(57)【要約】【課題】インバータ装置における相間インピーダンスに起因する回り込み電流を抑制してスイッチング損失の増大を抑制する。【解決手段】直流電源の負側に接続されたＧＮＤラインに負側のスイッチング素子２１〜２３の一端が接続され、負側の各スイッチング素子を駆動する駆動回路の電源ラインの負側と前記ＧＮＤラインとは共通になっており、駆動回路のＧＮＤラインを主回路のＧＮＤライン以外に設けない構成とし、かつ、各相の駆動回路電源間に、各スイッチング素子のスイッチング周波数帯域で十分なインピーダンスを持つ低周波用インダクタ６１、６２と、スイッチング時のターンオン区間で発生するサージ電圧の周波数帯域で十分なインピーダンスを持つ高周波用インダクタ７１、７２との直列回路を挿入したインバータ装置。【選択図】図１
2008061290.tif 000002
【特許請求の範囲】
【請求項１】
各相毎に正側のスイッチング素子と負側のスイッチング素子とがそれぞれ直列接続され、その接続点からそれぞれ各相の交流電力が出力され、直流電源の正側に接続された正側直流母線には前記正側のスイッチング素子の一端が接続され、前記直流電源の負側に接続された負側直流母線には前記負側のスイッチング素子の一端が接続され、前記正側直流母線、前記負側直流母線および各相の正側と負側のスイッチング素子の接続線を主電流が流れる主回路とし、前記負側直流母線をＧＮＤラインとしたインバータ装置において、
前記負側の各スイッチング素子を駆動する駆動回路の電源ラインの負側と前記ＧＮＤラインとは共通になっており、前記駆動回路のＧＮＤラインを前記主回路のＧＮＤライン以外に設けない構成とし、かつ、各相の駆動回路電源間に直流を除いた帯域でインピーダンスを持つインピーダンス素子を挿入したことを特徴とするインバータ装置。
【請求項２】
前記駆動回路電源間に挿入するインピーダンス素子は、インバータ装置の各スイッチング素子のスイッチング周波数帯域で十分なインピーダンスを持つ低周波用インダクタと、スイッチング時のターンオン区間で発生するサージ電圧の周波数帯域で十分なインピーダンスを持つ高周波用インダクタからなることを特徴とする請求項１に記載のインバータ装置。
【請求項３】
前記低周波用インダクタは、各相間インピーダンスとスイッチング時の定常区間に流れる電流とに応じて発生する電圧が駆動回路のゲート電源電圧へ与える影響を抑制する値に設定され、前記高周波用インダクタは、各相間インピーダンスとスイッチング時のターンオン区間に流れる電流とに応じて発生する電圧が駆動回路のゲート電源電圧へ与える影響を抑制する値に設定されたことを特徴とする請求項２に記載のインバータ装置。
【請求項４】
低周波用インダクタと高周波用インダクタとを備え、ＧＮＤラインの相間インピーダンスに応じて発生する電圧の大きさに応じて何れか一方を選択して接続するように構成したことを特徴とする請求項２または請求項３に記載のインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は直流電力を交流電力に変換するインバータ装置に関し、特に相間インピーダンスに起因する回り込み電流を抑制する技術に関する。
【背景技術】
【０００２】
下記特許文献１には、インバータを構成する負側のスイッチング素子（ＩＧＢＴ）のＧＮＤラインを共通とすると共に、スイッチング素子を駆動する駆動回路の電源を共通としたインバータ装置が記載されている。
【特許文献１】特開平１１−２９９２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
インバータ装置において、主電流が流れる主回路に寄生している相間のインピーダンス（インダクタンス）により、比較的大きな電流がドライブ回路上に回り込み、ＧＮＤラインのインダクタンスによって電圧が発生する。このとき、スイッチング素子のゲート電源電圧がこの回り込み電流による電圧降下分だけ低下する（すなわち、回り込み電流によって発生する電圧分だけ電源電圧の正負の電位差が小さくなる）ので、ゲート電源電圧が実質的に低下し、スイッチング損失が増加するという問題があった。  
本発明は上記の問題を解決するものであり、相間インピーダンスに起因する回り込み電流を抑制してスイッチング損失の増大を抑制したインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の目的を達成するため、本発明においては、直流電源の負側に接続されたＧＮＤラインに負側のスイッチング素子の一端が接続され、負側の各スイッチング素子を駆動する駆動回路の電源ラインの負側と前記ＧＮＤラインとは共通になっており、駆動回路のＧＮＤラインを主回路のＧＮＤライン以外に設けない構成とし、かつ、各相の駆動回路電源間に直流を除いた帯域でインピーダンスを持つインピーダンス素子を挿入するように構成している。より具体的には、各相の駆動回路電源間に、各スイッチング素子のスイッチング周波数帯域で十分なインピーダンスを持つ低周波用インダクタと、スイッチング時のターンオン区間で発生するサージ電圧の周波数帯域で十分なインピーダンスを持つ高周波用との直列回路を挿入している。
【発明の効果】
【０００５】
主回路以外のＧＮＤラインを設けないので、基板上で共通なＧＮＤラインが存在しないため、相間インダクタンスに起因する回りこみ電流を抑制できるので、この分のゲート駆動用電源電圧の低下が無くなり、パワー素子のスイッチング損失の増大を抑制することが出来る。また、各相の駆動回路電源間に直流を除いた帯域でインピーダンスを持つインピーダンス素子を挿入したことにより、相間インダクタンスに起因して発生する電圧によるゲート駆動用電源電圧の低下が無くなり、パワー素子のスイッチング損失の増大を抑制することができる。
【発明を実施するための最良の形態】
【０００６】
（第１実施例）
図１は本発明の一実施例を示すインバータ装置の回路図である。なお、この実施例は三相の場合について例示したが三相以外の場合でも同様である。  
図１において、１は直流電源、２はコンデンサ、破線で囲んだ部分がインバータ装置３である。インバータ装置３は、スイッチング素子１１と２１、１２と２２、１３と２３がそれぞれ直列に接続され、その接続点からそれぞれＵ相、Ｖ相、Ｗ相の三相交流電力が出力されるようになっている。そして黒太線で示した回路が主電流が流れる主回路を構成している。直流電源１の正側に接続された正側直流母線には、正側のスイッチング素子１１〜１３（例えばＩＧＢＴ）の各一端（コレクタ）が接続され、直流電源１の負側に接続された負側直流母線には、負側のスイッチング素子２１〜２３の各一端（エミッタ）が接続されている。この負側直流母線をＧＮＤラインとする。また、負側の各スイッチング素子２１〜２３を駆動する駆動回路の電源ラインの負側とＧＮＤラインとは共通になっており、駆動回路のＧＮＤラインを主回路以外に設けない構成となっている。つまり、駆動回路用の電源ＶＧの負側からＶ相の負側のＡ点に接続され、そこからＧＮＤラインを介してＵ相の駆動回路の負側Ｂ点とＷ相の駆動回路の負側Ｃ点に接続されるようになっている。
【０００７】
上記の駆動回路は、増幅器とコンデンサから構成されている。すなわち、各スイッチング素子２１〜２３のゲートにはゲート駆動用の増幅器５１〜５３が接続され、その増幅器５１〜５３に電源電圧ＶＧを供給している。そして各駆動信号８１〜８３を与えることにより、電源電圧ＶＧのゲート信号を各スイッチング素子２１〜２３のゲートに与えるようになっている。
【０００８】
また、各相間インピーダンスとスイッチング時の定常区間（定常電流が流れる区間）に流れる電流とで発生する電圧によるゲート電源電圧ＶＧへの影響を抑制するようにインピーダンスを選択したインダクタ６１、６２と、同じく各相間インピーダンスとスイッチング時のターンオン区間に流れる電流とで発生する電圧のゲート電源電圧ＶＧへの影響を抑制するようにインピーダンスを選択したインダクタ７１、７２とを設け、Ｕ相とＶ相の駆動回路間にインダクタ６１と７１の直列回路を、Ｖ相とＷ相の駆動回路間にインダクタ６２と７２の直列回路を挿入している。なお、上記インダクタ６１、６２、７１、７２は直流を除いた帯域でインピーダンスを持つインピーダンス素子である。
【０００９】
また、駆動回路電源ＶＧの負側はＶ相のスイッチング素子２２のエミッタ側でＧＮＤラインに接続され、そこからＧＮＤラインを介してＵ相とＷ相の負側に接続されている。つまり負側の各スイッチング素子２１〜２３を駆動する駆動回路の電源ラインの負側とＧＮＤラインとは共通になっており、駆動回路のＧＮＤラインを主回路以外に設けない構成となっている。  
なお、正側直流母線に接続された正側のスイッチング素子１１〜１３については、本発明と拘りがないので、駆動回路は省略している。
【００１０】
以下、動作を説明する。  
図２は、図１の回路動作を説明するための一部拡大図であり、図１のＵ相とＶ相の駆動回路およびＧＮＤライン周辺の回路図である。また、図３はスイッチング素子２１がスイッチングするときのタイミングチャートである。  
図２において、駆動信号８１が増幅器５１に入力（図３の駆動信号８１立上り）されると、増幅器５１はスイッチング素子２１のゲートへ電圧を供給する。そのためスイッチング素子２１のゲートに充電が開始され、スイッチング素子２１がターンオンし始める。このとき、スイッチング素子２１のコレクタ電流Ｉｃが流れ始める。そのため主回路（バスバー）の相間インピーダンスＺ（インダクタＬ１と抵抗Ｒの直列回路で表示）により、Ｕ相とＶ相間に電圧ＶＬ１が発生する。電圧ＶＬ１は下記（数１）式で示される。  
ＶＬ１＝Ｚ・Ｉｃ  ［Ｖ］  …（数１）。
【００１１】
インダクタ６１、７１が無い従来の場合、回路基準点をＡ点（Ｖ相のスイッチング素子２２のエミッタとＧＮＤラインとの接続点）として、Ｕ相駆動回路電源電圧およびＶ相駆動回路電源電圧を見た場合、Ｕ相駆動回路電源電圧とＶ相駆動回路電源電圧は下記（数２）式、下記（数３）式で示されるようになり、Ｕ相側が電圧ＶＬ１の影響を受ける。  
Ｕ相駆動回路電源電圧＝ＶＬ１＋Ｖ４１  ［Ｖ］  …（数２）
Ｖ相駆動回路電源電圧＝Ｖ４２          ［Ｖ］  …（数３）
このとき、Ａ点を基準として各々の電圧が平準化されることから、Ｕ相側駆動回路電源電圧Ｖ４１は、電圧ＶＬ１の影響を受けて低下する。そしてＶ４１が低下した状態でターンオンしようとすると、ゲート電流ＩＧが低下し、スイッチング速度も低下するのでスイッチング損失が増大するという問題が生じる。
【００１２】
図１の回路においては、このようなＵ相駆動回路電源電圧の低下を防止するために、インダクタ６１、７１を挿入している。これにより、Ｕ相とＶ相間に発生した電圧ＶＬ１を挿入したインダクタ６１、７１で抑制することができるので、Ｕ相駆動回路電源電圧の低下を防止でき、結果としてターンオン時のスイッチング損失を抑制することが出来る。
【００１３】
次に、上記の駆動回路電源間に挿入するインダクタ６１、７１の選定について説明する。  
主回路の相間インピーダンスをＺとし、流れる電流をＩｃとすると、それに発生する電圧ＶＬ１は前記（数１）式となる。相間インピーダンスＺは、
Ｚ＝｜ｊωＬ１＋Ｒ｜    …（数４）
のようにインダクタンスＬ１と抵抗Ｒで表される。
【００１４】
以下、相間インピーダンスＺに発生する電圧ＶＬ１を二つに分けて説明する。  
図２のターンオン区間Ｔｒで発生するサージ電圧をＶＬ１Ｈ、定常区間で発生する電圧をＶＬ１Ｌとする。ターンオン期間Ｔｒに発生するＶＬ１Ｈは、正確には
ＶＬ１Ｈ＝Ｌ１（ｄＩｃ／ｄｔ）＋Ｒ・Ｉｃ  ［Ｖ］    …（数５）
であるが、Ｌ１（ｄＩｃ／ｄｔ）＞＞Ｒ・Ｉｃなので、
ＶＬ１Ｈ≒Ｌ１（ｄＩｃ／ｄｔ）  ［Ｖ］    …（数６）
で表される電圧となる。
【００１５】
一方、定常区間に発生する電圧のＶＬ１Ｌは、Ｉｃの時間変化率は十分に小さいので前記（数５）式より
ＶＬＩＬ≒Ｒ・Ｉｃ  ［Ｖ］    …（数７）
で表される電圧となる。
【００１６】
上記に示したターンオン区問の電圧ＶＬ１Ｈと定常区間の電圧ＶＬ１Ｌに対応するインダクタを選定する。  
電圧ＶＬ１Ｈによって発生するゲート電源電圧Ｖ４１の許容される電圧降下分（スイッチング損失からみて許容される値）をΔＶ４１Ｈとし、コンデンサ４１の容量をＣとし、ターンオン区間をＴｒとすると、電圧ＶＬ１Ｈに対応するインダクタＬＨ（図２の７１に相当）が必要とされるインピーダンスＺＬＨは、
ＺＬＨ＝ＶＬ１Ｈ／〔（Ｃ／Ｔｒ）×ΔＶ４１Ｈ）〕    …（数８）
で求められる。
【００１７】
一方、電圧ＶＬ１Ｌによって発生するゲート電源電圧Ｖ４１の許容される電圧降下分（スイッチング損失からみて許容される値）をΔＶ４１Ｌとし、コンデンサ４１の容量をＣとし、スイッチング周期をＴｃとすると、電圧ＶＬ１Ｌに対応するインダクタＬＬ（図２の６１に相当）の必要インピーダンスＺＬＬは、
ＺＬＬ＝ＶＬ１Ｌ／〔Ｃ／Ｔｃ）×ΔＶ４１Ｌ〕  …（数９）
で求められる。
【００１８】
一般的にインダクタには結合容量が存在し、その影響を受けて或る周波数を超えるとインピーダンスが低下する。上記の電圧ＶＬ１Ｌはスイッチング周波数成分が主成分であり、これに対応するインダクタＬＬの特性例を図４に示す。なお、図４の横軸（周波数ｆ）は対数メモリで示しており、「１・Ｅ＋０ｘ」は１０ｘを示している。したがって１・Ｅ＋０６（＝１０６）が１ＭＨｚに相当する。図４に示すように、スイッチング周波数範囲ではインピーダンスを確保できているが、１ＭＨｚを超えるとインピーダンスは減衰する。
【００１９】
一方、ターンオン区間Ｔｒで発生するサージ電圧ＶＬ１Ｈの周波数成分は、図５に示すようにスイッチング周波数から約１０ＭＨｚまでが支配的である。しかし、上記のようにインダクタＬＬでは１０ＭＨｚ（１・Ｅ＋０７）付近においてインピーダンスを維持することができない。そのため電圧ＶＬ１Ｈに対応した専用のインダクタＬＨを別途設ける必要がある。  
図４に上記電圧ＶＬ１Ｈに対応するインダクタＬＨの特性例を示す。インダクタＬＬ比べてインピーダンスが減衰する周波数が４０倍高周波側ヘシフトしていることが分かる。
【００２０】
本発明では、周波数特性は直流分を除いた出来る限り高周波領域までインピーダンスが減衰しない特性が理想である。しかし、一つのインダクタでこの理想特性を得るのは困難であるため、上記の実施例では、スイッチング周波数成分に対応する低周波用（ＬＬ：インダクタ６１）とスイッチング時のターンオン区間のサージ電圧に対応する高周波用（ＬＨ：インダクタ７１）の二つのインダクタを２個直列に接続して使用している。  
その結果、図３に示すように、インダクタ６１、７１がない従来の場合には、電圧Ｖ４１は破線で示すように大幅に低下し、そのため電流ＩＧも破線で示すように低下している。しかし、インダクタ６１、７１を設けた本発明の場合には、電圧Ｖ４１は実線で示すように低下が抑制され、そのため電流ＩＧも実線で示すように大きな値になっている。
【００２１】
（第２実施例）
図６は、本発明の第２の実施例の一部拡大図であり、図１のＵ相とＶ相の駆動回路およびＧＮＤライン周辺の回路図である。また、図７は図６におけるスイッチング素子２１がスイッチングするときのタイミングチャートである。  
この実施例においては、インダクタを並列に設けておき、電圧ＶＬ１の大きさに応じて切り替えて用いるように構成している。
【００２２】
図６において、１００は相間インピーダンスＺに発生する電圧ＶＬ１を検出する電圧検出部、１１０は検出した電圧ＶＬ１が基準電源ＶＲＥＦＬより大きいか否かを判断する電圧判定部、１２１と１２２はインピーダンス（インダクタ）、１２３はインピーダンス切替部であり、１２０はインピーダンス切替部制御用の制御信号である。
【００２３】
電圧判定部１１０は、検出した電圧｜ＶＬ１｜がゼロより大きく基準電源ＶＲＥＦＬより小さい場合には、各相間インピーダンスとスイッチング時の定常区間に流れる電流とで発生する電圧ＶＬ１Ｌと判断し、対応したインピーダンス１２１（図２のインダクタ６１に相当）を選択するように制御信号１２０を出力する。インピーダンス切替部１２３ではそれを受けてインピーダンス１２１を選択する。  
検出した電圧｜ＶＬ１｜がＶＲＥＦＬよりも大きい場合には、各相間インピーダンスとスイッチング時のターンオン区間に流れる電流とで発生する電圧ＶＬ１Ｈと判断し、それに対応したインピーダンス１２２（図２のインダクタ７１に相当）を選択する。  
上記の構成により、相間インピーダンスに発生した電圧ＶＬ１に含まれる２種類の電圧成分に対応したインピーダンスを駆動回路電源間に接続することが出来る。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例を示すインバータ装置の回路図。
【図２】図１の回路動作を説明するための一部拡大図。
【図３】スイッチング素子２１がスイッチングするときのタイミングチャート。
【図４】インダクタ６１（ＺＬＬ）、７１（ＺＬＨ）の特性例図。
【図５】電圧ＶＬ１Ｈの周波数成分特性図。
【図６】本発明の第２の実施例の一部拡大図。
【図７】スイッチング素子２１がスイッチングするときのタイミングチャート。
【符号の説明】
【００２５】
１…直流電源                          ２…コンデンサ
３…インバータ装置                    １１、１２、１３…スイッチング素子
２１、２２、２３…スイッチング素子      ５１、５２、５３…増幅器
６１、６２…低周波数側のインダクタ      ７１、７２…高周波数側のインダクタ
８１、８２、８３…駆動信号
１００…電圧検出部                      １１０…電圧判定部
１２１、１２２…インピーダンス          １２３…インピーダンス切替部
１２０…インピーダンス切替部制御用の制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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