(57)【要約】【課題】ＳＴＩなどの素子分離技術を用いたトランジスタにおいて、トランジスタの電流特性に優れ、かつレイアウトに起因する特性ばらつきを抑制する。【解決手段】半導体基板１の表面部に形成されたトランジスタの活性領域２および活性領域２の周囲の素子分離領域３と、活性領域２の上部に形成されたゲート電極６と、素子分離領域３との境界において活性領域２を表面から掘り下げて形成したリセス領域４と、リセス領域４に埋め込まれた絶縁膜とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面部に形成されたトランジスタの活性領域および前記活性領域の周囲の素子分離領域と、
前記活性領域の上部に形成されたゲート電極と、
前記素子分離領域との境界において前記活性領域を表面から掘り下げて形成したリセス領域と、
前記リセス領域に埋め込まれた絶縁膜とを備えた半導体装置。
【請求項２】
前記トランジスタがｎチャネル型トランジスタである請求項１に記載の半導体装置。
【請求項３】
前記リセス領域に埋め込まれた前記絶縁膜が引張応力を有する窒化膜である請求項２に記載の半導体装置。
【請求項４】
前記トランジスタがｐチャネル型トランジスタである請求項１に記載の半導体装置。
【請求項５】
前記リセス領域に埋め込まれた前記絶縁膜が圧縮応力を有する窒化膜である請求項４に記載の半導体装置。
【請求項６】
前記リセス領域は、前記活性領域と前記ゲート電極との重なり領域を外して形成されている請求項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】
前記リセス領域が形成されない前記トランジスタを一部有する請求項１から請求項６までのいずれかに記載の半導体装置。
【請求項８】
半導体基板上に形成されたトランジスタを有する半導体装置の製造方法であって、
前記半導体基板にエッチングにより素子分離領域の溝を形成する工程と、
前記溝に絶縁膜を埋め込む工程と、
前記絶縁膜を埋め込んだ後に高温の熱処理を施して前記素子分離領域を形成する工程と、
前記素子分離領域との境界において前記活性領域の少なくとも一部の領域を選択エッチングしてリセス領域を形成する工程と、
前記活性領域の上部にゲート電極を形成する工程と、
前記リセス領域に絶縁膜を埋め込む工程と、
前記活性領域にソース領域およびドレイン領域を形成する工程とを含む半導体装置の製造方法。
【請求項９】
前記リセス領域に絶縁膜を埋め込む工程において、ｎチャネル型トランジスタでは前記絶縁膜として引張応力を有する窒化膜を埋め込む請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記リセス領域に絶縁膜を埋め込む工程において、ｐチャネル型トランジスタでは前記絶縁膜として圧縮応力を有する窒化膜を埋め込む請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法にかかわり、トランジスタの能力を向上させる技術に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化が進むにつれ、回路素子のレイアウトパターンや配置方法などが回路の性能に大きく影響を及ぼすことが判明してきた。特に、ＳＴＩ（Shallow Trench Isolation）などの素子分離技術を用いたトランジスタにおいては、ＳＴＩからトランジスタの活性領域にかかる機械的応力によりチャネルでのキャリアの移動度や閾値電圧が変化し、トランジスタの特性が大きく変動することが知られている（例えば、非特許文献１参照）。
【０００３】
図１５は従来のＳＴＩを用いたトランジスタの構造を概略的に示す断面図と平面図の模式図である。半導体基板２１の表面に素子分離領域２２が形成されている。すなわち、半導体基板２１の表面から素子分離用の溝が形成され、酸化膜等の素子分離絶縁膜が溝に埋め込まれている。その際、絶縁膜の埋め込み性や欠陥抑制のため、約１０００℃程度の熱処理が数１０分実施される。その後、ＣＭＰ（化学的機械的研磨）で半導体表面が平坦化され、素子分離領域２２が形成される。素子分離領域２２に囲まれた活性領域２３に所望のイオン注入により、ｎチャネル型トランジスタ領域にはｐ型ウェル領域が形成され、ｐチャネル型トランジスタ領域にはｎ型ウェル領域が形成される。次に、活性領域２３の表面を熱酸化することによりゲート絶縁膜が形成される。ゲート絶縁膜の形成後、ポリシリコン膜の堆積とレジストパターニングによりゲート電極２４が形成される。その後、所望のイオン注入を行うことで、エクステンション領域２５が形成される。次に、ゲート電極２４を覆って酸化膜や窒化膜が堆積され、異方性エッチングによりゲート電極２４の側壁にサイドウォールスペーサ２６が形成される。サイドウォールスペーサ２６の形成後、所望のイオン注入と不純物活性化のための熱処理によりソース／ドレイン領域２７が形成される。次に、ゲート電極２４上とソース／ドレイン領域２７上の所望の領域がシリサイド化され、シリサイド領域が形成される。その後、トランジスタ全体を覆う状態にコンタクトエッチングのストッパ膜として窒化膜が堆積される。
【０００４】
この場合、素子分離領域２２が形成される過程において、素子分離領域２２と活性領域２３との界面領域に機械的応力が発生する。この応力は、トランジスタのチャネル領域２８にまで歪を発生させ、電子や空孔の移動度や閾値電圧を変動させる。また、チャネル領域２８に発生する歪は、ゲート電極２４の端から素子分離領域２２までのチャネル方向の距離に強く依存し、活性領域２３のレイアウトによりトランジスタの特性が大きく変動する。
【０００５】
近年、機械的応力を利用してトランジスタの性能を向上させる方法が報告されている。従来、トランジスタの電流特性向上に対しては、微細化が主に進められてきた。しかし、寄生抵抗の増加や基板濃度の増加によるキャリア移動度の低下で、微細化による電流特性向上が限界に近づきつつある。
【０００６】
そこで、微細化に代わる技術として、引張応力を有する窒化膜などの応力制御膜をトランジスタ上部に堆積することで、ｎチャネル型トランジスタのチャネルに引張応力を印加し、キャリア移動度を向上させる方法が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００３−６００７６号公報（第５−６頁、第１−６図）
【非特許文献１】G. Scott, et. al., IEDM digest, pp.91,1999.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＳＴＩなどの素子分離技術を用いたトランジスタにおいては、プロセス工程によりトランジスタの活性領域に機械的応力が発生する。機械的応力の発生の要因としては、次のものがある。
【０００８】
一つは、素子分離領域の形成過程の熱処理において、素子分離領域の埋め込み酸化膜とシリコン基板との熱膨張係数差によるものである。熱処理の加熱冷却過程において、材質の熱膨張収縮率の差により、素子分離領域と活性領域との界面において機械的応力が発生する。
【０００９】
もう一つは、ゲート酸化工程などにおいて、シリコン熱酸化によるシリコン／酸化膜界面での体積膨張によるものである。熱酸化により拡散した酸化種は、シリコン／酸化膜界面で反応し、体積が約２．３倍に膨張しながら酸化膜が形成される。形成された酸化膜は、既に存在している酸化膜を押し上げつつシリコンにも圧縮応力をかける。これがチャネルの圧縮歪となり、ＳＴＩストレス依存性の要因となる。
【００１０】
これらＳＴＩストレスなどの特性変化は活性領域の形状や大きさによって異なるため、レイアウトによってトランジスタ特性を大きく劣化させるだけでなく、ＳＰＩＣＥシミュレーション精度の悪化の要因となり得る。
【００１１】
近年、微細化以外のトランジスタ性能向上の手法として、応力を利用する方法が報告されている。例えば、ｎチャネル型トランジスタにおいて、トランジスタを覆って引張応力をもつ窒化膜を形成し、チャネルに引張歪を発生させて電子移動度を向上させる方法がある。
【００１２】
しかし、これらの方法ではトランジスタの性能は全体的に向上しても、ＳＴＩストレス依存性などのレイアウトに起因する特性ばらつきについては依然として解消されていない。
【００１３】
本発明は、このような事情に鑑みて創作したものであり、ＳＴＩなどの素子分離技術を用いたトランジスタにおいて、トランジスタの電流特性に優れ、かつレイアウトに起因する特性ばらつきを抑制した半導体装置とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、
半導体基板の表面部に形成されたトランジスタの活性領域および前記活性領域の周囲の素子分離領域と、
前記活性領域の上部に形成されたゲート電極と、
前記素子分離領域との境界において前記活性領域を表面から掘り下げて形成したリセス領域と、
前記リセス領域に埋め込まれた絶縁膜とを備えたものである。
【００１５】
この構成において、リセス（recess）とは、凹部のことである。周囲を素子分離領域で囲まれた活性領域をもつトランジスタにおいて、素子分離領域との境界で活性領域を表面から掘り下げてリセス領域を形成し、そのリセス領域に絶縁膜を埋め込んでいる。素子分離領域との境界で活性領域が除去されることにより、素子分離領域から活性領域にかかる機械的応力が解放され、トランジスタのチャネルにかかる歪を低減させることが可能になる。そして、素子分離領域からの機械的応力が解放されることは、トランジスタのレイアウトによってチャネル領域と素子分離領域までの距離が変化しても機械的応力は大きく変動しないことを意味する。このことから、レイアウトに起因するトランジスタの特性変動も抑制されることになる。
【００１６】
上記構成の半導体装置において、前記トランジスタがｎチャネル型トランジスタであるときは、素子分離領域に埋め込まれている絶縁膜の熱膨張係数が半導体基板よりも小さい場合、活性領域には圧縮歪が発生する。ｎチャネル型トランジスタにおいては、素子分離領域との境界の活性領域を除去してリセス領域を形成することで、トランジスタのチャネルにかかる圧縮歪を低減することが可能である。つまり、ｎチャネル型トランジスタにおいては、チャネルにかかる圧縮歪の低減により、電子移動度を向上させることが可能となる。
【００１７】
上記のｎチャネル型トランジスタとして構成された半導体装置において、前記リセス領域に埋め込まれた前記絶縁膜が引張応力を有する窒化膜であるという態様がある。ｎチャネル型トランジスタにおいて、素子分離領域との境界の活性領域を掘り下げて形成したリセス領域に、引張応力をもつ窒化膜が埋め込まれており、その窒化膜がもつ引張応力によりｎチャネル型トランジスタのチャネルに引張歪が発生するため、電子移動度のさらなる向上が見込まれる。
【００１８】
また上記構成の半導体装置において、前記トランジスタがｐチャネル型トランジスタであるときは、素子分離領域との境界の活性領域を除去してリセス領域を形成することで、トランジスタのチャネルにかかる引張歪を低減することが可能である。つまり、ｐチャネル型トランジスタにおいては、チャネルにかかる引張歪の低減により、正孔移動度を向上させることが可能となる。
【００１９】
上記のｐチャネル型トランジスタとして構成された半導体装置において、前記リセス領域に埋め込まれた前記絶縁膜が圧縮応力を有する窒化膜であるという態様がある。ｐチャネル型トランジスタにおいて、リセス領域に埋め込まれた窒化膜がもつ圧縮応力によりｐチャネル型トランジスタのチャネルに圧縮歪が増大するため、正孔移動度のさらなる向上が見込まれる。
【００２０】
なお上記の構成において、前記リセス領域は、前記活性領域と前記ゲート電極との重なり領域を外して形成されているのでもよい。活性領域の外周は素子分離領域で囲まれており、素子分離領域との境界において活性領域にリセス領域を形成するに当たり、活性領域の全周にわたって連続したリセス領域を形成する態様のほか、トランジスタの実効的なチャネル幅をより大きく確保するために、活性領域の全周の一部ではリセス領域を形成しない場合がある。つまり、活性領域がゲート電極と重なる領域を外してリセス領域を形成すれば、トランジスタの実効的なチャネル幅がより大きく確保され、トランジスタの電流特性の向上が期待される。
【００２１】
また上記の構成において、前記リセス領域が形成されない前記トランジスタを一部有していてもよい。
【００２２】
本発明による半導体装置の製造方法は、半導体基板上に形成されたトランジスタを有する半導体装置の製造方法であって、
前記半導体基板にエッチングにより素子分離領域の溝を形成する工程と、
前記溝に絶縁膜を埋め込む工程と、
前記絶縁膜を埋め込んだ後に高温の熱処理を施して前記素子分離領域を形成する工程と、
前記素子分離領域との境界において前記活性領域の少なくとも一部の領域を選択エッチングしてリセス領域を形成する工程と、
前記活性領域の上部にゲート電極を形成する工程と、
前記リセス領域に絶縁膜を埋め込む工程と、
前記活性領域にソース領域およびドレイン領域を形成する工程とを含むものである。
【００２３】
この半導体装置の製造方法において、溝に絶縁膜を埋め込み、埋め込んだ絶縁膜に対して高温の熱処理を施して素子分離領域を形成する工程において、素子分離領域から活性領域に機械的応力が発生するが、その応力をリセス領域の形成によって解放することが可能である。したがって、レイアウトに起因するトランジスタの特性変動が抑制された半導体装置を所期通りに製造することが可能となる。
【００２４】
上記の半導体装置の製造方法では、前記リセス領域に絶縁膜を埋め込む工程において、ｎチャネル型トランジスタでは前記絶縁膜として引張応力を有する窒化膜を埋め込むという態様がある。
【００２５】
また上記の半導体装置の製造方法では、前記リセス領域に絶縁膜を埋め込む工程において、ｐチャネル型トランジスタでは前記絶縁膜として圧縮応力を有する窒化膜を埋め込むという態様がある。
【発明の効果】
【００２６】
本発明によれば、ＳＴＩなどの素子分離技術を用いるトランジスタにおいて、素子分離領域との境界の活性領域を表面から掘り下げてリセス領域を形成することで、チャネルにかかる歪を制御し、トランジスタの電流特性を向上させ、かつレイアウトに起因するトランジスタの特性変動が抑制された半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２７】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の断面図および平面模式図である。
【００２８】
図１に示すように、半導体基板１の表面領域に、トランジスタを構成するための活性領域２と素子分離領域３とが形成され、素子分離領域３には素子分離絶縁膜が埋め込まれている。また、素子分離領域３との境界領域において活性領域２の表面から掘り下げられた状態のリセス領域４が形成されている。リセス領域４には絶縁膜が埋め込まれている。この絶縁膜の埋め込みは、ゲート酸化工程やサイドウォールスペーサ形成工程において行われる。平面模式図で示すように、活性領域２は素子分離領域３によって囲まれ、活性領域２の全周にわたって素子分離領域３との境界領域にリセス領域４が形成されている。リセス領域４は矩形の環状となっている。
【００２９】
上記のようにリセス領域４を形成すると、活性領域２にかかる機械的応力に変化が発生することになるが、このことについてプロセスシミュレーションにより解析を行った。シミュレーション解析の様子を図２（ａ）〜（ｃ）に示す。
【００３０】
図２（ａ）はリセス領域を形成していない従来の形態である。図２（ｂ）は、素子分離領域３との境界から活性領域２に向かう方向に５ｎｍの距離までの領域を掘り下げ、リセス領域４を形成した場合の形態である。図２（ｃ）は、図２（ｂ）よりもリセス領域４の幅を広げ、境界から５０ｎｍの距離まで領域を掘り下げた場合の形態である。なお、リセス領域４の深さはすべて同じで、５０ｎｍの場合を想定してシミュレーションを行った。
【００３１】
図３はリセス領域４の幅に対する活性領域２にかかる機械的応力についてのシミュレーション結果を示す。横軸は活性領域２の中心からの距離を示し、縦軸は活性領域２の表面における応力を示す。また、縦軸のマイナス符号は圧縮応力を示し、プラス符号は引張応力を示す。
【００３２】
図３より、リセス領域４を形成しない従来の形態（ａ）に対し、リセス幅を５ｎｍに設定した形態（ｂ）の結果は、圧縮応力が５０ＭＰａ減少していることが分かる。また、リセス幅を５０ｎｍに設定した形態（ｃ）においては、７０ＭＰａの圧縮応力の削減が見られた。このシミュレーション結果から、素子分離領域３との境界領域で活性領域２にリセス領域４を形成することにより、活性領域２にかかる圧縮応力が解放され、かつ、リセス領域４の幅の拡大に応じて圧縮応力が減少することが確認できた。このことから、特にｎチャネル型トランジスタにおいて、リセス領域４の形成により電流特性の向上が見込まれる。
【００３３】
図４はリセス領域４の深さに対する活性領域２にかかる機械的応力についてのシミュレーション結果を示す。横軸は活性領域２の中心からの距離を示し、縦軸は活性領域２の表面における応力を示す。各リセス領域４の深さにおけるシミュレーション結果が図の（ａ）〜（ｄ）に示され、（ａ）はリセス領域４を形成しない従来の形態の結果であり、（ｂ）〜（ｄ）はリセス領域４の深さがそれぞれ１０ｎｍ、３０ｎｍ、１００ｎｍの形態におけるシミュレーション結果である。
【００３４】
図４に示すように、従来の形態（ａ）に対して各リセス深さ（ｂ），（ｃ），（ｄ）での活性領域２の中心での圧縮応力は、１０ＭＰａ、４０ＭＰａ、１３０ＭＰａの減少が見られた。このシミュレーション結果から、活性領域２の表面から掘り下げるリセス領域４の深さに応じて、活性領域２にかかる圧縮応力が減少することが確認できた。また、リセス領域４の深さ約１０ｎｍ程度では圧縮応力削減の効果は小さく、トランジスタ性能向上にはリセス領域４の深さを約３０ｎｍ以上にするのが望ましい。
【００３５】
次に、活性領域のレイアウトが変わった場合について、実施の形態１における効果をシミュレーションで解析した。
【００３６】
図５（ａ），（ｂ）に、シミュレーション解析の対象とした半導体装置の形態の概略図を示す。図５（ａ）はリセス領域４を形成していない従来の形態であり、図５（ｂ）は実施の形態１でリセス領域４を有し、リセス領域４の幅は５０ｎｍ、深さは５０ｎｍの場合における形態である。図５（ａ），（ｂ）に示した形態において、素子分離領域３で挟まれた活性領域２の長さに対して、活性領域２にかかる機械的応力をシミュレーションで解析した。
【００３７】
図６に活性領域の長さに対する応力シミュレーション結果を示す。横軸は活性領域２の長さを示し、縦軸は活性領域２の中心の応力を示す。図の（ａ）は従来の形態でのシミュレーション結果、（ｂ）は実施の形態１であるリセス領域４を有する形態でのシミュレーション結果であり、図５（ａ），（ｂ）の形態とそれぞれ対応している。
【００３８】
図６に示されるように、両方の形態において活性領域長さが縮小するのに応じて活性領域２の中心の圧縮応力は増大する。また、従来の形態の圧縮応力の変化に対して、実施の形態１の圧縮応力の変化は約半分程度であり、活性領域のレイアウト依存性が大きく抑制されていることが確認できた。
【００３９】
次に、本発明の実施の形態１における半導体装置の製造方法について説明する。図７（ａ）〜（ｄ）は、実施の形態１の半導体装置を製造する工程を示す断面図である。
【００４０】
図７（ａ）に示す工程において、半導体基板１の表面から素子分離用の溝を形成し、その素子分離用の溝に酸化膜等の素子分離絶縁膜を埋め込む。その際、絶縁膜の埋め込み性や欠陥抑制のため、約１０００℃程度の熱処理を数十分間実施する。その後、ＣＭＰ（化学的機械的研磨）で半導体表面を平坦化し、素子分離領域３を形成する。
【００４１】
次に、図７（ｂ）に示す工程において、半導体基板１の上にレジスト膜５を形成し、レジスト膜５をマスクとしてリソグラフィによるパターニングを行い、任意のリセス領域４を決定する。
【００４２】
次に、図７（ｃ）に示す工程において、異方性エッチングによりリセス領域４の活性領域２を選択的に除去する。リセス領域４は、素子分離領域３との境界領域で活性領域２の内部である。その際、リセス領域４の形状は、素子分離領域３との境界から活性領域２側に５ｎｍ以上の幅をもつことが望ましい。エッチングする深さは３０ｎｍ以上に設定することが望ましい。その後、活性領域２に約１〜１０ＫｅＶの注入エネルギー、注入量１×１０13〜１×１０14ｃｍ-2程度の所望のイオン注入を行うことで、ｎチャネル型トランジスタ領域にはｐ型ウェル領域を形成し、ｐチャネル型トランジスタ領域にはｎ型ウェル領域を形成する。
【００４３】
次に、図７（ｄ）に示す工程において、活性領域２の表面を熱酸化することによりゲート絶縁膜を形成する。ゲート絶縁膜の形成後、ポリシリコン膜の堆積とレジストパターニングによりゲート電極６を形成する。その後、ゲート電極６をマスクとして、ｎチャネル型トランジスタ形成領域ならば砒素などのｎ型不純物を、またｐチャネル型トランジスタ形成領域ならばボロンなどのｐ型不純物を、それぞれ約１〜１０ＫｅＶの注入エネルギー、１×１０13〜１×１０14ｃｍ-2程度の注入量でイオン注入し、エクステンション領域７を形成する。次に、ゲート電極６を覆って酸化膜や窒化膜を堆積する。このとき、リセス領域４にも酸化膜や窒化膜を埋め込む。ゲート電極６に達成した酸化膜や窒化膜に対して、異方性エッチングを行うことでゲート電極６の側壁にサイドウォールスペーサ８を形成する。その後、ゲート電極６とサイドウォールスペーサ８をマスクとして、ｎチャネル型トランジスタ形成領域ならば砒素などのｎ型不純物を、ｐチャネル型トランジスタ形成領域ならばボロンなどのｐ型不純物を、それぞれ５〜２０ＫｅＶの注入エネルギー、１×１０14〜１×１０16ｃｍ-2程度の注入量でイオン注入し、不純物の活性化のための熱処理を実施し、ソース／ドレイン領域９を形成する。次に、ゲート電極６と活性領域２の表面にＮｉＳｉ2  やＣｏＳｉ2  などのシリサイド層を形成する。次に、トランジスタ全体を覆って、コンタクトエッチングのストッパ膜として、窒化膜１０を堆積する。
【００４４】
図７（ｄ）の平面模式図で示すように、活性領域２の全周にわたってリセス領域４が形成される場合、ゲート電極６はリセス領域４をまたがって形成されてもよい。この場合、リセス領域４の形成による圧縮応力の減少は、チャネル方向の圧縮応力だけでなく、チャンネル幅Ｗの方向の圧縮応力にも効果がある。
【００４５】
（実施の形態２）
図８は本発明の実施の形態２における半導体装置の断面図である。実施の形態２における半導体装置は、半導体基板１に活性領域２ｎ，２ｐと素子分離領域３を有し、ｎチャネル型トランジスタ領域１３とｐチャネル型トランジスタ領域１４を有している。素子分離領域３との境界領域において活性領域２ｎ，２ｐの表面から掘り下げられて形成したリセス領域４ｎ，４ｐを有している。
【００４６】
実施の形態１と異なる点は、ｎチャネル型トランジスタの活性領域２ｎを掘り下げたリセス領域４ｎに引張応力をもつ窒化膜１１が埋め込まれている点と、ｐチャネル型トランジスタの活性領域２ｐを掘り下げたリセス領域４ｐに圧縮応力をもつ窒化膜１２が埋め込まれている点である。
【００４７】
リセス領域４ｎに引張応力をもつ窒化膜１１を埋め込むことで発生する機械的応力の変化について、プロセスシミュレーションで解析を行った。
【００４８】
図９に、リセス領域４ｎを形成していない従来の形態（ａ）と、リセス領域４ｎを形成した実施の形態１（ｂ）と、リセス領域４ｎを形成し引張応力をもつ窒化膜１１を埋め込んだ実施の形態２（ｃ）の３つの形態における、活性領域２ｎにかかる機械的応力のシミュレーション結果を示す。横軸は活性領域２ｎの中心からの距離を示し、縦軸は活性領域２ｎの表面における応力を示す。また、縦軸のマイナス符号は圧縮応力を示し、プラス符号は引張応力を示す。
【００４９】
図９で示されるように、従来の形態（ａ）、実施の形態１（ｂ）では活性領域２ｎにかかる応力が圧縮応力であったのに対し、リセス領域４ｎに引張応力をもつ窒化膜１１を埋め込んだ実施の形態２（ｃ）においては、引張応力に反転する結果になった。このことから、ｎチャネル型トランジスタにおいて、リセス領域４ｎに引張応力をもつ窒化膜１１を埋め込むことで、トランジスタ電流特性の大幅な向上が期待できる。ｐチャネル型トランジスタにおいても同様の効果が得られる。ｐチャネル型トランジスタにおいては、チャネル領域に圧縮応力が印加されると正孔移動度が増加するため、リセス領域４ｐに圧縮応力をもつ窒化膜１２を埋め込むことで、トランジスタ電流特性の向上が可能になる。
【００５０】
以上のことから、ｎチャネル型トランジスタ領域のリセス領域４ｎには引張応力をもつ窒化膜１１を埋め込み、ｐチャネル型トランジスタ領域のリセス領域４ｐには圧縮応力をもつ窒化膜１２を埋め込むことで、ｎチャネル型とｐチャネル型の両方のトランジスタの電流特性の向上が期待でき、回路特性全体としての性能を向上することができる。特にｎチャネル型トランジスタにおいて、大きな性能向上が得られる。
【００５１】
図１０は実施の形態２における半導体装置の変形例を示す断面図である。図１０で示されるように、リセス領域４ｎ，４ｐに埋め込まれる窒化膜１１，１２は、素子分離領域３をまたがって形成されてもよい。形成される窒化膜の面積が増加することで、引張応力および圧縮応力の効果の増加が期待できる。
【００５２】
図１１は実施の形態２における半導体装置の変形例を示す断面図である。図１１で示されるように、ｎチャネル型トランジスタ領域１３にのみリセス領域４ｎおよび引張応力をもつ窒化膜１１が形成され、ｐチャネル型トランジスタ領域にはリセス領域は形成されていない。
【００５３】
この形態では、ｐチャネル型トランジスタ領域上の引張応力をもつ窒化膜を除去する工程と、新たに圧縮応力をもつ窒化膜を堆積する工程を省略できる。このことから、この変形例ではプロセス製造工程を簡略化でき、ｎチャネル型トランジスタの電流特性の向上が見込める半導体装置を提供できる。
【００５４】
図１２（ａ）〜（ｄ）は実施の形態２の半導体装置を製造する工程を示す断面図である。
【００５５】
図１２（ａ）において、素子分離領域３の形成、リソグラフィによりリセス領域４ｎ，４ｐを決定する工程、異方性エッチングによりリセス領域４ｎ，４ｐの活性領域を除去する工程までは、実施の形態１の半導体装置の製造方法と同様である。
【００５６】
図１２（ｂ）に示す工程において、ｎチャネル型トランジスタ領域１３に引張応力をもつ窒化膜１１を堆積し、リセス領域４ｎに埋め込む。次に、リソグラフィによりｐチャネル型トランジスタ領域１４に堆積した引張応力をもつ窒化膜１１を除去し、圧縮応力をもつ窒化膜１２をｐチャネル型トランジスタ領域１４に堆積させ、リセス領域４ｐに埋め込む。
【００５７】
引張応力をもつ窒化膜１１は０．１〜数ＧＰａ程度の引張応力を有する窒化シリコン膜などの絶縁膜で、例えば４００Ｗ程度の低周波電力の条件でのプラズマＣＶＤ法で形成される。また、圧縮応力をもつ窒化膜１２はプラズマＣＶＤ法等で水素の導入量を増加させながら形成することで得られる。窒化膜１１，１２の堆積膜厚は、リセス領域４ｎ，４ｐを十分埋め込める膜厚で３０ｎｍ〜数百ｎｍ程度が望ましい。
【００５８】
次に、堆積した窒化膜１１，１２上にレジスト膜１５を形成し、レジスト膜１５をマスクとしてリソグラフィによるパターニングを行い、リセス領域４ｎ，４ｐを除いた活性領域２ｎ，２ｐ上にある窒化膜１１，１２をエッチングにより除去する。
【００５９】
図１２（ｃ）に示す工程において、窒化膜１１，１２をエッチングした後、活性領域２ｎ，２ｐに約１〜１０ＫｅＶの注入エネルギー、１×１０13〜１×１０14ｃｍ-2程度の所望のイオン注入を行うことで、ｎチャネル型トランジスタ領域１３にはｐ型ウェル領域を形成し、ｐチャネル型トランジスタ領域１４にはｎ型ウェル領域を形成する。次に、活性領域２ｎ，２ｐの表面を熱酸化することによりゲート絶縁膜１６を形成する。
【００６０】
図１２（ｄ）において、ゲート絶縁膜形成以降のゲート電極６、サイドウォールスペーサ８、ソース／ドレイン領域９の形成は、実施の形態１の半導体装置の製造方法と同様である。
【００６１】
（実施の形態３）
図１３は本発明の実施の形態３における半導体装置の断面図および平面模式図である。
【００６２】
本実施の形態においては、リセス領域４は活性領域２において形成されるのであるが、その活性領域２がゲート電極６と重なる領域ではリセス領域４の形成が行われていない。実施の形態１の場合、図１で示されるように、トランジスタのチャネル領域の一部がリセス領域４と重なるため、トランジスタの実効的なチャネル幅Ｗがリセス領域４の幅分だけ小さくなる。このため、マスク寸法に対して仕上がり寸法のチャネル幅Ｗが減少し、トランジスタの電流特性が低下する。これに対して、本実施の形態では、活性領域２とゲート電極６との重なり領域を外してリセス領域４を設定することで、実効的なチャネル幅Ｗの減少による電流特性が低下することなく、機械的応力を利用したトランジスタの電流特性の向上が可能である。
【００６３】
図１４は実施の形態３における半導体装置の変形例を示す断面図および平面模式図である。図１４に示すように、リセス領域４は、トランジスタのチャネル方向で素子分離領域３との境界領域に形成されている。この半導体装置では、リセス領域４をリソグラフィによるパターニングで設定する際、単純な形状でパターニングを行うため、プロセス製造を容易化できる。このため、プロセス製造が簡単で、かつ機械的応力を利用したトランジスタの電流特性の向上が可能である。
【００６４】
実施の形態３における半導体装置の製造方法は、実施の形態１における半導体の製造方法と同じであり、リセス領域４が設定されるレイアウトが異なるだけである。
【産業上の利用可能性】
【００６５】
本発明の技術は、ＳＴＩなどの素子分離技術を用いるトランジスタを有する半導体装置において、トランジスタの電流特性が優れ、かつレイアウトに起因する特性変動も抑制した半導体装置を実現する上で有効である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１における半導体装置の断面図および平面模式図
【図２】本発明の効果を検証するためのリセス領域幅依存性の応力シミュレーション解析を行った構造を示す断面図
【図３】本発明の効果を検証するためのリセス領域幅依存性の応力シミュレーション解析結果を示すグラフ
【図４】本発明の効果を検証するためのリセス領域深さ依存性の応力シミュレーション解析結果を示すグラフ
【図５】本発明の効果を検証するための活性領域長さ依存性の応力シミュレーション解析を行った構造を示す断面図
【図６】本発明の効果を検証するための活性領域長さ依存性の応力シミュレーション解析結果を示すグラフ
【図７】本発明の実施の形態１の半導体装置を製造する工程を示す断面図
【図８】本発明の実施の形態２における半導体装置の断面図
【図９】本発明の実施の形態２の効果を検証するための応力シミュレーション解析結果を示すグラフ
【図１０】本発明の実施の形態２における半導体装置の変形例を示す断面図
【図１１】本発明の実施の形態２における半導体装置の変形例を示す断面図
【図１２】本発明の実施の形態２の半導体装置を製造する工程を示す断面図
【図１３】本発明の実施の形態３における半導体装置の断面図および平面模式図
【図１４】本発明の実施の形態３における半導体装置の変形例を示す断面図および平面模式図
【図１５】従来技術による半導体装置を説明する断面図および平面模式図
【符号の説明】
【００６７】
１  半導体基板
２，２ｎ，２ｐ  活性領域
３  素子分離領域
４，４ｎ，４ｐ  リセス領域
５  レジスト膜
６  ゲート電極
７  エクステンション領域
８  サイドウォールスペーサ
９  ソース／ドレイン領域
１０  窒化膜
１１  引張応力をもつ窒化膜
１２  圧縮応力をもつ窒化膜
１３  ｎチャネル型トランジスタ領域
１４  ｐチャネル型トランジスタ領域
１５  レジスト膜
１６  ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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