(57)【要約】【課題】ＤＲＡＭのセルトランジスタを構成する溝型ゲートトランジスタにおける良好なスイッチング特性と、デバイスの高速パフォーマンスとを両立させる半導体装置を提供する。【解決手段】半導体装置の溝型ゲートトランジスタは、溝内に形成されるゲート電極１６と、ストレージノードに接続する第１の拡散層１９と、ビット線に接続され、第１の拡散層１９よりも深さが小さい第２の拡散層１８とを有する。ゲート酸化膜は、第１の拡散層１９に接する厚膜部１５と、第２の拡散層１８及びチャネル領域２７に接する薄膜部１４とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ストレージノード及びデータ線にそれぞれ接続された第１及び第２の拡散層を有する溝型トランジスタをセルトランジスタとするメモリセルを備える半導体装置において、
前記溝型トランジスタのゲート酸化膜が、前記第１の拡散層とゲート電極との間に形成された厚膜部と、少なくとも前記溝型トランジスタのチャネル領域と前記ゲート電極との間に形成され前記厚膜部よりも小さな膜厚を有する薄膜部とを有することを特徴とする半導体装置。
【請求項２】
半導体基板の表面に形成された溝の内部に少なくとも一部が埋め込まれたゲート電極と、該ゲート電極を挟んで前記半導体基板の表面部分に形成される第１及び第２の拡散層とを有する溝型トランジスタが形成された半導体装置において、
前記溝型トランジスタのゲート酸化膜が、前記第１の拡散層と前記ゲート電極との間に形成された厚膜部と、少なくとも前記溝型トランジスタのチャネル領域と前記ゲート電極との間に形成され前記厚膜部よりも小さな膜厚を有する薄膜部とを有することを特徴とする半導体装置。
【請求項３】
前記薄膜部は、前記第２の拡散層と前記ゲート電極との間に更に形成される、請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記ゲート酸化膜上に形成され溝内に埋め込まれたポリシリコン層と、該ポリシリコン層の上部に形成された金属膜とを有する、請求項１〜３の何れか一に記載の半導体装置。
【請求項５】
前記第１の拡散層が、前記第２の拡散層よりも深く形成される、請求項１〜４の何れか一に記載の半導体装置。
【請求項６】
前記第２の拡散層の下部には、該第２の拡散層と異なる導電型の不純物が拡散されたストッパ層が形成される、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
半導体基板の表面に第１の拡散層を形成する工程と、
前記半導体基板の表面に、前記第１の拡散層に隣接する溝を形成する工程と、
熱酸化法を用い、前記第１の拡散層に接する厚膜部と、前記半導体基板に接し前記厚膜部よりも小さな膜厚を有する薄膜部とを有するゲート酸化膜を、前記溝の表面に形成する工程と、
少なくとも一部が前記溝内に埋め込まれるゲート電極を、前記ゲート酸化膜上に形成する工程と、
前記溝を介して前記第１の拡散層と対向する位置に第２の拡散層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記厚膜部と前記薄膜部とを同一の熱酸化プロセスで形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の拡散層を、前記第１の拡散層よりも浅く形成する、請求項７又は８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、溝ゲート構造を有する溝型トランジスタの構造に関する。
【背景技術】
【０００２】
ＤＲＡＭセルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタと呼ぶ）における短チャネル効果を抑制するために、溝ゲート構造を有するトランジスタ（以下、リセスチャネル・トランジスタと呼ぶ）が提案されている（非特許文献１）。
【０００３】
また、リセスチャネル・トランジスタの構造において、ＤＲＡＭの消費電力に影響するリフレッシュ時間を拡大するため、ソース・ドレイン拡散層を非対称に形成する非対称拡散構造のリセスチャネル・トランジスタも提案されている（特許文献１）。
【０００４】
図４は、上記非対称拡散層構造を有するリセスチャネル・トランジスタの構造を示している。Ｐ型シリコン基板（Ｓｉ基板）１１の主面上には、素子形成領域（アクティブ領域）３０を区画する素子分離領域１２が形成されている。素子形成領域３０内には、Ｓｉ基板１１の表面に溝（Ｓｉリセス部）１３が形成され、その内壁表面にはゲート絶縁膜２０が形成されている。ゲート絶縁膜２０上には、リセス部１３に埋込まれたゲート電極１６が形成されている。ゲート絶縁膜２０を挟んで、トランジスタのソース・ドレイン領域が配置されている。ビット線側の素子形成領域３０には、Ｐ型パンチスルーストッパ層１７が形成され、その上には、ソース・ドレイン領域の一方を構成する浅いＮ型拡散層１８が形成される。また、ストレージノード側には、ソース・ドレイン領域の他方を構成する深いＮ型拡散層１９が形成される。
【０００５】
図４に示した従来の溝型トランジスタの製造方法の一例について、図５Ａ〜図５Ｆを参照して説明する。まず、Ｐ型Ｓｉ基板１１上に、ＳＴＩ（シャロー・トレンチ・アイソレーション）技術を用いて、深さ約３００ｎｍの素子分離領域１２を形成する。次いで、熱酸化法を用いて、素子形成領域３０上に約２０ｎｍ厚みのパッド酸化膜２１を形成する（図５Ａ）。その後、フォトレジスト２２をマスクとしたドライエッチング技術を用い、幅が約９０ｎｍ、深さが約１５０ｎｍのＳｉリセス部１３を、ゲート電極の形成位置に形成する（図５Ｂ）。この状態で、フォトレジスト２２を剥離し、次いでフッ酸（ＨＦ）を含む溶液で、基板表面部分に存在するパッド酸化膜２１を除去した後、熱酸化法によりＳｉ基板１１上に、ゲート絶縁膜２０を構成するＳｉ酸化膜を約６ｎｍ厚みに形成する。（図５Ｃ）。
【０００６】
次に、ゲート電極膜として、リン濃度が２Ｅ２０ｃｍ−３の不純物ドープシリコン（ＤＯＰＯＳ）膜２３を約１００ｎｍ厚みに成長する。引き続き、タングステン・シリサイド（ＷＳｉ２）膜２４を、通常のＣＶＤ法により約７０ｎｍ厚みに成膜する。更に、ＣＶＤ法を用いシリコン窒化（ＳｉＮ）膜２５を成膜した後、フォトリソグラフィー法により、Ｓｉリセス部１３と整合する位置をマスクするようにしたフォトレジスト２２を形成する（図５Ｄ）。次に、ドライエッチング法により、ＳｉＮ膜２５、ＷＳｉ２膜２４、及び、ＤＯＰＯＳ膜２３を順次にエッチングすることにより、ゲート電極１６を形成する。
【０００７】
その後、フォトリソグラフィー法により、ビット線側の素子形成領域のみに開口を有するフォトレジスト２２を形成する。この状態で１５ＫｅＶ〜５０ＫｅＶのエネルギーで、且つ、１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２の範囲のドーズ量でボロンを注入した後に、２０ＫｅＶ〜５０ＫｅＶのエネルギーで、且つ、１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２の範囲のドーズ量で砒素を注入し、Ｐ型パンチスルーストッパ層１７、及び、浅いＮ型拡散層１８をそれぞれ形成する（図５Ｅ）。
【０００８】
次に、同じくフォトリソグラフィー法により、ストレージノード側の素子形成領域のみに開口を有するフォトレジスト２２を形成し、１０ＫｅＶ〜５０ＫｅＶのエネルギーで、且つ、５Ｅ１１ｃｍ−２〜１Ｅ１４ｃｍ−２の範囲のドーズ量でリンを注入することにより、深いＮ型拡散層１９を形成する（図５Ｆ）。これによって、リセスチャネル・トランジスタ構造が得られる。
【非特許文献１】J.Y.KIM et al.，Symp.on VLSI Tech.,p11-12 ，２００３
【特許文献１】ＵＳ２００６／００４９４４５Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記非対称拡散層構造を有するリセスチャネル・トランジスタでは、ゲート電極１６と深いＮ型拡散層１９との間に、オーバーラップ容量が形成され、このオーバーラップ容量が回路の高速作動に影響を与える。従って、オーバーラップ容量を小さく形成することにより、デバイスのパフォーマンスが良好となる。つまり、この部分のゲート酸化膜が厚いほど、デバイスとして良好な高速性能が得られる。しかし、チャネル領域では、このゲート絶縁膜が薄ければ薄いほど、トランジスタの相互コンダクタンス（Ｇｍ）が大きくなり、良好なスイッチング特性が得られる。
【００１０】
上記従来のリセスチャネル・トランジスタ構造では、良好なトランジスタ特性を得るためのチャネル領域における酸化膜換算のゲート絶縁膜厚をｔｏｘ１とすると、そのときのオーバーラップ容量Ｃ１は、この換算膜厚ｔｏｘ１で一義的にＣ１＝εＳ／ｔｏｘ１と定まる。ここで、ゲート電極と深いＮ型拡散層とのオーバーラップ容量をＣ１より小さくすると、酸化膜換算ゲート絶縁膜厚ｔｏｘが大きくなり、デバイスの高速パフォーマンスが得られる。しかし、トランジスタの相互コンダクタンスＧｍが小さくなるので、良好なスイッチング特性を得られなくなる。換言すると、図４に示した従来のトランジスタ構造では、デバイスの高速パフォーマンスと、トランジスタのスイッチング特性とが、いわばトレードオフの関係にあり、双方の両立が困難という問題がある。
【００１１】
本発明は、上記従来技術の問題に鑑み、特に溝型トランジスタをセルトランジスタとするメモリセルを有する半導体装置など、従来の半導体装置を改良し、溝型トランジスタの良好なスイッチング特性と、デバイスの高速パフォーマンスとを両立させることが出来る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の態様に係る半導体装置は、ストレージノード及びデータ線にそれぞれ接続された第１及び第２の拡散層を有する溝型トランジスタをセルトランジスタとするメモリセルを備える半導体装置において、
前記溝型トランジスタのゲート酸化膜が、前記第１の拡散層とゲート電極との間に形成された厚膜部と、少なくとも前記溝型トランジスタのチャネル領域と前記ゲート電極との間に形成され前記厚膜部よりも小さな膜厚を有する薄膜部とを有することを特徴とする。
【００１３】
また、本発明の第２の態様に係る半導体装置は、半導体基板の表面に形成された溝の内部に少なくとも一部が埋め込まれたゲート電極と、該ゲート電極を挟んで前記半導体基板の表面部分に形成される第１及び第２の拡散層とを有する溝型トランジスタが形成された半導体装置において、
前記溝型トランジスタのゲート酸化膜が、前記第１の拡散層と前記ゲート電極との間に形成された厚膜部と、少なくとも前記溝型トランジスタのチャネル領域と前記ゲート電極との間に形成され前記厚膜部よりも小さな膜厚を有する薄膜部とを有することを特徴とする。
【００１４】
更に、本発明の半導体装置の製造方法は、半導体基板の表面に第１の拡散層を形成する工程と、
前記半導体基板の表面に、前記第１の拡散層に隣接する溝を形成する工程と、
熱酸化法を用い、前記第１の拡散層に接する厚膜部と、前記半導体基板に接し前記厚膜部よりも小さな膜厚を有する薄膜部とを有するゲート酸化膜を、前記溝の表面に形成する工程と、
少なくとも一部が前記溝内に埋め込まれるゲート電極を、前記ゲート酸化膜上に形成する工程と、
前記溝を介して前記第１の拡散層と対向する位置に第２の拡散層を形成する工程と、
を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の第１の態様に係る半導体装置では、ゲート酸化膜が、ストレージノードに接続された第１の拡散層に接する厚膜部と、溝型トランジスタのチャネル領域に少なくとも接する薄膜部とを備える構成を採用したので、厚膜部がデバイスの高速作動を可能にし、且つ、薄膜部が溝型トランジスタの良好なスイッチング特性を可能にするので、従来技術で問題となっていた双方の特性の両立が可能となる。
【００１６】
また、本発明の第２の態様に係る半導体装置は、ゲート酸化膜が、第１の拡散層に接する厚膜部と、溝型トランジスタのチャネル領域に少なくとも接する薄膜部を備える構成において、トランジスタの第１の拡散層に接続されるノードの電圧極性を適切に選定することで、デバイスの高速作動が可能になり、また、薄膜部が溝型トランジスタの良好なスイッチング特性を可能にするので、従来技術で問題となっていた双方の特性の両立が可能になる。
【００１７】
更に、本発明の半導体装置の製造方法では、熱酸化法により、第１の拡散層に接する厚膜部と、溝型トランジスタのチャネル領域薄膜部とを有するゲート酸化膜を、溝の表面に一度に形成出来るので、本発明の半導体装置を、簡素な工程で作成可能である。
【００１８】
本発明の半導体装置では、前記薄膜部が、前記第２の拡散層と前記ゲート電極との間に更に形成されていてもよい。また、前記ゲート電極が、前記ゲート酸化膜上に形成され溝内に埋め込まれたポリシリコン層と、該ポリシリコン層の上部に形成された金属膜とを有していてもよい。
【００１９】
更に、前記第１の拡散層が、前記第２の拡散層よりも深く形成されていてもよい。この場合、メモリセルなどのストレージノードに接続すると、リフレッシュ時間の延長が可能になる。
【００２０】
本発明の半導体装置では、前記第２の拡散層の下部に、該第２の拡散層と異なる導電型の不純物が拡散されたストッパ層が形成されていてもよい。
【００２１】
更に、本発明の半導体装置の製造方法では、前記厚膜部と前記薄膜部とを同一の熱酸化プロセスで形成することが好ましい。この場合、工程が簡素になる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の一実施形態に係る半導体装置を構成するＤＲＡＭ装置の断面図である。また、図２は、上記半導体装置の平面図である。なお、図１は、図２のII−II断面を示している。図１において、Ｐ型Ｓｉ基板１１の主面上には、素子形成領域を区画する素子分離領域１２が形成されている。素子形成領域には、Ｓｉリセス部１３が形成され、その内壁表面には厚膜部１５及び薄膜部１４を有するゲート絶縁膜が形成され、ゲート絶縁膜上には、Ｓｉリセス部１３に埋込まれたゲート電極１６が形成されている。ゲート電極１６を挟んで、トランジスタのソース・ドレイン領域を構成する拡散層１８、１９が配置されている。セルノードを構成するビット線側の素子形成領域には、Ｐ型パンチスルーストッパ層１７が形成され、その上には、ソース・ドレイン領域の一方を構成する浅いＮ型拡散層１８が形成される。また、ストレージノード側には、ソース・ドレイン領域の他方を構成する深いＮ型拡散層１９が形成される。ゲート電極は、ＤＯＰＯＳ膜２３と、ＷＳｉ２膜２４とから構成される。ＷＳｉ２膜２４の上部にはＳｉＮ膜２５が形成されている。
【００２３】
ゲート絶縁膜は、深いＮ型拡散層１９に隣接する厚膜部１５と、浅いＮ型拡散層１８、Ｐ型パンチスルーストッパ層１７及びチャネル領域２７に隣接する薄膜部１４とから構成される。各部の寸法は、例えば、リセス溝の深さが約１５０ｎｍ、ゲート長（ワード線幅）が１００ｎｍ以下であり、ゲート絶縁膜は、厚膜部１５の厚みが１５ｎｍ、薄膜部１４の厚みが７ｎｍ程度である。
【００２４】
図２において、各ゲート電極１６は、ＤＲＡＭ装置のメモリセルアレイの行方向に延びるワード線として構成されており、各素子形成領域３０には、浅い拡散層１８と深い拡散層１９とが形成されている。データ線を構成する各ビット線は、対応する素子形成領域３０の上部に延びており、対応する列の浅い拡散層１８に接続される。また、各素子形成領域３０の上部には、スタック型の容量素子が形成されており、スタック型の容量素子の下部電極は、対応する深い拡散層１９に接続されている。これらを接続するプラグがストレージノードを構成する。
【００２５】
図１及び図２の実施形態に示された半導体装置の製造方法について、図３Ａ〜３Ｆを参照して説明する。Ｐ型Ｓｉ基板１１上に、ＳＴＩ（shallow trench isolation）法を用い深さ約２５０ｎｍの素子分離領域１２を形成した後、熱酸化法により、約１０ｎｍ厚みのパッド酸化膜２１を形成する（図３Ａ）。次に、フォトリソグラフィー技術を用いて、後の工程でビット線と接続する素子形成領域を覆うように、フォトレジスト膜をパターニングした後、これをマスクとして、６０ＫｅＶ〜２００ＫｅＶのエネルギーで、１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２のドーズ量で砒素（Ａｓ）をイオン注入し、また、３０ＫｅＶ〜１００ＫｅＶのエネルギーで、且つ、１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２の範囲のドーズ量でリン（Ｐ）をイオン注入することにより、深いＮ型拡散層１９を形成する（図３Ｂ）。
【００２６】
次に、フォトリソグラフィー技術及びドライエッチ技術を用いて、Ｓｉ基板１１内にＳｉリセス部１３を形成する（図３Ｃ）。このとき、深いＮ型拡散層１９の境界を含めて溝を形成するため、Ｓｉリセス部１３のストレージノード側の側壁には深いＮ型拡散層１９が露出し、また、ビット線側の側壁にはＳｉ基板１１が露出する。
【００２７】
フォトレジストを除去した後、熱酸化法により、Ｓｉ基板のフラット面上での膜厚が７ｎｍとなるように熱酸化膜を形成する（図３Ｄ）。このとき、リセス内部では、ビット線側の薄膜部における酸化膜厚は、フラット面とほぼ同じ７ｎｍの膜厚になる。しかし、砒素（Ａｓ）およびリン（Ｐ）が注入されているストレージノード側の厚膜部における酸化膜厚は、不純物の影響で増速酸化が進み、約９ｎｍ厚みの酸化膜となる。
【００２８】
次に、ＤＯＰＯＳ膜２３、ＷＳｉ２膜２４、及び、ＳｉＮ膜２５を堆積し、フォトリソグラフィー技術を用いてフォトレジスト２２を形成する（図３Ｅ）。このフォトレジスト２２をマスクとしてドライエッチング技術を用いてＳｉＮ膜２５、ＷＳｉ２膜２４、及び、ＤＯＰＯＳ膜２３をパターニングしてゲート電極を形成する。引き続き、フォトリソグラフィー技術により、ビットコンタクト領域のみを開口するフォトレジスト２２を形成し、従来方法と同様な条件でボロン（Ｂ）およびリン（Ｐ）を注入し、Ｐ型パンチスルーストッパ層１７および浅いＮ型拡散層１８を形成する（図３Ｆ）。フォトレジスト２２を除くことによって、図１に示した構造が得られる。
【００２９】
その後は、従来方法を用いて、層間絶縁膜を形成し、ビットコンタクト及び容量コンタクトを形成し、容量コンタクトの上に容量素子を形成し、更にその上に層間絶縁膜を介してビット線を形成する。
【００３０】
上記プロセスでは、従来のプロセスと同じ枚数のフォトマスクを使用しており、従来方法からのマスク枚数の増加はない。
【００３１】
上記実施形態の構造では、ストレージノード側のゲート絶縁膜を厚くすることにより、オーバーラップ容量を低減でき、かつチャネル部のゲート酸化膜厚を所望の膜厚に維持することにより、デバイスの高速パフォーマンスと、トランジスタのスイッチング特性の両立が可能である。また、ストレージノード側の拡散層を深く形成することにより、リフレッシュ時間を延ばすことが出来る。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体装置を構成するＤＲＡＭ装置の断面図。
【図２】図１の半導体装置の平面図。
【図３Ａ】図１の半導体装置を製造する製造プロセスにおける一工程段階を示す断面図。
【図３Ｂ】図３Ａの工程に後続する一工程段階を示す断面図。
【図３Ｃ】図３Ｂの工程に後続する一工程段階を示す断面図。
【図３Ｄ】図３Ｃの工程に後続する一工程段階を示す断面図。
【図３Ｅ】図３Ｄの工程に後続する一工程段階を示す断面図。
【図３Ｆ】図３Ｅの工程に後続する一工程段階を示す断面図。
【図４】従来の半導体装置の断面図。
【図５Ａ】図４の半導体装置を製造する製造プロセスにおける一工程段階を示す断面図。
【図５Ｂ】図５Ａの工程に後続する一工程段階を示す断面図。
【図５Ｃ】図５Ｂの工程に後続する一工程段階を示す断面図。
【図５Ｄ】図５Ｃの工程に後続する一工程段階を示す断面図。
【図５Ｅ】図５Ｄの工程に後続する一工程段階を示す断面図。
【図５Ｆ】図５Ｅの工程に後続する一工程段階を示す断面図。
【符号の説明】
【００３３】
１１：シリコン基板（半導体基板）
１２：素子分離領域
１３：Ｓｉリセス部（溝）
１４：ゲート絶縁膜の薄膜部
１５：ゲート絶縁膜の厚膜部
１６：ゲート電極
１７：Ｐ型パンチスルーストッパ層
１８：浅いＮ型拡散層（第２の拡散層）
１９：深いＮ型拡散層（第１の拡散層）
２０：ゲート絶縁膜
２１：パッド酸化膜
２２：フォトレジスト
２３：ＤＯＰＯＳ膜
２４：タングステン・シリサイド（ＷＳｉ２）膜
２５：シリコン窒化（ＳｉＮ）膜
２７：チャネル領域 
３０：素子形成領域（アクティブ領域）
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2008053274.tif 000013
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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