(57)【要約】【課題】  高速応答可能な強誘電性液晶の電圧無印加状態における表示ムラを低減して信頼性に優れた液晶表示装置を提供する。【解決手段】  マトリクス状に配置される複数の画素電極６と、この画素電極６をそれぞれ駆動するスイッチング素子１０が形成されるシリコン回路基板２と、このシリコン回路基板２に対向する透明導電膜からなる対向電極１６が形成されるガラス基板３とを有し、シリコン回路基板２とガラス基板３の間に強誘電性液晶１７を封入し、画素電極６と強誘電性液晶１７との間に、電荷を蓄積するメモリ素子２０を具備し、このメモリ素子２０によって強誘電性液晶１７に所定の電圧が印加される構成とした。【選択図】      図２
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【特許請求の範囲】
【請求項１】
マトリクス状に配置される複数の画素電極と該画素電極をそれぞれ駆動するスイッチング素子が形成される第一電極基板と、
該第一電極基板に対向する透明導電膜からなる対向電極が形成される第二電極基板と、を有し、
前記第一電極基板と前記第二電極基板の間に液晶を封入してなる液晶表示装置であって、
前記画素電極と前記対向電極との間に、電荷を蓄積するメモリ素子を具備し、
該メモリ素子によって前記液晶に所定の電圧が印加されることを特徴とする液晶表示装置。
【請求項２】
マトリクス状に配置される複数の画素電極と該画素電極をそれぞれ駆動するスイッチング素子が形成される第一電極基板と、
該第一電極基板に対向する透明導電膜からなる対向電極が形成される第二電極基板と、を有し、
前記第一電極基板と前記第二電極基板の間に液晶を封入してなる液晶表示装置であって、
前記画素電極と前記液晶との間に、電荷を蓄積するメモリ素子を具備し、
該メモリ素子によって前記液晶に所定の電圧が印加されることを特徴とする液晶表示装置。
【請求項３】
前記メモリ素子と前記液晶との間、及び、前記対向電極と前記液晶との間には、対となる有機配向膜が形成され、前記液晶は前記有機配向膜によって配向規制力が調整される強誘電性液晶であることを特徴とする請求項１又は２記載の液晶表示装置。
【請求項４】
前記メモリ素子は、前記画素電極上に形成され、前記画素電極側より、電荷トンネル層、電荷トラップ層、トップ層からなることを特徴とする請求項１乃至３いずれか１項に記載の液晶表示装置。
【請求項５】
前記メモリ素子は、前記電荷トンネル層としてシリコン酸化膜、前記電荷トラップ層としてシリコン窒化膜、前記トップ層としてシリコン酸化膜からなることを特徴とする請求項４記載の液晶表示装置。
【請求項６】
前記メモリ素子は、前記電荷トンネル層と前記電荷トラップ層が一体形成されることを特徴とする請求項４記載の液晶表示装置。
【請求項７】
前記メモリ素子は、一体形成される前記電荷トンネル層と前記電荷トラップ層としてシリコン窒化膜、前記トップ層としてシリコン酸化膜からなることを特徴とする請求項６記載の液晶表示装置。
【請求項８】
前記メモリ素子は、前記画素電極毎に分離することなく、マトリクス状に配置される前記画素電極上の全面に形成されることを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。
【請求項９】
前記画素電極は、アルミニウムを含む金属膜からなる反射性電極であることを特徴とする請求項１乃至８のいずれか１項に記載の液晶表示装置。
【請求項１０】
前記対向電極を構成する透明導電膜は、酸化インジウムを含む膜からなることを特徴とする請求項１乃至９いずれか１項に記載の液晶表示装置。
【請求項１１】
前記第一電極基板は、シリコン基板であることを特徴とする請求項１乃至１０のいずれか１項に記載の液晶表示装置。
【請求項１２】
前記スイッチング素子は、電荷チャージ手段によって全ＯＮ又は全ＯＦＦ制御され、前記メモリ素子に所定の電荷が所定のタイミングで蓄積されることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の液晶表示装置と、光源と、レンズと、を有することを特徴とする電子ビューファインダー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電性液晶を用いたアクティブマトリクス方式の液晶表示装置、及びそれを用いた電子ビューファインダーに関する。
【背景技術】
【０００２】
従来、アクティブマトリクス方式の液晶表示装置は、反射型と透過型があり、それぞれの特徴を生かして超小型パネルから大型パネルまで製品化が盛んに行われている。特に半導体基板、又は半導体層に駆動能力の大きいスイッチング素子を形成し、そのスイッチング素子によって反射性電極からなる画素電極を駆動する反射型液晶表示装置は、小型でありながら極めて高い開口率を実現出来、光利用率に優れ、高精細、高輝度、メッシュ感のない高画質を実現する表示装置として着目され、様々な液晶表示装置が開示されている（例えば特許文献１参照）。
【０００３】
以下、液晶表示装置として開示されている特許文献１の概要を図面に基づいて説明する。図１１（ａ）は従来の反射型の液晶表示装置の概略を示す正面図である。図１１（ａ）において、１００は従来の液晶表示装置であり、１０１は入射側の基板となるガラス基板である。また、反射側の基板には、反射性電極としての画素電極１０５がマトリックス状に形成されてなる表示領域１０６（破線で囲まれた内側の領域）が設けられ、また、表示領域１０６の周囲には、見切り領域１０７が設けられる。そして、見切り領域１０７の周囲には、行駆動回路１０８や列駆動回路１０９等からなる周辺回路が設けられている。
【０００４】
次に図１１（ｂ）は、図１１（ａ）で示した従来の液晶表示装置１００の断面図の一例である。ここで、反射型アクティブマトリクス方式の液晶表示装置は、反射側の基板としてガラス基板上に薄膜トランジスタを形成したＴＦＴ方式や、反射側の基板としてシリコン基板を用いたシリコン素子基板型液晶表示装置（「Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ＯｎＳｉｌｉｃｏｎ」以下ＬＣＯＳと略す）などがあるが、ここでは後者のＬＣＯＳを例として説明する。
【０００５】
図１１（ｂ）において、入射側のガラス基板１０１の内側には、画素電極１０５に対向するＩＴＯによってなる透明導電膜の対向電極１０３が形成され、更にその表面に配向膜１０４ａが形成される。１１０は反射側の基板であるシリコン回路基板であり、スイッチング素子１２０やコンデンサ１２１が表面層に形成される。ここで、スイッチング素子１２０は、シリコン回路基板１１０の表面層にドーピング領域によるソース電極Ｓ１とドレイン電極Ｄ１が形成され、また、ポリシリコン等によるゲート電極Ｇ１が形成されてＭＯＳ型トランジスタとして構成される。また、コンデンサ１２１は、同じくシリコン回路基板１１０の表面層に形成されるＭＯＳ型のコンデンサであり、スイッチング素子１２０のドレイン電極Ｄ１に接続されて電荷を保持する。
【０００６】
また、スイッチング素子１２０の上部には、前述した画素電極１０５が形成され、スイッチング素子１２０のドレイン電極Ｄ１と電気的に接続される。これにより、ひとつの画素電極１０５には、シリコン回路基板１１０上に形成されるひとつのスイッチング素子１２０が接続されて画素電極１０５を駆動する。また、画素電極１０５の表面には配向膜１０４ｂが形成され、対向電極１０３側の配向膜１０４ａと画素電極１０５側の配向膜１０４ｂの間に液晶１１１が封入される。また、１１２はガラス基板１０１とシリコン回路基板１１０を結合するシール材である。
【０００７】
ここで、上述のような液晶表示装置１００を用いてフルカラー表示の画像を表示する方法として、画素電極１０５に対応してＲＧＢのカラーフィルターを設け、白色光を照射してカラー表示する方法が多く用いられて来た。しかし、このカラーフィルター方式は、ＲＧＢの混色が空間的なモザイク配列によるものなので、画素構造が目立ち易く色ズレも生じるために高画質な画像を得ることが困難である。また、画素数はモノクロ表示に対して３倍必要になるので画素密度が高く小型化の障害となり、コストアップの大きな要因にもなっている。
【０００８】
このような欠点を解決する手段として、フィールドシーケンシャルカラー方式（以下ＦＳＣ方式と略す）の液晶表示装置が開発されている。このＦＳＣ方式は、光源として高速応答が可能なＲＧＢのＬＥＤを用い、時分割でＲＧＢのＬＥＤを順次点灯する。そして、液晶表示装置は、ＲのＬＥＤが点灯するタイミングに合わせてＲの画像を表示し、ＧのＬＥＤが点灯するタイミングに合わせてＧの画像を表示し、ＢのＬＥＤが点灯するタイミングに合わせてＢの画像を表示する、いわゆる継時加法混色によってカラー表示を実現している。
【０００９】
このＦＳＣ方式の利点は、一つの画素によってＲＧＢの画像を時分割で表示するので、画素構造が目立たず、色ズレもなく、理想的な混色がなされるので高画質なフルカラー画像を実現出来ることである。また、画素数はカラーフィルター方式の１／３で良いので、電子ビューファインダーなどに適した超小型の表示装置を実現出来ると共に、コストにも有利である。ここで、図１１（ａ）、図１１（ｂ）で示した従来の液晶表示装置は、構造的にはＦＳＣ方式に対応出来る表示装置であるが、重要な課題がある。
【００１０】
それは、ＦＳＣ方式は前述した如く、ＲＧＢの画像を時分割で表示するために、高速応答に対応出来る液晶表示装置が必要となる点である。すなわち、画像表示においてフリッカーなどの不具合が生じないためには、通常のフレーム周波数を６０Ｈｚとすれば、少なくとも、その３倍の１８０Ｈｚ以上の周波数でＲＧＢの各フレームを切り替える必要があり、このため、高速応答に対応する液晶表示装置が不可欠となる。
【００１１】
しかし、このような高速応答に対しては、従来のＴｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ液晶（ＴＮ液晶）では対応することが出来ず、自発分極を有し、高速応答性を備えた強誘電性液晶を用いることによって実現可能である。以下、高速応答が可能な強誘電性液晶の概略動作を説明する。
【００１２】
図１２は、強誘電性液晶パネルの動作を模式的に示している。図１２において、強誘電性液晶パネル１３０は、クロスニコルに合わせた偏光板１３１ａ、１３１ｂの間に、偏光板１３１ａの偏光軸Ａと偏光板１３１ｂの偏光軸Ｂのどちらか一方と、液晶分子１３２の第１の安定状態の分子長軸方向（矢印Ｃ）もしくは、第２の安定状態の分子長軸方向（矢印Ｄ）のどちらかとが、ほぼ平行になるように、配向膜（図示せず）のラビング方向（矢印Ｅ）を決めて強誘電性液晶の液晶層１３３を配置する。ここで、図１２においては、偏光板１３１ａの偏光軸Ａと第１の安定状態のときの分子長軸方向（矢印Ｃ）が、ほぼ平行になるように配置されている。
【００１３】
次に、この強誘電性液晶パネル１３０の動作を説明する。ここで、強誘電性液晶のスイッチング、つまり一方の安定状態から他方の安定状態への転移は、駆動電圧のパルス幅値とパルス高値との積の値が閾値以上の値となる電圧を強誘電性液晶に印加した場合に起こる。例えば、閾値以上のマイナス電圧が印加されると第１の安定状態（矢印Ｃ）が選択され、閾値以上のプラス電圧が印加されると第２の安定状態（矢印Ｄ）が選択される。この結果、図示するように偏光板１３１ａ、１３１ｂを配置した場合、第１の安定状態で黒表示（非透過状態）、第２の安定状態で白表示（透過状態）となる。尚、偏光板１３１ａ、１３１ｂの配置を変えることにより、第１の安定状態で白表示（透過状態）、第２の安定状態で黒表示（非透過状態）とすることも出来る。
【００１４】
ここで、ＦＳＣ方式の液晶表示装置に好適な強誘電性液晶は、配向膜に有機配向膜を使用して液晶の配向規制力を小さくし、メモリ性を弱めて高速応答性を高めた強誘電性液晶を用いることが好ましい。しかし、メモリ性が弱いと液晶分子が第１の安定状態、又は第２の安定状態に留まる力が弱く、液晶分子の方向は、印加電圧に応じてアナログ的に動く傾向が強くなる。このようなメモリ性が弱い強誘電性液晶は、以下のような問題が生じることが知られている。
【００１５】
例えば、図１２の強誘電性液晶パネル１３０に画像表示するために駆動電圧を印加し、その後、非動作状態として印加電圧を０Ｖ、すなわち、電圧無印加状態にしたとする。このとき、液晶分子１３２が、矢印Ｃの方向、すなわち、第１の安定状態に留まると問題ないが、配向膜の配向規制力が小さいために配向状態の僅かな不均一性や画素電極と対向電極との仕事関数差による内部起電力の影響等によって、液晶分子１３２は第１の安定状態に留まらず不安定な状態となる。これにより、強誘電性液晶パネル１３０は、電圧無印加状態において不安定な動作となり、表示ムラなどの不具合が発生する。
【００１６】
ここで、このような不具合の具体例を図１３に基づいて説明する。図１３において、液晶表示装置１４０は、高速応答性を高めるために配向規制力を小さくしてメモリ性を弱めた強誘電性液晶を用いている。この液晶表示装置１４０は、シール材１４１に囲まれた表示領域１４２が形成されるが、非動作時、すなわち、電圧無印加状態では、図示するように表示領域１４２は、白表示に近い領域１４２ａと、黒表示に近い領域１４２ｂが存在し、表示ムラが発生する。ここで、黒表示に近い領域１４２ｂの一部１４２ｃを拡大すると、図示するように、各画素電極内でも微妙な表示ムラが発生しており、このムラが表示領域１４２の全体の表示ムラとして観察されることが分かる。この電圧無印加状態での表示ムラの原因は、前述したように、配向規制力が小さいために配向状態の僅かな不均一性などによって液晶分子が安定状態に留まらないことによる。
【００１７】
このような強誘電性液晶を用いた液晶表示装置を、ビデオカメラやデジタルカメラのビューファインダーとして搭載した場合、カメラの電源を入れる前や電源を切った後に使用者がビューファインダーを覗くと、ファインダー内が図１３のような表示ムラとなって見えるので、使用者がカメラの故障ではないかという不安感や違和感を持つことになり、製品に対する信頼感が失われる結果となる。また、このような電圧無印加での表示ムラは、実際の画像表示においても画質を低下させる要因となり好ましくない。
【００１８】
以上のように、高速応答性を高めた強誘電性液晶を用いた液晶表示装置は、大きな問題を持っているが、この問題を軽減する改良案が開示されている（例えば特許文献１参照）。この特許文献１によれば、強誘電性液晶の二つの安定状態の閾値特性が異なるように、配向構成の異なる非対象の配向膜を形成し、少なくとも一方の配向膜は一軸配向制御膜とする。これにより、液晶が電圧無印加で単安定化し、表示ムラや焼き付き現象が改善されることが示されている。
【００１９】
また別の改良案として、カイラルスメクチック液晶をコレステリック相の温度で注入し、更にカイラルスメクチック相を示すまで冷却して、この冷却の際に外部から所定の直流電圧を印加して配向規制力を調整する液晶表示装置が開示されている（例えば特許文献２参照）。この特許文献２によれば、パネルの前面に渡って均一な配向が可能となり、表示ムラなどが低減し、高コントラストの表示を実現出来ることが示されている。
【００２０】
【特許文献１】特開２０００−２７５６１４号公報（第３頁、第１図）
【特許文献２】特許第３３７７１９０号公報（第８頁、第６図）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、特許文献１においては、二つの安定状態の閾値特性が異なるように、配向構成の異なる非対称の配向膜をそれぞれ形成しなければならず製造工程が複雑になり問題である。また、配向膜のピンホールや配向規制力のばらつきによって、非対称性が崩れる結果となり、電圧無印加における表示ムラなどの問題を根本的に解決することは出来ない。
【００２２】
また、特許文献２においては、直流電圧の印加によって配向膜に電荷が蓄積されて配向規制力はある程度調整されるが、外部からの電圧印加による配向膜への電荷の蓄積は不安定であり、パネル面上でのばらつきが発生し易く、また、経時変化などのために配向規制力を安定して維持することが出来ず、電圧無印加における表示ムラなどの問題を根本的に解決することは出来ない。また、強誘電性液晶が安定状態を保つために、外部から常に所定の電圧を印加し続ける案もあるが、これでは、液晶表示装置が非動作時でも、常に電力が消費されることになり、ビデオカメラやデジタルカメラなど、電池駆動の機器では、無駄な電力が消費されて大きな問題である。
【００２３】
本発明の目的は上記課題を解決し、高速応答可能な強誘電性液晶の電圧無印加状態における表示ムラを低減して、信頼性に優れた高画質な液晶表示装置を提供することである。
【課題を解決するための手段】
【００２４】
上記課題を解決するために、本発明の液晶表示装置は、下記記載の構成を採用する。
【００２５】
本発明の液晶表示装置は、マトリクス状に配置される複数の画素電極と該画素電極をそれぞれ駆動するスイッチング素子が形成される第一電極基板と、該第一電極基板に対向する透明導電膜からなる対向電極が形成される第二電極基板と、を有し、第一電極基板と第二電極基板の間に液晶を封入してなる液晶表示装置であって、画素電極と対向電極との間に、電荷を蓄積するメモリ素子を具備し、該メモリ素子によって液晶に所定の電圧が印加されることを特徴とする。
【００２６】
本発明の液晶表示装置により、画素電極と対向電極との間に設けられるメモリ素子に電荷が蓄積されることによって液晶に対して安定した均一な電圧が印加されるので、液晶に対する配向規制力のばらつきやムラが減少し、この結果、電圧無印加状態での表示ムラが低減され、使用者に違和感を与えることのない信頼性に優れた液晶表示装置を提供することが出来る。
【００２７】
また、マトリクス状に配置される複数の画素電極と該画素電極をそれぞれ駆動するスイッチング素子が形成される第一電極基板と、該第一電極基板に対向する透明導電膜からなる対向電極が形成される第二電極基板と、を有し、第一電極基板と第二電極基板の間に液晶を封入してなる液晶表示装置であって、画素電極と液晶との間に、電荷を蓄積するメモリ素子を具備し、該メモリ素子によって液晶に所定の電圧が印加されることを特徴とする。
【００２８】
これにより、画素電極と液晶との間に設けられるメモリ素子に電荷が蓄積されることによって液晶に対して安定した均一な電圧が印加されるので、液晶に対する配向規制力のばらつきやムラが減少し、この結果、電圧無印加状態での表示ムラが低減され、使用者に違和感を与えることのない信頼性に優れた液晶表示装置を提供することが出来る。
【００２９】
また、メモリ素子と液晶との間、及び、対向電極と液晶との間には、対となる有機配向膜が形成され、液晶は有機配向膜によって配向規制力が調整される強誘電性液晶であることを特徴とする。
【００３０】
これにより、強誘電性液晶は有機配向膜によって配向規制力が調整され、高速応答性に優れた特性を有するので、高速応答が必要なＦＳＣ方式の電子ビューファインダーなどに搭載する液晶表示装置として好適である。
【００３１】
また、メモリ素子は、画素電極上に形成され、画素電極側より、電荷トンネル層、電荷トラップ層、トップ層からなることを特徴とする。
【００３２】
これにより、メモリ素子は、電荷トラップ層を挟んで絶縁層である電荷トンネル層とトップ層が形成されるので、電荷トラップ層に確実に電荷が蓄積される共に、蓄積された電荷のリークを防ぎ、長期間、電荷の蓄積を保持することが出来る。この結果、液晶に対して安定した均一な電圧が印加されるので、電圧無印加状態での表示ムラが低減され、信頼性に優れた液晶表示装置を提供することが出来る。
【００３３】
また、メモリ素子は、電荷トンネル層としてシリコン酸化膜、電荷トラップ層としてシリコン窒化膜、トップ層としてシリコン酸化膜からなることを特徴とする。
【００３４】
これにより、低電圧で電荷トラップ層に電荷を蓄積出来るので、メモリ素子に電荷を注入するための電荷チャージ手段を簡素化出来ると共に、電荷蓄積量が制御し易いので、表示ムラの低減を確実に行うことが可能となる。また、シリコン酸化膜やシリコン窒化膜は、ＬＳＩ製造工程で使用している成膜方法で形成出来るので、メモリ素子を簡単に作成することが出来る。
【００３５】
また、メモリ素子は、電荷トンネル層と電荷トラップ層が一体形成されることを特徴とする。
【００３６】
これにより、電荷トラップ層に直接電荷を注入出来るので、非常に低い電圧で電荷の蓄積が可能となり、電荷チャージ手段を更に簡素化することが出来る。また、メモリ素子は２層で構成出来るので、製造工程を簡素化出来、コストダウンに貢献出来る。
【００３７】
また、メモリ素子は、一体形成される電荷トンネル層と電荷トラップ層としてシリコン窒化膜、トップ層としてシリコン酸化膜からなることを特徴とする。
【００３８】
これにより、シリコン窒化膜は、シリコン酸化膜より誘電率が大きいため、膜厚を厚めにしても液晶に印加される電圧のロスを小さく出来るので電圧利用率が高く、低電圧で液晶を駆動することが出来る。また、シリコン窒化膜を厚く出来ることにより多くの電荷を蓄積出来るメモリ素子を実現出来る。
【００３９】
また、メモリ素子は、画素電極毎に分離することなく、マトリクス状に配置される画素電極上の全面に形成されることを特徴とする。
【００４０】
これにより、メモリ素子の形成にはエッチング処理の必要がなく、レジスト露光、現像、エッチングと剥離工程でメモリ素子上を汚すことがないため、信頼性の高い液晶表示装置を提供できる。
【００４１】
また、画素電極は、アルミニウムを含む金属膜からなる反射性電極であることを特徴とする。
【００４２】
これにより、画素電極は反射効率が良いので高輝度の液晶表示装置を実現出来ると共に、反射効率が良いので装置内部の温度上昇を防ぐことが出来、信頼性にも優れている。また、アルミニウムはＬＳＩ製造工程で一般的に利用される金属材料のため、製造工程を汚染することなく好都合である。更に、画素電極がアルミニウムであっても、画素電極上をメモリ素子が覆うため、液晶への悪影響を防止でき、本構造は極めて好都合である。
【００４３】
また、対向電極を構成する透明導電膜は、酸化インジウムを含む膜からなることを特徴とする。
【００４４】
これにより、対向電極は透過率が良く、安定な反射型の液晶表示装置を実現出来る。また、比較的安定な仕事関数の透明導電膜を再現性良く製造することが出来る。
【００４５】
また、第一電極基板は、シリコン基板であることを特徴とする。
【００４６】
これにより、シリコン基板に駆動能力の優れたスイッチング素子を形成して各画素電極を直接駆動出来るので、高速動作が可能な高性能の液晶表示装置を実現出来る。また、近接する画素電極の間隙を非常に小さくすることが出来るため、開口率を大きく出来、高輝度でエネルギー効率の良い反射型の液晶表示装置を実現出来る。また、スイッチング素子を制御する周辺回路等をシリコン基板に組み込み一体化出来るので、小型で信頼性に優れ、取り扱い易い液晶表示装置を提供することが出来る。
【００４７】
また、スイッチング素子は、電荷チャージ手段によって全ＯＮ又は全ＯＦＦ制御され、メモリ素子に所定の電荷が所定のタイミングで蓄積されることを特徴とする。
【００４８】
これにより、メモリ素子に均一な所定量の電荷を蓄積出来るので、液晶に対して安定した均一な電圧が印加され、液晶に対する配向規制力のばらつきやムラが減少し、これによって、電圧無印加状態での表示ムラが低減された液晶表示装置を実現出来る。また、電荷チャージ手段によって、定期的に電荷を注入／蓄積出来るので、長期間、表示ムラが低減された状態を維持することが可能である。
【００４９】
また、本発明の電子ビューファインダーは、本発明の液晶表示装置と、光源と、レンズと、を有することを特徴とする。
【００５０】
これにより、フリッカーが無く、電源ＯＦＦ状態での表示ムラが低減され、使用者に不安感や違和感を与えることがない、信頼性に優れた高性能な電子ビューファインダーを提供することが出来る。
【発明の効果】
【００５１】
上記の如く本発明によれば、画素電極と対向電極との間に設けられるメモリ素子に電荷が蓄積されることによって液晶に対して安定した均一な電圧が印加されるので、液晶に対する配向規制力のばらつきやムラが減少し、これにより、電圧無印加状態での表示ムラが低減され、使用者に違和感などを与えることのない信頼性に優れた液晶表示装置を提供することが出来る。
【発明を実施するための最良の形態】
【００５２】
以下、図面により本発明の実施の形態を詳述する。図１は本発明の実施例１の液晶表示装置の正面図である。図２は本発明の実施例１の液晶表示装置の拡大断面図である。図３（ａ）は本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の構成を説明する説明図である。図３（ｂ）は本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の書き込み動作を説明する説明図である。図３（ｃ）は本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の書き込み動作後の状態を説明する説明図である。図４（ａ）は本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の消去動作を説明する説明図である。図４（ｂ）は本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の消去動作後の状態を説明する説明図である。図５（ａ）は本発明の実施例１の液晶表示装置のメモリ素子周辺の模式図である。図５（ｂ）は、本発明の実施例１の液晶表示装置のメモリ素子と強誘電性液晶周辺の電気的な等価回路図である。図６は本発明の実施例１の液晶表示装置の回路ブロック図である。図７は本発明の効果を説明する説明図である。
【実施例１】
【００５３】
まず、本発明の液晶表示装置の実施例１の構成を図１と図２に基づいて説明する。ここで、実施例１の特徴は、本発明の液晶表示装置に具備されるメモリ素子が、電荷トンネル層、電荷トラップ層、トップ層の３層からなることである。図１において、１は本発明の液晶表示装置である。２は反射側の第一電極基板としてのシリコン回路基板であり、３は入射側の第二電極基板としての透明なガラス基板である。５はシール材であり、シリコン回路基板２とガラス基板３の周辺部に配置され、シリコン回路基板２とガラス基板３を固着する。５ａは封止部であり、シリコン回路基板２とガラス基板３の間に挟持される液晶（後述する）を封止する。
【００５４】
６はシリコン回路基板２上にマトリクス状に配置される複数の画素電極であり、銅を数％含むアルミニウム膜によってなる反射性電極である。このマトリクス状に配置された画素電極６は、後述するスイッチング素子によってそれぞれ駆動される。また、画素電極６が配置される領域を表示領域７と呼び、この表示領域７に画像が表示される。また、表示領域７の周囲にはベタ電極等を形成し、外部からの光を遮蔽する見切りを設けることが好ましいが、図示は省略する。尚、見切りは、従来例で示した図１１（ａ）の画素電極による見切りでも良い。また、８はシリコン回路基板２の端部に設けられるパッドであり、このバッド８を介して、外部より電源、画像信号、制御信号等を入力し液晶表示装置１が駆動される。
【００５５】
次に図２の拡大断面図に基づいて、本発明の実施例１の液晶表示装置１の構成を詳細に説明する。尚、本実施例は、従来例として示した図１１（ｂ）と同様にＬＣＯＳ方式の液晶表示装置である。図２において、１０はスイッチング素子であり、シリコン回路基板２の表面層にドーピング領域によるソース電極Ｓ１とドレイン電極Ｄ１が形成され、また、ポリシリコン等によるゲート電極Ｇ１が形成されてＭＯＳ型トランジスタとして構成される。また、１１はＭＯＳ型のコンデンサであり、スイッチング素子１０のドレイン電極Ｄ１に接続されて電荷を保持する。
【００５６】
また、スイッチング素子１０の上部には、前述したアルミニウム膜によってなる画素電極６が形成され、この画素電極６はスイッチング素子１０のドレイン電極Ｄ１と電気的に接続される。これにより、ひとつの画素電極６には、シリコン回路基板２上に形成されるひとつのスイッチング素子１０が接続されて画素電極６を駆動する。尚、スイッチング素子１０は、シリコン回路基板２上に形成されるので、駆動能力に優れて高速動作が可能であり、高性能の液晶表示装置を実現出来る。
【００５７】
また、１２はアルミニウム膜によってなる光遮蔽膜であり、外部からの入射光によってスイッチング素子１０が誤動作することを防ぐために遮蔽板として機能する。１３は窒化シリコンＳｉＮｘ等による絶縁膜であり、シリコン回路基板２の表面に形成されて各要素を絶縁し、また、画素電極６の間を埋めてシリコン回路基板２の表面を平坦にする。
【００５８】
２０は本発明の特徴であるメモリ素子であり、画素電極６上に形成され、電荷トンネル層２１、電荷トラップ層２２、トップ層２３の積層構造を有している。また、１５ａは有機配向膜であり、メモリ素子２０上に形成される。１６はガラス基板３の内側に形成されるＩＴＯによってなる透明導電膜の対向電極であり、この対向電極１６の表面には、有機配向膜１５ｂが形成される。
【００５９】
１７はシリコン回路基板２とガラス基板３の間に封入される強誘電性液晶である。この強誘電性液晶１７の配向状態は、Ｃ２相のシェブロン構造であることが好ましく、一対の有機配向膜１５ａ、１５ｂに挟まれて配向規制力が調整され、メモリ性は弱いが高速応答性に優れた特性を備えている。
【００６０】
また、ガラス基板３の対向電極１６と反対の面には、液晶表示装置１へ入射する光の反射を防止するための反射防止層（図示せず）を有し、ガラス基板３と対向電極１６との間には、ガラス基板３と対向電極１６との屈折率差を低減し、界面での反射を防止するための屈折率差防止層（図示せず）を有する。
【００６１】
次にメモリ素子２０の構成を詳細に説明する。メモリ素子２０において画素電極６側に形成される電荷トンネル層２１は、膜厚２ｎｍ（ナノメーター）から５ｎｍ程度のシリコン酸化膜をＣＶＤ（化学気相成長）法あるいは、プラズマＣＶＤ法で形成する。また、電荷トンネル層２１の表面には、電荷トラップ層２２として、膜厚３ｎｍから７ｎｍ程度のシリコン窒化膜を窒素（Ｎ）対シリコン（Ｓｉ）の比が、化学量論的比率より窒素（Ｎ）の比率を多くしてＣＶＤ法あるいは、プラズマＣＶＤ法にて形成する。更に電荷トラップ層２２の表面には、トップ層２３として、膜厚３ｎｍから７ｎｍ程度のシリコン酸化膜をＣＶＤ法あるいは、プラズマＣＶＤ法で形成する。
【００６２】
ここで、電荷トンネル層２１の膜厚を厚くすると電荷トラップ層２２のトラップレベルに電荷を注入するためのエネルギー（電圧）が大きくなるため、注入が難しくなり、逆に薄いと電荷が画素電極６側に漏れてしまうことになる。また、膜厚を厚くすると強誘電性液晶１７を駆動するために画素電極６と対向電極１６に印加すべき駆動電圧を大きくする必要が生じるので、エネルギーの損失となる。そのため、膜厚は２ｎｍから１０ｎｍ程度までは可能であるが、より好ましくは、２ｎｍから５ｎｍである。
【００６３】
また、電荷トラップ層２２の膜厚は、厚くすると電荷の蓄積量を増加することが出来、反対に薄くすると電荷の蓄積量が減少し、均一な膜を形成することも難しくなる。また、膜厚を厚くすると強誘電性液晶１７を駆動するために画素電極６と対向電極１６に印加すべき駆動電圧を大きくする必要が生じるので、エネルギーの損失となる。そのため、膜厚は３ｎｍから１０ｎｍ程度までは可能であるが、より好ましくは、３ｎｍから７ｎｍである。
【００６４】
また、トップ層２３の膜厚を薄くすると有機配向膜１５ａを形成するときに電荷トラップ層２２へのダメージが発生しやすく、均一な膜の形成も難しくなる。また、厚くすると強誘電性液晶１７を駆動するために画素電極６と対向電極１６に印加すべき駆動電圧を大きくする必要が生じるので、エネルギーの損失となる。そのため、膜厚は３ｎｍから１０ｎｍ程度までは可能であるが、より好ましくは、３ｎｍから７ｎｍである。尚、メモリ素子２０は、画素電極６ごとに分離することなく、マトリクス状に配置されている画素電極６上の全面に形成される。
【００６５】
次に、図３（ａ）〜図３（ｃ）と図４（ａ）、図４（ｂ）に基づいて、本発明の特徴であるメモリ素子２０の基本的な動作を説明する。ここで、メモリ素子２０は、前述した如く、アルミニウム膜の画素電極６上に形成され、電荷トンネル層２１（シリコン酸化膜）、電荷トラップ層２２（シリコン窒化膜）、トップ層２３（シリコン酸化膜）の積層構造を有している。この構造は、半導体メモリのＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）メモリ素子に準じた構造であり、よって、ＭＯＮＯＳメモリ素子の構造と動作を知ることによって、本発明の液晶表示装置に具備されるメモリ素子２０の動作と機能を理解することが出来る。
【００６６】
ここで、図３（ａ）はＭＯＮＯＳメモリ素子（ｎチャンネル）の構造の一例を示し、図３（ａ）において、Ｐ型シリコン基板５０は、不純物イオンをドーピングしてなるｎ＋のソース５１とドレイン５２とを有し、このソース５１とドレイン５２との間がチャネル領域５３となる。そして、チャネル領域５３の上面には、シリコン酸化膜の電荷トンネル層５４、シリコン窒化膜の電荷トラップ層５５、シリコン酸化膜のトップ層５６が形成され、トップ層５６の表面にアルミニウム膜からなるゲート５７が形成される。
【００６７】
また、５８は電荷トラップ層５５に存在するトラップを模式的に示しており、このトラップ５８は、電子あるいは正孔を注入し、電荷を蓄積／保持する。このように、ＭＯＮＯＳメモリ素子はＰ型シリコン基板５０とゲート５７の間に電荷を蓄積／保持するＯＮＯ構造が形成されるが、本発明の液晶表示装置に具備されるメモリ素子２０は、このＯＮＯ構造と等しい構造が形成されている。
【００６８】
次に、このＭＯＮＯＳメモリ素子の書き込み動作の概略を説明する。図３（ｂ）において、ゲート５７にプラスのゲート電圧が印加されると、ゲート５７からＰ型シリコン基板５０にトンネル電流（図示せず）が流れて、電子５９がＰ型シリコン基板５０から電荷トラップ層５５のトラップ５８に注入され蓄積する。
【００６９】
次に図３（ｃ）は、ＭＯＮＯＳメモリ素子の書き込み後の状態を示す。ここで、電荷トラップ層５５のトラップ５８に蓄積された電子５９（すなわち負の電荷）は、絶縁膜である電荷トンネル層５４とトップ層５６によって挟まれているのでリークすることが出来ず、蓄積状態が保持される。そして、電荷トラップ層５５に電子５９が保持されることにより、Ｐ型シリコン基板５０のチャネル領域５３にはチャンネルが形成されず、この結果、ソース５１とドレイン５２間はＯＦＦ状態が維持され、情報が書き込まれたことになる。
【００７０】
次に、このＭＯＮＯＳメモリ素子の消去動作の概略を説明する。図４（ａ）において、ゲート５７にマイナスのゲート電圧が印加されると、Ｐ型シリコン基板５０側からゲート５７にトンネル電流（図示せず）が流れて、正孔６０がＰ型シリコン基板５０から電荷トラップ層５５のトラップ５８に注入され蓄積する。
【００７１】
次に図４（ｂ）は、ＭＯＮＯＳメモリ素子の消去後の状態を示す。ここで、電荷トラップ層５５のトラップ５８に蓄積された正孔６０（すなわち正の電荷）は、絶縁膜である電荷トンネル層５４とトップ層５６によって挟まれているのでリークすることが出来ず、蓄積状態が保持される。そして、電荷トラップ層５５に正孔６０が保持されることにより、Ｐ型シリコン基板５０のチャネル領域５３に電子が引き寄せられてｎチャンネル６１が形成され、この結果、ソース５１とドレイン５２間はＯＮ状態となり、情報が消去されたことになる。
【００７２】
以上のように、ＭＯＮＯＳメモリ素子は、ゲートに印加される電圧に応じて、電荷トラップ層に電子または正孔を注入し、負または正の電荷を蓄積して情報として記憶するが、本発明の液晶表示装置のメモリ素子２０もＭＯＮＯＳメモリ素子と同様な構成、及び動作により、電圧の印加に応じて電荷を蓄積／保持することが出来る。
【００７３】
次に図５（ａ）に基づいて本発明の液晶表示装置のメモリ素子２０とその周辺の構成を説明する。図５（ａ）において、画素電極６と対向電極１６との間には、画素電極６側から、メモリ素子２０を構成する電荷トンネル層２１と電荷トラップ層２２とトップ層２３が形成され、更に、有機配向膜１５ａ、強誘電性液晶１７、有機配向膜１５ｂ、そして、対向電極１６の構成となる。また、電荷トラップ層２２には、トラップされた電荷２４が蓄積されている状態を模式的に示している。
【００７４】
すなわち、本実施例の液晶表示装置１のメモリ素子２０は、画素電極６と強誘電性液晶１７との間で、電荷トンネル層２１（シリコン酸化膜）、電荷トラップ層２２（シリコン窒化膜）、トップ層２３（シリコン酸化膜）によってＯＮＯ構造が構成され、前述したＭＯＮＯＳメモリ素子と同様に電荷トラップ層２２に電荷２４を蓄積／保持することが出来る。
【００７５】
次に図５（ｂ）は、メモリ素子２０と強誘電性液晶１７周辺の電気的な等価回路を示している。ここで、メモリ素子２０に蓄積されている電荷２４をＱ、メモリ素子２０の等価静電容量をＣとすると、Ｖ＝Ｑ／Ｃの電圧がメモリ素子２０に発生する。このとき液晶表示装置１の電源がＯＦＦであれば、メモリ素子２０や強誘電性液晶１７には外部からの電圧は印加されず、また、画素電極６と対向電極１６とは同電位となるので、メモリ素子２０に発生する電圧Ｖは、図示するように強誘電性液晶１７に、ほぼそのまま印加されることになる。
【００７６】
これにより、液晶表示装置１の電源がＯＦＦで電圧無印加状態であっても、強誘電性液晶１７には、メモリ素子２０からの安定した電圧Ｖが印加され、この電圧印加によって配向規制力を調整し、強誘電性液晶１７の液晶分子を安定状態に保つことが、本発明の大きな特徴である。
【００７７】
次に図６に基づいて本発明の液晶表示装置１のシリコン回路基板２に形成される回路構成の概略を説明する。図６において、画素電極６は、前述した如く、マトリクス状に配置され、それぞれの画素電極６は、シリコン回路基板２に形成されるスイッチング素子１０に接続される。ここで、スイッチング素子１０のソース電極Ｓ１はそれぞれ行信号３１に接続され、ゲート電極Ｇ１はそれぞれ列信号３２に接続される。また、スイッチング素子１０のドレイン電極Ｄ１は、コンデンサ１１と画素電極６にそれぞれ接続される。そして、画素電極６、メモリ素子２０、強誘電性液晶１７、対向電極１６の順で電気的な結合が構成される。
【００７８】
また、３３は電荷チャージ手段としての電荷蓄積制御回路であり、外部より制御信号Ｐ１を入力して列駆動制御信号Ｐ２と行駆動制御信号Ｐ３を出力する。３４は列駆動回路であり、列駆動制御信号Ｐ２を入力して列信号３２を順次出力する。また、３５は行駆動回路であり、外部からの画像信号Ｐ４を入力して行信号３１を順次出力する。
【００７９】
ここで、電荷蓄積制御回路３３、列駆動回路３４、行駆動回路３５等は、シリコン回路基板２の周辺部に形成されており、これらの周辺回路は、スイッチング素子１０と同一工程で形成されるので、周辺回路を一体化した液晶表示装置１を製造することが出来る。また、図６において、画素電極６及びスイッチング素子１０は、３行×４列の１２個で示しているが、これは、説明の便宜上、限定した個数によって図示しており、実際には、液晶表示装置の仕様に応じて任意の数の画素電極６及びスイッチング素子１０を配置して良い。
【００８０】
また、シリコン回路基板２の構造は限定されず、例えば、サファイア基板上に半導体層として単結晶シリコンを形成するシリコン・オン・サファイア（ＳＯＳ）で構成し、この半導体層にスイッチング素子１０や周辺回路を形成しても良い。これによって、高速動作が可能で、且つ、消費電力の少ない液晶表示装置を実現出来る。
【００８１】
次に、図６に基づいて、本発明の液晶表示装置１の動作を説明する。通常の表示動作では、列駆動回路３４が列駆動制御信号Ｐ２を入力して列信号３２を時分割的に順次出力すると、各列信号３２に接続されたスイッチング素子１０は、列ごとに順次選択される。また、行駆動回路３５は画像信号Ｐ４を入力し、列駆動回路３４に同期して列信号３２に対応する画像信号Ｐ４に基づいた行信号３１を出力する。
【００８２】
これにより、選択されたスイッチング素子１０はＯＮとなるので、行信号３１によってコンデンサ１１に電流が流れ込み、コンデンサ１１に電荷が蓄積される。そして、蓄積された電荷は画素電極６に伝達され、画素電極６と対向電極１６に挟持される強誘電性液晶１７に駆動電圧が印加されて、強誘電性液晶１７は画素電極６ごとに駆動され画像が表示される。尚、通常の表示動作では、強誘電性液晶１７には交流電圧が印加される。
【００８３】
次に、画素電極６と強誘電性液晶１７の間に配置されるメモリ素子２０の電荷蓄積動作を説明する。図６において、特定の制御信号Ｐ１が電荷蓄積制御回路３３に伝達されると、電荷蓄積制御回路３３はメモリ素子２０に所定の電荷を蓄積する電荷蓄積モードに移行する。この電荷蓄積モードにおいて電荷蓄積制御回路３３は、列駆動制御信号Ｐ２を出力して列駆動回路３４を制御し、すべての列信号３２をアクティブにして、すべてのスイッチング素子１０をＯＮ状態とする。
【００８４】
また、電荷蓄積制御回路３３は、行駆動制御信号Ｐ３を出力して行駆動回路３５を制御し、すべての行信号３１を０Ｖにする。また、電荷蓄積制御回路３３は、対向電極１６が接続されている共通端子１８に、図示しないラインを介して所定の直流電圧を印加する。これにより、すべてのスイッチング素子１０はＯＮしているので、すべての画素電極６と対向電極１６間には、所定の直流電圧が印加されることになる。
【００８５】
この結果、画素電極６と対向電極１６の間に配置されている強誘電性液晶１７とメモリ素子２０には分割された直流電圧が印加され、メモリ素子２０の電荷トラップ層２２には、印加電圧に応じた電荷２４（図５（ａ）参照）が注入され蓄積されることになる。尚、メモリ素子２０に蓄積される電荷２４は、共通端子１８を介して対向電極１６に印加される直流電圧に応じた電荷量となるので、電荷蓄積制御回路３３は適切な値の直流電圧が印加されるように制御を実行する。
【００８６】
次に、制御信号Ｐ１によって電荷蓄積制御回路３３の電荷蓄積モードが解除されると、列駆動回路３４と行駆動回路３５は通常の表示動作に戻り、画素電極６と対向電極１６間の直流電圧印加は解除される。これにより、メモリ素子２０への直流電圧の印加も解除されるが、電荷トラップ層２２に蓄積された電荷２４は、前述した如くリークしないので蓄積が保持され、この結果、メモリ素子２０からは、蓄積された電荷２４に応じた電圧Ｖが出力される。
【００８７】
このメモリ素子２０に蓄積された電荷２４は、液晶表示装置１への電源が切られても蓄積が保持されるので、メモリ素子２０からの電圧Ｖは継続して出力される。すなわち、液晶表示装置１の電源が切られて、強誘電性液晶１７が電圧無印加状態となっても、メモリ素子２０からの電圧Ｖは、図５（ｂ）で説明したように強誘電性液晶１７に印加され続ける。
【００８８】
ここで、メモリ素子２０は画素電極６上の全面に形成されているので、強誘電性液晶１７の全面に密着しており、メモリ素子２０からの電圧Ｖは、強誘電性液晶１７の全面に均一な電圧として印加される。これにより、電圧無印加状態において、配向規制力が小さいために液晶分子が不安定状態となっている強誘電性液晶１７に、均一な電圧が印加されるので、配向規制力が強誘電性液晶１７の全面に対して均一に安定して働くことになる。この結果、液晶分子は安定状態を維持し、電圧無印加状態での表示ムラを大幅に低減することが出来る。また、配向規制力が均一に働くことによって、通常の画像表示においてもコントラストが高く安定した高画質の画像を表示することが可能となる。
【００８９】
尚、メモリ素子２０に電荷を蓄積する電荷蓄積モードを、液晶表示装置の出荷前に実行するならば、メモリ素子２０に蓄積される電荷２４は、ほとんどリークしないので、液晶表示装置が使用される長期間に渡って効果を継続することが出来る。また、もし、温度やその他の環境によって蓄積された電荷がリークするならば、所定のタイミングで電荷蓄積モードを実行し、メモリ素子２０への電荷を再蓄積させると良い。
【００９０】
例えば、液晶表示装置の電源が投入されたときに、初期動作として電荷蓄積モードを実行するならば、定期的にメモリ素子２０に電荷が蓄積されるので、長期間、表示ムラのない安定した表示を実現することが可能となる。尚、電荷蓄積モードにおいて、すべてのスイッチング素子１０をＯＮする制御を説明したが、電荷蓄積モードはこの制御には限定されず、例えば、列駆動回路３４を制御して、すべてのスイッチング素子１０をＯＦＦとして、対向電極１６から直流電圧を印加しても良い。
【００９１】
これにより、スイッチング素子１０は遮断されてコンデンサとして機能し、メモリ素子２０には、分割された電圧が印加されることになるので、スイッチング素子１０がＯＮされた場合と基本的な動作は等しい。また、メモリ素子２０への電圧印加は、液晶表示装置１を強電界の中に置いて静電気によって印加しても良い。ただし、静電気による印加は、メモリ素子２０に蓄積される電荷量が不安定になり易く、また、強電界印加による上下ショートの発生も懸念されるので注意が必要である。
【００９２】
また、強誘電性液晶１７の配向規制力を調整して表示ムラを低減するために必要な強誘電性液晶１７への印加電圧は、実験によって０．３Ｖ程度あれば十分であることが確かめられた。このため、電荷蓄積モードにおいてメモリ素子２０に印加する直流電圧を制御して、メモリ素子２０に蓄積される電荷量を調整し、メモリ素子２０によって強誘電性液晶１７に印加される電圧Ｖを０．３Ｖ程度にするならば、強誘電性液晶１７に適切な配向規制力が働き、電圧無印加状態での表示ムラを最小にすることが出来る。
【００９３】
次に、本発明の効果を図７に基づいて説明する。ここで、本発明の発明者は、本発明の効果を確認するために３種類の液晶表示装置を用いて確認実験を行った。第１の液晶表示装置は、従来技術で説明した図１１（ｂ）の液晶表示装置１００と同様な構成で、且つ、高速応答性を高めた強誘電性液晶を封入し、表示ムラに対しては特に対策をしていない液晶表示装置である（図７の左側のグラフ）。また、第２の液晶表示装置は特許文献２で示したものであり、外部から直流電圧を印加して配向規制力を調整した液晶表示装置である（図７の中央のグラフ）。更に第３の液晶表示装置は、本発明の実施例１の液晶表示装置１である（図７の右側のグラフ）。
【００９４】
ここで、本発明の効果を知るために、液晶表示装置が非動作時（電圧無印加）での表示均一性（表示ムラ）と、高温駆動時での焼き付け／表示ムラ発生率の二つを判断要因として検証した。図７において、塗りつぶし記号（▲、■、●）が非動作時（電圧無印加）での表示均一性（表示ムラ）のデータを示し、白抜き記号（△、□、○）が高温駆動時での焼き付け／表示ムラ発生率のデータを示している。また、それぞれの記号の範囲は、ばらつき範囲を示している。
【００９５】
ここで、図７で明らかなように、３種類の液晶表示装置の特性は右上がりで良くなり、本発明の液晶表示装置は、従来の２種類の液晶表示装置と比較して、非動作時（電圧無印加）での表示均一性（表示ムラ）は良好であり、且つ、ばらつきも少ない。また、高温駆動時での焼き付け／表示ムラ発生率も、従来の液晶表示装置と比較して良好であることが確かめられた。
【００９６】
以上のように、本発明の液晶表示装置は、画素電極と強誘電性液晶との間に設けられるメモリ素子に電荷が蓄積されることによって、強誘電性液晶の配向規制力のばらつきやムラが減少し、電圧無印加状態での表示ムラが低減され、また、画像表示時においても焼き付けや表示ムラの少ない、高画質で安定した液晶表示装置を提供することが出来る。
【実施例２】
【００９７】
次に、本発明の液晶表示装置の実施例２を説明する。図８は本発明の実施例２の液晶表示装置の拡大断面図である。図９は本発明の実施例２の液晶表示装置のメモリ素子周辺の模式図である。実施例２の特徴は、メモリ素子を構成する電荷トンネル層と電荷トラップ層とを一体としたことである。尚、実施例１と同一要素には同一番号を付し、重複する説明は省略する。
【００９８】
図８において、２５は本発明の実施例２の液晶表示装置であり、シリコン回路基板２の表面層には、実施例１と同様にスイッチング素子１０、コンデンサ１１が形成され、その上部には画素電極６が設けられている。２６は本発明の特徴であるメモリ素子であり、画素電極６上に形成され、電荷トンネル層と電荷トラップ層とを一体形成して兼用する一体化シリコン窒化膜２７とトップ層２８の積層構造を有している。
【００９９】
また、１５ａは有機配向膜であり、メモリ素子２６上に形成される。１６はガラス基板３の内側に形成されるＩＴＯによってなる透明導電膜の対向電極であり、この対向電極１６の表面には、有機配向膜１５ｂが形成される。１７はシリコン回路基板２とガラス基板３の間に封入される強誘電性液晶である。この強誘電性液晶１７の配向状態は実施例１と同様に、Ｃ２相のシェブロン構造であることが好ましく、一対の有機配向膜１５ａ、１５ｂに挟まれて配向規制力が調整され、メモリ性は弱いが高速応答性に優れた特性を備えている。
【０１００】
次にメモリ素子２６の構成を詳細に説明する。電荷トンネル層と電荷トラップ層を一体形成した一体化シリコン窒化膜２７の膜厚を厚くすると、電荷の蓄積量を増加することが出来、反対に薄くすると電荷の蓄積量が減少し、均一な膜を形成することも難しくなる。
【０１０１】
ここで、電荷トンネル層と電荷トラップ層を一体にするため、一体化シリコン窒化膜２７の画素電極６側では、シリコン窒化膜の窒素（Ｎ）とシリコン（Ｓｉ）との比率を化学量論的に近いＳｉ：Ｎを３：４に近い膜にする。この膜厚は、２ｎｍから３ｎｍとする。また、画素電極６から離れた領域では、電荷トラップ準位を形成するために、シリコン窒化膜の窒素（Ｎ）とシリコン（Ｓｉ）との比率を化学量論的値からずらし、Ｓｉ：Ｎを３：４に比較して、窒素（Ｎ）を多くする。この膜厚は３ｎｍから７ｎｍとする。そのため、一体化シリコン窒化膜２７の膜厚は、５ｎｍから１０ｎｍとした。
【０１０２】
次に、トップ層２８の膜厚を薄くすると液晶配向膜３を形成するときに一体化シリコン窒化膜２７へのダメージが発生し易く、均一な膜の形成も難しくなる。また、膜厚を厚くすると強誘電性液晶１７を駆動するために画素電極６と対向電極１６に印加すべき電圧を大きくする必要が生じるので、エネルギーの損失となる。そのため、トップ層２８の膜厚は３ｎｍから１０ｎｍ程度までは可能であるが、より好ましくは、３ｎｍから７ｎｍである。
【０１０３】
次に図９に基づいて、本発明の実施例２の液晶表示装置のメモリ素子２６とその周辺の構成を説明する。図９において、画素電極６と対向電極１６との間には、画素電極６側から、メモリ素子２６を構成するトンネル層と電荷トラップ層を一体とした一体化シリコン窒化膜２７とトップ層２８が形成され、更に、有機配向膜１５ａ、強誘電性液晶１７、有機配向膜１５ｂ、そして、対向電極１６の構成となる。また、一体化シリコン窒化膜２７には、トラップされた電荷２４が蓄積されている状態を模式的に示している。
【０１０４】
この本実施例のメモリ素子２６は、一体化シリコン窒化膜２７とトップ層２８の２層構造であるので、製造工程が簡素化出来るメリットがある。また、電荷トンネル層としてのシリコン酸化膜が無いので、実施例１のメモリ素子２０よりも、更に低電圧で電荷を注入することが可能である。
【０１０５】
また、注入された電荷２４は、明確な電荷トンネル層がないので徐々に一体化シリコン窒化膜２７からリークするが、前述した如く、液晶表示装置の電源投入時などで定期的に電荷蓄積モードを実行すれば、メモリ素子２６は常に電荷を再蓄積出来るので、強誘電性液晶１７に所定の電圧Ｖを継続して印加することが出来る。これにより、本実施例の液晶表示装置２５は、実施例１と同様に、電圧無印加状態での表示ムラが低減され、また、画像表示時においても焼き付けや表示ムラの少ない、高画質で安定した液晶表示装置を提供することが出来る。
【０１０６】
また、本実施例のメモリ素子２６の一体化シリコン窒化膜２７は、シリコン酸化膜より誘電率が大きいため、膜厚を厚めにしても強誘電性液晶に印加される駆動電圧のロスを小さく出来るので電圧利用率が高く、低電圧で強誘電性液晶１７を駆動出来るメリットがある。
【実施例３】
【０１０７】
次に、本発明の液晶表示装置を搭載するＦＳＣ方式の電子ビューファインダーの概略を説明する。図１０は本発明の実施例３の電子ビューファインダーの概略構成を示す構成図である。図１０において、４０は本発明の液晶表示装置１を搭載する電子ビューファインダーである。尚、搭載する液晶表示装置は、実施例２の液晶表示装置２５でも良い。４１は光源としてのＬＥＤであり、出射光Ｒ、Ｇ、Ｂをそれぞれ出射する３種類のＬＥＤチップ（図示せず）が搭載されている。
【０１０８】
また、４２はディフューザーであり、４３は偏光板であり、４４は偏光ビームスプリッター（以下ＰＢＳと略す）であり、４５はレンズである。また、４６は制御部であって、表示制御信号Ｐ１０を本発明の液晶表示装置１に出力し、また、ＬＥＤ制御信号Ｐ１１をＬＥＤ４１に出力する。尚、表示制御信号Ｐ１０は、図６で述べた制御信号Ｐ１や画像信号Ｐ４を含んだ信号である。
【０１０９】
次に、電子ビューファインダー４０の動作を説明する。図１０において、制御部４６がＬＥＤ制御信号Ｐ１１を出力すると、ＬＥＤ４１は、出射光Ｒ、Ｇ、Ｂを時分割で順次出射する。ここで、出射光Ｒ、Ｇ、Ｂが出力される周期は、フリッカーが見えないようにするために、６０Ｈｚの３倍の１８０Ｈｚ以上であることが好ましい。
【０１１０】
そして、ディフューザー４２は、この出射光Ｒ、Ｇ、Ｂを入射して均一に拡散し、拡散光４７を出射する。また、拡散光４７は偏光板４３によって偏光された光となる。この拡散光４７は、ＰＢＳ４４に入射して反射し、液晶表示装置１への入射光４８として液晶表示装置１に入射する。一方、制御部４６は、表示制御信号Ｐ１０を出力し、ＬＥＤ４１からの出射光Ｒ、Ｇ、Ｂに同期して液晶表示装置１を駆動し、ＲＧＢごとの画像を順次表示する。
【０１１１】
これにより、液晶表示装置１に入射した入射光４８は、液晶表示装置１によってＲＧＢごとに変調された反射光４９を出射し、ＰＢＳ４４を通過してレンズ４５で画像が結像される。そして、電子ビューファインダー４０の使用者（図示せず）は、レンズ４５を通してカラー画像を見ることが出来る。尚、使用者が見る画像は、継時加法混色によるＲＧＢごとに時分割された反射光４９によってカラー画像を見ることになるが、その画像は、前述したように１８０Ｈｚ以上の早い周波数で表示されるので、フリッカーなどは見えず、高画質の画像が表示される。
【０１１２】
このように、本実施例の電子ビューファインダー４０は、ＦＳＣ方式によって色ズレなどのない高密度で高画質の画像を表示することが出来るが、そのためには、画像を表示する液晶表示装置は、表示画像を高速に切り替えることが必要であり、本発明の液晶表示装置は、高速応答性に優れているので好適である。
【０１１３】
また、電子ビューファインダー４０の電源がＯＦＦとなって非動作状態であっても、本発明の液晶表示装置は、電圧無印加状態での表示ムラが低減されているので、電源がＯＦＦの電子ビューファインダー４０を使用者が覗いたとしても、表示ムラなどは見えず、画面全体が黒表示状態であるので、使用者に不安感や違和感を与えることがない。
【０１１４】
尚、実施例３の電子ビューファインダー４０は、反射型の液晶表示装置を搭載しているが、これに限定されず、本発明の液晶表示装置をＴＦＴ方式の透過型液晶表示装置として構成し、液晶表示装置の背面からＬＥＤ４１を照射し、透過型の電子ビューファインダーとして構成しても良い。
【０１１５】
また、本発明の液晶表示装置は、電子ビューファインダーに限定されず、様々な表示機器に応用することが出来、例えば、プロジェクション装置や、小型ディスプレイなどに用いることが出来る。尚、本発明の実施例で示した構成図、回路図、ブロック図等は、これに限定されるものではなく、本発明の要旨を満たすものであれば、任意に変更することが出来る。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施例１の液晶表示装置の正面図である。
【図２】本発明の実施例１の液晶表示装置の拡大断面図である。
【図３（ａ）】本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の構成を説明する説明図である。
【図３（ｂ）】本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の書き込み動作を説明する説明図である。
【図３（ｃ）】本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の書き込み動作後の状態を説明する説明図である。
【図４（ａ）】本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の消去動作を説明する説明図である。
【図４（ｂ）】本発明のメモリ素子に準じる構造のＭＯＮＯＳメモリ素子の消去動作後の状態を説明する説明図である。
【図５（ａ）】本発明の実施例１の液晶表示装置のメモリ素子周辺の模式図である。
【図５（ｂ）】本発明の実施例１の液晶表示装置のメモリ素子と強誘電性液晶周辺の電気的な等価回路図である。
【図６】本発明の実施例１の液晶表示装置の回路ブロック図である。
【図７】本発明の効果を説明する説明図である。
【図８】本発明の実施例２の液晶表示装置の拡大断面図である。
【図９】本発明の実施例２の液晶表示装置のメモリ素子周辺の模式図である。
【図１０】本発明の実施例３の電子ビューファインダーの概略構成を示す構成図である。
【図１１（ａ）】従来の液晶表示装置の概略を示す正面図である。
【図１１（ｂ）】従来の液晶表示装置の断面図である。
【図１２】従来の強誘電性液晶パネルの動作を模式的に示す説明図である。
【図１３】従来の高速応答に対応する強誘電性液晶を用いた液晶表示装置の表示ムラを説明する説明図である。
【符号の説明】
【０１１７】
１、２５  液晶表示装置
２  シリコン回路基板
３  ガラス基板
５  シール材
５ａ  封止部
６  画素電極
７  表示領域
８  パッド
１０  スイッチング素子
１１  コンデンサ
１２  光遮蔽膜
１３  絶縁膜
１５ａ、１５ｂ  有機配向膜
１６  対向電極
１７  強誘電性液晶
２０、２６  メモリ素子
２１、５４  電荷トンネル層
２２、５５  電荷トラップ層
２３、２８、５６  トップ層
２４  電荷
２７  一体化シリコン窒化膜
３１  行信号
３２  列信号
３３  電荷蓄積制御回路
３４  列駆動回路
３５  行駆動回路
４０  電子ビューファインダー
４１  ＬＥＤ
４２  ディフューザー
４３  偏光板
４４  偏光ビームスプリッター（ＰＢＳ）
４５  レンズ
４６  制御部
４７  拡散光
４８  入射光
４９  反射光
５０  Ｐ型シリコン基板
５１  ソース
５２  ドレイン
５３  チャンネル領域
５７  ゲート
５８  トラップ
５９  電子
６０  正孔
６１  ｎチャンネル
Ｐ１  制御信号
Ｐ２  列駆動制御信号
Ｐ３  行駆動制御信号
Ｐ４  画像信号
Ｐ１０  表示制御信号
Ｐ１１  ＬＥＤ制御信号
Ｒ、Ｇ、Ｂ  出射光
【図１】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図３（ｃ）】
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【図４（ａ）】
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【図４（ｂ）】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１（ａ）】
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【図１１（ｂ）】
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【図１２】
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【図１３】
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