(57)【要約】【課題】出力信号に発生するグリッチを抑制することができる電流加算型のＤ／Ａ変換回路を得る。【解決手段】下位Ｄ／Ａ変換回路部３の各定電流源回路ＡＬ１〜ＡＬｎに対してＰＭＯＳトランジスタＴＬ１ｘ、ＴＬ２ｘ及びＴＬ３ｘ（ｘ＝１〜ｎ）の各接続部とＰＭＯＳトランジスタＴＬ３ｘの各ゲートとの間にコンデンサＣＬｘを対応させて接続すると共に、上位Ｄ／Ａ変換回路部４の各定電流源回路ＡＭ１〜ＡＭｎに対してＰＭＯＳトランジスタＴＭ１ｘ、ＴＭ２ｘ及びＴＭ３ｘの各接続部とＰＭＯＳトランジスタＴＭ３ｘの各ゲートとの間にコンデンサＣＭｘを対応させて接続するようにした。【選択図】図１
2008125141.tif 000002
【特許請求の範囲】
【請求項１】
Ｄ／Ａ変換が行われる複数ビットの被変換データを２分して得られる下位のビットデータに応じた電流を生成して出力する、該下位のビットデータを所定の方法でデコードして得られた制御信号に応じて所定の定電流ＩＬを生成して出力する複数の定電流源回路を備えた下位Ｄ／Ａ変換回路部と、該被変換データを２分して得られる上位のビットデータに応じた電流を生成して出力する、該上位のビットデータを所定の方法でデコードして得られた制御信号に応じて所定の定電流ＩＭを生成して出力する複数の定電流源回路を備えた上位Ｄ／Ａ変換回路部とを有し、上記下位Ｄ／Ａ変換回路部及び該上位Ｄ／Ａ変換回路部からの各出力電流を加算して所定の出力端子から出力する電流加算型のＤ／Ａ変換回路において、
上記各定電流源回路は、
所定の定電流を出力する定電流源をなす第１のトランジスタと、
該第１のトランジスタから出力された定電流を上記出力端子に出力する第２のトランジスタと、
対応する上記制御信号の信号レベルにおける所定の一方向の変化に対してのみ遅延を行う遅延回路と、
該遅延回路を介して入力される対応する上記制御信号に応じて上記第１のトランジスタからの定電流をバイパスして、上記第２のトランジスタからの電流出力を停止させる第３のトランジスタと、
をそれぞれ備えることを特徴とするＤ／Ａ変換回路。
【請求項２】
上記遅延回路は、対応する上記制御信号の信号レベルにおけるハイレベルからローレベルへの立ち下がりを、所定の時間遅延させて上記第３のトランジスタに出力することを特徴とする請求項１記載のＤ／Ａ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流加算型のＤ／Ａ変換回路に関し、特に低電圧動作時に発生しやすいグリッチの発生を防止することができるＤ／Ａ変換回路に関する。
【背景技術】
【０００２】
図１０は、従来における電流加算型Ｄ／Ａ変換回路の構成例を示した図である。
図１０のＤ／Ａ変換回路１００は、所定の基準電流Ｉｒを発生させる基準電流発生回路部１０１と、該基準電流発生回路部１０１で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける下位のビットデータＤｉＬに応じた電流を生成して出力する下位Ｄ／Ａ変換回路部１０２とを備えている。
【０００３】
更に、Ｄ／Ａ変換回路１００は、基準電流発生回路部１０１で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける上位のビットデータＤｉＭに応じた電流を生成して出力する上位Ｄ／Ａ変換回路部１０３と、下位Ｄ／Ａ変換回路部１０２及び上位Ｄ／Ａ変換回路部１０３から出力された各電流を電圧に変換して出力する電圧変換回路部１０４とを備えている。
【０００４】
基準電流発生回路部１０１において、外部から入力された所定の基準電圧Ｖｒを基にして、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１２，１１３及び抵抗Ｒｒの直列回路には、所定の基準電流Ｉｒが流れるようになっている。下位Ｄ／Ａ変換回路部１０２の各定電流源回路ＺＬ１〜ＺＬｎでは、ＰＭＯＳトランジスタ１１２とカレントミラー回路を形成するＰＭＯＳトランジスタＴＬ１１〜ＴＬ１ｎによって、基準電流Ｉｒに応じた定電流ＩＬが生成され、対応するＰＭＯＳトランジスタＴＬ２１〜ＴＬ２ｎを介して出力される。
【０００５】
また、下位Ｄ／Ａ変換回路部１０２のデコーダ１１５は、Ｄ／Ａ変換を行うために外部から入力された被変換データの下位のビットデータＤｉＬをデコードし、該デコード結果に応じてＰＭＯＳトランジスタＴＬ３１〜ＴＬ３ｎに対するスイッチング制御を行って、各定電流源回路ＺＬ１〜ＺＬｎに対して定電流ＩＬの出力制御を行う。
【０００６】
同様に、上位Ｄ／Ａ変換回路部１０３の各定電流源回路ＺＭ１〜ＺＭｎでは、ＰＭＯＳトランジスタ１１２とカレントミラー回路を形成するＰＭＯＳトランジスタＴＭ１１〜ＴＭ１ｎによって、基準電流Ｉｒに応じた定電流ＩＭが生成され、対応するＰＭＯＳトランジスタＴＭ２１〜ＴＭ２ｎを介して出力される。また、上位Ｄ／Ａ変換回路部１０３のデコーダ１１７は、Ｄ／Ａ変換を行うために外部から入力された被変換データの上位のビットデータＤｉＭをデコードし、該デコード結果に応じてＰＭＯＳトランジスタＴＭ３１〜ＴＭ３ｎに対するスイッチング制御を行って、各定電流源回路ＺＭ１〜ＺＭｎに対して定電流ＩＭの出力制御を行う。なお、ＰＭＯＳトランジスタ１１３、ＴＬ２１〜ＴＬ２ｎ及びＴＭ２１〜ＴＭ２ｎは、外部から入力されるバイアス電圧Ｖｂｉによって定常的にバイアスされている。
【０００７】
定電流源回路ＺＬ１〜ＺＬｎによって出力された各電流ＩＬは加算されて下位Ｄ／Ａ変換回路部１０２から出力電流ＩＬｔとして出力され、定電流源回路ＺＭ１〜ＺＭｎによって出力された各電流ＩＭは加算されて上位Ｄ／Ａ変換回路部１０３から出力電流ＩＭｔとして出力される。更に、下位Ｄ／Ａ変換回路部１０２からの出力電流ＩＬｔと、上位Ｄ／Ａ変換回路部１０３から出力電流ＩＭｔが加算され、該加算された電流は、抵抗Ｒからなる電圧変換回路部１０４によって電圧変換されて出力電圧Ｖｏとして出力端子ＯＵＴから出力される。
【０００８】
なお、本発明とは異なるが、グリッヂを低減させる単位電流源セルを使用することで高精度のデジタル／アナログ変換器を提供するものがあった（例えば、特許文献１参照。）。
【特許文献１】特開平８−１４９０１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１１は、図１０で示した定電流源回路ＺＬ１〜ＺＬｎの任意の１つの定電流源回路として定電流源回路ＺＬｘ（ｘ＝１〜ｎ）の例を示した回路図であり、図１２は、図１１の各部の波形例を示した図である。なお、図１１では、ＰＭＯＳトランジスタＴＬ１ｘを所定の定電流ＩＬを出力する定電流源として示している。また、定電流源回路ＺＭ１〜ＺＭｎにおいても、回路構成は図１１で示した定電流源回路ＺＬｘと同様であり、図１１及び図１２を用いて、定電流源回路ＺＬ１〜ＺＬｎ及びＺＭ１〜ＺＭｎの動作について説明する。
【００１０】
図１１において、定電流源ＴＬ１ｘから流れてくる定電流ＩＬは、スイッチングトランジスタであるＰＭＯＳトランジスタＴＬ３ｘがオンするとすべて接地へ流れ、出力端子ＯＵＴに流れることはない。これに対して、ＰＭＯＳトランジスタＴＬ３ｘがオフすると、電流ＩＬは、すべて出力端子ＯＵＴへ流れる。ＰＭＯＳトランジスタＴＬ３ｘがオンした場合は、一般にＰＭＯＳトランジスタＴＬ３ｘのインピーダンスが低いため、図１２で示すように、ノードＰの電圧は直ちに下がり電流ＩＬの出力も直ちに停止する。
【００１１】
これに対して、ＰＭＯＳトランジスタＴＬ３ｘがオフした場合、ノードＰの電圧が、出力端子ＯＵＴへＰＭＯＳトランジスタＴＬ２ｘが電流ＩＬを流す電圧、すなわちバイアス電圧ＶｂｉにＰＭＯＳトランジスタＴＬ２ｘのゲート−ソース間電圧Ｖｇｓを加えた電圧になるまで、定電流ＩＬで寄生容量Ｃ１を充電する時間が必要となる。このため、ＰＭＯＳトランジスタＴＬ３ｘがオフしてから出力電流ＩＬが出力されるまでに遅延が生じる。この遅延が、出力端子ＯＵＴから出力される信号に歪をもたらしたり、Ｄ／Ａ変換を行う変換速度の高速化の妨げになるといった問題の原因になっていた。
【００１２】
ここで、例えば８ビットのＤ／Ａ変換回路を構成する場合、２５５個の定電流源回路を用意し、電流を出力する定電流源回路の数を制御することによってＤ／Ａ変換回路を実現することができるが、このような方法では各定電流源回路に対して電流出力制御を行うための制御信号も２５５必要になる。このため、該各制御信号を発生させるデコーダを構成するデジタル回路が複雑になり、増大したチップ面積、製造コスト及びテストに要するコストが増大するという問題があった。このため、通常、各定電流源回路における定電流源から出力される電流に重み付けを行って回路規模の縮小を図っていた。
【００１３】
例えば、図１０のＤ／Ａ変換回路１００が、８ビットデータのＤ／Ａ変換を行う変換回路である場合、被変換データを上位４ビットと下位４ビットに分けて、下位４ビットのデータに応じた電流ＩＬｔを下位Ｄ／Ａ変換回路部１０２で生成して出力し、上位４ビットのデータに応じた電流ＩＭｔを上位Ｄ／Ａ変換回路部１０３で生成して出力し、電流ＩＬｔ及びＩＭｔを加算した電流を電圧に変換して出力する方法があった。この場合、下位Ｄ／Ａ変換回路部１０２は定電流源回路ＺＬ１〜ＺＬ１５で構成され、上位Ｄ／Ａ変換回路部１０３は定電流源回路ＺＭ１〜ＺＭ１５で構成される。
【００１４】
更に、定電流源回路ＺＬ１〜ＺＬ１５における各出力電流ＩＬがそれぞれ等しくなるようにし、定電流源回路ＺＭ１〜ＺＭ１５における各出力電流ＩＭがそれぞれ等しくなるようにする。更に、出力電流ＩＬは、出力電流ＩＭの１／１６になるようにする。このようにすることによって、下位Ｄ／Ａ変換回路部１０２及び上位Ｄ／Ａ変換回路部１０３は、それぞれ１５個の定電流源回路で構成することができ、各定電流源回路に対するデコーダからの制御信号の数も減少させることができる。
【００１５】
しかし、上記のように、各定電流源回路から出力される電流に重み付けを行うと、下位Ｄ／Ａ変換回路部１０２のすべての定電流源回路ＺＬ１〜ＺＬｎからの電流出力が開始されると共に上位Ｄ／Ａ変換回路部１０３のある１つの定電流源回路からの電流出力が停止された場合や、下位Ｄ／Ａ変換回路部１０２のすべての定電流源回路ＺＬ１〜ＺＬｎからの電流出力が停止されると共に上位Ｄ／Ａ変換回路部１０３のある１つの定電流源回路からの電流出力が開始された場合において、図１３で示すように出力端子ＯＵＴから出力される信号、すなわち電流（ＩＭｔ＋ＩＬｔ）にグリッチが生じるという問題があった。
【００１６】
該グリッチが発生する原因として、図１１及び図１２で示したように、各定電流源回路ＺＬ１〜ＺＬｎ及びＺＭ１〜ＺＭｎは、寄生容量Ｃ１によって電流出力時のみに遅延が生じることにある。例えば、図１３で示すように、下位Ｄ／Ａ変換回路部１０２からの電流出力が停止した状態Ａから、下位Ｄ／Ａ変換回路部１０２のすべての定電流源回路ＺＬ１〜ＺＬｎから定電流ＩＬがそれぞれ出力されている状態Ｂに遷移するとき、上位Ｄ／Ａ変換回路部１０３のある１つの定電流源回路ＳＭｘからの定電流ＩＭの出力が停止する。
【００１７】
この場合、定電流源回路ＺＬ１〜ＺＬｎからの各定電流ＩＬは、上述したように寄生容量Ｃ１によって大きく遅延して出力されるのに対して、上位Ｄ／Ａ変換回路部１０３のある１つの定電流源回路ＳＭｘからの定電流ＩＭの出力は、比較的小さな遅延時間で停止される。このため、下位Ｄ／Ａ変換回路部１０２から出力される電流ＩＬｔ及び上位Ｄ／Ａ変換回路部１０３から出力される電流ＩＭｔは図１３のようになる。
【００１８】
これに対して、各定電流源回路ＺＬ１〜ＺＬ１５からそれぞれ定電流ＩＬが出力されている状態Ｂから、下位Ｄ／Ａ変換回路部１０２からの電流出力が停止する状態Ｃに遷移するとき、上位Ｄ／Ａ変換回路部１０３のある１つの定電流源回路ＳＭｘから定電流ＩＭの出力が開始される。この場合、出力が開始される定電流ＩＭは、上述したように寄生容量Ｃ１によって大きく遅延して出力されるのに対して、定電流源回路ＺＬ１〜ＺＬｎからの各定電流ＩＬは、比較的小さな遅延時間で出力が停止される。
【００１９】
このため、下位Ｄ／Ａ変換回路部１０２から出力される電流ＩＬｔ及び上位Ｄ／Ａ変換回路部１０３から出力される電流ＩＭｔは図１３のようになる。
一方、定電流ＩＭは、定電流ＩＬの１６倍であることから、状態Ａから状態Ｂに遷移するときと、状態Ｂから状態Ｃに遷移するときに、電流ＩＭｔとＩＬｔを加算した電流に、図１３で示しているようなグリッチがそれぞれ発生するという問題があった。
【００２０】
本発明は、このような問題を解決するためになされたものであり、各定電流源回路における電流を出力する時間と電流出力を停止する時間の差が小さくなるようにして、出力信号に発生するグリッチを抑制することができる電流加算型のＤ／Ａ変換回路を得ることを目的とする。
【課題を解決するための手段】
【００２１】
この発明に係るＤ／Ａ変換回路は、Ｄ／Ａ変換が行われる複数ビットの被変換データを２分して得られる下位のビットデータに応じた電流を生成して出力する、該下位のビットデータを所定の方法でデコードして得られた制御信号に応じて所定の定電流ＩＬを生成して出力する複数の定電流源回路を備えた下位Ｄ／Ａ変換回路部と、該被変換データを２分して得られる上位のビットデータに応じた電流を生成して出力する、該上位のビットデータを所定の方法でデコードして得られた制御信号に応じて所定の定電流ＩＭを生成して出力する複数の定電流源回路を備えた上位Ｄ／Ａ変換回路部とを有し、上記下位Ｄ／Ａ変換回路部及び該上位Ｄ／Ａ変換回路部からの各出力電流を加算して所定の出力端子から出力する電流加算型のＤ／Ａ変換回路において、上記各定電流源回路は、所定の定電流を出力する定電流源をなす第１のトランジスタと、該第１のトランジスタから出力された定電流を上記出力端子に出力する第２のトランジスタと、対応する上記制御信号の信号レベルにおける所定の一方向の変化に対してのみ遅延を行う遅延回路と、該遅延回路を介して入力される対応する上記制御信号に応じて第１のトランジスタからの定電流をバイパスして、第２のトランジスタからの電流出力を停止させる第３のトランジスタとをそれぞれ備えるものである。
【００２２】
具体的には、上記遅延回路は、対応する上記制御信号の信号レベルにおけるハイレベルからローレベルへの立ち下がりを、所定の時間遅延させて第３のトランジスタに出力するようにした。
【発明の効果】
【００２３】
また、本発明のＤ／Ａ変換回路によれば、下位Ｄ／Ａ変換回路部及び上位Ｄ／Ａ変換回路部における各定電流源回路において、Ｄ／Ａ変換が行われる被変換データを所定の方法でデコードして得られた対応する制御信号の信号レベルにおける所定の一方向の変化に対してのみ遅延を行う遅延回路を設け、第３のトランジスタは、該遅延回路を介して入力される対応する上記制御信号に応じて第１のトランジスタからの定電流をバイパスし、該第２のトランジスタからの電流出力を停止させるようにした。このことから、各定電流源回路における定電流出力時において、電流を出力する時間と電流出力を停止する時間との間に、寄生容量によって発生する時間差を小さくすることができ、Ｄ／Ａ変換を行って出力する信号に発生するグリッチを抑制することができると共に、Ｄ／Ａ変換回路の出力信号がローパスフィルタを通って出力される場合に更にグリッチを低減させることができる。
【００２４】
具体的には、上記遅延回路は、対応する制御信号の信号レベルにおけるハイレベルからローレベルへの立ち下がりを、所定の時間遅延させて第３のトランジスタに出力するようにした。このことから、各定電流源回路における定電流出力時において、電流を出力する時間と電流出力を停止する時間との間に、寄生容量によって発生する時間差を確実に小さくすることができる。
【発明を実施するための最良の形態】
【００２５】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＤ／Ａ変換回路の例を示した回路図である。
図１において、Ｄ／Ａ変換回路１は、所定の基準電流Ｉｒを発生させる基準電流発生回路部２と、該基準電流発生回路部２で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける下位のビットデータＤｉＬに応じた電流を生成して出力する下位Ｄ／Ａ変換回路部３とを備えている。
【００２６】
更に、Ｄ／Ａ変換回路１は、基準電流発生回路部２で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける上位のビットデータＤｉＭに応じた電流を生成して出力する上位Ｄ／Ａ変換回路部４と、下位Ｄ／Ａ変換回路部３及び上位Ｄ／Ａ変換回路部４から出力された各電流を電圧に変換して出力する電圧変換回路部５とを備えている。
【００２７】
基準電流発生回路部２は、演算増幅器で形成された電圧比較器１１、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＴＰ１０，ＴＰ２０及び抵抗Ｒｒで構成されている。電源電圧Ｖｄｄと接地との間には、ＰＭＯＳトランジスタＴＰ１０、ＴＰ２０及び抵抗Ｒｒが直列に接続され、ＰＭＯＳトランジスタＴＰ２０と抵抗Ｒｒとの接続部は、電圧比較器１１の非反転入力端に接続されている。
【００２８】
電圧比較器１１の反転入力端には外部から所定の基準電圧Ｖｒが入力されており、電圧比較器１１は、抵抗Ｒｒの両端電圧と基準電圧Ｖｒとを比較し、該比較結果を示す電圧をＰＭＯＳトランジスタＴＰ１０のゲートに出力する。すなわち、電圧比較器１１は、抵抗Ｒｒの両端電圧が基準電圧Ｖｒになるように、ＰＭＯＳトランジスタＴＰ１０から定電流Ｉｒを出力させる。
【００２９】
また、ＰＭＯＳトランジスタＴＰ２０のゲートには、外部から所定のバイアス電圧Ｖｂｉが印加されており、ＰＭＯＳトランジスタＴＰ１０とＴＰ２０との接続部の電圧が、バイアス電圧ＶｂｉにＰＭＯＳトランジスタＴＰ２０のゲート−ソース間電圧Ｖｇｓを加えた電圧以上になるとＰＭＯＳトランジスタＴＰ２０はオンし、ＰＭＯＳトランジスタＴＰ１０から出力された電流がＰＭＯＳトランジスタＴＰ２０を介して抵抗Ｒｒに流れる。このようにして、ＰＭＯＳトランジスタＴＰ１０、ＴＰ２０及び抵抗Ｒｒの直列回路には、定電流Ｉｒが流れる。
【００３０】
次に、下位Ｄ／Ａ変換回路部３は、所定の定電流ＩＬを生成し入力された制御信号に応じて該生成した定電流ＩＬの出力制御を行う各定電流源回路ＡＬ１〜ＡＬｎ（ｎは、ｎ＞０の整数）と、入力された下位のビットデータＤｉＬをデコードし該デコード結果に応じて各定電流源回路ＡＬ１〜ＡＬｎに対して電流の出力制御を行うデコーダ２１とを備えている。各定電流源回路ＡＬ１〜ＡＬｎはそれぞれ同じ構成であることから、任意の１つの定電流源回路ＡＬｘ（ｘ＝１〜ｎ）を例にして説明する。
【００３１】
定電流源回路ＡＬｘは、ＰＭＯＳトランジスタＴＬ１ｘ，ＴＬ２ｘ，ＴＬ３ｘ及びコンデンサＣＬｘで構成されている。ＰＭＯＳトランジスタＴＬ１ｘとＴＬ２ｘは直列に接続され、ＰＭＯＳトランジスタＴＬ１ｘのソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＴＬ２ｘのドレインが定電流源回路ＡＬｘの出力端をなしている。ＰＭＯＳトランジスタＴＬ１ｘのゲートには、基準電流発生回路部２の電圧比較器１１からの出力電圧が印加され、ＰＭＯＳトランジスタＴＬ２ｘのゲートには、外部からのバイアス電圧Ｖｂｉが印加されている。
【００３２】
また、ＰＭＯＳトランジスタＴＬ１ｘとＴＬ２ｘとの接続部と接地との間には、ＰＭＯＳトランジスタＴＬ３ｘが接続されており、ＰＭＯＳトランジスタＴＬ３ｘのゲートには、デコーダ２１からの制御信号ＳＬｘが入力される。ＰＭＯＳトランジスタＴＬ１ｘ、ＴＬ２ｘ及びＴＬ３ｘの接続部とＰＭＯＳトランジスタＴＬ３ｘのゲートとの間には、コンデンサＣＬｘが接続されている。
【００３３】
ＰＭＯＳトランジスタＴＬ１ｘは、基準電流発生回路２のＰＭＯＳトランジスタＴＰ１０とカレントミラー回路を形成しており、基準電流Ｉｒに応じた定電流ＩＬを生成し、ＰＭＯＳトランジスタＴＬ３ｘがオフして遮断状態になったときに、該生成した定電流ＩＬをＰＭＯＳトランジスタＴＬ２ｘを介して電圧変換回路部５に出力する。デコーダ２１は、入力された下位のビットデータＤｉＬをデコードし、該デコード結果に応じてＰＭＯＳトランジスタＴＬ３ｘの動作制御を行う。
【００３４】
同様に、上位Ｄ／Ａ変換回路部４は、所定の定電流ＩＭを生成し入力された制御信号に応じて該生成した定電流ＩＭの出力制御を行う各定電流源回路ＡＭ１〜ＡＭｎと、入力された上位のビットデータＤｉＭをデコードし該デコード結果に応じて各定電流源回路ＡＭ１〜ＡＭｎに対して電流の出力制御を行うデコーダ３１とを備えている。各定電流源回路ＡＭ１〜ＡＭｎはそれぞれ同じ構成であることから、任意の１つの定電流源回路ＡＭｘを例にして説明する。
【００３５】
定電流源回路ＡＭｘは、ＰＭＯＳトランジスタＴＭ１ｘ，ＴＭ２ｘ，ＴＭ３ｘ及びコンデンサＣＭｘで構成されている。ＰＭＯＳトランジスタＴＭ１ｘとＴＭ２ｘは直列に接続され、ＰＭＯＳトランジスタＴＭ１ｘのソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＴＭ２ｘのドレインが定電流源回路ＡＭｘの出力端をなしている。ＰＭＯＳトランジスタＴＭ１ｘのゲートには、基準電流発生回路部２の電圧比較器１１からの出力電圧が印加され、ＰＭＯＳトランジスタＴＭ２ｘのゲートには、外部からのバイアス電圧Ｖｂｉが印加されている。
【００３６】
また、ＰＭＯＳトランジスタＴＭ１ｘとＴＭ２ｘとの接続部と接地との間には、ＰＭＯＳトランジスタＴＭ３ｘが接続されており、ＰＭＯＳトランジスタＴＭ３ｘのゲートには、デコーダ３１からの制御信号ＳＭｘが入力される。ＰＭＯＳトランジスタＴＭ１ｘ、ＴＭ２ｘ及びＴＭ３ｘの接続部とＰＭＯＳトランジスタＴＭ３ｘのゲートとの間には、コンデンサＣＭｘが接続されている。
【００３７】
ＰＭＯＳトランジスタＴＭ１ｘは、基準電流発生回路２のＰＭＯＳトランジスタＴＰ１０とカレントミラー回路を形成しており、基準電流Ｉｒに応じた定電流ＩＭを生成し、ＰＭＯＳトランジスタＴＭ３ｘがオフして遮断状態になったときに、該生成した定電流ＩＭをＰＭＯＳトランジスタＴＭ２ｘを介して電圧変換回路部５に出力する。デコーダ３１は、入力された上位のビットデータＤｉＭをデコードし、該デコード結果に応じてＰＭＯＳトランジスタＴＭ３ｘの動作制御を行う。
【００３８】
定電流源回路ＡＬ１〜ＡＬｎから出力された各電流ＩＬは加算され、電流ＩＬｔとして下位Ｄ／Ａ変換回路部３から出力され、定電流源回路ＡＭ１〜ＡＭｎから出力された各電流ＩＭは加算され、電流ＩＭｔとして上位Ｄ／Ａ変換回路部４から出力される。更に、電流ＩＬｔと電流ＩＭｔは加算され、電圧変換回路部５に出力される。電圧変換回路部５は、出力端子ＯＵＴと接地との間に接続された抵抗Ｒ１からなり、電流ＩＬｔとＩＭｔが加算された電流が該抵抗Ｒ１によって電圧に変換され、該変換された電圧が出力電圧Ｖｏとして出力端子ＯＵＴから出力される。
【００３９】
ここで、例えば、図１のＤ／Ａ変換回路１が、８ビットデータのＤ／Ａ変換を行う変換回路である場合、８ビットデータを上位４ビットと下位４ビットに分けて、下位４ビットのデータがビットデータＤｉＬとしてデコーダ２１に入力され、上位４ビットのデータビットデータＤｉＭとしてデコーダ３１に入力される。また、下位Ｄ／Ａ変換回路部３は定電流源回路ＡＬ１〜ＡＬ１５で構成され、上位Ｄ／Ａ変換回路部４は定電流源回路ＡＭ１〜ＡＭ１５で構成される。
【００４０】
更に、定電流源回路ＡＬ１〜ＡＬ１５における各出力電流ＩＬはそれぞれ等しくなるようにすると共に、定電流源回路ＡＭ１〜ＡＭ１５における各出力電流ＩＭはそれぞれ等しくなるようにし、出力電流ＩＬは、出力電流ＩＭの１／１６になるようにする。このようにすることによって、下位Ｄ／Ａ変換回路部３及び上位Ｄ／Ａ変換回路部４は、それぞれ１５個の定電流源回路で構成することができる。なお、ＰＭＯＳトランジスタＴＬ１１〜ＴＬ１ｎ及びＴＭ１１〜ＴＭ１ｎはそれぞれ第１のトランジスタをなし、ＰＭＯＳトランジスタＴＬ２１〜ＴＬ２ｎ及びＴＭ２１〜ＴＭ２ｎはそれぞれ第２のトランジスタをなし、ＰＭＯＳトランジスタＴＬ３１〜ＴＬ３ｎ及びＴＭ３１〜ＴＭ３ｎはそれぞれ第３のトランジスタをなす。
【００４１】
このような構成において、図２は、図１で示した定電流源回路ＡＬ１〜ＡＬｎにおける任意の１つの定電流源回路として定電流源回路ＡＬｘ（ｘ＝１〜ｎ）を示した回路図であり、図３は、図１及び図２における各部の波形例を示した図である。なお、図２では、ＰＭＯＳトランジスタＴＬ１ｘを所定の定電流ＩＬを出力する定電流源として示している。また、定電流源回路ＡＭ１〜ＡＭｎにおいても、回路構成は図２で示した定電流源回路ＡＬｘと同様であり、図２及び図３を用いて、定電流源回路ＡＬ１〜ＡＬｎ及びＡＭ１〜ＡＭｎの動作について説明する。
【００４２】
図２において、定電流源ＴＬ１ｘから流れてくる電流ＩＬは、スイッチングトランジスタであるＰＭＯＳトランジスタＴＬ３ｘがオンするとすべて接地へ流れ、出力端子ＯＵＴに流れることはない。これに対して、ＰＭＯＳトランジスタＴＬ３ｘがオフすると、電流ＩＬは、ＰＭＯＳトランジスタＴＬ２ｘを介してすべて出力端子ＯＵＴへ流れる。
【００４３】
デコーダ２１からロー（Ｌｏｗ）レベルの制御信号ＳＬｘが出力されてＰＭＯＳトランジスタＴＬ３ｘがオンした場合は、一般にＰＭＯＳトランジスタＴＬ３ｘのインピーダンスが低いため、ノードＡの電圧は直ちに下がり電流ＩＬの出力も直ちに停止する。これに対して、デコーダ２１からハイ（Ｈｉｇｈ）レベルの制御信号ＳＬｘが出力されてＰＭＯＳトランジスタＴＬ３ｘがオフした場合、ノードＡの電圧が、出力端子ＯＵＴへＰＭＯＳトランジスタＴＬ２ｘが電流ＩＬを流す電圧、すなわちバイアス電圧ＶｂｉにＰＭＯＳトランジスタＴＬ２ｘのゲート−ソース間電圧Ｖｇｓを加えた電圧になるまで、寄生容量Ｃ１を充電する時間が必要となる。
【００４４】
一方、寄生容量Ｃ１を充電する電流として、定電流源ＴＬ１ｘからの定電流ＩＬに加えて、デコーダ２１からの制御信号ＳＬｘがハイレベルになると該制御信号ＳＬｘの電流がコンデンサＣＬｘを介してノードＡに供給され、ノードＡの電圧上昇を加速して図３で示すように定電流源回路ＡＬｘにおける出力電流ＩＬの立ち上がり時間を速くすることができ、出力電流ＩＬｔが図３で示すようになる。このような定電流源回路ＡＬｘの動作は、定電流源回路ＡＭｘにおいても同様であることから、定電流源回路ＡＭｘにおいても出力電流ＩＭの立ち上がり時間をそれぞれ速くすることができ、出力電流ＩＭｔが図３で示すようになり、出力端子ＯＵＴから出力される信号、すなわち電流（ＩＭｔ＋ＩＬｔ）のグリッチを低減させることができる。
【００４５】
ここで、コンデンサＣＬｘを追加することによって得られる効果について、図４を用いてもう少し詳細に説明する。
デコーダ２１からの制御信号ＳＬｘがローレベルのときは、ＰＭＯＳトランジスタＴＬ３ｘがオンして定電流源ＴＬ１ｘからの電流ＩＬをすべて接地へ流してしまう。このため、このときのノードＡの電圧はＶｏｆｆになっており、該電圧Ｖｏｆｆは、バイアス電圧Ｖｂｉと、ＰＭＯＳトランジスタＴＬ２ｘがオンして電流が流れ始めるときのゲート−ソース間電圧Ｖｇｓとを加算した電圧よりも小さく、ＰＭＯＳトランジスタＴＬ２ｘを介して電流が出力されることはない。
【００４６】
次に、制御信号ＳＬｘがハイレベルになると同時に、ＰＭＯＳトランジスタＴＬ３ｘはオフし、電流ＩＬを接地に流すことを停止する。一方、ＰＭＯＳトランジスタＴＬ２ｘは、ノードＡがバイアス電圧Ｖｂｉとゲート−ソース間電圧Ｖｇｓを加算した電圧以上にならないとオンしないことから、いったんＶｏｆｆに下がっているノードＡの電圧が、（Ｖｂｉ＋Ｖｇｓ）以上になるまで寄生容量Ｃ１を定電流ＩＬで充電する時間ｔ１が必要となる。
【００４７】
しかし、コンデンサＣＬｘを接続していることから、デコーダ２１からの制御信号ＳＬｘによって、コンデンサＣＬｘを介してノードＡに電荷が注入され、すなわちノードＡに電流が供給され、瞬間的にノードＡの電圧をＶｏｆｆからＶ１に上昇させることができる。該電圧Ｖ１は、寄生容量Ｃ１とコンデンサＣＬｘとの容量比と、制御信号ＳＬｘの電圧変化Ｖｓｗで決定され下記（１）式から求めることができる。
Ｖ１＝（ＣＬｘ×Ｖｓｗ）／（Ｃ１＋ＣＬｘ）………………（１）
なお、上記（１）式では、Ｃ１は寄生容量Ｃ１の容量を、ＣＬｘはコンデンサＣＬｘの容量をそれぞれ示している。
【００４８】
図４において、実線で示した波形は、電圧Ｖ１が電圧（Ｖｂｉ＋Ｖｇｓ）の半分になるような容量のコンデンサＣＬｘを使用した場合を示しており、制御信号ＳＬｘがハイレベルになってから電流が出力され始める時間ｔ２もｔ１のほぼ半分に短縮され、結果としてグリッチのパルス幅も半分にすることができ、グリッチ電圧も低減させることができる。理論的には、Ｖ１＝Ｖｂｉ＋Ｖｇｓにすると、遅延時間ｔ２をほぼ０にすることができ、大幅なグリッチ低減効果を得ることができる。
【００４９】
このように、本第１の実施の形態におけるＤ／Ａ変換回路は、下位Ｄ／Ａ変換回路部３の各定電流源回路ＡＬ１〜ＡＬｎに対して各ノードＡとＰＭＯＳトランジスタＴＬ３１〜ＴＬ３ｎの各ゲートとの間にコンデンサＣＬ１〜ＣＬｎを対応させて接続すると共に、上位Ｄ／Ａ変換回路部４の各定電流源回路ＡＭ１〜ＡＭｎに対して各ノードＡとＰＭＯＳトランジスタＴＭ３１〜ＴＭ３ｎの各ゲートとの間にコンデンサＣＭ１〜ＣＭｎを対応させて接続するようにした。このことから、各定電流源回路における定電流出力時の遅延時間を小さくすることができ、Ｄ／Ａ変換を行って出力する信号に発生するグリッチを抑制することができる。
【００５０】
第２の実施の形態．
上記第１の実施の形態では、デコーダからの制御信号による電流をコンデンサを介してノードＡに供給して、ノードＡの電圧上昇が速くなるようにしたが、デコーダからの制御信号でスイッチング制御されるＮチャネル型ＭＯＳトランジスタを介してノードＡに例えば電源電圧Ｖｄｄから電流を供給するようにして、ノードＡの電圧上昇が速くなるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態におけるＤ／Ａ変換回路の例を示した回路図である。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５１】
図５における図１との相違点は、図１のコンデンサＣＬ１〜ＣＬｎの代わりにＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＴＬ４１〜ＴＬ４ｎを使用すると共に、図１のコンデンサＣＭ１〜ＣＭｎの代わりにＮＭＯＳトランジスタＴＭ４１〜ＴＭ４ｎを使用して、各定電流源回路のノードＡの電圧上昇が速くなるようにしたことにあり、これらに伴って、図１の下位Ｄ／Ａ変換回路部３を下位Ｄ／Ａ変換回路部３Ａに、図１の上位Ｄ／Ａ変換回路部４を上位Ｄ／Ａ変換回路部４Ａに、図１のＤ／Ａ変換回路１をＤ／Ａ変換回路１Ａにしたことにある。
【００５２】
図５において、Ｄ／Ａ変換回路１Ａは、基準電流発生回路部２と、該基準電流発生回路部２で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける下位のビットデータＤｉＬに応じた電流を生成して出力する下位Ｄ／Ａ変換回路部３Ａと、基準電流発生回路部２で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける上位のビットデータＤｉＭに応じた電流を生成して出力する上位Ｄ／Ａ変換回路部４Ａと、下位Ｄ／Ａ変換回路部３Ａ及び上位Ｄ／Ａ変換回路部４Ａから出力された各電流を電圧に変換して出力する電圧変換回路部５とを備えている。
【００５３】
下位Ｄ／Ａ変換回路部３Ａは、所定の定電流ＩＬを生成し入力された制御信号に応じて該生成した定電流ＩＬの出力制御を行う各定電流源回路ＡＬＡ１〜ＡＬＡｎと、入力された下位のビットデータＤｉＬをデコードし該デコード結果に応じて各定電流源回路ＡＬＡ１〜ＡＬＡｎに対して電流の出力制御を行うデコーダ２１とを備えている。各定電流源回路ＡＬＡ１〜ＡＬＡｎはそれぞれ同じ構成であることから、任意の１つの定電流源回路ＡＬＡｘ（ｘ＝１〜ｎ）を例にして説明する。
【００５４】
定電流源回路ＡＬＡｘは、ＰＭＯＳトランジスタＴＬ１ｘ，ＴＬ２ｘ，ＴＬ３ｘ及びＮＭＯＳトランジスタＴＬ４ｘで構成され、ＰＭＯＳトランジスタＴＬ２ｘのドレインが定電流源回路ＡＬＡｘの出力端をなしている。電源電圧Ｖｄｄと、ＰＭＯＳトランジスタＴＬ１ｘ，ＴＬ２ｘ及びＴＬ３ｘの接続部との間には、ＮＭＯＳトランジスタＴＬ４ｘが接続され、該ＮＭＯＳトランジスタＴＬ４ｘのゲートにはデコーダ２１からの制御信号ＳＬｘが入力される。
【００５５】
同様に、上位Ｄ／Ａ変換回路部４Ａは、所定の定電流ＩＭを生成し入力された制御信号に応じて該生成した定電流ＩＭの出力制御を行う各定電流源回路ＡＭＡ１〜ＡＭＡｎと、入力された上位のビットデータＤｉＭをデコードし該デコード結果に応じて各定電流源回路ＡＭＡ１〜ＡＭＡｎに対して電流の出力制御を行うデコーダ３１とを備えている。各定電流源回路ＡＭＡ１〜ＡＭＡｎはそれぞれ同じ構成であることから、任意の１つの定電流源回路ＡＭＡｘを例にして説明する。
【００５６】
定電流源回路ＡＭＡｘは、ＰＭＯＳトランジスタＴＭ１ｘ，ＴＭ２ｘ，ＴＭ３ｘ及びＮＭＯＳトランジスタＴＭ４ｘで構成され、ＰＭＯＳトランジスタＴＭ２ｘのドレインが定電流源回路ＡＭＡｘの出力端をなしている。電源電圧Ｖｄｄと、ＰＭＯＳトランジスタＴＭ１ｘ，ＴＭ２ｘ及びＴＭ３ｘの接続部との間には、ＮＭＯＳトランジスタＴＭ４ｘが接続され、該ＮＭＯＳトランジスタＴＭ４ｘのゲートにはデコーダ３１からの制御信号ＳＭｘが入力されている。
【００５７】
定電流源回路ＡＬＡ１〜ＡＬＡｎから出力された各電流ＩＬは加算され、電流ＩＬｔとして下位Ｄ／Ａ変換回路部３Ａから出力され、定電流源回路ＡＭＡ１〜ＡＭＡｎから出力された各電流ＩＭは加算され、電流ＩＭｔとして上位Ｄ／Ａ変換回路部４Ａから出力される。更に、電流ＩＬｔと電流ＩＭｔは加算され、電圧変換回路部５で電圧に変換されて出力端子ＯＵＴから出力される。なお、ＮＭＯＳトランジスタＴＬ４１〜ＴＬ４ｎ及びＴＭ４１〜ＴＭ４ｎは、それぞれ第４のトランジスタをなす。
【００５８】
このような構成において、図６は、図５で示した定電流源回路ＡＬＡ１〜ＡＬＡｎにおける任意の１つの定電流源回路として定電流源回路ＡＬＡｘ（ｘ＝１〜ｎ）を示した回路図であり、図５及び図６における各部の波形を示した図は、図３と同様であるので省略する。なお、図６では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、定電流源回路ＡＭＡ１〜ＡＭＡｎにおいても、回路構成は図６で示した定電流源回路ＡＬＡｘと同様であり、図６を用いて、定電流源回路ＡＬＡ１〜ＡＬＡｎ及びＡＭＡ１〜ＡＭＡｎの動作について説明する。
【００５９】
図６において、寄生容量Ｃ１を充電する電流として、定電流源ＴＬ１ｘからの定電流ＩＬに加えて、デコーダ２１からのハイレベルの制御信号ＳＬｘが出力されるとＮＭＯＳトランジスタＴＬ４ｘを介して電源電圧Ｖｄｄからの電流がノードＡに供給され、ノードＡの電圧上昇を加速して図３で示した場合と同様に定電流源回路ＡＬＡｘにおける出力電流の立ち上がり時間を速くすることができる。ノードＡの電圧が、ＮＭＯＳトランジスタＴＬ４ｘのゲート電圧からＮＭＯＳトランジスタＴＬ４ｘのゲート−ソース間電圧を引いた電圧まで上昇すると、ＮＭＯＳトランジスタＴＬ４ｘはオフして遮断状態となる。このため、ノードＡの電圧、ＮＭＯＳトランジスタＴＬ４ｘのしきい値電圧及び電源電圧Ｖｄｄを適切な値に設定することによって、ノードＡの電圧を過度に上昇させることを防止できる。
【００６０】
このような定電流源回路ＡＬＡｘの動作は、定電流源回路ＡＭＡｘにおいても同様であることから、定電流源回路ＡＬＡｘ及びＡＭＡｘにおける出力電流の立ち上がり時間をそれぞれ速くすることができ、グリッチを低減させることができる。
【００６１】
このように、本第２の実施の形態におけるＤ／Ａ変換回路は、下位Ｄ／Ａ変換回路部３Ａの各定電流源回路ＡＬＡ１〜ＡＬＡｎに対して、電源電圧Ｖｄｄと各ノードＡとの間に、デコーダ２１によってスイッチング制御が行われるＮＭＯＳトランジスタＴＬ４１〜ＴＬ４ｘをそれぞれ対応させて接続すると共に、上位Ｄ／Ａ変換回路部４Ａの各定電流源回路ＡＭＡ１〜ＡＭＡｎに対して、電源電圧Ｖｄｄと各ノードＡとの間に、デコーダ３１によってスイッチング制御が行われるＮＭＯＳトランジスタＴＭ４１〜ＴＭ４ｘをそれぞれ対応させて接続するようにした。このことから、上記第１の実施の形態と同様の効果を得ることができる。
【００６２】
第３の実施の形態．
上記第１の実施の形態では、デコーダからの制御信号による電流をコンデンサを介してノードＡに供給して、ノードＡの電圧上昇が速くなるようにしたが、ＰＭＯＳトランジスタＴＬ３１〜ＴＬ３ｎ及びＴＭ３１〜ＴＭ３ｎを、デコーダからの制御信号に対してそれぞれ遅延してオンさせるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図７は、本発明の第３の実施の形態におけるＤ／Ａ変換回路の例を示した回路図である。なお、図７では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００６３】
図７における図１との相違点は、図１のコンデンサＣＬ１〜ＣＬｎの代わりに出力遅延調整回路ＤＬ１〜ＤＬｎを設けると共に、図１のコンデンサＣＭ１〜ＣＭｎの代わりに出力遅延調整回路ＤＭ１〜ＤＭｎを設けて、ＰＭＯＳトランジスタＴＬ３１〜ＴＬ３ｎ及びＴＭ３１〜ＴＭ３ｎを、デコーダからの制御信号に対してそれぞれ遅延してオンさせるようにしたことにあり、これに伴って、図１の下位Ｄ／Ａ変換回路部３を下位Ｄ／Ａ変換回路部３Ｂに、図１の上位Ｄ／Ａ変換回路部４を上位Ｄ／Ａ変換回路部４Ｂに、図１のＤ／Ａ変換回路１をＤ／Ａ変換回路１Ｂにしたことにある。
【００６４】
図７において、Ｄ／Ａ変換回路１Ｂは、基準電流発生回路部２と、該基準電流発生回路部２で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける下位のビットデータＤｉＬに応じた電流を生成して出力する下位Ｄ／Ａ変換回路部３Ｂと、基準電流発生回路部２で発生させた基準電流Ｉｒに応じた電流を生成し、Ｄ／Ａ変換を行うために外部から入力された被変換データにおける上位のビットデータＤｉＭに応じた電流を生成して出力する上位Ｄ／Ａ変換回路部４Ｂと、下位Ｄ／Ａ変換回路部３Ｂ及び上位Ｄ／Ａ変換回路部４Ｂから出力された各電流を電圧に変換して出力する電圧変換回路部５とを備えている。
【００６５】
下位Ｄ／Ａ変換回路部３Ｂは、所定の定電流ＩＬを生成し入力された制御信号に応じて該生成した定電流ＩＬの出力制御を行う各定電流源回路ＡＬＢ１〜ＡＬＢｎと、入力された下位のビットデータＤｉＬをデコードし該デコード結果に応じて各定電流源回路ＡＬＢ１〜ＡＬＢｎに対して電流の出力制御を行うデコーダ２１とを備えている。各定電流源回路ＡＬＢ１〜ＡＬＢｎはそれぞれ同じ構成であることから、任意の１つの定電流源回路ＡＬＢｘ（ｘ＝１〜ｎ）を例にして説明する。
【００６６】
定電流源回路ＡＬＢｘは、ＰＭＯＳトランジスタＴＬ１ｘ，ＴＬ２ｘ，ＴＬ３ｘ及び出力遅延調整回路ＤＬｘで構成され、ＰＭＯＳトランジスタＴＬ２ｘのドレインが定電流源回路ＡＬＢｘの出力端をなしている。デコーダ２１からの制御信号ＳＬｘは、出力遅延調整回路ＤＬｘを介してＰＭＯＳトランジスタＴＬ３ｘのゲートに入力される。
【００６７】
同様に、上位Ｄ／Ａ変換回路部４Ｂは、所定の定電流ＩＭを生成し入力された制御信号に応じて該生成した定電流ＩＭの出力制御を行う各定電流源回路ＡＭＢ１〜ＡＭＢｎと、入力された上位のビットデータＤｉＭをデコードし該デコード結果に応じて各定電流源回路ＡＭＢ１〜ＡＭＢｎに対して電流の出力制御を行うデコーダ３１とを備えている。各定電流源回路ＡＭＢ１〜ＡＭＢｎはそれぞれ同じ構成であることから、任意の１つの定電流源回路ＡＭＢｘを例にして説明する。
【００６８】
定電流源回路ＡＭＢｘは、ＰＭＯＳトランジスタＴＭ１ｘ，ＴＭ２ｘ，ＴＭ３ｘ及び出力遅延調整回路ＤＭｘで構成され、ＰＭＯＳトランジスタＴＭ２ｘのドレインが定電流源回路ＡＭＢｘの出力端をなしている。デコーダ３１からの制御信号ＳＭｘは、出力遅延調整回路ＤＭｘを介してＰＭＯＳトランジスタＴＭ３ｘのゲートに入力される。
【００６９】
定電流源回路ＡＬＢ１〜ＡＬＢｎから出力された各電流ＩＬは加算され、電流ＩＬｔとして下位Ｄ／Ａ変換回路部３Ｂから出力され、定電流源回路ＡＭＢ１〜ＡＭＢｎから出力された各電流ＩＭは加算され、電流ＩＭｔとして上位Ｄ／Ａ変換回路部４Ｂから出力される。更に、電流ＩＬｔと電流ＩＭｔは加算され、電圧変換回路部５で電圧に変換されて出力端子ＯＵＴから出力される。なお、出力遅延調整回路ＤＬ１〜ＤＬｎ及びＤＭ１〜ＤＭｎは、遅延回路をなす。
【００７０】
このような構成において、図８は、図７で示した定電流源回路ＡＬＢ１〜ＡＬＢｎにおける任意の１つの定電流源回路として定電流源回路ＡＬＢｘ（ｘ＝１〜ｎ）の例を示した回路図であり、図９は、図７及び図８における各部の波形例を示した図である。なお、図８では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、定電流源回路ＡＭＢ１〜ＡＭＢｎにおいても、回路構成は図８で示した定電流源回路ＡＬＢｘと同様であり、図８を用いて、定電流源回路ＡＬＢ１〜ＡＬＢｎ及びＡＭＢ１〜ＡＭＢｎの動作について説明する。
【００７１】
図８において、出力遅延調整回路ＤＬｘは、ＯＲ回路４１及びインバータ４２，４３で形成されており、デコーダ２１からの制御信号ＳＬｘは、ＯＲ回路４１の一方の入力端に入力されると共に、インバータ４２及び４３を介してＯＲ回路４１の他方の入力端に入力されている。また、ＯＲ回路４１の出力信号は、ＰＭＯＳトランジスタＴＬ３ｘのゲートに入力される。デコーダ２１からハイレベルの制御信号ＳＬｘが出力されると、ほとんど遅延することなくＯＲ回路４１の出力端はハイレベルとなって、ＰＭＯＳトランジスタＴＬ３ｘはオフし、ＰＭＯＳトランジスタＴＬ２ｘのドレインから定電流ＩＬが出力される。
【００７２】
これに対して、デコーダ２１からローレベルの制御信号ＳＬｘが出力されると、ＯＲ回路４１の一方の入力端は直ちにローレベルとなるが、ＯＲ回路４１の他方の入力端はインバータ４２及び４３を介する分だけ遅延してローレベルとなる。このため、ＰＭＯＳトランジスタＴＬ３ｘは、デコーダ２１からローレベルの制御信号ＳＬｘが出力されてから所定の遅延時間が経過した後にオンして導通状態となる。このようなことから、図９で示すように、下位Ｄ／Ａ変換回路部３Ｂからの出力電流ＩＬｔ及び上位Ｄ／Ａ変換回路部４Ｂからの出力電流ＩＭｔにおいて、電流値が低下するときは点線で示した従来よりも共に所定時間遅延して低下する。このため、電流ＩＬｔ及びＩＭｔを加算した電流の波形は、従来よりも小さなグリッチが上下方向に発生する形になり、グリッチを低減させることができる。
【００７３】
通常、出力端子ＯＵＴから出力された信号は、必要な周波数以外の周波数成分を除くためにローパスフィルタを通して使用される。このことから、図９の電流ＩＬｔ及びＩＭｔを加算した電流波形のように、上下方向にそれぞれ均等にグリッチが発生する方が、上記ローパスフィルタを通した後にグリッチの影響をより減少させることができる。このことは、上記上下方向の各グリッチがローパスフィルタによって積分されることによるものである。
【００７４】
このように、本第３の実施の形態におけるＤ／Ａ変換回路は、下位Ｄ／Ａ変換回路部３Ｂの各定電流源回路ＡＬＢ１〜ＡＬＢｎにおいて、デコーダ２１からの制御信号ＳＬ１〜ＳＬｎが対応する出力遅延調整回路ＤＬ１〜ＤＬｎを介してＰＭＯＳトランジスタＴＬ３１〜ＴＬ３ｘの各ゲートに入力されると共に、上位Ｄ／Ａ変換回路部４Ｂの各定電流源回路ＡＭＢ１〜ＡＭＢｎにおいて、デコーダ３１からの制御信号ＳＭ１〜ＳＭｎが対応する出力遅延調整回路ＤＭ１〜ＤＭｎを介してＰＭＯＳトランジスタＴＭ３１〜ＴＭ３ｘの各ゲートに入力されるようにした。このことから、上記第１の実施の形態と同様の効果を得ることができると共に、Ｄ／Ａ変換回路の出力信号がローパスフィルタを通って出力される場合に更にグリッチを低減させることができる。
【００７５】
なお、本発明のＤ／Ａ変換回路によれば、下位Ｄ／Ａ変換回路部及び上位Ｄ／Ａ変換回路部における各定電流源回路において、第１のトランジスタと第２のトランジスタとの接続部に、Ｄ／Ａ変換が行われる被変換データを所定の方法でデコードして得られた対応する制御信号の電流を供給するコンデンサを設けるようにした。このことから、各定電流源回路における定電流出力時において、寄生容量によって遅延する時間を小さくすることができ、Ｄ／Ａ変換を行って出力する信号に発生するグリッチを抑制することができる。
【００７６】
また、本発明のＤ／Ａ変換回路によれば、下位Ｄ／Ａ変換回路部及び上位Ｄ／Ａ変換回路部における各定電流源回路において、Ｄ／Ａ変換が行われる被変換データを所定の方法でデコードして得られた対応する制御信号に応じて、第１のトランジスタと第２のトランジスタとの接続部に電流を供給する第４のトランジスタを設けるようにした。このことから、各定電流源回路における定電流出力時において、寄生容量によって遅延する時間を小さくすることができ、Ｄ／Ａ変換を行って出力する信号に発生するグリッチを抑制することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態におけるＤ／Ａ変換回路の例を示した回路図である。
【図２】図１における任意の１つの定電流源回路ＡＬｘを示した回路図である。
【図３】図１及び図２における各部の波形例を示した図である。
【図４】図２の各部の波形例の詳細を示した図である。
【図５】本発明の第２の実施の形態におけるＤ／Ａ変換回路の例を示した回路図である。
【図６】図５における任意の１つの定電流源回路ＡＬＡｘの例を示した回路図である。
【図７】本発明の第３の実施の形態におけるＤ／Ａ変換回路の例を示した回路図である。
【図８】図７における任意の１つの定電流源回路ＡＬＢｘの例を示した回路図である。
【図９】図７及び図８における各部の波形例を示した図である。
【図１０】従来における電流加算型Ｄ／Ａ変換回路の構成例を示した図である。
【図１１】図１０における任意の１つの定電流源回路ＺＬｘの例を示した回路図である。
【図１２】図１１の各部の波形例を示した図である。
【図１３】図１０及び図１１における各部の波形例を示した図である。
【符号の説明】
【００７８】
１，１Ａ，１Ｂ  Ｄ／Ａ変換回路
２  基準電流発生回路部
３，３Ａ，３Ｂ  下位Ｄ／Ａ変換回路部
４，４Ａ，４Ｂ  上位Ｄ／Ａ変換回路部
５  電圧変換回路部
２１，３１  デコーダ
ＡＬ１〜ＡＬｎ，ＡＭ１〜ＡＭｎ，ＡＬＡ１〜ＡＬＡｎ，ＡＭＡ１〜ＡＭＡｎ，ＡＬＢ１〜ＡＬＢｎ，ＡＭＢ１〜ＡＭＢｎ  定電流源回路
ＣＬ１〜ＣＬｎ，ＣＭ１〜ＣＭｎ  コンデンサ
ＴＬ１１〜ＴＬ１ｎ，ＴＬ２１〜ＴＬ２ｎ，ＴＬ３１〜ＴＬ３ｎ，ＴＭ１１〜ＴＭ１ｎ，ＴＭ２１〜ＴＭ２ｎ，ＴＭ３１〜ＴＭ３ｎ  ＰＭＯＳトランジスタ
ＴＬ４１〜ＴＬ４ｎ，ＴＭ４１〜ＴＭ４ｎ  ＮＭＯＳトランジスタ
ＤＬ１〜ＤＬｎ，ＤＭ１〜ＤＭｎ  出力遅延調整回路
【図１】
2008125141.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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