(57)【要約】【課題】ゲートに重畳された活性領域の両側壁上のライナーを保存することができる半導体素子の製造方法を提供する。【解決手段】半導体基板を提供し（Ｓ１０）、この半導体基板に活性領域を限定する素子分離トレンチを形成する（Ｓ２０）。活性領域の側壁にライナーを形成する（Ｓ３０）。素子分離トレンチを埋め込む素子分離膜を形成する（Ｓ４０）。ライナー及び素子分離膜を有する半導体基板上にハードマスクパターンを形成する（Ｓ５０）。ハードマスクパターンをエッチングマスクとして用いて活性領域を横切るゲートトレンチを形成する（Ｓ６０）。ゲートトレンチにゲートを形成する（Ｓ７０）。ゲートを形成した後にハードマスクパターンを除去する（Ｓ８０）。ゲート上にゲートキャッピングパターンを形成する（Ｓ９０）。【選択図】図５
2008042163.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に活性領域を限定する素子分離トレンチを形成するステップと、
前記活性領域の側壁にライナーを形成するステップと、
前記素子分離トレンチを埋め込む素子分離膜を形成するステップと、
前記ライナー及び前記素子分離膜を有する前記半導体基板上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンをエッチングマスクとして用いて前記活性領域を横切るゲートトレンチを形成するステップと、
前記ゲートトレンチにゲートを形成するステップと、
前記ゲートを形成した後に前記ハードマスクパターンを除去するステップと、
前記ゲート上にゲートキャッピングパターンを形成するステップと、
を含むことを特徴とする、半導体素子の製造方法。
【請求項２】
前記ゲートトレンチを形成するステップは、
前記活性領域、前記ライナー及び前記素子分離膜を部分的にエッチングする工程を含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記エッチングする工程は、
前記活性領域、前記ライナー及び前記素子分離膜が同一レベルを有するように形成することを特徴とする、請求項２に記載の半導体素子の製造方法。
【請求項４】
前記エッチングする工程は、
前記ライナー及び前記素子分離膜が前記活性領域よりも下のレベルを有するように形成することを特徴とする、請求項２に記載の半導体素子の製造方法。
【請求項５】
前記ライナー及び前記素子分離膜の表面は同一レベルを有することを特徴とする、請求項２に記載の半導体素子の製造方法。
【請求項６】
前記ライナーは窒化膜を具備することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ライナーを形成するステップは、
前記活性領域の側壁を覆う内側ライナーを形成するステップと、
前記内側ライナーを覆う外側ライナーを形成するステップと、
を含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項８】
前記ハードマスクパターンは前記ライナーのような物質膜を具備することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項９】
前記ハードマスクパターンは窒化膜を具備することを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記ゲートを形成するステップは、
前記ゲートトレンチを有する前記半導体基板にゲート誘電膜を形成するステップと、
前記ゲートトレンチにゲート電極を形成するステップと、
を含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記ゲート電極は、チタン窒化膜（ＴｉＮ）を具備することを特徴とする、請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記ゲート電極は、前記活性領域の上部表面よりも下に形成することを特徴とする、請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記ゲート両側に隣接した前記活性領域にソース／ドレイン領域を形成するステップをさらに含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項１４】
前記ハードマスクパターンを形成するステップの前に、
前記活性領域上にダミー誘電膜を形成するステップと、
前記ダミー誘電膜上にダミーゲート導電膜を形成するステップと、
をさらに含むことを特徴とする、請求項１に記載の半導体素子の製造方法。
【請求項１５】
半導体基板に活性領域を限定する素子分離膜と、
前記活性領域と前記素子分離膜との間に介在するライナーと、
前記活性領域を横切るゲートトレンチに配置されたゲートと、
前記ゲートを覆うゲートキャッピングパターンとを備え、
前記ゲートと重畳される前記活性領域の両側壁上の前記ライナーは前記ゲートと重畳される前記素子分離膜と同一レベルに位置した表面と、を有することを特徴とする、半導体素子。
【請求項１６】
前記ゲートトレンチは、前記素子分離膜に延長されたことを特徴とする、請求項１５に記載の半導体素子。
【請求項１７】
前記ゲートと重畳される前記素子分離膜の表面は、前記ゲートと重畳される前記活性領域の表面よりも下のレベルまたは同一レベルに位置することを特徴とする、請求項１５に記載の半導体素子。
【請求項１８】
前記ライナーは、窒化膜を有することを特徴とする、請求項１５に記載の半導体素子。
【請求項１９】
前記ライナーは、
前記活性領域の側壁を覆う内側ライナーと、
前記内側ライナーを覆う外側ライナーと、
を有することを特徴とする、請求項１５に記載の半導体素子。
【請求項２０】
前記ゲートは、
前記活性領域の上部表面よりも下に配置されたゲート電極と、
前記活性領域と前記ゲート電極との間に介在されたゲート誘電膜と、
を有することを特徴とする、請求項１５に記載の半導体素子。
【請求項２１】
前記ゲートキャッピングパターンの底部は、前記活性領域の上部表面よりも下に配置されたことを特徴とする、請求項１５に記載の半導体素子。
【請求項２２】
前記ゲート両側に隣接した前記活性領域に配置されたソース／ドレイン領域をさらに備えることを特徴とする、請求項１５に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特に、埋め込みゲートを有する半導体素子及びその製造方法（Method of fabricating semiconductor device having buried gate）に関するものである。
【背景技術】
【０００２】
半導体素子の高集積化に伴ないトランジスタの安定的な動作を確保することが難しくなっている。短チャンネル効果（short channel effect）という問題を克服し、トランジスタを縮小する１つの方案としてリセスチャンネル（recess channel）ＭＯＳＦＥＴが提案されている。
【０００３】
そこで、前記リセスチャンネルＭＯＳＦＥＴは、ゲート電極を半導体基板の上部に突出するように配置する。この場合に、前記突出したゲート電極によりコンタクトプラグ形成及び平坦化工程のような後工程を困難とさせる問題が生じる。また、陥没したチャンネル領域の上部の角部分は、電界集中効果（field crowding effect）による漏洩電流発生の原因となることもある。さらに、前記突出したゲート電極を形成することは高難度のパターニング工程を必要とする。
【０００４】
前記のような障害要因を克服するために埋め込みゲート（buried gate）を有する半導体素子が研究されている。
図１は、従来の埋め込みゲートを有する半導体素子を説明する平面図であり、図２〜図４は、従来の埋め込みゲートを有する半導体素子の製造方法を説明する断面図である。図２〜図４において、領域１は図１の切断線Ｉ−Ｉ’の断面図、領域２は図１の切断線ＩＩ−ＩＩ’の断面図、そして、領域３は図１の切断線ＩＩＩ−ＩＩＩ’の断面図である。
【０００５】
図１及び図２に示すように、半導体基板１１の所定領域に活性領域１３を限定するライナー（liner）１４及び素子分離膜１５を順に形成する。前記ライナー１４は前記活性領域１３の側壁を覆うように形成する。前記ライナー１４としてはシリコン窒化膜がよく用いられる。前記素子分離膜１５はシリコン酸化膜で形成される。
【０００６】
前記ライナー１４及び前記素子分離膜１５を有する前記半導体基板１１上にハードマスクパターン１７を形成する。前記ハードマスクパターン１７としてはシリコン窒化膜がよく用いられる。前記ハードマスクパターン１７をエッチングマスクとして用いて前記活性領域１３及び前記素子分離膜１５をエッチングしてゲートトレンチ１９を形成する。前記ゲートトレンチ１９内の前記活性領域１３と前記素子分離膜１５との間に前記ライナー１４が露出する。
【０００７】
図１及び図３に示すように、前記ハードマスクパターン１７を除去する。前記ハードマスクパターン１７の除去には前記シリコン窒化膜に対して高いエッチング率を有する等方性エッチング工程が用いられる。この場合、前記ハードマスクパターン１７を除去する間に、前記ゲートトレンチ１９内に露出された前記ライナー１４も同時にエッチングされる。その結果、前記ゲートトレンチ１９内の前記活性領域１３と前記素子分離膜１５との間に隙間（ｇａｐ）２１が形成される。
【０００８】
図１及び図４に示すように、前記活性領域１３上にゲート誘電膜２３を形成する。前記ゲートトレンチ１９内に埋め込みゲート電極２５を形成する。次いで、前記埋め込みゲート電極２５を覆って前記ゲートトレンチ１９を埋め込むゲートキャッピングパターン２７を形成する。
前記埋め込みゲート電極２５を形成する間に、前記隙間２１にはゲート延長部２５Ｅが形成される。前記ゲート延長部２５Ｅと前記活性領域１３との間にも前記ゲート誘電膜２３が形成される。
【０００９】
前記ゲート延長部２５Ｅは、前記活性領域１３に寄生トランジスタを形成する。前記寄生トランジスタは半導体素子の電気的特性を制御しにくくする。例えば、前記寄生トランジスタはＤＲＡＭのリフレッシュ（refresh）特性を悪くする。
一方、埋め込みワードライン（buried word line）を有する半導体素子が特許文献１に「Semiconductor integrated circuit device and process for manufacturing the same」という名称で山田などによって開示されている。
それにもかかわらず、埋め込みゲートを形成する間にライナーの損傷を防止することのできる技術が必要である。
【００１０】
【特許文献１】米国特許第６，７７０，５３５Ｂ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、上述した従来技術の問題点を改善するためのものであって、ゲートに重畳された活性領域の両側壁上のライナーを保存することができる半導体素子の製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、ゲートに重畳された活性領域の両側壁上のライナーを保存することができる半導体素子を提供することにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を解決するために本発明は、ゲートに重畳された活性領域の両側壁上のライナーを保存することができる半導体素子の製造方法を提供する。この方法は、半導体基板に活性領域を限定する素子分離トレンチを形成することを含む。前記活性領域の側壁にライナーを形成する。前記素子分離トレンチを埋め込む素子分離膜を形成する。前記ライナー及び前記素子分離膜を有する半導体基板上にハードマスクパターンを形成する。前記ハードマスクパターンをエッチングマスクとして用いて前記活性領域を横切るゲートトレンチを形成する。前記ゲートトレンチにゲートを形成する。前記ゲートを形成した後に前記ハードマスクパターンを除去する。前記ゲート上にゲートキャッピングパターンを形成する。
【００１３】
本発明では、前記ゲートトレンチは前記活性領域、前記ライナー及び前記素子分離膜を部分的にエッチングして形成される。前記エッチングは前記活性領域、前記ライナー及び前記素子分離膜が同一レベルを有するように実施される。また、前記エッチングは前記ライナー及び前記素子分離膜が前記活性領域よりも下のレベルを有するように実施される。前記ライナー及び前記素子分離膜の表面は同一レベルを有するように形成される。
【００１４】
本発明において、前記ライナーは窒化膜を具備することができる。
さらに本発明において、前記ライナーを形成することは前記活性領域の側壁を覆う内側ライナーを形成し、前記内側ライナーを覆う外側ライナーを形成することを含む。
さらに本発明において、前記ハードマスクパターンは前記ライナーのような物質膜を具備する。前記ハードマスクパターンは窒化膜を具備することができる。
【００１５】
さらに本発明において、前記ゲートを形成することは前記ゲートトレンチを有する前記半導体基板にゲート誘電膜を形成し、前記ゲートトレンチにゲート電極を形成することを含む。前記ゲート電極はチタン窒化膜（ＴｉＮ）を具備する。前記ゲート電極は前記活性領域の上部表面よりも下に形成される。
【００１６】
さらに本発明において、前記ゲート両側に隣接した前記活性領域にソース／ドレイン領域が形成される。
さらに本発明において、前記ハードマスクパターンを形成する前に、前記活性領域上にダミー誘電膜（dummy dielectric）が形成される。前記ダミー誘電膜上にダミーゲート導電膜が形成される。
【００１７】
また、本発明は、ゲートに重畳された活性領域の両側壁上のライナーが保存された半導体素子を提供する。前記半導体素子は半導体基板に活性領域を限定する素子分離膜を具備する。前記活性領域と前記素子分離膜との間にライナーが介在する。前記活性領域を横切るゲートトレンチにゲートが配置される。前記ゲートと重畳される前記活性領域の両側壁上の前記ライナーは、前記ゲートと重畳される前記素子分離膜と同一レベルに位置した表面を有する。前記ゲートを覆うゲートキャッピングパターンが提供される。
【００１８】
本発明において、前記ゲートトレンチは前記素子分離膜に延長される。
本発明において、前記ゲートと重畳される前記素子分離膜の表面は、前記ゲートと重畳される前記活性領域の表面よりも下のレベル、または同一レベルに位置することができる。
さらに本発明において、前記ゲートは、前記活性領域の上部表面よりも下に配置されたゲート電極を具備する。前記活性領域と前記ゲート電極との間にゲート誘電膜が介在される。
【００１９】
さらに本発明において、前記ゲートキャッピングパターンの底部は前記活性領域の上部表面よりも下に配置される。
さらに本発明において、前記ゲート両側に隣接した前記活性領域にソース／ドレイン領域が配置される。
【発明の効果】
【００２０】
本発明によれば、半導体基板にライナー及び素子分離膜を形成し、ハードマスクパターンを形成し、ゲートトレンチを形成し、ゲートを形成し、前記ゲートを形成した後に前記ハードマスクパターンを除去する工程を行う。前記ハードマスクパターンを除去する間に、前記ゲートは前記ゲートに重畳された前記活性領域の両側壁上の前記ライナーがエッチングガスまたはエッチング溶液に接触されることを遮断する役割をする。これによって、前記ライナーが前記ハードマスクパターンと同一の物質膜を具備したとしても、前記ゲートに重畳された前記活性領域の両側壁上の前記ライナーを保存することができる。結果的に、電気的特性の優れた半導体素子を具現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。また、層が、他の層、または基板「上」にあると示している場合、それは他の層、または基板上に直接形成すること、及びそれらの間に第３の層が介在することも含む。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００２２】
（第１実施形態）
図５は、本発明の第１実施形態に係る半導体素子の製造方法を説明する工程フローチャートである。
図５に示すように、本発明の第１実施形態に係る半導体素子の製造方法は、半導体基板を提供するステップ（Ｓ１０）と、素子分離トレンチを形成するステップ（Ｓ２０）と、ライナーを形成するステップ（Ｓ３０）と、素子分離膜を形成するステップ（Ｓ４０）と、ハードマスクパターンを形成するステップ（Ｓ５０）と、ゲートトレンチを形成するステップ（Ｓ６０）と、ゲートを形成するステップ（Ｓ７０）と、ハードマスクパターンを除去するステップ（Ｓ８０）と、ゲートキャッピングパターンを形成するステップ（Ｓ９０）と、ソース／ドレインを形成するステップ（Ｓ１００）と、を含む。
【００２３】
前記ハードマスクパターンを除去する間、前記ゲートは、該ゲートに重畳された前記活性領域の両側壁上の前記ライナーがエッチングガスまたはエッチング溶液に接触されることを遮断する役割をする。よって、前記ライナーが前記ハードマスクパターンと同一の物質膜を具備しても、前記ゲートに重畳された前記活性領域の両側壁上の前記ライナーは保存することができる。
【００２４】
図６は、本発明の第１実施形態に係る半導体素子を説明する平面図である。図７Ａ、８Ａ、９Ａ、１０Ａ、１１Ａ、１２Ａ及び１３Ａは、本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図であり、図７Ｂ、８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ及び１３Ｂは本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【００２５】
図５、図６、図７Ａ及び図７Ｂに示すように、本発明の第１実施形態に係る半導体素子の製造方法は半導体基板５１を提供するステップ（図５のＳ１０）を含む。前記半導体基板５１はシリコンウエハである。
前記半導体基板５１には、活性領域５３を限定する素子分離トレンチ５３Ｔが形成される（図５のＳ２０）。
【００２６】
具体的には、前記半導体基板５１上にトレンチマスクパターン４５が形成される。前記トレンチマスクパターン４５はバッファパターン４３及びマスクパターン４４を順に積層して形成される。前記バッファパターン４３は、熱酸化膜のようなシリコン酸化膜で形成される。前記マスクパターン４４は、シリコン窒化膜のような窒化膜で形成される。他の方法として、前記トレンチマスクパターン４５は、フォトレジストパターンで形成してもよい。前記素子分離トレンチ５３Ｔは、前記トレンチマスクパターン４５をエッチングマスクとして用いて前記半導体基板５１を異方性エッチングしてを形成される。
【００２７】
図５、図６、図８Ａ及び図８Ｂに示すように、前記素子分離トレンチ５３Ｔの内壁にライナー５７が形成される（図５のＳ３０）。
前記ライナー５７は、前記活性領域５３の側壁を覆う内側ライナー５５と、前記内側ライナー５５を覆う外側ライナー５６とを有している。前記内側ライナー５５は、熱酸化膜のようなシリコン酸化膜で形成される。前記外側ライナー５６は、シリコン窒化膜のような窒化膜で形成される。前記ライナー５７は、前記半導体基板５１上を均一な厚さで覆うように形成される。前記ライナー５７は、前記外側ライナー５６だけで構成してもよい。
【００２８】
前記ライナー５７を有する前記半導体基板５１に素子分離膜５９を形成する（図５のＳ４０）。
前記素子分離膜５９は、前記素子分離トレンチ５３Ｔを完全に埋め込むように形成される。前記素子分離膜５９は、高密度プラズマ酸化膜（high density plasma oxide）のようなシリコン酸化膜で形成される。
次いで、前記トレンチマスクパターン４５を除去する。一方、前記トレンチマスクパターン４５は、前記素子分離膜５９を形成する前に除去してもよい。また、前記トレンチマスクパターン４５は、前記素子分離膜５９を形成する間に除去してもよい。
【００２９】
その結果、前記活性領域５３の上部表面が露出する。前記ライナー５７は、前記活性領域５３の側壁を覆う。前記素子分離トレンチ５３Ｔは、前記素子分離膜５９で埋められる。
図５、図６、図９Ａ及び図９Ｂに示すように、前記活性領域５３上にダミー誘電膜６１が形成される。前記ダミー誘電膜６１上にダミーゲート導電膜６３が形成される。
【００３０】
前記ダミー誘電膜６１は、シリコン酸化膜または高誘電膜（high-k dielectrics）で形成される。前記ダミーゲート導電膜６３は、ポリシリコン膜、金属シリサイド膜、金属膜、またはこれらの組み合わせ膜で形成される。前記ダミー誘電膜６１は、周辺回路領域（図示さず）におけるゲート誘電膜の役割をする。前記ダミーゲート導電膜６３は、前記周辺回路領域（図示せず）のゲート電極の役割をする。しかし、前記ダミー誘電膜６１及び前記ダミーゲート導電膜６３は省略することができる。
【００３１】
前記ダミーゲート導電膜６３上にハードマスクパターン６５が形成される（図５のＳ５０）。前記ハードマスクパターン６５は、前記活性領域５３及び前記素子分離膜５９に対してエッチング選択比を有する物質膜で形成されている。この場合、前記ハードマスクパターン６５は、前記ライナー５７と同一の物質膜を有するように形成される。すなわち、前記ハードマスクパターン６５は、シリコン窒化膜のような窒化膜を含むように形成される。前記ハードマスクパターン６５には前記半導体基板５１の上部が部分的に露出する開口部が形成されている。
【００３２】
前記ハードマスクパターン６５をエッチングマスクとして用いて前記半導体基板５１にゲートトレンチ６６が形成される（図５のＳ６０）。前記ゲートトレンチ６６を形成する工程は、前記ダミーゲート導電膜６３、前記ダミー誘電膜６１及び前記活性領域５３を順次にエッチングすることを含む。すなわち、前記ゲートトレンチ６６は複数回のエッチング工程を用いて形成される。
【００３３】
前記ゲートトレンチ６６を形成するためのエッチング工程は、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９に対して均一なエッチング率を有する異方性エッチング条件を含む。前記ゲートトレンチ６６を形成するためのエッチング工程は、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９に対して互いに異なるエッチング率を有する異方性エッチング条件を繰り返して行うことを含む。これによって、前記ゲートトレンチ６６の底部には、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９の上部表面が同一レベルで露出する。
【００３４】
結果的に、前記ゲートトレンチ６６は、前記活性領域５３を横切って前記素子分離膜５９に延長するように形成される。また、前記ゲートトレンチ６６は、前記活性領域５３及び前記活性領域５３の両側の前記素子分離膜５９を同時に横切るように形成してもよい。前記ゲートトレンチ６６の底部には、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９の上部表面が露出する。そこで、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９の上部表面は、すべて同一レベルを有するように形成される。
【００３５】
一方、前記ゲートトレンチ６６を形成するためのエッチング工程は、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９に対して互いに異なるエッチング率を有する異方性エッチング条件を含む。この場合、前記ゲートトレンチ６６の低部は、前記素子分離膜５９の上部表面が前記活性領域５３よりも高いレベルまたは低いレベルに露出する。この場合にも、前記ライナー５７及び前記素子分離膜５９の上部表面は同一レベルを有するように形成してもよい。
【００３６】
さらに、前記ゲートトレンチ６６を形成するためのエッチング工程は、前記活性領域５３に対して前記ライナー５７及び前記素子分離膜５９よりも高いエッチング選択比を有する異方性エッチング条件を含むことができる。この場合、前記ゲートトレンチ６６は、前記活性領域５３に形成される。前記ゲートトレンチ６６の側壁には、前記ライナー５７が保存される。
【００３７】
図５、図６、図１０Ａ及び図１０Ｂに示すように、前記ゲートトレンチ６６を有する前記半導体基板５１にゲート誘電膜７１が形成される。前記ゲート誘電膜７１は、シリコン酸化膜または高誘電膜で形成される。前記ゲート誘電膜７１は、前記ゲートトレンチ６６の内壁及び前記ハードマスクパターン６５を覆うように形成される。
【００３８】
前記ゲート誘電膜７１上にゲート導電膜７３が形成される。前記ゲート導電膜７３は、ポリシリコン膜、金属シリサイド膜、金属膜、またはこれらの組み合わせ膜で形成される。前記ゲート導電膜７３は、チタン窒化膜（ＴｉＮ）で形成される。前記ゲート導電膜７３は、前記ゲートトレンチ６６を完全に埋め込んで前記ハードマスクパターン６５上を覆うように形成される。
【００３９】
図５、図６、図１１Ａ及び図１１Ｂに示すように、前記ゲート導電膜７３を部分的に除去してゲート電極７３’を形成する。前記ゲート誘電膜７１及び前記ゲート電極７３’はゲート７４を構成する（図５のＳ７０）。
前記ゲート電極７３’を形成する工程は、前記ゲート導電膜７３をエチバック（etch back）することを含む。前記ゲート電極７３’は、前記ゲートトレンチ６６内に形成される。すなわち、前記ゲート７４は、前記ゲートトレンチ６６を部分的に埋め込むように形成される。これによって、前記ゲート電極７３’上に上部ゲートトレンチ６６’が形成される。前記ゲート電極７３’は、前記活性領域５３の上部表面よりも低いレベルに形成される。前記ゲート電極７３’が形成される間に、前記ハードマスクパターン６５が露出する。
【００４０】
図５、図６、図１２Ａ及び図１２Ｂに示すように、前記ハードマスクパターン６５を除去する（図５のＳ８０）。前記ハードマスクパターン６５の除去には、等方性エッチング工程が用いられる。例えば、前記ハードマスクパターン６５がシリコン窒化膜の場合、前記ハードマスクパターン６５の除去は前記シリコン窒化膜に対して高いエッチング率を有する乾式エッチングまたは湿式エッチング条件を用いて実行される。
【００４１】
前記ハードマスクパターン６５が除去される間、前記ゲート７４はエッチングマスクの役割をする。すなわち、前記ゲート７４に重畳されたライナー保存区域５７Ｓは、エッチングガスまたはエッチング溶液の流入を遮断する。これによって、前記ライナー５７を前記ハードマスクパターン６５と同一の物質膜で形成しても、前記ゲート７４に重畳された前記活性領域５３の両側壁の前記ライナー５７を保存することができる。
【００４２】
図５、図６、図１３Ａ及び図１３Ｂに示すように、前記ゲート７４上にゲートキャッピングパターン７５が形成される（図５のＳ９０）。前記ゲートキャッピングパターン７５は、シリコン酸化膜のような絶縁膜で形成される。前記ゲートキャッピングパターン７５は前記ゲート７４を覆うように形成される。
【００４３】
前記ダミーゲート導電膜６３及び前記ダミー誘電膜６１を除去することにより、前記活性領域５３が露出する。この場合、前記ゲートキャッピングパターン７５は、前記上部ゲートトレンチ６６’を埋め込むように形成される。前記ゲートキャッピングパターン７５及び前記活性領域５３の上部表面は同一平面上に露出する。すなわち、前記ゲート７４は前記活性領域５３の上部表面よりも下のレベルに埋め込まれる。前記ゲート７４両側の前記活性領域５３の上部表面は露出する。
【００４４】
他の方法として、前記ダミーゲート導電膜６３及び前記ダミー誘電膜６１は前記ゲートキャッピングパターン７５を形成する前に除去される。
次いで、前記ゲート７４両側の前記活性領域５３にソース／ドレイン領域７７を形成する（Ｓ１００）。前記ソース／ドレイン領域７７は、高濃度不純物領域で形成する。前記活性領域５３、前記ゲート７４及び前記ソース／ドレイン領域７７は、トランジスタを構成する。
【００４５】
上述のように、本発明の第１実施形態のよれば、前記ゲート７４を形成した後に前記ハードマスクパターン６５を除去する工程が行われる。これによって、前記ライナー保存区域５７Ｓは、エッチングガスまたはエッチング溶液の流入が遮断される。結果的に、前記ライナー５７が前記ハードマスクパターン６５と同一の物質膜であっても、前記ゲート７４に重畳された前記活性領域５３の両側壁上の前記ライナー５７は保存することができる。
【００４６】
次に、図６、図１３Ａ及び図１３Ｂを参照して本発明の第１実施形態に係る半導体素子を説明する。
図６、図１３Ａ及び図１３Ｂに示すように、本発明の第１実施形態に係る半導体素子は前記半導体基板５１に提供した素子分離膜５９を含む。前記素子分離膜５９は、前記半導体基板５１に活性領域５３を限定する素子分離トレンチ５３Ｔの内部を埋め込んでいる。前記素子分離膜５９は、シリコン酸化膜とすることができる。前記素子分離膜５９及び前記活性領域５３の間にライナー５７が提供される。すなわち、前記ライナー５７は、前記素子分離トレンチ５３Ｔの内壁を覆う。
【００４７】
前記ライナー５７は、前記活性領域５３の側壁を覆う内側ライナー５５及び前記内側ライナー５５を覆う外側ライナー５６を具備している。前記内側ライナー５５は、熱酸化膜のようなシリコン酸化膜である。前記外側ライナー５６はシリコン窒化膜のような窒化膜である。前記ライナー５７は、前記半導体基板５１上を均一な厚さで覆っている。なお、前記内側ライナー５５は省略してもよい。
【００４８】
前記活性領域５３を横切るゲート７４が提供される。前記ゲート７４は、ゲートトレンチ（図９Ａの６６）内に配置される。すなわち、前記ゲート７４は、前記ゲートトレンチ６６を部分的に埋め込んでいる。前記ゲート７４は、前記ゲートトレンチ６６の内壁を覆うゲート誘電膜７１及び前記ゲート誘電膜７１上に配置されたゲート電極７３’を具備する。前記ゲート電極７３’は、前記ゲート７４に隣接した前記活性領域５３の上部表面よりも下のレベルに配置してもよい。
【００４９】
前記ゲート誘電膜７１は、シリコン酸化膜または高誘電膜とすることができる。前記ゲート電極７３’は、ポリシリコン膜、金属シリサイド膜、金属膜、またはこれらの組み合わせ膜とすることができる。前記ゲート電極７３’は、チタン窒化膜（ＴｉＮ）とすることができる。
前記ゲート電極７３’上にゲートキャッピングパターン７５が設けられる。前記ゲートキャッピングパターン７５は、シリコン酸化膜のような絶縁膜とすることができる。前記ゲートキャッピングパターン７５は、前記ゲート７４を覆っている。前記ゲートキャッピングパターン７５及び前記活性領域５３の上部表面は、実質的に同一レベルを有するように配置されている。
【００５０】
前記ゲート７４両側の前記活性領域５３にソース／ドレイン領域７７が配置されている。前記ソース／ドレイン領域７７は、高濃度不純物領域とすることができる。前記活性領域５３、前記ゲート７４及び前記ソース／ドレイン領域７７は、トランジスタを構成する。
【００５１】
前記ゲートトレンチ６６は、前記活性領域５３及び前記素子分離膜５９を同時に横切るように配置されている。この場合、前記ゲート７４は、前記素子分離膜５９に延長している。前記ゲート７４に重畳される前記活性領域５３、前記ライナー５７及び前記素子分離膜５９の表面は、同一レベルに配置される。
【００５２】
前記ゲート７４に重畳される前記活性領域５３の両側壁上にライナー保存区域５７Ｓが設けられる。すなわち、前記ゲート７４に重畳される前記活性領域５３の両側壁上の前記ライナー５７は、前記ゲート７４に重畳される前記素子分離膜５３と同一レベルに位置した表面を具備する。
【００５３】
（第２実施形態）
図１４Ａは、本発明の第２実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図であり、図１４Ｂは図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。図６、図１４Ａ及び図１４Ｂを参照して、本発明の第２実施形態に係る半導体素子及びその製造方法を説明する。
【００５４】
図６、図１４Ａ及び図１４Ｂに示すように、本発明の第２実施形態に係る半導体素子は前記半導体基板５１に提供された素子分離膜５９を含む。前記素子分離膜５９は、前記半導体基板５１に活性領域５３を限定する素子分離トレンチ５３Ｔの内部に埋め込まれている。前記素子分離膜５９は、シリコン酸化膜とすることができる。前記素子分離膜５９と前記活性領域５３との間には、ライナー５７が設けられている。すなわち、前記ライナー５７は、前記素子分離トレンチ５３Ｔの内壁を覆っている。
【００５５】
前記ライナー５７は、前記活性領域５３の側壁を覆う内側ライナー５５及び前記内側ライナー５５を覆う外側ライナー５６を具備する。前記内側ライナー５５は、熱酸化膜のようなシリコン酸化膜で形成される。前記外側ライナー５６は、シリコン窒化膜のような窒化膜で形成される。前記ライナー５７は、前記半導体基板５１上を均一な厚さで覆っている。なお、前記内側ライナー５５は省略してもよい。
【００５６】
前記活性領域５３を横切るゲート８４が設けられる。前記ゲート８４は、ゲートトレンチ（図９Ａの６６）内に配置される。すなわち、前記ゲート８４は、前記ゲートトレンチ６６が部分的に埋め込まれている。前記ゲート８４は、前記ゲートトレンチ６６の内壁を覆うゲート誘電膜８１及び前記ゲート誘電膜８１上に配置されたゲート電極８３を具備する。前記ゲート電極８３は、前記ゲート８４に隣接した前記活性領域５３の上部表面よりも下のレベルに配置してもよい。
【００５７】
前記ゲート誘電膜８１は、シリコン酸化膜または高誘電膜とすることができる。前記ゲート電極８３は、ポリシリコン膜、金属シリサイド膜、金属膜、またはこれらの組み合わせ膜とすることができる。前記ゲート電極８３はチタン窒化膜（ＴｉＮ）とすることができる。
【００５８】
前記ゲート電極８３上にゲートキャッピングパターン７５が設けられる。前記ゲートキャッピングパターン７５は、シリコン酸化膜のような絶縁膜とすることができる。前記ゲートキャッピングパターン７５は、前記ゲート８４を覆っている。前記ゲートキャッピングパターン７５及び前記活性領域５３の上部表面は、実質的に同一レベルを有するように配置される。
【００５９】
前記ゲート８４両側の前記活性領域５３にソース／ドレイン領域７７が配置される。前記ソース／ドレイン領域７７は、高濃度不純物領域とすることができる。前記活性領域５３、前記ゲート８４及び前記ソース／ドレイン領域７７は、トランジスタを構成する。
前記ゲートトレンチ６６は、前記活性領域５３及び前記素子分離膜５９を同時に横切るように配置される。この場合、前記ゲート８４は、前記素子分離膜５９に延長されている。
【００６０】
前記ゲート８４に重畳される前記素子分離膜５９の表面は、前記ゲート８４に重畳される前記活性領域５３の表面よりも下のレベルに配置される。この場合にも、前記ゲート８４に重畳される前記活性領域５３の両側壁上にライナー保存区域５７Ｓが設けられる。すなわち、前記ゲート８４に重畳される前記活性領域５３の両側壁上の前記ライナー５７は、前記ゲート８４に重畳される前記素子分離膜５９と同一レベルに位置した表面を具備する。
【００６１】
本発明の第２実施形態に係る半導体素子の製造方法は、前記ゲートトレンチ（図９Ａの６６）を形成することを含む。
前記ゲートトレンチ６６を形成する工程は、前記半導体基板５１上にハードマスクパターン（図示せず）を形成し、前記ハードマスクパターンをエッチングマスクとして用いて前記活性領域５３、前記ライナー５７及び前記素子分離膜５９をエッチングすることを含む。前記ハードマスクパターンは、前記ライナー５７と同一の物質膜で形成してもよい。すなわち、前記ハードマスクパターンは、シリコン窒化膜のような窒化膜で形成される。
【００６２】
前記ゲートトレンチ６６を形成するためのエッチング工程は、前記活性領域５３、前記ライナー５７及び前記素子分離膜５９に対して互いに異なるエッチング率を有する異方性エッチング条件を含む。この場合、前記ゲートトレンチ６６の低部には、前記素子分離膜５９の上部表面が前記活性領域５３よりも低いレベルに露出する。ここで、前記ライナー５７及び前記素子分離膜５９の上部表面は、同一レベルを有するように形成してもよい。
【００６３】
前記ゲートトレンチ６６内に前記ゲート８４が形成される。
前記ゲート８４を形成した後に、前記ハードマスクパターンを除去する工程を実行する。前記ハードマスクパターンの除去においては、等方性エッチング工程が用いられる。例えば、前記ハードマスクパターンがシリコン窒化膜の場合、前記ハードマスクパターンの除去は前記シリコン窒化膜に対して高いエッチング率を有する乾式エッチングまたは湿式エッチング条件を用いて実行される。
【００６４】
この場合に、前記ゲート８４は、前記ライナー保存区域５７Ｓにエッチングガスまたはエッチング溶液が流入することを遮断する役割をする。結果的に、前記ライナー５７が前記ハードマスクパターンと同一の物質膜であっても、前記ゲート８４に重畳された前記活性領域５３の両側壁上の前記ライナー５７が保存される。
【００６５】
（第３実施形態）
図１５Ａは、本発明の第３実施形態に係る半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図であり、図１５Ｂは図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。図６、図１５Ａ及び図１５Ｂを参照して、本発明の第３実施形態に係る半導体素子及びその製造方法を説明する。
【００６６】
図６、図１５Ａ及び図１５Ｂに示すように、本発明の第３実施形態に係る半導体素子は前記半導体基板５１に提供された素子分離膜５９を含む。前記素子分離膜５９は、前記半導体基板５１に活性領域５３を限定する素子分離トレンチ５３Ｔの内部に埋め込まれている。前記素子分離膜５９は、シリコン酸化膜とすることができる。前記素子分離膜５９と前記活性領域５３との間には、ライナー５７が設けられる。すなわち、前記ライナー５７は、前記素子分離トレンチ５３Ｔの内壁を覆っている。
【００６７】
前記ライナー５７は、前記活性領域５３の側壁を覆う内側ライナー５５及び前記内側ライナー５５を覆う外側ライナー５６を具備する。前記内側ライナー５５は、熱酸化膜のようなシリコン酸化膜とすることができる。前記外側ライナー５６は、シリコン窒化膜のような窒化膜とすることができる。前記ライナー５７は、前記半導体基板５１上を均一な厚さで覆っている。なお、前記内側ライナー５５は省略してもよい。
【００６８】
前記活性領域５３を横切るゲート９４が設けられている。前記ゲート９４は、ゲートトレンチ（図９Ａの６６）を埋め込み、前記活性領域５３の上部に突き出るように配置される。前記ゲート９４は、前記ゲートトレンチ６６の内壁を覆うゲート誘電膜９１及び前記ゲート誘電膜９１上に配置されたゲート電極９３を具備する。前記ゲート電極９３は、前記ゲート９４に隣接した前記活性領域５３の上部表面よりも突き出ように配置されている。
【００６９】
前記ゲート誘電膜９１は、シリコン酸化膜または高誘電膜とすることができる。前記ゲート電極９３は、ポリシリコン膜、金属シリサイド膜、金属膜、またはこれらの組み合わせ膜とすることができる。前記ゲート電極９３’は、チタン窒化膜（ＴｉＮ）とすることができる。
【００７０】
前記ゲート電極９３上にゲートキャッピングパターン９５が設けられる。前記ゲートキャッピングパターン９５は、シリコン酸化膜のような絶縁膜とすることができる。前記ゲートキャッピングパターン９５は、前記ゲート９４を覆っている。
前記ゲート９４の両側の前記活性領域５３にはソース／ドレイン領域７７が配置される。前記ソース／ドレイン領域７７は、高濃度不純物領域とすることができる。前記活性領域５３、前記ゲート９４及び前記ソース／ドレイン領域７７は、トランジスタを構成する。
【００７１】
前記ゲートトレンチ６６は、前記活性領域５３を横切るように配置される。この場合、前記ゲート９４は、前記素子分離膜５９上に延長されている。
前記ゲート９４に重畳される前記素子分離膜５９の表面は、前記ゲート９４に重畳される前記活性領域５３の表面よりも上部レベルに配置される。この場合でも、前記ゲート９４に重畳される前記活性領域５３の両側壁上には、ライナー保存区域５７Ｓが設けられる。すなわち、前記ゲート９４に重畳される前記活性領域５３の両側壁上の前記ライナー５７は、前記ゲート９４に重畳される前記素子分離膜５９と同一レベルに位置した表面を具備する。
【００７２】
さらに、前記ゲート９４に重畳される前記素子分離膜５９の表面が前記ゲート９４に重畳される前記活性領域５３の表面よりも上部レベルに配置された場合、前記ゲート９４に重畳される前記活性領域５３の両側壁上における前記ライナー５７の表面は前記ゲート９４に重畳される前記活性領域５３の表面よりも上部レベルに配置することができる。
【００７３】
本発明の第３実施形態に係る半導体素子の製造方法は、前記ゲートトレンチ（図９Ａの６６）を形成することを含む。
前記ゲートトレンチ６６を形成する工程は、前記半導体基板５１上にハードマスクパターン（図示せず）を形成し、前記ハードマスクパターンをエッチングマスクとして用いて前記活性領域５３、前記ライナー５７及び前記素子分離膜５９をエッチングすることを含む。前記ハードマスクパターンは、前記ライナー５７と同一の物質膜で形成されている。すなわち、前記ハードマスクパターンは、シリコン窒化膜のような窒化膜で形成されている。
【００７４】
前記ゲートトレンチ６６を形成するためのエッチング工程は、前記活性領域５３に対して前記ライナー５７及び前記素子分離膜５９よりも高いエッチング選択比を有する異方性エッチング条件を含む。この場合、前記ゲートトレンチ６６は、前記活性領域５３に形成される。前記ゲートトレンチ６６の側壁には、前記ライナー５７が保存される。
【図面の簡単な説明】
【００７５】
【図１】従来の埋め込みゲートを有する半導体素子を説明する平面図である。
【図２】従来の埋め込みゲートを有する半導体素子の製造方法を説明する断面図であり、領域１、２及び３はそれぞれ図１の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’における断面図である。
【図３】従来の埋め込みゲートを有する半導体素子の製造方法を説明する断面図であり、領域１、２及び３はそれぞれ図１の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’における断面図である。
【図４】従来の埋め込みゲートを有する半導体素子の製造方法を説明する断面図であり、領域１、２及び３はそれぞれ図１の切断線Ｉ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’における断面図である。
【図５】本発明の実施形態に係る半導体素子の製造方法を説明する工程フローチャートである。
【図６】本発明の実施形態に係る半導体素子を説明する平面図である。
【図７Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図７Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図８Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図８Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図９Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図９Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図１０Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図１０Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図１１Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図１１Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図１２Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図１２Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図１３Ａ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図１３Ｂ】本発明の第１実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図１４Ａ】本発明の第２実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図１４Ｂ】本発明の第２実施形態に係る埋め込みゲートを有する半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【図１５Ａ】本発明の第３実施形態に係る半導体素子の製造方法を説明する図６の切断線Ｖ−Ｖ’における断面図である。
【図１５Ｂ】本発明の第３実施形態に係る半導体素子の製造方法を説明する図６の切断線ＶＩＩ−ＶＩＩ’における断面図である。
【符号の説明】
【００７６】
１１，５１：半導体基板、４３：バッファパターン、４４：マスクパターン、４５：トレンチマスクパターン、１３，５３：活性領域、５３Ｔ：素子分離トレンチ、５５：内側ライナー、５６：外側ライナー、１４，５７：ライナー、５７Ｓ：ライナー保存区域、１５，５９：素子分離膜、１７，６５：ハードマスクパターン、１９，６６：ゲートトレンチ、６６’：上部ゲートトレンチ、２１：隙間、２３，７１，８１，９１：ゲート誘電膜７３：ゲート導電膜、２５，７３’，８３，９３：ゲート電極、２５Ｅ：ゲート延長部、７４，８４，９４：ゲート、２７，７５，９５：ゲートキャッピングパターン、６１：ダミー誘電膜、６３：ダミーゲート導電膜、７７：ソース／ドレイン領域
【図１】
2008042163.tif 000003
【図２】
2008042163.tif 000004
【図３】
2008042163.tif 000005
【図４】
2008042163.tif 000006
【図５】
2008042163.tif 000007
【図６】
2008042163.tif 000008
【図７Ａ】
2008042163.tif 000009
【図７Ｂ】
2008042163.tif 000010
【図８Ａ】
2008042163.tif 000011
【図８Ｂ】
2008042163.tif 000012
【図９Ａ】
2008042163.tif 000013
【図９Ｂ】
2008042163.tif 000014
【図１０Ａ】
2008042163.tif 000015
【図１０Ｂ】
2008042163.tif 000016
【図１１Ａ】
2008042163.tif 000017
【図１１Ｂ】
2008042163.tif 000018
【図１２Ａ】
2008042163.tif 000019
【図１２Ｂ】
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【図１３Ａ】
2008042163.tif 000021
【図１３Ｂ】
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【図１４Ａ】
2008042163.tif 000023
【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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