(57)【要約】【課題】コレクタショート領域を設け、素子のオフ動作を早くし、かつソフトリカバリ特性を実現し、ノイズを低減するＩＧＢＴ構造の半導体装置を提供する。【解決手段】本発明の半導体装置は、ＩＧＢＴであり、第1導電型の第1のベース領域と、第1のベース領域の一方の主面側に配置された第２導電型の第2のベース領域と、第2のベース領域内に形成された第1導電型のエミッタ領域と、第1のベース領域の他方の主面側に配置された第2導電型のコレクタ領域と、第1のベース領域の他方の主面側に、コレクタ領域を分割するよう、コレクタ領域間に介挿して形成されている第1の導電型のコレクタショート領域とを有し、第1のベース領域の一方の主面側の外周部に第2のベース領域が形成されない、外部電極形成部が設けられ、第2のベース領域が外部電極形成部の内側のセル形成領域に形成されており、コレクタショート領域がセル形成領域内にのみ形成されている。【選択図】図１
2008042073.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型バイポーラトランジスタ構造を有する半導体装置であり、
第１導電型の第１のベース領域と、
該第１のベース領域の一方の主面側に配置された第２導電型の第２のベース領域と、
前記第２のベース領域内に形成された第１導電型のエミッタ領域と、
前記第１のベース領域の他方の主面側に配置された第２導電型のコレクタ領域と、
前記第１のベース領域の他方の主面側に、前記コレクタ領域を分割するよう、コレクタ領域間に介挿して形成されている第１の導電型のコレクタショート領域と
を有し、
前記第１のベース領域の一方の主面側の外周部に前記第２のベース領域が形成されない、外部電極形成部が設けられ、第２のベース領域が該外部電極形成部の内側のトランジスタセル形成領域に形成されており、前記コレクタショート領域が前記セル形成領域内にのみ形成されていることを特徴とする半導体装置。
【請求項２】
前記コレクタショート領域が第２のベース領域と平面視において重なる位置にのみ形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１のベース領域の一方の主面側上部において、前記エミッタ領域間にゲート電極が設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極がエミッタ領域間に形成された溝内に設けられていることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に用いる縦型構造の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ）の構造を有する半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴはゲートを有しており、このゲートに対して電圧を印加することにより、トランジスタのＯＮ／ＯＦＦ制御が可能なバイポーラトランジスタであり、電界効果トランジスタが有する高い入力インピーダンスの特性と、バイポーラトランジスタの有する低出力インピーダンスの特性とを併せ持つデバイスであり、ＰＮＰ型のＩＧＢＴの一例として、図５に示す構造がある（例えば、特許文献１参照）。
図５はコレクタ領域側に、Ｐ型半導体領域（コレクタ領域）１００とＮ型半導体領域（コレクタショート領域）１０１とを交互に配置した所謂ユニバーサル基板を使用したＩＧＢＴの断面構造を示す概念図である。
【０００３】
このＩＧＢＴは、上記ユニバーサル基板上に、Ｎ型バッファ層１０２、さらにＮ型ベース領域１０３が順次、エピタキシャル成長法により形成されている。
また、Ｎ型ベース領域１０３の表面（図の上部側の面）には、複数のＰ型ベース領域１０４がＰ型不純物の拡散処理により形成され、さらに、このＰ型ベース領域１０４内の表面にはＮ型不純物の拡散処理によりＮ型エミッタ領域１０５が形成されている。
各Ｐ型ベース領域１０４間におけるＮ型ベース領域１０３の表面には、ゲート絶縁膜１０６が形成されている。
【０００４】
上記ゲート絶縁膜１０６上にはゲート電極１０７が形成されており、このゲート電極１０７は絶縁膜１０８により覆われている。
Ｐ型ベース領域１０４及びＮ型エミッタ領域１０５は、エミッタ電極１０９が電気的に接続されている。
また、ユニバーサル基板におけるＰ型半導体領域１００とＮ型半導体領域１０１との下面（図の下部側の面）には、コレクタ電極１１０が形成されている。これにより、Ｐ型半導体領域１００及びＮ型半導体領域１０１各々は、それぞれコレクタ領域，コレクタショート領域として機能することとなる。
【０００５】
上記ＩＧＢＴの構造において、ユニバーサル基板上にＮ型バッファ層１０２を形成せずに、直接にＮ型ベース領域１０３を形成する場合もある。
上述したＮ型半導体領域１０１のようにコレクタショート領域として機能する領域を有するＩＧＢＴにおいては、半導体装置内部にＮ型ベース領域１０３をカソードとし、Ｐ型ベース領域１０４をアノードとするＰＮ接合ダイオードが形成される。
【０００６】
図６は、図５のＩＧＢＴの等価回路を示す概念図であり、図示されているように、ＰＮ接合ダイオードのカソードがＩＧＢＴのコレクタ電極１１０へ、ＰＮ接合ダイオードのアノードがＩＧＢＴのエミッタ電極１０９へ電気的に接続されている。ここで、ＰＮ接合ダイオードはＮ型半導体領域１０１，Ｎ型バッファ層１０２及びＮ型ベース層１０３がカソードにより構成され、アノードはＰ型ベース領域１０４により構成されている。
このコレクタショート領域を有する構造により、ＩＧＢＴのオン状態からオフ状態へ遷移する時間を短縮することができる。
【特許文献１】特開平０５−０３２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記ＰＮ接合ダイオードの逆回復時間ｔrrは、上記ＰＮ接合ダイオードの電流が順方向電流値から「０」にまで減少し、さらに逆方向に電流（以下、逆方向電流）が流れ、その逆方向電流が最大値となるまでの時間、すなわち、ＰＮ接合ダイオードが短絡状態にある期間ｔsと、逆方向電流が最大値になった時点からほぼ「０」となる（例えば、最大値の５％以下となる）までの期間である、ＰＮ接合ダイオードが逆阻止（逆方向の電圧の阻止）機能を発揮するまでの期間ｔdとからなっている。
【０００８】
ここで、上記期間ｔdが期間ｔsに比較して短い場合、一般的に出力に対してリンギングが起こり易く、このリンギングに因るノイズが発生し易くなることが知られている。
このノイズを低減するため、上記期間ｔdを期間ｔsに比較して長く、すなわちｔd／ｔsを、従来例に比較して大きくしたダイオード特性（ソフトリカバリ特性）が必要となる。
一方、上述したダイオード内蔵ＩＧＥＴにおいては、図７（ａ）に示すように、エミッタ電極１０９とコレクタ電極１１０との間に、エミッタ電極１０９側の電位を高くする電圧が印加された場合（順バイアス状態）、上述したＮ型ベース領域１０３をカソード、Ｐ型ベース領域１０４をアノードとするＰＮ接合ダイオードに順方向電流が流れる（ＯＮ状態）。
【０００９】
そして、エミッタ電極１０９とコレクタ電極１１０との間に、コレクタ電極１１０側の電位を、エミッタ電極１１０に比較して高くする電圧が印加されると（逆バイアス状態）、ＰＮ接合ダイオードが逆阻止機能により逆電圧阻止状態になる（ＯＦＦ状態）。
しかしながら、上述した従来のダイオード内蔵ＩＧＢＴにおいては、コレクタ電極１１０に対向するユニバーサル基板の全面において、コレクタ領域（Ｐ型半導体領域１００）と、Ｎ型半導体領域１０１（コレクタショート領域）とが交互にコレクタ電極１１０に接続されている。
【００１０】
上述した理由のため、図７（ｂ）に示すように、逆バイアス状態となった際、Ｎ型ベース領域１０３等に蓄積された電子がＮ型半導体領域１０１（コレクタショート領域）を介してコレクタ電極１１０に比較的早く排出されるため、内蔵ダイオードのソフトリカバリー化が良好に図れないという問題があった。
本発明は、このような事情に鑑みてなされたものであり、ユニバーサル基板全面にコレクタ領域が形成されている従来例に比較して、上記期間ｔdを期間ｔsに比較して長く、すなわちＰＮ接合ダイオードに対してソフトリカバリ特性を実現し、ノイズを低減するＩＧＢＴ構造の半導体装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、絶縁ゲート型バイポーラトランジスタ構造を有する半導体装置であり、第１導電型の第１のベース領域と、該第１のベース領域の一方の主面側に配置された第２導電型の第２のベース領域と、前記第２のベース領域内に形成された第１導電型のエミッタ領域と、前記第１のベース領域の他方の主面側に配置された第２導電型のコレクタ領域と、前記第１のベース領域の他方の主面側に、前記コレクタ領域を分割するよう、コレクタ領域間に介挿して形成されている第１の導電型のコレクタショート領域とを有し、前記第１のベース領域の一方の主面側の外周部に前記第２のベース領域が形成されない、外部電極形成部が設けられ、第２のベース領域が該外部電極形成部の内側のトランジスタセル形成領域に形成されており、前記コレクタショート領域が前記セル形成領域内にのみ形成されていることを特徴とする。
【００１２】
本発明の半導体装置は、前記コレクタショート領域が第２のベース領域と平面視において重なる位置にのみ形成されていることを特徴とする。
【００１３】
本発明の半導体装置は、第１のベース領域の一方の主面側上部において、前記エミッタ領域間にゲート電極が設けられていることを特徴とする。
【００１４】
本発明の半導体装置は、前記ゲート電極がエミッタ領域間に形成された溝内に設けられていることを特徴とする。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、コレクタショート領域が、縦型バイポーラトランジスタが形成されているセル形成領域にのみに配置し、セル領域の形成されていない外部電極形成部にコレクタショート領域を配置しないことにより、外部電極形成部の第１のベース領域、またはバッファ層が形成されている場合にはバッファ層に、ＰＮ接合ダイオードに逆方向電圧が印加されている際に、外部電極形成部の領域にコレクタショート領域が形成されていないため、急激に排出されないことからキャリアが残存し易く、所望するＰＮ接合ダイオードのソフトリカバリー特性が得られる。
【００１６】
すなわち、本発明によれば、Ｎ接合ダイオードが短絡状態にある期間ｔsに対して、逆方向電流が最大値になった時点からほぼ「０」となるまでの期間である、ＰＮ接合ダイオードが逆阻止機能を発揮するまでの期間ｔdを長くすること、すなわち比ｔd／ｔsを従来例に比較して大きくすることができる。
また、本発明によれば、平面視において、縦型バイポーラトランジスタが形成されているセル形成領域に、コレクタショート領域が形成されているため、すなわちＩＧＢＴの形成されている下部に存在するユニバーサル基板の領域に、コレクタショート領域が形成されているため、ＩＧＢＴのオフ動作時間が短縮できるなどの諸特性も損なわれることがない。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態による半導体装置であるＩＧＢＴを図面を参照して説明する。  図１は、上記一実施形態によるＩＧＢＴの平面構成を示す平面図である。図２は図１の線Ａ−ＡにおけるＩＧＢＴの断面構造を示す線視断面図である。このＩＧＢＴの各セルの構造は、図５に示す従来の構造と同様であるが、半導体装置におけるＮ型半導体領域１０１（コレクタショート領域）を形成する位置（すなわち領域）は、本実施形態と従来例とでは異なっている。従来例は、半導体装置のユニバーサル基板全面においてコレクタショート領域が形成されている。一方、本実施形態においては、コレクタショート領域がＩＧＢＴのトランジスタセルが形成されるセル形成領域２のみに形成されている。すなわち、平面視にて、Ｎ型ベース領域１０３の下部方向の面（他方の主面側）に、Ｎ型バッファ層１０２を介して対向するユニバーサル基板において、セル形成領域２と重なるユニバーサル基板の範囲のみに、Ｐ型半導体領域１００（コレクタ領域）を分割するように、Ｐ型半導体領域１００間に介挿して、Ｎ型半導体領域１０１が形成されている。
本実施形態において、平面視とはユニバーサル基板平面に対して垂直方向から、基板面を見て、各半導体の形成領域の平面的な重なりの状態を示す場合に用いている。
【００１８】
図１において、本実施形態における半導体装置１（縦型のＩＧＢＴ）は、パッド等の外部引き出し用の電極である外部電極２Ａを形成する外部電極形成部２と、ＩＧＢＴのトランジスセルを形成するセル形成領域３とに分割され、Ｎ型半導体領域１０１（コレクタショート領域）がセル形成領域３にのみ、さらに詳細にいうと平面視にて、Ｎ型半導体領域１０１をＰ型ベース領域１０４と重なる位置のみに形成し、キャリアがＮ型半導体領域１０１（コレクタショート領域）から急激に排出されないよう、外部電極形成部２にコレクタショート領域１０１を形成しない。これにより、外部電極形成部２に存在するキャリアは、セル形成領域３にあるキャリアのように、急激にＮ型半導体領域１０１（コレクタショート領域）から排出されることなく、セル形成領域３にあるＮ型半導体領域１０１へ移動して、コレクタ電極１１０へ順次排出される。
【００１９】
次に、図２において、ＩＧＢＴ構造を有する半導体装置のコレクタ領域側（図の下部方向の側）に、外部セル形成領域３において、Ｐ型半導体領域（コレクタ領域）１００とＮ型半導体領域（コレクタショート領域）１０１とが交互に形成されて配置され、外部電極形成部２においてＰ型半導体領域（コレクタ領域）１００のみが形成されたユニバーサル基板上に、Ｎ型ベース領域１０３が構成の基体となるＩＧＢＴが形成されている。
該ＩＧＢＴは、Ｎ型半導体領域１０１とＰ型半導体領域１００とを有する上記ユニバーサル基板上に、従来例と同様に、Ｎ型バッファ層１０２、さらにＮ型ベース領域１０３が順次、エピタキシャル成長法により形成されている。
【００２０】
また、Ｎ型ベース領域１０３の表面（図の上部側の面、一方の主面側）には、複数のＰ型ベース領域１０４がＰ型不純物の拡散処理により形成され、さらに、このＰ型ベース領域１０４内の表面にはＮ型不純物の拡散処理によりＮ型エミッタ領域１０５が形成されている。すなわち、Ｎ型エミッタ領域１０５は、平面視において、Ｐ型ベース領域１０４に含まれる位置に形成され、かつ深さもＰ型ベース領域１０４より浅く形成され、完全にＰ型ベース領域１０４に含まれる構造として、すなわち表面を除いた他の半導体領域と接する外周面が、Ｐ型ベース領域１０４と接した構造にて形成されている。
各Ｐ型ベース領域１０４間におけるＮ型ベース領域１０３の表面には、ゲート絶縁膜１０６が形成されている。
【００２１】
上記ゲート絶縁膜１０６上には、導電体にてゲート電極１０７が形成されており、このゲート電極１０７は絶縁膜１０８により覆われている。
Ｐ型ベース領域１０４とＮ型エミッタ領域１０５との表面には、エミッタ電極１０９が電気的に接続されて構成され、言い換えると、Ｐ型ベース領域１０４及びＮ型エミッタ領域１０５は、エミッタ電極１０９を介して電気的に接続されている。
また、ユニバーサル基板におけるＰ型半導体領域１００とＮ型半導体領域１０１との下面（図の下部側の面、他方の主面側）には、コレクタ電極１１０が形成されている。これにより、Ｐ型半導体領域１００及びＮ型半導体領域１０１各々は、それぞれコレクタ領域，コレクタショート領域として機能することとなる。
【００２２】
Ｐ型ベース領域１０４は、平面視において、すなわちユニバーサル基板表面に対して垂直方向の表面上部からＮ型ベース領域１０３を見ると、図１に示すように、帯状（ストライプ状）に延伸して形成されている。
そして、Ｐ型ベース領域１０４の上記延伸方向に直交する方向（図１のＡ−Ａ線）において、半導体装置１の断面を見ると、図２に示すように、半導体装置１の中央側に、複数のＰ型ベース領域１０４が互いに離間して配置されている。この互いに離間して配置されたＰ型ベース領域１０４の内部に、それぞれＮ型エミッタ領域１０５が形成されている。すなわち、平面視において、長尺形状（帯状）のＰ型ベース領域１０４内に、相似形の長尺形状のＮ型エミッタ領域１０５が形成されている。
Ｎ型エミッタ領域１０５は、Ｐ型ベース領域１０４の外周縁に沿って、長尺方向に向かい帯状に延伸している。
【００２３】
上記Ｐ型ベース領域１０４の帯状領域は、ゲート絶縁膜１０６を介し、ゲート電極１０７に対向しており、周知のチャネル形成領域として機能する。すなわち、ゲート電極１０７に（＋）の電圧が印加されることにより、ゲート電極１０７に対向するＰ型ベース領域１０４の表面にチャンネルが形成されてオン状態となり、Ｎ型エミッタ領域１０５とＮ型ベース領域１０３とが導通状態となる。このため、平面視において、ゲート電極１０７に対して、Ｎ型エミッタ領域１０５，Ｐ型ベース領域１０４及びＮ型ベース領域１０３の並びにて、それぞれの表面がゲート絶縁膜１０６を介して対向して形成されている。
【００２４】
したがって、この帯状に伸びる１つのＰ型ベース領域１０４と、このＰ型ベース領域１０４内部に形成されたＮ型エミッタ領域１０５と、これに対応して形成されたゲート電極１０７とによって、ＩＧＢＴの単一の素子領域（セル領域）が形成される。
上述したように、図１において、半導体装置１の中央側には、Ｐ型ベース領域１０４が互いに離間して配置されている領域、すなわち複数のセル領域の配置されたセル形態領域２が設けられている。
【００２５】
一方、半導体装置１の外周側には、セル領域の形成されていない外部電極形成部３が設けられている。このセル領域の形成されていない外部電極形成部３は、ＩＧＢＴのセルが形成されているセル形成領域２を環状あるいは囲む形状にて包囲している。
ここで、セル領域の形成されていない上記外部電極形成部３には、周知の接続電極（ボンディングパッド）やゲートバスライン等の外部電極２Ａが配置されている。
本実施形態においては、ボンディングパッドを形成する外部電極形成部３を設けるために、セル形成領域２が部分的に内側に凹んだ形状となっており、この結果、中央側のセル領域（Ｐ型ベース領域１０４）の延伸長が他のセル領域の延伸長よりも短くなっている。
【００２６】
本実施形態のＩＧＢＴにおいて、コレクタ電極１１０とＮバッファ層１０２とを電気的に接続するＮ型半導体領域１０１（コレクタショート領域）が形成されている。
しかしながら、その形成される領域が従来のＩＧＢＴと異なり、コレクタショート領域１０１はＩＧＢＴが形成されているセル形成領域２にのみ配置され、セル領域の形成されていない外部電極形成部３にはＮ型半導体領域１０１（コレクタショート領域）を配置しない。
さらに、Ｎ型半導体領域１０１は、図１に示すように、平面視において、互いに離間した拡散層として形成され、Ｎ型ベース領域１０４と重なり、かつ外周がＮ型ベース領域１０４に含まれる位置に、Ｎ型ベース領域１０４の長尺方向に配列して、複数個が設けられている。
【００２７】
上述した構成により、図３（ａ）の半導体装置１の断面構造の概念図に示すように、順方向バイアスが印加された状態から、逆バイアスが印加された状態に遷移した後、コレクタショート領域１０１近傍、すなわちセル形成領域２におけるＮ型バッファ層１０２及びＮ型ベース層１０３から、キャリア（電子）がＮ型半導体領域（コレクタショート領域）１０１へ移動して、コレクタ電極１１０から電流として流れる。
しかしながら、Ｎ型半導体領域１０１（コレクタショート領域）が形成されていない外部電極形成部３におけるＮ型バッファ層１０２及びＮ型ベース層１０３に蓄積されているキャリアは、徐々に移動して、Ｎ型半導体領域１０１（コレクタショート領域）を介してコレクタ電極１１０へ電流として流れ排出される。
【００２８】
したがって、図３（ｂ）に示すように、微少電流Ｉが流れる時間が、外部電極形成部３にもＮ型半導体領域１０１（コレクタショート領域）が形成されている、すなわちユニバーサル基板全面にＮ型半導体領域１０１が形成されている従来例に比較し、期間ｔsに対して期間ｔdが長くなり、ｔd／ｔsの比が大きくなることでソフトリカバリ特性が実現できることになる。図３ｂにおいて、実線が本実施形態における電流Ｉの流れる状態を示し、破線が従来例における電流Ｉの流れる状態を示している。図３（ｂ）から判るように、接合ダイオードが短絡状態にある期間ｔsが従来例に比較して変化がないが、逆方向電圧が最大値になった時点から接合ダイオードの逆阻止機能が働く期間ｔd’を、従来例における期間ｔdに比較して長くすることができ、（ｔd’／ｔs）＞（ｔd／ｔs）の関係とし、従来例に比較して接合ダイオードのソフトリカバリー特性を改善させることができる。
【００２９】
また、他の実施形態として、図４に示す構造のＩＧＢＴに対応させることができる。
そして、半導体装置１の平面構造としては、一実施形態の図１と同様であり、本実施形態における半導体装置１（縦型のＩＧＢＴ）は、パッド等の外部引き出し用の電極である外部電極２Ａを形成する外部電極形成部２と、ＩＧＢＴのトランジスセルを形成するセル形成領域３とに分割され、Ｎ型半導体領域１０１（コレクタショート領域）がセル形成領域３にのみ、さらに詳細にいうと平面視にて、Ｎ型半導体領域１０１（コレクタショート領域）をＰ型ベース領域１０４Ａと重なる位置のみに形成し、外部電極形成部２に形成しない。
【００３０】
次に、図４において、半導体装置１の構造のコレクタ領域側（図の下部方向の側）に、一実施形態と同様に、セル形成領域２において、Ｐ型半導体領域（コレクタ領域）１００とＮ型半導体領域（コレクタショート領域）１０１とを交互に配置し、外部電極形成部３においてＰ型半導体領域１００が配置された所謂ユニバーサル基板上にＩＧＢＴが形成されている。
該ＩＧＢＴは、一実施形態と同様に、上記ユニバーサル基板上に、従来例と同様に、Ｎ型バッファ層１０２、さらにＮ型ベース領域１０３が順次、エピタキシャル成長法により形成されている。
【００３１】
また、Ｎ型ベース領域１０３の表面（図４の上部側の面）には、溝２００が長尺状に形成され、この溝２００の側壁と隣接して、複数のＰ型ベース領域１０４ＡがＰ型不純物の拡散処理により形成され、さらに、このＰ型ベース領域１０４Ａ内の表面にはＮ型不純物の拡散処理によりＮ型エミッタ領域１０５Ａが形成されている。
ここで、Ｎ型エミッタ領域１０５Ａも溝２００の側壁と隣接して形成されている。すなわち、Ｎ型エミッタ領域１０５Ａは、平面視において、Ｐ型ベース領域１０４Ａに含まれる位置に形成され、かつ深さもＰ型ベース領域１０４Ａより浅く形成され、完全にＰ型ベース領域１０４Ａに含まれる構造として形成されている。
また、各Ｐ型ベース領域１０４Ａ間に形成された溝２００は、ゲート電極と、Ｐ型ベース領域１０４Ａ及びＮ型エミッタ領域１０５Ａとの間を電気的に絶縁するため、内面にゲート絶縁膜１０６Ａが形成されている。
【００３２】
上記ゲート絶縁膜１０６Ａ内面にはゲート電極１０７Ａが形成されており、このゲート電極１０７Ａは図示しない絶縁膜により覆われている。すなわち、溝２００内には、該溝２００内面に、ゲート絶縁膜１０６Ａを介してゲート電極１０７Ａが形成されている。
Ｐ型ベース領域１０４Ａ及びＮ型エミッタ領域１０５Ａは、エミッタ電極１０９Ａを介して電気的に接続され、すなわち、Ｐ型ベース領域１０４ＡとＮ型エミッタ領域１０５Ａとの表面にはエミッタ電極１０９Ａが形成され、Ｐ型ベース領域１０４ＡとＮ型エミッタ領域１０５Ａとが電気的に接続されている。
また、ユニバーサル基板におけるＰ型半導体領域１００とＮ型半導体領域１０１との下面（図の下部側の面）には、コレクタ電極１１０が形成されている。これにより、Ｐ型半導体領域１００及びＮ型半導体領域１０１各々は、それぞれコレクタ領域，コレクタショート領域として機能することとなる。
【００３３】
Ｐ型ベース領域１０４Ａは、一実施形態と同様に、平面的に見て、すなわちＮ型ベース領域１０３の上面側から見ると、図１に示すように、帯状に延伸して複数形成（ストライプ状に）されている。
そして、Ｐ型ベース領域１０４Ａの上記延伸方向に直交する方向（図１のＡ−Ａ線）において、半導体装置１の断面を見ると、図示のように、半導体装置１の中央側に、複数のＰ型ベース領域１０４Ａが互いに離間して配置されている。この互いに分離されて配置されたＰ型ベース領域１０４Ａの内部に、それぞれＮ型エミッタ領域１０５Ａが形成されている。また、セル形成領域における溝２００の間にはＰ型ベース領域１０４Ａが帯状に形成され、このＰ型ベース領域１０４内表面においてＮ型エミッタ領域１０５Ａが対向して形成されている。
Ｎ型エミッタ領域１０５Ａは、Ｐ型ベース領域１０４Ａの外周縁に沿って、長尺方向に向かい帯状に延伸している。
【００３４】
上記Ｐ型ベース領域１０４Ａの帯状領域は、ゲート絶縁膜１０６Ａを介し、ゲート電極１０７Ａの側壁にゲート絶縁膜１０６を介して対向しており、周知のチャネル形成領域として機能する。すなわち、ゲート電極１０７Ａに（＋）の電圧が印加されることにより、ゲート電極１０７Ａに対向するＰ型ベース領域１０４Ａの側面、すなわち溝２００の側壁に接する領域にチャンネルが形成されてオン状態となり、Ｎ型エミッタ領域１０５ＡとＮ型ベース領域１０３とが電気的に導通状態となる。このため、図４の線視断面図に示すように、Ｎ型エミッタ領域１０５Ａ，Ｐ型ベース領域１０４Ａ及びＮ型ベース領域１０３の並びにて、それぞれの側面がゲート絶縁膜１０６Ａを介し、ゲート電極１０７Ａの側面に対して対向して形成されている。すなわち、Ｎ型エミッタ領域１０５Ａ，Ｐ型ベース領域１０４Ａ及びＮ型ベース領域１０３の順に階層構造となっている。
【００３５】
この帯状に伸びる１つのＰ型ベース領域１０４Ａと、このＰ型ベース領域１０４Ａ内部に形成されたＮ型エミッタ領域１０５Ａと、これに対応して形成されたゲート電極１０７Ａとによって、溝２００の側壁にチャネルを形成するＩＧＢＴの単一の素子領域（セル領域）が形成される。
上述したように、図１において、半導体装置１の中央側には、Ｐ型ベース領域１０４Ａが互いに離間して配置されている領域、すなわち複数のセル領域の配置されたセル形成領域２が設けられている。他の、動作については一実施形態と同様であるため、説明を省略する。一実施形態と同様に、Ｎ型半導体領域１０１はセル形成領域２と平面視にて重なる部分にのみ形成されている。
【００３６】
また、一実施形態及び他の実施形態ともに、ＩＧＢＴを以下に示す構造に変形して形成しても良い。
（１）Ｎ型バッファ層１０２を形成せずに、Ｐ型半導体領域１００及びＮ型半導体領域１０１が形成されるユニバーサル基板上に、直接Ｎ型ベース層１０３を形成した構造としても良い。
（２）Ｎ型半導体領域１０１（コレクタショート領域）は、Ｐ型ベース層１０４（または１０４Ａ）の下部に設けたが、平面視において長尺上に形成されたＰ型ベース層１０４の間に設けても良い（当然、セル形成領域の内部に形成）。
（３）Ｐ型ベース領域１０４（または１０４Ａ）を長尺形状のストライプ状に形成したが、長尺形状のＰ型ベース領域が直交する格子状、あるいは所定幅の領域に分割された島形状（アイランド形状）に形成してもよい。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による半導体装置１の平面視における平面構造を示す上面図である。
【図２】図１の線Ａ−Ａにおける半導体装置１の線視断面図である。
【図３】本実施形態におけるＮ型バッファ層１０２及びＮ型ベース層１０３とからのキャリア（電子）のコレクタショート領域１０１への移動を説明する概念図である。
【図４】本発明の他の実施形態による半導体装置１の線Ａ−Ａ（図１）における半導体装置１の線視断面図である。
【図５】ＩＧＢＴのトランジスタ構造を示す断面図である。
【図６】ＩＧＢＴの等価回路を示す概念図である。
【図７】順方向電圧印加時及び逆方向印加時におけるコレクタショート領域１０１からのキャリアの排出動作について説明する概念図である。
【符号の説明】
【００３８】
１０１…コレクタショート領域
１０２…Ｎ型バッファ層
１０３…Ｎ型ベース層
１０４，１０４Ａ…Ｐ型ベース層
１０５，１０５Ａ…Ｎ型エミッタ領域
１０６，１０６Ａ…ゲート絶縁膜
１０７，１０７Ａ…カソード電極
１０８…絶縁膜
１０９，１０９Ａ…エミッタ電極
１１０…コレクタ電極
２００…溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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