(57)【要約】【課題】被試験デバイスに出力されるデジタル信号とアナログ信号との切替機能を維持しつつ、デジタル信号の波形品位を安価な手段で向上させるＩＣテスタ用信号出力装置を提供する。【解決手段】デジタルＩ／Ｏ２００からデジタル信号をＤＵＴ１４０に出力する場合には、第１のリレーＳＷ１をＯＮ、第２および第４のリレーＳＷ２、ＳＷ４をＯＦＦ、第３のリレーＳＷ３をＯＦＦとする。このとき、インダクタＬ２により、インピーダンスは高くなる。また、第２のリレーＳＷ２に第３のリレーＳＷ３を直列に接続したことによって、それらリレーのＯＦＦ容量がコンデンサとして機能し、コンデンサが直列に接続されたのと等価にみなせるため、第２のリレーＳＷ２の見かけ上のＯＦＦ容量が小さくなる。【選択図】図２
2008151729.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を出力するデジタル信号出力部と、
一端を前記デジタル信号出力部に、他端を被試験デバイスに接続する第１のリレーと、
アナログ信号を出力するアナログ信号出力部と、
一端を前記アナログ信号出力部に、他端を前記被試験デバイスに接続する第２のリレーとを含み、
第１のリレーと第２のリレーとが排他的に開閉するＩＣテスタ用信号出力装置において、
前記アナログ信号出力部と前記第２のリレーとの間に直列に挿入される第１のインダクタと、
一端を前記第２のリレーの前記インダクタ側端子に、他端をグランドに接続する第３のリレーとをさらに含むことを特徴とする、ＩＣテスタ用信号出力装置。
【請求項２】
前記第１、第２、第３のリレーは半導体リレーであることを特徴とする、請求項１に記載のＩＣテスタ用信号出力装置。
【請求項３】
前記第１のリレーと、前記第１のリレーと第２のリレーとの接点との間に直列に挿入される第２のインダクタと、
前記接点と前記被試験デバイスとの間に直列に挿入される第３のインダクタとをさらに含むことを特徴とする、請求項１または２に記載のＩＣテスタ用信号出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば集積回路や大規模集積回路などの被試験デバイスの電気的試験を行うＩＣテスタ用信号出力装置に関するものである。
【背景技術】
【０００２】
近年、集積回路（ＩＣ：Integrated Circuit）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速で複雑な工程が要求されている。このような試験を行うＩＣテスタにおいて、被試験デバイス（Device Under Test：以下「ＤＵＴ」という。）には、メモリ、大規模集積回路（ＬＳＩ：Large Scale Integration）、ＳＯＣ（System On a Chip：システムＬＳＩともよばれる）などが含まれる。なおＳＯＣとは、特定機能を実現する複数の回路を組み合わせて、１つのチップに混載したＬＳＩである。
【０００３】
電気的試験を行うＤＵＴに与えられる波形は、ＩＣテスタのテストヘッドに搭載された中継ボード（中継カードまたはピンエレクトロニクスとも呼ばれる）で生成される。ただし、特許文献１に記載のように、ＤＵＴのすべてのピンがデジタルピンとは限らないことから、一般的なＩＣテスタは、デジタルピンにデジタル試験信号を出力するデジタル信号出力部と、アナログピンにアナログ試験信号を出力するＤＣ（Direct Current）モジュールの、２つの信号系統が設けられている。
【０００４】
そして、デジタル信号出力部からＤＵＴへのデジタル試験信号の出力の合間に、アナログ信号出力部によるアナログ試験信号の割り込みが生じる。
【特許文献１】特開平９−１８９７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、デジタル／アナログ信号の切替はリレーによるスイッチングで行われているため、デジタル信号出力部の波形品位は、割り込み経路が存在することによって悪化してしまう。その主たる要因は、アナログ信号出力部側に設けられたリレーのＯＦＦ容量である。すなわち、アナログ信号出力部との接続がリレーによって切断されていても、リレーのＯＦＦ容量がコンデンサとして機能してしまい、デジタル信号出力部の波形が、完全に切断されているべきアナログ信号出力部側の影響を受けて鈍ってしまうからである。
【０００６】
本発明はこのような課題に鑑み、メンテナンス性が良好で、安価であり、実装面積も少ない要素によって、デジタル信号出力部の波形品位を向上させるＩＣテスタ用信号出力装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は上述の課題を解決するために、デジタル信号を出力するデジタル信号出力部と、一端をデジタル信号出力部に、他端を被試験デバイスに接続する第１のリレーと、アナログ信号を出力するアナログ信号出力部と、一端をアナログ信号出力部に、他端を被試験デバイスに接続する第２のリレーとを含み、第１のリレーと第２のリレーとが排他的に開閉するＩＣテスタ用信号出力装置において、アナログ信号出力部と第２のリレーとの間に直列に挿入される第１のインダクタと、一端を第２のリレーのインダクタ側端子に、他端をグランドに接続する第３のリレーとをさらに含むことを特徴とする。
【０００８】
上述の構成によれば、第２の線路に挿入されたインダクタと、第３のリレーとにより、デジタル信号出力部から出力されるデジタル信号の波形品位が向上する。
【０００９】
これは、第２の線路に挿入されたインダクタにより、第２の線路を交流回路として見た場合のインピーダンスが高くなるからである。このようにインピーダンスのミスマッチングが補償されることにより、デジタル信号出力部から被試験デバイスへ出力されるデジタル信号の波形品位が向上する。
【００１０】
また、元来、アナログ信号出力部から被試験デバイスへアナログ信号が出力される第２の線路には、大電流が流れるため、抵抗が挿入できなかったところ、インダクタは、アナログ信号出力部から被試験デバイスへアナログ信号が出力されている際に、小さな抵抗にすぎないため、問題を生じない。
【００１１】
一方、第２のリレーに第３のリレーを直列に接続することによって、リレーのＯＦＦ容量がコンデンサとして機能し、コンデンサが直列に接続されたのと等価になるため、見かけ上のＯＦＦ容量が小さくなる。また、第３のリレーは他端がグランドに接続されていて、アナログ信号出力部からの大電流が流れないため、耐圧を満たす範囲で、低ＯＦＦ容量のリレーを選定すればよい。
【００１２】
なお、第３のリレーは、デジタル信号出力部・アナログ信号出力部のいずれの動作時にもＯＦＦである。それにも拘らずこれが必要とされる理由は、ＤＵＴの出力ピンをグランドに固定する用途があるからである。
【００１３】
上述の構成において、第１、第２、第３のリレーは半導体リレーとしてよい。メカリレーと異なり、メンテナンス性が良好であり、安価であり、実装面積が少なくて済むからである。
【００１４】
本発明は、上述の構成において、第１のリレーと、第１のリレーと第２のリレーとの接点との間に直列に挿入される第２のインダクタと、接点と被試験デバイスとの間に直列に挿入される第３のインダクタとをさらに含んでよい。
【００１５】
第２のリレーは第３のリレーと直列に接続されて容量は小さくなっているため、インピーダンスが低下するところを持ち上げる役割を果たす上記２つのインダクタ値は小さくて済む。これにより、ＬＣＬによって構成されるローパスフィルタによる帯域制限の程度も緩和される。よって、波形の鈍り（なまり）具合が軽減され、デジタル信号出力部からのデジタル試験信号の立ち上がり時間、立ち下り時間のデグレードは抑制される。
【発明の効果】
【００１６】
本発明によれば、安価なインダクタとリレーのみを追加することにより従来のデジタル信号出力部・アナログ信号出力部の切替機能を維持しつつ、デジタル信号出力部より出力されるデジタル信号の波形品位が向上する。しかも、本発明は、メンテナンス性が良く、安価で、実装面積の少ない要素を追加することによって実現可能である。
【発明を実施するための最良の形態】
【００１７】
次に添付図面を参照して本発明によるＩＣテスタ用信号出力装置の実施形態を詳細に説明する。図中、本発明に直接関係のない要素は図示を省略する。また、同様の要素は同一の参照符号によって表示する。
【００１８】
図１は、本発明によるＩＣテスタ用信号出力装置の実施形態を適用可能なＩＣテスタの全体図である。図１に示すＩＣテスタ１００は、本体１１０と、テストヘッド１２０とを含んで構成される。テストヘッド１２０にはパフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。本実施形態においては、ＤＵＴ１４０として、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＳＯＣ（System On a Chip：システムＬＳＩともよばれる）などを対象としている。
【００１９】
上記本体１１０は、制御コンピュータ１１２を介して設定された試験工程を遂行する制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備える中継カード１２２とが設けられる。中継カード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能であり、ＤＵＴ１４０を載設可能な構造となっていて、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。
【００２０】
（第１の実施形態）
図２は図１に示す中継カード１２２のブロック図である。本発明によるＩＣテスタ用信号出力装置の第１の実施形態は、中継カード１２２として実現されている。中継カード１２２は、デジタル信号をＤＵＴ１４０へ出力するデジタル信号出力部であるデジタルＩ／Ｏ（Input/Output）２００と、一端をデジタルＩ／Ｏ２００に、他端をＤＵＴ１４０に接続する第１のリレーＳＷ１と、アナログ信号をＤＵＴ１４０へ出力するアナログ信号出力部であるＤＣモジュール２１０と、一端をＤＣモジュール２１０に、他端をＤＵＴ１４０に接続して、ＤＣモジュール２１０のForceをＯＮ／ＯＦＦする第２のリレーＳＷ２とを含む。そして、第１のリレーＳＷ１と第２のリレーＳＷ２とは、排他的に開閉する。
【００２１】
また、第４のリレーＳＷ４はＤＣモジュール２１０のSenseをＯＮ／ＯＦＦするものであり、この経路には電流がほとんど流れないため、抵抗を挿入することができ、結果的に、デジタルＩ／Ｏ２００からのデジタル信号の波形品位にはさほど影響を及ぼさない。
【００２２】
一方、問題となるのは、ＤＣモジュール２１０側のリレーＳＷ２である。リレーＳＷ２は、点線で示すように、仮想的にコンデンサとして機能するため、そのＯＦＦ容量に比例した電荷が、線路２０４から線路２０６側に吸引されてしまうからである。しかも、線路２０６には、上述のように、ＤＣモジュール２１０のForceが印加され、大電流が流れるために、抵抗を挿入して上記のような波形品位の低下を抑止することができない。
【００２３】
そこで、本実施形態の特徴は、ＤＣモジュール２１０と第２のリレーＳＷ２との間に直列に挿入される第１のインダクタＬ１と、一端を第２のリレーＳＷ２のインダクタＬ１側端子に、他端をグランドに接続する第３のリレーＳＷ３とで構成される追加回路３００を設けたことである。
【００２４】
図３は図２に示す各リレーＳＷ１〜ＳＷ４のＯＮ／ＯＦＦ制御を示す図である。図３に示すように、デジタルＩ／Ｏ２００からデジタル信号をＤＵＴ１４０に出力する場合には、第１のリレーＳＷ１をＯＮ、第２および第４のリレーＳＷ２、ＳＷ４をＯＦＦ、第３のリレーＳＷ３をＯＦＦとする。
【００２５】
このとき、線路２０６に挿入されたインダクタＬ１により、線路２０６を交流回路の一部として見た場合に、インピーダンスは高くなる。インピーダンスが高くなれば、デジタルＩ／Ｏ２００からＤＵＴ１４０へ出力されるデジタル信号は、ＤＣモジュール２１０側から受ける影響が減少し、その波形品位は向上する。
【００２６】
またこのとき、第２のリレーＳＷ２に第３のリレーＳＷ３を直列に接続したことによって、各リレーのＯＦＦ容量により、コンデンサを擬似的に直列に接続したものと等価になるため、第２のリレーＳＷ２の見かけ上のＯＦＦ容量が小さくなる。
【００２７】
以上のように、インダクタＬ１と、第３のリレーＳＷ３とにより、デジタルＩ／Ｏ２００から出力されるデジタル信号の波形品位が向上する。
【００２８】
図３に示すように、ＤＣモジュール２１０からアナログ信号をＤＵＴ１４０に出力する場合には、第１のリレーＳＷ１をＯＦＦ、第２および第４のリレーＳＷ２、ＳＷ４をＯＮ、第３のリレーＳＷ３をＯＦＦとする。
【００２９】
元来、ＤＣモジュール２１０からＤＵＴ１４０へアナログ信号が出力される第２の線路２０６には、大電流が流れるため、抵抗が挿入できなかったところ、インダクタＬ１は、ＤＣモジュール２１０からＤＵＴ１４０へアナログ信号が出力される際に、小さな抵抗に相当するにすぎないため、問題を生じないという利点がある。
【００３０】
またこのとき、第３のリレーＳＷ３は他端がグランドに接続されていて、ＤＣモジュール２１０からの大電流が流れないため、耐圧を満たす範囲で、低ＯＦＦ容量のリレーを選定すればよいという利点もある。
【００３１】
なお、第３のリレーＳＷ３は、デジタルＩ／Ｏ２００・ＤＣモジュール２１０のいずれの動作時にもＯＦＦである。それにも関わらず必要な理由は、ＤＵＴ１４０の出力ピンをグランドに固定するという用途があるからである。
【００３２】
第１〜第３のリレーＳＷ１、ＳＷ２、ＳＷ３は、半導体リレーとしてよい。メカリレーと異なり、メンテナンス性が良好であり、安価であり、実装面積が少なくて済むからである。
【００３３】
（第２の実施形態）
図４は本発明の第２の実施形態を示す中継カード２２２のブロック図である。以下、図４について、図２との相違点についてのみ説明する。
【００３４】
図４に示すように、中継カード２２２の特徴は、  本発明は、上述の構成において、第１のリレーＳＷ１と、第１のリレーＳＷ１と第２のリレーＳＷ２との接点２０２との間に直列に挿入される第２のインダクタＬ２と、接点２０２とＤＵＴ１４０との間に直列に挿入される第３のインダクタＬ３とをさらに含むことである。これらインダクタＬ２、Ｌ３の目的は、第２のリレーＳＷ２の存在によりインピーダンスが低下してしまうのを持ち上げることである。
【００３５】
しかし、第２のリレーＳＷ２は第３のリレーＳＷ３と直列に接続されて既にＯＦＦ容量が小さくなっているため、低下したインピーダンス持ち上げる役割を果たす上記２つのインダクタＬ２、Ｌ３のインダクタンスは小さくて済むという利点がある。これにより、インダクタＬ２、Ｌ３およびリレーＳＷ２で構成される仮想的なＬＣＬによるローパスフィルタによる帯域制限の程度も減少する。よって、デジタルＩ／Ｏ２００から出力されるデジタル試験信号の波形の鈍りは軽減され、信号の立ち上がり時間、立ち下り時間のデグレードは抑制される。
【００３６】
（比較例）
図５は本発明の実施形態である図２および図４の中継カード１２２、２２２との比較例を示す中継カード３２２のブロック図である。図６は図５に示す各リレーＳＷ１、ＳＷ２、ＳＷ４のＯＮ／ＯＦＦ制御を示す図である。
【００３７】
図５について、本発明の実施形態である図２および図４と、以下、比較する。デジタルＩ／Ｏ２００からＤＵＴ１４０へのデジタル試験信号の出力の合間に、ＤＣモジュール２１０からアナログ試験信号の割り込みが生じる。この時、デジタルＩ／Ｏ２００の波形品位は、ＤＣモジュール２１０側の影響を受けて悪化する。主要因は、これまでも述べてきたように、リレーＳＷ２のＯＦＦ容量である。
【００３８】
ＤＣモジュール２１０側の線路２０６には、大電流が流れることが想定されるため、この線路２０６に抵抗を挿入することはできない。そこで、かかるＯＦＦ容量の影響を除去するため、以下の第１〜第３の対策が考えられるが、それぞれに欠点がある。
【００３９】
第１の対策は、ＤＣモジュール２１０をＤＵＴ１４０に接続するリレーＳＷ２をメカリレーとすることである。メカリレーを使用することにより、ＯＦＦ容量は小さくできる。しかしその反面、メンテナンス性が悪く、高価であり、実装面積が大きいなどのデメリットがある。
【００４０】
第２の対策は、リレーＳＷ２として、ＯＦＦ容量の小さい半導体リレーを用いることである。半導体リレーは寿命が長く、安価であり、実装面積が小さいなどのメリットがある。しかし、低ＯＦＦ容量かつ耐大電流かつ低ＯＮ抵抗の条件を満たす理想的なリレーは、現状存在しない。
【００４１】
第３の対策は、図５に示すように、インダクタＬ２、Ｌ３を用いることである。波形品位調整用に、ＤＣモジュール２１０をＤＵＴ１４０に対して接続するリレーＳＷ２の接続点２０２前後にインダクタＬ２、Ｌ３を入れ、擬似的に分布定数線路を形成すると、波形品位は若干向上する。つまり、ＤＣモジュール２１０をＤＵＴ１４０に接続するリレーＳＷ２のＯＦＦ容量がコンデンサとして機能してしまうためにインピーダンスが低下してしまうところ、仮想的なコンデンサが接続される点２０２の前後にインダクタＬ２、Ｌ３を挿入して、インピーダンスを持ち上げてやることにより、若干波形品質は向上する。
【００４２】
しかし、この方法は結果的に、仮想的なコンデンサ（Ｃ）とその接続点の前後に挿入された２つのインダクタＬ２、Ｌ３により、ＬＣＬのＴ型ローパスフィルタを形成し、伝送路帯域を狭小にしてしまう。これにより、高周波成分がカットされるという周波数特性の劣化をきたすため、デジタルＩ／Ｏ２００からのデジタル試験信号の立ち上がり時間、立ち下り時間のデグレードを引き起こす。すなわち、急峻な立ち上がり・立ち下がりが理想的なところ、緩慢に立ち上がり、立ち下がるという鈍りが生じてしまい、とりわけ高周波信号の応答が鈍ってしまう。
【００４３】
一方、本発明の実施形態によれば、安価なインダクタとリレーのみを追加することにより、従来のデジタルＩ／Ｏ２００・ＤＣモジュール２１０の切替機能を維持しつつ、デジタルＩ／Ｏ２００より出力されるデジタル信号の波形品位が向上する。しかも、本発明の実施形態は、メンテナンス性が良く、安価で、実装面積の少ないインダクタとリレーのみを追加することによって実現可能である。
【００４４】
さらに、図４について既に述べたように、本発明の第２の実施形態によれば、第２のリレーＳＷ２は第３のリレーＳＷ３と直列に接続されて既にＯＦＦ容量が小さくなっているため、低下したインピーダンス持ち上げる役割を果たすべき２つのインダクタＬ２、Ｌ３のインダクタンスは小さくて済む。これにより、インダクタＬ２、Ｌ３およびリレーＳＷ２で構成される仮想的なＬＣＬによるローパスフィルタによる帯域制限の程度も減少する。よって、波形の鈍りも、比較例のものより軽減され、デジタルＩ／Ｏ２００からのデジタル試験信号の立ち上がり時間、立ち下り時間のデグレードは抑制される。
【００４５】
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００４６】
本発明は、例えば集積回路や大規模集積回路などの被試験デバイスの電気的試験を行うＩＣテスタ用信号出力装置に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明によるＩＣテスタ用信号出力装置の実施形態を適用可能なＩＣテスタの全体図である。
【図２】本発明の第１の実施形態を示す、図１に示す中継カードのブロック図である。
【図３】図２に示す各リレーのＯＮ／ＯＦＦ制御を示す図である。
【図４】本発明の第２の実施形態を示す中継カードのブロック図である。
【図５】図２および図４の中継カードとの比較例を示す中継カードのブロック図である。
【図６】図５に示す各リレーのＯＮ／ＯＦＦ制御を示す図である。
【符号の説明】
【００４８】
１００  ＩＣテスタ
１２２、２２２、３２２  中継カード
１４０  ＤＵＴ
２００  デジタルＩ／Ｏ
２１０  ＤＣモジュール
３００  追加回路
Ｌ１、Ｌ２、Ｌ３  インダクタ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４  リレー
【図１】
2008151729.tif 000003
【図２】
2008151729.tif 000004
【図３】
2008151729.tif 000005
【図４】
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【図５】
2008151729.tif 000007
【図６】
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