(57)【要約】【課題】データ読み出しの時間を短縮して、試験全体の効率の向上を実現した半導体試験装置を提供する。【解決手段】半導体試験装置１００は、制御部１０１によりデータが割り当てられる格納位置を設定し、ＤＵＴ２００からの信号をデータ格納部１０８ａ，１０８ｂ，１０８ｃに格納し、これに応じて、レジスタ１０９ａ，１０９ｂ，１０９ｃの読み出しの制限を設定する。そして、データ演算部１１０により読み出しの制限に従ってデータ格納部１０８ａ，１０８ｂ，１０８ｃの格納位置から１回の読み出しで５ビット全てのデータを読み出し、判定部１１１によりデータの判定処理を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ格納部が有する複数の格納位置のうち、データが格納されていない格納位置からの読み出しの制限を設定する制限設定部と、
前記制限設定部により設定された読み出しの制限に従って、データ格納部に格納されたデータを読み出すデータ読出部と、
前記データ読出部により読み出されたデータに基づいて試験判定を行うデータ判定部とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象から出力されるデータを格納するための複数の格納位置を有するデータ格納部と、
前記複数の格納位置のうちデータが格納された格納位置を把握して、データが格納されていない格納位置からの読み出しの制限を設定する制限設定部と、
前記制限設定部により設定された読み出しの制限に従って、データ格納部に格納されたデータを読み出すデータ読出部と、
前記データ読出部により読み出されたデータに基づいて試験判定を行うデータ判定部とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記制限設定部は、各データ格納部間で重複する格納位置からデータが読み出されることを規制する内容の設定を行うことを特徴とする半導体試験装置。
【請求項４】
請求項２または３に記載の半導体試験装置において、
前記制限設定部は、
前記データ格納部内の各格納位置に接続され、かつ、各格納位置から出力されたデータの通過を制限するレジスタであることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスやＩＣデバイス等の半導体デバイスを試験する半導体試験装置に係り、特に、半導体デバイスからデータを効率よく読み出す回路構成に関するものである。
【背景技術】
【０００２】
従来より、メモリデバイスやＩＣデバイス等の半導体デバイスである被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を入力して動作を試験する半導体試験装置では、試験において試験信号に応じてＤＵＴから出力されたデータを複数のピンごとの格納部に格納し、各ピンを介して格納部に格納されたデータを読み出して、このデータに対して正常な動作を示すデータとの比較を行って良否の判定を行っている。
【０００３】
以下の特許文献１に記載されたＩＣ試験装置のレジスタデータ書き込み方式では、被測定ＩＣのピンに関するデータを格納する複数のピンレジスタ群の中から同じ内容のデータが書き込まれるレジスタをグループ化し、これらレジスタを特定するためのレジスタセレクトデータをグループ設定レジスタに格納する。そして、書き込み手段は、グループ設定レジスタに格納されているレジスタセレクトデータに基づいて、ピンレジスタ群の中の対応するレジスタに被測定ＩＣのピンに関するデータを同時に書き込むことにより、同じ内容のデータを１回の書き込みで行い、書き込み時間を大幅に短縮している（例えば、特許文献１参照。）。
【特許文献１】特開平９−７２９４５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されたＩＣ試験装置のレジスタデータ書込み方式では、ピンレジスタ群の中の対応するレジスタにデータを書き込む際には、レジスタセレクトデータに基づいて１回の書き込みで同時に書き込んでいるが、ピンレジスタ群に書き込まれたデータを読み出す際には、複数回にわたって各ピンレジスタ群ごとに読み出しの処理を行わなければならない。
【０００５】
この場合、各ピンレジスタ群ごとに複数回読み出しの処理を行ってデータを収集する必要があるため読み出しの時間が長くかかり、データを読み出して正常な動作を示すデータとの比較を行って良否の判定を行うまでの処理に要する時間が長くなる。
【０００６】
そこで本発明は、データ読み出しの時間を短縮して、試験全体の効率の向上を実現した半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
以上のような課題を達成するために、本発明に係る半導体試験装置は、データ格納部が有する複数の格納位置のうち、データが格納されていない格納位置からの読み出しの制限を設定する制限設定部と、前記制限設定部により設定された読み出しの制限に従って、データ格納部に格納されたデータを読み出すデータ読出部と、前記データ読出部により読み出されたデータに基づいて試験判定を行うデータ判定部とを備えたことを特徴とする。
【０００８】
このような構成により、データ読出部は、制限設定部によって設定された読み出しの制限に従って、データが格納されていない格納位置から読み出しを行わずに、データが格納されている格納位置からのみ読み出しを行うことができる。データを読み出す必要がない格納位置からの読み出しを省略することで、複数のデータ格納部から同時に読み出しを行うことができ、読み出しの回数を少なくしてデータ読み出しにかかる時間を短縮し、試験全体の効率の向上を実現できる。
【０００９】
また、本発明に係る他の半導体試験装置は、被試験対象から出力されるデータを格納するための複数の格納位置を有するデータ格納部と、前記複数の格納位置のうちデータが格納された格納位置を把握して、データが格納されていない格納位置からの読み出しの制限を設定する制限設定部と、前記制限設定部により設定された読み出しの制限に従って、データ格納部に格納されたデータを読み出すデータ読出部と、前記データ読出部により読み出されたデータに基づいて試験判定を行うデータ判定部とを備えたことを特徴とする。
【００１０】
このような構成により、データが格納されたデータ格納部内の格納位置を把握して、データが格納されていない格納位置からの読み出しの制限を設定し、データが格納されていない格納位置から読み出しを行わずに、データが格納されている格納位置からのみ読み出しを行う。その結果、データを読み出す必要がない格納位置からの読み出しを省略することで、複数のデータ格納部から同時に読み出しを行うことができ、読み出しの回数を少なくしてデータ読み出しにかかる時間を短縮し、試験全体の効率の向上を実現できる。
【００１１】
上述の半導体試験装置において、前記制限設定部は、各データ格納部間で重複する格納位置からデータが読み出されることを規制する内容の設定を行うこととしても良い。
【００１２】
この場合、各データ格納部間で重複する格納位置からデータが読み出されないように規制する内容の設定が行われているので、データ読出部は各データ格納部間で重複しない格納位置から同時にデータを読み出す処理を行う。各データ格納部間でデータの衝突がない格納位置から読み出しを行うことにより、１回の読み出しで各データ格納部からデータを読み出すことができ、データ読み出しにかかる時間を短縮し、試験全体の効率の向上を実現できる。
【００１３】
また、上述の半導体試験装置において、前記制限設定部は、前記データ格納部内の各格納位置に接続され、かつ、各格納位置から出力されたデータの通過を制限するレジスタであっても良い。このような構成により、レジスタに対して読み出しの制限を設定し、複数のデータ格納部から同時に読み出しを行うことができ、読み出しの回数を少なくしてデータ読み出しにかかる時間を短縮し、試験全体の効率の向上を実現できる。
【発明の効果】
【００１４】
本発明に係る半導体試験装置によれば、データ読み出しの時間を短縮して、試験全体の効率の向上を実現できるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は本実施の形態における半導体試験装置１００の全体構成を示す説明図である。本実施の形態における半導体試験装置１００は、被試験対象（以下、ＤＵＴと称する。）２００の試験時の全体動作を制御する制御部１０１を備えている。この制御部１０１は、図示しないメモリに記憶されたプログラムを実行することにより、半導体試験装置１００を構成する各部を用いて試験信号のＤＵＴ２００への出力、ＤＵＴ２００からの信号の読み出し、演算、判定等の全体動作を制御する機能を有する。
【００１６】
また、半導体試験装置１００は、ＤＵＴ２００を試験するための試験信号をパターンジェネレータ１０２で発生させて、この試験信号をタイミング調整部１０３により出力タイミングを調整してＤＵＴ２００にドライバ１０４を介して出力する。そして、ＤＵＴ２００からの各ピンごとの信号をコンパレータ１０５を介してＳ／Ｐ（シリアル／パラレル）変換部１０６に入力し、ここでシリアル信号からパラレル信号に変換する。この変換されたパラレル信号は、マルチプレクサ１０７によって例えば５ビット等の複数ビットのデータとして伝送され、データ格納部１０８ａ，１０８ｂ，１０８ｃに格納される。
【００１７】
データ格納部１０８ａ，１０８ｂ，１０８ｃは、マルチプレクサ１０７により伝送された複数ビットのデータをそれぞれ対応する格納位置に個別に格納したり、外部からの読み出しに応じて各格納位置から個別にデータ演算部へデータを出力したりする機能を有する。また、データ格納部１０８ａ，１０８ｂ，１０８ｃは、予め割り当てられた格納位置にそれぞれ「０」または「１」のデータが格納される一方、データが格納されていない格納位置には、予め「０」が固定されて格納されている。例えば、図２に示すように、データ格納部１０８ａには、２ビット目、４ビット目の格納位置にデータが割り当てられ、２ビット目に「１」、４ビット目に「０」が格納されて「００１００」のデータがデータ格納部１０８ａに格納される。
【００１８】
半導体試験装置１００は、各データ格納部１０８ａ，１０８ｂ，１０８ｃの各ビットごとのデータ線に接続されたレジスタ１０９ａ，１０９ｂ，１０９ｃを備えている。レジスタ１０９ａ，１０９ｂ，１０９ｃは、データ格納部１０８ａ，１０８ｂ，１０８ｃの各格納位置からのデータ線に接続されており、ここにはデータ線上のデータの通過を制限するための複数のビットが設定されている。制御部１０１の設定動作に応じてデータ格納部１０８ａ，１０８ｂ，１０８ｃのデータが割り当てられた格納位置に応じた箇所にデータの通過を可能とする「０」が設定され、データが割り当てられていない格納位置に応じた箇所にデータの通過を制限する「１」が設定される。データ格納部１０８ａ，１０８ｂ，１０８ｃの各格納位置のうちデータが格納されていない格納位置からの読み出しが制限されるものとなっている。
【００１９】
例えば、図２に示すように、レジスタ１０９ａには、データ格納部１０８ａの２ビット目、４ビット目の格納位置にデータが割り当てられていることに応じて、２ビット目、４ビット目の箇所に「０」が設定されて「０１０１１」のビットが設定されている。
【００２０】
なお、レジスタ１０９ａ，１０９ｂ，１０９ｃは、データ格納部１０８ａ，１０８ｂ，１０８ｃ間で重複する格納位置に「０」が同時に設定されないこととなっており、これにより重複する格納位置から同時にデータが読み出されることは規制されている。
【００２１】
更に半導体試験装置１００は、各データ格納部１０８ａ，１０８ｂ，１０８ｃからデータを読み出す処理を行うデータ演算部１１０を備えている。データ演算部１１０は、レジスタ１０９ａ，１０９ｂ，１０９ｃで設定した読み出しの制限に従ってデータ格納部１０８ａ，１０８ｂ，１０８ｃの格納位置からデータを読み出す機能を有する。
【００２２】
半導体試験装置１００は、データ演算部１１０が読み出し処理を行ったデータに基づいて試験の判定を行う判定部１１１を備えている。判定部１１１は、データ演算部１１０が読み出したデータを用いて、その内の各ビットによりＤＵＴ２００の各ピンごとの信号の試験判定を行う機能を有する。
【００２３】
続いて、本実施の形態における半導体試験装置１００の動作について図３に示すフローチャートを用いて詳細に説明する。まず、半導体試験装置１００の制御部１０１は、パターンジェネレータ１０２により試験信号を発生させ、タイミング調整部１０３、ドライバ１０４を介してＤＵＴ２００に試験信号を出力する。
【００２４】
ステップＳ２０１：ＤＵＴ２００から各ピンごとに試験信号に応じたデータの信号が出力されると、制御部１０１は、マルチプレクサ１０７に対してデータを割り当てる格納位置を設定し、コンパレータ１０５、Ｓ／Ｐ変換部１０６、マルチプレクサ１０７を介してデータをデータ格納部１０８ａ，１０８ｂ，１０８ｃに格納する処理を行う。制御部１０１は、マルチプレクサ１０７に対して予め決定された格納位置にデータを割り当てる設定を行い、マルチプレクサ１０７により、この設定に従ってＤＵＴ２００からの例えば５ビットのデータを各ビットごとに分けて、データ格納部１０８ａ，１０８ｂ，１０８ｃのデータが割り当てられた格納位置にそれぞれ格納する。
【００２５】
例えば図２に示すように、ＤＵＴ２００から出力される５ビットのデータは、データ格納部１０８ａの２，４ビット目、１０８ｂの１，３ビット目、１０８ｃの０ビット目にそれぞれ割り当てられた状態で格納される。
【００２６】
ステップＳ２０２：制御部１０１は、データ格納部１０８ａ，１０８ｂ，１０８ｃ内のデータが割り当てられた格納位置に応じて、レジスタ１０９ａ，１０９ｂ，１０９ｃの読み出しの制限を設定する処理を行う。制御部１０１は、ステップＳ２０１でマルチプレクサ１０７に対して設定したデータ格納部１０８ａ，１０８ｂ，１０８ｃ内のデータが割り当てられた格納位置を把握して、これに基づいてデータが割り当てられていない格納位置を判定する。データが割り当てられた格納位置に応じた箇所に「０」を設定し、データが割り当てられていない格納位置に応じた箇所に「１」を設定する。
【００２７】
例えば、図２に示すように、制御部１０１は、データ格納部１０８ａの２，４ビット目、１０８ｂの１，３ビット目、１０８ｃの０ビット目にデータが割り当てられたことを把握して、レジスタ１０９ａ，１０９ｂ，１０９ｃに「０１０１１」、「１０１０１」、「１１１１０」のビットを設定する。
【００２８】
ステップＳ２０３：制御部１０１は、データ演算部１１０によりレジスタ１０９ａ，１０９ｂ，１０９ｃで設定した読み出しの制限に従ってデータ格納部１０８ａ，１０８ｂ，１０８ｃの格納位置からデータを読み出す処理を行う。レジスタ１０９ａ，１０９ｂ，１０９ｃの読み出しの制限の設定の各ビットを参照し、「０」が設定された箇所に応じたデータ格納部１０８ａ，１０８ｂ，１０８ｃの格納位置から１回の読み出しでデータ格納部１０８ａ，１０８ｂ，１０８ｃから全てのデータを読み出す処理を行う。
【００２９】
例えば、図２に示すように、制御部１０１は、データ演算部１１０によりレジスタ１０９ａ，１０９ｂ，１０９ｃに「０１０１１」、「１０１０１」、「１１１１０」のビットが設定されていることに従って、データ格納部１０８ａの２，４ビット目に格納された「１」、「０」、１０８ｂの１，３ビット目に格納された「１」、「０」、１０８ｃの０ビット目に格納された「１」を読み出し、１回の読み出しで５ビットのデータを全て読み出す処理を行う。このとき、同時に読み出されるデータには、データ格納部１０８ａ，１０８ｂ，１０８ｃ間でアドレス（０〜４ビット目のいずれであるか）の重複がないので、１回の読み出しだけで０〜４ビット目まで全てのデータが揃う。
【００３０】
ステップＳ２０４：制御部１０１は、データ演算部１１０により読み出したデータを用いて判定部１１１によりデータの判定処理を行う。そして、そのデータを各ビットごとに予め用意された正常なデータ（期待値）と比較する処理、または、ＦＦＴ演算、ヒストグラム等の処理を行い、各ビットの位置に応じたＤＵＴ２００の各ピンごとの信号の試験判定を行う。
【００３１】
例えば、図２に示すように、制御部１０１は、データ演算部１１０によりデータ格納部１０８ａの２，４ビット目から読み出した「１」、「０」、１０８ｂの１，３ビット目から読み出した「１」、「０」、１０８ｃの０ビット目から読み出した「１」から「００１１１」のデータを得る。
【００３２】
そして、このデータを各ビットごとに比較処理を行い、「００１１１」のデータのうち、２，４ビット目のデータからデータ格納部１０８ａが接続されたピン、１，３ビット目のデータからデータ格納部１０８ｂが接続されたピン、０ビット目のデータからデータ格納部１０８ｃが接続されたピンの信号の試験判定を行う。
【００３３】
以上のように本実施の形態における半導体試験装置１００は、ＤＵＴ２００からの複数ビットの信号をデータ格納部１０８ａ，１０８ｂ，１０８ｃの割当位置に格納し、割り当てがない格納位置については、レジスタ１０９ａ，１０９ｂ，１０９ｃにより読み出しの制限を設定する。そして、データ演算部１１０により読み出しの制限に従ってデータ格納部１０８ａ，１０８ｂ，１０８ｃの格納位置から１回の読み出しで５ビット全てのデータを読み出し、判定部１１１によりデータの判定処理を行う。
【００３４】
すなわち、データ格納部１０８ａ，１０８ｂ，１０８ｃ間で重複する格納位置からデータが読み出されないように、データが割り当てられた格納位置から読み出しが可能に設定されているので、データ格納部１０８ａ，１０８ｂ，１０８ｃの各格納位置のうちデータが格納された格納位置のみから、重複する格納位置からのデータの衝突を起こすことなく１回の読み出しで５ビット全てのデータを読み出してデータ読み出しにかかる時間を短縮することができる。
【００３５】
このように、データ格納部１０８ａ，１０８ｂ，１０８ｃのデータが格納されておらず、読み出す必要がない格納位置からの読み出しを省略することで、複数のデータ格納部１０８ａ，１０８ｂ，１０８ｃから同時に読み出しを行うことができ、読み出しの回数を少なくしてデータ読み出しにかかる時間を短縮し、試験全体の効率の向上を実現できる。
【００３６】
この結果、複数のデータ格納部の数だけ複数回に分けてデータの読み出しを行い、ＯＲ演算を行って最終的なデータ（例えば００１１１）を得るという従来の技術と比較して、読み出しの回数を１回とすることができるし、また、データ格納部の個数をｎ個すると従来技術の１／ｎに時間を短縮できることから、それだけ試験効率を向上することができる。
【００３７】
〔他の実施の形態〕
上述の実施の形態においては、ＤＵＴ２００のピンごとに出力されデータ格納部１０８ａ，１０８ｂ，１０８ｃに格納されるデータを５ビットとしたが、これに限られず、他の複数ビットのデータにおいても本実施の形態を用いることができる。また、上述の実施の形態において、データ格納部は４以上設けられていても良い。
【図面の簡単な説明】
【００３８】
【図１】本実施形態における半導体試験装置の構成を示す説明図である。
【図２】本実施形態における半導体試験装置の読み出しの制限の設定の様子を示す説明図である。
【図３】本実施形態における半導体試験装置の動作を示すフローチャートである。
【符号の説明】
【００３９】
１００    半導体試験装置
１０１    制御部
１０２    パターンジェネレータ
１０３    タイミング調整部
１０４    ドライバ
１０５    コンパレータ
１０６    Ｓ／Ｐ変換部
１０７    マルチプレクサ
１０８ａ，１０８ｂ，１０８ｃ    データ格納部
１０９ａ，１０９ｂ，１０９ｃ    レジスタ
１１０    データ演算部
１１１    判定部
２００    被試験基板（ＤＵＴ）
【図１】
2008190974.tif 000003
【図２】
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【図３】
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