(57)【要約】【課題】出力クロックの変動を抑えることができる電圧制御発振回路およびＰＬＬ回路を提供する。【解決手段】この電圧制御発振回路によれば、第２の電源生成回路１−２が出力するゲート制御信号１０３,１０４によって、一部の反転回路１０−ｎの遅延時間を変更制御するが、残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間は第１の電源生成回路１−１によって一定に制御する。したがって、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来のように全ての反転回路の遅延時間を変更制御する場合に比べて小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備えることを特徴とする電圧制御発振回路。
【請求項２】
請求項１に記載の電圧制御発振回路において、
上記第１の電源回路は一定の電源電圧を出力し、
上記第２の電源回路は入力される制御電圧に応じた電源電圧を出力することを特徴とする電圧制御発振回路。
【請求項３】
請求項１に記載の電圧制御発振回路において、
ｍ個(ｍは２以上の自然数)の反転回路を有する第１のリングオシレータを備え、
上記ｎ個の反転回路を有するリングオシレータを第２のリングオシレータとしてを備え、
上記第１の電源回路は、
参照クロックと上記第１のリングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較して、この比較結果に応じた電源電圧を、上記第２のリングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に印加し、
上記第２の電源回路は、
入力される制御電圧に応じた電源電圧を出力することを特徴とする電圧制御発振回路。
【請求項４】
請求項１に記載の電圧制御発振回路を備え、
上記第１の電源回路は一定の電源電圧を出力し、
上記第２の電源回路は、
参照クロックと上記リングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較してこの比較結果に応じた電源電圧を出力することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、制御電圧に応じてクロックの周波数を可変できる電圧制御発振回路およびＰＬＬ(位相同期ループ)回路に関する。一例として、この発明は、基準クロックを元に別の周波数のクロックを生成するＰＬＬ回路に関し、ゲインが低く、ジッタも少なく、安定したクロック信号を得ることができる電圧制御発振回路およびＰＬＬ回路に関する。また、この発明は、例えば、高速データ通信の受信回路や、光ディクスの信号処理などで必要となるクロックを生成する場合に利用できる電圧制御発振回路およびＰＬＬ回路に関する。
【背景技術】
【０００２】
従来の電圧制御発振回路を図７に示す。この第１の従来例の電圧制御発振回路は、奇数個の反転回路１１３‐１〜１１３‐ｎをリング状に接続して構成したリングオシレータＲＯ１１３を有し、このリングオシレータＲＯ１１３からクロック２００を生成している。これらの反転回路１１３‐１〜１１３‐ｎの電源電圧２０１‐１〜２０１‐ｎと電源電圧２０２‐１〜２０２‐ｎの値を変更すると、各反転回路１１３‐１〜１１３‐ｎの遅延時間が変わり、クロックの発振周波数が変わる。
【０００３】
例えば、図８に示すように、電源電圧２０１‐１〜２０１‐ｎを上げ、電源電圧２０２‐１〜２０２‐ｎを下げると、遅延時間が短くなりクロック２００の発振周波数は上がる。逆に、電源電圧２０１‐１〜２０１‐ｎを下げ、電源電圧２０２‐１〜２０２‐ｎを上げると、遅延時間は長くなりクロック２００の発振周波数は下がる。ここで、反転回路１個当たりの遅延時間をｔ、反転回路の数をｎとすると、発振周波数ｆは、次式(１)のようになる。
ｆ＝１／（２×ｔ×ｎ）        … (１)
ここで、電源生成回路１００２で電源電圧２０１‐１〜２０１‐ｎと電源電圧２０２‐１〜２０２‐ｎを変更することで、図９に示す特性曲線Ｋ１００のように、電源電圧に応じた周波数のクロックを得ることができる。
【０００４】
ところで、上記従来の電圧制御発振回路は、図７に示す電源生成回路１００２を、外部から入力する制御電圧に応じて出力する電圧２０１,２０２を変更できるような電源生成回路にしたものである。
【０００５】
電圧制御発振回路で重要な要素は、発振周波数の揺らぎであるジッタを少なくすることである。電源電圧や温度などの揺らぎで制御電圧が変わると、リングオシレータＲＯ１１３の発振周波数が変動し、出力クロック２００にジッタが発生する。したがって、図９に示す特性曲線Ｋ１００の傾きが緩やかになれば、制御電圧の変動による発振周波数の変動は少なくなる。
【０００６】
そこで、発振周波数の変動を抑制する電圧制御発振回路が、特許文献１(特開平１１−６８５２３号公報)で開示されている(第２の従来例)。
【０００７】
この第２の従来例の構成を図１０に示す。この第２従来例では、反転回路１１６‐１〜１１６‐ｎを有する第１のリングオシレータＲＯ１１６を備え、この第１のリングオシレータＲＯ１１６の出力クロック４１０が位相比較回路１０９に入力される。この位相比較回路１０９は、出力クロック４１０と参照クロックの位相差に応じた信号を第１の電源生成回路１０４−１に出力し、この第１の電源生成回路１０４−１は位相比較回路１０９から入力される信号に応じて信号４０１,４０２を出力する。この信号４０１,４０２は、ｐＭＯＳトランジスタ１１７−１〜１１７−ｎ,１１８−１〜１１８−ｎのゲートに入力されると共に第２の電源生成回路１０４−２に入力される。この第２の電源生成回路１０４−２には上記信号４０１,４０２と制御電圧９０１が入力され、この信号４０１,４０２と制御電圧９０１に基づいて、第２の電源生成回路１０４−２は、信号４０３,４０４をｐＭＯＳトランジスタ１１４-１〜１１４-ｎ,ｎＭＯＳトランジスタ１１５-１〜１１５-ｎのゲートに入力する。これにより、第２の電源生成回路１０４−２は、第２のリングオシレータＲＯ１３が有する反転回路１１３−１〜１１３−ｎへ入力する電源電圧４０３−１,４０４−１〜４０３−ｎ,４０４−ｎを制御している。
【０００８】
このように、この第２従来例では、第１の電源生成回路１０４は第１のリングオシレータＲＯ１６から得られる出力クロック４１０を使って、所望の発振周波数に近い電源電圧を生成するような信号４０１,４０２を生成している。そして、第２の電源生成回路１０４−２は上記信号４０１,４０２と制御電圧９０１とを使って生成した信号４０３,４０４によって、第２のリングオシレータＲＯ１３を動作させ、所望の発振周波数の出力クロック４００を得るように構成している。この第２従来例では、第２の電源生成回路１０４‐２の構成を工夫し、制御電圧９０１から電源電圧生成用の信号４０３,４０４を生成する部分のゲインを抑えることで、ジッタの軽減を行っている。
【０００９】
ところが、この第２従来例でも、電源電圧４０３−１〜４０３−ｎと出力クロック４００の周波数との関係は、図９に示す第１従来例の特性Ｋ１００と同等となるので、これらの電源電圧４０３−１〜４０３−ｎにノイズが乗ると、出力クロック４００の周波数が大きく変動する。
【００１０】
また、図１１に、第３従来例としてのＰＬＬ回路を示す。この第３従来例は、参照クロック９００とリングオシレータの出力クロック６００の位相を位相比較回路９で比較する。この比較の結果、参照クロック９００よりも出力クロック６００の方が周波数が高い場合は、位相比較回路１００９は、電源生成回路１００６のゲート制御信号６０１,６０２を制御して、電源電圧６０１‐１〜６０１‐ｎを下げると共に電源電圧６０２‐１〜６０２‐ｎを上げて反転回路１１３−１〜１１３−ｎの遅延を大きくし、リングオシレータの出力クロック６００の周波数を下げる。一方、参照クロック９００よりも出力クロック６００の方が周波数が低い場合は、位相比較回路１００９は、電源生成回路１００６のゲート制御信号６０１,６０２を制御して、電源電圧６０１‐１〜６０１‐ｎを上げると共に電源電圧６０２‐１〜６０２‐ｎを下げて反転回路１１３−１〜１１３−ｎの遅延を小さくし、リングオシレータの出力クロック６００の周波数を上げる。このように、第３従来例において、電源電圧６０１‐１〜６０１‐ｎ,６０２‐１〜６０２‐ｎを変更して、出力クロック６００の周波数を変更させる様子の一例を図１２に示す。
【００１１】
しかし、この第３の従来例では、電源オン時に規定の周波数に到達する時間を短くするために電源生成回路１００６の応答速度を上げると、ノイズによる周波数の変動が大きくなるという問題がある。逆に、ノイズの影響を少なくするため電源生成回路６の応答速度を下げると、電源オン時に規定の周波数に到達する時間が長くなってしまう。
【特許文献１】特開平１１−０６８５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、この発明の課題は、出力クロックの変動を抑えることができる電圧制御発振回路およびＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明の電圧制御発振回路は、ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備えることを特徴としている。
【００１４】
この発明の電圧制御発振回路によれば、リングオシレータが有する複数の反転回路に供給する電源電圧を第１の電源回路と第２の電源回路とで分担しているので、一方の電源回路による電源電圧が変動した場合にも他方の電源回路による電源電圧が変動しないようにすることで、第１,第２の電源回路が供給する電源電圧が両方共変動することを回避して、出力クロックの変動を抑制できる。
【００１５】
例えば、第１の電源回路による電源電圧を極力変動しないように制御すると共に、第２の電源回路は制御電圧によって電源電圧が変化する従来通りの電源回路とする。
【００１６】
ここで、第１の電源回路で動作する反転回路の１個当たりの遅延時間をｔ１とし、上記第１の電源回路で動作する反転回路の数をｎ１個とし、第２の電源回路で動作する反転回路の１個当たりの遅延時間をｔ２とし、第２の電源回路で動作する反転回路の数をｎ２個とする。この場合、上記反転回路の遅延時間ｔ２の変動による上記リングオシレータの発振周波数ｆ１の変動は、従来に比べて少なくなる。
【００１７】
例えば、前述した従来例では、リングオシレータを構成する反転回路の１個当たりの遅延時間ｔ＝４ｎｓとし、反転回路の個数ｎ＝５個とすると、リングオシレータの発振周波数ｆ１０は、
ｆ１０＝１／（２×４×５）＝２５Ｍ(Ｈｚ)
となる。
【００１８】
ここで、遅延時間ｔ＝５ｎｓになったとすると、
ｆ１０＝１／（２×５×５）＝２０ＭＨｚ
となり、発振周波数ｆ１０が５ＭＨｚ低下する。
【００１９】
これに対し、本発明では、上記リングオシレータの発振周波数ｆ１は、次式(２)のようになる。
ｆ１＝１／（２×（ｔ１×ｎ１＋ｔ２×ｎ２））    … (２)
ここで、第１の電源回路による電源電圧を極力変動しないように制御することから、第１の電源回路で動作する反転回路の１個当たりの遅延時間ｔ１がほとんど変動しないことなる。
【００２０】
よって、この発明で、ｔ１＝ｔ２＝４ｎｓ、ｎ１=４個、ｎ２=１個とすると、
ｆ１＝１／（２×（４×４＋４×１））＝２５ＭＨｚ
となり、上記従来例と同じになるが、ここで、遅延時間ｔ２＝５ｎｓとすると、
ｆ１＝１／（２×（４×４＋５×１））＝２３.８ＭＨｚ
となる。よって、この発明によれば、発振周波数ｆ１の変動が、上記従来例に比べて、(５−１.２)ＭＨｚだけ減少することになる。すなわち、この一例では、従来例では発振周波数が５ＭＨｚだけ変動したのに対して、この発明では発振周波数は１.２ＭＨｚの変動で済んでおり、電源電圧の変動によるジッタへの影響が少なくなることが分かる。
【００２１】
また、一実施形態の電圧制御発振回路は、上記第１の電源回路は一定の電源電圧を出力し、上記第２の電源回路は入力される制御電圧に応じた電源電圧を出力する。
【００２２】
この実施形態の電圧制御発振回路によれば、第１の電源回路は一定の電源電圧を出力するから、第１の電源回路から電源電圧が供給される反転回路は遅延時間が安定している。よって、上述の例で説明した如く、第２の電源回路が出力する電源電圧の変動によって第２の電源回路から電源電圧が供給される反転回路の遅延時間が変動した場合でも、従来例に比べて、リングオシレータの発振周波数の変動幅を縮小できる。
【００２３】
また、一実施形態の電圧制御発振回路は、ｍ個(ｍは２以上の自然数)の反転回路を有する第１のリングオシレータを備え、
上記ｎ個の反転回路を有するリングオシレータを第２のリングオシレータとしてを備え、
上記第１の電源回路は、参照クロックと上記第１のリングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較して、この比較結果に応じた電源電圧を、上記第２のリングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に印加し、
上記第２の電源回路は、入力される制御電圧に応じた電源電圧を出力する。
【００２４】
この実施形態の電圧制御発振回路によれば、第１の電源回路では、参照クロックと第１のリングオシレータの出力クロックを利用して、第２のリングオシレータの(ｎ−ｋ)個の反転回路に出力する電源電圧の安定化を図れる。
【００２５】
また、一実施形態のＰＬＬ回路では、上記第１の電源回路は一定の電源電圧を出力し、
上記第２の電源回路は、
参照クロックと上記リングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較してこの比較結果に応じた電源電圧を出力する。
【００２６】
この実施形態のＰＬＬ回路によれば、電源オン時に規定の周波数に到達する時間が短く、かつノイズによる周波数の変動の少ないＰＬＬ回路を実現できる。
【発明の効果】
【００２７】
この発明の電圧制御発振回路によれば、リングオシレータが有する複数の反転回路に供給する電源電圧を第１の電源回路と第２の電源回路とで分担しているので、一方の電源回路による電源電圧が変動した場合にも他方の電源回路による電源電圧が変動しないようにすることで、第１,第２の電源回路が供給する電源電圧が両方共変動することを回避して、出力クロックの変動を抑制できる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
(第１の実施の形態)
図１に、この発明の電圧制御発振回路の第１実施形態の構成を示す。この第１実施形態は、ｎ個(ｎは２以上の自然数)の反転回路１０−１,１０−２,…,１０−ｎを有するリングオシレータＲＯ１０と、第１の電源生成回路１−１および第２の電源生成回路１−２を備える。
【００３０】
また、この第１実施形態は、ｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎとｎ個のｎＭＯＳトランジスタ１３−１,１３−２,…,１３−ｎを備える。このｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎは電源と反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに正の電源電圧１０１−１,１０１−２,…,１０３−ｎを供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタ１３−１,１３−２,…,１３−ｎは、グランドと反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに負の電源電圧１０２−１,１０２−２,…,１０４−ｎを供給するためのトランジスタである。
【００３１】
上記第１の電源生成回路１−１と(ｎ−１)個のｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)および(ｎ−１)個のｎＭＯＳトランジスタ１３−１,１３−２,…１３−(ｎ−１)が第１の電源回路を構成している。また、第２の電源生成回路１−２と１個のｐＭＯＳトランジスタ１１−ｎおよび１個のｎＭＯＳトランジスタ１３−ｎが第２の電源回路を構成している。
【００３２】
第１の電源生成回路１−１は、ｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)のゲートにゲート制御信号１０１を入力すると共に、ｎＭＯＳトランジスタ１３−１,１３−２,…,１３−(ｎ−１)のゲートにゲート制御信号１０２を入力する。また、第２の電源生成回路１−２は、ｐＭＯＳトランジスタ１１−ｎのゲートにゲート制御信号１０３を入力すると共に、ｎＭＯＳトランジスタ１３−ｎにゲート制御信号１０４を入力する。
【００３３】
この実施形態では、第１の電源生成回路１−１は、一定のゲート制御信号１０１をｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧１０１−１,１０１−２,…,１０１−(ｎ−１)が入力されるように制御する。また、第１の電源生成回路１−１は、一定のゲート制御信号１０２をｎＭＯＳトランジスタ１３−１,１３−２,…１３−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧１０２−１,１０２−２,…,１０２−(ｎ−１)が入力されるように制御する。この第１の電源生成回路１−１が出力するゲート制御信号１０１,１０２によって、反転回路１０−１,１０−２,…,１０−(ｎ−１)の遅延時間は一定になる。
【００３４】
一方、第２の電源生成回路１−２は、ゲート制御信号１０３および１０４を変更して、反転回路１０−ｎに入力される電源電圧１０３−ｎおよび１０４−ｎを変更する制御を行う。この第２の電源生成回路１−２の制御によって、反転回路１０−ｎの遅延時間が変更される。
【００３５】
したがって、この実施形態によれば、従来のように全ての反転回路の遅延時間を変更制御するのではなく、一部の反転回路１０−ｎの遅延時間を変更制御するが残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間を一定制御する。したがって、この実施形態によれば、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来に比べて小さい。図２に、この実施形態において、第２の電源生成回路１−２が制御する電源電圧１０３−ｎと出力クロック１００の周波数との関係特性Ｋ１を示す。この図２の関係特性Ｋ１によれば、図９に示した関係特性Ｋ１００に比べて、電源電圧の変動に対する出力クロックの周波数変動が抑えられていることが分る。
【００３６】
尚、上記第１実施形態では、第１の電源生成回路１−１が(ｎ−１)個の反転回路１０−１〜１０−(ｎ−１)に供給する電源電圧を制御し、第２の電源生成回路１−２が残り１個の反転回路１０−ｎに供給する電源電圧を制御したが、第１,第２の電源生成回路１−１,１−２による反転回路の制御個数の分担は(ｎ−１)個と１個に限定されないのは勿論である。すなわち、第１の電源生成回路１−１が(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路１０−１〜１０−(ｎ−ｋ)に供給する電源電圧を制御し、第２の電源生成回路１−２が残りｋ個の反転回路１０−(ｎ−ｋ＋１)〜１０−ｎに供給する電源電圧を制御してもよい。
【００３７】
(第２の実施の形態)
次に、図３に、この発明の電圧制御発振回路の第３実施形態の構成を示す。この第３実施形態は、ｎ個(ｎは２以上の自然数)の反転回路１６−１,１６−２,…,１６−ｎを有する第１のリングオシレータＲＯ１６と、ｎ個(ｎは２以上の自然数)の反転回路１０−１,１０−２,…,１０−ｎを有する第２のリングオシレータＲＯ１０と、第１の電源生成回路３−１、第２の電源生成回路３−２、および位相比較回路９を備える。
【００３８】
また、この第３実施形態は、ｎ個のｐＭＯＳトランジスタ１７−１,１７−２,…,１７−ｎとｎ個のｎＭＯＳトランジスタ１８−１,１８−２,…,１８−ｎを備える。このｎ個のｐＭＯＳトランジスタ１７−１,１７−２,…,１７−ｎは電源と反転回路１６−１,１６−２,…,１６−ｎとの間に接続され、反転回路１６−１,１６−２,…,１６−ｎに正の電源電圧を供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタｎＭＯＳトランジスタ１８−１,１８−２,…,１８−ｎは、グランドと反転回路１８−１,１８−２,…,１８−ｎとの間に接続され、反転回路１８−１,１８−２,…,１８−ｎに負の電源電圧を供給するためのトランジスタである。
【００３９】
また、この第３実施形態は、ｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎとｎ個のｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎを備える。このｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎは電源と反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに正の電源電圧を供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎは、グランドと反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに負の電源電圧を供給するためのトランジスタである。
【００４０】
そして、第１の電源生成回路３−１は、ｐＭＯＳトランジスタ１７−１,１７−２,…１７−ｎのゲートにゲート制御信号３０１を入力すると共に、ｎＭＯＳトランジスタ１８−１,１８−２,…,１８−ｎのゲートにゲート制御信号３０２を入力する。また、第１の電源生成回路１−１は、ｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)のゲートにゲート制御信号３０１を入力すると共に、ｎＭＯＳトランジスタ１２−１,１２−２,…,１２−(ｎ−１)のゲートにゲート制御信号３０２を入力する。
【００４１】
また、第２の電源生成回路３−２は、ｐＭＯＳトランジスタ１１−ｎのゲートにゲート制御信号３０３を入力すると共に、ｎＭＯＳトランジスタ１２−ｎのゲートにゲート制御信号３０４を入力する。
【００４２】
また、この第２実施形態では、第１のリングオシレータＲＯ１６の出力クロック３１０が位相比較回路９に入力される。この位相比較回路９は、参照クロック９００と出力クロック３１０との位相を比較して、両信号の位相差を検出し、この位相差に応じた信号を第１の電源生成回路３−１に出力する。すると、この第１の電源生成回路３−１は、位相比較回路９から入力される信号に応じてゲート制御信号３０１,３０２を出力する。
【００４３】
一方、第２の電源生成回路３−２は、入力される制御電圧９０１に応じてゲート制御信号３０３,３０４を出力する。
【００４４】
このように、この第２実施形態では、第１の電源生成回路３−１は第１のリングオシレータＲＯ１６から得られる出力クロック３１０を使って、所望の発振周波数に近い電源電圧を生成するような信号３０１,３０２を生成している。これにより、第１の電源生成回路３−１は、一定のゲート制御信号３０１,３０２をｐＭＯＳトランジスタ１１−１〜１１−(ｎ−１),ｎＭＯＳトランジスタ１２−１〜１２−(ｎ−１)に入力して、反転回路１０−１〜１０−(ｎ−１)に一定の電源電圧が入力されるように制御する。これにより、反転回路１０−１〜１０−(ｎ−１)の遅延時間は一定になる。
【００４５】
一方、第２の電源生成回路３−２は、ゲート制御信号３０３および３０４を変更して、反転回路１０−ｎに入力される電源電圧３０３−ｎおよび３０４−ｎを変更する制御を行う。この第２の電源生成回路３−２の制御によって、反転回路１０−ｎの遅延時間が変更される。
【００４６】
したがって、この実施形態によれば、従来のように全ての反転回路の遅延時間を変更制御するのではなく、一部の反転回路１０−ｎの遅延時間を変更制御するが残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間を一定制御する。したがって、この実施形態によれば、第２の電源生成回路３−２が制御する電源電圧３０３−ｎ,３０４−ｎが変化(変動)しても出力クロック３００の周波数の変化(変動)は従来に比べて小さい。したがって、この実施形態によれば、電源電圧３０３−ｎ,３０４−ｎの変動に対する出力クロック３００の周波数変動を抑制できる。
【００４７】
すなわち、この第２実施形態によれば、電源電圧３０３−ｎと出力クロック３００の周波数との関係は、第１実施形態の図２に示す特性Ｋ１と同等となり、電源電圧にノイズがのっても出力クロック３００の周波数の変動を抑えることができる。なお、図４に、この第２実施形態での制御電圧９０１と出力クロック３００の周波数との関係特性Ｋ２を示す。
【００４８】
尚、上記第２実施形態では、第１の電源生成回路３−１が(ｎ−１)個の反転回路１０−１〜１０−(ｎ−１)に供給する電源電圧を制御し、第２の電源生成回路３−２が残り１個の反転回路１０−ｎに供給する電源電圧を制御したが、第１,第２の電源生成回路３−１,３−２による反転回路の制御個数の分担は(ｎ−１)個と１個に限定されないのは勿論である。すなわち、第１の電源生成回路３−１が(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路１０−１〜１０−(ｎ−ｋ)に供給する電源電圧を制御し、第２の電源生成回路３−２が残りｋ個の反転回路１０−(ｎ−ｋ＋１)〜１０−ｎに供給する電源電圧を制御してもよい。
【００４９】
(第３の実施の形態)
次に、図５に、この発明の第３実施形態としてのＰＬＬ回路を示す。この第３実施形態のＰＬＬ回路は、一定電圧生成回路５−１と電源生成回路５−２と位相比較回路９とリングオシレータＲＯ１０を備える。このリングオシレータＲＯ１０は、ｎ個(ｎは２以上の自然数)の反転回路１０−１,１０−２,…,１０−ｎを有する。
【００５０】
また、この第３実施形態は、ｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎとｎ個のｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎを備える。このｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎは電源と反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに正の電源電圧５０１−１,５０１−２,…,５０３−ｎを供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎは、グランドと反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに負の電源電圧５０２−１,５０２−２,…,５０４−ｎを供給するためのトランジスタである。
【００５１】
上記一定電圧生成回路５−１と(ｎ−１)個のｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)および(ｎ−１)個のｎＭＯＳトランジスタ１２−１,１２−２,…１２−(ｎ−１)が第１の電源回路を構成している。また、電源生成回路５−２と１個のｐＭＯＳトランジスタ１１−ｎおよび１個のｎＭＯＳトランジスタ１３−ｎが第２の電源回路を構成している。
【００５２】
一定電圧生成回路５−１は、ｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)のゲートにゲート制御信号５０１を入力すると共に、ｎＭＯＳトランジスタ１２−１,１２−２,…,１２−(ｎ−１)のゲートにゲート制御信号５０２を入力する。また、電源生成回路５−２は、ｐＭＯＳトランジスタ１１−ｎのゲートにゲート制御信号５０３を入力すると共に、ｎＭＯＳトランジスタ１２−ｎにゲート制御信号５０４を入力する。
【００５３】
この第３実施形態では、一定電圧生成回路５−１は、一定のゲート制御信号５０１をｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧５０１−１,５０１−２,…,５０１−(ｎ−１)が入力されるように制御する。また、一定電圧生成回路５−１は、一定のゲート制御信号５０２をｎＭＯＳトランジスタ１２−１,１２−２,…１２−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧５０２−１,５０２−２,…,５０２−(ｎ−１)が入力されるように制御する。この一定電圧生成回路５−１が出力するゲート制御信号５０１,５０２によって、反転回路１０−１,１０−２,…,１０−(ｎ−１)の遅延時間は一定になる。
【００５４】
一方、このリングオシレータＲＯ１０の出力クロック５００と参照クロック９００が位相比較回路９に入力され、この位相比較回路９は出力クロック５００の周波数と参照クロックの周波数とを比較する。この比較の結果、参照クロック９００の周波数に比べて出力クロック５００の周波数が高い場合は、位相比較回路９は、電源生成回路５−２に制御信号を出力して電源生成回路５−２が、電源電圧５０３−ｎを下げると共に電源電圧５０４−ｎを上げるようなゲート制御信号５０３,５０４を出力するようにして、出力クロック５００の周波数を下げる。また、上記比較の結果、参照クロック９００の周波数に比べて出力クロック５００の周波数が低い場合は、位相比較回路９は、電源生成回路５−２に制御信号を出力して電源生成回路５−２が、電源電圧５０３−ｎを上げると共に電源電圧５０４−ｎを下げるようなゲート制御信号５０３,５０４を出力するようにして、出力クロック５００の周波数を上げる。
【００５５】
この第３実施形態によれば、図６に一例を示すように、電源生成回路５−２が出力するゲート制御信号５０３,５０４が変動して電源電圧５０３−ｎ,５０４−ｎが変動した場合でも、一定電圧生成回路５−１は電源電圧５０１−１〜５０１−(ｎ−１),５０２−１〜５０２−(ｎ−１)を一定にするので、出力クロック５００の周波数の変動を小さくできる。
【００５６】
したがって、この第３実施形態のＰＬＬ回路によれば、電源オン時に規定の周波数に到達する時間が短く、かつノイズによる周波数の変動の少ないＰＬＬ回路を実現できる。
【００５７】
尚、上記第３実施形態では、一定電圧生成回路５−１が(ｎ−１)個の反転回路１０−１〜１０−(ｎ−１)に供給する電源電圧を制御し、電源生成回路５−２が残り１個の反転回路１０−ｎに供給する電源電圧を制御したが、電源生成回路５−１,５−２による反転回路の制御個数の分担は(ｎ−１)個と１個に限定されないのは勿論である。すなわち、一定電圧生成回路５−１が(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路１０−１〜１０−(ｎ−ｋ)に供給する電源電圧を制御し、電源生成回路５−２が残りｋ個の反転回路１０−(ｎ−ｋ＋１)〜１０−ｎに供給する電源電圧を制御してもよい。
【図面の簡単な説明】
【００５８】
【図１】この発明の電圧制御発振回路の第１実施形態を示す回路図である。
【図２】上記第１実施形態の電源電圧と出力クロックの周波数の関係を示す図である。
【図３】この発明の電圧制御発振回路の第２実施形態を示す回路図である。
【図４】上記第２実施形態の制御電圧と出力クロックの周波数との関係を示す図である。
【図５】この発明の第３実施形態であるＰＬＬ回路の回路図である。
【図６】上記第３実施形態の電源電圧の変動とクロック周波数の変動との関係を示す図である。
【図７】第１の従来例の電圧制御発振回路の回路図である。
【図８】上記第１の従来例の電源電圧の変動とクロック周波数の変動との関係を示す図である。
【図９】上記第１の従来例の電源電圧とクロック周波数との関係を示す図である。
【図１０】第２の従来例の電圧制御発振回路の回路図である。
【図１１】第３の従来例であるＰＬＬ回路の回路図である。
【図１２】上記第３の従来例の電源電圧の変動とクロック周波数の変動との関係を示す図である。
【符号の説明】
【００５９】
１−１,３−１  第１の電源生成回路
１−２,３−２  第２の電源生成回路
５−１  一定電圧生成回路
５−２  電源生成回路
９  位相比較回路
ＲＯ１０,ＲＯ１６  リングオシレータ
１００,３００,５００  出力クロック
３１０  基準の電源電圧を生成するためのクロック
１０−１〜１０−ｎ,１６−１〜１６−ｎ  反転回路
１１−１〜１１−ｎ,１７−１〜１７−ｎ  ｐＭＯＳトランジスタ
１２−１〜１２−ｎ,１３−１〜１３−ｎ,１８−１〜１８−ｎ  ｎＭＯＳトランジスタ
１０１,１０２,１０３,１０４,３０１,３０２,３０３,３０４,５０１,５０２,５０３,５０４  ゲート制御信号
１０１−１,１０１−２,１０３−ｎ,３０３−ｎ  正の電源電圧
１０２−１,１０２−２,１０４−ｎ,３０４−ｎ  負の電源電圧
９００  参照クロック
９０１  制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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