(57)【要約】【課題】従来の駆動能力を維持したまま、消費電力を削減する容量性負荷駆動回路および容量性負荷駆動方法を提供する。【解決手段】容量性負荷駆動回路は、ゲートドライバ（５）と、ソースドライバ（４）とを具備する。ゲートドライバ（５）は、マトリクス状に配置された容量性負荷（１）を行方向に駆動する。ソースドライバ（４）は、容量性負荷（１）を列方向に駆動する。このソースドライバ（４）は、行方向に配列される複数の出力回路（１３）を備える。出力回路（１３）は、ゲートドライバ（５）が駆動する行位置に基づいてスルーレートを変更する。【選択図】図８
2008139697.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された容量性負荷を行方向に駆動するゲートドライバと、
前記容量性負荷を列方向に駆動するソースドライバと
を具備し、
前記ソースドライバは、行方向に配列される複数の出力回路を備え、
前記出力回路は、前記ゲートドライバが駆動する行位置に基づいてスルーレートを変更する
容量性負荷駆動回路。
【請求項２】
前記出力回路は、前記ゲートドライバが駆動する行位置が前記出力回路に最も近いときにスルーレートを最小にし、前記ゲートドライバが駆動する行位置が前記出力回路から最も遠いときにスルーレートを最大にする
請求項１に記載の容量性負荷駆動回路。
【請求項３】
前記出力回路は、前記ゲートドライバが駆動する行位置をカウントするカウンタを備え、
前記カウンタのカウント値に基づいて前記スルーレートを制御する
請求項１または請求項２に記載の容量性負荷駆動回路。
【請求項４】
前記カウンタは、前記ゲートドライバが駆動する行位置の開始位置を示すスタートパルス（ＶＳＰ）または垂直同期信号（Ｖｓｙｎｃ）によって初期化され、
表示するデータをラッチするＳＴＢ信号（データラッチパルス）または水平同期信号（Ｈｓｙｎｃ）のパルス数をカウントする
請求項３に記載の容量性負荷駆動回路。
【請求項５】
前記出力回路は、差動段のバイアス電流を制御することによりスルーレートを変更する出力増幅器を備える
請求項１から請求項４のいずれかに記載の容量性負荷駆動回路。
【請求項６】
前記出力回路は、前記バイアス電流を制御する電流出力型デジタル・アナログ変換器を備える
請求項５に記載の容量性負荷駆動回路。
【請求項７】
前記電流出力型デジタル・アナログ変換器は、
ゲート同士、ソース同士が各々共通接続される複数のＭＯＳトランジスタと、
前記共通接続されたゲートをバイアスする定電圧源と、
前記共通接続されたソースと第１電源との間に挿入される第１の定電流源と、
電流出力端子と前記第１電源との間に挿入される第２の定電流源と、
前記複数のトランジスタのドレインに、第２電源と前記電流出力端子とに選択的に接続する複数の電流スイッチと
を備え、
前記カウンタのカウント値に基づいて、前記複数の電流スイッチを開放／閉成して出力電流を制御する
請求項６に記載の容量性負荷駆動回路。
【請求項８】
前記出力回路は、入力端子と出力端子との間に接続される位相補償用容量を有する出力増幅器を備え、
前記位相補償用容量の容量値を制御することによりスルーレートを変更する
請求項１から請求項４のいずれかに記載の容量性負荷駆動回路。
【請求項９】
前記位相補償用容量は、
第１容量素子と、
前記第１容量素子に並列に接続される複数の容量素子と、
前記複数の容量素子の容量値をオン／オフするスイッチと
を備え、
前記スイッチを切り換えることにより前記位相補償用容量の容量値を可変し、スルーレートを制御する
請求項８に記載の容量性負荷駆動回路。
【請求項１０】
マトリクス状に配置された容量性負荷を行方向に駆動するゲート駆動ステップと、
前記容量性負荷を列方向に駆動するソース駆動ステップと
を具備し、
前記ソース駆動ステップは、行方向に配列される複数の出力回路により前記容量性負荷を駆動し、
前記ソース駆動ステップは、前記ゲート駆動ステップにより駆動される前記容量性負荷の行位置に基づいて前記出力回路のスルーレートを変更するステップを備える
容量性負荷駆動方法。
【請求項１１】
前記ソース駆動ステップは、前記出力回路の前記スルーレートを、前記ゲート駆動ステップにより駆動される行位置が前記出力回路に最も近いときに最小にし、前記ゲート駆動ステップにより駆動される行位置が前記出力回路から最も遠いときに最大にするステップを備える
請求項１０に記載の容量性負荷駆動方法。
【請求項１２】
前記ソース駆動ステップは、前記ゲート駆動ステップにより駆動される行位置をカウントするカウントステップを備え、
前記カウントステップによりカウントされたカウント値に基づいて前記スルーレートを制御するステップを備える
請求項１０または請求項１１に記載の容量性負荷駆動方法。
【請求項１３】
前記カウントステップは、
前記ゲート駆動ステップにより駆動される行位置の開始位置を示すスタートパルス（ＶＳＰ）または垂直同期信号（Ｖｓｙｎｃ）によって前記カウント値を初期化するステップと、
表示するデータをラッチするＳＴＢ信号（データラッチパルス）または水平同期信号（Ｈｓｙｎｃ）のパルス数をカウントするステップと
を備える
請求項１２に記載の容量性負荷駆動方法。
【請求項１４】
前記出力回路は、差動段のバイアス電流を制御できる出力増幅器を備え、
前記ソース駆動ステップは、前記バイアス電流を制御することによりスルーレートを制御するステップを備える
請求項１０から請求項１３のいずれかに記載の容量性負荷駆動方法。
【請求項１５】
前記出力回路は、前記バイアス電流を制御する電流出力型デジタル・アナログ変換器を備える
請求項１４に記載の容量性負荷駆動方法。
【請求項１６】
前記出力回路は、入力端子と出力端子との間に接続される位相補償用容量を有する出力増幅器を備え、
前記ソース駆動ステップは、前記位相補償用容量の容量値を制御することによりスルーレートを変更するステップを備える
請求項１０から請求項１３のいずれかに記載の容量性負荷駆動方法。
【請求項１７】
前記位相補償用容量は、
第１容量素子と、
前記第１容量素子に並列に接続される複数の容量素子と、
前記複数の容量素子の容量値をオン／オフするスイッチと
を備え、
前記ソース駆動ステップは、前記スイッチを切り換えることにより前記位相補償用容量の容量値を可変し、スルーレートを制御するステップを備える
請求項１６に記載の容量性負荷駆動方法。
【請求項１８】
前記マトリクス状に配置された容量性負荷は、液晶パネルである
請求項１０から請求項１７のいずれかに記載の液晶表示装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性の負荷を駆動する駆動回路および駆動方法に関し、特に液晶表示パネル等の容量性負荷を駆動するＬＣＤ駆動回路およびＬＣＤ駆動方法に関する。
【背景技術】
【０００２】
最近の薄型フラットパネルの動向は、益々大型化の方向に進んでいる。特に、テレビの分野では液晶パネルでさえも５０インチを越えるものまで出てきている状況であり、今後、益々この傾向は変わることはないと思われる。しかし、大型化に伴ってＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）のデータ線負荷が益々重くなることから、１水平期間（１Ｈ期間）内にデータ線の最遠端までデータの書き込みができない、という問題が生じる。この問題に対処するため、従来は、ソースドライバ（水平ドライバ）の出力アンプにおいて、最遠端駆動に合わせてスルーレートを上げる工夫を行っていた。しかし、スルーレートを最遠端駆動に適するように出力アンプの設計を行うとソースドライバ全体としての消費電力が増大し、チップの温度が異常に高くなるという問題が発生するようになってきた。このチップの温度上昇対策として、例えば、チップを搭載するテープに工夫を加えて熱抵抗を低く抑えるとか、チップに放熱テープを貼る等の対策が考えられるが、いずれもコストアップに繋がるものであった。
【０００３】
図１は、液晶表示装置の構成例を示すブロック図である。この液晶表示装置は、デジタル映像データに基づいて生成されたアナログのデータ信号を液晶パネルに印加する方式の液晶表示装置である。液晶表示装置は、液晶パネル１と、制御回路２と、階調電源回路３と、データ電極駆動回路（ソースドライバ）４と、走査電極駆動回路（ゲートドライバ）５とを具備する。
【０００４】
液晶パネル１は、薄膜トランジスタ（ＴＦＴ）をスイッチ素子に用いたアクティブマトリックス駆動方式の液晶パネルである。液晶パネル１は、行方向に所定間隔で設けられたｎ本（ｎは自然数）の走査電極（ゲート線）６１〜６ｎと、列方向に所定間隔で設けられたｍ本（ｍは自然数）のデータ電極（ソース線）７１〜７ｍとで囲まれた領域を画素とする。したがって、表示画面全体の画素数は、（ｎ×ｍ）個となる。液晶パネル１の各画素は、等価的に容量性負荷である液晶容量８と、共通電極９と、対応する液晶容量８を駆動するＴＦＴ１０とを備える。
【０００５】
液晶パネル１を駆動する場合、共通電極９に共通電位Ｖｃｏｍが印加される。その状態において、デジタル映像データに基づいて生成されるアナログのデータ信号が、データ電極７１〜７ｍに印加される。さらに、水平同期信号及び垂直同期信号等に基づいて生成されるゲートパルスが走査電極６１〜６ｎに印加される。これにより、文字や画像等が液晶パネル１の表示画面に表示される。カラー表示の場合には、デジタル映像データの赤データ、緑データ、青データに基づいてアナログのデータ赤信号、データ緑信号、データ青信号が生成され、それぞれ対応するデータ電極に印加されることになる。情報量が３倍になり、回路も３倍になるだけで動作に直接関係しないため、ここではカラーに関する説明は省略する。
【０００６】
制御回路２は、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等により構成され、外部からドットクロック信号、水平同期信号及び垂直同期信号、データイネーブル信号等が供給される。制御回路２は、これらの入力信号に基づいて、ストローブ信号、クロック信号、水平走査パルス信号、極性信号、垂直走査パルス信号等を生成し、ソースドライバ４及びゲートドライバ５に供給する。ストローブ信号は、水平同期信号と同じ周期の信号である。また、クロック信号は、ドットクロック信号に同期する同一または異なる周波数の信号である。クロック信号は、ソースドライバ４に含まれるシフトレジスタにおいて、水平走査パルス信号からサンプリングパルスを生成するためなどに使用される。水平走査パルス信号は、水平同期信号と同一周期の信号であるが、ストローブ信号からクロック信号の数周期分だけ遅延された信号である。また、極性信号は、液晶パネル１を交流駆動するために、１水平期間ごとに、すなわち、１ラインごとに反転する信号である。なお、極性信号は、１垂直同期周期ごとにも反転する。垂直走査パルス信号は、垂直同期信号と同一周期の信号である。
【０００７】
ゲートドライバ５は、制御回路２から供給される垂直走査パルス信号のタイミングに同期してゲートパルスを順次生成する。ゲートドライバ５は、生成したゲートパルスを液晶パネル１の対応する走査電極６１〜６ｎに順次印加する。
【０００８】
階調電源回路３は、基準電圧と接地との間に縦続接続された複数個の抵抗と、各入力端が隣接する抵抗の接続点に接続された複数個のボルテージ・フォロアとを備える。階調電源回路３は、隣接する抵抗の接続点に出現する階調電圧を増幅してソースドライバ４に供給する。階調電圧は、ガンマ変換のために設定されている。ガンマ変換は、もともとは、昔からある撮像管の特性の逆になるように補正し、結果として正常な映像信号に戻すことをいう。ここでは、ガンマ変換は、システム全体のガンマを１として、良好な階調の再生画像を得るために、アナログ映像信号又はデジタル映像データ信号を補正する。一般的には、アナログ映像信号又はデジタル映像データ信号に対してＣＲＴディスプレイの特性に適合させる、すなわち、互換性を持たせるためにガンマ変換が施されている。ここで、図２に、６ビットの入力データ（１６進数（ＨＥＸ）で表示）と、階調電圧Ｖ０〜Ｖ４及びＶ５〜Ｖ９との関係（ガンマ変換特性）の一例が示される。
【０００９】
ソースドライバ４は、図１に示されるように、映像データ処理回路１１と、デジタル・アナログ変換器（ＤＡ変換器）１２と、ｍ個の出力回路１３１〜１３ｍとを備える。
【００１０】
映像データ処理回路１１は、シフトレジスタと、データレジスタと、ラッチ回路と、レベルシフタとを備える（図示せず）。シフトレジスタは、複数個のディレイ・フリップフロップで構成されたシリアルイン・パラレルアウト型のシフトレジスタである。シフトレジスタは、制御回路２から供給される水平走査パルス信号を、制御回路２から供給されるクロック信号に同期してシフトするシフト動作を行うとともに、複数ビットのパラレルのサンプリングパルスを出力する。データレジスタは、シフトレジスタから供給されるサンプリングパルスに同期して、外部から供給されるデジタル映像データ信号のデータを表示データとして取り込み、ラッチ回路に供給する。ラッチ回路は、制御回路２から供給されるストローブ信号の立ち上がりに同期して、データレジスタから供給される表示データを取り込む。次にストローブ信号が供給されるまで、すなわち、１水平期間の間、ラッチ回路は、取り込んだ表示データを保持する。レベルシフタは、ラッチ回路の出力データの電圧を変換して電圧変換表示データとして出力する。
【００１１】
ＤＡ変換器１２は、映像データ処理回路１１から供給される電圧変換表示データに対して、階調電源回路３から供給される階調電圧Ｖ０〜Ｖ４の組、又は、階調電圧Ｖ５〜Ｖ９の組に基づいて、ガンマ補正を施した階調性を付与する。そして、ＤＡ変換器１２は、ガンマ補正が施された補正データをアナログのデータ信号に変換して対応する出力回路１３１〜１３ｍに供給する。
【００１２】
出力回路１３１〜１３ｍは、同じ構成の回路であり、これらを総称するとき、単に出力回路１３と称する。また、データ電極（ソース線）７１〜７ｍを総称するときは、単にデータ電極７と称する。出力回路１３は、図３に示されるように、ボルテージ・フォロア１４１及び１４２と、スイッチ１５１及び１５２とを備え、データ電極７を駆動する。
【００１３】
スイッチ１５１は、制御回路２から供給される極性信号ＰＯＬが“Ｈ”レベルの時に回路を閉成し、ボルテージ・フォロア１４１から供給される正極性のデータ信号Ｓを液晶パネル１の対応するデータ電極７に印加する。スイッチ１５２は、制御回路２から供給される極性信号ＰＯＬが“Ｌ”レベルの時に回路を閉成し、ボルテージ・フォロア１４２から供給される負極性のデータ信号Ｓを液晶パネル１の対応するデータ電極７に印加する。
【００１４】
ボルテージ・フォロア１４１は、図４に示されるように、ＮチャネルのＭＯＳトランジスタＭＮ１、ＭＮ２と、ＰチャネルのＭＯＳトランジスタＭＰ１〜ＭＰ３と、定電流源ＣＩ１、ＣＩ２と、コンデンサＣ１とを有するＡ級増幅器を備える。ボルテージ・フォロア１４１は、対応するＤＡ変換器１２から入力端子Ｖｉｎに供給される正極性のデータ信号を増幅し、出力端子Ｖｏｕｔから出力する。
【００１５】
ボルテージ・フォロア１４２は、図５に示されるように、ＰチャネルのＭＯＳトランジスタＭＰ４、ＭＰ５と、ＮチャネルのＭＯＳトランジスタＭＮ３〜ＭＮ５と、定電流源ＣＩ３、ＣＩ４と、コンデンサＣ２とを有するＡ級増幅器を備える。ボルテージ・フォロア１４２は、対応するＤＡ変換器１２から入力端子Ｖｉｎに供給される負極性のデータ信号を増幅し、出力端子Ｖｏｕｔから出力する。
【００１６】
次に、この液晶表示装置の動作について、図６に示されるタイミングチャートを参照して説明する。図６において、期間ＴＦは１フレーム期間であり、期間ＴＨは１水平期間である。ここでは、液晶パネル１を駆動する駆動方法は、ドット反転駆動方法を採用している。すなわち、データ電極７１〜７ｍに印加される電圧の極性は、共通電極９に印加されている共通電圧Ｖｃｏｍに対してドット（画素）ごとに反転する。一般に液晶パネルは、液晶セルに同極性の電圧を印加し続けると電源を切っても画面に文字などの跡が残る“焼き付き”という現象を引き起こす。このドット反転駆動方法は、液晶パネルの“焼き付き”を防止するために従来から採用されている。通常、液晶パネルにおいて、液晶セルに印加される電圧の極性が逆になっても、液晶セルがほぼ同じ透過率特性を有している。したがって、この反転駆動方法を採用する場合、階調電圧は、正極性の場合も負極性の場合も同一の電圧値を有する階調電圧（共通電圧Ｖｃｏｍに対して絶対値の等しい正／負極性の電圧）を採用するのが一般である。
【００１７】
図６（１）に示されるクロック信号ＶＣＫは、ゲートドライバ５で用いられる周期ＴＨのクロック信号である。周期ＴＨは、１水平期間である。このクロック信号ＶＣＫの各パルスＰ１、Ｐ２、…、Ｐｎに同期して、図６（２）〜（４）に示されるように、ゲートドライバ５は、１ラインずつゲートパルスＶＧ１、ＶＧ２、…、ＶＧｎを順次発生して、液晶パネル１の対応する走査電極６１、６２、…、６ｎに順次印加する。
【００１８】
一方、ソースドライバ４は、図６（５）及び（６）に示されるように、データ信号を各出力回路１３１、１３２、…、１３ｎからデータ電極７１、７２、…、７ｎに出力する。各データ信号は、各ゲートパルスＶＧ１、ＶＧ２、…、ＶＧｎが生成されてから数マイクロ秒後に出力される。なお、図６（５）に示されるデータ信号ＶＳｅｖｅｎは、偶数番目の出力回路１３（２ｉ）から出力されるデータ信号を示し、図６（６）に示されるデータ信号ＶＳｏｄｄは、奇数番目の出力回路１３（２ｉ−１）から出力されるデータ信号を示す。すなわち、出力回路１３２、１３４、…、１３（２ｉ）からデータ電極７２、７４、…、７（２ｉ）に出力されるデータ信号ＶＳ２、ＶＳ４、ＶＳ（２ｉ）は、データ信号ＶＳｅｖｅｎと総称される。また、出力回路１３１、１３３、…、１３（２ｉ−１）からデータ電極７１、７３、…、７（２ｉ−１）に出力されるデータ信号ＶＳ１、ＶＳ３、…、ＶＳ（２ｉ−１）は、データ信号ＶＳｏｄｄと総称される。
【００１９】
図７は、液晶表示装置における液晶パネル１のドレイン線の等価寄生抵抗と等価寄生容量を示した図である。図に示される構成ブロックは、図１に対応しているため、ここではその詳細説明を省略する。図７を参照すると、ソースドライバ４の出力回路１３に接続される液晶パネル１のドレイン線は、図示されるように、抵抗と容量との分布定数回路として表すことが可能である。そして、ソースドライバ４から液晶パネルに一番近いところを負荷近端と呼び、一番離れたところを負荷遠端と呼ぶことにする。
【００２０】
図４及び図５に示される増幅器のスルーレート設計において、増幅器が駆動する負荷の最悪条件に合わせて設計する。すなわち、増幅器のスルーレートは、ソースドライバ４が配置される駆動ライン（負荷近端）から最も離れた駆動ライン（負荷遠端）の負荷条件に合わせて設計される。この時、負荷となる液晶パネル１が大型化すると益々負荷条件が厳しくなる。この最悪条件に適合するようにスルーレートを上げて設計すると、自ずと増幅器の初段の差動段バイアス電流を大きくせざるを得ない。差動段バイアス電流が増加すると、それに応じて出力段の電流も大きくする必要がある。これは増幅器の位相余裕を確保するため、初段の電流と最終段の電流との比はある値以上（例えば５倍）とらないと、位相余裕が確保できないという問題が生じるからである。このように、増幅器のスルーレートを上げるように設計をすると、消費電流が大きくなり、半導体チップの最大温度を超えてしまう恐れがあった。
【００２１】
液晶表示装置（ＬＣＤ）の駆動回路の出力段であるドライバ部等に用いられる容量性負荷の駆動回路に関して、例えば、特開２０００−３３８４６１号公報に開示される技術が知られる。この駆動回路は、レベル変換手段と、第１のトランジスタと、第１の電流制御手段と、駆動手段とを含む。レベル変換手段は、入力電圧を第１の電圧にレベル変換する。第１のトランジスタは、第１の電圧をゲートに受け、入力電圧に応じた出力電圧をソースより出力する。第１の電流制御手段は、第１のトランジスタのドレイン・ソース間に流れる電流を制御する。駆動手段は、第１のトランジスタをソースフォロワ動作させる。
【００２２】
【特許文献１】特開２０００−３３８４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述のように、大型化する液晶パネルに対応する駆動回路は、負荷条件に合わせてスルーレートを上げざるを得ず、そのため、消費電流が大きくなり、半導体チップの最大温度を超えてしまう恐れがあった。本発明は、従来の駆動能力を維持したまま、消費電力を削減する容量性負荷駆動回路および容量性負荷駆動方法を提供する。
【課題を解決するための手段】
【００２４】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２５】
本発明の観点では、容量性負荷駆動回路は、ゲートドライバ（５）と、ソースドライバ（４）とを具備する。ゲートドライバ（５）は、マトリクス状に配置された容量性負荷（１）を行方向に駆動する。ソースドライバ（４）は、容量性負荷（１）を列方向に駆動する。このソースドライバ（４）は、行方向に配列される複数の出力回路（１３）を備える。出力回路（１３）は、ゲートドライバ（５）が駆動する行位置に基づいてスルーレートを変更する。
【００２６】
本発明の他の観点では、容量性負荷駆動方法は、ゲート駆動ステップと、ソース駆動ステップとを具備する。ゲート駆動ステップでは、マトリクス状に配置された容量性負荷が行方向に駆動される。ソース駆動ステップでは、行方向に配列される複数の出力回路により、この容量性負荷が列方向に駆動される。ソース駆動ステップでは、ゲート駆動ステップにより駆動される容量性負荷の行位置に基づいて出力回路のスルーレートが変更される。
【発明の効果】
【００２７】
本発明によれば、従来の駆動能力を維持したまま、消費電力を削減する容量性負荷駆動回路および容量性負荷駆動方法を提供することができる。
【００２８】
本発明によれば、各駆動行において最適なスルーレートが設定でき、低消費電力化が可能になる。また、本発明によれば、高価な低熱抵抗のソースドライバテープが不要になり、あるいは、半導体チップの放熱用部品等が不要になり、コストダウンも可能になる。
【発明を実施するための最良の形態】
【００２９】
図を参照して、本発明を実施するための最良の形態が説明される。本発明は、演算増幅器のスルーレートを駆動条件に適合するように制御する回路を設け、最適なスルーレートで負荷を駆動することにより、余分な消費電力を削減し、低消費電力化を図る。
【００３０】
図１は、液晶表示装置の構成例を示すブロック図である。背景技術において説明された液晶表示装置と同じ構成であるが、再度説明する。この液晶表示装置は、デジタル映像データに基づいて生成されたアナログのデータ信号を液晶パネルに印加する方式の液晶表示装置である。液晶表示装置は、液晶パネル１と、制御回路２と、階調電源回路３と、データ電極駆動回路（ソースドライバ）４と、走査電極駆動回路（ゲートドライバ）５とを具備する。
【００３１】
液晶パネル１は、薄膜トランジスタ（ＴＦＴ）をスイッチ素子に用いたアクティブマトリックス駆動方式の液晶パネルである。液晶パネル１は、行方向に所定間隔で設けられたｎ本（ｎは自然数）の走査電極（ゲート線）６１〜６ｎと、列方向に所定間隔で設けられたｍ本（ｍは自然数）のデータ電極（ソース線）７１〜７ｍとで囲まれた領域を画素とする。したがって、表示画面全体の画素数は、（ｎ×ｍ）個となる。液晶パネル１の各画素は、等価的に容量性負荷である液晶容量８と、共通電極９と、対応する液晶容量８を駆動するＴＦＴ１０とを備える。
【００３２】
液晶パネル１を駆動する場合、共通電極９に共通電位Ｖｃｏｍが印加される。その状態において、デジタル映像データに基づいて生成されるアナログのデータ信号が、データ電極７１〜７ｍに印加される。さらに、水平同期信号及び垂直同期信号等に基づいて生成されるゲートパルスが走査電極６１〜６ｎに印加される。これにより、文字や画像等が液晶パネル１の表示画面に表示される。カラー表示の場合には、デジタル映像データの赤データ、緑データ、青データに基づいてアナログのデータ赤信号、データ緑信号、データ青信号が生成され、それぞれ対応するデータ電極に印加されることになる。情報量が３倍になり、回路も３倍になるだけで動作に直接関係しないため、ここではカラーに関する説明は省略する。
【００３３】
制御回路２は、外部からドットクロック信号、水平同期信号及び垂直同期信号、データイネーブル信号等が供給される。制御回路２は、これらの入力信号に基づいて、ストローブ信号、クロック信号、水平走査パルス信号、極性信号、垂直走査パルス信号等を生成し、ソースドライバ４及びゲートドライバ５に供給する。ストローブ信号は、水平同期信号と同じ周期の信号である。また、クロック信号は、ドットクロック信号に同期する同一または異なる周波数の信号である。クロック信号は、ソースドライバ４に含まれるシフトレジスタにおいて、水平走査パルス信号からサンプリングパルスを生成するためなどに使用される。水平走査パルス信号は、水平同期信号と同一周期の信号であるが、ストローブ信号からクロック信号の数周期分だけ遅延された信号である。また、極性信号は、液晶パネル１を交流駆動するために、１水平期間ごとに、すなわち、１ラインごとに反転する信号である。なお、極性信号は、１垂直同期周期ごとにも反転する。垂直走査パルス信号は、垂直同期信号と同一周期の信号である。
【００３４】
ゲートドライバ５は、制御回路２から供給される垂直走査パルス信号のタイミングに同期してゲートパルスを順次生成する。ゲートドライバ５は、生成したゲートパルスを液晶パネル１の対応する走査電極６１〜６ｎに順次印加する。
【００３５】
階調電源回路３は、基準電圧と接地との間に縦続接続された複数個の抵抗と、各入力端が隣接する抵抗の接続点に接続された複数個のボルテージ・フォロアとを備える。階調電源回路３は、隣接する抵抗の接続点に出現する階調電圧を増幅してソースドライバ４に供給する。階調電圧は、ガンマ変換のために設定されている。ガンマ変換は、もともとは、昔からある撮像管の特性の逆になるように補正し、結果として正常な映像信号に戻すことをいう。ここでは、ガンマ変換は、システム全体のガンマを１として、良好な階調の再生画像を得るために、アナログ映像信号又はデジタル映像データ信号を補正する。一般的には、アナログ映像信号又はデジタル映像データ信号に対してＣＲＴディスプレイの特性に適合させる、すなわち、互換性を持たせるためにガンマ変換が施されている。ここで、図２に、６ビットの入力データ（１６進数（ＨＥＸ）で表示）と、階調電圧Ｖ０〜Ｖ４及びＶ５〜Ｖ９との関係（ガンマ変換特性）の一例が示される。
【００３６】
ソースドライバ４は、図１に示されるように、映像データ処理回路１１と、デジタル・アナログ変換器（ＤＡ変換器）１２と、ｍ個の出力回路１３１〜１３ｍとから概略構成されている。
【００３７】
映像データ処理回路１１は、シフトレジスタと、データレジスタと、ラッチ回路と、レベルシフタとを備える（図示せず）。シフトレジスタは、複数個のディレイ・フリップフロップで構成されたシリアルイン・パラレルアウト型のシフトレジスタである。シフトレジスタは、制御回路２から供給される水平走査パルス信号を、制御回路２から供給されるクロック信号に同期してシフトするシフト動作を行うとともに、複数ビットのパラレルのサンプリングパルスを出力する。データレジスタは、シフトレジスタから供給されるサンプリングパルスに同期して、外部から供給されるデジタル映像データ信号のデータを表示データとして取り込み、ラッチ回路に供給する。ラッチ回路は、制御回路２から供給されるストローブ信号の立ち上がりに同期して、データレジスタから供給される表示データを取り込む。次にストローブ信号が供給されるまで、すなわち、１水平期間の間、ラッチ回路は、取り込んだ表示データを保持する。レベルシフタは、ラッチ回路の出力データの電圧を変換して電圧変換表示データとして出力する。
【００３８】
ＤＡ変換器１２は、映像データ処理回路１１から供給される電圧変換表示データに対して、階調電源回路３から供給される階調電圧Ｖ０〜Ｖ４の組、又は、階調電圧Ｖ５〜Ｖ９の組に基づいて、ガンマ補正を施した階調性を付与する。そして、ＤＡ変換器１２は、ガンマ補正が施された補正データをアナログのデータ信号に変換して対応する出力回路１３１〜１３ｍに供給する。
【００３９】
出力回路１３１〜１３ｍは、同じ構成の回路であり、これらを総称するとき、単に出力回路１３と称する。また、データ電極（ソース線）７１〜７ｍを総称するときは、単にデータ電極（ソース線）７と称する。この出力回路１３が駆動する液晶パネル１のソース線７は、図８（ａ）に示されるように、等価回路で置き換えることができる。ソース線７を示す等価負荷７０は、分布抵抗ＲＬ１、ＲＬ２、…と、分布容量ＣＬ１、ＣＬ２、…とにより示される。ここで、等価負荷７０の出力回路１３に最も近い部分を負荷近端、出力回路１３から最も遠い部分を負荷遠端と呼ぶことにする。
【００４０】
負荷近端である第１行目のライン（ゲート線６１）を駆動するとき、図８（ｂ）に示されるように、出力回路１３のスルーレートを下げる。駆動するラインが出力回路１３から離れるに従い、出力回路１３のスルーレートを上げ、負荷遠端すなわち最終行目のライン（ゲート線６ｎ）を駆動するときは、図８（ｃ）に示されるように、出力回路１３のスルーレートを最大にする。出力回路１３のスルーレートを最大にした場合の負荷近端における波形が実線で示され、負荷遠端に達したときの波形が破線で示されている。大きいスルーレートで出力された信号は、立ち上がりが急峻であるが、分布定数回路で示される等価負荷を伝達して負荷遠端に達すると、破線で示されるように、立ち上がりは緩やかになることが分かる。
【００４１】
このように、液晶表示装置の液晶パネル１を駆動するソースドライバ４の出力回路１３を構成する演算増幅器のスルーレートを制御する回路を設け、駆動するラインに応じてスルーレートを変化させるように制御する。これにより、液晶パネルの画素容量に印加される電圧波形が均一化される。すなわち、１ライン目は最小スルーレートで駆動され、ソースドライバ４から最も遠く離れたラインは最大スルーレートで駆動される。ゲートドライバ５の位置に合わせて、１行目を駆動するスルーレートから最終行目を駆動するスルーレートまで、スルーレートを序々に上げていく。これにより、各ラインに最適なスルーレートで駆動することができ、結果として、各画素容量に全て均一的な出力波形で駆動することが可能となる。ひいては、近端を駆動する時はスルーレートを下げることにより、余分な消費電力を削減でき、低消費電力化が図れる。
【００４２】
図９に示されるように、出力回路１３は、出力アンプ１４と、スイッチ１５と、分周器２４１と、カウンタ２４２と、電流出力型デジタル・アナログ変換器２４３と、バイアス制御回路２４４とを備える。分周器２４１とカウンタ２４２と電流出力型デジタル・アナログ変換器２４３とバイアス制御回路２４４とにより、出力アンプ１４のスルーレートが制御される。
【００４３】
出力アンプ１４は、図１０に示されるように、ＰチャネルＭＯＳトランジスタＭＰ１１及びＭＰ１２と、ＮチャネルＭＯＳトランジスタＭＮ１１及びＭＮ１２と、可変定電流源Ｉ１１と、反転増幅器（−Ａ）１４０と、位相補償容量５０（容量値：Ｃｃ）とを備える。ＰチャネルＭＯＳトランジスタＭＰ１１及びＭＰ１２は、差動段を構成するソースが共通接続され、可変定電流源Ｉ１１に接続される。ＮチャネルＭＯＳトランジスタＭＮ１１及びＭＮ１２は、そのドレインがそれぞれＰチャネルＭＯＳトランジスタＭＰ１１及びＭＰ１２のドレインに接続され、そのソースが電源ＶＳＳ２に接続される。可変定電流源Ｉ１１は、差動段の共通接続されたソースと正電源ＶＤＤ２との間に挿入され、電流Ｉ１１を差動段に供給する。反転増幅器１４０は、差動段の出力がシングル変換された信号を入力し、増幅して出力Ｖｏｕｔを出力する。位相補償容量５０は、反転増幅器１４０の入出力間に接続される。
【００４４】
ＰチャネルＭＯＳトランジスタＭＰ１１及びＭＰ１２は、差動段を構成するトランジスタであり、各々のゲートで受けた差動入力電圧を各々のドレインに出力する。その各々のドレイン出力は、ＮチャネルＭＯＳトランジスタＭＮ１１及びＭＮ１２により構成されるカレントミラー回路の入出力に接続される。したがって、ＮチャネルＭＯＳトランジスタＭＮ１１及びＭＮ１２は、カレントミラー接続されて差動段の能動負荷の機能と、差動・シングル変換の機能とを兼ねる。すなわち、このカレントミラー回路が、差動段の能動負荷となるだけでなく、差動・シングル変換回路も兼ねている。ここでは、ＮチャネルＭＯＳトランジスタＭＮ１１のドレインが、そのシングル変換された出力端子となる。この差動段の出力を反転増幅器１４０で受けて、最終出力端子Ｖｏｕｔに出力する。また、この反転増幅器１４０の入出力間に挿入されている容量５０（容量値：Ｃｃ）は、いわゆるミラー容量であり、位相補償用のものである。
【００４５】
図１０に示される出力アンプ１４において、スルーレートＳＲは差動段のバイアス電流Ｉ１１と位相補償容量５０により定まる。すなわち、
ＳＲ＝Ｉ１１／Ｃｃ    （Ｖ／μｓ）  …（１）
となる。この（１）式から分かるように、スルーレートＳＲを上げるには位相補償容量Ｃｃを減らすか、バイアス電流Ｉ１１を増やすかのどちらかである。ここでは、可変定電流源Ｉ１１を制御してスルーレートＳＲの増減を制御する。
【００４６】
また、出力アンプ１４は、図１１に示されるように、Ｒａｉｌ−ｔｏ−Ｒａｉｌの増幅器を用いることもできる。図１１に示される出力アンプ１４は、図１０に示される回路に、さらに、ＮチャネルＭＯＳトランジスタＭＮ１３及びＭＮ１４と、ＰチャネルＭＯＳトランジスタＭＰ１３及びＭＰ１４と、ＰチャネルＭＯＳトランジスタＭＰ１５及びＭＰ１６と、可変電流源Ｉ１２とが追加される。したがって、ＰチャネルＭＯＳトランジスタＭＰ１１及びＭＰ１２と、ＮチャネルＭＯＳトランジスタＭＮ１１及びＭＮ１２と、可変定電流源Ｉ１１と、反転増幅器（−Ａ）１４０と、位相補償容量５０（容量値：Ｃｃ）とは、図１０に示される接続と変わらないので説明は省略される。
【００４７】
ＮチャネルＭＯＳトランジスタＭＮ１３及びＭＮ１４は、ソース同士が共通接続され、差動段を構成する。ＰチャネルＭＯＳトランジスタＭＰ１３及びＭＰ１４、ＰチャネルＭＯＳトランジスタＭＰ１５及びＭＰ１６は、それぞれカレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＭＰ１３及びＭＰ１４により構成されるカレントミラー回路は、入力側にＮチャネルＭＯＳトランジスタＭＮ１３のドレインが接続され、出力側にＮチャネルＭＯＳトランジスタＭＮ１２のドレインが接続される。ＰチャネルＭＯＳトランジスタＭＰ１５及びＭＰ１６により構成されるカレントミラー回路は、入力側にＮチャネルＭＯＳトランジスタＭＮ１４のドレインが接続され、出力側にＮチャネルＭＯＳトランジスタＭＮ１１のドレインが接続される。すなわち、差動段を構成するＮチャネルＭＯＳトランジスタＭＮ１３及びＭＮ１４のドレイン出力は、それぞれＰチャネルＭＯＳトランジスタＭＰ１３及びＭＰ１４により構成されるカレントミラー回路の入力端子と、ＰチャネルＭＯＳトランジスタＭＰ１５及びＭＰ１６により構成されるカレントミラー回路の入力端子とに接続される。各々のカレントミラー回路の出力端子に対応するＭＯＳトランジスタＭＰ１４、ＭＰ１６のドレインは、ＮチャネルＭＯＳトランジスタＭＮ１１及びＭＮ１２により構成されるカレントミラー回路の入力と出力にそれぞれ共通接続される。さらに、共通接続される差動段のソースと負電源Ｖｓｓと間に可変定電流源Ｉ１２が挿入されている。可変定電流源Ｉ１２は、その電流値が制御可能である。
【００４８】
図１１において追加されたＮチャネルＭＯＳ差動段（ＭＮ１３／ＭＮ１４）は、ＰチャネルＭＯＳ差動段（ＭＰ１１／ＭＰ１２）の能動負荷の働きをするカレントミラー回路（ＭＮ１１／ＭＮ１２）により電流加算される。これにより、ＮチャネルＭＯＳ差動段（ＭＮ１３／ＭＮ１４）の信号と、ＰチャネルＭＯＳ差動段（ＭＰ１１／ＭＰ１２）の信号とが加算されて一つの信号となり、ＮチャネルＭＯＳトランジスタのＭＮ１１のドレインに出力される。
【００４９】
ここで、入力電圧が負電源近辺のときは、ＰチャネルＭＯＳ差動段（ＭＰ１１／ＭＰ１２）のみが動作し、ＮチャネルＭＯＳ差動段（ＭＮ１３／ＭＮ１４）は動作しない。その逆に入力電圧が正電源近辺のときは、ＮチャネルＭＯＳ差動段（ＭＮ１３／ＭＮ１４）のみが動作する。また、入力電圧が正電源近辺から負電源近辺までの範囲では、ＮチャネルＭＯＳ差動段（ＭＮ１３／１４）とＰチャネルＭＯＳ差動段（ＭＰ１１／ＭＰ１２）の両方が動作することになる。したがって、入力電圧範囲は、ほぼ負電源Ｖｓｓからほぼ正電源ＶＤＤまで全入力範囲で動作することが可能になる。いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌのアンプが実現できたことになる。図１０に示される出力アンプと同様に、可変定電流源Ｉ１１の電流値と可変定電流源Ｉ１２の電流値とを制御することにより、スルーレートを制御することが可能になる。上述した（１）式からわかるように、これらの電流値Ｉ１１及びＩ１２を増やせばスルーレートは上がり、逆に電流値Ｉ１１及びＩ１２を減らせばスルーレートは下がる。
【００５０】
図９に示されるように、分周器２４１は、制御回路２から出力されるＳＴＢ信号（データラッチパルス）、又は、水平同期信号（Ｈｓｙｎｃ）を入力し、分周した信号をカウンタ２４２に出力する。分周器２４１は、１／Ｎの分周比をもつ。分周比の値Ｎは、可変するスルーレートの分解能、液晶パネル１のゲート線６の数等により設定される。その設定については後述する。図１２に分周器２４１の出力波形例が示される。図１２（ａ）は、ＳＴＢ信号の波形を示し、図１２（ｂ）、（ｃ）、（ｄ）は、それぞれ２分周、４分周、８分周のときの出力波形を示す。
【００５１】
カウンタ２４２は、ＣＬＫ入力端子に入力される分周器２４１の出力信号のパルス数をカウントするバイナリカウンタである。カウンタ２４２のカウント値は、電流出力型デジタル・アナログ変換器２４３に出力される。このカウンタ値に基づいて、出力アンプ１４のスルーレートが設定される。そのカウンタ値は、Ｒｅｓｅｔ入力端子に入力されるゲートドライバ５のスタートパルス信号ＶＳＰによりリセットされる。Ｒｅｓｅｔ入力端子には、垂直同期信号（Ｖｓｙｎｃ）が入力されてもよい。
【００５２】
ゲートドライバ５の第１行目が駆動されることを示すＶＳＰ信号により、カウンタ２４２がリセットされ、ゲート線６の駆動行の移動に伴ってカウントアップされることになる。ゲート線６の駆動行は、ＳＴＢ信号により計数できるが、ここでは、分周器２４１が介在するため、ゲート線６の駆動行が変わるたびにカウントアップされるわけではない。分周比で示される数の駆動行の移動があるとカウントアップされる。また、ここでは、分周器２４１とカウンタ２４２とに分けて説明したが、ＳＴＢ信号を直接カウンタに入力し、カウンタの上位ビットのみ電流出力型デジタル・アナログ変換器２４３に出力するようにしてもよい。また、カウンタの出力を変換表などにより制御値に変換するように構成してもよい。
【００５３】
電流出力型デジタル・アナログ変換器２４３は、デジタル信号であるカウンタ２４２のカウント値をアナログ信号の電流に変換し、バイアス制御回路２４４に出力するデジタル・アナログ変換器である。図１３に３ビットの電流出力タイプのデジタル・アナログ変換器の回路例が示される。図１３（ａ）に示されるように、電流出力型デジタル・アナログ変換器２４３は、８個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２８と、３個の電流スイッチＳＷ１〜ＳＷ３と、定電流源Ｉｒ１及びＩｒ２と、定電圧源Ｖｒｅｆ２とを備える。ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２８は、ゲート同士、ソース同士が共通接続される。共通接続されるソースは、定電流源Ｉｒ１を介して接地される。定電圧源Ｖｒｅｆ２は、共通接続されるゲートに接続され、各ゲートをバイアスする。定電流源Ｉｒ２は、電流出力端子Ｉｄａｃと接地（ＧＮＤ）との間に挿入される。電流スイッチＳＷ１、ＳＷ２、ＳＷ３のメーク側端子は、電流出力端子Ｉｄａｃに接続される。電流スイッチＳＷ１、ＳＷ２、ＳＷ３のブレーク側端子は、正電源ＶＤＤに接続される。電流スイッチＳＷ１の共通端子は、ＮチャネルＭＯＳトランジスタＭＮ２２のドレインに接続される。電流スイッチＳＷ２の共通端子は、ＮチャネルＭＯＳトランジスタＭＮ２３及びＭＮ２４のドレインに接続される。電流スイッチＳＷ３の共通端子は、ＮチャネルＭＯＳトランジスタＭＮ２５〜ＭＮ２８のドレインに接続される。ＮチャネルＭＯＳトランジスタＭＮ２１のドレインは、電流出力端子Ｉｄａｃに接続される。
【００５４】
図１３に示される電流出力型のデジタル・アナログ変換器は、トランジスタの重み付けを利用した古くから知られ、元々バイポーラトランジスタで構成されたものをＭＯＳトランジスタに置き換えただけのものである。バイポーラトランジスタで構成するとベース電流分の誤差が生じ、それを補償する付加回路が必要である。しかし、ＭＯＳトランジスタで構成した回路は、ベース電流に相当するゲート電流はほぼゼロと見なすことができ、更にドレイン電流＝ソース電流となるため、簡単な回路構成になる。８個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２８は、全て同じＷ／Ｌサイズのものであり、更に各々のゲート、ソースがそれぞれ共通に接続されていることから、全てのトランジスタは同じ電流が流れる。ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２８は、全てゲート接地で動作しているため、ソース電流の合計が定電流源Ｉｒ１の電流値Ｉｒ１となる。したがって、ＮチャネルＭＯＳトランジスタの１個当たりのソース電流Ｉｓは、Ｉｓ＝Ｉｒ１／８となる。すなわち、電流スイッチＳＷ１にはＩｒ１／８の電流が流れ、電流スイッチＳＷ２には２Ｉｒ１／８の電流が流れ、電流スイッチＳＷ３には４Ｉｒ１／８の電流が流れる。電流スイッチＳＷ１〜ＳＷ３の状態により、図１３（ｂ）に示されるように、電流出力端子Ｉｄａｃに流れる電流として８通りの電流値が得られる。
【００５５】
例えば、電流スイッチＳＷ１〜ＳＷ３が全てメーク側に設定されるとき、出力電流は、Ｉｄａｃ＝Ｉｒ１＋Ｉｒ２となり、全てブレーク側に設定されるとき、出力電流は、Ｉｄａｃ＝Ｉｒ１／８＋Ｉｒ２となる。なお、図１３（ｂ）において、“Ｌ”はスイッチをブレーク側に設定することを示し、“Ｈ”はスイッチをメーク側に設定することを示す。
【００５６】
図１４は、上述した電流スイッチをＭＯＳトランジスタで構成する場合の具体的な回路例を示す。電流スイッチは、２つのＮチャネルＭＯＳトランジスタＭＮ３１及びＭＮ３２と、インバータ回路２４６とを備える。ＮチャネルＭＯＳトランジスタＭＮ３１及びＭＮ３２は、各々のソースが共通接続され、このノードが電流スイッチの共通端子となる。制御信号が入力される制御端子は、ドレインがメーク側端子になるＮチャネルＭＯＳトランジスタＭＮ３１のゲートと、インバータ回路２４６の入力に接続される。インバータ回路２４６の出力がゲートに接続されるＮチャネルＭＯＳトランジスタＭＮ３２のドレインは、ブレーク側端子となる。
【００５７】
制御信号がローレベル（Ｌ）の場合、ＮチャネルＭＯＳトランジスタＭＮ３１は、ゲートがローレベルであるからオフ状態になる。一方、ＮチャネルＭＯＳトランジスタＭＮ３２は、ゲートがハイレベルであるからオン状態になる。したがって、共通ソースに接続された電流は、全てＮチャネルＭＯＳトランジスタＭＮ３２のドレインに流れる。制御信号がハイレベル（Ｈ）の場合、ＮチャネルＭＯＳトランジスタＭＮ３２は、ゲートがローレベルであるからオフ状態になる。一方、ＮチャネルＭＯＳトランジスタＭＮ３１は、ゲートがハイレベルになるからオン状態になる。したがって、共通ソースに接続された電流は、全てＮチャネルＭＯＳトランジスタＭＮ３１のドレインに流れる。ここで注意しなければならないのは、ドレイン及びソースの各電圧であり、正しく電流スイッチと動作させるにはＭＯＳトランジスタをいわゆる５極管領域（飽和領域）で動作させる必要がある。そのために、各ＭＯＳトランジスタのゲート制御信号の電圧レベルとインバータ回路の電圧レベル（Ｈ／Ｌ）とを検討しなければならない場合がある。ここでは、ＤＡ変換器の一例を示すだけで、その解決策の説明は省略される。
【００５８】
バイアス制御回路２４４は、図１５に示されるように、ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４４と、ＮチャネルＭＯＳトランジスタＭＮ４１及びＭＮ４２と、定電圧源Ｖｒｅｆ４とを備える。ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４３は、ソース同士、ゲート同士が共通接続され、それぞれ正電源ＶＤＤ２、ＰチャネルＭＯＳトランジスタＭＰ４１のドレインに接続されてカレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＭＰ４１のドレインには、電流出力型デジタル・アナログ変換器２４３の出力Ｉｄａｃが接続され、カレントミラー回路の入力電流が供給される。カレントミラー回路の吐き出し型の電流源出力端子となるＰチャネルＭＯＳトランジスタＭＰ４３のドレインは、出力アンプ１４の可変定電流源Ｉ１１（図１１参照）に接続される。
【００５９】
また、カレントミラー回路のもう一つの吐き出し型の電流源出力端子となるＰチャネルＭＯＳトランジスタＭＰ４２のドレインは、ＰチャネルＭＯＳトランジスタＭＰ４４のソースに接続される。ＰチャネルＭＯＳトランジスタＭＰ４４のゲートは定電圧源Ｖｒｅｆ４に接続され、そのドレインはＮチャネルＭＯＳトランジスタＭＮ４１のドレインに接続される。ＮチャネルＭＯＳトランジスタＭＮ４１及びＭＮ４２の共通接続されたソースは、負電源ＶＳＳ２に接続される。ＮチャネルＭＯＳトランジスタＭＮ４１のゲートとドレインとは、ＮチャネルＭＯＳトランジスタＭＮ４２のゲートに共通接続され、さらにＰチャネルＭＯＳトランジスタＭＰ４４のドレインに接続される。ＮチャネルＭＯＳトランジスタＭＮ４１及びＭＮ４２は、カレントミラー回路を構成し、吸い込み型出力端子となるＮチャネルＭＯＳトランジスタＭＮ４２のドレインは、出力アンプ１４の可変定電流源Ｉ１２（図１１参照）に接続される。
【００６０】
ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４３は、２出力型のカレントミラー回路とみることができる。すなわち、ＰチャネルＭＯＳトランジスタＭＰ４１のゲートとドレインとが共通接続されたノードが、カレントミラー回路の入力端子となり、ＰチャネルＭＯＳトランジスタＭＰ４２及びＭＰ４３のドレインが、カレントミラー回路の２つの出力端子となる。カレントミラー回路の特性からＰチャネルＭＯＳトランジスタＭＰ４１に入力された電流値と同じ電流値の電流がＰチャネルＭＯＳトランジスタＭＰ４２及びＭＰ４３のドレインから出力される。
【００６１】
このＰチャネルＭＯＳトランジスタＭＰ４２のドレイン電流は、ゲートが定電圧源Ｖｒｅｆ４でバイアスされたゲート接地のＰチャネルＭＯＳトランジスタＭＰ４４のソースに入力され、出力インピーダンスを上げてそのドレインから出力される。このＰチャネルＭＯＳトランジスタＭＰ４４のドレイン電流は、ＮチャネルＭＯＳトランジスタＭＮ４１及びＭＮ４２で構成されたカレントミラー回路の入力に流れる。したがって、そのカレントミラー回路の出力であるＮチャネルＭＯＳトランジスタＭＮ４２のドレインには、ＰチャネルＭＯＳトランジスタＭＰ４４のドレイン電流と同じ電流値の電流が出力される。このように、ＰチャネルＭＯＳトランジスタＭＰ４１に入力される電流と同じ電流値をもった吐き出し型と吸い込み型の定電流源が実現できる。したがって、電流出力型デジタル・アナログ変換器２４３が生成した電流により、出力アンプ１４のスルーレートを制御する可変定電流源Ｉ１１及びＩ１２の電流値が連動して設定される。
【００６２】
次に、スルーレートが制御される出力回路１３の動作を説明する。
【００６３】
図９に示されるように、カウンタ２４２には、分周器２４１によりＮ分周されたストローブ信号（ＳＴＢ）がカウント入力として供給されている。ゲートドライバ５がゲート線を次々と駆動するたびに、ＳＴＢ信号が分周器２４１に入力される。ゲートドライバ５が何行目を駆動しているかは、スタートパルス（ＶＳＰ）が入力された時から何回ＳＴＢ信号がハイレベルになったかにより知ることが可能である。スタートパルス（ＶＳＰ）がハイレベルになってから最初にＳＴＢ信号がハイレベルになった時、ゲートドライバ５が第１行目を駆動している時であり、次にＳＴＢ信号がハイレベルになった時はゲートドライバ５が第２行目を駆動している時である。このようにＳＴＢ信号のハイレベルになった数を数えることにより、容易に駆動行を知ることができる。この時、電流出力型デジタル・アナログ変換器２４３の分解能を駆動する行数に必ずしも合致させる必要はない。液晶パネルの行数は、例えば、ＳＸＧＡ（Ｓｕｐｅｒ  ｅＸｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）パネルであれば１０２４行であり、分解能を合致させると、１０ビット相当になる。しかし、出力アンプ１４のスルーレートを８段階に切り換えるのであれば、バイアス電流は８通りの電流値が設定できればよい。したがって、電流出力型デジタル・アナログ変換器２４３は３ビットの分解能でよい。ＳＸＧＡパネルの１０２４行を８通りのスルーレートで駆動する場合、１０２４／８＝１２８行毎に電流値を増やせばよい。すなわち、分周器２４１の分周比は１／１２８であればよい。液晶パネル１の行数をｎとすると、分周器２４１は、ｎ／８行毎にパルスを出力し、カウンタ２４２がカウントアップする。このようにして、分周器２４１の分周比と電流出力型デジタル・アナログ変換器２４３の分解能とが決定される。
【００６４】
カウンタ２４２は、ゲートドライバ５のスタートパルス（ＶＳＰ信号）によりカウント値がクリアされ、ゲートドライバ５が１行目のゲート線６１を駆動することを認識する。カウンタ２４１のカウント値がクリアされるため、このときの電流出力型デジタル・アナログ変換器２４３の出力は、図１６に示されるように、Ｉｒ１／８＋Ｉｒ２となる。バイアス制御回路２４４は、この電流値を出力アンプ１４の可変定電流源Ｉ１１及びＩ１２に設定し、出力アンプ１４は、最小スルーレートで動作する。
【００６５】
１行目からｎ／８行目までは、カウンタ２４２は変化せず、ｎ／８＋１行目が駆動されるとき、カウンタ２４２はカウントアップし、電流出力型デジタル・アナログ変換器２４３は、出力電流値を２Ｉｒ１／８＋Ｉｒ２に増加して出力する。バイアス制御回路２４４は、この電流値を出力アンプ１４の可変定電流源Ｉ１１及びＩ１２に設定し、出力アンプ１４は、スルーレートを上げて動作する。図１６に示されるように、垂直走査行が、２ｎ／８＋１行目から３ｎ／８行目、３ｎ／８＋１行目〜４ｎ／８行目、…、７ｎ／８＋１行目〜ｎ行目となるにしたがって、電流出力型デジタル・アナログ変換器２４３の出力電流が増加し、出力アンプ１４は段階的にスルーレートを上げて動作する。７ｎ／８＋１行目〜ｎ行目では最大スルーレートに達し、図８（ｃ）に示されるように、駆動波形は急峻になる。
【００６６】
このように、ゲートドライバ５が駆動するゲート線６の位置に対応させて出力アンプ１４のスルーレートを変化させることにより、従来の駆動能力を維持したまま、出力アンプ１４の消費電力を削減することが可能となる。定電流源Ｉｒ１及びＩｒ２の電流値を適切に設定することにより、各駆動行において最適なスルーレートが設定できる。したがって、低消費電力化が可能になり、高価な低熱抵抗のソースドライバテープを使用する必要が無くなり、また、半導体チップの放熱用部品等が不要になる。すなわち、コストダウンも可能になる。
【００６７】
上述のように、出力回路のスルーレートを変化させるために、増幅器のバイアス電流を制御する回路が説明された。（１）式からわかるように、増幅器のスルーレートは、初段のバイアス電流と位相補償容量とによって決まる。以下では、位相補償容量を変化させてスルーレートを制御する回路が説明される。
【００６８】
図１７に、位相補償容量を変化させてスルーレートを制御する出力回路１３の構成を示すブロック図を示す。出力回路１３は、出力アンプ１６と、分周器２５１と、カウンタ２５２と、スイッチ１５とを備える。スイッチ１５は、出力アンプ１６の出力と負荷との間に接続され、負荷駆動のタイミングを制御する。ＳＴＢ信号が供給される分周器２５１は、ＳＴＢ信号をＮ分周してカウンタ２５２に出力する。カウンタ２５２は、分周器２５１の出力をカウントしてカウント値を出力アンプ１６に供給する。先に図９を参照して説明された出力回路に比べ、電流出力型デジタル・アナログ変換器２４３とバイアス制御回路２４４とが削除され、カウンタ２５２の出力が出力アンプ１５に供給されている。分周器２５１及びカウンタ２５２は、先に説明した分周器２４１及びカウンタ２４２と同じ動作であるため、詳細な説明は省略される。
【００６９】
出力アンプ１６は、図１８に示されるように、ＰチャネルＭＯＳトランジスタＭＰ５１及びＭＰ５２と、ＮチャネルＭＯＳトランジスタＭＮ５１及びＭＮ５２と、定電流源Ｉ５１と、反転増幅器（−Ａ）１４０と、位相補償容量５０とを備える。ＰチャネルＭＯＳトランジスタＭＰ５１及びＭＰ５２は、差動段を構成するソースが共通接続され、定電流源Ｉ５１に接続される。ＮチャネルＭＯＳトランジスタＭＮ５１及びＭＮ５２は、そのドレインがそれぞれＰチャネルＭＯＳトランジスタＭＰ５１及びＭＰ５２のドレインに接続され、そのソースが電源ＶＳＳ２に接続される。定電流源Ｉ５１は、差動段の共通接続されたソースと正電源ＶＤＤ２との間に挿入され、電流Ｉ５１を差動段に供給する。反転増幅器１４０は、差動段の出力がシングル変換された信号を入力し、増幅して出力Ｖｏｕｔを出力する。位相補償容量５０は、反転増幅器１４０の入出力間に接続され、その容量値が制御されて変化する。スルーレートは、この位相補償容量５０の容量値に応答して変化する。これ以外の動作は、図１０に示される出力アンプ１４と同じであるため、説明を省略する。
【００７０】
位相補償容量５０は、図１９（ａ）に示されるように、ＮチャネルＭＯＳトランジスタＭＮ５５〜ＭＮ５７と、容量素子５１〜５４とを備える。ＮチャネルＭＯＳトランジスタＭＮ５５、ＭＮ５６、ＭＮ５７は、それぞれ容量素子５４、５３、５２と直列に接続され、スイッチとして機能する。ＮチャネルＭＯＳトランジスタＭＮ５５、ＭＮ５６、ＭＮ５７のゲートは、制御端子５９に接続される。制御端子５９にはカウンタ２５２の出力が接続され、カウント値に応じてスイッチがオンオフされる。
【００７１】
容量素子５１は容量値Ｃ１、容量素子５２は容量値Ｃ２、容量素子５３は容量値２×Ｃ２、容量素子５４は容量値３×Ｃ２の容量を有する。したがって、図１９（ｂ）に示されるように、カウンタ２５２のカウント状態に応じて、位相補償用容量５０は、Ｃ１、Ｃ１＋Ｃ２、Ｃ１＋２Ｃ２、…、Ｃ１＋７Ｃ２と容量値を可変することができる。ここでは、カウンタ２５２は３ビットバイナリカウンタとして説明されるため、容量値も８通りに変化するが、３ビットに限定されるものではない。このように、位相補償用容量５０を可変とすることにより、出力アンプ１６のスルーレートを制御することができる。
【００７２】
以上説明した回路構成により液晶パネルを駆動した場合の波形が、図２０に示される。図２０（ａ）は、ＳＴＢ信号を示し、ＳＴＢ信号の立ち上がりをカウントすることにより、ゲートドライバ５の駆動行の位置が分かる。図２０（ｂ）は、ソースドライバ４が駆動する信号の極性を示す。１Ｈ期間ごとに交互に信号の極性が変わる。図２０（ｃ）〜（ｅ）は、ソースドライバ４が駆動する信号の負荷近端における波形（実線）と、駆動行位置における実際の波形（破線）を示す。スルーレートを変えることにより、ソースドライバ４の出力位置では波形の立ち上がり（立ち下がり）が変化するが、駆動行位置における波形、すなわち、液晶パネルの画素容量の書き込み波形では、同じような立ち上がり（立ち下がり）になることが分かる。スルーレートを制御することにより全駆動行において、画素容量の書き込み波形を同じような立ち上がり（立ち下がり）にすることができ、画質の均一化が図れる。
【００７３】
このように、スルーレートを制御するソースドライバをＬＣＤモジュールに採用することにより、各駆動行において最適なスルーレートが設定でき、低消費電力化が可能になる。これにより、高価な低熱抵抗のソースドライバテープが不要になり、またはチップの放熱物が不要になり、コストダウンが可能になる。
【図面の簡単な説明】
【００７４】
【図１】液晶表示装置の構成例を示すブロック図である。
【図２】６ビットの入力データと階調電圧Ｖ０〜Ｖ４及びＶ５〜Ｖ９との関係の一例を示す図である。
【図３】従来の出力回路の構成例を示す図である。
【図４】同ボルテージ・フォロアの構成を示す図である。
【図５】同他方のボルテージ・フォロアの構成を示す図である。
【図６】液晶表示装置の動作を説明するためのタイミングチャートである。
【図７】液晶パネルのドレイン線を抵抗と容量の分布定数回路で表した図である。
【図８】出力回路の等価負荷と、出力駆動波形の例を示した図である。
【図９】本発明の実施の形態に係る出力回路の構成例を示す図である。
【図１０】同スルーレート制御増幅器の回路構成例を示す図である。
【図１１】同スルーレート制御増幅器の他の回路構成例を示す図である。
【図１２】同ＳＴＢ信号と分周器の出力波形例とを示す図である。
【図１３】同電流出力型デジタル・アナログ変換器の回路例を示す図である。
【図１４】同電流スイッチをＭＯＳトランジスタで実現する回路例を示す図である。
【図１５】同バイアス制御回路の回路構成例を示す図である。
【図１６】同バイアス制御回路の駆動例を示す図である。
【図１７】本発明の他の実施の形態に係る出力回路の構成例を示す図である。
【図１８】同スルーレート制御増幅器の回路構成例を示す図である。
【図１９】同位相補償容量を可変させる回路構成例を示す図である。
【図２０】本発明における駆動波形例を示す図である。
【符号の説明】
【００７５】
１  カラー液晶パネル
２  制御回路
３  階調電源回路
４  データ電極駆動回路（ソースドライバ）
５  走査電極駆動回路（ゲートドライバ）
６、６１〜６ｎ  走査電極（ゲート線）
７、７１〜７ｍ  データ電極（ソース線）
７０  パネル負荷回路
７０１〜７０ｍ  パネル負荷回路
８  液晶容量
９  共通電極
１０  ＴＦＴ
１１  映像データ処理回路
１２  デジタル・アナログ変換器（ＤＡ変換器）
１３、１３１〜１３ｍ  出力回路
１４、１６  出力アンプ
１５  スイッチ
１４１、１４２  ボルテージ・フォロア
１５１、１５２  スイッチ
１４０  出力アンプ
２４１、２５１  分周器
２４２、２５２  カウンタ
２４３  電流出力型デジタル・アナログ変換器
２４４  バイアス制御回路
２４６  インバータ
５０  位相補償用容量
５１〜５４  容量素子
ＣＩ１〜ＣＩ４  定電流源
Ｃ１、Ｃ２  コンデンサ
Ｉ１１、Ｉ１２、Ｉ５１  定電流源
Ｉｒ１、Ｉｒ２  定電流源
ＭＰ１〜ＭＰ６  ＰチャネルＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１６  ＰチャネルＭＯＳトランジスタ
ＭＰ４１〜ＭＰ４４  ＰチャネルＭＯＳトランジスタ
ＭＰ５１、ＭＰ５２  ＰチャネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ６  ＮチャネルＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１４  ＮチャネルＭＯＳトランジスタ
ＭＮ２１〜ＭＮ２８  ＮチャネルＭＯＳトランジスタ
ＭＮ３１、ＭＮ３２  ＮチャネルＭＯＳトランジスタ
ＭＮ４１、ＭＮ４２  ＮチャネルＭＯＳトランジスタ
ＭＮ５１、ＭＮ５２  ＮチャネルＭＯＳトランジスタ
ＭＮ５５〜ＭＮ５７  ＮチャネルＭＯＳトランジスタ
ＳＷ１〜ＳＷ３  電流スイッチ
Ｖｒｅｆ２、Ｖｒｅｆ４  定電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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