(57)【要約】【課題】トランジスタの発熱を抑制し得るシャント抵抗装置を提供する。【解決手段】ソレノイド制御装置１０のシャント抵抗装置２０では、検出対象となるソレノイドの駆動電流を所定のオン抵抗ｒon1〜ｒon4で流すＭＯＳトランジスタＮm1〜Ｎm4を４個並列に接続して構成されるトランジスタアレイ２２の温度を温度センサ２６により検出し、これより検出された電圧信号に基づいて、トランジスタアレイ２２の温度が高くなるに従ってオフ状態からオン状態に制御するＭＯＳトランジスタＮm1等の数を増やすように、例えば、オン状態にあるＭＯＳトランジスタＮm1の発熱によりトランジスタアレイ２２の温度が上昇すると、それまでオフ状態にあった他のＭＯＳトランジスタＮm2等をオン状態に選択回路２４によって制御する。【選択図】図１
2008061189.tif 000002
【特許請求の範囲】
【請求項１】
検出対象となる電流を所定のオン抵抗で流すトランジスタを複数個並列に接続して構成されるトランジスタアレイと、
前記トランジスタアレイの温度を検出可能な温度検出手段と、
前記トランジスタアレイを構成する複数のトランジスタを前記温度検出手段により検出された温度情報に基づいてオンオフ制御可能な制御手段と、を備え、
前記制御手段は、前記トランジスタアレイの温度が高くなるに従ってオフ状態からオン状態に制御するトランジスタの数を増やすことを特徴とするシャント抵抗装置。
【請求項２】
前記複数のトランジスタのオン抵抗は、ほぼ同一の値にそれぞれ設定されていることを特徴とする請求項１記載のシャント抵抗装置。
【請求項３】
前記複数のトランジスタのオン抵抗は、トランジスタごとに値が異なるように設定されており、前記制御手段は、前記トランジスタアレイの温度が高くなるに従って、オン抵抗の低いトランジスタをオン抵抗の高いトランジスタよりも先にオン状態に制御することを特徴とする請求項１記載のシャント抵抗装置。
【請求項４】
前記複数のトランジスタのオン抵抗は、トランジスタごとに値が異なるように設定されており、これらのオン抵抗を決定するチャネル幅は、１：２の比を基準にその整数倍で設定されていることを特徴とする請求項１記載のシャント抵抗装置。
【請求項５】
前記トランジスタアレイは、ＬＤＭＯＳトランジスタであることを特徴とする請求項１〜４のいずれか一項に記載のシャント抵抗装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのオン抵抗を用いたシャント抵抗装置に関するものである。
【背景技術】
【０００２】
従来より、トランジスタのオン抵抗を用いたシャント抵抗装置として、例えば、下記特許文献１に開示される「定電流制御回路装置」がある。この開示技術では、それまでシャント抵抗として用いられていたアルミニウム抵抗をＰチャネルＭＯＳＦＥＴのオン抵抗に置き換えることで、当該ＭＯＳＦＥＴのゲート電圧を調整することでシャント抵抗値のトリミングを容易にするとともに、オン抵抗の温度特性を補正可能にして当該装置の温度特性を良好にしている。
【特許文献１】特開２００５−２３４７８１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このような特許文献１による開示技術は、ゲートに印加される電圧値に従って変化するＭＯＳＦＥＴのオン抵抗をシャント抵抗として利用していることから、以下に挙げる問題がある。
【０００４】
(1) ＭＯＳＦＥＴが完全にはオン状態とならない（いわゆるフルオン状態にならない）電圧がゲートに印加されている場合には、完全なオン状態（いわゆるフルオン状態）に比べてオン抵抗が大きい。このため、フルオン状態に至らない場合には、オン抵抗が大きくなることから、当該ＭＯＳＦＥＴの発熱が大きくなってしまうという問題や、その発熱によってオン抵抗自体もさらに高くなることから、予定したオン抵抗を得にくいという問題がある。
【０００５】
(2) これに対し、ＭＯＳＦＥＴを完全にオン状態（フルオン状態）になるような電圧がゲートに印加されている場合にはオン抵抗は小さくなることから、フルオン状態でない場合に比べて発熱は抑制される。ところが、フルオン状態におけるオン抵抗は、一般に、ゲートに印加される電圧値の変化に比べて変動幅が小さいため、このような場合にはオン抵抗の値を制御し難いという問題がある。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、トランジスタの発熱を抑制し得るシャント抵抗装置を提供することにある。また、本発明の別の目的は、温度に対する依存性を低くし得るシャント抵抗装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、特許請求の範囲に記載の請求項１のシャント抵抗装置では、検出対象となる電流を所定のオン抵抗で流すトランジスタを複数個並列に接続して構成されるトランジスタアレイと、前記トランジスタアレイの温度を検出可能な温度検出手段と、前記トランジスタアレイを構成する複数のトランジスタを前記温度検出手段により検出された温度情報に基づいてオンオフ制御可能な制御手段と、を備え、前記制御手段は、前記トランジスタアレイの温度が高くなるに従ってオフ状態からオン状態に制御するトランジスタの数を増やすことを技術的特徴とする。
【０００８】
特許請求の範囲に記載の請求項２のシャント抵抗装置では、請求項１記載のシャント抵抗装置において、前記複数のトランジスタのオン抵抗は、ほぼ同一の値にそれぞれ設定されていることを技術的特徴とする。
【０００９】
特許請求の範囲に記載の請求項３のシャント抵抗装置では、請求項１記載のシャント抵抗装置において、前記複数のトランジスタのオン抵抗は、トランジスタごとに値が異なるように設定されており、前記制御手段は、前記トランジスタアレイの温度が高くなるに従って、オン抵抗の低いトランジスタをオン抵抗の高いトランジスタよりも先にオン状態に制御することを技術的特徴とする。
【００１０】
特許請求の範囲に記載の請求項４のシャント抵抗装置では、請求項１記載のシャント抵抗装置において、前記複数のトランジスタのオン抵抗は、トランジスタごとに値が異なるように設定されており、これらのオン抵抗を決定するチャネル幅は、１：２の比を基準にその整数倍で設定されていることを技術的特徴とする。
【００１１】
特許請求の範囲に記載の請求項５のシャント抵抗装置では、請求項１〜４のいずれか一項に記載のシャント抵抗装置において、前記トランジスタアレイは、ＬＤＭＯＳトランジスタであることを技術的特徴とする。
【発明の効果】
【００１２】
請求項１の発明では、検出対象となる電流を所定のオン抵抗で流すトランジスタを複数個並列に接続して構成されるトランジスタアレイの温度を温度検出手段により検出し、これより検出された温度情報に基づいて、トランジスタアレイの温度が高くなるに従ってオフ状態からオン状態に制御するトランジスタの数を増やすように、制御手段によってトランジスタアレイのトランジスタをオンオフ制御する。例えば、オン状態にあるトランジスタの発熱によりトランジスタアレイの温度が上昇すると、それまでオフ状態にあった他のトランジスタをオン状態に制御する。これにより、当該他のトランジスタのオン抵抗が、既にオン状態にあるトランジスタのオン抵抗に対して並列に入るため、温度上昇に伴って増加したオン抵抗を瞬時に下げられる。したがって、トランジスタアレイを構成するトランジスタの発熱を抑制することができる。また、トランジスタアレイの温度上昇が生じても、このようにオン抵抗を下げることができるので、シャント抵抗装置の温度に対する依存性を低くすることができる。
【００１３】
請求項２の発明では、複数のトランジスタのオン抵抗は、ほぼ同一の値にそれぞれ設定されていることから、オン抵抗が異なる値に設定されている場合に比べて、トランジスタアレイの温度が低い場合にはオン状態にするトランジスタの数を少なく、トランジスタアレイの温度が高い場合にはオン状態にするトランジスタの数を多く、するといった制御手段によるオンオフ制御を簡素化することができる。
【００１４】
請求項３の発明では、複数のトランジスタのオン抵抗は、トランジスタごとに値が異なるように設定されており、制御手段は、トランジスタアレイの温度が高くなるに従って、オン抵抗の低いトランジスタをオン抵抗の高いトランジスタよりも先にオン状態に制御する。これにより、オン抵抗の低いトランジスタに対してオン抵抗の高いトランジスタが後から並列接続されることから、これらのトランジスタがオン状態に制御されて構成される並列抵抗値の急激な変動を防止することができる。
【００１５】
請求項４の発明では、複数のトランジスタのオン抵抗は、トランジスタごとに値が異なるように設定されており、これらのオン抵抗を決定するチャネル幅は、１：２の比を基準にその整数倍で設定されている。これにより、トランジスタのチャネル幅がほぼ同一の値にそれぞれ設定されている場合に比べ、異なるチャネル幅を組み合わせることで、並列接続されるトランジスタのチャネル幅を多様に設定することができる。例えば、各トランジスタのチャネル幅が、１：２：４：８の比率で設定されている場合には、これらの組み合わせによって並列接続されるチャネル幅を、１，２，３（＝１＋２），４，５，（＝１＋４），６（＝２＋４），７（＝１＋２＋４），８，９（＝１＋８），１０（＝２＋８），１１（＝１＋２＋８），１２（＝４＋８），１３（＝１＋４＋８），１４（＝２＋４＋８），１５（＝１＋２＋４＋８）といった整数比で設定することができる。したがって、シャント抵抗としてこのようなチャネル幅に従った抵抗値を得ることができる。
【００１６】
請求項５の発明では、トランジスタアレイは、ＬＤＭＯＳトランジスタであることから、各トランジスタ間の配線を削減することができ、また半導体プロセスにおいて比較的容易にオン抵抗の特性を任意に設定することができる。さらに複数のゲートを取り出すことで、任意に電位勾配を与えることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明のシャント抵抗装置をソレノイド制御装置のシャント抵抗に適用した実施形態を各図に基づいて説明する。まず、ソレノイド制御装置１０の構成を、図１および図２を参照して説明する。なお、図１には本実施形態に係るソレノイド制御装置の構成を示すブロック、図２(A) はＩ／Ｖ変換回路の構成を示す回路、図２(B) は選択回路の構成を示す回路、がそれぞれ図示されている。
【００１８】
図１に示すように、ソレノイド制御装置１０は、シャント抵抗装置２０、Ｉ／Ｖ変換回路３０、負荷制御回路４０、パワートランジスタ５０、端子Ｐａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ，Ｐｆ等から構成されている。このソレノイド制御装置１０は、後述するように、例えば、ソレノイドＳＯＬとソレノイドＳＯＬを駆動する駆動電源（バッテリ電圧）ＶＢとの間に接続されることで、当該ソレノイドＳＯＬの駆動電流制御を可能にするものである。
【００１９】
シャント抵抗装置２０は、検出対象となる電流を測定するために回路に直列にいれる抵抗（シャント抵抗）にトランジスタのオン抵抗を用いた装置で、トランジスタアレイ２２、選択回路２４および温度センサ２６によって構成されている。本実施形態の場合には、ソレノイドＳＯＬに流れる駆動電流Ｉｓがシャント抵抗としてのシャント抵抗装置２０の端子Ｐｃ−Ｐｄ間に流れる「検出対象となる電流」に相当する。
【００２０】
トランジスタアレイ２２は、複数個並列に接続して構成されるトランジスタのオン抵抗を、シャント抵抗として機能するトランジスタの集合体で、本実施形態では、４個のＮチャネル型のＭＯＳトランジスタＮm1，Ｎm2，Ｎm3，Ｎm4（以下「ＭＯＳトランジスタＮm1〜Ｎm4」という）から構成されている。
【００２１】
即ち、本実施形態では、ＭＯＳトランジスタＮm1〜Ｎm4の各ドレイン端子をそれぞれ端子Ｐｃに接続し、またＭＯＳトランジスタＮm1〜Ｎm4の各ソース端子をそれぞれ端子Ｐｄに接続することで、ＭＯＳトランジスタを４個並列に接続するとともに、ＭＯＳトランジスタＮm1〜Ｎm4の各端子ゲートを個別に選択回路２４に接続する。これにより、各ＭＯＳトランジスタＮm1〜Ｎm4を個別にそれぞれオンオフ制御することで、ＭＯＳトランジスタＮm1〜Ｎm4の各オン抵抗ｒon1〜ｒon4を並列に接続することが可能になるので、端子Ｐｃ−Ｐｄ間に接続されるこれらのオン抵抗ｒon1〜ｒon4をシャント抵抗として制御可能に構成している。
【００２２】
選択回路２４は、このようなＭＯＳトランジスタＮm1等を温度センサ２６により検出された温度情報に基づいて個別にオンオフ制御し得る機能を持つもので、例えば、所定の基準電圧を発生可能な分圧抵抗とコンパレータとから構成されており、制御するＭＯＳトランジスタの数に合わせた制御出力がＭＯＳトランジスタＮm1等のゲート端子にそれぞれ接続されている。
【００２３】
本実施形態では、トランジスタアレイ２２は４個のＭＯＳトランジスタＮm1〜Ｎm4で構成されているので、選択回路２４は、ＭＯＳトランジスタＮm1〜Ｎm4に対する４本の制御信号を出力し得るように、また温度センサ２６から出力される温度情報としての電圧信号を入力し得るように、構成されている。なお、温度センサ２６により検出された温度情報に基づくＭＯＳトランジスタＮm1等のオンオフ制御は、図２(B) および図４を参照して後で詳述するので、ここでは省略する。
【００２４】
温度センサ２６は、トランジスタアレイ２２の温度を検出し得る機能を持つセンサで、例えば、ダイオードの順方向電圧ＶＦが温度により変化することを利用した半導体温度センサや、抵抗値が温度により変化するサーミスタ等、がこれに相当する。本実施形態の場合、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1〜Ｎm4の温度を検出可能に構成されており、この温度センサ２６によって検出された温度情報は、例えば温度が低いほど低く温度が高いほど高くなる電圧信号として前述した選択回路２４に入力される。
【００２５】
Ｉ／Ｖ変換回路３０は、トランジスタアレイ２２を流れる電流を電圧に変換して負荷制御回路４０に出力し得る機能を持つ電流電圧変換回路で、例えば、図２(A) に示すように、オペアンプを用いた減算回路により構成されている。即ち、図２(A) に示すように、Ｉ／Ｖ変換回路３０は、抵抗Ｒ301 を介してオペアンプＯＰ301 の反転入力(−)に入力される電圧ｖ31と、抵抗Ｒ303 を介してオペアンプＯＰ301 の非反転入力(＋)に入力される電圧ｖ32と、の電位差ｖ30を次式により演算出力し得るように、反転入力(−)と出力と間に抵抗Ｒ302 を負帰還接続し、また非反転入力と基準電位（アース）との間に抵抗Ｒ304 を接続する。なお、これらの各電圧は、基準電位に対する電位である。
【００２６】
ｖ30  ＝  −（Ｒ302／Ｒ301）×（ｖ31−ｖ32）…(1) 
但し、Ｒ302／Ｒ301  ＝  Ｒ304／Ｒ303      …(2) 
【００２７】
これにより、Ｉ／Ｖ変換回路３０の各入力端子（ｖ31,ｖ32)を、トランジスタアレイ２２のドレイン端子（端子Ｐｃ）、ソース端子（端子Ｐｄ）にそれぞれ接続することで、これらの端子間抵抗（シャント抵抗）を流れる電流、つまり検出対象となる電流をＩ／Ｖ変換回路３０により変換された出力電圧ｖ30として得られるので、これを負荷制御回路４０に出力することが可能となる。
【００２８】
負荷制御回路４０は、シャント抵抗装置２０により検出されたソレノイドＳＯＬの駆動電流Ｉｓに基づいて、バッテリ電圧ＶＢから供給されるソレノイドＳＯＬの駆動電流をパワートランジスタ５０を介して制御するものである。このため、負荷制御回路４０では、前述したＩ／Ｖ変換回路３０から入力される出力電圧ｖ30に基づいて、パワートランジスタ５０のゲート制御電圧Ｖｇを調節し得る図略のフィードバック回路が構成されている。これにより、Ｉ／Ｖ変換回路３０から出力電圧ｖ30を入力することで、駆動電流Ｉｓに基づいたソレノイドＳＯＬの駆動電流制御が可能になる。
【００２９】
パワートランジスタ５０は、Ｎチャネル型のパワーＭＯＳトランジスタである。本実施形態では、負荷制御回路４０から出力されるゲート制御電圧Ｖｇをゲートで受けるとともに、ドレイン端子を端子Ｐａ、ソース端子を端子Ｐｂ、にそれぞれ接続する。これにより、負荷制御回路４０によりドレイン−ソース間をオンオフ制御することによってドレイン−ソース間を流れるドレイン電流が制御可能になるので、後述するように、端子Ｐａにバッテリ電圧ＶＢ、端子ＰｂにソレノイドＳＯＬを接続することで、当該ソレノイドＳＯＬの駆動電流Ｉｓを制御可能にしている。
【００３０】
なお、ソレノイド制御装置１０には、前述した端子Ｐａ，Ｐｂ，Ｐｃ，Ｐｄのほかに、外部からの駆動電源Ｖddを接続可能な端子ＰｅやアースＥ等の基準電位を接続可能な端子Ｐｆが設けられており、これから受電する駆動電圧Ｖddは、前述した選択回路２４、Ｉ／Ｖ変換回路３０や負荷制御回路４０等に供給されている。
【００３１】
このように構成されるソレノイド制御装置１０に対して、例えば、図３(A) に示すように、ソレノイドＳＯＬ等を接続する。即ち、端子Ｐａにバッテリ電圧ＶＢを、また端子ＰｄにアースＥを、それぞれ接続するとともに、端子Ｐｂと端子Ｐｃとの間にソレノイドＳＯＬを接続し、さらに端子ＰｂとアースＥとの間に還流ダイオードＤを接続する。この還流ダイオードＤは、パワートランジスタ５０をオン状態からオフ状態に移行させた時に、ソレノイドＳＯＬに生じる逆起電力から当該パワートランジスタ５０を保護する機能を有するものである。なお、前述したように、ソレノイド制御装置１０の端子Ｐｅには駆動電源Ｖddが接続され、また端子Ｐｆには基準電位としてのアースＥが接続されている。
【００３２】
図３(A) に示すようにソレノイド制御装置１０にソレノイドＳＯＬ等を接続することによって、端子Ｐａから供給されるバッテリ電圧ＶＢがオン状態のパワートランジスタ５０を介してソレノイドＳＯＬに印加されると、ソレノイドＳＯＬを駆動する駆動電流Ｉｓは、シャント抵抗Ｒｓとして機能するシャント抵抗装置２０のトランジスタアレイ２２のオン抵抗ｒon1 等を介してアースＥに向かって流れるため、このようなオン抵抗ｒon1 等によってソレノイドＳＯＬの駆動電流Ｉｓを検出することが可能となる。また、パワートランジスタ５０がオン状態からオフ状態に移行した時には、ソレノイドＳＯＬに生じる逆起電力は、トランジスタアレイ２２のオン抵抗ｒon1 等や還流ダイオードＤを介したループを還流して吸収される。
【００３３】
このようにソレノイド制御装置１０にソレノイドＳＯＬ等を接続した場合には、アースＥに対する電位として、シャント抵抗装置２０のトランジスタアレイ２２をアースＥ側に近くなるように位置させることが可能となるため、シャント抵抗Ｒｓとして機能するＭＯＳトランジスタＮm1等のオン抵抗ｒon1 等の両端電位、つまり端子Ｐｃおよび端子Ｐｄの電位を低く設定することができる。したがって、Ｉ／Ｖ変換回路３０を構成するオペアンプ301 に入力される電圧ｖ31，ｖ32も比較的低い電圧になることから、次に説明する図３(B) の接続例の場合に比べ当該オペアンプ301 による演算精度を高くすることができる。
【００３４】
図３(A) に示す接続に対して、図３(B) に示すようにソレノイド制御装置１０にソレノイドＳＯＬ等を接続することもできる。即ち、端子Ｐｂと端子Ｐｃとをソレノイド制御装置１０の内部または外部において電気的に接続するとともに（図３(B) に示す符号６０）、端子ＰｄとアースＥとの間にソレノイドＳＯＬを接続する。なお、端子Ｐｃには端子Ｐｂが接続される以外には外部においては接続されない。また、他の端子Ｐａ，Ｐｅ，Ｐｆについては、図３(A) に示す接続と同様に接続される。
【００３５】
図３(B) に示すようにソレノイド制御装置１０にソレノイドＳＯＬ等を接続することによって、端子Ｐａから供給されるバッテリ電圧ＶＢは、オン状態のパワートランジスタ５０、内部配線６０、およびシャント抵抗Ｒｓとして機能するシャント抵抗装置２０のトランジスタアレイ２２のオン抵抗ｒon1 等を介してソレノイドＳＯＬに印加されるので、このようなオン抵抗ｒon1 等によってソレノイドＳＯＬの駆動電流Ｉｓを検出することが可能となる。また、パワートランジスタ５０がオン状態からオフ状態に移行した時には、ソレノイドＳＯＬに生じる逆起電力は、トランジスタアレイ２２のオン抵抗ｒon1 等、内部配線６０および還流ダイオードＤを介したループを還流して吸収される。
【００３６】
このようにソレノイド制御装置１０にソレノイドＳＯＬ等を接続した場合には、アースＥに対する電位として、シャント抵抗装置２０のトランジスタアレイ２２はバッテリ電圧ＶＢ側に近く、換言すればアースＥ側から遠くなるように位置するので、シャント抵抗Ｒｓとして機能するＭＯＳトランジスタＮm1等のオン抵抗ｒon1 等の両端電位、つまり端子Ｐｃおよび端子Ｐｄの電位が高くなってしまう。このため、Ｉ／Ｖ変換回路３０を構成するオペアンプ301 に入力される電圧ｖ31，ｖ32も比較的高い電圧になることから、前述した図３(A) の接続例に比べると当該オペアンプ301 による演算精度が低くなるものの、端子Ｐｃについて外部に接続されるものがないため、外部接続に必要なワイヤハーネス（電気配線）の本数を前述した図３(A) の接続例に比べて削減することができる。
【００３７】
次に、シャント抵抗装置２０の選択回路２４の構成およびその作動を図１および図４に基づいて説明する。なお、図４には、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等のスイッチング制御の例が図示されている。
【００３８】
まず、図２(B) を参照して選択回路２４の構成を説明する。前述したように、選択回路２４は、例えば、所定の基準電圧を発生可能な分圧抵抗とコンパレータとから構成されており、温度センサ２６により検出された温度情報に基づいてＭＯＳトランジスタＮm1等を個別にオンオフ制御し得る機能を有する。
【００３９】
具体的には、図２(B) に示すように、温度センサ２６から出力される電圧信号ｖ240 （温度情報）を非反転入力(＋)に入力可能なコンパレータを制御するＭＯＳトランジスタＮm1等の数だけ設けるとともに、これらのコンパレータの反転入力(−)にそれぞれ異なる基準電圧Ｖref1等を入力可能に構成する。
【００４０】
本実施形態の場合、トランジスタアレイ２２は４個のＭＯＳトランジスタＮm1〜Ｎm4により構成されるため、４個のコンパレータＣＰ241,ＣＰ242,ＣＰ243,ＣＰ244 を設けるとともに、コンパレータＣＰ241に対する基準電圧Ｖref1、コンパレータＣＰ242に対する基準電圧Ｖref2、コンパレータＣＰ243に対する基準電圧Ｖref3、コンパレータＣＰ244に対する基準電圧Ｖref4、をそれぞれの反転入力(−)に供給可能に、駆動電圧ＶddとアースＥとの間に分圧抵抗Ｒ241,Ｒ242,Ｒ243,Ｒ244を接続する。
【００４１】
これにより、４個のコンパレータＣＰ241,ＣＰ242,ＣＰ243,ＣＰ244 に入力される基準電圧Ｖref1〜Ｖref4は、Ｖref1＜Ｖref2＜Ｖref3＜Ｖref4の関係になる。このため、例えば、温度センサ２６から入力される温度情報として、検出された温度が低いときほど電圧が低く、検出された温度が高いときほど電圧が高くなる電圧信号ｖ240 が選択回路２４に入力される場合には、基準電圧Ｖref1の低いコンパレータＣＰ241 から順番にＨレベルの制御電圧ｖ241 等を出力する。
【００４２】
例えば、温度センサ２６から入力された電圧信号ｖ240 が基準電圧Ｖref1よりも高く基準電圧Ｖref2よりも低い場合には（Ｖref1＜ｖ240 ＜Ｖref2）、コンパレータＣＰ241 だけがＨレベルの制御電圧ｖ241 を出力し、他のコンパレータＣＰ242,ＣＰ243,ＣＰ244 はＬレベルの制御電圧ｖ242,ｖ243,ｖ244 を出力する。これに対し、電圧信号ｖ240 が基準電圧Ｖref2よりも高く基準電圧Ｖref3よりも低い場合には（Ｖref1,Ｖref2＜ｖ240 ＜Ｖref3）、コンパレータＣＰ241 がＨレベルの制御電圧ｖ241 、またコンパレータＣＰ242 がＨレベルの制御電圧ｖ242 をそれぞれ出力し、他のコンパレータＣＰ243,ＣＰ244 はＬレベル（例えば０Ｖ）の制御電圧ｖ243,ｖ244 を出力する。
【００４３】
また、電圧信号ｖ240 が基準電圧Ｖref3よりも高く基準電圧Ｖref4よりも低い場合には（Ｖref1,Ｖref2,Ｖref3＜ｖ240 ＜Ｖref4）、コンパレータＣＰ241 がＨレベルの制御電圧ｖ241 、コンパレータＣＰ242 がＨレベルの制御電圧ｖ242 およびコンパレータＣＰ243 がＨレベルの制御電圧ｖ243 、をそれぞれ出力し、コンパレータＣＰ244 だけがＬレベルの制御電圧ｖ244 を出力する。そして、電圧信号ｖ240 が基準電圧Ｖref4よりも高い場合には（Ｖref1,Ｖref2,Ｖref3,Ｖref4＜ｖ240 ）、いずれのコンパレータＣＰ241,ＣＰ242,ＣＰ243,ＣＰ244 もＨレベルの制御電圧ｖ241,ｖ242,ｖ243,ｖ244 を出力する。なお、本実施形態では、コンパレータＣＰ241 の反転入力(−)に入力される基準電圧Ｖref1は、温度センサ２６からの電圧信号ｖ240 よりも必ず低くなるように設定されているため、コンパレータＣＰ241 からは常にＨレベルの制御電圧ｖ241 が出力される。
【００４４】
このように選択回路２４を構成することによって、例えば、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1，Ｎm2だけに着目すると、これらのＭＯＳトランジスタは次のように制御される。
【００４５】
(1) 第１期間
トランジスタアレイ２２の温度がまだ低く温度センサ２６から出力される電圧信号ｖ240 が基準電圧Ｖref1よりも高く基準電圧Ｖref2よりも低い場合には（Ｖref1＜ｖ240 ＜Ｖref2）、前述したように、コンパレータＣＰ241 から出力される制御電圧ｖ241だけがＨレベルになるため、ＭＯＳトランジスタＮm1がオン状態、またＭＯＳトランジスタＮm2がオフ状態にそれぞれ制御される。この場合、シャント抵抗Ｒｓとして機能するオン抵抗は、このＭＯＳトランジスタＮm1のオン抵抗ｒon1 だけになる。このため、例えば、ＭＯＳトランジスタＮm1のオン状態がフルオン状態でないときにはオン抵抗ｒon1 （シャント抵抗Ｒｓ）が高いことによる発熱によってトランジスタアレイ２２の温度が上昇したり、またＭＯＳトランジスタＮm1がフルオン状態であっても、他の要因によってトランジスタアレイ２２の温度が上昇する場合には、オン抵抗ｒon1 であるシャント抵抗Ｒｓの抵抗値も右肩上がりに増加し、やがて次の第２期間に移行する。
【００４６】
(2) 第２期間
ＭＯＳトランジスタＮm1のオン抵抗ｒon1 が増加してさらにトランジスタアレイ２２の温度が上昇すると、温度センサ２６から出力される電圧信号ｖ240 は基準電圧Ｖref2よりも高くなる（Ｖref1,Ｖref2＜ｖ240 ）。このような場合には、前述したように、コンパレータＣＰ241 およびコンパレータＣＰ242 から出力される制御電圧ｖ241,ｖ242 がともにＨレベルになるため、いずれのＭＯＳトランジスタＮm1，Ｎm2もオン状態にそれぞれ制御される。
【００４７】
このような制御によって、シャント抵抗Ｒｓとして機能するオン抵抗は、ＭＯＳトランジスタＮm1のオン抵抗ｒon1 に加えて、これと並列にＭＯＳトランジスタＮm2のオン抵抗ｒon2 も入ることから、シャント抵抗Ｒｓはオン抵抗ｒon1//ｒon2となる第２期間に移行する（「//」は並列接続を意味する記号）。このため、ＭＯＳトランジスタＮm2がオフ状態からオン状態に移行した直後、つまり第１期間から第２期間に入った直後においては、シャント抵抗Ｒｓの抵抗値（端子Ｐｃ−端子Ｐｄ間の抵抗値）が急激に減少する。
【００４８】
そして、再びトランジスタアレイ２２の温度が上昇すると、オン抵抗ｒon1//ｒon2であるシャント抵抗Ｒｓの抵抗値も右肩上がりに増加するため、シャント抵抗Ｒｓの抵抗値は、全体として図４(A) に示すような鋸波形状の特性となる。このようにトランジスタアレイ２２を構成するＭＯＳトランジスタＮm1，Ｎm2だけに着目すると、シャント抵抗Ｒｓの抵抗値は２つの山を持つ鋸波形状の特性となるが、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1〜Ｎm4のすべてについて、このようなオンオフ制御を行うと、次に説明するように、図４(B) に示す第３期間および第４期間によって、シャント抵抗Ｒｓの抵抗値は４つの山を持つ鋸波形状の特性となる。
【００４９】
(3) 第３期間
ＭＯＳトランジスタＮm1，Ｎm2によるオン抵抗ｒon1//ｒon2が増加してさらにトランジスタアレイ２２の温度が上昇すると、温度センサ２６から出力される電圧信号ｖ240 は基準電圧Ｖref3よりも高くなるため（Ｖref1,Ｖref2,Ｖref3＜ｖ240 ）、コンパレータＣＰ241,ＣＰ242,ＣＰ243から出力される制御電圧ｖ241,ｖ242,ｖ243はいずれもＨレベルになるため、図４(B) に示すように、ＭＯＳトランジスタＮm1，Ｎm2，Ｎm3はそれぞれオン状態に制御される。このような制御によりシャント抵抗Ｒｓとして機能するオン抵抗は、ＭＯＳトランジスタＮm1，Ｎm2による並列のオン抵抗ｒon1//ｒon2に加えて、これとさらに並列にＭＯＳトランジスタＮm3のオン抵抗ｒon3 も入ることから、シャント抵抗Ｒｓはオン抵抗ｒon1//ｒon2//ｒon3となる第３期間に移行する。このため、ＭＯＳトランジスタＮm3がオフ状態からオン状態に移行した直後、つまり第２期間から第３期間に入った直後においても、前述した第２期間への移行直後と同様に、シャント抵抗Ｒｓの抵抗値（端子Ｐｃ−端子Ｐｄ間の抵抗値）が急激に減少する。
【００５０】
(4) 第４期間
ＭＯＳトランジスタＮm1〜Ｎm3によるオン抵抗ｒon1//ｒon2//ｒon3が増加して、さらにトランジスタアレイ２２の温度が上昇すると、温度センサ２６から出力される電圧信号ｖ240 は基準電圧Ｖref4よりも高くなる（Ｖref1,Ｖref2,Ｖref3,Ｖref4＜ｖ240 ）。このため、コンパレータＣＰ241,ＣＰ242,ＣＰ243,ＣＰ244から出力される制御電圧ｖ241,ｖ242,ｖ243,ｖ244はすべてＨレベルになることから、ＭＯＳトランジスタＮm1〜Ｎm4はそれぞれオン状態に制御される。このような制御により、シャント抵抗Ｒｓとして機能するオン抵抗は、ＭＯＳトランジスタＮm1〜Ｎm3による並列のオン抵抗ｒon1//ｒon2//ｒon3に加えて、これとさらに並列にＭＯＳトランジスタＮm4のオン抵抗ｒon4 も入ることから、シャント抵抗Ｒｓはオン抵抗ｒon1//ｒon2//ｒon3//ｒon4となる第４期間に移行する。このため、ＭＯＳトランジスタＮm4がオフ状態からオン状態に移行した直後、つまり第３期間から第４期間に入った直後においても、前述した第２期間への移行直後や第３期間への移行直後と同様に、シャント抵抗Ｒｓの抵抗値（端子Ｐｃ−端子Ｐｄ間の抵抗値）が急激に減少する。
【００５１】
したがって、ＭＯＳトランジスタＮm1〜Ｎm4のすべてについて、このようなオンオフ制御を行うことによって、図４(B) に示すように、シャント抵抗Ｒｓの抵抗値は４つの山を持つ鋸波形状の特性となる。このように、トランジスタアレイ２２の低温時においては、オン状態するＭＯＳトランジスタＮm1〜Ｎm4の数を少なくし、トランジスタアレイ２２の高温時においては、オン状態するＭＯＳトランジスタＮm1〜Ｎm4の数を多くすることによって、シャント抵抗Ｒｓとして機能するオン抵抗ｒon1〜ｒon4の温度依存性を緩和することが可能となる。このため、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等の数を適宜設定することによって、例えば、図５に示すようなシャント抵抗Ｒｓの特性を得ることができる。
【００５２】
即ち、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等の数を２に設定した場合には、図４(A) を参照して説明した抵抗値特性β（×（バツ印）でプロットしたもの）を得ることができ、またトランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等の数を４に設定した場合には、図４(B) を参照して説明した抵抗値特性γ（▲（黒三角印）でプロットしたもの）を得ることができる。さらにトランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等の数を７に設定した場合には、７つの山を持つ抵抗値特性δ（○（白丸印）でプロットしたもの）を得ることができる。
【００５３】
以上説明したように、本実施形態に係るソレノイド制御装置１０のシャント抵抗装置２０によると、検出対象となるソレノイドＳＯＬの駆動電流Ｉｓを所定のオン抵抗ｒon1〜ｒon4で流すＭＯＳトランジスタＮm1〜Ｎm4を４個並列に接続して構成されるトランジスタアレイ２２の温度を温度センサ２６により検出し、これより検出された電圧信号ｖ240 に基づいて、トランジスタアレイ２２の温度が高くなるに従ってオフ状態からオン状態に制御するＭＯＳトランジスタＮm1等の数を増やすように、例えば、オン状態にあるＭＯＳトランジスタＮm1の発熱によりトランジスタアレイ２２の温度が上昇すると、それまでオフ状態にあった他のＭＯＳトランジスタＮm2等をオン状態に選択回路２４によって制御する。
【００５４】
これにより、他のＭＯＳトランジスタＮm2等のオン抵抗ｒon2 等が、既にオン状態にあるＭＯＳトランジスタＮm1のオン抵抗ｒon1 に対して並列に入るため（ｒon1//ｒon2）、温度上昇に伴って増加したオン抵抗ｒon1//ｒon2を瞬時に下げられる。したがって、トランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等の発熱を抑制することができる。また、トランジスタアレイ２２の温度上昇が生じても、このようにオン抵抗を下げることができるので、シャント抵抗装置２０の温度に対する依存性を低くすることができる。
【００５５】
また、ＭＯＳトランジスタＮm1〜Ｎm4のオン抵抗ｒon1〜ｒon4を、ほぼ同一の値にそれぞれ設定することによって、オン抵抗が異なる値に設定されている場合に比べて、トランジスタアレイ２２の温度が低い場合にはオン状態にするＭＯＳトランジスタＮm1等の数を少なく、トランジスタアレイ２２の温度が高い場合にはオン状態にするＭＯＳトランジスタＮm1等の数を多く、するといったオンオフ制御を図２(B) を参照して説明した選択回路２４のように簡素に構成することができる。
【００５６】
さらに、ＭＯＳトランジスタＮm1〜Ｎm4のオン抵抗ｒon1〜ｒon4を、ＭＯＳトランジスタＮm1等ごとに値が異なるように設定しても良い。これにより、例えば、トランジスタアレイ２２の温度が高くなるに従って、オン抵抗の低いＭＯＳトランジスタを、オン抵抗の高いＭＯＳトランジスタよりも先にオン状態に制御するように、ＭＯＳトランジスタＮm1〜Ｎm4のオン抵抗ｒon1〜ｒon4を構成することによって（例えば、ｒon1＜ｒon2＜ｒon3＜ｒon4）、オン抵抗ｒon1 の低いＭＯＳトランジスタＮm1に対してオン抵抗ｒon2 の高いＭＯＳトランジスタＮm2 が後から並列に接続されることから、これらのＭＯＳトランジスタがオン状態に制御されて構成される並列抵抗値の急激な変動を防止することができる。
【００５７】
さらにまた、ＭＯＳトランジスタＮm1〜Ｎm4のオン抵抗ｒon1〜ｒon4を、ＭＯＳトランジスタＮm1等ごとに値が異なるように設定し、これらのオン抵抗ｒon1〜ｒon4を決定するチャネル幅を１：２の比を基準にその整数倍で設定しても良い。これにより、ＭＯＳトランジスタＮm1〜Ｎm4のチャネル幅がほぼ同一の値にそれぞれ設定されている場合に比べ、異なるチャネル幅を組み合わせることで、並列接続されるＭＯＳトランジスタＮm1〜Ｎm4のチャネル幅を多様に設定することができる。例えば、各ＭＯＳトランジスタＮm1〜Ｎm4のチャネル幅を１：２：４：８の比率で設定する場合には、これらの組み合わせによって並列接続されるチャネル幅を、１，２，３（＝１＋２），４，５，（＝１＋４），６（＝２＋４），７（＝１＋２＋４），８，９（＝１＋８），１０（＝２＋８），１１（＝１＋２＋８），１２（＝４＋８），１３（＝１＋４＋８），１４（＝２＋４＋８），１５（＝１＋２＋４＋８）といった整数比で設定することができる。したがって、シャント抵抗Ｒｓとしてこのようなチャネル幅に従った多様な抵抗値を得ることができる。
【００５８】
次に、本実施形態に係るソレノイド制御装置１０のの他の構成例として、ソレノイド制御装置１０’を図６〜図１０に基づいて説明する。なお、図６にはソレノイド制御装置１０’の構成を示すブロック、図７にはＬＤＭＯＳトランジスタの構成概要、図８〜図１０にはＬＤＭＯＳトランジスタのスイッチング制御の例が、それぞれ図示されている。
【００５９】
まず、ソレノイド制御装置１０’の構成例を図６を参照して説明する。なお、このソレノイド制御装置１０’は、シャント抵抗装置２０’を構成するトランジスタアレイ２２にＬＤＭＯＳトランジスタＬｍを用いる点が図１を参照して説明したソレノイド制御装置１０と異なる。このため、ソレノイド制御装置１０’のその他の構成部分については、ソレノイド制御装置１０のものと実質的の同一に構成されるので、図６においては図１に示すソレノイド制御装置１０と同一符号を付してそれらの説明を省略する。
【００６０】
図６に示すように、ソレノイド制御装置１０’を構成するシャント抵抗装置２０’は、トランジスタアレイ２２としてＬＤＭＯＳトランジスタＬｍを用いている。ここで、ＬＤＭＯＳトランジスタのの構成概要を図７を参照して説明する。
【００６１】
ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタＬｍは、横方向拡散ＭＯＳトランジスタとも称される半導体デバイスで、ドレイン近傍の不純物を横方向に拡散する構造を採る。このため、一般的には、図７に示すように、平面状のゲート領域に対して、複数のドレイン電極Ｄと複数のソース電極Ｓがマトリクス状に配置されているが、本実施形態では、このような平面状のゲート領域をポリシリコンを用いて構成することで、当該ゲート領域上の物理的に離れた２点間には電気抵抗が生じることを利用して、当該ゲート領域に複数のゲート電極Ｇを形成する。
【００６２】
これにより、各ゲート電極Ｇ間に異なる電圧を印加することで、電位勾配を形成することができるので、例えば、ゲート電極Ｇ上の１のドレイン電極とそれに隣接した１のソース電極Ｓとを一組とした「トランジスタセル（以下「セル」という）」を、前述したトランジスタアレイ２２を構成するＭＯＳトランジスタＮm1等に置き換えることで、ソレノイド制御装置１０のトランジスタアレイ２２をＬＤＭＯＳトランジスタＬｍに代えて構成することが可能となる。本実施形態では、このようにＬＤＭＯＳトランジスタＬｍを構成することで、トランジスタアレイ２２’を実現している。
【００６３】
本実施形態のＬＤＭＯＳトランジスタＬｍは、このように複数のゲート電極Ｇを有する構成を採ることから、例えば、ＬＤＭＯＳトランジスタＬｍが８個のセルＬｍ１〜Ｌｍ８を有する場合には、図６に示すように、各セルＬｍ１〜Ｌｍ８の、ドレイン電極Ｄをそれぞれ端子Ｐｃ、ソース電極Ｓをそれぞれ端子Ｐｄ、に接続し、さらに、各セルＬｍ１〜Ｌｍ８のゲート電極Ｇ１〜Ｇ８を選択回路２４’の出力に接続するように、トランジスタアレイ２２’を構成する。
【００６４】
これに対し、選択回路２４’は、セルＬｍ１〜Ｌｍ８のチャネル幅を、図８(A) に示すように、ほぼ同一の１：１の比率に設定する場合や、図９(A) に示すように、異なった比率の１：２に設定する場合、さらには図１０(A) に示すように、比率の１：２：４の比率に設定する場合等々、に対応して温度センサ２６からの温度情報に基づいてセルＬｍ１等のスイッチング制御を可能にする回路を構成する。なお、「チャネル幅」とは、半導体表面に形成される、バルク・ドーピングと反対の導電領域の幅のことで、オン抵抗を決定するものである。
【００６５】
例えば、図８(A) に示すように、セルＬｍ１〜Ｌｍ８のチャネル幅をほぼ同一の１：１に設定した場合には、図８(B) に示すように、第１期間においてはセルＬｍ１をオン状態、セルＬｍ２〜Ｌｍ８をオフ状態、第２期間においてはセルＬｍ１，２をオン状態、セルＬｍ３〜Ｌｍ８をオフ状態、第３期間においてはセルＬｍ１〜Ｌｍ３をオン状態、セルＬｍ４〜Ｌｍ８をオフ状態、第４期間においてはセルＬｍ１〜Ｌｍ４をオン状態、セルＬｍ５〜Ｌｍ８をオフ状態、第５期間においてはセルＬｍ１〜Ｌｍ５をオン状態、セルＬｍ６〜Ｌｍ８をオフ状態、第６期間においてはセルＬｍ１〜Ｌｍ６をオン状態、セルＬｍ７，Ｌｍ８をオフ状態、第７期間においてはセルＬｍ１〜Ｌｍ７をオン状態、セルＬｍ８をオフ状態、第８期間においてはセルＬｍ１〜Ｌｍ８をすべてオン状態、となるように、温度センサ２６からの温度情報に基づくトランジスタアレイ２２’（ＬＤＭＯＳトランジスタＬｍ）のオンオフ制御を可能に選択回路２４’を構成する。
【００６６】
具体的には、例えば、前述したソレノイド制御装置１０の選択回路２４とほぼ同様に、つまり８個のコンパレータとその分圧抵抗で、選択回路２４’を構成することができる。
【００６７】
これにより、ＬＤＭＯＳトランジスタＬｍのオン抵抗ｒonLmを決定するチャネル幅を１倍〜８倍に徐々に増加させることができるため、トランジスタアレイ２２’の温度上昇に伴う当該オン抵抗を減少させることが可能となる。したがって、このようにトランジスタアレイ２２’をＬＤＭＯＳトランジスタＬｍで構成しても、前述したソレノイド制御装置１０のシャント抵抗装置２０と同様、トランジスタアレイ２２’の発熱を抑制することができ、トランジスタアレイ２２’の温度上昇が生じても、このようにオン抵抗ｒonLmを下げることができるので、シャント抵抗装置２０’の温度に対する依存性を低くすることができる。
【００６８】
また、例えば、図９(A) に示すように、セルＬｍ１等のチャネル幅をほぼ１：２に設定した場合、即ちセルＬｍ１，Ｌｍ２のチャネル幅を「１」として、セルＬｍ３’，Ｌｍ４’，Ｌｍ５’のチャネル幅をその２倍に設定した場合には、図９(B) に示すように、第１期間においてはセルＬｍ１をオン状態、セルＬｍ２，Ｌｍ３’〜Ｌｍ５’をオフ状態、第２期間においてはセルＬｍ３’をオン状態、セルＬｍ１，Ｌｍ２，Ｌｍ４’，Ｌｍ５’をオフ状態、第３期間においてはセルＬｍ１，Ｌｍ３’をオン状態、セルＬｍ２，Ｌｍ４’，Ｌｍ５’をオフ状態、第４期間においてはセルＬｍ３’，Ｌｍ４’をオン状態、セルＬｍ１，Ｌｍ２，Ｌｍ５’をオフ状態、第５期間においてはセルＬｍ１，Ｌｍ３’，Ｌｍ４’をオン状態、セルＬｍ２，Ｌｍ５’をオフ状態、第６期間においてはセルＬｍ３’〜Ｌｍ５’をオン状態、セルＬｍ１，Ｌｍ２をオフ状態、第７期間においてはセルＬｍ１，Ｌｍ３’〜Ｌｍ５’をオン状態、セルＬｍ２をオフ状態、第８期間においてはセルＬｍ１，Ｌｍ２，Ｌｍ３’〜Ｌｍ５’をすべてオン状態、となるように、温度センサ２６からの温度情報に基づくトランジスタアレイ２２’（ＬＤＭＯＳトランジスタＬｍ）のオンオフ制御を可能に選択回路２４’を構成する。
【００６９】
具体的には、例えば、前述したソレノイド制御装置１０の選択回路２４とほぼ同様に、つまり８個のコンパレータ、その分圧抵抗、これら８個のコンパレータから出力される８ビット情報をこのようなセルＬｍ１，Ｌｍ２，Ｌｍ３’，Ｌｍ４’，Ｌｍ５’のオンオフ制御に対応する所定の５ビットコードにエンコード可能なエンコーダ等により選択回路２４’を構成することができる。
【００７０】
これにより、前述したセルＬｍ１等のチャネル幅をほぼ同一の１：１の比率に設定した場合（図８）に比べて、同時にオン状態にするセルＬｍ１等を組み合わせることによって、セルＬｍ１等の数を少なくすることができるので、ＬＤＭＯＳトランジスタＬｍのオン抵抗ｒonLmを決定するチャネル幅を１倍〜８倍に徐々に増加させることができるとともに、必要となるセルＬｍ１等の数を削減することができるので、温度上昇に伴うＬＤＭＯＳトランジスタＬｍにおけるオン抵抗ｒonLmを効率良く減少させることが可能となる。したがって、このようなＬＤＭＯＳトランジスタＬｍでトランジスタアレイ２２’を構成すれば、前述したソレノイド制御装置１０のシャント抵抗装置２０よりも効率良くトランジスタアレイ２２’の発熱を抑制することができ、シャント抵抗装置２０’の温度に対する依存性を低くすることができる。
【００７１】
さらに、例えば、図１０(A) に示すように、セルＬｍ１等のチャネル幅をほぼ１：２：４に設定した場合、即ちセルＬｍ１，Ｌｍ２のチャネル幅を「１」として、セルＬｍ３’のチャネル幅をその２倍、またセルＬｍ４”のチャネル幅をセルＬｍ１，Ｌｍ２のチャネル幅の４倍、にそれぞれ設定した場合には、図１０(B) に示すように、第１期間においてはセルＬｍ１をオン状態、セルＬｍ２，Ｌｍ３’，Ｌｍ４”をオフ状態、第２期間においてはセルＬｍ３’をオン状態、セルＬｍ１，Ｌｍ２，Ｌｍ４”をオフ状態、第３期間においてはセルＬｍ１，Ｌｍ３’をオン状態、セルＬｍ２，Ｌｍ４”をオフ状態、第４期間においてはセルＬｍ４”をオン状態、セルＬｍ１，Ｌｍ２，Ｌｍ３’をオフ状態、第５期間においてはセルＬｍ１，Ｌｍ４”をオン状態、セルＬｍ２，Ｌｍ３’をオフ状態、第６期間においてはセルＬｍ３’，Ｌｍ４”をオン状態、セルＬｍ１，Ｌｍ２をオフ状態、第７期間においてはセルＬｍ１，Ｌｍ３’，Ｌｍ４”をオン状態、セルＬｍ２をオフ状態、第８期間においてはセルＬｍ１，Ｌｍ２，Ｌｍ３’，Ｌｍ４”をすべてオン状態、となるように、温度センサ２６からの温度情報に基づくトランジスタアレイ２２’（ＬＤＭＯＳトランジスタＬｍ）のオンオフ制御を可能に選択回路２４’を構成する。
【００７２】
具体的には、例えば、前述したソレノイド制御装置１０の選択回路２４とほぼ同様に、つまり８個のコンパレータ、その分圧抵抗、これら８個のコンパレータから出力される８ビット情報をこのようなセルＬｍ１，Ｌｍ２，Ｌｍ３’，Ｌｍ４”のオンオフ制御に対応する所定の４ビットコードにエンコード可能なエンコーダ等により選択回路２４’を構成することができる。
【００７３】
これにより、セルＬｍ１等のチャネル幅をほぼ同一の１：１の比率に設定した場合に比べて、同時にオン状態にするセルＬｍ１等を組み合わせることによって、セルＬｍ１等の数を一層少なくすることができるので、ＬＤＭＯＳトランジスタＬｍのオン抵抗ｒonLmを決定するチャネル幅を１倍〜８倍に徐々に増加させることができるとともに、必要となるセルＬｍ１等の数を一層削減することができ、温度上昇に伴うＬＤＭＯＳトランジスタＬｍにおけるオン抵抗ｒonLmをさらに効率良く減少させることが可能となる。したがって、このようなＬＤＭＯＳトランジスタＬｍでトランジスタアレイ２２’を構成すれば、前述したソレノイド制御装置１０のシャント抵抗装置２０よりも、さらに効率良くトランジスタアレイ２２’の発熱を抑制することができ、シャント抵抗装置２０’の温度に対する依存性を低くすることができる。
【００７４】
図９および図１０に示す例では、ＬＤＭＯＳトランジスタＬｍを構成するセルＬｍ１〜Ｌｍ８は、ＬＤＭＯＳトランジスタのオン抵抗ｒonLmを決定するチャネル幅を１：２の比を基準にその整数倍で設定した。これにより、セルＬｍ１〜Ｌｍ８のチャネル幅がほぼ同一の値にそれぞれ設定されている場合（図８の例）に比べ、異なるチャネル幅を組み合わせることで、並列接続されるセルＬｍ１〜Ｌｍ８のチャネル幅を多様に設定することができる。したがって、このようなチャネル幅に従った抵抗値をＬＤＭＯＳトランジスタのオン抵抗ｒonLm（シャント抵抗Ｒｓ）として得ることができる。
【００７５】
なお、上述した図８〜図１０の各例のもの以外に、例えば、各セルのチャネル幅を、１：２：４：８の比率で設定しても良い。これにより、これらの組み合わせによって並列接続されるチャネル幅を、１，２，３（＝１＋２），４，５，（＝１＋４），６（＝２＋４），７（＝１＋２＋４），８，９（＝１＋８），１０（＝２＋８），１１（＝１＋２＋８），１２（＝４＋８），１３（＝１＋４＋８），１４（＝２＋４＋８），１５（＝１＋２＋４＋８）といった整数比で設定することができる。
【００７６】
また、上述した図８〜図１０の各例では、トランジスタアレイ２２’をＬＤＭＯＳトランジスタＬｍで構成したことから、各セル間の配線を削減することができ、また半導体プロセスにおいて比較的容易にオン抵抗ｒonLmの特性を任意に設定することができる。さらに複数のゲートを取り出すことで、任意に電位勾配を与えることができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係るソレノイド制御装置の構成を示すブロック図である。
【図２】図２(A) はＩ／Ｖ変換回路の構成を示す回路図、図２(B) は選択回路の構成を示す回路図である。
【図３】ソレノイド制御装置にソレノイド等を接続した場合の構成を示す回路図で、図３(A) はソレノイドをバッテリ電圧側に接続したもので、図３(B) はソレノイドをアース側に接続したものである。
【図４】ＭＯＳトランジスタのスイッチング制御の例を示す説明図で、図４(A) は基本的制御の例、図４(B) は本実施形態に係るシャント抵抗装置の場合の例、である。
【図５】図４に示すＭＯＳトランジスタのスイッチング制御を行った場合におけるＭＯＳトランジスタの温度に対するオン抵抗値の変動特性を示す特性図である。
【図６】本発明の実施形態に係るソレノイド制御装置の他の構成を示すブロック図である。
【図７】ＬＤＭＯＳトランジスタの構成概要を示す説明図である。
【図８】図８(A) はＬＤＭＯＳトランジスタを構成するトランジスタセルのチャネル幅を概念する説明図で、図８(B) はこのようなＬＤＭＯＳトランジスタのスイッチング制御の例を示す説明図である。
【図９】図９(A) はＬＤＭＯＳトランジスタを構成するトランジスタセルのチャネル幅を概念する説明図で、図９(B) はこのようなＬＤＭＯＳトランジスタのスイッチング制御の例を示す説明図である。
【図１０】図１０(A) はＬＤＭＯＳトランジスタを構成するトランジスタセルのチャネル幅を概念する説明図で、図１０(B) はこのようなＬＤＭＯＳトランジスタのスイッチング制御の例を示す説明図である。
【符号の説明】
【００７８】
１０、１０’…ソレノイド制御装置
２０、２０’…シャント抵抗装置
２２、２２’…トランジスタアレイ
２４、２４’…選択回路（制御手段）
２６…温度センサ（温度検出手段）
３０…Ｉ／Ｖ変換回路
４０…負荷制御回路
５０…パワートランジスタ
Ｄ…還流ダイオード
Ｉｓ…駆動電流
Ｌｍ…ＬＤＭＯＳトランジスタ
Ｎm1〜Ｎm4…ＭＯＳトランジスタ
Ｒｓ…シャント抵抗
ｒon1〜ｒon4、ｒonLm…オン抵抗
ＳＯＬ…ソレノイド
ＶＢ…バッテリ電圧
Ｖdd…駆動電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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