(57)【要約】【課題】外部のスナバ回路を用いて、モジュール内部に発生するサージ電圧を充分に抑制することができる電力半導体装置を提供する。【解決手段】パワー半導体モジュールＭは、片極性電力を外部から供給するためのフレームＦ１，Ｆ５と、フレームＦ１，Ｆ５の間に直列的に接続されるスイッチング素子Ｓ６，Ｓ３と、各スイッチング素子Ｓ６，Ｓ３の導通および遮断によって生成される交流電力を外部へ出力するためのフレームＦ２と、スイッチング素子Ｓ３とフレームＦ５の間を電気接続するための接続ワイヤＬ３と、フレームＦ２に近接して配置されたフレームＦ６と、スイッチング素子Ｓ３とフレームＦ６の間を電気接続するための分岐ワイヤＪ１などで構成され、フレームＦ２の端子Ｗと追加フレームＦ６の端子Ｔ１との間に外部のスナバ回路ＳＮ２が接続される。【選択図】図１
2008029052.tif 000002
【特許請求の範囲】
【請求項１】
片極性電力を外部から供給するための第１および第２フレームと、
第１フレームと第２フレームとの間に直列的に接続される第１および第２スイッチングユニットと、
各スイッチングユニットの導通および遮断によって生成される交流電力を外部へ出力するための出力フレームと、
第１フレームと第１スイッチングユニットの間、第１スイッチングユニットと出力フレームの間、出力フレームと第２スイッチングユニットの間、および第２スイッチングユニットと第２フレームの間のうち少なくとも１つを電気接続するための接続ワイヤと、
出力フレームに近接して配置された第３フレームと、
第１スイッチングユニットまたは第２スイッチングユニットと第３フレームの間を電気接続するための分岐ワイヤと、を備えることを特徴とする電力半導体装置。
【請求項２】
片極性電力を外部から供給するための第１および第２フレームと、
第１フレームと第２フレームとの間に直列的に接続される第１および第２スイッチングユニットと、
各スイッチングユニットの導通および遮断によって生成される交流電力を外部へ出力するための出力フレームと、
第１フレームと第１スイッチングユニットの間、第１スイッチングユニットと出力フレームの間、出力フレームと第２スイッチングユニットの間、および第２スイッチングユニットと第２フレームの間のうち少なくとも１つを電気接続するための接続ワイヤと、
第１および第２フレームのうちの一方に近接して配置された第３フレームと、
出力フレームと第３フレームの間を電気接続するための分岐ワイヤと、を備えることを特徴とする電力半導体装置。
【請求項３】
片極性電力を外部から供給するための第１および第２フレームと、
第１フレームと第２フレームとの間に直列的に接続される第１および第２スイッチングユニットと、
各スイッチングユニットの導通および遮断によって生成される交流電力を外部へ出力するための出力フレームと、
第１フレームと第１スイッチングユニットの間、第１スイッチングユニットと出力フレームの間、出力フレームと第２スイッチングユニットの間、および第２スイッチングユニットと第２フレームの間のうち少なくとも１つを電気接続するための接続ワイヤと、
第１および第２フレームのうちの一方に近接して配置された第３フレームと、
第１および第２フレームのうちの他方と第３フレームの間を電気接続するための分岐ワイヤと、を備えることを特徴とする電力半導体装置。
【請求項４】
出力フレームと第３フレームとの間に、スナバ回路が接続されることを特徴とする請求項１記載の電力半導体装置。
【請求項５】
第１および第２フレームのうちの一方と第３フレームとの間に、スナバ回路が接続されることを特徴とする請求項２記載の電力半導体装置。
【請求項６】
第１および第２フレームのうちの一方と第３フレームとの間に、スナバ回路が接続されることを特徴とする請求項３記載の電力半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、汎用インバータ装置、電力コンバータ等に適用可能な電力半導体装置に関する。
【背景技術】
【０００２】
図７は、従来のパワー半導体モジュールの内部構成の一例を示す図である。図８は、図７のパワー半導体モジュールのＷ相に関する回路図である。ここでは、交流電力を整流した片極性電力を三相（Ｕ相、Ｖ相、Ｗ相）の交流電力に変換する場合を例示する。
【０００３】
パワー半導体モジュールＭは、電気絶縁性の基板上に、導電性材料からなるフレームＦ１〜Ｆ５が設けられている。フレームＦ１，Ｆ５には外部から片極性電力が供給される。例えば、フレームＦ１の端子Ｐには交流電力の整流回路の正ラインが接続され、フレームＦ５の端子Ｎには、交流電力の整流回路の負ラインが接続される。
【０００４】
フレームＦ２の端子Ｗは、Ｗ相の交流電力を外部へ出力する。フレームＦ３の端子Ｖは、Ｖ相の交流電力を外部へ出力する。フレームＦ４の端子Ｕは、Ｕ相の交流電力を外部へ出力する。
【０００５】
フレームＦ１の上には、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等のスイッチング素子Ｓ４〜Ｓ６と、フライホイールダイオードＤ４〜Ｄ６とが搭載されている。各スイッチング素子Ｓ４〜Ｓ６のコレクタおよび各ダイオードＤ４〜Ｄ６のカソードがフレームＦ１と電気接続される。
【０００６】
スイッチング素子Ｓ４のエミッタおよびダイオードＤ４のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ４によってフレームＦ４と電気接続されている。同様に、スイッチング素子Ｓ５のエミッタおよびダイオードＤ５のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ５によってフレームＦ３と電気接続されている。スイッチング素子Ｓ６のエミッタおよびダイオードＤ６のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ６によってフレームＦ２と電気接続されている。
【０００７】
一方、フレームＦ２の上には、ＩＧＢＴ等のスイッチング素子Ｓ３と、フライホイールダイオードＤ３とが搭載されている。スイッチング素子Ｓ３のコレクタおよびダイオードＤ３のカソードがフレームＦ２と電気接続される。スイッチング素子Ｓ３のエミッタおよびダイオードＤ３のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ３によってフレームＦ５と電気接続されている。
【０００８】
フレームＦ３の上には、ＩＧＢＴ等のスイッチング素子Ｓ２と、フライホイールダイオードＤ２とが搭載されている。スイッチング素子Ｓ２のコレクタおよびダイオードＤ２のカソードがフレームＦ３と電気接続される。スイッチング素子Ｓ２のエミッタおよびダイオードＤ２のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ２によってフレームＦ５と電気接続されている。
【０００９】
フレームＦ４の上には、ＩＧＢＴ等のスイッチング素子Ｓ１と、フライホイールダイオードＤ１とが搭載されている。スイッチング素子Ｓ１のコレクタおよびダイオードＤ１のカソードがフレームＦ４と電気接続される。スイッチング素子Ｓ１のエミッタおよびダイオードＤ１のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ１によってフレームＦ５と電気接続されている。
【００１０】
なお、図面の複雑さを回避するため、ＩＧＢＴのゲートおよび該ゲートに接続される接続ワイヤの図示を省いている。
【００１１】
こうした構成により、片極性電力が供給されるフレームＦ１，Ｆ５の間には、スイッチング素子Ｓ６とスイッチング素子Ｓ３が直列接続されて交流電力のＷ相を制御し、さらにスイッチング素子Ｓ５とスイッチング素子Ｓ２が直列接続されて交流電力のＶ相を制御し、さらにスイッチング素子Ｓ４とスイッチング素子Ｓ１が直列接続されて交流電力のＵ相を制御する。
【００１２】
こうしたパワー半導体モジュールＭの外部には、出力される交流電力に発生するサージ電圧を抑制するためのスナバ回路が接続される。スナバ回路は、一般に、キャパシタ、ダイオード、抵抗等で構成される。
【００１３】
例えば、交流電力のＷ相に注目すると、図８に示すように、端子Ｐと端子Ｗの間にスナバ回路ＳＮ１が接続され、端子Ｎと端子Ｗの間にスナバ回路ＳＮ２が接続される。あるいは、スナバ回路ＳＮ１，ＳＮ２の代わりに、端子Ｐと端子Ｎの間にスナバ回路ＳＮ３を接続することもある。
【００１４】
交流電力の他のＵ相およびＶ相についても、Ｗ相と同様に、スナバ回路ＳＮ１，ＳＮ２あるいはスナバ回路ＳＮ３が接続される。
【００１５】
【特許文献１】特開２０００−８２７７５号公報
【特許文献２】特開平３−１３６４１２号公報
【特許文献３】特開平８−３２０２１号公報
【特許文献４】特開２００４−１１２９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のようなパワー半導体モジュールＭの内部構成では、接続ワイヤＬ１〜Ｌ６を用いてフレームと半導体素子を接続しているため、主回路電流が流れる配線経路が比較的長くなる傾向がある。そのため、配線経路のインダクタンスに起因して、スイッチング素子Ｓ１〜Ｓ６のスイッチ動作時に比較的高いサージ電圧が発生し易くなる。高いサージ電圧が発生すると、スイッチング素子Ｓ１〜Ｓ６のスイッチング損失を増加させたり、素子破壊を引き起こす可能性がある。
【００１７】
図８に示したように、パワー半導体モジュールＭの外部に、スナバ回路ＳＮ１，ＳＮ２あるいはスナバ回路ＳＮ３を接続することにより、ある程度サージ電圧を抑制することができる。
【００１８】
しかし、従来のパワー半導体モジュールＭでは、接続ワイヤＬ１〜Ｌ６のインダクタンスが著しく大きい場合、モジュール内部に発生するサージ電圧を外部のスナバ回路で充分に抑制することが困難になる。
【００１９】
本発明の目的は、外部のスナバ回路を用いて、モジュール内部に発生するサージ電圧を充分に抑制することができる電力半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係る電力半導体装置は、片極性電力を外部から供給するための第１および第２フレームと、
第１フレームと第２フレームとの間に直列的に接続される第１および第２スイッチングユニットと、
各スイッチングユニットの導通および遮断によって生成される交流電力を外部へ出力するための出力フレームと、
第１フレームと第１スイッチングユニットの間、第１スイッチングユニットと出力フレームの間、出力フレームと第２スイッチングユニットの間、および第２スイッチングユニットと第２フレームの間のうち少なくとも１つを電気接続するための接続ワイヤと、
出力フレームに近接して配置された第３フレームと、
第１スイッチングユニットまたは第２スイッチングユニットと第３フレームの間を電気接続するための分岐ワイヤと、を備えることを特徴とする。
【００２１】
また本発明に係る電力半導体装置は、片極性電力を外部から供給するための第１および第２フレームと、
第１フレームと第２フレームとの間に直列的に接続される第１および第２スイッチングユニットと、
各スイッチングユニットの導通および遮断によって生成される交流電力を外部へ出力するための出力フレームと、
第１フレームと第１スイッチングユニットの間、第１スイッチングユニットと出力フレームの間、出力フレームと第２スイッチングユニットの間、および第２スイッチングユニットと第２フレームの間のうち少なくとも１つを電気接続するための接続ワイヤと、
第１および第２フレームのうちの一方に近接して配置された第３フレームと、
出力フレームと第３フレームの間を電気接続するための分岐ワイヤと、を備えることを特徴とする。
【００２２】
また本発明に係る電力半導体装置は、片極性電力を外部から供給するための第１および第２フレームと、
第１フレームと第２フレームとの間に直列的に接続される第１および第２スイッチングユニットと、
各スイッチングユニットの導通および遮断によって生成される交流電力を外部へ出力するための出力フレームと、
第１フレームと第１スイッチングユニットの間、第１スイッチングユニットと出力フレームの間、出力フレームと第２スイッチングユニットの間、および第２スイッチングユニットと第２フレームの間のうち少なくとも１つを電気接続するための接続ワイヤと、
第１および第２フレームのうちの一方に近接して配置された第３フレームと、
第１および第２フレームのうちの他方と第３フレームの間を電気接続するための分岐ワイヤと、を備えることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、出力フレーム、第１および第２フレームとは別個に、これらに近接して第３フレームを追加的に配置し、接続ワイヤとは別個の分岐ワイヤを第３フレームと接続している。この第３フレームに外部スナバ回路を接続することによって、スナバ回路を含む閉ループ回路の配線長さおよびループ面積を低減できるため、スナバ回路によるサージ電圧の抑制効果を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
図１は、本発明の第１実施形態に係るパワー半導体モジュールの内部構成の一例を示す図である。図２は、図１のパワー半導体モジュールのＷ相に関する回路図である。ここでは、交流電力を整流した片極性電力を三相（Ｕ相、Ｖ相、Ｗ相）の交流電力に変換する場合を例示する。
【００２５】
パワー半導体モジュールＭは、電気絶縁性の基板上に、導電性材料からなるフレームＦ１〜Ｆ５が設けられ、さらに追加のフレームＦ６がフレームＦ２に近接して配置されている。フレームＦ１，Ｆ５には外部から片極性電力が供給される。例えば、フレームＦ１の端子Ｐには交流電力の整流回路の正ラインが接続され、フレームＦ５の端子Ｎには、交流電力の整流回路の負ラインが接続される。
【００２６】
フレームＦ２の端子Ｗは、Ｗ相の交流電力を外部へ出力する。フレームＦ３の端子Ｖは、Ｖ相の交流電力を外部へ出力する。フレームＦ４の端子Ｕは、Ｕ相の交流電力を外部へ出力する。
【００２７】
フレームＦ１の上には、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等のスイッチング素子Ｓ４〜Ｓ６と、フライホイールダイオードＤ４〜Ｄ６とが搭載されている。各スイッチング素子Ｓ４〜Ｓ６のコレクタおよび各ダイオードＤ４〜Ｄ６のカソードがフレームＦ１と電気接続される。
【００２８】
スイッチング素子Ｓ４のエミッタおよびダイオードＤ４のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ４によってフレームＦ４と電気接続されている。同様に、スイッチング素子Ｓ５のエミッタおよびダイオードＤ５のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ５によってフレームＦ３と電気接続されている。スイッチング素子Ｓ６のエミッタおよびダイオードＤ６のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ６によってフレームＦ２と電気接続されている。
【００２９】
一方、フレームＦ２の上には、ＩＧＢＴ等のスイッチング素子Ｓ３と、フライホイールダイオードＤ３とが搭載されている。スイッチング素子Ｓ３のコレクタおよびダイオードＤ３のカソードがフレームＦ２と電気接続される。スイッチング素子Ｓ３のエミッタおよびダイオードＤ３のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ３によってフレームＦ５と電気接続されている。
【００３０】
フレームＦ３の上には、ＩＧＢＴ等のスイッチング素子Ｓ２と、フライホイールダイオードＤ２とが搭載されている。スイッチング素子Ｓ２のコレクタおよびダイオードＤ２のカソードがフレームＦ３と電気接続される。スイッチング素子Ｓ２のエミッタおよびダイオードＤ２のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ２によってフレームＦ５と電気接続されている。
【００３１】
フレームＦ４の上には、ＩＧＢＴ等のスイッチング素子Ｓ１と、フライホイールダイオードＤ１とが搭載されている。スイッチング素子Ｓ１のコレクタおよびダイオードＤ１のカソードがフレームＦ４と電気接続される。スイッチング素子Ｓ１のエミッタおよびダイオードＤ１のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ１によってフレームＦ５と電気接続されている。
【００３２】
本実施形態では、追加のフレームＦ６は、接続ワイヤＬ３を分岐するように分岐ワイヤＪ１によってダイオードＤ３のアノードと電気接続されている。
【００３３】
なお、図面の複雑さを回避するため、ＩＧＢＴのゲートおよび該ゲートに接続される接続ワイヤの図示を省いている。
【００３４】
こうした構成により、片極性電力が供給されるフレームＦ１，Ｆ５の間には、スイッチング素子Ｓ６とスイッチング素子Ｓ３が直列接続されて交流電力のＷ相を制御し、さらにスイッチング素子Ｓ５とスイッチング素子Ｓ２が直列接続されて交流電力のＶ相を制御し、さらにスイッチング素子Ｓ４とスイッチング素子Ｓ１が直列接続されて交流電力のＵ相を制御する。
【００３５】
本実施形態では、図２に示すように、Ｗ相を出力するフレームＦ２の端子Ｗと、追加のフレームＦ６の端子Ｔ１との間に外部のスナバ回路ＳＮ２が接続される。よって、スナバ回路ＳＮ２は、端子Ｔ１、フレームＦ６、分岐ワイヤＪ１、スイッチング素子Ｓ３（ダイオードＤ３）、フレームＦ２および端子Ｗを含む閉ループ回路内に存在することになる。
【００３６】
一方、従来のパワー半導体モジュールでは、図７および図８に示したように、スナバ回路ＳＮ２は、端子Ｎ、フレームＦ５、接続ワイヤＬ３、スイッチング素子Ｓ３（ダイオードＤ３）、フレームＦ２および端子Ｗを含む閉ループ回路内に存在している。
【００３７】
従って、本実施形態は、スナバ回路ＳＮ２を含む閉ループ回路の配線長さおよびループ面積を低減できるため、スナバ回路ＳＮ２によるサージ電圧の抑制効果をより向上させることができる。
【００３８】
ここでは、交流電力のＷ相に関するサージ抑制について詳細に説明したが、交流電力のＵ相の場合も同様に、追加のフレームをフレームＦ４に近接配置し、該フレームとダイオードＤ１の間に分岐ワイヤを接続し、該フレームの端子とフレームＦ４の端子Ｕの間に外部スナバ回路を接続すれば、Ｗ相と同様な効果が得られる。また、交流電力のＶ相の場合も同様に、追加のフレームをフレームＦ３に近接配置し、該フレームとダイオードＤ２の間に分岐ワイヤを接続し、該フレームの端子とフレームＦ３の端子Ｖの間に外部スナバ回路を接続すれば、Ｗ相と同様な効果を達成できる。
【００３９】
また、以上の説明では、交流電力を出力するフレームＦ２〜Ｆ４と、片極性電力の負ラインであるフレームＦ５との間に接続されるスナバ回路ＳＮ２の閉ループ回路について説明したが、フレームＦ２〜Ｆ４と片極性電力の正ラインであるフレームＦ１との間に接続されるスナバ回路ＳＮ１の閉ループ回路についても同様に改善することができる。
【００４０】
実施の形態２．
図３は、本発明の第２実施形態に係るパワー半導体モジュールの内部構成の一例を示す図である。図４は、図３のパワー半導体モジュールのＷ相に関する回路図である。ここでは、交流電力を整流した片極性電力を三相（Ｕ相、Ｖ相、Ｗ相）の交流電力に変換する場合を例示する。
【００４１】
パワー半導体モジュールＭは、電気絶縁性の基板上に、導電性材料からなるフレームＦ１〜Ｆ５が設けられ、さらに追加のフレームＦ７がフレームＦ５に近接して配置されている。フレームＦ１，Ｆ５には外部から片極性電力が供給される。例えば、フレームＦ１の端子Ｐには交流電力の整流回路の正ラインが接続され、フレームＦ５の端子Ｎには、交流電力の整流回路の負ラインが接続される。
【００４２】
フレームＦ２の端子Ｗは、Ｗ相の交流電力を外部へ出力する。フレームＦ３の端子Ｖは、Ｖ相の交流電力を外部へ出力する。フレームＦ４の端子Ｕは、Ｕ相の交流電力を外部へ出力する。
【００４３】
フレームＦ１の上には、例えば、ＩＧＢＴ等のスイッチング素子Ｓ４〜Ｓ６と、フライホイールダイオードＤ４〜Ｄ６とが搭載されている。各スイッチング素子Ｓ４〜Ｓ６のコレクタおよび各ダイオードＤ４〜Ｄ６のカソードがフレームＦ１と電気接続される。
【００４４】
スイッチング素子Ｓ４のエミッタおよびダイオードＤ４のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ４によってフレームＦ４と電気接続されている。同様に、スイッチング素子Ｓ５のエミッタおよびダイオードＤ５のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ５によってフレームＦ３と電気接続されている。スイッチング素子Ｓ６のエミッタおよびダイオードＤ６のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ６によってフレームＦ２と電気接続されている。
【００４５】
一方、フレームＦ２の上には、ＩＧＢＴ等のスイッチング素子Ｓ３と、フライホイールダイオードＤ３とが搭載されている。スイッチング素子Ｓ３のコレクタおよびダイオードＤ３のカソードがフレームＦ２と電気接続される。スイッチング素子Ｓ３のエミッタおよびダイオードＤ３のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ３によってフレームＦ５と電気接続されている。
【００４６】
フレームＦ３の上には、ＩＧＢＴ等のスイッチング素子Ｓ２と、フライホイールダイオードＤ２とが搭載されている。スイッチング素子Ｓ２のコレクタおよびダイオードＤ２のカソードがフレームＦ３と電気接続される。スイッチング素子Ｓ２のエミッタおよびダイオードＤ２のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ２によってフレームＦ５と電気接続されている。
【００４７】
フレームＦ４の上には、ＩＧＢＴ等のスイッチング素子Ｓ１と、フライホイールダイオードＤ１とが搭載されている。スイッチング素子Ｓ１のコレクタおよびダイオードＤ１のカソードがフレームＦ４と電気接続される。スイッチング素子Ｓ１のエミッタおよびダイオードＤ１のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ１によってフレームＦ５と電気接続されている。
【００４８】
本実施形態では、追加のフレームＦ７は、分岐ワイヤＪ２によってフレームＦ２と電気接続されている。
【００４９】
なお、図面の複雑さを回避するため、ＩＧＢＴのゲートおよび該ゲートに接続される接続ワイヤの図示を省いている。
【００５０】
こうした構成により、片極性電力が供給されるフレームＦ１，Ｆ５の間には、スイッチング素子Ｓ６とスイッチング素子Ｓ３が直列接続されて交流電力のＷ相を制御し、さらにスイッチング素子Ｓ５とスイッチング素子Ｓ２が直列接続されて交流電力のＶ相を制御し、さらにスイッチング素子Ｓ４とスイッチング素子Ｓ１が直列接続されて交流電力のＵ相を制御する。
【００５１】
本実施形態では、図４に示すように、フレームＦ５の端子Ｎと、追加のフレームＦ７の端子Ｔ２との間に外部のスナバ回路ＳＮ２が接続される。よって、スナバ回路ＳＮ２は、端子Ｔ２、フレームＦ７、分岐ワイヤＪ２、フレームＦ２、スイッチング素子Ｓ３（ダイオードＤ３）、接続ワイヤＬ３、フレームＦ５および端子Ｎを含む閉ループ回路内に存在することになる。
【００５２】
従って、本実施形態は、スナバ回路ＳＮ２を含む閉ループ回路の配線長さおよびループ面積を低減できるため、スナバ回路ＳＮ２によるサージ電圧の抑制効果をより向上させることができる。
【００５３】
ここでは、交流電力のＷ相に関するサージ抑制について詳細に説明したが、交流電力のＵ相およびＶ相の場合も同様に、追加のフレームをフレームＦ５にそれぞれ近接配置し、各フレームとフレームＦ３，Ｆ４の間に分岐ワイヤをそれぞれ接続し、各フレームの端子とフレームＦ５の端子Ｎの間に外部スナバ回路をそれぞれ接続すれば、Ｗ相と同様な効果が得られる。
【００５４】
また、以上の説明では、交流電力を出力するフレームＦ２〜Ｆ４と、片極性電力の負ラインであるフレームＦ５との間に接続されるスナバ回路ＳＮ２の閉ループ回路について説明したが、フレームＦ２〜Ｆ４と片極性電力の正ラインであるフレームＦ１との間に接続されるスナバ回路ＳＮ１の閉ループ回路についても同様に改善することができる。
【００５５】
実施の形態３．
図５は、本発明の第３実施形態に係るパワー半導体モジュールの内部構成の一例を示す図である。図６は、図５のパワー半導体モジュールのＷ相に関する回路図である。ここでは、交流電力を整流した片極性電力を三相（Ｕ相、Ｖ相、Ｗ相）の交流電力に変換する場合を例示する。
【００５６】
パワー半導体モジュールＭは、電気絶縁性の基板上に、導電性材料からなるフレームＦ１〜Ｆ５が設けられ、さらに追加のフレームＦ８がフレームＦ１に近接して配置されている。フレームＦ１，Ｆ５には外部から片極性電力が供給される。例えば、フレームＦ１の端子Ｐには交流電力の整流回路の正ラインが接続され、フレームＦ５の端子Ｎには、交流電力の整流回路の負ラインが接続される。
【００５７】
フレームＦ２の端子Ｗは、Ｗ相の交流電力を外部へ出力する。フレームＦ３の端子Ｖは、Ｖ相の交流電力を外部へ出力する。フレームＦ４の端子Ｕは、Ｕ相の交流電力を外部へ出力する。
【００５８】
フレームＦ１の上には、例えば、ＩＧＢＴ等のスイッチング素子Ｓ４〜Ｓ６と、フライホイールダイオードＤ４〜Ｄ６とが搭載されている。各スイッチング素子Ｓ４〜Ｓ６のコレクタおよび各ダイオードＤ４〜Ｄ６のカソードがフレームＦ１と電気接続される。
【００５９】
スイッチング素子Ｓ４のエミッタおよびダイオードＤ４のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ４によってフレームＦ４と電気接続されている。同様に、スイッチング素子Ｓ５のエミッタおよびダイオードＤ５のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ５によってフレームＦ３と電気接続されている。スイッチング素子Ｓ６のエミッタおよびダイオードＤ６のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ６によってフレームＦ２と電気接続されている。
【００６０】
一方、フレームＦ２の上には、ＩＧＢＴ等のスイッチング素子Ｓ３と、フライホイールダイオードＤ３とが搭載されている。スイッチング素子Ｓ３のコレクタおよびダイオードＤ３のカソードがフレームＦ２と電気接続される。スイッチング素子Ｓ３のエミッタおよびダイオードＤ３のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ３によってフレームＦ５と電気接続されている。
【００６１】
フレームＦ３の上には、ＩＧＢＴ等のスイッチング素子Ｓ２と、フライホイールダイオードＤ２とが搭載されている。スイッチング素子Ｓ２のコレクタおよびダイオードＤ２のカソードがフレームＦ３と電気接続される。スイッチング素子Ｓ２のエミッタおよびダイオードＤ２のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ２によってフレームＦ５と電気接続されている。
【００６２】
フレームＦ４の上には、ＩＧＢＴ等のスイッチング素子Ｓ１と、フライホイールダイオードＤ１とが搭載されている。スイッチング素子Ｓ１のコレクタおよびダイオードＤ１のカソードがフレームＦ４と電気接続される。スイッチング素子Ｓ１のエミッタおよびダイオードＤ１のアノードは、短い接続ワイヤによって互いに電気接続され、さらに比較的長い接続ワイヤＬ１によってフレームＦ５と電気接続されている。
【００６３】
本実施形態では、追加のフレームＦ８は、分岐ワイヤＪ３によってフレームＦ５と電気接続されている。
【００６４】
なお、図面の複雑さを回避するため、ＩＧＢＴのゲートおよび該ゲートに接続される接続ワイヤの図示を省いている。
【００６５】
こうした構成により、片極性電力が供給されるフレームＦ１，Ｆ５の間には、スイッチング素子Ｓ６とスイッチング素子Ｓ３が直列接続されて交流電力のＷ相を制御し、さらにスイッチング素子Ｓ５とスイッチング素子Ｓ２が直列接続されて交流電力のＶ相を制御し、さらにスイッチング素子Ｓ４とスイッチング素子Ｓ１が直列接続されて交流電力のＵ相を制御する。
【００６６】
本実施形態では、図６に示すように、フレームＦ１の端子Ｐと、追加のフレームＦ８の端子Ｔ３との間に外部のスナバ回路ＳＮ３が接続される。よって、スナバ回路ＳＮ３は、端子Ｔ３、フレームＦ８、分岐ワイヤＪ３、フレームＦ５、スイッチング素子対、フレームＦ１および端子Ｐを含む閉ループ回路内に存在することになる。
【００６７】
一方、従来のパワー半導体モジュールでは、図７および図８に示したように、スナバ回路ＳＮ３は、端子Ｎ、フレームＦ５、スイッチング素子対、フレームＦ１および端子Ｐを含む閉ループ回路内に存在している。
【００６８】
従って、本実施形態は、スナバ回路ＳＮ３を含む閉ループ回路の配線長さおよびループ面積を低減できるため、スナバ回路ＳＮ３によるサージ電圧の抑制効果をより向上させることができる。
【００６９】
以上の説明では、片極性電力の正ラインであるフレームＦ１に追加のフレームＦ８を近接配置して、両者間をスナバ回路ＳＮ３で接続した例を説明したが、片極性電力の負ラインであるフレームＦ５に追加のフレームを近接配置して、両者間をスナバ回路ＳＮ３で接続した場合も同様に改善することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態に係るパワー半導体モジュールの内部構成の一例を示す図である。
【図２】図１のパワー半導体モジュールのＷ相に関する回路図である。
【図３】本発明の第２実施形態に係るパワー半導体モジュールの内部構成の一例を示す図である。
【図４】図３のパワー半導体モジュールのＷ相に関する回路図である。
【図５】本発明の第３実施形態に係るパワー半導体モジュールの内部構成の一例を示す図である。
【図６】図５のパワー半導体モジュールのＷ相に関する回路図である。
【図７】従来のパワー半導体モジュールの内部構成の一例を示す図である。
【図８】図７のパワー半導体モジュールのＷ相に関する回路図である。
【符号の説明】
【００７１】
Ｍ  パワー半導体モジュール、  Ｐ，Ｎ，Ｕ，Ｖ，Ｗ，Ｔ１〜Ｔ３  端子、
Ｆ１〜Ｆ８  フレーム、  Ｌ１〜Ｌ６  接続ワイヤ、  Ｊ１〜Ｊ３  分岐ワイヤ、
Ｓ１〜Ｓ６  スイッチング素子、  Ｄ１〜Ｄ６  フライホイールダイオード、
ＳＮ１〜ＳＮ３  スナバ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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