(57)【要約】【課題】ELO（エピタキシャルリフトオフ）を用いた半導体装置の製造方法において、短時間で確実に半導体基板と支持基板（デバイス層側）との分離を行うこと。【解決手段】本発明は、半導体基板１に犠牲層２を介して成長させたデバイス層４に所定のデバイスを形成し、そのデバイス層４側に支持基板１０を貼り合わせた状態で犠牲層２をエッチングにより除去して半導体基板１とデバイス層４とを分離する工程を備えた半導体装置の製造方法であり、犠牲層２を除去するにあたり、予めデバイス層４から犠牲層２まで溝ｄを形成しておき、この溝ｄを介してエッチング液を犠牲層２まで浸透させる方法である。【選択図】図７
2008053250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に犠牲層を介して成長させたデバイス層に所定のデバイスを形成し、そのデバイス層側に支持基板を貼り合わせた状態で前記犠牲層をエッチングにより除去して前記半導体基板と前記デバイス層とを分離する工程を備えた半導体装置の製造方法において、
前記犠牲層を除去するにあたり、予め前記デバイス層から前記犠牲層まで溝を形成しておき、この溝を介してエッチング液を前記犠牲層まで浸透させることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に犠牲層を介して成長させたデバイス層に複数チップに対応したデバイスを形成する工程と、
前記複数チップにおけるチップ間の位置に前記デバイス層から前記犠牲層まで溝を形成する工程と、
前記デバイス層側に支持基板を貼り合わせる工程と、
前記溝を介してエッチング液を前記犠牲層まで浸透させて前記犠牲層を除去し、前記半導体基板と前記デバイス層とを分離する工程と、
前記複数チップの各チップ毎に前記支持基板を分割して個々のチップにする工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記溝は、前記複数チップの各チップの間に対応した格子状に形成される
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記犠牲層と前記デバイス層との間に前記溝を形成する際のエッチング液から前記デバイスを保護するデバイス保護膜を形成しておく
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記半導体基板と前記犠牲層と間に前記溝を形成する際のエッチング液によって溶解しない基板保護膜を形成しておく
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記半導体基板は、化合物半導体基板から成る
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は、InP基板である
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項８】
前記半導体基板は、GaAs基板である
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項９】
前記犠牲層は、AlAsである
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１０】
前記犠牲層は、AlAsSbである
ことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にデバイス層を成長させて、このデバイス層に所定のデバイスを形成し、その後、半導体基板からデバイス層を分離して構成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、化合物半導体を用いたデバイスおよびその製造方法には次のようなものが行われている。
【０００３】
（高In組成デバイス）
InP基板に格子整合して成長されるInP/InGaAsを用いたHBT（Hetero-junction Bipolar Transistor）、InGaAs/InAlAsを用いたHEMT（High Electron Mobility Transistor ）は高速性と高耐圧性を兼ね備えたデバイスであり、大容量通信システムのキーデバイスの一つとして開発が進められている。しかしながら，InP基板が高価であることがInP系デバイスの民生機器内への応用を阻む一要因となっている。
【０００４】
ここで、高In組成デバイスを安価に提供することを目的として、InP基板よりも安価なGaAs基板やSi基板上にバッファ層を工夫することによって高In組成デバイス層を成長するメタモルフィック成長技術が考えられている。GaAs基板上のメタモルフィックInGaAs/InAlAsを用いたHBMTは実用化段階に入りつつあるものの、メタモルフィックHBTはまだ実用化されていない。
【０００５】
（ELO法）
化合物半導体デバイスを安価に提供する別の方法として、エピタキシャルリフトオフ（ELO）法がある。ELO法は基板再利用を一つの目的として、III/V族半導体デバイスを対象に研究が行われている。ELO法の概要は、デバイス層と基板との間に犠牲層を設けて、デバイス作製プロセス終了後ないしはデバイスプロセスを行う前に基板を適切な溶液に浸漬し、犠牲層を溶解させてデバイス層を基板から分離する方法である。この分離された半導体基板は再利用することができる。
【０００６】
ELO法のポイントは、犠牲層のエッチング、すなわち犠牲層の横方向エッチングを速くすることと、極薄デバイス層のハンドリング、すなわちリフトオフされた極薄デバイス層を破損させることなく別基板に移動させることの二点である。
【０００７】
ELO法は横方向エッチングにより犠牲層を溶解させるので、ELO完了までには相応の時間がかかる。これは、基板のインチ径が大きくなればなるほどELO完了までの時間がかかることになる。例えば、基板径、犠牲層材質、厚さ、エッチング条件等により異なるが、２インチ径の剥離には数十時間から数日を要する。
【０００８】
横方向エッチング速度を上げるための試みは非特許文献１で挙げられている。ここでは、フレキシブルな支持基板をデバイス層に接着しcurl upさせてエッチング液侵入口を開くことにより、エッチング速度を大幅に速めている。但し非特許文献１の文中にもあるように、デバイス層を曲げることでデバイス層が壊れる危険性がある。
【０００９】
極薄デバイス層(数ミクロン〜数十ミクロン)の取扱に関する報告例を非特許文献２に示す。ここでは、Waxを支持体として利用する簡便な方法が提案されている。ELOの後は表面が清浄にされた支持基板（ガラス、Si等）にマウントし、上部から適度な加重を与えて分子間力で接着させる方法である（Van der Waals bonding：例えば、非特許文献３）。この方法の場合、デバイス層の裏面へのデバイスプロセスが不可能であることが問題である。すなわち、裏面プロセスを適宜行うことにより素子特性向上を図ることができるが、Waxを支持体として利用し、かつ裏面プロセスも行おうとすると、複数回の基板転写工程が必要となるので極薄デバイス層破損の危険性が増す。
【００１０】
（デバイス層薄層化）
デバイス層（半導体チップ）を薄くすることは，チップの放熱性向上のために通常行われるプロセスである。現状では、デバイスプロセス後に基板裏面を研磨して１００μｍ程度まで薄層化し、裏面に金属薄膜を形成した後にダイシングしてICケースにマウントされるのが通常である。近年は薄層化が一層進んでおり、約５０μｍ厚まで薄く研磨する技術と、それに付随して極薄チップを取扱う技術が出現してきた。従来のチップ薄層化は裏面研磨で成され、基板自体は消失するので基板再利用はできない。ELOによって得られるデバイス層の厚みは高々１０μｍ程度であり、現状の研磨技術では得られない薄層化チップが得られる。
【００１１】
（裏面プロセス）
デバイス層薄層化の後に裏面プロセスを行うことでInGaAs/InPを用いたHBTの特性向上を図ることができる（非特許文献４、５参照）。すなわち、デバイスプロセスを施した基板表面を支持基板に接着し、InP基板の裏面研磨とウェットエッチング処理をした後、裏面にコレクタ電極を形成する。この方法は“transferred substrate”なる名前が付けられている。これによりベース・コレクタ間容量を低減させて高fmaxを得ることができる。デバイス薄層化の後に裏面にリソグラフィープロセスを施すことができれば、この例のようにHBTの高速性能向上が期待できる．
【００１２】
【非特許文献１】J.J.Schermer et.al. “Epitaxial Lift-OFF for large area thin film III/V devices” Phys.Stat.sol.202,No.4,(2005), 501-508
【非特許文献２】T. Morf et.al “RF and 1/F noise investigations on MESFET s and circuit transplanted by Epitaxial Lift OFF”, Electron Device 43 (1996) 1489-1494
【非特許文献３】E. Yablonovitch et.al. “Van der Waals bonding of GaAs epitaxial liftoff films onto arbitrary substrates” Appl. Phys. Lett. 56 (1990) 2419-2421
【非特許文献４】M.J.W.Rodwell et.al. “Submicron Scaling of HBTs”, IEEE Electron Devices 48 (2001) 2606-2624
【非特許文献５】Q.Lee et.al. “Submicron transferred-substrate heterojunction bipolar transistors”, IEEE Electron Device Lett. 20 (1999) 396-399
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記のような半導体装置の製造方法には次のような問題がある。すなわち、高価な化合物半導体を用いたデバイスの製造において、ELO法では犠牲層のエッチングに多くの時間を要する。この点、非特許文献１に示されるフレキシブルな支持基板を用いる技術が開示されるものの、デバイス層を曲げることによるデバイスの破損が問題となる。また、非特許文献４、５に開示される技術では、裏面プロセスを利用できず、デバイスの特性向上を図ることが困難である。
【課題を解決するための手段】
【００１４】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、半導体基板に犠牲層を介して成長させたデバイス層に所定のデバイスを形成し、そのデバイス層側に支持基板を貼り合わせた状態で犠牲層をエッチングにより除去して半導体基板とデバイス層とを分離する工程を備えた半導体装置の製造方法であり、犠牲層を除去するにあたり、予めデバイス層から犠牲層まで溝を形成しておき、この溝を介してエッチング液を犠牲層まで浸透させる方法である。
【００１５】
このような本発明では、デバイス層にデバイスを形成した状態で支持基板を貼り合わせ、犠牲層をエッチングによって除去することで半導体基板との分離を行う際、デバイス層から犠牲層まで溝を形成してあることから、この溝を介してエッチング液を犠牲層の全体に浸透させることができる。これにより、犠牲層の中央部分から周辺部分までエッチング液を確実に浸透させることができ、半導体基板とデバイス層との分離を迅速に行うことができるようになる。
【００１６】
また、本発明は、半導体基板に犠牲層を介して成長させたデバイス層に複数チップに対応したデバイスを形成する工程と、複数チップにおけるチップ間の位置にデバイス層から犠牲層まで溝を形成する工程と、デバイス層側に支持基板を貼り合わせる工程と、溝を介してエッチング液を犠牲層まで浸透させて犠牲層を除去し、半導体基板とデバイス層とを分離する工程と、複数チップの各チップ毎に支持基板を分割して個々のチップにする工程とを備える半導体装置の製造方法である。
【００１７】
このような本発明では、デバイス層にデバイスを形成した状態で支持基板を貼り合わせ、犠牲層をエッチングによって除去することで半導体基板との分離を行う際、デバイス層から犠牲層まで形成した溝を介してエッチング液を犠牲層まで確実に浸透させることができる。これにより、犠牲層の中央部分から周辺部分までエッチング液を確実に浸透させることができ、半導体基板とデバイス層との分離を迅速に行うことができるようになる。
【００１８】
ここで、溝は複数チップの各チップの間に対応した格子状に形成する。これにより、犠牲層の中央部分から周辺部分までエッチング液を効率良く浸透させることができる。また、この溝がチップ形成時のダイシングラインとして利用できるようになる。
【００１９】
デバイス層から犠牲層まで形成される溝の深さとしては、デバイス層から犠牲層の厚さ分全てに達する深さであったり、デバイス層から犠牲層の厚さの途中までに達する深さであったり、デバイス層から犠牲層の表面まで達する深さであったりする。つまり、溝からエッチング液が侵入することで犠牲層にエッチング液が浸される面積を増加できるようにする。
【００２０】
また、犠牲層とデバイス層との間にデバイス保護層を形成しておくことで、溝からエッチング液を浸透させる際にデバイス層に形成したデバイスへのダメージを抑制できるようになる。
【００２１】
さらに、半導体基板と犠牲層との間に基板保護膜を形成しておくと、溝からエッチング液を浸透させて犠牲層を除去する際に半導体基板へのダメージを抑制できるようになる。
【００２２】
また、本発明は半導体基板としてInPやGaAsといった化合物半導体基板を用いることで特に有効である。また、犠牲層としては、AlAsやAlAsSbを用いることが望ましい。
【発明の効果】
【００２３】
上記本発明によれば、次のような効果を得ることができる。すなわち、ELOによって高価な化合物半導体基板を再利用でき、安価なデバイスを提供することが可能となる。また、ELOを短時間に完遂させることが可能となり、短時間プロセスを実現することが可能となる。また、大口径基板でも短時間でELOを行うことが可能となる。しかも、ELO後の極薄デバイス層に対して裏面プロセスが可能となり、デバイスの高速特性向上を図ることが可能となる。また、支持基板の極度な湾曲を伴わず、デバイス層の転写回数も1回だけであり、脆弱な極薄基板の破損を防止することが可能となる。さらに、表面および裏面の両方を利用することができることから、配線の高密度化が見込まれ、チップサイズの減少を図ることが可能となる。
【発明を実施するための最良の形態】
【００２４】
本実施形態に係る半導体装置の製造方法は、ELO（エピタキシャルリフトオフ）法を用いて作製された高In組成デバイスのMMIC(Monolithic Microwave IC)チップを具体例とした製造方法である。本実施形態に係るMMICチップの製造方法は以下のような特徴をもつ。
１．ELO法により、デバイス層を基板から剥離してMMICチップを形成する。
２．デバイス基板と支持基板を貼り合わせる前に、デバイス基板側に予めMMICチップサイズに合わせた格子状の溝を形成することを特徴とする。この格子状の溝は、次のELO工程において、犠牲層エッチング液の侵入口となる。ELO工程においては、この溝からエッチング液を侵入させることで迅速に犠牲層エッチングを完了させることができる。
３．デバイス基板上でのチップ配置を保って支持基板に転写する。
４．支持基板はそのままMMICチップの放熱板（ヒートシンク）となる。
５．ELO工程終了後、裏面プロセスを施してから、支持基板をダイシングしてICケースにマウントする場合もある。
【００２５】
以下、本発明の実施の形態を図に基づき説明する。先ず、図１に示すように、InPから成る半導体基板１の上にAlAsから成る犠牲層２を約２nm厚で形成し、その上にInPから成るデバイス保護層３を形成する。そして、デバイス保護層３の上にデバイス層４をエピタキシャル成長させる。デバイス層４は、半導体基板１と格子整合した状態で形成される。本実施形態では、半導体基板１側から、n+InGaAs/n-InP/u-InGaAs/p+InGaAs/n-InP/n+InP/n+InGaAsの順にデバイス層４を成長させる。
【００２６】
次に、図２に示すように、エピタキシャル成長によるデバイス層４に所望のデバイスをフォトリソグラフィ等の工程によって構成する。図２に示す例では、エミッタ接地を想定したHBT（Hetero-junction Bipolar Transistor）となっている。
【００２７】
HBTの周辺には絶縁膜５としてBCB（Benzo cyclo butene）が約２μｍ厚で形成されている。絶縁膜５としては、このほかに、プラズマＣＶＤ（Chemical Vapor Deposition）によるSiO2膜やSiN膜等の無機膜や、ポリイミド等の有機膜であってもよい。なお、絶縁膜５としては数μｍの厚さが容易に得られる有機塗布膜（BCBやポリイミド）が好ましい。また、受動素子はHBTと同一面内に形成され、適宜グランドビアを開けておく。そして、絶縁膜５の表面にグランドビアと導通するAu等の接続用金属膜７を形成しておく。
【００２８】
次に、図３に示すように、デバイス層の上にレジスト６を塗布し、チップサイズに合わせて格子状のパターンを形成する。すなわち、レジスト６のチップの周辺に対応する部分を開口するようフォトリソグラフィを行う。
【００２９】
次いで、図４に示すように、デバイス層の上のレジスト６の開口を介してドライエッチングによりBCBから成る絶縁膜５をエッチングする。ドライエッチングは、CF4/O2の混合ガスを用いる。
【００３０】
そして、図５に示すように、さらに絶縁膜５のエッチングによる開口からウェットエッチング（例えば、希塩酸）によってデバイス保護層３および犠牲層２をエッチングする。これにより、基板表面に対して格子状にデバイス層４から犠牲層２まで溝が形成されることになる。このエッチングの際、デバイス保護層３と絶縁膜５とによってデバイス層４が囲まれているとともに、デバイス保護層３と絶縁膜５との強い密着性によって、エッチング液が界面からのデバイス層４へ侵入することを防止できるようになる。
【００３１】
次に、図６に示すように、図５で示すレジスト６を剥離する。このようにして形成され溝ｄは、チップの周辺のダイシングラインに沿ったものとなり、幅Ａは約１００μｍとなる。ダイシングラインに沿った溝ｄによって、後のダイシング工程での切断における基準ラインにすることができる。また、溝ｄの側面からデバイス活性部までの距離Ｂは約１０μｍとなっている。この距離Ｂはデバイス保護のために、なるべく大きくとることが望ましい。
【００３２】
次いで、図７に示すように、表面にAuの全面膜１１を蒸着した支持基板（例えば、CuやAlN）１０を半導体基板１のデバイス層４側に貼り合わせる。デバイス層４側にはAuの接続用金属膜７が形成されており、支持基板１０の貼り合わせによって支持基板１０の全面膜１１とデバイス層４の接続用金属膜７とが接続する状態となる。なお、ここでは接続のためにAuを用いているが、半田を用いて加熱によって接続してもよい。また、Cuを用いることも可能である。
【００３３】
半導体基板１と支持基板１０とを貼り合わせると、デバイス層４に形成した溝ｄが貼り合わせ基板の周縁部に開口として現れることになる。
【００３４】
次に、図８に示すように、先の工程で貼り合わせた基板（半導体基板１と支持基板１０との貼り合わせ基板）をHF溶液（エッチング溶液）に浸漬する。HF溶液は例えば１０％〜５０％濃度であり、このHF溶液に貼り合わせ基板を浸漬すると、犠牲層２が溶解してデバイス層４と接続される支持基板１０と半導体基板１とが分離する状態となる。
【００３５】
この際、予め形成したデバイス層４の溝ｄからHF溶液が浸透して、格子状に形成した溝ｄを介してHF溶液が貼り合わせ基板の中央部から端部まで迅速に行き渡ることになる。そして、溝ｄは犠牲層２まで達していることから、この溝ｄを介してHF溶液が犠牲層２に短時間で浸透し、迅速に基板の分離を行うことが可能となる。なお、基板分離を行う際には、支持基板１０を若干撓ませるようにしてもよい。
【００３６】
図９に示すように、デバイス層４と接続された支持基板１０が半導体基板１から分離すると、半導体基板１は単独となることから、表面洗浄を行った後に再利用することが可能となる。
【００３７】
その後、図１０に示すように、支持基板１０を下にしてデバイスの裏面に必要に応じた処理を施し、電極８等を形成する。
【００３８】
次に、図１１に示すように、支持基板１０上の各デバイス（各チップ）毎に間をダイシングして、個々にチップ１００を構成する。そして、図１２に示すように、個々のチップ１００をLTTC（Low Temperature Co-fired Ceramic）等のパッケージ１０１にマウントし、ボンディングワイヤー１０２による配線を行って半導体装置を完成させる。
【００３９】
このような本実施形態によれば、半導体基板１をデバイス層４から分離するにあたり、予めデバイス層４から犠牲層２にかけて溝を設けていることから、エッチング液が溝を介して犠牲層２に効率よく浸透して、短時間で犠牲層２を溶解し半導体基板１を分離することが可能となる。
【００４０】
ここで、分離した半導体基板１を再利用する観点から、溝の形成プロセスの最終段階で行うウェットエッチングについて説明する。図１３は、ウェットエッチングによって溝を形成した際、エッチング深さが予定より深かった場合を示す模式断面図である。すなわち、溝ｄを形成するにあたりエッチングによってデバイス保護層３から犠牲層２まで溝ｄを掘り下げていくが、この際のエッチング深さを十分に制御しないと半導体基板１までエッチングしてしまうことになる。このように半導体基板１までエッチングが達すると表面の凹凸を除去しからでないと再利用することができない。
【００４１】
したがって、本実施形態では、このような溝形成時の半導体基板１へのエッチングを防止するため、次のような方法を採用している（図１４参照）。
（１）デバイス保護層３をInGaAs層にしておく。
（２）犠牲層２の下にInP層のストップ層１ａを形成しておく。
（３）デバイス保護層３および犠牲層２を、燐酸＋過酸化水素水の混合液でエッチングする。
これにより、犠牲層２の下に設けたInP層のストップ層１ａは、燐酸＋過酸化水素水の混合液ではエッチングされず、ここでエッチングをストップすることができる。したがって、デバイス保護層３と犠牲層２のみをエッチングして半導体基板１へのエッチングを防止できるようになる。
【００４２】
また、別の方法は以下のようになる（図１５参照）。
（１）デバイス保護層３をInP層にしておく。
（２）犠牲層２の下にInGaAs層もしくはInAlAs層などAsを含む混晶層１ｂを設けておく。
（３）デバイス保護層３および犠牲層２を、希塩酸でエッチングする。
これにより、犠牲層２の下に設けたInGaAs層もしくはInAlAs層などのAsを含む混晶層１ｂは希塩酸ではエッチングされず、ここでエッチングをストップすることができる、したがって、デバイス保護層３と犠牲層２のみをエッチングして半導体基板１へのエッチングを防止できるようになる。なお、分離した後の半導体基板１の表面に残るInGaAs層もしくはInAlAs層などのAsを含む混晶層１ｂは、燐酸系エッチング液で溶解すると、平坦なInP面を得ることができ、再利用可能な状態となる。
【００４３】
上記実施形態では、製造対象となる半導体装置としてMMICを例に説明したが、本発明はこれに限定されず、他の半導体装置であっても適用可能である。また、各層の組成も一例であり、これに限定されない。また、溝の形成は各チップ間のダイシングラインに沿って格子状に設けることが望ましいが、溝を介してエッチング液を犠牲層２まで浸透させるため、基板上の所望の位置に設けるようにすればよい。この場合、半導体基板１の大きさ以上の支持基板１０を貼り合わせる際には、溝が半導体基板１の端部まで連通している必要がある。つまり、支持基板１０を貼り合わせることで溝ｄのエッチング液の進入口が塞がれてしまうことを防止するためである。
【００４４】
また、上記実施形態では、溝ｄの深さとして、デバイス層４から犠牲層２の厚さ分全てに達する深さの場合を説明したが、デバイス層４から犠牲層２の厚さの途中までに達する深さであったり、デバイス層４から犠牲層２の表面まで達する深さであったりする場合でもよい。つまり、溝ｄからエッチング液が侵入することで犠牲層２とエッチング液との接触面積を増加できるようにする必要がある。したがって、最も好ましいのは上記実施形態で説明したデバイス層４から犠牲層２の厚さ分全てに達する深さにする場合であり、その次に好ましいのはデバイス層４から犠牲層２の厚さの途中までに達する深さの場合であり、その次に好ましいのはデバイス層４から犠牲層２の表面まで達する深さでの場合である。
【００４５】
また、上記実施形態では、デバイス層４にデバイスを形成した後に溝ｄを形成しているが、デバイス層４を成長させた後、デバイスを形成する前に溝ｄを形成しておいてもよい。デバイスを形成する前に溝を形成しておく場合には、デバイス形成時に溝ｄからデバイス層４内部へ各種処理のダメージが及ぶことを防止する観点から、溝ｄの内部を絶縁材料等によって埋め込んでおいたり、溝ｄの内壁に絶縁膜を被着しておいたりすることが望ましい。
【００４６】
図１６〜図１７は、デバイスを形成する前に溝を形成しておく製造方法の例を説明する模式断面図である。先ず、図１６（ａ）に示すように、InPから成る半導体基板１の上にAlAsから成る犠牲層２を約２nm厚で形成し、その上にInPから成るデバイス保護層３を形成する。そして、デバイス保護層３の上にデバイス層４をエピタキシャル成長させる。デバイス層４は、半導体基板１と格子整合した状態で形成される。本実施形態では、半導体基板１側から、n+InGaAs/n-InP/u-InGaAs/p+InGaAs/n-InP/n+InP/n+InGaAsの順にデバイス層４を成長させる。そして、デバイス層４の上にレジスト６を塗布し、チップサイズに合わせて格子状のパターンを形成する。すなわち、レジスト６のチップの周辺に対応する部分を開口するようフォトリソグラフィを行う。
【００４７】
次に、図１６（ｂ）に示すように、上記レジスト６に形成した開口を介してウェットエッチング（例えば、希塩酸）により溝ｄを形成する。溝ｄは、デバイス層４、デバイス保護層３および犠牲層２まで達する深さで、基板表面に対して格子状に形成されることになる。
【００４８】
次に、レジスト６を剥離した後、図１６（ｃ）に示すように、形成した溝ｄの表面を覆うよう例えばプラズマＣＶＤによる酸化シリコン膜９を被着する。これにより、デバイス層４が溝ｄの部分で露出することを防ぐ。なお、被着する膜としては、後の工程で犠牲層２をエッチングする際に使用するエッチング溶液によって溶解する材質を用いるようにする。
【００４９】
次に、図１７（ａ）に示すように、ＲＩＥによって酸化シリコン膜９のチップ上面部分を開口し、通常のデバイスプロセスを行う。図１７（ｂ）に示すようにデバイス層４にデバイスが形成され、チップ表面に接続用金属膜７を形成した後は、図１７（ｃ）に示すように、表面にAuの全面膜１１を蒸着した支持基板（例えば、CuやAlN）１０を半導体基板１のデバイス層４側に貼り合わせる。
【００５０】
その後の工程は、先に説明した図８〜図１２の工程と同じであり、形成した溝ｄからHF溶液（エッチング溶液）が犠牲層２まで浸透して迅速に基板分離を行うことができる。なお、このエッチングの際、酸化シリコン膜９も消失することになる。
【００５１】
図１８〜図１９は、デバイスを形成する前に溝を形成しておく製造方法の別の例を説明する模式断面図である。先ず、図１８（ａ）に示すように、InPから成る半導体基板１の上の、チップの周辺と対応する部分に酸化シリコン膜１２のストライプパターンを形成する。なお、ここで形成するパターンの材質としては、後の工程で犠牲層をエッチングする際のエッチング溶液によって溶解するものを用いるようにする。
【００５２】
次に、図１８（ｂ）に示すように、酸化シリコン膜１２の間となる半導体基板１上にAlAsから成る犠牲層２を約２nm厚で形成し、その上にInPから成るデバイス保護層３を形成する。そして、デバイス保護層３の上にデバイス層４をエピタキシャル成長させる。デバイス層４は、半導体基板１と格子整合した状態で形成される。本実施形態では、半導体基板１側から、n+InGaAs/n-InP/u-InGaAs/p+InGaAs/n-InP/n+InP/n+InGaAsの順にデバイス層４を成長させる。この成長したデバイス層４と間となる酸化シリコン膜１２との段差によって溝ｄが構成されることになる。
【００５３】
そして、図１９（ａ）に示すように、デバイス層４にデバイスを形成し、チップ表面に接続用金属膜７を形成した後は、図１９（ｂ）に示すように、表面にAuの全面膜１１を蒸着した支持基板（例えば、CuやAlN）１０を半導体基板１のデバイス層４側に貼り合わせる。
【００５４】
その後の工程は、先に説明した図８〜図１２の工程と同じであり、形成した溝ｄからHF溶液（エッチング溶液）が犠牲層２まで浸透して迅速に基板分離を行うことができるようになる。なお、このエッチングの際、酸化シリコン膜１２も消失することになる。
【００５５】
上記のような製造方法によって、デバイス層４にデバイスを形成する前に溝ｄを形成しておき、溝ｄの形成後にデバイスを製造する手順でも本実施形態の目的を達成することができる。
【図面の簡単な説明】
【００５６】
【図１】本実施形態を説明する模式図（その１）である。
【図２】本実施形態を説明する模式図（その２）である。
【図３】本実施形態を説明する模式図（その３）である。
【図４】本実施形態を説明する模式図（その４）である。
【図５】本実施形態を説明する模式図（その５）である。
【図６】本実施形態を説明する模式図（その６）である。
【図７】本実施形態を説明する模式図（その７）である。
【図８】本実施形態を説明する模式図（その８）である。
【図９】本実施形態を説明する模式図（その９）である。
【図１０】本実施形態を説明する模式図（その１０）である。
【図１１】本実施形態を説明する模式図（その１１）である。
【図１２】本実施形態を説明する模式図（その１２）である。
【図１３】エッチング深さが予定より深かった場合を示す模式断面図である。
【図１４】対応策を説明する模式断面図（その１）である。
【図１５】対応策を説明する模式断面図（その２）である。
【図１６】デバイスを形成する前に溝を形成しておく製造方法の例を説明する模式断面図（その１）である。
【図１７】デバイスを形成する前に溝を形成しておく製造方法の例を説明する模式断面図（その２）である。
【図１８】デバイスを形成する前に溝を形成しておく製造方法の別の例を説明する模式断面図（その１）である。
【図１９】デバイスを形成する前に溝を形成しておく製造方法の別の例を説明する模式断面図（その２）である。
【符号の説明】
【００５７】
１…半導体基板、２…犠牲層、３…デバイス保護層、４…デバイス層、５…絶縁膜、６…レジスト、７…接続用金属膜、１０…支持基板、１１…全面膜、１００…チップ、１０１…パッケージ、ｄ…溝
【図１】
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【図２】
2008053250.tif 000004
【図３】
2008053250.tif 000005
【図４】
2008053250.tif 000006
【図５】
2008053250.tif 000007
【図６】
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【図７】
2008053250.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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