(57)【要約】【課題】縦型トランジスタのカットオフ時のリーク電流を低減する半導体装置及びその製造方法を提供すること。【解決手段】半導体基板と前記半導体基板の内部に形成された第１の不純物拡散領域と前記第１の不純物拡散領域の上方に形成された柱状半導体層と前記柱状半導体層の側方に形成されたゲート絶縁膜と前記ゲート絶縁膜の側方に形成されたゲート電極と前記不純物拡散領域の上方で前記ゲート電極に接して形成された絶縁体からなる層間膜と前記柱状半導体層の上方で前記ゲート電極に接して形成された絶縁体からなるスペーサと前記柱状半導体層の上方に形成された第２の不純物拡散領域とを具備し前記柱状半導体層の略中央に絶縁膜を有する。【選択図】  図１
2008053388.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の内部に形成された第１の不純物拡散領域と、
前記第１の不純物拡散領域上に形成された柱状半導体層と、
前記柱状半導体層の側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の側面に形成されたゲート電極と、
前記半導体基板上にあって前記ゲート電極の側面に形成された絶縁体からなる層間膜と、
前記柱状半導体層上に形成された第２の不純物拡散領域と
を具備し、
前記柱状半導体層の内部に絶縁膜を有する
ことを特徴とする半導体装置。               
【請求項２】
前記柱状半導体層の内部の絶縁膜は、前記柱状半導体層内部の中央部に前記半導体基板に対して水平方向に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記柱状半導体層の側方に形成された前記ゲート絶縁膜は、第１の絶縁層と電荷蓄積層と第２の絶縁層の三層を含む積層構造であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の内部に形成された第１の不純物拡散領域と、前記第１の不純物拡散領域上に形成された第１の柱状半導体層と、記第１の柱状半導体層の側面に形成された第1のゲート絶縁膜と、前記第１のゲート絶縁膜の側面に形成された第１のゲート電極と、前記半導体基板上にあって前記第１のゲート電極の側面に形成された絶縁体からなる第１の層間膜とを具備する第１の素子形成層と、
前記第１の柱状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の側面に形成された第１の絶縁層と電荷蓄積層と第２の絶縁層の三層を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜の側面に形成された第２のゲート電極と、前記第１の層間膜上にあって前記第２のゲート電極の側面に形成された絶縁体からなる第２の層間膜とを具備する第２の素子形成層を少なくとも１つ含むメモリ部と、
前記第２の柱状半導体層上に形成された第３の柱状半導体層と、前記第３の柱状半導体層の側面に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の側面に形成された第３のゲート電極と、前記第２の層間膜上にあって前記第３のゲート電極の側面に形成された絶縁体からなる第３の層間膜と、前記第３の柱状半導体層上に形成された第２の不純物拡散領域と、前記第２の不純物拡散領域上に形成された第２の配線層とを具備する第３の素子形成層と
を備え、
前記第１の柱状半導体層、前記第２の柱状半導体層及び前記第３の柱状半導体層の少なくともひとつの内部に絶縁膜を有する
ことを特徴とする半導体装置。
【請求項５】
半導体基板内部に第１の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域の上にアモルファスシリコンを堆積させ、前記アモルファスシリコンの上に酸化膜を形成し、前記酸化膜の上にアモルファスシリコンを堆積させて柱状半導体層を形成する工程と、
前記柱状半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程と、
前記柱状半導体層の上方に第２の不純物拡散領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、縦型トランジスタ（ＳＧＴ）を有する半導体装置は、特にＤＲＡＭやフラッシュメモリなどの分野での使用方法が提案されている。
【０００３】
縦型トランジスタは、柱状（ピラー）の半導体層の上下端にソース／ドレイン拡散領域とソース／ドレイン電極を形成し、ピラーの中央部の側面にピラーを取り囲むようにゲート絶縁膜及びゲート電極が形成される。
【０００４】
縦型トランジスタの柱状半導体層の形成方法は、エピタキシャル成長による単結晶シリコンを用いる方法もあるが、アモルファスシリコンを用いて熱を加えることによってポリシリコン化する方法もある。
【０００５】
後者のアモルファスシリコンないしポリシリコンを用いる場合、柱状半導体層にグレインが形成され、しかもグレインの数や方向などは製造工程で制御することができない。グレインとは、結晶粒であり、形成される個々のグレインはそれぞれ原子配列が異なる。このグレインが多数集まったときに生成される、グレイン（結晶粒）どうしの境界（いわば隙間）には、不純物原子が溜まりやすい。このグレイン間の境界面をグレイン界面という。
【０００６】
グレイン界面がソース／ドレイン間を繋ぐように形成された場合、グレイン界面を通じて電流が流れ縦型トランジスタのカットオフ時のオフ電流が大きくなる可能性が高い。
【特許文献１】特開２００２−８３９４５公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、縦型トランジスタのカットオフ時のリーク電流を低減する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
一実施形態に係る本発明の半導体装置は、
半導体基板と、
前記半導体基板の内部に形成された第１の不純物拡散領域と、
前記第１の不純物拡散領域上に形成された柱状半導体層と、
前記柱状半導体層の側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の側面に形成されたゲート電極と、
前記半導体基板上にあって前記ゲート電極の側面に形成された絶縁体からなる層間膜と、
前記柱状半導体層上に形成された第２の不純物拡散領域と
を具備し、
前記柱状半導体層の内部に絶縁膜を有することを特徴としている。
【０００９】
また、一実施形態に係る本発明の半導体装置の製造方法は、
半導体基板内部に第１の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域の上にアモルファスシリコンを堆積させ、前記アモルファスシリコンの上に酸化膜を形成し、前記酸化膜の上にアモルファスシリコンを堆積させて柱状半導体層を形成する工程と、
前記柱状半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程と、
前記柱状半導体層の上方に第２の不純物拡散領域を形成する工程と
を含むことを特徴としている。
【発明の効果】
【００１０】
本発明の一実施形態によれば、縦型トランジスタのカットオフ時のリーク電流を低減する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る縦型のｎ型ＭＯＳトランジスタを示した断面模式図である。図２は、図１に示した縦型のｎ型ＭＯＳトランジスタが水平方向に複数配置されてロジック回路を構成していることを示した断面模式図である。
【００１３】
図１及び図２に示す本発明の第１の実施形態に係る縦型のｎ型ＭＯＳトランジスタは、半導体基板１０３の内部に形成された第１の不純物拡散領域１０７上部にチャネルとなる柱状半導体層１０４が形成されている。半導体基板１０３の内部には、第１の不純物拡散領域１０７が形成される。第１の不純物拡散領域１０７上には突起した柱状半導体層１０４が設けられている。この柱状半導体層１０４の中央部に容易にトンネル電流が流れる程度の薄い絶縁膜１００が形成されている。絶縁膜１００は、酸化膜であってもよいし、窒化膜であってもよい。柱状半導体層１０４の外周面には、ゲート絶縁膜１０５が形成され、この外周を取り囲むようにゲート電極１０６が形成されている。
【００１４】
柱状半導体層１０４の上部にはゲート電極１０６との間に絶縁体からなるスペーサ１０８、さらにスペーサ１０８の間に第２の不純物拡散領域１０９が形成され、第２の不純物拡散領域１０９の上部に第２の配線層１０１が設けられる。なお、例えばゲート電極１０６の高さがゲート絶縁膜１０５よりも低く形成されて、第２の不純物拡散領域１０９とゲート電極１０６とが接することなく、第２の不順拡散領域１０９に接するように層間絶縁膜１０２またはゲート絶縁膜が形成されていれば、スペーサ１０８は無くてもよい。第２の配線層１０１はソース線としてもよいし、ドレイン線としてもよい。以下では、便宜上ドレイン線として説明する。他方、第１の不純物拡散領域１０７に接するようにコンタクト層１１３が形成され、コンタクト層１１３の上部に第１の配線層１１５が形成される。第１の配線層１１５はソース線としてもよいし、ドレイン線としてもよい。以下では、便宜上ソース線として説明する。柱状半導体層１０４は、ソースとドレインとの間のチャネル領域となって、３次元構造のｎ型ＭＯＳトランジスタが構成される。
【００１５】
柱状半導体層１０４は、プロセスが簡易であることからアモルファスシリコンが使用されており、アモルファスシリコンは熱が加わる工程により複数の結晶粒となりポリシリコン化される。つまり、柱状半導体層１０４は、複数のグレイン（結晶粒）から構成されることになり、その複数のグレイン間の境界であるグレイン界面を有することになる。
【００１６】
トランジスタをカットオフさせる場合、ゲート電圧の制御により、柱状半導体層１０４に空乏層を形成する。柱状半導体層１０４にグレイン界面１１１がソースとドレインとの間を繋ぐように形成されている場合には、グレイン界面１１１に不純物原子が溜まりやすく、グレイン界面１１１を介してリーク電流が流れ、トランジスタのカットオフ時のリーク電流が大きくなる可能性が高い。そこで、柱状半導体層１０４の略中央の水平方向に薄い絶縁膜１００を設けて、グレイン界面１１１がソースとドレインとの間を繋ぐように形成されることを防ぐこととした。なお、絶縁膜１００は、グレイン界面１１１がソースとドレイン間で連続しないように設けられるのであり、その位置は柱状半導体層１０４の中央部に設けるのが好ましい。しかし、必ずしも中央部でなくとも、ソース側、ドレイン側に偏って設けることも可能である。つまり、柱状半導体層１０４中に絶縁膜１００を設けることで、グレイン界面１１１を分断する効果がある。
【００１７】
次に、本発明の第１の実施形態に係るＭＯＳトランジスタの製造方法を示す。図３乃至図６は、本発明の第１の実施形態に係る縦型ＭＯＳトランジスタの製造方法を示した図である。
【００１８】
半導体基板１０３に従来の方法にてＳＴＩ素子分離領域１１４を形成する。その後、半導体基板１０３の所望の位置に、例えばＡｓなどのｎ型不純物をインプラ注入し、第１の不純物拡散領域（ｎ型拡散領域）１０７を形成する。図３に示すように、半導体基板１０３上に縦型トランジスタの柱状半導体層１０４となるアモルファスシリコン（例えば７５ｎｍ）を堆積させた後、アモルファスシリコン上を低温で酸化（４５０℃前後の低温）し絶縁膜１００（約１ｎｍ以下）を形成し、その後、再度アモルファスシリコン（例えば７５ｎｍ）を堆積させて縦型トランジスタの柱状半導体層１０４を形成する。また、上記絶縁膜１００は、熱酸化の方法ではなく、堆積（デポ）させる方法により形成してもよい。また、上記絶縁膜１００に代えて窒化膜でもよい。
【００１９】
この絶縁膜１００は、上記した柱状半導体層１０４に生成されるグレイン界面１１１がソース／ドレイン間を繋ぐように形成されることを防止し、グレイン界面１１１を介してリーク電流が流れることを防止する機能を果たす。その後、ＳｉＮ１１２（例えば１００ｎｍ）を堆積した後、柱状（ピラー）を形成するレジストパタン１１０をフォトリソグラフィ法により形成する。
【００２０】
その後、レジストマスク１１０でＳｉＮ１１２をエッチングし、レジストマスク１１０を除去した後、ＳｉＮ１１２をマスクにしてアモルファスシリコンをエッチングすることによりアモルファスシリコンの柱状半導体層１０４が形成される。その後、柱状半導体層１０４表面を酸化することでゲート絶縁膜１０５を形成し、ゲート電極１０６となるアモルファスシリコンを堆積させる。そして、異方性エッチングでアモルファスシリコンをエッチングすることにより図４に示すように柱状半導体層１０４の側壁にゲート電極を形成する。
【００２１】
ゲート電極形成後、全面に層間絶縁膜１０２として例えばＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜を堆積させＳｉＮ１１２上面で平坦化されるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。その後ＳｉＮ１１２を剥離した後、ＳｉＮを堆積しＲＩＥで異方性エッチングを行うことでスペーサ１０８を形成する。なお、ゲート電極の形成工程において、ゲート絶縁膜１０５の高さよりも低くなるようにゲート電極１０６を形成することによって、このスペーサ１０８の形成工程を省くことができる。図５は、上記工程により形成された縦型トランジスタの断面図である。
【００２２】
さらにその後、図６に示すように、例えばＡｓ不純物を含んだアモルファスシリコンを堆積し、エッチバックすることで、縦型トランジスタの柱状半導体層１０４上部にのみｎ型の第２の不純物拡散領域を形成する。第２の不純物拡散領域の上部に例えばＴｉ／ＴｉＮなどのバリヤメタルをスパッタし、Ａｌなどをスパッタで成膜した後、フォトリソグラフィ法とＲＩＥ法を用いて第２の配線層１０１を加工する。また、第１の不純物拡散領域１０７に接するようにコンタクト層１１３が形成され、コンタクト層１１３の上部に第１の配線層１１５が形成される。
【００２３】
以上のような製造工程により、図１に示す本発明の第１の実施形態に係る縦型のｎ型ＭＯＳトランジスタは製造される。また、図２に示すように、半導体基板１０３に素子分離領域１１４を形成し、第１の不純物拡散領域の一部に接続される第１の配線層を形成することで、縦型のｎ型ＭＯＳトランジスタが水平方向に複数配置されたロジック回路が構成される。
【００２４】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る１層からなる縦型トランジスタを用いたＮＯＲ型フラッシュメモリのメモリセルを示した平面図である。図８は、図７に示したＡ−Ａ’線の断面図であり、図９は、図７に示したＢ−Ｂ’線の断面図である。図１０は、本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路図である。
【００２５】
本発明の第２の実施形態は、本発明の第１の実施形態と異なり、ゲート絶縁膜を３層のＯＮＯ膜にする。すなわち、前記柱状半導体層１０４の側面に第１の絶縁層１０５ａとして酸化膜（Ｏｘｉｄｅ）、電荷蓄積層１０５ｂとして窒化膜（Ｎｉｔｒｉｄｅ）、第２の絶縁層１０５ｃとして酸化膜（Ｏｘｉｄｅ）を形成する。なお、前記電荷蓄積層１０５ｂの材質としてポリシリコンを用いて、フローティングゲート構造としてもよい。
【００２６】
図８及び図９に示すように、本発明の第２の実施形態に係る１層からなる縦型トランジスタを用いたＮＯＲ型フラッシュメモリは、柱状半導体層１０４がチャネル領域となり、柱状半導体層１０４上部にｎ型拡散領域となるｎ型の第２の不純物拡散領域１０９が形成されてドレイン線となる第２の配線層１０１に接続されている。半導体基板１０３内部に形成されたｎ型の第１の不純物拡散領域１０７は、ソース線となる第１の配線層（図示せず）に接続される。ゲート電極１０６は、ワード線（図示せず）に接続される。このように、ドレイン領域とソース領域に対してゲート電極は、直交するように形成される。上記したＯＮＯ膜１０５ａ〜１０５ｃの中心の電荷蓄積層１０５ｂは、絶縁膜であるが、大量のトラップが存在するため、電荷を捕獲して蓄積することができる。ＯＮＯ膜は、このトラップに電荷を蓄積したり、蓄積した電荷を放電したりすることにより、不揮発性半導体記憶装置のメモリセルとして利用される。なお、本発明の第１の実施形態と同様に、柱状半導体層１０４の略中央の水平方向に薄い絶縁膜１００を設けて、グレイン界面１１１がソース／ドレイン間を繋ぐように形成されることを防ぐこととしている。
【００２７】
図７及び図９に示す第２の配線層１０１は、図１０に示す等価回路ではドレイン線ＤＬ１〜ＤＬ３に対応する。図９に示す半導体基板１０３内部の第１の不純物拡散領域に接続されたソース線となる第１の配線層（図示せず）は、図１０に示す等価回路ではソース線ＳＬ１〜ＳＬ３に対応する。図８に示すゲート電極１０６は、図１０に示す等価回路ではＷＬ１〜ＷＬＮに対応する。
【００２８】
図１０に示すようにＮＯＲ型フラッシュメモリのメモリセルアレイは、ドレイン線ＤＬ１とソース線ＳＬ１との間に複数のメモリセルＭＣ１１〜ＭＣ１Ｎが配列された構造となっている。ドレイン線ＤＬ１に接続されたメモリセルＭＣ１１〜ＭＣ１Ｎのうち、いずれかのメモリセルがソース線ＳＬ１に導通すると、ドレイン線ＤＬ１の電位はソース線と同電位になるため、論理回路ではＮＯＲとなる。
【００２９】
このような構成において、ＮＯＲ型フラッシュメモリのメモリセルに対する書き込み動作は、ソース線ＳＬ１〜ＳＬ３を０Ｖ、ドレイン線ＤＬ１〜ＤＬ３のうち、書き込む対象となるメモリセルが接続されたドレイン線を正の高電圧ＨＶに設定し、ワード線ＷＬ１〜ＷＬＮのうち、書き込む対象となるメモリセルが接続されたワード線を正の高電圧ＨＶ、半導体基板を０Ｖに設定することにより行われる。上記設定によって、書き込み対象とされたメモリセルのドレイン拡散領域とソース拡散領域との間のチャネル領域と、とゲート電極との間にトンネル電流が流れる。トンネル効果により電子は、第１の絶縁層１０５ａを貫通して、電荷蓄積層１０５ｂに注入される。この電子が電荷蓄積層１０５ｂに注入されることにより情報（高Ｖth（高閾値電圧）に設定する動作）の書き込みがなされる。
【００３０】
ＮＯＲ型フラッシュメモリのメモリセルに対する消去動作は、ソース線ＳＬ１〜ＳＬ３を正の高電圧ＨＶ、ドレイン線ＤＬ１〜ＤＬ３をフローティング（ｏｐｅｎ）、ワード線を０Ｖあるいは負の高電圧ＭＨＶ、半導体基板を０Ｖに設定することにより行われる。上記設定によって、ソース拡散領域のエッジ近傍領域におけるＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｌｉｎｇ）現象によって電荷蓄積層１０５ｂから電子を引き抜くことにより、消去動作（低Ｖｔｈ（低閾値電圧）に設定する動作）が実行される。
【００３１】
ＮＯＲ型フラッシュメモリのメモリセルに対する読出し動作は、ソース線ＳＬ１〜ＳＬ３を０Ｖ、ドレイン線ＤＬ１〜ＤＬ３のうち対象となるメモリセルが接続されたドレイン線を正の低電圧ＨＬｏｗ、ワード線ＷＬ１〜ＷＬＮのうち対象となるメモリセルが接続されたワード線を読出し電圧ＶＲ（低Ｖｔｈ＜ＶＲ＜高Ｖｔｈ）、半導体基板を０Ｖに設定することにより行われる。上記設定によって、メモリセルがオン状態になるか否かを検出して閾値電圧が高Ｖｔｈであるか低Ｖｔｈであるかを認識することにより読出し動作を行う。
【００３２】
本発明の第２の実施形態に係る１層からなる縦型トランジスタを用いたＮＯＲ型フラッシュメモリは、前記したように、本発明の第１の実施形態と同様に、チャネル領域となる柱状半導体層１０４の略中央の水平方向に薄い絶縁膜１００を設けて、グレイン界面１１１がソース／ドレイン間を繋ぐように形成されることを防ぐこととしている。これにより、制御できないオフリーク電流の増大が抑制されセンスマージンが向上するとともに、データ保持特性の劣化を抑制することができる。
【００３３】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る多層からなる縦型トランジスタを用いたＮＡＮＤ型フラッシュメモリのメモリセルを示した平面図である。図１２は、図１１に示したＡ−Ａ’線の断面図であり、図１３は、図１１に示したＢ−Ｂ’線の断面図である。図１４は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【００３４】
本発明の第３の実施形態は、柱状半導体層１０４が縦方向に繋がるようにして縦型トランジスタが積層されている。第１の素子形成層ＬＡＹ１及び第３の素子形成層ＬＡＹ３のゲート絶縁膜１０５は、１層であり、第１の素子形成層ＬＡＹ１の縦型トランジスタは、いずれもソース側のセレクトゲートトランジスタＳ１を構成し、第３の素子形成層ＬＡＹ３の縦型トランジスタは、いずれもドレイン側のセレクトゲートトランジスタＳ２を構成する。
【００３５】
第１の素子形成層ＬＡＹ１と第３の素子形成層ＬＡＹ３との間の層に形成された第２の素子形成層ＬＡＹ２は、複数の層から構成される。図１１及び図１２に示した第２の素子形成層ＬＡＹ２は、便宜上２層から構成されているが、実際には図よりも多段の層から構成される。第２の素子形成層ＬＡＹ２の縦型トランジスタのゲート絶縁膜は、本発明の第２の実施形態と同様に、柱状半導体層１０４の側面に第１の絶縁層１０５ａとして酸化膜（Ｏｘｉｄｅ）、電荷蓄積層１０５ｂとして窒化膜（Ｎｉｔｒｉｄｅ）、第２の絶縁層１０５ｃとして酸化膜（Ｏｘｉｄｅ）を形成する。なお、前記電荷蓄積層１０５ｂの材質としてポリシリコンを用いて、フローティングゲート構造としてもよい。複数の層から構成される第２の素子形成層ＬＡＹ２の縦型トランジスタは、メモリセルを構成する。
【００３６】
図１４は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。１つのセルアレイがｍ個のセルアレイブロックＢＬＫｋ（ｋ＝０〜ｍ−１）から構成される例を示した図である。一つの基板は、複数のブロックが配置されており、一つの基板に配置されるブロックの集合体を１プレーンとして扱う。各セルアレイブロックＢＬＫｋは、互いに交差する複数のワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｊ−１とを有する。各ワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｊ−１の交差部にメモリセルＭＣ０,０〜ＭＣｉ−１,ｊ−１が配置される。
【００３７】
図１４に示すワード線は、図１３では、水平方向のゲート電極１０６に接続された配線に対応する。図１４に示すビット線は、図１２及び図１３では、垂直方向に接続された第２の配線層１０１、拡散領域１０９、柱状半導体層１０４、半導体基板１０３に接続された配線（図示せず）に対応する。このビット線に直交する図１４に示すワード線は、図１２及び図１３では、水平方向に接続されたゲート電極１０６に対応する。
【００３８】
図１４に示す１つのブロックＢＬＫ０内の1本のビット線ＢＬ０とＷＬ０〜ＷＬｉ−1との交差部の複数個のメモリセルＭＣ０〜ＭＣｉ−１は直列接続されてセルストリングを構成する。図１２及び図１３においては、１本の垂直方向に接続された柱状半導体層１０４の側壁に形成されたＯＮＯ膜１０５ａ〜１０５ｃとゲート電極１０６とにより、複数個のメモリセルＭＣ０〜ＭＣｉ−１が垂直方向に直列接続されてセルストリングを構成している。なお、図１２及び図１３は便宜上４層としてあるが、多数段の層を形成することが可能である。
【００３９】
図１４に示すセルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットが構成されている。図１２及び図１３においては、最下層ＬＡＹ１に配置された縦型トランジスタが、図１４に示す選択ゲートトランジスタＳ１に対応し、最上層ＬＹＮに配置された縦型トランジスタが、図１４に示す選択ゲートトランジスタＳ２に対応する。
【００４０】
各メモリセルＭＣ０〜ＭＣｉ―１の制御ゲートは、ワード線ＷＬ０〜ＷＬｉ―１に接続され、選択ゲートトランジスタＳ１、Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ、ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。
【００４１】
次に、本発明の第３の実施形態に係る縦型トランジスタを複数積層して構成するＮＡＮＤ型フラッシュメモリのメモリセルアレイの製造方法を図１５乃至図２４により示す。
【００４２】
第１の素子形成層ＬＡＹ１の縦型トランジスタの製造プロセスは、図１５乃至図１７に示した。前記本発明の第１の実施例の製造プロセスと、素子分離領域を設けていないことを除いて、他の工程は同様であって、半導体基板１０３上に従来の方法にて所望の位置に、例えばＡｓなどのｎ型不純物をインプラ注入し、ｎ型の不純物拡散領域１０７を形成して共通プレートとなる半導体基板１０３を形成する。図１５に示すように、半導体基板１０３上に縦型トランジスタの柱状半導体層１０４となるアモルファスシリコン（例えば７５０Ａ）を堆積させた後、アモルファスシリコン上を低温で酸化（４５０℃前後の低温）し絶縁膜１００（約１ｎｍ以下）を形成し、その後再度アモルファスシリコン（例えば７５ｎｍ）を堆積させて縦型トランジスタの柱状半導体層１０４を形成する。絶縁膜１００は、熱酸化の方法ではなく、堆積（デポ）させる方法により形成してもよい。また、上記絶縁膜１００に代えて窒化膜でもよい。この絶縁膜１００は、上記した柱状半導体層１０４にグレイン界面１１１がソース／ドレイン間を繋ぐように形成されることを防止し、グレイン界面１１１を介したリーク電流が流れることを防止する機能を果たす。その後、パッドとなるＳｉＮ１１２（例えば１００ｎｍ）を堆積した後、柱状（ピラー）を形成するレジストパタン１１０をフォトリソグラフィ法により形成する。
【００４３】
その後、レジストマスクでパッドＳｉＮ１１２をエッチングし、レジストマスクを除去した後、パッドＳｉＮ１１２をマスクにしてアモルファスシリコンをエッチングすることでアモルファスシリコンの柱状半導体層１０４が形成される。その後、柱状半導体層１０４表面を酸化することでゲート絶縁膜１０５を形成し、ゲート電極１０６となるアモルファスシリコンを堆積させる。そして、異方性エッチングでアモルファスシリコンをエッチングすることで図１６に示すように柱状半導体層１０４の側壁にゲート電極を形成する。
【００４４】
ゲート電極形成後、全面に層間絶縁膜１０２として例えばＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜を堆積させパッドＳｉＮ１１２上面で平坦化されるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。その後パッドＳｉＮ１１２を剥離した後、ＳｉＮを堆積しＲＩＥで異方性エッチングを行うことでスペーサ１０８を形成する。なお、ゲート電極の形成工程において、ゲート絶縁膜１０５の高さよりも低くなるようにゲート電極１０６を形成することによって、このスペーサ１０８の形成工程を省くことができる。このことは、以下に述べる第２の素子形成層ＬＡＹ２及び第３の素子形成層ＬＡＹ３の製造工程においても同じである。図１７は、上記工程により形成された縦型トランジスタの断面図である。
【００４５】
次に、図１８に示すように第２の素子形成層ＬＡＹ２の縦型トランジスタを形成する。図５に示した第１の素子形成層ＬＡＹ１の縦型トランジスタの柱状半導体層１０４の上にアモルファスシリコンを堆積させた後、アモルファスシリコン上を低温で酸化し絶縁膜１００を形成し、その後再度アモルファスシリコンを堆積させて縦型トランジスタの柱状半導体層１０４を形成する。この絶縁膜１００は、第１の素子形成層ＬＡＹ１と同様に上記した柱状半導体層１０４にグレイン界面１１１がソース／ドレイン間を繋ぐように形成されることを防止し、グレイン界面１１１を介したリーク電流が流れることを防止する機能を果たす。その後、ＳｉＮ１１２を堆積した後、柱状（ピラー）を形成するレジストパタン１１０をフォトリソグラフィ法により形成する。
【００４６】
その後、図１９に示すように、レジストマスクでＳｉＮ１１２をエッチングし、レジストマスクを除去した後、ＳｉＮ１１２をマスクにしてアモルファスシリコンをエッチングすることでアモルファスシリコンの柱状半導体層１０４が形成される。
【００４７】
その後、図２０に示すように、柱状半導体層１０４側壁を酸化して第１の絶縁層１０５ａを形成し、電荷蓄積層１０５ｂ及び第２の絶縁層１０５ｃを順次堆積させ、ゲート電極１０６となるアモルファスシリコンを堆積させた後、アモルファスシリコンを異方性ＲＩＥエッチングで除去することで柱状半導体層１０４側壁にＯＮＯ膜１０５ａ〜１０５ｃ、ゲート電極１０６を形成する。
【００４８】
図２１に示すように、ゲート電極形成後最下層と同様の方法で、全面に層間絶縁膜１０２として例えばＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜を堆積させＳｉＮ１１２上面で平坦化されるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。その後ＳｉＮ１１２を剥離した後、ＳｉＮを堆積しＲＩＥで異方性エッチングを行うことでスペーサ１０８を形成する。
【００４９】
図２２に示すように上記製造工程の繰り返しにより、複数層の縦型ＭＯＮＯＳセルの第２の素子形成層ＬＡＹ２を形成する。第２の素子形成層ＬＡＹ２は、少なくとも１つ以上の層から構成される。
【００５０】
最後に図２３及び図２４に示すように、第３の素子形成層ＬＡＹ３は、第１の素子形成層のソース側のセレクトゲートトランジスタと同様、柱状半導体層側壁にゲート酸化膜のみを形成し、例えばＡｓ不純物を含んだアモルファスシリコンを堆積し、エッチバックすることで、縦型トランジスタの柱状半導体層１０４上部にのみｎ型の第２の不純物拡散領域１０９を形成し、活性化アニールを行う。これにより、ドレインの拡散領域が形成される。その後、例えばＴｉ／ＴｉＮなどのバリヤメタルをスパッタし、Ａｌなどをスパッタで成膜した後、フォトリソグラフィ法とＲＩＥ法を用いて第２の配線層１０１を加工する。
【００５１】
上記製造工により縦型積層メモリアレイが形成されるが、途中の熱工程などでアモルファスシリコンが結晶化されポリシリコンに変化する。このときにグレインが形成される。このグレインが多数集まるとグレイン（結晶粒）どうしの境界であるグレイン界面１１１が生成される。しかし、各縦型トランジスタの柱状半導体層の略中央付近には極薄い絶縁膜１００が形成されているためグレインがトランジスタの上下を短絡することは無く、制御できないオフリーク成分の増大を抑制することができる。
【００５２】
以上、本発明の第１の実施形態乃至第３の実施形態により、本発明の半導体装置及びその製造方法について説明したが、本発明の半導体装置及びその製造方法は、上記した本発明の第１の実施形態１乃至第３の実施形態に特に限定されるものではなく、各種の変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る縦型トランジスタを示した断面模式図。
【図２】図１に示した縦型トランジスタが水平方向に複数配置された断面模式図。
【図３】本発明の第１の実施形態に係る半導体基板上に柱状半導体層と酸化膜とＳｉＮとレジストパタンを形成した図。
【図４】図３に示したレジストマスクをエッチングした後に柱状半導体層の側面にゲート酸化膜とゲート電極とを形成した図。
【図５】図４に示したゲート電極を形成した後に層間絶縁膜とスペーサを形成した図。
【図６】図５に示したスペーサを形成した後に拡散領域と配線層を形成した図。
【図７】本発明の第２の実施形態に係る縦型トランジスタを用いたＮＯＲ型フラッシュメモリのメモリセルを示した平面図。
【図８】図７に示したＡ−Ａ’線の断面図。
【図９】図７に示したＢ−Ｂ’線の断面図。
【図１０】本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路図。
【図１１】本発明の第３の実施形態に係る縦型トランジスタを用いたＮＡＮＤ型フラッシュメモリのメモリセルを示した平面図。
【図１２】図１１に示したＡ−Ａ’線の断面図
【図１３】図１１に示したＢ−Ｂ’線の断面図
【図１４】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図。
【図１５】本発明の第３の実施形態に係る半導体基板上に柱状半導体層と酸化膜とＳｉＮとレジストパタンを形成した図。
【図１６】図１５に示したレジストマスクをエッチングした後に柱状半導体層の側面にゲート酸化膜とゲート電極とを形成した図。
【図１７】図１６に示したゲート電極を形成した後に層間絶縁膜とスペーサを形成した図。
【図１８】本発明に第３の実施形態に係る第１の素子形成層の柱状半導体層の上部に第２の素子形成層の柱状半導体層と酸化膜とＳｉＮとレジストパタンを形成した図。
【図１９】図１８に示したレジストマスクをエッチングし除去した図。
【図２０】図１９に示した第２の素子形成層の柱状半導体層の側面にＯＮＯ膜とゲート電極とを形成した図。
【図２１】図２０に示した第２の素子形成層のゲート電極を形成した後に層間絶縁膜とスペーサを形成した図。
【図２２】図２１に示した第２の素子形成層の柱状半導体層を繰る返し形成した図。
【図２３】図２２に示した第２の素子形成層の上に第３の素子形成層の柱状半導体層を形成した図。
【図２４】図２３に示した第３の素子形成層の柱状半導体層の上部に不純物拡散領域と配線層を形成した図。
【符号の説明】
【００５４】
ＣＥＬＳＲＣ  共通ソース線
ＢＬ、ＢＬ０〜ＢＬｊ−１  ビット線
ＢＬＫ０、ＢＬＫ１、ＢＬＫｍ−１  ブロック
ＭＣ、ＭＣ０〜ＭＣｉ−１  メモリセル
Ｓ１、Ｓ２  セレクトゲートトランジスタ
ＳＧＤ、ＳＧＳ  選択ゲート線
ＬＡＹ１  第１の素子形成層
ＬＡＹ２  第２の素子形成層
ＬＡＹ３  第３の素子形成層
１００  絶縁膜
１０１  第２の配線層
１０２  層間絶縁膜
１０３  半導体基板
１０４  柱状半導体層
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  第１の不純物拡散領域
１０８  スペーサ（ＳｉＮ）
１０９  第２の不純物拡散領域
１１０  レジスト
１１１  グレイン界面
１１２  ＳｉＮ（パッドＳｉＮ）
１１３  コンタクト層
１１４  素子分離領域
１１５  第１の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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