(57)【要約】【課題】エラー発生回路を動作させるためのエラー発生ソフトウエアという特段のソフトウエアを用いなくとも、ＣＰＵによるシステムソフトウエアのエラー処理動作検証を可能とした半導体装置を提供する。【解決手段】パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリと、パリティビットを生成して前記メモリに書き込むデータに付加するパリティビット生成・付加回路と、前記メモリから読み出したデータのエラー判定を行うパリティエラー判定回路を備える半導体装置であって、
システムソフトウエア検証時に、前記メモリ内の所定アドレスにアクセスが行われたときは、エラー値のパリティビットを生成することを前記パリティビット生成・付加回路に指示するパリティエラー発生指示回路を備える
ことを特徴とする半導体装置。
【請求項２】
前記パリティエラー発生指示回路は、
前記メモリに与えられたアドレスが前記所定アドレスと一致するか否かを判定するアドレス判定回路と、
該アドレス判定回路による判定結果に応じてパリティエラー発生指示信号を生成し、該パリティエラー発生指示信号を前記パリティビット生成・付加回路に与えるパリティエラー発生指示信号生成回路を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パリティエラー発生指示信号生成回路は、外部パリティエラー発生制御信号により前記パリティエラー発生指示信号を有効又は無効に制御される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アドレス判定回路は、
前記メモリに与えられたアドレスが前記所定アドレスと一致するか否かを判定するために使用するアドレスが設定されるレジスタと、
前記メモリに与えられたアドレスと前記レジスタに設定されたアドレスを比較する比較回路を備える
ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記メモリに与えられたアドレスが前記所定アドレスと一致するか否かを判定するために使用するアドレスが設定される第１のレジスタと、
比較演算内容を異にし、前記メモリに与えられたアドレスと前記第１のレジスタに設定されたアドレスを比較する複数の比較回路と、
該複数の比較回路の中の１個の比較回路の比較結果を選択し、該選択した比較結果を前記パリティエラー発生指示信号生成回路に与える選択回路と、
該選択回路の選択動作を制御する選択制御信号が設定される第２のレジスタを備える
ことを特徴とする請求項２又は３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを備えると共に、該メモリから読み出したデータのエラー判定を行うためのパリティ回路を備える半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置として、メモリを備えると共に、該メモリから読み出したデータのエラー判定を行うためのパリティ回路を備えるものが提案されている（例えば、特許文献１〜３参照。）。このような半導体装置においては、パリティ回路の動作検証のために、エラー発生回路を設けると共に、エラー発生ソフトウエアを用意し、ＣＰＵ（中央処理装置）からのアクセスによりエラー発生回路を動作させるようにしていた。
【特許文献１】特開昭６３−０９５５５０号公報
【特許文献２】特開昭５９−２３０３４２号公報
【特許文献３】特開昭５９−００８０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような半導体装置を用いるシステムにおいては、システムソフトウエアのエラー処理動作検証（エラー処理ルーチンの動作検証）が必要であるが、このシステムソフトウエアのエラー処理動作検証をエラー発生回路を利用して行う場合において、エラー発生回路を動作させるためのエラー発生ソフトウエアを用いることは、システムソフトウエアが肥大化し、また、エラー発生ソフトウエアのデバックも必要になってしまう。
【０００４】
本発明は、かかる点に鑑み、エラー発生回路を動作させるためのエラー発生ソフトウエアという特段のソフトウエアを用いなくとも、ＣＰＵによるシステムソフトウエアのエラー処理動作検証を可能とした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、メモリと、パリティビットを生成して前記メモリに書き込むデータに付加するパリティビット生成・付加回路と、前記メモリから読み出したデータのエラー判定を行うパリティエラー判定回路を備える半導体装置であって、システムソフトウエア検証時に、前記メモリ内の所定アドレスにアクセスが行われたときは、エラー値のパリティビットを生成することを前記パリティビット生成・付加回路に指示するパリティエラー発生指示回路を備えるものである。
【発明の効果】
【０００６】
本発明によれば、システムソフトウエア検証時に、メモリ内の所定アドレスにアクセスが行われたときは、エラー値のパリティビットを生成することをパリティビット生成・付加回路に指示するパリティエラー発生指示回路を備えているので、メモリ内の所定アドレスにデータが書き込まれる場合、このデータにはエラー値のパリティビットが付加されることになる。
【０００７】
この結果、メモリ内の所定アドレスからデータが読み出されるときは、この読み出されたデータは、パリティエラー判定回路によりエラーと判定されるので、エラー発生回路を動作させるエラー発生ソフトウエアという特段のソフトウエアを用いなくとも、ＣＰＵは、システムソフトウエアのエラー処理動作検証を開始し、これを実行することができる。
【発明を実施するための最良の形態】
【０００８】
図１は本発明の半導体装置の一実施形態をアクセス元のＣＰＵと共に示す図である。図１中、１はＣＰＵ、２はアドレスバス、３はデータバス、４は本発明の半導体装置の一実施形態であり、本発明の半導体装置の一実施形態４は、メモリ５と、パリティ回路６と、パリティエラー発生指示回路７を備えている。
【０００９】
メモリ５は、メモリセルを配列してなるメモリセルアレイや、書き込み時にＣＰＵ１が指示するアドレスヘのパリティビット付きデータの書き込みを行う書き込み回路や、読み出し時にＣＰＵ１が指示するアドレスからのパリティビット付きデータの読み出しを行う読み出し回路などを備えるものである。
【００１０】
パリティ回路６は、メモリ５から読み出したパリティ付きデータのパリティチェックによるエラー判定を行うためのものであり、パリティビット生成回路８と、パリティビット付加回路９と、パリティエラー判定回路１０を備えている。
【００１１】
パリティビット生成回路８は、ＣＰＵ１からデータバス３を介して与えられたメモリ５への書き込みデータ内の“０”又は“１”の数が偶数個であるか奇数個であるかを示す１ビット構成のパリティビットＰＢを生成するものである。
【００１２】
このパリティビット生成回路８は、パリティエラー発生指示回路７が出力する１ビット構成のパリティエラー発生指示信号Ｓ１に制御され、パリティエラー発生指示信号Ｓ１＝“０”（無効）のときは、正常値のパリティビットＰＢを出力し、パリティエラー発生指示信号Ｓ１＝“１”（有効）のときは、正常値を反転してなるエラー値のパリティビットＰＢを出力するように構成される。
【００１３】
パリティビット付加回路９は、ＣＰＵ１からデータバス３を介して与えられたメモリ５への書き込みデータにパリティビット生成回路８が生成したパリティビットＰＢを付加し、このパリティビットＰＢを付加したデータをメモリ５に与えるものである。
【００１４】
パリティエラー判定回路１０は、メモリ５から読み出したデータのパリティチェックによるエラー判定を行い、パリティエラー判定信号を出力するものであり、このパリティエラー判定信号は、パリティエラーであることを示す場合には、ＣＰＵ１に対してエラー処理ルーチンを起動させる信号となる。
【００１５】
パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２に制御されてパリティエラー発生指示信号Ｓ１を生成し、これをパリティビット生成回路８に与えることにより、パリティビット生成回路８が出力するパリティビットＰＢの値を正常値又はエラー値に制御するものである。
【００１６】
表１はパリティエラー発生指示回路７の機能とパリティビット生成回路８が生成するパリティビットＰＢの正誤との関係を示している。但し、ＡｘはＣＰＵ１からアドレスバス２を介してメモリ５に与えられるアドレス、Ａｚは擬似的にパリティエラーを発生させるべきメモリ５内のアドレスであり、アドレスＡｚは１個に限らない。
【００１７】
【表１】
2008090646.tif 000003
【００１８】
表１に示すように、パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“０”の場合には、アドレスＡｘの値に関係なく、パリティエラー発生指示信号Ｓ１＝“０”とする。この場合、パリティビット生成回路８は、正常値のパリティビットＰＢを生成する。
【００１９】
これに対して、パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”の場合において、アドレスＡｘがアドレスＡｚに一致する場合には、パリティエラー発生指示信号Ｓ１＝“１”とする。この場合、パリティビット生成回路８は、エラー値のパリティビットＰＢを生成する。
【００２０】
また、パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”の場合において、アドレスＡｘがアドレスＡｚに一致しない場合には、パリティエラー発生指示信号Ｓ１＝“０”とする。この場合、パリティビット生成回路８は、正常値のパリティビットＰＢを生成する。
【００２１】
図２はパリティエラー発生指示回路７の第１構成例を示す図である。パリティエラー発生指示回路７の第１構成例は、アドレス判定回路１１と、パリティエラー発生指示信号生成回路１２を備えている。
【００２２】
アドレス判定回路１１は、アドレスＡｘがアドレスＡｚに一致するか否かを判定し、１ビット構成のアドレス判定信号Ｃ０を出力するものであり、アドレスＡｘがアドレスＡｚに一致する場合には、アドレス判定信号Ｃ０＝“１”とし、アドレスＡｘがアドレスＡｚに一致しない場合には、アドレス判定信号Ｃ０＝“０”とするように構成される。
【００２３】
パリティエラー発生指示信号生成回路１２は、外部パリティエラー発生制御信号Ｓ２と、アドレス判定回路１１が出力するアドレス判定信号Ｃ０を入力して、パリティエラー発生指示信号Ｓ１を生成するものである。
【００２４】
このパリティエラー発生指示信号生成回路１２は、外部パリティエラー発生制御信号Ｓ２＝“０”の場合には、アドレス判定信号Ｃ０の値に関係なく、パリティエラー発生指示信号Ｓ１＝“０”とし、また、外部パリティエラー発生制御信号Ｓ２＝“１”の場合には、アドレス判定信号Ｃ０と同一論理値のパリティエラー発生指示信号Ｓ１を出力するように構成される。
【００２５】
アドレス判定回路１１は、イニシャルレジスタ１３、１４と、アドレス比較回路１５〜１７と、選択回路１８を備えている。イニシャルレジスタ１３は、アドレスＡｘがアドレスＡｚであるか否かの判定に用いるアドレスＡｐを設定するためのレジスタであり、アドレスＡｐは、システムソフトウエア検証時の電源投入時又はリセット時にＣＰＵ１により設定される。
【００２６】
イニシャルレジスタ１４は、選択回路１８の選択動作を制御するための選択制御信号ＳＣを設定するためのレジスタであり、選択制御信号ＳＣは、システムソフトウエア検証時の電源投入時又はリセット時にＣＰＵ１により設定される。
【００２７】
アドレス比較回路１５は、アドレスＡｘとアドレスＡｐを比較して比較結果信号Ｃ１を出力するものであり、アドレスＡｘ＝アドレスＡｐのときは、比較結果信号Ｃ１＝“１”とし、アドレスＡｘ≠アドレスＡｐのときは、比較結果信号Ｃ１＝“０”とするように構成される。
【００２８】
アドレス比較回路１６は、アドレスＡｘとアドレスＡｐを比較して比較結果信号Ｃ２を出力するものであり、アドレスＡｘ≧アドレスＡｐのときは、比較結果信号Ｃ２＝“１”とし、アドレスＡｘ＜アドレスＡｐのときは、比較結果信号Ｃ２＝“０”とするように構成される。
【００２９】
アドレス比較回路１７は、アドレスＡｘとアドレスＡｐを比較して比較結果信号Ｃ３を出力するものであり、アドレスＡｘ≦アドレスＡｐのときは、比較結果信号Ｃ３＝“１”とし、アドレスＡｘ＞アドレスＡｐのときは、比較結果信号Ｃ３＝“０”とするように構成される。
【００３０】
選択回路１８は、イニシャルレジスタ１４に設定された選択制御信号ＳＣに制御されて比較結果信号Ｃ１〜Ｃ３のいずれか１個の比較結果信号を選択するものであり、選択制御信号ＳＣ＝“００”の場合は、比較結果信号Ｃ０を選択し、選択制御信号ＳＣ＝“０１”の場合は、比較結果信号Ｃ２を選択し、選択制御信号ＳＣ＝“１０”の場合は、比較結果信号Ｃ３を選択するように構成される。
【００３１】
このように、パリティエラー発生指示回路７を第１構成例のように構成する場合において、比較結果信号Ｃ１を選択する選択制御信号ＳＣ（“００”）をイニシャルレジスタ１４に設定する場合には、アドレスＡｚ＝アドレスＡｐとなり、アドレスＡｘ＝アドレスＡｐの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００３２】
また、比較結果信号Ｃ２を選択する選択制御信号ＳＣ（“０１”）をイニシャルレジスタ１４に設定する場合には、アドレスＡｚ≧アドレスＡｐとなり、アドレスＡｘ≧アドレスＡｐの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００３３】
また、比較結果信号Ｃ３を選択する選択制御信号ＳＣ（“１０”）をイニシャルレジスタ１４に設定する場合には、アドレスＡｚ≦アドレスＡｐとなり、アドレスＡｘ≦アドレスＡｐの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００３４】
図３はパリティエラー発生指示回路７の第２構成例を示す図である。パリティエラー発生指示回路７の第２構成例は、図２に示すパリティエラー発生指示回路７の第１構成例が備えるアドレス判定回路１１と回路構成の異なるアドレス判定回路１９を設け、その他については、図２に示すパリティエラー発生指示回路７の第１構成例と同様に構成している。
【００３５】
アドレス判定回路１９は、イニシャルレジスタ２０〜２２と、アドレス比較回路２３〜２６と、選択回路２７を備えている。イニシャルレジスタ２０は、アドレスＡｘがアドレスＡｚであるか否かの判定に用いるアドレスＡｐを設定するためのレジスタであり、アドレスＡｐは、システムソフトウエア検証時の電源投入時又はリセット時にＣＰＵ１により設定される。
【００３６】
イニシャルレジスタ２１は、アドレスＡｘがアドレスＡｚであるか否かの判定に用いるアドレスＡｑ（但し、Ａｐ＜Ａｑである。）を設定するためのレジスタであり、アドレスＡｑは、システムソフトウエア検証時の電源投入時又はリセット時にＣＰＵ１により設定される。
【００３７】
イニシャルレジスタ２２は、選択回路２７の選択動作を制御するための選択制御信号ＳＣを設定するためのレジスタであり、選択制御信号ＳＣは、システムソフトウエア検証時の電源投入時又はリセット時にＣＰＵ１により設定される。
【００３８】
アドレス比較回路２３は、アドレスＡｘとアドレスＡｐを比較して比較結果信号Ｃ１を出力するものであり、アドレスＡｘ＝アドレスＡｐのときは、比較結果信号Ｃ１＝“１”とし、アドレスＡｘ≠アドレスＡｐのときは、比較結果信号Ｃ１＝“０”とするように構成される。
【００３９】
アドレス比較回路２４は、アドレスＡｘとアドレスＡｐを比較して比較結果信号Ｃ２を出力するものであり、アドレスＡｘ≧アドレスＡｐのときは、比較結果信号Ｃ２＝“１”とし、アドレスＡｘ＜アドレスＡｐのときは、比較結果信号Ｃ２＝“０”とするように構成される。
【００４０】
アドレス比較回路２５は、アドレスＡｘとアドレスＡｐを比較して比較結果信号Ｃ３を出力するものであり、アドレスＡｘ≦アドレスＡｐのときは、比較結果信号Ｃ３＝“１”とし、アドレスＡｘ＞アドレスＡｐのときは、比較結果信号Ｃ３＝“０”とするように構成される。
【００４１】
アドレス比較回路２６は、アドレスＡｘとアドレスＡｐ、Ａｑを比較して比較結果信号Ｃ４を出力するものであり、アドレスＡｐ≦アドレスＡｘ≦アドレスＡｑのときは、比較結果信号Ｃ４＝“１”とし、アドレスＡｐ＞アドレスＡｘ、又は、アドレスＡｘ＞アドレスＡｑのときは、比較結果信号Ｃ４＝“０”とするように構成される。
【００４２】
選択回路２７は、イニシャルレジスタ２２に設定された選択制御信号ＳＣに制御されて比較結果信号Ｃ１〜Ｃ４のいずれか１個の比較結果信号を選択するものであり、選択制御信号ＳＣ＝“００”の場合は、比較結果信号Ｃ１を選択し、選択制御信号ＳＣ＝“０１”の場合は、比較結果信号Ｃ２を選択し、選択制御信号ＳＣ＝“１０”の場合は、比較結果信号Ｃ３を選択し、選択制御信号ＳＣ＝“１１”の場合は、比較結果信号Ｃ４を選択するように構成される。
【００４３】
このように、パリティエラー発生指示回路７を第２構成例のように構成する場合において、比較結果信号Ｃ１を選択する選択制御信号ＳＣ（“００”）をイニシャルレジスタ２２に設定する場合には、アドレスＡｚ＝アドレスＡｐとなり、アドレスＡｘ＝アドレスＡｐの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００４４】
これに対して、比較結果信号Ｃ２を選択する選択制御信号ＳＣ（“０１”）をイニシャルレジスタ２２に設定する場合には、アドレスＡｚ≧アドレスＡｐとなり、アドレスＡｘ≧アドレスＡｐの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００４５】
また、比較結果信号Ｃ３を選択する選択制御信号ＳＣ（“１０”）をイニシャルレジスタ２２に設定する場合には、アドレスＡｚ≦アドレスＡｐとなり、アドレスＡｘ≦アドレスＡｐの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００４６】
また、比較結果信号Ｃ４を選択する選択制御信号ＳＣ（“１１”）をイニシャルレジスタ２２に設定する場合には、アドレスＡｐ≦アドレスＡｚ≦アドレスＡｑとなり、アドレスＡｐ≦アドレスＡｘ≦アドレスＡｑの場合に、メモリ５内のアドレスＡｘに書き込まれるデータにエラー値のパリティビットＰＢが付加されることになる。
【００４７】
なお、図２に示すパリティエラー発生指示回路７の第１構成例においては、３個のアドレス比較回路１５〜１７を設けるようにしたが、この代わりに、アドレス比較回路１５〜１７の中の１個又は２個のアドレス比較回路を設けるようにしても良い。１個のアドレス比較回路を設けるようにする場合には、イニシャルレジスタ１４及び選択回路１８は不要となる。また、アドレスＡｘとアドレスＡｐ以外のアドレスとの一致比較を行うアドレス比較回路を２個以上設けるように構成することもできる。この場合には、アドレス用のイニシャルレジスタが２個以上必要になる。
【００４８】
また、図３に示すパリティエラー発生指示回路７の第２構成例においては、４個のアドレス比較回路２３〜２６を設けるようにしたが、この代わりに、アドレス比較回路２３〜２６の中の１個、２個又は３個のアドレス比較回路を設けるようにしても良い。１個のアドレス比較回路を設けるようにする場合には、イニシャルレジスタ２１、２２及び選択回路２７は不要となる。また、アドレス比較回路２６を設けないようにする場合には、イニシャルレジスタ２１は不要となり、図２に示すパリティエラー発生指示回路７の第１構成例と同様の構成となる。
【００４９】
図４は本発明の半導体装置の一実施形態４を使用するＣＰＵ１のシステムソフトウエア検証時の動作を示すフローチャートである。システムソフトウエア検証時には、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、ＣＰＵ１は、イニシャル処理（ステップＳ１０）とシステム処理（ステップＳ２０）を順に実行する。
【００５０】
イニシャル処理（ステップＳ１０）は、電源投入又はリセットにより開始され、ＣＰＵ１は、ハードウエアレジスタの初期設定（ステップＳ１１）とイニシャルレジスタ（パリティエラー発生指示回路７を図２に示すように構成するには、イニシャルレジスタ１３、１４、パリティエラー発生指示回路７を図３に示すように構成する場合には、イニシャルレジスタ２０〜２２）の設定（ステップＳ１２）とを順に実行する。
【００５１】
また、システム処理（ステップＳ２０）においては、ＣＰＵ１は、システムソフトウエアの起動（ステップＳ２１）とアプリケーション処理（ステップＳ２２）とを順に実行する。
【００５２】
ここで、本発明の半導体装置の一実施形態４においては、ＣＰＵ１からアドレスバス２を介してメモリ５に与えられたアドレスＡｘが擬似的にパリティエラーを発生すべきアドレスＡｚに一致する場合には、パリティエラー発生指示信号Ｓ１＝“１”となり、アドレスＡｘがアドレスＡｚに一致しない場合には、パリティエラー発生指示信号Ｓ１＝“０”となる。
【００５３】
この結果、パリティビット生成回路８は、メモリ５内のアドレスＡｚにアクセスが行われたときは、エラー値のパリティビットＰＢを生成することになり、メモリ５内のアドレスＡｚに書き込まれるデータには、正常値を反転してなるエラー値のパリティビットＰＢが付加されることになる。
【００５４】
この結果、メモリ５内のアドレスＡｚからデータが読み出されるときは、この読み出されたデータは、パリティエラー判定回路１０によりエラーと判定され、これがパリティエラー判定信号によりＣＰＵ１に通知されるので、ＣＰＵ１は、システムソフトウエア内のエラー処理ルーチンを起動させることができる。
【００５５】
なお、メモリ５内のアドレスＡｚ以外のアドレスにアクセスが行われたときは、正常値のパリティビットＰＢが生成されることになり、メモリ５内のアドレスＡｚに書き込まれるデータには、正常値のパリティビットＰＢが付加されることになる。
【００５６】
また、システムソフトウエア検証時以外のときは、外部パリティエラー発生制御信号Ｓ２＝“０”とすることにより、アドレスＡｘの値に関係なく、パリティエラー発生指示信号Ｓ１＝“０”とし、アドレスＡｘの値に関係なく、正常値のパリティビットＰＢを生成することができるので、パリティエラー発生指示回路７は、何らの影響も与えない。
【００５７】
以上のように、本発明の半導体装置の一実施形態４においては、システムソフトウエア検証時に、外部パリティエラー発生制御信号Ｓ２＝“１”とすることにより、メモリ５内の擬似的にパリティエラーを発生させるべきアドレスＡｚにＣＰＵ１からアクセスが行われたときは、エラー値のパリティビットＰＢを生成するようにパリティビット生成回路８を制御するパリティエラー発生指示回路７を備えている。
【００５８】
この結果、メモリ５内のアドレスＡｚにデータを書き込む場合、このデータにエラー値のパリティビットＰＢを付加することができ、これによって、メモリ５内のアドレスＡｚからデータを読み出したときは、この読み出したデータは、パリティエラー判定回路１０によりエラーと判定され，これがパリティエラー判定信号によりＣＰＵ１に通知される。
【００５９】
したがって、本発明の半導体装置の一実施形態４を使用する場合には、エラー発生回路であるパリティエラー発生指示信号生成回路１２を動作させるためのソフトウエア（エラー発生ソフトウエア）を用いなくとも、ＣＰＵ１は、システムソフトウエアのエラー処理動作検証（エラー処理ルーチンの動作検証）を開始し、これを実行することができる。
【００６０】
ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、少なくとも、以下の半導体装置が含まれる。
【００６１】
（付記１）メモリと、パリティビットを生成して前記メモリに書き込むデータに付加するパリティビット生成・付加回路と、前記メモリから読み出したデータのエラー判定を行うパリティエラー判定回路を備える半導体装置であって、システムソフトウエア検証時に、前記メモリ内の所定アドレスにアクセスが行われたときは、エラー値のパリティビットを生成することを前記パリティビット生成・付加回路に指示するパリティエラー発生指示回路を備えることを特徴とする半導体装置。
【００６２】
（付記２）前記パリティエラー発生指示回路は、前記メモリに与えられたアドレスが前記所定アドレスと一致するか否かを判定するアドレス判定回路と、該アドレス判定回路による判定結果に応じてパリティエラー発生指示信号を生成し、該パリティエラー発生指示信号を前記パリティビット生成・付加回路に与えるパリティエラー発生指示信号生成回路を備えることを特徴とする付記１に記載の半導体装置。
【００６３】
（付記３）前記パリティエラー発生指示信号生成回路は、外部パリティエラー発生制御信号により前記パリティエラー発生指示信号を有効又は無効に制御されることを特徴とする付記２に記載の半導体装置。
【００６４】
（付記４）前記アドレス判定回路は、前記メモリに与えられたアドレスが前記所定アドレスと一致するか否かを判定するために使用するアドレスが設定されるレジスタと、前記メモリに与えられたアドレスと前記レジスタに設定されたアドレスを比較する比較回路を備えることを特徴とする付記２又は３に記載の半導体装置。
【００６５】
（付記５）前記比較回路は、前記メモリに与えられたアドレスが前記レジスタに設定されたアドレスに一致するか否かを比較する比較回路、前記メモリに与えられたアドレスが前記レジスタに設定されたアドレス以上の値であるか否かを比較する比較回路、前記メモリに与えられたアドレスが前記レジスタに設定されたアドレス以下の値であるか否かを比較する比較回路、又は、前記メモリに与えられたアドレスが前記レジスタに設定された第１のアドレス以上、第２のアドレス以下の値であるか否かを比較する比較回路であることを特徴とする付記４に記載の半導体装置。
【００６６】
（付記６）前記メモリに与えられたアドレスが前記所定アドレスと一致するか否かを判定するために使用するアドレスが設定される第１のレジスタと、比較演算内容を異にし、前記メモリに与えられたアドレスと前記第１のレジスタに設定されたアドレスを比較する複数の比較回路と、該複数の比較回路の中の１個の比較回路の比較結果を選択し、該選択した比較結果を前記パリティエラー発生指示信号生成回路に与える選択回路と、該選択回路の選択動作を制御する選択制御信号が設定される第２のレジスタを備えることを特徴とする付記２又は３に記載の半導体装置。
【００６７】
（付記７）前記複数の比較回路は、前記メモリに与えられたアドレスが前記第１のレジスタに設定されたアドレスに一致するか否かを比較する第１の比較回路、前記メモリに与えられたアドレスが前記第１のレジスタに設定されたアドレス以上の値であるか否かを比較する第２の比較回路、前記メモリに与えられたアドレスが前記第１のレジスタに設定されたアドレス以下の値であるか否かを比較する第３の比較回路、及び、前記メモリに与えられたアドレスが前記第１のレジスタに設定された第１のアドレス以上、第２のアドレス以下の値であるか否かを比較する比較回路のいずれか１個以上を含むことを特徴とする付記６に記載の半導体装置。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体装置の一実施形態をアクセス元のＣＰＵと共に示す図である。
【図２】本発明の半導体装置の一実施形態が備えるパリティエラー発生指示回路の第１構成例を示す図である。
【図３】本発明の半導体装置の一実施形態が備えるパリティエラー発生指示回路の第２構成例を示す図である。
【図４】本発明の半導体装置の一実施形態を使用するＣＰＵのシステムソフトウエア検証時の動作を示すフローチャートである。
【符号の説明】
【００６９】
１…ＣＰＵ
２…アドレスバス
３…データバス
４…本発明の半導体装置の一実施形態
５…メモリ
６…パリティ回路
７…パリティエラー発生指示回路
８…パリティビット生成回路
９…パリティビット付加回路
１０…パリティエラー判定回路
１１…アドレス判定回路
１２…パリティエラー発生指示信号生成回路
１３、１４…イニシャルレジスタ
１５〜１７…アドレス比較回路
１８…選択回路
１９…アドレス判定回路
２０〜２２…イニシャルレジスタ
２３〜２６…アドレス比較回路
２７…選択回路
【図１】
2008090646.tif 000004
【図２】
2008090646.tif 000005
【図３】
2008090646.tif 000006
【図４】
2008090646.tif 000007