(57)【要約】【課題】ＳＲＡＭ部とロジック部とを有する半導体装置において、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保する。【解決手段】ＳＲＡＭ部とロジック部とを有する半導体装置であって、ＳＲＡＭ部での半導体基板１００上における第１の素子形成領域に、第１のゲート絶縁膜１０４を介して形成された第１のｎ型ゲート電極１０８Ｂを有する第１のｎ型ＭＩＳトランジスタと、ロジック部での半導体基板１００上における第２の素子形成領域に、第２のゲート絶縁膜１０５を介して形成された第２のｎ型ゲート電極１０９Ｂを有する第２のｎ型ＭＩＳトランジスタとを備え、第１のｎ型ゲート電極１０８Ｂの第１の不純物濃度は第２のｎ型ゲート電極１０９Ｂの第２の不純物濃度と比較して低い。【選択図】図３
2008042092.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ部とロジック部とを有する半導体装置であって、
ＳＲＡＭ部での半導体基板上における第１の素子形成領域に、第１のゲート絶縁膜を介して形成された第１のｎ型ゲート電極を有する第１のｎ型ＭＩＳトランジスタと、
ロジック部での前記半導体基板上における第２の素子形成領域に、第２のゲート絶縁膜を介して形成された第２のｎ型ゲート電極を有する第２のｎ型ＭＩＳトランジスタとを備え、
前記第１のｎ型ゲート電極における第１のｎ型不純物の第１の不純物濃度は、前記第２のｎ型ゲート電極における第２のｎ型不純物の第２の不純物濃度と比較して低いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＳＲＡＭ部での前記半導体基板上における第３の素子形成領域に、第３のゲート絶縁膜を介して形成された第１のｐ型ゲート電極を有する第１のｐ型ＭＩＳトランジスタを更に備え、
前記半導体基板における前記第１の素子形成領域と前記第３の素子形成領域との間には第１の素子分離領域が形成されており、
前記第１のｎ型ゲート電極と前記第１のｐ型ゲート電極とは一体であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のｐ型ゲート電極におけるｐ型不純物の第３の不純物濃度は、前記第１の不純物濃度と比較して低いことを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１のｎ型ゲート電極と前記第１のｐ型ゲート電極とのｐｎ境界は、前記第１の素子分離領域上に位置していることを特徴とする半導体装置。
【請求項５】
請求項２〜４のうちいずれか１項に記載の半導体装置において、
前記ロジック部での前記半導体基板上における第４の素子形成領域に、第４のゲート絶縁膜を介して形成された第２のｐ型ゲート電極を有する第２のｐ型ＭＩＳトランジスタを更に備え、
前記半導体基板における前記第２の素子形成領域と前記第４の素子形成領域との間には第２の素子分離領域が形成されており、
前記第２のｎ型ゲート電極と前記第２のｐ型ゲート電極とは一体であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のｎ型ゲート電極と前記第２のｐ型ゲート電極とのｐｎ境界は、前記第２の素子分離領域上に位置していることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記第１の素子分離領域におけるゲート幅方向の幅は、前記第２の素子分離領域におけるゲート幅方向の幅に比べて小さいことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のｎ型ゲート電極におけるゲート幅方向の幅は、前記第２のｎ型ゲート電極におけるゲート幅方向の幅に比べて小さいことを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、同一の絶縁膜からなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記第１のｎ型ゲート電極及び前記第２のｎ型ゲート電極はポリシリコン電極であることを特徴とする半導体装置。
【請求項１１】
ＳＲＡＭ部での半導体基板上における第１の素子形成領域に第１のゲート絶縁膜を形成すると共に、ロジック部での前記半導体基板上における第２の素子形成領域に第２のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上にゲート電極形成膜を形成する工程（ｂ）と、
前記第１の素子形成領域上の前記ゲート電極形成膜に、第１のｎ型不純物を第１の不純物濃度で導入することにより、第１のｎ型ゲート電極形成膜を形成する工程（ｃ）と、
前記第２の素子形成領域上の前記ゲート電極形成膜に、第２のｎ型不純物を第２の不純物濃度で導入することにより、第２のｎ型ゲート電極形成膜を形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）の後に、前記第１のｎ型ゲート電極形成膜をパターニングすることにより、第１のｎ型ゲート電極を形成すると共に、前記第２のｎ型ゲート電極形成膜をパターニングすることにより、第２のｎ型ゲート電極を形成する工程（ｅ）と、
前記工程（ｅ）の後に、熱処理により、前記第１のｎ型ゲート電極に含まれる前記第１のｎ型不純物を拡散させると共に、前記第２のｎ型ゲート電極に含まれる前記第２のｎ型不純物を拡散させる工程（ｆ）とを備え、
前記第１の不純物濃度は、前記第２の不純物濃度と比較して低いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記ＳＲＡＭ部での前記半導体基板に前記第１の素子形成領域と第３の素子形成領域とを分離する第１の素子分離領域を形成する工程（ｇ）を更に備え、
前記工程（ａ）は、前記第３の素子形成領域に第３のゲート絶縁膜を形成する工程を更に含み、
前記工程（ｂ）は、前記第３のゲート絶縁膜上に前記ゲート電極形成膜を形成する工程を更に含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｅ）よりも前に、前記第３の素子形成領域上の前記ゲート電極形成膜に、第１のｐ型不純物を第３の不純物濃度で導入することにより、第１のｐ型ゲート電極形成膜を形成する工程（ｈ）を更に備え、
前記工程（ｅ）は、前記第１のｐ型ゲート電極形成膜をパターニングすることにより、第１のｐ型ゲート電極を形成する工程を更に含み、
前記工程（ｆ）は、前記第１のｐ型ゲート電極に含まれる前記第１のｐ型不純物を拡散させる工程を更に含み、
前記工程（ｅ）は、前記第１のｎ型ゲート電極と前記第１のｐ型ゲート電極とが一体に形成されるように、前記第１のｎ型ゲート電極形成膜及び前記第１のｐ型ゲート電極形成膜をパターニングする工程であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記熱処理後における、前記第１のｎ型ゲート電極と前記第１のｐ型ゲート電極とのｐｎ境界は、前記第１の素子分離領域上に位置することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記工程（ｇ）は、前記ロジック部での前記半導体基板に前記第２の素子形成領域と第４の素子形成領域とを分離する第２の素子分離領域を形成する工程を更に含み、
前記工程（ａ）は、前記第４の素子形成領域に第４のゲート絶縁膜を形成する工程を更に含み、
前記工程（ｂ）は、前記第４のゲート絶縁膜上に前記ゲート電極形成膜を形成する工程を更に含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｅ）よりも前に、前記第４の素子形成領域上の前記ゲート電極形成膜に、第２のｐ型不純物を第４の不純物濃度で導入することにより、第２のｐ型ゲート電極形成膜を形成する工程（ｉ）を更に備え、
前記工程（ｅ）は、前記第２のｐ型ゲート電極形成膜をパターニングすることにより、第２のｐ型ゲート電極を形成する工程を更に含み、
前記工程（ｆ）は、前記第２のｐ型ゲート電極に含まれる前記第２のｐ型不純物を拡散させる工程を更に含み、
前記工程（ｅ）は、前記第２のｎ型ゲート電極と前記第２のｐ型ゲート電極とが一体に形成されるように、前記第２のｎ型ゲート電極形成膜及び前記第２のｐ型ゲート電極形成膜をパターニングする工程であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｈ）と前記工程（ｉ）とは、同一の工程で行い、前記第１のｐ型不純物と前記第２のｐ型不純物とは、同一の不純物からなり、前記第３の不純物濃度と前記第４の不純物濃度とは、同一の不純物濃度を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記熱処理後における、前記第２のｎ型ゲート電極と前記第２のｐ型ゲート電極とのｐｎ境界は、前記第２の素子分離領域上に位置することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４〜１６のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｇ）において、前記第１の素子分離領域におけるゲート幅方向の幅は、前記第２の素子分離領域におけるゲート幅方向の幅に比べて小さいことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）において、前記第１のｎ型ゲート電極におけるゲート幅方向の幅は、前記第２のｎ型ゲート電極におけるゲート幅方向の幅に比べて小さいことを特徴とする半導体装置の製造方法。
【請求項１９】
ＳＲＡＭ部での半導体基板上における第１の素子形成領域に第１のゲート絶縁膜を形成すると共に、ロジック部での前記半導体基板上における第２の素子形成領域に第２のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上にゲート電極形成膜を形成する工程（ｂ）と、
前記第１の素子形成領域上の前記ゲート電極形成膜の一部に、第１のｎ型不純物を第１の不純物濃度で導入することにより、第１のｎ型ゲート電極形成膜を形成する工程（ｃ）と、
前記第２の素子形成領域上の前記ゲート電極形成膜に、第２のｎ型不純物を第２の不純物濃度で導入することにより、第２のｎ型ゲート電極形成膜を形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）の後に、前記第１のｎ型ゲート電極形成膜をパターニングすることにより、第１のｎ型ゲート電極を形成すると共に、前記第２のｎ型ゲート電極形成膜をパターニングすることにより、第２のｎ型ゲート電極を形成する工程（ｅ）と、
前記工程（ｅ）の後に、熱処理により、前記第１のｎ型ゲート電極に含まれる前記第１のｎ型不純物を拡散させると共に、前記第２のｎ型ゲート電極に含まれる前記第２のｎ型不純物を拡散させる工程（ｆ）とを備え、
前記工程（ｃ）は、前記ゲート電極形成膜における前記第１の素子形成領域の少なくとも一方の端部に位置する領域以外の領域に、前記第１のｎ型不純物を注入することにより、前記一方の端部に位置する不純物非注入領域と、ｎ型不純物注入領域とからなる前記第１のｎ型ゲート電極形成膜を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｄ）とは、同一の工程で行い、前記第１のｎ型不純物と前記第２のｎ型不純物とは、同一の不純物からなり、前記第１の不純物濃度と前記第２の不純物濃度とは、同一の不純物濃度を有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記ＳＲＡＭ部での前記半導体基板に前記第１の素子形成領域と第３の素子形成領域とを分離する第１の素子分離領域を形成する工程（ｇ）を更に備え、
前記工程（ａ）は、前記第３の素子形成領域に第３のゲート絶縁膜を形成する工程を更に含み、
前記工程（ｂ）は、前記第３のゲート絶縁膜上に前記ゲート電極形成膜を形成する工程を更に含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｅ）よりも前に、前記第３の素子形成領域上の前記ゲート電極形成膜に、第１のｐ型不純物を第３の不純物濃度で導入することにより、第１のｐ型ゲート電極形成膜を形成する工程（ｈ）を更に備え、
前記工程（ｅ）は、前記第１のｐ型ゲート電極形成膜をパターニングすることにより、第１のｐ型ゲート電極を形成する工程を更に含み、
前記工程（ｆ）は、前記第１のｐ型ゲート電極に含まれる前記第１のｐ型不純物を拡散させる工程を更に含み、
前記工程（ｅ）は、前記第１のｎ型ゲート電極と前記第１のｐ型ゲート電極とが一体に形成されるように、前記不純物非注入領域と前記ｎ型不純物注入領域とからなる前記第１のｎ型ゲート電極形成膜及び前記第１のｐ型ゲート電極形成膜をパターニングする工程であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記熱処理後における、前記第１のｎ型ゲート電極と前記第１のｐ型ゲート電極とのｐｎ境界は、前記第１の素子分離領域上に位置することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１又は２２に記載の半導体装置の製造方法において、
前記工程（ｇ）は、前記ロジック部での前記半導体基板に前記第２の素子形成領域と第４の素子形成領域とを分離する第２の素子分離領域を形成する工程を更に含み、
前記工程（ａ）は、前記第４の素子形成領域に第４のゲート絶縁膜を形成する工程を更に含み、
前記工程（ｂ）は、前記第４のゲート絶縁膜上に前記ゲート電極形成膜を形成する工程を更に含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｅ）よりも前に、前記第４の素子形成領域上の前記ゲート電極形成膜に、第２のｐ型不純物を第４の不純物濃度で導入することにより、第２のｐ型ゲート電極形成膜を形成する工程（ｉ）を更に備え、
前記工程（ｅ）は、前記第２のｐ型ゲート電極形成膜をパターニングすることにより、第２のｐ型ゲート電極を形成する工程を更に含み、
前記工程（ｆ）は、前記第２のｐ型ゲート電極に含まれる前記第２のｐ型不純物を拡散させる工程を更に含み、
前記工程（ｅ）は、前記第２のｎ型ゲート電極と前記第２のｐ型ゲート電極とが一体に形成されるように、前記第２のｎ型ゲート電極形成膜及び前記第２のｐ型ゲート電極形成膜をパターニングする工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ部とロジック部とを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
周知の通り、大規模集積回路に用いられるＣＭＩＳ（Ｃomplementary Ｍetal-Ｉnsulator-Ｓemiconductor）半導体装置の低電圧化に伴うｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの閾値電圧の高精度化に従い、デュアルゲート構造が主流技術となっている。
【０００３】
デュアルゲート構造では、一般的に、ｎ型ＭＩＳトランジスタを構成するｎ型ゲート電極としてＮ型不純物が導入されたポリシリコン電極が用いられていると共に、ｐ型ＭＩＳトランジスタを構成するｐ型ゲート電極としてＰ型不純物が導入されたポリシリコン電極が用いられている。また、ｎ型ゲート電極及びｐ型ゲート電極として、互いに共通のポリシリコンパターンが用いられ、ポリシリコンパターンの表面がシリサイド化されて、一体に形成されてなるｎ型ゲート電極及びｐ型ゲート電極が採用される場合が多い。
【０００４】
ここで、ｎ型ゲート電極及びｐ型ゲート電極中に導電型不純物を導入する方法として、ポリシリコン膜をパターニングする前に、ポリシリコン膜中に導電型不純物を導入する方法と、ソース・ドレイン領域への導電型不純物の導入の際にｎ型ゲート電極及びｐ型ゲート電極中に導電型不純物を導入する方法とが挙げられる。いずれの方法においても、導電型不純物の導入後に行う熱処理によって、一体に形成されてなるｎ型ゲート電極及びｐ型ゲート電極中に、ｎ型ゲート電極中のＮ型不純物及びｐ型ゲート電極中のＰ型不純物の各々が相互に拡散する。
【０００５】
また、低消費電力化及び低コスト化に向け、半導体装置の微細化及びトランジスタ特性の向上は留まることを知らない。
【０００６】
例えばＳＲＡＭ部とロジック部とを有する半導体装置の場合、ＳＲＡＭ部では、半導体装置の微細化の為に、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの間を電気的に分離する素子分離領域の素子分離間隔を、素子分離特性を確保可能な限界まで、縮小化することが求められている。
【０００７】
一方、半導体装置の動作速度を決定するロジック部では、トランジスタ特性の向上の為に、ロジック部用各導電型ＭＩＳトランジスタを構成するゲート絶縁膜の薄膜化が求められている。
【０００８】
ここで、トランジスタ特性の向上を目的に、ゲート絶縁膜としてＳｉＯＮ膜を用いてゲート絶縁膜の薄膜化を図る場合、例えばＴＤＤＢ（Ｔime Ｄependent Ｄielectric Ｂreakdown）等の信頼性上の問題が発生する。
【０００９】
また、トランジスタ特性の向上を目的に、ゲート絶縁膜の物理的な薄膜化ではなくゲート絶縁膜の電気的な薄膜化が可能なＨｆＳｉＯＮ膜等のＨｉｇｈ−ｋ膜を用いた場合、トランジスタの閾値電圧の制御が困難であるという問題が発生する。
【００１０】
そこで、例えばポリシリコン電極とＳｉＯＮ膜からなるゲート絶縁膜との組合せにおいて、ゲート絶縁膜の電気的な薄膜化を行う為の手段として、ゲート電極中の不純物を増加させる手法が提案されている。
【００１１】
また、例えばメタルゲート電極とＳｉＯＮ膜又はＨｉｇｈ−ｋ膜からなるゲート絶縁膜との組合せにおいて、トランジスタの閾値電圧の制御を行う為の手段として、ゲート電極中の不純物を増加させる手法が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ゲート絶縁膜の電気的な薄膜化、又はトランジスタの閾値電圧の制御を目的に、ゲート電極中の不純物を増加させた半導体装置では、以下に示す問題がある。従来例に係る半導体装置の問題について、図６(a) 〜(c) 並びに図７(a) 及び(b) を参照しながら説明する。図６(a) 〜(c) 並びに図７(a) 及び(b) は、従来例に係る半導体装置の製造方法について示すゲート幅方向における要部工程断面図である。
【００１３】
まず、図６(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコンからなる半導体基板３００の上部に、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域３０１を選択的に形成する。その後、ＳＲＡＭ部での半導体基板３００におけるｐ型ＭＩＳ形成領域に、ＳＲＡＭ部用ｎ型ウエル領域３０２を形成する一方、ロジック部での半導体基板３００におけるｐ型ＭＩＳ形成領域に、ロジック部用ｎ型ウエル領域３０３を形成する。
【００１４】
その後、ＳＲＡＭ部での半導体基板３００上における素子分離領域３０１に囲まれた領域に、シリコン酸窒化膜（ＳｉＯＮ膜）からなる膜厚が１．７ｎｍのＳＲＡＭ部用ゲート絶縁膜３０４を形成する一方、ロジック部での半導体基板３００上における素子分離領域３０１に囲まれた領域に、ＳｉＯＮ膜からなる膜厚が１．７ｎｍのロジック部用ゲート絶縁膜３０５を形成する。その後、減圧ＣＶＤ法により、半導体基板３００の全面に、ポリシリコン膜からなる膜厚が１００ｎｍのゲート電極形成用膜３０６を形成する。
【００１５】
次に、図６(b) に示すように、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域、及びロジック部でのｎ型ＭＩＳ形成領域の各々に開口を有するレジストパターン３０７をマスクにして、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜３０６、及びロジック部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜３０６の各々に、例えばリン等のＮ型不純物を注入することにより、ＳＲＡＭ部用ｎ型ゲート電極形成膜３０８、及びロジック部用ｎ型ゲート電極形成膜３０９の各々を形成した後、レジストパターン３０７を除去する。
【００１６】
次に、図６(c) に示すように、ＳＲＡＭ部でのｐ型ＭＩＳ形成領域、及びロジック部でのｐ型ＭＩＳ形成領域の各々に開口を有するレジストパターン３１０をマスクにして、ＳＲＡＭ部でのｐ型ＭＩＳ形成領域上のゲート電極形成膜３０６、及びロジック部でのｐ型ＭＩＳ形成領域上のゲート電極形成膜３０６の各々に、例えばボロン等のＰ型不純物を注入することにより、ＳＲＡＭ部用ｐ型ゲート電極形成膜３１１、及びロジック部用ｐ型ゲート電極形成膜３１２の各々を形成した後、レジストパターン３１０を除去する。
【００１７】
ここで、ポリシリコン電極とＳｉＯＮからなるゲート絶縁膜との組合せにおいて、ｎ型ＭＩＳトランジスタを構成するｎ型ゲート電極中の不純物濃度を増加させると、ｎ型ＭＩＳトランジスタのトランジスタ特性を効果的に向上させることができる一方、ｐ型ＭＩＳトランジスタを構成するｐ型ゲート電極中の不純物濃度を一定濃度以上に増加させても、ｐ型ＭＩＳトランジスタのトランジスタ特性を向上させることができず、更には、ｐ型ＭＩＳトランジスタを構成するゲート絶縁膜の信頼性を低下させるおそれがある。
【００１８】
そこで、ｎ型ゲート電極形成膜３０８，３０９中のリン濃度が、ｐ型ゲート電極形成膜３１１，３１２中のボロン濃度と比較して２倍以上高くなるように、ｎ型ゲート電極形成膜３０８，３０９へのＮ型不純物注入工程（図６(b) 参照）の際に注入されるリンの注入条件、及びｐ型ゲート電極形成膜３１１，３１２へのＰ型不純物注入工程（図６(c) 参照）の際に注入されるボロンの注入条件を調整する。
【００１９】
次に、図７(a) に示すように、ＳＲＡＭ部用ｎ型ゲート電極形成膜３０８，ＳＲＡＭ部用ｐ型ゲート電極形成膜３１１，ロジック部用ｎ型ゲート電極形成膜３０９，及びロジック部用ｐ型ゲート電極形成膜３１２の各々をパターニングすることにより、ＳＲＡＭ部用ｎ型ゲート電極３０８Ａ，ＳＲＡＭ部用ｐ型ゲート電極３１１Ａ，ロジック部用ｎ型ゲート電極３０９Ａ，及びロジック部用ｐ型ゲート電極３１２Ａの各々を形成する。ここで、図７(a) に示すように、ＳＲＡＭ部用ｎ型ゲート電極３０８ＡとＳＲＡＭ部用ｐ型ゲート電極３１１Ａとは一体に形成されていると共に、ロジック部用ｎ型ゲート電極３０９Ａとロジック部用ｐ型ゲート電極３１２Ａとは一体に形成されている。
【００２０】
次に、図７(b) に示すように、既知の方法を用いて、各導電型ＭＩＳトランジスタを構成するエクステンション領域，サイドウォール（図示せず），及びソース・ドレイン領域の各々を自己整合的に形成する。
【００２１】
このとき、例えばソース・ドレイン領域への活性化アニール等の熱処理の際に、一体に形成されてなるＳＲＡＭ部用ｎ型ゲート電極３０８Ａ及びＳＲＡＭ部用ｐ型ゲート電極３１１Ａ中に、ＳＲＡＭ部用ｎ型ゲート電極３０８Ａ中のリン及びＳＲＡＭ部用ｐ型ゲート電極３１１Ａ中のボロンの各々が相互に拡散すると共に、一体に形成されてなるロジック部用ｎ型ゲート電極３０９Ａ及びロジック部用ｐ型ゲート電極３１２Ａ中に、ロジック部用ｎ型ゲート電極３０９Ａ中のリン及びロジック部用ｐ型ゲート電極３１２Ａ中のボロンの各々が相互に拡散する。
【００２２】
ここで、一般的に、リンの拡散速度はボロンの拡散速度と比較して速い。そのため、各ｎ型ゲート電極３０８Ａ，３０９Ａ中のリンが、各ｐ型ゲート電極３１１Ａ，３１２Ａ側の方向へ拡散される量は、各ｐ型ゲート電極３１１Ａ，３１２Ａ中のボロンが、各ｎ型ゲート電極３０８Ａ，３０９Ａ側の方向へ拡散される量よりも多い。
【００２３】
このため、ＳＲＡＭ部用ｎ型ゲート電極３０８ＡとＳＲＡＭ部用ｐ型ゲート電極３１１Ａとのｐｎ境界位置は、ＳＲＡＭ部用ｐ型ゲート電極３１１Ａ側の方向（図７(b) に示すＤｓ参照）へ移動すると共に、ロジック部用ｎ型ゲート電極３０９Ａとロジック部用ｐ型ゲート電極３１２Ａとのｐｎ境界位置は、ロジック部用ｐ型ゲート電極３１２Ａ側の方向（図７(b) に示すＤｌ参照）へ移動する。
【００２４】
このようにして、図７(b) に示すように、ＳＲＡＭ部での半導体基板３００上に、ＳＲＡＭ部用ゲート絶縁膜３０４を介して形成されたＳＲＡＭ部用ｎ型ゲート電極３０８Ｂを有するＳＲＡＭ部用ｎ型ＭＩＳトランジスタ、及びＳＲＡＭ部用ゲート絶縁膜３０４を介して形成されたＳＲＡＭ部用ｐ型ゲート電極３１１Ｂを有するＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々を形成する。一方、ロジック部での半導体基板３００上に、ロジック部用ゲート絶縁膜３０５を介して形成されたロジック部用ｎ型ゲート電極３０９Ｂを有するロジック部用ｎ型ＭＩＳトランジスタ、及びロジック部用ゲート絶縁膜３０５を介して形成されたロジック部用ｐ型ゲート電極３１２Ｂを有するロジック部用ｐ型ＭＩＳトランジスタの各々を形成する。
【００２５】
従来例に係る半導体装置では、図７(b) に示すように、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの素子分離間隔が比較的狭いＳＲＡＭ部において、ＳＲＡＭ部用ｎ型ゲート電極３０８ＢとＳＲＡＭ部用ｐ型ゲート電極３１１Ｂとのｐｎ境界位置が、素子分離領域３０１上を越えて、ＳＲＡＭ部用ｎ型ウエル領域３０２上に位置するＳＲＡＭ部用ゲート絶縁膜３０４上に移動し、ＳＲＡＭ部用ｐ型ＭＩＳトランジスタのトランジスタ特性を確保することができないという問題がある。
【００２６】
これに対し、図７(b) に示すように、ロジック部では、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの素子分離間隔が比較的広いため、ロジック部用ｎ型ゲート電極３０９Ｂとロジック部用ｐ型ゲート電極３１２Ｂとのｐｎ境界位置は、素子分離領域３０１上に留まる。
【００２７】
特に、ポリシリコン電極とＳｉＯＮからなるゲート絶縁膜との組合せの場合、ｎ型ＭＩＳトランジスタのトランジスタ特性の向上を目的に、ｎ型ゲート電極形成膜３０８，３０９中のリン濃度が高くなるように（例えばｐ型ゲート電極形成膜３１１，３１２中のボロン濃度と比較して２倍以上高くなるように）、ｎ型ゲート電極形成膜３０８，３０９を形成するため、図７(b) に示す工程において、各ｎ型ゲート電極３０８Ａ，３０９Ａ中のリンが、各ｐ型ゲート電極３１１Ａ，３１２Ａ側の方向へ拡散される量は、各ｐ型ゲート電極３１１Ａ，３１２Ａ中のボロンが、各ｎ型ゲート電極３０８Ａ，３０９Ａ側の方向へ拡散される量よりもより一層多くなるおそれがある。
【００２８】
そのため、従来例に係る半導体装置では、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの素子分離間隔が比較的狭いＳＲＡＭ部において、ＳＲＡＭ部用ｎ型ゲート電極３０８ＢとＳＲＡＭ部用ｐ型ゲート電極３１１Ｂとのｐｎ境界位置がＳＲＡＭ部用ｎ型ウエル領域３０２上に位置するＳＲＡＭ部用ゲート絶縁膜３０４上に移動することがないように、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させる必要が生じる。
【００２９】
しかしながら、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の確保を目的に、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させると、ＳＲＡＭセル面積が増大し、半導体チップの面積が増大するという問題が発生する。
【００３０】
このように、従来例に係る半導体装置では、ロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることは可能であるが、これに対し、ＳＲＡＭ部用ｐ型ＭＩＳトランジスタのトランジスタ特性の向上を図ることができないだけでなく、更には、ＳＲＡＭ部用ｐ型ＭＩＳトランジスタのトランジスタ特性を確保することができないという問題がある。加えて、従来例に係る半導体装置において、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保する為には、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大せざるを得ないという問題がある。
【００３１】
前記に鑑み、本発明の目的は、ＳＲＡＭ部とロジック部とを有する半導体装置において、ロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることに加えて、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することである。
【課題を解決するための手段】
【００３２】
前記の目的を達成するため、本発明に係る半導体装置は、ＳＲＡＭ部とロジック部とを有する半導体装置であって、ＳＲＡＭ部での半導体基板上における第１の素子形成領域に、第１のゲート絶縁膜を介して形成された第１のｎ型ゲート電極を有する第１のｎ型ＭＩＳトランジスタと、ロジック部での半導体基板上における第２の素子形成領域に、第２のゲート絶縁膜を介して形成された第２のｎ型ゲート電極を有する第２のｎ型ＭＩＳトランジスタとを備え、第１のｎ型ゲート電極における第１のｎ型不純物の第１の不純物濃度は、第２のｎ型ゲート電極における第２のｎ型不純物の第２の不純物濃度と比較して低いことを特徴とし、ＳＲＡＭ部での半導体基板上における第３の素子形成領域に、第３のゲート絶縁膜を介して形成された第１のｐ型ゲート電極を有する第１のｐ型ＭＩＳトランジスタを更に備え、半導体基板における第１の素子形成領域と第３の素子形成領域との間には第１の素子分離領域が形成されており、第１のｎ型ゲート電極と第１のｐ型ゲート電極とは一体であることが好ましい。
【００３３】
本発明に係る半導体装置によると、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタを構成する第１のｎ型ゲート電極における第１のｎ型不純物の第１の不純物濃度は、ロジック部での第２のｎ型ＭＩＳトランジスタを構成する第２のｎ型ゲート電極における第２のｎ型不純物の第２の不純物濃度と比較して低い。
【００３４】
そのため、ＳＲＡＭ部での第１のｐ型ＭＩＳトランジスタを構成する第１のｐ型ゲート電極が第１のｎ型ゲート電極と一体に形成されたＳＲＡＭ部において、第１のｎ型ゲート電極中の第１のｎ型不純物が第１のｐ型ゲート電極側の方向へ拡散されて、第１のｎ型ゲート電極と第１のｐ型ゲート電極とのｐｎ境界位置が、第１の素子分離領域上を超えて、第３の素子形成領域の第３のゲート絶縁膜上にまで移動することを防止することができるので、第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することができる。
【００３５】
このため、従来例のように、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の確保を目的に、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させる必要がなく、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができるので、ＳＲＡＭセル面積を縮小化することができる。
【００３６】
本発明に係る半導体装置において、第１のｐ型ゲート電極におけるｐ型不純物の第３の不純物濃度は、第１の不純物濃度と比較して低いことが好ましい。
【００３７】
また、本発明に係る半導体装置において、第１のｎ型ゲート電極と第１のｐ型ゲート電極とのｐｎ境界は、第１の素子分離領域上に位置していることが好ましい。
【００３８】
また、本発明に係る半導体装置において、ロジック部での半導体基板上における第４の素子形成領域に、第４のゲート絶縁膜を介して形成された第２のｐ型ゲート電極を有する第２のｐ型ＭＩＳトランジスタを更に備え、半導体基板における第２の素子形成領域と第４の素子形成領域との間には第２の素子分離領域が形成されており、第２のｎ型ゲート電極と第２のｐ型ゲート電極とは一体であることが好ましい。
【００３９】
このようにすると、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保しながら、ロジック部での第２のｎ型ＭＩＳトランジスタを構成する第２のｎ型ゲート電極中の不純物濃度、及びロジック部での第２のｐ型ＭＩＳトランジスタを構成する第２のｐ型ゲート電極中の不純物濃度の各々を高めることができる。
【００４０】
このため、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化しながら、ロジック部での第２のｎ型ＭＩＳトランジスタ及び第２のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【００４１】
本発明に係る半導体装置において、第２のｎ型ゲート電極と第２のｐ型ゲート電極とのｐｎ境界は、第２の素子分離領域上に位置していることが好ましい。
【００４２】
また、本発明に係る半導体装置において、第１の素子分離領域におけるゲート幅方向の幅は、第２の素子分離領域におけるゲート幅方向の幅に比べて小さいことが好ましい。
【００４３】
また、本発明に係る半導体装置において、第１のｎ型ゲート電極におけるゲート幅方向の幅は、第２のｎ型ゲート電極におけるゲート幅方向の幅に比べて小さいことが好ましい。
【００４４】
また、本発明に係る半導体装置において、第１のゲート絶縁膜と第２のゲート絶縁膜とは、同一の絶縁膜からなることが好ましい。
【００４５】
また、本発明に係る半導体装置において、第１のｎ型ゲート電極及び第２のｎ型ゲート電極はポリシリコン電極であることが好ましい。
【００４６】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、ＳＲＡＭ部での半導体基板上における第１の素子形成領域に第１のゲート絶縁膜を形成すると共に、ロジック部での半導体基板上における第２の素子形成領域に第２のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜及び第２のゲート絶縁膜上にゲート電極形成膜を形成する工程（ｂ）と、第１の素子形成領域上のゲート電極形成膜に、第１のｎ型不純物を第１の不純物濃度で導入することにより、第１のｎ型ゲート電極形成膜を形成する工程（ｃ）と、第２の素子形成領域上のゲート電極形成膜に、第２のｎ型不純物を第２の不純物濃度で導入することにより、第２のｎ型ゲート電極形成膜を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）の後に、第１のｎ型ゲート電極形成膜をパターニングすることにより、第１のｎ型ゲート電極を形成すると共に、第２のｎ型ゲート電極形成膜をパターニングすることにより、第２のｎ型ゲート電極を形成する工程（ｅ）と、工程（ｅ）の後に、熱処理により、第１のｎ型ゲート電極に含まれる第１のｎ型不純物を拡散させると共に、第２のｎ型ゲート電極に含まれる第２のｎ型不純物を拡散させる工程（ｆ）とを備え、第１の不純物濃度は、第２の不純物濃度と比較して低いことを特徴とする。
【００４７】
本発明に係る第１の半導体装置の製造方法によると、ＳＲＡＭ部での第１の素子形成領域上のゲート電極形成膜に、第１のｎ型不純物を第１の不純物濃度で導入することにより、第１のｎ型ゲート電極形成膜を形成する一方、ロジック部での第２の素子形成領域上のゲート電極形成膜に、第２のｎ型不純物を、第１の不純物濃度よりも高い第２の不純物濃度で導入することにより、第２のｎ型ゲート電極形成膜を形成する。これにより、ＳＲＡＭ部での第１のｎ型ゲート電極中の第１のｎ型不純物の不純物濃度がロジック部での第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度と比較して低くなるように、第１のｎ型ゲート電極及び第２のｎ型ゲート電極の各々を形成することができる。
【００４８】
本発明に係る第１の半導体装置の製造方法において、工程（ａ）よりも前に、ＳＲＡＭ部での半導体基板に第１の素子形成領域と第３の素子形成領域とを分離する第１の素子分離領域を形成する工程（ｇ）を更に備え、工程（ａ）は、第３の素子形成領域に第３のゲート絶縁膜を形成する工程を更に含み、工程（ｂ）は、第３のゲート絶縁膜上にゲート電極形成膜を形成する工程を更に含み、工程（ｂ）よりも後であって且つ工程（ｅ）よりも前に、第３の素子形成領域上のゲート電極形成膜に、第１のｐ型不純物を第３の不純物濃度で導入することにより、第１のｐ型ゲート電極形成膜を形成する工程（ｈ）を更に備え、工程（ｅ）は、第１のｐ型ゲート電極形成膜をパターニングすることにより、第１のｐ型ゲート電極を形成する工程を更に含み、工程（ｆ）は、第１のｐ型ゲート電極に含まれる第１のｐ型不純物を拡散させる工程を更に含み、工程（ｅ）は、第１のｎ型ゲート電極と第１のｐ型ゲート電極とが一体に形成されるように、第１のｎ型ゲート電極形成膜及び第１のｐ型ゲート電極形成膜をパターニングする工程であることが好ましい。
【００４９】
このようにすると、前述のように、第１のｎ型ゲート電極中の第１のｎ型不純物の不純物濃度が低くなるように（具体的には、第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度と比較して低くなるように）、第１のｎ型ゲート電極を形成することができる。
【００５０】
そのため、第１のｎ型ゲート電極が第１のｐ型ゲート電極と一体に形成されたＳＲＡＭ部において、熱処理の際に、第１のｎ型ゲート電極中の第１のｎ型不純物が第１のｐ型ゲート電極側の方向へ拡散されて、第１のｎ型ゲート電極と第１のｐ型ゲート電極とのｐｎ境界位置が、第１の素子分離領域上を超えて、第３の素子形成領域の第３のゲート絶縁膜上にまで移動することを防止することができるので、第１のｎ型ゲート電極を有する第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ゲート電極を有する第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することができる。
【００５１】
このため、従来例のように、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の確保を目的に、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させる必要がなく、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができるので、ＳＲＡＭセル面積を縮小化することができる。
【００５２】
本発明に係る第１の半導体装置の製造方法において、工程（ｆ）において、熱処理後における、第１のｎ型ゲート電極と第１のｐ型ゲート電極とのｐｎ境界は、第１の素子分離領域上に位置することが好ましい。
【００５３】
また、本発明に係る第１の半導体装置の製造方法において、工程（ｇ）は、ロジック部での半導体基板に第２の素子形成領域と第４の素子形成領域とを分離する第２の素子分離領域を形成する工程を更に含み、工程（ａ）は、第４の素子形成領域に第４のゲート絶縁膜を形成する工程を更に含み、工程（ｂ）は、第４のゲート絶縁膜上にゲート電極形成膜を形成する工程を更に含み、工程（ｂ）よりも後であって且つ工程（ｅ）よりも前に、第４の素子形成領域上のゲート電極形成膜に、第２のｐ型不純物を第４の不純物濃度で導入することにより、第２のｐ型ゲート電極形成膜を形成する工程（ｉ）を更に備え、工程（ｅ）は、第２のｐ型ゲート電極形成膜をパターニングすることにより、第２のｐ型ゲート電極を形成する工程を更に含み、工程（ｆ）は、第２のｐ型ゲート電極に含まれる第２のｐ型不純物を拡散させる工程を更に含み、工程（ｅ）は、第２のｎ型ゲート電極と第２のｐ型ゲート電極とが一体に形成されるように、第２のｎ型ゲート電極形成膜及び第２のｐ型ゲート電極形成膜をパターニングする工程であることが好ましい。
【００５４】
このようにすると、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保しながら、ロジック部での第２のｎ型ＭＩＳトランジスタを構成する第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度、及びロジック部での第２のｐ型ＭＩＳトランジスタを構成する第２のｐ型ゲート電極中の第２のｐ型不純物の不純物濃度の各々を高めることができる。
【００５５】
このため、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化しながら、ロジック部での第２のｎ型ＭＩＳトランジスタ及び第２のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【００５６】
本発明に係る第１の半導体装置の製造方法において、工程（ｈ）と工程（ｉ）とは、同一の工程で行い、第１のｐ型不純物と第２のｐ型不純物とは、同一の不純物からなり、第３の不純物濃度と第４の不純物濃度とは、同一の不純物濃度を有することが好ましい。
【００５７】
また、本発明に係る第１の半導体装置の製造方法において、工程（ｆ）において、熱処理後における、第２のｎ型ゲート電極と第２のｐ型ゲート電極とのｐｎ境界は、第２の素子分離領域上に位置することが好ましい。
【００５８】
また、本発明に係る第１の半導体装置の製造方法において、工程（ｇ）において、第１の素子分離領域におけるゲート幅方向の幅は、第２の素子分離領域におけるゲート幅方向の幅に比べて小さいことが好ましい。
【００５９】
また、本発明に係る第１の半導体装置の製造方法において、工程（ｅ）において、第１のｎ型ゲート電極におけるゲート幅方向の幅は、第２のｎ型ゲート電極におけるゲート幅方向の幅に比べて小さいことが好ましい。
【００６０】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、ＳＲＡＭ部での半導体基板上における第１の素子形成領域に第１のゲート絶縁膜を形成すると共に、ロジック部での半導体基板上における第２の素子形成領域に第２のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜及び第２のゲート絶縁膜上にゲート電極形成膜を形成する工程（ｂ）と、第１の素子形成領域上のゲート電極形成膜の一部に、第１のｎ型不純物を第１の不純物濃度で導入することにより、第１のｎ型ゲート電極形成膜を形成する工程（ｃ）と、第２の素子形成領域上のゲート電極形成膜に、第２のｎ型不純物を第２の不純物濃度で導入することにより、第２のｎ型ゲート電極形成膜を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）の後に、第１のｎ型ゲート電極形成膜をパターニングすることにより、第１のｎ型ゲート電極を形成すると共に、第２のｎ型ゲート電極形成膜をパターニングすることにより、第２のｎ型ゲート電極を形成する工程（ｅ）と、工程（ｅ）の後に、熱処理により、第１のｎ型ゲート電極に含まれる第１のｎ型不純物を拡散させると共に、第２のｎ型ゲート電極に含まれる第２のｎ型不純物を拡散させる工程（ｆ）とを備え、工程（ｃ）は、ゲート電極形成膜における第１の素子形成領域の少なくとも一方の端部に位置する領域以外の領域に、第１のｎ型不純物を注入することにより、一方の端部に位置する不純物非注入領域と、ｎ型不純物注入領域とからなる第１のｎ型ゲート電極形成膜を形成する工程であることを特徴とする。
【００６１】
本発明に係る第２の半導体装置の製造方法によると、ＳＲＡＭ部での第１の素子形成領域上のゲート電極形成膜の一部にのみ、第１のｎ型不純物を第１の不純物濃度で導入することにより、第１のｎ型ゲート電極形成膜を形成する一方、ロジック部での第２の素子形成領域上のゲート電極形成膜に、第２のｎ型不純物を第２の不純物濃度で導入することにより、第２のｎ型ゲート電極形成膜を形成する。これにより、ＳＲＡＭ部での第１のｎ型ゲート電極中の第１のｎ型不純物の不純物濃度がロジック部での第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度と比較して低くなるように、第１のｎ型ゲート電極及び第２のｎ型ゲート電極の各々を形成することができる。
【００６２】
本発明に係る第２の半導体装置の製造方法において、工程（ｃ）と工程（ｄ）とは、同一の工程で行い、第１のｎ型不純物と第２のｎ型不純物とは、同一の不純物からなり、第１の不純物濃度と第２の不純物濃度とは、同一の不純物濃度を有することが好ましい。
【００６３】
このようにすると、半導体装置の製造工程数を増加させることなく、第１のｎ型ゲート電極中の第１のｎ型不純物の不純物濃度が第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度と比較して低くなるように、第１のｎ型ゲート電極及び第２のｎ型ゲート電極の各々を形成することができる。
【００６４】
本発明に係る第２の半導体装置の製造方法において、工程（ａ）よりも前に、ＳＲＡＭ部での半導体基板に第１の素子形成領域と第３の素子形成領域とを分離する第１の素子分離領域を形成する工程（ｇ）を更に備え、工程（ａ）は、第３の素子形成領域に第３のゲート絶縁膜を形成する工程を更に含み、工程（ｂ）は、第３のゲート絶縁膜上にゲート電極形成膜を形成する工程を更に含み、工程（ｂ）よりも後であって且つ工程（ｅ）よりも前に、第３の素子形成領域上のゲート電極形成膜に、第１のｐ型不純物を第３の不純物濃度で導入することにより、第１のｐ型ゲート電極形成膜を形成する工程（ｈ）を更に備え、工程（ｅ）は、第１のｐ型ゲート電極形成膜をパターニングすることにより、第１のｐ型ゲート電極を形成する工程を更に含み、工程（ｆ）は、第１のｐ型ゲート電極に含まれる第１のｐ型不純物を拡散させる工程を更に含み、工程（ｅ）は、第１のｎ型ゲート電極と第１のｐ型ゲート電極とが一体に形成されるように、不純物非注入領域とｎ型不純物注入領域とからなる第１のｎ型ゲート電極形成膜及び第１のｐ型ゲート電極形成膜をパターニングする工程であることが好ましい。
【００６５】
このようにすると、前述のように、第１のｎ型ゲート電極中の第１のｎ型不純物の不純物濃度が低くなるように（具体的には、第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度と比較して低くなるように）、第１のｎ型ゲート電極を形成することができる。
【００６６】
そのため、第１のｎ型ゲート電極が第１のｐ型ゲート電極と一体に形成されたＳＲＡＭ部において、熱処理の際に、第１のｎ型ゲート電極中の第１のｎ型不純物が第１のｐ型ゲート電極側の方向へ拡散されて、第１のｎ型ゲート電極と第１のｐ型ゲート電極とのｐｎ境界位置が、第１の素子分離領域上を超えて、第３の素子形成領域の第３のゲート絶縁膜上にまで移動することを防止することができるので、第１のｎ型ゲート電極を有する第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ゲート電極を有する第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することができる。
【００６７】
このため、従来例のように、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の確保を目的に、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させる必要がなく、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができるので、ＳＲＡＭセル面積を縮小化することができる。
【００６８】
本発明に係る第２の半導体装置の製造方法において、工程（ｆ）において、熱処理後における、第１のｎ型ゲート電極と第１のｐ型ゲート電極とのｐｎ境界は、第１の素子分離領域上に位置することが好ましい。
【００６９】
また、本発明に係る第２の半導体装置の製造方法において、工程（ｇ）は、ロジック部での半導体基板に第２の素子形成領域と第４の素子形成領域とを分離する第２の素子分離領域を形成する工程を更に含み、工程（ａ）は、第４の素子形成領域に第４のゲート絶縁膜を形成する工程を更に含み、工程（ｂ）は、第４のゲート絶縁膜上にゲート電極形成膜を形成する工程を更に含み、工程（ｂ）よりも後であって且つ工程（ｅ）よりも前に、第４の素子形成領域上のゲート電極形成膜に、第２のｐ型不純物を第４の不純物濃度で導入することにより、第２のｐ型ゲート電極形成膜を形成する工程（ｉ）を更に備え、工程（ｅ）は、第２のｐ型ゲート電極形成膜をパターニングすることにより、第２のｐ型ゲート電極を形成する工程を更に含み、工程（ｆ）は、第２のｐ型ゲート電極に含まれる第２のｐ型不純物を拡散させる工程を更に含み、工程（ｅ）は、第２のｎ型ゲート電極と第２のｐ型ゲート電極とが一体に形成されるように、第２のｎ型ゲート電極形成膜及び第２のｐ型ゲート電極形成膜をパターニングする工程であることが好ましい。
【００７０】
このようにすると、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保しながら、ロジック部での第２のｎ型ＭＩＳトランジスタを構成する第２のｎ型ゲート電極中の第２のｎ型不純物の不純物濃度、及びロジック部での第２のｐ型ＭＩＳトランジスタを構成する第２のｐ型ゲート電極中の第２のｐ型不純物の不純物濃度の各々を高めることができる。
【００７１】
このため、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化しながら、ロジック部での第２のｎ型ＭＩＳトランジスタ及び第２のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【発明の効果】
【００７２】
本発明に係る半導体装置及びその製造方法によると、ＳＲＡＭ部での第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、第１のｎ型ＭＩＳトランジスタ及び第１のｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することができるため、第１のｎ型ＭＩＳトランジスタと第１のｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができる。加えて、半導体装置の動作速度を決定するロジック部での第２のｎ型ＭＩＳトランジスタ及び第２のｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００７３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００７４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 及び(b) 並びに図３(a) 及び(b) を参照しながら説明する。図１(a) 〜(c) 、図２(a) 及び(b) 並びに図３(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向における要部工程断面図である。
【００７５】
まず、図１(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコンからなる半導体基板１００の上部に、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１を選択的に形成する。このとき、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタの素子形成領域とＳＲＡＭ部用ｐ型ＭＩＳトランジスタの素子形成領域とを分離する素子分離領域１０１におけるゲート幅方向の幅は、ロジック部用ｎ型ＭＩＳトランジスタの素子形成領域とロジック部用ｐ型ＭＩＳトランジスタの素子形成領域とを分離する素子分離領域１０１におけるゲート幅方向の幅に比べて小さく形成する。その後、ＳＲＡＭ部での半導体基板１００におけるｐ型ＭＩＳ形成領域に、ＳＲＡＭ部用ｎ型ウエル領域１０２を形成する一方、ロジック部での半導体基板１００におけるｐ型ＭＩＳ形成領域に、ロジック部用ｎ型ウエル領域１０３を形成する。
【００７６】
その後、ＳＲＡＭ部での半導体基板１００上における素子分離領域１０１に囲まれた素子形成領域（活性領域）に、シリコン酸窒化膜（ＳｉＯＮ膜）からなる膜厚が１．７ｎｍのＳＲＡＭ部用ゲート絶縁膜１０４を形成する一方、ロジック部での半導体基板１００上における素子分離領域１０１に囲まれた素子形成領域（活性領域）に、ＳｉＯＮ膜からなる膜厚が１．７ｎｍのロジック部用ゲート絶縁膜１０５を形成する。その後、減圧ＣＶＤ法により、半導体基板１００上の全面に、ポリシリコン膜からなる膜厚が１００ｎｍのゲート電極形成膜１０６を形成する。
【００７７】
次に、図１(b) に示すように、ロジック部でのｎ型ＭＩＳ形成領域に開口を有するレジストパターン１０７ａをマスクにして、ロジック部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜１０６に、例えばリン等のＮ型不純物を注入することにより、ロジック部用ｎ型ゲート電極形成膜１０９を形成した後、レジストパターン１０７ａを除去する。ここで、ロジック部用ｎ型ゲート電極形成膜１０９へのＮ型不純物の注入（第２のＮ型不純物の注入）は、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が８×１０15 ａｔｏｍｓ／ｃｍ2 の下で行う。
【００７８】
次に、図１(c) に示すように、ロジック部でのｐ型ＭＩＳ形成領域に開口を有するレジストパターン１１０ａをマスクにして、ロジック部でのｐ型ＭＩＳ形成領域上のゲート電極形成膜１０６に、例えばボロン等のＰ型不純物を注入することにより、ロジック部用ｐ型ゲート電極形成膜１１２を形成した後、レジストパターン１１０ａを除去する。ここで、ロジック部用ｐ型ゲート電極形成膜１１２へのＰ型不純物の注入（第４のＰ型不純物の注入）は、例えば注入エネルギーが５ｋｅＶ，注入ドーズ量が３×１０15 ａｔｏｍｓ／ｃｍ2 の下で行う。
【００７９】
次に、図２(a) に示すように、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域に開口を有するレジストパターン１０７ｂをマスクにして、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜１０６に、例えばリン等のＮ型不純物を注入することにより、ＳＲＡＭ部用ｎ型ゲート電極形成膜１０８を形成した後、レジストパターン１０７ｂを除去する。ここで、ＳＲＡＭ部用ｎ型ゲート電極形成膜１０８へのＮ型不純物の注入（第１のＮ型不純物の注入）は、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が４×１０15 ａｔｏｍｓ／ｃｍ2 の下で行う。
【００８０】
次に、図２(b) に示すように、ＳＲＡＭ部でのｐ型ＭＩＳ形成領域に開口を有するレジストパターン１１０ｂをマスクにして、ＳＲＡＭ部でのｐ型ＭＩＳ形成領域上のゲート電極形成膜１０６に、例えばボロン等のＰ型不純物を注入することにより、ＳＲＡＭ部用ｐ型ゲート電極形成膜１１１を形成した後、レジストパターン１１０ｂを除去する。ここで、ＳＲＡＭ部用ｐ型ゲート電極形成膜１１１へのＰ型不純物の注入（第３のＰ型不純物の注入）は、例えば注入エネルギーが５ｋｅＶ，注入ドーズ量が２×１０15 ａｔｏｍｓ／ｃｍ2 の下で行う。
【００８１】
以下に、各導電型不純物の注入条件について示す。
【００８２】
第２のＮ型不純物の注入条件：第２の注入エネルギー＝１０ｋｅＶ
：第２の注入ドーズ量  ＝８×１０15 ａｔｏｍｓ／ｃｍ2
第４のＰ型不純物の注入条件：第４の注入エネルギー＝５ｋｅＶ
：第４の注入ドーズ量  ＝３×１０15 ａｔｏｍｓ／ｃｍ2
第１のＮ型不純物の注入条件：第１の注入エネルギー＝１０ｋｅＶ
：第１の注入ドーズ量  ＝４×１０15 ａｔｏｍｓ／ｃｍ2
第３のＰ型不純物の注入条件：第３の注入エネルギー＝５ｋｅＶ
：第３の注入ドーズ量  ＝２×１０15 ａｔｏｍｓ／ｃｍ2
次に、図３(a) に示すように、ロジック部用ｎ型ゲート電極形成膜１０９，ロジック部用ｐ型ゲート電極形成膜１１２，ＳＲＡＭ部用ｎ型ゲート電極形成膜１０８，及びＳＲＡＭ部用ｎ型ゲート電極形成膜１１１の各々をパターニングすることにより、ロジック部用ｎ型ゲート電極１０９Ａ，ロジック部用ｐ型ゲート電極１１２Ａ，ＳＲＡＭ部用ｎ型ゲート電極１０８Ａ，及びＳＲＡＭ部用ｐ型ゲート電極１１１Ａの各々を形成する。ここで、図３(a) に示すように、ロジック部用ｎ型ゲート電極１０９Ａとロジック部用ｐ型ゲート電極１１２Ａとは一体に形成されていると共に、ＳＲＡＭ部用ｎ型ゲート電極１０８ＡとＳＲＡＭ部用ｐ型ゲート電極１１１Ａとは一体に形成されている。そして、ＳＲＡＭ部用ｎ型ゲート電極１０８Ａ及びＳＲＡＭ部用ｐ型ゲート電極１１１Ａは、ロジック部用ｎ型ゲート電極１０９Ａ及びロジック部用ｐ型ゲート電極１１２Ａに比べてそれぞれゲート幅方向の幅が小さく形成されている。
【００８３】
次に、図３(b) に示すように、既知の方法を用いて、各導電型ＭＩＳトランジスタを構成するエクステンション領域（図示せず），サイドウォール（図示せず），及びソース・ドレイン領域（図示せず）の各々を自己整合的に形成する。
【００８４】
このとき、例えばソース・ドレイン領域への活性化アニール等の熱処理の際に、一体に形成されてなるロジック部用ｎ型ゲート電極１０９Ａ及びロジック部用ｐ型ゲート電極１１２Ａ中に、ロジック部用ｎ型ゲート電極１０９Ａ中のリン及びロジック部用ｐ型ゲート電極１１２Ａ中のボロンの各々が相互に拡散すると共に、一体に形成されてなるＳＲＡＭ部用ｎ型ゲート電極１０８Ａ及びＳＲＡＭ部用ｐ型ゲート電極１１１Ａ中に、ＳＲＡＭ部用ｎ型ゲート電極１０８Ａ中のリン及びＳＲＡＭ部用ｐ型ゲート電極１１１Ａ中のボロンの各々が相互に拡散する。
【００８５】
ここで、一般的に、リンの拡散速度はボロンの拡散速度と比較して速い。そのため、各ｎ型ゲート電極１０９Ａ，１０８Ａ中のリンが、各ｐ型ゲート電極１１２Ａ，１１１Ａ側の方向へ拡散される量は、各ｐ型ゲート電極１１２Ａ，１１１Ａ中のボロンが、各ｎ型ゲート電極１０９Ａ，１０８Ａ側の方向へ拡散される量よりも多い。
【００８６】
このため、ロジック部用ｎ型ゲート電極１０９Ａとロジック部用ｐ型ゲート電極１１２Ａとのｐｎ境界位置は、ロジック部用ｐ型ゲート電極１１２Ａ側の方向（図３(b) に示すＤｌ参照）へ移動すると共に、ＳＲＡＭ部用ｎ型ゲート電極１０８ＡとＳＲＡＭ部用ｐ型ゲート電極１１１Ａとのｐｎ境界位置は、ＳＲＡＭ部用ｐ型ゲート電極１１１Ａ側の方向（図３(b) に示すＤｓ参照）へ移動する。
【００８７】
このようにして、図３(b) に示すように、ロジック部での半導体基板１００上に、ロジック部用ゲート絶縁膜１０５を介して形成されたロジック部用ｎ型ゲート電極１０９Ｂを有するロジック部用ｎ型ＭＩＳトランジスタ、及びロジック部用ゲート絶縁膜１０５を介して形成されたロジック部用ｐ型ゲート電極１１２Ｂを有するロジック部用ｐ型ＭＩＳトランジスタの各々を形成する。一方、ＳＲＡＭ部での半導体基板１００上に、ＳＲＡＭ部用ゲート絶縁膜１０４を介して形成されたＳＲＡＭ部用ｎ型ゲート電極１０８Ｂを有するＳＲＡＭ部用ｎ型ＭＩＳトランジスタ、及びＳＲＡＭ部用ゲート絶縁膜１０４を介して形成されたＳＲＡＭ部用ｐ型ゲート電極１１１Ｂを有するＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々を形成する。このとき、ロジック部用ｎ型ゲート電極１０９Ｂとロジック部用ｐ型ゲート電極１１２Ｂとのｐｎ境界は、ロジック部用ｎ型ＭＩＳトランジスタの素子形成領域とロジック部用ｐ型ＭＩＳトランジスタの素子形成領域との間の素子分離領域１０１上に位置し、ＳＲＡＭ部用ｎ型ゲート電極１０８ＢとＳＲＡＭ部用ｐ型ゲート電極１１１Ｂとのｐｎ境界は、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタの素子形成領域とＳＲＡＭ部用ｐ型ＭＩＳトランジスタの素子形成領域との間の素子分離領域１０１上に位置する。
【００８８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００８９】
本実施形態では、ＳＲＡＭ部用ｎ型ゲート電極１０８Ｂ中のリン濃度が、ロジック部用ｎ型ゲート電極１０９Ｂ中のリン濃度と比較して低くなるように、ＳＲＡＭ部用ｎ型ゲート電極形成膜１０８へのリンの第１の注入ドーズ量（例えば４×１０15 ａｔｏｍｓ／ｃｍ2 ）を、ロジック部用ｎ型ゲート電極形成膜１０９へのリンの第２の注入ドーズ量（例えば８×１０15 ａｔｏｍｓ／ｃｍ2 ）と比較して少なくする。
【００９０】
これにより、図３(b) に示すように、ＳＲＡＭ部用ｎ型ゲート電極１０８ＢとＳＲＡＭ部用ｐ型ゲート電極１１１Ｂとのｐｎ境界位置が移動した距離（図３(b) に示すＤｓ参照）を、ロジック部用ｎ型ゲート電極１０９Ｂとロジック部用ｐ型ゲート電極１１２Ｂとのｐｎ境界位置が移動した距離（図３(b) に示すＤｌ参照）と比較して縮めることができる。
【００９１】
ここで、距離Ｄｓとは、ソース・ドレイン領域の活性化アニール前におけるＳＲＡＭ部用ｎ型ゲート電極１０８ＡとＳＲＡＭ部用ｐ型ゲート電極１１１Ａとのｐｎ境界位置からソース・ドレイン領域の活性化アニール後におけるＳＲＡＭ部用ｎ型ゲート電極１０８ＢとＳＲＡＭ部用ｐ型ゲート電極１１１Ｂとのｐｎ境界位置までの距離をいう。同様に、距離Ｄｌとは、ソース・ドレイン領域の活性化アニール前におけるロジック部用ｎ型ゲート電極１０９ＡとＳＲＡＭ部用ｐ型ゲート電極１１２Ａとのｐｎ境界位置からソース・ドレイン領域の活性化アニール後におけるロジック部用ｎ型ゲート電極１０９ＢとＳＲＡＭ部用ｐ型ゲート電極１１２Ｂとのｐｎ境界位置までの距離をいう。
【００９２】
そのため、ＳＲＡＭ部用ｎ型ゲート電極１０８Ａ中のリンが、ＳＲＡＭ部用ｐ型ゲート電極１１１Ａ側の方向へ拡散されて、ＳＲＡＭ部用ｎ型ゲート電極１０８ＢとＳＲＡＭ部用ｐ型ゲート電極１１１Ｂとのｐｎ境界位置が、素子分離領域１０１上を超えて、ＳＲＡＭ部用ｎ型ウエル領域２０２上に位置するＳＲＡＭ部用ゲート絶縁膜１０４上にまで移動することを防止することができるので、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することができる。
【００９３】
このため、従来例のように、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の確保を目的に、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させる必要がなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができるので、ＳＲＡＭセル面積を縮小化することができる。
【００９４】
加えて、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保しながら、ロジック部用ｎ型ゲート電極１０９Ｂ中の不純物濃度、及びロジック部用ｐ型ゲート電極１１２Ｂ中の不純物濃度の各々を高めることができる。
【００９５】
このため、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化しながら、ロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【００９６】
以上のように、本実施形態によると、ＳＲＡＭ部用ｎ型ゲート電極形成膜１０８へのＮ型不純物の注入ドーズ量を、ロジック部用ｎ型ゲート電極形成膜１０９へのＮ型不純物の注入ドーズ量と比較して少なくすることにより、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができる。加えて、半導体装置の動作速度を決定するロジック部でのロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【００９７】
尚、第１の実施形態では、ロジック部用ｎ型ゲート電極形成膜１０９への第２のＮ型不純物注入工程（図１(b) 参照）、ロジック部用ｐ型ゲート電極形成膜１１２への第４のＰ型不純物注入工程（図１(c) 参照）、ＳＲＡＭ部用ｎ型ゲート電極形成膜１０８への第１のＮ型不純物注入工程（図２(a) 参照）、及びＳＲＡＭ部用ｐ型ゲート電極形成膜１１１への第３のＰ型不純物注入工程（図２(b) 参照）の各々を別々の工程で行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００９８】
例えば、半導体装置の製造工程数の削減を目的に、ロジック部用ｐ型ゲート電極形成膜１１２への第４のＰ型不純物注入工程及びＳＲＡＭ部用ｐ型ゲート電極形成膜１１１への第３のＰ型不純物注入工程を同一の工程で行っても良い。
【００９９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図４(a) 〜(c) 並びに図５(a) 及び(b) を参照しながら説明する。図４(a) 〜(c) 並びに図５(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示すゲート幅方向における要部工程断面図である。
【０１００】
まず、図４(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコンからなる半導体基板２００の上部に、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域２０１を選択的に形成する。このとき、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタの素子形成領域とＳＲＡＭ部用ｐ型ＭＩＳトランジスタの素子形成領域とを分離する素子分離領域２０１におけるゲート幅方向の幅は、ロジック部用ｎ型ＭＩＳトランジスタの素子形成領域とロジック部用ｐ型ＭＩＳトランジスタの素子形成領域とを分離する素子分離領域２０１におけるゲート幅方向の幅に比べて小さく形成する。その後、ＳＲＡＭ部での半導体基板２００におけるｐ型ＭＩＳ形成領域に、ＳＲＡＭ部用ｎ型ウエル領域２０２を形成する一方、ロジック部での半導体基板２００におけるｐ型ＭＩＳ形成領域に、ロジック部用ｎ型ウエル領域２０３を形成する。
【０１０１】
その後、ＳＲＡＭ部での半導体基板２００上における素子分離領域２０１に囲まれた素子形成領域（活性領域）に、シリコン酸窒化膜（ＳｉＯＮ膜）からなる膜厚が１．７ｎｍのＳＲＡＭ部用ゲート絶縁膜２０４を形成する一方、ロジック部での半導体基板２００上における素子分離領域２０１に囲まれた素子形成領域（活性領域）に、ＳｉＯＮ膜からなる膜厚が１．７ｎｍのロジック部用ゲート絶縁膜２０５を形成する。その後、減圧ＣＶＤ法により、半導体基板２００上の全面に、ポリシリコン膜からなる膜厚が１００ｎｍのゲート電極形成膜２０６を形成する。
【０１０２】
次に、図４(b) に示すように、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域の一部、及びロジック部でのｎ型ＭＩＳ形成領域の各々に開口を有するレジストパターン２０７をマスクにして、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６の一部、及びロジック部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６の各々に、例えばリン等のＮ型不純物を注入することにより、ＳＲＡＭ部用ｎ型ゲート電極形成膜２０８、及びロジック部用ｎ型ゲート電極形成膜２０９の各々を形成した後、レジストパターン２０７を除去する。ここで、ＳＲＡＭ部用ｎ型ゲート電極形成膜２０８へのＮ型不純物の注入（第１のＮ型不純物の注入）、及びロジック部用ｎ型ゲート電極形成膜２０９へのＮ型不純物の注入（第２のＮ型不純物の注入）は、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が８×１０15 ａｔｏｍｓ／ｃｍ2 の注入条件の下で行う。このように、本実施形態では、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６の一部にのみ、第１のＮ型不純物を注入する。
【０１０３】
次に、図４(c) に示すように、ＳＲＡＭ部でのｐ型ＭＩＳ形成領域、及びロジック部でのｐ型ＭＩＳ形成領域の各々に開口を有するレジストパターン２１０をマスクにして、ＳＲＡＭ部でのｐ型ＭＩＳ形成領域上のゲート電極形成膜２０６、及びロジック部でのｐ型ＭＩＳ形成領域上のゲート電極形成膜２０６の各々に、例えばボロン等のＰ型不純物を注入することにより、ＳＲＡＭ部用ｐ型ゲート電極形成膜２１１、及びロジック部用ｐ型ゲート電極形成膜２１２の各々を形成した後、レジストパターン２１０を除去する。ここで、ＳＲＡＭ部用ｐ型ゲート電極形成膜２１１へのＰ型不純物の注入（第３のＰ型不純物の注入）、及びロジック部用ｐ型ゲート電極形成膜２１２へのＰ型不純物の注入（第４のＰ型不純物の注入）は、例えば注入エネルギーが５ｋｅＶ，注入ドーズ量が３×１０15 ａｔｏｍｓ／ｃｍ2 の注入条件の下で行う。
【０１０４】
このように、本実施形態では、図４(c) に示すように、ＳＲＡＭ部用ｐ型ゲート電極形成膜２１１とＳＲＡＭ部用ｎ型ゲート電極形成膜２０８との間に、アンドープ型のＳＲＡＭ部用ゲート電極形成膜２０６ａが介在するように、図４(b) に示す工程において、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６の一部にのみ、第１のＮ型不純物を注入する。
【０１０５】
以下に、各導電型不純物の注入条件について示す。
【０１０６】
第１のＮ型不純物の注入条件：第１の注入エネルギー＝１０ｋｅＶ
：第１の注入ドーズ量  ＝８×１０15 ａｔｏｍｓ／ｃｍ2
第２のＮ型不純物の注入条件：第２の注入エネルギー＝１０ｋｅＶ
：第２の注入ドーズ量  ＝８×１０15 ａｔｏｍｓ／ｃｍ2
第３のＰ型不純物の注入条件：第３の注入エネルギー＝５ｋｅＶ
：第３の注入ドーズ量  ＝３×１０15 ａｔｏｍｓ／ｃｍ2
第４のＰ型不純物の注入条件：第４の注入エネルギー＝５ｋｅＶ
：第４の注入ドーズ量  ＝３×１０15 ａｔｏｍｓ／ｃｍ2
次に、図５(a) に示すように、ＳＲＡＭ部用ゲート電極形成膜２０６ａ及びＳＲＡＭ部用ｎ型ゲート電極形成膜２０８，ＳＲＡＭ部用ｐ型ゲート電極形成膜２１１，ロジック部用ｎ型ゲート電極形成膜２０９，並びにロジック部用ｐ型ゲート電極形成膜２１２の各々をパターニングすることにより、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａ，ＳＲＡＭ部用ｐ型ゲート電極２１１Ａ，ロジック部用ｎ型ゲート電極２０９Ａ，及びロジック部用ｐ型ゲート電極２１２Ａの各々を形成する。
【０１０７】
ここで、図５(a) に示すように、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａは、ＳＲＡＭ部用ｐ型ゲート電極２１１Ａと隣接する側の端部に位置する不純物非注入領域２０６ｂと、ｎ型不純物注入領域２０８ｂとを有している。また、ここで、図５(a) に示すように、ＳＲＡＭ部用ｎ型ゲート電極２０８ＡとＳＲＡＭ部用ｐ型ゲート電極２１１Ａとは一体に形成されていると共に、ロジック部用ｎ型ゲート電極２０９Ａとロジック部用ｐ型ゲート電極２１２Ａとは一体に形成されている。そして、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａ及びＳＲＡＭ部用ｐ型ゲート電極２１１Ａは、ロジック部用ｎ型ゲート電極２０９Ａ及びロジック部用ｐ型ゲート電極２１２Ａに比べてそれぞれゲート幅方向の幅が小さく形成されている。
【０１０８】
次に、図５(b) に示すように、既知の方法を用いて、各導電型ＭＩＳトランジスタを構成するエクステンション領域，サイドウォール（図示せず），及びソース・ドレイン領域の各々を自己整合的に形成する。
【０１０９】
このとき、例えばソース・ドレイン領域への活性化アニール等の熱処理の際に、一体に形成されてなるＳＲＡＭ部用ｎ型ゲート電極２０８Ａ及びＳＲＡＭ部用ｐ型ゲート電極２１１Ａ中に、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａを構成するｎ型不純物注入領域２０８ｂ中のリン、及びＳＲＡＭ部用ｐ型ゲート電極２１１Ａ中のボロンの各々が相互に拡散する。一方、一体に形成されてなるロジック部用ｎ型ゲート電極２０９Ａ及びロジック部用ｐ型ゲート電極２１２Ａ中に、ロジック部用ｎ型ゲート電極２０９Ａ中のリン、及びロジック部用ｐ型ゲート電極２１２Ａ中のボロンの各々が相互に拡散する。ここで、熱処理として例えばＲＴＡ処理を採用し、ＲＴＡ処理は、例えば９００℃，３０秒間の条件の下で行う。
【０１１０】
ここで、一般的に、リンの拡散速度はボロンの拡散速度と比較して速い。そのため、各ｎ型ゲート電極２０８Ａ，２０９Ａ中のリンが、各ｐ型ゲート電極２１１Ａ，２１２Ａ側の方向へ拡散される量は、各ｐ型ゲート電極２１１Ａ，２１２Ａ中のボロンが、各ｎ型ゲート電極２０８Ａ，２０９Ａ側の方向へ拡散される量よりも多い。
【０１１１】
このため、ＳＲＡＭ部用ｎ型ゲート電極２０８ＡとＳＲＡＭ部用ｐ型ゲート電極２１１Ａとのｐｎ境界位置は、ＳＲＡＭ部用ｐ型ゲート電極２１１Ａ側の方向（図５(b) に示すＤｓ参照）へ移動すると共に、ロジック部用ｎ型ゲート電極２０９Ａとロジック部用ｐ型ゲート電極２１２Ａとのｐｎ境界位置は、ロジック部用ｐ型ゲート電極２１２Ａ側の方向（図５(b) に示すＤｌ参照）へ移動する。
【０１１２】
このようにして、図５(b) に示すように、ＳＲＡＭ部での半導体基板２００上に、ＳＲＡＭ部用ゲート絶縁膜２０４を介して形成されたＳＲＡＭ部用ｎ型ゲート電極２０８Ｂを有するＳＲＡＭ部用ｎ型ＭＩＳトランジスタ、及びＳＲＡＭ部用ゲート絶縁膜２０４を介して形成されたＳＲＡＭ部用ｐ型ゲート電極２１１Ｂを有するＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々を形成する。一方、ロジック部での半導体基板２００上に、ロジック部用ゲート絶縁膜２０５を介して形成されたロジック部用ｎ型ゲート電極２０９Ｂを有するロジック部用ｎ型ＭＩＳトランジスタ、及びロジック部用ゲート絶縁膜２０５を介して形成されたロジック部用ｐ型ゲート電極２１２Ｂを有するロジック部用ｐ型ＭＩＳトランジスタの各々を形成する。このとき、ロジック部用ｎ型ゲート電極２０９Ｂとロジック部用ｐ型ゲート電極２１２Ｂとのｐｎ境界は、ロジック部用ｎ型ＭＩＳトランジスタの素子形成領域とロジック部用ｐ型ＭＩＳトランジスタの素子形成領域との間の素子分離領域２０１上に位置し、ＳＲＡＭ部用ｎ型ゲート電極２０８ＢとＳＲＡＭ部用ｐ型ゲート電極２１１Ｂとのｐｎ境界は、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタの素子形成領域とＳＲＡＭ部用ｐ型ＭＩＳトランジスタの素子形成領域との間の素子分離領域２０１上に位置する。
【０１１３】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１１４】
本実施形態では、ＳＲＡＭ部用ｎ型ゲート電極２０８Ｂ中のリン濃度が、ロジック部用ｎ型ゲート電極２０９Ｂ中のリン濃度と比較して低くなるように、図４(b) に示す工程において、ロジック部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６に、リンを注入するのに対し、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６の一部にのみ、リンを注入する。
【０１１５】
これにより、図５(b) に示す工程において、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａを構成するｎ型不純物注入領域２０８ｂ中のリンを、不純物非注入領域２０６ｂ中に拡散させることができる。そのため、ＳＲＡＭ部用ｐ型ゲート電極２１１Ａ中に、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａ中のリンが拡散されることがあっても、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａ中のリンを、直接的ではなく間接的に、ＳＲＡＭ部用ｐ型ゲート電極２１１Ａ中に拡散させることができる。
【０１１６】
そのため、ＳＲＡＭ部用ｎ型ゲート電極２０８Ａ中のリンが、ＳＲＡＭ部用ｐ型ゲート電極２１１Ａ側の方向へ拡散されて、ＳＲＡＭ部用ｎ型ゲート電極２０８ＢとＳＲＡＭ部用ｐ型ゲート電極２１１Ｂとのｐｎ境界位置が、素子分離領域２０１上を越えて、ＳＲＡＭ部用ｎ型ウエル領域２０２上に位置するＳＲＡＭ部用ゲート絶縁膜２０４上にまで移動することを防止することができるので、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保することができる。
【０１１７】
このため、従来例のように、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の確保を目的に、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させる必要がなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができるので、ＳＲＡＭセル面積を縮小化することができる。
【０１１８】
加えて、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保しながら、ロジック部用ｎ型ゲート電極２０９Ｂ中の不純物濃度、及びロジック部用ｐ型ゲート電極２１２Ｂ中の不純物濃度の各々を高めることができる。
【０１１９】
このため、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化しながら、ロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【０１２０】
以上のように、本実施形態によると、図４(b) に示す工程において、ＳＲＡＭ部でのｎ型ＭＩＳ形成領域上のゲート電極形成膜２０６の一部にのみ、Ｎ型不純物を注入することにより、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化することができる。加えて、半導体装置の動作速度を決定するロジック部でのロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができる。
【０１２１】
尚、第１及び第２の実施形態では、各導電型ＭＩＳトランジスタを構成するゲート絶縁膜としてＳｉＯＮ膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＨｆＳｉＯＮ膜等のＨｉｇｈ−ｋ膜を用いても良い。
【０１２２】
尚、第１及び第２の実施形態では、各導電型ＭＩＳトランジスタを構成するゲート電極として表面がシリサイド化されたポリシリコン電極を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ゲート電極として例えば全てがシリサイド化されたＦＵＳＩ（Ｆull Ｓilicided）電極を用いても良い。
【０１２３】
すなわち、第１及び第２の実施形態では、ポリシリコン電極とＳｉＯＮ膜との組み合わせにおいて、ロジック部用ゲート電極中の不純物を増加させることにより、ロジック部用ゲート絶縁膜の電気的な薄膜化を図ることによって、ロジック部用ＭＩＳトランジスタのトランジスタ特性の向上を図る場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えばＦＵＳＩゲート電極とＨｉｇｈ−ｋ膜又はＳｉＯＮ膜との組み合わせにおいて、ロジック部用ゲート電極中の不純物を増加させることにより、ロジック部用ＭＩＳトランジスタの閾値電圧の制御を行うことによって、ロジック部用ＭＩＳトランジスタのトランジスタ特性の向上を図っても良い。
【産業上の利用可能性】
【０１２４】
本発明は、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を縮小化しながら、ロジック部用ｎ型ＭＩＳトランジスタ及びロジック部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性の向上を図ることができるので、ＳＲＡＭ部とロジック部とを有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１２５】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図２】(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図３】(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図５】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図６】(a) 〜(c) は、従来例に係る半導体装置の製造方法について示す要部工程断面図である。
【図７】(a) 及び(b) は、従来例に係る半導体装置の製造方法について示す要部工程断面図である。
【符号の説明】
【０１２６】
１００，２００    半導体基板
１０１，２０１    素子分離領域
１０２，２０２    ＳＲＡＭ部用ｎ型ウエル領域
１０３，２０３    ロジック部用ｎ型ウエル領域
１０４，２０４    ＳＲＡＭ部用ゲート絶縁膜
１０５，２０５    ロジック部用ゲート絶縁膜
１０６，２０６    ゲート電極形成膜
１０７ａ，１０７ｂ，２０７    レジストパターン
１０８，２０８    ＳＲＡＭ部用ｎ型ゲート電極形成膜
１０９，２０９    ロジック部用ｎ型ゲート電極形成膜
２０６ａ          ＳＲＡＭ部用ゲート電極形成膜
１１０ａ，１１０ｂ，２１０    レジストパターン
１１１，２１１    ＳＲＡＭ部用ｐ型ゲート電極形成膜
１１２，２１２    ロジック部用ｐ型ゲート電極形成膜
１０８Ａ，１０８Ｂ，２０８Ａ，２０８Ｂ    ＳＲＡＭ部用ｎ型ゲート電極
１０９Ａ，１０９Ｂ，２０９Ａ，２０９Ｂ    ロジック部用ｎ型ゲート電極
２０６ｂ    不純物非注入領域
２０８ｂ    ｎ型不純物注入領域
１１１Ａ，１１１Ｂ，２１１Ａ，２１１Ｂ    ＳＲＡＭ部用ｐ型ゲート電極
１１２Ａ，１１２Ｂ，２１２Ａ，２１２Ｂ    ロジック部用ｐ型ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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