(57)【要約】【課題】電流消費が少ないチャージポンプ回路を提供する。【解決手段】クロック信号に応答して電源電圧を他の電圧に変換するキャパシタ（１１〜１４）と、キャパシタ（１１〜１４）によって変換された変換電圧を出力する出力端（８）とを具備するチャージポンプ回路（２）を構成する。ここにおいて、キャパシタ（１１〜１４）は、基板に構成された第１ウェル（２２）と、第１ウェルに構成された第２ウェル（２４）と、第２ウェル（２４）に構成されクロック信号を受ける第１拡散層（２６）と第２拡散層（２７）と、その間に構成されたチャネル領域（３１）と、チャネル領域（３１）の上層に構成された誘電体（２９）に蓄積された電荷を変換電圧として出力端（８）に供給する電極（３０）とを含む。そして、出力端（８）と第１ウェル（２２）とを接続し、電極（３０）を介して供給される変換電圧を第１ウェル（２２）に印加する。【選択図】図３
2008125265.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に応答して電源電圧を他の電圧に変換するキャパシタと、
前記キャパシタによって変換された変換電圧を出力する出力端と、
を具備し、
前記キャパシタは、
基板に構成された第１ウェルと、
前記第１ウェルに構成された第２ウェルと、
前記第２ウェルに構成され、前記クロック信号を受ける第１拡散層と、
前記第２ウェルに構成され、前記クロック信号を受ける第２拡散層と、
前記第１拡散層と前記第２拡散層との間に構成され、前記クロック信号に応答してチャネルを形成するチャネル領域と、
誘電体を介して前記チャネル領域の上層に構成され、前記誘電体に蓄積された電荷を前記変換電圧として前記出力端に供給する電極と
を含み、
前記出力端は、前記第１ウェルに接続され、
前記電極を介して供給される前記変換電圧を前記第１ウェルに印加する
チャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路において、
前記クロック信号は、非反転クロック信号と反転クロック信号とを含み、
前記キャパシタは、
前記非反転クロック信号を受ける第１キャパシタと、
前記反転クロック信号を受ける第２キャパシタと
を含み、
前記第１キャパシタと前記第２キャパシタは、ダイオードを介して接続される
チャージポンプ回路。
【請求項３】
請求項２に記載のチャージポンプ回路において、
前記第２ウェルは、さらに、第３拡散層を含み、
前記第３拡散層は、
前記第１拡散層または前記第２拡散層の多数キャリアと異なる極性の多数キャリアを有する
チャージポンプ回路。
【請求項４】
請求項３に記載のチャージポンプ回路において、
前記第１キャパシタは、
前記非反転クロック信号を受ける第１クロック受信端と、
前記ダイオードのアノードに接続される第１昇圧ノードと
を含み、
前記第２キャパシタは、
前記反転クロック信号を受ける第２クロック受信端と、
前記ダイオードのカソードに接続される第２昇圧ノードと
を含む
チャージポンプ回路。
【請求項５】
請求項４に記載のチャージポンプ回路において、
前記基板は、Ｐ型半導体基板で構成され、
前記第１ウェルは、Ｎウェルで構成され、
前記第２ウェルは、Ｐウェルで構成され、
前記第１拡散層または前記第２拡散層は、Ｎ＋拡散層で構成され、
前記第３拡散層は、Ｐ＋拡散層で構成される
チャージポンプ回路。
【請求項６】
電源電圧を供給する電源装置と、
前記電源電圧を昇圧した昇圧電圧を生成するチャージポンプ回路と、
クロック信号を供給する発振回路と、
前記変換電圧を出力する出力端と
を具備し、
前記チャージポンプ回路は、
前記クロック信号に応答して電源電圧を他の電圧に変換するキャパシタを備え、
前記キャパシタは、
基板に構成された第１ウェルと、
前記第１ウェルに構成された第２ウェルと、
前記第２ウェルに構成され、前記クロック信号を受ける第１拡散層と、
前記第２ウェルに構成され、前記クロック信号を受ける第２拡散層と、
前記第１拡散層と前記第２拡散層との間に構成され、前記クロック信号に応答してチャネルを形成するチャネル領域と、
誘電体を介して前記チャネル領域の上層に構成され、前記誘電体に蓄積された電荷を前記変換電圧として前記出力端に供給する電極と
を含み、
前記出力端は、前記第１ウェルに接続され、
前記電極を介して供給される前記変換電圧を前記第１ウェルに印加する
昇圧回路
【請求項７】
クロック信号に応答して電源電圧を昇圧して昇圧電圧を生成するチャージポンプ回路に用いられるキャパシタであって、
前記キャパシタは、
基板に構成された第１ウェルと、
前記第１ウェルに構成された第２ウェルと、
前記第２ウェルに構成され、前記クロック信号を受ける第１拡散層と、
前記第２ウェルに構成され、前記クロック信号を受ける第２拡散層と、
前記第１拡散層と前記第２拡散層との間に構成され、前記クロック信号に応答してチャネルを形成するチャネル領域と、
誘電体を介して前記チャネル領域の上層に構成され、前記誘電体に蓄積された電荷を前記変換電圧として前記出力端に供給する電極と
を含み、
前記第１ウェルは、
前記チャージポンプの出力端に接続され、
前記電極を介して出力する前記昇圧電圧を、前記出力端を介して供給される
キャパシタ。
【請求項８】
非反転クロック信号に応答して電荷を蓄積する第１キャパシタと、
反転クロック信号に応答して電荷を蓄積する第２キャパシタと、
電源に接続されたアノードと前記第１キャパシタに接続されるカソードとを有する第１ダイオードと、
前記第１キャパシタと前記第２キャパシタとの間に設けられた第２ダイオードと、
前記第２キャパシタから供給される変換電圧を出力する出力端と、
を具備し、
前記第１キャパシタと前記第２キャパシタの各々は、
Ｐ型半導体基板に構成されたＮウェルと、
前記Ｎウェルに構成されたＰウェルと、
前記Ｐウェルに構成され、前記クロック信号を受ける第１Ｎ＋拡散層と、
前記Ｐウェルに構成され、前記クロック信号を受ける第２Ｎ＋拡散層と、
前記Ｐウェルに構成され、前記クロック信号を受ける第１Ｐ＋拡散層と、
前記第１Ｎ＋拡散層と前記第２Ｎ＋拡散層との間に構成され、前記クロック信号に応答してチャネルを形成するチャネル領域と、
誘電体を介して前記チャネル領域の上層に構成され、前記誘電体に蓄積された電荷を前記変換電圧として前記出力端に供給する電極と、
前記Ｎウェルに構成された第３Ｎ＋拡散層と、
を含み、
前記Ｐ型半導体基板は、
第２Ｐ＋拡散層を備え、前記第２Ｐ＋拡散層を介して接地線に接続され、
前記出力端は、前記第３Ｎ＋拡散層に接続され、
前記電極を介して供給される前記変換電圧を前記第３Ｎ＋拡散層に印加する
チャージポンプ回路。
【請求項９】
請求項８に記載のチャージポンプ回路において、さらに、
前記非反転クロック信号に応答して電荷を蓄積する第３キャパシタと、
前記反転クロック信号に応答して電荷を蓄積する第４キャパシタと、
前記第２キャパシタと前記第３キャパシタとの間に設けられた第３ダイオードと、
前記第３キャパシタと前記第４キャパシタとの間に設けられた第４ダイオードと
前記第４キャパシタと前記出力端との間に設けられた第５ダイオードと、
を具備し、
前記第３キャパシタと前記第４キャパシタの各々は、
前記Ｐ型半導体基板に構成されたＮウェルと、
前記Ｎウェルに構成されたＰウェルと、
前記Ｐウェルに構成され、前記クロック信号を受ける第１Ｎ＋拡散層と、
前記Ｐウェルに構成され、前記クロック信号を受ける第２Ｎ＋拡散層と、
前記Ｐウェルに構成され、前記クロック信号を受ける第１Ｐ＋拡散層と、
前記第１Ｎ＋拡散層と前記第２Ｎ＋拡散層との間に構成され、前記クロック信号に応答してチャネルを形成するチャネル領域と、
誘電体を介して前記チャネル領域の上層に構成され、前記誘電体に蓄積された電荷を前記変換電圧として前記出力端に供給する電極と、
前記Ｎウェルに構成された第３Ｎ＋拡散層と、
を含み、
前記出力端は、前記第３Ｎ＋拡散層に接続され、
前記第４キャパシタから供給される変換電圧を前記第３Ｎ＋拡散層に印加する
チャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路に関する。
【背景技術】
【０００２】
半導体技術の進歩に伴って、様々な半導体装置が普及してきている。現在普及している半導体装置には、その装置に搭載された電源装置が供する電源電圧以上の電圧を要求する回路ブロックを備えているものが存在する。例えば、不揮発性の半導体記憶装置などは、データの書き込み時およびデータの消去時に電源電圧以上の高電圧が用いられる。そのような半導体記憶装置には、高電圧を供給するための昇圧回路が備えられている。半導体記憶装置に搭載される昇圧回路には、複数のキャパシタを備えるチャージポンプ回路が搭載されている（例えば、特許文献１参照）。
【０００３】
図１は、特許文献１（特開平９−２６６２８１号公報）に記載されているチャージポンプ回路に用いられているキャパシタの構成を示す断面図である。図１を参照すると、特許文献１に記載のキャパシタは、昇圧回路を構成するＭＯＳキャパシタをトリプルウェル構造を有するｎＭＯＳトランジスタによって構成している。特許文献１に記載の技術では、ＭＯＳキャパシタのゲート電極１３０が昇圧回路の昇圧ノードに接続されている。また、ＭＯＳキャパシタのｎ＋領域１２６、ｎ＋領域１２７およびｐ型ウェル１２４がクロック信号ＣＬＫ（またはその反転信号／ＣＬＫ）の入力端子に接続されている。
【０００４】
ここにおいて、特許文献１に記載の技術では、ｎ型ウェル１２２に電源電圧Ｖddを印加し、Ｐ基板１２１に基準電圧ＶSSを印加している。それによって、ＭＯＳキャパシタにｐｎ接合電流が流れることを抑制している。特許文献１に記載の技術では、ＭＯＳキャパシタの容量Ｃがゲート／ソース電位Ｖgsに依存しない。そのため、昇圧回路の低電源電圧化ができ、昇圧回路の効率の改善および開発コストの低減を図ることが可能となる。
【０００５】
【特許文献１】特開平９−２６６２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、図１に示されているチャージポンプ用ＭＯＳキャパシタは、ｎ型ウェル１２２と電源電圧Ｖｄｄとが接続されている。このとき、ｐ型ウェル１２４には、電源電圧Ｖｄｄと基準電圧ＶＳＳとが交互に印加される。ｐ型ウェル１２４の電位が電源電圧Ｖｄｄとなるときには、ｎ型ウェル１２２とｐ型ウェル１２４の間の寄生容量が増大する。例えば、ｎ型ウェル１２２に５Ｖの電源電圧ＶＤＤを供給した場合には、ｐ型ウェル１２４が電源電圧ＶＤＤになった場合に、ｎ型ウェル１２２とｐ型ウェル１２４と間の空乏層の広がりが小さくなる。そのため、ｎ型ウェル１２２とｐ型ウェル１２４と間の寄生容量が増大してしまう。従来のチャージポンプ用ＭＯＳキャパシタでは、この寄生容量に起因する電源の消費電流が増大するという問題があった。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
上記課題を解決するために、クロック信号に応答して電源電圧を他の電圧に変換するキャパシタ（１１、１２、１３、１４）と、前記キャパシタ（１１、１２、１３、１４）によって変換された変換電圧を出力する出力端（８）とを具備するチャージポンプ回路（２）を構成する。ここにおいて、前記キャパシタ（１１、１２、１３、１４）は、基板に構成された第１ウェル（２２）と、前記第１ウェルに構成された第２ウェル（２４）と、前記第２ウェル（２４）に構成された前記クロック信号を受ける第１拡散層（２６）と、前記第２ウェル（２４）に構成された前記クロック信号を受ける第２拡散層（２７）と、前記第１拡散層（２６）と前記第２拡散層（２７）との間に構成され前記クロック信号に応答してチャネルを形成するチャネル領域（３１）と、誘電体（２９）を介して前記チャネル領域（３１）の上層に構成され、前記誘電体（２９）に蓄積された電荷を前記変換電圧として前記出力端（８）に供給する電極（３０）とを含む。そして、前記出力端（８）と前記第１ウェル（２２）とを接続し、前記電極（３０）を介して供給される前記変換電圧を前記第１ウェル（２２）に印加する。
【０００９】
出力端子８とＮウェル２２とを接続すると、出力端子８の電圧が電源電圧以上（例えば、最大２０Ｖ）になるような場合、Ｎウェル２２とＰウェル２４との間の電位差が大きくなる。これによって、Ｎウェル２２とＰウェル２４との間の空乏層の広がりを大きくして寄生容量が増大することを抑制する。
【発明の効果】
【００１０】
本発明のチャージポンプに適用されるキャパシタでは、Ｎウェル２２と昇圧出力端子ＯＵＴとが接続されている。このためＰウェル２４の電位が電源電圧ＶＤＤの時にも、Ｎウェル２２とＰウェル２４の間に空乏層が広がり、寄生容量は減少する。そのため、従来のＭＯＳキャパシタに比較して電源の消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、図面を参照して本発明を実施するための形態について説明を行う。なお、以下の実施形態においては、本発明を適用する回路が昇圧回路である場合を例示する。また、その昇圧回路が、電源電圧を４倍に昇圧する回路である場合を例示する。
【００１２】
図２は、本願発明を適用可能な昇圧回路１の構成を例示する回路図である。図２を参照すると、昇圧回路１は、チャージポンプ回路２と、電源装置３と、発振回路４と、第１インバータ５と、第２インバータ６と、出力用キャパシタ７とを含んで構成されている。
【００１３】
チャージポンプ回路２は、直列に接続された複数のダイオード（１５〜１９）と、その複数のダイオードの接続点にそれぞれ接続された複数のキャパシタ（１１〜１４）とを含んで構成されている。第１キャパシタ１１は、第１昇圧ノードＮ１と第１クロック供給ノードＮ２との間に接続されている。第２キャパシタ１２は、第２昇圧ノードＮ３と第２クロック供給ノードＮ４との間に接続されている。第３キャパシタ１３は、第１クロック供給ノードＮ２と第３昇圧ノードＮ５との間に接続されている。第４キャパシタ１４は、第２クロック供給ノードＮ４と第４昇圧ノードＮ６との間に接続されている。
【００１４】
図２を参照すると、複数のダイオード（１５〜１９）は、電源装置３と出力端子８との間に直列に接続されている。第１ダイオード１５のアノードは電源装置３に接続され、第１ダイオード１５のカソードは第１昇圧ノードＮ１に接続されている。第２ダイオード１６のアノードは第１昇圧ノードＮ１に接続され、第２ダイオード１６のカソードは第２昇圧ノードＮ３に接続されている。第３ダイオード１７のアノードは第２昇圧ノードＮ３に接続され、第３ダイオード１７のカソードは第３昇圧ノードＮ５に接続されている。第４ダイオード１８のアノードは第３昇圧ノードＮ５に接続され、第４ダイオード１８のカソードは第４昇圧ノードＮ６に接続されている。第５ダイオード１９のアノードは第４昇圧ノードＮ６に接続され、第５ダイオード１９のカソードは出力端子８に接続されている。
【００１５】
換言すると、ダイオード間の接続点（Ｎ１、Ｎ３、Ｎ５、Ｎ６）によって構成された昇圧ノードには、キャパシタの一方の電極が接続されている。そして、他方の電極には、それぞれ非反転クロック信号または反転クロック信号が供給されている。
【００１６】
電源装置３は、昇圧動作の基準となる電圧（以下、電源電圧ＶＤＤと呼ぶ）を供給している。発振回路４は、一定の周期のクロック信号を出力している。以下の実施形態において、発振回路４から出力されるクロック信号は、電源電圧ＶＤＤと基準電圧ＶＳＳ（接地電位）とが一定周期で交互に遷移するものとする。
【００１７】
第１インバータ５は、発振回路４から出力される反転クロック信号に応答して、非反転クロック信号を生成している。第１インバータ５は第１クロック供給ノードＮ２を介してチャージポンプ回路２の第１キャパシタ１１に接続されている。また、第１インバータ５は、第１クロック供給ノードＮ２を介してチャージポンプ回路２の第３キャパシタ１３に接続されている。
【００１８】
第２インバータ６は、第１インバータ５から出力される非反転クロック信号を反転して、反転クロック信号を生成している。第２インバータ６は、第２クロック供給ノードＮ４を介してチャージポンプ回路２の第２キャパシタ１２に接続されている。また、第２インバータ６は、その第２クロック供給ノードＮ４を介してチャージポンプ回路２の第４キャパシタ１４に接続されている。
【００１９】
本実施形態のチャージポンプ回路２において、非反転クロック信号が第１クロック供給ノードＮ２に印加される。また反転クロック信号が第２クロック供給ノードＮ４に印加される。したがって、チャージポンプ回路２の第１キャパシタ１１〜第４キャパシタ１４には、一定の周期で電源電圧ＶＤＤおよび基準電圧ＶＳＳが供給される。このとき、各ダイオードのカソード電極からは、そのダイオードのアノード電極に接続されたキャパシタに充電された電圧が出力される。図２に示されているように、隣り合うキャパシタに蓄積された電荷は、各ダイオードの作用によって、一方向に転送される。そのため、隣り合うキャパシタの充電・放電によって、各ＭＯＳキャパシタ（１１〜１４）に蓄積される電荷は、加算されながら順次出力端子８方向に転送される。これによって、チャージポンプ回路２は、電源電圧ＶＤＤ以上の昇圧電圧を出力端子８から出力することができる。
【００２０】
以下に、本実施形態におけるチャージポンプ回路２のＭＯＳキャパシタの構成について説明を行う。なお、本実施形態において、チャージポンプ回路２を構成する複数のＭＯＳキャパシタは、それぞれ同様の構成である。したがって以下では、第１キャパシタ１１の構成に対応して、本実施形態のＭＯＳキャパシタについての説明を行う。図３は、本実施形態の第１キャパシタ１１の構成を例示する断面図である。図３を参照すると、第１キャパシタ１１は、Ｐ型半導体基板２１に構成されたＮウェル２２と、そのＮウェル２２に構成されたＰウェル２４とを含んで構成されている。
【００２１】
そのＰウェル２４には、第１Ｎ＋拡散領域２６と、第２Ｎ＋拡散領域２７と、Ｐウェル側Ｐ＋拡散領域２８とが備えられている。第１Ｎ＋拡散領域２６と第２Ｎ＋拡散領域２７の間には、チャネル領域３１が備えられている。そのチャネル領域３１の上層には、絶縁膜２９を介してゲート電極３０が構成されている。また、Ｐ型半導体基板２１には、基板側Ｐ＋拡散領域２３が構成され、その基板側Ｐ＋拡散領域２３には、接地電位が供給されている。
【００２２】
図３に示されているように、第１キャパシタ１１において、Ｐウェル２４の第１Ｎ＋拡散領域２６、第２Ｎ＋拡散領域２７およびＰウェル側Ｐ＋拡散領域２８は、第１クロック供給ノードＮ２に接続されている。上述のように、第１キャパシタ１１は、第１クロック供給ノードＮ２介して第１インバータ５の出力端に接続されている。
【００２３】
本実施形態において、第１キャパシタ１１のＮウェル２２には、Ｎウェル側Ｎ＋拡散領域２５が構成されている。図３に示されているように、そのＮウェル側Ｎ＋拡散領域２５は、出力端子８に接続されている。
【００２４】
なお、本実施形態において、他のキャパシタ（第２キャパシタ１２〜第４キャパシタ１４）は、第１キャパシタ１１と同様の構成であるが、第２キャパシタ１２の第１Ｎ＋拡散領域２６、第２Ｎ＋拡散領域２７およびＰウェル側Ｐ＋拡散領域２８は、第２クロック供給ノードＮ４に接続されている。第２キャパシタ１２は、その第２クロック供給ノードＮ４を介して第２インバータ６の出力端に接続されている。また、第３キャパシタ１３の第１Ｎ＋拡散領域２６、第２Ｎ＋拡散領域２７およびＰウェル側Ｐ＋拡散領域２８は、第１キャパシタ１１と同様に第１クロック供給ノードＮ２に接続されている。さらに、第４キャパシタ１４の第１Ｎ＋拡散領域２６、第２Ｎ＋拡散領域２７およびＰウェル側Ｐ＋拡散領域２８は、第２キャパシタ１２と同様に第２クロック供給ノードＮ４に接続されている。
【００２５】
上述したように、本実施形態の昇圧回路１はチャージポンプ回路２を備えている。そのチャージポンプ回路２を構成する複数のダイオード（１５〜１９）は、電源装置３と出力用キャパシタ７との間に直列に接続されている。また、各ダイオード間の接続点には、昇圧ノードが構成されている。その昇圧ノードには、電荷を蓄積するキャパシタの一方の電極が接続されている。そして、他方の電極には非反転クロック信号または反転クロック信号が供給されている。したがって、複数のキャパシタには、一定の周期で電源電圧ＶＤＤまたは基準電圧ＶＳＳが交互に印加される。キャパシタの充電・放電とダイオードの作用によって、蓄積された電荷は順次、出力端子８方向に転送される。それぞれのキャパシタのＮウェル２２は、出力端子８に接続されている。Ｎウェル２２に電源電圧以上の電圧が印加されることによって、Ｎウェル２２とＰウェル２４との間の寄生容量が小さくなる。
【００２６】
例えば、出力端子８の電圧が最大２０Ｖになるような場合、出力端子８とＮウェル２２とを接続すると、Ｎウェル２２とＰウェル２４との間の電位差が大きくなる。そのため、Ｎウェル２２とＰウェル２４との間の空乏層の広がりが大きくなり、寄生容量が増大することを抑制することができる。昇圧動作が安定した後では、Ｎウェル２２には電源電圧ＶＤＤ（例えば５Ｖ）に対して、かなり高い電圧（例えば２０Ｖ）が供給される。このため、Ｎウェル２２とＰウェル２４との間の寄生容量は、従来のＭＯＳキャパシタ比べはるかに小さくなる。そのため、本実施形態の昇圧回路１は、従来の昇圧回路に比較して電源の消費電流を低減させることができる。
【００２７】
上述の実施形態では、本願発明を昇圧回路に適用する場合を例示して説明を行ってきた。これは、本願発明のＭＯＳキャパシタを適用する回路が、昇圧回路に限定されることを意味するものではない。また、上述の実施形態では、Ｐ型半導体基板にＭＯＳキャパシタが構成される場合を例示して説明を行ってきた。本願発明を構成する基板が、Ｐ型半導体基板に限定されることを意味するものではない。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来のキャパシタの構成を示す断面図である。
【図２】図２は、本発明のチャージポンプ回路を備える昇圧回路の構成を例示する回路図である。
【図３】図３は、本発明のチャージポンプ回路に適用されるキャパシタの構成を例示する断面図である。
【符号の説明】
【００２９】
１…昇圧回路
２…チャージポンプ回路
３…電源装置
４…発振回路
５…第１インバータ
６…第２インバータ
７…出力用キャパシタ
８…出力端子
１１…第１キャパシタ
１２…第２キャパシタ
１３…第３キャパシタ
１４…第４キャパシタ
１５…第１ダイオード
１６…第２ダイオード
１７…第３ダイオード
１８…第４ダイオード
１９…第５ダイオード
２１…Ｐ型半導体基板
２２…Ｎウェル
２３…基板側Ｐ＋拡散領域
２４…Ｐウェル
２５…Ｎウェル側Ｎ＋拡散領域
２６…第１Ｎ＋拡散領域
２７…第２Ｎ＋拡散領域
２８…Ｐウェル側Ｐ＋拡散領域
２９…絶縁膜
３０…ゲート電極
３１…チャネル領域
Ｎ１…第１昇圧ノード
Ｎ２…第１クロック供給ノード
Ｎ３…第２昇圧ノード
Ｎ４…第２クロック供給ノード
Ｎ５…第３昇圧ノード
Ｎ６…第４昇圧ノード
１０１…電源電圧Ｖｄｄ供給線
１０２…基準電圧Ｖｓｓ供給線
１２１…Ｐ基板
１２２…ｎ型ウェル
１２４…ｐ型ウェル
１２６…ｎ＋領域
１２７…ｎ＋領域
１２８…ｐ＋領域
１２９…絶縁膜
１３０…ゲート電極
【図１】
2008125265.tif 000003
【図２】
2008125265.tif 000004
【図３】
2008125265.tif 000005