(57)【要約】【課題】プラズマディスプレイパネルを駆動する表示駆動装置において、ＥＳＤ（静電気放電）が出力端子に接地電位に対してプラス電荷で繰り返し印加されてもローサイド側の出力トランジスタのゲートに電荷がたまることなく、素子が破壊するのを防止することができるようにする。【解決手段】高電圧ＶＤＨの高圧電源端子と出力端子Ｔｏとの間に接続されたＩＧＢＴＱ１と、出力端子Ｔｏと接地電位の基準電源端子との間に接続されたＩＧＢＴＱ２とを有する回路において、ＩＧＢＴＱ２のゲートに、バッファ回路を構成する二つのＭＯＳトランジスタＮＴ１，ＮＴ２の直列回路の接続点と、アノードが基準電源端子に接続されたツェナーダイオードＺＤ２のカソードと、一端が基準電源端子に接続された抵抗Ｒ２の他端とを接続する。【選択図】図１
2008070680.tif 000002
【特許請求の範囲】
【請求項１】
表示部に駆動信号を出力する表示駆動装置において、
高圧電源端子と出力端子との間に接続されたハイサイド出力トランジスタと、前記出力端子と基準電源端子との間に接続されたローサイド出力トランジスタと、を有し、
前記ローサイド出力トランジスタのゲートに、バッファ回路を構成する二つのＭＯＳトランジスタの直列回路の接続点と、前記ゲートに蓄積された電荷を放電させる放電素子とが接続されていることを特徴とする表示駆動装置。
【請求項２】
前記ローサイド出力トランジスタのゲートに、前記放電素子として、一端が前記基準電源端子に接続された抵抗の他端が接続されていることを特徴とする請求項１記載の表示駆動装置。
【請求項３】
前記ローサイド出力トランジスタのゲートに、前記放電素子として、ソースが前記基準電源端子に接続されたＮチャネルのＭＯＳトランジスタのドレインが接続されていることを特徴とする請求項１記載の表示駆動装置。
【請求項４】
前記ＮチャネルのＭＯＳトランジスタのゲートとドレインの間にキャパシタが接続されていることを特徴とする請求項３記載の表示駆動装置。
【請求項５】
前記ＮチャネルのＭＯＳトランジスタのゲートと、該ゲートを制御する制御素子との間に抵抗が接続されていることを特徴とする請求項３記載の表示駆動装置。
【請求項６】
前記ローサイド出力トランジスタのゲートに、アノードが前記基準電源端子に接続されたツェナーダイオードのカソードが接続されていることを特徴とする請求項１記載の表示駆動装置。
【請求項７】
前記ハイサイド出力トランジスタ及び前記ローサイド出力トランジスタは、ＩＧＢＴであることを特徴とする請求項１記載の表示駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示部に駆動信号を出力する表示駆動装置、特にプラズマディスプレイパネルを駆動する表示駆動装置に関する。
【背景技術】
【０００２】
近年、テレビジョン受信機などの表示装置は大型化、薄型化の傾向にあり、プラズマディスプレイパネル（以下ＰＤＰという）も広く利用されている。このＰＤＰを駆動する駆動装置として、出力段にＭＯＳトランジスタを用いたものが提案されている（例えば、特許文献１参照）。図３はこのＰＤＰ駆動装置の概略の構成例を示す図である。
【０００３】
図３に示すＰＤＰ駆動装置は、２電極のＰＤＰを駆動するもので、複数のスキャンドライバＳＤ１〜ＳＤｎ（ｎは正整数）と、データ（アドレス）ドライバＤＤ１〜ＤＤｍ（ｍは正整数）を有している。スキャンドライバＳＤ１〜ＳＤｎはそれぞれ複数本の走査（維持）電極を駆動し、データドライバＤＤ１〜ＤＤｍはそれぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応する複数本のデータ電極を駆動する。走査電極とデータ電極は互いに垂直になるように格子状に配置され、図示しないがそれらの交点に放電セルが配置されている。
【０００４】
上記構成のＰＤＰ駆動装置においては、スキャンドライバＳＤ１〜ＳＤｎとデータドライバＤＤ１〜ＤＤｍとによって、データ電極からのデータを放電セルに走査電極ごとにスキャンして書き込み、走査電極に放電維持パルスを出力して所定時間放電を維持することにより、画像の表示を行う。
【０００５】
図４は上記のスキャンドライバＳＤ１〜ＳＤｎにおいて、１本の走査線を駆動する出力段の従来の表示駆動装置の回路構成を示す図である。この表示駆動装置は、二つのＮチャネルのＩＧＢＴ（Insulated Gate Bipolar Transistor）Ｑ１０１，Ｑ１０２の直列回路を備えており、ハイサイド出力素子であるＩＧＢＴＱ１０１はレベルシフタ回路１０１により駆動され、ローサイド出力素子であるＩＧＢＴＱ１０２は直列接続された二つのＮチャネルのＭＯＳトランジスタＮＴ１０１，ＮＴ１０２のトーテムポール回路とインバータＩＣ１０１からなるバッファ回路により駆動される。また、二つのＩＧＢＴＱ１０１，Ｑ１０２の接続点は出力端子Ｔｏに接続されている。
【０００６】
上記ＩＧＢＴＱ１０１，Ｑ１０２には、それぞれハイサイドダイオードＤ１０１、ローサイドダイオードＤ１０２が並列に接続されている。また、ＩＧＢＴＱ１０１のゲートには抵抗Ｒ１０１とツェナーダイオードＺＤ１０１が接続され、ＩＧＢＴＱ１０２のゲートにはツェナーダイオードＺＤ１０２が接続されている。
【０００７】
図４に示す回路においては、０Ｖ〜５Ｖの低電圧ＶＤＬの信号がレベルシフタ回路１０１により０Ｖ〜１００Ｖの高電圧ＶＤＨの信号に変換されてＩＧＢＴＱ１０１を制御し、ＭＯＳトランジスタＮＴ１０１，ＮＴ１０２のトーテムポール回路で構成されたバッファ回路がＩＧＢＴＱ１０２を制御する。
【０００８】
ＩＧＢＴＱ１０２を制御するバッファ回路がＭＯＳトランジスタＮＴ１０１，ＮＴ１０２のトーテムポール回路で構成されているのは、アドレス放電時の出力波形の立ち下りを緩やかにするとともに、動作時にＩＧＢＴＱ１０２の出力が高くなったときには、ＩＧＢＴＱ１０２のゲート電圧を寄生容量Ｃ１０１の作用で電源の低電圧ＶＤＬより高くし、ＩＧＢＴＱ１０２の駆動能力を上げて、ＩＧＢＴＱ１０２の出力電圧が高くなるのを抑えるためである。このとき、ＩＧＢＴＱ１０２のゲート電圧はツェナーダイオードＺＤ１０２により約７Ｖでクランプされる。
【０００９】
そして、上記の回路から上述のＰＤＰの走査電極及び放電セルへ１００Ｖの高電圧の駆動信号が出力されるが、アドレス放電時には、ＩＧＢＴＱ１０２をオン（ＯＮ）にして出力端子Ｔｏの電位を０Ｖに下げる必要がある。このため、入力端子Ｔｉの信号をＬ（低）レベルにし、バッファ回路の出力をＨ（高）レベルにして、ＩＧＢＴＱ１０２をオンにする。これにより、基準電圧である接地電位ＧＮＤと同じ０Ｖが出力される。このとき、ＩＧＢＴＱ１０２のゲートには低電圧ＶＤＬより低い約３Ｖの電圧が印加される。以下、その理由について説明する。
【００１０】
図５はバッファ回路のＭＯＳトランジスタＮＴ１０１の概略構造を示す断面図である。このＭＯＳトランジスタＮＴ１０１は、基板１０上に形成されたｐウェル１１と、その表面にｎ＋型の不純物が注入されて形成されたドレイン電極１２及びソース電極１３と、ｐウェル１１上に形成されたゲート酸化膜１４と、その表面に形成されたゲート電極１５とからなる。
【００１１】
このようなＭＯＳトランジスタＮＴ１０１において、ゲート電極１５に５Ｖが印加されるとチャネルが形成されてオン状態となる。この構成においてＭＯＳトランジスタＮＴ１０１はソースフォロワ回路として機能し、そのソース電極１３からは略（ゲート電極に印加される電圧−ＭＯＳトランジスタＮＴ１０１の閾値電圧）の電圧が出力される。このとき、ｐウェル１１は０Ｖであり、バックゲート効果（基板効果）により閾値電圧が増大され、低電圧ＶＤＬによってドレイン電極１２に５Ｖが印加されるとソース電極１３の電位は約３Ｖになる。このソース電極１３はＩＧＢＴＱ１０２のゲートと接続されているので、ＩＧＢＴＱ１０２のゲートには低電圧ＶＤＬより低い約３Ｖの電圧が供給されることになる。
【００１２】
図６はアドレス放電時の電圧及び電流波形の一部を示すタイミング図であり、ここでは
ＭＯＳトランジスタＮＴ１０２のゲート電圧、ＩＧＢＴＱ１０１，Ｑ１０２のゲート電圧、出力電圧Ｖｏ（出力端子Ｔｏの電位）、及びＩＧＢＴＱ１０２のコレクタに流れる電流Ｉｃの波形を示している。
【００１３】
時刻ｔ１で入力電圧をＬレベルにすると、ＩＧＢＴＱ１０１のゲート電圧が高電圧ＶＤＨから接地電位ＧＮＤに立ち下がり、バッファ回路のＭＯＳトランジスタＮＴ１０２のゲート電圧も接地電位ＧＮＤに立ち下がり、ＩＧＢＴＱ１０２はゲート電圧が低電圧ＶＤＬより低い約３Ｖの電圧に立ち上がってオン状態となる。ＩＧＢＴＱ１０２がオンになると、出力電圧Ｖｏは低電圧ＶＤＬでオンした場合と比べて緩やかな立ち下り波形となり、時刻ｔ２で０Ｖになる。このとき、出力端子Ｔｏに接続されたＰＤＰの放電セルに蓄えられている電荷によって流れる電流Ｉｐは急激には流れず、時刻ｔ２までの期間に応じてＩＧＢＴＱ１０２のエミッタに接続された接地端子に流れる。そして、出力電圧Ｖｏが０Ｖになり、時刻ｔ３でＰＤＰのデータ電極に印加された高電圧によって実効電圧が十分に高くなると、プラズマ放電が開始されて放電電流Ｉｈが流れる。この放電電流Ｉｈは時刻ｔ４で流れ終わる。
【００１４】
その際、アドレス放電時には急激に放電電流ＩｈがＩＧＢＴＱ１０２のコレクタに流れるので、ＩＧＢＴＱ１０２の寄生容量Ｃ１０１であるドレイン−ゲート容量によってゲート電圧が上がり、出力電圧Ｖｏが持ち上げられる。これによって、ＩＧＢＴＱ１０２のゲートが低電圧ＶＤＬと同程度の約５Ｖに上がり、瞬間的に多くの電流が流れて安定した表示が得られる。
【００１５】
このようにして、放電電流を抑制することなく、アドレス放電時の出力波形の立ち下りを緩やかにすることで、ノイズを防止することができる。また、電流供給能力が抑制されるので、出力短絡時の過電流による素子の破壊を防止することができる。
【特許文献１】特開２００５−１７６２９８号公報（段落番号〔０００１〕〜〔００１０〕，〔００２６〕〜〔００３９〕、図１〜３，９）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上記のように構成された従来の表示駆動装置においては、例えば出荷試験や受入試験などでＥＳＤ（Electro-Static Discharge）が出力端子に接地電位に対してプラス（正）電荷で印加された場合、通常ではハイサイドダイオードを通して高電圧の電源ラインへ流れるが、ＥＳＤの印加が繰り返し行われた場合は、徐々にローサイド側のＩＧＢＴのゲートに電荷がたまり、ＥＳＤの印加時にローサイド側のＩＧＢＴがオンとなる。このため、図４の矢印付きの点線で示すように、ＥＳＤの電荷がローサイド側のＩＧＢＴに集中して流れ、素子が破壊しやすくなるという問題点がある。
【００１７】
本発明は、このような点に鑑みてなされたものであり、ＥＳＤが出力端子に接地電位に対してプラス電荷で繰り返し印加されてもローサイド出力トランジスタのゲートに電荷がたまることなく、素子が破壊するのを防止することができる表示駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明では上記課題を解決するために、表示部に駆動信号を出力する表示駆動装置において、高圧電源端子と出力端子との間に接続されたハイサイド出力トランジスタと、前記出力端子と基準電源端子との間に接続されたローサイド出力トランジスタと、を有し、前記ローサイド出力トランジスタのゲートに、バッファ回路を構成する二つのＭＯＳトランジスタの直列回路の接続点と、前記ゲートに蓄積された電荷を放電させる放電素子とが接続されていることを特徴とする表示駆動装置が提供される。
【００１９】
このような表示駆動装置によれば、ローサイド出力トランジスタのゲートの電荷が放電素子により引き抜かれるので、ＥＳＤが出力端子に接地電位に対してプラス電荷で繰り返し印加されてもローサイド出力トランジスタのゲートに電荷がたまることなく、素子が破壊するのを防止することができる。
【発明の効果】
【００２０】
本発明の表示駆動装置は、ローサイド出力トランジスタのゲートの電荷が放電素子により引き抜かれるので、ＥＳＤが出力端子に接地電位に対してプラス電荷で繰り返し印加されてもローサイド出力トランジスタのゲートに電荷がたまることなく、素子が破壊するのを防止することができるという利点がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態の表示駆動装置の回路構成を示す図である。この表示駆動装置は、図３に示す表示部のＰＤＰに駆動信号を出力するもので、高電圧ＶＤＨが供給される高圧電源端子と出力端子Ｔｏとの間に接続されたハイサイド出力トランジスタであるＩＧＢＴＱ１と、出力端子Ｔｏと接地電位ＧＮＤの基準電源端子との間に接続されたローサイド出力トランジスタであるＩＧＢＴＱ２とを有し、ＩＧＢＴＱ１，Ｑ２には、それぞれハイサイドダイオードＤ１、ローサイドダイオードＤ２が並列に接続されている。
【００２２】
上記ＩＧＢＴＱ１のゲートには、一端がＩＧＢＴＱ１，Ｑ２の接続点に接続された抵抗Ｒ１の他端と、アノードがＩＧＢＴＱ１，Ｑ２の接続点に接続されたツェナーダイオードＺＤ１のカソードとが接続されている。ＩＧＢＴＱ２のゲートには、インバータＩＣ１とともにバッファ回路を構成する二つのＮチャネルのＭＯＳトランジスタＮＴ１，ＮＴ２の直列回路の接続点と、アノードが上記基準電源端子に接続されたツェナーダイオードＺＤ２のカソードとが接続され、更にそのゲートに蓄積された電荷を放電させる放電素子として、一端が上記基準電源端子に接続された抵抗Ｒ２の他端が接続されている。
【００２３】
図１に示す回路においては、０Ｖ〜５Ｖの低電圧ＶＤＬの信号がレベルシフタ回路１により０Ｖ〜１００Ｖの高電圧ＶＤＨの信号に変換されてＩＧＢＴＱ１を制御し、ＭＯＳトランジスタＮＴ１，ＮＴ２のトーテムポール回路で構成されたバッファ回路がＩＧＢＴＱ２を制御する。
【００２４】
ＩＧＢＴＱ１のゲートにはゲート保護のためにツェナーダイオードＺＤ１が接続されており、ＩＧＢＴＱ１のゲート電圧は一定電圧にクランプされる。また、ＩＧＢＴＱ２のゲートにもゲート保護のためにツェナーダイオードＺＤ２が接続されており、ＩＧＢＴＱ２のゲート電圧は一定電圧（約７Ｖ）にクランプされる。ＩＧＢＴＱ２のゲートには更に、一端が接地電位ＧＮＤにある抵抗Ｒ２の他端が接続されている。このため、前述のＥＳＤが出力端子Ｔｏに接地電位ＧＮＤに対してプラス電荷で繰り返し印加されても、ＩＧＢＴＱ２のゲートの電荷は抵抗Ｒ２により引き抜かれる。すなわち、ＩＧＢＴＱ２のゲートに電荷がたまらないようにし、ＥＳＤ印加時にＩＧＢＴＱ２をオフ（ＯＦＦ）状態とすることで、ＩＧＢＴＱ２にＥＳＤの電流が流れることはなく、図１の矢印付きの実線で示すように、常にハイサイドダイオードＤ１に逃がすことができる。したがって、ローサイド側の素子が破壊するのを防止することができ、出力回路のＥＳＤ耐量を高くすることができる。
【００２５】
図２は本発明の第２の実施の形態の表示駆動装置の回路構成を示す図であり、図１と同一符号は同一構成要素を示している。第２の実施の形態では、ＩＧＢＴＱ２のゲートに、ＭＯＳトランジスタＮＴ１，ＮＴ２の直列回路の接続点と、アノードが基準電源端子に接続されたツェナーダイオードＺＤ２のカソードとが接続され、更にそのゲートに蓄積された電荷を放電させる放電素子として、ソースが基準電源端子に接続されたＮチャネルのＭＯＳトランジスタＮＴ３のドレインが接続されている。また、ＭＯＳトランジスタＮＴ３のゲートと、このゲートを制御する制御素子との間に抵抗Ｒ３が接続されている。制御素子は、ここではインバータＩＣ２，ＩＣ３により構成されている。その他は図１と同様の構成である。
【００２６】
図２に示す回路においても、０Ｖ〜５Ｖの低電圧ＶＤＬの信号がレベルシフタ回路１により０Ｖ〜１００Ｖの高電圧ＶＤＨの信号に変換されてＩＧＢＴＱ１を制御し、ＭＯＳトランジスタＮＴ１，ＮＴ２のトーテムポール回路で構成されたバッファ回路がＩＧＢＴＱ２を制御する。そして、ＩＧＢＴＱ２のゲートにはゲート保護のためにツェナーダイオードＺＤ２が接続されており、ＩＧＢＴＱ２のゲート電圧は約７Ｖにクランプされる。
【００２７】
また、ＩＧＢＴＱ２のゲートには更に、ソースが基準電源端子に接続されたＮチャネルのＭＯＳトランジスタＮＴ３のドレインが接続されている。このため、ＥＳＤが出力端子Ｔｏに接地電位ＧＮＤに対してプラス電荷で繰り返し印加されても、ＩＧＢＴＱ２のゲートの電荷はＭＯＳトランジスタＮＴ３により引き抜かれる。このとき、ＥＳＤの印加時にＩＧＢＴＱ２のゲート電圧が上がると、寄生容量Ｃｐの作用でＭＯＳトランジスタＮＴ３がオンするように、ＭＯＳトランジスタＮＴ３のサイズ（すなわちゲート容量）をバッファ回路を構成する標準的なサイズのＭＯＳトランジスタＮＴ１，ＮＴ２より小さいものとしている。また、ＭＯＳトランジスタＮＴ３のゲートとそのゲート電圧を制御する制御素子の出力側との間に抵抗Ｒ３が挿入されている。この抵抗Ｒ３は、ＭＯＳトランジスタＮＴ３のゲート容量の電荷を瞬間的に放電させないための制限抵抗である。そして、ＭＯＳトランジスタＮＴ３がオンすることで、ＥＳＤ印加時にＩＧＢＴＱ２をオフ状態とし、図２の矢印付きの実線で示すように、ＥＳＤの電荷を常にハイサイドダイオードＤ１に逃がすことができる。したがって、ローサイド側の素子が破壊するのを防止することができ、出力回路のＥＳＤ耐量を高くすることができる。
【００２８】
なお、寄生容量ＣｐはＭＯＳトランジスタＮＴ３のドレイン・ゲート間容量などで構成されるものであるが、上記の動作を確実なものとするために、正規の容量（キャパシタ）をＭＯＳトランジスタＮＴ３のドレイン・ゲート間に設けるようにしてもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態の表示駆動装置の回路構成を示す図である。
【図２】本発明の第２の実施の形態の表示駆動装置の回路構成を示す図である。
【図３】ＰＤＰ駆動装置の概略の構成例を示す図である。
【図４】従来の表示駆動装置の回路構成を示す図である。
【図５】バッファ回路のＭＯＳトランジスタの概略構造を示す断面図である。
【図６】アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。
【符号の説明】
【００３０】
１  レベルシフタ回路
Ｃ１，Ｃｐ  寄生容量
Ｄ１  ハイサイドダイオード
Ｄ２  ローサイドダイオード
ＩＣ１，ＩＣ２，ＩＣ３  インバータ
ＮＴ１，ＮＴ２，ＮＴ３  ＭＯＳトランジスタ
Ｑ１，Ｑ２  ＩＧＢＴ
Ｒ１，Ｒ２，Ｒ３  抵抗
Ｔｉ  入力端子
Ｔｏ  出力端子
ＺＤ１，ＺＤ２  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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