(57)【要約】【課題】小面積で低消費電力なＤＡＣ内蔵データ線駆動回路を実現すること。【解決手段】ＤＡＣ回路とアナログバッファ回路の間に保持回路を設け、ＤＡＣ回路から保持回路への書き込み時間よりアナログバッファ回路からデータ線への書き込み時間を長くとる。また、保持回路を２つ設けることでアナログバッファ回路からデータ線への書き込みを線順次化する。【選択図】図３
2008089954.tif 000002
【特許請求の範囲】
【請求項１】
第１のデジタルデータを第１のアナログ信号に変換して出力するＤＡＣ回路と、
前記第１のアナログ信号が供給されて前記第１のアナログ信号を保持する第１の保持回路と、
前記第１の保持回路に保持された前記第１のアナログ信号に基づく電位をデータ線へ出力するアナログバッファ回路と、
を備えたデータ線駆動回路であって、
前記第１のアナログ信号が前記第１のＤＡＣ回路から前記第１の保持回路に供給される時間期間は、前記アナログバッファ回路が前記電位を前記データ線へ出力する時間期間より短い
ことを特徴としたデータ線駆動回路。
【請求項２】
請求項１に記載のデータ線駆動回路であって、
第２のアナログ信号が供給されて前記第２のアナログ信号を保持する第２の保持回路をさらに備え、
前記ＤＡＣ回路は前記第１のデジタルデータと第２のデジタルデータとをそれぞれ前記第１のアナログ信号と前記第２のアナログ信号とに変換して、前記第１のアナログ信号と前記第２のアナログ信号とを交互に出力し、
前記第１の保持回路と前記第２の保持回路とが前記ＤＡＣ回路へ交互に電気的に導通することで、前記第１のアナログ信号と前記第２のアナログ信号とが前記第１の保持回路と前記第２の保持回路とにそれぞれ供給されて、
前記第１の保持回路と前記第２の保持回路とが前記アナログバッファ回路へ交互に電気的に導通することで、前記第１のアナログ信号と前記第２のアナログ信号とが前記アナログバッファ回路に入力されて、
前記第１のアナログ信号が前記ＤＡＣ回路から前記第１の保持回路に供給されるタイミングでは、前記第２のアナログ信号が前記第２の保持回路から前記アナログバッファ回路に入力される、
ことを特徴としたデータ線駆動回路。
【請求項３】
請求項１または２に記載のデータ線駆動回路であって、
前記ＤＡＣ回路は複数のアナログ電位を出力してなり、
前記第１の保持回路は複数のアナログ電位を入力され、一つのアナログ電位を出力する
ことを特徴としたデータ線駆動回路。
【請求項４】
前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターであることを特徴とした請求項１から３のいずれか一つに記載のデータ線駆動回路。
【請求項５】
請求項１から４のいずれか一つに記載のデータ線駆動回路を備えた液晶表示装置。
【請求項６】
請求項５に記載の液晶表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば、データ線駆動回路、液晶表示装置およびこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスター（ＴＦＴ）回路を形成する、いわゆるＳｙｓｔｅｍ  Ｏｎ  Ｇｌａｓｓ（ＳＯＧ）技術がさかんに開発されており、液晶ディスプレイのガラス基板上にドライバー回路を内蔵する駆動回路一体型液晶表示装置、あるいはモノシリックドライバーと呼ばれる表示装置の開発が進んでいる。特にＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）回路（あるいはＤ／Ａ変換回路などと称される）を含むデータ線駆動回路（あるいは水平駆動回路、Ｈ−ＤＲＩＶＥＲなどと称される）をガラス基板上に形成することでドライバーＩＣのコストが非常に安価になることが期待され、実用化されつつある。このようなＤＡＣ回路内蔵のデータ線駆動回路をガラス基板上に構成する場合、特許文献１などに記載されているように、順次選択回路（あるいはシフトレジスタ回路）、第１メモリ回路（あるいはサンプリングラッチ回路）、第２メモリ回路（あるいは線順次駆動ラッチ回路）、ＤＡＣ回路などで構成される。ここで第１メモリ回路は外部から入力されるデジタル映像信号を順次選択回路によって与えられる適切なタイミングで取り込むためのメモリであって、第２メモリ回路は点順次で送信されるデジタルデータを用いて線順次駆動でＤＡＣ回路を動作させるためのメモリである。このようにＤＡＣ回路を線順次で駆動することでＤＡＣ回路能力に必要な駆動能力を下げ、低消費電力を実現するのである。液晶表示装置の詳細な構成例としては特許文献１などが提案されている。
【０００３】
【特許文献１】特開２０００−２４２２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
駆動回路一体型液晶表示装置においては複雑な回路をＩＣに比べ１０倍程度大きなデザインルールで形成する必要があるため、第１メモリ回路と第２メモリ回路を備えたデータ線駆動回路はサイズが大きくなり、液晶表示装置の表示エリア周縁部サイズが大型化するという問題点を有する。この問題はＤＡＣ回路の階調数を多くするほど顕著になる。本発明は上記の問題点に鑑み、第２メモリ回路を省略することで装置の小型化をはかりつつ、消費電力の上昇を抑えたデータ線駆動回路を提案するものである。
【課題を解決するための手段】
【０００５】
本発明のある態様によれば、データ線駆動回路が、第１のデジタルデータを第１のアナログ信号に変換して出力するＤＡＣ回路と、前記第１のアナログ信号が供給されて前記第１のアナログ信号を保持する第１の保持回路と、前記第１の保持回路に保持された前記第１のアナログ信号に基づく電位をデータ線へ出力するアナログバッファ回路と、を備えている。そして、前記第１のアナログ信号が前記第１のＤＡＣ回路から前記第１の保持回路に供給される時間期間は、前記アナログバッファ回路が前記電位を前記データ線へ出力する時間期間より短い。
【０００６】
本発明の他の態様では、上記データ線駆動回路が、第２のアナログ信号が供給されて前記第２のアナログ信号を保持する第２の保持回路をさらに備えている。そして、前記ＤＡＣ回路は前記第１のデジタルデータと第２のデジタルデータとをそれぞれ前記第１のアナログ信号と前記第２のアナログ信号とに変換して、前記第１のアナログ信号と前記第２のアナログ信号とを交互に出力する。また、前記第１の保持回路と前記第２の保持回路とが前記ＤＡＣ回路へ交互に電気的に導通することで、前記第１のアナログ信号と前記第２のアナログ信号とが前記第１の保持回路と前記第２の保持回路とにそれぞれ供給される。さらに、前記第１の保持回路と前記第２の保持回路とが前記アナログバッファ回路へ交互に電気的に導通することで、前記第１のアナログ信号と前記第２のアナログ信号とが前記アナログバッファ回路に入力される。ここで、前記第１のアナログ信号が前記ＤＡＣ回路から前記第１の保持回路に供給されるタイミングでは、前記第２のアナログ信号が前記第２の保持回路から前記アナログバッファ回路に入力される。
【０００７】
本発明のさらに他の態様では、前記ＤＡＣ回路は複数のアナログ電位を出力するように構成されていて、前記第１の保持回路は複数のアナログ電位を入力され、一つのアナログ電位を出力する。
【０００８】
本発明のさらに他の態様では、上記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターである。
【０００９】
本発明のさらに他の態様では、液晶表示装置が上述のデータ線駆動回路を備えている。また、電子機器がこのような液晶表示装置を備えていてもよい。
【００１０】
上記のような構成によれば、第１保持回路をＤＡＣ回路の後段に設け、第１保持回路にアナログ電位を保持させることでアナログバッファ回路を線順次駆動でき、消費電力を低減できるうえに第２メモリ回路に比べ、第１保持回路は著しく素子数が少なくなり、装置を小型化できる。
【発明を実施するための最良の形態】
【００１１】
（実施例１）
図１は本発明の第１の実施例を実現するための６ＢｉｔＤＡＣ内蔵ＶＧＡ液晶用データ線駆動回路３０２の構成図である。
【００１２】
データ線駆動回路３０２はデジタル映像信号Ｄ１〜Ｄ１８および信号に同期されるクロックＣＬＫ、ＳＹＮＣタイミングを示す信号ＳＴを外部より入力され、これらのデジタル信号をもとにデータ線２０２−１〜１９２０にアナログ電位を出力する回路である。
【００１３】
本実施例では具体的に、データ線駆動回路３０２は、６４３個の順次選択単位回路５３０−０〜６４２と、１９２０個の単位駆動回路５４０−１〜１９２０と、インバーター回路５７０と、基準電位発生源５８０と、ＮＡＮＤ回路５８１と、インバーター回路５８２と、を備えている。なお、基準電位発生源５８０は基準電位発生器とも表記される。
【００１４】
順次選択単位回路５３０−０〜６４２のそれぞれは、クロック信号端子ＣＬＫ１と、クロック信号端子ＣＬＫ２と、ｉｎ端子と、ｏｕｔ端子と、を備えている。そして、順次選択単位回路５３０−０のｉｎ端子にはＳＴ信号が接続されている。そのうえで、順次選択単位回路５３０−０のｏｕｔ端子が、順次選択単位回路５３０−１のｉｎ端子に接続されるという具合に、順次選択単位回路５３０−０〜６４２は直列に接続されている。また、順次選択単位回路５３０−１〜６４０のそれぞれは、それぞれ対応する選択信号端子５１０−１〜６４０を選択するように構成されている。また、順次選択単位回路５３０−６４１のｏｕｔ端子および順次選択単位回路５３０−６４２のｏｕｔ端子は、ＮＡＮＤ回路５８１の２つの入力端子に接続されている。そして、ＮＡＮＤ回路５８１の出力はインバーター回路５８２に接続される。インバーター回路５８２の出力は信号配線５９０に接続される。
【００１５】
ここで、順次選択単位回路５３０−０〜６４０のうち、偶数番目のものを偶数段順次選択単位回路と表記し、奇数番目のものを奇数段順次選択単位回路と表記する。この表記を用いると、偶数段順次選択単位回路のクロック信号端子ＣＬＫ１には外部より入力されるＣＬＫ信号が接続され、クロック信号端子ＣＬＫ２にはインバーター回路５７０で反転されたＣＬＫ信号が接続される。奇数段順次選択単位回路（例えば順次選択単位回路５３０−１）のクロック信号端子ＣＬＫ１には、インバーター回路５７０によって反転されたＣＬＫ信号が接続され、クロック信号ＣＬＫ２には、ＣＬＫ信号が接続される。つまり、奇数段順次選択回路のクロック信号端子ＣＬＫ１・ＣＬＫ２とＣＬＫ信号との間の接続関係は、偶数段順次選択回路のそれとは逆である。
【００１６】
図２は順次選択単位回路５３０−ｎのそれぞれの回路構成である。ここで、ｎは１以上６４０以下の整数である。順次選択単位回路５３０−ｎは、クロックド・インバーターによるＤ−ＦＦ回路５３５−ｎと、ＮＡＮＤ回路５３１−ｎと、インバーター回路５３２−ｎと、を備えている。なお、順次選択単位回路５３０−０，６４１，６４２の回路構成は、選択信号端子５１０−ｎに接続されていない点を除いて、順次選択単位回路５３０−ｎの回路構成と同じである。
【００１７】
図１に戻ると、さらにデータ線駆動回路３０２には１９２０個の単位駆動回路５４０−１〜１９２０が配置される。上述のようにｎが１以上６４０以下の整数である場合、隣合う３つの単位駆動回路５４０−（ｎ＊３−２）と、単位駆動回路５４０−（ｎ＊３−１）と、単位駆動回路５４０−ｎ＊３と、には共通の選択信号端子５１０−ｎが接続され、選択タイミングを３ユニットずつ順次与えられる。また、単位駆動回路５４０−（ｎ＊３−２）には映像信号Ｄ１〜Ｄ６が、単位駆動回路５４０−（ｎ＊３−１）には映像信号Ｄ７〜Ｄ１２が、単位駆動回路５４０−ｎ＊３には映像信号Ｄ１３〜Ｄ１８が、それぞれ接続される。また、全ての単位駆動回路５４０−１〜１９２０のそれぞれには信号配線５９０が入力される。
【００１８】
図３は単位駆動回路５４０−ｍの回路図である。ここで、ｍは１以上１９２０以下の整数である。単位駆動回路５４０−ｍは、６個の伝送ゲート６０１−（ｍ，１）〜（ｍ，６）と、６個のクロックド・インバーター６０２−（ｍ，１）〜（ｍ，６）と、デコーダー回路６２０と、伝送ゲート６１０−ｍと、保持回路５４５−ｍと、アナログバッファ回路５５０−ｍと、を備えている。
【００１９】
６個の伝送ゲート６０１−（ｍ，１）〜（ｍ，６）のそれぞれの入力には、デジタル信号Ｄｋ〜Ｄｋ＋５のそれぞれが供給されている。ここでｍ＝１，４，７，．．．，１９１８ではｋ＝１であり、ｍ＝２，５，８，．．．，１９１９ではｋ＝７であり、ｍ＝３，６，９，．．．，１９２０ではｋ＝１３である。
【００２０】
これらの伝送ゲート６０１−（ｍ，１）〜（ｍ，６）のそれぞれのゲートには、選択信号端子５１０−ｎが共通に供給されている。そして、これら伝送ゲート６０１−（ｍ，１）〜（ｍ，６）のそれぞれは、選択信号端子５１０−ｎが選択されたタイミングで導通状態となり、このためデコーダー回路６２０に、デジタル信号Ｄｋ〜Ｄｋ＋５のデータが入力される。同時にデジタル信号Ｄｋ〜Ｄｋ＋５に接続されたクロックド・インバーター６０２−（ｍ，１）〜（ｍ，６）も動作し、デジタル信号Ｄｋ〜Ｄｋ＋５の反転信号もデコーダー回路６２０に入力される。なお、以下では、デコーダー回路６２０はＤＡＣ回路６２０とも表記されている。
【００２１】
ＤＡＣ回路６２０はＮｃｈトランジスターを６個直列に並べたスイッチが６４個並んでいるデコーダー回路で、それぞれ基準電源Ｖ０〜Ｖ６３がスイッチの一方に接続される。スイッチのもう一方は短絡されており、伝送ゲート６１０−ｍを通じて保持回路５４５−ｍ及びアナログバッファ回路５５０−ｍの入力端子に接続される。ここでＤＡＣ回路６２０は入力されたデジタル信号Ｄｋ〜Ｄｋ＋５のビット状態に応じて基準電源Ｖ０〜Ｖ６３のいずれか一つを伝送ゲート６１０−ｍに出力する。例えばデジタル信号Ｄｋ〜Ｄｋ＋５が全てＬＯＷであればＶ０を出力し、全てＨｉｇｈであればＶ６３を出力する。
【００２２】
伝送ゲート６１０−ｍは選択信号端子５１０−ｎが選択されたタイミングで導通状態となっており、基準電位Ｖ０〜Ｖ６３のうちの選択されたいずれか一つは保持回路５４５−ｍに書き込まれる。ここで保持回路５４５−ｍは接地された適切な容量（ここでは０．５ｐＦ）のコンデンサーからなる。選択信号端子５１０−ｎが非選択になると伝送ゲート６１０−ｍは非導通となり、保持回路５４５−ｍに書き込まれた電位は次の選択タイミングまで保持される。保持回路５４５−ｍに書き込まれた電位は信号配線５９０が選択されたタイミングでアナログバッファ回路５５０−ｍによって適切な電位となってより高い駆動能力でデータ線２０２−ｍに出力される。図５はアナログバッファ回路５５０−ｍの回路図である。本実施例では２段増複式の差動アンプを用いており、この場合、入力（ｉｎ）電位と出力（ｏｕｔ）電位は等しい。ここでＶＨ＝８Ｖ、ＶＬ＝−４Ｖ、Ｖｂｉａｓ１＝０Ｖ、Ｖｂｉａｓ２＝４Ｖである。また、電位ＶＷと電位ＶＢは＋４Ｖと０Ｖの反転電位とする。外部より入力されるＤ１〜Ｄ１８、ＣＬＫ、ＳＴの各信号は０Ｖ／８Ｖのデジタル信号であり、データ線駆動回路３０２はアナログバッファ回路５５０−ｍ以外、全て０Ｖ／８Ｖ電源で駆動される。
【００２３】
上述のように、データ線駆動回路３０２は基準電位発生源５８０も有する。図４は基準電位発生源５８０の回路図である。電位ＶＢと電位ＶＷはそれぞれ黒基準電位と白基準電位であって、一定周期で反転し、互いに逆位相の信号である。この電位ＶＢと電位ＶＷを適当な抵抗値の抵抗で電圧分割し、基準電位Ｖ０〜Ｖ６３を生成する。
【００２４】
また、別の実施例として、アナログバッファ回路５５０−ｍのかわりに図６に示すアナログバッファ回路５５０’−ｍを用いてもよい。この例ではＶＨ＝＋８Ｖ、ＶＬ＝０Ｖ、Ｖｂｉａｓ＝＋３Ｖである。このとき、出力（ｏｕｔ）電位は入力（ｉｎ）電位−３Ｖである。従って、図４に示した基準電位発生源５８０の電位ＶＷと電位ＶＢを３Ｖ高く設定し、＋７Ｖと＋３Ｖの反転電位とすればよい。この回路構成では素子数が少なく、印加電源電圧が小さいというメリットを有する。ただし、トランジスターの特性が理想的な飽和特性にならないときに入力電位と出力電位の直線性が悪くなるというデメリットを有するので、どちらを採用するかはメリットとデメリットの両方を勘案して決めればよい。
【００２５】
図７は本実施例のタイミングチャートである。ＣＬＫ信号は半周期がＴ１Ｃ（秒）のクロックであり、ＳＴ信号は周期Ｔ１Ｈ＝６４６×Ｔ１Ｃ（秒）、Ｈｉｇｈである期間がＴ１Ｃ（秒）でＣＬＫ信号とＴ１Ｃ÷２（秒）位相がずれた信号であって、いずれも外部より入力される。映像信号Ｄ１〜Ｄ１８はＣＬＫ信号と同期して一つのデータ期間がＴ１Ｃ（秒）のデジタル信号である。本実施例では白黒交互表示の場合のデータを示している。最初のデータ（図７ではＤ１〜Ｄ１８データＨｉｇｈ＝黒）がＳＴ信号より１．５×Ｔ１Ｃ（秒）後に入力され、以降Ｔ１Ｃ秒毎（ＣＬＫ信号反転毎）に次のデータが入力される。本実施例ではＴ１Ｃ＝５３．５３ナノ秒である。このようなデータを入力すると、選択信号端子５１０−ｎは図７に示すようにＴ１Ｃ秒ずつ選択されていく。すなわち、図３で伝送ゲート６１０−ｍはＴ１Ｃ秒間導通状態となるので、ＤＡＣ回路６２０が保持回路５４５−ｍに電位を書き込む期間はＴ１Ｃ秒である。一方、信号配線５９０の選択期間（ＴＡＭＰ）は図７に示すように３×Ｔ１Ｃ秒であり、アナログバッファ回路５５０−ｍがデータ線２０２−ｍに書き込む時間はＤＡＣ回路６２０が保持回路５４５−ｍに書き込む時間の３倍になる。また、ＶＷとＶＢはＳＴ選択期間中に＋４Ｖと０Ｖを互いに反転する、１２９２×Ｔ１Ｃ（秒）周期の信号であって、互いに逆位相となっている。これにより、データ線から出力される電位はＳＴ信号毎に極性が逆となるようになる、１Ｈ反転駆動が実現されている。
【００２６】
このように、本実施例によるデータ線駆動回路３０２では保持回路５４５−ｍにアナログ電位を保持させることによって、ＤＡＣ回路６２０の書き込み時間よりアナログバッファ回路５５０−ｍの書き込み時間を長くしている。このため、データ線２０２−ｍの容量が大きくなってもアナログバッファ回路５５０−ｍの駆動能力を最小限度にでき、その分、アナログバッファ回路５５０−ｍの消費電力を小さくできるという特徴を有する。また、デジタルメモリ回路が存在しないため、駆動回路の面積が小さくなる。
【００２７】
図８は図１のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１の構成図である。アクティブマトリクス基板１０１上には、４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３−１〜４８０）は走査線（２０１−１〜４８０）と平行に配置されている。容量線（２０３−１〜４８０）は相互に短絡され、また対向導通部（３３０）にも接続され、電源回路３０４から適切な共通電位ＶＣＯＭを与えられる。ここでは共通電位ＶＣＯＭは＋４Ｖと０ＶのＡＣ反転電位であって、図７のタイミングチャートの電位ＶＷと同じ位相で駆動される。
【００２８】
走査線（２０１−１〜４８０）は走査線駆動回路３０１に接続されて順次駆動信号を与えられる。また、データ線（２０２−１〜１９２０）はデータ線駆動回路３０２に接続されて映像信号を与えられることは既に述べたとおりである。走査線駆動回路３０１、データ線駆動回路３０２は電源回路３０４および信号回路３０５に接続され、必要な信号（例えばＳＰ，ＣＬＫ信号）と必要な電位（例えば＋８、−４、０ＶのＤＣ電源）を供給される。データ線駆動回路３０２は信号入力端子３２０からデジタル映像信号Ｄ１〜Ｄ１８を与えられる。また信号回路３０５および電源回路３０４も必要な信号（マスタークロック、ＳＹＮＣ信号など）および電源電位（例えば＋２．６ＶとＧＮＤ信号）を与えられる。
走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５はアクティブマトリクス基板の一部を構成するガラス基板上に能動素子としてのポリシリコン薄膜トランジスターを集積することで形成されており、後述する画素スイッチング素子（４０１−ｊ−ｉ）と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。
【００２９】
図９は図８の点線３１０部で示す画素表示領域中のｉ番目のデータ線（２０２−ｉ）とｊ番目の走査線（２０１−ｊ）の交差部付近の回路図である。走査線（２０１−ｊ）とデータ線（２０２−ｉ）の各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子（４０１−ｊ−ｉ）が形成されており、そのゲート電極は走査線（２０１−ｊ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｉ）と画素電極（４０２−ｊ−ｉ）に接続されている。画素電極（４０２−ｊ−ｉ）及び同一電位に短絡される電極は容量線（２０３−ｊ）と補助容量コンデンサー（４０３−ｊ−ｉ）を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向基板電極９３０（ＣＯＭ）とやはりコンデンサーを形成する。
【００３０】
図１０は図８のアクティブマトリクス基板を用いた第１の実施例における６ＢｉｔＤＡＣ内蔵透過型ＶＧＡ解像度液晶表示装置の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１（第１の基板）と対向基板９１２（第２の基板）とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０と短絡されるコモン電位が供給されるＩＴＯ膜でなる対向基板電極９３０が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。
【００３１】
さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板を取り付けたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００３２】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。
【００３３】
図１１は本実施例での電子機器９９０の具体的な構成を示すブロック図である。電子機器９９０において、液晶表示装置９１０は図１０で説明した６ＢｉｔＤＡＣ内蔵ＶＧＡ解像度液晶表示装置であって、電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８および信号入力端子３２０を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路（７８２）を介して入出力機器（７８３）からの入力データを取得する。ここで入出力機器（７８３）とは例えばキーボード、マウス、タッチパネル、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路（７８１）は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。
【００３４】
このように構成された電子機器９９０は表示装置の駆動回路部分が小型であって、消費電力が小さく、駆動回路や信号回路がアクティブマトリクス基板１０１上に一体形成されているゆえにコストが安い上に信頼性が高い。このため、小型でバッテリー駆動時間が長く、高信頼性の電子機器を安価に提供できるのである。
【００３５】
ここで電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００３６】
（実施例２）
図１２は本発明の第２の実施例を実現するための６ＢｉｔＤＡＣ内蔵ＶＧＡ液晶用データ線駆動回路３０２ｂの構成図である。図１のデータ線駆動回路３０２に比べ、単位駆動回路５４０−１〜１９２０が単位駆動回路５４０ｂ−１〜１９２０に置き換わり、外部からの信号ＰＯＬが入力されていること、順次選択単位回路５３０−６４１、順次選択単位回路５３０−６４２、ＮＡＮＤ回路５８１、インバーター回路５８２がそれぞれ削除され、信号配線５９０は外部からのＡＭＰＯＮ信号に接続されていることが相違点である。それ以外については第１の実施例の図１となんら変わらない。図１２中、図１と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００３７】
図１３は単位駆動回路５４０ｂ−ｍの回路図である。図３の単位駆動回路５４０−ｍと比べ、保持回路５４５−ｍが第１保持回路５４６−ｍと第２保持回路５４７−ｍに置き換わっており、第１保持回路５４６−ｍと第２保持回路５４７−ｍの入力をＰＯＬ信号で切り替える第１入力伝送ゲート６２１−ｍと第２入力伝送ゲート６２２−ｍ、第１保持回路５４６−ｍと第２保持回路５４７−ｍの出力をＰＯＬ信号で切り替える第１出力伝送ゲート６２３−ｍと第２出力伝送ゲート６２４−ｍがそれぞれ追加されている。ＰＯＬ信号がＬｏｗのときは第１入力伝送ゲート６２１−ｍと第２出力伝送ゲート６２４−ｍがＯＮし、第２入力伝送ゲート６２２−ｍと第１出力伝送ゲート６２３−ｍがＯＦＦし、ＰＯＬ信号がＨｉｇｈのときはその逆となるように構成されている。図１３中、図３と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００３８】
図１４は第２の実施例におけるタイミングチャートである。ＡＭＰＯＮ信号（信号配線５９０）は周期Ｔ１Ｈ（＝６４６×Ｔ１Ｃ）で、Ｈｉｇｈである期間（ＴＡＭＰ’）が６４０×Ｔ１Ｃ秒である。また、ＰＯＬ信号はＶＷと同一の波形である。その他の波形は第１の実施例の図７と同様である。従って、選択信号端子５１０−ｎが選択されるたびにＰＯＬ信号はＨｉｇｈ・Ｌｏｗが反転しており、第１入力伝送ゲート６２１−ｎまたは第２入力伝送ゲート６２２−ｎのいずれかが交互に開いている。すなわち、ＤＡＣ回路６２０から出力されたアナログ電位は第１保持回路５４６−ｍ、第２保持回路５４７−ｍのいずれか交互に充電されるのである。
【００３９】
一方、アナログバッファ回路５５０−ｍの入力（ｉｎ）は第１出力伝送ゲート６２３−ｍ及び第２出力伝送ゲート６２４−ｍに接続され、同様に選択信号端子５１０−ｎが選択されるたびにどちらかが交互にＯＮし、第１保持回路５４６−ｍもしくは第２保持回路５４７−ｍのどちらかの電位が交互に入力されるが、このときアナログバッファ回路５５０−ｍの入力に接続される保持回路と、ＤＡＣ回路６２０から書き込まれる保持回路は常に別である。すなわち、ＤＡＣ回路６２０から第１保持回路５４６−ｍに電位が書き込まれているタイミングではアナログバッファ回路５５０−ｍは第２保持回路５４７−ｍと接続されているし、ＤＡＣ回路６２０から第２保持回路５４７−ｍに電位が書き込まれているタイミングではアナログバッファ回路５５０−ｍは第１保持回路５４６−ｍと接続されているのである。
【００４０】
このようにして、ＡＭＰＯＮ信号Ｈｉｇｈ期間中にアナログバッファ回路５５０−ｍから出力される電位は、一つ前のＡＭＰＯＮ信号Ｈｉｇｈ期間中にＤＡＣ回路６２０から書き込まれた電位である。すなわち、第１保持回路５４６−ｍおよび第２保持回路５４７−ｍがアナログ電位メモリとして機能するのでアナログバッファ回路５５０−ｍが線順次書き込みで駆動できるのである。
【００４１】
従来例での第１メモリ回路・第２メモリ回路はデジタルＳ−ＲＡＭ型メモリ回路であり、回路面積が大きくなるが、第１保持回路５４６−ｍおよび第２保持回路５４７−ｍは蓄積容量素子一つを接地しただけの構成であるから回路面積が小さくなる。またアナログバッファ回路５５０−ｍの書き込み時間はＡＭＰＯＮ信号Ｈｉｇｈ期間（＝６４０×Ｔ１Ｃ）時間であって、第１の実施例での書き込み時間（３×Ｔ１Ｃ）に比べさらに長くなっており、駆動能力をさらに小さく設定し、消費電力を抑えることができる。
【００４２】
本実施例のデータ線駆動回路３０２ｂを用いたアクティブマトリクス基板１０１、液晶表示装置９１０、電子機器の構成はデータ線駆動回路３０２をデータ線駆動回路３０２ｂに置き換えただけで他は第１の実施例と同様であるので省略する。なお、データ線駆動回路３０２ｂで用いるＡＭＰＯＮ信号およびＰＯＬ信号は信号回路３０５により供給される。
【００４３】
また、図１５は図１３にかわる第２の実施例における別なる実施形態を提供する単位駆動回路５４０ｃ−ｍの構成図である。図１３に比べ、クロックド・インバーター６０２−（ｍ，１）〜（ｍ，６）を削除し、第１メモリ回路６３０−（ｍ，１）〜（ｍ，６）に置き換えている。また、伝送ゲート６１０−ｍは削除し、ＤＡＣ回路６２０の出力はそのまま第１入力伝送ゲート６２１−ｍ及び第２入力伝送ゲート６２２−ｍに接続されている。
【００４４】
この別実施形態では、選択信号端子５１０−ｎが選択され、伝送ゲート６０１−（ｍ，１）〜（ｍ，６）を通過したデジタル映像信号Ｄｋ〜Ｄｋ＋５は、第１メモリ回路６３０−（ｍ，１）〜（ｍ，６）でラッチされ、次に選択信号端子５１０−ｎが選択されるまで保持される。従って、ＤＡＣ回路６２０は選択信号端子５１０−ｎが選択されてから次に選択されるまでの期間、同じ電位を出力しつづける。書き込まれる保持回路はＰＯＬ信号が反転するタイミングで切り替わるから、実際にＤＡＣ回路６２０が第１保持回路５４６−ｍもしくは第２保持回路５４７−ｍに書き込んでいる期間は（６４６−ｎ）×Ｔ１Ｃ（秒）である。ｎ＝１〜６４０であるから、最低でも６×Ｔ１Ｃ（秒）であり、図１２の構成に比べ書き込み時間は少なくとも６倍である。従って、ＤＡＣ回路６２０および基準電位発生源５８０の書き込み能力を下げることが可能になり、より低消費電力・小回路面積で回路を構成できる。ＤＡＣ回路６２０および基準電位発生源５８０の書き込み能力はｎ＝１〜６４０全て一律に６×Ｔ１Ｃ（秒）で書き込みを完了できるように設計してもよいし、ｎが小さい場合は書き込み能力を落としても良い。その他の点については図１３における単位駆動回路５４０ｂ−ｍと変わらないので、同じ記号を用いることで詳細な説明は省略する。この別実施形態をとったデータ線駆動回路については図１２のデータ線駆動回路において単位駆動回路５４０ｂ−ｍを単位駆動回路５４０ｃ−ｍに置き換えるのみであるので説明は省略する。
【００４５】
（実施例３）
図１６は本発明の第３の実施例を実現するための６ＢｉｔＤＡＣ内蔵ＶＧＡ液晶用データ線駆動回路３０２ｄの構成図である。第２の実施例でのデータ線駆動回路３０２ｃを示す図１２に比べ、順次選択単位回路５３０−６４１を追加し、順次選択単位回路５３０−６４０に直列に繋いでいる。また、各単位駆動回路５４０ｂ−ｍは各単位駆動回路５４０ｄ−ｍに置き換えられ、選択信号端子５１０−ｎの他に、隣接する選択信号端子５１０−ｎ＋１にも接続される。基準電位発生源５８０も基準電位発生源５８０ｄに置き換えられる。それ以外については第２実施例の図１２となんら変わらない。図１６中、図１２と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００４６】
図１７は単位駆動回路５４０ｄ−ｍの回路図である。第２実施例別構成例での単位駆動回路５４０ｃ−ｍを示す図１５に比べ、第１メモリ回路６３０−（ｍ，１）〜（ｍ，６）を第１メモリ回路６４０−（ｍ，１）〜（ｍ，６）に置き換え、隣接する選択信号端子５１０−ｎ＋１を接続している。また、ＤＡＣ回路６２０がＤＡＣ回路６２０’に置き換わり、ＤＡＣ回路６２０’からの出力端子６９１は第３入力伝送ゲート６２５−ｍを通じて第１ＣＤＡＣ回路５４８−ｍ（第１の保持回路に相当する）に、第４入力伝送ゲート６２６−ｍを通じて第２ＣＤＡＣ回路５４９−ｍ（第２の保持回路に相当する）にそれぞれ接続される。ＤＡＣ回路６２０’からの出力端子６９２は第５入力伝送ゲート６２７−ｍを通じて第１ＣＤＡＣ回路５４８−ｍ（第１の保持回路に相当する）に、第６入力伝送ゲート６２８−ｍを通じて第２ＣＤＡＣ回路５４９−ｍ（第２の保持回路に相当する）にそれぞれ接続される。第１ＣＤＡＣ回路５４８−ｍは第１メモリ回路６４０−（ｍ，１）〜（ｍ，２）の正・負それぞれの出力と、ＰＯＬ信号に接続され、出力端子は第１出力伝送ゲート６２３−ｍに接続される。第２ＣＤＡＣ回路５４９−ｍは第１メモリ回路６４０−（ｍ，１）〜（ｍ，２）の正・負それぞれの出力と、ＰＯＬ信号の逆相信号に接続され、出力端子は第２出力伝送ゲート６２４−ｍに接続される。本実施例におけるタイミングチャートは第２実施例で用いた図１４と基本的に同じなので説明は省略する。なお、出力端子６９１は第１出力信号配線とも表記され、また出力端子６９２は第２出力信号配線とも表記される。
【００４７】
図１７におけるＤＡＣ回路６２０’は第１実施例および第２実施例のＤＡＣ回路６２０と異なり、第１メモリ回路６４０−（ｍ，３）〜（ｍ，６）の出力信号のみを使ってデコードを行う、４Ｂｉｔ構成のＤＡＣ回路である。ＤＡＣ回路６２０’は第１サブＤＡＣ回路６２０’ａと第２サブＤＡＣ回路６２０’ｂとによって構成されており、これらはいずれも４つのｎチャネル型トランジスターを直列に接続したものを１６個並列に配置し、基準電位Ｖｎに一端を、他端を短絡して出力端子６９１または出力端子６９２に接続したものであって、第１実施例および第２実施例のＤＡＣ回路６２０とＢｉｔ数が６Ｂｉｔから４Ｂｉｔになっているだけで他は変わらない。第１サブＤＡＣ回路６２０’ａと第２サブＤＡＣ回路６２０’ｂは繋がっている基準電位が１レベルずれている。すなわち、第１メモリ回路６４０−（ｍ，３）〜（ｍ，６）の出力（ＯＵＴ）が全てＨｉｇｈの時、第１サブＤＡＣ回路６２０’ａは基準電位Ｖ１６を選択するのに対し、第２サブＤＡＣ回路６２０’ｂは基準電位Ｖ１５を選択する。すなわち、出力端子６９１が基準電位Ｖｎであれば出力端子６９２は基準電位Ｖｎ−１というように常に隣接した基準電位を出力する。ここで出力端子６９２には第１メモリ回路６４０−（ｍ，１）〜（ｍ，２）の出力（ＯＵＴ）が全てＬｏｗの時にデータ線に書き込むべきアナログ電位を出力し、出力端子６９１にはそれより６Ｂｉｔ映像信号でいうと４階調上のアナログ電位を出力する。出力端子６９１に与えられたアナログ電位（以下、ＶＩＮ１とする）はＰＯＬ信号＝Ｌｏｗの時は第３入力伝送ゲート６２５−ｍを通じて第１ＣＤＡＣ回路５４８−ｍの第１入力端子ＩＮ１に、ＰＯＬ信号＝Ｈｉｇｈの時は第４入力伝送ゲート６２６−ｍを通じて第２ＣＤＡＣ回路５４９−ｍ（第２の保持回路に相当する）の第１入力端子ＩＮ１にそれぞれ入力され、同様に出力端子６９２に与えられたアナログ電位（以下、ＶＩＮ２とする）はＰＯＬ信号＝Ｌｏｗの時は第５入力伝送ゲート６２７−ｍを通じて第１ＣＤＡＣ回路５４８−ｍの第２入力端子ＩＮ２に、ＰＯＬ信号＝Ｈｉｇｈの時は第６入力伝送ゲート６２８−ｍを通じて第２ＣＤＡＣ回路５４９−ｍ（第２の保持回路に相当する）の第２入力端子ＩＮ２にそれぞれ入力される。その他、図１７中、図１５と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００４８】
図１８は第１メモリ回路６４０−ｍの回路図である。ＩＮ端子は容量６４１に接続され、またＮＡＮＤ回路６４３の入力端子に接続される。インバーター回路６４２の出力は容量６４１の他端に接続され、入力はＮＡＮＤ回路６４３の出力に繋がる。ＮＡＮＤ回路６４３のもう一方の入力はＮＴ端子（＝選択信号端子５１０−ｎ＋１）に接続される。ＮＴ端子はクロックド・インバーター６４４の制御端子にも接続され、ＮＴ端子からの信号はインバーター６４５で逆相信号が生成されてクロックド・インバーター６４４の逆相制御端子に接続される。クロックド・インバーター６４４の入力はＩＮ端子に接続されており、出力は容量６４６の一端およびインバーター６４７に接続される。
【００４９】
このような構成をとると、選択信号端子５１０−ｎが選択された際に伝送ゲート６０１−（３＊ｎ−２，１〜６），（３＊ｎ−１，１〜６），（３＊ｎ，１〜６）が開いてＩＮ端子に入力された信号がＨｉｇｈの時、選択信号端子５１０−ｎが選択されたタイミングでインバーター回路６４２によってレベルシフトされる。一方、ＩＮ端子に入力された信号がＬｏｗの時はそのままである。つまり、クロックド・インバーター６４４に入力される電位振幅は映像信号Ｄｋの電位振幅＋インバーター回路６４２の電源電位差となり、レベルシフトが行われるので、入力振幅より出力振幅が増幅されるレベルシフタ内蔵メモリ回路として動作するのである。このような構成により、映像信号Ｄｋの電位振幅を下げて消費電力を低減しつつ、ＤＡＣ回路６２０’に印加する電位レベルは向上させて駆動能力を確保することが可能になる。
【００５０】
本実施例では映像信号Ｄｋ（ｋ＝１〜１８）の電位振幅は０Ｖ／５Ｖ、インバーター回路６４２とＮＡＮＤ回路６４３の電源電位は０Ｖ／５Ｖ、クロックド・インバーター６４４、インバーター６４５，６４７，６４８の電源電位は０Ｖ／８Ｖとする。その他の電源電位設定は第１実施例および第２の実施例と同様である。このような構成により映像信号Ｄｋの電位振幅は０Ｖ／５Ｖであるにも関わらず、第１メモリ回路からの出力振幅は０Ｖ／８Ｖとなるのである。
【００５１】
なお、レベルシフトが不要な場合は第１メモリ回路として図１８の６４０−ｍで示す構成ではなく、図１５の第１メモリ回路６３０−ｍで示した回路構成を用いてもよい。第１メモリ回路６３０−ｍの回路構成のほうが面積は小さくなるので、どちらを選択するかは消費電力と回路面積の優先度から判断すればよい。また、第１メモリ回路６４０−ｍを廃し、図１３の構成のようにクロックド・インバーター６０２−ｍのみおき、ＤＡＣ回路６２０’の出力部に伝送ゲート６１０−ｍを置いてもよい。この場合、さらに回路面積は縮小するが、ＤＡＣ回路６２０’の書き込み時間が短くなるので消費電力が高くなる。また同様に、第２実施例の図１５で第１メモリ回路６３０−ｍを図１８の第１メモリ回路６４０−ｍの構成に置き換えてもよいことはもちろんである。
【００５２】
図１９は第１ＣＤＡＣ回路５４８−ｍおよび第２ＣＤＡＣ回路５４９−ｍの回路図である。第１入力端子ＩＮ１上の電位は伝送ゲート８１１−ｍ，８１３−ｍを介し、第２入力端子ＩＮ２上の電位は伝送ゲート８１２−ｍ，８１４−ｍを介し、入力信号Ｄ１，ＸＤ１，Ｄ２，ＸＤ２に応じて伝送ゲート８２１−ｍおよび伝送ゲート８２２−ｍにそれぞれ選択され入力される。第１ＣＤＡＣ回路５４８−ｍのＣＭＢ端子はＰＯＬ信号に、第２ＣＤＡＣ回路５４９−ｍのＣＭＢ端子はＰＯＬ信号の逆相信号に、それぞれ接続されているから、入力端子ＩＮ１に電位が入力されている（すなわち図１７における第３入力伝送ゲート６２５−ｍおよび第５入力伝送ゲート６２７−ｍが開いている）タイミングでは第１ＣＤＡＣ回路５４８−ｍのＣＭＢ信号（＝ＰＯＬ信号）は常にＬＯＷであるし、入力端子ＩＮ２に電位が入力されている（図１７におけるすなわち第４入力伝送ゲート６２６−ｍおよび第６入力伝送ゲート６２８−ｍが開いている）タイミングでは第２ＣＤＡＣ回路５４９−ｍのＣＭＢ信号（＝ＰＯＬ信号の逆相）は常にＬＯＷである。すなわち、このタイミングでは伝送ゲート８２１−ｍおよび伝送ゲート８２２−ｍは開であるから、選択された電位は容量８４１−ｍおよび容量８４２−ｍに充電される。また、８４３−ｍには入力端子ＩＮ２の電位ＶＩＮ２が充電される。このとき、伝送ゲート８３１−ｍと伝送ゲート８３２−ｍは閉である。
【００５３】
例えばＤ１＝Ｈｉｇｈ（ゆえにＸＤ１＝Ｌｏｗ）、Ｄ２＝Ｌｏｗ（ゆえにＸＤ２＝Ｈｉｇｈ）のときを想定すると、伝送ゲート８１１−ｍと伝送ゲート８１４−ｍが開、伝送ゲート８１２−ｍと伝送ゲート８１３−ｍが閉である。従って容量８４１−ｍにはＶＩＮ１、容量８４２−ｍにはＶＩＮ２、容量８４３−ｍにはＶＩＮ２がそれぞれ充電される。
【００５４】
次にＰＯＬ信号が反転すると、伝送ゲート８２１−ｍ，８２２−ｍ，８２３−ｍは閉となり、伝送ゲート８３１−ｍ，８３２−ｍは開となる。すると容量８４１−ｍ、容量８４２−ｍ、容量８４３−ｍの一端は全て出力端子ＯＵＴと短絡する。
【００５５】
容量８４１−ｍの容量を１００ｆＦ、容量８４２−ｍの容量を２００ｆＦ、容量８４３−ｍの容量の容量を１００ｆＦとすると、先ほどの例の状態でＰＯＬ信号が反転するとＯＵＴ端子の電位ＶＯＵＴはＶＯＵＴ＝ＶＩＮ１×１／４＋ＶＩＮ２×３／４となる。このように、ＰＯＬ信号が反転したときの出力電位ＶＯＵＴは入力信号Ｄ１，ＸＤ１，Ｄ２，ＸＤ２に応じてＶＯＵＴ＝ＶＩＮ１×３／４＋ＶＩＮ２×１／４〜ＶＩＮ２まで、（ＶＩＮ１−ＶＩＮ２）×１／４ステップで４段階に変化する。すなわち、２ＢｉｔのＣ−ＤＡＣとして動作する。
【００５６】
図２０は基準電位発生源５８０ｄの回路図である。図４に示した第１実施例および第２実施例の基準電位発生源５８０に比べ、基本構成は同じであるが電圧分割出力する電位数が６４から１７に減じている。これはＤＡＣ回路６２０’のＢｉｔ数に応じた変更である。
【００５７】
このように本回路構成ではＤＡＣ回路６２０’で上位の４Ｂｉｔをデコードし、２つのアナログ電位を出力し、第１ＣＤＡＣ回路５４８−ｍもしくは第２ＣＤＡＣ回路５４９−ｍで下位２Ｂｉｔをデコードする、２段階のＤＡＣ構成となっている。第１ＣＤＡＣ回路５４８−ｍおよび第２ＣＤＡＣ回路５４９−ｍは第２の実施例の第１保持回路５４６−ｍ、第２保持回路５４７−ｍと同様の役割も同時にはたす。すなわち、ＰＯＬ信号＝ＬＯＷ時は第１ＣＤＡＣ回路５４８−ｍに入力が行われているとき、第２ＣＤＡＣ回路５４９−ｍは前の周期で入力された電位をデコードして適切なアナログ電位に変換し、第２出力伝送ゲート６２４−ｍを通じてアナログバッファ回路５５０−ｍに出力しており、ＰＯＬ信号＝Ｈｉｇｈ時はその逆である。
【００５８】
このように構成することで、出力アナログ階調数を犠牲にすることなくＤＡＣ回路６２０’のサイズを第１実施例・第２実施例のＤＡＣ回路６２０の半分に縮小し、さらに小回路面積のデータ線駆動回路を実現できるのである。
【産業上の利用可能性】
【００５９】
本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施例に係るデータ線駆動回路の回路図。
【図２】本発明の実施例に係る順次選択単位回路の回路図。
【図３】本発明の第１実施例に係る単位駆動回路の回路図。
【図４】本発明の実施例に係る基準電位回路の回路図。
【図５】本発明の実施例に係るアナログバッファ回路の回路図。
【図６】本発明の第１実施例の別実施形態に係るアナログバッファ回路の回路図。
【図７】本発明の第１実施例に係るタイミングチャート。
【図８】本発明の実施例に係るアクティブマトリクス基板の構成図。
【図９】本発明の実施例に係るアクティブマトリクス基板の画素回路図。
【図１０】本発明の実施例に係る液晶表示装置の斜視図。
【図１１】本発明の電子機器の実施例を示すブロック図。
【図１２】本発明の第２実施例に係るデータ線駆動回路の回路図。
【図１３】本発明の第２実施例に係る単位駆動回路の回路図。
【図１４】本発明の第２実施例に係るタイミングチャート。
【図１５】本発明の第２実施例の別実施形態に係る単位駆動回路の回路図。
【図１６】本発明の第３実施例に係るデータ線駆動回路の回路図。
【図１７】本発明の第３実施例に係る単位駆動回路の回路図。
【図１８】本発明の第３実施例に係る第１メモリ回路の回路図。
【図１９】本発明の第３実施例に係るＣＤＡＣ回路の回路図。
【図２０】本発明の第３実施例に係る基準電位回路の回路図。
【符号の説明】
【００６１】
１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、３０２…データ線駆動回路、５４０…単位駆動回路、５５０，５５０’…アナログバッファ回路、５４５…保持回路、５８０…基準電位発生源、６２０…ＤＡＣ回路、４０１…画素スイッチ
ング素子、４０２…画素電極、９１０…液晶表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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