(57)【要約】      （修正有）【課題】論理回路と記憶回路を混載した半導体集積回路において、論理回路の高速動作を確保しつつ、ゲインセルを用いた記憶回路に保持された電荷のリークを防ぐ。【解決手段】半導体基板２、または、基板に形成されている半導体層に形成されている第１導電型のチャネル導電型を持つ第１トランジスタＴｐと第２導電型のチャネル導電型を持つ第２トランジスタＴｎの双方から論理回路が形成されている論理回路部３と、前記半導体基板２または前記半導体層に形成されている第３トランジスタＴｍｎを含み記憶回路が形成されている記憶回路部４と、を備え、前記第１トランジスタＴｐに接して圧縮応力膜１０ｐが形成され、前記第２トランジスタＴｎに接して引張応力膜１０ｎが形成され、前記第３トランジスタＴｍｎが形成されている記憶回路部３の少なくとも一部は、前記圧縮応力膜１０ｐと前記引張応力膜１０ｎの双方が形成されていない、半導体集積回路１。【選択図】図４
2008053288.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、または、基板に形成されている半導体層に形成されている第１導電型のチャネル導電型を持つ第１トランジスタと第２導電型のチャネル導電型を持つ第２トランジスタの双方から論理回路が形成されている論理回路部と、
前記半導体基板または前記半導体層に形成されている第３トランジスタを含み記憶回路が形成されている記憶回路部と、を備え、
前記第１トランジスタに接して圧縮応力膜が形成され、
前記第２トランジスタに接して引張応力膜が形成され、
前記第３トランジスタが形成されている記憶回路部の少なくとも一部は、前記圧縮応力膜と前記引張応力膜の双方が形成されていない、
半導体集積回路。
【請求項２】
前記記憶回路は、記憶データとなる電荷を電気的フローティング状態で保持するストレージノードを有する請求項１に記載の半導体集積回路。
【請求項３】
前記記憶回路はメモリセルを有し、
前記メモリセルは、データ入力用の書き込み電界効果トランジスタと、データ出力用のセレクトトランジスタとアンプトランジスタからなる読み出し電界効果トランジスタと、前記書き込み電界効果トランジスタから入力した記憶データとなる電荷を電気的フローティング状態で保持するストレージノードとを有するゲインセルにより構成されており、
前記書き込み電界効果トランジスタと前記読み出し電界効果トランジスタは前記第３トランジスタである
請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記半導体基板はシリコン基板であり、前記引張応力膜及び圧縮応力膜は、シリコン窒化物により構成されている
請求項２又は請求項３に記載の半導体集積回路。
【請求項５】
半導体基板、または、基板に形成されている半導体層に、論理回路が形成されている論理回路部を構成するための、第１導電型のチャネル導電型を持つ第１トランジスタと第２導電型のチャネル導電型を持つ第２トランジスタの双方、及び、記憶回路が形成されている記憶回路部を構成するための第３トランジスタを形成するステップと、
圧縮応力膜を成膜するステップと、
引張応力膜を成膜するステップと、
前記圧縮応力膜を前記記憶回路の少なくとも一部と、前記第２トランジスタが形成されている領域とから除去するステップと、
前記引張応力膜を前記記憶回路の少なくとも一部と、前記第１トランジスタが形成されている領域とから除去するステップと、
を有する半導体集積回路の製造方法。
【請求項６】
前記圧縮応力膜を除去するステップ、及び、前記引張応力膜を除去するステップは、前記第１トランジスタが形成された箇所、または、前記第２トランジスタが形成された箇所に、保護膜を形成し前記保護膜が形成された箇所以外の前記圧縮応力膜、または、前記引張応力膜を除去するステップをさらに有する
請求項５に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその製造方法に係り、特に、論理回路と記憶回路を混載する半導体集積回路及びその製造法に関するものである。
【背景技術】
【０００２】
従来は、演算、制御、記憶といった各機能ごとに半導体集積回路（ＩＣ）により実現されている電子機器の機能は、ＩＣの高集積化、ＩＣプロセスの共通化の進展に伴い、いくつかの機能或いは機器全体を一つのＩＣで実現するシステムＬＳＩ化が進んでいる。システムＬＳＩは、記憶回路を含むメモリブロックと、論理回路を含む論理演算ブロックとが混載される。
【０００３】
一般に、一つのシステムＬＳＩを使用することにより、論理回路、記憶回路、アナログ回路を構成する複数のＬＳＩを機器に組み込む場合と比較して配線を単純化することができる。また、システムＬＳＩを使用することにより、ＬＳＩの占有面積を少なくすることができるため、機器の小型化も図られる。
【０００４】
ここで、論理演算ブロックはシリコン系の半導体基板に形成される電界効果トランジスタにより構成される論理回路を組み合わせたものである。
ところで、電界効果トランジスタのスイッチングを速くして、論理回路の動作を高速化させるため、応力膜を電界効果トランジスタに接するようにして設ける技術が知られている。応力膜の存在により、半導体基板に引張歪あるいは圧縮歪が付与され、その部分の半導体の格子定数が歪による応力によって変化し、バンド構造が変動する。バンド構造の変化により、チャネル領域における電子や正孔といったキャリアの移動度が大きくなり、電界効果トランジスタのスイッチングが速くなる。
【０００５】
応力膜を電界効果トランジスタに接するように設けるものとして、非特許文献１に記載されているように、論理回路を構成する電界効果トランジスタのソース及びドレイン領域にシリコンゲルマニウムの層を応力層として埋め込むものがある。シリコンゲルマニウムの層が埋め込まれることにより、その層が体積膨張しソース領域とドレイン領域に挟まれたチャネル領域の半導体基板に圧縮歪が加わる。これによりチャネル領域の正孔移動度が向上し、ｐチャネル導電型の電界効果トランジスタのスイッチングを速くすることができる。なお、ｎチャネル導電型の電界効果トランジスタのスイッチングを速くさせるためには、当該電界効果トランジスタのチャネル領域の引張歪を加えるＳｉＮの層を応力層として埋め込む。
【０００６】
論理回路を構成する電界効果トランジスタは通常、ｎチャネル導電型の電界効果トランジスタとｐチャネル導電型の電界効果トランジスタの双方が同一半導体基板に形成される。これらの電界効果トランジスタについてスイッチングを速くさせるためには、ｎチャネル導電型の電界効果トランジスタのチャネル領域には引張歪を加える一方で、ｐチャネル導電型の電界効果トランジスタのチャネル領域には圧縮歪を加える必要がある。
【０００７】
そこで、非特許文献２に記載されているように、ｎチャネル導電型の電界効果トランジスタとｐチャネル導電型の電界効果トランジスタが共に形成されている半導体基板の全面に引張応力を加えるＳｉＮの層を形成し、しかる後に、ｎチャネル導電型の電界効果トランジスタの基板面のチャネル領域にのみ引張歪を加えるために、当該ｎチャネル導電型の電界効果トランジスタが形成されている部分以外の上記ＳｉＮの層を除去する。次に、半導体基板の全面に圧縮応力を加えるＳｉＮの層を形成し、しかる後に、ｐチャネル導電型の電界効果トランジスタの基板面のチャネル領域にのみ圧縮歪を加えるために、当該ｐチャネル導電型の電界効果トランジスタが形成されている部分以外で、上記ＳｉＮの層を除去する。
【０００８】
記憶回路には、不揮発性メモリと揮発性メモリがあり、さらにＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とＲＡＭ（Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。論理演算ブロックを構成する論理回路と記憶回路とを混載する半導体集積回路では、ＲＡＭは論理演算ブロックのスタックやデータ領域として使用され、主としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が使用されている。
【０００９】
図８（ａ）にＳＲＡＭのメモリセルの回路図、同図（ｂ）にＤＲＡＭのメモリセルの回路図を示す。
図８（ａ）に示すＳＲＡＭのメモリセルは、一対の相補性のデータ線ＤＬ，ＤＬ＿と、一対の駆動電界効果トランジスタＱｄ１,Ｑｄ２、一対の負荷電界効果トランジスタＱｐ１,Ｑｐ２および一対の転送電界効果トランジスタＱｔ１,Ｑｔ２で構成されている。このメモリセルは、４個のｎチャネル導電型電界効果トランジスタと２個のｐチャネル導電型電界効果トランジスタの合計６個の電界効果トランジスタを使う完全ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型で構成されている。
【００１０】
上記メモリセルを構成する６個の電界効果トランジスタのうち、駆動電界効果トランジスタＱｄ１と負荷電界効果トランジスタＱｐ１と、駆動電界効果トランジスタＱｄ２と負荷電界効果トランジスタＱｐ２は、それぞれ、ＣＭＯＳインバータを構成している。これらの一対のＣＭＯＳインバータの相互の入出力端子間は、局所配線を介して交差結合し、１ビットの情報を記憶するフリップフロップ回路を構成する。
【００１１】
また、上記のフリップフロップ回路の一方の入出力端子は、転送電界効果トランジスタＱｔ１のソースまたはドレインに接続され、他方の入出力端子は、転送電界効果トランジスタＱｔ２のソースまたはドレインに接続されている。
【００１２】
図８（ｂ）に示すＤＲＡＭのメモリセルは、電荷を蓄えるためのキャパシタＣと、キャパシタＣへの電荷の充放電を制御する電界効果トランジスタＴｒのスイッチにより構成されている。ＤＲＡＭでは、基本的にキャパシタＣに電荷が蓄積されているか否かにより、ビット情報の有無を判断する。キャパシタ内の電荷は一定時間で放電されて失われるため、ＤＲＡＭのメモリセルの記憶保持時間は有限となる。このため、ＤＲＡＭでは一定の時間間隔で情報のリフレッシュ動作を繰り返す。
【００１３】
【非特許文献１】“Delaying Forever: Uniaxial Strained Silicon Transistors in a 90ｍｎ CMOS Technology” LSI Tech.2004 Intel
【非特許文献２】“Dual stress liner for high performance sub-45ｍｎ gate length SOI CMOS manufacturing” EDM 2004 IBM,Sony,TOSHIBA,AMD,Charterd Semiconductor
【発明の開示】
【発明が解決しようとする課題】
【００１４】
論理回路とＳＲＡＭからなる記憶回路とを混載した一枚の半導体基板に、システムＬＳＩを作製する場合、ＳＲＡＭの各メモリセルごとに６個もの電界効果トランジスタが必要となる。そのため、記憶回路を集積する場合には電界効果トランジスタによって大面積が占有され、記憶回路の大容量化には不利となる。
【００１５】
一方で、論理回路とＤＲＡＭからなる記憶回路とを混載して一枚の半導体基板において、システムＬＳＩを作製する場合、ＤＲＡＭの各メモリセルは一つのキャパシタと一つの電界効果トランジスタのみにより構成されているので、記憶回路の大容量化の上では有利である。しかし、ＤＲＡＭのキャパシタの電荷の喪失をできるだけ遅くするために、キャパシタの容量を数十ｆＦ程度に上げる必要がある。そのため、半導体基板の誘電性のみを利用してキャパシタを形成する場合では容量が不十分なことがあり、半導体基板上に誘電率の高い材料の膜を形成したり、あるいは、キャパシタの構造を３次元化して容量を上げることが行われている。しかし、誘電率の高い膜を形成したり、キャパシタの構造を３次元化する場合には、論理回路と組み合わせたプロセスが複雑になる問題がある。
【００１６】
図８（ｃ）に示すゲインセルが、論理回路と混載する記憶回路として知られている。図８（ｃ）に示すゲインセルは、３トランジスタ型のゲインセルの一つのメモリセルを示したものである。すなわち、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＴｓおよびアンプトランジスタＴａとを有する。
【００１７】
書き込みトランジスタＴｗのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。セレクトトランジスタＴｓのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＴａに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＴａのソースとドレインの一方が一定電圧（例えば、接地電位で保持されるコモンソース線ＣＳＬ）に接続され、他方がセレクトトランジスタＴｓに接続され、ゲートがストレージノードＳＮに接続されている。
【００１８】
ゲインセルは、ストレージノードＳＮに蓄積された電荷をアンプトランジスタＴａで増幅して読み出しビット線ＲＢＬに出力する。ゲインセルは、電界効果トランジスタのみで構成されており、ＤＲＡＭと異なり大容量のキャパシタは不要であるので、記憶回路を作製する上でプロセスが複雑にならない。また、メモリセルを構成するために必要な電界効果トランジスタの数もＳＲＡＭと比較して半分であり、記憶回路の大容量化の上でも有利である。
【００１９】
しかし、ゲインセルにおいて電荷を蓄積するストレージノードＳＮの容量は数ｆＦであり、ＤＲＡＭのキャパシタの容量の１／１０程度であるので、ＤＲＡＭの場合と同様にして定期的なリフレッシュ動作が必要である。しかしながら、ストレージノードＳＮに“１”のデータが保持されている場合は、蓄積された電荷はリークしやすい。すなわち、ストレージノードＳＮは書き込みトランジスタＴｗのソース又はドレインに接続し、また、アンプトランジスタＴａのゲートに接続している。そのため、書き込みトランジスタＴｗ又はアンプトランジスタＴａにリークパスが存在する場合に、ストレージノードＳＮに蓄積された電荷が、これらのリークパスを通してリークする。一方、ストレージノードＳＮに“０”のデータが保持されている場合には、書込みワード線ＷＷＬが他のメモリセル書換えのために電位変動すると書込みトランジスタＴｒのリークパスを通して電荷が流入されやすい。
【００２０】
ここで、ストレージノードＳＮに格納された“１”データが保持されている場合のリークパスは以下の通りである（図８（ｃ）参照）。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＴｗを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＴｗのＮ＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＴａのゲート電極、ゲート絶縁膜を通って基板（Ｐ型ウェル）にゲートリーク電流が流れるパスＰ３が存在する。
【００２１】
以上のリークパスの存在により、リフレッシュ動作を行ったとしても、ストレージノードＳＮの容量の低さから、依然として電荷のリークの問題は起こりやすい。すなわち、ストレージノードＳＮからの電荷のリーク成分の時間依存性を示すＴａｉｌ不良分布がＤＲＡＭと比較して劣る。
【００２２】
ゲインセルにより構成される記憶回路と論理回路を混載して一枚の半導体基板に、システムＬＳＩを作製する場合は、使用する電界効果トランジスタの数を記憶回路にＳＲＡＭを使用する場合と比較して少なくすることができ、また、キャパシタを使用していないので、記憶回路にＤＲＡＭを使用する場合と比較してプロセスも容易となる。
【００２３】
しかしながら、ゲインセルではストレージノードＳＮからリークパスを通じたリークの問題が起こりやすいので、ゲインセルにより構成される記憶回路と論理回路を混載するシステムＬＳＩではストレージノードＳＮからの電荷のリークを少なくし、Ｔａｉｌ不良分布を改善することが必要である。その一方で、システムＬＳＩに使用される論理回路の高速動作も求められる。
【００２４】
そこで、本発明が解決しようとする課題は、論理回路と記憶回路を混載する半導体集積回路において、論理回路の高速動作を確保しつつ、記憶回路に保持される電荷のリークを防ぐことができるものを提供することである。また、本発明が解決しようとする他の課題は、論理回路の高速動作を確保しつつ、記憶回路に保持された電荷のリークを防ぐことができる論理回路と記憶回路を混載する半導体集積回路の製造方法を提供することである。
【課題を解決するための手段】
【００２５】
本発明の一実施形態に関わる半導体集積回路は、半導体基板、または、基板に形成されている半導体層に形成されている第１導電型のチャネル導電型を持つ第１トランジスタと第２導電型のチャネル導電型を持つ第２トランジスタの双方から論理回路が形成されている論理回路部と、前記半導体基板または前記半導体層に形成されている第３トランジスタを含み記憶回路が形成されている記憶回路部と、を備え、前記第１トランジスタに接して圧縮応力膜が形成され、前記第２トランジスタに接して引張応力膜が形成され、前記第３トランジスタが形成されている記憶回路部の少なくとも一部は、前記圧縮応力膜と前記引張応力膜の双方が形成されていない。
【００２６】
本発明では好適に、前記記憶回路は、記憶データとなる電荷を電気的フローティング状態で保持するストレージノードを有する。
好ましくは、前記記憶回路はメモリセルを有し、前記メモリセルは、データ入力用の書き込み電界効果トランジスタと、データ出力用のセレクトトランジスタとアンプトランジスタからなる読み出し電界効果トランジスタと、前記書き込み電界効果トランジスタから入力した記憶データとなる電荷を電気的フローティング状態で保持するストレージノードとを有するゲインセルにより構成されており、前記書き込み電界効果トランジスタと前記読み出し電界効果トランジスタは前記第３トランジスタである。
【００２７】
本発明では好適に、前記半導体基板はシリコン基板であり、前記引張応力膜及び圧縮応力膜は、シリコン窒化物により構成されている。
【００２８】
本発明の一実施形態に関わる半導体集積回路では、論理回路が形成されている第１トランジスタには圧縮応力膜が形成され第２トランジスタには引張応力膜が形成されているため、第１トランジスタ及び第２トランジスタのチャネルには応力が加わる。一方で、第３トランジスタが形成されている記憶回路部の少なくとも一部は、圧縮応力膜と引張応力膜の双方が形成されていないため、当該領域の第３トランジスタのチャネルには応力がほとんど加わらない。
【００２９】
また本発明の一実施形態にかかわる半導体集積回路の製造方法は、半導体基板、または、基板に形成されている半導体層に、論理回路が形成されている論理回路部を構成するための、第１導電型のチャネル導電型を持つ第１トランジスタと第２導電型のチャネル導電型を持つ第２トランジスタの双方、及び、記憶回路が形成されている記憶回路部を構成するための第３トランジスタを形成するステップと、圧縮応力膜を成膜するステップと、引張応力膜を成膜するステップと、前記圧縮応力膜を前記記憶回路の少なくとも一部と、前記第２トランジスタが形成されている領域とから除去するステップと、前記引張応力膜を前記記憶回路の少なくとも一部と、前記第１トランジスタが形成されている領域とから除去するステップと、を有する。
【００３０】
好ましくは、前記圧縮応力膜を除去するステップ、及び、前記引張応力膜を除去するステップは、前記第１トランジスタが形成された箇所、または、前記第２トランジスタが形成された箇所に、保護膜を形成し前記保護膜が形成された箇所以外の前記圧縮応力膜、または、前記引張応力膜を除去するステップをさらに有する。
【００３１】
本発明の一実施形態に関わる半導体集積回路の製造法により製造された半導体集積回路は、論理回路が形成されている第１トランジスタには圧縮応力膜が形成され第２トランジスタには引張応力膜が形成されているため、第１トランジスタ及び第２トランジスタのチャネルには応力が加わる。一方で、第３トランジスタが形成された記憶回路部において、圧縮応力膜と引張応力膜の双方が形成されない。そのため、当該領域の第３トランジスタのチャネルには応力がほとんど加わらない。
【発明の効果】
【００３２】
本発明の論理回路と記憶回路とを混載した半導体集積回路では、論理回路の高速動作を確保しつつ、記憶回路に保持された電荷のリークを防ぐことができる。また、本発明の半導体集積回路の製造方法によれば、半導体集積回路の論理回路の高速動作を確保しつつ、記憶回路に保持された電荷のリークを防ぐことを容易に達成できる。
【発明を実施するための最良の形態】
【００３３】
本発明に係る半導体集積回路の一実施形態について図１から図７を参照しながら説明する。
図１は、本実施形態に係る半導体集積回路１の平面図を示すものである。図１に示す半導体集積回路１は、シリコンからなる一枚の半導体基板２に、論理回路部３と、記憶回路部４とを有する。これによりいわゆるシステムＬＳＩの形成が可能である。
【００３４】
図２は図１に示す半導体集積回路１を構成する論理回路部３の論理回路の一部を示すものであり、（ａ）は回路図、（ｂ）は平面図である。
図２（ａ）に示す回路図は、ＣＭＯＳインバータ回路を示すものであり、第１トランジスタとしてｐチャネル導電型の電界効果トランジスタＴｐと、第２トランジスタとしてｎチャネル導電型の電界効果トランジスタＴｎの相補型ＣＭＯＳインバータ回路を示すものである。図２（ａ）に例示した回路図ではノット回路を構成する論理回路となる。
【００３５】
図２（ｂ）に示す平面図では、ｐ型のアクティブ領域５ｎとｎ型のアクティブ領域５ｐが図示のように配置され、アクティブ領域５ｎはｐチャネル導電型の電界効果トランジスタＴｐの形成用で、アクティブ領域５ｐはｎチャネル導電型の電界効果トランジスタＴｎの形成用である。また、アクティブ領域５ｐとアクティブ領域５ｎには、ポリシリコンからなり、Ｖin入力に接続するゲート配線６Ｇが横切っている。また、アクティブ領域５ｐの一端には、接地用の配線６Ｅが接続し、アクティブ領域５ｐの他端にはアクティブ領域５ｐの一端と共通で、Ｖout出力に接続する出力用の配線６Оが接続されている。そして、アクティブ領域５ｎの他端には、電源電圧Ｖddが加わる配線６Ｄが接続している。
【００３６】
図３は図１に示す半導体集積回路１を構成する記憶回路部４の記憶回路の一部を示すものであり、（ａ）は回路図、（ｂ）は平面図である。
図３（ａ）に示す回路図は、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＴｓおよびアンプトランジスタＴａとを有する３トランジスタ型の一つのメモリセルを示すものである。書き込みトランジスタＴｗ、セレクトトランジスタＴｓおよびアンプトランジスタＴａはそれぞれｎチャネル導電型の電界効果トランジスタを使用している。これらの電界効果トランジスタは、本発明における第３のトランジスタに含まれる。
【００３７】
書き込みトランジスタＴｗのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。セレクトトランジスタＴｓのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＴａに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＴａのソースとドレインの一方が一定電圧（例えば、接地電位で保持される）のコモンソース線ＣＳＬに接続され、他方がセレクトトランジスタＴｓに接続され、ゲートがストレージノードＳＮに接続されている。ストレージノードＳＮは、書き込み電界効果トランジスタＴｗから入力し記憶データとなる電荷を電気的フローティング状態で保持する。
【００３８】
図３（ｂ）に示す平面図では、Ｐウェルのアクティブ領域５Ａ,５Ｂが図示のように配置されている。アクティブ領域５Ａは書き込みトランジスタＴｗの形成用である。アクティブ領域５Ｂは、セレクトトランジスタＴｓとアンプトランジスタＴａの形成用である。
【００３９】
ポリシリコンからなるセレクトトランジスタＴｓのゲート配線６Ｂ、すなわち読み出しワード線ＲＷＬが、アクティブ領域５Ｂを横切って配置されている。また、ポリシリコンからなるアンプトランジスタＴａのソース配線６Ｃがアクティブ領域５Ｂを横切って配置されている。同様に、ポリシリコンからなる書き込みトランジスタＴｗのゲート配線、すなわち書き込みワード線ＷＷＬがアクティブ領域５Ａを横切って配置されている。
【００４０】
これらのポリシリコンと重なっていないアクティブ領域５Ａ,５Ｂの部分には、ｎ型の各トランジスタのソース・ドレイン領域が形成されている（符号省略）。セレクトトランジスタＴｓのゲート配線６Ｂは、読み出しワード線ＲＷＬとなる。
【００４１】
セレクトトランジスタＴｓの一方のソース・ドレイン領域は、多層コンタクトを介して更に上層のメタル層からなる読み出しビット線ＲＢＬに接続されている。また、セレクトトランジスタＴｓの他方のソース・ドレイン領域は、アンプトランジスタＴａの一方のソース・ドレイン領域と共用されている。アンプトランジスタＴａの他方のソース・ドレイン領域は、コンタクトを介してメタル層からなるコモンソース線ＣＳＬに接続されている。
【００４２】
図３（ｂ）に示すように、書き込みトランジスタＴｗの一方のソース・ドレイン領域は、コンタクトを介してメタル層からなるノード配線６Ｎ（ストレージノードとなる）に接続されている。ノード配線６ＮはアンプトランジスタＴａのゲート配線の上方に延び、両者がコンタクトを介して接続されている。書き込みトランジスタＴｗの他方のソース・ドレイン領域は、多層コンタクトを介してメタル層からなる書き込みビット線ＷＢＬに接続されている。
【００４３】
図３（ｂ）に示すゲインセルに“１”データの書き込みを行う場合は、ワード線ＷＷＬに“Ｈ”レベルの電圧を加え、ビット線ＷＢＬに“Ｈ”レベルの電圧を加え、“０”データの書き込みを行う場合は、ワード線ＷＷＬに“Ｈ”レベルの電圧を加え、ビット線ＷＢＬに“Ｌ”レベルの電圧を加える。これにより、ストレージノードＳＮには“１”または“０”のデータが書き込まれる。データの書き込みが終了しデータを保持する場合は、ワード線ＷＷＬとビット線ＷＢＬの電圧を“Ｌ”レベルにする。このとき、書き込みトランジスタＴｗがオフしストレージノードＳＮが電気的にフローティングになるので、ストレージノードＳＮには “１”または“０”のデータが保持される。
【００４４】
データの読み出し動作を行う場合は、読み出しワード線ＲＷＬと読み出しビット線ＲＢＬに“Ｈ”レベルの電圧を加える。このとき、ストレージノードＳＮに“１”のデータが保持されている場合は、アンプトランジスタＴａがオンになり、読み出しビット線ＲＢＬから読み出し電流が流れる。そして、ストレージノードＳＮに“０”のデータが保持されている場合は、アンプトランジスタＴａはオンせず、読み出しビット線ＲＢＬから読み出し電流は流れない。
【００４５】
図４は、図１に示す半導体集積回路１の一部の断面図を示すものである。図４では、シリコンの半導体基板２に、ｎウェル２ｎとｐウェル２ｐが形成され、論理回路部３が形成される領域には、第１トランジスタとしてｐチャネル導電型の電界効果トランジスタＴｐと第２トランジスタとしてｎチャネル導電型の電界効果トランジスタＴｎが形成されている。そして、記憶回路部４には、第３トランジスタとしてｎチャネル導電型の電界効果トランジスタＴｍｎが形成されている。
【００４６】
図４に示す各電界効果トランジスタＴｎ，Ｔｐ，Ｔｍｎは、通常の電界効果トランジスタと同様の構造を有している。すなわち、ソース領域７とドレイン領域８を有し、ソース領域７とドレイン領域８を挟む半導体基板２のｎウェル２ｎまたはｐウェル２ｐにチャネルが形成される。ソース領域７とドレイン領域８とチャネルの間に例えば低濃度の不純物領域１１（エクステンション領域）を設け、ここに接するチャネル端部に高電界が集中しないようにする。また、チャネル上には、ゲート絶縁膜９、ゲート絶縁膜９上にはゲート電極Ｇが形成されている。ゲート絶縁膜９及びゲート電極Ｇの両側面は、Ｓｉ系酸化物からなる側壁絶縁層１２が設けられている。さらに、各電界効果トランジスタＴｎ，Ｔｐ，Ｔｍｎは半導体基板２に形成された層間絶縁膜１３により電気的に隔離されている。
【００４７】
図４に示す半導体集積回路１において、論理回路部３を構成するｎチャネル導電型の電界効果トランジスタＴｎとｐチャネル導電型の電界効果トランジスタＴｐには、それぞれ、応力膜１０ｎ，１０ｐが接するように形成されている。図４に示す半導体集積回路１では、応力膜１０ｎ，１０ｐは、それぞれゲート絶縁膜９をはさんだソース領域７からドレイン領域８にかけた、電界効果トランジスタＴｎ，Ｔｐの表面に形成されている。
【００４８】
応力膜１０ｎ，１０ｐが電界効果トランジスタＴｎ，Ｔｐに接するように形成されることにより、ｎチャネル導電型の電界効果トランジスタＴｎとｐチャネル導電型の電界効果トランジスタＴｐのチャネルには応力が加わる。ここで、応力膜１０ｎはｎチャネル導電型の電界効果トランジスタＴｎのチャネルに引張応力を加える引張応力膜であり、応力膜１０ｐはｐチャネル導電型の電界効果トランジスタＴｐのチャネルに圧縮応力を加える圧縮応力膜である。
【００４９】
第３トランジスタが形成されている記憶回路部４の少なくとも一部は、圧縮応力膜１０ｎと引張応力膜１０ｐの双方が形成されていない。例えば、図４に示すように、記憶回路部４を構成するｎチャネル導電型の電界効果トランジスタＴｍｎは引張応力膜１０ｎ及び圧縮応力膜１０ｐのいずれをも有していない。
【００５０】
そうすると、電界効果トランジスタＴｍｎのチャネルに加わる応力は、電界効果トランジスタＴｎ及び電界効果トランジスタＴｐのチャネルに加わる応力よりもはるかに弱く、ほとんど応力が加わっていない状態となる。
【００５１】
以上のように、引張応力膜１０ｎにより論理回路部３を構成するｎチャネル導電型の電界効果トランジスタＴｎのチャネルには引張応力が加わる。また圧縮応力膜１０ｐにより、ｐチャネル導電型の電界効果トランジスタＴｐのチャネルには圧縮応力が加わっている。そのため、チャネル領域における電子や正孔といったキャリアの移動度が大きくなり、電界効果トランジスタＴｎ，Ｔｐのスイッチングが速くなり、論理回路部３の動作が高速化する。
【００５２】
また、半導体集積回路１の記憶回路部４が形成される領域に使用される複数の電界効果トランジスタのうち、図４に示す電界効果トランジスタＴｍｎのソース，ドレイン，ゲートのいずれかが、図３（ａ）に示す回路図において示すストレージノードＳＮに電気的に接続されている場合は、ストレージノードＳＮからのリーク成分を少なくすることができる。
【００５３】
電界効果トランジスタＴｍｎのチャネルには応力がほとんど加わっていないため、電界効果トランジスタＴｍｎにおいて応力歪による欠陥に起因するリークパスが減少する。また、ストレージノードＳＮと電気的に接続されている電界効果トランジスタのソース，ドレイン，ゲート上に応力膜が形成されていないので、応力膜による欠陥の発生が少なく、リークパスが減少する。そのため、電界効果トランジスタＴｍｎのソース，ドレイン，ゲートのいずれかが、ストレージノードＳＮに接続されている場合であっても、ストレージノードＳＮから漏れ出す電流が少なくなる。これにより、記憶回路部４のストレージノードＳＮに保持された電荷のリークを防ぐことができる。
【００５４】
特に、記憶回路部４が図３（ａ）及び（ｂ）に示すような、ゲインセルにより構成されている場合は、ストレージノードＳＮの容量が数ｆＦであるので、上記のように、ストレージノードＳＮが電界効果トランジスタＴｍｎに接続する場合において、電界効果トランジスタＴｍｎのリークを防ぐことにより、ストレージノードＳＮに蓄積された記憶電荷の減少が抑制され、記憶データの喪失が一層起こりにくくなる。
【００５５】
より具体的には、ゲインセルをなす図３（ｂ）に示す記憶回路の平面図で、記憶回路部４の一部をなす、太線１００に囲まれた領域に応力膜が形成されていなければ、その部分において、応力膜によって与えられる歪による欠陥が減少する。そうすると、図８（ｃ）において例示したリークパスＰ１，Ｐ２，Ｐ３が減少するので、ストレージノードＳＮからのリーク成分を少なくすることができる。
【００５６】
図４に示す半導体集積回路１を製造する工程を説明する。
まず、図５（ａ）に示すように、通常の電界効果トランジスタを製造する工程と同様の工程により、１枚のシリコン半導体基板２に、電界効果トランジスタのチャネルとなるｎウェル２ｎとｐウェル２ｐを形成した上で、論理回路部３を構成するｎチャネル導電型の電界効果トランジスタＴｎとｐチャネル導電型の電界効果トランジスタＴｐ、及び、記憶回路部４を構成するｎチャネル導電型の電界効果トランジスタＴｍｎを作製する。
【００５７】
次に、図５（ｂ）に示すように、電界効果トランジスタＴｎ，Ｔｐ，Ｔｍｎが形成された半導体基板２の全表面に、シリコン窒化物（ＳｉＮ）からなる引張応力膜１０ｎを成膜する。その後、図５（ｃ）に示すように、フォトリソグラフィにより電界効果トランジスタＴｎのゲート絶縁膜９をはさんだソース領域７からドレイン領域８にかけた領域に保護膜としてのレジスト膜１４ｎを形成する。
【００５８】
そして、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、図６（ａ）に示すようにレジスト膜１４ｎに覆われた電界効果トランジスタＴｎのゲート絶縁膜９をはさんだソース領域７からドレイン領域８にかけた領域以外の領域の引張応力膜１０ｎを除去する。
【００５９】
引張応力膜１０ｎ上に形成されたレジスト膜１４ｎは、アッシングにより除去し、図６（ｂ）に示すように、電界効果トランジスタＴｎのゲート絶縁膜９をはさんだソース領域７からドレイン領域８にのみ引張応力膜１０ｎが残る。そうすると、残った引張応力膜１０ｎは、電界効果トランジスタＴｎのチャネルに対して引張応力を与える。
【００６０】
次に、図６（ｃ）に示すように、電界効果トランジスタＴｎ，Ｔｐ，Ｔｍｎが形成された半導体基板２の全表面に、シリコン窒化物（ＳｉＮ）からなる圧縮応力膜１０ｐを成膜する。その後、図７（ａ）に示すように、フォトリソグラフィにより電界効果トランジスタＴｐのゲート絶縁膜９をはさんだソース領域７からドレイン領域８にかけた領域に保護膜としてのレジスト膜１４ｐを形成する。
【００６１】
そして、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、図７（ｂ）に示すようにレジスト膜１４ｐに覆われた電界効果トランジスタＴｐのゲート絶縁膜９をはさんだソース領域７からドレイン領域８にかけた領域以外の領域の圧縮応力膜１０ｐを除去する。
【００６２】
圧縮応力膜１０ｐ上に形成されたレジスト膜１４ｐは、アッシングにより除去し、図７（ｃ）に示すように、電界効果トランジスタＴｐのゲート絶縁膜９をはさんだソース領域７からドレイン領域８にのみ圧縮応力膜１０ｐが残る。そうすると、残った圧縮応力膜１０ｐは、電界効果トランジスタＴｐのチャネルに対して圧縮応力を与える。以上の工程により、図４に示す半導体集積回路１が完成する。
【００６３】
この状態では、半導体集積回路１の記憶回路部４を構成するｎチャネル導電型電界効果トランジスタＴｍｎのゲート絶縁膜９をはさんだソース領域７からドレイン領域８には、電界効果トランジスタＴｍｎのチャネルに対して、引張応力を与える引張応力膜１０ｎ及び圧縮応力を与える圧縮応力膜１０ｐのいずれもが形成されていない状態である。
【００６４】
そのため、電界効果トランジスタＴｍｎのチャネルに加わる応力は、半導体集積回路１の論理回路部３を構成する電界効果トランジスタＴｐ，Ｔｎのチャネルに加わる応力よりもはるかに小さく、ほとんど応力が加わっていない状態となる。そのため、電界効果トランジスタＴｍｎには応力歪による欠陥に起因するリークパスが減少する。
【００６５】
なお、上記の製造方法では、工程の途中で電界効果トランジスタＴｍｎのゲート絶縁膜９をはさんだソース領域７からドレイン領域８において、引張応力膜１０ｎ及び圧縮応力膜１０ｐが一旦は形成されるものの、電界効果トランジスタＴｎ及び電界効果トランジスタＴｐにのみ引張応力膜１０ｎ及び圧縮応力膜１０ｐが残るようにエッチングをする際に、電界効果トランジスタＴｍｎに対して形成された引張応力膜１０ｎ及び圧縮応力膜１０ｐも一緒に除去される。そのため、電界効果トランジスタＴｍｎに対して引張応力膜１０ｎ及び圧縮応力膜１０ｐの双方が形成されないプロセスを行うようにする場合に、引張応力膜１０ｎ及び圧縮応力膜１０ｐを除去するための追加のプロセスが不要となる。
【００６６】
図４に示す半導体集積回路１の記憶回路部４を構成するｎチャネル導電型電界効果トランジスタＴｍｎは、応力歪による欠陥に起因するリークパスを減少させるため、応力膜１０を有していないものであった。しかし、当該電界効果トランジスタＴｍｎが、図３（ａ）に示す書き込みトランジスタＴｗとなるような場合は、書き込みの高速化のため、応力膜を有するものであっても良い。ただしこの場合であっても、リークパスが形成されることを防ぐため、図３（ｂ）に示す書き込みトランジスタＴｗが形成される半導体基板の領域において、太線１００の箇所の部分には応力膜が形成されないようにしなければならない。
【００６７】
図４に示す半導体集積回路１の記憶回路部４を構成するｎチャネル導電型電界効果トランジスタＴｍｎの記憶回路部４は、図３（ａ）に示すような、ストレージノードＳＮを有するゲインセルであった。しかし、記憶データとなる電荷を電気的にフローティング状態で保持するストレージノードを有する記憶回路であれば、記憶回路部４としてゲインセル以外の記憶回路にも適用することができる。
【００６８】
その理由は、記憶回路に使用される電界効果トランジスタのチャネルに応力が加わっていなければ、応力歪による欠陥に起因するリークパスが減少し、その電界効果トランジスタと接続するストレージノードから電荷の漏れ出しを防ぐことができるためである。そのような、記憶回路としては、図８（ｂ）に示すＤＲＡＭをあげることができる。
【００６９】
図４に示す半導体集積回路１において、論理回路部３を構成するｎチャネル導電型の電界効果トランジスタＴｎとｐチャネル導電型の電界効果トランジスタＴｐ、及び、記憶回路部４を構成するｎチャネル導電型の電界効果トランジスタＴｍｎは、半導体基板２に形成されているものであった。しかし、これらの電界効果トランジスタは、半導体基板に形成されている必要は必ずしもない。例えば、ガラス基板上に積層された半導体層にこれらの電界効果トランジスタを形成してもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態に係る半導体集積回路の平面図である。
【図２】（ａ）は本発明の一実施形態に係る半導体集積回路の論理回路の一部の配線図であり、（ｂ）はその平面図である。
【図３】（ａ）は本発明の一実施形態に係る半導体集積回路の記憶回路の一部の配線図であり、（ｂ）はその平面図である。
【図４】本発明の一実施形態に係る半導体集積回路の模式断面図である。
【図５】本発明の一実施形態に係る半導体集積回路の製造工程を示す模式断面図である。
【図６】本発明の一実施形態に係る半導体集積回路の製造工程を示す模式断面図である。
【図７】本発明の一実施形態に係る半導体集積回路の製造工程を示す模式断面図である。
【図８】（ａ）はＳＲＡＭのメモリセルの回路図、（ｂ）はＤＲＡＭのメモリセルの回路図、（ｃ）はゲインセルのメモリセルの回路図である。
【符号の説明】
【００７１】
１…半導体集積回路、  ２…半導体基板、  ３…論理回路部、  ４…記憶回路部、  ５…アクティブ領域、  ６…配線、  ７…ソース領域、  ８…ドレイン領域、  ９…ゲート絶縁膜、  １０…応力膜、  １１…不純物領域、  １２…側壁絶縁層、  １３…層間絶縁膜、  １４…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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