(57)【要約】【課題】小さな面積で必要な時定数を実現する。【解決手段】非反転入力端子に基準電圧が印加される演算増幅器ＯＰ１と、該演算増幅器ＯＰ１の出力端子と反転入力端子の間に接続されるキャパシタＣ１と、ｎ個の入力端子ＩＮ１〜ＩＮｎに一端がそれぞれ接続されるｎ個の入力抵抗Ｒ１１〜Ｒ１ｎと、該入力抵抗Ｒ１１〜Ｒ１ｎの他端と前記演算増幅器の反転入力端子との間に接続される中間抵抗Ｒａ１と、一端に前記基準電圧Ｖｒｅｆが印加され他端が前記入力抵抗Ｒ１１〜Ｒ１ｎの他端に接続されるプルアップ抵抗Ｒｂ１とを備える。【選択図】図１
2008042650.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上の入力端子を有する積分回路であって、
非反転入力端子に基準電圧が印加される演算増幅器と、該演算増幅器の出力端子と反転入力端子の間に接続されるキャパシタと、１つ以上の入力端子に一端がそれぞれ接続される１つ以上の入力抵抗と、該入力抵抗の他端と前記演算増幅器の反転入力端子との間に接続される中間抵抗と、一端に前記基準電圧が印加され他端が前記入力抵抗の他端に接続されるプルアップ抵抗とを備えることを特徴とする積分回路。
【請求項２】
１つ以上の入力端子を有する積分回路であって、
非反転入力端子に基準電圧が印加される演算増幅器と、該演算増幅器の出力端子と反転入力端子の間に接続されるキャパシタと、１つ以上の入力端子に一端がそれぞれ接続される１つ以上の入力抵抗と、該入力抵抗の他端と前記演算増幅器の反転入力端子との間に接続される中間抵抗と、一端に電源電圧が印加され他端が前記入力抵抗の他端に接続されるプルアップ抵抗と、前記入力抵抗の他端と接地との間に接続されるプルダウン抵抗とを備えることを特徴とする積分回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、従来よりも小さな容量値、抵抗値により従来と同じ時定数を実現可能とした積分回路に関するものである。
【背景技術】
【０００２】
図３は従来の積分回路を示す回路図である。ＩＮ１〜ＩＮｎはｎ個の入力端子、Ｒ３１〜Ｒ３ｎは一方の端子が入力端子ＩＮ１〜ＩＮｎに接続され他方の端子がノードＡ３に共通接続されたｎ個の入力抵抗、ＯＰ３は非反転入力端子に基準電圧Ｖｒｅｆが印加された演算増幅器、Ｃ３は演算増幅器ＯＰ３の出力端子と反転入力端子との間に接続されたキャパシタである（一般的な積分回路として、例えば特許文献１参照）。入力抵抗Ｒ３１〜Ｒ３ｎは加算器を構成する。
【０００３】
この積分回路では、ｉ番目の入力端子ＩＮｉと出力端子ＯＵＴとの間の時定数は、Ｒ３ｉ×Ｃ３となる。抵抗Ｒ３ｉには、入力端子ＩＮｉに入力した電圧と基準電圧Ｖｒｅｆの電位差に比例した電流が流れる。キャパシタＣ３の電荷量は、抵抗Ｒ３ｉに流れた電流を時間で積分した値となり、出力端子ＯＵＴには、入力端子ＩＮｉに入力した電圧が積分されて出力される。
【特許文献１】特開平４−０２３６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような積分回路では、時定数を実現するために必要な抵抗の抵抗値とキャパシタの容量値の積は一定であった。したがって、時定数を大きくしたい場合は、抵抗値と容量値いずれか一方、又は両方を大きくする必要があり、集積回路上で必要な面積の増加をもたらした。
【０００５】
本発明の目的は、上記問題点を解消し、小さな面積で必要な時定数を実現できるようにした積分回路を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１にかかる発明の積分回路は、１つ以上の入力端子を有する積分回路であって、非反転入力端子に基準電圧が印加される演算増幅器と、該演算増幅器の出力端子と反転入力端子の間に接続されるキャパシタと、１つ以上の入力端子に一端がそれぞれ接続される１つ以上の入力抵抗と、該入力抵抗の他端と前記演算増幅器の反転入力端子との間に接続される中間抵抗と、一端に前記基準電圧が印加され他端が前記入力抵抗の他端に接続されるプルアップ抵抗とを備えることを特徴とする。
請求項２にかかる発明の積分回路は、１つ以上の入力端子を有する積分回路であって、非反転入力端子に基準電圧が印加される演算増幅器と、該演算増幅器の出力端子と反転入力端子の間に接続されるキャパシタと、１つ以上の入力端子に一端がそれぞれ接続される１つ以上の入力抵抗と、該入力抵抗の他端と前記演算増幅器の反転入力端子との間に接続される中間抵抗と、一端に電源電圧が印加され他端が前記入力抵抗の他端に接続されるプルアップ抵抗と、前記入力抵抗の他端と接地との間に接続されるプルダウン抵抗とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明の積分回路によれば、同一の時定数を実現するとき、従来の積分回路と比べて、キャパシタの容量値、抵抗の抵抗値、あるいはその両方を小さな値に設定することができるので、半導体集積回路内に組み込む場合にその占有面積を小さくできる利点がある。本発明の積分回路は、入力端子の数が多いほどその効果が大きくなる。
【発明を実施するための最良の形態】
【０００８】
＜第１の実施例＞
図１は本発明の第１の実施例の積分回路を示す回路図である。ＩＮ１〜ＩＮｎはｎ個の入力端子、Ｒ１１〜Ｒ１ｎは一端が入力端子ＩＮ１〜ＩＮｎに接続され他端がノードＡ１に共通接続されたｎ個の入力抵抗、ＯＰ１は非反転入力端子に基準電圧Ｖｒｅｆが印加された演算増幅器、Ｒａ１はノードＡ１と演算増幅器ＯＰ１の反転入力端子との間に接続された中間抵抗、Ｒｂ１は一端に基準電圧Ｖｒｅｆが印加され他端がノードＡ１に接続されたプルアップ抵抗、Ｃ１は演算増幅器ＯＰ１の出力端子と反転入力端子との間に接続されたキャパシタである。入力抵抗Ｒ１１〜Ｒ１ｎは加算器を構成する。
【０００９】
ｉ番目の入力端子ＩＮｉに着目すると、その入力端子ＩＮｉに電圧を印加すると入力抵抗Ｒ１ｉに電流が流れる。この電流は抵抗Ｒａ１，Ｒｂ１，および他の入力抵抗（入力抵抗Ｒ１ｉを除く入力抵抗）に分流する。このため、キャパシタＣ１に流れる電流は、入力抵抗Ｒ１ｉに流れる電流より小さくなるため、従来の積分回路よりもキャパシタＣ１に電荷が蓄積するのに時間がかかる。よって時定数を従来回路と同じにする場合には、その分だけキャパシタＣ１の容量値又は入力抵抗Ｒ１ｉの抵抗値を小さくすることとなる。従って集積回路上で、小さな面積で従来回路と同じ時定数の積分回路を作成することができる。以下、詳しく説明する。
【００１０】
ｉ番目の入力端子ＩＮｉと出力端子ＯＵＴとの間の積分時定数τ１ｉは、
【数１】
2008042650.tif 000003
で求めることができる。式(1)のΣにかかる項は、Ｒ１ｉ以外の入力抵抗の抵抗値の逆数の加算値を示す。
【００１１】
ここで、本実施例の積分回路のキャパシタＣ１と図３に示した従来の積分回路のキャパシタＣ３の容量を同じ値Ｃとし、両積分回路が同一の時定数であるとすると、
【数２】
2008042650.tif 000004
となる。
【００１２】
そこで、Ｒ１ｉについて解くと、
【数３】
2008042650.tif 000005
となる。この式(3)の右辺の分母は１よりも大きくなる。よって、Ｒ１ｉ＜Ｒ３ｉとなる。すなわち、図１に示した積分回路の入力抵抗Ｒ１ｉの方が、図３に示した積分回路の入力抵抗Ｒ３ｉよりも小さくなる。したがって、集積回路で抵抗を実現する場合、要する面積を小さくすることができる利点がある。
【００１３】
＜第２の実施例＞
図２は本発明の第２の実施例の積分回路を示す回路図である。ＩＮ１〜ＩＮｎはｎ個の入力端子、Ｒ２１〜Ｒ２ｎは一端が入力端子ＩＮ１〜ＩＮｎに接続され他端がノードＡ２に共通接続されたｎ個の入力抵抗、ＯＰ２は非反転入力端子に基準電圧Ｖｒｅｆが印加された演算増幅器、Ｒａ２はノードＡ２と演算増幅器ＯＰ２の反転入力端子との間に接続された中間抵抗、Ｒｂ２は一端に電源電圧Ｖｃｃが印加され他端がノードＡ２に接続されたプルアップ抵抗、Ｒｃ２は一端が接地され他端がノードＡ２に接続されたプルダウン抵抗、Ｃ２は演算増幅器ＯＰ２の出力端子と反転入力端子との間に接続されたキャパシタである。入力抵抗Ｒ２１〜Ｒ２ｉは加算器を構成する。
【００１４】
ｉ番目の入力端子ＩＮｉに着目すると、その入力端子ＩＮｉに電圧を印加すると入力抵抗Ｒ２ｉに電流が流れる。この電流は抵抗Ｒａ２，Ｒｂ２，Ｒｃ２、および他の入力抵抗（入力抵抗Ｒ２ｉを除く入力抵抗）に分流する。このため、キャパシタＣ２に流れる電流は、入力抵抗Ｒ２ｉに流れる電流より小さくなるため、従来の積分回路よりキャパシタＣ２に電荷が蓄積するのに時間がかかる。よって時定数を従来回路と同じにする場合には、その分だけキャパシタＣ２の容量値又は入力抵抗Ｒ２ｉの抵抗値を小さくすることとなる。従って集積回路上で、小さな面積で従来回路と同じ時定数の積分回路を作成することができる。以下、詳しく説明する。
【００１５】
ｉ番目の入力端子ＩＮｉと出力端子ＯＵＴとの間の積分時定数τ2ｉは、
【数４】
2008042650.tif 000006
で求めることができる。式(1)のΣにかかる項は、Ｒ２ｉ以外の入力抵抗の抵抗値の逆数の加算値を示す。
【００１６】
ここで、本実施例の積分回路のキャパシタＣ２と図３に示した従来の積分回路のキャパシタＣ３の容量を同じ値Ｃとし、両積分回路が同一の時定数であるとすると、
【数５】
2008042650.tif 000007
となる。
【００１７】
そこで、Ｒ２ｉについて解くと、
【数６】
2008042650.tif 000008
となる。この式(6)の右辺の分母は１よりも大きくなる。よって、Ｒ２ｉ＜Ｒ３ｉとなる。すなわち、図２に示した積分回路の入力抵抗Ｒ２ｉの方が、図３に示した積分回路の入力抵抗Ｒ３ｉよりも小さくなる。したがって、集積回路で抵抗を実現する場合、要する面積を小さくすることができる利点がある。
【００１８】
また、本実施例では、プルアップ抵抗Ｒｂ２には電源電圧Ｖｃｃが印加されるので、基準電圧Ｖｒｅｆは演算増幅器ＯＰ２の非反転入力端子のみに接続されることになり、第１の実施例と比べて、基準電圧源の電流駆動能力を小さくすることができる。ただ、本実施例では第１の実施例より抵抗素子の数が１つ多くなる。どちらが有利であるかは、使用する条件によって個別に判断すればよい。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施例の積分回路の回路図である。
【図２】本発明の第２の実施例の積分回路の回路図である。
【図３】従来の積分回路の回路図である。
【符号の説明】
【００２０】
ＩＮ１〜ＩＮｎ：入力端子
ＯＵＴ：出力端子
Ｒ１１〜Ｒ１ｎ，Ｒ２１〜Ｒ２ｎ，Ｒ３１〜Ｒ３ｎ：入力抵抗
Ｒａ１，Ｒａ２：中間抵抗
Ｒｂ１，Ｒｂ２：プルアップ抵抗
Ｒｃ２：プルダウン抵抗
ＰＯ１，ＯＰ２，ＰＯ３：演算増幅器
Ｃ１，Ｃ２，Ｃ３：キャパシタ
Ｖｒｅｆ：基準電圧
Ｖｃｃ：電源電圧
【図１】
2008042650.tif 000009
【図２】
2008042650.tif 000010
【図３】
2008042650.tif 000011