(57)【要約】【課題】選択ゲートトランジスタのＧＩＤＬに起因するホットエレクトロンによるメモリセルトランジスタの誤書き込みを低減できる。【解決手段】本発明に関わる不揮発性半導体メモリは、第１のゲート間隔Ｗ１で直列に接続され、隣接するもの同士でソース／ドレイン拡散層６Ａを共有する複数のメモリセルトランジスタＭＴ１〜ＭＴｎと、メモリセルトランジスタＭＴ１とソース／ドレイン拡散層６Ａ，６Ｂを共有し、且つ、第２のゲート間隔Ｗ２で隣接する第１の選択ゲートトランジスタＳＴ１とを具備し、第２のゲート間隔Ｗ２は、第１のゲート間隔Ｗ１より広く、メモリセルトランジスタＭＴ１と第１の選択ゲートトランジスタＳＴ１とで共有するソース／ドレイン拡散層６Ａ，６Ｂは、メモリセルトランジスタ同士で共有するソース／ドレイン拡散層６Ａよりも不純物濃度が高い領域６Ｂを含む。【選択図】      図２
2008098519.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート間隔で直列に接続され、隣接するもの同士でソース／ドレイン拡散層を共有する複数のメモリセルトランジスタと、前記直列接続された複数のメモリセルトランジスタのうち一端のメモリセルトランジスタとソース／ドレイン拡散層を共有し、且つ、第２のゲート間隔でもって前記一端のメモリセルトランジスタと隣接する第１の選択ゲートトランジスタとを具備し、前記第２のゲート間隔は、前記第１のゲート間隔より広く、前記一端のメモリセルトランジスタと前記第１の選択ゲートトランジスタとで共有するソース／ドレイン拡散層は、前記メモリセルトランジスタ同士で共有するソース／ドレイン拡散層よりも不純物濃度が高い領域を含むことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第２のゲート間隔は、前記第１の選択ゲートトランジスタと前記一端のメモリセルトランジスタ間のゲート電極側壁に形成されるスペーサー膜により、完全に埋め込まれない間隔であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記一端のメモリセルトランジスタと前記第１の選択ゲートトランジスタとで共有されるソース／ドレイン拡散層は、凹部を有することを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記第１の選択ゲートトランジスタのソース拡散層は、ソース線に電気的に接続され、前記一端のメモリセルトランジスタと前記第１の選択ゲートトランジスタとで共有するソース／ドレイン拡散層よりも、不純物濃度が高い拡散層領域を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記直列接続された複数のメモリセルトランジスタの他端のメモリセルトランジスタとソース／ドレイン拡散層を共有し、且つ、前記他端のメモリセルトランジスタと隣接する第２の選択ゲートトランジスタをさらに備え、前記第２の選択ゲートトランジスタと前記他端のメモリセルトランジスタのゲート間隔は、前記第２のゲート間隔以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、不揮発でありながら高集積化が可能であることから、最近、様々な電子機器に搭載されている。
【０００３】
そのため、ＮＡＮＤ型フラッシュメモリの微細化及び動作信頼性の向上が求められている（例えば、特許文献１）。
【０００４】
一般に、ＮＡＮＤ型フラッシュメモリは、隣接するトランジスタ間で、ソース／ドレイン領域を共有する。つまり、メモリセルトランジスタのソース側に隣接する選択ゲートトランジスタは、選択ゲートトランジスタのドレインを、隣接するメモリセルトランジスタのソースとして共有する構造となる。
【０００５】
このような構造において、メモリセルトランジスタのソース側に隣接する選択ゲートトランジスタのドレインには、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が、その選択ゲートトランジスタがオフ状態となるメモリセルの非書き込み時（“１”プログラミング時）に発生する。
【０００６】
その後、書き込み電圧が、コントロールゲート電極（ワード線）に印加される時、この書き込み電圧は、コントロールゲート電極がロウ方向に隣接するメモリセルトランジスタで共有されているため、書き込みを行う必要のないメモリセルトランジスタ（“１”プログラミング）に対しても印加される。
【０００７】
それゆえ、選択ゲートトランジスタのドレインに接続されるメモリセルトランジスタが、“１”プログラミングセルであっても、ＧＩＤＬに起因するホットエレクトロンが、消滅することなく、書き込み電圧により引き寄せられ、フローティングゲート電極に注入される可能性がある。
【０００８】
その結果、メモリセルトランジスタの誤書き込みが発生する。
【０００９】
このようなホットエレクトロンによる誤書き込みは、メモリセルアレイの微細化が進み、ゲート間隔が狭くなるにつれ、顕著になっている。また、この問題は、多値フラッシュメモリのように、１つのメモリセルで複数の閾値帯を有するフラッシュメモリにおいては、高精度の閾値電圧制御が行えなくなり、信頼性が低下してしまう。
【特許文献１】特開２００５−１１６９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明では、選択ゲートトランジスタのＧＩＤＬに起因するホットエレクトによるメモリセルトランジスタの誤書き込みを低減する技術について提案する。
【課題を解決するための手段】
【００１１】
本発明に関わる不揮発性半導体メモリは、第１のゲート間隔で直列に接続され、隣接するもの同士でソース／ドレイン拡散層を共有する複数のメモリセルトランジスタと、前記直列接続された複数のメモリセルトランジスタのうち一端のメモリセルトランジスタとソース／ドレイン拡散層を共有し、且つ、第２のゲート間隔でもって前記一端のメモリセルトランジスタと隣接する第１の選択ゲートトランジスタとを具備し、前記第２のゲート間隔は、前記第１のゲート間隔より広く、前記一端のメモリセルトランジスタと前記第１の選択ゲートトランジスタとで共有するソース／ドレイン拡散層は、前記メモリセルトランジスタ同士で共有するソース／ドレイン拡散層よりも不純物濃度が高い領域を含むことを備える。
【発明の効果】
【００１２】
本発明によれば、選択ゲートトランジスタのＧＩＤＬに起因するホットエレクトロンによるメモリセルトランジスタの誤書き込みを低減できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例は、メモリセルトランジスタのソース側に隣接する選択ゲートトランジスタのゲート間隔が、隣接する２つのメモリセルトランジスタのゲート間隔よりも広い。
【００１５】
さらに、メモリセルトランジスタとそのソース側に隣接する選択ゲートトランジスタにより共有されるメモリセルトランジスタのソース拡散層が、隣接する２つのメモリセルトランジスタ間で共有するソース／ドレイン拡散層の不純物濃度よりも不純物濃度が高い領域を含むことを特徴とする。
【００１６】
それにより、選択ゲートトランジスタのＧＩＤＬに起因するホットエレクトロンが、メモリセルトランジスタと選択ゲートトランジスタとで共有する拡散層内で、散乱或いは捕獲される可能性が高くなる。
【００１７】
それゆえ、そのホットエレクトロンがメモリセルトランジスタのフローティングゲート電極に注入される可能性が低減する。
【００１８】
したがって、メモリセルトランジスタへの誤書き込みを低減できる。
【００１９】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２０】
（１）  第１の実施の形態  
（ａ）構造  
図１及び図２を用いて、本実施の形態におけるＮＡＮＤ型フラッシュメモリの構造を説明する
図１は、本実施の形態におけるＮＡＮＤ型フラッシュメモリの平面図を示し、図２は、図１のＩＩ−ＩＩ線に沿うカラム方向の断面を示す。
【００２１】
半導体基板１の表面領域は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）構造の素子分離絶縁領域ＳＴＩと、それにより取り囲まれたアクティブ領域（素子領域：図１中、破線で囲まれた領域）ＡＡから構成される。
【００２２】
複数のメモリセルトランジスタＭＴ１〜ｎは、アクティブ領域ＡＡ内に、形成される。
【００２３】
メモリセルトランジスタＭＴ１〜ｎのゲート構造は、フローティングゲート電極３Ａと、コントロールゲート電極５Ａからなる、積層ゲート構造を有する。
【００２４】
フローティングゲート電極３Ａは、アクティブ領域ＡＡ上に形成されたゲート絶縁膜（トンネル酸化膜）２Ａ上に形成される。フローティングゲート電極３Ａは、素子分離絶縁層ＳＴＩにより、それぞれ分離される。
【００２５】
コントロールゲート電極５Ａは、フローティングゲート電極３Ａの上部及びチャネル幅方向の側部を覆うように、電極間絶縁膜４Ａを介して、形成される。このコントロールゲート電極５Ａは、カラム方向に垂直なロウ方向に延び、ワード線として機能する。
【００２６】
また、拡散層６Ａが、隣接する２つのメモリセルトランジスタを直列接続するように、ソース／ドレイン拡散層として共有される。
【００２７】
選択ゲートトランジスタＳＴ１，ＳＴ２は、メモリセルトランジスタＭＴ１〜ｎの両端に形成される。
【００２８】
選択ゲートトランジスタＳＴ１，ＳＴ２のゲート電極は、メモリセルトランジスタのゲート電極と同時に形成されるため、積層ゲート構造となる。それゆえ、ゲート絶縁膜２Ｂ，２Ｃ上に形成されたゲート電極３Ｂ，３Ｃが、電極間絶縁膜４Ｂ，４Ｃに形成された開口部を介して、ゲート電極５Ｂ，５Ｃと接続される構造を有する。
【００２９】
メモリセルトランジスタＭＴ１，ＭＴｎと、これらメモリセルトランジスタＭＴ１、ＭＴｎと隣接する選択ゲートトランジスタＳＴ１，ＳＴ２は、それぞれが、ソース／ドレイン拡散層６Ａ，６Ｂを共有して、直列接続される。
【００３０】
つまり、メモリセルトランジスタＭＴ１のソース拡散層６Ａ，６Ｂは、メモリセルトランジスタＭＴ１のソース側に隣接する選択ゲートトランジスタＳＴ１のドレインでもあり、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１とで共有される。
【００３１】
また、選択ゲートトランジスタＳＴ１のソース拡散層６Ａ，６Ｂは、ソース線コンタクト部ＳＣを介して、ソース線ＳＬと接続される。この拡散層６Ｂは、ソース線コンタクト部ＳＣと拡散層６Ｂがオーミック接触となるように、拡散層６Ａの不純物濃度よりも、例えば、２桁高い不純物濃度で形成される。それゆえ、本実施の形態において、メモリセルトランジスタＭＴ１と選択ゲートトランジスタＳＴ１とで共有される拡散層６Ｂの不純物濃度は、拡散層６Ａの不純物濃度よりも、例えば、２桁高い不純物濃度となる。
【００３２】
メモリセルトランジスタＭＴｎのドレイン拡散層６Ａ，６Ｂは、選択ゲートトランジスタＳＴ２のソースでもあり、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎとで共有される。
【００３３】
また、選択ゲートトランジスタＳＴ２のドレイン拡散層６Ａ，６Ｂは、ビット線コンタクトＢＣ１，ＢＣ２及び金属配線層Ｍ１を介して、ビット線ＢＬと接続される。
【００３４】
メモリセルトランジスタＭＴ１〜ｎ及び選択ゲートトランジスタＳＴ１，ＳＴ２のゲート電極の側壁には、スペーサー膜７がそれぞれ形成される。
【００３５】
上述の構造を有する複数のメモリセルトランジスタＭＴ１〜ｎ及び選択ゲートトランジスタは、それらの積層ゲート電極が、次に述べるゲート間隔を有して接続される。
【００３６】
隣接する２つのメモリセルトランジスタは、ゲート間隔Ｗ１を有するように、直列接続される。このゲート間隔Ｗ１は、メモリセルトランジスタＭＴ１〜ｎのゲート側壁に形成されたスペーサー膜７により、完全に埋め込まれる間隔である。
【００３７】
また、メモリセルトランジスタＭＴ１と、メモリセルトランジスタＭＴ１のソース拡散層６Ａ，６Ｂと共有接続されている選択ゲートトランジスタＳＴ１は、ゲート間隔Ｗ２を有して直列接続される。このゲート間隔Ｗ２は、ゲート間隔Ｗ１とは異なり、メモリセルトランジスタＭＴ１と選択ゲートトランジスタＳＴ１のゲート側壁に形成されたスペーサー膜７により、完全に埋めこまれない間隔である。
【００３８】
つまり、ゲート間隔Ｗ２は、ゲート間隔Ｗ１よりも広い間隔となる。
【００３９】
また、本実施の形態においては、メモリセルトランジスタＭＴｎと選択ゲートトランジスタＳＴ２とのゲート間隔は、ゲート間隔Ｗ２を有して接続される。
【００４０】
上記の構造を有することで、選択ゲートトランジスタＳＴ１のドレイン端で発生するＧＩＤＬに起因するホットエレクトロンは、不純物濃度の高い拡散層６Ｂ内を移動することになり、拡散層６Ｂ内の不純物により散乱或いはトラップされる。
【００４１】
また、そのホットエレクトロンは、ゲート間隔Ｗ２の距離を移動することになる。そのため、ホットエレクトロンが、広いゲート間隔を移動することになるので、拡散層６Ｂ内の不純物により散乱或いはトラップされる可能性は高くなる。
【００４２】
それゆえ、選択ゲートトランジスタＳＴ１のＧＩＤＬに起因するホットエレクトロンが、メモリセルトランジスタＭＴ１フローティングゲート電極３Ａに注入される可能性は低減する。
【００４３】
したがって、上記の構造を有することにより、メモリセルトランジスタへの誤書き込みを低減できる。
【００４４】
以下に、上記の構造を有するＮＡＮＤ型フラッシュメモリの製造方法について述べる。
【００４５】
（ｂ）製造方法  
図３乃至図１０を用いて、図２に示すＮＡＮＤ型フラッシュメモリの製造方法を説明する。
【００４６】
はじめに、図３に示すように、ゲート絶縁膜２が、例えば、熱酸化法により、半導体基板１上に形成される。次に、フローティングゲート電極となる、例えば、ポリシリコン膜３が、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜２上に形成される。
【００４７】
続いて、例えば、ＳＴＩ構造の素子分離溝が、例えば、ＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｇ  Ｐｒｏｃｅｓｓ）及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて、半導体基板１内に形成される。その後、素子分離絶縁膜（図示せず）が、素子分離溝に対して、埋め込まれる。それにより、メモリセルアレイが形成されるアクティブ領域と素子分離領域が形成される。
【００４８】
次に、電極間絶縁膜となる、例えば、ＯＮＯ膜４が、例えば、ＣＶＤ法により、アクティブ領域と素子分離絶領域の全面に形成される。さらに、レジスト（図示せず）が、ＯＮＯ膜４上に塗布されたのち、例えば、ＰＥＰ及びＲＩＥにより、選択ゲートトランジスタを形成する領域のＯＮＯ膜４に開口部が形成される。
【００４９】
ＯＮＯ膜４上のレジスト（図示せず）が除去された後、コントロールゲート電極となる、例えば、ポリシリコン膜５が、ＯＮＯ膜４の全面を覆うように、例えば、ＣＶＤ法により、形成される。
【００５０】
次に、レジスト（図示せず）が、ポリシリコン膜５上に塗布された後、例えば、ＰＥＰ及びＲＩＥを用いて、ポリシリコン膜５、ＯＮＯ膜４、ポリシリコン膜３、ゲート絶縁膜２が、順次エッチングされ、その後、ポリシリコン膜５上のレジスト（図示せず）が除去される。
【００５１】
それにより、図４に示すように、選択ゲートトランジスタＳＴ１，ＳＴ２、メモリセルトランジスタＭＴ１〜ＭＴｎのゲート電極が、それぞれ形成される。
【００５２】
このエッチング工程において、２つの隣接するメモリセルトランジスタのゲート間隔が、ゲート間隔Ｗ１となり、また、選択ゲートトランジシタＳＴ１とメモリセルトランジスタＭＴ１のゲート間隔が、ゲート間隔Ｗ２になるように、前記レジストにパターニングが施され、そのレジストパターンをマスクとして、エッチングされる。
【００５３】
このゲート間隔Ｗ１は、メモリセルトランジスタのゲート電極側壁に後の工程で形成されるスペーサー膜が、隣接する２つのメモリセルトランジスタのゲート間に完全に埋め込まれる間隔である。また、ゲート間隔Ｗ２は、ゲート間隔Ｗ１よりも広い間隔であり、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１のゲート電極側壁に後の工程で形成されるスペーサー膜により、完全に埋め込まれない間隔である。また、本実施の形態においては、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎのゲート間隔も、ゲート間隔Ｗ２で形成される。
【００５４】
次に、図５に示すように、拡散層６Ａが、例えば、イオン注入法により、メモリセルトランジスタＭＴ１〜ｎ及び選択ゲートトランジスタＳＴ１，ＳＴ２のゲート電極をマスクとして、自己整合的に形成される。
【００５５】
続いて、図６に示すように、例えば、シリコン酸化膜からなるスペーサー膜７が、例えば、ＣＶＤ法を用いて、半導体基板１の全面に形成される。このとき、スペーサー膜７の膜厚は、選択ゲートトランジスタＳＴ１及びメモリセルトランジスタＭＴ１のゲート電極のゲート間隔Ｗ２が、側壁に付着したスペーサー膜７により、完全に埋め込まれない厚さで形成される。一方、メモリセルトランジスタ間のゲート間隔Ｗ１が、側壁に付着したスペーサー膜７により完全に埋め込まれるように形成される。
【００５６】
次に、スペーサー膜７の全面に対して、例えば、ＲＩＥ法により、エッチバックが行われると、図７に示すように、スペーサー膜７が、メモリセルトランジスタＭＴ１〜ｎ及び選択ゲートトランジスタＳＴ１，ＳＴ２のゲート電極の側壁のみに残存する構造となる。
【００５７】
よって、隣接する２つのメモリセルトランジスタのゲート間は、スペーサー膜７により埋め込まれ、一方、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１との間では、スペーサー膜７は、それぞれのデート電極の側壁のみに残存され、拡散層６Ａ表面は露出する構造となる。
【００５８】
続いて、図８に示すように、拡散層６Ｂが、例えば、イオン注入法により、スペーサー膜７をマスクとして、自己整合的に形成される。
【００５９】
このとき、拡散層６Ｂは、後の工程で形成するソース線コンタクトと、オーミック接触となるように、拡散層６Ａよりも、例えば、２桁高い不純物濃度で形成される。
【００６０】
その後、絶縁層となる、例えば、シリコン酸化膜が、例えば、ＣＶＤ法により形成された後、そのシリコン酸化膜の上面を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化を行う。すると、図９に示すように、絶縁層８が形成される。
【００６１】
次に、図１０に示すように、ソース線コンタクト部ＳＣが、絶縁層８に形成されたコンタクトホールを介して、選択ゲートトランジスタＳＴ１のソース拡散層６Ａ，６Ｂに達するように、埋め込まれる。また、第１のビット線コンタクト部ＢＣ１が、絶縁層８に形成されたコンタクトホールを介して、選択ゲートトランジスタＳＴ２のドレイン拡散層６Ａ，６Ｂに達するように、埋め込まれる。
【００６２】
続いて、ソース線ＳＬが、ソース線コンタクト部ＳＣを介して、選択ゲートトランジスタＳＴ１のソース拡散層６Ａ，６Ｂに接続される。さらに、金属配線層Ｍ１が、ビット線コンタクト部ＢＣ１を介して、選択ゲートトランジスタＳＴ２のドレイン拡散層６Ａ，６Ｂに接続される。
【００６３】
続いて、絶縁層９が全面に形成された後、第２のビット線コンタクト部ＢＣ２が、絶縁層９に形成されるコンタクトホールを介して、金属配線層Ｍ１に接続される。
【００６４】
その後、ビット線ＢＬが、ビット線コンタクト部ＢＣ１，ＢＣ２及び金属配線層Ｍ１を介して、選択ゲートトランジスタＳＴ２のドレイン拡散層６Ａ，６Ｂに接続される。
【００６５】
さらに、絶縁層１０が、半導体基板１の全面に形成されることにより、本実施の形態におけるＮＡＮＤ型フラッシュメモリが完成する。
【００６６】
以上の工程で作製したＮＡＮＤ型フラッシュメモリは、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１とのゲート間隔Ｗ２が、隣接する２つのメモリセルトランジスタのゲート間隔Ｗ１よりも広い。
【００６７】
また、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１が共有する拡散層６Ａ，６Ｂの不純物濃度は、不純物濃度が高い領域（拡散層６Ｂ）を含むため、隣接する２つのメモリセルトランジスタが共有する拡散層６Ａの不純物濃度よりも高い。
【００６８】
そのため、選択ゲートトランジスタＳＴ１のＧＩＤＬに起因するホットエレクトロンは、ゲート間隔が広く、不純物濃度が高い拡散層６Ａ，６Ｂ内を、移動することになるので、拡散層６Ａ，６Ｂ内の不純物により、散乱或いは捕獲される可能性が高くなる。
【００６９】
それゆえ、ＧＩＤＬに起因するホットエレクトロンが、メモリセルトランジスタＭＴ１のフローティングゲート電極３Ａに注入される可能性を低減できる。
【００７０】
したがって、メモリセルトランジスタへの誤書き込みを低減することができる。
【００７１】
３．  変形例  
（１）  第１の変形例  
（ａ）構造  
図１１を用いて、本変形例におけるＮＡＮＤ型フラッシュメモリの構造を説明する。尚、図１１において、図２と同一部材には同一符号を付し、説明を省略する。
【００７２】
本変形例においては、実施の形態に示した特徴に加え、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１が共有するメモリセルトランジスタＭＴ１のソース拡散層６Ａ，６Ｂ内に凹部Ｘ１を有することを特徴とする。この際、選択ゲートトランジスタＳＴ１のソース拡散層６Ａ，６Ｂ、選択ゲートトランジスタＳＴ２のソース及びドレイン拡散層６Ａ，６Ｂにも、凹部Ｘ２が形成される。
【００７３】
これにより、ＧＩＤＬに起因するホットエレクトロンは、凹部Ｘ１を迂回して、メモリセルトランジスタＭＴ１の方へ拡散層６Ａ，６Ｂ内を移動することになる。
【００７４】
よって、ホットエレクトロンの移動距離は、ゲート間隔Ｗ２よりも、さらに長くなる。
【００７５】
それゆえ、ホットエレクトロンが、拡散層６Ａ，６Ｂ内の不純物により、散乱或いは捕獲される可能性はさらに高くなる。
【００７６】
それゆえ、選択ゲートトランジスタＳＴ１のＧＩＤＬに起因するホットエレクトロンが、メモリセルトランジスタＭＴ１のフローティングゲート電極３Ａに注入される可能性が低減する。
【００７７】
したがって、メモリセルトランジスタへの誤書き込みを低減できる。
【００７８】
以下に、上記の構造を有するＮＡＮＤ型フラッシュメモリの製造方法について述べる。
【００７９】
（ｂ）製造方法  
図１２乃至図１４を用いて、図１１に示すＮＡＮＤ型フラッシュメモリの製造方法を説明する。
【００８０】
はじめに、第１の実施の形態に示す図３乃至図６と同様の工程により、メモリセルトランジスタＭＴ１〜ｎ及び選択ゲートトランジスタＳＴ１，ＳＴ２の積層ゲート電極が形成され、その後、全面にスペーサー膜が形成される。
【００８１】
次に、図７に示す工程と同様の工程により、スペーサー膜に対してエッチバックを行う。その後、図１２に示すように、凹部Ｘ１，Ｘ２が、例えば、ＲＩＥ法により、スペーサー膜７をマスクとして、拡散層６Ａ内に、自己整合的に形成される。尚、この凹部Ｘ１，Ｘ２は、拡散層６Ａ内を貫通し、半導体基板１内に達してもよい。
【００８２】
続いて、第１の実施の形態に示す図８及び図９に示す工程と同様の工程により、不純物濃度の高い拡散層６Ｂがそれぞれ形成された後、絶縁層８が形成される。このとき、凹部Ｘ１，Ｘ２は、絶縁層８により埋め込まれる。
【００８３】
尚、凹部Ｘ１を半導体基板１内に形成することにより、メモリセル電流が流れる半導体基板１内の長さが長くなり、メモリセル電流の減少が懸念される。しかし、不純物濃度の高い拡散層６Ｂが形成されることにより、メモリセル電流の減少は生じない。
【００８４】
その後、図１０に示す工程と同様の工程で、ソース線コンタクトＳＣ及び第１のビット線コンタクトＢＣ１、ソース線ＳＬ、金属配線層Ｍ１が順次形成される。その後、絶縁層９、第２のビット線コンタクト部ＢＣ２、ビット線ＢＬが順次形成され、さらに、絶縁層１０が形成される。すると、図１４に示すように、本変形例のＮＡＮＤ型フラッシュメモリが完成する。
【００８５】
以上のように、選択ゲートトランジスタＳＴ１のドレイン拡散層６Ａ，６Ｂ内に、凹部Ｘ１が形成される。それにより、ＧＩＤＬに起因するホットエレクトロンが拡散層６Ａ，６Ｂ内を移動する距離を、ゲート間隔Ｗ１よりも長くすることができる。
【００８６】
したがって、ホットエレクトロンが拡散層６Ａ，６Ｂ内で散乱及び捕獲される可能性がさらに高くなる。
【００８７】
したがって、メモリセルトランジスタへの誤書き込みを低減することができる。
【００８８】
（２）  第２の変形例  
上述の構造においては、選択ゲートトランジスタとメモリセルトランジスタが共有する拡散層の濃度は、隣接する２つのメモリセルトランジスタが共有する拡散層の濃度よりも、２桁程度高い。
【００８９】
そのため、メモリセルトランジスタの微細化が進むと、不純物濃度の高い拡散層をソース／ドレイン領域とするメモリセルトランジスタと、不純物濃度の低い拡散層をソース／ドレイン領域とするメモリセルトランジスタとで、書き込まれている状態を示す閾値電圧に違いが生じてしまう。
【００９０】
それゆえ、ＮＡＮＤ型フラッシュメモリの信頼性が低下してしまう。
【００９１】
ここでは、ＮＡＮＤ型フラッシュメモリにおいて、ホットエレクトロンによるメモリセルトランジスタの誤書き込みを防ぎ、且つ、メモリセルトランジスタの閾値電圧の違いを生じさせない構造について述べる。
【００９２】
（ａ）構造  
図１５を用いて、本変形例におけるＮＡＮＤ型フラッシュメモリの構造を説明する。尚、図１５において、図１１と同一部材には同一符号を付し、説明を省略する。
【００９３】
本変形例においては、選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ１が共有する拡散層６Ｃの不純物濃度と、ソース線ＳＬが接続され、選択ゲートトランジスタＳＴ１のソースである拡散層６Ｂの不純物濃度が異なることを特徴とする。
【００９４】
拡散層６Ｃの不純物濃度は、隣接する２つのメモリセルトランジスタが共有する拡散層６Ａの不純物濃度より高く、拡散層６Ｂの不純物濃度より低い不純物濃度に設定される。尚、選択ゲートトランジスタトランジスタＳＴ２とメモリセルトランジスタＭＴｎが共有する拡散層６Ｃも同様である。
【００９５】
本変形例においては、第１の変形例で述べた構造を基本構造とし、凹部Ｘ１が拡散層６Ａを貫通する構造について述べる。
【００９６】
以下、本変形例のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００９７】
（ｂ）製造方法
図１６乃至図１９を用いて、図１５に示すＮＡＮＤ型フラッシュメモリの製造方法について説明を行う。
【００９８】
はじめに、第１の変形例に示す工程と同様の工程により、図１６に示す構造が得られる。尚、本変形例において、凹部Ｘ１，Ｘ２は、拡散層６Ａを貫通し、半導体基板１内に達する構造を有している。
【００９９】
次に、図１７に示すように、レジストパターン１１Ａが、例えば、ＰＥＰにより形成される。このレジストパターン１１Ａは、ゲート間隔Ｗ２で形成されるゲート間の半導体基板１表面が露出する構造となる。続いて、拡散層６Ｃが、レジストパターン１１Ａをマスクとして、例えば、イオン注入法により、半導体基板１内に形成される。
【０１００】
レジストパターン１１Ａが除去された後、図１８に示すように、レジストパターン１１Ｂが、例えば、ＰＥＰにより形成される。このレジストパターン１１Ｂは、後の工程でソース線コンタクト及びビット線コンタクトが形成される領域の半導体基板１表面が露出する構造となる。続いて、拡散層６Ｂが、レジストパターン１１Ｂをマスクとして、例えば、イオン注入法により、半導体基板１内に形成される。
【０１０１】
拡散層６Ｂの不純物濃度は、拡散層６Ｂと後の工程で形成されるソース線コンタクト及びビット線コンタクトが、オーミック接触を形成する不純物濃度である。例えば、拡散層６Ｂの不純物濃度は、拡散層６Ａの不純物濃度より、２桁高い不純物濃度である。
【０１０２】
一方、拡散層６Ｃの不純物濃度は、ＧＩＤＬに起因するホットエレクトロンを散乱及び捕獲する可能性を高くできる不純物濃度で形成される。また、その拡散層６Ｃをソース/ドレイン領域とするメモリセルトランジスタの閾値電圧に、大きく影響を及ぼさない不純物濃度で形成される。よって、拡散層６Ｃの不純物濃度は、拡散層６Ａの不純物濃度より高く、拡散層６Ｂの不純物濃度より低い濃度で、形成されることが望ましい。
【０１０３】
尚、拡散層６Ｃを形成する工程と、拡散層６Ｂを形成する工程は、順序が逆であっても良い。
【０１０４】
その後、図１４に示す工程と同様の工程を用いることで、図１９に示すように、本変形例のＮＡＮＤ型フラッシュメモリが完成する。
【０１０５】
上記の工程により、メモリセルトランジスタＭＴ１，ＭＴｎの閾値電圧に影響を及ぼすことなく、ＧＩＤＬに起因するホットエレクトロンが、メモリセルトランジスタＭＴ１のフローティングゲート電極３Ａに注入される可能性を高くすることができる。
【０１０６】
したがって、メモリセルトランジスタの誤書き込みを低減することができる。
【０１０７】
尚、本変形例の効果は、第１の実施の形態及び第１の変形例で述べた構造に用いても、同様の効果を得ることができる。
【０１０８】
（３）  第３の変形例  
上述のように、ＮＡＮＤ型フラッシュメモリの書き込み時には、ＧＩＤＬに起因するホットエレクトロンが、選択ゲートトランジスタＳＴ１のドレインに発生する。
【０１０９】
一方、図２０に示すように、メモリセルトランジスタＭＴｎとソース／ドレイン拡散層６Ａを共有する選択ゲートトランジスタＳＴ２は、そのドレイン拡散層６Ａ，６Ｂがビット線ＢＬに接続されている。
【０１１０】
書き込み時において、このビット線ＢＬが接続される選択ゲートトランジスタＳＴ２には、書き込みを行う必要のないメモリセルトランジスタをセルフブーストするために、例えば、３Ｖ程度の電圧が印加されている。それゆえ、選択ゲートトランジスタＳＴ２は、書き込み時にオフ状態とはならないので、選択ゲートトランジスタＳＴ２には、ＧＩＤＬが発生しない。
【０１１１】
つまり、選択ゲートトランジスタＳＴ２のＧＩＤＬに起因する誤書き込みは、メモリセルトランジスタＭＴｎには起こりえない。
【０１１２】
そのため、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎのゲート間隔は広げる必要はない。
【０１１３】
それゆえ、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎのゲート間隔は、ゲート間隔Ｗ２以下の間隔でもよい。
【０１１４】
例えば、図２０に示すように、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎのゲート間隔は、ゲート間隔Ｗ１と等しい間隔で形成される。
【０１１５】
よって、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎのゲート間隔を狭くできるので、ＮＡＮＤ型フラッシュメモリを形成するチップ面積を縮小することが可能である。
【０１１６】
図２０に示す構造とした場合でも、メモリセルトランジスタＭＴ１と、そのソースに接続される選択ゲートトランジスタＳＴ１のゲート間隔は、ゲート間隔Ｗ２となるように、広く確保される。また、メモリセルトランジスタＭＴ１と選択ゲートトランジスタとで共有する拡散層６Ａ，６Ｂは、不純物濃度が高い領域（拡散層６Ｂ）を含んでいる。
【０１１７】
それゆえ、選択ゲートトランジスタＳＴ１のＧＩＤＬに起因するホットエレクトロンが、拡散層６Ａ，６Ｂで散乱及び捕獲され、メモリセルトランジスタＭＴ１のフローティングゲート電極３Ａに注入されることはない。
【０１１８】
尚、図２０に示す本変形例の構造は、第１の実施の形態で述べた構造を基本構造として述べたが、第１及び第２の変形例に示した構造の、選択ゲートトランジスタＳＴ２とメモリセルトランジスタＭＴｎのゲート間隔にも用いることができる。その場合においても、本変形例の効果と同様の効果が得られる。
【０１１９】
３．  その他  
本発明によれば、選択ゲートトランジスタのＧＩＤＬに起因するホットエレクトロンによるメモリセルトランジスタの誤書き込みを低減できる。
【０１２０】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２１】
【図１】第１の実施の形態に示すＮＡＮＤ型フラッシュメモリの平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】第１の実施の形態の製造工程の一工程を示す断面図。
【図４】第１の実施の形態の製造工程の一工程を示す断面図。
【図５】第１の実施の形態の製造工程の一工程を示す断面図。
【図６】第１の実施の形態の製造工程の一工程を示す断面図。
【図７】第１の実施の形態の製造工程の一工程を示す断面図。
【図８】第１の実施の形態の製造工程の一工程を示す断面図。
【図９】第１の実施の形態の製造工程の一工程を示す断面図。
【図１０】第１の変形例の構造を示す断面図。
【図１１】第１の変形例の製造工程の一工程を示す断面図。
【図１２】第１の変形例の製造工程の一工程を示す断面図。
【図１３】第１の変形例の製造工程の一工程を示す断面図。
【図１４】第１の変形例の製造工程の一工程を示す断面図。
【図１５】第２の変形例の構造を示す断面図。
【図１６】第２の変形例の製造工程の一工程を示す断面図。
【図１７】第２の変形例の製造工程の一工程を示す断面図。
【図１８】第２の変形例の製造工程の一工程を示す断面図。
【図１９】第２の変形例の製造工程の一工程を示す断面図。
【図２０】第３の変形例の構造を示す断面図。
【符号の説明】
【０１２２】
１：半導体基板、２Ａ：ゲート絶縁膜（トンネル酸化膜）、２Ｂ，２Ｃ：ゲート絶縁膜、３Ａ：フローティングゲート電極、４Ａ，４Ｂ，４Ｃ：電極間絶縁膜、５Ａ：コントロールゲート電極、３Ｂ，３Ｃ，５Ｂ，５Ｃ：ゲート電極、６Ａ，６Ｂ，６Ｃ：拡散層、７：スペーサー膜、８，９，１０：絶縁膜、１１Ａ，１１Ｂ：レジスト、ＳＣ：ソース線コンタクト部、ＳＬ：ソース線、ＢＣ１，ＢＣ２：ビット線コンタクト部、ＢＬ：ビット線、Ｍ１：金属配線層、ＡＡ：アクティブ領域（素子領域）、ＳＴＩ：素子分離領域、Ｘ１，Ｘ２：凹部、ＳＴ１，ＳＴ２：選択ゲートトランジスタ、ＭＴ１〜ｎ：メモリセルトランジスタ。
【図１】
2008098519.tif 000003
【図２】
2008098519.tif 000004
【図３】
2008098519.tif 000005
【図４】
2008098519.tif 000006
【図５】
2008098519.tif 000007
【図６】
2008098519.tif 000008
【図７】
2008098519.tif 000009
【図８】
2008098519.tif 000010
【図９】
2008098519.tif 000011
【図１０】
2008098519.tif 000012
【図１１】
2008098519.tif 000013
【図１２】
2008098519.tif 000014
【図１３】
2008098519.tif 000015
【図１４】
2008098519.tif 000016
【図１５】
2008098519.tif 000017
【図１６】
2008098519.tif 000018
【図１７】
2008098519.tif 000019
【図１８】
2008098519.tif 000020
【図１９】
2008098519.tif 000021
【図２０】
2008098519.tif 000022