(57)【要約】【課題】バッファユニットの出力をすばやく変え、デジタルアナログ変換器の変換速度を改善すること。【解決手段】オーバードライブデジタルアナログ変換器（ＤＡＣ）、ソースドライバ、およびその方法が提供される。デジタルアナログ変換器は、電圧分割ユニット、選択ユニット、バッファユニット、および検出ユニットを備える。電圧分割ユニットは、複数の参照電圧を供給する。検出ユニットは、入力デジタル信号に対応する特定参照電圧とバッファユニットから出力された出力電圧との比較結果にしたがって、調整信号を出力する。選択ユニットは、調整信号と入力デジタル信号にしたがって、オーバードライブ電圧を調整する。【選択図】図２
2008061216.tif 000002
【特許請求の範囲】
【請求項１】
上限電圧、下限電圧、前記上限電圧と前記下限電圧との間の複数の参照電圧を提供する電圧分割ユニットと、
前記電圧分割ユニットに連結され、オーバードライブ電圧の出力に使用される第１出力端子と前記参照電圧の中から入力デジタル信号に対応する特定参照電圧の出力に使用される第２出力端子とを有する選択ユニットと、
前記選択ユニットに連結され、前記オーバードライブ電圧にしたがって、出力電圧を生成するバッファユニットと、
前記選択ユニットおよびバッファユニットに連結され、前記出力電圧と前記特定参照電圧とを比較して前記選択ユニットに調整信号を出力する検出ユニットを備え、
前記選択ユニットは、前記調整信号にしたがって前記オーバードライブ電圧を調整することにより、前記出力電圧を前記入力デジタル信号に対応させることを特徴とするデジタルアナログ変換器。
【請求項２】
前記選択ユニットは、前記出力電圧が前記特定参照電圧よりも低い場合、前記オーバードライブ電圧を前記特定参照電圧より高くし、
前記選択ユニットは、前記出力電圧が前記特定参照電圧よりも高い場合、前記オーバードライブ電圧を前記特定参照電圧より低くし、
前記選択ユニットは、前記出力電圧が前記特定参照電圧と等しい場合、前記オーバードライブ電圧を前記特定参照電圧と等しくすることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項３】
前記調整信号は、
出力電圧が特定参照電圧よりも低いときにイネーブルとなる電圧上昇信号と、
出力電圧が特定参照電圧よりも高いときにイネーブルとなる電圧下降信号と、
出力電圧が特定参照電圧と等しいときにイネーブルとなる再生信号を含み、
前記選択ユニットは、前記電圧上昇信号がイネーブルのときに、前記オーバードライブ電圧を前記特定参照信号よりも高くし、
前記選択ユニットは、前記電圧下降信号がイネーブルのときに、前記オーバードライブ電圧を前記特定参照信号よりも低くし、
前記選択ユニットは、前記再生信号がイネーブルのときに、前記オーバードライブ電圧を前記特定参照信号と等しくすることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項４】
前記電圧分割ユニットは、前記上限電圧と前記下限電圧との間に直列で接続される複数の抵抗を含み、前記抵抗で分割された電圧は前記参照電圧を形成し、前記上限電圧は前記下限電圧よりも高いことを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項５】
前記選択ユニットは、
前記入力デジタル信号の値に対応するビット信号にしたがって、複数のビット信号を出力するデコーダと、
前記デコーダと前記参照電圧との間に連結され、１つがビット信号に従ってオンにされて前記特定参照電圧を出力する複数の特定スイッチと、
前記電圧分割ユニットと前記選択ユニットの前記第１出力端子との間に連結され、１つがビット信号に従ってオンにされて前記特定参照電圧を出力する複数の選択スイッチと、
前記選択スイッチに対応して連結され、前記調整信号と前記ビット信号にしたがって、前記選択スイッチのうちの１つをオンにするロジックユニットと、
を備えることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項６】
前記入力デジタル信号がＭビット（Ｍは自然数）の場合、前記ビット信号の数は２Ｍであり、前記選択スイッチの数はＮ（Ｎ＝２Ｍ＋２）であり、
第１選択スイッチは、前記下限電圧と前記選択ユニットの前記第１出力端子の間で連結され、第２〜第（Ｎ−１）選択スイッチは、前記参照電圧と前記選択ユニットの前記第１出力端子の間で対応して連結され、第Ｎ選択スイッチは、前記上限電圧と前記選択ユニットの前記第１出力端子の間で連結されることを特徴とする請求項５に記載のデジタルアナログ変換器。
【請求項７】
前記ロジックユニットは、Ｎの制御ユニットを備え、ｉ番目の制御ユニットは、ｉ番目の選択スイッチ（ｉは１≦ｉ≦Ｎの範囲の自然数）を制御し、
第１制御ユニットは、前記電圧降下信号および前記第１ビット信号にしたがって、前記第１選択ユニットを制御する第１ＡＮＤゲートを備え、
第２制御ユニットは、前記電圧下降信号と第２ビット信号を受信する第２ＡＮＤゲートと、再生信号と前記第１ビット信号を受信する第３ＡＮＤゲートと、前記第２ＡＮＤゲートと前記第３ＡＮＤゲートの出力にしたがって、前記第２選択スイッチを制御する第１ＯＲゲートを備え、
第３制御ユニットは、前記電圧下降信号と第３ビット信号を受信する第４ＡＮＤゲートと、再生信号と前記第２ビット信号を受信する第５ＡＮＤゲートと、前記第４ＡＮＤゲートと前記第５ＡＮＤゲートの出力にしたがって、前記第３選択スイッチを制御する第２ＯＲゲートを備え、
第ｊ制御ユニットは、ｊを４≦ｊ≦（Ｎ−３）の自然数とし、前記電圧下降信号と第ｊビット信号を受信する第６ＡＮＤゲートと、再生信号と前記第（ｊ−１）ビット信号を受信する第７ＡＮＤゲートと、前記電圧上昇信号と第（ｊ−２）ビット信号を受信する第８ＡＮＤゲートと、前記第６ＡＮＤゲートと前記第７ＡＮＤゲートと前記第８ＡＮＤゲートの出力にしたがって、前記第ｊ選択スイッチを制御する第３ＯＲゲートを備え、
第（Ｎ−２）制御ユニットは、前記再生信号と第（Ｎ−３）ビット信号を受信する第９ＡＮＤゲートと、前記電圧上昇信号と前記第（Ｎ−４）ビット信号を受信する第１０ＡＮＤゲートと、前記第９ＡＮＤゲートと前記第１０ＡＮＤゲートの出力にしたがって、前記第（Ｎ−２）選択スイッチを制御する第４ＯＲゲートを備え、
第（Ｎ−１）制御ユニットは、前記再生信号と第（Ｎ−２）ビット信号を受信する第１１ＡＮＤゲートと、前記電圧上昇信号と前記第（Ｎ−３）ビット信号を受信する第１２ＡＮＤゲートと、前記第１１ＡＮＤゲートと前記第１２ＡＮＤゲートの出力にしたがって、前記第（Ｎ−１）選択スイッチを制御する第５ＯＲゲートを備え、
第Ｎ制御ユニットは、前記電圧上昇信号および前記第（Ｎ−２）ビット信号にしたがって、前記第１選択ユニットを制御する第１３ＡＮＤゲートを備えることを特徴とする請求項６に記載のデジタルアナログ変換器。
【請求項８】
前記選択ユニットは、
複数のスイッチを有し、前記参照電圧と前記検出ユニットとの間で連結され、前記特定参照電圧を出力するために、前記入力デジタル信号にしたがって導電経路を選択する特定選択ユニットと、
複数の調整スイッチを有し、前記上限電圧、前記下限電圧、前記参照電圧との間で連結され、前記調整信号にしたがって前記調整スイッチを選択的にオンにする調整スイッチグループと、
複数のビットスイッチを有し、前記調整スイッチグループと前記選択スイッチの前記第１出力端子との間で連結され、前記入力デジタル信号にしたがって前記ビットスイッチを選択的にオンにするビットスイッチグループを備え、
前記調整スイッチグループと前記ビットスイッチグループは、前記調整信号と前記入力デジタル信号にしたがって、前記オーバードライブ電圧を調整するために、導電経路を形成することを特徴とする請求項４に記載のデジタルアナログ変換器。
【請求項９】
前記検出ユニットは、
前記特定参照電圧と前記出力電圧にしたがって第１検出電圧と第２検出電圧を出力する第１検出回路と、
前記特定参照電圧と前記出力電圧にしたがって第３検出電圧と第４検出電圧を出力する第２検出回路と、
前記第２検出電圧と前記第３検出電圧にしたがって前記電圧上昇信号を出力する電圧上昇回路と、
前記第１検出電圧と前記第４検出電圧にしたがって前記電圧下降信号を出力する電圧下降回路と、
前記電圧上昇信号と前記電圧下降信号にしたがって前記再生信号を出力する再生回路と、
を備えることを特徴とする請求項３に記載のデジタルアナログ変換器。
【請求項１０】
前記第１検出回路は、
電流源と、
前記電流源に連結される１つの端子および前記特定参照電圧に連結されるゲートを有する第１ＰＭＯＳトランジスタと、
前記電流源に連結される１つの端子および前記出力電圧に連結されるゲートを有する第２ＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのもう一方の端子とグラウンド端子の間に連結される第１ＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのもう一方の端子とグラウンド端子の間に連結される第２ＮＭＯＳトランジスタとを備え、
前記第２ＮＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのゲートは、ともに直流バイアスに連結されており、
前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの共通のノードは、前記第１検出電圧を出力し、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタの共通のノードは、前記第２検出電圧を出力することを特徴とする請求項９に記載のデジタルアナログ変換器。
【請求項１１】
前記特定参照電圧が出力電圧よりも高いときに、前記第２検出電圧は、イネーブルとなり、前記第１検出電圧はイネーブルとならず、
前記特定参照電圧が出力電圧よりも低いときに、前記第１検出電圧は、イネーブルとなり、前記第２検出電圧はイネーブルとならず、
前記特定参照電圧が出力電圧と等しいときに、前記第１検出電圧と前記第２検出電圧は、ともにイネーブルとならないことを特徴とする請求項１０に記載のデジタルアナログ変換器。
【請求項１２】
作動電圧に連結される１つの端子を有する第３ＰＭＯＳトランジスタと、
作動電圧に連結される１つの端子を有する第４ＰＭＯＳトランジスタを備え、
前記第３ＰＭＯＳトランジスタおよび前記第４ＰＭＯＳトランジスタは、ともに直流バイアスに連結され、
前記第３ＰＭＯＳトランジスタのもう一方の端子と前記電流源の間に連結され、ゲートが前記特定参照電圧に連結される第３ＮＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのもう一方の端子と前記電流源の間に連結され、ゲートが前記特定参照電圧に連結される第４ＮＭＯＳトランジスタとを備え、
前記第３ＰＭＯＳトランジスタおよび前記第３ＮＭＯＳトランジスタの共通のノードは、前記第３検出電圧を出力し、前記第４ＰＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタの共通のノードは、前記第４検出電圧を出力することを特徴とする請求項９に記載のデジタルアナログ変換器。
【請求項１３】
前記特定参照電圧が出力電圧よりも高いときに、前記第４検出電圧は、イネーブルとなり、前記第３検出電圧はイネーブルとならず、
前記特定参照電圧が出力電圧よりも低いときに、前記第３検出電圧は、イネーブルとなり、前記第４検出電圧はイネーブルとならず、
前記特定参照電圧が出力電圧と等しいときに、前記第３検出電圧と前記第４検出電圧は、ともにイネーブルとならないことを特徴とする請求項１２に記載のデジタルアナログ変換器。
【請求項１４】
前記電圧上昇回路は、
前記第３検出電圧を反転させるインバータと、
前記インバータおよび前記第２検出電圧の出力にしたがって前記電圧上昇信号を出力するＡＮＤゲートと、
を備えることを特徴とする請求項９に記載のデジタルアナログ変換器。
【請求項１５】
前記電圧下降回路は、
前記第４検出電圧を反転させるインバータと、
前記インバータおよび前記第１検出電圧の出力にしたがって前記電圧下降信号を出力するＡＮＤゲートと、
を備えることを特徴とする請求項９に記載のデジタルアナログ変換器。
【請求項１６】
前記再生回路は、
前記電流源と前記グラウンド端子の間で連結され、ゲートが前記電圧上昇信号に連結されている第１ＮＭＯＳトランジスタと、
前記電流源と前記グラウンド端子の間で連結され、ゲートが前記電圧下降信号に連結されている第２ＮＭＯＳトランジスタとを備え、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタの共通のノードと前記電流源は、前記再生信号を出力し、前記電圧上昇信号と前記電圧下降信号がともにイネーブルでないときに、前記再生信号をイネーブルにすることを特徴とする請求項９に記載のデジタルアナログ変換器。
【請求項１７】
前記バッファユニットは、
正の入力端子、負の入力端子、および出力端子を有し、前記正の入力端子は前記オーバードライブ電圧に連結され、前記出力端子は前記負の入力端子に連結され、該出力端子は前記出力電圧を生成する演算増幅器を備えることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項１８】
上限電圧、下限電圧、および該上限電圧と該下限電圧の間の複数の参照電圧を供給する電圧分割ユニットと、
前記電圧分割ユニットに連結され、複数のオーバードライブ電圧を出力する複数のオーバードライブユニットと、
前記複数のオーバードライブユニットに連結され、前記複数のオーバードライブ電圧にしたがって、複数の出力電圧を生成する複数のバッファユニットを備え、
前記オーバードライブユニットは、前記入力デジタル信号に対応した参照電圧と前記出力電圧を比較して、前記オーバードライブ電圧を調整することにより、前記出力電圧を前記入力デジタル信号に対応させることを特徴とするデジタルアナログ変換器。
【請求項１９】
前記電圧分割ユニットに連結され、前記オーバードライブ電圧の中から特定のオーバードライブ電圧を出力する第１出力端子および前記参照電圧の中から前記入力デジタル信号に対応する特定の参照電圧を出力する第２出力端子を備える選択ユニットと、
前記選択ユニットと前記バッファユニットの１つに連結され、前記出力電圧の中の特定出力電圧を、対応する特定参照電圧と比較し、前記選択ユニットに調整信号を出力する検出ユニットを備え、
前記選択ユニットは、前記調整信号および前記入力デジタル信号にしたがって対応する特定オーバードライブ電圧を調整することにより、前記特定出力電圧を前記入力デジタル信号と対応付けることを特徴とする請求項１８に記載のデジタルアナログ変換器。
【請求項２０】
前記選択ユニットは、前記特定出力電圧が前記特定参照電圧よりも低い場合、前記特定オーバードライブ電圧を前記特定参照電圧より高くし、
前記選択ユニットは、前記特定出力電圧が前記特定参照電圧よりも高い場合、前記特定オーバードライブ電圧を前記特定参照電圧より低くし、
前記選択ユニットは、前記特定出力電圧が前記特定参照電圧と等しい場合、前記特定オーバードライブ電圧を前記特定参照電圧と等しくすることを特徴とする請求項１９に記載のデジタルアナログ変換器。
【請求項２１】
上限電圧、下限電圧、および該上限電圧と該下限電圧の間の複数の参照電圧を供給する電圧分割ユニットと、
前記複数の電圧分割ユニットに連結され、複数のオーバードライブ電圧を出力する複数のオーバードライブユニットと、
前記複数のオーバードライブユニットに連結され、前記複数のオーバードライブ電圧にしたがって、複数の出力電圧を生成する複数のバッファユニットと、
前記バッファユニットに連結され、前記第１出力電圧を受信し、前記入力デジタル信号にしたがって、それぞれが前記第１出力電圧のうち１つとなる複数の第２出力電圧を出力するデコーディングユニットを備え、
前記オーバードライブユニットは、前記第１出力電圧と対応する参照電圧とを比較することにより、前記オーバードライブ電圧を調整することにより、前記第２出力電圧を前記入力デジタル信号に対応させることを特徴とするデジタルアナログ変換器。
【請求項２２】
それぞれが第１出力電圧に連結され、前記入力デジタル信号にしたがって対応する第２出力電圧のうち１つを出力する複数のデコーダを備えることを特徴とする請求項２１に記載のデジタルアナログ変換器。
【請求項２３】
前記電圧分割ユニットに連結され、前記オーバードライブ電圧の中の特定オーバードライブ電圧の出力に使用される出力端子を有する選択ユニットと、
前記選択ユニットおよびバッファユニットの１つに連結され、前記第１出力電圧の中の特定出力電圧と前記対応する参照電圧とを比較して前記選択ユニットに調整信号を出力する検出ユニットを備え、
前記選択ユニットは、前記調整信号にしたがって前記特定オーバードライブ電圧を調整することにより、前記第２出力電圧を前記入力デジタル信号に対応させることを特徴とする請求項２１に記載のデジタルアナログ変換器。
【請求項２４】
前記選択ユニットは、前記第１出力電圧が前記対応する参照電圧よりも低い場合、前記特定オーバードライブ電圧を前記参照電圧より高くし、
前記選択ユニットは、前記第１出力電圧が前記対応する参照電圧よりも高い場合、前記特定オーバードライブ電圧を前記参照電圧より低くし、
前記選択ユニットは、前記第１出力電圧が前記対応する参照電圧と等しい場合、前記特定オーバードライブ電圧を前記参照電圧と等しくすることを特徴とする請求項２３に記載のデジタルアナログ変換器。
【請求項２５】
前記複数の入力表示信号にしたがって複数のデジタル信号を出力する駆動ユニットと、
前記駆動ユニットに連結され、前記デジタル信号にしたがって複数の出力電圧を生成するデジタルアナログ変換器を備え、
前記デジタル信号はそれぞれ参照電圧の１つと対応し、前記デジタルアナログ変換器は、前記デジタル信号に対応する参照電圧と出力電圧を比較し、前記デジタルアナログ変換器は、前記出力電圧が前記デジタル信号に対応する参照電圧と対応しないときに、出力電圧を調整することにより、前記出力電圧を前記デジタル信号に対応する前記参照電圧に対応させることを特徴とするソースドライバ。
【請求項２６】
上限電圧、下限電圧、および該上限電圧と該下限電圧の間の複数の参照電圧を供給する電圧分割ユニットと、
前記電圧分割ユニットに連結され、複数のオーバードライブ電圧を出力する複数のオーバードライブユニットと、
前記複数のオーバードライブユニットに連結され、前記複数のオーバードライブ電圧にしたがって、複数の出力電圧を生成する複数のバッファユニットを備え、
前記オーバードライブユニットは、前記対応した参照電圧と前記デジタル信号にしたがった出力電圧を比較して、前記オーバードライブ電圧を調整することにより、前記出力電圧を前記デジタル信号に対応させることを特徴とする請求項２５に記載のソースドライバ。
【請求項２７】
前記電圧分割ユニットに連結され、前記オーバードライブ電圧の中から特定のオーバードライブ電圧を出力する第１出力端子および前記参照電圧の中から前記入力デジタル信号に対応する特定の参照電圧を出力する第２出力端子を備える選択ユニットと、
前記選択ユニットと前記バッファユニットの１つに連結され、前記出力電圧の中の特定出力電圧を、対応する特定参照電圧と比較し、前記選択ユニットに調整信号を出力する検出ユニットを備え、
前記選択ユニットは、前記調整信号および前記デジタル信号にしたがって特定オーバードライブ電圧を調整することにより、前記特定出力電圧を前記デジタル信号と対応付けることを特徴とする請求項２６に記載のソースドライバ。
【請求項２８】
前記選択ユニットは、前記特定出力電圧が前記特定参照電圧よりも低い場合、前記特定オーバードライブ電圧を前記特定参照電圧より高くし、
前記選択ユニットは、前記特定出力電圧が前記特定参照電圧よりも高い場合、前記特定オーバードライブ電圧を前記特定参照電圧より低くし、
前記選択ユニットは、前記特定出力電圧が前記特定参照電圧と等しい場合、前記特定オーバードライブ電圧を前記特定参照電圧と等しくすることを特徴とする請求項２７に記載のソースドライバ。
【請求項２９】
上限電圧、下限電圧、および該上限電圧と該下限電圧の間の複数の参照電圧を供給する電圧分割ユニットと、
前記電圧分割ユニットに連結され、複数のオーバードライブ電圧を出力する複数のオーバードライブユニットと、
前記複数のオーバードライブユニットに連結され、前記複数のオーバードライブ電圧にしたがって、複数の出力電圧を生成する複数のバッファユニットと、
前記バッファユニットに連結され、前記第１出力電圧を受信し、前記入力デジタル信号にしたがって、それぞれが前記第１出力電圧のうち１つとなる複数の出力電圧を生成するデコーディングユニットを備え、
前記オーバードライブユニットは、前記第１出力電圧と対応する参照電圧とを比較することにより、前記オーバードライブ電圧を調整することにより、前記出力電圧を前記デジタル信号に対応させることを特徴とする請求項２５に記載のソースドライバ。
【請求項３０】
それぞれが第１出力電圧に連結され、前記デジタル信号にしたがって対応する出力電圧のうち１つを出力する複数のデコーダを備えることを特徴とする請求項２９に記載のソースドライバ。
【請求項３１】
前記電圧分割ユニットに連結され、前記オーバードライブ電圧の中の特定オーバードライブ電圧の出力に使用される出力端子を有する選択ユニットと、
前記選択ユニットおよびバッファユニットの１つに連結され、前記第１出力電圧の中の特定出力電圧と前記対応する参照電圧とを比較して前記選択ユニットに調整信号を出力する検出ユニットを備え、
前記選択ユニットは、前記調整信号にしたがって前記特定オーバードライブ電圧を調整することにより、前記出力電圧を前記デジタル信号に対応させることを特徴とする請求項３０に記載のソースドライバ。
【請求項３２】
前記選択ユニットは、前記第１出力電圧が前記対応する参照電圧よりも低い場合、前記特定オーバードライブ電圧を前記参照電圧より高くし、
前記選択ユニットは、前記第１出力電圧が前記対応する参照電圧よりも高い場合、前記特定オーバードライブ電圧を前記参照電圧より低くし、
前記選択ユニットは、前記第１出力電圧が前記対応する参照電圧と等しい場合、前記特定オーバードライブ電圧を前記参照電圧と等しくすることを特徴とする請求項３１に記載のソースドライバ。
【請求項３３】
シフト信号を生成するシフトレジスタと、
前記シフトレジスタに連結され、前記シフト信号にしたがった表示信号を受信しラッチする第１ラッチと、
前記第１ラッチに連結され、前記第１ラッチから出力された信号をラッチして出力する第２ラッチと、
前記第２ラッチに連結され、前記第２ラッチから出力された信号の電圧レベルを受信して調整して、前記デジタル信号を出力するレベルシフタと、
を備えることを特徴とする請求項２５に記載のソースドライバ。
【請求項３４】
上限電圧、下限電圧、および該上限電圧と該下限電圧の間の複数の参照電圧を供給するステップと、
前記入力デジタル信号にしたがって、参照電圧の１つである対応の特定参照電圧を生成するステップと、
前記出力電圧と前記特定参照電圧を比較して、調整信号を出力し、前記調整信号および入力デジタル信号にしたがったオーバードライブ電圧を出力するステップと、
前記オーバードライブ電圧にしたがって出力電圧を調整することにより、前記出力電圧を前記入力デジタル信号に対応させる
ことを特徴とするデジタルアナログ変換方法。
【請求項３５】
前記調整信号および入力デジタル信号にしたがったオーバードライブ電圧を出力するステップにおいて、
前記出力電圧が前記特定参照電圧よりも低い場合、前記オーバードライブ電圧を前記特定参照電圧より高くし、前記出力電圧が前記特定参照電圧よりも高い場合、前記オーバードライブ電圧を前記特定参照電圧より低くし、前記出力電圧が前記特定参照電圧と等しい場合、前記オーバードライブ電圧を前記特定参照電圧と等しくすることを特徴とする請求項３４に記載のデジタルアナログ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル−アナログ変換機（ＤＡＣ）に関する。本発明は特に、変換速度を改善可能なＤＡＣ、ソースドライバ、および方法に関する。
【背景技術】
【０００２】
従来のＤＡＣは、入力デジタル信号に従った対応のアナログ電圧を出力するデコーダを通常は採用している。参照電圧は、直列接続された抵抗を用いて生成することができる。抵抗で電圧を分割することにより、入力デジタル信号に対応する参照電圧を生成することができる。入力デジタル信号が変化する場合、デコーダは、対応する参照電圧に切り替え、電圧バッファは、対応するアナログ電圧を出力する。
【０００３】
液晶ディスプレイ（ＬＣＤ）のソースドライバでは、ＤＡＣの変換速度は、ＬＣＤの表示品質に直接的に影響を与える。ＤＡＣは、パネルのピクセルを駆動する必要があるので、ピクセル電圧の変換速度は、ＤＡＣの駆動能力によって決定される。したがって、パネルの端で負荷が上がる場合、ＤＡＣによって要求される駆動電流もまた上がり、変換速度は下がり、したがって、ＬＣＤの表示品質に影響を与えることになる。
【０００４】
図１は、従来技術のＤＡＣを示す。ＤＡＣ１００は、電圧分割ユニット１１０、選択ユニット１２０、バッファユニット１３０を含み、Ｍを自然数としてＭビットの入力デジタル信号ＤＡＳにしたがった出力電圧ＶＯＵＴを生成する。電圧分割ユニット１１０は、抵抗Ｒ（１）−Ｒ（２Ｍ＋１）を用いて、上限電圧ＶＵと下限電圧ＶＤとの間の、参照電圧Ｖ（１）−Ｖ（２Ｍ）を生成する。参照電圧Ｖ（１）−Ｖ（２Ｍ）は、選択ユニット１２０のスイッチＳ（１）−Ｓ（２Ｍ）を介してバッファユニット１３０に結びつく。デコーダ１２２は、入力デジタル信号ＤＡＳにしたがってスイッチＳ（１）−Ｓ（２Ｍ）のうち１つを選択的にオンにする。次に、バッファユニット１３０は、入力デジタル信号ＤＡＳに対応する参照電圧Ｖ（１）−Ｖ（２Ｍ）にしたがった出力電圧ＶＯＵＴを生成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
バッファユニット１３０は、演算増幅器１３５によって構成される。理想的な環境において、出力電圧ＶＯＵＴは、入力デジタル信号ＤＡＳの値の変化とともに変化する。しかしながら、バッファユニット１３０によって駆動されることが必要である負荷キャパシタＣＬは、出力電圧ＶＯＵＴの変換速度に影響を及ぼす。負荷キャパシタＣＬの容量が上がるほど、バッファユニット１３０のスルーレートは下がる。
【０００６】
ＬＣＤパネルのサイズが増加するにつれて、ソースドライバによる駆動が必要な負荷キャパシタの容量は増加する。したがって、負荷キャパシタが理由でＤＡＣの変換速度が下がるという問題は、より明らかになり、それによりＬＣＤの表示品質に悪影響を与えることになっている。
【課題を解決するための手段】
【０００７】
本発明は、出力電圧と入力デジタル信号に対応する参照電圧を比較し、比較結果にしたがってバッファユニットの入力電圧を調整し、それによりバッファユニットのスルーレートを上げてデジタルアナログ変換器の変換速度を上げるようなオーバードライブデジタルアナログ変換器を対象としている。
【０００８】
本発明はまた、ＬＣＤパネルのソースドライバに適用可能なオーバードライブデジタルアナログ変換器を対象としている。バッファユニットの入力電圧は、入力デジタル信号に対応する参照電圧と出力電圧との間の比較結果にしたがって調整され、それによりソースドライバの駆動能力と変換速度を改善している。
【０００９】
本発明はまた、ＬＣＤパネルのソースドライバに適用可能なオーバードライブデジタルアナログ変換器を対象としている。バッファユニットの入力電圧は、バッファユニットの入力端子と出力端子の電圧差を検出することによって調整され、それによりソースドライバの駆動能力と変換速度を改善している。さらに、デコーダを様々な出力電圧の選択に使用する。したがって、ソースドライバのバッファユニットの数は、減少する。
【００１０】
本発明は、デジタルアナログ変換方法を対象としている。バッファユニットの入力電圧は、入力デジタル信号に対応するアナログ電圧の変化を検出することにより調整され、それにより出力電圧を、デジタルアナログ変換器によって受信された入力デジタル信号に対応したアナログ電圧にすばやく到達させることができる。
【００１１】
上述の他の目的を達成するために、本発明は、電圧分割ユニット、選択ユニット、バッファユニット、および検出ユニットを含むデジタルアナログ変換器を備える。電圧分割ユニットは、上限電圧、下限電圧、上記電圧と下限電圧の間の複数の参照電圧を提供するために用いられる。選択ユニットは、電圧分割ユニットに連結されることにより、参照電圧の中の入力デジタル信号に対応する特定参照電圧およびオーバードライブ電圧を出力する。バッファユニットは、選択ユニットに連結され、オーバードライブ電圧にしたがった出力電圧を生成する。検出ユニットは、選択ユニットとバッファユニットに連結されることにより、出力電圧と特定参照電圧とを比較し、選択ユニットに調整信号を出力する。選択ユニットは、調整信号と入力デジタル信号にしたがって、オーバードライブ電圧を調整することにより、出力電圧を入力デジタル信号に対応したアナログ電圧に到達させる。出力電圧が特定参照電圧よりも低い場合、選択ユニットは、オーバードライブ電圧を特定参照電圧より高くする。出力電圧が特定参照電圧よりも高い場合、選択ユニットは、オーバードライブ電圧を特定参照電圧より低くする。出力電圧が特定参照電圧と等しい場合、選択ユニットは、オーバードライブ電圧を特定参照電圧と等しくする。
【００１２】
上述の他の目的を達成するために、本発明は、電圧分割ユニット、複数のオーバードライブユニット、複数のバッファユニットを備える。電圧分割ユニットは、上限電圧、下限電圧、および上限電圧と下限電圧の間の複数の参照電圧を供給するのに使用される。複数のオーバードライブユニットは、電圧分割ユニットに連結され、複数のオーバードライブ電圧を出力する。複数のバッファユニットは、複数のオーバードライブユニットに連結され、複数のオーバードライブ電圧にしたがって、複数の出力電圧を生成する。オーバードライブユニットのそれぞれは、入力デジタル信号に対応した参照電圧と個々の出力電圧を比較して、オーバードライブ電圧を調整することにより、出力電圧のそれぞれを、対応する個々のオーバードライブユニットによって受信された個々のデジタル信号に対応したアナログ電圧に到達させる。
【００１３】
本発明の他の実施形態では、上述のオーバードライブユニットは、選択ユニットと検出ユニットを含む。選択ユニットは、電圧分割ユニットに連結され、第１出力端子と第２出力端子を有する。第１出力端子は、オーバードライブ電圧を出力するのに使用される。第２出力端子は、参照電圧の中から入力デジタル信号に対応する特定の参照電圧を出力する。検出ユニットは、選択ユニットとバッファユニットに連結され、出力電圧を、対応する特定参照電圧と比較し、選択ユニットに調整信号を出力する。選択ユニットは、調整信号および入力デジタル信号にしたがってオーバードライブ電圧を調整することにより、対応するバッファユニットの出力電圧を、入力デジタル信号に対応する参照電圧に到達させる。
【００１４】
上述の他の目的を達成するために、本発明は、電圧分割ユニット、複数のオーバードライブユニット、複数のバッファユニット、デコーディングユニットを備える。電圧分割ユニットは、上限電圧、下限電圧、および上限電圧と下限電圧の間の複数の参照電圧を供給するのに使用される。複数のオーバードライブユニットは、電圧分割ユニットに連結され、複数のオーバードライブ電圧を出力する。複数のバッファユニットは、複数のオーバードライブユニットに連結され、複数のオーバードライブ電圧にしたがって、複数の第１出力電圧を生成する。デコーディングユニットは、複数のバッファユニットに連結され、複数のバッファユニットから出力される複数の第１出力電圧を受信し、複数の入力デジタル信号にしたがって、複数の対応する第２出力電圧を出力する。第２出力電圧のそれぞれは、第１出力電圧のうち１つと等しい。オーバードライブユニットのそれぞれは、対応する第１出力電圧と対応する参照電圧とを比較して、オーバードライブ電圧を調整することにより、第２の出力電圧を、入力デジタル信号に対応した参照電圧にすばやく到達させる。
【００１５】
本発明の実施形態では、デコーディングユニットは、複数のデコーダを含む。デコーダのそれぞれは、複数の第１出力電圧に連結され、入力デジタル信号にしたがって対応する第２出力電圧を出力する。オーバードライブユニットは、選択ユニットと検出ユニットを含む。
【００１６】
上述の他の目的を達成するために、本発明は、駆動ユニットとデジタルアナログ変換器を含むソースドライバを提供する。駆動ユニットは、入力表示信号にしたがって複数のデジタル信号を出力し、デジタルアナログ変換器は、駆動ユニットに連結され、駆動ユニットから出力されるデジタル信号にしたがって複数の出力電圧を生成する。デジタルアナログ変換器は、デジタル信号に対応する参照電圧と出力電圧を比較する。出力電圧が、デジタル信号に対応する参照電圧に対応しないときに、デジタルアナログ変換器は、出力電圧を調整することにより、出力電圧をデジタル信号に対応する参照電圧に対応させる。
【００１７】
上述の他の目的を達成するために、本発明は、後述のステップを含むデジタルアナログ変換方法を備える。まず、上限電圧、下限電圧、および上限電圧と下限電圧の間の複数の参照電圧を供給する。次に、参照電圧の１つである対応の特定参照電圧を、入力デジタル信号にしたがって生成する。そして、出力電圧と前記特定参照電圧を比較して、調整信号を出力する。次に、オーバードライブ電圧を、調整信号および入力デジタル信号にしたがって出力する。出力電圧は、オーバードライブ電圧にしたがって入力デジタル信号に対応して参照電圧に到達する。
【００１８】
本発明では、出力電圧と入力デジタル信号に対応した参照電圧との間の比較結果にしたがって、バッファユニットの入力電圧を実時間で調整することにより、バッファユニットのスルーレートとＤＡＣの変換速度を改善する。したがって、本発明では、電力消費を上げることなく、ＤＡＣの変換速度を大きく改善し、ソースドライバがパネルを駆動するときの表示品質を改善する。
【００１９】
本発明全体を通して、上述の他の目的、構成および利点を得るために、図面に伴う好ましい実施の形態を、次に詳細に説明する。
【発明を実施するための最良の形態】
【００２０】
図２（Ａ）は、本発明の実施形態のＤＡＣのブロック図である。ＤＡＣ２００は、入力デジタル信号ＤＡＳにしたがった対応アナログ出力電圧ＶＯＵＴを生成する。ＤＡＣ２００は、電圧分割ユニット２１０、選択ユニット２２０、検出ユニット２４０、バッファユニット２３０を含む。選択ユニット２２０は、電圧分割ユニット２１０およびバッファユニット２３０に連結されている。検出ユニット２４０は、選択ユニット２２０とバッファユニット２３０に連結されている。
【００２１】
電圧分割ユニット２１０は、入力デジタル信号ＤＡＳの値に対応する、上限電圧ＶＵ、下限電圧ＶＤ、参照電圧Ｖ（１）−Ｖ（２Ｍ）を提供するのに用いられる。この実施の形態では、入力デジタル信号ＤＡＳは、Ｍビット信号である。言い換えると、様々な入力デジタル信号ＤＡＳが、様々な参照電圧Ｖ（１）−Ｖ（２Ｍ）に対応している。選択ユニット２２０は、入力デジタル信号ＤＡＳにしたがって、特定の参照電圧ＶＳＲを検出ユニット２４０に提供する。特定の参照電圧ＶＳＲは、参照電圧Ｖ（１）−Ｖ（２Ｍ）のうちの１つであり、入力デジタル信号ＤＡＳに対応している。
【００２２】
さらに、選択ユニット２２０は、バッファユニット２３０へのオーバードライブ電圧ＯＤＶを、他の出力端子から出力する。そしてバッファユニット２３０は、オーバードライブ電圧ＯＤＶにしたがった出力電圧ＶＯＵＴを生成する。この実施の形態では、オーバードライブ電圧ＯＤＶが変化したとき、あわせて出力電圧ＶＯＵＴが変化し、変化のスピードはバッファユニット２３０の駆動能力に関連する。
【００２３】
検出ユニット２４０は、バッファユニット２３０の出力電圧ＶＯＵＴと特定参照電圧ＶＳＲとを比較するために使用される。次に、調整信号ＲＧＳが、比較結果に基づいて選択ユニット２２０に出力される。また、選択ユニット２２０は、入力デジタル信号ＤＡＳと調整信号ＲＧＳにしたがって、オーバードライブ電圧ＯＤＶを調整する。それにより、出力電圧ＶＯＵＴは、入力デジタル信号ＤＡＳに対応した参照電圧にすばやく到達する。この実施の形態では、調整信号ＲＧＳは、電圧上昇信号、電圧降下信号、再生信号を用いて、出力電圧ＶＯＵＴと特定参照電圧ＶＳＲとの間の比較結果を表す。出力電圧ＶＯＵＴが特定参照電圧ＶＳＲよりも低い場合、電圧上昇信号はイネーブルになり、選択ユニット２２０は、したがってオーバードライブ電圧ＯＤＶを調整することによりオーバードライブ電圧ＯＤＶを特定参照電圧ＶＳＲよりも高くなるようにする。出力電圧ＶＯＵＴが特定参照電圧ＶＳＲよりも高い場合、電圧降下信号はイネーブルになり、選択ユニット２２０は、したがってオーバードライブ電圧ＯＤＶを調整することによりオーバードライブ電圧ＯＤＶを特定参照電圧ＶＳＲよりも低くなるようにする。出力電圧ＶＯＵＴが特定参照電圧ＶＳＲと等しい場合、再生信号はイネーブルになり、選択ユニット２２０は、したがってオーバードライブ電圧ＯＤＶを調整することによりオーバードライブ電圧ＯＤＶを特定参照電圧ＶＳＲと等しくなるようにする。
【００２４】
言い換えると、選択ユニット２２０は、調整信号ＲＧＳにしたがってオーバードライブ電圧ＯＤＶを調整することにより、バッファユニット２３０の駆動能力を改善し、出力電圧ＶＯＵＴの変化時間を減少させる。入力デジタル信号ＤＡＳが変化する場合、出力電圧ＶＯＵＴの変換速度は上がる。
【００２５】
ＤＡＣ２００の回路アーキテクチャを、以下のようにさらに説明する。図２（Ｂ）は、図２（Ａ）の実施の形態にしたがったＤＡＣの回路図である。図２（Ｂ）を参照すると、電圧分割ユニット２１０は、抵抗Ｒ（１）−Ｒ（２Ｍ＋１）によって構成される。抵抗Ｒ（１）−Ｒ（２Ｍ＋１）は、上限電圧ＶＵと下限電圧ＶＤとの間で連結される。そして、電圧を分割する場合と同様に、参照電圧Ｖ（１）−Ｖ（２Ｍ）、上限電圧ＶＵ、下限電圧ＶＤを出力する。負荷キャパシタＣＬは、バッファユニット２３０の出力端子と等しい容量負荷を持つ。この実施の形態では、バッファユニット２３０は、演算増幅器２３５によって構成することができる。演算増幅器２３５の正の入力端子は、オーバードライブ電圧ＯＤＶを受信するのに用いられ、負の入力端子は、演算増幅器２３５の出力端子に連結され、それにより、負帰還アーキテクチャを形成している。
【００２６】
図２（Ｂ）を参照して記載された実施の形態では、選択ユニット２２０と検出ユニット２４０は、１つのものとしてオーバードライブユニット２５０と呼ぶ。オーバードライブユニット２５０は、電圧分割ユニット２１０とバッファユニット２３０との間を連結し、それにより入力デジタル信号ＤＡＳに対応する特定参照電圧ＶＳＲと、出力電圧ＶＯＵＴとを比較して比較結果にしたがってオーバードライブ電圧ＯＤＶを調整する。図２（Ｂ）を参照すると、検出ユニット２４０は、電圧上昇信号ＵＰ、再生信号ＮＭ、電圧降下信号ＤＮを、特定参照電圧ＶＳＲと出力電圧ＶＯＵＴの間の比較結果にしたがって、選択ユニット２２０に出力する。選択ユニット２２０は、入力デジタル信号ＤＡＳにしたがって、たとえば参照電圧Ｖ（２）などの特定参照電圧ＶＳＲの値を求める。次に、オーバードライブ電圧ＯＤＶの値を、調整信号ＲＧＳにしたがって調整する。電圧上昇信号ＵＰがイネーブルになった場合、オーバードライブ電圧ＯＤＶを調整して特定参照電圧ＶＳＲ（たとえば参照電圧Ｖ（３））よりも大きくする。電圧降下信号ＤＮがイネーブルになった場合、オーバードライブ電圧ＯＤＶを調整して特定参照電圧ＶＳＲ（たとえば参照電圧Ｖ（１））よりも小さくする。再生信号ＮＭがイネーブルになった場合、オーバードライブ電圧ＯＤＶを特定参照電圧ＶＳＲと等しくする。
【００２７】
入力デジタル信号ＤＡＳが変化するとき、出力電圧ＶＯＵＴの変換時間は、負荷キャパシタＣＬはによって影響を受けて駆動する。入力デジタル信号ＤＡＳが変化するとき、出力電圧ＶＯＵＴは、特定参照電圧ＶＳＲよりも低くまたは高くすることができる。したがって、選択ユニット２２０は、オーバードライブ電圧ＯＤＶを調整して特定参照電圧ＶＳＲよりも低くまたは高くすることにより、演算増幅器２３５の駆動能力を高め、出力電圧ＶＯＵＴの変換時間を減少させる。出力電圧ＶＯＵＴが特定参照電圧ＶＳＲに変換されたとき、オーバードライブ電圧ＯＤＶは特定参照電圧ＶＳＲと等しくなるよう調整され、それにより、出力電圧ＶＯＵＴは、入力デジタル信号ＤＡＳに対応した参照電圧値を維持する。
【００２８】
選択ユニット２２０の回路アーキテクチャについて、以下のとおりさらに説明する。図３は、本発明にかかる実施形態にしたがった選択ユニットの回路図である。この実施の形態では、選択ユニットは主に３つの部分を含む。すなわち、図３（ａ）に示されるデコーダ３２２、図３（ｂ）に示される特定スイッチ回路３２４、図３（ｃ）に示される論理ユニット３２６と選択スイッチユニット３２８である。図３の実施形態では、２ビット入力デジタル信号ＤＡＳ、すなわちＭ＝２は、この実施形態の技術的な手段を説明する例とする。
【００２９】
図３（ａ）を参照すると、デコーダ３２２は、入力デジタル信号ＤＡＳを受信し、入力デジタル信号ＤＡＳにしたがってビット信号Ｂ１−Ｂ４を出力する。イネーブル状態のビット信号Ｂ１−Ｂ４と入力信号ＤＡＳとの間の対応関係を、以下の表１に示す。
【００３０】
【表１】
2008061216.tif 000003
【００３１】
表１を参照すると、デコーダ３２２は、入力デジタル信号ＤＡＳの値にしたがって、ビット信号Ｂ１−Ｂ４のうち１つを対応させてイネーブルにする。特定スイッチ回路３２４は、ビット信号Ｂ１−Ｂ４にしたがって入力デジタル信号ＤＡＳに対応した特定参照電圧ＶＳＲを出力する。図３（ｂ）を参照すると、特定スイッチ回路３２４は、デコーダ３２２と参照電圧Ｖ（１）−Ｖ（４）との間に連結された特定スイッチＳ（１０）−Ｓ（４０）を含み、ビット信号Ｂ１−Ｂ４にしたがって特定スイッチＳ（１０）−Ｓ（４０）のうち１つをオンにして、特定参照電圧ＶＳＲを出力する。たとえば、デジタル信号ＤＡＳがのとき、ビット信号Ｂ１はイネーブルであり、特定スイッチＳ（１０）はオンになる。このとき、特定参照電圧ＶＳＲは参照電圧Ｖ（１）に等しい。他の状況も上述の説明に同じで、ここでは改めて説明しない。
【００３２】
オーバードライブ電圧ＯＤＶは、論理ユニット３２６および選択スイッチユニットによって制御される。図３（ｃ）を参照すると、選択スイッチ回路３２８は、選択スイッチＳＷ（０）−ＳＷ（５）によって構成される。選択スイッチＳＷ（０）−ＳＷ（５）の一端は、上限電圧ＶＵ、参照電圧Ｖ（１）−Ｖ（４）、下限電圧ＶＤにそれぞれ連結される。選択スイッチＳＷ（０）−ＳＷ（５）の他端は、選択ユニット２２０の出力端子に連結され、それによりオーバードライブ電圧ＯＤＶを出力している。論理ユニット３２６は、ビット信号Ｂ１−Ｂ４、電圧上昇信号ＵＰ、再生信号ＮＭ、電圧降下信号ＤＮにしたがって、選択スイッチＳＷ（０）−ＳＷ（５）のＯＮ／ＯＦＦ状態を制御する。ある時間では、論理ユニット３２６は、選択スイッチＳＷ（０）−ＳＷ（５）のみについて、そのうち１つをオンにする。
【００３３】
論理ユニット３２６は、選択スイッチＳＷ（０）−ＳＷ（５）をそれぞれ制御する制御ユニットＣ０−Ｃ５を含む。選択スイッチＳＷ（０）がオンになるのは次の場合のみである。すなわち、入力デジタル信号が００で、出力電圧ＶＯＵＴが特定参照電圧ＶＳＲよりも大きい場合であり（このとき、特定参照電圧ＶＳＲは参照電圧Ｖ（１）に等しい）、すなわち、電圧降下信号ＤＮがイネーブルの場合である。したがって、選択ユニットＣ０は、ＡＮＤゲートＡ３０１によって構成することができる。ＡＮＤゲートＡ３０１の出力端子は、選択スイッチＳＷ（０）に連結され、それにより電圧降下信号ＤＮとビット信号Ｂ１にしたがって選択スイッチＳＷ（０）を制御している。
【００３４】
選択スイッチＳＷ（１）は、次の場合にオンになる。すなわち、入力デジタル信号ＤＡＳが００で、再生信号ＮＭがイネーブルの場合、または入力デジタル信号ＤＡＳが０１で、電圧降下信号がイネーブルの場合である。したがって、制御ユニットＣ１は、ＡＮＤゲートＡ３０２、Ａ３０３、ＯＲゲートＯＲ１によって構成することができる。ＡＮＤゲートＡ３０２の入力端子は、ビット信号Ｂ１と再生信号ＮＭに連結され、ＡＮＤゲートＡ３０３の入力端子は、ビット信号Ｂ２と電圧降下信号ＤＮに連結される。ＯＲゲートＯＲ１は、ＡＮＤゲートＡ３０２、Ａ３０３の出力にしたがって選択スイッチＳＷ（１）を制御する。
【００３５】
選択スイッチＳＷ（２）は、次の場合にオンになる。すなわち、入力デジタル信号ＤＡＳが０１で、再生信号ＮＭがイネーブルの場合、または入力デジタル信号ＤＡＳが１０で、電圧降下信号がイネーブルの場合である。したがって、制御ユニットＣ２は、ＡＮＤゲートＡ３０４、Ａ３０５、ＯＲゲートＯＲ２によって構成することができる。ＡＮＤゲートＡ３０４の入力端子は、ビット信号Ｂ２と再生信号ＮＭに連結され、ＡＮＤゲートＡ３０５の入力端子は、ビット信号Ｂ３と電圧降下信号ＤＮに連結される。ＯＲゲートＯＲ２は、ＡＮＤゲートＡ３０４、Ａ３０５の出力にしたがって選択スイッチＳＷ（２）を制御する。
【００３６】
選択スイッチＳＷ（３）は、次の場合にオンになる。すなわち、入力デジタル信号ＤＡＳが１０で、再生信号ＮＭがイネーブルの場合、または入力デジタル信号ＤＡＳが０１で、電圧上昇信号がイネーブルの場合である。したがって、制御ユニットＣ３は、ＡＮＤゲートＡ３０６、Ａ３０７、ＯＲゲートＯＲ３によって構成することができる。ＡＮＤゲートＡ３０６の入力端子は、ビット信号Ｂ２と電圧上昇信号ＤＮに連結され、ＡＮＤゲートＡ３０７の入力端子は、ビット信号Ｂ３と再生信号ＮＭに連結される。ＯＲゲートＯＲ３は、ＡＮＤゲートＡ３０６、Ａ３０７の出力にしたがって選択スイッチＳＷ（３）を制御する。
【００３７】
選択スイッチＳＷ（４）は、次の場合にオンになる。すなわち、入力デジタル信号ＤＡＳが１１で、再生信号ＮＭがイネーブルの場合、または入力デジタル信号ＤＡＳが１０で、電圧上昇信号がイネーブルの場合である。したがって、制御ユニットＣ４は、ＡＮＤゲートＡ３０８、Ａ３０９、ＯＲゲートＯＲ４によって構成することができる。ＡＮＤゲートＡ３０８の入力端子は、ビット信号Ｂ３と電圧上昇信号ＵＰに連結され、ＡＮＤゲートＡ３０９の入力端子は、ビット信号Ｂ４と再生信号ＮＭに連結される。ＯＲゲートＯＲ４は、ＡＮＤゲートＡ３０８、Ａ３０９の出力にしたがって選択スイッチＳＷ（４）を制御する。
【００３８】
選択スイッチＳＷ（５）は、次の場合にオンになる。すなわち、入力デジタル信号ＤＡＳが１１で、出力電圧ＶＯＵＴが特定参照電圧ＶＳＲよりも小さい場合であり（このとき、特定参照電圧ＶＳＲは参照電圧Ｖ（４）に等しい）、すなわち、電圧上昇信号ＵＰがイネーブルの場合である。したがって、制御ユニットＣ５は、ＡＮＤゲートＡ３１０によって構成することができる。ＡＮＤゲートＡ３１０の入力端子は、ビット信号Ｂ２と電圧上昇信号ＤＮに連結され、ＡＮＤゲートＡ３０７の入力端子は、選択スイッチＳＷ（５）に連結され、それにより電圧上昇信号ＵＰとビット信号Ｂ４にしたがって選択スイッチＳＷ（５）を制御している。
【００３９】
選択スイッチＳＷ（０）−ＳＷ（５）の実行状況、すなわちオーバードライブ電圧ＯＤＶの調整状況について、以上のように説明した。様々な状況下で、制御ユニットＣ０−Ｃ５は、選択スイッチＳＷ（０）−ＳＷ（５）の実行状況にしたがって、選択スイッチＳＷ（０）−ＳＷ（５）のうち１つを選択的にオンにすることができる。それにより、オーバードライブ電圧ＯＤＶの電圧値を求めている。したがって、制御ユニットＣ０−Ｃ５の回路アーキテクチャは、この実施の形態に限定されない。この技術の通常の知識を有するものは、本発明の開示から他にも適した回路アーキテクチャを容易に得ることができる。そして、こうしたアーキテクチャをここでは改めて説明することはしない。
【００４０】
図３の選択ユニットは、選択ユニット２２０の回路アーキテクチャが対応して調整されている限り、Ｍを自然数としてＭビットの入力デジタル信号ＤＡＳにも適用可能である。入力デジタル信号ＤＡＳがＭビットのとき、デコーダ３２２から出力されるビット信号の数は２Ｍであり、特定スイッチ回路３２４の数はビット信号の数に対応している。選択スイッチ回路３２８のスイッチ数は、Ｎ＝（２Ｍ＋２）としてＮである。第１選択スイッチは、下限電圧ＶＤと選択ユニット２２０の出力端子との間で連結され、第２選択スイッチ〜第Ｎ−１選択スイッチは、参照電圧Ｖ（１）−Ｖ（２Ｍ）と対応する選択ユニット２２０の出力端子との間で連結され、第Ｎ選択スイッチは、上限電圧ＶＵと選択ユニット２２０の出力端子との間で連結される。論理ユニット３２６は、Ｎ個の選択スイッチを制御するＮ個の制御ユニットを含む。
【００４１】
第１制御ユニットは、電圧降下信号ＤＮと第１ビット信号にしたがって第１選択スイッチを制御するＡＮＤゲートを含む。第２制御ユニットは、２つのＡＮＤゲートを含む。このＡＮＤゲートのうちの１つは、電圧降下信号ＤＮと第２ビット信号を受信し、もう一方は、再生信号ＮＭと第１ビット信号を受信する。そしてＯＲゲートは、２つのＡＮＤゲートの出力にしたがって第２選択スイッチを制御する。第３制御ユニットは、２つのＡＮＤゲートを含む。このＡＮＤゲートのうちの１つは、電圧降下信号ＤＮと第３ビット信号を受信し、もう一方は、再生信号ＮＭと第２ビット信号を受信する。そしてＯＲゲートは、２つのＡＮＤゲートの出力にしたがって第３選択スイッチを制御する。第ｊ制御ユニットは、第１ＡＮＤゲート、第２ＡＮＤゲート、第３ＡＮＤゲート、ＯＲゲートを含む。なおｊは４≦ｊ≦（Ｎ−３）の自然数である。第１ＡＮＤゲートは、電圧降下信号ＤＮと第ｊビット信号を受信する。第２ＡＮＤゲートは、再生信号ＮＭと第（ｊ−１）ビット信号を受信する。第３ＡＮＤゲートは、電圧上昇信号ＵＰと第（ｊ−２）ビット信号を受信する。ＯＲゲートは、第１ＡＮＤゲート、第２ＡＮＤゲート、第３ＡＮＤゲートの出力にしたがって第ｊ選択スイッチを制御する。
【００４２】
第Ｎ制御ユニットは、電圧上昇信号ＵＰと第（Ｎ−２）ビット信号を受信するＡＮＤゲートを含み、それにより第Ｎ選択スイッチを制御している。第（Ｎ−１）制御ユニットは、２つのＡＮＤゲートを含む。このＡＮＤゲートのうちの１つは、電圧上昇信号ＵＰと第（Ｎ−３）ビット信号を受信し、もう一方は、再生信号ＮＭと第（Ｎ−２）ビット信号を受信する。そしてＯＲゲートは、２つのＡＮＤゲートの出力にしたがって第（Ｎ−１）選択スイッチを制御する。第（Ｎ−２）制御ユニットは、２つのＡＮＤゲートを含む。このＡＮＤゲートのうちの１つは、電圧上昇信号ＵＰと第（Ｎ−４）ビット信号を受信し、もう一方は、再生信号ＮＭと第（Ｎ−３）ビット信号を受信する。そしてＯＲゲートは、２つのＡＮＤゲートの出力にしたがって第（Ｎ−２）選択スイッチを制御する。
【００４３】
上述の説明は、Ｍビット入力デジタル信号ＤＡＳに適用される図３の実施形態の主要な技術手段を詳細に説明している。この技術の通常の知識を有するものは、本発明の開示から他の詳細な実装形態を容易に得ることができる。そして、こうした詳細をここでは改めて説明することはしない。
【００４４】
図４は、本発明の他の実施の形態にかかる選択ユニットの回路図である。図４の実施形態では、２ビット入力デジタル信号ＤＡＳに適用可能な選択ユニットは、この実施形態の技術的な手段を説明する例とする。この実施の形態では、入力デジタル信号ＤＡＳはＤ１Ｄ０であり、Ｄ０は下位ビットの論理状態を示し、Ｄ１は上位ビットの論理状態を示す。この実施の形態の電圧分割ユニットにより、上限電圧ＶＵと下限電圧ＶＤを分割して、参照電圧Ｖ（１）−Ｖ（４）としている。図４の選択ユニットは、主に３つの部分を含む。すなわち、図４（ａ）に示される信号変換回路４２２、図４（ｂ）に示される特定選択回路４２４、図４（ｃ）に示されるビットスイッチグループ４２６と調整スイッチグループ４２８である。
【００４５】
図４（ａ）と図４（ｂ）を参照すると、信号変換回路４２２は、インバータ４３１、４３２を使用して信号Ｄ０Ｂ、Ｄ１Ｂを形成する。したがって、２ビット入力デジタル信号ＤＡＳは、Ｄ０、Ｄ１、Ｄ０Ｂ、Ｄ１Ｂを生成することができ、それにより特定選択ユニット４２４を制御している。特定選択ユニット４２４は、スイッチＳ（８１）−Ｓ（８４）と、スイッチＳ（９１）、Ｓ（９２）とを含む。特定選択ユニット４２４は、参照電圧Ｖ（１）−Ｖ（４）と検出ユニットとの間で連結され、入力デジタル信号ＤＡＳにしたがって導電経路を選択することにより特定参照電圧ＶＳＲを出力する。スイッチＳ（８１）−Ｓ（８４）のＯＮ／ＯＦＦ状態は、信号Ｄ０、Ｄ０Ｂにしたがって決定される。スイッチＳ（９１）−Ｓ（９２）のＯＮ／ＯＦＦ状態は、信号Ｄ１、Ｄ１Ｂにしたがって決定される。図４（ｂ）に示されるように、様々な入力デジタル信号ＤＡＳが、様々なスイッチを対応してオンにしている。たとえば、Ｄ０Ｄ１＝１１のとき、スイッチＳ（８４）、Ｓ（９２）はオンとなり、特定参照電圧ＶＳＲは参照電圧Ｖ（４）に等しくなる。したがって、入力デジタル信号ＤＡＳが変化するとき、特定参照電圧ＶＳＲもしたがって変化する。
【００４６】
ビットスイッチグループ４２６は、ビットスイッチＳ（５１）−Ｓ（６０）とビットスイッチＳ（７１）−Ｓ（７２）を含む。ビットスイッチグループ４２６は、調整スイッチグループ４２８に連結され、選択的に入力デジタル信号ＤＡＳにしたがってビットスイッチを選択的にオンにして、それによりオーバードライブ電圧ＯＤＶを調整する。ビットスイッチＳ（５１）−Ｓ（６０）は、信号Ｄ０、Ｄ０Ｂにしたがって選択的にオンにされ、ビットスイッチＳ（７１）−Ｓ（７２）は、信号Ｄ１、Ｄ１Ｂにしたがって選択的にオンにされる。したがって、様々な入力デジタル信号ＤＡＳは様々な導電経路に対応する。オーバードライブ電圧ＯＤＶは調整信号ＲＧＳによって影響を受けるので、各入力デジタル信号ＤＡＳは１つの経路以上に対応する。たとえば、Ｄ０Ｄ１＝１１のとき、導電経路ＰＨ１とＰＨ２が形成される。上述の状況の理由は、入力デジタル信号ＤＡＳ＝１１のとき、調整信号ＲＧＳの電圧上昇信号ＵＰと再生信号ＮＭのうち１つがイネーブルになることである。言い換えると、ＰＨ１とＰＨ２のいずれが導電経路として選択されるかは、出力電圧ＶＯＵＴが参照電圧Ｖ（４）よりも低いか、参照電圧Ｖ（４）と等しいかにしたがって決められる（入力デジタル信号ＤＡＳが１１のとき、特定参照電圧は参照電圧Ｖ（４）と等しくなる）。同様に、様々な入力デジタル信号ＤＡＳは、様々な可能となる導電経路に対応する。
【００４７】
次に、調整スイッチグループ４２８は、調整スイッチＳ（４１）−Ｓ（５０）を含む。調整スイッチグループ４２８は、電圧分割ユニットに連結され、調整信号ＲＧＳにしたがって調整スイッチＳ（４１）−Ｓ（５０）を選択的にオンにする。制御信号にしたがって、調整信号Ｓ（４１）−Ｓ（５０）は３つのタイプに分けられる。すなわち、電圧上昇スイッチ、電圧降下スイッチ、レスポンススイッチである。電圧上昇スイッチは、調整スイッチＳ（４６）、Ｓ（４８）、Ｓ（５０）を含み、電圧降下スイッチは、調整スイッチＳ（４１）、Ｓ（４３）、Ｓ（４４）を含み、レスポンススイッチは、Ｓ（４２）、Ｓ（４５）、Ｓ（４７）、Ｓ（４９）を含む。３つのタイプの調整スイッチは、電圧上昇信号ＵＰ。電圧降下信号ＤＮ、再生信号ＮＭのそれぞれによって制御される。たとえば、電圧上昇信号ＵＰがイネーブルとなったとき、調整スイッチＳ（４６）、Ｓ（４８）、Ｓ（５０）はオンになる。したがって、調整スイッチグループ４２８とビットスイッチグループ４２６は、調整信号ＲＧＳと入力デジタル信号ＤＡＳにしたがって導電経路を形成し、それによりオーバードライブ電圧ＯＤＶを調整する。
【００４８】
たとえば、入力デジタル信号が１１で、出力電圧ＶＯＵＴが参照電圧Ｖ（４）よりも低いとき（入力デジタル信号ＤＡＳが１１のとき、特定参照電圧ＶＳＲは参照電圧Ｖ（４）と等しい）、スイッチＳ（５０）はオンになり、導電経路ＰＨ１は使用される。それにより、オーバードライブ電圧ＯＤＶは上限電圧ＶＵと等しくなる。出力電圧ＶＯＵＴが参照電圧Ｖ（４）と等しい場合、スイッチＳ（４９）はオンであり、経路ＰＨ２が使用され、それによりオーバードライブ電圧ＯＤＶは参照電圧Ｖ（４）と等しくなる。他の状況も上述の説明と同じであり、ここでは改めて説明しない。さらに、図４の実施の形態も、他のビットの入力デジタル信号にあてはまる。この技術の通常の知識を有するものは、本発明の開示からこうした適用例を容易に得ることができる。そこで、こうした適用例をここでは改めて説明しない。
【００４９】
図３および図４の実施の形態の説明に基づいて、選択ユニットは、入力デジタル信号ＤＡＳにしたがって対応した特定電圧ＶＳＲを出力するのに用いられ、入力デジタル信号ＤＡＳおよび調整信号ＲＧＳにしたがってオーバードライブ電圧ＯＤＶを調整する。出力電圧ＶＯＵＴが、期待された電圧値すなわち特定参照電圧ＶＳよりも低い場合、オーバードライブ電圧ＯＤＶは高くなるように調整される（この実施の形態では、オーバードライブ電圧ＯＤＶは入力デジタル信号ＤＡＳよりもわずかに高い参照電圧へと調整される）。出力電圧ＶＯＵＴが、期待された電圧値すなわち特定参照電圧ＶＳよりも高い場合、オーバードライブ電圧ＯＤＶは低くなるように調整される（この実施の形態では、オーバードライブ電圧ＯＤＶは入力デジタル信号ＤＡＳよりもわずかに低い参照電圧へと調整される）。出力電圧ＶＯＵＴが、期待された電圧値すなわち特定参照電圧ＶＳと等しい場合、オーバードライブ電圧ＯＤＶは入力デジタル信号ＤＡＳに対応する参照電圧と等しくなるように調整される。本発明の他の実施の形態では、オーバードライブ電圧ＯＤＶの調整は１ビットに限られるものではない。振幅の調整は設計上の必要性に応じて大きくなるようにセットされる。
【００５０】
図３および図４の実施の形態は本発明の実施の形態に過ぎず、本発明の実装態様を限定するのに用いられるものではない。この技術の通常の知識を有するものは、本発明の開示から他の実装形態を容易に得ることができる。そこで、こうした実装形態をここでは改めて説明しない。
【００５１】
図５は、本発明の他の実施形態にしたがった検出ユニットの回路図である。図２（Ａ）と図５をともに参照すると、検出ユニット２４０は主に、特定参照電圧ＶＳＲと出力電圧ＶＯＵＴを比較し、比較結果にしたがって調整信号ＲＧＳを選択ユニット２２０に出力するのに用いられる。図５の実施の形態では、検出ユニット２４０の回路は主に５つの部分を含む。すなわち、図５（ａ）に示した第１検出回路５１０、図５（ｂ）に示した第２検出回路５２０、図５（ｃ）に示した電圧上昇回路５３０、図５（ｄ）に示した電圧降下回路５４０、図５（ｅ）に示した再生回路である。
【００５２】
図５（ａ）を参照すると、第１検出ユニット５１０は電流源Ｉ１、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２を含む。ＰＭＯＳトランジスタＰ１のソースは、電流源Ｉ１に連結され、Ｐ１のゲートは、特定参照電圧ＶＳＲに連結される。ＰＭＯＳトランジスタＰ２のソースは、電流源Ｉ１に連結され、Ｐ２のゲートは、出力電圧ＶＯＵＴに連結される。ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ１のドレインとグラウンド端子ＧＮＤとの間で連結される。ＮＭＯＳトランジスタＮ２はＰＭＯＳトランジスタＰ２とグラウンド端子ＧＮＤとの間で連結され、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ１のゲートは、ともに直流バイアスＶＢ１に連結されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の共通のノードは、第１検出電圧Ｖ１を出力し、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の共通のノードは第２検出電圧Ｖ２を出力する。
【００５３】
特定参照電圧ＶＳＲが出力電圧ＶＯＵＴよりも高いとき、第１検出電圧Ｖ１は低いレベルで出力され、第２検出電圧Ｖ２は高いレベルで出力される。特定参照電圧ＶＳＲが出力電圧ＶＯＵＴよりも低いとき、第１検出電圧Ｖ１は高いレベルで出力され、第２検出電圧Ｖ２は低いレベルで出力される。特定参照電圧ＶＳＲが出力電圧ＶＯＵＴと等しいとき、第１検出電圧Ｖ１と第２検出電圧Ｖ２は、ともに低いレベルで出力される。
【００５４】
図５（ｂ）を参照すると、第２検出ユニット５２０は電流源Ｉ２、ＰＭＯＳトランジスタＰ３、Ｐ４、ＮＭＯＳトランジスタＮ３、Ｎ４を含む。ＰＭＯＳトランジスタＰ３のソースは、使用電圧ＶＣＣに連結され、ＰＭＯＳトランジスタＰ４のソースは、使用電圧ＶＣＣに連結され、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４のゲートは、ともに直流バイアスＶＢ２に連結される。ＮＭＯＳトランジスタＮ３は、ＰＭＯＳトランジスタＰ３と電流源Ｉ２の間に連結され、ＮＭＯＳトランジスタＮ３のゲートは、特定参照電圧ＶＳＲに連結される。ＮＭＯＳトランジスタＮ４は、ＰＭＯＳトランジスタＰ４と電流源Ｉ２との間に連結され、ＮＭＯＳトランジスタＮ４のゲートは、出力電圧ＶＯＵＴに連結される。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の共通のノードは、第３検出電圧Ｖ３を出力し、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４の共通のノードは第４検出電圧Ｖ４を出力する。
【００５５】
特定参照電圧ＶＳＲが出力電圧ＶＯＵＴよりも高い場合、第３検出電圧Ｖ３は低いレベルで出力され、第４検出電圧Ｖ４は高いレベルで出力される。特定参照電圧ＶＳＲが出力電圧ＶＯＵＴよりも低い場合、第３検出電圧Ｖ３は高いレベルで出力され、第４検出電圧Ｖ４は低いレベルで出力される。特定参照電圧ＶＳＲが出力電圧ＶＯＵＴと等しい場合、第３検出電圧Ｖ３と第４検出電圧Ｖ４はともに低いレベルで出力される。
【００５６】
図５（ｃ）、図５（ｄ）、図５（ｅ）を参照すると、電圧上昇回路５３０はインバータ５３４とＡＮＤゲート５３２を含む。第３検出電圧Ｖ３は、インバータ５３４を介してＡＮＤゲート５３２の入力端子に連結される。ＡＮＤゲート５３２は、反転された第３検出電圧Ｖ３と第２検出電圧Ｖ２にしたがった、電圧上昇信号ＵＰを出力する。電圧降下回路５４０はインバータ５４４とＡＮＤゲート５４２を含む。ＡＮＤゲート５３２は、反転された第４検出電圧Ｖ４と第１検出電圧Ｖ１にしたがった、電圧降下信号ＤＮを出力する。再生回路５５０は、電流源Ｉ３とＮＭＯＳトランジスタＮ５、Ｎ６を含む。ＮＭＯＳトランジスタＮ５とＮＭＯＳトランジスタＮ６は、電流源Ｉ３とグラウンド端子ＧＮＤとの間で平行に連結されている。ＮＭＯＳトランジスタＮ５、Ｎ６と電流源Ｉ３の共通のノードでは、再生信号ＮＭを出力する。
【００５７】
調整信号ＲＧＳの、電圧降下信号ＤＮ、電圧上昇信号ＵＰ、再生信号ＮＭは、参照電圧ＶＳＲと出力電圧ＶＯＵＴとの間の比較結果にしたがって得られる。したがって、上述の信号の対応関係を説明するために、上述の信号の相対的な変化を下記のテーブルにリスト化した。ここで、論理１はイネーブルであることを示し、論理０はイネーブルでないことを示す。
【００５８】
【表２】
2008061216.tif 000004
【００５９】
表２に示したように、検出ユニット２４０は、特定参照電圧ＶＳＲと出力電圧ＶＯＵＴの間の関係にしたがって、調整信号ＲＧＳの、電圧上昇信号ＵＰ、電圧降下信号ＤＮ、再生信号ＮＭを対応させて出力する。
【００６０】
本発明の他の実施の形態では、この実施の形態のＤＡＣは、ＬＣＤのソースドライバに適用できる。図６は、本発明の他の実施形態にかかるソースドライバのブロック図である。ソースドライバ６００は、駆動ユニット６０１とＤＡＣ６５０を含む。駆動ユニット６０１は、入力表示信号にしたがって複数の入力デジタル信号ＤＡＳを出力し、ＤＡＣ６５０は駆動ユニット６０１に連結されることにより、入力デジタル信号ＤＡＳにしたがって複数の出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）を生成する。ソースドライバ６００は、同時に複数のデータ線を駆動することを必要とするので、ＤＡＣ６５０は、同時に複数の出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）を出力することが必要とされる。ここでＸは自然数である。
【００６１】
この実施の形態では、入力デジタル信号ＤＡＳは、複数の参照電圧に対応し、ＤＡＣ６５０は、入力デジタル信号ＤＡＳにしたがって出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）と対応する複数の参照電圧とを比較する。出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）が、入力デジタル信号ＤＡＳに対応する参照電圧に等しくない場合、ＤＡＣは、実時間の入力デジタル信号ＤＡＳに対応する参照電圧を調整することにより、出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）は、入力デジタル信号ＤＡＳに対応する参照電圧にすばやく到達する。
【００６２】
駆動ユニット６０１は、シフトレジスタ６１０、第１ラッチ６２０、第２ラッチ６３０、レベルシフタ６４０を含む。シフトレジスタ６１０は、シフト信号を生成するのに使用され、第１ラッチ６２０は、表示信号およびシフト信号にしたがって表示信号を受信してラッチする。第２ラッチ６３０は、第１ラッチ６２０に連結されることにより、第１ラッチ６２０から出力される信号をラッチする。そして、レベルシフタ６４０は、第２ラッチ６３０に連結され、第２ラッチ６３０の出力を受信し調整することにより、入力デジタル信号ＤＡＳを出力する。図６の実施形態では、入力デジタル信号ＤＡＳは、複数のデジタル信号を並列に有し、このうちのデジタル信号は、出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）のうちの１つに対応している。本発明にかかるＤＡＣ２００は、ソースドライバ６００適用することができるが、ソースドライバ６００にあるＤＡＣ２００の数が、出力されることを必要とされる出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）の数と同じであることが条件である（すべてのＤＡＣ２００は単一の電圧分割ユニット２１０を共有することができる）。本発明にかかるＤＡＣを利用することにより、ソースドライバ６００のスルーレートを改善することができ、ソースドライバ６００の変換速度を向上することができる。したがって、ＬＣＤの表示品質を改善することができる。
【００６３】
次に、ＤＡＣ６５０の主な回路アーキテクチャを、図７の実施形態にしたがって説明する。図７は、本発明にかかる実施形態のＤＡＣを示す。図７の実施形態は、Ｘを自然数としてＸデータラインを駆動可能なＭビットソースに適用可能である。ＤＡＣ７００は、電圧分割ユニット７１０、Ｘオーバードライブユニット７２０、Ｘバッファユニット７３０を含む。図７の実施形態では、電圧分割ユニット７１０は、Ｘオーバードライブユニット７２０によって要求される参照電圧を提供し、それによりソースドライバ中のＤＡＣの回路アーキテクチャを単純化している。電圧分割ユニット７１０は、上限電圧ＶＵ、下限電圧ＶＤ、上限電圧ＶＵと下限電圧ＶＤとの間の参照電圧Ｖ（１）−Ｖ（２Ｍ）を提供するのに用いられる。電圧分割ユニット７１０の回路アーキテクチャは、図２（Ｂ）の実施形態に示されている。
【００６４】
Ｘバッファユニット７３０は、Ｘオーバードライブユニット７２０に対応し、Ｘオーバードライブユニット７２０から出力されるオーバードライブ電圧ＯＤＶ（１）−ＯＤＶ（Ｘ）にしたがって、出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）を生成する。バッファユニットは、オーバードライブ電圧について１対１の対応関係にある。さらに、Ｘオーバードライブユニット７２０は、電圧分割ユニット７１０に連結され、入力デジタル信号ＤＡＳにしたがって、出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）と、対応する参照電圧Ｖ（１）−Ｖ（２Ｍ）とを比較する。それにより、オーバードライブ電圧ＯＤＶ（１）−ＯＤＶ（Ｘ）を調整し、出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）は、入力デジタル信号ＤＡＳに対応した参照電圧にすばやく達する。
【００６５】
１つのオーバードライブユニットを例にとると、オーバードライブユニットのそれぞれは、選択ユニットと検出ユニットを含む。選択ユニットは、電圧分割ユニット７１０に連結され、選択ユニットは第１出力端子と第２出力端子とを有する。第１出力端子は、オーバードライブ電圧ＯＤＶ（１）−ＯＤＶ（Ｘ）の中の特定オーバードライブ電圧の出力に使用され、第２出力端子は、参照電圧Ｖ（１）−Ｖ（２Ｍ）の中の入力デジタル信号に対応する特定参照電圧の出力に使用される。検出ユニットは、選択ユニットとバッファユニットに連結され、検出ユニットは、出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）の中の特定出力電圧と、対応する特定参照電圧とを比較し、選択ユニットに調整信号を出力する。選択ユニットは、調整信号と入力デジタル信号にしたがって、対応する特定オーバードライブ電圧を調整し、それにより対応する特定出力電圧は入力デジタル信号に対応した参照電圧にすばやく達する。言い換えると、１つのオーバードライブユニットは１つのバッファユニットに一致し、それにより１つの出力電圧の電圧値を決定する。
【００６６】
単一のオーバードライブユニットとバッファユニットの回路アーキテクチャと動作の詳細は、図２（Ａ）−図５の説明で示している。この技術の通常の知識を有するものは、本発明の開示から他のアーキテクチャおよび詳細を容易に得ることができる。そこで、こうしたアーキテクチャおよび詳細をここでは改めて説明しない。
【００６７】
図８は、本発明の他の実施形態にかかるＤＡＣを示す。図８のＤＡＣは、Ｘデータラインを駆動可能なＭビットソースドライバに適用可能である。ＤＡＣ８００は、電圧分割ユニット８１０、オーバードライブユニット８１５、２Ｍバッファユニット８３０、Ｘデコーダ８５０を含む。オーバードライブユニット８１５は、２Ｍ選択ユニット８２０と、２Ｍ検出ユニット８４０を含む。図８の実施形態と図７の実施形態の主な相違は、Ｘデコーダ８５０である。Ｘデコーダ８５０は、２Ｍバッファユニット８３０から出力された第１出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（２Ｍ）から、対応する電圧を選択し、それにより第２出力電圧ＯＵＴ（１）−ＯＵＴ（Ｘ）を生成する。２Ｍ検出ユニット８４０は、第１出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（２Ｍ）と、対応する参照電圧Ｖ（１）−Ｖ（２Ｍ）とを比較し、これにしたがって調整信号ＲＧＳを２Ｍ選択ユニット８２０に出力する。図８のＤＡＣ８００は、ソースドライバ６００のＤＡＣ６５０として適用可能であるが、Ｘデコーダ８５０から出力された第２出力電圧ＯＵＴ（１）−ＯＵＴ（Ｘ）が、ＤＡＣ６５０から出力された出力電圧ＶＯＵＴ（１）−ＶＯＵＴ（Ｘ）に置き換わることが条件である。
【００６８】
検出ユニット、選択ユニット、バッファユニットは、１対１の関係にある。第２出力電圧の数がソースドライバの出力データ線によって決まるので、この実施の形態では、Ｘの出力データ線は、Ｘの第２出力電圧を出力するためのＸのデコーダを必要とする。バッファユニットの数は、入力デジタル信号のビット数にしたがって決まる。この実施の形態では、２Ｍのバッファが、Ｍビット入力デジタル信号を処理するのに必要とされる。すなわち、図８のＤＡＣは、ソースドライバ（２Ｍ＜Ｘの場合）にあるバッファの数を減らすことができる。一方で、図８のＤＡＣ８００は、調整信号ＲＧＳにしたがってオーバードライブ電圧ＯＤＶ（１）−ＯＤＶ（２Ｍ）もまた調整することができ、それにより、第２出力電圧ＯＵＴ（１）−ＯＵＴ（Ｘ）は、各データ線の入力デジタル信号ＤＡＳに対応した参照電圧にすばやく達する。オーバードライブユニット８１５、電圧分割ユニット８１０、バッファユニット８３０の詳細な回路アーキテクチャおよび動作原理は、図２（Ａ）−図７の説明に示したとおりである。２Ｍ選択ユニット８２０は、本発明にかかる実施形態の図４（ｃ）の調整スイッチグループ４２８を参照して実現することができる。２Ｍ検出ユニット８４０からの調整信号ＲＧＳは受信して、オーバードライブ電圧ＯＤＶ（１）−ＯＤＶ（２Ｍ）の大きさを調整する。この技術の通常の知識を有するものは、本発明の開示から上述の技術的手法を容易に得ることができる。そこで、こうした技術的手法をここでは改めて説明しない。
【００６９】
本発明では、デジタルアナログ変換方法も提供する。図９は、本発明の他の実施形態にかかるデジタルアナログ変換のフローチャートである。図２（Ａ）−図８を参照すると、ステップＳ９１０では、上限電圧ＶＵ、下限電圧ＶＤ、上限電圧ＶＵと下限電圧ＶＤの間の複数の参照電圧が提供される。ステップＳ９２０では、特定参照電圧ＶＳＲが、入力デジタル信号ＤＡＳにしたがって生成され、特定参照電圧ＶＳＲが、参照電圧の１つとなる。ステップＳ９３０では、先の出力電圧ＶＯＵＴが、調整信号ＲＧＳの出力のために特定参照電圧ＶＳＲと比較される。次に、オーバードライブ電圧ＯＤＶは、入力デジタル信号ＤＡＳと調整信号ＲＧＳにしたがって調整される。ステップＳ９４０では、出力電圧ＶＯＵＴは、オーバードライブ電圧ＯＤＶにしたがって、入力デジタル信号ＤＡＳに対応した参照電圧に達する。
【００７０】
ステップＳ９４０は次のステップを含む。すなわち、出力電圧ＶＯＵＴが特定参照電圧ＶＳＲよりも低い場合、オーバードライブ電圧は特定参照電圧ＶＳＲよりも高くされる。出力電圧ＶＯＵＴが特定参照電圧ＶＳＲよりも高い場合、オーバードライブ電圧は特定参照電圧ＶＳＲよりも低くされる。出力電圧ＶＯＵＴが特定参照電圧ＶＳＲと等しい場合、オーバードライブ電圧は特定参照電圧ＶＳＲと等しくされる。上述のデジタルアナログ変換方法の他の動作の詳細は、上述の実施形態で説明してきた。図２（Ａ）−図８を参照すると、この技術の通常の知識を有するものは、本発明の開示からこの詳細を容易に得ることができる。そこで、こうしこの詳細をここでは改めて説明しない。
【００７１】
本発明では、出力電圧と入力デジタル信号に対応した参照電圧との間の比較結果にしたがって、バッファユニットの入力電圧を実時間で調整することにより、バッファユニットのスルーレートとＤＡＣの変換速度を改善する。したがって、本発明は、大型ＬＣＤパネルを駆動するときに電力消費を上げることなく、ＤＡＣの変換速度を大きく改善する。
【００７２】
この技術の通常の知識を有するものは、本発明の範囲または趣旨を逸脱することなく、本発明の構造について修正および変形をすることができる。上述の説明を考慮して、本発明は、特許請求の範囲とその均等物の範囲内で、この発明で提供される修正および変形を網羅することを意図している。
【図面の簡単な説明】
【００７３】
【図１】従来技術にかかるデジタルアナログ変換器である。
【図２】本発明の実施形態にかかるデジタルアナログ変換器のブロック図である。
【図３】本発明の実施形態にかかる選択ユニットの回路図である。
【図４】本発明の他の実施形態にかかる選択ユニットの回路図である。
【図５】本発明の他の実施形態にかかる検出ユニットの回路図である。
【図６】本発明の他の実施形態にかかるソースドライバのブロック図である。
【図７】本発明の他の実施形態にかかるデジタルアナログ変換器である。
【図８】本発明の他の実施形態にかかるデジタルアナログ変換器である。
【図９】本発明の他の実施形態にかかるデジタルアナログ変換方法のフロー図である。
【符号の説明】
【００７４】
２１０  電圧分割ユニット
２２０  選択ユニット
２３０  バッファユニット
２３５  演算増幅器
２４０  検出ユニット
２５０  オーバードライブユニット
【図１】
2008061216.tif 000005
【図２】
2008061216.tif 000006
【図３】
2008061216.tif 000007
【図４】
2008061216.tif 000008
【図５】
2008061216.tif 000009
【図６】
2008061216.tif 000010
【図７】
2008061216.tif 000011
【図８】
2008061216.tif 000012
【図９】
2008061216.tif 000013