(57)【要約】【課題】シンクロ出力モード使用時の書き込み動作の遅れをなくし、制御基板の共通化を図り、最小限のコストで生産性を高める。【解決手段】千鳥状に配列されたLEDアレイユニットによって画像の書き込みを行う光書き込み装置において、LPHを駆動するLED書き込み制御回路502と、LPHに供給する画像データを遅延させる画像遅延メモリ504と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に画像の書き込みを行っている複数のLPHの本数に応じて画像遅延メモリ504に画像データを書き込む際の主走査ラインのデータの分割数を、LED書き込み制御回路502を含むVDBの外部から設定するシステム制御装置と、システム制御装置によって設定された分割数に応じて画像遅延メモリ504に対して画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる副走査遅延制御部502-5とを備えた。【選択図】図３
2008070469.tif 000002
【特許請求の範囲】
【請求項１】
複数個の発光素子が１方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備えた複数のプリントヘッドが、前記感光体の軸線方向を主走査方向として副走査方向に所定量ずれて、主走査方向で所定量重なる状態で千鳥状に配列された光書き込みユニットによって画像の書き込みを行う光書き込み装置において、
前記プリントヘッドを駆動する駆動手段と、
前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、
原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記プリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、
前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、
を備えていることを特徴とする光書き込み装置。
【請求項２】
複数個の発光素子が１方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備え、前記感光体の軸線方向を主走査方向としてライン状に配置されたプリントヘッドを有する光書き込みユニットによって画像の書き込みを行う光書き込み装置において、
前記プリントヘッドを駆動する駆動手段と、
前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、
原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記プリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、
前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、
を備えていることを特徴とする光書き込み装置。
【請求項３】
前記設定手段は前記出力画像遅延記憶手段によって遅延させる時間を規定する画像の副走査方向の遅延ライン数を前記駆動手段の外部から設定し、
前記制御手段は前記設定手段によって設定されたライン数に応じて遅延時間の間隔を制御することを特徴とする請求項１記載の光書き込み装置。
【請求項４】
前記設定手段は前記出力画像遅延記憶手段によって遅延させる画像の幅を規定する画像の主走査方向の画素数を前記駆動手段の外部から設定し、
前記制御手段は前記設定手段によって設定された画素数に応じたデータ量分ごとに前記出力画像遅延記憶手段に格納することによって遅延させる画像データの紙幅を制御することを特徴とする請求項１記載の画像書き込み装置。
【請求項５】
前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延記憶手段に書き込み、書き込んだ各分割画像データを別々に読み出す場合に、前記設定手段は前記分割画像データの出力順を設定し、
前記制御手段は、前記設定出力順で前記画像分割データを出力することによって出力する分割画像データの順番を制御することを特徴とする請求項４記載の光書き込み装置。
【請求項６】
前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延手段に書き込み、書き込んだ各分割画像データを別々に読み出し、分割画像データの出力順を前記駆動手段の外部から設定し、その設定出力順で画像分割データを出力する場合に、前記設定手段は各出力する分割データの間の遅延時間をそれぞれ設定し、
前記制御手段は前記設定手段によって設定された出力遅延時間に応じて画像を出力することによって分割データ間のタイミングを制御することを特徴とする請求項５記載の光書き込み装置。
【請求項７】
前記駆動手段がビデオドライブボード上に設定され、前記記憶手段が前記ビデオドライブボード上に搭載されていることを特徴とする請求項１ないし６のいずれか１項に記載の光書き込み装置。
【請求項８】
請求項１ないし７のいずれか１項に記載の光書き込み装置を備えていることを特徴とする画像形成装置。
【請求項９】
前記設定手段が装置の各部及び全体を制御するシステム制御装置からなることを特徴とする請求項７記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子アレイを備えたプリントヘッドによって光ビームで印字情報を感光体に書き込む光書き込み装置、及びこの光書き込み装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
Ａ０サイズ等のシートサイズのシートを対象とした広幅機の読み取り技術としてシンクロ出力モードというモードが知られている。このモードは原稿読み取り時に自動的に原稿の長さを認識し、その原稿長に合わせて出力画像長を決定するモードである。このような広幅機の公知技術として例えば特許文献１ないし３に記載された発明が知られている。
【０００３】
このうち特許文献１記載の発明は、主走査方向の分割点灯位置の光量ムラをなくしたデジタル発光素子書込装置を提供するため、主走査１ライン分のデータをＬＥＤアレイユニット内部ドライバにラッチさせた後、主走査開始信号より、設定した３２カウント分のクロック点灯信号を分割領域毎順に出力することによってＬＥＤを点灯させ、画像印字させている。その際、１本のＬＥＤアレイユニットは４分割の点灯領域とし電源容量の負担を低減している。そのため、システム制御装置からの用紙幅に対応するＬＥＤアレイユニットの書込開始位置と書込終了位置信号が与えられ、ＬＥＤ書込制御回路に入力され、内部ＩＣによりＳＲＡＭへのアドレス設定を行い、更に、書込開始アドレス・終了アドレスが、ＬＥＤ書込制御回路内のレジスタ回路から出力されるようになっている。
【０００４】
また、特許文献２には、主走査方向の分割点灯位置の光量ムラのないデジタル書き込み装置を備えたＬＥＤプリンタを提供するために、複数個の発光素子が一方向に列設された発光素子アレイと、該発光素子アレイの光を感光体に結像させる結像手段とからなる発光素子アレイユニットと、前記発光素子アレイユニットを感光体ドラムの軸線方向に複数個千鳥状に配列し、転送されてきた画像データを前記発光素子アレイユニット毎に分割転送する画像データ転送制御回路手段と、前記発光素子アレイユニットの一度の点灯領域を複数に分割する分割手段と、一度の点灯領域毎に発光光量を制御させる発光素子点灯制御回路と、前記発光素子アレイユニット毎に発光光量を制御させる発光素子点灯制御回路とを備えたＬＥＤプリンタが開示されている。
【０００５】
さらに、特許文献３には、隣接するＬＥＤヘッドの有効画像領域の各々の端部の複数個のＬＥＤ素子の発光を制御することによって感光体の主走査方向の繋ぎ目補正を行い、ＬＥＤヘッド間の濃度差を軽減するため、複数個の発光素子が一方向に列設された発光素子アレイと、前記発光素子アレイの光を感光体に結像させる結像手段とからなるＬＥＤヘッド（発光素子アレーユニット）と、を備え、長さが感光体の主走査方向より短い複数個の前記ＬＥＤヘッドを、感光体の主走査方向に千鳥状に配列した画像形成装置において、ＬＥＤヘッド端部を互いにオーバラップさせ、そのオーバラップした領域内にＬＥＤヘッド有効書き込み領域の端部を位置させ、隣接するＬＥＤヘッドの有効画像領域の各々の端部の複数個の発光素子の発光を制御することでＬＥＤヘッドの繋ぎ目の濃度差を低減させる発光制御手段を備えた画像形成装置が開示されている。
【特許文献１】特開２００４ー１１４３１７号公報
【特許文献２】特開２００４ー２７４０７７号公報
【特許文献３】特開２００６ー０５６１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来では、シンクロ出力モードにおいて、画像形成装置の原稿読取装置が原稿の読み取り終了し出力の画像長さが決定するまで、書き込み動作が開始されることはなかった。このため、Ａ０原稿や、長尺の原稿をシンクロモードで読み取り、出力するまで、非常に長い時間を要してしまい、生産性が低下するといった問題があった。また、同様にＡ０広幅機においては、画像形成装置の画像書き込み装置を低コストで実現するために、感光体の主走査方向に沿ってＡ３サイズのＬＰＨ（Laser Print Headー以下、単にＬＰＨとも称す）を３個配置し分割露光する方法が採用されており、組み付け上の誤差を考量して、第１のＬＰＨを基準にして、第２のＬＰＨ、第３のＬＰＨをそれぞれずらして配置している。このために副走査方向に画像のズレが生じるので、このズレを補正する必要があった。
【０００７】
さらに、特許文献１記載の発明では、全てのＬＰＨについて画像遅延を行うことができず、紙の動きを先行させた場合に画像を蓄積しておくことができないので、シンクロ出力モード使用時に画像出力時間の短縮することはできなかった。
【０００８】
加えて、Ａ０機においては書き込みに使用するＬＰＨの本数が１本、３本とバラバラであり、今後、更にコストによっては使用するＬＨＰの本数が増加することも考えられ、その度に制御側もそれぞれの場合に合わせて設計しなくてはならないといった問題があった。しかし、前記特許文献１ないし３に係る発明では、このような問題に対処することはできなかった。
【０００９】
そこで、本発明が解決すべき課題は、シンクロ出力モード使用時において書き込み動作の遅れをなくし、また他機種と共通化しているために改版が困難なコントローラの設計変更を行う必要もなく、制御基板の共通化を図り、最小限のコストで生産性を高めることにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するため、第１の手段は、複数個の発光素子が１方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備えた複数のプリントヘッドが、前記感光体の軸線方向を主走査方向として副走査方向に所定量ずれて、主走査方向で所定量重なる状態で千鳥状に配列された光書き込みユニットによって画像の書き込みを行う光書き込み装置において、前記プリントヘッドを駆動する駆動手段と、前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記プリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、を備えていることを特徴とする。
【００１１】
第２の手段は、複数個の発光素子が１方向に配列された発光素子アレイ及び当該発光素子アレイの発光光を感光体に結像させる結像手段を備え、前記感光体の軸線方向を主走査方向としてライン状に配置されたプリントヘッドを有する光書き込みユニットによって画像の書き込みを行う光書き込み装置において、前記プリントヘッドを駆動する駆動手段と、前記プリントヘッドに供給する画像データを遅延させる出力画像遅延用記憶手段と、原稿読取時に自動的に原稿長を認識し、その原稿長にあわせて出力画像長を決定するシンクロ出力モード利用時に、画像の書き込みを行っている複数の前記ＬＥＤプリントヘッドの本数に応じて、前記出力画像遅延記憶手段に画像データを書き込む際の主走査ラインのデータの分割数を前記駆動手段の外部から設定する設定手段と、前記設定手段によって設定された分割数に応じて前記出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させる制御手段と、を備えていることを特徴とする。
【００１２】
第３の手段は、第１の手段において、前記設定手段は前記出力画像遅延記憶手段によって遅延させる時間の長さとなる画像の副走査方向の遅延ライン数を前記駆動手段の外部から設定し、前記制御手段は前記設定手段によって設定されたライン数に応じて遅延時間の間隔を制御することを特徴とする。
【００１３】
第４の手段は、第１の手段において、前記設定手段は前記出力画像遅延記憶手段によって遅延させる画像の幅となる画像の主走査方向の画素数を前記駆動手段の外部から設定し、前記制御手段は前記設定手段によって設定された画素数に応じたデータ量分ごとに前記出力画像遅延記憶手段に格納することによって遅延させる画像データの紙幅を制御することを特徴とする。
【００１４】
第５の手段は、第４の手段において、前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延記憶手段に書き込み、書き込んだ各分割画像データを別々に読み出す場合に、前記設定手段は前記分割画像データの出力順を設定し、前記制御手段は前記設定出力順で前記画像分割データを出力することによって出力する分割画像データの順番を制御することを特徴とする。
【００１５】
第６の手段は、前記出力画像遅延記憶手段によって遅延させる画像データを主走査方向に分割して前記出力画像遅延記憶手段に書き込み、書き込んだ各分割画像データを別々に読み出し、分割画像データの出力順を前記駆動手段の外部から設定し、その設定出力順で画像分割データを出力する場合に、前記設定手段は各出力する分割データの間の遅延時間をそれぞれ設定し、前記制御手段は前記設定手段によって設定された出力遅延時間に応じて画像を出力することによって分割データ間のタイミングを制御することを特徴とする。
【００１６】
第７の手段は、第１ないし第６のいずれかの手段において、前記駆動手段がビデオドライブボード上に設定され、前記記憶手段が前記ビデオドライブボード上に搭載されていることを特徴とする。
【００１７】
第８の手段は、第１ないし第７のいずれかの手段に係る光書き込み装置を画像形成装置が備えていることを特徴とする。
【００１８】
第９の手段は、第８の手段において、前記設定手段が装置の各部及び全体を制御するシステム制御装置からなることを特徴とする。
【００１９】
なお後述の実施形態では、プリントヘッドはＬＰＨ５０３−１，５０３−２，５０３−３に、光着込みユニットはＬＥＤアレイユニット５０３に、出力画像遅延用記憶手段は画像遅延メモリ（ＳＤＲＡＭ）５０４に、駆動手段はＬＥＤ書き込み制御回路５０２、設定手段はシステム制御装置３０２に、制御手段は副走査遅延制御部（ＳＤＲＡＭコントローラ）５０２ー５に、ビデオドライブボードはＶＤＢに、それぞれ対応する。
【発明の効果】
【００２０】
本発明によれば、駆動手段の外部から設定する設定手段によって設定された分割数に応じて出力画像遅延用記憶手段に画像データの書き込み又は読み出しを行い、画像出力のタイミングを制御し、原稿読取終了前に書き込み動作を開始させるので、シンクロ出力モード使用時の書き込み動作の遅れをなくし、また他機種と共通化しているために改版が困難なコントローラの設計変更を行う必要もなく、制御基板の共通化が可能となり、最小限のコストで生産性を高めることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照して説明する。  
図１は本発明の実施形態に係る画像形成装置の概略構成を示すブロック図である。同図において、本実施形態に係る画像形成装置は、原稿を読み取る読み取り手段としての原稿読み取り部１００、読み取られた原稿の画像情報を記憶する記憶手段としての画像情報記憶部３００、記憶された画像情報を転写紙に複写するための一連のプロセスを実行する複写（画像形成）部２００、複写する際に画像を書き込む書き込み部５００、これらを制御するシステム制御装置３０２、及びこのシステム制御装置にキー入力を行う操作手段としての操作部４００等から構成されている。
【００２２】
図２は本発明の実施形態に係る画像形成装置の機械的構成を示す図である。画像形成装置は複写部２００と画像読み取り部１００とからなり、画像読み取り部１００は複写部２００の上部に装着され、これらは一体となっている。なお、複写部２００は下部に給紙部が、その上部に作像部がそれぞれ配置されている。
【００２３】
オペレータが原稿を画像読み取り部１００の挿入口１０から挿入すると、原稿は、ローラ２１の回転により密着センサ（ＣＩＳ−Contact Image Sensor）１０１と白色ローラ２３との間を通して搬送される。搬送中の原稿は、密着センサ１０１に取り付けられているＬＥＤ素子により光が照射されその反射光から密着センサ１０１に結像されて原稿画像情報が読み取られる。
【００２４】
図１に示すように、密着センサ１０１は結像された原稿画像をアナログの電気信号に変換し、この電気信号は画像増幅回路１０２で増幅される。Ａ／Ｄ変換回路１０３は画像増幅回路１０２で増幅された画像信号を画素ごとに多値デジタル画像信号に変換する。このデジタル画像信号はＡ／Ｄ変換回路１０３で同期制御回路１０６から出力されるクロックに同期して出力され、シェーディング補正回路１０４により、前記ＬＥＤ素子の光量ムラ、密着センサ１０１の感度ムラ等による歪を補正する。シェーディング補正回路１０４で補正されたデジタル画像情報は、画像処理回路１０５でデジタル記録画像情報に変換された後、画像情報記憶部３００内の記憶手段としての画像メモリ部３０１に書き込まれる。また、読み取り制御回路１０７は読み取り部１００内の同期制御回路１０６などを制御し、スキャナ駆動回路１０８は読み取り部１００内のローラ２１、白色ローラ２３などを回転させるモータ等を駆動制御する。
【００２５】
システム制御装置３０２は画像メモリ部３０１に書き込まれた画像情報により転写紙に画像を形成するための一連のプロセスを制御し、書き込み部５００は複写装置２００に対して画像の光書き込みに関する制御を行う機能を有し、本実施形態では、ＶＤＢ（（ＶＤＢ−Video Drive Board）として構成されている。さらに詳しくは、システム制御装置３０２は、本画像形成装置の全体制御を司り、読み取り制御回路１０７、同期制御回路１０６、画像メモリ部３０１、密度変換部５０１、ＬＥＤ書き込み制御回路５０２による画像データ転送を制御し、駆動制御回路５０５に対してスキャナ駆動回路１０８、プリンタ駆動装置３０３を介してモータ等を駆動させて原稿及び転写紙搬送を円滑に制御する。
【００２６】
書き込み部５００では、画像メモリ部３０１から同期信号クロックにより転送された画像信号を密度変換部５０１で受け取り、そのままＬＥＤ書き込み制御回路５０２に渡す、もしくは密度変換を行って渡し、ＬＥＤ書き込み制御回路５０２では受け取ったデータを第１ないし第１のＬＰＨ（１），（２），（３）５０３−１〜５０３−３用に分割し、また必要部分の画像補正を行い、ＬＥＤアレイユニット５０３としての第１ないし第３のＬＰＨ５０３−１〜５０３‐３で赤外光に変換して出力する。
【００２７】
一方、図２に示す帯電装置２４は像担持体としてのドラム状感光体２５を−２５００Ｖに一様に帯電させるグリッド付きのスコロトロンチャージャと呼ばれる帯電装置であり、感光体感光体２５は図示しないモータにより回転駆動される。ＬＥＤアレイユニット５０３はＬＰＨ５０３−１，５０−２，５０３−３を一次元に配列し、複数個のＬＥＤ素子を主走査方向にアレイ状に並べたもので、ＬＥＤ書き込み制御５０５からの画像情報に基づいてＬＰＨ５０３−１〜３のＬＥＤが発光してその光を光学素子であるセルフォックレンズアレーを介して感光体２５に照射する。
【００２８】
感光体２５はＬＥＤアレイユニット５０３からデジタル画像情報に基づいた光が照射されると、光導電現象で表面の電荷がアースに流れて消滅する。ここで、ＬＥＤアレイユニット５０３は原稿の画像濃度の淡い部分ではＬＥＤ素子が発光せず、原稿の画像濃度が濃い部分ではＬＥＤ素子が発光する。これにより、感光体２５上の光照射部は原稿画像の濃淡に対応した静電潜像が形成される。この感光体２５上の静電潜像は現像装置２７によって現像されてトナー象となる。現像装置２７は内部のトナーが撹拌により負に帯電されており、バイアスが−７００Ｖ印加されているため、感光体２５上の光照射部分だけにトナーが付着する。
【００２９】
一方、シート状記録媒体としての転写紙は３つの給紙台２８，２９，３０及び手差し部から選択的にレジストローラ３１に給送され、レジストローラ３１により所定のタイミングで送り出されて感光体２５の下部を通過し、このときに転写手段としての転写チャージャ３２により感光体２５上のトナー像が転写される転写紙は次に感光体２５より分離チャージャ３３により分離されて搬送ベルト３４により定着装置３５に送られ、そこでトナーが定着される。トナーが定着された転写紙は排紙ローラ３６，３７により機外に排紙される。
【００３０】
図３は書き込み部５００の詳細を示すブロック図、図４は３本のＬＰＨの配置とドット数を示す図、図５はＬＥＤアレイユニット５０３の各ＬＰＨの制御に使用されるレジスタの設定の状態を示す図である。書き込み部５００は密度変換部５０１、ＬＥＤ書き込み制御回路（ＬＰＨ制御部）５０２、第１のＬＰＨ（１）５０３−１、第２のＬＰＨ（２）５０３−２、第３のＬＰＨ（３）５０３−３、画像遅延メモリ（ＳＤＲＡＭ）５０４、駆動制御回路５０５（図１参照）からなっている。また、ＬＥＤ書き込み制御回路５０２は、第１ないし第３の画像変換部５０２−１，２，６、第１ないし第３のｓｒａｍ群５０２−２，４，６、副走査遅延制御部（ＳＤＲＡＭコントロ−ラ）５０２−５、アドレス制御ＳＲＡＭ群選択部５０２−７、セレクト部５０２−９及びＬＰＨコントロール部５０２−１０を備えている。また、第１のｓｒａｍ群はｓｒａｍＡ群Ａ−１，Ａ−２，Ａ−３と、ｓｒａｍＢ群Ｂー１，Ｂ−２，Ｂ−３とからなり、第２のｓｒａｍ群はｓｒａｍＣ群からなり、第３のｓｒａｍ群はｓｒａｍＤ群Ｄ−１，Ｄ−２，Ｄ−３とｓｒａｍＥ群Ｅ−１，Ｅ−２，Ｅ−３とからなる。なお、前記書き込み部５００の内、第１のＬＰＨ（１）５０３−１、第２のＬＰＨ（２）５０３−２、第３のＬＰＨ（３）５０３−３を除く各部はビデオドライブボードＶＤＢ（Video Drive Board）上に搭載されている。
【００３１】
本実施形態では、書き込み部５００の第１ないし第３のＬＰＨ（１），（２）（３）５０３−１〜５０３−３の構成は図４に示すように３本のＬＰＨ５０３−１〜５０３−３の並び方向を副走査方向にずらして主走査方向に並べたいわゆる千鳥状配置となっている。使用するＬＰＨの設定は図５に示すレジスタＬＰＨｎｕｍ［３：０］によって行う。この実施形態では、副走査方向のずらし量は１７．５ｍｍ、ＬＰＨの副走査方向の寸法は０．４ｍｍ、各ＬＰＨのドット数は７６８０ドット、主走査方向の重なり量は５２４ドット、第１及び第３のＬＰＨ５０３−１，５０３−３の端部の画像有効領域外のドット数はそれぞれ１２０ドット、第２のＬＰＨ５０３−２の両端部の画像有効領域外のドット数はそれぞれ６８ドットに設定され、トータルの書き込み有効ドット数は最大２１６１６ドットとなっている。
【００３２】
この書き込み部５００における画像データの置換と流れを簡単に述べると以下のようになる。  
図３において、画像処理部３０１からＥＶＥＮ  １ビット、ＯＤＤ  １ビットの画像データが同時に同一の転送速度で送られてくる。転送された画像データは、まず密度変換制御部５０１でパターン認識され、２ビットのコード化データとして出力される。出力された主走査データは、第１の画像変換部５０２−１で２画素から４画素にシリアル−パラレル変換され、第１のｓｒａｍ群５０２−２のｓｒａｍに書き込まれる。
【００３３】
ｓｒａｍの書き込み、読み出し動作は、図４からわかるように本実施形態の場合では主走査方向の画像データを３分割し、最大２１６００ドット（画像処理部３０１転送）の画素をＬＰＨ３個（×２分割）のヘッドへ分配する。ｓｒａｍへの書き込み開始アドレス、終了アドレス、第１及び第２のＬＰＨ５０３１…５０３−２間、第２及び第３のＬＰＨ５０３−２…５０３−３間の繋ぎ目アドレス、読み出し開始、終了ブロックは図５に示すようにシステム制御部３０２からのレジスタ設定により決定される。読み出し開始、終了ブロックに関しては後述する。
【００３４】
図６は画素番号、ヘッド状の物理位置、ＳＲＡＭ状のアドレス、及びＳＲＡＭ読み出し方向の関係を示す図である。最大２１６００ドットの画像データのｓｒａｍへの書き込みは図６の流れに沿って行われる。図６では３本のＬＰＨの有効画素数最大２１６１６ドットである。まず、入力データは、密度変換部５０１からＣＬＫ立ち上がりで２画素同時転送されてくるのをラッチさせて４画素とする。ＬＰＨには、転送される画像データがヘッド上の物理位置Ａから順に格納される。図４からわかるように本実施形態の場合は第１及び第３のＬＰＨ５０３−１，５０３−３は逆向きの組み付け、第２のＬＰＨ５０３−２は正常向きの組み付けとなっている。この順に合うように、３個のｓｒａｍを共通の読み出しカウンタでアドレス０から順に読み出す。このとき、データがつながるように書き込み時にアドレスを制御して、図７のシーケンス図に示したシーケンスで書き込む。
【００３５】
書き込み制御部５０２は以下のシーケンサの動作に従って制御される。下記はＬＰＨが３本の場合である。
【００３６】
１．初期状態はステート０である。
【００３７】
１）画像有効期間に発生する書き込みスタート信号（ＷＲＳＴＡＲＴ）でステート１に移る。  
２）この時、同時に、ｓｒａｍ書き込み開始アドレスがカウンタにロードされる。  
３）ＨＳＴＡＤＲＳの上位２ビットは、１〜３のどのブロックから書き始めるかを制御する。  
４）この指定に従ってジャンプ先ステートは、１，３、４に変化する。  
２．ステート１に移った場合、カウンタをダウンカウントして接続アドレス（ＨＣＮＡＤＲＳ１）になったら、１ドット補正用に１カウント余分にカウントするため、ステート２に移る。  
３．ステート２の後はすぐステート３に移り、アドレス１７ｄをロードする。  
今度は、ｓｒａｍの書き込みアドレスをカウントアップしていきアドレス１９０２になったら、ステート４に移り、カウンタを接続アドレス（ＨＣＮＡＤＲＳ２）にする。  
４．ステート４でｓｒａｍの書き込みアドレスをダウンカウントし、カウンタが終了アドレス（ＨＥＮＡＤＲＳ）になったら、１ドット補正用余分カウントのためステート５に移行する。  
５．ステート５の後、ステート０に復帰する。  
この例では、ＬＰＨ３の第３ブロックで終了する事になっているが、ＨＥＮＡＤＲＳの上位２ビットの指定がそれよりも早い場合は途中でステート０に移行する（ステート４の場合はステート５に移行する）。
【００３８】
読み出し動作では、ｓｒａｍＡ，Ｂ群からの読み出し制御は、一定の転送速度の周期で行われる。１アドレス４画素データには０ＥＶＥＮ／１ＯＤＤ／２ＥＶＥＮ／３ＯＤＤとなっているので、２アドレスを同時にアクセスし、ＥＶＥＮデータを選択する。よって、０ＥＶＥＮ／２ＥＶＥＮ／４ＥＶＥＮ／６ＥＶＥＮのデータを選択し次段へ転送する。ここで、１画素２ビット単位が４画素分となっているが、１画素１ビット化する（２ビットコード化はパターン認識化されている）。この繰り返しを０〜１９１９アドレス行い、ＥＶＥＮデータのみ３８４０画素分を選択する。
【００３９】
次に、再度ｓｒａｍからアドレス０〜１９１９を読み出し、今度はＯＤＤデータ３８４０画素分を選択する。この制御で１ラインデータを読み出すことが可能となるが、更に、３回目のアドレス読み出しを行い、ＥＶＥＮデータを選択、４回目のアドレス読み出しでＯＤＤデータを選択し、１ライン間で２回データ（（３８４０＋３８４０）＊２回）を読み出す。
【００４０】
図８はｓｒａｍ群の書き込み読み出しの関係を示すタイミングチャートである。図８のタイミングチャートからｓｒａｍＡ群、Ｂ群の書き込みがトグル動作によって行われていることがわかる。
【００４１】
次に画像変換部５０２−３にて前段で１ビット化されたデータを４画素にまとめ、更に４＊４の１６画素にまとめて出力する。
【００４２】
この後、主走査ｓｒａｍから読み出した各ＬＰＨの画像データに対して、シンクロ出力モード時の高速書き込み動作のためと、書き込みに使用するＬＰＨの本数が３個であることと、機械的レイアウトにより発生する副走査ズレ補正のために第１のｓｒａｍＣ群５０２−３、副走査遅延制御部（ＳＤＲＡＭコントローラ）５０２−５、画像遅延メモリ（ＳＤＲＡＭ）５０４、ｓｒａｍ  Ｄ，Ｅ群５０２−６において画像遅延制御を行う。
【００４３】
図９は各ＬＰＨの遅延量を設定するレジスタ値を示す図である。この制御では、まず、シンクロ出力モード時の紙の動き始めから感光体までの所要時間を加味して基準となる先頭ＬＰＨまでの遅延量を決定する。すなわち、図９に示す各ＬＰＨ遅延量レジスタ値を設定する。本実施形態では基準となるＬＰＨはＬＰＨ１であるのでｆｍｄｌ１［１４：０］を設定する。その基準ＬＰＨに対して他のＬＰＨをどれだけ遅延させて出力するかによって各ＬＰＨの出力の順序、また他ＬＰＨに対しての機械的レイアウトにより発生する副走査ズレ補正とタイミングの補正も全て同時に行う。この設定は図９に示すｆｍｄｌ２，３［１４：０］にて行う。
【００４４】
図１０にｓｒａｍＣ群、ＳＤＲＡＭ、ｓｒａｍ  Ｄ，Ｅ群においてのデータのリード／ライトの流れを示す。同図に示されるように画像入力フレームを示すｒｆｇａｔｅがアサートされるラインから、ｓｒａｍ  Ｃ群への各ＬＰＨに対応するｓｒａｍに主走査の画像データを分割して格納していく。そして、副走査遅延制御部（ＳＤＲＡＭコントローラ）５０２−５によって各ｓｒａｍ５０２−４から分割画像データをリードして、順次画像遅延メモリ（ＳＤＲＡＭ）５０４へライトする。ライトの終了タイミングはｒｆｇａｔｅのネゲートされたラインで判定する。
【００４５】
リードにおいては図１０に示すようにＬＰＨ毎の画像出力フレームを用意してｒｆｇａｔｅ＿ｌｐ１，ｒｆｇａｔｅ＿ｌｐ２，ｒｆｇａｔｅ＿ｌｐ３がアサートされたラインから画像遅延メモリ（ＳＤＲＡＭ）５０４のリードを開始する。ｒｆｇａｔｅ＿ｌｐ１，ｒｆｇａｔｅ＿ｌｐ２，ｒｆｇａｔｅ＿ｌｐ３は、ｒｆｇａｔｅに対して、異なった遅延量をもち（レジスタ設定による）、副走査遅延制御部（ＳＤＲＡＭコントローラ）５０２−６はｒｆｇａｔｅ＿ｌｐ１，ｒｆｇａｔｅ＿ｌｐ２，ｒｆｇａｔｅ＿ｌｐ３のアサートされたタイミングに応じて画像遅延メモリ（ＳＤＲＡＭ）５０４からリードを開始する。
【００４６】
必要なデータが格納されているアドレスの算出、およびＳＤＲＡＭに特有のリフレッシュや、プリチャージ動作もまた画像制御遅延制御部、ＳＤＲＡＭコンロール部５０２−６が自動的に実行する。ただし、副走査遅延制御部（ＳＤＲＡＭコントローラ）５０２−５のレジスタの設定は、ｒｆｇａｔｅがアサートされる前までに必ず実施し、ｒｆｇａｔｅがアサートされてからは一切のレジスタアクセスを禁止する。また、ｓｒａｍ  Ｄ，Ｅ群はトグル動作を繰り返してリード動作を行う。図１１は１００ライン遅延させた場合に１００ライン目の書き込み動作と１ライン目のリード動作を表した詳細なタイミングチャートである。なお、図１１は図示上の都合によりＡ−Ａ線を境に図１１（ａ）と図１１（ｂ）に分割されている。
【００４７】
画像変換部５０２−８では、ｓｒａｍＤ群，Ｅ群からの４画素１６ｂｉｔの出力データを４画素４ｂｉｔに変換する。最終段のセレクタ部５０２−９においては画像データと各ＬＰＨ５０３−１〜５０３−３の光量補正データを選択してＬＰＨ５０３−１〜５０３−３にデータ出力する。なお、ＬＰＨ５０３−１〜５０３−３の直接の制御信号はＬＰＨコントロール部５０２−１０で生成され、各ＬＰＨ５０３−１〜５０３−３の発光のために必要なシンク信号、クロック信号、データロード信号、ストローブ信号、奇数データ偶数データ用ドライブ信号を書き込みタイミングに合わせて各ＬＰＨ５０３−１〜５０３−３に供給する。
【００４８】
また、もし書き込みに使用するＬＰＨが単体の場合は第１ないし第３のＬＰＨ（１），（２），（３）５０３−１，２，３の遅延量の差をなくして、ＬＰＨに供給する信号類も単一のものを使用すればよい、このシステムで書き込みに使用するＬＰＨが単体の場合でも対応可能である。
【００４９】
以上のように、本実施形態によれば、次のような効果を奏する。
【００５０】
１）シンクロ出力モード利用時に書き込みを行っている複数のＬＰＨ５０３の本数に応じて、画像遅延メモリ５０４にライトする際の主走査ラインのデータの分割数をＬＥＤ書き込み制御回路５０２あるいは書き込み部５００の外部から設定して、その設定分割数に応じて画像遅延メモリ５０４にライト／リードを行って画像出力のタイミングを制御し、原稿読取終了前に書き込み動作開始可能にするので、画像出力時間を短縮させることが可能となり、又、画像書き込みに利用するＬＥＤアレイユニット５０３のＬＰＨの本数が変更になっても対応することができる。
【００５１】
２）書き込みを行っているＬＥＤアレイユニット５０３のＬＰＨの本数が複数でなく単体であった場合でも、画像遅延メモリ５０４にライト／リードを行い、画像出力のタイミングを制御することにより、原稿読取終了前に書き込み動作を開始可能とすることにより、画像書き込みに利用するＬＰＨが単体になっても対応することができる。
【００５２】
３）画像遅延メモリ５０４で遅延させる時間の長さ（量）となる格納、画像の副走査方向の遅延ライン数をＶＤＢの外部から設定し、その設定ライン数に応じて遅延時間の間隔を制御することができる。  
４）画像遅延メモリ５０４で遅延させる画像の幅となる画像の主走査方向の画素数をＶＤＢの外部から設定し、その設定画素数に応じたデータ量分ごとに画像遅延メモリ５０４に格納することによって遅延させる画像データの紙幅を制御するので、異なる画像サイズの紙幅でも画像遅延を行うことができる。
【００５３】
５）画像遅延メモリ５０４で遅延させる画像データを主走査方向に分割して前記画像遅延メモリ５０４に書き込み、また、各分割画像データを別々に読み出す際に、分割データの出力順をＶＤＢの外部から設定し、その設定出力順で画像分割データを出力することにより出力するデータの順番を制御することが可能となり、ＬＰＨの配置の順序が変わっても対応することができる。
【００５４】
６）画像遅延メモリ５０４で遅延させる画像データを主走査方向に分割して画像遅延メモリ５０４に書き込み、また、各分割画像データを別々に読み出し、分割データの出力順をＶＤＢの外部から設定し、その設定出力順で画像分割データを出力する際に、各出力する分割データの間の遅延時間をＶＤＢ外部からそれぞれ設定し、その設定出力遅延時間に応じて画像を出力することによって、分割データ間のタイミングを制御することが可能となり、ＬＰＨの配置の構成の変更にも容易に対応することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る画像形成装置の電気的構成の概略を示すブロック図である。
【図２】本発明の実施形態に係る画像形成装置の機械的構成の概略を示す図である。
【図３】図１の書き込み部の詳細を示すブロック図である。
【図４】本実施形態におけるＬＰＨの配置を示す図である。
【図５】使用するＬＰＨを設定するレジスタの状態を示す図である。
【図６】画像データのｓｒａｍへの書き込み時の画素番号、ヘッド上の物理位置、ｓｒａｍ上のアドレス及びｓｒａｍ読み出し方向の関係を示す図である。
【図７】本実施形態における３個のｓｒａｍを共通の読み出しカウンタで読み出すときにデータがつながるように書き込み時にアドレスを制御する場合のシーケンスを示す図である。
【図８】ｓｒａｍ群の書き込み読み出しの関係を示す図である。
【図９】シンクロ出力モード時の紙の動き始めから感光体までの所要時間を加味して、基準となる先頭ＬＰＨまでの遅延量を決定する際のＬＰＨ遅延量レジスタ値を示す図である。
【図１０】ｓｒａｍＣ群、ＳＤＲＡＭ、ｓｒａｍＤ，Ｅ群におけるデータのリード／ライトの流れを示す図である。
【図１１（ａ）】１００ライン遅延させた場合に１００ライン目の書き込み動作と１ライン目のリード動作を表した詳細なタイミングチャート（その１）である。
【図１１（ｂ）】１００ライン遅延させた場合に１００ライン目の書き込み動作と１ライン目のリード動作を表した詳細なタイミングチャート（その２）である。
【符号の説明】
【００５６】
１００  読み取り部
２００  複写部
３００  画像情報記憶部
３０１  画像メモリ部
３０２  システム制御装置
３０３  プリンタ駆動装置
４００  操作部
５００  書き込み部
５０１  密度制御部
５０２  ＬＥＤ書き込み制御回路
５０２−１，３，８  画像変換部
５０２−２，４，６  ｓｒａｍ群
５０２−５  副走査遅延制御部（ＳＤＲＡＭコントローラ）
５０２−９  セレクト部
５０２−１０  ＬＰＨコントロール部
５０３  ＬＥＤアレイユニット
５０３−１，２，３  ＬＰＨ
５０４  画像遅延メモリ
５０５  駆動制御回路
ＶＤＢ  ビデオドライブボード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１（ａ）】
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【図１１（ｂ）】
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