(57)【要約】【課題】素子分離領域を通過するリーク電流を感度高く検出できる半導体装置を提供する。【解決手段】ベース電極を含むバイポーラトランジスタ領域と、抵抗を含む抵抗領域と、前記抵抗の一方の端部と、前記ベース電極と、を接続する配線層と、前記バイポーラトランジスタ領域と前記抵抗領域とを分離する素子分離領域と、を備え、前記バイポーラトランジスタ領域内のコレクタ層と前記抵抗との間において、前記素子分離領域を通過して前記抵抗に流れるリーク電流を、前記配線層を介して前記ベース電極に供給することを特徴とする半導体装置が提供される。  【選択図】図１
2008098346.tif 000002
【特許請求の範囲】
【請求項１】
ベース電極を含むバイポーラトランジスタ領域と、
抵抗を含む抵抗領域と、
前記抵抗の一方の端部と、前記ベース電極と、を接続する配線層と、
前記バイポーラトランジスタ領域と前記抵抗領域とを分離する素子分離領域と、
を備え、  
前記バイポーラトランジスタ領域内のコレクタ層と前記抵抗との間において、前記素子分離領域を通過して前記抵抗に流れるリーク電流を、前記配線層を介して前記ベース電極に供給することを特徴とする半導体装置。  
【請求項２】
高周波入力信号は、前記抵抗の他方の端部から入力されることを特徴とする請求項１記載の半導体装置。
【請求項３】
電源端子をさらに備え、
前記電源端子は、前記抵抗の他方の端部に接続されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
キャパシタをさらに備え、
前記キャパシタの一方の電極は、前記コレクタ層と接続され、
前記キャパシタの他方の電極は、前記抵抗の他方の端部と接続されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記バイポーラトランジスタ領域は、化合物半導体基板上に形成されたヘテロバイポーラトランジスタを含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より具体的にはバイポーラトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
携帯電子機器の送受信部などにおいては、マイクロ波帯低雑音増幅器及び高効率電力増幅器の小型化が必要である。これを実現するには、ＧａＡｓ、ＩｎＰ、ＧａＮなどの化合物半導体材料からなる化合物半導体装置が用いられる。
【０００３】
化合物半導体基板上に、半導体素子、抵抗、キャパシタなどを集積するためには、素子分離領域が必要となる。この素子分離領域は、イオン打ち込みなどを用いて実現できる。しかし、この素子分離領域を貫通するリーク電流が生じると、集積化された回路が設計通り動作しないことがある。従って、リーク電流を抑制することが重要であり、また製造過程において、リーク電流の大きい半導体回路装置をチップ状態で確実に選別することも重要である。
【０００４】
一般にリーク電流は小さいので、精度良く選別することは容易ではない。特にウェーハ状態での微小電流測定は一層困難である。また、測定精度を上げるために測定電圧を上げようとすると、サージなどにより素子の静電破壊が生じることがある。特に化合物半導体のサージ耐圧はシリコンより低いので、測定電圧は低いほうが好ましい。
【０００５】
半絶縁性ＧａＡｓ基板上のＧａＡｓ  ＭＥＳＦＥＴをイオン注入によって素子分離を行う技術開示例がある（特許文献１）。
【特許文献１】特開平６−２６０５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離領域を通過するリーク電流を感度高く検出できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、ベース電極を含むバイポーラトランジスタ領域と、抵抗を含む抵抗領域と、前記抵抗の一方の端部と、前記ベース電極と、を接続する配線層と、前記バイポーラトランジスタ領域と前記抵抗領域とを分離する素子分離領域と、を備え、前記バイポーラトランジスタ領域内のコレクタ層と前記抵抗との間において、前記素子分離領域を通過して前記抵抗に流れるリーク電流を、前記配線層を介して前記ベース電極に供給することを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明により、素子分離領域を通過するリーク電流を感度高く検出できる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ本発明の実施の形態につき説明する。  
図１は、本発明の第１具体例にかかる半導体装置を表し、同図（ａ）はその模式平面図、同図（ｂ）はその等価回路図（第１回路）である。
本具体例において、例えば、半絶縁性ＧａＡｓのような基板の上に、ヘテロバイポーラトランジスタ（ＨＢＴ）が形成されている。本具体例においては、このようなＨＢＴが形成される領域を、図１においてトランジスタ領域１０として表す。このトランジスタ領域１０は、素子分離領域３２により取り囲まれ、他の半導体素子や回路素子と分離される。
【００１０】
トランジスタ領域１０には、エミッタ電極７６をはさむようにベース電極７４が配置され、さらにベース電極７４をはさむようにコレクタ電極５４が配置される。また、トランジスタ領域１０の外部領域に抵抗２８が設けられ、抵抗２８の両端部の配線層２６及び３０とともに抵抗領域を構成する。
【００１１】
ベース電極７４は、素子分離領域３２の上の配線層２６を介して抵抗２８へ接続され、さらに配線層３０は入力端子２０に接続される。また、コレクタ電極５４、素子分離領域３２上の出力端子２４に接続される。ＨＢＴがＮＰＮ型の場合、出力端子２４にはプラスであるコレクタ−エミッタ間電圧ＶＣＥが供給される。また、入力端子２０には、ベース電流を注入するためにプラスであるベース−エミッタ間電圧が供給される。
【００１２】
図２は、図１（ａ）の鎖線ＡＡに沿った断面を表す模式断面図である。半絶縁性ＧａＡｓからなる基板５０の上に、ｎ＋型ＧａＡｓ層５２、ｎ−型ＧａＡｓからなるコレクタ層５６がこの順にエピタキシャル成長されている。さらにこのコレクタ層５６の上に、ｐ型ＧａＡｓからなるベース層５８及びｎ型ＧａＡｓＰからなるエミッタ層６０がこの順にエピタキシャル成長されている。このようなヘテロ接合は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法またはＭＢＥ（Molecular Beam Epitaxy）法などにより成長可能である。
【００１３】
コレクタ電極５４を設けるために、コレクタ層５６及びベース層５８はメサ形状にエッチングされ、ベース電極７４を設けるためにさらにエミッタ層６０がエッチングされる。なお、コレクタ層５６及びベース層５８をエッチングする場合、抵抗２８もメサ形状に加工することができる。抵抗２８は、ストライプ状に延在するｎ型ＧａＡｓエピタキシャル層またはこれにイオン打ち込みを行うことにより形成される。
【００１４】
なお、素子分離領域３２は、イオン打ち込みなどにより形成することができる。例えば、半絶縁性ＧａＡｓからなる基板５０、ｎ＋型ＧａＡｓ層５２、ｎ−型ＧａＡｓからなるコレクタ層５４へ水素（Ｈ）イオンを注入すると、ドーパントがバンドギャップ中に深い準位をつくり高抵抗となり、素子分離が可能となる。しかし、このような素子分離領域３２において抵抗値が充分に高くならない場合、リーク電流を生じやすくなる。
【００１５】
コレクタ電極５４、ベース電極５８、エミッタ電極７６は、ストライプ形状とされ、図１（ａ）の鎖線ＡＡとほぼ直交する方向に延在する。抵抗２８は、ストライプ状のエミッタ層６０、ベース層５８、コレクタ層５６とほぼ平行に延在するように設けられる。抵抗領域１２も、素子分離領域３２により囲まれている。
【００１６】
半導体装置のほぼ全面には、例えば、ポリイミドのような有機絶縁膜７０が塗布され、エミッタ電極７６、素子分離領域３２の一部分、キャパシタの電極となる部分などに開口部が設けられる。有機絶縁膜７０の上が、例えばメッキなどによる金層７２により被覆されて接地端子２２と接続される。バイポーラトランジスタを増幅用途に用いる場合、エミッタ接地とするので、エミッタ電極７６が、接地端子２２と接続される。なお、図１（ａ）は、説明を容易にするために有機絶縁膜７０及び金層７２を表示していない。
【００１７】
次に、ＨＢＴにおけるリーク電流不良の検出方法について説明する。  
トランジスタ領域１０のコレクタ層５６にはコレクタ電圧が供給されているので、コレクタ層５６からｎ＋型ＧａＡｓ層５２を経由して素子分離領域３２には電圧が加わっている。素子分離領域３２の絶縁性が不十分であると、回路装置上の回路素子へリーク電流が回り込む。このようなリーク電流は、回路装置特性の予期しない誤動作を生じる可能性があるので、抑制することが好ましい。
【００１８】
また、チップをＩＣテスタなどにより全数検査して、リーク電流の大きいチップを取り除くことも実装上で重要である。この場合、リーク電流は一般的に大きくはないので精度高く選別するのは容易ではない。測定時間を長くすると、精度は改善できるものの充分とは言えず、また生産性が低下する。他の方法として、より大きな電圧を素子に印加してより大きな動作電流において測定する方法がある。
【００１９】
しかし、急峻な立ち上がり時間を有する大きな電圧を印加すると、テスト装置側に存在する寄生インダクタンスによるリンギングが生じ、予期せぬ高いサージ電圧が素子に加えられることがある。この場合、最悪素子が破壊することがある。また、破壊に至らない場合でも、サージ電圧によるダメージが素子に加えられる可能性があり本来の良品選別の意味をなさなくなる。特に、チップ測定においてはプローバの接触の信頼性、再現性が充分ではなく電圧のオン−オフによるサージ電圧の低減が必要である。
【００２０】
このようなサージ電圧の影響を低減し、測定時間を短縮するために、ウェーハ面内に一定の間隔を有するプロセスＴＥＧ（Test Element Group）を配置する方法も考えられる。しかし、リーク電流が微小であることによる測定の困難さが伴う点と、ウェーハ面内の特性変動のため全数検査より選別精度が劣る点とにより、最良の方法とは言えない。
【００２１】
図３は、ＨＢＴの直流特性を表すグラフ図である。縦軸はコレクタ電流ＩＣ、横軸はコレクタ−エミッタ間電圧ＶＣＥを表す。  
図３のようにＨＢＴもシリコンバイポーラトランジスタと同様な直流特性である。実線はアイソレーション不良によるリーク電流を生じていない場合を表し、抵抗２８がある本具体例と、抵抗がない比較例のいずれにおいても、βＩＣＢＯに相当するコレクタ電流ＩＣＥＯはｎＡ程度と小さい。ここで、ＩＣＢＯはコレクタ遮断電流を表し、ベース−コレクタ接合の漏れ電流である。また、βは直流電流増幅率を表すものとし、β＝ＩＣ／ＩＢである。
【００２２】
しかし、図１の半導体装置においては、素子分離領域３２のアイソレーション不良を生じるとリーク電流が他の素子及び端子に流れ込む。特に、接地端子２２にはトランジスタ領域１０を取り囲む素子分離領域３２を経由したリーク電流がベース電流に加わり、一点鎖線で表す比較例のようにＩＢ＝０に対応したコレクタ電流ＩＣが増大する。しかし、コレクタ−エミッタ間電圧ＶＣＥが低いＶ１において、この素子分離領域３２経由のリーク電流値は小さく、精度高く測定することが困難であり、より高い電圧Ｖ２で測定することになる。
【００２３】
例えば、１μＡ以下の電流を高速測定すると誤りを生じることがあるので、測定するコレクタ電流ＩＣが少なくとも１μＡより高い動作点となるように測定するコレクタ−エミッタ間電圧ＶＣＥを高くする必要がある。この結果、素子分離領域３２によるリーク電流、すなわち図３における実線（アイソレーション不良なし）と一点鎖線（比較例）の差が大きくできて測定精度が高くできる。しかし、この場合、測定電圧Ｖ２が高いために素子破壊を生じやすくなり好ましくない。ＧａＡｓ系ＨＢＴの場合、例えば、Ｖ２は９Ｖ程度と高くなることがある。
【００２４】
次に、破線は抵抗２８が配置された本具体例のＩＢ＝０におけるコレクタ電流ＩＣを表す。この場合、図１（ｂ）に表すように、トランジスタ領域１０を取り囲む素子分離領域３２からのリーク電流のうち抵抗２８へ流れ込むリーク電流をＩＬとする。この抵抗２８へ流れ込むリーク電流ＩＬはＩＣＢＯにほぼ並列に加わる。この結果、リーク電流ＩＬがβ倍され、抵抗２８以外の経路を通り接地端子２２へ流れ込んだリーク電流とともにリーク電流がない場合のコレクタ電流に加わり、図３の破線のようになる。
【００２５】
ＨＢＴの場合、βを１０以上とすることが可能である。ここでβ＝１０とし、トランジスタ領域１０からの全リーク電流の３０％が抵抗２８へ流れ込むリーク電流ＩＬとなると仮定する。この場合、抵抗２８があるために全リーク電流は（β×０．３＋０．７）＝３．７倍へ増加してコレクタ電流ＩＣに含まれ測定される。このように、リーク電流が感度高く検出できるので、より低いコレクタ−エミッタ間電圧Ｖ１において、アイソレーション不良素子の高精度な選別が可能となり、素子破壊が抑制できる。これとともに、測定時間を短縮できる。勿論アイソレーション不良がないＨＢＴは、抵抗２８があっても図３の実線で表す良好なコレクタ電流特性となる。
【００２６】
図４は、本発明の第２具体例にかかる半導体装置を表し、同図（ａ）は模式平面図、同図（ｂ）は等価回路図（第２回路）である。なお、図１と同様の構成要素には同一番号を付して詳細な説明を省略する。
本具体例において、リーク電流ＩＬを検出するための抵抗３６は、高周波信号の入力端子２０とベース電極との間に配置されず、ベース電極への直流電源端子３４とベース電極との間に配置される。抵抗３６は、第１具体例と同様に、トランジスタ領域１０近傍に素子分離領域３２をはさんで配置されているので、アイソレーション不良によるリーク電流を検出できる。また、抵抗３６で検出されたリーク電流ＩＬは図４（ｂ）の等価回路のようにベース電流として注入されるので、βＩＬに対応した電流をコレクタ電流に加える。この結果、第１具体例と同様に、低いコレクタ−エミッタ間電圧Ｖ１において、アイソレーション不良素子の選別が可能となり、素子破壊が抑制できる。また、測定時間を短縮できる。
【００２７】
本具体例においては、抵抗３６は高周波信号が伝送される回路ではなく、バイアス回路に設けられる。本具体例のようにバイアス回路に挿入された抵抗３６は、高周波回路の高周波信号を減衰させることがなく、雑音指数の悪化もないので低雑音増幅回路にとって好ましい。この様な回路は、例えば受信機のフロントエンド用途などに用いる場合に効果的である。  
【００２８】
図５は、本発明の第３具体例にかかる半導体装置を表し、同図（ａ）は模式平面図、同図（ｂ）は等価回路図（第３回路）である。この場合にも、図１と同様の構成要素には同一番号を付して詳細な説明を省略する。
本具体例は、フィードバック回路を有している。すなわち、ＨＢＴのコレクタ電極とベース電極との間に、抵抗３８とキャパシタ４０からなるフィードバック回路が設けられている。抵抗３８の一方の端部は配線層３０を介して入力端子２０及びベース電極へ接続され、他方の端部は配線層４２を介してキャパシタ４０の一方の電極に接続される。キャパシタ４０の他方の電極は配線層４４を介してコレクタ電極及び出力端子２４へ接続される。
【００２９】
また、フィードバック抵抗３８のさらに外側には、抵抗３６が設けられ、その一方の端部は配線層３０を介して入力端子２０へ、他方の端部は電源端子３４へそれぞれ接続される。
【００３０】
図５に例示されるフィードバック回路は半導体装置の周波数特性を制御するのに有効である。例えば、ＨＢＴの高周波における電流増幅率は周波数ｆに対して略１／ｆの割合で低下する。この結果、ＨＢＴをＳパラメータ表示した場合の順方向挿入利得（１０ｌｏｇ｜Ｓ２１｜２）は、略１／ｆ２で低下する。そこで、抵抗３８を挿入することにより低周波における高い利得を低減し、使用周波数帯域内における利得をより平坦にすることができる。なお、直流バイアス印加のために直流阻止用のキャパシタ４０が必要であるが、リーク電流ＩＬをベース領域に流すためにキャパシタ４０はコレクタ層側に設ける。  
【００３１】
以上のようなフィードバック回路を構成する抵抗３８は、配線層などのインダクタンスの影響を低減するためにトランジスタ領域１０に近接させる。抵抗３８をコレクタ層に近接させるほどリーク電流ＩＬをより高感度で検出できるので好ましい。このように抵抗３８をトランジスタ領域１０により近接させる結果、回路装置の配置に自由度が増し、レイアウトに余裕ができ、コレクタ層の面積をより大きくできるのでリーク電流ＩＬの検出感度がさらに高められる。
【００３２】
なお、ＭＩＭ（Metal-Insulator-Metal）構造からなるキャパシタ４０は、素子分離領域３２上に誘電体としてシリコン窒化膜などの層間絶縁膜を配線層により上下にはさんだ構造とする。下部配線層としては素子分離領域３２の上の配線層とし、上部配線層としては図２の金層７２などとすることができる。
【００３３】
図１に例示された第１具体例、図４に例示された第２具体例、図５に例示された第３具体例はいずれもＨＢＴが一段であるが、これらを多段接続した増幅器も可能である。図６は、第４具体例にかかる半導体装置であり、同図（ａ）は、模式平面図、同図（ｂ）は等価回路図である。本具体例においては、第２具体例の第２回路４、第１具体例の第１回路２、第３具体例の第３回路６が縦続接続されている。この場合、段間には直流阻止用のキャパシタ４１が設けられている。
【００３４】
高周波信号は入力端子２０から第２具体例の第２回路４に入力される。入力端子２０とＨＢＴ（Ｔ１）との間には抵抗が設けられないので、特に、本具体例は低雑音増幅に適している。リーク電流ＩＬ１は、電源端子３４へ接続される抵抗３６により検出できる。
【００３５】
２段目には、第１具体例の第１回路２が接続される。この場合、直流阻止用キャパシタ４１と２段目のＨＢＴ（Ｔ２）との間に挿入された抵抗２８は３段増幅回路を安定動作させる作用を有するとともに、リーク電流ＩＬ２を検出できる。
【００３６】
３段目には、第３具体例の第３回路６が接続される。この場合、第３具体例において説明したように、フィードバック回路の抵抗３８がリーク電流ＩＬ３を検出できる。また、抵抗３８、３６により帯域内の利得を平坦にすることができる。さらに、キャパシタ４１により、帯域外の低周波側の高い利得を低減できる。このように、第１乃至第３具体例の回路を多段増幅することにより、周波数特性を平坦にかつ高周波において安定動作させることができる。
【００３７】
ＨＢＴを多段接続すると、素子分離領域が大きくなりチップ内においてリーク電流が発生する確率が高まる。いずれか１個のＨＢＴのリーク電流が大きくなっても、誤動作を生じるので、感度高くリーク電流を検出することが重要である。本具体例においてはこれが可能であり、低いコレクタ−エミッタ間電圧Ｖ１において、アイソレーション不良素子の選別が可能となり、素子破壊が抑制できる。また、測定時間を短縮できる。
【００３８】
以上は化合物半導体装置について説明した。しかし、ｐｎ接合による素子分離が用いられ、シリコンバイポーラトランジスタを含む半導体装置においても、同様にリーク電流の高精度な検出が可能である。
【００３９】
以上、図面を参照しつつ本発明の実施の形態につき説明した。しかし、本発明はこれら具体例に限定されない。例えば、半導体装置を構成するＨＢＴ，抵抗、キャパシタ、基板、絶縁膜、配線層などの材質、形状、サイズなどに関して、当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される、
【図面の簡単な説明】
【００４０】
【図１】本発明の第１具体例にかかる半導体装置を表し、同図（ａ）は模式平面図、同図（ｂ）は等価回路図である。
【図２】第１具体例の模式断面図である。
【図３】ＨＢＴの直流特性を説明するグラフ図である。
【図４】本発明の第２具体例にかかる半導体装置を表し、同図（ａ）は模式平面図、同図（ｂ）は等価回路図である。
【図５】本発明の第３具体例にかかる半導体装置を表し、同図（ａ）は模式平面図、同図（ｂ）は等価回路図である。
【図６】本発明の第４具体例にかかる半導体装置を表し、同図（ａ）は模式平面図、同図（ｂ）は等価回路図である。
【符号の説明】
【００４１】
１  トランジスタ領域、１２  抵抗領域、２６  配線層、２８  抵抗、３２  素子分離領域、３４  電源端子、４０  キャパシタ、５０  基板、５６コレクタ層、７４  ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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