(57)【要約】【課題】ＳＯＩ基板を用い、ＬＯＣＯＳ酸化膜によって素子分離された素子領域にＭＯＳトランジスタにおいてＬＯＣＯＳ酸化膜端部下のシリコン層を介したリーク電流の発生を防止する。【解決手段】ＳＯＩ基板のシリコン層５に形成されたＬＯＣＯＳ酸化膜７とＬＯＣＯＳ酸化膜７によって囲まれた素子領域のシリコン層５に互いに間隔をもって形成されたソース領域９及びドレイン領域１１と、ソース拡散層９とドレイン拡散層１１の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜１５を介して形成されたゲート電極１７をもつＭＯＳトランジスタを備え、ゲート電極１７はＬＯＣＯＳ酸化膜７とは間隔をもって形成されており、ソース領域９及びドレイン領域１１はＬＯＣＯＳ酸化膜７との間に反対導電型領域１９を挟んでＬＯＣＯＳ酸化膜７とは間隔をもって形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース拡散層とドレイン拡散層の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置において、
前記ゲート電極は前記ＬＯＣＯＳ酸化膜とは間隔をもって形成されており、
前記ソース領域及び前記ドレイン領域の少なくとも一方は、前記ＬＯＣＯＳ酸化膜との間に前記ソース領域及び前記ドレイン領域とは反対導電型の反対導電型領域を挟んで前記ＬＯＣＯＳ酸化膜とは間隔をもって形成されていることを特徴とする半導体装置。
【請求項２】
前記素子領域で前記チャネル領域、前記ソース領域、前記ドレイン領域及び前記反対導電型領域とは異なる位置に前記ゲート電極の電位をとるためのゲートコンタクトが形成されており、
前記ゲートコンタクト下で前記シリコン層、前記ゲート電極間に絶縁膜からなるダメージ防止膜を備え、
前記ダメージ防止膜は前記ゲート絶縁膜よりも厚い膜厚で形成されている請求項１に記載の半導体装置。
【請求項３】
前記ダメージ防止膜は前記ＬＯＣＯＳ酸化膜と同時に形成されたシリコン酸化膜である請求項２に記載の半導体装置。
【請求項４】
前記ダメージ防止膜はシリコン窒化膜の単層膜又はシリコン窒化膜とシリコン酸化膜の積層膜からなる請求項２に記載の半導体装置。
【請求項５】
前記反対導電型領域は前記チャネル領域と電気的に接続されており、かつ前記チャネル領域よりも濃い不純物濃度をもっており、
前記反対導電型領域にその電位を取るためのボディーコンタクトが形成されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
ＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース拡散層とドレイン拡散層の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置を製造するための製造方法において、
前記ゲート電極を前記ＬＯＣＯＳ酸化膜とは間隔をもって形成し、
かつ、前記ソース領域及び前記ドレイン領域の少なくとも一方を、前記ＬＯＣＯＳ酸化膜との間に前記ソース領域及び前記ドレイン領域とは反対導電型の反対導電型領域を挟んで前記ＬＯＣＯＳ酸化膜とは間隔をもって形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する前に、前記素子領域で前記チャネル領域、前記ソース領域及び前記ドレイン領域とは異なる位置の前記シリコン層上に前記ゲート絶縁膜も厚い膜厚をもつ絶縁膜からなるダメージ防止膜を形成し、
前記ゲート電極を前記ゲート絶縁膜上から前記ダメージ防止膜上にまたがって形成し、
前記ダメージ防止膜上で前記ゲート電極の電位をとるためのゲートコンタクトを形成する請求項６に記載の製造方法。
【請求項８】
前記ダメージ防止膜を前記ＬＯＣＯＳ酸化膜と同時にシリコン酸化膜で形成する請求項７に記載の製造方法。
【請求項９】
前記ダメージ防止膜をシリコン窒化膜の単層膜又はシリコン窒化膜とシリコン酸化膜の積層膜で形成する請求項７に記載の製造方法。
【請求項１０】
前記ソース領域、前記ドレイン領域及び前記ゲート電極が形成されている領域とは異なる領域に前記シリコン層にボディーコンタクト領域を形成する工程と、前記ボディーコンタクト領域にその電位を取るためのボディーコンタクトを形成する工程を含み、
前記ボディーコンタクト拡散層として前記チャネル領域と同じ導電型であって前記チャネル領域よりも濃い不純物濃度をもつものを形成する請求項６から９のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＳＯＩ（silicon on insulator）基板のシリコン層に形成されたＬＯＣＯＳ（local oxidation of silicon）酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース拡散層とドレイン拡散層の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳ（metal oxide semiconductor）トランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されるＭＯＳトランジスタ（以下ＳＯＩトランジスタと称す）は、ソース及びドレインの接合容量が小さい、高温動作でもリーク電流が少ない、トランジスタが完全素子分離可能等の利点を備え、高速デバイス、高温動作可能やノイズに強いデバイス応用への検討がなされている。
【０００３】
しかし、ＳＯＩトランジスタは、基板浮遊効果によって、キャリア生成電流による寄生バイポーラ動作が生じ、高電源電圧でのトランジスタのリーク、しきい値電圧の変動によるトランジスタ特性の不安定性の問題がある。特にアナログ集積回路である定電圧発生回路や電圧検出回路等においては、基板浮遊効果を抑制することが大変重要となっている。
【０００４】
基板浮遊効果はＳＯＩ層のボディー電位を固定することによって抑制することができる。
図１２は従来のＳＯＩトランジスタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。
【０００５】
ＳＯＩ基板は支持基板１、埋込み酸化膜３及びＰ型シリコン層５によって構成される。Ｐ型シリコン層５に素子分離用のＬＯＣＯＳ酸化膜７が形成されている。ＬＯＣＯＳ酸化膜７によって囲まれた素子領域のＰ型シリコン層５にＮ型ソース領域（Ｎ＋）９及びＮ型ドレイン領域（Ｎ＋）１１が互いに間隔をもって形成されている。Ｎ型ソース領域９とＮ型ドレイン領域１１の間のＰ型シリコン層５にＰ型ボディー領域（Ｐｂｏｄｙ）１３が形成されている。Ｐ型ボディー領域１３上にゲート酸化膜１５を介してゲート電極１７が形成されている。Ｎ型ソース領域９とＮ型ドレイン領域１１の間のＰ型ボディー領域１３がチャネル領域となる。
【０００６】
ＬＯＣＯＳ酸化膜７はチャネル領域からチャネル幅方向に延びる切欠き部７ａを備えている。Ｐ型ボディー領域１３及びゲート電極１７はチャネル領域からＬＯＣＯＳ酸化膜切欠き部７ａの途中まで延伸して形成されている。ゲート電極１７には覆われていないＬＯＣＯＳ酸化膜切欠き部７ａの部分のＰ型シリコン層５に、Ｐ型ボディー領域１３に隣接してＰ型ボディーコンタクト領域１９が形成されている。ＬＯＣＯＳ酸化膜７の端部の下にＰ型シリコン層５が残存している。
この従来例ではＰ型ボディーコンタクト領域１９を介してＰ型ボディー領域１３の電位を固定することができる。このような構造のＳＯＩトランジスタは例えば特許文献１に記載されている。
【０００７】
図１３は従来の他のＳＯＩトランジスタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。
この従来例では、Ｎ型ソース領域９及びＮ型ドレイン領域１１はＰ型ボディー領域１３の表面側にＰ型シリコン層５の厚みよりも薄く形成されている。ＬＯＣＯＳ酸化膜７の開口部はＮ型ソース領域９に対してゲート電極１７とは反対側の領域にも形成されており、その領域にＰ型ボディーコンタクト領域１９が形成されている。Ｐ型ボディーコンタクト領域１９はＮ型ソース領域９の下のＰ型ボディー領域１３に接している。
この従来例でも、Ｐ型ボディーコンタクト領域１９を介してＰ型ボディー領域１３の電位を固定することができる。このような構造のＳＯＩトランジスタは例えば特許文献２に記載されている。
【０００８】
【特許文献１】特開平１１−２０４８０１号公報
【特許文献２】特開２００４−２３５４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来例のＳＯＩトランジスタでは、図１２及び図１３に示したように、ゲート電極１７はＬＯＣＯＳ酸化膜７の上に乗り上げた構造になっているので、ゲート電極１７下のＬＯＣＯＳ酸化膜７端部において、ＬＯＣＯＳ酸化膜７端部下に残存するＰ型シリコン層５、ＬＯＣＯＳ酸化膜７及びゲート電極１７からなる寄生ＭＯＳトランジスタが形成される。例えば図１２の構造において、図１４に示すように、ゲート電極１７下のＬＯＣＯＳ酸化膜７端部に寄生チャネル（シボ部分参照）が形成され、リーク経路（矢印参照）を通してＳＯＩトランジスタのＮ型ソース領域９、Ｎ型ドレイン領域１１間にリーク電流が流れるという問題があった。
その対策としては、ＬＯＣＯＳ酸化膜７の端部のＰ型シリコン層５の不純物濃度を高くし、寄生ＭＯＳトランジスタのしきい値電圧を高くする対策が採られてきたが、ＬＯＣＯＳ酸化膜７の形成時に不純物がＬＯＣＯＳ酸化膜７中に吸い出されることによる不純物濃度の低下や、ＬＯＣＯＳ酸化膜７の端部下に残存するＰ型シリコン層５の形状により、その効果が得られずにリーク電流を十分には抑制できないという問題があった。
【００１０】
さらに、図１２及び図１３に示した従来例では、シリコン層５はＰ型であり、ソース領域９及びドレイン領域１１はＮ型であるが、反転したシリコン層とソース領域及びドレイン領域が同じ導電型となった場合には、ソース領域及びドレイン領域がＬＯＣＯＳ酸化膜端部に接しているとＬＯＣＯＳ酸化膜端の下に残存するシリコン層とソース領域及びドレイン領域が接するのでソース領域、ドレイン領域間にシリコン層を介してリーク電流が発生するという問題があった。
【００１１】
また、ＳＯＩ基板のシリコン層に溝を形成し、その溝に絶縁膜を埋め込むトレンチ分離によって寄生トランジスタが形成されないような構造も提案されているが、溝の形成及び溝の埋込みのために工程数が増えるという問題があった。
【００１２】
そこで本発明は、ＳＯＩ基板を用い、ＬＯＣＯＳ酸化膜によって素子分離された素子領域にＭＯＳトランジスタを備えた半導体装置及びその製造方法において、ＬＯＣＯＳ酸化膜端部下のシリコン層を介したリーク電流の発生を防止することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置はＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース拡散層とドレイン拡散層の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置であって、上記ゲート電極は上記ＬＯＣＯＳ酸化膜とは間隔をもって形成されており、上記ソース領域及び上記ドレイン領域の少なくとも一方は、上記ＬＯＣＯＳ酸化膜との間に上記ソース領域及び上記ドレイン領域とは反対導電型の反対導電型領域を挟んで上記ＬＯＣＯＳ酸化膜とは間隔をもって形成されているものである。
【００１４】
本発明の半導体装置において、上記素子領域で上記チャネル領域、上記ソース領域、上記ドレイン領域及び上記反対導電型領域とは異なる位置に上記ゲート電極の電位をとるためのゲートコンタクトが形成されており、上記ゲートコンタクト下で上記シリコン層、上記ゲート電極間に絶縁膜からなるダメージ防止膜を備え、上記ダメージ防止膜は上記ゲート絶縁膜よりも厚い膜厚で形成されているようにしてもよい。
上記ダメージ防止膜は上記ＬＯＣＯＳ酸化膜と同時に形成されたシリコン酸化膜である例をあげることができる。
また、上記ダメージ防止膜の他の例としてシリコン窒化膜の単層膜又はシリコン窒化膜とシリコン酸化膜の積層膜を挙げることができる。
【００１５】
また、上記反対導電型領域は上記チャネル領域と電気的に接続されており、かつ上記チャネル領域よりも濃い不純物濃度をもっており、上記反対導電型領域にその電位を取るためのボディーコンタクトが形成されているようにしてもよい。
【００１６】
本発明にかかる半導体装置の製造方法は上記半導体装置の製造方法であって、上記ゲート電極を上記ＬＯＣＯＳ酸化膜とは間隔をもって形成し、かつ、上記ソース領域及び上記ドレイン領域の少なくとも一方を上記ＬＯＣＯＳ酸化膜との間に上記ソース領域及び上記ドレイン領域とは反対導電型の反対導電型領域を挟んで上記ＬＯＣＯＳ酸化膜とは間隔をもって形成する。
【００１７】
本発明の半導体装置の製造方法において、上記ゲート電極を形成する前に、上記素子領域で上記チャネル領域、上記ソース領域及び上記ドレイン領域とは異なる位置の上記シリコン層上に上記ゲート絶縁膜も厚い膜厚をもつ絶縁膜からなるダメージ防止膜を形成し、上記ゲート電極を上記ゲート絶縁膜上から上記ダメージ防止膜上にまたがって形成し、上記ダメージ防止膜上で上記ゲート電極の電位をとるためのゲートコンタクトを形成するようにしてもよい。
上記ダメージ防止膜を上記ＬＯＣＯＳ酸化膜と同時にシリコン酸化膜で形成する例を挙げることができる。
また、上記ダメージ防止膜をシリコン窒化膜の単層膜又はシリコン窒化膜とシリコン酸化膜の積層膜で形成するようにしてもよい。
【００１８】
また、上記ソース領域、上記ドレイン領域及び上記ゲート電極が形成されている領域とは異なる領域に上記シリコン層にボディーコンタクト領域を形成する工程と、上記ボディーコンタクト領域にその電位を取るためのボディーコンタクトを形成する工程を含み、上記ボディーコンタクト拡散層として上記チャネル領域と同じ導電型であって上記チャネル領域よりも濃い不純物濃度をもつものを形成するようにしてもよい。
【発明の効果】
【００１９】
本発明の半導体装置では、ＳＯＩ基板を備え、ＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層にＭＯＳトランジスタを備えた半導体装置において、ゲート電極はＬＯＣＯＳ酸化膜とは間隔をもって形成されているようにし、ソース領域及びドレイン領域の少なくとも一方は、ＬＯＣＯＳ酸化膜との間にソース領域及びドレイン領域とは反対導電型の反対導電型領域を挟んでＬＯＣＯＳ酸化膜とは間隔をもって形成されているようにした。
本発明の半導体装置の製造方法では、ゲート電極をＬＯＣＯＳ酸化膜とは間隔をもって形成し、かつ、ソース領域及び上記ドレイン領域の少なくとも一方をＬＯＣＯＳ酸化膜との間に上記ソース領域及びドレイン領域とは反対導電型の反対導電型領域を挟んでＬＯＣＯＳ酸化膜とは間隔をもって形成するようにした。
これにより、従来例のようにはＬＯＣＯＳ酸化膜端部下に残存するシリコン層、ＬＯＣＯＳ酸化膜及びゲート電極からなる寄生ＭＯＳトランジスタが形成されることはないので、ＬＯＣＯＳ酸化膜端部下のシリコン層を介したリーク電流の発生を防止することができる。
さらに、シリコン層とソース領域及びドレイン領域が同じ導電型である場合でも、ソース領域及びドレイン領域のいずれか一方又は両方が上記不純物拡散層によりＬＯＣＯＳ酸化膜端部下のシリコン層とは電気的に分離されるので、ＬＯＣＯＳ酸化膜端部下のシリコン層を介したリーク電流の発生を防止することができる。
このように、ＬＯＣＯＳ酸化膜端部下のシリコン層を介したリーク電流の発生を防止することができるので、従来行なわれていたＬＯＣＯＳ酸化膜端部下のシリコン層への不純物注入の工程は不要となり、プロセス工数を削減することができる。
【００２０】
本発明の半導体装置において、素子領域でチャネル領域、ソース領域、ドレイン領域及び反対導電型領域とは異なる位置にゲート電極の電位をとるためのゲートコンタクトが形成されており、ゲートコンタクト下でシリコン層、ゲート電極間に絶縁膜からなるダメージ防止膜を備え、ダメージ防止膜はゲート絶縁膜よりも厚い膜厚で形成されているようにし、
本発明の半導体装置の製造方法において、ゲート電極を形成する前に、素子領域でチャネル領域、ソース領域及びドレイン領域とは異なる位置のシリコン層上にゲート絶縁膜も厚い膜厚をもつ絶縁膜からなるダメージ防止膜を形成し、ゲート電極をゲート絶縁膜上からダメージ防止膜上にまたがって形成し、ダメージ防止膜上でゲート電極の電位をとるためのゲートコンタクトを形成するようにすれば、
ゲートコンタクトを形成する際のゲート電極下へのダメージの伝播をダメージ防止膜で阻止することができ、ゲート電極とゲート電極下のシリコン層が短絡するのを防止することができる。
【００２１】
本発明の半導体装置において上記ダメージ防止膜はＬＯＣＯＳ酸化膜と同時に形成されたシリコン酸化膜であるようにし、
本発明の半導体装置の製造方法において、上記ダメージ防止膜をＬＯＣＯＳ酸化膜と同時にシリコン酸化膜で形成するようにすれば、
ダメージ防止膜を形成するための専用の工程を設けることなくダメージ防止膜を形成することができる。
【００２２】
本発明の半導体装置において上記ダメージ防止膜はシリコン窒化膜の単層膜又はシリコン窒化膜とシリコン酸化膜の積層膜であるようにし、
本発明の半導体装置の製造方法において、上記ダメージ防止膜をシリコン窒化膜の単層膜又はシリコン窒化膜とシリコン酸化膜の積層膜で形成するようにすれば、シリコン窒化膜は、緻密な膜であることより、より安定したダメージ防止効果を得ることができる。
【００２３】
本発明の半導体装置において上記反対導電型領域はチャネル領域と電気的に接続されており、かつチャネル領域よりも濃い不純物濃度をもっており、反対導電型領域にその電位を取るためのボディーコンタクトが形成されているようにし、
本発明の半導体装置の製造方法において、ソース領域、ドレイン領域及びゲート電極が形成されている領域とは異なる領域にシリコン層にボディーコンタクト領域を形成する工程と、ボディーコンタクト領域にその電位を取るためのボディーコンタクトを形成する工程を含み、ボディーコンタクト拡散層としてチャネル領域と同じ導電型であってチャネル領域よりも濃い不純物濃度をもつものを形成するようにすれば、
バルクシリコン基板に形成されるＭＯＳトランジスタのレイアウトとの互換性の高いＳＯＩトランジスタを作成することができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明をＮＭＯＳ（Ｎチャネル型ＭＯＳトランジスタ）に適用した半導体装置の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図を示す。
【００２５】
ＳＯＩ基板は支持基板１、埋込み酸化膜３及びシリコン層５によって構成される。この実施例ではシリコン層５としてＰ型のものを用いた。
Ｐ型シリコン層５に素子分離用のＬＯＣＯＳ酸化膜７が形成されている。ＬＯＣＯＳ酸化膜７によって囲まれた素子領域のＰ型シリコン層５にＮ型ソース領域（Ｎ＋）９及びＮ型ドレイン領域（Ｎ＋）１１が互いに間隔をもって形成されている。Ｎ型ソース領域９及びＮ型ドレイン領域１１はＬＯＣＯＳ酸化膜７とは間隔をもって形成されている。
【００２６】
Ｎ型ソース領域９とＮ型ドレイン領域１１の間のＰ型シリコン層５にＰ型ボディー領域（Ｐｂｏｄｙ）１３が形成されている。Ｐ型ボディー領域１３はチャネル幅方向の寸法がＮ型ソース領域９及びＮ型ドレイン領域１１よりも長く形成されている。Ｐ型ボディー領域１３もＬＯＣＯＳ酸化膜７とは間隔をもって形成されている。Ｐ型ボディー領域１３はトランジスタのしきい値電圧を調整するためにＰ型不純物又はＮ型不純物が注入されて、チャネル形成に寄与する実質的なＰ型不純物濃度が調整されたものである。
Ｐ型ボディー領域１３上にゲート酸化膜１５を介してゲート電極１７が形成されている。Ｎ型ソース領域９とＮ型ドレイン領域１１の間のＰ型ボディー領域１３がチャネル領域となる。
【００２７】
素子領域内で、Ｎ型ソース領域９及びＮ型ドレイン領域１１の外周にもＰ型ボディー領域１３ａが形成されており、Ｎ型ソース領域９、Ｎ型ドレイン領域１１及びＰ型ボディー領域１３，１３ａ以外の領域のシリコン層５に、Ｐ型ボディー領域１３，１３ａよりも濃いＰ型不純物濃度をもつＰ型ボディーコンタクト領域１９が形成されている。Ｐ型ボディーコンタクト領域１９はＬＯＣＯＳ酸化膜７に隣接して形成されている。ＬＯＣＯＳ酸化膜７の端部の下にＰ型シリコン層５が残存している。
この実施例ではＰ型ボディー領域１３ａ及びＰ型ボディーコンタクト領域１９が反対導電型領域を構成している。Ｎ型ソース領域９及びＮ型ドレイン領域１１の外周にＰ型ボディー領域１３ａを形成することにより、ドレイン領域１１とＰ型ボディーコンタクト領域１９の接合耐圧を確保している。
【００２８】
ＬＯＣＯＳ酸化膜７上、Ｎ型ソース領域９上、Ｎ型ドレイン領域１１上、ゲート電極１７上及びＰ型ボディーコンタクト領域１９上にポリ−メタル間の層間絶縁膜２１が形成されている。
層間絶縁膜２１には、Ｎ型ソース領域９上でソースコンタクト９ａが形成され、Ｎ型ドレイン領域９上でドレインコンタクト１１ａが形成され、ゲート電極１７上でゲートコンタクト１７ａが形成され、Ｐ型ボディーコンタクト領域１９上でボディーコンタクト１９ａが形成されている。
ゲートコンタクト１７ａはチャネル領域とは異なる位置に形成されており、ゲートコンタクト１７ａ形成時のダメージがチャネル領域に伝播するのを防止している。
【００２９】
この実施例ではＰ型ボディーコンタクト領域１９を介してＰ型ボディー領域１３の電位を固定することができる。
さらに、ゲート電極１７はＬＯＣＯＳ酸化膜７とは間隔をもって形成されているので、従来例のようにはＬＯＣＯＳ酸化膜端部下に残存するシリコン層、ＬＯＣＯＳ酸化膜及びゲート電極からなる寄生ＭＯＳトランジスタが形成されることはないので、リーク電流の発生を防止することができる。
さらに、Ｎ型ソース領域９及びＮ型ドレイン領域１１は、ＬＯＣＯＳ酸化膜７との間にＰ型ボディーコンタクト領域１９を挟んでＬＯＣＯＳ酸化膜７とは間隔をもって形成されているので、ＬＯＣＯＳ酸化膜７端部の下に残存するＰ型シリコン層５とは完全に電気的に分離されるので、ＬＯＣＯＳ酸化膜７端部の下のＰ型シリコン層５を介したリーク電流の発生を防止することができる。
このように、ＬＯＣＯＳ酸化膜７端部の下のＰ型シリコン層５を介したリーク電流の発生を防止することができるので、従来行なわれていたＬＯＣＯＳ酸化膜７端部の下のＰ型シリコン層５への不純物注入工程は行なわなくてもよい。
【００３０】
図２は本発明をＰＭＯＳ（Ｐチャネル型ＭＯＳトランジスタ）に適用した半導体装置の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ’位置での断面図、（Ｃ）は（Ａ）のＤ−Ｄ’位置での断面図を示す。図１と同じ部分には同じ符号を付す。
【００３１】
この実施例は、図１に示したＮＭＯＳを反対導電型で形成したものである。すなわち、ＰＭＯＳは、Ｐ型シリコン層５に形成されたＬＯＣＯＳ酸化膜７と、ＬＯＣＯＳ酸化膜７によって囲まれた素子領域のＰ型シリコン層５にＬＯＣＯＳ酸化膜７とは間隔をもって形成されたＰ型ソース領域（Ｐ＋）２３及びＰ型ドレイン領域（Ｐ＋）２５と、Ｐ型ソース領域２３とＰ型ドレイン領域２５の間のＰ型シリコン層５に形成されたＮ型ボディー領域（Ｎｂｏｄｙ）２７と、Ｎ型ボディー領域２７上にゲート酸化膜１５を介して形成されたゲート電極１７と、素子領域内で、Ｐ型ソース領域２３、Ｐ型ドレイン領域２５及びＮ型ボディー領域２７以外の領域のシリコン層５に形成されたＮ型ボディーコンタクト領域（反対導電型領域）２９と、層間絶縁膜２１に形成されたソースコンタクト９ａ、ドレインコンタクト１１ａ、ゲートコンタクト１７ａ及びボディーコンタクト１９ａを備えている。Ｐ型ソース領域２３及びＰ型ドレイン領域２５の外周には、接合耐圧を確保するためにＮ型ボディー領域２７ａが形成されている。
【００３２】
この実施例ではＮ型ボディーコンタクト領域２９を介してＮ型ボディー領域２７の電位を固定することができる。
さらに、ゲート電極１７はＬＯＣＯＳ酸化膜７とは間隔をもって形成されているので、従来例のようにはＬＯＣＯＳ酸化膜端部下に残存するシリコン層、ＬＯＣＯＳ酸化膜及びゲート電極からなる寄生ＭＯＳトランジスタが形成されることはないので、リーク電流の発生を防止することができる。
さらに、Ｐ型ソース領域２３及びＰ型ドレイン領域２５は、ＬＯＣＯＳ酸化膜７との間にＮ型ボディーコンタクト領域２９を挟んでＬＯＣＯＳ酸化膜７とは間隔をもって形成されているので、ＬＯＣＯＳ酸化膜７端部の下に残存するＰ型シリコン層５とは完全に電気的に分離されるので、ＬＯＣＯＳ酸化膜７端部の下のＰ型シリコン層５を介したリーク電流の発生を防止することができる。
この実施例でも、上記ＮＭＯＳの場合と同じく、ＬＯＣＯＳ酸化膜７端部の下のＰ型シリコン層５を介したリーク電流の発生を防止することができるので、従来行なわれていたＬＯＣＯＳ酸化膜７端部の下のＰ型シリコン層５への不純物注入工程は行なわなくてもよい。
【００３３】
図３及び図４は、図１のＮＭＯＳ及び図２のＰＭＯＳを製造するための本発明の製造方法の一実施例を説明するための工程断面図である。図３は図１（Ｂ）のＡ−Ａ’断面及び図２（Ｂ）のＣ−Ｃ’断面に対応している。図４は図１（Ｃ）のＢ−Ｂ’断面及び図４（Ｃ）のＤ−Ｄ’断面に対応している。図３及び図４の括弧数字（１）〜（６）は以下の工程（１）〜（６）に対応している。この実施例では、支持基板１上に埋込み酸化膜３が３００ｎｍ（ナノメートル）の膜厚に形成され、さらにその上にＰ型シリコン層５が４００ｎｍの膜厚に形成されたＳＯＩ基板を用いた。
図１から図４を参照してこの製造方法の実施例を説明する。
【００３４】
（１）一般的なＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜７を形成する。具体的には、Ｐ型シリコン層５上にバッファ酸化膜３１を形成し、バッファ酸化膜３１上にＬＯＣＯＳ酸化膜７の形成領域を画定するためのシリコン窒化膜パターン３３を形成した後、温度条件が１０００℃のウエット酸化処理を施してＬＯＣＯＳ酸化膜７を１０００ｎｍ程度の膜厚に形成した。ここで、従来技術では、ウエット酸化処理前に、寄生チャネルとなるＬＯＣＯＳ酸化膜７端部に対応する領域にイオン注入工程が必要であるが、本発明では、そのイオン注入の必要はないので、プロセス工数削減が可能である。
【００３５】
（２）シリコン窒化膜パターン３３及びバッファ酸化膜３１を除去した後、Ｐ型シリコン層５の表面にプリゲート酸化膜３５を形成する。写真製版技術により、ＰＭＯＳ形成領域に開口部をもつフォトレジスト３７を形成する。フォトレジスト３７をマスクにしてＰＭＯＳ形成領域にリンイオンを注入エネルギーは１００ＫｅＶ、ドーズ量は１.０×１０12ｃｍ-2の条件でチャネルドープ注入する。図３及び図４では、便宜上、注入したリンイオンをＮ型ボディー領域２７として図示した。ＰＭＯＳ形成領域においてＬＯＣＯＳ酸化膜７の端部下にはＰ型シリコン層５が残存している。
【００３６】
（３）フォトレジスト３７を除去する。写真製版技術により、ＮＭＯＳ形成領域に開口部をもつフォトレジスト３９を形成する。フォトレジスト３９をマスクにしてＮＭＯＳ形成領域にボロンイオンを注入エネルギーは８０ＫｅＶ、ドーズ量は８.０×１０11ｃｍ-2の条件でチャネルドープ注入する。図３及び図４では、便宜上、注入したボロンイオンをＰ型ボディー領域１３として図示した。ＮＭＯＳ形成領域でもＬＯＣＯＳ酸化膜７の端部下にはＰ型シリコン層５が残存している。
【００３７】
（４）フォトレジスト３９を除去する。９２０℃の温度条件でドライ酸化処理を施してプリゲート酸化膜３５を厚膜化してゲート酸化膜１５を４０ｎｍの膜厚に形成する。ここで、プリゲート酸化膜３５を除去した後にゲート酸化膜１５を形成してもよい。ＬＰＣＶＤ（low pressure chemical vapor deposition）法により、ゲート酸化膜１５上にポリシリコン膜を３５０ｎｍ程度の膜厚に形成する。写真製版技術により、そのポリシリコン膜上にゲート電極の形成領域を画定するためのフォトレジスト４１を形成する。ＨＢｒとＨＣｌの混合ガスを用いたドライエッチング技術により、フォトレジスト４１をマスクにしてポリシリコン膜をパターニングしてゲート電極１７を形成する。ここではゲート電極１７下以外のゲート酸化膜１５も除去したが、ゲート酸化膜１５は残存させていてもよい。
【００３８】
（５）フォトレジスト４１を除去する。写真製版技術により、ＮＭＯＳ形成領域のＮ型ソース領域及びＮ型ドレイン領域、ならびにＰＭＯＳ形成領域のＮ型ボディーコンタクト領域に対応する開口部をもつフォトレジスト４３を形成する。フォトレジスト４３をマスクにしてリンイオンを注入エネルギーは３０ＫｅＶ、ドーズ量は６.０×１０15ｃｍ-2の条件でＰＭＯＳ形成領域及びＮＭＯＳ形成領域に注入する。便宜上、図３及び図４では、ＮＭＯＳ形成領域に注入したリンイオンをＮ型ソース領域９、Ｎ型ドレイン領域１１として図示し、ＰＭＯＳ形成領域に注入したリンイオンをＮ型ボディーコンタクト領域２９として図示した。
【００３９】
（６）フォトレジスト４３を除去する。写真製版技術により、ＮＭＯＳ形成領域のＰ型ボディーコンタクト領域、ならびにＰＭＯＳ形成領域のＰ型ソース領域及びＰ型ドレイン領域に対応する開口部をもつフォトレジスト４５を形成する。フォトレジスト４５をマスクにしてボロンイオンを注入エネルギーは３０ＫｅＶ、ドーズ量は３.０×１０15ｃｍ-2の条件でＰＭＯＳ形成領域及びＮＭＯＳ形成領域に注入する。便宜上、図３及び図４では、ＮＭＯＳ形成領域に注入したボロンイオンをＰ型ボディーコンタクト領域１９として図示し、ＰＭＯＳ形成領域に注入したリンイオンをＰ型ソース領域２３、Ｐ型ドレイン領域２５として図示した。ＮＭＯＳ形成領域においてＮ型ソース領域９及びＮ型ドレイン領域１１の外周にＰ型ボディー領域１３を残存させてＰ型ボディー領域１３ａを形成するようにＰ型ボディーコンタクト領域１９を形成する。また、ＰＭＯＳ形成領域においてＰ型ソース領域２３及びＰ型ドレイン領域２５の外周にＮ型ボディー領域２３を残存させてＮ型ボディー領域２３ａを形成するようにＰ型ソース領域２３及びＰ型ドレイン領域２５を形成する。
【００４０】
（７）図１及び図２を参照してこの工程を説明する。フォトレジスト４５を除去する。ＣＶＤ法によりＰＭＯＳ形成領域及びＮＭＯＳ形成領域に層間絶縁膜２１を８００ｎｍ程度の膜厚に形成する。温度条件が９２０℃のリフロー処理を施す。写真製版工程により、コンタクト形成領域に対応する開口部をもつフォトレジストを形成する。ドライエッチング技術により、そのフォトレジストをマスクにして層間絶縁膜２１をエッチングし、ＮＭＯＳ形成領域にコンタクト９ａ，１１ａ，１７ａ，１９ａを形成し、ＰＭＯＳ形成領域にコンタクト１７ａ，２３ａ，２５ａ，２９ａを形成する。フォトレジストを除去した後、Ａｒガスによるスパッタ法によりＡｌ−Ｓｉ−Ｃｕ合金からなるメタル層を５００ｎｍの膜厚に形成する。写真製版技術及びエッチング技術によりメタル層をパターニングしてメタル配線を形成する。
以上により、図１及び図２に示した半導体装置を製造することができる。
【００４１】
図５は本発明をＮＭＯＳに適用した半導体装置の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ’位置での断面図、（Ｃ）は（Ａ）のＦ−Ｆ’位置での断面図を示す。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００４２】
この実施例が図１に示した実施例と異なる点は、ゲートコンタクト１７ａ下でＰ型ボディー領域１３（シリコン層）とゲート電極１７間にダメージ防止膜４７が形成されている点である。ダメージ防止膜４７は９０ｎｍ程度の膜厚のシリコン酸化膜からなり、ゲート酸化膜１５（膜厚４０ｎｍ）よりも厚い膜厚をもつ。
【００４３】
図１に示した実施例では、ゲートコンタクト１７ａの形成領域においてゲート電極１７下にゲート酸化膜１５が形成されているが、コンタクト形成時のエッチング条件やメタル層のスパッタ条件によってはゲートコンタクト１７ａ下のゲート酸化膜１５にダメージが生じ、ゲート電極１７とＰ型ボディー領域１３が短絡してしまい、正常なトランジスタ動作ができなくなる虞がある。
【００４４】
この実施例では、このような不具合を防止するために、ゲートコンタクト１７ａ下にゲート酸化膜１５よりも厚い膜厚をもつダメージ防止膜４７を備えている。これにより、ゲートコンタクトを形成する際のゲート電極１７下へのダメージの伝播をダメージ防止膜４７で阻止することができ、ゲート電極１７とＰ型ボディー領域１３が短絡するのを防止することができる。
【００４５】
図６は、図５のＮＭＯＳを製造するための本発明の製造方法の実施例の一部分を説明するための工程断面図である。図６は図５（Ｂ）のＥ−Ｅ’断面に対応している。図６を参照してこの製造方法の実施例を説明する。
【００４６】
図３及び図４を参照して説明した上記工程（１）から工程（３）と同じ工程で、ＬＯＣＯＳ酸化膜７及びＰ型ボディー領域１３を形成する。その後、バッファ酸化膜３５（図３を参照。）を除去する（（ａ）参照。）。
【００４７】
温度条件が９２０℃のドライ酸化処理を施してシリコン酸化膜４９を５０ｎｍの膜厚に形成する。写真製版技術及びエッチング技術により、ダメージ防止膜４７（図５を参照。）の形成領域のみにシリコン酸化膜４９を残す（（ｂ）参照。）。
【００４８】
９２０℃の温度条件でドライ酸化処理を施して、Ｐ型ボディー領域１３の表面にゲート酸化膜１５を４０ｎｍの膜厚に形成するとともに、シリコン酸化膜４９を厚膜化してダメージ防止膜４７を形成する。その後、図３及び図４を参照して説明した上記工程（４）と同様にして、ゲート電極１７を形成する（（ｃ）参照。）。
その後の工程は図３及び図４を参照して説明した上記実施例と同じである。これにより、図５に示した半導体装置を製造することができる。
図５に示したダメージ防止膜４７は図２に示したＰＭＯＳにも適用できる。
【００４９】
図７は本発明をＮＭＯＳに適用した半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＧ−Ｇ’位置での断面図、（Ｃ）は（Ａ）のＨ−Ｈ’位置での断面図を示す。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００５０】
この実施例が図１に示した実施例と異なる点は、ゲートコンタクト１７ａ下でＰ型ボディー領域１３（シリコン層）とゲート電極１７間にダメージ防止膜５１が形成されている点である。ダメージ防止膜５１は下層側が２０ｎｍのシリコン酸化膜、上層側が１００ｎｍのシリコン窒化膜からなり、ゲート酸化膜１５（膜厚４０ｎｍ）よりも厚い膜厚をもつ。
【００５１】
この実施例でも、図５の実施例と同様に、ゲートコンタクトを形成する際のゲート電極１７下へのダメージの伝播をダメージ防止膜５１で阻止することができ、ゲート電極１７とＰ型ボディー領域１３が短絡するのを防止することができる。
さらに、シリコン窒化膜は、緻密な膜であることより、より安定したダメージ防止効果を得ることができる。
【００５２】
図８は、図７のＮＭＯＳを製造するための本発明の製造方法の実施例の一部分を説明するための工程断面図である。図８は図７（Ｂ）のＧ−Ｇ’断面に対応している。図８を参照してこの製造方法の実施例を説明する。
【００５３】
図３及び図４を参照して説明した上記工程（１）から工程（３）と同じ工程で、ＬＯＣＯＳ酸化膜７及びＰ型ボディー領域１３を形成する。その後、バッファ酸化膜３５（図３を参照。）を除去する（（ａ）参照。）。
【００５４】
温度条件が９２０℃のドライ酸化処理を施してシリコン酸化膜を２０ｎｍの膜厚に形成する。そのシリコン酸化膜上に、７７０℃の温度条件でＳｉＨ2Ｃｌ2とＮＨ3の混合ガスを用いたＬＰＣＶＤ法によってシリコン窒化膜５５を１００ｎｍの膜厚に形成する。ダメージ防止膜の形成領域を画定するためのフォトレジスト５３を形成する。フォトレジスト５３をマスクにしてエッチング技術により、シリコン窒化膜及びシリコン酸化膜をパターニングしてダメージ防止膜５１を形成する。例えば、シリコン窒化膜は、Ｈ3ＰＯ4を用いたウエットエッチング技術により除去し、シリコン酸化膜は１５：１ＢＨＦを用いたウエットエッチング技術により除去する（（ｂ）参照。）。
【００５５】
９２０℃の温度条件でドライ酸化処理を施して、Ｐ型ボディー領域１３の表面にゲート酸化膜１５を４０ｎｍの膜厚に形成する。このとき、ダメージ防止膜５１の下層側を構成するシリコン酸化膜はシリコン窒化膜で覆われているので厚膜化されない。その後、図３及び図４を参照して説明した上記工程（４）と同様にして、ゲート電極１７を形成する（（ｃ）参照。）。
その後の工程は図３及び図４を参照して説明した上記実施例と同じである。これにより、図７に示した半導体装置を製造することができる。
図７に示したダメージ防止膜５１は図２に示したＰＭＯＳにも適用できる。
また、図７及び図８では、シリコン窒化膜がシリコン酸化膜及びシリコン層に比べて応力が大きいことを考慮して、ダメージ防止膜５１をシリコン酸化膜とシリコン窒化膜の積層膜で形成しているが、ダメージ防止膜はシリコン窒化膜の単層膜であってもよい。
【００５６】
図９は本発明をＮＭＯＳに適用した半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＩ−Ｉ’位置での断面図、（Ｃ）は（Ａ）のＪ−Ｊ’位置での断面図を示す。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００５７】
この実施例が図１に示した実施例と異なる点は、ゲートコンタクト１７ａ下でＰ型ボディー領域１３（シリコン層）とゲート電極１７間にダメージ防止膜５５が形成されている点である。ダメージ防止膜５５は、ＬＯＣＯＳ酸化膜７と同時に形成された１０００ｎｍ程度の膜厚のシリコン酸化膜からなり、ゲート酸化膜１５（膜厚４０ｎｍ）よりも厚い膜厚をもつ。
【００５８】
この実施例でも、図５及び図７の実施例と同様に、ゲートコンタクトを形成する際のゲート電極１７下へのダメージの伝播をダメージ防止膜５５で阻止することができ、ゲート電極１７とＰ型ボディー領域１３が短絡するのを防止することができる。
さらに、プロセス工数においても、ダメージ防止膜５５をＬＯＣＯＳ酸化膜７と同時に形成することができるので、追加マスクも追加工程も不要である。
【００５９】
図１０は、図９のＮＭＯＳを製造するための本発明の製造方法の実施例の一部分を説明するための工程断面図である。図１０は図９（Ｂ）のＩ−Ｉ’断面に対応している。図６を参照してこの製造方法の実施例を説明する。
【００６０】
図３及び図４を参照して説明した上記工程（１）において、ＬＯＣＯＳ酸化膜７の形成領域に加えてダメージ防止膜５５の形成領域を画定するためのシリコン窒化膜パターン５７を形成した後、温度条件が１０００℃のウエット酸化処理を施してＬＯＣＯＳ酸化膜７及びダメージ防止膜５５を１０００ｎｍ程度の膜厚に形成する（（ａ）参照。）。
【００６１】
シリコン窒化膜パターン５７及びバッファ酸化膜３３を除去する。図３及び図４を参照して説明した上記工程（３）と同様にして、Ｐ型ボディー領域１３を形成する。ＬＯＣＯＳ酸化膜７及びダメージ防止膜５５の端部下にはＰ型シリコン層５が残存している（（ｂ）参照。）。
【００６２】
９２０℃の温度条件でドライ酸化処理を施して、Ｐ型ボディー領域１３の表面にゲート酸化膜１５を４０ｎｍの膜厚に形成する。その後、図３及び図４を参照して説明した上記工程（４）と同様にして、ゲート電極１７を形成する（（ｃ）参照。）。
その後の工程は図３及び図４を参照して説明した上記実施例と同じである。これにより、図９に示した半導体装置を製造することができる。
図９に示したダメージ防止膜５５は図２に示したＰＭＯＳにも適用できる。
【００６３】
次に、図１１を用いて、バルクシリコン基板に形成されるＭＯＳトランジスタのレイアウトとの互換性を説明する。
図１１において、（ａ）は一般的なバルクシリコン基板のＭＯＳトランジスタ（バルクＭＯＳという）のレイアウトを示し、（ｂ）は、そのＬＯＣＯＳ酸化膜形成用のマスクレイアウトを示し、（ｃ）は、そのソース領域及びドレイン領域の注入マスクレイアウトを示す。（ｄ）は本発明の半導体装置のＭＯＳトランジスタ（本発明のＳＯＩＭＯＳという）のレイアウトを示し、（ｅ）はそのＬＯＣＯＳ酸化膜形成用のマスクレイアウトを示し、（ｆ）はそのソース領域及びドレイン領域の注入マスクレイアウトを示す。
【００６４】
（ａ）に示すように、バルクＭＯＳのＬＯＣＯＳ酸化膜５９は、ソース領域６１、ドレイン領域６３及びチャネル領域に対応する開口部５９ａと、ソース領域６１、ドレイン領域６３、チャネル領域及びゲート電極６５の形成領域を囲んで形成された基板コンタクト領域６７に対応する開口部５９ｂをもつ。ＬＯＣＯＳ酸化膜５９形成用のマスクレイアウトは（ｂ）のようになる。
【００６５】
これに対し、本発明のＳＯＩＭＯＳは、（ｄ）に示すように、ＬＯＣＯＳ酸化膜７はソース領域９、ドレイン領域１１及びゲート電極１７の形成領域を囲み、かつそれらの領域とは間隔をもって形成された開口部７ａをもつ。ＬＯＣＯＳ酸化膜７形成用のマスクレイアウトは（ｅ）のようになる。
【００６６】
ＬＯＣＯＳ酸化膜形成用のマスクレイアウト（ｂ）と（ｅ）を比較すると、本発明のＳＯＩＭＯＳのＬＯＣＯＳ酸化膜７形成用のマスクレイアウト（ｅ）は、ＬＯＣＯＳ酸化膜７形成用のマスクレイアウト（ｂ）の開口部５９ｂの外周部分に対応するマスクを用いればよいことが分かる。
【００６７】
さらに、本発明のＳＯＩＭＯＳのソース領域及びドレイン領域の注入マスクレイアウト（ｆ）は、バルクＭＯＳのソース領域及びドレイン領域の注入マスクレイアウト（ｆ）をそのまま用いることができることが分かる。
このように、本発明のＳＯＩＭＯはバルクＭＯＳとマスクレイアウトの互換性が高いことがわかる。
【００６８】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００６９】
例えば、上記実施例ではシリコン層５としてＰ型のものを用いているが、本発明はこれに限定されるものではなく、シリコン層はＮ型であってもよいし、ノンドープであってもよい。
また、上記実施例ではゲート絶縁膜としてシリコン酸化膜１５を用いているが、本発明はこれに限定されるものではなく、ゲート絶縁膜として、例えばＯＮＯ膜とよばれる、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜など、他の材料からなるゲート絶縁膜を用いてもよい。
【００７０】
また、上記実施例ではボディーコンタクト領域１９，２９は、ソース領域、ドレイン領域及びゲート電極の形成領域を除く素子領域の全部に形成されているが、本発明はこれに限定されるものではなく、ボディーコンタクト領域は、ボディー領域と接しているのであれば、ソース領域、ドレイン領域及びゲート電極の形成領域を除く素子領域の一部分に形成されていてもよい。したがって、ソース領域及びドレイン領域とＬＯＣＯＳ酸化膜の間に形成される反対導電型領域は、必ずしもボディーコンタクト領域を構成しなくてもよい。
【００７１】
また、上記実施例ではゲートコンタクト１７ａはチャネル領域とは異なる位置でゲート電極１７上に形成されているが、本発明はこれに限定されるものではなく、ゲートコンタクト１７ａチャネル領域上の位置でゲート電極上に形成されていてもよい。
また、上記実施例では、ソース領域９，２３及びドレイン領域１１，２５の全部がＬＯＣＯＳ酸化膜７とは間隔をもって配置されているが、本発明はこれに限定されるものではなく、ソース領域及びドレイン領域のいずれか一方がＬＯＣＯＳ酸化膜とは間隔をもって配置されていればよい。
【００７２】
また、上記実施例では、ＮＭＯＳではＰ型ボディー領域１３ａ及びＰ型ボディーコンタクト領域１９が反対導電型領域を構成しているが、本発明はこれに限定されるものではなく、接合耐圧確保用のＰ型ボディー領域１３ａは必ずしも設けなくてよい。同様に、ＰＭＯＳではＮ型ボディー領域２７ａ及びＮ型ボディーコンタクト領域２９が反対導電型領域を構成しているが、本発明はこれに限定されるものではなく、接合耐圧確保用のＮ型ボディー領域２７ａは必ずしも設けなくてよい。また、接合耐圧確保用のＰ型ボディー領域１３ａ、Ｎ型ボディー領域２７ａはチャネル領域を構成するＰ型ボディー領域１３、Ｎ型ボディー領域２７と同時に形成されたものであるが、接合耐圧確保用のＰ型ボディー領域、Ｎ型ボディー領域はチャネル領域とは別途形成されたものであってもよい。また、ソース領域及びドレイン領域の少なくとも一方の外周で反対導電型領域との間にソース領域及びドレイン領域と同じ導電型でソース領域及びドレイン領域よりも低不純物濃度の接合耐圧確保用領域を備えていてもよい。ここで不純物濃度はＰ型半導体層又はＮ型半導体層として機能する実質的なＰ型不純物又はＮ型不純物の濃度である。
【図面の簡単な説明】
【００７３】
【図１】本発明をＮＭＯＳに適用した半導体装置の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図を示す。
【図２】本発明をＰＭＯＳに適用した半導体装置の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図を示す。
【図３】図１のＮＭＯＳ及び図２のＰＭＯＳを製造するための本発明の製造方法の一実施例を説明するための工程断面図であり、図１（Ｂ）のＡ−Ａ’断面及び図２（Ｂ）のＣ−Ｃ’断面に対応している。
【図４】図１のＮＭＯＳ及び図２のＰＭＯＳを製造するための本発明の製造方法の一実施例を説明するための工程断面図であり、図１（Ｃ）のＢ−Ｂ’断面及び図４（Ｃ）のＤ−Ｄ’断面に対応している。
【図５】本発明をＮＭＯＳに適用した半導体装置の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ’位置での断面図、（Ｃ）は（Ａ）のＦ−Ｆ’位置での断面図を示す。
【図６】図５のＮＭＯＳを製造するための本発明の製造方法の実施例の一部分を説明するための工程断面図である。
【図７】本発明をＮＭＯＳに適用した半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＧ−Ｇ’位置での断面図、（Ｃ）は（Ａ）のＨ−Ｈ’位置での断面図を示す。
【図８】図７のＮＭＯＳを製造するための本発明の製造方法の実施例の一部分を説明するための工程断面図である。
【図９】本発明をＮＭＯＳに適用した半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＩ−Ｉ’位置での断面図、（Ｃ）は（Ａ）のＪ−Ｊ’位置での断面図を示す。
【図１０】図９のＮＭＯＳを製造するための本発明の製造方法の実施例の一部分を説明するための工程断面図である。
【図１１】（ａ）は一般的なバルクシリコン基板のＭＯＳトランジスタ（バルクＭＯＳという）のレイアウトを示し、（ｂ）は、そのＬＯＣＯＳ酸化膜形成用のマスクレイアウトを示し、（ｃ）は、そのソース領域及びドレイン領域の注入マスクレイアウトを示す。（ｄ）は本発明の半導体装置のＭＯＳトランジスタ（本発明のＳＯＩＭＯＳという）のレイアウトを示し、（ｅ）はそのＬＯＣＯＳ酸化膜形成用のマスクレイアウトを示し、（ｆ）はそのソース領域及びドレイン領域の注入マスクレイアウトを示す。
【図１２】従来のＳＯＩトランジスタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。
【図１３】従来の他のＳＯＩトランジスタを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ａ）のＹ−Ｙ位置での断面図である。
【図１４】従来のＳＯＩトランジスタの不具合を説明するための図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図である。
【符号の説明】
【００７４】
５    Ｐ型シリコン層
７    ＬＯＣＯＳ酸化膜
９    Ｎ型ソース領域
１１    Ｎ型ドレイン領域
１３    Ｐ型ボディー領域
１５    ゲート酸化膜（ゲート絶縁膜）
１７    ゲート電極
１９    Ｐ型ボディーコンタクト領域（反対導電型領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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