(57)【要約】【課題】高精度でウェハ単位でのテスト終了時刻予測を行うことにより稼働率を高めることができるＬＳＩテスタおよびテストシステムを提供すること。【解決手段】ウェハ上に形成されている個々のＬＳＩのテストを行うＬＳＩテスタおよびテストシステムであって、全てのＬＳＩの測定が終了する時刻を個々のＬＳＩのテストが終了するごとにリアルタイムに予測算出するように構成されたＬＳＩテスタおよびこれら複数のＬＳＩテスタをネットワークで接続したことを特徴とするもの。【選択図】                    図１
2008268071.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に形成されている個々のＬＳＩのテストを行うＬＳＩテスタであって、
全てのＬＳＩの測定が終了する時刻を個々のＬＳＩのテストが終了するごとにリアルタイムに予測算出するように構成されたことを特徴とするＬＳＩテスタ。
【請求項２】
ウェハ上に形成されている個々のＬＳＩのテストを行うＬＳＩテスタであって、
個々のＬＳＩのテスト時間を測定する手段と、
個々のＬＳＩのテスト結果に対する良否判定を行う手段と、
テストされたＬＳＩの良品数を計数する手段と、
良品と判定されたＬＳＩの正常テスト時間の累積値を求める手段と、
正常テスト時間の累積値と良品ＬＳＩの計数値に基づき正常テスト時間の平均値を求める手段と、
正常テスト時間の平均値とテストしなければならない測定ＬＳＩの残数に基づき現在テスト中のウェハ上に形成されている全てのＬＳＩの測定が終了する時刻を予測算出する手段、
を有することを特徴とするＬＳＩテスタ。
【請求項３】
ウェハ上に形成されている個々のＬＳＩのテストを行う複数のＬＳＩテスタが、ネットワークを介して統合端末ＴＣに接続されたテストシステムであって、
前記ＬＳＩテスタは、
全てのＬＳＩの測定が終了する時刻を個々のＬＳＩのテストが終了するごとにリアルタイムに予測算出するように構成されていることを特徴とするテストシステム。
【請求項４】
ウェハ上に形成されている個々のＬＳＩのテストを行う複数のＬＳＩテスタが、ネットワークを介して統合端末ＴＣに接続されたテストシステムであって、
前記ＬＳＩテスタは、
個々のＬＳＩのテスト時間を測定する手段と、
個々のＬＳＩのテスト結果に対する良否判定を行う手段と、
テストされたＬＳＩの良品数を計数する手段と、
良品と判定されたＬＳＩの正常テスト時間の累積値を求める手段と、
正常テスト時間の累積値と良品ＬＳＩの計数値に基づき正常テスト時間の平均値を求める手段と、
正常テスト時間の平均値とテストしなければならない測定ＬＳＩの残数に基づき現在テスト中のウェハ上に形成されている全てのＬＳＩの測定が終了する時刻を予測算出する手段、
を有することを特徴とするテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテスタおよびテストシステムに関し、詳しくは、ウェハ上に形成されている個々のＬＳＩのテストを行うＬＳＩテスタおよびテストシステムの稼働率の改善に関するものである。
【背景技術】
【０００２】
図４は、従来のＬＳＩテスタの一例を示す概念図である。操作端末１０は、制御部２０を介してテストヘッド３０を制御することによりテストヘッド３０に被測定対象物として載置されるウェハ４０上に形成されている個々のＬＳＩに対するテストを実行するとともに、それらのテストの進行状況や結果を表示画面に表示する。
【０００３】
制御部２０において、テスト実行部２１はウェハ４０上に形成されている個々のＬＳＩに対して所定のテストを実行するように制御する。
【０００４】
平均テスト時間格納部２２には、あらかじめ測定された個々のＬＳＩに対するテストを行うのに要する平均テスト時間が格納されている。
【０００５】
テスト時間測定部２３は、個々のＬＳＩに対するテストを行うのに要するテスト時間を測定する。
【０００６】
テスト良否判定部２４は、個々のＬＳＩに対するテストが終わるごとにテスト結果に対する良否判定を行い、操作端末１０の表示画面に表示する。
【０００７】
測定ＬＳＩ計数部２５は、個々のＬＳＩに対するテストが終わるごとに、良品数と不良品数およびテストしなければならない測定ＬＳＩの残数をそれぞれ逐次計数する。
【０００８】
終了時刻予測算出部２６は、平均テスト時間格納部２２に格納されている平均テスト時間と測定ＬＳＩ計数部２５で計数されるテストしなければならない測定ＬＳＩの残数に基づき、現在テスト中のウェハ４０上に形成されている全てのＬＳＩの測定が終了する時刻を予測算出し、操作端末１０の表示画面に表示する。
【０００９】
テスト時間累積部２７は、個々のＬＳＩに対するテストを行うのに要したテスト時間を逐次累積して現在テスト中のウェハ４０上に形成されている全てのＬＳＩに対するテスト時間の総和を求め、次のウェハのテストにおける平均テスト時間の算出に用いる。
【００１０】
このような構成によれば、平均テスト時間格納部２２にはウェハ４０上に形成されている１個のＬＳＩの測定に要する平均時間が予め格納され、測定ＬＳＩ計数部２５はテストしなければならない測定ＬＳＩの残数を逐次計数しているので、終了時刻予測算出部２６はウェハ４０上に形成されている全てのＬＳＩの測定が終了する時刻を予測算出できる。
【００１１】
測定作業者は、終了予測時刻から逆算して被測定対象物としてテストヘッド３０に載置されるウェハの交換準備を行うことができ、先のウェハに対するテストが終了してから次の新しいウェハに交換されてテストが再開されるまでのテスタのテスト休止時間を最小限にして、テスト実行稼働率を高めることができる。
【００１２】
特許文献１には、１台のテスタと２台のプロービング装置を組み合わせて並列測定を行うのにあたり、終了時刻を予測することによってテスタの稼働率を高めるように構成された半導体装置用テスト装置とテスト方法が記載されている。
【００１３】
【特許文献１】特開平８−３２７６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ウェハ４０上に形成されている全てのＬＳＩの測定時間が平均テスト時間格納部２２に格納されている平均時間に基づいて推移していれば、終了予測時刻に基づいて次のウェハ交換を行うことにより、テスタのテスト休止時間を最小限にしてテスト実行稼働率を高めることができる。
【００１５】
しかし、一般的には、ウェハ上に形成されているＬＳＩにはフェイルしているものが含まれていることから、全てのＬＳＩの測定が正常に終了することはなく、終了予測時刻と一致しないことが多い。
【００１６】
そして、あるウェハ４０の測定が早めに終了して次のウェハの装着が遅れると、テスタのテスト休止時間が長くなり、テスタの稼働率が下がることになる。これに対し、ウェハ４０の測定が予定時刻を過ぎても終了しないと、作業者の待機時間が発生してしまう。
【００１７】
また、特許文献１に記載されている技術の場合、終了予測時刻はウェハ単位での平均となるが、前述のようにウェハ上に形成されているＬＳＩにはフェイルしているものが含まれていることが多い。ＬＳＩがフェイルするとテスト時間は短くなるので、フェイルしているＬＳＩを含むウェハ単位での平均終了予測時刻は精度の低いものになってしまう。
【００１８】
本発明は、このような従来の問題点に着目したものであり、その目的は、高精度でウェハ単位でのテスト終了時刻予測を行うことにより稼働率を高めることができるＬＳＩテスタおよびテストシステムを提供することにある。
【課題を解決するための手段】
【００１９】
このような課題を達成する請求項１の発明は、ウェハ上に形成されている個々のＬＳＩのテストを行うＬＳＩテスタであって、全てのＬＳＩの測定が終了する時刻を個々のＬＳＩのテストが終了するごとにリアルタイムに予測算出するように構成されたことを特徴とする。
【００２０】
請求項２の発明は、ウェハ上に形成されている個々のＬＳＩのテストを行うＬＳＩテスタであって、個々のＬＳＩのテスト時間を測定する手段と、個々のＬＳＩのテスト結果に対する良否判定を行う手段と、テストされたＬＳＩの良品数を計数する手段と、良品と判定されたＬＳＩの正常テスト時間の累積値を求める手段と、正常テスト時間の累積値と良品ＬＳＩの計数値に基づき正常テスト時間の平均値を求める手段と、正常テスト時間の平均値とテストしなければならない測定ＬＳＩの残数に基づき現在テスト中のウェハ上に形成されている全てのＬＳＩの測定が終了する時刻を予測算出する手段、を有することを特徴とする。
【００２１】
請求項３の発明は、ウェハ上に形成されている個々のＬＳＩのテストを行う複数のＬＳＩテスタが、ネットワークを介して統合端末ＴＣに接続されたテストシステムであって、前記ＬＳＩテスタは、全てのＬＳＩの測定が終了する時刻を個々のＬＳＩのテストが終了するごとにリアルタイムに予測算出するように構成されていることを特徴とする。
【００２２】
請求項４の発明は、ウェハ上に形成されている個々のＬＳＩのテストを行う複数のＬＳＩテスタが、ネットワークを介して統合端末ＴＣに接続されたテストシステムであって、前記ＬＳＩテスタは、個々のＬＳＩのテスト時間を測定する手段と、個々のＬＳＩのテスト結果に対する良否判定を行う手段と、テストされたＬＳＩの良品数を計数する手段と、良品と判定されたＬＳＩの正常テスト時間の累積値を求める手段と、正常テスト時間の累積値と良品ＬＳＩの計数値に基づき正常テスト時間の平均値を求める手段と、正常テスト時間の平均値とテストしなければならない測定ＬＳＩの残数に基づき現在テスト中のウェハ上に形成されている全てのＬＳＩの測定が終了する時刻を予測算出する手段、を有することを特徴とする。
【発明の効果】
【００２３】
これらにより、高精度にリアルタイムでウェハ単位でのテスト終了時刻予測を行うことができ、ＬＳＩテスタおよびテストシステムの稼働率を高めることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明について、図面を用いて説明する。図１は本発明の具体例を示す構成図であって、図４と共通する部分には同一の符号を付けている。図１の構成では、図４の構成における平均テスト時間格納部２２とテスト時間累積部２７に代えて、正常テスト時間累積部２８と、正常テスト時間平均部２９を設けている。
【００２５】
正常テスト時間累積部２８は、個々のＬＳＩに対するテストのうち、テスト結果が良品と判定されたＬＳＩのテストを行うのに要したテスト時間を、テスト良否判定部２４で個々のＬＳＩに対するテストの良否判定が行われるタイミングごとに逐次累積格納し、終了時刻予測算出部２６で行われる現在テスト中のウェハ４０上に形成されている全てのＬＳＩの測定が終了する時刻の予測算出に反映させる。
【００２６】
正常テスト時間平均部２９は、正常テスト時間累積部２８に逐次累積格納される正常テスト時間の累積値と測定ＬＳＩ計数部２５で計数された良品ＬＳＩの計数値に基づき、テスト結果が良品と判定されたＬＳＩのテストを行うのに要した良品ＬＳＩの正常テスト時間の平均値をテスト良否判定部２４で個々のＬＳＩに対するテストの良否判定が行われるタイミングごとに逐次算出する。
【００２７】
終了時刻予測算出部２６は、正常テスト時間平均部２９で逐次算出される良品ＬＳＩの正常テスト時間の平均値と測定ＬＳＩ計数部２５で計数されるテストしなければならない測定ＬＳＩの残数に基づき、現在テスト中のウェハ４０上に形成されている全てのＬＳＩの測定が終了する時刻をテスト良否判定部２４で個々のＬＳＩに対するテストの良否判定が行われるタイミングごとに逐次予測算出し、操作端末１０の表示画面に表示する。
【００２８】
図２は図１の動作の流れを説明するフローチャートである。はじめに、テスト実行部２１がウェハ４０上に形成されている個々のＬＳＩに対して所定のテストを実行するとともに、テスト時間測定部２３が個々のＬＳＩに対するテストを行うのに要するテスト時間を測定する(ＳＰ１)。
【００２９】
テスト良否判定部２４は、個々のＬＳＩに対するテストが終わるごとにテスト結果に対する良否判定を行う(ＳＰ２)。
【００３０】
テスト良否判定部２４でテスト結果が良品と判定されると、正常テスト時間累積部２８はテスト結果が良品と判定されたＬＳＩのテストを行うのに要したテスト時間を逐次累積格納し、正常テスト時間平均部２９は正常テスト時間の累積値と測定ＬＳＩ計数部２５で計数された良品ＬＳＩの計数値に基づき良品ＬＳＩのテスト時間の平均値を逐次算出する(ＳＰ３)。
【００３１】
終了時刻予測算出部２６は、正常テスト時間平均部２９で算出される良品ＬＳＩの平均テスト時間と測定ＬＳＩ計数部２５のテストしなければならない測定ＬＳＩの残数系数値に基づき、現在テスト中のウェハ４０上に形成されている全てのＬＳＩの測定が終了する時刻をテスト結果に対する良否判定ごとに逐次予測算出する(ＳＰ４)。
【００３２】
これらステップＳＰ１からステップＳＰ４までの処理を、現在テスト中のウェハ４０上に形成されている全てのＬＳＩの測定が終了するまで繰り返して実行する(ＳＰ５)。
【００３３】
テスト良否判定部２４でテスト結果が不良品と判定された場合には、ステップＳＰ２とステップＳＰ３の処理をスキップしてステップＳＰ４までジャンプする。
【００３４】
このように構成することにより、現在テスト中のウェハ４０上に形成されている全てのＬＳＩの測定が終了する時刻を良品ＬＳＩのテスト時間の平均値に基づいてリアルタイムに高精度で更新予測でき、この時刻を元にウェハ交換スケジュールを動的に組むことができることからテスタの稼働率向上が図れ、作業者の待機時間も削減できる。
【００３５】
なお、上記実施例では、ウェハ上に形成されている個々のＬＳＩのテストを行う例について説明したが、ウェハ単位で行われるＬＳＩの品種ロットの切り替えに伴うテストプログラムの変更作業の効率化についても同様な効果を得ることができる。
【００３６】
また、図３に示すように、本発明に基づく複数台のテスタＴＲ１〜ＴＲｎをネットワークを介して統合端末ＴＣに接続した状態で並行稼動させるテストシステムを構築することにより、作業者は統合端末ＴＣの表示画面上ですべてのテスタＴＲ１〜ＴＲｎの予測終了時刻を知ることができる。
【００３７】
これにより、テストシステム全体の作業準備をあらかじめ計画して行えるので、テスタ単体の部分最適にとどまることなく、テストシステム全体のテスト実行稼働率を高めることができる。
【００３８】
以上説明したように、本発明によれば、高精度でリアルタイムに終了時刻予測を行うことにより稼働率を高めることができるＬＳＩテスタおよびテストシステムが実現でき、ＬＳＩのテストコスト削減にも有効である。
【図面の簡単な説明】
【００３９】
【図１】本発明の具体例を示す構成図である。
【図２】図１の動作の流れを説明するフローチャートである。
【図３】本発明のテスタを用いたテストシステムの構成図である。
【図４】従来のＬＳＩテスタの構成例図である。
【符号の説明】
【００４０】
１０  操作端末
２０  制御部
２１  テスト実行部
２３  テスト時間測定部
２４  テスト良否判定部
２５  測定ＬＳＩ計数部
２６  終了時刻予測算出部
２８  正常テスト時間累積部
２９  正常テスト時間平均部
３０  テストヘッド
４０  ウェハ
ＴＲ１〜ＴＲｎ  テスタ
ＴＣ  統合端末
【図１】
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【図２】
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【図３】
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【図４】
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