(57)【要約】【課題】試験実行時間を短縮するとともに最大圧縮を達成可能な、システムオンチップ（ＳｏＣ；System-on Chip）チップに適用可能なデータ圧縮方法を提供する。【解決手段】データ圧縮方法は、システムオンチップ回路内の複数のコアの等価コアを取得するステップと、線形フィードバックシフトレジスタ（ＬＦＳＲ）の再シード（reseeding）を等価コアの試験データの圧縮に適用するステップと、を有する。【選択図】図４Ａ
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【特許請求の範囲】
【請求項１】
システムオンチップ回路内の複数のコアの等価コアを取得するステップと、
線形フィードバックシフトレジスタ（ＬＦＳＲ）再シードを前記等価コアの試験データの圧縮に適用するステップと、
を有するデータ圧縮方法。
【請求項２】
前記取得するステップは、前記複数のコアに対するよりも前記等価コアに対してスライススキャン当たりより多くのケアビットを有するようにすることを有する、請求項１に記載の方法。
【請求項３】
前記取得するステップは、前記複数のコアに対するよりも前記等価コアに対して複数のスキャンスライスにわたってより平坦なケアビット分布を有するようにすることを有し、これによって符号化効率を改善させる、請求項１に記載の方法。
【請求項４】
前記等価コアを取得するステップは、符号化効率を改善するように、前記線形フィードバックシフトレジスタのシードデータを試験データに展開することを有する、請求項１に記載の方法。
【請求項５】
前記線形フィードバックシフトレジスタは、前記展開されたシードを前記複数のコアに同時に入力する、請求項４に記載の方法。
【請求項６】
前記等価コアを取得するステップは、前記複数のコアを空間多重化することを有する、請求項１に記載の方法。
【請求項７】
前記線形フィードバックシフトレジスタが少なくとも１スキャンスライスを符号化することを保証できるように、前記等価コアの試験時間は、前記等価コアのどのスキャンスライスについてもケアビットの数がユーザ定義パラメータを超えないようにすることによって最適化される、請求項１に記載の方法。
【請求項８】
前記ユーザ定義パラメータで示される個数の試験チャンネルが使用される場合、前記線形フィードバックシフトレジスタの複数のシードの格納にシャドウレジスタを必要とせず、それによって前記等価コアの試験実行時間全体を最短化する、請求項７に記載の方法。
【請求項９】
前記ユーザ定義パラメータで示される個数よりも少ない試験チャンネルが使用される場合、前記線形フィードバックシフトレジスタから前記複数のコアへ新しいシードが完全に移動されるまで、前記等価コアを試験するスキャンクロックを無効にすることができる、請求項７に記載の方法。
【請求項１０】
線形フィードバックシフトレジスタ（ＬＦＳＲ）と、
前記線形フィードバックシフトレジスタの出力に入力が接続されているフェーズシフタと、
並列に設けられた少なくとも２つの知的財産コアと、
前記フェーズシフタと前記少なくとも２つの知的財産コアとの間に配置されている内部試験アクセス機構（ＴＡＭ）と、
を有し、
前記少なくとも２つの知的財産コアの等価コアが得られ、前記等価コアに対する試験データが、再シードから前記線形フィードバックシフトレジスタによって圧縮されている、
システムオンチップ試験装置。
【請求項１１】
各前記知的財産コアは、当該知的財産コアのスケジュール化された試験時間間隔に対してそれぞれの前記知的財産コアを有効化する独立した制御信号を有する、請求項１０に記載の装置。
【請求項１２】
前記少なくとも２つの知的財産コアは、試験時間と符号化効率とを同時に最適化できるように、並行して試験される、請求項１０に記載の装置。
【請求項１３】
前記等価コアは、前記少なくとも２つの知的財産コアよりもスライススキャン当たりより多くのケアビットを有する、請求項１０に記載の装置。
【請求項１４】
前記等価コアは、複数のスキャンスライスにわたって、前記少なくとも２つの知的財産コアに対するよりも、より平坦なケアビット分布を有し、それによって符号化効率を改善している、請求項１０に記載の装置。
【請求項１５】
前記等価コアは、符号化効率を改善するように、前記線形フィードバックシフトレジスタのシードデータを試験データに展開することによって得られる、請求項１０に記載の装置。
【請求項１６】
前記線形フィードバックシフトレジスタは、前記展開されたシードを前記少なくとも２つの知的財産コアに同時に入力する、請求項１５に記載の装置。
【請求項１７】
前記少なくとも２つの知的財産コアを空間多重化することによって前記等価コアが得られる、請求項１０に記載の装置。
【請求項１８】
前記線形フィードバックシフトレジスタが少なくとも１スキャンスライスを符号化することを保証できるように、前記等価コアの試験時間は、前記等価コアのどのスキャンスライスについてもケアビットの数がユーザ定義パラメータを超えないようにすることによって最適化される、請求項１０に記載の装置。
【請求項１９】
前記ユーザ定義パラメータで示される個数の試験チャンネルが使用される場合、前記線形フィードバックシフトレジスタの複数のシードの格納にシャドウレジスタを必要とせず、それによって前記等価コアの試験実行時間全体を最短化する、請求項１８に記載の装置。
【請求項２０】
前記ユーザ定義パラメータで示される個数よりも少ない試験チャンネルが使用される場合、前記線形フィードバックシフトレジスタから前記複数のコアへ新しいシードが完全に移動されるまで、前記等価コアを試験するスキャンクロックを無効にすることができる、請求項１８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、製造試験における試験データ圧縮に関し、特に、線形フィードバックシフトレジスタの再シード(reseeding)を使用するシステムオンチップ（ＳｏＣ；System-on Chip）のための試験データ圧縮方法に関する。
【０００２】
本願は、２００６年９月１２日に出願された米国仮特許出願第60/825,281号「SoC testing Approach Using LFSR Reseeding and Scan Sliced-based TAM Optimization and test Scheduling（ＬＦＳＲ再シードとスキャンスライスベースのＴＡＭ最適化とを使用するＳｏＣ試験アプローチと試験スケジューリング）」の便益を主張し、その全ての内容は、ここに、参照により取り入れられている。
【背景技術】
【０００３】
試験データ圧縮は、製造試験で広く使用されている。試験データの量と試験実行時間との両方を大きく減少させるように、非特許文献１のような現行技術による圧縮技法の中には、最大圧縮を達成するのに適している複数の試験パターンを生成するために、特別な試験生成ツールをたいていの場合に使用するものがある。スキャンチェイン(scan chain)のコンフィギュレーション（配置）も、よりよい圧縮結果のために最適化される。しかしながら、システムオンチップ（ＳｏＣ）デバイスの試験時には、通常の場合、これらの柔軟性を利用できない。これは、知的財産（ＩＰ；intellectual property）コア(core)について、特に複数のレイアウトの形態で出荷されてスキャンチェイン構成が修正できないハードコアについて、構造的な情報が入手できないものがあるためである。
【０００４】
既存の試験圧縮技法の適用が限定されたものになるという問題に加えて、内部(internal)コアへのアクセスが制限されるのが、ＳｏＣ試験における他の問題である。この制限に対応するために、ＳｏＣ試験アーキテクチャの重要な構成要素として、試験アクセス機構（ＴＡＭ；test access mechanism）と試験ラッパー(test wrapper)とが提案されている（非特許文献２）。ＴＡＭ／ラッパー構成と試験スケジューリングとをともに最適化してＳｏＣの試験実行時間を短縮するように、多くの技法が提案されている（非特許文献３）。しかしこれらの技法は、試験データ圧縮を考慮していないか、効果がより低い圧縮技法を利用しているかのいずれかである。
【０００５】
直観的には、ＳｏＣインテグレータは、試験データ圧縮、ＴＡＭ／ラッパー構成及び試験スケジューリングを統合された問題定式化に組み合わせる柔軟性を有しており、したがって、ＳｏＣ全体について試験データ量と試験実行時間とを減少させることができる。非特許文献４は、試験データ圧縮をサポートするＳｏＣに対する試験実行時間を減少させるための時間多重化技法を示している。非特許文献４に記載の技術の主な問題点は、時間多重化機構を可能にするために、余分なデータとオンチップ（チップ上）のハードウェアとが必要となることである。時間多重化機構を実装が容易な状態に維持するように、非特許文献４に記載のものでは固定長ブロックを採用しているが、これによって符号化効率が低下する。あるコアに対して最適なブロック長は、他のコアに対しては必ずしも最適ではない。非特許文献５は、圧縮用にＸＮｅｔと呼ばれる排他的論理和（ＸＯＲ）ネットワークを使用しており、これは高圧縮に対してはあまり効率的ではない。これはまた、自動試験装置（ＡＴＥ；automatic test equipment）からの２つの異なるデータストリーム（データ流れ）、すなわちデータストリームとロード制御ストリームも必要とする。
【０００６】
図１における線図１０は、非特許文献４に記載された従来技術のためのコア構成を示している。図１において、ＤＣＭＰは伸張器(decompressor)を意味し、線形フィードバックシフトレジスタ（ＬＦＳＲ；linear-feedback shift register）であってもよい。コア１、コア２、コア３及びコア４の各コアは、それ自身のデコーダ（復号器）を有している。さらに、制御データによって指定されているコアへシードデータ(seed data)１５を送るための制御ユニット１４が必要である。図２の線図２０は、４つのシードストリームがどのようにして１つのストリームにパックされるのか、すなわち、どのように複数のテスタチャネルが時間多重化されているのかを示している。図２は制御データがどのようにして定められているのかも示している。ＳｏＣ内の複数のコアは、ＬＦＳＲの再シード(reseeding)を使用して、個別に圧縮されている。複数のテスタチャネルは、必要なときにシードデータをオンチップの伸張器に転送するように、時間多重化されている。シード計算を実行するために、各コアの複数の試験パターンがまず固定長の複数のブロックに分割される。シード(seed)は、数が可変のブロックの複数のケアビット(care bit)によって構成されている複数の線形方程式を解くことによって得られる。新しいシードを生成する前に、可能な限りできるだけ多くのブロックが連結される。ＬＦＳＲデコーダがシードを一連のブロックに展開しているときには、このシードによって符号化されるすべてのブロックが生成されるまで、テスタからデータを受け取る必要はない。そのため、異なるコアに対する複数のシードストリームを１つのストリームに時間多重化（つまりパック）することができる。したがって、全試験実行時間は、時間多重化態様で複数のコアを同時に試験することによって、削減される。
【０００７】
図１に示すアーキテクチャの主な問題点は、時間多重化機構を可能にするために、余分のデータとオンチップのハードウェアとが必要となることである。時間多重化機構を実装が容易な状態に維持するように、非特許文献４に記載のものでは固定長ブロックを採用しているが、これによって符号化効率が低下する。あるコアに対して最適なブロック長は、他のコアに対しては必ずしも最適ではない。
【０００８】
図３の線図３０は、非特許文献５に記載された従来技術において用いられるＸＮｅｔアーキテクチャを示している。図４Ａに示している本発明のＬＦＳＲとフェーズシフタ（移相器）とが、シフトレジスタ（ＳＲ）３１とＸＮｅｔと呼ばれる排他的論理和（ＸＯＲ）ネットワーク３２とによって置き換えられている。データワードはスキャンスライス(scan slice)用のパターンを生成するように、ＳＲにロードされる。スキャンスライス用のパターンが多くのケアビットを有している場合、スライス用のパターンを揃えさせる(justify)データワードを見つけることができないこともある。この問題に対応するために、複数入力シフトレジスタ（ＭＩＳＲ；Multiple input shift register）に入力される複数のラッパースキャンチェイン（ＷＳＣ；wrapper scan chain）（ＷＳＣ1，ＷＳＣ2，ＷＳＣ3，ＷＳＣ4）の動作を制御するように、別個のロード制御ストリームが自動試験装置ＡＴＥから入力される。いくつかのＷＳＣに必要な値に１サイクルの間では揃えさせる(jusitify)ことができない場合には、それに対して値が揃えさせられているＷＳＣだけが新しい値をロードされ、他のＷＳＣは保留とされる。それから、前回のサイクルでロードされなかった残りのＷＳＣをロードするために他のデータワードがシフトレジスタ（ＳＲ）３１にロードされる。各ＷＳＣの動作は個別に制御されるべきであるため、ロードストリームを生成するデータは大きなものとなり得る。したがって、この方法による高圧縮は困難である。
【０００９】
本発明に関連し本明細書において引用されている、第三者による文献は以下の通りである。これらの文献は、関連する引用によって参照されている。
【非特許文献１】J. Rajski, I. Tyszer, M. Kassab, and N. Mukherjee, "Embedded Deterministic Test（決定論的埋め込み試験）," IEEE Tran. CAD, Vol. 23, pp. 776-792, May 2004
【非特許文献２】E. J. Marinissen, R. Kapur, M. Lousberg, T. McLaurin, M. Ricchetti, and Y. Zorian, "On IEEE 1500's standard for embedded core test（埋め込みコア試験のためのＩＥＥＥ１５００の標準に関して）," Journal of Electronic Testing: Theory and Application (JETTA), Vol. 18, pp. 365-383, Aug. 2002
【非特許文献３】V. Iyengar, K. Chakrabarty, and E. J. Marinissen, "Test access mechanism optimaization, test scheduling, and tester data volume reduction for System-on-Chip（システムオンチップのための試験アクセス機構最適化、試験スケジューリング、及びテスタデータ量削減）," IEEE Trans. Computers, Vol. 52, pp. 1619-1632, Dec. 2003
【非特許文献４】A. B. Kinsman, and N. Nicolici, "Time-multiplexed test data decompression architecture for core-based socs with improved utilization of tester channels（テスタチャネルの利用が改善されたコアベースＳｏＣ用時間多重化試験データ伸張アーキテクチャ）," Proc. European Test Symp., 2005, pp. 196-201
【非特許文献５】P. T. Gonciari, and B. M. Al-Hashimi, "A compression-driven test access mechanism design approach（圧縮駆動試験アクセス機構設計アプローチ）," Proc. European Test Symp., 2004, pp. 100-105
【非特許文献６】E. H. Volkerin, and S. Mitra, "Efficient seed utilization for reseeding based compression（再シードベースの圧縮のための効果的なシード利用）," Proc. VTS 2003, pp. 232-237
【発明の開示】
【発明が解決しようとする課題】
【００１０】
試験実行時間を短縮するとともに最大圧縮を達成可能な、ＳｏＣチップに適用可能な方法に対する要求がある。本発明の目的は、そのような要求を実現することにある。
【課題を解決するための手段】
【００１１】
本発明によれば、データ圧縮方法は、システムオンチップ回路内の複数のコアの等価コアを取得するステップと、線形フィードバックシフトレジスタ（ＬＦＳＲ）再シードを等価コアの試験データの圧縮に適用するステップと、を含む。好ましい実施態様では、取得するステップは、複数のコアに対するよりも等価コアに対してスライススキャン当たりより多くのケアビットを有するようにすることと、複数のコアに対するよりも等価コアに対して複数のスキャンスライスにわたってより平坦なケアビット分布を有するようにすることと、を含み、これによって符号化効率を改善させる。好ましくは、等価コアを取得するステップは、符号化効率を改善するように、線形フィードバックシフトレジスタのシードデータを試験データに展開することを含む。線形フィードバックシフトレジスタは、展開されたシードを複数のコアに同時に入力する。等価コアを取得するステップは、複数のコアを空間多重化することを有する。
【００１２】
本発明の他の様相によれば、システムオンチップ試験装置は、線形フィードバックシフトレジスタ（ＬＦＳＲ）と、線形フィードバックシフトレジスタの出力に入力が接続されているフェーズシフタと、並列に設けられた少なくとも２つの知的財産コアと、フェーズシフタと少なくとも２つのコアとの間に配置されている内部試験アクセス機構（ＴＡＭ）と、を含み、少なくとも２つのコアの等価コアが得られ、等価コアに対する試験データが、再シードから線形フィードバックシフトレジスタによって圧縮されている。好ましくは、各コアは、そのコアのスケジュール化された試験時間間隔に対してそれぞれのコアを有効化する独立した制御信号を有しており、少なくとも２つのコアは、試験時間と符号化効率とを同時に最適化できるように、並行して試験される。好ましくは、等価コアは、少なくとも２つのコアよりもスライススキャン当たりより多くのケアビットを有しており、複数のスキャンスライスにわたって、少なくとも２つのコアに対するよりも、より平坦なケアビット分布を有し、それによって符号化効率を改善している。
【００１３】
本発明のこれらの、そしてその他の利点は、以下の詳細な説明と添付と図面とを参照することによって、当業者に対して明らかになろう。
【発明を実施するための最良の形態】
【００１４】
本発明の好ましい実施形態は、試験時間とコード化効率とを同時に最適化できるように、システムオンチップ（ＳｏＣ）上の複数のコアを並行して試験するために改良された非特許文献１に記載の線形フィードバックレジスタ（ＬＦＳＲ）の再シード(reseeding)技法を採用している。図４Ａ及び図４Ｂは、本発明に基づく例示実施形態の試験アーキテクチャ４０Ａを示している。図４Ａは、本発明に基づく例示的なシステムオンチップ（ＳｏＣ）アーキテクチャを示しており、図４Ｂは、図４Ａのアーキテクチャのための例示的なシステムクロック４０Ｂを示している。
【００１５】
コアＡ、コアＢ、コアＣ及びコアＤの各々は、１つまたは２つ以上の任意の時間間隔中に試験されるように、個別にスケジューリングされている、すなわちスケジュールが設定されている。例えば、コアＡが時刻（ｔ0，ｔ1）の間に試験されるようにスケジュールされている場合、コアＡは時刻ｔ0においてデータをフェーズシフタから受け取りはじめ、時刻ｔ1の前に試験を停止する。そのため、各コアは、スケジューリングカウンタ４２Ｂに結合されており、スケジュールが設定されている複数の時間間隔にだけアクティブになる個別のＴｅｓｔ＿Ｅｎａｂｌｅ（テストイネーブル）制御信号４１Ｂを受け取らなければならない。Ｔｅｓｔ＿Ｅｎａｂｌｅ制御信号４１Ｂは、図４Ｂに示されるように、ＡＮＤ（論理積）ゲート４３Ｂによって、システムクロックとの論理積がとられる。複数のＴｅｓｔ＿Ｅｎａｂｌｅ制御信号が、複数のオンチップカウンタを使用して、同様にオンチップに保存されているスケジューリングデータにしたがって生成される。実験結果は、ほとんどの場合に１つのコアだけが１つの時間間隔に割り当てられ、スケジューリングデータの格納サイズが非常に小さなものとなることを示している。
【００１６】
コアＡ、コアＢ、コアＣ及びコアＤの各コアは、試験データ内でスキャンする必要があるときにキャプチャ出力応答とスキャンアウト出力応答とを制御するオンチップのモジュロ(modulo)カウンタ４４Ｂも有している。モジュロカウンタ４４Ｂの出力は、図４Ｂに示されるように、各コアの各スキャンセルの複数のＳｃａｎ＿Ｅｎａｂｌｅ（スキャンイネーブル）入力に接続されている。コアＡの複数のスキャンセルは、参照符号４５Ｂ1、４５Ｂ2、４５Ｂ3及び４５Ｂ4を付して示されている。線図４０Ｂを見やすくするために、コアＢ、コアＣ及びコアＤに対する複数のスキャンセルの参照符号は省略されている。モジュロカウンタ４４Ｂは、コアの複数のラッパースキャンチェインの長さだけに依存している。
【００１７】
任意の時刻またはクロック周期において、線形フィードバックシフトレジスタ（ＬＦＳＲ）は、そのシードを試験データに展開し、複数のコアに対してフェーズシフタを通して同時に入力する。シードに符号化されている複数のケアビットは、様々なコアに由来する。したがってコアは空間多重化されている。線形フィードバックシフトレジスタ（ＬＦＳＲ）から見れば、ＳｏＣは、ＳｏＣの等価コアと呼ばれるモノリシックなコアとして試験される。試験アクセス機構（ＴＡＭ）と複数の試験ラッパーとを適切な試験スケジューリングとともに注意深く構成することによって、試験時間が最短化されている等価コアを得ることができる。その後、非特許文献６に示されているＬＦＳＲ再シード技法が等価コアの試験データの圧縮に適用される。
【００１８】
空間多重化の利点は、以下のようなものである：
（１）複数のコアが並行して試験される。個別の各コアと比較すると、等価コアは、スキャンスライスあたりより多くのケアビットを有することになり、そのケアビット分布は、複数のスキャンスライスにわたってより「平坦」である。これは、コード化効率の改善に役立つ；
（２）ある複数のコアがキャプチャ中に、他の複数のコアはＬＦＳＲからデータを受け取ることができる。これは、試験実行時間を短縮するのに役立つ。
【００１９】
図５Ａ、図５Ｂ及び図５Ｃとそれらの図におけるの線図５０Ａ，５０Ｂ，５０Ｃは、２つのコアすなわちコアＡとコアＢとの等価コアが、本発明に基づいてどのようにして得られるかを示している。各行はＷＳＣを示しており、各列はスキャンスライスを示している。コアＡは、４つのＷＳＣと２つのパターンとを有しており、各パターンは４つのスキャンスライスを有している。コアＢは、３つのＷＳＣと１つのパターンを有し、このパターンは６つのスキャンスライスを有している。両方のコアは、クロックサイクル０から始まる試験に対してスケジューリングされている。クロックサイクル５において、コアＡはキャプチャモード（「Ｃ」または「キャプチャ」と記されている）にあるのに対して、コアＢはデータを受け取り続ける。等価コア５０Ｃは、７つのＷＳＣと９つのスキャンスライスとを有している。
【００２０】
言い換えれば、コアが出力応答をキャプチャするキャプチャサイクル（「Ｃ」と記されている）は、試験パターンの間に挿入されている。図５Ａ及び図５Ｂでは、どちらも、コアＡ  ５１ＡとコアＢ  ５２Ａとは時刻０から始まる試験に対してスケジューリングされている。コアＡがキャプチャしているときには、コアＢはデータを受け取り続けている。等価コアの複数のスキャンスライスにわたるケアビット分布は、コアＡとコアＢのケアビット分布よりもはるかに平坦である。
【００２１】
ＴＡＭ／試験ラッパー及び試験スケジューリングを同時に最適化する処理は、最適な等価コアを取得するために使用できる。この処理は、ＬＦＳＲが少なくとも１つのスキャンスライスをコード化するのを保証できるように、等価コアの任意のスキャンスライスに対して、ケアビットの数がユーザ定義のパラメータＳmaxを超えないことを保証する。理想的には、Ｓmax個のテスタチャネルが使用される場合、ＬＦＳＲの複数のシードを保存するためにシャドウレジスタは必要なく、試験実行時間全体が最短化される。より少ないテスタチャネルが使用される場合には、ときには、新しいシードが完全に転送されるまでスキャンクロックを無効にする必要が生じ、試験実行時間が長くなる場合がある。しかしながら、実験結果は、大きな産業用回路の場合に特に、ほとんどのシードが、次のシードを時間内に転送できるように、十分に大きな数のスキャンスライスを符号化できることを示している。符号化効率を改善するためには、ＬＦＳＲの次数をｋＳmax＋２０，ｋ＝１，２，…のように設定することができ、したがって、ＬＦＳＲは少なくともｋ個のスキャンスライスを符号化することができる。ｋ＞１の場合、テスタチャネルの理想的な数はＳmaxのままであるが、これは各シードが少なくともｋ個のスキャンスライスを符号化できるためである。提案されている処理は産業用設計に対してスケーラブル（拡張可能）である。本発明を試験する実験結果では、２．６Ｇビットの複雑な試験セットを用いるＳｏＣのスケジューリングについては、実行時間がわずか５１秒であって、データをディスクからロードするのに４１秒かかる。
【００２２】
要約すれば本発明は、試験時間と符号化効率とを同時に最適化できるように、システムオンチップ（ＳｏＣ）上の複数のコアを並行に試験するために、線形フィードバックシフトレジスタ（ＬＦＳＲ）の再シードの技法を採用している。本発明に基づくＳｏＣ試験のアプローチは、試験データ圧縮、ＴＡＭ／試験ラッパー構成、及び試験スケジューリングを統合している。ＬＦＳＲ再シード技法は、圧縮エンジンとして使用されている。ＳｏＣ上のすべてのコアは、単一のオンチップＬＦＳＲを共有する。任意のクロックサイクルにおいて、１つまたは２つ以上のコアはＬＦＳＲからデータを同時に受信することができる。ＬＦＳＲ用の複数のシードは、複数のコア用の試験キューブの複数のケアビットから計算される。全体の試験実行時間が最短化されるように、各クロックサイクルでＬＦＳＲが生成可能なケアビットの数を最大化しようとするスキャンスライスベースのスケジューリングアルゴリズムも提案している。本発明に基づくアプローチは、ハードウェアのオーバーヘッドがわずかで、展開が容易である。１つのＬＦＳＲ、１つのフェーズシフタ及び数個のカウンタだけをＳｏＣに追加する必要がある。スケジューリング処理も大きな産業用回路に対してスケーラブルである。
【００２３】
本発明について、最も実用的で好ましい例示実施形態と考えられるものにおいて、示し、説明してきた。しかし、当業者によってそれらから離れることができること、および明らかな修正が実装されるであろうことが予想される。当業者は、本明細書で明白に図示したり説明されていないが、本発明の原理を実現し、本発明の原理の精神と範囲に含まれる多くの構成と変形を考え出すことができるであろうと考えられる。
【図面の簡単な説明】
【００２４】
【図１】システムオンチップ（ＳｏＣ）内の複数のコアが線形フィードバックシフトレジスタ（ＬＦＳＲ）の再シードを使用して個別に圧縮されている、従来技術のコア構成を示す図である。
【図２】図１の構成を使用して複数のシードストリームが１つのストリームにどのようにしてパックされるか、つまり複数のテスタチャネルがどのように多重化されるかを示す図である。
【図３】従来技術における排他的論理和（ＸＯＲ）ネットワーク（Ｘｎｅｔ）アーキテクチャを示す図である。
【図４Ａ】本発明に基づくシステムオンチップ（ＳｏＣ）アーキテクチャを示すブロック図である。
【図４Ｂ】図４Ａに示されている本発明に基づくのアーキテクチャのシステムクロックを示す図である。
【図５Ａ】例示のために２つの試験パターンを有しているコアＡを示す図である。
【図５Ｂ】例示のために試験パターンを有しているコアＢを示す図である。
【図５Ｃ】図５Ａ及び図５Ｂに示した２つのコア（コアＡとコアＢ）に対する等価コアを示す図である。
【符号の説明】
【００２５】
１４    制御ユニット
１５    データ
３１    シフトレジスタ（ＳＩ）
３２    排他的論理和ネットワーク（Ｘｎｅｔ）
４１Ｂ    Ｔｅｓｔ＿Ｅｎａｂｌｅ制御信号
４２Ｂ    スケジューリングカウンタ
４３Ｂ    ＡＮＤ（論理積）ゲート
４４Ｂ    モジュロカウンタ
４５Ｂ1〜４５Ｂ4    スキャンセル
【図１】
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【図２】
2008070367.tif 000004
【図３】
2008070367.tif 000005
【図４Ａ】
2008070367.tif 000006
【図４Ｂ】
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【図５Ａ】
2008070367.tif 000008
【図５Ｂ】
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【図５Ｃ】
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