(57)【要約】【課題】ＦＵＳＩ電極を備え、歩留まり良く製造できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、ゲート長方向に所定の間隔で配置され、全体がシリサイド化されたゲート電極４１ａと、素子分離領域２上に設けられ、ゲート長方向に間隔Ｃを空けて配置され、間隔Ｂを空けてゲート電極４１ａに隣接する配線４ａとを備えている。間隔Ｂおよび間隔Ｃは間隔Ａ以下となっている。【選択図】図１
2008053599.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、
前記活性領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、金属シリサイドからなり、ゲート長方向に所定の間隔で配置されたゲート電極と、
ゲート長方向に前記ゲート電極間の最大間隔以下の間隔を空けて前記素子分離領域上に配置され、金属シリサイドからなる配線とを備えている半導体装置。
【請求項２】
前記配線同士の間隔は、前記ゲート電極のゲート長方向の最小間隔以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の側面上に設けられた第１のサイドウォールと、
前記配線の側面上に設けられた第２のサイドウォールとをさらに備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記活性領域における前記第１のサイドウォールの側方に位置する領域に形成された不純物拡散層と、
前記活性領域における前記第１のサイドウォールの下に位置する領域に前記不純物拡散層と接するように形成され、前記不純物拡散層よりも低濃度の不純物を含むエクステンション領域とをさらに備えていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された不純物拡散層と、
前記第１のサイドウォール、前記第２のサイドウォールおよび前記不純物拡散層の一部上に形成されたエッチストッパ膜と、
前記配線間および前記ゲート電極間の領域であって前記エッチストッパ膜の上に設けられ、前記エッチストッパ膜に対してエッチング選択性を有する層間絶縁膜とをさらに備えていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１のサイドウォールおよび前記第２のサイドウォールは、窒化珪素膜、酸化珪素膜、窒化珪素膜と酸化珪素膜との積層膜のうちのいずれかで構成されていることを特徴とする請求項３〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記配線と前記ゲート電極との間隔は、前記ゲート電極のゲート長方向の前記ゲート電極間の最大間隔以下であることを特徴とする請求項１〜６のうちいずれか１つに記載の半導体装置。
【請求項８】
前記不純物拡散層の上部がシリサイド化されていることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
【請求項９】
前記ゲート電極および前記配線はＮｉシリサイドまたはＰｔシリサイドで構成されていることを特徴とする請求項１〜８のうちいずれか１つに記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜はＨｆを含む酸化物で構成されていることを特徴とする請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記配線は、ダミー配線又はダミーゲート電極であることを特徴とする請求項１〜１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
半導体基板に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、
前記活性領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、金属シリサイドからなり、ゲート長方向に所定の間隔で配置されたゲート電極と、
前記ゲート電極の両側面上に設けられたサイドウォールと、
前記素子分離領域上に設けられた複数対のダミーサイドウォールとを備え、
前記各対のダミーサイドウォール間の間隔は、互いに隣接する前記ゲート電極のサイドウォール間のゲート長方向の最大間隔以下となっている半導体装置。
【請求項１３】
前記活性領域上および前記素子分離領域上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、前記一対のダミーサイドウォール内を埋める第２の層間絶縁膜とをさらに備えていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
半導体基板に素子分離領域を形成し、前記素子分離領域に囲まれた前記半導体基板からなる活性領域を形成する工程（ａ）と、
前記活性領域上にゲート絶縁膜およびゲート用シリコン膜をゲート長方向に所定の間隔で形成するとともに、前記素子分離領域上に配線用シリコン膜をゲート長方向に前記ゲート用シリコン膜間の最大間隔以下の間隔で形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上の全面に、前記ゲート用シリコン膜間の最大間隔の１／２以上の厚さの絶縁膜を形成する工程（ｃ）と、
前記絶縁膜の少なくとも一部をエッチバックして除去することにより、前記ゲート用シリコン膜の上面および前記配線用シリコン膜の上面を露出させる工程（ｄ）と、
前記半導体基板上の全面に金属膜を形成した後、前記ゲート用シリコン膜と前記金属膜とを反応させて金属シリサイドからなるゲート電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記ゲート用シリコン膜の両側面上に第１のサイドウォールを形成するとともに、前記配線用シリコン膜の両側面上に第２のサイドウォールを形成する工程（ｆ）をさらに備え、
前記工程（ｃ）で形成される前記絶縁膜の厚さを、前記第１のサイドウォール同士の最大間隔の１／２以上とすることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）は、前記ゲート用シリコン膜の上に絶縁体からなる第１の保護膜を形成するとともに、前記配線用シリコン膜の上に第２の保護膜を形成する工程を含み、
前記工程（ｄ）では、前記第１の保護膜および前記第２の保護膜は前記絶縁膜とともに除去されることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記配線用シリコン膜同士の間隔は、前記ゲート用シリコン膜同士のゲート長方向の最小間隔以上であることを特徴とする請求項１４〜１６のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｅ）は、前記配線用シリコン膜と前記金属膜とを反応させて金属シリサイドからなる配線を形成する工程を含んでいることを特徴とする請求項１４〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記配線用シリコン膜は、ダミーシリコン膜であり、
前記工程（ｄ）の後で且つ前記工程（ｅ）の前に、前記ダミーシリコン膜を除去する工程（ｇ）をさらに備えていることを特徴とする請求項１４〜１６のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｆ）の後で且つ前記工程（ｃ）の前に、前記半導体基板上の全面に前記絶縁膜に対してエッチング選択性を有するエッチストッパ膜を形成する工程（ｈ）と、
前記工程（ｄ）は、前記絶縁膜の一部および前記エッチストッパの一部を除去して前記第１の保護膜および前記第２の保護膜を露出させる工程を含み、
前記工程（ｃ）で形成される前記絶縁膜の厚さを、前記第１のサイドウォール上に設けられた前記エッチストッパ膜同士の最大間隔の１／２以上とすることを特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にＦＵＳＩ（fully silicided）ゲート電極を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化を続けるＣＭＯＳデバイスの研究開発において、ゲート電極の空乏化を防止することを目的としてメタル電極を採用するための検討が盛んに行われている。その中でも特にポリシリコン電極を完全にシリサイド化してシリサイド電極とするＦＵＳＩ（fully silicided）ゲート電極が提案されている。
【０００３】
例えば、T.Aoyama et al., IEDM2004,95(2004)（非特許文献１）に記載された製造法では、ポリシリコン電極上にＳｉ３Ｎ４膜、ＳｉＯ２膜を形成後、当該ＳｉＯ２膜をＣＭＰ（化学的機械的研磨）で平坦化してＳｉ３Ｎ４膜を露出する。その後、Ｓｉ３Ｎ４膜をＲＩＥ(Reactive ion etching)でエッチングすることによりポリシリコン電極表面を露出させるプロセスが提案されている。
【０００４】
上記の製造方法を、図１０の平面図で示すような半導体装置に適用した例を示す。以下、工程断面図を用いて従来技術を説明する。ここで、図１０は、一般的な半導体装置のゲート配線を示す平面図である。また、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）および図１３はそれぞれ従来の半導体装置の製造方法を示す断面図である。
【０００５】
まず、図１１（ａ）に示すように、半導体基板１０１に素子分離領域１０２を形成し、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域１００を形成する。その後、活性領域１００上に、ゲート絶縁膜１０３ａおよびポリシリコンよりなるゲート用シリコン膜１０４ａを形成すると同時に、素子分離領域１０２上にゲート絶縁膜１０３ｂおよび配線用シリコン膜１０４ｂを形成する。その後、エクステンション領域１０６を半導体基板１０１のうちゲート用シリコン膜１０４ａの側方に位置する活性領域１００に形成してから、サイドウォール１０８ａ、１０８ｂを同時に形成する。その後、半導体基板１０１のうちゲート電極１０４ａおよびサイドウォール１０８ａの両側方に位置する活性領域１００に不純物拡散層（ソース領域およびドレイン領域）１０７を形成する。
【０００６】
次に、図１１（ｂ）に示すように、Ｓｉ３Ｎ４膜１２０を半導体基板１０１上の全面に形成後、層間絶縁膜としてＳｉＯ２膜１０９を形成する。
【０００７】
次に、図１２（ａ）に示すように、ＳｉＯ２膜１０９をＣＭＰにより平坦化しつつ研磨することにより、配線用シリコン膜１０４ｂ上のＳｉ３Ｎ４膜１２０を露出させる。しかし、この時、半導体基板１０１上には素子分離領域１０２と活性領域１００の間の段差１３０が存在するため、活性領域上におけるゲート用シリコン膜１０４ａ上のＳｉ３Ｎ４膜１２０と素子分離領域１０２上における配線用シリコン膜１０４ｂ上のＳｉ３Ｎ４膜１２０を同時に露出させることは、大変困難となる。
【０００８】
例えば、図１２（ｂ）に示すように、ゲート用シリコン膜１０４ａ上のＳｉ３Ｎ４膜１２０を露出させようとすると、配線用シリコン膜１０ｂ上のＳｉ３Ｎ４は研磨により消失し、配線用シリコン膜１０４ｂの一部まで研磨してしまう。
【０００９】
また、図１１（ａ）に示すように、ゲート用シリコン膜１０４ａの間隔Ａ、ゲート用シリコン膜１０４ａと配線用シリコン膜１０４ｂの間隔Ｂ及び配線用シリコン膜１０４ｂの間隔Ｃがばらばらで、特に配線用シリコン膜１０４ｂの間隔Ｃが大きな場合、ＣＭＰにより平坦化を行うためには、ＳｉＯ２膜１０９はより厚く形成した後、ＣＭＰを行ってより多量のＳｉＯ２膜１０９を研磨する必要があり、成膜時の膜厚ばらつき及びＣＭＰの研磨量ばらつきが増大する。その結果、図１３に示すように、ゲート用シリコン膜１０４ａの一部も研磨してしまう可能性も増大する。
【非特許文献１】T.Aoyama et al., IEDM2004,95(2004)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のようなゲート用シリコン膜や配線用シリコン膜の膜厚のばらつきは、後にゲート用シリコン膜や配線用シリコン膜をフルシリサイド化する際のシリサイド組成のばらつきの原因となり、安定した歩留まりを得ることが困難となる。
【００１１】
従って、本発明は、ゲート用シリコン膜や配線用シリコン膜のフルシリサイド化を行う前に、シリコン膜厚のばらつきを容易に低減でき、安定した歩留まりを得られる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の半導体装置は、半導体基板に形成された素子分離領域と、前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、金属シリサイドからなり、ゲート長方向に所定の間隔で配置されたゲート電極と、ゲート長方向に前記ゲート電極間の最大間隔以下の間隔を空けて前記素子分離領域上に配置され、金属シリサイドからなる配線とを備えている。
【００１３】
この構成によれば、素子分離領域上に設けられた配線のゲート長方向の間隔を、ゲート電極の最大間隔以下としているので、層間絶縁膜の形成時にゲート電極の最大間隔の１／２以上の厚さで絶縁膜を形成することでゲート電極および配線を埋め込むことができる。そのため、素子分離領域と半導体基板との間に段差がある場合でも、配線が設定値よりも薄くなる等の不具合を生じることがなくなる。そのため、本発明の半導体装置は、高品質で且つ歩留まりよく製造することが可能となっている。なお、ここで言う配線とは、隣接するトランジスタのゲート電極に接続された配線、ダミー配線、あるいはダミーゲート電極などを含むものである。
【００１４】
また、前記配線同士の間隔は、前記ゲート電極のゲート長方向の最小間隔以上であることが好ましい。
【００１５】
前記ゲート電極の側面上に設けられた第１のサイドウォールと、前記配線の側面上に設けられた第２のサイドウォールとをさらに備えていてもよい。
【００１６】
本発明の第２の半導体装置は、半導体基板に形成された素子分離領域と、前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、金属シリサイドからなり、ゲート長方向に所定の間隔で配置されたゲート電極と、前記ゲート電極の両側面上に設けられたサイドウォールと、前記素子分離領域上に設けられた複数対のダミーサイドウォールとを備え、前記各対のダミーサイドウォール間の間隔は、互いに隣接する前記ゲート電極のサイドウォール間のゲート長方向の最大間隔以下となっている。
【００１７】
この構成によれば、歩留まり良く製造することができる上、ダミーサイドウォールが形成する溝内の配線が除去されているので、この配線を介したショート不良などの発生を抑えることができる。
【００１８】
本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成し、前記素子分離領域に囲まれた前記半導体基板からなる活性領域を形成する工程（ａ）と、前記活性領域上にゲート絶縁膜およびゲート用シリコン膜をゲート長方向に所定の間隔で形成するとともに、前記素子分離領域上に配線用シリコン膜をゲート長方向に前記ゲート用シリコン膜間の最大間隔以下の間隔で形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板上の全面に、前記ゲート用シリコン膜間の最大間隔の１／２以上の厚さの絶縁膜を形成する工程（ｃ）と、前記絶縁膜の少なくとも一部をエッチバックして除去することにより、前記ゲート用シリコン膜の上面および前記配線用シリコン膜の上面を露出させる工程（ｄ）と、前記半導体基板上の全面に金属膜を形成した後、前記ゲート用シリコン膜と前記金属膜とを反応させて金属シリサイドからなるゲート電極を形成する工程（ｅ）とを備えている。
【００１９】
この方法によれば、素子分離領域上の配線用シリコン膜の間隔を規定することにより、工程（ｂ）で形成する絶縁膜の厚みの最小値を規定することができる。そのため、絶縁膜を必要以上に厚くすることがなくなり、絶縁膜の厚みがばらつくのを抑えることができる。また、絶縁膜の形成後にエッチバックを行うことによって、配線またはダミーゲート電極の厚みを減らすことなくゲート電極および配線またはダミーゲート電極を露出させることができるようになる。このため、この方法によれば、従来よりも信頼性の高い半導体装置を高い歩留まりで製造することが可能となる。
【発明の効果】
【００２０】
本発明に係る半導体装置及びその製造方法によると、ゲート電極上に形成する層間絶縁膜は、所定の間隔で配置されたゲート電極、配線、ダミーゲート電極の間を埋め込むに必要な最小限の膜厚を成膜するだけでよい。また、ゲート電極の上面を露出させるための層間絶縁膜のエッチバックにはドライエッチングの終点検出を使用することで、活性領域と素子分離領域の段差を気にすることなく、確実にゲート電極上面を露出させることが可能となる。従って、ゲート電極および配線またはダミーゲート電極の膜厚ばらつきを増大させるおそれがないため、後にゲート電極および配線等のフルシリサイド化の安定性を高めて、高い歩留まりを得ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す平面図である。同図に示すように、本実施形態の半導体装置の特徴の１つは、活性領域５０上に形成されたシリサイドゲート電極４１ａ同士がゲート長方向の最大間隔Ａで配置されており、素子分離領域２上に形成されたシリサイド配線４１ｂ同士が間隔Ｃで配置されており、シリサイドゲート電極４１ａとシリサイド配線４１ｂが、間隔Ｂで配置されていることにある。この間隔Ｂ及びＣは、間隔Ａ以下に設定されている。また、シリサイド配線４１ｂ同士の間隔Ｃは、シリサイドゲート電極４１ａ同士のゲート長方向の最小間隔以上である。例えば、間隔Ａは２６０ｎｍ、間隔Ｂ及び間隔Ｃは１６０ｎｍである。なお、本明細書において、「シリサイドゲート電極」とは、活性領域上に形成されたフルシリサイド化されたゲート電極を意味し、また、「シリサイド配線」とは素子分離領域上に形成されたフルシリサイド化された配線を意味する。そして、このシリサイド配線は、隣接するトランジスタのゲート電極に接続された配線、ダミー配線、又はダミーゲート電極を含むものとする。
【００２２】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２３】
図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４は、本実施形態の半導体装置の製造方法を示す断面図である。これらの図に示す断面は、図１におけるII-II断面である。
【００２４】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１に形成された溝内に絶縁膜を埋め込むことで素子分離領域２を形成後、ウエル形成、チャネルストップ、チャネルドーピング等のためのイオン注入を半導体基板１に行う。これにより、素子分離領域２に囲まれた半導体基板１からなる活性領域５０を形成される。その後、半導体基板１上に厚さ約３ｎｍのシリコン酸窒化膜からなる絶縁膜及び厚さ１００ｎｍのポリシリコン膜及び、厚さ７０ｎｍのＨＴＯ（High Temperature Oxide)膜を順次形成し、フォトリソグラフィー及びエッチングによりＨＴＯ膜、ポリシリコン膜及び絶縁膜を順次パターニングする。これにより、活性領域５０上には、ゲート絶縁膜３ａと、ゲート絶縁膜３ａ上に形成されたゲート用シリコン膜４ａと、ゲート用シリコン膜４ａ上に形成されたＨＴＯなどからなる保護膜５ａとを形成する。また、素子分離領域２上には、ゲート絶縁膜３ｂと、ゲート絶縁膜３ｂ上に形成された配線用シリコン膜４ｂと、配線用シリコン膜４ｂ上に形成された保護膜５ｂとを形成する。なお、ゲート絶縁膜３ｂは必ずしも形成する必要はない。このとき、活性領域５０上に形成されたゲート用シリコン膜４ａ同士がゲート長方向の最大間隔Ａで配置されており、素子分離領域２上に形成された配線用シリコン膜４ｂ同士が間隔Ｃで配置されており、ゲート用シリコン膜４ａと配線用シリコン膜４ｂが、間隔Ｂで配置されている。ここで、間隔Ａ、Ｂ、Ｃはそれぞれ２６０ｎｍ、１６０ｎｍ、１６０ｎｍとなる。
【００２５】
次に、イオン注入によりエクステンション領域６を半導体基板１のうちゲート用シリコン膜４ａの両側方に位置する活性領域５０に形成する。その後、ゲート用シリコン膜４ａの側面上にサイドウォール８ａを形成するとともに、配線用シリコン膜４ｂの側面上にサイドウォール８ｂを形成する。なお、サイドウォール８ａ、８ｂは、例えば厚さ１０ｎｍのＮＳＧ（Non doped Silicate Glass）膜と厚さ４０ｎｍのＳｉ３Ｎ４膜からなる積層膜で形成する。ここで、サイドウォール８ａ、８ｂ形成後における各サイドウォール間の間隔Ａ１、Ｂ１、Ｃ１は、それぞれ１６０ｎｍ、６０ｎｍ、６０ｎｍとなる。
【００２６】
次に、イオン注入により不純物拡散領域（ソース・ドレイン領域）７を半導体基板１のうちゲート用シリコン膜４ａ及びサイドウォール８ａの両側方に位置する活性領域５０に形成する。
【００２７】
次に、図２（ｂ）に示すように、半導体基板１上の全面に、厚さ１００ｎｍのＮＳＧ膜からなる絶縁膜９を形成する。ここで、絶縁膜９の厚さは、ゲート用シリコン膜４ａの側面上に形成されたサイドウォール８ａ同士の間隔Ａ１の１／２以上となっている。配線用シリコン膜４ｂの側面上に形成されたサイドウォール８ｂ同士の間隔Ｃ１およびサイドウォール８ａとサイドウォール８ｂとの間隔Ｂ１は共に間隔Ａ１以下となっているので、上述の厚さで絶縁膜９を堆積することにより、ゲート用シリコン膜４ａ同士間、配線用シリコン膜４ｂ同士間、及びゲート用シリコン膜４ａと配線用シリコン膜４ｂの間を全て埋め込むことができる。
【００２８】
次に、図３（ａ）に示すように、保護膜５ａ、５ｂをドライエッチングにより除去し、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの上面を露出させる。この時、絶縁膜９の一部も除去されるが、ゲート用シリコン膜４ａおよび配線用シリコン膜４ｂの上面が露出した状態でも、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの間には絶縁膜９が残存しており、半導体基板１の上面が露出することはない。
【００２９】
次に、図３（ｂ）に示すように、半導体基板１上の全面に、例えば厚さ６０ｎｍのＮｉ膜をスパッタ法などにより形成後、３４０℃で高速熱処理を行ってゲート用シリコン膜４ａおよび配線用シリコン膜４ｂの全体をシリサイド化する。その後、未反応のＮｉを選択的に除去してから５２０℃で半導体基板１を高速熱処理する。本工程により、厚さ約１１０ｎｍのＮｉシリサイドからなるシリサイドゲート電極４１ａ及びシリサイド配線４１ｂを形成する。
【００３０】
その後、図４に示すように、厚さ６００ｎｍのＮＳＧ膜からなる絶縁膜１０を成膜後、当該絶縁膜１０をＣＭＰにより平坦化することにより、絶縁膜９及び絶縁膜１０からなる層間絶縁膜を形成する。次に、絶縁膜９および絶縁膜１０を貫通し、不純物拡散領域７に電気的に接続するタングステン（Ｗ）からなるプラグ１１を形成する。以降順次上層の配線を形成することで、Ｎｉシリサイドからなるシリサイドゲート電極４１ａ及びＮｉシリサイドからなるシリサイド配線４１ｂを有する半導体装置を安定して製造することができる。
【００３１】
以上の方法によれば、配線用シリコン膜４ｂ同士の間隔Ｃをゲート用シリコン膜４ａ同士の最大間隔Ａ以下にしているので、図３（ａ）に示す工程で、素子分離領域２と活性領域５０との段差に関わらず、ばらつきが少なくかつ確実にゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの上面を露出させることができる。その結果、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの膜厚のばらつきを抑制でき、後のシリサイド化の工程で安定したシリサイドを形成することができるため、高い歩留まりで半導体装置を製造することが可能となる。
【００３２】
なお、本実施形態ではゲート用シリコン膜４ａおよび配線用シリコン膜４ｂを構成するポリシリコンの膜厚が１００ｎｍであるのに対してＮｉ膜厚を６０ｎｍに設定しているため、ゲート絶縁膜界面付近に生成されるＮｉシリサイドはＮｉＳｉとなるが、ポリシリコン膜とＮｉ膜との膜厚比を変えることによりＮｉシリサイドの組成を変化させることができる。例えば、ポリシリコンをエッチバック等により薄膜化することで、ＮｉリッチなＮｉシリサイド電極の形成が可能となる。
【００３３】
なお、本実施形態では素子分離領域２上にシリサイド配線４１ｂを形成する例を示したが、シリサイド配線４１ｂに代えてダミーゲート電極が設けられていてもよい。
【００３４】
また、本実施形態ではゲート用シリコン膜４ａおよび配線用シリコン膜４ｂをＮｉによってシリサイド化する例を示したが、Ｐｔ（白金）など、これ以外の金属によってシリサイド化してもよい。
【００３５】
また、本実施形態の半導体装置においてゲート絶縁膜はシリコン酸化物により構成されている例を示したが、ゲート絶縁膜はＨｆＯ２やＨｆＳｉＯＮなどの金属酸化物からなる高誘電体膜やこれ以外の絶縁体により構成されていてもよい。
【００３６】
なお、サイドウォール８ａ、８ｂは、ＮＳＧ膜とＳｉ３Ｎ４膜からなる積層膜に限らず、窒化膜あるいは酸化膜からなる単層の絶縁膜で構成されていてもよい。また、ゲート用シリコン膜４ａとサイドウォール８ａの間にオフセットスペーサを形成してもよい。
【００３７】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置を示す断面図である。本実施形態の半導体装置が第１の実施形態に係る半導体装置と異なるのは、素子分離領域２上にシリサイド配線４１ｂが設けられず、ダミーサイドウォール８ｃのみが形成されている点である。
【００３８】
すなわち、本実施形態の半導体装置は、活性領域５０上に形成されたシリサイドゲート電極４１ａの側面に形成されているサイドウォール８ａ同士はゲート長方向の最大間隔Ａ１で配置されており、素子分離領域２上に形成されたダミーサイドウォール８ｃ同士は間隔Ｃ１で配置されており、前記サイドウォール８ａとダミーサイドウォール８ｃは、間隔Ｂ１で配置されている。この間隔Ｂ１及びＣ１は、間隔Ａ１以下に設定されている。また、間隔Ｃ１はサイドウォール８ａ同士のゲート長方向の最小間隔以上となっている。例えば、Ａ１は１６０ｎｍ、Ｂ１及びＣ１は６０ｎｍである。
【００３９】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００４０】
図６（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法の一部を示す断面図である。
【００４１】
まず、図６（ａ）に示す工程では、第１の実施形態で説明した図３（ａ）に示す工程と同様の手順によって、ポリシリコンからなるゲート用シリコン膜４ａ及びポリシリコンからなるダミーシリコン膜４ｃの上面を露出させる。
【００４２】
その後、図６（ｂ）に示すように、ゲート用シリコン膜４ａ上をｐ覆い、ダミーシリコン膜４ｃの上方が開口したレジストパターン１３をマスクとして、ダミーシリコン膜４ｃを選択的に除去する。このとき、ゲート絶縁膜３ｂは必ずしも残存させる必要はなく除去してもよい。次に、第１の実施形態で説明したのと同様の手順によって、ゲート用シリコン膜４ａをシリサイド化する。その後、絶縁膜１０やプラグ１１などを形成することにより、図５で示すような素子分離領域２上にダミーサイドウォール８ｃを備えた半導体装置を形成することができる。
【００４３】
この方法によれば、素子分離領域２上に導電体よりなるダミーゲート電極は形成されず、ダミーシリコン膜４ｃが除去されたダミーサイドウォール８ｃの隙間も絶縁膜１０で埋め込まれるため、導電性のパーティクル等によるダミーゲート電極を介したショート不良を回避でき、半導体装置の歩留まりをさらに向上させることができる。
【００４４】
また、第１および第２の実施形態では、拡散層のシリサイド化工程についてはその説明を省略しているが、必要に応じて、例えば図２（ａ）に示す工程の後に不純物拡散領域７の上部をシリサイド化することにより、コンタクト抵抗を低減し、半導体装置の動作の高速化を図ることもできる。
【００４５】
なお、図６（ｂ）に示す工程の後に、ダミーサイドウォール８ｃによって形成される溝に金属膜を埋め込むことによって、金属配線を有する半導体装置を作製することもできる。この方法によれば、熱処理を経ることなく金属配線を形成することができる。
【００４６】
（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態に係る半導体装置にエッチストッパ膜であるＳｉ３Ｎ４膜を加えた半導体装置の製造方法を説明する。なお、以下では、既述の工程についての説明を省略し、本実施形態の方法の特徴のみを説明する。
【００４７】
図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００４８】
まず、図２（ａ）に示すように、第１の実施形態で説明した工程によって半導体基板１上にサイドウォール８ａを側面上に有するポリシリコンからなるゲート用シリコン膜４ａと、サイドウォール８ｂを側面上に有するポリシリコンからなる配線用シリコン膜４ｂとを形成する。
【００４９】
次に、図７（ａ）に示すように、例えば厚さが２０ｎｍのＳｉ３Ｎ４膜２０を半導体基板１上の全面に形成する。その後のサイドウォール８ａ上のＳｉ３Ｎ４膜２０同士の間隔Ａ２、サイドウォール８ａ上のＳｉ３Ｎ４膜２０とサイドウォール８ｂ上のＳｉ３Ｎ４膜２０との間隔Ｂ２、サイドウォール８ｂ上のＳｉ３Ｎ４膜２０同士の間隔Ｃ２は、それぞれ１２０ｎｍ、２０ｎｍ、２０ｎｍとなる。
【００５０】
次に、図７（ｂ）に示すように、半導体基板１上の全面に、ＣＶＤ法などにより例えば厚さ１００ｎｍのＮＳＧ膜からなる絶縁膜９を形成し、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの間を完全に埋め込む。ここで、絶縁膜９の厚みは、サイドウォール８ａ上のＳｉ３Ｎ４膜２０同士の最大間隔Ａ２の１／２以上あればよい。
【００５１】
次に、図８（ａ）に示すように、絶縁膜９をエッチバックすることによりＳｉ３Ｎ４膜２０のうち、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの上方に位置する部分の上面を露出させる。この時、絶縁膜９のエッチング条件ではＳｉ３Ｎ４膜２０はほとんどエッチングされないので、Ｓｉ３Ｎ４膜２０が露出する際の終点検出が可能である。このため、本工程では、制御性の良いエッチバックが実現できる。
【００５２】
次に、図８（ｂ）に示すように、Ｓｉ３Ｎ４膜２０の露出部分をドライエッチングにより選択的に除去し、保護膜５ａ、５ｂを露出させる。この際には絶縁膜９はほとんど除去されない。
【００５３】
次に、図９（ａ）に示すように、先の工程により露出した保護膜５ａ、５ｂをエッチバックすることにより、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂの上面を露出させる。このとき、絶縁膜９の一部もエッチバックされる。
【００５４】
次に、図９（ｂ）に示すように、半導体基板１上の全面に、例えば厚さ６０ｎｍのＮｉ膜をスパッタ法などにより形成後、３４０℃で高速熱処理を行ってゲート用シリコン膜４ａ及び配線用シリコン膜４ｂをシリサイド化する。その後、未反応のＮｉを選択的に除去してから５２０℃で半導体装置を高速熱処理する。本工程により、厚さ約１１０ｎｍのＮｉシリサイドからなるシリサイドゲート電極４１ａ及びシリサイド配線４１ｂを形成する。その後、図４と同様な工程によって、ＮＳＧ膜からなる絶縁膜を形成してからプラグおよび上層配線などを形成することにより、半導体装置を製造する。
【００５５】
本実施形態の方法によれば、層間絶縁膜である絶縁膜９の下にＳｉ３Ｎ４膜２０を設けることで、絶縁膜９をエッチングする際の終点検出精度を高めることが可能となり、更なる歩留まり改善が可能となる。
【００５６】
なお、本実施形態では、露出したＳｉ３Ｎ４膜２０の選択除去にはドライエッチングを用いる例を示したが、極少量のＣＭＰ処理によりＳｉ３Ｎ４膜２０を除去してもよい。
【００５７】
また、本実施形態の方法では、保護膜５ａ、５ｂの除去時に絶縁膜９の一部をエッチバックする例を示したが、絶縁膜９を全て除去することで、残存するＳｉ３Ｎ４膜２０を全て露出させてもよい。この場合、ゲート用シリコン膜４ａ及び配線用シリコン膜４ｂのフルシリサイド化後に半導体基板１上の全面にＳｉ３Ｎ４膜からなるエッチングストッパ膜を成膜することで、後にコンタクトプラグを形成するためのエッチングを行う際のエッチングストッパ膜をシリサイド化されたゲート電極の上面にも形成することが可能になり、コンタクトプラグを形成する際のエッチングの制御性を高めることが可能になる。
【産業上の利用可能性】
【００５８】
以上で説明したように、本発明は、はいわゆるＦＵＳＩゲート電極を備えた半導体装置全般に利用することができ、ばらつきの少ない高歩留まりのシステムＬＳＩの製造に有用である。  
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図７】（ａ）、（ｂ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）、（ｂ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）、（ｂ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】（ａ）、（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
【図１２】（ａ）、（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
【図１３】（ａ）、（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６０】
１        半導体基板
２        素子分離領域
３ａ、３ｂ      ゲート絶縁膜
４ａ      ゲート用シリコン膜
４ｂ      配線用シリコン膜
４ｃ      ダミーシリコン膜
５ａ、５ｂ      保護膜
６        エクステンション領域
７        不純物拡散領域
８ａ、８ｂ      サイドウォール
８ｃ      ダミーサイドウォール
９、１０        絶縁膜
１１      プラグ
２０      Ｓｉ３Ｎ４膜
４１ａ    シリサイドゲート電極
４１ｂ    シリサイド配線
５０      活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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