(57)【要約】【課題】パターンの疎密差に起因したエッチング加工の差を低減する。【解決手段】メモリセル領域および周辺回路領域の各トランジスタのゲート電極Ｇ、ＧＰは、シリコン基板１に、ゲート絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を順次積層して構成される。ゲート加工時には、その上部にハードマスクとしてシリコン窒化膜８を積層し、ドライエッチングで、上記の各層をエッチングして掘り下げる。このとき、多結晶シリコン膜７、５をエッチングする場合に、半導体基板の温度を５０℃以上にし、メインガスとして臭化水素（ＨＢｒ）ガスを、添加ガスとしてフルオロメタン系ガスであるフッ化メチル（ＣＨ３Ｆ）、フッ化メチレン（ＣＨ２Ｆ２）、３フッ化メタン（ＣＨＦ３）、４フッ化炭素（ＣＦ４）の４種類のガスのいずれかを用いることで疎密差に起因したエッチング加工の差を低減する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して多結晶シリコン膜が形成される半導体装置に対して前記多結晶シリコン膜の上にエッチング加工用のハードマスク材を形成して疎な部分と密な部分とを有するパターンを形成する工程と、
エッチング加工用のチャンバー内にて前記半導体基板の温度を５０℃以上にし、かつ、前記チャンバー内に臭化水素含有ガスおよびフルオロメタン系ガスをエッチングガスとして供給し、前記チャンバー内にプラズマを形成し、前記パターンにしたがって前記多結晶シリコン膜をエッチングする工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記フルオロメタン系ガスが、３フッ化メタン、フッ化メチレン、フッ化メチルのいずれかであるときには、臭化水素含有ガスに対する流量比が１０〜３０％の範囲とされていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記フルオロメタン系ガスが、４フッ化炭素であるときには、臭化水素含有ガスに対する流量比が５０〜７０％の範囲とされていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記半導体装置の多結晶シリコン膜をエッチングする工程では、パターンが密の部分においてアスペクト比が５以上で前記多結晶シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項５】
パターンが密なメモリセル領域およびパターンが疎な周辺回路領域を有する半導体基板上に絶縁膜を介して導電層を形成する工程と、
前記半導体基板の温度を５０℃以上にし、かつ、臭化水素含有ガスをメインガスとしフルオロメタン系ガスを添加ガスとするエッチングガスを用いて前記メモリセル領域および前記周辺回路領域の前記導電層を同時にエッチングし、前記メモリセル領域でアスペクト比５以上のゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の多結晶シリコン膜がパターンの疎な部分と密な部分とを有する構成の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に多結晶シリコン膜を備えた半導体装置において、その多結晶シリコン膜を含む層を微細なパターンに加工する場合に、例えば、特許文献１に示すように、ＲＩＥ（reactive ion etching）法により臭化水素（ＨＢｒ）を主体として塩素（Ｃｌ２）や酸素（Ｏ２）などを含むガスを用いて行なっている。エッチングに用いるガスとしては、上記した塩素（Ｃｌ２）や酸素（Ｏ２）の他に窒素（Ｎ２）などを添加することもある。
【０００３】
上記のエッチング加工は、ロジック系の回路を主体とした半導体装置においては、チップ内でのパターンの疎密の差が小さいので、疎密パターンに起因した加工差があまり大きく出ない。しかし、例えばＮＡＮＤ型フラッシュメモリ装置などの半導体装置においては、メモリセル領域および周辺回路領域に代表されるように、微細な間隔の密パターンと広い間隔の疎パターンとを備えた構成であるから、上記したＲＩＥ法によるエッチング加工では疎密差に起因した加工差が大きく出てしまうことがある。
【０００４】
すなわち、１：１のＬ／Ｓ（line and space）の密パターンが設定されたメモリセル領域と、疎パターンが形成される周辺回路領域とのエッチング加工を同時に実施する場合には、臭化シリコン（ＳｉＢｒ）を主とする堆積物（デポジション、反応生成物）の影響から、密パターンと疎パターンを同等に加工することが難しく、例えば疎パターン部分で孤立配線部の堆積物の量が多くなりエッチング深さの深い部分で太りが大きくなる傾向にあるという不具合があった。
【特許文献１】特開２００５−２６８２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体基板上に絶縁膜を介して多結晶シリコン膜を形成した半導体装置のエッチング加工において、密パターンと疎パターンが混在する場合でも、疎密パターンに起因した加工差を低減することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を介して多結晶シリコン膜が形成される半導体装置に対して前記多結晶シリコン膜の上にエッチング加工用のハードマスク材を形成して疎な部分と密な部分とを有するパターンを形成する工程と、エッチング加工用のチャンバー内にて前記半導体基板の温度を５０℃以上にし、かつ、前記チャンバー内に臭化水素含有ガスおよびフルオロメタン系ガスをエッチングガスとして供給し、前記チャンバー内にプラズマを形成し、前記パターンにしたがって前記多結晶シリコン膜をエッチングする工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明の半導体装置の製造方法によれば、半導体基板に絶縁膜を介して形成している多結晶シリコン膜に疎密を有するエッチングのパターンを形成する場合に、その疎密差に起因した加工の差を抑制して均一な加工を行なうことができるようになる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１０を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図２（ｂ）は周辺回路部の高電圧トランジスタもしくは低電圧トランジスタを示す平面図である。図２（ａ）において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極Ｇが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
図２（ｂ）において、周辺回路部に形成されるトランジスタＴｒＰは、シリコン基板１にＳＴＩ２を矩形状に活性領域３ａを残すように形成した部分に設けられている。活性領域３ａには、これを横切るようにゲート電極ＧＰが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。ソース／ドレイン領域１ｃおよびゲート電極ＧＰにはコンタクトプラグＣＰが形成されている。
【００１４】
図３（ａ）、（ｂ）は、図２中、切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図である。すなわち、活性領域３におけるゲート電極Ｇ部分を中心として示した最もパターン間隔の狭い（パターンが密な）メモリセル領域のメモリセルトランジスタＴｒｍおよびパターン間隔が広い（パターンが疎な）周辺回路部のトランジスタＴｒＰの製造工程の途中の段階の模式的な断面図であり、ゲート電極ＧおよびＧＰの形成工程の一段階を示すものである。
【００１５】
この図３（ａ）、（ｂ）において、シリコン基板１上にゲート絶縁膜としてのトンネル絶縁膜４を介して形成されたゲート電極ＧおよびＧＰは、フローティングゲート電極用の導電層である多結晶シリコン膜５、ＯＮＯ（oxide nitride oxide）膜やＮＯＮＯＮ（nitride oxide nitride oxide nitride）膜などからなる電極間絶縁膜６、コントロールゲート電極用の導電層である多結晶シリコン膜７が積層された構成となっており、この上部に加工用エッチングマスクとしてのシリコン窒化膜８が形成されている。エッチングマスクは、シリコン窒化膜８の１層で構成する場合だけでなく、例えばシリコン窒化膜／ＢＳＧ（boron silicate glass）膜／ＴＥＯＳ（tetraethyl orthosilicate）膜を積層したものと用いることもできる。
【００１６】
なお、図３（ｂ）に示しているように、ゲート電極ＧＰの電極間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。また、周辺回路部のトランジスタＴｒＰでは、メモリセルトランジスタＴｒｍのゲート絶縁膜４に対して、異なる膜厚のゲート絶縁膜４ａが形成されることがある。例えば高電圧トランジスタでは厚い膜厚のゲート絶縁膜が形成され、低電圧トランジスタではメモリセルトランジスタと同等もしくは薄い膜厚のゲート絶縁膜が形成される。
【００１７】
上記構成において、メモリセルトランジスタＴｒｍのアスペクト比は、図３（ａ）に示すように、ゲート電極Ｇ−Ｇ間の間隔Ａとゲート電極Ｇの高さＢとの比（＝Ｂ／Ａ）として示される。ここでは、実際のエッチング処理に必要とされるシリコン窒化膜８も含めた寸法で示している。高さＢは、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７およびシリコン窒化膜８の各膜厚Ｂ１〜Ｂ４の合計である。本実施形態において、密パターン部分であるメモリセルトランジスタＴｒｍのアスペクト比（Ｂ／Ａ）は５以上である。
【００１８】
また、疎密パターンの差に起因して現れる形状の差は、例えばエッチングした側壁部の傾斜角度つまりテーパー角として検証することができる。図３（ａ）、（ｂ）に示しているように、テーパー角は、多結晶シリコン５の側壁部がゲート酸化膜４の面となす角度として、ゲート電極Ｇではテーパー角α、ゲート電極ＧＰではテーパー角βとして示している。テーパー角α、βは、従来技術においては、αが大きく、βが小さくなる傾向にある。本実施形態では、両テーパー角α、β共に同程度の角度に加工することができるようになる。
【００１９】
次に、上記構成の製造工程の一例について説明する。
図４に示すように、シリコン基板１上にゲート電極Ｇ、ＧＰを形成するための各層を積層する。まず、シリコン基板１の表面上の全域にゲート絶縁膜４を形成する。ゲート絶縁膜４は、例えば熱酸化法により成膜するシリコン酸化膜でその膜厚は必要な耐圧を確保できる程度に設定されている。メモリセル領域では例えば８ｎｍ程度の膜厚で形成し、周辺回路領域ではトランジスタＴｒＰの耐圧に応じて、８ｎｍ程度の膜厚のものと３５ｎｍ程度の膜厚のものとを作り分ける。次に、ゲート絶縁膜４の表面上の全域にフローティングゲート電極となる多結晶シリコン膜５をＣＶＤ（chemical vapor deposition）法により膜厚９５ｎｍで、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加して成膜する。
【００２０】
その後、多結晶シリコン膜５上に電極間絶縁膜６をＣＶＤ法により膜厚１６ｎｍで成膜する。前述のように、電極間絶縁膜６は、ＯＮＯ膜、ＮＯＮＯＮ膜が用いられている。この電極間絶縁膜６には、メモリセル領域の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧ、周辺回路部のトランジスタＴｒＰになる領域の一部の電極間絶縁膜８を除去して開口部６ａを設け、この開口部６ａを介してフローティングゲート電極とコントロールゲート電極とが電気的に接続されるようにする。
【００２１】
次に、電極間絶縁膜６の表面全域にコントロールゲート電極用の多結晶シリコン膜７を膜厚１６５ｎｍで、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加して成膜する。その後、例えばＣＶＤ法により多結晶シリコン膜７上にハードマスク材料としてシリコン窒化膜８を成膜し、図４に示す状態を得る。
【００２２】
次に、図５に示すように、シリコン窒化膜８をエッチング加工してハードマスク８ａ、８ｂを形成する。シリコン窒化膜８の上に、フォトリソグラフィー処理によりレジストパターン（図示せず）を形成し、それをマスクとしてシリコン窒化膜８をＲＩＥ法によりエッチングし、メモリセルトランジスタ用のハードマスク８ａ、周辺回路部のトランジスタ用のハードマスク８ｂおよび図示しないトランジスタのハードマスクを形成する。
【００２３】
続いて、図６に示すように、ハードマスク８ａ、８ｂをマスクとして、導電層であるコントロールゲート電極の多結晶シリコン膜７をドライエッチングにより加工する。ここでエッチングに用いるガスは、臭化水素（ＨＢｒ）をメインガスとしてこれにフルオロメタン系（ＣＨｘＦｙ）ガスを混合している。混合ガスとしてのフルオロメタン系（ＣＨｘＦｙ）ガスは、ｘが３〜０で且つｘ＋ｙ＝４の条件を満たすガス種、すなわち、３フッ化メタン（ＣＨＦ３）、フッ化メチレン（ＣＨ２Ｆ２）、フッ化メチル（ＣＨ３Ｆ）、４フッ化炭素（ＣＦ４）の４種類のガスである。メインガスの臭化水素（ＨＢｒ）流量に対するフルオロメタン系（ＣＨｘＦｙ）ガスの混合の割合（流量比）は、ｘ＝０の時（４フッ化炭素（ＣＦ４）ガスの時）には５０〜７０％の範囲であり、その他のガスの時（３フッ化メタン（ＣＨＦ３）ガス、フッ化メチレン（ＣＨ２Ｆ２）ガス、フッ化メチル（ＣＨ３Ｆ）ガス）の時には１０〜３０％の範囲に設定される。
【００２４】
また、上記のドライエッチングでは、加工するウエハをチャンバー内のカソード（cathode）にセットして行う場合に、半導体基板の温度制御を行うことで疎密差をなくしてテーパー角α、βを大きくする。半導体基板の設定温度は、５０℃以上の範囲に設定する。この場合、混合するガス種が３フッ化メタン（ＣＨＦ３）、フッ化メチレン（ＣＨ２Ｆ２）、フッ化メチル（ＣＨ３Ｆ）ガスのいずれかもしくはそれらの混合であるときには、半導体基板の温度を、６０℃以上にする。混合するガス種が４フッ化炭素（ＣＦ４）であるときには、半導体基板の温度を、５０〜７０℃の範囲で制御する。
【００２５】
次に、図７に示すように、電極間絶縁膜６をフッ素（Ｆ）含有ガスでドライエッチング法を用いて加工する。電極間絶縁膜６の加工が終了すると、再び、多結晶シリコン膜７のエッチング条件を用いて多結晶シリコン膜５のエッチング加工を継続する。多結晶シリコン膜５が所定の膜厚まで加工できたら、例えば臭化水素（ＨＢｒ）ガスと酸素（Ｏ２）ガス、窒素（Ｎ２）ガスの混合ガスを用いて多結晶シリコン膜５のエッチング残渣を除去する。これにより、図３に示した状態の加工をすることができる。
【００２６】
この後、ゲート電極Ｇを形成するための加工工程、拡散領域の形成工程、配線工程などを経てＮＡＮＤ型フラッシュメモリ装置が形成される。
次に、上記の製造工程を採用して多結晶シリコン膜７、５をエッチング加工する際のパターン依存性を低減した測定データについて図８〜図１１を参照して説明する。
【００２７】
図８〜図１０は、メインガスである臭化水素（ＨＢｒ）の添加ガスであるフッ化メチレン（ＣＨ２Ｆ２）、３フッ化メタン（ＣＨＦ３）、４フッ化炭素（ＣＦ４）のそれぞれについて、流量比を変えてエッチングをした場合に、密パターン部と疎パターン部とでテーパー角α、βを測定した結果を示している。ここで、図中ＷＬはワードラインつまり最も密なパターンが形成される領域のエッチング結果であり、Ｉｓｏは周辺回路部の孤立した部分つまり疎なパターンが形成される領域のエッチング結果である。
【００２８】
いずれの場合も、メインガスである臭化水素（ＨＢｒ）に対する流量比（％）を大きくするにしたがってテーパー角α、βが近い値になっていることがわかる。添加ガスがフッ化メチレン（ＣＨ２Ｆ２）または３フッ化メタン（ＣＨＦ３）の場合つまり、水素（Ｈ）を含むガスの場合には、図８、図９に示すように、流量比が１０〜３０％のときに良好な結果が得られ、流量比が２０％のときに最も良好な結果が得られている。また、添加ガスが４フッ化炭素（ＣＦ４）の場合つまり、水素（Ｈ）を含まないガスの場合には、図１０に示すように、流量比が５０〜７０％のときに良好な結果が得られ、流量比が６０％のときに最も良好な結果が得られている。
【００２９】
図１１は、添加ガスを４フッ化炭素（ＣＦ４）とした場合に、半導体基板の温度を変化させて測定した結果を示している。半導体基板温度の依存性は、高温側で疎密差が減少すると共にテーパー角α、βを共に９０度に近づけることができることがわかった。この結果では、特に、５０℃以上の領域でテーパー角α、βが近い値で共に大きくなることが分かった。なお、ここでは装置の制約から、７０℃までの測定を行ったが、これ以上の温度に設定することも有効であることが推定できる。
【００３０】
このような本実施形態によれば、ＮＡＮＤ型フラッシュメモリ装置のように、パターンとして疎密の差が大きく設定されたものでも、そのエッチング加工に際して、メインガスの臭化水素（ＨＢｒ）ガスへの添加ガスとして、３フッ化メタン（ＣＨＦ３）、フッ化メチレン（ＣＨ２Ｆ２）、フッ化メチル（ＣＨ３Ｆ）、４フッ化炭素（ＣＦ４）の４種類のガスのうちいずれかもしくはそれらの組み合わせで用いると共に、添加ガスの流量比および半導体基板の温度を制御することで疎密差に起因した加工の差を低減して良好なエッチング処理をすることができるようになる。
特に、密パターン部分のアスペクト比が５以上の場合に、形状の疎密差に起因したエッチング差が発生するのを抑制することができ、ゲートの加工性の向上を図ることができる。
【００３１】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ゲート絶縁膜４として、シリコン酸化膜以外にも、シリコン窒化膜、オキシナイトライド膜等の単層膜、またはシリコン酸化膜、オキシナイトライド膜の少なくともいずれかを組み合わせた複合膜を使用することができる。
電極間絶縁膜６として、ＯＮＯ膜、ＮＯＮＯＮ膜以外に、他の高誘電率材料を用いることもできる。
ハードマスク材料として用いたシリコン窒化膜８は、ＢＳＧ膜、ＴＥＯＳ膜を用いることもできる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部および周辺回路のトランジスタのレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】添加ガスＣＨ２Ｆ２の流量比とテーパー角度の相関を示す測定結果
【図９】添加ガスＣＨＦ３の流量比とテーパー角度の相関を示す測定結果
【図１０】添加ガスＣＦ４の流量比とテーパー角度の相関を示す測定結果
【図１１】添加ガスＣＦ４の場合のカソード温度とテーパー角度の相関を示す測定結果
【符号の説明】
【００３３】
図面中、１はシリコン基板（半導体基板）、４、４ａはゲート絶縁膜、５は多結晶シリコン膜、６は電極間絶縁膜、７は多結晶シリコン膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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