(57)【要約】【課題】昇圧型のレベルシフト回路において、ホットキャリア耐性を改善する。【解決手段】入力段のトランジスタＱ１０１と出力段のトランジスタＱ１０３の各ドレイン間に、抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ の直列回路を介在させる。この直列回路を帰還信号取得部１０５としても使う。一方の抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ の接続ノードＮ１０６に得られる信号を、他方の出力段のトランジスタＱ１０３のゲートへの帰還信号ＳFBとする。抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ を介在させると、スイッチング動作時の動作電流に基づく電位差を利用することで、トランジスタＱ１０１のドレイン−ソース間電圧を小さくでき、ホットキャリア耐性を改善できる。加えて、接続ノードＮ１０６の浅い電圧レベルからの正帰還ループを形成できるので、速い応答を実現でき、ピンチオフ領域を素早く切り抜けることができるので、ホットキャリア耐性を改善できる。【選択図】図１
2008053992.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧源を電源とする信号発生回路から出力されたパルス信号に基づく１対の差動信号がそれぞれの制御信号入力端子に供給される１対の入力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された一方の出力段トランジスタと、
他方の前記入力段トランジスタの反転出力端子側に位置して、前記第２の電圧源側に配された他方の出力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子と一方の前記出力段トランジスタの反転出力端子との間に設けられたインピーダンス素子と
他方の前記入力段トランジスタの反転出力端子と他方の前記出力段トランジスタの反転出力端子との間に介在するインピーダンス素子と、
前記入力段トランジスタの一方の反転出力端子に得られる出力パルス信号に基づく帰還信号を前記他方の前記出力段トランジスタの制御信号入力端子に供給し、前記入力段トランジスタの他方の反転出力端子に得られる出力パルス信号に基づく帰還信号を前記一方の出力段トランジスタの制御信号入力端子に供給する襷がけ接続と、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
前記襷がけ接続は、
前記一方の入力段トランジスタの反転出力端子と前記一方の出力段トランジスタの反転出力端子との間に介在する前記インピーダンス素子に流れる動作電流に基づく信号を前記他方の前記出力段トランジスタの制御信号入力端子に供給する前記帰還信号として取得する一方の帰還信号取得部と、
前記他方の入力段トランジスタの反転出力端子と前記他方の出力段トランジスタの反転出力端子との間に介在する前記インピーダンス素子に流れる動作電流に基づく信号を前記一方の前記出力段トランジスタの制御信号入力端子に供給する前記帰還信号として取得する他方の帰還信号取得部と
を具備することを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記帰還信号取得部は、
前記インピーダンス素子の両側の端子の内の、前記入力段トランジスタの反転出力端子とは反対側の端子に得られる信号を、前記帰還信号とする
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記帰還信号取得部は、
複数の前記インピーダンス素子の直列回路で構成されており、
前記複数のインピーダンス素子の接続点に現われる信号を、前記帰還信号とする
ことを特徴とする請求項２に記載のレベルシフト回路。
【請求項５】
前記インピーダンス素子は抵抗素子である
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項６】
それぞれの前記入力段トランジスタの反転出力端子と前記１対の入力信号に対応する出力信号を出力するためのそれぞれの信号出力端子との間に、誘導素子をさらに備えた
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項７】
第１の電圧源を電源とする１対の差動信号が制御信号入力端子に供給される１対の入力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された一方の出力段トランジスタと、
他方の前記入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された他方の出力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を他方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とし、他方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を一方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とする襷がけ接続と、
それぞれの前記入力段トランジスタの反転出力端子と前記１対の差動信号に対応する出力信号を出力するためのそれぞれの信号出力端子との間に設けられた誘導素子と
を備えたことを特徴とするレベルシフト回路。
【請求項８】
第１の電圧源を電源として、パルス信号を生成する信号生成部と、
前記信号生成部から出力されたパルス信号を１対の差動信号に変換する差動信号生成部と、
前記差動信号生成部から出力された１対の差動信号がそれぞれの制御信号入力端子に供給される１対の入力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された一方の出力段トランジスタと、
他方の前記入力段トランジスタの反転出力端子側に位置して、前記第２の電圧源側に配された他方の出力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子と一方の前記出力段トランジスタ反転出力端子との間に介在するインピーダンス素子と、
他方の前記入力段トランジスタの反転出力端子と他方の前記出力段トランジスタの反転出力端子との間に介在するインピーダンス素子と、
一方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を他方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とし、他方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を一方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とする襷がけ接続と、
前記１対の入力段トランジスタの各反転出力端子から出力された、前記１対の差動信号に対応する１対の出力パルス信号に基づいて、負荷を駆動するための駆動パルス信号を生成する出力信号生成部と
を備えたことを特徴とする駆動装置。
【請求項９】
第１の電圧源を電源として、パルス信号を生成する信号生成部と、
前記信号生成部から出力されたパルス信号を１対の差動信号に変換する差動信号生成部と、
一方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を他方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とし、他方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を一方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とする襷がけ接続と、
それぞれの前記入力段トランジスタの反転出力端子と前記１対の差動信号に対応する出力信号を出力するためのそれぞれの信号出力端子との間に設けられた誘導素子と、
前記信号出力端子から出力された、前記１対の差動信号に対応する前記１対の出力信号に基づいて、負荷を駆動するための駆動パルス信号を生成する出力信号生成部と
を備えたことを特徴とする駆動装置。
【請求項１０】
前記差動信号生成部は、前記１対の差動信号として、当該差動信号の遷移時に、前記１対の入力段トランジスタが同時にオフとなる状態を形成可能な信号を生成する
ことを特徴とする請求項８または９に記載の駆動装置。
【請求項１１】
それぞれ信号電荷を取得する複数の信号電荷生成部、および、それぞれの前記信号電荷生成部により生成された信号電荷を、転送電極に供給される駆動パルス信号に基づいて順次後段に転送する電荷転送路を具備した撮像部と、
第１の電圧源を電源として、前記駆動パルス信号の元となるパルス信号を生成する信号生成部と、
前記信号生成部から出力されたパルス信号を１対の差動信号に変換する差動信号生成部と、
前記差動信号生成部から出力された１対の差動信号がそれぞれの制御信号入力端子に供給される１対の入力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された一方の出力段トランジスタと、
他方の前記入力段トランジスタの反転出力端子側に位置して、前記第２の電圧源側に配された他方の出力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子と一方の前記出力段トランジスタの反転出力端子との間に介在するインピーダンス素子と、
他方の前記入力段トランジスタの反転出力端子と他方の前記出力段トランジスタの反転出力端子との間に介在するインピーダンス素子と、
一方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を前記他方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とし、他方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を前記一方の出力段トランジスタの制御信号入力端子に供給する帰還信号とする襷がけ接続と、
前記１対の入力段トランジスタの各反転出力端子から出力された、前記１対の差動信号に対応する１対の出力パルス信号に基づいて、前記転送電極に供給するための駆動パルス信号を生成する出力信号生成部と
を備えたことを特徴とする撮像装置。
【請求項１２】
それぞれ信号電荷を取得する複数の信号電荷生成部、および、それぞれの前記信号電荷生成部により生成された信号電荷を、転送電極に供給される駆動パルス信号に基づいて順次後段に転送する電荷転送路を具備した撮像部と、
第１の電圧源を電源として、前記駆動パルス信号の元となるパルス信号を生成する信号生成部と、
前記信号生成部から出力されたパルス信号を１対の差動信号に変換する差動信号生成部と、
前記差動信号生成部から出力された１対の差動信号がそれぞれの制御信号入力端子に供給される１対の入力段トランジスタと、
一方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を他方の前記出力段トランジスタの制御信号入力端子に供給する帰還信号とし、他方の前記入力段トランジスタの反転出力端子に得られる出力パルス信号を前記一方の出力段トランジスタの制御信号入力端子に供給する帰還信号とする襷がけ接続と、
それぞれの前記入力段トランジスタの反転出力端子と前記１対の差動信号に対応する出力信号を出力するためのそれぞれの信号出力端子との間に設けられた誘導素子と、
前記それぞれの信号出力端子から出力された、前記１対の差動信号に対応する１対の出力信号に基づいて、前記転送電極に供給するための駆動パルス信号を生成する出力信号生成部と
を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路、およびレベルシフト回路を備えたシステム回路を利用してインピーダンス成分（特に容量性のもの）を持つ素子を駆動する駆動装置並びに撮像装置に関する。
【背景技術】
【０００２】
レベルシフト回路が、信号レベルの変換のために様々な電子機器で使用されている。レベルシフト回路には昇圧型と降圧型があるが、一般的な昇圧型のレベルシフト回路では、低電圧源と高電圧源の２種類の電圧源を用いる半導体装置において、低電圧源側の回路の論理レベルを高電圧源側の回路の論理レベルに変換するために使用される。
【０００３】
ここで、昇圧型のレベルシフト回路の構成にも様々なものがあるが、たとえば、差動入力で正帰還を施す、いわゆる正帰還型の回路構成を採るものが知られている。たとえば特許文献１の図１０や特許文献２の図１４には、従来技術として、その基本回路が示されており、また、これら文献には、さらに改良型の回路構成も提案されている。
【０００４】
【特許文献１】特開２００３−３０９４６３号公報
【特許文献２】特開２００４−１５３５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１，２に記載の改良回路は、専ら、貫通電流の防止や高速駆動化や低消費電力化に視点を絞った内容となっている。
【０００６】
一方において、半導体集積回路（ＩＣ；Integrated Circuit）については、ホットキャリア耐性も考慮する必要があり、このことはレベルシフト回路においても同様である。
【０００７】
ここで、低速駆動時（たとえば１０ＭＨｚ以下）には、ホットキャリア耐性が問題となる期間が相対的に狭く、貫通電流や消費電力の問題に比べてホットキャリア耐性の問題は小さく、従来は、ホットキャリア耐性の問題は、事実上、無視されてきたものと考えてよい。これは、たとえば、低速駆動時には、ホットキャリア耐性の観点からの寿命（信頼性保証期間）は、１００年程度以上となることによる。なお、この寿命は、基板電流Ｉsub からシミュレーションにより見積もることで求められる。
【０００８】
しかしながら、高速駆動時（たとえば１００ＭＨｚ以上）には、ホットキャリア耐性が問題となる期間が相対的に無視できなくなり、たとえば、ホットキャリア耐性の観点からの寿命は１０年程度となる。つまり、高速駆動時には、ホットキャリア耐性の問題が顕在化してくるのである。
【０００９】
たとえば、レベルシフト回路を、ＣＣＤ固体撮像素の水平ＣＣＤ用の水平転送電極を駆動する駆動回路（いわゆる水平ドライバ）に適用する場合、高画素密度化などに伴って高速駆動が求められるようになり、貫通電流の防止や低消費電力化の他に、従来は気に留められていなかったホットキャリア耐性をも考慮した回路の検討が求められるようになってきた。
【００１０】
ホットキャリア耐性劣化による回路システムレベルでの実害は、スルーレートや遅延特性や駆動能力といった、相互コンダクタンスｇｍの変動の影響を受け易い回路特性に表れる。実製品の使用による経年変化で、パワーが落ちた、もしくは反応が遅くなったという状態が観察された場合、半導体集積回路（ＩＣ；Integrated Circuit）のインタフェースでホットキャリア耐性劣化に起因して駆動力が落ちてきたことが一因として考えられる。
【００１１】
なお、ホットキャリア耐性劣化現象の詳細なメカニズムについては、たとえば、非特許文献１に説明がある。この非特許文献１にホットキャリア耐性劣化のメカニズムおよび確認手法が詳述されている。
【００１２】
【非特許文献１】Shin-ichi Takagi and Akira Toriumi，“New Experimental Findings on Hot Carrier Transport under Velocity Saturation Regime in Si MOSFETs”，ＩＥＤＭ９２論文，ＩＥＥＥ１９９２、Ｐ２８．６．１〜Ｐ２８．６．４
【００１３】
本発明は、上記事情に鑑みてなされたものであり、ホットキャリア耐性を改善することのできるレベルシフト回路およびこのレベルシフト回路を利用した駆動装置（駆動回路）および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では、レベルシフト回路におけるホットキャリア耐性の劣化原因の探求の結果、ホットキャリア耐性の劣化防止およびホットキャリア耐性の向上のためには、１）ピンチオフ領域を通過する際のＭＯＳトランジスタのドレイン−ソース間電圧を小さくする、あるいは、２）ピンチオフ領域を素早く通過するような動作をさせることが、ホットキャリア耐性を強化して、回路の長寿命化を図る上で有効であることを見出した。
【００１５】
たとえば、本発明に係る第１の仕組みは、１）を実現するものであり、先ずレベルシフト回路を、次のように構成する。すなわち、第１の電圧源を電源とする信号発生回路から出力されたパルス信号に基づく１対の差動信号がそれぞれの制御信号入力端子に供給される１対の入力段トランジスタと、一方の入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された一方の出力段トランジスタと、他方の入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された他方の出力段トランジスタとを設ける。そして、入力段トランジスタの各反転出力端子に得られる信号に基づいて、１対の差動信号に対応する１対の出力信号を取得する。
【００１６】
また、出力段トランジスタへの正帰還回路を形成するべく、一方の入力段トランジスタの反転出力端子に得られる出力パルス信号に基づく帰還信号を他方の出力段トランジスタの制御信号入力端子に供給し、他方の入力段トランジスタの反転出力端子に得られる出力パルス信号に基づく帰還信号を一方の出力段トランジスタの制御信号入力端子に供給する襷がけ接続を設ける。
【００１７】
ここで、入力段側および出力段側の各トランジスタ対は、従来のレベルシフト回路でも設けられているものと同様のものであるが、本願では、さらに、一方の入力段トランジスタの反転出力端子と他方の出力段トランジスタの反転出力端子との間に介在させてインピーダンス素子を設けるとともに、他方の入力段トランジスタの反転出力端子と他方の出力段トランジスタの反転出力端子との間に介在させてインピーダンス素子を設ける。
【００１８】
第１の仕組みにおいては、入力段と出力段の各トランジスタの反転出力端子間に介在させたインピーダンス素子に、入力段トランジスタがオン時の動作電流が流れることでそのインピーダンス素子の両端に生じる電位差を利用して、ピンチオフ領域を通過する際の入力段トランジスタの反転出力端子（典型的にはドレイン）と基準側の端子（典型的にはソース）との間の電位差を小さくする。
【００１９】
また、本発明に係る第２の仕組みにおいては、先ずレベルシフト回路を、次のように構成する。すなわち、第１の電圧源を電源とする信号発生回路から出力されたパルス信号に基づく１対の差動信号がそれぞれの制御信号入力端子に供給される１対の第１導電型の入力段トランジスタと、一方の入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された一方の出力段トランジスタと、他方の入力段トランジスタの反転出力端子側に位置して、第２の電圧源側に配された他方の出力段トランジスタとを設ける。
【００２０】
また、一方の入力段トランジスタの反転出力端子に得られる出力パルス信号を他方の出力段トランジスタの制御信号入力端子に供給する帰還信号とし、他方の入力段トランジスタの反転出力端子に得られる出力パルス信号を一方の出力段トランジスタの制御信号入力端子に供給する帰還信号とする襷がけ接続にする。
【００２１】
ここで、入力段側および出力段側の各トランジスタ対並びに襷がけ接続は、従来のレベルシフト回路でも設けられているものと同様のものであるが、本願では、さらに、それぞれの入力段トランジスタの反転出力端子と１対の差動信号に対応する出力信号を出力するためのそれぞれの信号出力端子との間に誘導素子を設ける。そして、入力段トランジスタの各反転出力端子に得られる信号そのものを後段への出力信号とするのではなく、誘導素子を介して後段へ出力するようにする。
【００２２】
第２の仕組みにおいては、入力される差動信号の論理レベルの遷移時に出力信号の論理レベルが遷移しようとしたとき、入力段トランジスタの反転出力端子の遷移時に誘導素子に生じる逆起電圧を利用して遷移開始時の一瞬急激に、入力段トランジスタの反転出力端子（典型的にはドレイン）と基準側の端子（典型的にはソース）との間の電圧を小さくする。その後の遷移過程でピンチオフ領域を通過する際の入力段トランジスタの反転出力端子（典型的にはドレイン）と基準側の端子（典型的にはソース）との間の電位差は小さくなっている。
【００２３】
また従属項に記載された発明は、本発明に係る仕組みのさらなる有利な具体例を規定する。
【００２４】
たとえば、第２の仕組みにおいて採用している誘導素子を設ける構成は、第１の仕組みにも同様に適用することができる。
【００２５】
また、第１の仕組みにおいては、入力段トランジスタと出力段トランジスタの各反転出力端子間に介在させたインピーダンス素子を、相手方の出力段トランジスタへの帰還信号の取得にも利用する構成を採ることで、２）をも実現するようにするとよい。
【００２６】
すなわち、一方の入力段トランジスタの反転出力端子と他方の出力段トランジスタの反転出力端子との間に介在するインピーダンス素子に流れる動作電流に基づく信号を他方の出力段トランジスタの制御信号入力端子に供給する帰還信号として取得する一方の帰還信号取得部と、他方の入力段トランジスタの反転出力端子と他方の出力段トランジスタの反転出力端子との間に介在するインピーダンス素子に流れる動作電流に基づく信号を一方の出力段トランジスタの制御信号入力端子に供給する帰還信号として取得する他方の帰還信号取得部とを具備した構成にする。
【００２７】
つまり、出力段側のトランジスタ対を正帰還動作させるための帰還信号を取得するに当り、入力段および出力段の各トランジスタの反転出力端子間に設けたインピーダンス素子を利用して、そのインピーダンス素子に流れる動作電流によってそのインピーダンス素子の両端に生じる電位差に基づく信号を他方（相手方）への帰還信号とするようにする。
【００２８】
このような構成を採れば、入力段と出力段の各トランジスタの反転出力端子間に介在させたインピーダンス素子に、入力段トランジスタがオン時の動作電流が流れることでそのインピーダンス素子の両端に生じる電位差を利用して、相手方の出力段トランジスタのオン状態を浅い状態にしておく帰還信号を取得することができる。
【００２９】
また、たとえば、第１の仕組みにおいては、帰還信号取得部は、インピーダンス素子の両側の端子の内の、入力段トランジスタの反転出力端子とは反対側の端子に得られる信号を帰還信号とするものとすることができる。この構成は、特に、１つのインピーダンス素子によって帰還信号取得部を構成する場合に有効な構成であり、事実上、出力段トランジスタの反転出力端子に得られる信号を帰還信号とすることになる。
【００３０】
あるいは、帰還信号取得部を複数のインピーダンス素子の直列回路で構成し、その複数のインピーダンス素子の接続点に現われる信号を帰還信号とするようにしてもよい。この場合にも、入力段トランジスタ側に接続されたインピーダンス素子の両側の端子の内の、入力段トランジスタの反転出力端子とは反対側の端子に得られる信号を帰還信号としていることには変わりがない。接続点の電位を帰還信号とすることで、相手方の出力段トランジスタのオン状態をより確実に浅い状態にすることができる。
【００３１】
また、インピーダンス素子としては抵抗素子を用いるのが簡単である。
【００３２】
また、このような第１や第２の仕組みのレベルシフト回路は、たとえば、各種の電子的な負荷を駆動するための駆動装置や、容量性のインピーダンスを持つ電荷転送路（電荷転送素子）を負荷として具備した撮像部を備える撮像装置にも適用することができる。
【発明の効果】
【００３３】
本発明の第１の仕組みによれば、入力段と出力段の各トランジスタの反転出力端子間に介在させたインピーダンス素子に、入力段トランジスタがオン時の動作電流が流れることでそのインピーダンス素子の両端に生じる電位差を利用することで、スイッチング動作時にピンチオフ領域を通過する際の入力段トランジスタの反転出力端子（ドレイン）と基準側の端子（ソース）との間の電位差を小さくすることができ、ホットキャリア耐性を向上させることができる。
【００３４】
加えて、入力段と出力段の各トランジスタの反転出力端子間に介在させたインピーダンス素子に、入力段トランジスタがオン時の動作電流が流れることでそのインピーダンス素子の両端に生じる電位差を利用して相手方の出力段トランジスタのオン状態を浅い状態にしておく帰還信号を取得するようにすれば、入力される差動信号の論理レベルの遷移時に、出力信号の論理レベルが遷移しようとしたときの正帰還動作時には、出力段トランジスタは、浅いオン状態からオフ状態に移行するので、その応答が高速になる。その結果、ピンチオフ領域を素早く通過するような動作をさせることができるので、ホットキャリア耐性を一層向上させることができる。
【００３５】
また、本発明の第２の仕組みによれば、入力される差動信号の論理レベルの遷移時に出力信号の論理レベルが遷移しようとしたとき、入力段トランジスタの反転出力端子の遷移時に誘導素子に生じる逆起電圧を利用して遷移開始時の一瞬急激に、入力段トランジスタの反転出力端子（ドレイン）と基準側の端子（ソース）との間の電位差を小さくすることで、その後の遷移過程でピンチオフ領域を通過する際の入力段トランジスタの反転出力端子（ドレイン）と基準側の端子（ソース）との間の電位差を小さくすることができるので、ホットキャリア耐性を向上させることができる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３７】
＜レベルシフト回路；第１実施形態＞
図１は、レベルシフト回路の第１実施形態の基本構成例を示す図である。また、図２および図３は、その変形例を示す図である。図４は、比較例としての従来のレベルシフト回路の構成例を示す図である。
【００３８】
第１実施形態のレベルシフト回路１００は、昇圧型の構成となっており、差動構成を採る第１の回路ブロック１００_1と第２の回路ブロック１００_1との組合せで構成されている。以下の説明において、回路ブロック別に説明をするときには、各構成部材やノードや信号などには、回路ブロック別の参照子“_1”，“_2”を付して示し、纏めて説明をするときには、回路ブロック別の参照子を付さずに示すことにする。
【００３９】
各回路ブロック１００_1，１００_2には、電源ＶDDH から、図示を割愛した低電圧ＶDDL （たとえば一般的な論理レベルの１．０〜５Ｖ程度）の電源で動作する論理回路に供給される電圧よりも高電圧（電源電圧とも称する）ＶDDH が供給されるようになっている。たとえば基準電位Ｖss（本例では接地電位GND ）に対して１０Ｖ以上の電源電圧が供給される。
【００４０】
また、第１の回路ブロック１００_1は、差動入力ノードＩＮ_1と差動出力ノードＯＵＴ_1を備え、また第２の回路ブロック１００_2は、差動入力ノードＩＮ_2と差動出力ノードＯＵＴ_2を備える。
【００４１】
差動入力ノードＩＮ_1には、一方のパルス状の差動入力信号（相補入力信号とも称する）Ｖin_1が入力され、差動入力ノードＩＮ_2には、他方の差動入力信号（相補入力信号とも称する）Ｖin_2が入力される。なお、差動入力信号Ｖin_1，Ｖin_2の詳細については、後で説明する。
【００４２】
トランジスタＱ１０１_1の出力端子（ドレイン）には、パルス状の差動入力信号Ｖin_1に対応した出力パルス信号が得られ、この出力パルス信号がそのまま出力信号Ｖout_1 として、差動出力ノードＯＵＴ_1に供給される。また、トランジスタＱ１０１_2の出力端子（ドレイン）には、パルス状の差動入力信号Ｖin_2に対応した出力パルス信号が得られ、この出力パルス信号がそのまま出力信号Ｖout_2 として、差動出力ノードＯＵＴ_2に供給される。
【００４３】
差動出力ノードＯＵＴ_1には、第１の外部負荷Load_1が接続され、差動出力ノードＯＵＴ_2には、第２の外部負荷Load_2が接続される。
【００４４】
各外部負荷Loadとしては、たとえば、インピーダンス素子（等価回路で示されるものも含む）を具備した所定のインピーダンス回路が該当する。たとえば、電荷転送素子（ＣＣＤ；Charge Coupled Device ）などの容量性のインピーダンスを持つ素子を駆動するための、たとえばＣＣＤ用のドライバ回路などに、各回路ブロック１００_1，１００_2が使用される（詳細は後述する）。
【００４５】
第１の回路ブロック１００_1は、先ず、図示を割愛した低電圧源の論理回路から出力された一方の差動入力信号Ｖin_1が一方の差動入力ノードＩＮ_1を介してゲート（制御入力端子）に入力され、ソースが接地され、ドレイン（トランジスタの出力端子）が一方の差動出力ノードＯＵＴ_1に接続された第１導電型の入力段トランジスタＱ１０１_1（以下単にトランジスタＱ１０１_1と記す）を備える。ここでは、第１導電型をＮ型としており、トランジスタＱ１０１_1としては、Ｎチャネル型のＭＯＳ−ＦＥＴ（金属酸化膜半導体の電界効果トランジスタ：ＮＭＯＳ）を使用している。
【００４６】
また、第１の回路ブロック１００_1は、帰還入力ノードＦＢＩ_1を介してゲートに第２の回路ブロック１００_2からの帰還信号ＳFB_2が入力され、ソースが電源ＶDDH に接続された第２導電型の出力段トランジスタＱ１０３_1（以下単にトランジスタＱ１０３_1と記す）を備える。ここでは、第２導電型をＰ型としており、トランジスタＱ１０３_1としては、Ｐチャネル型のＭＯＳ−ＦＥＴ（ＰＭＯＳ）を使用している。
【００４７】
また、本実施形態特有の構成として、第１の回路ブロック１００_1は、トランジスタＱ１０１_1のドレイン（つまり差動出力ノードＯＵＴ_１）と、トランジスタＱ１０３_1のドレインとの間に介在して、第２の回路ブロック１００_2に供給する帰還信号ＳFB_1を取得する帰還信号取得部１０５_1を備えている。帰還信号取得部１０５_1により取得された帰還信号ＳFB_1は、帰還出力ノードＦＢＯ_1を介して、第２の回路ブロック１００_2の帰還入力ノードＦＢＩ_2に供給される。
【００４８】
ここで、本実施形態の帰還信号取得部１０５_1は、複数のインピーダンス素子１０６の組合せで構成して、そのインピーダンス素子１０６に流れる動作電流に基づくインピーダンス素子１０６の両端の電位差に応じた信号、特に、そのインピーダンス素子１０６のインピーダンス成分の比で決まる分割比に応じた両ドレイン間の分割信号を帰還信号ＳFB_1として取得するようにしている。
【００４９】
インピーダンス素子１０６としては、動作電流（直流電流）を流す必要があることから抵抗素子、誘導素子、整流素子（ダイオード）などの受動素子を用いることや、トランジスタ（ＦＥＴを含む）などの能動素子を動作点を設定して事実上インピーダンス成分として使用することもできる。中でも、抵抗素子を用いるのが、回路構成上、最も簡易であると考えられる。
【００５０】
このため、本実施形態では、抵抗素子Ｒ１０６_1ａ，Ｒ１０６_1ｂの直列回路でなる抵抗分割回路を採用しており、その接続ノードＮ１０６_1が、帰還出力ノードＦＢＯ_1に接続されるようにしている。
【００５１】
たとえば、図示した例では、抵抗素子Ｒ１０６_1ａの一方の端子がトランジスタＱ１０１_1のドレイン（すなわち差動出力ノードＯＵＴ_1）に接続され、抵抗素子Ｒ１０６_1ｂの一方の端子がトランジスタＱ１０３_1のドレインに接続され、抵抗素子Ｒ１０６_1ａ，Ｒ１０６_1ｂの各他方の端子が接続された接続点（中点；接続ノードＮ１０６_1）が帰還出力ノードＦＢＯ_1に接続さている。
【００５２】
第２の回路ブロック１００_2は、入力信号が第１の回路ブロック１００_1に入力される信号に対して相補の関係にある信号が入力されるようになっているだけで、基本的には、第１の回路ブロック１００_1と同様に構成されている。
【００５３】
たとえば、第２の回路ブロック１００_2は、先ず、図示を割愛した低電圧源の論理回路から出力された他方の差動入力信号（相補入力信号）Ｖin_2が他方の差動入力ノードＩＮ_2を介してゲートに入力され、ソースが接地され、ドレインが他方の差動出力ノードＯＵＴ_2に接続された第１導電型の入力段トランジスタＱ１０１_2（以下単にトランジスタＱ１０１_2と記す）を備える。第１導電型はＮ型であり、トランジスタＱ１０１_2としては、Ｎチャネル型のＭＯＳ−ＦＥＴ（ＮＭＯＳ）を使用している。
【００５４】
また、第２の回路ブロック１００_2は、帰還入力ノードＦＢＩ_2を介してゲートに第１の回路ブロック１００_1からの帰還信号ＳFB_1が入力され、ソースが電源ＶDDH に接続された第２導電型の出力段トランジスタＱ１０３_2（以下単にトランジスタＱ１０３_2と記す）を備える。第２導電型はＰ型であり、トランジスタＱ１０３_2としては、Ｐチャネル型のＭＯＳ−ＦＥＴ（ＰＭＯＳ）を使用している。
【００５５】
また、第２の回路ブロック１００_2は、トランジスタＱ１０１_2のドレイン（つまり差動出力ノードＯＵＴ_2）と、トランジスタＱ１０３_2のドレインとの間に介在して、第１の回路ブロック１００_1に供給する帰還信号ＳFB_2を取得する帰還信号取得部１０５_2を備えている。帰還信号取得部１０５_2により取得された帰還信号ＳFB_2は、帰還出力ノードＦＢＯ_2を介して、第１の回路ブロック１００_1の帰還入力ノードＦＢＩ_1に供給される。
【００５６】
帰還信号取得部１０５_2は、帰還信号取得部１０５_1と同様に、複数のインピーダンス素子１０６の組合せで構成して、そのインピーダンス素子１０６に流れる動作電流に基づくインピーダンス素子１０６の両端の電位差に応じた信号、特に、そのインピーダンス素子１０６のインピーダンス成分の比で決まる分割比に応じた両ドレイン間の分割信号を帰還信号ＳFB_2として取得するようにしている。
【００５７】
具体的には、帰還信号取得部１０５_2は、抵抗素子Ｒ１０６_2ａ，Ｒ１０６_2ｂの直列回路でなる抵抗分割回路を採用しており、その接続ノードＮ１０６_2が、帰還出力ノードＦＢＯ_2に接続されるようになっている。
【００５８】
たとえば、図示した例では、抵抗素子Ｒ１０６_2ａの一方の端子がトランジスタＱ１０１_2のドレイン（すなわち差動出力ノードＯＵＴ_2）に接続され、抵抗素子Ｒ１０６_2ｂの一方の端子がトランジスタＱ１０３_2のドレインに接続され、抵抗素子Ｒ１０６_2ａ，Ｒ１０６_2ｂの各他方の端子が接続された接続点（中点；接続ノードＮ１０６_2）が帰還出力ノードＦＢＯ_2に接続さている。
【００５９】
これから分かるように、本実施形態のレベルシフト回路１００は、その出力段において、帰還出力ノードＦＢＯ_1を帰還入力ノードＦＢＩ_2を介してトランジスタＱ１０３_2のゲートへ接続し、帰還出力ノードＦＢＯ_2を帰還入力ノードＦＢＩ_1を介してトランジスタＱ１０３_1のゲートへ接続し、襷掛け接続構造を採っている。
【００６０】
また、レベルシフト回路１００は、その入力段において差動入力のインタフェースを持っており、トランジスタＱ１０１_1，Ｑ１０１_2のゲートに差動入力信号の供給を受けることで、出力段において襷掛けの正帰還ループを持つようにされている。
【００６１】
ここで、入出力条件による昇圧の程度に併せて、入力段のトランジスタＱ１０１_1，Ｑ１０１_2の相互コンダクタンスｇｍを、出力段のトランジスタＱ１０３_1，Ｑ１０３_2のｇｍに比較して大きく採るようにする。このような構成の昇圧型のレベルシフト回路１００は、昇圧の程度をフレキシブルに設計でき、多種の多電源回路において多電源間のインタフェースに用いるのに好適である。
【００６２】
なお、帰還信号取得部１０５_1，１０５_2を割愛して、トランジスタＱ１０１_1，Ｑ１０３_1の各ドレイン間を直接に接続し、また、トランジスタＱ１０１_2，Ｑ１０３_2の各ドレイン間を直接に接続すれば、図４に示すように、特許文献１の図１０や特許文献２の図１４に示されている正帰還型のレベルシフト回路９００と同じになる。
【００６３】
ここで、第１実施形態のレベルシフト回路１００において、帰還信号取得部１０５_1で取得される帰還信号ＳFB_1は、トランジスタＱ１０１_1のドレイン電圧をＶ101_1，トランジスタＱ１０３_1のドレイン電圧をＶ103_1とすると、式（１−１）で示される。
【００６４】
また、帰還信号取得部１０５_2で取得される帰還信号ＳFB_2は、トランジスタＱ１０１_2のドレイン電圧をＶ101_2，トランジスタＱ１０３_2のドレイン電圧をＶ103_2とすると、式（１−２）で示される。
【００６５】
【数１】
2008053992.tif 000003
【００６６】
なお、本実施形態において、各帰還信号取得部１０５は、少なくとも、入力段トランジスタとしてのトランジスタＱ１０１の出力端子（ドレイン）と出力段トランジスタとしてのトランジスタＱ１０３の出力端子（ドレイン）との間に介在する事実上インピーダンス素子として機能する素子を具備するものであればよく、複数のインピーダンス素子１０６の直列回路である必要はない。
【００６７】
たとえば、１つのインピーダンス素子１０６を具備して帰還信号取得部１０５を構成する場合、図２に示す第１の変形例（変形１）のように、インピーダンス素子１０６のトランジスタＱ１０１のドレインとは反対側の端子（つまりトランジスタＱ１０３のドレイン）に得られる信号を、帰還信号ＳFBとする構成を採ることができる。あるいは、図３に示す第２の変形例（変形２）のように、インピーダンス素子１０６のトランジスタＱ１０１のドレインとの接続点（つまりトランジスタＱ１０１のドレイン）に得られる信号を、帰還信号ＳFBとする構成を採用することもできる。
【００６８】
ここで、図２に示す第１の変形例と図３に示す第２の変形例（変形２）とを比べた場合、「ピンチオフ領域を素早く通過するような動作をさせる」機能において差が生じる。すなわち、第１の変形例では、インピーダンス素子１０６_ａ に、トランジスタＱ１０１がオン時の動作電流が流れることでそのインピーダンス素子１０６_ａ の両端に生じる電位差を利用して相手方のトランジスタＱ１０３のオン状態を浅い状態にしておく帰還信号ＳFBを取得することができる。
【００６９】
その結果、入力される差動信号の論理レベルの遷移時に、出力信号の論理レベルが遷移しようとしたときの正帰還動作時には、トランジスタＱ１０３は、浅いオン状態からオフ状態に移行するので、その応答が高速になり、その結果、ピンチオフ領域を素早く通過するような動作をさせることができるので、ホットキャリア耐性を一層向上させることができる。
【００７０】
これに対して、第２の変形例では、図４に示す従来のレベルシフト回路９００と同様の帰還信号となるので、相手方のトランジスタＱ１０３のオン状態を浅い状態にしておくことができない。
【００７１】
もちろん、ホットキャリア耐性をより完全なものとするには、複数のインピーダンス素子１０６の直列回路で帰還信号取得部１０５を構成し、その複数のインピーダンス素子１０６の接続点に現われる信号を帰還信号ＳFBとするのが好ましい（詳細は後述する）。
【００７２】
＜動作；第１実施形態＞
図５は、第１実施形態（特に図１に示した基本構成）のレベルシフト回路１００の動作を説明する図である。また、図６は、比較例としての図４に示した従来のレベルシフト回路９００の動作を説明する図である。
【００７３】
ここで、図５（Ａ），図６（Ａ）は、一方の入力段のトランジスタＱ１０１_1，Ｑ９０１_1に供給される一方の差動入力信号（相補入力信号）Ｖin_1を示し、図５（Ｂ），図６（Ｂ）は、他方の入力段のトランジスタＱ１０１_2，Ｑ９０１_2に供給される他方の差動入力信号（相補入力信号）Ｖin_2を示す。また、図５（Ｃ），図６（Ｃ）は、一方の差動出力ノードＯＵＴ_1に得られる出力パルス信号Ｖout_1 を示し、図５（Ｄ），図６（Ｄ）は、他方の差動出力ノードＯＵＴ_2に得られる出力パルス信号Ｖout_2 を示す。なお、電圧レベルがローレベルのときを“Ｌ”で表示し、電圧レベルがハイレベルのときを“Ｈ”で表示する。
【００７４】
先ず、比較例としての図４に示した従来のレベルシフト回路９００の動作について説明する。図６（Ａ），（Ｂ）に示すように、レベルシフト回路９００の入力段には、概ね逆相の差動信号Ｖin_1，Ｖin_2を入力する。
【００７５】
ここで、「概ね逆相の差動信号Ｖin_1，Ｖin_2」と称したのは、遷移過程で、入力段の各トランジスタＱ９０１_1，Ｑ９０１_2が同時にオンする期間が生じない程度に、僅かではあるが、入力信号にノンオーバーラップ期間、つまり、両方の入力信号が共にＬレベル（トランジスタＱ１０１をオンさせるレベル）となる期間を設け、入力段の各トランジスタＱ９０１_1，Ｑ９０１_2が一瞬同時にオフする状態を作り込む動作をさせるようにしたためである。
【００７６】
これは、完全に逆相で入力すると、入力信号Ｖinの論理反転時の遷移過程で、各回路ブロック１００_1，１００_2の入力段と出力段の各トランジスタＱ９０１，Ｑ９０３が共に（同時に）オン状態となる期間が生じ、その同時にオン状態となったときに流れる貫通電流が大きくなり消費電力が増大するのを防止するためである。
【００７７】
先ず、トランジスタＱ９０１_1（ＮＭＯＳ）への入力信号Ｖin_1の電圧が“Ｈ”となっているときには（ｔ９０以前）、トランジスタＱ９０１_1はオン状態となるのでその出力である差動出力ノードＯＵＴ_1の電圧は基準電位Ｖss（＝接地電位GND ）と同電位になるし、トランジスタＱ９０１_2（ＮＭＯＳ）への入力信号Ｖin_2の電圧が“Ｌ”になっており、トランジスタＱ９０１_2はオフ状態になっている。
【００７８】
このとき、トランジスタＱ９０３_2（ＰＭＯＳ）は、そのゲートが差動出力ノードＯＵＴ_1の電圧＝基準電位Ｖssにありオン状態になっているので、オフ状態にあるトランジスタＱ９０１_2の出力である差動出力ノードＯＵＴ_2の電圧は電源電位ＶDDH と同電位になる。また、トランジスタＱ９０３_1（ＰＭＯＳ）は、そのゲートが差動出力ノードＯＵＴ_2の電圧＝電源電位ＶDDH にありオフ状態になっている。
【００７９】
この状態では、トランジスタＱ９０１_1のドレイン電流Ｉds_1は飽和状態にあるし、トランジスタＱ９０１_2のドレイン電流Ｉds_2は非飽和状態にある。
【００８０】
次に、ノンオーバーラップ動作とするべく、入力信号Ｖin_1を“Ｌ”にしてトランジスタＱ９０１_1（ＮＭＯＳ）をオフさせてから（ｔ９０〜ｔ９１）、入力信号Ｖin_2を“Ｈ”にしてトランジスタＱ９０１_2（ＮＭＯＳ）をオンさせる（ｔ９１〜ｔ９２）。
【００８１】
トランジスタＱ９０１_2（ＮＭＯＳ）がオン状態となろうとする過程では、トランジスタＱ９０１_1はオフ状態にある。トランジスタＱ９０１_2（ＮＭＯＳ）がオン状態となったとき、トランジスタＱ９０３_2（ＰＭＯＳ）はオン状態のままであるか、もしくはトランジスタＱ９０１_1（ＮＭＯＳ）のオフ状態によって少しオフ状態に移行しようとする過程にあるので、差動出力ノードＯＵＴ_2の電位は、それ以前の電源電圧ＶDDH から、トランジスタＱ９０３_2（ＰＭＯＳ）の動作抵抗とトランジスタＱ９０１_2（ＮＭＯＳ）のオン抵抗で電源電圧ＶDDH を分圧した値にゆっくりと低下する（ｔ９０〜ｔ９２）。
【００８２】
このトランジスタＱ９０１_2（ＮＭＯＳ）の出力である差動出力ノードＯＵＴ_2の電圧はトランジスタＱ９０３_1のゲート電圧となり、そのゲート電圧は電源電位ＶDDH から低下し（ｔ９１）、トランジスタＱ９０３_1の閾値電圧以下となってトランジスタＱ９０３_1をオンさせ得る状態になると（ｔ９２）、トランジスタＱ９０３_1が非飽和状態から飽和状態に遷移する。
【００８３】
この状態では、トランジスタＱ９０１_1（ＮＭＯＳ）がオフ状態にあるので、その出力である差動出力ノードＯＵＴ_1の電圧が基準電位Ｖssより上昇する。そして、差動出力ノードＯＵＴ_1の電圧が上昇することで、トランジスタＱ９０３_2がオフ状態に移行するようになる。
【００８４】
そして、このような動作が継続されることで、差動出力ノードＯＵＴ_2の電圧が急速に電源電位ＶDDH から基準電位Ｖssとなって、また、差動出力ノードＯＵＴ_1の電圧が急速に基準電位Ｖssから電源電位ＶDDH となって、レベルシフト動作が終了する（ｔ９３）。
【００８５】
なお、入力信号Ｖin_1の電圧が“Ｌ”から“Ｈ”に変化したときも、上記と同様の動作がトランジスタＱ９０１（ＮＭＯＳ），Ｑ９０３（ＰＭＯＳ）において行なわれる（ｔ９５〜ｔ９８）。
【００８６】
なお、図４に示した従来のレベルシフト回路９００では、トランジスタＱ９０１（ＮＭＯＳ）の出力である差動出力ノードＯＵＴを、他方の回路ブロック９００_1，９００_2に供給する帰還信号ＳFBとする、正帰還ループを構成している。差動出力ノードＯＵＴの電圧は、基準電位Ｖssもしくは電源電位ＶDDH にある。
【００８７】
このため、トランジスタＱ１０３のゲートに供給される電圧（＝差動出力ノードＯＵＴ）は、トランジスタＱ１０１がオン状態にあるときのドレインの電圧（＝基準電圧Ｖss）にあるので、トランジスタＱ９０３（ＰＭＯＳ）のオン時の状態は、非常に深いレベルにある。
【００８８】
したがって、スイッチング動作時に論理反転する際、非常に深いレベルからの正帰還ループを形成することになる。このため、トランジスタＱ９０３_2（_1）（ＰＭＯＳ）のオフ→トランジスタＱ９０１_2（_1）（ＮＭＯＳ）のオン時には、非常に深いレベルからの正帰還動作がなされるので、トランジスタＱ９０１（ＮＭＯＳ）への入力信号Ｖinを“Ｌ”レベルにしてもトランジスタＱ９０３_2（_1）（ＰＭＯＳ）のオフが遅れ、その結果として、トランジスタＱ９０１_2（_1）（ＮＭＯＳ）のオンによる差動出力ノードＯＵＴ_2の電圧変化も遅れるので、全体のスイッチング動作時の応答が重くなる。
【００８９】
たとえば、トランジスタＱ９０１_2（ＮＭＯＳ）がオン状態となろうとする過程では、トランジスタＱ９０１_2（ＮＭＯＳ）への入力信号Ｖin_2が“Ｈ”になっても、その出力がオンレベル（基準電圧Ｖss）になるまでに遅れが見られ、遅い応答を示す。
【００９０】
ところで、微細化されたＮＭＯＳのドレインに電圧を印加すると、ドレイン近傍に高電界領域が形成される。この領域に、キャリア（電子）が流れ込むと、キャリアは電界により高いエネルギを得てホットキャリアになる。これらのあるものはフォノン散乱し、あるものはインパクト・イオン化によりエネルギが失われる。ホットキャリアの中でＳｉ−ＳｉＯ２の電位障壁を越えられるだけのエネルギを持ったものが、ゲート酸化膜に注入され、ＭＯＳトランジスタの閾値（Ｖth）や相互コンダクタンスｇｍの変動を引き起こす原因となり、電圧により加速される現象を引き起こす。
【００９１】
たとえば、前述のようにノンオーバーラップ動作をさせると、図６（Ｃ），（Ｄ）に示すように、出力段の各トランジスタＱ９０３（ＰＭＯＳ）の低い相互コンダクタンスｇｍと正帰還ループに起因した緩やかな遷移を示す応答が観察される。
【００９２】
このとき、各トランジスタＱ９０１（ＮＭＯＳ）のドレイン電位（すなわち差動出力ノードＯＵＴ）が電源ＶDDH 〜基準電位Ｖss（＝接地電位GND ）へ遷移する過程、すなわち、トランジスタＱ９０１（ＮＭＯＳ）がオフ状態からオン状態に遷移する過程で、ドレイン−ソース間電圧Ｖdsが大きい状態でピンチオフ領域を通過することになる。
【００９３】
ところが、ドレイン−ソース間電圧Ｖdsが大きい状態でピンチオフ領域を通過すると、他のロジック回路よりも強い電界が垂直方向（ゲート−ドレイン間方向）に印加され、かつ、ドレイン近傍の尖鋭化されたチャネルには水平方向（ドレイン−ソース間）に強電界が掛かっており、チャネル内のキャリア（電子）は水平方向の強電界により加速され、その加速されたキャリアが、ドレイン近傍にて結晶格子との衝突により電子・ホール（Hole；正孔）の対を発生させる現象、いわゆるインパクト・イオン化現象を引き起こし易い。
【００９４】
インパクト・イオン化された電子・ホールの対は、トランジスタＱ９０１（ＮＭＯＳ）の場合はホールがゲート絶縁膜へ突入して、ゲート絶縁膜内に捕獲準位を作り易く、ホットキャリア耐性が劣化し易い。そのため、ホットキャリア耐性の弱い素子は、相互コンダクタンスｇｍの劣化やドレイン電流の飽和特性Ｉdsatの減少を引き起こす。
【００９５】
何れにしても、大きなドレイン−ソース間電圧Ｖdsが印加されている状態でピンチオフ領域をゆっくり通過することが、ホットキャリア耐性の劣化を促すことになる。つまり、従来の昇圧型のレベルシフト回路９００では、正帰還ループを用いた構成により昇圧を施しているが、正帰還ループに起因した入出力応答において、ホットキャリア耐性を劣化させるような入出力応答があり、ホットキャリア耐性に懸念がある。
【００９６】
このことに鑑みれば、ホットキャリア耐性の劣化防止およびホットキャリア耐性の向上のためには、
１）ピンチオフ領域を通過する際のＭＯＳトランジスタのドレイン−ソース間電圧Ｖdsを小さくする、
２）ピンチオフ領域を素早く通過するような動作をさせる、
ことを、能動的に工夫することが、ホットキャリア耐性を強化して、回路の長寿命化を図る上で、有効であると考えられる。
【００９７】
この両者を同時に満たすようにしたものが、図１に示した第１実施形態の回路構成および図５に示す動作である。すなわち、図１に示した第１実施形態の回路構成および動作では、図５に示すように、概ねロジックインバータの入出力特性と類似の入出力特性を採ることができる。よって、図６に示した入出力特性のように、ＭＯＳトランジスタのピンチオフ領域を、ドレイン−ソース間電圧Ｖdsが大きい状態でゆっくりと通過するというホットキャリア耐性の劣化を促進するような事態を緩和できる。
【００９８】
ここで、図６に示した入出力特性になる背景には、抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ の直列回路でなる抵抗分割回路を採用した帰還信号取得部１０５を、トランジスタＱ１０１（ＮＭＯＳ）とトランジスタＱ１０３（ＰＭＯＳ）の各ドレイン間に配し、その中点から得られる信号を帰還信号ＳFBとして、トランジスタＱ１０３（ＰＭＯＳ）の各ゲートに供給するようにしたことが、効果的に機能している。
【００９９】
なぜなら、スイッチング動作時に生じる電流Ｉdsがインピーダンス素子１０６（本例では抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ ）に流れることで、インピーダンス素子１０６の端子間に電位差が発生し、スイッチング動作時のトランジスタＱ１０１（ＮＭＯＳ）のドレイン−ソース間電圧Ｖdsを小さくする働き（前述の１）の機能）をしている。
【０１００】
さらに、直列接続された複数のインピーダンス素子１０６（本例では２つの抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ ）の接続点である接続ノードＮ１０６から得られる分割信号を、他方の回路ブロック１００_1，１００_2に供給する帰還信号ＳFBとする、正帰還ループを構成している。これにより、図４に示した従来のレベルシフト回路９００における深いレベルからの正帰還に比べて、浅いレベルからの正帰還ループを形成できるので、応答を軽い状態にでき、速い応答を実現できる（前述の２）の機能）。
【０１０１】
つまり、先ず、トランジスタＱ１０１_1（ＮＭＯＳ）への入力信号Ｖin_1の電圧が“Ｈ”となっているときには（ｔ１０以前）、トランジスタＱ１０１_1はオン状態となるのでその出力である差動出力ノードＯＵＴ_1の電圧は基準電位Ｖss（＝接地電位GND ）と同電位になるし、トランジスタＱ１０１_2（ＮＭＯＳ）への入力信号Ｖin_2の電圧が“Ｌ”になっており、トランジスタＱ１０１_2はオフ状態になっている。
【０１０２】
このとき、トランジスタＱ１０３_2（ＰＭＯＳ）は、そのゲートが接続ノードＮ１０６_1の電圧にありオン状態になるので（後述を参照）、そのドレインの電圧は電源電位ＶDDH と同電位、またオフ状態にあるトランジスタＱ１０１_2の出力である差動出力ノードＯＵＴ_2の電圧も電源電位ＶDDH と同電位になるので、接続ノードＮ１０６_2の電圧も電源電位ＶDDH と同電位になる。
【０１０３】
また、トランジスタＱ１０３_1（ＰＭＯＳ）は、そのゲートが接続ノードＮ１０６_2の電圧＝電源電位ＶDDにありオフ状態になっている。よって、そのドレインの電圧はオン状態にあるトランジスタＱ１０１_1の出力である差動出力ノードＯＵＴ_1の電圧に、オン時のドレイン電流Ｉds_1と抵抗素子Ｒ１０６_1ａの積を加算した接続ノードＮ１０６_1の電圧と事実上同電位になる。
【０１０４】
なお、差動出力ノードＯＵＴ_1の電圧に、オン時のドレイン電流Ｉds_1と抵抗素子Ｒ１０６_1ａの積を加算した接続ノードＮ１０６_1の電圧は、トランジスタＱ１０３_2（ＰＭＯＳ）を、オン状態にさせる電圧となるように抵抗素子Ｒ１０６_1ａの定数を設定する。
【０１０５】
この状態では、トランジスタＱ１０１_1のドレイン電流Ｉds_1は飽和状態にあるし、トランジスタＱ１０１_2のドレイン電流Ｉds_2は非飽和状態にある。
【０１０６】
次に、ノンオーバーラップ動作とするべく、入力信号Ｖin_1を“Ｌ”にしてトランジスタＱ１０１_1（ＮＭＯＳ）をオフさせてから（ｔ１０〜ｔ１１）、入力信号Ｖin_2を“Ｈ”にしてトランジスタＱ１０１_2（ＮＭＯＳ）をオンさせる（ｔ１１〜ｔ１２）。
【０１０７】
トランジスタＱ１０１_2（ＮＭＯＳ）がオン状態となろうとする過程では、トランジスタＱ１０１_1はオフ状態にある。また、トランジスタＱ１０１_2（ＮＭＯＳ）の出力である差動出力ノードＯＵＴ_2は、インピーダンス素子１０６（ここでは抵抗素子Ｒ１０６_1ａ）を介してトランジスタＱ１０３_1のゲート電圧となり、そのゲート電圧は電源電位ＶDDH から低下し（ｔ１１）、トランジスタＱ１０３_1の閾値電圧以下となってトランジスタＱ１０３_1をオンさせ得る状態になると、トランジスタＱ１０３_1が非飽和状態から飽和状態に遷移する。
【０１０８】
この状態では、トランジスタＱ１０１_1（ＮＭＯＳ）がオフ状態にあるので、その出力である差動出力ノードＯＵＴ_1の電圧が基準電位Ｖssより上昇する。そして、差動出力ノードＯＵＴ_1の電圧が上昇することで、トランジスタＱ１０３_2がオフ状態に移行するようになる。
【０１０９】
そして、このような動作が継続されることで、差動出力ノードＯＵＴ_2の電圧が電源電位ＶDDH から基準電位Ｖssとなって、また、差動出力ノードＯＵＴ_1の電圧が基準電位Ｖssから電源電位ＶDDH となって、レベルシフト動作が終了する（ｔ１２）。
【０１１０】
なお、入力信号Ｖin_1の電圧が“Ｌ”から“Ｈ”に変化したときも、上記と同様の動作がトランジスタＱ１０１（ＮＭＯＳ），Ｑ１０３（ＰＭＯＳ）において行なわれる（ｔ１５〜ｔ１８）。
【０１１１】
ここで、トランジスタＱ１０１（ＮＭＯＳ）がオンしようとしたとき（スイッチング動作時に）、その動作電流が少なくともトランジスタＱ１０１側のインピーダンス素子１０６_ａ に流れるので、そのインピーダンス素子１０６_ａ の両端に生じる電位差の分だけ、スイッチング動作時のトランジスタＱ１０１（ＮＭＯＳ）のドレイン−ソース間の電位を小さくすることができる。
【０１１２】
また、トランジスタＱ１０３のゲートに供給される接続ノードＮ１０６の電圧は、トランジスタＱ１０１がオン状態にあるときのドレイン（＝差動出力ノードＯＵＴ）の電圧に、オン時のドレイン電流Ｉdsと抵抗素子Ｒ１０６_ａ の積を加算した電圧にあるので、トランジスタＱ９０３（ＰＭＯＳ）のオン時の状態は、図４に示した従来構成よりも浅いレベルにある。
【０１１３】
したがって、スイッチング動作時に論理反転する際、浅いレベルからの正帰還ループを形成できるので、応答を軽い状態にでき、速い遷移応答を実現できる。速い遷移応答を実現できれば、ピンチオフ領域を素早く切り抜けることができる。
【０１１４】
また、本実施形態では、接続ノードＮ１０６とトランジスタＱ１０３（ＰＭＯＳ）との間にも抵抗素子Ｒ１０６_ｂ を介在させており、トランジスタＱ１０３（ＰＭＯＳ）のオフの遅れがあった場合にも、スイッチング動作時のトランジスタＱ１０１（ＮＭＯＳ）のドレイン−ソース間電圧Ｖdsを小さくする働き（前述の１）の機能）や、速い遷移応答（前述の２）の機能）について、一層有効に機能するようにしている。
【０１１５】
すなわち、抵抗素子Ｒ１０６_ｂ を介在させない場合、一方のトランジスタＱ１０３（ＰＭＯＳ）のオフの遅れがあると、ドレイン−ソース間電圧Ｖdsを小さくする働きは当然に抵抗素子Ｒ１０６_ａ の電位差のみであるし、その遅れ分だけ、トランジスタＱ１０１（ＮＭＯＳ）のオンによる接続ノードＮ１０６の電位低下が遅れ、その結果、他方（相手方）のトランジスタＱ１０３（ＰＭＯＳ）のオンが遅れ、全体のスイッチング動作が遅くなる。
【０１１６】
これに対して、抵抗素子Ｒ１０６_ｂ を介在させると、仮にトランジスタＱ１０３（ＰＭＯＳ）のオフの遅れがありＨレベルが残っても、抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ の両者の電位差を利用することで、ドレイン−ソース間電圧Ｖdsを小さくする効果が高まる。
【０１１７】
加えて、トランジスタＱ１０１（ＮＭＯＳ）がオンすることでそのドレイン（＝差動出力ノードＯＵＴ）の電圧が基準電位Ｖssと同じ電圧となり、Ｈレベル〜基準電位Ｖss間が、抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ で分割された結果として接続ノードＮ１０６の電位が得られ、これが他方（相手方）のトランジスタＱ１０３（ＰＭＯＳ）のゲートに供給される。
【０１１８】
よって、トランジスタＱ１０３（ＰＭＯＳ）のオフの遅れに拘わらず、トランジスタＱ１０１（ＮＭＯＳ）のオンによる接続ノードＮ１０６の電位低下が、即時に、他方（相手方）のトランジスタＱ１０３（ＰＭＯＳ）をオンさせるために寄与する。
【０１１９】
なお、ドレイン電流Ｉds_1が抵抗素子Ｒ１０６_1ａ，Ｒ１０６_1ｂに流れることで得られる接続点の電位（＝ドレイン電流Ｉds_1と抵抗素子Ｒ１０６_1ａの積をトランジスタＱ１０１のドレイン電圧に加算した接続ノードＮ１０６_1の電圧）が、トランジスタＱ１０３_2（ＰＭＯＳ）を、オン状態にさせる電圧となるように抵抗素子Ｒ１０６_1ａ，Ｒ１０６_1ｂの定数を設定する。その限りにおいて、抵抗素子Ｒ１０６_1ａ，Ｒ１０６_1ｂの定数は同一であってもよいし、異なっていてもよい。抵抗素子Ｒ１０６_1ａ，Ｒ１０６_1ｂの定数比を調整することで、最適な帰還信号ＳFBとなるようにすることができる。
【０１２０】
トランジスタＱ１０３（ＰＭＯＳ）のオフの遅れがあっても、即時に、接続ノードＮ１０６_2の浅い電圧レベルからの正帰還ループを形成できるので、応答を軽い状態にでき、速い応答を実現できる。速い応答を実現できれば、ピンチオフ領域を素早く切り抜けることができる。
【０１２１】
スイッチング動作時に、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の動作点がドレイン−ソース間電圧Ｖdsの大きいピンチオフ領域を通過することを緩和でき、ホットキャリア耐性劣化を改善できる。レベルシフト回路１００の差動出力ノードＯＵＴが電源電圧ＶDDH 〜基準電圧Ｖss間の中間電位に留まっている時間を大幅に減らすことができ、インパクト・イオン化による相互コンダクタンスｇｍ劣化の低減を図ることができる。
【０１２２】
また付加的な効果として、抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ を介在させることで、仮に、ＮＭＯＳとＰＭＯＳが同時にオン状態になったときでも、そのときに流れる貫通電流を制限できる利点もある。その結果として、ノンオーバーラップ期間を限りなく短くすることができる。遅延時間を短くでき、一層、高速動作に適するようになる。
【０１２３】
このように、第１実施形態の仕組みでは、１）ピンチオフ領域を通過する際のＭＯＳトランジスタのドレイン−ソース間電圧Ｖdsを小さくする対応を採る工夫によって、さらに好ましくは、２）ピンチオフ領域を素早く通過するような動作をさせる側面からも対応を採る工夫によって、ホットキャリア耐性劣化の防止低減に寄与できるレベルシフト回路を実現できるとともに、付加的な効果として、高速動作にも寄与できるようになった。
【０１２４】
＜シミュレーション結果＞
図７および図８は、図１に示した第１実施形態のレベルシフト回路１００の動作をシミュレーションにより解析した結果を示す図である。ここで、図７は、インピーダンス素子１０６として用いる抵抗素子の定数を“０Ω”として、事実上、従来のレベルシフト回路９００と同様にしたときの状態を示す。また、図８は、インピーダンス素子１０６として用いる各抵抗素子Ｒ１０６_ａ ，Ｒ１０６_ｂ の定数を“２ｋΩ”としたときの状態を示す。
【０１２５】
図７から分かるように、抵抗素子Ｒ１０６の定数を“０Ω”としたとき、つまり、従来のレベルシフト回路９００では、ピンチオフ領域を緩やかに変化をするとき、ホットキャリア耐性が劣化し易い可能性があることが分かる。
【０１２６】
これに対して、図８から分かるように、抵抗素子Ｒ１０６の定数を“２ｋΩ”としたときには、抵抗素子Ｒ１０６の定数が“０Ω”のときよりも、ピンチオフ領域を素早く変化するようになり、ホットキャリア耐性が改善されることが分かる。
【０１２７】
また、トランジスタＱ１０１のドレイン（差動出力ノードＯＵＴ_１）とトランジスタＱ１０３_1のドレインとの間に、他方の回路ブロック１００に供給する帰還信号ＳFB_1を取得する帰還信号取得部１０５_1を介在させることによる弊害はないと考えてよい。
【０１２８】
むしろ、抵抗素子Ｒ１０６の定数が“０Ω”のときには、差動入力が２．５Ｖｐｐ以上のときに論理を切り替えられるのに対して、抵抗素子Ｒ１０６の定数が“２ｋΩ”のときには、差動入力が１．５Ｖｐｐ以上のときに論理を切り替えられるようになっている。つまり、抵抗なしの場合には２．５Ｖｐｐ以上の入力レンジが必要であるのに対して、抵抗２ｋΩを入れた場合には、１．５Ｖｐｐ以上の入力レンジが必要となり、このことは、論理の間違いが起こり難い方向へ機能が改善されていることを意味する。よって、論理の切り替わるダイナミックレンジを広げることができる利点もあることが分かる。
【０１２９】
＜レベルシフト回路；第２実施形態＞
図９は、レベルシフト回路の第２実施形態の構成例を示す図である。第２実施形態のレベルシフト回路１００は、図４に示した従来のレベルシフト回路９００をベースとして、入力段のトランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の各ドレイン（トランジスタの出力ノード１０７_1，１０７_2）と差動出力ノードＯＵＴ_1，ＯＵＴ_2との間に、インピーダンス素子の一例である誘導素子（インダクタ；Inductor）１０８_1，１０８_2を介在させた点に特徴を有する。
【０１３０】
外部負荷Load_1，Load_2は、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の各出力ノード１０７_1，１０７_2に直接ではなく、誘導素子１０８_1，１０８_2を介在した差動出力ノードＯＵＴ_1，ＯＵＴ_2に接続する。誘導素子１０８を進み補償に利用するのである。
【０１３１】
＜動作；第２実施形態＞
図１０は、第２実施形態のレベルシフト回路１００の動作を説明する図である。第２実施形態の仕組みは、スイッチング動作時の誘導素子１０８に流れる電流の瞬時的な変化（逆起電圧）を利用することで、ＭＯＳトランジスタのピンチオフ領域を、ドレイン−ソース間電圧Ｖdsが大きい状態でゆっくりと通過するというホットキャリア耐性の劣化を促進するような事態を緩和しようとするものである。
【０１３２】
すなわち、スイッチング動作時に誘導素子１０８の両端に発生する電位差が電流の時間微分に比例することを利用して、出力ノード１０７_1，１０７_2が電源電圧ＶDDH から基準電圧Ｖss（＝接地電位GND ）へ遷移する際に、遷移開始時の一瞬、急激に電位を下げることで、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）がオンし始める瞬間のピンチオフ領域を通過する際に、ドレイン−ソース間電圧Ｖdsを小さくした状態で遷移させることができる。誘導素子１０８が、スイッチング動作時のトランジスタＱ１０１（ＮＭＯＳ）のドレイン−ソース間電圧Ｖdsを小さくする働きをしているのである。
【０１３３】
スイッチング動作時に、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）のドレイン電圧を瞬時に下げているので、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の動作点がドレイン−ソース間電圧Ｖdsの大きいピンチオフ領域を通過することを緩和でき、ホットキャリア耐性劣化を改善できる。
【０１３４】
入力される差動信号の論理レベルの遷移時に出力信号の論理レベルが遷移しようとしたとき、トランジスタＱ１０１の出力端子（出力ノード１０７）の遷移時に誘導素子１０８に生じる逆起電圧を利用して遷移開始時の一瞬急激に、トランジスタＱ１０１のドレイン−ソース間電圧を小さくすることで、その後の遷移過程では、ピンチオフ領域を通過する際のトランジスタＱ１０１のドレイン−ソース間電圧が小さくなっているからである。
【０１３５】
＜レベルシフト回路；第３実施形態＞
図１１は、レベルシフト回路の第３実施形態の構成例を示す図である。第３実施形態のレベルシフト回路１００は、図１に示した第１実施形態のレベルシフト回路１００をベースとして、入力段のトランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の各ドレイン（トランジスタの出力ノード１０７_1，１０７_2）と差動出力ノードＯＵＴ_1，ＯＵＴ_2との間に、誘導素子１０８_1，１０８_2を介在させた点に特徴を有する。
【０１３６】
外部負荷Load_1，Load_2は、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の各出力ノード１０７_1，１０７_2に直接ではなく、誘導素子１０８_1，１０８_2を介在した差動出力ノードＯＵＴ_1，ＯＵＴ_2に接続する。
【０１３７】
＜動作；第３実施形態＞
図１２は、第３実施形態のレベルシフト回路１００の動作を説明する図である。第３実施形態の仕組みは、第１実施形態の仕組みに第２実施形態の仕組みを組み合わせたものであり、両者の動作を共に実現するようになる。
【０１３８】
第２実施形態と同様に、スイッチング動作時の誘導素子１０８に流れる電流の瞬時的な変化を利用することで、ＭＯＳトランジスタのピンチオフ領域を、ドレイン−ソース間電圧Ｖdsが大きい状態でゆっくりと通過するというホットキャリア耐性の劣化を促進するような事態を一層緩和しようとするものである。
【０１３９】
スイッチング動作時に出力ノード１０７_1，１０７_2が電源電圧ＶDDH から基準電圧Ｖss（＝接地電位GND ）へ遷移する際に、誘導素子１０８の両端に発生する電位差が電流の時間微分に比例することを利用して、その遷移開始時の一瞬、急激に電位を下げることで、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）がオンし始める瞬間のピンチオフ領域を通過する際に、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）のドレイン電圧を瞬時に下げることで、ドレイン−ソース間電圧Ｖdsを小さくした状態で遷移させる。
【０１４０】
その結果、スイッチング動作時に、トランジスタＱ１０１_1，Ｑ１０１_2（ＮＭＯＳ）の動作点がドレイン−ソース間電圧Ｖdsの大きいピンチオフ領域を通過することを緩和でき、ホットキャリア耐性劣化を改善できる。
【０１４１】
ここで、第２実施形態や第３実施形態において、誘導素子１０８のインダクタ成分を如何様にして形成するかが問題となり得る。たとえば、昨今の高周波（ＲＦ；radio frequency ）回路用途のプロセス技術では、インダクタ用の厚膜メタルを製作できるようになってきた。そこで、巻線のインダクタを作り利用する方法を採用することが考えられる。
【０１４２】
他方、ＩＣチップ内のボンディングワイヤ（Bonding Wire）を使って、ワイヤに付与されているインダクタ成分を利用する方法を採用することも考えられる。ただし、ボンディングワイヤを利用した場合、行き線と戻り線で相互インダクタが形成されるので、相互インダクタ成分による全インダクタンスの低減を考慮する必要がある。また、パッド（Pad ）に付与される寄生容量の存在を考慮する必要もある。
【０１４３】
また、インダクタ成分の作込み精度の観点から見ると、厚膜メタルプロセスを使う方がよいと考えられる。
【０１４４】
＜ＣＣＤ固体撮像素子と周辺部の概要＞
図１３は、ＣＣＤ固体撮像素子２１０と、このＣＣＤ固体撮像素子２１０を駆動する駆動装置（以下ドライバ回路とも称する）の一実施形態である駆動制御部２４０とを具備した固体撮像装置２０２の概略図である。本実施形態では、インターライン転送（ＩＴ）方式のＣＣＤ固体撮像素子２１０を、６相もしくは８相で垂直駆動転送するとともに、Ｎ（Ｎは２以上の正の整数）相で水平転送駆動する場合を例に採って説明する。ここでは、２相で水平転送駆動する例で示す。
【０１４５】
図１３において、ドライバ回路の一実施形態である駆動制御部２４０は、タイミング信号生成部２４１と駆動部２４２とを備えている。タイミング信号生成部２４１は、低電圧ＶDDL （たとえば一般的な論理レベルの１．０〜５Ｖ程度）の電源で動作する論理回路の一例である。
【０１４６】
なお、駆動部２４２は、上述した第１〜第３実施形態のレベルシフト回路１００を内部に備えるとともに、その最終段に、駆動すべき電極ごとに、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの直列回路を備えている（詳細は後述する）。
【０１４７】
ＣＣＤ固体撮像素子２１０には、駆動電源２４６から、タイミング信号生成部２４１に供給される低電圧ＶDDL よりも高電圧の電源電圧ＶDDH の一例として、ドレイン電圧ＶＤＤおよびリセットドレイン電圧ＶＲＤが印加され、駆動制御部２４０の出力段に相当する駆動部２４２にも、電源電圧ＶDDH の一例として所定の電圧が供給されるようになっている。
【０１４８】
固体撮像装置２０２を構成するＣＣＤ固体撮像素子２１０は、半導体基板２２１上に、画素（ユニットセル）に対応して受光素子の一例であるフォトダイオードなどからなるセンサ部（感光部；フォトセル）２１１が多数、垂直（列）方向および水平（行）方向において２次元マトリクス状に配列されている。これらセンサ部２１１は、受光面から入射した入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する。
【０１４９】
またＣＣＤ固体撮像素子２１０は、センサ部２１１の垂直列ごとに６相もしくは８相駆動に対応する複数本（本例では１ユニットセル当たり６本もしくは８本）の垂直転送電極２２４（２２４-1〜２２４-6もしくは２２４-1〜２２４-8）が設けられる垂直ＣＣＤ（Ｖレジスタ部、垂直転送部）２１３が配列されている。
【０１５０】
垂直ＣＣＤ２１３の転送方向は図中縦方向であり、この方向に垂直ＣＣＤ２１３が設けられ、この方向に直交する方向（水平方向）に垂直転送電極２２４が複数本並べられる。さらに、これら垂直ＣＣＤ２１３と各センサ部２１１との間には読出ゲート（ＲＯＧ）２１２が介在している。また各ユニットセルの境界部分にはチャネルストップＣＳが設けられている。これらセンサ部２１１の垂直列ごとに設けられ、各センサ部２１１から読出ゲート部２１２によって読み出された信号電荷を垂直転送する複数本の垂直ＣＣＤ２１３によって撮像エリア２１４が構成されている。
【０１５１】
センサ部２１１に蓄積された信号電荷は、読出ゲート部２１２に読出パルスＸＳＧに対応するドライブパルスが印加されることにより垂直ＣＣＤ２１３に読み出される。垂直ＣＣＤ２１３は、６相（８相）の垂直転送クロックＶ１〜Ｖ６（Ｖ８）に基づくドライブパルスφＶ１〜φＶ６（φＶ８）よって転送駆動され、読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。この１ラインずつの垂直転送を、特にラインシフトという。
【０１５２】
また、ＣＣＤ固体撮像素子２１０には、複数本の垂直ＣＣＤ２１３の各転送先側端部すなわち、最後の行の垂直ＣＣＤ２１３に隣接して、図の左右方向に延在する水平ＣＣＤ（Ｈレジスタ部、水平転送部）２１５が１ライン分設けられている。この水平ＣＣＤ２１５は、本実施形態では２の水平転送クロックＨ１，Ｈ２（詳細には、それぞれＰチャネル用とＮチャネル用が存在する）に基づくドライブパルスφＨ１，φＨ２によって転送駆動され、複数本の垂直ＣＣＤ２１３から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。このため２相駆動に対応する複数本（２本）の水平転送電極２２９（２２９-1，２２９-2）が設けられる。
【０１５３】
水平ＣＣＤ２１５の転送先の端部には、たとえばフローティング・ディフュージョン・アンプ（ＦＤＡ）構成の電荷電圧変換部２１６が設けられている。この電荷電圧変換部２１６は、水平ＣＣＤ２１５によって水平転送されてきた信号電荷を順次電圧信号に変換して出力する。この電圧信号は、被写体からの光の入射量に応じたＣＣＤ出力（ＶＯＵＴ）として導出される。以上により、インターライン転送方式のＣＣＤ固体撮像素子２１０が構成されている。
【０１５４】
また固体撮像装置２０２は、本実施形態の固体撮像装置２０２の特徴部分として、ＣＣＤ固体撮像素子２１０を駆動するための種々のパルス信号（“Ｌ”レベルと“Ｈ”レベルの２値）を生成するタイミング信号生成部２４１と、タイミング信号生成部２４１から供給された種々のパルスを所定レベルのドライブパルスにしてＣＣＤ固体撮像素子２１０に供給する駆動部２４２とを備えている。
【０１５５】
たとえば、タイミング信号生成部２４１は、水平同期信号（ＨＤ）や垂直同期信号（ＶＤ）に基づいて、ＣＣＤ固体撮像素子２１０のセンサ部２１１に蓄積された信号電荷を読み出すための読出パルスＸＳＧ、読み出した信号電荷を垂直方向に転送駆動し水平ＣＣＤ２１５に渡すための垂直転送クロックＶ１〜Ｖｎ（ｎは駆動時の相数を示す；たとえば６相駆動時にはＶ６、８相駆動時にはＶ８）、垂直ＣＣＤ２１３から渡された信号電荷を水平方向に転送駆動し電荷電圧変換部２１６に渡すための水平転送クロックＨ１，Ｈ２、およびリセットパルスＲＧなどを生成し、駆動部２４２に供給する。
【０１５６】
駆動部２４２は、タイミング信号生成部２４１から供給された種々のクロックパルスを所定レベルの電圧信号（ドライブパルス）に変換し、あるいは別の信号に変換しＣＣＤ固体撮像素子２１０に供給する。たとえば、タイミング信号生成部２４１から発せられたｎ相の垂直転送クロックＶ１〜Ｖ６（Ｖ８）は、駆動部２４２を介して垂直ドライブパルスφＶ１〜φＶ６（φＶ８）とされ、ＣＣＤ固体撮像素子２１０内の対応する所定の垂直転送電極（２２４-1〜２２４-6もしくは２２４-1〜２２４-8）に印加されるようになっている。同様に、２相の水平転送クロックＨ１，Ｈ２は、駆動部２４２を介して水平ドライブパルスφＨ１，φＨ２とされ、ＣＣＤ固体撮像素子２１０内の対応する所定の水平転送電極（２２９-1，２２９-2）に印加されるようになっている。
【０１５７】
なお、駆動部２４２は、読出パルスＸＳＧについては、６相もしくは８相の垂直転送クロックＶ１〜Ｖ６（Ｖ８）のうちのＶ１，Ｖ３，Ｖ５（，Ｖ７）に重畳することで、３値レベルを採る垂直ドライブパルスφＶ１，φＶ３，φＶ５（，φＶ７）として、ＣＣＤ固体撮像素子２１０に供給する。つまり、垂直ドライブパルスφＶ１，φＶ３，φＶ５（，φＶ７）は、本来の垂直転送動作だけでなく、信号電荷の読出しにも兼用されるようにする。
【０１５８】
このような構成のＣＣＤ固体撮像素子２１０の一連の動作を概説すれば以下の通りである。先ず、タイミング信号生成部２４１は、垂直転送用の転送クロックＶ１〜Ｖ６（Ｖ８）や読出パルスＸＳＧなどの種々のパルス信号を生成する。これらのパルス信号は、駆動部２４２により所定電圧レベルのドライブパルスに変換された後に、ＣＣＤ固体撮像素子２１０の所定端子に入力される。
【０１５９】
センサ部２１１の各々に蓄積された信号電荷は、タイミング信号生成部２４１から発せられた読出パルスＸＳＧが読出ゲート部２１２の転送チャネル端子電極に印加され、転送チャネル端子電極下のポテンシャルが深くなることにより、当該読出ゲート部２１２を通して垂直ＣＣＤ２１３に読み出される。そして、６相（８相）の垂直ドライブパルスφＶ１〜φＶ６（φＶ８）に基づいて垂直ＣＣＤ２１３が駆動されることで、順次水平ＣＣＤ２１５へ転送される。
【０１６０】
水平ＣＣＤ２１５は、タイミング信号生成部２４１から発せられ駆動部２４２により所定電圧レベルの変換された２相の水平ドライブパルスφＨ１，φＨ２に基づいて、複数本の垂直ＣＣＤ２１３の各々から垂直転送された１ラインに相当する信号電荷を順次電荷電圧変換部２１６側に水平転送する。
【０１６１】
電荷電圧変換部２１６は、水平ＣＣＤ２１５から順に注入される信号電荷を図示しないフローティングディフュージョンに蓄積し、この蓄積した信号電荷を信号電圧に変換して、たとえば図示しないソースフォロア構成の出力回路を介して、タイミング信号生成部２４１から発せられたリセットパルスＲＧの制御の元に撮像信号（ＣＣＤ出力信号）ＶＯＵＴとして出力する。
【０１６２】
＜駆動部の構成例＞
図１４は、駆動部２４２の一構成例を示すブロック図である。駆動部２４２は、比較的低い電源電圧ＶDDL で動作するタイミング信号生成部２４１で生成されたシングルエンド出力の各種のパルス信号（本例では転送クロックＶ１〜Ｖｎ，Ｈ１，Ｈ２）を１対の差動信号に変換して出力する差動信号生成部の一例であるプリアンプ回路３１０と、プリアンプ回路３１０から出力された１対の差動信号を差動入力信号Ｖin_1，Ｖin_2として１対の出力パルス信号Ｖout_1，Ｖout_2を生成するレベルシフト回路３２０と、レベルシフト回路３２０の出力パルス信号Ｖout_1，Ｖout_2に基づいて図示を割愛した垂直転送電極２２４や水平転送電極２２９に供給するための駆動パルス信号を生成する出力信号生成部の一例である出力バッファ回路３３０とを備えている。
【０１６３】
プリアンプ回路３１０は、差動アンプ３１１を利用した構成を採用している。先ず、一方の入力端子３１２に、図示を割愛した低電圧ＶDDL で動作するタイミング信号生成部２４１から、各種の転送クロックＶ１〜Ｖｎ，Ｈ１，Ｈ２が供給される。他方の入力端子３１３側には、電源電圧ＶDDL と基準電圧Ｖssとを分割する抵抗素子３１５，３１６を具備した抵抗直列回路３１４が設けられ、抵抗素子３１５，３１６の接続点が、入力端子３１３に接続されるようになっている。
【０１６４】
ここで、差動信号生成部として機能する本実施形態のプリアンプ回路３１０は、１対の差動信号として、各差動信号の遷移時に、後段のレベルシフト回路３２０の入力段に配される１対のトランジスタＱ１０１（ＮＭＯＳ）が同時にオフとなる状態を形成可能な信号を生成するようにする。
【０１６５】
たとえば、プリアンプ回路内では、シングルエンド入力の信号を振幅のそろった差動信号へ変換し、各差動信号のＤＣ（Direct Current：直流）レベルを基準レベル（基準電位Ｖss：本例では接地電位GND ）までシフトするように動作させる。ＤＣレベルを基準レベルに据え付けることで、シフト後の差動信号は基準レベル以下の信号成分がカットされ、カットされた部分の信号成分には基準レベルが貼り付けられ、基準レベル以上の信号成分のみを取り出せる。結果、プリアンプ回路でノンオーバーラップの差動出力信号を得ることができる。
【０１６６】
また、本構成例のレベルシフト回路３２０としては、垂直転送系の転送クロックＶ１〜Ｖｎに関しては従来と同様のレベルシフト回路９００を採用して、水平転送系の転送クロックＨ１，Ｈ２に関しては、高速駆動時のホットキャリア耐性を考慮して、本願の上記第１〜第３実施形態で示したレベルシフト回路１００を採用することにする。もちろん、垂直転送系の転送クロックＶ１〜Ｖｎに関しても、上記第１〜第３実施形態で示したレベルシフト回路１００を採用してもよい。
【０１６７】
出力バッファ回路３３０としては、エクスポネンシャルホーン（Ｅｘｐ−Ｈｏｒｎ）型のインバータ回路を採用している。ここで、エクスポネンシャルホーン型のインバータ回路は、カスケード（縦続接続）の段数を増すごとに駆動能力を指数関数的に高めて行くことに特徴を有しており、低い駆動能力の回路と重い負荷のインタフェースにおいて、高速駆動を求められるシステム回路において利用されるものである。
【０１６８】
図１３に示すＣＣＤ固体撮像素子２１０の水平ＣＣＤ２１５を駆動制御部２４０の駆動部２４２にて駆動するに当たっては、駆動周波数が垂直ＣＣＤ２１３の駆動周波数よりも高くなり、また画素数が増えるとそれがさらに顕著になり、水平ＣＣＤ２１５を駆動する際の充放電に伴うホットキャリア耐性の問題が高速駆動となるほど顕在化してくる。
【０１６９】
しかしながら、上述した第１〜第３実施形態のレベルシフト回路１００を採用することで、その問題を改善しつつ、高速駆動ができるようになる。
【図面の簡単な説明】
【０１７０】
【図１】レベルシフト回路の第１実施形態の基本構成例を示す図である。
【図２】第１実施形態の第１の変形例を示す図である。
【図３】第１実施形態の第２の変形例を示す図である。
【図４】比較例としての従来のレベルシフト回路の構成例を示す図である。
【図５】第１実施形態のレベルシフト回路の動作を説明する図である。
【図６】比較例としての図４に示した従来のレベルシフト回路の動作を説明する図である。
【図７】図１に示した第１実施形態のレベルシフト回路の動作をシミュレーションにより解析した結果（抵抗値＝０Ωのとき）を示す図である。
【図８】図１に示した第１実施形態のレベルシフト回路の動作をシミュレーションにより解析した結果（抵抗値＝２ｋΩのとき）を示す図である。
【図９】レベルシフト回路の第２実施形態の構成例を示す図である。
【図１０】第２実施形態のレベルシフト回路の動作を説明する図である。
【図１１】レベルシフト回路の第３実施形態の構成例を示す図である。
【図１２】第３実施形態のレベルシフト回路の動作を説明する図である。
【図１３】ＣＣＤ固体撮像素子を駆動するレベルシフト回路を利用した駆動装置を具備する固体撮像装置の概略図である。
【図１４】駆動部の一構成例を示すブロック図である。
【符号の説明】
【０１７１】
１００…レベルシフト回路、Ｑ１０１…入力段トランジスタ、Ｑ１０３…出力段トランジスタ、１０５…帰還信号取得部、１０６…インピーダンス素子、Ｒ１０６…抵抗素子、１０７…出力ノード、１０８…誘導素子、２０２…固体撮像装置、２１０…ＣＣＤ固体撮像素子、２１５…水平ＣＣＤ、２４０…駆動制御部（駆動装置）、２４１…タイミング信号生成部、２４２…駆動部、３１０…プリアンプ回路、３２０…レベルシフト回路、３３０…出力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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