(57)【要約】【課題】有機ＥＬ素子の駆動回路において、グランド配線抵抗によるグランド電位の変動を抑えることで、画像品質の低下を防ぐこと。【解決手段】隣接する２つの出力段で共通のグランドライン９０をそれぞれレイアウトする。次にレイアウトしたグランドラインにおいて隣接する２つのラインを別のグランドライン９１でそれぞれ接続する。同様の作業を繰り返し行い、最終的にグランド端子４１，４２まで、各出力段のグランド部位を接続する。【選択図】図９
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【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の有機ＥＬ素子の各列を一定の周期で走査するための複数の走査線と、
該走査線と交わる向きに配列される複数のデータ線と、
該データ線に夫々が接続される複数の駆動源を有し、基準電源にしたがった該駆動源からの駆動電流を、該データ線を通じて前記有機ＥＬ素子の走査されている列に供給するデータ線駆動手段と
を有する有機ＥＬ素子の駆動回路において、
前記駆動電流が流れたときの前記複数の駆動源の各出力段のグランド電位が一定になるように、該出力段から前記基準電源への各グランド配線の抵抗値が一定とされたグランド配線レイアウトを有することを特徴とする有機ＥＬ素子の駆動回路。
【請求項２】
請求項１に記載の駆動回路において、
前記有機ＥＬ素子はモノクロ用であり、
前記グランド配線レイアウトは、前記出力段のグランド部位がトーナメント表におけるトーナメント参加者部位に該当し、該グランド部位が複数のグランド配線によってトーナメント表状に接続されることで優勝決定に該当する部位において該グランド配線が一つにまとめられ、前記複数のグランド配線の同一回戦部分における配線抵抗は等しくかつ２分割された部位において次戦のグランド配線に接続され、前記優勝決定に該当する部位と前記基準電源のグランド部位が別のグランド配線によって接続されてなることを特徴とする有機ＥＬ素子の駆動回路。
【請求項３】
請求項１に記載の駆動回路において、
前記有機ＥＬ素子はカラー用であってＲ素子，Ｇ素子，およびＢ素子から構成され、
前記グランド配線レイアウトは、該各色用素子を一つのグループとし、該グループについて、前記出力段のグランド部位がトーナメント表におけるトーナメント参加者（グループ）部位に該当し、該グランド部位が複数のグランド配線によってトーナメント表状に接続されることで優勝決定に該当する部位において該グランド配線が一つにまとめられ、前記複数のグランド配線の同一回戦部分における配線抵抗は等しくかつ２分割された部位において次戦のグランド配線に接続され、前記優勝決定に該当する部位と前記基準電源のグランド部位が別のグランド配線によって接続されてなることを特徴とする有機ＥＬ素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機ＥＬ（エレクトロ・ルミネッセンス＝電界発光）素子の駆動回路に関する。詳細には本発明は、電流出力型駆動回路である、例えば、マトリクス状に配列された有機ＥＬ素子からなる表示装置の駆動回路におけるグランド配線レイアウトに関するものである。
【背景技術】
【０００２】
図１に従来技術の全体回路構成を示す。  
有機ＥＬ素子をマトリクス状に配列した有機ＥＬパネル１０は、データ線駆動回路（カラムドライバ）１１と走査線駆動回路（ロードライバ）１２により駆動される。走査線駆動回路１２は、行方向に配列した一連の素子群を列方向に順次走査し、データ線駆動回路１１により、走査線駆動回路１２により走査されて選択されている行の素子群に駆動電流を選択的に供給して、有機ＥＬ素子を選択的に発光駆動している。データ線駆動回路１１は、データ線と同等もしくはデータ線より多数の定電流源で構成されており、各定電流源はカレントミラー回路で構成されている。コントロール回路１３からの制御信号により、電流変調や出力パルス幅変調等の変調を行い、有機ＥＬパネル１０の階調表示を行っている。
【０００３】
図２に従来技術のデータ線駆動回路のブロック図を示す。  
データ線駆動回路１１は、各種制御信号を生成する制御信号生成部２０、ＲＧＢごとの基準電流を生成する基準電流生成部２１、ｎビットのシフトレジスタ２２およびｎチヤンネルの出力段２３で構成されている。
【０００４】
図３に出力段の一部の回路構成を示す。  
実際は、基準電流生成回路２１がＲＧＢ各色ごとに配置されるが、図３では省略し１色分のみを示している。ＲＧＢ各色ごとに基準電流生成部２１により生成された基準電流を、トランジスタＭ０とトランジスタＭ１〜Ｍｎからなるカレントミラー回路によってｎチャンネルの出力段２３に折り返し、さらに出力ＰＭＯＳトランジスタで構成したカレントミラー回路より出力する。
【０００５】
図３に示した回路構成をチップ上に配置する従来のレイアウト例を図４に示す。  
図４に示したように、基準電流生成回路２１を含む出力段２３のグランドライン４０は全出力チャネルで共通である。グランド端子であるグランドパッド４１，４２は、出力パッドピッチの不均一を無くすためにチップの図中左右に配置される。
【０００６】
したがって、図５に示す様に、出力段２３に流れる電流Ｉref1，Ｉref2，…，Iref(N)のグランド電流は、左側のブロックは左側のグランドパッド４１ヘ、右側のブロックは右側のグランドパッド４２へ流れる。
【０００７】
また、大画面の有機ＥＬパネルにおいては有機ＥＬドライバは１チップあたりの出力端子数が多く、今後さらなる大画面化に伴って狭ピッチ・多出力化の傾向が進むことから、グランドラインがより長くなり、グランドラインの配線抵抗が無視できなくなることが予測される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
グランドラインの配線抵抗が無視できない状況になると、図５に示したように、参照符号Ｒで示した各配線抵抗の電圧降下Ｖdropによる影響が大きくなる。図５から分かるように、グランド端子に近くなるほど電流Ｉrefが集中するため、グランド端子の近くほど配線抵抗による電圧降下が大きくなる。
【０００９】
したがって、グランド電位のチップ内分布は、図６に示したように上に凸の放物線（図中実線で示したライン）となる。従来技術では、基準電流Ｉrefをカレントミラー回路で各出力段２３に折り返している（図５中のＮｏｄｅＡ）。具体的には、ダイオード接続されたＮＭＯＳトランジスタＭ０に基準電流Ｉrefを流すことによって決まるトランジスタＭ０のＶｇｓ（＝ＮｏｄｅＡにおける基準電圧）をＮＭＯＳトランジスタＭ１〜Ｍｎの各ゲートに入力し、基準電流Ｉrefと同等の出力電流（Ｉref1〜Ｉref(N)）を各出力段２３に折り返している。
【００１０】
ここで、チップ内のＧＮＤ電位が図６に示したような分布を持ってしまうと、各出力段２３においてＮＭＯＳトランジスタＭ１〜Ｍｎの各Ｖｇｓ（Ｖｒｅｆ−Ｖｇｎｄ）が基準電流生成部２１におけるＮＭＯＳトランジスタＭ０のＶｇｓと異なり、また各出力段２３においてＮＭＯＳトランジスタＭ１〜Ｍｎのグランド電位が異なることで各Ｖｇｓも異なるため、基準電流生成部２１で作られた基準電流Ｉrefが各出力段２３に正確に折り返されなくなってしまう。
【００１１】
したがって、実際の出力電流の分布は図７に示すような形状となってしまい、これにより画像の品質を著しく低下させる。
【００１２】
本発明の目的は、出力段におけるグランド電位が一定となるようなグランド配線レイアウトを備えることでこのような課題を解決する有機ＥＬ素子の駆動回路を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために提供される本発明は、マトリクス状に配置された複数の有機ＥＬ素子の各列を一定の周期で走査するための複数の走査線と、該走査線と交わる向きに配列される複数のデータ線と、該データ線に夫々が接続される複数の駆動源を有し、基準電源にしたがった該駆動源からの駆動電流を、該データ線を通じて前記有機ＥＬ素子の走査されている列に供給するデータ線駆動手段とを有する有機ＥＬ素子の駆動回路において、前記駆動電流が流れたときの前記複数の駆動源の各出力段のグランド電位が一定になるように、該出力段から前記基準電源への各グランド配線の抵抗値が一定とされたグランド配線レイアウトを有する。
【００１４】
上記の本発明回路において、前記有機ＥＬ素子はモノクロ用であり、前記グランド配線レイアウトは、前記出力段のグランド部位がトーナメント表におけるトーナメント参加者部位に該当し、該グランド部位が複数のグランド配線によってトーナメント表状に接続されることで優勝決定に該当する部位において該グランド配線が一つにまとめられ、前記複数のグランド配線の同一回戦部分における配線抵抗は等しくかつ２分割された部位において次戦のグランド配線に接続され、前記優勝決定に該当する部位と前記基準電源のグランド部位が別のグランド配線によって接続されていて良い。
【００１５】
また上記の本発明回路において、前記有機ＥＬ素子はカラー用であってＲ素子，Ｇ素子，およびＢ素子から構成され、前記グランド配線レイアウトは、該各色用素子を一つのグループとし、該グループについて、前記出力段のグランド部位がトーナメント表におけるトーナメント参加者（グループ）部位に該当し、該グランド部位が複数のグランド配線によってトーナメント表状に接続されることで優勝決定に該当する部位において該グランド配線が一つにまとめられ、前記複数のグランド配線の同一回戦部分における配線抵抗は等しくかつ２分割された部位において次戦のグランド配線に接続され、前記優勝決定に該当する部位と前記基準電源のグランド部位が別のグランド配線によって接続されていて良い。
【発明の効果】
【００１６】
本発明によれば、出力段から基準電源への各グランド配線の抵抗値が一定とされたグランド配線レイアウトを有することで、グランド配線抵抗によるグランド電位の変動を抑えることが可能となるため、結果として一様な出力電流分布を得ることができ、画像品質を低下させることがない。
【発明を実施するための最良の形態】
【００１７】
（実施形態１）
図８は本発明に係る有機ＥＬ素子の駆動回路の実施形態１の要部回路を示す。有機ＥＬ素子はモノクロ用であり、図８において、トランジスタＭ１，Ｍ２，…，Ｍ（ｎ）は基準電流生成部２１のトランジスタＭ０とによりカレントミラー回路を成すもので、配線抵抗Ｒ，Ｒ’，Ｒ’’は、データ線駆動回路１１のｎチャンネル出力段２３のグランド配線の等価抵抗を示す。
【００１８】
グランド配線は、各トランジスタＭ１〜Ｍｎに流れる基準電流Ｉref1〜Ｉref2が、全て同じ値のグランド配線等価抵抗を介してグランド４１，４２ヘ流れるように配置する。これによって、配線抵抗による電圧降下量が出力段の全チャンネルにおいて等しくなるため、Ｉref1，Ｉref2，…，Ｉref（ｎ）流れたときのトランジスタＭ１〜Ｍｎのグランド電位が一定となって図５に示したような不均一なグランド電位分布が改善され、出力段の全チャンネルにおいて均一な分布が得られる。したがって、各トランジスタＭ１〜ＭｎのＶｇｓも均一となるため、結果的に出力電流分布を均一にすることができる。
【００１９】
図９は本実施形態において実際にレイアウトしたグランド配線の例を示す。  
図９において、出力段１はトランジスタＭ１を含む出力段回路、出力段２はトランジスタＭ２を含む出力段回路、…、出力段ｎはトランジスタＭ（ｎ）を含む出力段回路である。
【００２０】
図９に示すように、隣接する２つの出力段で共通のグランドライン９０をそれぞれレイアウトする。次にレイアウトしたグランドラインにおいて隣接する２つのラインを別のグランドライン９１でそれぞれ接続する。同様の作業を繰り返し行い、最終的にグランド端子４１，４２まで、各出力段のグランド部位を接続する。
【００２１】
図示した通り、グランド配線レイアウトはトーナメント表状となっており、各出力段のグランド部位がトーナメント表におけるトーナメント参加者部位に該当する。各出力段のグランド部位が複数のグランド配線によってトーナメント表状に接続されることで優勝決定に該当する部位において複数のグランド配線が一つにまとめられている。複数のグランド配線の同一回戦部分における配線抵抗が等しくかつ２分割された部位において次戦のグランド配線に接続され、優勝決定に該当する部位と基準電源となる基準電流生成部２１ののグランド部位４１，４２とは別のグランド配線８０によって接続される。
【００２２】
（実施形態２）
図１０は本発明に係る有機ＥＬ素子の駆動回路の実施形態２の要部回路を示す。有機ＥＬ素子はカラー用であり、Ｒ素子，Ｇ素子，およびＢ素子から構成される。図１０および以下の図１１において各色の要素ごとに参照符号Ｒ，Ｇ，およびＢを付し、他は実施形態１と同様に標記した。
【００２３】
カラー表示を行う場合、出力段は通常ＲＧＢＲＧＢ…の配列となる。Ｒ，Ｇ，Ｂにおいて、それぞれの発光効率が異なる場合は駆動電流がＲ，Ｇ，Ｂで異なるため、実施形態１と同様の構成ではペアごとに流れる電流にアンバランスが生じ、結果的に電圧降下量の均一性が崩れ、出力電流の均一性も悪化し、画像品質を悪化させてしまう。
【００２４】
そこで本実施形態では、隣接するＲ出力段、Ｇ出力段、Ｂ出力段を、図１０に示したように１つのグループとして扱うことでグループ間の電流アンバランスを無くすことができることから、電圧降下量の均一性を確保することが可能となる。したがって、カラー用の有機ＥＬ素子の駆動回路にあっても出力電流分布を均一にすることが可能となる。
【００２５】
図１１は本実施形態において実際にレイアウトしたグランド配線の例を示す。  
図１１において、出力段１はトランジスタＲＭ１を含む出力段回路、出力段２はトランジスタＧＭ１を含む出力段回路、出力段３はトランジスタＢＭ１を含む出力段回路、出力段４はトランジスタＲＭ２を含む出力段回路、出力段５はトランジスタＧＭ２を含む出力段回路、出力段６はトランジスタＢＭ２を含む出力段回路、…、出力段（ｎ−２）はトランジスタＲＭ（ｎ）を含む出力段回路、出力段（ｎ−１）はトランジスタＧＭ（ｎ）を含む出力段回路、出力段ｎはトランジスタＢＭ（ｎ）を含む出力段回路である。
【００２６】
本実施形態においては、図１１に示すように、隣接する３つの（Ｒ，Ｇ，Ｂ出力段）出力段に共通のグランドラインをそれぞれレイアウトする。次にレイアウトしたグランドラインにおいて隣接する２つのラインを別のグランドライン１１０でそれぞれ接続する。同様の作業を繰り返し行い、最終的にグランド端子４１，４２まで、各出力段のグランド部位を接続する。
【図面の簡単な説明】
【００２７】
【図１】従来の有機ＥＬ表示パネルの全体構成の一例を概略的に示すブロック図である。
【図２】従来の有機ＥＬ表示パネルのデータ線駆動回路のブロック図である。
【図３】従来の有機ＥＬ表示パネルのデータ線駆動回路の出力段の一部を示す回路図である。
【図４】図３に示した回路構成をチップ上に配置する従来のレイアウト例を示す図である。
【図５】従来のレイアウト例における出力電流分布および電圧降下分布を示す図である。
【図６】従来のレイアウト例におけるグランド電位分布を示す図である。
【図７】従来のレイアウト例における出力電流分布のイメージを示す図である。
【図８】本発明に係る有機ＥＬ素子の駆動回路の実施形態１の要部を示す回路図である。
【図９】本発明の実施形態１において実際にレイアウトしたグランド配線の例を示す図である。
【図１０】本発明に係る有機ＥＬ素子の駆動回路の実施形態２の要部を示す回路図である。
【図１１】本発明の実施形態２において実際にレイアウトしたグランド配線の例を示す図である。
【符号の説明】
【００２８】
１０  有機ＥＬパネル
１１  データ線駆動回路（カラムドライバ）
１２  走査線駆動回路（ロードライバ）
１３  コントロール回路
２０  制御信号生成部
２１  基準電流生成部
２２  ｎビットのシフトレジスタ
２３  ｎチヤンネルの出力段
４１，４２  基準電流生成部のグランド
９０，９１，１１０，１１１  グランド配線
Ｒ，Ｒ’，Ｒ’’  グランド配線の等価抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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