(57)【要約】【課題】過剰評価,過剰品質を招かない適正なレベルでのシミュレーションの実現。【解決手段】トランジスタのドレイン端子,ソース端子,および基板端子のうちの少なくとも１端子のバイアス条件を他の端子と独立したバイアス条件として設定したうえで、設定したバイアス条件において前記トランジスタのモデルパラメータを変化させてなる、半導体集積回路におけるトランジスタのＢＴ劣化のシミュレーションモデル。【選択図】図１
2008053692.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路におけるトランジスタのＢＴ劣化のシミュレーションモデルであって、
前記トランジスタのドレイン端子,ソース端子,および基板端子のうちの少なくとも１端子のバイアス条件を他の端子と独立したバイアス条件として設定したうえで、設定したバイアス条件において前記トランジスタのモデルパラメータを変化させる、
ＢＴ劣化のシミュレーションモデル。
【請求項２】
前記モデルパラメータはトランジスタのしきい値である、
請求項１のＢＴ劣化のシミュレーションモデル。
【請求項３】
前記モデルパラメータはトランジスタの電流値である、
請求項１のＢＴ劣化のシミュレーションモデル。
【請求項４】
前記モデルパラメータは移動度である、
請求項１のＢＴ劣化のシミュレーションモデル。
【請求項５】
前記モデルパラメータは、前記トランジスタが有する前記ドレイン端子,前記ソース端子,前記基板端子,およびゲート端子のうちの少なくとも３端子のバイアス値,温度,および時間を因子とする関数として表現される、
請求項１〜４記載のＢＴ劣化のシミュレーションモデル。
【請求項６】
前記トランジスタのモデルパラメータの変動分ΔPが、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,およびゲート端子バイアスＶG による関数ｆ（ＶD ,ＶS ,ＶB ,ＶG )と温度Tempと時間timeとを用いた関数ｇである数式
【数１】
2008053692.tif 000026
で表わされる、
請求項１〜４記載のトランジスタのＢＴ劣化のシミュレーションモデル。      
【請求項７】
請求項１〜６記載のシミュレーションモデルを使用する、
シミュレーション装置。
【請求項８】
請求項１〜６記載のシミュレーションモデルを使用して設計された、
半導体集積回路装置。
【請求項９】
トランジスタのゲート下表面ポテンシャルと複数の端子バイアスとを関係付けてなる少なくとも１つのモデルパラメータを定義したうえで、当該モデルパラメータを介して前記各端子バイアス条件を調整して前記トランジスタのゲート下表面ポテンシャル分布をチャネルに沿って滑らかに変化させる、
トランジスタのＢＴ劣化のシミュレーションモデル化方法。
【請求項１０】
前記トランジスタのゲート下表面ポテンシャル分布の形状が多段形状に近似した形状になるように、前記端子バイアス条件を設定する、
請求項９のトランジスタのＢＴ劣化のシミュレーションモデル化方法。
【請求項１１】
前記トランジスタのゲート下表面ポテンシャル分布を、前記チャネルに沿って２つの領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を２段形状に近似させる、
請求項９のトランジスタのＢＴ劣化のシミュレーションモデル化方法。
【請求項１２】
全端子バイアスの影響を反映させるために、前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って３つ以上の領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を３段以上の多段形状に近似させる、
請求項９のトランジスタのＢＴ劣化のシミュレーションモデル化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタのＢＴ（Bias Temperature）劣化のシミュレーションモデルおよびシミュレーションモデル化方法に関し、また、そのモデルを使用するシミュレーション装置、さらにそのモデルを使用するシミュレーションプログラムを適用して設計される半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路の設計における信頼性シミュレーションは、その半導体集積回路が、例えば１０年動作保証（その機能を１０年間にわたって果たせることの保証）を確認する手段として重要である。トランジスタの信頼性保証のために考慮しなければならない経時的な劣化の要因として、ＢＴ劣化やホットキャリア劣化、ＴＤＤＢ（Time Dependent Dielectric Breakdown：経時的絶縁破壊）などが挙げられる。ＢＴとは、半導体デバイス（チップ）の印加バイアス条件,温度条件により特性劣化する際の印加バイアス,動作温度を示す。
【０００３】
低電力で高い電流能力を有するトランジスタを実現するためには、トランジスタのゲート‐シリコン基板間に設けられるゲート酸化膜を薄膜化することが重要となる。半導体集積回路やトランジスタの信頼性を向上させるうえで、ＢＴ劣化に起因して生じる、しきい値電圧の上昇や電流能力の低下に対する対策は今後さらに重要性を増す。ＢＴ劣化は、トランジスタのゲート酸化膜‐シリコン基板界面のＳｉ‐Ｈ（シリコン‐水素）結合が壊れて水素原子が酸化膜中に抜けて行くために界面準位や固定電荷が生成される結果として生じる、と考えられている。ただし、その物理的現象はすべて解明されるには至っていない。
【０００４】
半導体集積回路中のＭＯＳトランジスタでは、ＮＢＴＩ（Negative Bias Temperature Instability：負バイアス温度不安定性）劣化やＰＢＴＩ（Positive Bias Temperature Instability：正バイアス温度不安定性）劣化が、バイアス条件によって発生する。これらの劣化は、共にトランジスタの電気特性を経時的に悪化させる。
【０００５】
従来のトランジスタのＢＴ劣化のモデルの一つは、ゲート下の基板の表面ポテンシャル分布がチャネルに沿って一定であることを前提にして設定される。このことは、非特許文献１において参照可能である。例えば、インバータ回路においては、当該インバータ回路を構成するＰＭＯＳトランジスタ群において、ゲート端子：−２．８［Ｖ］,（ドレイン端子,ソース端子,基板端子）：０［Ｖ］という各バイアス条件の下でＮＢＴＩ劣化が検討され、さらにそのＰＭＯＳトランジスタ群の検討結果が、当該インバータ回路に適用されることで、回路規模（少なくともＮＭＯＳトランジスタ,ＰＭＯＳトランジスタが各１つ存在する回路）における検討が行われる。
【０００６】
またトランジスタのＢＴ劣化のモデルの他の一つは、ＢＴ劣化によるトランジスタの電気特性の変動が、基板表面‐ゲート酸化膜界面付近の電荷の経時的変化により発生することを前提にして設定される。さらにこのモデルは、基板表面の電荷の濃度変化が直接しきい値電圧に影響を与えるように設定される。このことは、非特許文献２において参照可能である。
【０００７】
以上説明した従来のトランジスタのＢＴ劣化のモデルは、トランジスタのゲート下の基板表面ポテンシャル（電位）が、ゲート下基板表面の全領域で一定であるとして、ＢＴ劣化が最も大きくなる条件（最悪条件）のみを考慮して設定される。具体的には、ＰＭＯＳトランジスタのＮＢＴＩ劣化をモデリングする場合に、ゲート端子に負の電位を与えかつドレイン端子,ソース端子,基板端子を０［Ｖ］共通に設定してモデルを作成したうえで、ゲート端子を０［Ｖ］に固定し、ドレイン端子,ソース端子,および基板端子に正の同電位を与えることでシミュレーションモデルが設定される。モデル設定においては、上記端子バイアス電圧を与えた場合に、ゲート下酸化膜の全領域でＢＴ劣化が最も起こりやすい条件となる、と想定される。
【非特許文献１】（Impact of Negative Bias Temperature Instability on Digital Circuit Reliability: Vijay Reddy他:Texas Instruments）
【非特許文献２】（A Critical Examination of the Mechanics of Dynamic NBTI for PMOS FETs:M.A.Alam:Agere Systems）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、実際の半導体集積回路上でのトランジスタ動作では、例えばアナログ動作する回路内のトランジスタでは、インバータ回路内のトランジスタのように、ドレイン端子,ソース端子,基板端子が常に同電位のまま動作するということはない。更に、ドレイン端子,ソース端子,基板端子のバイアス電圧が互いに異なる場合、実際には、ゲート下基板表面ポテンシャルは、ゲート下基板表面の全領域で一定となることはなく、そのためドレイン端子,ソース端子,および基板端子のバイアス電位を同電位として扱うと、精度良くトランジスタの電気特性劣化量を見積もることが出来なくなる。以下、その理由を説明する。
【０００９】
例えば１０年後も動作可能な半導体集積回路の設計を行う際に、ＢＴ劣化最悪条件となる端子バイアスで見積もったしきい値電圧のシフトおよび電流能力の低下を半導体集積回路に適用して１０年後の回路動作をシミュレートすることがある。この場合に、実際の半導体集積回路が１０年で変動するのよりも大きな変動量を反映した回路動作シミュレーション結果となってしまう（過剰劣化判定）。そして、そのような過剰劣化判定のシミュレーション結果を基に半導体集積回路の設計を行うと、１０年後も動作可能な半導体集積回路が実際に仕上がるという利点はある。しかしながら、それよりもむしろ、目的であった１０年後動作に必要な回路の設計余裕を超えた過剰な設計余裕を有する半導体集積回路、例えば５０年後も動作可能な半導体集積回路が仕上がってしまう過剰品質設計となる問題がある。また、必要以上に面積増大を招くという問題がある。
【００１０】
したがって、本発明の主たる目的は、過剰評価,過剰品質を招かない適正なレベルでのシミュレーションを実現することである。
【課題を解決するための手段】
【００１１】
（１）本発明によるトランジスタのＢＴ劣化のシミュレーションモデルは、半導体集積回路における少なくとも１つのトランジスタのＢＴ（Bias Temperature）劣化のシミュレーションモデルであって、
前記トランジスタのドレイン端子,ソース端子,および基板端子のうちの少なくとも１端子を他の端子とは独立したバイアス条件に設定したうえで、設定した前記バイアス条件においてＢＴ劣化によるトランジスタの電気特性変動をシミュレーション上で発生させるために、ＢＳＩＭ（U.C.Berkeleyにより開発されたトランジスタシミュレーションモデル）のようなトランジスタのシミュレーションモデルのモデルパラメータを変化させるものである。
【００１２】
変化させるモデルパラメータとしては、
・トランジスタのシミュレーションモデルのしきい値電圧を変動させる際における、ＢＳＩＭのトランジスタのモデルパラメータであるＶＴＨ０、
・トランジスタの電流能力を変化させる際における、ＢＳＩＭ等の移動度のトランジスタのモデルパラメータであるＵ０、
・チャネル中キャリアの飽和速度を表すトランジスタのモデルパラメータであるＶＳＡＴ、
等がある。
【００１３】
上記のトランジスタのＢＴ劣化のシミュレーションモデルに対応して半導体集積回路の設計を用いる本発明のシミュレーション装置は、経時劣化を考慮した信頼性シミュレーションに関し、トランジスタのドレイン端子,ソース端子,および基板端子のうちの少なくとも１端子を他の端子とは独立したバイアス条件に設定したうえで、設定した前記バイアス条件においてＢＴ劣化によるトランジスタの電気特性変動を発生させるＢＴ劣化のシミュレーションモデルが組み込まれたものである。
【００１４】
また、上記のシミュレーション装置に対応する本発明による半導体集積回路装置は、シミュレーション装置を用いて経時劣化を考慮した信頼性シミュレーションを行い、トランジスタのドレイン端子,ソース端子,および基板端子のうち少なくとも１端子を他の端子とは独立したバイアス条件に設定したうえで、設定した前記バイアス条件においてＢＴ劣化によるトランジスタの電気特性変動を発生させるＢＴ劣化のシミュレーションモデルを使用して設計されたものである。
【００１５】
本発明のＢＴ劣化のシミュレーションモデルによれば、トランジスタの各端子のバイアス依存性を考慮してＢＴ劣化をモデル化されるため、実回路動作に応じてトランジスタの各端子バイアス値が変動しても、それぞれのトランジスタのＢＴ劣化量に各端子バイアス依存性を反映させることができる。これにより、従来の過剰な設計余裕、すなわち、半導体集積回路の信頼性設計においてドレイン端子,ソース端子,および基板端子のすべてに同電位を与えることでゲート下表面ポテンシャル分布をチャネルに沿って一定とする処置等は不要になり、これにより正確な設計余裕の設定が可能となる。
【００１６】
例えば図１に示すように、ＰＭＯＳトランジスタにおいて、ＶG ＝−３［Ｖ］，ＶD ＝−３［Ｖ］，ＶS ＝０［Ｖ］，ＶB ＝０［Ｖ］であれば、ゲート下表面ポテンシャル分布が、各端子バイアスの相違に応じてチャネルに沿って変動して一定でなくなる。ゲート下表面ポテンシャル分布がチャネルに沿って異なっていることにより、ゲート酸化膜内に抜けていく電荷の量も各ｘ座標でそれぞれ異なる量になる。
【００１７】
（２）本発明は、トランジスタのＢＴ劣化のシミュレーションモデルを作成する方法において、トランジスタのゲート下表面ポテンシャルと複数の端子バイアスとを関係付けてなる少なくとも１つのモデルパラメータを定義したうえで、当該モデルパラメータを介して前記各端子バイアス条件を調整して前記トランジスタのゲート下表面ポテンシャル分布をチャネルに沿って滑らかに変化させる。
【００１８】
また、上記（１）のシミュレーション装置において、当該シミュレーション装置は、前記表面ポテンシャルと前記端子バイアスとを関係付けてなる少なくとも１つのモデルパラメータを定義したうえで、当該モデルパラメータを介して前記各端子バイアス条件を調整して前記トランジスタのゲート下表面ポテンシャル分布をチャネルに沿って滑らかに変化させたＢＴ劣化のシミュレーションモデルが組み込まれたものである、という態様がある。
【００１９】
また、上記（１）の半導体集積回路装置において、当該半導体集積回路装置は、前記表面ポテンシャルと前記端子バイアスとを関係付けてなる少なくとも１つのモデルパラメータを定義したうえで、当該モデルパラメータを介して前記各端子バイアス条件を調整して前記トランジスタのゲート下表面ポテンシャル分布をチャネルに沿って滑らかに変化させたＢＴ劣化のシミュレーションモデルを使用して設計されたものである、という態様がある。
【００２０】
これらの態様によれば、端子バイアスから表面ポテンシャルを演算する際において、上記モデルパラメータを用いることにより、様々な条件に柔軟に対応した演算が可能となり、半導体集積回路の信頼性設計において、さらに正確な設計余裕の設定が可能となる。
【００２１】
（３）上記（２）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、前記トランジスタのゲート下表面ポテンシャル分布の形状が多段形状に近似した形状になるように、前記端子バイアス条件を設定する、という態様がある。
【００２２】
また、上記（１）のシミュレーション装置において、前記トランジスタのゲート下表面ポテンシャル分布の形状が多段形状に近似した形状になるように、前記端子バイアス条件が設定されてなるＢＴ劣化のシミュレーションモデルが組み込まれたものである、という態様がある。
【００２３】
また、上記（１）の半導体集積回路装置において、当該半導体集積回路装置は、前記トランジスタのゲート下表面ポテンシャル分布の形状が多段形状に近似した形状になるように、前記端子バイアス条件が設定されてなるＢＴ劣化のシミュレーションモデルを使用して設計されたものである、という態様がある。
【００２４】
これらの態様によれば、多段形状に近似した分布の形状を有するシミュレーションモデルを用いることにより、本願のごとく端子バイアス依存性を有するシミュレーションモデルの取り扱いが簡易なものになる。
【００２５】
（４）上記（３）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、前記トランジスタのゲート下表面ポテンシャル分布を、前記チャネルに沿って２つの領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を２段形状に近似させる、という態様がある。
【００２６】
また、上記（１）のシミュレーショ装置において、前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って２つの領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を２段形状に近似させてなるＢＴ劣化のシミュレーションモデルが組み込まれている、という態様がある。
【００２７】
また、上記（１）の半導体集積回路装置において、前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って２つの領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を２段形状に近似させてなるＢＴ劣化モデルを使用して設計されているという態様がある。
【００２８】
（５）上記（３）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、全端子バイアスの影響を反映させるために、前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って３つ以上の領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を３段以上の多段形状に近似させる、という態様がある。
【００２９】
また、上記（１）のシミュレーション装置において、当該シミュレーション装置は、全端子バイアスの影響を反映させるために、前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って３つ以上の領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を３段以上の多段形状に近似させてなるＢＴ劣化のシミュレーションモデルが組み込まれたものである、という態様がある。
【００３０】
また、上記（１）の半導体集積回路装置において、全端子バイアスの影響を反映させるために、前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って３つ以上の領域に分割することで、当該トランジスタのゲート下表面ポテンシャル分布の形状を３段以上の多段形状に近似させてなるＢＴ劣化のシミュレーションモデルが組み込まれたものである、という態様がある。
【００３１】
図２にチャネルに沿って滑らかに変化するゲート下表面ポテンシャル分布を３領域に分割する多段近似方法の例を示す。領域Ａ１をゲート‐ソース間バイアスが表面ポテンシャルに対し支配的な領域とし、領域Ａ２をゲート‐基板間バイアスが表面ポテンシャルに対し支配的な領域とし、領域Ａ３をゲート‐ドレイン間バイアスが表面ポテンシャルに対し支配的な領域とする。この場合、滑らか変化する複雑な実際のゲート下表面ポテンシャル分布を近似的に階段状に異なる表面ポテンシャル値として扱うことができるモデルが実現される。
【００３２】
（６）上記（３）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、全端子バイアスの影響を反映させるために前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って滑らかな曲線で扱うことでモデル化する、という態様がある。
【００３３】
また、上記（１）のシミュレーション装置において、全端子バイアスの影響を反映させるために前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って滑らかな曲線で扱うことでモデル化されたＢＴ劣化モデルが組み込まれている、という態様がある。
【００３４】
また、上記（１）の半導体集積回路装置において、全端子バイアスの影響を反映させるために前記トランジスタのゲート下表面ポテンシャル分布を前記チャネルに沿って滑らかな曲線で扱うことでモデル化されたＢＴ劣化モデルを使用して当該半導体集積回路装置が設計される、という態様がある。
【００３５】
（７）上記（３）,（４）,（５）,（６）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、前記トランジスタのモデルパラメータの変動分ΔＰが、前記トランジスタの端子のうちの少なくとも３端子のバイアス値により構成される表面ポテンシャル,温度,および時間を因子とする関数として表わされる、という態様がある。
【００３６】
また、上記（１）のシミュレーション装置において、前記トランジスタのモデルパラメータの変動分ΔＰが、前記トランジスタの端子のうちの少なくとも３端子のバイアス値により構成される表面ポテンシャル,温度,および時間を因子とする関数として表わされるＢＴ劣化のシミュレーションモデルが組み込まれている、という態様がある。
【００３７】
また、上記（１）の半導体集積回路装置において、前記トランジスタのモデルパラメータの変動分ΔＰが、前記トランジスタの全４端子内の少なくとも３端子のバイアス値により構成される表面ポテンシャル,温度,および時間を因子とする関数として現わされる、という態様がある。
【００３８】
（８）上記（７）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,およびゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ）により表されたうえで、前記トランジスタのモデルパラメータの変動分ΔＰが、関数ｆと温度Tempと時間timeとを用いた関数gである数式
【００３９】
【数２】
2008053692.tif 000003
【００４０】
で表される、という態様がある。
【００４１】
また、上記（１）のシミュレーション装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS,基板端子バイアスＶB ,およびゲート端子バイアスＶGにより構成される表面ポテンシャルが関数f（ＶD ,ＶS ,ＶB ,ＶG ）により表されたうえで、前記トランジスタのモデルパラメータの変動分ΔＰが、関数fと温度Tempと時間timeとを用いた関数ｇである数式
【００４２】
【数３】
2008053692.tif 000004
【００４３】
で表されるＢＴ劣化モデルが組み込まれる、という態様がある。
【００４４】
また、上記（１）の半導体集積回路装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ）により表されたうえで、前記トランジスタのモデルパラメータの変動分ΔＰが、関数ｆと温度Tempと時間timeとを用いた関数ｇである数式
【００４５】
【数４】
2008053692.tif 000005
【００４６】
で表されるＢＴ劣化モデルを使用して設計される、という態様がある。
【００４７】
（９）上記（７）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、ドレイン端子バイアスＶD 、ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG )により表されたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタのしきい値に関するモデルパラメータの変動分ΔＶＴＨ０が、前記関数ｆと温度Tempと時間timeとを用いた関数gである数式
【００４８】
【数５】
2008053692.tif 000006
【００４９】
で表される、という態様がある。
【００５０】
また、上記（１）のシミュレーション装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数f（ＶD ,ＶS ,ＶB ,ＶG ）で表されたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタのしきい値に関するモデルパラメータの変動分ΔＶＴＨ０が、前記関数ｆと温度Tempと時間timeとを用いた関数ｇである数式
【００５１】
【数６】
2008053692.tif 000007
【００５２】
で表されるＢＴ劣化モデルが組み込まれる、という態様がある。
【００５３】
また、上記（１）の半導体集積回路装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ）で表されたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタのしきい値に関するモデルパラメータの変動分ΔＶＴＨ０が、前記関数ｆと温度Tempと時間timeとを用いた関数ｇである数式
【００５４】
【数７】
2008053692.tif 000008
【００５５】
で表されるＢＴ劣化モデルを使用して設計される、という態様がある。
【００５６】
（１０）上記（７）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、ドレイン端子バイアスＶD,ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ）で表されたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタの電流に関するモデルパラメータの変動分ΔＶＳＡＴが、前記関数ｆと温度Tempと時間timeとを用いた関数gである数式
【００５７】
【数８】
2008053692.tif 000009
【００５８】
で表される、という態様がある。
【００５９】
また、上記（１）のシミュレーション装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数f（ＶD ,ＶS ,ＶB ,ＶG ）で表されたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタの電流に関するモデルパラメータの変動分ΔＶＳＡＴが、前記関数fと温度Tempと時間timeとを用いた関数ｇである数式
【００６０】
【数９】
2008053692.tif 000010
【００６１】
で表されるＢＴ劣化モデルが組み込まれる、という態様がある。
【００６２】
また、上記（１）の半導体集積回路装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,およびゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ）で表わされたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタの電流に関するモデルパラメータの変動分ΔＶＳＡＴが、前記関数ｆと温度Tempと時間timeとを用いた関数ｇである数式
【００６３】
【数１０】
2008053692.tif 000011
【００６４】
で表されるＢＴ劣化モデルを使用して設計される、という態様がある。
【００６５】
（１１）上記（７）のトランジスタのＢＴ劣化のシミュレーションモデル化方法において、ドレイン端子バイアスＶD,ソース端子バイアスＶS ,基板端子バイアスＶB,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ） で表わされたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタの移動度に関するモデルパラメータの変動分ΔＵ０が、前記関数ｆと温度Tempと時間timeとを用いた関数gである数式
【００６６】
【数１１】
2008053692.tif 000012
【００６７】
で表される、という態様がある。
【００６８】
また、上記（１）のシミュレーション装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS ,基板端子バイアスＶB ,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数f（ＶD ,ＶS ,ＶB ,ＶG ）で表わされたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタの移動度に関するモデルパラメータの変動分ΔＵ０が、前記関数fと温度Tempと時間timeとを用いた関数ｇである数式
【００６９】
【数１２】
2008053692.tif 000013
【００７０】
で表されるＢＴ劣化モデルが組み込まれる、という態様がある。
【００７１】
また、上記（１）の半導体集積回路装置において、ドレイン端子バイアスＶD ,ソース端子バイアスＶS,基板端子バイアスＶB,ゲート端子バイアスＶG により構成される表面ポテンシャルが関数ｆ（ＶD ,ＶS ,ＶB ,ＶG ）で表わされたうえで、トランジスタモデルとして例えばＢＳＩＭを使用する際における前記トランジスタの移動度に関するモデルパラメータの変動分ΔＵ０が前記関数ｆと温度Tempと時間timeとを用いた関数ｇである数式
【００７２】
【数１３】
2008053692.tif 000014
【００７３】
で表されるＢＴ劣化モデルを使用して設計される、という態様がある。
【発明の効果】
【００７４】
本発明によれば、トランジスタの端子バイアスを考慮したゲート下表面ポテンシャル分布を用いてＢＴ劣化をモデル化し、精度の高い近似を採用するので、最低限必要とされる適切な設計余裕を見積もることができ、半導体集積回路を縮小化するうえで効果がある。
【発明を実施するための最良の形態】
【００７５】
以下、本発明にかかわるトランジスタのＢＴ劣化のシミュレーションモデル、シミュレーションモデル化方法、シミュレーション装置および半導体集積回路装置の実施の形態について図面に基づいて詳細に説明する。図３は本実施の形態における半導体集積回路の１０年動作保証用の信頼性検証の処理の過程を示す概略のフローチャートである。
【００７６】
いくつかの回路シミュレータには、信頼性／経時劣化のシミュレーションの機能が含まれる。ＢＴ劣化やホットキャリアのようなトランジスタのしきい値や電流能力に多大な影響を与える物理現象についてはすでにモデル化が行われており、これらの物理現象は回路の信頼性に関する設計余裕を設定するうえで役立てられている。
【００７７】
半導体集積回路の経年動作保証（例えば１０年動作保証）を満たす設計とは、シミュレーションにより１０年後の劣化したトランジスタ特性を再現し、そのトランジスタ特性であっても半導体集積回路が所望の動作を果たすかどうかを検証する設計方法である。以下、その設計手順を説明する。
【００７８】
回路の信頼性検証シミュレーションを開始し、経時劣化／信頼性シミュレーションとして、まず劣化なしでの回路シミュレーションが行われ（Ｓ１）、次いで、ストレス印加フェーズが実行される（Ｓ２）。これにより、シミュレーション上において、トランジスタに時間,温度,端子バイアスのストレスが与えられてＢＴ劣化が発生する。次いで、回路動作を検証するためのシミュレーションのフェーズが実行される（Ｓ３）。この結果として、例えば１０年劣化後の回路シミュレーション結果が得られる（Ｓ４）。
【００７９】
次いで、目的とする機能を果たすか否かの検証が行われ（Ｓ５）、機能を果たしていないと判定される場合は信頼性設計余裕の修正が行われたうえで（Ｓ６）、上記の劣化なしでの回路シミュレーションから繰り返し実行される。上記修正については、例えばトランジスタの電流能力を向上させるために、より大きなチャネル幅のトランジスタに置き換えて、設計余裕を広げるなどの対応が取られる。目的とする機能が得られると、経年動作保証可能として、信頼性設計が完了する（Ｓ７）。
【００８０】
ＢＴ劣化によるしきい値電圧シフトや電流能力の低下は、ゲート酸化膜‐シリコン基板界面中でのＳｉ‐Ｈ（シリコン‐水素）結合の不安定性に要因があり、また、ゲートから基板へ漏れ出した電子の影響により、Ｓｉ−Ｈ結合から水素が解離され拡散する際に界面準位や固定電荷が生成されることに要因があると考えられる。
【００８１】
本実施の形態においては、上記の概念に、ドレイン端子バイアス,ソース端子バイアス,および基板端子バイアスの組み合わせにより、ＢＴ劣化が変化する概念を追加する。
【００８２】
端子バイアスの変動は、ゲート下表面ポテンシャル分布に反映される。チャネルに沿って表面ポテンシャルが連続的に変化することにより、ＢＴ劣化の発生箇所について、チャネルに沿って発生容易な箇所と発生困難な箇所が存在すると考えられる。これを簡単にモデル化するため、少なくとも１つのモデルパラメータを追加して、端子バイアスと表面ポテンシャルとを結びつける。
【００８３】
【数１４】
2008053692.tif 000015
【００８４】
上記式（１４）において、φS は表面ポテンシャルであり、α,β,γは端子バイアスと表面ポテンシャルとを結びつけるためのモデルパラメータであり、ＶG はゲート端子バイアスであり、ＶD はドレイン端子バイアスであり、ＶS はソース端子バイアスであり、ＶB は基板端子バイアスである。例えばφS1は、図４においてゲート下ソース端寄りの位置Ｐ１における表面ポテンシャルであり、φS2は、図４においてゲート下中央寄りの位置Ｐ２における表面ポテンシャルであり、φS3は図４においてゲート下ドレイン端寄りの位置Ｐ３における表面ポテンシャルである。最も単純な具体例としては、次式（１５）等が考えられる。
【００８５】
【数１５】
2008053692.tif 000016
【００８６】
同様に、トランジスタのゲート下表面ポテンシャル分布を３つの領域に分けて表面ポテンシャルを扱い、それぞれのポテンシャル値をより複雑な関数で表現すると、各表面ポテンシャルがすべての端子バイアスの影響を受けると考えれば、次式（１６）のような表面ポテンシャルのモデル式が考えられる。
【００８７】
【数１６】
2008053692.tif 000017
【００８８】
ａ1 は、図４における表面ポテンシャルφs1のドレイン‐ゲート端子間バイアスの影響度を表す係数パラメータであり、ａ2 は同様にソース‐ゲート端子間バイアスに関する係数パラメータであり、ａ3 は基板‐ゲート端子間バイアスに関する係数パラメータであり、ａ4 は表面ポテンシャルφs1において端子バイアスに依存しない定数項パラメータである。ｂ1 ,ｂ2 ,ｂ3 ,ｂ4 は同様に表面ポテンシャルφs2に関するモデルパラメータであり、ｃ1 ,ｃ2 ,ｃ3 ,ｃ4 は表面ポテンシャルφs3に関するモデルパラメータである。
【００８９】
次に表面ポテンシャルが、チャネルに沿って滑らかに推移している様子を図５に示す。端子バイアス条件によってゲート下表面ポテンシャル分布は様々に変化する。様々なソース端子バイアスや基板端子バイアスを与えれば、さらに複雑に変化する。
【００９０】
複雑かつ滑らかに変化するゲート下表面ポテンシャル分布をモデル化して複雑な分布を取り扱いやすくする方法として、図６に示すように、例えば、トランジスタのゲート下表面ポテンシャル分布を３段の階段状の近似形状にモデリングする方法がある。以下このモデリング方法を説明する。
【００９１】
この方法では、
・領域Ａ１における全ての表面ポテンシャル値を位置Ｐ１における表面ポテンシャル値に固定し、
・領域Ａ２における全ての表面ポテンシャル値を位置Ｐ２における表面ポテンシャル値に固定し、
・領域Ａ３における全ての表面ポテンシャル値を位置Ｐ３における表面ポテンシャル値に固定する。
【００９２】
そのうえで、
・領域Ａ１を、その領域におけるソース‐ゲート間バイアスが表面ポテンシャルに最も影響を与える領域と見なし、
・領域Ａ２を、その領域における基板‐ゲート間バイアスが表面ポテンシャルに最も影響を与える領域と見なし、
・領域Ａ３を、その領域におけるドレイン‐ゲート間バイアスが表面ポテンシャルに最も影響を与える領域と見なす。
【００９３】
ここで、領域Ａ１,Ａ２,Ａ３は等間隔に定義する必要はなく、例えばドレイン端子依存性の強いプロセスで作成されたトランジスタをモデル化するときには、式（１４）のγの値を大きくする等の処理を行うことで、式（１４）のα,β,γの値に反映した領域間の重み付けを実施することができる。
【００９４】
従来のＢＴ劣化によるトランジスタのモデルパラメータシフトのモデルの例を次式（１７）に示す。
【００９５】
【数１７】
2008053692.tif 000018
【００９６】
ここで、ΔＰはトランジスタモデルパラメータのシフト量であり、ｂ,ｃは係数パラメータであり、ＶG はゲートバイアスであり、Ｅa は活性化エネルギーであり、ｋはボルツマン定数であり、Tempは温度であり、timeは時間であり、ｎは時間依存性のモデルパラメータである。
【００９７】
前記従来モデルに、本発明の各端子バイアス依存性を追加してモデル化すると、次式（１８）になる。
【００９８】
【数１８】
2008053692.tif 000019
【００９９】
ここで、f（α,β,γ,ＶD ,ＶS ,ＶB ,ＶG ）は、階段状に近似された表面ポテンシャル関数、または平均的に扱われた表面ポテンシャル関数等であり、この式（１８）は、トランジスタのモデルパラメータのシフト量を与える数式モデルとなる。
【０１００】
例えば、トランジスタとしてＢＳＩＭを用いる構成においてしきい値電圧をシフトさせる場合に、従来のＢＴ劣化のモデルでは、そのモデル式が次式（１９）として扱われていたモデルがある。
【０１０１】
【数１９】
2008053692.tif 000020
【０１０２】
本発明によれば、このモデルは、次式（２０）のＢＴ劣化のモデル式として扱われる。
【０１０３】
【数２０】
2008053692.tif 000021
【０１０４】
例えば、トランジスタとしてＢＳＩＭを用いる構成においてトランジスタ電流をシフトさせる場合に、従来のＢＴ劣化のモデルでは、そのモデル式が次式（２１）として扱われていたモデルがある。
【０１０５】
【数２１】
2008053692.tif 000022
【０１０６】
本発明によれば、このモデルは、次式（２２）のＢＴ劣化のモデル式として扱われる。
【０１０７】
【数２２】
2008053692.tif 000023
【０１０８】
例えば、トランジスタとしてＢＳＩＭを用いる構成において移動度をシフトさせる場合に、従来のＢＴ劣化のモデルでは、次式（２３）として扱われていたモデルがある。
【０１０９】
【数２３】
2008053692.tif 000024
【０１１０】
本発明によれば、このモデル式は、次式（２４）のＢＴ劣化のモデル式として扱われる。
【０１１１】
【数２４】
2008053692.tif 000025
【０１１２】
本実施の形態のＢＴ劣化のモデル化方法で作成した端子バイアス依存を有するＢＴ劣化モデルによるしきい値シフトのドレイン端子バイアス依存性を図７に示す。同図はＰＭＯＳトランジスタに適用したＮＢＴＩ劣化のモデルの適用例であり、横軸｜Ｖd｜は、ドレイン端子バイアスの絶対値であり、縦軸｜ΔＶth｜はしきい値電圧のシフト量の絶対値であり、Time1とTime2とは別々に定義した任意の時間であり、Measは実測値であり、Simは本実施の形態により作成したモデルによるシミュレーション結果である。図７に示すように、本発明のＢＴ劣化のモデル化方法により作成されたモデルは、様々なドレイン端子バイアスでのＢＴ劣化実測値を精度良くシミュレーション可能なモデルであることが分かる。
【０１１３】
信頼性を検証したい時間経過後のΔＶＴＨ０（例えば１０年経過後のΔＶＴＨ０）を前述したモデルを用いて算出したうえで、算出したΔＶＴＨ０を標準トランジスタモデルであるＢＳＩＭのしきい値電圧に関するトランジスタのモデルパラメータＶＴＨ０ に加算する。これにより、１０年経過後のしきい値電圧を有するトランジスタのモデルパラメータが得られる。このトランジスタのモデルパラメータを用いれば、半導体集積回路の信頼性検証シミュレーションを実施することができる。
【産業上の利用可能性】
【０１１４】
本発明にかかるＢＴ劣化のシミュレーションモデルは、半導体集積回路の信頼性検証シミュレーションや信頼性設計余裕の作成等のための技術として有用である。また、半導体集積回路のシミュレーションにより構築された設計環境、および前記設計環境で設計された半導体集積回路装置にも利用できる。
【図面の簡単な説明】
【０１１５】
【図１】本発明のＢＴ劣化のモデル化方法におけるトランジスタのゲート下表面ポテンシャル分布の模式図。
【図２】本発明のＢＴ劣化のモデル化方法における３段の階段状に近似した表面ポテンシャル模式図。
【図３】本発明の実施の形態におけるトランジスタのＢＴ劣化のモデル化方法の信頼性検証と設計余裕作成のための設計フロー概略図。
【図４】本発明の実施の形態における式（１４）の概要説明図。
【図５】本発明の実施の形態におけるデバイスシミュレータを用いたゲート下表面ポテンシャル分布図。
【図６】本発明の実施の形態における３段に多段近似したゲート下表面ポテンシャル分布図。
【図７】本発明の実施の形態において作成したＢＴ劣化モデル適用結果図。
【符号の説明】
【０１１６】
ＶD   ドレイン端子バイアス
ＶS   ソース端子バイアス
ＶB   基板端子バイアス
ＶG   ゲート端子バイアス
φS   表面ポテンシャル
【図１】
2008053692.tif 000027
【図２】
2008053692.tif 000028
【図３】
2008053692.tif 000029
【図４】
2008053692.tif 000030
【図５】
2008053692.tif 000031
【図６】
2008053692.tif 000032
【図７】
2008053692.tif 000033