(57)【要約】【課題】製造工程を追加することなく、ＣＵＢ構造におけるキャパシタ容量を増加させることが可能な容量素子を備えた半導体装置及びその製造方法を提供することにある。【解決手段】半導体基板１上に形成された層間絶縁膜９内にキャパシタ溝１０が設けられ、その底面及び側面上に形成された下部電極１２、容量絶縁膜１３、上部電極１５で容量素子を構成する。第１の層間絶縁膜９内に、ビット線コンタクトプラグ１７が形成され、キャパシタ溝１０の側面上に形成された下部電極１２、容量絶縁膜１３、上部電極１５は、ビット線コンタクトプラグ１７が形成された部位側の層間絶縁膜９上に延出して形成され、かつ、延出して形成された下部電極１２、容量絶縁膜１３、上部電極１５の端部が一致している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の層間絶縁膜内に容量素子形成用の開口部が設けられ、該開口部の底面及び側面上に形成された下部電極、容量絶縁膜、及び上部電極からなる容量素子を備えた半導体装置であって、
前記第１の層間絶縁膜内に、ビット線コンタクトプラグが形成され、
前記開口部側面上に形成された下部電極、容量絶縁膜、及び上部電極は、前記ビット線コンタクトプラグが形成された部位側の前記第１の層間絶縁膜上に延出して形成され、かつ、該延出して形成された前記下部電極、容量絶縁膜、及び上部電極の端部が一致していることを特徴とする、半導体装置。
【請求項２】
前記第１の層間絶縁膜上に、前記容量素子を覆う第２の層間絶縁膜が形成され、
前記第２の層間絶縁膜上には、前記ビット線コンタクトプラグに接続されたビット線が形成されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板にＭＩＳトランジスタ形成され、
前記半導体基板上に、前記ＭＩＳトランジスタを覆う第３の層間絶縁膜が形成されており、
前記容量素子の下部電極は、前記第３の層間絶縁膜内に形成された第１のプラグを介して、前記ＭＩＳトランジスタのソース・ドレイン領域の一方に接続され、
前記ビット線コンタクトプラグは、前記第３の層間絶縁膜内に形成された第の２プラグを介して、前記前記ＭＩＳトランジスタのソース・ドレイン領域の他方に接続されている、請求項１または２に記載の半導体装置。
【請求項４】
前記ＭＩＳトランジスタ及び前記容量素子は、ＤＲＡＭのメモリセルを構成している、請求項１に記載の半導体装置。
【請求項５】
前記下部電極及び前記上部電極は金属窒化物からなり、前記容量絶縁膜は金属酸化物からなる、請求項１に記載の半導体装置。
【請求項６】
前記下部電極及び前記上部電極はＴｉの窒化物からなり、前記容量絶縁膜はＨｆ、ＴａまたはＺｒの酸化物からなる、請求項５に記載の半導体装置。
【請求項７】
半導体基板に、ソース・ドレイン領域を有するＭＩＳトランジスタを形成する工程（ａ）と、    
前記半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に、容量素子形成用の第１の開口部を形成する工程（ｂ）と、
前記第１の開口部の底面及び側面上に下部電極を形成する工程（ｃ）と、
前記半導体基板上に、前記下部電極を覆うように、容量絶縁膜、及び上部電極を形成する工程（ｄ）と、
前記容量絶縁膜及び上部電極に、ビット線コンタクトプラグ形成用の第２の開口部を形成する工程（ｅ）と、
前記第１の層間絶縁膜上に、前記上部電極及び前記第２の開口部を覆うように、第２の層間絶縁膜を形成する工程（ｆ）と、
前記第１及び第２の層間絶縁膜内に、前記ＭＩＳトランジスタのソース・ドレイン領域のいずれかに接続するビット線コンタクトプラグを形成する工程（ｇ）と
を備え、
前記工程（ｃ）において、前記下部電極は、隣接する第１の開口部の側面上に形成された下部電極が互いに接続するように、前記第１の層間絶縁膜上に延出して形成され、
前記工程（ｅ）において、前記第１の層間絶縁膜上に延出して形成された下部電極は、前記第２の開口部を形成する際に、前記第２の開口部下で切断され、
前記工程（ｇ）において、前記ビット線コンタクトプラグは、前記第２の開口部の内側に形成される、ことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の層間絶縁膜上に延出して形成された下部電極の端部は、前記容量絶縁膜、及び上部電極の端部と一致している、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の層間絶縁膜上に、前記ビット線コンタクトプラグに接続するビット線を形成する工程をさらに備えた、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）の後、
前記半導体基板上に、前記ＭＩＳトランジスタを覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜内に、前記ＭＩＳトランジスタのソース・ドレイン領域の一方に接続する第１のプラグ、及びソース・ドレイン領域の他方に接続する第２のプラグを形成する工程と
をさらに備え、
前記第１のプラグは、前記下部電極に接続され、前記第２のプラグは、前記ビット線コンタクトプラグに接続される、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）の容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭを混載したロジックデバイスの半導体装置おいて、メモリセルキャパシタをビット線の下方に形成するＣＵＢ（Capacitor under bitline ）構造は、メモリセルキャパシタをビット線の上方に形成するＣＯＢ（Capacitor over bitline）構造に較べて、マスク工程を簡略化することができるので、製造コストの低減を図ることができる（例えば、特許文献１を参照）。
【０００３】
図５は、従来のＣＵＢ構造を採用した半導体装置の構成を示した図で、（ａ）は、その平面図、（ｂ）は、Ｖｂ−Ｖｂに沿った断面図である。
【０００４】
図５（ｂ）に示すように、半導体基板１０１に形成された、ゲート電極１０３及びソース・ドレイン領域１０５からなるＭＩＳトランジスタと、層間絶縁膜１０９内に形成された、円筒型の下部電極１１２、容量絶縁膜１１３、及び上部電極１１５からなる容量素子とで、メモリセルを構成している。そして、下部電極１１２は、層間絶縁膜１０６内に形成されたプラグ１０７を介して、ＭＩＳトランジスタのソース・ドレイン領域１０５の一方に接続され、ソース・ドレイン領域１０５の他方は、層間絶縁膜１０６、１０９、１１６内に形成されたビット線コンタクトプラグ１１７を介して、層間絶縁膜１１６上に形成されたビット線１１８に接続されている。すなわち、ビット線１１８は、容量素子の上方に形成されている。
【０００５】
次に、図６（ａ）〜図８（ｂ）を参照しながら、従来の半導体装置の製造方法について説明する。
【０００６】
まず、図６（ａ）に示すように、半導体基板１０１に形成された素子分離領域１０２で画定された素子領域に、通常の方法により、ＭＩＳトランジスタを形成する。すなわち、半導体基板１０１上にゲート絶縁膜（不図示）を介してゲート電極１０３を形成した後、ゲート電極１０３をマスクにイオン注入を行って、半導体基板１０１の表面にＬＤＤ領域又はエクステンション領域（不図示）を形成する。その後、ゲート電極の側面にサイドウォール１０４を形成した後、ゲート電極１０３及びサイドウォール１０４をマスクにイオン注入を行って、半導体基板１０１にソース・ドレイン領域１０５を形成する。
【０００７】
次に、図６（ｂ）に示すように、  半導体基板１０１上に平坦化された層間絶縁膜１０６を形成した後、層間絶縁膜１０６内に、ソース・ドレイン領域１０５に接続するＷプラグ１０７を形成し、さらに、層間絶縁膜１０６上に、例えば、シリコン窒化膜からなるストッパー膜１０８を形成する。
【０００８】
次に、図６（ｃ）に示すように、層間絶縁膜１０９をさらに形成した後、層間絶縁膜１０９内に、Ｗプラグ１０７に達する容量素子形成用の開口部（キャパシタ溝）１１０を形成する。
【０００９】
次に、図６（ｄ）に示すように、半導体基板１０１の全面に、例えば、窒化チタン（ＴｉＮ）膜からなるキャパシタ導電膜１１１を形成する。
【００１０】
次に、図７（ａ）に示すように、キャパシタ導電膜１１１を、キャパシタ溝１１０の底面及び側面上に残るように選択的にエッチングして、円筒型の下部電極１１２を形成する。例えば、キャパシタ溝１１０の内壁にのみレジストが残るようパターニングを行い、キャパシタ溝１１０の底面及び側面上のキャパシタ導電膜１１１を保護してエッチングを行うことで、円筒型の下部電極１１２が得られる。
【００１１】
次に、図７（ｂ）に示すように、半導体基板１０１の全面に、例えば、ハフニウム（Ｈｆ）の酸化膜からなる容量絶縁膜１１３を形成する。さらに、図７（ｃ）に示すように、半導体基板１０１の全面に、例えば、ＴｉＮ膜からなる上部電極１１５を形成する。
【００１２】
次に、図７（ｄ）に示すように、上部電極１１５をパターニングし、上部電極開口部１１５aを形成する。上部電極１１５をエッチングする際、容量絶縁膜１１３も一括でエッチングする。これにより、下部電極１１２、容量絶縁膜１１３、及び上部電極１１５からなる容量素子（メモリキャパシタ）を完成する。
【００１３】
次に、図８（ａ）に示すように、半導体基板１０１の全面に、平坦化された層間絶縁膜１１６をさらに形成した後、層間絶縁膜１０９、１１６内に、Ｗプラグ１０７と接続するビット線コンタクトプラグ１１７を形成する。
【００１４】
最後に、図８（ｂ）に示すように、層間絶縁膜１１６上に、ビット線コンタクトプラグ１１７に接続するビット線１１８を形成する。これにより、下部電極１１２、容量絶縁膜１１３、及び上部電極１１５からなる容量素子（メモリセルキャパシタ）がビット線１１８の下方に形成されたＣＵＢ構造を有する半導体装置を完成する。
【特許文献１】特開２０００−４９３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ＣＵＢ構造は、キャパシタの上方にビット線を配するため、キャパシタの下方に形成されたＭＩＳトランジスタのソース・ドレイン領域と、ビット線とを電気的に接続するビット線コンタクトプラグの間をぬって、キャパシタをレイアウトする必要がある。それ故、ＣＵＢ構造は、ＣＯＢ構造に較べてキャパシタ面積の増加に制約が生じるという課題がある。
【００１６】
すなわち、図９（ａ）に示すように、ビット線コンタクトプラグ１１７を形成するためには、上部電極開口部１１５ａを形成しなければならないが、上部電極開口部１１５ａが、アライメントのズレで、容量素子形成用の開口部（キャパシタ溝）１１０の一部にかかってしまうと、図９（ｂ）に示すように、上部電極１１５の一部がエッチングされ、容量欠損を招く。従って、上部電極開口部１１５ａと容量素子形成用の開口部（キャパシタ溝）１１０との間隔（セパレーション）Ｓを、容量欠損が生じない程度の大きさに確保しておく必要がある。
【００１７】
ところで、下部電極１１２の面積は、キャパシタ溝１１０の底面積と側面積との和で決まるが、側面積は、キャパシタ溝１１０が形成される層間絶縁膜１０９の膜厚で制約されるので、膜厚が一定の場合に、下部電極１１２の面積を増加させるためには、キャパシタ溝１１０の底面積を増やさなければならない。しかしながら、上部電極開口部１１５ａとキャパシタ溝１１０とのセパレーションＳは、アライメント精度で制約されるので、下部電極１１２の面積の増加、すなわち、キャパシタの容量増加には限界がある。
【００１８】
本発明はかかる点に鑑みてなされたもので、その主な目的は、製造工程を追加することなく、ＣＵＢ構造におけるキャパシタ容量を増加させることが可能な容量素子を備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本願発明者は、ＣＵＢ構造を形成するに当たり、ビット線コンタクトプラグを形成するためには、上部電極開口部を形成しなければならない点に着目した。すなわち、上述したように、上部電極開口部とキャパシタ溝とのセパレーションは、容量欠損が生じない程度の距離を確保しておく必要があり、それ故、上部電極は、アライメントによるズレが生じたとしても、必ず、セパレーションに相当する長さ分だけ、層間絶縁膜上をビット線コンタクトプラグ方向に延出して形成される。とすれば、下部電極も、予め層間絶縁膜上に延出してパターニングしておけば、上部電極開口部を形成する際に、上部電極及び容量絶縁膜のエッチングと共に、層間絶縁膜上に延出した下部電極を切断することによって、キャパシタ溝の側面上に形成された下部電極を、さらに、セパレーションに相当する長さ分だけ、層間絶縁膜上に延出させて形成することが可能となる。
【００２０】
このようにして形成された容量素子は、キャパシタ溝の側面上に形成された下部電極が、層間絶縁膜上に延出して形成され、かつ、延出して形成された下部電極が、容量絶縁膜、及び上部電極の端部と一致している構造となる。これにより、下部電極の面積を、層間絶縁膜上に延出した、セパレーションに相当する長さ分の面積だけ確実に増加させることができる。また、この構造は、下部電極のパターニングと、上部電極開口部のエッチングにより、自己整合的に形成することができるので、製造工程を追加させずに形成することができる。
【００２１】
本発明に係わる半導体装置は、半導体基板上に形成された第１の層間絶縁膜内に容量素子形成用の開口部が設けられ、該開口部の底面及び側面上に形成された下部電極、容量絶縁膜、及び上部電極からなる容量素子を備えた半導体装置であって、第１の層間絶縁膜内にビット線コンタクトプラグが形成され、開口部側面上に形成された下部電極、容量絶縁膜、及び上部電極は、ビット線コンタクトプラグが形成された部位側の第１の層間絶縁膜上に延出して形成され、かつ、該延出して形成された下部電極、容量絶縁膜、及び上部電極の端部が一致していることを特徴とする。
【００２２】
ある好適な実施形態において、上記第１の層間絶縁膜上に、容量素子を覆う第２の層間絶縁膜が形成され、第２の層間絶縁膜上には、ビット線コンタクトプラグに接続されたビット線が形成されている。
【００２３】
ある好適な実施形態において、上記半導体基板にＭＩＳトランジスタ形成され、半導体基板上に、ＭＩＳトランジスタを覆う第３の層間絶縁膜が形成されており、容量素子の下部電極は、第３の層間絶縁膜内に形成された第１のプラグを介して、ＭＩＳトランジスタのソース・ドレイン領域の一方に接続され、ビット線コンタクトプラグは、第３の層間絶縁膜内に形成された第の２プラグを介して、前記ＭＩＳトランジスタのソース・ドレイン領域の他方に接続されている。
【００２４】
ここで、上記ＭＩＳトランジスタ及び容量素子は、ＤＲＡＭのメモリセルを構成している。
【００２５】
また、上記下部電極及び上部電極は金属窒化物からなり、容量絶縁膜は金属酸化物からなることが好ましい。さらに、下部電極及び上部電極はＴｉの窒化物からなり、容量絶縁膜はＨｆ、ＴａまたはＺｒの酸化物からなることが好ましい。
【００２６】
本発明に係わる半導体装置の製造方法は、半導体基板に、ソース・ドレイン領域を有するＭＩＳトランジスタを形成する工程（ａ）と、半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に、容量素子形成用の第１の開口部を形成する工程（ｂ）と、第１の開口部の底面及び側面上に下部電極を形成する工程（ｃ）と、半導体基板上に、下部電極を覆うように、容量絶縁膜、及び上部電極を形成する工程（ｄ）と、容量絶縁膜及び上部電極に、ビット線コンタクトプラグ形成用の第２の開口部を形成する工程（ｅ）と、第１の層間絶縁膜上に、上部電極及び第２の開口部を覆うように、第２の層間絶縁膜を形成する工程（ｆ）と、第１及び第２の層間絶縁膜内に、ＭＩＳトランジスタのソース・ドレイン領域のいずれかに接続するビット線コンタクトプラグを形成する工程（ｇ）とを備え、工程（ｃ）において、下部電極は、隣接する第１の開口部の側面上に形成された下部電極が互いに接続するように、第１の層間絶縁膜上に延出して形成され、工程（ｅ）において、第１の層間絶縁膜上に延出して形成された下部電極は、第２の開口部を形成する際に、第２の開口部下で切断され、工程（ｇ）において、ビット線コンタクトプラグは、第２の開口部の内側に形成されることを特徴とする。
【００２７】
ある好適な実施形態において、上記第１の層間絶縁膜上に延出して形成された下部電極の端部は、容量絶縁膜、及び上部電極の端部と一致している。
【００２８】
ある好適な実施形態において、上記第２の層間絶縁膜上に、ビット線コンタクトプラグに接続するビット線を形成する工程をさらに備えている。
【００２９】
ある好適な実施形態において、上記工程（ａ）の後、半導体基板上に、ＭＩＳトランジスタを覆う第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜内に、ＭＩＳトランジスタのソース・ドレイン領域の一方に接続する第１のプラグ、及びソース・ドレイン領域の他方に接続する第２のプラグを形成する工程とをさらに備え、第１のプラグは、下部電極に接続され、第２のプラグは、ビット線コンタクトプラグに接続されている。
【発明の効果】
【００３０】
本発明に係る半導体装置によれば、製造工程を追加することなく、キャパシタ溝の側面上に形成された下部電極が、層間絶縁膜上に延出して形成され、かつ、延出して形成された下部電極が、容量絶縁膜、及び上部電極の端部と一致した構造の容量素子を形成することができ、ＣＵＢ構造におけるキャパシタ容量を増加させることが可能な容量素子を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３２】
図１は、本発明の実施形態による半導体装置の構成を模式的に示した図で、図１（ａ）は平面図を、図１（ｂ）は、Ｉｂ−Ｉｂに沿った断面図をそれぞれ示す。
【００３３】
図１（ｂ）に示すように、本発明の実施形態における半導体装置は、半導体基板１上に形成された層間絶縁膜（第１の層間絶縁膜）９内に容量素子形成用の開口部が設けられ、該開口部の底面及び側面上に形成された下部電極１２、容量絶縁膜１３、及び上部電極１５からなる容量素子を備えている。そして、層間絶縁膜６、９、１６内に、ビット線１８、及び、半導体基板１に形成されたＭＩＳトランジスタのソース・ドレイン領域５のいずれかに接続するビット線コンタクトプラグ１７が形成されている。
【００３４】
容量素子は、開口部側面上に形成された下部電極１２、容量絶縁膜１３、及び上部電極１５が、ビット線コンタクトプラグ１７が形成された部位側の層間絶縁膜９上に延出して形成され、かつ、該延出して形成された下部電極１２、容量絶縁膜１３、及び上部電極１５の端部が一致している構造をなしている。そして、容量素子の下部電極１２は、ＭＩＳトランジスタを覆う層間絶縁膜（第３の層間絶縁膜）６内に形成されたプラグ７を介して、ＭＩＳトランジスタのソース・ドレイン領域５の一方に接続され、ビット線コンタクトプラグ１７は、層間絶縁膜６内に形成されたプラグ７を介して、ＭＩＳトランジスタのソース・ドレイン領域５の他方に接続されている。
【００３５】
このように形成されたＭＩＳトランジスタ及び容量素子は、ＤＲＡＭのメモリセルを構成しており、かつ、ビット線１８が容量素子を覆う層間絶縁膜（第２の層間絶縁膜）１６上に形成された、いわゆるＣＵＢ構造をなしている。
【００３６】
以下、図２（ａ）〜図３（ｂ）を参照しながら、本実施形態における半導体装置の製造方法について説明する。
【００３７】
図２（ａ）は、図６（ａ）〜（ｄ）に示したような従来の工程と同様の方法により、ＭＩＳトランジスタが形成された半導体基板１上の第１の層間絶縁膜９内に、容量素子形成用の第１の開口部（キャパシタ溝）を形成した後、半導体基板１０１の全面に、例えば、窒化チタン（ＴｉＮ）膜からなる下部電極１２を形成した状態を示す。ここで、ＭＩＳトランジスタは、素子分離領域２で画定された素子領域に形成され、ゲート絶縁膜（不図示）、ゲート電極１０３、及び、ソース・ドレイン領域５からなる。
【００３８】
半導体基板１上には、平坦化された第３の層間絶縁膜６が形成され、層間絶縁膜６内には、ソース・ドレイン領域５と下部電極１２とを接続するＷプラグ７が形成されている。ここで、層間絶縁膜６、９は、例えば、ＣＶＤ法により形成されたシリコン酸化膜からなる。
【００３９】
次に、図２（ｂ）に示すように、フォトマスクを用いて、下部電極１２のパターニングを行う。このとき、隣接するキャパシタ溝の側面上に形成された下部電極１２が互いに接続するように、第１の層間絶縁膜９上に延出された形成にパターニングされる。パターニングされた下部電極１２は、図４（ａ）に示すような平面形状となり、隣接するキャパシタ溝１０に形成された下部電極対２０が、第１の層間絶縁膜９上に形成された接続部位１２ａで互いに接続している。なお、図４（ｂ）は、ＩＶｂ−ＩＶｂに沿った下部電極対２０の断面図である。
【００４０】
その後、下部電極１２を覆うように、半導体基板１の全面に、例えば、ＡＬＤ（Atomic layer deposition）のＣＶＤ法により、膜厚５〜１５ｎｍ程度のＨｆの酸化膜からなる容量絶縁膜１３を形成する。
【００４１】
次に、図２（ｃ）に示すように、半導体基板１の全面に、例えば、ＣＶＤ法により、膜厚２０〜５０ｎｍ程度のＴｉＮ膜からなる上部電極１５を形成する。
【００４２】
次に、図２（ｄ）に示すように、容量絶縁膜１３及び上部電極１５に、フォトマスクを用いて、ビット線コンタクトプラグ形成用の第２の開口部（上部電極開口部）１５ａを形成する。このとき、第１の層間絶縁膜９上に延出して形成された下部電極１２の接続部位１２ａも、上部電極開口部１５ａを形成する際に、開口部１５ａ下で切断され、これにより、下部電極対２０は互いに分離される。
【００４３】
このようにして形成された容量素子は、キャパシタ溝の側面上に形成された下部電極１２が、第１の層間絶縁膜９上に延出して形成され、かつ、下部電極１２の延出部位１２ｂの端部が、容量絶縁膜１３、及び上部電極１５の端部と一致している構造となる。これにより、下部電極１２の面積を、第１の層間絶縁膜９上に延出した長さ分の面積だけ確実に増加させることができる。また、この構造は、接続部位１２ａで互いに接続された下部電極対２０のパターニングと、上部電極開口部１５ａのエッチングにより、自己整合的に形成することができるので、製造工程を増加させずに形成することができる。
【００４４】
その後、図３（ａ）に示すように、半導体基板１上に、容量素子を覆うように、例えば、プラズマＣＶＤ法により、膜厚５００〜８００ｎｍ程度のシリコン酸化膜よりなる第２の層間絶縁膜１６を堆積し、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法によりその表面を平坦化する。そして、第１及び第２の層間絶縁膜９、１６内に、ビット線コンタクトプラグ１７を形成する。ビット線コンタクトプラグ１７は、第１及び第２の層間絶縁膜９、１６内に形成されたコンタクトホール内に、例えば、スパッタ法によりＴｉ膜とＣＶＤ法によりＴｉＮ膜とＷ膜とを順次堆積して、ＣＭＰ法によりコンタクトホール内に埋め込むことによって形成する。
【００４５】
最後に、図３（ｂ）に示すように、第２の層間絶縁膜１６上に、ビット線コンタクトプラグ１７に接続するビット線１８を形成する。なお、ビット線コンタクトプラグ１７は、Ｗプラグ７を介して、ＭＩＳトランジスタのソース・ドレイン領域５のいずれかに接続されている。
【００４６】
上記の方法により形成された容量素子は、キャパシタ溝の側面上に形成された下部電極１２が、層間絶縁膜９上に延出して形成され、かつ、延出して形成された下部電極１２が、容量絶縁膜１３、及び上部電極１５の端部と一致した構造を有し、製造工程を追加することなく、ＣＵＢ構造におけるキャパシタ容量を増加させることができる。
【００４７】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、下部電極１２及び上部電極１５としてＴｉＮ膜を用いたが、例えば、Ｓｉまたは金属窒化物からなる膜であってもよい。また、容量絶縁膜１３として、Ｈｆの酸化膜を用いたが、例えば、Ｔａ等の金属酸化物からなる膜であってもよい。
【産業上の利用可能性】
【００４８】
本発明は、ＣＵＢ構造をなす容量素子を備えた半導体装置において、製造工程を追加することなく、キャパシタ容量を増加する半導体装置に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態による半導体装置の構成を示した図で、（ａ）はその平面図、（ｂ）はその断面図である。
【図２】（ａ）〜（ｄ）は、本実施形態における半導体装置の製造方法を示した工程断面図である。
【図３】（ａ）〜（ｂ）は、本実施形態における半導体装置の製造方法を示した工程断面図である。
【図４】本発明における半導体装置の製造工程におけるパターニングされた下部電極の形状を示した図で、（ａ）はその平面図、（ｂ）はその断面図である。
【図５】従来の半導体装置の構成を示した図で、（ａ）はその平面図、（ｂ）はその断面図である。
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示した工程断面図である。
【図７】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示した工程断面図である。
【図８】（ａ）〜（ｂ）は、従来の半導体装置の製造方法を示した工程断面図である。
【図９】（ａ）は、従来のＣＵＢ構造のレイアウトを示した平面図で、（ｂ）は、アライメントずれが生じた場合の容量欠損の状態を説明する断面図である。
【符号の説明】
【００５０】
１    半導体基板
２    素子分離領域
３    ゲート電極
４    サイドウォール
５    ソース・ドレイン領域
６    第３の層間絶縁膜
７    Ｗプラグ
９    第１の層間絶縁膜
１０    容量素子形成用の開口部（キャパシタ溝）
１２    下部電極
１２ａ    下部電極の接続部位
１２ｂ    下部電極の延出部位
１３    容量絶縁膜
１５    上部電極
１５ａ  ビット線コンタクトプラグ形成用の開口部（上部電極開口部）
１６    第２の層間絶縁膜
１７    ビット線コンタクトプラグ
１８    ビット線
２０    下部電極対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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