(57)【要約】【課題】  フィン間の距離がフォトリソグラフィの解像度に依存せず、安定した電気的特性を有する半導体装置を製造するための簡略化された製造方法を提供する。【解決手段】  第１の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、第１の絶縁膜を等方性エッチングして縮小する工程と、縮小された第１の絶縁膜の側面にサイドウォールを形成する工程と、第１の絶縁膜を除去する工程と、サイドウォールをマスクとして素子領域をエッチングし当該素子領域内にトレンチを形成することで、素子領域に複数のフィン部を形成する工程と、を含む。【選択図】      図１０
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【特許請求の範囲】
【請求項１】
絶縁膜をエッチングマスクとして半導体基板をエッチングすることにより画定された素子領域と、
前記絶縁膜を縮小し、その側面にサイドウォールを形成し、当該サイドウォールをエッチングマスクとして前記素子領域の一部をエッチングすることにより形成された複数のフィン部と、
を有すること特徴とする半導体装置。
【請求項２】
前記フィン部の長さが、当該フィン部と直交するように形成されるゲート電極の幅よりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィン部の長さが、前記ゲート電極の幅よりも、４０nm以上長いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記フィン部の幅、または、前記複数のフィン部間の距離が３０nm以下であることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
第１の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、
前記第１の絶縁膜を等方性エッチングして縮小する工程と、
縮小された前記第１の絶縁膜の側面にサイドウォールを形成する工程と、
前記第１の絶縁膜を除去する工程と、
前記サイドウォールをマスクとして前記素子領域をエッチングし当該素子領域内にトレンチを形成することで、前記素子領域に複数のフィン部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記素子領域を画定した後、第２の絶縁膜で埋め込みを行う工程と、
前記第２の絶縁膜の表面を平坦化する工程と、
前記第２の絶縁膜の表面位置を前記素子領域の高さにまで低下させる工程と、
をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記サイドウォールの形成が、
前記第１の絶縁膜とは異なる第３の絶縁膜を全面に形成する工程と、
当該第３の絶縁膜を異方性エッチングして前記サイドウォールとする工程と、
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記サイドウォールを除去する工程と、
前記第２の絶縁膜を前記フィン部の高さにあわせるように一部除去する工程と、
をさらに含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チャネル部に複数のフィン（Ｆｉｎ）拡散層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のマルチチャネルフィン構造の半導体装置は、以下の工程により製造される（例えば、特許文献１参照。）。
【０００３】
まず、基板上にハードマスクを形成し、形成されたハードマスクが活性領域に対応する形状となるように、フォトリソグラフィを用いてパターニングする。
【０００４】
次に、パターニングされたハードマスクを用いて基板をエッチングし、活性領域を定義する。
【０００５】
続いて、ハードマスクを等方性エッチングして縮小する。
【０００６】
それから、第１の誘電体膜で素子分離領域を埋め込むとともに、ハードマスクを埋め込む。
【０００７】
次に、ハードマスクの表面を平坦化終了点として、第１の誘電体膜をＣＭＰ（Chemical Mechanical Polish：化学機械研磨）により研磨して平坦化する。
【０００８】
次に、ダミーゲートパターンを形成するように、フォトリソグラフィを用いて、誘電体膜及びハードマスクをパターニングする。
【０００９】
それから、ダミーゲートパターンを埋め込むように、第２の誘電体膜を形成し、ハードマスクの表面を平坦化終了点としてＣＭＰにより表面を平坦化する。
【００１０】
次に、ハードマスクを選択的に除去し、第１及び第２の誘電体膜をマスクとして、基板をエッチングして中心トレンチを形成する。
【００１１】
次に、第１及び第２の誘電体膜を部分的に除去し、その表面位置を中心トレンチの深さに合わせる。
【００１２】
続いて、ゲート膜の形成及びゲート導電層の形成を行い、フォトリソグラフィを用いてゲート導電層をパターニングし、ゲート電極とする。
【００１３】
以上のようにして、従来のマルチチャネルフィン構造の半導体装置は製造される。
【００１４】
また、従来の技術として、サイドウォールを利用してマルチチャネルフィン構造を形成する技術も知られている（例えば、特許文献２参照。）。
【００１５】
【特許文献１】特開２００６−１３５２１号公報（第２図乃至第９図）
【特許文献２】特開２００６−１９６６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来のマルチチャネルフィン構造の半導体装置の製造方法においては、上述したように、マルチチャネルフィン構造を形成するために、フォトリソグラフィ（ＰＲ）工程が２回、平坦化（ＣＭＰ）工程が２回必要であるため、その製造工程が煩雑であるという問題点がある。
【００１７】
また、従来の方法では、ダミーゲートパターンの幅をゲート電極と同じにしているため、ゲート電極を形成する際には、ダミーゲートパターンの形成位置に正確に一致させなければならず、高い位置合わせ精度を必要とするという問題点がある。位置ずれが生じると、ゲート電極を形成する際、中心トレンチ内にゲート電極材料が入り込み、その後のエッチングによっても除去が困難になるからである。また、フィン部以外にチャネルが形成され、電気的特性が劣化するおそれがあるからである。
【００１８】
ここで、高い位置合わせ精度を不要にするため、ダミーゲートの幅（＝中心トレンチの幅）をゲート電極の幅より小さくすることを考えると、図３０において、素子領域３１に直交するよう形成されるゲート電極３２の両側端から中心トレンチ３３の端部までの距離が所定値以上である必要がある。例えば、ゲート電極３２の幅をＤ３１＝６０nmとして、中心トレンチ３３が左右にそれぞれＤ３２＝Ｄ３３＝２０nmの余裕を持つとすると、中心トレンチの長さは、６０−２０−２０＝２０nmとなる。この長さがチャネル部として実際に使用されるフィンの長さであり、ゲート電極の幅に比べ大きく制限される。また、この構成では、ソースＳとドレインＤとの間に形成される電流パスとして、２つのフィンを通る電流パスPath１およびPath２以外に、中央トレンチ３３の下を通る電流パスPath３が存在する。電流パスPath３は、図３１に示されるように、電流パスPath１，２よりも、Ｄ３４×２に等しい長さ分だけ長い。このため、この半導体装置は、互いに異なる閾値を持つトランジスタ部分を有するため、その応答特性が悪い。
【００１９】
また、従来のサイドウォールを用いる方法は、フォトリソグラフィを用いて形成した細線状の多結晶シリコン膜の側壁にサイドウォールを形成するものであるため、そのサイドウォールを利用して形成されたフィン間の距離が、細線状多結晶シリコン膜の幅、即ち、フォトリソグラフィの解像度に依存する。このため、従来のサイドウォールを用いる方法で形成されたマルチチャネルフィン構造は、フィン間の距離が比較的大きいという問題点がある。
【００２０】
そこで、本発明は、製造工程が簡略化された半導体装置の製造方法を提供することを目的とする。
【００２１】
また、本発明は、フィン間の距離がフォトリソグラフィの解像度に依存せず、安定した電気的特性を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、絶縁膜をエッチングマスクとして半導体基板をエッチングすることにより画定された素子領域と、前記絶縁膜を縮小し、その側面にサイドウォールを形成し、当該サイドウォールをエッチングマスクとして前記素子領域の一部をエッチングすることにより形成された複数のフィン部と、を有すること特徴とする。
【００２３】
前記半導体装置において、前記フィン部の長さは、当該フィン部と直交するように形成されるゲート電極の幅よりも長い。
【００２４】
また、本発明の半導体装置の製造方法は、第１の絶縁膜をマスクとして半導体基板をエッチングし、素子領域を画定する工程と、前記第１の絶縁膜を等方性エッチングして縮小する工程と、縮小された前記第１の絶縁膜の側面にサイドウォールを形成する工程と、前記第１の絶縁膜を除去する工程と、前記サイドウォールをマスクとして前記素子領域をエッチングし当該素子領域内にトレンチを形成することで、前記素子領域に複数のフィン部を形成する工程と、を含むことを特徴とする。
【００２５】
前記半導体装置の製造方法は、前記素子領域を画定した後、第２の絶縁膜で埋め込みを行う工程と、前記第２の絶縁膜の表面を平坦化する工程と、前記第２の絶縁膜の表面位置を前記素子領域の高さにまで低下させる工程と、をさらに含んでよい。
【発明の効果】
【００２６】
本発明によれば、素子領域を画定するために用いられるマスクを縮小し、その側面にサイドウォールを形成し、そのサイドウォールを、フィン部を形成するためのエッチングマスクとして用いるようにしたことで、マスク形成のためのフォトリソグラフィ工程及び平坦化工程を不要にでき、製造工程を簡略化できるとともに、フォトリソグラフィの解像度の制限を受けることなく、狭い間隔で複数のフィンを形成することができる。
【００２７】
また、本発明によれば、フィン部の長さをゲート電極の幅より長くしたことで、安定した電気的特性を得ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。
【００２９】
図１乃至図１７は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。
【００３０】
まず、図１に示すように、シリコン基板１１上に第１の絶縁膜（例えば、窒化膜）１２を成膜し、さらにその上にフォトレジスト膜１３を形成する。
【００３１】
次に、フォトリソグラフィ技術によりフォトレジスト膜１３を拡散層パターン（素子領域パターン）にパターニングする。そして、パターニングされたフォトレジスト膜１３をエッチングマスクとして、図２に示すように、第１の絶縁膜１２をエッチング（パターニング）する。
【００３２】
次に、フォトレジスト膜１３を除去し、第１の絶縁膜１２をエッチングマスクとして、半導体基板１１をドライエッチング（異方性エッチング）し、図３に示すように、拡散層（素子領域）１４を画定する。
【００３３】
次に、第１の絶縁膜１２とは異なる第２の絶縁膜（例えば、酸化膜）１５を全面に形成し、拡散層１４の周囲（図示しない他の拡散層との間）を埋設する。それから、第１の絶縁膜１２をストッパーとして、第２の絶縁膜１５に対してＣＭＰを行い、図４に示すように、表面を平坦化（即ち、第１の絶縁膜１２の上面と第２の絶縁膜１５の上面とを一致）させる。なお、第２の絶縁膜１５は、ドライエッチング及びウェットエッチング時に、第１の絶縁膜１２に対して選択比が取れるものとする。
【００３４】
続いて、図５に示すように、第２の絶縁膜１５の上面位置をシリコン基板１１の表面位置に一致させるため、第２の絶縁膜１５をウェットエッチングする。
【００３５】
次に、第１の絶縁膜１２をウェットエッチング（等方性エッチング）し、図６に示すように、その幅をＤ１に縮小する。これにより、第１の絶縁膜１２の側面は、拡散層１４の側面より距離Ｄ２だけ、拡散層１４の内側に位置する。このときの平面図を図７に示す。なお、図７におけるＸ１−Ｘ１線断面が図６に対応している（以降、他の断面図と平面図との関係も同様である。）。
【００３６】
第１の絶縁膜１２の幅Ｄ１は、縮小前のサイズ（拡散層のサイズ）と、第１の絶縁膜１２を等方性エッチングする際のエッチング条件とによって決まり、フォトグラフィーによる解像度以下、例えば３０ｎｍ以下とすることができる。
【００３７】
距離Ｄ２も、また、第１の絶縁膜１２を等方性エッチングする際のエッチング条件により決まり、例えば３０ｎｍ以下とすることができる。なお、この距離Ｄ２が、後に形成されるフィン部の幅となる。
【００３８】
次に、第１の絶縁膜１２に対して、ドライエッチング及びウェットエッチング時に選択比が取れる第３の絶縁膜（例えば、酸化膜）を全面に成膜する。そして、第３の絶縁膜をドライエッチング（異方性エッチング）することにより、第１の絶縁膜１２の側面に、図８に示すような幅Ｄ３（＞Ｄ２）程度のサイドウォール１６を形成する。このときの平面図を図９に示す。
【００３９】
次に、第１の絶縁膜１２をウェットエッチングし、除去する。このとき、第２及び第３の絶縁膜は、第１の絶縁膜１２に対するウェットエッチングに対して、選択比があるため、エッチングされることはほとんどない。したがって、実質上第１の絶縁膜１２のみが除去され、サイドウォール１６に囲まれた領域でのみ、拡散層１４が露出する。
【００４０】
次に、図１０に示すように、サイドウォール１６をエッチングマスクとして、サイドウォール１６に囲まれた領域に露出する拡散層１４をドライエッチングする。このドライエッチングにより、拡散層１４の中央領域には、深さＤ４のトレンチ１７が形成される。このときの平面図を図１１に示す。
【００４１】
この後、サイドウォール１６をウェットエッチング等により除去する。続けて、図１２に示すように、第２の絶縁膜１５の上面から深さＤ４に相当する部分だけ、ウェットエッチング等により除去し、第２の絶縁膜の表面位置をトレンチの底面位置（フィンの高さ）に合わせる。これにより、高さがＤ４に等しい、フィン１８が形成される。このときの平面図を図１３に示す。
【００４２】
次に、図１４に示すように、熱酸化等により、トレンチ１７が形成された拡散層１４の表面にゲート酸化膜１９を成膜し、その上にゲート電極膜２０を形成する。それから、フォトリソグラフィ及びドライエッチング等により、ゲート電極膜２０を所定形状にエッチングし、図１５に示すように、拡散層の長手方向と直交する方向に伸びるゲート電極２１とする。
【００４３】
次に、絶縁膜（窒化膜等／膜厚ＤＡ１）を成膜する。このとき、ＤＡ１をＤ１÷２より厚くすることにより、Ｓ／Ｄ領域に露出している拡散層１４のフィン部の内側は絶縁膜により埋め込まれる。続いて、その絶縁膜に対するドライエッチにより、図１６に示すように、ゲート電極２１の横及び拡散層１４の側面にサイドウォールＡ１を形成する。
【００４４】
次に、図１７に示すように、Ｓ／ＤコンタクトＡ２を形成する。このとき、ゲート電極２１の左右の拡散層１４のうち、上記絶縁膜Ａ１で埋め込まれている箇所以外がソースＳ及びドレインＤとして利用される。
【００４５】
ゲート電極２１の左右に存在する拡散層１４がソースＳ及びドレインＤとして利用され、フィン１８のゲート電極２１の下に位置する部分が、チャネル部として、即ち、マルチチャネルフィンとして利用される。
【００４６】
本実施の形態では、トレンチ内１７に形成されたゲート電極膜２０の不要部分の除去を容易にするため、トレンチの長さ（図１５の横方向の長さ）がゲート電極２１の幅よりも長くしてある。ゲート電極形成時の位置ずれを考慮して、その長さは、例えば、４０nm以上長くする。
【００４７】
以上のように本実施の形態によれば、マルチチャネルフィン構造の半導体装置、ここではトランジスタ、を製造することができる。本実施の形態では、マルチチャネル構造を形成するために、フォトリソグラフィ工程が１回、平坦化（ＣＭＰ）工程が１回ですむので、従来よりも製造工程を簡略化できる。
【００４８】
また、本実施の形態では、素子領域を画定するために用いられるマスクを縮小し、その側面にサイドウォールを形成し、そのサイドウォールを利用してトレンチを形成するようにしたことで、フォトリソグラフィの解像度の制限を受けることなく、トレンチ間の距離を小さくすることができる。また、同じ理由により、トレンチの幅を小さくすることができる。
【００４９】
さらに、本実施の形態では、電流パスがフィン部のみなので、応答特性（電気的特性）が安定し優れている。
【００５０】
次に、本発明の第２の実施の形態について図１８乃至図２９を参照して、説明する。なお、各図において、第１の実施の形態のものと同一のものには同一の参照符号を付してある。
【００５１】
第１の実施の形態では、一対のフィンを有する２フィントランジスタの製造方法について説明したが、本実施の形態では、２対のフィンを有する４フィントランジスタの製造方法について説明する。なお、本実施の形態に係る半導体装置の製造方法は、基本的には第１の実施の形態と同じである。
【００５２】
まず、第１の実施の形態と同様に、シリコン基板上に第１の絶縁膜を成膜し、さらにその上にフォトレジスト膜を形成する。そして、フォトレジスト膜を、２つの拡散領域パターンが並置されたパターンとなるようにパターニングし、パターニングされたフォトレジスト膜をエッチングマスクとして第１の絶縁膜をエッチングする。次に、フォトレジスト膜を除去し、第１の絶縁膜をエッチングマスクとして、シリコン基板をドライエッチングする。その結果、２つの拡散層が、互いに距離を置いて平行に形成される。その後、拡散層の周囲を第２の絶縁膜で埋設し、その表面位置をシリコン基板の上面位置に一致させる。また、第１の絶縁膜を縮小する。
【００５３】
以上の結果、図１８に示すような状態が得られる。その平面図を図１９に示す。なお、図１８及び図１９は、第１の実施の形態における図６及び図７に相当するものである。
【００５４】
図１８及び図１９に示すように、本実施の形態では、２つの拡散層１４ａ，１４ｂの間の距離をＤ６としている。この距離Ｄ６は、できるだけ距離Ｄ２に近い値を持つことが好ましい。
【００５５】
次に、第１の絶縁膜１２に対してドライエッチング及びウェットエッチング時に選択比が取れる第３の絶縁膜を用い、図２０及び図２１に示すように、第１の絶縁膜１２の側面に幅Ｄ３（＞Ｄ２）程度のサイドウォール１６を形成する。このとき、隣接する拡散層１４ａ，１４ｂ上のサイドウォール間の距離Ｄ７（＝Ｄ６＋２×Ｄ２−２×Ｄ３）は０でもよい。
【００５６】
その後、第１の実施の形態と同様に第１の絶縁膜１２に対してウェットエッチングを行い、第１の絶縁膜１２を除去する。そして、第３の絶縁膜により形成されたサイドウォール１６をエッチングマスクとして、拡散層１４ａ，１４ｂに対してドライエッチングを行い、図２２に示すように深さＤ４程度のトレンチ１７ａ，１７ｂを形成する。このときの平面図を図２３に示す。
【００５７】
次に、サイドウォール１６をウェットエッチング等で除去する。また、第２の絶縁膜１５の表面位置をトレンチ１７ａ，１７ｂの底面位置（フィンの高さ）に合わせるべく、図２４に示すように、ウェットエッチエッチング等により、厚みＤ４に相当する分だけ除去する。このときの平面図を図２５に示す。
【００５８】
この後、図２６に示すように、熱酸化等によりゲート酸化膜１９を成膜し、その上にゲート電極膜２０を形成する。さらに、フォトリソグラフィとドライエッチング等によりゲート電極膜２０を所定形状にエッチングし、図２７に示すようなゲート電極２１を形成する。
【００５９】
次に、絶縁膜（窒化膜等／膜厚ＤＡ１）を成膜する。このとき、ＤＡ１をＤ１÷２より厚くすることにより、Ｓ／Ｄ領域に露出している拡散層１４のフィン部の内側は絶縁膜により埋め込まれる。続いて、その絶縁膜に対するドライエッチにより、図２８に示すように、ゲート電極２１の横及び拡散層１４の側面にサイドウォールＡ１を形成する。
【００６０】
次に、図２９に示すように、Ｓ／Ｄコンタクトを形成Ａ２する。このとき、ゲート電極２１の左右の拡散層１４のうち、上記絶縁膜Ａ１で埋め込まれている箇所以外がソースＳ及びドレインＤとして利用される。
【００６１】
以上のようにして、ゲート電極２１の下に４つのフィン１８ａ，１８ｂ，１８ｃ，及び１８ｄが平行に形成されたマルチチャネルフィン構造を得ることができる。
【００６２】
本実施の形態においても、マルチチャネルフィン構造を形成するために、フォトリソグラフィ工程が１回、平坦化（ＣＭＰ）工程が１回ですむので、従来よりも製造工程を簡略化できる。また、本実施の形態においても、フォトリソグラフィの解像度の制限を受けることなく、トレンチ間の距離及び／又はトレンチの幅を小さくすることができる。さらに、本実施の形態においても、電流パスがフィン部のみなので、応答特性（電気的特性）が安定し優れている。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図１の工程の後の工程を説明するための図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図２の工程の後の工程を説明するための図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図３の工程の後の工程を説明するための図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図４の工程の後の工程を説明するための図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図５の工程の後の工程を説明するための図である。
【図７】図６に示す状態に対応する平面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図６の工程の後の工程を説明するための図である。
【図９】図８に示す状態に対応する平面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図８の工程の後の工程を説明するための図である。
【図１１】図１０に示す状態に対応する平面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図１０の工程の後の工程を説明するための図である。
【図１３】図１２に示す状態に対応する平面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図１２の工程の後の工程を説明するための図である。
【図１５】図１４に示す状態に対応する平面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための平面図であって、図１５の工程の後の工程を説明するための図である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための平面図であって、図１６の工程の後の工程を説明するための図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１９】図１８に示す状態に対応する平面図である。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図１８の工程の後の工程を説明するための図である。
【図２１】図２０に示す状態に対応する平面図である。
【図２２】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図２０の工程の後の工程を説明するための図である。
【図２３】図２２に示す状態に対応する平面図である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図２２の工程の後の工程を説明するための図である。
【図２５】図２４に示す状態に対応する平面図である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図であって、図２４の工程の後の工程を説明するための図である。
【図２７】図２６に示す状態に対応する平面図である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための平面図であって、図２６の工程の後の工程を説明するための図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための平面図であって、図２８の工程の後の工程を説明するための図である。
【図３０】従来の半導体装置における問題点を説明するための平面図である。
【図３１】図３０のＡ−Ａ線断面図である。
【符号の説明】
【００６４】
１１    シリコン基板
１２    第１の絶縁膜
１３    フォトレジスト膜
１４，１４ａ，１４ｂ    拡散層
１５    第２の絶縁膜
１６    サイドウォール
１７，１７ａ，１７ｂ    トレンチ
１８，１８ａ，１８ｂ，１８ｃ，１８ｄ    フィン
１９    ゲート酸化膜
２０    ゲート電極膜
２１    ゲート電極
３１    素子領域
３２    ゲート電極
３３    中心トレンチ
Ａ１    サイドウォール
Ａ２    コンタクト
【図１】
2008098553.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008098553.tif 000009
【図８】
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【図９】
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【図１０】
2008098553.tif 000012
【図１１】
2008098553.tif 000013
【図１２】
2008098553.tif 000014
【図１３】
2008098553.tif 000015
【図１４】
2008098553.tif 000016
【図１５】
2008098553.tif 000017
【図１６】
2008098553.tif 000018
【図１７】
2008098553.tif 000019
【図１８】
2008098553.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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