(57)【要約】【課題】応答速度を向上させるための表示装置が開示される。【解決手段】表示装置は、ゲート配線及びデータ配線によって複数の画素部が形成され、ゲート配線と平行に延長されたストレージ配線が形成された表示パネル、ゲート配線にゲート信号を出力するゲート駆動回路、データ配線にデータ電圧を出力するデータ駆動回路、及び複数のステージで構成され、フレームごとに反転するストレージ電圧をストレージ配線に出力するストレージ駆動回路を含む。ここで、複数のステージのうちの第ｋステージは、第ｋゲート信号に応答して、ｋステージ配線に第１駆動電圧を出力するカウンタチャージング部、第ｋ＋２ゲート信号に応答して、第ｋストレージ配線に第２駆動電圧を出力するブースト部、及び第ｋ＋１ゲート信号に応答して、第ｋストレージ配線に第２駆動電圧に対応するレベルの維持電圧を１フレーム期間に出力する電圧ストレージ部を含む。【選択図】図４
2008070880.tif 000002
【特許請求の範囲】
【請求項１】
ゲート配線及びデータ配線によって複数の画素部が形成され、前記ゲート配線と平行に延長されたストレージ配線が形成された表示パネルと、
前記ゲート配線にゲート信号を出力するゲート駆動回路と、
前記データ配線にデータ電圧を出力するデータ駆動回路と、
複数のステージで構成され、フレームごとに反転するストレージ電圧を前記ストレージ配線に出力するストレージ駆動回路と、
を含み、
前記複数のステージのうちの第ｋステージは（ｋは自然数）、
第ｋゲート信号に応答して、第ｋストレージ配線に第１駆動電圧を出力するカウンタチャージング部と、
第ｋ＋２ゲート信号に応答して、前記第ｋストレージ配線に第２駆動電圧を出力するブースト部と、
第ｋ＋１ゲート信号に応答して、前記第ｋストレージ配線に第２駆動電圧に対応するレベルのストレージ電圧を１フレーム期間に出力する電圧ストレージ部と、
を含むことを特徴とする表示装置。
【請求項２】
前記データ電圧は、水平画素列ごとに反転し、さらにフレームごとに反転することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１駆動電圧及び第２駆動電圧は、フレームごとに反転することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記電圧ストレージ部は、
前記第ｋ＋１ゲート信号に応答して、第１スイッチング電圧を出力する第１スイッチング素子と、
前記第ｋ＋１ゲート信号に応答して、第２スイッチング電圧を出力する第２スイッチング素子と、
前記第１スイッチング電圧に応答して、前記第ｋストレージ配線に第１ストレージ電圧を出力する第３スイッチング素子と、
前記第２スイッチング電圧に応答して、前記第ｋストレージ配線に第２ストレージ電圧を出力する第４スイッチング素子と、
前記第１スイッチング電圧が充電され、前記第３スイッチング素子のオン／オフ状態を１フレーム期間維持する第１キャパシタと、
前記第２スイッチング電圧が充電され、前記第４スイッチング素子のオン／オフ状態を１フレーム期間維持する第２キャパシタと、を含むことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記第１ストレージ電圧及び第２ストレージ電圧は、それぞれ一定の電圧であることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１スイッチング電圧及び第２スイッチング電圧は、フレームごとに反転することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記データ電圧が正極性である場合に、
前記第２駆動電圧は第１レベルを有し、前記第１駆動電圧は前記第１レベルが反転した第２レベルを有し、
前記第１ストレージ電圧は前記第１レベルを有し、前記第２ストレージ電圧は前記第２レベルを有し、
前記第１スイッチング電圧はターンオンレベルを有し、前記第２スイッチング電圧は前記ターンオンレベルが反転したターンオフレベルを有することを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第３及び第４スイッチング素子のチャンネル領域の幅／長さの比は、前記カウンタチャージング部及びブースト部のスイッチング素子におけるチャンネル領域の幅／長さの比の１／１０以下であることを特徴とする請求項４に記載の表示装置。
【請求項９】
前記ストレージ駆動回路は、
前記第１駆動電圧及び第２駆動電圧がそれぞれ印加される第１電圧配線及び第２電圧配線と、
前記第１ストレージ電圧及び第２ストレージ電圧がそれぞれ印加される第１ストレージ配線及び第２ストレージ配線と、
前記第１スイッチング電圧及び第２スイッチング電圧がそれぞれ印加される第１スイッチング配線及び第２スイッチング配線と
を含むことを特徴とする請求項４に記載の表示装置。
【請求項１０】
前記ストレージ駆動回路は、前記表示パネルに集積回路の形態で集積されることを特徴とする請求項１に記載の表示装置。
【請求項１１】
ゲート信号が印加されるゲート配線と、
前記ゲート配線と平行に延長された複数のストレージ配線と、
フレームごとに反転するストレージ電圧を前記ストレージ配線に印加する複数のステージと、
を含み、
前記複数のステージのうちの第ｋステージは（ｋは自然数）、
第ｋゲート信号に応答して、第ｋストレージ配線に第１駆動電圧を出力するカウンタチャージング部と、
第ｋ＋２ゲート信号に応答して、前記第ｋストレージ配線に第２駆動電圧を出力するブースト部と、
第ｋ＋１ゲート信号に応答して、前記第ｋストレージ配線に前記第２駆動電圧に対応するレベルのストレージ電圧を１フレーム期間出力する電圧ストレージ部と、
を含むことを特徴とするストレージ駆動回路。
【請求項１２】
前記第１駆動電圧及び第２駆動電圧は、フレームごとに反転することを特徴とする請求項１１に記載のストレージ駆動回路。
【請求項１３】
前記電圧ストレージ部は、
前記第ｋ＋１ゲート信号に応答して、第１スイッチング電圧を出力する第１スイッチング素子と、
前記第ｋ＋１ゲート信号に応答して、第２スイッチング電圧を出力する第２スイッチング素子と、
前記第１スイッチング電圧に応答して、前記第ｋストレージ配線に第１ストレージ電圧を出力する第３スイッチング素子と、
前記第２スイッチング電圧に応答して、前記第ｋストレージ配線に第２ストレージ電圧を出力する第４スイッチング素子と、
前記第１スイッチング電圧が充電され、前記第３スイッチング素子のオン／オフ状態を第１フレーム期間維持する第１キャパシタと、
前記第２スイッチング電圧が充電され、前記第４スイッチング素子のオン／オフ状態を第１フレーム期間維持さする第２キャパシタと、を含むことを特徴とする請求項１２に記載のストレージ駆動回路。
【請求項１４】
前記第１ストレージ電圧及び第２ストレージ電圧は、それぞれ一定の電圧であることを特徴とする請求項１３に記載のストレージ駆動回路。
【請求項１５】
前記第１スイッチング電圧及び第２スイッチング電圧は、フレームごとに反転することを特徴とする請求項１４に記載のストレージ駆動回路。
【請求項１６】
前記データ電圧が正極性である場合、
前記第２駆動電圧は第１レベルを有し、前記第１駆動電圧は前記第ｋ第１レベルが反転した第２レベルを有し、
前記第１ストレージ電圧は前記第１レベルを有し、前記第２ストレージ電圧は前記第２レベルを有し、
前記第１スイッチング電圧はターンオンレベルを有し、前記第２スイッチング電圧は前記ターンオンレベルが反転したターンオフレベルを有することを特徴とする請求項１５に記載のストレージ駆動回路。
【請求項１７】
前記第３及び第４スイッチング素子のチャンネル領域の幅／長さの比は、前記カウンタチャージング部及びブースト部のスイッチング素子におけるチャンネル領域の幅／長さの比の１／１０以下であることを特徴とする請求項１３に記載のストレージ駆動回路。
【請求項１８】
前記第１駆動電圧及び第２駆動電圧がそれぞれ印可される第１電圧配線及び第２電圧配線と、
前記第１ストレージ電圧及び第２ストレージ電圧がそれぞれ印加される第１ストレージ配線及び第２ストレージ配線と、
前記第１スイッチング電圧及び第２スイッチング電圧がそれぞれ印加される第１スイッチング配線及び第２スイッチング配線と、を更に含むことを特徴とする請求項１３に記載のストレージ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係わり、より詳細には消費電力を節減し、応答速度を向上させるための表示装置及びそのストレージ駆動回路に関する。
【背景技術】
【０００２】
一般的に、液晶表示パネルは画素電極が形成されたアレイ基板と、共通電極が形成された対向基板と、二枚の基板の間に介在された誘電異方性を有する液晶層とで構成される。このような液晶表示装置は、二枚の基板の間に人為的に電界を形成し、その電界の強さによって変わる液晶の光透過率を調節して所望の画像を表示するフラットパネル表示装置である。
【０００３】
このような液晶表示装置は、スリムなデザイン、低消費電力、高解像度などの長所に基づいて、ノートブックコンピュータ用、モニター用などの各種応用製品に広く用いられている。最近では、モバイル（ｍｏｂｉｌｅ）機器が注目を浴びており、これらモバイル機器に用いられる液晶表示装置は単純な情報表示のみならず、写真、動画像、放送などを十分に表示可能な性能が要求されている。
【０００４】
しかし、液晶表示装置が次第に高解像度化することに応じて、消費電力の増加が問題になっている。また、動画像を表示するための速い応答速度への要求が問題点として台頭しつつある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的な課題は、このような従来の問題点を解決するためのものであって、本発明の目的は消費電力を低減し、応答速度を向上させるための表示装置を提供することにある。
【０００６】
本発明の他の目的は、前記表示装置用ストレージ駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
前記本発明の目的を具現するための一実施形態による表示装置は、表示パネル、ゲート駆動回路、データ駆動回路、及びストレージ駆動回路を含む。表示パネルは、ゲート配線及びデータ配線によって複数の画素部が形成され、ゲート配線と平行に延長されたストレージ配線が形成される。駆動回路は、ゲート配線にゲート信号を出力し、データ駆動回路は、データ配線にデータ電圧を出力する。ストレージ駆動回路は、複数のステージで構成され、フレームごとに反転するストレージ電圧をストレージ配線に出力する。ここで、ストレージ駆動回路の第ｋ（ｋは自然数）ステージは、カウンタチャージング部、ブースト部、及び電圧ストレージ部を含む。カウンタチャージング部は、第ｋゲート信号に応答して、ｋステージ配線に第１駆動電圧を出力する。ブースト部は、第ｋ＋２ゲート信号に応答して、第ｋストレージ配線に第２駆動電圧を出力する。電圧ストレージ部は、第ｋ＋１ゲート信号に応答して、第ｋストレージ配線に第２駆動電圧に対応するレベルのストレージ電圧を１フレーム期間に出力する。
【０００８】
前記本発明の目的を実現するための一実施形態によるストレージ駆動回路は、ゲート信号が印加されるゲート配線及びデータ配線によって複数の画素部が形成され、ゲート配線と並んでストレージ配線が形成された表示パネルに集積回路の形態で集積され、複数のステージで構成され、フレームごとに反転されるストレージ電圧を前記ストレージ配線に出力する。第ｋステージは、第ｋゲート信号に応答して、第ｋストレージ配線に第１駆動電圧を出力するカウンタチャージング部と、第ｋ＋２ゲート信号に応答して、第ｋストレージ配線に第２駆動電圧を出力するブースト部と、及び第ｋ＋１ゲート信号に応答して、第ｋストレージ配線に第２駆動電圧に対応するレベルのストレージ電圧を１フレーム期間に出力する電圧ストレージ部と、を含む。
【発明の効果】
【０００９】
このような表示装置及びストレージ駆動回路によると、応答速度を改善することができ、階調電圧の範囲が拡張されて輝度を向上させることができる。また、ストレージキャパシタの電圧が安定的に維持され、水平クロストークを改善することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明をより詳細に説明する。
【００１１】
図１は、本発明の実施形態による表示装置を概略図である。図１を参照すると、本発明の実施形態による表示装置は、フレキシブル回路基板５００、表示パネル１００、駆動部４００、ゲート駆動回路３００、及びストレージ駆動回路２００を含む。
【００１２】
フレキシブル回路基板５００は、外部のグラフィック機器から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（ＭＣＬＫ）、データイネーブル信号（ＤＥ）を含む同期信号と画像データ信号とを受信して、駆動部４００に伝送する。
【００１３】
表示パネル１００は、アレイ基板１１０、対向基板１２０（例えば、カラーフィルタ基板）、及びアレイ基板１１０と対向基板１２０との間に介在された液晶層（図示せず）を含み、表示パネル１００は、表示領域（ＤＡ）と表示領域（ＤＡ）を囲む第１、第２、及び第３周辺領域（ＰＡ１、ＰＡ２、ＰＡ３）に区分される。
【００１４】
表示領域（ＤＡ）には、ゲート配線（ＧＬ１〜ＧＬｎ）及びゲート配線（ＧＬ１〜ＧＬｎ）と交差するデータ配線（ＤＬ１〜ＤＬｍ）によって複数の画素部が形成される。また、表示領域（ＤＡ）には、ゲート配線（ＧＬ１〜ＧＬｎ）と並んでストレージ配線（ＳＬ１〜ＳＬｎ）が形成され、ストレージ配線（ＳＬ１〜ＳＬｎ）は、ゲート配線（ＧＬ）に平行な水平方向に配列された画素部（以下、水平画素列）とオーバーラップする。各画素部には、スイッチング素子である薄膜トランジスタ（ＴＦＴ）と、液晶キャパシタ（ＣＬＣ）と、ストレージキャパシタ（ＣＳＴ）とが形成される。
【００１５】
具体的に、薄膜トランジスタ（ＴＦＴ）は、アレイ基板１１０に形成され、薄膜トランジスタ（ＴＦＴ）のゲート電極及びソース電極がそれぞれゲート配線（ＧＬ）及びデータ配線（ＤＬ）にそれぞれ接続される。液晶キャパシタ（ＣＬＣ）は、アレイ基板１１０に形成され、薄膜トランジスタ（ＴＦＴ）のドレイン電極に接続される画素電極と、対向基板１２０に形成され、画素電極とオーバーラップする共通電極とによって形成される。ストレージキャパシタ（ＣＳＴ）は、ストレージ配線（ＳＬ）と画素電極とのオーバーラップによって形成される。
【００１６】
駆動部４００は、駆動チップを含み、データ配線（ＤＬ１〜ＤＬｍ）の一端部に位置する第１周辺領域（ＰＡ１）に実装され、表示領域（ＤＡ）に形成された各データ配線（ＤＬ１〜ＤＬｍ）に画像データ信号（ＤＡＴＡ）に対応するデータ電圧を出力する。なお、駆動部４００は、ゲート駆動回路３００を駆動させるゲート制御信号及びゲート駆動電圧を印加し、ストレージ駆動回路２００を駆動させるストレージ駆動電圧を印加する。
【００１７】
ゲート駆動回路３００は、ゲート配線（ＧＬ１〜ＧＬｎ）の一端部に位置する第２周辺領域（ＰＡ２）に形成される。ゲート駆動回路３００は、アレイ基板１１０上に集積回路の形態で直接集積されてもよい。ゲート駆動回路３００は、駆動部４００から提供されるゲート制御信号及びゲート駆動電圧に基づいて、ゲート配線（ＧＬ１〜ＧＬｎ）にゲート信号を順次出力する。ここで、ゲート制御信号は、垂直開始信号（ＳＴＶ）、第１クロック信号（ＣＫ）及び第２クロック信号（ＣＫＢ）を含み、ゲート駆動電圧は、ゲートオン電圧（ＶＤＤ）及びゲートオフ電圧（ＶＳＳ）を含む。
【００１８】
ストレージ駆動回路２００は、ゲート配線（ＧＬ１〜ＧＬｎ）の他端部に位置する第３周辺領域（ＰＡ３）に形成される。ストレージ駆動回路２００は、アレイ基板上に集積回路の形態で直接集積されてもよい。ストレージ駆動回路２００は、駆動部４００から提供されるストレージ駆動電圧に基づいて、ストレージ配線（ＳＬ１〜ＳＬｎ）にフレームごとにレベルが反転するストレージ電圧を出力する。ストレージ配線（ＳＬ１〜ＳＬｎ）に出力されるストレージ電圧のレベルは、データ電圧の極性に対応し、各画素部においてデータ電圧の充電が完了した後に、レベルが反転する。一例として、ある画素部においてデータ電圧の極性が正極性（＋）である場合に、ストレージ電圧は、画素部のデータ充電期間には相対的に低いレベルを有し、画素部の充電が完了した後には相対的に高いレベルに反転する。
【００１９】
図２は、図１に示した駆動部の詳細なブロック図である。図１及び図２を参照すると、駆動部４００は、制御部４１０、ゲート制御部４２０、データ駆動回路４３０、電源部４４０、及びメモリ４５０を含む。
【００２０】
制御部４１０は、フレキシブル回路基板５００を通じて外部から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（ＭＣＬＫ）、データイネーブル信号（ＤＥ）を含む同期信号（ＣＯＮＴ）及びデータ信号（ＤＡＴＡ）を受信する。制御部４１０は、受信した同期信号（ＣＯＮＴ）に基づいて、データ信号（ＤＡＴＡ）をメモリ４５０に保存し、ゲート制御信号４１０ａを生成してゲート制御部４２０に提供し、データ制御信号４１０ｃを生成してデータ駆動回路４３０に提供する。ここで、ゲート制御信号４１０ａは、垂直開始信号（ＳＴＶ）、第１クロック信号（ＣＫ）及び第２クロック信号（ＣＫＢ）を含み、データ制御信号４１０ｃは、水平開始信号（ＳＴＨ）、ロード信号（ＬＯＡＤ）及び反転信号（ＰＯＬ）を含む。
【００２１】
なお、制御部４１０は、メモリ４５０に保存されたデータ信号（ＤＡＴＡ）を読み出してデータ駆動回路４３０に出力し、メインクロック信号（ＭＣＬＫ）及び反転信号（ＰＯＬ）を含む電圧制御信号４１０ｂを電源部４４０に提供する。
【００２２】
メモリ４５０は、データ信号（ＤＡＴＡ）を一時的に保存するためのメモリ素子であって、データ信号（ＤＡＴＡ）をフレーム（ｆｒａｍｅ）単位またはライン（ｌｉｎｅ）単位で保存する。このメモリ４５０は、制御部４１０の制御によってデータ信号（ＤＡＴＡ）を記憶しまたは読み出す。
【００２３】
ゲート制御部４２０は、制御部４１０から提供を受けたゲート制御信号４１０ａと電源部４４０から提供を受けたゲート駆動電圧４４０ａとをゲート駆動回路３００に提供する。
【００２４】
データ駆動回路４３０は、電源部４４０から基準ガンマ電圧４４０ｂを受信し、制御部４１０からデータ制御信号４１０ｃ、及びデータ信号４１０ｄを受信する。データ駆動回路４３０は、受信した基準ガンマ電圧４４０ｂに基づいて、データ信号４１０ｄを対応するアナログ形態のデータ電圧に転換して、データ配線（ＤＬ１〜ＤＬｍ）にそれぞれ出力する。ここで、データ駆動回路４３０は、液晶画素の劣化を防止するために、データ電圧の極性を共通電圧（Ｖｃｏｍ）に対して極性反転させる反転駆動法を用いてもよい。例えば、データ電圧の極性を水平画素列共通電圧（Ｖｃｏｍ）に対して正極性及び負極性に反転して出力し、これをフレーム単位で反転させるライン反転駆動法を用いてもよい。
【００２５】
電源部４４０は、制御部４１０からの電圧制御信号４１０ｂに基づいて、外部電源を用いて表示パネル１００を駆動するための駆動電圧を生成する。具体的に、電源部４４０は、ゲートオン電圧（ＶＤＤ）及びゲートオフ電圧（ＶＳＳ）を含むゲート駆動電圧４４０ａを生成してゲート制御部４２０に提供し、データ電圧の選択に用いられる基準ガンマ電圧４４０ｂを生成してデータを駆動回路４３０に提供する。また、電源部４４０は、共通電圧（Ｖｃｏｍ）を生成して対向基板１２０に形成された共通電極に提供し、ストレージ駆動電圧４４０ｃを生成してストレージ駆動回路２００に提供する。
【００２６】
ストレージ駆動電圧４４０ｃは、ストレージ駆動回路２００を駆動させるための電圧であり、第１駆動電圧及び第２駆動電圧と、第１ストレージ電圧及び第２ストレージ電圧と、第１スイッチング電圧及び第２スイッチング電圧とを含む。
【００２７】
以下、本発明の実施形態によるストレージ駆動回路２００について図面を参照して詳細に説明する。
【００２８】
図３は、本発明の実施形態によるストレージ駆動回路のブロック図であり、図４は、図３に示したステージの詳細な回路図である。
【００２９】
図３及び図４を参照すると、本発明の実施形態によるストレージ駆動回路２００は、ストレージ配線（ＳＬ１〜ＳＬｎ）に一対一対応する複数のステージ（ＳＲＶ）を含み、複数のステージ（ＳＲＶ）にストレージ駆動電圧４４０ｃを提供する電圧配線（ＶＬ１〜ＶＬ６）を更に含んでもよい。
【００３０】
電圧配線（ＶＬ１〜ＶＬ６）は、第１駆動電圧及び第２駆動電圧がそれぞれ印加される第１電圧配線（ＶＬ１）及び第２電圧配線（ＶＬ２）と、第１ストレージ電圧及び第２ストレージ電圧がそれぞれ印加される第３電圧配線（ＶＬ３）及び第４電圧配線（ＶＬ４）と、第１スイッチング電圧及び第２スイッチング電圧がそれぞれ印加される第５電圧配線（ＶＬ５）及び第６電圧配線（ＶＬ６）とを含む。
【００３１】
各ステージ（ＳＲＶ）の構成はほぼ同一であってもよい。以下、一例として第ｋステージ（ＳＲＶｋ、ｋはｎより小さい自然数）について説明する。
【００３２】
第ｋステージ（ＳＲＶｋ）は、第ｋゲート配線（ＧＬｋ）、第ｋ＋１ゲート配線（ＧＬｋ＋１）及び第ｋ＋２ゲート配線（ＧＬｋ＋２）からのゲート信号を受信し、電圧配線（ＶＬ１〜ＶＬ６）からのストレージ駆動電圧４４０ｃを受信し、第ｋストレージ配線（ＳＬｋ）にストレージ電圧を出力する。例えば、第ｋステージ（ＳＲＶｋ）は、第ｋゲート信号、第ｋ＋１ゲート信号、及び第ｋ＋２ゲート信号に同期して、第１及び第２駆動電圧と、第１及び第２ストレージ電圧と、第１及び第２スイッチング電圧とに対応するストレージ電圧を第ｋストレージ配線（ＳＬｋ）に出力する。
【００３３】
例えば、第ｋステージ（ＳＲＶｋ）は、図４のように、カウンタチャージング部２１０、ブースト部２２０、及び電圧ストレージ部２３０を含む。
【００３４】
カウンタチャージング部２１０は、入力端子が第１電圧配線（ＶＬ１）に接続され、制御端子が第ｋゲート配線（ＧＬｋ）に接続され、出力端子は第ｋストレージ配線（ＳＬｋ）に接続された第５スイッチング素子（Ｔ５）で構成される。カウンタチャージング部２１０は、第ｋゲート信号に応答して、第１電圧配線（ＶＬ１）から印加される第１駆動電圧を第ｋストレージ配線（ＳＬｋ）に出力する。
【００３５】
ブースト部２２０は、入力端子が第２電圧配線（ＶＬ２）に接続され、制御端子が第ｋ＋２ゲート配線（ＧＬｋ＋２）に接続され、出力端子が第５スイッチング素子（Ｔ５）の出力端子と共通して第ｋストレージ配線（ＳＬｋ）に接続された第６スイッチング素子（Ｔ６）で構成される。ブースト部２２０は、第ｋ＋２ゲート信号に応答して、第１駆動電圧と異なるレベルを有する第２駆動電圧を第ｋストレージ配線（ＳＬｋ）に出力する。
【００３６】
電圧ストレージ部２３０は、第１スイッチング素子（Ｔ１）、第２スイッチング素子（Ｔ２）、第３スイッチング素子（Ｔ３）、第４スイッチング素子（Ｔ４）、第１キャパシタ（Ｃ１）、及び第２キャパシタ（Ｃ２）を含む。第１スイッチング素子（Ｔ１）は、入力端子が第５電圧配線（ＶＬ５）と接続され、制御端子は第ｋ＋１ゲート配線（ＧＬｋ＋１）に接続される。第２スイッチング素子（Ｔ２）は、入力端子が第６電圧配線（ＶＬ６）に接続され、制御端子が第１スイッチング素子（Ｔ１）の制御端子と共通して第ｋ＋１ゲート配線（ＧＬｋ＋１）に接続される。第３スイッチング素子（Ｔ３）は、入力端子が第３電圧配線（ＶＬ３）に接続され、制御端子が第１スイッチング素子（Ｔ１）の出力端子に接続され、出力端子が第ｋストレージ配線（ＳＬｋ）に接続される。第４スイッチング素子（Ｔ４）は、入力端子が第４電圧配線（ＶＬ４）に接続され、制御端子が第２スイッチング素子（Ｔ２）の出力端子に接続され、出力端子が第３スイッチング素子（Ｔ３）の出力端子と共通して第ｋストレージ配線（ＳＬｋ）に接続される。第１キャパシタ（Ｃ１）及び第２キャパシタ（Ｃ２）は、それぞれ第３スイッチング素子（Ｔ３）及び第４スイッチング素子（Ｔ４）の制御端子と入力端子との間に形成される。
【００３７】
このような電圧ストレージ部２３０は、第ｋ＋１ゲート信号に応答して、ブースト部２２０を通じて出力される第２駆動電圧に対応するレベルのストレージ電圧（例えば、第１ストレージ電圧または第２ストレージ電圧）を第ｋストレージ配線（ＳＬｋ）に第１フレーム期間に出力する。
【００３８】
一方、データ電圧の極性が水平画素列の単位で反転されるので、これに対応するために、第３及び第４スイッチング素子（Ｔ３、Ｔ４）の入力端子は、第３及び第４電圧配線（ＶＬ３、ＶＬ４）に水平画素列単位で交互に接続され、第１及び第２スイッチング素子（Ｔ１、Ｔ２）の入力端子は、第５及び第６電圧配線（ＶＬ５、ＶＬ６）に水平画素列単位で交互に接続される。例えば、奇数番目のステージの第３及び第４スイッチング素子（Ｔ３、Ｔ４）の入力端子がそれぞれ第３及び第４電圧配線（ＶＬ３、ＶＬ４）に接続されると、偶数番目のステージの第３及び第４スイッチング素子（Ｔ３、Ｔ４）の入力端子は、奇数番目のステージとは反対に第４及び第３電圧配線（ＶＬ４、ＶＬ３）に接続される。これは第１及び第２スイッチング素子（Ｔ１、Ｔ２）の入力端子の場合も同様である。
【００３９】
図５は、図４に示したステージの動作を説明するための駆動波形図である。ここで、説明の便宜のために正極性（＋）のデータ電圧が印加される場合を説明する。
【００４０】
図４及び図５を参照すると、第１駆動電圧及び第２駆動電圧は、
フレームごとに反転する。例えば、第１駆動電圧及び第２駆動電圧は、それぞれ第１レベル（ＶＨ、例えば、ハイレベル）と第１レベル（ＶＨ）より低い第２レベル（ＶＬ、例えば、ロウレベル）の間でフレームごとに反転され、第１駆動電圧と第２駆動電圧とは互いに逆位相である。一例として、正極性（＋）のデータ電圧が印加されるフレームの場合、第１駆動電圧は第１レベル（ＶＨ）を有し、第２駆動電圧は第２レベル（ＶＬ）を有する。
【００４１】
第１ストレージ電圧及び第２ストレージ電圧は反転せず、一定のレベルを有してもよい、例えば、第１ストレージ電圧は第１レベル（ＶＨ）を維持してもよく、第２ストレージ電圧は第２レベル（ＶＬ）を維持してもよい。
【００４２】
第１スイッチング電圧及び第２スイッチング電圧はフレームごとに反転する。例えば、第１スイッチング電圧及び第２スイッチング電圧は、それぞれターンオンレベル（ＶＯＮ）及びターンオフレベル（ＶＯＦＦ）にフレームごとに反転され、第１スイッチング電圧と第２スイッチング電圧とは互いに逆位相である。一例として、正極性（＋）のデータ電圧が印加されるフレームの場合、第１スイッチング電圧はターンオンレベル（ＶＯＮ）を有し、第２スイッチング電圧はターンオフレベル（ＶＯＦＦ）を有する。ここで、ターンオンレベル（ＶＯＮ）及びターンオフレベル（ＶＯＦＦ）は、第３及び第４スイッチング素子（Ｔ３、Ｔ４）をオン／オフさせるための電圧レベルとして定義される。
【００４３】
第１駆動電圧及び第２駆動電圧と、第１スイッチング電圧及び第２スイッチング電圧とが反転される時点は、第ｋゲート配線（ＧＬｋ）に第ｋゲート信号が印加される前であるデータ電圧のブランク区間に反転されることが望ましい。
【００４４】
図５の駆動波形図を参照して第ｋステージ（ＳＲＶｋ）の動作を簡略に説明する。まず、第ｋゲート信号がハイレベルになると、第５スイッチング素子（Ｔ５）がオンし、第ｋストレージ配線（ＳＬｋ）に第２レベル（ＶＬ）の第１駆動電圧が出力される。ここで、第ｋゲート信号がハイレベルである場合、第ｋゲート配線（ＧＬｋ）に接続された薄膜トランジスタ（ＴＦＴ）がオンし、各画素電極には正極性（＋）のデータ電圧が充電される。例えば、画素電極にデータ電圧の充電が行われる期間、第ｋストレージ配線（ＳＬｋ）は第２レベル（ＶＬ）を有する。
【００４５】
続いて、第ｋ＋１ゲート信号がハイレベルになると、第１及び第２スイッチング素子（Ｔ１、Ｔ２）がともにオンし、第１スイッチング素子（Ｔ１）を通じてターンオンレベル（ＶＯＮ）の第１スイッチング電圧が第３スイッチング素子（Ｔ３）の制御端子に提供され、第２スイッチング素子を通じてターンオフレベル（ＶＯＦＦ）の第２スイッチング電圧が第４スイッチング素子（Ｔ４）の制御端子に提供される。したがって、第４スイッチング素子（Ｔ４）はオフし、第３スイッチング素子（Ｔ３）はオンするため、第１レベル（ＶＨ）の第１ストレージ電圧が第ｋストレージ配線（ＳＬｋ）に提供され、第ｋストレージ配線（ＳＬｋ）は次第に第１レベル（ＶＨ）に転換される。
【００４６】
ここで、第１キャパシタ（Ｃ１）及び第２キャパシタ（Ｃ２）には、それぞれ第３スイッチング素子（Ｔ３）及び第４スイッチング素子（Ｔ４）の制御端子に提供される第１スイッチング電圧及び第２スイッチング電圧が充電され、次のフレームまで第３及び第４スイッチング素子（Ｔ３、Ｔ４）のオン／オフ状態が維持される。例えば、第３スイッチング素子（Ｔ３）は、第１スイッチング電圧が充電された第１キャパシタ（Ｃ１）によってオン状態を維持し、１フレーム期間中第ｋストレージ配線（ＳＬｋ）に第１ストレージ電圧の出力を維持する。
【００４７】
その後、第ｋ＋２ゲート信号がハイレベルになると、第６スイッチング素子（Ｔ６）がオンし、第ｋストレージ配線（ＳＬｋ）に第１レベル（ＶＨ）の第２駆動電圧が出力される。
【００４８】
その後、第３スイッチング素子（Ｔ３）を除いた全てのスイッチング素子がオフ状態になり、第１キャパシタ（Ｃ１）によって第３スイッチング素子（Ｔ３）のみターンオン状態を維持する。したがって、第ｋストレージ配線（ＳＬｋ）への第１レベル（ＶＨ）の第１ストレージ電圧出力は維持される。このため、第ｋストレージ配線（ＳＬｋ）は、外部からの影響にかかわらず第１レベル（ＶＨ）に維持される。
【００４９】
一方、多量の電流を受けるカウンタチャージング部２１０及びブースト部２２０の動作は、第５及び第６スイッチング素子がそれぞれ制御するので、電圧ストレージ部２３０を構成するスイッチング素子（Ｔ１、Ｔ２、Ｔ３、Ｔ４）は、第５及び第６スイッチング素子（Ｔ５、Ｔ６）より１／１０以上小さく形成しても電圧ストレージ部２３０の動作に影響はない。
【００５０】
これによって、第３スイッチング素子（Ｔ３）に第１レベル（ＶＨ）の第１ストレージ電圧が提供される場合、第ｋストレージ配線（ＳＬｋ）に印可される電圧のレベルは第１レベル（ＶＨ）に徐々に転換して、第６スイッチング素子（Ｔ６）を通じて第２駆動電圧が印加された後に第１レベル（ＶＨ）に完全に転換される。なお、長時間オン動作する第３スイッチング素子（Ｔ３）の幅／長さの比を減らすことで、ストレージ駆動回路の消費電力を低減することができる。
【００５１】
次のフレームでは、データ電圧の極性が負極性（−）に反転し、第１及び第２駆動電圧のレベルと、第１及び第２スイッチング電圧のレベルとが反転するので、第ｋストレージ配線（ＳＬｋ）の電位は図面とは逆電位を有する。即ち、第ｋストレージ配線の電位は、第ｋゲート信号に同期して第１レベル（ＶＨ）になり、その後、第ｋ＋１ゲート信号に同期して第２レベル（ＶＬ）に徐々に転換し、更にその後、第ｋ＋２ゲート信号に同期して第２レベル（ＶＬ）に完全に転換する。第４スイッチング素子を通じて提供される第２ストレージ電圧が第ｋストレージ配線（ＳＬｋ）のレベルを維持する。
【００５２】
このように、正極性（＋）のデータ電圧が印加される場合、データ電圧が充電される期間は、ストレージ配線（ＳＬ）に相対的に低いレベルのストレージ電圧が出力され、データ電圧の充電が完了した後に相対的に高いレベルのストレージ電圧が出力される。これにより、画素電極のレベルをブーストさせることで、応答速度を向上させることができる。なお、画素電極のブーストによって画素電極と共通電極との電位差が増加し、階調電圧の範囲が拡大するため輝度を改善することができる。
【００５３】
以上説明したように、本発明によると、ストレージ配線の電圧レベルをデータ電圧が充電された後に反転させることで、画素電極の電圧レベルがブーストされて応答速度を改善することができ、階調電圧の範囲が拡大して輝度を改善することができる。また、ストレージ配線は、反転後にもフローティングされず電圧レベルを一定に維持するため、液晶キャパシタンスの変化などによって電圧レベルが変動して発生する水平クロストークを改善することができる。
【００５４】
以上、本発明の実施形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態による表示装置の概略図である。
【図２】図１に示した駆動部の詳細なブロック図である。
【図３】本発明の実施形態によるストレージ駆動回路のブロック図である。
【図４】図３に示したステージの詳細な回路図である。
【図５】図４に示したステージの動作を説明するための駆動波形図である。
【符号の説明】
【００５６】
１００    表示パネル
２００    ストレージ駆動回路
２１０    カウンタチャージング部
２２０    ブースト部
２３０    電圧ストレージ部
３００    ゲート駆動回路
４００    駆動部
５００    フレキシブル回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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