(57)【要約】【課題】商用電源としての交流電圧源に接続される同期整流装置において、主スイッチング素子のチップサイズを大きくすることなく、装置全体の損失の低減を図る。【解決手段】主スイッチング素子としてのユニポーラ素子のＭＯＳＦＥＴ（11）をワイドバンドギャップ半導体によって構成する。また、ＭＯＳＦＥＴ（11）内部の寄生ダイオード（15）を還流ダイオードとして用いる。ワイドバンドギャップ半導体からなる素子は、Ｓｉ半導体からなる素子よりもオン抵抗が小さい。上記ＭＯＳＦＥＴ（11）のスイッチング速度をＳｉ半導体からなる主スイッチング素子のスイッチング速度の２倍以上とする。デッドタイムが比較的長い場合でも効率改善できるように、上記ＭＯＳＦＥＴ（11）内の寄生ダイオードのスイッチング速度もＳｉ半導体からなるＭＯＳＦＥＴ内の寄生ダイオードのスイッチング速度の２倍以上とする。【選択図】図４
2008061403.tif 000002
【特許請求の範囲】
【請求項１】
商用電源としての交流電圧源（13,31）に接続され、主スイッチング素子（11）によって同期整流を行うように構成された同期整流装置であって、
上記主スイッチング素子（11）は、ワイドギャップ半導体を用いたユニポーラ素子によって構成され、
上記ユニポーラ素子内の寄生ダイオード（15）を還流ダイオードとして用いることを特徴とする同期整流装置。
【請求項２】
請求項１において、
上記ワイドギャップ半導体からなるユニポーラ素子のオン抵抗は、Ｓｉ半導体からなるユニポーラ素子のオン抵抗よりも小さいことを特徴とする同期整流装置。
【請求項３】
請求項１において、
上記ワイドギャップ半導体からなるユニポーラ素子のスイッチング速度は、Ｓｉ半導体からなるユニポーラ素子のスイッチング速度の２倍以上であることを特徴とする同期整流装置。
【請求項４】
請求項１または３において、
上記寄生ダイオード（15）のスイッチング速度は、Ｓｉ半導体からなるユニポーラ素子内の寄生ダイオードのスイッチング速度の２倍以上であることを特徴とする同期整流装置。
【請求項５】
請求項１から４のいずれか一つにおいて、
上記主スイッチング素子（11）を用いたハーフブリッジ型の主回路（10）を備えていることを特徴とする同期整流装置。
【請求項６】
請求項１から４のいずれか一つにおいて、
上記主スイッチング素子（11）を用いたフルブリッジ型の主回路（40）を備えていることを特徴とする同期整流装置。
【請求項７】
請求項１から４のいずれか一つにおいて、
上記主スイッチング素子（11）を用いた多相出力型の主回路（30）を備えていることを特徴とする同期整流装置。
【請求項８】
請求項１から７のいずれか一つにおいて、
コンバータ装置または回生モードを有するインバータ装置であることを特徴とする同期整流装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、商用電圧クラスの電力変換装置に同期整流方式が適用された同期整流装置に関する。
【背景技術】
【０００２】
従来より、低電圧、大電流のスイッチング電源等に用いられる電力変換装置の整流装置として、還流ダイオードのオン電圧よりも低い電圧で主スイッチング素子を動作させて整流することにより電力変換効率の向上を図るようにした同期整流装置が知られている。このようなものとして、例えば特許文献１に開示されるように、スイッチング電源の二次側に設けられた整流回路などがある。
【０００３】
詳しくは、上記特許文献１に開示された同期整流装置は、双方向に導通可能なＭＯＳＦＥＴなどのユニポーラ素子の特性を活かして、還流ダイオードの通電するタイミングで上記ＭＯＳＦＥＴを導通させることで、損失を低減するようにしている。
【０００４】
ここで、上記ＭＯＳＦＥＴは、非特許文献１の図６に開示されるように、耐圧に比例してオン抵抗が大きくなるため、通常、オン抵抗の小さい低電圧の同期整流装置で用いられている。
【０００５】
また、上記ＭＯＳＦＥＴなどのユニポーラ型トランジスタには、逆並列に寄生ダイオードが内蔵されるが、この寄生ダイオードを特許文献２に示すように高速化することで、拡散電位を上昇させ、オン抵抗の大きいＭＯＳＦＥＴにおいても同期整流を行えるようにしたものも知られている。
【特許文献１】特公平１−２５３１４号公報
【特許文献２】特開２００１−１４５３６９号公報
【非特許文献１】菅原良孝，「ＳｉＣパワーデバイスの開発状況」，電気学会誌，１９９８年５月，第１１８巻，第５号，ｐ．２８２−２８５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記ＭＯＳＦＥＴを用いて商用電圧領域で同期整流を行うためには、耐圧の高いＭＯＳＦＥＴを用いる必要があるが、耐圧の高いＭＯＳＦＥＴは入出力容量が大きく、低電圧対応の素子に比べてスイッチング速度が遅くなるため、スイッチング損失が大きくなり、全体の損失に大きく影響する。
【０００７】
これに対して、ゲート駆動を高速化してスイッチング速度を速くすることで、スイッチング損失を低減することが考えられるが、寄生トランジスタの誤動作を招くために、スイッチング速度には上限があり、スイッチング速度の向上によってスイッチング損失の低減を図るのは難しい。
【０００８】
また、上述のとおり、上記ＭＯＳＦＥＴのオン抵抗は、耐圧に比例するため、商用電圧領域ではオン抵抗が大きくなって、定常オン損失が大きくなってしまう。これに対して、オン抵抗を下げるために、チップの面積を拡大することが考えられるが、このようにチップ面積を増大させると、装置全体の大型化や材料の増加によるコストアップなどを招くことになり、好ましくない。
【０００９】
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、商用電源としての交流電圧源に接続される同期整流装置において、主スイッチング素子のチップサイズを大きくすることなく、装置全体の損失の低減を図ることにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る同期整流装置では、主スイッチング素子（11）をワイドギャップ半導体を用いたユニポーラ素子によって構成するとともに、該ユニポーラ素子内の寄生ダイオード（15）を還流ダイオードとして用いるようにした。
【００１１】
具体的には、第１の発明では、商用電源としての交流電圧源（13,31）に接続され、主スイッチング素子（11）によって同期整流を行うように構成された同期整流装置を対象とする。そして、上記主スイッチング素子（11）は、ワイドギャップ半導体を用いたユニポーラ素子によって構成され、上記ユニポーラ素子内の寄生ダイオード（15）を還流ダイオードとして用いるものとする。
【００１２】
この構成により、主スイッチング素子として機能するＭＯＳＦＥＴなどのユニポーラ素子は、低抵抗で高速動作及び高温動作が可能なワイドギャップ半導体によって構成されるため、スイッチング速度を従来のＳｉからなる素子に比べて速くすることができ、スイッチング損失を低減することができる。これにより、装置全体の損失も低減できる。
【００１３】
しかも、還流ダイオードは、上記ユニポーラ素子内の寄生ダイオード（15）を用いるため、従来のＳｉを用いた素子に比べてダイオードの拡散電位が大きくなって、同期整流範囲が拡大する。したがって、ＭＯＳＦＥＴのオン抵抗を小さくするためにチップサイズを大きくする必要がなくなるため、Ｓｉからなる従来の素子に比べてチップサイズを小さくすることができる。
【００１４】
上述の構成において、上記ワイドギャップ半導体からなるユニポーラ素子のオン抵抗は、Ｓｉからなるユニポーラ素子のオン抵抗よりも小さいものとする（第２の発明）。このように、ワイドギャップ半導体からなるユニポーラ素子のオン抵抗は、Ｓｉからなる従来のユニポーラ素子のオン抵抗よりも小さいため、同じチップサイズであれば定常オン損失を低減することができる。一方、同じオン抵抗にするのであれば、従来のものよりもチップを小型化することができ、これにより、装置全体の小型化を図れる。
【００１５】
また、上記ワイドギャップ半導体からなるユニポーラ素子のスイッチング速度は、Ｓｉ半導体からなるユニポーラ素子のスイッチング速度の２倍以上であるものとする（第３の発明）。
【００１６】
このように、ワイドギャップ半導体からなるユニポーラ素子のスイッチング速度を、Ｓｉ半導体からなる従来のユニポーラ素子のスイッチング速度の２倍以上にすることで、同期整流動作に伴うスイッチング損失の発生を半分以下に減少させることができるため、装置全体として損失を大幅に低減することができる。ここで、上記ワイドギャップ半導体からなるユニポーラ素子は、Ｓｉからなるユニポーラ素子に比べて約１０倍以上の高速動作が可能であるが、例えば上述のようにスイッチング速度を２倍程度にすれば、スイッチング損失を半減できるとともに、高速動作に伴うノイズ、過渡電圧抑制のための周辺回路の肥大化を回避することが可能となり、損失低減と装置全体の小型化との両立を図れるようになる。
【００１７】
また、上記寄生ダイオード（15）のスイッチング速度は、Ｓｉ半導体からなるユニポーラ素子内の寄生ダイオードのスイッチング速度の２倍以上であるのが好ましい（第４の発明）。
【００１８】
一般的に、整流回路では、上下アームの主スイッチング素子が同時にオフ状態となるデッドタイムがあるが、このデッドタイムが比較的長いと、還流ダイオードとしての寄生ダイオードがオン状態になった後、上記主スイッチング素子がオンになって電流が流れるため、スイッチング損失は該寄生ダイオード側で主に発生することになる。
【００１９】
そのため、上述のように、上記寄生ダイオード（15）のスイッチング速度をＳｉ半導体からなる従来の寄生ダイオードのスイッチング速度の２倍以上にすることで、該寄生ダイオードのスイッチング損失の発生を半分以下に減少させることができ、装置全体として損失を低減することができる。
【００２０】
また、例えば上記スイッチング速度を２倍程度にすることで、上記第３の発明におけるユニポーラ素子の場合と同様、スイッチング損失を半減できるとともに、高速動作に伴うノイズ、過渡電圧抑制のための周辺回路の肥大化を回避することが可能となり、損失低減と装置全体の小型化との両立を図れるようになる。
【００２１】
また、本発明に係る同期整流装置は、上記主スイッチング素子（11）を用いたハーフブリッジ型の主回路（10）を備えたものであってもよい（第５の発明）し、上記主スイッチング素子（11）を用いたフルブリッジ型の主回路（40）を備えたものであってもよい（第６の発明）。さらに、上記同期整流装置は、上記主スイッチング素子（11）を用いた多相出力型の主回路（30）を備えたものであってもよい（第７の発明）。
【００２２】
このような主回路に上述のような主スイッチング素子（11）を用いることで、これらの回路を用いた場合でも上述の各発明のような作用が得られる。
【００２３】
さらに、本発明に係る同期整流装置は、コンバータ装置または回生モードを備えたインバータ装置であるのが好ましい（第８の発明）。このように、同期整流が可能な装置において、上述のような構成を有する主スイッチング素子（11）を用いることで、上記各発明の作用を確実に得ることができる。
【発明の効果】
【００２４】
本発明に係る同期整流装置によれば、主スイッチング素子（11）をワイドギャップ半導体からなるユニポーラ素子によって構成したため、スイッチング速度を向上することができ、スイッチング損失を低減できる。また、上記ユニポーラ素子内の寄生ダイオード（15）を還流ダイオードとして用いたため、寄生ダイオードの拡散電位が大きくなり、チップ面積を大きくすることなく同期整流の範囲を拡大することができる。したがって、チップの小型化と装置全体の低損失化との両立を図れる。
【００２５】
また、第２の発明によれば、オン抵抗がＳｉ半導体からなるユニポーラ素子のオン抵抗よりも小さいため、同じチップサイズであれば定常オン損失を低減できる一方、同じオン抵抗であれば、従来のＳｉ半導体からなるユニポーラ素子を用いたものよりもチップのサイズを小さくすることができ、装置全体の小型化を図れる。
【００２６】
また、第３の発明によれば、上記ユニポーラ素子のスイッチング速度がＳｉ半導体からなるユニポーラ素子のスイッチング速度の２倍以上であるため、同期整流動作に伴うスイッチング損失の発生を半分以下に減少させることができる。
【００２７】
また、第４の発明によれば、上記寄生ダイオードのスイッチング速度がＳｉ半導体からなるユニポーラ素子内の寄生ダイオードのスイッチング速度の２倍以上であるため、複数の主スイッチング素子が同時にオフ状態になるデッドタイムが比較的長い場合でも、スイッチング損失の発生を半分以下に減少させることができる。
【００２８】
また、第５から第７の発明によれば、主回路（10,40,30）がハーフブリッジ型やフルブリッジ型、多相出力型において上述のような主スイッチング素子を備えることで、上記各発明の効果が得られる。
【００２９】
さらに、第８の発明によれば、コンバータ装置若しくは回生モードを備えたインバータ装置の主スイッチング素子を上述のような構成にすることで、上記各発明の効果をより確実に得ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る実施形態を図面に基づいて詳細に説明する。尚、以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものではない。
【００３１】
−単相交流電圧の同期整流回路−
図１は、本発明の実施形態に係る同期整流装置の主回路（10）の一例を示す回路図である。この図１に示す回路（10）は、２つの整流手段によって構成されたハーフブリッジ回路であり、整流手段としてユニポーラ素子からなるＭＯＳＦＥＴ（11,11）が用いられている。すなわち、この回路は、ＭＯＳＦＥＴ（11,11）が主スイッチング素子として機能し同期整流を行う同期整流回路を構成している。
【００３２】
また、上記回路（10）には、２つの平滑コンデンサ（12,12）が直列に設けられていて、両者間に商用電源としての交流電圧源（13）の一端が接続されている。これにより、上記回路（10）は、いわゆる倍電圧整流回路を構成している。なお、上記回路（10）にはインダクタ（14）も設けられている。
【００３３】
さらに、上記回路（10）には、上記各ＭＯＳＦＥＴ（11,11）と逆並列にダイオード（15,15）が設けられている。このダイオード（15,15）は、整流手段としての上記ＭＯＳＦＥＴ（11,11）が両方ともＯＦＦの状態になった場合などに電流を還流させる経路を確保する還流ダイオードである。
【００３４】
上記ＭＯＳＦＥＴ（11,11）は、後述するとおり、低抵抗で高速動作及び高温動作が可能なＳｉＣなどのワイドバンドギャップ半導体材料からなる。これにより、ＭＯＳＦＥＴ（11,11）で発生するスイッチング損失や定常オン損失などを大幅に低減することができるとともに、主スイッチング素子のチップの小型化も図れる。
【００３５】
上記ダイオード（15,15）は、図３に示すように、ＭＯＳＦＥＴ（11,11）の構造上形成される寄生要素である。この図３において、符号21はゲート電極、22はゲート酸化膜、23はソースアルミをそれぞれ示している。
【００３６】
そして、上述の構成において、図１の一点鎖線の方向に電流が流れるように電圧がかかった場合には、その経路上にあるＭＯＳＦＥＴ（11）、すなわち図中の上側のＭＯＳＦＥＴ（11）にゲート信号を与えて該ＭＯＳＦＥＴ（11）に通電させる一方、図１の破線の方向に電流が流れるように電圧がかかった場合には、図中の下側のＭＯＳＦＥＴ（11）にゲート信号を与えて該ＭＯＳＦＥＴ（11）に通電させる。
【００３７】
上述のように、整流手段として通常のダイオードの代わりにＭＯＳＦＥＴ（11,11）を設け、該ＭＯＳＦＥＴ（11,11）に交流電圧の半波毎にゲート信号を与えると、図２に示すＩＶ特性のように、ダイオード（15,15）は拡散電位に到達するまで高抵抗であるため、電流はＭＯＳＦＥＴ（11,11）側に流れ、ダイオード（15,15）に比べて低い電圧降下になり、損失を大幅に低減することができる。
【００３８】
−三相交流電圧の整流回路における損失評価−
まず、商用電源の三相交流電圧を直流電圧に変換する場合の回路構成等について説明する。
【００３９】
図４に示すように、三相交流電圧を同期整流するための同期整流回路（30）は、上記図１における一組のＭＯＳＦＥＴ(11,11）及び寄生ダイオード（15,15）を直流部に三相分並列に接続したものである。上記回路（30）は、直流部の仮想中性点を零（図中の０）として、三相交流中性点をニュートラル（図中のＮ）とすれば、動作は上記図１の単相の場合と同様になるため、詳しい動作については説明を省略する。上記図４において、符号31は、商用電源または電動機を示す。
【００４０】
なお、この実施形態では、上記回路（30）において、ＰＷＭ変調を行うことで三相交流電圧から直流電圧への電力変換を行うように構成されている。また、ＰＷＭ変調方式としては、図５に示す電圧ベクトルを用いた空間ベクトル変調方式を用いる。
【００４１】
次に、上記図４の整流回路に各種素子（ＩＧＢＴやＭＯＳＦＥＴなど）を適用した場合の損失計算を行って、各素子の損失を評価する。
【００４２】
まず、上記ＭＯＳＦＥＴ（11,11,…）の代わりに主スイッチング素子としてＩＧＢＴを適用し、該ＩＧＢＴに逆並列なダイオードとしてファーストリカバリーダイオード（以下、ＦＲＤという）を用いた場合の損失について求める。このＩＧＢＴ、ＦＲＤを用いた整流回路は、一般的なものであり、上記図４において、ＭＯＳＦＥＴ（11）の代わりにＩＧＢＴが、寄生ダイオード（15）の代わりにＦＲＤが配置されるだけなので、回路の構成についての図示及び説明は省略する。なお、上記ＩＧＢＴ、ＦＲＤは、いずれもＳｉ半導体によって構成されている。
【００４３】
上述のＩＧＢＴ、ＦＲＤを用いた回路での整流動作について、上記図４も用いて以下で簡単に説明する。
【００４４】
具体的には、上記回路における主スイッチング素子のスイッチングパターンは、上記図５に示す電圧ベクトルに対応していて、各電圧ベクトルの出力時間は図中の基本式に基づいている。ここで、図５の基本式におけるＴ０はキャリヤ周期、ｔ０、ｔ４、ｔ６は各モードで選択される電圧ベクトルの出力時間、ｋｓは電圧制御率を示す。
【００４５】
そして、選択順序は、例えばモード１（図５の左図における１の領域に相当）においては、Ｖ０→Ｖ４→Ｖ６→Ｖ７→Ｖ６→Ｖ４→Ｖ０であり、他のモードについても左図の領域を形成する２つのベクトルに対応していて、図５の右表で読み替えることによって電圧ベクトルの出力時間が求められる。
【００４６】
上記各モードのうち上記モード１の例を用いて上記回路における整流動作について説明する。このモード１で選択されるベクトルは、上述のとおり、Ｖ０、Ｖ４、Ｖ６、Ｖ７であり、このうち、Ｖ４、Ｖ６が主要ベクトルで、Ｖ０、Ｖ７が零ベクトルである。上記図５の左図に示すように、主要ベクトルであるＶ４及びＶ６は三相Ｒ、Ｓ、Ｔに対してそれぞれ、（１００）、（１１０）というベクトルであり、Ｖ７は（１１１）というベクトルであるため、これらの出力期間ではＲ相（図４参照）のＦＲＤに電流が流れ、Ｖ０の期間のみＸ相（図４参照）のＩＧＢＴに電流が流れる。
【００４７】
このような整流動作における各素子の損失を計算した結果を図６に示す。なお、計算条件として、各素子は、６００Ｖ、２０Ａクラスの代表的な特性を有するものを選択しており、各素子の静特性（ＩＶ特性）は図１０に示すとおりである。また、負荷や駆動条件は、入力２００Ｖ、１．５ｋＷ、電流の波高値は６．１Ａ、スイッチング周波数１０ｋＨｚ、電圧制御率０．８（直流電圧３５０Ｖ）である。
【００４８】
なお、ここでは損失試算の簡単化のために、デッドタイムは零と仮定しており、上下の主スイッチング素子は同時に切り替わり、また、上下いずれかの同一アーム内では主スイッチング素子とダイオードとの間の電流の切り替わりはないものとしている。ここで、上記デッドタイムとは、例えば上記図１において主スイッチング素子としてのＭＯＳＦＥＴ（11,11）が同時にオフ状態になっている期間を意味する。そして、このようなデッドタイムでは、該ＭＯＳＦＥＴ（11,11）にそれぞれ逆並列に設けられたダイオード（15,15）に電流が流れることになる。
【００４９】
このように、電圧制御率を０．８として計算しているため、図５に示す基本式からキャリア周期に零ベクトルが出力される割合は０．２以下であり、定常オン損失は主要ベクトルＶ４、Ｖ６及び零ベクトルＶ７の出力期間に通電するＲ相が支配的であり、Ｘ相のオン損失は比較的小さくなる。
【００５０】
一方、スイッチング損失については、上述のようにダイオードとしてＦＲＤを用いているため、ダイオードのスイッチング損失は極めて小さく、零ベクトルＶ０の出力期間に発生するＩＧＢＴのスイッチング損失が支配的になる。
【００５１】
上述のモード１以外の各モードについても同様に、図５の左図における右半分の領域、すなわち主にＲ相が通電する領域では、Ｒ相のＦＲＤの定常オン損失やＸ相のＩＧＢＴのスイッチング損失が大きくなる。一方、上記図５の左図における左半分の領域、すなわち主にＸ相が通電する領域では、Ｘ相のＦＲＤの定常オン損失やＲ相のＩＧＢＴのスイッチング損失が大きくなる。
【００５２】
以上の結果に基づいて、平均損失分布を求めたものを図１１に示す。この図１１から分かるように、ＩＧＢＴ及びＦＲＤを用いた回路では、定常オン損失が７割、スイッチング損失が３割程度である。
【００５３】
次に、主スイッチング素子をＭＯＳＦＥＴにした場合（上記図４に示す回路の場合）の計算結果を図７に示す。なお、計算条件は上述のＩＧＢＴの場合と同様であり、このＭＯＳＦＥＴもＳｉ半導体によって構成されている。
【００５４】
ＭＯＳＦＥＴを用いた場合、上記図１０のＩＶ特性に示すように、寄生ダイオードの動作は拡散電位で完全にはブロックされないため、該寄生ダイオードによる整流動作とＭＯＳＦＥＴによる同期整流との両方の動作が行われる。すなわち、上記ＭＯＳＦＥＴと寄生ダイオードとによって電流を分流するため、定常オン損失は両者で発生する。そのため、上記図７及び図１１に示すように、同期整流の効果によって定常オン損失は上述のＩＧＢＴの場合の半分程度になる。
【００５５】
これに対し、上記図７に示すように、上記ＭＯＳＦＥＴの通電によって発生するスイッチング損失以外に、寄生ダイオードにもスイッチング損失が発生するうえ、同期整流によって上記ＭＯＳＦＥＴのスイッチング損失はＩＧＢＴの倍になるため、上記図１１に示すように、全体としてスイッチング損失は倍増し、結果として総損失の低減効果は１割程度しかない。
【００５６】
なお、ＩＧＢＴの場合にはダイオードにスイッチング損失はほとんど発生していない（図６参照）が、上記図７に示すように寄生ダイオードには比較的大きなスイッチング損失が発生しており、同様に、ＭＯＳＦＥＴにも同期整流によるスイッチング損失が発生している。これは、図１２に示すように、ＩＧＢＴの場合のダイオードのスイッチング損失に比べて、寄生ダイオード、ＭＯＳＦＥＴのスイッチング損失が大きいからである。
【００５７】
次に、上記ＭＯＳＦＥＴを用いた場合において、上記特許文献２に示されるように寄生ダイオードを高速化して、上述のＩＧＢＴの場合のＦＲＤと同等の静特性が得られるとした場合の計算結果を図８に示す。なお、この場合の計算条件も上述のＩＧＢＴの場合と同様であり、このＭＯＳＦＥＴもＳｉ半導体によって構成されている。
【００５８】
このように寄生ダイオードを高速化して、ＩＧＢＴのＦＲＤと同等の特性にすることで、上記図１０に示すＩＶ特性において、寄生ダイオードの拡散電位はＦＲＤと同程度になり、該寄生ダイオードの動作はより広い範囲でブロックされることになる。そうすると、ＭＯＳＦＥＴのみが通電する同期整流範囲を広げることができ、本実施形態における計算条件下で確実に同期整流動作を行うことができる。
【００５９】
このことは、上記図６においてＩＧＢＴのＦＲＤで発生していた定常オン損失が、上記図８ではＭＯＳＦＥＴのみで発生しており、同期整流が行われていることが分かる。
【００６０】
一方、スイッチング損失は、動作しているＭＯＳＦＥＴのみで発生するため、上述の通常のＭＯＳＦＥＴと同様、ＩＧＢＴに比べて倍増することになる。したがって、上記図１１に示すように、平均損失で比較すると、総損失はＩＧＢＴと同程度になる。
【００６１】
これに対し、本発明では、上述のように、低抵抗で、高速動作及び高温動作が可能なＳｉＣやＧａＮなどのワイドバンドギャップ半導体材料によって主スイッチング素子を構成するようにした。これにより、スイッチング速度を向上することができ、スイッチング損失の低減を図れる。また、従来のＳｉを用いた場合に比べてオン抵抗を小さくすることができるので、従来と同程度のチップサイズであれば定常オン損失を低減でき、従来と同程度のオン抵抗にすれば、チップの小型化が図れる。
【００６２】
また、通常、電力変換装置には、主スイッチング素子がオフのときに電流を還流させるための還流ダイオードが設けられているが、ＭＯＳＦＥＴ内部の寄生ダイオードを上記還流ダイオードとして利用することで、別に還流ダイオードを設ける必要がなくなるとともに、上記寄生ダイオードがワイドバンドギャップ半導体材料によって構成されるため、図１３に示すようにＳｉの３倍程度の拡散電位になり、同期整流範囲を拡大することができる。
【００６３】
このように、ワイドバンドギャップ半導体材料によってＭＯＳＦＥＴを構成し、その内部の寄生ダイオードを還流ダイオードとして利用した場合の計算結果を図９に示す。なお、計算条件は上述のＩＧＢＴの場合とほぼ同じであるが、スイッチング速度を倍にしているとともに、定常オン損失は上記図８の場合と変わらないものとしている（小さいチップサイズを想定している）。
【００６４】
この計算結果に示すとおり、スイッチング速度が倍になるため、スイッチング損失は半分になり、上記図８に示すように、平均損失で比較すると、上記高速化された寄生ダイオードを有するＭＯＳＦＥＴに比べ、総損失で７割程度まで低減されることになる。したがって、本発明の構成にすることで、従来の整流回路で用いられる素子に比べて総損失を大幅に低減することができる。
【００６５】
なお、上述の計算では、スイッチング速度を倍にすることで、同期整流によるスイッチング損失の増加分をキャンセルするようにしているが、この限りではなく、スイッチング速度を２倍以上にしてもよい。
【００６６】
また、上述のとおり、損失試算の簡単化のためにデッドタイムを零と仮定しているが、実際の整流回路では複数の主スイッチング素子が同時にオフの状態になる場合があり、該デッドタイムは必ず存在する。そのため、このデッドタイムが比較的長い場合には、還流ダイオードとしての寄生ダイオードがオン状態になった後に主スイッチング素子がオンになって電流が流れることになり、上述のようなスイッチング損失は主に寄生ダイオード側に発生する。この場合には、上述のような主スイッチング素子ではなくて、寄生ダイオード側のスイッチング損失を２倍以上にすることで、上述の計算結果と同等の作用効果を得ることができる。
【００６７】
−実施形態の効果−
上記実施形態では、主スイッチング素子としてのＭＯＳＦＥＴ（11）をワイドバンドギャップ半導体によって構成し、その内部に形成される寄生ダイオード（15）を還流ダイオードとして利用するようにしたため、スイッチング速度を従来のＳｉを用いた主スイッチング素子に比べて速くすることができ、スイッチング損失の低減を図れる。
【００６８】
特に、上記主スイッチング素子のスイッチング速度を、従来のＳｉを用いた素子の２倍程度にすれば、上述のようなスイッチング速度向上によるスイッチング損失の半減だけでなく、高速動作に伴うノイズ、過渡電圧抑制のための周辺回路の肥大化を回避することが可能となり、装置全体の小型化も図ることができる。
【００６９】
また、複数の主スイッチング素子が同時にオフ状態になっているデッドタイムが比較的長い場合には上記寄生ダイオード（15）側でスイッチング損失が発生するため、該寄生ダイオード（15）側のスイッチング速度を、従来のＳｉを用いたＭＯＳＦＥＴ内の寄生ダイオードの２倍程度にすることで、上記主スイッチング素子の場合と同様、スイッチング損失の半減や装置の小型化を図ることができる。
【００７０】
さらに、寄生ダイオードを還流ダイオードとして利用することで、Ｓｉの３倍程度の拡散電位を利用して同期整流範囲を容易に拡大することができるとともに、ワイドバンドギャップ半導体によってオン抵抗を下げることができるので、従来のＳｉを用いた素子と同程度のチップサイズであれば定常オン損失を低減することができ、同程度のオン抵抗にすれば、チップサイズを小さくすることができる。
【００７１】
《その他の実施形態》
本発明は、上記実施形態について、以下のような構成としてもよい。
【００７２】
上記実施形態では、上述のような構成のＭＯＳＦＥＴ（11）及び寄生ダイオード（15）によってハーフブリッジ型の主回路（10）を構成するようにしているが、この限りではなく、図１４に示すように、フルブリッジ型の主回路（40）を構成するようにしてもよい。
【００７３】
また、上記実施形態では、ワイドバンドギャップ半導体の例としてＳｉＣ、ＧａＮなどを挙げているが、この限りではなく、３．０ｅＶ以上のバンドギャップの値の材料であればどのような半導体材料であってもよい。
【産業上の利用可能性】
【００７４】
以上説明したように、本発明における同期整流装置は、コンバータ装置や回生モードを備えたインバータ装置に特に有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係る同期整流回路の概略構成を示す回路図である。
【図２】ＭＯＳＦＥＴ、寄生ダイオードのＩＶ特性を示す説明図である。
【図３】ＭＯＳＦＥＴの概略構成を示す図である。
【図４】三相交流電圧の整流回路の一例を示す回路図である。
【図５】空間ベクトル変調方式の説明図である。
【図６】ＩＧＢＴの場合の入力波形、Ｒ相及びＸ相における定常オン損失及びスイッチング損失、出力波形の計算結果を示す図である。
【図７】ＭＯＳＦＥＴの場合の図６相当図である。
【図８】ＭＯＳＦＥＴの寄生ダイオードを高速化した場合の図６相当図である。
【図９】本発明の実施形態に係る図６相当図である。
【図１０】各種素子のＩＶ特性を示すグラフである。
【図１１】各種素子の平均損失を比較した図である。
【図１２】ＭＯＳＦＥＴ、ＩＧＢＴにおける電流とスイッチング損失との関係を示すグラフである。
【図１３】ＳｉＣによって構成されるＭＯＳＦＥＴ、寄生ダイオードのＩＶ特性を示すグラフである。
【図１４】その他の実施形態に係るフルブリッジ型の主回路の一例を示す回路図である。
【符号の説明】
【００７６】
10,30,40  主回路
11        ＭＯＳＦＥＴ（主スイッチング素子）
12        コンデンサ
13        交流電圧源
14        インダクタ
15        寄生ダイオード
31        商用電源（交流電圧源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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