(57)【要約】【課題】電力用半導体装置の電力損失の低減化を図る。【解決手段】ＩＧＢＴ５１は、低濃度Ｎ型シリコン基板１と、シリコン基板１の第１主面１Ｓ１から所定の深さの領域内に形成された約１０18／ｃｍ3の不純物濃度のＮ型シリコン層２と、第１主面１Ｓ１上に形成されたＳｉＧｅより成る高濃度Ｐ型コレクタ領域２０と、コレクタ領域２０のＮ型シリコン層２とは反対側の表面上に形成されたコレクタ電極６Ｃとを備え、シリコン基板１の第２主面１Ｓ２からそれぞれ所定の深さの領域内に形成された低濃度Ｐ型ベース領域７，エミッタ領域８及び高濃度Ｐ型シリコン領域９と、第２主面１Ｓ２からＰベース領域７を越えてＮベース領域１Ａの内部に至るトレンチ３０と、トレンチ３０の内部に充填されたゲート電極１０と、ゲート電極１０に接続された金属電極６Ｇとを備える。コレクタ接合はヘテロ接合（Ｐ+−ＳｉＧｅ／Ｎ-−Ｓｉ）より成る。【選択図】図１
2008053752.tif 000002
【特許請求の範囲】
【請求項１】
半導体と、
前記半導体の第１主面側に設けられた第１電極と、
前記第１主面の反対側の第２主面側に設けられた第２電極とを備え、
前記第１電極と前記第２電極との間に主電流経路を有する電力用半導体装置であって、
前記半導体は、
前記第１電極に接して、前記主電流経路の第１部分を成すと共に、少なくとも前記第１電極に接した部分は第１導電型の層を有する第１半導体層と、
前記第１半導体層に接して、前記主電流経路の第２部分を成す第２導電型の第２半導体層と、
前記第２半導体層と前記第２電極とに挟まれた第３半導体層とを備え、
前記第１半導体層を成す半導体材料の第１バンドギャップと前記第２半導体層を成す半導体材料の第２バンドギャップとは異なっており、
前記第１バンドギャップは前記第２バンドギャップよりも大きく、
前記第１半導体層は前記第２半導体層よりも有効状態密度が大きい半導体材料からなることを特徴とする、
電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体装置（パワーデバイス）に関するものであり、特に、電力用半導体装置の低消費電力化の技術に関する。
【背景技術】
【０００２】
一般に、パワーデバイスは大きな電源電圧及び定格電流を取り扱うので、動作時に大きな発熱を生じる。かかる発熱が大きい時には当該半導体素子（以下、単に「素子」とも呼ぶ）ないしはチップやそのパッケージにクラックが生じる場合があるため、パワーデバイスでの電力損失を抑制することによって発熱量自体を小さくしたり、パッケージあるいはシステム（モジュール）全体として素子の発熱量に対応しうる（又はそれ以上の）能力の冷却手段を設けている。
【０００３】
ここでは、まず、パワーデバイスないしはその半導体素子での電力損失について説明をする。
【０００４】
電力損失には、（１）素子がオン状態にある場合の素子抵抗及び素子内を流れる電流によって定義される損失と素子がオフ状態にある場合のリーク電流及び素子に印加されている電圧によって定義される損失との和である定常損失と、（２）素子がオン状態からオフ状態へ、又は、オフ状態からオン状態へと移り変わる際の遷移期間での電流・電圧積に対応するスイッチング損失とがある。
【０００５】
一般的に、定常損失とスイッチング損失とはトレードオフの関係にある。例えば素子内のキャリア濃度を大きくした場合には、素子のオン抵抗を小さくすることができるので定常損失を抑制できる一方、スイッチング時において多くのキャリアを充放電しなければならないのでスイッチング損失は大きくなる。
【０００６】
さて、例えば２レベルインバータ方式による動作において、定常損失による発熱量Ｐ０とスイッチング損失による発熱量Ｐ１とはそれぞれ、
Ｐ０＝Ａ０１・Ｉｏｎ・Ｖｏｎ＋Ａ００・Ｉｏｆｆ・Ｖｃｃ  （数式１）
Ｐ１＝（Ａ１１・Ｅｏｎ＋Ａ１０・Ｅｏｆｆ）・ｆ          （数式２）
と表される。ここで、Ｖｃｃは電源電圧、Ｖｏｎは素子がオン状態にある時の素子抵抗により素子に発生する電圧、Ｉｏｎは素子がオン状態にある時に素子内を流れる電流、Ｉｏｆｆは素子がオフ状態にある時のリーク電流である。また、Ｅｏｎは素子がオフ状態からオン状態へ移り変わる際の遷移期間でのターンオン損失に対応するスイッチング損失、Ｅｏｆｆは素子がオン状態からオフ状態へ移り変わる際の遷移期間でのターンオフ損失に対応するスイッチング損失である。また、Ａ０１，Ａ００，Ａ１１，Ａ１０はそれぞれ出力波型によって決まる１周期の分担割合等に対応する係数、ｆはスイッチング周波数である。
【０００７】
上記の数式１及び２において、例えば、Ｖｃｃ＝３ｋＶ，Ｖｏｎ＝３．２Ｖ，Ｉｏｎ＝２ｋＡ，Ｉｏｆｆ＝０Ａ，Ｅｏｎ＝Ｅｏｆｆ＝１Ｊ，Ａ００＝Ａ０１＝Ａｌ０＝Ａ１１＝０．２５とすると、総発熱量Ｐ（Ｗ）は、
Ｐ＝Ｐ１＋Ｐ２＝１６００＋０．５×ｆ    （数式３）
として求められる。
【０００８】
特に、インバータの発生する雑音は周波数が高くなるほど人間の耳には聞き取りにくくなるため、より高周波動作ができる素子を用いることが望ましいが、上記の数式３より分かるように、周波数ｆが高くなるほど素子の発する総発熱量は大きくなってしまうという問題点がある。
【０００９】
かかる発熱量の増大に対応して、素子のパッケージやシステム（モジュール）全体としての冷却能力を高くする必要性が生じる。しかしながら、これらの冷却能力には、ヒートシンク側と素子との間に介在するパッケージ材やベース基板材等の熱抵抗に依存する限界があるため、結果的に、素子の定常損失及びスイッチング損失の観点から、そのパワーデバイスで使用できる最大周波数が限定されてしまうことになる。
【００１０】
他方、インバータの発生する雑音の軽減策としては、上述の周波数を高くするという方法以外に、波型歪を抑制する方法として３レベルインバータ方式が挙げられる。しかしながら、かかる方法は使用される素子数が２倍になることに起因して、デバイスの高コスト化、大型化という別途の問題を惹起させてしまうため、到底採用に値しない技術であると言わざるを得ない。
【００１１】
以上のように、互いにトレードオフの関係にある低消費電力化（省エネルギー化）と低雑音化（即ち、高周波駆動）とを実現しうるパワーデバイス、即ち、互いにトレードオフの関係にある定常損失及びスイッチング損失の両方が低減されたパワーデバイスの開発が望まれている。
【００１２】
以下に、定常損失又はスイッチング損失の低減を目的として開発されたパワーデバイスを第１乃至第４の従来技術として説明する。
【００１３】
図９は、第１の従来技術に係るダイオードの要部を模式的に示す縦断面図であり、かかる構造は特開平６−３２６３１７号公報に提案されるものである。
【００１４】
図９において、１０１は低濃度Ｎ型シリコン基板、１０３は透過型エミッタを採用した低濃度Ｐ型シリコン層よりなるアノード領域、１０４は高濃度Ｐ型アノード領域、１０５は高濃度Ｎ型シリコン層よりなるカソード領域である。また、１０６Ａ，１０６Ｋはそれぞれアノード領域１０３及び１０４、カソード領域１０５に設けられた金属電極（それぞれ、「アノード電極１０６Ａ」，「カソード電極１０６Ｋ」とも呼ぶ）である。
【００１５】
次に、図１０は、第２の従来技術に係る、コレクタ領域２０３側に透過型エミッタ構造を有する絶縁ゲート型バイポーラトランジスタ（以下、「ＩＧＢＴ」と呼ぶ）の要部を模式的に示す縦断面図であり、かかる構造は上記の特開平６−３２６３１７号公報に提案されるものである。
【００１６】
図１０において、２０１は低濃度Ｎ型シリコン基板、２０２はシリコン基板２０１の裏面付近に拡散によって形成された約１０18／ｃｍ3の不純物濃度のＮ型シリコン層、２０３は透過型エミッタを採用した低濃度Ｐ型シリコン層よりなるコレクタ領域、２０４は高濃度Ｐ型コレクタ領域、２０７は低濃度Ｐ型シリコン層よりなるＰベース領域であり、２０８は高濃度Ｎ型シリコンよりなるエミッタ領域、２０９はＰベース領域へのコンタクトをとるための高濃度Ｐ領域、２１０は通常、高濃度Ｎ型多結晶シリコン膜よりなるゲート電極、２１１はゲート絶縁膜である。また、２０６Ｅ，２０６Ｇ，２０６Ｃはそれぞれエミッタ領域２０８、ゲート電極２１０、コレクタ領域２０３，２０４に設けられた金属電極（金属電極２０６Ｅ，２０６Ｃをそれぞれ「エミッタ電極２０６Ｅ」，「コレクタ電極２０６Ｃ」とも呼ぶ）である。
【００１７】
ここで、図１０及び図１０中のＩ１−Ｉ２線の部分におけるエネルギーバンド図である図１１に示すように、透過型コレクタ構造では、Ｎ型シリコン層２０２を含めた基板２０１中の中性領域（基板２０１，２０２中のエミッタ領域２０８側から延びる空乏層のコレクタ領域２０３側の端部から、コレクタ領域２０３に至る領域）に存在する電子がコレクタ領域２０３を「透過」して、金属電極２０６Ｃに到達する。なお、図９のダイオードでは、基板１０１と低濃度Ｐ型シリコン層１０３とによって透過型エミッタ構造が構成されており、その作用は図１０及び図１１のＩＧＢＴと同様である。
【００１８】
このように、透過型エミッタ構造によれば、アノード側又はコレクタ側から注入される電子は、アノード領域１０３又はコレクタ領域２０３を透過してアノード電極１０６Ａ又はコレクタ電極２０６Ｃに到達するので、アノード領域１０３又はコレクタ領域２０３と基板１０１，２０１，２０２中の中性領域との界面（接合）付近に電子が蓄積することがない。このため、かかる電子によって、ターンオフ時におけるホールの注入が抑制されるので、アノード電流又はコレクタ電流を速やかに遮断することができる。つまり、透過型エミッタ構造によれば、高速で且つ低損失なスイッチング動作を実現しうるという効果を奏する。
【００１９】
特に、かかる効果は、透過型エミッタ構造において、低濃度アノード領域１０３又は低濃度コレクタ領域２０３の不純物濃度が低いほど、又は、当該領域１０３，２０３の厚みが薄いほど顕著である。
【００２０】
次に、図１２は、第３の従来技術の係るヘテロ接合を有するダイオードの要部の縦断面を模式的に示す図である。かかる構造は、IEEE Electron Device Letters,vol.17(12),P589(1996)に掲載される、F Chen,B.A.Orner,D.Guerin,A.Khan,P.R.Berger,S.Ismat Shah,and J.Kolodzeyによる、"Current Transport Characteristics of SiGeC/Si Heterojunction Diode"と題された論文中に提案されるものである。
【００２１】
図１２において、３０１はＮ型シリコン基板、３１２はシリコン基板３０１の表面上に形成されたＰ型ＳｉＧｅＣ領域、３０６Ａ及び３０６Ｋはそれぞれシリコン基板３０１の同じ側の表面上に設けられてアノード電極及びカソード電極を成す金属電極である。
【００２２】
かかる構造のダイオードによれば、ＳｉとＳｉＧｅＣ（Ｓｉよりもバンドギャップは小さい）とのへテロ接合を用いることによりダイオードの順方向電圧降下Ｖｆを小さくすることができる。ここで、順方向電圧降下Ｖｆとは、オン状態の素子（ダイオード）に発生する電圧であり、既述の数式１中のオン電圧Ｖｏｎに相当する物理量である。従って、かかるダイオードによれば、オン状態における定常損失を低減することができる。
【００２３】
図１３は、第４の従来技術に係るヘテロ接合を用いたＮＰＮ型ヘテロバイポーラトランジスタ（ＨＢＴ）の要部の縦断面を模式的に示す図である。かかる構造は、IEEE Transaction on Electron Devices,ED-37,P2331(1990)に掲載される、T.Sugiiらによる"Si Hetero-Bipolar Transistor with a Fluorine-Doped SiC Emitter and Thin,Highly Doped Epitaxial Base"と題された論文中に提案されているものである。
【００２４】
図１３において、４０１は高濃度Ｎ型シリコン基板、４１３はシリコン基板４０１の表面上にエビタキシャル成長法によって形成された低濃度Ｎ型シリコン層、４１７は第１の絶縁膜、４１８は高融点金属又はそのシリサイド膜、４１４はエピタキシャル成長法によって形成されたＰ型シリコン層よりなるベース領域（Ｐベース層）である。かかるベース領域４１４は、低濃度Ｎ型シリコン層４１３上及びその近傍では単結晶に近い結晶性を備え、それ以外の部分では多結晶の結晶性を備えている。
【００２５】
更に、図１３において、４１５はＮ型シリコンカーバイト（ＳｉＣ）よりなるエミッタ領域、４１６はＮ型多結晶シリコンである。４１９は例えばシリコン酸化膜よりなる第２の絶縁膜である。かかる第２絶縁層４１９は、その開口部を介して、ＳｉＣよりなるエミッタ領域４１５とベース領域４１４の内で上述の単結晶の領域のみとを接合させるために設けられている。また、４０６Ｅ，４０６Ｂ，４０６Ｃはそれぞれエミッタ領域４１５上、ベース領域４１４上、コレクタ領域４０１上に設けられた金属電極である。
【００２６】
一般的に、バイポーラトランジスタでは、ベース層（図１３中のＰベース層４１４に該当）を狭くすることにより動作の高速化を図ることができるが、Ｐベース層を狭くするとパンチスルーを起こしやすくなるため、Ｐベース層の濃度を高くする必要がある。ところが、Ｐベース層の濃度を高くする場合には、エミッタ領域からの電子の注入効率が低下するため、エミッタ接地電流増幅率ｈｆｅが低くなってしまう。
【００２７】
これに対して、図１３のＨＢＴでは、ベース領域からエミッタ領域ヘの少数キャリア（ホール）の注入を抑制できるので、電子のエミッタ領域への注入効率を高く保ちつつ、ベース領域を高濃度化することできるという利点がある。
【００２８】
なお、ＨＢＴの構造としては、エミッタ領域に上述のＳｉＣのように広バンドギャッブ材料を用いた構造の他に、例えばTechnical Digest of 1990 Symposium on VLSI Technology,p49(1990)に記載される、G.L.Pattonらによる、"63-75GHz fT SiGe-Base Heterojunction Bipolar Technology"と題され発表された、ベース領域に狭バンドギャップ材料を用いた構造がある。
【００２９】
【特許文献１】特開平７−１９３２３２号公報
【特許文献２】特開平８−３７２９４号公報
【特許文献３】特開平６−３２６３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
既述のように、第１及び第２の従来技術のそれぞれに係るパワーデバイスはアノード領域１０３側及びカソード２０３側に透過型エミッタ構造を備えており、これによってアノード領域１０３又はコレクタ領域２０３からのホールの注入を抑制して、スイッチング動作の高速化及びターンオフ時の低損失化を図るろうとするものである。しかしながら、第１及び第２の従来技術に係るパワーデバイスは、以下の問題点を有している。
【００３１】
まず、図９及び図１０の各パワーデバイスにおける透過型エミッタ構造に起因する上記の効果を十分に発揮させるためには、低濃度アノード領域１０３又は低濃度コレクタ領域２０３の不純物濃度をできる限り低く設定する、又は、当該領域１０３，２０３の厚みをできる限り薄く形成する必要がある。ところが、このような製造条件を満たすデバイスにおいては、アノード電極１０６Ａ又はコレクタ電極２０６Ｃを成す金属と低濃度アノード領域１０３又は低濃度コレクタ領域２０３との間に良好なオーミックコンタクトを形成することが困難であるという問題点がある。
【００３２】
更に、厚い基板ウェハ（例えば５００μｍ〜６００μｍ）が使用される現在の製造プロセスに起因して、以下のような問題点がある。
【００３３】
まず、例えば耐圧が２０００Ｖ以下のクラスの素子（パワーデバイス）の場合、低濃度Ｎ型半導体層１０１，２０１及び２０２の厚みによって所定の耐圧レベルが規定されるので、オン状態における素子全体の電圧降下を抑制して電力損失（定常損失）を減少させるためには、上記Ｎ型半導体層１０１，２０１及び２０２以外の部分における電圧降下を低減する必要がある。このため、アノード領域及びカソード領域の不純物濃度を高く設定する必要がある。
【００３４】
しかしながら、厚い基板ウェハを用いて素子を製造する場合には、低濃度Ｎ型半導体層１０１，２０１及び２０２以外の部分にあたるアノード領域及びコレクタ領域の膜厚は厚く（深く）ならざるを得ない。従って、できる限り不純物濃度が低く且つ薄いことが要求される、既述の透過型エミッタ構造のアノード領域１０３又はコレクタ領域２０３を、かかるパワーデバイスに対して適用することはできないのである。即ち、かかる耐圧レベルのパワーデバイスでは、既述の透過型エミッタ構造によって、素子のスイッチング損失の低損失化を実現することはできないと考えられる。
【００３５】
仮に、厚い基板ウェハを母材として透過型エミッタ構造を成す極低濃度の深い（例えば１００μｍを越えるような厚さ）のコレクタ領域を形成した場合には、コレクタ領域内の抵抗による電圧降下が大きくなり、素子の電力損失（定常損失）の増加を招いてしまう。
【００３６】
また、ノンパンチスルー型の素子として、厚い基板ウェハを用いて、既述の低不純物濃度で且つ薄いアノード領域又はコレクタ領域を有する透過型エミッタ構造を形成した場合には、低濃度Ｎ型半導体層が必要以上に厚くなってしまう。このため、素子の性能（電力損失等）を著しく低下させてしまう。
【００３７】
これらの問題点に対しては、例えば１００μｍ厚という薄い基板ウェハをを用いて素子の製造を行うという対策が考えられるが、かかる薄い基板ウェハでは、ウェハの反りや割れが生じやすいという製造技術上の問題点がある。更に、現行の一般的な仕様の量産装置に対して上記の薄い基板ウェハを使用して素子の製造を行う場合には、新たな投資が必要になるという問題点が生じてしまう。
【００３８】
他方、厚い基板ウェハを用いて所定の製造工程まで素子を製造し、その後に当該基板ウェハを研磨して薄くするという製造方法も考えられるが、かかる方法は基板ウェハの反りや割れを根本的に抑制することができる製造方法ではないし、研磨工程が増加する分だけコストが高くなるという別途の問題点が惹起されてしまう。
【００３９】
次に、図９に示すダイオードでは、アノード領域１０３と基板１０１とにより形成されるＰＮ接合が順バイアスされることによって順方向電流が流れる。このとき、アノード領域１０３を成すＰ型Ｓｉと基板１０３を成すＮ型Ｓｉとの仕事関数の差に起因にして、およそ０．６Ｖの電圧降下が生じてしまう。即ち、この電圧降下は、オン状態におけるダイオード全体に発生する電圧（オン電圧）の一部であるので、ＰＮ接合部分では、かかる電圧降下に起因して定常損失が発生してしまうという問題点がある。この点は、オン状態における図１０のＩＧＢＴ内のコレクタ接合（Ｐ型Ｓｉ２０３／Ｎ型Ｓｉ２０２）においても同様である。
【００４０】
次に、オン状態におけるＰＮ接合近傍のキャリアの分布を制御（均一化）する手段として、ライフタイム制御により接合部分でのホールの発生・注入を抑制するという一般的に行われる手段がある。
【００４１】
しかしながら、ライフタイム制御によってＰＮ接合近傍の領域のホール密度が低下するので、かかる領域での電圧降下はライフタイム制御をしない場合に比べて大きくなってしまい、定常損失が増大してしまうという問題点がある。（上述のように、ＰＮ接合部分では仕事関数差に起因する電圧降下に対応した損失が生じる）。
【００４２】
本発明は、以上の問題点を解消して、電力用半導体装置の損失ないしは総熱量をより一層に低減しようとするものであり、この主目的を達成すべく、以下のより詳細な副目的を有する。
【００４３】
まず、本発明の第１の目的は、現行の製造プロセスにより形成可能な透過型エミッタ構造を備え、これによってスイッチング損失が低減された電力半導体装置を提供することにある。
【００４４】
更に、本発明は、オン状態の素子における電圧降下又はＰＮ接合をオンするのに必要な電圧が低減され、これによって定常損失が低減された電力用半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００４５】
この発明の主題に係る電力半導体装置は、半導体と、前記半導体の第１主面側に設けられた第１電極と、前記第１主面の反対側の第２主面側に設けられた第２電極とを備え、前記第１電極と前記第２電極との間に主電流経路を有する電力用半導体装置であって、前記半導体は、前記第１電極に接して、前記主電流経路の第１部分を成すと共に、少なくとも前記第１電極に接した部分は第１導電型の層を有する第１半導体層と、前記第１半導体層に接して、前記主電流経路の第２部分を成す第２導電型の第２半導体層と、前記第２半導体層と前記第２電極とに挟まれた第３半導体層とを備え、前記第１半導体層を成す半導体材料の第１バンドギャップと前記第２半導体層を成す半導体材料の第２バンドギャップとは異なっており、前記第１バンドギャップは前記第２バンドギャップよりも大きく、前記第１半導体層は前記第２半導体層よりも有効状態密度が大きい半導体材料からなることを特徴とする。
【００４６】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【００４７】
本発明の主題によれば、第１バンドギャップは第２バンドギャップよりも大きく、且つ、第１半導体層は有効状態密度が大きい半導体材料からなるので、第１半導体層と第２半導体層とにより形成される接合において第２導電型に対する障壁の高さが高くなる。このため、第２半導体層側から注入される第２導電型のキャリアは、上記接合近傍に蓄積される。この結果として、第１半導体層から第１導電型のキャリアをより効率的に注入することが可能になるので、オン状態の電力用半導体装置における電圧降下（オン電圧）を低くすることができ、同じスイッチング損失量を有するＩＧＢＴと比較して、素子全体としての定常損失を低減することができる。
【００４８】
特に、第１半導体層は有効状態密度が大きい半導体材料からなるので、上記接合部における第１導電型のキャリアに対する障壁の高さを低くすることができる。従って、接合をオン状態にするために必要な印加電圧が低減されるので、同じスイッチング損失量を有する従来の電力用半導体装置と比較して、装置全体としての定常損失を低減することができる。
【発明を実施するための最良の形態】
【００４９】
以下の実施の形態１〜４での説明では、電力用半導体装置の一例としてトレンチゲート構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を挙げて説明をする。
【００５０】
（実施の形態１）
図１は、実施の形態１に係るＩＧＢＴ５１の要部の縦断面を模式的に示す縦断面図である。以下に、図１を用いて、本ＩＧＢＴ５１の構造を説明する。
【００５１】
本ＩＧＢＴ５１は、シリコンウェハを母材とする、Ｎ型（第２導電型）の不純物、例えばヒ素（Ａｓ）やリン（Ｐ）を含む低濃度Ｎ型シリコン基板１（以下、「（シリコン）基板１」とも呼ぶ）を備える。
【００５２】
そして、シリコン基板１の第１主面１Ｓ１の全面に亘って、第１主面１Ｓ１から所定の深さの領域内に、約１０18／ｃｍ3の不純物濃度のＮ型シリコン層（第２半導体層）２が拡散によって形成されている。
【００５３】
更に、上記第１主面１Ｓ１上に全面的に、そのバンドギャップＥ２０（後述の図２参照）がＮ型シリコン層２を成すシリコン（Ｓｉ）のバンドギャップＥ２（図２参照）よりも小さい半導体材料（例えば、ＳｉＧｅやＧｅ等。ここではＳｉＧｅを用いる）を母材とし、Ｐ型（第１導電型）の不純物、例えばホウ素（Ｂ）を有する高濃度Ｐ型コレクタ領域（第１半導体層）２０（以下、単に「コレクタ領域２０」とも呼ぶ）が、所定の膜厚で以て形成されている。
【００５４】
特に、互いに接合されてへテロ接合を形成する２つの半導体層２，２０との間の関係において、両半導体層に所定の不純物濃度を設定した場合に互いに同程度の仕事関数になるように、コレクタ領域２０を成す半導体材料の仕事関数は選択又は設定される。換言すれば、ヘテロ接合面におけるエネルギーバンドの変化を緩やかにして、へテロ接合部分に特有のトンネル障壁ができないように、コレクタ領域２０を成す半導体材料を選択し、また、不純物濃度等の諸条件を設定する。このため、後述の図２に示すエネルギーバンド図においてバンドオフセットは図示していない。かかる点については、後述の実施の形態２〜４に係るＩＧＢＴ５２〜５４においても同様である。
【００５５】
そして、コレクタ領域２０のＮ型シリコン層２とは反対側の表面上には、全面的に、金属電極（第１電極）６Ｃ（以下、「コレクタ電極６Ｃ」とも呼ぶ）が形成されている。
【００５６】
他方、シリコン基板１の上記第１主面１Ｓ１とは反対側の第２主面１Ｓ２の全面に亘って、第２主面１Ｓ２から所定の深さの領域内に、比較的に低濃度のＰ型の不純物を有するシリコン層７（以下、「Ｐベース領域７」とも呼ぶ）が形成されている。なお、以下の説明において、上記第２主面１Ｓ２を「Ｐベース領域７の第２主面１Ｓ２」とも表現し、また、当該Ｐベース領域７に対応して、シリコン基板１の内でＰベース領域７とＮ型シリコン層２とに挟まれた領域を、特に「Ｎベース領域１Ａ」とも呼ぶ。
【００５７】
更に、第２主面１Ｓ２内の所定の位置からシリコン基板１の内部に向けて、同基板１の複数の箇所が穿設されており、これによりＰベース領域７を越えてシリコン基板１ないしはＮベース領域１Ａの内部に至るトレンチ３０が形成されている。そして、各トレンチ３０の底面３０Ｂ及び当該底面３０Ｂ上を取り囲むトレンチ３０の壁面ないし側面３０Ｗ上に、更には、シリコン基板１の第２主面１Ｓ２ないしは後述のエミッタ領域８の第２主面８Ｓ２上の内でトレンチ３０の入口にあたる開口部近傍に、シリコン酸化膜（ＳｉＯ2）から成るゲート酸化膜（以後、単に「酸化膜」とも呼ぶ）１１が全面的に形成されている。
【００５８】
更に、各トレンチ３０の入口近傍のＰベース領域７の角部３０Ｃの一部分、即ち、Ｐベース領域７の第２主面１Ｓ２からその内部に向けて、且つ、トレンチ３０の壁面３０Ｗに沿って、高濃度のＮ型不純物を有するＮ型シリコンよりなるエミッタ領域８が形成されている。なお、以下の説明において、第２主面１Ｓ２の内で、その深さ方向に当該エミッタ領域８が形成されている部分を「エミッタ領域の第２主面８Ｓ２」と呼ぶ。
【００５９】
そして、トレンチ３０の内部には、上記壁面３０Ｗに接するように、例えば高い不純物濃度のＮ型多結晶シリコンが充填されており、且つ、トレンチ３０の上方及びエミッタ領域８の第２主面８Ｓ２上に形成された酸化膜１１の一部を成すシリコン酸化膜の表面上に、上記のＮ型多結晶シリコンが連続的に形成されている。当該多結晶シリコンは、本ＩＧＢＴのゲート電極１０を成す。更に、ゲート電極１０の上記第２主面１Ｓ２より外側に突出している部分の表面上に、金属電極６Ｇが形成されている。
【００６０】
更に、シリコン基板１ないしはＰベース領域７の第２主面１Ｓ２から所定の深さの領域内に、エミッタ領域８に隣接するように、Ｐべース領域７と後述のエミッタ電極（第２電極）６Ｅとの間のコンタクトをとるための高濃度不純物領域であるＰ型シリコン領域９が、形成されている。なお、以下の説明において、シリコン基板１の第２主面１Ｓ２の内で、その深さ方向に当該Ｐ型シリコン領域９が形成されている部分を「Ｐ型シリコン領域９の第２主面９Ｓ２」と呼ぶ。
【００６１】
そして、Ｐ型シリコン領域９の第２主面９Ｓ２の全面、及び、エミッタ領域８の第２主面８Ｓ２の内で当該第２主面９Ｓ２に隣接する部分の近傍に亘って（但し、ゲート電極１０とは接触しないように）金属電極（第２電極）６Ｅ（以下、「エミッタ電極６Ｅ」とも呼ぶ）が形成されている。なお、上記Ｎベース層１Ａのコレクタ領域２０側の表面から第２主面１Ｓ２に至る部分を「第３半導体層」と呼ぶ。
【００６２】
以上の構造を有するＩＧＢＴ５１は、エミッタ電極６Ｅとコレクタ電極６Ｃとの間に主電流経路を有する電力用半導体装置である。
【００６３】
本ＩＧＢＴ５１によれば、以下の効果を得ることができる。なお、図２は、図１中のＡ１−Ａ２線におけるエネルギーバンド図であり、同図２中の”ｅ”は電子を表し、”ｈ”はホールを表している。この点は、後述の図４，図６，図８のそれぞれのエネルギーバンド図においても同様である。
【００６４】
まず、図２に示すように、コレクタ領域２０の材料として高濃度のＰ型ＳｉＧｅを用いているので、コレクタ接合（Ｐ+−ＳｉＧｅ／Ｎ-−Ｓｉ接合）での電子に対する障壁の高さを従来よりも低くすることができる。このため、その動作時において、シリコン基板１中の中性領域（Ｎベース層１Ａ内及びＮ型シリコン層２内に形成される空乏層のコレクタ領域２０側の端部からコレクタ領域２０に至る領域）に存在する電子は、ＰＮ接合付近に蓄積することなく、コレクタ領域２０を透過してコレクタ電極６Ｃに到達する。即ち、本ＩＧＢＴ５１の構造によれば、透過型エミッタ構造を有するＩＧＢＴを実現することができる。このため、透過型エミッタ構造に起因する効果（コレクタショート効果）を得ることができる。
【００６５】
従って、本ＩＧＢＴ５１によれば、素子の駆動の高速化を図ることができるので、同じ定常損失量を有するＩＧＢＴと比較して、スイッチング損失を低減することができる。つまり、ＩＧＢＴとしての総電力損失ないしは総熱量を低減化することができる。
【００６６】
なお、既述のようにＩＧＢＴの総電力損失を与える定常損失とスイッチング損失とは互いにトレードオフの関係にあり、例えばＮベース層１Ａの不純物濃度の制御により両者の損失量の調整をすることが可能である。このため、本ＩＧＢＴ５１において各層の不純物濃度や膜厚を適切に設定することにより、その使用される環境や目的に合わせて柔軟にＩＧＢＴの性能を設計することができる。例えば高速動作が必要とされない環境においては、本ＩＧＢＴ５１において低減された上述のスイッチング損失を定常損失の低減化に活用することができる。この点は、後述の実施の形態２乃至実施の形態４に係るＩＧＢＴ５２，５３，５４においても同様である。
【００６７】
更に、コレクタ領域２０（Ｐ+−ＳｉＧｅ）の濃度が高いため、その深さが例えば１００μｍを越えるような厚い（深い）コレクタ領域２０を形成した場合であっても、コレクタ電極６Ｃとコレクタ領域２０との間のオーミックコンタクトを容易に且つ確実に形成することができる。このため、当該接合部分における電圧降下を小さくすることができる。
【００６８】
他方、コレクタ領域２０の不純物濃度が高いことに起因にして、上述のような厚い（深い）コレクタ領域２０を形成した場合であっても、同領域２０での電圧降下を抑制することができる。
【００６９】
更に、本ＩＧＢＴ５１によれば、従来のノンパンチスルー型ＩＧＢＴのように厚い基板ウェハを用いて素子を製造する場合に生じる性能（損失）を有効に回避することができるので、厚い基板ウェハを用いて、しかも、従来の製造装置及び製造方法をそのまま活用して、透過型エミッタ構造による効果（コレクタショート効果）を発揮しうる高性能なＩＧＢＴを容易に製造することができるという利点がある。
【００７０】
また、既述の第３の従来技術に係る論文（IEEE Electron Device Letters,vol.17(12),p589(1996)）によれば、本ＩＧＢＴ５１は、Ｎ型ＳｉとＳｉよりもバンドギャップの小さい（ないしは仕事関数の差が小さい）Ｐ型半導体材料とにより形成されるヘテロ接合では、コレクタ側ＰＮ接合（コレクタ接合）をオンさせるために必要な印加バイアスを軽減できるという効果を奏する。
【００７１】
ここで、主電流経路中にヘテロ接合を有する電力用半導体装置としては、特開平５−３４７４０６号公報に提案される構造がある。かかる構造は、あたかも同種の半導体材料（Ｓｉ）により形成されるＰＮ接合中に組成比の異なる２層のＰ型ＳｉＧｅ層が挿入された構造を有しており、基本的には金属電極／Ｎ型Ｓｉ／Ｐ型Ｓｉ／Ｐ型ＳｉＧｅ／Ｐ型Ｓｉ／金属電極から成る積層構造の主電流経路を有している。これに対して、本ＩＧＢＴ５１では、Ｐ型ＳｉＧｅ／Ｎ型Ｓｉのヘテロ接合を形成するＰ型ＳｉＧｅはコレクタ領域２０の全体を構成するものであり、且つ、当該コレクタ領域２０は直接にコレクタ電極６Ｃと結合している点で、上記公報に開示される構造とは相違する。
【００７２】
特に、本ＩＧＢＴ５１では、ＰＮ接合を透過し、コレクタ領域２０に到達した電子は、同領域２０内では一切の障壁が無い状態のままコレクタ電極６Ｃまで到達することができるので、上記公報に提案される構造の電力用半導体装置に比較して、電子の透過率が高いと考えられ、これによって上述の効果を確実に得ることができる。
【００７３】
なお、以上の説明において、ＩＧＢＴ５１の一部を構成するシリコン基板（半導体基板）１は、図１中のＮ型シリコン層２のコレクタ領域２０側の表面（第１主面１Ｓ１）からエミッタ電極６Ｅ等が形成されている第２主面１Ｓ２に至る部分として説明をしたが、シリコン基板の形態はこれに限られるものではない。例えば、図１中のＮ型シリコン層２のコレクタ領域２０側の表面（上記の第１主面１Ｓ１）からＮベース領域１Ａのエミッタ電極６Ｅ側の表面（第２主面１Ｓ２に該当する）に至る部分が形成されるシリコン基板を準備して、上記のＮベース領域１Ａのエミッタ電極６Ｅ側の表面上にＰベース領域７をなす層を積層しても良い。あるいは、コレクタ領域２０を成すＰ型ＳｉＧｅの基板を準備して、その一方の表面上（第２主面に該当）に各層１，２，７等を成すシリコン膜を積層しても良い。
【００７４】
（実施の形態２）
次に、図３の縦断面図を用いて、実施の形態２に係るＩＧＢＴ５２の構造を説明する。なお、図３及び以下の説明において、実施の形態１に係るＩＧＢＴ５１と同様の構成要素については同一の参照符号を付し、その説明を省略する。この点は、後述の実施の形態３及び４においても同様とする。
【００７５】
本ＩＧＢＴ５２は、シリコン基板１の第１主面１Ｓ１上に全面的に、基板１を成すＳｉのバンドギャップＥ２（後述の図４参照）よりもバンドギャッブが大きいＰ型半導体材料（ここでは、バンドギャップＥ２１（＞Ｅ２）のＳｉＣを用いる）よりなるコレクタ領域２１（以下、「ＳｉＣ層２１」とも呼ぶ）が形成されている。そして、ＳｉＣ層２１のＮ型シリコン層２とは反対側の表面上には、全面的に、金属電極ないしはコレクタ電極６Ｃが形成されている。
【００７６】
かかる構造のＩＧＢＴ５２によれば、図３中のＢ１−Ｂ２線におけるエネルギーバンド図である図４に示すように、ＰＮ接合（Ｐ型ＳｉＣ／Ｎ型Ｓｉ接合）において電子に対する障壁の高さが高くなり、これらの電子はＰＮ接合近傍に蓄積される。このため、コレクタ領域２１側からホールをより効率的に注入することが可能になるので、オン状態の素子における電圧降下（オン電圧）を低くすることができ、これによって定常損失を低減することができる。
【００７７】
特に、コレクタ領域２１に、Ｓｉよりもバンドギャッブが大きく、且つ、有効状態密度が大きい半導体材料を用いる場合には、図４に示すように、ＰＮ接合においてホールに対する障壁の高さをも低くすることができる。かかる場合には、ＰＮ接合のコレクタ領域２１をオン状態にするために必要なコレクタ電圧を低減することができるので、接合における電力損失（定常損失）を抑制することができる。
【００７８】
従って、本ＩＧＢＴ５２によれば、同じスイッチング損失量を有するＩＧＢＴと比較して、素子全体としての定常損失を低減することができる。つまり、ＩＧＢＴとしての総電力損失ないしは総熱量を低減化することができる。
【００７９】
ここで、主電流経路中にＳｉとＳｉＣにより形成されるヘテロ接合を有する半導体装置としては、特開平２−３９３１号公報に提案される構造がある。かかる半導体装置はＮ型β−ＳｉＣ（コレクタ）／Ｐ型Ｓｉ（ベース）／Ｎ型Ｓｉ（エミッタ）の３層から成るバイポーラトランジスタであり、コレクタを成すＮ型β−ＳｉＣはコレクタ電極と結合している。
【００８０】
しかしながら、シリコン基板（半導体基板）の第１主面１Ｓ１側にコレクタ電極（第１電極）６Ｃが形成され、第２主面１Ｓ２側にエミッタ電極（第２電極）６Ｅ（及びゲート電極６Ｇ）形成されている本ＩＧＢＴ５２に対して、上記のバイポーラトランジスタでは、コレクタ電極，エミッタ電極及びベース電極の全てが半導体基板の一方の表面上に形成されている点において、その構造を異にしている。
【００８１】
更に、本ＩＧＢＴ５２では、Ｓｉよりもバンドギャップが大きく、Ｎ型Ｓｉとのヘテロ接合において、電子に対する障壁の高さを大きくすると共に、ホールに対する障壁の高さを小さくしうる半導体材料という観点からＳｉＣ等の半導体材料が選択されているのに対して、上記公報に提案されるバイポーラトランジスタでは、飽和速度及び誘電率がＳｉよりも大きい半導体材料という観点からＳｉＣが選定されている。このように、本ＩＧＢＴ５２と上記バイポーラトランジスタとにおいてＳｉＣが選択される着眼点は根本的に異なるので、上記公報に係る構造は本ＩＧＢＴ５２の端緒とはなり得ないと言える。
【００８２】
特に、その構造の差に起因して、本ＩＧＢＴ５２は、上記公報に開示されるバイポーラトランジスタよりも高電圧・大電流を扱うことができるという利点がある。
【００８３】
（実施の形態３）
次に、図５の縦断面図を用いて、実施の形態３に係るＩＧＢＴ５３の構造を説明する。
【００８４】
本ＩＧＢＴ５３は、シリコン基板１の第１主面１Ｓ１上に全面的に、基板１を成すＳｉのバンドギャップＥ２（後述の図６参照）よりもバンドギャッブが小さく、且つ、低濃度のＮ型半導体（例えば、ＳｉＧｅやＧｅ等。ここではバンドギャップＥ２０Ｎ（＜Ｅ２）のＮ型ＳｉＧｅを用いる）よりなる低濃度Ｎ型領域２０Ｎ（以下、「Ｎ型ＳｉＧｅ層２０Ｎ」とも呼ぶ）が形成されており、更に、Ｎ型ＳｉＧｅ層２０ＮのＮ型シリコン層２とは反対側の表面上に全面的に、基板１を成すＳｉよりもバンドギャッブが小さく、且つ、高濃度のＰ型半導体（例えば、ＳｉＧｅやＧｅ等。ここではバンドギャップＥ２０Ｐ（＝Ｅ２０Ｎ＜Ｅ２）のＰ型ＳｉＧｅを用いる）よりなる高濃度Ｐ型コレクタ領域２０Ｐ（以下、「Ｐ型ＳｉＧｅ層２０Ｐ」とも呼ぶ）が形成されている。そして、Ｐ型ＳｉＧｅ層２０ＰのＮ型ＳｉＧｅ層２０Ｎとは反対側の表面上に全面的に、金属電極ないしはコレクタ電極６Ｃが形成されている。
【００８５】
かかる構造のＩＧＢＴ５３によれば、共にＳｉよりもバンドギャップが小さいＰ型ＳｉＧｅとＮ型ＳｉＧｅとによってコレクタ接合（ＰＮ接合）が形成されるので、図５中のＣ１−Ｃ２線におけるエネルギーバンド図である図６に示すように、当該ＰＮ接合における障壁の高さを電子及びホールの両方に対して低くすることができる。従って、コレクタ接合は低バイアスで以てオン状態にする（モデュレーションする）ことができるため、この結果として、Ｐ型Ｓｉ／Ｎ型Ｓｉ接合よりも当該接合での損失（定常損失）を抑制することができる。このとき、へテロ接合部（Ｎ型Ｓｉ／Ｎ型ＳｉＧｅ接合）における電圧降下が存在するので、コレクタ領域全体が順バイアスされるために必要なコレクタ電圧自体はさほど小さくならない場合もある。
【００８６】
特に、本ＩＧＢＴ５３ではコレクタ接合（Ｐ型ＳｉＧｅ／Ｎ型ＳｉＧｅ）における電子に対する障壁の高さが低いため、かかる部分は上述のＩＧＢＴ５１と同様の透過型エミッタ構造を構成している。従って、本ＩＧＢＴ５４によれば、ＩＧＢＴ５１と同様にスイッチング損失を低減することができる。
【００８７】
更に、Ｐ型ＳｉＧｅ層２０Ｐからホールが注入されて、ホール密度が高くなるへテロ接合部（Ｎ型Ｓｉ／Ｎ型ＳｉＧｅ）ないしはＮ型ＳｉＧｅ層２０Ｎをエミッタ側寄りの位置に形成することができるので、ターンオフ時において、ヘテロ接合部ないしはＮ型ＳｉＧｅ層２０Ｎに蓄積されるホールをエミッタ側へ速やかに移動させることができる。この結果として、ＩＧＢＴの高速駆動化が可能となり、同じ定常損失量を有するＩＧＢＴと比較して、スイッチング損失を低減することができる。つまり、ＩＧＢＴとしての総電力損失ないしは総熱量を低減化することができる。
【００８８】
（実施の形態４）
次に、図７の縦断面図を用いて、実施の形態４に係るＩＧＢＴ５４の構造を説明する。
【００８９】
本ＩＧＢＴ５４は、シリコン基板１の第１主面１Ｓ１上に全面的に、低不純物濃度のＰ型半導体材料（ここでは、Ｐ型Ｓｉを用いる）から成る低濃度Ｐ型コレクタ領域２２（以下、「Ｐ型シリコン層２２」とも呼ぶ）が形成されている。特に、本ＩＧＢＴ５４では、低濃度Ｐ型コレクタ領域２２を成す半導体材料のバンドギャッブＥ２２（後述の図８参照）は任意のもので構わない。
【００９０】
そして、Ｐ型シリコン層２２のＮ型シリコン層２とは反対側の表面上に、全面的に、例えば白金のように仕事関数がＳｉよりも格段に大きい（高い）金属より成る金属電極ないしはコレクタ電極６Ｃｈが形成されている。
【００９１】
本ＩＧＢＴ５４ではコレクタ電極６Ｃｈを成す金属の仕事関数が大きいので、図７中のＤ１−Ｄ２線におけるエネルギーバンド図である図８に示すように、低濃度Ｐ型コレクタ領域２２とＮ型シリコン層２とのコレクタ接合及びＰ型コレクタ領域２２とコレクタ電極６Ｃｈとの接合（界面）において、Ｐ型コレクタ領域２２側のエネルギーバンド端が曲げられる。特に、本ＩＧＢＴ５４では、かかるエネルギーバンド端を大きく曲げるために、Ｐ型コレクタ領域２２の膜厚は他の実施の形態よりも薄く設定される。このため、かかる界面でのホールに対する障壁の高さを小さくすることができるので、コレクタ接合をオン状態にするために必要なコレクタ電圧を低減することができる。従って、コレクタ接合部での損失（定常損失）を抑制できる。つまり、ＩＧＢＴとしての総電力損失ないしは総熱量を低減化することができる。
【００９２】
以上のように、実施の形態１〜４に係る各ＩＧＢＴ５１，５２，５３，５４によれば、定常損失Ｐ０又はスイッチング損失Ｐ１のいずれかを確実に低減することができる。従って、第１乃至第４の従来技術に係るパワーデバイスと比較して、各ＩＧＢＴ５１〜５４が発生する総熱量（＝定常損失＋スイッチング損失）を大幅に低減することができる。勿論、上述の各ＩＧＢＴ５１〜５４における半導体材料の導電型を全て反対の導電型にした素子であっても、上述の効果を得ることができる。
【００９３】
特に、実施の形態１〜４で提案した第１主面１Ｓ１からコレクタ電極６Ｃ，６Ｃｈまでの構造は、例えばダイオードやサイリスタやバイポーラ素子等の他の電力用半導体装置にも適用することができ、かかる場合にも同様の効果を得ることができる。
【００９４】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【図面の簡単な説明】
【００９５】
【図１】実施の形態１に係る電力用半導体装置の要部の縦断面図である。
【図２】実施の形態１に係る電力用半導体装置のコレクタ領域近傍の模式的なエネルギーバンド図である。
【図３】実施の形態２に係る電力用半導体装置の要部の縦断面図である。
【図４】実施の形態２に係る電力用半導体装置のコレクタ領域近傍の模式的なエネルギーバンド図である。
【図５】実施の形態３に係る電力用半導体装置の要部の縦断面図である。
【図６】実施の形態３に係る電力用半導体装置のコレクタ領域近傍の模式的なエネルギーバンド図である。
【図７】実施の形態４に係る電力用半導体装置の要部の縦断面図である。
【図８】実施の形態４に係る電力用半導体装置のコレクタ領域近傍の模式的なエネルギーバンド図である。
【図９】第１の従来技術に係る電力用半導体装置の要部の縦断面図である。
【図１０】第２の従来技術に係る電力用半導体装置の要部の縦断面図である。
【図１１】第２の従来技術に係る電力用半導体装置のコレクタ領域近傍の模式的なエネルギーバンド図である。
【図１２】第３の従来技術に係る電力用半導体装置の要部の縦断面図である。
【図１３】第４の従来技術に係る電力用半導体装置の要部の縦断面図である。
【符号の説明】
【００９６】
１  半導体基板、１，１Ａ，２，７，８，９，２０，２１，２０Ｎ，２０Ｐ，２２  半導体、１Ａ  Ｎベース領域（第３半導体層）、１Ｓ１  第１主面、１Ｓ２  第２主面、２  Ｎ型シリコン層（第２半導体層）、６Ｃ，６Ｃｈ  コレクタ電極（第１電極）、６Ｅ  エミッタ電極（第２電極）、７  Ｐベース領域（第３半導体層）、８  エミッタ領域（第３半導体層）、９  Ｐ型シリコン領域（第３半導体層）、２０，２１，２０Ｐ，２２  コレクタ領域（第１半導体層）、２０Ｎ  Ｎ型ＳｉＧｅ層（第４半導体層）、５１，５２，５３，５４  ＩＧＢＴ、Ｅ２  バンドギャップ（第２バンドギャップ）、Ｅ２０，Ｅ２０Ｐ，Ｅ２０Ｎ，Ｅ２１，Ｅ２２  バンドギャップ（第１バンドギャップ）。
【図１】
2008053752.tif 000003
【図２】
2008053752.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008053752.tif 000009
【図８】
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【図９】
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【図１０】
2008053752.tif 000012
【図１１】
2008053752.tif 000013
【図１２】
2008053752.tif 000014
【図１３】
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