(57)【要約】【課題】高精細で低消費電力なＤＡＣ内蔵データ線駆動回路を実現する。【解決手段】順次選択回路の第１出力端子が選択されたタイミングでメモリ回路内に基準電位を書き込み、第２出力端子が選択されたタイミングで信号をメモリ回路に書き込む。さらにメモリ回路をダイナミック型で構成することで素子数を低減して高精細化を実現する。【選択図】図４
2008076731.tif 000002
【特許請求の範囲】
【請求項１】
順次選択される複数の出力端子を有した順次選択回路と、
複数の単位メモリ回路を有したメモリ回路と、
映像信号配線と、
を備えたデータ線駆動回路であって、
前記複数の単位メモリ回路のそれぞれは、前記順次選択回路の前記複数の出力端子のうちの２つであるそれぞれの第１出力端子と第２出力端子とに接続されていて、
前記複数の単位メモリ回路のそれぞれについて、
前記第１出力端子が選択されたタイミングで第１の基準電位が前記単位メモリ回路内の第１ノードへ書き込まれ、
前記第２出力端子が選択されたタイミングで前記単位メモリ回路に前記映像信号配線のデータがレベルシフトされて書き込まれる
ことを特徴としたデータ線駆動回路。
【請求項２】
前記複数の単位メモリ回路のそれぞれは、蓄積容量にデータを書き込むことでメモリを行ういわゆるダイナミック型のメモリであるとともに、前記第２出力端子が選択されたタイミングで前記蓄積容量に書き込むことでメモリ動作を行うように構成されている
ことを特徴とした請求項１に記載のデータ線駆動回路。
【請求項３】
前記複数の単位メモリ回路のそれぞれは、前記順次選択回路の前記複数の出力端子の更に別なる一つである第３出力端子に接続されているとともに、前記第３出力端子が選択されたタイミングで前記単位メモリ回路の一部への電源供給を停めるように構成されている
ことを特徴とした請求項１または２に記載のデータ線駆動回路。
【請求項４】
前記第１の基準電位は前記複数の単位メモリ回路のそれぞれの出力信号の高電位時の電圧値ＶＨと低電位時の電圧値ＶＬの間の電圧値であって、
前記複数の単位メモリ回路のそれぞれは昇圧用容量を有していて、
前記昇圧用容量の一端に前記第１ノードが接続されてなり、前記昇圧用容量の他端に第２ノードが接続されてなり、
前記第１出力端子が選択されるタイミングで第２の基準電位が前記第２ノードへ書き込まれ、
前記第２出力端子が選択されるタイミングで前記映像信号配線と前記第２ノードが電気的に接続される
ことを特徴とした請求項１から３のいずれか一つに記載のデータ線駆動回路。
【請求項５】
前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターであることを特徴とした請求項１から４のいずれか一つに記載のデータ線駆動回路。
【請求項６】
請求項１から５のいずれか一つに記載のデータ線駆動回路を備えた液晶表示装置。
【請求項７】
請求項６に記載の液晶表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば、データ線駆動回路、液晶表示装置およびこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスター（ＴＦＴ）回路を形成する、いわゆるＳｙｓｔｅｍ  Ｏｎ  Ｇｌａｓｓ（ＳＯＧ）技術がさかんに開発されており、液晶ディスプレイのガラス基板上にドライバー回路を内蔵する駆動回路一体型液晶表示装置、あるいはモノシリックドライバーと呼ばれる表示装置の開発が進んでおり、特にＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）回路を含むデータ線駆動回路をガラス基板上に形成することでドライバーＩＣのコストが非常に安価になることが期待され、実用化されている。このようなＤＡＣ回路内蔵のデータ線駆動回路（あるいは水平駆動回路、Ｈ−ＤＲＩＶＥＲなどと称される）をガラス基板上に構成する場合、順次選択回路（あるいはシフトレジスタ回路）、第１メモリ回路（あるいはサンプリングラッチ回路）、第２メモリ回路（あるいは線順次駆動ラッチ回路）、ＤＡＣ回路（あるいはＤ／Ａ変換回路）などで構成される。ここで第１メモリ回路は外部から入力されるデジタル映像信号を順次選択回路によって与えられる適切なタイミングで取り込むためのメモリであって、第２メモリ回路は点順次で送信されるデジタルデータを用いて線順次駆動でＤＡＣ回路を動作させるためのメモリである。このような液晶表示装置の詳細な構成例としては特許文献１などが提案されている。
【０００３】
ここで第１メモリ回路に入力される映像デジタルデータの信号振幅は消費電力の低減およびドライバーＩＣのコスト低減の両面からなるべく低いことが要請され、２．５〜５．０Ｖ程度であることが望ましい。一方、低温ポリシリコン薄膜形成技術で製造したＴＦＴの閾値電圧はＭＯＳ−ＩＣのトランジスターに比べて高いことから、ＤＡＣ回路が精度よく動作するために第２メモリ回路からの出力電位振幅は６〜１２Ｖ程度であることが要求される。この両者の要求から、第１メモリ回路もしくは第２メモリ回路で電位のレベルシフトを行う必要がある。これを実現する回路構成として、特許文献２、特許文献３などが提案されている。これらはいずれも第１メモリ回路及び第２メモリ回路の構成としてＳ−ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路を応用したものである。
【０００４】
【特許文献１】特開２０００−２４２２０９号公報
【特許文献２】特開２０００−２２１９２６号公報
【特許文献３】特開２０００−２２１９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
駆動回路一体型液晶表示装置においては複雑な回路をＩＣに比べ１０倍程度大きなデザインルールで形成する必要があるため、精細度が低いものしかできないと言う課題がある。そこで、第１メモリ回路および第２メモリ回路についてもＤ−ＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いて回路構成を簡略化すればより高精細な駆動回路一体型液晶表示装置を製造できる。しかしながら、Ｄ−ＲＡＭ構成ではレベルシフトを行うことが難しいため、従来はＳ−ＲＡＭ回路の構成が提案されてきた。本発明は上記の問題点に鑑み、その目的の一つは、Ｄ−ＲＡＭ構成によるレベルシフト可能なデータ線駆動回路を提案することである。
【課題を解決するための手段】
【０００６】
本発明のある態様によれば、データ線駆動回路が、順次選択される複数の出力端子を有した順次選択回路と、複数の単位メモリ回路を有したメモリ回路と、映像信号配線と、を備えている。そして、前記複数の単位メモリ回路のそれぞれは、前記順次選択回路の前記複数の出力端子のうちの２つであるそれぞれの第１出力端子と第２出力端子とに接続されている。さらに、前記複数の単位メモリ回路のそれぞれについて、前記第１出力端子が選択されたタイミングで第１の基準電位が前記単位メモリ回路内の第１ノードへ書き込まれ、前記第２出力端子が選択されたタイミングで前記単位メモリ回路に前記映像信号配線のデータがレベルシフトされて書き込まれる。
【０００７】
本回路構成により、素子数の多いＳ−ＲＡＭ回路の構成を用いずとも映像信号のレベルシフトが可能になり、高精細化対応が可能でかつ低消費電力なデータ線駆動回路が構成できるようになる。
【０００８】
本発明の他の態様によれば、前記複数の単位メモリ回路のそれぞれは、蓄積容量にデータを書き込むことでメモリを行ういわゆるダイナミック型のメモリであるとともに、前記第２出力端子が選択されたタイミングで前記蓄積容量に書き込むことでメモリ動作を行うように構成されている。
【０００９】
前記の構成をとればレベルシフトがＳ−ＲＡＭ構成でなくても可能であるから、より素子数の少ないダイナミック型のメモリを用いることができ、かつレベルシフトと同一タイミングで書き込みを行うことで映像信号より高い電圧を書き込み、出力電圧を高くすることが可能である。
【００１０】
本発明のさらに他の態様によれば、前記複数の単位メモリ回路のそれぞれは、前記順次選択回路の前記複数の出力端子の更に別なる一つである第３出力端子に接続されているとともに、前記第３出力端子が選択されたタイミングで前記単位メモリ回路の一部への電源供給を停めるように構成されている。
【００１１】
このような動作によってメモリ回路内のレベルシフタのリーク電流を停めることで消費電流を低減できる。
【００１２】
本発明のさらに他の態様によれば、前記第１の基準電位は前記複数の単位メモリ回路のそれぞれの出力信号の高電位時の電圧値ＶＨと低電位時の電圧値ＶＬの間の電圧値である。そして、前記複数の単位メモリ回路のそれぞれは昇圧用容量を有していて、前記昇圧用容量の一端に前記第１ノードが接続されてなり、前記昇圧用容量の他端に第２ノードが接続されてなり、前記第１出力端子が選択されるタイミングで第２の基準電位が前記第２ノードへ書き込まれ、前記第２出力端子が選択されるタイミングで前記映像信号配線と前記第２ノードが電気的に接続される。
【００１３】
このような回路構成により、Ｄ−ＲＡＭ型メモリと組み合わせてもレベルシフタ回路として動作し、かつリーク電流が生じないため消費電流が少ない。
【００１４】
本発明のさらに他の態様によれば、前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターである。
【００１５】
ガラス基板上に形成された閾値電圧が高い薄膜トランジスターでＤＡＣ回路を構成するとＤＡＣ回路に入力するデジタル信号は高い電位振幅を必要とするが、本回路構成によって映像信号は低い電位振幅のままにおさえることができるから、ガラス基板上に形成された薄膜トランジスターで駆動回路を一体形成する際にも低消費電力な回路とすることが出来るため、ＤＡＣ回路をガラス基板上に形成することでコストを安価に出来る。
【００１６】
また、上記のデータ線駆動回路を備えた液晶表示装置、およびその液晶表示装置を備えた電子機器も提案する。上述のデータ線駆動回路を内蔵した液晶表示装置は従来のものにくらべ高精細で低消費電力であり、ガラス基板上に形成することができるからコストが低くなる。電子機器に応用すれば安価でバッテリー駆動時間が長く、表示品位の高い電子機器を実現できる。
【００１７】
上記のような構成によれば、メモリ回路に素子数の多いＳ−ＲＡＭでなくＤ−ＲＡＭを用いることができ、かつ映像信号からの入力信号振幅は低いままＤＡＣ回路への出力データ振幅を大きくすることができるため、高精細で低消費電力なデータ線駆動回路を低温ポリシリコンＴＦＴ回路で構成できる。
【発明を実施するための最良の形態】
【００１８】
（実施例１）
図１は本発明の第１の実施例を実現するための６ＢｉｔＤＡＣ内蔵ＶＧＡ液晶用データ線駆動回路３０２のブロック図である。
【００１９】
データ線駆動回路３０２は順次選択回路５００、第１メモリ回路５０１、第２メモリ回路５０２、ＤＡＣ回路５０３よりなる。順次選択回路５００は６４２個の出力端子５１０−０〜６４１を有し、適切なクロック信号ＣＬＫ、スタートパルス信号ＳＰを供給されることにより出力端子５１０−０〜６４１に順次選択信号を供給し、出力端子５１０−６４１を選択した後に終端信号ＥＰを第２メモリ回路５０２へ出力する。
【００２０】
第１メモリ回路５０１は１１５２０個の単位メモリ回路５２０−１〜１１５２０よりなるメモリ回路であって、１８本のデジタル映像信号Ｄ０〜Ｄ１７が入力される。デジタル映像信号Ｄ０〜Ｄ１７の電位は０／３Ｖの信号である。順次選択回路５００から出力端子５１０−ｋに選択信号が出力されると、各デジタル映像信号Ｄ０〜Ｄ１７に接続された１８個の単位メモリ回路５２０−ｋ＊１８−１７〜ｋ＊１８に０／３Ｖの信号が書き込まれる。次のタイミングで出力端子５１０−ｋ＋１が選択されると、単位メモリ回路５２０−ａ＊１８−１７〜ａ＊１８の信号はメモリ内容を保持したまま０／８Ｖの信号にレベルシフトされる。同時に、単位メモリ回路５２０−（ａ＋１）＊１８−１７〜（ａ＋１）＊１８にデジタル映像信号Ｄ０〜Ｄ１７より０／３Ｖの信号が書き込まれている。なお、ａは１以上６３９以下の整数である。
【００２１】
また、第２メモリ回路５０２は１１５２０個の単位メモリ５２１−１〜１１５２０よりなるメモリ回路であって、順次選択回路５００からの終端信号ＥＰが選択されたタイミングで第１メモリ回路５０１の単位メモリ回路５２０−ｎの内容をコピーし、次のＥＰ信号が選択されるまでの間、その内容を保持したまま出力端子５２５−ｎに出力しつづける。これによってＤＡＣ回路５０３は線順次書き込みが可能になるのである。
【００２２】
ＤＡＣ回路５０３は第２メモリ回路５０２からの出力端子５２５―１〜１１５２０を元にデジタル・アナログ変換を行い、データ線２０２−１〜１９２０へアナログ電位を書き込む。ここでＤＡＣ回路５０３は６Ｂｉｔのデジタル・アナログ変換であって、出力端子５２５−ｐ＊６−５〜出力端子５２５−ｐ＊６までの６Ｂｉｔのデータをもとにデータ線２０２−ｐへのアナログ電位に変換する。なお、ｐは１以上１９２０以下の整数である。
【００２３】
図２は順次選択回路５００の回路図である。６４４段のＤ−ＦＦ回路５３０−０〜６４３が直列に接続されてなり、Ｄ−ＦＦ回路５３０−ｎとＤ−ＦＦ回路５３０−ｎ＋１の出力端子がＮＡＮＤ回路５３１−ｎの入力段に接続され、ＮＡＮＤ回路５３１−ｎの出力がインバーター回路５３２−ｎに接続され、インバーター回路５３２−ｎの出力が出力端子５１０−ｋに繋がる。初段のＤ−ＦＦ回路５３０−０の入力端子はスタートパルス信号ＳＰに接続され、終段のＤ−ＦＦ回路５３０−６４３の出力端子は駆動能力を上げるためのバッファを介して終端信号ＥＰに接続される。これらの構成回路は全て＋８Ｖと０Ｖの電源に接続される。スタートパルス信号ＳＰは３５μ秒周期でパルス長５４ｎ秒の矩形波信号であって＋８Ｖ／０Ｖのレベルの信号である。クロック信号ＣＬＫは周期１０８ｎ秒の矩形クロック信号であって＋８Ｖ／０Ｖのレベルの信号である。このように構成することで、出力端子５１０−０→出力端子５１０−１→出力端子５１０−２...と各出力端子が順次５４ｎ秒ずつ選択され、出力端子５１０−６４１が選択された後、ＥＰ信号が１０８ｎ秒選択される。なお、順次選択回路としては本実施例であげたようなＤ−ＦＦ回路を用いた構成の他、Ｓ−ＲＡＭラッチやＲＳ−フリップフロップを用いた構成など、既知のいかなる順次選択回路を用いても差し支えない。また、反転表示を実現するため、双方向転送回路を組み込んでもよい。
【００２４】
図３はＤＡＣ回路５０３の回路図である。ＤＡＣ回路５０３は６Ｂｉｔのデジタル・アナログ変換回路であり、１９２０個のＤＡＣユニット回路５４０−１〜１９２０と基準電位発生源５５０よりなる。基準電位発生源５５０は反転する２つの電位ＶＢとＶＷを与えられ、これを適当な抵抗で分割することで６４個の基準電位Ｖ１〜Ｖ６４を発生する。ここでＶＢとＶＷは互いに極性が反転している０−４ＶのＡＣ電位であり、周期は７０μ秒であってスタートパルス信号ＳＰが選択される直前に反転する。これによってＤＡＣ回路５０３から出力される信号は１Ｈ期間毎に反転する、１Ｈ反転駆動が実現される。ＤＡＣユニット回路５４０−ｐは第２メモリ回路５０２からの出力端子５２５−ｐ＊６−５〜ｐ＊６に接続され、その信号に応じてＶ１〜Ｖ６４の中から一つの電位を選択（デコード）してデータ線２０２−ｐに出力する。これによって６Ｂｉｔのデジタル・アナログ変換がなされる。なお、本実施例では基準電位発生源５５０の出力を直接データ線２０２−ｐに接続する構成をとったが、オペアンプ、ソースフォロアなどのアナログバッファを間にいれる構成にしても差し支えない。また、ＤＡＣ回路として本実施例であげた構成の他に容量を使ったＣ−ＤＡＣや階段波を用いたＰＷＭ変調ＤＡＣ等、既知のあらゆる他方式のＤＡＣと組み合わせて構わない。なお、ｐは１以上１９２０以下の整数である。
【００２５】
図４は第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成である。
【００２６】
単位メモリ回路５２０−ｎは、第１インバーター回路６０１−ｎと、第１伝送ゲート６０２−ｎと、第１蓄積容量６０３−ｎと、第１トランジスター６０４−ｎと、第２インバーター回路６０５−ｎと、第２蓄積容量６０６−ｎと、第２トランジスター６０７−ｎと、第１クロックド・インバーター６０８−ｎと、第３蓄積容量６０９−ｎと、第４蓄積容量６１０−ｎと、を備えている。
【００２７】
第１インバーター回路６０１−ｎには、出力端子５１０−ｋが入力されていて、出力端子５１０−ｋに現れる信号を反転し、反転によって得た信号を出力する。第１伝送ゲートの２つのゲート入力には、出力端子５１０−ｋと、第１インバーター回路６０１−ｎの出力と、が接続されている。そして、第１伝送ゲート６０２−ｎは、出力端子５１０−ｋの選択／非選択に応じて、映像信号配線上に現れるデジタル映像信号Ｄｍを、ノードＡへ伝送するように構成されている。なお、ノードＡは、本実施例では、第１伝送ゲート６０２−ｎの出力と、第１トランジスター６０４−ｎのソースと、第１蓄積容量６０３−ｎの一端と、第４蓄積容量６１０−ｎの一端と、が接続された部分である。
【００２８】
ここで、第４蓄積容量６１０−ｎの他端は、本実施例では接地されている。また、第１トランジスター６０４−ｎのドレインは、基準電位ＶＭに接続されている。そして、第１トランジスター６０４−ｎのゲート入力には、出力端子５１０−ｋ−１が接続されている。なお、出力端子５１０−ｋ−１は、出力端子５１０−ｋの直前に選択される出力端子である。
【００２９】
第１蓄積容量６０３−ｎの他端は、ノードＢに接続されている。ノードＢは、本実施例では、第１蓄積容量６０３−ｎの他端と、第２蓄積容量６０６−ｎの一端と、第２インバーター回路６０５−ｎの入力と、第２トランジスター６０７−ｎのソースと、が接続された部分である。なお、第２蓄積容量６０６−ｎの他端は、出力端子５１０−ｋ−１が接続されている。また、後の説明から明らかになるように、第１蓄積容量６０３−ｎは、「昇圧用容量」として機能する。
【００３０】
第２トランジスター６０７−ｎのゲート入力は出力端子５１０−ｋ−１に接続されていて、第２トランジスター６０７−ｎのドレインは第２インバーター回路６０５−ｎの出力に接続されている。つまり、この構成によれば、出力端子５１０−ｋ−１が選択される場合に、第２トランジスター６０７−ｎは第２インバーター回路６０５―ｎの入力と出力とを短絡することになる。
【００３１】
なお、第２インバーター回路６０５−ｎと、第２トランジスター６０７−ｎのドレインと、が互いに接続された部分は、さらに第１クロックド・インバーター６０８−ｎの入力に接続されている。そして本実施例では、これら第２インバーター回路６０５−ｎの出力と、第２トランジスター６０７−ｎのドレインと、第１クロックド・インバーター６０８−ｎと、が接続された部分がノードＣである。
【００３２】
第１クロックド・インバーター６０８−ｎは、出力端子５１０−ｋの選択／非選択に応じて、第２インバーター回路６０５−ｎの出力に現れる信号を反転し、その反転によって得た信号をノードＤに供給する。ここで、ノードＤは、本実施例では、第１クロックド・インバーター６０８−ｎの出力と、第３蓄積容量６０９−ｎの一端と、単位メモリ回路５２１−ｎにおける第２クロックド・インバーター６１１−ｎの入力と、が接続された部分である。なお、第３蓄積容量６０９−ｎの他端は本実施例では接地されている。
【００３３】
単位メモリ５２１−ｎは、第３インバーター回路６１４−ｎと、第２クロックド・インバーター６１１−ｎと、第５蓄積容量６１２−ｎと、第４インバーター回路６１３−ｎと、を備えている。
【００３４】
第２クロックド・インバーター６１１−ｎは、終端信号ＥＰに応じて、ノードＤ上に現れた信号を反転し、その反転によって得た信号をノードＥに供給するように構成されている。ここで、ノードＥは、本実施例では、第２クロックド・インバーター６１１−ｎの出力と、第５蓄積容量６１２−ｎの一端と、第４インバーター回路６１３−ｎの入力と、が接続された部分である。なお、第５蓄積容量の他端は本実施例では接地されている。
【００３５】
ここで、第３インバーター回路６１４−ｎは、終端信号ＥＰを反転し、その反転によって得た信号を第２クロックド・インバーター６１１−ｎの負のクロック端子（ゲート入力の一つ）に供給する。なお、第２クロックド・インバーター６１１−ｎの正のクロック端子には、終端信号ＥＰが供給されている。
【００３６】
第４インバーター回路６１３−ｎは、ノードＥに現れた信号を反転して、反転した信号を出力端子５２５−ｎに供給するように構成されている。
【００３７】
このような構成を有する単位メモリ回路５２０−ｎと単位メモリ回路５２１−ｎとは、以下のように動作する。
【００３８】
まず、出力端子５１０−ｋ−１（第１出力端子）が選択される（＝Ｈｉｇｈ電位となる）と、第１トランジスター６０４−ｎ及び第２トランジスター６０７−ｎがＯＮし、ノードＡ（第２のノード）には電位ＶＭ（第２基準電位）が充電される。なお、ここでｋ＝１〜６４０であって、ｎ＝（ｋ−１）＊１８＋ｍ＋１、ｍ＝０〜１７であり、一つの出力端子５１０−ｋに対して１８個の単位メモリが同時に動作する。ｍ＝０〜１７は外部から入力される１８本のデジタル映像信号Ｄｍ（０〜１７）に対応しており、同時に選択される各単位メモリはそれぞれ接続されるデジタル映像信号が異なる。ここで電位ＶＭは映像信号Ｄ０〜Ｄ１７のデータＨｉｇｈ時の電位（＝３Ｖ）とデータＬｏｗ時の電位（＝０Ｖ）の間のいずれかの電位が充電される。本実施例ではＶＭ＝０Ｖとする。また、第２インバーター回路６０５−ｎの入力端子と出力端子が第２トランジスター６０７−ｎによって短絡されるから、ノードＢ（第１のノード）には第２インバーター回路６０５−ｎの反転閾電圧（Ｖｔ、第１基準電位）が充電される。ここで反転閾電圧（Ｖｔ）はインバーターの入力端子と出力端子を短絡させた時の出力電圧であって、Ｖｔより低い電圧を入力すればインバーターはＨｉｇｈ電位を、Ｖｔより高い電圧を入力すればインバーターはＬｏｗ電位を出力する閾値電圧である。本実施例では第２インバーター回路６０５−ｎ、第１クロックド・インバーター６０８−ｎの電源電圧は＋８Ｖ、０Ｖであって反転閾電圧Ｖｔ＝４Ｖとする。なお、この時、隣接する単位メモリ回路５２０−ｎ−１では後述する書き込み動作が同時に行われている。
【００３９】
次にＣＬＫ信号が反転して順次選択回路５００が動作し、出力端子５１０−ｋ（第２出力端子）が選択され（＝ＨＩＧＨ、＋８Ｖ）、出力端子５１０−ｋ−１は非選択（＝ＬＯＷ、０Ｖ）となって第１トランジスター６０４−ｎ及び第２トランジスター６０７−ｎがＯＦＦする。ここで順次選択回路５００及び第１インバーター回路６０１−ｎの電源は＋８Ｖと０Ｖであって、ゆえに出力端子５１０−ｋは＋８Ｖ、第１インバーター回路６０１−ｎの出力は０Ｖである。このとき、第２蓄積容量６０６−ｎの容量結合と第２トランジスター６０７−ｎのゲート・ドレイン間フィードスルーによってノードＢの電位は電位Ｖｔから下がることになる。本実施例では第２蓄積容量６０６−ｎの容量を１２０ｆＦ、第２トランジスター６０７−ｎのゲート・ドレイン間フィードスルー実効容量を１０ｆＦ、第１蓄積容量６０３−ｎの容量を８９０ｆＦ、第２インバーター回路６０５−ｎの入力容量を２０ｆＦとするので、ノードＢの電位は電位Ｖｔから１Ｖ下がり、３．０Ｖとなる。このとき、出力端子５１０−ｋが＋８Ｖ、第１インバーター回路６０１−ｎの出力が０Ｖであるので第１伝送ゲート６０２−ｎはゲート開となり、この結果、映像信号配線と、ノードＡとが電気的に接続されるので、映像信号配線上のデジタル映像信号Ｄｍ（ｍ＝０〜１７）の電位が第１蓄積容量６０３−ｎの一端であるノードＡに充電される。すなわちノードＡは＋３Ｖまたは０Ｖとなる。ノードＡが３Ｖになった場合はノードＢは第１蓄積容量６０３−ｎ（容量は１ｐＦとする）との容量結合によって電位が２．６Ｖ上昇し、５．６Ｖとなる。ここで第２インバーター回路６０５−ｎの反転閾電圧Ｖｔは４Ｖであるから、入力電位は十分これより大きく、従って第２インバーター回路６０５−ｎはほぼ０ＶをノードＣに出力し、第１クロックド・インバーター６０８−ｎによって第３蓄積容量６０９−ｎの一端に接続されたノードＤには８Ｖが出力される。一方、デジタル映像信号ＤｍからノードＡに充電された電位が０Ｖとなった場合はノードＡの電位は変動していないからノードＢの電位は３．０Ｖのままであって、反転閾電圧Ｖｔ（４Ｖ）より小さいから第２インバーター回路６０５−ｎは約８ＶをノードＣに出力し、第１クロックド・インバーター６０８−ｎによってノードＤには０Ｖが出力される。このようにして、出力端子５１０−ｋが選択されたタイミングで第３蓄積容量６０９−ｎには０−３Ｖ電位のデジタル映像信号Ｄｍが０−８Ｖに増幅して書き込まれることになるのである。
【００４０】
次にさらにＣＬＫ信号が反転して順次選択回路５００が動作し、出力端子５１０−ｋ及び出力端子５１０−ｋ−１がともに非選択（＝ＬＯＷ）となると、第１伝送ゲート６０２−ｎはゲート閉となるが、ノードＡの電位は第４蓄積容量６１０−ｎ（容量は１００ｆＦ）によって次に出力端子５１０−ｋ−１が選択される約３０μ秒後まで保持され、ノードＢ／ノードＣ／ノードＤの電位変動もほとんどなく保持される。すなわち、第１メモリ回路５０１として動作するのである。
【００４１】
順次選択回路５００が動作を続け、出力端子５１０−６４１まで選択を終えると、次にＥＰ信号が選択（８Ｖ）される。すると第３インバーター回路６１４−ｎはＬｏｗ（０Ｖ）を出力し、第２クロックド・インバーター６１１−ｎが出力を開始する。このとき、第２メモリ回路の単位メモリ回路５２１−１〜１１５２２０全ての第２クロックド・インバーター６１１−１〜１１５２２０が同時に動作する。
【００４２】
ここで第３インバーター回路６１４−ｎおよび第２クロックド・インバーター６１１−ｎの電源電圧は＋８Ｖと０Ｖである。すなわち、ノードＤが電位０Ｖなら＋８Ｖを、ノードＤが電位＋８Ｖなら０Ｖをそれぞれ第５蓄積容量６１２−ｎの一端に接続されているノードＥへ出力する。第５蓄積容量６１２−ｎの他端は０Ｖ電源に接続される。約１００ｎ秒後にＥＰ信号が非選択になると第２クロックド・インバーター６１１−ｎは非動作となる。第２クロックド・インバーター６１１−ｎのリーク電流が１ｎＡ以下、第５蓄積容量６１２−ｎの容量を１ｐＦとすればノードＥの電位変動は次にＥＰ信号が選択するまでの期間ではせいぜい３５ｍＶであるから、次のＥＰ信号選択期間までの間、ノードＥの電位は保持されることになる。この間、第４インバーター回路６１３−ｎ（電源電位は８Ｖ／０Ｖ）によってノードＥが＋８Ｖなら０Ｖ、ノードＥが０Ｖなら＋８Ｖをそれぞれ出力端子５２５−ｎに出力している。すなわち、第２メモリ回路５０２として動作するのである。出力端子５２５−ｎの電位はそのままＤＡＣ回路５０３へ接続されるので、ＤＡＣ回路５０３ではＥＰ信号選択から次選択の間、すなわち走査線選択期間の間、入力電位が０／８Ｖで保持される。この間に全てのデータ線２０２−１〜１９２０へ単位メモリ回路５２１―ｎの出力（＝出力端子５２５−ｎ電位）に従ってデジタル・アナログ変換した結果を同時に書き込めばよい（線順次書き込み）。
【００４３】
本実施例のようにデータ線駆動回路３０２を構成することで素子数の多いスタティック型ＲＡＭ構成では無く、ダイナミック型ＲＡＭ構成でメモリ回路を構成できるため、より高精細な液晶表示装置を実現可能である。また、デジタル映像信号Ｄｍの電位振幅を低く（０〜３Ｖ）できるので消費電力を低減できる一方、第２メモリ回路５０２からの出力電位振幅は高い（０〜８Ｖ）ので閾値の高いポリシリコン薄膜トランジスターを用いて構成したＤＡＣ回路５０３の精度が低下することが無い。
【００４４】
なお、本実施例では第１インバーター回路６０１−ｎ、第３インバーター回路６１４−ｎを各単位メモリ回路５２０−ｎ、５２１−ｎ内に配置しているが、２個以上の単位メモリ回路に１つの配置としても良い。第１インバーター回路６０１−ｎでは最大６個の単位メモリ回路、第３インバーター回路６１４−ｎでは全ての単位メモリ回路で一つのインバーターに統合可能である。
【００４５】
また、別の構成例として、図５に示す例を説明する。図５の単位メモリ回路５２０−ｎは、第１伝送ゲート６０２−ｎに代えて、トランジスター６０２’−ｎを備えている。一方で、第１インバーター回路６０１−ｎと、第２蓄積容量６０６−ｎと、第４蓄積容量６１０−ｎと、第１クロックド・インバーター６０８−ｎとは、本変形例の単位メモリ回路５２０−ｎから省かれている。さらに、本変形例では、第１トランジスター６０４−ｎのソースに接続されたＶＭの電位は、１．５Ｖに設定されている。
【００４６】
トランジスター６０２’−ｎのゲート入力には、出力端子５１０−ｋが接続されている。また、トランジスター６０２’−ｎのソースには映像信号配線が接続されている。そして、トランジスター６０２’−ｎは、出力端子５１０−ｋの選択／非選択に応じて、映像信号配線上のデジタル映像信号Ｄｍをドレインへ出力するように構成されている。
【００４７】
本変形例のノードＡは、トランジスター６０２’−ｎのドレインと、第１トランジスター６０４−ｎのドレインと、第１蓄積容量６０３−ｎの一端と、が接続された部分である。また本変形例のノードＢは、第１蓄積容量６０３−ｎの他端と、第１インバーター回路６０５−ｎの入力と、第２トランジスター６０７−ｎのソースと、が接続された部分である。また、本変形例のノードＤは、第１インバーター回路６０５−ｎの出力と、第２トランジスター６０７−ｎのドレインと、第３蓄積容量６０９−ｎの一端と、第２クロックド・インバーター６１１−ｎの入力と、が接続された部分である。実施例１におけるノードＣは、本変形例では定義しない。
【００４８】
このような構成を有する単位メモリ回路５２０−ｎの動作は以下の通りである。
【００４９】
出力端子５１０−ｋ−１が選択（＝Ｈｉｇｈ）でノードＢにまず４．０Ｖが書き込まれた後、出力端子５１０−ｋ−１が非選択（＝ＬＯＷ）となったタイミングでノードＢの電位は第２インバーター回路６０５−ｎのフィードスルーによって３．９Ｖと０．１Ｖドロップする。ノードＡに３Ｖが充電されるとノードＢの電位は容量結合によって１．４Ｖ上昇して５．３Ｖに、ノードＡに０Ｖが充電されるとノードＢの電位は１．４Ｖ下降して２．５Ｖになる。前者の場合は反転閾電圧Ｖｔ（４Ｖ）より高いので第２インバーター回路６０５−ｎは約０ＶをノードＣに出力するので第１クロックド・インバーター６０８−ｎは８ＶをノードＤに出力し、後者の場合は反転閾電圧Ｖｔ（４Ｖ）より低いので第２インバーター回路６０５−ｎは約８ＶをノードＣに出力するので第１クロックド・インバーター６０８−ｎは０ＶをノードＤに出力する。すなわち、ノードＡに３Ｖが充電されるとノードＤは８Ｖ、ノードＡに０Ｖが充電されるとノードＤは０Ｖとなり、同様に第１メモリ回路として動作する。
【００５０】
このような構成をとると第２蓄積容量６０６−ｎがなくなる分、素子数を削減できる一方で１．５Ｖの電源配線が１本増えることになる。どちらを選択するかは回路面積等を勘案して決めればよい。また、ノードＡに繋がる第４蓄積容量６１０−ｎは伝送ゲート６０２−ｎのリーク電流及び各種配線交差・平行容量によるノイズによって誤動作を起こすことを防止するものであって、リークや交差・平行容量が少ない場合は不要である。同様に第１クロックド・インバーター６０８−ｎは必ずしも必須ではなく、伝送ゲート６０２−ｎ、第１トランジスター６０４−ｎ及び第２トランジスター６０７−ｎのリーク電流が十分に小さければ削除しても構わない。また、クロックド・インバーターではなく、通常のインバーターで構成しても良い。このようにして回路を簡素化した構成例を図５にのせる。
【００５１】
図６は図１のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１の構成図である。アクティブマトリクス基板１０１上には  ４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行に配置されている。容量線（２０３―１〜４８０）は相互に短絡され、対向導通部（３３０）に接続され、電源回路３０４から適切な共通電位を与えられる。
【００５２】
走査線（２０１−１〜４８０）は走査線駆動回路３０１に接続されて駆動信号を与えられる。また、データ線（２０２−１〜１９２０）はデータ線駆動回路３０２に接続されて映像信号を与えられる。走査線駆動回路３０１、データ線駆動回路３０２は電源回路３０４および信号回路３０５に接続され、必要な信号（例えばSP,CLK信号）と必要な電位（例えば＋８、＋３、０VDC電源）を供給される。データ線駆動回路３０２は信号入力端子３２０からデジタル映像信号Ｄ０〜Ｄ１７を与えられる。また信号回路３０５および電源回路３０４も必要な信号（マスタークロック、ＳＹＮＣ信号など）および電源電位（例えば＋２Ｖ）を与えられる。
【００５３】
走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５はアクティブマトリクス基板の一部を構成するガラス基板上に能動素子としてのポリシリコン薄膜トランジスターを集積することで形成されており、後述する画素スイッチング素子（４０１−ｎ−ｍ）と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。
【００５４】
図７は図６の点線３１０部で示す画素表示領域中のｍ番目のデータ線（２０２−ｍ）とｎ番目の走査線（２０１−ｎ）の交差部付近の回路図である。走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）及び同一電位に短絡される電極は容量線（２０３−ｎ）と補助容量コンデンサー（４０３−ｎ−ｍ）を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向基板電極９３０（コモン電極）とやはりコンデンサーを形成する。
【００５５】
図８は図６のアクティブマトリクス基板を用いた第１の実施例における６ＢｉｔＤＡＣ内蔵透過型ＶＧＡ解像度液晶表示装置の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１（第１の基板）と対向基板９１２（第２の基板）とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０と短絡されるコモン電位が供給されるＩＴＯ膜でなる対向基板電極９３０が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００５６】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。
【００５７】
図９は本実施例での電子機器９９０の具体的な構成を示すブロック図である。液晶表示装置９１０は図８で説明した６ＢｉｔＤＡＣ内蔵ＶＧＡ解像度液晶表示装置であって、電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８および信号入力端子３２０を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路７８２を介して入出力機器７８３からの入力データを取得する。ここで入出力機器７８３とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路７８１は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。
【００５８】
このように構成された電子機器９９０は表示装置が高精細であって、駆動回路や信号回路がアクティブマトリクス基板１０１上に一体形成されているゆえにコストが安い上に信頼性が高い。このため、表示品位の良好で高信頼性の電子機器を安価に提供できるのである。ここで「電子機器」とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００５９】
（実施例２）
図１０は第２の実施例を実現するための第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成であり、第１の実施例の図４に代わるものである。なお、データ線駆動回路３０２の構成、ＤＡＣ回路５０３の回路構成、順次選択回路５００の回路構成は第１の実施例となんら変わりないので説明を省略する。また、図１０中、図４と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００６０】
図１０に示すように、本実施例の単位メモリ回路５２０−ｎには、出力端子５１０−ｋ−１と、出力端子５１０−ｋとに加えて、出力端子５１０−ｋ＋１が接続されている。なお、出力端子５１０−ｋ＋１は、出力端子５１０−ｋの次に選択される出力端子である。
【００６１】
そして、図１０の単位メモリ回路５２０−ｎからは、第４蓄積容量６１０−ｎが省略されている。その代わり、単位メモリ回路５２０−ｎは、第３トランジスター６１５−ｎを備えている。第３トランジスター６１５−ｎのゲート入力は、出力端子５１０−ｋ＋１に接続されている。そして、第３トランジスター６１５−ｎのソースは、本実施例では接地されている。さらに、第３トランジスター６１５―ｎのドレインは、実施例１のノードＢに接続されている。
【００６２】
図１０の構成は第１の実施例における消費電力の問題を解決した回路構成である。すなわち、第１の実施例の構成では出力端子５１０−ｋにおいてノードＢの電位が５．６Ｖもしくは３．０Ｖのまま次に出力端子５１０−ｋ−１が選択されるまでの期間、保持される。第２インバーター回路６０５−ｎの電源電圧は８Ｖ及び０Ｖであるから、ノードＢの電位が５．６Ｖの時、第２インバーター回路６０５−ｎを構成するｐチャネル型トランジスターのゲート−ソース間電圧は−２．４Ｖであり、ドレイン・ソース間電圧は約−８Ｖである。すなわち、第２インバーター回路６０５−ｎを構成するｐチャネル型トランジスターの閾値Ｖｔｈが−２．４Ｖよりも十分大きい場合、定常的な貫通リーク電流が第２インバーター回路６０５−ｎを流れることになる。同様にノードＢの電位が３．０Ｖの時、第２インバーター回路６０５−ｎを構成するｎチャネル型トランジスターの閾値Ｖｔｈが＋３．０Ｖより十分小さければ定常的な貫通リーク電流が第２インバーター回路６０５−ｎを流れることになる。この貫通電流は動作中の、すなわち選択中の出力端子５１０−ｋに接続された段を除いて全ての段で流れるから、一つの第２インバーター回路６０５−ｎのリーク電流を１００ｎＡとしても全体では約１．１ｍＡとなって無視し得ない数字となる。
【００６３】
そこで本実施例では第３トランジスター６１５−ｎを追加し、ソース電極に０Ｖ電源、ドレイン電極をノードＢに接続し、さらに出力端子５１０−ｋ＋１をゲート電極に接続する。第３トランジスター６１５−ｎはｎチャネル型のトランジスターである。このような構成により、順次選択回路５００により出力端子５１０−ｋが選択され、ノードＤに０−８Ｖの電位を書き込んだ後、ＣＬＫ信号が反転して順次選択回路５００が動作し出力端子５１０−ｋ＋１が選択（８Ｖ）、出力端子５１０−ｋが非選択（０Ｖ）となった時にノードＢに０Ｖを第３トランジスター６１５−ｎによって書き込み、第２インバーター回路６０５−ｎにリーク電流が流れないようにするのである。このとき、ノードＣは８Ｖとなるが、第１クロックド・インバーター６０８−ｎは非動作になっているので、ノードＤの電位は変化しないので第１メモリ回路としての動作に支障は無い。
【００６４】
その他の回路構成等については第１の実施例と基本的に同じである。本実施例のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１、液晶表示装置９１０、電子機器９９０の構成も第１の実施例と同様であるので省略する。
【００６５】
なお、図１０のような構成であると、第１クロックド・インバーター６０８−ｎを省略することは不可能である。そこで別の実施例として図１１の構成を示す。図１１では第３トランジスター６１５−ｎに代わり、第３クロックド・インバーター６１６−ｎを配置し、入力をノードＤ（本変形例では第３蓄積容量６０９−ｎの一端）に、出力をノードＢに、正クロック端子に出力端子５１０−ｋ＋１に、負クロック端子に第５インバーター回路６１７−ｎの出力につなぎ、第１クロックド・インバーター６０８−ｎ、第４インバーター回路６１３−ｎを省略した構成としている。なお、第５インバーター回路６１７−ｎの入力は出力端子５１０−ｋ＋１に接続され、第５インバーター回路６１７−ｎ及び第３クロックド・インバーター６１６−ｎの電源電圧は＋８Ｖと０Ｖとする。このような構成により、出力端子５１０−ｋ＋１が選択された時、ノードＤの電位が０ＶであればノードＢに＋８Ｖを、ノードＤの電位が＋８ＶであればノードＢに０Ｖを、第３クロックド・インバーター６１６−ｎはそれぞれ書き込むこととなり、ノードＤの電位はそのまま保持され、かつ第２インバーター回路６０５−ｎの貫通リーク電流も抑制される。
【００６６】
（実施例３）
図１２は第３の実施例を実現するための第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成であり、第１の実施例の図４に代わるものである。なお、データ線駆動回路３０２のブロック図、順次選択回路５００の回路図は第１の実施例と基本的に同じなので説明を省略する。また、図１２中、図４と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００６７】
図１２の構成は第１の実施例における消費電力の問題について、第２の実施例とは別の解決法を示したものである。第２の実施例で示した解決方法では新規に出力端子５１０−ｋ＋１からの引き回しが生じるため、配線が複雑になりやすい。そこで本実施例では第２インバーター回路６０５−ｎを第４クロックド・インバーター６１８−ｎに置き換え、正クロック端子を第６インバーター回路６１９−ｎ、負クロック端子を第１ＮＯＲ回路６２０−ｎに接続している。第４クロックド・インバーター６１８−ｎ、第６インバーター回路６１９−ｎ、負クロック第１ＮＯＲ回路６２０−ｎはそれぞれ電源電位として＋８Ｖと０Ｖに接続されており、第６インバーター回路６１９−ｎの入力は第１ＮＯＲ回路６２０−ｎの出力に接続され、第１ＮＯＲ回路６２０−ｎの２つの入力は出力端子５１０−ｋおよび出力端子５１０−ｋ−１にそれぞれ接続される。このような構成をとることで、第４クロックド・インバーター６１８−ｎは出力端子５１０−ｋの選択期間および出力端子５１０−ｋ−１の選択期間のみ動作し、それ以外の期間では動作せず、貫通電流も抑制される。
【００６８】
その他の回路構成等については第１の実施例と基本的に同じである。本実施例のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１、液晶表示装置９１０、電子機器９９０の構成も第１の実施例と同様であるので省略する。
【００６９】
図１３の構成は第３の実施例の別構成例を示すための第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成である。本構成では、第２蓄積容量６０６−ｎと、第２トランジスター６０７−ｎと、を廃している。そのうえで、第４クロックド・インバーター６１８−ｎの入力・出力をともにノードＢ（または第１蓄積容量６０３−ｎの他端）へ接続するとともに、正クロック端子を出力端子５１０−ｋ−１、負クロック端子を第６インバーター回路６１９−ｎの出力へ接続している。第６インバーター回路６１９−ｎの入力は出力端子５１０−ｋ−１へ接続している。ここで第６インバーター回路６１９−ｎの電源電圧は８Ｖ／０Ｖである。なお、本変形例でのノードＢは、第１蓄積容量６０３−ｎの他端と、第１クロックド・インバーター６０８−ｎの入力と、第４クロックド・インバーター６１８−ｎの入力と出力と、が接続された部分である。
【００７０】
本構成では第４クロックド・インバーター６１８−ｎによって反転閾値電圧Ｖｔ（第１基準電位）を書き込み、増幅は第１クロックド・インバーター６０８−ｎで行うようにしている。第４クロックド・インバーター６１８−ｎの反転閾値電圧Ｖｔと第１クロックド・インバーター６０８−ｎの反転閾値電圧Ｖｔ’を電源電位ＶＭに応じて微妙に調整することで容量６０６−ｎを省略できるようにしている。ここでは電源電位ＶＭ＝０、Ｖｔ＝４Ｖ、Ｖｔ’＝４．５Ｖとなるように調整している。第４クロックド・インバーター６１８−ｎは出力端子５１０−ｋ−１が選択されている期間だけ、第１クロックド・インバーター６０８−ｎは出力端子５１０−ｋ−１が選択されている期間だけ、それぞれ動作しているので貫通電流は抑制される。一方で、｜Ｖｔ―Ｖｔ’｜のプロセスばらつきについては比較的シビアであって他実施例よりマージンが少ない。どちらの回路構成を選択するかはこれらの点を勘案して決めればよい。
【００７１】
なお、実施例３では第１インバーター回路６０１−ｎ、第３インバーター回路６１４−ｎ、第６インバーター回路６１９−ｎ、第１ＮＯＲ回路６２０−ｎを各単位メモリ回路５２０−ｎ、５２１−ｎ内に配置しているが、２個以上の単位メモリに１つの配置としても良い。第１インバーター回路６０１−ｎ、第６インバーター回路６１９−ｎ、第１ＮＯＲ回路６２０−ｎでは最大６個の単位メモリ、第３インバーター回路６１４−ｎでは全ての単位メモリを一つのインバーターに統合可能である。
【産業上の利用可能性】
【００７２】
本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１から第３実施例に係るデータ線駆動回路のブロック図。
【図２】本発明の第１から第３実施例に係る順次選択回路の回路図。
【図３】本発明の第１から第３実施例に係るＤＡＣ回路の回路図。
【図４】本発明の第１実施例に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図５】本発明の第１実施例の別実施形態に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図６】本発明の実施例に係るアクティブマトリクス基板の構成図。
【図７】本発明の実施例に係るアクティブマトリクス基板の画素回路図。
【図８】本発明の実施例に係る液晶表示装置の斜視図。
【図９】本発明の電子機器の構成を示すブロック図。
【図１０】本発明の第２実施例に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図１１】本発明の第２実施例の別実施形態に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図１２】本発明の第３実施例に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図１３】本発明の第３実施例の別実施形態に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【符号の説明】
【００７４】
１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、３０２…データ線駆動回路、５０１…第１メモリ回路、５０２…第２メモリ回路、５０３…ＤＡＣ回路、５２０−１〜１１５２０…第１メモリ回路の単位メモリ回路、５２１−１〜１１５２０…第２メモリ回路の単位メモリ回路、５２５−１〜１１５２０…第２メモリ回路の出力端子、４０１…画素スイッチング素子、４０２…画素電極、９１０…液晶表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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