(57)【要約】【課題】出力波形の幅の安定化を実現し、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を可能にする。【解決手段】転送段（…，ｎ，ｎ＋１，…）の各々が、第１の期間でアクティブの電位（転送段１０ｎではＶＤＤ、転送段１０ｎ＋１ではＧＮＤ）を出力するとともに、第１の期間よりも長い第２の期間に亘って非アクティブの電位（転送段１０ｎではＧＮＤ、転送段１０ｎ＋１ではＶＤＤ）を保持して出力する電位保持機能（ラッチ機能）を持つシフトレジスタ回路において、ラッチ回路のラッチ機能を用いるのではなく、第２のスイッチ素子１２，２２の機能によって第２の期間に亘って固定電位である非アクティブの電位（ＧＮＤ／ＶＤＤ）を保持するようにする。【選択図】図１
2008090983.tif 000002
【特許請求の範囲】
【請求項１】
第１の期間でアクティブの電位を出力するとともに、前記第１の期間よりも長い第２の期間に亘って非アクティブの電位を保持して出力する半導体回路であって、
前記非アクティブの電位を供給する電位供給部と回路出力端との間に接続され、前記第２の期間に導通状態となって前記非アクティブの電位を前記回路出力端に出力するスイッチ素子
を備えたことを特徴とする半導体回路。
【請求項２】
第１の期間でアクティブの電位を出力するとともに、前記第１の期間よりも長い第２の期間に亘って非アクティブの電位を保持して出力する単位回路が縦続接続されてなり、クロック信号に同期してシフト動作を行って前記単位回路の各々からシフトパルスを順に出力するシフトレジスタ回路であって、
前記単位回路は、前記非アクティブの電位を供給する電位供給部と回路出力端との間に接続され、前記第２の期間に導通状態となって前記非アクティブの電位を前記回路出力端に出力するスイッチ素子を有する
ことを特徴とするシフトレジスタ回路。
【請求項３】
前記単位回路は、前記クロック信号が入力されるときに前記スイッチ素子が非導通状態になり、前記シフトパルスの出力後に前記スイッチ素子が導通状態になるように制御する制御回路を有する
ことを特徴とする請求項２記載のシフトレジスタ回路。
【請求項４】
電気光学素子を含む画素が行列状に配置されてなる画素アレイ部と、
第１の期間でアクティブの電位を出力するとともに、前記第１の期間よりも長い第２の期間に亘って非アクティブの電位を保持して出力する単位回路が縦続接続されてなり、クロック信号に同期してシフト動作を行って前記単位回路の各々からシフトパルスを順に出力するシフトレジスタ回路を有し、前記単位回路の各々から出力される前記シフトパルスに同期して前記画素アレイ部の各画素を駆動する駆動回路とを備え、
前記単位回路は、前記非アクティブの電位を供給する電位供給部と回路出力端との間に接続され、前記第２の期間に導通状態となって前記非アクティブの電位を前記回路出力端に出力するスイッチ素子を有する
ことを特徴とする表示装置。
【請求項５】
前記単位回路は、前記クロック信号が入力されるときに前記スイッチ素子が非導通状態になり、前記シフトパルスの出力後に前記スイッチ素子が導通状態になるように制御する制御回路を有する
ことを特徴とする請求項４記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路、シフトレジスタ回路および表示装置に関し、特に絶縁基板上に形成される半導体回路、シフトレジスタ回路および表示装置に関する。
【背景技術】
【０００２】
半導体回路、例えばシフトレジスタ回路として、低消費電力化を図るために、動作の基準となるクロックとして単相クロックを使用し、また電位保持特性の向上を図ったり、例えば低温ポリシリコンのようにトランジスタ特性の良好でないデバイスを用いた場合でも動作を可能にしたりするためにラッチ回路を用いた回路構成のものがある（例えば、特許文献１，２参照）。
【０００３】
また、低温ポリシリコンを用いたトランジスタに限らず、欠陥のあるシリコンを用いたトランジスタでは、静的にトランジスタ特性が変化するだけではなく、動的（過渡的）にトランジスタ特性が変化することが知られている（例えば、非特許文献１参照）。
【０００４】
【特許文献１】特開２００２−１７５０５０号公報
【特許文献２】特開平１０−３０２４９４号公報
【非特許文献１】Hiroyuki Ikeda,“Characterization of Switching Transient Behavior in Polycrystalline-Silicon Thin-Film Transistors,”Japanese Journal of Applied Physics Vol.43,No.2,2004,pp.477-484
【０００５】
図１０に、特許文献１に記載されたシフトレジスタ回路の回路構成を示す。ここでは、図面の簡略化のために、ｎ段目の転送段（単位回路）１０１ｎおよびｎ＋１段目の転送段１０１ｎ＋１のみを示しているが、他の転送段も全く同じ構成となっている。また、具体的な構成の説明については、ｎ段目の転送段１０１ｎを例にとって説明するものとする。
【０００６】
図１０において、先ず、クロック線１０２とｎ段目の転送段１０１ｎとの間には、スイッチ１０３が接続されている。このスイッチ１０３は、後述するクロック選択制御回路による制御によってオン（閉）／オフ（開）動作を行うことにより、クロック線１０２によって伝送される単相の水平転送クロックＨＣＫをｎ段目の転送段１０１ｎに対して選択的に供給する作用をなす。
【０００７】
ｎ段目の転送段１０１ｎは、スイッチ１０３を通して選択的に供給される水平転送クロックＨＣＫをラッチするラッチ回路１０４と、このラッチ回路１０４のラッチパルスを出力するバッファ回路１０５と、前段のラッチパルスＡｉｎと自段のラッチパルスＡｏｕｔとに基づいてスイッチ１０３を制御するクロック選択制御回路、例えばＯＲ回路１０６とを有する回路構成となっている。
【０００８】
図１１に、ラッチ回路１０４の回路構成の一例を示す。図１１に示すように、ラッチ回路１０４は、ｐチャンネルＭＯＳトランジスタＱｐ２０１およびｎチャンネルＭＯＳトランジスタＱｎ２０１からなるＣＭＯＳインバータ２０１と、ｐチャンネルＭＯＳトランジスタＱｐ２０２およびｎチャンネルＭＯＳトランジスタＱｎ２０２からなるＣＭＯＳインバータ２０２とを有し、ＣＭＯＳインバータ２０１の入力端（トランジスタＱｐ２０１，Ｑｎ２０１のゲート共通接続ノード）とＣＭＯＳインバータ２０２の出力端（トランジスタＱｐ２０２，Ｑｎ２０２のドレイン共通接続ノード）とが接続され、ＣＭＯＳインバータ２０２の入力端（トランジスタＱｐ２０２，Ｑｎ２０２のゲート共通接続ノード）とＣＭＯＳインバータ２０１の出力端（トランジスタＱｐ２０１，Ｑｎ２０１のドレイン共通接続ノード）とが接続された構成となっている。
【０００９】
ここで、上記構成のラッチ回路１０４の回路動作について、ラッチ回路１０４の入出力電位の変化を示す図１２のタイミング波形図を用いて説明する。因みに、シフトレジスタ回路は、長い時間低レベル（以下、「“Ｌ”レベル」と記述する）で、短い時間高レベル（以下、「“Ｈ”レベル」と記述する）の出力（もちろん、ロジックによって極性が逆の場合もある）を持つ特有の回路である。
【００１０】
先ず、図１０のスイッチ１０３がＯＦＦ状態にある期間Ａでは、ラッチ回路１０４の入出力電位、即ちＣＭＯＳインバータ２０１の入力端の電位が長い期間“Ｌ”レベル（例えば、ＧＮＤレベル）のために、トランジスタＱｐ２０１，Ｑｎ２０１がそれぞれエンハンスメント化、デプレッション化する。
【００１１】
このとき、ＣＭＯＳインバータ２０２の入力端の電位（ＣＭＯＳインバータ２０１の出力端の電位）が長い期間“Ｈ”レベル（例えば、電源電位ＶＤＤ）のために、トランジスタＱｐ２０２，Ｑｎ２０２がそれぞれデプレッション化、エンハンスメント化する。この状態において、図１０のスイッチ１０３がＯＮ状態になり、転送クロックＨＣＫがラッチ回路１０４に入力されると、ＣＭＯＳインバータ２０１の入力端の電位が、期間Ｂで急峻に立ち上がる。
【００１２】
次に、転送クロックＨＣＫの半周期と同じ短い期間Ｃにおいて、ＣＭＯＳインバータ２０１，２０２の各入力端の電位がそれぞれ“Ｈ”レベル、“Ｌ”レベルになる。ここで、エンハンスメント状態からデプレッション状態に変化する時間が、デプレッション状態からエンハンスメント状態に変化する時間よりも長いために、ラッチ回路１０４内のトランジスタＱｐ２０１，Ｑｎ２０１，Ｑｐ２０２，Ｑｎ２０２がすべてエンハンスメント状態になる。
【００１３】
次に、転送クロックＨＣＫが立ち下がると、ラッチ回路１０４内のトランジスタＱｐ２０１，Ｑｎ２０１，Ｑｐ２０２，Ｑｎ２０２のすべてがエンハンスメント状態にあるために、期間Ｄにおいて、ＣＭＯＳインバータ２０１の入力端の電位（ＣＭＯＳインバータ２０２の出力端の電位）が鈍く（緩やかに）立ち下がる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、トランジスタ特性が動的に（過渡的に）変化すると、転送クロックＨＣＫが立ち下がるタイミングでＣＭＯＳインバータ２０１の入力端の電位が鈍く立ち下がるために、シフトレジスタ回路の出力波形の幅がばらつく。その結果、トランジスタ特性や動作周波数の変化に対するマージンが不足したり、信頼性が低下したり、高速駆動化が困難になったりする。
【００１５】
なお、ここでは、半導体回路としてシフトレジスタ回路を例に挙げて問題点について説明したが、このような問題は、シフトレジスタ回路に限らず、回路動作で電位保持のための回路素子の特性が動的に変化する半導体回路全般に言えることである。
【００１６】
そこで、本発明は、出力波形の幅の安定化を実現し、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を可能にした半導体回路、シフトレジスタ回路および表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明では、第１の期間でアクティブの電位を出力するとともに、前記第１の期間よりも長い第２の期間に亘って非アクティブの電位を保持して出力する半導体回路において、前記非アクティブの電位を供給する電位供給部と回路出力端との間にスイッチ素子を接続し、前記第２の期間に当該スイッチ素子が導通状態となって前記非アクティブの電位を前記回路出力端に出力する構成を採っている。この半導体回路は、シフトレジスタ回路の単位回路（セル／転送段）として用いることができる。また、当該半導体回路を単位回路として用いたシフトレジスタ回路は、電気光学素子を含む画素が行列状に配置されてなる画素アレイ部を有する表示装置において、前記画素アレイ部の各画素の駆動を行う駆動回路を構成するシフトレジスタ回路として用いることができる。
【００１８】
上記構成の半導体回路、シフトレジスタ回路または表示装置において、第２の期間に亘って非アクティブの電位を保持して出力する手段として、ラッチ回路ではなく、前記非アクティブの電位を供給する電位供給部と、当該電位供給部と回路出力端との間に接続されたスイッチ素子とを用いることで、ラッチ回路の過渡的なトランジスタ特性の変化の影響がなくなる。
【発明の効果】
【００１９】
本発明によれば、ラッチ回路の過渡的なトランジスタ特性の変化の影響がなくなることにより、出力波形の幅の安定化を実現できるために、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体回路、例えばシフトレジスタ回路の構成例を示すブロック図である。本実施形態に係るシフトレジスタ回路は、絶縁基板上に形成される例えばポリシリコンを用いた回路構成を採る。
【００２２】
ここでは、図面の簡略化のために、複数の単位回路（セル）（以下、「転送段」と記述する）が縦続接続されてなるシフトレジスタ回路において、ｎ段目の転送段１０ｎおよびｎ＋１段目の転送段１０ｎ＋１を代表して示している。
【００２３】
（ｎ段目の転送段）
ｎ段目の転送段１０ｎは、第１，第２のスイッチ素子１１，１２、ＯＲ回路１３、インバータ１４およびバッファ回路１５を有する構成となっている。
【００２４】
第１のスイッチ素子１１は、単相の転送クロックＨＣＫを供給するクロック供給線２０に一端が接続されている。第２のスイッチ素子１２は、一端が接地電位ＧＮＤを供給する電位供給部に接続され、他端が第１のスイッチ素子１１の他端に接続されるとともに、転送段１０ｎの回路出力端である出力ノードＮａに接続されている。第１，第２のスイッチ素子１１，１２としては、例えばトランジスタを用いることができる。
【００２５】
ＯＲ回路１３（制御回路）は、自段の入力パルス（前段の出力パルス）Ａｉｎと、出力ノードＮａに得られる自段の出力パルスＡｏｕｔとを２入力とする。ＯＲ回路１３の出力パルスは、第１のスイッチ素子１１をＯＮ（導通）／ＯＦＦ（非導通）制御する制御パルスとして第１のスイッチ素子１１に供給されるとともに、第２のスイッチ素子１２をＯＮ／ＯＦＦ制御する制御パルスとしてインバータ１４を介して第２のスイッチ素子１２に供給される。
【００２６】
これにより、第１のスイッチ素子１１と第２のスイッチ素子１２とは相補的な動作を行う。すなわち、第１のスイッチ素子１１がＯＮ状態のとき、第２のスイッチ素子１２がＯＦＦ状態になり、第１のスイッチ素子１１がＯＦＦ状態のとき、第２のスイッチ素子１２がＯＮ状態になる。
【００２７】
出力ノードＮａに得られる出力パルスＡｏｕｔは、次段の転送段１０ｎ＋１に入力パルスＢｉｎとして供給されるとともに、バッファ１５を介して自段のシフトパルスとして出力される。
【００２８】
（ｎ＋１段目の転送段）
ｎ＋１段目の転送段１０ｎ＋１は、第１，第２のスイッチ素子２１，２２、ＯＲ回路２３、インバータ２４およびバッファ回路２５に加えて、インバータ２６を有する構成となっている。
【００２９】
第１のスイッチ素子２１は、クロック供給線２０に一端が接続されている。第２のスイッチ素子２２は、一端が電源電位ＶＤＤを供給する電位供給部に接続され、他端が第１のスイッチ素子２１の他端に接続されるとともに、インバータ２６を介して転送段１０ｎ＋１の回路出力端である出力ノードＮｂに接続されている。第１，第２のスイッチ素子２１，２２としては、例えばトランジスタを用いることができる。
【００３０】
ＯＲ回路（制御回路）２３は、自段の入力パルスＢｉｎ（前段の出力パルスＡｏｕｔ）と、出力ノードＮｂに得られる自段の出力パルスＢｏｕｔとを２入力とする。ＯＲ回路２３の出力パルスは、第１のスイッチ素子２１をＯＮ／ＯＦＦ（非導通）制御する制御パルスとして第１のスイッチ素子２１に供給されるとともに、第２のスイッチ素子２２をＯＮ／ＯＦＦ制御する制御パルスとしてインバータ２４を介して第２のスイッチ素子２２に供給される。
【００３１】
第１のスイッチ素子２１と第２のスイッチ素子２２とは、第１のスイッチ素子１１および第２のスイッチ素子１２と同様に相補的な動作を行う。これらスイッチ素子２１，２２の各出力は、インバータ２６で極性反転されて出力ノードＮｂに自段の出力パルスＢｏｕｔとして得られ、次段の転送段１０ｎ＋２に入力パルスとして供給されるとともに、バッファ２５を介して自段のシフトパルスとして出力される。
【００３２】
次に、上記構成の第１実施形態に係るシフトレジスタ回路の回路動作について、図２のタイミング波形図を用いて説明する。なお、図２のタイミング波形図に示すように、出力パルスＡｏｕｔ，Ｂｏｕｔは、転送クロックＨＣＫに対して第１のスイッチ素子１１，２１を通る分だけ若干遅れが生じることになる。
【００３３】
先ず、転送クロックＨＣＫの“Ｌ”レベルの期間Ａにおいて、ｎ段目の転送段１０ｎに“Ｈ”レベルの入力パルスＡｉｎが前段ｎ−１の転送段から入力されると、ＯＲ回路１３の出力Ｌ３１が“Ｈ”レベルの状態になる。これにより、第１のスイッチ素子１１がＯＮ状態になる。また、第２のスイッチ素子１２がインバータ１４の反転出力ＸＬ３１によってＯＦＦ状態になる。その結果、出力ノードＮａが転送クロックＨＣＫのみの影響を受ける。
【００３４】
次に、転送クロックＨＣＫが“Ｈ”レベルになる期間Ｂに入ると、出力ノードＮａが転送クロックＨＣＫのみの影響を受けることから、自段の出力パルスＡｏｕｔが“Ｈ”レベルになり、続いて、転送クロックＨＣＫが“Ｌ”レベルになる期間Ｃに入ると、出力パルスＡｏｕｔも“Ｌ”レベルになる。
【００３５】
このとき、自段の入力パルスＡｉｎが“Ｌ”レベルで、かつ自段の出力パルスＡｏｕｔが“Ｌ”レベルのために、第１のスイッチ素子１１がＯＦＦ状態に、第２のスイッチ素子１２がＯＮ状態になる。第２のスイッチ素子１２がＯＮ状態になることで、出力ノードＮａに接地電位ＧＮＤが供給されるために、出力ノードＮａの電位が“Ｌ”レベルに保持される。
【００３６】
すなわち、出力パルスＡｏｕｔは、第１の期間でアクティブの電位、即ち“Ｈ”レベル電位になるとともに、次の入力パルスＡｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｌ”レベル電位を保持し続ける。
【００３７】
同様に、期間Ｂにおいて、“Ｈ”レベルの入力パルスＢｉｎ（前段の出力パルスＡｏｕｔ）が転送段１０ｎ＋１に入力されると、ＯＲ回路２３の出力Ｌ３５が“Ｈ”レベルの状態になる。これにより、第１のスイッチ素子２１がＯＮ状態になる。また、第２のスイッチ素子２２がインバータ２４の反転出力ＸＬ３５によってＯＦＦ状態になる。その結果、出力ノードＮｂがインバータ２６で極性反転された転送クロックＨＣＫのみの影響を受ける。
【００３８】
次に、転送クロックＨＣＫが“Ｌ”レベルになる期間Ｃに入ると、出力ノードＮｂがインバータ２６で極性反転された転送クロックＨＣＫのみの影響を受けることから、自段の出力パルスＢｏｕｔが“Ｈ”レベルになり、続いて、転送クロックＨＣＫが“Ｈ”レベルになる期間Ｄに入ると、出力パルスＢｏｕｔが“Ｌ”レベルになる。
【００３９】
このとき、自段の入力パルスＢｉｎ（前段の出力パルスＡｏｕｔ）が“Ｌ”レベルで、かつ自段の出力パルスＢｏｕｔが“Ｌ”レベルのために、第１のスイッチ素子２１がＯＦＦ状態に、第２のスイッチ素子２２がＯＮ状態になる。第２のスイッチ素子２２がＯＮ状態になることで、出力ノードＮａには電源電位ＶＤＤがインバータ２６で極性反転されて供給されるために、出力ノードＮｂの電位が“Ｌ”レベルに保持される。
【００４０】
すなわち、出力パルスＢｏｕｔは、次の入力パルスＢｉｎが入力されるまでの長い期間に亘って“Ｌ”レベルを保持し続ける。ただし、出力パルスＢｏｕｔはインバータ２６で極性反転されたパルスであることから、転送段１０ｎと同様に、転送段１０ｎ＋１の極性反転前の出力パルス（インバータ２６の入力パルス）ＸＢｏｕｔでは、第１の期間でアクティブの電位、即ち“Ｌ”レベル電位になるとともに、次の入力パルスＢｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｈ”レベル電位を保持し続ける。
【００４１】
上述したように、転送段（…，ｎ，ｎ＋１，…）の各々が、第１の期間でアクティブの電位（転送段１０ｎではＶＤＤ、転送段１０ｎ＋１ではＧＮＤ）を出力するとともに、第１の期間よりも長い第２の期間に亘って非アクティブの電位（転送段１０ｎではＧＮＤ、転送段１０ｎ＋１ではＶＤＤ）を保持して出力する電位保持機能（ラッチ機能）を持つシフトレジスタ回路において、ラッチ回路のラッチ機能を用いるのではなく、第２のスイッチ素子１２，２２の機能によって第２の期間に亘って固定電位である非アクティブの電位（ＧＮＤ／ＶＤＤ）を保持することにより、ラッチ回路の過渡的なトランジスタ特性の変化の影響がなくなる。
【００４２】
これにより、シフトレジスタ回路の出力波形の幅の安定化を実現できるために、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を図ることができる。しかも、ラッチ回路が不要となることで、転送段１個当たり、トランジスタを４個（図１１を参照）、トータルでシフトレジスタ回路の段数（セル数）×４個だけトランジスタ数を削減できるために、シフトレジスタ回路の回路規模を大幅に縮小できる。
【００４３】
＜変形例＞
図３は、第１実施形態の変形例に係るシフトレジスタ回路の構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００４４】
図３に示すように、本変形例に係るシフトレジスタ回路は、図１に示した第１実施形態に係るシフトレジスタ回路において、非アクティブの電位である接地電位ＧＮＤ（転送段１０ｎの場合）／電源電位ＶＤＤ（転送段１０ｎ＋１の場合）を供給する電位供給部（電源部）に代えて、ラッチ回路１７，２７を用いた構成を採っている。すなわち、第２スイッチ素子１２，２２の各一端がラッチ回路１７，２７の各入出力端に接続されている。
【００４５】
それ以外は、基本的に、第１実施形態に係るシフトレジスタ回路の構成と同じである。すなわち、第２スイッチ素子１２の制御パルスは、第１スイッチ素子１１の制御パルスと逆論理となっている。したがって、第１スイッチ素子１１がＯＮ状態のときに第２スイッチ素子１２がＯＦＦ状態になり、第１スイッチ素子１１がＯＦＦ状態のときに第２スイッチ素子１２がＯＮ状態になる。
【００４６】
同様に、第２スイッチ素子２２の制御パルスは、第１スイッチ素子２１の制御パルスと逆論理となっている。したがって、第１スイッチ素子２１がＯＮ状態のときに第２スイッチ素子２２がＯＦＦ状態になり、第１スイッチ素子２１がＯＦＦ状態のときに第２スイッチ素子２２がＯＮ状態になる。
【００４７】
続いて、上記構成の第１実施形態の変形例に係るシフトレジスタ回路の回路動作について、図２のタイミング波形図を用いて説明する。
【００４８】
先ず、期間Ａにおいて、転送クロックＨＣＫが“Ｌ”レベルになり、かつｎ段目の転送段１０ｎに“Ｈ”レベルの入力パルスＡｉｎが前段ｎ−１の転送段から入力されると、ＯＲ回路１３の出力が“Ｈ”レベルの状態になる。これにより、第１のスイッチ素子１１がＯＮ状態になる。また、第２のスイッチ素子１２がＯＦＦ状態になる。その結果、出力ノードＮａが転送クロックＨＣＫのみの影響を受ける。
【００４９】
次に、期間Ｂにおいて、転送クロックＨＣＫが“Ｈ”レベルになると、出力ノードＮａが転送クロックＨＣＫのみの影響を受けることから、自段の出力パルスＡｏｕｔが“Ｈ”レベルになる。続いて、期間Ｃにおいて、転送クロックＨＣＫが“Ｌ”レベルになると、出力パルスＡｏｕｔも“Ｌ”レベルになる。
【００５０】
ここで、第２のスイッチ素子１２のＯＮ／ＯＦＦ動作は、第１のスイッチ素子１１と逆のために、自段の出力パルスＡｏｕｔが“Ｈ”レベルの出力期間では第２のスイッチ素子１２がＯＦＦ状態になっている。したがって、出力パルスＡｏｕｔはラッチ回路１７の動的な特性変化の影響を受けない。そして、出力パルスＡｏｕｔが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＯＲ回路１３やインバータ１４での遅延分だけ遅れて第２のスイッチ素子１２がＯＮ状態になる。
【００５１】
第２のスイッチ素子１２がＯＮ状態になることで、ラッチ回路１７の入出力端が第１のスイッチ素子１１の他端（出力ノードＮａ）と接続され、当該他端の電位である“Ｌ”レベルがラッチ回路１７にラッチされると同時に、出力ノードＮａの電位が“Ｌ”レベルに保持される。
【００５２】
すなわち、出力パルスＡｏｕｔは、第１の期間でアクティブの電位、即ち“Ｈ”レベル電位になるとともに、次の入力パルスＡｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｌ”レベル電位を保持し続ける。
【００５３】
同様に、期間Ｂにおいて、“Ｈ”レベルの入力パルスＢｉｎ（前段の出力パルスＡｏｕｔ）が転送段１０ｎ＋１に入力されると、ＯＲ回路２３の出力が“Ｈ”レベルの状態になる。これにより、第１のスイッチ素子２１がＯＮ状態になる。また、第２のスイッチ素子２２がＯＦＦ状態になる。その結果、出力ノードＮｂがインバータ２６で極性反転された転送クロックＨＣＫのみの影響を受ける。
【００５４】
次に、期間Ｃにおいて、転送クロックＨＣＫが“Ｌ”レベルになると、出力ノードＮｂがインバータ２６で極性反転された転送クロックＨＣＫのみの影響を受けることから、自段の出力パルスＢｏｕｔが“Ｈ”レベルになる。続いて、期間Ｄにおいて、転送クロックＨＣＫが“Ｈ”レベルになると、出力パルスＢｏｕｔが“Ｌ”レベルになる。
【００５５】
ここで、第２のスイッチ素子２２のＯＮ／ＯＦＦ動作は、第１のスイッチ素子２１と逆のために、自段の出力パルスＢｏｕｔが“Ｈ”レベルの出力期間では第２のスイッチ素子２２がＯＦＦ状態になっている。したがって、出力パルスＢｏｕｔはラッチ回路２７の動的な特性変化の影響を受けない。そして、出力パルスＢｏｕｔが“Ｈ”レベルから“Ｌ”レベルに遷移すると、ＯＲ回路２３やインバータ２４での遅延分だけ遅れて第２のスイッチ素子２２がＯＮ状態になる。
【００５６】
第２のスイッチ素子２２がＯＮ状態になることで、ラッチ回路２７の入出力端が第１のスイッチ素子２１の他端と接続され、当該他端の電位である“Ｈ”レベルがラッチ回路１７にラッチされると同時に、出力ノードＮｂの電位が“Ｌ”レベルに保持される。
【００５７】
すなわち、出力パルスＢｏｕｔは、次の入力パルスＢｉｎが入力されるまでの長い期間に亘って“Ｌ”レベルを保持し続ける。転送段１０ｎ＋１の極性反転前の出力パルスＸＢｏｕｔでは、第１の期間でアクティブの電位、即ち“Ｌ”レベル電位になるとともに、次の入力パルスＢｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｈ”レベル電位を保持し続ける。
【００５８】
上述したように、非アクティブの電位である電源電位ＶＤＤ／接地電位ＧＮＤを供給する電位供給部に代えてラッチ回路１７，２７を用いた構成を採った場合であっても、これらラッチ回路１７，２７は第２のスイッチ１２，２２の作用によって接地電位ＧＮＤ／電源電位ＶＤＤをラッチする期間だけ動作することになり、従来技術のように、ラッチ回路１７，２７を構成するトランジスタ（図１１を参照）がすべてエンハンスメント状態になることがないために、ラッチ回路１７，２７の過渡的なトランジスタ特性の変化の影響を受けない。これにより、第１実施形態の場合におけるトランジスタ数の削減の効果は得られないものの、シフトレジスタ回路の出力波形の幅の安定化を実現できるために、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を図ることができる。
【００５９】
［第２実施形態］
図４は、本発明の第２実施形態に係る半導体回路、例えばトライステートインバータを用いたシフトレジスタ回路の構成例を示すブロック図である。本実施形態に係るシフトレジスタ回路も、絶縁基板上に形成される例えばポリシリコンを用いた回路構成を採る。
【００６０】
ここでは、図面の簡略化のために、複数の転送段（単位回路／セル）が縦続接続されてなるシフトレジスタ回路において、ｎ段目の転送段３０ｎおよびｎ＋１段目の転送段３０ｎ＋１を代表して示している。
【００６１】
（ｎ段目の転送段）
ｎ段目の転送段３０ｎは、トライステートインバータ３１、スイッチ素子３２、制御パルス生成回路３３およびインバータ３４，３５を有する構成となっている。
【００６２】
トライステートインバータ３１は、ｐチャンネルトランジスタ３１１、ｎチャンネルトランジスタ３１２およびインバータ３１３からなり、クロック供給線４０によって供給される単相のシフトクロックＣＰに同期して動作し、自段の入力パルス（前段の出力パルス）Ａｉｎを極性反転して自段の出力パルスＡｏｕｔとする。この出力パルスＡｏｕｔは、次段の転送段３０ｎ＋１にその入力パルスＢｉｎとして供給されるとともに、インバータ３４，３５を介してｎ段目のシフトパルスとして出力される。
【００６３】
スイッチ素子３２は、一端が電源電位ＶＤＤを供給する電位供給部に接続され、他端が転送段３０ｎの回路出力端である出力ノードＮａに接続されている。スイッチ素子３２としては、例えばトランジスタを用いることができる。制御パルス生成回路（制御回路）３３は、自段の出力パルスＡｏｕｔの極性を反転するインバータ３３１と、このインバータ３３１の出力パルスと自段の入力パルスＡｉｎとを２入力とするＮＯＲ回路３３２とから構成され、スイッチ素子３２をＯＮ／ＯＦＦ制御する制御パルスを生成し、当該制御パルスをスイッチ素子３２に供給する。
【００６４】
（ｎ＋１段目の転送段）
ｎ＋１段目の転送段３０ｎ＋１は、トライステートインバータ４１、スイッチ素子４２、制御パルス生成回路４３およびインバータ４４を有する構成となっている。
【００６５】
トライステートインバータ４１は、ｐチャンネルトランジスタ４１１、ｎチャンネルトランジスタ４１２およびインバータ４１３からなり、クロック供給線４０によって供給される単相のシフトクロックＣＰに同期して動作し、自段の入力パルス（前段の出力パルスＡｏｕｔ）Ｂｉｎを極性反転して自段の出力パルスＢｏｕｔとする。この出力パルスＢｏｕｔは、次段の転送段にその入力パルスとして供給されるとともに、インバータ４４を介してｎ＋１段目のシフトパルスとして出力される。
【００６６】
スイッチ素子４２は、一端が接地電位ＧＮＤを供給する電位供給部に接続され、他端が転送段３０ｎ＋１の回路出力端である出力ノードＮｂに接続されている。スイッチ素子４２としては、例えばトランジスタを用いることができる。制御パルス生成回路（制御回路）４３は、自段の出力パルスＢｏｕｔの極性を反転するインバータ４３１と、このインバータ４３１の出力パルスと自段の入力パルスＢｉｎとを２入力とするＡＮＤ回路４３２とから構成され、スイッチ素子４２をＯＮ／ＯＦＦ制御する制御パルスを生成し、当該制御パルスをスイッチ素子４２に供給する。
【００６７】
次に、上記構成の第２実施形態に係るトライステートインバータを用いたシフトレジスタ回路の回路動作について、図５のタイミング波形図を用いて説明する。なお、図５のタイミング波形図に示すように、出力パルスＡｏｕｔ，Ｂｏｕｔは、シフトクロックＣＰに対してトライステートインバータ３１，４１を通る分だけ若干遅れが生じることになる。
【００６８】
先ず、期間Ａにおいて、トライステートインバータ３１の入力パルスＡｉｎが“Ｈ”レベルになり、かつシフトクロックＣＰが“Ｈ”レベルになると、トライステートインバータ３１のｎチャンネルトランジスタ３１２がＯＮ状態になる。その結果、トライステートインバータ３１の出力パルスＡｏｕｔが“Ｌ”レベルになる。また、入力パルスＡｉｎが“Ｈ”レベルのために、制御パルス生成回路３３の出力Ｌ８２が“Ｌ”レベルになる。これにより、スイッチ素子３２がＯＦＦ状態になるために、出力ノードＮａと電源電位ＶＤＤとの間が遮断される。
【００６９】
次に、期間Ｂにおいて、シフトクロックＣＰが“Ｌ”レベルとなると、転送段３０ｎの出力ノードＮａがフローティング状態となり、転送段３０ｎのトライステートインバータ３１の出力容量や転送段３０ｎ＋１のトライステート４１の入力容量などで出力パルスＡｏｕｔの“Ｌ”レベル電位が保持される。
【００７０】
次に、期間Ｃにおいて、シフトクロックＣＰが“Ｈ”レベルになると、トライステートインバータ３１のｎチャンネルトランジスタ３１２がＯＮ状態になる。その結果、トライステートインバータ３１の出力パルスＡｏｕｔは“Ｌ”レベル電位を保持し続ける。
【００７１】
次に、期間Ｄにおいて、トライステートインバータ３１の入力パルスＡｉｎが“Ｌ”レベルになり、かつシフトクロックＣＰが“Ｌ”レベルになると、トライステートインバータ３１のｐチャンネルトランジスタ３１１がＯＮ状態になる。その結果、トライステートインバータ３１の出力パルスＡｏｕｔが“Ｈ”レベルになる。また、スイッチ素子３２がＯＮ状態になり、出力ノードＮａが電源電位ＶＤＤに接続されるために、出力パルスＡｏｕｔは引き続き“Ｈ”レベルになる。
【００７２】
すなわち、出力パルスＡｏｕｔは、第１の期間でアクティブの電位、即ち“Ｌ”レベル電位になるとともに、次の入力パルスＡｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｈ”レベル電位を保持し続ける。
【００７３】
同様の動作が転送段３０ｎ＋１においても行われる。先ず、期間Ｂにおいて、トライステートインバータ４１の入力パルスＢｉｎ（前段の出力パルスＡｏｕｔ）が“Ｌ”レベルになり、かつシフトクロックＣＰが“Ｌ”レベルになると、トライステートインバータ４１のｐチャンネルトランジスタ４１１がＯＮ状態になる。その結果、トライステートインバータ４１の出力パルスＢｏｕｔが“Ｈ”レベルになる。また、入力パルスＢｉｎが“Ｌ”レベルのために、制御パルス生成回路４３の出力Ｌ８５が“Ｌ”レベルになる。これにより、スイッチ素子４２がＯＦＦ状態になるために、出力ノードＮｂと接地電位ＧＮＤとの間が遮断される。
【００７４】
次に、期間Ｃにおいて、シフトクロックＣＰが“Ｈ”レベルになると、転送段３０ｎ＋１の出力ノードＮｂがフローティング状態となり、転送段３０ｎ＋１のトライステートインバータ４１の出力容量や次段のトライステートの入力容量などで出力パルスＢｏｕｔの“Ｈ”レベル電位が保持される。
【００７５】
次に、期間Ｄにおいて、シフトクロックＣＰが“Ｌ”レベルになると、トライステートインバータ４１のｐチャンネルトランジスタ４１１がＯＮ状態になる。その結果、トライステートインバータ４１の出力パルスＢｏｕｔが“Ｈ”レベル電位を保持し続ける。
【００７６】
次に、期間Ｅにおいて、トライステートインバータ４１の入力パルスＢｉｎが“Ｈ”レベルになり、かつシフトクロックＣＰが“Ｈ”レベルになると、トライステートインバータ４１のｎチャンネルトランジスタ４１２がＯＮ状態になる。その結果、トライステートインバータ４１の出力パルスＢｏｕｔが“Ｌ”レベルになる。また、スイッチ素子４２がＯＮ状態になり、出力ノードＮｂが接地電位ＧＮＤに接続されるために、出力パルスＢｏｕｔは引き続き“Ｌ”レベルになる。
【００７７】
すなわち、出力パルスＢｏｕｔは、第１の期間でアクティブの電位、即ち“Ｈ”レベル電位になるとともに、次の入力パルスＢｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｌ”レベル電位を保持し続ける。
【００７８】
上述したように、トライステートインバータ３１，４１を用いたシフトレジスタ回路においても、次の入力パルスＡｉｎ／Ｂｉｎが入力されるまでの長い期間に亘って非アクティブの電位（転送段３０ｎでは“Ｌ”レベル電位、転送段３０ｎ＋１では“Ｈ”レベル電位）を保持する電位保持機能を実現するのに、ラッチ回路ではなく、電源電位ＶＤＤ／接地電位ＧＮＤを供給する電位供給部とスイッチ素子３２／４２とを用いることにより、ラッチ回路の過渡的なトランジスタ特性の変化の影響がなくなるために、シフトレジスタ回路の出力波形の幅の安定化を実現でき、その結果、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を図ることができる。
【００７９】
＜変形例＞
図６は、第２実施形態の変形例に係るシフトレジスタ回路の構成例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示している。
【００８０】
図６に示すように、本変形例に係るシフトレジスタ回路は、図４に示した第２実施形態に係るシフトレジスタ回路において、非アクティブの電位である電源電位ＶＤＤ（転送段３０ｎの場合）／接地電位ＧＮＤ（転送段３０ｎ＋１の場合）を供給する電位供給部（電源部）に代えて、ラッチ回路３６，４６を用いた構成を採っている。すなわち、スイッチ素子３２，４２の各一端がラッチ回路３６，４６の各入出力端に接続されている。
【００８１】
さらに、制御パルス生成回路３３に代えてバッファ３７を、制御パルス生成回路４３に代えてインバータ４７を用いた構成を採っている。バッファ３７は、トライステートインバータ３１の出力パルスＡｏｕｔをバッファリングしてスイッチ素子３２の制御パルスとする。インバータ４７は、トライステートインバータ４１の出力パルスＢｏｕｔを極性反転してスイッチ素子４２の制御パルスとする。それ以外は、基本的に、第２実施形態に係るシフトレジスタ回路の構成と同じである。
【００８２】
続いて、上記構成の第２実施形態の変形例に係るシフトレジスタ回路の回路動作について、図７のタイミング波形図を用いて説明する。なお、図７のタイミング波形図に示すように、出力パルスＡｏｕｔ，Ｂｏｕｔは、シフトクロックＣＰに対してトライステートインバータ３１，４１を通る分だけ若干遅れが生じることになる。
【００８３】
先ず、期間Ａにおいて、トライステートインバータ３１の入力パルスＡｉｎが“Ｈ”レベルになり、かつシフトクロックＣＰが“Ｈ”レベルになると、トライステートインバータ３１のｎチャンネルトランジスタ３１２がＯＮ状態になる。その結果、トライステートインバータ３１の出力パルスＡｏｕｔが“Ｌ”レベルになる。
【００８４】
また、出力パルスＡｏｕｔが“Ｌ”レベルになることで、バッファ３７の出力も“Ｌ”レベルになるために、スイッチ素子３２がＯＦＦ状態になる。これにより、出力ノードＮａとラッチ回路３６の入出力端との間が遮断されるために、出力パルスＡｏｕｔはラッチ回路３６の動的な特性変化の影響を受けない。
【００８５】
次に、期間Ｂにおいて、シフトクロックＣＰが“Ｌ”レベルとなると、転送段３０ｎの出力ノードＮａがフローティング状態となり、転送段３０ｎのトライステートインバータ３１の出力容量や転送段３０ｎ＋１のトライステート４１の入力容量などで出力パルスＡｏｕｔの“Ｌ”レベル電位が保持される。
【００８６】
次に、期間Ｃにおいて、シフトクロックＣＰが“Ｈ”レベルになると、トライステートインバータ３１のｎチャンネルトランジスタ３１２がＯＮ状態になる。その結果、トライステートインバータ３１の出力パルスＡｏｕｔは“Ｌ”レベル電位を保持し続ける。
【００８７】
次に、期間Ｄにおいて、トライステートインバータ３１の入力パルスＡｉｎが“Ｌ”レベルになり、かつシフトクロックＣＰが“Ｌ”レベルになると、トライステートインバータ３１のｐチャンネルトランジスタ３１１がＯＮ状態になる。その結果、トライステートインバータ３１の出力パルスＡｏｕｔが“Ｈ”レベルになる。
【００８８】
また、出力パルスＡｏｕｔが“Ｈ”レベルになることで、バッファ３７の出力Ｌ６１も“Ｈ”レベルになるために、スイッチ素子３２がＯＮ状態になる。これにより、出力ノードＮａとラッチ回路３６の入出力端との間が接続されるために、ラッチ回路３６が出力パルスＡｏｕｔの“Ｈ”レベルをラッチし、出力パルスＡｏｕｔが引き続き“Ｈ”レベルになる。
【００８９】
すなわち、出力パルスＡｏｕｔは、第１の期間でアクティブの電位、即ち“Ｌ”レベル電位になるとともに、次の入力パルスＡｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｈ”レベル電位を保持し続ける。
【００９０】
同様の動作が転送段３０ｎ＋１においても行われる。先ず、期間Ｂにおいて、トライステートインバータ４１の入力パルスＢｉｎ（前段の出力パルスＡｏｕｔ）が“Ｌ”レベルになり、かつシフトクロックＣＰが“Ｌ”レベルになると、トライステートインバータ４１のｐチャンネルトランジスタ４１１がＯＮ状態になる。その結果、トライステートインバータ４１の出力パルスＢｏｕｔが“Ｈ”レベルになる。
【００９１】
また、出力パルスＢｏｕｔが“Ｈ”レベルになることで、インバータ４７の出力が“Ｌ”レベルになるために、スイッチ素子４２がＯＦＦ状態になる。これにより、出力ノードＮｂとラッチ回路４６の入出力端との間が遮断されるために、出力パルスＢｏｕｔはラッチ回路４６の動的な特性変化の影響を受けない。
【００９２】
次に、期間Ｃにおいて、シフトクロックＣＰが“Ｈ”レベルになると、転送段３０ｎ＋１の出力ノードＮｂがフローティング状態となり、転送段３０ｎ＋１のトライステートインバータ４１の出力容量や次段のトライステートの入力容量などで出力パルスＢｏｕｔの“Ｈ”レベル電位が保持される。
【００９３】
次に、期間Ｄにおいて、シフトクロックＣＰが“Ｌ”レベルになると、トライステートインバータ４１のｐチャンネルトランジスタ４１１がＯＮ状態になる。その結果、トライステートインバータ４１の出力パルスＢｏｕｔが“Ｈ”レベル電位を保持し続ける。
【００９４】
次に、期間Ｅにおいて、トライステートインバータ４１の入力パルスＢｉｎが“Ｈ”レベルになり、かつシフトクロックＣＰが“Ｈ”レベルになると、トライステートインバータ４１のｎチャンネルトランジスタ４１２がＯＮ状態になる。その結果、トライステートインバータ４１の出力パルスＢｏｕｔが“Ｌ”レベルになる。
【００９５】
また、出力パルスＢｏｕｔが“Ｌ”レベルになることで、インバータ４７の出力Ｌ６２が“Ｈ”レベルになるために、スイッチ素子４２がＯＮ状態になる。これにより、出力ノードＮｂとラッチ回路４６の入出力端との間が接続されるために、ラッチ回路４６が出力パルスＢｏｕｔの“Ｌ”レベルをラッチし、出力パルスＢｏｕｔが引き続き“Ｌ”レベルになる。
【００９６】
すなわち、出力パルスＢｏｕｔは、第１の期間でアクティブの電位、即ち“Ｈ”レベル電位になるとともに、次の入力パルスＢｉｎが入力されるまでの長い第２の期間に亘って非アクティブの電位、即ち“Ｌ”レベル電位を保持し続ける。
【００９７】
上述したように、非アクティブの電位である電源電位ＶＤＤ／接地電位ＧＮＤを供給する電位供給部に代えてラッチ回路３６，４６を用いた構成を採った場合であっても、ラッチ回路３６，４６はスイッチ３２，４２の作用によって電源電位ＶＤＤ／接地電位ＧＮＤをラッチする期間だけ動作することになり、従来技術のように、ラッチ回路３６，４６を構成するトランジスタ（図１１を参照）がすべてエンハンスメント状態になることがないために、ラッチ回路３６，４６の過渡的なトランジスタ特性の変化の影響を受けない。これにより、シフトレジスタ回路の出力波形の幅の安定化を実現できるために、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を図ることができる。
【００９８】
なお、上記各実施形態およびその変形例では、出力波形の安定化・電位保持特の性向上などを目的とするスイッチ素子および当該スイッチ素子の制御回路をシフトレジスタ回路に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、シフトレジスタ回路以外にも、回路動作で電位保持のため内部素子の特性が動的に変化する半導体回路全般に対しても適用できる。また、絶縁基板上に形成されるポリシリコンを用いた半導体回路全般、さらにポリシリコンに限らず欠陥のあるシリコンを用いた半導体回路全般に対して適用可能である。
【００９９】
［応用例］
以上説明した第１，第２実施形態またはそれらの変形例に係るシフトレジスタ回路は、液晶表示装置、ＥＬ(electro luminescence) 表示装置など、画素アレイ部の各画素の表示駆動を行う駆動回路が、画素アレイ部と同じ絶縁基板上に形成されてなる平面型（パネル型）表示装置において、駆動回路を構成するシフトレジスタ回路として用いて好適なものである。
【０１００】
図８は、本発明が適用されるアクティブマトリクス型表示装置の構成例を示す概略構成図である。ここでは、一例として、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明するものとする。
【０１０１】
図８において、絶縁基板、例えばガラス基板５１上には、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる画素アレイ部５２と、その周辺駆動回路であるＨドライバ（水平駆動回路）５３、Ｖドライバ（垂直駆動回路）５４、タイミング発生回路（ＴＧ）５５およびバッファ回路５６とが実装されている。
【０１０２】
ガラス基板５１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成され、これら第１，第２の基板間に液晶が封入されることによって表示パネル（液晶パネル）を形成する。
【０１０３】
図９に、画素アレイ部５２の具体的な構成の一例を示す。ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。図９において、画素アレイ部５２には、垂直走査線…，６１ｎ−１，６１ｎ，６１ｎ＋１，…と、データ線（信号線）…，６２ｍ−２，６２ｍ−１，６２ｍ，６２ｍ＋１，…とがマトリクス状に配線され、それらの交叉部分に単位画素６３が配置されている。
【０１０４】
単位画素６３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【０１０５】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査線…，６１ｎ−１，６１ｎ，６１ｎ＋１，…に接続され、ソース電極がデータ線…，６２ｍ−２，６２ｍ−１，６２ｍ，６２ｍ＋１，…に接続されている。液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線６４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線６４との間に接続されている。共通線６４には、対向電極電圧（コモン電圧）Ｖｃｏｍが与えられる。
【０１０６】
垂直走査線…，６１ｎ−１，６１ｎ，６１ｎ＋１，…の各一端は、図８に示すＶドライバ５４の対応する行の各出力端にそれぞれ接続される。Ｖドライバ５４は、例えばシフトレジスタ回路によって構成され、垂直スタートパルスＶＳＴに応答して動作を開始し、垂直転送クロックＶＣＫに同期して順次垂直選択パルスを発生して垂直走査線…，６１ｎ−１，６１ｎ，６１ｎ＋１，…に与えることによって垂直走査を行う。
【０１０７】
データ線…，６２ｍ−２，６２ｍ−１，６２ｍ，６２ｍ＋１，…は、各一端が図８に示すＨドライバ５３の対応する列の各出力端にそれぞれ接続される。Ｈドライバ５３は、例えば図８に示すように、シフトレジスタ回路５３１と、サンプリングラッチ回路（データ信号入力回路）５３２と、線順次化ラッチ回路５３３と、Ｄ（ディジタル）／（アナログ）Ａ変換回路５３５とを有するディジタルインターフェースドライバ構成となっている。
【０１０８】
このＨドライバ５３において、シフトレジスタ回路５３１は、水平スタートパルスＨＳＴに応答してシフト動作を開始し、水平転送クロックＨＣＫに同期して各転送段から順次シフトパルスを出力することによって水平走査を行う。サンプリングラッチ回路５３２は、シフトレジスタ回路５３１から与えられるシフトパルスに応答して、入力される所定ビットのディジタル画像データを点順次にてサンプリングしてラッチする。
【０１０９】
線順次化ラッチ回路５３３は、サンプリングラッチ回路５３２で点順次にてラッチされたディジタル画像データを１ライン単位で再度ラッチすることによって線順次化し、この１ライン分のディジタル画像データを一斉に出力する。Ｄ／Ａ変換回路５３４は例えば基準電圧選択型の回路構成をとり、線順次化ラッチ回路５３３から出力される１ライン分のディジタル画像データをアナログ画像信号に変換して画素アレイ部５２のデータ線…，６２ｍ−２，６２ｍ−１，６２ｍ，６２ｍ＋１，…に与える。
【０１１０】
タイミング発生回路５５は、外部から与えられる水平同期信号ＨＤや垂直同期信号ＶＤ、さらには画素アレイ部５２の水平方向の画素（ドット）数で決まる周波数のドットクロックに基づいて、先述した垂直スタートパルスＶＳＴ、垂直転送クロックＶＣＫ、水平スタートパルスＨＳＴ、水平転送クロックＨＣＫ等の各種のタイミング信号を発生する。
【０１１１】
タイミング発生回路５５で発生される各種のタイミング信号のうち、水平転送クロックＨＣＫは、ドットクロックを２分周することによって得られる単相クロックである。この単相の水平転送クロックＨＣＫは、画素アレイ部５２に対してシフトレジスタ５３１よりもさらに外側に配線されたクロック供給線５７に対して、バッファ回路５６を通して与えられる。クロック供給線５７は、シフトレジスタ回路５３１の転送（シフト）方向に沿って配線され、単相の水平転送クロックＨＣＫをシフトレジスタ回路５３１の各転送段に供給する。
【０１１２】
上記構成のアクティブマトリクス型液晶表示装置において、先述した第１，第２実施形態またはそれらの変形例に係るシフトレジスタ回路は、画素アレイ部５２の各画素６３の表示駆動を行う駆動回路、具体的にはＨドライバ５３のシフトレジスタ回路５３１として用いることができる。これにより、第１，第２実施形態またはそれらの変形例に係るシフトレジスタ回路が、シフトレジスタ回路５３１の出力波形の幅を安定化し、トランジスタ特性や動作周波数の変化に対するマージン拡大、高信頼性化、高速駆動化を実現できることから、液晶表示装置の性能向上に大きく寄与できることになる。
【０１１３】
特に、第１実施形態に係るシフトレジスタ回路の場合は、シフトレジスタ回路５３１の段数（セル数）×４個だけトランジスタ数を削減できるために、シフトレジスタ回路５３１の回路規模を大幅に縮小できるために、表示パネル上の駆動回路部分の省スペース化、具体的には表示パネルの額縁サイズ（画素アレイ部５２の周辺のサイズ）の縮小化を図ることができる利点もある。
【０１１４】
なお、本応用例では、先述した第１，第２実施形態またはそれらの変形例に係るシフトレジスタ回路を、Ｈドライバ５３のシフトレジスタ回路５３１として用いるとしたが、Ｈドライバ５３に限らず、Ｖドライバ５４を構成するシフトレジスタ回路として用いることも可能である。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１実施形態に係るシフトレジスタ回路の構成例を示すブロック図である。
【図２】第１実施形態に係るシフトレジスタ回路の回路動作の説明に供するタイミング波形図である。
【図３】第１実施形態の変形例に係るシフトレジスタ回路の構成例を示すブロック図である。
【図４】本発明の第２実施形態に係るシフトレジスタ回路の構成例を示すブロック図である。
【図５】第２実施形態に係るシフトレジスタ回路の回路動作の説明に供するタイミング波形図である。
【図６】第２実施形態の変形例に係るシフトレジスタ回路の構成例を示すブロック図である。
【図７】第２実施形態の変形例に係るシフトレジスタ回路の回路動作の説明に供するタイミング波形図である。
【図８】本発明が適用されるアクティブマトリクス型表示装置の構成例を示す概略構成図である。
【図９】画素アレイ部の具体的な構成の一例を示す回路図である。
【図１０】従来例に係るシフトレジスタ回路の構成例を示すブロック図である。
【図１１】ラッチ回路の構成の一例を示す回路図である。
【図１２】従来の課題の説明に供するタイミング波形図である。
【符号の説明】
【０１１６】
１０ｎ，１０ｎ＋１，３０ｎ，３０ｎ＋１…シフトレジスタ回路の転送段（単位回路／セル）、１１，１２，２１，２２，３２，４２…スイッチ素子、１３，２３…ＯＲ回路、１７，２７，３６，４６…ラッチ回路、２０，４０…クロック供給線、３１，４１…トライステートインバータ、３３，４３…制御パルス生成回路（制御回路）
【図１】
2008090983.tif 000003
【図２】
2008090983.tif 000004
【図３】
2008090983.tif 000005
【図４】
2008090983.tif 000006
【図５】
2008090983.tif 000007
【図６】
2008090983.tif 000008
【図７】
2008090983.tif 000009
【図８】
2008090983.tif 000010
【図９】
2008090983.tif 000011
【図１０】
2008090983.tif 000012
【図１１】
2008090983.tif 000013
【図１２】
2008090983.tif 000014