(57)【要約】【課題】オーバードライブ処理用のＲＡＭと倍速駆動処理用のＲＡＭとを１つにまとめること。【解決手段】入力データを、ＲＡＭ２０３に現フレームデータとして書き込み、ＲＡＭ２０３に書き込まれた入力データを前フレームデータとして読み出して、現フレームデータと前フレームデータとを、補正回路３０４で加算してオーバードライブ処理する。オーバードライブ処理された補正データ３１８を、現フレーム補正データとしてＲＡＭ２０３に書き込み、ＲＡＭ２０３に書き込まれた補正データを前フレーム補正データとして読み出して、倍速駆動処理を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力データと、前記入力データを処理した補正データとを格納する記憶手段へのリード／ライトアクセスを少なくとも４回以上行って出力データを出力する画像処理回路を備えた表示装置において、
前記出力データのリードアクセス時間を含むリード／ライトアクセス時間が、外部のＣＰＵから入力される１ライン期間内に収まることを特徴とする表示装置
【請求項２】
前記ライトアクセスするデータは、現フレームの入力データと現フレームの補正データであり、前記リードアクセスするデータは、前フレームの入力データと前フレームの補正データであることを特徴とする請求項１に記載の表示装置
【請求項３】
前記記憶手段へのバスアクセス順として、１ライン目では、前フレームの入力データ、前フレームの補正データとし、２ライン目では、現フレームの入力データ、前フレームの補正データ、現フレームの補正データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項２に記載の表示装置
【請求項４】
前記記憶手段へのバスアクセス順として、前フレームの入力データ、前フレームの補正データ、前フレームの補正データ、現フレームの補正データ、現フレームの入力データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項２に記載の表示装置
【請求項５】
前記記憶手段へのバスアクセス順として、１ライン目では、前フレームの入力データ、前フレームの補正データ、前フレームの補正データ、現フレームの補正データとし、２ライン目では、現フレームの入力データ、前フレームの補正データ、前フレームの補正データ、現フレームの補正データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項２に記載の表示装置
【請求項６】
前記記憶手段へのバスアクセス順として、１ライン目では、前フレームの入力データ、前フレームの補正データ、現フレームの補正データ、現フレームの入力データとし、２ライン目では、前フレームの入力データ、前フレームの補正データ、現フレームの入力データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項２に記載の表示装置
【請求項７】
前記ライトアクセスするデータは、現フレームの入力データと現フレームの補正データであり、前記リードアクセスするデータは、前フレームの入力データと前々フレームの入力データと前フレームの補正データであることを特徴とする請求項１に記載の表示装置
【請求項８】
前記記憶手段へのバスアクセス順として、１ライン目では、前フレームの入力データ、前フレームの補正データ、前々フレームの入力データとし、２ライン目では、現フレームの入力データ、前フレームの補正データ、現フレームの補正データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項７に記載の表示装置
【請求項９】
前記記憶手段へのバスアクセス順として、前々フレームの入力データ、前フレームの入力データ、前フレームの補正データ、前フレームの補正データ、現フレームの補正データ、現フレームの入力データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項７に記載の表示装置
【請求項１０】
前記記憶手段へのバスアクセス順として、１ライン目では、前フレームの補正データ、前フレームの入力データ、前フレームの補正データ、現フレームの補正データとし、２ライン目では、前フレームの補正データ、現フレームの入力データ、前フレームの補正データ、現フレームの補正データとし、以降、この順序にて、記憶手段にアクセスを行うことを特徴とする請求項２に記載の表示装置
【請求項１１】
前記記憶手段へライトする入力データに圧縮処理を施すことを特徴とする請求項１に記載の表示装置
【請求項１２】
前記記憶手段からリードする圧縮処理された入力データに伸張処理を施すことを特徴とする請求項１に記載の表示装置
【請求項１３】
前記圧縮処理において、２ライン単位で入力データに圧縮処理を施し、２ラインに１回圧縮処理された入力データを出力することを特徴とする請求項１０に記載の表示装置
【請求項１４】
前記圧縮処理において、１ライン単位で入力データに圧縮処理を施し、１ライン毎に圧縮処理された入力データを出力することを特徴とする請求項１０に記載の表示装置
【請求項１５】
入力データを処理して補正データを生成し、補正データを処理して出力データを出力する画像処理回路と、前記画像処理回路からの入力データと補正データとを格納する記憶手段と、前記画像処理回路からの出力データを入力する信号線駆動回路と、前記信号線駆動回路からの同期信号を入力する走査線駆動回路と、
前記走査線駆動回路からの走査信号と信号線駆動回路からのデータ信号とによって駆動される表示パネルを備えた表示装置において、
前記画像処理回路は、前記記憶手段へのリード／ライトアクセスを少なくとも４回以上行って出力データを出力し、前記出力データのリードアクセス時間を含むリード／ライトアクセス時間を、外部のＣＰＵから入力される１ライン期間内に収めることを特徴とする表示装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動画ぼやけ改善する表示装置に関し、特に、液晶表示装置において、動画の応答速度を改善するものである。
【背景技術】
【０００２】
従来の液晶表示装置は、動きの早い動画にぼやけが生じる。そのため、下記特許文献１には、動画の応答速度を改善するオーバードライブ処理について、１フレーム期間遅延処理を行う遅延手段（記憶手段）に入力する画像データを符号化データとすることで遅延手段（記憶手段）の容量を削減した液晶表示装置が記載されている。
【０００３】
また、液晶表示装置において、動画の応答速度を改善するために、記憶手段を用いて、１フレームを２つのサブフレーム（明暗２つのサブフレーム）に分割して駆動する倍速駆動処理が知られている。
【特許文献１】特開２００３−２０２８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
動画ぼやけ改善するために、オーバードライブ処理と倍速駆動処理とを、同時に行おうとする場合には、オーバードライブ処理用の記憶手段と倍速駆動処理用の記憶手段との２つの記憶手段が必要となる。
【０００５】
そこで、本発明は、１つの記憶手段を用いて、オーバードライブ処理と倍速駆動処理とを行う表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、入力データを格納する１つの記憶手段（ＲＡＭ）へのライト／リードアクセスが少なくとも４回以上ある画像処理回路において、１ライン期間（１Ｈ期間又は１水平期間）内に補正データを出力することを特徴とする。このＲＡＭへのライトデータは、現フレームの入力データと現フレームの補正データであり、リードデータは、前フレームの入力データと前フレームの補正データである。
【発明の効果】
【０００７】
以上、本発明によると、以下（１）から（４）の効果を奏する。
（１）オーバードライブ処理と倍速駆動処理とを、ＲＡＭ１個にて処理可能なため、低コスト化を実現できる。
（２）ＲＡＭ１個を用いるため、Ｉ／Ｏピンが少なくなり、チップサイズを小さくすることが可能となり、コスト及び実装面積を低減可能である。
（３）低コスト化と共に表示品位を向上できる。
（４）倍速駆動を行うインパルス型表示装置の他にホールド型表示装置にも適用可能である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【０００９】
図１（ａ）は、本発明に係る表示装置の概略図、図１（ｂ）は、図１（ａ）に示す記憶手段（ＲＡＭ）２０３の圧縮データ格納用のメモリ領域Ｂａｎｋ＿Ａと補正データ格納用のメモリ領域Ｂａｎｋ＿Ｂを示す。
【００１０】
図１（ａ）において、外部のＣＰＵ２００からシステムバス２０１を介して、画像処理回路２０２に、入力データ、同期信号及びレジストデータが供給される。画像処理回路２０２は、ＲＡＭ２０３を用いて、入力データを、入出力データバス３２５を介して、リード／ライトすることで、オーバードライブ処理を施すと共に倍速駆動処理を施した出力データ３２４を、信号線駆動回路２０４に供給する。
【００１１】
信号線駆動回路２０４は、同期信号を走査線駆動回路２０５に供給すると共に、液晶表示パネル２０６の信号線２０８にデータ信号を印加する。走査線駆動回路２０５は、同期信号に基づいて、液晶表示パネル２０６の走査線２０７に走査信号を印加する。複数の走査線２０７と信号線２０８との交差部には、薄膜トランジスタ（ＴＦＴ）２０９が接続され、液晶素子２１０を駆動する。液晶素子２１０の他方の電極は、Ｖｃｏｍに接続されている。
【００１２】
図１（ｂ）において、ＲＡＭ２０３の圧縮データ格納用のメモリ領域Ｂａｎｋ＿Ａには、圧縮処理された入力データが格納され、ＲＡＭ２０３の補正データ格納用のメモリ領域Ｂａｎｋ＿Ｂには、画像処理回路２０２にて、オーバードライブ処理が施された補正データが格納される。
【００１３】
図２は、図１に示す画像処理回路２０２の構成図である。図２において、図１に示すＣＰＵ２００からのレジストデータは、レジスタ３００で保持され各回路へ出力される。各回路は、入力されたレジスタデータに基づき、各回路の処理のオン／オフを決定する。また、同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、制御信号生成回路３０１は、図３に示すように、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）を各回路へ出力する。
【００１４】
また、入力データは、圧縮処理回路１（３０２）で圧縮され、周波数変換回路１（３０８）で周波数変換され、セレクタ回路３１２を介して、ＲＡＭ２０３に記憶される。ＲＡＭ２０３に記憶された前フレームの変換データは、セレクタ回路３１２を介して、周波数変換回路２（３０９）で周波数変換され、伸張処理回路１（３０３）で伸張されて、補正回路３０４に入力される。この補正回路３０４には、２ラインラッチ回路３５０を介して、入力データが入力される。なお、圧縮処理回路１には、ラインメモリが設けられている。
【００１５】
ここで、入力データと、圧縮処理回路１（３０２）の出力データ３１３と、伸張処理回路１（３０３）の入出力データ３１６，３１７の動作クロック周波数は、５０ＭＨｚである。また、周波数変換回路１（３０８）の出力データ３１４と、周波数変換回路２（３０９）の入力データ３１５と、ＲＡＭ２０３の入出力データバス３２５の動作クロック周波数は、１１３ＭＨｚである。各データは、赤（Ｒ）緑（Ｇ）青（Ｂ）データが各々８ビットで合計２４ビットである。
【００１６】
補正回路３０４は、２ラインラッチ回路３５０からの現フレームの２ラインラッチデータと、伸張処理回路１（３０３）からの前フレームの伸張データを用いて、オーバードライブ処理を施した補正データ３１８を出力する。この補正データ３１８は、圧縮処理回路２（３０６）で圧縮され、周波数変換回路３（３１０）で周波数変換され、セレクタ回路３１２を介して、ＲＡＭ２０３に記憶される。ＲＡＭ２０３に記憶された前フレームの補正データは、セレクタ回路３１２を介して、周波数変換回路４（３１１）で周波数変換され、伸張処理回路２（３０７）で伸張されて、擬似インパルス駆動回路３０５に入力される。擬似インパルス駆動回路３０５は、倍速駆動処理を施した出力データ３２４を出力する。なお、圧縮処理回路２には、ラインメモリが設けられている。
【００１７】
ここで、補正回路３０４の出力データ３１８と、圧縮処理回路２（３０６）の出力データ３１９の動作クロック周波数は、５０ＭＨｚである。また、周波数変換回路３（３１０）の出力データ３２０と、周波数変換回路４（３１１）の入力データ３２１の動作クロック周波数は、１１３ＭＨｚである。また、伸張処理回路２（３０７）の入力データ３２２と、擬似インパルス駆動回路３０５の入出力データ３２３，３２４の動作クロック周波数は、１００ＭＨｚである。各データは、赤（Ｒ）緑（Ｒ）青（Ｂ）データが各々８ビットで合計２４ビットである。
【００１８】
図３は、図２に示す制御信号生成回路３０１にて１Ｈ期間を３分割して生成する信号のタイミングチャートである。制御信号生成回路３０１は、図３において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図２に示す圧縮処理回路１，２のラインメモリへのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００１９】
図４は、図２に示す圧縮処理回路１，２での圧縮方法（ＢＴＣ（Block Truncation Coding)方式）を示した図である。図４において、図２に示す制御信号生成回路３０１で生成されたリード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に同期して、圧縮処理回路１は、入力データと１ライン前の１ラインラッチデータとを圧縮して、２ラインに１回、圧縮データ３１３を出力する。同様に、圧縮処理回路２は、補正データ３１８と補正された１ライン前の１ラインラッチデータとを圧縮して、２ラインに１回、圧縮データ３１９を出力する。
【００２０】
ここで、動作クロックＤＣＬＫの周波数を５０ＭＨｚとし、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に同期して、Ｒ（Ｒｅｄ）データ、Ｇ（Ｇｒｅｅｎ）データ及びＢ（Ｂｌｕｅ）データの各々を、１ライン前の各々の１ラインラッチデータとを合わせ、４ｄｏｔ×２ｌｉｎｅ×８ｂｉｔ（６４ｂｉｔ）を１テーブルとして圧縮する。圧縮データ３１３，３１９は、動作クロックＤＣＬＫの４クロック（４×２４ｂｉｔ＝９６ｂｉｔ）のうち３クロック（３×２４ｂｉｔ＝７２ｂｉｔ）で出力されるので、データの圧縮率は、７２ｂｉｔ／９６ｂｉｔ＝０．７５となる。
【００２１】
図５は、図２に示す周波数変換回路１の入出力信号のタイミングチャートである。図５において、周波数変換回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、１ライン毎に２ライン分の現フレーム圧縮データ３１３を、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４とする。現フレーム圧縮データ３１３の動作クロックは５０ＭＨｚで、現フレーム変換データ３１４の動作クロックは１１３ＭＨｚである。この現フレーム変換データ３１４は、図２に示すＲＡＭ２０３に書き込まれる。
【００２２】
図６は、図２に示す周波数変換回路２の入出力信号のタイミングチャートである。図６において、周波数変換回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３１５に同期して読み出された前フレーム変換データ３１５を前フレーム圧縮データ３１６とする。前フレーム変換データ３１５の動作クロックは１１３ＭＨｚで、前フレーム圧縮データ３１６の動作クロックは５０ＭＨｚである。
【００２３】
図７は、図２に示す伸張処理回路１の入出力信号のタイミングチャートである。図７において、伸張処理回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、周波数変換回路２からの１ライン毎で２ライン分の前フレーム圧縮データ３１６を伸張して、１ライン毎の前フレーム伸張データ３１７とする。
【００２４】
図８は、図２に示す補正回路３０４の入出力信号のタイミングチャートである。図８において、補正回路３０４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、入力データを２ライン遅延した２ラインラッチデータと伸張処理回路１からの伸張データ３１７とを演算して、補正データ３１８を出力する。
【００２５】
図９は、図２に示す周波数変換回路３の入出力信号のタイミングチャートである。図９において、周波数変換回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、圧縮処理回路２からの１ライン毎で２ライン分の現フレーム圧縮補正データ３１９を、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０とする。現フレーム圧縮補正データ３１９の動作クロックは５０ＭＨｚで、現フレーム変換補正データ３２０の動作クロックは１１３ＭＨｚである。この変換補正データ３２０は、図２に示すＲＡＭ２０３に書き込まれる。
【００２６】
図１０は、図２に示す周波数変換回路４の入出力信号のタイミングチャートである。図１０において、周波数変換回路４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３２１に同期して読み出された前フレーム変換補正データ３２１を前フレーム圧縮補正データ３２２とする。前フレーム変換補正データ３２１の動作クロックは１１３ＭＨｚで、前フレーム圧縮補正データ３２２の動作クロックは１００ＭＨｚである。
【００２７】
図１１は、図２に示す伸張処理回路２の入出力信号のタイミングチャートである。図１１において、伸張処理回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、周波数変換回路４からの１ライン毎で２ライン分の前フレーム圧縮補正データ３２２を、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）に同期しながら伸張して、１ライン毎の前フレーム伸張補正データ３２３を出力する。前フレーム圧縮補正データ３２２と前フレーム伸張補正データ３２３の動作クロックは１００ＭＨｚである。
【００２８】
図１２は、図２に示す擬似インパルス駆動回路３０５の入出力信号のタイミングチャートである。図１２において、擬似インパルス駆動回路３０５は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、伸張処理回路２からの前フレーム伸張補正データ３２３を擬似インパルスデータ３２４とする。前フレーム伸張補正データ３２３と擬似インパルスデータ３２４の動作クロックは１００ＭＨｚである。
【００２９】
図１３は、図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャートである。図１３において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入力データに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から読み出され、補正された表示データとなる。
【００３０】
ＲＡＭ２０３へのデータのアクセス順序として、１ライン目は、図１３に示すように、(1)前フレーム変換データ（リードアクセス）、(2)前フレーム変換補正データ（リードアクセス）となり、２ライン目では、(1)現フレーム変換データ（ライトアクセス）、(2)前フレーム変換補正データ（リードアクセス）、(3)現フレーム変換補正データ（ライトアクセス）となり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００３１】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８ｌｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓであるのに対して、この１Ｈ期間に、ＲＡＭ２０３にアクセスする３つの表示データは、それぞれ１０２４×０．７５＝７６８で、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間を、それぞれ３０ＣＬＫ程度とした場合、（７６８＋３０）×３×（１／１１３ＭＨｚ）≒２１．２μｓとなり、ＲＡＭ２０３にアクセスするリード／ライト時間は、ＣＰＵから入力される１Ｈ期間内に収まる。
【００３２】
以上により、ＲＡＭ１個にて表示データの補正処理及び擬似インパルス駆動が可能となる。なお、本実施例では、外付けＲＡＭ２０３を用いたが、これに限られず、画像処理回路２０２に内蔵ＲＡＭを設けても問題はない。また、圧縮処理方法として、ＢＴＣ方式を用いたがこれに限られず、２ライン単位で圧縮処理を行い、かつ、表示データの圧縮率が０．７５以下の圧縮方式を用いても問題はない。また、入力される表示データの解像度をＸＧＡとしたが、これに限られず、解像度ＸＧＡ以下であれば問題ない。また、セレクト信号ＳＥＬ＿ＸＸＸを“ハイ”アクティブとしたが、“ロー”アクティブでも問題ない。
【００３３】
本実施例は、１フレーム期間遅延した前フレームの表示データと現フレームの表示データに基づいて、現フレームの表示データの補正を行う補正回路３０４と、１フレームを２つのサブフレームに時分割し、フレーム毎に２種類の階調電圧を切り替えて表示装置に出力する擬似インパルス駆動回路３０５を備えた画像処理回路２０２に適用される。この画像処理回路２０２に、図２に示す圧縮処理回路１及び圧縮処理回路２を設け、図１３に示すように、ＲＡＭ２０３への複数のリード／ライトアクセス時間を、ＣＰＵ２００から入力される１Ｈ期間内に収めることができる。
【００３４】
なお、従来では、圧縮処理回路１及び圧縮処理回路２を設けずに、補正処理用のＲＡＭと擬似インパルス駆動用のＲＡＭの２つのＲＡＭを用いており、さらに、擬似インパルス駆動用のＲＡＭのデータバス動作クロック周波数は１５０ＭＨｚと、一般的な既存ＲＡＭの動作周波数範囲の限界（１６０ＭＨｚ程度）近くまで使用しているため、さらに、クロック周波数を上げるとＥＭＩ(Electro Magnetic Interference)及びクロストーク等の問題が発生する可能性があった。
【実施例２】
【００３５】
本実施例は、実施例１での図２に示す圧縮処理回路１，２のＢＴＣ圧縮方法に代えて、１ライン単位で圧縮するＹＵＶ４１１圧縮方法を用いる。本実施例では、ＲＡＭ２０３のデータバス動作クロック周波数は１２５ＭＨｚとなる。その他の動作は、実施例１と同様である。
【００３６】
図１４は、図２に示す制御信号生成回路３０１にて１Ｈ期間を５分割して生成する信号のタイミングチャートである。図１４において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図２に示す圧縮処理回路１，２のラインメモリへのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００３７】
図１５は、図２に示す圧縮処理回路１，２での圧縮方法（ＹＵＶ４１１方式）を示した図である。図１５において、図２に示す制御信号生成回路３０１で生成されたリード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に同期して、圧縮処理回路１は、入力データを圧縮して、圧縮データ３１３を出力する。同様に、圧縮処理回路２は、補正データ３１８を圧縮して、圧縮データ３１９を出力する。
【００３８】
ここで、動作クロックＤＣＬＫの周波数を５０ＭＨｚとし、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に同期して、入力データ又は補正データ３１８を、４ｄｏｔ×２４ｂｉｔ＝９６ｂｉｔを１テーブルとして圧縮する。圧縮データは４８ｂｉｔまで圧縮され、データ圧縮率は、４８ｂｉｔ／９６ｂｉｔ＝０．５となる。したがって、ＲＡＭ２０３のデータバス動作クロック周波数は、０．５（データ圧縮率）×５（１Ｈ期間中のＲ／Ｗ動作数）×５０ＭＨｚ（入力動作クロック周波数）＝１２５ＭＨｚとなる。
【００３９】
図１６は、図２に示す周波数変換回路１の入出力信号のタイミングチャートである。図１６において、周波数変換回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、現フレーム圧縮データ３１３を、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４とする。現フレーム圧縮データ３１３の動作クロックは５０ＭＨｚで、現フレーム変換データ３１４の動作クロックは１２５ＭＨｚである。この現フレーム変換データ３１４は、図２に示すＲＡＭ２０３に書き込まれる。
【００４０】
図１７は、図２に示す周波数変換回路２の入出力信号のタイミングチャートである。図１７において、周波数変換回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３１５に同期して読み出された前フレーム変換データ３１５を前フレーム圧縮データ３１６とする。前フレーム変換データ３１５の動作クロックは１２５ＭＨｚで、前フレーム圧縮データ３１６の動作クロックは５０ＭＨｚである。
【００４１】
図１８は、図２に示す伸張処理回路１の入出力信号のタイミングチャートである。図１８において、伸張処理回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、周波数変換回路２からの前フレーム圧縮データ３１６を伸張して、前フレーム伸張データ３１７とする。
【００４２】
図１９は、図２に示す補正回路３０４の入出力信号のタイミングチャートである。図１９において、補正回路３０４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、入力データを２ライン遅延した２ラインラッチデータと伸張処理回路１からの伸張データ３１７とを演算して、補正データ３１８を出力する。
【００４３】
図２０は、図２に示す周波数変換回路３の入出力信号のタイミングチャートである。図２０において、周波数変換回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、圧縮処理回路２からの現フレーム圧縮補正データ３１９を、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０とする。現フレーム圧縮補正データ３１９の動作クロックは５０ＭＨｚで、現フレーム変換補正データ３２０の動作クロックは１２５ＭＨｚである。この変換補正データ３２０は、図２に示すＲＡＭ２０３に書き込まれる。
【００４４】
図２１は、図２に示す周波数変換回路４の入出力信号のタイミングチャートである。図２１において、周波数変換回路４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３２１に同期して読み出された２ライン分の前フレーム変換補正データ３２１を、それぞれ倍速駆動用の１ライン分の前フレーム圧縮補正データ３２２とする。前フレーム変換補正データ３２１の動作クロックは１２５ＭＨｚで、前フレーム圧縮補正データ３２２の動作クロックは１００ＭＨｚである。
【００４５】
図２２は、図２に示す伸張処理回路２の入出力信号のタイミングチャートである。図２２において、伸張処理回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、周波数変換回路４からの前フレーム圧縮補正データ３２２を、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）に同期しながら伸張して、前フレーム伸張補正データ３２３を出力する。前フレーム圧縮補正データ３２２と前フレーム伸張補正データ３２３の動作クロックは１００ＭＨｚである。
【００４６】
なお、図２に示す擬似インパルス駆動回路３０５の入出力信号のタイミングチャートは、図１２に示すタイミングチャートと同じである。
【００４７】
図２３は、図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャートである。図２３において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入力データに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、２ライン分の前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、２ライン分の前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から２回読み出され、補正された表示データとなる。
【００４８】
ＲＡＭ２０３への表示データのアクセス順序は、図２３に示すように、(1)前フレーム変換データ（リードアクセス）、(2)前フレーム変換補正データ（リードアクセス）、(3)前フレーム変換補正データ（リードアクセス）、(4)現フレーム変換補正データ（ライトアクセス）、(5)現フレーム変換データ（ライトアクセス）となり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００４９】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８ｌｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓであるのに対して、この１Ｈ期間に、ＲＡＭ２０３にアクセスする表示データ及び補正データは１０２４×０．５＝５１２、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間を、それぞれ３０ＣＬＫ程度とした場合、（５１２＋３０）×５×（１／１２５ＭＨｚ）≒２１．７μｓとなり、ＲＡＭ２０３にアクセスするリード／ライト時間は、ＣＰＵから入力される１Ｈ期間内に収まる。
【００５０】
以上により、圧縮方法を１ライン単位で圧縮する方法（ＹＵＶ４１１）を用いたときでも、ＲＡＭ１個にて表示データの補正処理及び擬似インパルス駆動が可能となる。なお、本実施例では、圧縮処理方法としてＹＵＶ４１１方式を用いたが、これに限られず、１ライン単位で圧縮処理を行い、かつ、表示データの圧縮率が０．５以下の圧縮方式を用いても問題はない。
【実施例３】
【００５１】
本実施例は、図２に示す圧縮処理回路１に、実施例１のＢＴＣ圧縮方法を用い、図２に示す圧縮処理回路２に、実施例２のＹＵＶ４１１圧縮方法を用いる。本実施例では、ＲＡＭ２０３のデータバス動作クロック周波数は１１３ＭＨｚとなる。すなわち、圧縮処理回路１でのＢＴＣ圧縮方法によるデータ圧縮率が０．７５、そのデータの１Ｈ期間中のＲ／Ｗ数が１回、圧縮処理回路２でのＹＵＶ４１１圧縮方法によるデータ圧縮率が０．５、そのデータの１Ｈ期間中のＲ／Ｗ数が３回、入力動作のクロック周波数が５０ＭＨｚとすると、（０．７５×１＋０．５×３）×５０ＭＨｚ≒１１３ＭＨｚとなる。その他の動作は、実施例１と同様である。
【００５２】
図２４は、図２に示す制御信号生成回路３０１にて１Ｈ期間を４分割して生成する信号のタイミングチャートである。図２４において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図２に示す圧縮処理回路１，２のラインメモリへのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００５３】
図２５は、図２に示す周波数変換回路１の入出力信号のタイミングチャートである。図２５において、周波数変換回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、１ライン毎に２ライン分の現フレーム圧縮データ３１３を、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４とする。現フレーム圧縮データ３１３の動作クロックは５０ＭＨｚで、現フレーム変換データ３１４の動作クロックは１１３ＭＨｚである。この現フレーム変換データ３１４は、図２に示すＲＡＭ２０３に書き込まれる。
【００５４】
図２６は、図２に示す周波数変換回路２の入出力信号のタイミングチャートである。図２６において、周波数変換回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３１５に同期して読み出された前フレーム変換データ３１５を前フレーム圧縮データ３１６とする。前フレーム変換データ３１５の動作クロックは１１３ＭＨｚで、前フレーム圧縮データ３１６の動作クロックは５０ＭＨｚである。
【００５５】
図２７は、図２に示す周波数変換回路３の入出力信号のタイミングチャートである。図２７において、周波数変換回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、圧縮処理回路２からの現フレーム圧縮補正データ３１９を、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０とする。現フレーム圧縮補正データ３１９の動作クロックは５０ＭＨｚで、現フレーム変換補正データ３２０の動作クロックは１１３ＭＨｚである。この変換補正データ３２０は、図２に示すＲＡＭ２０３に書き込まれる。
【００５６】
図２８は、図２に示す周波数変換回路４の入出力信号のタイミングチャートである。図２８において、周波数変換回路４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３２１に同期して読み出された２ライン分の前フレーム変換補正データ３２１を、それぞれ倍速駆動用の１ライン分の前フレーム圧縮補正データ３２２とする。前フレーム変換補正データ３２１の動作クロックは１１３ＭＨｚで、前フレーム圧縮補正データ３２２の動作クロックは１００ＭＨｚである。
【００５７】
図２９は、図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャートである。図２９において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入力データに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、２ライン分の前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、２ライン分の前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から２回読み出され、補正された表示データとなる。
【００５８】
ＲＡＭ２０３への表示データのアクセス順序は、図２９に示すように、１ライン目は(1)前フレーム変換データ（リードアクセス）、(2)前フレーム変換補正データ（リードアクセス）、(3)前フレーム変換補正データ（リードアクセス）、(4)現フレーム変換補正データ（ライトアクセス）、２ライン目では(1)現フレーム変換データ（ライトアクセス）、(2)前フレーム変換補正データ（リードアクセス）、(3)前フレーム変換補正データ（リードアクセス）、(4)現フレーム変換補正データ（ライトアクセス）となり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００５９】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８ｌｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓであるのに対して、この１Ｈ期間に、ＲＡＭ２０３にアクセスする表示データは１０２４×０．７５＝７６８で、補正データは１０２４×０．５＝５１２であり、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間をそれぞれ３０ＣＬＫ程度とした場合、（７６８×１＋５１２×３＋３０×４）×（１／１１３ＭＨｚ）≒２１．５μｓとなり、ＲＡＭ２０３にアクセスするリード／ライト時間は、ＣＰＵから入力される１Ｈ期間内に収まる。
【００６０】
以上により、圧縮処理回路１に、ＢＴＣ圧縮方式を用い、圧縮処理回路２に、ＹＵＶ４１１圧縮方式を用いた場合においても、ＲＡＭ１個にて表示データの補正処理及び擬似インパルス駆動が可能となる。なお、本実施例では、ＢＴＣ圧縮方式及びＹＵＶ４１１圧縮方式を用いたが、これに限られず、２ライン若しくは１ライン単位で圧縮処理を行い、かつ、表示データの圧縮率が０．７５若しくは０．５以下の圧縮方式を用いても問題はない。
【実施例４】
【００６１】
図３０は、図１に示す画像処理回路２０２の構成図である。本実施例において、補正回路３０４は、伸張処理回路１からの前フレーム伸張データ３１７に、新に設けた周波数変換回路５（３４０５）及び伸張処理回路３（３４０６）からの前々フレーム伸張データ３４０９を加算して、補正データ３１８を生成する。その他の構成は、図２に示すものと同様である。
【００６２】
図３０において、圧縮処理回路１，２にＢＴＣ圧縮方式を適用した場合のＲＡＭ２０３のデータバス動作クロック周波数は１１３ＭＨｚである。また、圧縮処理回路１，２にＹＵＶ４１１圧縮方式を適用した場合のＲＡＭ２０３のデータバス動作クロック周波数は１５０ＭＨｚである。
【００６３】
まず、圧縮処理回路１，２にＢＴＣ圧縮方式を適用した場合のタイミングチャートを図３１ないし図３５に示す。
【００６４】
図３１は、図３０に示す制御信号生成回路３０１にて１Ｈ期間を３分割して生成する信号のタイミングチャートである。制御信号生成回路３０１は、図３１において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図３０に示す圧縮処理回路１，２のラインメモリへのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３４０７／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００６５】
図３２は、図３０に示す周波数変換回路５の入出力信号のタイミングチャートである。図３２において、周波数変換回路５は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図３０に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３４０７に同期して読み出された前フレーム変換データ３４０７を前フレーム圧縮データ３４０８とする。前々フレーム圧縮データ３４０８の動作クロックは５０ＭＨｚで、前々フレーム変換データ３４０７の動作クロックは１１３ＭＨｚである。すなわち、データ圧縮率０．７５×１Ｈ期間中のＲ／Ｗ動作数３×入力動作クロック数５０ＭＨｚ≒１１３ＭＨｚである。
【００６６】
図３３は、図３０に示す伸張処理回路３の入出力信号のタイミングチャートである。図３３において、伸張処理回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、周波数変換回路５からの１ライン毎で２ライン分の前々フレーム圧縮データ３４０８を伸張して、１ライン毎の前々フレーム伸張データ３４０９とする。
【００６７】
図３４は、図３０に示す補正回路３０４の入出力信号のタイミングチャートである。図３４において、補正回路３０４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、伸張処理回路３からの前々フレーム伸張データ３４０９と伸張処理回路１からの前フレーム伸張データ３１７とを演算して、前フレーム補正データ３１８を出力する。
【００６８】
図３５は、図３０に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャートである。図３５において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入力データに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３４０７に同期して、前々フレーム変換データ３４０７をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から読み出され、補正された表示データとなる。
【００６９】
ＲＡＭ２０３への表示データのアクセス順序として、１ライン目は、図３５に示すように、(1)前フレーム変換データ（リードアクセス）、(2)前フレーム変換補正データ（リードアクセス）、(3)前々フレーム変換データ（リードアクセス）、２ライン目では、(1)現フレーム変換データ（ライトアクセス）、(2)前フレーム変換補正データ（リードアクセス）、(3)現フレーム変換データ（ライトアクセス）となり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００７０】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８ｌｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓに対し、ＲＡＭ２０３にアクセスする表示データ及び補正データは１０２４×０．７５＝７６８、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間をそれぞれ３０ＣＬＫ程度と場合、（７６８×３＋３０×３）×（１／１１３ＭＨｚ）≒２１．２μｓとなり、ＲＡＭ２０３にアクセスするリード／ライト時間は、ＣＰＵから入力される１Ｈ期間内に収まる。
【００７１】
次に、圧縮処理回路１，２にＹＵＶ４１１圧縮方式を適用した場合のタイミングチャートを図３６ないし図４０に示す。
【００７２】
図３６は、図３０に示す制御信号生成回路３０１にて１Ｈ期間を６分割して生成する信号のタイミングチャートである。制御信号生成回路３０１は、図３６において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図３０に示す圧縮処理回路１，２のラインメモリへのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３４０７／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００７３】
図３７は、図３０に示す周波数変換回路５の入出力信号のタイミングチャートである。図３７において、周波数変換回路５は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図３０に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３４０７に同期して読み出された前々フレーム変換データ３４０７を前々フレーム圧縮データ３４０８とする。前々フレーム圧縮データ３４０８の動作クロックは５０ＭＨｚで、前々フレーム変換データ３４０７の動作クロックは１５０ＭＨｚである。すなわち、データ圧縮率０．５×１Ｈ期間中のＲ／Ｗ動作数６×入力動作クロック数５０ＭＨｚ＝１５０ＭＨｚである。
【００７４】
図３８は、図３０に示す伸張処理回路３の入出力信号のタイミングチャートである。図３８において、伸張処理回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、周波数変換回路５からの前々フレーム圧縮データ３４０８を伸張して、前々フレーム伸張データ３４０９とする。
【００７５】
図３９は、図３０に示す補正回路３０４の入出力信号のタイミングチャートである。図３９において、補正回路３０４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、伸張処理回路３からの前々フレーム伸張データ３４０９と伸張処理回路１からの前フレーム伸張データ３１７とを演算して、前フレーム補正データ３１８を出力する。
【００７６】
図４０は、図３０に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャートである。図４０において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入力データに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３４０７に同期して、前々フレーム変換データ３４０７をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から読み出され、補正された表示データとなる。
【００７７】
ＲＡＭ２０３への表示データのアクセス順序として、(1)前々フレーム変換データ（リードアクセス）、(2)前フレーム変換データ（リードアクセス）、(3)前フレーム変換補正データ（リードアクセス）、(4)前フレーム変換補正データ（リードアクセス）、(5)現フレーム変換補正データ（ライトアクセス）、(6)現フレーム変換データ（ライトアクセス）となり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００７８】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８ｌｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓであるのに対して、この１Ｈ期間に、ＲＡＭ２０３にアクセスする表示データ及び補正データは１０２４×０．５＝５１２で、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間をそれぞれ３０ＣＬＫ程度とした場合、（５１２×６＋３０×６）×（１／１５０ＭＨｚ）＝２１．７μｓとなり、上記ＲＡＭにアクセスするリード／ライト時間は、ＣＰＵから入力される１Ｈ期間内に収まる。
【００７９】
なお、本実施例では、ＢＴＣ圧縮方式又はＹＵＶ４１１圧縮方式を用いたが、これに限らず、２ライン若しくは１ライン単位で圧縮処理を行う圧縮方式を用いても問題はない。また、本実施例のＲＡＭにおいては、前々フレーム用の記憶領域が必要であるから、少なくとも３つ以上のＢａｎｋを持つものとする。
【実施例５】
【００８０】
図４１は、図１に示す画像処理回路２０２の構成図である。本実施例では、補正回路３０４からの補正データ３１８のみに、圧縮処理回路２において、ＹＵＶ４１１圧縮処理を施す。その他の構成は、図２に示すものと同様である。
【００８１】
図４２は、図４１に示す制御信号生成回路３０１にて１Ｈ期間を４分割して生成する信号のタイミングチャートである。図４２において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図４１に示す圧縮処理回路２のラインメモリへのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００８２】
図４３は、図４１に示す周波数変換回路１の入出力信号のタイミングチャートである。図４３において、周波数変換回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、入力データを、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４とする。入力データの動作クロックは５０ＭＨｚで、現フレーム変換データ３１４の動作クロックは１５０ＭＨｚである。この現フレーム変換データ３１４は、図４１に示すＲＡＭ２０３に書き込まれる。
【００８３】
図４４は、図４１に示す周波数変換回路２の入出力信号のタイミングチャートである。図４４において、周波数変換回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図４１に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３１５に同期して読み出された前フレーム変換データ３１５を前フレーム圧縮データ３１６とする。前フレーム変換データ３１５の動作クロックは１５０ＭＨｚで、前フレーム圧縮データ３１６の動作クロックは５０ＭＨｚである。
【００８４】
図４５は、図４１に示す周波数変換回路３の入出力信号のタイミングチャートである。図４５において、周波数変換回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、圧縮処理回路２からの現フレーム圧縮補正データ３１９を、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０とする。現フレーム圧縮補正データ３１９の動作クロックは５０ＭＨｚで、現フレーム変換補正データ３２０の動作クロックは１５０ＭＨｚである。この変換補正データ３２０は、図２に示すＲＡＭ２０３に書き込まれる。
【００８５】
図４６は、図４１に示す周波数変換回路４の入出力信号のタイミングチャートである。図４６において、周波数変換回路４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図４１に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３２１に同期して読み出された前フレーム変換補正データ３２１を前フレーム圧縮補正データ３２２とする。前フレーム変換補正データ３２１の動作クロックは１５０ＭＨｚで、前フレーム圧縮補正データ３２２の動作クロックは１００ＭＨｚである。
【００８６】
図４７は、図４１に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャートである。図４７において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入力データに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から読み出され、補正された表示データとなる。
【００８７】
ＲＡＭ２０３へのデータのアクセス順序として、１ライン目は、図４７に示すように、(1)前フレーム変換データ、(2)前フレーム変換補正データ、(3)現フレーム変換補正データ、(4)現フレーム変換データであり、２ライン目では、(1)前フレーム変換データ、(2)前フレーム変換補正データ、(3)現フレーム変換データとなり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００８８】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８ｌｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓであるのに対して、この１Ｈ期間に、ＲＡＭ２０３にアクセスする補正データは１０２４×０．５＝５１２、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間を、それぞれ３０ＣＬＫ程度とした場合、（（５１２＋３０）×２＋（１０２４＋３０）×２）×（１／１５０ＭＨｚ）≒２１．３μｓとなり、ＲＡＭ２０３にアクセスするリード／ライト時間は、ＣＰＵから入力される１Ｈ期間内に収まる。なお、本実施例では、ＢＴＣ圧縮方式を用いたが、これに限られず、２ライン単位で圧縮処理を行い、かつ、表示データの圧縮率が０．５以下の圧縮方式を用いても問題はない。
【実施例６】
【００８９】
本実施例は、図２に示す圧縮処理回路１に、実施例１のＢＴＣ圧縮方法を用い、図２に示す圧縮処理回路２に、実施例２のＹＵＶ４１１圧縮方法を用いる。本実施例では、ＲＡＭ２０３のデータバス動作クロック周波数は１１３ＭＨｚとなる。すなわち、圧縮処理回路１でのＢＴＣ圧縮方法によるデータ圧縮率が０．７５、そのデータの１Ｈ期間中のＲ／Ｗ数が１回、圧縮処理回路２でのＹＵＶ４１１圧縮方法によるデータ圧縮率が０．５、そのデータの１Ｈ期間中のＲ／Ｗ数が３回、入力動作のクロック周波数が５０ＭＨｚとすると、（０．７５×１＋０．５×３）×５０ＭＨｚ≒１１３ＭＨｚとなる。その他の動作は、実施例１と同様である。
【００９０】
図４８は、図２に示す制御信号生成回路３０１にて１Ｈ期間を４分割して生成する信号のタイミングチャートである。図２４において、入力同期信号（ＶＣＬＫ，ＨＣＬＫ，ＤＴＭＧ）に基づいて、図２に示す圧縮処理回路１，２のラインメモリヘのリード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と、セレクタ回路３１２のセレクト信号であるＳＥＬ＿３１４／ＳＥＬ＿３１５／ＳＥＬ＿３２０／ＳＥＬ＿３２１と、倍速駆動用同期信号（ＶＣＬＫ＿Ｆ，ＨＣＬＫ＿Ｆ，ＤＴＭＧ＿Ｆ）を生成する。
【００９１】
図４９は、図２に示す周波数変換回路１の入出力信号のタイミングチャートである。図２５において、周波数変換回路１は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、１ライン毎に２ライン分の現フレーム圧縮データ３１３を、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４とする。現フレーム圧縮データ３１３の動作クロックは５０ＭＨｚで、現フレーム変換データ３１４の動作クロックは１１３ＭＨｚである。この現フレーム変換データ３１４は、図２に示すＲＡＭ２０３に書き込まれる。
【００９２】
図５０は、図２に示す周波数変換回路２の入出力信号のタイミングチャートである。図２６において、周波数変換回路２は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３１５に同期して読み出された前フレーム変換データ３１５を前フレーム圧縮データ３１６とする。前フレーム変換データ３１５の動作クロックは１１３ＭＨｚで、前フレーム圧縮データ３１６の動作クロックは５０ＭＨｚである。
【００９３】
図５１は、図２に示す周波数変換回路３の入出力信号のタイミングチャートである。図２７において、周波数変換回路３は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、圧縮処理回路２からの現フレーム圧縮補正データ３１９を、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０とする。現フレーム圧縮補正データ３１９の動作クロックは５０ＭＨｚで、現フレーム変換補正データ３２０の動作クロックは１１３ＭＨｚである。この変換補正データ３２０は、図２に示すＲＡＭ２０３に書き込まれる。
【００９４】
図５２は、図２に示す周波数変換回路４の入出力信号のタイミングチャートである。図２８において、周波数変換回路４は、リード／ライトタイミング信号（ＶＣＬＫ＿Ｄ，ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）に基づいて、図２に示すＲＡＭ２０３からセレクト信号ＳＥＬ＿３２１に同期して読み出された２ライン分の前フレーム変換補正データ３２１を、それぞれ倍速駆動用の１ライン分の前フレーム圧縮補正データ３２２とする。前フレーム変換補正データ３２１の動作クロックは１１３ＭＨｚで、前フレーム圧縮補正データ３２２の動作クロックは１００ＭＨｚである。
【００９５】
図５３は、図２に示すセレクタ回路３１２の入出カデータバス３２５のタイミングチャートである。図５３において、セレクタ回路３１２は、リード／ライトタイミング信号（ＨＣＬＫ＿Ｄ，ＤＴＭＧ＿Ｄ）と入カデータに基づいて、セレクト信号ＳＥＬ＿３１４に同期して、現フレーム変換データ３１４をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３１５に同期して、前フレーム変換データ３１５をＲＡＭ２０３から読み出す。また、セレクト信号ＳＥＬ＿３２０に同期して、現フレーム変換補正データ３２０をＲＡＭ２０３へ書き込む。また、セレクト信号ＳＥＬ＿３２１に同期して、２ライン分の前フレーム変換補正データ３２１をＲＡＭ２０３から読み出す。このように、２ライン分の前フレーム変換補正データ３２１は、１水平期間毎にＲＡＭ２０３から２回読み出され、補正された表示データとなる。
【００９６】
ＲＡＭ２０３への表示データのアクセス順序は、図５３に示すように、１ライン目は(1)前フレーム変換補正データ（リードアクセス）、(2)前フレーム変換データ（リードアクセス）、(3)前フレーム変換補正データ（リードアクセス）、(4)現フレーム変換補正データ（ライトアクセス）、２ライン目では(1)前フレーム変換補正データ（リードアクセス）、(2)現フレーム変換データ（ライトアクセス）、(3)前フレーム変換補正データ（リードアクセス）、(4)現フレ仏変換補正データ（ライトアクセス）となり、以降、この順序にて、ＲＡＭ２０３にアクセスを繰り返す。
【００９７】
例えば、ＸＧＡ（１０２４ｄｏｔ（＋水平帰線期間６１ｄｏｔ）×７６８１ｉｎｅ）の表示データが入力された場合、ＣＰＵから入力される１Ｈ期間は、１０８５×（１／５０ＭＨｚ）＝２１．７μｓであるのに対して、この１Ｈ期間に、ＲＡＭ２０３にアクセスする表示データは１０２４×０．７５＝７６８で、補正データは１０２４×０．５＝５１２であり、さらに、一般的なＲＡＭへのリード／ライトコマンド発行期間をそれぞれ３０ＣＬＫ程度とした場合、（７６８×１＋５１２×３＋３０×４）×（１／１１３ＭＨｚ）≒２１、５μｓとなり、ＲＡＭ２０３にアクセスするリード／ライト時間は、ＣＰＵかｂ入力される１Ｈ期間内に収まる。
【００９８】
以上により、圧縮処理回路１に、ＢＴＣ圧縮方式を用い、圧縮処理回路２に、ＹＵＶ４１１圧縮方式を用いた場合においても、ＲＡＭ１個にて表示データの補正処理及び擬似インパルス駆動が可能となる。なお、本実施例では、ＢＴＣ圧縮方式及びＹＵＶ４１１圧縮方式を用いたが、これに限られず、２ライン若しくは１ライン単位で圧縮処理を行い、かつ、表示データの圧縮率が０．７５若しくは０．５以下の圧縮方式を用いても問題はない。
【図面の簡単な説明】
【００９９】
【図１】本発明に係る表示装置の概略図
【図２】図１に示す画像処理回路２０２の構成図
【図３】図２に示す制御信号生成回路３０１にて１Ｈ期間を３分割して生成する信号のタイミングチャート
【図４】図２に示す圧縮処理回路１，２での圧縮方法（ＢＴＣ（Block Truncation Coding)方式）を示した図
【図５】図２に示す周波数変換回路１の入出力信号のタイミングチャート
【図６】図２に示す周波数変換回路２の入出力信号のタイミングチャート
【図７】図２に示す伸張処理回路１の入出力信号のタイミングチャート
【図８】図２に示す補正回路３０４の入出力信号のタイミングチャート
【図９】図２に示す周波数変換回路３の入出力信号のタイミングチャート
【図１０】図２に示す周波数変換回路４の入出力信号のタイミングチャート
【図１１】図２に示す伸張処理回路２の入出力信号のタイミングチャート
【図１２】図２に示す擬似インパルス駆動回路３０５の入出力信号のタイミングチャート
【図１３】図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【図１４】図２に示す制御信号生成回路３０１にて１Ｈ期間を５分割して生成する信号のタイミングチャート
【図１５】図２に示す圧縮処理回路１，２での圧縮方法（ＹＵＶ４１１方式）を示した図
【図１６】図２に示す周波数変換回路１の入出力信号のタイミングチャート
【図１７】図２に示す周波数変換回路２の入出力信号のタイミングチャート
【図１８】図２に示す伸張処理回路１の入出力信号のタイミングチャート
【図１９】図２に示す補正回路３０４の入出力信号のタイミングチャート
【図２０】図２に示す周波数変換回路３の入出力信号のタイミングチャート
【図２１】図２に示す周波数変換回路４の入出力信号のタイミングチャー
【図２２】図２に示す伸張処理回路２の入出力信号のタイミングチャート
【図２３】図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【図２４】図２に示す制御信号生成回路３０１にて１Ｈ期間を４分割して生成する信号のタイミングチャート
【図２５】図２に示す周波数変換回路１の入出力信号のタイミングチャート
【図２６】図２に示す周波数変換回路２の入出力信号のタイミングチャート
【図２７】図２に示す周波数変換回路３の入出力信号のタイミングチャート
【図２８】図２に示す周波数変換回路４の入出力信号のタイミングチャート
【図２９】図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【図３０】図１に示す画像処理回路２０２の構成図
【図３１】図３０に示す制御信号生成回路３０１にて１Ｈ期間を３分割して生成する信号のタイミングチャート
【図３２】図３０に示す周波数変換回路５の入出力信号のタイミングチャート
【図３３】図３０に示す伸張処理回路３の入出力信号のタイミングチャート
【図３４】図３０に示す補正回路３０４の入出力信号のタイミングチャート
【図３５】図３０に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【図３６】図３０に示す制御信号生成回路３０１にて１Ｈ期間を６分割して生成する信号のタイミングチャート
【図３７】図３０に示す周波数変換回路５の入出力信号のタイミングチャート
【図３８】図３０に示す伸張処理回路３の入出力信号のタイミングチャート
【図３９】図３０に示す補正回路３０４の入出力信号のタイミングチャート
【図４０】図３０に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【図４１】図１に示す画像処理回路２０２の構成図
【図４２】図４１に示す制御信号生成回路３０１にて１Ｈ期間を４分割して生成する信号のタイミングチャート
【図４３】図４１に示す周波数変換回路１の入出力信号のタイミングチャート
【図４４】図４１に示す周波数変換回路２の入出力信号のタイミングチャート
【図４５】図４１に示す周波数変換回路３の入出力信号のタイミングチャート
【図４６】図４１に示す周波数変換回路４の入出力信号のタイミングチャート
【図４７】図４１に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【図４８】図２に示す制御信号生成回路３０１にて１Ｈ期間を４分割して生成する信号のタイミングチャート
【図４９】図２に示す周波数変換回路１の入出力信号のタイミングチャート
【図５０】図２に示す周波数変換回路２の入出力信号のタイミングチャート
【図５１】図２に示す周波数変換回路３の入出力信号のタイミングチャート
【図５２】図２に示す周波数変換回路４の入出力信号のタイミングチャート
【図５３】図２に示すセレクタ回路３１２の入出力データバス３２５のタイミングチャート
【符号の説明】
【０１００】
２００…ＣＰＵ、２０１…システムバス、２０２…画像処理回路、２０３…記憶手段（ＲＡＭ）、２０４…信号線駆動回路、２０５…走査線駆動回路、２０６…液晶表示パネル、２０７…走査線、２０８…信号線、２０９…薄膜トランジスタ（ＴＦＴ）、２１０…液晶素子、３００…レジスタ、３０１…制御信号生成回路、３０２…圧縮処理回路１、３０３…伸張処理回路１、３０４…補正回路、３０５…擬似インパルス駆動回路、３０６…圧縮処理回路２、３０７…伸張処理回路２、３０８…周波数変換回路１、３０９…周波数変換回路２、３１０…周波数変換回路３、３１１…周波数変換回路４、３１２…セレクタ回路、３２４…出力データ、３２５…入出力データバス、３５０…２ラインラッチ回路、３４０５…周波数変換回路５、３４０６…伸張処理回路３
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図４】
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【図１３】
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【図１５】
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【図２３】
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【図２９】
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【図３５】
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【図４０】
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【図４７】
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【図５３】
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