(57)【要約】【課題】電荷注入効率が高く、より低電圧化を可能にする。【解決手段】メモリトランジスタ１０が、半導体基板１１に形成されている２つのソース・ドレイン領域１７Ｓ,１７Ｄ間で規定されているチャネル形成領域１１Ａと、少なくともチャネル形成領域１１Ａの上に順次形成されているボトム絶縁膜１２Ａ、電荷蓄積能力を有する電荷蓄積膜１２Ｂおよびトップ絶縁膜１２Ｃと、トップ絶縁膜の上に形成されているゲート電極１３と、を備え、ボトム絶縁膜１２Ａが窒素を含む複数の膜から形成され、当該複数の膜のチャネル形成領域１１Ａに接する最下層膜とゲート電極１３に接する最上層膜とは、各々の窒素含有率が、当該最上層膜と前記最下層膜との間に存在する他の膜の窒素含有率より大きい。【選択図】図８
2008053266.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタを有し、
前記メモリトランジスタが、
半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
トップ絶縁膜の上に形成されているゲート電極と、
を備え、
前記ボトム絶縁膜が窒素を含む複数の膜から形成され、当該複数の膜の前記チャネル形成領域に接する最下層膜と前記ゲート電極に接する最上層膜とは、各々の窒素含有率が、当該最上層膜と前記最下層膜との間に存在する他の膜の窒素含有率より大きい
不揮発性半導体メモリデバイス。
【請求項２】
メモリトランジスタを有し、
前記メモリトランジスタが、
半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
トップ絶縁膜の上に形成されているゲート電極と、
を備え、
前記ボトム絶縁膜が窒素を含む単層の膜から形成され、当該膜の前記チャネル形成領域に接する最下層領域と前記ゲート電極に接する最上層領域とは、各々のシリコンとの窒素含有率が、当該最上層領域と前記最下層領域との間に存在する他の膜領域の窒素含有率より大きい
不揮発性半導体メモリデバイス。
【請求項３】
メモリトランジスタを有し、
前記メモリトランジスタが、
半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
トップ絶縁膜の上に形成されているゲート電極と、
を備え、
前記ボトム絶縁膜が複数の膜から形成され、当該複数の膜の前記チャネル形成領域に接する最下層膜と前記ゲート電極に接する最上層膜とは、各々のシリコンとの障壁エネルギーが、当該最上層膜と前記最下層膜との間に存在する他の膜のシリコンとの障壁エネルギーより小さい
不揮発性半導体メモリデバイス。
【請求項４】
メモリトランジスタを有し、
前記メモリトランジスタが、
半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、
少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、
トップ絶縁膜の上に形成されているゲート電極と、
を備え、
前記ボトム絶縁膜が単層の膜から形成され、当該膜の前記チャネル形成領域に接する最下層領域と前記ゲート電極に接する最上層領域の各々のシリコンとの障壁エネルギーが、当該最上層領域と前記最下層領域との間に存在する他の膜領域のシリコンとの障壁エネルギーより小さい
不揮発性半導体メモリデバイス。
【請求項５】
前記ボトム絶縁膜を構成する前記複数の膜は窒素を含み、前記最下層膜と前記最上層膜とは、各々の窒素含有率が、当該最上層膜と最下層膜との間に存在する他の膜の窒素含有率より大きい
請求項３に記載の不揮発性半導体メモリデバイス。
【請求項６】
前記ボトム絶縁膜を構成する前記単層の膜は窒素を含み、前記最下層領域と前記最上層領域とは、各々の窒素含有率が、当該最上層領域と最下層領域との間に存在する他の膜領域の窒素含有率より大きい
請求項４に記載の不揮発性半導体メモリデバイス。
【請求項７】
前記ボトム絶縁膜は、窒化酸化膜または窒化酸化膜の組成がグレーデッドに変化している多層膜である
請求項３に記載の不揮発性半導体メモリデバイス。
【請求項８】
前記ボトム絶縁膜は、窒化酸化膜または窒化酸化膜の組成がグレーデッドに変化している単層膜である
請求項４に記載の不揮発性半導体メモリデバイス。
【請求項９】
前記ボトム絶縁膜のシリコンに対する障壁エネルギーが、酸化シリコンのシリコンに対する障壁エネルギーより小さい
請求項１〜８の何れかに記載の不揮発性半導体メモリデバイス。
【請求項１０】
前記チャネル形成領域は、少なくとも前記２つのソース・ドレイン領域の少なくとも一方の側に、前記チャネル形成領域と同じ導電型を有し、当該チャネル形成領域の他の領域より高濃度な高濃度チャネル領域を有する
請求項１〜８の何れかに記載の不揮発性半導体メモリデバイス。
【請求項１１】
半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、トップ絶縁膜の上に形成されているゲート電極と、を備える不揮発性半導体メモリデバイスの製造方法であって、
前記ボトム絶縁膜の形成時に、当該ボトム絶縁膜の前記チャネル形成領域との界面側部と前記電荷蓄積膜との界面側部とで、当該２つの界面側部間の膜厚方向中心部より窒素濃度を高くする
不揮発性半導体メモリデバイスの製造方法。
【請求項１２】
前記ボトム絶縁膜の形成時に前記２つの界面側部で前記膜厚方向中心部より窒素濃度を高くするために、プラズマ窒化技術、または、プラズマ窒化技術とその後の高温アニール技術を用いる
請求項１１に記載の不揮発性半導体メモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間に電荷蓄積能力を有する電荷蓄積膜を有する不揮発性半導体メモリデバイスと、その製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate)型と、電荷蓄積手段（電荷トラップ等）が平面的に離散化された、たとえばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型がある。
ＦＧ型の不揮発性メモリトランジスタは、半導体基板またはウェルの上に第１の誘電体膜、ポリシリコンなどからなるフローティングゲートＦＧ、たとえばＯＮＯ(Oxide-Nitride-Oxide)膜などからなる第２の誘電体膜、およびコントロールゲートが順次積層されている。
【０００３】
ＭＯＮＯＳ型不揮発性メモリトランジスタは、半導体基板またはウェルの上にボトム絶縁膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、トップ絶縁膜、およびゲート電極が順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタは、窒化膜中または第２の誘電体膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、ボトム絶縁膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
ボトム絶縁膜に、欠陥等に起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタにおいては、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークするに過ぎず、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタにおいては、ボトム絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型メモリトランジスタほど深刻ではない。
【０００６】
不揮発性メモリデバイスは、大きく分けて、スタンドアロン型とロジック回路混載型が知られている。スタンドアロン型では、専用メモリＩＣのメモリ素子として不揮発性メモリトランジスタが使用される。ロジック回路混載型では、システム・オン・チップのコアとしてメモリブロックと論理回路ブロックを有し、メモリブロック内でデータを不揮発的に保持するメモリ素子として不揮発性メモリトランジスタが使用される。
【０００７】
ロジック回路混載型の不揮発性メモリデバイスの多くでは、１メモリトランジスタ型のメモリセルが用いられている。
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する際に、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、FG型と比較して低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている。ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルをアレイ配置するに際し、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いる。また、高密度メモリセルアレイ方式としてバーチャルグランドアレイ方式を採用している。
【０００８】
ＥＴＯＸセルおよびＮＲＯＭセルのデータ書き込みにおいて、ＦＮトンネル注入に比べ低電圧化が容易なチャネルホットエレクトロン（ＣＨＥ）注入が用いられる。ＣＨＥ注入書き込みにおいては、ソースとドレインに電界を印加し、ソース側からチャネルに供給された電子をチャネルのドレイン側端の高電界領域でエネルギー的に励起し、ホットエレクトロンを発生させる。発生したホットエレクトロンのうち、ボトム絶縁膜のエネルギー障壁高さ（二酸化珪素膜の場合、３.２[eV]）を超えるホットエレクトロンが、電荷蓄積手段（フローティングゲートまたはキャリアトラップ）に注入され、しきい値電圧（Ｖｔｈ）が増大する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、ＦＧ型メモリセルのＣＨＥ注入書き込みにおいて、３.２[eV]と高いエネルギー障壁高さを超えるほど電子を励起するには、ゲートに１０[Ｖ]以上の電圧を印加する必要がある。この書き込みゲート電圧は、１８[Ｖ]以上が必要であったＦＮトンネル書き込み時と比べると低いが、微細ＣＭＯＳの電源電圧２.５[Ｖ]〜５.０[Ｖ]に比べてかなり高い。ＭＯＮＯＳ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧は、ＦＧ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧より低いが、電源電圧よりは高い。たとえばＮＲＯＭの場合、データ書き込み時に必要なゲート印加電圧は９[Ｖ]である。
このため、ＦＧ型、ＭＯＮＯＳ型を問わず、メモリ周辺回路内の昇圧回路において電源電圧を昇圧して書き込みゲート電圧を生成する必要がある。
【００１０】
本発明が解決しようとする課題は、電荷注入効率が高く、より低電圧化が可能な不揮発性半導体メモリデバイスを提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る不揮発性半導体メモリデバイスは、メモリトランジスタを有し、前記メモリトランジスタが、半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、トップ絶縁膜の上に形成されているゲート電極と、を備え、前記ボトム絶縁膜が窒素を含む複数の膜から形成され、当該複数の膜の前記チャネル形成領域に接する最下層膜と前記ゲート電極に接する最上層膜とは、各々の窒素含有率が、当該最上層膜と前記最下層膜との間に存在する他の膜の窒素含有率より大きい。
【００１２】
本発明に係る他の不揮発性半導体メモリデバイスは、メモリトランジスタを有し、前記メモリトランジスタが、半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、トップ絶縁膜の上に形成されているゲート電極と、を備え、前記ボトム絶縁膜が窒素を含む単層の膜から形成され、当該膜の前記チャネル形成領域に接する最下層領域と前記ゲート電極に接する最上層領域とは、各々のシリコンとの窒素含有率が、当該最上層領域と前記最下層領域との間に存在する他の膜領域の窒素含有率より大きい。
【００１３】
本発明に係る他の不揮発性半導体メモリデバイスは、メモリトランジスタを有し、前記メモリトランジスタが、半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、トップ絶縁膜の上に形成されているゲート電極と、を備え、前記ボトム絶縁膜が複数の膜から形成され、当該複数の膜の前記チャネル形成領域に接する最下層膜と前記ゲート電極に接する最上層膜とは、各々のシリコンとの障壁エネルギーが、当該最上層膜と前記最下層膜との間に存在する他の膜のシリコンとの障壁エネルギーより小さい。
【００１４】
本発明に係る他の不揮発性半導体メモリデバイスは、メモリトランジスタを有し、前記メモリトランジスタが、半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、トップ絶縁膜の上に形成されているゲート電極と、を備え、前記ボトム絶縁膜が単層の膜から形成され、当該膜の前記チャネル形成領域に接する最下層領域と前記ゲート電極に接する最上層領域の各々のシリコンとの障壁エネルギーが、当該最上層領域と前記最下層領域との間に存在する他の膜領域のシリコンとの障壁エネルギーより小さい。
【００１５】
本発明では好適に、前記ボトム絶縁膜を構成する前記複数の膜は窒素を含み、前記最下層膜と前記最上層膜とは、各々の窒素含有率が、当該最上層膜と最下層膜との間に存在する他の膜の窒素含有率より大きい。
あるいは好適に、前記ボトム絶縁膜を構成する前記単層の膜は窒素を含み、前記最下層領域と前記最上層領域とは、各々の窒素含有率が、当該最上層領域と最下層領域との間に存在する他の膜領域の窒素含有率より大きい。
本発明では好適に、前記ボトム絶縁膜は、窒化酸化膜または窒化酸化膜の組成がグレーデッドに変化している多層膜または単層膜である。
本発明では好適に、前記ボトム絶縁膜のシリコンに対する障壁エネルギーが、酸化シリコンのシリコンに対する障壁エネルギーより小さい。
【００１６】
本発明に係る不揮発性半導体メモリデバイスの製造方法は、半導体基板に形成されている２つのソース・ドレイン領域間で規定されているチャネル形成領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜およびトップ絶縁膜と、トップ絶縁膜の上に形成されているゲート電極と、を備える不揮発性半導体メモリデバイスの製造方法であって、前記ボトム絶縁膜の形成時に、当該ボトム絶縁膜の前記チャネル形成領域との界面側部と前記電荷蓄積膜との界面側部とで、当該２つの界面側部間の膜厚方向中心部より窒素濃度を高くする。
本発明では好適に、前記ボトム絶縁膜の形成時に前記２つの界面側部で前記膜厚方向中心部より窒素濃度を高くするために、プラズマ窒化技術、または、プラズマ窒化技術とその後の高温アニール技術を用いる。
【発明の効果】
【００１７】
本発明によれば、電荷注入効率が高く、かつ、データ保持特性が良好であり、低電圧化が可能な不揮発性半導体メモリデバイスを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、ＭＯＮＯＳ型メモリトランジスタを有した不揮発性メモリデバイスを例として、本発明の実施形態を説明する。
【００１９】
《全体構成》
本実施形態に係る不揮発性メモリデバイスは、メモリブロックと、論理回路ブロックとを有する。
図１に、メモリブロックの概略構成を示す。
図１に図解するメモリブロックは、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイの動作を制御するメモリ周辺回路とからなる。メモリ周辺回路の最大電圧としては、少なくとも±４[Ｖ]まで出力することが可能である。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ.ＤＥＣ）３、メインロウデコーダ（ＭＲ.ＤＥＣ）４、カラムデコーダ（Ｃ.ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ.ＳＥＬ）７、ソース線駆動回路（ＳＬＤ）８、および、ウェル充放電回路（Ｗ.Ｃ／ＤＣ）９を有する。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ソース線駆動回路８、ウェル充放電回路９に供給する電源回路、および電源供給を制御する制御回路を含む。なお、外部から供給される電源電圧が２.５[Ｖ]以下の場合は上述した昇圧が必要となるが、電源電圧が２.５[Ｖ]の場合、昇圧は不要である。
【００２０】
メインロウデコーダ４は、プリロウデコーダ３により指定されたワード線に所定電圧を印加するワード線駆動回路（ＷＬＤ）を含む。
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時等にビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、センスアンプ（ＳＡ）を含む。
【００２１】
メモリ周辺回路の機能を、書き込みおよび消去において簡単に述べれば、たとえば以下の如くである。
まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で、アドレス端子に入力されたアドレス信号Ａ１〜Ａｍ＋ｎがアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、プリロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部はプリロウデコーダ３によりデコードされ、アドレス信号により指定された所定のワード線ＷＬが選択され、選択されたワード線ＷＬsel.にメインロウデコーダ４内のワード線駆動回路（ＷＬＤ）により所定の電圧が印加される。
書き込み時には、ワード線駆動回路から所定のハイレベルの正電圧、たとえば３.５[Ｖ]が、選択されたワード線ＷＬsel.に印加され、非選択のワード線ＷＬunsel.はたとえば０[Ｖ]で保持される。
【００２２】
残りのアドレス信号はカラムデコーダ５によりデコードされ、アドレス信号により指定された選択列の列選択線ＹＬが選択され、これに所定電圧が印加される。
列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移し、これに応じて、選択されたビット線ＢＬsel.が入出力回路６に接続される。
【００２３】
制御信号ＣＳによって制御されたソース線駆動回路８により、書き込み時には接地電位ＧＮＤがソース線ＳＬに印加される。
また、制御信号ＣＳ´によって制御されたウェル充放電回路９により、メモリセルアレイのウェルが書き込み時にのみ、所定の逆バイアス電圧（たとえば負電圧）に充電される。
【００２４】
これにより、書き込み時に、入出力バッファ内の書き込みデータが、選択されたビット線ＢＬsel.に印加され、選択されたビット線ＢＬsel.と、選択されて励起されたワード線ＷＬsel.との交点にあるメモリセルに書き込まれる。具体的には、書き込みデータに応じて３.５[Ｖ]程度の正電圧、あるいは０[Ｖ]が選択ビット線ＢＬsel.に印加され、これらの電圧が印加された上記メモリセルに、電離衝突（たとえば２次離衝突）によるホットエレクトロンが注入される。
【００２５】
後述するようにビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスに基づいて行うとよい。２次電離衝突によるホットエレクトロン注入書き込みでは、ウェルを負にバイアスすることが望ましく、この場合、選択されたウェルにたとえば−１.０[Ｖ]〜−３.５[Ｖ]程度が印加される。
【００２６】
《メモリセルアレイ》
図２に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Separated Source Line）型と称される。
図３に、このメモリセルアレイの平面図を示す。
図４に、図３のＢ−Ｂ´線に沿った断面側から見た鳥瞰図を示す。
【００２７】
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図２に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００２８】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００２９】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１とＳ２１はセレクトゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１とＳ２２はセレクトゲート線ＳＧ１２により制御される。
【００３０】
メモリセルアレイにおいて、図４に図解するように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、たとえばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、後述するウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
【００３１】
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積手段を含む誘電体膜（電荷蓄積膜）が形成されている。電荷蓄積膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬ間のＰウェル部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。チャネル形成領域に接する副ビット線（第２のソース・ドレイン領域）の部分がドレイン、チャネル形成領域に接する副ソース線（第１のソース・ドレイン領域）の部分がソースとして機能する。
【００３２】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、たとえばプラグであり、ビット方向の、たとえば６４個のメモリトランジスタごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。
【００３３】
図解するメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００３４】
副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。
このため、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小寸法Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬから切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬを、シリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００３５】
つぎに、いわゆるＳＳＬ(separated source line)型と称されるメモリセルアレイの構造を説明する。
図５は、メモリセルアレイの等価回路図である。図６は、自己整合技術を用いて形成可能な微細セルアレイの概略平面図である。図７は、図６のＡ−Ａ'線に沿った断面側から見た斜視図である。
本例のメモリセルアレイにおいて、各メモリセルが、メモリトランジスタ１個で構成されている。図５に示すように、メモリセルを各々構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタがワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３および（分離）ソース線ＳＬ１〜ＳＬ３によって接続されている。
【００３６】
列（ＣＯＬＵＭＮ）方向に沿って配置されているメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ソースがビット線ＢＬ１に接続され、各ドレインがソース線ＳＬ１に接続されている。列方向に沿って配置されているメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ソースがビット線ＢＬ２に接続され、各ドレインがソース線ＳＬ２に接続されている。列方向沿って配置されているメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ソースがビット線ＢＬ３に接続され、各ドレインがソース線ＳＬ３に接続されている。
行（ＲＯＷ）方向に沿って配置されているメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に沿って配置されているメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に沿って配置されているメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、同様に、セル配置およびセル間接続が繰り返されている。
【００３７】
このメモリセルアレイは、図２に示すメモリセルアレイと比較すると、セレクトトランジスタＳ１１,Ｓ１２,Ｓ２１およびＳ２２が不要である。
上記セレクトトランジスタが不要なことに加え、ソース線およびビット線が階層化されていないことから、図２に示すメモリセルアレイに比べて面積の無駄がなく、とくに集積規模が中から小容量のメモリにおいてビット当たりの実質的なセル面積が小さくできるという利点がある。
【００３８】
このセルアレイにおいて、図７に示すように、Ｐ型の半導体基板ＳＵＢ（またはＰウェル）の表面領域に絶縁性トレンチまたはＬＯＣＯＳなどからなる素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図６に示すように、列（ＣＯＬＵＭＮ）方向に長い平行ライン形状を有する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が等間隔に形成され、それぞれのワード線が素子分離絶縁層ＩＳＯにほぼ直交している。
【００３９】
図７に示すように、ワード線ＷＬ１〜ＷＬ４と半導体基板ＳＵＢの活性領域との間に、積層絶縁膜（図では１層表記）とワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４（以下、ワード線ＷＬと表記）が積層されている。
図６および図７に示すように、素子分離絶縁層ＩＳＯにより領域が規定される活性領域の表面部において、Ｎ型不純物が高濃度に導入されてソース領域Ｓとドレイン領域Ｄとが、列（ＣＯＬＵＭＮ）方向に沿って交互に形成されている。ソース領域Ｓとドレイン領域Ｄの行（ＲＯＷ）方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域Ｓとドレイン領域Ｄの列方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域Ｓとドレイン領域Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００４０】
図７において、ワード線ＷＬ１〜ＷＬ４の上部および側壁は、絶縁層で覆われている。ワード線ＷＬ１，ＷＬ２，…の上部に、ワード線と同じパターンを有するオフセット絶縁層が形成されている。
オフセット絶縁層、その下のゲート電極（ワード線）および積層絶縁膜からなる積層パターンの両側壁に、サイドウォール・スペーサが形成されている。
【００４１】
隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内において、オフセット絶縁層およびサイドウォール・スペーサによりワード線が被覆されている。
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。ビットコンタクト・プラグＢＣは、ソース領域Ｓに対し行（ＲＯＷ）方向の一方端部に重なっている。ソースコンタクト・プラグＳＣは、ドレイン領域Ｄに対し行方向の他方端部に重なっている。その結果、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣは、図６に示すように、互い違いに形成されている。
図示しない絶縁膜でコンタクト・プラグ周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬ１，ＤＬ２，…が交互に形成されている。ビット線とソース線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【００４２】
《メモリトランジスタ：概略》
以下、このＳＳＬ型メモリセルを例としてメモリトランジスタ構造を説明する。
図８に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図８に示すメモリトランジスタ１０において、Ｐ型半導体からなる半導体基板（またはウェル）１１の一部が、チャネルが形成される半導体領域、すなわち活性領域１１Ａである。ここで活性領域１１Ａの形態は、Ｐ型半導体基板の一部、半導体基板に必要に応じて他のウェルを介して形成されているＰ型ウェル、あるいは、基板（半導体以外の材料も可能）に支持されているＰ型半導体層（たとえばＳＯＩ(Silicon-On-Insulator)層）などがある。以下、半導体基板１１および活性領域１１Ａというとき、シリコンウェハのほかに、基板に形成されているウェルまたはＳＯＩ層、それらの一部の領域を、意味としては含むものとする。
この活性領域１１Ａを以下、チャネル形成領域１１Ａと称する。
【００４３】
チャネル形成領域１１Ａの表面に、ボトム絶縁膜１２Ａ、電荷保持層としての電荷蓄積膜１２Ｂ、および、トップ絶縁膜１２Ｃからなる積層絶縁膜１２が形成され、その上にゲート電極１３が形成されている。
【００４４】
ゲート電極１３に一部重なる２つのＮ型のＬＤＤ(lightly doped drain)領域１４Ｓおよび１４Ｄが、チャネル形成領域１１Ａ内で互いに離れて形成されている。また、ドレイン側のＬＬＤ領域１４Ｄの端部付近からソース側に張り出してＰ型の高濃度チャネル領域１５が形成されている。高濃度チャネル領域１５は斜めイオン注入などによりＰ型不純物を注入することにより形成される。このときのイオン注入ドーズを最適化して、最終的に高濃度チャネル領域１５のＰ型不純物濃度が、チャネル形成領域１１ＡのＰ型不純物濃度より必要なだけ高くなるように調整される。このような高濃度チャネル領域１５が存在すると、ドレイン側のＬＤＤ領域１４Ｄの端部でＰ型不純物濃度が局所的に高くなることから、動作電圧印加時に、その部分での空乏層の伸びが抑えられ、その結果として横方向電界の集中性が高まる。
このことは電荷注入効率の向上に寄与するため高濃度チャネル領域１５の形成は望ましいことであるが、本実施形態では高濃度チャネル領域１５を設けることが必須の要件ではないことから、その省略も可能である。
【００４５】
高濃度チャネル領域１５を含む活性領域１１Ａの上に積層絶縁膜１２が形成され、積層絶縁膜１２の上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶シリコン、高融点金属シリサイド、またはドープド多結晶シリコンと高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソースとドレインとの距離に相当するチャネル方向の長さ（ゲート長）は、０.１８[μm]以下、たとえば１３０［nm］程度である。
【００４６】
ゲート電極１３の両側壁に、絶縁体からなるスペーサ（サイドウォール・スペーサ）１６Ｓおよび１６Ｄが形成されている。サイドウォール・スペーサ１６Ｓにより位置が規定されるチャネル形成領域１１Ａの表面側部分に、Ｎ型不純物領域からなるソース領域１７Ｓ（図６および図７のソース領域Ｓに相当）が形成され、同様に、サイドウォール・スペーサ１６Ｄにより位置が規定されるチャネル形成領域１１Ａの表面側部分に、Ｎ型不純物領域からなるドレイン領域１７Ｄ（図６および図７のドレイン領域Ｄに相当）が形成されている。
【００４７】
ソース領域１７Ｓおよびドレイン領域１７Ｄは、Ｎ型不純物を比較的高濃度にイオン注入することにより形成される。このときサイドウォール・スペーサ１６Ｓ，１６Ｄおよびゲート電極１３が自己整合マスクとして機能し、ソース領域１７Ｓおよびドレイン領域１７Ｄの位置が決まる。また、ＬＤＤ領域１４Ｓおよび１４Ｄは、サイドウォール・スペーサ１６Ｓ，１６Ｄを形成する前にＮ型不純物をイオン注入することにより形成され、その濃度は通常、ソース領域１７Ｓやドレイン領域１７Ｄより低く設定される。さらに、ＬＤＤ領域１４Ｓおよび１４Ｄの各パターンは、それぞれゲート電極１３のパターン端部と重なっている。これは、正孔を注入する場合、ゲートの電界がドレインにおよびやすくして、低いドレイン電圧で正孔の発生を可能にするためである。
【００４８】
なお、ゲートの電界がドレインにおよびやすくするために、ＬＤＤ領域１４Ｄはドレイン領域１７Ｄからゲート電極端部の直下に張り出していればよく、その意味では、濃度の大小関係を示唆しない「エクステンション領域」と称してもよい。この場合、エクステンション領域のＮ型不純物濃度がドレイン領域１７ＤのＮ型不純物濃度より低い必要は必ずしもない。
【００４９】
これらソース領域１７Ｓ、ドレイン領域１７Ｄ、ゲート電極１３およびチャネル形成領域１１Ａのそれぞれは、不図示のコンタクト部および配線を介して、それぞれの動作に適した電圧Ｖｓ（ソース電圧），Ｖｄ（ドレイン電圧），Ｖｇ（ゲート電圧），および必要に応じてＶｂ（バックバイアス電圧）が印加可能となっている。
【００５０】
電荷蓄積膜１２Ｂは、ボトムおよびトップ絶縁膜１２Ａ,１２Ｃより電荷トラップ密度が高い材料からなり、電荷注入時に電荷保持層として機能する。本例における電荷蓄積膜１２Ｂは、たとえば５.０［nm］の窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この電荷蓄積膜１２Ｂは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。電荷蓄積膜１２Ｂは、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
【００５１】
ボトムおよびトップ絶縁膜１２Ａ,１２Ｃは、チャネル形成領域１１Ａあるいはゲート電極１３から電荷蓄積膜１２Ｂを電気的に分離し、電荷保持のために電荷蓄積膜１２Ｂ中に電荷を閉じ込める役割を果す。
ボトムおよびトップ絶縁膜１２Ａ,１２Ｃは、電荷蓄積膜１２Ｂに対し十分な電荷トラップ密度差を有し電位障壁として機能するならば、シリコン窒化膜あるいは酸化窒化(oxynitride)膜などから形成される。ただし、後述するように、ボトム絶縁膜１２Ａは多層膜からなる。
【００５２】
トップ絶縁膜１２Ｃは、例えば、高温度ＣＶＤ酸化膜（ＨＴＯ）から形成する。トップ絶縁膜１２ＣがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。
トップ絶縁膜１２Ｃの膜厚は、ゲート電極１３（例えばワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３.５［nm］、好ましくは５［nm］以上が必要である。トップ絶縁膜１２Ｃの膜厚は、さらに好ましくは、４［nm］から９.０［nm］の範囲内で決めることができ、ここでは５［nm］から７［nm］に設定されている。
また、トップ絶縁膜１２Ｃは、電荷蓄積膜１２Ｂを成膜後に熱酸化して形成してもよい。
【００５３】
《ボトム絶縁膜》
本実施形態では、ボトム絶縁膜１２Ａが複数の膜を重ねて形成されている。ボトム絶縁膜１２Ａの膜厚は、使用用途に応じて２．０［nm］から１０．０［nm］の範囲内で決めることができ、ここでは７［nm］に設定されている。
【００５４】
ボトム絶縁膜１２Ａは、活性領域１１Ａとのバリアハイトが、酸化シリコン（ＳｉＯ２）とシリコン（Ｓｉ）との障壁エネルギーの大きさ（バリアハイト）より低い絶縁膜、例えば酸化窒化（ＳｉＯＮ）膜を多層膜の主な膜として含む。
また、ボトム絶縁膜１２Ａがプラズマ窒化処理にすることで、酸化シリコンであっても、ボトム絶縁膜１２Ａとチャネル形成領域１１Ａとのバリアハイトが、酸化シリコン（ＳｉＯ２）とシリコン（Ｓｉ）とのバリアハイトより低くすることができる。
さらに、上記酸化窒化（ＳｉＯＮ）等の膜材質の選択と、上記プラズマ窒化処理との適用を両方行ってもよい。
【００５５】
プラズマ窒化処理では、たとえば、酸化膜を形成した後、６５０[℃]、短時間で酸化膜を窒化する。具体的にプラズマ窒化処理としては、たとえば６５０[℃]、６０[sec]のＮ２ガス、２５０Ｗのプラズマ処理条件が好適である。窒化処理により酸化膜は少なくとも一部が酸化窒化膜に変化する。処理条件は、ＲＦパワー、成膜温度によりＮ含有量を制御可能である。その結果として、伝導帯、価電子体ともに、Ｓｉ基板からみたエネルギー障壁を低減することができる。
以下の説明では、プラズマ窒化処理を行うことにより、バリアハイトの低減を行う場合を例とする。
【００５６】
図９（Ａ）は、一例として、３層のＳｉＯＮ膜からボトム絶縁膜１２Ａを構成した場合の膜構造を示す。また、図９（Ｂ）に、このボトム絶縁膜１２Ａの障壁エネルギーΦｂの相対強度を示す。
本実施形態では好適に、ボトム絶縁膜１２Ａを、チャネル形成領域１１Ａ側から順に、酸化窒化膜１２０Ａ,１２０Ｂ,１２０Ｃから形成する。この場合、中間の窒化酸化膜１２０ＢのＳｉに対する障壁エネルギーΦｂが、他の２つの酸化窒化膜１２０Ａ,１２０Ｃと比較して高くなっている。
【００５７】
以上の特徴を一般化して言い換えると、本実施形態では、ボトム絶縁膜１２Ａが複数の膜から形成され、当該複数の膜のチャネル形成領域に接する最下層膜（１２０Ａ）と電荷蓄積膜１２Ｂに接する最上層膜（１２０Ｃ）とは、各々のシリコンとの障壁エネルギーが、当該最上層膜（１２０Ｃ）と最下層膜（１２０Ａ）との間に存在する他の膜（３層の場合は１２０Ｂ）のシリコンとの障壁エネルギーより小さい。
この要件を満たせば、最上層膜（１２０Ｃ）と最下層膜（１２０Ａ）との上記障壁エネルギーの大小、および、その間に存在する他の膜間における上記障壁エネルギーの大小は任意である。
【００５８】
図１０（Ａ１）,（Ａ２）,（Ｂ）に、それぞれ、シリコン（Ｓｉ）に対するＳｉＯ２膜,Ｓｉ３Ｎ４膜,ＳｉＯＮ膜の障壁エネルギーを、伝導帯の電子に対する障壁エネルギーＥｃと価電子帯のホールに対する障壁エネルギーＥｖとで比較して示す。
ＳｉＯ２のシリコンに対する障壁エネルギーＥｃは３.１[eV]、障壁エネルギーＥｖは４.９[eV]、またエネルギーギャップＥｇは９.１[eV]である。また、Ｓｉ３Ｎ４のシリコンに対する障壁エネルギーＥｃは２.１[eV]、障壁エネルギーＥｖは１.９[eV]、またエネルギーギャップＥｇは５.１[eV]である。
一方、ＳｉＯＮのシリコンに対する障壁エネルギーＥｃ,Ｅｖの各々は、ＳｉＯ２とＳｉ３Ｎ４の間の値を有し、窒素濃度が高くなるにつれて小さくなると予想される。
【００５９】
実際に、窒素濃度ＮＣon.と障壁エネルギーＥｃ,Ｅｖとの関係を求めた。
図１１に、ＳｉＯＮのシリコンに対する障壁エネルギーＥｃ,Ｅｖの窒素濃度ＮＣon.依存性を示す。
このグラフから、電子、ホールに対する障壁エネルギーＥｃ,Ｅｖが、窒素濃度ＮＣon.が高くなるに従って低下することが分かる。とくにホールに対する障壁エネルギーＥｖの窒素濃度ＮＣon.依存性は大きい。これは、注入キャリアである電子に対する電位障壁を高くしたまま、ホールに対する電子障壁を低くできることを意味する。この特性は、後述する消去時にホールを注入して、蓄積電荷の電荷量を相殺する書き込み・消去方法に好適である。
また、この特性を利用し窒素濃度ＮＣon.を積層絶縁膜１２形成時に徐々に変化させることにより、積層絶縁膜１２中でＳｉに対するＳｉＯＮ膜のポテンシャル分布が徐々に変化するグレーデッドポテンシャル分布の実現が可能である。
【００６０】
本実施形態は、この積層絶縁膜１２がグレーデッドポテンシャル分布を持つことが特徴である。
グレーデッドポテンシャル分布の効果により、酸化窒化膜１２０Ａと１２０Ｂとの界面、酸化窒化膜１２０Ｂと１２０Ｃとの界面での界面準位の発生を抑制でき、界面準位を介して流れるトラップアシステッドトンネル効果に起因するリーク電流を低減可能である。
【００６１】
窒素濃度がグレーデッドに変化する組成を持つＳｉＯＮ膜は、以下のように比較的簡単に形成可能である。
通常の酸化膜にプラズマ窒化処理する場合、Ｓｉ基板との界面及び表面に窒素ピークが発生するＳｉＯＮ膜が形成される。
酸化膜中の窒素濃度が大きくなると、ＳｉＯＮ膜はＳｉＮ膜の物性に近づき、Ｓｉ基板に対する、伝導帯及び価電子帯のエネルギーバリアは、ＳｉＯＮ膜で、窒素組成比が小さい膜と比較して相対的に小さくなる。
そこで、３層膜を形成する際に、ＳｉＯ２の形成とプラズマ窒化処理を３回繰り返す。その際、窒化処理の条件を制御して、酸化窒化膜１２０Ａと１２０Ｃのシリコンに対する障壁エネルギーが、酸化窒化膜１２０Ｂのシリコンに対する障壁エネルギーより小さくなるように制御する。
【００６２】
これにより、トラップアシステッドトンネル効果に起因するリーク電流を低減可能で、その分、低電圧で書き込み、消去が可能で、かつ、データ保持特性の劣化を抑制することが可能になる。
このような、擬似３層構造のポテンシャル分布は、低電圧で書き込み、消去が可能で、データ保持特性の劣化を抑制することができる。
【００６３】
図１２に、窒素濃度ＮＣon.分布の成膜条件依存性を示す。
図１２において、Ｃ１（条件１）とＣ２（条件２）により示す分布は、成膜時のヒータ温度を５５０[℃]と同じにし、違うＲＦ条件で作成を行ったものである。Ｃ１（条件１）により作製した試料は酸化膜換算で４.５［nm］のボトム絶縁膜１２Ａを有し、Ｃ２（条件２）で作製した試料は酸化膜換算で２.５［nm］のボトム絶縁膜１２Ａを有するものであった。
【００６４】
Ｃ１（条件１）の試料は、酸化窒化膜１２０Ａと１２０Ｃのシリコンに対する障壁エネルギーが、酸化窒化膜１２０Ｂのシリコンに対する障壁エネルギーより小さくなるように２つのピークを持つ窒素濃度ＮＣon.の分布を有し、一方、Ｃ２（条件２）の試料は、ピークは１つであり、上記障壁エネルギーに関する要件を満たしていない。
このように、ボトム絶縁膜１２Ａの窒素濃度ＮＣon.および障壁エネルギーの膜厚方向の変化は、プラズマ窒化装置のＲＦパワーにより制御可能であることを見出した。なお、ヒータ温度によっても分布は変化し、この条件による制御も可能である。
また、プラズマ窒化処理後の高温アニールガス種（例えば、ＮＯ,Ｏ２,Ｏ２／Ｎ２）、温度及び時間により、上記ボトム絶縁膜１２Ａの窒素濃度ＮＣon.および障壁エネルギーの膜厚方向の変化を制御可能である。
高温アニールを行うことにより、ボトム絶縁膜（ＳｉＯＮ膜）中において、窒素原子の化学結合状態がより不安定なＮ−Ｏ２結合がなくなり、より安定なＮ−Ｓｉ３結合のみとなり、ボトム絶縁膜の膜質が改善されることをＸＰＳ法により確認した。
【００６５】
図１３に、成膜条件を種々変化させた番号＃０１,＃０３,＃０５,＃０７,＃０９,＃１１,＃１７の試料について、窒素濃度ＮＣon.のピーク濃度と、そのピークの積層絶縁膜１２表面からの深さとを図表にして示す。
これらの試料のうち、番号＃１１と＃１７の試料では濃度ピークが１つであるが、他の条件では濃度ピークが２つ得られている。この図表から、制御性の高さおよび最適化の容易性が分かる。
以上より、擬似３層構造のポテンシャル分布を有する積層絶縁膜１２の窒素ピーク濃度とピーク深さを成膜時およびプラズマ処理時のパラメータで制御することにより、積層絶縁膜１２の擬似３層構造のポテンシャル制御、最適化が可能である。
この結果として、上述したように、擬似３層構造のポテンシャル分布を有する積層絶縁膜１２を実現でき、これにより低電圧で書き込み、消去が可能で、データ保持特性の劣化を抑制することができる離散トラップ型不揮発性メモリを実現できる。
【００６６】
《メモリトランジスタの製造方法：概略》
つぎに、メモリトランジスタの製造方法の概略を説明する。なお、以下の説明では、図５〜図７のメモリセルアレイを前提とする。なお、図２〜図４のメモリセルアレイでは、ソース・ドレイン領域や高濃度チャネル領域（および閾値調整のイオン注入）を、ゲート構造の形成前に行う必要がある点で異なるが、その他の部分は下記説明が適用可能である。
このような構成のメモリトランジスタの製造においては、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷを形成する。
【００６７】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、積層絶縁膜１２を形成する。必要に応じて、閾値電圧調整用のイオン注入を行う。
まず、ボトム絶縁膜１２Ａとして、ドライ熱酸化法により、酸化膜をたとえば６［nm］成膜する。つぎに、プラズマ処理法により６５０[℃]でプラズマ窒化を行い、その次に、ＮＯ雰囲気、８００℃でプラズマ窒化膜を熱処理し、膜の緻密化を行う。
【００６８】
ボトム絶縁膜１２Ａは、酸化膜換算膜厚で４〜１０［nm］が望ましく、本実施例では、６［nm］である。
ボトム絶縁膜１２Ａは、ＳｉＯ２膜ではなく、ＳｉＯＮ膜、ＳｉＮ膜などの各種シリケイト膜、または、アルミナ膜などの高誘電率（High-k）材料でもよい。積層絶縁膜１２の形成は、前述した窒素濃度ＮＣon.の分布が最適化可能な条件を用いる。
ボトム絶縁膜１２Ａ上にＬＰ−ＣＶＤ法により窒化シリコン膜（電荷蓄積膜１２Ｂ）を、最終膜厚が５［nm］となるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７５０[℃]で行う。
トップ絶縁膜１２Ｃは、例えば、ＨＴＯ（High Temperature Oxide）法による酸化シリコン膜で形成する。
あるいは、電荷蓄積膜１２Ｂ（例えば窒化シリコン膜）の表面を熱酸化法により酸化して、たとえば６［nm］の酸化シリコン膜（トップ絶縁膜１２Ｃ）を形成してもよい。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０[℃]で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２.０[eV]以下の比較的深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（電荷蓄積膜１２Ｂ）が１［nm］に対し熱酸化シリコン膜（トップ酸化膜ＴＯＰ）が１.５［nm］形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜の最終膜厚が６［nm］となる。
【００６９】
オフセット絶縁層（不図示）とゲート電極（ワード線ＷＬ）となる導電膜との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。このとき積層絶縁膜１２も同一パターンにて加工する。
副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域（ソース領域１７Ｓおよびドレイン領域１７Ｄ）をイオン注入法により形成する。斜めイオン注入法などにより、高濃度チャネル領域１５を形成する。
続いて、図７に示すメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣとなるプラグを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００７０】
つぎに、図２〜図４に図解する不揮発性メモリセルアレイのバイアス設定例および動作を説明する。なお、図５〜図７に図解するメモリセルアレイにおいても、以下に述べる動作方法の基本は同じである。
図１４（Ａ）は、データ書き込みの動作の概念図、すなわち、ホットエレクトロン注入の概念図、図１４（Ｂ）は、チャネル方向の電子の加速電界Ｅを示す図である。
【００７１】
本実施形態では、電離衝突現象の一種である２次電離衝突によって発生したホットエレクトロン注入により書き込みを行う。
具体的に、図１４（Ａ）に示すように、ソース（副ソース線ＳＳＬ）の電圧０[Ｖ]を基準として、ゲート（図８ではゲート電極１３に相当、ここではワード線ＷＬ）に３〜４[Ｖ]、ドレイン（図８ではドレイン領域１７Ｄ、ここでは副ビット線ＳＢＬ）にＶｄ＝３〜３.５[Ｖ]を印加する。また、バックバイアスとしてＰウェルＷに、ＰウェルＷとソース（図８ではソース領域１７Ｓに相当、ここでは副ソース線ＳＳＬ）または副ビット線ＳＢＬとの間のＰＮ接合を逆バイアスする向きの電圧Ｖwell、たとえば−３[Ｖ]を印加する。このとき副ビット線ＳＢＬとＰウェルＷ間に印加される電圧は、副ビット線ＳＢＬとＰウェルＷの耐圧より小さい電圧値に選択される。
【００７２】
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅがドレイン側の副ビット線ＳＢＬ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。
このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されて、再度格子と衝突して、電子とホールの対を生成して、その中の電子は、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界により更に加速される。高いエネルギーを得たホットエレクトロンＨＥが、ボトム絶縁膜ＧＤ（図８ではボトム絶縁膜１２Ａ）のエネルギー障壁を乗り越え、電荷蓄積膜ＧＤ中のキャリアトラップに捕獲される。この電荷捕獲領域（記憶部）は、ドレイン側の一部に限定される。
【００７３】
このとき、次式(1-1)に示す熱電子モデルによる電子（またはホール）の注入確率は次式(1-2)を満足する。
【００７４】
［数１］
Ｉｇ∝Ｉｄ*exp{−Ｂ*ｑ*Φｂ／(ｋ*Ｔe)}…(1-1)
Ｐ(Te)∝Ａ*exp{−Ｂ*ｑ*Φｂ／(ｋ*Ｔe)}…(1-2)
【００７５】
ここで“Ｐ(Te)”は電子の注入確率、“Φｂ”は障壁エネルギー、“ｋ”はボルツマン定数、“Ｔe”は電子温度、“Ａ”および“Ｂ”は定数を表す。
この式から、電子の注入確率は、障壁エネルギーに指数関数的に依存していることが分かる。ホールの場合も同様な式により表される。
【００７６】
電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、本実施形態では、高濃度チャネル領域１５（図１４（Ａ）では符号“ＨＲ”により示す）が設けられているため、図１４（Ｂ）に示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くて済む。本実施形態において、高濃度チャネル領域ＨＲの形成は必須ではいが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
さらに、バックバイアスによりＰウェルＷと副ビット線をなすｎ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００７７】
従来の不揮発性メモリでは、いわゆるＶＰＰ系と称される１０数[Ｖ]から、場合によっては２０[Ｖ]を超える高耐圧のトランジスタを必要としていた。このようなトランジスタの形成はＶＣＣ系トランジスタあるいはロジック回路トランジスタとのプロセスの共通性が低いうえ、これを生成する昇圧回路の規模が大きくなり、電力消費も大きいものであった。これらの点で、本実施形態の不揮発性メモリは優れている。
【００７８】
ところで、４〜６[Ｖ]程度の耐圧は一般的なＶＣＣ系の回路でも必要とされている。つまり、ＶＣＣ系の回路の入出力（Ｉ／Ｏ）段に使用され、外部からの信号の影響を受けるＩ／Ｏトランジスタは、通常の使用電圧は電源電圧ＶＣＣであっても、若干のオフセットを設けるなどのパターン上の工夫により他のトランジスタより高い耐圧となるように設計されているのが普通である。あるいは、ゲート絶縁膜厚等のプロセスパラメータを他の高速ロジックトランジスタと変えてある場合もある。そして、Ｉ／Ｏトランジスタのバーンイン電圧は４〜５[Ｖ]程度であり、数秒間の印加で破壊されないことを、その信頼性スペックに記載していることが多い。また、Ｉ／Ｏトランジスタの耐圧はバーンイン電圧より高い。
【００７９】
本実施形態では、Ｉ／Ｏトランジスタを、オフセットの有無、オフセット量などのパターン上の違いはともかく、少なくともプロセスは、メモリ周辺回路の中耐圧トランジスタと同じとしている。Ｉ／Ｏトランジスタは、他のロジックトランジスタとプロセスが同じ場合と、若干異なる場合がある。しかし、いずれにしても、メモリ周辺回路とロジック部のプロセスは少なくとも一部、より望ましくは全てで共通化されている。
また、マージンを十分とりたいときは、パターン上のオフセット量を大きくして対応でき、その場合、プロセスそのものは、Ｉ／Ｏトランジスタや通常のロジック回路トランジスタと共通にできる。さらにマージンをとりたい場合、本実施形態では少なくともゲート絶縁膜仕様は共通とし、ドレイン側の不純物分布のプロファイルに差をつけるなどにより対処する。
【００８０】
本実施形態に係る不揮発性メモリデバイスにおいて、電荷注入効率が高い書き込み方法を採用し、消去時のワード線およびドレインへの電圧印加を、それぞれ逆極性を有し個別に生成した第１極性の電圧と第２極性の電圧を用いて行う。このため、ＶＰＰ系の高耐圧トランジスタを不要とし、その分、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。
本実施形態の不揮発性メモリデバイスは、従来に比べて製造工程が大幅に簡単化できる。
本実施形態に係る不揮発性メモリデバイスの製造方法においては、メモリ周辺回路と論理回路のメモリトランジスタを同じサイズで同時形成することにより、製造工程の共通性が高いだけ製造工程が簡単で歩留り向上もしやすい利点がある。
【００８１】
以上の製造方法により形成しメモリセルアレイにおいて、書き込み特性に関して検討した。
この書き込み特性の検討では、プログラム時間（書き込み時間）に対するしきい値電圧Ｖthの変化を調べた。この特性評価に用いたＭＯＮＯＳトランジスタは、その高濃度チャネル領域１５の濃度として１×１０１８ｃｍ−３で作成したものである。書き込み条件はゲート電圧Ｖｇとドレイン電圧Ｖｄをともに３.５[Ｖ]とし、バックバイアス電圧Ｖｂをパラメータとして、０[Ｖ]から−３.５[Ｖ]までの範囲で変化させた。このため、高濃度チャネル領域１５の不純分濃度を高くした。
この書き込み特性では良好な結果が得られた。
【００８２】
つぎに、ゲート電圧Ｖｇとドレイン電圧Ｖｄを変化させたときの書き込み特性を検討した。バックバイアス電圧Ｖｂ＝−３[Ｖ]の場合に、ゲート電圧Ｖｇとドレイン電圧Ｖｄをともに３[Ｖ]、３.５[Ｖ]、４.０[Ｖ]と変化させた場合、さらに、ゲート電圧Ｖｇが３.５[Ｖ]でドレイン電圧Ｖｄが３[Ｖ]の場合について上記書き込み特性を調べた。
この検討の結果、書き込み電圧が高い方のＶthシフト量が大きく、書き込み速度も速くなるという、極めて妥当性のある結果が得られた。また、最大電圧３.５[Ｖ]以下、たとえば３[Ｖ]動作の可能性が得られていることが判明した。
【００８３】
また、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
書き込み状態のメモリトランジスタの電流−電圧特性を測定した結果、ゲート電圧Ｖｇとドレイン電圧Ｖｄがともに３.５[Ｖ]、バックバイアス電圧Ｖｂが−３[Ｖ]の場合、ドレイン電流Ｉｄ＝１５[nA/μm]、基板電流Ｉｂ＝２.５[nA/μm]と、通常のＣＨＥ注入の１００〜２５０[μA/μm]と比較して、かなり低減されていることが分かった。
読み出し電圧も低いため、本実施例では低消費電力を実現できる。
【００８４】
消去特性に関しては、図１０に示すように価電子帯のエネルギー障壁が低減されるため、従来と比較して定電圧化が可能になった。
例えば、バンド間トンネルに起因したホットホール注入によりホールを電荷蓄積膜に注入して消去する場合、ドレイン電圧が３.５[Ｖ]、ゲート電圧が−３.０[Ｖ]で消去することができた。さらに消去速度を上げるためには、消去時に基板バイアス（例えば−２[Ｖ]）を印加することが有効であることが分かった。
なお、ＦＮ注入メカニズムにより電子を引き抜く、または、ホールを注入することにより消去することも可能である。
【００８５】
また、読み出し電流についても検討した。
読み出し電流特性（ドレイン電圧Ｖｄ＝０.５[Ｖ]）を検討した。
この検討の結果、読み出しゲート電圧３[Ｖ]、ドレイン電圧０.５[Ｖ]の場合に、ゲート幅１[μm]あたり、約８０[μA/μm]の読み出し電流がとれることが分かった。
また、ドレイン電圧０.５[Ｖ]での非選択セルからのオフリーク電流値は、読み出しゲート電圧３.５[Ｖ]の場合、約１[nA]と小さかった。
この場合の読み出し電流は１[μA]以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長１３０［nm］のＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分ある。
【００８６】
また、ゲート電圧Ｖｇ＝３.５[Ｖ]でのリードディスターブ特性も評価したが、３×１０８[sec]以上時間経過後でも読み出しが可能であることが分かった。
種々の検討により、書き込み時のドレイン電圧Ｖｄ＝４[Ｖ]でもパンチスルーを抑制可能であることも判明した。
さらにデータ保持特性およびデータ書き換え特性が良好であることを確認した。
【００８７】
以上より、ゲート長が１３０［nm］より短くてもＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られている。
【００８８】
本実施形態において、注入電荷の保持領域下方のチャネル形成領域において、その一部の途中にピンチオフ点が存在すると、フォワードリードがより有効に行えるため望ましい。
そのためには、たとえば、書き込み時に印加する電圧の値および印加時間を調整して、ゲート絶縁膜ＧＤ（積層絶縁膜１２）に対し、ドレイン側のＮ型不純物領域（副ビット線ＳＢＬ）と高濃度チャネル領域１５との境界からチャネル中央側に少なくとも２０［nm］以上にまでホットエレクトロンを注入するとよい。この場合の中性閾値電圧、すなわちチャネルドープにのみ依存した注入電荷が存在しない領域下方の閾値電圧を、平均値で１.５[Ｖ]以下に予め設定しておくことが望ましい。
このようにすると、注入電荷の保持領域下方のチャネル形成領域全てがピンチオフせず、かつ中性閾値電圧が十分低いため、電荷注入による閾値電圧変化をフォワードリードにより容易に検出できる。
【００８９】
非選択セルからのオフリーク電流低減のためには、読み出し時に非選択ワード線を若干、負電圧でバイアスするとよい。あるいは、ソース線を若干、正方向にバイアスしてもよい。たとえば、非選択のワード線に０[Ｖ]を印加して、かわりに全てのソース線に、望ましくは０[Ｖ]より大きく０.５[Ｖ]以下の電圧、たとえば０.３[Ｖ]を印加してもよい。
【００９０】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
本実施形態の不揮発性メモリデバイスは、低電圧化が可能でロジックや周辺トランジスタとメモリトランジスタのプロセスの共通性が高いため、特にシステムＬＳＩ用途に適している。
【００９１】
また、本実施形態の不揮発性メモリデバイスは、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型など、特殊なゲート構造を不要としながら高速動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有しているという利点がある。
【００９２】
本発明のＭＯＮＯＳ型メモリは、種々の用途に適用可能である。
一般に、現在主流の汎用の不揮発性半導体メモリデバイスは、書き換え１０万回を保障する場合が多い。しかし、不揮発性半導体メモリデバイスがあらゆる書き換え可能なデータの記録媒体として広く用いられてきていることから、適当なアプリケーションに限れば、書き換え回数は数回から多くても数１０回という場合も増えている。
【００９３】
たとえば、著作権者の利益を護るため書き換え回数が制限される場合がある。あるいは、システムＬＳＩなどの分野では、顧客の要望に応じて一部の機能を電気的に選択し、あるいは、所定の特性値（たとえば供給電圧値）を顧客の要望に応じて変更するように構成され、そのために電気的にデータの書き換えが可能な不揮発性メモリセルアレイがＩＣの一部に埋め込まれている場合がある。この用途では、入力されるデータのビット数Ｍ、あるいは、その最大の書き換え回数Ｎが予め決められていることが多い。
また、本発明が適用可能な他のアプリケーションとして、供給電圧値を変更するために抵抗を調整するようなアナログトリミング用途がある。このような用途では、データの書き換え回数は最大でも１０回程度で十分であることが分かっている。上記アナログトリミング機能を持たせるために不揮発性メモリセルアレイをロジック回路と混載したＭＯＮＯＳ型不揮発性メモリデバイスにも適用可能である。このトリミング用途は、必要なビット数が１００〜１０００と少ないため、１００回程度の追記方式の書き換えが可能である。
【００９４】
アナログ回路のトリミング技術も、ＩＣの世代により微細化され、その結果として、周辺回路は低電圧化されていく。とくに、９０［nm］以降の世代になると周辺回路の最大電圧も目的により３．３[Ｖ]より２．５[Ｖ]に低電圧化される。仮に、２．５[Ｖ]仕様のトランジスタで動作させる場合の最大電圧は、書き換え回数が少ない場合は最大３．５[Ｖ]程度と予想される。
本実施形態では最大３．５[Ｖ]で動作可能となるため、９０［nm］世代以降に微細化されても、周辺回路と高耐圧トランジスタとロジック回路の２．５[Ｖ]仕様のトランジスタプロセスを共用化することができることから、不揮発性メモリを混載する場合に追加マスクを、たとえば３枚程度削減し、低コスト混載が実現できる。
【００９５】
《変形例》
本実施形態では、以下に述べる種々の変形が可能である。
上述した実施形態において、メモリトランジスタ構造についても、種々変形が可能である。以下、これらの変形例を説明する。
【００９６】
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の“チャネル形成領域を有する半導体基板”は、基板バルクのほか、本実施形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の“チャネル形成領域を有する半導体基板”として用いることができる。
【００９７】
図１５は、図２〜図４に図解するメモリセルアレイで、高濃度チャネル領域ＨＲが形成されている断面図である。
図１５に図解するメモリトランジスタにおいて、Ｎ型の不純物領域からなる副ビット線ＳＢＬおよび副ソース線ＳＳＬの内側端（副ビット線ＳＢＬ側のみでも可）に、より低濃度なＮ型の低濃度不純物領域ＬＤＤを有している。高濃度チャネル領域ＨＲは、たとえば副ビット線ＳＢＬ側の低濃度不純物領域ＬＤＤのチャネル中央側端に接して形成されている。高濃度チャネル領域ＨＲは、チャネルの両側に形成されていてもよい。
【００９８】
低濃度不純物領域ＬＤＤの形成は、たとえば図３に示すメモリセルアレイにおいては、副ビット線ＳＢＬと副ソース線ＳＳＬとを平行ライン形状でウェル内に形成する過程で形成できる。すなわち、平行ライン形状のマスク層をウェル上に形成して、そのマスク層周囲のウェル表面に、先ず、低濃度でＮ型不純物をイオン注入して低濃度不純物領域ＬＤＤを形成する。つぎに、マスク層幅方向の２つの側面にサイドウォール形状のスペーサ層を形成して、このスペーサ層周囲のウェル表面に、より高濃度でＮ型不純物をイオン注入して副ビット線ＳＢＬと副ソース線ＳＳＬを形成する。
高濃度チャネル領域ＨＲは、マスク層の形成直後あるいは低濃度不純物領域ＬＤＤ形成時のイオン注入後に、Ｐ型不純物を斜めイオン注入法によりマスク層の一方端部下方に導入することで形成できる。
【００９９】
前述したように、高濃度チャネル領域ＨＲを有することは、本実施形態では必須ではない。ただし、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域ＬＤＤの双方を形成することは、さらに望ましい。この場合、チャネル走行キャリア（電子）にとっては、低濃度不純物領域ＬＤＤが低抵抗領域として機能するので、隣接した高濃度チャネル領域ＨＲの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲで更に高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【０１００】
メモリトランジスタの電荷蓄積手段に離散化された導電体を用いてもよい。ここでは、この電荷蓄積手段として、ゲート絶縁膜中に埋め込まれた、たとえば１０ナノメータ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いたメモリトランジスタを説明する。
【０１０１】
図１６は、電荷蓄積手段としての小粒径導電体を用いたメモリトランジスタの構造を示す断面図である。
図１６に図解するメモリトランジスタにおいて、ゲート絶縁膜ＧＤ（図８の積層絶縁膜１２に相当）が、ボトム絶縁膜ＢＴＭ、その上に形成された電荷蓄積手段としての離散的な小粒径導電体ＭＣ、および小粒径導電体ＭＣを覆う第２の電位障壁膜ＤＦとからなる。
その他の構成、即ちＰウェルＷ、チャネル形成領域ＣＨ、（高濃度チャネル領域１５）、第２のソース・ドレイン領域（副ビット線）ＳＢＬ、第１のソース・ドレイン領域（副ソース線）ＳＳＬ、および、ゲート電極（ワード線ＷＬ）は、低濃度不純物領域ＬＤＤが省略されていることを除くと図１５と同様である。なお、この場合に低濃度不純物領域ＬＤＤを形成してもよい。
【０１０２】
小粒径導電体ＭＣは、たとえば、微細な非晶質ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）または多結晶ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）等の導電体により構成されている。小粒径導電体ＭＣのサイズ（直径）は、好ましくは１０［nm］以下、たとえば４.０［nm］程度である。個々の小粒径導電体同士が第２の電位障壁膜ＤＦで空間的に、たとえば４［nm］程度の間隔で分離されている。
本例におけるボトム絶縁膜ＢＴＭは、使用用途に応じて２.０［nm］から６.０［nm］までの範囲内で適宜選択できる。ここでは、４.０［nm］程度の膜厚である。
【０１０３】
図１６に図解するメモリトランジスタの製造方法について説明する。
ＰウェルＷ，副ビット線ＳＢＬ，副ソース線ＳＳＬ（および高濃度チャネル領域ＨＲ）を形成後、本実施形態で記述したと同様な方法によりボトム絶縁膜ＢＴＭ（図８のボトム絶縁膜１２Ａ）を成膜する。
たとえばＬＰ−ＣＶＤ法を用いたＳｉＸＧｅ１−Ｘ成膜の初期過程に生じるＳｉＸＧｅ１−Ｘの小粒径導電体ＭＣの集合体をボトム絶縁膜ＢＴＭ上に形成する。ＳｉＸＧｅ１−Ｘの小粒径導電体ＭＣは、シラン（ＳｉＨ４）あるいはジクロルシラン（ＤＣＳ）とゲルマン（ＧｅＨ４）と水素を原料ガスとして用い、５００[℃]〜９００[℃]程度の成膜温度で形成される。小粒径導電体ＭＣの密度、大きさは、シランあるいはジクロルシランと水素の分圧あるいは流量比を調整することによって制御できる。水素分圧が大きい方が小粒径導電体ＭＣのもととなる核の密度を高くできる。あるいは、非化学量論的組成のＳｉＯＸをシランあるいはジクロルシランと酸化二窒素（Ｎ２Ｏ）を原料ガスとして５００〜８００[℃]程度の成膜温度で形成し、その後９００〜１１００[℃]の高温でアニールすることで、ＳｉＯ２と小粒径導電体相が分離し、ＳｉＯ２に埋め込まれた小粒径導電体ＭＣの集合体が形成される。
小粒径導電体ＭＣを埋め込むように、第２の電位障壁膜ＤＦを、たとえば７［nm］ほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素（Ｎ２Ｏ）の混合ガス、基板温度がたとえば７００[℃]とする。このとき小粒径導電体ＭＣは誘電体膜ＤＦに埋め込まれる。
その後、ワード線ＷＬとなる導電膜を成膜し、これを一括してパターンニングする工程を経て、当該メモリトランジスタを完成させる。
【０１０４】
このように形成された小粒径導電体ＭＣは、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体ＭＣは、数個の注入電子を保持できる。なお、小粒径導電体ＭＣを更に小さくして、これに単一電子を保持させてもよい。
【０１０５】
メモリトランジスタのゲート絶縁膜ＧＤ（積層絶縁膜１２）の構造は、実施形態で主に説明したＭＯＮＯＳ型に用いられる３層の誘電体膜および上記小粒径導電体型に限定されない。ゲート絶縁膜の要件は、電荷トラップ等の電荷蓄積手段が離散化されていることであり、これらの要件を満たす種々の他の構成を採用可能である。
たとえば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなるボトム絶縁膜ＢＴＭ（図８のボトム絶縁膜１２Ａ）と、その上に形成された窒化珪素等からなる電荷保持能力を有した膜ＣＨＳとの２層構成であってもよい。
【０１０６】
また、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型と同じ様な膜構造において、電荷保持能力を有した膜ＣＨＳ（図８の電荷蓄積膜１２Ｂ）として採用可能である。
さらに、ボトム絶縁膜ＢＴＭ（ボトム絶縁膜１２Ａ）の材料として、その他の金属酸化物を上げると、たとえば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
ボトム絶縁膜ＢＴＭの材料として、酸化アルミニウム（Ａｌ２Ｏ３）が選択された場合には、たとえば、塩化アルミニウム（ＡｌＣｌ３）と二酸化炭素（ＣＯ２）と水素（Ｈ２）を原料ガスとしたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ(Ｃ２Ｈ５Ｏ)３，Ａｌ(Ｃ３Ｈ７Ｏ)３，Ａｌ(Ｃ４Ｈ９Ｏ)３等）の熱分解を用いる。
ボトム絶縁膜ＢＴＭの材料として、酸化タンタル（Ｔａ２Ｏ５）が選択された場合には、たとえば、塩化タンタル（ＴａＣｌ５）と二酸化炭素（ＣＯ２）と水素（Ｈ２）を原料ガスとしたＣＶＤ法、またはＴａＣｌ２(ＯＣ２Ｈ５)２Ｃ５Ｈ７Ｏ２、あるいはＴａ(ＯＣ２Ｈ５)５の熱分解を用いる。
ボトム絶縁膜ＢＴＭの材料として、酸化ジルコニウム（ＺｒＯＸ）が選択された場合には、たとえば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【０１０７】
これらの形成方法は、電荷蓄積膜１２Ｂを酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、トップ絶縁膜１２Ｃは、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【０１０８】
以上のように、本実施形態によれば以下の利点がある。
すなわち、ボトム絶縁膜１２Ａのポテンシャル分布、すなわち障壁エネルギー分布を本発明に即して最適化することによって、リーク電流が低減し、低電圧化が容易になる。また、さらに低電圧で電子を注入するために高濃度チャネル領域ＨＲを有する。この不純物濃度を高くして、低い電圧でも高濃度領域に電界集中させる場合、初期しきい値電圧Ｖthを決めているのはチャネル部分ではなく、高濃度チャンネル領域である。
一方、低電圧で読み出すためには、読み出し電圧も低下させる必要があり、初期しきい値電圧Ｖthを低く設計する必要がある。
【０１０９】
低電圧書き込みと低電圧読み出しは初期しきい値電圧Ｖthの設計でトレードオフの関係になっている。
本実施形態では、たとえば、高温でのアンモニアＮＨ３による窒化処理を行なうことにより、ボトム絶縁膜ＢＴＭ中に正電荷を導入しやすくする要因を誘発し、結果として、しきい値電圧Ｖthを低下させる現象を適用している。たとえば高温アンモニアＮＨ３アニールによるしきい値電圧Ｖthが負にシフトする現象を用いて、初期しきい値電圧Ｖthを低下させて、書き込み速度を速くしてかつ、３.５[Ｖ]以下での低電圧での読み出しが可能にしている。
以上の作用により、低電圧で、初期しきい値電圧Ｖthが低いトラップメモリを実現可能となる。
このため、ホットエレクトロンまたはホットホールの発生効率及び注入効率が上がり、所望の電荷注入効率を得るのに必要な電圧を下げることができる。
電圧を下げることは、メモリ周辺回路および論理回路とのプロセスの共通性が高くなり、コストを下げることにつながる。そして、結果的には、安価なロジック回路混載型の不揮発性メモリデバイスを提供することが可能となる。
【図面の簡単な説明】
【０１１０】
【図１】実施形態に係る不揮発性半導体メモリデバイスのブロック図である。
【図２】上記デバイスのメモリセルアレイの基本構成を示す回路図である。
【図３】上記メモリセルアレイの平面図である。
【図４】図３のＢ−Ｂ’線に沿った断面側から見た斜視図である。
【図５】ＮＯＲ型メモリセルアレイの等価回路図である。
【図６】上記ＮＯＲ型メモリセルアレイの平面図である。
【図７】図６のＡ−Ａ'線に沿った断面側から見た斜視図である。
【図８】ＭＯＮＯＳ型メモリトランジスタの断面図である。
【図９】（Ａ）はボトム絶縁膜の膜構造を示す断面図である。（Ｂ）はボトム絶縁膜の障壁エネルギーの膜厚方向の相対強度を示す図である。
【図１０】（Ａ１）,（Ａ２）,（Ｂ）は、それぞれ、Ｓｉに対するＳｉＯ２膜,Ｓｉ３Ｎ４膜,ＳｉＯＮ膜の障壁エネルギーを示すためのエネルギーバンド図である。
【図１１】ＳｉＯＮのＳｉに対する障壁エネルギーの窒素濃度依存性を示すグラフである。
【図１２】窒素濃度分布の成膜条件依存性を示すグラフである。
【図１３】成膜条件を種々変化させた試料について、窒素ピーク濃度と深さとを示す図表である。
【図１４】（Ａ）はデータ書き込みの動作の概念図、（Ｂ）はチャネル方向の電子の加速電界を示す図である。
【図１５】メモリトランジスタ構造の変形例を示す断面図である。
【図１６】メモリトランジスタ構造の他の変形例を示す断面図である。
【符号の説明】
【０１１１】
１…メモリセルアレイ、２ａ…カラムバッファ、２ｂ…ロウバッファ、３ａ…プリロウデコーダ、４…メインロウデコーダ、４ａ…デコーダユニット、５…カラムデコーダ、６…入出力回路、７…カラムゲートアレイ、８…ソース線駆動回路、９…ウェル充放電回路、１０…メモリトランジスタ、１１…半導体基板、１１Ａ…チャネル形成領域、１２…積層絶縁膜、１２Ａ…ボトム絶縁膜、１２Ｂ…電荷蓄積膜、１２Ｃ…トップ絶縁膜、１３…ゲート電極、１５…高濃度チャネル領域、１７Ｓ…ソース領域、１７Ｄ…ドレイン領域、ＢＣ，ＳＣ…コンタクト・プラグ、ＢＬ１等…ビット線、ＢＬＤ…ビット線駆動回路、ＢＴＭ…ボトム絶縁膜、ＣＨＳ…主電荷蓄積膜、ＴＯＰ…トップ絶縁膜、ＧＤ…電荷蓄積膜、ＨＲ…高濃度チャネル領域、Ｉ／Ｏ…入出力回路、ＩＳＯ…素子分離絶縁層、ＬＤＤ…低濃度不純物領域、Ｍ１１等…メモリトランジスタ、ＭＢＬ１等…主ビット線、ＭＣ…小粒径導電体、ＭＳＬ１等…主ソース線、ＭＴ…メモリトランジスタ、ＳＢＬ１等…副ビット線、Ｓ１１等…セレクトトランジスタ、ＳＧ１１等…セレクトゲート線、ＳＬ１等…ソース線、ＳＬＤ…ソース線駆動回路、ＳＳＬ１等…副ソース線、ＳＵＢ…半導体基板、Ｗ…Ｐウェル、ＷＬ１等…ワード線
【図１】
2008053266.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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