(57)【要約】【課題】メモリセル領域にシリコン窒化膜を形成する構成で、周辺回路領域の高耐圧トランジスタのソース／ドレイン領域の表面に直接シリコン窒化膜が接することで信頼性が劣化するのを改善する。【解決手段】シリコン基板１にゲート絶縁膜４ｂ、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を積層し、エッチングによりゲート電極ＧＨＶを形成する。ソース／ドレイン領域１ｄ上のゲート絶縁膜４ｂを除去後、イオン注入を行う。ゲート電極ＧＨＶの側壁にスペーサ１０ａを形成後、スペーサ１０ａの表面およびシリコン基板１の表面にシリコン酸化膜１１、シリコン窒化膜１２を形成し、この上にシリコン酸化膜１３を形成して平坦化する。高耐圧トランジスタのソース／ドレイン領域１ｄの表面にシリコン窒化膜１２を直接接触させないので、ホットキャリアなどの進入を防止し、信頼性が向上する。【選択図】図３
2008098567.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側部の前記半導体基板の表層部に形成されたソース／ドレイン領域と、
前記ゲート電極の側壁部にスペーサとして形成され、下面が前記ソース／ドレイン領域の前記半導体基板の表面に接すると共に前記ゲート酸化膜が形成された前記半導体基板の表面より低く位置するよう形成された第１のシリコン酸化膜と、
前記ソース／ドレイン領域の前記半導体基板の表面および前記第１のシリコン酸化膜の表面に形成され、前記半導体基板の表面における下面が前記第１のシリコン酸化膜の下面より低く位置するよう形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜の上面に形成されたシリコン窒化膜と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板に第１のゲート絶縁膜を介して形成されたメモリセルトランジスタ用の第１のゲート電極と、
前記半導体基板に前記第１のゲート絶縁膜より膜厚が厚い第２のゲート絶縁膜を介して形成された周辺回路の高耐圧トランジスタ用の第２のゲート電極と、
前記第１および第２のゲート電極の両側部の前記半導体基板の表層部に形成されたソース／ドレイン領域と、
前記第１のゲート電極の間に埋め込まれると共に前記高耐圧用トランジスタのゲート電極の側壁部にスペーサとして形成され、下面が前記ソース／ドレイン領域の表面に接すると共に前記第２のゲート絶縁膜が形成された前記半導体基板の表面より低く位置するよう形成された第１のシリコン酸化膜と、
前記ソース／ドレイン領域の前記半導体基板の表面および前記第１のシリコン酸化膜の表面に形成され、前記半導体基板の表面における下面が前記第１のシリコン酸化膜の下面より低く位置するよう形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜の上面に形成されたシリコン窒化膜と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部に位置する前記半導体基板の表面の前記ゲート絶縁膜を剥離する工程と、
前記ゲート絶縁膜が剥離された前記ゲート電極の両側部に位置する前記半導体基板の表面にソース／ドレイン領域を形成する工程と、
前記ゲート電極の表面および前記ソース／ドレイン領域の表面に渡り第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜をエッチングにより加工して前記ゲート電極の側壁部にスペーサを形成する工程と、
前記ソース／ドレイン領域の表面および前記スペーサの表面に渡り第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜の上面にシリコン窒化膜を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板にメモリトランジスタ用の第１のゲート絶縁膜および周辺回路の高耐圧トランジスタ用の第２のゲート絶縁膜を形成すると共に前記第１のゲート絶縁膜上にメモリトランジスタ用の第１のゲート電極を、前記第２のゲート絶縁膜上に高耐圧トランジスタ用の第２のゲート電極を形成する工程と、
前記第２のゲート電極の両側部に位置する前記第２のゲート絶縁膜を剥離する工程と、
前記第１のおよび第２のゲート電極の両側部に位置する前記半導体基板の表面にソース／ドレイン領域を形成する工程と、
前記第１のゲート電極間を埋め込むと共に前記第２のゲート電極および前記ソース／ドレイン領域の表面に渡り第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜をエッチングにより加工して前記第２のゲート電極の側壁部にスペーサを形成する工程と、
前記スペーサを介して前記第２ゲート電極の両側部に位置するソース／ドレイン領域の表面および前記第１のシリコン酸化膜の表面に渡り第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜の上面にシリコン窒化膜を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項３または４に記載の不揮発性半導体記憶装置の製造方法において、
前記第１のシリコン酸化膜は膜厚を５０ｎｍ以上で形成し、前記第２のシリコン酸化膜は膜厚を５ｎｍ以上３０ｎｍ以下の範囲で形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に係わり、特に高耐圧トランジスタを有する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリ装置は、選択ゲートトランジスタに隣接してビット線コンタクトが設けられている。このビット線コンタクトのコンタクト孔形成用バリア膜若しくはライナー膜としてシリコン窒化膜が選択ゲートトランジスタの側壁に設けられたスペーサ絶縁膜上に形成されている。このシリコン窒化膜はシリコン基板表面にゲート酸化膜が形成されたソース／ドレイン領域上にも形成されている（例えば、特許文献１参照）。
【０００３】
また、ＮＡＮＤ型フラッシュメモリ装置は、データの書き込み及び消去時にメモリセルトランジスタに高電圧を印加する必要から周辺回路領域に高耐圧系トランジスタが形成されている。この高耐圧系トランジスタのゲート絶縁膜はメモリセルトランジスタや選択ゲートトランジスタのゲート絶縁膜より膜厚が厚く形成されている（例えば、特許文献２参照）。
【０００４】
この高耐圧系トランジスタのソース／ドレイン領域へのイオン注入は、膜厚が厚いゲート絶縁膜をソース／ドレイン領域のシリコン基板上に残したままでは難しいため、ソース／ドレイン領域上のゲート酸化膜を除去した後に行うことが考えられるが、その後に、上述した側壁絶縁膜の形成およびバリア膜としてのシリコン窒化膜の形成を行うと、シリコン窒化膜がシリコン基板表面に直接形成されることとなる。シリコン窒化膜がシリコン基板表面に直接形成されると、シリコン基板にストレスがかかり結晶欠陥の原因となったりゲート酸化膜のトラップの元となり、高耐圧系トランジスタの信頼性を悪化させている要因となっている。
【特許文献１】特開２００６−６０１３８号公報
【特許文献２】特開平１１−３１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は高耐圧トランジスタの特性として現れる信頼性の低下を防止することができるようにした不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側部の前記半導体基板の表層部に形成されたソース／ドレイン領域と、前記ゲート電極の側壁部にスペーサとして形成され、下面が前記ソース／ドレイン領域の前記半導体基板の表面に接すると共に前記ゲート酸化膜が形成された前記半導体基板の表面より低く位置するよう形成された第１のシリコン酸化膜と、前記ソース／ドレイン領域の前記半導体基板の表面および前記第１のシリコン酸化膜の表面に形成され、前記半導体基板の表面における下面が前記第１のシリコン酸化膜の下面より低く位置するよう形成された第２のシリコン酸化膜と、前記第２のシリコン酸化膜の上面に形成されたシリコン窒化膜とを備えたところに特徴を有する。
【０００７】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側部に位置する前記半導体基板の表面の前記ゲート絶縁膜を剥離する工程と、前記ゲート絶縁膜が剥離された前記ゲート電極の両側部に位置する前記半導体基板の表面にソース／ドレイン領域を形成する工程と、前記ゲート電極の表面および前記ソース／ドレイン領域の表面に渡り第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜をエッチングにより加工して前記ゲート電極の側壁部にスペーサを形成する工程と、前記ソース／ドレイン領域の表面および前記スペーサの表面に渡り第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜の上面にシリコン窒化膜を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明の不揮発性半導体記憶装置によれば、ゲート電極の側壁にシリコン酸化膜からなるスペーサを形成した後にシリコン窒化膜を形成する構成において、高耐圧トランジスタの信頼性の低下を防止することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１４を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図２（ｂ）、（ｃ）は周辺回路部の高耐圧トランジスタ領域および低耐圧トランジスタ領域のレイアウトパターンを示す平面図である。図２（ａ）において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
図２（ｂ）、（ｃ）において、周辺回路部に形成される高耐圧トランジスタＨＶＴｒおよび低耐圧トランジスタＬＶＴｒは、シリコン基板１に活性領域３ａ、３ｂを矩形状に残すようにＳＴＩ２を形成した部分に設けられている。各活性領域３ａ、３ｂには、これを横切るようにゲート電極ＧＨＶ、ＧＬＶが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。ソース／ドレイン領域およびゲート電極ＧＨＶ、ＧＬＶにはそれぞれコンタクトプラグＣＨ、ＣＬ、Ｃｐが形成されている。
【００１４】
図３（ａ）、（ｂ）、（ｃ）は、図２中、切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃで示す各部分の断面図である。すなわち、活性領域３における選択ゲートトランジスタのゲート電極ＳＧ部分を中心として示したメモリセル領域、周辺回路部の高耐圧トランジスタ領域および低耐圧トランジスタ領域の模式的な断面図である。
【００１５】
この図３（ａ）において、シリコン基板１上に、ゲート絶縁膜として膜厚８ｎｍのトンネル絶縁膜４ａを介してメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧが形成されている。これらゲート電極ＭＧ、ゲート電極ＳＧは、フローティングゲート電極用の多結晶シリコン膜５、ＯＮＯ膜などからなる電極間絶縁膜６、コントロールゲート電極用の多結晶シリコン膜７および金属シリサイド層としてのコバルトシリサイド（ＣｏＳｉ２）膜８が順次積層された構成となっている。
【００１６】
ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間のシリコン基板１の表層（表面）にはソース／ドレイン領域となる不純物拡散層１ａが形成されている。ゲート電極ＳＧ−ＳＧ間のシリコン基板１の表層には同じく不純物拡散領域１ｂが形成されると共に高濃度の不純物拡散領域１ｃが形成されＬＤＤ（lightly doped drain）とされている。
【００１７】
ゲート電極ＭＧ及びゲート電極ＳＧの側壁には、ＲＴＰ（rapid thermal processor）法によるシリコン酸化膜９が形成されている。ゲート電極ＭＧのシリコン酸化膜９とゲート電極ＳＧのシリコン酸化膜９との間およびゲート電極ＭＧのシリコン酸化膜９間には、第１の絶縁膜としてＬＰ−ＣＶＤ法によるシリコン酸化膜１０が形成されている。また、一対のゲート電極ＳＧが対向している側の側壁にはシリコン酸化膜９の表面にシリコン酸化膜１０を加工したスペーサ１０ａが形成されている。これらシリコン酸化膜１０およびスペーサ１０ａはトンネル絶縁膜４ａを介してシリコン基板１上に形成されている。
【００１８】
一対のゲート電極ＳＧ−ＳＧ間においては、スペーサ１０ａの側面およびシリコン基板１の表面にわたって第２の絶縁膜としてＴＥＯＳ等のシリコン酸化膜１１が１０〜２０ｎｍの範囲の膜厚例えば１０ｎｍで形成されている。このシリコン酸化膜１１の表面に、第１のバリア絶縁膜としてのシリコン窒化膜１２が膜厚２０ｎｍで形成されている。このとき、上述のシリコン酸化膜１１はシリコン窒化膜１２の下地となっており、シリコン窒化膜１２がシリコン基板１の表面と直接接触するのを回避している。
【００１９】
さらに、ゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１２の上には、ゲート電極ＳＧ−ＳＧ間を埋め込むように第３の絶縁膜としてＢＰＳＧ（boro phospho silicate glass）膜などのシリコン酸化膜１３が形成されている。
ゲート電極ＭＧの上面、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン酸化膜１０の上面、スペーサ１０ａおよびシリコン酸化膜１３の上面には、これらを覆うように第２のバリア絶縁膜としてのシリコン窒化膜１４が形成されている。シリコン窒化膜１４は、その上面が、ゲート電極ＭＧ、ＳＧが形成された領域およびゲート電極ＭＧとゲート電極ＭＧの間の領域ならびにゲート電極ＭＧとゲート電極ＳＧの間の領域において、コバルトシリサイド膜８の上面のシリコン基板１からの高さより高い位置に位置するよう形成されている。シリコン窒化膜１４の上には、第４の絶縁膜としてＴＥＯＳ膜１５が形成され、平坦化されている。
【００２０】
ゲート電極ＳＧ間のシリコン酸化膜１３の形成領域には、図示のようにＴＥＯＳ膜１５の上面からシリコン基板１の表面に達するコンタクトホール１６が形成されている。このコンタクトホール１６は、ＴＥＯＳ膜１５、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１を貫通し、シリコン基板１の表面を露出するように形成されている。コンタクトホール１６の内部には導体を埋め込み形成したコンタクトプラグ１７ａが形成され、シリコン基板１に電気的に接続されている。図３（ａ）において、コンタクトプラグ１７ａは図２のビット線コンタクトＣＢを構成する。
【００２１】
図３（ｂ）において、周辺回路部の高耐圧トランジスタＨＶＴｒは、次のように構成される。シリコン基板１上に、ゲート絶縁膜としてトンネル絶縁膜４ａの膜厚より厚い膜厚３５ｎｍのゲート酸化膜４ｂが形成されている。このゲート酸化膜４ｂ上に、多結晶シリコン膜５、ＯＮＯ膜などからなる電極間絶縁膜６、多結晶シリコン膜７およびコバルトシリサイド（ＣｏＳｉ２）膜８が順次積層され、ゲート電極ＧＨＶが構成されている。ゲート電極ＧＨＶのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。ゲート電極ＧＨＶの両側のシリコン基板１にはソース／ドレイン領域となるＬＤＤ構造の不純物拡散層１ｄが形成されている。
【００２２】
ゲート電極ＧＨＶの側壁には、ＲＴＰ法によるシリコン酸化膜９が形成され、その外側にはシリコン酸化膜１０を加工したスペーサ１０ｂが形成されている。このスペーサ１０ｂは下面がシリコン基板１に接するようシリコン基板１上に直接形成されている。ゲート電極ＧＨＶのスペーサ１０ｂの表面およびシリコン基板１のソース／ドレイン領域１ｄの表面にＴＥＯＳ等のシリコン酸化膜１１が１０〜２０ｎｍの範囲の膜厚例えば１０ｎｍで形成されている。このシリコン酸化膜１１は、ソース／ドレイン領域１ｄ上において、下面がスペーサ１０ｂの下面の位置より低く位置するよう形成されている。シリコン酸化膜１１の表面に、第１のバリア絶縁膜としてのシリコン窒化膜１２が膜厚２０ｎｍで形成されている。前述と同様に、シリコン酸化膜１１はシリコン窒化膜１２がシリコン基板１の表面と直接接触するのを回避している。さらに、シリコン窒化膜１２の上部で、ゲート電極ＧＨＶの上面よりも下の部分には第３の絶縁膜としてＢＰＳＧ膜などのシリコン酸化膜１３が形成されている。
【００２３】
上記構成の上面には、これらを覆うように第２のバリア絶縁膜としてのシリコン窒化膜１４が形成されている。このシリコン窒化膜１４の上にはＴＥＯＳ膜１５が形成され、平坦化されている。ソース／ドレイン領域１ｄのシリコン酸化膜１３の形成領域の上部には、図示のようにＴＥＯＳ膜１５の上面からシリコン基板１の表面に達するコンタクトホール１６が形成されている。このコンタクトホール１６は、ＴＥＯＳ膜１５、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１を貫通し、シリコン基板１の表面を露出するように形成されている。コンタクトホール１６の内部には導体を埋め込み形成したコンタクトプラグ１７ｂが形成され、シリコン基板１に電気的に接続されている。図３（ｂ）において、コンタクトプラグ１７ｂは図２のコンタクトプラグＣＨを構成する。
【００２４】
なお、上記構成で、高耐圧トランジスタＨＶＴｒのソース／ドレイン領域１ｄの表面部分では、シリコン基板１の表面の高さが異なる。すなわち、ゲート電極ＧＨＶのゲート酸化膜４ｂが形成されたシリコン基板１の表面の高さに対して、スペーサ１０ｂが形成されたシリコン基板１の表面の高さは少し下がっている。また、シリコン酸化膜１１が接触しているシリコン基板１の表面の高さは、スペーサ１０ｂが形成されたシリコン基板１の表面に対する高さよりもさらに低い位置となるように形成されている。これらは後述する製造工程の説明で示すように、処理工程上で発生するいわゆるシリコンガウジングと呼ばれるものである。したがって、スペーサ１０ｂの下面は、ゲート酸化膜４ｂが形成されたシリコン基板１の表面より低く位置するよう形成されている。また、シリコン酸化膜１１は、ソース／ドレイン領域１ｄ上において、下面がスペーサ１０ｂの下面の位置より低く位置するよう形成されている。
【００２５】
図３（ｃ）において、周辺回路部の低耐圧トランジスタＬＶＴｒについても、ＨＶＴｒと略同様に構成されている。この低耐圧トランジスタＬＶＴｒでは、ゲート絶縁膜としてメモリセルトランジスタＴｒｍのトンネル酸化膜４ａと同じかそれに近い膜厚の低耐圧用の薄いゲート酸化膜４ｃが形成されている。低耐圧トランジスタＬＶＴｒのゲート電極ＧＬＶの側壁にシリコン酸化膜１０を加工して形成されたスペーサ１０ｃは、ゲート酸化膜４ｃ上に形成されている。また、ソース／ドレイン領域１ｅおよびＬＤＤ構造を形成する不純物拡散領域１ｆが設けられている。また、コンタクトプラグ１７ｃは図２のコンタクトプラグＣＬを構成する。
【００２６】
上記したように、本実施形態においては、シリコン酸化膜１１をシリコン窒化膜１２の下地として形成しているので、シリコン窒化膜１２が直接シリコン基板１に接触する構成に比較して特に高耐圧トランジスタＨＶＴｒについてその信頼性の向上を図ることができる。
すなわち、高耐圧トランジスタＨＶＴｒのバリア膜としてのシリコン窒化膜１１がソース／ドレイン領域１ｄのシリコン基板１の表面に直接堆積した場合を想定すると、ドレイン側に高電界ストレスを印加していったときに、ドレイン近傍で発生したホットキャリアが、シリコン窒化膜１１中にトラップされることが推定される。
【００２７】
ソース／ドレイン領域１ｄ上のシリコン窒化膜１１に電子がトラップされると、そこで固定電荷が発生し、ソース／ドレイン領域１ｄ中を流れる電流が、流れ難い方向に作用することになる。この結果、高耐圧トランジスタＨＶＴｒのオン電流が減少するように見え、結果的にトランジスタの信頼性が低下することとなる。このような不具合が推定されることに対して、本実施形態のものにおいては、この不具合を回避して信頼性の向上を図ることができる。
【００２８】
また、上記構成においては、第１のバリア絶縁膜としてのシリコン窒化膜１１がゲート電極ＭＧ間あるいはゲート電極ＭＧとゲート電極ＳＧとの間に入り込まないように構成しているので、セルトランジスタ間の結合容量の増大を招くことなく構成することができる。
そして、第１のバリア絶縁膜１１は、第１の絶縁膜１２、第２の絶縁膜１５中のイオン、水分等の物質の拡散や絶縁層１２、１５中の物質とコバルトシリサイド膜８とが反応することに対するバリアとして働く。加えて、バリア膜１１、１３は、コンタクトホール１６を形成する際のストッパとしても働く。
【００２９】
上記のように、メモリセルトランジスタＴｒｍは、ビット線方向に隣接するものでソース／ドレインとして働く不純物拡散層１ａを共有している。さらに、メモリセルトランジスタＴｒｍは、選択ゲートトランジスタＴｒｓ間に電流経路が直列接続されるように設けられ、選択トランジスタＴｒｓにより選択される。ここではメモリセルトランジスタＴｒｍの電流経路に接続されるべき他方の選択ゲートトランジスタＴｒｓの図示を省略している。さらに、選択トランジスタＴｒｓの間に直列接続されるメモリセルトランジスタＴｒｍの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
【００３０】
次に、上記構成についてその製造工程を図３ないし図１４も参照して説明する。
図４および図５に示すように、ゲート電極ＭＧ、ＳＧ、ＧＨＶおよびＧＬＶの積層構造を形成する。
まず、シリコン基板１に、ウエル、チャネル領域形成のためイオン注入を行なった後、高耐圧トランジスタＨＶＴｒ用のゲート酸化膜４ｂを膜厚３５ｎｍで形成する。次に、メモリセル領域および低耐圧トランジスタＬＶＴｒの形成領域のみを選択的にゲート酸化膜４ｂを除去し、この後、トンネル酸化膜４ａを膜厚８ｎｍで形成することで、ゲート酸化膜厚を作り分ける。
【００３１】
次に、フローティングゲート電極として多結晶シリコン膜５を膜厚１００ｎｍ程度堆積した後、シリコン窒化膜をマスク材に使用し、周知のリソグラフィ法及びＲＩＥ（reactive ion etching）法を用いて素子分離領域としての溝を形成し、シリコン酸化膜を充填してＳＴＩ２を形成する。次に、メモリセルトランジスタＴｒｍのカップリング比を調整する目的で、図４に示すメモリセル領域のＳＴＩ２内のシリコン酸化膜をエッチバックした後、ゲート間絶縁膜６としてＯＮＯ（oxide-nitride-oxide）膜を成膜する。ＯＮＯ成膜前後にＳＰＡ（Slot Plane Antenna）窒化技術を行いＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜とする場合もある。
【００３２】
次に、コントロールゲート電極として多結晶シリコン膜７を膜厚１６０ｎｍで成膜した後、ゲート電極加工時に使用するマスク材としてシリコン窒化膜１８を成膜する。この時、周辺回路部のトランジスタＨＶＴｒ、ＬＶＴｒ及び選択ゲートトランジスタＴｒｓ部は、コントロールゲート電極とフローティングゲート電極の各多結晶シリコン膜７、５を電気的に接触させる必要があるため、図５（ｂ）、（ｃ）に示すように、多結晶シリコン膜７の成膜の前にあらかじめゲート間絶縁膜６に開口６ａを形成しておく。
【００３３】
次に、図６に示すように、フォトリソグラフィ法およびＲＩＥ法を用いてゲート電極ＭＧ、ＳＧ、ＨＶＧおよびＬＶＧのパターンニングを行なう。まずシリコン窒化膜１８、多結晶シリコン膜７を順にエッチングする。次にゲート間絶縁膜６をエッチングする際オーバーエッチングを行い、図４中に示したＳＴＩ２を落とし込み、フローティングゲート側壁に成膜したゲート間絶縁膜６を除去すると同時に、周辺回路部にて多結晶シリコン膜５の上面まで突出しているＳＴＩ２をゲート酸化膜４ｂ、４ｃ近傍にまで落とし込む。
【００３４】
次に、フローティングゲート電極となる多結晶シリコン膜５を選択的にエッチングする。この時、ＳＴＩ２がシリコン基板１より突き出た状態で多結晶シリコン膜５の加工を行なうと、ＳＴＩ２エッジ部にて多結晶シリコン５のエッチング残りが発生し易く、ショート原因となるため前工程にて事前に落とし込んである。
【００３５】
続いて、図７に示すように、ゲート電極加工後、高耐圧トランジスタＨＶＴｒのシリコン基板１上つまりソース／ドレイン領域１ｄに存在する３５ｎｍ程度の厚いゲート酸化膜４ｂをエッチングし除去する。この時、図２（ｂ）に破線Ｓで示すように、高耐圧トランジスタ領域のみを少し内側に狭めたパターンにリソグラフィ法を用い開口し、ゲート酸化膜４ｂをＲＩＥ法を用いエッチングする。
【００３６】
なお、エッチングの際はプロセスバラツキを加味し確実にゲート酸化膜４ｂを剥離するためにオーバー気味で処理する。このオーバーエッチング処理により、図７（ｂ）中の矢印Ｐで示すように、シリコン基板１へは選択的にＲＩＥエッチングを行っているもの、シリコン基板１も多少削れが発生することになりガウジングが発生する。高耐圧トランジスタＨＶＴｒのゲート電極ＧＨＶの直ぐ脇部分のソース／ドレイン領域１ｄには、このガウジングが発生しているのが特有の構造である。また、上記のエッチング処理では、高耐圧トランジスタ領域のＳＴＩ２は表面が保護されると共にシリコン基板１側にわずかにシリコン酸化膜４ｂが残った状態となる。
【００３７】
次に、ＲＴＰ法等を用いて後酸化を行なってゲート電極ＭＧ、ＳＧ、ＧＨＶおよびＧＬＶの側壁にシリコン酸化膜９を形成した後、ソース／ドレイン領域１ａ、１ｂ、１ｅとなる不純物拡散領域の形成のためイオン注入を行なう。ここでは、低耐圧トランジスタＬＶＴｒ部はＬＤＤ構造であり、例えば砒素（Ａｓ）イオンを２０ｋｅＶの加速エネルギーで３．０×１０１３[ａｔｏｍｓ／ｃｍ２]の条件で不純物のイオン注入を行いｎ−型のソース／ドレイン領域１ｅを形成する。
【００３８】
この時、同時にセルアレイ部のｎ−型のソース／ドレイン領域１ａ、１ｂを形成する場合もある。これは、別工程に分けて個別に形成する場合もある。さらに、高耐圧トランジスタＨＶＴｒについても同様にｎ−型のソース／ドレイン領域１ｄを形成する必要があるが、高耐圧が印加されるため耐圧を確保する必要から、リン（Ｐ）イオンを加速エネルギー３０ｋｅＶで５．０×１０１２[ａｔｏｍｓ／ｃｍ２]の条件でシリコン基板１の表面から深い位置にイオン注入を行うことで不純物注入領域１９が形成される。
【００３９】
次に、図８に示すように、ゲート電極ＭＧ−ＭＧ間の埋め込み及び、ゲート電極ＳＧの側壁、周辺回路部の各トランジスタのゲート電極ＧＨＶ、ＧＬＶの側壁へのスペーサ形成のため、第１の絶縁膜としてのＴＥＯＳ膜によるシリコン酸化膜１０を膜厚５０ｎｍで成膜する。このシリコン酸化膜１０の膜厚は、ゲート電極ＭＧ−ＭＧ間の埋め込みに十分に充填される程度の厚い膜厚とする。
【００４０】
そして、この後シリコン酸化膜１０のエッチバック処理を行ない、ゲート電極ＳＧ、ＧＨＶ、ＧＬＶの側壁にスペーサ１０ａ、１０ｂ、１０ｃを形成する。この時、プロセスのバラツキを加味しオーバーエッチングを行なうため、高耐圧トランジスタＨＶＴｒのゲート電極ＨＧＴｒの両脇のシリコン基板１の表面は図８（ｂ）中矢印Ｑで示すように、ゲート酸化膜４ｂの除去時と同じく、シリコンとは選択的にＲＩＥエッチングおこなっているものの、シリコンは多少削られることとなり、さらにガウジング発生する。
【００４１】
この結果、高耐圧トランジスタＨＶＴｒは、そのソース／ドレイン領域１ｄとなるシリコン基板１の表面が２段階でシリコンガウジングが発生する。
次に、図９に示すように、各トランジスタのソース／ドレイン領域に拡散層形成のため、ＮＭＯＳには砒素（Ａｓ）を、ＰＭＯＳにはボロン（Ｂ）を３．０×１０１５[ａｔｏｍｓ／ｃｍ２]程度の濃度でイオン注入を行いＮ＋／Ｐ＋層１ｃ、１ｄ、１ｆを形成する。
【００４２】
次に、図１０に示すように、全面に渡り第２の絶縁膜としてＴＥＯＳ等によるシリコン酸化膜１１を膜厚１０〜２０ｎｍの範囲、例えば１０ｎｍで堆積し、この後シリコン窒化膜１２を膜厚２０ｎｍで堆積する。このシリコン窒化膜１２は、ゲート電極間埋め込みに使用するＢＰＳＧ膜１３からの不純物拡散防止およびデンシファイ時の酸化剤拡散防止のためのものである。また、シリコン酸化膜１１は、上記のシリコン窒化膜１２が直接シリコン基板１に接触するのを防止するためであり、これによって特に高耐圧トランジスタＨＶＴｒの信頼性の向上を図ることができる。
【００４３】
次に、図１１に示すように、ゲート電極間をＢＰＳＧ膜１３で埋め込み、ＣＭＰ法によりシリコン窒化膜１２をストッパとして平坦化処理を行なう。これにより、ゲート電極ＳＧ−ＳＧ間、ゲート電極ＧＨＶ、ＧＬＶの周囲に、それらと同じ高さまでＢＰＳＧ膜１３が埋め込まれた状態となる。
【００４４】
次に、図１２に示すように、各ゲート電極ＭＧ、ＳＧ、ＧＨＶ、ＧＬＶ上のシリコン窒化膜１２およびシリコン酸化膜１１を剥離すると共に、キャップ材としてのシリコン窒化膜１８をエッチバックし、多結晶シリコン膜７を露出させた状態とする。
次に、図１３に示すように、各ゲート電極ＭＧ、ＳＧ、ＧＨＶ、ＧＬＶ上にシリサイド層８を形成し、その後シリコン窒化膜１４を成膜する。まず、上記した状態において、希弗酸処理等の酸化膜除去技術にて、コントロールゲートとなる多結晶シリコン膜７の露出されている表面の自然酸化膜等を剥離して清浄化し、続いてスパッタ技術により金属シリサイド形成用のコバルト膜を形成する。
【００４５】
続いて、形成したコバルト膜をアニール処理することでコバルトシリサイド膜８を形成する。アニール処理は、ＲＴＰなどのランプアニール技術を用いて行う。コバルト膜は、多結晶シリコン膜７と接触している部分だけがシリサイド化し、他の部分は無反応のまま残るので、これを剥離液により処理して除去する。この後、必要に応じて再びＲＴＰなどによるアニール処理を行って安定したコバルトシリサイド（ＣｏＳｉ２）膜８を形成する。
【００４６】
この後、図１２に示すように、ＬＰ−ＣＶＤ技術により、３０ｎｍ程度のシリコン窒化膜１４をシリサイド層８による汚染防止のバリア絶縁膜として形成する。シリコン窒化膜１４は、ゲート電極ＭＧ、ＳＧの各コバルトシリサイド膜８の上面を覆うと共に、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン酸化膜１０の上面、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１３の上面を覆うように形成される。また、周辺回路部の各トランジスタのゲート電極ＧＨＶ、ＧＬＶの上面およびシリコン酸化膜１３の上面を覆うように形成される。
【００４７】
この後、図１４に示すように、ＣＶＤ技術によりＴＥＯＳ膜１５を４００ｎｍ成膜する。その後、フォトリソグラフィ処理により、各コンタクトプラグ１７形成の為のコンタクトホール１６をＲＩＥ技術により形成する。この後、図３に示しているように、コンタクトホール１６内に導体を埋め込みコンタクトプラグ１７を形成する。なお、周辺回路部のコンタクトプラグ１７の形成では、デュアルダマシン構造を採用しており、配線層となる溝１６ａを形成した後、コンタクトホール１６及び配線溝１６ａを、バリアメタルとしてＴｉ／ＴｉＮを積層でＣＶＤ法により成膜した後、タングステン（Ｗ）をＣＶＤ法にて充填する。以後、図示はしないが、この上層への多層配線プロセスへ続く。
【００４８】
このような本実施形態によれば、上記方法を用いることにより、周辺回路部の特に高耐圧トランジスタＨＶＴｒの形成領域においてソース／ドレイン領域１ｄにシリコン窒化膜１２が直接接触する構成を回避しているので、ソース／ドレイン領域１ｄで発生したホットキャリアがシリコン窒化膜１２に注入されることを防止することができ、トランジスタの信頼性を向上させることができる。
【００４９】
なお、発明者が行った測定では、シリコン窒化膜１２を形成する構成で、本実施形態のようにシリコン酸化膜１１を設けたものでは、設けない構成のものと比較して、ドレインに電圧ストレスを印加し続けた場合に閾値の劣化が著しく改善され、設けない構成のものが１０００ｓｅｃに達する前に劣化したのに対して、数１０００ｓｅｃが経過するまで閾値の変動がなく安定した状態を確認することができた。
【００５０】
また、シリコン酸化膜１２の膜厚依存性としては、ドレインに電圧ストレスを印加した後に測定するオン電流Ｉonが劣化する率について測定したところ、膜厚が５ｎｍ以上で改善が見られ、１０ｎｍ以上で良好な特性を得ることができていることを確認した。膜圧の薄い方では、トンネル電流となることが予想されるので、上記結果からも５ｎｍ以上が必要と考えられる。膜厚の上限としては、厚くなるにしたがってゲート電極間を占有する率が高くなるので、設計的な制約を受ける。
【００５１】
なお、上記構成では、高耐圧トランジスタＨＶＴｒのソース／ドレイン領域１ｄの表面が、シリコン基板１が二段に段差を生じている構成が特徴的となっている。これは、高耐圧トランジスタＨＶＴｒのゲート酸化膜４ｂを厚く（３５ｎｍ）形成する必要上から、ソース／ドレイン領域１ｄの形成過程で剥離をすることから生じるシリコンガウジングと、シリコン酸化膜１０のスペーサ加工をする過程で生じるシリコンガウジングとによるものである。
【００５２】
また、上記実施形態によれば、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間に、シリコン酸化膜１０を埋め込み形成し、シリコン窒化膜１１を設けない構成としているので、シリコン酸化膜１０よりも誘電率が大きいシリコン窒化膜１１が形成されている場合に比べてメモリセルトランジスタにおける寄生容量の低減を図ることができ、電気的に安定した動作を行わせることができる。
【００５３】
第１及び第２のバリア絶縁膜１１、１３を形成する構成としているので、不純物や水分が下層側に進入するのを防止でき、また、コバルトシリサイド膜８と絶縁膜との反応を抑制することができる。また第１及び第２のバリア絶縁膜１１、１３は、エッチング処理やＣＭＰ処理におけるストッパとしても機能するので、加工工程で有効に利用することができる。
【００５４】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態では、第２の絶縁膜であるシリコン酸化膜１１を、５〜３０ｎｍの範囲の膜厚で形成することができる。また、好ましくは、１０〜２０ｎｍの範囲の膜厚で形成すると良い。
【００５５】
本実施形態では、メモリセルのゲート電極ＭＧの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、電極として、タングステンシリサイド（ＳｉＷ）膜やその他メタルゲート膜においても同様なプロセスを用いることが可能である。
また、本発明はＮＡＮＤ型フラッシュメモリ装置に限らず、他の半導体記憶装置にも用いることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンおよび周辺回路部の高耐圧トランジスタ、低耐圧トランジスタを示す模式的な平面図
【図３】図２における切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃで示す各部分の断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【図１４】製造工程の一段階における模式的な縦断面図（その１１）
【符号の説明】
【００５７】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、４ａはトンネル酸化膜（ゲート絶縁膜）、４ｂ、４ｃはゲート酸化膜（ゲート絶縁膜）、８はコバルトシリサイド膜（金属シリサイド層）、１０はシリコン酸化膜（第１の絶縁膜）、１１はシリコン酸化膜（第２の絶縁膜）、１２はシリコン窒化膜、１３はシリコン酸化膜（第３の絶縁膜）、１４はシリコン窒化膜、１５はＴＥＯＳ膜、１７はコンタクトプラグ、Ｇはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極、ＨＶＧは高耐圧トランジスタのゲート電極、ＬＶＧは低耐圧トランジスタのゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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