(57)【要約】【課題】ゲート電極の多結晶半導体とダイオードの多結晶半導体とを，同一の工程にて成膜しつつ，それぞれの要求特性に十分に合わせることにより，同一チップ上にダイオードを持ちつつゲート電極のスイッチング速度を確保した半導体装置を，少ない工程数で製造すること。【解決手段】基板上のデバイス領域とダイオード領域とにわたる多結晶半導体層を成膜し，多結晶半導体層をパターニングしてゲート電極の部分とダイオードの部分とを形成し，多結晶半導体層の上にキャップ絶縁膜を形成し，キャップ絶縁膜をパターニングし，チタン層を形成し，熱処理により多結晶半導体層とチタン層との接触部分にチタンシリサイドを形成し，チタンシリサイドを残してチタン層を除去する。【選択図】図１
2008098554.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極付きデバイスとダイオードとを同一基板上に有する半導体装置の製造方法において，
基板上のデバイス領域とダイオード領域とにわたる多結晶半導体層を成膜する多結晶半導体層形成工程と，
前記多結晶半導体層のうちデバイス領域内の部分について，その表面に金属−半導体化合物層を形成する化合物層形成工程とを有し，
前記多結晶半導体層のうち，デバイス領域内の部分をゲート電極とし，ダイオード領域内の部分をダイオードとすることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において，前記化合物層形成工程は，
前記多結晶半導体層のうち，ダイオード領域内の部分の上に絶縁膜を形成する絶縁膜形成工程と，
前記絶縁膜形成工程後に，少なくともデバイス領域内の前記多結晶半導体層の上に金属層を形成する金属層形成工程と，
前記金属層と前記多結晶半導体層との接触面に金属−半導体化合物を生成させる化合物生成工程と，
前記化合物生成工程で生成した金属−半導体化合物を残しつつ，前記金属層のうち金属のままの部分を除去する残留金属層除去工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法において，
前記多結晶半導体層形成工程の前に，ダイオード領域にフィールド絶縁膜を形成する絶縁膜形成工程を有し，
前記多結晶半導体層形成工程と前記化合物層形成工程との間に，前記多結晶半導体層をパターン加工して，ダイオードとなる部分とゲート電極とに分割するパターニング工程を有し，
ダイオード領域の多結晶半導体層をダイオードとする不純物拡散を，前記多結晶半導体層形成工程より後に行い，
前記多結晶半導体層が多結晶シリコン層であり，
前記金属−半導体化合物層がチタンシリサイド層であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ゲート電極付きデバイスとダイオードとを同一基板上に有する半導体装置の製造方法に関する。さらに詳細には，工程数の抑制とデバイスのスイッチング速度の低下防止とを両立させた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置には，例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等，ゲート電極を有するものがある。ゲート電極は，電圧操作を受けることにより他の電極間の電流を制御するものである。ゲート電極の材質は，金属でもよいが，製造プロセスの都合上，多結晶半導体が多用される。
【０００３】
一方，半導体基板上には，この種のゲート電極付き半導体装置の他にも，多結晶半導体の部分を有するデバイスが配置されることがある。例えば，特許文献１の図４には，トレンチゲート型パワーＭＯＳＦＥＴ（図中左側）と，多結晶シリコンダイオード（図中右側）とが同一基板上に形成された例が開示されている。このようなダイオードは通常，温度センサとして用いられる（同文献の［０００４］参照）。
【特許文献１】特開２００２−２７０８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら上記特許文献１の技術には，次のような問題点があった。パワーＭＯＳＦＥＴのゲート電極（同文献の図４中の「３８」）には高い不純物濃度が求められる一方で，ダイオード（同「４６」および「４７」）はあまり高濃度でない方がよいのである。
【０００５】
一般的に，ゲート電極の多結晶シリコンには，スイッチング動作の遅延防止のため，低抵抗であることが要求される。このため，高濃度の不純物（例えば４×１０20atom/cm3程度のリン）がドープされるのが一般的である。一方，ダイオードの場合には，不純物濃度に関して特性上は特段の要求事項はないが，製造プロセス上の理由から，あまり高濃度でない方がよい。不純物濃度が高すぎて固溶限界を超えていると，その後の不純物拡散による導電型の反転（Ｎ型→Ｐ型，またはＰ型→Ｎ型）ができないからである。そこまで行かない場合でも，不純物拡散の手段としてイオン注入法を用いる場合には，注入装置の処理能力上の問題がある。元の不純物濃度が高いほど，反転のために必要な打ち込み量も多く，処理時間が長く掛かってしまうからである。このため，１×１０20atom/cm3程度の濃度が反転可能な上限である。
【０００６】
このため特許文献１の技術では，多結晶シリコン層の成膜および加工の後に，場所により異なるイオン注入をしている（同文献の［００３６］参照）。これにより，成膜時の濃度を低く抑えている。しかしながらこれでは，注入装置の能力が要因となって，高濃度が必要なゲート電極が濃度不足に陥りやすい。一応，ゲート電極用とダイオード用とで別々に多結晶シリコン層を成膜すれば，このような困難を除去できる。しかしこれでは，工程数が多く不利である。
【０００７】
本発明は，前記した従来の半導体装置の製造方法が有する問題点を解決するためになされたものである。すなわちその課題とするところは，ゲート電極の多結晶半導体とダイオードの多結晶半導体とを，同一の工程にて成膜しつつ，それぞれの要求特性に十分に合わせることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
この課題の解決を目的としてなされた本発明の半導体装置の製造方法では，ゲート電極付きデバイスとダイオードとを同一基板上に有する半導体装置を製造するに際し，基板上のデバイス領域とダイオード領域とにわたる多結晶半導体層を成膜する多結晶半導体層形成工程と，多結晶半導体層のうちデバイス領域内の部分について，その表面に金属−半導体化合物層を形成する化合物層形成工程とを行い，多結晶半導体層のうち，デバイス領域内の部分をゲート電極とし，ダイオード領域内の部分をダイオードとする。
【０００９】
本発明の製造方法では，多結晶半導体層形成工程で形成された多結晶半導体層を，デバイス領域ではゲート電極として用い，ダイオード領域ではダイオードとして用いる。そして，多結晶半導体層のうちデバイス領域内の部分，すなわちゲート電極については，その表面に化合物層形成工程で金属−半導体化合物層を形成する。これによりゲート電極の導電性を補う。このため，金属−半導体化合物層では，ダイオードの要求特性に合わせた不純物濃度の多結晶半導体層を形成すればよい。したがって，多結晶半導体層の成膜を何度も行う必要がない。
【００１０】
本発明の半導体装置の製造方法において，化合物層形成工程は，少なくともデバイス領域内の多結晶半導体層の上に金属層を形成する金属層形成工程と，金属層と多結晶半導体層との接触面に金属−半導体化合物を生成させる化合物生成工程とを有することが望ましい。これにより金属−半導体化合物は，多結晶半導体層の上の，必要とされる位置に形成されることになる。
【００１１】
さらに，金属層形成工程の前に，多結晶半導体層のうちダイオード領域内の部分の上に絶縁膜を形成する絶縁膜形成工程を有することが望ましい。これにより，多結晶半導体層のうちダイオード領域内の部分が，金属層と接触することが防止される。また，このとき，デバイス領域内においても，金属−半導体化合物を生成させない領域に絶縁膜を形成することができる。また，化合物生成工程後には，生成した金属−半導体化合物を残しつつ，金属層のうち金属のままの部分を除去する残留金属層除去工程を行うことが望ましい。
【００１２】
本発明の半導体装置の製造方法においてはさらに，多結晶半導体層形成工程の前に，ダイオード領域にフィールド絶縁膜を形成する絶縁膜形成工程を有することが望ましい。このときデバイス領域のゲート絶縁膜をも形成することとしてもよい。さらに，多結晶半導体層形成工程と化合物層形成工程との間に，多結晶半導体層をパターン加工して，ダイオードとなる部分とゲート電極とに分割するパターニング工程を有することが望ましい。ダイオード領域の多結晶半導体層をダイオードとする不純物拡散は，多結晶半導体層形成工程より後で行えばよい。また，多結晶半導体層が多結晶シリコン層であり，金属−半導体化合物層がチタンシリサイド層であることが望ましい。すなわち，金属層はチタン層であることが望ましい。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば，ゲート電極の多結晶半導体とダイオードの多結晶半導体とを，同一の工程にて成膜しつつ，それぞれの要求特性に十分に合わせることができる。これにより，同一チップ上にダイオードを持ちつつゲート電極のスイッチング速度を確保した半導体装置を，少ない工程数で製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下，本発明を具体化した最良の形態について，添付図面を参照しつつ詳細に説明する。本形態は，ＩＧＢＴと温度センスダイオードとを同一基板上に有する半導体装置およびその製造方法として本発明を具体化したものである。本形態の半導体装置の構造を図１に示す。図１の半導体装置は，ＩＧＢＴ部１とダイオード部２とを同一チップ上に有している。ＩＧＢＴ部１には多数のＩＧＢＴが形成されており，ダイオード部２には温度センスダイオードが形成されている。
【００１５】
ＩＧＢＴ部１における半導体基板には，コレクタ層３とデバイス層４とが設けられている。デバイス層４には，多数のトレンチゲート５が形成されている。各トレンチゲート５は，デバイス層４に形成されたトレンチ溝６を，多結晶シリコンのゲート電極７で充填したものである。トレンチ溝６の壁面にはゲート絶縁膜８が形成されており，これによりゲート電極７がデバイス層４の半導体から絶縁されている。さらに，詳細は省略しているが，デバイス層４のうちトレンチゲート５間の部分には実際には，不純物拡散による種々の領域（エミッタ領域，ボディ領域，等）が形成されている。この領域構造によりＩＧＢＴ部１は，ゲート電極７への印加電圧により半導体基板の厚さ方向の電流をコントロールできる公知のＩＧＢＴとして機能するようになっている。
【００１６】
ゲート電極７は，デバイス層４の表面よりやや上方に突出して設けられている。ゲート電極７の図１中の突出部分の表面上には，チタンシリサイド膜９が形成されている。突出部分およびチタンシリサイド膜９は，層間絶縁膜１０で覆われている。トレンチゲート５間の部分のデバイス層４の表面上にもチタンシリサイド膜１１が形成されている。そして，層間絶縁膜１０およびチタンシリサイド膜１１を覆って，アルミのエミッタ電極１２が形成されている。エミッタ電極１２は，チタンシリサイド膜１１を介してデバイス層４の半導体と導通している。一方，エミッタ電極１２は，層間絶縁膜１０によりゲート電極７からは絶縁されている。
【００１７】
上記のトレンチゲート５は，図１の奥行き方向には，図２のＡ−Ａ断面図に示すように長尺状をなしている。ゲート電極７の上のチタンシリサイド膜９は，その長手方向の全体にわたって形成されている。チタンシリサイド膜９はその端部で，ゲート電極７の電圧を操作するためのゲート配線１８と接続されている。ゲート配線１８は，エミッタ電極１２と同一の導電層をパターニングにより区切ったものである。
【００１８】
図１に戻って，ダイオード部２においては，基板半導体層１３上にフィールド絶縁膜１４が形成されている。そしてその上に部分的に多結晶シリコン膜１５が形成されている。多結晶シリコン膜１５は，フィールド絶縁膜１４により基板半導体層１３から絶縁されている。多結晶シリコン膜１５はまた，キャップ酸化膜１６および層間酸化膜１０で覆われている。さらにパッシベーション膜１７で覆われている。多結晶シリコン膜１５には実際には，Ｐ型領域とＮ型領域とが設けられており，温度センスダイオードとして機能するようになっている。以下，ダイオード１５と称する。ダイオード１５から温度検出信号を取り出すための配線は，図外に設けられている。ダイオード１５による温度検出信号は，ＩＧＢＴ部１の動作の温度補正のために使用される。
【００１９】
図１および図２に示す本形態の半導体装置の製造方法を説明する。本形態の半導体装置の製造方法の全体の概要は，次の通りである。
１．トレンチ溝の形成
２．ゲート電極およびダイオードの形成
３．チタンシリサイド膜の形成
４．上層部分の形成
以下，順に説明する。
【００２０】
［１．トレンチ溝の形成］
出発基板として，コレクタ層３の不純物濃度を有するウェハを用いる。この出発基板に対して，エピタキシャル成長により，デバイス層４となる半導体層を形成する。あるいは，デバイス層４の不純物濃度を有するウェハを用い，その裏面にコレクタ層３を形成してもよい。そして，そのＩＧＢＴ部１となるべき部分に，上方からの異方性エッチングによりトレンチ溝６を形成する。このエッチングは，ダイオード部２となるべき部分に対してはなされない。この状態の断面図を図３に示す。この後の適切なタイミングで適宜の不純物拡散により，デバイス層４の領域構造を形成する。
【００２１】
［２．ゲート電極およびダイオードの形成］
図３の状態の基板に対し，熱酸化による酸化膜の形成を行う。これにより，ＩＧＢＴ部１となるべき部分の全体にゲート絶縁膜８が形成される。また，ダイオード部２となるべき部分には，フィールド絶縁膜１４を形成する。その後にＣＶＤにより，基板の全面に多結晶シリコン膜１９を形成する。すなわち，ゲート電極７となるべき多結晶シリコンと，ダイオード１５となるべき多結晶シリコンとを同一のプロセスにて一度に形成するのである。ここで形成される多結晶シリコン膜１９は，ダイオード１５に求められる不純物濃度のものである。ここでは，１×１０20atom/cm3程度のリンとする。
【００２２】
これによりダイオード部２となるべき部分では，フィールド絶縁膜１４が多結晶シリコン膜１９で覆われる。またＩＧＢＴ部１となるべき部分では，トレンチ溝６が多結晶シリコン膜１９で充填される。多結晶シリコン膜１９は，ゲート絶縁膜８およびフィールド絶縁膜１４により，デバイス層４の半導体から絶縁されている。この状態の断面図を図４に示す。
【００２３】
この後，図４中の多結晶シリコン膜１９をパターンエッチングして，図５の状態とする。図５の状態では，多結晶シリコン膜１９が，ＩＧＢＴ部１の複数のゲート電極７と，ダイオード部２のダイオード１５となるべき部分とに分割されている。ゲート電極７の大部分はトレンチ溝６に埋め込まれているが，一部分は上方に突出している。ダイオード１５となるべき部分にはこの後の適切なタイミングで，適宜の不純物拡散によりＰＮ接合を形成する。その際，通常のイオン注入により容易に，当該部分の多結晶シリコンの一部をＰ型に反転させることができる。多結晶シリコン膜１９の不純物濃度が，前記のようにさほど高くないからである。
【００２４】
［３．チタンシリサイド膜の形成］
チタンシリサイド膜の形成は，多結晶シリコン膜１９上にチタンの膜を形成し，アニールによりチタンシリサイドを生成させることにより行う。そのためにまず，チタンシリサイド膜を形成すべき場所を露出させるとともに，形成しない場所を覆った状態としなければならない。
【００２５】
そこで図５の状態に対し，ＣＶＤにより全面に酸化膜を成膜して図６の状態とする。この酸化膜は，図１中にキャップ酸化膜１６として現れているものである。そして酸化膜１６上における，ダイオード１５の上方の位置にマスクを形成しておいて，上方からの異方性エッチングにより酸化膜１６をエッチングする。
【００２６】
これにより，図７の状態を得る。図７は，エッチング時のマスクを除去した後の状態を示している。図７の状態では酸化膜１６は，ダイオード１５を覆う部分と，ゲート電極７のサイドウォール部分のみが残っている。他の部分の酸化膜１６は消失している。また，ゲート電極７とゲート電極７との間の領域では，ゲート絶縁膜８も消失している。これによりその領域では，デバイス層４の半導体が露出している。また，ゲート電極７の突出部分の頂部の表面も露出している。
【００２７】
次に，ＣＶＤまたはスパッタリングにより全面に金属チタンの膜を形成して，図８の状態とする。膜厚は５０ｎｍ程度とする。図８の状態では，ゲート電極７とゲート電極７との間の領域で，デバイス層４の半導体とチタン膜２０とが直に接している。また，ゲート電極７の頂部の表面にて，ゲート電極７とチタン膜２０とが直に接している。しかし，ゲート電極７の突出部分の側面は，チタン膜２０と接していない。この箇所には酸化膜１６が残っているからである。一方，ダイオード１５は，図８に現れている範囲内ではチタン膜２０と接していない。
【００２８】
そして，アニーリングを行う。すると，チタン膜２０とゲート電極７とが接している箇所と，チタン膜２０とデバイス層４の半導体とが接している箇所にチタンシリサイドが形成される。これにより図９の状態を得る。このときのアニーリング条件は，温度６００〜８００℃程度，保温時間１分程度である。図９の状態では，ゲート電極７の突出部分の上にチタンシリサイド膜９が形成されている。また，デバイス層４の上にチタンシリサイド膜１１が形成されている。しかし，ゲート電極７の突出部分の側面には，チタン膜２０が残っている。一方，ダイオード部２においては，図９に現れている範囲内ではチタンシリサイドは形成されていない。
【００２９】
そして，エッチングを行う。これにより，金属チタンとして残っているチタン膜２０を除去する。このエッチングは，ウェットエッチングにより行う。エッチング液は，金属チタンを溶かし，チタンシリサイドや酸化シリコンを溶かさないものを選択して用いる。例えば，硫酸過酸化水素水混合溶液等が使用できる。これにより，図１０の状態を得る。
【００３０】
［４．上層部分の形成］
図１０の状態に対し，層間絶縁膜１０の形成およびそのパターニング，エミッタ電極１２の形成およびそのパターニング，そしてパッシベーション膜１７の形成を行うと，図１の状態が得られる。これにて，図１の半導体装置が製造される。
【００３１】
以上詳細に説明した図１の半導体装置の製造プロセスは，以下の特徴を有している。
【００３２】
まず，多結晶シリコンの成膜を１回で済ましていることが挙げられる。この１回の成膜で形成される多結晶シリコン膜で，ＩＧＢＴ部１のゲート電極７と，ダイオード部２のダイオード１５との両方を賄っている。このため多結晶シリコンの成膜を何度もする必要がなく，プロセスが簡易である。
【００３３】
また，成膜される多結晶シリコン膜１９の不純物濃度を，ダイオード１５の要求特性に合わせて比較的低濃度としている。これにより，ダイオード１５のためのその後の導電特性の反転が容易にできる。このようにして，ゲート電極の多結晶半導体とダイオードの多結晶半導体とを，同一の工程にて成膜しつつ，それぞれの要求特性に十分に合わせている。
【００３４】
その一方で，ゲート電極７については，チタンシリサイド膜９を形成することで導電性を補っている。チタンシリサイドは，上記の不純物濃度の多結晶シリコンよりずっと低抵抗である。そしてチタンシリサイド膜９は，単にゲート配線１８とゲート電極７との間のコンタクト抵抗を軽減させているだけではない。図２に示したようにチタンシリサイド膜９はゲート電極７の長手方向の全体にわたって形成されている。このため，ゲート配線１８からゲート電極７の全体への信号伝達が素早いのである。このことによりさらに，ゲート長（図２中のゲート電極７の左右方向の幅）を大きくでき，基板の有効面積率の点で有利である。
【００３５】
なお，ゲート電極７自体はさして低抵抗ではないが，そのことは特に問題とならない。絶縁されたゲート電極７は電圧操作されるものであり，電流をほとんど流さないからである。なお，ゲート電極７のみならずデバイス層４においても，チタンシリサイド膜１１によりコンタクト抵抗の低減が図られている。
【００３６】
また，チタンシリサイド膜９，１１を，金属チタンとシリコン半導体（ゲート電極７の多結晶シリコンまたはデバイス層４の基板シリコン）との熱化学反応により生成させている。このため，金属のチタン膜２０をパターン加工する必要がない。これにより，フォト精度にかかわらず，チタンシリサイド膜９，１１はゲート電極７の上に，あるいはデバイス層４のコンタクト領域上に，セルフアラインされて位置精度よく形成される。かくして，同一チップ上にダイオードを持ちつつゲート電極のスイッチング速度を確保した半導体装置を，少ない工程数で製造する方法が実現されている。
【００３７】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート電極の形状は，トレンチ型に限らずプレーナ型でもよい。ＩＧＢＴ部１のデバイスも，実はＩＧＢＴに限らない。ゲート電極を持つデバイスであれば何でもよい。ゲート電極は絶縁型のものに限定されるわけでもない。また，半導体はシリコンに限られないし，金属はチタン以外にコバルト，ニッケル，タングステンも考えられる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態に係る半導体装置の構造を示す断面図である。
【図２】実施の形態に係る半導体装置の構造を示す断面図である。
【図３】実施の形態に係る半導体装置の製造過程におけるトレンチ溝の形成後の構造を示す断面図である。
【図４】実施の形態に係る半導体装置の製造過程における多結晶シリコン膜の形成後の構造を示す断面図である。
【図５】実施の形態に係る半導体装置の製造過程における多結晶シリコン膜のパターニング後の構造を示す断面図である。
【図６】実施の形態に係る半導体装置の製造過程におけるキャップ酸化膜の形成後の構造を示す断面図である。
【図７】実施の形態に係る半導体装置の製造過程におけるキャップ酸化膜のエッチング後の構造を示す断面図である。
【図８】実施の形態に係る半導体装置の製造過程におけるチタン膜の形成後の構造を示す断面図である。
【図９】実施の形態に係る半導体装置の製造過程におけるチタンシリサイドの形成後の構造を示す断面図である。
【図１０】実施の形態に係る半導体装置の製造過程におけるチタン膜の除去後の構造を示す断面図である。
【符号の説明】
【００３９】
１    ＩＧＢＴ部
２    ダイオード部
４    デバイス層
７    ゲート電極
９    チタンシリサイド膜
１４  フィールド絶縁膜
１５  ダイオード
１６  キャップ酸化膜
１９  多結晶シリコン膜
２０  チタン膜
【図１】
2008098554.tif 000003
【図２】
2008098554.tif 000004
【図３】
2008098554.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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