(57)【要約】【課題】アクティブ領域に形成されるトンネル酸化膜のエッジ部位の膜厚を中央部位の膜厚よりも厚く形成することによって、素子の特性が高められるフラッシュメモリ素子とその製造方法を提供する。【解決手段】トンネル酸化膜(107)のエッジ領域に残留する補助酸化膜(105)の厚さによって、トンネル酸化膜(107)の中央領域の膜厚よりも、エッジ領域の厚さと補助酸化膜(105)の厚さとを加算した値の方が厚くなる。その場合、たとえば中央領域よりもエッジ領域の厚さが10〜30％大きくなるようにする。そうすることによって、トンネル酸化膜のエッジ領域が薄くならず、トンネル酸化膜の特性劣化を抑制することができる。かくしてプログラム／消去特性が改善され、インターフェーストラップの密度が減少し、しきい値電圧シフトが改善され、素子の電気的特性が改善される。【選択図】    図１０
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【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域に形成された素子分離膜と、
前記半導体基板のアクティブ領域のエッジ部分と前記素子分離膜の突出部の側壁に形成された補助酸化膜と、
前記アクティブ領域のエッジ部分の前記補助酸化膜上と前記アクティブ領域のセンター部分に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲート用の第１のポリシリコン膜と、を含むことを特徴とするフラッシュメモリ素子。
【請求項２】
前記アクティブ領域のエッジ部分に形成された前記トンネル酸化膜の膜厚と前記補助酸化膜の膜厚とを加算した値が、前記半導体基板のアクティブ領域のセンター部分に形成された前記トンネル酸化膜の膜厚よりも10〜30％だけ厚いことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
半導体基板上の素子分離領域にトレンチを形成し、前記トレンチを埋め込んで前記半導体基板上に突出した素子分離膜を形成する工程と、
前記素子分離膜の側壁および前記半導体基板のアクティブ領域のエッジ部分にのみ補助酸化膜を形成する工程と、
前記補助酸化膜を含む前記半導体基板のアクティブ領域にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜上にフローティングゲート用ポリシリコン膜を形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項４】
素子分離膜形成方法は、
半導体基板上にスクリーン酸化膜、窒化膜およびハードマスクを順次形成する工程と、
前記ハードマスクを用いたエッチング工程として前記窒化膜、前記スクリーン酸化膜および前記半導体基板をエッチングして前記トレンチを形成することを特徴とする工程と、
酸化工程を進行して前記トレンチの側壁および底面にライナー酸化膜を形成する工程と、
前記トレンチを含む全体構造上に絶縁膜を形成した後、前記窒化膜が露出されるようにＣＭＰ工程を進行する工程と、
前記窒化膜および前記スクリーン酸化膜を順次除去する工程と、
を含むことを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ライナー酸化膜は
乾式あるいは湿式酸化方式を用いるか、またはラジカルイオンを用いて20〜150Åの厚さで形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記窒化膜除去段階は、
前記窒化膜上に残留する酸化膜を除去するためにＢＯＥまたはＨＦ溶液を用いて洗浄工程を進行すると、H3PO4を用いたエッチング工程を進行して窒化膜を除去する工程を含むことを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記スクリーン酸化膜除去段階は、
前記スクリーン酸化膜を除去すると共に突出した前記素子分離膜の幅を減少させることを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記補助酸化膜は、ＬＰ−ＣＶＤ方式で形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記補助酸化膜は、50〜150Å程度の厚さでDCS-based HTO、TEOS、MS-based oxideを用いて形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記補助酸化膜形成段階は、
前記素子分離膜を含む全体構造上に前記補助酸化膜を形成する工程と、
前記補助酸化膜を含む全体構造上にスペーサ窒化膜を形成する工程と、
部分エッチング工程を進行して前記スペーサ窒化膜が前記素子分離膜の側壁領域および前記アクティブ領域のエッジ領域にのみ残留させる工程と、
露出された前記補助酸化膜を除去する工程と、
残留する前記スペーサ窒化膜を除去する工程と、
を含むことを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記スペーサ窒化膜は、ＬＰ−ＣＶＤ方式で50〜200Åの厚さで蒸着をすることを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記残留するスペーサ窒化膜の幅は、50〜150Åであることを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記露出された補助酸化膜を除去する工程は、エッチング時間を調節して前記アクティブ領域のセンター部分上の前記補助酸化膜を一定の厚さで残留させ、前記スペーサ窒化膜の除去工程時に前記アクティブ領域のダメージを防止することを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記スペーサ窒化膜の除去段階後、洗浄工程を実施して残留する前記アクティブ領域のセンター部分上の前記補助酸化膜を除去する工程をさらに含むことを特徴とする請求項１３に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記洗浄工程は、工程時間を制御して前記アクティブ領域のエッジ領域に残留する前記補助酸化膜の膜厚を調節することを特徴とする請求項１４に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記トンネル酸化膜は、湿式または乾式酸化工程を行うか、またはラジカルイオンを用いたラジカル酸化方式を用いて形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記アクティブ領域のエッジ部分に形成された前記トンネル酸化膜の膜厚と前記補助酸化膜の膜厚とを加算した値、前記半導体基板のアクティブ領域のセンター部分に形成された前記トンネル酸化膜の膜厚よりも10〜30％だけ厚いことを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記フローティングゲート用ポリシリコン膜を含む全体構造上に誘電体膜およびコントロールゲート用ポリシリコン膜を順次形成する工程をさらに含むことを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にトンネル酸化膜の特性劣化を防止するフラッシュメモリ素子とその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子がますます高集積化されるに伴い、フラッシュメモリ素子の製造工程においては、フローティングゲートと素子分離膜とを整列させることが難しくなってきており、SAFG(Self Aligned Floating Gate)工程でフローティングゲートを整列させる。 SAFG工程は、半導体基板にまずフローティングゲート用のポリシリコン層を形成し、エッチング工程でポリシリコン層と半導体基板を順次エッチングしてトレンチを形成する。その後、トレンチを絶縁物質で埋め込んでポリシリコン層をパターニングすると共に素子分離膜を形成する工程である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、既存の方法はトンネル酸化膜の形成工程時にアクティブ領域に形成されるトンネル酸化膜のエッジ部位の厚さが中央部位の厚さよりも薄くなる現象が引き起こされる。このような現象は、トンネル酸化膜の特性劣化を誘発することになり、プログラム／消去サイクルの特性に影響を与える。
【０００４】
以上から、本発明の目的は、アクティブ領域に形成されるトンネル酸化膜のエッジ部位の膜厚を中央部位の膜厚よりも厚く形成することによって、素子の特性が高められるフラッシュメモリ素子とその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の代表的なフラッシュメモリ素子は、半導体基板の素子分離領域に形成された素子分離膜と、前記半導体基板のアクティブ領域のエッジ部分と前記素子分離膜の突出部の側壁に形成された補助酸化膜と、前記アクティブ領域のエッジ部分の前記補助酸化膜上と前記アクティブ領域のセンター部分に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲート用の第１のポリシリコン膜と、を含むことを特徴とするものである。
【０００６】
また、本発明のフラッシュメモリ素子の製造方法は、半導体基板上の素子分離領域にトレンチを形成し、前記トレンチを埋め込んで前記半導体基板上に突出した素子分離膜を形成する工程と、前記素子分離膜の側壁および前記半導体基板のアクティブ領域のエッジ部分にのみ補助酸化膜を形成する工程と、前記補助酸化膜を含む前記半導体基板のアクティブ領域にトンネル酸化膜を形成する工程と、前記トンネル酸化膜上にフローティングゲート用ポリシリコン膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明のフラッシュメモリ素子によれば、アクティブ領域の両方のエッジ部分に酸化膜を追加して形成後、トンネル酸化膜とフローティングゲートを形成する。それによって、後工程でトンネル酸化膜を形成する際、リグロース(re-growth)効果でそのトンネル酸化膜のエッジ部位が中央部位よりも厚く形成されるので、トンネル酸化膜のエッジ部位の領域が薄くなるトンネル酸化膜の特性劣化を抑制することができる。かくしてプログラム／消去特性が改善され、インターフェーストラップの密度が減少し、しきい値電圧シフトが改善され、素子の電気的特性が改善される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係るフラッシュメモリ素子とその製造方法の好適な実施形態について図面を参照して詳細に説明する。
【０００９】
図１〜図１３は、本実施形態によるフラッシュメモリ素子の製造方法の各工程を順に示す素子の断面図である。
【００１０】
まず、図１に示すように、半導体基板(100)上にしきい値電圧調節用のスクリーン酸化膜(101)を形成する。その後、各種ウェル(well)としきい値電圧(Vt)調節用イオン注入を実施する。その後、素子分離膜形成のための窒化膜(102)とハードマスク(図示せず)を順次蒸着する。その後、素子分離膜を形成するためのエッチング工程を実施し、窒化膜(102)、スクリーン酸化膜(101)を順次エッチングして半導体基板(100)の所定領域、即ち、素子分離膜が形成される領域を露出させる。その後、露出された半導体基板(100)を一定の深さでエッチングしてトレンチ(103)を形成する。図面で示されてはいないが、トレンチ(103)の側壁及び底面に乾式あるいは湿式酸化方式を用いるか、またはラジカルイオンを用いてライナー酸化膜を20〜150Åの厚さで形成することが望ましい。その後、絶縁物質をトレンチ(103)が埋め込まれるように全体構造上に形成し、窒化膜(102)が露出されるまで化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）工程を進行して素子分離膜(104)を形成する。
【００１１】
つぎに、図２に示すように、窒化膜(102)上に残留する可能性がある酸化膜を除去するための洗浄工程を進行する。この時、洗浄工程はBOEまたはHF溶液を用いることが望ましい。その後、H3PO4を用いたエッチング工程を進行して窒化膜(102)を除去する。この時、エッチング工程は洗浄工程と同時に進行してもよい。
【００１２】
つぎに、図３に示すように、洗浄工程を進行してスクリーン酸化膜(101)を除去すると共に素子分離膜(104)の突出部分、即ち、ニップル(nipple)の幅を減少させる。
【００１３】
つぎに、図４に示すように、半導体基板の全体構造上に補助酸化膜(105)を形成する。補助酸化膜(105)は望ましくは、減圧状態で成長を行ういわゆる減圧ＣＶＤ（LP-CVD）方式で形成する。加えて、補助酸化膜(105)は50〜150Å程度の厚さでDCS-based HTO、TEOS、MS-based oxideを用いて形成することが望ましい。
【００１４】
つぎに、図５に示すように、補助酸化膜(105)を含む半導体基板の全体構造上にスペーサ窒化膜(106)を形成する。スペーサ窒化膜(106)は、上記LP-CVD方式で形成することが望ましい。スペーサ窒化膜(106)は、50〜200Åの厚さで蒸着をすることが望ましい。
【００１５】
つぎに、図６に示すように、スペーサ窒化膜(106)が素子分離膜(104)のニップルの側壁とアクティブ領域のエッジ領域にのみ残留するように部分エッチング工程を実施する。スペーサ窒化膜(106)は50〜150Å程度の幅を有するように形成することが望ましい。この時、エッチング工程は酸化膜に対するエッチング選択比が高いエッチング剤を選択して補助酸化膜(105)の損失を最小化する。
【００１６】
つぎに、図７に示すように、エッチング工程を実施し、露出された補助酸化膜(105)をエッチングする。この時、アクティブ領域に一定の厚さの補助酸化膜(105)を残留させる。これは、後続のスペーサ窒化膜(106)の除去工程時にアクティブ領域のダメージを防止するためである。
【００１７】
つぎに、図８に示すように、エッチング工程を進行してスペーサ窒化膜(106)を除去する。エッチング工程は、H3PO4を用いて実施することが望ましい。
【００１８】
つぎに、図９に示すように、前処理の洗浄工程を進行し、素子分離膜(104)の上部表面とアクティブ領域のセンター領域に残留する補助酸化膜(105)を除去する。その際、エッチング工程時間を制御してアクティブ領域のエッジ領域に残留する補助酸化膜の膜厚を調節することができる。
【００１９】
つぎに、図１０に示すように、半導体基板(100)のアクティブ領域上にトンネル酸化膜(107)を形成する。トンネル酸化膜(107)は湿式または乾式酸化工程を行うか、またはラジカルイオンを用いたラジカル酸化方式を用いて形成することが望ましい。
【００２０】
そこで、本実施形態の要旨とすべき点であるが、トンネル酸化膜(107)のエッジ領域に残留する補助酸化膜(105)の厚さによって、トンネル酸化膜(107)の中央領域の膜厚よりも、エッジ領域の厚さと補助酸化膜(105)の厚さとを加算した値の方が厚くなる。その場合、たとえば中央領域よりもエッジ領域の厚さが10〜30％大きくなるのが望ましい。そうすることによって、従来のように、トンネル酸化膜のエッジ領域が薄くなるトンネル酸化膜の特性劣化を抑制することができる。かくしてプログラム／消去特性が改善され、インターフェーストラップの密度が減少し、しきい値電圧シフトが改善され、素子の電気的特性が改善される。
【００２１】
つぎに、図１１に示すように、トンネル酸化膜(107)を含む全体構造上にフローティングゲート用の第１のポリシリコン膜(108)を形成した後、CMP工程を進行して素子分離膜(104)の上部が露出されるようにする。
【００２２】
つぎに、図１２に示すように、エッチング工程を進行し、露出された素子分離膜(104)のニップルと補助酸化膜(105)を所定の深さでエッチングする。これは、後続の誘電体膜の表面積を増加させるためである。即ち、誘電体膜の表面積を増加させ、カップリング比を増加させるためである。
【００２３】
そして、図１３に示すように、全体構造上に第１の酸化膜(109)、窒化膜(110)、及び第2の酸化膜(111)が順次積層されたONO構造の誘電体膜(112)を蒸着する。その後、誘電体膜(112)を含む全体構造上にコントロールゲート用の第２のポリシリコン膜(113)を形成する。
【００２４】
以上、本発明によるフラッシュメモリ素子とその製造方法の実施形態について説明したが、本発明はそうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明によるフラッシュメモリ素子の製造方法の実施形態における工程を示す素子の断面図。
【図２】本実施形態における次の工程を示す断面図。
【図３】本実施形態における次の工程を示す断面図。
【図４】本実施形態における次の工程を示す断面図。
【図５】本実施形態における次の工程を示す断面図。
【図６】本実施形態における次の工程を示す断面図。
【図７】本実施形態における次の工程を示す断面図。
【図８】本実施形態における次の工程を示す断面図。
【図９】本実施形態における次の工程を示す断面図。
【図１０】本実施形態における次の工程を示す断面図。
【図１１】本実施形態における次の工程を示す断面図。
【図１２】本実施形態における次の工程を示す断面図。
【図１３】本実施形態における次の工程を示す断面図。
【符号の説明】
【００２６】
100   半導体基板 
101   スクリーン酸化膜
102    窒化膜 
103   トレンチ
104   素子分離膜 
105   補助酸化膜
106   スペーサ窒化膜
107   トンネル酸化膜
108   第１のポリシリコン膜
109   第１の酸化膜
110   窒化膜 
111   第２の酸化膜
112   誘電体膜 
113   第２のポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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