(57)【要約】【課題】表示装置におけるソース配線の電圧振幅をソース駆動回路の電圧振から拡張し、ソース駆動回路の低電圧化・低消費電力化を図る。【解決手段】ソース配線Ｓｊとソース駆動回路の間に第１スイッチ素子（ＴＦＴ）Ｑ２を設け、ソース配線Ｓｊに第１容量素子としてのコンデンサＣａの一方端子を接続する。第１期間に第１スイッチ素子Ｑ２を導通させソース駆動回路からソース配線Ｓｊへ所望の電圧を与え、コンデンサＣａの他方端子を電位配線Ｒｖへ接続する。第２期間に第１スイッチ素子Ｑ２を非導通化させ、コンデンサＣａの他方端子を、ソース駆動回路へ接続し、ソース駆動回路から所望の電圧を与え、ソース配線電圧振幅を拡張する。【選択図】図４
2008268318.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート配線と複数のソース配線との各交差部に対応して画素部が設けられ、各画素部が、対応交差部を通過するゲート配線の信号によって制御される第１のアクティブ素子と、対応交差部を通過するソース配線に当該第１のアクティブ素子を介して電気的に接続された画素電極と、当該画素電極に与えられる電圧によって表示状態が制御される表示素子とを含む表示装置であって、
前記複数のゲート配線を選択的に駆動するゲート駆動回路と、
表示すべき画像を表す信号として前記複数のソース配線にそれぞれ印加すべき電圧を出力するソース駆動回路と、
前記ソース配線毎に設けられ前記ソース配線と前記ソース駆動回路との間に介挿された第１スイッチ素子と、
前記ソース配線と容量的に結合した所定電極とを備え、
前記ゲート駆動回路によって１つのゲート配線が選択されている期間に含まれる所定の第１および第２期間のうち先行する期間である第１期間において、前記第１スイッチ素子を導通状態とすることにより前記ソース駆動回路から前記ソース配線に電圧を印加し、
前記第１期間において前記所定電極に所定電位を与えた後、前記第２期間において前記所定電極の電位を前記所定電位から変化させ、
前記第２期間において前記所定電極の電位が変化する時の前記ソース配線の電位変化量が前記ソース配線に供給すべき電圧に依存するように、前記所定電極の電位または前記第１スイッチ素子の導通／非導通を前記ソース配線に供給すべき電圧に応じて制御することを特徴とする、表示装置。
【請求項２】
前記所定電極を前記ソース配線毎に備え、
前記第２期間において、前記第１スイッチ素子を非導通状態とすると共に、前記ソース駆動回路から前記ソース配線に印加される電圧に応じた量だけ前記所定電極の電位を変化させることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記ソース配線毎に設けられ前記ソース配線と前記所定電極との間に介挿された第１コンデンサと、
前記所定電位が与えられる電位配線と、
前記所定電極と前記電位配線との間に介挿された第２スイッチ素子と、
前記所定電極と前記ソース駆動回路との間に介挿された第３スイッチ素子とを備え、
前記第１期間には、前記第２スイッチ素子を導通状態とすると共に前記第３スイッチ素子を非導通状態とし、
前記第２期間には、前記第２スイッチ素子を非導通状態とすると共に前記第３スイッチ素子を導通状態とすることを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記ソース配線毎に設けられ、一方端子が前記ソース配線に接続されると共に他方端子が前記所定電極に接続された第１コンデンサと、
前記ソース配線毎に設けられた第２コンデンサと、
前記第２コンデンサの一方端子と前記ソース配線との間に介挿された第２スイッチ素子と、
前記第２コンデンサの他方端子に接続され前記所定電位が与えられる電位配線と、
前記第１コンデンサの前記他方端子と前記電位配線との間に介挿された第３スイッチ素子と、
前記第１コンデンサの前記他方端子と前記第２コンデンサの前記一方端子との間に介挿された第４スイッチ素子とを備え、
前記第１期間には、前記第２および第３スイッチ素子を導通状態とすると共に前記第４スイッチ素子を非導通状態とし、
前記第２期間には、前記第２および第３スイッチ素子を非導通状態とすると共に前記第４スイッチ素子を導通状態とすることを特徴とする、請求項２に記載の表示装置。
【請求項５】
前記ソース配線毎に設けられ前記ソース配線と前記所定電極との間に介挿された第１コンデンサを備え、
前記第１期間において前記所定電位が与えられる電位配線を前記所定電極として備え、
前記電位配線への供給電位を前記第２期間において前記所定電位から所定量だけ変化させ、
前記第２期間において前記第１スイッチ素子を導通状態とするか非導通状態とするかを前記ソース配線に供給すべき電圧に応じて決定することを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記ソース配線と交差する方向に配置された補助容量配線と、
前記ソース配線と容量的に結合する対向電極とを備え、
前記補助容量配線または前記対向電極を前記所定電極として前記所定電極の電位を前記第２期間において前記所定電位から所定量だけ変化させ、
前記第２期間において前記第１スイッチ素子を導通状態とするか非導通状態とするかを前記ソース配線に供給すべき電圧に応じて決定することを特徴とする、請求項１に記載の表示装置。
【請求項７】
複数のゲート配線と複数のソース配線との各交差部に対応して画素部が設けられ、各画素部が、対応交差部を通過するゲート配線の信号によって制御される第１のアクティブ素子と、対応交差部を通過するソース配線に当該第１のアクティブ素子を介して電気的に接続された画素電極と、当該画素電極に与えられる電圧によって表示状態が制御される表示素子とを含む表示装置の駆動方法であって、
前記複数のゲート配線を選択的に駆動するゲート駆動ステップと、
表示すべき画像を表す信号として前記複数のソース配線にそれぞれ印加すべき電圧を出力するソース駆動出力ステップと、
前記ゲート駆動ステップにて１つのゲート配線が選択されている期間に含まれる所定の第１および第２期間のうち先行する期間である第１期間において、前記ソース駆動出力ステップにて出力される電圧を前記ソース配線毎に設けられた第１スイッチ素子を介して前記ソース配線に印加するソース駆動印加ステップと、
前記第１期間において、前記ソース配線と容量的に結合した所定電極に所定電位を与え、前記第２期間において、前記所定電極の電位を前記所定電位から変化させる電極電位制御ステップとを備え、
前記第２期間において前記所定電極の電位が変化する時の前記ソース配線の電位変化量が前記ソース配線に供給すべき電圧に依存するように、前記所定電極の電位または前記第１スイッチ素子の導通／非導通を前記ソース配線に供給すべき電圧に応じて制御することを特徴とする、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ側駆動回路の低電圧化および低消費電力化または応答速度の改善を図った液晶ディスプレイ等の表示装置、及びそのような表示装置の駆動方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤー等の携帯機器が普及している。これら携帯機器では、低コスト／低消費電力化が特に求められている。このため、ディスプレイでもドライバＩＣ（Integrated Circuit）の低電圧化を図っている。これにより、ＩＣプロセスコストの抑制による低コスト化と、駆動電圧の低電圧化による低消費電力化を図っている。
【０００３】
このような駆動電圧の低電圧化技術が、例えば特許文献１（特開平５−１１３７７４号公報）や特許文献２（特開平７−２９５５１１号公報）等に開示されている。図２１は、特許文献１に記載された液晶表示装置の要部構成を示す回路図である。
【０００４】
図２１に示す構成では、ドレイン駆動用ドライバＩＣ１０２と表示領域１０７の間にバッファＴＦＴ（Thin Film Transistor：薄膜トランジスタ）ＴＢが配置され、そのバッファＴＦＴ ＴＢの表示領域側にラインメモリ容量ＣＬの一方端子が接続されている。なお、この特許文献１では、バッファＴＦＴ ＴＢに繋がる表示領域側配線を「ドレイン配線」としているが、当該配線は「ソース配線」と呼ばれることも多い。
【０００５】
このバッファＴＦＴ ＴＢのゲート端子には制御電圧ＶＧＢが印加され、ラインメモリ容量ＣＬの他方端子には制御電圧ＶＣＯＭＬが印加されている。
【０００６】
図２２は、これら制御電圧ＶＧＢおよびＶＣＯＭＬとドレイン駆動用ドライバＩＣ１０２の出力電圧ＶＤＤとゲート電圧ＶＧとドレイン配線電圧ＶＤのタイミングチャートである。
【０００７】
図２１に示した構成の液晶表示装置の駆動では、まず、ゲート電圧ＶＧをハイレベル（以下「Ｈレベル」という）として、表示領域にあるＴＦＴ Ｔｐを導通させ、制御配線ＶＧＢをＨレベルとして、バッファＴＦＴ ＴＢを導通させる。このとき、ドレイン配線電圧ＶＤはドレイン駆動用ドライバＩＣ１０２の出力電圧ＶＤＤと等しくなる。また、このとき電位配線ＶＣＯＭＬの電圧をＶＣＯＭ−ＶＳＩＧＬとする。
【０００８】
その後、制御配線ＶＧＢをローレベル（以下「Ｌレベル」という）として、バッファＴＦＴ ＴＢを非導通化し、電位配線ＶＣＯＭＬの電圧を＋２ＶＳＩＧＬだけ変化させＶＣＯＭ＋ＶＳＩＧＬとする。このとき、表示領域にあるドレイン配線の浮遊容量をＣＤＬとし、ラインメモリ容量をＣＬとすると、ドレイン配線の電圧は
ＶＤＤ＋２ＶＳＩＧＬ（ＣＬ／（ＣＬ＋ＣＤＬ））        ・・・（１０１）
となる。
【０００９】
即ち、ドレイン駆動用ドライバＩＣ１０２の出力電圧ＶＤＤの振幅を
ＶＣＯＭ−ＶＳＩＧ〜ＶＣＯＭ＋ＶＳＩＧ                ・・・（１０２）
とすると、この手段により、ドレイン配線の電圧振幅は
ＶＣＯＭ−ＶＳＩＧ＋２ＶＳＩＧＬ（ＣＬ／（ＣＬ＋ＣＤＬ））
〜  ＶＣＯＭ＋ＶＳＩＧ＋２ＶＳＩＧＬ（ＣＬ／（ＣＬ＋ＣＤＬ））
・・・（１０３）
となる。
【００１０】
一方、次のフレームでは、制御配線ＶＧＢをＨレベルとして、バッファＴＦＴ ＴＢを導通させ、電位配線ＶＣＯＭＬの電圧をＶＣＯＭ＋ＶＳＩＧＬとする。
【００１１】
その後、制御配線ＶＧＢをＬレベルとして、バッファＴＦＴ ＴＢを非導通化し、電位配線ＶＣＯＭＬの電圧を−２ＶＳＩＧＬだけ変化させＶＣＯＭ−ＶＳＩＧＬとする。これにより、ドレイン駆動用ドライバＩＣの出力電圧をＶＤＤとすると、ドレイン配線の電圧は
ＶＤＤ−２ＶＳＩＧＬ（ＣＬ／（ＣＬ＋ＣＤＬ））        ・・・（１０４）
となる。
【００１２】
ドレイン駆動用ドライバＩＣ１０２の出力電圧ＶＤＤの振幅を
ＶＣＯＭ−ＶＳＩＧ〜ＶＣＯＭ＋ＶＳＩＧ                ・・・（１０５）
とすると、この手段により、ドレイン配線の電圧振幅は
ＶＣＯＭ−ＶＳＩＧ−２ＶＳＩＧＬ（ＣＬ／（ＣＬ＋ＣＤＬ））
〜  ＶＣＯＭ＋ＶＳＩＧ−２ＶＳＩＧＬ（ＣＬ／（ＣＬ＋ＣＤＬ））
・・・（１０６）
となる。
【００１３】
このように特許文献１の駆動方法によれば、ドレイン配線の電圧振幅がドレイン駆動用ドライバＩＣ１０２の出力電圧振幅より広がるので、ドライバ出力電圧を低減することができる。
【特許文献１】特開平５−１１３７７４号公報
【特許文献２】特開平７−２９５５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記式（１０３）や式（１０６）を合わせて見ると、ドレイン配線の電圧振幅がドレイン駆動用ドライバＩＣ １０２の出力電圧振幅より広がっている。
【００１５】
しかし、１選択期間（ＶＧがＨレベルとなる期間）に各ドレイン配線へ与えることのできる電圧に注目すると、ドレイン配線の電圧振幅は式（１０３）か式（１０６）でしかない。この場合、ドレイン配線の電圧振幅は２ＶＳＩＧであり、ドレイン駆動用ドライバＩＣ １０２の出力電圧振幅と変わらない。このため、表示の階調数を２５６とすると、ドレイン駆動用ドライバＩＣの出力電圧振幅は、液晶へ印加したい０階調電圧（最小階調電圧）と２５５階調電圧（最大階調電圧）の差より小さくすることができず、０階調電圧と２５５階調電圧の差が小さい液晶材料を使い、ドレイン駆動用ドライバＩＣの低電圧化を図っている（なお以下においても、説明の便宜上、表示の階調数を２５６とし、最小階調を０階調、最大階調を２５５階調とする）。
【００１６】
しかし、通常、液晶材料の低電圧化を図ると高粘度化し応答速度が遅くなる。また、そもそも、液晶へ印加する電圧が小さくなるので、応答速度が遅くなる。そのように応答速度が遅くなると、ワンセグ放送やゲーム等を楽しむのに支障が生じる。
【００１７】
本発明の目的は、上記課題を解決するためのものであり、例えば液晶ディスプレイのドレイン駆動用ドライバＩＣ等のような表示装置のデータ側駆動回路（ソース駆動回路）の出力電圧振幅を、１選択期間に液晶等の表示素子へ印加される最小階調電圧と最大階調電圧の差よりも小さくし、データ側駆動回路の低電圧化を図ることである。また、本発明の他の目的は、逆に、同じデータ側駆動回路の出力電圧振幅を用い、最小階調電圧と最大階調電圧の差がより大きい表示素子を使えるようにして、表示装置の応答速度を改善することである。
【課題を解決するための手段】
【００１８】
第１の発明は、複数のゲート配線と複数のソース配線との各交差部に対応して画素部が設けられ、各画素部が、対応交差部を通過するゲート配線の信号によって制御される第１のアクティブ素子と、対応交差部を通過するソース配線に当該第１のアクティブ素子を介して電気的に接続された画素電極と、当該画素電極に与えられる電圧によって表示状態が制御される表示素子とを含む表示装置であって、
前記複数のゲート配線を選択的に駆動するゲート駆動回路と、
表示すべき画像を表す信号として前記複数のソース配線にそれぞれ印加すべき電圧を出力するソース駆動回路と、
前記ソース配線毎に設けられ前記ソース配線と前記ソース駆動回路との間に介挿された第１スイッチ素子と、
前記ソース配線と容量的に結合した所定電極とを備え、
前記ゲート駆動回路によって１つのゲート配線が選択されている期間に含まれる所定の第１および第２期間のうち先行する期間である第１期間において、前記第１スイッチ素子を導通状態とすることにより前記ソース駆動回路から前記ソース配線に電圧を印加し、
前記第１期間において前記所定電極に所定電位を与えた後、前記第２期間において前記所定電極の電位を前記所定電位から変化させ、
前記第２期間において前記所定電極の電位が変化する時の前記ソース配線の電位変化量が前記ソース配線に供給すべき電圧に依存するように、前記所定電極の電位または前記第１スイッチ素子の導通／非導通を前記ソース配線に供給すべき電圧に応じて制御することを特徴とする。
【００１９】
第２の発明は、第１の発明において、
前記所定電極を前記ソース配線毎に備え、
前記第２期間において、前記第１スイッチ素子を非導通状態とすると共に、前記ソース駆動回路から前記ソース配線に印加される電圧に応じた量だけ前記所定電極の電位を変化させることを特徴とする。
【００２０】
第３の発明は、第２の発明において、
前記ソース配線毎に設けられ前記ソース配線と前記所定電極との間に介挿された第１コンデンサと、
前記所定電位が与えられる電位配線と、
前記所定電極と前記電位配線との間に介挿された第２スイッチ素子と、
前記所定電極と前記ソース駆動回路との間に介挿された第３スイッチ素子とを備え、
前記第１期間には、前記第２スイッチ素子を導通状態とすると共に前記第３スイッチ素子を非導通状態とし、
前記第２期間には、前記第２スイッチ素子を非導通状態とすると共に前記第３スイッチ素子を導通状態とすることを特徴とする。
【００２１】
第４の発明は、第２の発明において、
前記ソース配線毎に設けられ、一方端子が前記ソース配線に接続されると共に他方端子が前記所定電極に接続された第１コンデンサと、
前記ソース配線毎に設けられた第２コンデンサと、
前記第２コンデンサの一方端子と前記ソース配線との間に介挿された第２スイッチ素子と、
前記第２コンデンサの他方端子に接続され前記所定電位が与えられる電位配線と、
前記第１コンデンサの前記他方端子と前記電位配線との間に介挿された第３スイッチ素子と、
前記第１コンデンサの前記他方端子と前記第２コンデンサの前記一方端子との間に介挿された第４スイッチ素子とを備え、
前記第１期間には、前記第２および第３スイッチ素子を導通状態とすると共に前記第４スイッチ素子を非導通状態とし、
前記第２期間には、前記第２および第３スイッチ素子を非導通状態とすると共に前記第４スイッチ素子を導通状態とすることを特徴とする、請求項２に記載の表示装置。
【００２２】
第５の発明は、第１の発明において、
前記ソース配線毎に設けられ前記ソース配線と前記所定電極との間に介挿された第１コンデンサを備え、
前記第１期間において前記所定電位が与えられる電位配線を前記所定電極として備え、
前記電位配線への供給電位を前記第２期間において前記所定電位から所定量だけ変化させ、
前記第２期間において前記第１スイッチ素子を導通状態とするか非導通状態とするかを前記ソース配線に供給すべき電圧に応じて決定することを特徴とする。
【００２３】
第６の発明は、第１の発明において、
前記ソース配線と交差する方向に配置された補助容量配線と、
前記ソース配線と容量的に結合する対向電極とを備え、
前記補助容量配線または前記対向電極を前記所定電極として前記所定電極の電位を前記第２期間において前記所定電位から所定量だけ変化させ、
前記第２期間において前記第１スイッチ素子を導通状態とするか非導通状態とするかを前記ソース配線に供給すべき電圧に応じて決定することを特徴とする。
【００２４】
第７の発明は、複数のゲート配線と複数のソース配線との各交差部に対応して画素部が設けられ、各画素部が、対応交差部を通過するゲート配線の信号によって制御される第１のアクティブ素子と、対応交差部を通過するソース配線に当該第１のアクティブ素子を介して電気的に接続された画素電極と、当該画素電極に与えられる電圧によって表示状態が制御される表示素子とを含む表示装置の駆動方法であって、
前記複数のゲート配線を選択的に駆動するゲート駆動ステップと、
表示すべき画像を表す信号として前記複数のソース配線にそれぞれ印加すべき電圧を出力するソース駆動出力ステップと、
前記ゲート駆動ステップにて１つのゲート配線が選択されている期間に含まれる所定の第１および第２期間のうち先行する期間である第１期間において、前記ソース駆動出力ステップにて出力される電圧を前記ソース配線毎に設けられた第１スイッチ素子を介して前記ソース配線に印加するソース駆動印加ステップと、
前記第１期間において、前記ソース配線と容量的に結合した所定電極に所定電位を与え、前記第２期間において、前記所定電極の電位を前記所定電位から変化させる電極電位制御ステップとを備え、
前記第２期間において前記所定電極の電位が変化する時の前記ソース配線の電位変化量が前記ソース配線に供給すべき電圧に依存するように、前記所定電極の電位または前記第１スイッチ素子の導通／非導通を前記ソース配線に供給すべき電圧に応じて制御することを特徴とする。
【発明の効果】
【００２５】
上記第１の発明によれば、１つのゲート配線Ｇｉ（ｉ＝１，２，…，ｎ；ｎは２以上の整数）が選択されている期間に含まれる第１および第２期間のうち先行する期間である第１期間において、第１スイッチ素子を介してソース配線Ｓｊ（ｊは１〜ｍ；ｍは２以上の整数）にソース駆動回路の出力電圧が与えられ、第２期間において、ソース配線Ｓｊに容量的に結合した所定電極の電位が変化する。そして第２期間において、所定電極の当該電位変化がソース配線Ｓｊに供給すべき電圧に応じたものとなるか、または、第１スイッチ素子の状態（導通状態か非導通状態か）がソース配線に供給すべき電圧に応じて切り替わる。これにより、第２期間において所定電極の電位が変化する時のソース配線Ｓｊの電位変化量（電位変化の有無も含む）が、ソース配線Ｓｊに供給すべき電圧に依存することになるので、ソース配線Ｓｊに供給可能な電圧の範囲をソース駆動回路から出力可能な電圧の範囲よりも広げることができる。その結果、画素電極に印加される０階調電圧（最小階調電圧）と２５５階調電圧（最大階調電圧）との差をソース駆動回路から出力可能な電圧の範囲（出力電圧の振幅）よりも大きくすることができる。これにより、ソース駆動回路の低出力電圧化や低消費電力化を図ることができる。また、逆に、同じソース駆動回路の出力振幅であれば、０階調電圧と２５５階調電圧の差の大きい表示素子が使えるので、応答速度等、必要な特性を改善することができる。
【００２６】
上記第２の発明によれば、第２期間において、第１スイッチ素子が非導通状態となると共に、ソース駆動回路からソース配線Ｓｊに印加される電圧に応じた量だけ所定電極の電位が変化することで、第２期間において所定電極の電位が変化する時のソース配線Ｓｊの電位変化量がソース配線Ｓｊに供給すべき電圧に応じたものとなる。これにより、ソース配線Ｓｊに供給可能な電圧の範囲をソース駆動回路から出力可能な電圧の範囲よりも広げることができる。
【００２７】
上記第３の発明によれば、第１期間において、第１および第２スイッチ素子が導通状態となるので、ソース配線Ｓｊおよび第１コンデンサの一方端子に第１スイッチ素子を介してソース駆動回路の出力電圧が与えられると共に、第１コンデンサの他方端子に電位配線の所定電位が与えられる。その後の第２期間では、第１および第２スイッチ素子が非導通状態となり第３スイッチ素子が導通状態となるので、ソース配線Ｓｊがソース駆動回路から電気的に切り離されると共に、ソース配線Ｓｊに一方端子が接続された第１コンデンサの他方端子（に接続された所定電極）には、第３スイッチ素子を介してソース駆動回路の出力電圧が印加される。その結果、第１コンデンサの他方端子の電位は上記所定電位からソース駆動回路の出力電圧（駆動出力の電位）へと変化するので、当該電位変化に基づくソース配線Ｓｊの電位変化量がソース配線Ｓｊに供給すべき電圧に応じたものとなる。これにより、ソース配線Ｓｊに供給可能な電圧の範囲をソース駆動回路から出力可能な電圧の範囲よりも広げることができる。
【００２８】
上記第４の発明によれば、第１期間において、第１、第２および第３スイッチ素子が導通状態となるので（第４スイッチ素子は非導通状態）、ソース配線Ｓｊおよび第１コンデンサの一方端子に第１スイッチ素子を介してソース駆動回路の出力電圧が与えられると共に、第１コンデンサの他方端子に第３スイッチ素子を介して電位配線の所定電位が与えられる。また、第２コンデンサの一方端子には第１および第２スイッチ素子を介してソース駆動回路の出力電圧が与えられ、他方端子には電位配線の所定電位が与えられる。その後の第２期間では、第１、第２および第３スイッチ素子が非導通状態となり第４スイッチ素子が導通状態となるので、ソース配線Ｓｊがソース駆動回路から電気的に切り離されると共に、第１コンデンサの他方端子は第４スイッチ素子を介して第２コンデンサの一方端子に接続される。このとき、第１期間で並列に接続されていた第１および第２コンデンサの接続形態が第２期間では直列接続に変わり、第１コンデンサの他方端子すなわち所定電極の電位は、上記所定電位から第１期間でのソース駆動回路の出力電圧（駆動出力の電位）へと変化する。これにより、当該電位変化に基づくソース配線Ｓｊの電位変化量がソース配線Ｓｊに供給すべき電圧に応じたものとなるので、ソース配線Ｓｊに供給可能な電圧の範囲をソース駆動回路から出力可能な電圧の範囲よりも広げることができる。
【００２９】
上記第５の発明によれば、第１期間において、第１スイッチ素子が導通状態となるので、ソース配線Ｓｊおよび第１コンデンサの一方端子に第１スイッチ素子を介してソース駆動回路の出力電圧が与えられ、第１コンデンサの他方端子には電位配線の所定電位が与えられる。その後の第２期間では、第１スイッチ素子が導通状態となるか非導通状態となるかはソース配線Ｓｊに供給すべき電圧に応じて決定される。第２期間において第１スイッチ素子が非導通状態となれば、所定電極の電位変化に基づきソース配線Ｓｊの電位が変化し、第２期間において第１スイッチ素子が導通状態となれば、第１期間と同様にソース駆動回路の出力電圧がそのままソース配線Ｓｊに与えられる。これにより、第２期間において所定電極の電位が変化する時のソース配線Ｓｊの電位変化量（電位変化の有無）がソース配線Ｓｊに供給すべき電圧に依存することになるので、ソース配線Ｓｊに供給可能な電圧の範囲をソース駆動回路から出力可能な電圧の範囲よりも広げることができる。
【００３０】
上記第６の発明によれば、上記第５の発明と同様、第１期間において、第１スイッチ素子が導通状態となるので、ソース配線Ｓｊおよび第１コンデンサの一方端子に第１スイッチ素子を介してソース駆動回路の出力電圧が与えられ、第１コンデンサの他方端子には電位配線の所定電位が与えられる。その後の第２期間では、第１スイッチ素子が導通状態となるか非導通状態となるかはソース配線Ｓｊに供給すべき電圧に応じて決定される。また、第２期間では、ソース配線Ｓｊに容量的に結合した所定電極としての補助容量配線または対向電極の電位が所定量だけ変化する。したがって、第２期間において第１スイッチ素子が非導通状態となれば、当該電位変化に基づきソース配線Ｓｊの電位が変化し、第２期間において第１スイッチ素子が導通状態となれば、第１期間と同様にソース駆動回路の出力電圧がそのままソース配線Ｓｊに与えられる。これにより、第２期間において所定電極の電位が変化する時のソース配線Ｓｊの電位変化量（電位変化の有無）がソース配線Ｓｊに供給すべき電圧に依存することになるので、ソース配線Ｓｊに供給可能な電圧の範囲をソース駆動回路から出力可能な電圧の範囲よりも広げることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図１〜図２０を参照して本発明の実施形態について説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。この表示装置は、アクティブマトリクス型の液晶表示装置であって、表示制御回路１００と表示パネル１と電源回路５００とを備えている。
【００３２】
表示パネル１は、マトリクス状に配置された複数の画素部を含む表示領域２と、その表示領域２に配設された信号線（後述のソース配線、ゲート配線、補助容量配線）を駆動するためのソースドライバ３、ゲートドライバ４、および補助容量ドライバ１６とを含んでいる。なお、これに代えて、ソースドライバ３、ゲートドライバ４、および補助容量ドライバ１６の一部または全部を表示パネル１の外部に設け、フレキシブル基板等を介して表示パネル１の配線と接続される構成であってもよい。
【００３３】
表示制御回路１００は、表示すべき画像を表す画像信号ＤＶとタイミング信号としての水平および垂直同期信号ＨＳＹ，ＶＳＹとを外部から受け取り、表示すべき画像を表すデータとしてソースドライバ３に供給すべきシリアルデータＤｘを出力すると共に、ソースドライバ３に供給すべき制御信号または電位として、スタートパルス信号ＳＰ、クロック信号ＳＣＫ、ラッチパルス信号ＬＰ、後述の制御配線Ｅｘおよび電位配線Ｒｖの電位を生成する。また、表示制御回路１００は、ゲートドライバ４に供給すべき制御信号としてスタートパルスＹＩ、クロック信号ｙｃｋおよび出力制御信号ＯＥを生成すると共に、補助容量ドライバ１６に供給すべき制御信号としてタイミング信号ＺＩ、クロック信号ｚｃｋおよび極性制御信号ＰＯを生成する。
【００３４】
電源回路５００は、表示制御回路１００および表示パネル１に対しそれらの動作に必要な電源電圧（後述の対向電圧Ｖｃｏｍを含む）を供給する。
【００３５】
図２は、本実施形態における表示パネル１の構成を示すブロック図である。この表示パネル１は、前述のように、表示領域２とソースドライバ３とゲートドライバ４と補助容量ドライバ１６とを備えている。表示領域２は、ｎ本のゲート配線Ｇｉ（ｉ＝１〜ｎ）と、ｍ本のソース配線Ｓｊ（ｊ＝１〜ｍ）と、各ゲート配線Ｇｉに沿って配設された補助容量配線Ｕｉと、ｎ本のゲート配線Ｇｉとｍ本のソース配線Ｓｊが交差する付近に配置された画素部Ａｉｊとから構成されている。
【００３６】
この画素部Ａｉｊは、図３に示すように、第１アクティブ素子である薄膜トランジスタ（ＴＦＴ（Thin Film Transistor）、以下では単に「トランジスタ」という）Ｑ１と表示素子である液晶Ｌｃと電位保持手段であるコンデンサ（以下「保持コンデンサ」という）Ｃｓとを含んでいる。また表示領域２は、全ての画素部Ａｉｊに共通に設けられた対向電極（「共通電極」とも呼ばれる）ｃｏｍを含んでおり、液晶Ｌｃは画素電極２４と共通電極ｃｏｍとに挟持されている。トランジスタＱ１のゲート端子はゲート配線Ｇｉに接続され、ソース端子はソース配線Ｓｊに接続され、ドレイン端子は画素電極２４に接続される。この画素電極２４が保持コンデンサＣｓの一方の端子となっており、保持コンデンサＣｓの他方の端子は補助容量配線Ｕｉに接続される。なお、このような画素部Ａｉｊの構成は、後述の他の実施形態においても同様である。
【００３７】
ソースドライバ３は、図２に示すように、ｍビット（ｍ段）のシフトレジスタ５と、ｍ×６ビット（ｍ段の６ビット）のレジスタ６と、ｍ個の６ビットのラッチ付きＤ／Ａ変換回路７（以下、これを「単位ソース駆動回路７」という）と、ｍ個のスイッチ回路８とから構成される。なお、単位ソース駆動回路７とスイッチ回路８はソース配線Ｓｊ毎に設けられており、各スイッチ回路８は、対応するソース配線Ｓｊの一端に接続されている。また、ソースドライバ３には、ｍ個のスイッチ回路８を貫通する制御配線Ｅｘと電位配線Ｒｖとが配設されている。なお、ソース配線Ｓ１〜Ｓｍを駆動するための電圧信号としての駆動出力Ｂ１〜Ｂｍを生成する回路であるソース駆動回路は、上記ｍ個の単位ソース駆動回路７からなるが、以下では、特に混乱がない限り、単位ソース駆動回路７を単に「ソース駆動回路」と呼ぶものとする。
【００３８】
ｍビットのシフトレジスタ５の先頭にはスタートパルス信号ＳＰが入力され、そのスタートパルス信号ＳＰはクロックＳＣＫでシフトレジスタ５内を転送され、レジスタ６にタイミングパルスＳＳＰとして出力される。ｍ×６ビットのレジスタ６は、シフトレジスタ５から送られてくるタイミングパルスＳＳＰにより、入力された６ビットのデータＤｘを対応するソース配線Ｓｊの位置に保持する。ｍ個のソース駆動回路７は、この保持されたｍ×６ビットのデータをラッチパルスＬＰのタイミングで取り込み、Ｄ／Ａ変換し、スイッチ回路８へ出力する。
【００３９】
スイッチ回路８は、図４に示すように、第１スイッチ素子であるＮチャネル型のトランジスタ（ＴＦＴ：薄膜トランジスタ）Ｑ２と、第２スイッチ素子であるＮチャネル型のトランジスタＱ３と、第３スイッチ素子であるＰチャネル型のトランジスタＱ４と、第１容量素子であるコンデンサＣａとを有している。トランジスタＱ２は、ソース配線Ｓｊとソース駆動回路７の間に介挿されている。また、ソース配線ＳｊにコンデンサＣａの一方端子が接続され、コンデンサＣａの他方端子と電位配線Ｒｖの間にトランジスタＱ３が介挿されている。更に、コンデンサＣａの他方端子とソース駆動回路７（の駆動出力Ｂｊの端子）との間にトランジスタＱ４が介挿されている。これらトランジスタＱ２〜Ｑ４のゲート端子には制御配線Ｅｘが接続されている。
【００４０】
ゲートドライバ４は、図２に示すように、ｎビット（ｎ段）のシフトレジスタ９とアナログスイッチ回路１０から構成される。このシフトレジスタ９の先頭にはスタートパルス信号Ｙ１が入力され、このスタートパルスＹＩはクロック信号ｙｃｋによりシフトレジスタ９内を転送され、アナログスイッチ回路１０へ順次タイミングパルスＧＳｉとして供給される。アナログスイッチ回路１０は、タイミングパルスＧＳｉと出力制御信号ＯＥの論理積をとり、図５（ａ），（ｂ）に示すような選択信号をゲート配線Ｇｉへ供給する。
【００４１】
補助容量ドライバ１６は、タイミング信号ＺＩ、クロック信号ｚｃｋおよび極性制御信号ＰＯに基づき、図６（ｅ），（ｆ）に示すような電位信号を補助容量配線Ｕｉに供給する。
【００４２】
次に、本実施形態に係る表示装置の動作を図５、図６に示すタイミングチャートを用いて説明する。
図５（ａ），（ｂ）に示すように、ゲートドライバ４からゲート配線Ｇ１，Ｇ２へ選択電圧ＧＨが順番に印加される。その各選択期間を時間２ｔ１とすると、図５（ｃ），（ｄ）に示すように、その間、ソース駆動回路７から駆動出力Ｂ１，Ｂ２等が出力される。なお本実施形態では、図５（ｅ）に示すように、対向電極ｃｏｍの電圧は一定電圧Ｖｃｏｍとする。
【００４３】
図５において、時間０〜ｔ１がゲート配線Ｇ１の第１期間であり、図５（ｇ）に示すように、制御配線Ｅｘが電位ＧＨとされることで、トランジスタＱ２，Ｑ３が導通状態となり、トランジスタＱ４が非導通状態となる。これにより、ソース配線Ｓｊへソース駆動回路７からソース駆動電圧が印加される。また、コンデンサＣａの他方端子に電位配線Ｒｖの電位ＶＬが印加される。なお本実施形態では、図５（ｆ）に示すように、電位配線Ｒｖの電位を１選択期間毎にＶＬとＶＨの間で交互に変化させる。
【００４４】
次に、時間ｔ１〜２ｔ１がゲート配線Ｇ１の第２期間であり、この第２期間では、制御配線Ｅｘが電位ＧＬとされることで、トランジスタＱ２，Ｑ３が非導通化し、トランジスタＱ４が導通状態となる。これにより、コンデンサＣａの他方端子にソース駆動回路７から駆動電圧が印加される。
【００４５】
そこで、時間０〜２ｔ１の間、ソース駆動回路７の駆動出力Ｂ１として出力される電圧をＶａ、駆動出力Ｂ２として出力される電圧をＶｂとする。即ち、第１期間でソース配線Ｓ１へ電圧Ｖａが印加され、ソース配線Ｓ２へ電圧Ｖｂが印加される。このとき、各ソース配線Ｓｊに対応したコンデンサＣａの他方端子には電位配線Ｒｖの電圧ＶＬが印加されている。
【００４６】
その後、第２期間でソース配線Ｓ１に対応したコンデンサＣａの他方端子に電圧Ｖａが印加され、ソース配線Ｓ２に対応したコンデンサＣａの他方端子に電圧Ｖｂが印加される。この結果、図５（ｈ），（ｉ）に示すように、ソース配線Ｓ１の電圧がＶｘに変化し、ソース配線Ｓ２の電圧がＶｃに変化する。
【００４７】
ソース配線Ｓｊに配置されるコンデンサＣａ以外の容量の総和をＣＬとしたとき、第１期間にソース配線Ｓ１に存在する電荷は
Ｃａ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）
である（Ｖｒは浮遊容量ＣＬの対向電圧として仮に設定した電圧である）。この電荷が第２期間でも保たれるので、第１期間の電荷と第２期間の電荷とが等しいとすることで以下の式が得られる。
Ｃａ（Ｖｘ−Ｖａ）＋ＣＬ（Ｖｘ−Ｖｒ）
＝Ｃａ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）              ・・・（１）
この式（１）から電圧Ｖｘが
Ｖｘ＝Ｖａ＋Ｃａ（Ｖａ−ＶＬ）／（Ｃａ＋ＣＬ）      ・・・（２）
と求まる。
【００４８】
また、ソース配線Ｓ２の電圧Ｖｃも
Ｖｃ＝Ｖｂ＋Ｃａ（Ｖｂ−ＶＬ）／（Ｃａ＋ＣＬ）      ・・・（３）
となる。ここで、説明を簡単化するためにＶｂ＝ＶＬとしてＶｃ＝Ｖｂとする。
【００４９】
次のフレーム期間では液晶へ印加される電圧極性を変えるために、ゲート配線Ｇ１に対応した選択期間にソース配線Ｓ１へ電圧Ｖｂが印加され、ソース配線Ｓ２へ電圧Ｖａが印加される。また、電位配線Ｒｖの電圧がＶＨへ変化する。
【００５０】
このため、第２期間にソース配線Ｓ１へ印加される電圧Ｖｙは
Ｖｙ＝Ｖｂ＋Ｃａ（Ｖｂ−ＶＨ）／（Ｃａ＋ＣＬ）      ・・・（４）
となる。
【００５１】
また、ソース配線Ｓ２の電圧Ｖｄも
Ｖｄ＝Ｖａ＋Ｃａ（Ｖａ−ＶＨ）／（Ｃａ＋ＣＬ）      ・・・（５）
となる。ここで、説明を簡単化するためにＶａ＝ＶＨとしてＶｄ＝Ｖａとする。この結果、図６（ｃ），（ｄ）に示されるような電圧がソース配線Ｓ１，Ｓ２に印加される。このとき、ソース駆動回路７の出力電圧はＶｂ〜Ｖａであるが、ソース配線Ｓｊへ印加される電圧はＶｂ〜ＶｘまたはＶｙ〜Ｖａとなる（Ｖｘ＞Ｖａ＞Ｖｂ＞Ｖｙ）。ここで、Ｖａ＝ＶＨ、Ｖｂ＝ＶＬとすると、式（２），式（４）よりＶｘ−Ｖｂ＝Ｖａ−Ｖｙである。
【００５２】
このように、ソース配線Ｓｊへ印加される電圧振幅をソース駆動回路７の出力電圧振幅から拡張できる。
【００５３】
そこで、本実施形態では、図６（ｃ），（ｄ）に示すように、上記のようにしてソース配線Ｓ１，Ｓ２に電圧Ｖｘ，Ｖｂが与えられた後、図６（ａ）に示すようにゲート配線Ｇ１の電圧がＧＬとされる。この結果、図６（ｇ），（ｈ）に示すように、ソース配線Ｓ１に対応した画素部Ａ１１の画素電極２４に電圧Ｖｘが与えられ、ソース配線Ｓ２に対応した画素部Ａ１２の画素電極２４に電圧Ｖｂが与えられる。
【００５４】
そして本実施形態では、図６（ｅ）に示すように、補助容量ドライバ１６から補助容量配線Ｕ１に与えられる電圧が１フレーム期間の途中でＵＬからＵＨへ変化する。このとき、図３の画素電極２４の電荷が保持されることから、補助容量配線Ｕ１の電圧変化前後で画素部Ａ１１の画素電極２４の電荷は
Ｃｓ（Ｖｘ−ＵＬ）＋Ｃｌｃ（Ｖｘ−Ｖｃｏｍ）
＝Ｃｓ（Ｖｚ−ＵＨ）＋Ｃｌｃ（Ｖｚ−Ｖｃｏｍ）        ・・・（６）
となる。なお、Ｃｌｃは液晶Ｌｃの容量、Ｖｚは補助容量配線Ｕ１の電圧をＵＨとしたときの画素部Ａ１１の画素電極２４の電圧である。
【００５５】
このことから、
Ｖｚ＝Ｖｘ＋Ｃｓ（ＵＨ−ＵＬ）／（Ｃｓ＋Ｃｌｃ）    ・・・（７）
となる。
【００５６】
また、補助容量配線Ｕ１の電圧変化前後で画素部Ａ１２の画素電極２４の電荷は
Ｃｓ（Ｖｂ−ＵＬ）＋Ｃｌｃ（Ｖｂ−Ｖｃｏｍ）
＝Ｃｓ（Ｖｐ−ＵＨ）＋Ｃｌｃ（Ｖｐ−Ｖｃｏｍ）        ・・・（８）
となる。なお、Ｖｐは補助容量配線Ｕ１の電圧をＵＨとしたときの画素部Ａ１２の画素電極２４の電圧である。このことから、
Ｖｐ＝Ｖｂ＋Ｃｓ（ＵＨ−ＵＬ）／（Ｃｓ＋Ｃｌｃ）    ・・・（９）
となる。
【００５７】
そこで、Ｖｐ−Ｖｃｏｍ＝Ｖｃｏｍ−Ｖｂとなるよう、電圧ＵＨ−ＵＬを調整する。これにより、電圧Ｖｐ−Ｖｃｏｍで液晶が０階調表示するなら、電圧Ｖｚ−Ｖｃｏｍで液晶を２５５階調表示させることができる。
【００５８】
また、式（７），式（９）から電圧Ｖｚ−Ｖｐ＝Ｖｘ−Ｖｂとなる。このことから判るように、画素部Ａ１１とＡ１２の画素電極２４へ印加される電圧の差Ｖｚ−Ｖｐも、ソース駆動回路７から出力される電圧の差Ｖａ−Ｖｂよりも大きくすることができる。
【００５９】
これにより、液晶へ印加できる電圧振幅がソース駆動回路の出力電圧振幅よりも大きくなり、ソース駆動回路７の低出力電圧化が図れ、低消費電力化できる。また、逆に、同じソース駆動回路の出力振幅であれば、０階調電圧と２５５階調電圧の差の大きい液晶が使えるので、応答速度等、必要な特性を改善することができる。
【００６０】
なお、本実施形態では表示素子として液晶Ｌｃを用いて説明したが、図７のように表示素子として有機ＥＬ(Electro Luminescence)：ｏｌｄｅを用いる場合においても本発明を適用できる。この場合、画素電極２５は駆動用アクティブ素子Ｑ１２のゲート端子に接続され、その駆動用アクティブ素子Ｑ１２のソース端子に電源配線Ｖｐが接続され、ドレイン端子に有機ＥＬ：ｏｌｅｄが接続される。なお、アクティブ素子Ｑ１１は、図２に示すトランジスタＱ１に相当する。本発明によれば、このように表示素子として有機ＥＬを使用する場合においても、画素電極２５の電圧振幅をソース駆動回路７の出力電圧振幅より大きくできるので、同様にソース駆動回路７の低出力電圧化が図れ、低消費電力化できる。
【００６１】
以下の実施形態については、表示素子として液晶Ｌｃを用いるものとして説明する。
＜第２の実施形態＞
本発明の第２の実施形態に係る表示装置の全体構成は、第１の実施形態と基本的に同様であるが（図１参照）、表示領域２を挟んでソースドライバと反対側にコンデンサ回路１４が設けられている点や表示パネルの内部構成が第１の実施形態と相違する。また、表示制御回路１００から出力される一部の信号等の波形も第１の実施形態と相違するが、これについては後述する。なお、本実施形態における表示制御回路１００は、制御配線Ｅｘのみならず、後述のコンデンサ回路に配設される制御配線Ｈｘに与えるべき電位も生成する。
【００６２】
図８は、本実施形態における表示パネル１１の構成を示すブロック図である。この表示パネル１１は、表示領域２とソースドライバ１２とゲートドライバ４と補助容量ドライバ１６とコンデンサ回路１４とを備えている。本実施形態における表示領域２は、図２に示す第１の実施形態における表示領域２と同じ構成を有しているので、ここではその説明を省略する。
【００６３】
ソースドライバ１２は、ｍビット（ｍ段）のシフトレジスタ５と、ｍ×６ビット（ｍ段の６ビット）のレジスタ６と、ｍ個のソース駆動回路７と、ｍ個のスイッチ回路１３とから構成される。このソースドライバ１２は、スイッチ回路８の代わりにスイッチ回路１３が配置されている点が図２のソースドライバ２と異なる。その他は同じであるので、ここではその説明を省略する。スイッチ回路１３はソース配線Ｓｊ毎に設けられており、各スイッチ回路１３は、対応するソース配線Ｓｊの一端に接続されている。各ソース配線Ｓｊの他端にはコンデンサ回路１４が接続されている。また、ソースドライバ１２には、ｍ個のスイッチ回路１３を貫通する制御配線Ｅｘが配設されている。
【００６４】
各スイッチ回路１３は、図９に示すように、ソース配線Ｓｊとソース駆動回路７の間に介挿された第１スイッチ素子であるＮチャネル型のトランジスタＱ６を有している。このトランジスタＱ６のゲート端子には制御配線Ｅｘが接続されている。
【００６５】
本実施形態ではコンデンサ回路１４がソース配線Ｓｊ毎に設けられており、ｍ個のコンデンサ回路１４を貫通する制御配線Ｈｘおよび電位配線Ｒｖが配設されている。各コンデンサ回路１４は、図１０に示すように、第１容量素子であるコンデンサＣｃと、第２容量素子であるコンデンサＣｄと、第２スイッチ素子であるＮチャネル型のトランジスタＱ７と、第３スイッチ素子であるＮチャネル型のトランジスタＱ８と、第４スイッチ素子であるＰチャネル型のトランジスタＱ９とを有している。トランジスタＱ７は、ソース配線ＳｊとコンデンサＣｄの一方端子との間に介挿されており、トランジスタＱ８は、コンデンサＣｃの他方端子と電位配線Ｒｖとの間に介挿されており、トランジスタＱ９は、コンデンサＣｃの他方端子とコンデンサＣｄの一方端子との間に介挿されている。コンデンサＣｄの他方端子は電位配線Ｒｖに接続されている。また、トランジスタＱ７，Ｑ８，Ｑ９のゲート端子には制御配線Ｈｘが接続されている。
【００６６】
ゲートドライバ４は、図２に示す第１の実施形態におけるゲートドライバ４と同じ構成を有しているので、その説明を省略する。
【００６７】
補助容量ドライバ１６も、第１の実施形態における補助容量ドライバ１６と同様の構成を有しており、タイミング信号ＺＩ、クロック信号ｚｃｋおよび極性制御信号ＰＯに基づき、図１２（ｅ），（ｆ）に示すような電位信号を補助容量配線Ｕｉに供給する。
【００６８】
次に、本実施形態における表示装置の動作を図１１、図１２に示すタイミングチャートを用いて説明する。
本実施形態においても、第１の実施形態と同様、図１１（ａ）に示すように、ゲートドライバ４からゲート配線Ｇ１へ選択電圧ＧＨが印加される。その各選択期間を時間２ｔ１とすると、図１１（ｂ），（ｃ）に示すように、その間、ソース駆動回路７から駆動出力Ｂ１，Ｂ２等が出力される。なお本実施形態でも、図１１（ｄ）に示すように、対向電極ｃｏｍの電圧は一定電圧Ｖｃｏｍとする。
【００６９】
図１１において時間０〜ｔ１がゲート配線Ｇ１の第１期間である。図１１（ｆ）に示すように、この第１期間において、制御配線Ｅｘが電位ＧＨとされることで、トランジスタＱ６が導通し、ソース駆動回路７からソース配線Ｓｊへソース駆動電圧が印加される。また、この第１期間において、図１１（ｇ）に示すように、制御配線Ｈｘが電位ＧＨとされることで、トランジスタＱ７，Ｑ８が導通し、トランジスタＱ９が非導通状態となる。これにより、コンデンサＣｃ，Ｃｄの一方端子にソース駆動電圧が印加され、他方端子に電位配線Ｒｖの電位ＶＬが印加される。
【００７０】
なお本実施形態では、図１１（ｅ）に示すように、表示制御回路１００は電位配線Ｒｖの電位を１選択期間毎にＶＬとＶＨの間で交互に変化させる。
【００７１】
次に、時間ｔ１〜２ｔ１がゲート配線Ｇ１の第２期間であり、この第２期間では、制御配線Ｅｘが電位ＧＬとされることで、トランジスタＱ６が非導通化する。また、この第２期間において、制御配線Ｈｘが電位ＧＬとされることで、トランジスタＱ７，Ｑ８が非導通化し、トランジスタＱ９が導通状態となる。これにより、コンデンサＣｄの一方端子がコンデンサＣｃの他方端子に接続される。
【００７２】
そこで、時間０〜ｔ１の間、駆動出力Ｂ１の電圧をＶａ、駆動出力Ｂ２の電圧をＶｂとする。即ち、第１期間でソース配線Ｓ１へ電圧Ｖａが印加され、ソース配線Ｓ２へ電圧Ｖｂが印加される。また、各ソース配線Ｓｊに対応したコンデンサＣｃ，Ｃｄの他方端子には電位配線Ｒｖの電圧ＶＬが印加される。
【００７３】
その後、第２期間でソース配線Ｓ１に対応したコンデンサＣｃの他方端子にコンデンサＣｄの一方端子が接続される。これにより、第１期間で並列に接続されていたコンデンサＣｃ，Ｃｄの接続形態が第２期間では直列接続に変わり、コンデンサＣｃの他方端子の電位は、電位配線Ｒｖの電位ＶＬから第１期間での駆動出力Ｂ１の電位へと変化する。この結果、図１１（ｈ）に示すように、ソース配線Ｓ１の電圧がＶａからＶｘに変化する。
【００７４】
ソース配線Ｓｊに配置されるコンデンサＣｃ以外の容量の総和をＣＬとしたとき、第１期間にソース配線Ｓ１に存在する電荷は
Ｃｃ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）
である（Ｖｒは浮遊容量ＣＬの対向電圧として仮に設定した電圧である）。この電荷が第２期間でも保たれるので、第１期間の電荷と第２期間の電荷とが等しいとすることで以下の式が得られる、
Ｃｃ（Ｖｘ−Ｖｇ）＋ＣＬ（Ｖｘ−Ｖｒ）
＝Ｃｃ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）      ・・・（１０）
但し、上記Ｖｇは第２期間のコンデンサＣｃの他方端子の電圧である。
【００７５】
第２期間でコンデンサＣｃの他方端子とコンデンサＣｄの一方端子が接続される。その前後で、これら端子の電荷の総和が等しいので、
Ｃｃ（ＶＬ−Ｖａ）＋Ｃｄ（Ｖａ−ＶＬ）
＝Ｃｃ（Ｖｇ−Ｖｘ）＋Ｃｄ（Ｖｇ−ＶＬ）      ・・・（１１）
となる。
【００７６】
式（１１）から
（Ｃｃ＋Ｃｄ）Ｖｇ＝Ｃｃ（Ｖｘ＋ＶＬ）＋（Ｃｄ−Ｃｃ）Ｖａ  ・・・（１２）
となる。また、式（１０）から
（Ｃｃ＋ＣＬ）Ｖｘ＝（Ｃｃ＋ＣＬ）Ｖａ＋Ｃｃ（Ｖｇ−ＶＬ）  ・・・（１３）
となる。式（１３）の両辺に（Ｃｃ＋Ｃｄ）を掛け
（Ｃｃ＋Ｃｄ）（Ｃｃ＋ＣＬ）Ｖｘ
＝（Ｃｃ＋Ｃｄ）（Ｃｃ＋ＣＬ）Ｖａ＋（Ｃｃ＋Ｃｄ）Ｃｃ（Ｖｇ−ＶＬ）
・・・（１４）
とし、式（１２）を代入すると
（Ｃｃ＋Ｃｄ）（Ｃｃ＋ＣＬ）Ｖｘ
＝（Ｃｃ＋Ｃｄ）（Ｃｃ＋ＣＬ）Ｖａ
＋Ｃｃ（Ｃｃ（Ｖｘ＋ＶＬ）＋（Ｃｄ−Ｃｃ）Ｖａ−（Ｃｃ＋Ｃｄ）ＶＬ）
＝ＣｃＣｃＶｘ＋（（Ｃｃ＋Ｃｄ）（Ｃｃ＋ＣＬ）＋Ｃｃ（Ｃｄ−Ｃｃ））Ｖａ
＋Ｃｃ（Ｃｃ−（Ｃｃ＋Ｃｄ））ＶＬ
となる。したがって、
（ＣｃＣＬ＋ＣｄＣｃ＋ＣｄＣＬ）Ｖｘ
＝（ＣｃＣＬ＋２ＣｄＣｃ＋ＣｄＣＬ）Ｖａ−ＣｃＣｄＶＬ        ・・・（１５）
である。
【００７７】
式（１５）よりＶｘを求めると
Ｖｘ＝αＶａ−βＶＬ        ・・・（１６）
α＝（ＣｃＣＬ＋２ＣｄＣｃ＋ＣｄＣＬ）／（ＣｃＣＬ＋ＣｄＣｃ＋ＣｄＣＬ）
β＝ＣｃＣｄ／（ＣｃＣＬ＋ＣｄＣｃ＋ＣｄＣＬ）
となる。
【００７８】
また、第１期間でソース配線Ｓ２へ電圧Ｖｂを印加した場合も同様、第２期間のソース配線Ｓ２の電圧Ｖｃは
Ｖｃ＝αＶｂ−βＶＬ          ・・・（１７）
となる。
【００７９】
そのソース配線Ｓｊの電位差（ソース配線Ｓ１の電位とソース配線Ｓ２の電位との差）は
Ｖｘ−Ｖｃ＝（αＶａ−βＶＬ）−（αＶｂ−βＶＬ）
＝α（Ｖａ−Ｖｂ）  ・・・（１８）
となる。α＞１であるので、
Ｖｘ−Ｖｃ＞Ｖａ−Ｖｂ        ・・・（１９）
となる。
【００８０】
したがって、ソース配線Ｓｊへ印加される電圧の差Ｖｘ−Ｖｃはソース駆動回路７の出力電圧差Ｖａ−Ｖｂより大きくなり、ソース配線Ｓｊへ印加される電圧振幅をソース駆動回路７の出力電圧振幅から拡張できる。
【００８１】
また、次のフレーム期間では液晶へ印加される電圧極性を変えるため、ゲート配線Ｇ１に対応した選択期間にソース配線Ｓ１へ電圧Ｖｂが印加され、ソース配線Ｓ２へ電圧Ｖａが印加される。また、電位配線Ｒｖの電圧がＶＨへと変化する。
【００８２】
このため、第２期間にソース配線Ｓ１へ印加される電圧Ｖｙは
Ｖｙ＝αＶｂ−βＶＨ                ・・・（２０）
となる。また、ソース配線Ｓ２の電圧Ｖｄも
Ｖｄ＝αＶａ−βＶＨ                ・・・（２１）
となる。
【００８３】
そのソース配線Ｓｊの電位差（ソース配線Ｓ１の電位とソース配線Ｓ２の電位との差）は
Ｖｄ−Ｖｙ＝（αＶａ−βＶＨ）−（αＶｂ−βＶＨ）
＝α（Ｖａ−Ｖｂ）        ・・・（２２）
となる。α＞１であるので、
Ｖｄ−Ｖｙ＞Ｖａ−Ｖｂ              ・・・（２３）
となる。
【００８４】
そこで、図１２（ｃ），（ｄ）に示すように、上記のようにしてソース配線Ｓ１，Ｓ２に電圧Ｖｘ，Ｖｂを与えた後（図１２ではＶＬ＝Ｖｂ＝０とし、Ｖａ＝ＶＨとしている）、図１２（ａ）に示すようにゲート配線Ｇ１の電圧がＧＬとされる。この結果、図１２（ｇ），（ｈ）に示すように、ソース配線Ｓ１に対応した画素Ａ１１の画素電極２４に電圧Ｖｘが与えられ、ソース配線Ｓ２に対応した画素部Ａ１２の画素電極２４に電圧Ｖｂが与えられる。これにより、第１の実施形態について示した図３と同様、画素部Ａ１１とＡ１２の画素電極２４へ印加される電圧差Ｖｘ−Ｖｃはソース駆動回路７から出力される電圧差Ｖａ−Ｖｂより大きくすることができる。このため、液晶へ印加できる電圧振幅をソース駆動回路７の出力電圧振幅よりも大きくすることができる
【００８５】
このように、本実施形態によれば、ソース配線Ｓｊへ印加される電圧振幅をソース駆動回路７の出力電圧振幅よりも大きくすることができ、ソース駆動回路の低出力電圧化が図れ、低消費電力化できる。また、逆に、同じソース駆動回路の出力振幅であれば、０階調電圧と２５５階調電圧との差の大きい液晶が使えるので、応答速度等、必要な特性を改善することができる。
【００８６】
＜第３の実施形態＞
本発明の第３の実施形態に係る表示装置の全体構成は、第１の実施形態と基本的に同様であるが（図１参照）、表示パネルの内部構成が第１の実施形態と相違する。なお、表示制御回路１００から出力される一部の信号等の波形も第１の実施形態と相違するが、これについては後述する。
【００８７】
図１３は、本実施形態における表示パネル１５の構成を示すブロック図である。この表示パネル１５は、表示領域２とソースドライバ１７とゲートドライバ４と補助容量ドライバ２６とを備えている。本実施形態における表示領域２は、図２に示す第１の実施形態における表示領域２と同じ構成を有しているので、ここではその説明を省略する。
【００８８】
ソースドライバ１７は、ｍビット（ｍ段）のシフトレジスタ５と、ｍ×６ビット（ｍ段の６ビット）のレジスタ６と、ｍ個のソース駆動回路７と、ｍ個のスイッチ回路２０とから構成される。このソースドライバ１７は、スイッチ回路８の代わりにスイッチ回路２０が配置されている点が図２のソースドライバ３と異なる。その他は同じであるので、ここではその説明を省略する。スイッチ回路２０はソース配線Ｓｊ毎に設けられており、各スイッチ回路２０は、対応するソース配線Ｓｊの一端に接続されている。また、ソースドライバ３には、ｍ個のスイッチ回路２０を貫通する電位配線Ｒｖが配設されている。
【００８９】
各スイッチ回路２０は、図１４に示すように、ソース配線Ｓｊとソース駆動回路７の間に介挿された第１スイッチ素子であるＮチャネル型のトランジスタＱ５と、ソース配線Ｓｊに一方端子を接続され電位配線Ｒｖに他方端子を接続された第１容量素子であるコンデンサＣｂとを有している。このトランジスタＱ５のゲート端子には、各ソース駆動回路７から供給される制御出力Ｆｊが与えられる（この制御出力Ｆｊについては後述する）。
【００９０】
ゲートドライバ４は、図２に示す第１の実施形態におけるゲートドライバ４と同じ構成を有しているので、その説明を省略する。
【００９１】
補助容量ドライバ２６は、ｎビット（ｎ段）のシフトレジスタ１８とアナログスイッチ回路１９から構成される。このシフトレジスタ１８の先頭へタイミング信号ＺＩが入力され、そのタイミング信号ＺＩがクロックｚｃｋによりシフトレジスタ１８内を転送され、アナログスイッチ回路１９へ制御信号ＵＳｉとして供給される（ｉ＝１〜ｎ）。アナログスイッチ回路１９は、制御信号ＵＳｉと極性制御信号ＰＯの論理演算を行い、図１６（ｅ），（ｆ）に示すような電位信号を補助容量配線Ｕｉへ供給する。
【００９２】
次に、本実施形態に係る表示装置の動作を図１５、図１６のタイミングチャートを用いて説明する。
本実施形態においても、第１の実施形態と同様、図１５（ａ）に示すように、ゲートドライバ４からゲート配線Ｇ１へ選択電圧ＧＨが印加される。その各選択期間を時間２ｔ１とすると、図１５（ｂ），（ｃ）に示すように、その間、ソース駆動回路７から駆動出力Ｂ１，Ｂ２等が出力される。なお本実施形態でも、図１５（ｄ）に示すように、対向電極ｃｏｍの電圧は一定電圧Ｖｃｏｍとする。
【００９３】
図１５において時間０〜ｔ１がゲート配線Ｇ１の第１期間であり、図１５（ｆ），（ｇ）に示すように、この第１期間において、制御出力Ｆ１，Ｆ２が電位ＧＨとされることで、トランジスタＱ５が導通する。これにより、ソース配線Ｓｊへソース駆動回路７からソース駆動電圧（駆動出力Ｂｊの電圧）が印加される。また、コンデンサＣｂの一方端子にソース駆動電圧が印加され、他方端子に電位配線Ｒｖの電位ＶＬが印加される。
【００９４】
なお本実施形態では、図１５（ｅ）に示すように、電位配線Ｒｖの電位を１選択期間の真ん中で電圧ＶＬからＶＨへ、または、ＶＨからＶＬへと変化させる。
【００９５】
次に、時間ｔ１〜２ｔ１がゲート配線Ｇ１の第２期間であり、図１５（ｆ），（ｇ）に示すように、この第２期間では、制御出力Ｆ１が電位ＧＬ、制御出力Ｆ２が電位ＧＨとされる。なお、本実施形態における制御出力Ｆｊは、第２期間では、表示階調に応じて（ソース配線に供給すべき電圧に応じて）電位ＧＨまたは電位ＧＬのいずれかとなる（詳細は後述）。
【００９６】
そこで、ソース配線Ｓ１の電圧変化を図１５（ｈ）に示す。
時間０〜ｔ１の間、制御出力Ｆ１が電位ＧＨとなるので、トランジスタＱ５が導通状態となり、駆動出力Ｂ１としてソース配線Ｓ１へ電圧Ｖａが印加される。このとき、コンデンサＣｂの他方端子の電圧はＶＬである。
【００９７】
次に、時間ｔ１で制御出力Ｆ１が電位ＧＬとなり、トランジスタＱ５が非導通状態となる。その後、電位配線Ｒｖの電位がＶＨとされ、これによりコンデンサＣｂの他方端子の電圧はＶＨとなる。この結果、第２期間でソース配線Ｓ１の電圧がＶａからＶｘに変化する。
【００９８】
ソース配線Ｓｊに配置されるコンデンサＣｂ以外の容量の総和をＣＬとしたとき、第１期間にソース配線Ｓ１に存在する電荷は
Ｃｂ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）
である（Ｖｒは浮遊容量ＣＬの対向電圧として仮に設定した電圧である）。この電荷が第２期間でも保たれるので、第１期間の電荷と第２期間の電荷が等しいとすることで下記の式が得られる。
Ｃｂ（Ｖｘ−ＶＨ）＋ＣＬ（Ｖｘ−Ｖｒ）
＝Ｃｂ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）          ・・・（２４）
このことから
Ｖｘ＝Ｖａ＋Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）  ・・・（２５）
となる。
【００９９】
また、ソース配線Ｓ２の電圧変化を図１５（ｉ）に示す。
第１期間である時間０〜ｔ１の間、制御出力Ｆ２が電位ＧＨとなるので、トランジスタＱ５が導通状態となり、駆動出力Ｂ２としてソース配線Ｓ２へ電圧Ｖｂが印加される。このとき、コンデンサＣｂの他方端子の電圧はＶＬである。
【０１００】
次に、時間ｔ１でも制御出力Ｆ２が電位ＧＨとなり、トランジスタＱ５が導通状態となる。このため、その後、電位配線Ｒｖの電位をＶＨとしてもソース配線Ｓ２の電圧はＶｂのままである。その結果、第２期間である時間ｔ１〜２ｔ１の間、そのソース配線Ｓｊの電位差（ソース配線Ｓ１の電位とソース配線Ｓ２の電位との差）は
Ｖｘ−Ｖｂ＝Ｖａ＋Ｃｂ（ＶＨ−ＶＬ）−Ｖｂ
＝（Ｖａ−Ｖｂ）＋Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）
＞Ｖａ−Ｖｂ                                      ・・・（２６）
となり、ソース配線Ｓｊへ印加される電圧の差Ｖｘ−Ｖｃはソース駆動回路７の出力電圧差Ｖａ−Ｖｂよりも大きくなる。
【０１０１】
また、次のフレーム期間では液晶へ印加される電圧極性を変えるため、ゲート配線Ｇ１に対応した選択期間にソース配線Ｓ１へ電圧Ｖｂが印加され、ソース配線Ｓ２へ電圧Ｖａが印加される。このソース配線Ｓ１の電圧変化を図１５（ｈ）に示す。
【０１０２】
第１期間において、制御出力Ｆ１が電位ＧＨとなるので、トランジスタＱ５が導通状態となり、駆動出力Ｂ１としてソース配線Ｓ１へ電圧Ｖｂが印加される。このとき、電位配線Ｒｖの電位はＶＨであるので、コンデンサＣｂの他方端子の電圧はＶＨである。
【０１０３】
次に、時間ｔ１で制御出力Ｆ１が電位ＧＬとなり、トランジスタＱ５が非導通状態となる。その後、電位配線Ｒｖの電位がＶＬとされるので、コンデンサＣｂの他方端子の電圧はＶＬとなる。この結果、ソース配線Ｓ１の電圧がＶｂからＶｙに変化する。
【０１０４】
このソース配線Ｓ１の電荷が第２期間でも保たれるので、第１期間の電荷と第２期間の電荷が等しいとすることで以下の式が得られる。
Ｃｂ（Ｖｙ−ＶＬ）＋ＣＬ（Ｖｙ−Ｖｒ）
＝Ｃｂ（Ｖｂ−ＶＨ）＋ＣＬ（Ｖｂ−Ｖｒ）          ・・・（２７）
このことから
Ｖｙ＝Ｖｂ＋Ｃｂ（ＶＬ−ＶＨ）／（Ｃｂ＋ＣＬ）  ・・・（２８）
となる。
【０１０５】
また、ソース配線Ｓ２の電圧変化を図１５（ｉ）に示す。
第１期間で制御出力Ｆ２が電位ＧＨとなるので、トランジスタＱ５が導通状態となり、駆動出力Ｂ２としてソース配線Ｓ２へ電圧Ｖａが印加される。このとき、電位配線Ｒｖの電位はＶＨであるので、コンデンサＣｂの他方端子の電圧はＶＨである。
【０１０６】
次に、第２期間でも制御出力Ｆ２が電位ＧＨとなり、トランジスタＱ５が導通状態となる。このため、その後、電位配線Ｒｖの電位をＶＬとしてもソース配線Ｓ２の電圧はＶａのままである。その結果、第２期間でソース配線Ｓｊの電位差（ソース配線Ｓ１の電位とソース配線Ｓ２の電位との差）は
Ｖａ−Ｖｙ＝Ｖａ−（Ｖｂ＋Ｃｂ（ＶＬ−ＶＨ）／（Ｃｂ＋ＣＬ））
＝（Ｖａ−Ｖｂ）＋Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）
＞Ｖａ−Ｖｂ                                      ・・・（２９）
となり、ソース配線Ｓｊへ印加される電圧の差Ｖａ−Ｖｙはソース駆動回路７の出力電圧差Ｖａ−Ｖｂよりも大きくなる。
【０１０７】
そこで、本実施形態では、図１６（ｃ），（ｄ）に示すように、上記のようにしてソース配線Ｓ１，Ｓ２に電圧Ｖｘ，Ｖｂが与えられた後（図１６はＶＬ＝Ｖｂ＝０とし、Ｖａ＝ＶＨとしている）、図１６（ａ）に示すようにゲート配線Ｇ１の電圧がＧＬとされる。この結果、図１６（ｇ），（ｈ）に示すように、ソース配線Ｓ１に対応した画素部Ａ１１の画素電極２４に電圧Ｖｘが与えられ、ソース配線Ｓ２に対応した画素部Ａ１２の画素電極２４に電圧Ｖｂが与えられる。
【０１０８】
これにより、第１の実施形態と同様（図３参照）、画素部Ａ１１とＡ１２の画素電極２４に印加される電圧の差Ｖｘ−Ｖｂは、ソース駆動回路７から出力される電圧の差Ｖａ−Ｖｂよりも大きくすることができる。このため、液晶へ印加できる電圧振幅をソース駆動回路７の出力電圧振幅よりも大きくすることができる。
【０１０９】
なお、表示素子としての液晶へ印加できる電圧振幅をソース駆動回路の出力電圧振幅よりも大きくするためには、既述のように、ゲート配線Ｇｉの各選択期間の後半（第２期間）において、制御出力Ｆｊを表示階調に応じて電位ＧＨと電位ＧＬの間で切り替える必要がある。これについては、以下のようにすればよい。すなわち、ソース駆動回路７からの出力電圧（駆動出力Ｂｊの電圧：ソース駆動電圧）の範囲をＶｂ〜Ｖａとすると、本実施形態ではソース配線Ｓｊに与えられる電圧（以下「ソース配線電圧」という）の範囲は、Ｖｂ＋ΔＶＰ〜Ｖａ＋ΔＶＰとなる。ここで、ΔＶＰは、ゲート端子に制御出力Ｆｊを与えられるトランジスタＱ５（図１４参照）が非導通状態の場合において電位配線Ｒｖの電位がＶＬからＶＨに変化したときのソース配線Ｓｊの電位変化量を示しており、式（２５）より次式で与えられる。
ΔＶＰ＝Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）
いま、ソース配線電圧のＶｂが０階調（最小階調）に、Ｖａ＋ΔＶＰが２５５階調（最大階調）にそれぞれ相当するものとすると、ソース配線電圧のＶａ〜Ｖａ＋ΔＶＰに相当する階調では、第２期間において制御出力Ｆｊを電位ＧＬとすればよい。また、ソース配線電圧のＶｂ＋ΔＶＰ〜Ｖａに相当する階調では、第２期間において制御出力Ｆｊを電位ＧＬとしてもよいし、それに代えて、第２期間において制御出力Ｆｊを電位ＧＨとしてソース駆動回路７から電圧Ｖｂ＋ΔＶＰ〜Ｖａをソース配線Ｓｊに供給するようにしてもよい（なお、何れを選ぶかを１ドット毎にランダム制御してもよい）。そして、ソース配線電圧のＶｂ〜Ｖｂ＋ΔＶＰに相当する階調では、第２期間において制御出力Ｆｊを電位ＧＨとしてソース駆動回路７から電圧Ｖｂ〜Ｖｂ＋ΔＶＰをソース配線Ｓｊに供給すればよい。
【０１１０】
このようにして、本実施形態によれば、ソース配線Ｓｊへ印加される電圧振幅をソース駆動回路７の出力電圧振幅よりも大きくすることができ、ソース駆動回路の低出力電圧化が図れ、低消費電力化できる。また、逆に、同じソース駆動回路の出力振幅であれば、０階調電圧と２５５階調電圧との差の大きい液晶が使えるので、応答速度等、必要な特性を改善することができる。
【０１１１】
＜第４の実施形態＞
本発明の第４の実施形態に係る表示装置の全体構成は、第１の実施形態と基本的に同様であるが（図１参照）、表示パネルの内部構成が第１の実施形態と相違する。なお、表示制御回路１００から出力される一部の信号等の波形も第１の実施形態と相違するが、これについては後述する。
【０１１２】
図１７は、本実施形態に係る表示パネル２１の構成を示すブロック図である。この表示パネル２１は、表示領域２とソースドライバ２２とゲートドライバ４と補助容量ドライバ２６とを備えている。本実施形態における表示領域２は、図２に示す第１の実施形態における表示領域と同じ構成を有しているので、ここではその説明を省略する。
【０１１３】
ソースドライバ２２は、ｍビット（ｍ段）のシフトレジスタ５と、ｍ×６ビット（ｍ段の６ビット）のレジスタ６と、ｍ個のソース駆動回路７と、ｍ個のスイッチ回路２３とから構成される。このソースドライバ２２は、スイッチ回路８の代わりにスイッチ回路２３が配置されている点が図２のソースドライバ３と異なる。その他は同じであるので、ここではその説明を省略する。スイッチ回路２３はソース配線Ｓｊ毎に設けられており、各スイッチ回路２３は、対応するソース配線Ｓｊの一端に接続されている。
【０１１４】
各スイッチ回路２３は、図１８に示すように、ソース配線Ｓｊとソース駆動回路７の間に介挿された第１スイッチ素子であるＮチャネル型のトランジスタＱ１０を有している。このトランジスタＱ１０のゲート端子には、各ソース駆動回路７から供給される制御出力Ｆｊが与えられる。
【０１１５】
ゲートドライバ４は、図２に示す第１の実施形態におけるゲートドライバ４と同じ構成を有しているので、その説明を省略する。また、補助容量ドライバ２６も、図１３に示す補助容量ドライバ２６と同様の構成を有している。ただし、本実施形態における補助容量ドライバ２６から補助容量配線Ｕｉに与えられる電位信号の波形は、第３の実施形態と若干相違する（詳細は後述）。
【０１１６】
次に、本実施形態に係る表示装置の動作を図１９、図２０のタイミングチャートを用いて説明する。
本実施形態においても、第１の実施形態と同様、図１９（ａ）に示すように、ゲートドライバ４からゲート配線Ｇ１へ選択電圧ＧＨが印加される。その各選択期間を時間２ｔ１とすると、図１９（ｂ），（ｃ）に示すように、その間、ソース駆動回路７から駆動出力Ｂ１，Ｂ２等が出力される。なお本実施形態でも、図１９（ｄ）に示すように、対向電極ｃｏｍの電圧は一定電圧Ｖｃｏｍとする。
【０１１７】
図１９において時間０〜ｔ１がゲート配線Ｇ１の第１期間であり、図１９（ｇ），（ｈ）に示すように、この第１期間において、制御出力Ｆ１，Ｆ２が電位ＧＨとされることで、トランジスタＱ１０が導通する。これにより、ソース配線Ｓｊへソース駆動回路７からソース駆動電圧が印加される。このとき、図１９（ｅ），（ｆ）に示すように、補助容量配線Ｕｉへ電位ＶＬが与えられる。
【０１１８】
次に、時間ｔ１〜２ｔ１がゲート配線Ｇ１の第２期間であり、図１９（ｇ），（ｈ）に示すように、この第２期間では、制御出力Ｆ１が電位ＧＬ、制御出力Ｆ２が電位ＧＨとされる。また、図１９（ｅ）に示すように、選択されたゲート配線Ｇ１に対応する補助容量配線Ｕ１へは電圧ＶＬが与え続けられる。それ以外の補助容量配線Ｕ２〜Ｕｎへは電圧ＶＨが与えられる。なお、本実施形態における制御出力Ｆｊは、第３の実施形態と同様、第２期間では、表示階調に応じて（ソース配線に供給すべき電圧に応じて）電位ＧＨまたは電位ＧＬのいずれかとなる。
【０１１９】
そこで、ソース配線Ｓ１の電圧変化を図１９（ｉ）に示す。
時間０〜ｔ１の間、制御出力Ｆ１が電位ＧＨとなるので、トランジスタＱ１０が導通状態となり、駆動出力Ｂ１としてソース配線Ｓ１へ電圧Ｖａが印加される。このとき、補助容量配線Ｕ１〜Ｕｎへ電圧ＶＬが与えられる。
【０１２０】
次に、時間ｔ１で制御出力Ｆ１が電位ＧＬとなり、トランジスタＱ１０が非導通状態となる。その後、補助容量配線Ｕ２〜Ｕｎの電位がＶＨとされ、これにより、これら補助容量配線とソース配線Ｓ１の間の浮遊容量（結合容量）によって、ソース配線Ｓ１の電圧がＶａからＶｘに変化する。
【０１２１】
ソース配線Ｓｊに配置される補助容量配線Ｕ２〜Ｕｎとの結合容量の総和をＣｂ、それ以外の浮遊容量の総和をＣＬとしたとき、第１期間にソース配線Ｓ１に存在する電荷は
Ｃｂ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）
である（Ｖｒは浮遊容量ＣＬの対向電圧として仮に設定した電圧である）。この電荷が第２期間でも保たれるので、第１期間の電荷と第２期間の電荷が等しいとすることで下記の式が得られる。
Ｃｂ（Ｖｘ−ＶＨ）＋ＣＬ（Ｖｘ−Ｖｒ）
＝Ｃｂ（Ｖａ−ＶＬ）＋ＣＬ（Ｖａ−Ｖｒ）              ・・・（３０）
このことから
Ｖｘ＝Ｖａ＋Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）      ・・・（３１）
となる。
【０１２２】
また、ソース配線Ｓ２の電圧変化を図１９（ｊ）に示す。
第１期間である時間０〜ｔ１の間、制御出力Ｆ２が電位ＧＨとなるので、トランジスタＱ１０が導通状態となり、駆動出力Ｂ２としてソース配線Ｓ２へ電圧Ｖｂが印加される。このとき、補助容量配線Ｕ１〜Ｕｎの電圧はＶＬである。
【０１２３】
次に、時間ｔ１でも制御出力Ｆ２が電位ＧＨとなり、トランジスタＱ１０が導通状態となる。このため、その後、補助容量配線Ｕ２〜Ｕｎの電圧をＶＨとしてもソース配線Ｓ２の電圧はＶｂのままである。その結果、第２期間である時間ｔ１〜２ｔ１の間、そのソース配線Ｓｊの電位差（ソース配線Ｓ１の電位とソース配線Ｓ２の電位との差）は
Ｖｘ−Ｖｂ＝Ｖａ＋Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）−Ｖｂ
＝（Ｖａ−Ｖｂ）＋Ｃｂ（ＶＨ−ＶＬ）／（Ｃｂ＋ＣＬ）
＞Ｖａ−Ｖｂ                                      ・・・（３２）
となり、ソース配線Ｓｊへ印加される電圧の差Ｖｘ−Ｖｂはソース駆動回路７の出力電圧差Ｖａ−Ｖｂよりも大きくなる。
【０１２４】
本実施形態における他の動作は、第３の実施形態と実質的に同様であるので、その説明を省略する。
【０１２５】
このようにして、本実施形態では、特別な容量をソース配線Ｓｊへ配置しなくても、既存の補助容量配線の電位を第２期間で変化させることで、特別な容量をソース配線Ｓｊへ配置したときと同様な効果が得られる。そして、ソース配線Ｓｊへ印加される電圧の振幅をソース駆動回路７の出力電圧の振幅よりも大きくすることができ、ソース駆動回路の低出力電圧化が図れ、低消費電力化できる。また、逆に、同じソース駆動回路の出力振幅であれば、０階調電圧と２５５階調電圧の差の大きい液晶が使えるので、応答速度等、必要な特性を改善することができる。なお本実施形態では、ソース配線Ｓｊへ印加される電圧の振幅をソース駆動回路７の出力電圧の振幅よりも大きくするために、第２期間において補助容量配線の電位を変化させているが、これに代えて、ソース配線Ｓｊに容量的に結合している他の既存の配線または電極（例えば対向配線、対向電極、またはゲート配線等）の電位を第２期間に変化させるようにしてもよい。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。
【図２】上記第１の実施形態における表示パネルの構成を示すブロック図である。
【図３】本発明の第１〜第４の実施形態における画素部の電気的構成を示す回路図である。
【図４】上記第１の実施形態におけるソースドライバにおけるスイッチ回路の構成を示す回路図である。
【図５】上記第１の実施形態における駆動方法を説明するためのタイミング図である。
【図６】上記第１の実施形態における駆動方法を説明するためのタイミング図である。
【図７】上記第１の実施形態の変形例における画素部の電気的構成を示す回路図である。
【図８】本発明の第２の実施形態における表示パネルの構成を示すブロック図である。
【図９】上記第２の実施形態におけるスイッチ回路の構成を示す回路図である。
【図１０】上記第２の実施形態におけるコンデンサ回路の構成を示す回路図である。
【図１１】上記第２の実施形態における駆動方法を説明するためのタイミング図である。
【図１２】上記第２の実施形態における駆動方法を説明するためのタイミング図である。
【図１３】本発明の第３の実施形態における表示パネルの構成を示すブロック図である。
【図１４】上記第３の実施形態におけるスイッチ回路の構成を示す回路図である。
【図１５】上記第３の実施形態における駆動方法を説明するためのタイミング図である。
【図１６】上記第３の実施形態における駆動方法を説明するためのタイミング図である。
【図１７】本発明の第４の実施形態における表示パネルの構成を示すブロック図である。
【図１８】上記第４の実施形態におけるスイッチ回路の構成を示す回路図である。
【図１９】上記第４の実施形態における駆動方法を説明するためのタイミング図である。
【図２０】上記第４の実施形態における駆動方法を説明するためのタイミング図である。
【図２１】従来の液晶表示装置の要部構成を示す回路図である。
【図２２】従来の液晶表示装置を駆動するための信号波形を示すタイミング図である。
【符号の説明】
【０１２７】
１，１１，１５，２１  …表示パネル
２                    …表示領域
３，１２，１７，２２  …ソースドライバ
４                    …ゲートドライバ
５，９，１８          …シフトレジスタ
６                    …レジスタ
７                    …単位ソース駆動回路
８，１３，２０，２３  …スイッチ回路
１０，１９            …アナログスイッチ回路
１４                  …コンデンサ回路
１６，２６            …補助容量ドライバ
１００                …表示制御回路
Ｑ１〜Ｑ１２          …薄膜トランジスタ（ＴＦＴ）
Ｃｓ                  …補助コンデンサ
Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ…コンデンサ
２４，２５            …画素電極
ｏｌｄｅ              …有機ＥＬ素子（表示素子）
Ｌｃ                  …液晶素子（表示素子）
Ａｉｊ                …画素部
Ｓｊ                  …ソース配線
Ｇｉ                  …ゲート配線
Ｕｉ                  …補助容量配線
Ｅｘ，Ｈｘ            …制御配線
Ｒｖ                  …電位配線
Ｂｊ                  …駆動出力
Ｆｊ                  …制御出力
【図１】
2008268318.tif 000003
【図２】
2008268318.tif 000004
【図３】
2008268318.tif 000005
【図４】
2008268318.tif 000006
【図５】
2008268318.tif 000007
【図６】
2008268318.tif 000008
【図７】
2008268318.tif 000009
【図８】
2008268318.tif 000010
【図９】
2008268318.tif 000011
【図１０】
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【図１１】
2008268318.tif 000013
【図１２】
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【図１３】
2008268318.tif 000015
【図１４】
2008268318.tif 000016
【図１５】
2008268318.tif 000017
【図１６】
2008268318.tif 000018
【図１７】
2008268318.tif 000019
【図１８】
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【図１９】
2008268318.tif 000021
【図２０】
2008268318.tif 000022
【図２１】
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【図２２】
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