(57)【要約】【課題】垂直方向の解像度を悪化させることなく２ライン同時走査を行ってアドレス期間の短縮化を可能にするディスプレイパネルの駆動方法を提供する。【解決手段】２ライン同時走査行程において、第１表示ラインの行電極に第１選択電位を印加すると共に第２表示ラインの行電極に第１選択電位より大なる第２選択電位を印加し、１の列電極に互いに異なる第１〜第４電位のいずれか１の電位を選択的に印加して第１及び第２表示ラインの各画素セルの放電を制御する。【選択図】図４
2008090224.tif 000002
【特許請求の範囲】
【請求項１】
表示ラインを構成する複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを構成する複数の列電極とを備えたディスプレイパネルの駆動方法であって、
１フィールドの表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成し、各サブフィールドのアドレス期間において２つの表示ラインを同時に走査する２ライン同時走査行程を備え、
前記２ライン同時走査行程において、
第１表示ラインの行電極に第１選択電位を印加すると共に第２表示ラインの行電極に前記第１選択電位より大なる第２選択電位を印加し、
１の列電極に対応する前記第１及び第２表示ラインの各画素セルに選択放電を生じさせない場合には、前記１の列電極に第１電位を印加し、
前記１の列電極に対応する前記第１表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記１の列電極に前記第１電位より大なる第２電位を印加し、
前記１の列電極に対応する前記第２表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記１の列電極に前記第１電位より小なる第３電位を印加し、
前記１の列電極に対応する第１及び第２表示ラインの各画素セルに選択放電を生じさせる場合には、前記１の列電極に前記第２電位より大なる第４電位を印加することを特徴とするディスプレイパネルの駆動方法。
【請求項２】
前記第１表示ラインは奇数表示ラインであり、前記第２表示ラインは偶数表示ラインであることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項３】
前記第１選択電位は第１極性の電位、前記第２選択電位は前記第１極性とは逆の第２極性の電位、前記１の列電極に印加される前記第１電位は接地電位、前記第２電位は前記第２極性の電位、前記第３電位は前記第１極性の電位、前記第４電位は前記第２極性の電位であることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項４】
前記第２表示ラインの１の行電極に前記第２選択電位を印加している間、前記第２表示ラインの対となる他の行電極に、１の行電極の非選択電位より小さい電位を印加することを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル等のディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
近年、大型で薄型のディスプレイパネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。
【０００３】
プラズマディスプレイ装置等の表示装置においては、映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施するディスプレイ装置がある。サブフィールド法に基づく階調駆動では、映像信号の１フィールド（１フレーム）分の期間が複数のサブフィールドに分割され、発光を実施すべき回数又は期間が重み付けとして各々に割り当てられた複数のサブフィールド各々にて、アドレス期間（走査期間）とサスティン期間（発光維持期間）とが順次実行される。アドレス期間はディスプレイパネルの画素セル各々に映像信号の対応する画素の輝度或いは発光／非発光を示すデータを与える期間であり、通常、表示ライン毎に走査を行ってデータが画素セルに書き込まれている。サスティン期間はアドレス期間に書き込まれたデータに従って画素セルを発光する期間であり、重み付けに対応した長さを有している。
【０００４】
ところで、ディスプレイパネルの表示画素の高精細化が進むと、それに従って表示ラインの数を増大させる必要が生じる。表示ラインの数が増えると、それだけデータを各画素セルに書き込むアドレス期間に多くの時間が費やされることになる。１フィールド期間は固定された期間であるので、多階調を得るためにはサスティン期間に十分な時間が割り当てられなくなるために表示パネルの発光輝度が不足するという問題が起きていた。
【０００５】
これに対処するために、特許文献１に示されたディスプレイ装置においては、重みの小さいサブフィールドにおいて、同一データによる２ライン同時走査を行うことにより、アドレス期間を短縮する手法が提案されている。
【特許文献１】特開平９−３０５１４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、かかる特許文献１に示されたアドレス期間を短縮する手法においては、アドレス期間は短縮されるが、拡大表示となるため垂直方向の解像度が悪化するという欠点があった。
【０００７】
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、垂直方向の解像度を悪化させることなく２ライン同時走査を行ってアドレス期間の短縮化を可能にするディスプレイパネルの駆動方法を提供することが本発明の目的である。
【課題を解決するための手段】
【０００８】
本発明のディスプレイパネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを構成する複数の列電極とを備えたディスプレイパネルの駆動方法であって、１フィールドの表示期間をアドレス期間とサスティン期間とを含む複数のサブフィールドで構成し、各サブフィールドのアドレス期間において２つの表示ラインを同時に走査する２ライン同時走査行程を備え、前記２ライン同時走査行程において、第１表示ラインの行電極に第１選択電位を印加すると共に第２表示ラインの行電極に前記第１選択電位より大なる第２選択電位を印加し、１の列電極に対応する前記第１及び第２表示ラインの各画素セルに選択放電を生じさせない場合には、前記１の列電極に第１電位を印加し、前記１の列電極に対応する前記第１表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記１の列電極に前記第１電位より大なる第２電位を印加し、前記１の列電極に対応する前記第２表示ラインの画素セルにのみ選択放電を生じさせる場合には、前記１の列電極に前記第１電位より小なる第３電位を印加し、前記１の列電極に対応する第１及び第２表示ラインの各画素セルに選択放電を生じさせる場合には、前記１の列電極に前記第２電位より大なる第４電位を印加することを特徴としている。
【発明を実施するための最良の形態】
【０００９】
かかる本発明のディスプレイパネルの駆動方法においては、１の列電極に対応する前記第１及び第２表示ラインの各画素セルに選択放電を生じさせない場合には、１の列電極に第１電位を印加することにより１の列電極と第１及び第２表示ラインの行電極との間の電位差は放電開始電圧より小となる。１の列電極に対応する第１表示ラインの画素セルにのみ選択放電を生じさせる場合には、１の列電極に第１電位より大なる第２電位が印加され、１の列電極と第１表示ラインの行電極との間の電位差は放電開始電圧以上となり、１の列電極と第２表示ラインの行電極との間の電位差は放電開始電圧より小となる。１の列電極に対応する第２表示ラインの画素セルにのみ選択放電を生じさせる場合には、１の列電極に第１電位より小なる第３電位が印加され、１の列電極と第１表示ラインの行電極との間の電位差は放電開始電圧より小となり、１の列電極と第２表示ラインの行電極との間の電位差は放電開始電圧以上となる。１の列電極に対応する第１及び第２表示ラインの各画素セルに選択放電を生じさせる場合には、１の列電極に第２電位より大なる第４電位が印加され、１の列電極と第１及び第２表示ラインの行電極との間の電位差は放電開始電圧以上となる。よって、放電開始電圧以上の電位差となる１の列電極と行電極との間において選択放電が生じ、放電開始電圧より小なる電位差となる１の列電極と行電極との間において選択放電が生じないので、２表示ライン各々に異なるデータを同時書き込む２ライン同時走査を行うことができ、アドレス期間の短縮化を可能にすると共に垂直方向の解像度を良好に維持することができる。
【実施例】
【００１０】
図１は、本発明のディスプレイパネルの駆動方法が適用されたプラズマディスプレイ装置の構成を示す図である。
【００１１】
図１に示すように、かかるプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）５０、奇数Ｘ行電極駆動回路５１ａ、偶数Ｘ電極駆動回路５１ｂ、奇数Ｙ行電極駆動回路５３ａ、偶数Ｙ行電極駆動回路５３ｂ、列電極駆動回路５５、及び駆動制御回路５６から構成される。
【００１２】
ＰＤＰ５０には、表示画面における垂直方向に列電極Ｄ１〜Ｄｍが夫々伸張して列電極ラインとして形成されている。更に、ＰＤＰ５０には、表示画面における水平方向にＸ行電極Ｘ１〜Ｘｎ及びＹ行電極Ｙ１〜Ｙｎが行電極ラインとして夫々伸張して形成されている。一対の行電極、つまり行電極対(Ｘ１、Ｙ１)〜行電極対(Ｘｎ、Ｙｎ)各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担い、各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交差部に単位発光領域、つまり画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、図１に示すように画素セルＰＣ１、１〜ＰＣｎ，ｍがマトリクス状に配列されている。
【００１３】
奇数Ｘ行電極駆動回路５１ａは、ＰＤＰ５０の奇数番の行電極Ｘ１,Ｘ３,Ｘ５,・・・・,Ｘn-1の各行電極ラインに接続され、各々駆動制御回路５６から供給される駆動制御信号に応じて、ＰＤＰ５０の奇数番の行電極Ｘ１,Ｘ３,Ｘ５,・・・・,Ｘn-1各々に、各種駆動パルスを印加する。偶数Ｘ電極駆動回路５１ｂは、ＰＤＰ５０の偶数番の行電極Ｘ２,Ｘ４,・・・・,Ｘｎの各行電極ラインに接続され、駆動制御回路５６から供給される駆動制御信号に応じて、ＰＤＰ５０の偶数番の行電極Ｘ２,Ｘ４,・・・・,Ｘｎ各々に、各種駆動パルスを印加する。
【００１４】
奇数Ｙ行電極駆動回路５３ａは、ＰＤＰ５０の奇数番の行電極Ｙ１,Ｙ３,Ｙ５,・・・・,Ｙn-1の各行電極ラインに接続され、駆動制御回路５６から供給される駆動制御信号に応じて、ＰＤＰ５０の奇数番の行電極Ｙ１,Ｙ３,Ｙ５,・・・・,Ｙn-1各々に各種駆動パルスを印加する。偶数Ｙ行電極駆動回路５３ｂは、ＰＤＰ５０の偶数番の行電極Ｙ２,Ｙ４,・・・・,Ｙｎの各行電極ラインに接続され、駆動制御回路５６から供給される駆動制御信号に応じて、ＰＤＰ５０の偶数番の行電極Ｙ２,Ｙ４,・・・・,Ｙｎ各々に各種駆動パルスを印加する。
【００１５】
また、奇数Ｘ行電極駆動回路５１ａは、後述するアドレス行程Ｗにおいて正極性の電位ＶＳ０を発生してそれをＰＤＰ５０の奇数番の行電極Ｘ１,Ｘ３,Ｘ５,・・・・,Ｘn-1に供給する。偶数Ｘ電極駆動回路５１ｂは、アドレス行程Ｗにおいて正極性の電位ＶＳ０，ＶＳ２を選択的に発生してそれをＰＤＰ５０の偶数番の行電極Ｘ２,Ｘ４,・・・・,Ｘｎに供給する。奇数Ｙ行電極駆動回路５３ａはアドレス行程Ｗにおいて正極性の電位ＶＳ０と負極性の電位−ＶＳ１とを選択的に発生してそれをＰＤＰ５０の奇数番の行電極Ｙ１,Ｙ３,Ｙ５,・・・・,Ｙn-1に供給する。偶数Ｙ行電極駆動回路５３ｂはアドレス行程Ｗにおいて正極性の電位ＶＳ０，ＶＳ３を選択的に発生してそれをＰＤＰ５０の偶数番の行電極Ｙ２,Ｙ４,・・・・,Ｙｎに供給する。
【００１６】
列電極駆動回路５５は、駆動制御回路５６から供給される駆動制御信号に応じて、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに画素データパルスＤＰを印加する。画素データパルスＤＰはアドレス行程Ｗにおいて出力され、２つの表示ラインに対して同時にアドレス動作を行うための電位となる。２つの表示ラインは奇数Ｘ行電極駆動回路５１ａ及び奇数Ｙ行電極駆動回路５３ａ各々の出力電位によって特定される奇数番の１表示ラインと、偶数Ｘ電極駆動回路５１ｂ及び偶数Ｙ行電極駆動回路５３ｂ各々の出力電位によって特定される偶数番の１表示ラインとである。アドレス行程Ｗにおいて出力される電位は４つの異なる電位−Ｖａ２，Ｖａ０，Ｖａ１，Ｖａ３である。
【００１７】
なお、奇数Ｘ行電極駆動回路５１ａ、偶数Ｘ電極駆動回路５１ｂ、奇数Ｙ行電極駆動回路５３ａ、偶数Ｙ行電極駆動回路５３ｂ、及び列電極駆動回路５５によるアドレス行程Ｗにおける各電位の印加タイミングについては後述する。
【００１８】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。
【００１９】
駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤＳに変換し、更に、この多階調化画素データＰＤＳを図２に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ１,１〜ＧＤ(ｎ−１),ｍ毎に、これら画素駆動データＧＤ１,１〜ＧＤ(ｎ−１),ｍ各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢにおけるデータビットを２表示ライン分(ｍ×２個)ずつ列電極駆動回路５５に供給する。
【００２０】
図３は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動シーケンスを示す図である。
【００２１】
図３に示す発光駆動シーケンスにおいては、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールドにおいてアドレス行程Ｗ、及び発光維持行程Ｉを実行する。なお、先頭のサブフィールドＳＦ１ではアドレス行程Ｗに先立ち一斉リセット行程Ｒを実行し、最後尾のサブフィールドＳＦ１５では発光維持行程Ｉの直後に消去行程Ｅを実行する。
【００２２】
図４は、図３に示す発光駆動シーケンスに従って、一斉リセット行程Ｒ、アドレス行程Ｗ、発光維持行程Ｉ各々にて奇数Ｘ行電極駆動回路５１ａ、偶数Ｘ行電極駆動回路５１ｂ、奇数Ｙ行電極駆動回路５３ａ及び偶数Ｙ行電極駆動回路５３ｂ各々がＰＤＰ５０に印加する各種駆動パルスを示す図である。なお、図４においては、先頭のサブフィールドＳＦ１のみを抜粋して示している。
【００２３】
先ず、一斉リセット行程Ｒでは、奇数Ｘ行電極駆動回路５１ａ、偶数Ｘ電極駆動回路５１ｂ、奇数Ｙ行電極駆動回路５３ａ及び偶数Ｙ行電極駆動回路５３ｂが同一タイミングでリセットパルスＲＰＸ，ＲＰＹを発生する。奇数Ｘ行電極駆動回路５１ａ及び偶数Ｘ電極駆動回路５１ｂ各々から発生されるリセットパルスＲＰＸは負極性であり、緩やかに立ち下がる波形を有し、ＰＤＰ５０の奇数番の行電極Ｘ１〜Ｘn-1及び偶数番の行電極Ｘ２〜Ｘｎに同時に印加される。奇数Ｙ行電極駆動回路５３ａ及び偶数Ｙ行電極駆動回路５３ｂ各々から発生されるリセットパルスＲＰＹは正極性であり、緩やかに立ち上がる波形であり、ＰＤＰ５０の奇数番の行電極Ｙ１〜Ｙn-1及び偶数番の行電極Ｙ２〜Ｙｎに同時に印加される。
【００２４】
リセットパルスＲＰＸは負電位−Ｖｒに達した後、正電位ＶＳ０に向かって急上昇する波形である。一方、リセットパルスＲＰＹは正電位Ｖｒに達した後、比較的緩やかに降下する波形であり、ＰＤＰ５０の奇数番の行電極Ｙ１〜Ｙn-1及び偶数番の行電極Ｙ２〜Ｙｎ各々の電位はリセットパルスＲＰＹが終了して負電位−Ｖｅまで達すると直ちに０Ｖに戻る。
【００２５】
このように、ＰＤＰ５０の互いに対をなす行電極Ｘ１〜ＸｎとＹ１〜Ｙｎ間にリセットパルスＲＰＸ，ＲＰＹが同時に印加されることによって、全ての画素セルＰＣ１、１〜ＰＣｎ，ｍにおいてリセット放電が行われる。これにより、画素セルＰＣ１、１〜ＰＣｎ，ｍ内に所定量の壁電荷が形成され、画素セルＰＣ１、１〜ＰＣｎ，ｍが全て点灯セルモードに初期化される。
【００２６】
次に、アドレス行程Ｗにおいては、奇数番の１表示ライン及び偶数番の１表示ラインの２表示ラインの走査動作、すなわち選択消去アドレス動作が同時に行われる。奇数番の１表示ラインは奇数Ｘ行電極駆動回路５１ａ及び奇数Ｙ行電極駆動回路５３ａの出力電位に応じて選択される。偶数番の１表示ラインは偶数Ｘ電極駆動回路５１ｂ及び偶数Ｙ行電極駆動回路５３ｂの出力電位に応じて選択される。奇数番の表示ラインでは第１表示ライン，第３表示ライン，……，第ｎ−１表示ラインの順に選択される。偶数番の表示ラインでは第２表示ライン，第４表示ライン，……，第ｎ表示ラインの順に選択される。すなわち、第１及び第２表示ラインが先ず同時に選択され、次に、第３及び第４表示ラインが同時に選択され、……、最後に、第ｎ−１及び第ｎ表示ラインが同時に選択される。
【００２７】
ＰＤＰ５０の奇数番の行電極Ｘ１〜Ｘn-1には表示ラインの選択及び非選択に関係なく、アドレス行程Ｗの期間に亘って正極性の電位ＶＳ０が奇数Ｘ行電極駆動回路５１ａから印加され、その印加状態が維持される。ＰＤＰ５０の奇数番の行電極Ｙ１〜Ｙn-1のうちの選択された奇数番の１表示ラインのＹ行電極には奇数Ｙ行電極駆動回路５３ａから負極性の選択電位ＶＳ１（第１選択電位）が走査パルスＳＰＹ１として印加され、選択された奇数番の１表示ライン以外の非選択の表示ラインのＹ行電極には奇数Ｙ行電極駆動回路５３ａから正極性の非選択電位ＶＳ０が印加される。
【００２８】
ＰＤＰ５０の偶数番の行電極Ｘ２〜Ｘnのうちの選択された偶数番の１表示ラインのＸ行電極には偶数Ｘ行電極駆動回路５１ｂから正極性の電位ＶＳ２が走査パルスＳＰＸ２として印加され、選択された偶数番の１表示ライン以外の非選択の表示ラインのＸ行電極には偶数Ｘ行電極駆動回路５１ｂから正極性の非選択電位ＶＳ０が印加される。ＰＤＰ５０の偶数番の行電極Ｙ２〜Ｙnのうちの選択された偶数番の１表示ラインのＹ行電極には偶数Ｙ行電極駆動回路５３ｂから正極性の選択電位ＶＳ３（第２選択電位）が走査パルスＳＰＹ２として印加され、選択された偶数番の１表示ライン以外の非選択の表示ラインのＹ行電極には偶数Ｙ行電極駆動回路５３ｂから正極性の非選択電位ＶＳ０が印加される。
【００２９】
この実施例では電位ＶＳ０，ＶＳ１，ＶＳ２，ＶＳ３の間にはＶＳ１＜ＶＳ２＜ＶＳ０＜ＶＳ３の関係がある。
【００３０】
列電極駆動回路５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における２表示ライン分の各データビットをその論理レベルに応じた電位に変換する。２表示ライン分とはＰＤＰ５０の選択された奇数番の１表示ライン及び偶数番の１表示ラインである。
【００３１】
その２表示ライン上の同一列電極に対応した奇数番画素セル及び偶数番画素セルに対する論理レベルが共に０を示すとき、すなわち奇数番画素セル及び偶数番画素セルで選択放電させない場合には列電極駆動回路５５から接地電位に等しい電位Ｖａ０（第１電位）が出力される。奇数番画素セルに対する論理レベルが１を示し偶数番画素セルに対する論理レベルが０を示すとき、すなわち奇数番画素セルで選択放電させ、偶数番画素セルで選択放電させない場合には列電極駆動回路５５から正極性の電位Ｖａ１（第２電位）が出力される。奇数番画素セルに対する論理レベルが０を示し偶数番画素セルに対する論理レベルが１を示すとき、すなわち奇数番画素セルで選択放電させず、偶数番画素セルで選択放電させる場合には列電極駆動回路５５から負極性の電位Ｖａ２（第３電位）が出力される。奇数番画素セル及び偶数番画素セルに対する論理レベルが共に１を示すとき、すなわち奇数番画素セル及び偶数番画素セルで選択放電させる場合には列電極駆動回路５５から正極性の電位Ｖａ３（第４電位）が出力される。電位Ｖａ１，Ｖａ２，Ｖａ３は走査パルスＳＰＹ１，ＳＰＸ２，ＳＰＹ２に同期して出力されて画素データパルスＤＰとして列電極に印加される。
【００３２】
電位Ｖａ０，Ｖａ１，Ｖａ２，Ｖａ３の間にはＶａ２＜Ｖａ０＜Ｖａ１＜Ｖａ３の関係がある。
【００３３】
次に、アドレス行程Ｗにおいて上記の各電位ＶＳ０，ＶＳ１，ＶＳ２，ＶＳ３がＸ，Ｙ行電極に印加された奇数番画素セル及び偶数番画素セルにおいて列電極に電位Ｖａ０，Ｖａ１，Ｖａ２，Ｖａ３が印加された場合の選択放電の有無について説明する。なお、ＰＤＰ５０の各画素セルの列電極とＸ行電極又はＹ行電極との間の電位差が放電開始電圧（列電極側にＶsa（列電極側を陽極とした場合）以上、又はＶas（列電極側を陰極とした場合）以上となるとその列電極と行電極との間において放電が生起されるとする。一般的な３電極ＰＤＰでは、ＶsaはＶasよりも低い電圧となる。また、ＰＤＰ５０の各画素セルのＸ行電極とＹ行電極との間の電位差が放電開始電圧Ｖss以上となるとそのＸ行電極とＹ行電極との間において放電が生起されるとする。さらに、リセット行程により形成される壁電荷による列電極の電位をＶａ，Ｘ行電極の電位をＶｘ，Ｙ行電極の電位をＶｙとする。
【００３４】
列電極駆動回路５５から正極性の電位Ｖａ１が列電極に印加された奇数番画素セルにおいては、Ｙ行電極に負極性の電位ＶＳ１が印加されているので、列電極とＹ行電極との間において放電開始電圧Ｖsa以上の電位差（Ｖａ１＋Ｖa）−（ＶＳ１＋Ｖy）が生じて消去アドレス放電が生起される。その奇数番画素セルのＸ行電極には電位ＶＳ０が印加されており、列電極とＸ行電極との間においては電位差｜（ＶＳ０＋Ｖx）−（Ｖａ１＋Ｖa）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００３５】
列電極駆動回路５５から正極性の電位Ｖａ１が列電極に印加された偶数番画素セルにおいては、Ｙ行電極に正極性の電位ＶＳ３が印加されているので、列電極とＹ行電極との間において放電開始電圧Ｖsaより小の電位差｜（ＶＳ３＋Ｖy）−（Ｖａ１＋Ｖa）｜が生じて消去アドレス放電は生起されない。その偶数番画素セルのＸ行電極には正電位ＶＳ２が印加されており、列電極とＸ行電極との間においては電位差｜（ＶＳ２＋Ｖx）−（Ｖａ１＋Ｖa）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００３６】
列電極駆動回路５５から負極性の電位Ｖａ２が列電極に印加された奇数番画素セルにおいては、Ｙ行電極に負極性の電位ＶＳ１が印加されているので、列電極とＹ行電極との間においては放電開始電圧Ｖsaより小の電位差｜−（Ｖａ２＋Ｖa）＋（ＶＳ１＋Ｖy）｜が生じることになり、消去アドレス放電が生起されない。その奇数番画素セルの列電極とＸ行電極との間においては電位差｜（ＶＳ０＋Ｖx）−（Ｖａ２＋Ｖa）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００３７】
列電極駆動回路５５から負極性の電位Ｖａ２が列電極に印加された偶数番画素セルにおいては、Ｙ行電極に正極性の電位ＶＳ３が印加されているので、列電極とＹ行電極との間において放電開始電圧Ｖas以上の電位差−（Ｖａ２＋Ｖa）＋（ＶＳ３＋Ｖy）が生じて消去アドレス放電が生起される。その偶数番画素セルの列電極とＸ行電極との間においては電位差｜（ＶＳ２＋Ｖx）−（Ｖａ２＋Ｖa）｜となり放電開始電圧Ｖas以上の電位差が生じないので放電は生起されない。
【００３８】
列電極駆動回路５５から正極性の電位Ｖａ３が列電極に印加された奇数番画素セルにおいては、Ｙ行電極に負極性の電位ＶＳ１が印加されているので、列電極とＹ行電極との間において放電開始電圧Ｖsa以上の電位差（Ｖａ３＋Ｖa）−（ＶＳ１＋Ｖy）が生じて消去アドレス放電が生起される。その奇数番画素セルの列電極とＸ行電極との間においては電位差｜（Ｖａ３＋Ｖa）−（ＶＳ０＋Ｖx）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００３９】
列電極駆動回路５５から正極性の電位Ｖａ３が列電極に印加された偶数番画素セルにおいては、Ｘ行電極に正極性の電位ＶＳ２が印加されているので、列電極とＸ行電極との間において放電開始電圧Ｖsa以上の電位差｜（Ｖａ３＋Ｖa）−（ＶＳ２＋Ｖx）｜が生じて消去アドレス放電が生起される。その偶数番画素セルの列電極とＹ行電極との間においては電位差｜（Ｖａ３＋Ｖa）−（ＶＳ３＋Ｖy）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００４０】
列電極駆動回路５５から電位Ｖａ０（例えば接地電位）が列電極に印加された奇数番画素セルにおいては、列電極とＹ行電極との間において放電開始電圧Ｖsaより小の電位差｜（Ｖａ０＋Ｖa）−（ＶＳ１＋Ｖy）｜が生じて放電は生起されない。その奇数番画素セルの列電極とＸ行電極との間においては電位差｜（ＶＳ０＋Ｖx）−（Ｖａ０＋Ｖa）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００４１】
列電極駆動回路５５から電位Ｖａ０（例えば接地電位）が列電極に印加された偶数番画素セルにおいては、列電極とＹ行電極との間において放電開始電圧Ｖsaより小の電位差｜（ＶＳ３＋Ｖy）−（Ｖａ０＋Ｖa）｜が生じて消去アドレス放電は生起されない。その偶数番画素セルの列電極とＸ行電極との間においては電位差｜（ＶＳ２＋Ｖx）−（Ｖａ０＋Ｖa）｜となり放電開始電圧Ｖsa以上の電位差が生じないので放電は生起されない。
【００４２】
更に、奇数番画素セルのＸ行電極とＹ行電極の間においては電位差｜（ＶＳ０＋Ｖx）−（ＶＳ１＋Ｖy）｜となり放電開始電圧Ｖss以上の電位差が生じないので放電は生起されない。偶数番画素セルのＸ行電極とＹ行電極の間においては電位差｜（ＶＳ３＋Ｖy）−（ＶＳ２＋Ｖx）｜となり放電開始電圧Ｖss以上の電位差が生じないので放電は生起されない。
【００４３】
尚、列電極とＸ行電極との間で選択放電を生じさせる際、列電極側が陰極となるため、列電極側に高γ材料を配置して放電遅れを改善させる構成とすることが望ましい。また、列電極をＸ行電極及びＹ行電極と同じ基板側に配置した構成では、ＶsaとＶasは略同一の値となる。
【００４４】
画素セルＰＣ１、１〜ＰＣｎ，ｍのうちのアドレス行程Ｗで消去アドレス放電が生起された画素セルにおいてはセル内に形成されていた壁電荷が消滅する。一方、消去アドレス放電が生起されなかった画素セルにおいてはそのセル内の壁電荷の形成状態が維持される。これにより、壁電荷の残留する画素セルを点灯セルモード、壁電荷が消去された画素セルを消灯セルモードに設定することが行われる。
【００４５】
次に、サスティン行程Ｉでは、奇数Ｘ行電極駆動回路５１ａ及び偶数Ｘ行電極駆動回路５１ｂは、正極性のサスティンパルスＩＰＸを行電極Ｘ１〜Ｘｎ各々に繰り返し印加し、奇数Ｙ行電極駆動回路５３ａ及び偶数Ｙ行電極駆動回路５３ｂは正極性のサスティンパルスＩＰＹを行電極Ｙ１〜Ｙn各々に繰り返し印加する。そのサスティンパルスの印加は行電極Ｘ１〜Ｘｎと行電極Ｙ１〜Ｙnとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。サスティンパルスＩＰＸ又はＩＰＹが印加されると、ＸＹ行電極間の電位差が放電開始電圧Ｖss以上となり、点灯セルモードに設定された画素セル内のＸ電極とＹ行電極との間でサスティン放電が生起される。サスティン放電によって発生した紫外線により、画素セル内に形成されている蛍光体層が励起し、その蛍光色に対応した光が前面ガラス基板を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００４６】
サブフィールドＳＦ１が終了すると、サブフィールドＳＦ２〜ＳＦ１５の順に行われ、その各サブフィールドでは上記したサブフィールドＳＦ１のアドレス行程Ｗ及びサスティン行程Ｉと同様のアドレス行程Ｗ及びサスティン行程Ｉだけが実行される。
【００４７】
図３及び図４に示す如き一斉リセット行程Ｒ、アドレス行程Ｗ、及びサスティン行程Ｉによる駆動を、図２に示す如き１６通りの画素駆動データＧＤに基づいて実行する。図３及び図４に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドＳＦ１〜ＳＦ１５の内で、画素セルを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールドＳＦ１の一斉リセット行程Ｒだけである。従って、サブフィールドＳＦ１〜ＳＦ１５の内の１のサブフィールドで消去アドレス放電が生起され、一旦、画素セルが消灯セルモードに設定されると、それ以降のサブフィールドではこの画素セルが点灯セルモードに復帰することはない。従って、図２に示す如き１６通りの画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルが点灯セルモードに設定される。そして、消去アドレス放電(黒丸にて示す)が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光(白丸に示す)が為されるのである。
【００４８】
上述した如き駆動により、１フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図２に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００４９】
なお、上記した実施例においては、ＰＤＰ５０を階調駆動させる駆動方法として、全画素セル内に所定量の壁電荷を形成させ（リセット行程Ｒ）、画素データに応じて選択的に各画素セル内に形成されている所定量の壁電荷を消去させる（アドレス行程Ｗ）、いわゆる選択消去アドレス法を採用した場合について説明した。しかしながら、ＰＤＰ５０を階調駆動させる駆動方法としては、全画素セルを所定量の壁電荷が残留しない状態に初期化し（リセット行程Ｒ）、入力映像信号に基づき選択的に各画素セル内に所定量の壁電荷を形成させる（アドレス行程Ｗ）、いわゆる選択書込アドレス法を採用しても良い。
【００５０】
また、上記した実施例においては、奇数番の１表示ラインと偶数番の１表示ラインとの２表示ライン同時走査について説明したが、図５に示すように、ディスプレイパネル６０を上下に各々が同一数の表示ラインからなる第１表示エリア６１と第２表示エリア６２とで構成し、第１表示エリア６１内の複数の表示ラインのうちの１表示ラインと第２表示エリア６２内の複数の表示ラインのうちの１表示ラインとを順次選択する２表示ライン同時走査を行っても良い。
【００５１】
更に、本発明はプラズマディスプレイパネルを駆動する場合に限らず、有機ＥＬ素子を用いたディスプレイパネルやＬＥＤによるディスプレイパネルを駆動する駆動方法にも適用することができる。
【００５２】
以上のように、本発明によれば、２表示ライン各々に異なるデータを同時書き込む２ライン同時走査を行うことができ、垂直方向の解像度を低下させることなくアドレス期間の短縮化を図ることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明のディスプレイパネルの駆動方法が適用されたプラズマディスプレイ装置を示す図である。
【図２】選択消去アドレス法における画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図３】選択消去アドレス法による駆動時における発光駆動シーケンスの一例を示す図である。
【図４】図１の装置においてサブフィールドＳＦ１の期間にＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【図５】上下にエリア分けしたディスプレイパネルを示す図である。
【符号の説明】
【００５４】
５０  ＰＤＰ
５１ａ，５１ｂ  Ｘ行電極駆動回路
５３ａ，５３ｂ  Ｙ行電極駆動回路
５５  列電極駆動回路
５６  駆動制御回路
ＰＣ１、１〜ＰＣｎ，ｍ  画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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