(57)【要約】【課題】フルシリサイドゲートトランジスタを有するＣＭＯＳ回路に関して、P/N境界に於いて側壁方向からもシリサイド反応が進むため、中間的な組成のシリサイドが形成され、P/N境界が拡大化する。P/N境界に急峻な段差部があるため、当該箇所にコンタクトホールを配置する場合において、バリアメタルが十分な膜厚で形成できなくなり、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生する。【解決手段】P/N分離領域を成す素子分離構造３０１Ａの上方のP/N境界に於いてポリシリコン膜３０４が形成する段差部の側壁部３１４Ｓ上に、絶縁性のシリサイド保護膜３１５を形成する。その後、ポリシリコン膜３０４及び保護膜３１５を被覆するシリサイド化金属３１６を成膜する。その上で、熱処理を行って、両膜３０４，３１６との間にシリサイド化反応を行わせる。保護膜３１５は側壁方向からのシリサイド反応を生じさせない。【選択図】図９
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【特許請求の範囲】
【請求項１】
互いに組成が異なるフルシリサイドゲート電極を有するＰ型及びＮ型のトランジスタが同一基板上に形成されている半導体装置であって、
前記基板内に形成された素子分離絶縁膜の内でＰ型ウエル構造とＮ型ウエル構造とで挟まれたＰ／Ｎ分離部分によって規定されるＰ／Ｎ境界に於いて、前記Ｐ型ウエル構造用のフルシリサイドゲート電極と前記Ｎ型ウエル構造用のフルシリサイドゲート電極とが接合することで形成される段差部の側壁部上に、絶縁膜としてのシリサイド保護膜が形成されていることを特徴とする、
半導体装置。
【請求項２】
基板内に、Ｐ型ウエル構造、Ｎ型ウエル構造、及び、前記Ｐ型ウエル構造と前記Ｎ型ウエル構造とを分離してＰ／Ｎ境界部を規定するＰ／Ｎ分離部分を有する素子分離構造を形成する工程と、
前記Ｐ型ウエル構造、前記Ｐ／Ｎ分離部分及び前記Ｎ型ウエル構造上にゲート絶縁膜を形成し、その後、前記ゲート絶縁膜上にゲート電極材となるポリシリコン膜を成膜した上で、シリサイド化時にシリサイド化反応を生じないシリサイド化保護膜を前記ポリシリコン膜上に全面的に形成する工程と、
前記ポリシリコン膜／前記シリサイド化保護膜の積層構造の側面にサイドウォールスペーサを形成する工程と、
前記シリサイド化保護膜の内で、前記Ｎ型ウエル構造の直上方及び前記Ｐ／Ｎ境界部を規定する前記Ｐ／Ｎ分離部分の一部の直上方に該当する第１部分のみを除去する工程と、
前記ポリシリコン膜の内で前記第１部分の除去により凹形状に露出した部分の膜厚を、前記シリサイド化保護膜の内で前記第１部分以外の第２部分の直下に位置する前記ポリシリコン膜の部分よりも低減させて前記Ｐ／Ｎ境界部に前記ポリシリコン膜から成る段差部を形成する工程と、
前記段差部の形成後に、前記ポリシリコン膜の前記第２部分を除去する工程と、
前記第２部分の除去後に露出した前記段差部を含む前記ポリシリコン膜の表面上に、絶縁膜である保護膜を全面的に形成する工程と、
異方性エッチングにより、前記段差部上にのみ前記保護膜が残る様に前記保護膜を加工する工程と、
前記保護膜の加工後に露出した前記段差部を含む前記ポリシリコン膜の上面上及び前記段差部上の前記保護膜上にシリサイド化金属膜を形成した上で、熱処理を行うことで前記ポリシリコン膜と前記シリサイド化金属膜との間でシリサイド化反応を行わせる工程とを備えたことを特徴とする、
半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記保護膜の形成工程に於いて、前記保護膜を露出した前記サイドウォールスペーサの内壁面上にも更に形成することを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルシリサイドゲートトランジスタを有する半導体装置及びその製造技術に関する。
【背景技術】
【０００２】
ＣＭＯＳトランジスタを成すＰＭＯＳ／ＮＭＯＳトランジスタのゲート電極は、ポリシリコン＋シリサイド金属の構成から、フルシリサイドゲートの構成へと移りつつある。この様なフルシリサイドゲートのＣＭＯＳトランジスタを同一基板上に形成する場合には、フルシリサイドゲート（ＦＵＳＩゲート）のシリサイド組成を変えることにより電極材の仕事関数を制御して、ＮＭＯＳ／ＰＭＯＳトランジスタを作り分ける。組成の変更方法に関しては、シリサイド反応前に母材となるシリコンの膜厚をＰＭＯＳ領域がＮＭＯＳ領域に対して薄くなるようにして、シリサイド反応金属（例えばNi,Co,W）とシリコン膜厚との比がＰＭＯＳ領域及びＮＭＯＳ領域で変わる様にする。その後に熱処理を加えて、シリサイド反応を促進させて、互いに組成の異なるシリサイド金属膜のみから成るＰＭＯＳ用及びＮＭＯＳ用のフルシリサイドゲートの構造を生成する。
【０００３】
【特許文献１】特開２００５−１６７２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
熱処理によるシリサイド反応は等方性反応である。そのため、図１５（後述する図１のＢ１−Ｂ２線に関する縦断面図に相当。）に示す様に、ＮＭＯＳ／ＰＭＯＳ領域の境界部（以下、Ｐ／Ｎ境界とも言う。）に於いて側壁方向からもシリサイド反応が進むため、ＮＭＯＳ領域用としてのシリサイド組成（例えばNiSi）とＰＭＯＳ領域用としての組成（例えばNi3Si）とは異なる中間的な組成のシリサイドの部分１００が形成される。このため、Ｐ／Ｎ境界がゲート幅方向へ拡大化してしまう。そして、このシリサイド部分１００がトランジスタ特性に影響を与えない様にするためには、十分に大きな幅寸法（図１０の幅Ｗ参照。）のＰ／Ｎ分離領域を確保する必要があった。
【０００５】
又、図１６に例示する様に、ＮＭＯＳ／ＰＭＯＳ領域の境界部において急峻な段差部があるために、当該箇所にコンタクトホールを配置する場合において、バリアメタルが十分な膜厚で形成できなくなり、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生していた。もしくは、Ｐ／Ｎ境界から十分距離をとってコンタクトホールを配置する必要があった。
【０００６】
この発明は、斯かる問題認識を踏まえて成されたものであり、良好なＰ／Ｎ境界面を形成すると共に、同境界部に於けるコンタクト歩留まりを向上させることを、その目的としている。
【課題を解決するための手段】
【０００７】
本発明の主題は、互いに組成が異なるフルシリサイドゲート電極を有するＰ型及びＮ型のトランジスタが同一基板上に形成されている半導体装置であって、前記基板内に形成された素子分離絶縁膜の内でＰ型ウエル構造とＮ型ウエル構造とで挟まれたＰ／Ｎ分離部分によって規定されるＰ／Ｎ境界に於いて、前記Ｐ型ウエル構造用のフルシリサイドゲート電極と前記Ｎ型ウエル構造用のフルシリサイドゲート電極とが接合することで形成される段差部の側壁部上に、絶縁膜としてのシリサイド保護膜が形成されていることを特徴とする。
【０００８】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【０００９】
本発明の主題によれば、Ｐ／Ｎ境界の段差部の側壁部上に形成された保護膜は、熱処理によるシリサイド反応時に於いて、側壁方向からのシリサイド成長反応を生じない様に機能する。この機能により、Ｐ／Ｎ境界に於ける、中間的な組成を有するシリサイド部の領域発生を抑制することが出来る。従って、シリサイド成長反応時にＰ／Ｎ境界部が拡大化しないので、Ｐ／Ｎ分離部分の幅を従来技術と比較して小さく設定することが可能となる。
【００１０】
又、本発明の主題によれば、Ｐ／Ｎ境界段差部の側壁部を保護膜で覆っているので、側壁部にバリアメタルが形成されない場合に於いても、電極材とプラグ材成膜ガスとが接することがないため、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生することはないと言う利点が得られる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明に係る半導体装置が適用されたＣＭＯＳ回路の平面レイアウトを模式的に示す上面図であり、図２は、図１中のＡ１−Ａ２線に関する縦断面図（ＭＯＳＦＥＴのソースチャネルドレイン方向ないしはゲート長方向に沿った縦断面図）である。尚、図１中のＢ１−Ｂ２線はＭＯＳＦＥＴのゲート幅方向に沿った断線を示す。
【００１２】
図１及び図２に示す通り、素子分離絶縁膜３０１の内で、ＮＭＯＳのＰ型ウエル構造３０２ｐとＰＭＯＳのＮ型ウエル構造３０２ｎとで挟まれたＰ／Ｎ分離部分３０１Ａの中央上方位置として規定されるＰ／Ｎ境界に於いて、互いに接合するＮＭＯＳ用フルシリサイドゲート電極３１９とＰＭＯＳ用フルシリサイドゲート電極３２０とは、Ｂ１−Ｂ２線方向ないしはゲート幅方向に沿って延在している。そして、上記Ｐ／Ｎ境界に於いて、層間絶縁膜（図示せず）を貫通して成る両ゲート３１９，３２０用のコンタクトホール５が形成されており、当該コンタクトホール５はバリアメタル（図示せず）を介してプラグ金属で充填されている。更に、上記層間絶縁膜上には、両ゲート３１９，３２０用のコンタクトホール５を埋める上記プラグ金属と電気的に接続された、Ａｌ等から成る上部配線層１がゲート長方向に沿って形成されている。同様に、各コンタクトホール６，７，８，９が形成され、且つ、Ａｌ等から成る上部配線層２，３，４が形成されて、ＣＭＯＳ構造が実現されている。
【００１３】
尚、図２中に於いて、参照符号３００は、本例ではＰ型の不純物を含む半導体基板である。
【００１４】
ここで、本発明に係る半導体装置の構造上の特徴点は、次の点にある。即ち、基板３００内に形成された素子分離絶縁膜３０１の内でＰ型ウエル構造３０２ｐとＮ型ウエル構造３０２ｎとで挟まれたＰ／Ｎ分離部分３０１Ａによって規定されるＰ／Ｎ境界に於いて、Ｐ型ウエル構造用（ＮＭＯＳトランジスタ用）のフルシリサイドゲート電極３１９とＮ型ウエル構造用（ＰＭＯＳトランジスタ用）のフルシリサイドゲート電極３２０とが接合することで形成される段差部の側壁部（後述する参照符号３１４Ｓ）上に、絶縁膜としてのシリサイド保護膜（後述する参照符号３１５又は４０１）が形成されている。
【００１５】
以下、当該特徴的構成を形成するための本半導体装置の製造方法について、図面を参照しながら、実施の形態１及び２として、記載する。
【００１６】
（実施の形態１）
図３（ｂ）は、図１のＢ１−Ｂ２線に関する縦断面図であり、又、図３（ａ）の左側の構造図は、図３（ｂ）のａ１−ａ２線に沿っての縦断面図であって、ＰＭＯＳＦＥＴの構造を示している。又、図３（ａ）の右側の構造図は、図３（ｂ）のｂ１−ｂ２線に沿っての縦断面図であって、ＮＭＯＳＦＥＴの構造を示している。これらの対応関係は、後述する図面においても同様に妥当する。
【００１７】
先ず、図３に示す様に、Ｎ型ウエル構造３０２ｎ、Ｐ型ウエル構造３０２ｐ、及び、素子分離構造３０１を、基板３００の表面から内部に向けて形成する。この素子分離構造３０１は、Ｐ型ウエル構造３０２ｐとＮ型ウエル構造３０２ｎとを分離してＰ／Ｎ境界部を規定するＰ／Ｎ分離部分３０１Ａを有する。
【００１８】
その後、CVD法等により、high-kゲート絶縁膜３０３を、素子分離構造３０１、Ｐ型ウエル構造３０２ｐ、Ｐ／Ｎ分離部分３０１Ａ及びＮ型ウエル構造３０２ｎ上に形成する。その上で、CVD法等により、ゲート電極材と成る多結晶シリコン膜３０４を、ゲート絶縁膜３０３上に全面的に成膜する。更に、シリサイド化保護膜（例えば、シリコン酸化膜、シリコン窒化膜等、後述のシリサイド化時にシリサイド化反応を生じないもの）３０５を、ポリシリコン膜３０４の上部に全面的にCVD法等により形成する。その後に、リソグラフィ技術及びドライエッチング技術等を用いて、ゲート絶縁膜３０３、ポリシリコン膜３０４及びシリサイド化保護膜３０５の積層構造を、ゲート電極形状にエッチングする。その後、ゲート電極形状を成す、ゲート絶縁膜３０３、ポリシリコン膜３０４及びシリサイド化保護膜３０５の積層構造の側面上に、サイドウォールスペーサ（絶縁膜３０７，３０８及び３０９より成る。）を形成する。
【００１９】
この後、シリサイド化保護膜３０５／ポリシリコン膜３０４の積層構造を（高濃度ソースドレイン注入時にはサイドウォールスペーサ用の絶縁膜３０７，３０８，３０９をも）マスクとして、イオン注入法等により不純物をドーズし、上記不純物領域内のドーパントを活性化させるために所定の熱処理を加えて、ＬＤＤ／エクステンション／高濃度ソースドレイン不純物領域３１０ｐ、３１０ｎを形成する。その後、全面に第１シリサイド化金属（Ｃｏ、Ｎｉ、Ｔｉ、Ｐｔ、Ｒｕ、Ｗ、Ｍｏ及びこれらの内の少なくとも２つを含有する合金）（図示せず）をスパッタ法等により成膜し、熱処理により第１シリサイド化金属をソースドレイン不純物領域３１０ｐ、３１０ｎのシリコン露出部と反応させた後に、未反応の第１シリサイド化金属を選択的に除去して、シリサイド電極３１１ｎ、３１１ｐを自己選択的に形成する。
【００２０】
更に、シリコン酸化膜３１２を、ゲートの各膜３０５，３０４，３０３の厚さの合計よりも厚く成膜してシリコン酸化膜３１２Ａを形成し、その後、シリサイド化保護膜３０５の上表面が露出するまで、シリコン酸化膜３１２ＡをＣＭＰ法等により研磨することで、シリコン酸化膜３１２、サイドウォールスペーサ用の絶縁膜３０７，３０８，３０９及びシリサイド化保護膜３０５の平坦化を行う。
【００２１】
次に、シリサイド化保護膜３０５の内で、Ｎ型ウエル構造３０２ｎの直上方及びＰ／Ｎ境界部を規定するＰ／Ｎ分離部分３０１Ａの一部の直上方に該当する第１部分のみを、全て除去する。即ち、図４に示す様に、先ず、フォトリソグラフィ技術により、シリサイド化保護膜３０５の内の所定領域（上記第１部分を除いたシリサイド化保護膜３０５の第２部分）上にフォトレジスト３１３が残る様に、フォトレジストのパターニングを行う。その後に、ドライエッチング法等により、フォトレジスト３１３に覆われていない領域であるシリサイド化保護膜３０５の第１部分のみを除去して、凹形状にゲートポリシリコン膜３０４が露出した部位３１４を形成する。
【００２２】
次に、ポリシリコン膜３０４の内で上記第１部分の除去により凹形状に露出した部分３０４Ａの膜厚を、シリサイド化保護膜３０５の内で第１部分以外の第２部分３０５Ａの直下に位置するポリシリコン膜３０４の部分３０４Ｂよりも低減させて、Ｐ／Ｎ境界部にポリシリコン膜３０４から成る段差部を形成する。その後、ポリシリコン膜３０４の第２部分３０５Ａを除去する。
【００２３】
即ち、図５に示す様に、先ず、レジスト開口部のポリシリコン膜３０４Ａの膜厚をドライエッチプロセス等のエッチングプロセスにより低減させる。この膜厚低減工程により、ポリシリコン膜３０４から成る段差部が、Ｐ／Ｎ分離部分３０１Ａ直上のＰ／Ｎ境界部に形成される。その後に、フォトレジスト３１３を除去する。次に、図６に示す様に、フォトレジスト３１３の直下にあったシリサイド化保護膜３０５の第２部分３０５Ａを除去する。この工程により、２段の凹形状３１４から成るポリシリコン膜３０４の表面が露出し、併せて、段差部の側壁部３１４Ｓが露出する。
【００２４】
次に、第２部分３０５Ａの除去後に露出した段差部を含むポリシリコン膜３０４の表面上に、絶縁膜である保護膜を全面的に形成し、その後、異方性エッチングにより、段差部上にのみ上記保護膜が残る様に上記保護膜を加工する。即ち、図７に示す様に、露出したポリシリコン膜３０４の表面上に、当該ポリシリコン膜３０４の表面に対して酸化性ガス中で熱処理を加えることで、シリサイド保護膜となるべきシリコン酸化膜３１５を全面的に形成する。ここで、酸化性ガス中ではなく、窒化性ガス中においてシリコン窒化膜をシリコン酸化膜３１５の代わりとしても良い。その上で、図８に示す様に、異方性のドライエッチプロセスにより、シリコン酸化膜３１５をエッチングして、Ｐ／Ｎ境界部に於ける段差部にのみシリコン酸化膜（保護膜）３１５が残る様に、シリコン酸化膜３１５を加工する。
【００２５】
次に、保護膜３１５の加工後に露出した上記段差部を含むポリシリコン膜３０４の上面上及び段差部の側壁部３１４Ｓ上の保護膜３１５上にシリサイド化金属膜を形成した上で、熱処理を行うことでポリシリコン膜３０４と上記シリサイド化金属膜との間でシリサイド化反応を行わせる。その際、保護膜３１５は、課題の欄で既述した側壁方向からのシリサイド化反応の促進を抑止する役目を成す。従って、シリサイド化反応時にＰ／Ｎ境界部が拡大化することはなく、Ｐ／Ｎ分離部分３０１Ａの中央直上方に位置する良好なＰ／Ｎ境界部が生成される。
【００２６】
具体的には、図９に示す様に、段差部の側壁部３１４Ｓを含めてポリシリコン膜３０４の表面を被覆する様に、露出面の全面に渡って、第２シリサイド化金属３１６を成膜する。その後、２５０℃〜５５０℃の温度範囲での熱処理を行い、凹形状部３１４内のポリシリコン膜３０４と第２シリサイド化金属膜３１６との間でシリサイド化反応を行わせた後、図１０に示す様に、未反応の第２シリサイド化金属膜３１６を除去して、トランジスタ電極構造を得る。
【００２７】
本実施の形態によれば、Ｐ／Ｎ境界部の段差部に於いて、その側壁部３１４Ｓ上に保護膜３１５を形成した上でシリサイド化反応を行わせることとしているので、側壁方向からのシリサイド成長反応を生じないようにすることが出来、ＮＭＯＳ狙いのシリサイド組成とＰＭＯＳ狙いの組成とは異なる中間的な組成のシリサイドがＰ／Ｎ境界部とその近傍に形成されるのを避けることが出来る。この様に、シリサイド化反応時にＰ／Ｎ境界部が拡大化するのを防止することができるので、図１０に示すＰ／Ｎ分離部分３０１Ａの幅Ｗを従来技術と比較して小さく設定することが可能となる。しかも、ゲート電極形成後に層間絶縁膜内に形成されるゲートコンタクトホールの充填工程に於いては、電極材とプラグ材成膜ガスが接することがないため、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生しない。
【００２８】
（実施の形態２）
本実施の形態は、実施の形態１で記載した製造方法の変形例に該当する。即ち、本実施の形態では、実施の形態１に於ける図３〜図６及びそれらの工程の記載を援用する。実施の形態１と異なるのは、図７以降の工程である。
【００２９】
先ず、図１１に示す様に、露出面の全面に渡って、シリコン窒化膜４０１を形成する。ここで、シリコン窒化膜４０１ではなくて、シリコン酸化膜をその代わりとして用いても良い。この工程により、保護膜となるべきシリコン窒化膜４０１は、段差部の側壁部３１４Ｓ上のみならず、ゲート電極のサイドウォールスペーサの内壁面及び上面をも被覆する。
【００３０】
図１２に示す様に、異方性のドライエッチプロセスによりシリコン窒化膜４０１をエッチングして、段差部の側壁部３１４Ｓ上にシリコン窒化膜の保護膜４０１が残る様に加工する。尚、本実施の形態では、露出面の全面にシリコン窒化膜４０１を形成して異方性エッチングをしているので、ゲート電極のサイドウォールスペーサの内壁面（絶縁膜３０７の表面）上にも、シリコン窒化膜の保護膜４０１が残る。
【００３１】
次に、図１３に示す様に、露出面の全面に第２シリサイド化金属３１６を成膜する。その後、２５０℃〜５５０℃の温度範囲での熱処理を行い、凹形状部３１４内のポリシリコン膜３０４と第２シリサイド化金属膜３１６との間でシリサイド化反応を行わせた後、図１４に示す様に、未反応のシリサイド化金属膜３１６を除去して、トランジスタ電極構造を得る。
【００３２】
本実施の形態によっても、実施の形態１と同様の効果が得られる。
【００３３】
（変形例）
尚、実施の形態１及び２で述べた基板３００としては、Ｐ型又はＮ型のバルクシリコン基板でも良いし、ＳＯＩ基板であっても良い。あるいは、基板はＧａＡｓ基板であっても良い。
【００３４】
又、本発明で言う「ウエル構造」は、例えば図１５で記載したＰ型のＮＭＯＳ領域（チャネル領域を含む。）の様な実質的にＰ型のウエル構造と同様の働きを成す領域をも意味する概念として、広義に用いられている。
【００３５】
又、ゲート絶縁膜３０３には、酸化膜以外の絶縁膜を用いても良い。その意味で、実施の形態１及び２で述べたＰＭＯＳ、ＮＭＯＳと言う用語は、更に広い意味として、ＰＭＩＳ、ＮＭＩＳと称しても良い。
【００３６】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００３７】
本発明に係る半導体装置は、例えばＣＭＯＳ乃至はＣＭＩＳトランジスタに適用して好適である。
【図面の簡単な説明】
【００３８】
【図１】本発明を適用するP／N境界を有するFUSI  CMOS回路の一例を示す上面図である。
【図２】本発明を適用するP／N境界を有するFUSI  CMOS回路の一例を示す、図１のＡ１−Ａ２線に関する縦断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す縦断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造工程を示す縦断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造工程を示す縦断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造工程を示す縦断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造工程を示す縦断面図である。
【図１５】従来技術の問題点を示す縦断面図である。
【図１６】従来技術の問題点を示す縦断面図である。
【符号の説明】
【００３９】
１，２，３，４  上部配線層、５，６，７，８，９  コンタクトホール、３００  基板、３０１  素子分離領域（素子分離構造：素子分離絶縁膜）、３０１Ａ  Ｐ／Ｎ分離部分、３０２ｐ  Ｐ型ウエル構造（ＮＭＯＳ用ウエル）、３０２ｎ  Ｎ型ウエル構造（ＰＭＯＳ用ウエル）、３０３  ゲート絶縁膜、３０４  ゲートポリシリコン膜、３０５  シリサイド化保護膜、３０７  LDD注入時のオフセットスペーサー膜、３０８，３０９  サイドウォールスペーサ用絶縁膜、３１０ｐ  ｐ型不純物層、３１０ｎ  ｎ型不純物層、３１１ｐ  ｐ型不純物層上のシリサイド膜、３１１ｎ  ｎ型不純物層上のシリサイド膜、３１２  平坦化された層間膜絶縁膜、３１４  凹形状部、３１４Ｓ  段差部の側壁部、３１５，４０１  シリコン酸化膜又はシリコン窒化膜（シリサイド保護膜）、３１６  第２シリサイド化金属膜、３１８  ＰＭＯＳ対応シリサイドゲート、３１９  ＮＭＯＳ対応シリサイドゲート、Ｗ  Ｐ／Ｎ分離部分の幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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