(57)【要約】【課題】高電圧側絶縁分離トレンチの寿命を延ばすことができる半導体装置を提供すること。【解決手段】埋め込み酸化膜３０を有する半導体基板に、低電圧素子２０１が複数形成された低電圧回路領域２００と高電圧素子３０１が複数形成された高電圧回路領域３００とが設けられた半導体装置であって、高電圧回路領域３００を囲い、埋め込み酸化膜３０に達するように形成された絶縁分離トレンチ６１と、絶縁分離トレンチ６１にて囲われた領域内において、埋め込み酸化膜３０に達するように形成された絶縁分離トレンチ６２と、絶縁分離トレンチ６２によって囲われた各高電圧素子３０１が形成された高電圧側素子形成領域ｅ２と、絶縁分離トレンチ６１と絶縁分離トレンチ６２との間の素子が形成されない高電圧側フィールド領域ｆ２とを備え、高電圧側素子形成領域ｅ２の電位と高電圧側フィールド領域ｆ２の電位とを略同電位とする。【選択図】図３
2008098201.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電圧で動作する低電圧素子が複数形成された低電圧回路領域と、高電圧で動作する高電圧素子が複数形成された高電圧回路領域とが設けられた半導体装置であって、
前記第１半導体層において、前記高電圧回路領域を囲い前記埋め込み酸化膜に達するように形成された第１絶縁分離トレンチと、
前記第１絶縁分離トレンチにて囲われた領域内において、前記埋め込み酸化膜に達するように形成された第２絶縁分離トレンチと、
前記第２絶縁分離トレンチによって囲われた各高電圧素子が形成された高電圧側素子形成領域と、
前記第１絶縁分離トレンチと前記第２絶縁分離トレンチとの間の素子が形成されない高電圧側フィールド領域とを備え、
前記高電圧側素子形成領域の電位と前記高電圧側フィールド領域の電位とを略同電位とすることを特徴とする半導体装置。
【請求項２】
前記第１半導体層において、前記第１半導体層の縁部と前記第１絶縁分離トレンチ及び前記低電圧回路領域との間に、前記第１絶縁分離トレンチ及び前記低電圧回路領域を囲い前記埋め込み酸化膜に達するように形成された第３絶縁分離トレンチを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層において、前記低電圧回路領域を囲い前記埋め込み酸化膜に達するように形成された第４絶縁分離トレンチと、
前記第４絶縁分離トレンチにて囲われた領域内において、前記埋め込み酸化膜に達するように形成された第５絶縁分離トレンチと、
前記第５絶縁分離トレンチによって囲われた各低電圧素子が形成された低電圧側素子形成領域と、
前記第４絶縁分離トレンチと前記第５絶縁分離トレンチとの間の素子が形成されない低電圧側フィールド領域とを備え、
前記低電圧側フィールド領域は、グランド電位とすることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第４絶縁分離トレンチは、前記第３絶縁分離トレンチにて囲われた領域内に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記前記低電圧回路領域、及び前記高電圧回路領域は、互いに複数個設けられることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１絶縁分離トレンチは、角部が丸め形状である多角形形状をなすことを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１絶縁分離トレンチは、角部がテーパー形状である多角形形状をなすことを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
【請求項８】
前記第４絶縁分離トレンチは、角部が丸め形状である多角形形状をなすことを特徴とする請求項３乃至請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記第４絶縁分離トレンチは、角部がテーパー形状である多角形形状をなすことを特徴とする請求項３乃至請求項７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つに半導体基板に低電圧で動作する低電圧素子が複数形成された低電圧回路領域と高電圧で動作する高電圧素子が複数形成された高電圧回路領域とが設けられた半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１に示すように、半導体基板に絶縁分離トレンチを設けることによって素子形成領域を分離する半導体装置があった。
【特許文献１】特開２０００−１５０８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
また、特許文献１に示すように、半導体基板に絶縁分離トレンチを設けることによって、低電圧で動作する低電圧素子が複数形成された低電圧回路領域と高電圧で動作する高電圧素子が複数形成された高電圧回路領域とを一つに半導体基板に設けることも考えられる。
【０００４】
すなわち、低電圧回路領域には、低電圧側絶縁分離トレンチで囲まれた複数の低電圧側素子形成領域に各低電圧素子を形成する。一方、高電圧回路領域には、高電圧側絶縁分離トレンチで囲まれた複数の高電圧側素子形成領域に各高電圧素子を形成する。そして、低電圧回路領域及び高電圧回路領域に共通である素子が形成されないフィールド領域は、グランド電位に固定する。
【０００５】
ところが、このようにフィールド領域をグランド電位に固定すると、高電圧側素子形成領域とフィールド領域との間に形成される高電圧側絶縁分離トレンチにかかる電位差が大きくなってしまう。したがって、高電圧側絶縁分離トレンチの寿命が短くなるという問題があった。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、高電圧側絶縁分離トレンチの寿命を延ばすことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電圧で動作する低電圧素子が複数形成された低電圧回路領域と高電圧で動作する高電圧素子が複数形成された高電圧回路領域とが設けられた半導体装置であって、第１半導体層において高電圧回路領域を囲い埋め込み酸化膜に達するように形成された第１絶縁分離トレンチと、第１絶縁分離トレンチにて囲われた領域内において埋め込み酸化膜に達するように形成された第２絶縁分離トレンチと、第２絶縁分離トレンチによって囲われた各高電圧素子が形成された高電圧側素子形成領域と、第１絶縁分離トレンチと第２絶縁分離トレンチとの間の素子が形成されない高電圧側フィールド領域とを備え、高電圧側素子形成領域の電位と高電圧側フィールド領域の電位とを略同電位とすることを特徴とするものである。
【０００８】
このように、高電圧側素子形成領域の電位と高電圧側フィールド領域の電位とを略同電位とすることによって、高電圧側素子形成領域と高電圧側フィールド領域との間に形成される第２絶縁分離トレンチにかかる電位差を小さくすることができるため、各高電圧素子を分離するための第２絶縁分離トレンチの寿命を延ばすことができる。
【０００９】
また、請求項２に示すように、第１半導体層において、第１半導体層の縁部と第１絶縁分離トレンチ及び低電圧回路領域との間に、第１絶縁分離トレンチ及び低電圧回路領域を囲い埋め込み酸化膜に達するように形成された第３絶縁分離トレンチを備えるようにしてもよい。
【００１０】
このようにすることによって、第１半導体装置の縁部から低電圧回路領域、及び高電圧回路領域へのノイズを抑制することができる。
【００１１】
また、低電圧回路領域側においては、請求項３に示すように、第１半導体層において、低電圧回路領域を囲い埋め込み酸化膜に達するように形成された第４絶縁分離トレンチと、第４絶縁分離トレンチにて囲われた領域内において、埋め込み酸化膜に達するように形成された第５絶縁分離トレンチと、第５絶縁分離トレンチによって囲われた各低電圧素子が形成された低電圧側素子形成領域と、第４絶縁分離トレンチと第５絶縁分離トレンチとの間の素子が形成されない低電圧側フィールド領域とを備え、低電圧側フィールド領域はグランド電位とすると好ましい。
【００１２】
低電圧回路領域においては、低電圧側素子形成領域における電位が比較的低いため、請求項３に示すように、低電圧側フィールド領域はグランド電位とすることによって、低電圧側素子形成領域と低電圧側フィールド領域との間に形成される第５絶縁分離トレンチにかかる電位差を小さくすることができるため、各高電圧素子を分離するための第５絶縁分離トレンチの寿命を延ばすことができる。
【００１３】
また、請求項４に示すように、第４絶縁分離トレンチは、第３絶縁分離トレンチにて囲われた領域内に形成されるようにしてもよい。
【００１４】
このようにすることによって、第１半導体装置の縁部から低電圧回路領域へのノイズをより一層抑制することができる。
【００１５】
また、請求項５に示すように、低電圧回路領域、及び高電圧回路領域は、互いに複数個設けられるようにしてもよい。
【００１６】
また、請求項６、請求項７に示すように、第１絶縁分離トレンチは、角部が丸め形状である多角形形状、もしくは角部がテーパー形状である多角形形状をなすようにしてもよい。
【００１７】
このようにすることによって、第１絶縁分離トレンチの角部（直角部）をなくし、その角部における電界集中を抑制することができる。
【００１８】
また、請求項８、請求項９に示すように、第４絶縁分離トレンチは、角部が丸め形状である多角形形状、もしくは角部がテーパー形状である多角形形状をなすようにしてもよい。
【００１９】
このようにすることによって、第４絶縁分離トレンチの角部（直角部）をなくし、その角部における電界集中を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図に基づいて説明する。図１は、本発明の実施の形態における半導体装置の概略構成を示す回路図である。図２は、本発明の実施の形態における半導体装置の概略構成を示す平面図である。図３は、本発明の実施の形態における半導体装置の概略構成を示す断面図である。なお、本発明の半導体装置は、ハイブリッド車両に搭載される半導体装置、自動車用電池制御ＩＣ、ＤＣＤＣコンバータＩＣなど、低電圧で動作する低電圧素子が複数形成された低電圧回路領域と高電圧で動作する高電圧素子が複数形成された高電圧回路領域とが一つの半導体基板に設けられた半導体装置に適用することができる。なお、低電圧回路領域２００及び高電圧回路領域３００には、それぞれ低電圧素子２０１及び高電圧素子３０１が複数形成されるものであるが、図１乃至図３における半導体装置では、図面を簡略化するために一部の低電圧素子２０１及び高電圧素子３０１だけを示しているか、もしくは、低電圧素子２０１及び高電圧素子３０１を省略して示している。
【００２１】
半導体装置１００は、図１及び図２に示すように、低電圧電源６００（例えば、１２Ｖ）によって動作する複数の低電圧素子２０１が形成された低電圧回路領域２００と、低電圧電源６０１（例えば、１２Ｖ）と高電圧電源７００（例えば、２００Ｖ）によって動作する複数の高電圧素子３０１が形成された高電圧回路領域３００とが一つの半導体基板に搭載される半導体チップである。
【００２２】
半導体装置１００は、図３に示すように、埋め込み酸化膜３０を有するＳＯＩ構造半導体基板（以下、半導体基板とも称する）である。半導体基板の埋め込み酸化膜３０上には、ｎ−エピ層４０（表層部）、ｎ＋埋め込み拡散層５０（第１半導体層）が形成される。また、半導体基板には、ｎ−エピ層４０及びｎ＋埋め込み拡散層５０を貫通して、埋め込み酸化膜３０に達する環状の溝に絶縁体（例えば、酸化物など）が形成された絶縁分離トレンチ６１〜６４が形成される。
【００２３】
絶縁分離トレンチ６１は、本発明の第１絶縁分離トレンチに相当するものである。この絶縁分離トレンチ６１によって囲まれた領域が高電圧回路領域３００である。絶縁分離トレンチ６２は、本発明の第２絶縁分離トレンチに相当するものであり、高電圧回路領域３００内に複数形成される。この絶縁分離トレンチ６２によって囲まれた領域が高電圧側素子形成領域ｅ２である。そして、絶縁分離トレンチ６１と絶縁分離トレンチ６２との間の素子が形成されない領域が高電圧側フィールド領域ｆ２である。
【００２４】
また、絶縁分離トレンチ６３は、本発明の第４絶縁分離トレンチに相当するものである。この絶縁分離トレンチ６３によって囲まれた領域が低電圧回路領域２００である。絶縁分離トレンチ６４は、本発明の第５絶縁分離トレンチに相当するものであり、低電圧回路領域２００内に複数形成される。この絶縁分離トレンチ６４によって囲まれた領域が低電圧側素子形成領域ｅ１である。そして、絶縁分離トレンチ６３と絶縁分離トレンチ６４との間の素子が形成されない領域が低電圧側フィールド領域ｆ１である。
【００２５】
低電圧側素子形成領域ｅ１におけるｎ−エピ層４０には、低電圧素子２０１（本実施の形態においては、ＮＰＮトランジスタ）が形成される。すなわち、ｎ−エピ層４０には、コレクタ領域であるｎ＋拡散層１０、ベース領域であるｐ＋拡散層２０、及びｐ＋拡散層２０内にエミッタ領域であるｎ＋拡散層１０が形成される。
【００２６】
また、コレクタ領域であるｎ＋拡散層１０には、コンタクト穴が形成された層間絶縁膜８０を介して低電圧側コレクタ電極４０５が電気的に接続される。ベース領域であるｐ＋拡散層２０には、コンタクト穴が形成された層間絶縁膜８０を介して低電圧側ベース電極４０６が電気的に接続される。エミッタ領域であるｎ＋拡散層１０には、コンタクト穴が形成された層間絶縁膜８０を介して低電圧側エミッタ電極４０７が電気的に接続される。
【００２７】
また、低電圧側フィールド領域ｆ１におけるｎ−エピ層４０には、フィールド電位用（基板電位用）のｎ＋拡散層１０が形成される。そして、このフィールド電位用のｎ＋拡散層１０には、コンタクト穴が形成された層間絶縁膜８０を介して低電圧側パッド４００が電気的に接続される。
【００２８】
この低電圧側パッド４００は、アルミ配線８００を介して接地される。したがって、低電圧側フィールド領域ｆ１は、グランド電位（０Ｖ）とされる。なお、アルミ配線８００は、複数個所で低電圧側フィールド領域ｆ１と電気的に接続されている。すなわち、図示は省略するが低電圧側フィールド領域ｆ１には、複数個所にｎ＋拡散層１０と低電圧側パッド４００とが形成される。なお、低電圧側素子形成領域ｅ１は、低電圧電源６００によって低電位（１２Ｖ）とされる。
【００２９】
一方、高電圧側素子形成領域ｅ２におけるｎ−エピ層４０には、高電圧素子３０１（本実施の形態においては、ＮＰＮトランジスタ）が形成される。すなわち、ｎ−エピ層４０には、コレクタ領域であるｎ＋拡散層１０、ベース領域であるｐ＋拡散層２０、及びｐ＋拡散層２０内にエミッタ領域であるｎ＋拡散層１０が形成される。また、コレクタ領域であるｎ＋拡散層１０には、コンタクト穴が形成された層間絶縁膜８０を介して高電圧側コレクタ電極４０２が電気的に接続される。ベース領域であるｐ＋拡散層２０には、コンタクト穴が形成された層間絶縁膜８０を介して高電圧側ベース電極４０３が電気的に接続される。エミッタ領域であるｎ＋拡散層１０には、コンタクト穴が形成された層間絶縁膜８０を介して高電圧側エミッタ電極４０４が電気的に接続される。
【００３０】
また、高電圧側フィールド領域ｆ２におけるｎ−エピ層４０には、フィールド電位用（基板電位用）のｎ＋拡散層１０が形成される。そして、このフィールド電位用のｎ＋拡散層１０には、コンタクト穴が形成された層間絶縁膜８０を介して高電圧側パッド４０１が電気的に接続される。
【００３１】
この高電圧側パッド４０１は、アルミ配線８０１を介して高電圧電源７００に電気的に接続される。したがって、高電圧側フィールド領域ｆ２は、高電圧電源７００の電位（２００Ｖ）とされる。なお、アルミ配線８０１は、複数個所で高電圧側フィールド領域ｆ２と電気的に接続されている。すなわち、図示は省略するが高電圧側フィールド領域ｆ２には、複数個所にｎ＋拡散層１０と高電圧側パッド４０１とが形成される。そして、その高電圧側パッド４０１とアルミ配線８０１とが電気的に接続される。なお、高電圧側素子形成領域ｅ２は、低電圧電源６０１と高電圧電源７００によって高電位（２１２Ｖ）とされる。
【００３２】
このように、半導体基板のｎ−エピ層４０（表層部）には、低電圧で動作する低電圧素子２０１が複数形成された低電圧回路領域２００と高電圧で動作する高電圧素子３０１が複数形成された高電圧回路領域３００とが形成される。
【００３３】
ここで、本発明の特徴をより明確に説明するために比較例を用いて説明する。図４は、比較例における半導体装置の概略構成を示す平面図である。図５は、比較例における半導体装置の概略構成を示す断面図である。なお、図４は、本実施の形態を説明する図２に対応する図面であり、比較例における半導体装置１００ａと本実施の形態における半導体装置１００とでは共通する箇所も多いため、共通する箇所に関しては同じ符号を付与して説明を省略する。また、図５は、本実施の形態を説明する図３に対応する図面であり、同様に共通する箇所に関しては同じ符号を付与して説明を省略する。
【００３４】
この比較例における半導体装置は、素子が形成されないフィールド領域の電位をグランド電位にしたものである。図４、図５に示すように、フィールド領域の電位を固定するためのパッド４００ａは一箇所のみである。また、各低電圧素子２０１及び各高電圧素子３０１は、絶縁分離トレンチ６４及び絶縁分離トレンチ６２で囲まれている。しかしながら、低電圧回路領域２００、高電圧回路領域３００は、絶縁分離トレンチで分離されていない。そして、低電圧回路領域２００、高電圧回路領域３００を囲うように絶縁分離トレンチ６５が形成される。絶縁分離トレンチ６２及び絶縁分離トレンチ６４と絶縁分離トレンチ６５との間に素子が形成されないフィールド領域ｆ３が形成される。そして、このフィールド領域ｆ３は、ｎ＋拡散層１０にパッド４００ａが電気的に接続されることによってグランド電位とされる。
【００３５】
この比較例における半導体装置の各領域の電位は、フィールド領域ｆ３が０Ｖ、低電圧側素子形成領域ｅ１が１２Ｖ、高電圧側素子形成領域ｅ２が２１２Ｖとなる。このような場合、フィールド領域ｆ３と低電圧側素子形成領域ｅ１との間に形成されている絶縁分離トレンチ６４（寄生容量Ｃ１）にかかる電位差は１２Ｖである。そして、フィールド領域ｆ３と高電圧側素子形成領域ｅ２との間に形成されている絶縁分離トレンチ６２（寄生容量Ｃ２）にかかる電位差は２１２Ｖと大きくなる。したがって、絶縁分離トレンチ６２の寿命が短くなる。また、このように絶縁分離トレンチ６２の寿命が短くなると、市場における故障の発生率も高くなる。
【００３６】
この比較例に対して本実施の発明においては、低電圧側フィールド領域ｆ１が０Ｖ、低電圧側素子形成領域ｅ１が１２Ｖ、高電圧側フィールド領域ｆ２が２００Ｖ、高電圧側素子形成領域ｅ２が２１２Ｖとなる。このような場合、低電圧側フィールド領域ｆ１と低電圧側素子形成領域ｅ１との間に形成されている絶縁分離トレンチ６４（寄生容量Ｃ１）にかかる電位差は１２Ｖである。そして、高電圧側フィールド領域ｆ２と高電圧側素子形成領域ｅ２との間に形成されている絶縁分離トレンチ６２（寄生容量Ｃ２）にかかる電位差も低電圧側の絶縁分離トレンチ６４と同じ１２Ｖとなる。
【００３７】
したがって、本実施の形態における半導体装置においては、高電圧側素子形成領域ｅ２の電位と高電圧側フィールド領域ｆ２の電位とを略同電位とすることによって、高電圧側素子形成領域ｅ２と高電圧側フィールド領域ｆ２との間に形成される絶縁分離トレンチ６２にかかる電位差を小さくすることができるため、各高電圧素子３０１を分離するための絶縁分離トレンチ６２の寿命を延ばすことができる。また、このように本実施の形態における半導体装置は、絶縁分離トレンチ６２の寿命を延ばすことができるため、市場における故障の発生率も低減することができる。
【００３８】
また、本実施の形態に示すように、高電圧側フィールド領域ｆ２の電位を高電位（２００Ｖ）とすることによって、ノイズの影響も低減することができる。すなわち、低電圧電源６０１からノイズが入力された場合、高電圧電源７００があたかも大きい容量と働くと共に、絶縁分離トレンチ６１及び絶縁分離トレンチ６３とよってノイズが低電圧回路領域２００に伝搬することを抑制することができる。
【００３９】
（変形例１）
また、低電圧回路領域２００を囲う絶縁分離トレンチ６３を省略することもできる。図６は、本発明の変形例１における半導体装置の概略構成を示す平面図である。なお、図６は、上述の実施の形態を説明する図２に対応する図面であり、変形例１における半導体装置１００ｂと上述実施の形態における半導体装置１００とでは共通する箇所も多いため、共通する箇所に関しては同じ符号を付与して説明を省略する。
【００４０】
図６に示すように、変形例１における半導体装置１００ｂは、低電圧回路領域２００と高電圧回路領域３００とを分離するための絶縁分離トレンチは、高電圧回路領域３００を囲う絶縁分離トレンチ６１のみである。このようにすることによっても本発明の目的は達成できるものである。
【００４１】
（変形例２）
また、低電圧回路領域２００と高電圧回路領域３００の全体を囲う絶縁分離トレンチ６６を設けてもよい。図７は、本発明の変形例２における半導体装置の概略構成を示す平面図である。なお、図７は、上述の実施の形態を説明する図２に対応する図面であり、変形例２における半導体装置１００ｃと上述実施の形態における半導体装置１００とでは共通する箇所も多いため、共通する箇所に関しては同じ符号を付与して説明を省略する。
【００４２】
図７に示すように、変形例２における半導体装置１００ｃは、半導体装置１００ｃの縁部（チップ端部）と低電圧回路領域２００及び高電圧回路領域３００との間に、低電圧回路領域２００及び高電圧回路領域３００の全体を囲い、埋め込み酸化膜３０に達する絶縁分離トレンチ６６（本発明の第３絶縁分離トレンチに相当する）を備える。このようにすることによって、半導体装置１００ｃの縁部から低電圧回路領域２００、及び高電圧回路領域３００へ伝搬されるノイズを抑制することができる。
【００４３】
なお、変形例２における半導体装置１００ｃにおいても、低電圧回路領域２００を囲う絶縁分離トレンチ６３を設けるようにしてもよい。このようにすることによって、低電圧回路領域２００へ伝搬されるノイズをより一層抑制することができる。
【００４４】
（変形例３）
また、低電圧回路領域２００及び高電圧回路領域３００とは、それぞれ複数個設けるようにしてもよい。図８は、本発明の変形例３における半導体装置の概略構成を示す平面図である。なお、図８は、上述の実施の形態を説明する図２に対応する図面であり、変形例３における半導体装置１００ｄと上述実施の形態における半導体装置１００とでは共通する箇所も多いため、共通する箇所に関しては同じ符号を付与して説明を省略する。
【００４５】
図８に示すように、変形例３における半導体装置１００ｄは、低電圧回路領域２００を２つ、高電圧回路領域３００を２つ備える。そして、各低電圧回路領域２００は、絶縁分離トレンチ６３で囲われており、各高電圧回路領域３００は、絶縁分離トレンチ６１で囲われている。このようにして、各低電圧回路領域２００間、各高電圧回路領域３００間、
各低電圧回路領域２００と各高電圧回路領域３００との間は、絶縁分離トレンチ６１と絶縁分離トレンチ６３とによって分離されている。そして、低電圧側フィールド領域ｆ１はグランド電位（０Ｖ）とし、高電圧側フィールド領域ｆ２は高電位（２００Ｖ）とする。このように低電圧回路領域２００及び高電圧回路領域３００をそれぞれ複数個設けた場合であっても、高電圧側フィールド領域ｆ２の電位を高電位（２００Ｖ）、すなわち、高電圧側素子形成領域ｅ２と略同電位とすることによって、本発明の目的は達成できるものである。
【００４６】
（変形例４）
また、低電圧回路領域２００を囲う絶縁分離トレンチ、及び高電圧回路領域３００を囲う絶縁分離トレンチを丸め形状としてもよい。図９は、本発明の変形例４における半導体装置の概略構成を示す平面図である。なお、図９は、上述の実施の形態を説明する図２に対応する図面であり、変形例４における半導体装置１００ｅと上述実施の形態における半導体装置１００とでは共通する箇所も多いため、共通する箇所に関しては同じ符号を付与して説明を省略する。
【００４７】
変形例４における半導体装置１００ｅは、低電圧回路領域２００を囲い角部に丸め形状部６８ａを有し埋め込み酸化膜３０に達する絶縁分離トレンチ６８、及び高電圧回路領域３００を囲い角部に丸め形状部６７ａを有し埋め込み酸化膜３０に達する絶縁分離トレンチ６７を備える。このようにすることによって、角部での電界集中を抑制することができる。
【００４８】
なお、高電圧回路領域３００を囲う絶縁分離トレンチ６７のみに丸め形状部６７ａを設け、低電圧回路領域２００を囲う絶縁分離トレンチ６８は上記実施の形態に示すような矩形形状であってもよいし、低電圧回路領域２００を囲う絶縁分離トレンチ６８は省略してもよいし。
【００４９】
また、低電圧回路領域２００を囲う絶縁分離トレンチ６８のみに丸め形状部６８ａを設け、高電圧回路領域３００を囲う絶縁分離トレンチ６８は上記実施の形態に示すような矩形形状であっても。
【００５０】
（変形例５）
また、低電圧回路領域２００を囲う絶縁分離トレンチ、及び高電圧回路領域３００を囲う絶縁分離トレンチにテーパー部を設けてもよい。図１０は、本発明の変形例５における半導体装置の概略構成を示す平面図である。なお、図１０は、上述の実施の形態を説明する図２に対応する図面であり、変形例５における半導体装置１００ｆと上述実施の形態における半導体装置１００とでは共通する箇所も多いため、共通する箇所に関しては同じ符号を付与して説明を省略する。
【００５１】
変形例５における半導体装置１００ｆは、低電圧回路領域２００を囲い角部にテーパー形状部７０ａを有し埋め込み酸化膜３０に達する絶縁分離トレンチ７０、及び高電圧回路領域３００を囲い角部にテーパー形状部６９ａを有し埋め込み酸化膜３０に達する絶縁分離トレンチ６９を備える。このようにすることによって、角部での電界集中を抑制することができる。
【００５２】
なお、高電圧回路領域３００を囲う絶縁分離トレンチ６９のみにテーパー形状部６９ａを設け、低電圧回路領域２００を囲う絶縁分離トレンチ７０は上記実施の形態に示すような矩形形状であってもよいし、低電圧回路領域２００を囲う絶縁分離トレンチ７０は省略してもよいし。
【００５３】
また、低電圧回路領域２００を囲う絶縁分離トレンチ７０のみにテーパー形状部７０ａを設け、高電圧回路領域３００を囲う絶縁分離トレンチ６９は上記実施の形態に示すような矩形形状であっても。
【００５４】
なお、上記実施の形態及び変形例１乃至変形例５は、それぞれ独立して実施した場合であっても本発明の目的は達成できるものであるが、組み合わせて実施した場合であっても本発明の目的は達成できるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態における半導体装置の概略構成を示す回路図である。
【図２】本発明の実施の形態における半導体装置の概略構成を示す平面図である。
【図３】本発明の実施の形態における半導体装置の概略構成を示す断面図である。
【図４】比較例における半導体装置の概略構成を示す平面図である。
【図５】比較例における半導体装置の概略構成を示す断面図である。
【図６】本発明の変形例１における半導体装置の概略構成を示す平面図である。
【図７】本発明の変形例２における半導体装置の概略構成を示す平面図である。
【図８】本発明の変形例３における半導体装置の概略構成を示す平面図である。
【図９】本発明の変形例４における半導体装置の概略構成を示す平面図である。
【図１０】本発明の変形例５における半導体装置の概略構成を示す平面図である。
【符号の説明】
【００５６】
１０  ｎ＋拡散層、２０  ｐ＋拡散層、３０  埋め込み酸化膜、４０  ｎ−エピ層、５０  ｎ＋埋め込み拡散層、６１〜７０  絶縁分離トレンチ、８０  層間絶縁膜、１００，１００ａ〜１００ｆ  半導体装置、２００  低電圧回路領域、２０１  低電圧素子、３００  高電圧回路領域、３０１  高電圧素子、４００  低電圧側パッド、４０１  高電圧側パッド、４０２  高電圧側コレクタ電極、４０３  高電圧側ベース電極、４０４  高電圧側エミッタ電極、４０５  低電圧側コレクタ電極、４０６  低電圧側ベース電極、４０７  低電圧側エミッタ電極、４００ａ  パッド、６００  低電圧電源、６０１  低電圧電源、７００  高電圧電源、６００ａ，８００，８０１  アルミ配線、ｆ１  低電圧側フィールド領域、ｆ２  高電圧側フィールド領域、ｆ３  フィールド領域、ｅ１  低電圧側素子形成領域、ｅ２  高電圧側素子形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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