(57)【要約】      （修正有）【課題】微細化されても、ＣＵＢ型ＤＲＡＭ動作に必要な容量を保持することのできる半導体記憶装置及びその製造方法を提供する。【解決手段】基板１上に形成された第１の層間絶縁膜７内にキャパシタ開口部が設けられ、キャパシタ開口部の底面及び側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０からなる容量素子を備えている。第１の層間絶縁膜７内に、ビット線コンタクトプラグ１３が形成され、キャパシタ開口部の側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０の上端部は、少なくともビット線コンタクトプラグ１３が形成された部位側において、第１の層間絶縁膜７の表面から下方に位置している。キャパシタ開口部の底面及び側面上にのみ上部電極１０が形成されている。【選択図】図２
2008053300.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の層間絶縁膜内にキャパシタ開口部が設けられ、該キャパシタ開口部の底面及び側面上に形成された下部電極、容量絶縁膜、及び上部電極からなる容量素子を備えた半導体記憶装置であって、
前記第１の層間絶縁膜内に、ビット線コンタクトプラグが形成され、
前記キャパシタ開口部の側面上に形成された下部電極、容量絶縁膜、及び上部電極の上端部は、少なくとも前記ビット線コンタクトプラグが形成された部位側において、前記第１の層間絶縁膜の表面から下方に位置していることを特徴とする、半導体記憶装置。
【請求項２】
前記キャパシタ開口部の側面上に形成された前記下部電極の上端部は、前記第１の層間絶縁膜の表面から、前記容量絶縁膜の膜厚分よりも下方に位置している、請求項１に記載の半導体記憶装置。
【請求項３】
前記キャパシタ開口部の側面上に形成された前記下部電極の上端部は、前記容量絶縁膜及び前記上部電極で覆われている、請求項２に記載の半導体記憶装置。
【請求項４】
前記キャパシタ開口部の側面上に形成された前記下部電極の上端部は、前記第１の層間絶縁膜の表面と同じ位置にある、請求項１に記載の半導体記憶装置。
【請求項５】
互いに隣接するキャパシタ開口部の側面上に形成された前記上部電極の一部は、前記第１の層間絶縁膜上に延出して形成され、該延出して形成された上部電極の部位によって、上部電極同士が互いに電気的に接続されている、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１の層間絶縁膜上に延出して形成された上部電極の部位は、前記第１の層間絶縁膜の表面に形成された溝部に形成されている、請求項５に記載の半導体記憶装置。
【請求項７】
前記互いに電気的に接続されている上部電極は、プレート電位に接続されている、請求項５に記載の半導体記憶装置。
【請求項８】
前記第１の層間絶縁膜上に延出して形成された上部電極の部位は、該上部電極の材料と異なる材料からなる配線層で構成されている、請求項５に記載の半導体記憶装置。
【請求項９】
前記第１の層間絶縁膜上に、前記容量素子を覆う第２の層間絶縁膜が形成され、
前記第２の層間絶縁膜上には、前記ビット線コンタクトプラグに接続されたビット線が形成されている、請求項１に記載の半導体記憶装置。
【請求項１０】
前記半導体基板にＭＩＳトランジスタ形成され、
前記半導体基板上に、前記ＭＩＳトランジスタを覆う第３の層間絶縁膜が形成されており、
前記容量素子の下部電極は、前記第３の層間絶縁膜内に形成された第１のコンタクトプラグを介して、前記ＭＩＳトランジスタのソース・ドレイン領域の一方に接続され、
前記ビット線コンタクトプラグは、前記第３の層間絶縁膜内に形成された第２のコンタクトプラグを介して、前記前記ＭＩＳトランジスタのソース・ドレイン領域の他方に接続されている、請求項１に記載の半導体記憶装置。
【請求項１１】
半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に、容量素子形成用のキャパシタ開口部を形成する工程（ａ）と、
前記キャパシタ開口部の底面及び側面上に、第１の導電膜からなる下部電極を選択的に形成する工程（ｂ）と、
前記第１の層間絶縁膜及び前記下部電極上に、容量絶縁膜形成用の絶縁膜及び上部電極形成用の第２の導電膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜上に形成された前記絶縁膜及び前記第２の導電膜を選択的に除去して、容量絶縁膜及び上部電極を形成する工程（ｄ）と、
前記第１の層間絶縁膜及び前記上部電極上に第２の層間絶縁膜を形成し、該第２の層間絶縁膜内にビット線コンタクトプラグを形成する工程（ｅ）と
を備え、
前記工程（ｄ）において、前記第１の層間絶縁膜上に形成された前記容量絶縁膜及び前記第２の導電膜は、少なくとも前記ビット線コンタクトプラグが形成された部位側において、選択的に除去されていることを特徴とする、半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｂ）の後であって、前記工程（ｃ）の前に、前記第１の層間絶縁膜の表面の一部を選択にエッチングして、該第１の層間絶縁膜の表面に溝部を形成する工程をさらに備え、
前記工程（ｄ）において、前記第１の層間絶縁膜上に形成された前記絶縁膜及び前記第２の導電膜は、前記第１の層間絶縁膜の表面に形成された溝部に残存している、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記工程（ｂ）において、前記キャパシタ開口部の側面上に形成された前記下部電極の上端部は、前記第１の層間絶縁膜の表面から、前記容量絶縁膜の膜厚分よりも下方に位置するように形成されている、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｂ）は、
前記キャパシタ開口部を含む前記第１の層間絶縁膜上に、下部電極形成用の第１の導電膜を形成する工程（ｂ１）と、
前記キャパシタ開口部内に、選択的にフォトレジストを埋め込む工程（ｂ２）と、
前記フォトレジストをマスクに、前記第１の層間絶縁膜上に形成された第１の導電膜をエッチングで除去する工程（ｂ３）と
で実行される、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１５】
前記工程（ｄ）は、前記第１の層間絶縁膜上に形成された前記絶縁膜及び前記第２の導電膜を、前記第１の層間絶縁膜の表面が露出するまで研磨することによって実行される、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１６】
前記工程（ｄ）は、
前記キャパシタ開口部内に、選択的にフォトレジストを埋め込む工程（ｄ１）と、
前記フォトレジストをマスクに、前記第１の層間絶縁膜上に形成された前記絶縁膜及び前記第２の導電膜をエッチングで除去する工程（ｄ２）と
で実行される、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１７】
前記工程（ｄ１）において、前記フォトレジストは、互いに隣接するキャパシタ開口部の間にある前記第１の層間絶縁膜上にもライン状に形成され、
前記工程（ｄ２）において、前記ライン状に形成されたフォトレジスト下にあった前記第２の導電膜は、前記第１の層間絶縁膜上に残存し、該残存した第２の導電膜によって、互いに隣接するキャパシタ開口部の側面上に形成された上部電極同士が互いに電気的に接続されている、請求項１６に記載の半導体記憶装置。
【請求項１８】
前記工程（ｅ）の後、前記第２の層間絶縁膜上に、前記ビット線コンタクトプラグに接続するビット線を形成する工程をさらに備えた、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１９】
前記工程（ａ）の前に、
前記半導体基板上に、ソース・ドレイン領域を有するＭＩＳトランジスタを形成する工程と、
前記半導体基板上に、ＭＩＳトランジスタ覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜内に、前記ＭＩＳトランジスタのソース・ドレイン領域の一方に接続する第１のコンタクトプラグ、及びソース・ドレイン領域の他方に接続する第２のコンタクトプラグを形成する工程と
をさらに備え、
前記第１のコンタクトプラグは、前記下部電極に接続され、前記第２のコンタクトプラグは、前記ビット線コンタクトプラグに接続される、請求項１１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ等の半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、電荷蓄積用容量素子をビット線の下方に配置するキャパシタ・アンダー・ビットライン（ＣＵＢ）構造のＤＲＡＭには、コンケーブ型の容量電極が用いられている。ＤＲＡＭにコンケーブ型の容量電極を用いた場合には、ＤＲＡＭの上に形成する層間絶縁膜の表面を平坦にすることができるため、コンケーブ型の容量電極は微細化に有利であると言われている。（例えば、特許文献１参照）。
【０００３】
以下に、従来のコンケーブ型の容量電極を有するＤＲＡＭ混載半導体装置の構造について、図１７（ａ）、（ｂ）を参照しながら説明する。図１７（ａ）は、従来のＤＲＡＭ混載半導体装置の構造を示す平面図、図１７（ｂ）は、図１７（ａ）中のXVIIb−XVIIbに沿った断面図である。
【０００４】
図１７（ｂ）に示すように、シリコン基板１０１に、トランジスタが形成される領域を囲むように設けられたトレンチ型素子分離（ＳＴＩ）１０２が形成され、シリコン基板１０１の上にゲート絶縁膜（図示せず）を介してゲート電極１０３が形成されている。シリコン基板１０１およびゲート電極１０３の上には、層間絶縁膜１０４が形成され、さらに、層間絶縁膜１０４を貫通して、シリコン基板１０１に到達するコンタクトプラグ１０５が形成されている。層間絶縁膜１０４上には、シリコン窒化膜１０６および層間絶縁膜１０７が形成され、さらに、層間絶縁膜１０７を貫通してコンタクトプラグ１０５の上面に到達する容量セル用ホール（キャパシタ開口部）が形成されている。
【０００５】
容量素子は、キャパシタ開口部の底面および側面を覆う下部電極１０８、キャパシタ開口部および層間絶縁膜１０７の一部を覆う容量絶縁膜１０９、及び容量絶縁膜１０９の上を覆う上部電極１１０とで構成されている。上部電極１１０上には、層間絶縁膜１１２が形成され、さらに、層間絶縁膜１１２、１０７を貫通してコンタクトプラグ１０５に到達するビット線コンタクトプラグ１１３が形成されている。そして、層間絶縁膜１１２の上には、ビット線コンタクトプラグ１１３と接続されるビット線１１４が形成されている。
【０００６】
図１７（ａ）、（ｂ）に示した半導体装置の容量素子は、次のように形成される。まず、キャパシタ開口部の底面及び側面上に下部電極１０８を形成した後、キャパシタ開口部を含め層間絶縁膜１０７上に、容量絶縁膜１０９と上部電極１１０を形成する。その後、レジストマスクを用いて上部電極１１０をエッチングして、上部電極１１０に、ビット線コンタクトプラグ１１３を形成するための開口部１１５を形成する。
【０００７】
この開口部１１５は、ビット線コンタクトプラグ１１３に対する所定のマージンａ１、及びキャパシタ開口部１１６に対する所定のマージンａ２を確保して設けられている。すなわち、マージンａ１は、ビット線コンタクトプラグ１１３を形成するためのフォトマスクの位置合わせずれに対して設定され、所定のマージンａ２は、キャパシタ開口部１１６を形成するためのフォトレジストマスクの位置合わせずれに対して設定されている。
【特許文献１】特開２００２−１４１４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の製造方法で形成された容量素子は、リソグラフィーの短波長化によりパターニングの微細化が進行しているものの、合わせずれマージンａ１およびａ２のシュリンク率は、パターニングのシュリンク率より小さい。そのため、微細化によりセルサイズが小さくなるに従い、セルサイズに対して合わせずれマージンａ１およびａ２の占める割合が大きくなり、キャパシタ開口部１１６が占める割合が小さくなってきている。
【０００９】
加えて、コンケーブ型の容量電極を用いたＤＲＡＭでは、キャパシタ開口部１１６の内側に設けられた容量部にしか記憶電荷を蓄積することができない。そのため、微細化によってキャパシタ開口部の面積が減少すると、蓄積できる記憶電荷も減少して、メモリ動作に必要な量を保持することが困難になる。
【００１０】
本発明はかかる点に鑑みてなされたもので、その主な目的は、セルサイズが微細化されても、ＤＲＡＭ動作に必要な容量を保持することのできる半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係わる半導体記憶装置は、半導体基板上に形成された第１の層間絶縁膜内にキャパシタ開口部が設けられ、該キャパシタ開口部の底面及び側面上に形成された下部電極、容量絶縁膜、及び上部電極からなる容量素子を備え、第１の層間絶縁膜内に、ビット線コンタクトプラグが形成され、キャパシタ開口部の側面上に形成された下部電極、容量絶縁膜、及び上部電極の上端部は、少なくともビット線コンタクトプラグが形成された部位側において、第１の層間絶縁膜の表面から下方に位置していることを特徴とする。
【００１２】
このような構成によれば、キャパシタ開口部とビット線コンタクトプラグとの間にある第１の層間絶縁膜上には上部電極がなく、キャパシタ開口部の底面及び側面上にのみ上部電極が形成されているため、従来のように、キャパシタ開口部と、ビット線コンタクトプラグ１１３を形成するための開口部１１５との合わせずれマージンａ２を設ける必要がない。そのため、メモリセルサイズが一定のままで、従来確保していた合わせずれマージンａ２の分だけ広げることができるので、セルサイズが微細化されても、ＤＲＡＭ動作に必要な容量を保持した半導体記憶装置を実現することができる。
【００１３】
ある好適な実施形態において、上記キャパシタ開口部の側面上に形成された下部電極の上端部は、第１の層間絶縁膜の表面から、容量絶縁膜の膜厚分よりも下方に位置している。また、キャパシタ開口部の側面上に形成された下部電極の上端部は、容量絶縁膜及び上部電極で覆われている。
【００１４】
ある好適な実施形態において、互いに隣接するキャパシタ開口部の側面上に形成された上部電極の一部は、第１の層間絶縁膜上に延出して形成され、該延出して形成された上部電極の部位によって、上部電極同士が互いに電気的に接続されている。
【００１５】
ある好適な実施形態において、上記第１の層間絶縁膜上に延出して形成された上部電極の部位は、第１の層間絶縁膜の表面に形成された溝部に形成されている。
【００１６】
なお、互いに電気的に接続されている上部電極は、プレート電位に接続されていることが好ましい。
【００１７】
また、上記第１の層間絶縁膜上に延出して形成された上部電極の部位は、該上部電極の材料と異なる材料からなる配線層で構成されていてもよい。
【００１８】
本発明に係わる半導体記憶装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜内に、容量素子形成用のキャパシタ開口部を形成する工程（ａ）と、キャパシタ開口部の底面及び側面上に、第１の導電膜からなる下部電極を選択的に形成する工程（ｂ）と、第１の層間絶縁膜及び下部電極上に、容量絶縁膜形成用の絶縁膜及び上部電極形成用の第２の導電膜を形成する工程（ｃ）と、第１の層間絶縁膜上に形成された絶縁膜及び第２の導電膜を選択的に除去して、容量絶縁膜及び上部電極を形成する工程（ｄ）と、第１の層間絶縁膜及び上部電極上に第２の層間絶縁膜を形成し、該第２の層間絶縁膜内にビット線コンタクトプラグを形成する工程（ｅ）とを備え、工程（ｄ）において、第１の層間絶縁膜上に形成された容量絶縁膜及び第２の導電膜は、少なくともビット線コンタクトプラグが形成された部位側において、選択的に除去されていることを特徴とする。
【００１９】
ある好適な実施形態において、工程（ｂ）の後であって、工程（ｃ）の前に、第１の層間絶縁膜の表面の一部を選択にエッチングして、該第１の層間絶縁膜の表面に溝部を形成する工程をさらに備え、工程（ｄ）において、第１の層間絶縁膜上に形成された絶縁膜及び第２の導電膜は、第１の層間絶縁膜の表面に形成された溝部に残存している。
【００２０】
ある好適な実施形態において、工程（ｂ）において、キャパシタ開口部の側面上に形成された下部電極の上端部は、第１の層間絶縁膜の表面から、容量絶縁膜の膜厚分よりも下方に位置するように形成されている。
【００２１】
ある好適な実施形態において、工程（ｂ）は、キャパシタ開口部を含む第１の層間絶縁膜上に、下部電極形成用の第１の導電膜を形成する工程（ｂ１）と、キャパシタ開口部内に、選択的にフォトレジストを埋め込む工程（ｂ２）と、フォトレジストをマスクに、第１の層間絶縁膜上に形成された第１の導電膜をエッチングで除去する工程（ｂ３）とで実行される。
【００２２】
ある好適な実施形態において、工程（ｄ）は、第１の層間絶縁膜上に形成された絶縁膜及び第２の導電膜を、第１の層間絶縁膜の表面が露出するまで研磨することによって実行される。
【００２３】
また、工程（ｄ）は、キャパシタ開口部内に、選択的にフォトレジストを埋め込む工程（ｄ１）と、フォトレジストをマスクに、第１の層間絶縁膜上に形成された絶縁膜及び第２の導電膜をエッチングで除去する工程（ｄ２）とで実行されてもよい。
【００２４】
なお、工程（ｄ１）において、フォトレジストは、互いに隣接するキャパシタ開口部の間にある前記第１の層間絶縁膜上にもライン状に形成され、工程（ｄ２）において、ライン状に形成されたフォトレジスト下にあった第２の導電膜は、第１の層間絶縁膜上に残存し、該残存した第２の導電膜によって、互いに隣接するキャパシタ開口部の側面上に形成された上部電極同士が互いに電気的に接続されていることが好ましい。
【発明の効果】
【００２５】
本発明に係わる半導体記憶装置によれば、ビット線コンタクトプラグとキャパシタ開口部とのアライメントマージンを小さく設定し、容量セル領域を大きくとることができるので、セルサイズが微細化されても、ＤＲＡＭ動作に必要な容量を確保することができる。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２７】
（第１の実施形態）
図１は、第１の実施形態に係るＣＵＢ構造を有する半導体記憶装置の平面図である。また、図２（ａ）は、図１中のIIa−IIaに沿った断面図、図２（ｂ）は、図１中のIIb−IIbに沿った断面図、図２（ｃ）は、図１中のIIc−IIcに沿った断面図、図３は、図１中のIII−IIIに沿った断面図である。
【００２８】
図１及び図２（ａ）に示すように、本実施形態における半導体記憶装置は、半導体基板１上に形成された第１の層間絶縁膜７内にキャパシタ開口部１６が設けられ、キャパシタ開口部１６の底面及び側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０からなる容量素子を備えている。そして、第１の層間絶縁膜７内に、ビット線コンタクトプラグ１３が形成され、キャパシタ開口部１６の側面上に形成された下部電極８、容量絶縁膜９、及び上部電極１０の上端部は、少なくともビット線コンタクトプラグ１３が形成された部位側において、第１の層間絶縁膜７の表面から下方に位置している。すなわち、キャパシタ開口部１６とビット線コンタクトプラグ１３との間にある第１の層間絶縁膜７上には上部電極１０がなく、キャパシタ開口部１６の底面及び側面上にのみ上部電極１０が形成されている。そのため、図１に示すように、ビット線コンタクトプラグ１３の形成には、キャパシタ開口部１６との合わせずれマージンａだけを確保しておけばよい。
【００２９】
また、キャパシタ開口部１６の側面上に形成された下部電極８の上端部は、後述する製造方法を用いて、第１の層間絶縁膜７の表面から、容量絶縁膜９の膜厚分よりも下方に位置するように形成されている。これにより、キャパシタ開口部１６の側面上に形成された下部電極８の上端部は、容量絶縁膜９及び上部電極１０で覆われる。
【００３０】
また、図２（ｂ）及び図３に示すように、互いに隣接するキャパシタ開口部１６の側面上に形成された上部電極１０の一部は、第１の層間絶縁膜７上に延出して形成され、延出して形成された上部電極１０の部位（上部電極配線）１１によって、上部電極１０同士が互いに電気的に接続されている。
【００３１】
ここで、第１の層間絶縁膜７上に延出して形成された上部電極配線１１は、後述する製造方法を用いて、第１の層間絶縁膜７の表面に形成された深さｄの溝部に形成されている。なお、このように互いに電気的に接続されている上部電極１０は、プレート電位に接続されている。
【００３２】
また、第１の層間絶縁膜７上には、容量素子を覆う第２の層間絶縁膜１２が形成され、第２の層間絶縁膜１２上には、ビット線コンタクトプラグ１３に接続されたビット線１４が形成されている。
【００３３】
さらに、半導体基板１にはＭＩＳトランジスタ形成され、半導体基板１上に、ＭＩＳトランジスタを覆う第３の層間絶縁膜４が形成されている。そして、容量素子の下部電極８は、第３の層間絶縁膜４内に形成された第１のコンタクトプラグ５を介して、ＭＩＳトランジスタのソース・ドレイン領域の一方に接続され、ビット線コンタクトプラグ１３は、第３の層間絶縁膜４内に形成された第２のコンタクトプラグ５を介して、記ＭＩＳトランジスタのソース・ドレイン領域の他方に接続されている。
【００３４】
次に、本実施形態における半導体記憶装置の製造方法について、図４（ａ）〜７（ｂ）に示した工程断面図を参照しながら説明する。なお、図中のＡの領域は、図１中のIIa−IIaに沿った断面図で、Ｂの領域は、図１中のIIb−IIbに沿った断面図をそれぞれ表す。
【００３５】
まず、図４（ａ）に示すように、周知の方法を用いて、シリコン基板１にシリコン酸化膜よりなる素子分離酸化膜２を形成する。その後、例えば厚さ５ｎｍのシリコン酸化膜からなるゲート絶縁膜（図示せず）を介してゲート電極３を形成する。
【００３６】
次に、図４（ｂ）に示すように、層間絶縁膜（第３の層間絶縁膜）４を堆積した後、層間絶縁膜４を貫通し、活性領域と接触する導電性の材料からなるコンタクトプラグ５を形成する。
【００３７】
次に、図４（ｃ）に示すように、層間絶縁膜４上にシリコン窒化膜６および層間絶縁膜（第１の層間絶縁膜）７を堆積する。
【００３８】
次に、図５（ａ）に示すように、層間絶縁膜７およびシリコン窒化膜６を貫通し、コンタクトプラグ５の上面に到達するキャパシタ開口部を形成した後、キャパシタ開口部を含む層間絶縁膜７上に下部電極となる第１の導電膜８を堆積する。
【００３９】
次に、図５（ｂ）に示すように、キャパシタ開口部内にフォトレジスト２０を埋め込み、層間絶縁膜７上の第１の導電膜８を異方性ドライエッチにより除去し、下部電極８を形成する。ここで、キャパシタ開口部内のフォトレジスト２０は、層間絶縁膜７の上面より高くフォトレジストを塗布し、全面露光により層間絶縁膜７上のフォトレジストを除去することにより形成する。また、下部電極８をドライエッチで除去する工程は、下部電極８の上端部が、層間絶縁膜７に対して、少なくとも容量絶縁膜の膜厚より下になるようにエッチング時間を設定する。
【００４０】
次に、図６（ａ）に示すように、有機埋め込み材料２１をキャパシタ開口部内に埋め込んだ後、一部に開口領域が設けられたレジストパターン２２をマスクとして、層間絶縁膜７の表面の一部をエッチングして、深さｄの溝部を形成する。ここで、レジストパターン２２の開口領域２２ａは、図８に示すように、下部電極８が形成されたキャパシタ開口部間を結ぶように形成される。
【００４１】
次に、図６（ｂ）に示すように、有機埋め込み材料２１及びレジスト２２を除去した後、層間絶縁膜７及び下部電極８上に、容量絶縁膜形成用の絶縁膜９及び上部電極形成用の第２の導電膜１０を堆積する。
【００４２】
次に、図７（ａ）に示すように、ＣＭＰ（Chemical Mecanical Polishing）により、層間絶縁膜７上の絶縁膜９および第２の導電膜１０を、層間絶縁膜７が露出するまで除去し、キャパシタ開口部内にキャパシタとなる容量絶縁膜９および上部電極１０を形成する。このとき、層間絶縁膜７の表面に形成された溝部内には、容量絶縁膜９および上部電極１０が残存し、互いに隣接するキャパシタ開口部の側面上に形成された上部電極１０同士は、溝部内に形成された上部電極配線１１で互いに電気的に接続される。
【００４３】
最後に、図７（ｂ）に示すように、層間絶縁膜７上に、キャパシタ開口部を埋めるように、層間絶縁膜（第２の層間絶縁膜）１２を堆積した後、層間絶縁膜７、１２およびシリコン窒化膜６を貫通し、コンタクトプラグ５と接続するビット線コンタクトプラグ１３を形成する。その後、層間絶縁膜１２上に、ビット線となる金属配線１４を形成し、さらに、周知の技術を用いて上層配線を形成して、ＣＵＢ構造を有する半導体記憶装置を完成する。
【００４４】
本実施形態におけるＣＵＢ構造は、図１に示すように、キャパシタ開口部１６とビット線コンタクトプラグ１３とは、所定のマージンａを確保して形成されている。ここで、マージンａは、キャパシタ開口部１６およびビット線コンタクトプラグ１３を形成するためのフォトレジストマスクの位置合わせずれに対して設定される。
【００４５】
図１７（ａ）に示したように、従来のＣＵＢ構造においては、キャパシタ開口部１１６とビット線コンタクトプラグ１１３との間には、２回分の合わせずれマージンａ１＋ａ２を確保する必要があった。合わせずれマージンは、リソグラフィーおよびプロセス条件により変動するが、その変動量は小さいため、ａ＝ａ１＝ａ２とすると、本実施形態における合わせずれマージンａを、従来の合わせずれマージン２ａの約半分に小さく設定できる。すなわち、メモリセルサイズを一定とした場合、本実施形態におけるキャパシタ開口部１６は、従来に比べ長さａだけ大きくすることができる。その結果、キャパシタ開口部１６の容積が増加し、蓄積電荷量不足によるＤＲＡＭ動作不良を防ぐことができる。
【００４６】
なお、本実施形態の図６（ａ）に示した工程において、層間絶縁膜７の表面の一部に溝部を形成する工程は省略してもよい。この場合、各メモリセルの上部電極１０の電位は固定されないが、蓄積電荷量とリーク特性等を制御することによりＤＲＡＭを動作させることは十分に可能である。
【００４７】
また、図７（ａ）に示した工程において、層間絶縁膜７上の容量絶縁膜９及び上部電極１０をＣＭＰで除去したが、ドライエッチで除去してもよい。この場合、キャパシタ開口部１６の底面に形成された上部電極１０がエッチングされないように保護する必要がある。これは、例えば、図９（ａ）に示すように、キャパシタ開口部１６内を上部電極１０の材料で埋めることによって、キャパシタ開口部１６の底面に形成された上部電極１０を保護することができる。また、図９（ｂ）に示すように、フォトレジスト２３を、キャパシタ開口部１６内に埋め込むことによって、キャパシタ開口部１６の底面に形成された上部電極１０を保護してもよい。このとき、図９（ｃ）に示すように、キャパシタ開口部１６間を結んで、層間絶縁膜７の表面に形成された溝部には、上部電極配線１１が一部しか残らない場合があるが、上部電極１０の電位は、通常一定電位に固定されているので、上部電極配線１１が高抵抗になっても、ＤＲＡＭ動作上は問題とならない。
【００４８】
（第２の実施形態）
図１０（ａ）〜（ｃ）は、第２の実施形態に係るＣＵＢ構造を有する半導体記憶装置の構成を示した図で、図１０（ａ）はその平面図、図１０（ｂ）は、図１０（ａ）中のＸb−Ｘbに沿った断面図、図１０（ｃ）は、図１０（ａ）中のＸc−Ｘcに沿った断面図である。
【００４９】
本実施形態における半導体記憶装置の製造方法について、図１１（ａ）〜図１３（ｂ）に示す工程断面図を参照しながら説明する。なお、図中のＡの領域は、図１０（ａ）中のＸb−Ｘbに沿った断面図、Ｂの領域は、図１０（ａ）中のＸc−Ｘcに沿った断面図をそれぞれ表す。また、第１の実施形態における製造工程と共通する工程については、詳しい説明を省略する。
【００５０】
まず、図１１（ａ）に示すように、周知の方法を用いて、シリコン基板１にシリコン酸化膜よりなる素子分離酸化膜２を形成する。その後、シリコン酸化膜からなるゲート絶縁膜（図示せず）を介してゲート電極３を形成する。
【００５１】
次に、図１１（ｂ）に示すように、層間絶縁膜（第３の層間絶縁膜）４を堆積し、その後、層間絶縁膜４を貫通し、活性領域と接触する導電性の材料からなるコンタクトプラグ５を形成する。
【００５２】
次に、図１１（ｃ）に示すように、層間絶縁膜４上に、シリコン窒化膜６および層間絶縁膜（第１の層間絶縁膜）７を堆積する。
【００５３】
次に、図１２（ａ）に示すように、層間絶縁膜７およびシリコン窒化膜６を貫通し、コンタクトプラグ５の上面に到達するキャパシタ開口部を形成した後、キャパシタ開口部内を含む層間絶縁膜７上に下部電極材料８を堆積する。
【００５４】
次に、図１２（ｂ）に示すように、キャパシタ開口部内にフォトレジスト２４を埋め込み、層間絶縁膜７上の下部電極材料８をドライエッチにより除去し、下部電極８を形成する。
【００５５】
次に、図１３（ａ）に示すように、容量絶縁膜９及び上部電極材料１０を堆積した後、例えば、ＣＭＰにより層間絶縁膜７上の容量絶縁膜９および上部電極材料１０を除去し、キャパシタ開口部内にキャパシタとなる容量絶縁膜９および上部電極１０を形成する。
【００５６】
最後に、図１３（ｂ）に示すように、層間絶縁膜７およびシリコン窒化膜６を貫通し、コンタクトプラグ５と接続するビット線コンタクトプラグ１３を形成する。その後、層間絶縁膜１２を堆積し、例えば、Ｃｕダマシンプロセスにより、ビット線パッド１８および上部電極配線１９を形成する。この場合、ビット線は層間絶縁膜１２より上層に形成される。その後、周知の技術を用いて上層配線を形成し、ＣＵＢ構造を有する半導体記憶装置を完成する。
【００５７】
本実施形態におけるＣＵＢ構造は、第１の実施形態と同様に、図１０（ａ）に示すように、キャパシタ開口部１６とビット線コンタクトプラグ１３とは、所定のマージンａを確保して形成されている。従って、従来の合わせずれマージンａ１＋ａ２よりも小さく設定できるので、メモリセルサイズを一定とした場合、キャパシタ開口部１６を、従来に比べ大きくすることができる。その結果、キャパシタ開口部１６の容積が増加し、蓄積電荷量不足によるＤＲＡＭ動作不良を防ぐことができる。
【００５８】
（第３の実施形態）
図１４（ａ）〜（ｂ）は、第３の実施形態における半導体記憶装置の製造方法を示す工程断面図である。なお、本実施形態におけるメモリセルのレイアウトは、図１に示したものと同じである。また、図中のＡの領域は、図１中のIIa−IIaに沿った断面図、Ｂの領域は、図１中のIIb−IIbに沿った断面図をそれぞれ表す。
【００５９】
まず、第１の実施形態において、図４（ａ）〜図５（ｂ）に示したのと同様の工程で、キャパシタ開口部１６内に下部電極８を形成する。
【００６０】
次に、図１４（ａ）に示すように、キャパシタ開口部１６内を含む第１の層間絶縁膜７上に、容量絶縁膜形成用の絶縁膜９及び上部電極形成用の導電膜１０を堆積した後、図１５に示すように、隣接するキャパシタ開口部１６の間にある層間絶縁膜７上に、ライン状のレジストパターン２５を形成する。このとき、レジスト露光時の露光エネルギーをコントロールすることによって、キャパシタ開口部１６内に、上部電極１０を保護するためのレジストを残すようにする。
【００６１】
続いて、フォトレジスト２５をマスクに絶縁膜９および導電膜１０をエッチングして、キャパシタ開口部１６内に、容量絶縁膜９および上部電極１０を形成する。このとき、領域Ｂにおいては、互いに隣接するキャパシタ開口部１６の側面上に形成された上部電極１０同士は、図１６に示すように、層間絶縁膜７上に形成された上部電極配線１１で互いに電気的に接続される。
【００６２】
次に、図１４（ｂ）に示すように、第１の層間絶縁膜７上に、キャパシタ開口部１６を覆うように、第２の層間絶縁膜１２を堆積した後、第１、第２の層間絶縁膜７、１２、及びシリコン窒化膜６を貫通し、コンタクトプラグ５と接続するビット線コンタクトプラグ１３を形成する。その後、第２の層間絶縁膜１２上に、ビット線となる金属配線１１４を形成し、さらに、周知の技術を用いて上層配線を形成して、ＣＵＢ構造を有する半導体記憶装置を完成する。
【００６３】
本実施形態において形成されたＣＵＢ構造は、第１の実施形態と同様に、キャパシタ開口部１６とビット線コンタクトプラグ１３とは、所定のマージンａを確保して形成されている。従って、従来の合わせずれマージンａ１＋ａ２よりも小さく設定できるので、メモリセルサイズを一定とした場合、キャパシタ開口部１６を、従来に比べ大きくすることができる。その結果、キャパシタ開口部１６の容積が増加し、蓄積電荷量不足によるＤＲＡＭ動作不良を防ぐことができる。
【００６４】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、キャパシタ開口部１６内に形成する下部電極８は、その上端部を、層間絶縁膜７の表面からリセスさせて形成したが、層間絶縁膜７の上面と同じ高さになるようエッチングしてもよい。この場合、下部電極８の上面が容量として機能しなくなるが、下部電極８の上端部の面積が、下部電極８の上端部の層間絶縁膜７表面からのリセス量よりも小さい場合には、容量素子の表面積が広くなるため容量が大きくなる。
【産業上の利用可能性】
【００６５】
本発明は、ＣＵＢ構造をなす容量素子を備えた半導体装置において、セルサイズが微細化されても、ＤＲＡＭ動作に必要な容量が確保できる半導体記憶装置に有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示した平面図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置の構成を示した図で、（ａ）は、図１中のIIa−IIaに沿った断面図、（ｂ）は、図１中のIIb−IIbに沿った断面図、（ｃ）は、図１中のIIc−IIcに沿った断面図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置の構成を示した図で、図１中のIII−IIIに沿った断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図５】（ａ）〜（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図６】（ａ）〜（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図７】（ａ）〜（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図８】本発明の第１の実施形態における層間絶縁膜上に溝部を形成するためのフォトレジストのパターンを示した平面図である。
【図９】（ａ）〜（ｃ）は、本発明の第１の実施形態における製造方法の変形例を示した断面図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置の構成を示した図で、（ａ）はその平面図、（ｂ）は、（ａ）中のＸb−Ｘbに沿った断面図、（ｃ）は、（ａ）中のＸc−Ｘcに沿った断面図である。
【図１１】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図１２】（ａ）〜（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図１３】（ａ）〜（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図１４】（ａ）〜（ｂ）は、本発明の第３の実施形態に係る半導体記憶装置の製造方法を示した工程断面図である。
【図１５】本発明の第３の実施形態におけるキャパシタ開口部内に上部電極を形成するためのフォトレジストのパターンを示した平面図である。
【図１６】本発明の第３の実施形態における上部電極配線の構成を示した断面図である。
【図１７】従来の半導体記憶装置の構成を示した図で、（ａ）はその平面図、（ｂ）は、（ａ）中のXVIIb−XVIIbに沿った断面図である。
【符号の説明】
【００６７】
１      半導体基板
２      素子分離酸化膜
３      ゲート電極
４      第３の層間絶縁膜
５      コンタクトプラグ
５      のコンタクトプラグ
６      シリコン窒化膜
７      第１の層間絶縁膜
８      下部電極（第１の導電膜）
９      容量絶縁膜
１０    上部電極（第２の導電膜）
１１、１９    上部電極配線
１２    第２の層間絶縁膜
１３    ビット線コンタクトプラグ
１４    ビット線
１６    キャパシタ開口部
１８    ビット線パッド
２０、２２、２３、２４、２５    フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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