(57)【要約】【課題】  制御手段がリセット動作を行うと、リセット動作の直前の前記電源制御手段の状態を保持することができず、リセット動作のたびに、電源を入れなおす必要があった。【解決手段】  制御手段がリセット動作を行ったときに、第１の電源とは異なる第２の電源により駆動され、制御手段のリセット動作の直前の前記電源制御手段の状態を保持する保持手段を有することを特徴とする。【選択図】  図１
2008090592.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と、
前記第１の電源とは異なる第２の電源と、
前記第１の電源を制御する電源制御手段と、
前記電源制御手段を制御する制御手段と、
前記制御手段がリセット動作を行ったときに、前記第２の電源により駆動され、前記制御手段のリセット動作の直前の前記電源制御手段の状態を保持する保持手段とを有することを特徴とする電子機器。
【請求項２】
前記電源制御手段は、前記第１の電源の通電をオン・オフする制御を行うものであって、前記保持手段は前記制御手段のリセット動作の直前に前記電源制御手段が前記第１の電源の通電をオンしているかどうかを保持することを特徴とする請求項１に記載の電子機器。
【請求項３】
前記保持手段はＤＱフリップフロップ回路であることを特徴とする請求項１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に関し、特にリセット動作の可能なＣＰＵを有する電子機器に関するものである。
【背景技術】
【０００２】
図９を用いて、従来例に係るデジタルカメラの構成について説明する。１はデジタルカメラ全体を制御するＣＰＵである。２はＣＰＵ１が動作するためのプログラムが記録されているＲＯＭである。３は撮影した画像データを一時記憶しておいたり、ＣＰＵ１の動作に必要なデータを一時記憶しておく作業用メモリのＲＡＭである。４は電源制御部であり、電源５の電圧からデジタルカメラの各部に必要な電圧を夫々生成し、各部に電力を供給している。
【０００３】
６はパワースイッチであり、電源制御部４とＣＰＵ１に接続されている。７はパワースイッチ６からの出力信号とＣＰＵ１からの出力信号を受け、これら２入力信号の論理和を電源制御部４に出力し、電源制御部４の起動、動作停止を制御する論理回路部である。パワースイッチ６はユーザーから押下されることによりクローズ状態となる。そして、パワースイッチ６の出力信号がＣＰＵ１へ入力されるとともに、論理回路部７を介して電源制御部４へ入力されて、電源制御部４が起動する。
【０００４】
さらに、ＣＰＵ１がパワースイッチ６からの１度目の出力信号を認識し、論理回路７を介して電源制御部４へ制御信号を出力して、電源制御部４の動作状態を保持する。
【０００５】
また、パワースイッチ６が再度押下されて、出力信号がＣＰＵ１へ入力されると、ＣＰＵ１がパワースイッチ６からの２度目の出力信号を認識する。２度目の出力信号を認識すると、論理回路７を介した電源制御部４へ制御信号の出力を停止し、電源制御部４の動作を停止して、デジタルカメラの電源をＯＦＦする。
【０００６】
８はＣＰＵ１をリセットするリセットＩＣである。ＣＰＵ１には、レンズ駆動部、防振制御部（ＩＳ）、撮像素子やタイミングジェネレータからなる撮像部、ＬＣＤ等からなる画像表示部、マイクやスピーカー等からなる音声制御部、記録メディア等の周辺デバイス９が接続されている。これらのレンズ駆動部〜記録メディア等の周辺デバイスは、ＣＰＵ１により制御され目的の処理を行うように構成されており、夫々の状態をＣＰＵが検知できるように通信手段によって接続されている。
【０００７】
また、ＣＰＵが継続して処理できないようなエラーの発生を検出して、検出したエラーの種類に応じてシステム全体あるいはＣＰＵ以外の個々の素子のうち必要なものを個別にリセットすることが知られている。（特許文献１参照）
さらに、システム動作中においてリセット動作が必要となる場合に、制御手段内に設けられたリセット信号出力手段からリセット信号が出力され、システムのリセット動作が行われることも知られている。（特許文献２参照）
【特許文献１】特開平６−２３０９９３号公報
【特許文献２】特開平９−４４２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図９の従来例において、周辺デバイス９からＣＰＵ１に通信が返ってこない、もしくは異常な値を返してくる場合に、ＣＰＵ１が周辺デバイスのエラーを検知する。ＣＰＵ１が周辺デバイスのエラーを検知すると、ＣＰＵ１は強制的にアクセスを終了させて、所定のエラー処理を行い、画像表示部を介してエラー表示を行った後で、内部リセット動作を行う。この場合、従来例のような構成においては、ＣＰＵ１が内部リセット動作を行うと、電源制御部４の動作状態を保持できなくなってしまい、デジタルカメラとしての電源がＯＦＦ状態となってしまう。したがって、再度ユーザーが操作系６を押下することによりデジタルカメラの電源を再度入れなおす必要があった。これよって、例えば、静電気印加などのＣＰＵ内部リセットのみで修復できる簡易エラーが発生した場合でも、ユーザがデジタルカメラの電源を入れなおさなければいけないという問題があった。
【０００９】
本発明はこのような問題点を解決するためのもので、ＣＰＵが周辺デバイスのエラーを検知した場合でも、ＣＰＵのリセット動作で修復するエラーであれば、ユーザーが電源を入れ直す必要のない電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は第１の電源と、前記第１の電源とは異なる第２の電源と、前記第１の電源を制御する電源制御手段と、前記電源制御手段を制御する制御手段と、前記制御手段がリセット動作を行ったときに、前記第２の電源により駆動され、前記制御手段のリセット動作の直前の前記電源制御手段の状態を保持する保持手段とを有することを特徴とする。
【発明の効果】
【００１１】
制御手段がリセット動作を行ったとしても、リセット動作の直前の前記電源制御手段の状態を保持することができるので、リセット動作のたびに電源を入れなおす必要のない電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態を説明する。
【００１３】
図１は本発明におけるデジタルカメラの構成を示す。
【００１４】
ＣＰＵ１はデジタルカメラ全体の制御を司る中央処理装置である。ＣＰＵ１は各部への電源の制御動作、操作部６における操作キーの入力の検出動作、および操作キーの入力に基づくデジタルカメラ各部の動作を制御する。
【００１５】
２はＣＰＵ１が動作するためのプログラムが記録されているＲＯＭである。３は撮影した画像データを一時記憶しておいたり、ＣＰＵ１の動作に必要なデータを一時記憶しておく作業用メモリのＲＡＭである。
【００１６】
４は電源制御部であり、電源５に接続され、電源検出回路、ＤＣ−ＤＣコンバータ、通電するブロックを切り替えるスイッチ回路等から構成されている。電源制御部４は、ＣＰＵ１の制御に基づいて、電源５の電圧からデジタルカメラの各部に必要な電圧を夫々生成し、必要な期間だけ各部に電力を供給している。
【００１７】
６はパワースイッチからなる操作系で電源制御部４とＣＰＵ１に接続されている。パワースイッチ６のオン・オフによりカメラの電源のオン・オフを切り替える。
【００１８】
１０は補助電源であり、コイン電池等で構成されており、メイン電源５からの電源供給がない時に常時電源を供給しなくてはならないリセット補助ブロックに電源を供給する。補助電源１０が２次電池である場合は、メイン電源５からの電源が供給されているときに補助電源１０に充電する場合もある。
【００１９】
メイン電源５は、アルカリ電池やリチウム電池等の１次電池、ＮｉＣｄ電池やＮｉＭＨ電池やＬｉ電池等の２次電池、ＡＣアダプタ等から構成される。
【００２０】
リセット補助ブロック８は、メイン電源５と補助電源１０に接続されているので、カメラ本体が電源オフ状態でも常に補助電源１０から電源が供給されるよう構成されている。
【００２１】
リセット補助ブロック８は、ＣＰＵ１とＳＰＩの信号ラインで通信接続されている。また、リセット補助ブロック８は、汎用ポートの出力（ＲｅｓｅｔＤＥＴ）がＣＰＵ１に接続されるとともに、論理回路部７を介して電源制御部４に接続されている。上記構成によりＣＰＵ１からの通信により電源制御部４の起動、停止を制御する。なお、リセット補助ブロック８は、カメラ電源オフ状態でも補助電源１０から電源が供給されているので、電源制御用の汎用ポートの出力極性は保持することが出来る。
【００２２】
論理回路部７は、入力側にＣＰＵ１、リセット補助ブロック８、操作系６の出力が接続され、出力側が電源制御部４に接続されており、前記各々のブロックからの信号を受けて、電源制御部４の起動、動作停止、動作保持を制御する。
【００２３】
ＣＰＵ１には、レンズ駆動部、防振制御部（ＩＳ）、撮像素子やタイミングジェネレータからなる撮像部、ＬＣＤ等からなる画像表示部、マイクやスピーカー等からなる音声制御部、記録メディア等の周辺デバイス９が接続されている。
【００２４】
これらのレンズ駆動部〜記録メディア等の周辺デバイスは、ＣＰＵ１により制御され目的の処理を行うように構成されており、夫々の状態をＣＰＵが検知できるように通信手段によって接続されている。
【００２５】
なお、ＳＰＩはシリアル通信ライン、ＤＥＴは駆動電源検出ライン、ＣＬＫは駆動クロックライン、ＤＡＴＡはデータライン、ＲＥＡＤＹは周辺デバイスからの応答信号ライン、／ＲＥＳＥＴはリセットラインとなる。上記信号群は一例となるが、周辺デバイスの制御・駆動系を司る信号群となる。
【００２６】
次に本実施例のリセット補助ブロックの構成について図４を参照して説明する。
【００２７】
本実施例においては上記したリセット補助ブロック８の機能をＲＴＣ（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）による構成としている。
【００２８】
リセット補助ブロック８はデジタルカメラ内部の時刻を管理する時刻管理手段であるが、汎用ポートをもっていて、ＣＰＵ１はシリアル通信を介してＲＴＣの汎用ポートの制御可能である。
【００２９】
図４はリセット補助ブロック８の構成を示すブロック図である。図４において、リセット補助ブロック８は、コントローラ１３、タイマ１４、レジスタ１５、バスインターフェース１６、内部バス１７、クロック供給部１８を備えている。
【００３０】
コントローラ１３は、リセット補助ブロック８全体の制御を司るものであり、レジスタ１５に記憶されている設定値に基づいてリセット補助ブロック８全体の制御を決定している。
【００３１】
レジスタ１５は、ＣＰＵ１からバスインターフェース１７を介して読み出し／書き込み可能に構成されている。これによりＣＰＵ１は、リセット補助ブロック８を制御することが可能である。リセット補助ブロック８は補助電源１０も接続されているのでメイン電源５からの電力供給がない場合でも駆動が可能である。
【００３２】
これにより、ＣＰＵ１からの制御内容がレジスタ１５に書き込まれたら、メイン電源５が切断されてＣＰＵが停止しても、再びＣＰＵが起動して制御内容を解除するまでリセット補助ブロック８は実行し続ける。
【００３３】
次に本実施例の論理回路部の構成について図１を参照して説明する。
【００３４】
本実施例においては上記した論理回路部の機能をダイオードにより実現する構成としてもよい。入力信号数に対して１対となるダイオードを並列接続し、ＣＰＵ１、リセット補助ブロック８、操作系６からの夫々の信号の論理和が電源制御部４に入力される。
【００３５】
ＣＰＵ１、リセット補助ブロック８、操作系６からの出力信号の何れかの出力がＨｉｇｈレベルであれば論理回路としての出力もＨｉｇｈレベルとなる。
【００３６】
次に本実施例における各ブロックの動作について図１、図３、図５〜図７を参照して説明する。図１は本発明におけるデジタルカメラの実施例の構成を示している。図３は本発明におけるデジタルカメラの実施例の動作タイミングを示している。図５は本発明におけるデジタルカメラの実施例の周辺デバイスのエラー検知動作を示している。図６は本発明におけるデジタルカメラの実施例のＣＰＵとリセット補助ブロックとの通信動作を示している。図７は本発明におけるデジタルカメラの実施例の論理回路に入力される信号の動作を示している。
【００３７】
周辺デバイスは、ＳＰＩ、ＤＥＴ、ＣＬＫ、ＤＡＴＡ、ＲＥＡＤＹ、／ＲＥＳＥＴでＣＰＵ１と接続され、ＣＰＵ１により制御され目的の処理を行い、又エラー検知を行う。エラー検知の一例を図５を参照して説明する。
【００３８】
周辺デバイスはＴｘの周期でＲｅａｄｙ信号をＨｉｇｈからＬｏｗにする。ＣＰＵはＲｅａｄｙ信号がＨｉｇｈからＬｏｗになったことを検知して１ｂｙｔｅ分のＣｌｋを送る。周辺デバイスはＣＰＵから１ｂｙｔｅ分のＣＬＫが送られたことを検知してＲｅａｄｙ信号をＬｏｗからＨｉｇｈにする。
【００３９】
通常はこのような制御を繰り返すが、周辺デバイスが静電気等の不具合によりフリーズし、Ｒｅａｄｙ信号を制御できなくなった場合には、ＣＰＵはＲｅａｄｙ信号を検知してエラーを返す。
【００４０】
ＣＰＵはＴ１でエラー検知後、Ｔ２で／ＲＥＳＥＴ信号をＨｉｇｈからＬｏｗにして周辺デバイスをリセットする。そして、Ｔ３で再度前述の通信を実施する。
【００４１】
リセット補助ブロック８は、ＣＰＵ１とＳＰＩで接続されており、論理回路部を介して電源制御部に接続される汎用ポート（ＲＥＳＥＴ＿ＤＥＴ信号）をＣＰＵにより制御する。ＣＰＵはＴ３でエラー対象デバイスと通信後実施後、再度エラー検知した場合、Ｔ４でリセット補助ブロックと通信開始し、Ｔ５でＣＳがＬｏｗからＨｉｇｈレベルとなって汎用ポート（ＲＥＳＥＴ＿ＤＥＴ信号）がＨｉｇｈレベルに確定する。
【００４２】
ＣＰＵ１、リセット補助ブロック８、操作系６からの出力信号夫々、Ｅ１ＬＡＴ信号，Ｒｅｓｅｔ＿ＤＥＴ信号，Ｐｏｗｅｒ＿ＤＥＴ信号は、論理回路部を介して電源制御部に入力され、Ｈｉｇｈレベルで起動、Ｌｏｗレベルで動作停止として制御する。
【００４３】
またＲｅｓｅｔ＿ＤＥＴ信号は論理回路部からＣＰＵに接続されていて、Ｒｅｓｅｔ＿ＤＥＴの状態を検知している。ＣＰＵはＲｅｓｅｔ＿ＤＥＴ信号がＨｉｇｈレベルになったのをＴ６で検知して、電源制御部の動作状態が保持されていることを確認した後、Ｔ７でシステム全体を内部リセットする。ＣＰＵは内部リセットによりＥ１＿ＬＡＴの極性を保持できなくなりＴ８でＥ１＿ＬＡＴがＨｉｇｈレベルからＬｏｗレベルになる。
【００４４】
図７のように、論理回路部の構成により、ＣのＥ１＿ＤＥＴがＬｏｗレベルとなってもＢのＲｅｓｅｔ＿ＤＥＴがＨｉｇｈレベルで保持されているので、論理回路部の出力ＤはＨｉｇｈレベルに保持され、電源制御部の動作状態は保持されている。
【００４５】
ＣＰＵはＴ９でシステム内部リセットによりＬｏｗレベルとなったＥ１ＬＡＴをＨｉｇｈレベルにして、電源制御部の動作状態を保持する。Ｔ１０でＲｅｓｅｔ＿ＤＥＴ信号がＨｉｇｈレベルになっているのを検知し、Ｔ１１でリセット補助ブロックと通信開始し、Ｔ１２でＣＳがＬｏｗからＨｉｇｈレベルとなってＲＥＳＥＴ＿ＤＥＴ信号がＬｏｗレベルに確定する。ＣＰＵはＴ１３で周辺デバイスに対し前記通信を行いエラーチェックを開始する。Ｔ１５で通信エラー未検知であれば、Ｔ１６から通常起動を開始する。
【００４６】
次に図２を用いて動作シーケンスを説明する。図２は本実施例の動作シーケンスを示す。
【００４７】
ＣＰＵ１が周辺デバイス９に対して通信した時、もしくはリセット動作を行う（Ｓ１０１）。このとき、ＤＥＴが所定のレベルに達せず周辺デバイスの電源電圧が検知できなかったか、もしくは所定時間ＲＥＡＤＹ等の応答信号が返って来なかったか、ＤＡＴＡ等の出力値が異常な値を返してきたかを確認する（Ｓ１０２）。このような場合には、ＣＰＵ１は周辺デバイスのエラーと認識し、／ＲｅｓｅｔをＬｏｗにしてエラー対象デバイスをリセットする（Ｓ１０３）。
【００４８】
再度エラー対象デバイスに対して通信を行い、所定時間内に応答信号が返ってきて且つ出力値も正常値であれば、エラー対象デバイスは通常動作シーケンスを続行する（Ｓ１０５）。
【００４９】
逆に、所定時間内に応答信号が返って来なかった場合や、出力値が異常な値を返してきた場合、ＣＰＵ１はリセット補助ブロック８にＳＰＩで通信する（Ｓ１０６）。そして、リセット補助ブロック８はＣＰＵからの通信を受けて論理回路７に対しＲｅｓｅｔ＿ＤＥＴをＨｉｇｈにして電源制御部４の動作状態の保持を行い、またＣＰＵ１に対してもＨｉｇｈを出力する（Ｓ１０７）。
【００５０】
ＣＰＵ１は、リセット補助ブロック８からのＲｅｓｅｔ＿ＤＥＴ  Ｈｉｇｈ出力を受けて電源制御部４の動作状態が保持されていることを認識する（Ｓ１０８）。そして、システム全体を内部リセットする（Ｓ１０９）。
【００５１】
リセット動作によりＥ１ＬＡＴがＬｏｗになりＣＰＵからの電源動作保持が一度解除されてしまうので、ＣＰＵ起動後、再度Ｅ１ＬＡＴをＨｉｇｈにして電源制御部４の動作状態を保持する（Ｓ１１０）。その後、ＲｅｓｅｔＤＥＴの出力を検出してカメラの起動要因がリセット補助ブロック要因であることを確認し（Ｓ１１１）、エラー修復シーケンスに入る。
【００５２】
その後、リセット補助ブロック８にＳＰＩで通信し（Ｓ１１２）、リセット補助ブロック８はＣＰＵからの通信を受けて論理回路７に対するＲｅｓｅｔ＿ＤＥＴ出力をＨｉｇｈからＬｏｗに切り替え、電源制御部４の動作状態の保持を解除する（Ｓ１１３）。
【００５３】
ＣＰＵは、エラー対象デバイスを／ＲｅｓｅｔをＬｏｗにしてリセットした（Ｓ１１４）後、通信する（Ｓ１１５）。このとき、電源電圧が検知できなかった、もしくは所定時間応答信号が返って来なかった場合や、出力値が異常な値を返してきた等、エラーが発生した場合は、エラー対象ブロック・エラー内容のエラーチェックリストを作成（Ｓ１１７）する。作成したエラーチェックリストＲＯＭに記録（Ｓ１１８）し、カメラをシャットダウンする（Ｓ１１９）。また、エラーが発生しなかった場合は、各デバイスを通常起動する（Ｓ１１６）。
【００５４】
また、本実施例においては、リセット補助ブロックとしてＲＴＣ（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）を採用しているが、簡単なＤＱフリップフロップでも構わない。その場合のブロック図を図８に示す。
【００５５】
図中、８０がＲＴＣでの例に代わりＤＱフリップフロップの構成となっている。ＣＰＵ１がＤＱフリップフロップ８０にＣＬＫとＬｏｗ→Ｈｉｇｈ出力を夫々ＣＬＫ端子、Ｄ端子に入力すれば、Ｑ端子の出力がＬｏｗからＨｉｇｈに切り替わる。したがって、電源制御部４の動作状態は保持され、デジタルカメラの電源はＯＮ状態を保持される。
【００５６】
また、Ｑ端子の出力はＨｉｇｈ→Ｌｏｗに切り替わり、ＣＰＵ１が起動要因を認識する。したがって、ＣＰＵがシャットダウンしても極性が保持される。ＣＰＵ１が再度、ＤＱフリップフロップ８０にＣＬＫとＨｉｇｈ→Ｌｏｗ出力を夫々ＣＬＫ端子、Ｄ端子に入力すれば、Ｑ端子の出力がＨｉｇｈからＬｏｗに切り替わり、ＤＱフリップフロップ８０からの電源保持が解除される。一方、Ｑ端子の出力はＬｏｗ→Ｈｉｇｈに切り替わり、起動要因がノーマルに戻る。
【００５７】
以上、説明したように、ＣＰＵが周辺デバイスのエラーを検知した場合でも、リセット動作で修復するエラーであればユーザーがカメラの電源を入れ直す必要がない。
【図面の簡単な説明】
【００５８】
【図１】本発明における実施形態であるデジタルカメラの構成の示す図である。
【図２】本発明における実施形態であるデジタルカメラの動作シーケンスを示す図である。
【図３】本発明における実施形態であるデジタルカメラの動作タイミングを示す図である。
【図４】本発明における実施形態であるデジタルカメラのリセット補助ブロックの構成を示す図である。
【図５】本発明における実施形態であるデジタルカメラの周辺デバイスのエラー検知動作を示す図である。
【図６】本発明における実施形態であるデジタルカメラのＣＰＵとリセット補助ブロックとの通信動作を示す図である。
【図７】本発明における実施形態であるデジタルカメラの論理回路に入力される信号の動作を示す図である。
【図８】本発明における実施形態であるデジタルカメラのＤＱフリップフロップ使用時の構成を示す図である。
【図９】従来例であるデジタルカメラの構成を示す図である。
【符号の説明】
【００５９】
１  ＣＰＵ
４  電源制御部
５  メイン電源
６  パワースイッチ
８  リセット補助ブロック
１０  補助電源
【図１】
2008090592.tif 000003
【図２】
2008090592.tif 000004
【図３】
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【図４】
2008090592.tif 000006
【図５】
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【図６】
2008090592.tif 000008
【図７】
2008090592.tif 000009
【図８】
2008090592.tif 000010
【図９】
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