(57)【要約】【課題】少なくとも素子形成領域上において、半導体基板上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる、半導体装置を提供する。【解決手段】半導体装置１は、半導体基板２を備えている。半導体基板２には、トランジスタなどの複数の素子が形成される素子形成領域３が設定されている。素子形成領域３において、半導体基板２の表層部には、各素子が形成される領域を分離するためのトレンチパターンが形成されている。また、半導体基板２の表層部には、素子形成領域３の外周を取り囲む帯環状凹部５が素子形成領域３の外周に沿って形成されている。さらに、半導体基板２の表層部には、帯環状凹部５の外周を取り囲む帯環状ダミーパターン６が帯環状凹部５の外周に沿って形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
複数の素子が形成される素子形成領域において、前記半導体基板の表面を掘り下げて形成され、各素子が形成される領域を分離するためのトレンチパターンと、
前記素子形成領域外において、前記半導体基板の表面を掘り下げて形成され、前記素子形成領域の外周に沿って当該外周を取り囲む帯環状凹部と、
前記帯環状凹部の深さに等しい高さを有し、前記帯環状凹部の外周に沿って当該外周を取り囲む帯環状ダミーパターンとを備えている、半導体装置。
【請求項２】
前記帯環状ダミーパターンより外側の領域において分散して配置され、前記帯環状ダミーパターンと等しい高さを有する凸状ダミーパターンをさらに備えている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
集積回路素子の高集積化および微細化に伴い、素子分離技術として、トレンチ素子分離技術の開発が進められている。トレンチ素子分離技術は、素子が形成される素子形成領域において、基板の表面に絶縁材料が埋設された微細なトレンチ（溝）のパターンを形成し、このトレンチパターンにより各素子を分離する技術である。
図３は、トレンチ素子分離技術が適用された半導体装置の製造工程の一部を示す模式的な断面図である。
【０００３】
トレンチ素子分離技術が適用された半導体装置の製造工程では、トランジスタなどの素子が形成される素子形成領域９０において、基板９１の表面上にレジストパターンが形成され、これをマスクとしたエッチングにより、図３（ａ）に示すように、その基板９１の表層部に微細なトレンチパターン９２が形成される。
つづいて、レジストパターンが除去された後、基板の表面上に絶縁膜９３が堆積される。絶縁膜９３は、トレンチパターン９２を埋め尽くし、基板の表面全域を覆うような厚さに堆積される。
【０００４】
その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、基板９１の表面上の絶縁膜９３が研磨される。この絶縁膜９３の研磨は、基板９１の表面が露出するまで続けられる。これにより、図３（ｂ）に示すように、絶縁膜９３が埋設されたトレンチパターン９２が得られる。そして、トレンチパターン９２に囲まれる各領域は、トレンチパターン９２の底面から突出する凸部９４となり、この各凸部９４にトランジスタなどの素子が形成される。
【０００５】
ところが、素子形成領域９０に、凸部９４が形成されているのに対し、素子形成領域９０外の領域は、エッチングによりトレンチパターン９２と同じ深さに掘り下げられ、凹凸を有していないので、ＣＭＰ法により絶縁膜９３を研磨すると、その素子形成領域９０外の領域上の絶縁膜９３の表面が緩やかに窪む、いわゆるディッシングが発生する。また、これとは逆に、素子形成領域９０外の広い領域が掘り下げられず、その領域の表面と凸部９４との表面が面一に形成されている場合、ＣＭＰ法により絶縁膜９３を研磨すると、素子形成領域９０における研磨が過剰に進行し、凸部９４まで研磨によって除去される、いわゆるエロージョンが発生する。このようなディッシングやエロージョンが発生すると、基板９１の表面上に積層される層間膜や配線などの表面の平坦性が低下し、それらのパターニングのためのフォトリソグラフィー工程における焦点深度のばらつきを招いてしまう。
【０００６】
そのため、素子形成領域９０外の領域において、基板の表面にトレンチパターン９２と同じ深さの凹部を格子状に形成し、この凹部によって区画形成される矩形状ダミーパターンを格子点状に配置することにより、ディッシングおよびエロージョンの発生を防止することが提案されている。
【特許文献１】特開平９−１８１１５９号公報
【特許文献２】特開２０００−１５０８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
少なくとも素子形成領域９０上において層間膜や配線などの表面の平坦性を確保するためには、素子形成領域９０の間際にも矩形状ダミーパターンが配置されるように凹部を形成し、素子形成領域９０の境界付近でのディッシングおよびエロージョンの発生を防止しなければならない。
しかしながら、素子形成領域９０の種々の形状に対応して、素子形成領域９０の間際に矩形状ダミーパターンを配置するためには、矩形状ダミーパターンの平面サイズを小さくしなければならず、矩形状ダミーパターンの形成に必要なパターンデータ（絶縁膜９３のエッチングでマスクとして使用するレジストパターンを形成するためのデータ）の量が過大となる。
【０００８】
そこで、本発明の目的は、少なくとも素子形成領域上において、半導体基板上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するための請求項１記載の発明は、半導体基板と、複数の素子が形成される素子形成領域において、前記半導体基板の表面を掘り下げて形成され、各素子が形成される領域を分離するためのトレンチパターンと、前記素子形成領域外において、前記半導体基板の表面を掘り下げて形成され、前記素子形成領域の外周に沿って当該外周を取り囲む帯環状凹部と、前記帯環状凹部の深さに等しい高さを有し、前記帯環状凹部の外周に沿って当該外周を取り囲む帯環状ダミーパターンとを備えている、半導体装置である。
【００１０】
この構成によれば、素子形成領域外には、帯環状ダミーパターンが、素子形成領域の外周から帯環状凹部の幅だけ隔てて形成されている。そのため、半導体基板上に堆積される絶縁膜をＣＭＰ法などにより研磨しても、少なくとも素子形成領域および素子形成領域外における素子形成領域との境界付近において、ディッシングおよびエロージョンの発生を生じるおそれがない。その結果、半導体基板上に層間膜や配線などの上層が形成される場合に、少なくとも素子形成領域上において、その上層の表面の平坦性を確保することができる。また、素子形成領域との境界付近に微細な矩形状ダミーパターンなどを多量に配置する必要がないので、その矩形状ダミーパターンを形成するための多量のパターンデータを不要とすることができる。したがって、半導体基板上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる。
【００１１】
請求項２記載の発明は、前記帯環状ダミーパターンより外側の領域において分散して配置され、前記帯環状ダミーパターンと等しい高さを有する凸状ダミーパターンをさらに備えている、請求項１に記載の半導体装置である。
この構成によれば、帯環状ダミーパターンより外側の領域には、凸状ダミーパターンが分散して配置されている。これにより、帯環状ダミーパターンの外側の領域におけるディッシングおよびエロージョンの発生を防止することができる。そのため、帯環状凸部より外側の領域におけるディッシングの発生による上層の表面の平坦性の低下を防止することができる。また、凸状ダミーパターンは、帯環状ダミーパターンより内側の領域（帯環状凸部が配置される領域を含む。）にエロージョンなどを生じない程度に粗く配置されていればよいので、微細な矩形状ダミーパターンを素子形成領域外の領域に密に配置する構成と比較して、パターンデータの量の低減を図ることができる。
【００１２】
なお、前記帯環状ダミーパターンは、幅が３０μｍ以上１５０μｍ以下に形成されていることが好ましい。また、前記帯環状凹部は、幅が３０μｍ以下に形成されていることが好ましい。このような幅で帯環状ダミーパターンを形成し、帯環状凹部を形成することにより、少なくとも素子形成領域および素子形成領域外における素子形成領域との境界付近におけるディッシングおよびエロージョンの発生を確実に防止することができる。また、帯環状ダミーパターンの幅が適当であるため、帯環状ダミーパターン上に絶縁膜が残ることを防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を模式的に示す平面図である。また、図２は、図１に示す半導体装置の模式的な断面図であり、その半導体装置の製造工程の一部を示している。
この半導体装置１は、半導体基板（たとえば、シリコン基板）２を備えている。
【００１４】
半導体基板２には、トランジスタなどの複数の素子が形成される素子形成領域３が設定されている。図１では、識別を容易にするために、素子形成領域３にハッチングが付して示されている。素子形成領域３において、半導体基板２の表層部には、図２に示すように、各素子が形成される領域を分離するためのトレンチパターン４が形成されている。トレンチパターン４は、半導体基板２の表面を掘り下げて形成されており、その内部は、酸化シリコンまたは窒化シリコンなどの絶縁材料で埋め尽くされている。
【００１５】
また、半導体基板２の表層部には、素子形成領域３の外周を取り囲む帯環状凹部５が素子形成領域３の外周に沿って形成されている。帯環状凹部５は、半導体基板２の表面をトレンチパターン４と同じ深さに掘り下げて形成されており、その内部は、酸化シリコンまたは窒化シリコンなどの絶縁材料で埋め尽くされている。
さらに、半導体基板２の表層部には、帯環状凹部５の外周を取り囲む帯環状ダミーパターン６が帯環状凹部５の外周に沿って形成されている。帯環状ダミーパターン６は、帯環状凹部５の深さに等しい高さを有しており、その表面は、トレンチパターン４に囲まれた領域の表面と同一平面上に配置されている。
【００１６】
また、帯環状ダミーパターン６より外側の領域には、格子状凹部７が半導体基板２の表面をトレンチパターン４と同じ深さに掘り下げて形成され、この格子状凹部７によって区画形成される矩形凸状ダミーパターン８が格子点状に配置されている。格子状凹部７の内部は、酸化シリコンまたは窒化シリコンなどの絶縁材料で埋め尽くされている。
このような半導体装置の製造工程では、半導体基板２の表面上に、レジストパターンが形成され、これをマスクとしたエッチングにより、図２（ａ）に示すように、その半導体基板２の表層部にトレンチパターン４、帯環状凹部５および格子状凹部７が形成される。
【００１７】
つづいて、レジストパターンが除去された後、基板の表面上に絶縁材料からなる絶縁膜９が堆積される。絶縁膜９は、トレンチパターン４、帯環状凹部５および格子状凹部７を埋め尽くし、半導体基板２の表面全域を覆うような厚さに堆積される。
その後、ＣＭＰ法により、半導体基板２の表面上の絶縁膜９が研磨される。この絶縁膜９の研磨は、半導体基板２の表面が露出するまで続けられる。これにより、図２（ｂ）に示すように、絶縁膜９の材料が埋設されたトレンチパターン４、帯環状凹部５および格子状凹部７が得られる。そして、トレンチパターン４に囲まれる各領域は、トレンチパターン４の底面から突出する凸部となり、この各凸部に、トランジスタなどの素子が形成される。
【００１８】
以上の構成によれば、素子形成領域３外の領域には、帯環状ダミーパターン６が、素子形成領域３の外周から帯環状凹部５の幅だけ隔てて形成されている。そのため、半導体基板２上に堆積される絶縁膜９をＣＭＰ法などにより研磨しても、図２（ｂ）に示すように、少なくとも素子形成領域３および素子形成領域外における素子形成領域との境界付近において、ディッシングおよびエロージョンの発生を生じるおそれがない。その結果、半導体基板２上に層間膜や配線などの上層が形成される場合に、少なくとも素子形成領域３上において、その上層の表面の平坦性を確保することができる。
【００１９】
また、素子形成領域３との境界付近に微細な矩形状凸部などを多量に配置する必要がないので、その矩形状凸部を形成するための多量のパターンデータを不要とすることができる。したがって、半導体基板２上に形成される上層の表面の平坦性を確保することができながら、その平坦性の確保のためのパターンの形成に必要なパターンデータの量の低減を図ることができる。
【００２０】
なお、帯環状ダミーパターン６は、幅Ａが３０μｍ以上１５０μｍ以下に形成されていることが好ましい。また、帯環状凹部５は、幅Ｂが３０μｍ以下に形成されていることが好ましい。このような幅で帯環状ダミーパターン６を形成し、帯環状凹部６を形成することにより、少なくとも素子形成領域３および素子形成領域３外における素子形成領域３との境界付近におけるディッシングおよびエロージョンの発生を確実に防止することができる。また、帯環状ダミーパターン６の幅Ａが適当であるので、帯環状ダミーパターン６上に絶縁膜９が残ることを防止することができる。
【００２１】
また、帯環状ダミーパターン６より外側の領域には、格子状凹部７が形成されることにより、その格子状凹部７によって区画形成される矩形凸状ダミーパターン８が格子点状に配置されている。これにより、帯環状ダミーパターン６の外側の領域におけるディッシングの発生を防止することができる。そのため、帯環状ダミーパターン６より外側の領域におけるディッシングの発生による上層の表面の平坦性の低下を防止することができる。
【００２２】
さらに、矩形凸状ダミーパターン８は、帯環状ダミーパターン６より内側の領域（帯環状ダミーパターン６が配置される領域を含む。）にエロージョンなどを生じない程度に粗く配置されていればよいので、矩形凸状ダミーパターン８を粗く配置することにより、半導体基板２の表層部にトレンチパターン４、帯環状凹部５および格子状凹部７を形成するためのエッチング工程でマスクとして使用されるレジストパターンを形成するために必要なデータが膨大な量となるのを防止することができる。その結果、レジストパターンの形成に必要な時間が短く済み、製造時間短縮によるコスト低減を図ることができる。
【００２３】
帯環状ダミーパターン６より内側の領域にエロージョンなどが生じるのを防止しながら、矩形凸状ダミーパターン８（格子状凹部７）を形成するためのパターンデータの量を抑制するために、矩形凸状ダミーパターン８は、１辺の長さＣが２μｍ以上１０μｍ以下である平面視正方形状に形成され、その面積が、矩形凸状ダミーパターン８の行方向（図１における横方向）の１辺の長さと行方向に隣り合う矩形凸状ダミーパターン８間の間隔との和を１辺の長さとし、矩形凸状ダミーパターン８の列方向（図１における縦方向）の１辺の長さと列方向に隣り合う矩形凸状ダミーパターン８間の間隔との和を１辺の長さとする、矩形状領域１０の面積に対して３０％以上９０％以下となるように形成されていることが好ましい。より好ましくは、矩形凸状ダミーパターン８は、１辺の長さＣが５μｍ以上８μｍ以下である平面視正方形状に形成され、その面積が矩形状領域１０の面積に対して５０％以上７０％以下となるように形成されるとよい。
【００２４】
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、帯環状ダミーパターン６より外側の領域に、帯環状ダミーパターン６の外周に沿って、帯環状の凹部が形成され、さらにその外周に沿って、第２の帯環状ダミーパターンが形成されて、その第２の帯環状ダミーパターンの外側の領域に、格子状凹部７によって区画形成される矩形凸状ダミーパターン８が格子点状に配置されてもよい、
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２５】
【図１】この発明の一実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図２】図１に示す半導体装置の模式的な断面図であり、その半導体装置の製造工程の一部を示している。
【図３】トレンチ素子分離技術が適用された従来の半導体装置の模式的な断面図であり、その製造工程の一部を示している。
【符号の説明】
【００２６】
１  半導体装置
２  半導体基板
３  素子形成領域
４  トレンチパターン
５  帯環状凹部
６  帯環状ダミーパターン
８  格子凸状ダミーパターン
【図１】
2008098286.tif 000003
【図２】
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【図３】
2008098286.tif 000005