(57)【要約】【課題】半導体集積回路装置（例えば、ＬＳＩ）の低消費電力化を図る。【解決手段】ＬＳＩ１は、電源が常時ＯＮの第１の回路領域（例えば、Ｉ／Ｏ領域１０及びＶＢＡＴ領域２０）と、電源のＯＮ／ＯＦＦの切り替えが可能な第２の回路領域（例えば、ＣＯＲＥ領域３０）と、前記第１の回路領域内に設けられ、前記第２の回路領域への電源制御を行うための制御信号を出力する電源制御回路２３と、前記第１の回路領域内に設けられ、内部スタンバイ復帰信号Ｓ２１又は外部スタンバイ復帰信号Ｓ２１ａを検出して前記電源制御回路２３の動作を制御する復帰信号検出回路２２とを有している。【選択図】図１
2008098774.tif 000002
【特許請求の範囲】
【請求項１】
電源が常時オン状態の第１の回路領域と、
電源のオン／オフ状態の切り替えが可能な第２の回路領域と、
前記第１の回路領域内に設けられ、前記第２の回路領域への電源制御を行うための制御信号を出力する電源制御回路と、
前記第１の回路領域内に設けられ、内部の信号又は外部からの信号を検出して前記電源制御回路の動作を制御する検出回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記電源制御回路は、前記制御信号を外部電源制御のために外部へ出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記電源制御回路は、前記制御信号を内部電源制御のために前記第１の回路領域内へ出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記電源制御回路は、前記制御信号を、外部電源制御のために外部へ出力すると共に内部電源制御のために前記第１の回路領域内へ出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記検出回路は、内部で生成されたスタンバイ復帰信号又は外部から与えられたスタンバイ復帰信号を検出して、前記電源制御回路の動作を制御することを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御を行って低消費電力化を実現する大規模集積回路（以下「ＬＳＩ」という。）等の半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置（例えば、ＬＳＩ）の低消費電力化を図るために、動作が必要な通常動作の時にオン（以下「ＯＮ」という。）状態にする電源を、動作を求められていない待機状態（スタンバイ状態）の時にオフ（以下「ＯＦＦ」という。）状態にする技術が、例えば、次のような文献等に記載されている。
【０００３】
【特許文献１】特開平５−２５９８７９号公報
【特許文献２】特開２００３−３３２９０１号公報
【０００４】
これらの文献等に記載されているように、一般に、ＬＳＩは、アプリケーションの中で常に動作を求められているわけではなく、動作が必要な通常動作の状態と、動作を求められていないスタンバイ状態とを常に繰り返している。ＬＳＩが機能する必要のないスタンバイ状態においては、消費電力（パワー）低減策が採られるのが一般的である。
【０００５】
従来、ＬＳＩの消費電力を抑えるためのパワーマネジメント手法としては、同期を取るためのクロック信号の周波数を下げたり、あるいはクロック信号を停止するといった方法により、ＬＳＩ内部のトランジスタの状態遷移を抑制し、動作電流の低減を図っている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の低消費電力化対策では、動作電流の低減を図ることはできるが、トランジスタ特有の静止時電流（リーク電流）を抑えることができない。近年、ＬＳＩの高速化、ゲート数増大化に伴い、高駆動能力のトランジスタが多く使用される傾向にあるが、そういったトランジスタはリーク電流が大きく、それが多く使用されることにより、ＬＳＩトータルの動作電流に対してリーク電流が無視できないほど大きな値として現れる。そのため、トランジスタの動作遷移を抑えるだけでは低消費電力化の効果が得られなくなってきている。
【０００７】
本発明は、このような課題を解決し、電源制御により、リーク電流等を低減して低消費電力化を図ることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路装置では、電源が常時ＯＮの第１の回路領域と、電源のＯＮ／ＯＦＦの切り替えが可能な第２の回路領域と、前記第１の回路領域内に設けられ、前記第２の回路領域への電源制御を行うための制御信号を出力する電源制御回路と、前記第１の回路領域内に設けられ、内部の信号又は外部からの信号を検出して前記電源制御回路の動作を制御する検出回路とを有している。
【発明の効果】
【０００９】
本発明によれば、スタンバイ時に第２の回路領域に供給する電源をＯＦＦすることで、この第２の回路領域における動作電流、及び静止時電流を共に零にすることが可能となり、半導体集積回路装置の低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００１０】
ＬＳＩは、電源が常時ＯＮの第１の回路領域（例えば、Ｉ／Ｏ領域及びＶＢＡＴ領域）と、電源のＯＮ／ＯＦＦの切り替えが可能な第２の回路領域（例えば、ＣＯＲＥ領域）と、前記第１の回路領域内に設けられ、前記第２の回路領域への電源制御を行うための制御信号を出力する電源制御回路と、前記第１の回路領域内に設けられ、内部スタンバイ復帰信号又は外部スタンバイ復帰信号を検出して前記電源制御回路の動作を制御する復帰信号検出回路とを有している。
【実施例１】
【００１１】
（実施例１の構成）
図１は、本発明の実施例１を示す半導体集積回路装置（例えば、ＬＳＩ）の概略の構成図である。
【００１２】
このＬＳＩ１は、電源が常時ＯＮ状態の２つの第１の回路領域と、電源のＯＮ／ＯＦＦ状態の切り替えが可能な１つの第２の回路領域との３つの電源領域を有している。２つの第１の回路領域は、例えば、信号の入／出力（以下「Ｉ／Ｏ」という。）を行うＩ／Ｏ領域１０と、このＩ／Ｏ領域１０内に設けられ、バッテリ電圧（以下「ＶＢＡＴ」という。）により動作するＶＢＡＴ領域２０とにより構成されている。１つの第２の回路領域は、例えば、ＬＳＩ１の主要部分であるコア（以下「ＣＯＲＥ」という。）領域３０により構成され、このＣＯＲＥ領域３０がＶＢＡＴ領域２０内に設けられている。
【００１３】
３つの電源領域であるＩ／Ｏ領域１０、ＶＢＡＴ領域２０、及びＣＯＲＥ領域３０の内、Ｉ／Ｏ領域１０は、通常動作時及びスタンバイ状態共にＯＮ（常時ＯＮ）のままであるＩ／Ｏ用外部電源４０から供給される電源電圧IO_VDDにより動作する領域であり、このＩ／Ｏ領域１０内には、外部との信号授受（インタフェース）を行うためのＩ／Ｏバッファ等が形成されている。
【００１４】
ＶＢＡＴ領域２０は、常時ＯＮ状態のＶＢＡＴ用外部電源５０から供給される電源電圧VBAT_VDDにより動作する領域であり、このＶＢＡＴ領域２０内には、中速動作あるいは高速動作可能なトランジスタ等による回路（例えば、タイマ２１、検出回路である復帰信号検出回路２２、及び電源制御回路２３等）が形成されている。
【００１５】
タイマ２１は、例えば、ＬＳＩ１の外部から供給される図示しないクロック信号によりカウントアップして、スタンバイ解除のためのトリガ信号である内部スタンバイ復帰信号Ｓ２１を出力する回路である。復帰信号検出回路２２は、スタンバイ状態からの復帰要因となるスタンバイ解除のためのトリガ信号である外部スタンバイ復帰信号Ｓ２１ａ又は内部スタンバイ復帰信号Ｓ２１の入力を検出して、ＣＯＲＥ電源開始信号Ｓ２２を出力する回路である。電源制御回路２３は、ＣＯＲＥ電源開始信号Ｓ２２により電源制御動作を開始して、外部電源を活性化状態（アクティブ状態）にするためのＣＯＲＥ電源イネーブル信号Ｓ２３を外部へ出力し、ＣＯＲＥ電源停止信号Ｓ３０により電源制御動作を停止する回路である。
【００１６】
ＣＯＲＥ領域３０は、通常動作時にＯＮし、スタンバイ状態においてＯＦＦするＣＯＲＥ用外部電源６０から供給される電源電圧CORE_VDDにより動作する領域であり、このＣＯＲＥ領域３０内には、ＶＢＡＴ領域２０と同じ、中速動作あるいは高速動作可能なトランジスタ等による回路が形成されている。この回路としては、例えば、ＬＳＩ１の全体をソフトウェア（プログラム）制御してＣＯＲＥ電源停止信号Ｓ３０等の制御信号の出力命令等を行う中央処理装置（以下「ＣＰＵ」という。）３１の他に、メモリやシステムＬＳＩの機能ブロック（以下「ＩＰ」という。）等で構成された回路ブロック３２が存在する。
【００１７】
ＣＯＲＥ領域３０を動作させるためのＣＯＲＥ用外部電源６０は、電源制御回路２３から出力されるＣＯＲＥ電源イネーブル信号Ｓ２３によりＯＮ／ＯＦＦが切り替えられ、通常動作時にＯＮし、スタンバイ時にＯＦＦする。このスタンバイ時のＯＦＦの時にはＣＯＲＥ領域３０の動作も停止するが、Ｉ／Ｏ領域１０及びＶＢＡＴ領域２０は常時ＯＮ状態になっているので、Ｉ／Ｏ領域１０内の図示しないＩ／Ｏバッファも常時動作状態になっている。このようにＩ／Ｏバッファが常時ＯＮ状態になっていると、ＯＦＦ状態下のＣＯＲＥ領域３０内の回路との入／出力信号によって、ノイズの発生や誤動作等の原因になる。そこで、この対策として、Ｉ／Ｏ領域１０内に設けられる図示しないＩ／Ｏバッファは、ＣＯＲＥ領域３０が停止するスタンバイ状態の時に、入／出力が固定電圧に設定される回路構成になっている。
【００１８】
又、図示しないが、ＶＢＡＴ領域２０とＣＯＲＥ領域３０の間の信号インタフェースにおいては、ＣＯＲＥ領域３０の電源がＯＦＦしても領域間に貫通電流が流れないような保護回路が設置されている。
【００１９】
（実施例１の動作）
図２は、図１のＬＳＩ１の動作を示すタイムチャートである。
本実施例１のＬＳＩ１では、次の（ａ）〜（ｄ）のような動作を行う。
【００２０】
（ａ）  電源投入時
Ｉ／Ｏ用外部電源４０の電源電圧IO_VDD、及びＶＢＡＴ用外部電源５０の電源電圧VBAT_VDDがＬＳＩ１に供給される。この時は、未だＣＯＲＥ用外部電源６０からは電源電圧CORE_VDDが供給されない。ＶＢＡＴ用外部電源５０がＯＮし、ＶＢＡＴ領域２０への電源電圧VBAT_VDDの供給が開始することにより、電源制御回路２３から出力されるＣＯＲＥ電源イネーブル信号Ｓ２３がアクティブ状態となる（図２の（１））。ＣＯＲＥ電源イネーブル信号Ｓ２３がアクティブになったことを受け、ＣＯＲＥ用外部電源６０がＯＮし、ＣＯＲＥ領域３０への電源電圧CORE_VDDの供給が開始する（図２の（２））。
【００２１】
（ｂ）  通常動作
Ｉ／Ｏ領域１０、ＶＢＡＴ領域２０、及びＣＯＲＥ領域３０の全ての電源がＯＮ状態となり、ＬＳＩは通常動作状態となる（図２の（３））。
【００２２】
（ｃ）  スタンバイ時
アプリケーションの中で、ソフトウェアによりＣＯＲＥ電源の停止命令がＣＰＵ３１より出力されると、ＣＯＲＥ領域３０からＣＯＲＥ電源停止信号Ｓ３０が出力されて電源制御回路２３へ与えられる。電源制御回路２３はそれを受けて、通常動作時にアクティブ状態であったＣＯＲＥ電源イネーブル信号Ｓ２３を非アクティブ状態にする（図２の（４））。ＣＯＲＥ電源イネーブル信号Ｓ２３が非アクティブになったことを受け、ＣＯＲＥ用外部電源６０がＯＦＦし、ＣＯＲＥ領域３０への電源電圧CORE_VDDの供給が停止し、スタンバイ状態となる（図２の（５））。
【００２３】
（ｄ）  通常動作への復帰
ＬＳＩ１がスタンバイ状態の時、外部からの外部スタンバイ復帰信号Ｓ２１ａ又はタイマ２１からの内部スタンバイ復帰信号Ｓ２１が、復帰信号検出回路２２に入力されることにより、この復帰信号検出回路２２から出力されるＣＯＲＥ電源開始信号Ｓ２２が電源制御回路２３へ与えられる。電源制御回路２３はそれを受けて、スタンバイ状態時に非アクティブ状態であったＣＯＲＥ電源イネーブル信号Ｓ２３をアクティブ状態にする（図２の（６））。これにより、ＣＯＲＥ用外部電源６０がＯＮ状態となり（図２の（７））、ＬＳＩ１は再び通常動作状態となる。
【００２４】
（実施例１の効果）
本実施例１によれば、スタンバイ時にＣＯＲＥ領域３０に供給する電源をＯＦＦすることで、ＣＯＲＥ領域３０における動作電流、及び静止時電流を共に零にすることが可能となり、ＬＳＩ１の低消費電力化を実現できる。
【実施例２】
【００２５】
（実施例２の構成）
図３は、本発明の実施例２を示す半導体集積回路装置（例えば、ＬＳＩ）の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２６】
本実施例２のＬＳＩ１Ａでは、実施例１のＬＳＩ１におけるＩ／Ｏ用外部電源４０、ＶＢＡＴ用外部電源５０、及びＣＯＲＥ用外部電源６０に代えて、Ｉ／Ｏ，内蔵電圧調整器（レギュレータ）用外部電源４１、ＶＢＡＴ用内蔵レギュレータ５１、及びＣＯＲＥ用内蔵レギュレータ６１がそれぞれ設けられている。
【００２７】
Ｉ／Ｏ，内蔵レギュレータ用外部電源４１は、ＬＳＩ１Ａの外部に設けられ、常時ＯＮ状態であって、電源電圧IO_VDDをＩ／Ｏ領域１０へ供給する電源である。ＶＢＡＴ用内蔵レギュレータ５１は、Ｉ／Ｏ領域１０内に設けられ、常時ＯＮ状態であって、外部電源４１から供給される電源電圧IO_VDDを降圧して電源電圧VBAT_VDDを生成し、ＶＢＡＴ領域２０へ供給する内部電源である。
【００２８】
ＣＯＲＥ用内蔵レギュレータ６１は、Ｉ／Ｏ領域１０内に設けられ、ＶＢＡＴ領域２０内の電源制御回路２３から与えられるＣＯＲＥ電源イネーブル信号Ｓ２３によりＯＮ／ＯＦＦが切り替えられ、通常動作時にＯＮし、スタンバイ時にＯＦＦし、ＯＮの時に、外部電源４１から供給される電源電圧IO_VDDを降圧して電源電圧CORE_VDDを生成し、ＣＯＲＥＲ領域３０へ供給する内部電源である。その他の構成は、実施例１と同様である。
【００２９】
（実施例２の動作）
図４は、図３のＬＳＩ１Ａの動作を示すタイムチャートである。
本実施例２のＬＳＩ１Ａでは、次の（ａ）〜（ｄ）のような動作を行う。
【００３０】
（ａ）  電源投入時
Ｉ／Ｏ，内蔵レギュレータ用外部電源４１から供給された電源電圧IO_VDDが、ＬＳＩ１ＡのＩ／Ｏ領域１０に与えられる。ＶＢＡＴ用内蔵レギュレータ５１はそれを受けてＯＮし、電源電圧VBAT_VDDをＶＢＡＴ領域２０へ供給する（図４の（１−１））。ＶＢＡＴ領域２０内の電源制御回路２０が動作し、この電源制御回路２０から出力されるＣＯＲＥ電源イネーブル信号Ｓ２３がアクティブ状態となる（図４の（１））。ＣＯＲＥ電源イネーブル信号Ｓ２３がアクティブになったことを受け、ＣＯＲＥ用内蔵レギュレータ６１がＯＮし、ＣＯＲＥ領域３０への電源電圧CORE_VDDの供給が開始する（図４の（２））。
【００３１】
（ｂ）  通常動作
Ｉ／Ｏ領域１０、ＶＢＡＴ領域２０、及びＣＯＲＥ領域３０の全ての電源がＯＮ状態となり、ＬＳＩ１Ａは通常動作状態となる（図４の（３））。
【００３２】
（ｃ）  スタンバイ時
アプリケーションの中で、ソフトウェアによりＣＯＲＥ電源の停止命令がＣＰＵ３１より出力されると、ＣＯＲＥ領域３０からＣＯＲＥ電源停止信号Ｓ３０が出力され、電源制御回路２３に与えられる。電源制御回路２３はそれを受けて、通常動作時にアクティブ状態であったＣＯＲＥ電源イネーブル信号Ｓ２３を非アクティブ状態にする（図４の（４））。ＣＯＲＥ電源イネーブル信号Ｓ２３が非アクティブになったことを受け、ＣＯＲＥ用内蔵レギュレータ６１がＯＦＦし、ＣＯＲＥ領域３０への電源電圧CORE_VDDの供給が停止し、スタンバイ状態となる（図４の（５））。
【００３３】
（ｄ）  通常動作への復帰
ＬＳＩ１Ａがスタンバイ状態の時、外部からの外部スタンバイ復帰信号Ｓ２１ａ又はタイマ２１からの内部スタンバイ復帰信号Ｓ２１が復帰信号検出回路２２に入力されることにより、この復帰信号検出回路２２から出力されたＣＯＲＥ電源開始信号Ｓ２２が電源制御回路２３に与えられる。電源制御回路２３はそれを受けて、スタンバイ状態時に非アクティブ状態であったＣＯＲＥ電源イネーブル信号Ｓ２３をアクティブ状態にする（図４の（６））。これにより、ＣＯＲＥ用内蔵レギュレータ６１がＯＮしてＣＯＲＥ領域３０がＯＮ状態となり（図４の（７））、ＬＳＩＡは再び通常動作状態となる。
【００３４】
（実施例２の効果）
本実施例２によれば、実施例１と同様に、スタンバイ時にＣＯＲＥ領域３０に供給する電源をＯＦＦすることで、ＣＯＲＥ領域３０における動作電流、及び静止時電流を共に零にすることが可能となり、ＬＳＩ１Ａの低消費電力化を実現できる。しかも、ＶＢＡＴ領域２０、及びＣＯＲＥ領域３０への電源を内蔵レギュレータ５１，６１に置き換えたとしても、実施例１と同等の効果を得ることができる上に、外部電源を必要としないため、ＬＳＩ１Ａを含むシステム全体における部品点数の削減を図ることが可能となり、システムの縮小化も実現できる。
【実施例３】
【００３５】
（実施例３の構成）
図５は、本発明の実施例３を示す半導体集積回路装置（例えば、ＬＳＩ）の概略の構成図であり、実施例２を示す図３中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例３のＬＳＩ１Ｂでは、実施例２のＬＳＩ１Ａに対して、Ｉ／Ｏ領域１０とは別のＩ／Ｏ領域１１を新たに設け、このＩ／Ｏ領域１１に対して電源電圧IO_VDD1を供給するためのＩ／Ｏ用外部電源４２を新たに追加し、更に、ＶＢＡＴ領域２０内の電源制御回路２３で生成されるＣＯＲＥ電源イネーブル信号Ｓ２３を内部へ出力すると共に外部へも出力する構成になっている。
【００３７】
新たに設けられたＩ／Ｏ領域１１は、Ｉ／Ｏ領域１０とＣＯＲＥ領域３０の間にＶＢＡＴ領域２０を挟むような回路構成にはなっておらず、このＩ／Ｏ領域１１とＣＯＲＥ領域３０とは、直接インタフェースする構成になっている。これに伴い、Ｉ／Ｏ領域１１に電源電圧IO_VDD1を供給するためのＩ／Ｏ用外部電源４２は、電源制御回路２３から外部へ出力されるＣＯＲＥ電源イネーブル信号Ｓ２３によりＯＮ／ＯＦＦ制御され、通常動作時にＯＮし、スタンバイ時に、ＣＯＲＥ領域３０の電源ＯＦＦに連動してＯＦＦする構成になっている。又、Ｉ／Ｏ領域１１に設けられる図示しないＩ／Ｏバッファは、実施例１で説明したような、ＣＯＲＥ領域３０が停止するスタンバイ状態の時に、入／出力が固定電圧に設定される回路構成にはなっていない。その他の構成は、実施例２と同様である。
【００３８】
（実施例３の動作）
図６は、図５のＬＳＩ１Ｂの動作を示すタイムチャートである。
本実施例３のＬＳＩ１Ｂでは、次の（ａ）〜（ｄ）のような動作を行う。
【００３９】
（ａ）  電源投入時
Ｉ／Ｏ，内蔵レギュレータ用外部外部電源４１から出力された電源電圧IO_VDDが、ＬＳＩ１Ｂ内のＩ／Ｏ領域１０へ供給される。ＶＢＡＴ用内蔵レギュレータ５１はそれを受けてＯＮし、電源電圧VBAT_VDDをＶＢＡＴ領域２０へ供給する（図６の（１−１））。ＶＢＡＴ領域２０への電源供給が開始されると、電源制御回路２３がＯＮしてＣＯＲＥ電源イネーブル信号Ｓ２３がアクティブ状態となる（図６の（１））。ＣＯＲＥ電源イネーブル信号Ｓ２３がアクティブになったことを受け、ＣＯＲＥ用内蔵レギュレータ６１、及びＩ／Ｏ用外部電源４２がＯＮし、ＣＯＲＥ領域３０、及びＩ／Ｏ領域１１への電源電圧CORE_VDD，IO_VDD1の供給がそれぞれ開始される（図６の（２））。
【００４０】
（ｂ）  通常動作
Ｉ／Ｏ領域１０、ＶＢＡＴ領域２０、ＣＯＲＥ領域３０、及びＩ／Ｏ領域１１の全ての電源がＯＮ状態となり、ＬＳＩ１Ｂは通常動作状態となる（図６の（３））。
【００４１】
（ｃ）  スタンバイ時
アプリケーションの中で、ソフトウェアによりＣＯＲＥ電源の停止命令がＣＰＵ３１より出力されると、ＣＯＲＥ領域３０からＣＯＲＥ電源停止信号Ｓ３０が出力され、電源制御回路２３に与えられる。電源制御回路２３はそれを受けて、通常動作時にアクティブ状態であったＣＯＲＥ電源イネーブル信号Ｓ２３を非アクティブ状態にする（図６の（４））。ＣＯＲＥ電源イネーブル信号Ｓ２３が非アクティブになったことを受け、ＣＯＲＥ用内蔵レギュレータ６１、及びＩ／Ｏ用外部電源４２がＯＦＦし、ＣＯＲＥ領域３０、及びＩ／Ｏ領域１１への電源電圧CORE_VDD，IO_VDD1の供給がそれぞれ停止し、スタンバイ状態となる（図６の（５））。
【００４２】
（ｄ）  通常動作への復帰
ＬＳＩ１Ｂがスタンバイ状態の時、外部からの外部スタンバイ復帰信号Ｓ２１ａ又はタイマ２１からの内部スタンバイ復帰信号Ｓ２１が復帰信号検出回路２２に入力されることにより、この復帰信号検出回路２２から出力されたＣＯＲＥ電源開始信号Ｓ２２が電源制御回路２３に与えられる。電源制御回路２３はそれを受けて、スタンバイ状態時に非アクティブ状態であったＣＯＲＥ電源イネーブル信号Ｓ２３をアクティブ状態にする（図６の（６））。これにより、ＣＯＲＥ領域３０、及びＩ／Ｏ領域１１の電源がＯＮ状態となり（図６の（７））、ＬＳＩ１Ｂは再び通常動作状態となる。
【００４３】
（実施例３の効果）
本実施例３によれば、実施例２と同様に、スタンバイ時にＣＯＲＥ領域３０に供給する電源をＯＦＦすることで、ＣＯＲＥ領域３０における動作電流、及び静止時電流を共に零にすることが可能となり、ＬＳＩ１の低消費電力化を実現できる。しかも、外部スタンバイ復帰信号Ｓ２１ａの入力や、内部スタンバイ復帰信号生成用のタイマ２１をカウントアップするクロック信号の入力のため、常時Ｉ／Ｏ領域１０への電源印加が必要なものがあるが、それ以外の端子についてはＩ／Ｏ領域１１に設けることで、電源をＯＦＦできる仕様となるため、実施例２に対して更にＩ／Ｏ領域１１での消費電流の低減が可能となる。
【００４４】
（変形例）
本発明は、上記実施例１〜３に限定されず、ＬＳＩ１，１Ａ，１Ｂを図示以外の他の回路構成にする等、種々の利用形態や変形が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１を示すＬＳＩの概略の構成図である。
【図２】図１のＬＳＩ１の動作を示すタイムチャートである。
【図３】本発明の実施例２を示すＬＳＩの概略の構成図である。
【図４】図３のＬＳＩ１Ａの動作を示すタイムチャートである。
【図５】本発明の実施例３を示すＬＳＩの概略の構成図である。
【図６】図５のＬＳＩ１Ｂの動作を示すタイムチャートである。
【符号の説明】
【００４６】
１，１Ａ，１Ｂ      ＬＳＩ
１０，１１      Ｉ／Ｏ領域
２０      ＶＢＡＴ領域
２１      タイマ
２２      復帰信号検出回路
２３      電源制御回路
３０      ＣＯＲＥ領域
４０，４２      Ｉ／Ｏ用外部電源
４１      Ｉ／Ｏ，内蔵レギュレータ用外部電源
５０      ＶＢＡＴ用外部電源
５１      ＶＢＡＴ用内蔵レギュレータ
６０      ＣＯＲＥ用外部電源
６１      ＣＯＲＥ用内蔵レギュレータ
【図１】
2008098774.tif 000003
【図２】
2008098774.tif 000004
【図３】
2008098774.tif 000005
【図４】
2008098774.tif 000006
【図５】
2008098774.tif 000007
【図６】
2008098774.tif 000008