(57)【要約】【目的】半導体基板上の微細な内部金属配線と絶縁層を介してその上に搭載される厚い銅めっき配線を有するチップサイズパッケージ方式の半導体装置の場合であっても、溶断による速やかな電流遮断性と信頼性の高い遮断を行うことのできるヒューズ内蔵型チップサイズパッケージ半導体装置を提供。【構成】半導体集積回路領域とパワースイッチング素子領域とを備える半導体基板上に該集積回路のデザインルールに従う線幅を有するアルミニウム系内部配線とその上に絶縁膜を介して搭載される前記内部配線より厚膜で幅広の再配線層を有し、前記アルミニウム系内部配線内に該配線を利用したヒューズ部を備えるチップサイズパッケージ方式の半導体装置において、前記ヒューズ部が前記アルミニウム系内部配線と同一材料からなる複数の並列接続配線からなり、該複数の並列接続配線うち、少なくとも一配線の長さは他の配線より長さが短いヒューズ内蔵型チップサイズパッケージ半導体装置とする。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体集積回路領域とパワースイッチング素子領域とを備える半導体基板上に該集積回路のデザインルールに従う線幅を有するアルミニウム系内部配線とその上に絶縁膜を介して搭載される、前記内部配線より厚膜で幅広の再配線層を有し、前記アルミニウム系内部配線内に該配線を利用したヒューズ部を備えるチップサイズパッケージ方式の半導体装置において、前記ヒューズ部が前記アルミニウム系内部配線と同一材料からなる並列接続配線からなり、該並列接続配線うち、少なくとも一並列配線の長さは他の並列配線より長さが短いことを特徴とするチップサイズパッケージ方式の半導体装置。
【請求項２】
前記再配線層が銅配線層を含む層であることを特徴とする請求項１記載のチップサイズパッケージ方式の半導体装置。
【請求項３】
前記並列接続配線内の並列配線がそれぞれ長さを異にすることを特徴とする請求項１または２記載のチップサイズパッケージ方式の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定格電流を大きく超える大電流が入力した場合に、速やかに電流を遮断して、負荷回路の異常な発熱や破壊事故を回避するために設けられるヒューズをパワーＩＣなどの半導体装置に内蔵させたチップサイズパッケージ半導体装置に関する。
【背景技術】
【０００２】
チップサイズ程度の大きさで、配線基板に実装できるようにパッケージされた半導体装置としてチップサイズパッケージ半導体装置と称するものがある。このチップサイズパッケージ半導体装置は図４の要部断面図に示すように、半導体基板１上に積層されたエピタキシャル半導体層２の表面層に形成される集積回路デバイス領域３とパワースイッチングデバイス領域４を備え、それぞれのデバイス領域上に第一絶縁膜５を介して集積回路パターンのデザインルールに従う厚さ１μｍ以下、幅１μｍ程度のアルミニウム系微細配線６が形成され、さらにその上に第２絶縁膜７を介して、膜厚５μｍで、幅２０μｍ程度の厚い銅めっき配線８が形成される。さらにまた、その上に第３絶縁膜９を介してパッケージ用樹脂層１０が形成される。また、前記銅めっき配線８を外部に接続させるために、めっきなどの技術により外部接続端子１１、１２が形成されてなる断面構成を有するものである。このような金属配線を有するチップサイズパッケージ半導体装置２００に、いっそうのコンパクト性や経済性の目的で、さらにヒューズを内蔵させる場合、厚い銅めっき配線８内に同じ銅材料を利用してヒューズを形成すると溶断電流が大きくなり、速やかな電流遮断が難しい。ヒューズ材料として溶断電流の小さい材料を銅めっき配線８内に追加的に設けることは技術的、経済的観点から難しい。
【０００３】
一方、ヒューズ等については、通常は半導体装置とは別個の形態で回路中の負荷に直列に接続されるように構成されるものであり、そのようなヒューズを設ける回路自体は周知の汎用技術である。同様の目的で回路中の半導体装置にヒューズを内蔵させた例としては、サイリスタやトライアックなどの電力制御素子の接続端子と半導体基板のコンタクト部との間の金属配線に溶断部を設けることにより、溶断電流以上の入力電流に対して、溶断により遮断機能が働いて負荷回路を保護するようにした電力制御素子が知られている（特許文献１）。この特許文献１に記載の電力制御素子によれば、ヒューズが半導体素子と一体化されているので、回路がコンパクトになり、また経済的観点からも優れているというメリットが得られるとある。
【０００４】
溶断部を溶断するための電力を小さくして電流を速やかに遮断するために、複数の接続配線が並列接続されてなる電流ヒューズ自体の発明については既に知られている（特許文献２）。
また、入力端子と内部素子との間に、電流容量の異なる複数のヒューズを介挿し、夫々が異なる電流によって断線される構成とした半導体集積回路の入力回路の発明について公開されている（特許文献３）。
【０００５】
絶縁基板にヒューズ回路を設けたヒューズ回路基板において、溶断電流の異ならせるために幅の異なる並列ヒューズを設けると、電流容量は広幅ほど大きくなって狭幅のものから先に溶断するようにしてヒューズの溶断速度を速める構造についても知られている（特許文献４）。
【特許文献１】特開平１０−８４１０８号公報
【特許文献２】特開平５−２７４９９４号公報
【特許文献３】特開平２−２５３６５２号公報
【特許文献４】実開昭６３−４４３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記技術分野の項で言及したチップサイズパッケージ半導体装置にヒューズを内蔵させる場合、前述のように銅めっき配線内にヒューズを設けると、銅めっき配線は配線の膜厚および幅のいずれもアルミニウム微細配線に比べて通常極めて大きいので、溶断電流が大きくなり、速遮断が困難と言う問題がある。また、このチップサイズパッケージ半導体装置のアルミニウム系内部配線内にヒューズを組み込む場合、さらに前記特許文献２を組み合わせて、並列接続配線構造とする場合でも、ヒューズの速遮断性能および遮断信頼性についてまだ充分とは言えなかった。
【０００７】
また、前記特許文献３に記載の発明は瞬時の過電圧と過電流値を記録するための構成であり、速やかな溶断を起こす構造ではない。さらにまた、特許文献４の記載によれば、異なる配線幅の並列構造からなるヒューズによって溶断速度を速めるものであるが、狭幅の電流容量が小さくヒューズ部分から先に溶断する。アルミニウム内部配線では、この配線の断面積当たりの許容電流容量が比較的大きいので、配線幅を異ならせて溶断電流を変えることは困難である。
【０００８】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、半導体基板上の微細な内部金属配線と、絶縁層を介してその上に搭載される厚い銅めっき配線を有するチップサイズパッケージ方式の半導体装置の場合であっても、溶断によるいっそう速やかな電流遮断性と信頼性の高い遮断を行うことのできるヒューズ内蔵型チップサイズパッケージ半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の本発明によれば、半導体集積回路領域とパワースイッチング素子領域とを備える半導体基板上に該集積回路のデザインルールに従う線幅を有するアルミニウム系内部配線とその上に絶縁膜を介して搭載される、前記内部配線より厚膜で幅広の再配線層を有し、前記アルミニウム系内部配線内に該配線を利用したヒューズ部を備えるチップサイズパッケージ方式の半導体装置において、前記ヒューズ部が前記アルミニウム系内部配線と同一材料からなる並列接続配線からなり、該並列接続配線うち、少なくとも一並列配線の長さは他の並列配線より長さが短いチップサイズパッケージ方式の半導体装置とすることにより、前記本発明の目的は達成される。
【００１０】
特許請求の範囲の請求項２記載の本発明によれば、前記再配線層が銅配線層である特許請求の範囲の請求項１記載のチップサイズパッケージ方式の半導体装置とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、前記並列接続配線内の配線がそれぞれ長さを異にする特許請求の範囲の請求項１または２記載のチップサイズパッケージ方式の半導体装置とすることが望ましい。
【発明の効果】
【００１１】
本発明によれば、半導体基板上の微細な内部金属配線と、絶縁層を介してその上に搭載される厚い銅めっき配線を有するチップサイズパッケージ方式の半導体装置の場合であっても、溶断によるいっそう速やかな電流遮断性と信頼性の高い遮断を行うことのできるヒューズ内蔵型チップサイズパッケージ半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の一実施例について、図面を用いて詳細に説明する。ただし、本発明は、その要旨を超えない限り、以下説明する実施例の記載に限定されるものではない。図１は本発明にかかるヒューズの平面図である。図２は前記図１にかかるヒューズについて説明するための比較用ヒューズの平面図である。図３は、本発明にかかるヒューズが搭載される本発明のヒューズ内蔵型チップサイズパッケージ半導体装置の要部断面図である。
【００１３】
図２の平面図に示すヒューズは集積回路パターンのデザインルールに従うアルミニウム系内部配線の一部に設けられた比較用ヒューズ部を示している。ヒューズ機能は、斜線で示されるアルミニウム系内部配線内に設けられる４本の平行な切り欠き（白部）により形成された５本の並列細線部により、奏される。このように５本の平行な微細線（抵抗体）とすることにより、１本の太い抵抗線よりも遮断電流に対する感度を高めることができることはよく知られている。ただし、接続する並列抵抗体は均一であり、各抵抗体にほぼ均一に電流が流れる。そのため、最低遮断電流は１本の抵抗体（微細線）の許容電流に本数を乗じた電流で表せる。
【実施例１】
【００１４】
図１に、前記図２の比較用ヒューズ部に対応する、本発明にかかるヒューズ内蔵型チップサイズパッケージ半導体装置に設けられるヒューズ部の平面図を示す。図１の本発明にかかるヒューズは図２のヒューズと異なり、５本の並列抵抗体（微細線）に敢えて均一電流が流れないように５本の微細線（抵抗体）の抵抗を異ならせるようにすることを特徴とするものである。その方法として、異なる抵抗を線の幅ではなく、長さを変えることにより異なる抵抗値を持たせるものである。微細線（抵抗体）の溶断は流れる電流値によって決まる。微細線（抵抗体）に電流が流れるときの発熱量はＷ（ワット）＝Ｖ（電圧）×Ｉ（電流）＝Ｉ２×Ｒ（抵抗）である。５本の並列抵抗体の両端の電圧がそれぞれ同じであれば、電流Ｉは抵抗値Ｒと一次の関係があり、抵抗Ｒが増えれば電流Ｉは減る。また、並列接続された抵抗体では抵抗値の低い抵抗体に電流が集中して流れる。電流Ｉによる発熱は二乗に比例して大きくなるので、最も低い抵抗体の発熱量が大きくなり、最も溶断しやすくなる。最初に一本の抵抗体が溶断すると残りの抵抗体により大きい電流となって集中するので、一本目と同様の機構で２本目以降も次々に加速度的に溶断していく。均一の抵抗体を用いた並列抵抗体よりも少ない電流で最初の溶断が起きるので、溶断電流を小さくでき、結果として速遮断性が図２に示すヒューズよりも良好になる。
【００１５】
図３は前述した本発明にかかるヒューズを内蔵させたチップサイズパッケージ半導体装置の要部断面図である。６２５μｍの厚さのｐ型シリコン半導体基板１の主面にｎ型のエピタキシャルシリコン層２を形成する。エピタキシャルシリコン層の表面層にＣＭＯＳなどの所定の回路機能を有する集積回路素子領域３とＩＧＢＴやＭＯＳＦＥＴなどのパワースイッチング素子領域４を形成する。前記それぞれの素子領域を形成する際に、各素子領域上には第一絶縁膜５を介して前記集積回路素子パターンのデザインルールに従う厚さ１μｍ以下、幅１μｍ程度のアルミニウム系微細配線６が形成される。その際、このアルミニウム系微細配線パターンの一部を図１の平面図に示すヒューズ１５パターンとする。挿入する場所はパワースイッチング素子４の主電流の入力部のアルミニウム系微細配線６の一部とすることが好ましい。ヒューズ１５の挿入はアルミニウム系蒸着被膜のフォトエッチングパターンをヒューズ１５を含むパターンに変更するだけでよい。その後第二絶縁膜７をＣＶＤ法により形成し、必要に応じてＴｉ−Ｃｕ配線をスパッタ法などにより施す。その場合Ｔｉ層の厚さは０．１５μｍ、Ｃｕ層の厚さは１μｍ厚さ程度が好ましい。このＣｕ層をシード層として電気めっきにより厚さ５μｍのＣｕめっき層８を形成する。その上にプラズマＣＶＤ法などにより、シリコン窒化膜９を形成する。さらにＣｕめっき層８上に電気めっきによりＣｕポスト１１を形成し、さらにエポキシ系樹脂１０をＣｕポストと同じ厚さに形成する。最後にＣｕポスト１１上にはんだをめっき１２で形成すると、本発明のヒューズ内蔵型チップサイズパッケージ半導体装置１００が完成する。実施例１ではアルミニウム系微細配線内に設けるヒューズの構成における並列抵抗体（微細配線）のすべての長さを変えて夫々抵抗値を異ならせたが、必ずしも、すべての長さを変える必要はなく、少なくとも一本の長さを短くし、他は同じ長さとしてもよい。
【００１６】
以上、説明した実施例１によれば、チップサイズパッケージ半導体装置にヒューズを内蔵させたので、回路がコンパクトになり、また、経済的になると共に、並列抵抗体からなるヒューズは幅ではなく、長さによってそれぞれの抵抗値を異ならせているので、並列ヒューズに流れる電流がヒューズ内の各抵抗体の抵抗値によって分配される結果、長さが短く、抵抗の小さい抵抗体へ電流が集中し最も先に溶断し、溶断するとさらに次に長さの短い抵抗体に大きな電流が集中し、次々に加速度的に溶断が進み、回路の電流遮断が速やかに行われるという効果が得られる。
【図面の簡単な説明】
【００１７】
【図１】本発明にかかるヒューズの平面図である。
【図２】比較用ヒューズの平面図である
【図３】本発明にかかるヒューズが搭載される本発明のヒューズ内蔵型チップサイズパッケージ半導体装置の要部断面図である。
【図４】従来のチップサイズパッケージ半導体装置の要部断面図である。
【符号の説明】
【００１８】
１、                シリコン半導体基板
２、                エピタキシャル半導体層
３、                集積回路領域、ＣＭＯＳ
４、                パワースイッチング素子
５、                第一絶縁膜
６、                アルミニウム系内部配線
７、                第二絶縁膜
８、                再配線層、銅めっき配線
９、                第３絶縁膜
１０、              パッケージ樹脂
１１、              銅ポスト
１２、              はんだめっき
１００、            チップサイズパッケージ半導体装置
２００、            チップサイズパッケージ半導体装置。
【図１】
2008053342.tif 000003
【図２】
2008053342.tif 000004
【図３】
2008053342.tif 000005
【図４】
2008053342.tif 000006