(57)【要約】【課題】ＬＥＤ素子のドライバＩＣがカスケードに接続されて、ドライバＩＣ内のシフトレジスタを介してデータ転送する駆動装置では、データ転送用クロックが、例えば小振幅差動信号で各ドライバＩＣに供給されるが、印刷制御部からＬＥＤヘッドにクロックを伝達するための接続ケーブルの特性インピーダンスは任意に設定できないため、ＬＥＤヘッド基板の特性インピーダンスと整合できずに信号反射を生じ、この信号反射波と信号遷移タイミングとが重なって誤動作が発生する問題があった。【解決手段】  複数のドライバＩＣ１０１に共通に接続されるクロック配線２５２及びボンディングワイヤ２５５と、クロック配線２５２に信号伝達する特性インピーダンスを持つ接続ケーブル６０が接続されるコネクタ２５３と、コネクタ２５３とクロック配線２５２の間に接続される入力部抵抗４２４，４３とを備え、インピーダンス整合を行う。【選択図】図５
2008044148.tif 000002
【特許請求の範囲】
【請求項１】
アレイを構成する被駆動素子を駆動する駆動回路と駆動データ信号を転送するためのシフトレジスタとを有する複数のドライバＩＣをカスケードに接続してなる駆動装置において、
前記複数のドライバＩＣに共通に接続される共通配線と、
前記共通配線へ信号伝達する第１の特性インピーダンスを持つ接続配線が接続される接続部と、
前記接続部と前記共通配線の一端との間に接続される第１の抵抗と、
前記共通配線の他端に接続される第２の抵抗と
を備えたことを特徴とする駆動装置。
【請求項２】
前記接続部は、互いに相の異なる第１クロック信号と第２のクロック信号を別々に入力する第１の接続端子と第２の接続端子とを有し、
前記共通配線は、第１の信号配線と第２の信号配線とを有し、
前記第１の接続端子と前記第１の信号配線の一端間、及び前記第２の接続端子と前記第２の信号配線の一端間にそれぞれ前記第１の抵抗が接続され、
前記第１の信号配線の他端と前記第２の信号配線の他端間に前記第２の抵抗が接続された
ことを特徴とする請求項１記載の駆動装置。
【請求項３】
前記複数のドライバＩＣと前記共通配線とが第２の特性インピーダンスを持つとき、
前記第２の抵抗値が前記第２の特性インピーダンスと略等しく、
前記第１の抵抗値が、前記第１の特性インピーダンスと前記第２の特性インピーダンスの差に略等しく設定された
ことを特徴とする請求項１又は２記載の駆動装置。
【請求項４】
アレイを構成する被駆動素子を駆動する駆動回路と駆動データ信号を転送するためのシフトレジスタとを有する第１番目から第Ｎ（２以上の整数）番目までのＮ個のドライバＩＣをカスケードに接続してなる駆動装置において、
前記第１番目のドライバＩＣへ信号伝達する第１の特性インピーダンスを持つ接続配線が接続される接続部と、
前記接続部に接続される第１の抵抗と、
前記第２番目からＮ番目までのドライバＩＣに共通に接続される共通配線と、
前記共通配線に接続される第２の抵抗と
を有し、
前記第１のドライバＩＣには前記接続部を介して入力した信号を出力する出力回路が備えられ、前記共通配線の、一端が前記出力回路の出力部に接続され、他端に前記第２の抵抗が接続されたことを特徴とする駆動装置。
【請求項５】
前記接続部は、互いに相の異なる第１クロック信号と第２のクロック信号を別々に伝達する第１の接続端子と第２の接続端子を有し、
前記出力回路は互いに相の異なる第１クロック信号と第２のクロック信号を別々に出力する第１の出力部と第２の出力部を有し、
前記共通配線は、一端が前記第１の出力部に接続される第１の信号配線と、一端が前記第２の出力部に接続される第２の信号配線とを有し、
前記第１の接続端子と前記第２の接続端子との間に前記第１の抵抗が接続され、
前記第１の信号配線の他端と前記第２の信号配線の他端との間に前記第２の抵抗が接続された
ことを特徴とする請求項４記載の駆動装置。
【請求項６】
前記第２から第Ｎ番目までのドライバＩＣと前記共通配線とが第２の特性インピーダンスを持つとき、
前記第２の抵抗値が前記第２の特性インピーダンスと略等しく、
前記第１の抵抗値が前記第１の特性インピーダンスと略等しく設定された
ことを特徴とする請求項４又は５記載の駆動装置。
【請求項７】
ＬＥＤを直線状に配列した複数のＬＥＤアレイと、
前記ＬＥＤを駆動する請求項１乃至５の何れかに記載の駆動装置と
を有することを特徴とするＬＥＤヘッド。
【請求項８】
請求項７記載のＬＥＤヘッドと、
前記ＬＥＤヘッドに前記駆動データ信号を送信する印刷制御部と、
前記ＬＥＤヘッドによって露光される感光体ドラムと
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被駆動素子の群、例えば光源に発光ダイオード（以下、ＬＥＤと称す）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、更には表示装置における表示素子の列を、選択的に駆動する駆動装置に関する。また、本発明は更にそのような駆動装置を有するＬＥＤヘッド、画像形成装置に関する。
【背景技術】
【０００２】
従来、この種の駆動装置においては、例えばＬＥＤヘッドの各ＬＥＤ素子のドライバＩＣがカスケードに接続されており、ドライバＩＣ内のシフトレジスタを介してデータ転送するものがある。このような駆動装置では、データ転送用クロックが、例えば小振幅差動信号で各ドライバＩＣに供給され、プリント基板の配線パターンによって生じる分布容量と前記ドライバＩＣの入力端子の静電容量とで決定されるＬＥＤヘッドの特性インピーダンスに等しい終端抵抗を備えていた（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１―１９９０９６号公報（第６頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した終端抵抗を備えることにより、ＬＥＤヘッド基板内での信号反射の発生を防止できる。しかしながら、印刷制御部からＬＥＤヘッドに各種の信号を伝達するための接続ケーブルの特性インピーダンスは任意に設定できないため、ＬＥＤヘッド基板の特性インピーダンスと整合できなかった。このため信号反射を生じ、この信号反射波と信号遷移タイミングとが重なって誤動作が発生する問題があった。一方、信号反射タイミングと信号遷移タイミングが重ならないようにクロック周波数を下げると、データ転送が低下するという問題あった。
【０００５】
本発明の目的は、これらの問題を解消し、データ転送用クロックのクロック周波数を高く維持し、且つ安定したデータ転送を可能とする駆動装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明による駆動装置は、アレイを構成する被駆動素子を駆動する駆動回路と駆動データ信号を転送するためのシフトレジスタとを有する複数のドライバＩＣをカスケードに接続してなる駆動装置であって、
前記複数のドライバＩＣに共通に接続される共通配線と、前記共通配線へ信号伝達する第１の特性インピーダンスを持つ接続配線が接続される接続部と、前記接続部と前記共通配線の一端との間に接続される第１の抵抗と、前記共通配線の他端に接続される第２の抵抗と
を備えたことを特徴とする。
【０００７】
本発明による別の駆動装置は、アレイを構成する被駆動素子を駆動する駆動回路と駆動データ信号を転送するためのシフトレジスタとを有する第１番目から第Ｎ（２以上の整数）番目までのＮ個のドライバＩＣをカスケードに接続してなる駆動装置であって、
前記第１番目のドライバＩＣへ信号伝達する第１の特性インピーダンスを持つ接続配線が接続される接続部と、前記接続部に接続される第１の抵抗と、前記第２番目からＮ番目までのドライバＩＣに共通に接続される共通配線と、前記共通配線に接続される第２の抵抗とを有し、
前記第１のドライバＩＣには前記接続部を介して入力した信号を出力する出力回路が備えられ、前記共通配線の、一端が前記出力回路の出力部に接続され、他端に前記第２の抵抗が接続されたことを特徴とする。
【０００８】
本発明によるＬＥＤヘッドは、
ＬＥＤを直線状に配列した複数のＬＥＤアレイと、前記ＬＥＤを駆動する上記駆動装置とを有することを特徴とする。
【０００９】
本発明による画像形成装置は、
上記ＬＥＤヘッドと、前記ＬＥＤヘッドに前記駆動データ信号を送信する印刷制御部と、  前記ＬＥＤヘッドによって露光される感光体ドラムとを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第１の抵抗により、信号を伝送する接続配線とインピーダンス整合をとって、接続配線に伝わる信号反射波の発生を防止することが可能となる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明によるＬＥＤヘッドを採用した画像形成装置の実施の形態１の制御系の要部構成を示すブロック図である。
【００１２】
尚、以下の説明において、発光ダイオードをＬＥＤ、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタをＰＭＯＳランジスタと略称することがある。また正論理の場合、信号レベルの“Ｈｉｇｈ”を論理値“１”に、信号レベルの“Ｌｏｗ”を論理値“０”に対応させて記載することがある。更に、論理信号における正論理や負論理の別を明示する必要のある場合には、正論理信号の末尾に−Ｐを、負論理信号の末尾に−Ｎを付与して区別する場合がある。
【００１３】
以下、被駆動素子の群を、画像形成装置としての電子写真プリンタに用いられたＬＥＤ素子の列とした場合を例にして、説明する。
【００１４】
図１に示すように、制御系１は、印刷制御部１０、モータドライバ２，４、現像・転写プロセスモータ３、用紙送りモータ５、用紙給入口センサ６、用紙排出口センサ７、用紙残量センサ８、用紙サイズセンサ９、定着器温度センサ２３、定着器２２、ＬＥＤヘッド１９、帯電用高圧電源２５、転写用高圧電源２６、現像部２７、及び転写部２８を有する。
【００１５】
この制御系１を有する図示しない画像形成装置は、ＬＥＤヘッド１９によって、帯電した感光体ドラム（図示せず）にプリント情報に応じて選択的に光を照射して静電潜像を形成し、この静電潜像にトナーを付着させて現像を行ってトナー像を形成し、このトナー像を用紙に転写して定着させる。以下、画像形成装置の構成及び動作について、図１の制御系のブロック図を参照しながらより詳細に説明する。
【００１６】
図１において、印刷制御部１０は、マイクロプロセッサ、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、入出力ポート、タイマ等によって構成されて画像形成装置の印字部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う。印刷制御部１０は、制御信号ＳＧ１によって印刷指示を受信すると、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、使用可能な温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
【００１７】
次に、モータドライバ２を介して現像・転写プロセス用モータ（パルスモータ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像部２７による帯電を行う。そして、セットされている図示しない用紙の有無及び種類が用紙残量センサ８及び用紙サイズセンサ９によって検出され、用紙に合った用紙送りが開始される。ここで、用紙送りモータ（パルスモータ）５は、モータドライバ４を介して双方向に回転させることが可能となっている。これにより、１ページ印刷開始毎に、最初に用紙送りモータ５を逆転させ、セットされた用紙を用紙吸入口センサ６が検知するまで予め設定された量だけ送り、続いて正回転させて用紙を画像形成装置内部の印刷機構内に搬送する。
【００１８】
印刷制御部１０は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信することによってビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１０に受信されたビデオ信号ＳＧ２は、印字データ信号ＨＤ−ＤＡＴＡ３〜０としてＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９は、後述するように、それぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤ素子を複数個直線上に配列した発光部を有する。
【００１９】
そして、印刷制御部１０は１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印字データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。また、印刷制御部１０は、上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印字データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。
【００２０】
ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは印字データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０をＬＥＤヘッド１９に送信するためのクロック信号であり、小振幅差動信号が用いられる。以後、特に明示する必要のない場合、差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎを単にクロック信号ＨＤ−ＣＬＫとして略記する場合がある。ＨＤ−ＨＳＹＮＣ−Ｎは主走査同期信号、ＨＤ−ＳＴＢ−Ｎはストローブ信号である。
【００２１】
尚、印刷制御部１０とＬＥＤヘッド１９とは接続配線としての接続ケーブル６０により接続され、接続ケーブルとしては良好な信号伝達特性を得るために同軸ケーブルやフレキシブルフラットケーブルが用いられるが、印刷制御部１０とＬＥＤヘッド１９とが離れて配置される関係から、そのケーブル長は長くならざるを得ない。特にタンデム構成のカラープリンタのようにＬＥＤヘッドを原色数分並置して同時に印刷処理する場合には、画像形成装置も大型化することになり、前記接続ケーブル長は更に長くなって１ｍに達することも希ではない。
【００２２】
ビデオ信号ＳＧ２の送受信は印刷ライン毎に行われる。ＬＥＤヘッド１９は印刷情報に基づいて発光し、マイナス電位に帯電させられた図示しない感光体ドラム上を照射する。これにより、印刷される情報は感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引されてトナー像が形成される。その後、このトナー像は転写部２８に送られる。
【００２３】
一方、転写信号ＳＧ４によって転写用高圧電源２６がプラス電位にオンし、転写部２８は、電気的作用によって感光体ドラムと転写部２８との間を通過する用紙上にトナー像を転写する。転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、定着器２２の熱によってトナー像が定着される。この定着されたトナー画像を有する用紙は、更に搬送されて画像形成装置の印刷機構から用紙排出口センサ７を通過して画像形成装置の外部に排出される。
【００２４】
印刷制御部１０は、用紙サイズセンサ９、用紙吸入口センサ６の検知に対応し、用紙が転写部２８を通過している間だけ転写用高圧電源２６からの電圧を転写部２８に印加する。そして印刷が終了して用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像部２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、印刷制御部１０は、制御信号ＳＧ１によって印刷指示を受信する毎に、上記の動作を繰り返す。
【００２５】
図２は、ＬＥＤヘッド１９を構成する、ＬＥＤアレイ及びこれを駆動するドライバＩＣの接続関係を説明するブロック図である。
【００２６】
同図に示すＬＥＤヘッド１９は、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印刷可能なＬＥＤヘッドを例にしている。この場合、被駆動素子としてのＬＥＤ素子の総数は４９９２ドットであり、これを構成するため、各々１９２個のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２が含まれている２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を直線状に配列している。各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６内のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２は、奇数番目のＬＥＤ素子のカソード同士、偶数番目のＬＥＤ素子のカソ−ド同士が接続され、隣接して配置される２個のＬＥＤ素子のアノード端子同士が、後述するドライバＩＣの同じ駆動電流端子（ＤＯ）に接続され、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子とが時分割に駆動される。
【００２７】
図２において、上記したようにＣＨＰ１〜ＣＨＰ２６はＬＥＤアレイであり、このうちＣＨＰ３〜ＣＨＰ２６は図示を省略している。ＬＥＤアレイを駆動するドライバＩＣ１０１〜１２６は、各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６に対応して配置され、それぞれ対応するＬＥＤアレイを駆動するが、この内ドライバＩＣ１０３〜１２６は図示を省略している。各ドライバＩＣ１０１〜１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。
【００２８】
ＬＥＤアレイＣＨＰ１，ＣＨＰ２には、それぞれ１９２個のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２が所定の間隔で直線状に配置され、そのうち、奇数番目のＬＥＤ素子のカソードがパワーＮＭＯＳトランジスタＴｒ１のドレーンに接続され、偶数番目のＬＥＤ素子のカソードがパワーＮＭＯＳトランジスタＴｒ２のドレーンに接続されている。パワーＮＭＯＳトランジスタＴｒ１及びＴｒ２の各ソースは共グランドに接続され、パワーＮＭＯＳトランジスタＴｒ１のゲートはドライバＩＣ１０２のＫＤＲＶ端子と接続され、パワーＮＭＯＳトランジスタＴｒ２のゲートはドライバＩＣ１０１のＫＤＲＶ端子と接続されている。
尚、パワーＮＭＯＳトランジスタＴｒ１のゲート端子信号をＯＤＤ、パワーＮＭＯＳトランジスタＴｒ２のゲート端子信号をＥＶＥＮとして図中に記載する。
【００２９】
図２に示すように本構成では、印刷データＨＤ−ＤＡＴＡ３〜０のデータ線を４本とし、隣接するＬＥＤ素子８個のうち、奇数番目同士或いは偶数番目同士の４画素分のデータを１パルスのクロック信号毎に同時に送出する構成としている。このため、印刷制御部１０（図１）から出力される４ビットの印刷データＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、前記した４９９２ドット分のビットデータが後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。但し、ここでは、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子が時分割制御されるため、２４９６ドット分ずつ２度に分けて転送される。
【００３０】
次に、転送されたビットデータは、ＬＥＤヘッド１９に入力されるラッチ信号ＨＤ−ＬＯＡＤによって、上記シフトレジスタを構成するフリップフロップ回路に対応して設けられた各ラッチ回路にラッチされる。続いて、ラッチされたビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、４９９２（２６×１９２）個のＬＥＤ素子のうち、論理値“１”のドットデータに対応するものが、奇数、偶数毎に時分割点灯される。
【００３１】
尚、ＶＤＤは電源、ＧＮＤはグランドであり、ＨＤ−ＨＳＹＮＣ−Ｎは前記した時分割駆動において奇数番目のＬＥＤ駆動であるか偶数番目のＬＥＤ駆動であるかの初期状態を設定するための同期信号、ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、ＬＥＤヘッド１９内に設けられた後述する基準電圧発生回路４０（図３）により発生される。
【００３２】
ＬＥＤヘッド１９が、印刷制御部１０（図１）から入力するクロック信号は、後述する理由により、その差動クロック信号ＨＤ−ＣＬＫ−Ｐが、カスケード接続された奇数段目のドライブＩＣ（１０１，１０３・・・１２５）においては端子ＣＬＫＰと接続され、カスケード接続された偶数段目のドライブＩＣ（１０２，１０４・・・１２６）においては端子ＣＬＫＮと接続される。同様にして、差動クロック信号ＨＤ−ＣＬＫ−Ｎは、カスケード接続された奇数段目のドライブＩＣ（１０１，１０３・・・１２５）においては端子ＣＬＫＮと接続され、カスケード接続された偶数段目のドライブＩＣ（１０２，１０４・・・１２６）においては端子ＣＬＫＰと接続される。
【００３３】
図３は、ＬＥＤヘッド１９の要部構成を示すブロック図である。以下、図３を参照しながら、ＬＥＤヘッド１９の構成及び動作について説明する。
【００３４】
同図に示すＬＥＤヘッド１９は、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印刷可能なＬＥＤヘッドであり、この場合、被駆動素子としてのＬＥＤ素子の総数は４９９２ドットである。これを構成するため、各々１９２個のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２（図２）が含まれている２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を直線状に配列しているが、図３にはこのうちＣＨＰ３〜ＣＨＰ２５についての図示を省略している。ＬＥＤアレイを駆動するドライバＩＣ１０１〜１２６は、各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６に対応して配置され、それぞれ対応するＬＥＤアレイを駆動するが、図３にはこのうちドライバＩＣ１０３〜１２５についての図示を省略している。各ドライバＩＣ１０１〜１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。
【００３５】
以上のように、ＬＥＤヘッド１９には、後述するように、プリント配線板２５１（図５参照）上に、２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６と、それを駆動する２６個のドライバＩＣ１０１〜１２６とが、それぞれ対向しながら整列して配置されている。ドライバＩＣ１０１〜１２６は、１チップ当たり１９２個のＬＥＤ素子を時分割駆動でき、これらのチップが２６個カスケードに接続され、外部から入力される印刷データをシリアルに転送できるように構成されている。また、前記したように、本構成では印刷データＨＤ−ＤＡＴＡ３〜０のデータ線を４本とし、１つのクロックエッジ信号で隣接するＬＥＤ素子８個のうち、奇数番目同士或いは偶数番目同士の４画素分のデータを一度に転送できる構成としている。
【００３６】
図３の構成で用いられているＬＥＤアレイＣＨＰ１〜ＣＨＰ２６は、ＧａＡｓＰやＡｌＧａＡｓ等からなる化合物半導体を基材として製造されるものであるが、これらにおいては、結晶の格子欠陥等に起因する特性ばらつきが不可避であって、発光素子を形成する場合に、ＬＥＤアレイチップ毎やＬＥＤ素子毎に光量ばらつきを生じてしまう。このような光量ばらつきをそのままにＬＥＤプリンタを構成すると、印字むらとなって現れ、印字品位の著しい低下をもたらすことになる。図３のＬＥＤヘッド１９は、後述するように、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の光量ばらつきを補正するように、ＬＥＤアレイ毎やＬＥＤ素子毎に駆動電流を調整し、ＬＥＤの光量を補正できる構成となっている。
【００３７】
各ドライバＩＣ１０１〜１２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。後述するように、ドライバＩＣ１０１〜１２６のシフトレジスタ回路３４は、２４段の合計９６（２４＊４）個のフリップフロップ回路を有し、４ビットの印刷データＨＤ−ＤＡＴＡ３〜０を、クロック信号ＨＤ−ＣＬＫに同期させてシフト入力させ、１２パルスのクロック入力により９６（２４＊４）ドット分の印刷データを転送することができる。尚、後述するように、ここではフリップフロップ回路がクロックの立ち上がりと立下りとでデータを取り込むため、１２パルスで２４回の処理を実行する。
【００３８】
ドライバＩＣ内部は、差動信号からなるクロック信号を、ドライバＩＣ内部で用いるシングルエンド信号に変換するためのクロック入力回路３６と、このクロック入力回路３６から出力されるクロック信号ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路３４と、シフトレジスタ回路３４の出力信号をラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路３３と、シフトレジスタ回路３４の出力信号をメモリするメモリ回路３２と、主走査同期信号ＨＤ−ＨＳＹＮＣに基づいてメモリ回路３２から出力される奇数と偶数のＬＥＤ素子に対応する２種類の電流補正データを選択して出力するマルチプレクサ回路３１と、マルチプレクサ回路３１及びラッチ回路３３の出力データに基づいて所定の駆動電流を対応するＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の個々のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２毎に時分割で流すＬＥＤ駆動回路３０と、メモリ回路３２からのデータに基づいて、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６毎の駆動電流を調整するための制御電圧ＶｃｏｎｔをＬＥＤ駆動回路３０に出力する制御電圧発生回路３５とを備えている。
【００３９】
ストローブ信号ＨＤ−ＳＴＢ−Ｎは、後述するようにメモリ回路３１の入力に印加される。また基準電圧発生回路４０は、電源端子が電源ＶＤＤに、グランド端子がＬＥＤヘッド１９のグランドに接続され、出力端子からはグランド電位を基準とする所定の基準電圧Ｖｒｅｆを出力し、各ドライバＩＣ１０１〜１２６の制御電圧発生回路３５に供給する。
【００４０】
前記印刷データＨＤ−ＤＡＴＡ３〜０、クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及び主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎの各信号は印刷時に印刷制御部１０（図１）から送られてくる。
【００４１】
尚、差動クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは、後述するようにＬＥＤヘッド１９内のプリント配線板２５１（図５）と実装されたドライバＩＣとにより構成された、所定の特性インピーダンスをもつ伝送線路により伝送される。終端抵抗４１は、前記特性インピーダンスと等しい抵抗値とされる。これにより、プリント配縁板内の差動クロック信号は終端抵抗４１により無反射終端される構成となっているため、各ドライバＩＣに入力されるクロック信号の間には、信号伝搬による微少な遅延時間を生じるものの、各ドライバＩＣ間それぞれにおける伝送波形には相違を生じることなく信号伝送を行うことができる。
【００４２】
更に、ＬＥＤヘッド１９の、差動クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎ信号の各伝送路には、入力端部において、入力部抵抗４２、４３がそれぞれ直列に接続されている。
【００４３】
図４は、ドライバＩＣの内部構成を示すブロック図である。図３に示すドライバＩＣ１０１〜１２６は、同一回路により構成されているため、ここでは、ドライバＩＣ１０１を例にして説明する。
【００４４】
フリップフロップ回路（以下、ＦＦ回路と称す）ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、図３に示すシフトレジスタ３４を構成し、ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４は、図３に示すラッチ回路３３に相当する。メモリＭＥＭ１〜ＭＥＭ９７、第１制御回路２０１、インバータ２０３，２０４、ＮＡＮＤ２０５、及びプルアップ素子である抵抗２０２は、図３に示すメモリ回路３２を構成し、マルチプレクサＭＵＸ１〜ＭＵＸ９６及び第２制御回路２０８は、図３に示すマルチプレクサ回路３１を構成し、そしてドライバ（ＤＲＶ）ＤＶ１〜ＤＶ９６は、図３に示すＬＥＤ駆動回路３０を構成する。
【００４５】
セレクタ回路２０７は、各々４個の入力端子Ａ３〜Ａ０，Ｂ３〜Ｂ０と、４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子Ｓが“Ｌｏｗ”のとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力され、選択入力端子Ｓが“Ｈｉｇｈ“のとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、制御電圧発生回路（ＡＤＪ）３５は図３に示す制御電圧発生回路３５である。
【００４６】
制御電圧発生回路（ＡＤＪ）３５は、４本のデータ入力端子Ｓ３〜Ｓ０と、基準電圧入力端子ＶＲＥＦを備えている。この基準電圧入力端子ＶＲＥＦは、図３に示すように基準電圧発生回路４０の出力と接続されて、グランド電位を基準とする基準電圧Ｖｒｅｆが印加される。制御電圧発生回路（ＡＤＪ）３５のＶ端子は出力端子であって、９６個配列されているドライバＤＶ１〜ＤＶ９６に対して、制御電圧値Ｖｃｏｎｔを出力している。また、前記のデータ入力端子Ｓ３〜Ｓ０はメモリ回路３２のメモリＭＥＭ９７のＱ３〜Ｑ０端子と接続され、後述するようにメモリＭＥＭ９７に格納されているチップ補正データが入力される。
【００４７】
ＦＦ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ＦＦ回路ＦＦＡ１のデータ入力端子ＤはドライバＩＣ１０１のデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦ回路ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路２０７へ入力され、セレクタ回路２０７の出力端子Ｙ０はドライバＩＣ１０１のデータ出力端子ＤＡＴＡＯ０に接続されている。
【００４８】
同様に、ＦＦ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１の各データ入力端子Ｄは、ドライバＩＣ１０１のデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５からの出力もセレクタ回路２０７に接続され、セレクタ回路２０７の各々の出力はドライバＩＣ１０１のデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
【００４９】
従って、ＦＦ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタを構成しており、セレクタ回路２０７によってシフト段数を２４段と２５段とに切り替えることができる。また、ＦＦ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５の各クロック端子は、クロック入力回路３６から出力されるクロック信号ＣＬＫをバッファ回路５０を介して入力し、該信号に同期してシフト動作が行われる。ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。クロック入力回路３６は小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎの入力回路であり、これらの小振幅信号をＩＣ内部で用いられる論理振幅のシングルエンド信号に変換したクロック信号ＣＬＫを出力する。
【００５０】
ここでの各ＦＦ回路は、入力されるクロック信号の立ち上がりエッジと立ち下がりエッジの両方のタイミングでＤ入力端子のデータを取り込んで、Ｑ端子より出力するものとしている。これにより、入力されるクロック信号の立ち上がりエッジのみでデータを取り込む場合に対して、シフトレジスタのシフトデータ伝送レートを同じでありながら、クロック周波数を１／２に低減することができる。
【００５１】
従って、ドライバＩＣ１０１〜１２６の各ＦＦ回路ＦＦＡ１〜ＦＦＡ２５は、印刷制御部１０（図１）から初段のドライバＩＣ１０１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる２４×２６段、あるいは２５×２６段のシフトレジスタを構成する。同様に、ドライバＩＣ１０１〜１２６のＦＦ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５は、それぞれ印刷制御部１０から初段のドライバＩＣ１０１に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる２４×２６段、あるいは２５×２６段のシフトレジスタを構成することになる。
【００５２】
ラッチＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、及びＬＴＤ１〜ＬＴＤ２４は、ＬＥＤヘッド１９に入力するラッチ信号ＨＤ−ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ２４は、ＦＦ回路ＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、及びＬＴＤ１〜ＬＴＤ２４は、それぞれＦＦ回路ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、及びＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をラッチする。
【００５３】
メモリ回路３２のＮＡＮＤ回路２０５の一方の入力端子は、インバータ２０３を介してドライバＩＣ１０１のＳＴＢ入力端子に接続され、このＳＴＢ入力端子は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを入力するＬＥＤヘッド１９（図３）の入力端子に接続されている。また、ＮＡＮＤ回路２０５の他方の入力端子はインバータ２０４を介してドライバＩＣ１０１のＬＯＡＤ端子に接続され、このＬＯＡＤ端子は、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐを入力するＬＥＤヘッド１９（図３）の入力端子に接続されている。
【００５４】
ＮＡＮＤ回路２０５は、その出力がドライバＤＶ１〜ＤＶ９６の各駆動オンオフ端子Ｓに接続され、ＬＥＤヘッド１９に入力されるラッチ信号ＨＤ−ＬＯＡＤ−Ｐが“Ｌｏｗ”、且つＬＥＤヘッド１９に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルの場合に“Ｌｏｗ”となって、ドライバＤＶ１〜ＤＶ１９２に対する駆動のオン，オフを制御する駆動オンオフ指令信号Ｓを出力する。尚、ドライバＤＶ１〜ＤＶ１９２は、後述するように、駆動オンオフ指令信号Ｓが“Ｌｏｗ”のとき、出力可能状態となる。
【００５５】
メモリＭＥＭ１〜ＭＥＭ９６は、対応するドライバＤＶ１〜ＤＶ９６が駆動する奇数番目と偶数番目の２つのＬＥＤ素子（図２参照）の光量のバラツキを補正するドット補正データを格納する。メモリＭＥＭ１〜ＭＥＭ９７は、印刷時とは異なる所定のタイミングでこのドット補正データを格納するべく、その書き込み制御信号入力端子Ｗ０〜Ｗ３に入力する書き込み制御信号、及び識別信号入力端子Ｅ１、Ｅ２に入力する、奇数、偶数を識別する識別信号に基づいて、これらの制御信号に同期して送られてくる補正データをシフトレジスタ回路３４からデータ入力端子に取り込み、奇数用、偶数用の２種類の４ビットのドット補正データを格納する。そして奇数に対応するドット補正データ出力部ＯＤＤ及び偶数に対応するドット補正データ出力部ＥＶＮから各ドット補正データを出力する。
【００５６】
メモリＭＥＭ９７は、ＬＥＤアレイ毎の光量のバラツキを補正するチップ補正データを格納する。メモリＭＥＭ９７は、印刷時とは異なる所定のタイミングでこのチップ補正データを格納するべく、その書き込み制御信号入力端子Ｗ０〜Ｗ３に入力する書き込み制御信号に基づいて、この書き込み制御信号に同期して送られてくる補正データをシフトレジスタ回路３４からデータ入力端子に取り込んで４ビットのチップ補正データを格納し、制御電圧発生回路３５に出力する。
【００５７】
第１の制御回路２０１は、入力するストローブ信号ＳＴＢとラッチ信号ＬＯＡＤとから、識別信号及び書き込み制御信号を形成し、識別信号出力端子Ｅ１、Ｅ２、及び書き込み信号出力端子からこれらの信号を出力する。
【００５８】
制御電圧発生回路３５は、ＶＲＥＦ端子に基準電圧値ＶＲＥＦを受け、更に入力するチップ補正データに基づいて、ＬＥＤアレイ単位の光量バラツキの補正がなされた制御電圧Ｖｃｏｎｔを各ドライバＤＶ１〜ＤＶ９６に供給する。尚、基準電圧値ＶＲＥＦは、基準電圧発生回路４０（図３）により発生させられるものであり、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値を維持でき、ＬＥＤ駆動電流の低下は発生しない。
【００５９】
マルチプレクサＭＵＸ１〜ＭＵＸ９６は、対応するドライバＤＶ１〜ＤＶ９６が駆動する奇数番目と偶数番目の２つのＬＥＤ（図２参照）の駆動タイミングに同期して、入力する奇数用、偶数用の２種類の４ビットのドット補正データから対応する一方のドット補正データを選択して対応するドライバＤＶ１〜ＤＶ９６に出力する。
【００６０】
第２の制御回路２０８は、入力する主走査同期信号ＨＳＹＮＣとラッチ信号ＬＯＡＤとから切替指令信号を生成して切替指令信号出力端子Ｓ２Ｎ，Ｓ１Ｎから出力する。マルチプレクサＭＵＸ１〜ＭＵＸ９６は、この切替指令信号に基づいて前記したドット補正データの選択を実行する。例えば、各マルチプレクサＭＵＸ１〜ＭＵＸ９６は、第２の制御回路２０８の、出力端子Ｓ２Ｎが論理値“１”及び出力端子Ｓ１Ｎが論理値“０”のとき、奇数用のドット補正データを選択して出力し、出力端子Ｓ２Ｎが論理値“０”及び出力端子Ｓ１Ｎが論理値“１”のとき、偶数用のドット補正データを選択して出力する。
【００６１】
各ドライバＤＶ１〜ＤＶ９６は、同一の構成をもつものであるため、ここでは例えばドライバＤＶ９６を例にして説明する。ドライバＤＶ９６の印刷データ入力端子Ｅには、図４に示すように、ラッチＬＴＤ１のＱＮ出力が入力される。このように、ドライバＤＶ１〜ＤＶ９６の各印刷データ入力端子Ｅには、図４に示すように対応するラッチＬＴＡ１〜ＬＴＤ１，ＬＴＡ２４〜ＬＴＤ２４の反転データ出力端子ＱＮの出力が入力される。
【００６２】
ドライバＤＶ９６は、印刷データ入力端子Ｅに入力する印刷データ及び駆動オンオフ端子Ｓに入力する駆動オンオフ指令信号が共に論理値“０”のときに、即ち、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を駆動するタイミング時で、且つＬＥＤ素子ＬＥＤ１９１（奇数）又はＬＥＤ素子ＬＥＤ１９２（偶数）を点灯する指示を受けているときに、駆動電流端子ＤＯ９６から駆動電流を出力する。このときの駆動電流は、制御電圧Ｖｃｏｎｔに応じて決まる、４ビットの奇数用又は偶数用のドット補正データで重み付けされた電流を加えて生成されるものである。
【００６３】
このように、駆動電流端子ＤＯ９６からは、時分割でＬＥＤ素子ＬＥＤ１９１（奇数）又はＬＥＤ素子ＬＥＤ１９２（偶数）用の駆動電流が出力される。他のドライバＤＶ１〜ＤＶ９５についても同様にしてＬＥＤ駆動電流が駆動電流端子ＤＯ１〜ＤＯ９５から出力される。一方、前記したように、奇数、偶数の駆動電流の出力に同期してパワーＮＭＯＳトランジスタＴｒ１及びＴｒ２（図２）が切り替え駆動され、選択されたグループのＬＥＤ素子のカソードがグランドに接続されて電流駆動される。
【００６４】
バッファ回路５０は、クロック入力回路３６の出力を受けてＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５からなるシフトレジスタ回路３４のクロック信号を出力する。ディレイ回路５１〜５４は、小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを入力するクロック入力回路３６やバッファ回路５０等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じない様にしている。バッファ回路５５〜５８は、セレクタ回路２０７からの出力信号を受けて、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０に出力する。
【００６５】
以上のように構成されたドライバＩＣ１０１〜１２６は、対応して直線状に配置されたＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の４９９２個（２６×１９２）のダイオード素子を、ＬＥＤアレイ及びＬＥＤ素子毎に、光量のバラツキを補正しながら発光駆動する。
【００６６】
図５は、ＬＥＤヘッド１９の、ドライバＩＣ１０１〜１２６とＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を実装するプリント配線板、即ちＬＥＤヘッド基板のレイアウトを示す要部平面図であり、図６は、図５の一部分を拡大した部分拡大図である。
【００６７】
図５に示すように、長方形状のプリント配線板２５１には、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６が、ヘッドの主走査方向に等ピッチで直線状に整列配置され、各ＬＥＤアレイの対向する位置には、対応するＬＥＤアレイを駆動するドライバＩＣ１０１〜１２６が、同じく等ピッチで直線状に整列配置されている。ドライバＩＣ１０１〜ＩＣ１２６の駆動電流端子ＤＯ１〜９６（図２）とＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の対応するＬＥＤ素子のアノード間等の接続は、それぞれに設けられた電極パッド間を、金線によるワイヤーボンディング法により直接に接続している。尚、図２において説明したように、本実施の形態でのＬＥＤヘッド１９は、そのドットピッチが１インチ当たり６００ドットであり、ＬＥＤアレイ毎に１９２個のＬＥＤ素子を配置してなるものである。そのため、ＬＥＤアレイの配列ピッチは
１９２×２５．４ｍｍ／６００≒８．１ｍｍ
となる。
【００６８】
矩形波状にパターン形成された共通配線としてのクロック配線２５２は、ペア配線２５２ａ，２５２ｂ（図６参照）で形成され、その末端において終端抵抗４１を介して両配線が接続されている。この終端抵抗４１の抵抗値は、後述するように、クロック配線２５２に信号反射を生じさせない値に設定される。ＬＥＤヘッド１９のコネクタ２５３は、印刷制御部１０（図１）に接続される接続部であり、例えば接続ケーブル６０によって接続され、図１に示す各種信号を印刷制御部１０から入力する。ペア配線２５２ａ，２５２ｂの先端はそれぞれコネクタ２５３の接続端子に個別に接続しており、ペア配線２５２ａ，２５２ｂが接続されたコネクタ２５３の接続端子には、それぞれ小振幅差動クロック信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを伝送する接続ケーブル６０の接続端が接続される。
【００６９】
図６（ａ）は、図５に示す、カスケード接続されたＬＥＤアレイＣＨＰ１〜ＣＨＰ３、及びドライバＩＣ１０１〜１０３、即ちこれらの１段目〜３段目までの部分とその近傍を部分拡大した平面図であり、図６（ｂ）は、図６（ａ）に対比して描いた側面図である。
【００７０】
図６（ａ）に示すＬＥＤヘッド１９のプリント配線板２５１の配線パターンを参照して明らかなように、コネクタ２５３（図５）介して小振幅差動クロック信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎが印加されるペア配線２５２ａ，２５２ｂからなるクロック配線２５２は、各ドライバＩＣ間を蛇行しながらクランク状のルートを描いて終端抵抗４１（図５）へと配線されている。このとき、配線板２５１上に占めるクロック配線２５２の割合を軽減するため、前記したクランク形状のピッチをドライバＩＣの長手方向２チップ分の長さにしている。このため、隣接するドライバＩＣにおいて、その差動クロック信号の入力端子（ＣＬＫＰ，ＣＬＫＮ）とプリント配線板２５１のペア配線２５２ａ，２５２ｂとの接続が異なるようになる。
【００７１】
図４において説明したように、ドライバＩＣ１０１〜１２６のシフトレジスタ回路３４は、入力されるクロック信号の立ち上がりエッジと立ち下がりエッジの両方でシフト動作を行う構成となっている。このため、図６に示すように隣接するドライバＩＣ間で、差動クロック信号ＣＬＫ−Ｐ，ＣＬＫ−ＮとドライバＩＣのクロック入力端子（ＣＬＫＰ，ＣＬＫＮ）との接続が入れ替わる構成であっても支障無く動作できる。
【００７２】
前記したように、ＬＥＤヘッド１９全体では２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６が配設されるが、図６（ａ）にはＬＥＤアレイＣＨＰ１〜ＣＨＰ３までが記載されている。プリント配線板上の接続パッド２５１ａ，２５１ｂとドライバＩＣの対応する端子パッド間はボンディングワイヤ２５５によって接続され、ドライバＩＣの駆動電流端子ＤＯとＬＥＤアレイのアノード端子間はボンディングワイヤ２５６によって接続され、ＬＥＤアレイのカソード端子とプリント配線板上の共通配線パッド２５１ｃ（奇数用）、２５１ｄ（偶数用）との間はボンディングワイヤ２５７によって接続されている。
【００７３】
プリント配線板上に設けられた接続パッド２５１ａは、例えばドライバＩＣ１０１のＤＡＴＡＯ３〜ＤＡＴＡＯ０端子パッドに接続されたボンディングワイヤとドライバＩＣ１０２のＤＡＴＡＩ３〜ＤＡＴＡＩ０端子パッドに接続されボンディングワイヤとを接続しており、データを各ＩＣドライバに配信するための中継点としての役割をもっている。またプリント配線板上に設けられた接続パッド２５１ｂは、クロックのペア配線２５２ａ，２５２ｂに設けられ、前記したように、各ドライバＩＣのクロック入力端子とワイヤ接続される。
【００７４】
図７は、本実施の形態のＬＥＤヘッド１９における差動クロック信号ＣＬＫ−Ｐ，ＣＬＫ−Ｎの接続関係を説明するための説明図で、同図（ａ）は図５及び図６に示すクロック配線２５２、ボンディングワイヤ２５５、及びドライバＩＣ１０１〜１２６間の接続形態を原理的に示し、同図（ｂ）はその等価回路である。
【００７５】
図７（ａ）、（ｂ）において、破線で囲まれる領域はＬＥＤヘッド１９である。破線部の左側は、図５に示すコネクタ２５３を介して接続する接続ケーブル６０や印刷制御部１０（図１）等をモデル化して示している。同図（ａ）において、信号経路Ｔ１、Ｔ２、…、Ｔ２７は、各ドライバＩＣ（ＩＣ１０１〜ＩＣ１２６）へ供給されるクロック信号（ＣＬＫ−Ｐ、ＣＬＫ−Ｎ）の信号経路のうち、分岐された部分を除いた信号経路を代表して示している。例えば信号経路Ｔ１はＬＥＤヘッド境界（図５におけるコネクタ２５３に対応）からドライバＩＣ１０１への分岐点（接続パッド部）に至る信号経路に対応し、信号経路ＴＳ１は信号経路Ｔ１からＩＣ１０１方向へ分岐するスタブ配線で、図７（ａ）において一点鎖線で示したボンディングワイヤ２５５（図６参照）を含む。
【００７６】
同様に、信号経路Ｔ２は前記信号経路ＴＳ１の分岐点からドライバＩＣ１０２への分岐点（接続パッド部）へ至る信号経路に対応し、信号経路ＴＳ２は信号経路Ｔ２よりＩＣ１０２方向へ分岐するスタブ配線で、同様に一点鎖線で示したボンディングワイヤを含むものである。このように、クロック信号の信号経路は、各ドライバＩＣに順次信号分岐して配線末端となるドライバＩＣ１２６の位置まで続き、信号経路Ｔ２７を経由して終端抵抗４１（図５）へ至る。尚、図７においては、前記終端抵抗４１を、抵抗値が半分の抵抗ＲＬ（抵抗値もＲＬで表す）とし、入力部抵抗４２，４３（図５）を、抵抗値が等しい抵抗Ｒ１（抵抗値もＲ１で表す）として図中に記載している。
【００７７】
以上のように、図７（ａ）の配線図は、図５又は図６に示すように、実際には差動クロック信号ＣＬＫ−Ｐ，ＣＬＫ−Ｎをペア配線２５２ａ，２５２ｂで伝送する２系統の伝送形態のうちの一方の伝送系を示すものである。２つの伝送系は、全く同様に作用するため、ここでは、図７に示す一方の系統のみについて説明する。
【００７８】
図７（ｂ）は、同図（ａ）に対比して描いた等価回路である。同図（ｂ）において、Ｉｓは信号源であり、本実施の形態では、ほぼ定電流源とみなせる駆動源と電流方向を切り替えるスイッチング手段からなるものである。この信号は特性インピーダンスＴｏをもつ信号経路Ｔ０によりＬＥＤヘッド１９へ信号伝達される。換言すれば、ＬＥＤヘッド１９の接続ケーブル６０（図５）のクロック信号伝送に関する特性インピーダンスがＴｏであるとしている。
【００７９】
尚、前記ケーブルとして同軸ケーブルが選択されるとき、一般的に入手可能なものとしては日本工業規格ＪＩＳ  Ｃ  ３５０１に準拠したものがあり、特性インピーダンスは５０Ωと７５Ωのものに限定され、任意に選択することができないという設計上の制約がある。
【００８０】
また、同図（ｂ）において、信号経路Ｔ１〜Ｔ２７、及びＴＳ１〜ＴＳ２６は、前記した同図（ａ）で説明した各経路をモデル化したものである。容量Ｃ１は、ドライバＩＣ１０１のクロック入力端子の静電容量をモデル化したもので、典型的にはＩＣ端子のパッドの浮遊容量やＩＣ上のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子、入力バッファの静電容量などを合計したものである。同様に、Ｃ２〜Ｃ２６も、ドライバＩＣ１０２〜ＩＣ１２６におけるクロック入力端子の静電容量をモデル化したものである。
【００８１】
尚、各ドライバＩＣ１０１〜１２６は同一構成であるため、その入力容量は相等しく、Ｃ１〜Ｃ２６は同一値となる。各ドライバＩＣの配置間隔はＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の配置間隔と同じであり、本実施の形態でのピッチは約８．１ｍｍとなる。このため、前記した信号経路Ｔ２〜Ｔ２６は、各線路長が約８．１ｍｍで、周期的に配置された、ドライバＩＣ１０１〜１２６についての伝送線路としてモデル化することができる。
【００８２】
これにより、信号経路ＴＳ１〜ＴＳ２６及びＴ２〜Ｔ２６や容量Ｃ１〜Ｃ２６により構成される系の特性インピーダンスを計算することができる。デジタル信号伝送に関する著書（例えば、Ｈ．Ｗ．Ｊｏｈｎｓｏｎ，  Ｍ．Ｇｒａｈａｍ、“Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｉｇｉｔａｌ  Ｄｅｓｉｇｎ：Ａ  Ｈａｎｄｂｏｏｋ  ｏｆ  Ｂｌａｃｋ  Ｍａｇｉｃ”，（Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ））において、記載されよく知られた関係を用いることにより、ドライバＩＣの影響を加味したＬＥＤヘッド基板の特性インピーダンスＺｏは、下式により求められる。
【００８３】
【数１】
2008044148.tif 000003
【００８４】
ここで、Ｚｏ´は信号経路Ｔ２〜Ｔ２６の特性インピーダンス、Ｃｏは信号経路Ｔ２〜Ｔ２６の特性キャパシタンスであり、信号経路の単位長さ当たりの容量に信号線路長を乗じたものである。ＣＤはドライバＩＣの入力端子静電容量であり、前記した容量Ｃ１〜Ｃ２６（これらは相等しい）に相当する。また容量ＣＤはドライバＩＣ内のクロック入力回路３６（図４）の入力容量の他、当該端子部に備えられた図示しないＥＳＤ保護素子の容量や、端子パッドの容量等を合計したものであり、前記容量Ｃｏに比べ無視できない程の値となる。
一例として、Ｃｏ＝１ｐＦ、ＣＤ＝３ｐＦであったとすると、前式におけるＬＥＤヘッド基板の特性インピーダンスＺｏは
Ｚｏ＝Ｚｏ´／２
となって、プリント配線板２５１自体の配線パターン（クロック配線２５２）の特性インピーダンスＺｏ´に対して、ドライバＩＣを接続したことにより、ＬＥＤヘッド基板のクロック信号線の特性インピーダンスは半減することになる。
【００８５】
尚、図７に示す終端抵抗ＲＬ（抵抗４１の半分の抵抗値に相当）は、前記したＬＥＤヘッド基板の特性インピーダンスＺｏと略等しくなるように選定されている。
【００８６】
また、図７では、図３に示す入力部抵抗４２，４３を抵抗値Ｒ１として記載しており、この抵抗値Ｒ１を、ＬＥＤヘッドへの接続ケーブル６０の特性インピーダンスＴｏと抵抗値ＲＬとの差に等しく、即ち
Ｒ１＝Ｔｏ−ＲＬ  ・・・（１）
と選ぶことで、ＬＥＤヘッド１９のコネクタ２５３（図５）部分よりヘッド側を見たインピーダンス（Ｒ１＋ＲＬ）を接続ケーブル６０の特性インピーダンスＴｏと等しくすることができ、ＬＥＤヘッド１９による信号反射を防止することができる。
【００８７】
図８は、図７のモデルを元に描いたＬＥＤヘッド１９各部の信号波形を示す信号波形図である。
【００８８】
図８（ａ）は、図７（ｂ）のＡ点における差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎの波形を示している。同図（ｂ）、（ｃ）も同様であって、（ｂ）はＬＥＤヘッド１９のコネクタ２５３（図５）近傍に相当する図７（ｂ）のＢ点における波形、（ｃ）はＬＥＤヘッド１９のプリント配線板２５１（図５）の末端に位置するドライバＩＣ１２６への分疑点に相当する図７（ｂ）のＣ点における波形を示している。尚、Ｃ点における波形は、ドライバＩＣ１２６と上記終端抵抗４１（抵抗ＲＬに相当）との距離が小さいため、点Ｄにおける終端抵抗部ＲＬでの波形とも略等しい。
【００８９】
Ｔｃｌｋは差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎの周期、ｔ０は信号経路Ｔ０、即ち接続ケーブル６０の信号伝搬遅延時間であって、信号源Ｉｓ（印刷制御部１０をモデル化したもの）から発生した信号がＬＥＤヘッド１９のコネクタ２５３部に到達するまでの時間に等しい。ｔ１は接続ケーブル６０（信号経路Ｔ０に相当）の往復の伝搬遅延時間に対応するものであって、印刷制御部１０（信号源Ｉｓに相当）より送信された波形がＬＥＤヘッド部で反射した場合に、再び印刷制御部１０に戻るまでの一往復時間であり、前記信号伝搬遅延時間ｔ０の２倍に等しい。一方、ｔ２６はＬＥＤヘッド１９のコネクタ２５３側端部Ｂ点から信号経路Ｔ１〜Ｔ２６を介してＣ点に到達するまでの伝搬遅延時間である。
【００９０】
本実施の形態の画像形成装置では、ＬＥＤヘッド１９のＬＥＤヘッド基板による信号反射を防止するために、上式（１）を満たすような抵抗値Ｒ１の入力部抵抗４２，４３を設けている。このため、信号送出端（印刷制御部１０）より送出され信号遷移した差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎの波形は、ＬＥＤヘッド部での信号反射がある場合にその反射波が戻ってくる時間ｔ１＝２＊ｔ０の経過後においてもクロック波形は平坦なままであり、ＬＥＤヘッド部において信号反射していないことが判る。
【００９１】
同様に、ＬＥＤヘッド１９のコネクタ２５３（図５）近傍に相当する図７のＢ点における波形を示す同図（ｂ）においても、信号反射の影響を示す段差部は生じておらず、更にＬＥＤヘッド１９のプリント配線板２５１の末端に位置するドライバＩＣ１２６への分疑点に相当する図７のＣ点における波形を示す同図（ｃ）においても、波形振幅が減少して現れている以外には信号波形そのものの異常はなく、各ドライバＩＣの動作には全く支障をきたさない。
【００９２】
（比較例）
図９は、本実施の形態の画像形成装置の比較例として示す、ＬＥＤヘッド７９の要部構成を示すブロック図であり、図１０はこのＬＥＤヘッド７９における差動クロック信号ＣＬＫ−Ｐ，ＣＬＫ−Ｎの接続関係を説明するための説明図であり、図１１は、図１０のモデルを元に描いたＬＥＤヘッド７９各部の信号波形を示す信号波形図であり、それぞれ本実施の形態の画像形成装置を説明する前記した図３、図７、及び図８に対応している。
【００９３】
比較例として図９に示すＬＥＤヘッド７９が、本実施の形態のＬＥＤヘッド１９（図３）と異なる点は、ＬＥＤヘッド１９に設けられた入力部抵抗４２，４３が除かれている点である。従って図１０の説明図においても入力部抵抗４２，４３に対応する抵抗Ｒ１が除かれた構成となっている。
【００９４】
以上のように、比較例として示したこのＬＥＤヘッド７９には、ＬＥＤヘッド１９のコネクタ２５３（図５）部分よりヘッド側を見たインピーダンスをＬＥＤヘッド接続ケーブル６０（図５）の特性インピーダンスＴｏと等しくするための入力部抵抗４２，４３が除かれているため、ＬＥＤヘッド７９による信号反射が発生することとなる。従って、図１１（ａ）において示すように、信号送出端（印刷制御部１０）より送出され信号遷移した差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎは、その信号送出から時間ｔ０の後、ＬＥＤヘッド７９部へ到達し、このＬＥＤヘッド部で信号反射を生じ、再び時間ｔ０の後に信号送出端へ戻って来る。この結果、信号送出時刻より時刻ｔ１＝２＊ｔ０の後に前記信号反射の影響が現れ、信号波形の振幅に変化が現れる。ここでは振幅が減少している。同様の波形変化はＬＥＤヘッド７９内においても発生し、図１１（ｂ）、（ｃ）のように最初の信号遷移より時刻ｔ１の後に信号振幅の変化となって現れることになる。
【００９５】
尚、図１０（ｂ）において、信号源Ｉｓは定電流性のパルス信号を発生し、その駆動インピーダンスはモデル化して信号経路Ｔ０で示す接続ケーブルの特性インピーダンスＴｏよりも大きい。そのため、ＬＥＤヘッド１９側で信号反射がある場合には、信号送信端で再反射されて多重反射することになるが、図１１においては図の簡略化のため、このような多重反射の影響を除外して記載している。
【００９６】
この場合、信号波形の劣化は、クロック周波数が低い場合においては顕在化しないものの、高速プリンタのようにクロック周期が短く、波形の元々の遷移部と前記不整合による信号反射波形とが合致する場合には著しい波形劣化を生じ、ＬＥＤヘッドに対して正しいクロック波形として伝送することができなくなり、誤印字を生じるなど許容できない不具合を生じることになる。
【００９７】
上記した本実施の形態の画像形成装置によれば、終端抵抗の抵抗値をＬＥＤヘッド内の所定の特性インピーダンスに応じて設定することによって、プリント配縁板内の差動クロック信号を無反射終端する他、上式（１）を満たす抵抗値の入力部抵抗を設けているため、ＬＥＤヘッド１９のコネクタ２５３（図５）部分よりＬＥＤヘッド側を見たインピーダンスをＬＥＤヘッド接続ケーブルの特性インピーダンスと整合することができ、ＬＥＤヘッドによる信号反射を防止することができる。これにより、ＬＥＤヘッド内各部で信号反射による波形段差等の異常を防止でき、クロック周波数を変化させたとしても、また接続ケーブル長を異なるものとしても信号波形に異常をきたさない。この結果、画像形成装置による印刷動作の高速化のためクロック周波数を増加させたとしても、支障無く動作させることが可能となる。
【００９８】
実施の形態２．
図１２は、本発明に基づく実施の形態２の画像形成装置に採用されるＬＥＤヘッド８９の要部構成を示すブロック図である。このＬＥＤヘッド８９を採用する画像形成装置が、前記した図１に示す実施の形態１の画像形成装置と主に異なる点は、ＬＥＤヘッド８９の一部構成のみである。従って、このＬＥＤヘッド８９を採用する画像形成装置が、前記した実施の形態１の画像形成装置と共通する部分には同符号を付して、或いは図面を省いて説明を省略し、異なる点を重点的に説明する。
【００９９】
図１２に示すＬＥＤヘッド８９は、１インチ当たり６００ドットの解像度でＡ４サイズの用紙に印刷可能なＬＥＤヘッドであり、この場合、被駆動素子としてのＬＥＤ素子の総数は４９９２ドットである。これを構成するため、各々１９２個のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２（図２）が含まれている２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を直線状に配列しているが、図１２にはこのうちＣＨＰ３〜ＣＨＰ２５についての図示を省略している。ＬＥＤアレイを駆動するドライバＩＣ１５１〜１７６は、各ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６に対応して配置され、それぞれ対応するＬＥＤアレイを駆動するが、図１２にはこの内ドライバＩＣ１５３〜１７５についての図示を省略している。各ドライバＩＣ１５１〜１７６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。
【０１００】
以上のように、ＬＥＤヘッド８９には、プリント配線板２５１（図１４参照）上に、２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６と、それを駆動する２６個のドライバＩＣ１５１〜１７６とが、それぞれ対向しながら整列して配置されている。ドライバＩＣ１５１〜１７６は、１チップ当たり１９２個のＬＥＤ素子を時分割駆動でき、これらのチップが２６個カスケードに接続され、外部から入力される印刷データをシリアルに転送できるように構成されている。また、後述するように、本構成では印刷データＨＤ−ＤＡＴＡ３〜０のデータ線を４本とし、１つのクロックエッジ信号で隣接するＬＥＤ素子８個のうち、奇数番目同士或いは偶数番目同士の４画素分のデータを一度に転送できる構成としている。
【０１０１】
図１２の構成で用いられているＬＥＤアレイＣＨＰ１〜ＣＨＰ２６は、ＧａＡｓＰやＡｌＧａＡｓ等からなる化合物半導体を基材として製造されるものであるが、これらにおいては、結晶の格子欠陥等に起因する特性ばらつきが不可避であって、発光素子を形成する場合に、ＬＥＤアレイチップ毎やＬＥＤ素子毎に光量ばらつきを生じてしまう。このような光量ばらつきをそのままにＬＥＤプリンタを構成すると、印字むらとなって現れ、印字品位の著しい低下をもたらすことになる。図１２のＬＥＤヘッド８９は、後述するように、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の光量ばらつきを補正するように、ＬＥＤアレイ毎やＬＥＤ素子毎に駆動電流を調整し、ＬＥＤの光量を補正できる構成となっている。
【０１０２】
各ドライバＩＣ１５１〜１７６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。後述するように、ドライバＩＣ１５１〜１７６のシフトレジスタ回路３４は、２４段の合計９６（２４＊４）個のＦＦ回路を有し、４ビットの印刷データＨＤ−ＤＡＴＡ３〜０を、クロック信号ＨＤ−ＣＬＫに同期させてシフト入力させ、１２パルスのクロック入力により９６（２４＊４）ドット分の印刷データを転送することができる。尚、ここではＦＦ回路がクロックの立ち上がりと立下りとでデータを取り込むため、１２パルスで２４回の処理を実行する。
【０１０３】
ドライバＩＣ内部は、差動信号からなるクロック信号を、ドライバＩＣ内部で用いるシングルエンド信号に変換するためのクロック入力回路３６と、このクロック入力回路３６から出力されるクロック信号ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路３４と、シフトレジスタ回路３４の出力信号をラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路３３と、シフトレジスタ回路３４の出力信号をメモリするメモリ回路３２と、主走査同期信号ＨＤ−ＨＳＹＮＣに基づいてメモリ回路３２から出力される奇数と偶数のＬＥＤ素子に対応する２種類の電流補正データを選択して出力するマルチプレクサ回路３１と、マルチプレクサ回路３１及びラッチ回路３３の出力データに基づいて所定の駆動電流を対応するＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の個々のＬＥＤ素子ＬＥＤ１〜ＬＥＤ１９２毎に時分割で流すＬＥＤ駆動回路３０と、メモリ回路３２からのデータに基づいて、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６毎の駆動電流を調整するための制御電圧ＶｃｏｎｔをＬＥＤ駆動回路３０に出力する制御電圧発生回路３５と、その入力がクロック信号の入力回路３６の出力と接続され、入力するクロックと同相、及び逆相の各クロック信号を出力する一対の出力がドライバＩＣの出力端子と接続されているクロック信号の出力回路３０１とを備えている。
【０１０４】
ストローブ信号ＨＤ−ＳＴＢ−Ｎは、後述するようにメモリ回路３１の入力に印加される。また基準電圧発生回路４０は、電源端子が電源ＶＤＤに、グランド端子がＬＥＤヘッド１９のグランドに接続され、出力端子からはグランド電位を基準とする所定の基準電圧Ｖｒｅｆを出力し、各ドライバＩＣ１０１〜１２６の制御電圧発生回路３５に供給する。
【０１０５】
前記印刷データＨＤ−ＤＡＴＡ３〜０、クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及び主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎの各信号は印刷時に印刷制御部１０（図１）から送られてくる。
【０１０６】
尚、差動クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは、後述するようにＬＥＤヘッド８９内のプリント配線板２５１（図１４）と実装されたドライバＩＣとにより構成された、所定の特性インピーダンスをもつ伝送線路により伝送される。終端抵抗４１は、前記特性インピーダンスと等しい抵抗値とされる。これにより、プリント配縁板内の差動クロック信号は終端抵抗４１により無反射終端される構成となっているため、各ドライバＩＣに入力されるクロック信号の間には、信号伝搬による微少な遅延時間を生じるものの、各ドライバＩＣ間それぞれにおける伝送波形には相違を生じることなく信号伝送を行うことができる。
【０１０７】
更に、クロック信号ＨＤ−ＣＬＫを入力するコネクタ２５３（図１４）端子は、ドライバＩＣ１５１のクロック入力端子に接続される一方で、入力抵抗３０２と接続される。またＩＣ１５１内のクロック信号の出力回路３０１から出力されるクロック信号を出力するドライバＩＣ１５１のクロック出力端子は、後述する所定の信号経路によりＩＣ１５２〜ＩＣ１７６の各クロック入力端子に順次接続されると共に、終端抵抗４１に接続される。
【０１０８】
図１３は、ドライバＩＣの内部構成を示すブロック図である。図１２に示すドライバＩＣ１５１〜１７６は、同一回路により構成されているため、ここでは、ドライバＩＣ１５１を例にして説明する。
【０１０９】
フリップフロップ回路（以下、ＦＦ回路と称す）ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、図１２に示すシフトレジスタ３４を構成し、ラッチＬＴＡ１〜ＬＴＤ１、ＬＴＡ２〜ＬＴＤ２、・・・、ＬＴＡ２４〜ＬＴＤ２４は、図１２に示すラッチ回路３３に相当する。メモリＭＥＭ１〜ＭＥＭ９７、第１制御回路２０１、インバータ２０３，２０４、ＮＡＮＤ２０５、及びプルアップ素子である抵抗２０２は、図１２に示すメモリ回路３２を構成し、マルチプレクサＭＵＸ１〜ＭＵＸ９６及び第２制御回路２０８は、図１２に示すマルチプレクサ回路３１を構成し、そしてドライバ（ＤＲＶ）ＤＶ１〜ＤＶ９６は、図１２に示すＬＥＤ駆動回路３０を構成する。
【０１１０】
セレクタ回路２０７は、各々４個の入力端子Ａ３〜Ａ０，Ｂ３〜Ｂ０と、４個の出力端子Ｙ３〜Ｙ０と、データ端子の選択入力端子Ｓを備え、選択入力端子Ｓが“Ｌｏｗ”のとき入力端子Ａ３〜Ａ０への入力データが出力端子Ｙ３〜Ｙ０から出力され、選択入力端子Ｓが“Ｈｉｇｈ“のとき入力端子Ｂ３〜Ｂ０への入力データが出力端子Ｙ３〜Ｙ０から出力される。また、制御電圧発生回路（ＡＤＪ）３５は図１２に示す制御電圧発生回路３５である。
【０１１１】
制御電圧発生回路（ＡＤＪ）３５は、４本のデータ入力端子Ｓ３〜Ｓ０と、基準電圧入力端子ＶＲＥＦを備えている。この基準電圧入力端子ＶＲＥＦは、図１２に示すように基準電圧発生回路４０の出力と接続されて、グランド電位を基準とする基準電圧Ｖｒｅｆが印加される。制御電圧発生回路（ＡＤＪ）３５のＶ端子は出力端子であって、９６個配列されているドライバＤＶ１〜ＤＶ９６に対して、制御電圧値Ｖｃｏｎｔを出力している。また、前記のデータ入力端子Ｓ３〜Ｓ０はメモリ回路３２のメモリＭＥＭ９７のＱ３〜Ｑ０端子と接続され、後述するようにメモリＭＥＭ９７に格納されているチップ補正データが入力される。
【０１１２】
ＦＦ回路ＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ＦＦ回路ＦＦＡ１のデータ入力端子ＤはドライバＩＣ１５１のデータ入力端子ＤＡＴＡＩ０に接続され、ＦＦ回路ＦＦＡ２４とＦＦＡ２５のデータ出力はセレクタ回路２０７へ入力され、セレクタ回路２０７の出力端子Ｙ０はドライバＩＣ１５１のデータ出力端子ＤＡＴＡＯ０に接続されている。
【０１１３】
同様に、ＦＦ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ＦＦＢ１、ＦＦＣ１、ＦＦＤ１の各データ入力端子Ｄは、ドライバＩＣ１５１のデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３にそれぞれ接続され、ＦＦＢ２４とＦＦＢ２５、ＦＦＣ２４とＦＦＣ２５、ＦＦＤ２４とＦＦＤ２５からの出力もセレクタ回路２０７に接続され、セレクタ回路２０７の各々の出力はドライバＩＣ１５１のデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
【０１１４】
従って、ＦＦ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５は、それぞれ２５段のシフトレジスタを構成しており、セレクタ回路２０７によってシフト段数を２４段と２５段とに切り替えることができる。また、ＦＦ回路ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５の各クロック端子は、クロック入力回路３６から出力されるクロック信号ＣＬＫをバッファ回路５０を介して入力し、該信号に同期してシフト動作が行われる。ドライバＩＣのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段のドライバＩＣのデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続される。クロック入力回路３６は小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎの入力回路であり、これらの小振幅信号をＩＣ内部で用いられる論理振幅のシングルエンド信号に変換したクロック信号ＣＬＫを出力する。
【０１１５】
ここでの各ＦＦ回路は、入力されるクロック信号の立ち上がりエッジと立ち下がりエッジの両方のタイミングでＤ入力端子のデータを取り込んで、Ｑ端子より出力するものとしている。これにより、入力されるクロック信号の立ち上がりエッジのみでデータを取り込む場合に対して、シフトレジスタのシフトデータ伝送レートを同じでありながら、クロック周波数を１／２に低減することができる。
【０１１６】
従って、ドライバＩＣ１５１〜１７６の各ＦＦ回路ＦＦＡ１〜ＦＦＡ２５は、印刷制御部１０（図１）から初段のドライバＩＣ１５１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる２４×２６段、あるいは２５×２６段のシフトレジスタを構成する。同様に、ドライバＩＣ１５１〜１７６のＦＦ回路ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、及びＦＦＤ１〜ＦＦＤ２５は、それぞれ印刷制御部１０から初段のドライバＩＣ１５１に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をクロック信号ＨＤ―ＣＬＫに同期してシフトさせる２４×２６段、あるいは２５×２６段のシフトレジスタを構成することになる。
【０１１７】
ラッチＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、及びＬＴＤ１〜ＬＴＤ２４は、ＬＥＤヘッド１９に入力するラッチ信号ＨＤ−ＬＯＡＤ−Ｐで動作する。ラッチ回路ＬＴＡ１〜ＬＴＡ２４は、ＦＦ回路ＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ回路ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、及びＬＴＤ１〜ＬＴＤ２４は、それぞれＦＦ回路ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、及びＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、及びＨＤ−ＤＡＴＡ３をラッチする。
【０１１８】
メモリ回路３２のＮＡＮＤ回路２０５の一方の入力端子は、インバータ２０３を介してドライバＩＣ１０１のＳＴＢ入力端子に接続され、このＳＴＢ入力端子は、ストローブ信号ＨＤ−ＳＴＢ−Ｎを入力するＬＥＤヘッド１９（図２）の入力端子に接続されている。また、ＮＡＮＤ回路２０５の他方の入力端子はインバータ２０４を介してドライバＩＣ１０１のＬＯＡＤ端子に接続され、このＬＯＡＤ端子は、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐを入力するＬＥＤヘッド１９（図２）の入力端子に接続されている。
【０１１９】
ＮＡＮＤ回路２０５は、その出力がドライバＤＶ１〜ＤＶ９６の各駆動オンオフ端子Ｓに接続され、ＬＥＤヘッド１９に入力されるラッチ信号ＨＤ−ＬＯＡＤ−Ｐが“Ｌｏｗ”、且つＬＥＤヘッド１９に入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎが“Ｌｏｗ”レベルの場合に“Ｌｏｗ”となって、ドライバＤＶ１〜ＤＶ１９２に対する駆動のオン，オフを制御する駆動オンオフ指令信号Ｓを出力する。尚、ドライバＤＶ１〜ＤＶ１９２は、後述するように、駆動オンオフ指令信号Ｓが“Ｌｏｗ”のとき、出力可能状態となる。
【０１２０】
メモリＭＥＭ１〜ＭＥＭ９６は、対応するドライバＤＶ１〜ＤＶ９６が駆動する奇数番目と偶数番目の２つのＬＥＤ素子（図２参照）の光量のバラツキを補正するドット補正データを格納する。メモリＭＥＭ１〜ＭＥＭ９７は、印刷時とは異なる所定のタイミングでこのドット補正データを格納するべく、その書き込み制御信号入力端子Ｗ０〜Ｗ３に入力する書き込み制御信号、及び識別信号入力端子Ｅ１、Ｅ２に入力する、奇数、偶数を識別する識別信号に基づいて、これらの制御信号に同期して送られてくる補正データをシフトレジスタ回路３４からデータ入力端子に取り込み、奇数用、偶数用の２種類の４ビットのドット補正データを格納する。そして奇数に対応するドット補正データ出力部ＯＤＤ及び偶数に対応するドット補正データ出力部ＥＶＮから各ドット補正データを出力する。
【０１２１】
メモリＭＥＭ９７は、ＬＥＤアレイ毎の光量のバラツキを補正するチップ補正データを格納する。メモリＭＥＭ９７は、印刷時とは異なる所定のタイミングでこのチップ補正データを格納するべく、その書き込み制御信号入力端子Ｗ０〜Ｗ３に入力する書き込み制御信号に基づいて、この書き込み制御信号に同期して送られてくる補正データをシフトレジスタ回路３４からデータ入力端子に取り込み、４ビットのチップ補正データを格納し、制御電圧発生回路３５に出力する。
【０１２２】
第１の制御回路２０１は、入力するストローブ信号ＳＴＢとラッチ信号ＬＯＡＤとから、識別信号及び書き込み制御信号を形成し、識別信号出力端子Ｅ１、Ｅ２、及び書き込み信号出力端子からこれらの信号を出力する。
【０１２３】
制御電圧発生回路３５は、ＶＲＥＦ端子に基準電圧値ＶＲＥＦを受け、更に入力するチップ補正データに基づいて、ＬＥＤアレイ単位の光量バラツキの補正がなされた制御電圧Ｖｃｏｎｔを各ドライバＤＶ１〜ＤＶ９６に供給する。尚、基準電圧値ＶＲＥＦは、基準電圧発生回路４０（図１２）により発生させられるものであり、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値を維持でき、ＬＥＤ駆動電流の低下は発生しない。
【０１２４】
マルチプレクサＭＵＸ１〜ＭＵＸ９６は、対応するドライバＤＶ１〜ＤＶ９６が駆動する奇数番目と偶数番目の２つのＬＥＤ（図２参照）の駆動タイミングに同期して、入力する奇数用、偶数用の２種類の４ビットのドット補正データから対応する一方のドット補正データを選択して対応するドライバＤＶ１〜ＤＶ９６に出力する。
【０１２５】
第２の制御回路２０８は、入力する主走査同期信号ＨＳＹＮＣとラッチ信号ＬＯＡＤとから切替指令信号を生成して切替指令信号出力端子Ｓ２Ｎ，Ｓ１Ｎから出力する。マルチプレクサＭＵＸ１〜ＭＵＸ９６は、この切替指令信号に基づいて前記したドット補正データの選択を実行する。例えば、各マルチプレクサＭＵＸ１〜ＭＵＸ９６は、第２の制御回路２０８の、出力端子Ｓ２Ｎが論理値“１”及び出力端子Ｓ１Ｎが論理値“０”のとき、奇数用のドット補正データを選択して出力し、出力端子Ｓ２Ｎが論理値“０”及び出力端子Ｓ１Ｎが論理値“１”のとき、偶数用のドット補正データを選択して出力する。
【０１２６】
各ドライバＤＶ１〜ＤＶ９６は、同一の構成をもつものであるため、ここでは例えばドライバＤＶ９６を例にして説明する。ドライバＤＶ９６の印刷データ入力端子Ｅには、図１３に示すように、ラッチＬＴＤ１のＱＮ出力が入力される。このように、ドライバＤＶ１〜ＤＶ９６の各印刷データ入力端子Ｅには、図１３に示すように対応するラッチＬＴＡ１〜ＬＴＤ１，ＬＴＡ２４〜ＬＴＤ２４の反転データ出力端子ＱＮの出力が入力される。
【０１２７】
ドライバＤＶ９６は、印刷データ入力端子Ｅに入力する印刷データ及び駆動オンオフ端子Ｓに入力する駆動オンオフ指令信号が共に論理値“０”のときに、即ち、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を駆動するタイミング時で、且つＬＥＤ素子ＬＥＤ１９１（奇数）又はＬＥＤ素子ＬＥＤ１９２（偶数）を点灯する指示を受けているときに、駆動電流端子ＤＯ９６から駆動電流を出力する。このときの駆動電流は、制御電圧Ｖｃｏｎｔに応じて決まる、４ビットの奇数用又は偶数用のドット補正データで重み付けされた電流を加えて生成されるものである。
【０１２８】
このように、駆動電流端子ＤＯ９６からは、時分割でＬＥＤ素子ＬＥＤ１９１（奇数）又はＬＥＤ素子ＬＥＤ１９２（偶数）用の駆動電流が出力される。他のドライバＤＶ１〜ＤＶ９５についても同様にしてＬＥＤ駆動電流が駆動電流端子ＤＯ１〜ＤＯ９５から出力される。一方、前記したように、奇数、偶数の駆動電流の出力に同期してパワーＮＭＯＳトランジスタＴｒ１及びＴｒ２（図２）が切り替え駆動され、選択されたグループのＬＥＤ素子のカソードがグランドに接続されて駆動される。
【０１２９】
バッファ回路５０は、クロック入力回路３６の出力を受けてＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５からなるシフトレジスタ回路３４のクロック信号を出力する。ディレイ回路５１〜５４は、小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを入力するクロック入力回路３６やバッファ回路５０等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じない様にしている。バッファ回路５５〜５８は、セレクタ回路２０７からの出力信号を受けて、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０に出力する。
【０１３０】
また、出力回路３０１は、その入力がバッファ回路５０を介してクロック信号の入力回路３６の出力と接続され、その出力はドライバＩＣのクロック出力端子と接続されている。尚、図１２の説明で明らかなように、ドライバＩＣ１５２〜１７６の各クロック入力回路３６は、ドライバＩＣ１５１の出力回路３０１から出力される小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを入力するように構成されている
【０１３１】
以上のように構成されたドライバＩＣ１５１〜１７６は、対応して直線状に配置されたＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の４９９２個（２６×１９２）のダイオード素子を、ＬＥＤアレイ且つＬＥＤ素子毎に、光量のバラツキを補正しながら発光駆動する。
【０１３２】
図１４は、ＬＥＤヘッド８９の、ドライバＩＣ１５１〜１７６とＬＥＤアレイＣＨＰ１〜ＣＨＰ２６を実装するプリント配線板、即ちＬＥＤヘッド基板のレイアウトを示す要部平面図であり、図１５は、図１４の一部分を拡大した部分拡大図である。
【０１３３】
ここに示すＬＥＤヘッド８９のプリント配線板のレイアウトが前記した図５、図６に示すＬＥＤヘッド１９のプリント配線板のレイアウトと異なるのは、入力部抵抗４２，４３（図５）の代わりに入力抵抗３０２（図１４）が備えられ、ドライバＩＣ１５１に対するクロック配線が異なる点である。従って、図１４、図１５に示すＬＥＤヘッド８９のＬＥＤヘッド基板が、前記した図５、図６に示すＬＥＤヘッド１９のＬＥＤヘッド基板と共通する部分に同符号を付してここでの説明は省略し、異なる点を重点的に説明する。
【０１３４】
図１４及び図１５に示すように、ＬＥＤヘッド８９のコネクタ２５３につながるクロック配線２５２であるペア配線２５２ａ，２５２ｂ間には入力抵抗３０２が入れられ、図１５に示すように、配線パッド２５１ｆからボンディングワイヤを介して直接ＬＥＤドライバ１５１のクロック入力端子（ＣＬＫＰ，ＣＬＫＮ−ＩＮ）に接続されている。前記したように、クロック出力回路３０１から出力される小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−ＮはＬＥＤドライバ１５１のクロック出力端子（ＣＬＫＰ，ＣＬＫＮ−ＯＵＴ）に現れる。このクロック出力端子（ＣＬＫＰ，ＣＬＫＮ−ＯＵＴ）は、ボンディングワイヤ２５５を介して再びペア配線２５２ａ，２５２ｂの配線パッド２５１ｇに接続されている。また、図１５に示すように、ペア配線２５２ａ，２５２ｂは、配線パッド２５１ｆと、配線パッド２５１ｇ間で途切れている。
【０１３５】
従って、ドライバＩＣ１５２〜１７６には、ドライバＩＣ１５１のクロック出力回路３０１から出力された差動クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎが入力される構成となっている。即ち、図１４、図１５に示すＬＥＤヘッド８９のプリント配線板のレイアウトは、図１２のブロック図に示すクロック信号の伝達経路を具現した構成となっている。尚、ドライバＩＣ１５１（図１２）の、クロック入力回路３６に入力するクロック信号と、クロック出力回路３０１から出力されるクロック信号を、共に差動クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎとするが、必要なときのみ、その差について記述する。
【０１３６】
図１６は、本実施の形態のＬＥＤヘッド８９における差動クロック信号ＣＬＫ−Ｐ，ＣＬＫ−Ｎの接続関係を説明するための説明図で、同図（ａ）は図１４及び図１５に示すクロック配線２５２、ボンディングワイヤ２５５、及びドライバＩＣ１５１〜１７６間の接続形態を原理的に示し、同図（ｂ）はその等価回路である。
【０１３７】
図１６（ａ）、（ｂ）において、破線で囲まれる領域はＬＥＤヘッド８９である。破線部の左側は、図１４に示すコネクタ２５３を介して接続する接続ケーブル６０や印刷制御部１０（図１）等をモデル化して示している。同図（ａ）において、信号経路Ｔ１、Ｔ２、…、Ｔ２７は、各ドライバＩＣ（ＩＣ１５１〜ＩＣ１７６）へ供給されるクロック信号（ＣＬＫ−Ｐ、ＣＬＫ−Ｎ）の信号線のうち、分岐された部分を除いた信号経路を代表して示している。例えば信号経路Ｔ１はＬＥＤヘッド境界（図１４におけるコネクタ２５３に対応）からドライバＩＣ１０１への分岐点に至る信号線に対応し、信号経路ＴＳ１は信号経路Ｔ１からＩＣ１５１方向へ分岐するスタブ配線で、図１６（ａ）において一点鎖線で示したボンディングワイヤ２５５（図１５参照）を含む。
【０１３８】
同様に、信号経路Ｔ２は前記信号経路ＴＳ１の分岐点からドライバＩＣ１５２への分岐点（接続パッド部）へ至る信号線に対応し、信号経路ＴＳ２は信号経路Ｔ２よりＩＣ１５２方向へ分岐するスタブ配線で、同様に一点鎖線で示したボンディングワイヤを含むものである。このように、クロック信号の信号経路は、各ドライバＩＣに順次信号分岐して配線末端となるドライバＩＣ１７６の位置まで続き、信号経路Ｔ２７を経由して終端抵抗４１（図１４）へ至る。尚、図１６においては、前記終端抵抗４１を、抵抗値が半分の抵抗ＲＬ（抵抗値もＲＬで表す）として図中に記載している。
【０１３９】
ＬＥＤヘッド８９のコネクタ２５３（図１４）のクロック信号を入力する入力端子は、信号経路Ｔ１を経由して信号経路ＴＳ１への分岐点を経たあとで入力抵抗３０２（図１４）に至って終端される。なお、図１６においては、この入力抵抗３０２を、抵抗値が半分のＲＬ１（抵抗値もＲＬ１で表す）として図中に記載している。
【０１４０】
以上のように、図１６（ａ）の配線図は、図１４又は図１５に示すように、実際には差動クロック信号ＣＬＫ−Ｐ，ＣＬＫ−Ｎをペア配線２５２ａ，２５２ｂで伝送する２系統の伝送形態のうちの一方の伝送系を示すものである。２つの伝送系は、全く同様に作用するため、ここでは、図１６に示す一方の系統のみについて説明する。
【０１４１】
図１６（ｂ）は、同図（ａ）に対比して描いた等価回路である。同図（ｂ）において、Ｉｓは信号源であり、本実施の形態では、ほぼ定電流源とみなせる駆動源と電流方向を切り替えるスイッチング手段からなるものである。この信号は特性インピーダンスＴｏをもつ信号経路Ｔ０（接続ケーブルに相当）によりＬＥＤヘッド１９へ信号伝達され、特性インピーダンスＴｏと略等しい抵抗値ＲＬ１の入力抵抗３０２（図１２）により終端されている。ＬＥＤヘッド８９の入力部に入力抵抗３０２（抵抗ＲＬ１）が設けられるため、配線経路ＴＳ１とドライバＩＣ１５１の静電容量Ｃ１とが特性インピーダンスへ与える影響はほとんど無視できる位に小さい。
【０１４２】
尚、入力抵抗３０２は、２系統の伝送系に対応しているため、１系統の伝送系として説明する図１６（ｂ）の抵抗ＲＬ１の抵抗値に対して倍の抵抗値を持つものである。
【０１４３】
前記接続ケーブルとして同軸ケーブルが選択されるとき、一般的に入手可能なものとしては日本工業規格ＪＩＳ  Ｃ  ３５０１に準拠したものがあり、特性インピーダンスは５０Ωと７５Ωのものに限定され、任意に選択することができないという設計上の制約があるが、入力抵抗３０２は任意に選択可能であって、前記同軸ケーブルの特性インピーダンス値と等しく設定する上で何ら支障はない。このように、入力抵抗３０２の抵抗値を、接続ケーブルの特性インピーダンスＴｏ（２系統分）と等しく設定することにより、ＬＥＤヘッドによる信号反射を防止することができる。
【０１４４】
また、同図（ｂ）において、前記クロック出力回路３０１からの出力信号を信号源Ｉｓ１としてモデル化して記載しており、信号経路Ｔ１〜Ｔ２７、及びＴＳ１〜ＴＳ２６は、前記した同図（ａ）で説明した各経路をモデル化したものである。容量Ｃ１は、ドライバＩＣ１５１のクロック入力端子の静電容量をモデル化したもので、典型的にはＩＣ端子のパッドの浮遊容量やＩＣ上のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子、入力バッファの静電容量などの合計したものである。同様に、Ｃ２〜Ｃ２６についてもドライバＩＣ１５２〜ＩＣ１７６におけるクロック入力端子の静電容量をモデル化したものである。
【０１４５】
尚、各ドライバＩＣ１５１〜１７６は同一構成であるため、その入力容量は相等しく、Ｃ１〜Ｃ２６は同一値となる。各ドライバＩＣの配置間隔はＬＥＤアレイＣＨＰ１〜ＣＨＰ２６の配置間隔と同じであり、本実施の形態でのピッチは約８．１ｍｍとなる。このため、前記した信号経路Ｔ３〜Ｔ２６は、各線路長が約８．１ｍｍで、周期的に配置された、ドライバＩＣ１５２〜１７６についての伝送線路としてモデル化することができる。
【０１４６】
これにより、信号経路ＴＳ２〜ＴＳ２６及びＴ３〜Ｔ２６や容量Ｃ２〜Ｃ２６により構成される系の特性インピーダンスを計算することができて、ドライバＩＣの影響を加味したヘッド基板の特性インピーダンスＺｏｏは、下式により求められる。
【０１４７】
【数２】
2008044148.tif 000004
【０１４８】
ここで、Ｚｏｏ´は信号経路Ｔ３〜Ｔ２６の特性インピーダンス、Ｃｏｏは信号経路Ｔ３〜Ｔ２６の特性キャパシタンスであり、信号経路の単位長さ当たりの容量に信号線路長を乗じたものである。ＣＤはドライバＩＣ１５２〜１７６の入力端子静電容量であり、前記した容量Ｃ２〜Ｃ２６（これらは相等しい）に相当する。また容量ＣＤはドライバＩＣ内のクロック入力回路３６（図１３）の入力容量の他、当該端子部に備えられた図示しないＥＳＤ保護素子の容量や、端子パッドの容量等を合計したものであり、前記容量Ｃｏｏに比べ無視できない程の値となる。
一例として、Ｃｏｏ＝１ｐＦ、ＣＤ＝３ｐＦであったとすると、前式におけるＺｏｏは
Ｚｏｏ＝Ｚｏｏ´／２
となって、プリント配線板２５１自体の配線パターン（クロック配線２５２）の特性インピーダンスＺｏｏ´に対して、ドライバＩＣを接続したことにより、ＬＥＤヘッド基板のクロック信号線の特性インピーダンスは半減することになる。
【０１４９】
尚、図１６における終端抵抗ＲＬ（抵抗４１の半分の抵抗値に相当）は、前記したＬＥＤヘッド基板の特性インピーダンスＺｏｏと略等しくなるように選定されている。
【０１５０】
図１７は、図１６のモデルを元に描いたＬＥＤヘッド８９各部の信号波形を示す信号波形図である。
【０１５１】
図１７（ａ）は、図１６（ｂ）のＡ点における差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎの波形を示している。同図（ｂ）、（ｃ）も同様であって、（ｂ）はＬＥＤヘッド８９のコネクタ２５３（図１４）近傍に相当する図１６（ｂ）のＢ点における波形、（ｃ）はＬＥＤヘッド８９のプリント配線板２５１（図１４）の末端に位置するドライバＩＣ１７６への分疑点に相当する図１６（ｂ）のＣ点における波形を示している。尚、Ｃ点における波形は、ドライバＩＣ１７６と上記終端抵抗４１（抵抗ＲＬに相当）との距離が小さいため、点Ｄにおける終端抵抗部ＲＬでの波形とも略等しい。
【０１５２】
Ｔｃｌｋは差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎの周期、ｔ０は信号経路Ｔ０、即ち接続ケーブル６０の信号伝搬遅延時間であって、信号源Ｉｓ（印刷制御部１０をモデル化したもの）から発生した信号がＬＥＤヘッド８９のコネクタ２５３部に到達するまでの時間に等しい。ｔ１は接続ケーブル６０（信号経路Ｔ０に相当）の往復の伝搬遅延時間に対応するものであって、印刷制御部１０（信号源Ｉｓに相当）より送信された波形がＬＥＤヘッド部で反射した場合に、再び印刷制御部１０に戻るまでの一往復時間であり、前記信号伝搬遅延時間ｔ０の２倍に等しい。一方、ｔ２６はＬＥＤヘッド８９のコネクタ２５３側端部Ｂ点から信号経路Ｔ１〜Ｔ２６を介してＣ点にまでの伝搬遅延時間である。
【０１５３】
本実施の形態の画像形成装置では、ＬＥＤヘッド８９のＬＥＤヘッド基板による信号反射を防止するために、ＬＥＤヘッド８９のコネクタ２５３（図１４）部分よりヘッド側を見たインピーダンス、即ち入力抵抗３０２の抵抗値をＬＥＤヘッド接続ケーブルの特性インピーダンスＴｏ（２系統分）と等しく設定している。このため、信号送出端（印刷制御部１０）より送出され信号遷移した差動クロック信号ＨＤ−ＣＬＫ−Ｐ及びＨＤ−ＣＬＫ−Ｎの波形は、ＬＥＤヘッド部での信号反射がある場合にその反射波が戻ってくる時間ｔ１＝２＊ｔ０の経過後においてもクロック波形は平坦なままであり、ＬＥＤヘッド部で信号反射していないことが判る。
【０１５４】
同様にＬＥＤヘッド８９のコネクタ２５３（図１４）近傍に相当する図１６のＢ点における波形を示す同図（ｂ）においても、信号反射の影響を示す段差部は生じておらず、更にＬＥＤヘッド８９のプリント配線板２５１の末端に位置するドライバＩＣ１７６への分疑点に相当する図１６のＣ点における波形を示す同図（ｃ）においても、信号波形に大きな変化が無いため、各ドライバＩＣの動作には全く支障をきたさない。
【０１５５】
尚、前記した実施の形態１では、ＬＥＤヘッド１９のクロック入力端における入力インピーダンス調整のために入力部抵抗４２，４３（図３）を設けたため、これ等の抵抗と終端抵抗４１の分圧によって、図８の信号波形図に示すように、点Ｃ（図７（ｂ））におけるクロック信号の波形振幅が、点Ｂ（図７（ｂ））おけるクロック信号の波形振幅より減少して現れる。しかしながら、本実施の形態では、図１６（ｂ）に示すように、点Ｃにいたるクロック信号が信号源Ｉｓ１（出力回路３０１：図１２）から出力されているため、図１７の信号波形図に示すように、点Ｃにおけるクロック信号の波形振幅を、点Ｂおけるクロック信号の波形振幅と同等に保つことができる。
【０１５６】
以上のように、本実施の形態の画像形成装置によれば、終端抵抗の抵抗値をＬＥＤヘッド内の所定の特性インピーダンスに合わせて設定することによって、プリント配縁板内の差動クロック信号を無反射終端する他、入力抵抗３０２によって、ＬＥＤヘッド８９のコネクタ２５３（図１４）部分よりＬＥＤヘッド側を見たインピーダンスを、ＬＥＤヘッド接続ケーブルの特性インピーダンスと整合することができ、ＬＥＤヘッドによる信号反射を防止することができる。これにより、前記した実施の形態１の画像形成装置と同様に、ＬＥＤヘッド内各部で信号反射による波形段差等の異常が防止でき、クロック周波数を変化させたとしても、また接続ケーブル長を異なるものとしても信号波形に異常をきたさない。この結果、画像形成装置による印刷動作の高速化のためクロック周波数を増加させたとしても、支障無く動作させることが可能となる。
【０１５７】
更に、ＬＥＤヘッド８９の入力部に入力するクロック信号を、振幅減少させることなく、各ドライバＩＣのクロック入力部に供給することが可能となる。
【産業上の利用可能性】
【０１５８】
前記した各実施の形態では、光源としてＬＥＤを用いたＬＥＤアレイを駆動するＬＥＤヘッドに適用する例について説明したが、同様の構成で、光源として有機ＥＬ素子を用いる有機ＥＬヘッドに適用できるほか、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にさえも適用することができる。
【図面の簡単な説明】
【０１５９】
【図１】本発明によるＬＥＤヘッドを採用した画像形成装置の実施の形態１の制御系の要部構成を示すブロック図である。
【図２】ＬＥＤヘッドを構成する、ＬＥＤアレイ及びこれを駆動するドライバＩＣの接続関係を説明するブロック図である。
【図３】実施の形態１のＬＥＤヘッドの要部構成を示すブロック図である。
【図４】実施の形態１のドライバＩＣの内部構成を示すブロック図である。
【図５】実施の形態１のＬＥＤヘッドの、ドライバＩＣとＬＥＤアレイを実装するプリント配線板、即ちＬＥＤヘッド基板のレイアウトを示す要部平面図である。
【図６】（ａ）は、図５に示す、カスケード接続されたＬＥＤ、及びドライバＩＣの１段目〜３段目までの部分とその近傍を部分拡大した平面図であり、（ｂ）は、（ａ）に対比して描いた側面図である。
【図７】実施の形態１のＬＥＤヘッドにおける差動クロック信号の接続関係を説明するための説明図で、（ａ）は図５及び図６に示すクロック配線、ボンディングワイヤ、及びドライバＩＣ間の接続形態を原理的に示し、（ｂ）はその等価回路である。
【図８】図７のモデルを元に描いたＬＥＤヘッド各部の信号波形を示す信号波形図である。
【図９】実施の形態１の画像形成装置の比較例として示す、ＬＥＤヘッドの要部構成を示すブロック図である。
【図１０】比較例のＬＥＤヘッドにおける差動クロック信号の接続関係を説明するための説明図である。
【図１１】図１０のモデルを元に描いたＬＥＤヘッド各部の信号波形を示す信号波形図である。
【図１２】本発明に基づく実施の形態２の画像形成装置に採用されるＬＥＤヘッドの要部構成を示すブロック図である。
【図１３】実施の形態２のドライバＩＣの内部構成を示すブロック図である。
【図１４】実施の形態２のＬＥＤヘッドの、ドライバとＬＥＤアレイを実装するプリント配線板、即ちＬＥＤヘッド基板のレイアウトを示す要部平面図である。
【図１５】（ａ）は、図１４に示す、カスケード接続されたＬＥＤ、及びドライバＩＣの１段目〜３段目までの部分とその近傍を部分拡大した平面図であり、（ｂ）は、（ａ）に対比して描いた側面図である。
【図１６】実施の形態２のＬＥＤヘッドにおける差動クロック信号の接続関係を説明するための説明図で、（ａ）は図１４及び図１５に示すクロック配線、ボンディングワイヤ、及びドライバＩＣ間の接続形態を原理的に示し、（ｂ）はその等価回路である。
【図１７】図１６のモデルを元に描いたＬＥＤヘッド各部の信号波形を示す信号波形図である。
【符号の説明】
【０１６０】
１  制御系、  ２  モータドライバ、  ３  現像・転写プロセスモータ、  ４  モータドライバ、  ５  用紙送りモータ、  ６  用紙給入口センサ、  ７  用紙排出口センサ、  ８  用紙残量センサ、  ９  用紙サイズセンサ、  １０  印刷制御部、  １９  ＬＥＤヘッド、  ２２  定着器、  ２２ａ  ヒータ、  ２３  定着器温度センサ、  ２５  帯電用高圧電源、  ２６  転写用高圧電源、  ２７  現像部、  ２８  転写部、  ３０  ＬＥＤ駆動回路、  ３１  マルチプレクサ回路、  ３２  ラッチ回路、  ３３  メモリ回路、  ３４  シフトレジスタ回路、  ３５  制御電圧発生回路、  ３６  クロック入力回路、  ４０  基準電圧発生回路、  ４１  終端抵抗、  ４２  入力部抵抗、  ４３  入力部抵抗、  ５０  バッファ回路、  ５１〜５４  ディレイ回路、  ５５〜５８  バッファ回路、  ６０  接続ケーブル、  ７９  ＬＥＤヘッド、  ８９  ＬＥＤヘッド、  １０１〜１２６  ドライバＩＣ、  １５１〜１７６  ドライバＩＣ、  ２０１  第１制御回路、  ２０２  抵抗、  ２０３，２０４  インバータ、  ２０５  ＮＡＮＤ、  ２０７  セレクタ回路、  ２０８  第２制御回路、  ２５１  プリント配線板、  ２５１ａ，２５１ｂ，２５１ｃ，２５１ｄ，２５１ｆ，２５１ｇ  配線パッド、  ２５２  クロック配線、  ２５２ａ，２５２ｂ  ペア配線、  ２５３  コネクタ、  ２５５  ボンディングワイヤ、  ２５６  ボンディングワイヤ、  ２５７  ボンディングワイヤ、  ３０１  出力回路、  ３０２  入力抵抗、  ＣＨＰ１〜ＣＨＰ２６  ＬＥＤアレイ、  ＬＥＤ１〜ＬＥＤ１９２  ＬＥＤ素子、  ＦＦＡ１〜ＦＦＡ２５，ＦＦＢ１〜ＦＦＢ２５，ＦＦＣ１〜ＦＦＣ２５，ＦＦＤ１〜ＦＦＤ２５  フリッピフロップ回路、  ＬＴＡ１〜ＬＴＤ１，ＬＴＡ２〜ＬＴＤ２，・・・，ＬＴＡ２４〜ＬＴＤ２４  ラッチ、  ＭＥＭ１〜ＭＥＭ９７  メモリ、  ＭＵＸ１〜ＭＵＸ９６  マルチプレクサ、  ＤＶ１〜ＤＶ９６  ドライバ、  Ｔｒ１，Ｔｒ２  パワーＮＭＯＳトランジスタ、  Ｒ１，Ｒ２  入力抵抗、  Ｃ１〜Ｃ２６  容量、  Ｔ１〜Ｔ２７，Ｔｓ１〜ＴＳ２６  信号経路、  Ｉｓ，Ｉｓ１  信号源、  ＤＯ１〜ＤＯ９６  駆動電流端子。
【図１】
2008044148.tif 000005
【図２】
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【図３】
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【図４】
2008044148.tif 000008
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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