(57)【要約】【課題】ＭＯＳトランジスタなどの素子閾値をチップごとに容易にかつ定量的に評価することができる半導体装置を実現する。【解決手段】本発明の半導体装置は、被測定トランジスタの閾値（ＶｔｈＮ、ＶｔｈＰなど）と少なくとも１つの参照閾値（ＶｔｈＮ（−）、ＶｔｈＮ（＋）、ＶｔｈＰ（−）、ＶｔｈＰ（＋）など）とを比較する比較部１１ａ〜１１ｄと、参照閾値によって区分される複数の閾値領域と、比較部１１ａ〜１１ｄからの比較結果（ＶＴＨＮＬＬ、ＶＴＨＮＨＨ、ＶＴＨＰＬＬ、ＶＴＨＰＨＨなど）に基づいて、被測定トランジスタが属する閾値領域を判定する演算部１２を有する。【選択図】図１
2008139095.tif 000002
【特許請求の範囲】
【請求項１】
被測定トランジスタの閾値と少なくとも１つの参照閾値とを比較する比較手段と、
前記参照閾値によって区分される複数の閾値領域と、
前記比較手段からの比較結果に基づいて、前記被測定トランジスタが属する前記閾値領域を判定する演算手段を有することを特徴とする半導体装置。
【請求項２】
前記閾値領域は、少なくとも２つの異なる前記参照閾値によって区分され、
前記演算手段は、複数の前記比較手段からの比較結果に基づいて、前記被測定トランジスタが属する前記閾値領域を判定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記比較手段は、
前記被測定トランジスタの閾値に応じた第１の電流を生成する閾値-電流変換回路と、
前記参照閾値に対応する第２の電流を供給する検知基準電流供給回路と、
前記第１の電流と前記第２の電流を比較する電流比較回路と、
前記電流比較回路の出力信号を増幅する検知信号増幅回路を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記比較手段は、
第１導電型の第１の前記被測定トランジスタと、
第２導電型の第２の前記被測定トランジスタと、
前記第１の被測定トランジスタの閾値に応じた第１の電流、および前記第２の被測定トランジスタの閾値に応じた第２の電流を生成する閾値-電流変換回路と、
前記参照閾値に対応する第３の電流を供給する検知基準電流供給回路と、
前記第１の電流と前記第２の電流の和と前記第３の電流とを比較する電流比較回路と、
前記電流比較回路の出力信号を増幅する検知信号増幅回路を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記比較手段は、
第１導電型の第１の前記被測定トランジスタと、
第２導電型の第２の前記被測定トランジスタと、
前記第１の被測定トランジスタの閾値に応じた第１の電流、および前記第２の被測定トランジスタの閾値に応じた第２の電流を生成する閾値-電流変換回路と、
前記参照閾値に対応する第３の電流を供給する検知基準電流供給回路と、
前記第１の電流と前記第２の電流の差と前記第３の電流とを比較する電流比較回路と、
前記電流比較回路の出力信号を増幅する検知信号増幅回路を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に、ＭＯＳトランジスタなどの素子閾値を検知するための回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの信頼性試験は、実際のデバイスの市場使用条件で行った場合、その試験時間および試験数は膨大なものとなるため、現実的な製品の開発期間と製造コストに限界が生じる。従って、一般には、加速試験による試験時間の短縮や、統計的手法による試験数の削減、プロセス開発時のプロセスＴＥＧ（Test Elements Group）や設計ＴＥＧによる電気的特性の性能評価（例えば、「特許文献１」を参照。）を考慮した適正試験が行われていた。
【０００３】
従来の半導体装置におけるトランジスタなどのＣＭＯＳ回路を構成する素子閾値のバラツキ評価に関しては、一般に、ロット内のいくつかのチップ領域、あるいはウェーハを適当に抜き取り標本検査が行われていた。統計学的にロットを母集団、得られた計測値を標本として取り扱い、標本から母集団のバラツキを推定するために標準偏差を割り出す。ここで、標準偏差σは以下のように表される。  
【数１】
2008139095.tif 000003
【０００４】
一般的に、ロット内の素子閾値のバラツキは正規分布に従い、そのバラツキは平均値から±３σの範囲に収まると推定される。この時、この検査において要求されることは、とりもなおさず測定データの標本数ｎである。標本数ｎにより標準偏差σの信頼精度が変動するため、高精度の標準偏差σを得るためには、標本数ｎは多いほうが望ましい。従来の半導体装置の素子閾値のバラツキ評価においては、例えば、２５枚のウェーハから構成されるロットを１単位として、無作為にウェーハを５枚程度抜き取り、１枚のウェーハ上の５ヶ所のＴＥＧを選択して計測を行い、１ロット当りの素子閾値のバラツキを割り出していた。
【０００５】
しかしながら、このような少量データの場合、半導体製造工程が高信頼性を確保している前提であれば、経験則として信頼精度の保証された標準偏差σを算出することができるが、現実には安定的に信頼精度の保証された標準偏差σを毎回取得できるとは限らないという問題があった。
【０００６】
また、素子閾値のバラツキはプロセスの微細化が進むにつれて大きくなる傾向があるため、より一層の信頼精度のあるプロセス評価や管理が必須になってきているが、従来の少量データによる統計的手法だけで素子閾値のバラツキを綿密に判定することは困難になりつつある。
【０００７】
さらに、量産時において歩留まりが低下した際や不具合が生じた場合に、ウェーハ単位またはチップ単位毎の素子閾値バラツキを定量的に求めるため、標本数が１００個前後の中量評価を行うことがある。例えば、ウェーハ単体では、ウェーハ裁断を行う前にウェーハ面内のＴＥＧをモニタして素子閾値を入手し、チップ単体では、パッケージ上のチップ搭載面を開口した後、チップ表面のポリイミドを剥離してチップ内のプロセスＴＥＧの素子閾値測定を行っていた。このような従来の解析手法は、高価な評価用テスターを用いた新たな検査や工程追加のために多くの時間、工数と費用を要することになるので、結果として製品コストが増加するという問題があった。
【０００８】
さらに、量産時の歩留まりを確保するためには、通常の常温下での量産テストに加えて、高温下での量産テストで不良品のリジェクトを行うか、高温テストと常温テストとの取得データより温度相関図を作成し、この相関より新たに許容できるスペックを定めて、この値で常温下での量産テストを行い、不良品をリジェクトする方法がある。しかし、前者はテスト時間とコストの増加、後者は高精度な相関図のために中量規模の評価データの蓄積が必要になるなどの問題があった。
【０００９】
さらに、量産時のテスト項目によっては、ｎ型ＭＯＳトランジスタの閾値とｐ型ＭＯＳトランジスタの閾値との和や差に依存するものがある。このため、開発の初期段階でこのようなテスト項目で問題が生じた場合には、量産時の歩留まりを確保するために、再設計を行うか、または、それぞれのスペックの上限値を下げ、素子閾値の性能保証範囲を狭めて工程管理を行うなどの対策が必要になる。しかし、前者は再設計に伴う開発期間と開発コストの増加、後者は歩留まり確保に伴う技術難易度の高い製造工程の追加による製品コストの増加などが生じるという問題があった。
【００１０】
以上のように、従来の半導体装置の評価方法では、“歩留まりの確保”と“テスト時間の短縮および製造コストの低減”の両立は非常に困難であるが、半導体製造プロセスの微細化の進展に伴って、両者を成し遂げて高い信頼性を確立することが今後ますます重要になると推察される。
【特許文献１】特開平７−９４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、ＭＯＳトランジスタなどの素子閾値をチップごとに容易にかつ定量的に評価することができる半導体装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、被測定トランジスタの閾値と少なくとも１つの参照閾値とを比較する比較手段と、前記参照閾値によって区分される複数の閾値領域と、前記比較手段からの比較結果に基づいて、前記被測定トランジスタが属する前記閾値領域を判定する演算手段を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、チップごとの素子閾値を容易にかつ定量的に評価することができるので、素子閾値のバラツキ分布領域ごとに歩留まりを高精度で管理できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１５】
図１は、本発明の実施例に係わる半導体装置を示す回路ブロック図である。ここでは、主に、被測定トランジスタであるＭＯＳトランジスタの閾値バラツキの検知と判定にかかわる部分を示した。
【００１６】
本発明の実施例に係わる半導体装置は、被測定トランジスタの閾値と参照閾値とを比較する比較部１１ａ〜１１ｄ、および比較部１１ａ〜１１ｄからの比較結果に基づいて被測定トランジスタが属する閾値領域を判定する演算部１２を備えている。
【００１７】
比較部１１ａは、ｎ型ＭＯＳトランジスタの閾値バラツキ検知回路１３ａおよび１３ｂ（以下、「ＶｔｈＮ検知回路１３ａおよび１３ｂ」という。）を備えている。  
ＶｔｈＮ検知回路１３ａは、被測定トランジスタであるｎ型ＭＯＳトランジスタの閾値（以下、「ＶｔｈＮ」という。）とＶｔｈＮの性能保証範囲の下限値である第１の参照閾値（以下、「ＶｔｈＮ（−）」という。）とを比較して、ＶｔｈＮが第１の参照閾値を下回った場合に、検知信号ＶＴＨＮＬを演算部１２へ出力する。
【００１８】
ＶｔｈＮ検知回路１３ｂは、ＶｔｈＮとＶｔｈＮの性能保証範囲の上限値である第２の参照閾値（以下、「ＶｔｈＮ（＋）」という。）とを比較して、ＶｔｈＮが第２の参照閾値を上回った場合に、検知信号ＶＴＨＮＨを演算部１２へ出力する。
【００１９】
比較部１１ｂは、ｐ型ＭＯＳトランジスタの閾値バラツキ検知回路１４ａおよび１４ｂ（以下、「ＶｔｈＰ検知回路１４ａおよび１４ｂ」という。）を備えている。  
ＶｔｈＰ検知回路１４ａは、被測定トランジスタであるｐ型ＭＯＳトランジスタの閾値（以下、「ＶｔｈＰ」という。）とＶｔｈＰの性能保証範囲の下限値である第３の参照閾値（以下、「ＶｔｈＰ（−）」という。）とを比較して、ＶｔｈＰが第３の参照閾値を下回った場合に、検知信号ＶＴＨＰＬを演算部１２へ出力する。
【００２０】
一般に、ＶｔｈＰ＜０（Ｖ）であるが、比較部１１ｂ〜１１ｄでは、ＶｔｈＰの絶対値をとって比較している。
【００２１】
ＶｔｈＰ検知回路１４ｂは、ＶｔｈＰとＶｔｈＰの性能保証範囲の上限値である第４の参照閾値（以下、「ＶｔｈＰ（＋）」という。）とを比較して、ＶｔｈＰが第４の参照閾値を上回った場合に、検知信号ＶＴＨＰＨを演算部１２へ出力する。
【００２２】
比較部１１ｃは、ＶｔｈＮとＶｔｈＰの和（以下、「ΣＶｔｈ」という。）のバラツキを検知する検知回路１５ａおよび１５ｂ（以下、「ΣＶｔｈ検知回路１５ａおよび１５ｂ」という。）を備えている。
【００２３】
ΣＶｔｈ検知回路１５ａは、ΣＶｔｈとΣＶｔｈの性能保証範囲の下限値である第５の参照閾値（ＶｔｈＮ（−）＋ＶｔｈＰ（−））とを比較して、ΣＶｔｈが第５の参照閾値を下回った場合に、検知信号ＳＩＧＭＡＬＬを演算部１２へ出力する。
【００２４】
ΣＶｔｈ検知回路１５ｂは、ΣＶｔｈとΣＶｔｈの性能保証範囲の上限値である第６の参照閾値（ＶｔｈＮ（＋）＋ＶｔｈＰ（＋））とを比較して、ΣＶｔｈが第６の参照閾値を上回った場合に、検知信号ＳＩＧＭＡＨＨを演算部１２へ出力する。
【００２５】
比較部１１ｄは、ＶｔｈＮとＶｔｈＰの差（以下、「ΔＶｔｈ」という。）のバラツキを検知する検知回路１６ａおよび１６ｂ（以下、「ΔＶｔｈ検知回路１６ａおよび１６ｂ」という。）を備えている。
【００２６】
ΔＶｔｈ検知回路１６ａは、ΔＶｔｈとΔＶｔｈの性能保証範囲の下限値である第７の参照閾値（ＶｔｈＮ（−）−ＶｔｈＰ（＋））とを比較して、ΔＶｔｈが第７の参照閾値を下回った場合に、検知信号ＤＥＬＴＡＬＨを演算部１２へ出力する。
【００２７】
ΔＶｔｈ検知回路１６ｂは、ΔＶｔｈとΔＶｔｈの性能保証範囲の上限値である第８の参照閾値（ＶｔｈＮ（＋）−ＶｔｈＰ（−））とを比較して、ΔＶｔｈが第８の参照閾値を上回った場合に、検知信号ＤＥＬＴＡＨＬを演算部１２へ出力する。
【００２８】
演算部１２は、上述の８つの検知回路１３ａ〜１６ｂからの検知信号を基に、第１〜第８の参照閾値によって区分される１０個の閾値領域（Ｍ１〜Ｍ１０）のうち、被測定トランジスタがどの閾値領域に属するかを論理演算して１０個の２値信号（Ａ１〜Ａ１０）として出力する。閾値領域および論理演算の詳細については、図１０〜図１２を用いて後述する。
【００２９】
図２は、本発明の実施例に係わる半導体装置におけるＶｔｈＮ検知回路１３ａの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のＶｔｈＮ検知回路１３ａは、電源ＶＤＤと接地ＧＮＤ間に直列接続した抵抗素子Ｒ０１、Ｒ０２と、Ｒ０１とＲ０２の接続点ＧＮにゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ０１（被測定トランジスタ）と、Ｎ０１のドレインＢＳＮにドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ０１で構成されるｎ型トランジスタ閾値-電流変換回路Ｚ１と、ＶＤＤに一端を接続した抵抗素子Ｒ０３と、Ｒ０３の他端ＲＦＮにドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ０２で構成される検知基準電流供給回路Ｚ２と、Ｐ０１のゲートＢＳＮにカレントミラー接続したｐ型ＭＯＳトランジスタＰ０２と、Ｎ０２のゲートＲＦＮにカレントミラー接続しＰ０２のドレインＧＮＬにドレインを接続したｎ型ＭＯＳトランジスタＮ０３で構成される電流比較回路Ｚ３と、ＶＤＤとＧＮＤ間に２段接続したインバータ素子ＩＶ０１、ＩＶ０２の入力側にＰ０２のドレインＧＮＬを接続し出力側に検知端子ＶＴＨＮＬを接続した検知信号増幅回路Ｚ４を備えている。ここで、Ｎ０１、Ｎ０２、Ｎ０３、Ｐ０２を流れる電流をそれぞれＩＮ、ＩＲＮ、ＩＬＮ１、ＩＬＰ１とする。
【００３０】
Ｎ０１を流れる電流ＩＮとゲート電圧ＧＮは、プロセス依存や電圧依存を抑えてｎ型ＭＯＳトランジスタの閾値ＶｔｈＮのバラツキによる電流変動を増幅させるために非飽和領域で設定されている。また、Ｒ０３の抵抗値は、電流ＩＲＮがＶｔｈＮ＝ＶｔｈＮ（０）（ＶｔｈＮ（０）は、ＶｔｈＮの設計中心値。）のときのＩＮの電流値と同等になるように設定されている。そして、Ｐ０２のサイズは、Ｐ０１と同サイズにして電流ＩＬＰ１＝ＩＮとして増幅し、対するＮ０３のサイズは、電流ＩＬＮ１がＶｔｈＮ＝ＶｔｈＮ（−）のときのＩＮの電流値と同等以上になるように設定されている。
【００３１】
従って、ｎ型ＭＯＳトランジスタＮ０１の閾値バラツキの度合いに応じてＩＬＰ１が変動するため、ＶｔｈＮ≧ＶｔｈＮ（−）のときのＩＬＰ１の電流値はＩＬＮ１よりも小さくなり、検知端子ＶＴＨＮＬは“０”を出力する。逆に、ＶｔｈＮ＜ＶｔｈＮ（−）のときのＩＬＰ１の電流値はＩＬＮ１よりも大きくなり、ＶＴＨＮＬは“１”を出力する。故に、上述した構成を有するＶｔｈＮ検知回路１３ａは、被測定トランジスタＮ０１の閾値バラツキが性能保証範囲の下限値ＶｔｈＮ（−）を下回ったことを検知することが出来る。
【００３２】
図３は、本発明の実施例に係わる半導体装置におけるＶｔｈＮ検知回路１３ｂの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のＶｔｈＮ検知回路１３ｂは、ｎ型トランジスタ閾値-電流変換回路Ｚ１と、検知基準電流供給回路Ｚ２と、ｐ型ＭＯＳトランジスタＰ０１のゲートＢＳＮにカレントミラー接続したｐ型ＭＯＳトランジスタＰ０３と、Ｎ０２のゲートＲＦＮにカレントミラー接続しＰ０３のドレインＧＮＨにドレインを接続したｎ型ＭＯＳトランジスタＮ０４で構成される電流比較回路Ｚ５と、ＶＤＤとＧＮＤ間に接続したインバータ素子ＩＶ０３の入力側にＰ０３のドレインＧＮＨを接続し出力側に検知端子ＶＴＨＮＨを接続した検知信号増幅回路Ｚ６を備えている。ここで、Ｎ０４、Ｐ０３を流れる電流をそれぞれＩＨＮ１、ＩＨＰ１とする。
【００３３】
ｎ型トランジスタ閾値-電流変換回路Ｚ１と検知基準電流供給回路Ｚ２の構成、機能、および動作は、図２に示したＶｔｈＮ検知回路１３ａと同様であるので、説明は省略する。
【００３４】
Ｐ０３のサイズは、Ｐ０１と同サイズにして電流ＩＨＰ１＝ＩＮとして増幅し、対するＮ０４のサイズは、電流ＩＨＮ１がＶｔｈＮ＝ＶｔｈＮ（＋）のときのＩＮの電流値と同等以下になるように設定されている。
【００３５】
従って、ｎ型ＭＯＳトランジスタＮ０１の閾値バラツキの度合いに応じて、ＩＨＰ１が変動するため、ＶｔｈＮ≦ＶｔｈＮ（＋）のときのＩＨＰ１の電流値はＩＨＮ１よりも大きくなり、検知端子ＶＴＨＮＨは“０”を出力する。逆にＶｔｈＮ＞ＶｔｈＮ（＋）のときのＩＨＰ１の電流値はＩＨＮ１よりも小さくなり、ＶＴＨＮＨは“１”を出力する。故に、上述した構成を有するＶｔｈＮ検知回路１３ｂは、被測定トランジスタＮ０１の閾値バラツキが性能保証範囲の上限値ＶｔｈＮ（＋）を上回ったことを検知することが出来る。
【００３６】
図４は、本発明の実施例に係わる半導体装置におけるＶｔｈＰ検知回路１４ａの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のＶｔｈＰ検知回路１４ａは、電源ＶＤＤと接地ＧＮＤ間に直列接続した抵抗素子Ｒ１１、Ｒ１２と、Ｒ１１とＲ１２の接続点ＧＰにゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ１１（被測定トランジスタ）と、Ｐ１１のドレインにドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ１１と、Ｎ１１のゲートにカレントミラー接続したｎ型ＭＯＳトランジスタＮ１２と、Ｎ１２のドレインＢＳＰにドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ１２で構成されるｐ型トランジスタ閾値-電流変換回路Ｚ７と、ＶＤＤに一端を接続した抵抗素子Ｒ１３と、Ｒ１３の他端ＲＦＰにドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ１３で構成される検知基準電流供給回路Ｚ８と、Ｐ１２のゲートＢＳＰにカレントミラー接続したｐ型ＭＯＳトランジスタＰ１３と、Ｎ１３のゲートＲＦＰにカレントミラー接続しＰ１３のドレインＧＰＬにドレインを接続したｎ型ＭＯＳトランジスタＮ１４で構成される電流比較回路Ｚ９と、ＶＤＤとＧＮＤ間に２段接続したインバータ素子ＩＶ１１、ＩＶ１２の入力側にＰ１３のドレインＧＰＬを接続し出力側に検知端子ＶＴＨＰＬを接続した検知信号増幅回路Ｚ１０を備えている。ここで、Ｐ１１、Ｐ１３、Ｎ１３、Ｎ１４を流れる電流をそれぞれＩＰ、ＩＬＰ２、ＩＲＰ、ＩＬＮ２とする。
【００３７】
ｐ型ＭＯＳトランジスタＰ１１を流れる電流ＩＰとゲート電圧ＧＰは、上述したＶｔｈＮ検知回路１３ａおよび１３ｂと同様に非飽和領域で設定されている。また、Ｒ１３の抵抗値は、電流ＩＲＰがＶｔｈＰ＝ＶｔｈＰ（０）（ＶｔｈＰ（０）は、ＶｔｈＰの設計中心値。）のときのＩＰの電流値と同等になるように設定されている。そして、Ｎ１２とＰ１３のサイズは、それぞれＮ１１、Ｐ１２と同サイズにして電流ＩＬＰ２＝ＩＰとして増幅し、対するＮ１４のサイズは、電流ＩＬＮ２がＶｔｈＰ＝ＶｔｈＰ（−）のときのＩＰの電流値と同等以上になるように設定されている。
【００３８】
従って、ｐ型ＭＯＳトランジスタＰ１１の閾値バラツキの度合いに応じてＩＬＰ２が変動するため、ＶｔｈＰ≧ＶｔｈＰ（−）のときのＩＬＰ２の電流値はＩＬＮ２よりも小さくなり、検知端子ＶＴＨＰＬは“０”を出力する。逆にＶｔｈＰ＜ＶｔｈＰ（−）のときのＩＬＰ２の電流値はＩＬＮ２よりも大きくなり、ＶＴＨＰＬは“１”を出力する。故に、上述した構成を有するＶｔｈＰ検知回路１４ａは、被測定トランジスタＰ１１の閾値バラツキが性能保証範囲の下限値ＶｔｈＰ（−）を下回ったことを検知することが出来る。
【００３９】
図５は、本発明の実施例に係わる半導体装置におけるＶｔｈＰ検知回路１４ｂの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のＶｔｈＰ検知回路１４ｂは、ｐ型トランジスタ閾値-電流変換回路Ｚ７と、検知基準電流供給回路Ｚ８と、ｐ型ＭＯＳトランジスタＰ１２のゲートＢＳＰにカレントミラー接続したｐ型ＭＯＳトランジスタＰ１４と、ｎ型ＭＯＳトランジスタＮ１３のゲートＲＦＰにカレントミラー接続しＰ１４のドレインＧＰＨにドレインを接続したｎ型ＭＯＳトランジスタＮ１５で構成される電流比較回路Ｚ１１と、ＶＤＤとＧＮＤ間に接続したインバータ素子ＩＶ１３の入力側にＰ１４のドレインＧＰＨを接続し出力側に検知端子ＶＴＨＰＨを接続した検知信号増幅回路Ｚ１２を備えている。ここでＰ１４、Ｎ１５を流れる電流をそれぞれＩＨＰ２、ＩＨＮ２とする。
【００４０】
ｐ型トランジスタ閾値-電流変換回路Ｚ７と検知基準電流供給回路Ｚ８の構成、機能、および動作は、図４に示したＶｔｈＰ検知回路１４ａと同様であるので、説明は省略する。
【００４１】
Ｐ１４のサイズは、Ｐ１２と同サイズにして電流ＩＨＰ２＝ＩＰとして増幅し、対するＮ１５のサイズは、電流ＩＨＮ２がＶｔｈＰ＝ＶｔｈＰ（＋）のときのＩＰの電流値と同等以下になるように設定されている。
【００４２】
従って、ｐ型ＭＯＳトランジスタＰ１１の閾値バラツキの度合いに応じてＩＨＰ２が変動するため、ＶｔｈＰ≦ＶｔｈＰ（＋）のときのＩＨＰ２の電流値はＩＨＮ２よりも大きくなり、検知端子ＶＴＨＰＨは“０”を出力する。逆に、ＶｔｈＰ＞ＶｔｈＰ（＋）のときのＩＨＰ２の電流値はＩＨＮ２よりも小さくなり、ＶＴＨＰＨは“１”を出力する。故に、上述した構成を有するＶｔｈＰ検知回路１４ｂは、被測定トランジスタＰ１１の閾値バラツキが性能保証範囲の上限値ＶｔｈＰ（＋）を上回ったことを検知することが出来る。
【００４３】
図６は、本発明の実施例に係わる半導体装置におけるΣＶｔｈ検知回路１５ａの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のΣＶｔｈ検知回路１５ａは、電源ＶＤＤと接地ＧＮＤ間に直列接続した抵抗素子Ｒ２１、Ｒ２２、Ｒ２３と、Ｒ２２とＲ２３の接続点ＧＮ２にゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ２１（第１の被測定トランジスタ）と、Ｎ２１のドレインＶＮＰにドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ２１と、Ｐ２１のゲートＶＮＰにカレントミラー接続したｐ型ＭＯＳトランジスタＰ２２と、Ｐ２２のドレインＶＮＮにドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ２２と、Ｒ２１とＲ２２の接続点ＧＰ２にゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ２３（第２の被測定トランジスタ）と、Ｐ２３のドレインＶＰＮにドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ２３と、Ｎ２３のゲートＶＰＮにカレントミラー接続したｎ型ＭＯＳトランジスタＮ２４と、Ｎ２４のドレインＶＰＰにドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ２４で構成されるトランジスタ閾値-電流変換回路Ｚ１３と、ＶＤＤに一端を接続した抵抗素子Ｒ２４と、Ｒ２４の他端ＢＳにドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ２５で構成される検知基準電流供給回路Ｚ１４と、Ｎ２３のゲートＶＰＮにカレントミラー接続したｎ型ＭＯＳトランジスタＮ２６と、Ｎ２２のゲートＶＮＮにカレントミラー接続しＮ２６のドレインＢＳ１にドレインを接続したｎ型ＭＯＳトランジスタＮ２７と、Ｎ２６のドレインＢＳ１にドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ２５と、Ｐ２５のゲートＢＳ１にカレントミラー接続したｐ型ＭＯＳトランジスタＰ２６と、Ｎ２５のゲートＢＳにカレントミラー接続しＰ２６のドレインＧＬＬにドレインを接続したｎ型ＭＯＳトランジスタＮ２８で構成される電流比較回路Ｚ１５と、ＶＤＤとＧＮＤ間に２段接続したインバータ素子ＩＶ２１、ＩＶ２２の入力側にＰ２６のドレインＧＬＬを接続し出力側に検知端子ＳＩＧＭＡＬＬを接続した検知信号増幅回路Ｚ１６を備えている。ここで、Ｎ２１、Ｎ２２、Ｐ２３、Ｐ２４、Ｎ２５、Ｐ２５、Ｎ２８、Ｐ２６を流れる電流をそれぞれＩＮＰ、ＩＮＮ、ＩＰＮ、ＩＰＰ、ＩＢＳ、ＩＬＬ、ＩＣＮ１、ＩＣＰ１とする。
【００４４】
Ｎ２１を流れる電流ＩＮＰとゲート電圧ＧＮ２およびＰ２３を流れる電流ＩＰＮとゲート電圧ＧＰ２は、上述したＶｔｈＮ検知回路１３ａ、１３ｂ、およびＶｔｈＰ検知回路１４ａ、１４ｂと同様、非飽和領域で設定されている。そして、Ｐ２２のサイズは、電流ＩＮＮがＶｔｈＮとＶｔｈＰが共に設計中心値のときの電流ＩＰＮと等しくなるように設定され、Ｎ２４、Ｎ２６、Ｎ２７、Ｐ２６のサイズはそれぞれＮ２３、Ｎ２３、Ｎ２２、Ｐ２５と同サイズにすることにより、Ｐ２５の電流ＩＬＬおよびＰ２６の電流ＩＣＰ１にはＩＮＮとＩＰＮの電流値の総和が流れる。さらに、Ｎ２８のサイズは、電流ＩＣＮ１がＶｔｈＮ＝ＶｔｈＮ（−）かつＶｔｈＰ＝ＶｔｈＰ（−）のときのＩＮＮとＩＰＮの電流値の総和と同等以上になるように設定されている。また、Ｒ２４の抵抗値は、電流ＩＢＳがＶｔｈＮとＶｔｈＰが共に設計中心値のときのＩＮＰとＩＰＮの電流値の総和と同等になるように設定されている。
【００４５】
従って、ｎ型ＭＯＳトランジスタＮ２１とｐ型ＭＯＳトランジスタＰ２３の閾値バラツキの度合いに応じて、ＩＮＮとＩＰＮの電流の総和ＩＬＬ＝ＩＣＰ１が変動するため、ＶｔｈＮとＶｔｈＰの総和ΣＶｔｈが、ΣＶｔｈ≧ΣＶｔｈ（−）＝ＶｔｈＮ（−）＋ＶｔｈＰ（−）のときのＩＣＰ１の電流値はＩＣＮ１よりも小さくなり、検知端子ＳＩＧＭＡＬＬは“０”を出力する。逆に、ΣＶｔｈ＜ΣＶｔｈ（−）のときのＩＣＰ１の電流値はＩＣＮ１よりも大きくなり、検知端子ＳＩＧＭＡＬＬは“１”を出力する。故に、上述した構成を有するΣＶｔｈ検知回路１５ａは、被測定トランジスタＮ２１とＰ２３のΣＶｔｈの閾値バラツキが性能保証範囲の下限値（ＶｔｈＮ（−）＋ＶｔｈＰ（−））を下回ったことを検知することが出来る。
【００４６】
図７は、本発明の実施例に係わる半導体装置におけるΣＶｔｈ検知回路１５ｂの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のΣＶｔｈ検知回路１５ｂは、トランジスタ閾値-電流変換回路Ｚ１３と、検知基準電流供給回路Ｚ１４と、ｎ型ＭＯＳトランジスタＮ２３のゲートＶＰＮにカレントミラー接続したｎ型ＭＯＳトランジスタＮ３１と、ｎ型ＭＯＳトランジスタＮ２２のゲートＶＮＮにカレントミラー接続しＮ３１のドレインＢＳ２にドレインを接続したｎ型ＭＯＳトランジスタＮ３２と、Ｎ３１のドレインＢＳ２にドレインを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ３１と、Ｐ３１のゲートＢＳ２にカレントミラー接続したｐ型ＭＯＳトランジスタＰ３２と、Ｎ２５のゲートＢＳにカレントミラー接続しＰ３２のドレインＧＨＨにドレインを接続したｎ型ＭＯＳトランジスタＮ３３で構成される電流比較回路Ｚ１７と、ＶＤＤとＧＮＤ間に接続したインバータ素子ＩＶ３１の入力側に  Ｐ３２のドレインＧＨＨを接続し出力側に検知端子ＳＩＧＭＡＨＨを接続した検知信号増幅回路Ｚ１８を備えている。ここで、Ｐ３１、Ｐ３２、Ｎ３３を流れる電流をそれぞれＩＨＨ、ＩＣＰ２、ＩＣＮ２とする。
【００４７】
トランジスタ閾値-電流変換回路Ｚ１３と検知基準電流供給回路Ｚ１４の構成、機能、および動作は、図６に示したΣＶｔｈ検知回路１５ａと同様であるので、説明は省略する。
【００４８】
Ｎ３１、Ｎ３２、Ｐ３２のサイズはそれぞれＮ２３、Ｎ２２、Ｐ３１と同サイズにすることにより、Ｐ３１の電流ＩＨＨおよびＰ３２の電流ＩＣＰ２にはＩＮＮとＩＰＮの電流値の総和が流れる。さらに、Ｎ３３のサイズは、電流ＩＣＮ２がＶｔｈＮ＝ＶｔｈＮ（＋）かつＶｔｈＰ＝ＶｔｈＰ（＋）のときのＩＮＮとＩＰＮの電流値の総和と同等以下になるように設定されている。
【００４９】
従って、ｎ型ＭＯＳトランジスタＮ２１とｐ型ＭＯＳトランジスタＰ２３の閾値バラツキの度合いに応じて、ＩＮＮとＩＰＮの電流の総和ＩＨＨ＝ＩＣＰ２が変動するため、ＶｔｈＮとＶｔｈＰの総和ΣＶｔｈが、ΣＶｔｈ≦ΣＶｔｈ（＋）＝ＶｔｈＮ（＋）＋ＶｔｈＰ（＋）のときのＩＣＰ２の電流値はＩＣＮ２よりも大きくなり、検知端子ＳＩＧＭＡＨＨは“０”を出力する。逆に、ΣＶｔｈ＞ΣＶｔｈ（＋）のときのＩＣＰ２の電流値はＩＣＮ２よりも小さくなり、検知端子ＳＩＧＭＡＨＨは“１”を出力する。故に、上述した構成を有するΣＶｔｈ検知回路１５ｂは、被測定トランジスタＮ２１とＰ２３のΣＶｔｈの閾値バラツキが性能保証範囲の上限値（ＶｔｈＮ（＋）＋ＶｔｈＰ（＋））を上回ったことを検知することが出来る。
【００５０】
図８は、本発明の実施例に係わる半導体装置におけるΔＶｔｈ検知回路１６ａの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のΔＶｔｈ検知回路１６ａは、トランジスタ閾値-電流変換回路Ｚ１３と、検知基準電流供給回路Ｚ１４と、ｎ型ＭＯＳトランジスタＮ２２のゲートＶＮＮにカレントミラー接続したｎ型ＭＯＳトランジスタＮ４１と、ｐ型ＭＯＳトランジスタＰ２４のゲートＶＰＰにカレントミラー接続しＮ４１のドレインＢＳ３にドレインを接続したｐ型ＭＯＳトランジスタＰ４１と、Ｎ４１のドレインＢＳ３にドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ４２と、Ｐ４２のゲートＢＳ３にカレントミラー接続したｐ型ＭＯＳトランジスタＰ４３と、Ｎ２５のゲートＢＳにカレントミラー接続しＰ４３のドレインＧＬＨにドレインを接続したｎ型ＭＯＳトランジスタＮ４２で構成される電流比較回路Ｚ１９と、ＶＤＤとＧＮＤ間に２段接続したインバータ素子ＩＶ４１、ＩＶ４２の入力側にＰ４３のドレインＧＬＨを接続し出力側に検知端子ＤＥＬＴＡＬＨを接続した検知信号増幅回路Ｚ２０を備えている。ここで、Ｐ４２、Ｐ４３、Ｎ４２を流れる電流をそれぞれＩＬＨ、ＩＣＰ３、ＩＣＮ３とする。
【００５１】
トランジスタ閾値-電流変換回路Ｚ１３と検知基準電流供給回路Ｚ１４の構成、機能、および動作は、図６に示したΣＶｔｈ検知回路１５ａと同様であるので、説明は省略する。
【００５２】
Ｎ４１、Ｐ４１、Ｐ４３のサイズはそれぞれＮ２２、Ｐ２４、Ｐ４２と同サイズにすることにより、Ｐ４２の電流ＩＬＨおよびＰ４３の電流ＩＣＰ３にはＩＮＮとＩＰＮの電流値の差分が流れる。さらに、Ｎ４２のサイズは、電流ＩＣＮ３がＶｔｈＮ＝ＶｔｈＮ（−）かつＶｔｈＰ＝ＶｔｈＰ（＋）のときのＩＮＮとＩＰＮの電流値の差分と同等以上になるように設定されている。
【００５３】
従って、ｎ型ＭＯＳトランジスタＮ２１とｐ型ＭＯＳトランジスタＰ２３の閾値バラツキの度合いに応じて、ＩＮＮとＩＰＮの電流値の差分ＩＬＨ＝ＩＣＰ３が変動するため、ＶｔｈＮとＶｔｈＰの差分ΔＶｔｈが、ΔＶｔｈ≧ΔＶｔｈ（−）＝ＶｔｈＮ（−）−ＶｔｈＰ（＋）のときのＩＣＰ３の電流値はＩＣＮ３よりも小さくなり、検知端子ＤＥＬＴＡＬＨは“０”を出力する。逆に、ΔＶｔｈ＜ΔＶｔｈ（−）のときのＩＣＰ３の電流値はＩＣＮ３よりも大きくなり、検知端子ＤＥＬＴＡＬＨは“１”を出力する。故に、上述した構成を有するΔＶｔｈ検知回路１６ａは、被測定トランジスタＮ２１とＰ２３のΔＶｔｈの閾値バラツキが性能保証範囲の下限値（ＶｔｈＮ（−）−ＶｔｈＰ（＋））を下回ったことを検知することが出来る。
【００５４】
図９は、本発明の実施例に係わる半導体装置におけるΔＶｔｈ検知回路１６ｂの一例を示す回路図である。  
本発明の実施例に係わる半導体装置のΔＶｔｈ検知回路１６ｂは、トランジスタ閾値-電流変換回路Ｚ１３と、検知基準電流供給回路Ｚ１４と、ｎ型ＭＯＳトランジスタＮ２２のゲートＶＮＮにカレントミラー接続したｎ型ＭＯＳトランジスタＮ５１と、ｐ型ＭＯＳトランジスタＰ２４のゲートＶＰＰにカレントミラー接続しＮ５１のドレインＢＳ４にドレインを接続したｐ型ＭＯＳトランジスタＰ５１と、Ｎ５１のドレインＢＳ４にドレインとゲートを接続しＧＮＤにソースを接続したｎ型ＭＯＳトランジスタＮ５２と、Ｎ５２のゲートＢＳ４にカレントミラー接続したｎ型ＭＯＳトランジスタＮ５３と、Ｎ５３のドレインにドレインとゲートを接続しＶＤＤにソースを接続したｐ型ＭＯＳトランジスタＰ５２と、Ｐ５２のゲートにカレントミラー接続したｐ型ＭＯＳトランジスタＰ５３と、Ｎ２５のゲートＢＳにカレントミラー接続しＰ５３のドレインＧＨＬにドレインを接続したｎ型ＭＯＳトランジスタＮ５４で構成される電流比較回路Ｚ２１と、ＶＤＤとＧＮＤ間に２段接続したインバータ素子ＩＶ５１、ＩＶ５２の入力側にＰ５３のドレインＧＨＬを接続し出力側に検知端子ＤＥＬＴＡＨＬを接続した検知信号増幅回路Ｚ２２を備えている。ここで、Ｎ５２、Ｐ５３、Ｎ５４を流れる電流をそれぞれＩＨＬ、ＩＣＰ４、ＩＣＮ４とする。
【００５５】
トランジスタ閾値-電流変換回路Ｚ１３と検知基準電流供給回路Ｚ１４の構成、機能、および動作は、図６に示したΣＶｔｈ検知回路１５ａと同様であるので、説明は省略する。
【００５６】
Ｎ５１、Ｎ５３、Ｐ５１、Ｐ５３のサイズはそれぞれＮ２２、Ｎ５２、Ｐ２４、Ｐ５２と同サイズにすることにより、Ｎ５２の電流ＩＨＬおよびＰ５３の電流ＩＣＰ４にはＩＮＮとＩＰＮの電流値の差分が流れる。さらに、Ｎ５４のサイズは、電流ＩＣＮ４がＶｔｈＮ＝ＶｔｈＮ（＋）かつＶｔｈＰ＝ＶｔｈＰ（−）のときのＩＮＮとＩＰＮの電流値の差分と同等以上になるように設定されている。
【００５７】
従って、ｎ型ＭＯＳトランジスタＮ２１とｐ型ＭＯＳトランジスタＰ２３の閾値バラツキの度合いに応じて、ＩＮＮとＩＰＮの電流値の差分ＩＨＬ＝ＩＣＰ４が変動するため、ＶｔｈＮとＶｔｈＰの差分ΔＶｔｈが、ΔＶｔｈ≦ΔＶｔｈ（＋）＝ＶｔｈＮ（＋）−ＶｔｈＰ（−）のときのＩＣＰ４の電流値はＩＣＮ４よりも小さくなり、検知端子ＤＥＬＴＡＨＬは“０”を出力する。逆に、ΔＶｔｈ＞ΔＶｔｈ（＋）のときのＩＣＰ４の電流値はＩＣＮ４よりも大きくなり、検知端子ＤＥＬＴＡＨＬは“１”を出力する。故に、上述した構成を有するΔＶｔｈ検知回路１６ｂは、被測定トランジスタＮ２１とＰ２３のΔＶｔｈの閾値バラツキが性能保証範囲の上限値（ＶｔｈＮ（＋）−ＶｔｈＰ（−））を上回ったことを検知することが出来る。
【００５８】
図１０は、本発明の実施例に係わる半導体装置の演算部１２を示す回路図である。  
本発明の実施例に係わる半導体装置の演算部１２は、ＶＤＤとＧＮＤ間に接続した、ＶＴＨＮＬとＶＴＨＰＨを入力側に接続し検知端子Ａ１に出力側を接続した論理積回路ＡＤ１と、論理反転したＶＴＨＮＬおよびＶＴＨＮＨとＶＴＨＰＨを入力側に接続し検知端子Ａ２に出力側を接続した論理積回路ＡＤ２と、ＶＴＨＮＨとＶＴＨＰＨを入力側に接続し検知端子Ａ３に出力側を接続した論理積回路ＡＤ３と、論理反転したＶＴＨＰＬおよびＶＴＨＰＨとＶＴＨＮＬを入力側に接続し検知端子Ａ４に出力側を接続した論理積回路ＡＤ４と、論理反転したＶＴＨＮＬ、ＶＴＨＮＨ、ＶＴＨＰＬおよびＶＴＨＰＨを入力側に接続し検知端子Ａ５に出力側を接続した論理積回路ＡＤ５と、論理反転したＶＴＨＰＬおよびＶＴＨＰＨとＶＴＨＮＨを入力側に接続し検知端子Ａ６に出力側を接続した論理積回路ＡＤ６と、ＶＴＨＮＬとＶＴＨＰＬを入力側に接続し検知端子Ａ７に出力側を接続した論理積回路ＡＤ７と、論理反転したＶＴＨＮＬおよびＶＴＨＮＨとＶＴＨＰＬを入力側に接続し検知端子Ａ８に出力側を接続した論理積回路ＡＤ８と、ＶＴＨＮＨとＶＴＨＰＬを入力側に接続し検知端子Ａ９に出力側を接続した論理積回路ＡＤ９と、論理反転したＳＩＧＭＡＬＬ、ＳＩＧＭＡＨＨ、ＤＥＬＴＡＬＨおよびＤＥＬＴＡＨＬを入力側に接続し検知端子Ａ１０に出力側を接続した論理積回路ＡＤ１０を備えている。
【００５９】
図１１は、本発明の実施例に係わる半導体装置における被測定トランジスタの閾値領域を示す図である。  
図１１（ａ）は、演算部１２からの出力Ａ１〜Ａ９に対応する閾値領域Ｍ１〜Ｍ９を示し、図１１（ｂ）は、演算部１２からの出力Ａ１０に対応する閾値領域Ｍ１０を示している。以下において、閾値領域Ｍ１〜Ｍ１０を素子閾値区分ともいう。
【００６０】
ここで、ｘ軸はｎ型ＭＯＳトランジスタの閾値ＶｔｈＮ、ｙ軸はｐ型ＭＯＳトランジスタの閾値｜ＶｔｈＰ｜（“｜…｜”は、絶対値を示す。）を表し、各素子閾値の性能保証範囲の下限値、上限値をそれぞれＶｔｈＮ（−）、ＶｔｈＰ（−）、ＶｔｈＮ（＋）、ＶｔｈＰ（＋）とし、図１１（ａ）の平面上でそれらを示す直線の交点ＬＬ、ＨＬ、ＨＨ、ＬＨの４点で囲まれた領域を素子閾値の性能保証範囲Ｍ５とする。
【００６１】
また、図１１（ｂ）に示したように、ＬＬとＨＨをそれぞれ通るΣＶｔｈの性能補償範囲の下限線と上限線、およびＬＨとＨＬをそれぞれ通るΔＶｔｈの性能補償範囲の下限線と上限線で囲まれた領域をＭ１０とする。
【００６２】
例えば、素子閾値バラツキが性能保証範囲内である場合、検知端子Ａ５は“１”を出力し、評価サンプルの素子閾値はＭ５内に分布していることがわかる。逆に、素子閾値バラツキが性能保証範囲外であるならば、検知端子Ａ５以外のＡ１〜Ａ４、およびＡ６〜Ａ９の検知端子のいずれかが“１”を出力し、評価サンプルの素子閾値はＭ１〜Ｍ４、およびＭ６〜Ｍ９内のいずれかの閾値領域に分布していることがわかる。
【００６３】
すなわち、Ｍ１区分のとき検知端子Ａ１が“１”を出力し、Ｍ２区分のとき検知端子Ａ２が“１”を出力し、Ｍ３区分のとき検知端子Ａ３が“１”を出力し、Ｍ４区分のとき検知端子Ａ４が“１”を出力し、Ｍ５区分のとき検知端子Ａ５が“１”を出力し、Ｍ６区分のとき検知端子Ａ６が“１”を出力し、Ｍ７区分のとき検知端子Ａ７が“１”を出力し、Ｍ８区分のとき検知端子Ａ８が“１”を出力し、Ｍ９区分のとき検知端子Ａ９が“１”を出力する。
【００６４】
また、Ｍ１０区分のときは検知端子Ａ１０が“１”を出力する。故に、素子閾値バラツキの分布の度合いに応じて、素子閾値の性能保証範囲内外の分布を定量的に検知することが出来る。
【００６５】
次に、上述した構成を持つ半導体装置を用いた評価方法について説明する。  
図１２は、本発明の実施例に係わる半導体装置を用いた第１の評価方法を示すフロー図である。ここでは、主に、被測定トランジスタの閾値領域の区分結果を用いた全チップの統計的解析にかかわる部分を示した。
【００６６】
本発明の実施例に係わる半導体装置の第１の評価方法は、ウェーハ検査ステップ（Ｓ０１）、統計データ解析１ステップ（Ｓ０２）、素子閾値検知１ステップ（Ｓ０３）、および統計データ解析２ステップ（Ｓ０４）を有している。
【００６７】
ステップＳ０１では、例えば、２５枚のウェーハから構成されるロットを１単位として、無作為にウェーハを５枚程度抜き取り、１枚のウェーハ上の５ヶ所のＴＥＧを選択して計測を行い、１ロット当りの素子閾値を算出し、これをウェーハ単位の素子閾値として扱う。  ステップＳ０２では、Ｓ０１で取得した素子閾値データを用いて標準偏差σを求め、ロット間の標準偏差σの変動の様子を時系列で統計化し、製造工程の信頼性管理や歩留まり解析を行う。
【００６８】
図１３は、Ｓ０２におけるロット間の標準偏差σの変動の様子を、ｐ型ＭＯＳトランジスタの閾値ＶｔｈＰとｎ型ＭＯＳトランジスタの閾値ＶｔｈＮのそれぞれについて示した模式図である。
【００６９】
Ｓ０３では、規定の素子閾値領域（図１１に示したＭ１〜Ｍ１０。）で素子閾値バラツキをチップごとに全チップを対象として測定する。このとき、測定するチップの素子閾値バラツキに応じて半導体装置がＭ１からＭ１０までの素子閾値領域で判定される。
【００７０】
ここで、測定結果は２値化出力なのでテスト時間が大幅に増えることはない。
【００７１】
Ｓ０４では、ステップＳ０３で取得した素子閾値バラツキデータを用いて素子閾値領域ごとの度数分布の様子を図１４に示したように統計化し、製造工程の信頼性管理や歩留まり解析を行う。
【００７２】
このように、第１の評価方法を用いれば、Ｓ０３およびＳ０４で全チップを対象として評価することにより、半導体装置の素子閾値バラツキをチップごとにテスト時間を大幅に増やすことなく検査管理することが可能になり、定量的でかつ高精度な製造工程の信頼性管理や歩留まり解析を容易に行うことができる。
【００７３】
次に、上述した構成を持つ半導体装置を用いた別の評価方法について説明する。  
図１５は、本発明の実施例に係わる半導体装置を用いた第２の評価方法を示すフロー図である。ここでは、主に、量産テスト項目を省略または簡略化する評価方法にかかわる部分を示した。
【００７４】
本発明の実施例に係わる半導体装置の第２の評価方法は、量産テスト１ステップ（Ｓ１１）、素子閾値検知２ステップ（Ｓ１２）、統計データ解析３ステップ（Ｓ１３）、歩留まり判定ステップ（Ｓ１４）、統計データ解析４ステップ（Ｓ１５）、個別テスト歩留まり判定ステップ（Ｓ１６）、量産テスト２ステップ（Ｓ１７）、歩留まり維持判定ステップ（Ｓ１８）、および量産テスト３ステップ（Ｓ１９）を備えている。
【００７５】
Ｓ１１では、初回として全量産テスト項目を全チップに対して実施し、各テスト項目の歩留まりデータを取得する。ここで、全量産テスト項目ＴＡＬＬ１を以下のように定義する。  
【数２】
2008139095.tif 000004
【００７６】
Ｓ１２では、規定の素子閾値領域（図１１に示したＭ１〜Ｍ１０。）で素子閾値バラツキを全チップを対象として測定する。このとき、半導体装置が、測定するチップの素子閾値バラツキに応じて、素子閾値バラツキをＭ１からＭ１０までの素子閾値領域で判定される。
【００７７】
Ｓ１３では、Ｓ１１とＳ１２で取得した歩留まりデータと素子閾値バラツキデータを用いて、素子閾値領域ごとの歩留まりの様子を統計化する。図１６は、Ｓ１３における素子閾値領域ごとの歩留まりをヒストグラム化した一例である。
【００７８】
Ｓ１４では、Ｓ１３の解析結果より、チップの素子閾値バラツキの度合いによって量産テスト項目を省略できるか判断する。すなわち、図１６の素子閾値領域ごとの歩留まりが判定基準ＪＵＤＧＥを上回っている場合（歩留まり≧ＪＵＤＧＥ：“ＹＥＳ”）は次のＳ１５へ進み、そうでない場合（歩留まり＜ＪＵＤＧＥ：“ＮＯ”）は、全量産テスト項目ＴＡＬＬ１を実施するＳ１９へと進む。
【００７９】
Ｓ１５では、歩留まり≧ＪＵＤＧＥである素子閾値領域について、量産テスト項目ごとの歩留まりの様子を統計化する。図１７は、Ｓ１５における量産テスト項目ごとの歩留まりをヒストグラム化した一例である。
【００８０】
Ｓ１６では、Ｓ１５の解析結果より、量産テスト項目を省略できるかが判断される。すなわち、図１７の量産テスト項目ごとの歩留まりが１００％であるものを含む場合（個別テストの歩留まり＝１００％有：“ＹＥＳ”）はＳ１７へ進み、そうでない場合（個別テストの歩留まり≠１００％有：“ＮＯ”）は、次回からの量産テストは、全量産テスト項目ＴＡＬＬ１を実施するＳ１９へと進む。
【００８１】
Ｓ１７では、素子閾値領域ごとの歩留まりが判定基準ＪＵＤＧＥを上回るものを含み、かつ、量産テスト項目ごとの歩留まりが１００％であるものを含む場合のみ、次回からの量産テストは、全量産テスト項目のうち個別テストの歩留まり≠１００％である量産テスト項目だけを実施する。
【００８２】
例えば、図１７のような解析結果の場合、全量産テスト項目のうちのＴＮＧ１とＴＮＧ２のみを行い、その他の量産テスト項目は省略する。
【００８３】
Ｓ１８では、量産テスト２の歩留まりと量産テスト１の歩留まりを比較し、Ｓ１７のテスト項目省略によって歩留まりが低下していないかを判定する。すなわち、Ｓ１７で量産テスト項目を省略した結果、量産テスト２の歩留まりが量産テスト１の歩留まりよりも悪くなった場合（量産テスト２の歩留まり＜量産テスト１，３の歩留まり：“ＮＯ”）は、Ｓ１１へ戻り一連のステップを再度実施する。
【００８４】
このように、第２の評価方法を用いれば、チップの素子閾値区分で量産テストの実施項目を判定することで、量産テスト項目を削減し、歩留まりを維持した状態で量産テストに費やす評価時間を短縮することが可能になり、ひいては半導体装置の製造コストを削減することができる。
【００８５】
次に、上述した構成を持つ半導体装置を用いた、さらに別の評価方法について説明する。  
図１８は、本発明の実施例に係わる半導体装置を用いた第３の評価方法を示すフロー図である。ここでは、主に、アナログテスト、高温テスト、または、量産テストが困難な精度評価を代替可能な評価方法にかかわる部分を示した。
【００８６】
本発明の実施例に係わる半導体装置を用いた第３の評価方法は、試作評価/解析ステップ（Ｓ２１）、素子閾値検知３ステップ（Ｓ２２）、統計データ解析５ステップ（Ｓ２３）、スペック判定ステップ（Ｓ２４）、素子閾値検知４ステップ（Ｓ２５）、統計データ解析６ステップ（Ｓ２６）、ＮＧサンプル検知判定ステップ（Ｓ２７）、量産テスト６ステップ（Ｓ２８）、歩留まり維持１判定ステップ（Ｓ２９）、量産テスト４ステップ（Ｓ３０）、歩留まり維持２判定ステップ（Ｓ３１）、および量産テスト５ステップ（Ｓ３２）を備えている。
【００８７】
Ｓ２１では、電気的特性の試作評価、データ解析を実施する。一例として、あるテスト項目に対して、常温での評価と高温での評価との相関データを取得する場合を図１９および図２０を用いて説明する。
【００８８】
図１９は、素子閾値のバラツキに依存する電気的特性を模式的に示した特性図である。ここで、ｘ軸のΣＶｔｈはｐ型ＭＯＳトランジスタの閾値｜ＶｔｈＰ｜（“｜…｜”は、絶対値を表す。）とｎ型ＭＯＳトランジスタの閾値ＶｔｈＮの総和、ｙ軸のｆは電気的特性の性能を表し、ΣＶｔｈ（−）はΣＶｔｈの性能保証範囲の下限値、ΣＶｔｈ（＋）はΣＶｔｈの性能保証範囲の上限値、Ｓｐｅｃは電気的特性の性能を保証する許容値、ｆ（ｔｙｐ）は試作評価で取得したデータ（図中、“○”で示した。）からプロットした電気的特性の予測線、ｆ（ｗｓｔ）は素子閾値バラツキの条件以外（例えば、電源電圧、温度、動作周波数など）の変動パラメータ要因を加えた評価より取得したデータ（図中、“◆”で示した。）からプロットした電気的特性の予測線である。
【００８９】
このとき、素子閾値の性能保証範囲において性能保証規格がｆ＜Ｓｐｅｃの場合、ｆ（ｗｓｔ）はΣＶｔｈ（＋）より下のΣＶｔｈ（ｍａｘ）近傍でＳｐｅｃを上回っているため、ΣＶｔｈ（＋）とΣＶｔｈ（ｍａｘ）間の製品は性能保証を確保できない不良品となる。
【００９０】
このような不良品をリジェクトするための相関データの例を図２０に示す。ｆ（ｔｙｐ）は常温下の評価結果、ｆ（ｗｓｔ）は高温下の評価結果としたとき、歩留まりを確保するためには、図２０のように高温と常温との取得データより温度相関図を作成し、この相関より新たに許容値Ｓｐｅｃ１を定めてこの値で常温下での量産テストを行い、不良品をリジェクトする。
【００９１】
Ｓ２２では、規定の素子閾値領域（図１１に示したＭ１〜Ｍ１０。）で素子閾値バラツキをチップごとに全チップを対象として測定する。このとき、測定するチップの素子閾値バラツキに応じて半導体装置がＭ１からＭ１０までの素子閾値領域で判定される。
【００９２】
Ｓ２３では、Ｓ２１とＳ２２で取得した電気的特性の評価データと素子閾値バラツキデータを用いて、素子閾値領域ごとの電気的特性の様子を統計化する。図２１は、Ｓ２３における素子閾値領域ごとの電気的特性を正規分布化した模式図である。
【００９３】
Ｓ２４では、Ｓ２３の解析結果より、チップの素子閾値バラツキの度合いによって、電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略可能かが判定される。
【００９４】
すなわち、図２１の素子閾値領域ごとの電気的特性の正規分布が電気的特性の許容値Ｓｐｅｃ１を上回っている場合（ｆ≧Ｓｐｅｃ１：“ＹＥＳ”）は、次のＳ２５へ進み、そうでない場合（ｆ＜Ｓｐｅｃ１：“ＮＯ”）は、ｆの評価テストを省略し、チップの素子閾値バラツキだけを測定して判定を実施するＳ３０の量産テスト４へと進む。
【００９５】
例えば、図２１のような解析結果の場合、素子閾値領域Ｍ１、Ｍ４、Ｍ７、Ｍ８、およびＭ９については、電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略可能と判断できる。
【００９６】
Ｓ３１では、Ｓ３０で電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略した結果、量産テスト４の歩留まりが従来の量産テスト５の歩留まりよりも悪くなった場合（量産テスト４の歩留まり＜従来の量産テスト５の歩留まり：“ＮＯ”）は、Ｓ２１へ戻り一連のステップを再度実施する。
【００９７】
Ｓ２５では、規定の素子閾値領域で素子閾値バラツキを判定し、チップごとの素子閾値バラツキを測定する。ここで、この素子閾値バラツキ検知回路の検知レベルＳＩＧＭＡＨＨ１は、図２２に示したように、ΣＶｔｈ（ｍａｘ）よりも下に設定（ＳＩＧＭＡＨＨ１＜ΣＶｔｈ（ｍａｘ））していることを前提とし、測定するチップの素子閾値バラツキを２つの素子閾値領域で判定する。
【００９８】
Ｓ２６では、Ｓ２１とＳ２５でそれぞれ取得した電気的特性の評価データと素子閾値バラツキデータを用いて、２つの素子閾値領域の電気的特性の様子を統計化する。図２３は、Ｓ２６における２つの素子閾値領域の電気的特性を正規分布化した模式図である。
【００９９】
Ｓ２７では、Ｓ２６の解析結果より、チップの素子閾値バラツキの度合いによって、電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略可能かが判断される。すなわち、図２３の２つの素子閾値領域の電気的特性の正規分布が電気的特性の許容値Ｓｐｅｃ１を境界に２分割される場合（“ＹＥＳ”）は、次のＳ２８へ進み、そうでない場合（“ＮＯ”）は、従来どおり電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を実施するＳ３２の量産テスト５へと進む。
【０１００】
Ｓ２８では、図２３のような２つの素子閾値領域の電気的特性の正規分布が電気的特性の許容値を境界に２分割される場合のみ、Ｓ２７のチップの素子閾値バラツキだけを測定して判定を実施し、電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略する。
【０１０１】
Ｓ２９では、Ｓ２８でチップの素子閾値バラツキだけを測定して判定を実施し電気的特性のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略した結果、量産テスト６の歩留まりが従来の量産テスト５の歩留まりよりも悪くなった場合（量産テスト６の歩留まり＜量産テスト５の歩留まり：“ＮＯ”））は、Ｓ２１へ戻り一連のステップを再度実施する。
【０１０２】
このように、第３の評価方法を用いれば、チップの素子閾値バラツキだけで判定評価して、従来のアナログテスト、高温テスト、または、量産テストが困難な精度評価を省略することが可能で、歩留まりを維持した状態で量産テストに費やす評価時間を短縮することが可能になり、ひいてはアナログテスタ等の設備費用の削減や半導体装置の製造コストの削減を実現することができる。
【０１０３】
上記実施例によれば、チップごとの素子閾値を容易にかつ定量的に評価することができるので、素子閾値のバラツキ分布領域ごとに歩留まりを高精度で管理でき、製品開発期間の短縮、製品開発コストの低減、および歩留まり向上による製品コストの低減を実現することができる。
【０１０４】
上述の実施例では、比較部１１ａ〜１１ｄは、ＶｔｈＮ検知回路１３ａと１３ｂ、ＶｔｈＰ検知回路１４ａと１４ｂ、ΣＶｔｈ検知回路１５ａと１５ｂ、およびΔＶｔｈ検知回路１６ａと１６ｂをすべて有しているとしたが、本発明はこれに限られるものではなく、これらを単独で用いても良いし、比較部１１ａ〜１１ｄのいくつかを省略して用いることもできる。
【０１０５】
また、上述の実施例では、説明の都合上、検知回路はそれぞれ独立に構成されるとしたが、本発明はこれに限られるものではなく、例えば、図２４に示したように、いくつかの共通する回路部分を共有することもできる。すなわち、図２４（ａ）に示したように、ＶｔｈＮ検知回路１３ａと１３ｂは、ｎ型トランジスタ閾値-電流変換回路Ｚ１と検知基準電流供給回路Ｚ２を共有することができる。また、図２４（ｂ）に示したように、ＶｔｈＰ検知回路１４ａと１４ｂは、ｐ型トランジスタ閾値-電流変換回路Ｚ７と検知基準電流供給回路Ｚ８を共有することができる。さらに、図２４（ｃ）に示したように、ΣＶｔｈ検知回路１５ａと１５ｂおよびΔＶｔｈ検知回路１６ａと１６ｂは、トランジスタ閾値-電流変換回路Ｚ１３と検知基準電流供給回路Ｚ１４を共有することができる。
【０１０６】
さらに、上述の実施例では、ΣＶｔｈ検知回路１５ａにおけるΣＶｔｈの性能補償範囲の下限値である第５の参照閾値は“Ｖｔｈ（−）＋ＶｔｈＰ（−）”であるとし、ΣＶｔｈ検知回路１５ｂにおけるΣＶｔｈの性能補償範囲の上限値である第６の参照閾値は“Ｖｔｈ（＋）＋ＶｔｈＰ（＋）”であるとしたが、本発明はこれに限られるものではなく、例えば図２２に示されているように、これらの参照閾値を第１の参照閾値〜第４の参照閾値とは独立に設定することもできる。同様に、ΔＶｔｈ検知回路１６ａおよび１６ｂにおける第７および第８の参照閾値も第１の参照閾値〜第４の参照閾値とは独立に設定することができる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施例に係わる半導体装置を示す回路ブロック図。
【図２】本発明の実施例に係わる半導体装置におけるＶｔｈＮ検知回路１３ａの一例を示す回路図。
【図３】本発明の実施例に係わる半導体装置におけるＶｔｈＮ検知回路１３ｂの一例を示す回路図。
【図４】本発明の実施例に係わる半導体装置におけるＶｔｈＰ検知回路１４ａの一例を示す回路図。
【図５】本発明の実施例に係わる半導体装置におけるＶｔｈＰ検知回路１４ｂの一例を示す回路図。
【図６】本発明の実施例に係わる半導体装置におけるΣＶｔｈ検知回路１５ａの一例を示す回路図。
【図７】本発明の実施例に係わる半導体装置におけるΣＶｔｈ検知回路１５ｂの一例を示す回路図。
【図８】本発明の実施例に係わる半導体装置におけるΔＶｔｈ検知回路１６ａの一例を示す回路図。
【図９】本発明の実施例に係わる半導体装置におけるΔＶｔｈ検知回路１６ｂの一例を示す回路図。
【図１０】本発明の実施例に係わる半導体装置の演算部１２を示す回路図。
【図１１】本発明の実施例に係わる半導体装置における被測定トランジスタの閾値領域を示す図。
【図１２】本発明の実施例に係わる半導体装置を用いた第１の評価方法を示すフロー図。
【図１３】本発明の実施例に係わる半導体装置を用いた第１の評価方法における統計解析１ステップでの標準偏差σのロット間変動を示す図。
【図１４】本発明の実施例に係わる半導体装置を用いた第１の評価方法における統計解析２ステップでの素子閾値領域ごとの度数分布を示す図。
【図１５】本発明の実施例に係わる半導体装置を用いた第２の評価方法を示すフロー図。
【図１６】本発明の実施例に係わる半導体装置を用いた第２の評価方法における統計解析３ステップでの素子閾値領域ごとの歩留まりを示す図。
【図１７】本発明の実施例に係わる半導体装置を用いた第２の評価方法における統計解析４ステップでの量産テスト項目ごとの歩留まりを示す図。
【図１８】本発明の実施例に係わる半導体装置を用いた第３の評価方法を示すフロー図。
【図１９】本発明の実施例に係わる半導体装置を用いた第３の評価方法における試作評価/解析ステップでの素子閾値のバラツキに依存する電気的特性の一例を示す特性図。
【図２０】本発明の実施例に係わる半導体装置を用いた第３の評価方法における試作評価/解析ステップでの不良品をリジェクトするための相関データの一例を示す特性図。
【図２１】本発明の実施例に係わる半導体装置を用いた第３の評価方法における統計データ解析５ステップでの素子閾値領域ごとの電気的特性を正規分布化した模式図。
【図２２】本発明の実施例に係わる半導体装置を用いた第３の評価方法における素子閾値検知４ステップでの素子閾値の性能保証範囲を模式的に示した特性図。
【図２３】本発明の実施例に係わる半導体装置を用いた第３の評価方法における統計データ解析６ステップでの２つの素子閾値領域の電気的特性を正規分布化した模式図。
【図２４】本発明の実施例に係わる半導体装置の比較部１１ａ〜１１ｄにおける別の回路構成を示す回路ブロック図。
【符号の説明】
【０１０８】
１１ａ〜１１ｄ  比較部
１２  演算部
１３ａ、１３ｂ  ＶｔｈＮ検知回路
１４ａ、１４ｂ  ＶｔｈＰ検知回路
１５ａ、１５ｂ  ΣＶｔｈ検知回路
１６ａ、１６ｂ  ΔＶｔｈ検知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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