(57)【要約】【課題】従来のＭＯＳ型電界効果トランジスタは、耐圧を向上させるための構成として電界緩和層を有する構造とすると、オン抵抗が増加した。これを低減するために、電界緩和層の表面を電荷蓄積層とすると、寄生容量が大きくなってしまうという問題があり、従来技術は、使用する用途が限られてしまっていた。【解決手段】本発明のＭＯＳ型電界効果トランジスタは、ソース領域とドレイン領域との間にチャネル領域と電界緩和領域とを設け、その上部に設けるゲート電極の端部をこの電界緩和領域とドレイン領域との境界位置に設けた。このような構成とすることにより、オン抵抗の低減効果および高耐圧化と、寄生容量の増加を抑制することとを両立することができ、使用する用途を選ばないＭＯＳ型電界効果トランジスタを提供することができる。【選択図】図３
2008098596.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板または該半導体基板に設ける埋込絶縁膜の上部にソース領域とチャネル領域とドレイン領域とを備え、該ソース領域と該ドレイン領域とは、該チャネル領域をはさみ対向するように設け、前記チャネル領域の上部にゲート絶縁膜を介してゲート電極を設けるＭＯＳ型電界効果トランジスタであって、
前記チャネル領域と前記ドレイン領域との間に前記ドレイン領域と同一導電型であり不純物濃度の低い電界緩和領域を設け、
前記ゲート絶縁膜は、前記チャネル領域と前記電界緩和領域との両方の上部に設け、
前記ゲート電極は、前記ゲート絶縁膜の上部を覆うように設けるとともに、その端部が前記電界緩和領域と前記ドレイン領域との境界位置に設けるかまたは前記ドレイン領域方向にオーバーラップして設け、
前記ゲート電極に前記チャネル領域が反転するような電位が印加されたとき、前記チャネル領域の前記ゲート絶縁膜側の表面に反転層を形成し、前記電界緩和領域の前記ゲート絶縁膜側の表面に電荷蓄積層を形成し、
前記ソース領域と前記ドレイン領域とは、前記反転層と前記電荷蓄積層とを介して電流を流すことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項２】
前記電界緩和領域は、その下面を前記埋込絶縁膜に接することを特徴とする請求項１に記載のＭＯＳ型電界効果トランジスタ。
【請求項３】
前記電界緩和領域は、前記チャネル領域から前記ドレイン領域に向かうにつれ漸次不純物濃度が高くなることを特徴とする請求項１または２に記載のＭＯＳ型電界効果トランジスタ。
【請求項４】
前記電界緩和領域は、それぞれ不純物濃度が異なる複数の領域で構成し、
前記複数の領域のうち前記チャネル領域に接する領域より前記ドレイン領域に接する領域の方が不純物濃度が高いことを特徴とする請求項１または２に記載のＭＯＳ型電界効果トランジスタ。
【請求項５】
前記電界緩和領域と前記ドレイン領域との間に、前記電界緩和領域より不純物濃度が高く、前記ドレイン領域より不純物濃度が低い低濃度領域を有することを特徴とする請求項１から４のいずれか１つ記載のＭＯＳ型電界効果トランジスタ。
【請求項６】
前記ゲート絶縁膜は、前記チャネル領域の上部より前記低濃度領域の上部の方がその膜厚が厚いことを特徴とする請求項１から５のいずれか１つに記載のＭＯＳ型電界効果トランジスタ。
【請求項７】
前記ゲート絶縁膜は、第１のゲート絶縁膜と第２のゲート絶縁膜とからなり、
前記第１のゲート絶縁膜は、前記チャネル領域の上部に設け、前記第２のゲート絶縁膜は、前記低濃度領域の上部に設け、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは互いに誘電率が異なることを特徴とする請求項１から６のいずれか１つに記載のＭＯＳ型電界効果トランジスタ。
【請求項８】
前記ゲート電極は、前記チャネル領域の上部より前記低濃度領域の上部の方がその膜厚が薄いことを特徴とする請求項１から７のいずれか１つに記載のＭＯＳ型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタにおいて、これを高耐圧化するときは、ドレイン領域側またはソース領域とドレイン領域との双方の領域部分とチャネル領域とが接する側に、電界を緩和する領域を設けることが知られている。このような領域は、ドレイン領域より低い不純物濃度で構成する。このような構造は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造と呼ばれ、広く知られている。
【０００３】
ＬＤＤ構造を構成する低い不純物濃度の領域をＬＤＤ領域と呼ぶ。ＬＤＤ構造は、このＬＤＤ領域がドレイン領域より不純物濃度が低いため、ＰＮ接合の逆方向電圧印加に際して、その電圧に応じて接合部に広がる空乏層の幅が、ドレイン領域のみ設けている構成の場合より広がりが大きくなる。このため、空乏層の単位長当たりの電界が小さくなり、ＭＯＳ型電界効果トランジスタは高耐圧化できる。
【０００４】
しかしながら、ソース，ドレイン領域のチャネル領域側の部分に不純物濃度が低い領域を設ける構造であるから、ＭＯＳ型電界効果トランジスタの特性としては、ソース，ドレイン領域に抵抗を直列に挿入した構成となり、そのオン抵抗が大きくなってしまう。
このオン抵抗とは、ＭＯＳ型電界効果トランジスタをオンさせたときにソース領域とドレイン領域との間に生じる抵抗のことであって、この抵抗が大きいとＭＯＳ型電界効果トランジスタを高速で動作させたり、低電圧で駆動させたりする場合に障害となる。
【０００５】
このように、ＭＯＳ型電界効果トランジスタを高耐圧化し、かつオン抵抗を低くする構造は、すでに多くの提案がなされている（例えば、特許文献１参照。）。
特許文献１に示した従来技術を図２０を用いて説明する。図２０において、８０１は第１の絶縁膜、８０２は反転層、８０３ゲート電極、８０４はチャネル領域、８０５は第２の絶縁膜、８０６はドレイン領域、８０７はソース領域、８０８はドレイン電界緩和領域、８０９は半導体基板である。
ソース領域８０７とドレイン領域８０６とドレイン電界緩和領域８０８は同一導電型であり、チャネル領域８０４はそれと反対導電型である。ドレイン電界緩和領域８０８は、その不純物濃度がソース領域８０７，ドレイン領域８０６よりも薄く、所謂ＬＤＤ領域となっている。
特許文献１に示した従来技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いるＳＯＩ−ＭＯＳ型電界効果トランジスタに関するものである。
【０００６】
図２０に示したように、特許文献１に示した従来技術は、半導体基板８０９上に第１の絶縁膜８０１を設け、その上部に第２の絶縁膜８０５を設け、これらの間にチャネル領域８０４を挟み対向するようにソース領域８０７とドレイン領域８０６とを設け、このドレイン領域８０６のチャネル領域８０４側にはドレイン電界緩和領域８０８を設けている。
【０００７】
特許文献１に示した従来技術は、所謂ダブルゲート構造を有している。ゲート電極８０３と半導体基板８０９とに同一電位を印加することで、チャネル領域８０４はその上下に反転層８０２が形成されるのである。
また、ゲート電極６０３によってソース領域８０７とドレイン領域８０６とにも電界が印加するため、これらの領域の上下にある第１の絶縁膜８０１と第２の絶縁膜８０５との
それぞれの界面にも電流密度に寄与するキャリアが集められ、図示はしないが蓄積層が形成される。
【０００８】
このＭＯＳ型電界効果トランジスタを動作させるため、ドレイン領域８０６とソース領域８０７との間に電圧を印加させると、蓄積層に蓄積されたキャリアは半導体の構成原子との衝突等が少なくなり、チャネル領域８０４に形成された反転層８０２を通じてスムースに電流を流し、その結果、オン抵抗が減少する。
【０００９】
【特許文献１】特開平１１−１８６５６２号公報（第６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に示した従来技術は、ゲート電極８０３がソース領域８０７とドレイン領域８０６との上部全体を覆っており、ゲート電極８０３とこれらの領域とのオーバーラップ量の増大に伴う、寄生容量も増大してしまう。
この寄生容量とは、Ｃｇｄ（図２０では、ゲート電極８０３とドレイン領域８０６との間の容量）、Ｃｇｓ（同じく図２０では、ゲート電極８０３とソース領域８０７との間の容量）である。
特許文献１に示した従来技術は、チャネル領域８０４上の薄い膜厚の第２の絶縁膜８０５が所謂ゲート絶縁膜としての機能を有しており、第２の絶縁膜８０５は、ソース領域８０７，ドレイン領域８０６，ドレイン電界緩和領域８０８の上部においては、その膜厚を厚くし、寄生容量の増加を少なくする対応がなされているが、それも十分ではない。
【００１１】
寄生容量の増加は、その寄生容量への充放電のためＭＯＳ型電界効果トランジスタのオン，オフの過渡特性に影響する。つまり、寄生容量が大きいとＭＯＳ型電界効果トランジスタの充放電に時間がかかるため、信号の伝達速度が遅くなるなど、スイッチング特性に影響が出る。また、寄生容量への充放電は、ＭＯＳ型電界効果トランジスタの動作にとって無駄なものであり、そのため寄生容量の充放電を見越した駆動電力の確保など、半導体装置としての余計な消費電力が必要になる。
【００１２】
したがって、寄生容量が大きくても、動作速度がさほど要求されないスイッチング用途などに用いられるディスクリート（単機能）用ＭＯＳ型電界効果トランジスタであれば問題は生じない。しかし、高電圧で動作するもの、例えば、ドライバ用の高耐圧ＭＯＳ型電界効果トランジスタや、低電圧または高速で動作するもの、例えば、ロジック用ＭＯＳ型電界効果トランジスタなどは、この寄生容量の影響を受けてしまうのである。
このような事情から、特許文献１に示した従来技術は、ディスクリート用ＭＯＳ型電界効果トランジスタなどの特定の用途への適用はできるが、広く需要があるドライバ用，ロジック用のＭＯＳ型電界効果トランジスタなどには適用できないという問題があった。
【００１３】
本発明は上記のような問題を解決するためになされたもので、ＭＯＳ型電界効果トランジスタのオン抵抗の低減効果および高耐圧化と、寄生容量の増加を抑制することとを両立する半導体装置を提供するものである。
【課題を解決するための手段】
【００１４】
この目的を実現するために本発明のＭＯＳ型電界効果トランジスタは、以下に示す構造を採用するものである。
【００１５】
半導体基板または半導体基板に設ける埋込絶縁膜の上部にソース領域とチャネル領域とドレイン領域とを備え、ソース領域とドレイン領域とは、チャネル領域をはさみ対向するように設け、チャネル領域の上部にゲート絶縁膜を介してゲート電極を設けるＭＯＳ型電
界効果トランジスタであって、チャネル領域とドレイン領域との間にドレイン領域と同一導電型であり不純物濃度の低い電界緩和領域を設け、ゲート絶縁膜は、チャネル領域と電界緩和領域との両方の上部に設け、ゲート電極は、ゲート絶縁膜の上部を覆うように設けるとともに、その端部が電界緩和領域とドレイン領域との境界位置に設けるかまたはドレイン領域方向にオーバーラップして設け、ゲート電極にチャネル領域が反転するような電位が印加されたとき、チャネル領域のゲート絶縁膜側の表面に反転層を形成し、電界緩和領域のゲート絶縁膜側の表面に電荷蓄積層を形成し、ソース領域とドレイン領域とは、反転層と電荷蓄積層とを介して電流を流すことを特徴とする。
【００１６】
電界緩和領域は、その下面を埋込絶縁膜に接することを特徴とする。
【００１７】
電界緩和領域は、チャネル領域からドレイン領域に向かうにつれ漸次不純物濃度が高くなることを特徴とする。
【００１８】
電界緩和領域は、それぞれ不純物濃度が異なる複数の領域で構成し、複数の領域のうちチャネル領域に接する領域よりドレイン領域に接する領域の方が不純物濃度が高いことを特徴とする。
【００１９】
電界緩和領域とドレイン領域との間に、電界緩和領域より不純物濃度が高く、ドレイン領域より不純物濃度が低い低濃度領域を有することを特徴とする。
【００２０】
ゲート絶縁膜は、チャネル領域の上部より低濃度領域の上部の方がその膜厚が厚いことを特徴とする。
【００２１】
ゲート絶縁膜は、第１のゲート絶縁膜と第２のゲート絶縁膜とからなり、第１のゲート絶縁膜は、チャネル領域の上部に設け、第２のゲート絶縁膜は、低濃度領域の上部に設け、第１のゲート絶縁膜と第２のゲート絶縁膜とは互いに誘電率が異なることを特徴とする。
【００２２】
ゲート電極は、チャネル領域の上部より低濃度領域の上部の方がその膜厚が薄いことを特徴とする。
【発明の効果】
【００２３】
本発明のＭＯＳ型電界効果トランジスタは、ゲート電極幅の最適化をすることにより、オン抵抗の低減効果および高耐圧化と、寄生容量の増加を抑制することとを両立することができる。
寄生容量が大きくないため、本発明のＭＯＳ型電界効果トランジスタは、サイズが同一であれば、より高速に動作することができる。また、そのサイズを大きくしても高速化できるという効果もある。
【００２４】
さらに、本発明のＭＯＳ型電界効果トランジスタは、電界緩和領域に不純物の濃度勾配をつけ、チャネル領域からドレイン領域に向かうにつれ不純物濃度が高くなるようにしている。このような構成にすることによって、オン抵抗の増加を抑えつつ、電界緩和効果でさらに高耐圧化することができる。
【発明を実施するための最良の形態】
【００２５】
本発明のＭＯＳ型電界効果トランジスタのゲート電極は、ドレイン領域側は電界緩和領域を覆い、さらにその端部をドレイン領域の上部にオーバーラップするところまでに止めるように形成している。
ゲート電極にＭＯＳ型電界効果トランジスタをオンさせる電圧を印加すると、チャネル
領域に反転層ができ、電界緩和領域には電荷蓄積層ができる。ドレイン領域は、電界緩和領域に比べ不純物濃度が高濃度であるから、その抵抗値は低く、電荷蓄積層によるオン抵抗低減には寄与しないが、電界緩和領域は、ドレイン領域に比べ不純物濃度が低濃度であるから、その抵抗値は高く、電荷蓄積層によるオン抵抗低減に寄与する。
したがって、本発明の半導体装置は、そのゲート電極の端部を適する位置にすることで、高耐圧化と低いオン抵抗、そして寄生容量の増加を抑制することができる。
【００２６】
また、本発明のＭＯＳ型電界効果トランジスタは、電界緩和領域に不純物の濃度勾配をつけ、チャネル領域からドレイン領域に向かうにつれ不純物濃度が高くなるようにしている。詳しくは、電界緩和領域は、チャネル領域からドレイン領域に向かうにつれ漸次不純物濃度が高くなるようにするか、電界緩和領域は、第１の電界緩和領域と第２の電界緩和領域とを有し、チャネル領域に接する方を第１の電界緩和領域とし、ドレイン領域と接する方を第２の電界緩和領域とし、第１の電界緩和領域より第２の電界緩和領域の方が不純物濃度が高く、第２の電界緩和領域よりドレイン領域の方が不純物濃度が高いように構成している。
【００２７】
このように、１つの電界緩和領域に不純物濃度が漸次異なるような濃度勾配をつけるか、電界緩和領域を複数の領域に分けて互いに異なる不純物濃度とすることで、ドレイン電圧による電界を緩和することができる。これにより、本発明のＭＯＳ型電界効果トランジスタは、より高耐圧化することができる。また、第１の電界緩和領域，第２の電界緩和領域ならびにドレイン領域の不純物濃度の配分を変えることで、より詳細に高耐圧に適した構成が得ることができる。
【００２８】
ところで、通常知られているＭＯＳ型電界効果トランジスタを高耐圧化するときは、チャネル領域とＬＤＤ構造を構成するＬＤＤ領域との不純物濃度を均衡な条件に近づけ、その接合耐圧を決める。また、ＬＤＤ領域の長さを長くしていく必要もある。ところが、そのようにすると、オン抵抗が大きくなり、ＭＯＳ型電界効果トランジスタとしての能力を落とすことになる。
しかしながら、本発明のＭＯＳ型電界効果トランジスタは、ＬＤＤ領域に相当する電界緩和領域に不純物の濃度勾配をつけ、その部分で高電圧印加時の空乏層の広がりを受けることができるため、電界緩和領域における低い不純物の領域の長さを最小限にすることができる。このため、オン抵抗の増加も抑えることができ、ＭＯＳ型電界効果トランジスタとしての性能の低下をすることなく高耐圧化することができる。
【実施例１】
【００２９】
［Ｂｕｌｋ−ＭＯＳ構造の説明：図１、図２］
以下、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第１の実施形態の構造を説明する。この構造は、Ｂｕｌｋ構造を有するＭＯＳ型電界効果トランジスタであり、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタと記載する。この構造は、一様な半導体基板に選択的に不純物を拡散してソース領域やドレイン領域を形成する一般的なＭＯＳ型電界効果トランジスタである。
このＢｕｌｋ−ＭＯＳ型電界効果トランジスタは、半導体基板上に絶縁膜を設け、その絶縁膜上に半導体層を設けてその部分にソース領域，ドレイン領域，チャネル領域など形成するＳＯＩ−ＭＯＳ型電界効果トランジスタに対する構造として便宜上このように称することにする。
【００３０】
図１は、本発明のＢｕｌｋ−ＭＯＳ型電界効果トランジスタの構造を説明するために模式的に示す平面図である。同じく図２は、その断面の様子を模式的に示す断面図である。図１，図２において、１０３はゲート電極、１０４はチャネル領域、１０５はゲート絶縁膜、１０６はドレイン領域、１０７はソース領域、１０８は電界緩和領域、１０９は半導
体基板、１１２はコンタクトホール、１１３は金属配線、１２０は素子分離層、１２１は中間絶縁膜である。なお、図１においては、説明に必要のない部分は省略してある。
【００３１】
第２の導電形の半導体基板１０９に素子分離層１２０を設け、その素子分離層１２０で囲われた領域に第１の導電形の高濃度不純物領域であるソース領域１０７，ドレイン領域１０６を設けている。これらが対向する領域には、第２の導電形の半導体であるチャネル領域１０４と第１の導電形の電界緩和領域１０８とを設けている。
この電界緩和領域１０８は、チャネル領域１０４とドレイン領域１０６との間に設けるものであって、ソース領域１０７，ドレイン領域１０６より不純物濃度の低い不純物領域である。
【００３２】
半導体基板１０９は、特に限定しないが、シリコン半導体基板を用いることができる。そのときは、素子分離層１２０，ゲート絶縁膜１０５をシリコン酸化膜で構成すると、製造工程を簡略化することができる。シリコン酸化膜はシリコンを酸化することで容易に構成することができるからである。
【００３３】
チャネル領域１０４と電界緩和領域１０８との上部には、ゲート絶縁膜１０５を設けており、さらにその上部にチャネル領域１０４と電界緩和領域１０８とを覆うようにゲート電極１０３を設けている。ゲート電極１０３は、その端部を電界緩和領域１０８とドレイン領域１０６との境界位置に設けている。
【００３４】
ゲート電極１０３の端部は、若干ドレイン領域１０６方向にオーバーラップして設けてもよい。すでに従来技術の説明で明らかなように、あまりオーバーラップする量が多すぎると寄生容量が増加してしまうので、ドレイン領域１０６の不純物濃度や本発明のＭＯＳ型電界効果トランジスタの駆動電圧などを鑑みて、その量を調整する。
【００３５】
ゲート電極１０３は、金属あるいはポリシリコン，シリサイド，サリサイドやそれらの積層膜などで構成することができる。
ゲート電極１０３，ソース領域１０７，ドレイン領域１０６は、その上部に中間絶縁膜１２１が設けてあり、中間絶縁膜１２１の上部に金属配線１１３が設けてある。中間絶縁膜１２１の所定の場所に設けるコンタクトホール１１２でゲート電極１０３，ソース領域１０７，ドレイン領域１０６は、金属配線１１３と接続しており、外部の回路などと接続している。なお、図１，図２はゲート電極１０３に設けるコンタクトホール１１２と金属配線１１３とは省略している。
【００３６】
［ＳＯＩ−ＭＯＳ構造の説明：図１、図３］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第２の実施形態の構造を説明する。この構造は、ＳＯＩ構造を有するＭＯＳ型電界効果トランジスタであり、ＳＯＩ−ＭＯＳ型電界効果トランジスタと記載する。
【００３７】
ＳＯＩ−ＭＯＳ型電界効果トランジスタの平面的な構造は、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタと同じであるので図１を参照することにし、その断面の構造は図３を用いて説明する。図３において、３０１は埋込絶縁膜である。すでに説明した同一の構成には同一の番号を付与している。
【００３８】
第２の導電形の半導体基板１０９の上部に埋込絶縁膜３０１を設け、その上部の素子分離層１２０で囲われた領域に第１の導電形の高濃度不純物領域であるソース領域１０７，ドレイン領域１０６を設けている。これらが対向する領域には、第２の導電形の半導体であるチャネル領域１０４と第１の導電形の電界緩和領域１０８とを設けている。
第１の実施形態と同じく、この電界緩和領域１０８は、チャネル領域１０４とドレイン
領域１０６との間に設けるものであって、ソース領域１０７，ドレイン領域１０６より不純物濃度の低い不純物領域である。
【００３９】
横方向の電界を緩和するため、電界緩和領域１０８はその下面を埋込絶縁膜３０１に接するが、図３に例示するように、ソース領域１０７，ドレイン領域１０６，チャネル領域１０４もその下面を埋込絶縁膜３０１に接するように設けてもよい。
半導体基板１０９は、第１の実施形態と同様に、特に限定しないが、シリコン半導体基板を用いることができる。
【００４０】
チャネル領域１０４と電界緩和領域１０８との上部には、第１の実施形態と同じくゲート絶縁膜１０５を設けている。
さらにその上部にチャネル領域１０４と電界緩和領域１０８とを覆うようにゲート電極１０３を設けている。ゲート電極１０３は、その端部を電界緩和領域１０８とドレイン領域１０６との境界位置に設けている。
【００４１】
ゲート電極１０３の端部は、第１の実施形態と同様に、若干ドレイン領域１０６方向にオーバーラップして設けてもよい。
そのほかの構成については、第１の実施形態と同様であるので説明は省略する。
【００４２】
図３に示す構成は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造であるから、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタに比べてソース領域１０７，ドレイン領域１０６と半導体基板１０９とが埋込絶縁膜３０１で絶縁されているため、これらの領域のＰＮ接合容量が小さいという特徴がある。
ところで、このような構成であれば、電界効果トランジスタとしてその耐圧を決めるとき、ソース領域１０７，ドレイン領域１０６と半導体基板１０９とのＰＮ接合耐圧は気にする必要がなく、チャネル方向のＰＮ接合耐圧だけを考慮に入れればよい。つまり、デバイスの設計をより簡素に行うことができるのである。すなわち、ＳＯＩ−ＭＯＳ型電界効果トランジスタは、高速化や高耐圧化に適した構造である。
【００４３】
［動作の説明：図４］
次に、図１から図３に示す本発明のＭＯＳ型電界効果トランジスタの動作を図４を用いて説明する。動作の説明においては、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。この図４は、図３に示す構成を説明しやすいように書き直した断面図であって、埋込絶縁膜３０１より上部を示している。
図４において、４００は空乏層、４０１は反転層、４０２は電荷蓄積層である。ＶＧはゲート電極１０３に印加するゲート電圧（例えば、＋２Ｖ）、ＶＣＣはソース領域１０７とドレイン領域１０６との間に印加するソース−ドレイン電圧（例えば、＋５Ｖ）、ＧＮＤはグランド電位（ゼロＶ）である。すでに説明した構成には同一の番号を付与している。
【００４４】
図４に示す例では、ドレイン領域１０６，ソース領域１０７はＮ＋半導体領域とし、電界緩和領域１０８はＮ−半導体領域、チャネル領域１０４はＰ−半導体領域とする。この「＋」や「−」の記号は、不純物濃度の高低を示すものであって、「Ｎ＋」は「Ｎ−」よりもＮ型不純物濃度が高いことを示し、「Ｐ−」はＰ型不純物濃度が低いことを示している。
【００４５】
電界緩和領域１０８は、すでに説明したＬＤＤ構造のＬＤＤ領域に相当する。この電界緩和領域１０８は、ドレイン領域１０６より不純物濃度が低いため、チャネル領域１０４とのＰＮ接合の逆方向電圧印加に際して、その電圧に応じて接合部に広がる空乏層の幅が、電界緩和領域１０８を設けずドレイン領域１０６のみ設けている構成の場合より広がり
が大きくなる。このため、空乏層の単位長当たりの電界が小さくなり、本発明のＭＯＳ型電界効果トランジスタは高耐圧化できる。
【００４６】
さらに、本発明のＭＯＳ型電界効果トランジスタは、高耐圧化しても寄生容量Ｃｇｄ，Ｃｇｓは、大きくならない。その理由は次に示すとおりである。
【００４７】
ソース−ドレイン電圧ＶＣＣを印加すると、このＶＣＣに応じた空乏層４００が電界緩和領域１０８とチャネル領域１０４との境界に形成される。空乏層４００の幅は、電界緩和領域１０８のＮ型不純物濃度とチャネル領域１０４のＰ型不純物濃度とによって決まる。一般的に空乏層は、印加する電圧が同じであれば、不純物濃度が低い方がより広がる。
【００４８】
この状態で、ゲート電極１０３にゲート電圧ＶＧを印加すると、チャネル領域１０４の上部のゲート絶縁膜１０５側に反転層４０１が形成される。同じく、電界緩和領域１０８の上部のゲート絶縁膜１０５側に電荷蓄積層４０２が形成される。
実際には、電荷蓄積層４０２は、反転層４０１ほどその境界が明瞭ではないが、説明をしやすくするため図示している。
反転層４０１，電荷蓄積層４０２の発生によって、この２つの部分を通してソース領域１０７とドレイン領域１０６とが導通する。
反転層４０１は、Ｎ型の半導体領域である。電荷蓄積層４０２は、キャリアである電子の濃度が高くなっている。このため、ソース領域１０７とドレイン領域１０６との間のオン抵抗は、電荷蓄積層４０２がない構成に比べて、より小さくなる。
【００４９】
このような構成であっても、ゲート電極１０３は、ソース領域１０７，ドレイン領域１０６の上部を覆っていないため、ソース領域１０７，ドレイン領域１０６の上部には、電荷蓄積層が形成されない。このため、寄生容量Ｃｇｄ，Ｃｇｓは、大きくならないのである。
【００５０】
［ゲート絶縁膜の形状の説明：図５］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第３の実施形態の構造を説明する。この構造は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図５において、３０５はゲート絶縁膜である。なお、すでに説明した同一の構成には同一の番号を付与している。このゲート絶縁膜３０５は、すでに説明したゲート絶縁膜１０５に相当するが、チャネル領域１０４の上部と電界緩和領域１０８の上部とでその膜厚が異なり、電界緩和領域１０８の上部の方が膜厚が厚い。
このような構成にすることで、ゲート電極１０３と電界緩和領域１０８との距離が離されるため、寄生容量Ｃｇｄをより小さくすることができる。
【００５１】
図５に示す例では、電界緩和領域１０８の上部のゲート絶縁膜３０５は、埋込絶縁膜３０１の方向に広げる場合を示したが、もちろんこれに限定されない。ゲート絶縁膜３０５は、ゲート電極３０５の方向にその膜厚を広げてもよいことは言うまでもない。
【００５２】
［ゲート絶縁膜の構造の説明：図６］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第４の実施形態の構造を説明する。この構造は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図６において、４０５はゲート絶縁膜である。このゲート絶縁膜４０５は、すでに説明したゲート絶縁膜１０５に相当するが、第１のゲート絶縁膜６０５と第２のゲート絶縁膜
６１５との２つのゲート絶縁膜で構成している。なお、すでに説明した同一の構成には同一の番号を付与している。
第１のゲート絶縁膜６０５は、チャネル領域１０４の上部に設け、第２のゲート絶縁膜６１５は、電界緩和領域１０８の上部に設けている。そして、第１のゲート絶縁膜６０５と第２のゲート絶縁膜６１５とは互いにその誘電率が異なり、第１のゲート絶縁膜６０５に比べて第２のゲート絶縁膜６１５の方がその誘電率を低くしている。
ゲート電極１０３と電界緩和領域１０８とをコンデンサの両端電極と見立て、その電極間に挟まれる誘電体を第２のゲート絶縁膜６１５と見立てたとき、この第２のゲート絶縁膜６１５の誘電率が低いと、そのコンデンサの静電容量も低くなる。つまり、寄生容量Ｃｇｄをより小さくすることができるのである。
【００５３】
［ゲート電極の構造の説明：図７］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第５の実施形態の構造を説明する。この構造は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図７において、７０３はゲート電極である。なお、すでに説明した同一の構成には同一の番号を付与している。このゲート電極７０３は、すでに説明したゲート電極１０３に相当するが、ゲート絶縁膜１０５の上部を覆いつつもその膜厚は均一ではなく、チャネル領域１０４の上部と電界緩和領域１０８の上部とでその膜厚が異なり、電界緩和領域１０８の上部の方が膜厚が薄い。
【００５４】
先にも述べたように、ゲート電極を構成する材質は、金属あるいはポリシリコン，シリサイド，サリサイドやそれらの積層膜などで構成することができる。ゲート電極７０３をポリシリコン，シリサイド，サリサイドなどで構成する場合、これらの膜は抵抗成分を持つため、ゲート電極７０３の膜厚に応じてその抵抗値も増減する。つまり、図７に示す構成においては、ゲート電極７０３は、電界緩和領域１０８の上部の方が抵抗値が低い。
【００５５】
ゲート電極７０３に電圧を印加したとき、直流的に見ればチャネル領域１０４と電界緩和領域１０８とに加わる電界は、ゲート電極７０３の膜厚に関係なく一様であるが、過渡的に見ればゲート電極７０３の抵抗値によってチャネル領域１０４と電界緩和領域１０８とに印加される電界に時間差が生じる。
つまり、ゲート電極７０３に図示しない金属配線を介して電圧を印加したとき、ゲート電極７０３の抵抗値が小さい電界緩和領域１０８の上部は、チャネル領域１０４の上部に比べより速く電界が印加される。
【００５６】
ところで、ＭＯＳ型電界効果トランジスタのオンし易さは、ゲート部分の時定数の大小で決まる。時定数とは、変化や応答に対する速さを特徴付ける定数であって、関係する抵抗成分と関係する容量成分との積で求めることができる。この積の値が小さいほど変化に対しての反応が速くなる。
本発明のＭＯＳ型電界効果トランジスタにあっては、ゲート電極７０３の抵抗値と、ゲート電極７０３と電界緩和領域１０８との間の静電容量値との積がゲート部分の時定数となる。
ゲート電極７０３とチャネル領域１０４および電界緩和領域１０８との間の静電容量値は、ゲート絶縁膜１０５の膜厚や膜質により決まる。この値を一定とすると、ゲート電極７０３の抵抗値が小さければ、電界緩和領域１０８の上部のゲート電極の時定数を小さくすることができる。
【００５７】
すなわち、図７に示す本発明のＭＯＳ型電界効果トランジスタは、電界緩和領域１０８の上部のゲート電極部分の時定数が小さいために、オンするときに電界緩和領域１０８に
より速く蓄積層が形成される。その結果、ＭＯＳ型電界効果トランジスタとしてその立ち上がり時間を速くすることができる。
このような構成により、より速いスイッチング速度が要求されるＭＯＳ型電界効果トランジスタとして用いることができる。
【００５８】
以上説明した本発明のＭＯＳ型電界効果トランジスタを実施するための第３から第５の実施形態の構造は、それぞれを組み合わせて用いてもよい。
例えば、電界緩和領域１０８の上部において、図５に示すようにゲート絶縁膜３０５の膜厚を厚くし、それらに加えて、図６に示すようにゲート絶縁膜４０５（第２のゲート絶縁膜６１５）の誘電率を低くしてもよいのである。さらにそれらに加えて、図７に示すようにゲート電極７０３の膜厚を変えてもよいのである。
【００５９】
つまり、本発明のＭＯＳ型電界効果トランジスタに要求される仕様などに応じてすでに説明した構成を自由に組み合わせることができ、その組み合わせによって、さらにＣｇｄを小さくすることができたり、より速いスイッチング速度を実現できたりするのである。
【実施例２】
【００６０】
［より高耐圧化したＢｕｌｋ−ＭＯＳ構造の説明：図８］
次に、すでに説明した本発明のＭＯＳ型電界効果トランジスタをより高耐圧化する実施形態を説明する。
以下、本発明のＭＯＳ型電界効果トランジスタの第６の実施形態の構造を図８，図９を用いて説明する。この構造は、すでに説明した実施形態の構造をより高耐圧化するものであって、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタの構造である。
【００６１】
図８は、本発明のＢｕｌｋ−ＭＯＳ型電界効果トランジスタの構造を説明するために模式的に示す平面図である。同じく図９は、その断面の様子を模式的に示す断面図である。
図８，図９において、１１８は第１の電界緩和領域、１２８は第２の電界緩和領域である。これらは、それぞれ不純物濃度の異なる低濃度領域であって、第１の電界緩和領域１１８より第２の電界緩和領域１２８の方が不純物濃度が高い。そしてこの２つの領域で電界緩和領域１０８を構成している。なお、図８においては、説明に必要のない部分は省略してあり、図８，図９においては、すでに説明した同一の構成には同一の番号を付与している。
【００６２】
第１の電界緩和領域１１８，第２の電界緩和領域１２８を有する電界緩和領域１０８は、すでに説明したＬＤＤ構造のＬＤＤ領域に相当する。この電界緩和領域１０８は、チャネル領域１０４に接する第１の電界緩和領域１１８よりドレイン領域と接する第２の電界緩和領域１２８の方が不純物濃度が高く、第２の電界緩和領域１２８よりドレイン領域１０６の方が不純物濃度が高いように構成している。
【００６３】
電界緩和領域１０８は、第１の電界緩和領域１１８，第２の電界緩和領域１２８を有することで、チャネル領域１０４からドレイン領域１０６に向かうにつれ漸次不純物濃度が高くなっている。
すでに説明したように、ＰＮ接合に逆方向電圧を印加して生じる空乏層は、かかる電圧が一定であれば不純物濃度によりその幅（広がり）が変わる。図８，図９に示す構成にすることで、空乏層は、電界集中するような境目がなく滑らかに広がり、本発明のＭＯＳ型電界効果トランジスタはより高耐圧化できる。もちろん、高耐圧化しても寄生容量Ｃｇｄ，Ｃｇｓは、大きくならないのである。
【００６４】
図８，図９では、電界緩和領域１０８は２つの領域を有する場合を例示したが、もちろんこれに限定するものではない。大切なことは、チャネル領域１０４からドレイン領域１
０６に向かうにつれ、電界緩和領域１０８の不純物濃度が漸次高くなっていることであって、この電界緩和領域１０８を分ける領域は３つであってもかまわない。もちろん、ＭＯＳ型電界効果トランジスタのサイズが許せば、それ以上であってもかまわない。
【００６５】
［より高耐圧化したＳＯＩ−ＭＯＳ構造の説明：図１０］
次に、本発明のＭＯＳ型電界効果トランジスタの第７の実施形態の構造を説明する。この構造は、すでに説明した実施形態の構造をより高耐圧化するものであって、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造である。すでに説明した同一の構成には同一の番号を付与している。
【００６６】
図１０に示す構成は、図８，図９に示す本発明のＢｕｌｋ−ＭＯＳ型電界効果トランジスタの構造と同様に、電界緩和領域１０８がチャネル領域１０４からドレイン領域１０６に向かうにつれ漸次不純物濃度が高くなっている構成である。
【００６７】
図１０に示す構成は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造であるから、すでに説明したように、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタに比べてソース領域１０７，ドレイン領域１０６と半導体基板１０９との間のＰＮ接合容量が小さく、電界効果トランジスタとしての耐圧を決定するとき、チャネル方向だけを考慮に入れればよいという特徴がある。
【００６８】
［動作の説明：図１１］
次に、図８から図１０に示す本発明のＭＯＳ型電界効果トランジスタの動作を図１１を用いて説明する。動作の説明においては、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。この図１０は、図９に示す構成を説明しやすいように書き直した断面図であって、埋込絶縁膜３０１より上部を示している。なお、すでに説明した同一の構成には同一の番号を付与している。
【００６９】
図１１に示す例では、ドレイン領域１０６，ソース領域１０７はＮ＋半導体領域とし、電界緩和領域１０８はＮ型半導体としている。チャネル領域１０４はＰ−半導体領域とする。
第１の電界緩和領域１１８はＮ−半導体領域とし、第２の電界緩和領域１２８はＮ半導体領域とする。第２の電界緩和領域１２８は、「＋」や「−」の記号がないが、これは第１の電界緩和領域１１８に比べ、不純物濃度が高いことを示している。
つまり、「Ｎ−」に比べ「Ｎ」が、「Ｎ」に比べ「Ｎ＋」がそれぞれ不純物濃度が高く、電界緩和領域１０８とドレイン領域１０６とは同じＮ型半導体領域であるから、チャネル領域１０４からみると、電界緩和領域１０８に向かうにつれドレイン領域１０６のＮ型半導体領域の不純物濃度は、漸次高くなっているのである。
【００７０】
すでに説明したように、電界緩和領域１０８を構成する第１の電界緩和領域１１８は、ＬＤＤ構造のＬＤＤ領域に相当するが、本発明の第６，第７の実施形態の構成の特徴として、さらにドレイン領域１０６との接合部分に第２の電界緩和領域１２８を設けている。
実際の電界緩和領域１０８の内部は、図示するほど第１の電界緩和領域１１８と第２の電界緩和領域１２８とドレイン領域１０６とのそれぞれの境界が明確ではなく、同じＮ型半導体領域としてチャネル領域１０４の方向から漸次不純物濃度が高くなっている。このような構成であるから、電界緩和領域１０８とドレイン領域１０６との全体で電界集中するような境目がないため、さらに高耐圧化することができるのである。
【００７１】
また、本発明のＭＯＳ型電界効果トランジスタは、ゲート電極１０３は、ソース領域１０７，ドレイン領域１０６の上部を覆っていないため、すでに説明したように、高耐圧化しても寄生容量Ｃｇｄ，Ｃｇｓは、大きくならない。
【００７２】
ところで、図１１に示す例では、電荷蓄積層４０２は、第１の電界緩和領域１１８と第２の電界緩和領域１２８とでその厚さが異なるように記載してある。第２の電界緩和領域１２８は、第１の電界緩和領域１１８に比べてもともとの不純物濃度が高い。不純物濃度が高いと、ゲート電極１０３に同じ電圧が印加した場合は、電荷が蓄積したとされる領域である電荷蓄積層４０２の厚さは少なくなる。このため、領域の違いを目視しやすいように、電荷蓄積層４０２の厚さが異なるように記載してある。
【００７３】
しかしながら、電荷蓄積層４０２は、常に第１の電界緩和領域１１８と第２の電界緩和領域１２８との不純物濃度の違いに比例して厚さが決まるものではない。電荷蓄積層４０２は、反転層４０１が発生する場合より不純物濃度の依存性は強くなく、電荷蓄積層４０２の厚さを決める主たる要因は、不純物濃度の高低より、むしろゲート電極１０３に印加する電圧の方が支配的となるためである。
このため、第１の電界緩和領域１１８と第２の電界緩和領域１２８との不純物濃度に大きな差がある場合を除き、さほど差がない場合は、それぞれの領域に生じる電荷蓄積層４０２の厚さもさほど差がなくなるのである。
【００７４】
［より高耐圧化したＢｕｌｋ−ＭＯＳ構造の説明：図１２、図１３］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第８の実施形態の構造を説明する。この構造は、Ｂｕｌｋ構造を有するＭＯＳ型電界効果トランジスタである。
【００７５】
図１２は、本発明のＢｕｌｋ−ＭＯＳ型電界効果トランジスタの構造を説明するために模式的に示す平面図である。同じく図１３は、その断面の様子を模式的に示す断面図である。図１２，図１３において、１１４はサイドウォール絶縁膜、１３８，１４８は低濃度領域である。なお、すでに説明した同一の構成には同一の番号を付与している。
【００７６】
本発明のＢｕｌｋ−ＭＯＳ型電界効果トランジスタの特徴は、電界緩和領域１０８とドレイン領域１０６との間に低濃度領域１３８を設けている点である。低濃度領域１３８の不純物濃度は、電界緩和領域１０８より高く、ドレイン領域１０６より低い。図１２，図１３では、サイドウォール絶縁膜１１４の下側に低濃度領域１３８を設ける構成であり、チャネル領域１０４とソース領域１０７との間にも低濃度領域１４８を設ける場合を例示している。大切なことは、ドレイン領域１０６に接する側に低濃度領域１３８を設けるということである。また、図示するような構成にする場合、低濃度領域１３８，１４８は同じ不純物濃度であってもかまわない。
【００７７】
電界緩和領域１０８と低濃度領域１３８とドレイン領域１０６とを同じＮ型半導体領域とみたとき、この部分は、漸次不純物濃度が高くなる構成となっている。ドレイン領域１０６に比べて不純物濃度が低い領域は、電界緩和領域１０８と低濃度領域１３８とであるから、これらは、すでに説明したＬＤＤ構造のＬＤＤ領域に相当する。この電界緩和領域１０８と低濃度領域１３８とによって、電界緩和領域１０８からドレイン領域１０６までの半導体領域全体で電界集中するような境目がないため、すでに説明したように、本発明のＭＯＳ型電界効果トランジスタは高耐圧化できるのである。
【００７８】
［より高耐圧化したＳＯＩ−ＭＯＳ構造の説明：図１４］
次に、本発明のＭＯＳ型電界効果トランジスタの第９の実施形態の構造を説明する。この構造は、すでに説明した第８の実施形態の構造をＳＯＩ−ＭＯＳ型電界効果トランジスタの構造としたものであって、すでに説明した同一の構成には同一の番号を付与している。
【００７９】
図１４に示すように、電界緩和領域１０８とドレイン領域１０６との間に低濃度領域１３８を設けている構成は、ＳＯＩ−ＭＯＳ型電界効果トランジスタに応用することができ、すでに説明したＳＯＩ−ＭＯＳ型電界効果トランジスタの効果を有しつつ高耐圧化することができる。
【００８０】
［動作の説明：図１５］
次に、図１２から図１４に示す本発明のＭＯＳ型電界効果トランジスタの動作を図１５を用いて説明する。動作の説明においては、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。この図１５は、埋込絶縁膜３０１より上部を示しているが、サイドウォール絶縁膜１１４など説明に必要がない部分は省略している。なお、すでに説明した同一の構成には同一の番号を付与している。
【００８１】
電界緩和領域１０８は、低濃度領域１３８を介してドレイン領域１０６と接している。この電界緩和領域１０８と低濃度領域１３８とは、すでに説明したＬＤＤ構造のＬＤＤ領域に相当する。このため、この部分の電界集中が緩和されるので、すでに説明したように、本発明のＭＯＳ型電界効果トランジスタは高耐圧化できる。
空乏層４００の幅（広がり）は、電界緩和領域１０８の不純物濃度で決めることができる。本発明のＭＯＳ型電界効果トランジスタに要求される電気特性に応じてその不純物濃度を調整することで、低濃度領域１３８を介してドレイン領域１０６まで電界集中するような部分がなく、さらに高耐圧化することができる。
【００８２】
また、本発明のＭＯＳ型電界効果トランジスタは、ゲート電極１０３は、ソース領域１０７，ドレイン領域１０６の上部、そして低濃度領域１３８，１４８の上部を覆っていないため、すでに説明したように、高耐圧化しても寄生容量Ｃｇｄ，Ｃｇｓは、大きくならない。
【００８３】
［ゲート絶縁膜の形状の説明：図１６］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第１０の実施形態の構造を説明する。この構造は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図１６に示すゲート絶縁膜３０５は、チャネル領域１０４の上部と電界緩和領域１０８の上部とでその膜厚が異なり、電界緩和領域１０８の上部の方が膜厚が厚い。なお、すでに説明した同一の構成には同一の番号を付与している。
【００８４】
図１６に示す本発明のＭＯＳ型電界効果トランジスタを実施するための第１０の実施形態の構造は、図５を用いて説明した第３の実施形態の構造にサイドウォール絶縁膜１１４と低濃度領域１３８，１４８とを加えた構造である。
このような構造とすることで、電界緩和領域１０８の上部のゲート容量が低減されて寄生容量Ｃｇｄをより小さくすることができることと、より高耐圧化とを両立できるのである。
【００８５】
［ゲート絶縁膜の構造の説明：図１７］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第１１の実施形態の構造を説明する。この構造は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図１７に示すゲート絶縁膜４０５は、第１のゲート絶縁膜６０５と第２のゲート絶縁膜６１５との２つのゲート絶縁膜で構成している。第１のゲート絶縁膜６０５は、チャネル領域１０４の上部に設け、第２のゲート絶縁膜６１５は、電界緩和領域１０８の上部に設
けている。そして、第１のゲート絶縁膜６０５と第２のゲート絶縁膜６１５とは互いにその誘電率が異なり、第１のゲート絶縁膜６０５に比べて第２のゲート絶縁膜６１５の方がその誘電率が低くしている。なお、すでに説明した同一の構成には同一の番号を付与している。
【００８６】
図１７に示す本発明のＭＯＳ型電界効果トランジスタを実施するための第１１の実施形態の構造は、図６を用いて説明した第４の実施形態の構造にサイドウォール絶縁膜１１４と低濃度領域１３８，１４８とを加えた構造である。
ゲート電極１０３と電界緩和領域１０８とをコンデンサの両端電極と見立て、その電極間に挟まれる誘電体を第２のゲート絶縁膜６１５と見立てたとき、この第２のゲート絶縁膜６１５の誘電率が低いと、そのコンデンサの静電容量も低くなる。つまり、寄生容量Ｃｇｄをより小さくすることができるのである。
このような構造とすることで、寄生容量Ｃｇｄをより小さくすることができることと、より高耐圧化とを両立できるのである。
【００８７】
［ゲート電極の構造の説明：図１８］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第１２の実施形態の構造を説明する。この構造は、ＳＯＩ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図１８に示すゲート電極７０３は、ゲート絶縁膜１０５の上部を覆いつつもその膜厚は均一ではなく、チャネル領域１０４の上部と電界緩和領域１０８の上部とでその膜厚が異なり、電界緩和領域１０８の上部の方が膜厚が薄い。なお、すでに説明した同一の構成には同一の番号を付与している。
【００８８】
図１８に示す本発明のＭＯＳ型電界効果トランジスタを実施するための第１２の実施形態の構造は、図７を用いて説明した第５の実施形態の構造にサイドウォール絶縁膜１１４と低濃度領域１３８，１４８とを加えた構造である。
このような構造とすることで、ＭＯＳ型電界効果トランジスタとしてその立ち上がり時間を速くすることや寄生容量Ｃｇｄをより小さくすることができることと、より高耐圧化とを両立できるのである。
【００８９】
［より高耐圧化したＢｕｌｋ−ＭＯＳ構造の説明：図１９］
次に、図面を用いて本発明のＭＯＳ型電界効果トランジスタを実施するための第１３の実施形態の構造を説明する。この構造は、Ｂｕｌｋ−ＭＯＳ型電界効果トランジスタの構造を例にして説明する。もちろん、ＳＯＩ−ＭＯＳ型電界効果トランジスタにも用いることができる。
図１９に示す電界緩和領域１０８は、第１の電界緩和領域１１８と第２の電界緩和領域１２８とを有している。なお、すでに説明した同一の構成には同一の番号を付与している。
【００９０】
図１９に示す本発明のＭＯＳ型電界効果トランジスタを実施するための第１３の実施形態の構造は、図８，図９を用いて説明した第６の実施形態の構造にサイドウォール絶縁膜１１４と低濃度領域１３８，１４８とを加えた構造である。
電界緩和領域１０８は、第１の電界緩和領域１１８，第２の電界緩和領域１２８を有し、ドレイン領域１０６との間にさらに低濃度領域１３８を有している。このような構成にすることで、電界緩和領域１０８からドレイン領域１０６は同じ半導体領域としてチャネル領域１０４からドレイン領域１０６に向かうにつれ漸次不純物濃度が高くなっている。
すでに説明したように、ＰＮ接合に逆方向電圧を印加して生じる空乏層は、かかる電圧が一定であれば不純物濃度によりその幅（広がり）が変わる。図１９のような構成にする
ことで、空乏層は、電界集中するような境目がなく滑らかに広がり、本発明のＭＯＳ型電界効果トランジスタはより高耐圧化できる。もちろん、高耐圧化しても寄生容量Ｃｇｄ，Ｃｇｓは、大きくならないのである。
【００９１】
図１９では、図８，図９に示す例と同様に電界緩和領域１０８は２つの領域を有する場合を例示したが、もちろんこれに限定するものではない。大切なことは、チャネル領域１０４からドレイン領域１０６に向かうにつれ、電界緩和領域１０８と低濃度領域１３８との不純物濃度が漸次高くなっていることであって、この電界緩和領域１０８を分ける領域は３つであってもかまわない。もちろん、ＭＯＳ型電界効果トランジスタのサイズが許せば、それ以上であってもかまわない。
【産業上の利用可能性】
【００９２】
本発明のＭＯＳ型電界効果トランジスタは、オン抵抗の低減効果および高耐圧化と、寄生容量の増加を抑制することとを両立することができる。このため、使用する用途を選ばないＭＯＳ型電界効果トランジスタを提供することができ、特に高耐圧であり、ある程度の動作速度を要求されるような高耐圧仕様の素子と低耐圧仕様の素子とが混載した半導体装置に好適である。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１，第２の実施形態を説明するためのＭＯＳ型電界効果トランジスタの平面図である。
【図２】本発明の第１の実施形態であるＢｕｌｋ−ＭＯＳ型電界効果トランジスタを説明する断面図である。
【図３】本発明の第２の実施形態であるＳＯＩ−ＭＯＳ型電界効果トランジスタを説明する断面図である。
【図４】本発明のＭＯＳ型電界効果トランジスタの動作を説明する断面図である。
【図５】本発明の第３の実施形態を説明するためのＳＯＩ−ＭＯＳ型電界効果トランジスタの断面図である。
【図６】本発明の第４の実施形態を説明するためのＳＯＩ−ＭＯＳ型電界効果トランジスタの断面図である。
【図７】本発明の第５の実施形態を説明するためのＳＯＩ−ＭＯＳ型電界効果トランジスタの断面図である。
【図８】本発明の第６，第７の実施形態を説明するためのＭＯＳ型電界効果トランジスタの平面図である。
【図９】本発明の第６の実施形態であるＢｕｌｋ−ＭＯＳ型電界効果トランジスタを説明する断面図である。
【図１０】本発明の第７の実施形態であるＳＯＩ−ＭＯＳ型電界効果トランジスタを説明する断面図である。
【図１１】本発明のＭＯＳ型電界効果トランジスタの動作を説明する断面図である。
【図１２】本発明の第８，第９の実施形態を説明するためのＭＯＳ型電界効果トランジスタの平面図である。
【図１３】本発明の第８の実施形態であるＢｕｌｋ−ＭＯＳ型電界効果トランジスタを説明する断面図である。
【図１４】本発明の第９の実施形態であるＳＯＩ−ＭＯＳ型電界効果トランジスタを説明する断面図である。
【図１５】本発明のＭＯＳ型電界効果トランジスタの動作を説明する断面図である。
【図１６】本発明の第１０の実施形態を説明するためのＳＯＩ−ＭＯＳ型電界効果トランジスタの断面図である。
【図１７】本発明の第１１の実施形態を説明するためのＳＯＩ−ＭＯＳ型電界効果トランジスタの断面図である。
【図１８】本発明の第１２の実施形態を説明するためのＳＯＩ−ＭＯＳ型電界効果トランジスタの断面図である。
【図１９】本発明の第１３の実施形態を説明するためのＢｕｌｋ−ＭＯＳ型電界効果トランジスタの断面図である。
【図２０】特許文献１に示した従来技術を説明する断面図である。
【符号の説明】
【００９４】
１０３，７０３  ゲート電極
１０４  チャネル領域
１０５，３０５，４０５  ゲート絶縁膜
１０６  ドレイン領域
１０７  ソース領域
１０８  電界緩和領域
１１８  第１の電界緩和領域
１２８  第２の電界緩和領域
１３８，１４８  低濃度領域
１０９  半導体基板
１１２  コンタクトホール
１１３  金属配線
１１４  サイドウォール絶縁膜
１２０  素子分離層
１２１  中間絶縁膜
３０１  埋込絶縁膜
４００  空乏層
４０１  反転層
４０２  電荷蓄積層
６０５  第１のゲート絶縁膜
６１５  第２のゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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