(57)【要約】【課題】  ゲート酸化膜を破壊するタイプのアンチヒューズは、書き込み時に破壊箇所の電気的接続が不安定になるという問題がある。チャネル領域にＮ−拡散層領域を設けると電気的接続は安定するが、工程数が増加しコスト増になるという問題がある。【解決手段】  本発明の製造方法は、溝型トランジスタのソースドレイン領域となるＮ−拡散層領域と、アンチヒューズのゲート直下のチャネル領域のＮ−拡散層領域とを同時に形成する。アンチヒューズのゲート直下にＮ−拡散層領域を形成することで、低い書き込み電圧による書き込みにおいても、ゲート電極とソースドレイン拡散層との電気接続が安定する。本発明の半導体装置の製造方法によれば、アンチヒューズ専用の工程数増、コスト増がなく、安定した書き込み特性を有するアンチヒューズ、及び半導体装置が得られる。【選択図】      図４
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【特許請求の範囲】
【請求項１】
アンチヒューズと溝型トランジスタとを備えた半導体装置の製造方法であって、溝型トランジスタ用の溝を形成する工程と、ゲート絶縁膜を成膜する工程と、ゲート電極膜を成膜する工程と、溝型トランジスタ用のソースドレイン拡散層領域とアンチヒューズ用のチャネル領域とに同時に拡散層領域を形成する拡散層形成工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記拡散層形成工程において、前記ゲート電極膜の上からイオン注入法により行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記拡散層形成工程において、リンをソースとしたリンイオン注入により、半導体基板の基板表面から浅い領域に不純物を導入することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記拡散層形成工程において、前記リンイオン注入の前に、ボロンイオン注入により、溝型トランジスタのチャネル領域にチャネルドープすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記リンイオン注入の注入深さは、前記ボロンイオン注入の注入深さよりも浅いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ボロンイオン注入により、アンチヒューズのチャネル領域の下側にボロンを導入することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ボロンイオン注入により、溝型トランジスタのソースドレイン拡散層領域の下側領域にボロンを導入することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記ボロンイオン注入と前記リンイオン注入とは、同一のレジストパターンにより、それぞれの不純物をイオン注入することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特に溝型トランジスタとアンチヒューズとを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、年毎に大規模化、大容量化が進展している。例えば代表的な半導体記憶装置であるＤＲＡＭ（ Dynamic Random Access Memory ）においては、1Ｇビットの製品が商品化されている。これらの大容量の半導体装置においては、不良メモリセルを置換し救済する冗長回路が採用されている。冗長回路は不揮発性の記憶素子により不良メモリセルのアドレスを記憶し、予備のメモリセルに切替えることで不良メモリセルを救済する。この冗長回路により不良メモリセルを置換し救済することで歩留まりを向上させ、半導体装置のコストダウンが図られている。
【０００３】
この不揮発性の記憶素子としては、ポリシリ配線や金属配線をレーザー、又は大電流により溶断するヒューズや、臨界電圧値以上の高電圧を印加させることで破壊短絡させるアンチヒューズ（Anti Fuse）がある。最近はパッケージに組立てた後の工程でも書き込み可能であること。さらに絶縁膜を破壊する電流が配線を溶断する電流に比較して小さく、その消費電力が少ないこと。等の理由により、アンチヒューズが採用されるケースが多くなっている。このようにアンチヒューズを搭載する半導体装置が一般的になっている。
【０００４】
これらのアンチヒューズの利用用途は広い。例えば、上記した冗長回路における不良アドレスの置換の他に、遅延回路のタイミング調整、内部電圧の制御、記憶装置の語（ビット、ワード）構成の変更などに利用される。このように用途が広いことからアンチヒューズへの書き込みとしては、半導体装置のパッケージ後を含めた工程でも書き込み可能で、かつ書き込み後には安定的に低抵抗になることが望まれている。
【０００５】
不揮発性記憶素子であるアンチヒューズについて、図６，７を参照して説明する。図６に示すアンチヒューズは、ゲート絶縁膜を破壊するタイプであり、通常のＭＯＳトランジスタと同様な製法により製造される。図６においてはＰ型半導体基板２０１上に、ゲート酸化膜２０２とゲート電極２０３とが形成されている。さらにＰ型半導体基板２０１にはＮ＋ソースドレイン拡散層領域２０４が形成されている。
【０００６】
このトランジスタタイプのアンチヒューズへの書き込みは、ゲート電極２０３にプラスの高電圧を印加し、Ｐ型半導体基板２０１の表面にチャネルを形成しながらゲート酸化膜２０２を破壊する。しかし、破壊個所２０５は一般にゲート電極がＮ型であることから、Ｎ型半導体となる。そのため破壊の規模が小さい場合には、破壊個所２０５とＮ＋ソースドレイン拡散層領域２０４との電気的接続が不安定になるという問題がある。従って確実に大きく破壊させ、電気的に接続させるためには高電圧を印加する必要がある。
【０００７】
電気的接続を確実にするための対策が、特許文献１（特開２００４−１１１９５７）に開示されている。図７に示すように、ゲート電極２０３の直下のＰ型半導体基板２０１表面にＮ−拡散層領域３０１を形成している。破壊個所２０５はＮ−拡散層領域３０１と安定的に電気的接続されることになる。このようにして破壊個所２０５とＮ＋ソースドレイン拡散層領域２０４との電気的接続が不安定となる問題は解決される。しかしＮ−拡散層領域３０１を形成するためには、リソグラフィ工程とチャネル注入工程が追加されることとなり、工程数の増加や、コスト増になるという新しい問題が発生する。従って、コスト増を伴わないアンチヒューズの開発が望まれている。
【０００８】
【特許文献１】特開２００４−１１１９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したようにアンチヒューズの書き込みにおいて、破壊箇所の電気的接続が不安定になるという問題がある。その解決のためにＮ−拡散層領域を形成する場合には、工程数が増加し、コスト増になるという問題がある。本発明の目的はこれらの問題に鑑み、コスト増を伴わないアンチヒューズの製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１１】
本発明の半導体装置の製造方法は、アンチヒューズと溝型トランジスタとを備えた半導体装置の製造方法であって、溝型トランジスタ用の溝を形成する工程と、ゲート絶縁膜を成膜する工程と、ゲート電極膜を成膜する工程と、溝型トランジスタ用のソースドレイン拡散層領域とアンチヒューズ用のチャネル領域とに同時に拡散層領域を形成する拡散層形成工程とを備えたことを特徴とする。
【００１２】
本発明の半導体装置の製造方法における前記拡散層形成工程は、前記ゲート電極膜の上からイオン注入法により行うことを特徴とする。
【００１３】
本発明の半導体装置の製造方法における前記拡散層形成工程は、リンをソースとしたリンイオン注入により、半導体基板の基板表面から浅い領域に不純物を導入することを特徴とする。
【００１４】
本発明の半導体装置の製造方法における前記拡散層形成工程は、前記リンイオン注入の前に、ボロンイオン注入により、溝型トランジスタのチャネル領域にチャネルドープすることを特徴とする。
【００１５】
本発明の半導体装置の製造方法における前記リンイオン注入の注入深さは、前記ボロンイオン注入の注入深さよりも浅いことを特徴とする。
【００１６】
本発明の半導体装置の製造方法においては、前記ボロンイオン注入により、アンチヒューズのチャネル領域の下側にボロンを導入することを特徴とする。
【００１７】
本発明の半導体装置の製造方法においては、前記ボロンイオン注入により、溝型トランジスタのソースドレイン拡散層領域の下側領域にボロンを導入することを特徴とする。
【００１８】
本発明の半導体装置の製造方法においては、前記ボロンイオン注入と前記リンイオン注入とは、同一のレジストパターンにより、それぞれの不純物をイオン注入することを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置の製造方法は、溝型トランジスタのソースドレイン拡散層となるＮ−拡散層領域と、アンチヒューズのゲート直下のチャネル領域のＮ−拡散層領域とを同時に形成する。アンチヒューズのゲート直下にＮ−拡散層領域を形成することで、アンチヒューズの書き込み時の破壊が小さい場合にも、ゲート電極とソースドレイン拡散層領域との電気接続を安定して導通させることができる。そのため、アンチヒューズの書き込みが比較的低い電圧で安定に行えるという効果が得られる。さらに同時に形成することで、アンチヒューズ形成のための専用工程数増、コスト増がなく、低コストで製造できる。本発明の半導体装置の製造方法によれば、工程数増、コスト増がなく、安定した書き込み特性を有するアンチヒューズ、及びそのアンチヒューズを備えた半導体装置が得られる。
【発明を実施するための最良の形態】
【００２０】
本発明の半導体装置の製造方法について、図１〜図５を参照して説明する。図１〜図５には製造方法の主要工程における半導体装置のそれぞれの断面図を示す。図の左（Ａ）には溝型ＮＭＯＳトランジスタから構成される溝型メモリセル部、中央（Ｂ）には通常のＮＭＯＳトランジスタ部、右（Ｃ）にはアンチヒューズ部の断面図を示す。ここでは主として本発明の本質に関係するトランジスタの形成について説明する。
【００２１】
まず、Ｐ型半導体基板１０１の表面に一般的な方法でたとえば深さ２５０nmの素子分離用の溝を形成し、素子分離絶縁膜１０２により充填する。次いで図１に示すように、たとえば深さ２００nmの溝型ＮＭＯＳトランジスタ用の溝１０３を形成する。次に溝型メモリセル部とアンチヒューズ部とをレジスト１０４で覆い、ＮＭＯＳトランジスタ部の基板表面に選択的に、ＮＭＯＳトランジスタの閾値電圧（Ｖｔ）調整のためにチャネルドープする。たとえば２０keV、２e１２cm−２のドーズ量でボロン注入を行い、Ｐ型チャネルドープ領域１０５を形成する（図２）。
【００２２】
次にたとえば厚さ７nmのゲート酸化膜１０６を形成する。なお、ゲート酸化膜として薄膜/厚膜の２種類を用いる場合は、アンチヒューズ部に薄膜ゲート酸化膜を、溝型ＮＭＯＳトランジスタには厚膜ゲート酸化膜を用いるのが望ましい。さらにゲート電極１０７として、たとえば厚さ１００nm、不純物濃度２e２０cm−３のリンドープポリシリ膜を成膜する（図３）。
【００２３】
ここで溝型メモリセル部及びアンチヒューズ部のチャネルドープ、及びソースドレイン拡散層領域として、リンドープポリシリ膜を通してイオン注入する。そのため溝型メモリセル部とアンチヒューズ部は開口し、ＮＭＯＳトランジスタ部を覆うようにレジスト１０８のパターンを形成する。その後ボロンをたとえば、７０keV、５e１２cm−２の条件でイオン注入する。このボロン注入により溝型メモリセル部の溝型ＮＭＯＳトランジスタの閾値電圧（Ｖｔ）制御用の第２のＰ型チャネルドープ領域１０９と、アンチヒューズ部にも同様に第２のＰ型チャネルドープ領域１０９を形成する。アンチヒューズ部での第２のＰ型チャネルドープ領域１０９はＰ型半導体基板を濃くするのみの作用である。
【００２４】
さらにリンをたとえば、８０keV、１e１３cm−２の条件で注入する。このリン注入により、溝型ＮＭＯＳトランジスタのソースドレイン拡散層領域と、アンチヒューズ部のＰ型半導体基板１０１の表面領域とに、Ｎ−拡散層領域１１０を形成する（図４）。このＮ−拡散層領域１１０により、アンチヒューズ部のＰ型半導体基板１０１の表面領域はＮ型に反転され、後述するソースドレイン拡散層領域と低抵抗で接続される。これらのイオン注入においては、ボロン注入とリン注入とは、同一のレジストパターンを使って注入する。またボロン注入はＰ型半導体基板の表面からの距離が深い領域に、リン注入はＰ型半導体基板の表面からの距離が浅い領域に注入するように注入エネルギーや、ドーズ量を設定する。
【００２５】
次いで、所望のパターンにゲート電極１０７をパターニングする。ＮＭＯＳトランジスタ部及びアンチヒューズ部のトランジスタには、一般的な手法にてＮ＋ソースドレイン拡散層領域１１１を形成する（図５）。なお、図１〜５においては、本特許の要点に関してのみ記載して、簡略化している。たとえば、ゲートパターニング前にタングステンなどを成膜して、ゲート電極の層抵抗を下げることもできる。また、サイドウォール構造を採用することや、ソースドレイン構造としてＬＤＤ構造を採用しても良い。
【００２６】
本発明の半導体装置の製造方法は、溝型ＮＭＯＳトランジスタのソースドレイン拡散層領域となるＮ−拡散層領域と、アンチヒューズのゲート直下のチャネル領域のＮ−拡散層領域とを同時に形成する。アンチヒューズのゲート直下にＮ−拡散層領域を形成することで、アンチヒューズの書き込み時の破壊が小さい場合でも、ゲート電極とソースドレイン拡散層領域との電気接続を安定して導通させることができる。そのため、アンチヒューズの書き込みが比較的低い電圧で安定に行えるという効果が得られる。さらに同時に形成することで、アンチヒューズ形成のための専用工程数増、コスト増がなく、低コストで製造できる。本発明の半導体装置の製造方法によれば、工程数増、コスト増がなく、安定した書き込み特性を有するアンチヒューズ、及びそのアンチヒューズを備えた半導体装置が得られる。
【００２７】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。例えば、本発明においてはアンチヒューズとして使用したが、容量素子としても良い。チャネル領域がＮ型であることから、ゲート電圧依存性のない安定な容量素子として機能する。
【図面の簡単な説明】
【００２８】
【図１】本発明の拡散工程における半導体装置の第１の断面図である。
【図２】本発明の拡散工程における半導体装置の第２の断面図である。
【図３】本発明の拡散工程における半導体装置の第３の断面図である。
【図４】本発明の拡散工程における半導体装置の第４の断面図である。
【図５】本発明の拡散工程における半導体装置の第５の断面図である。
【図６】従来例における半導体装置の第１の断面図である。
【図７】従来例における半導体装置の第２の断面図である。
【符号の説明】
【００２９】
１０１、２０１    Ｐ型半導体基板
１０２    素子分離絶縁膜
１０３    溝型ＮＭＯＳトランジスタ用溝
１０４、１０８    レジスト
１０５、１０９    Ｐ型チャネルドープ領域
１０６、２０２    ゲート酸化膜
１０７、２０３    ゲート電極
１１０、３０１    Ｎ―拡散層領域
１１１、２０４    Ｎ＋ソースドレイン拡散層領域
２０５    破壊箇所
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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