(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、キャパシタセル１１１が形成された第１基板１００と、トランジスタと配線を備える回路部が形成された第２基板２００と、前記キャパシタセル１１１と前記回路部とを電気的に連結する連結電極３００と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
キャパシタセルが形成された第１基板と、
トランジスタと配線を備える回路部が形成された第２基板と、
前記キャパシタセルと前記回路部とを電気的に連結する連結電極と、を含むことを特徴とする半導体素子。
【請求項２】
前記第１基板は、
半導体基板の上に形成されたキャパシタセルと、
前記キャパシタセルと連結され、前記半導体基板を貫通して形成された貫通電極と、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記連結電極は、前記貫通電極を介して前記キャパシタセルと電気的に連結されることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第２基板は、
半導体基板にトランジスタが形成されたトランジスタ層と、
前記トランジスタ層の上に形成されたメタル層と、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記キャパシタセルをなす電極と前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で形成されることを特徴とする請求項２に記載の半導体素子。
【請求項６】
キャパシタセルが形成された第１基板と、トランジスタと配線を備える回路部が形成された第２基板とを提供するステップと、
前記第２基板の上に前記第１基板を積層形成し、前記キャパシタセルと前記回路部とを電気的に連結するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記第１基板を形成するステップは、
半導体基板にキャパシタセルを形成するステップと、
前記キャパシタセルに連結され、前記半導体基板を貫通する貫通電極を形成するステップと、を含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記キャパシタセルと前記回路部は、連結電極を介して電気的に連結されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記連結電極は、前記貫通電極を介して前記キャパシタセルと電気的に連結されることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記キャパシタセルをなす電極と前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子のうち高集積半導体素子に使用されるキャパシタの構造としては、ポリシリコン‐ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ  ｔｏ  ｐｏｌｙｓｉｌｉｃｏｎ）、ポリシリコン‐シリコン（ｐｏｌｙｓｉｌｉｃｏｎ  ｔｏ  ｓｉｌｉｃｏｎ）、金属層‐シリコン（ｍｅｔａｌ  ｔｏ  ｓｉｌｉｃｏｎ）、金属層‐ポリシリコン（ｍｅｔａｌｔｏ  ｐｏｌｙｓｉｌｉｃｏｎ）及び金属層‐金属層（ｍｅｔａｌ  ｔｏ  ｍｅｔａｌ）などの様々なキャパシタ構造が使用されている。
【０００３】
前記キャパシタ構造のうち金属層‐金属層（ｍｅｔａｌ  ｔｏ  ｍｅｔａｌ）または金属層‐絶縁膜‐金属層（ＭＩＭ：ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｍｅｔａｌ）構造は、直列抵抗（ｓｅｒｉｅｓ  ｒｅｓｉｓｔａｎｃｅ）が低くて高い貯蔵容量を有するキャパシタを製造できるという長所から、現在キャパシタの構造として広く用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
実施例は、上述の問題点に鑑みてなされたもので、その目的は、製造工程を単純化し製造効率を向上させることができる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成すべく、実施例に係る半導体素子は、キャパシタセルが形成された第１基板と、トランジスタと配線を備える回路部が形成された第２基板と、前記キャパシタセルと前記回路部とを電気的に連結する連結電極と、を含む。
【０００６】
また、実施例に係る半導体素子の製造方法は、キャパシタセルが形成された第１基板と、トランジスタと配線を備える回路部が形成された第２基板とを提供するステップと、前記第２基板の上に前記第１基板を積層形成し、前記キャパシタセルと前記回路部とを電気的に連結するステップと、を含む
【発明の効果】
【０００７】
本発明に係る半導体素子及びその製造方法によれば、製造工程が単純化し、製造効率が向上する効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、添付図面に基づき実施例を詳細に説明する。
【０００９】
実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたはパタンの「上（ｏｎ／ａｂｏｖｅ／ｏｖｅｒ／ｕｐｐｅｒ）」に、または「下（ｄｏｗｎ／ｂｅｌｏｗ／ｕｎｄｅｒ／ｌｏｗｅｒ）」に形成されると記載される場合に、その意味は、各層（膜）、領域、パッド、パターンまたは構造物が直接基板、各層（膜）、領域、パッドまたはパターンに接触して形成されると解釈可能で、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物がその間に追加的に形成されるとも解釈し得る。したがって、その意味は実施例の技術的思想により判断するべきである。
【００１０】
実施例では、キャパシタセルが形成された第１基板と回路部が形成された第２基板を別々に製造し、前記第１基板と前記第２基板を積層形成することで、キャパシタが備えられた半導体素子を効率良く製造できる方案を提示しようとする。前記第１基板に形成されたキャパシタセルと前記第２基板に形成された回路部は、連結電極により電気的に連結されることができる。ここで、キャパシタセルとは、キャパシタを構成する上部電極及び下部電極が形成された領域を意味する。キャパシタセル内には、上部電極／絶縁膜／下部電極の形態で積層膜が形成されることができる。
【００１１】
図１は、実施例に係る半導体素子の製造方法によりキャパシタセルが形成された基板を示す図面であって、図２は、実施例に係る半導体素子の製造方法によりキャパシタセルが形成された基板を示す断面図である。
【００１２】
実施例に係る半導体素子の製造方法によると、図１及び図２に示すように、キャパシタセル１１１及び貫通電極１１３を含む第１基板１００を製造する。前記キャパシタセル１１１は、上部電極１１１ａ及び下部電極１１１ｂを含むことができる。前記貫通電極１１３は、前記キャパシタセル１１１をなす上部電極１１１ａ及び下部電極１１１ｂに連結され、その形成位置は必要によって様々に変形できる。
【００１３】
以下、前記第１基板１００を製造する過程を簡略に説明する。
【００１４】
まず、半導体基板１１０に下部電極１１１ｂ、絶縁膜１１５及び上部電極１１１ａを形成する。前記半導体基板１１０と前記下部電極１１１ｂとの間には別途の絶縁膜が形成されることができる。
【００１５】
そして、前記キャパシタセル１１１に連結され前記半導体基板１１０を貫通する貫通電極１１３を形成する。前記貫通電極１１３は、前記半導体基板１１０にパターニング工程、エッチング工程、メタル形成工程、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程などを順次に行うことにより形成できる。このような工程は既に公知されており、実施例の主要関心事ではないので、ここではその詳細な説明は省略する。
【００１６】
前記キャパシタセル１１１をなす上部電極１１１ａ及び下部電極１１１ｂと貫通電極１１３とは、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕなどの物質から選択された何れか一つ以上の物質で構成できる。前記キャパシタセル１１１及び貫通電極１１３は、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、蒸発（ｅｖａｐｏｒａｔｉｏｎ）、ＥＣＰ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  ｐｌａｔｉｎｇ）などの方法により蒸着されることができる。また、前記キャパシタセル１１１及び貫通電極１１３のバリア金属としては、ＴａＮ、Ｔａ、ＴｉＮ、Ｔｉ、ＴｉＳｉＮなどを用いることができ、ＣＶＤ、ＰＶＤ、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）などの方法により形成されることができる。
【００１７】
続いて、前記キャパシタセル１１１の上に、保護膜１１７を形成する。
【００１８】
図３は、実施例に係る半導体素子の製造方法により回路部が形成された基板を示す図面である。
【００１９】
実施例に係る半導体素子の製造方法によると、図３に示すように、トランジスタ層２１０、第１メタル層２２０、第２メタル層２３０及び第３メタル層２４０を含む第２基板２００を製造する。
【００２０】
前記トランジスタ層２１０と前記第１、第２、第３メタル層２２０、２３０、２４０は、信号処理のための回路部を形成することができる。ここでは、前記第１、第２、第３メタル層２２０、２３０、２４０が形成された例を図示しているが、メタル層の数は設計によって少なくなったり、または多くなり得る。
【００２１】
このように製造された前記第１基板１００と前記第２基板２００を、図４に示すように、積層形成する。図４は、実施例に係る半導体素子の製造方法によりキャパシタが形成された半導体素子を示す図面である。
【００２２】
実施例に係るキャパシタが備えられた半導体素子は、図４に示すように、第１基板１００、第２基板２００及び連結電極３００を含む。前記連結電極３００は、前記第１基板１００に形成されたキャパシタセル１１１と前記第２基板２００に形成された回路部とを連結する。前記連結電極３００は、前記第１基板１００に形成された貫通電極１１３を介して、前記キャパシタセル１１１と電気的に連結される。前記連結電極３００は、回路部を構成する前記第３メタル層２４０をなす最上部電極と連結される。
【００２３】
前記キャパシタセルをなす電極と前記貫通電極は、Ｗ、Ｃｕ、Ａｌ、Ａｇ、Ａｕのうち選択された何れか一つ以上の物質で構成されることができる。
【００２４】
このように、ＳｉＰ（Ｓｙｓｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ）を用いて、キャパシタが備えられた半導体素子を製造する場合には、次のような長所がある。
【００２５】
キャパシタセルを製造するための第１基板製造工程とトランジスタ及び金属配線形成のための第２基板製造工程が別々に行われることで、キャパシタセル製造のための第１基板製造工程にエラーが発生する場合にも、トランジスタ及び金属配線が形成された第２基板の廃棄を防止することができる。
【００２６】
また、キャパシタセルが形成された基板を別途に製造することで、キャパシタのライブラリ化が可能となる。
【００２７】
キャパシタセルの製造工程をトランジスタ及び金属配線の製造工程と分離して行えるので、キャパシタセルの製造工程から影響されない回路部を形成することができる。
【図面の簡単な説明】
【００２８】
【図１】実施例に係る半導体素子の製造方法によりキャパシタセルが形成された基板を示す図面である。
【図２】実施例に係る半導体素子の製造方法によりキャパシタセルが形成された基板を示す断面図である。
【図３】実施例に係る半導体素子の製造方法により回路部が形成された基板を示す図面である。
【図４】実施例に係る半導体素子の製造方法によりキャパシタが形成された半導体素子を示す図面である。
【符号の説明】
【００２９】
１００：第１基板
１１０：半導体基板
１１１：キャパシタセル
１１１ａ：上部電極
１１１ｂ：下部電極
１１３：貫通電極
１１５：絶縁膜
１１７：保護膜
２００：第２基板
２１０：トランジスタ層
２２０：第１メタル層
２３０：第２メタル層
２４０：第３メタル層
３００：連結電極
【図１】
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【図２】
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【図３】
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【図４】
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