(57)【要約】【課題】窒化物系化合物半導体層を用いたヘテロ接合トランジスタについて、ゲート・ドレイン間の高耐圧化、チャネル領域での高電流密度化、及びソース／ドレイン電極の低コンタクト抵抗化を同時に実現すること。【解決手段】第１の窒化物系化合物半導体層からなるチャネル層３と、チャンネル層３にヘテロ接合する第２の窒化物系化合物半導体であって、第２の窒化物系化合物半導体の構成元素の一部からなりチャネル層３よりもエネルギーバンドギャップが大きい第１化合物層４ａと、前記構成元素の一部からなり且つ第１化合物層４ａよりもエネルギーバンドギャップが小さい材料からなる第２化合物層４ｂとをチャンネル層３上に交互に複数積層してなるキャリア供給層４を備えること。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の窒化物系化合物半導体層からなるチャネル層と、
前記チャンネル層にヘテロ接合する第２の窒化物系化合物半導体であって、前記第２の窒化物系化合物半導体の構成元素の一部からなり前記チャネル層よりもエネルギーバンドギャップが大きい第１化合物層と  前記構成元素の一部からなり且つ前記第１化合物層よりもエネルギーバンドギャップが小さい材料からなる第２化合物層とを前記チャンネル層上に交互に複数積層してなるキャリア供給層と、
前記キャリア供給層にオーミック接触するソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の領域において前記キャリア供給層にショットキー接触するゲート電極と
を有することを特徴とする化合物半導体デバイス。
【請求項２】
前記キャリア供給層は、前記第１化合物層と前記第２化合物層の超格子構造であることを特徴とする請求項１に記載の化合物半導体デバイス。
【請求項３】
前記チャネル層はＧａＮ層であり、前記第１化合物層はＡｌＮ層であり、前記第２化合物層はＧａＮ層であることを特徴とする請求項１又は請求項２に記載の化合物半導体デバイス。
【請求項４】
前記第１化合物層である前記ＡｌＮ層の厚さは０．２〜４．０ｎｍの範囲にあることを特徴とする請求項３に記載の化合物半導体デバイス。
【請求項５】
前記第２化合物層である前記ＧａＮ層の厚さは０．４〜８．０ｎｍの範囲にあることを特徴とする請求項３又は請求項４に記載の化合物半導体デバイス。
【請求項６】
前記第１化合物層の一層目は、前記キャリア供給層において最下層であることを特徴とする請求項１乃至請求項５のいずれかに記載の化合物半導体デバイス。
【請求項７】
前記第２化合物層の最終層は、前記キャリア供給層において最上層であることを特徴とする請求項１乃至請求項６のいずれかに記載の化合物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体デバイスに関し、より詳しくは、窒化物系化合物半導体層を用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）又はこれを含む化合物半導体デバイスに関する。
【背景技術】
【０００２】
窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた電界効果型トランジスタ（ＦＥＴ）は、ＧａＡｓ系化合物半導体に比べてエネルギーバンドギャップが大きく、４００℃に近い高温環境下においても動作する。
【０００３】
このため、窒化物系化合物半導体、特にＧａＮを用いたＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ）、ＨＦＥＴ（(Heterojunction ＦＥＴ）等の電子デバイスの研究開発が進められている。さらに、上記材料の特性からマイクロ波帯やミリ波帯のパワーデバイスとして注目を浴びており、高効率のインバータ、コンバータの適用にも大きな期待がかけられている。
【０００４】
これらを実現するためには、小型、高信頼性、低損失のデバイスの開発が必要であり、この種の半導体装置では、ゲート・ドレイン間耐圧、チャネル層の高電流密度化、及び低コンタクト抵抗の実現が重要なポイントとなる。
【０００５】
ＧａＮ系ＨＦＥＴとしては図１０に示した構造が知られている。その構造は、例えば下記の特許文献１に記載されている。
【０００６】
図１０において、サファイア等の基板１０１上には、ＧａＮバッファ層１０２、アンドープＧａＮチャネル層１０３、アンドープＡｌＧＡＮキャリア供給層１０４が順にＭＯＣＶＤ法等により成長され、さらに、キャリア供給層１０４の表面には酸化シリコンよりなる保護膜１０５が形成されている。
【０００７】
保護膜１０５のうちソース領域、ドレイン領域にはそれぞれ開口部が形成され、キャリア供給層１０４の上には、ソース領域の開口部を通してソース電極１０６ｓが形成される一方、他方の開口部を通してドレイン電極１０６ｄが形成されている。さらに、保護膜１０５のうちソース電極１０６ｓとドレイン電極１０６ｄの間には、別の開口部が形成され、その開口部を通してゲート電極１０７がキャリア供給層１０４上に形成されている。ゲート電極１０７は、キャリア供給層１０４にショットキー接触する。
【０００８】
このＨＦＥＴにおいて、アンドープＧａＮチャネル層１０３と混晶のアンドープＡｌＧａＮキャリア供給層１０４の間には結晶歪に基づくピエゾ圧電効果によるピエゾ電界が発生し、両者のヘテロ接合界面直下に２次元電子ガスが生成される。
【０００９】
そして、アンドープＡｌＧａＮキャリア供給層１０４は電子の供給層として機能してアンドープＧａＮチャネル層１０３に電子を供給する。
【００１０】
ソース電極１０６ｓとドレイン電極１０６ｄの間に電位差を生じさせて電流を流すと、ソース電極１０６ｓから供給された電子は、アンドープＧａＮチャネル層１０３の最上部に生じている二次元電子ガスの働きで高速移動してドレイン電極１０６ｄに走行するが、この時、ゲート電極１０７を作動してその直下に空乏層を発生させることにより、素子としての各種の変調動作を実現させることができる。
【００１１】
ところで、オフ時にソース・ドレイン間の抵抗を上げ、耐圧性能を高くするためには、混晶であるＡｌＧａＮキャリア供給層１０４の抵抗を高くすることが好ましいが、従来技術による実現は難しい。
【００１２】
また、オン時の電流密度を高くするためには、ＡｌＧａＮキャリア供給層１０４のＡｌ組成比を上げてエネルギーバンドギャップを広くして二次元電子ガス層での電子密度をより高くする必要がある。しかし、Ａｌの組成を高くするに伴いＡｌＧａＮキャリア供給層１０４の結晶性が劣化し、耐圧性能が減少する傾向がある。
【００１３】
これを防ぐために、ＡｌＧａＮキャリア供給層１０４とＧａＮチャネル層１０３の間に薄いＡｌＮ層を挿入する方法が知られている。
【特許文献１】特開２００３−２５８００５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、ＡｌＮ層を挿入することにより、ＡｌＧａＮキャリア供給層１０４とＧａＮチャネル層１０３の間に障壁ができるために、ソース電極１０６ｓ、ドレイン電極１０６ｄとのコンタクト抵抗が上昇するといった問題が発生する。
【００１５】
また、ＡｌＧａＮキャリア供給層１０４の表面からは活性なＡｌ原子が表面に露出するために、不純物の影響を受けやすくて表面準位密度が高くなり、これを経路としたリーク電流が増加し、ゲート・ドレイン間耐圧低下の原因となる。
【００１６】
これに対し、安定なＧａＮ層をＡｌＧａＮキャリア供給層１０４上に形成することにより、不純物の影響を低減することも可能であるが、ＧａＮ層とＡｌＧａＮキャリア供給層１０４の間に障壁が生じるために、ソース電極１０６ｓ、ドレイン電極１０６ｄのコンタクト抵抗が上昇する問題は解決されない。
【００１７】
以上のように、従来技術による構造では、ゲート・ドレイン間の高耐圧化、チャネル領域での高電流密度化、及びソース／ドレイン電極の低コンタクト抵抗化を同時に実現することは難しい。
【００１８】
本発明の目的は、ＨＦＥＴのゲート・ドレイン間の高耐圧化、チャネル領域での高電流密度化、及びソース／ドレイン電極の低コンタクト抵抗化を同時に実現できる化合物半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１９】
上記の課題を解決するための本発明の第１の態様は、第１の窒化物系化合物半導体層からなるチャネル層と、前記チャンネル層にヘテロ接合する第２の窒化物系化合物半導体であって、前記第２の窒化物系化合物半導体の構成元素の一部からなり前記チャネル層よりもエネルギーバンドギャップが大きい第１化合物層と前記構成元素の一部からなり且つ前記第１化合物層よりもエネルギーバンドギャップが小さい材料からなる第２化合物層とを前記チャンネル層上に交互に複数積層してなるキャリア供給層と、前記キャリア供給層にオーミック接触するソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間の領域において前記キャリア供給層にショットキー接触するゲート電極とを有することを特徴とする化合物半導体デバイスである。
【００２０】
本発明の第２の態様は、前記第１の態様において、前記キャリア供給層は、前記第１化合物層と前記第２化合物層の超格子構造であることを特徴とする。
【００２１】
本発明の第３の態様は、前記第１又は第２の態様において、前記チャネル層はＧａＮ層であり、前記キャリア供給層はＡｌＧａＮ層であり、前記第１化合物層はＡｌＮ層であり、前記第２化合物層はＧａＮ層であることを特徴とする。
【００２２】
本発明の第４の態様は、前記第３の態様において、前記第１化合物層である前記ＡｌＮ層の厚さは０．２〜４．０ｎｍの範囲にあることを特徴とする。
【００２３】
本発明の第５の態様は、前記第３又は第４の態様において、前記第２化合物層である前記ＧａＮ層の厚さは０．４〜８．０ｎｍの範囲にあることを特徴とする。
【００２４】
本発明の第６の態様は、前記第１乃至第５の態様のいずれかにおいて、前記第１化合物層の一層目は、前記キャリア供給層において最下層であることを特徴とする。
【００２５】
本発明の第７の態様は、前記第１乃至第６の態様のいずれかにおいて、前記第２化合物層の最終層は、前記キャリア供給層において最上層であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、キャリア供給層（例えば、ＡｌＧａＮ層）をエネルギーバンドギャップの異なる第１化合物層（例えば、ＡｌＮ層）と第２化合物層（例えば、ＧａＮ層）を交互に形成してなる格子構造としている。これにより、キャリア供給層としては全体として第１、第２化合物層を構成する元素からなる擬似混晶窒化物系化合物半導体層として機能する。
【００２７】
同時に、ソース電極からキャリア供給層に流出する電子は、エネルギーバンドギャップが広く且つ薄い第１化合物層をトンネル効果により通過してキャリア供給層最下層のヘテロ接合界面下の二次元電子ガスに流れる一方、二次元電子ガスからドレイン電極に向けて流れる電子はトンネル効果により逆方向で第１化合物層を通過する。これにより、ソース／ドレイン電極はキャリア供給層に対して低コンタクト抵抗化する。
【００２８】
また、バンドギャップの広い第１化合物層のうち最下層をチャネル層に接するように形成すれば、二次元電子ガスから電子の第１化合物層への漏れが妨げられ二次元電子ガスの電子密度が高くなる。
【００２９】
さらに、第２化合物層としてＧａＮ層をキャリア供給層の最表面に露出させることにより、活性なＡｌが露出しないので不純物の影響を受け難くなり、表面準位密度を介したリーク電流の発生を抑制することができ、ゲート・ドレイン間の耐圧が向上する。
【発明を実施するための最良の形態】
【００３０】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１、図２は、本発明の実施形態に係る化合物半導体デバイスの製造工程を示す断面図である。
【００３１】
まず、図１（ａ）に示すように、ＭＯＣＶＤ法によりサファイア基板１上に、ＡｌＮ又はＧａＮよりなる厚さ２０ｎｍ程度のバッファ層２と、厚さ１μｍ程度のＧａＮよりなるチャンネル層３を順に形成する。
【００３２】
基板１として、サファイア基板に限られるものではなく、ＳｉＣ、Ｓｉ、ＧａＮ等の他の基板を用いてもよい。また、基板１上に成長されるＧａＮ等は、ＭＯＣＶＤ法に限られるものではなく、ハイドライド気相成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法等の他の成長法を用いてもよい。
【００３３】
続いて、図１（ｂ）に示すように、トリメチルアルミニウム（ＴＭＡ）とアンモニアを用いて第１化合物層としてＡｌＮ層４ａをチャネル層３上に所定の厚さ、好ましくは０．２〜４．０ｎｍの厚さにエピタキシャル成長する。
【００３４】
さらに、図１（ｃ）に示すように、トリメチルガリウム（ＴＭＧ）とアンモニアを用いて第２化合物層としてＧａＮ層４ｂをＡｌＮ層４ａ上に所定の厚さ、好ましくは０．４〜８．０ｎｍの厚さにエピタキシャル成長する。
【００３５】
そのようなＡｌＮ層４ａとＧａＮ層４ｂを、図１（ｄ）に示すように交互に同じ層数ずつ積層してこれらをキャリア供給層４とすると、キャリア供給層４とチャネル層３のヘテロ接合による結晶歪みに基づくピエゾ圧電効果により、チャンネル層３のうちキャリア供給層４の下には二次元電子ガス（２ＤＥＧ）が生成される。キャリア供給層４についてはさらに後述する。
【００３６】
次に、図２（ａ）に示すように、キャリア供給層４のうち最表面のＧａＮ層４ｂ上に、保護膜５としてシリコン酸化膜をＣＶＤ法により形成する。
【００３７】
さらに、図２（ｂ）に示すように、保護膜５上にフォトレジスト１０を塗布し、これを露光、現像してソース領域とドレイン領域のそれぞれに第１、第２の窓１０ｓ、１０ｄを形成する。さらに、第１、第２の窓１０ｓ、１０ｄを通して保護膜５をフッ酸溶液等によりエッチングしてソース用開口部５ｓ、ドレイン用開口部５ｄを形成する。
【００３８】
次に、窓１０ｓ、１０ｄと開口部５ｓ、５ｄを通してスパッタ等によりＴｉ、Ａｌ、Ａｕを順に積層し、その後にフォトレジスト１０を溶剤により除去すると、図２（ｃ）に示すように、Ｔｉ／Ａｌ／Ａｕからなる金属膜は第１、第２の開口部５ｓ、５ｄを通してキャリア供給層４上に残され、それらの金属膜はソース電極６ｓ及びドレイン電極６ｄとして適用される。ソース電極６ｓ及びドレイン電極６ｄは、キャリア供給層４にオーミック接触する。
【００３９】
さらに、同様な方法により、図２（ｄ）に示すように、シリコン酸化膜５に第３の開口５ｇを形成し、Ｐｔ／Ａｕからなるゲート電極７を第３の開口部５ｇを通してキャリア供給層４上に形成する。ゲート電極７は、キャリア供給層４にショットキー接触する。
【００４０】
以上の工程により窒化物系化合物半導体を用いたＨＦＥＴが形成される。
ところで、本実施形態に係るキャリア供給層４は、ＡｌＧａＮ層をＡｌＮ／ＧａＮ超格子を用いた擬似混晶で形成している。
【００４１】
この擬似混晶層は、従来のＡｌＧａＮ混晶層と同じように、ＧａＮのチャンネル層３との間に発生するピエゾ電界により２次元電子ガスが発生する。しかも、擬似混晶層である超格子層の最下層をＡｌＮ層４ａとすることにより、従来のＡｌＧａＮ層とＧａＮ層のヘテロ接合の間にＡｌＮ層を挿入する場合と同様に、二次元電子ガスから電子がキャリア供給層４側に漏れるのを抑制する効果が生じ、二次元電子ガスの電子密度が高くなる。
【００４２】
また、擬似混晶層の最上層をＧａＮ層４ｂとすることにより、Ａｌを露出させずにキャリア供給層４の最表面を安定にすることができるため、表面不純物の影響を低減することができる。これにより表面準位密度が低減して表面準位を介したリーク電流を抑制することができる。
【００４３】
さらに、キャリア供給層４として超格子構造を採用しているので、積層方向にあるＡｌＮ層４ａとＧａＮ層４ｂの間ではトンネル効果により電子が移動するために、ソース電極６ｓ、ドレイン電極６ｄのコンタクト抵抗を大幅に低減することができる。
【００４４】
ここで、擬似混晶層のＡｌ組成と膜厚を次のように定義する。
Ａｌ組成＝第１化合物層の総厚さ／第１及び第２化合物層の総厚さ
膜厚＝（第１化合物層の厚さ＋第２化合物層の厚さ）×積層数
【００４５】
ところで、キャリア供給層４とチャネル層３の接合部分の伝導帯のエネルギーバンド図は例えば図３のようになる。
【００４６】
ＡｌＮ層４ａとＧａＮ層４ｂの厚さは、厚すぎるとその間にできるエネルギー障壁によりトンネル効果による電子の通過が難しくなってコンタクト抵抗が上がってしまうのに対し、薄すぎると成長時の厚さ制御が難しく、急峻なヘテロ接合界面の形成が難しい。
【００４７】
図４、図５は、キャリア供給層４として、従来のような混晶ＡｌＧａＮ層を使用した場合と、本実施形態のような擬似混晶ＡｌＮ／ＧａＮ超格子を使用した場合のそれぞれについてＡｌ組成比を０．２３と０．３３にした場合に、各層の厚さとコンタクト抵抗、移動度、ゲート・ドレイン間耐圧（ゲート耐圧）との関係を調べた表である。
【００４８】
そして、それらの表に基づいて、ソース／ドレイン電極のコンタクト抵抗とＧａＮ層４ｂの厚さとの関係を図６に示し、また、移動度とＧａＮ層４ｂの厚さとの関係、移動度とＡｌＮ層４ａの厚さとの関係をそれぞれ図７、図８に示した。さらに、ゲート耐圧とＧａＮ層４ｂの厚さとの関係を図９に示した。
なお、図６の縦軸は対数メモリ、横軸は比例メモリを示し、図７〜図９の縦軸、横軸は比例メモリを示す。
【００４９】
図６によれば、キャリア供給層４のうちＧａＮ層４ｂの厚さを８．０ｎｍより厚くした場合に、コンタクト抵抗が上昇する傾向がある。これは、ＧａＮが８ｎｍ以上の場合に、ＡｌＮ層４ａとＧａＮ層４ｂの間のトンネル効果が低減し障壁の影響によりコンタクト抵抗が上がるものと考えられる。
【００５０】
また、図７によれば、ＧａＮ層４ｂは、０．４ｎｍ未満ではＡｌＮ層４ａの厚さによらず移動度が小さい。これは、層が薄いために、急峻なヘテロ界面が形成できず、これにより界面で生じるピエゾ電界が十分に発生せず、二次元電子ガス層が十分に形成されなことが原因であると考えられる。また、図８において、ＡｌＮ層４ａが０．２ｎｍ未満での移動度の低下も同様な理由によると考えられる。
【００５１】
ＡｌＮ層４ａが４ｎｍより大きい場合においても移動度の低下が見られる。これは、ＡｌＮ層４ａが超格子のＡｌＮ／ＧａＮ間の格子定数差を吸収できる臨界膜厚を超えたため結晶性が劣化し、これに伴いＡｌＮ層４ａとＧａＮ層４ｂの間で急峻なヘテロ界面が形成できないためであると考えられる。
【００５２】
以上により、キャリア供給層４を構成する擬似混晶層におけるＧａＮ層４ｂの厚さが０．４ｎｍ以上、８．０ｎｍ以下の範囲で、また、ＡｌＮ層４ａが０．２ｎｍ以上、４．０ｎｍ以下の範囲であれば、ＡｌＧａＮ混晶層をキャリア供給層とした従来技術に比べて良好なコンタクト抵抗、高い移動度が得られことがわかる。
【００５３】
さらに、図９によれば、擬似混晶層は、ＡｌＧａＮ混晶をキャリア供給層に使用した従来技術に比べて、ゲート・ドレイン間耐圧は向上している。これは、擬似混晶層は、従来のＡｌＧａＮ混晶層に比べて、ＧａＮ層４ｂとＡｌＮ層４ａの各層が横方向に高抵抗であると同時に、疑似混晶層の最上をＧａＮ層として表面準位を減らすことができる効果によることが非常に大きい。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴの製造工程を示す断面図（その１）である。
【図２】図２は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴの製造工程を示す断面図（その２）である。
【図３】図３は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴのヘテロ接合の伝導帯のエネルギーバンド構造図である。
【図４】図４は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴのキャリア供給層として従来のＡｌＧａＮ層を使用した場合とＡｌＮ／ＧａＮ超格子を使用した場合のそれぞれについてＡｌ組成比を０．２３にした場合に、各層の厚さとコンタクト抵抗、移動度、ゲート耐圧との関係を調べた表である。
【図５】図５は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴのキャリア供給層として従来のＡｌＧａＮ層を使用した場合とＡｌＮ／ＧａＮ超格子を使用した場合のそれぞれについてＡｌ組成比を０．３３にした場合に、各層の厚さとコンタクト抵抗、移動度、ゲート耐圧との関係を調べた表である。
【図６】図６は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴのソース／ドレイン電極のコンタクト抵抗とＧａＮ層の厚さの関係示す図である。
【図７】図７は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴの移動度とＧａＮ層の厚さの関係を示す図である。
【図８】図８は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴの移動度とＡｌＮ層の厚さの関係を示す図である。
【図９】図９は、本発明の実施形態に係る化合物半導体デバイスであるＨＦＥＴのゲート耐圧とＧａＮ層の厚さの関係を示す図である。
【図１０】図１０は、従来技術に係るＨＦＥＴを示す断面図である。
【符号の説明】
【００５５】
１：基板
２：バッファ層
３：電子走行層
４ａ：ＡｌＮ層
４ｂ：ＧａＮ層
４：キャリア供給層
５：保護膜
６ｓ：ソース電極
６ｄ：ドレイン電極
７：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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