(57)【要約】【課題】チャネル装置（ＣＨ）と周辺処理装置（ＰＣＵ）との接続試験を、価格が高い擬似入出力処理装置（ＰＩＯ）を使用せずに、実施すると共に、その試験効率を改善し、網羅率を高めることである。【解決手段】ＣＨ機能を実現するＣＨ機能実現部と、ＰＣＵ機能を実現するＰＣＵ機能実現部とを具備し、（イ）非試験モード時には前記ＣＨ機能実現部が動作し、（ロ）試験モードへの切り替え指令を受けると、前記ＣＨ機能実現部に代えて、前記ＰＣＵ機能実現部が動作する試験装置である。【選択図】図５
2008090776.tif 000002
【特許請求の範囲】
【請求項１】
ＣＨ機能を実現するＣＨ機能実現部と、
ＰＣＵ機能を実現するＰＣＵ機能実現部とを具備し、
（イ）非試験モード時には前記ＣＨ機能実現部が動作し、
（ロ）試験モードへの切り替え指令を受けると、前記ＣＨ機能実現部に代えて、前記ＰＣＵ機能実現部が動作する
試験装置。
【請求項２】
入出力処理装置とのインタフェースと、
周辺処理装置とのインタフェースとを具備し、
前記ＣＨ機能実現部は、前記入出力処理装置とのインタフェースと、前記周辺処理装置とのインタフェースとを用いて、ＣＨ機能を実現し、
前記ＰＣＵ機能実現部は、前記周辺処理装置とのインタフェースを、チャネル装置とのインタフェースとして用いて、ＰＣＵ機能を実現する
請求項１記載の試験装置。
【請求項３】
ＣＨ機能コンフィグレーション・データを保持するＣＨ機能コンフィグレーション・データ格納部と、
ＰＣＵ機能コンフィグレーション・データを保持するＰＣＵ機能コンフィグレーション・データ格納部と、
前記ＣＨ機能コンフィグレーション・データがロードされるとＣＨ機能を実現し、前記ＰＣＵ機能コンフィグレーション・データがロードされるとＰＣＵ機能を実現するＣＨ機能またはＰＣＵ機能実現部とを具備し、
（イ）非試験モード時において、前記ＣＨ機能またはＰＣＵ機能実現部に対して、前記ＣＨ機能コンフィグレーション・データをロードし、
（ロ）試験モードへの切り替え指令を受けると、前記ＣＨ機能またはＰＣＵ機能実現部に対して、前記ＰＣＵ機能コンフィグレーション・データをロードする
試験装置。
【請求項４】
ＣＨ機能コンフィグレーション・データを保持するＣＨ機能コンフィグレーション・データ格納部と、
ＰＣＵ機能コンフィグレーション・データを保持するＰＣＵ機能コンフィグレーション・データ格納部と、
前記ＣＨ機能コンフィグレーション・データがロードされるとＣＨ機能を実現し、前記ＰＣＵ機能コンフィグレーション・データがロードされるとＰＣＵ機能を実現するＣＨ機能またはＰＣＵ機能実現部と、
前記ＣＨ機能コンフィグレーション・データのロード又は前記ＰＣＵ機能コンフィグレーション・データのロードを制御するコンフィグレーション制御部と、
試験モードへの切り替え指令を検知すると、試験モードへの切り替えを指示する試験制御部とを具備し、
前記コンフィグレーション制御部は、
（イ）前記試験制御部によって、試験モードへの切り替えを指示されていないときに、前記ＣＨ機能コンフィグレーション・データを前記ＣＨ機能またはＰＣＵ機能実現部にロードし、
（ロ）前記試験制御部によって、試験モードへの切り替えを指示されているときに、前記ＰＣＵ機能コンフィグレーション・データを前記ＣＨ機能またはＰＣＵ機能実現部にロードする
試験装置。
【請求項５】
入出力処理装置とのインタフェースと、
周辺処理装置とのインタフェースとを具備し、
前記ＣＨ機能またはＰＣＵ機能実現部は、ＣＨ機能を実現するときには、前記入出力処理装置とのインタフェースと、前記周辺処理装置とのインタフェースとを用いると共に、ＰＣＵ機能を実現するときには、前記周辺処理装置とのインタフェースを、チャネル装置とのインタフェースとして用いる
請求項３又は４記載の試験装置。
【請求項６】
入出力処理装置に接続され、ＣＨ機能を実現するチャネル装置を認識するステップと、
入出力処理装置に接続され、ＣＨ機能を実現する請求項１〜５いずれか１項に記載の試験装置を認識するステップと、
前記試験装置に対して、試験モードへの切り替え指令を発行するステップと、
前記チャネル装置に接続され、ＰＣＵ機能を実現する前記試験装置を認識するステップと、
ＰＣＵ機能を実現する前記試験装置と、ＣＨ機能を実現する前記チャネル装置との間でデータ転送を行うステップと
を有する試験方法。
【請求項７】
入出力処理装置に接続され、ＣＨ機能を実現する請求項１〜５いずれか１項に記載の試験装置に対して、試験モードへの切り替え指令を発行する手順と、
チャネル装置と、当該チャネル装置に接続され、ＰＣＵ機能を実現する前記試験装置とに対して、データ転送の転送モードを設定する手順と、
所定の転送モードが設定された、前記チャネル装置と前記試験装置との間で、データ転送を行う手順と
をコンピュータに実行させるための試験プログラム。
【請求項８】
ＣＨ機能を実現するためのＣＨ機能コンフィグレーション・データがロードされるとＣＨ機能を実現し、ＰＣＵ機能を実現するためのＰＣＵ機能コンフィグレーション・データがロードされるとＰＣＵ機能を実現するＣＨ機能またはＰＣＵ機能実現部
を有するＦＰＧＡ。
【請求項９】
試験モードへの切り替え指令を検知すると、前記ＣＨ機能またはＰＣＵ機能実現部にＰＣＵ機能コンフィグレーション・データがロードされるように、試験モードへの切り替えを指示する試験制御部を設けた
請求項８記載のＦＰＧＡ。
【請求項１０】
ＣＨ機能を実現するためのＣＨ機能コンフィグレーション・データのロードと、ＰＣＵ機能を実現するためのＰＣＵ機能コンフィグレーション・データのロードとを制御し、試験モードへの切り替えを指示されていないときに、前記ＣＨ機能コンフィグレーション・データをロードし、試験モードへの切り替えを指示されているときに、前記ＰＣＵ機能コンフィグレーション・データをロードするコンフィグレーション制御部
を有するＣＰＬＤ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、試験方法、試験プログラム、ＦＰＧＡ（Field Programmable Gate Arrays）、及びＣＰＬＤ（Complex Programmable Logic Device）に関する。
【背景技術】
【０００２】
コンピュータシステムにおいて、入出力処理装置（ＩＯＰ）と周辺処理装置（ＰＣＵ）との間のインタフェースは、様々な周辺処理装置（ＰＣＵ）を接続するため、チャネル（ＣＨ）接続方式を採用している。図１に、コンピュータシステムの構成例を示す。図１において、バス１０には、演算を行うＣＰＵ１１と、データを記憶する主記憶１２と、低速な入出力デバイスによるデータの入出力を処理する入出力処理装置（ＩＯＰ）１３とが接続されている。さらに、入出力処理装置（ＩＯＰ）１３には、汎用入出力制御を行うチャネル装置（ＣＨ）１４が多数接続され、それぞれのチャネル装置（ＣＨ）１４には、コンソール、キーボード、ＭＴ装置といった周辺処理装置１５が接続されている。入出力処理装置（ＩＯＰ）１３とチャネル装置（ＣＨ）１４との間のデータ転送は、汎用化された一つの転送モードで行われるが、チャネル装置（ＣＨ）１４と周辺処理装置（ＰＣＵ）１５との間のデータ転送では、周辺処理装置（ＰＣＵ）の転送速度・転送プロトコルにより数種類の転送モードがある。
【０００３】
チャネル装置（ＣＨ）１４と周辺処理装置（ＰＣＵ）１５との間の数種類の転送モードについては、システム出荷前に検査・試験を行う必要がある。しかし、実際に全ての周辺処理装置（ＰＣＵ）を準備し、その周辺処理装置（ＰＣＵ）がサポートしている全部の転送モードについて試験を実施することは現実的に不可能である。従って、現状では、試験専用の擬似入出力処理装置（ＰＩＯ）をチャネル装置（ＣＨ）に接続し、ユーザ出荷構成の転送モードのみを試験している。他の転送モードを試験するには、チャネル装置（ＣＨ）と擬似入出力処理装置（ＰＩＯ）の転送モードをスイッチで、手動切り替えする必要がある。この試験方式では、試験専用の擬似入出力処理装置（ＰＩＯ）が必要であり、費用が高く、試験効率や網羅率について改善する必要がある。
【０００４】
従来の技術を図２を用いて詳述する。図２は従来のコンピュータの入出力処理装置（ＩＯＰ）と周辺処理装置（ＰＣＵ）との間の接続試験を説明した図である。図２に示すように、チャネル装置（ＣＨ）２１の先に実際にコンピュータシステムと一緒に出荷される周辺処理装置（ＰＣＵ）２２を接続する。そして、出荷時のシステム構成で、各転送モードの試験を実施する。また、周辺処理装置（ＰＣＵ）２２を準備出来ないチャネル装置（ＣＨ）２３は、試験専用の擬似入出力処理装置（ＰＩＯ）２４を接続して、代表的な１つの転送モードで試験を実施する。他の転送モードを試験するにはチャネル装置（ＣＨ）２３と擬似入出力処理装置（ＰＩＯ）２４の転送モードを手動で切り替える必要がある。この試験方式では、試験専用の装置すなわち擬似入出力処理装置（ＰＩＯ）が必要であり、費用が高い。また、転送モードをスイッチで手動切り替えする必要があり、試験効率や網羅率について改善が必要である。
【０００５】
チャネル装置の試験等に関連する従来技術としては、特開２００２−３１４５７９号公報（特許文献１参照）、特開２００５−３０１３７０号公報（特許文献２参照）、特開平４−２６８６５７号公報（特許文献３参照）、特開平７−１６８６１０号公報（特許文献４参照）、特開平９−２５９０６８号公報（特許文献５参照）、特開平７−３１９５１２号公報（特許文献６参照）に記載された発明が知られる。
【０００６】
特許文献１に記載された発明は、プロセッサを有する共通部と、拡張機能に応じて設けられる拡張部とを有する通信装置である。前記共通部は、前記拡張部と前記プロセッサ間で送受信されるデータをそれぞれの処理形態に応じたフォーマットに変換するＦＰＧＡから成る拡張−ＮＰインターフェース部を備える。前記拡張部は、前記ＦＰＧＡを所定の論理回路として動作させるためのコンフィグレーションデータが格納されたコンフィグレーション用メモリを備える。
【０００７】
特許文献２に記載された論理回路検証・テストシステムの発明は、検証／テスト対象回路の検証／テストを行う検証／テスト用ハードウェアと、前記検証／テスト用ハードウェアに対して前記検証／テスト対象回路の検証／テストに必要な情報を提供する制御用ソフトウェアを装備する外部コンピュータとを備える。検証／テスト用ハードウェアは、制御用プログラマブルデバイスと、前記制御用プログラマブルデバイスに検証／テストを実施する回路を構成させるためのデータが格納されるコンフィギュレーションメモリと、前記検証／テスト対象回路を交換可能に搭載する検証／テスト対象回路搭載手段と、前記検証／テスト対象回路の検証／テストに使用するテーブル形式の検証／テスト用パターンを格納するパターン格納メモリと、前記検証／テスト対象回路の検証／テスト結果を格納する結果格納メモリと、前記外部コンピュータからの指示を受けて、前記制御用プログラマブルデバイスによる前記検証／テスト対象回路の検証／テスト、および、前記制御用プログラマブルデバイスと前記検証／テスト対象回路との相互間接続テストをそれぞれ制御する制御手段とを備える。前記制御手段の制御下に動作する前記制御用プログラマブルデバイスは、前記外部コンピュータが送信する前記検証／テスト用パターンと制御情報とを前記制御手段を介して受け取り、前記検証／テスト用パターンを前記パターン格納メモリに保存し、前記制御情報に従って前記パターン格納メモリから前記検証／テスト用パターンを読み出し、前記検証／テスト対象回路に対する信号印加、タイミング制御、出力捕捉／比較を行い、検証／テスト結果として必要十分な情報を抽出して前記結果格納メモリに保存し、その保存した検証／テスト結果を前記制御手段を介して前記外部コンピュータに送信するように回路が構成されている。
【０００８】
特許文献３に記載された入出力チャネル試験・診断方式の発明においては、中央処理装置と外部入出力装置を接続する入出力処理装置に、中央処理装置よりの入出力命令タイプを判断する手段と、チャネルナンバーを識別し、該チャネルに対応する入出力動作での主記憶装置間のデータ転送を行う手段と、チャネル間を物理的に接続する手段とを設ける。
【０００９】
特許文献４に記載されたメモリプログラミング可能な制御装置の発明は、プロセス制御要素、たとえばセンサまたは操作端を接続するための複数の入力端（８）および出力端（９）を有する、特に包装およびラベリング機械に対するメモリプログラミング可能な制御装置において、少なくとも１つの出力端（ＡＯ）をその対応する入力端（ＥＯ）と接続する内部接続を有する少なくとも１つの論理モジュール（１０）を含む。
【００１０】
特許文献５に記載された発明は、コンピュータと拡張入出力ボードとの間の拡張入出力インターフェイスの発明である。該拡張入出力インターフェイスは、該ボードをコンピュータに接続するためのインターフェイス回路情報を格納する記憶手段と、該ボードに接続される周辺装置を制御する回路とを前記拡張入出力ボードに備える。且つ、前記記憶手段に格納された情報を読み出して送信する回路情報入力手段と、該回路情報入力手段から送信された情報に応じて内部の論理回路を構成するプログラマブルロジックデバイスとを前記コンピュータに備える。
【００１１】
特許文献６に記載されたプログラマブル・ロジック・コントローラの発明は、編集不可能なシステムプログラムと編集可能なユーザプログラムとを格納する記憶手段と、ユーザプログラムで使用するアドレスにユーザプログラムで使用するデータが格納されるメモリに対してシステムプログラムで定義されたアドレスを割り付けるアドレス記憶手段とを備える。システムプログラムとユーザプログラムを実行し、システムプログラムとユーザプログラムとの間の信号の授受を上記アドレス記憶手段を介して行う。
【００１２】
【特許文献１】特開２００２−３１４５７９号公報
【特許文献２】特開２００５−３０１３７０号公報
【特許文献３】特開平４−２６８６５７号公報
【特許文献４】特開平７−１６８６１０号公報
【特許文献５】特開平９−２５９０６８号公報
【特許文献６】特開平７−３１９５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、チャネル装置（ＣＨ）と周辺処理装置（ＰＣＵ）との接続試験について、価格が高い擬似入出力処理装置（ＰＩＯ）を使用せずに実施すると共に、その試験効率を改善し、網羅率を高めることである。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明による試験装置は、ＣＨ機能を実現するＣＨ機能実現部と、ＰＣＵ機能を実現するＰＣＵ機能実現部とを具備する。（イ）非試験モード時には前記ＣＨ機能実現部が動作し、（ロ）試験モードへの切り替え指令を受けると、前記ＣＨ機能実現部に代えて、前記ＰＣＵ機能実現部が動作する。
【００１６】
本発明による試験装置は、入出力処理装置とのインタフェース（６０）と、周辺処理装置とのインタフェース（５９）とを具備することができる。前記ＣＨ機能実現部は、前記入出力処理装置とのインタフェース（６０）と、前記周辺処理装置とのインタフェース（５９）とを用いて、ＣＨ機能を実現する。前記ＰＣＵ機能実現部は、前記周辺処理装置とのインタフェース（５９）を、チャネル装置とのインタフェースとして用いて、ＰＣＵ機能を実現する。
【００１７】
本発明による試験装置においては、ＣＨ機能コンフィグレーション・データ格納部（５４）は、ＣＨ機能コンフィグレーション・データを保持する。ＰＣＵ機能コンフィグレーション・データ格納部（５５）は、ＰＣＵ機能コンフィグレーション・データを保持する。ＣＨ機能またはＰＣＵ機能実現部（５６）は、前記ＣＨ機能コンフィグレーション・データがロードされるとＣＨ機能を実現し、前記ＰＣＵ機能コンフィグレーション・データがロードされるとＰＣＵ機能を実現する。また、（イ）非試験モード時において、前記ＣＨ機能またはＰＣＵ機能実現部（５６）に対して、前記ＣＨ機能コンフィグレーション・データをロードし、（ロ）試験モードへの切り替え指令を受けると、前記ＣＨ機能またはＰＣＵ機能実現部（５６）に対して、前記ＰＣＵ機能コンフィグレーション・データをロードする。
【００１８】
本発明による試験装置においては、ＣＨ機能コンフィグレーション・データ格納部（５４）は、ＣＨ機能コンフィグレーション・データを保持する。ＰＣＵ機能コンフィグレーション・データ格納部（５５）は、ＰＣＵ機能コンフィグレーション・データを保持する。ＣＨ機能またはＰＣＵ機能実現部（５６）は、前記ＣＨ機能コンフィグレーション・データがロードされるとＣＨ機能を実現し、前記ＰＣＵ機能コンフィグレーション・データがロードされるとＰＣＵ機能を実現する。コンフィグレーション制御部（５８）は、前記ＣＨ機能コンフィグレーション・データのロード又は前記ＰＣＵ機能コンフィグレーション・データのロードを制御する。試験制御部（５７）は、試験モードへの切り替え指令を検知すると、試験モードへの切り替えを指示する。また、前記コンフィグレーション制御部（５８）は、（イ）前記試験制御部（５７）によって、試験モードへの切り替えを指示されていないときに、前記ＣＨ機能コンフィグレーション・データを前記ＣＨ機能またはＰＣＵ機能実現部（５６）にロードし、（ロ）前記試験制御部（５７）によって、試験モードへの切り替えを指示されているときに、前記ＰＣＵ機能コンフィグレーション・データを前記ＣＨ機能またはＰＣＵ機能実現部（５６）にロードする。
【００１９】
本発明による試験装置は、入出力処理装置とのインタフェース（６０）と、周辺処理装置とのインタフェース（５９）とを具備することができる。また、前記ＣＨ機能またはＰＣＵ機能実現部（５６）は、ＣＨ機能を実現するときには、前記入出力処理装置とのインタフェース（６０）と、前記周辺処理装置とのインタフェース（５９）とを用いると共に、ＰＣＵ機能を実現するときには、前記周辺処理装置とのインタフェース（５９）を、チャネル装置とのインタフェースとして用いる。
【００２０】
本発明による試験方法においては、入出力処理装置に接続され、ＣＨ機能を実現するチャネル装置を認識するステップと、入出力処理装置に接続され、ＣＨ機能を実現する請求項１〜５いずれか１項に記載の試験装置を認識するステップと、前記試験装置に対して、試験モードへの切り替え指令を発行するステップと、前記チャネル装置に接続され、ＰＣＵ機能を実現する前記試験装置を認識するステップと、ＰＣＵ機能を実現する前記試験装置と、ＣＨ機能を実現する前記チャネル装置との間でデータ転送を行うステップとを有する。
【００２１】
本発明による試験プログラムにおいては、入出力処理装置に接続され、ＣＨ機能を実現する請求項１〜５いずれか１項に記載の試験装置に対して、試験モードへの切り替え指令を発行する手順と、チャネル装置と、当該チャネル装置に接続され、ＰＣＵ機能を実現する前記試験装置とに対して、データ転送の転送モードを設定する手順と、所定の転送モードが設定された、前記チャネル装置と前記試験装置との間で、データ転送を行う手順とをコンピュータに実行させる。
【００２２】
本発明によるＦＰＧＡ（５２）は、ＣＨ機能を実現するためのＣＨ機能コンフィグレーション・データがロードされるとＣＨ機能を実現し、ＰＣＵ機能を実現するためのＰＣＵ機能コンフィグレーション・データがロードされるとＰＣＵ機能を実現するＣＨ機能またはＰＣＵ機能実現部（５６）を有する。
【００２３】
本発明によるＦＰＧＡ（５２）には、試験モードへの切り替え指令を検知すると、前記ＣＨ機能またはＰＣＵ機能実現部（５６）にＰＣＵ機能コンフィグレーション・データがロードされるように、試験モードへの切り替えを指示する試験制御部（５７）を設けることができる。
【００２４】
本発明によるＣＰＬＤ（５３）は、ＣＨ機能を実現するためのＣＨ機能コンフィグレーション・データのロードと、ＰＣＵ機能を実現するためのＰＣＵ機能コンフィグレーション・データのロードとを制御し、試験モードへの切り替えを指示されていないときに、前記ＣＨ機能コンフィグレーション・データをロードし、試験モードへの切り替えを指示されているときに、前記ＰＣＵ機能コンフィグレーション・データをロードするコンフィグレーション制御部（５８）を有する。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、試験専用の擬似入出力処理装置（ＰＩＯ）が不要になり、試験コストを削減することができる。また、試験プログラムによって、各転送モードの試験を自動的に実行することが可能になるので、試験の効率化、網羅率の向上が図られる。
【発明を実施するための最良の形態】
【００２６】
本発明は、コンピュータシステムにおいて、入出力処理装置（ＩＯＰ）と周辺処理装置（ＰＣＵ）との間の接続試験を安価でより効率的、網羅的に実施することを特徴としている。図３は、本発明による、コンピュータの入出力処理装置（ＩＯＰ）と周辺処理装置（ＰＣＵ）間の接続試験方法を説明したものである。図３において、チャネルカード（ＰＳＩＡ（Programmable Serial Interface Adaptor）カード）３１，３２は、チャネル装置の一つであり、さまざまな周辺処理装置（ＰＣＵ）による転送モードの差を吸収して、入出力処理装置（ＩＯＰ）の負荷を軽減する。このチャネルカードは、周辺処理装置に接続されるＣＨインタフェースと、入出力処理装置に接続される外部インタフェースとを具備している。
【００２７】
図示するように、第一のチャネルカード３１における外部インタフェースの口と、第二のチャネルカード３２における外部インタフェースの口とを、入出力処理装置３０の口に差し込んで、チャネルカード３１，３２を入出力処理装置３０に接続する。続いて、ケーブル３３で、第一のチャネルカード３１におけるＣＨインタフェースと、第二のチャネルカード３２におけるＣＨインタフェースとを接続する。この状態で、コンピュータシステムの電源を投入し、試験プログラムを実行する。
【００２８】
図示するチャネルカード３１，３２は、ＣＨ機能実現部とＰＣＵ機能実現部とを具備している。ＣＨ機能実現部は、当該チャネルカード３１，３２をチャネル装置として動作させるＣＨ機能を実現するものである。一方、ＰＣＵ機能実現部は、チャネルカード３１，３２を周辺処理装置として動作させるＰＣＵ機能を実現するものである。よって、チャネルカード３１，３２は、チャネル装置としても動作でき、周辺処理装置としても動作することができる。当例では、コンピュータシステムを立ち上げたときには、まず、ＣＨ機能実現部が動作し、チャネルカード３１，３２はチャネル装置として動作するようになっている。その後、試験プログラムからのコマンドによって、チャネルカード３１，３２が試験モードへの切り替え指令を受けると、ＣＨ機能実現部に代わって、ＰＣＵ機能実現部が動作し、チャネルカード３１，３２は周辺処理装置として動作する。
【００２９】
チャネルカード３１，３２は、周辺処理装置を接続するＣＨインタフェースを具備している。チャネルカード３１，３２がチャネル装置として動作する場合、チャネルカード３１，３２は、ＣＨインタフェースを用いて、周辺処理装置を接続することができる。一方、チャネルカード３１，３２が周辺処理装置として動作する場合、チャネルカード３１，３２は、ＣＨインタフェースを、チャネル装置とのインタフェースとして用いることができるので、チャネル装置に繋がる。
【００３０】
図中、試験プログラムは、第一のチャネルカード３１に対しては、試験モードへの切り替え指令を行っていない。よって、第一のチャネルカード３１はチャネル装置として動作している。一方、第二のチャネルカード３２に対しては、試験モードへの切り替え指令を行っている。よって、第二のチャネルカード３２は周辺処理装置として動作している。図示するように、チャネル装置として動作している第一のチャネルカード３１と、周辺処理装置として動作している第二のチャネルカード３２とは、それぞれのＣＨインタフェースを介して、ケーブル３３で接続されている。従って、入力データは、第二のチャネルカード３２−＞ケーブル３３−＞第一のチャネルカード３１−＞入出力処理装置３０と流れ、出力データは、入出力処理装置３０−＞第一のチャネルカード３１−＞ケーブル３３−＞第二のチャネルカード３２と流れる。
【００３１】
ここで、試験プログラムは、第一のチャネルカード３１に、データ転送の転送モードを設定し、第二のチャネルカード３２に対しても、同一の転送モードを設定する。これにより、第一のチャネルカード３１と第二のチャネルカード３２との間でデータ転送を行うことができるようになる。試験プログラムは、データ転送を実際に実行し、正常終了するか否かを確認する。正常終了すれば、第一のチャネルカード３１における当該転送モードの試験が終了する。さらに、試験プログラムは、他の転送モードでもデータ転送を行い、第一のチャネルカード３１を試験する。
【００３２】
第一のチャネルカード３１を試験した後、図４に示すように、ケーブル３３を接続したまま、第二のチャネルカード３２を試験する。試験プログラムは、第一のチャネルカード３１に対して、試験モードへの切り替え指令を発行する。一方、第二のチャネルカード３２に対しては、試験モードからの復帰指令を発行する。復帰指令により、第二のチャネルカード３２はチャネル装置として動作する。続いて、転送モードを設定し、第一のチャネルカード３１と第二のチャネルカード３２との間でデータ転送を行い、同様に試験する。
【００３３】
入出力デバイスは低速なので、入出力処理装置３０は、一度に複数のチャネル装置に対して入出力データを流すことができる。従って、試験プログラムは、チャネルカードを一つずつ試験するのではなく、複数のチャネルカードを同時に試験することもできる。例えば、第一のチャネルカード３１と第三のチャネルカード３４とを同時に試験し、その後、第二のチャネルカード３１と第四のチャネルカード３４とを同時に試験することができる。
【００３４】
図５に、チャネルカードの構成例を示す。図示するチャネルカード（ＰＳＩＡ（Programmable Serial Interface Adaptor）カード）５０は、データを保持するＰＲＯＭ（Programmable Read Only Memory）５１と、入出力制御を行うＦＰＧＡ（Field Programmable Gate Arrays）５２と、ＰＲＯＭ５１とＦＰＧＡ５２とを制御するＣＰＬＤ（Complex Programmable Logic Device）５３と、周辺処理装置に接続するＣＨインタフェース５９と、入出力処理装置に接続する外部インタフェース６０とを具備している。また、ＰＲＯＭ５１は、ＣＨ機能コンフィグレーション・データを格納するＣＨ機能コンフィグレーション・データ格納部５４と、ＰＣＵ機能コンフィグレーション・データを格納するＰＣＵ機能コンフィグレーション・データ格納部とを有している。ＦＰＧＡ５２は、ＣＨ機能又はＰＣＵ機能を実現するＣＨ機能またはＰＣＵ機能実現部５６と、試験モードへの切り替え指令を検知すると、試験モードへの切り替えを指示する試験制御部５７とを有している。ＣＰＬＤ５３は、ＣＨ機能コンフィグレーション・データのロード又はＰＣＵ機能コンフィグレーション・データのロードを制御するコンフィグレーション制御部を有している。
【００３５】
通常時、ＦＰＧＡ５２は、ＰＲＯＭ５１のＣＨ機能コンフィグレーション・データ格納部５４に格納されたＣＨ機能コンフィグレーション・データによりコンフィグレーションされる。よって、ＣＨ機能またはＰＣＵ機能実現部５６は、ＣＨ機能で動作する状態にある。このコンフィグレーション・データのロード動作は、通常の電源投入の過程で、ＣＰＬＤ５３のコンフィグレーション制御部５８により制御され、行われる。その後、外部インタフェース６０から試験制御部５７へ試験モードをセットするコマンドが発行されると、これを契機に、ＰＣＵ機能コンフィグレーション・データ格納部５５に格納されたＰＣＵ機能コンフィグレーション・データによって、ＦＰＧＡ５２は、再コンフィグレーションされる。よって、ＣＨ機能またはＰＣＵ機能実現部５６は、ＰＣＵ機能６で動作する状態になる。この状態で、チャネルカード５０のＣＨインタフェース５９を、ケーブルでチャネル装置に接続し、試験プログラムにより接続試験を実行する。試験プログラムから転送モードの設定を行い、各転送モードでの試験を実行する。このように、チャネルカード５０に、ＣＨ機能とＰＣＵ機能とを切り替えて実装する新しい機能を追加することにより、チャネルカード５０のみでチャネル装置と周辺処理装置間の接続試験が実現可能になる。
【００３６】
図５に示すチャネルカード５０では、ＦＰＧＡ５２でＣＨ機能とＰＣＵ機能とを実現し、ＰＲＯＭ５１にＣＨ機能コンフィグレーション・データとＰＣＵ機能コンフィグレーション・データを格納する。ＣＰＬＤ５３に設けたコンフィグレーション制御部５８により、任意のコンフィグレーション・データをＦＰＧＡ５２にロードすることが出来るようにする。次に、ＦＰＧＡ５２に設けた試験制御部５７により、外部インタフェース６０からの試験モードセットを契機に、ＣＰＬＤ５３のコンフィグレーション制御部５８に対して、ＦＰＧＡ５２の再コンフィグレーションを指示することが出来るようにする。
【００３７】
次に、本発明による試験方法の動作例を、図６に示すフローチャートを使用して説明する。本発明による接続試験方式を適用した図５のチャネルカード５０について、電源投入から一連の流れを説明する。まず、システムの電源を投入する（ステップＳａ−１）。チャネルカード５０では、電源投入を契機に、ＣＰＬＤ５３のコンフィグレーション制御部５８が、ＰＲＯＭ５１のＣＨ機能コンフィグレーション・データをＦＰＧＡ５２にロードする。これにより、ＣＨ機能としてＦＰＧＡ５２がコンフィグレーションされ、チャネル装置としての動作を開始する（ステップＳａ−２）。
【００３８】
チャネルカードは、チャネル装置として通常動作を行う（ステップＳａ−３）。ところで、ＦＰＧＡ５２の試験制御部５７には、ソフトウェアからセット可能な試験モードレジスタを設けてある。そこに、試験モードがセットされたかどうか、試験制御部５７は、通常動作中に確認している（ステップＳａ−４）。試験モードが設定された場合、試験制御部５７は、ＣＰＬＤ５３のコンフィグレーション制御部５８に、ＰＣＵ機能コンフィグレーション・データでＦＰＧＡ５２を再コンフィグレーションするように指示する。同時に、ＦＰＧＡ５２が保持している作業データを、ＣＰＬＤ５３のメモリに退避する（ステップＳａ−５）。一方、試験モードがセットされていなければ通常動作を継続する（ステップＳａ−３）。なお、通常動作中のシステムの電源切断は、このタイミングで実施される（ステップＳａ−８）。
【００３９】
ＰＣＵ機能コンフィグレーション・データがロードされ、ＦＰＧＡ５２がＰＣＵ機能として動作を開始する。試験プログラムが設定した転送モードのデータを、ＣＰＬＤ５３のメモリから、ＦＰＧＡ５２のメモリへ復帰する（ステップＳａ−５）。そして、当該転送モードによって適切な試験を実施する。ある転送モードによる試験が終了すると、未試験の転送モードが無いかを確認する。試験プログラムによって、他の転送モードが設定されれば、適切な転送モードに切り替えて、試験を実施する（ステップＳａ−６，７）。一方、転送モードが設定されていなければ試験終了と判定し、試験ループを抜けて電源切断可能な状態になる（ステップＳａ−９）。
【００４０】
システム上にチャネルカード５０が複数ある場合には、半数をＣＨ機能を実現するチャネルカード群とし、残りの半数をＰＣＵ機能を実現するチャネルカード群として動作させることにより、半数のＰＳＩＡカードを同時並行で試験することもできる。
【００４１】
チャネルカード５０上のＰＲＯＭ５１には、ＣＨ機能とＰＣＵ機能とを合わせ持ったコンフィグレーション・データを持たせることもできる。ＣＰＬＤ５３は、ＦＰＧＡ５２を、最初から両方の機能を持った状態でコンフィグレーションする。電源投入時にはＦＰＧＡ５２のＣＨ機能を動作させる。その後、試験モードのセットを契機に、試験制御部５７により、ＣＨ機能とＰＣＵ機能を切り替える。ＦＰＧＡ５２のＰＣＵ機能が動作したら、チャネル装置との間で、接続試験を実施することも可能である。
【図面の簡単な説明】
【００４２】
【図１】図１は、コンピュータシステムの構成例を示す図である。
【図２】図２は、従来の接続試験を説明した図である。
【図３】図３は、本発明による接続試験方法を説明した図である。
【図４】図４は、本発明による接続試験方法を説明した第二の図である。
【図５】図５は、チャネルカードの構成例を示す図である。
【図６】図６は、本発明による接続試験方法を説明するフローチャートである。
【符号の説明】
【００４３】
１０  バス
１１  ＣＰＵ
１２  主記憶
１３，２０，３０  入出力処理装置
１４，２１，２３  チャネル装置
１５，２２  周辺処理装置
２４  擬似入出力装置
３１，３２，３４，３５，５０  チャネルカード
３３  ケーブル
５１  ＰＲＯＭ
５２  ＦＰＧＡ
５３  ＣＰＬＤ
５４  ＣＨ機能コンフィグレーション・データ格納部
５５  ＰＣＵ機能コンフィグレーション・データ格納部
５６  ＣＨ機能またはＰＣＵ機能実現部
５７  試験制御部
５８  コンフィグレーション制御部
５９  ＣＨインタフェース
６０  外部インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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