(57)【要約】【課題】  ＮＰＴ型のＩＧＢＴを形成するためには、ドリフト領域を薄くする必要があり、半導体基板を裏面から研磨する必要があった。その後、強度が弱くなった半導体基板の裏面側から、イオン注入、熱処理等を行って、コレクタ領域を形成していたため、半導体基板が反ってしまう等の問題が生じていた。【解決手段】  本発明に係る半導体装置の製造方法では、ドリフト領域２の膜厚は、あらかじめエピタキシャル層の膜厚で調整されている。そして、コレクタ領域６は、半導体基板１Ａを研磨するだけで得られる。特に、不純物濃度の高い半導体基板１Ａを用いることにより、コレクタ領域６の膜厚が厚くても、ターンオフ時間が短く、高速スイッチング素子に好適な特性が得られる。【選択図】      図６
2008042013.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、からなるエピタキシャル基板を準備し、
前記エピタキシャル層の主表面にＭＯＳ構造を形成する工程と、
前記半導体基板を裏面から研磨する工程と、
前記半導体基板の裏面に電極材を蒸着してコレクタ電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＭＯＳ構造を形成する工程は、
前記エピタキシャル層の表面を熱酸化して酸化膜を形成する工程と、
前記酸化膜上にゲート電極材を堆積する工程と、
前記酸化膜、及び前記ゲート電極材に対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜、及びゲート電極を形成する工程と、
前記ゲート電極をマスクに第１導電型の不純物を注入してベース領域を形成する工程と、
前記ベース領域上に選択的に開口部を有するフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクに第２導電型の不純物を注入してエミッタ領域を形成する工程と、
前記エピタキシャル層の表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜に対して、フォトリソグラフィ技術、及びエッチング技術を行い、前記エミッタ領域上に開口部を形成する工程と、
前記開口部内にエミッタ電極材を埋め込みエミッタ電極を形成する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は、第１導電型の電荷総量がＮＰＴ型ＩＧＢＴのコレクタ領域における第１導電型の電荷総量と同等になるように研磨されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エピタキシャル層は、耐圧に応じて膜厚が設計されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高速スイッチング素子に適した特性を持つＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタは、ＩＧＢＴとも呼ばれ、基本セルがバイポーラトランジスタとＭＯＳＦＥＴとが複合化されたものであり、前者の低オン電圧特性と後者の電圧駆動特性とを兼備した半導体装置である。
【０００３】
図８は、従来技術に係る半導体装置の断面図であり、ＮＰＴ（ノンパンチスルー）型ＩＧＢＴの一例を示す。
【０００４】
Ｎ−型の半導体基板１０１の表面側には、ＭＯＳ構造が形成されている。すなわちＮ−型のドリフト領域１０２の主表面に、Ｐ型のベース領域１０３が選択的に形成されている。また、該ベース領域１０３の主表面には、Ｎ＋型のエミッタ領域１０４が選択的に形成されている。そして、該エミッタ領域１０４と前記ドリフト領域１０２とに挟まれた箇所における前記ベース領域１０３の表面上を全て覆うように、ゲート酸化膜１０５を介してゲート電極１０６が形成されている。さらに、該ゲート電極１０６は、絶縁膜１０７に囲まれており、該絶縁膜１０７を覆い、且つ前記エミッタ領域１０４に接続するようにエミッタ電極１０８が形成されている。
【０００５】
一方、前記半導体基板１０１の裏面側には、コレクタ電極１１１が形成されており、該コレクタ電極１１１に接続されるように、Ｐ＋型のコレクタ領域１１０が形成されている。
【０００６】
ここで、前記ドリフト領域１０２の膜厚は、所望の耐圧に応じて設計される。例えば、６００Ｖ耐圧のＩＧＢＴでは、前記ドリフト領域１０２が約９０μｍ、前記コレクタ領域１１０が約１μｍと設計される。
【０００７】
上記構成において、前記コレクタ電極１１０に正電圧が印加された状態で、前記ゲート電極１０６に正電圧が印加されると、前記ゲート電極下１０６に対応する前記ベース領域１０３にチャネルが形成される。このため、電子が、このチャネルを経由して、前記ドリフト領域１０２に供給される。そして、この電子が、前記ドリフト領域１０２を経て前記コレクタ領域１１０に到達すると、該コレクタ領域１１０から前記ドリフト領域１０２にホールが供給されるため、低オン抵抗が実現される。
【０００８】
また、電圧印加がオフされると、ＮＰＴ型ＩＧＢＴでは、前記ドリフト領域１０２中に注入される正孔量が少ないため、少数キャリアの蓄積効果が小さく、前記ドリフト領域１０２に蓄積された正孔は、前記コレクタ電極１１０を介して速やかに排出される。このため、この半導体装置は、高速スイッチング素子等に用いられている。
【０００９】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００４−１４０１０１
【特許文献２】特開２００５−１２９６５２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般に、ＮＰＴ型ＩＢＧＴでは、所望の耐圧に応じて、前記ドリフト領域１０２の膜厚が設計される。例えば、前記ドリフト領域１０２の膜厚は、６００Ｖ耐圧に対しては、約９０μｍに設計され、１２００Ｖ耐圧に対しては、約１３０μｍに設計される。そして、前記ドリフト領域１０２は、前記半導体基板１０１の裏面側が研磨されて膜厚が調整されていた。
【００１１】
すなわち、従来技術に係るＮＰＴ型ＩＧＢＴは、その製造工程において、前記半導体基板１０１の膜厚を１００μｍ程度となるまで研磨する工程を含んであり、このことが様々な問題を誘発していた。
【００１２】
以下、従来技術に係る半導体装置の製造工程の一部について、図８〜図１２を参照しながら説明して、この問題点について具体的に説明する。
【００１３】
先ず、図９に示す如く、Ｎ−型の半導体基板１０１を用意して、その表面側を熱酸化して酸化膜１０５ａを形成する。そして、前記酸化膜１０５ａ上に、ポリシリコン等、ゲート電極材１０６ａを堆積する。
【００１４】
次に、図１０に示す如く、前記酸化膜１０５ａ、及び前記ゲート電極材１０６ａに対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜１０５、及びゲート電極１０６を形成する。その後、前記ゲート電極１０６をマスクにして、ボロン等、Ｐ型不純物をイオン注入して、Ｐ型のベース領域１０３を形成する。さらに、前記ベース領域１０３上の所定の位置に選択的に開口部を有するフォトレジストパターンを形成した後に、リン等、Ｎ型不純物を高濃度でイオン注入して、Ｎ＋型のエミッタ領域１０４を形成する。
【００１５】
次に、図１１に示す如く、前記半導体基板１０１の表面側を覆うように絶縁膜を形成した後、フォトリソグラフィ技術、及びエッチング技術を行い、前記エミッタ領域１０４上に対応する部分に開口部を有した絶縁膜１０７を形成する。さらに、前記絶縁膜１０７を覆うようにＡｌ等を埋め込み、前記エミッタ領域１０４に接続されたエミッタ電極１０８を形成する。
【００１６】
次に、図１２に示す如く、前記半導体基板１０１を裏面側から研磨して、例えば、６００Ｖ耐圧に対応するように、約９０μｍの前記ドリフト領域１０２を形成する。
【００１７】
次に、上述の図８の如く、膜厚が薄くなり、強度が弱くなった状態で、前記半導体基板１０１の裏面側からボロン等、Ｐ型不純物をイオン注入して、さらに熱処理を施すことによりＰ＋型のコレクタ領域１１０を形成する。その後、前記半導体基板１０１の裏面側に、Ａｌ等を蒸着して、前記コレクタ領域１１０に接続されたコレクタ電極１１１を形成する。
【００１８】
以上、従来技術に係るＮＰＴ型ＩＧＢＴの製造方法では、前記ドリフト領域１０２の膜厚を薄く形成するために、前記半導体基板１０１の裏面を研磨する必要があった。このため、研磨により薄くなった状態で、前記コレクタ領域１１０を形成するために、イオン注入、及び熱処理を行う際に、前記半導体基板１０１が反ってしまう等の重大な問題が生じ易かった。
【００１９】
この点、特許文献１、特許文献２等では、上記問題を解決すべく、前記半導体基板１０１の表面側に支持基板等を付着させて強度を保ちながら、裏面側の研磨を行い、さらに、支持基板を付着させたまま、イオン注入、及び熱処理を行い、前記コレクタ領域１１０を形成していた。
【００２０】
しかしながら、上記の方法を採択すると、支持基板自体も必要とすると共に、支持基板の貼付及び、剥離プロセス等が必要となり、コストの上昇につながっていた。また、完成後の機械的強度にも問題があった。
【課題を解決するための手段】
【００２１】
上記に鑑み、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、からなるエピタキシャル基板を準備し、前記エピタキシャル層の主表面にＭＯＳ構造を形成する工程と、前記半導体基板を裏面から研磨する工程と、前記半導体基板の裏面に電極材を蒸着してコレクタ電極を形成する工程と、を有することを特徴とする。
【００２２】
また、前記ＭＯＳ構造を形成する工程は、前記エピタキシャル層の表面を熱酸化して酸化膜を形成する工程と、前記酸化膜上にゲート電極材を堆積する工程と、前記酸化膜、及び前記ゲート電極材に対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜、及びゲート電極を形成する工程と、前記ゲート電極をマスクに第１導電型の不純物を注入してベース領域を形成する工程と、前記ベース領域上に選択的に開口部を有するフォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクに第２導電型の不純物を注入してエミッタ領域を形成する工程と、前記エピタキシャル層の表面を覆うように絶縁膜を形成する工程と、前記絶縁膜に対して、フォトリソグラフィ技術、及びエッチング技術を行い、前記エミッタ領域上に開口部を形成する工程と、前記開口部内にエミッタ電極材を埋め込みエミッタ電極を形成する工程と、を有することを特徴とする。
【００２３】
また、前記半導体基板は、第１導電型の電荷総量がＮＰＴ型ＩＧＢＴのコレクタ領域における第１導電型の電荷総量と同等になるように研磨されることを特徴とする。
【００２４】
また、前記エピタキシャル層は、耐圧に応じて膜厚が設計されることを特徴とする。
【発明の効果】
【００２５】
本発明に係る半導体装置の製造方法では、コレクタ領域は、半導体基板の裏面側を研磨する工程のみで形成される。すなわち、本発明では、コレクタ領域が、従来技術の如く、半導体基板の裏面を研磨した後に、研磨された面にイオン注入、熱処理等を行うことなく形成される。したがって、ウエハの割れを防ぐことができ、特殊な設備等も必要とならない。
【００２６】
また、コレクタ領域の電荷量は、半導体基板を研磨する膜厚により調整できる。このため、ＮＰＴ型ＩＧＢＴと同等のスイッチング特性が容易に得られる。
【００２７】
特に、電荷濃度が小さい半導体基板を用意することにより、コレクタ領域の膜厚が大きくても、従来技術におけるＮＰＴ型ＩＧＢＴのコレクタ領域と同程度の電荷量となり、同程度のオン抵抗が得られる。つまり、本発明に係る半導体装置の製造方法では、歩留りに影響するほどの裏面層の研磨を回避することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に係る半導体装置の製造方法について、図１〜図７を参照しながら詳細に説明する。尚、以下は、Ｎ型導電型のＩＧＢＴを例にして説明するが、Ｐ型導電型のＩＢＧＴでも同様である。
【００２９】
先ず、図１に示す如く、Ｐ＋型の半導体基板１Ａを用意する。ここで、前記半導体基板１Ａの不純物濃度は、ＩＧＢＴにおけるコレクタ領域の不純物濃度となる。
【００３０】
次に、図２に示す如く、前記半導体基板１Ａの表面上に、Ｎ−型のエピタキシャル層１Ｂをエピタキシャル成長する。ここで、前記エピタキシャル層１Ｂは、ＩＧＢＴにおけるドリフト領域となる。このため、前記エピタキシャル層１Ｂの膜厚は、所望の耐圧に応じて設計される。例えば、前記エピタキシャル層１Ｂの膜厚は、６００Ｖ耐圧に対しては、約９０μｍに設計され、１２００Ｖ耐圧に対しては、約１３０μｍに設計される。
【００３１】
尚、通常は、前記半導体基板１Ａと前記エピタキシャル層１Ｂとからなるエピタキシャル基板は、先に用意されてストックされることが多い。
【００３２】
次に、図３に示す如く、前記エピタキシャル層１Ｂの表面を熱酸化して、酸化膜５ａを形成する。そして、前記酸化膜５ａ上に、ゲート電極材６ａを堆積する。尚、ゲート電極材６ａは、例えば、ポリシリコン、ポリサイド等が用いられる。
【００３３】
次に、図４に示す如く、前記酸化膜５ａ、及び前記ゲート電極材６ａに対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜５及びゲート電極６を形成する。そして、前記ゲート電極６をマスクにして、ボロン等、Ｐ型不純物をイオン注入して、Ｐ型のベース領域３を形成する。さらに、前記ベース領域３上の所定の位置に開口部を有するフォトレジストパターンを形成した後に、リン等、Ｎ型不純物を高濃度でイオン注入して、Ｎ＋型のエミッタ領域４を形成する。ここで、前記エピタキシャル層１Ｂにおいて、前記ベース領域３または前記エミッタ領域４以外の領域について、以下では、ドリフト領域２と定義する。
【００３４】
次に、図５に示す如く、前記ドリフト領域２を含む前記エピタキシャル層１Ｂの表面を全て覆うように絶縁膜７を形成する。その後、前記絶縁膜７に対して、フォトリソグラフィ技術及びエッチング技術を行い、前記エミッタ領域４上に対応する部分に開口部を形成する。さらに、前記エミッタ領域４に接続されるようにＡｌ、Ｃｕ、ポリシリコン等のエミッタ電極材料を埋め込みエミッタ電極８を形成する。
【００３５】
以上の工程を経て、前記エピタキシャル層１Ｂの主表面にＭＯＳ構造が形成されるが、本発明は、上記のＭＯＳ構造に限らず適用できる。例えば、本実施形態では、前記ゲート電極６が前記エピタキシャル層２の表面上に形成されていたが、ゲート電極がトレンチ溝に埋め込まれた縦型ＭＯＳトランジスタ構造であってもよい。
【００３６】
次に、図６に示す如く、前記半導体基板１Ａを裏面側から研磨する。ここで、本工程を経た後の前記半導体基板１Ａについて、以下ではコレクタ領域９と定義する。本発明は、本工程が特に特徴的である。すなわち、本発明に係る製造方法により形成された半導体装置では、前記コレクタ領域９の電荷量は、前記半導体基板１Ａを研磨する膜厚により調整される。すなわち、オン抵抗が重視される場合には前記コレクタ領域９の電荷量が大きくなるように、前記半導体基板１Ａは、膜厚が厚くなるように研磨され、スイッチング特性が重視される場合には前記コレクタ領域９の電荷量が小さくなるように、前記半導体基板１Ａは、膜厚が薄くなるように研磨される。そして、この手法を用いると、従来技術に係るＮＰＴ型ＩＧＢＴのコレクタ領域と同等の電荷量が得られる。例えば、従来技術に係るＮＰＴ型ＩＧＢＴにおいてコレクタ領域の不純物濃度が１×１０１７／ｃｍ２、膜厚が１μｍである場合と同等の電荷量にするには、前記半導体基板１Ａが５０Ω基板であるとすると、前記コレクタ領域９の膜厚が１００μｍとなるように研磨されるとよい。つまり、本発明では、前記コレクタ領域９は、研磨により膜厚の調整が可能であるため、膜厚を自由に設定できる。このため、耐圧を低く設定する場合には、前記ドリフト領域２の膜厚を薄くする必要があるが、本発明では、前記コレクタ領域９の膜厚を厚くすることにより、全体としての強度を保つことができる。この点、従来技術では、前記コレクタ領域１１０は、イオン注入により形成されているために、強度に影響を与えるほどは、前記コレクタ領域１１０の膜厚を調整できない。したがって、強度は、前記ドリフト領域１０２の膜厚に依存してしまい、低耐圧にすると、強度が保たれなくなる。
【００３７】
ここで、上記方法を適用しても、スイッチング特性が重視される場合には、前記コレクタ領域９の膜厚を薄くして、前記コレクタ領域９の電荷量を小さくすることが必要となり、前記コレクタ領域９により強度を保つのは不可能に思える。しかしながら、スイッチング特性が重視される場合には、初めに用意するエピタキシャル基板において、前記半導体基板１Ａの不純物濃度を小さくすることにより、前記コレクタ領域９の膜厚が厚くても、前記コレクタ領域９の電荷量を小さくすることができる。つまり、初めに用意する前記半導体基板１Ａの濃度が小さいほど、前記コレクタ領域９の膜厚を大きくすることができるため、機械的強度を保つことができる。つまり、前記コレクタ領域９の濃度、膜厚は、必要とされる耐圧、オン抵抗、ターンオフ特性等により、自由に設計かのうである。
【００３８】
次に、図７に示す如く、前記半導体基板１Ａの裏面側に、前記コレクタ領域９と接続されるコレクタ電極１０を形成する。このコレクタ電極１０には、例えば、Ｃｕ、Ａｌが用いられる。また、ポリシリコンが用いられてもよく、この場合は前記半導体基板１Ａと熱膨張係数に差がないため、特に、前記コレクタ領域９の膜厚を薄くする場合に、基板の反りを防ぐことができるため好適である。
【００３９】
以上、本発明に係る半導体装置の製造方法では、前記コレクタ領域９は、前記半導体基板１Ａを研磨するだけで形成されるため、従来技術の如く、研磨されて機械的強度が弱い状態でイオン注入、熱処理をする工程が必要とならない。このため、従来技術の如く、基板が反ってしまう等の問題が生じなくなる。
【００４０】
また、研磨する膜厚により、前記コレクタ領域９の電荷量を調整することができるため、所望のオン抵抗、スイッチング特性が容易に得られる。特に、従来技術におけるＮＰＴ型ＩＧＢＴと同性能のスイッチング特性も得られることは、特筆すべきである。
【００４１】
さらには、不純物濃度が大きい前記半導体基板１Ａを用意することにより、スイッチング特性を重視し、前記コレクタ領域９の電荷量を小さくする場合でも、前記コレクタ領域９は、所定の膜厚が保たれるため、機械的強度が安定する。
【００４２】
次に、図１を参照して、本発明に係る半導体装置の動作原理について説明する。
【００４３】
先ず、オンされたときの動作について、具体的に説明する。
【００４４】
前記コレクタ電極１０に正電圧が印加された状態で前記ゲート電極６に正電圧が印加されると、前記ゲート電極６の下に対応する箇所の前記ベース領域２において、チャネルが形成される。そして、このチャネルから前記ドリフト領域２に電子が供給されると、この電子は、前記コレクタ領域１０に流れ、これに応じて、前記コレクタ領域１０から、前記ドリフト領域２にホールが供給され、オン抵抗が小さくなる。ここで、本発明では、オン抵抗は、前記半導体基板１の膜厚により調整可能である。すなわち、前記コレクタ領域１０の膜厚を厚くすると、前記コレクタ領域１０から前記ドリフト領域２に供給されるホールが増えるために、オン抵抗が小さくなる。一方、前記コレクタ領域１０の膜厚を薄くすると、前記コレクタ領域１０から前記ドリフト領域２に供給されるホール密度が減るために、オン抵抗が大きくなる。
【００４５】
続いて、オフされたときの動作について、具体的に説明する。
【００４６】
オフされると、前記ドリフト領域２に蓄積されたホールは、前記コレクタ電極１０から排出される。ここで、前述したように、前記ドリフト領域２に蓄積されるホール量は、前記コレクタ領域１０の膜厚により調整される。つまり、前記コレクタ領域１０の膜厚を厚くすると、前記コレクタ領域１０から前記ドリフト領域２に供給されるホール量が増えるためにオン抵抗が小さくなるが、オフされたときに、ホールが排出されるまでの時間が増すために、スイッチング特性は悪くなる。一方、前記コレクタ領域１０の膜厚を薄くすると、前記コレクタ領域１０から前記ドリフト領域２に供給されるホール密度が減るために、オン抵抗が大きくなるが、オフされたときに、ホールが排出されるまでの時間は減るために、スイッチング特性は良くなる。そこで、特に、高速スイッチングとしての機能を重視するには、前記コレクタ領域１０の電荷量を小さくする必要がある。この点、前記半導体基板１Ａを多く研磨して前記コレクタ領域１０の膜厚が薄くすると、前記コレクタ領域９の電荷量が小さくなるが、ＮＰＴ型ＩＧＢＴと同等のスイッチング特性を得るためには、膜厚が薄くなりすぎて、機械的強度が足りなくなるおそれがある。そこで、ＮＰＴ型ＩＧＢＴと同等のスイッチング特性を必要とする場合には、最初に用意する前記半導体基板１Ａの不純物濃度を小さくする。すると、前記コレクタ領域１０の膜厚が厚くても、電荷量は小さいため、機械的強度を保ちつつも、高速スイッチング特性がえられる。
【００４７】
以上、本発明に係る半導体装置の製造方法では、前記コレクタ領域１０の電荷量を、前記半導体基板１Ａの膜厚と不純物濃度とで調整できるため、用途に応じて、オン抵抗、スイッチング特性を自由に調整可能である。
【００４８】
特に、低耐圧特性の場合には、前記ドリフト領域２の膜厚を薄くする必要があるが、本発明では、オン抵抗、スイッチング特性によらず、前記コレクタ領域９を厚くすることができるために、全体的な強度を保つことができる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る半導体装置の製造工程の一部を示す。
【図２】本発明に係る半導体装置の製造工程の一部を示す。
【図３】本発明に係る半導体装置の製造工程の一部を示す。
【図４】本発明に係る半導体装置の製造工程の一部を示す。
【図５】本発明に係る半導体装置の製造工程の一部を示す。
【図６】本発明に係る半導体装置の製造工程の一部を示す。
【図７】本発明に係る半導体装置の断面図を示す。
【図８】従来技術に係る半導体装置の断面図を示す。
【図９】従来技術に係る半導体装置の製造工程の一部を示す。
【図１０】従来技術に係る半導体装置の製造工程の一部を示す。
【図１１】従来技術に係る半導体装置の製造工程の一部を示す。
【図１２】従来技術に係る半導体装置の製造工程の一部を示す。
【符号の説明】
【００５０】
１Ａ      半導体基板
１Ｂ      エピタキシャル層
２        ドリフト領域
３        ベース領域
４        エミッタ領域
５        ゲート酸化膜
５ａ      酸化膜
６        ゲート電極
６ａ      ゲート電極材
７        絶縁膜
８        エミッタ電極
９        コレクタ領域
１０      コレクタ電極
１０１    半導体基板
１０２    ドリフト領域
１０３    ベース領域
１０４    エミッタ領域
１０５    ゲート酸化膜
１０５ａ  酸化膜
１０６    ゲート電極
１０６ａ  ゲート電極材
１０７    絶縁膜
１０８    エミッタ電極
１１０    コレクタ領域
１１１    コレクタ電極
【図１】
2008042013.tif 000003
【図２】
2008042013.tif 000004
【図３】
2008042013.tif 000005
【図４】
2008042013.tif 000006
【図５】
2008042013.tif 000007
【図６】
2008042013.tif 000008
【図７】
2008042013.tif 000009
【図８】
2008042013.tif 000010
【図９】
2008042013.tif 000011
【図１０】
2008042013.tif 000012
【図１１】
2008042013.tif 000013
【図１２】
2008042013.tif 000014