(57)【要約】【課題】複数層の埋め込み配線を有する半導体集積回路装置において、埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐ。【解決手段】たとえば、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上かつ約１．４４μｍ未満であり、Ｃｕ配線４３の幅およびプラグ４３Ｐの径が約０．１８μｍである場合において、Ｃｕ配線３３Ｗ上にてＣｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐを２個以上配置する。【選択図】図１８
2008053758.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜の第１配線溝内および第３配線溝内にそれぞれ形成され、かつ、第１方向に延在する第１配線および第３配線と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜の第２配線溝内に形成され、且つ、前記第１方向と交差する第２方向に延在する第２配線と、
前記第２絶縁膜の第１孔内および第２孔内に形成され、且つ、前記第１配線と前記第２配線とを接続する第１プラグおよび前記第３配線と前記第２配線とを接続する第２プラグと、
を有する半導体集積回路装置であって、
前記第１配線、前記第２配線、前記第３配線、前記第１プラグおよび前記第２プラグは、銅を主成分とする膜を含んで形成されており、
前記第２方向において、前記第１配線は前記第３配線に近い一方の端部と、前記第３配線から遠い他方の端部とを有し、
前記第２方向において、前記第１プラグは、前記第１プラグの中心から前記第１配線の一方の端部までの距離と、前記第１プラグの中心から前記第１配線の他方の端部までの距離とが異なるように配置されており、
前記第２方向において、前記第３配線は前記第１配線に近い一方の端部と、前記第１配線から遠い他方の端部とを有し、
前記第２方向において、前記第２プラグは、前記第２プラグの中心から前記第３配線の一方の端部までの距離と、前記第２プラグの中心から前記第３配線の他方の端部までの距離とが異なるように配置されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置であって、
前記第１配線、前記第２配線、前記第３配線、前記第１プラグおよび前記第２プラグは、前記銅を主成分とする膜と、バリアメタル膜との積層膜で形成されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置であって、
前記バリアメタル膜は、ＴｉＮ膜、ＷＮ膜、ＴａＮ膜、ＴｉＳｉＮ膜またはＴａ膜のいずれかで形成されていることを特徴とする半導体集積回路装置。
【請求項４】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、且つ、第１方向に延在する第１配線溝および第３配線溝と、
前記第１配線溝の内部および第３配線溝の内部に、第１導体膜が埋め込まれて形成された第１配線および第３配線と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜に形成され、且つ、前記第１方向と交差する第２方向に延在する第２配線溝と、
前記第２絶縁膜に形成され、且つ、前記第１配線と前記第２配線溝とを接続する第１孔および前記第３配線と前記第２配線溝とを接続する第２孔と、
前記第２配線溝の内部、前記第１孔の内部および前記第２孔の内部に、第２導体膜が埋め込まれて形成された第２配線、第１プラグおよび第２プラグと、
を有する半導体集積回路装置であって、
前記第１導体膜および前記第２導体膜は、銅を主成分とする膜を含んで形成されており、
前記第２方向において、前記第１配線は前記第３配線に近い一方の端部と、前記第３配線から遠い他方の端部とを有し、
前記第２方向において、前記第１プラグは、前記第１プラグの中心から前記第１配線の一方の端部までの距離と、前記第１プラグの中心から前記第１配線の他方の端部までの距離とが異なるように配置されており、
前記第２方向において、前記第３配線は前記第１配線に近い一方の端部と、前記第１配線から遠い他方の端部とを有し、
前記第２方向において、前記第２プラグは、前記第２プラグの中心から前記第３配線の一方の端部までの距離と、前記第２プラグの中心から前記第３配線の他方の端部までの距離とが異なるように配置されており、
前記第１配線の前記第２方向における幅は、前記第２配線の前記第１方向における幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項５】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、且つ、第１方向に延在する第１配線溝および第３配線溝と、
前記第１配線溝の内部および第３配線溝の内部に、第１導体膜が埋め込まれて形成された第１配線および第３配線と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜に形成され、且つ、前記第１方向と交差する第２方向に延在する第２配線溝と、
前記第２絶縁膜に形成され、且つ、前記第１配線と前記第２配線溝とを接続する複数の第１孔および前記第３配線と前記第２配線溝とを接続する第２孔と、
前記第２配線溝の内部、前記複数の第１孔の内部および前記第２孔の内部に、第２導体膜が埋め込まれて形成された第２配線、複数の第１プラグおよび第２プラグと、
を有する半導体集積回路装置であって、
前記第１導体膜および前記第２導体膜は、銅を主成分とする膜を含んで形成されており、
前記第２方向において、前記第１配線は前記第３配線に近い一方の端部と、前記第３配線から遠い他方の端部とを有し、
前記第２方向において、前記複数の第１プラグのうちの１つは、前記第１プラグの中心から前記第１配線の一方の端部までの距離と、前記第１プラグの中心から前記第１配線の他方の端部までの距離とが異なるように配置されており、
前記第２方向において、前記第３配線は前記第１配線に近い一方の端部と、前記第１配線から遠い他方の端部とを有し、
前記第２方向において、前記第２プラグは、前記第２プラグの中心から前記第３配線の一方の端部までの距離と、前記第２プラグの中心から前記第３配線の他方の端部までの距離とが異なるように配置されていることを特徴とする半導体集積回路装置。
【請求項６】
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、且つ、第１方向に延在する第１配線溝および第３配線溝と、
前記第１配線溝の内部および第３配線溝の内部に、第１導体膜が埋め込まれて形成された第１配線および第３配線と、
前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜に形成され、且つ、前記第１方向と交差する第２方向に延在する第２配線溝と、
前記第２絶縁膜に形成され、且つ、前記第１配線と前記第２配線溝とを接続する複数の第１孔および前記第３配線と前記第２配線溝とを接続する第２孔と、
前記第２配線溝の内部、前記複数の第１孔の内部および前記第２孔の内部に、第２導体膜が埋め込まれて形成された第２配線、複数の第１プラグおよび第２プラグと、
を有する半導体集積回路装置であって、
前記第１導体膜および前記第２導体膜は、銅を主成分とする膜を含んで形成されており、
前記第２方向において、前記第１配線は前記第３配線に近い一方の端部と、前記第３配線から遠い他方の端部とを有し、
前記第２方向において、前記複数の第１プラグのうちの１つは、前記第１プラグの中心から前記第１配線の一方の端部までの距離と、前記第１プラグの中心から前記第１配線の他方の端部までの距離とが異なるように配置されており、
前記第２方向において、前記第３配線は前記第１配線に近い一方の端部と、前記第１配線から遠い他方の端部とを有し、
前記第２方向において、前記第２プラグは、前記第２プラグの中心から前記第３配線の一方の端部までの距離と、前記第２プラグの中心から前記第３配線の他方の端部までの距離とが異なるように配置されており、
前記第１配線の前記第２方向における幅は、前記第２配線の前記第１方向における幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体集積回路装置であって、
前記第１導電膜および前記第２導電膜は、前記銅を主成分とする膜と、バリアメタル膜との積層膜で形成されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置であって、
前記バリアメタル膜は、ＴｉＮ膜、ＷＮ膜、ＴａＮ膜、ＴｉＳｉＮ膜またはＴａ膜のいずれかで形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体集積回路装置であって、
前記第２方向において、前記第１プラグの端部は、前記第１配線の一方の端部と同位置に配置されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体集積回路装置であって、
前記第１方向において、前記第１プラグの径は前記第２配線の幅と等しいことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体集積回路装置であって、
前記第２方向において、前記第１プラグの径は前記第２プラグの径より大きいことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体集積回路装置であって、
前記第２方向における前記第１プラグの径は、前記第１方向における前記第１プラグの径より２倍以上大きいことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体集積回路装置であって、
前記第１配線は電源配線であることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体集積回路装置であって、
前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜は、酸化シリコンよりも誘電率の低い膜であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、絶縁膜に形成した配線形成用の溝部に導電性膜を埋め込むことにより形成された配線を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の素子集積度の向上や半導体チップのサイズの縮小等に伴い、半導体集積回路装置を構成する配線の微細化および多層化が進められている。特に、多層配線構造を有するロジック系の半導体集積回路装置においては、配線遅延が半導体集積回路装置全体の信号遅延の支配的要因の１つとなっている。この配線を流れる信号の速度は、配線抵抗と配線容量とに比例していることから配線遅延を改善するために配線抵抗と配線容量とを低減することが重要である。
【０００３】
配線抵抗の低減に関しては、配線材料に銅系材料（Ｃｕ（銅）またはＣｕ合金）を用いたダマシン（Damascene）法の適用が進められている。この方法は、絶縁膜に配線溝または接続孔を形成した後、半導体基板の主面に配線形成用またはプラグ形成用の導電性膜を堆積し、さらに、その配線溝または接続孔以外の領域の導電性膜を化学機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）法によって除去することにより、配線溝内に埋め込み配線、または接続孔内にプラグを形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系の導体材料からなる埋め込み配線の形成方法として適している。
【０００４】
また、ダマシン法の応用としてデュアルダマシン（Dual-Damascene）法がある。この方法は、絶縁膜に配線形成用の溝（以下、配線溝という）および下層配線との接続を行なうための接続孔を形成した後、半導体基板の主面に配線形成用の導電性膜を堆積し、さらに、その溝以外の領域の導電性膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成し、かつ、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路において、工程数の削減が可能であり、配線コストの低減が可能である。
【０００５】
このようなダマシン法等を用いた配線形成技術については、たとえば特開平１０−１３５１５３号公報（特許文献１）に記載がある。
【０００６】
また、特開２００１−１１８９２２号公報（特許文献２）においては、高融点金属または高融点金属窒化物をバリア導電膜とし、Ｃｕ、Ｃｕ合金、Ａｇ（銀）またはＡｇ合金を主導電層とする埋め込み配線と、その埋め込み配線上に堆積された絶縁膜に形成され、埋め込み配線の上面に達する接続孔とを有する半導体装置において、その接続孔の底部は埋め込み配線の幅方向を覆う程度の大きさとし、埋め込み配線と同一の層構成の多層膜を前記接続孔に埋め込むことでプラグを形成することによって、密着性の良いプラグおよび埋め込み配線の界面にてエレクトロマイグレーション現象によって生じた空隙の拡大を阻止する技術が開示されている。
【特許文献１】特開平１０−１３５１５３号公報
【特許文献２】特開２００１−１１８９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、配線形成用の溝内に埋め込み配線を形成する技術について検討し、以下のような新たな問題点を見出した。
【０００８】
銅系材料を用いて複数層の埋め込み配線を形成する場合には、まず下層の埋め込み配線（以降、第１埋め込み配線という）を形成した後、隣接する第１埋め込み配線間における経時絶縁破壊（ＴＤＤＢ；Time Dependent Dielectric Breakdown ）特性の低下を防止するために第１埋め込み配線の表面に存在する銅系材料の研磨残骸を除去した後、アンモニアプラズマを用いて表面に付着している吸着ガス、水分および有機物の除去等により表面改質し、信頼性の高い埋め込み配線を形成する。続いて、上層の埋め込み配線（以降、第２埋め込み配線という）が形成される絶縁膜へ第１埋め込み配線を形成している銅系材料が拡散して素子特性に悪影響を及ぼすのを防ぐために、たとえば銅系材料の拡散防止膜として窒化シリコン膜などのキャップ絶縁膜を第１埋め込み配線上に形成する。次いで、その窒化シリコン膜上に酸化シリコン膜などの絶縁膜を堆積し、その絶縁膜およびキャップ絶縁膜をエッチングすることによって第２埋め込み配線が形成される配線溝および第１埋め込み配線に達する接続孔を形成する。その後、その配線溝および接続孔内に銅系材料を埋め込むことによって第２埋め込み配線および第１埋め込み配線と接続するプラグを形成する。ここで、第１埋め込み配線の膜中には多くの空孔（原子の抜けた孔）が点在し、これは特にめっき膜の場合に著しく多く存在する。このような空孔の点在下において、前記第１埋め込み配線および第２埋め込み配線などが形成された半導体ウェハに対して高温放置試験（ストレスマイグレーション試験）を施すと、前記空孔は、熱による応力を緩和するようにキャップ絶縁膜の存在しない領域、すなわち前記プラグと第１埋め込み配線との界面へ移動していく（以降、この現象をストレスマイグレーションという）。これら空孔がそのプラグと第１埋め込み配線との界面に集まって大きな空隙（ボイド）になると、プラグと第１埋め込み配線との間で導通不良となってしまう。
【０００９】
ここで、本発明者らは、埋め込み配線形成プロセスを改善することによって埋め込み配線を形成する銅系材料内部での応力の低減、および埋め込み配線中の多くの空孔の発生の低減はある程度実現することはできたが、１箇所のプラグに対してそれに接続する第１埋め込み配線の幅が大きい場合には、ストレスマイグレーションによる導通不良が発生し得ることを新たに見出した。また、この導通不良は、特に微細化に伴いプラグが形成される接続孔の径が小さくなるに従い発生しやすくなる。埋め込み配線の膜中に形成された空孔の移動は、埋め込み配線と接続したプラグの底部を中心とした全方向から同心円状に起こっていることから、その同心円内に存在する空孔が多いほどプラグと埋め込み配線を形成する膜中における多くの空孔の成長は早くなり、導通不良を起こすまでの時間（ストレスマイグレーション寿命）も短くなると本発明者らは推測している。つまり、１箇所のプラグに対してそれに接続する第１埋め込み配線の幅が大きい場合ほど、ストレスマイグレーションによる導通不良が発生しやすいのではないかと、本発明者らは推測している。
【００１０】
本発明の目的は、複数層の埋め込み配線を有する半導体集積回路装置において、埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐ手段を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、第１絶縁膜に形成された第１配線溝の内部に第１埋め込み配線が形成され、前記第１絶縁膜の上層に第２絶縁膜が形成され、前記第２絶縁膜に形成された第２配線溝の内部に第２埋め込み配線が形成され、前記第２絶縁膜に形成された第１孔部の内部に前記第１埋め込み配線と前記第２埋め込み配線とを電気的に接続する第１プラグが形成されたものであり、前記第１プラグと前記第１埋め込み配線とが接続する位置は、前記第１位置から前記第１埋め込み配線の幅方向における両端部までの距離が等しくならないように配置されているものである。
【００１４】
また、本発明は、第１絶縁膜に形成された第１配線溝の内部に第１埋め込み配線が形成され、前記第１絶縁膜の上層に第２絶縁膜が形成され、前記第２絶縁膜に形成された第２配線溝および第３配線溝の内部にそれぞれ第２埋め込み配線および第３埋め込み配線が形成され、前記第２絶縁膜に形成された第１孔部および第２孔部の内部に、それぞれ前記第１埋め込み配線と前記第２埋め込み配線とを電気的に接続する第１プラグおよび前記第１埋め込み配線と前記第３埋め込み配線とを電気的に接続する第２プラグが形成されたものであり、前記第１プラグの径は、前記第２プラグの径より大きいものである。
【００１５】
また、本発明は、第１絶縁膜に形成された第１配線溝の内部に第１埋め込み配線が形成され、前記第１絶縁膜の上層に第２絶縁膜が形成され、前記第２絶縁膜に形成された第２配線溝の内部に第２埋め込み配線が形成され、前記第２絶縁膜に形成された複数の第１孔部の内部に前記第１埋め込み配線と前記第２埋め込み配線とを電気的に接続する複数の第１プラグが形成されているものである。
【００１６】
また、本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１配線溝を形成する工程と、前記第１配線溝に第１導電性膜を埋め込んで第１埋め込み配線を形成する工程と、前記第１絶縁膜および前記第１埋め込み配線上に第２絶縁膜および第３絶縁膜を順次形成する工程と、前記第３絶縁膜および前記第２絶縁膜をエッチングして、第２配線溝と前記第２配線溝の底部で開孔し前記第１埋め込み配線に達する第１孔部とを形成する工程と、前記第１孔部および前記第２配線溝に第３導電性膜を埋め込んで、前記第１埋め込み配線と第１位置で接続する第１プラグと前記第１プラグと接続する第２埋め込み配線とを一体に形成する工程とを含み、前記第１位置は前記第１位置から前記第１埋め込み配線の幅方向における両端部までの距離が等しくならないように配置するものである。
【００１７】
また、本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１配線溝を形成する工程と、前記第１配線溝に第１導電性膜を埋め込んで第１埋め込み配線を形成する工程と、前記第１絶縁膜および前記第１埋め込み配線上に第２絶縁膜および第３絶縁膜を順次形成する工程と、前記第３絶縁膜および前記第２絶縁膜をエッチングして、第２配線溝、第３配線溝、前記第２配線溝の底部で開孔し前記第１埋め込み配線に達する第１孔部および前記第３配線溝の底部で開孔し前記第１埋め込み配線に達する第２孔部を形成する工程と、前記第１孔部、前記第２孔部、前記第２配線溝および前記第３配線溝に第３導電性膜を埋め込んで、前記第１埋め込み配線と接続する第１プラグ、前記第１埋め込み配線と接続する第２プラグ、前記第１プラグと接続する第２埋め込み配線および前記第２プラグと接続する第３埋め込み配線を一体に形成する工程とを含み、前記第１プラグの径は前記第２プラグの径より大きく形成するものである。
【００１８】
また、本発明は、以下の工程を含むものである。
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１配線溝を形成する工程、
（ｃ）前記第１配線溝に第１導電性膜を埋め込んで第１埋め込み配線を形成する工程、
（ｄ）前記第１絶縁膜および前記第１埋め込み配線上に第２絶縁膜および第３絶縁膜を順次形成する工程、
（ｅ）前記第３絶縁膜および前記第２絶縁膜をエッチングして、第２配線溝と前記第２配線溝の底部で開孔し前記第１埋め込み配線に達する複数の第１孔部とを形成する工程、
（ｆ）複数の前記第１孔部および前記第２配線溝に第３導電性膜を埋め込んで、前記第１埋め込み配線と第１位置で接続する複数の第１プラグと複数の前記第１プラグと接続する第２埋め込み配線とを一体に形成する工程。
【発明の効果】
【００１９】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２０】
埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、各部材の構成をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえばＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）−ＬＳＩであり、その製造方法を工程順に説明する。
【００２３】
図１は本実施の形態１の半導体集積回路装置の製造方法を説明する要部平面図を示したものであり、図２は図１中に示すＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線のそれぞれに沿った断面図を示したものである。また、図１中において、低圧系デバイス形成領域は相対的に高い電圧が印加される回路が形成される領域であり、高圧系デバイス形成領域は相対的に低い電圧が印加される回路が形成される領域である。
【００２４】
まず、図１および図２に示すように、たとえば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１に素子分離領域３を形成する。素子分離領域３は、たとえば素子分離領域の半導体基板１をエッチングして素子分離溝を形成した後、素子分離溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で絶縁膜である酸化シリコン膜を堆積し、続いて素子分離溝の外部の酸化シリコン膜を化学機械的に研磨することによって除去することにより形成される。
【００２５】
続いて、たとえば半導体基板１にｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン注入法等により導入した後、半導体基板１に熱処理を施し、そのｎ型不純物を拡散させることによりｎ型アイソレーション領域４を形成する。
【００２６】
続いて、たとえば半導体基板１の一部にＢ（ホウ素）をイオン注入し、他の一部にＰをイオン注入することによって、ｐ型ウエル５およびｎ型ウエル６を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル５およびｎ型ウエル６のそれぞれの表面にＭＩＳＦＥＴ（Metal-Insulator-Semiconductor-Field-Effect-Transistor）のゲート絶縁膜であるゲート酸化膜７を形成する。
【００２７】
続いて、ｐ型ウエル５およびｎ型ウエル６のそれぞれの上部にゲート電極８を形成する。ゲート電極８を形成するには、たとえばゲート酸化膜７の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、ｐ型ウエル５の上部の多結晶シリコン膜にＰをイオン注入し、ｎ型ウエル６の上部の多結晶シリコン膜にＢをイオン注入した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。
【００２８】
続いて、ｐ型ウエル５にＰまたはＡｓ（ヒ素）をイオン注入することによって低不純物濃度のｎ−型半導体領域を形成し、ｎ型ウエル６にＢをイオン注入することによって低不純物濃度のｐ−型半導体領域を形成する。次いで、半導体基板１上に絶縁膜としてＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極８の側壁にサイドウォールスペーサを形成した後、ｐ型ウエル５にＰまたはＡｓをイオン注入することによって高不純物濃度のｎ＋型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル６にホウ素をイオン注入することによって高不純物濃度のｐ＋型半導体領域１２（ソース、ドレイン）およびｐ型引き出し層１２Ａを形成する。
【００２９】
続いて、半導体基板１の表面を洗浄した後、ゲート電極８、ｎ＋型半導体領域１１（ソース、ドレイン）、ｐ＋型半導体領域１２（ソース、ドレイン）およびｐ型引き出し層１２Ａのそれぞれの表面にシリサイド層１３を形成する。シリサイド層１３は、たとえば半導体基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積し、次いで窒素ガス雰囲気中で熱処理を行って半導体基板１およびゲート電極８とＣｏ膜とを反応させた後、未反応のＣｏ膜をウェットエッチングで除去することにより形成される。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。なお、本実施の形態１では、高圧系デバイス形成領域には低圧系デバイス形成領域と同様に半導体素子および配線などが形成されるが、図１を含む平面図においては、本実施の形態１の半導体集積回路装置の要部平面構成をわかりやすくするために、高圧系デバイス形成領域におけるｎ型アイソレーション領域４、ｐ型ウェル５およびｎ型ウェル６以外の部材の図示は省略している。
【００３０】
次に、図３および図４に示すように、半導体基板１上にセルフアラインコンタクト用の絶縁膜として、たとえばＣＶＤ法で窒化シリコン膜１５を堆積し、窒化シリコン膜１５上に絶縁膜として酸化シリコン膜１６を堆積する。続いてｎ＋型半導体領域１１（ソース、ドレイン）、ｐ＋型半導体領域１２（ソース、ドレイン）、ｐ型引き出し層１２Ａ、ゲート電極８Ａ上のシリサイド層１３のそれぞれの上部の酸化シリコン膜１６および窒化シリコン膜１５をドライエッチングしてコンタクトホール１７を形成した後、コンタクトホール１７の内部に導電性膜からなるプラグ１８を形成する。なお、図４においては、ゲート電極８Ａ上のシリサイド層１３に達するコンタクトホール１７およびその内部に形成されたプラグ１８の図示は省略している。酸化シリコン膜１６をエッチングするときは、下層の窒化シリコン膜１５のエッチング速度を小さくするために、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８などのハイドロフルオロカーボン系ガスまたはフルオロカーボン系ガスを使用する。すなわち、窒化シリコン膜１５はエッチングストッパ膜として機能する。また、窒化シリコン膜１５をエッチングするときは、ハイドロフルオロカーボン系ガス（ＣＨＦ３やＣＨ２Ｆ２など）に酸素とＡｒとを加えた混合ガスを使用する。プラグ１８を形成するには、コンタクトホール１７の内部を含む酸化シリコン膜１６上にＣＶＤ法でＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを堆積し、続いて酸化シリコン膜１６の上部の不要なＴｉＮ膜およびＷ膜を化学機械研磨（ＣＭＰ）法またはエッチバック法によって除去する。なお、酸化シリコン膜１６は、モノシラン（ＳｉＨ４）をソースガスに用いた通常のＣＶＤ法で形成する酸化シリコン膜の他、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜、スピン塗布法によって形成されるＳＯＧ（Spin On Glass）膜あるいはこれらの積層膜などによって構成してもよい。
【００３１】
続いて、たとえば酸化シリコン膜１６の上部に絶縁膜として炭化シリコン膜１９を堆積した後、炭化シリコン膜１９上に、たとえば炭化シリコン膜よりも誘電率の低い絶縁膜としてＳｉＯＦ膜、酸化シリコン膜を順次堆積することによって層間絶縁膜２０を形成する。炭化シリコン膜１９は、次の工程で層間絶縁膜２０に配線溝を形成する際に下層の酸化シリコン膜１６がエッチングされるのを防ぐためのエッチングストッパ膜として機能するもので、たとえばモノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）などのシラン系ガスと、アンモニア（ＮＨ３）または窒素との混合ガスを用いたＣＶＤ法で堆積する。ＳｉＯＦ膜は、たとえばＳｉＨ４とＳｉＦ４と酸素との混合ガス、またはテトラエトキシシラン（（Ｃ２Ｈ５Ｏ）４Ｓｉ）とＳｉＦ４と酸素との混合ガスを用いたプラズマＣＶＤ法で堆積する。ＳｉＯＦ膜２０は、酸化シリコン（比誘電率＝４．７）よりも比誘電率が小さい（約３．７）後の工程で形成されるＣｕ配線の配線容量を低減することができる。
【００３２】
続いて、たとえばフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクにして層間絶縁膜２０、炭化シリコン膜１９を順次ドライエッチングすることによって、コンタクトホール１７の上部に配線溝２２を形成する。次いで、そのフォトレジスト膜を除去した後、配線溝２２の内部に第１層目の埋め込み配線２４を形成する。埋め込み配線２４は、バリアメタル膜２４Ａと、Ｃｕ膜あるいはＷ膜２４Ｂとの積層膜で構成し、たとえば次のような方法で形成する。まず、配線溝２２の内部を含む層間絶縁膜２０上にバリアメタル膜２４ＡとＣｕ膜（またはＷ膜２４Ｂ）とを堆積し、続いて、配線溝２２の外部の不要なＣｕ膜（またはＷ膜２４Ｂ）とバリアメタル膜２４Ａとを化学機械研磨法で除去する。Ｃｕ膜を用いた場合には、Ｃｕ膜の堆積後に、たとえば非酸化性雰囲気（たとえば水素雰囲気）中で熱処理（リフロー）を施すことによって、Ｃｕ膜を配線溝２２の内部に隙間なく埋め込む処理を施しても良い。
【００３３】
Ｃｕ膜２４Ｂとバリアメタル膜２４Ａとを研磨するには、たとえばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させた研磨スラリを使用する。このような化学機械研磨法による配線溝２２の外部の不要なＣｕ膜２４Ｂおよびバリアメタル膜２４Ａの除去工程後にＣｕの研磨残骸を除去し、その後、たとえばアンモニアプラズマを用いた処理によって埋め込み配線２４の表面改質する。これにより、隣接する埋め込み配線２４間における経時絶縁破壊特性が低下してしまうことを防ぐことができる。
【００３４】
上記バリアメタル膜２４Ａは、たとえば埋め込み配線２４中のＣｕが層間絶縁膜２０中に拡散するのを防止する機能と共に、埋め込み配線２４と層間絶縁膜２０中との接着性を向上させる機能および上記Ｃｕ膜２４Ｂをリフローする際の濡れ性を向上させる機能を有している。このような機能を持ったバリアメタル膜としては、たとえばスパッタリング法あるいはＣＶＤ法で堆積したＴｉＮ膜、ＷＮ（窒化タングステン）膜、ＴａＮ（窒化タンタル）、ＴｉＳｉＮ膜、Ｔａ（タンタル）膜などの高融点金属または高融点金属窒化物からなる膜や、これらの積層膜などが例示される。
【００３５】
埋め込み配線２４を構成するＣｕ膜２４Ｂは、スパッタリング法、ＣＶＤ法、メッキ法（電解メッキ法または無電解メッキ法）のいずれかの方法で形成する。メッキ法でＣｕ膜２４Ｂを形成する場合は、あらかじめバリアメタル膜２４Ａの表面にスパッタリング法などを用いて薄いＣｕ膜からなるシード層を形成し、次に、このシード層の表面にＣｕ膜を成長させる。また、スパッタリング法でＣｕ膜を形成する場合は、ロングスロースパッタリング法やコリメートスパッタリング法のような指向性の高いスパッタリング法を用いることが好ましい。Ｃｕ膜２４Ｂは、単体のＣｕの他、Ｃｕを主成分として含むＣｕ合金で構成してもよい。
【００３６】
なお、埋め込み配線２４をＷ膜で形成する場合には、たとえばスパッタリング法あるいはＣＶＤ法によって形成することができ、バリアメタル膜２４Ａとしては、たとえばスパッタリング法あるいはＣＶＤ法で形成したＴｉＮ膜、Ｔｉ（チタン）膜などの高融点金属膜または高融点金属窒化膜からなる膜や、これらの積層膜などを例示することができる。
【００３７】
次に、図５に示すように、たとえば埋め込み配線２４の上部にＣＶＤ法で絶縁膜として炭窒化シリコン膜２５を堆積した後、炭窒化シリコン膜２５上に絶縁膜としてＳｉＯＦ膜、酸化シリコン膜をＣＶＤ法で順次堆積することによって層間絶縁膜２６を形成する。炭窒化シリコン膜２５は、埋め込み配線２４中のＣｕが層間絶縁膜２６中に拡散するのを防止する拡散バリア層として機能するものである。続いて、たとえば層間絶縁膜２６の上部に絶縁膜としてＣＶＤ法で炭化シリコン膜（第１絶縁膜）２８を堆積した後、炭化シリコン膜２８上に絶縁膜としてＳｉＯＦ膜、酸化シリコン膜をＣＶＤ法で順次堆積することによって層間絶縁膜（第１絶縁膜）２９を形成する。次いで、その層間絶縁膜２９上に絶縁膜としてＣＶＤ法により窒化シリコン膜（図示は省略）を堆積する。炭化シリコン膜２８および層間絶縁膜２９上に堆積された窒化シリコン膜は、次の工程で配線溝（３２）を形成する際のエッチングストッパ層として機能するものである。
【００３８】
続いて、たとえばフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクに用いたドライエッチングで配線溝形成領域における層間絶縁膜２９上の窒化シリコン膜を除去する。次いで、そのフォトレジスト膜を除去した後、新たにパターニングされたフォトレジスト膜をマスクに用いたドライエッチングで配線溝形成領域の一部における層間絶縁膜２９上の窒化シリコン膜、層間絶縁膜２９、炭化シリコン膜２８および層間絶縁膜２６を除去し、炭窒化シリコン膜２５の表面でエッチングを停止する。続いて、上記フォトレジスト膜を除去した後、層間絶縁膜２９上の窒化シリコン膜をマスクに用いたドライエッチングで配線溝形成領域の層間絶縁膜２９を除去する。次いで、層間絶縁膜２９上の窒化シリコン膜、炭化シリコン膜２８および炭窒化シリコン膜２５をドライエッチングすることによって、埋め込み配線２４の上部に接続孔３１および配線溝（第１配線溝、第３配線溝）３２を形成する。
【００３９】
次に、図６および図７に示すように、配線溝３２の内部にバリアメタル膜３３ＡおよびＣｕ膜（第１導電性膜）３３Ｂからなる第２層目の埋め込み配線であるＣｕ配線（第３埋め込み配線）３３ＮおよびＣｕ配線（第１埋め込み配線）３３Ｗを形成する。また、この時、接続孔３１内にはバリアメタル膜３３ＡおよびＣｕ膜３３Ｂからなるプラグ３３ＰがＣｕ配線３３Ｎ、３３Ｗと一体に形成される。第２層目のＣｕ配線３３Ｎ、３３Ｗは、前述した第１層目の埋め込み配線２４を形成するＣｕ膜２４Ｂの形成方法（図４参照）に準じて形成すればよい。本実施の形態１においては、Ｃｕ配線３３Ｗは、Ｃｕ配線３３Ｎに対して相対的に大きな配線幅で形成されるものである。また、本実施の形態１において、Ｃｕ配線３３Ｎはプラグ３３Ｐ、埋め込み配線２４、プラグ１８およびｐ型引き出し層１２Ａを介して半導体基板１の電位へ電気的に接続され、Ｃｕ配線３３Ｗは、基準（接地）電位（図示は省略）へ電気的に接続される。
【００４０】
次に、図８および図９に示すように、Ｃｕ配線３３Ｎ、３３Ｗの上部に、たとえば上記炭窒化シリコン膜２５、層間絶縁膜２６、炭化シリコン膜２８および層間絶縁膜２９と同様の炭窒化シリコン膜（第２絶縁膜）３５、層間絶縁膜（第２絶縁膜）３６、炭化シリコン膜（第３絶縁膜）３８および層間絶縁膜（第３絶縁膜）３９を順次堆積する。続いて、たとえば層間絶縁膜３９上に窒化シリコン膜を堆積した後、上記接続孔３１および配線溝３２を形成した工程と同様の工程によりＣｕ配線３３Ｎ、３３Ｗの上部に接続孔（第１孔部）４１および配線溝（第２配線溝）４２を形成する。次いで、配線溝４２の内部にバリアメタル膜４３ＡおよびＣｕ膜（第３導電性膜）４３Ｂからなる第３層目の埋め込み配線であるＣｕ配線（第２埋め込み配線）４３を形成する。また、この時、接続孔４１内にはバリアメタル膜４３ＡおよびＣｕ膜４３Ｂからなるプラグ（第１プラグ、第２プラグ）４３ＰがＣｕ配線４３と一体に形成される。第３層目のＣｕ配線４３は、前述した第１層目の埋め込み配線２４を形成するＣｕ膜２４Ｂの形成方法（図４参照）に準じて形成すればよい。このＣｕ配線４３を介することによって、Ｃｕ配線３３ＮとＣｕ配線３３Ｗとは電気的に接続される。
【００４１】
上記したように、本実施の形態１においては、プラグ４３ＰとＣｕ配線４３とを一体に形成する場合について例示したが、層間絶縁膜３６を堆積した工程に続いて、層間絶縁膜３６および炭窒化シリコン膜３５をエッチングすることによって接続孔４１を形成し、その接続孔４１内にバリアメタル膜およびＣｕ膜（第２導電性膜）からなるプラグ４３Ｐを形成した後、炭化シリコン膜３８および層間絶縁膜３９を順次堆積し、層間絶縁膜３９および炭化シリコン膜３８をエッチングすることによって配線溝４２を形成し、その配線溝４２内にバリアメタル膜およびＣｕ膜（第３導電性膜）からなるＣｕ配線４３を形成してもよい。このような場合においても、プラグ４３ＰおよびＣｕ配線４３は、前述した第１層目の埋め込み配線２４を形成するＣｕ膜２４Ｂの形成方法（図４参照）に準じて形成すればよい。
【００４２】
なお、図示はしないが、たとえば第３層目の埋め込み配線であるＣｕ配線４３の上部には、Ｃｕ配線４３と同様にしてＣｕを主導電層とする第４層目の埋め込み配線および第５層目の埋め込み配線が形成される。また、たとえば高集積化のため、第１層目〜第３層目の信号配線の配線幅は、第４層目および第５層目の信号配線の配線幅よりも細く形成される。これにより第４層目のＣｕ配線と第５層目のＣｕ配線とを電気的に接続するプラグの口径は、第２層目のＣｕ配線と第３層目のＣｕ配線とを電気的に接続するプラグ４３Ｐの口径よりも大きく形成される。
【００４３】
上記埋め込み配線２４およびＣｕ配線３３Ｎ、３３Ｗ、４３の膜中には、多くの空孔（原子の抜けた孔）が点在している。このような空孔は、ストレスマイグレーションによってその表面に接続するプラグとの界面へ移動してくる。本発明者らは、上記埋め込み配線２４およびＣｕ配線３３Ｎ、３３Ｗ、４３などが形成された半導体基板１に対して高温放置試験（ストレスマイグレーション試験）を施し、Ｃｕ配線３３ＷおよびＣｕ配線４３を例に取り、Ｃｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率および抵抗変動率の測定点の累積度数を調べた。図１０は、その抵抗変動率と累積不良率との関係を示したものである。この時、Ｃｕ配線４３の配線幅は約０．１８μｍであり、Ｃｕ配線３３ＷとＣｕ配線４３との間のプラグ４３Ｐは１つのみである。Ｃｕ配線３３Ｗの表面に存在する空孔の量は、その配線幅（配線の表面積）に比例することから、図１０に示すように、下層のＣｕ配線３３Ｗの幅が上層のＣｕ配線４３と同程度（約０．１８μｍ）である場合に、これらの配線をプラグ４３Ｐ（口径は、約０．１８μｍ）で接続する場合に対して、Ｃｕ配線３３Ｗの幅がＣｕ配線４３よりも大きい（たとえば約５．２μｍ）場合には、抵抗変動率の測定点の累積度数の増加量に対して抵抗変動率の増加量が大幅に大きくなる。すなわち、Ｃｕ配線３３Ｗの幅がＣｕ配線４３よりも大きい場合には、Ｃｕ配線３３Ｗの膜中に点在する空孔がストレスマイグレーションによってＣｕ配線３３Ｗとプラグ４３Ｐとの界面に集まって大きな空隙（ボイド）になり、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が発生しやすいことを示している。また、ここでは下層のＣｕ配線３３Ｗの幅が上層のＣｕ配線４３と同程度の場合と比較して、Ｃｕ配線３３Ｗの幅が上層のＣｕ配線４３の幅よりも広い場合としているが、これは特にこの条件に限られるものではない。すなわち、Ｃｕ配線３３Ｗの幅がプラグ４３Ｐの口径と同程度（約０．１８μｍ）であり、上層のＣｕ配線４３の幅（約５．２μｍ）よりも狭い場合、またはプラグ４３Ｐ（口径は約０．１８μｍ）に対してＣｕ配線３３Ｗの幅および上層のＣｕ配線４３の幅が広い場合（約５．２μｍ）についても同様に抵抗変動率の測定点の累積度数の増加量に対して抵抗変動率の増加量が大幅に大きくなる傾向があり、特にプラグ４３Ｐの口径に対して下層のＣｕ配線３３Ｗの幅が広い場合に顕著である。つまり、プラグ４３Ｐの口径に対して上層または下層の配線幅が広い場合においては、プラグ４３Ｐの底面部に空隙（ボイド）が集まりやすくなり、導通不良（断線）の発生を促す要因となることを示している。
【００４４】
プラグ４３Ｐの径をＣｕ配線４３の幅とほぼ同一とし、Ｃｕ配線３３ＷとＣｕ配線４３との間のプラグ４３Ｐにおける故障（導通不良）の発生が完全に独立事象であるとした場合には、確率の積の法則から、そのプラグ４３Ｐがｎ個である場合の故障確率は、そのプラグが１個である場合の故障確率のｎ乗となる。そのため、プラグ４３Ｐがｎ個である場合の累積不良率（故障確率）をプラグ４３Ｐの個数ｎと経過時間ｔの関数Ｆで表すと、Ｆ（ｎ，１；ｔ）＝Ｆ（１，１；ｔ）ｎと表すことができる。また、本実施の形態１の半導体集積回路装置が形成された半導体チップ内に前述したようなＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせがＮ個存在する場合には、関数Ｆにその組み合わせ数Ｎをパラメータとして加えることができ、その半導体チップの累積不良率とすることができる。すなわち、１−Ｆ（ｎ，Ｎ；ｔ）＝｛１−Ｆ（ｎ，１；ｔ）｝Ｎとなることから、１−Ｆ（ｎ，Ｎ；ｔ）＝｛１−Ｆ（１，１；ｔ）ｎ｝Ｎと表すことができる。図１１は、この式をもとに求めた、Ｎが５００である場合のＣｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良発生までの寿命（ストレスマイグレーション寿命という）と関数Ｆとの関係を示したものであり、ｎが１〜４である場合のそれぞれについて示している。図１１中において、ｎが１である場合とｎが２である場合とを関数Ｆが１×１０−３となるところで比較すると、ｎが２である場合のストレスマイグレーション寿命は、ｎが１である場合のストレスマイグレーション寿命から約１×１０２倍向上している。また、ｎが１である場合とｎが４である場合とを関数Ｆが１×１０−３となるところで比較すると、ｎが４である場合のストレスマイグレーション寿命は、ｎが１である場合のストレスマイグレーション寿命から約１×１０３倍向上しており、約１０年（８７６００時間）を実現することができる。
【００４５】
また、図１２は、上記ｎが１でありＮが２００００である場合の経過時間に対する累積不良率の実測値および上記の式をもとに求めた、ｎが２である場合の経過時間と関数Ｆとの関係を示したものである。この時、１枚の半導体ウェハ（半導体基板１）から、本実施の形態１の半導体集積回路装置が形成された半導体チップが１０８６個取得できるものとし、ＴＥＧ（Test Element Group）を用いた検査で測定できる−ｌｎ（１−Ｆ）の最小値は、１／１０８６（≒９×１０−４）としている。図１２に示すように、ｎが１である場合に、たとえばＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせのうちの約９０％以上においてストレスマイグレーションによる導通不良が発生していたとしても、ｎを２とすることによって、１枚の半導体ウェハ内においてはＣｕ配線３３ＷとＣｕ配線４３との間でのストレスマイグレーションによる導通不良発生の抑制が可能となる。
【００４６】
図１３は、主面（素子形成面）上に複数の上記Ｃｕ配線３３Ｗ、４３およびプラグ４３Ｐなどが形成された半導体基板１に対して、約２００℃の加熱を施すストレスマイグレーション試験を行った後におけるＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率と、抵抗変動率の測定点の累積度数との関係を示したものであり、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合と２個配置された場合とのそれぞれについて示している。ここで、上記したＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせ数Ｎは、２００００であるとする。また、図１３〜図１７中では、プラグ４３Ｐについて２通りの形成パターン（パターンＡ、Ｂ）で形成した際の結果を示している。図１３に示すように、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合（パターンＡ）には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率が大きく増加している。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が多数発生していることを示しているものである。一方、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが２個配置された場合（パターンＢ）には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率の変化は、プラグ４３Ｐが１個の場合に比べて大幅に小さい。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）がほとんど発生していないことを示しているものである。すなわち、ストレスマイグレーション試験の結果からも、Ｃｕ配線３３ＷとＣｕ配線４３との間に複数個のプラグ４３Ｐを配置することにより、Ｃｕ配線３３ＷとＣｕ配線４３との間での導通不良（断線）を抑制できることがわかる。
【００４７】
図１４および図１５は、主面上に複数の上記Ｃｕ配線３３Ｗ、４３およびプラグ４３Ｐなどが形成された半導体基板１に対して、約２００℃の加熱を施すストレスマイグレーション試験を行った後におけるＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率と、抵抗変動率の測定点の累積度数との関係を示したものであり、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合（パターンＡ）と２個配置された場合（パターンＢ）とのそれぞれについて示している。この時、Ｃｕ配線３３Ｗの幅は約５．２μｍであり、Ｃｕ配線４３の幅は０．１８μｍであり、上記したＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせ数Ｎは１２００である。また、図１４は、Ｃｕ配線３３Ｗの幅方向（Ｃｕ配線３３Ｗが延在する方向に直行する方向）の端部から約０．０９μｍのところにプラグ４３Ｐを配置した場合（パターンＡ）（プラグ４３Ｐが２個の場合には、Ｃｕ配線３３Ｗの幅方向の端部に近いプラグ４３Ｐまでの距離が約０．０９μｍの場合（パターンＢ））の結果について示したものである。一方、図１５は、Ｃｕ配線３３Ｗの幅方向の端部から約２．６μｍのところにプラグ４３Ｐを配置した場合（パターンＡ）（プラグ４３Ｐが２個の場合には、Ｃｕ配線３３Ｗの幅方向の端部に近いプラグ４３Ｐまでの距離が約２．６μｍの場合（パターンＢ））の結果について示したものである。図１５に示すように、Ｃｕ配線３３Ｗの幅方向の端部から約２．６μｍのところにプラグ４３Ｐを配置した場合には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率が大きく増加している。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が多数発生していることを示しているものである。一方、図１４に示すように、Ｃｕ配線３３Ｗの幅方向の端部から約０．０９μｍのところにプラグ４３Ｐを配置した場合には、図１５に示した場合に比べて抵抗変動率の測定点の累積度数の増加に対するＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率の増加量は大幅に小さくなっている。すなわち、図１４および図１５に示した結果より、プラグ４３Ｐの配置位置が、配線幅方向においてＣｕ配線３３Ｗの端部から離れ中央部に近づくに従って、Ｃｕ配線３３ＷとＣｕ配線４３との間でのストレスマイグレーションによる導通不良が増加することがわかる。
【００４８】
図１６および図１７は、主面上に複数の上記Ｃｕ配線３３Ｗ、４３およびプラグ４３Ｐなどが形成された半導体基板１に対して、約２００℃の加熱を施すストレスマイグレーション試験を行った後におけるＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率と、抵抗変動率の測定点の累積度数との関係を示したものであり、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合（パターンＡ）と２個配置された場合（パターンＢ）とのそれぞれについて示している。この時、Ｃｕ配線３３Ｗの幅は約５．２μｍであり、Ｃｕ配線４３の幅は０．１８μｍであり、上記したＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせ数Ｎは１２００である。また、図１６はプラグ４３Ｐの径を約０．１８μｍとした場合の結果について示したものであり、図１７はプラグ４３Ｐの径を約０．３６μｍとした場合の結果について示したものである。図１６に示すように、プラグ４３Ｐの径を約０．１８μｍとした場合には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率が大きく増加している。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が多数発生していることを示しているものである。一方、図１７に示すように、プラグ４３Ｐの径を約０．３６μｍとした場合には、プラグ４３Ｐの径を約０．１８μｍとした場合に比べて抵抗変動率の測定点の累積度数の増加に対するＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率の増加量は大幅に小さくなっている。すなわち、図１６および図１７に示した結果より、プラグ４３Ｐの径が大きくなるに従って、プラグ４３ＰとＣｕ配線３３Ｗとの接触面積が増大するので、Ｃｕ配線３３ＷとＣｕ配線４３との間においてストレスマイグレーションによる導通不良に対する耐性が強くなることがわかる。すなわち、プラグ４３Ｐの径が約０．３６μＭより小さくなるに従い、ストレスマイグレーションによる導通不良が発生しやすくなる。
【００４９】
本実施の形態１においては、図１０〜図１７を用いて説明した各要素を考慮して、Ｃｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法について以下のような規定をする。なお、以下の規定中においては、特に断りのない限りＣｕ配線４３の幅は約０．１８μｍであり、プラグ４３Ｐの径も約０．１８μｍであるものとする。
【００５０】
たとえば、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．９μｍ以下である場合には、プラグ４３Ｐは１個のみ配置する。前述したように、プラグ４３Ｐの径に対してＣｕ配線３３Ｗの幅が大きくなるに従って、ストレスマイグレーションによる導通不良が発生しやすくなるものであるから、Ｃｕ配線３３Ｗの幅が所定の値より小さい場合には、そのような導通不良の恐れも少ないことから、プラグ４３Ｐの配置数は１個のみとするものである。また、ストレスマイグレーションによる導通不良の原因となる空孔はＣｕ配線３３Ｗの膜中に多く存在し、プラグ４３ＰとＣｕ配線３３Ｗとの界面を中心として全方向から集まってくるものであるから、プラグ４３Ｐは、可能な限りＣｕ配線３３Ｗの幅方向における端部に近い位置（第１位置）で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。これにより、そのプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの幅方向における端部からの空隙の集中を防ぐことができるので、図１４および図１５を用いて前述したように、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。
【００５１】
たとえば、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上かつ約１．４４μｍ未満である場合には、図１８および図１９に示すように、Ｃｕ配線３３Ｗ上にプラグ４３Ｐは２個以上配置する。なお、図１８および図１９は、プラグ４３Ｐを２個配置した場合について図示したものであり、図１９は、図１８中のＤ−Ｄ線に沿った断面を示したものである。また、図１８中において、Ｗ１はＣｕ配線４３の幅を示し、Ｗ２はプラグ４３Ｐの径を示し、Ｗ３は隣接するプラグ４３Ｐ間の距離を示し、Ｗ４はＣｕ配線４３の延在する方向（Ｘで示す方向）におけるプラグ４３ＰのＣｕ配線４３の端部からの配置余裕距離を示し、Ｗ５はＣｕ配線３３Ｗの幅を示し、Ｗ６はＣｕ配線３３Ｎの幅を示すものである。また、たとえばＷ３はプラグ４３Ｐの径と同様の約０．１８μｍとし、Ｗ４は約０．０６μｍとする。本実施の形態１において、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上であり約１．４４μｍより小さい場合には、Ｃｕ配線３３Ｗと接続するプラグ４３Ｐを２個以上配置しても、本実施の形態１の半導体集積回路装置を形成するセルの大きさに与える影響は小さい。そのため、２個以上のＣｕ配線３３Ｗと接続するプラグ４３Ｐを容易に配置することができる。図１３を用いて前述したように、Ｃｕ配線３３Ｗの幅が大きくなり、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良（断線）が発生しやすくなることが懸念される場合でも、Ｃｕ配線３３ＷとＣｕ配線４３との間に２個以上のプラグ４３Ｐを配置することによって、ストレスマイグレーションによる導通不良の原因となる空隙の集合を複数のプラグ４３Ｐの配置箇所へ分散させることができるので、そのような導通不良の発生を防ぐことができる。すなわち、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良を起こすまでの時間（ストレスマイグレーション寿命）を延ばすことができる。
【００５２】
また、ストレスマイグレーションによる導通不良の原因となる空孔は、プラグ４３ＰとＣｕ配線３３Ｗとの界面を中心としてＣｕ配線３３Ｗの膜中の全方向から集まってくるものであるから、プラグ４３Ｐのうちの１個は、可能な限りＣｕ配線３３Ｗの幅方向（Ｘで示す方向）における端部に近い位置で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。すなわち、プラグ４３Ｐの口径の中心を、Ｃｕ配線３３Ｗの配線幅方向の中心部から合わせ余裕の１／２以上配線幅方向にずらして配置する。これにより、そのプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの幅方向における端部からの空孔の集中を防ぐことができるので、図１４および図１５を用いて前述したように、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。
【００５３】
また、図２０に示すように、プラグ４３Ｐの両方を可能な限りＣｕ配線３３Ｗの配線幅方向（Ｘで示す方向）における両端部に近い位置で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。すなわち、両方のプラグ４３Ｐのそれぞれの口径の中心をＣｕ配線３３Ｗの配線幅方向の中心部から合わせ余裕の１／２以上配線幅方向にずらして配置する。これにより、両方のプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの配線幅方向における端部からの空孔の集中を防ぐことができるので、図１４および図１５を用いて前述したように、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。
【００５４】
図１８および図１９で図示したような２個のプラグ４３ＰをＣｕ配線３３Ｗ上に配置する代わりに、図２１および図２２に示すように、Ｃｕ配線３３Ｗ上に配置するプラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１を拡大してもよい。この時、Ｗ２１については、Ｃｕ配線４３の幅Ｗ１の約２倍（約０．３６μｍ）とすることを例示できる。このように径を大きくしたプラグ４３Ｐを配置することにより、プラグ４３ＰとＣｕ配線３３Ｗとが接する面積を拡大できるので、図１６および図１７を用いて前述したように、プラグ４３ＰとＣｕ配線３３Ｗとの界面にストレスマイグレーションによって空孔が集中した場合でも、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を強くすることができる。それにより、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。図１８および図１９中においては、Ｗ２１をＷ１の約２倍とした場合について例示したが、Ｗ２１をさらに大きく設計してもよく、たとえば約３倍以上としてもよい（図２３参照）。
【００５５】
また、図２４に示すように、Ｃｕ配線３３Ｗ上において図２１〜図２３に示したようなＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置できる場合には、そのようにしてもよい。なお、図２３においては、プラグ４３Ｐを２個配置した場合について図示してある。この時、隣接するプラグ４３Ｐ間の距離は、図１８および図１９を用いて説明した場合と同様に約０．１８μｍとすることを例示できる。このように、Ｃｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置ことにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図２１〜図２３に示した場合よりさらに強くすることができる。
【００５６】
また、図２５に示すように、Ｃｕ配線３３Ｗ上においてＣｕ配線４３の幅を広げ、Ｃｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置したもの（図２３参照）を、さらにＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）においても複数個配置してもよい。このようにＸで示す方向およびＹで示す方向のそれぞれについてプラグ４３Ｐを複数個配置する場合には、プラグ４３Ｐの配置位置の設計を手動で行うものとする。なお、図２５においては、Ｘで示す方向およびＹで示す方向のそれぞれについて、プラグ４３Ｐを２個ずつ配置した場合について図示してある。このようなプラグ４３Ｐの配置手段を用いることにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図２４に示した場合よりさらに強くすることができる。
【００５７】
また、図２６に示すように、Ｃｕ配線４３がＣｕ配線３３Ｗを跨ぐように延在するようにパターニングし、Ｃｕ配線４３の延在する方向（Ｘで示す方向）でのプラグ４３Ｐの径Ｗ２１をＣｕ配線３３Ｗの幅Ｗ５と同程度にまで拡大してもよい。このようなプラグ４３ＰをＣｕ配線３３Ｗ上に配置することにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図２１〜図２３に示した場合よりさらに強くすることができる。
【００５８】
なお、本実施の形態１において、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．９μｍ以下である場合には、プラグ４３Ｐの配置数は１個のみとしているが、これに限定されるものではなく、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．６μｍ以上かつ０．９μｍ未満では、図１８および図１９に示すようにＣｕ配線３３Ｗ上にプラグ４３Ｐを２個配置してもよいし、図２１〜図２３に示すように、Ｃｕ配線３３Ｗ上に配置するプラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１を拡大してもよい。
【００５９】
また、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．６μｍ未満では、図２７に示すようにＣｕ配線３３Ｗ上にプラグ４３ＰをＣｕ配線３３Ｗの延在する方向（Ｘで示す方向に垂直な方向）に２個以上配置してもよいし、図２８に示すようにＣｕ配線３３Ｗ上に配置するプラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線３３Ｗの延在する方向（Ｘで示す方向に垂直な方向）での径Ｗ２１を拡大してもよい。なお、Ｃｕ配線３３Ｗ上を延在するＣｕ配線４３を、Ｃｕ配線３３Ｗの延在する方向にさらに延在して設け、３個以上複数のプラグ４３Ｐを配置してもよいし、プラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１を拡大してもよい。それにより、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．９μｍ以下である場合においても、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。
【００６０】
Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合には、たとえば図２９に示すように、Ｃｕ配線３３Ｗ上にプラグ４３Ｐは４個以上配置する。なお、図２９は、プラグ４３Ｐを４個配置した場合について図示したものである。本実施の形態１において、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合には、Ｃｕ配線３３Ｗと接続するプラグ４３Ｐを４個以上配置しても、本実施の形態１の半導体集積回路装置を形成するセルの大きさに与える影響は小さい。そのため、４個以上のＣｕ配線３３Ｗと接続するプラグ４３Ｐを容易に配置することができる。このように、下層のＣｕ配線３３Ｗの幅が大きくなった場合には、それに合わせてＣｕ配線３３Ｗと接続するプラグ４３Ｐの配置数を増やすことにより、図１８および図１９を用いて前述した場合と同様の効果を得ることができる。
【００６１】
また、図３０に示すように、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合にも、図２１〜図２３を用いて前述したようなＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置してもよい。それにより、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合にも、図２１〜図２３を用いて前述した場合と同様の効果を得ることができる。
【００６２】
Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合には、４個以上のプラグ４３ＰをＣｕ配線３３Ｗ上にてＣｕ配線４３の延在する方向（Ｘで示す方向）に沿って一列に配置する以外の手段を用いてもよい。たとえば、図３１に示すように、Ｃｕ配線３３Ｗ上においてＣｕ配線４３の幅を広げ、Ｃｕ配線４３の延在する方向およびＣｕ配線３３Ｗの延在する方向（Ｘで示す方向）のそれぞれにおいてプラグ４３Ｐを複数個配置するものである。なお、図３１においては、Ｘで示す方向およびＹで示す方向のそれぞれについて、プラグ４３Ｐを２個ずつ配置した場合について図示してある。この時、Ｘで示す方向における隣接するプラグ４３Ｐ間の距離Ｗ３はプラグ４３Ｐの径と同程度とし、Ｙで示す方向における隣接するプラグ４３Ｐ間の距離はＣｕ配線３３Ｎ上におけるＣｕ配線４３の幅と同程度とすることを例示できる。このようにプラグ４３Ｐを配置することによっても、図２９に示した場合と同様の効果を得ることができる。
【００６３】
また、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合においても、図２５を用いて前述した場合と同様のプラグ４３Ｐの配置手段を用いることができる（図３２参照）。それにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図３０に示した場合よりさらに強くすることができる。
【００６４】
また、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合においては、図３３に示すように、Ｃｕ配線３３Ｗ上においてＣｕ配線４３の幅を広げ、Ｃｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１およびＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）での径Ｗ２２が拡大したプラグ４３ＰをＣｕ配線３３Ｗ上に配置してもよい。この時、Ｗ２１およびＷ２２は、Ｃｕ配線３３Ｎ上に配置されたプラグ４３Ｐの径Ｗ２の約２倍以上とすることを例示できる。このようにプラグ４３Ｐを配置することによっても、図２９〜図３２を用いて前述した場合と同様の効果を得ることができる。
【００６５】
また、本発明者らが行った実験によれば、本実施の形態１におけるＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法は、プラグ４３Ｐの底部の径が０．２μｍ程度以下である場合に特に有効であることがわかった。
【００６６】
ここで、本実施の形態１に示す図２１、２３、２４、２５、２６、３０、３２、３３のような接続孔の形状において、実際にこのような大きな径を形成する場合には、エッチングされる層（ここでは層間絶縁膜３６）とエッチングストッパとなる層（ここでは炭窒化シリコン膜３５）との間で選択比が小さくなる恐れがある。すなわち、図２６に示されるような径がＷ５とＷ２の接続孔を同時に形成する場合、Ｗ２の接続孔が開口する前にＷ５の接続孔が開口され、その後Ｗ２の接続孔が開口するまでエッチングを続けるとオーバーエッチとなり、Ｗ５の接続孔下、またはその周辺までもエッチングしてしまうという問題が発生する。このエッチングの選択比はエッチングされる層３６、エッチングストッパ層３５の材料やドライエッチングの条件にも起因するため、一般的に径の大きさのみでは定義できないが、この選択比は５以上が必要であり、この選択比が満たされる範囲で接続孔の径を大きくするならば、ストレスマイグレーションによる導通不良に対する耐性を高めるのに有効な手段であることは前述した通りである。
【００６７】
なお、図示は省略するが、図７および図８を用いて説明した工程の後、前述した工程を繰り返し、第３層目のＣｕ配線４３の上部に単層または複数層のＣｕ配線を形成することにより、本実施の形態１の半導体集積回路装置を製造する。
【００６８】
なお、特に限定はされないが、第３層目のＣｕ配線よりも上層のＣｕ配線層において、それらの配線層間を接続するプラグの口径が０．５μｍ以上の場合、配線層間を接続するプラグは、電流密度等が許す範囲内等他の事情により複数個プラグを設ける必要がある場合以外は一つで構成される。
【００６９】
また、特に限定はされないが、後述するように、たとえば第２および第３層目のＣｕ配線において、高集積化のために信号配線は約０．１８μｍの配線幅で形成され、約０．１８μｍ以上の太い配線幅を有する配線としては、基準電圧（Ｖｓｓ）または電源電圧（Ｖｄｄ）を供給する電源配線がある。
【００７０】
（実施の形態２）
図３４は本実施の形態２の半導体集積回路装置の製造工程中の要部平面図であり、図３５は図３４中に示すＥ−Ｅ線およびＦ−Ｆ線のそれぞれに沿った断面図を示したものである。
【００７１】
本実施の形態２の半導体集積回路装置の製造工程は、修正用の回路Ｒを有すること以外前記実施の形態１の半導体集積回路装置の製造工程とほぼ同様であるが、図３４および図３５に示すように、プラグ４３ＰおよびＣｕ配線４３を形成する工程時にプラグ（第１プラグ）４３ＰＲおよびＣｕ配線（第２埋め込み配線）４３Ｒも形成するものである。本実施の形態２においては、たとえば本実施の形態２の半導体集積回路装置を製造し回路動作のテストを行う一連の製造工程にて回路設計上の欠陥が発生した場合に、回路接続を修正するために修正用の回路Ｒが予め半導体集積回路装置に形成されている。すなわち、回路動作のテスト後にマスクパターンを変更し、配線に対して切断・接続処理することによってその欠陥によって不良となった回路（配線）を半導体集積回路装置から電気的に切り離したり、回路接続を修正するため修正用の回路Ｒを電気的に接続できるように、第３層目のＣｕ配線４３Ｒについては予め冗長な設計がなされている。また、そのような切断・接続処理を考慮して、Ｃｕ配線４３Ｒはできるだけ上層の配線として形成することが好ましく、第３層目の埋め込み配線であるＣｕ配線４３Ｒを用いている。たとえば、図３４および図３６に例示するように、修正用の回路Ｒは、使用しないときはフローティングになるのを避ける目的で、修正用の回路Ｒの入力（ＭＩＳＦＥＴＱｎ、Ｑｐのゲート電極）は、Ｃｕ配線４３ＲによりＣｕ配線３３Ｗ（電源配線（Ｖｄｄ））に電気的に接続され、電位が固定されている。
【００７２】
Ｃｕ配線４３Ｒは、プラグ４３ＰＲを介してＣｕ配線３３Ｗと電気的に接続している。ここで、本実施の形態２においては、Ｃｕ配線３３Ｗは基準電位（Ｖｓｓ）または電源電位（Ｖｄｄ）をＭＩＳＦＥＴＱｐ、Ｑｎまたはｐ型ウェル５およびｎ型ウェル６に供給する電源配線を形成する。そのため、Ｃｕ配線３３Ｗと電気的に接続しているＣｕ配線４３Ｒの電位は固定される。それにより、たとえば本実施の形態２の半導体集積回路装置のスターティング時において、Ｃｕ配線４３Ｒに大電流が流れてしまうことを防ぐことができるので、Ｃｕ配線４３Ｒを可能な限り細い幅で形成することが可能となる。すなわち、Ｃｕ配線４３Ｒの幅はＣｕ配線３３Ｗの幅に比べて相対的に狭くなることから、本実施の形態２におけるＣｕ配線３３ＷとＣｕ配線４３Ｒとを接続するプラグ４３ＰＲの配置方法については、前記実施の形態１において図１８〜図３３を用いて説明したＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法と同様の規定を行う。それにより、本実施の形態２においても、前記実施の形態１と同様に、Ｃｕ配線３３ＷとＣｕ配線４３Ｒとの間におけるストレスマイグレーションによる導通不良（断線）の発生を抑制することが可能となる。
【００７３】
（実施の形態３）
図３７は本実施の形態３の半導体集積回路装置の製造工程中の要部平面図である。
【００７４】
本実施の形態３の半導体集積回路装置の製造工程は、前記実施の形態１および２の半導体集積回路装置の製造工程とほぼ同様である。本実施の形態３においては、たとえば本実施の形態３の半導体集積回路装置を形成するセルＣＥＬＬの配列上に配置され基準（接地）電位へ電気的に接続されている電源幹線である複数のＣｕ配線３３Ｗ間において電位差が生じてしまうことを防ぐために、Ｃｕ配線３３Ｗの上層に配置されたＣｕ配線４３を用いてそれら複数のＣｕ配線３３Ｗを電気的に接続する。すなわち、Ｃｕ配線４３を複数のＣｕ配線３３Ｗの補助電源配線として用いるものである。
【００７５】
上記したように、本実施の形態３における上記Ｃｕ配線４３は補助電源配線である。また、本実施の形態３の半導体集積回路装置が形成された半導体チップの面積を小さくする目的から、Ｃｕ配線４３を含む配線の配置密度を増加させる必要がある。そのため、補助電源配線となるＣｕ配線４３は、可能な限り細い幅で形成することになる。すなわち、Ｃｕ配線４３の幅はＣｕ配線３３Ｗの幅に比べて相対的に狭くなることから、本実施の形態３におけるＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法については、前記実施の形態１において図１８〜図３３を用いて説明したＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法と同様の規定を行う。それにより、本実施の形態３においても、前記実施の形態１と同様に、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良（断線）の発生を抑制することが可能となる。
【００７６】
上記のような本実施の形態３においても、前記実施の形態１および前記実施の形態２と同様の効果を得ることができる。
【００７７】
（実施の形態４）
図３８は本実施の形態４の半導体集積回路装置の製造工程中の要部平面図である。
【００７８】
本実施の形態４の半導体集積回路装置の製造工程は、前記実施の形態１〜３の半導体集積回路装置の製造工程とほぼ同様である。本実施の形態４においては、たとえば前記実施の形態１の場合に比べて相対的に大きな電流をＣｕ配線４３に導通させる目的で、Ｃｕ配線４３の幅を前記実施の形態１にて示したＣｕ配線４３（図８および図９参照）の幅より相対的に大きく形成するものである。ここで、本実施の形態４において、Ｃｕ配線３３Ｗ、４３の幅は、約３μｍとする。このような場合、Ｃｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐは、平面においてが重なる領域にて可能な限り狭い間隔で配置可能な個数分個配置する。たとえば、径が約０．６μｍのプラグ４３ＰをＣｕ配線４３の延在する方向（Ｘで示す方向）およびＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）のそれぞれについて２個ずつ配置するものである。Ｃｕ配線３３ＷとＣｕ配線４３との間に、Ｃｕ配線３３ＷおよびＣｕ配線４３の幅に対して相対的に小さい径を有するプラグ４３Ｐを１個のみしか配置しない場合には、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良（断線）の発生が懸念されるが、上記のような本実施の形態４のプラグ４３Ｐの配置手段を用いることにより、そのような不具合を防ぐことが可能となる。
【００７９】
また、図３９に示すように、Ｃｕ配線３３Ｗが電源幹線である場合には、Ｃｕ配線３３ＷおよびＣｕ配線４３の幅を図３８に示した場合よりもさらに大きく形成する。この時、そのＣｕ配線３３ＷおよびＣｕ配線４３の幅は、約１７μｍとすることを例示できる。このような場合、プラグ４３Ｐを図３８を用いて説明した場合よりもさらに多数個配置するものである。たとえば、径が約０．６μｍのプラグ４３ＰをＣｕ配線４３の延在する方向（Ｘで示す方向）およびＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）のそれぞれについて１５個ずつ配置するものである。このように、Ｃｕ配線３３ＷおよびＣｕ配線４３の幅が大きくなった場合でも、それに合わせてＣｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐの配置個数を増やすことにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良（断線）の発生を抑制することができる。
【００８０】
上記のような本実施の形態４においても、前記実施の形態１〜３と同様の効果を得ることができる。
【００８１】
（実施の形態５）
図４０は本実施の形態５の半導体集積回路装置の製造工程中の要部平面図である。
【００８２】
本実施の形態５の半導体集積回路装置の製造工程は、前記実施の形態１〜４の半導体集積回路装置の製造工程とほぼ同様である。また、本実施の形態５においては、各配線およびプラグのレイアウト設計をコンピュータにより自動的に行うものである。たとえば、図４０中に示すＹ方向に延在し間隔ＰＸで配列された複数の配線格子線（第１配線格子線）ＬＬ１とＸ方向に延在し間隔ＰＹで配列された複数の配線格子線（第２配線格子線）ＬＬ２とが設定され、Ｃｕ配線３３Ｗ、３３Ｎはその幅方向の中心が配線格子線ＬＬ１上に配置されるように設計され、Ｃｕ配線４３はその幅方向の中心が配線格子線ＬＬ２上に配置されるように設計されるものである。この時、コンピュータを用いてプラグ４３Ｐの配置位置を自動的に設定すると、プラグ４３Ｐは、その中心が配線格子線ＬＬ１と配線格子線ＬＬ２との交点に配置されることになるが、本実施の形態４では、Ｃｕ配線３３Ｎに比べて相対的に幅の大きいＣｕ配線３３Ｗ上に配置されるプラグ４３Ｐの配置位置の設定については、コンピュータによる自動設定を行わずに手動で行うものとする。すなわち、プラグ４３Ｐの中心が配線格子線ＬＬ１上に配置されないようにプラグ４３Ｐの配置位置を設定するものである。この時、プラグ４３Ｐの中心と配線格子線ＬＬ１とを、プラグ４３Ｐの形成位置合わせ余裕となる必要最小限の距離以上（たとえばプラグ４３Ｐの径の１／２程度以上）離間させ、平面においてプラグ４３Ｐの配置位置をＣｕ配線３３Ｗの幅方向における端部へ近づける。また、プラグ４３Ｐは、可能な限りＣｕ配線３３Ｗの幅方向における端部に近い位置で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。ストレスマイグレーションによる導通不良の原因となる空孔はＣｕ配線３３Ｗの膜中に多く存在し、プラグ４３ＰとＣｕ配線３３Ｗとの界面を中心として全方向から集まってくるものであるが、このようなプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの幅方向における端部からの空孔の集中を防ぐことができる。それにより、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。
【００８３】
上記のような本実施の形態５においても、前記実施の形態１〜４と同様の効果を得ることができる。
【００８４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８５】
前記実施の形態１〜５のそれぞれを、他の実施の形態１〜５の一つまたは２以上の複数と組み合わせてもよい。
【００８６】
前記実施の形態においては、本発明をＣＭＯＳ−ＬＳＩにおける埋め込み配線（Ｃｕ配線）および埋め込み配線間を接続するプラグの製造工程に適用した場合について例示したが、ＣＭＯＳ−ＬＳＩ以外にもＳＲＡＭ（Static Random Access Memory）における埋め込み配線および埋め込み配線間を接続するプラグの製造工程に適用してもよい。
【００８７】
上記実施の形態によって得られる効果を簡単に説明すれば以下の通りである。
（１）絶縁膜をエッチングして形成した配線溝にＣｕを主成分とする導電性膜を埋め込んでなる埋め込み配線を複数層に渡って形成する際に、下層の埋め込み配線（第１埋め込み配線）と上層の埋め込み配線（第２埋め込み配線）とを電気的に接続するプラグ（第１プラグ）を複数個配置することにより、１個のプラグと下層の埋め込み配線との界面にストレスマイグレーションによる空孔の集中を防ぐことができるので、下層の埋め込み配線と上層の埋め込み配線との間での導通不良を防ぐことができる。
（２）絶縁膜をエッチングして形成した配線溝にＣｕを主成分とする導電性膜を埋め込んでなる埋め込み配線を複数層に渡って形成する際に、下層の埋め込み配線（第１埋め込み配線）と上層の埋め込み配線（第２埋め込み配線）とを電気的に接続するプラグ（第１プラグ）の径を拡大し、プラグと下層の配線とが接する面積を拡大することにより、プラグと下層の埋め込み配線との界面にストレスマイグレーションによって空孔が集中した場合でも、下層の埋め込み配線と上層の埋め込み配線との間での導通不良を防ぐことができる。
（３）絶縁膜をエッチングして形成した配線溝にＣｕを主成分とする導電性膜を埋め込んでなる埋め込み配線を複数層に渡って形成する際に、下層の埋め込み配線（第１埋め込み配線）と上層の埋め込み配線（第２埋め込み配線）とを電気的に接続するプラグ（第１プラグ）を下層の埋め込み配線の端部に近い位置で下層の埋め込み配線と接続させることによって、ストレスマイグレーションによってプラグと下層の埋め込み配線との界面に集中する空孔の量を低減できるので、下層の埋め込み配線と上層の埋め込み配線との間での導通不良を防ぐことができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部平面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図４】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図８】図６に続く半導体集積回路装置の製造工程中の要部平面図である。
【図９】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】本発明者らが実験により求めた上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を下層配線の幅毎に示した説明図である。
【図１１】本発明者らが計算により求めた上層配線と下層配線との間のストレスマイグレーション寿命と累積不良率との関係を上層配線と下層配線との間のプラグの数毎に示した説明図である。
【図１２】本発明者らが計算により求めた上層配線と下層配線との間の累積不良率と経過時間との関係を示した説明図である。
【図１３】本発明者らが高温放置試験により求めた上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を上層配線と下層配線との間のプラグの数毎に示した説明図である。
【図１４】本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの配置位置に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。
【図１５】本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの配置位置に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。
【図１６】本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの径に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。
【図１７】本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの径に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図１９】図１８中のＤ−Ｄ線に沿った断面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２２】図２１中のＤ−Ｄ線に沿った断面図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２５】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２８】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図２９】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図３０】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図３１】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図３２】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図３３】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。
【図３４】本発明の実施の形態２である半導体集積回路装置の製造工程中の要部平面図である。
【図３５】本発明の実施の形態２である半導体集積回路装置の製造工程中の要部断面図である。
【図３６】本発明の実施の形態２である半導体集積回路装置の要部等価回路図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の製造工程中の要部平面図である。
【図３８】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部平面図である。
【図３９】本発明の実施の形態４である半導体集積回路装置の製造工程中の要部平面図である。
【図４０】本発明の実施の形態５である半導体集積回路装置の製造工程中の要部平面図である。
【符号の説明】
【００８９】
１  半導体基板
３  素子分離領域
４  ｎ型アイソレーション領域
５  ｐ型ウエル
６  ｎ型ウエル
７  ゲート酸化膜
８  ゲート電極
１１  ｎ＋型半導体領域（ソース、ドレイン）
１２  ｐ＋型半導体領域（ソース、ドレイン）
１２Ａ  ｐ型引き出し層
１３  シリサイド層
１５  窒化シリコン膜
１６  酸化シリコン膜
１７  コンタクトホール
１８  プラグ
１９  炭化シリコン膜
２０  層間絶縁膜
２２  配線溝
２４  埋め込み配線
２４Ａ  バリアメタル膜
２４Ｂ  Ｗ膜
２５  炭窒化シリコン膜
２６  層間絶縁膜
２８  炭化シリコン膜（第１絶縁膜）
２９  層間絶縁膜（第１絶縁膜）
３１  接続孔（第１孔部）
３２  配線溝（第１配線溝、第３配線溝）
３３Ａ  バリアメタル膜
３３Ｂ  Ｃｕ膜（第１導電性膜）
３３Ｐ  プラグ
３３Ｎ  Ｃｕ配線（第３埋め込み配線）
３３Ｗ  Ｃｕ配線（第１埋め込み配線）
３５  炭窒化シリコン膜（第２絶縁膜）
３６  層間絶縁膜（第２絶縁膜）
３８  炭化シリコン膜（第３絶縁膜）
３９  層間絶縁膜（第３絶縁膜）
４１  接続孔（第１孔部）
４２  配線溝（第２配線溝）
４３  Ｃｕ配線（第２埋め込み配線）
４３Ａ  バリアメタル膜
４３Ｂ  Ｃｕ膜（第３導電性膜）
４３Ｐ  プラグ（第１プラグ、第２プラグ）
４３ＰＲ  プラグ（第１プラグ）
４３Ｒ  Ｃｕ配線（第２埋め込み配線）
ＣＥＬＬ  セル
ＬＬ１  配線格子線（第１配線格子線）
ＬＬ２  配線格子線（第２配線格子線）
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｒ  修正用の回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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