(57)【要約】【課題】裏面側のチッピングや、ウェーハの反りを抑制する半導体装置及びその製造方法を提供する。【解決手段】第１の主面と、第１の主面の反対側に設けられた第２の主面と、第１の主面側の表層部に設けられたチャネル形成領域と、を有する半導体層と、半導体層の第１の主面上におけるダイシングストリートより内側に設けられた第１の主電極と、半導体層の第２の主面上におけるダイシングストリートより内側に設けられた第２の主電極と、絶縁膜を介してチャネル形成領域に対向する制御電極と、を備えた。【選択図】図１
2008098529.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面と、前記第１の主面の反対側に設けられた第２の主面と、前記第１の主面側の表層部に設けられたチャネル形成領域と、を有する半導体層と、
前記半導体層の前記第１の主面上におけるダイシングストリートより内側に設けられた第１の主電極と、
前記半導体層の前記第２の主面上におけるダイシングストリートより内側に設けられた第２の主電極と、
絶縁膜を介して前記チャネル形成領域に対向する制御電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の主電極の表面上に、前記第２の主電極と材料及び厚さが実質同じメタル層が設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体層の第１の主面側の表層部にチャネル形成領域を形成する工程と、
絶縁膜を介して前記チャネル形成領域に対向する制御電極を形成する工程と、
前記半導体層の前記第１の主面上に第１の主電極を形成する工程と、
前記半導体層における前記第１の主面の反対側に設けられた第２の主面上におけるダイシングストリートで囲まれた領域に、第２の主電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の主電極を、めっき法により析出形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２の主電極をめっき法により析出形成するときに、同時に前記第１の主電極の表面上にもめっき層を析出形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの縦型の半導体装置では、裏面にも電極が形成される（例えば、特許文献１を参照。）。
【０００３】
その裏面電極は、はんだを用いて実装面に実装されることが多く、裏面電極は比較的厚く形成され、また、半導体（例えば、シリコン等。）などに比べて軟らかいメタルが用いられる。そのため、ダイシング時にブレードによって裏面電極を切断する際に、ブレードが目詰まりし、裏面側でチッピング（ダイシングストリートのエッジに生じるチップ欠け）が発生しやすい。また、ウェーハの裏面全面にメタルが形成されていると、特に薄いウェーハの場合に反りが発生し、以降の工程における搬送が困難になる問題もある。
【特許文献１】特開２００６−５９８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、裏面側のチッピングや、ウェーハの反りを抑制する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１の主面と、前記第１の主面の反対側に設けられた第２の主面と、前記第１の主面側の表層部に設けられたチャネル形成領域と、を有する半導体層と、前記半導体層の前記第１の主面上におけるダイシングストリートより内側に設けられた第１の主電極と、前記半導体層の前記第２の主面上におけるダイシングストリートより内側に設けられた第２の主電極と、絶縁膜を介して前記チャネル形成領域に対向する制御電極と、を備えたことを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、半導体層の第１の主面側の表層部にチャネル形成領域を形成する工程と、絶縁膜を介して前記チャネル形成領域に対向する制御電極を形成する工程と、前記半導体層の前記第１の主面上に第１の主電極を形成する工程と、前記半導体層における前記第１の主面の反対側に設けられた第２の主面上におけるダイシングストリートで囲まれた領域に、第２の主電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、裏面側のチッピングや、ウェーハの反りを抑制する半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。
【０００９】
図１は、本発明の実施形態に係る半導体装置の裏面を表す模式平面図である。  
図２は、同半導体装置の模式断面図である。  
本実施形態では、半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を例に挙げて説明する。  
図３は、プレーナゲート構造のＩＧＢＴの要部断面を例示する模式図である。  
図４は、トレンチゲート構造のＩＧＢＴの要部断面を例示する模式図である。
【００１０】
図２に表されるように、本実施形態に係る半導体装置は、チャネル形成領域などの活性領域が形成された半導体層１０と、半導体層１０の第１の主面１０ａ上に設けられた第１の主電極１と、第１の主面１０ａの反対側の面である第２の主面１０ｂ上に設けられた第２の主電極２と、を備える。
【００１１】
図１に表されるように、半導体装置の裏面（第２の主面１０ｂ）の縁部には、ダイシングストリート１００が形成されている。同様に、図示しないが、半導体装置の表面（第１の主面１０ａ）の縁部にも、ダイシングストリート１００が形成されている。ダイシングストリート１００は、半導体装置（半導体チップ）を個々に切り出す前のウェーハ上における個々の半導体装置（半導体チップ）間に形成される境界線であり、ダイシングストリート１００に沿って、ダイシングブレードがウェーハを切断していく。
【００１２】
ウェーハ上におけるダイシングストリートの幅は、例えば７０〜１００（μｍ）であり、ダイシングされた個々の半導体装置（半導体チップ）の縁部に残されるダイシングストリート１００の幅は、例えば２０〜３０（μｍ）ほどである。
【００１３】
図１に表すように、第２の主電極２は、半導体層１０の第２の主面１０ｂ上におけるダイシングストリート１００よりも内側に形成されている。同様に、第１の主電極１も、半導体層１０の第１の主面１０ａ上におけるダイシングストリート１００よりも内側に形成されている。
【００１４】
チャネル形成領域や、絶縁膜を介してチャネル形成領域に対向する制御電極などは、半導体層１０における第１の主面１０ａ側の表層部に形成される。
【００１５】
図３に表すプレーナゲート構造のＩＧＢＴでは、ｐ＋型のシリコン基板（コレクタ層）３の上に、ｎ＋型のバッファ層４、ｎ−型ベース層５が順に設けられている。ｎ−型ベース層５の表層部にはｐ＋型のベース領域６が選択的に設けられ、ベース領域６の表面にはｎ＋型のエミッタ領域７が選択的に設けられている。
【００１６】
エミッタ領域７の一部から、ベース領域６を経てｎ−型ベース層５に至る表面（半導体層１０における第１の主面に対応する面）上には、絶縁膜８を介して制御電極９が設けられている。制御電極９が、絶縁膜８を介して対向するベース領域６の表層部が、チャネル形成領域として機能する。
【００１７】
制御電極９は、層間絶縁膜１１によって覆われ、その層間絶縁膜１１を覆うように第１の主電極１が、エミッタ領域７に接して設けられている。
【００１８】
半導体層１０の第２の主面に対応するコレクタ層３の裏面には、第２の主電極２が設けられている。
【００１９】
図４に表すトレンチゲート構造のＩＧＢＴでは、ｐ＋型のシリコン基板（コレクタ層）３の上に、ｎ＋型のバッファ層４、ｎ−型ベース層５が順に設けられている。ｎ−型ベース層５の表層部にｐ＋型のベース領域１６が設けられ、ベース領域１６の表面にはｎ＋型のエミッタ領域１７が選択的に設けられている。
【００２０】
半導体層１０における第１の主面に対応するエミッタ領域１７の表面から、エミッタ領域１７及びベース領域１６を貫通してｎ−型ベース層５に至るトレンチが形成され、そのトレンチ内部には絶縁膜１８を介して制御電極１９が充填されている。ベース領域１６において、絶縁膜１８を介して制御電極１９が対向する部分がチャネル形成領域として機能する。
【００２１】
エミッタ領域１７及びベース領域１６の表面（半導体層１０における第１の主面に対応する面）上には、第１の主電極１が設けられ、第１の主電極１と、制御電極１９との間には層間絶縁膜２０が介在されている。
【００２２】
半導体層１０の第２の主面に対応するコレクタ層３の裏面には、第２の主電極２が設けられている。
【００２３】
前述したＩＧＢＴにおいて、制御電極９、１９に所望の制御電圧（ゲート電圧）を印加すると、絶縁膜８、１８を介して制御電極９、１９に対向するチャネル形成領域にｎチャネルが形成され、第１の主電極１と第２の主電極２との間（エミッタ・コレクタ間）がオン状態となる。ＩＧＢＴでは、エミッタから電子が、コレクタから正孔が注入され、ｎ−型ベース層５にキャリアが蓄積し、伝導度変調が起こるので、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）に比べてオン抵抗を小さくできる。
【００２４】
次に、図５は、本発明の実施形態に係る半導体装置における第２の主電極２の形成工程及びダイシング工程を表す工程断面図である。
【００２５】
図３、４に表す構造における第２の主電極２以外を半導体ウェーハ２１に形成した後、図５（ａ）に表すように、その半導体ウェーハ２１の裏面（第２の主面）の全面に、コンタクト層２２を形成する。コンタクト層２２は、例えば、蒸着法で形成されるアルミニウムからなり、その厚さは２００（ｎｍ）である。コンタクト層２２には、半導体層とのオーミックコンタクトを得るために、例えば、４００〜５００℃の窒素ガス中で、十〜数十分、シンター処理が施される。
【００２６】
次に、図５（ｂ）に表すように、コンタクト層２２の全面に、金属層２ａを、例えばスパッタ法で形成する。金属層２ａには、はんだのぬれ性を良くする材料が用いられ、金属層２ａは、コンタクト層２２側から順に積層された、例えば、Ｔｉ層、Ｎｉ層、Ａｕ層からなる。例えば、Ｔｉ層の厚さは２００（ｎｍ）、Ｎｉ層の厚さは７００（ｎｍ）、Ａｕ層の厚さは１００（ｎｍ）である。
【００２７】
次に、金属層２ａの表面全面にレジスト膜を形成した後、フォトリソグラフィ及びエッチングにより、レジスト膜を図５（ｃ）に表すように選択的に除去してパターニングし、マスク２３を形成する。マスク２３には、半導体ウェーハ２１におけるダイシングラインに対応する位置に開口２３ａがあけられている。ここで、フォトリソグラフィには、例えば両面露光装置を用いればよい。
【００２８】
次に、図５（ｄ）に表すように、マスク２３を用いて、金属層２ａを例えば王水でエッチングした後、図５（ｅ）に表すように、マスク２３を剥離する。これにより、半導体ウェーハ２１の裏面（第２の主面）に、パターニングされた第２の主電極２が形成される。
【００２９】
金属層２ａは、マスク２３の開口２３ａから露出している部分のみが選択的にエッチング除去され、したがって、第２の主電極２は、格子状のダイシングストリートに対応する部分には形成されず、ダイシングストリートによって囲まれた領域に形成され、半導体ウェーハ２１の裏面に島状に形成されている。
【００３０】
なお、図５に表す具体例においては、コンタクト層２２は、エッチングせず、半導体ウェーハ２１の裏面全面に残しているが、コンタクト層２２も、金属層２ａと同様に、マスク２３の開口２３ａより露出する部分をエッチング除去してもよい。
【００３１】
第２の主電極２の形成後、図５（ｆ）に表すように、第２の主電極２をダイシングテープ２５に貼り付けた状態で、ブレード２６を用いて、ダイシングストリートに沿って半導体ウェーハ２１を切断し、個々の半導体装置（半導体チップ）に分割する。ブレード２６の刃幅は、例えば３０〜４０（μｍ）であり、ダイシングストリートの幅は、例えば７０〜１００（μｍ）である。
【００３２】
前述したように、第２の主電極２は、ダイシングストリートに対応する位置には設けられないようにパターニングされているため、ダイシング時に、ブレード２６は第２の主電極２を切断しなくて済み、ブレード２６の目詰まり及びそれに起因するチッピング（ダイシングストリートのエッジに生じるチップ欠け）を防ぐことができる。
【００３３】
なお、コンタクト層２２は、半導体層とオーミックコンタクトをとるために設けられ、第２の主電極２に比べて薄いので、ダイシングストリート上に存在し、ブレード２６がそのコンタクト層２２を切断しても、ブレード２６の目詰まり及びそれに起因するチッピングは起きにくい。
【００３４】
第１の主電極１は、ウェーハ状態で、各チップごとに区切られてパターニング形成されるため、ダイシングストリート上には存在していない。
【００３５】
次に、図８は、１２０（μｍ）、１５０（μｍ）、１８０（μｍ）の各厚さの半導体ウェーハの裏面に対して行う各処理の後（研削・ポリッシュ後、ウェットエッチング後、テープ剥離後、コンタクト層としてのアルミニウムの蒸着後、シンター後、第２の主電極としてＶ／Ｎｉ／Ａｕの形成後）におけるウェーハ反り量（ｍｍ）の推移を表すグラフ図である。  
アルミニウム膜及び（Ｖ／Ｎｉ／Ａｕ）膜は、前述した本実施形態のようにパターニングせず、半導体ウェーハの裏面全面に形成した。  
縦軸において、「０」より上方は、裏面を上にした状態で半導体ウェーハが凸状に反る場合の反り量（ｍｍ）を表し、「０」より下方は、裏面を上にした状態で半導体ウェーハが凹状に反る場合の反り量（ｍｍ）を表す。
【００３６】
図８の結果より、半導体ウェーハの裏面全面に金属膜を形成することで、その膜の応力、特にオーミックコンタクト用のアルミニウム膜に比べて厚い第２の主電極として機能する（Ｖ／Ｎｉ／Ａｕ）膜の応力によって、半導体ウェーハに大きな反りが生じることがわかる。
【００３７】
本実施形態では、半導体ウェーハの裏面（第２の主面）に形成される第２の主電極は、前述したように、パターニングされて島状に形成されるため、裏面全面に第２の主電極を形成した場合に比べて、膜応力を低減でき、ウェーハ反りを抑制することができる。
【００３８】
次に、図６は、第２の主電極の形成にめっき法を用いた場合の工程断面図である。
【００３９】
例えばＩＧＢＴにおける第２の主電極以外を半導体ウェーハ２１に形成した後、図６（ａ）に表すように、その半導体ウェーハ２１の裏面（第２の主面）の全面に、コンタクト層２２を形成する。コンタクト層２２は、例えば、蒸着法で形成されるアルミニウムからなり、その厚さは例えば２００（ｎｍ）である。コンタクト層２２には、半導体層とのオーミックコンタクトを得るために、例えば、４００〜５００℃の窒素ガス中で、十〜数十分、シンター処理が施される。
【００４０】
次に、図６（ｂ）に表すように、半導体ウェーハ２１の表面（第１の主面）側に、第１の主電極１を覆うようにして保護テープ３１を貼り付ける。なお、保護テープ３１に代えてレジスト膜を形成してもよい。
【００４１】
次に、図６（ｃ）に表すように、コンタクト層２２の表面に、選択的にめっきレジスト３３を形成する。めっきレジスト３３は、半導体ウェーハ２１におけるダイシングラインに対応する位置に設けられる。ここで、めっきレジストの露光工程は、例えば両面露光装置を用いて行えばよい。
【００４２】
次に、図６（ｄ）に表すように、めっきレジスト３３をマスクとして電界めっきを行い、コンタクト層２２の表面上に第２の主電極３２ａを析出形成する。第２の主電極３２ａは、コンタクト層２２側から順に形成された、例えば、Ｎｉ層、Ａｕ層からなる。例えばＮｉ層の厚さは０．５から１０（μｍ）であり、表面の酸化防止のために用いられるＡｕ層の厚さはＮｉ層よりも薄く、例えば１００（ｎｍ）である。第２の主電極３２ａとしては、（Ｎｉ／Ａｕ）層に代えて、電界めっき法にて形成される例えば厚さ０．５から１０（μｍ）の銅を用いてもよい。
【００４３】
第２の主電極３２ａのめっき時、表面側の第１の主電極１は、保護テープ３１で覆われているため、第１の主電極１表面上には、めっき層は析出形成されない。
【００４４】
そして、めっきレジスト３３を剥離し、これにより、図６（ｅ）に表されるように、半導体ウェーハ２１の裏面（第２の主面）に、パターニングされた第２の主電極３２ａが形成される。
【００４５】
めっきレジスト３３は、格子状のダイシングストリートに対応する位置に設けられ、したがって、第２の主電極３１ａは、ダイシングストリートに対応する部分には形成されず、ダイシングストリートによって囲まれた領域に形成され、半導体ウェーハ２１の裏面に島状に形成されている。したがって、裏面全面に第２の主電極を形成した場合に比べて、膜応力を低減でき、ウェーハ反りを抑制することができる。
【００４６】
第２の主電極３２ａのめっき形成後、表面側に貼り付けられた保護テープ３１は、図６（ｆ）に表すように剥離される。
【００４７】
次に、図６（ｇ）に表すように、第２の主電極３２ａをダイシングテープ２５に貼り付けた状態で、ブレード２６を用いて、ダイシングストリートに沿って半導体ウェーハ２１を切断し、個々の半導体装置（半導体チップ）に分割する。ブレード２６の刃幅は、例えば３０〜４０（μｍ）であり、ダイシングストリートの幅は、例えば７０〜１００（μｍ）である。
【００４８】
前述したように、第２の主電極３２ａは、ダイシングストリートに対応する位置には設けられないようにパターニング形成されているため、ダイシング時に、ブレード２６は第２の主電極３２ａを切断しなくて済み、ブレード２６の目詰まり及びそれに起因するチッピング（ダイシングストリートのエッジに生じるチップ欠け）を防ぐことができる。
【００４９】
図６を参照して説明した具体例において、めっき前に、表面側をテープ３１やレジスト等で保護しなければ、第１の主電極１上にも、第２の主電極３２ａと同様なめっき層を形成することができる。
【００５０】
図７は、めっき法を用いて第２の主電極を形成するときに、第１の主電極の表面にも第２の主電極と同じめっき層を形成する場合における工程断面図である。
【００５１】
例えばＩＧＢＴにおける第２の主電極以外を半導体ウェーハ２１に形成した後、図７（ａ）に表すように、その半導体ウェーハ２１の裏面（第２の主面）の全面に、コンタクト層２２を形成する。コンタクト層２２は、例えば、蒸着法で形成されるアルミニウムからなり、その厚さは例えば２００（ｎｍ）である。コンタクト層２２には、半導体層とのオーミックコンタクトを得るために、例えば、４００〜５００℃の窒素ガス中で、十〜数十分、シンター処理が施される。
【００５２】
次に、図７（ｂ）に表すように、コンタクト層２２の表面に、選択的にめっきレジスト３３を形成する。めっきレジスト３３は、半導体ウェーハ２１におけるダイシングラインに対応する位置に設けられる。
【００５３】
次に、図７（ｃ）に表すように、めっきレジスト３３をマスクとして電界めっきを行い、コンタクト層２２の表面上に第２の主電極３２ａを析出形成する。第２の主電極３２ａは、コンタクト層２２側から順に形成された、例えば、Ｎｉ層、Ａｕ層からなる。例えばＮｉ層の厚さは０．５から１０（μｍ）であり、表面の酸化防止のために用いられるＡｕ層の厚さはＮｉ層よりも薄く、例えば１００（ｎｍ）である。第２の主電極３２ａとしては、（Ｎｉ／Ａｕ）層に代えて、電界めっき法にて形成される例えば厚さ０．５から１０（μｍ）の銅を用いてもよい。
【００５４】
このとき、第１の主電極１は、保護テープやレジスト等で覆われていないため、第１の主電極１表面上にも、第２の主電極３２ａと同じ材料及び厚さのめっき層３２ｂが析出形成される。なお、半導体ウェーハ２１の第１の主面において、第１の主電極１が形成されている部分以外の部分はシリコンまたは酸化膜となっているので、めっき層３２ｂは、第１の主電極１表面のみに析出する。
【００５５】
そして、めっきレジスト３３を剥離し、これにより、図７（ｄ）に表されるように、半導体ウェーハ２１の裏面（第２の主面）に、パターニングされた第２の主電極３２ａが形成される。
【００５６】
めっきレジスト３３は、格子状のダイシングストリートに対応する位置に設けられ、したがって、第２の主電極３１ａは、ダイシングストリートに対応する部分には形成されず、ダイシングストリートによって囲まれた領域に形成され、半導体ウェーハ２１の裏面に島状に形成されている。したがって、裏面全面に第２の主電極を形成した場合に比べて、膜応力を低減でき、ウェーハ反りを抑制することができる。
【００５７】
さらに、第１の主電極１表面上にも、第２の主電極３２ａと同じ材料及び厚さのめっき層３２ｂが析出形成されているため、半導体ウェーハ２１の表裏面で、メタル層の膜応力が均一となり、高い反り抑制効果が得られる。
【００５８】
次に、図７（ｅ）に表すように、第２の主電極３２ａをダイシングテープ２５に貼り付けた状態で、ブレード２６を用いて、ダイシングストリートに沿って半導体ウェーハ２１を切断し、個々の半導体装置（半導体チップ）に分割する。ブレード２６の刃幅は、例えば３０〜４０（μｍ）であり、ダイシングストリートの幅は、例えば７０〜１００（μｍ）である。
【００５９】
第２の主電極３２ａは、ダイシングストリートに対応する位置には設けられないようにパターニング形成されているため、ダイシング時に、ブレード２６は第２の主電極３２ａを切断しなくて済み、ブレード２６の目詰まり及びそれに起因するチッピング（ダイシングストリートのエッジに生じるチップ欠け）を防ぐことができる。
【００６０】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６１】
本発明は、半導体層の一方の主面側に第１の主電極が、他方の主面側に第２の主電極が設けられる縦型半導体装置に適用可能であり、ＩＧＢＴ以外にも、例えば、サイリスタ、ＧＴＯ（Gate Turn Off）サイリスタ、ＭＯＳＦＥＴなどに適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係る半導体装置の裏面を表す模式図である。
【図２】同半導体装置の模式断面図である。
【図３】プレーナゲート構造のＩＧＢＴの要部断面を例示する模式図である。
【図４】トレンチゲート構造のＩＧＢＴの要部断面を例示する模式図である。
【図５】本発明の実施形態に係る半導体装置における第２の主電極２の形成工程及びダイシング工程を表す工程断面図である。
【図６】本発明の実施形態において、第２の主電極の形成にめっき法を用いた場合の工程断面図である。
【図７】本発明の実施形態において、めっき法を用いて第２の主電極を形成するときに、第１の主電極の表面にも第２の主電極と同じめっき層を形成する場合における工程断面図である。
【図８】半導体ウェーハの裏面に対して行う各処理の後におけるウェーハ反り量の推移を表すグラフ図である。
【符号の説明】
【００６３】
１…第１の主電極、２，３２ａ…第２の主電極、９，１９…制御電極、１０…半導体層、２１…半導体ウェーハ、１００…ダイシングストリート
【図１】
2008098529.tif 000003
【図２】
2008098529.tif 000004
【図３】
2008098529.tif 000005
【図４】
2008098529.tif 000006
【図５】
2008098529.tif 000007
【図６】
2008098529.tif 000008
【図７】
2008098529.tif 000009
【図８】
2008098529.tif 000010