(57)【要約】      （修正有）【課題】リセストランジスタがチャンネル長が増加したリセスゲートを含み、リセスゲートはリセス下部に長さを増加させるため、球形リセスをさらに含む改良されたリセストランジスタを備えた半導体素子の製造方法を提供する。【解決手段】半導体基板１００の上部にゲートポリシリコン層、金属層及びゲートハードマスク層を順次形成する。ゲートマスクにゲートハードマスク層、金属層、ゲートポリシリコン層及びゲート酸化膜１５５をパターニングしてリセスゲート１７０を形成する。以上のようにして製造された半導体素子は活性領域とゲート領域を含む半導体基板と、ゲート領域と重畳する活性領域の一部に形成されたゲートチャンネルとを含む。ゲートチャンネルはリセスされたマルチバルブ構造を含む。【選択図】図４ｑ
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【特許請求の範囲】
【請求項１】
半導体基板に素子分離構造を形成して活性領域を画成する段階と、
前記半導体基板の上部に多数のスリットを備えた露出領域を含む第１のハードマスクパターンを形成してゲート領域と重畳する前記活性領域の一部を露出する段階と、
前記第１のハードマスクパターンを食刻マスクに露出した前記活性領域を選択食刻して第１のリセスを形成する段階と、
前記第１のハードマスクパターンを除去して前記第１のリセスを含む前記活性領域を露出する段階と、
前記第１のリセスの側壁に酸化スペーサを形成する段階と、
前記第１のリセスの下部を選択食刻して第２のリセスを形成する段階と、
ＳＯＤ（Spin-On-Dielectric）を形成して第１のリセスと第２のリセスを埋め込む段階と、
前記半導体基板の上部に第２のハードマスクパターンを形成して前記ゲート領域と重畳する前記活性領域の一部を露出する段階と、
前記第２のハードマスクパターンを食刻マスクに前記第１のリセスに残存する前記活性領域を食刻する段階と、
前記第２のハードマスクパターンを除去する段階と、
前記第１のリセスと前記第２のリセスに埋め込まれた前記ＳＯＤを除去してゲートチャンネルを形成する段階と、
前記ゲートチャンネルにゲートを形成する段階と
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１のハードマスクパターンと前記第２のハードマスクパターンは、カーボン（Carbon）層を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１のハードマスクパターンを形成する段階は、
前記半導体基板の上部にハードマスク層を形成する段階と、
前記ハードマスク層の上部にシリコン窒酸化膜を形成する段階と、
前記シリコン窒酸化膜の上部に感光膜パターンを形成する段階と、
前記感光膜パターンを食刻マスクに前記シリコン窒酸化膜と前記ハードマスク層を食刻する段階と、
前記感光膜パターンと前記シリコン窒酸化膜を除去する段階と
をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第１のリセスを形成する段階は、乾式異方性食刻方法を行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第２のリセスを形成する段階は、乾式等方性食刻方法を行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ゲートチャンネルはリセスされたマルチバルブ（Multi-Bulb）構造を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記リセスされたマルチバルブ構造は互いに連結された多数の球形リセスを含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１のリセスと前記第２のリセスを含む前記ゲートチャンネルは、１,０００〜１,２００Åの厚さで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、改良されたリセストランジスタを備えた半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の高集積化に伴い、活性領域及び素子分離構造を形成する工程マージンが減少することになった。さらに、ゲートの線幅（Critical Dimension：ＣＤ）の縮小に伴い、チャンネル長の減少で半導体素子の電気的特性を低下するショートチャンネル効果（Short Channel Effect）が表われる。このようなショートチャンネル効果は、ゲートのリフレッシュ（Refresh）特性の劣化の原因となる。ショートチャンネル効果の防止のためリセスゲートを用いることができる。リセスゲートはゲート領域の半導体基板の一部を食刻して活性領域とゲートとの間の接触面積を増加させることにより、ゲートチャンネル長を増加させることができる技術である。
【０００３】
図１は、半導体素子を示した平面図である。半導体基板１０に活性領域２０及び素子分離構造３０を形成する。ゲート領域７０ａと重畳する活性領域２０の一部を食刻してリセス領域６０を形成する。リセス領域６０にゲート７０を形成するため、ゲート７０は「リセスゲート」と称する。
図２は、図１のＡ−Ａ´方向に沿う半導体素子を示した断面図である。リセス領域６０の上部にゲート７０を形成する。したがって、活性領域２０を食刻して得られたリセス領域６０にゲート７０を形成するため、ゲート７０のチャンネル長は増加する。
しかし、半導体素子のサイズが徐々にさらに小さくなりながら、ゲート７０のチャンネル長を増加させるためリセス領域６０を利用することに限界がある。さらに、リセス領域６０によりランディングプラグコンタクト領域を形成するための工程マージンが減少する。したがって、十分なチャンネル長を確保するためにはリセス領域の深さを増加させ、リセス領域６０の幅を減少させ、減少した工程マージンを合わせることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態はリセストランジスタを備えた半導体素子に関するものである。本発明の一実施形態によれば、リセストランジスタはチャンネル長が増加したリセスゲートを含む。リセスゲートはリセス下部に長さを増加させるため、球形リセスをさらに含む。
【課題を解決するための手段】
【０００５】
本発明の一実施形態に係る半導体素子の製造方法は、
半導体基板に素子分離構造を形成して活性領域を画成する段階と、前記半導体基板の上部に多数のスリットを備えた露出領域を含む第１のハードマスクパターンを形成してゲート領域と重畳する前記活性領域の一部を露出する段階と、前記第１のハードマスクパターンを食刻マスクに露出した前記活性領域を選択食刻して第１のリセスを形成する段階と、前記第１のハードマスクパターンを除去して前記第１のリセスを含む前記活性領域を露出する段階と、前記第１のリセスの側壁に酸化スペーサを形成する段階と、前記第１のリセスの下部を選択食刻して第２のリセスを形成する段階と、ＳＯＤ（Spin-On-Dielectric）を形成して第１のリセスと第２のリセスを埋め込む段階と、前記半導体基板の上部に第２のハードマスクパターンを形成して前記ゲート領域と重畳する前記活性領域の一部を露出する段階と、前記第２のハードマスクパターンを食刻マスクに前記第１のリセスに残存する前記活性領域を食刻する段階と、前記第２のハードマスクパターンを除去する段階と、前記第１のリセスと前記第２のリセスに埋め込まれた前記ＳＯＤを除去してゲートチャンネルを形成する段階と、前記ゲートチャンネルにゲートを形成する段階とを含むことを特徴とする。
【発明の効果】
【０００６】
本発明に係る半導体素子の製造方法は、活性領域１２０に第１のリセス１４０と第２の球形リセス１５０を形成してチャンネル長が増加したゲート１７０を形成することができる。ゲート１７０を含む半導体素子は、リフレッシュ特性とショートチャンネル効果を改良して素子の電気的特性を向上させることができる。したがって、本発明に係る半導体素子は半導体素子の歩留りを増加させ、素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図３は、本発明に係る半導体素子を示した平面図である。半導体基板１００に活性領域１２０を画成する素子分離構造１３０を形成する。次には、ゲート１７０と重畳した活性領域１２０の一部の半導体基板１００にリセス領域を形成する。このとき、リセス領域は３つのスリットを備えた第１のリセス１４０を含む。ここで、第１のリセス１４０の３つのスリットはゲート１７０の長手方向に並んで形成される。後述のように、球形リセスは第１のリセス１４０に形成された３つのスリットそれぞれの下部にある半導体基板１００内に形成されるのが好ましい。
【０００８】
図４ａ〜図４ｑは、本発明に係る半導体素子の製造方法を示した断面図である。図４ａ〜図４ｑは、図３のＢ−Ｂ´方向に沿う断面図である。半導体基板１００に活性領域１２０を画成する素子分離構造１３０を形成する。このとき、素子分離構造１３０はＳＴＩ（Shallow Trench Isolation）工程を利用して形成することができる。次には、半導体基板１００の上部に第１のハードマスク層１３５を形成する。このとき、第１のハードマスク層１３５はリセス領域を形成するための食刻工程時に、第１のハードマスク層１３５にスリット形態に備えられた微細パターンの損傷防止のためカーボン（Carbon）層で形成するのが好ましい。
【０００９】
図４ｂに示されているように、第１のハードマスク層１３５の上部にシリコン窒酸化膜（ＳｉＯＮ）１３７を形成する。このとき、シリコン窒酸化膜１３７の厚さは大凡３００〜５００Åであるのが好ましい。さらに、シリコン窒酸化膜１３７は後続する工程で感光膜パターンのマージンを補償し露光工程時の乱反射を制御するため利用する。
【００１０】
図４ｃ及び図４ｄに示されているように、シリコン窒酸化膜１３７の上部に第１の感光膜パターン１３９を形成する。このとき、第１の感光膜パターン１３９は図３に示したゲート１７０と重畳する活性領域１２０の上部に３つのスリットを備えた露出領域１３９ａを画成する。第１の感光膜パターン１３９をマスクにシリコン窒酸化膜１３７及び第１のハードマスク層１３５を食刻して活性領域１２０を露出する。
【００１１】
図４ｅに示されているように、図４ｄに示した第１の感光膜パターン１３９を除去する。以後、シリコン窒酸化膜１３７及び第１のハードマスク層１３５を利用して半導体基板１００を異方性食刻して第１のリセス１４０を形成する。一実施形態において、第１のリセス１４０は３つのリセスを含むことができる。さらに、第１のリセス１４０は他の個数のリセスも可能であるものと理解される。異方性食刻工程の前・後に半導体基板１００に洗浄工程を行なうことができる。洗浄工程は硫酸（Ｈ２ＳＯ４）系列の溶液（硫酸：過水の比が４：１）を利用して１００〜１４０℃の温度下で２〜４秒間行なうことができる。このとき、洗浄工程は第１のリセス１４０を形成する食刻工程で発生する有機物、パーティクル（Particle）、汚染物質及び自然酸化膜を除去する機能を果たす。
【００１２】
図４ｆ及び図４ｇに示されているように、シリコン窒酸化膜１３７及び第１のハードマスク層１３５を除去する。半導体基板１００の上部に酸化膜を形成することができる。例えば、図４に示されているように、第１のリセス１４０内に酸化膜を形成した後、エッチバック工程を行なって第１のリセス１４０の側壁に酸化スペーサ１４５を形成することができる。
【００１３】
図４ｈ及び図４ｉに示されているように、酸化スペーサ１４５をマスクに利用して第１のリセス１４０の下部を乾式等方性食刻して第２の球形リセス１５０を形成する。一実施形態において、第２の球形リセス１５０は互いに連結された３つの球形リセスを含むことができる。一方、第２の球形リセス１５０は他の個数のリセスも可能であるものと理解される。第１のリセス１４０と第２のリセス１５０の全体の深さは大凡１,０００〜１,２００Åであるのが好ましい。酸化スペーサ１４５を除去して図４ｉに示した構造を形成する。
【００１４】
図４ｊに示されているように、半導体基板１００の全面にＳＯＤ（Spin On Dielectric）膜１６０を形成し、第２の球形リセス１５０と第１のリセス１４０を埋め込む。ここで、第２のリセス１５０及び第１のリセス１４０を埋め込むＳＯＤ膜１６０は絶縁性が良好で埋込み特性に優れる。
【００１５】
図４ｋに示されているように、ＣＭＰ工程を行なってＳＯＤ膜を食刻し、活性領域１２０及び素子分離構造１３０を露出する。このとき、半導体基板１００の上部に形成されたＳＯＤ膜１６０はＣＭＰ工程を利用して除去される。半導体基板１００の上部に形成されたＳＯＤ膜１６０は湿式食刻方法を利用して除去することもできる。図４ｌに示されているように、半導体基板１００の上部に第１のリセス１４０を露出する第２のハードマスクパターン１６５を形成する。このとき、第２のハードマスクパタン１６５もカーボン（Carbon）層で形成するのが好ましい。第２のハードマスクパターン１６５は第１のハードマスク層１３５を形成するのと同じ方法で形成することができる。
【００１６】
図４ｍ〜図４ｐに示されているように、第２のハードマスクパターン１６５をマスクに第１のリセス１４０内に残存する活性領域１２０を除去する。第１のリセス１４０と第２のリセス１５０内に埋め込まれたＳＯＤ膜１６０を除去し、第１のリセス１４０と第２の球形リセス１５０を含むリセスチャンネル構造１８０を形成する。このとき、リセスチャンネル構造１８０はリセスされたマルチバルブ構造を有するゲートチャンネルである。リセスチャンネル構造１８０と半導体基板１００の表面にゲート酸化膜１５５を形成する。
【００１７】
図４ｑに示されているように、半導体基板１００の上部にゲートポリシリコン層、金属層及びゲートハードマスク層を順次形成する。ゲートマスクにゲートハードマスク層、金属層、ゲートポリシリコン層及びゲート酸化膜１５５をパターニングしてリセスゲート１７０を形成する。
【００１８】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００１９】
【図１】従来の技術に係る半導体素子を示した平面図である。
【図２】従来の技術に係る半導体素子を示した断面図である。
【図３】本発明の一実施形態に係る半導体素子を示した平面図である。
【図４ａ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｂ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｃ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｄ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｅ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｆ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｇ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｈ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｉ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｊ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｋ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｌ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｍ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｎ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｏ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｐ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図４ｑ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００２０】
１０    半導体基板
２０、１２０    活性領域
３０、１３０    素子分離構造
６０    リセス領域
７０、１７０    ゲート
７０ａ    ゲート領域
１００    半導体基板
１３５    第１のハードマスク層
１３７    シリコン窒酸化膜（ＳｉＯＮ）
１３９    第１の感光膜パターン
１３９ａ    露出領域
１４０    第１のリセス
１４５    酸化スペーサ
１５０    第２の球形リセス
１５５    ゲート酸化膜
１６０    ＳＯＤ（Spin On Dielectric）膜
１６５    第２のハードマスクパターン
１８０    リセスチャンネル構造
【図１】
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【図２】
2008098614.tif 000004
【図３】
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【図４ａ】
2008098614.tif 000006
【図４ｂ】
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【図４ｃ】
2008098614.tif 000008
【図４ｄ】
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【図４ｅ】
2008098614.tif 000010
【図４ｆ】
2008098614.tif 000011
【図４ｇ】
2008098614.tif 000012
【図４ｈ】
2008098614.tif 000013
【図４ｉ】
2008098614.tif 000014
【図４ｊ】
2008098614.tif 000015
【図４ｋ】
2008098614.tif 000016
【図４ｌ】
2008098614.tif 000017
【図４ｍ】
2008098614.tif 000018
【図４ｎ】
2008098614.tif 000019
【図４ｏ】
2008098614.tif 000020
【図４ｐ】
2008098614.tif 000021
【図４ｑ】
2008098614.tif 000022