(57)【要約】【課題】エッチング工程の過程を少なくし、リセスを所要の深さで形成できるようにするフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板１０１にトンネル酸化膜１０２とポリシリコン膜１０３を形成してエッチングすることによってパターンおよびトレンチを形成する。このトレンチに素子分離膜１０４を形成し、そうして得られた全体構造上にポリシリコンスペーサ膜としてアモルファスカーボン膜１０５を形成し、その所定領域を一度だけエッチングする。それによって素子分離膜１０４の中央部にリセスホール（RFC）を形成し、アモルファスカーボン膜１０５の全てを除去する。そのようにアモルファスカーボン膜１０５を第１のポリシリコン膜１０３のスペーサとして用いることで、エッチング工程の過程数を減らし、所要の深さでリセス工程を実施する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板にトンネル酸化膜およびポリシリコン膜を形成してエッチングすることによってパターンおよびトレンチを形成する工程と、
前記トレンチに素子分離膜を形成する工程と、
前記全体構造上にポリシリコンスペーサ膜を形成して所定領域を一度だけエッチングすることによって前記素子分離膜の中央部にリセスホールを形成する工程と、
前記ポリシリコンスペーサ膜の全てを除去する工程と、
含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記素子分離膜は、前記トンネル酸化膜の下部から前記素子分離膜の上部までの高さが100〜600Åになるように形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記ポリシリコンスペーサ膜として、アモルファスカーボン膜、低誘電体物質またはUSGを含むいずれかの酸化膜を用いることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記アモルファスカーボン膜を用いる場合は乾式エッチング工程でリセス領域をエッチングすることによってリセスホールを形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記エッチングは、SF6、NF3、炭化フルオロ系列のガス(CF4、CxFy)、炭化水素フルオロ系列のガス(CxHyFz)、Cl2、BCL3、GBrおよびHIなどを単独でまたは混合して用いることを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記エッチングガスにO2、N2、CO及びH2のいずれか１つまたは混合ガスを混合し、エッチング速度およびエッチング模様の調節をすることを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記リセスホールの下部の深さは、半導体基板のアクティブの上部を基準として−300〜300Åになるようにして100〜500Åの幅で形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ポリシリコンスペーサ膜の除去は、フォトレジストの除去に用いられるプラズマエッチング法によってO2、N2及びH2のいずれか１つまたは混合してエッチングすることで行われることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に素子分離膜のリセス形成に係るフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
70nm以下級のナンド型フラッシュメモリ素子においては、単一レベル素子(single level cell;SLC)のものに比べて、マルチレベル素子(multilevel cell;MLC)の場合は素子間の干渉が多発する。素子に影響を与える干渉のなかでも、特にフローティングゲート(floating gate)間で発生する干渉は大きな影響を及ぼす１つとされる。干渉を最小限に抑えることができれば、素子の信頼性がより高められる。従来、フラッシュメモリ素子の製造工程では、素子分離膜の上部をリセスする（窪ませる）ことで電極どうしの干渉を減らすようにしてきた。しかし、かかる従来の製造方法にあっては工程数が多く、また厚さの調節が困難であるために収率や高い信頼性を得ることが難しいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以上から、本発明の目的は、アモルファスカーボン膜を第１のポリシリコン膜用スペーサとして使用してエッチング工程の過程を少なくし、リセスを所要の深さで形成できるようにするフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の代表的なフラッシュメモリ素子の製造方法は、半導体基板にトンネル酸化膜およびポリシリコン膜を形成してエッチングすることによってパターンおよびトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記全体構造上にポリシリコンスペーサ膜を形成して所定領域を一度だけエッチングすることによって前記素子分離膜の中央部にリセスホールを形成する工程と、前記ポリシリコンスペーサ膜の全てを除去する工程と、含むことを特徴とする。
【発明の効果】
【０００５】
本発明のフラッシュメモリ素子の製造方法によれば、エッチング工程の回数を一度だけに減らし、かつリセスを所要の深さで形成できるようにすることで、工程削減によるコスト低減が可能となり、素子の収率や信頼度を高めるのに有効である。
【発明を実施するための最良の形態】
【０００６】
以下、本発明に係るフラッシュメモリ素子の製造方法について、その好適な実施形態を図を参照して詳細に説明する。
【０００７】
図１〜図４は、本実施形態によるフラッシュメモリ素子の製造方法の工程を順に示す素子断面図である。
【０００８】
まず、図１に示す工程において、自己整列フローティングゲート形成方法(self aligned floating gate scheme;SA-FG)と自己整列素子分離法(self aligned shallow trench isolation;SA-STI)によって、半導体基板(101)の上部にトンネル酸化膜(102)とフローティングゲート用のポリシリコン膜(103)を形成する。形成されたトンネル酸化膜(102)とポリシリコン膜(103)に対して、エッチング工程でゲートパターンを形成することによって半導体基板(101)にトレンチ(200)を形成する。
【０００９】
つぎに、図２に示す工程において、前工程までの形成過程で得られた全体構造の上部に素子分離膜(104)で酸化膜を形成して埋め込む。形成された素子分離膜(104)をポリシリコン膜(103)が示されるまで化学的機械的研磨（Chemical Mechanical Polishing:CMP）工程で平坦に研磨する。乾式または湿式エッチング工程を実施し、素子分離膜(104)を一定の深さまでエッチングする。エッチングの深さは、トンネル酸化膜(102)から素子分離膜(104)の上部までの高さ(Effective Floating gate oxide Height:EFH)が100〜600Åになるように形成する。それは最終的に形成される目標とすべき高さであり、後続のエッチング工程時の損失を考慮しなくてもよい。
【００１０】
つぎに、図３に示す工程において、全体構造上部にポリシリコン膜(103)のスペーサ膜用としてアモルファスカーボン膜(105)を形成する。但し、アモルファスカーボン膜(105)に代えて低誘電体物質(low-k)または湿式エッチング速度が非常に大きく速いUSG(Undoped Silicate Glass)などの酸化膜を用いることもできる。
【００１１】
そこで、アモルファスカーボン膜(105)を形成する場合、その形成後に乾式エッチング工程で凹状に窪ませる部位をエッチングしてリセスホール(RFC)を形成する。リセスホール(RFC)の下部の深さは、半導体基板(101)のアクティブの上部を基準として−300〜300Åになるように形成し、幅は100〜500Åになるように形成する。リセスホール(RFC)の厚さとなる側壁とアクティブとの間の間隔(A)は、アクティブから素子分離膜(104)の上部までの高さ(EFC)と同様である。エッチングガスとしては、SF6、NF3、炭化フルオロ(fluoro carbon)系列(CF4、CxFy)、炭化水素フルオロ(fluoro-hydrocarbon)系列(CxHyFz)、Cl2、BCL3、GBr、HIなどを１つまたは混合して用いる。また、エッチング速度とエッチング模様を調節するために、O2、N2、COおよびH2などを１つまたは混合し、上記エッチングガスに追加して実施することができる。
【００１２】
そして、図４に示す工程ではアモルファスカーボン膜(105)を全て除去する。除去工程は、フォトレジストの除去に用いられるプラズマエッチング法によってO2、N2及びH2のいずれか１つまたは種々の割合で混合してエッチングする。
【００１３】
したがって、本実施形態にあっては、素子分離膜(104)を最終目標とすべき一定の深さまでエッチングするので、後続のエッチング過程数を削減することができる。
【００１４】
以上、本発明のフラッシュメモリ素子の製造方法についてその好適な実施形態を説明したが、本発明はそうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る実施形態のフラッシュメモリ素子の製造方法における工程を素子の断面図。
【図２】同実施形態における次工程を示す断面図。
【図３】同実施形態における次工程を示す断面図。
【図４】同実施形態における次工程を示す断面図。
【符号の説明】
【００１６】
101    半導体基板
102    トンネル酸化膜
103    ポリシリコン膜
104    素子分離膜
105    アモルファスカーボン膜
【図１】
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【図２】
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【図３】
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【図４】
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