(57)【要約】【課題】半導体装置の配線形成工程におけるプロセスマージンを拡大することができる半導体装置を得ること。【解決手段】所定の形状にパターニングされた下層配線１０１と、下層配線１０１上に形成される層間絶縁膜と、層間絶縁膜に形成されたビアホールに埋め込まれたプラグを介して下層配線と電気的に接続される、層間絶縁膜上に所定の形状にパターニングされた上層配線と、を有する半導体装置において、層間絶縁膜は、下層配線と同じ平面パターンを有し、下層配線上に絶縁材料によって形成されるビアホール形成用層間絶縁膜と、ビアホール形成用層間絶縁膜の間を埋め、ビアホール形成用層間絶縁膜よりもエッチング時におけるエッチング速度が低い絶縁材料からなるビアホール形成位置間層間絶縁膜と、を備える。【選択図】        図２
2008098448.tif 000002
【特許請求の範囲】
【請求項１】
所定の形状にパターニングされた下層配線と、
前記下層配線上に形成される層間絶縁膜と、
前記層間絶縁膜に形成されたビアホールに埋め込まれたプラグを介して前記下層配線と電気的に接続される、前記層間絶縁膜上に所定の形状にパターニングされた上層配線と、
を有する半導体装置において、
前記層間絶縁膜は、
前記下層配線と同じ平面パターンを有し、前記下層配線上に絶縁材料によって形成されるビアホール形成用層間絶縁膜と、
前記ビアホール形成用層間絶縁膜の間を埋め、前記ビアホール形成用層間絶縁膜よりもエッチング時におけるエッチング速度が低い絶縁材料からなるビアホール形成位置間層間絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ビアホール形成用層間絶縁膜は、
前記下層配線上に絶縁材料によって形成される第１のビアホール形成用層間絶縁膜と、
前記第１のビアホール形成用層間絶縁膜よりも低い誘電率の絶縁材料によって、前記第１のビアホール形成用層間絶縁膜の上層に形成される第２のビアホール形成用層間絶縁膜と、
から構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビアホール形成位置間層間絶縁膜は、
前記下層配線と前記ビアホール形成用層間絶縁膜との積層体の側面と前記下層配線の上面に形成される第１のビアホール形成位置間層間絶縁膜と、
前記第１のビアホール形成位置間層間絶縁膜よりも低い誘電率の絶縁材料によって、前記第１のビアホール形成位置間層間絶縁膜間に形成される第２のビアホール形成位置間層間絶縁膜と、
から構成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
多層配線構造を有する半導体装置の製造方法において、
基板上に形成された層間膜上に下層配線の基となる下部メタル層と絶縁膜を積層した後、所定の形状にパターニングして下層配線とビアホール形成用層間絶縁膜との積層体を形成する第１の工程と、
前記下層配線と前記ビアホール形成用層間絶縁膜の積層体の間に、前記ビアホール形成用層間絶縁膜よりもエッチング時のエッチング速度が小さい絶縁材料からなるビアホール形成位置間層間絶縁膜を形成する第２の工程と、
前記ビアホール形成用層間絶縁膜と前記ビアホール形成位置間層間絶縁膜からなる層間絶縁膜上に、ビアホール形成位置を開口したレジストマスクを形成し、このレジストマスクを用いて前記層間絶縁膜を、前記下層配線が露出するまでエッチングしてビアホールを形成する第３の工程と、
前記ビアホールに第２のプラグを形成した後、前記層間絶縁膜上に所定の形状の上層配線を形成する第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の工程では、前記下部メタル層上に、第１の絶縁膜と、この第１の絶縁膜よりも誘電率の低い第２の絶縁膜とを積層した後、所定の形状にパターニングして下層配線と第１と第２のビアホール形成用層間絶縁膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の工程では、前記下層配線と前記ビアホール形成用層間絶縁膜の積層体の側面と前記下層配線の上面に第１のビアホール形成位置間層間絶縁膜を形成し、前記第１のビアホール形成位置間層間絶縁膜上に、前記第１のビアホール形成位置間層間絶縁膜よりも誘電率の低い第２のビアホール形成位置間層間絶縁膜を形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
多層配線構造を有する半導体装置の製造方法において、
基板上に形成された層間膜上に第１のバリアメタル層と絶縁膜を積層し、下層配線の形成位置のみ前記第１のバリアメタル層と前記絶縁膜を除去するようにパターニングして、ビアホール形成位置間層間絶縁膜を形成する第１の工程と、
前記層間膜上にＣｕを含む導電性材料からなる下部Ｃｕメタル層を形成し、所定の厚さにエッチバックして下層配線を形成する第２の工程と、
前記下層配線と前記ビアホール形成位置間層間絶縁膜上に第２のバリアメタル層と、前記ビアホール形成位置間層間絶縁膜よりもエッチング時のエッチング速度が高い絶縁層を形成し、この絶縁層の表面が、前記ビアホール形成位置間層間絶縁膜の表面と同じ高さとなるように平坦化してビアホール形成用層間絶縁膜を形成する第３の工程と、
前記ビアホール形成位置間層間絶縁膜と前記ビアホール形成用層間絶縁膜からなる層間絶縁膜の上面に絶縁材料からなる上層配線埋め込み層を形成する第４の工程と、
前記上層配線埋め込み層上に、ビアホール形成位置を開口したレジストマスクを形成し、このレジストマスクを用いて前記層間絶縁膜をエッチングしてビアホールを形成する第５の工程と、
前記上層配線埋め込み層上に、上層配線形成位置を開口したレジストマスクを形成し、このレジストマスクを用いて前記上層配線埋め込み層をエッチングして、上層配線形成用溝を形成する第６の工程と、
前記ビアホールと前記上層配線形成用溝内に、めっき法を用いてＣｕを含む導電性材料からなる第２のプラグと上層配線を形成する第７の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２層以上の多層配線構造を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置は、一般的に多層配線構造を有するが、下層配線と上層配線とは、その間に配置される層間絶縁膜に形成されたビアホールに埋め込まれた導電性材料からなるプラグによって接続される構造を有する。ここで、層間絶縁膜は、ビアホールを形成するためにエッチングが行われるが、このときエッチングを所定の位置で止める必要があるなどの理由から、一般的に基板面に平行な複数の層からなる多層構造で形成される。たとえば、膜厚が約５０ｎｍのストッパ膜として機能するＳｉＣＮ膜、膜厚が数百〜５００ｎｍのＳｉＯＣ膜、膜厚が数百ｎｍのＴＥＯＳ膜が下から順に積層された多層構造を有するものなどが知られている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】特開２００５−５３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置のサイズの微細化に伴って、多層配線構造におけるビアホールのサイズも微細化してきており、さらに、隣接するビアホール間の距離も短くなってきている。図１１−１〜図１１−２は、ビアホールの構造の従来例を模式的に示す図である。図１１−１に示されるように、近接するビアホール３１３ａは、設計上では、その上部の平面形状は真円であるが、近接効果の影響によって、リソグラフィ工程でのパターンの描写時にその上部の平面形状が楕円形状となるレジスト変形を起こしてしまう。また、図１１−２に示されるように、上層配線３１１を下層配線３０１と層間絶縁膜３１２内に形成されるプラグ３１３を介して接続する場合に、下層配線３０１とプラグ３１３が形成されるビアホール３１３ａとの位置の重ね合わせのずれの許容範囲が小さくなっている。これらのように、レジスト変形や下層配線３０１とビアホール３１３ａとの間の重ね合わせずれの影響によって、従来ではプロセスマージンが少なくなってしまっていた。そのため、ビアホールの形成異常に起因した配線間ショート不良の発生率が高くなってしまい、歩留まりの低下や変動の原因となっているという問題点があった。
【０００５】
この発明は、上記に鑑みてなされたもので、半導体装置の配線形成工程におけるプロセスマージンを拡大することができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明にかかる半導体装置は、所定の形状にパターニングされた下層配線と、前記下層配線上に形成される層間絶縁膜と、前記層間絶縁膜に形成されたビアホールに埋め込まれたプラグを介して前記下層配線と電気的に接続される、前記層間絶縁膜上に所定の形状にパターニングされた上層配線と、を有する半導体装置において、前記層間絶縁膜は、前記下層配線と同じ平面パターンを有し、前記下層配線上に絶縁材料によって形成されるビアホール形成用層間絶縁膜と、前記ビアホール形成用層間絶縁膜の間を埋め、前記ビアホール形成用層間絶縁膜よりもエッチング時におけるエッチング速度が低い絶縁材料からなるビアホール形成位置間層間絶縁膜と、を備えることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、ウェハプロセスマージンが拡大し、配線間ショートに起因した歩留まりの低下や歩留まりの変動を抑制することができ、歩留まりを安定化させて、所定の品質の半導体装置を提供することができるという効果を有する。
【発明を実施するための最良の形態】
【０００８】
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【０００９】
実施の形態１．
図１は、この発明が適用される半導体装置の構造を模式的に示す断面図である。この図１では、Ａｌによって配線が行われる場合を例示している。シリコン基板などの半導体基板１上の所定の位置には、Ｎ型ウェル２とＰ型ウェル３が形成され、Ｎ型ウェル２上にＰチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）１０Ｐが形成され、Ｐ型ウェル３上にＮチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）１０Ｎが形成される。ＰＭＯＳトランジスタ１０ＰとＮＭＯＳトランジスタ１０Ｎとの間は、半導体基板１の上層部に形成された素子分離絶縁膜４によって素子分離される。
【００１０】
ＰＭＯＳトランジスタ１０ＰとＮＭＯＳトランジスタ１０Ｎが形成される素子分離絶縁膜４によって分離されたトランジスタ形成領域の基板表面内には、ゲート絶縁膜とゲート電極の積層体を有し、この積層体の線幅方向の両側側面にサイドウォール４４を有するゲート構造１１と、このゲート構造１１の線幅方向両側の基板表面に高濃度拡散層によって形成されたソース／ドレイン領域１２と、このソース／ドレイン領域１２のチャネル領域側に低濃度拡散層によって形成されたエクステンション部１３と、を備えるＬＤＤ構造を有するＰＭＯＳトランジスタ１０Ｐ、ＮＭＯＳトランジスタ１０Ｎ（以下、特に区別する必要がない場合には、単にＭＯＳトランジスタ１０と表記する）が形成される。
【００１１】
このようにＭＯＳトランジスタ１０などの素子が形成された半導体基板１上には、コンタクト層間膜２０が形成され、コンタクト層間膜２０上には、所定の形状にパターニングされたＡｌやＣｕなどで構成される第１層配線３１が形成される。この第１層配線３１と各ＭＯＳトランジスタ１０のソース／ドレイン領域１２とは、コンタクト層間膜２０に形成されたコンタクトホールに埋め込まれたＷなどの第１のプラグ２１によって電気的に接続される。
【００１２】
また、コンタクト層間膜２０上にはさらに層間絶縁膜３２が形成され、層間絶縁膜３２上には、所定の形状にパターンニングされたＡｌやＣｕなどで構成される第２層配線４１が形成される。この第２層配線４１は、層間絶縁膜３２中の所定の位置に形成されたビアホールに埋め込まれたＷやＣｕなどの第２のプラグ３５によって下層の第１層配線３１と電気的に接続される。この図に示される断面では、一部の第１層配線３１のみが第２層配線４１と第２のプラグ３５を介して接続されている様子が描かれている。なお、その他の第１層配線３１は、紙面に垂直な方向のいずれかの位置において、第２層配線４１と第２のプラグ３５を介して接続される。また、この図に示されるように、層間絶縁膜３２は、第１層配線３１上の第２のプラグ３５が形成されていない位置に形成されているビアホール形成用層間絶縁膜３３と、第１層配線３１が形成されていない位置に形成されているビアホール形成位置間層間絶縁膜３４との２種類の層間絶縁膜によって構成されている。
【００１３】
図２は、この発明にかかる半導体装置のビアホールを有する層間絶縁膜の一部を模式的に示す断面図である。この図に示されるように、この実施の形態１の半導体装置の層間絶縁膜１１２は、下層配線１０１（たとえば、第１層配線）が形成される領域の上部には、ビアホール形成用層間絶縁膜１１３が形成され、下層配線１０１が形成されない領域では、ビアホール形成時に使用するガスでのエッチングレートがビアホール形成用層間絶縁膜１１３よりも小さい絶縁材料からなるビアホール形成位置間層間絶縁膜１１４が形成された構造を有する。つまり、下層配線１０１上のビアホールが形成される可能性のある位置である、下層配線１０１上にビアホール形成用層間絶縁膜１１３が形成され、その周囲がビアホール形成位置間層間絶縁膜１１４で囲まれている構成を有する。
【００１４】
つぎに、このような層間絶縁膜を有する半導体装置の製造方法について説明する。図３−１〜図３−９は、配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である。まず、従来公知の方法で、素子分離絶縁膜４で分離した半導体基板１の素子形成領域上にＰＭＯＳトランジスタ１０ＰとＮＭＯＳトランジスタ１０Ｎや必要な素子を形成する。その後、半導体基板１上にコンタクト層間膜２０を形成し、トランジスタ１０のソース／ドレイン領域１２に対応する位置にコンタクトホール２１ａを形成し、Ｗなどの第１のプラグ２１を埋め込む（図３−１）。
【００１５】
ついで、第１のプラグ２１を埋め込んだコンタクト層間膜２０上の全面に第１層配線の基となるＡｌからなる下部メタル層３１ａを形成し、さらに下部メタル層３１ａ上の全面にＳｉＯx系材料からなるビアホール形成用層間絶縁膜３３を形成する（図３−２）。その後、ビアホール形成用層間絶縁膜３３の上面にレジストを塗布し、フォトリソグラフィ技術により、下層配線（第１層配線３１）を形成する部分にのみレジストを残し、他の部分のレジストを除去したレジストマスク６１を形成する（図３−３）。ついで、このレジストマスク６１を用いて、ビアホール形成用層間絶縁膜３３をエッチングし、レジストマスク６１を除去する（図３−４）。その後、下部メタル層３１ａ上にパターニングされたビアホール形成用層間絶縁膜３３をマスクとして、下部メタル層３１ａをエッチングし、第１層配線３１を形成する（図３−５）。つまり、ビアホール形成用層間絶縁膜３３は、第１層配線３１と同じパターンを有する。
【００１６】
ついで、第１層配線３１とビアホール形成用層間絶縁膜３３が形成されたコンタクト層間膜２０上の全面に、ＣやＮなどを添加したＳｉＯx系材料からなるビアホール形成位置間層間絶縁膜３４を形成する（図３−６）。このビアホール形成位置間層間絶縁膜３４を構成する材料は、後のビアホールをドライエッチングする際に、ビアホール形成用層間絶縁膜３３のエッチングレートが大きくなるような材料が選択される。その後、ＣＭＰ（Chemical Mechanical Polishing）を行い、ビアホール形成用層間絶縁膜３３の上面が露出するまでビアホール形成位置間層間絶縁膜３４の研磨を行い、表面を平坦化させる。これによって、ビアホール形成用層間絶縁膜３３とビアホール形成位置間層間絶縁膜３４とからなる層間絶縁膜３２が形成される（図３−７）。
【００１７】
ついで、表面が平坦化された層間絶縁膜３２上にビアホール開口用のレジストを塗布し、フォトリソグラフィによりビアホールの開口位置（ビアホール形成位置）のみレジストを除去して、レジストマスク６２を形成する（図３−８）。このレジストマスク６２のビアホール開口位置は、理想的にはビアホール形成用層間絶縁膜３３上に形成されることが望ましいが、実際には上述したようにレジスト変形によってビアホール開口の形が変形したり、レジストのビアホール開口位置がビアホール形成用層間絶縁膜３３からずれたりすることがある。しかし、ここでは、そのレジストマスク６２のビアホール開口の形の変形や位置のずれは気にしなくてよい。
【００１８】
その後、ドライエッチングにより、レジストマスク６２をマスクとしてビアホール形成位置における層間絶縁膜３２のエッチングを行い、第１層配線３１を露出させてビアホール３５ａを形成する（図３−９）。このとき、図４−１に示されるように、レジストマスク６２のビアホール開口位置６２ａが変形して、ビアホール形成用層間絶縁膜３３の幅よりも一部が広がった状態となったり、図４−２に示されるように、レジストマスク６２のビアホール開口位置６２ａとビアホール形成用層間絶縁膜３３の形成位置とがずれた状態となったりした場合でも、エッチングにおけるビアホール形成用層間絶縁膜３３に対するビアホール形成位置間層間絶縁膜３４のエッチング速度が低いので、レジストマスク６２のビアホール開口位置６２ａに露出されたビアホール形成位置間層間絶縁膜３４は、図５−１〜図５−２に示されるように、ビアホール形成用層間絶縁膜３３のようにエッチングされない状態となり、ビアホールを形成したい位置にビアホール３５ａを形成することができる。なお、このドライエッチングにおいて、ビアホール形成用層間絶縁膜３３に対するビアホール形成位置間層間絶縁膜３４のエッチング速度が低くなるような条件でエッチングが行われる。また、このドライエッチングの結果、第２層配線４１との間の配線が行われない第１層配線３１上の位置では、ビアホール３５ａが開口されないので、図２に示されるように、第１層配線３１の上部は、周囲のビアホール形成位置間層間絶縁膜３４とは材質の異なるビアホール形成用層間絶縁膜３３によって構成されることになる。
【００１９】
ついで、形成されたビアホール３５ａに第２のプラグ３５を埋め込み、層間絶縁膜３２上に第２層配線の基となるＡｌなどの上部メタル層４１ａを形成する（図３−１０）。そして、上部メタル層４１ａをフォトリソグラフィとエッチングを用いて所定の形状にパターニングを行って、第２層配線４１（上層配線）を形成することによって、図１に示される半導体装置が得られる。
【００２０】
つぎに、デュアルダマシン法によって配線を形成する場合の半導体装置の製造方法について説明する。図６−１〜図６−１０は、配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である。まず、図３−１に示したように、従来公知の方法で、素子分離絶縁膜４で分離した半導体基板１の素子形成領域上にＭＯＳトランジスタ１０や他の素子を形成し、半導体基板１上にコンタクト層間膜２０を形成した後、ＭＯＳトランジスタ１０のソース／ドレイン領域１２に対応する位置にコンタクトホール２１ａを形成し、Ｗなどの第１のプラグ２１を埋め込む。
【００２１】
ついで、コンタクト層間膜２０上の全面に第１のバリアメタル層３６と、下層配線である第１層配線３１上でない位置を構成するＣやＮなどを添加したＳｉＯx系材料からなるビアホール形成位置間層間絶縁膜３４を順に形成する（図６−１）。その後、第１層配線を形成しない位置のみレジストマスクを形成して、ビアホール形成位置間層間絶縁膜３４と第１のバリアメタル層３６のエッチングを行って所定の形状の凹部を形成する（図６−２）。その後、ビアホール形成位置間層間絶縁膜３４と第１のバリアメタル層３６に形成された凹部を埋めるように下部Ｃｕメタル層３１ｂを形成する（図６−３）。この下部Ｃｕメタル層３１ｂは、ビアホール形成位置間層間絶縁膜３４と第１のバリアメタル層３６を除去して形成された凹部にＣｕのシード層を形成し、電解メッキ法などでこのシード層上にＣｕ膜を成膜することによって形成される。
【００２２】
ついで、形成した下部Ｃｕメタル層３１ｂを、ＣＭＰなどを用いてその表面を平坦化した後、イオンミリングやプラズマエッチバック、選択的ＣＭＰなどを用いて所定の厚さとなるまでエッチバックする（図６−４）。これにより、下層配線である第１層配線３１が形成される。その後、第１層配線３１とビアホール形成位置間層間絶縁膜３４上に第１のバリアメタル層３６上に、所定の厚さの第２のバリアメタル層３７とビアホール形成用層間絶縁膜３３を形成し、その表面がビアホール形成位置間層間絶縁膜３４の上面とほぼ同じ高さとなるようにＣＭＰなどで研磨し、平坦化する。その後、平坦化したビアホール形成用層間絶縁膜３３上に、上層配線である第２層配線が埋め込まれる絶縁材料からなる上層配線埋め込み層４２と第３のバリアメタル層４３を形成する（図６−５）。
【００２３】
ついで、第３のバリアメタル層４３上にレジストを塗布し、フォトリソグラフィによって、ビアホール形成位置を除去するようにレジストマスクを形成する。このレジストマスクをマスクとして、第３のバリアメタル層４３、上層配線埋め込み層４２およびビアホール形成用層間絶縁膜３３のエッチングを行い、ビアホール３５ｂを形成する（図６−６）。このエッチング時に、第３のバリアメタル層４３と上層配線埋め込み層４２を貫通して、ビアホール形成用層間絶縁膜３３をエッチングする際に、レジストマスクのレジスト変形や重ねあわせ位置のずれによって、エッチング箇所が本来の位置よりずれてしまう場合が生じ得る。しかし、この場合でも、ビアホール形成位置間層間絶縁膜３４は、ビアホール形成用層間絶縁膜３３に比してエッチング時のエッチング速度が低いので、図４−１〜図５−２に示したように、本来のビアホールの形成位置からレジストマスクの開口位置がずれた場合でも、ほぼ本来のビアホールの形成位置にビアホール３５ｂを形成することができる。
【００２４】
その後、第３のバリアメタル層４３上に、上層配線である第２層配線の形成位置がマスクされないレジストマスクを形成し、そのレジストマスクを用いて、第３のバリアメタル層４３と上層配線埋め込み層４２をエッチングして、第２層配線用溝４２ｂを形成する（図６−７）。このとき、ビアホール３５ｂ底部の第２のバリアメタル層３７までエッチングを行い、ビアホール３５ｂの底部に第１層配線３１を露出させる。
【００２５】
ついで、エッチングによって形成されたビアホール３５ｂと上層配線形成用溝４２ｂの内面に図示しないＣｕを含むシード層を形成し、デュアルダマシン法によって、ビアホール３５ｂと上層配線形成用溝４２ｂに第２のプラグ３５と第２層配線４１を同時に形成する（図６−８）。以上によって、Ｃｕ系を配線材料に用いた多層配線構造を有する半導体装置が得られる。
【００２６】
この実施の形態１によれば、ビアホール形成用のレジストパターンの形状が崩れていても、ビアホール３５ａ，３５ｂを形成するビアホール形成用層間絶縁膜３３のエッチングレートが、その周辺に配置されたビアホール形成位置間層間絶縁膜３４のエッチングレートより高くなるように、選択比を設定したまたは材料を選択したので、ビアホール３５ａ，３５ｂのエッチング時にエッチング形状に対して自己整合的に形状補正作用が働く。また、ビアホール３５ａ，３５ｂのレジストパターンが下側に配置された下層配線パターンに対して重ね合せ位置がずれてしまった場合にも、ビアホールのエッチング時に下層配線上にビアホール３５ａ，３５ｂを形成するように自己整合的な補正作用が働く。その結果、ウェハプロセスマージンの拡大を図ることができ、配線間ショートの発生が抑制でき、歩留まりを安定化することができるという効果を有する。
【００２７】
実施の形態２．
図７は、この発明にかかる半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態２の一例を模式的に示す断面図である。この実施の形態２では、実施の形態１の図２において、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３が上下２層のそれぞれ異なる絶縁材料によって構成されることを特徴とする。つまり、この実施の形態２の半導体装置の層間絶縁膜１１２は、下層配線１０１（第１層配線）が形成される領域の上部には、第１のビアホール形成用層間絶縁膜１１３−１と第２のビアホール形成用層間絶縁膜１１３−２が順に積層され、第１層配線１０１が形成されない領域では、ビアホール形成位置間層間絶縁膜１１４が形成された構造を有する。
【００２８】
ここで、ビアホールのエッチングにおいてエッチングレートが、第１のビアホール形成用層間絶縁膜１１３−１、第２のビアホール形成用層間絶縁膜１１３−２＞ビアホール形成位置間層間絶縁膜１１４、または第１のビアホール形成用層間絶縁膜１１３−１＞第２のビアホール形成用層間絶縁膜１１３−２≧ビアホール形成位置間層間絶縁膜１１４となるように、絶縁材料の組成とエッチング条件を設定する。このようにすることで、ビアホールのエッチング時に自己整合作用が働き、形状補正効果が得られる。また、第２のビアホール形成用層間絶縁膜１１３−２は、第１のビアホール形成用層間絶縁膜１１３−１よりも誘電率の低い絶縁材料によって形成されることが望ましい。
【００２９】
このような層間絶縁膜１１２の構造を有する半導体装置の製造方法は、実施の形態１の図３−３で、最初に第１のビアホール形成用層間絶縁膜１１３−１を所定の厚さ堆積した後、第２のビアホール形成用層間絶縁膜１１３−２を続けて所定の厚さ堆積する点が異なるだけで、他の部分は同一であるので、その説明を省略する。
【００３０】
この実施の形態２によれば、第１と第２のビアホール形成用層間絶縁膜１１３−１，１１３−２とビアホール形成位置間層間絶縁膜１１４でビアホール形成時の自己性合成を確保することができるとともに、第２のビアホール形成用層間絶縁膜１１３−２として誘電率の低い材料を選択することで、上下の配線層間の配線寄生容量を低減することができ、その結果、性能を向上させることができるという効果も有する。
【００３１】
実施の形態３．
図８は、この発明にかかる半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態３の一例を模式的に示す断面図である。この実施の形態３では、実施の形態１の図２において、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３以外のビアホール形成位置間層間絶縁膜１１４が、ビアホール形成用層間絶縁膜１１３に接する部分と、それ以外の部分との２種類の絶縁材料によって構成されることを特徴とする。つまり、この実施の形態３の半導体装置の層間絶縁膜１１２は、下層配線１０１（第１層配線）が形成される領域の上部にはビアホール形成用層間絶縁膜１１３が形成され、この下層配線１０１とビアホール形成用層間絶縁膜１１３の積層体に接する部分に第１のビアホール形成位置間層間絶縁膜１１４−１が形成され、その他の部分に第２のビアホール形成位置間層間絶縁膜１１４−２が形成された構造を有する。
【００３２】
ここで、ビアホールのエッチングにおいてエッチングレートが、第１と第２のビアホール形成用層間絶縁膜１１３−１，１１３−２＞ビアホール形成位置間層間絶縁膜１１４、または第１のビアホール形成用層間絶縁膜１１３−１＞第２のビアホール形成用層間絶縁膜１１３−２≧ビアホール形成位置間層間絶縁膜１１４となるように、絶縁材料の組成とエッチング条件を設定する。このようにすることで、ビアホールのエッチング時に自己整合作用が働き、形状補正効果が得られる。また、第２のビアホール形成位置間層間絶縁膜１１４−２は、第１のビアホール形成位置間層間絶縁膜１１４−１よりも誘電率の低い絶縁材料によって形成されることが望ましい。
【００３３】
つぎに、このような層間絶縁膜を有する半導体装置の製造方法について説明する。図９−１〜図９−４は、配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である。実施の形態１の図３−１〜図３−５で説明したように、ＭＯＳトランジスタ１０のソース／ドレイン領域１２上に第１のプラグ２１を有するコンタクト層間膜２０を形成した半導体基板１上の全面に第１層配線（下層配線）の基となるＡｌからなる下部メタル層３１ａ、ＳｉＯx系材料からなるビアホール形成用層間絶縁膜３３を順に形成する。そして、ビアホール形成用層間絶縁膜３３の上面に、下層配線の平面形状に対応したレジストマスクを形成し、このレジストマスクを用いて、ビアホール形成用層間絶縁膜３３をエッチングし、レジストマスクを除去した後、第１層配線３１上にパターニングされたビアホール形成用層間絶縁膜３３をマスクとして、下部メタル層３１ａをエッチングして、第１層配線３１を形成する（図９−１）。
【００３４】
ついで、第１層配線３１とビアホール形成用層間絶縁膜３３が形成されたコンタクト層間膜２０上の全面に、ＣやＮなどを添加したＳｉＯx系材料からなる第１のビアホール形成位置間層間絶縁膜３４−１を所定の厚さだけ形成する（図９−２）。この第１のビアホール形成位置間層間絶縁膜３４−１を構成する材料は、後のビアホールをドライエッチングする際に、ビアホール形成用層間絶縁膜３３のエッチングレートが大きくなるような材料が選択される。なお、この第１のビアホール形成位置間層間絶縁膜３４−１は、エッチングされたビアホール形成用層間絶縁膜３３と第１層配線３１の積層体の側面と第１層配線３１の上面を被覆するように形成する。続けて、第１のビアホール形成位置間層間絶縁膜３４−１を堆積したコンタクト層間膜２０上の全面に第２のビアホール形成位置間層間絶縁膜３４−２を形成する（図９−３）。その後、ＣＭＰを用いて、ビアホール形成用層間絶縁膜３３の上面が露出するまで第２と第１のビアホール形成位置間層間絶縁膜３４−２，３４−１の研磨を行い、表面を平坦化させて、層間絶縁膜３２を形成する（図９−４）。これ以降の処理は、実施の形態１の図３−８〜図３−１０と同様の処理が行われるので、詳細な説明を省略する。
【００３５】
この実施の形態３によれば、ビアホール形成用層間絶縁膜３３と第１のビアホール形成位置間層間絶縁膜３４−１でビアホール形成時の自己性合成を確保することができるとともに、第２のビアホール形成位置間層間絶縁膜３４−２として誘電率の低い材料を選択することで、上下の配線層間の配線寄生容量を低減することができ、その結果、性能を向上させることができるという効果も有する。
【００３６】
実施の形態４．
図１０は、この発明にかかる半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態４の一例を模式的に示す断面図である。この実施の形態４では、実施の形態１の図２において、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３が上下２層の絶縁材料によって構成され、下層配線１０１上に形成されるビアホール形成用層間絶縁膜１１３以外のビアホール形成位置間層間絶縁膜１１４が、ビアホール形成用層間絶縁膜１１３と下層配線１０１との積層体に接する部分と、それ以外の部分との２種類の絶縁材料によって構成されることを特徴とする。つまり、この実施の形態２の半導体装置の層間絶縁膜１１２は、下層配線１０１（第１層配線）が形成される領域の上部には、第１のビアホール形成用層間絶縁膜１１３−１と第２のビアホール形成用層間絶縁膜１１３−２が順に積層されたビアホール形成用層間絶縁膜１１３が形成され、第１層配線１０１が形成されない領域では、この下層配線１０１とビアホール形成用層間絶縁膜１１３の積層体に接する部分に第１のビアホール形成位置間層間絶縁膜１１４−１が形成され、その他の部分に第２のビアホール形成位置間層間絶縁膜１１４−２が形成された構造を有する。
【００３７】
ここで、ビアホールのエッチングにおいてエッチングレートが、第１と第２のビアホール形成用層間絶縁膜１１３−１，１１３−２＞第１と第２のビアホール形成位置間層間絶縁膜１１４−１，１１４−２、または第１のビアホール形成用層間絶縁膜１１３−１＞第２のビアホール形成用層間絶縁膜１１３−２≧第１と第２のビアホール形成位置間層間絶縁膜１１４−１，１１４−２となるように、絶縁材料の組成とエッチング条件を設定する。このようにすることで、ビアホールのエッチング時に自己整合作用が働き、形状補正効果が得られる。また、第２のビアホール形成用層間絶縁膜１１３−２と第２のビアホール形成位置間層間絶縁膜１１４−２は、それぞれ第１のビアホール形成用層間絶縁膜１１３−１と第１のビアホール形成位置間層間絶縁膜１１４−１よりも誘電率の低い絶縁材料によって形成されることが望ましい。
【００３８】
このような層間絶縁膜の構造を有する半導体装置の製造方法は、実施の形態３の図７−１（実施の形態１の図３−２）で、第１のビアホール形成用層間絶縁膜１１３−１を所定の厚さ堆積した後、第２のビアホール形成用層間絶縁膜１１３−２を続けて所定の厚さ堆積する点が異なるだけで、他の部分は同一であるので、その説明を省略する。
【００３９】
この実施の形態４によれば、第１のビアホール形成用層間絶縁膜１１３−１と第１のビアホール形成位置間層間絶縁膜１１４−１でビアホール形成時の自己性合成を確保することができるとともに、第２のビアホール形成用層間絶縁膜１１３−２と第２のビアホール形成位置間層間絶縁膜１１４−２として誘電率の低い材料を選択することで、上下の配線層間の配線寄生容量を低減することができ、その結果、性能を向上させることができるという効果も有する。
【産業上の利用可能性】
【００４０】
以上のように、この発明にかかる半導体装置は、多層配線構造を有する半導体装置に有用である。
【図面の簡単な説明】
【００４１】
【図１】この発明が適用される半導体装置の構造を模式的に示す断面図である。
【図２】この発明による半導体装置のビアホールを有する層間絶縁膜の一部を模式的に示す断面図である。
【図３−１】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図３−１０】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図４−１】層間絶縁膜上に形成されるレジストマスクとビアホール形成用層間絶縁膜との関係を模式的に示す図である。
【図４−２】層間絶縁膜上に形成されるレジストマスクとビアホール形成用層間絶縁膜との関係を模式的に示す図である。
【図５−１】図４−１の状態でエッチングをビアホールを形成した場合を模式的に示す図である。
【図５−２】図４−２の状態でエッチングをビアホールを形成した場合を模式的に示す図である。
【図６−１】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図６−２】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図６−３】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６−４】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図６−５】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図６−６】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図６−７】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図６−８】配線がＣｕからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図７】この発明による半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態２の一例を模式的に示す断面図である。
【図８】この発明による半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態３の一例を模式的に示す断面図である。
【図９−１】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図９−２】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図９−３】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図９−４】配線がＡｌからなる場合の半導体装置における層間絶縁膜の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１０】この発明による半導体装置の多層配線構造における層間絶縁膜の構成の実施の形態４の一例を模式的に示す断面図である。
【図１１−１】ビアホールの構造の従来例を模式的に示す図である。
【図１１−２】ビアホールの構造の従来例を模式的に示す図である。
【符号の説明】
【００４２】
１  半導体基板
２  Ｎ型ウェル
３  Ｐ型ウェル
４  素子分離絶縁膜
１０  ＭＯＳトランジスタ
１０Ｐ  ＰＭＯＳトランジスタ
１０Ｎ  ＮＭＯＳトランジスタ
１１  ゲート構造
１２  ソース／ドレイン領域
１３  エクステンション部
２０  コンタクト層間膜
２１  第１のプラグ
３１  第１層配線
３２，１１２  層間絶縁膜
３３，１１３  ビアホール形成用層間絶縁膜
３４，１１４  ビアホール形成位置間層間絶縁膜
３５  第２のプラグ
３５ａ  ビアホール
４１  第２層配線
４２  上層配線埋め込み層
１０１  下層配線
１１１  上層配線
１１３−１  第１のビアホール形成用層間絶縁膜
１１３−２  第２のビアホール形成用層間絶縁膜
１１４−１  第１のビアホール形成位置間層間絶縁膜
１１４−２  第２のビアホール形成位置間層間絶縁膜
【図１】
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【図２】
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【図３−１】
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【図３−２】
2008098448.tif 000006
【図３−３】
2008098448.tif 000007
【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図３−１０】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図７】
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【図８】
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【図９−１】
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【図９−２】
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【図９−３】
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【図９−４】
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【図１０】
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【図１１−１】
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【図１１−２】
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