(57)【要約】【課題】オン抵抗の低減を図りながら、ゲート領域とドレイン領域との間の耐圧特性を向上させた接合型電界効果トランジスタ及び半導体装置を提供する。【解決手段】導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタを備えた半導体装置において、電界効果トランジスタでは、ゲート領域とドレイン領域との間における導電層上に、所定の電圧が印加される電極を絶縁層を介して設ける。さらに、電極はドレイン領域の直上方の領域に隣接させて設け、電極はドレイン領域に接続されたドレイン電極と接続する。【選択図】図１
2008042047.tif 000002
【特許請求の範囲】
【請求項１】
導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタにおいて、
前記ゲート領域と前記ドレイン領域との間における前記導電層上に、所定の電圧が印加される電極を絶縁層を介して設けたことを特徴とする電界効果トランジスタ。
【請求項２】
前記電極は、前記ドレイン領域の直上方の領域に隣接させて設けたことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記電極は、前記ドレイン領域に接続されたドレイン電極と接続したことを特徴とする請求項１または請求項２に記載の電界効果トランジスタ。
【請求項４】
導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタを備えた半導体装置において、
前記電界効果トランジスタでは、
前記ゲート領域と前記ドレイン領域との間における前記導電層上に、所定の電圧が印加される電極を絶縁層を介して設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ及びこの電界効果トランジスタを備えた半導体装置に関するものであり、特に、電界効果トランジスタは接合型電界効果トランジスタであり、この接合型電界効果トランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来、接合型の電界効果トランジスタでは、特性向上のためにソース領域とドレイン領域との間のオン抵抗の低減と、ゲート領域とドレイン領域との間の耐圧の向上が図られている。
【０００３】
オン抵抗は、接合型の電界効果トランジスタをスイッチとして使用する際における重要な特性であって、このオン抵抗を低減させる一般的な方法としては、ソース領域とドレイン領域との間の距離をできるだけ小さくしたり、あるいはソース領域とドレイン領域との間のチャネル領域の不純物濃度を増加させたりする方法が知られている。
【０００４】
しかしながら、ソース領域とドレイン領域との間の距離を小さくするということは、ソース領域とドレイン領域との間に設けられるゲート領域とドレイン領域との間の距離が小さくなるということであり、ゲートとドレイン間の耐圧特性を低下させることとなっていた。
【０００５】
また、チャネル領域の不純物濃度を増加させた場合には、チャネル領域と、チャネル領域の導電型と逆の導電型のゲート領域との接合濃度が増加することとなるので、ゲート領域とドレイン領域との間の耐圧特性が低下することとなっていた。
【０００６】
このように、接合型の電界効果トランジスタにおけるオン抵抗特性と耐圧特性はトレードオフの関係にあって、オン抵抗特性と耐圧特性とをともに向上させることは難しい問題であった。
【０００７】
なお、接合型電界効果トランジスタのゲート幅を大きくすることにより、オン抵抗の低減化と、ゲート領域とドレイン領域との間の耐圧を高めることは可能であるが、この場合には、接合型電界効果トランジスタの占有面積が増大することとなり、小型化の要求に逆行することとなっているため、現実的な解決手段とは成り得なかった。
【０００８】
また、縦型絶縁ゲート電界効果トランジスタの場合ではあるが、多数キャリア濃度を増加させる電位とした電極を設けて、耐圧特性を損なわずにオン抵抗特性を向上させる方法も提案されている（例えば、特許文献１参照。）。
【０００９】
すなわち、縦型絶縁ゲート電界効果トランジスタでは、半導体基板の表面部に第１導電型のソース領域と第２導電型のウエル領域とを形成し、半導体基板内に第1導電型のドレイン領域を形成し、さらに、前記ウエル領域と前記ドレイン領域との間にドレイン領域あるいはソース領域に比較して低い不純物濃度とした第１導電型のドリフト領域を形成しているものであり、隣接したウエル領域の間に、両ウエル領域とは離間して溝を形成し、この溝内に絶縁膜を介して電極を設けている。
【００１０】
そして、電極には、多数キャリア濃度を増加させる電圧を印加することにより耐圧特性を損なうことなくオン抵抗特性を向上させている。
【特許文献１】特開平０５−３４２６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、縦型絶縁ゲート電界効果トランジスタでは、半導体基板に設けられた両ウエル領域間に溝を形成する場合に、レジストパターンとドライエッチングを用いて溝を形成することにより、工程専用のマスク、及び工程数増加により製造コストが増加するという不具合があった。
【００１２】
さらに、この方法が利用できる電界効果トランジスタは、縦型絶縁ゲート電界効果トランジスタのみであり、その他の接合型電界効果トランジスタなどへの適用は困難であった。
【００１３】
本発明者は、このような現状に鑑み、接合型電界効果トランジスタにおいて、オン抵抗の低減を図りながら、ゲート領域とドレイン領域との間の耐圧特性の向上を図るべく研究開発を行って、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１４】
本発明の電界効果トランジスタでは、導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタにおいて、ゲート領域とドレイン領域との間における導電層上に、所定の電圧が印加される電極を絶縁層を介して設けた。
【００１５】
さらに、電極はドレイン領域の直上方の領域に隣接させて設けたことにも特徴を有し、電極はドレイン領域に接続されたドレイン電極と接続したことにも特徴を有するものである。
【００１６】
また、本発明の半導体装置では、導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタを備えた半導体装置において、電界効果トランジスタでは、ゲート領域とドレイン領域との間における導電層上に、所定の電圧が印加される電極を絶縁層を介して設けた。
【発明の効果】
【００１７】
請求項１記載の発明によれば、導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタにおいて、ゲート領域とドレイン領域との間における導電層上に、所定の電圧が印加される電極を絶縁層を介して設けたことにより、電極と絶縁層と導電層とでMIS-FET（Metal-Insulator-Semiconductor Field Effect Transistor）構造を構成して、このMIS-FET構造の電界効果によって導電層にキャリアを誘起してキャリア濃度を上昇させることにより低抵抗の電流経路を形成できるので、オン抵抗の低減化を図ることができる。
【００１８】
請求項２記載の発明によれば、請求項１記載の接合型の電界効果トランジスタにおいて、ドレイン領域の直上方の領域に隣接させて電極を設けたことにより、電極が形成する電界によってドレイン領域が形成する電界を効果的に緩和することができるので、ゲートとドレイン間の耐圧特性の向上を図ることができる。
【００１９】
請求項３記載の発明によれば、請求項１または請求項２に記載の接合型の電界効果トランジスタにおいて、電極とドレイン領域に接続されたドレイン電極とを接続したことによって、導電層にキャリアを誘起するための他の電源を設ける必要がなく、電極に接続する配線を極めて容易に形成できる。
【００２０】
請求項４記載の発明によれば、導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタを備えた半導体装置において、電界効果トランジスタでは、ゲート領域とドレイン領域との間における導電層上に、所定の電圧が印加される電極を絶縁層を介して設けたことによって、電界効果トランジスタに設けた電極と絶縁層と導電層とでMIS-FET構造を構成して、このMIS-FET構造の電界効果によって導電層にキャリアを誘起してキャリア濃度を上昇させることにより電界効果トランジスタに低抵抗の電流経路を形成できるので、オン抵抗を低減させた電界効果トランジスタを備えた半導体装置を提供できる。
【発明を実施するための最良の形態】
【００２１】
本発明の電界効果トランジスタ、及びこの電界効果トランジスタを備えた半導体装置では、導電層にソース領域とゲート領域とドレイン領域を設けた接合型の電界効果トランジスタのゲート領域とドレイン領域との間における導電層上に、絶縁層を介して電極を形成し、電極と絶縁層と導電層とでMIS-FET構造を形成して、電極に所定の電圧が印加されることにより導電層にキャリアを誘起しているものである。
【００２２】
すなわち、図１の断面模式図に示すように、接合型の電界効果トランジスタは、シリコン基板10上に設けたＮ型シリコンエピタキシャル層11で構成した導電層の所定位置に、ソース領域23と、ゲート領域22と、ドレイン領域24とを設けており、ゲート領域22とドレイン領域24との間における導電層上に、酸化膜15'で構成した絶縁膜を介して電圧印加用電極26dを設けている。図１中、13はＬＯＣＯＳ、14はＰ型素子分離層、27は層間膜、28はメタル電極、29は配線である。
【００２３】
電圧印加用電極26dは、酸化膜15'とＮ型シリコンエピタキシャル層11とでMIS-FET（Metal-Insulator-Semiconductor Field Effect Transistor）構造を構成しており、図２に模式的に示すように、電圧印加用電極26dにドレイン電圧Vd程度の低い電圧を印加することによって、電圧印加用電極26dの下側のＮ型シリコンエピタキシャル層11にキャリアを誘起して、キャリア濃度を上昇させることができる。
【００２４】
したがって、Ｎ型シリコンエピタキシャル層11に低抵抗の電流経路を形成できるので、電界効果トランジスタのオン抵抗の低減化を図ることができる。
【００２５】
電圧印加用電極26dには適宜の電圧を印加してよいが、ドレイン領域24に接続されたドレイン電極を接続してドレイン電圧Vdを印加することにより、電圧印加用電極26d用の電源を設ける必要がなく、電圧印加用電極26dとドレイン電圧Vdの電源とを接続する配線を極めて容易に形成できる。
【００２６】
また、電圧印加用電極26dを設けた電界効果トランジスタでは、電圧印加用電極26dを設けたことによって耐圧特性を向上させることができる。
【００２７】
すなわち、図３に示すように、ゲート領域22及びソース領域23には接地電位を印加し、ドレイン領域にはドレイン電圧Vd＝33Vを印加するとともに、電圧印加用電極26dにもドレイン電圧Vd＝33Vが印加されるようにして、電圧印加用電極26dの有無によるゲート−ドレイン間耐圧を比較するために行った電位等高線分布のシミュレーション計算結果のドレイン領域24部分を図４及び図５に示す。ここで、電圧印加用電極26dのサイズＬ＝1.0μｍ、層間膜27の厚みｔ＝150ｎｍとした。
【００２８】
図４は電圧印加用電極26dがない場合の電位等高線分布であって、ドレイン領域24付近に高電界強度となった領域Ｓが比較的大きな領域となって形成されているのに対して、図５に示す電圧印加用電極26dがある場合の電位等高線分布では、高電界強度となった領域Ｓの大きさが緩和されていることが確認でき、ゲート−ドレイン間耐圧の向上が図られていることは明らかである。
【００２９】
以下において、接合型電界効果トランジスタを備えた半導体装置の製造方法を説明する。なお、接合型電界効果トランジスタを備えた半導体装置では、半導体基板に接合型電界効果トランジスタのみを形成することはほとんどなく、多くの場合において他の形態のトランジスタも形成しており、本実施形態では、少なくともＮＰＮバイポーラトランジスタが同時に形成されているものとして説明する。以下においては、説明の便宜上、接合型電界効果トランジスタは「JFET」、ＮＰＮバイポーラトランジスタは「NPN-BT」と省略して表示する。
【００３０】
まず、JFET及びNPN-BTが形成される半導体基板はＰ型のシリコン基板とする。本実施形態のシリコン基板は、表面が(100)の結晶面を有しているものとする。
【００３１】
半導体基板には、熱酸化法によって表面に200〜300nm程度の酸化膜を形成し、この酸化膜の上面にレジストパターンを形成して、このレジストパターンを用いて酸化膜をドライエッチングすることにより、NPN-BTが形成されるNPN-BT形成領域部分の酸化膜を除去して開口を形成し、この開口からアンチモン(Sb)の気相拡散によって半導体基板にコレクタ埋込層を形成している。アンチモン(Sb)の気相拡散は、半導体基板を1200℃程度に加熱して行っている。
【００３２】
コレクタ埋込層の形成後、半導体基板ではフッ酸などの薬液によって酸化膜を除去し、エピタキシャル法でリンを含んだＮ型シリコンエピタキシャル層を形成している。Ｎ型シリコンエピタキシャル層は、0.5〜1.5Ω・cm、0.5〜1.0μｍとしている。
【００３３】
Ｎ型シリコンエピタキシャル層の形成後、ＬＯＣＯＳ（LOCal Oxidation of silicon）技術を用いてＮ型シリコンエピタキシャル層の所定位置に250〜400nm程度のフィールド酸化膜(ＬＯＣＯＳ)を形成している。
【００３４】
ＬＯＣＯＳの形成後、コレクタ埋込層の上面には適宜のレジストパターンを形成して、リン（Ｐ）イオン、ヒ素（As）イオン、ボロン（Ｂ）イオンを適宜注入してPMOSが形成される半導体基板のPMOS領域にＮ型ウェル領域を形成し、さらにNPN-BTのコレクタプラグ領域を形成している。本実施形態では、P+：800〜1000keV-2e12cm-2→P+：300〜500KeV-8e12cm-2→As+：400〜500keV-4e12cm-2→As+：300〜400keV-4e12cm-2→B+：20〜60keV-1e12cm-2の順でイオン注入を行っている。
【００３５】
次いで、コレクタ埋込層の上面には適宜のレジストパターンを形成して、ボロンイオンを適宜注入してNMOSが形成される半導体基板のNMOS領域にＰ型ウェル領域を形成し、さらに所定位置にＰ型素子分離層を形成している。本実施形態では、B+：600keV-3e12cm-2→B+:200KeV-6e12cm-2→B+：70keV-5e12cm-2→B+：20keV-2e12cm-2の順でイオン注入を行っている。
【００３６】
次いで、半導体基板ではフッ酸などの薬液によってＬＯＣＯＳ以外の酸化膜を除去した後に熱酸化によってゲート酸化膜となる5〜8nmの酸化膜を形成し、この酸化膜の上面に減圧CVD法などによって100〜200nm程度としたP-DAS（P-doped Amorphose Silicon）などの低抵抗半導体膜を形成し、さらに常圧CVD法などによって100〜200nm程度としたタングステンシリサイド層を形成し、このタングステンシリサイド層の上面に設けたレジストパターンを用いてタングステンシリサイド層およびP-DASをRIE（反応性イオンエッチング）などのドライエッチングを順次行って、PMOSが形成される半導体基板のPMOS領域、及びNMOSが形成される半導体基板のNMOS領域のゲート電極をそれぞれ形成している。
【００３７】
ゲート電極の形成後、半導体基板は800℃−10分程度で熱処理され、適宜のレジストパターンを形成して、フッ化ホウ素イオン及びヒ素イオンを適宜注入してPMOSが形成される半導体基板のPMOS領域のソース領域及びドレイン領域に耐圧向上のためにＰ型層、Ｎ型層を順次形成している。本実施形態では、BF2+：600〜700keV-5e13cm-2→As+：150〜200keV-5e13cm-2の順でイオン注入を行っている。
【００３８】
さらに、半導体基板には適宜のレジストパターンを形成して、ヒ素イオン及びボロンイオンを適宜注入してNMOSが形成される半導体基板のNMOS領域のソース領域及びドレイン領域に耐圧向上のためにＰ型層、Ｎ型層を順次形成している。本実施形態では、As+：40〜80keV-5e14cm-2→B+：30〜70keV-2e12cm-2の順でイオン注入を行っている。
【００３９】
その後、半導体基板では、減圧CVD法などで30nm程度の酸化膜を形成し、850℃−30分程度の酸素雰囲気中での熱処理を行って不純物の活性化している。図６は、熱処理後のこの半導体基板の断面模式図であって、図中左側をJFETの形成領域、図中右側をNPN-BTの形成領域としている。図６中、10はシリコン基板、11はＮ型シリコンエピタキシャル層、12はコレクタ埋込層、13はＬＯＣＯＳ、14はＰ型素子分離層、15は酸化膜である。
【００４０】
熱処理後、半導体基板には、図７に示すように、真性ベース領域21、ゲート領域22、ソース領域23、ドレイン領域24、コレクタプラグ領域25を形成している。これらの形成は以下の手順によって行っている。
【００４１】
すなわち、まず、半導体基板には適宜のレジストパターンを形成し、このレジストパターンを用いてイオン注入を行って、NPN-BTが形成されるNPN-BT形成領に真性ベース領域21を形成している。本実施形態では、B+：10〜100keV-7e12cm-2でイオン注入を行っている。
【００４２】
真性ベース領域21の形成後、半導体基板には減圧CVD法などで130nm程度のP-DASを形成し、全面エッチバックを行ってゲート電極側壁にLDDサイドウォールを形成している。
【００４３】
その後、半導体基板には、適宜のレジストパターンを用いてイオン注入を行うことにより、PMOS領域のソース領域部分及びドレイン領域部分にソース及びドレインを形成するとともに、JFETが形成される半導体基板のJFET形成領域にゲート領域22を形成している。本実施形態では、BF2+：30〜70keV-1e15cm-2でイオン注入を行っている。
【００４４】
その後、半導体基板には適宜のレジストパターンを用いてイオン注入を行うことにより、NMOS領域のソース領域部分及びドレイン領域部分にソース及びドレインを形成するとともに、JFETが形成される半導体基板のJFET形成領域にソース領域23及びドレイン領域24、さらにNPN-BTが形成される半導体基板のNPN-BT形成領域にコレクタプラグ領域25を形成して、全面エッチバック処理によってLDDサイドウォールを除去している。本実施形態では、As+：30〜70keV-1e15cm-2でイオン注入を行っている。
【００４５】
次いで、半導体基板には減圧CVD法などで100nm程度の酸化膜を形成して、窒素雰囲気中で850℃−30分程度の熱処理を行い、半導体基板の所定位置にキャパシタを形成している。
【００４６】
キャパシタの形成では、半導体基板に適宜のレジストパターンを形成して酸化膜をドライエッチングすることにより開口を形成し、半導体基板上に減圧CVD法などで10〜30nm程度のLP-Si3N4膜を形成して適宜のレジストパターンを用いてLP-Si3N4膜をドライエッチングすることによりキャパシタの形成領域のみにLP-Si3N4膜を残存させている。
【００４７】
その後、LP-Si3N4膜上には減圧CVD法などで100〜200nm程度の多結晶シリコン層を形成し、この多結晶シリコン層の上面に設けたレジストパターンを用いてキャパシタの電極の形成領域、及び所要の抵抗の形成領域のみにBF2+：40KeV-1E14〜1E16cm-2でイオン注入を行い、レジストパターンを用いた多結晶シリコン層のドライエッチングを行ってキャパシタの電極、及び所要の抵抗を形成して、窒素雰囲気中で850℃−10分程度の熱処理を行ってキャパシタを形成している。
【００４８】
キャパシタの形成後、半導体基板には減圧CVD法で10〜200nm程度の酸化膜を形成し、窒素雰囲気中で800℃−10分程度の熱処理を行って先に形成していた酸化膜15と一体化した酸化膜15'とし（図８参照）、この酸化膜15'の上面に設けた適宜のレジストパターンを用いて酸化膜をドライエッチングすることにより、NPN-BT形成領域にエミッタ形成用の開口を形成している。
【００４９】
エミッタ形成用の開口の形成後、図８に示すように、半導体基板には減圧CVD法で100〜200nm程度の多結晶シリコン層26を形成し、さらにこの多結晶シリコン層26の上面に減圧CVD法で10〜20nm程度の酸化膜を形成して、多結晶シリコン層26にイオン注入を行っている。本実施形態では、As+：25〜60keV、1e15〜3e16cm-2でイオン注入を行っている。尚、ヒ素（As）の代わりにボロン（Ｂ）をイオン注入してもよい。
【００５０】
次いで、半導体基板には適宜のレジストパターンを設けて多結晶シリコン層26をドライエッチングすることにより、図９に示すように、多結晶シリコン層26からNPN-BT形成領域の所定位置にエミッタ電極26eと、JFET形成領域の所定位置に電圧印加用電極26dを同時に形成している。
【００５１】
ここで、電圧印加用電極26dを形成する際には、多結晶シリコン層26のドライエッチング用のレジストパターンを形成する場合に、電圧印加用電極26dが図９に示すようにドレイン領域24の直上方の領域に隣接する位置に形成されるようにしておくことが望ましい。
【００５２】
電圧印加用電極26dは、酸化膜15'を挟んでドレイン領域24と重ねて配置してもよいが、ドレイン領域24と重なった部分の電圧印加用電極26dではキャリアを誘起が生じないので効果的ではなく、一方、ドレイン領域24の直上方の領域から離隔して電圧印加用電極26dを設けた場合には、電圧印加用電極26dがドレイン領域24から離隔した分だけ電界強度の緩和能力が低下するので、電圧印加用電極26dは、ドレイン領域24の直上方の領域に隣接する位置に設けている。
【００５３】
エミッタ電極26e及び電圧印加用電極26dの形成後、レジストパターンを除去した半導体基板に窒素雰囲気中で1025℃-10秒程度のRTA（rapid thermal annel）処理を行って、エミッタ電極26e中の不純物を熱拡散させてNPN-BT形成領域にエミッタを形成している。
【００５４】
その後、半導体基板には、図１に示すように、減圧CVD法で酸化膜を500〜800nm形成し、次いで、TEOS(Tetla-Ethyl-Ortho-Silicate)を原料としたHDP-CVD法(高密度プラズマ化学気相成長法)などで1500〜2000nm程度の酸化膜を形成して層間膜27とし、この層間膜27の上面をCMP(化学的機械的研磨)技術を用いて平坦化している。
【００５５】
なお、層間膜27の形成前または形成途中若しくは形成後において、図示しない配線を設けて電圧印加用電極26dと所定の電圧の電源と接続し、電圧印加用電極26dには適宜の電圧を印加可能としている。
【００５６】
層間膜27の形成後、層間膜27の上面には適宜のレジストマスクを形成して層間膜27をドライエッチングすることにより層間膜27の所定位置にコンタクト用開口を形成し、このコンタクト用開口部分にスパッタなどによって金属を充填してメタル電極28をそれぞれ形成している。なお、層間膜27のCMP技術による平坦化の前にコンタクト用開口を形成してメタル電極28を形成し、その後CMP技術による平坦化を行ってもよい。
【００５７】
メタル電極28の形成後、平坦化された層間膜27の上面にスパッタなどによって金属膜を形成し、この金属膜を適宜のレジストマスクでエッチングして各メタル電極28に接続した所定形状の配線29を形成している。配線29は必要に応じて絶縁膜を適宜積層させて多層配線としてもよく、配線29の形成後、半導体基板にはオーバーコート（図示せず）を形成して半導体装置としている。
【００５８】
本実施形態では、電圧印加用電極26dは、NPN-BT形成領域におけるエミッタ電極26eの形成と同時に行っているが、エミッタ電極26eとの同時形成に限定するものではなく、例えばＭＯＳトランジスタのゲート電極の形成時や、受動素子であるポリ抵抗などの形成時と同時に行ってもよく、このように他の製造工程と同時に電圧印加用電極26dの形成を行うことにより、製造工程を増加させることなく電圧印加用電極26dの形成を行うことができる。
【００５９】
特に、図１０に示すように、電圧印加用電極26dは、層間膜27へのメタル電極28の形成にともなってメタル電極28に接続し、この電圧印加用電極26dに接続されたメタル電極28と、ドレイン領域24に接続されたメタル電極28とを配線29を介して接続することにより、電圧印加用電極26dに極めて容易にドレイン電圧Vdを印加することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係る電界効果トランジスタの断面模式図である。
【図２】本発明の実施形態に係る電界効果トランジスタのオン抵抗の低減効果の説明図である。
【図３】本発明の実施形態に係る電界効果トランジスタの耐圧特性の向上効果を示すシミュレーション計算モデルの説明図である。
【図４】電圧印加用電極がない場合のドレイン領域近傍の電位等高線分布図である。
【図５】電圧印加用電極がある場合のドレイン領域近傍の電位等高線分布図である。
【図６】本発明の実施形態に係る半導体装置の製造工程説明図である。
【図７】本発明の実施形態に係る半導体装置の製造工程説明図である。
【図８】本発明の実施形態に係る半導体装置の製造工程説明図である。
【図９】本発明の実施形態に係る半導体装置の製造工程説明図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程説明図である。
【符号の説明】
【００６１】
10  シリコン基板
11  Ｎ型シリコンエピタキシャル層
12  コレクタ埋込層
13  ＬＯＣＯＳ
14  Ｐ型素子分離層
15  酸化膜
21  真性ベース領域
22  ゲート領域
23  ソース領域
24  ドレイン領域
25  コレクタプラグ領域
15' 酸化膜
26  多結晶シリコン層
26e エミッタ電極
26d 電圧印加用電極
27  層間膜
28  メタル電極
29  配線
【図１】
2008042047.tif 000003
【図２】
2008042047.tif 000004
【図３】
2008042047.tif 000005
【図４】
2008042047.tif 000006
【図５】
2008042047.tif 000007
【図６】
2008042047.tif 000008
【図７】
2008042047.tif 000009
【図８】
2008042047.tif 000010
【図９】
2008042047.tif 000011
【図１０】
2008042047.tif 000012