(57)【要約】【課題】従来の方法を用いて作製したＭＯＳＦＥＴよりも、十分大きな歪をＭＯＳＦＥＴのチャネル部分に加えることによって、電子又はホール移動度を増加させトランジスタの特性を向上させたＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。【解決手段】基板１０１上に形成されたｐ型のＭＯＳＦＥＴを有する半導体装置において、チャネル層２０１とシリコン基板１０１との間に空洞２００が形成されている。更に、ゲート電極１０５及びソース・ドレイン領域１１２等を含むシリコン基板の１０１の表面を覆うように、常態で圧縮応力を有するシリコン窒化膜１０７が形成されている。このような構成により、チャネル層２０１に圧縮歪が作用している。【選択図】図１
2008053638.tif 000002
【特許請求の範囲】
【請求項１】
チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞と、前記ゲート電極と前記ソース拡散層及びドレイン拡散層に接触し、常態で引張応力又は圧縮応力が存在するように形成された窒化膜とを有することを特徴とする半導体装置。
【請求項２】
チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞を有し、前記チャネルを構成する半導体の格子定数と、前記ソース拡散層及びドレイン拡散層を構成する半導体の格子定数とが相互に異なることを特徴とする半導体装置。
【請求項３】
前記チャネルを構成する半導体は、シリコン、ゲルマニウム、又はシリコン・ゲルマニウムであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース拡散層及びドレイン拡散層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、又はシリコン・カーボンから形成されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞を有し、前記ゲート電極と前記ソース拡散層及びドレイン拡散層に接触し、常態で引張応力又は圧縮応力が存在するような窒化膜を形成し、この窒化膜に加熱処理を施した後に除去することにより、前記ゲート電極には前記窒化膜から転写された歪が存在することを特徴とする半導体装置。
【請求項６】
チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞を有し、前記ゲート電極は、ニッケル・シリサイド層により形成されていることを特徴とする半導体装置。
【請求項７】
前記ニッケル・シリサイド層は、ＮＭＯＳに対してはＮｉＳｉ２から形成され、ＰＭＯＳに対してはＮｉ３Ｓｉから形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記空洞の内部表面は、酸化膜又は窒化膜で覆われていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、第１の層と、この第１の層の下方に形成された第３の層と、前記第１の層と第３の層との間に挟まれ前記第１及び第３の層を形成する材料に対して選択的にエッチングされる材料からなる第２の層とを有する基板上に、素子分離領域、ゲート絶縁膜、及びゲート電極を形成する工程と、ソース拡散領域及びドレイン拡散領域をエッチングにより除去して前記第２の層の一部を露出させる工程と、前記第２の層を選択エッチングにより除去し、前記第１の層と第３の層との間に空洞を形成する工程と、除去されたソース拡散領域及びドレイン拡散領域を再び形成する工程と、チャネル形成領域である前記第１の層に歪を与える工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記空洞を形成する工程の後に、前記空洞の内部表面を酸化膜又は窒化膜で覆う工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３の層はシリコン層であり、前記第２の層は前記第３の層上にエピタキシャル成長させて形成されたシリコン・ゲルマニウム層又はゲルマニウム層であり、前記第１の層は前記第２の層上にエピタキシャル成長させて形成されたシリコン層であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の層が、シリコン層、シリコン・ゲルマニウム層、又はゲルマニウム層であり、前記第２の層は、シリコン酸化膜、シリコン窒化膜、又はゲルマニウム酸化膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン集積回路デバイスの構造に関し、特に、電界効果型トランジスタにおいて、電子又はホールの移動度を向上させる構造に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置において、チャネル部分に歪を加えることによって電子又はホールの移動度を増加させ、トランジスタの特性を向上させる技術が注目を集めている。電子又はホールの移動度が増加すると、トランジスタをより高速で動作させ、駆動電流を増大させることができる。また、より低い電圧でこれまでと同じ量の電流を流すことができるため、半導体装置の低消費電力化を実現することができる。
【０００３】
ＭＯＳＦＥＴのチャネル部分に歪をかける方法としては、大きく分けて、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法と、ＭＯＳＦＥＴの製造プロセスの途中でプロセス歪と呼ばれる歪を加える方法が知られている。前者の例として、特許文献１に開示されているように、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させ、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を使用する方法が知られている。一方、後者の例として、特許文献２では、シリコン窒化膜を用いてチャネル部分に歪をかける方法が開示されている。また、特許文献３では、ｐ型のＦＥＴにおいて、ソース／ドレイン部分をシリコン・ゲルマニウムとすることによって歪をかける方法が開示されている。
【０００４】
上記２通りの歪をかける方法のうち、プロセス歪を加える方法が、近時注目を集めており、ｐ型とｎ型のＦＥＴに、夫々シリコン・ゲルマニウムとシリコン窒化膜を用いて歪を加え、トランジスタ特性を向上させた例が報告されている（非特許文献１を参照）。
【０００５】
プロセス歪を用いてＦＥＴのチャネル部分に歪をかける方法について、図１１及び図１２を参照して説明する。図１１は、シリコン窒化膜による応力でチャネルに歪をかけてＭＯＳＦＴを高速化する従来の方法を説明するための断面図、図１２は、ソース・ドレイン領域をシリコン・ゲルマニウムで形成することにより、チャネル層に圧縮歪を作用させてＭＯＳＦＥＴを高速化する従来の方法を説明するための断面図である。
【０００６】
図１１に示す形態では、シリコン基板１１０１に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１１０２、ゲート絶縁膜１１０３、ソース・ドレイン領域１１０４、ゲート電極１１０５、及びゲートサイドウォール１１０６が形成されており、その上にシリコン窒化膜１１０７が形成されている。このとき、シリコン窒化膜１１０７の成膜方法及び膜厚を最適化することによって、ＦＥＴのチャネル部分にシリコン窒化膜１１０７による応力で歪をかけることができる。歪が引っ張り歪の場合は、シリコン中の電子の移動度が増加するため、ｎ型のＦＥＴを高速化することができる。
【０００７】
一方、図１２に示す形態では、図１１の場合と同様に、シリコン基板１１０１に、ＳＴＩによる素子分離領域１１０２、ゲート絶縁膜１１０３、ソース・ドレイン領域、ゲート電極１１０５、及びゲートサイドウォール１１０６を形成した後に、ソース・ドレイン領域をエッチングで掘った後にシリコン・ゲルマニウムをエピタキシャル成長させて、シリコン・ゲルマニウムのソース／ドレイン領域１１１１が形成される。シリコン・ゲルマニウムの格子定数はシリコンの格子定数よりも大きいため、チャネル部分には圧縮歪が加わる。この従来の方法では、シリコン中のホールの移動度が増加するため、ｐ型のＭＯＳＦＥＴを高速化することができる。
【０００８】
近時、歪ＭＯＳＦＥＴを更に高速化する方法として、空洞を利用したＭＯＳＦＥＴ構造が提案されている。特許文献４には、更に大きなプロセス歪を発生させてＭＯＳＦＥＴを高速化する方法として、チャネルとなる薄膜Ｓｉ層を湾曲させて歪を発生させる方法が開示されている。この従来の方法では、ゲート電極直下の領域に空洞を形成して、ゲート電極からソース・ドレインへ向かう方向、即ち、ゲート長に沿った方向にＳｉ層を湾曲させて歪を発生させる。
【０００９】
更に、空洞を利用した歪ＭＯＳＦＥＴの構造として、空洞上に緩和ＳｉＧｅ層を形成し、緩和ＳｉＧｅ層上にＳｉのエピタキシャル成長によって歪Ｓｉ層を形成する方法が、特許文献５に開示されている。この従来技術によれば、空洞を利用することで、ＳｉＧｅ層を薄い膜厚で緩和させることが可能となる。緩和したＳｉＧｅ層上のＳｉ層は、引っ張り歪がかかり、電子の移動度が増加するため、ｎ型のＭＯＳＦＥＴを高速化することができる。
【００１０】
また、特許文献６においては、基板にイオンを注入することにより、基板内に微小空洞を形成し、更に基板に熱処理を施すことにより、これらの微小空洞を成長、合体させて基板表面に略平行な平板状の空洞を有するＳＯＮ（Silicon-on-Nothing）構造の半導体装置及びその製造方法を開示している。特許文献６では、空洞を利用した歪ＭＯＳＦＥＴの構造を目的とするものではなく、リーク電流を抑制するなど、低コストで高品質なＳＯＩ半導体基板を製造することを目的としている。
【００１１】
【特許文献１】特開２００４−３５６１６４号公報
【特許文献２】特開２００２−１９８３６８号公報
【特許文献３】特開２００６−０１９７２７号公報
【特許文献４】特開２００５−１０１２３４号公報
【特許文献５】特開２００５−２６８３２２号公報
【特許文献６】特開２００３−３３２５４０号公報
【非特許文献１】Ｔ．Ｇｈａｎｉ  ｅｔ  ａｌ、「Ａ  ９０ｎｍ  Ｈｉｇｈ Ｖｏｌｕｍｅ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｌｏｇｉｃ  Ｔｅｃｈｎｏｌｏｇｙ  Ｆｅａｔｕｒｉｎｇ  Ｎｏｖｅｌ  ４５ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ＣＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ」ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、  ｐｐ．  ９７８−９８０（２００３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の従来技術には以下に示す問題点が存在する。
【００１３】
第１の問題点は、特許文献１に示された方法の場合、基板が高価となること、及び、トランジスタの製造プロセス中に歪が緩和すること、である。
【００１４】
第２の問題点は、特許文献２及び非特許文献１に示された方法の場合、デバイスの特性を更に向上させるために、シリコン窒化膜の応力を増加させていくと、チャネルに作用する感度が飽和すること、シリコン窒化膜が剥がれること、である。更に、ソース／ドレインをせり上げた構造又はサイドウォールが厚い構造では応力が緩和するという問題点がある。
【００１５】
第３の問題点は、特許文献３及び非特許文献１に示された方法の場合、デバイスの特性を更に向上させるために、ソース・ドレイン領域におけるシリコン・ゲルマニウム中のゲルマニウム濃度を増加させて、チャネルにかかる応力を増加させていくと、ソース・ドレイン領域の結晶性が劣化してリークが増加すること、である。
【００１６】
第４の問題点は、特許文献４に示された方法の場合、チャネルを湾曲させる工程が困難であること、である。更に、ゲート電極直下の領域に空洞を形成して、ゲート電極からソース・ドレインへ向かう方向、即ちゲート長に沿った方向にＳｉ層を湾曲させて歪を発生させる方法では、ｐ型のＦＥＴに対しては充分な効果がない、という問題点があった。
【００１７】
以上のように、従来の方法では、十分な大きさの歪をかけることは困難であり、歪によるトランジスタの特性向上には限界があった。
【００１８】
本発明はかかる問題点に鑑みてなされたものであって、従来の方法を用いて作製したＭＯＳＦＥＴよりも、十分大きな歪をＭＯＳＦＥＴのチャネル部分に加えることによって、電子又はホール移動度を増加させトランジスタの特性を向上させたＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る半導体装置は、チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞と、前記ゲート電極と前記ソース拡散層及びドレイン拡散層に接触し、常態で引張応力又は圧縮応力が存在するように形成された窒化膜とを有することを特徴とする。
【００２０】
本発明においては、電界効果型トランジスタにおいて、チャネルとその下方の層との間に空洞を形成し、且つ、半導体素子の上面にストレス窒化膜を形成することにより、チャネル層に歪が作用する。下方の層は、例えばシリコン基板である。その構造は、チャネル層としては、例えば、シリコン、シリコン・ゲルマニウム、又はゲルマニウムを用いることができ、且つ、圧縮応力を有するストレス窒化膜、又は引っ張り応力を有するストレス窒化膜のいずれかが半導体素子の上面に形成されている。窒化膜は、例えば、シリコン窒化膜であり、シリコン窒化膜の応力が、チャネル層に作用して歪がかかり、チャネル層は大きく変形し、大きな歪がかかる。その結果、圧縮応力又は引っ張り応力に夫々対応して、ホール又は電子の移動度が大幅に向上した電界効果型トランジスタを構成することができる。
【００２１】
本発明に係る半導体装置は、チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞を有し、前記チャネルを構成する半導体の格子定数と、前記ソース拡散層及びドレイン拡散層を構成する半導体の格子定数とが相互に異なることを特徴とする。
【００２２】
前記チャネルを構成する半導体は、シリコン、ゲルマニウム、又はシリコン・ゲルマニウムとすることができる。また、前記ソース拡散層及びドレイン拡散層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、又はシリコン・カーボンから形成することができる。
【００２３】
本発明においては、チャネル層の直下に空洞を形成し、且つ、ソース・ドレイン領域に、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム、又はシリコン・カーボンを使用する。そして、チャネル層を、ソース・ドレイン領域を形成する半導体の格子定数とは異なる格子定数を有する半導体を使用して形成することにより、チャネル層に大きな歪をかけることが可能となり、電界効果型トランジスタのホール又は電子の移動度を増大させることができる。チャネル層は、例えば、シリコン、ゲルマニウム、又はシリコン・ゲルマニウムから形成される。このように、歪の作用するチャネル層の直下を空洞化することで、チャネル層の変形が容易となり、チャネル全体に大きな歪を掛けることが可能となる。空洞化により、圧縮歪、引っ張り歪、のどちらの歪に対してもチャネル層の変形が容易となるため、ｐ型、ｎ型の、両方の電界効果型トランジスタにおいて、ホールと電子の移動度を増大することができ、高速化と低消費電力化を実現できる。
【００２４】
本発明に係る半導体装置は、チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞を有し、前記ゲート電極と前記ソース拡散層及びドレイン拡散層に接触し、常態で引張応力又は圧縮応力が存在するような窒化膜を形成し、この窒化膜に加熱処理を施した後に除去することにより、前記ゲート電極には前記窒化膜から転写された歪が存在することを特徴とする。
【００２５】
本発明においては、チャネル層の直下に空洞が形成されているため、従来の歪みを有するゲート電極がチャネル層に与える応力よりも、より大きな応力をチャネル層に作用することができる。
【００２６】
本発明に係る半導体装置は、チャネルと、このチャネル上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記チャネルの側方にチャネルを挟んで形成されたソース拡散層及びドレイン拡散層とを有するＭＯＳＦＥＴ型半導体装置において、前記チャネルとその下方の層との間に形成された空洞を有し、前記ゲート電極は、ニッケル・シリサイド層により形成されていることを特徴とする。
【００２７】
また、前記ニッケル・シリサイド層は、ＮＭＯＳに対してはＮｉＳｉ２から形成し、ＰＭＯＳに対してはＮｉ３Ｓｉから形成することができる。
【００２８】
ＮｉＳｉ２の線膨張係数はシリコンの線膨張係数より大きく、Ｎｉ３Ｓｉの線膨張係数はシリコンの線膨張係数より小さい。このため、ＮＭＯＳに対してＮｉＳｉ２を使用することにより、チャネル層に引っ張り応力が作用することから、電子の移動度が増大する。また、ＰＭＯＳに対してＮｉ３Ｓｉを使用することにより、チャネル層に圧縮応力が作用することから、ホールの移動度が増大する。
【００２９】
また、前記空洞の内部表面は、酸化膜又は窒化膜で覆われていることが好ましい。シリコン基板を用いた場合、空洞の内部をシリコン酸化膜、又はシリコン窒化膜で覆うことで、空洞を安定化させることが可能となる。即ち、製造プロセス中に、空洞内部に入り込んだ化学種との表面反応を抑制し、空洞内部における付着物を減らすことができ、空洞を保持することが可能となる。更に、活性化による高温処理時に、空洞内部表面におけるシリコンの拡散を抑制し、空洞の形状を保持することが可能となる。その結果、歪が作用するチャネルを効率的に変形させることが可能となり、歪を増大させることが可能となる。
【００３０】
本発明に係る半導体装置の製造方法は、基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、第１の層と、この第１の層の下方に形成された第３の層と、前記第１の層と第３の層との間に挟まれ前記第１及び第３の層を形成する材料に対して選択的にエッチングされる材料からなる第２の層とを有する基板上に、素子分離領域、ゲート絶縁膜、及びゲート電極を形成する工程と、ソース拡散領域及びドレイン拡散領域をエッチングにより除去して前記第２の層の一部を露出させる工程と、前記第２の層を選択エッチングにより除去し、前記第１の層と第３の層との間に空洞を形成する工程と、除去されたソース拡散領域及びドレイン拡散領域を再び形成する工程と、チャネル形成領域である前記第１の層に歪を与える工程と、を有することを特徴とする。
【００３１】
前記空洞を形成する工程の後に、前記空洞の内部表面を酸化膜又は窒化膜で覆う工程を追加し、前記空洞を安定化させることが望ましい。
【００３２】
前記第３の層はシリコン層であり、前記第２の層は前記第３の層上にエピタキシャル成長させて形成されたシリコン・ゲルマニウム層又はゲルマニウム層であり、前記第１の層は前記第２の層上にエピタキシャル成長させて形成されたシリコン層とすることができる。
【００３３】
前記第１の層が、シリコン層、シリコン・ゲルマニウム層、又はゲルマニウム層であり、前記第２の層は、シリコン酸化膜、シリコン窒化膜、又はゲルマニウム酸化膜とすることができる。
【００３４】
本発明においては、ＳＯＩ（Silicon on Insulator）基板、ＧＯＩ（Germanium on Insulator）基板、ＳＧＯＩ（SiGe on Insulator）基板を用いることができる。更に、ＳＯＩ基板、ＧＯＩ基板、ＳＧＯＩ基板の上部に、シリコン、シリコン・ゲルマニウム、又はゲルマニウムをエピタキシャル成長させたものを用いることができる。例えば、チャネル層にシリコンを用いる場合、ＳＯＩ基板のＢＯＸ部分を選択エッチングするか、ＳＧＯＩ基板のＢＯＸ層を選択エッチングするか、又は、ＧＯＩ基板上にシリコンをエピタキシャル成長させて、ＢＯＸ部分とゲルマニウム部分を選択エッチングすることで、チャネル層の直下を空洞化することが可能となる。また、チャネル層にゲルマニウムを用いる場合、ＧＯＩ基板のＢＯＸ部分を選択エッチングすることで、チャネル層の直下を空洞化することが可能となる。エピタキシャル成長では、ウェハ面内の膜厚の均一性を非常に精度良くコントロールすることができるため、本発明の製造方法においては、トランジスタのチャネル層の膜厚を精度良くコントロールすることができる。このため、膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。
【発明の効果】
【００３５】
本発明によれば、電界効果型トランジスタのチャネルとその下方の層との間に空洞を形成することにより、チャネル層全体に歪が加わったときに、チャネル層全体の変形が容易となり、チャネル部分に加わる歪量を増加させることが可能となる。このため、圧縮歪、引っ張り歪の夫々の歪に対して、歪量を増加させることが可能となり、ｎ型、ｐ型の両方のトランジスタに対して、電子又はホールの移動度の増大を実現することができる。これにより、半導体装置の高速化、及び、低消費電力化が可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態に係る半導体装置について説明する。第１の実施形態では、本願請求の範囲の構造を実現する実施形態として、シリコン基板、圧縮性のシリコン窒化膜を用いた場合を例に、ｐ型のＭＯＳＦＥＴについて説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図、図２及び図３は、その製造方法の一例を工程順に示した断面図である。図１乃至図３における断面図は、電界効果型トランジスタのチャネル長方向に沿った断面を示すものである。
【００３７】
図１に示すように、本実施形態に係る半導体装置においては、シリコン基板１０１に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１０２が形成されており、この素子分離領域１０２に囲まれた領域に素子である電界効果トランジスタが形成されている。そして、シリコン基板１０１上には、空洞２００が形成されており、この空洞２００上にはチャネルが形成されるチャネル層２０１が形成されている。チャネル層２０１は、例えば、シリコン層である。即ち、チャネル層２０１とその下方の層との間に空洞２００が形成されており、本実施形態においては、前記下方の層がシリコン基板１０１になっている。そして、チャネル層２０１の側方には、チャネル層２０１を挟むように形成されたソース拡散層及びドレイン拡散層からなるソース・ドレイン領域１１２が形成されており、ソース・ドレイン領域１１２は、例えば、シリコンから形成されている。そして、チャネル層２０１上には、ゲート絶縁膜１０３を介して、ゲート電極１０５が形成されている。また、ゲート電極１０５の側面には、絶縁性のゲートサイドウォール１０６が形成されている。このように、チャネル層／ゲ−ト絶縁膜／ゲ−ト電極から構成されるスタック構造と、このスタック構造の両側に形成されたソ−ス／ドレイン拡散層とを有する素子が形成されており、更に、ゲート電極１０５及びソース・ドレイン領域１１２に接触するように、素子の上面には、シリコン窒化膜１０７が形成されている。このシリコン窒化膜１０７は、常態で圧縮応力が存在するように形成されており、この圧縮応力はチャネル層２０１に歪を与える。なお、チャネル層２０１は、電界効果トランジスタが動作するときに、このチャネル層内にチャネルが形成され、このチャネルを通じて電流が流れるものであって、必ずしもこのチャネル層すべてがチャネルになるわけではない。
【００３８】
次に、本実施形態に係る半導体装置の製造方法について、図２（ａ）乃至（ｆ）及び図３（ｇ）乃至（ｈ）を参照して説明する。先ず、シリコン基板１０１に素子分離領域１０２を形成して、シリコン基板１０１を素子分離し（図２（ａ））、素子領域に、シリコン・ゲルマニウム層１９１をエピタキシャル成長させ、その上に、チャネル領域が形成されるシリコン層６０１をエピタキシャル成長させる（図２（ｂ））。これにより、シリコン基板１０１とシリコン層６０１との間に、シリコンに対して選択的にエッチングされる材料となるシリコン・ゲルマニウム層１９１が挟まれた構造となる。
【００３９】
次に、シリコン層６０１上にゲート絶縁膜１０３としてのゲート酸化膜を形成し、更にその上に、上部ポリシリコンゲ−ト電極１０５を堆積させる。その後、エッチングをおこない、エクステンション１０９、ゲートサイドウォール１０６を形成し、図２（ｃ）に示した構造となる。続いて、素子をマスクとして、ソース・ドレイン領域をエッチングして表面からシリコン基板１０１に達する穴１９２を形成し、シリコン・ゲルマニウム層１９１の側面が露出するようにし、図２（ｄ）の構造となる。シリコン層６０１からソース・ドレイン領域を除去した領域は、チャネル層２０１を形成する。
【００４０】
次に、シリコン・ゲルマニウム層１９１を選択エッチングして、チャネル層２０１の直下を空洞２００にする（図２（ｅ））。ここで、選択エッチングの方法としては、例えば、ウェットエッチングを用いることができる。シリコンに対して選択的にエッチングされる材料がシリコン・ゲルマニウムの場合、アンモニア、過酸化水素水、水を適当な割合で混合したエッチング液（ＡＰＭ溶液）を用いることができる。なお、ドライエッチング法を用いて、選択エッチングをおこなうことも可能である。
【００４１】
図２（ｆ）は、図２（ｅ）のＡ−Ａ線に沿った方向の断面図を表し、電界効果型トランジスタのチャネル長方向に垂直な方向に沿った断面を示すものである。図２（ｆ）に示すように、チャネル層２０１は、ゲート絶縁膜１０３と上部ポリシリコンゲート電極１０５とにより、チャネル幅方向に沿って上方から支えられている。
【００４２】
次に、除去されたソース・ドレイン領域を、シリコンをエピタキシャル成長させて埋め、ソース・ドレイン領域１１２を再び形成する（図３（ｇ））。続いて、ソース・ドレイン領域１１２をイオン注入して、接合形成をおこなった後、素子上に常態で圧縮応力が存在するようにシリコン窒化膜１０７を堆積させる（図３（ｈ））。以上の工程により、本実施形態の半導体装置を製造することができる。なお、素子上に形成した圧縮応力を有するシリコン窒化膜１０７は、例えば化学気相成長法等を使用した公知の方法により形成することができる。
【００４３】
次に、本実施形態の動作について説明する。本実施形態においては、半導体素子の上面に圧縮性のシリコン窒化膜１０７が形成されており、このシリコン窒化膜１０７の有する圧縮応力はチャネル形成領域であるチャネル層２０１に作用する。このとき、チャネル層２０１の下部が空洞２００であるために、この圧縮応力に対して容易に変形することが可能となる。その結果、大きな圧縮歪がチャネル層２０１にかかる。
【００４４】
本実施形態によれば、ｐ型のＭＯＳＦＥＴにおけるチャネル層２０１の直下を空洞化することにより、シリコン窒化膜１０７の有する圧縮応力がチャネル層２０１に作用しチャネル層２０１に歪が加わったときに、チャネル層２０１全体の変形が容易となり、チャネル層２０１に加わる歪量を増加させることが可能となる。このため、ホール移動度を大幅に向上させることが可能となり、半導体装置の高速化、及び、低消費電力化が可能となる。
【００４５】
また、本実施形態の製造方法においては、チャネル層２０１にエピタキシャル成長により形成したシリコンを用いる製造方法について述べた。エピタキシャル成長は、ウェハ面内の膜厚の均一性を非常に精度良くコントロールすることができるため、チャネル層２０１の膜厚を精度良くコントロールできる。従って、チャネル層の膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。
【００４６】
なお、本実施形態においては、シリコン基板上にシリコン・ゲルマニウムをエピタキシャル成長させた後に、更にシリコンをエピタキシャル成長させたが、シリコン基板上にゲルマニウムをエピタキシャル成長させた後に、更にシリコンをエピタキシャル成長させた基板を使用することができる。この場合は、シリコン層に対して、ゲルマニウム層が選択的にエッチングされて、空洞が形成される。
【００４７】
次に、第１の実施形態の変形例について説明する。先ず、第１の実施形態の第１の変形例について説明する。図４は、第１の実施形態の第１の変形例に係る半導体装置の構造を模式的に示す断面図である。上述のように第１の実施形態においては、ソース・ドレイン領域１１２に、エピタキシャル成長させたシリコンを使用した（図３（ｇ）を参照）。本変形例においては、シリコンの代わりに、例えばシリコン・ゲルマニウムを使用する。即ち、図４に示すように、ソース・ドレイン領域１１１はシリコン・ゲルマニウムから形成され、チャネル層２０１はシリコンから形成されている。シリコン・ゲルマニウムの格子定数は、シリコンの格子定数よりも大きい為に、ソース・ドレイン領域１１１間に形成されたチャネル層２０１には更に圧縮応力を作用させることが可能となる。その結果、チャネル層２０１は、この圧縮応力に対して更に変形し、非常に大きな圧縮歪がチャネル層２０１にかかり、ホール移動度が更に向上する。このように、本変形例においては、シリコン窒化膜１０７が作用する圧縮応力に加えて、ソース・ドレイン領域１１１とチャネル層２０１の夫々の格子定数の相違による圧縮応力が存在している。なお、その他の構成は第１の実施形態と同様であり、図４においては、図１と同一の構成物には同一の符号を付して、その詳細な説明を省略する。
【００４８】
次に、第１の実施形態の第２の変形例について説明する。図５は、第１の実施形態の第２の変形例に係る半導体装置の構造を模式的に示す断面図である。本変形例は、ｎ型のＭＯＳＦＥＴを有しており、図５に示すように、常態で圧縮応力を有するシリコン窒化膜を形成するかわりに、常態で引っ張り応力が存在するようにシリコン窒化膜１０８が半導体素子の上面に形成されている。なお、その他の構成は第１の実施形態と同様であり、図５においては、図１と同一の構成物には同一の符号を付して、その詳細な説明を省略する。このような構成により、シリコン窒化膜１０８の引っ張り応力がチャネル層２０１に作用したときに、チャネル層２０１の直下に空洞２００が形成されているために、この引っ張り応力に対してチャネル層２０１は容易に変形することが可能となる。その結果、大きな引張り歪がチャネル層２０１に掛かり、電子移動度が大幅に向上する。
【００４９】
次に、第１の実施形態の第３の変形例について説明する。図６は、第１の実施形態の第３の変形例に係る半導体装置の構造を模式的に示す断面図である。第２の変形例においては、ソース・ドレイン領域はシリコンにより形成されているが、本変形例においては、ソース・ドレイン領域を、シリコン・カーボンをエピタキシャル成長させて埋める。即ち、図６に示すように、ソース・ドレイン領域１１３は、シリコン・カーボンにより形成され、チャネル層２０１はシリコンにより形成されている。なお、その他の構成は第２の変形例と同様であり、図６においては、図５と同一の構成物には同一の符号を付して、その詳細な説明を省略する。シリコン・カーボンの格子定数は、シリコンの格子定数よりも小さい為に、ソース・ドレイン領域１１３間に形成されたチャネル層２０１には更に引っ張り応力を作用させることが可能となる。即ち、本変形例においては、シリコン窒化膜１０８が作用する引っ張り応力に加えて、ソース・ドレイン領域１１３とチャネル層２０１の夫々の格子定数の相違による引っ張り応力が存在している。その結果、チャネル層２０１は、この引っ張り応力に対して更に変形し、非常に大きな引張り歪がチャネル層２０１にかかり、電子移動度が更に向上する。
【００５０】
次に、第１の実施形態の第４の変形例について説明する。図７は、本変形例に係る半導体装置の製造工程の一部を工程順に示した断面図である。本変形例においては、図２（ｅ）に示す第１の実施形態の工程後に、酸化雰囲気処理をおこなうことで、空洞内部の表面にシリコン酸化膜４０１を堆積させたものである。即ち、図７（ａ）に示すように、図２（ｅ）の工程後に、空洞２００の内部の表面に対して酸化雰囲気処理を施すと、空洞２００の内部の表面に加えてソース・ドレイン領域の表面にもシリコン酸化膜４０１が堆積する。このため、再度、ソース・ドレイン領域のエッチング処理をおこない、シリコン酸化膜４０１を除去する（図７（ｂ））。そして、ソース・ドレイン領域をシリコンのエピタキシャル成長にて埋める（図７（ｃ））。図７（ｃ）は、本変形例の構造を示しており、空洞２００の内部表面、より詳細には、その上下面にシリコン酸化膜４０１が形成されている。なお、その他の構成は第１の実施形態と同様であり、図７においては、図１乃至図３と同一の構成物には同一の符号を付して、その詳細な説明を省略する。
【００５１】
本変形例の効果は、第１の変形例の効果に加えて、空洞２００の表面をシリコン酸化膜４０１で覆うことで、空洞２００を安定化させることが可能となる点である。即ち、エッチングにて掘ったソース・ドレイン領域を埋め直すためのエピタキシャル成長において、シリコン及び／又はゲルマニウム等が空洞２００内部に堆積することを防ぐことができる。このように、空洞２００内部における付着物を減らし、空洞２００を保持することが可能となる。更に、ソース・ドレイン領域を活性化するための高温処理時に、空洞２００の内部表面におけるシリコンの拡散を抑制し、空洞２００の形状を保持することが可能となる。その結果、歪が作用するチャネルを効率的に変形させることが可能となり、歪を増大させることが可能となる。
【００５２】
なお、本変形例では、空洞２００の内部表面を酸化膜で覆う例を示したが、酸化膜の代わりに、窒化膜で覆われていてもよい。
【００５３】
次に、本発明の第２の実施形態に係る半導体装置について説明する。第１の実施形態においては、本願請求の範囲の構造を実現するための構成の一例として、シリコン基板を用いた場合について説明したが、第２の実施形態では、ＳＯＩ（Silicon on Insulator）基板を用いた場合について説明する。図８（ａ）乃至（ｅ）及び図９（ｆ）乃至（ｇ）に、本実施形態の半導体装置の製造方法の一例を示す。
【００５４】
図８（ａ）は、ＳＯＩ基板を示し、シリコン基板３０１上に、ＢＯＸ（Buried Oxide：埋め込み酸化膜）層３０２及びＳＯＩ層３０３が順次積層されている。先ず、ＳＯＩ基板に素子分離領域１０２を形成し、素子分離する（図８（ｂ））。このとき、素子分離されたトレンチ内には、シリコン窒化膜３０４を内側に堆積させた後、酸化膜を埋め込んだ構造とする。これは、空洞を形成する工程として、ＢＯＸ層を選択エッチングする際に、トレンチの素子分離領域１０２が削られるのを防ぐためである。
【００５５】
次に、素子領域内に、ゲート絶縁膜１０３を形成して、上部ポリシリコンゲ−ト電極１０５を堆積させる。その後、エッチングをおこない、エクステンション１０９、ゲートサイドウォール１０６を形成し、図８（ｃ）に示した構造となる。続いて、素子をマスクとして、ソース・ドレイン領域をエッチングして、表面からシリコン基板３０１に達する穴１９２を形成し、ＢＯＸ層３０２の側面が露出するようにし、図８（ｄ）の構造となる。
【００５６】
次に、ＢＯＸ層３０２を選択エッチングして、ＳＯＩ層であるチャネル層の直下を空洞２００にする（図８（ｅ））。即ち、ＳＯＩ層３０３とシリコン基板３０１との間に空洞２００を設ける。ここで、選択エッチングの方法としては、例えば、ウェットエッチングを用いることができる。シリコンに対して選択的にエッチングされる材料がシリコン酸化膜の場合、フッ酸と水とを適当な割合で混合したエッチング液（ＨＦ溶液）を用いることができる。なお、ドライエッチング法を用いて、選択エッチングをおこなうことも可能である。
【００５７】
以降の工程は、第１の実施形態の製造方法における工程と同様である。即ち、ソース・ドレイン領域を、シリコンをエピタキシャル成長させて埋め（図９（ｆ））、ソース・ドレイン領域１１１をイオン注入して接合形成をおこなった後、常態で圧縮応力が存在するようにシリコン窒化膜１０７を素子の表面に堆積させる（図９（ｇ））。なお、本実施形態のＭＯＳＦＥＴは、ｐ型のＭＯＳＦＥＴとする。以上により、図９（ｇ）に示すように、本実施形態の半導体装置が構成される。本実施形態の動作及び効果は、第１の実施形態の動作及び効果と同様である。即ち、シリコン窒化膜１０７の圧縮応力は、ＳＯＩ層３０３からなるチャネル層に作用し、このとき、チャネル層の下側には空洞２００が形成されているために、チャネル層は圧縮応力に対して容易に変形することが可能となる。その結果、大きな圧縮歪がチャネルに掛かり、ホール移動度を大幅に向上させることが可能となる。
【００５８】
本実施形態においても、第１の実施形態における変形例と同様に、ソース・ドレイン領域に使用したシリコンの代わりに、シリコン・ゲルマニウム、シリコン・カーボン等を使用することができる。また、圧縮応力を有するシリコン窒化膜の代わりに、ｎ型のＭＯＳＦＥＴに対して引っ張り応力を有するシリコン窒化膜を使用することができる。このような変形例においては、ホール移動度を更に向上させたり、電子移動度を更に向上させたりすることが可能である。
【００５９】
また、本実形態においては、ＳＯＩ基板を用いた例を記載したが、最初の基板として、ＧＯＩ（Germanium on Insulator）基板にシリコンをエピタキシャル成長させたものを用いることも可能である。ＢＯＸ層のシリコン酸化膜、ゲルマニウム層を選択エッチングすることで、エピタキシャル成長させたシリコンをチャネル層として用いることができる。エピタキシャル成長では、ウェハ面内の膜厚の均一性を非常に精度良くコントロールすることができるため、本実施形態においても、チャネル層の膜厚を精度良くコントロールできる。従って、チャネル層の膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。
【００６０】
また、最初の基板として、ＳＧＯＩ（SiGe on Insulator）基板にシリコンをエピタキシャル成長させたものを用いることも可能である。この場合、ＳＧＯＩ基板のＢＯＸ層をエッチングすることにより空洞を形成する。
【００６１】
更に、シリコン層、シリコン・ゲルマニウム層、又はゲルマニウム層のいずれかの組み合わせで挟まれた層を、シリコン酸化膜、シリコン窒化膜、又はゲルマニウム酸化膜とし、シリコン層、シリコン・ゲルマニウム層、又はゲルマニウム層に対して選択的にエッチングすることで、チャネル層の直下に空洞を形成することができる。
【００６２】
次に、本発明の第３の実施形態に係る半導体装置について説明する。第１及び第２の実施形態においては、チャネル層がシリコンから形成されているが、本実施形態においては、チャネル層がシリコン・ゲルマニウム又はゲルマニウムから形成されている。
【００６３】
チャネル層にシリコン・ゲルマニウム層、又はゲルマニウム層を用いる場合、チャネル層の直下に空洞を作成するには、第１及び第２の実施形態で説明したように、ＳＯＩ基板、又はＧＯＩ基板を用いた方法と同様の方法を使用することができる。
【００６４】
例えば、シリコン・ゲルマニウム層をチャネル層に用いる場合、ＳＯＩ層又はＧＯＩ層上にシリコン・ゲルマニウムをエピタキシャル成長させ、その後、ＢＯＸ層を選択エッチングによって取り除けばよい。このとき、ＳＯＩ層上にシリコン・ゲルマニウムを形成した場合には、圧縮応力が発生し、ＧＯＩ層上にシリコン・ゲルマニウムを形成した場合には、引っ張り応力が発生する。即ち、前者の場合、ＳＯＩ層のシリコンの格子定数が、この上にエピタキシャル成長されるシリコン・ゲルマニウムの格子定数よりも小さいため、接触面を介してシリコン・ゲルマニウム層に水平方向の圧縮応力が発生する。また、後者の場合、ＧＯＩ層のゲルマニウムの格子定数が、この上にエピタキシャル成長されるシリコン・ゲルマニウムの格子定数よりも大きいため、接触面を介してシリコン・ゲルマニウム層に水平方向の引っ張り応力が発生する。
【００６５】
一方、ゲルマニウム層をチャネル層に用いる場合、ＧＯＩ基板を使用し、ＢＯＸ層を選択エッチングすることで、空洞を作製することができる。
【００６６】
次に、目的とする歪をチャネルに作用させるときの方法について述べる。圧縮応力を有するシリコン窒化膜、引っ張り応力を有するシリコン窒化膜を用いる場合、即ち、ストレス窒化膜を半導体素子上に形成する場合、チャネル層の種類に関わらず、第１及び第２の実施形態で説明した方法と同様の方法により、チャネル層へ歪を作用させることができる。歪は、チャネル層の直下を空洞とすることで、より大きく作用し、ホール移動度又は電子移動度を向上することができる。
【００６７】
また、第１及び第２の実施形態で説明したように、チャネル層を構成する材料の格子定数と、ソース・ドレイン領域を構成する材料の格子定数との相違を利用して、歪をチャネルに作用させることもできる。即ち、チャネル層にシリコン・ゲルマニウム層を用いた場合、ソース・ドレイン領域もシリコン・ゲルマニウムで形成することができるが、このときには、ソース・ドレイン領域のゲルマニウム濃度がチャネル層のゲルマニウム濃度よりも高ければ圧縮応力となり、ソース・ドレイン領域のゲルマニウム濃度がチャネル層のゲルマニウム濃度よりも低ければ引っ張り応力となる。同様に、チャネル層にゲルマニウム層を用いた場合、ソース・ドレイン領域をシリコン又はシリコン・ゲルマニウムで形成することができるが、このときには、チャネル層に作用する応力は引っ張り応力となる。
【００６８】
また、上述のように、シリコン・ゲルマニウム層をチャネル層に用いる場合に、ＳＯＩ層上にシリコン・ゲルマニウムを形成してチャネル層を構成した場合には、圧縮応力が発生し、ＧＯＩ層上にシリコン・ゲルマニウムを形成してチャネル層を構成した場合には、引っ張り応力が発生する。この圧縮応力又は引っ張り応力は、ストレス窒化膜を用いてチャネルに歪を作用させる方法及びソース・ドレイン領域とチャネル層の夫々の格子定数の相違によりチャネルに歪を作用させる方法とは別に、更にチャネル層への歪を増大させる。
【００６９】
以上説明した歪を作用させる構造と、チャネル層の直下に形成した空洞とを混載することで、従来の歪よりも大きな歪がチャネル層に作用し、ホール移動度又は電子移動度の大幅な改善が可能となる。なお、本実施形態のその他の構成、動作、及び効果は、第１及び第２の実施形態の構成、動作、及び効果と同様である。
【００７０】
次に、本発明の第４の実施形態に係る半導体装置について説明する。本実施形態においては、第１及び第２の実施形態における上部ポリシリコンゲート電極が、ストレスを有する電極となっている。
【００７１】
先ず、ＳＭＴ（Stress Memorized Technology）用いた場合について説明する。図１０（ａ）は、本実施形態に係る半導体装置の構造を模式的に示す断面図であり、ＳＭＴを用いてストレスを有するゲート電極を構成した例を示している。図１０（ａ）に示すように、本実施形態においては、第１及び第２の実施形態と同様に、チャネル層であるＳＯＩ層３０３の直下に空洞２００が形成されている。チャネル層の直下に空洞を作成するには、第１及び第２の実施形態で述べた方法と同様の方法を使用すればよい（図９（ｆ）参照）。
【００７２】
また、チャネル層であるＳＯＩ層３０３上には、ゲート絶縁膜１０３を介して、ストレスを有するポリシリコンゲート電極５０１が形成されている。このストレスを有するポリシリコンゲート電極５０１の製造方法は以下の通りである。先ず、第１及び第２の実施形態と同様にして、ポリシリコンゲート電極を形成し、次に、ポリシリコンゲート電極上に、常態で例えば引っ張りの応力が存在するようにストレス窒化膜を堆積させる。そして、このストレス窒化膜に、例えば８００℃の条件下で１０秒間、熱処理を施す。この熱処理により、ポリシリコンゲート電極に窒化膜のストレスが転写され、窒化膜を取り除いた後においても、ポリシリコンゲート電極は引っ張りのストレスを保持することが可能となる（図１０（ａ））。同様にして、ポリシリコンゲート電極上に、圧縮性のストレス窒化膜を堆積させて適宜熱処理を施すことにより、ポリシリコンゲート電極は圧縮性のストレスを保持することが可能となる。なお、その他の構成は第２の実施形態と同様であり、図１０（ａ）においては、図９と同一の構成物には同一の符号を付して、その詳細な説明を省略する。
【００７３】
本実施形態においては、チャネル層の直下を空洞２００とすることで、チャネル層の変形が容易となり、ストレスを有するポリシリコンゲート電極５０１からチャネル層に作用する応力を増加させることが可能となる。即ち、従来のストレスを有するポリシリコンゲート電極がチャネルに与える応力よりも、より大きな応力をチャネルに作用させることができる。その結果、電子又はホールの移動度が増大して、高い駆動力を有する半導体装置を得ることができる。
【００７４】
次に、第４の実施形態の変形例について説明する。図１０（ｂ）及び（ｃ）は、第４の実施形態の変形例を示す断面図である。図１０（ｂ）及び（ｃ）に示すように、本変形例は、図１０（ａ）に示す第４の実施形態と比較して、ゲート電極の構造に違いがある。即ち、本変形例においては、第１及び第２の実施形態におけるポリシリコンゲート電極の代わりに、ニッケル・シリサイド電極が形成されている。
【００７５】
図１０（ｂ）及び（ｃ）に示すように、本変形例においては、チャネル層であるＳＯＩ層３０３の直下に空洞２００が形成されている。チャネル層の直下に空洞２００を作成するには、第１及び第２の実施形態で述べた方法と同様の方法により作成することができる（図９（ｆ）参照）。また、図１０（ｂ）においては、ＳＯＩ層３０３上にゲート絶縁膜１０３を介して、ＮｉＳｉ２からなるニッケル・シリサイド層５０２が形成され、このニッケル・シリサイド層５０２によりゲート電極が構成される。同様に、図１０（ｃ）においては、ＳＯＩ層３０３上にゲート絶縁膜１０３を介して、Ｎｉ３Ｓｉからなるニッケル・シリサイド層５０３が形成され、このニッケル・シリサイド層５０３によりゲート電極が構成される。これらのゲート電極の形成方法は次の通りである。即ち、ポリシリコンゲート電極上（図９（ｆ）参照）にニッケルを堆積させて、適当な熱処理を加えることで、所望の結晶相を得ることができる。図１０（ｂ）においては、ＮＭＯＳとして、ニッケル・シリサイド層５０２はＮｉＳｉ２から形成され、図１０（ｃ）においては、ＰＭＯＳとして、ニッケル・シリサイド層５０３はＮｉ３Ｓｉから形成されている。なお、その他の構成は第２の実施形態と同様であり、図１０（ｂ）及び（ｃ）においては、図９と同一の構成物には同一の符号を付して、その詳細な説明を省略する。
【００７６】
ＮｉＳｉ２相は、線膨張係数がシリコンと比べて大きいために、引っ張り応力を有する。一方、Ｎｉ３Ｓｉ相は、線膨張係数がシリコンと比べて小さいために、圧縮応力を有する。これらの歪は、チャネル層の直下を空洞化することで、チャネル層の変形が容易となり、ＮｉＳｉ２からなるニッケル・シリサイド層５０２が形成されたゲート電極、又はＮｉ３Ｓｉからなるニッケル・シリサイド層５０３が形成されたゲート電極から、チャネル層に作用する応力を増加させることが可能となる。即ち、従来のニッケル・シリサイド電極がチャネル層に与える応力よりも、より大きな応力をチャネル層に作用させることができる。その結果、ＮＭＯＳ、ＰＭＯＳの移動度が増大して、高い駆動力を有する半導体装置となる。
【００７７】
以上、本発明の実施の形態において、ＭＯＳＦＥＴ型半導体装置を作製するためのプロセスについて説明したが、記載したプロセスは例示であり、本願請求の範囲の記載に基づく技術的範囲において、種々の変形が可能であり、上記以外の様々な工程を採用することができる。例えば、ゲート絶縁膜の製造工程において、酸窒化膜、又はＨｆＳｉＯＮ膜等のＨｉｇｈ−ｋゲート絶縁膜を用いることができ、上述の実施形態と同様の効果を得ることができる。
【００７８】
なお、特許文献４に開示された従来技術においても、チャネル形成領域下に、空洞が形成されている。しかしながら、この空洞は、チャネル形成領域を歪ませた結果生成するものであって、チャネル形成領域に歪を与えることができれば、空洞は特に存在しなくてもよい。また、このようなＳＯＮ構造を形成する目的は、ｐｎ接合に起因する寄生容量を低減することにある。一方、本発明においては、応力印加の効果を顕著にするために空洞を設けており、特許文献４と比べて、空洞を形成することにより積極的な意味を有し、また、その効果も異なる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一例を工程順に示した断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】第１の実施形態の第１の変形例に係る半導体装置の構造を模式的に示す断面図である。
【図５】第１の実施形態の第２の変形例に係る半導体装置の構造を模式的に示す断面図である。
【図６】第１の実施形態の第３の変形例に係る半導体装置の構造を模式的に示す断面図である。
【図７】第１の実施形態の第４の変形例に係る半導体装置の製造工程の一部を工程順に示した断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法の一例を工程順に示した断面図である。
【図９】図８に続く製造工程を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図１１】シリコン窒化膜による応力でチャネルに歪をかけてＭＯＳＦＴを高速化する従来の方法を説明するための断面図である。
【図１２】ソース・ドレイン領域をシリコン・ゲルマニウムで形成することにより、チャネル層に圧縮歪を作用させてＭＯＳＦＥＴを高速化する従来の方法を説明するための断面図である。
【符号の説明】
【００８０】
１０１；シリコン基板
１０２；素子分離領域
１０３；ゲート絶縁膜
１０５；ゲ−ト電極
１０６；ゲートサイドウォール
１０７、１０８；シリコン窒化膜
１０９；エクステンション
１１１、１１２、１１３；ソース・ドレイン領域
１９１；シリコン・ゲルマニウム層
２００；空洞
２０１；チャネル層
３０１；シリコン基板
３０２；ＢＯＸ層
３０３；ＳＯＩ層
３０４；シリコン窒化膜
４０１；シリコン酸化膜
６０１；シリコン層
５０１；ストレスを有するポリシリコンゲート電極
５０２、５０３；ニッケル・シリサイド層
【図１】
2008053638.tif 000003
【図２】
2008053638.tif 000004
【図３】
2008053638.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008053638.tif 000009
【図８】
2008053638.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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