(57)【要約】【課題】ＭＯＮＯＳ方式を採用するスプリットゲート型メモリセルの書き換え耐性を向上させる。【解決手段】選択ゲート８の下端部近傍におけるボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、シリコン基板１（ｐ型ウエル３）とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置している（ｄ≧０）。また、ゲート絶縁膜７とボトム酸化膜９ａとは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がっている。この構成により、書き込み時に窒化シリコン膜９ｂに注入される電子分布の局在化が緩和され、ホットホール消去による電子の消し残りが減少する。従って、書き換えによる電子の消し残り量の増加率が抑制されると共に、消去時には、閾値電圧が所定の電圧まで下がらなくなる問題が抑制される。【選択図】図３
2008053498.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、
前記選択ゲートの下端部近傍における前記電位障壁膜と前記電荷保持膜との界面は、前記半導体基板と前記第１ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置していることを特徴とする半導体装置。
【請求項２】
前記電位障壁膜は、前記半導体基板を熱酸化することによって形成された第１酸化シリコン膜と、気相成長法を用いて前記第１酸化シリコン膜上に堆積された第２酸化シリコン膜とからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電荷保持膜は、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜からなることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記電荷保持膜は、絶縁膜中に離散的に配置されたシリコンナノクリスタルからなることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２ゲート絶縁膜は、前記電位障壁膜と、前記電位障壁膜上に積層された前記電荷保持膜と、前記電荷保持膜上に積層された第２の電位障壁膜とからなることを特徴とする請求項１記載の半導体装置。
【請求項７】
第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成される半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）前記半導体基板上に前記第１ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
（ｂ）前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、少なくとも前記電位障壁膜と前記電荷保持膜とを含む前記第２ゲート絶縁膜を形成する工程と、
（ｃ）前記第２ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
（ｄ）前記第２ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、
（ｅ）前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
前記（ｂ）工程では、前記選択ゲートの下端部近傍における前記電位障壁膜と前記電荷保持膜との界面が、前記半導体基板と前記第１ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記第２ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記電位障壁膜は、前記半導体基板を熱酸化することによって第１酸化シリコン膜を形成した後、気相成長法を用いて前記第１酸化シリコン膜上に第２酸化シリコン膜を堆積することによって形成し、
前記選択ゲートの下端部近傍における前記電位障壁膜の上面が、前記半導体基板と前記第１ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記電位障壁膜の膜厚を制御することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１酸化シリコン膜は、ＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法またはプラズマ酸化法によって形成し、前記第２酸化シリコン膜は、ＣＶＤ法または原子層成長によって形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記電位障壁膜を形成した後、前記電荷保持膜を形成する工程に先立って、前記電位障壁膜を焼き締めする工程をさらに含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１２】
前記電荷保持膜は、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜からなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１３】
前記電荷保持膜は、絶縁膜中に離散的に配置されたシリコンナノクリスタルからなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１４】
前記電位障壁膜は、前記半導体基板を９００℃以下、より好ましくは７００℃以下の温度で熱酸化することによって形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１５】
第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、
前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、
前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、
前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成された半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）前記半導体基板上に前記第１ゲート絶縁膜を介して前記選択ゲートを形成する工程と、
（ｂ）前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、酸化シリコン膜を形成する工程と、
（ｃ）前記半導体基板の表面の前記酸化シリコン膜を除去することによって、前記半導体基板の表面を露出する工程と、
（ｄ）前記（ｃ）工程で露出した前記半導体基板の表面にシリコンエピタキシャル層を成長させる工程と、
（ｅ）前記半導体基板を熱酸化することによって、前記シリコンエピタキシャル層の少なくとも一部を酸化シリコン膜に変換することによって、前記酸化シリコン膜からなる電位障壁膜を形成する工程と、
（ｆ）前記電位障壁膜上に前記電荷保持膜を形成することによって、前記第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、
（ｈ）前記第２ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、
（ｉ）前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるドレイン領域を形成する工程とを含み、
前記（ｄ）工程では、前記選択ゲートの下端部近傍における前記シリコンエピタキシャル層の上面が、前記半導体基板と前記第１ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記シリコンエピタキシャル層の膜厚を制御することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電気的書き換えが可能な不揮発性メモリを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性メモリとマイクロコンピュータとを単一のシリコン基板上に混載した半導体装置は、組込み型マイクロコンピュータとして、産業用機械、家電、自動車搭載装置などに広く用いられている。
【０００３】
上記半導体装置の不揮発性メモリは、マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用するものであるが、このような混載に適した不揮発性メモリのセル構造として、選択ＭＯＳ(Metal Oxide Semiconductor)トランジスタとメモリＭＯＳトランジスタとを直列に接続したスプリットゲート型メモリセルが挙げられる。
【０００４】
スプリットゲート型メモリセルのうち、特に、選択ＭＯＳトランジスタのゲート電極（以下、選択ゲートという）の側壁に自己整合技術を利用してメモリＭＯＳトランジスタのゲート電極（以下、メモリゲートという）を配置したメモリセル構造は、メモリゲートのゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングで選択ゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できることが知られている（例えば特許文献１、非特許文献１）。
【０００５】
スプリットゲート型メモリセルを構成する２種類のＭＯＳトランジスタのうち、メモリＭＯＳトランジスタは、そのゲート絶縁膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として２種類ある。１つは、ゲート絶縁膜の一部に電気的に孤立した導電性多結晶シリコン膜を用いるフローティングゲート方式（例えば、特許文献２、非特許文献２）であり、もう１つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜に電荷を蓄えるＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)方式（例えば、特許文献１、非特許文献１）である。
【０００６】
上記した２種類の電荷保持方式のいずれにおいても、電荷を蓄積する領域とシリコン基板との間には、絶縁性に優れた酸化シリコン膜が挿入される。ところが、フローティングゲート方式では、この酸化シリコン膜に局所的なリークパスが発生した場合、保持電荷がこのリークパスを通って基板側に漏洩するために、電荷を保持できなくなるという問題がある。これに対して、ＭＯＮＯＳ方式は、電荷保持膜である絶縁膜中で保持電荷が空間的に離散化されているために、リークパス周囲の保持電荷だけがリークするに過ぎず、極端な電荷保持寿命の低下がないという利点がある。
【０００７】
図２８は、自己整合技術を利用したスプリットゲート型メモリセルのうち、電荷の保持方式としてＭＯＮＯＳ方式を採用したメモリセルの断面構造を示している。メモリセルは、選択ＭＯＳトランジスタとメモリＭＯＳトランジスタとで構成されている。メモリゲート３１は、選択ゲート３２が形成された後、その側壁にゲート絶縁膜３３を介して自己整合的に形成される。選択ＭＯＳトランジスタのゲート絶縁膜３４は酸化シリコン膜で構成され、メモリＭＯＳトランジスタのゲート絶縁膜３３は、第１電位障壁膜であるボトム酸化膜３３ａ、電荷保持膜である窒化シリコン膜３３ｂ、第２電位障壁膜であるトップ酸化膜３３ｃをこの順で積層した３層膜で構成されている。図示はしないが、選択ゲート３２は選択ゲート線に、メモリゲート３１はワード線にそれぞれ接続されている。また、選択ＭＯＳトランジスタのソース領域３５は共通ソース線に、メモリＭＯＳトランジスタのドレイン領域３６はデータ線にそれぞれ接続されている。
【０００８】
メモリセルへの書き込みは、選択ＭＯＳトランジスタをオン状態にすると同時に、メモリＭＯＳトランジスタのドレイン領域３６およびメモリゲート３１に所定の電圧を印加して行う。この時、選択ＭＯＳトランジスタとメモリＭＯＳトランジスタとの境界領域に高電界が発生する条件にすると、この領域のシリコン基板３０の表面にホットエレクトロンが発生し、その一部がメモリゲート３１側に注入される（ＳＳＩ：Source Side Injection)。この注入ホットエレクトロンは、メモリＭＯＳトランジスタのゲート絶縁膜３３の一部である窒化シリコン膜３３ｂに捕獲され、情報が書き込まれる。一方、情報の消去は、メモリゲート３１に負バイアス、ドレイン領域３６に正バイアスをそれぞれ印加し、バンド間トンネル注入を用いてホットホールを発生させ、このホットホールを窒化シリコン膜３３ｂに注入して電子を中和することにより行う（ホットホール消去）。
【０００９】
また、上記した書き込み動作の効率化を図るために、図２９に示すように、電荷保持膜となる窒化シリコン膜３３ｂの下部面を、選択ＭＯＳトランジスタのゲート絶縁膜３４とシリコン基板１との界面よりも下方に位置させる構造も知られている（例えば、特許文献３、特許文献４）。
【特許文献１】特開２００３−０４６００２号公報
【特許文献２】特開２００４−３６３１２２号公報
【特許文献３】特開２００４−１８６６６３号公報
【特許文献４】特開２００１−１６８２１９号公報
【非特許文献１】１９９７年  シンポジウム・オン・ＶＬＳＩテクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ、第６３頁〜第６４頁(1997 Symposium on VLSI Technology Digest of Technical Papers (1997) pp.63-64)
【非特許文献２】２０００年  シンポジウム・オン・ＶＬＳＩテクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ、第１２０頁〜第１２１頁(2000 Symposium on VLSI Technology Digest of Technical Papers (2000) pp.120-121)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明者らは、上記したＭＯＮＯＳ方式のスプリットゲート型メモリセルを開発する過程で、情報の書き換え回数が増えるに従い、消去時に閾値電圧が所定の値まで減少しない現象（電子の消し残り）を見出した。このような現象は、消去に必要な正孔注入量を増大させ、消去動作に起因するボトム酸化膜の劣化を早めるので、書き換え回数の制限につながる。
【００１１】
本発明者らは、上記した電子の消し残り現象を詳細に解析した結果、電荷保持膜中における書き込み電子の空間分布と消去時の正孔の注入位置とが異なるためであることが分かった。この現象を図３０を用いて説明する。図３０は、図２８の矢印で示す矩形の領域の拡大図である。
【００１２】
書き込み時にホットエレクトロンが発生する領域は、選択ゲート３２とメモリゲート３１とを電気的に分離している領域の直下である。ここから窒化シリコン膜３３ｂに注入された電子は、その注入位置から優先的に捕獲される。従って、書き込み電子分布は、局在化する傾向にある。
【００１３】
一方、消去時には、メモリＭＯＳトランジスタのドレイン領域３６端部から矢印方向にホットホール注入が行なわれる。注入された正孔は、メモリゲート３１の電界の影響を受けて選択ＭＯＳトランジスタ側にわずかに拡散するが、捕獲された正孔の密度は注入端から離れると急激に低下する。従って、書き込み電子との空間分布が離れるために、局在した電子を消去しきれず、電子の消し残り現象が生じることになる。
【００１４】
電子と正孔の捕獲位置の差が発生する原因を発明者らがさらに解析した結果、特に、電荷保持膜となる窒化シリコン膜３３ｂの一部が、選択ゲート３２のゲート絶縁膜３４とシリコン基板１との界面よりも下方に位置している場合に顕著になることが判明した。これは、注入された電子がボトム酸化膜３３ａ中で散乱されることなく、直接窒化シリコン膜３３ｂ中に入り、正孔が注入される位置から最も遠い位置に局在してしまうためである。
【００１５】
窒化シリコン膜３３ｂとシリコン基板１の表面との上下位置関係は、次のようなプロセスマージン確保に起因する問題である。メモリＭＯＳトランジスタを形成する工程の直前には、選択ＭＯＳトランジスタのゲート絶縁膜３４とゲート電極材料とをドライエッチングで除去する工程がある。このドライエッチング工程では、ウエハ全面での除去を保証するために、オーバーエッチングが必要になるので、シリコン基板１の表面の一部が掘り込まれた形状になる。この掘り込みが存在する状態でボトム酸化膜３３ａを熱酸化法によって形成すると、酸化がシリコン基板１の表面から内部に進行するため、より深く掘り込まれた形状になる。従って、この後に電荷保持膜となる窒化シリコン膜３３ｂを形成すると、その一部は、選択ＭＯＳトランジスタのゲート絶縁膜３４とシリコン基板１との界面よりも下方に位置することになる。
【００１６】
本発明の目的は、ＭＯＮＯＳ方式を採用するスプリットゲート型メモリセルの書き換え耐性を向上させる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明の半導体装置は、第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成され、前記選択ゲートの下端部近傍における前記電位障壁膜と前記電荷保持膜との界面は、前記半導体基板と前記第１ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置しているものである。
【００２０】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の主面の第１方向、および前記第１方向と直交する第２方向にマトリクス状に配置された複数のメモリセルを有し、前記複数のメモリセルのそれぞれは、第１ゲート絶縁膜を介して前記半導体基板上に形成された選択ゲートと、前記選択ゲートの一方の側壁に形成され、第２ゲート絶縁膜を介して前記選択ゲートおよび前記半導体基板と絶縁されたメモリゲートと、前記選択ゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるソース領域と、前記メモリゲートの近傍の前記半導体基板に形成された第２導電型の半導体領域からなるドレイン領域とを有し、前記第２ゲート絶縁膜は、少なくとも電位障壁膜と、前記電位障壁膜上に積層された電荷保持膜とを含んで構成される半導体装置の製造方法であって、前記メモリセルを形成する工程は、（ａ）前記半導体基板上に前記第１ゲート絶縁膜を介して前記選択ゲートを形成する工程と、（ｂ）前記半導体基板および前記選択ゲートのそれぞれの表面を覆うように、少なくとも前記電位障壁膜と前記電荷保持膜とを含む前記第２ゲート絶縁膜を形成する工程と、（ｃ）前記第２ゲート絶縁膜上に形成した導電膜をパターニングすることによって、前記選択ゲートの一方の側壁に前記メモリゲートを形成する工程と、（ｄ）前記第２ゲート絶縁膜をパターニングすることによって、前記選択ゲートの前記側壁と前記メモリゲートとの間、および前記半導体基板と前記メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、（ｅ）前記半導体基板に不純物を導入することによって、前記選択ゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるソース領域を形成し、前記メモリゲートの近傍の前記半導体基板に前記第２導電型の半導体領域からなるドレイン領域を形成する工程とを含み、前記（ｂ）工程では、前記選択ゲートの下端部近傍における前記電位障壁膜と前記電荷保持膜との界面が、前記半導体基板と前記第１ゲート絶縁膜との界面と同じ高さ、またはそれよりも上方に位置するように、前記第２ゲート絶縁膜を形成するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
メモリセルの書き換え耐性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１である半導体装置のメモリアレイ領域を示す要部平面図、図２は、図１のＡ−Ａ線に沿った断面図、図３は、図２の一部（矢印で示した矩形の領域）を拡大して示す断面図である。なお、図１は、メモリアレイ領域の構成を見易くするために、一部の部材の図示を省略している。
【００２５】
本実施の形態の半導体装置は、ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置を含んでいる。スプリットゲート型メモリセルは、ｐ型のシリコン基板１（以下、単に基板という）のｐ型ウエル３に形成された選択ＭＯＳトランジスタとメモリＭＯＳトランジスタとで構成されている。選択ＭＯＳトランジスタのゲート電極（選択ゲート８）はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜７上に形成されている。また、メモリＭＯＳトランジスタのゲート電極（メモリゲート１０）はｎ型多結晶シリコン膜からなり、選択ゲート８の一方の側壁に配置されている。図示は省略するが、選択ゲート８は選択ゲート線に接続され、メモリゲート１０はワード線に接続されている。
【００２６】
メモリゲート１０は、その一部が選択ゲート８の一方の側壁に形成され、他部がｐ型ウエル３上に形成された断面Ｌ字状のゲート絶縁膜９を介して選択ゲート８およびｐ型ウエル３と電気的に分離されている。ゲート絶縁膜９は、２層の電位障壁膜（ボトム酸化膜９ａおよびトップ酸化膜９ｃ）とそれらの間に形成された電荷保持膜（窒化シリコン膜９ｂ）とからなる。
【００２７】
選択ゲート８の近傍のｐ型ウエル３には、メモリセルのドレイン領域として機能するｎ＋型半導体領域１５が形成されている。このｎ＋型半導体領域（ドレイン領域）１５は、データ線（ＤＬ）に接続されている。データ線（ＤＬ）は、メモリセルを覆う層間絶縁膜１７上に形成され、コンタクトホール１８内のプラグ１９を介してｎ＋型半導体領域（ドレイン領域）と電気的に接続されている。データ線（ＤＬ）は、アルミニウム合金を主体としたメタル膜からなり、プラグは、タングステンを主体としたメタル膜からなる。一方、メモリゲート１０の近傍のｐ型ウエル３には、メモリセルのソース領域として機能するｎ＋型半導体領域１５が形成されている。このｎ＋型半導体領域（ソース領域）１５は、共通ソース線ＳＬに接続されている。
【００２８】
ｎ＋型半導体領域（ドレイン領域）１５に隣接した領域のｐ型ウエル３には、ｎ＋型半導体領域１５よりも不純物濃度が低いｎ−型半導体領域１２が形成されている。ｎ−型半導体領域１２は、ｎ＋型半導体領域（ドレイン領域）１５の端部の高電界を緩和し、選択ＭＯＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。また、ｎ＋型半導体領域（ソース領域）１５に隣接した領域のｐ型ウエル３には、ｎ＋型半導体領域１５よりも不純物濃度が低いｎ−型半導体領域１２が形成されている。ｎ−型半導体領域１２は、ｎ＋型半導体領域（ソース領域）１５の端部の高電界を緩和し、メモリＭＯＳトランジスタをＬＤＤ構造にするためのエクステンション領域である。選択ゲート８の他方の側壁およびメモリゲート１０の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ１４が形成されている。これらのサイドウォールスペーサ１４は、ｎ＋型半導体領域（ドレイン領域）１５およびｎ＋型半導体領域（ソース領域）１５を形成するために利用される。
【００２９】
図３は、選択ゲート８の下端部近傍（図２の矢印で示す矩形の領域）の拡大断面図である。図に示すように、選択ゲート８の下端部近傍におけるボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、基板１（ｐ型ウエル３）とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置している（ｄ≧０）。また、ゲート絶縁膜７とボトム酸化膜９ａとは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がっている。
【００３０】
上記した構成により、書き込み時に窒化シリコン膜９ｂに注入される電子分布の局在化が緩和され、ホットホール消去による電子の消し残りが減少する。従って、書き換えによる電子の消し残り量の増加率を抑制できると共に、消去時には、閾値電圧が所定の電圧まで下がらなくなる問題を抑制できるので、メモリセルの書き換え耐性を向上させることができる。
【００３１】
次に、図４〜図１９を用いて上記不揮発性半導体記憶装置の製造方法を工程順に説明する。なお、製造方法を説明する各図において、左側部分は、メモリアレイ領域の一部（図１のＡ−Ａ線に沿った領域）を示す断面図、右側部分は、周辺回路領域の一部を示す断面図である。不揮発性半導体記憶装置の周辺回路領域には、センスアンプ、カラムデコーダ、ロウデコーダなどのような低耐圧ＭＯＳトランジスタで構成される回路と、昇圧回路のような高耐圧ＭＯＳトランジスタで構成される回路とがあるが、ここでは、メモリセルおよび低耐圧ＭＯＳトランジスタの製造方法についてのみ説明する。
【００３２】
まず、図４に示すように、周知の製造技術を用いて基板１の主面に素子分離溝２を形成した後、基板１の主面にｐ型ウエル３とｎ型ウエル４とを形成する。次に、基板１を熱酸化することによって、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に膜厚３〜４ｎｍ程度の酸化シリコンからなるゲート絶縁膜５を形成する。ゲート絶縁膜５は、周辺回路を構成するＭＯＳトランジスタのゲート絶縁膜を構成する。
【００３３】
次に、図５に示すように、基板１上にＣＶＤ法で膜厚１５０ｎｍ程度のアンドープ多結晶シリコン膜６を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでメモリアレイ領域のアンドープ多結晶シリコン膜６を除去する。アンドープ多結晶シリコン膜６は、周辺回路を構成するＭＯＳトランジスタのゲート電極を構成する。続いて、選択ＭＯＳトランジスタの閾値電圧を調整するために、メモリアレイ領域のｐ型ウエル３にｐ型不純物（ホウ素）をイオン注入した後、希フッ酸水溶液を用いてメモリアレイ領域のゲート絶縁膜５を除去する。
【００３４】
次に、図６に示すように、基板１を熱酸化することによって、メモリアレイ領域のｐ型ウエル３の表面に膜厚３〜４ｎｍ程度の酸化シリコンからなるゲート絶縁膜７を形成する。ゲート絶縁膜７は、選択ＭＯＳトランジスタのゲート絶縁膜を構成する。続いて、基板１上にＣＶＤ法で膜厚２００ｎｍ程度の多結晶シリコン膜８ｎを堆積する。多結晶シリコン膜８ｎには、その成膜中に４×１０２０ａｔｏｍｓ／ｃｍ３程度のリンを導入し、その導電型をｎ型にする。
【００３５】
次に、図７に示すように、フォトレジスト膜２０をマスクにしたドライエッチングでメモリアレイ領域の多結晶シリコン膜８ｎをパターニングし、選択ゲート８を形成する。この時、周辺回路領域の多結晶シリコン膜８ｎはすべて除去する。続いて、基板洗浄として、基板１（ｐ型ウエル３）の表面を等方的にドライエッチングし、多結晶シリコン膜８ｎのドライエッチングによって生じた基板１（ｐ型ウエル３）の表面のダメージを除去する。
【００３６】
メモリアレイ領域の多結晶シリコン膜８ｎおよびゲート絶縁膜７をドライエッチングする際には、基板１のオーバーエッチング量を１〜３ｎｍ程度に抑えるようにする。また、基板１の表面を等方的にドライエッチングする際にも、基板１のオーバーエッチング量を１〜３ｎｍ程度に抑えるようにする。これにより、ドライエッチングによる基板１のダメージを最小限に抑え、かつ多結晶シリコン膜８ｎの削り残しを抑制できるので、歩留まりの低下を抑制できる。
【００３７】
通常、多結晶シリコン膜をドライエッチングしてゲート電極を形成する工程では、ゲート電極の端部のゲート絶縁膜に生じた欠陥を除去するために、ＩＳＳＧ(In situ Steam Generation)酸化などのライト熱酸化処理を行っている。これに対し、本実施の形態では、オーバーエッチング量を１〜３ｎｍ程度に抑えることによって、ゲート絶縁膜７の欠陥発生が抑制されるので、ゲート加工後のライト熱酸化処理を省略することができる。これにより、オーバーエッチングによって露出した基板１（ｐ型ウエル３）の表面と選択ゲート８（多結晶シリコン膜８ｎ）の底面との段差を極めて小さくすることができるので、メモリセルのＯＮ電流を増大させることができる。
【００３８】
なお、多結晶シリコン膜８ｎをドライエッチングして選択ゲート８を形成する際、まず多結晶シリコン膜８ｎを１〜５ｎｍ程度残し、続いて、多結晶シリコン膜８ｎの残膜と基板１の洗浄とを兼ねて等方性ドライエッチングを行ってもよい。この手順で基板１の削れ量を１〜６ｎｍ程度に抑制することにより、歩留まりの低下の抑制と、ドライエッチングのダメージの除去とを両立させることができる。
【００３９】
次に、図８に示すように、ゲート絶縁膜９の一部となるボトム酸化膜９ａを形成する。ボトム酸化膜９ａは、熱酸化法とＣＶＤ法とを併用して形成し、その膜厚は、２〜７ｎｍ程度とする。熱酸化法としては、ＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いることができ、ＣＶＤ法としては、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法などを用いることができる。また、ＣＶＤ法に代えて原子層成長(Atomic Layer Deposition；ＡＬＤ)法を用いることもできる。さらに、ボトム酸化膜９ａを形成する途中で、あるいは形成した後に、４００〜１１００℃の窒素、水素、重水素などを含む雰囲気中または真空中で焼き締めを行うことにより、ボトム酸化膜９ａの信頼性を向上させることができる。
【００４０】
図９は、選択ゲート８の下端部近傍（図８の矢印で示す矩形の領域）の拡大断面図である。前述したように、本実施の形態では、多結晶シリコン膜８ｎをドライエッチングして選択ゲート８を形成する際、基板１のオーバーエッチング量を抑制することによって、基板１の表面と選択ゲート８の底面との段差を極めて小さくする。これにより、基板１の表面と選択ゲート８の表面とにボトム酸化膜９ａを形成すると、選択ゲート８の下端部近傍におけるボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、基板１（ｐ型ウエル３）とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置することになる（ｄ≧０）。また、ゲート絶縁膜７とボトム酸化膜９ａは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がった構造となる。
【００４１】
次に、図１０および図１１に示すように、ボトム酸化膜９ａの上部にゲート絶縁膜９の一部（電荷保持膜）となる窒化シリコン膜９ｂを形成する。窒化シリコン膜９ｂは、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料に用いた８００℃程度の熱ＣＶＤ法で形成し、その膜厚は、１３〜１５ｎｍ程度とする。窒化シリコン膜９ｂの膜厚は、動作電圧の低減および電荷保持特性向上の要求から、適宜定められる。
【００４２】
なお、ボトム酸化膜９ａを形成した後、窒化シリコン膜９ｂを形成する前に、Ｎ２Ｏなどの窒素酸化物を含んだ高温雰囲気中でボトム酸化膜９ａを窒化処理することによって、ボトム酸化膜９ａと基板１（ｐ型ウエル３）との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、メモリセルを構成する選択ＭＯＳトランジスタおよびメモリＭＯＳトランジスタのホットキャリア耐性が向上するので、メモリセルの特性（書き換え特性など）が向上する。
【００４３】
次に、図１２および図１３に示すように、窒化シリコン膜９ｂの上部にゲート絶縁膜９の一部となるトップ酸化膜９ｃを形成する。トップ酸化膜９ｃは、ＩＳＳＧ酸化法を用いて窒化シリコン膜９ｂの一部を酸化することにより形成し、その膜厚は、４〜６ｎｍ程度とする。トップ酸化膜９ｃは、ＩＳＳＧ酸化法に代えてドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いて形成することもできる。また、酸化シリコン膜をＣＶＤ法で堆積することによって形成することもできる。なお、本発明は、トップ酸化膜９ｃを省略し、ボトム酸化膜９ａと窒化シリコン膜９ｂとでゲート絶縁膜９を構成する場合にも適用できることは勿論である。
【００４４】
次に、選択ゲート８の一方の側壁にメモリゲート１０を形成する。メモリゲート１０を形成するには、まず、図１４に示すように、基板１上にＣＶＤ法で堆積した多結晶シリコン膜１０ｎを異方性エッチングすることによって、選択ゲート８の両側壁に多結晶シリコン膜１０ｎを残す。多結晶シリコン膜１０ｎには、その成膜中に４×１０２０ａｔｏｍｓ／ｃｍ３程度のリンを導入し、その導電型をｎ型にする。メモリＭＯＳトランジスタのチャネル長は、多結晶シリコン膜１０ｎの膜厚によって規定される。本実施の形態では、多結晶シリコン膜１０ｎの膜厚を６０ｎｍ程度とすることによって、メモリＭＯＳトランジスタのチャネル長を６０ｎｍ程度とする。
【００４５】
次に、図１５に示すように、フォトレジスト膜２１をマスクにして選択ゲート８の他方の側壁のｎ型多結晶シリコン膜１０ｎをエッチングすることにより、選択ゲート８の一方の側壁にｎ型多結晶シリコン膜１０ｎからなるメモリゲート１０を形成する。次に、図１６に示すように、ゲート絶縁膜９を構成する３層の絶縁膜をフッ酸とリン酸とを使ってエッチングする。これにより、メモリゲート１０で覆われた領域（選択ゲート８の一方の側壁とメモリゲート１０の下部）のみにゲート絶縁膜９が残り、他の領域のゲート絶縁膜９が除去される。
【００４６】
次に、図１７に示すように、フォトレジスト膜２２をマスクにしたドライエッチングで周辺回路領域のアンドープ多結晶シリコン膜６Ａをパターニングした後、希フッ酸水溶液を用いてゲート絶縁膜５をエッチングし、アンドープ多結晶シリコン膜６Ａの下部のみにゲート絶縁膜５を残す。
【００４７】
次に、図１８に示すように、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にリンをイオン注入することにより、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にｎ−型半導体領域１２が形成される。また、周辺回路領域のｐ型ウエル３上にゲート電極６ｎが形成される。さらに、ｎ型ウエル４にホウ素をイオン注入することにより、ｐ−型半導体領域１３およびゲート電極６ｐが形成される。
【００４８】
次に、図１９に示すように、メモリアレイ領域に形成された選択ゲート８およびメモリゲート１０のそれぞれの一方の側壁にサイドウォールスペーサ１４を形成し、周辺回路領域のゲート電極６ｎ、６ｐのそれぞれの両側壁にサイドウォールスペーサ１４を形成する。サイドウォールスペーサ１４は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。続いて、メモリアレイ領域のｐ型ウエル３および周辺回路領域のｐ型ウエル３にリンをイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、基板１を熱処理して上記不純物を拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）１５およびｐ＋型半導体領域（ソース、ドレイン領域）１６を形成する。ここまでの工程により、メモリアレイ領域にＭＯＮＯＳ方式のスプリットゲート型メモリセルが形成され、周辺回路領域にｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタが形成される。
【００４９】
その後、基板１上に窒化シリコン膜と酸化シリコン膜の積層膜からなる層間絶縁膜１７を堆積し、続いて層間絶縁膜１７にコンタクトホール１８を形成してその内部にプラグ１９を埋め込んだ後、層間絶縁膜１７上にデータ線ＤＬを形成することにより、前記図１〜図３に示す不揮発性半導体記憶装置が完成する。
【００５０】
このように、本実施の形態のスプリットゲート型メモリセルは、選択ゲート８の下端部近傍におけるボトム酸化膜９ａと窒化シリコン膜９ｂとの界面が、基板１（ｐ型ウエル３）とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置している。また、ゲート絶縁膜７とボトム酸化膜９ａとは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がっている。
【００５１】
上記した構成により、電荷保持膜９ｂに電子を注入して情報を書き込む際に、電子分布の局在化を緩和することができるので、メモリセルの書き換え耐性を向上させることができる。図２０は、本実施の形態のスプリットゲート型メモリセルと、従来のスプリットゲート型メモリセル（選択ゲートの下端部近傍におけるボトム酸化膜と窒化シリコン膜との界面が、基板とゲート絶縁膜との界面よりも下方に位置しているメモリセル）の書き換え耐性を比較したグラフである。１０５回の書き換え時における閾値電圧の変動を比較すると、本実施の形態では、０．３Ｖ程度の改善が見られる。
【００５２】
また、電子分布の局在化の緩和は、正孔分布の局在化を緩和し、基板１に対する正電界も緩和する。従って、この正電界により電子が窒化シリコン膜９ｂに引き込まれる頻度が低下し、閾値電圧が時間の経過と共に上昇する現象（電荷保持特性の低下）を抑制することができる。図２１は、本実施の形態のスプリットゲート型メモリセルと、従来のスプリットゲート型メモリセル（選択ゲートの下端部近傍におけるボトム酸化膜と窒化シリコン膜との界面が、基板とゲート絶縁膜との界面よりも下方に位置しているメモリセル）の電荷保持特性を比較したグラフである。本実施の形態では、１００時間以上経過した後の電荷保持特性が向上することが分かる。この特性向上には、ホットホール消去時間の短縮によるボトム酸化膜９ａの劣化抑制効果も寄与していると考えられる。
【００５３】
なお、本実施の形態では、電荷蓄積膜として窒化シリコン膜９ｂを用いたが、タンタル、チタン、ジルコニウム、ハフニウム、ランタン、アルミニウムなどの酸化物または珪酸化物からなる薄膜によって電荷保持膜を構成することもできる。これらの金属酸化物および金属珪酸化物は、気相成長法や原子層成長法を用いて形成することができる。窒化シリコンに比べて誘電率が高いこれらの金属酸化物または金属珪酸化物で電荷蓄積膜を構成することにより、書き込み効率をさらに高めることができる。
【００５４】
電荷蓄積膜として、シリコンナノクリスタルを用いてもよい。この場合、図２２に示すように、互いに離散的に配置されたシリコンナノクリスタル９ｄのドット間は、トップ酸化膜９ｃによって絶縁される。シリコンナノクリスタル９ｄは、ドット内に蓄積された電荷がドット間を移動し難いという特性があるので、窒化シリコン膜９ｂと同様に、電荷は離散的に蓄積されることになる。シリコンナノクリスタル９ｄは、例えばシラン（ＳｉＨ４）を原料とする減圧ＣＶＤ法を用い、６００〜８００℃でボトム酸化膜９ａ上に自己組織化させることによって形成する。その後、トップ酸化膜９ｃをＣＶＤ法で堆積し、シリコンナノクリスタル９ｄを孤立、絶縁させる。
【００５５】
（実施の形態２）
前記実施の形態１では、熱酸化法とＣＶＤ法とを併用してゲート絶縁膜９の一部であるボトム酸化膜９ａを形成したが、次のような方法でボトム酸化膜９ａを形成することもできる。
【００５６】
まず、前記実施の形態１の図４〜図７に示した方法に従って選択ゲート８を形成し、続いて、等方的なドライエッチングで基板１（ｐ型ウエル３）の表面を洗浄する。選択ゲート８を形成する際は、基板１のオーバーエッチング量を抑制することによって、基板１の表面と選択ゲート８の底面との段差を極めて小さくする。
【００５７】
次に、図２３に示すように、熱ＣＶＤ法を用いてボトム酸化膜９ａを形成した後、ボトム酸化膜９ａの上部にゲート絶縁膜９の一部（電荷保持膜）となる窒化シリコン膜９ｂを形成する。熱ＣＶＤ法を用いてボトム酸化膜９ａを形成する際は、９００℃以下、より好ましくは７００℃以下の低温条件で成膜を行う。これにより、基板１の深さ方向に熱酸化が進行することを抑制できるので、前記実施の形態１と同様、ボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、基板１とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置することになる。また、ゲート絶縁膜７とボトム酸化膜９ａは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がった構造となる。なお、ボトム酸化膜９ａの成膜方法としては、９００℃以下、より好ましくは７００℃以下の低温条件で成膜を行う方法であれば、熱ＣＶＤ法に限定されるものではなく、例えばプラズマＣＶＤ法や原子層成長法などを用いることもできる。
【００５８】
また、低温で成膜したボトム酸化膜９ａの信頼性が十分でない場合は、ボトム酸化膜９ａを成膜した後、７００〜１０００℃のＩＳＳＧ酸化によって、ボトム酸化膜９ａを再酸化してもよい。あるいは、低温ＣＶＤによる成膜とＩＳＳＧ酸化とを交互に繰り返すことによってボトム酸化膜９ａを形成してもよい。ただし、ＩＳＳＧ酸化法を用いた場合は、低温ＣＶＤ法に比べて基板１の深さ方向への熱酸化が進行し易くなる。従って、これが問題となる場合には、低温ＣＶＤ法でボトム酸化膜９ａを成膜する途中で、あるいは成膜した後に、４００〜１１００℃の窒素、水素、重水素などを含む雰囲気中または真空中で焼き締めを行ってもよい。
【００５９】
本実施の形態によれば、前記実施の形態１と同様、書き込み時の電子分布の局在化を緩和できるので、メモリセルの書き換え耐性を向上させることができる。なお、本実施の形態においても、ボトム酸化膜９ａの上部に形成する電荷蓄積膜として、前述した金属酸化物、金属珪酸化物、シリコンナノクリスタルなどを用いることができる。
【００６０】
（実施の形態３）
ボトム酸化膜９ａは、次のような方法で形成することもできる。まず、前記実施の形態１の図４〜図７に示した方法に従って選択ゲート８を形成する。選択ゲート８を形成する際は、基板１のオーバーエッチング量を抑制することによって、基板１の表面と選択ゲート８の底面との段差を小さくすることが望ましい。
【００６１】
次に、図２４に示すように、熱酸化法を用いて基板１（ｐ型ウエル３）および選択ゲート８のそれぞれの表面に膜厚２〜７ｎｍ程度の酸化シリコン膜９ｅを形成する。熱酸化法としては、ＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いることができる。
【００６２】
次に、図２５に示すように、酸化シリコン膜９ｅを異方的にドライエッチングすることによって、選択ゲート８の側壁に酸化シリコン膜９ｅを残し、基板１（ｐ型ウエル３）の表面を露出させる。続いて、基板洗浄として、基板１の表面を等方的にドライエッチングし、ドライエッチングによって生じた基板１の表面のダメージを除去する。酸化シリコン膜９ｅをドライエッチングする際には、基板１のオーバーエッチング量を１〜３ｎｍ程度に抑えるようにする。また、基板１の表面を等方的にドライエッチングする際にも、基板１のオーバーエッチング量を１〜３ｎｍ程度に抑えるようにする。
【００６３】
次に、図２６に示すように、上記のエッチングで露出した基板１（ｐ型ウエル３）の表面にシリコンエピタキシャル層１１を形成する。シリコンエピタキシャル層１１は、原料ガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）を用い、キャリアガスとして水素と塩化水素の混合ガスを用いたＣＶＤ法により、６００〜１１００℃の温度条件で形成する。シリコンエピタキシャル層１１の膜厚は５〜２０ｎｍ程度とし、シリコンエピタキシャル層１１の表面が基板１とゲート絶縁膜７との界面よりも上方に位置するようにする。
【００６４】
次に、図２７に示すように、基板１を熱酸化することによって、シリコンエピタキシャル層１１の一部または全部を酸化シリコン膜に変換することにより、基板１（ｐ型ウエル３）の表面に膜厚２〜７ｎｍ程度のボトム酸化膜９ａを形成する。熱酸化法としては、前述したＩＳＳＧ酸化法、ドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いることができる。また、ボトム酸化膜９ａを形成した後、その信頼性を向上させるために、前述した窒素、水素、重水素などを含む雰囲気中または真空中での焼き締めを行ってもよい。
【００６５】
上記した手順でボトム酸化膜９ａを形成することにより、その上面は、基板１とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置することになる。従って、次の工程でボトム酸化膜９ａの上部に窒化シリコン膜９ｂを形成すると、ボトム酸化膜９ａと窒化シリコン膜９ｂとの界面は、基板１とゲート絶縁膜７との界面と同じ高さ、もしくはそれよりも上方に位置することになる。また、ゲート絶縁膜７とボトム酸化膜９ａは、選択ゲート８の下端部近傍において、連続的に、かつ滑らかに繋がった構造となる。
【００６６】
本実施の形態によれば、前記実施の形態１と同様、書き込み時の電子分布の局在化を緩和できるので、メモリセルの書き換え耐性を向上させることができる。なお、本実施の形態においても、ボトム酸化膜９ａの上部に形成する電荷蓄積膜として、前述した金属酸化物、金属珪酸化物、シリコンナノクリスタルなどを用いることができる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６８】
本発明は、マイクロコンピュータに搭載可能な不揮発性メモリに利用されるものである。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態である半導体装置のメモリアレイ領域を示す要部平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図２の一部を拡大して示す断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８の一部を拡大して示す断面図である。
【図１０】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０の一部を拡大して示す断面図である。
【図１２】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１０の一部を拡大して示す断面図である。
【図１４】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１６に続く半導体装置の製造方法を示す要部平面図である。
【図１９】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図２０】本発明の一実施の形態である半導体装置と従来の半導体装置の書き換え耐性を比較したグラフである。
【図２１】本発明の一実施の形態である半導体装置と従来の半導体装置の電荷保持特性を比較したグラフである。
【図２２】本発明の他の実施の形態である半導体装置の一部を拡大して示す断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す要部断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す要部断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す要部断面図である。
【図２８】従来の半導体装置の要部断面図である。
【図２９】従来の半導体装置の要部断面図である。
【図３０】図２８の一部を拡大して示す断面図である。
【符号の説明】
【００７０】
１  シリコン基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６、６Ａ  アンドープ多結晶シリコン膜
６ｎ、６ｐ  ゲート電極
７  ゲート絶縁膜
８  選択ゲート
８ｎ  多結晶シリコン膜
９  ゲート絶縁膜
９ａ  ボトム酸化膜（電位障壁膜）
９ｂ  窒化シリコン膜（電荷保持膜）
９ｃ  トップ酸化膜（電位障壁膜）
９ｄ  シリコンナノクリスタル
９ｅ  酸化シリコン膜
１０  メモリゲート
１０ｎ  多結晶シリコン膜
１１  シリコンエピタキシャル層
１２  ｎ−型半導体領域
１３  ｐ−型半導体領域
１４  サイドウォールスペーサ
１５  ｎ＋型半導体領域（ソース領域、ドレイン領域）
１６  ｐ＋型半導体領域（ソース領域、ドレイン領域）
１７  層間絶縁膜
１８  コンタクトホール
１９  プラグ
２０、２１、２２  フォトレジスト膜
３０  シリコン基板
３１  メモリゲート
３２  選択ゲート
３３  ゲート絶縁膜
３３ａ  ボトム酸化膜
３３ｂ  窒化シリコン膜（電荷保持膜）
３３ｃ  トップ酸化膜
３４  ゲート絶縁膜
３５  ソース領域
３６  ドレイン領域
ＤＬ  データ線
ＳＬ  共通ソース線
【図１】
2008053498.tif 000003
【図２】
2008053498.tif 000004
【図３】
2008053498.tif 000005
【図４】
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【図５】
2008053498.tif 000007
【図６】
2008053498.tif 000008
【図７】
2008053498.tif 000009
【図８】
2008053498.tif 000010
【図９】
2008053498.tif 000011
【図１０】
2008053498.tif 000012
【図１１】
2008053498.tif 000013
【図１２】
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【図１３】
2008053498.tif 000015
【図１４】
2008053498.tif 000016
【図１５】
2008053498.tif 000017
【図１６】
2008053498.tif 000018
【図１７】
2008053498.tif 000019
【図１８】
2008053498.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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