(57)【要約】【課題】従来構造ではソース領域およびバックゲート領域が共通のソース電極とコンタクトしており、ソース領域とバックゲート領域の電位を個別に制御することができない。従って、このようなＭＯＳＦＥＴを双方向スイッチング素子に用いる場合には、２つのＭＯＳＦＥＴを直列に接続し、制御回路によってＭＯＳＦＥＴのオンオフおよび寄生ダイオードの制御を行っており、装置の小型化を阻んでいた。【解決手段】動作領域全面にソース領域を設け、トレンチ間のソース領域下方に第１バックゲート領域を設け、ソース領域外に第１バックゲート領域と接続する第２バックゲート領域を設ける。ソース領域にコンタクトする第１電極層を動作領域全面に、第１電極層の外周に第２バックゲート領域にコンタクトする第２電極層を設ける。第１電極層と第２電極層に個別に電位を印加でき、寄生ダイオードによる逆流を防止する制御が行える。【選択図】    図１
2008053378.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に設けた逆導電型のチャネル層と、
前記半導体層表面においてストライプ状に延在し、チャネル層を貫通する深さを有するトレンチと、
該トレンチの内壁に設けたゲート絶縁膜と、
前記トレンチに埋め込まれたゲート電極と、
前記トレンチ間の前記チャネル層表面に設けられた一導電型のソース領域と、
前記ソース領域下方の前記チャネル層に設けられた第１バックゲート領域と、前記チャネル層表面に設けられた第２バックゲート領域とからなる逆導電型のバックゲート領域と、
前記ソース領域上に設けられた第１電極層と、
前記第２バックゲート領域上に設けられた第２電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第１電極層は１つの平板状であり、前記ソース領域上および前記ゲート電極上方を覆って設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第２電極層は、前記第１電極層の外周に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記ソース領域は、前記トレンチに隣接する第１ソース領域と、該第１ソース領域の間の第２ソース領域を有し、前記第１バックゲート領域は前記第２ソース領域下方に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２ソース領域は、前記チャネル層表面から露出して前記第１電極層とコンタクトすることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第２バックゲート領域は、前記チャネル層表面から露出して前記第２電極層とコンタクトすることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記ドレイン領域に接続する第３電極層を有し、前記ゲート電極の電圧非印加時に前記第１電極層および前記第３電極層のうちいずれか一方と前記第２電極層を電気的に接続することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
前記第１電極層および第３電極層のうちいずれか低電位の電極層を前記第２電極層と接続することを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【請求項９】
前記第１電極層および前記第３電極層のうちいずれか他方は電源電圧が印加されることを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記ソース領域および前記ドレイン領域の電位に応じて、前記ゲート電極の電圧印加時に前記ソース領域および前記ドレイン領域間に双方向の電流経路が形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記ゲート電極と前記第１電極層との間に層間絶縁膜が設けられ、該層間絶縁膜は前記トレンチ内に埋め込まれることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、バックゲート領域に接続する電極と、ソース電極とを分離することにより１つのチップで双方向のスイッチング動作を可能とした絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
図１０に、従来の半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを示す。図１０（Ａ）は平面図であり図１０（Ｂ）は、図１０（Ａ）のｅ−ｅ線断面図である。尚、図１０（Ａ）では層間絶縁膜を省略し、ソース電極を破線で示す。
【０００３】
図１０（Ａ）の如く、基板表面においてトレンチ４４はストライプ状に形成され、トレンチ４４に隣接してソース領域４８およびボディ領域４９が配置される。トレンチ４４、ソース領域４８、ボディ領域４９は同一の方向に延在する。
【０００４】
図１０（Ｂ）の如く、ｎチャネル型のＭＯＳＦＥＴは、ｎ＋型の半導体基板４１の上にｎ−型のエピタキシャル層からなるドレイン領域４２を設け、その上にｐ型のチャネル層４３を設ける。チャネル層４３からドレイン領域４２まで到達するトレンチ４４を設け、トレンチ４４の内壁をゲート酸化膜４５で被膜し、トレンチ４４にゲート電極４６を埋設する。
【０００５】
トレンチ４４に隣接したチャネル層４３表面にはｎ＋型のソース領域４８が形成され、隣り合う２つのセルのソース領域４８間のチャネル層４３表面にはｐ＋型のボディ領域４９が形成される。トレンチ４４上は層間絶縁膜５０で覆い、ソース領域４８およびボディ領域４９とコンタクトするソース電極５１を設ける。ソース電極５１は、ソース領域４８およびボディ領域４９上に連続して設けられる。また、基板裏面にはドレイン電極５２を設ける。
【０００６】
上記のＭＯＳＦＥＴは、例えば二次電池の充放電のバッテリーマネージメントを行う保護回路装置に採用される。
【０００７】
図１１は、保護回路装置の一例を示す回路図である。
【０００８】
二次電池ＬｉＢに直列に２個のＭＯＳＦＥＴＱ１、Ｑ２を接続する。ＭＯＳＦＥＴＱ１、Ｑ２はドレインＤを共通接続し、両端にそれぞれのソースＳが配置され、各々のゲートＧは制御回路ＩＣに接続されている。制御回路ＩＣは、二次電池ＬｉＢの電圧を検知しながら２個のＭＯＳＦＥＴＱ１、Ｑ２のオンオフ制御を行い、過充電、過放電あるいは負荷ショートから二次電池ＬｉＢを保護している（例えば特許文献１参照。）。
【０００９】
例えば、制御回路ＩＣは、電池電圧を検出し、検出した電圧が最高設定電圧よりも高いときにＭＯＳＦＥＴＱ２をオフに切り替え、二次電池ＬｉＢの過充電を阻止する。また、検出した電圧が最低設定電圧よりも低いときにＭＯＳＦＥＴＱ１をオフに切り替え、二次電池ＬｉＢの過放電を阻止する。
【特許文献１】特開２００２−１１８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１０の如く、従来のＭＯＳＦＥＴは、ボディ領域４９とソース領域４８が共通でソース電極５１に接続しており、これらの電位が固定されている。そして、ＭＯＳＦＥＴを双方向のスイッチング素子に利用する場合には、２つのＭＯＳＦＥＴを直列に接続し、それぞれのソース電極５１の電位を切り換え、双方向に電流経路を形成する。
【００１１】
これは、ＭＯＳＦＥＴは寄生ダイオードが内蔵されているためである。つまり、ボディ領域４９（すなわちバックゲート領域）とソース領域４８の電位が固定されているＭＯＳＦＥＴでは、オフ時における寄生ダイオードの順方向動作は避けられない。
【００１２】
従って、ＭＯＳＦＥＴのオフ時に、寄生ダイオードによって要求しない電流経路が形成されないよう、制御する必要がある。
【００１３】
そのため、図１１の如く、同一セル数、同一チップサイズの２つのＭＯＳＦＥＴを直列に接続し、制御回路によってＭＯＳＦＥＴＱ１、Ｑ２およびこれらの寄生ダイオードの制御を行う。これにより所望の電流経路を形成している。
【００１４】
ところで、ＭＯＳＦＥＴにおいてオン抵抗を低減するにはある程度のセル数およびチップサイズが必要となる。一方、二次電池は携帯端末のバッテリーとして普及しており、携帯端末の小型化に伴いその保護回路も小型化の要求が高まっている。しかし、２つのＭＯＳＦＥＴＱ１、Ｑ２を直列接続する上記の保護回路では、その要求に応えるには限界があった。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に設けた逆導電型のチャネル層と、前記半導体層表面においてストライプ状に延在し、チャネル層を貫通する深さを有するトレンチと、該トレンチの内壁に設けたゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記トレンチ間の前記チャネル層表面に設けられた一導電型のソース領域と、前記ソース領域下方の前記チャネル層に設けられた第１バックゲート領域と、前記チャネル層表面に設けられた第２バックゲート領域とからなる逆導電型のバックゲート領域と、前記ソース領域上に設けられた第１電極層と、前記第２バックゲート領域上に設けられた第２電極層と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本実施形態によれば、第１に、ソース電極とドレイン電極を、個別にバックゲート領域に接続できる。これにより、１つのＭＯＳＦＥＴでソース領域とバックゲート領域を短絡した状態と、ドレイン領域とバックゲート領域を短絡した状態を切り換えることができる。
【００１７】
これにより、ＭＯＳＦＥＴのオフ時に寄生ダイオードにより形成される、要求しない電流経路（所望の電流経路に対して逆向きとなる電流経路）を遮断することができる。
【００１８】
従って、１つのＭＯＳＦＥＴのチップで、双方向の電流経路を切り換え、且つ電流の逆流を防止することが可能となる。
【００１９】
第２に、動作領域に露出するソース領域のほぼ全面に第１電極層（ソース電極）をコンタクトさせることができる。従って、動作領域に、第１電極層と第２電極層を交互に配置し、ソース電極とドレイン電極を個別にバックゲート領域に接続する構造と比較して、オン抵抗が低減し、電流容量を増やすことができる。
【００２０】
第３に、層間絶縁膜をトレンチ内に埋め込むことにより、第１電極層がコンタクトする基板表面の平坦化が実現できる。すなわち層間絶縁膜によるステップカバレジが発生せず、高い密着性も確保できる。また、本実施形態ではゲート電極を除く動作領域のほぼ全面にソース領域が設けられるので、ソース領域と第１電極層とのコンタクト面積が拡大し、これによってもオン抵抗の低減が図れる。
【００２１】
第４に、１個のＭＯＳＦＥＴのチップで双方向のスイッチング動作が可能な素子が実現でき、例えば二次電池の保護回路に採用する場合などにおいて、部品点数の削減と、装置の小型化を実現できる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態を、図１から図９を参照し、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００２３】
まず、図１から図８を参照して第１の実施形態を説明する。図１は、ＭＯＳＦＥＴを示す平面図である。図１（Ａ）は、表面の電極層および層間絶縁膜を省略した図であり、図１（Ｂ）は、表面の電極層を配置した図である。
【００２４】
ＭＯＳＦＥＴ２０は半導体基板１と、半導体層２と、チャネル層３と、トレンチ５と、ゲート絶縁膜６と、ゲート電極７と、ソース領域１２と、バックゲート領域１３と、層間絶縁膜１０と、第１電極層１４と、第２電極層１５と、第３電極層１６とから構成される。
【００２５】
ｎ＋型のシリコン半導体基板の上にｎ−型半導体層を配置した基板表面に、ｐ型の不純物領域であるチャネル層３を設ける。トレンチ５は、チャネル層３表面のパターンにおいて、第１方向に延在するストライプ状に形成される。トレンチ５内壁は駆動電圧に応じたゲート絶縁膜６で被覆される。ゲート電極７は、不純物を導入して低抵抗化を図ったポリシリコンをトレンチ５内に埋設したものである。
【００２６】
ソース領域１２は、高濃度のｎ型（ｎ＋型）の不純物をチャネル層３表面に拡散して設ける。ソース領域１２はトレンチ５間のチャネル層３表面に設けられる。すなわち、ソース領域１２は、隣り合うトレンチ５間で連続しており、第１ソース領域１２ａと第２ソース領域１２ｂとからなる。第１ソース領域１２ａはトレンチ５に隣接して設けられる。第２ソース領域１２ｂは、図１（Ａ）破線で示された領域に設けられ、隣り合うトレンチ５間に設けられた２つの第１ソース領域１２ａに連続する。
【００２７】
バックゲート領域１３は、高濃度のｐ型（ｐ＋型）の不純物領域であり、第１バックゲート領域１３ａと第２バックゲート領域１３ｂとからなる。第１バックゲート領域１３ａは第２ソース領域１２ｂ下方のチャネル層３に設けられる。すなわち、図１（Ａ）において、破線で示す領域には表面に第２ソース領域１２ｂが設けられ、その下方に第１バックゲート領域１３ａが設けられる。
【００２８】
第２バックゲート領域１３ｂは、ソース領域１２外周のチャネル層３表面に設けられる。第１バックゲート領域１３ａは、ソース領域１２外周まで延び、第２バックゲート領域１３ｂと一体化し、第１バックゲート領域１３ａおよび第２バックゲート領域１３ｂは、電気的に接続する。尚、本実施形態では、ソース領域１２、第１バックゲート領域１３ａ、ゲート電極７が配置され、トランジスタが動作する領域（すなわちソース領域１２の外周端）までの領域を、動作領域８とする。
【００２９】
トレンチ５内のゲート電極７は動作領域８外に引き出され、ゲート引き出し電極１７として第２バックゲート領域１３ｂの外周に延在する。
【００３０】
図１（Ｂ）を参照し、第１電極層１４および第２電極層１５について説明する。第１電極層１４は、１つの平板状のソース電極であり、動作領域８のソース領域１２上およびゲート電極７上を覆って設けられる。ゲート電極７上には層間絶縁膜（不図示）が設けられ、第１電極層１４は、層間絶縁膜に設けたコンタクトホールに露出したソース領域１２（第２ソース領域１２ｂ）とコンタクトする。平板状の第１電極層１４は全体が電極パッドであり、所望の位置にボンディングワイヤが固着されるなどし、ソース電位が印加される。
【００３１】
一方、第２電極層１５は、第１電極層１４の外周の、第２バックゲート領域１３ｂ上に設けられるバックゲート電極である。第２電極層１５は、第２バックゲート領域１３ｂとコンタクトし、第１バックゲート領域１３ａとも電気的に接続する。第２電極層１５は、例えばチップコーナー部などにバックゲート電極の電極パッド領域１５ｐが確保され、ここに破線丸印の如くボンディングワイヤが固着されるなどし、バックゲート電位が印加される。尚電極パッド領域１５ｐの下方には、これと重畳するパターンで第２バックゲート領域１３ｂが配置される。第２電極層１５は、例えば第１電極層１４と同一の金属層により構成される。
【００３２】
第２電極層１５の外側を囲むゲート引き出し電極１７上には、第１電極層１４、第２電極層１５と同一の金属層により、ゲート配線１８およびゲート電極の電極パッド領域１８ｐが設けられる。電極パッド領域１８ｐには、例えば破線丸印の如くボンディングワイヤが固着されるなどし、ゲート電位が印加される。
【００３３】
図２および図３は、本実施形態の断面図を示す。図２が、図１のａ−ａ線断面図であり、図３が図１のｂ−ｂ線断面図である。
【００３４】
基板は、ｎ＋型のシリコン半導体基板１の上にｎ−型半導体層２を積層するなどしてドレイン領域を設けたものである。ｎ−型半導体層２は、例えばエピタキシャル層である。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層３を設ける。トレンチ５は、チャネル層３を貫通しｎ−型半導体層２に達する深さに設けられる。
【００３５】
トレンチ５内壁は、駆動電圧に応じた膜厚のゲート絶縁膜（酸化膜）６が設けられ、トレンチ５内にはポリシリコン層に不純物を注入して低抵抗化を図ったゲート電極７が埋設される。
【００３６】
図２を参照して、図１のａ−ａ線断面において第１ソース１２ａは、トレンチ５に隣接して設けられる。第２ソース領域１２ｂは、隣り合う第１ソース領域１２ａの間に設けられ、両側の第１ソース領域１２ａと連続する。第２ソース領域１２ｂは、第１ソース領域１２ａと同じ深さに形成されるが、第１バックゲート領域１３ａが上方にも拡散することにより最終的にはその深さは第１ソース領域１２ａより浅くなる。
【００３７】
バックゲート領域１３は、隣り合うゲート電極７間に第１バックゲート領域１３ａが設けられ、ソース領域１２外周に第２バックゲート領域１３ｂが設けられる。第１バックゲート領域１３ａは、チャネル層３の第２ソース領域１２ｂ下方に位置する。
【００３８】
ゲート電極７上には、層間絶縁膜１０が設けられる。層間絶縁膜１０は、第１ソース領域１２ａ上までを被覆する。そして、その上に第１電極層１４が設けられる。すなわち、第２ソース領域１２ｂがチャネル層３表面から露出して、コンタクトホールＣＨを介して第１電極層１４とコンタクトする。
【００３９】
第２電極層（バックゲート電極）１５は、動作領域８（ソース領域１２）外周に設けられた第２バックゲート領域１３ｂ上に設けられる。第２バックゲート領域１３ｂはチャネル層３表面に露出して、第２電極層１５とコンタクトする。
【００４０】
ｎ＋型半導体基板１裏面には、第３電極層１６（ドレイン電極）が設けられる。
【００４１】
また図３を参照し、図１のｂ−ｂ線断面（動作領域８外）においては、隣り合うトレンチ５間には第２バックゲート領域１３ｂのみ設けられ、その上に配置された第２電極層１５とコンタクトする。
【００４２】
第１バックゲート領域１３ａは、ソース領域１２外周まで延び、第２バックゲート領域１３ｂと一体化し、第２バックゲート領域１３ｂおよび第２電極層１５と電気的に接続する。
【００４３】
本実施形態によれば、一つのチップを構成するＭＯＳＦＥＴ２０において、第１電極層１４に印加する電位と、第２電極層１５に印加する電位をそれぞれ個別に制御できる。すなわち、ソース領域１２と、バックゲート領域１３の電位関係を個別に制御可能となる。
【００４４】
つまり、本実施形態のＭＯＳＦＥＴ２０は、双方向の電流経路の切り換えを行う双方向スイッチング素子を１つのチップで実現できるものであり、以下これについて説明する。
【００４５】
図４から図６は、図１のＭＯＳＦＥＴ２０を双方向スイッチング素子に用いた場合の一例を示す図である。図４は、二次電池の保護回路を示す回路図である。図５および図６はＭＯＳＦＥＴ２０が、オフ状態の場合を示す概要図である。
【００４６】
図４の如く、保護回路２２は、スイッチング素子である１つのＭＯＳＦＥＴ２０と、制御回路２４とを備える。
【００４７】
ＭＯＳＦＥＴ２０は、二次電池２１と直列に接続され、二次電池２１の充電および放電を行う。ＭＯＳＦＥＴ２０には、双方向の電流経路が形成される。
【００４８】
制御回路２４は、ＭＯＳＦＥＴ２０のゲートＧに制御信号を印加する１つの制御端子２９を備える。
【００４９】
制御回路２４は、充放電動作の場合は、ＭＯＳＦＥＴ２０をオンに切り換え、ＭＯＳＦＥＴのソースＳおよびドレインＤの電位に応じて二次電池２１の充電方向および二次電池２１の放電方向に電流が流れるようにする。また、例えば充放電動作のオフ時や、充放電の切り換え時などには、ＭＯＳＦＥＴ２０はオフ状態となる。そしてこのときＭＯＳＦＥＴ２０に内蔵されている寄生ダイオードによって、所望の経路と逆向きの電流経路が形成されるが、本実施形態では逆向きの電流経路を遮断する。すなわち、ＭＯＳＦＥＴ２０のオフ時には、破線矢印の如くソースＳまたはドレインＤのいずれか低い電位の端子をバックゲートＢＧに接続し、寄生ダイオードによる電流経路を遮断する。
【００５０】
具体的には、充電の場合、ドレインＤを電源電位ＶＤＤ、ソースＳを接地電位ＧＮＤとする。そして、ゲートＧに所定の電位を印加してＭＯＳＦＥＴ２０をオン状態とし、充電方向（矢印Ｘ）に電流経路を形成する。
【００５１】
放電の場合、ドレインＤを接地電位ＧＮＤ、ソースＳを電源電位ＶＤＤとする。そして、ゲートＧに所定の電位を印加してＭＯＳＦＥＴ２０をオン状態とし、放電方向（矢印Ｙ）に電流経路を形成する。
【００５２】
次に、図５および図６を参照してＭＯＳＦＥＴ２０のオフ状態について説明する。図５は、充電時にＭＯＳＦＥＴ２０をオフした場合を示し、図６は、放電時にＭＯＳＦＥＴ２０をオフした場合を示す。尚、図５および図６は、ソース領域１２およびバックゲート領域１３に接続する第１電極層１４と第２電極層１５、および第３電極層１６の関係を模式的に示して本実施形態の動作を説明する概略図である。従って、図２に示す本実施形態の断面構造図とは完全には一致していない。
【００５３】
図５の如く、充電から放電への切り換え時、または過充電時など、充電状態でＭＯＳＦＥＴ２０をオフする場合には、制御回路２４によってソースＳとバックゲートＢＧをショートさせる。
【００５４】
この場合、第３電極層１６であるドレイン電極（ドレインＤ）に電源電位ＶＤＤが印加され、第２電極層１５（バックゲートＢＧ）と第１電極層１４（ソースＳ）がショートして接地される。ドレインＤは電源電位ＶＤＤであるので、ｐ型のチャネル層３と、ｎ型の基板（ｎ＋型半導体基板１／ｎ−型半導体層２）で形成される寄生ダイオードとしては逆バイアス状態となる。つまり、寄生ダイオードによる電流経路が遮断されるので逆流を防止できる。また、ドレインＤがバックゲートＢＧより高電位であり、寄生バイポーラ動作を起こすことはない。
【００５５】
一方、図６の如く、放電から充電への切り換え時、または過放電時など、放電状態でＭＯＳＦＥＴ２０をオフする場合には、制御回路２４によってドレインＤとバックゲートＢＧをショートさせる。
【００５６】
この場合、ドレイン電極１６（ドレインＤ）と第２電極層１５（バックゲートＢＧ）とがショートして接地され、第１電極層１４（ソースＳ）に電源電位ＶＤＤが印加される。
【００５７】
ソースＳは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となり、寄生ダイオードによる電流経路が遮断されるので、逆流を防止できる。また、ドレインＤとバックゲートＢＧと同電位であり、寄生バイポーラ動作を起こすことはない。
【００５８】
このように、本実施形態では、ソース領域１２に接続する第１電極層１４と、バックゲート領域１３に接続する第２電極層１５が個別に形成されている。従って、第１電極層１４と第２電極層１５にそれぞれ所定の電位を印加し、１つのＭＯＳＦＥＴ２０を用いて、双方向のスイッチングを制御することが可能となる。
【００５９】
ここで、図７および図８に示す構造のＭＯＳＦＥＴ２０’であっても、同様の動作を行うことができる。
【００６０】
図７はＭＯＳＦＥＴ２０’を示す図であり、図７（Ａ）は斜視図、図７（Ｂ）（Ｃ）はそれぞれ、図７（Ａ）のｃ−ｃ線、ｄ−ｄ線断面図である。
【００６１】
図７を参照して、ｎ＋型半導体基板１０１にｎ−型半導体層１０２を積層してドレイン領域を設け、その表面にチャネル層１０３を設ける。ストライプ状のトレンチ１０５は第１方向に延在し、内壁がゲート酸化膜１０６で被覆されゲート電極１０７が埋設される。ソース領域１１２およびバックゲート領域１１３は、チャネル層１０３表面に設けられ、トレンチ１０５に対して垂直な第２方向に延在する。また、ソース領域１１２およびバックゲート領域１１３は、トレンチ１０５の延在方向に沿って交互に配置される。
【００６２】
ゲート電極１０７は層間絶縁膜１１０で被覆される。ソース領域１１２およびバックゲート領域１１３上には、これらとコンタクトする第１電極層１１４、第２電極層１１５がそれぞれ同様のパターン（破線）で配置される。尚、図７（Ａ）では第１電極層１１４および第２電極層１１５のパターンのみ示しているが、実際には、図７（Ｂ）の如く第１電極層１１４はコンタクトホールＣＨを介してソース領域１１２とコンタクトし、図７（Ｃ）の如く、第２電極層１１５はコンタクトホールＣＨを介してバックゲート領域１１３とコンタクトする。
【００６３】
図８は、図７のＭＯＳＦＥＴ２０’のゲート電極１０７およびソース領域１１２が配置される動作領域１０８の平面概略図である。
【００６４】
第１電極層１１４および第２電極層１１５は、動作領域１０８において、トレンチ１０５およびゲート電極１０７に対して直交する方向に交互に配置され、動作領域１０８外で第１電極パッド１１８および第２電極パッド１１６に接続する。
【００６５】
このように、ソース領域１１２にコンタクトする第１電極層１１４とバックゲート領域１１３にコンタクトする第２電極層１１５をそれぞれ分離して、トレンチ１０５の延在方向と異なる方向に延在することにより、第１電極層１１４と第２電極層１１５に個別に電位を印加できる。
【００６６】
従って、図４〜図６を参照して説明した動作と同様の操作により、寄生ダイオードによる逆流を防止する制御が行える。従って１つのＭＯＳＦＥＴで双方向のスイッチング素子が実現できる。
【００６７】
しかしこの場合、動作領域１０８において、第１電極層１１４と第２電極層１１５が交互に配置されるため、それぞれの線幅が狭くなり、抵抗が高くなる恐れがある。
【００６８】
そこで本実施形態では、ソース領域１２のほぼ全面を覆う平板状の第１電極層１４を設け、第２ソース領域１２ｂを第１電極層１４とコンタクトさせる。そしてバックゲート領域１３については、動作領域８外で第２バックゲート領域１３ｂと第２電極層１５と接続する。
【００６９】
これにより、動作領域８に露出する全ての第２ソース領域１２ｂは、第１電極層１４とコンタクトできる。また、動作領域８には、平板状の１つの第１電極層１４のみ配置される。従って、図７の如く第１電極層１１４と第２電極層１１５を動作領域１０８上に交互にパターンニングする構造と比較して、これらのパターンニングマスクの合わせ余裕度を考慮する必要がない。また、平板状の第１電極層１４に流せる電流が増えるので、配線抵抗を低減できる。このため、オン抵抗を低減することができる。  
【００７０】
図９は、本発明の第２の実施形態を示す図であり、図２に相当する断面図である。第２の実施形態は、層間絶縁膜１０をトレンチ５内に埋設するものであり、第１の実施形態と同一構成要素についての説明は省略する。
【００７１】
ゲート電極７は、その上部がトレンチ５開口部すなわちチャネル層３表面より数千Å程度下方に設けられる。第１ソース領域１２ａは、トレンチ５の開口部周囲のチャネル層３表面に設けられ、またその一部はトレンチ５側壁に沿ってトレンチ５深さ方向に延び、ゲート絶縁膜６を介してゲート電極７まで達する深さに設けられる。
【００７２】
動作領域８の外周端を除き、層間絶縁膜１０は、その全体がトレンチ５内に埋め込まれる。ゲート電極７上端(表面)はチャネル層３表面から数千Å程度下方に位置しており、そのゲート電極７の上からチャネル層３表面までのトレンチ５内に層間絶縁膜１０がすべて埋設され、基板表面に突出する部分はない。
【００７３】
第１電極層１４は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてソース領域１２とコンタクトする。これにより、ステップカバレジの悪化による空隙の発生や、ワイヤボンド時のクラックを防止でき、信頼性が向上する。
【００７４】
更に、第１の実施形態では、層間絶縁膜１０によって被覆されていた第１ソース領域１２ａも、第２の実施形態ではチャネル層３表面に露出し、第１電極層１４とコンタクトすることができる。これにより、オン抵抗の低減に寄与できる。
【００７５】
更に、図示は省略するが、図３に相当する断面においても、第２電極層１５は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてバックゲート領域１３とコンタクトする。
【００７６】
これにより、ステップカバレジの悪化による空隙の発生や、ワイヤボンド時のクラックを防止できる。またバックゲート領域１３のコンタクト抵抗を低減できる。
【００７７】
尚、上述の如く、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型のＭＯＳＦＥＴにも適用できる。更に、トレンチ構造のＭＯＳＦＥＴに限らず、チャネル層表面にゲート絶縁膜を介してゲート電極を設けたプレーナー構造のＭＯＳＦＥＴでも同様に実施できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置を説明する回路図である。
【図５】本発明の絶縁ゲート型半導体装置を説明する概要図である。
【図６】本発明の絶縁ゲート型半導体装置を説明する概要図である。
【図７】本発明の絶縁ゲート型半導体装置と比較するための他の絶縁ゲート型半導体装置を示す（Ａ）斜視図、（Ｂ）断面図、（Ｃ）断面図である。
【図８】本発明の絶縁ゲート型半導体装置と比較するための他の絶縁ゲート型半導体装置を示す平面図である。
【図９】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図１１】従来の絶縁ゲート型半導体装置を説明する回路図である。
【符号の説明】
【００７９】
１      ｎ＋型シリコン半導体基板
２      ｎ−型エピタキシャル層
３      チャネル層
５      トレンチ
６      ゲート絶縁膜
７      ゲート電極
１０    層間絶縁膜
１２    ソース領域
１２ａ  第１ソース領域
１２ｂ  第２ソース領域
１３    バックゲート領域
１３ａ  第１バックゲート領域
１３ｂ  第２バックゲート領域
１４    第１電極層
１５    第２電極層
１６    ドレイン電極
２０    ＭＯＳＦＥＴ
２１    二次電池
２２    保護回路
２４    制御回路
２９    制御端子
４１    ｎ＋型シリコン半導体基板
４２    ｎ−型エピタキシャル層
４３    チャネル層
４４    トレンチ
４５    ゲート酸化膜
４６    ゲート電極
４８    ソース領域
４９    ボディ領域
５０    層間絶縁膜
５１    ソース電極
５２    ドレイン電極
１０１      ｎ＋型シリコン半導体基板
１０２      ｎ−型エピタキシャル層
１０３      チャネル層
１０５      トレンチ
１０６      ゲート酸化膜
１０７      ゲート電極
１１０    層間絶縁膜
１１２    ソース領域
１１３    バックゲート領域
１１４    第１電極層
１１５    第２電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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