(57)【要約】【課題】低濃度ｐ型堆積膜内にチャネル領域とイオン注入によってｎ型に打ち返した電子通電路を備えたＳｉＣ縦型ＭＯＳＦＥＴでは、注入マスクの位置合わせ精度不良によってチャネル領域の幅が狭くなる部分が生じて耐圧が低下し、低オン抵抗化と高耐電圧化の両立が困難である。【解決手段】電子通電路となる打ち返し層（４０）に対して左右等距離の位置に第２の打ち返し層（４１，４２）を設け、これらの打ち返し層を同じマスクを用いた同時のイオン注入により形成することにより、素子内のチャネル領域の間隔をすべて均一にすることで解決する。【選択図】図４
2008098536.tif 000002
【特許請求の範囲】
【請求項１】
第１伝導型の高濃度炭化ケイ素基板(1)表面に形成された第１伝導型の低濃度炭化ケイ素の第１の堆積膜(2)と、
その上に形成された第２伝導型の低濃度炭化ケイ素の第２の堆積膜(32)と、
第１伝導型の低濃度炭化ケイ素が残された部分欠如部(24)を有するように前記第１の堆積膜内に選択的に形成された第２伝導型の高濃度ゲート領域(31)と、
前記第２の堆積膜内に形成される前記部分欠如部が投影される領域に該第２の堆積膜を貫通する第１伝導型の第１の低濃度打ち返し領域(40)と該第１の低濃度打ち返し領域に隣接した第２伝導型の低濃度ゲート領域(11,12)と該第２の堆積膜を貫通する第１伝導型の第２の低濃度打ち返し領域(41,42)と該第２の低濃度打ち返し領域に少なくともその一部が形成された第１伝導型の高濃度ソース領域(51,52)と、
前記第２の堆積膜の表面上に形成されたゲート絶縁膜(6)と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極(7)と、
前記第1伝導型の高濃度炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極(10)と、
前記第１伝導型の高濃度ソース領域および第２伝導型の第２の堆積膜の一部に低抵抗接続されているソース電極(9)と、
から構成されている炭化ケイ素半導体装置。
【請求項２】
前記第１の低濃度打ち返し領域(40)の一方に隣接する前記第２伝導型の低濃度ゲート領域(11)と他方に隣接する前記第２伝導型の低濃度ゲート領域(12)の長さが同じである請求項１に記載の炭化ケイ素半導体装置。
【請求項３】
前記第２伝導型の低濃度ゲート領域(11,12)の長さが２．０μm以下である請求項１又は請求項２に記載の炭化ケイ素半導体装置。
【請求項４】
前記第1伝導型の高濃度ソース領域(51,52)の少なくとも前記第１の打ち返し領域(40)側の端部が前記第２の打ち返し領域(41,42)の内部に形成される請求項１又は請求項２に記載の炭化ケイ素半導体装置。
【請求項５】
前記第1伝導型の高濃度ソース領域(51,52)が前記第２の打ち返し領域(41,42)の内部に形成される請求項１又は請求項２に記載の炭化ケイ素半導体装置。
【請求項６】
第１伝導型の高濃度炭化ケイ素基板(1)表面に形成された第１伝導型の低濃度炭化ケイ素の第１の堆積膜(2)と、
その上に形成された第１伝導型の低濃度炭化ケイ素の第３の堆積膜(33)と、
その上に形成された第２伝導型の低濃度炭化ケイ素の第２の堆積膜(32)と、
第１伝導型の低濃度炭化ケイ素が残された部分欠如部(24)を有するように前記第１の堆積膜内に選択的に形成された第２伝導型の高濃度ゲート領域(31)と、
前記第２の堆積膜内に形成される前記部分欠如部が投影される領域に該第３の堆積膜を貫通する第１伝導型の第１の低濃度打ち返し領域(40)と該第１の低濃度打ち返し領域に隣接した第２伝導型の低濃度ゲート領域(11,12)と該第２の堆積膜を貫通する第１伝導型の第２の低濃度打ち返し領域(41,42)と該第２の低濃度打ち返し領域に少なくともその一部が形成された第１伝導型の高濃度ソース領域(51,52)と、
前記第２の堆積膜の表面上に形成されたゲート絶縁膜(6)と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極(7)と、
前記第1伝導型の高濃度炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極(10)と、
前記第１伝導型の高濃度ソース領域および前記第２伝導型の高濃度ゲート領域の表面の一部に低抵抗接続されているソース電極(9)と、
から構成されている炭化ケイ素半導体装置。
【請求項７】
前記第１の低濃度打ち返し領域(40)の一方に隣接する前記第２伝導型の低濃度ゲート領域(11)と他方に隣接する前記第２伝導型の低濃度ゲート領域(12)の長さが同じである請求項６に記載の炭化ケイ素半導体装置。
【請求項８】
前記第1伝導型の高濃度ソース領域(51,52)が前記第２の打ち返し領域(41,42)の内部に形成される請求項６又は請求項７に記載の炭化ケイ素半導体装置。
【請求項９】
第１伝導型の高濃度炭化ケイ素基板(1)表面に第１伝導型の低濃度炭化ケイ素の第１の堆積膜(2)を形成する工程(a)と、
該第１の堆積膜上に第１伝導型の低濃度炭化ケイ素が残された部分欠如部(24)を有するように選択的に第２伝導型の高濃度ゲート領域(31)を形成する工程(b)と、
該第２伝導型の高濃度ゲート層上および前記部分欠如部において露出している前記第１の堆積膜上に第２伝導型の第２の堆積膜(32)を形成する工程(c)と、
該第２伝導型の第２の堆積膜の前記部分欠如部が投影される領域ならびに該領域から左右に一定距離だけ離れた領域の表面から前記高濃度ゲート領域に達する深さに第１伝導型不純物イオンを選択的に注入し、第２伝導型から第１伝導型に反転されたそれぞれ第１の打ち返し領域(40)ならびに第２の打ち返し領域(41,42)を形成する工程(d)と、
前記第２の堆積膜の前記第２の打ち返し領域の表面から第１伝導型不純物イオンを選択的に高濃度に注入して高濃度ソース領域(51,52)を形成する工程(e)と、
を有する炭化ケイ素半導体装置の製造方法。
【請求項１０】
第１伝導型の高濃度炭化ケイ素基板(1)表面に第１伝導型の低濃度炭化ケイ素の第１の堆積膜(2)を形成する工程と、
該第１の堆積膜上に第１伝導型の低濃度炭化ケイ素が残された部分欠如部(24)を有するように選択的に第２伝導型の高濃度ゲート領域(31)を形成する工程と、
該第２伝導型の高濃度ゲート層上および前記部分欠如部において露出している前記第１の堆積膜上に第１伝導型の低濃度炭化ケイ素の第３の堆積膜(33)を形成する工程と、
該第３の堆積膜上に第２伝導型の低濃度炭化ケイ素の第２の堆積膜を形成する工程と、
該第２伝導型の第２の堆積膜の前記部分欠如部が投影される領域ならびに該領域から左右に一定距離だけ離れた領域の表面から前記高濃度ゲート領域に達する深さに第１伝導型不純物イオンを選択的に注入し、第２伝導型から第１伝導型に反転されたそれぞれ第１の打ち返し領域(40)ならびに第２の打ち返し領域(41,42)を形成する工程と、
前記第２の堆積膜の前記第２の打ち返し領域の表面から第１伝導型不純物イオンを選択的に高濃度に注入して高濃度ソース領域(51,52)を形成する工程と、
を有する炭化ケイ素半導体装置の製造方法。
【請求項１１】
前記第１の打ち返し領域(40)と前記第２の打ち返し領域(41,42)を第１伝導型不純物の選択的なイオン注入により形成する工程において、該第１及び第２の打ち返し領域を同じ注入マスク(140)を用いて同時に注入する請求項９又は請求項１０に記載の炭化ケイ素半導体装置の製造方法。
【請求項１２】
前記高濃度ソース領域(51,52)を第１伝導型不純物の選択的な高濃度イオン注入により形成する工程において、前記第２の打ち返し領域を形成する工程の注入マスク(140)を用いて注入する請求項１１に記載の炭化ケイ素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を素材とする低オン抵抗、高電圧の縦型ＭＯＳＦＥＴの構造、および製造方法に関する。
【背景技術】
【０００２】
炭化硅素（SiC）単結晶は、硅素(Si)単結晶と比較して、バンドギャップが広い、絶縁破壊強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。従って、SiCを出発材料として用いることにより、Siの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またSiCにはSiと同様に熱酸化によって絶縁層を形成できるという特徴がある。これらのことから、SiC単結晶を素材料とした高耐圧で低オン抵抗の縦型ＭＯＳＦＥＴが実現できると考えられ、数多くの研究開発が行われている。
【０００３】
素材料としてSiCを用いた場合、Siで一般に適用されている2重拡散法による縦型ＭＯＳＦＥＴ（Ｄ−ＭＯＳＦＥＴ）の作製ができない。それは不純物元素不純物ドーパントの拡散係数がSiC結晶内では極めて小さいためpおよびｎ型不純物ドーパントの横方向拡散長の差によってチャネル領域を形成できないからである。そのため、SiのＤ−ＭＯＳＦＥＴと類似の縦型ＭＯＳＦＥＴはｐおよびｎ型不純物のイオン注入によって作製される（2重イオン注入法）。しかし、この方法では、イオン注入によって誘起された多数の結晶欠陥がチャネル領域に残留し、チャネル内に誘起される伝導電子を散乱するので電子移動度が低下する。２重イオン注入法で作製されたSiC縦型ＭＯＳＦＥＴはチャネル移動度が５〜１０cm2/VsとSiのＤ−ＭＯＳＦＥＴの約500cm2/Vsに比して極めて小さくなる。その結果、オン抵抗が理論値よりも遥かに高い大きいという問題を抱えている。
【０００４】
この問題を解決する手段として、チャネル領域をイオン注入ではなく堆積膜によって形成した構造が提案されている。その代表的な例が平成１５年１０月０３日に出願された特許文献１に開示されている。図７はその単位セルの断面図である。この構造では、高濃度ｎ型基板１上に低濃度ｎ型ドリフト層２が堆積され、該ｎ型ドリフト層２の表面にイオン注入によって高濃度p型ゲート層３１が形成され、さらにその上に低濃度p型層３２が堆積されている。この低濃度p型層３２の表面部分にはイオン注入によって選択的にｎ型ソース層５１および５２が、ゲート酸化膜６を介してゲート電極７が、さらに層間絶縁膜８を介してソース電極９がそれぞれ形成され、チャネル領域１１および１２がゲート酸化膜６直下の低濃度ｐ型堆積層３２内に形成される。そして，該低濃度ｐ型堆積層３２を貫通してn型ドリフト層２に達する電子通電路４０が表面からのn型不純物のイオン注入によって選択的に形成されているのが特徴である（以下、この電子通電路４０を“打ち返し層４０”と呼ぶ）。この構造では，チャネル領域１１および１２がイオン注入されていない低濃度ｐ型堆積層内に形成されるので伝導電子の高い移動度を得ることができ、オン抵抗の小さな縦型ＭＯＳＦＥＴを作製することができる。また、電圧阻止状態では高濃度ｐ型ゲート層３１から低濃度ｎ型ドリフト層２に横方向に広がる空乏層によって縦チャネル部分２４が低い電圧で完全にピンチオフされるので、チャネル領域１１および１２付近のゲート酸化膜などへの電界の漏れを防ぎ、ソース・ドレイン耐電圧を高くできるという特徴がある。
【０００５】
しかしながら、この従来構造では後に述べるように高耐圧化と低オン抵抗化の両立を困難にするという問題がある。それは、打ち返し層４０の左右に形成されるチャネル領域１１および１２の間隔aおよび間隔ｂの長さの相違にもとづくものであるが、その理由を詳しく説明するまえに、従来構造並びにその製造方法では間隔aおよび間隔ｂの間に相違が生ずることを以下に説明する。
【０００６】
図８の(a)ないし(e)は、図７で示した従来構造のＳｉＣ−ＭＯＳＦＥＴの製作工程の1部を示す図である。それぞれ単位セルの断面図を示す。まず高濃度n型基板１上に5x1015 cm-3の窒素をドーピングした低濃度n型ドリフト層２を１５μｍの厚さに堆積する(a)。次いで高濃度ｐ型層３１を形成するために、マスク１３０を使用したｐ型不純物イオン注入３aを行う(b)。マスク１３０は、表面上に減圧ＣＶＤ法により堆積したＳｉＯ２膜をフォトリソグラフィによりパターン加工して形成する。マスクを除去した後、表面に5x1015 cm-3のアルミニウムがドープされた低濃度ｐ型層３２を約０．５μｍの厚さに堆積する(c)。その後、ｎ型打ち返し層４０を形成するために、マスク１４０を使用したn型不純物イオン注入４aを行い、注入領域をｐ型からｎ型に反転する（打ち返す）(d)。n型不純物イオン注入４aは、窒素イオンを室温にて加速エネルギー40 keV〜250 keV、注入量1x1016 cm-3程度で行われる。マスク１４０を除去した後、n型ソース層５１および５２を形成するためにマスク１５０を使用したn型不純物イオン注入５aを行う(e)。n型不純物イオン注入５aは燐イオンを基板温度500 ℃、加速エネルギー40 keV〜250 keV、注入量2x1020 cm-3にて行われる。このあと、アルゴン雰囲気中にて1500℃で30分間にわたる活性化アニールを行い、ゲート絶縁膜６、ゲート電極７、ソース電極９、ドレイン電極１０を形成してデバイスを完成する。
【０００７】
このような製作工程において、打ち返し層４０とｎ型ソース層５１、５２は、それぞれ異なる注入マスク１４０と１５０を用いてイオン注入法にて形成される。そのため、打ち返し層４０が形成される位置に対するｎ型ソース層５１および５２が形成される位置の間隔は必ずしも同じにはならない。すなわち、それぞれのマスクパターンを加工するときのフォトリソグラフィの位置合わせ精度に依存し、どんなに注意深い位置合わせ作業を行っても、通常０．５μｍ程度のアライメント装置自体の合わせ精度以内のずれで位置合わせすることが出来ない。その結果、打ち返し層４０の左右の端部と、ｎ型ソース層５１の右側および５２の左側の端部との相対位置として規定されるチャネル領域１１および１２の間隔aおよび間隔ｂには位置ずれの２倍の寸法差が生じることになる。通常、チャネル領域１１，１２の長さ(間隔a、ｂの値)は１．０ないし１．５μｍ程度に設計されるので、仮にこれを１．０μｍとし、二つのマスクの位置ずれをアライメント装置の合わせ精度と同じ０．５μｍとした場合、間隔aは１．５μｍになるのに対して間隔bは０．５μｍになり、間隔a,bの間に１．０μｍ差違が生じることになる。
以上では、一つの単位セル内における左右のチャネル領域の長さの相違について説明したが、実際のデバイスにおいては、数ｍｍ角サイズの半導体チップの中に数万個を超える多数のセルが並列配置されているので、チップ内のセルの間でもチャネル領域の長さに差違が生じることが考えられる。そのため、一つのデバイス内ではチャネル領域の長さの不均一はさらに拡大する。
【０００８】
このように、単位セル内のみならずデバイス内の単位セルの間でチャネル領域の長さが異なった値にばらついた従来構造には、ＭＯＳＦＥＴの低オン抵抗化と高耐電圧化を両立させる上で極めて深刻な問題がある。以下にそれを説明する。すなわち、［０００４］において述べた通り、この構造は、電圧阻止状態においては、高濃度ｐ型ゲート層３１から低濃度ｎ型ドリフト層２に横方向に広がる空乏層によって縦チャネル部分２４が低い電圧で完全にピンチオフされるので、チャネル領域１１および１２付近のゲート酸化膜などへの電界の漏れを防ぎソース・ドレイン耐電圧を高くできるという特徴がある。このとき、縦チャネル部分２４が完全にピンチオフされるまでの３０〜５０Ｖの電圧は、ｎ型打ち返し層４０、p型チャネル領域１１，１２，ｎ＋ソース層５１，５２，ゲート酸化膜６，およびゲート７で構成される横型ＭＯＳＦＥＴ部分で阻止されなければならない。該横型ＭＯＳＦＥＴ部分が３０〜５０Ｖの電圧を阻止できなければ、本構造の縦型ＭＯＳＦＥＴのソース・ドレイン耐電圧は著しく損なわれることになる。この部分の電圧阻止特性はｎ型打ち返し層-ｐ型チャネル領域-ｎ＋ソース層で構成されるｎｐｎトランジスタ部分のパンチスルー電圧によって決まる。つまり、ｐ型チャネル領域１１，１２の不純物濃度と長さ（間隔a、b）に強く依存しており、３０〜５０Ｖ以上のパンチスルー電圧を保持するためにはこれらを所定値以上の大きな値でなければならない。ところが、縦型ＭＯＳＦＥＴの低オン抵抗化のためには、チャネル移動度を大きくする必要からチャネル領域１１，１２のｐ型不純物濃度を出来るだけ小さく、同時にチャネル領域の長さを出来るだけ短くしてチャネル抵抗を可能なかぎり小さくする。したがって、チャネル領域１１，１２の不純物濃度ならびに長さ（すなわち、間隔aおよび間隔b）の設計値の自由度は小さく、通常は前述の通りｐ型不純物濃度は５ｘ１０１５〜１ｘ１０１６ｃｍ−３、間隔は１．０〜１．５μｍ程度に設定される。このように設計されたＭＯＳＦＥＴが、［０００７］で述べたように製作プロセスの位置合わせ精度の制約から間隔aまたはbのいずれかが設定値より縮小されると、縦型ＭＯＳＦＥＴの耐電圧は著しく低下する。
【０００９】
図９は従来構造の縦型ＭＯＳＦＥＴのチャネル長ＬＧとドレイン・ソース間耐電圧ＶＢＤの関係の実験例を示す。３つの試作ロット(●、■、▲)についてのものである。ここで、チャネル長ＬＧは実測された値ではなく、マスク合わせ精度を±０μｍと仮定したしたときの設計間隔である。チャネル長が１．５μｍでは、３例とも８００Ｖの耐電圧であるが、チャネル長が１．２μｍでは６００Ｖ〜７００Ｖ，さらにチャネル長が１．０μｍでは、数１０Ｖ〜４００Ｖと耐電圧は著しく低下し、ばらつきも大きくなる。この極端な耐電圧の低下とばらつきの原因は、前述した通り、実際のデバイスにおいてマスク合わせ精度の不良によってチャネル長ＬＧが０．５μｍ以下〜１．５μｍ以上の範囲でばらつき、最も小さいＬＧの箇所で低い耐電圧を呈したためと考えられる。
【００１０】
この実験例のように、チャネル長を１．５μｍ以上に設計すれば所定の耐電圧のデバイスを歩留まり良く製作できるが、その代わり、チャネル長が大きい分だけオン抵抗が大きくなる。また、いっそうの高い耐電圧のデバイスには、チャネル長はさらに大きい値に設定しなければならないので、オン抵抗がさらに増大するという問題が伴う。すなわち、従来の構造ならびに製作方法では、縦型ＭＯＳＦＥＴの低オン抵抗化と高耐電圧化を両立させることが難しい。
【００１１】
製作プロセスの合わせ精度の制約から、上記のようなチャネル長の小さい部分が生じ、耐電圧が低下する問題を解消するため、図８に示す従来の製作方法において、工程(d)の窒素イオン注入により打ち返し層４０を形成するときの注入マスク１４０にソース層５１および５２の形成位置とほぼ同じ位置に開口部を設けて、そこにも窒素イオンを注入することで打ち返し層４０とソース層５１，５２を同時に形成する方法が考えられる。しかし、この場合、ソース層部分の窒素ドープ濃度が充分高くならないためソース層内の抵抗およびソースコンタクトの接触抵抗が増大すると言う問題がある。また、同様のマスクを用いて、さらに工程(e)の高濃度リンイオンを注入すれば、ソース層の濃度の問題は解決できるが、打ち返し層部分の不純物濃度が過度に高くなり、縦チャネル部分が完全にピンチオフするまえゲート電極７と打ち返し層の間に介在するゲート酸化膜６に強い電界がかかり、絶縁破壊を引き起こしやすくなる。また、縦チャネル部分がピンチオフした後も電圧の増加に伴ってこの電界が強くなり、この部分のゲート酸化膜の絶縁破壊によってソース・ドレイン間の耐電圧が低く制限されるという問題がある。いずれにしても、従来の構造および製造方法では、ＭＯＳＦＥＴの低オン抵抗化と高耐電圧化を両立させる上で極めて深刻な問題がある。
【特許文献１】国際公開 WO 04/036655
【発明の開示】
【発明が解決しようとする課題】
【００１２】
チャネル領域を低濃度のp型堆積膜により形成し、その伝導型をイオン注入でｐ型からｎ型に打ち返へして電子通電路を形成する従来構造は、チャネル移動度が向上するためオン抵抗の低減が可能である。しかし、従来構造およびその製作方法では、打ち返し層とソース層が別マスクを用いたイオン注入法で形成されるので、二つのマスクの位置合わせずれによって単位セル内のみならずデバイス内のセルの間でチャネル領域の長さが異なった値にばらつき、縦型ＭＯＳＦＥＴの耐電圧が低下する問題がある。オン抵抗を低減するためチャネル長を短縮した場合この問題がいっそう顕著になる。すなわち、チャネル領域を低濃度のp型堆積膜により形成し、その伝導型をイオン注入でｐ型からｎ型に打ち返す方式のＳｉＣ縦型ＭＯＳＦＥＴの従来構造とその製作方法には、位置合わせ精度の制約から、いっそうの低オン抵抗化と高耐電圧化の両立を阻害するという深刻な問題があった。
【００１３】
これらの問題に鑑み本発明の目的は、低オン抵抗且つ高耐圧のＳｉＣ縦型ＭＯＳＦＥＴを実現することであり、低濃度p型堆積膜により形成したチャネル領域を有するＳｉＣ縦型ＭＯＳＦＥＴの新しい構造を提供することである。
【００１４】
本発明の他の目的は、低濃度p型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧ＳｉＣ縦型ＭＯＳＦＥＴの簡単化された製造方法を提供するものである。
【００１５】
本発明の他の目的は、低濃度p型堆積層により形成したチャネル領域を有する低オン抵抗且つ高耐圧ＳｉＣ縦型ＭＯＳＦＥＴを歩留まりよく製作できる構造および製作方法を提供することである。
【課題を解決するための手段】
【００１６】
上記課題解決のため本発明は、チャネル領域を低濃度のp型堆積膜により形成し、その伝導型をイオン注入でｐ型からｎ型に打ち返して電子通電路（打ち返し層４０）を形成する方式のＳｉＣ縦型ＭＯＳＦＥＴにおいて、該打ち返し層（４０）に対して左右ほぼ等距離の位置に第２の打ち返し層（４１，４２）を設け、且つ、左右のソース層（５１，５２）が、それぞれの内側のエッジが該第２の打ち返し層（４１，４２）の内部に位置するように形成されることを特徴とする。
【００１７】
前記構造の第２の打ち返し層（４１，４２）は、前記打ち返し層（４０）と同じマスクを用いた同じドーピング分布のイオン注入により形成されることを特徴とする。
【００１８】
前記ソース層（５１，５２）は、前記第２の打ち返し層（４１，４２）と同じ位置の表面部分に形成されることを特徴とする。
【００１９】
前記ソース層（５１，５２）は、前記第２の打ち返し層（４１，４２）と同じマスクを用いたイオン注入により形成されることを特徴とする。
【発明の効果】
【００２０】
以上記述したように本発明によれば、以下のような効果を奏する。
本発明では、単位セル内の左右のチャネル長ならびに半導体デバイス内のすべてのチャネル長がすべてほぼ均一な長さにできるのでチャネル長の部分的な短小に起因した耐電圧の低下が起こらない。また、チャネル長のばらつきが少なくなるので、長さの設定値を１．０μｍ、もしくはそれ以下の長さに設定しても耐電圧の部分的な低下が起こらなくなる。したがって、低オン抵抗化と高耐圧化を同時に満たすＳｉＣ縦型ＭＯＳＦＥＴの実現が可能となった。
【００２１】
また、精密な合わせ精度を必要とせずにデバイス内のチャネル長をほぼ同じ長さにできるので、低オン抵抗、且つ高耐圧のＳｉＣ縦型ＭＯＳＦＥＴを簡単なプロセスで、且つ高い歩留まりで製作できるようになった。
【発明を実施するための最良の形態】
【００２２】
以下の本発明について具体的実施形態を示しながら詳細に説明する。
[実施形態１]
図１は本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。この構造では、高濃度に窒素がドープされたn型ＳｉＣ基板１上に、ドーピング濃度が約5x1015 cm-3、厚さ15umのn型ドリフト層２が堆積される。その表面から深さ0.5umに渡ってアルミニウムがドーピングされたｐ型層３１が形成され、該ｐ型層３１には幅1.0〜2.0μmの部分欠如部２４が設けられる。ｐ型層３１の表面ならびに部分欠如部２４のｎ型ドリフト層２の表面上に厚さ約0.5μmのｐ型層 ３２が堆積される。ｐ型層３２の部分欠如部２４の厚さ方向に投影された付近には窒素のドーピングによってｐ型からｎ型へ打ち返された第１の打ち返し層４０がｐ型層３２を貫通してｎ型層２に達する深さにまで形成される。該第1の打ち返し層４０の両端から距離aだけ離れた位置に第１の打ち返し層４０と同じくｐ型からｎ型へ打ち返された第２の打ち返し層４１，４２が形成される。該第１の打ち返し層４０と第２の打ち返し層４１および４２とによて挟まれた部分のｐ型層３２の表面層にチャネル領域１１および１２が形成され、それぞれのチャネル領域の間隔は同じである。該第２の打ち返し層内に少なくとも一方の端が位置するように高濃度のリンがドーピングされたｎ型ソース層５１および５２が形成されている。前記した第１の打ち返し層４０，チャネル領域１１，１２，および第２の打ち返し層４１，４２とｎ型ソース層５１，５２の表面上の部分にはゲート絶縁膜６を介して多結晶シリコン膜のゲート電極７設けられ、ゲート電極７上には層間絶縁膜８を介してn型ソース層５１および５２の表面とｐ型層３２表面に低抵抗接続されたソース電極９が形成される。また、高濃度ｎ型基板１の裏面にはドレイン電極１０が低抵抗接続されている。
【００２３】
このＳｉＣ縦型ＭＯＳＦＥＴの動作は基本的には従来の縦型ＭＯＳＦＥＴと同様である。即ち、オン状態では、ゲート電極７にしきい値電圧以上のゲート電圧が印加されると、p型層３２のチャネル領域１１，１２の表面にｎ型の反転チャネルが誘起される。これによってn型ソース層５１，５２とn型ドリフト層２が、第２の打ち返し層４１，４２、チャネル領域１１、１２、第１の打ち返し層４０および部分欠如部２４を通る電子の通電路によって繋がり、ドレイン電極１０からソース電極９へ電流が流れる。反転チャネルが結晶品質の高い比較的低不純物濃度の堆積膜の中に形成されたチャネル領域１１，１２の表面層に誘起されるので数１０ｃｍ２／Ｖｓという高いチャネル移動度が得られ、オン抵抗の低い縦型ＭＯＳＦＥＴが得られる。
【００２４】
オフ状態では、ドレイン・ソース電極間の印加電圧は高濃度のｐ型層３１とｎ型ドリフト層２との間に構成されるｐｎ接合によって阻止されるが、ｐ型層３１の部分欠如部２４が両側のｐｎ接合からのびる空乏層によって完全にピンチオフされるまでは第１の打ち返し層４０，チャネル領域１１（１２）、第２の打ち返し層４１（４２），ｎ型ソース層５１（５２）、ゲート酸化膜６およびゲート電極７からなる横方向のＭＯＳＦＥＴ部分で電圧を阻止する。ｐ型層３１の部分欠如部２４の幅が１〜２μmであり、ｎ型ドリフト層２のドーピング濃度が約5x1015 cm-3なのでピンチオフ電圧は３０〜５０Ｖとなり、横方向のＭＯＳＦＥＴ部分がこの電圧に耐えるならば、ドレイン・ソース間の耐電圧は１０００Ｖ以上にできる。この場合、左右の横方向のＭＯＳＦＥＴ部分、すなわち、第１の打ち返し層４０，チャネル領域１１、第２の打ち返し層４１およびｎ型ソース層５１からなる左側の横方向ＭＯＳＦＥＴ部分と、第１の打ち返し層４０，チャネル領域１２、第２の打ち返し層４２およびｎ型ソース層５２からなる右側の横方向ＭＯＳＦＥＴ部分の二つの横方向ＭＯＳＦＥＴ部分が互いに並列に配置された構成になり、それぞれの横方向ＭＯＳＦＥＴ部分のチャネル領域１１と１２の長さが同じ値に設定されているので、両者の阻止特性はほぼ同じとなり、一方が他方より阻止電圧が極端に低くなることは無く、いずれもピンチオフ電圧３０〜５０Ｖを超える高い阻止電圧を保持することができる。この結果、チャネル長を１．０μmあるいはそれ以下に短く設定した場合でもドレイン・ソース間の耐電圧は１０００Ｖ以上の高電圧を保持できる。
【００２５】
図２の(a)ないし(e)、および図３の(f)ないし(j)は、本発明第1の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの製造工程を示す図である。それぞれ単位セルの断面図を示す。まず5x1018 cm-3の窒素がドーピングされた厚さ約300umの高濃度n型基板１上に5x1015 cm-3の窒素をドーピングした低濃度n型ドリフト層２を15umの厚さに堆積する(a)。次いで高濃度p型層３１を形成するために、マスク１３０を使用したp型不純物イオン注入３aを行う(b)。マスク１３０は、表面上に減圧CVD法により堆積した厚さ1um のSiO2膜をフォトリソグラフィによりパターン加工して形成する。p型不純物イオン注入３aはアルミニウムイオンを基板温度500 ℃、加速エネルギー40 keV〜250 keV、注入量2x1018 cm-3として実施した。マスクを除去した後、表面に5x1015 cm-3のアルミニウムがドープされた低濃度p型層３２を0.5 umの厚さに堆積する(c)。その後、低濃度ｐ型層３２の表面に再び減圧ＣＶＤ法により堆積した厚さ約１umのSiO2膜マスク１４０をフォトリソグラフィによりパターン加工する。マスク１４０は、高濃度ｐ型層３1の部分欠如部２４の厚さ方向に投影された位置に第１の開口部１４１およびその両端から幅約１．０μmの距離aだけ離れた左右の位置に幅約１．５の第２の開口部１４２が形成される。マスク１４０を使用してn型不純物イオン注入４aを行う(d)。n型不純物イオン注入４aは、窒素イオンを室温にて加速エネルギー40 keV〜250 keV、注入量1x1016 cm-3とし、マスクの第１の開口部１４１および第２の開口部１４２の位置に、ｐ型からｎ型に打ち返された第１の打ち返し層４０および第２の打ち返し層４１，４２が形成される。マスク１４０を除去した後、n型ソース層５１および５２を形成するためにマスク１５０を使用したn型不純物イオン注入５aを行う(e)。マスク１５０には、前記第２の打ち返し層４１，４２の表面付近にそれぞれ開口部１５１，１５２がフォトリソグラフィにより形成される。該開口部１５１，１５２は、その一方の端が前記第２の打ち返し層４１，４２の表面上に位置するよう、それぞれ約１．５μmの幅で形成される。n型不純物イオン注入５aは燐イオンを基板温度500 ℃、加速エネルギー40 keV〜250 keV、注入量2x1020 cm-3である。マスク１５０を除去した後、アルゴン雰囲気中にて1500℃で３０分間にわたる活性化アニールを行う。これによって既にイオン注入されていた高濃度ｐ型層３１，第１の打ち返し層４０および第２の打ち返し層４１，４２、そしてｎ型ソース層５１，５２のすべての注入イオンが活性化されてそれぞれの導電型の領域が形成される。次いで、1200℃、140分の熱酸化をして厚さ40 nmのゲート絶縁膜６を形成し(f)、その上に減圧CVD法によって堆積した0.3umの多結晶シリコンをフォトリソグラフィによりパターン加工してゲート電極７を形成する(g)。さらに、多結晶シリコン膜が被覆された部分以外のCVD堆積膜を除去する(h)。その後、減圧CVD法により表面上に0.5 umの層間絶縁膜８を堆積し、その層間絶縁膜８に窓を開け(i)、n型ソース層５１，５２とp型層３２の表面に共通のソース電極９およびｎ型ＳｉＣ基板１の表面にドレイン電極１０をそれぞれ低抵抗接続してデバイスを完成する。
【００２６】
上記した通り、本発明の実施形態１の製造工程において、第１の打ち返し層４０と第２の打ち返し層４１および４２が同じマスク１４０を用いた窒素イオン注入(4a)によって同時に形成される。それ故、左右のチャネル領域の間隔、すなわちチャネル領域１１とチャネル領域１２の間隔aは、図８で示した従来の製造方法のようにマスク合わせ精度に左右されて相違すること無く、設計通りに同一の間隔aに形成できる。その結果、先の項［００２４］で述べた通り、左右の横方向ＭＯＳＦＥＴの耐電圧を高く保持することができ、間隔aを１．０μmあるいはそれ以下に短く設定した場合でもドレイン・ソース間の耐電圧は１０００Ｖ以上の高電圧が可能になる。
【００２７】
[実施形態２]
図４は本発明第２の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。図中の各部の部位を示す番号のうち前記した図１と同じ番号の部位は同じ部分を指す。セルの基本的な構造は図１の実施形態１と同じである。実施形態１と相違するところは、第２の打ち返し層４１，４２とｎ型ソース層５１，５２の相対的な位置関係だけである。すなわち、実施形態１では、ｎ型ソース層５１，５２は、それぞれ少なくとも一方の端が前記第２の打ち返し層の内部に位置するように形成されているが、ｎ型ソース層の他方の端の位置については特に規定していない。これに対して、本実施形態２では、ｎ型ソース層５１，５２は第２の打ち返し層４１，４２とほぼ同じ位置にあって、すべてが打ち返し層の表面部分に位置するよう具備される点が異なっている。
【００２８】
実施形態２では、実施形態１と同様に左右のチャネル領域１１と１２の間隔aは同じであるので、高い電圧阻止特性を保持できることは［００２４］で述べた通りである。この実施形態では、そのうえ、第１の打ち返し層４０と左右のｎ型ソース層５１、５２との間隔もほぼ同じなので、オン状態時のチャネル領域付近の左右の通電路の抵抗がほぼ同じになり、オン抵抗のいっそうの減少とオン電流の均一化による過負荷時の耐性が向上することが可能である。
【００２９】
図５の(a)ないし(f)は、本発明の実施形態２のＳｉＣ縦型ＭＯＳＦＥＴの製造工程の一部を示す図である。それぞれ単位セルの断面図を示す。図中の各部の部位を示す番号のうち実施形態１の製造工程を示した図２と同じ番号の部位は同じ部分を指す。出発基材(a)から窒素イオン注入(４a)による打ち返し層４１，４２の形成工程(d)までは図２で記した実施形態１と同じである。相違するところはｎ型ソース層５１，５２の形成工程(e)にある。すなわち、隣イオンの注入(５a)によってｎ型ソース層５１，５２を注入するには、実施形態１の製造方法では打ち返し層４０および４１，４２の形成に用いた注入マスクと異なるマスク１５０を用いたが、本実施形態２の製造方法では打ち返し層４０および４１，４２の形成に用いた注入マスク１４０と同じマスクを使用し、マスク１４０の開口部１４１を追加のマスク１６０で被覆することにより開口部１４２部分のみに高濃度隣のイオン注入(５a)を行う。
【００３０】
図５の製造方法によれば、第１の打ち返し層４０の表面部分のｎ型不純物の濃度を高くせずに、第２の打ち返し層４１および４２と同じ場所に高濃度のｎ型ソース層５１，５２が形成される。したがって、［００１１］にて述べたような第１の打ち返し層４０の表面部分の高濃度化によるゲート酸化膜の絶縁破壊を起こすさない耐圧特性ならびにオン性能の優れた実施形態２のＳｉＣ縦型ＭＯＳＦＥＴの製作が可能である。
【００３１】
[実施形態３]
図６は本発明第３の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの断面図である。図中の各部の部位を示す番号のうち前記した実施形態２の図４と同じ番号の部位は同じ部分を指す。チャネル領域１１と１２の間隔が同じで、且つ、ｎ型ソース層５１と５２が第２の打ち返し層４１、４２と同じ位置に設けられている点などは実施形態２と同じである。相違するところは、ｎ型ドリフト層２および高濃度ｐ型層３１と低濃度ｐ型堆積層３２との間に低濃度ｎ型堆積層３３が介在されている点である。低濃度ｎ型層の介在によってオフ時のゲート酸化膜の絶縁破壊を防ぎ、さらなる高耐圧化が可能になる。介在する低濃度ｎ型堆積層３３の作用効果などは特開２００６−１４７７８９に詳細記述されている。すなわち、該低濃度ｎ型堆積層３３を十分な厚さにすることにより、高濃度ｐ型層３１から広がる空乏層がその開口部においてピンチオフするまえに空乏層がゲート酸化膜６に到達し、ゲート電極７と前記第１の打ち返し層４０の間に介在するゲート酸化膜に強い電界が印加されるのを防止できる。
【００３２】
本発明の実施形態1ないし実施形態３で示したＳｉＣ縦型ＭＯＳＦＥＴの単位セルの構造では、ソース電極９はゲート電極７との間に層間絶縁膜８を介してセル表面をスパンした構造としたが、本発明はこれに限定されるものではなく、ソース電極がそれぞれのソース層５、ｐ型層３２およびｐ型層３１の表面露出部に低抵抗接触されたものであればよい。また、すべての実施形態において、ゲート酸化膜６とゲート電極７がイオン注入によってｐ型からｎ型に打ち返して形成されたｎ型ベース領域４０の表面のすべてを被覆する構造を示したが、この部分のゲート酸化膜とゲート電極が一部またはすべてが削除された構造や、ゲート酸化膜の厚さがチャネル領域１１、１２の表面部分より厚くした構造であっても発明の作用効果は失われない。さらにまた、該チャネル領域１１、１２となるｐ型層３２の表面に薄くｎ型不純物をイオン注入してチャネル伝導を高めるいわゆる埋め込みチャネル構造のＭＯＳＦＥＴにも本発明は適用できる。
【００３３】
上記した本発明の実施形態に示したＳｉＣ縦型ＭＯＳＦＥＴでは、SiC結晶基板１の結晶面の方位について規定はしていないが、通常広く適用されている｛０００１｝面（シリコン面と呼ばれる）基板や｛１１２０｝面基板、あるいは｛０００１｝面（カーボン面と呼ばれる）基板、およびこれらの面にわずかのオフ角を付けた面に平行な表面を持つ基板のいずれにも適用できるものであるが、｛０００１｝面（カーボン面）基板およびこの面にわずかのオフ角を付けた面に平行な表面基板を適用すると、電圧阻止接合付近の破壊電界強度が高く、かつチャネル領域内の電子移動度が高い性質があり、高電圧、低オン抵抗の縦型ＭＯＳＦＥＴを得るのにもっとも優れている。
【図面の簡単な説明】
【００３４】
【図１】本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図
【図２】(a)〜(e)は本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの製造工程のセル断面図
【図３】(f)〜(j)は本発明第１の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの製造工程のセル断面図
【図４】本発明第２の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図
【図５】(a)〜(f)は本発明第２の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの製造工程の一部の断面図
【図６】本発明第３の実施形態のＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図
【図７】従来例を示すＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図
【図８】(a)〜(e)は従来例のＳｉＣ縦型ＭＯＳＦＥＴの製造工程のセル断面図
【図９】従来例のＳｉＣ縦型ＭＯＳＦＥＴにおけるチャネルの設計長さと耐電圧の関係を示す図
【符号の説明】
【００３５】
１．  高濃度ｎ型基板
２．  低濃度ｎ型ドリフト層
３．  高濃度ｐ型ウエル層
３a.  p型不純物イオン注入
４a.  n型不純物イオン注入
５a.  n型不純物イオン注入
６．  ゲート絶縁膜
７．  ゲート電極
８．  層間絶縁膜
９．  ソース電極
１０．ドレイン電極
１１、１２.  チャネル領域
２４．ｐ型層の部分欠如部
３１．高濃度p型層
３２．低濃度p型堆積膜
３３．低濃度ｎ型堆積膜
４０、４１、４２．ｎ型打ち返し層
５１，５２．高濃度ｎ型ソース層
００，１００、２００，３００．単位セル断面
１３０、１４０，１５０，１６０．イオン注入マスク
１４１，１４２．マスク１４０の開口部
１５１，１５２．マスク１５０の開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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