(57)【要約】【課題】半導体パッケージ構造、及び、製造方法を提供する。【解決手段】半導体パッケージ構造、及び、製造方法は、導線フレーム、チップ、成形材料、及び、導線フレームの外ピン部か、或いは、導線フレームの支承ピンの少なくとも一つに設置される受動素子と、からなり、受動素子は成形材料から露出する。チップパッケージ後、受動素子を設置し、チップパッケージ後の電気性を先に検出でき、電気性が正常な場合、受動素子を設置して、製造工程の歩留まりを向上し、受動素子の損耗を減少させる。【選択図】図３Ａ
2008098597.tif 000002
【特許請求の範囲】
【請求項１】
半導体パッケージ構造であって、
支承素子と複数のピンを有し、任意の前記ピンが内ピン部と外ピン部を有する導線フレームと、
前記支承素子上に設置され、導電連接素子により前記内ピン部と電気的接続するチップと、
前記チップ、前記導電連接素子と前記内ピン部を被覆する成形材料と、
二つの前記外ピン部に電気的接続する受動素子と、
からなることを特徴とする半導体パッケージ構造。
【請求項２】
前記支承素子はチップキャリアであることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項３】
前記支承素子は複数の支承ピンから構成されることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項４】
前記受動素子は前記成形材料を露出することを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項５】
前記導電連接素子は複数の引線を有することを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項６】
前記引線の材質は、金（Ａｕ）金属、銅（Ｃｕ）質、或いは、アルミニウム（Ａｌ）であることを特徴とする請求項５に記載の半導体パッケージ構造。
【請求項７】
前記成形材料の材質はエポキシ（ｅｐｏｘｙ）樹脂であることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項８】
前記受動素子はレジスタンス、キャパシタンス、インダクタンスのいずれかであることを特徴とする請求項１に記載の半導体パッケージ構造。
【請求項９】
半導体パッケージ構造であって、
支承素子と複数のピンを有し、前記支承素子は複数の支承ピンを有し、且つ、任意の前記ピンが内ピン部と外ピン部を有する導線フレームと、
支承ピンの一端上に設置され、導電連接素子により前記内ピン部と電気的接続するチップと、
前記チップ、前記導電連接素子、前記内ピン部と前記支承ピンの一部を被覆する成形材料と、
露出した前記支承ピンと任意の前記外ピン部の少なくとも一つに電気的接続する受動素子と、
からなることを特徴とする半導体パッケージ構造。
【請求項１０】
前記受動素子は前記成形材料から露出することを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１１】
前記受動素子は任意の二前記支承ピン上に設置されることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１２】
前記受動素子は任意の前記支承ピンと任意の前記外ピン部上に設置されることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１３】
前記導電連接素子は複数の引線を含むことを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１４】
前記引線の材質は金（Ａｕ）金属、銅（Ｃｕ）質、或いは、アルミニウム（Ａｌ）であることを特徴とする請求項１３に記載の半導体パッケージ構造。
【請求項１５】
前記成形材料の材質はエポキシ（ｅｐｏｘｙ）樹脂であることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１６】
前記受動素子はレジスタンス、キャパシタンス、インダクタンスのいずれかであることを特徴とする請求項９に記載の半導体パッケージ構造。
【請求項１７】
半導体パッケージ構造の製造方法であって、
支承素子と複数のピンを有し、任意の前記ピンが内ピン部と外ピン部を有する導線フレームを提供する工程と、
前記支承素子上に、チップと前記内ピン部と電気的接続するチップを設置する工程と、
前記チップ、導電連接素子と前記内ピン部を被覆する成形材料を形成する工程と、
前記外ピン部と前記支承素子の少なくとも一つ上に受動素子を設置する工程と、
からなることを特徴とする半導体パッケージ構造の製造方法。
【請求項１８】
前記チップを前記支承素子上に設置する方法は、ゲル、粘性を有する薄膜、或いは、非導電性のエポキシ樹脂により、前記支承素子上に貼設することを特徴とする請求項１７に記載の半導体パッケージ構造の製造方法。
【請求項１９】
前記チップと前記内ピン部を電気的に接続する方法は、ワイヤーボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）を含むことを特徴とする請求項１７に記載の半導体パッケージ構造の製造方法。
【請求項２０】
前記成形材料を形成する方法はフィリングを含むことを特徴とする請求項１７に記載の半導体パッケージ構造の製造方法。
【請求項２１】
更に、前記受動素子を設置する前に、パッケージテスト工程を実行することを特徴とする請求項１７に記載の半導体パッケージ構造の製造方法。
【請求項２２】
前記パッケージテスト工程は前記チップの電気性をテストする工程を含むことを特徴とする請求項２１に記載の半導体パッケージ構造の製造方法。
【請求項２３】
前記受動素子を前記外ピン部と前記支承素子の少なくとも任意の一つに設置する方法は表面実装技術（ｓｕｒｆａｃｅ  ｍｏｕｎｔ  ｔｅｃｈｎｏｌｏｇｙ）を含むことを特徴とする請求項１７に記載の半導体パッケージ構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ技術に関し、特に、受動素子を有する半導体パッケージ構造、及び、製造方法に関するものである。
【背景技術】
【０００２】
半導体製造工程の発展と集積回路の密度の不断の増加に伴い、構成素子のピンも多くなり、速度に対しても高速であることが求められ、体積が小さく、速度が速く、高密度の構成素子を製作することが趨勢となっている。
【０００３】
電子パッケージ技術構造の速度の加速に従って、直流電源回路、及び、接地回路からのノイズが問題となっている。よって、一般に、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）等の受動素子が利用されて、電源供応ノイズを低下させている。図１は、公知の受動素子を有する半導体パッケージ構造の断面図であり、導線フレーム１００、チップ３００、受動素子２００、及び、パッケージ体４００、からなる。導線フレーム１００は、チップキャリア１０２を有する。続いて、チップ３００と受動素子２００はチップキャリア１０２上に設置される。更に、成形材料４００はチップ３００、受動素子２００、及び、導線フレーム１００の一部を被覆し、最後に、電気テストにより、良品と不良品を分類する。しかし、上述のパッケージ構造中、チップ２００と受動素子３００のパッケージ後、電気テストを実行し、電気テスト結果が不良の場合、各素子（チップ３００と受動素子２００）、及び、パッケージ材料（パッケージ体４００）は破棄され製造コストと時間を無駄にする。また、電気不良のパッケージ体が検出された時、密封構造であるので、パッケージ体内部の電気不良は検視しにくく、故に、改善により歩留まりの向上ができない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の問題を改善するため、本発明は半導体パッケージ構造、及び、製造方法を提供し、受動素子の外部追加の方式により、チップパッケージ構造後、チップの電気テストを実行し、受動素子をパッケージ体上に設置するか決定し、受動素子の損耗確率を減少させることを目的とする。
【０００５】
本発明は半導体パッケージ構造、及び、製造方法を提供し、チップパッケージと受動素子はそれぞれ個別にテストされて、製造工程の信頼度を向上し、生産コストを減少させることを更なる目的とする。
【０００６】
本発明は半導体パッケージ構造、及び、製造方法を提供し、受動素子を成形材料外に設置し、直接、受動素子の接続状況を検視でき、成形材料のフィリング時の受動素子の損壊を防止することもう一つの目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明の実施例の半導体パッケージ構造は、支承素子と複数のピンを有し、任意のピンが内ピン部と外ピン部を有する導線フレームと、支承素子上に設置され、導電連接素子により内ピン部と電気的接続するチップと、チップ、導電連接素子と内ピン部を被覆する成形材料と、二外ピン部に電気的接続する受動素子と、からなる。
【０００８】
上述の目的を達成するため、本発明のもう一つの実施例の半導体パッケージ構造は、支承素子と複数のピンを有し、支承素子は複数の支承ピンを有し、且つ、任意のピンが内ピン部と外ピン部を有する導線フレームと、支承ピンの一端上に設置され、導電連接素子により内ピン部と電気的接続するチップと、チップ、導電連接素子、内ピン部と支承ピンの一部を被覆する成形材料と、露出した任意の支承ピンと任意の外ピン部の少なくとも一つに電気的接続する受動素子と、からなる。
【０００９】
上述の目的を達成するため、本発明の更にもう一つの実施例の半導体パッケージ製造方法は、支承素子と複数のピンを有し、任意のピンが内ピン部と外ピン部を有する導線フレームを提供する工程と、支承素子上に、チップと内ピン部と電気的接続するチップを設置する工程と、チップ、導電連接素子と内ピン部を被覆する成形材料を形成する工程と、外ピン部と支承素子の少なくとも一つ上に受動素子を設置する工程と、からなる。
【発明の効果】
【００１０】
本発明の半導体パッケージ構造、及び、製造方法は、チップパッケージ後、電気テストを実行し、受動素子をパッケージ体上に設置するかを決定することができ、受動素子の損耗確率を減少させる。また、チップパッケージと受動素子は個別にテストし、製造工程の信頼度を向上させ、生産コストを減少させる。更に、受動素子を成形材料外に設置し、受動素子の接続状況を直接検視でき、成形材料のフィリング時、受動素子を損壊するのを防止する。
【発明を実施するための最良の形態】
【００１１】
図２は、本発明の実施例の半導体パッケージ構造の断面図である。本実施例中、半導体パッケージ構造は、導線フレーム２０と、チップ３０と、成形材料（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）５０、及び、受動素子６０、からなる。図で示されるように、導線フレーム２０は、支承素子２２と複数のピン２４を有し、任意のピン２４は内ピン部２５と外ピン部２６を有する。チップ３０は粘着等の適当な方式で支承素子２２上に設置され、導電連接素子４０により内ピン部２５と電気的接続する。成形材料５０は、チップ３０、導電連接素子４０と導線フレーム２０の内ピン部２５を被覆する。本実施例中、成形材料５０の材質はエポキシ樹脂（ｅｐｏｘｙ）である。受動素子６０は、二導線フレーム２０の二外ピン部チップ２６に電気的に接続し、受動素子６０は、レジスタンス、キャパシタンス、インダクタンスのどれかである。
【００１２】
上述の説明を続けると、実施例中、導電連接素子４０は複数のピンから構成されて、ワイヤーボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）の方式で、チップ３０の能動表面と導線フレーム２０上の内ピン部２５を電気的に接続する。引線の材質は金（Ａｕ）金属、銅（Ｃｕ）質、及び、アルミニウム（Ａｌ）質材質の少なくとも一つである。
【００１３】
図３Ａは本発明の第一実施例の半導体パッケージ構造の上視図である。図で示されるように、導線フレーム２０は、支承素子２２と複数のピン２４からなり、ピン２４は内ピン部２５と外ピン部２６に区分され、本実施例中、支承素子２２はチップキャリアで、チップ３０を搭載する。チップ３０は導電連接素子４０により導線フレーム２０の内ピン部２５と電気的に接続されて情報を伝送する。図示されている領域Ａはプレパッケージ領域で、成形材料５０（図２）は、チップ３０、導電連接素子４０と導線フレーム２０の内ピン部２５を被覆して、チップ３０と導電連接素子４０が外界により汚染されるのを防止する。この他、図で示されるように、受動素子６０は導線フレーム２０の任意の二外ピン部２６の上表面と下表面のどちらかに設置され（図中では上表面に設置）、且つ、受動素子６０は、成形材料５０外に露出している。受動素子６０は成形材料５０外に設置されているので、受動素子６０の接続状況を直接検視でき、フィリング工程時に、成形材料５０が受動素子６０を損壊するのを防止する。
【００１４】
また、もう一つの実施例中、図３Ｂで示されるように、導線フレーム２０の支承素子２２は複数のピンからなる。支承ピンによりチップ３０を搭載し、支承ピンの位置、尺寸、数量は、図中で示されたものに限定されず、導線フレーム２０の支承ピンにチップ３０を安定して搭載できる効果を達成できる支承メカニズムであればよい。
【００１５】
図４Ａは本発明の第二実施例の半導体パッケージ構造の上視図である。第一実施例との差異は、導線フレーム２０の支承素子は複数の支承ピンを有して、チップ３０を搭載することと、受動素子６０の設置位置が異なることである。詳細は、チップ３０は支承ピンの一端上に設置され、導線連接素子４０により、導線フレーム２０の内ピン部２５を電気的に接続して回路を導通させる。図で示されるように、領域Ａはプレパッケージ領域を示し、成形材料５０（図２）は、チップ３０、導電連接素子４０と導線フレーム２０の内ピン部２５と支承ピンの一部を被覆する。必要な導線フレーム２０回路の設計により、受動素子６０は任意の露出した支承ピンと任意の外ピン部２６に電気的に接続される。露出した支承ピンは図中では支承ピンを突出した凸ブロックであるが、これに限定されず、成形材料５０に被覆されない支承ピンで、受動素子６０を搭載できればよい。その他は第一実施例と相同であり、ここに詳述しない。実施例中、異なる支承ピンの設計により、受動素子６０は二相隣支承ピン上に設置され、図４Ｂで示される。
【００１６】
図５Ａ〜図５Ｃは本発明の実施例の半導体パッケージ構造の製造方法の構造図である。図５Ａで示されるように、まず、支承素子２２と複数のピン２４を有する導線フレーム２０を提供し、任意のピン２４は内ピン部２５と外ピン部２６を有し、図中の領域Ａはプレパッケージ領域で、実施例中、支承素子２２はチップキャリア、或いは、複数の支承ピンにより構成される。続いて、図５Ｂで示されるように、適当な方式でチップ３０を支承素子２２上に設置し、チップ３０と内ピン部２５を電気的に接続し、実施例中、適当な方法は、ゲル、粘性を有する薄膜、或いは、非導電性のエポキシ樹脂により、チップ３０を支承素子２２上に貼設する。更に、図５Ｃで示されるように、適当な方法、例えば、フィリングにより、成形材料５０を形成し、チップ３０、導電連接素子４０、内ピン内部２５等の内部素子を被覆し、内部素子と外界が隔離されて外界の衝撃や汚染を防止する。外ピン部２６は成形材料５０から露出して回路板に溶接しやすく、チップ３０の所定功能を実行する。最後に、表面実装技術（ｓｕｒｆａｃｅ  ｍｏｕｎｔ  ｔｅｃｈｎｏｌｏｇｙ，ＳＭＴ）等の適当な方法により、受動素子６０（図２）を外ピン部２６と支承素子２２の少なくとも一つ上に設置し、図２で示されるような断面図を形成する。その後、異なる設計によって、導線フレーム２０のピン２４はＬ字型、Ｊ字型、或いは、Ｉ字型等、必要な形状に圧縮される。実施例中、まずピン２４の圧製工程を実行し、受動素子６０（図２）のＳＭＴ工程を実行し、その順序は状況に応じて決めることができる。
【００１７】
上述の説明を継続すると、実施例中、チップ３０は導電連接素子４０、例えば、引線により、ワイヤーボンディングの方式で、内ピン部２５と電気的に接続する。また、もう一つの実施例中、受動素子６０を設置する前、更に、パッケージテスト技術を実行し、パッケージテスト工程は、パッケージ後のチップ３０の電気性が良好かどうかテストするものである。テストが正常であると、受動素子６０は外ピン部２６の上表面、或いは、下表面に設置され、受動素子の損耗確率を減少させることができる。
【００１８】
上述のように、本発明の特徴は、異なる回路設計により受動素子を導線フレームの支承ピン、外ピン部、或いは、支承ピンと外ピン部上に設置することができ、受動素子はいかなる電気性を有し、且つ、成形材料外に露出する突部を有し、受動素子は導線フレームの上表面、或いは、下表面に設置され、製造工程が非常にフレキシブルである。この他、本発明の特徴の一つはチップの電気性テスト後、受動素子を設置することで、製造工程の歩留まりを向上させ、受動素子の損耗確率を減少させる。
【００１９】
本発明の半導体パッケージ構造、及び、製造方法は、受動素子の外部設置方式により、チップパッケージ後、電気テストを実行し、受動素子をパッケージ体上に設置するかを決定し、受動素子の損耗確率を減少させる。また、チップパッケージと受動素子は個別にテストし、製造工程の信頼度を向上させ、生産コストを減少させる。更に、受動素子を成形材料外に設置し、受動素子の接続状況を直接検視でき、成形材料のフィリング時、受動素子を損壊するのを防止する。
【００２０】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００２１】
【図１】公知技術によるチップパッケージ構造の断面図である。
【図２】本発明の実施例による半導体パッケージ構造の構造断面図である。
【図３Ａ】本発明の第一実施例による半導体パッケージ構造の上視図である。
【図３Ｂ】本発明のもう一つの実施例による半導体パッケージ構造の上視図である。
【図４Ａ】本発明の第二実施例による半導体パッケージ構造の上視図である。
【図４Ｂ】本発明のもう一つの実施例による半導体パッケージ構造の上視図である。
【図５Ａ】本発明の実施例による半導体パッケージ製造方法の各工程構造断面図である。
【図５Ｂ】本発明の実施例による半導体パッケージ製造方法の各工程構造断面図である。
【図５Ｃ】本発明の実施例による半導体パッケージ製造方法の各工程構造断面図である。
【符号の説明】
【００２２】
２０  導線フレーム
２２  支承素子
２４  ピン
２５  内ピン部
２６  外ピン部
３０  チップ
４０  導電連接素子
５０  成形材料
６０  受動素子
１００  導線フレーム
１０２  チップキャリア
２００  受動素子
３００  チップ
４００  パッケージ体
Ａ  領域
【図１】
2008098597.tif 000003
【図２】
2008098597.tif 000004
【図３Ａ】
2008098597.tif 000005
【図３Ｂ】
2008098597.tif 000006
【図４Ａ】
2008098597.tif 000007
【図４Ｂ】
2008098597.tif 000008
【図５Ａ】
2008098597.tif 000009
【図５Ｂ】
2008098597.tif 000010
【図５Ｃ】
2008098597.tif 000011