(57)【要約】【課題】低消費電力化を図りつつ、パワーダウンモードからアクティブモードへの復帰に要する時間を短縮化できる半導体集積回路を提供する。【解決手段】高電圧発生回路１１３は、高電圧ライン１１２を昇圧する。制御回路１０９は、電力供給モードに設定されると、高電圧発生回路１１３を活性化させると共に、スイッチ１０８を常時オンにし、高電圧ライン１１２側から共通電力線側へ電圧供給を行う。また、制御回路１０９は、パワーダウンモードに設定されると、高電圧発生回路１１３を非活性化させると共に、スイッチ１０８を、周期的にオンにする。これにより、電力供給モードに設定された他の半導体チップから電圧供給を受ける共通電力線側からチップ内の高電圧ライン１１２に電圧が供給され、高電圧ライン１１２の電圧が維持される。【選択図】図２
2008090921.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが電圧発生回路を含み、各々に設定された動作モードに応じた動作を行う複数の半導体チップを有し、
前記複数の半導体チップのうちで電力供給モードに設定された半導体チップは、前記電圧発生回路を活性化して、前記複数の半導体チップに共通に接続された共通電力線に該電圧発生回路が生成した電圧を出力し、
前記複数の半導体チップのうちでパワーダウンモードに設定された半導体チップは、前記電圧発生回路を非活性化して待機状態となり、該電圧発生回路の出力につながる電源ラインに、前記共通電力線から、周期的に電圧供給を受けることを特徴とする半導体集積回路。
【請求項２】
前記半導体チップが、前記共通電力線と前記電源ラインとの間を接続／切断するスイッチと、該スイッチを制御する制御回路とを備え、
前記制御回路は、半導体チップに設定された動作モードが電力供給モードであれば前記スイッチを接続して前記電圧発生回路が発生する電圧を前記電源ラインを介して前記共通電力線に出力し、動作モードがパワーダウンモードであれば、前記スイッチを周期的に接続して、前記共通電力線から前記電源ラインに電圧を供給する、請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、動作モードを保持するレジスタを備えている、請求項２に記載の半導体集積回路。
【請求項４】
前記制御回路は、動作モードが電力供給モードであれば、所定周期のトリガ信号を、前記複数の半導体チップに共通に接続された共通トリガ線に出力し、動作モードがパワーダウンモードであれば、前記共通トリガ線を介して入力するトリガ信号に基づくタイミングから所定の期間だけ、前記スイッチを接続して前記共通電力線から前記電源ラインに電圧を供給する、請求項３に記載の半導体集積回路。
【請求項５】
前記制御回路が、所定の遅延時間で信号を遅延し、前記トリガ信号の信号エッジから、前記スイッチを接続するまでの時間を定めるディレイ回路を備えている、請求項４に記載の半導体集積回路。
【請求項６】
前記ディレイ回路の遅延時間が、前記半導体チップごとに異なる、請求項５に記載の半導体集積回路。
【請求項７】
前記制御回路は、パワーダウンモード時に、前記共通電力線の電圧と前記電源ラインとの電圧とを比較する比較回路を有しており、該比較回路による比較の結果、前記電源ラインの電圧が前記共通電力線の電圧よりも低いと判断すると、前記トリガ信号に基づくタイミングから所定の期間だけ前記スイッチを接続し、前記共通電力線から前記電源ラインに電圧を供給する、請求項４〜６の何れか一に記載の半導体集積回路。
【請求項８】
前記電圧発生回路が、前記電源ラインの電圧が所定のレベルになるように前記電源ラインを昇圧する高電圧発生回路である、請求項１〜７の何れか一に記載の半導体集積回路。
【請求項９】
前記電圧発生回路は、活性化状態では、前記電源ラインの電圧を所定の分圧比で分圧した電圧と、所定の基準電圧との比較結果に基づいて、前記電源ラインを前記所定レベルに保つように昇圧する、請求項８に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、更に詳しくは、それぞれが電圧発生回路を備える複数の半導体チップを有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、モバイル用途のデバイスでは、複数のチップを１パッケージ内に積層したＭＣＰ（Multi Chip Package)が使用されている。また、モバイル環境下では、待機電力削減の要求が強く、モバイル用途のデバイスでは、半導体集積回路に搭載された複数のチップのうちで、待機状態に移行できるチップについては、より消費電力の少ないパワーダウンモードに設定し、待機電力の削減を図っている。複数の半導体チップを１つのパッケージに封入した半導体記憶装置において、消費電力の削減を図る技術としては、特許文献１に記載された技術がある。特許文献１では、複数のチップの何れかを活性化状態にして動作させ、他のチップでは、回路への電源供給を停止して非活性化状態にすることで、消費電力を削減している。
【特許文献１】特開２００１−３５１４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通常、パワーダウンモードに設定されたチップでは、消費電力が大きい電源回路を停止し、低消費電力化を図っている。特に、メモリデバイスでは、読出し／書込み動作時に、メモリ素子を選択するワード回路やデジット回路を活性化するために必要な高電圧を発生する高電圧回路の消費電力が大きく、この回路を停止して、低消費電力化を図っている。しかし、高電圧発生回路を停止すると、チップ内の高電圧ラインのレベルが低下し、この高電圧ラインの再充電にはＣＰＵ時間比で多大な時間を要することになるので、パワーダウンモードから通常動作を行うアクティブモードへの復帰に時間がかかる。このため、従来の半導体集積回路では、安易にパワーダウンモードに設定することができないという問題がある。
【０００４】
本発明は、上記従来技術の問題点を解消し、低消費電力化を図りつつ、パワーダウンモードからアクティブモードへの復帰に要する時間を短縮化できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の半導体集積回路は、それぞれが電圧発生回路を含み、各々に設定された動作モードに応じた動作を行う複数の半導体チップを有し、前記複数の半導体チップのうちで電力供給モードに設定された半導体チップは、前記電圧発生回路を活性化して、前記複数の半導体チップに共通に接続された共通電力線に該電圧発生回路が生成した電圧を出力し、前記複数の半導体チップのうちでパワーダウンモードに設定された半導体チップは、前記電圧発生回路を非活性化して待機状態となり、該電圧発生回路の出力につながる電源ラインに、前記共通電力線から、周期的に電圧供給を受けることを特徴とする。
【０００６】
本発明の半導体集積回路では、複数の半導体チップのうちで、動作モードが電力供給モードに設定された半導体チップは、電圧発生回路を活性化して共通電力線に電圧を出力し、動作モードがパワーダウンモードに設定された半導体チップは、電圧発生回路を非活性化して待機状態とし、電圧発生回路の出力につながる電源ラインに、共通電力線から、周期的に電圧供給を受ける。このようにすることで、パワーダウンモードに設定された半導体チップでは、電圧発生回路を非活性化することで、消費電力を抑えつつも、パワーダウンモードから通常動作への移行時に、電源ラインの電圧が通常動作時の電圧に復帰するまでに要する時間を短縮でき、パワーダウンモードから通常動作状態への復帰時間を短縮できる。
【０００７】
本発明の半導体集積回路では、前記半導体チップが、前記共通電力線と前記電源ラインとの間を接続／切断するスイッチと、該スイッチを制御する制御回路とを備え、前記制御回路は、半導体チップに設定された動作モードが電力供給モードであれば前記スイッチを接続して前記電圧発生回路が発生する電圧を前記電源ラインを介して前記共通電力線に出力し、動作モードがパワーダウンモードであれば、前記スイッチを周期的に接続して、前記共通電力線から前記電源ラインに電圧を供給する構成を採用できる。この場合、各半導体チップを、半導体チップの稼働状況に合わせて、所望の動作モードで動作させることができる。
【０００８】
本発明の半導体集積回路では、前記制御回路は、動作モードを保持するレジスタを備えている構成を採用できる。この場合、制御回路は、レジスタを参照して、設定された動作モードに応じた動作を行えばよい。
【０００９】
本発明の半導体集積回路では、前記制御回路は、動作モードが電力供給モードであれば、所定周期のトリガ信号を、前記複数の半導体チップに共通に接続された共通トリガ線に出力し、動作モードがパワーダウンモードであれば、前記共通トリガ線を介して入力するトリガ信号に基づくタイミングから所定の期間だけ、前記スイッチを接続して前記共通電力線から前記電源ラインに電圧を供給する構成を採用できる。この場合、パワーダウンモードに設定された半導体チップは、電力供給モードに設定された半導体チップが出力するトリガ信号に基づくタイミングで、共通電力線から電源ラインへ電圧を取り込むことになる。
【００１０】
本発明の半導体集積回路では、前記制御回路が、所定の遅延時間で信号を遅延し、前記トリガ信号の信号エッジから、前記スイッチを接続するまでの時間を定めるディレイ回路を備えている構成を採用できる。この場合、前記ディレイ回路の遅延時間は、前記半導体チップごとに異なることが好ましい。各半導体チップにおけるディレイ回路の遅延時間を、半導体チップごとに異なる時間とすることで、各半導体チップにて、共通電力線から電源ラインへの電圧取り込みを開始するタイミングを、異なるタイミングにすることができる。複数の半導体チップがパワーダウンモードに設定された際に、それら複数の半導体チップが同時に共通電力線から電源ラインへ電圧取り込みを行わないようにすることで、電力供給モードに設定された半導体チップにおける電圧発生回路の負担を軽くすることができ、高電圧発生回路の能力を抑えた設計を行うことで、チップコストを抑えることができる。
【００１１】
本発明の半導体集積回路では、前記制御回路は、パワーダウンモード時に、前記共通電力線の電圧と前記電源ラインとの電圧とを比較する比較回路を有しており、該比較回路による比較の結果、前記電源ラインの電圧が前記共通電力線の電圧よりも低いと判断すると、前記トリガ信号に基づくタイミングから所定の期間だけ前記スイッチを接続し、前記共通電力線から前記電源ラインに電圧を供給する構成を採用できる。この場合、電源ラインの電圧が、共通電力線の電圧よりも低いときのみ、共通電力線から電源ラインへの電圧取り込みを行うことができる。
【００１２】
本発明の半導体集積回路では、前記電圧発生回路が、前記電源ラインの電圧が所定のレベルになるように前記電源ラインを昇圧する高電圧発生回路である構成を採用できる。この場合、前記電圧発生回路は、活性化状態では、前記電源ラインの電圧を所定の分圧比で分圧した電圧と、所定の基準電圧との比較結果に基づいて、前記電源ラインを前記所定レベルに保つように昇圧する構成を採用できる。例えば、メモリデバイスでは、読出し／書込み時に、メモリ素子を選択するワード回路やデジット回路を活性化するために、高電圧を発生する高電圧発生回路が必要である。パワーダウンモード時に、消費電力を削減するために高電圧発生回路を停止すると、電源ラインの電圧が低下し、パワーダウンモードを解除して通常動作状態へ移行する際に、電源ラインの昇圧に時間が掛かって、通常動作への移行が遅れる。パワーダウンモード時に、電源ラインの電圧を、電力供給モードに設定された他の半導体チップからの電圧によって維持することで、通常動作状態への移行の際に、電源ラインの昇圧に要する時間を短縮することができ、半導体チップが通常動作を行うまでの時間を短縮することができる。
【発明の効果】
【００１３】
本発明の半導体集積回路では、複数の半導体チップのうちで、動作モードが電力供給モードに設定された半導体チップは、電圧発生回路を活性化して共通電力線に電圧を出力する。また、パワーダウンモードに設定された半導体チップは、電源発生回路を非活性化して待機状態とし、電圧発生回路の出力につながる電源ラインに、共通電力線から、周期的に電圧供給を受ける。このようにすることで、消費電力を抑えつつも、パワーダウンモードから通常動作への移行時に、電源ラインの電圧が通常動作時の電圧に復帰するまでに要する時間を短縮でき、通常動作への移行に要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態の半導体集積回路におけるＭＣＰパッケージ内部のチップ間の接続関係を示している。半導体集積回路１０は、複数のチップを積層したＭＣＰ／ＳＩＰ製品として構成され、複数のチップ（図１では、３つのチップ１００、２００、３００）と、各チップに接続される共通電力線１１及び共通トリガ線１２とを有する。半導体集積回路１０は、例えば、モバイルユースで使用され、低消費電力機能を備え、省電力に対する要求が強いデバイスに使用される。
【００１５】
各チップは、共通電力線用のボンディングパッド１０１、２０１、３０１と、共通トリガ線用のボンディングパッド１０２、２０２、３０２とを有する。共通電力線用ボンディングパッド１０１、２０１、３０１は、それぞれ、ボンディングワイヤ１０３、２０３、３０３を介して、共通電力線１１のパッケージ基板側ボンディングパッド１０５、２０５、３０５に接続される。また、共通トリガ線用ボンディングパッド１０２、２０２、３０２は、それぞれ、ボンディングワイヤ１０４、２０４、３０４を介して、共通トリガ線１２のパッケージ基板側ボンディングパッド１０６、２０６、３０６に接続される。
【００１６】
図２は、図１のチップ１００のチップ内部の構成を回路ブロック図で示している。以下では、代表としてチップ１００の構成について説明するが、半導体集積回路１０内の他のチップ（２００、３００）もチップ１００と同様な構成を有する。チップ１００は、典型的にはメモリチップとして構成され、ワード系回路／カラム系回路１１１、高電圧発生回路１１３、基準電位回路１１４、分圧回路１１５、比較回路１１６、コマンド回路１１７、スイッチ１０８、及び、制御回路１０９を有する。
【００１７】
高電圧発生回路１１３の出力は、チップ内の高電圧ライン１１２に接続される。ワード系回路／カラム系回路１１１は、高電圧ライン１１２に供給される高電圧を用いて動作し、メモリデバイスの読出し／書込み時に、メモリ素子を選択する。分圧回路１１５は、高電圧ライン１１２の電圧を、所定の分圧比で分圧する。比較回路１１６は、分圧回路１１５によって分圧された電圧と、基準電位回路１１４が出力する所定の基準電圧とを比較し、比較結果を出力する。高電圧発生回路１１３は、この比較結果を参照して、高電圧ライン１１２の電圧が、所定の高電圧に保たれるように、高電圧ライン１１２を昇圧する。
【００１８】
コマンド回路１１７は、チップ１００の動作モードを決定する。コマンド回路１１７には、外部より、一般的なアドレス及びコントロール信号の組み合わせを用いてコマンドが入力される。コマンド回路１１７が設定する動作モードには、通常動作状態で動作するアクティブモードと、低消費電力状態で待機するパワーダウンモードと、通常動作状態で動作すると共に、パワーダウンモードに設定されたチップに対して電圧供給を行う電力供給モードとがある。
【００１９】
半導体集積回路１０内の複数のチップのうちで、アクセスが発生しないチップについては、パワーダウンモードに設定して、半導体集積回路１０の低消費電力化を図る。パワーダウンモードに設定されたチップは、チップ内で消費電力が最も大きい高電圧発生回路１１３を非活性化して待機状態に移行する。アクセスが発生するチップについては、アクティブモードに設定し、高電圧発生回路１１３を通常動作させて、メモリ素子に対する読み／書きを実行させる。また、通常動作するチップのうちの何れか、例えば常時アクセスが発生するチップを電力供給モードに設定し、パワーダウンモードに設定されたチップに対する電圧供給を実行させる。
【００２０】
スイッチ１０８は、共通電力線用ボンディングパッド１０１と高電圧ライン１１２との間の接続を制御する。スイッチ１０８の接続／切断は、制御回路１０９によって制御される。制御回路１０９は、コマンド回路１１７によって設定された動作モードに応じた動作を行う。制御回路１０９は、動作モードが電力供給モードであれば、共通電力線用ボンディングパッド１０１と高電圧ライン１１２との間を接続し、共通電力線１１（図１）に、高電圧ライン１１２側から電圧を供給する。動作モードがアクティブモードであれば、スイッチ１０８を切断状態とし、共通電力線１１と高電圧ライン１１２とを切り離す。
【００２１】
制御回路１０９は、設定された動作モードが電力供給モードであれば、所定周期のトリガ信号を、共通トリガ線用ボンディングパッド１０２を介して、共通トリガ線１２に出力する。このトリガ信号は、パワーダウンモードに設定されたチップにて、共通電力線１１側から高電圧ライン１１２に対して電圧供給を行うタイミングを定めるために使用される。パワーダウンモードに設定されたチップの制御回路１０９は、共通トリガ線用ボンディングパッド１０２を介して入力したトリガ信号に基づくタイミングで、所定時間だけスイッチ１０８を接続状態とし、共通電力線用ボンディングパッド１０１を介して、周期的に、共通電力線１１側から高電圧ライン１１２に電圧を供給する。
【００２２】
図３は、制御回路１０９の構成を示している。制御回路１０９は、ディレイ回路１２１、オシレータ回路１２２、レジスタ１２３、比較回路１２４、及び、制御論理１２５を備える。レジスタ１２３は、コマンド回路１１７（図２）によって設定された動作モードを保持する。比較回路１２４は、共通電力線用ボンディングパッド１０１の電圧と、高電圧ライン１１２の電圧との比較を行う。オシレータ回路１２２は、電力供給モード時に、所定周期の信号を共通トリガ線１２（図１）にトリガ信号として出力する。
【００２３】
ディレイ回路１２１は、あらかじめ設定された所定の遅延時間だけ信号を遅延し、トリガ信号を基準として、トリガ信号のタイミングから、スイッチ１０８をオンにして電力取り込みを開始するまでの時間を決める。ディレイ回路１２１の遅延時間は、チップごとに異なる値に設定する。制御論理１２５は、スイッチ１０８の制御を行うための制御論理を有する。制御論理１２５は、トリガ信号に基づくタイミングからディレイ回路１２１の遅延時間だけ遅延したタイミングで、スイッチ１０８をオンにし、共通電力線１１側から高電圧ライン１１２に電圧を供給する。
【００２４】
以下、半導体集積回路１０の動作について具体例を用いて説明する。３つのチップ１００、２００、３００（図１）のうちで、チップ１００に対しては常時アクセスがあるものとし、このチップ１００を電力供給モードで使用する。電力供給モードに設定する際には、コマンド回路１１７（図２）に、一般的なメモリに対するコマンドと同様な方法で、電力供給モードに設定する旨のコマンドを入力する。コマンド回路１１７は、コマンドを解釈して、レジスタ１２３（図３)に電力供給モードを示す値を格納する。
【００２５】
チップ１００では、動作モードが電力供給モードに設定されることで、スイッチ１０８がオンとなり、高電圧発生回路１１３によって高電圧に維持された高電圧ライン１１２のレベル（電圧）が、スイッチ１０８、共通電力線用ボンディングパッド１０１、ボンディングワイヤ１０３、及び、パッケージ基板側ボンディングパッド１０５を介して、共通電力線１１に出力される。また、制御回路１０９は、オシレータ回路１２２が生成したトリガ信号を共通トリガ線用ボンディングパッド１０２に出力する。このトリガ信号は、ボンディングワイヤ１０４及びパッケージ基板側ボンディングパッド１０６を介して、共通トリガ線１２に出力される。
【００２６】
チップ２００については、アクセスがないのでパワーダウンモードに設定し、高電圧発生回路１１３を停止する。チップ２００のレジスタ１２３には、コマンド回路１１７によって、パワーダウンモードを示す値が格納される。チップ３００は、通常動作を行うアクティブモードに設定する。チップ３００のレジスタ１２３には、コマンド回路１１７によって、アクティブモードを示す値が格納される。また、チップ３００の制御回路１０９は、スイッチ１０８をオフにして、高電圧ライン１１２と、共通電力線１１とを切り離す。
【００２７】
図４は、半導体集積回路１０の各部の動作波形を示している。電力供給モードに設定されたチップ１００が出力するトリガ信号の周期は、１μｓとする。また、チップ２００におけるディレイ回路１２１の遅延時間は２００ｎｓとし、チップ３００におけるディレイ回路１２１の遅延時間は３００ｎｓとする。パワーダウンモードに設定されたチップ２００の制御回路１０９は、トリガ信号の立ち上がりエッジを検出すると、比較回路１１６（図２）及び比較回路１２４（図３）を活性化し、基準電圧と高電圧ライン１１２の電圧との比較、及び、共通電力線１１の電圧と高電圧ライン１１２の電圧との比較を行う。
【００２８】
制御回路１０９は、比較回路１１６による比較で高電圧ライン１１２の電圧が基準電圧以下であることを検出し、かつ、比較回路１２４による比較で共通電力線１１の電圧が高電圧ライン１１２の電圧よりも高いことを検出すると、電力取り込みを行うと決定する。制御回路１０９は、トリガ信号の立ち上がりエッジからディレイ回路１２１の遅延時間だけ遅延したタイミングから、所定の取り込み時間、例えば８０ｎｓだけ、スイッチ１０８をオンにする。チップ２００では、取り込み期間だけスイッチ１０８がオンになることにより、共通電力線１１から高電圧ライン１１２に電圧が供給され、高電圧ライン１１２の電圧は上昇する。このような動作を、トリガ信号の立ち上がりエッジごとに行う。トリガ信号の周期は１μｓであるので、１μｓごとに、チップ２００の高電圧ライン１１２の電圧が監視され、その電圧が、所定の電圧以上に保たれるように、電力供給が繰り返し行われる。
【００２９】
次に、チップ３００に対するアクセスがなくなり、チップ２００に加えて、チップ３００をパワーダウンモードに設定した場合を考える。チップ２００は、上記動作により、トリガ信号の立ち上がりエッジから２００ｎｓ経過後、取り込み時間８０ｎｓだけスイッチ１０８をオンにし、共通電力線１１から高電圧ライン１１２に対する電圧供給を実行する。チップ３００は、チップ２００での動作と同様な動作で、トリガ信号の立ち上がりエッジから、ディレイ回路１２１の遅延時間である３００ｎｓ経過後、取り込み時間８０ｎｓだけスイッチ１０８をオンにし、共通電力線１１から高電圧ライン１１２に対する電圧供給を実行する。時系列で見ると、トリガ信号の１周期（１μｓ）のうちで、トリガ信号の立ち上がりエッジから２００ｎｓ経過後２８０ｎｓまでの期間では、チップ２００で高電圧ライン１１２に対する電圧供給が実行され、３００ｎｓ経過後３８０ｎｓまでの期間では、チップ３００で高電圧ライン１１２に対する電圧供給が実行される。
【００３０】
本実施形態では、電力供給モードに設定されたチップでは、スイッチ１０８をオンにして、高電圧発生回路１１３によって昇圧される高電圧ライン１１２と共通電力線１１とを接続し、共通電力線１１に、高電圧ライン１１２の電圧を供給する。また、パワーダウンモードに設定されたチップでは、スイッチ１０８を、周期的（間欠的）にオンにし、共通電力線１１側から、高電圧ライン１１２に電圧を供給する。このようにすることで、パワーダウンモードに設定されたチップでは、消費電力を削減するために高電圧発生回路１１３を停止しつつも、高電圧ライン１１２の電圧を一定のレベルに保つことができ、パワーダウンモードから通常のアクティブモードへの復帰の際における高電圧ライン１１２を昇圧する時間を短縮することができる。
【００３１】
チップでは、高電圧発生回路１１３の消費電力が大きく、アクセスが発生しない場合には、チップをパワーダウンモードに設定し、高電圧発生回路１１３を停止することで、消費電力（待機電力）を削減できる。しかしながら、一旦、高電圧ライン１１２の電圧が下がると、高電圧ライン１１２の昇圧に時間がかかり、その結果、パワーダウンモードからアクティブモードへの復帰に時間がかかるという問題があった。本実施形態では、アクティブモードへの復帰の遅延が、降圧した高電圧ライン１１２のレベルを昇圧するのに要する時間である点に着目し、パワーダウンモード時には、共通電力線１１を介して、他のチップの高電圧ライン１１２から電圧供給を受けることで、高電圧ライン１１２のレベルを維持する。このようにすることで、アクティブモードへの復帰時の高電圧ライン１１２の再充電時間を大幅に短縮でき、パワーダウンモードからの復帰時間を短縮できる。これにより、チップをパワーダウンモードに設定しやすくなり、パワーダウンモードを積極的に活用することで、半導体集積回路１０の消費電力を削減することができる。
【００３２】
また、本実施形態では、電力供給モードのチップからトリガ信号を出力し、パワーダウンモードの各チップは、トリガ信号に基づくタイミングから所定の取り込み時間だけ、共通電力線１１から高電圧ライン１１２への電圧取り込みを行う。その際、各チップでの電圧取り込みタイミングを定めるディレイ回路１２１の遅延時間をチップごとに異なる値に設定し、各チップでの電圧取り込みのタイミングが重ならないようにしている。複数のチップが同時に電圧取り込みを行うと、電力供給モードのチップにおける高電圧発生回路１１３の負担が大きくなるので、高電圧発生回路１１３の能力を高く設計する必要がある。本実施形態では、複数のチップをパワーダウンモードに設定したときでも、電圧取り込みのタイミングをずらして、各チップが時分割で電圧取り込みを行うため、高電圧発生回路１１３の負担を軽減する。従って、高電圧発生回路１１３の能力を抑えた設計が可能となり、チップコストを抑えることができる。
【００３３】
なお、図１では、半導体集積回路１０に３つの半導体チップが３つ含まれる例を示したが、チップの数は３つには限定されない。例えば、半導体チップの数を、４つ以上としてもよい。その際には、トリガ信号の周期と、各チップでの電圧取り込み時間とを考慮して、各チップでの電圧取り込みタイミングが重ならないように、各チップのディレイ回路１２１の遅延時間を設定すればよい。また、上記実施形態では、複数のチップのうちの何れかを電力供給モードに設定したが、複数のチップを電力供給モードに設定することもできる。その場合には、複数の電力供給モードに設定されたチップのうちの何れかからトリガ信号を出力して、電圧取り込みのタイミングを定めればよい。
【００３４】
上記実施形態では、電力供給モードに設定されたチップから、共通電力線１１及び共通トリガ線１２を用いて、同一パッケージ内のパワーダウンモードに設定されたチップに電圧を供給する例について示したが、これには限定されない。例えば、共通電力線１１及び共通トリガ線１２を端子からパッケージ外部に取り出し、これを他の半導体集積回路に接続して、他の半導体集積回路内のパワーダウンモードのチップに、電圧を供給してもよい。この場合には、半導体集積回路間で、相互に電力供給を受けることが可能になる。
【００３５】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体集積回路は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態の半導体集積回路の構成を示す回路ブロック図。
【図２】半導体チップ内部の構成を示す回路ブロック図。
【図３】制御回路の構成を示す回路ブロック図。
【図４】半導体集積回路の各部の動作波形を示す波形図。
【符号の説明】
【００３７】
１０：半導体集積回路
１１：共通電力線
１２：共通トリガ線
１００、２００、３００：半導体チップ
１０１、２０１、３０１：共通電力線用ボンディングパッド
１０２、２０２、３０２：共通トリガ線用ボンディングパッド
１０３、１０４、２０３、２０４、３０３、３０４：ボンディングワイヤ
１０５、１０６、２０５、２０６、３０５、３０６：基板側ボンディングパッド
１０８：スイッチ
１０９：制御回路
１１１：ワード系回路／カラム系回路
１１２：高電圧ライン
１１３：高電圧発生回路
１１４：基準電位回路
１１５：分圧回路
１１６：比較回路
１１７：コマンド回路
１２１：ディレイ回路
１２２：オシレータ回路
１２３：レジスタ
１２４：比較回路
１２５：制御論理
【図１】
2008090921.tif 000003
【図２】
2008090921.tif 000004
【図３】
2008090921.tif 000005
【図４】
2008090921.tif 000006