(57)【要約】【課題】従来の半導体装置では、コンタクトホールを介して抵抗体と配線層とが接続していたため、抵抗体と基板との寄生容量が低減し難いという問題があった。【解決手段】本発明の半導体装置では、チタンナイトライド（ＴｉＮ）膜から成る抵抗体２５が、絶縁層２６上で、直接、配線層２８、２９と接続している。この構造により、抵抗体２５と配線層２８、２９との接触面積を増大させ、接触抵抗が低減される。更に、抵抗体２５とエピタキシャル層３との離間距離Ｌ１を広げることで、抵抗体２５での寄生容量を低減し、半導体装置の高周波特性を向上させることができる。【選択図】図１
2008098287.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層上に形成された絶縁層と、前記絶縁層上に形成された抵抗体と、前記抵抗体に接続する配線層とを有し、
前記配線層は、前記抵抗体が配置されている同一の前記絶縁層上に配置されていることを特徴とする半導体装置。
【請求項２】
前記抵抗体は、金属膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗体上に位置する前記配線層は、ウエットエッチングにより加工されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体層上には多層配線構造が形成されており、前記配線層は、前記多層配線構造の最表面に配置された配線層であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記半導体層上には多層配線構造が形成されており、前記配線層は、前記多層配線構造の中のいずれかの配線層であることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記抵抗体は、チタン、チタンナイトライド、タンタルまたはタンタルナイトライドであることを特徴とする請求項２に記載の半導体装置。
【請求項７】
半導体層上に絶縁層を堆積し、前記絶縁層上に抵抗体を形成した後、少なくとも前記抵抗体を被覆するように前記絶縁層上に配線層を構成する金属層を形成する工程と、
前記抵抗体に２つの異なる電位を印加できるように、前記抵抗体をエッチングストッパー膜として用い、前記金属層をウエットエッチングし、配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体層にＭＯＳトランジスタを形成する工程とを有し、
前記抵抗体が配置された絶縁層を前記ＭＯＳトランジスタのゲート電極上に形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記抵抗体を形成する膜として、チタン、チタンナイトライド、タンタルまたはタンタルナイトライドを用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗体の抵抗値のばらつきを抑制しつつ、抵抗体と半導体基板との寄生容量を低減する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法の一実施例として、下記のポリシリコン抵抗体の製造方法が知られている。シリコン基板上に、例えば、ＬＯＣＯＳ法により、素子分離膜を形成し、第１素子領域を他の領域から分離する。第１素子領域にはＭＯＳトランジスタを形成するため、第１素子領域上にゲート酸化膜を形成した後、ゲート酸化膜上を含めポリシリコン膜を形成する。そして、レジストパターンをマスクとしてポリシリコン膜をエッチングし、第１素子領域にはゲート電極を形成し、素子分離膜上にはポリシリコン抵抗体を形成する。その後、シリコン基板上に、例えば、ＣＶＤ法により、層間絶縁膜を形成し、層間絶縁膜の所望の領域にコンタクトホールを形成する。そして、コンタクトホール内及び層間絶縁膜上に、例えば、スパッタリング法により、アルミ合金膜を形成する。レジストパターンをマスクとして、層間絶縁膜上のアルミ合金膜をエッチングし、配線層を形成する（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置の一実施例として、下記の抵抗体が知られている。Ｐ型の半導体基板上にＮ型のエピタキシャル層が形成されている。エピタキシャル層は、アイソレーション層により複数の領域に分離されている。エピタキシャル層上には絶縁層が形成され、絶縁層上の所望の領域には抵抗体が形成されている。抵抗体は、ＣＭＯＳ集積回路においてゲート電極として用いられるポリシリコンと同一材料から形成され、あるいは、金属材料から形成されている。そして、抵抗体上には絶縁層が形成され、当該絶縁層にはコンタクトホールが形成されている。抵抗体は、コンタクトホールが形成された絶縁層上の配線層とコンタクトホールを介して接続している（例えば、特許文献２参照。）。
【特許文献１】特開２００６−８０２１８号公報（第６−７頁、第１−２図）
【特許文献２】特開２００１−１２７１６７号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置では、上述したように、半導体基板上に絶縁層を形成し、絶縁層上に、例えば、ポリシリコン膜からなる抵抗体を形成している。抵抗体上には、再び、絶縁層が形成され、その絶縁層上に配線層が形成されている。抵抗体と配線層とは、絶縁層に形成されたコンタクトホールを介して接続している。この構造により、抵抗体は、絶縁層の中の基板側に近い領域に配置されるため、抵抗体と基板（または、エピタキシャル層）との寄生容量が低減し難いという問題がある。
【０００５】
また、従来の半導体装置では、抵抗体は、例えば、ＭＯＳトランジスタのゲート電極を形成する工程との共用工程により、形成されている。この構造により、抵抗体が、基板（または、エピタキシャル層）から離間して配置され難く、抵抗体と基板（または、エピタキシャル層）との寄生容量が低減し難い。そして、高周波特性を改善し難いという問題がある。
【０００６】
また、従来の半導体装置の製造方法では、抵抗体上に形成された絶縁層にコンタクトホールを形成し、当該コンタクトホールを介して、抵抗体と配線層とを接続する。特に、基板（または、エピタキシャル層）側に近い領域では、デザインルールが厳しく、微細加工が求められるため、コンタクトホールを形成する際にドライエッチングが用いられる。この製造方法により、コンタクトホールの開口領域は狭くなり、抵抗体と配線層との接触面積が狭くなり、接触抵抗を低減し難いという問題がある。
【課題を解決するための手段】
【０００７】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層上に形成された絶縁層と、前記絶縁層上に形成された抵抗体と、前記抵抗体に接続する配線層とを有し、前記配線層は、前記抵抗体が配置されている同一の前記絶縁層上に配置されていることを特徴とする。従って、本発明では、抵抗体上にコンタクトホールが配置されることがなく、直接、配線層が接続している。この構造により、抵抗体と配線層との接触面積が増大し、接触抵抗を低減することができる。
【０００８】
また、本発明の半導体装置では、前記抵抗体は、金属膜であることを特徴とする。従って、本発明では、抵抗体が配線層の形成領域に配置され、半導体層と離間して配置されることで、抵抗体と半導体層との寄生容量が低減される。
【０００９】
また、本発明の半導体装置では、前記抵抗体上に位置する前記配線層は、ウエットエッチングにより加工されていることを特徴とする。従って、本発明では、抵抗体がオーバーエッチングされることを防止でき、抵抗体の抵抗値のばらつきが低減される。
【００１０】
また、本発明の半導体装置では、前記半導体層上には多層配線構造が形成されており、前記配線層は、前記多層配線構造の最表面に配置された配線層であることを特徴とする。従って、本発明では、多層配線構造において、抵抗体が、最表面の配線層の形成領域に配置されることで、抵抗体と半導体層との寄生容量が低減され、高周波特性が向上される。
【００１１】
また、本発明の半導体装置では、前記半導体層上には多層配線構造が形成されており、前記配線層は、前記多層配線構造の中のいずれかの配線層であることを特徴とする。従って、本発明では、多層配線構造において、抵抗体が絶縁層の所望の位置に配置される。
【００１２】
また、本発明の半導体装置では、前記抵抗体は、チタン、チタンナイトライド、タンタルまたはタンタルナイトライドであることを特徴とする。従って、本発明では、配線層をエッチングする際、抵抗体がエッチングされることを抑止し、抵抗体の抵抗値のばらつきが低減される。
【００１３】
また、本発明の半導体装置の製造方法では、半導体層上に絶縁層を堆積し、前記絶縁層上に抵抗体を形成した後、少なくとも前記抵抗体を被覆するように前記絶縁層上に配線層を構成する金属層を形成する工程と、前記抵抗体に２つの異なる電位を印加できるように、前記抵抗体をエッチングストッパー膜として用い、前記金属層をウエットエッチングし、配線層を形成する工程とを有することを特徴とする。従って、本発明では、抵抗体は、抵抗体と接続する配線層をエッチングする際のエッチングストッパー膜として用いられる。この製造方法により、抵抗体がオーバーエッチングさせることを抑止し、抵抗体の抵抗値のばらつきを防止できる。
【発明の効果】
【００１４】
本発明では、絶縁層上において、抵抗体と配線層とが、直接、接続している。この構造により、抵抗体と配線層との接触面積を増大させることができ、抵抗体と配線層との接触抵抗を低減することができる。
【００１５】
また、本発明では、抵抗体は、チタンナイトライド（ＴｉＮ）等の金属膜から形成されている。この構造により、抵抗体は絶縁層の所望の領域に配置され、半導体層と離間して配置される。そして、抵抗体による寄生容量が低減され、半導体装置の高周波特性が向上される。
【００１６】
また、本発明では、抵抗体と接続する配線層がウエットエッチングされる際に、抵抗体がエッチングストッパー膜として用いられる。この製造方法により、抵抗体がオーバーエッチングされることを防止し、抵抗体の抵抗値がばらつくことを防止できる。
【００１７】
また、本発明では、抵抗体は金属膜から成り、抵抗体と接続する配線層はウエットエッチングにより除去される。この製造方法により、多層配線構造において、最表面の配線層の形成領域に抵抗体が配置される。そして、抵抗体での寄生容量が低減され、半導体装置の高周波特性が向上される。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は、抵抗体と配線層とが直接接続する構造を説明するための平面図である。図２（Ｂ）は、抵抗体と配線層とがコンタクトホールを介して接続する構造を説明するための平面図である。図３は、本実施の形態の半導体装置を説明するための断面図である。
【００１９】
図１に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、バックゲート領域として用いられるＰ型の拡散層５、６と、ソース領域として用いられるＮ型の拡散層７、８と、ドレイン領域として用いられるＮ型の拡散層９、１０と、ゲート電極１１、１２とから構成されている。
【００２０】
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
【００２１】
Ｎ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層４は、Ｎチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
【００２２】
Ｐ型の拡散層５が、エピタキシャル層３に形成されている。Ｐ型の拡散層５には、Ｐ型の拡散層６が、形成領域を重畳させて形成されている。そして、Ｐ型の拡散層５はバックゲート領域として用いられ、Ｐ型の拡散層６はバックゲート引き出し領域として用いられる。そして、ゲート電極１１、１２の下方に位置するＰ型の拡散層５が、チャネル領域として用いられる。
【００２３】
Ｎ型の拡散層７、８が、Ｐ型の拡散層５に形成されている。Ｎ型の拡散層７、８は、ソース領域として用いられる。Ｎ型の拡散層７、８とＰ型の拡散層６とはソース電極２３に接続し、同電位となる。尚、Ｎ型の拡散層７、８は、Ｐ型の拡散層６の周囲に一環状に形成されている場合でもよい。
【００２４】
Ｎ型の拡散層９、１０が、エピタキシャル層３に形成されている。Ｎ型の拡散層９、１０はドレイン領域として用いられる。
【００２５】
ゲート電極１１、１２が、ゲート酸化膜１３上面に形成されている。ゲート電極１１、１２は、例えば、ポリシリコン膜により所望の膜厚となるように形成されている。尚、ゲート電極１１、１２は、一環状に形成されている場合でもよい。
【００２６】
ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１４、１５、１６、１７が、エピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１４、１５、１６、１７の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。
【００２７】
絶縁層１８が、エピタキシャル層３上面に形成されている。絶縁層１８は、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１８にコンタクトホール１９、２０、２１が形成されている。
【００２８】
コンタクトホール１９、２０、２１には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、ドレイン電極２２、２４及びソース電極２３が形成されている。ドレイン電極２２、２４及びソース電極２３は、１層目の配線層（図示せず）との共用工程により形成されている。尚、ドレイン電極２２、２４は、ソース電極２３の周囲に一環状に形成されている場合でもよい。また、図１に示した断面では、ゲート電極１１、１２への配線層は図示していないが、その他の領域で配線層と接続している。
【００２９】
また、図示の如く、抵抗体２５が、絶縁層２６上に形成されている。抵抗体２５は、例えば、チタンナイトライド（ＴｉＮ）膜から形成されている。
【００３０】
絶縁層２６が、絶縁層１８上に形成されている。絶縁層２６は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等により、形成されている。
【００３１】
２層目の配線層２７、２８、２９が、絶縁層２６上に形成されている。配線層２７、２８、２９は、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜から形成されている。そして、抵抗体２５には、配線層２８を介して高電位、例えば、電源電位が印加され、配線層２９を介して低電位、例えば、接地電位が印加されている。
【００３２】
絶縁層３０が、絶縁層２６上に形成されている。絶縁層３０は、ＴＥＯＳ膜、ＳＯＧ膜等により、形成されている。そして、絶縁層３０は、２層目の配線層２７、２８、２９及び抵抗体２５を被覆している。
【００３３】
３層目の配線層３１、３２が、絶縁層３０上に形成されている。配線層３１、３２は、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜から形成されている。そして、絶縁層３０には、２層目の配線層２７と３層目も配線層３１とを接続するためのコンタクトホール３３が形成されている。コンタクトホール３３は、３層目の配線層３１、３２を形成する際に、アルミ合金膜により埋設される。
【００３４】
シリコン窒化膜３４が、絶縁層３０上に形成されている。シリコン窒化膜３４は、３層目の配線層３１、３２を被覆し、耐湿性向上等を目的として、絶縁層３０上全面に形成されている。
【００３５】
上述したように、抵抗体２５は、絶縁層２６上にチタンナイトライド（ＴｉＮ）膜を形成し、選択的に除去することで、形成されている。そして、絶縁層２６上において、抵抗体２５と配線層２８、２９とは、直接、接続している。従来の構造のように、抵抗体２５と配線層２８、２９とが、コンタクトホールを介して接続していない。
【００３６】
具体的には、図２（Ａ）に示すように、抵抗体２５と配線層２８、２９とは、絶縁層２６上の同一面にて接続している。そのため、ハッチングで示すように、抵抗体２５と配線層２８、２９とは、広い接触面積を有している。尚、図２（Ａ）は平面図であるが、抵抗体２５と配線層２８、２９とは、抵抗体２５の側面においても接触面積を有している。一方、図２（Ｂ）に示すように、抵抗体３５と配線層３６、３７とは、コンタクトホール３８、３９を介して接続している。図示していないが、抵抗体３５上には絶縁層が形成され、配線層３６、３７は絶縁層上に形成されている。そのため、抵抗体３５と配線層３６、３７との接触面積は、コンタクトホール３８、３９の開口面積となる。
【００３７】
つまり、抵抗体２５と配線層２８、２９とは広い接触面積を有することで、抵抗体２５と配線層２８、２９との接触抵抗を大幅に低減することができる。
【００３８】
また、抵抗体２５と配線層２８、２９とが、コンタクトホールを介することなく、直接、接続することで、抵抗体２５は、エピタキシャル層３から離間した領域に配置されることが可能となる。この構造により、抵抗体２５とエピタキシャル層３との離間距離Ｌ１は、ＬＯＣＯＳ酸化膜１７及び絶縁層１８、２６の厚みとなる。一方、例えば、Ｎチャネル型ＭＯＳトランジスタ１のゲート電極１１、１２との共用工程により、ポリシリコン膜を用いて、抵抗体（図示せず）を形成することも可能である。この場合には、抵抗体はＬＯＣＯＳ酸化膜１７上に配置されるため、抵抗体とエピタキシャル層３との離間距離Ｌ２は、ＬＯＣＯＳ酸化膜１７の厚みとなる。つまり、抵抗体２５とエピタキシャル層３との離間距離Ｌ１を広げることで、抵抗体２５とエピタキシャル層３との寄生容量を低減することができる。そして、半導体装置の高周波特性を向上させることができる。
【００３９】
特に、図３に示すように、３層配線構造の多層配線構造において、３層目の配線層４０、４１、４２が形成される領域に抵抗体４３を形成することができる。詳細は半導体装置の製造方法の説明において後述するが、抵抗体４３と接続する配線層４１、４２がウエットエッチングにより形成される。そして、抵抗体４３が、絶縁層３０上に配置されることで、抵抗体４３とエピタキシャル層３との離間距離Ｌ３は、ＬＯＣＯＳ酸化膜１７及び絶縁層１８、２６、３０の厚みとなる。この構造により、抵抗体４３とエピタキシャル層３との離間距離Ｌ３を広げることで、抵抗体４３とエピタキシャル層３との寄生容量を低減することができる。そして、半導体装置の高周波特性を向上させることができる。尚、抵抗体４３はチタンナイトライド（ＴｉＮ）膜であり、Ｎチャネル型ＭＯＳトランジスタ、ＬＯＣＯＳ酸化膜１７、絶縁層１８、２６、３０等は、図１に示す構造と同一のため、上述した図１の説明を参照とし、ここではその説明を割愛する。
【００４０】
尚、本実施の形態では、抵抗体２５、４３としてチタンナイトライド（ＴｉＮ）膜を用いる場合について説明したが、この場合に限定するものではない。例えば、抵抗体２５、４３として、抵抗体と接続する配線層をウエットエッチングする際に、エッチングされない材料であり、高融点金属材料が用いられる。具体的には、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはタンタルナイトライド（ＴａＮ）膜が用いられる場合でもよい。また、本実施の形態では、３層配線構造の多層配線層構造の場合について説明したが、この場合に限定するものではない。例えば、単層配線構造の場合でもよく、２層配線、あるいは、４層配線以上の多層配線構造の場合にも用いることができる。そして、抵抗体２５、４３を形成する位置は、多層配線構造の中間配線層、最表面の配線層の場合に限定するものではなく、１層目の配線層の場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４１】
次に、本発明の一実施の形態である半導体装置の製造方法について、図４〜図９を参照し、詳細に説明する。図４〜図９は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図４〜図９では、図１に示す半導体装置の製造方法について説明する。
【００４２】
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜５１を形成し、Ｎ型の埋込拡散層４の形成領域上に開口部が形成されるように、シリコン酸化膜５１を選択的に除去する。そして、シリコン酸化膜５１をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース５２を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層４を形成した後、シリコン酸化膜５１及び液体ソース５２を除去する。
【００４３】
次に、図５に示す如く、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５３、５４を形成する。そして、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層５３、５４が熱拡散される。
【００４４】
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層５５、５６を形成する。その後、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１４、１５、１６、１７を形成する。
【００４５】
次に、図６に示す如く、エピタキシャル層３上にゲート酸化膜１３として用いるシリコン酸化膜を、例えば、１００〜２００（Å）程度形成する。そして、シリコン酸化膜上にポリシリコン膜を、例えば、１０００〜４０００（Å）程度形成する。その後、公知のフォトリソグラフィ技術を用い、ポリシリコン膜を選択的に除去し、ゲート電極１１、１２を形成する。
【００４６】
次に、ゲート酸化膜１３として用いられるシリコン酸化膜上にフォトレジスト５７を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５が形成される領域上のフォトレジスト５７に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５７を除去し、熱拡散し、Ｐ型の拡散層５を形成する。このとき、Ｐ型の拡散層５は、ゲート電極１１、１２をマスクとして利用し、セルファラインにより形成される。
【００４７】
次に、図７に示す如く、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層６を形成する。そして、ゲート酸化膜１３として用いるシリコン酸化膜上にフォトレジスト５８を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７、８、９、１０が形成される領域上のフォトレジスト５８に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５８を除去し、熱拡散し、Ｎ型の拡散層７、８、９、１０を形成する。
【００４８】
次に、図８に示す如く、エピタキシャル層３上に絶縁層１８として、例えば、ＢＰＳＧ膜、ＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１８にコンタクトホール１９、２０、２１を形成する。コンタクトホール１９、２０、２１には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ドレイン電極２２、２４及びソース電極２３を形成する。このとき、ドレイン電極２２、２４及びソース電極２３は、１層目の配線層（図示せず）を形成する工程と共用工程により形成される。尚、絶縁層１８は、ＢＰＳＧ膜、ＰＳＧ膜等を堆積させることで、その表面の平坦性が実現されている。
【００４９】
次に、絶縁層１８上に絶縁層２６として、ＴＥＯＳ膜、ＳＯＧ膜等を堆積する。絶縁層２６上に、例えば、スパッタリング法により、チタンナイトライド（ＴｉＮ）膜を形成する。そして、公知のフォトリソグラフィ技術を用い、ＬＯＣＯＳ酸化膜１７の形成領域上に位置するように、チタンナイトライド（ＴｉＮ）膜を選択的に除去し、抵抗体２５を形成する。その後、抵抗体２５上を含む絶縁層２６上に、例えば、スパッタリング法により、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を形成する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＳＣ−ｌ系のエッチャントを用いたウエットエッチングにより、アルミ合金膜を選択的に除去し、２層目の配線層２７、２８、２９を形成する。尚、絶縁層２６は、ＴＥＯＳ膜、ＳＯＧ膜等を堆積させることで、その表面の平坦性が実現されている。
【００５０】
このとき、抵抗体２５の形成領域上面では、抵抗体２５をエッチングストッパー膜として用いて、２層目の配線層２８、２９が形成される。つまり、本実施の形態では、絶縁層２６上において、コンタクトホールを用いることなく、抵抗体２５と配線層２８、２９とを、直接、接続させている。更に、上記エッチャントは、抵抗体２５を構成するチタンナイトライド（ＴｉＮ）膜と配線層２８、２９を構成するアルミ合金膜との選択性を考慮して用いられる。この製造方法により、２層目の配線層２７、２８、２９を形成する際に、抵抗体２５がオーバーエッチングされることを防止できる。そして、抵抗体２５の抵抗値のばらつきを防止することができる。
【００５１】
最後に、図９に示す如く、絶縁層２６上に絶縁層３０として、ＴＥＯＳ膜、ＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層３０にコンタクトホール３３を形成する。絶縁層３０上に、例えば、スパッタリング法により、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を形成する。そして、公知のフォトリソグラフィ技術を用い、アルミ合金膜を選択的に除去し、３層目の配線層３１、３２を形成する。このとき、コンタクトホール３３にもアルミ合金膜が埋設され、２層目の配線層２７と３層目の配線層３１とは接続される。その後、３層目の配線層３１、３２上面に、例えば、減圧状態で、形成温度が４５０℃以下で、プラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜層３４を略全面に堆積する。このとき、シリコン窒化膜層３４の膜厚は、３０００Å〜１００００Å程度で堆積される。尚、絶縁層３０は、ＴＥＯＳ膜、ＳＯＧ膜等を堆積させることで、その表面の平坦性が実現されている。
【００５２】
尚、本実施の形態では、多層配線構造において、中間の配線層が形成される領域に抵抗体２５を形成する製造方法について説明したが、この場合に限定するものではない。例えば、図３に示す如く、多層配線構造において、最表面の配線層が形成される領域に抵抗体４３を形成する場合でも、同様な効果を得ることができる。具体的には、最表面の配線層を形成する際に上記エッチャントを用いることで、抵抗体４３のオーバーエッチングを防止することができる。そして、抵抗体４３とエピタキシャル層３との離間距離を広げることで、抵抗体での寄生容量を低減し、半導体装置の高周波特性を向上させることができる。また、本実施の形態では、抵抗体２５としてチタンナイトライド（ＴｉＮ）膜を用いる場合について説明したが、この場合に限定するものではない。例えば、抵抗体２５として、抵抗体と接続する配線層をウエットエッチングする際に、エッチングされない材料であり、高融点金属材料が用いられる。具体的には、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはタンタルナイトライド（ＴａＮ）膜を用いる場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置を説明する（Ａ）平面図であり、（Ｂ）平面図である。
【図３】本発明の実施の形態における半導体装置を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５４】
１  Ｎチャネル型ＭＯＳトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型のエピタキシャル層
１１  ゲート電極
１２  ゲート電極
２５  抵抗体
２６  絶縁層
２８  配線層
２９  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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