(57)【要約】【課題】製造コストを抑えつつ、良好なデバイス特性を有する半導体装置を製造すること。【解決手段】シリコン基板１の第１主面上に酸化膜１１を形成し、その一部を選択的に開口する。つぎに、エピタキシャル横方向成長によって、ｎ+エピタキシャル膜、ｐエピタキシャル膜、ｐ+エピタキシャル膜をそれぞれ形成する。つづいて、ｎ+エピタキシャル膜、ｐエピタキシャル膜、ｐ+エピタキシャル膜を研磨して、ｎ+バッファ領域１２、ｐチャネル領域１３、ｐ+領域１４によって構成されるカソード膜２０を形成する。そして、カソード膜２０上にゲート酸化膜１６、ゲート電極１７、層間絶縁膜１８、金属カソード電極１９を順次形成する。【選択図】図１
2008042080.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を選択的に開口して前記第１導電型単結晶半導体基板が露出する開口部を形成する工程と、
前記開口部で露出した前記第１導電型単結晶半導体基板からの横方向のエピタキシャル成長によって前記第１の絶縁膜上に前記開口部側から順に第１の第１導電型領域および第２導電型領域からなるカソード膜を、途中でドーパントガス種を変えることにより連続的に形成する工程と、
前記第２導電型領域内に前記第１の第１導電型領域よりも高濃度の第２の第１導電型領域を形成する工程と、
前記第２導電型領域上に、第２の絶縁膜および多結晶半導体膜からなる絶縁ゲート構造を形成する工程と、
前記第２導電型領域および前記第２の第１導電型領域に接触する第１の電極を形成する工程と、
前記半導体基板の第２の主面に第２の電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の第１導電型領域をイオン注入法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を選択的に開口して前記第１導電型単結晶半導体基板が露出する開口部を形成する工程と、
前記開口部で露出した前記第１導電型単結晶半導体基板からの横方向のエピタキシャル成長によって前記第１の絶縁膜上に前記開口部側から順に第１の第１導電型領域、第２導電型領域、および前記第１の第１導電型領域よりも高濃度の第２の第１導電型領域からなるカソード膜を、途中でドーパントガス種およびドーパントガス濃度の一方または両方を変えることにより連続的に形成する工程と、
前記第２導電型領域上に、第２の絶縁膜および多結晶半導体膜からなる絶縁ゲート構造を形成する工程と、
前記第２導電型領域および前記第２の第１導電型領域に接触する第１の電極を形成する工程と、
前記半導体基板の第２の主面に第２の電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の電極を形成する前に、前記半導体基板の第２の主面側に第２の第２導電型領域を形成する工程、をさらに含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記カソード膜のエピタキシャル成長時に、シリコンガスソースとエッチングガスソースと第１導電型ドーパントガスソースを供給することにより第１導電型の領域を形成し、シリコンガスソースとエッチングガスソースと第２導電型ドーパントガスソースを供給することにより第２導電型の領域を形成することを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記カソード膜は、前記第１の絶縁膜上に積層された第１導電型のエピタキシャル成長層および第２導電型のエピタキシャル成長層の一部を研磨することにより形成されることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置などに使用されるパワー半導体装置の製造方法に関し、特に、基板表面のカソード膜にバッファ領域やチャネル領域が形成され、そのチャネル領域の上にゲート構造が形成されるトップゲート型の絶縁ゲート型バイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、高耐圧ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体装置の１種として絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、以下ＩＧＢＴと記す）が知られている。図９は、従来のＩＧＢＴであるプレーナゲート型の縦形ＩＧＢＴの単位構造であるユニットセルの断面図である。このＩＧＢＴはノンパンチスルー型であり、図の下側からコレクタ電極５９、ｐ+コレクタ層５８、ｎ-ドリフト層５１、ｐベース領域５６、ｐ+コンタクト領域５６ａ、ｎ+エミッタ領域５７、ゲート絶縁膜５５、ゲート電極５３およびエミッタ電極６０で構成される。
【０００３】
図１０は、従来の別のＩＧＢＴであるトレンチゲート型の縦形ＩＧＢＴのユニットセルの断面図である。このＩＧＢＴはノンパンチスルー型であり、図の下側からコレクタ電極７９、ｐ+コレクタ層７８、ｎ-ドリフト層７１、ｐベース領域７６、ｐ+コンタクト領域７６ａ、ｎ+エミッタ領域７７、エミッタ電極８０で構成される。このＩＧＢＴではトレンチ７２内にゲート絶縁膜７５を介して、ゲート電極７３が埋め込まれている。
【０００４】
ここで、従来型のＩＧＢＴでは、半導体基板の表面にゲート電極（図９）やエミッタ電極（図１０）が形成されるために微細化が困難であり、低オン電圧化が困難であるため、オン電圧とターンオフ損失のトレードオフの改善が困難である。そこで、オン電圧とターンオフ損失のトレードオフを改善したトップゲート型ＩＧＢＴが知られている（たとえば、下記特許文献１参照。）。トップゲート型ＩＧＢＴでは、ドリフト層となる半導体基板上に絶縁膜が形成され、その絶縁膜上にバッファ領域やチャネル領域などとなるカソード膜が形成される。そして、そのカソード膜上にゲート構造が形成される。
【０００５】
トップゲート型のＩＧＢＴのカソード膜には、オン状態では大量の電流が流れる一方で、オフ状態では高い電圧が印加される。このため、トップゲート型のＩＧＢＴで良好なデバイス特性を得るには、結晶欠陥がないか、または少ない良質な結晶性シリコン半導体膜をカソード膜として形成する必要がある。
【０００６】
結晶欠陥の少ない半導体膜を形成する方法として、ＥＬＯ（Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒｇｒｏｗｔｈ、エピタキシャル横方向成長）法が知られている（たとえば、下記特許文献２参照。）。また、ＥＬＯ法によって形成した半導体膜にｎ+バッファ領域や、ｐチャネル領域、ｎ++ソース領域などを形成する方法として、イオン注入法が知られている（たとえば、下記特許文献３参照。）。
【０００７】
図１１〜図１４は、ＥＬＯ法およびイオン注入法を用いてトップゲート型ＩＧＢＴを製造する場合の製造プロセスを示す図である。まず、シリコン基板８１上の酸化膜８２に対してフォトエッチングを２回おこなって、第１開口領域８３および第２開口領域８４を形成する。つぎに、第２開口領域８４からシリコンをエピタキシャル成長させ、第１開口領域８３をシリコンエピタキシャル成長膜８５で埋める（図１１）。つづいて、シリコンエピタキシャル成長膜８５の上部を研磨して、シリコンエピタキシャル成長膜８５を平坦化し、カソード膜８６を形成する（図１２）。
【０００８】
つづいて、カソード膜８６の表面にゲート酸化膜８７およびポリシリコン膜を形成した後、ポリシリコン膜をパターニングして、ゲート電極となるポリシリコン電極８８を形成する（図１３）。そして、ポリシリコン電極８８をマスクとして、たとえばボロン（Ｂ）をドーズ量５×１０14ａｔｏｍｓ／ｃｍ2でイオン注入し、１１５０℃で２時間ドライブ拡散をおこなってｐチャネル領域８９を形成する。
【０００９】
また、たとえばボロン（Ｂ）をドーズ量５×１０15ａｔｏｍｓ／ｃｍ2でイオン注入し、１１００℃で３０分アニールをおこなってｐ+領域９０を形成する。さらに、たとえばヒ素（Ａｓ）をドーズ量１×１０15ａｔｏｍｓ／ｃｍ2でイオン注入し、ｎ++ソース領域９１を形成する（図１４）。
【００１０】
【特許文献１】特表２００１−５１５６６２号公報
【特許文献２】特開平０３−２９２７２３号公報
【特許文献３】特開２００２−１５８３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来技術のように、イオン注入法によってカソード膜にｐ型やｎ型の領域を形成すると、高いエネルギーを有するイオンをシリコン結晶に衝突させて結晶内にイオンを注入するので、結晶中に多くの結晶欠陥が発生する。このため、熱処理によって結晶性を回復させるとともに、注入された不純物原子を格子点に置換するアニーリング工程が必要となる。よって、イオン注入工程が多い製造方法の場合、工程数が多く、製造コストが高くなってしまうという問題点がある。
【００１２】
また、高濃度の不純物を導入する導電型領域では、熱処理をおこなっても結晶性が充分には回復しないため、カソード膜に結晶欠陥が残り、それによってリーク電流などが発生し、良好なデバイス特性を得ることができないという問題点がある。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、良好なデバイス特性の半導体装置を低コストで製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を選択的に開口して前記第１導電型単結晶半導体基板が露出する開口部を形成する工程と、前記開口部で露出した前記第１導電型単結晶半導体基板からの横方向のエピタキシャル成長によって前記第１の絶縁膜上に前記開口部側から順に第１の第１導電型領域および第２導電型領域からなるカソード膜を、途中でドーパントガス種を変えることにより連続的に形成する工程と、前記第２導電型領域内に前記第１の第１導電型領域よりも高濃度の第２の第１導電型領域を形成する工程と、前記第２導電型領域上に、第２の絶縁膜および多結晶半導体膜からなる絶縁ゲート構造を形成する工程と、前記第２導電型領域および前記第２の第１導電型領域に接触する第１の電極を形成する工程と、前記半導体基板の第２の主面に第２の電極を形成する工程と、を含むことを特徴とする。
【００１５】
この請求項１の発明によれば、横方向のエピタキシャル成長によって半導体膜を形成するので、イオン注入法と比較してシリコン結晶に結晶欠陥が発生しにくい。このため、結晶性を回復するための工程が不要となり、半導体装置の製造コストを低減することができる。また、結晶欠陥が発生しにくいため、良好なデバイス特性を得ることができる。また、ドーパントガス種を変えることにより、第１の第１導電型領域および第２導電型領域からなるカソード膜を形成することができる。
【００１６】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記第２の第１導電型領域をイオン注入法により形成することを特徴とする。
【００１７】
この請求項２の発明によれば、イオン注入法を用いる工程を最小限にして第２導電型領域内に第２の第１導電型領域を形成することができる。
【００１８】
また、請求項３の発明にかかる半導体装置の製造方法は、第１導電型単結晶半導体基板の第１の主面上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を選択的に開口して前記第１導電型単結晶半導体基板が露出する開口部を形成する工程と、前記開口部で露出した前記第１導電型単結晶半導体基板からの横方向のエピタキシャル成長によって前記第１の絶縁膜上に前記開口部側から順に第１の第１導電型領域、第２導電型領域、および前記第１の第１導電型領域よりも高濃度の第２の第１導電型領域からなるカソード膜を、途中でドーパントガス種およびドーパントガス濃度の一方または両方を変えることにより連続的に形成する工程と、前記第２導電型領域上に、第２の絶縁膜および多結晶半導体膜からなる絶縁ゲート構造を形成する工程と、前記第２導電型領域および前記第２の第１導電型領域に接触する第１の電極を形成する工程と、前記半導体基板の第２の主面に第２の電極を形成する工程と、を含むことを特徴とする。
【００１９】
この請求項３の発明によれば、横方向のエピタキシャル成長によって半導体膜を形成するので、イオン注入法と比較してシリコン結晶に結晶欠陥が発生しにくい。このため、結晶性を回復するための工程が不要となり、半導体装置の製造コストを低減することができる。また、結晶欠陥が発生しにくいため、良好なデバイス特性を得ることができる。また、カソード膜の形成時にドーパントガス種およびドーパントガス濃度の一方または両方を変えることにより、第１の第１導電型領域、第２導電型領域、および前記第１の第１導電型領域よりも高濃度の第２の第１導電型領域からなるカソード膜を形成することができる。
【００２０】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第２の電極を形成する前に、前記半導体基板の第２の主面側に第２の第２導電型領域を形成する工程、をさらに含むことを特徴とする。
【００２１】
この請求項４の発明によれば、アノード層となる第２の第２導電型領域を半導体基板の第２の主面側に形成することができる。
【００２２】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、前記カソード膜のエピタキシャル成長時に、シリコンガスソースとエッチングガスソースと第１導電型ドーパントガスソースを供給することにより第１導電型の領域を形成し、シリコンガスソースとエッチングガスソースと第２導電型ドーパントガスソースを供給することにより第２導電型の領域を形成することを特徴とする。
【００２３】
この請求項５の発明によれば、第１導電型の領域の形成時にはシリコンガスソースとエッチングガスソースと第１導電型ドーパントガスソースを供給し、第２導電型の領域の形成時にはシリコンガスソースとエッチングガスソースと第２導電型ドーパントガスソースを供給することによって、カソード膜を形成することができる。
【００２４】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項１〜５のいずれか一つに記載の発明において、前記カソード膜は、前記第１の絶縁膜上に積層された第１導電型のエピタキシャル成長層および第２導電型のエピタキシャル成長層の一部を研磨することにより形成されることを特徴とする。
【００２５】
この請求項６の発明によれば、エピタキシャル成長によって形成されたエピタキシャル成長層を研磨してカソード膜を形成することができる。
【発明の効果】
【００２６】
この発明にかかる半導体装置の製造方法によれば、良好なデバイス特性の半導体装置を低コストで製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。
【００２８】
図１は、実施の形態にかかる半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。実施の形態にかかる半導体装置の製造方法によって製造される半導体装置は、トップゲート型のＩＧＢＴである。図１に示すように、ドリフト層となるｎ-単結晶シリコン基板（以下、「シリコン基板」という）１の第１の主面上に、たとえば酸化膜１１が選択的に形成されている。酸化膜１１の表面と、シリコン基板１のうち酸化膜１１で覆われていない部分は、ドリフト層（シリコン基板１）よりも高濃度にｎ型ドープされたカソード膜２０で覆われている。カソード膜２０のうちシリコン基板１と接触する部分は、ｎ+バッファ領域（第１の第１導電型半導体領域）１２となる。
【００２９】
カソード膜２０において、ｎ+バッファ領域１２に隣接し、かつ酸化膜１１に接する部分には、選択的に高濃度ｐ型にドープされたｐチャネル領域（第１の第２導電型半導体領域）１３が設けられている。さらに、ｐチャネル領域１３に隣接し、かつ酸化膜１１に接する部分には、選択的に高濃度ｐ型にドープされたｐ+領域（第２の第２導電型半導体領域）１４が設けられている。ｐチャネル領域１３およびｐ+領域１４の内部には、ｐチャネル領域１３およびｐ+領域１４に接するように、非常に高濃度のｎ++ソース領域（第２の第１導電型半導体領域）１５が形成されている。
【００３０】
また、カソード膜２０の表面にはゲート酸化膜１６が形成されており、このゲート酸化膜１６上に多結晶シリコン膜（ゲート電極）１７が設けられている。ゲート電極１７の上には層間絶縁膜１８が設けられており、この層間絶縁膜１８によりゲート電極１７が金属カソード電極（メタル）１９から絶縁される。また、層間絶縁膜（ＰＳＧ）１８およびゲート酸化膜１６を貫通するコンタクトホールを介して、金属カソード電極１９がｎ++ソース領域１５およびｐ+領域１４に接触している。
【００３１】
また、シリコン基板１の第２の主面上には、ｐ+アノード層（第２の第２導電型半導体領域）２１が形成されている。ｐ+アノード層２１の表面には、アノード電極（第２の電極）となるアルミニウム層２２が形成されている。
【００３２】
図２〜図６は、実施の形態にかかる半導体装置の製造方法の製造プロセスを示す図である。まず、シリコン基板１上に酸化膜１１ａを形成する。つぎに、フォトエッチングによって、酸化膜１１ａを選択的に除去して、第１開口領域２３を形成する（図２）。つづいて、第１開口領域２３内に酸化膜１１ｂを形成し、第１開口領域２３内の酸化膜１１ｂをフォトエッチングによって選択的に除去して、第２開口領域２４を形成する（図３）。第２開口領域２４の幅は、たとえば１μｍである。
【００３３】
つぎに、たとえば、水素（Ｈ2）を５０ｓｌｍ、ジクロロシラン（ＳｉＨ2Ｃｌ2）を２００ｓｃｃｍ、塩化水素（ＨＣｌ）を２００ｓｃｃｍ、ホスフィン（ＰＨ3）を３２ｓｃｃｍで同時に供給し、反応温度をたとえば１０００℃、圧力をたとえば１０ｋＰａとした雰囲気で、ｎ+エピタキシャル膜２５をエピタキシャル横方向成長によって形成する。ｎ+エピタキシャル膜２５は、たとえば厚さ５μｍ、Ｐ（リン）濃度１×１０15ａｔｏｍｓ／ｃｍ3である。
【００３４】
つぎに、たとえば水素（Ｈ2）を５０ｓｌｍ、ジクロロシラン（ＳｉＨ2Ｃｌ2）を２００ｓｃｃｍ、塩化水素（ＨＣｌ）を２００ｓｃｃｍ、ジボラン（Ｂ2Ｈ6）を１５５ｓｃｃｍで同時に供給し、反応温度をたとえば１０００℃、圧力をたとえば１０ｋＰａとした雰囲気で、ｐエピタキシャル膜２６をエピタキシャル横方向成長によって形成する。ｐエピタキシャル膜２６は、たとえば厚さ２μｍ、Ｂ（ボロン）濃度５×１０16ａｔｏｍｓ／ｃｍ3である。
【００３５】
つづいて、たとえば水素（Ｈ2）を５０ｓｌｍ、ジクロロシラン（ＳｉＨ2Ｃｌ2）を２００ｓｃｃｍ、塩化水素（ＨＣｌ）を２００ｓｃｃｍ、ジボラン（Ｂ2Ｈ6）を１８５ｓｃｃｍで同時に供給し、反応温度をたとえば１０００℃、圧力をたとえば１０ｋＰａとした雰囲気で、ｐ+エピタキシャル膜２７をエピタキシャル横方向成長によって形成する。ｐ+エピタキシャル膜２７は、たとえば厚さ３μｍ、Ｂ（ボロン）濃度１×１０17ａｔｏｍｓ／ｃｍ3である（図４）。
【００３６】
つづいて、ｎ+エピタキシャル膜２５、ｐエピタキシャル膜２６、ｐ+エピタキシャル膜２７を研磨して、表面が平坦なカソード膜２０を形成する（図５）。カソード膜２０は、ｎ+エピタキシャル膜２５でできたｎ+バッファ領域１２、ｐエピタキシャル膜２６でできたｐチャネル領域１３、ｐ+エピタキシャル膜２７でできたｐ+領域１４によって構成される。また、カソード膜２０の厚さは、たとえば、１μｍである。
【００３７】
そして、カソード膜２０にヒ素（Ａｓ）をドーズ量１×１０15ａｔｏｍｓ／ｃｍ2でイオン注入して、たとえば窒素（Ｎ2）雰囲気中で、たとえば１１５０℃の温度で２時間のドライブ熱処理をおこなって、ｎ++ソース領域１５を形成する（図６）。
【００３８】
その後、図１に示すように、カソード膜２０の上部に、ゲート酸化膜１６およびゲート電極１７を選択的に形成する。そして、層間絶縁膜１８と金属カソード電極１９を形成する。また、シリコン基板１の第２の主面側に、ｐ+アノード層２１および、アノード電極となるアルミニウム層２２を形成する。なお、ヒ素のイオン注入（図６参照）を、ゲート酸化膜１６およびゲート電極１７を形成した後におこなってもよい。
【００３９】
なお、エピタキシャル成長に用いるシリコンガスソースとしては、上述した物質の他、たとえば、モノシラン（ＳｉＨ4）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、シラン（ＳｉＣｌ4）などを用いることができる。また、エッチング作用のあるガスソースとしては、たとえば、塩化水素（ＨＣｌ）、塩素（Ｃｌ2）、三フッ化塩素（ＣｌＦ3）などを用いることができる。また、ドーパントガスソースとしては、たとえば、ホスフィン（ＰＨ3）、ジボラン（Ｂ2Ｈ6）、アルシン（ＡｓＨ3）などを用いることができる。
【００４０】
また、エピタキシャル成長時の雰囲気の圧力を、たとえば、常圧や低圧としてもよい。また、エピタキシャル成長時の反応温度を、たとえば、５００℃〜１２００℃としてもよい。
【００４１】
また、上述した製造方法では、ｎ+バッファ領域１２、ｐチャネル領域１３、ｐ+領域１４、ｎ++ソース領域１５によってカソード膜２０を構成したが、これに限らない。たとえば、ｎ+バッファ領域、ｐ+チャネル領域、ｎ+ソース領域によってカソード膜を構成してもよい。その場合の製造プロセスを以下に示す。
【００４２】
図７および図８は、他の構成を有する半導体装置の製造プロセスの一部を示す図である。まず、前述した製造プロセスと同様に、シリコン基板１に対して、酸化膜１１の形成およびフォトエッチングを２回おこない、第１開口領域２３および第２開口領域２４を形成する（図２および図３参照）。第２開口領域２４の幅は、たとえば１μｍである。
【００４３】
つぎに、たとえば、水素（Ｈ2）を５０ｓｌｍ、トリクロロシラン（ＳｉＨＣｌ3）を１０ｓｌｍ、塩化水素（ＨＣｌ）を１．５ｓｌｍ、ホスフィン（ＰＨ3）を２２ｓｃｃｍで同時に供給し、反応温度をたとえば１０００℃、圧力をたとえば常圧とした雰囲気で、ｎ+エピタキシャル膜３１をエピタキシャル横方向成長によって形成する。ｎ+エピタキシャル膜３１は、たとえば厚さ５μｍ、Ｐ（リン）濃度５×１０14ａｔｏｍｓ／ｃｍ3である。
【００４４】
つぎに、たとえば水素（Ｈ2）を５０ｓｌｍ、トリクロロシラン（ＳｉＨＣｌ3）を１０ｓｌｍ、塩化水素（ＨＣｌ）を１．５ｓｌｍ、ジボラン（Ｂ2Ｈ6）を１７０ｓｃｃｍで同時に供給し、反応温度をたとえば１０００℃、圧力をたとえば常圧とした雰囲気で、ｐ+エピタキシャル膜３２をエピタキシャル横方向成長によって形成する。ｐ+エピタキシャル膜３２は、たとえば厚さ２μｍ、Ｂ（ボロン）濃度５×１０16ａｔｏｍｓ／ｃｍ3である。
【００４５】
つづいて、たとえば水素（Ｈ2）を５０ｓｌｍ、トリクロロシラン（ＳｉＨＣｌ3）を１０ｓｌｍ、塩化水素（ＨＣｌ）を１．５ｓｌｍ、アルシン（ＡｓＨ3）を２５５ｓｃｃｍで同時に供給し、反応温度をたとえば１０００℃、圧力をたとえば１０ｋＰａとした雰囲気で、ｎ+エピタキシャル膜３３をエピタキシャル横方向成長によって形成する。ｎ+エピタキシャル膜３３は、たとえば厚さ３μｍ、Ａｓ（ヒ素）濃度１×１０17ａｔｏｍｓ／ｃｍ3である（図７）。
【００４６】
そして、ｎ+エピタキシャル膜３１、ｐ+エピタキシャル膜３２、ｎ+エピタキシャル膜３３を研磨して、ｎ+バッファ領域３４、ｐ+チャネル領域３５、ｎ+ソース領域３６によって構成される平坦な表面のカソード膜４０を形成する（図８）。カソード膜４０の厚さは、たとえば、１μｍである。これ以降は、上述した例と同じである。ただし、ｎ+ソース領域を形成するためのイオン注入およびドライブ熱処理は不要である。
【００４７】
以上説明したように、実施の形態では、カソード膜を成膜する際に、ドーパントガスソースの種類と供給量を変えることによって、カソード膜のｎ型の領域とｐ型の領域を、エピタキシャル横方向成長によって連続的に形成する。このような方法によれば、エピタキシャル成長後にイオン注入法とアニール工程を繰り返す従来の製造工程と比較して、製造プロセスを大幅に短縮することができ、半導体装置の製造コストを低減することができる。
【００４８】
また、カソード膜に対して、結晶欠陥の原因となるイオン注入をおこなう工程をなくすか、または最小限にすることによって、カソード膜を構成する半導体膜中の結晶欠陥をなくすか、または低減させることができるので、良好なデバイス特性を得ることができる。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置などに使用されるパワー半導体装置の製造に有用であり、特にトップゲート型の絶縁ゲート型バイポーラトランジスタの製造に適している。
【図面の簡単な説明】
【００５０】
【図１】実施の形態にかかる半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造方法の製造プロセスを示す図である。
【図３】実施の形態にかかる半導体装置の製造方法の製造プロセスを示す図である。
【図４】実施の形態にかかる半導体装置の製造方法の製造プロセスを示す図である。
【図５】実施の形態にかかる半導体装置の製造方法の製造プロセスを示す図である。
【図６】実施の形態にかかる半導体装置の製造方法の製造プロセスを示す図である。
【図７】他の構成を有する半導体装置の製造プロセスの一部を示す図である。
【図８】他の構成を有する半導体装置の製造プロセスの一部を示す図である。
【図９】従来のＩＧＢＴであるプレーナゲート型の縦形ＩＧＢＴの単位構造であるユニットセルの断面図である。
【図１０】従来の別のＩＧＢＴであるトレンチゲート型の縦形ＩＧＢＴのユニットセルの断面図である。
【図１１】ＥＬＯ法およびイオン注入法を用いてトップゲート型ＩＧＢＴを製造する場合の製造プロセスを示す図である。
【図１２】ＥＬＯ法およびイオン注入法を用いてトップゲート型ＩＧＢＴを製造する場合の製造プロセスを示す図である。
【図１３】ＥＬＯ法およびイオン注入法を用いてトップゲート型ＩＧＢＴを製造する場合の製造プロセスを示す図である。
【図１４】ＥＬＯ法およびイオン注入法を用いてトップゲート型ＩＧＢＴを製造する場合の製造プロセスを示す図である。
【符号の説明】
【００５１】
１  シリコン基板
１１  酸化膜
１２  ｎ+バッファ領域
１３  ｐチャネル領域
１４  ｐ+領域
１５  ソース領域
１６  ゲート酸化膜
１７  ゲート電極
１８  層間絶縁膜
１９  金属カソード電極
２０  カソード膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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