(57)【要約】      （修正有）【課題】薄膜トランジスタ基板の製造方法において、薄膜トランジスタ基板構造に従来必要であったパッシベーション膜を省略することができ、工程数の削減ができるとともに、パッシベーション膜に必要であったコンタクトホール形成工程も不要として工程数を削減する。【解決手段】薄膜トランジスタ基板の製造方法において、ゲート端子、ソース端子および画素電極を形成する段階は、薄膜トランジスタが形成された基板上にインジウム亜鉛酸化物（ＩＺＯ）層またはインジウム錫亜鉛酸化物（ＩＴＺＯ）層を積層する段階と、前記ＩＺＯ層またはＩＴＺＯ層を１８０℃ないし３００℃の温度にて熱処理して結晶化する段階と、前記結晶化されたＩＺＯ層またはＩＴＺＯ層をパターニングする段階とを含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させていることを特徴とする薄膜トランジスタ基板。
【請求項２】
前記ソース配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることを特徴とする請求項１記載の薄膜トランジスタ基板。
【請求項３】
ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させていることを特徴とする薄膜トランジスタ基板。
【請求項４】
前記ゲート配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることを特徴とする請求項３記載の薄膜トランジスタ基板。
【請求項５】
複数の画素電極をそれぞれスイッチングする薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させていることを特徴とする薄膜トランジスタ基板。
【請求項６】
前記ドレイン電極がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることを特徴とする請求項５記載の薄膜トランジスタ基板。
【請求項７】
少なくとも表面が絶縁性である基板上に複数のゲート配線と複数のソース配線とをマトリクス状に形成し、これら配線によって囲まれた各領域に画素電極をそれぞれ設けるとともに、該画素電極と前記ゲート配線及び前記ソース配線とに接続させてそれぞれ前記画素電極のスイッチング素子としての薄膜トランジスタを設け、前記ゲート配線のそれぞれにインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続し、前記ソース配線のそれぞれにインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続し、前記薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させたことを特徴とする薄膜トランジスタ基板。
【請求項８】
前記インジウム錫亜鉛酸化物が、インジウム酸化物と錫酸化物と亜鉛酸化物とを含む複合酸化物からなり、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし９ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫との合計量に対する錫の原子数率が２０ａｔ％以下であるとともに、少なくとも一部が結晶性を有するものであることを特徴とする請求項１ないし７のいずれかに記載の薄膜トランジスタ基板。
【請求項９】
前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし７ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数率が５ａｔ％ないし１０ａｔ％であることを特徴とする請求項８記載の薄膜トランジスタ基板。
【請求項１０】
液晶を挟持する一対の基板の一方の基板に請求項１ないし９のいずれか一項記載の薄膜トランジスタ基板を使用したことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は好ましくは液晶表示装置などに適用される薄膜トランジスタ基板およびそれを備えた液晶表示装置に関するもので、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる端子または画素電極を用いた構造に関する。
【背景技術】
【０００２】
図２９は、従来の一般的な薄膜トランジスタ型液晶表示装置において、トップゲート型の薄膜トランジスタ、ゲート配線、ソース配線、画素電極等を備えた薄膜トランジスタ（アレイ）基板の一構造例を示す平面図、図３０と図３１はその薄膜トランジスタアレイ基板の部分断面図である。
【０００３】
この例の薄膜トランジスタアレイ基板では、ガラス等からなる透明基板１００上に、ゲート配線Ｇとソース配線Ｓがマトリクス状に配設されている。そして、ゲート配線Ｇとソース配線Ｓとで囲まれた領域が１つの画素とされ、この画素領域毎に画素電極１０１が設けられている。
【０００４】
この例の薄膜トランジスタアレイ基板において、透明基板上の各画素領域のコーナ部分にｎ+ポリシリコンあるいはアモルファスシリコン等の半導体膜からなるアイランド状の半導体膜１０２が形成され、半導体膜１０２と基板１００を覆ってゲート絶縁膜１０３が形成され、このゲート絶縁膜１０３上に先のゲート配線Ｇが形成され、このゲート配線Ｇから半導体膜１０２の中央部上に引き出されてゲート電極１０５が形成されている。なお、このゲート電極１０５にゲート絶縁膜１０３を介して対峙する部分が半導体膜１０２のチャネル部１０２ａとされている。
【０００５】
また、ゲート絶縁膜１０３とその上のゲート配線Ｇとゲート電極１０５を覆って上部絶縁膜１０６が形成され、この上部絶縁膜１０６上に先のソース配線Ｓが形成されるとともに、ソース配線Ｓから延出形成されたソース電極１０７が半導体膜１０２の一側端部上の絶縁膜１０３、１０６に形成されたコンタクトホール１０８を介して半導体膜１０２の一側端部に接続されている。次に、半導体膜１０２の他側の端部上の絶縁膜１０３、１０６にもコンタクトホール１０９が形成され、このコンタクトホール１０９を介して半導体膜１０２の他側端部に接続されるドレイン電極１１０が絶縁膜１０６上に形成されている。
【０００６】
そして、前記ソース電極１０７とドレイン電極１１０と上部絶縁膜１０６を覆うように絶縁膜からなるパッシベーション膜１１１が形成され、パッシベーション膜１１１上に画素電極１０１が形成され、画素電極１０１がパッシベーション膜１１１に形成されたコンタクトホール１１２を介してドレイン電極１１０に接続されるとともに、ソース配線Ｓの一側端部の絶縁膜１１１上にはパッシベーション膜１１１に形成されたコンタクトホール１１３を介してソース配線Ｓの一部１１４に接続するパッド状の端子１１５が形成され、図３０に断面構造を示す薄膜トランジスタＴ６が構成されている。
【０００７】
次に、この種のトップゲート構造の薄膜トランジスタアレイ基板の構造を製造する工程について、図３２〜図３７を用いて説明する。ガラス等の透明基板１００上にポリシリコンからなる半導体膜とＳｉＯ2からなる下地絶縁膜を積層し、これらをフォトリソ工程でパターニングして図３２に示すアイランド状の半導体膜１２０とゲート下部絶縁膜１２１を形成する。次に、ゲート絶縁膜とゲート電極形成用の電極膜を積層し、これらをフォトリソ工程でパターニングして図３３に示すようにゲート絶縁膜１２２とゲート電極１２３を形成する。
【０００８】
次にイオンドーピング処理を行い、半導体膜１２０の両側にイオンドーピングを施し、更にこれらを中間絶縁膜１２５で覆い、この中間膜１２５に半導体膜１２０の両端側に通じるコンタクトホール１２６、１２７を形成し、中間絶縁膜１２５の上に前述のコンタクトホール１２６、１２７を介して半導体膜１２０の一側に接続するソース電極１２８を図３５に示すように形成し、更に半導体膜１２０の他側に接続するドレイン電極１２９を形成する。
【０００９】
続いてこれらの上に図３６に示すように絶縁膜を形成してパッシベーション膜１３０を形成し、パッシベーション膜１３０にソース電極１２８に通じるコンタクトホール１３１とドレイン電極１２９に通じるコンタクトホール１３２を図３６に示すように形成する。更に、パッシベーション膜１３０の上にコンタクトホール１３２を介してドレイン電極１２９に通じるＩＴＯ（インジウム錫酸化物）からなる画素電極１３３を形成し、パッシベーション膜１３０の上にコンタクトホール１３１を介してソース電極１２８に通じるＩＴＯの端子電極１３５を形成することで、図３７に示すようなトップゲート構造の薄膜トランジスタＴ７を得ることができ、この薄膜トランジスタＴ７は先に説明した薄膜トランジスタＴ６と同等の構造となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図３７に示す構造のトップゲート型の薄膜トランジスタＴ７にあっては、画素電極１３３とドレイン電極１２９を接続するために、および、端子電極１３５とソース配線Ｓを接続するために、パッシベーション膜１３０にコンタクトホール１３１、１３２を形成する必要があるので、コンタクトホール形成用のフォトリソ工程、即ち、コンタクトホール形成のための露光工程とドライエッチング工程とストリップ工程と洗浄工程が必要になる問題があり、工程削減が難しい状況にあった。また、図２９〜図３１に示す構造の薄膜トランジスタＴ６においても、図３７に示す薄膜トランジスタＴ７と同等の構造であるので、先の薄膜トランジスタＴ７と同等の問題を有していた。
【００１１】
次に、前述の工程の如くパッシベーション膜１３０を設けた上で画素電極１３３を設ける理由について説明する。パッシベーション膜１３０を設けることなく、直接ドレイン電極１２９にＩＴＯの画素電極１３３を接続して設ける構成とすると、ＩＴＯの画素電極１３３をフォトリソ工程でパターニングする場合に、ＩＴＯをエッチングするエッチング液にソース電極１２８とドレイン電極１２９も浸漬することになるが、ＩＴＯをエッチングするエッチング液（ＨＣｌ：ＨＮＯ3：Ｈ2Ｏ＝１：０.０８：１）により、ソース電極１２８とドレイン電極１２９もエッチングして損傷させてしまうおそれがある。
【００１２】
このため従来では、ソース電極１２８とドレイン電極１２９を一旦パッシベーション膜１３０で覆い、その後にＩＴＯの透明導電膜の成膜を行い、パターニングして画素電極１３３と端子電極１３５を形成している。ところが、このような構造ではパッシベーション膜１３０が必ず必要になるので、パッシベーション膜１３０の成膜に必要な一連の工程が必要になり、工程数が増加する問題があった。
【００１３】
本発明は前記事情に鑑みてなされたもので、薄膜トランジスタ基板構造に従来必要であったパッシベーション膜を省略することができ、工程数の削減ができるとともに、パッシベーション膜に必要であったコンタクトホール形成工程も不要として工程数を削減した薄膜トランジスタ基板の提供を目的とする。また、本発明はこのような特徴を有する薄膜トランジスタ基板を備えた液晶表示装置の提供を目的とする。
【課題を解決するための手段】
【００１４】
本発明は、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させていることを特徴とする。ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させることにより、ソース配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。本発明において、前記ソース配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることが好ましい。これらの材料からなるソース配線であるならば、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物用のエッチング液を選択することでエッチング液に損傷を受けることなくインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のソース端子を形成できる。
【００１５】
本発明は、ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させていることを特徴とする。ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させることにより、ゲート配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。
【００１６】
本発明において、前記ゲート配線がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることが好ましい。これらの材料からなるゲート配線であるならば、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物用のエッチング液を選択することでエッチング液に損傷を受けることなくインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のゲート端子を形成できる。
【００１７】
本発明は、複数の画素電極をそれぞれスイッチングする薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させていることを特徴とする。ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させることにより、ドレイン電極上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。本発明において、前記ドレイン電極がアルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金であることが好ましい。これらの材料からなるドレイン電極であるならば、インジウム錫亜鉛酸化物またはインジウム亜鉛酸化物用のエッチング液を選択することでエッチング液に損傷を受けることなくインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物の画素電極を形成できる。
【００１８】
更に本発明において、少なくとも表面が絶縁性である基板上に複数のゲート配線と複数のソース配線とをマトリクス状に形成し、これら配線によって囲まれた各領域に画素電極をそれぞれ設けるとともに、該画素電極と前記ゲート配線及び前記ソース配線とに接続させてそれぞれ前記画素電極のスイッチング素子としての薄膜トランジスタを設け、前記ゲート配線のそれぞれにインジウム亜鉛酸化物からなるゲート端子を直接接続し、前記ソース配線のそれぞれにインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続し、前記薄膜トランジスタを成すドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させたことを特徴とする構造を採用することができる。
【００１９】
前記ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のゲート端子を直接接続し、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物のソース端子を直接接続し、ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物の画素電極を直接接続することにより、ゲート配線とソース配線とドレイン電極上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要になる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。
【００２０】
本発明において、前記インジウム錫亜鉛酸化物が、インジウム酸化物と錫酸化物と亜鉛酸化物とを含む複合酸化物からなり、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし９ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫との合計量に対する錫の原子数率が２０ａｔ％以下であるとともに、少なくとも一部が結晶性を有するものであることが好ましい。このような組成範囲において成膜時に非晶質であり、弱酸でエッチング可能であって、熱処理により結晶化可能で低抵抗化することができるインジウム錫亜鉛酸化物が得られる。本発明において、前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし７ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数率が５ａｔ％ないし１０ａｔ％であることが好ましい。
【００２１】
本発明は、前記の液晶を挟持する一対の基板の一方の基板に先のいずれか一項記載の薄膜トランジスタ基板を使用した構成を採用することができる。これにより、液晶表示装置の薄膜トランジスタ基板の製造工程において絶縁膜としてのパッシベーション膜の作成を略することができ、パッシベーション膜のコンタクトホールを略することができるので、製造工程を簡略化することができる。
【発明の効果】
【００２２】
本発明は、薄膜トランジスタ基板において、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させることにより、ソース配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。また、薄膜トランジスタ基板において、ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させることにより、あるいは、ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させることにより、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。
【発明を実施するための最良の形態】
【００２３】
以下に本発明の各実施形態を詳細に説明するが、本発明はこれらの実施形態に限定されるものではない。
「第１実施形態」
図１は本発明の第１実施形態の薄膜トランジスタＴ１を備えた薄膜トランジスタ（アレイ）基板Ｈ１の要部平面図、図２は同薄膜トランジスタアレイ基板Ｈ１を備えた液晶表示装置Ｅの要部断面図、図３は同装置の一部断面図である。この実施形態の薄膜トランジスタ（アレイ）基板Ｈ１においては、ガラス等からなる透明の基板１上に、複数のゲート配線Ｇ・・・と複数のソース配線Ｓ・・・とが平面視マトリクス状に配設されている。そして、ゲート配線Ｇ・・・とソース配線Ｓ・・・とで囲まれた領域が１つの画素とされ、これらの画素領域毎に透明導電材料のＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなる画素電極２が基板１の上方に位置した状態で設けられ、各画素領域の隅部にスイッチング素子としての薄膜トランジスタＴ１が設けられている。なお、基板１としては少なくとも表面が絶縁性を有するとともに必要な部分が透明な基板であれば良い。例えば、基板１を液晶表示装置Ｅに適用する場合は、表示に寄与する画素領域に対応する部分を少なくとも透明領域としてその他の部分にブラックマトリクス等の遮光膜を内蔵化した基板を用いても良いのは勿論である。
【００２４】
この例の薄膜トランジスタアレイ基板Ｈ１において、基板１上の各画素領域の隅部の薄膜トランジスタ形成部分に、ポリシリコンあるいはアモルファスシリコン（ａ-Ｓｉ）等からなるアイランド状の半導体能動膜３が形成され、基板１上にこれらの半導体能動膜３と基板上面を覆って下部ゲート絶縁膜５が積層され、下部ゲート絶縁膜５上にゲート配線Ｇが平面視図１に示すように相互に平行に複数形成されるとともに、各ゲート配線Ｇにおいて各画素領域の半導体能動膜３の中央部上に延出するように短冊状のゲート電極６が形成されている。前記半導体能動膜３はその中央部にチャネル部３ａが形成され、その両端側にイオンがドープされた状態とされている。
【００２５】
更に、下部ゲート絶縁膜５上にこの下部ゲート絶縁膜５と前記各ゲート配線Ｇと各ゲート電極６とを覆って上部ゲート絶縁膜７が積層されている。また、前記上部ゲート絶縁膜７と下部ゲート絶縁膜５には、半導体能動膜３の一側端部に接続するコンタクトホール８と、半導体能動膜３の他側端部に接続するコンタクトホール９がそれぞれ形成され、半導体能動膜３の一側端部上の部分には上部ゲート絶縁膜７の上に延出するとともに、コンタクトホール８を通過して半導体能動膜３の一側端部に接続するドレイン電極１０が形成され、半導体能動膜３の他側端部上の部分には上部ゲート絶縁膜７の上に延出するとともに、コンタクトホール９を通過して半導体能動膜３の他側端部に接続するソース電極１１が形成されている。従って、半導体能動膜３と下部ゲート絶縁膜５と上部ゲート絶縁膜７とゲート電極６とドレイン電極１０とソース電極１１により薄膜トランジスタＴ１が構成されている。
【００２６】
次に、ソース配線Ｓとゲート配線Ｇとで囲まれた領域であって、上部ゲート絶縁膜７の上には、ソース配線Ｓとゲート配線Ｇとで囲まれた領域の大部分を占めるとともに、ソース電極１１の形成部分と半導体能動膜３の形成部分とゲート電極６の形成部分のそれぞれの領域を除いた部分において上部ゲート絶縁膜７に密着し、ドレイン電極１０の端部側に直接密着するように画素電極２が形成されている。
【００２７】
また、複数形成されたソース配線Ｓの各端部側（図１では上側端部のみを記載した）には、ソース配線Ｓの端部ＳＥ１に一部を直接積層され、他の部分を上部ゲート絶縁膜７に積層されたＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなるゲート端子１２が形成されている。更に、複数形成されたゲート配線Ｇの各端部側（図１では左側端部のみを記載した）には、ゲート配線Ｇの端部ＧＥ１に一部を直接積層され、他の部分を上部ゲート絶縁膜７に積層されたＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなるゲート端子１３が形成されている。
【００２８】
この実施形態の構造においては、ＩＴＺＯまたはＩＺＯからなる画素電極２が上部ゲート絶縁膜７の上に直に接触して形成されており、更にドレイン電極１０に直に接触形成されているので、図２９〜図３１に示した従来構造とは異なり、パッシベーション膜１１１が省略された構造とされている。このような構造を採用することにより、パッシベーション膜１１１を形成するための工程を簡略化できるとともに、パッシベーション膜１１１に従来形成していたコンタクトホール１１２、１０８、１１３の形成工程も省略できるので工程の簡略化を推進できる。
【００２９】
ここで図１〜図３に示す構造を採用すると、画素電極２のパターニングの工程で画素電極２をエッチングによりパターニングする際に、画素電極２のエッチング液にドレイン電極１０とソース電極１１も浸漬されることになるが、ＩＴＺＯまたはＩＺＯからなる画素電極２をエッチングするためのエッチング液として、後述する如くシュウ酸や塩酸など、ドレイン電極１０およびソース電極１１の構成金属材料を損傷させないものを選択できるので、画素電極２のエッチング処理時にドレイン電極１０とソース電極１１を損傷させることがない。
【００３０】
次に、図１〜図３に示す構造にあっては、薄膜トランジスタアレイ基板と対向する透明基板１５との間に液晶１６が封入されて液晶表示装置が構成され、対向基板１５側に設けられた共通電極１７と前記画素電極２が電界を液晶に印加するか否かによって液晶の配向制御ができるように構成されている。ここで前述のソース端子１２・・・とゲート端子１３・・・は、液晶１６を封止している図示略の封止材の外部側に設けられており、これらの部分には駆動用ＬＳＩの端子が接続されるようになっている。即ち、テープキャリアパッケージと称される駆動用ＬＳＩの端子などが接続されるので、ＩＴＺＯまたはＩＺＯのソース端子１２・・・とゲート端子１３・・・を設けておき、これらの端子との良好な接続性を確保することが好ましい。
【００３１】
以下に、図４ないし図８を基に、図１〜図３に示す構造と同等の構造の薄膜トランジスタ（アレイ）基板を製造する方法について説明する。ガラス等の透明基板１上にポリシリコンまたはアモルファスシリコンからなる半導体膜とＳｉＯ2からなる下地絶縁膜を積層し、これらをフォトリソ工程でパターニングして図４に示すアイランド状の半導体膜２０とゲート下部絶縁膜２１を形成する。次に、ゲート絶縁膜とゲート電極形成用の電極膜を積層し、これらをフォトリソ工程でパターニングして図５に示すようにゲート絶縁膜２２とゲート電極２３を形成する。
【００３２】
次にイオンドーピング処理を行い、半導体膜２０の両側部分にイオンドーピングを施し、更にこれらを中間絶縁膜２５で覆い、この中間絶縁膜２５に半導体膜２０の両端側に通じるコンタクトホール２６、２７を形成し、中間絶縁膜２５の上に前述のコンタクトホール２６、２７を介して半導体膜２０の一側に接続するソース電極２８をに示すように形成し、更に半導体膜２０の他側に接続するドレイン電極２９を形成する。
【００３３】
次にこれらの上にＩＺＯ（インジウム亜鉛酸化物）層またはＩＴＺＯ（インジウム錫亜鉛酸化物）層を全体に積層してからフォトリソ工程によりパターニングして図８に示すように画素電極３０を形成すると同時に、ソース配線Ｓの端部側にソース端子３１をゲート配線Ｇの端部側にゲート端子をそれぞれ形成する。ここで、用いるＩＺＯ層として、インジウム酸化物（ＩｎＯx）を９０％と亜鉛酸化物（ＺｎＯx）を１０％の混合物の層を例示することができる。また、ＩＺＯ層をエッチングするためのエッチング液としては、シュウ酸：（ＣＯＯＨ）2あるいは塩酸：ＨＣｌなどの酸を用いることができる。シュウ酸として、例えば、０.６ｍｏｌ／ｌの濃度のものを用いることができ、塩酸としては３.５％のものを用いることができるが、ここで例示した濃度は一例であり、他の濃度のシュウ酸あるいは塩酸としても良いのは勿論である。
【００３４】
また、用いるＩＴＺＯ層として、インジウム（Ｉｎ）酸化物（Ｉｎ2Ｏ3）と、錫（Ｓｎ）酸化物（ＳｎＯ2）と、亜鉛（Ｚｎ）酸化物（ＺｎＯ）を主成分とする複合酸化物からなる層を例示することができる。なお、これらの主成分の酸化物の外に数ａｔ％程度の不純物を含んでいても差し支えない。
【００３５】
このＩＴＺＯ層においては、他の配線あるいは導電体と接続して用いられるので、これらとの接続部分において、少なくとも錫が亜鉛よりも多く配合され、結晶性を示すことが必要である。例えば、ＩＴＺＯ層の表面部分において配線や他の導体との接続を行う場合は、表面部分の組成において少なくとも錫が亜鉛よりも多く配合され、結晶性を示すことが必要である。
【００３６】
次に、ＩＴＺＯ層において、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし９ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫の合計量に対する錫の原子数率が２０ａｔ％以下、より好ましくは１ａｔ％以上、２０ａｔ％以下の範囲である。そして更に、前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし７ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数率が５ａｔ％ないし１０ａｔ％であることがより好ましい。さらに、インジウムの組成範囲は、亜鉛とインジウムと錫の合計量に対するインジウムの原子数率が９８ａｔ％以下、７５ａｔ％以上である。
【００３７】
ＩＴＺＯ層中のインジウム酸化物は主成分であり、複合酸化物中において酸素と結合していない過剰インジウムが電子キャリアを発生し、酸素欠損型の導電機構を構成する。添加成分としての錫酸化物は複合酸化物中において４価の錫を活性化して電子キャリアを発生するために重要である。また、複合酸化物がアモルファス状態であると亜鉛酸化物の２価の亜鉛は活性化しないので、電子キャリアを消費するアクセプタとならない。これら添加物のバランスを考慮して前記の組成範囲を選択する。
【００３８】
また、前述の組成のＩＴＺＯ層を実際の配線用として用いる場合、他の配線や端子との接続部分は少なくとも結晶性であることが好ましい。前記組成範囲のＩＴＺＯ層は通常の成膜のままではアモルファス膜であるが、これを結晶化温度以上に加熱するアニール処理（１８０℃〜３００℃の温度に加熱する熱処理）を行えば容易に結晶化する。なお、熱処理温度は周囲の回路や基板の耐熱温度に応じて使い分けることができるが、後述する液晶パネル用として利用した場合に、周辺回路や基板の耐熱性から、好ましくは、２５０℃以下、２００℃程度がより好ましいと考えられる。
【００３９】
前述の組成のＩＴＺＯ層は、成膜のままでのアモルファス状態では導体（ソース配線端部やゲート配線端部あるいはＴＣＰ：テープキャリアパッケージ）との接触抵抗は高く（４１Ω程度）、微細配線接続用として良好な抵抗であるとは言えないが、これを先の温度で熱処理して少なくとも表面部分（表面から深さ５０Å程度）を結晶化することで少なくとも接続部分を低抵抗化（２.３Ω程度）することができる。この結晶化する際の熱処理雰囲気は、大気中、Ｎ2雰囲気中、Ｈ2２０％、Ｎ2８０％雰囲気中、Ｏ2２０％、Ｎ2８０％雰囲気中、真空雰囲気中のいずれでも良い。なお、前記結晶化した酸化物透明導電膜は大気中の水分（あるいは酸素）との結合を防止できるので、経時的に接続抵抗が上昇することもない。 また、前述の組成のアモルファス状態のＩＴＺＯ層は、希塩酸、有機酸等の弱酸でのエッチングが容易にできるので、アモルファス状態の酸化物透明導電膜のままの状態でエッチング処理し、パターニングを行い配線を形成し、パターニング後に配線接続部分などの必要部分を熱処理して配線接続部分を低抵抗化することで微細回路接続部分であっても低抵抗接続ができる。
【００４０】
次に、前述の組成のＩＴＺＯ層を形成するには、スパッタ成膜等の成膜法で絶縁性の基板等の上面に成膜し、熱処理することで得ることができるが、その場合に用いるターゲットとして以下の組成のターゲットが好ましい。好適に使用できるターゲットの組成は、インジウム酸化物と錫酸化物と亜鉛酸化物を含む複合酸化物からなり、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が１ａｔ％ないし１２ａｔ％であり、亜鉛に対する錫の原子数比が１以上であり、かつ、亜鉛とインジウムと錫の合計量に対する錫の原子数率が２２ａｔ％以下のものである。また、前述のターゲットとして、前記亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率が２ａｔ％ないし１０ａｔ％であり、前記亜鉛とインジウムと錫の合計量に対する錫の原子数比が５ａｔ％ないし１２ａｔ％であることがより好ましい。
【００４１】
前述の組成の酸化物透明導電膜を得るために用いるターゲットにおいて、スパッタした際に亜鉛と錫は飛散し易く、膜中に取り込まれ難いので、ターゲットとして亜鉛と錫を目的の組成の膜よりも多く含む組成で良い。
【００４２】
ところで、前述のＩＺＯ層またはＩＴＺＯ層を前記のエッチング液でエッチングする際に、ソース配線Ｓとソース電極２８とゲート電極２９がエッチング液に浸漬されることとなるが、シュウ酸をエッチング液として用いる場合は、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属から、あるいはこれらの合金からソース配線Ｓとソース電極２８とゲート電極２９を形成することができるとともに、希塩酸をエッチング液として用いる場合、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からソース配線Ｓとソース電極２８とゲート電極２９を形成することができる。ただし、希塩酸をエッチング液として用いた場合に配線用あるいは電極用としてＡｌを用いるとＡｌが塩酸で損傷されるので好ましくない。また、この外に有機酸などの弱酸を用いてエッチングすることもできる。
【００４３】
なお、ＩＴＺＯ層を使用する場合、アモルファス状態のＩＴＺＯ層を形成後、エッチングして他の層の導体部分との接続部分を形成する必要がある。ここで先の組成のＩＴＺＯ層であるならば、エッチング液として強酸ではなく、希塩酸や有機酸などの弱酸でエッチングできるので、サイドエッチ量を少なくすることができ、その分微細構造をエッチングで得ることができる。そして、ＩＴＺＯ層に微細エッチングを行って、規定サイズの画素電極等を形成した後、これらの層を結晶化温度以上に加熱してアモルファス状態のＩＴＺＯ層を結晶化するならば、結晶化した部分の抵抗を低くできるので、ドレイン電極との接続、端子部との接続を低抵抗で行うことができる。以上のようにＩＴＺＯ層をアモルファス状態でエッチングしてから熱処理して結晶化し低抵抗接続するならば、微細配線部分であっても、接続抵抗を低くしたままで接続した部分を備えた構造を得ることができる。
【００４４】
以上の工程により図８に断面構造を示す薄膜トランジスタＴ２を得ることができる。このように得られた薄膜トランジスタＴ２は先に図１〜図３を基に説明した薄膜トランジスタＴ１とほぼ同等の構造であり、画素電極３０が直接ドレイン電極２９に接続されるとともに、ソース端子３１がソース配線にゲート端子がゲート端子にそれぞれ直接接続されているので、ソース電極２８とドレイン電極２９の上に従来必要であった絶縁膜としてのパッシベーション膜を省略することができ、このパッシベーション膜に従来形成していたコンタクトホールも不要になるので、先に説明したようにパッシベーション膜の省略ができ、パッシベーション膜に形成するコンタクトホールも略することができるので、工程の簡略化に寄与する。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。
【００４５】
「第２実施形態」
図９は本発明の第２実施形態の薄膜トランジスタＴ３を備えた薄膜トランジスタ（アレイ）基板Ｈ３の要部平面図、図１２Ｂは薄膜トランジスタ部分の要部断面図である。なお、図１２Ｂでは液晶表示装置を構成するための対向基板側の構成と液晶については記載を省略したが、図１２Ｂに示す薄膜トランジスタアレイ基板Ｈ３を用いて液晶表示装置を構成する場合は、第２図に示した場合と同様に図１２Ｂに示す薄膜トランジスタアレイ基板Ｈ３に対して対向基板と液晶を組み合わせて構成することができる。
【００４６】
この実施形態の薄膜トランジスタ（アレイ）基板Ｈ３においては、ガラス等からなる透明の基板１上に、複数のゲート配線Ｇ・・・と複数のソース配線Ｓ・・・とが平面視マトリクス状に配設されている。そして、ゲート配線Ｇ・・・とソース配線Ｓ・・・とで囲まれた領域が１つの画素とされ、これらの画素領域毎に透明導電材料のＩＴＺＯ（インジウム錫亜鉛酸化物）またはＩＺＯ（インジウム亜鉛酸化物）からなる画素電極３２が基板１の上方に位置した状態で設けられ、各画素領域の隅部にスイッチング素子としての薄膜トランジスタＴ３が設けられている。
【００４７】
この例の薄膜トランジスタアレイ基板Ｈ３において、透明基板上の各画素領域の隅部の薄膜トランジスタ形成部分に、ゲート配線Ｇから引き出された短冊状のゲート電極３３が形成され、これらゲート配線Ｇ・・・とゲート電極３３を覆うようにゲート絶縁膜３４が形成され、ゲート電極３３上のゲート絶縁膜３４上にポリシリコンまたはアモルファスシリコン（ａ-Ｓｉ）等からなるアイランド状の半導体能動膜３５がゲート電極３３の上方を横切るように設けられている。そして、リン等のｎ型不純物を含むアモルファスシリコン（ａ-Ｓｉ：ｎ+）からなるオーミックコンタクト層３６を介して半導体能動膜３５の一側端部上にソース電極３７が積層され、半導体能動膜３５の他端部上に同様のオーミックコンタクト層３６を介してドレイン電極３８が積層され、ソース電極３７とドレイン電極３８とがゲート電極３３の上方で対峙される一方、ソース電極３７がソース配線Ｓに一体的に連続されるとともに、ドレイン電極３８が後述の画素電極３２に直接積層されて薄膜トランジスタＴ３が構成されている。
【００４８】
次に、ソース配線Ｓとゲート配線Ｇとで囲まれた領域であって、ゲート絶縁膜３４の上には、ソース配線Ｓとゲート配線Ｇとで囲まれた領域の大部分を占めるとともに、ソース電極３７の形成部分と半導体能動膜３５の形成部分とゲート電極３８の形成部分のそれぞれの領域を除いた部分においてゲート絶縁膜３４に密着し、ドレイン電極３８の端部側に直接密着積層するように画素電極３２が形成されている。
【００４９】
また、複数形成されたソース配線Ｓの各端部側（では上側端部のみを記載した）には、ソース配線Ｓの端部ＳＥ２に一部を直接積層されたＩＺＯまたはＩＴＺＯからなるソース端子４２が形成されている。更に、複数形成されたゲート配線Ｇの各端部側（図１では左側端部のみを記載した）には、ゲート配線Ｇの端部ＧＥ２に一部を直接積層され、他の部分を基板１に積層されたＩＺＯまたはＩＴＺＯからなるゲート端子４３が形成されている。
【００５０】
なお、図１２Ｂに示す構造では液晶と対向基板を省略して記載したが、図１２Ａに示す薄膜トランジスタアレイ基板Ｈ３と対向基板と間に液晶が封入されて液晶表示装置が構成されるのは、先の第１実施形態の場合と同等である。
【００５１】
この実施形態の構造においては、ＩＺＯまたはＩＴＺＯからなる画素電極３２がゲート絶縁膜３４の上に直に接触して形成されており、更にドレイン電極３８に直に積層されているので、図２９〜図３１に示した従来構造とは異なり、パッシベーション膜１１１が省略された構造とされている。このような構造を採用することにより、パッシベーション膜１１１を形成するための工程を簡略化できるとともに、パッシベーション膜１１１に従来形成していたコンタクトホール１１２、１０８、１１３の形成工程も省略できるので工程の簡略化を推進できる。
【００５２】
ここで、図９と図１２Ｂに示す構造を採用すると、画素電極３２のパターニングの工程で画素電極３２をエッチングによりパターニングする際に、画素電極３２のエッチング液にドレイン電極３８とソース電極３７も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極３２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ドレイン電極３８およびソース電極３７の構成金属材料を損傷させないものを選択できるので、ドレイン電極３８とソース電極３７を損傷させることがない。また、同様に画素電極３２のパターニングの工程で画素電極３２をエッチングによりパターニングする際に、画素電極３２のエッチング液にソース配線Ｓの端部ＳＥ２とゲート配線Ｇの端部ＧＥ２も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極３２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ソース配線Ｓの端部ＳＥ２とゲート配線Ｇの端部ＧＥ２の構成金属材料を損傷させない弱酸を選択できるので、ソース配線Ｓの端部ＳＥ２とゲート配線Ｇの端部ＧＥ２を損傷させることなくソース端子４２とゲート端子４３を形成することができる。
【００５３】
以下に、図１０ないし図１２Ａを基に、図９と図１２Ｂとに示す構造の薄膜トランジスタ（アレイ）基板を４枚のマスクを用いて製造する方法について説明する。ガラス等の透明基板１上に前述の金属材料からなる金属膜を形成し、この金属膜を１枚目のマスクを用いるフォトリソ工程によりパターニングして図１０に示すようにゲート配線Ｇとゲート電極３３とゲート配線の端部ＧＥ２を形成する。次にこれらの上にゲート絶縁膜３４とポリシリコンまたはアモルファスシリコン等からなる半導体膜３５とオーミックコンタクト膜３６と金属膜４５を図１１に示すように積層し、これらを２枚目のマスクを用いるフォトリソ工程でパターニングしてゲート配線端部とソース配線端部を覆っているすべての膜を除去し、これらの端部を露出させる。
【００５４】
次に３枚目のマスクを用いるフォトリソ工程において金属膜４５とオーミックコンタクト膜３６をパターニングして図１２Ａに示すようにゲート電極３３上で対峙するようにソース電極３７とドレイン電極３８を形成する。
【００５５】
次にこれらの上にＩＺＯ層またはＩＴＺＯ層を全体に積層してから４枚目のマスクを用いるフォトリソ工程によりパターニングして図１２Ｂに示すように画素電極３２を形成すると同時に、ソース配線Ｓの端部側にソース端子４２をゲート配線Ｇの端部側にゲート端子４３をそれぞれ形成する。ここで、用いるＩＺＯ層として、インジウム酸化物（ＩｎＯx）を９０％、亜鉛酸化物（ＺｎＯx）を１０％含有する混合物の層を例示することができる。また、ＩＺＯ層をエッチングするためのエッチング液としては、シュウ酸：（ＣＯＯＨ）2あるいは塩酸：ＨＣｌなどの酸を用いることができる。シュウ酸として、例えば、０.６ｍｏｌ／ｌの濃度のものを用いることができ、塩酸としては３.５％のものを用いることができる。また、ＩＴＺＯ層として、インジウム錫酸化物（ＩｎＯx）を８５％、錫酸化物（ＳｎＯx）を１０％、亜鉛酸化物（ＺｎＯx）を５％含有する混合物の層を例示することができる。更にこのＩＴＺＯ層をエッチングするためのエッチング液は前述のＩＺＯ層の場合と同等のものを利用できる。
【００５６】
前述のＩＺＯ層またはＩＴＺＯ層を前記エッチング液でエッチングする際に、ソース配線Ｓとソース電極３７とゲート電極３８がエッチング液に浸漬されることとなるが、シュウ酸をエッチング液として用いる場合は、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極３７とゲート電極３８を形成することができるとともに、塩酸をエッチング液として用いる場合は、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極３７とゲート電極３８を形成することができる。ただし、塩酸をエッチング液として用いた場合に配線用あるいは電極用としてＡｌを用いるとＡｌが損傷するので好ましくない。なお、ＩＴＺＯ層を用いる場合、ＩＴＺＯ層を成膜法で形成した段階では非晶質であり抵抗が高いので、エッチング処理終了後、適切な工程において１８０℃以上に加熱する熱処理を施してＩＴＺＯ層の接続部分（表面部分）を低抵抗化しておくことが必要となる。
【００５７】
以上の工程により図１２Ｂに断面構造を示す薄膜トランジスタＴ３を備えた薄膜トランジスタアレイ基板Ｈ３を得ることができる。このように得られた薄膜トランジスタＴ３は、画素電極３２が直接ドレイン電極３８に接続されるとともに、ソース端子４２がソース配線Ｓにゲート端子４３がゲート配線Ｇにそれぞれ直接接続されているので、ソース電極３７とドレイン電極３８の上に従来必要であった絶縁膜としてのパッシベーション膜を省略することができ、このパッシベーション膜に従来形成していたコンタクトホールも不要になるので、先に説明したように工程の簡略化に寄与する。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。
【００５８】
「第３実施形態」
図１３は本発明の第３実施形態の薄膜トランジスタＴ５を備えた薄膜トランジスタ（アレイ）基板Ｈ５の要部平面図、図１９は薄膜トランジスタ部分の要部断面図である。この実施形態の薄膜トランジスタ（アレイ）基板Ｈ５においては、ガラス等からなる透明の基板１上に、複数のゲート配線Ｇ・・・と複数のソース配線Ｓ・・・とが平面視マトリクス状に配設されている。そして、ゲート配線Ｇ・・・とソース配線Ｓ・・・とで囲まれた領域が１つの画素とされ、これらの画素領域毎に透明導電材料のＩＺＯまたはＩＴＺＯからなる画素電極５２が基板１の上方に位置した状態で設けられ、各画素領域の隅部にスイッチング素子としての薄膜トランジスタＴ５が設けられている。
【００５９】
この例の薄膜トランジスタアレイ基板Ｈ５において、透明基板上の各画素領域の隅部の薄膜トランジスタ形成部分に、ゲート配線Ｇから引き出された短冊状のゲート電極５３が形成され、これらゲート配線Ｇ・・・とゲート電極５３を覆うようにゲート絶縁膜５４が形成され、ゲート電極５３上のゲート絶縁膜５４上にポリシリコンまたはアモルファスシリコン（ａ-Ｓｉ）等からなるアイランド状の半導体能動膜５５がゲート電極５３の上方に位置するように設けられている。そして、リン等のｎ型不純物を含むアモルファスシリコン（ａ-Ｓｉ：ｎ+）からなるオーミックコンタクト膜５６を介して半導体能動膜５５の一側端部上にソース電極５７が形成され、半導体能動膜５５の他端部上に同様のオーミックコンタクト膜５６を介してドレイン電極５８が形成され、ソース電極５７とドレイン電極５８とがゲート電極５３の上方で対峙される一方、ソース電極５７がソース配線Ｓに接続されるとともに、ドレイン電極５８が後述の画素電極５２に直接接続されて薄膜トランジスタＴ５が構成されている。
【００６０】
次に、ソース配線Ｓとゲート配線Ｇとで囲まれた領域であって、ゲート絶縁膜５４の上には、ソース配線Ｓとゲート配線Ｇとで囲まれた領域の大部分を占めるとともに、ソース電極５７の形成部分と半導体能動膜５５の形成部分とゲート電極５８の形成部分のそれぞれの領域を除いた部分においてゲート絶縁膜５４に密着し、ドレイン電極５８の端部側に直接密着するように画素電極５２が形成されている。また、複数形成されたソース配線Ｓの各端部側（図１３では上側端部のみを記載した）には、ソース配線Ｓの端部ＳＥ３に一部を直接積層されたＩＺＯまたはＩＴＺＯからなるソース端子６２が形成されている。更に、複数形成されたゲート配線Ｇの各端部側（図１では左側端部のみを記載した）には、ゲート配線Ｇの端部ＧＥ３に一部を直接積層され、他の部分を基板１に積層されたＩＺＯまたはＩＴＺＯからなるゲート端子６３が形成されている。
【００６１】
なお、図１９に示す構造では液晶と対向基板を省略して記載したが、図１９に示す薄膜トランジスタアレイ基板Ｈ５と対向基板と間に液晶が封入されて液晶表示装置が構成されるのは、先の第１実施形態の場合と同等である。
【００６２】
この実施形態の構造においては、ＩＺＯまたはＩＴＺＯからなる画素電極５２がゲート絶縁膜５４の上に直に接触して形成されており、更にドレイン電極５８に直に積層されているので、図２９に示した従来構造とは異なり、パッシベーション膜１１１が省略された構造とされている。このような構造を採用することにより、パッシベーション膜１１１を形成するための工程を簡略化できるとともに、パッシベーション膜１１１に従来形成していたコンタクトホール１１２、１０８、１１３の形成工程も省略できるので工程の簡略化を推進できる。
【００６３】
ここで、図１３に示す構造を採用すると、画素電極５２のパターニングの工程で画素電極５２をエッチングによりパターニングする際に、画素電極５２のエッチング液にドレイン電極５８とソース電極５７も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極５２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ドレイン電極５８およびソース電極５７の構成金属材料を損傷させないものを選択できるので、ドレイン電極５８とソース電極５７を損傷させることがない。
【００６４】
また、同様に画素電極５２のパターニングの工程で画素電極５２をエッチングによりパターニングする際に、画素電極５２のエッチング液にソース配線Ｓの端部ＳＥ３とゲート配線Ｇの端部ＧＥ３も浸漬されることになるが、ＩＺＯまたはＩＴＺＯからなる画素電極５２をエッチングするためのエッチング液として、先に説明の如くシュウ酸や塩酸など、ソース配線Ｓの端部ＳＥ３とゲート配線Ｇの端部ＧＥ３の構成金属材料を損傷させないものを選択できるので、ソース配線Ｓの端部ＳＥ３とゲート配線Ｇの端部ＧＥ３を損傷させることなくソース端子とゲート端子を形成することができる。
【００６５】
以下に、図１４ないし図１８を基に、図１３と図１９に示す構造の薄膜トランジスタ（アレイ）基板を５枚のマスクを用いて製造する方法について説明する。ガラス等の透明基板１上に前述の金属材料からなる金属膜を形成し、この金属膜を１枚目のマスクを用いるフォトリソ工程によりパターニングして図１４に示すようにゲート配線Ｇとゲート電極５３とゲート配線の端部ＧＥ３を形成する。
【００６６】
次にこれらの上にゲート絶縁膜５４とポリシリコンまたはアモルファスシリコン等からなる半導体能動膜５５１とオーミックコンタクト膜５６１を図１５に示すように積層し、これらを２枚目のマスクを用いるフォトリソ工程でパターニングしてゲート電極５３上のゲート絶縁膜５４上の半導体能動膜５５１とオーミックコンタクト膜５６１のみを図１６に示すように残して他の部分は除去する。次にこれらの上に図１７に示すように金属膜５９を積層するとともに、３枚目のマスクを用いるフォトリソ工程において金属膜５９をパターニングして図１８に示すように半導体能動膜５５の一側端部にオーミックコンタクト膜５６１を介して半導体能動膜５５の一側端部に先端部を重ねるソース電極５７を形成し、同時に半導体能動膜５５の他側端部にオーミックコンタクト膜５６を介して半導体能動膜５５の他側端部に先端部を重ねるドレイン電極５８を形成する。
【００６７】
次に、４枚目のマスクを用いるフォトリソ工程により、ゲート配線Ｇの端部ＧＥ３とソース配線Ｓの端部ＳＥ３の周囲のゲート絶縁膜５４を図１８に示すように除去する。次にこれらの上にＩＺＯ層またはＩＴＺＯ層を全体に積層してから５枚目のマスクを用いるフォトリソ工程によりパターニングして図１９に示すように画素電極５２を形成すると同時に、図２０に示すようにソース配線Ｓの端部ＳＥ３側にソース端子６２を図１９に示すようにゲート配線Ｇの端部ＧＥ３側にゲート端子６３をそれぞれ形成する。ここで、用いるＩＺＯ層として、インジウム酸化物（ＩｎＯx）を９０％と亜鉛酸化物（ＺｎＯx）を１０％の混合物の層を例示することができる。また、ＩＺＯ層をエッチングするためのエッチング液としては、シュウ酸：（ＣＯＯＨ）2あるいは塩酸：ＨＣｌなどの酸を用いることができる。シュウ酸として、例えば、０.６ｍｏｌ／ｌの濃度のものを用いることができ、塩酸としては３.５％のものを用いることができる。また、ＩＴＺＯ層として、インジウム錫酸化物（ＩｎＯx）を８５％、錫酸化物（ＳｎＯx）を１０％、亜鉛酸化物（ＺｎＯx）を５％含有する混合物の層を例示することができる。更にこのＩＴＺＯ層をエッチングするためのエッチング液は前述のＩＺＯ層の場合と同等のものを利用できる。
【００６８】
前述のＩＺＯ層またはＩＴＺＯ層を前記のエッチング液でエッチングする際、ソース配線Ｓとソース電極５７とゲート電極５８がエッチング液に浸漬されることとなるが、シュウ酸をエッチング液として用いる場合は、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極５７とゲート電極５８を形成することができるとともに、塩酸をエッチング液として用いる場合は、Ｃｕ、Ｍｏ、Ｃｒ、Ｔｉ、Ｔａ、Ｗなどの金属からあるいはこれらの合金からソース配線Ｓとソース電極５７とゲート電極５８を形成することができる。ただし、塩酸をエッチング液として用いた場合に配線用あるいは電極用としてＡｌを用いるとＡｌが損傷するので好ましくない。なお、ＩＴＺＯ層を用いる場合、ＩＴＺＯ層を成膜法で形成した段階では非晶質であり抵抗が高いので、エッチング処理終了後、適切な工程において２００℃以上に加熱する熱処理を施してＩＴＺＯ層の接続部分（表面部分）を低抵抗化しておくことが必要となる。
【００６９】
以上の工程により図１９に断面構造を示す薄膜トランジスタＴ５を得ることができる。このように得られた薄膜トランジスタＴ５は、画素電極５２が直接ドレイン電極５８に接続されるとともに、ソース端子６２がソース配線Ｓにゲート端子６３がゲート配線Ｇにそれぞれ直接接続されているので、ソース電極５７とドレイン電極５８の上に従来必要であった絶縁膜としてのパッシベーション膜を省略することができ、このパッシベーション膜に従来形成していたコンタクトホールも不要になるので、先に説明したように工程の簡略化に寄与する。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。
【実施例】
【００７０】
複数枚のガラス基板上に、室温成膜、Ｏ2分圧６.３×１０-3Ｐａ（５×１０-5Torr）の条件でインジウム錫酸化物膜（ＩＴＯ膜、Ｉｎ：Ｓｎ＝９２ａｔ％：８ａｔ％、厚さ１２００Å）とインジウム錫亜鉛酸化物皮膜「ＩＴＺＯ膜：Ｉｎ2Ｏ3-ＳｎＯ2-ＺｎＯ膜」（Ｉｎ：Ｓｎ：Ｚｎ＝８８ａｔ％：９ａｔ％：３ａｔ％、厚さ１２００Å）と、インジウム亜鉛酸化物皮膜（ＩＺＯ膜：Ｉｎ：Ｚｎ＝８２ａｔ％：１８ａｔ％、厚さ１２００Å）のいずれかを個々にスパッタ装置で形成し、各皮膜のＸ線回折ピークを求めた。ここで用いたターゲットは、ＩＴＯ膜の場合はＩｎ：Ｓｎ＝９０ａｔ％：１０ａｔ％の組成のターゲット、ＩＴＺＯ膜の場合は、Ｉｎ：Ｓｎ：Ｚｎ＝８５ａｔ％：１０ａｔ％：５ａｔ％の組成のターゲット、ＩＺＯ膜の場合はＩｎ：Ｚｎ＝８３ａｔ％：１７ａｔ％の組成のターゲットとした。また、インジウム亜鉛皮膜とインジウム錫亜鉛皮膜については、２０％Ｈ2／Ｎ2の雰囲気のアニール炉において２５０℃に２時間加熱する熱処理を施した後のＸ線回折ピークも求めた。図２１にＩＴＯ膜の結果を示し、図２２にＩＴＺＯ膜の結果を示し、図２３にＩＺＯ膜の結果を示す。
【００７１】
図２１と図２２と図２３に示す結果から、室温成膜した場合、ＩＴＯ膜は結晶性を示し、ＩＴＺＯ膜とＩＺＯ膜はいずれもブロードな曲線を示すアモルファス膜であることが判明した。また、ＩＴＺＯ膜は熱処理を施すと結晶化するが、ＩＺＯ膜は熱処理を施しても結晶化しないことが判明した。以上のことから、本発明に係る組成のＩＴＺＯ膜は、成膜状態ではアモルファス状態であるがこれを熱処理することで結晶化できることが明らかになった。また、ＩＴＺＯ膜は成膜のままのアモルファス状態において６００×１０-6Ω・ｃｍの抵抗を示したが、熱処理後は２５０×１０-6Ω・ｃｍの抵抗となり、アモルファス状態から結晶化することで抵抗値が減少することを確認できた。
【００７２】
図２４は本発明に係るインジウム錫亜鉛酸化物膜の熱処理後の状態がアモルファス相状態となるか、多結晶状態となるかを示すグラフである。図２４のグラフの縦軸においてＺｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）[ａｔ％]は、亜鉛とインジウムと錫の合計量に対する亜鉛の原子数率を示すもので、横軸のＳｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）[ａｔ％]は亜鉛とインジウムと錫の合計量に対する錫の原子数率を示す。
【００７３】
図２４に描いたａ線は亜鉛とインジウムと錫の合計量に対するＺｎ：１ａｔ％の組成を示し、ｂ線は亜鉛とインジウムと錫の合計量に対するＺｎ：９ａｔ％の組成を示し、ｃ線は亜鉛に対する錫の原子数比が１の場合の組成を示す。図２４において、ａ線の下の組成範囲では、酸化物透明導電膜が成膜時に多結晶相となってしまい、弱酸では容易にエッチングできない組成範囲である。図２４において、ｂ線の上の組成範囲では成膜のままのアモルファス状態の膜を熱処理（アニール）してもアモルファスのままの状態を維持する組成範囲であり、接続抵抗を低抵抗化できない組成範囲である。また、図２４においてｃ線は亜鉛と錫の組成比が同一であることを示すので、電子キャリアを亜鉛が消費する割合が多くなり、ｃ線よりも上の組成範囲では電子キャリアを消費する亜鉛の量が多くなり過ぎて低抵抗接続できない組成範囲である。また、組成範囲がｃ線の下の領域であってもｃ線に近づくと抵抗が大きくなる傾向にあることを意味する。
【００７４】
また、図２４の縦軸の亜鉛量が１０ａｔ％であって、横軸の錫量が５ａｔ％の膜と縦軸の亜鉛量が１０ａｔ％であって、横軸の錫量が９ａｔ％の膜はいずれも３００℃に加熱する熱処理を施しても結晶化しなかった試料である。これらに対し、縦軸の亜鉛量が５ａｔ％であって、横軸の錫量が８ａｔ％の膜と縦軸の亜鉛量が５ａｔ％であって、横軸の錫量が９ａｔ％の膜はいずれも２３０℃で熱処理することで結晶化できた。更に、縦軸の亜鉛量が３ａｔ％であって、横軸の錫量が６ａｔ％の膜と縦軸の亜鉛量が３ａｔ％であって、横軸の錫量が９ａｔ％の膜はいずれも２００℃で熱処理することで結晶化できた。
【００７５】
以上のことから、亜鉛量を少なくすることで結晶化温度を低くできることが判明した。また、本発明に係る酸化物透明導電膜を電子機器に応用する場合、基板あるいはその上に積層する種々の膜の耐熱温度の制限から、熱処理温度はできる限り低い方が好ましい。よって、熱処理温度を低くすると同時に低接続抵抗化するためには、インジウムに対して添加する亜鉛量、錫量ともに少ない方が好ましいと考えることができる。
【００７６】
更に、これらの種々の条件を十分に満足させるために、亜鉛に対する錫の原子数比が１を超える条件を満たした上で、亜鉛含有量に関し、１ａｔ％以上、９ａｔ％以下の範囲内でも、２ａｔ％以上、７ａｔ％以下の範囲がより好ましく、錫含有量に関し、２０ａｔ％以下の範囲でも５ａｔ％以上、１０ａｔ％以下の範囲がより好ましい。
【００７７】
次に、図２５は先の成膜したまま（as.depo状態）のＩＴＺＯ膜において、亜鉛添加量（Ｚｎ添加量）を５ａｔ％に固定した場合に錫含有量の大小に応じた６０秒でのエッチング量の変化を測定した結果を示す。エッチング液は３.５％濃度の塩酸溶液（弱酸溶液）を用いた。図２５に示す結果から、Ｓｎの添加量が多いほどエッチング量は低下することが明らかである。よって本発明に係る酸化物透明導電膜を用いて微細配線化するためには、錫添加量を調節することでエッチングレート（Ｅ／Ｒ）を適宜選択できることで対応可能であることが判明した。ただし、Ｓｎ添加量２０ａｔ％において得られるエッチング量は小さいので、これ以上Ｓｎ添加量を増加してもエッチング時間が長くなり、加工時間が増えるので、添加量の上限を２０ａｔ％とすることが好ましい。
【００７８】
図２６は先の成膜したままのＩＴＺＯ膜において、亜鉛添加量（Ｚｎ添加量）を３ａｔ％、錫添加量（Ｓｎ）を９ａｔ％に設定した場合に得られた酸化物透明導電膜の透過率の波長依存性を示す。図２６に示す結果から、本発明に係る酸化物透明導電膜は、可視光域（大略４５０ｎｍ〜７５０ｎｍ）において９０％を超える優れた透過率を示していることが明らかである。この値は従来から用いられているインジウム錫酸化物膜の透明導電膜と同等か、波長に応じてはそれ以上に優れたものである。従って、本発明に係る酸化物透明導電膜を液晶パネル用の画素電極や透明配線として用いても明るい表示を得ることができることが明らかである。
【００７９】
図２７は先の組成のＩＴＺＯ膜において、成膜のままの膜の抵抗値とアニール後の膜の抵抗値に対する成膜雰囲気中の酸素分圧（Ｏ2分圧）依存性を測定した結果と、アモルファス状態のＩＴＯ膜のエッチングレート（Ｅ／Ｒ）に及ぼす酸素分圧依存性を示す。ＩＴＯ膜においても酸素分圧の微調整によってエッチングレート（Ｅ／Ｒ）の低いアモルファス状態のａ-ＩＴＯ膜を得ることができるが、酸素分圧の調整を厳密に行わないと、部分的にエッチングレート（Ｅ／Ｒ）の異なるａ-ＩＴＯ膜が生成されてしまう傾向がある。これは、ａ-ＩＴＯ膜をエッチングして配線を形成する場合に、成膜時の酸素分圧のばらつきによりエッチングむらを生じやすいａ-ＩＴＯ膜となり易く、ａ-ＩＴＯ膜では膜質により微細配線を精密に得ることが難しいことを意味する。
【００８０】
図２８はＴＣＰ接続を行った後、信頼性試験を行った結果を示す。また、各測定値は以下の表１に示す。表１のＴＣＰ抵抗とは、ＴＣＰによる接続（幅４０×１０-6ｃｍの金属端子電極との接続）を行い、任意の２本間の抵抗値を測定したものであり、ＴＣＰ接続による金属端子との接続部分５０本の平均値を示している。信頼性試験とは高温高湿（８０℃、９０％ＲＨ、２４０時間）後の抵抗値を測定したものである。
【００８１】
「表１」
Ｈ2アニール  膜構造    初期ＴＣＰ抵抗  信頼性試験後
ＩＴＯ膜        無し     多結晶      〇 １.１Ω       〇１.９Ω 
ａ−ＩＴＯ膜    有り     多結晶      〇 １.４Ω       〇２.０Ω 
ＩＴＺＯ膜      有り     多結晶      〇 ３.７Ω       〇２.３Ω 
ＩＺＯ膜        無し     非晶質      ×  ７.４Ω      ×４１.３Ω 
ＩＴＺＯ膜      無し     非晶質    （× ７.４Ω）   （×４１.３Ω）
【００８２】
これらの結果から、ＩＺＯ膜でもａ-ＩＴＯ膜でも接触抵抗が経時的に大気中において上昇してゆくことが判明した。また、アニール処理によりａ-ＩＴＯは結晶化し、接触抵抗が低いまま安定することが判明した。なお、表１には記載されていないが、アニールしたＩＺＯ膜はＸ線回折ではアモルファスであることが判明し、接触抵抗は改善されるものの、ＩＴＯ膜と同程度まで改善はされなかった。 なお、信頼性試験として、高温ドライ８０℃、１０％ＲＨ、２４０Ｈの環境でも同等の試験を行ったが図２８に示す結果と全く同じ結果を得ることができた。 これらの試験結果から、アモルファス状態のＩＴＺＯ膜をアニールすることで低抵抗化することができ、しかも環境試験後においても低抵抗を保持できることが判明した。
【００８３】
以上説明したように本発明は、薄膜トランジスタ基板において、ソース配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるソース端子を直接接続させることにより、ソース配線上に従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。また、薄膜トランジスタ基板において、ゲート配線にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなるゲート端子を直接接続させることにより、あるいは、ドレイン電極にインジウム錫亜鉛酸化物またはインジウム亜鉛酸化物からなる画素電極を直接接続させることにより、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。
【００８４】
前述の各構造において、ソース配線、ゲート配線またはドレイン電極が、アルミニウム、銅、モリブデン、クロム、チタン、タンタルおよびタングステンのいずれか１つまたはこれらの合金からなることが好ましい。これらの材料を選択することにより、インジウム亜鉛酸化物をエッチングする際のエッチング液でソース配線、ゲート配線、またはドレイン電極を損傷されないようにすることが可能となる。
【００８５】
また、先に記載の構造のソース配線とゲート配線とドレイン電極を有し、先に記載のソース端子とゲート端子と画素電極を有する薄膜トランジスタアレイ基板であるならば、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。より具体的には、パッシベーション膜そのものを形成する工程と、コンタクトホール形成用の露光工程とドライエッチング工程とストライプ工程と洗浄工程を省略することができる。
【００８６】
そして、この構造の薄膜トランジスタアレイ基板を備えた液晶表示装置にあっては、従来必要としていたパッシベーション膜等の絶縁膜を不要にすることができ、その絶縁膜に従来必要であったコンタクトホールも不要にすることができる。よって、絶縁膜の成膜工程を省略できるとともに、コンタクトホールの形成のために必要としていた工程も不要になり、工程の簡略化をなし得る。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る薄膜トランジスタ基板の第１実施形態の要部を示す平面略図。
【図２】図１に示す薄膜トランジスタ基板の第１実施形態の要部断面図。
【図３】図１に示す薄膜トランジスタ基板の第１実施形態の一部断面図。
【図４】図１〜図３に示す第１実施形態の構造を製造する方法を説明するためのもので、基板上に半導体膜と絶縁膜を積層した状態を示す断面図。
【図５】同方法を説明するためのもので、基板上にゲート絶縁膜とゲート電極を形成した状態を示す断面図。
【図６】同方法を説明するためのもので、基板上に絶縁膜を形成した状態を示す断面図。
【図７】同方法を説明するためのもので、基板上の絶縁膜にコンタクトホールを形成し、ソース電極とドレイン電極を半導体能動膜に接続した状態を示す断面図。
【図８】同方法を説明するためのもので、ソース配線端部にソース端子をドレイン電極端部に画素電極を各々直接接続した状態を示す断面図。
【図９】本発明に係る薄膜トランジスタ基板の第２実施形態の要部を示す平面略図。
【図１０】図９に示す第２実施形態の構造を製造する方法を説明するためのもので、基板上にゲート電極とゲート配線を形成した状態を示す断面図。
【図１１】同方法を説明するためのもので、基板上にゲート絶縁膜と半導体能動膜とオーミックコンタクト膜と金属膜を形成した状態を示す断面図。
【図１２】同方法を説明するためのもので、図１２Ａは基板上の金属膜とオーミックコンタクト膜とゲート絶縁膜の必要部分をパターニングした状態を示す断面図、図１２Ｂは画素電極と端子を形成して得られた薄膜トランジスタの第２実施形態を示す断面図。
【図１３】本発明に係る薄膜トランジスタ基板の第３実施形態の要部を示す平面略図。
【図１４】図１３示す第３実施形態の構造を製造する方法を説明するためのもので、基板上にゲート電極とゲート配線とを形成した状態を示す断面図である。
【図１５】同方法を説明するためのもので、基板上にゲート絶縁膜と半導体能動膜と金属膜を積層した状態を示す断面図。
【図１６】同方法を説明するためのもので、基板上のゲート電極上方のゲート絶縁膜上にアイランド状のオーミックコンタクト膜と半導体能動膜を形成した状態を示す断面図。
【図１７】同方法を説明するためのもので、基板上のオーミックコンタクト膜と半導体能動膜上に電極膜を形成した状態を示す。
【図１８】同方法を説明するためのもので、ゲート電極上方に薄膜トランジスタを形成した状態を示す断面図。
【図１９】同方法を説明するためのもので、画素電極と端子を形成して図１３に示す平面構造の薄膜トランジスタ基板を得た状態の断面図。
【図２０】図１９に示す構造の薄膜トランジスタにおいてソース配線端子部分を示す断面図。
【図２１】図２１はＩＴＯ膜のＸ線回折試験結果を示す図。
【図２２】図２２はＩＴＺＯ膜のＸ線回折試験結果を示す図。
【図２３】図２３はＩＺＯ膜のＸ線回折試験結果を示す図。
【図２４】図２４は本発明に係る酸化物透明導電膜が結晶化状態あるいはアモルファス状態となる場合の亜鉛含有量依存性と錫含有量依存性を示す図。
【図２５】図２５は本発明に係る酸化物透明導電膜における錫添加量に対するエッチング量依存性を示す図。
【図２６】図２６は本発明に係る酸化物透明導電膜における光透過率の波長依存性を示す図。
【図２７】図２７は本発明に係る酸化物透明導電膜の比抵抗値に対する成膜時の酸素分圧依存性とＩＴＯ膜のエッチングレートに対する成膜時の酸素分圧依存性を示す図。
【図２８】図２８は本発明に係る酸化物透明導電膜のＴＣＰ接続抵抗の信頼性試験結果を示す図。
【図２９】従来の薄膜トランジスタ基板の一例を示す平面略図。
【図３０】図２９に示す従来の薄膜トランジスタ基板の要部断面図。
【図３１】図２９に示す従来の薄膜トランジスタ基板の一部断面図。
【図３２】従来の薄膜トランジスタ基板を製造する方法を説明するためのもので、基板上にアイランド状の半導体膜と下部絶縁膜を形成した状態を示す断面図。
【図３３】同方法を説明するためのもので、下部絶縁膜上にゲート絶縁膜とゲート電極を形成した状態を示す断面図。
【図３４】同方法を説明するためのもので、ソース電極とドレイン電極を形成した状態を示す断面図。
【図３５】同方法を説明するためのもので、パッシベーション膜を形成した状態を示す断面図。
【図３６】同方法を説明するためのもので、パッシベーション膜にコンタクトホールを形成した状態を示す断面図。
【図３７】同方法を説明するためのもので、ＩＴＯの画素電極と端子電極を形成した状態を示す断面図。
【符号の説明】
【００８８】
Ｅ・・・液晶表示装置、Ｈ１、Ｈ３、Ｈ５・・・薄膜トランジスタアレイ基板、Ｓ・・・ソース配線、Ｇ・・・ゲート配線、１・・・基板、２…画素電極、１２、４２、６２・・・ソース端子、１３、４３、６３・・・ゲート端子、１５・・・対向基板、Ｔ１、Ｔ２、Ｔ３、Ｔ５・・・薄膜トランジスタ、１０、２９、３８、５８・・・ドレイン電極、１１、２８、３７、５７・・・ソース電極。
【図１】
2008090310.tif 000003
【図２】
2008090310.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008090310.tif 000008
【図７】
2008090310.tif 000009
【図８】
2008090310.tif 000010
【図９】
2008090310.tif 000011
【図１０】
2008090310.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2008090310.tif 000030
【図２９】
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【図３０】
2008090310.tif 000032
【図３１】
2008090310.tif 000033
【図３２】
2008090310.tif 000034
【図３３】
2008090310.tif 000035
【図３４】
2008090310.tif 000036
【図３５】
2008090310.tif 000037
【図３６】
2008090310.tif 000038
【図３７】
2008090310.tif 000039
【手続補正書】
【提出日】平成19年10月29日(2007.10.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上のゲート配線とソース配線との交差部付近に薄膜トランジスタを形成する段階と
前記ゲート配線と直接接続するゲート端子、前記ソース配線と直接接続するソース端子および前記薄膜トランジスタと直接接続する画素電極を形成する段階とを含む薄膜トランジスタ基板の製造方法において、
前記ゲート端子、ソース端子および画素電極を形成する段階は、
前記薄膜トランジスタが形成された基板上にインジウム亜鉛酸化物（ＩＺＯ）層またはインジウム錫亜鉛酸化物（ＩＴＺＯ）層を積層する段階と、前記ＩＺＯ層またはＩＴＺＯ層を１８０℃ないし３００℃の温度にて熱処理して前記ＩＺＯ層またはＩＴＺＯ層の少なくとも表面部分を結晶化する段階と、
前記結晶化されたＩＺＯ層またはＩＴＺＯ層をパターニングする段階とを含むことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
前記結晶化する段階における熱処理は、大気中、Ｎ２雰囲気中、Ｈ２／Ｎ２雰囲気中、Ｏ２／Ｎ２雰囲気中および真空の雰囲気中のいずれか一つの雰囲気中にて実施することを特徴とする請求項１記載の薄膜トランジスタ基板の製造方法。