(57)【要約】【課題】シリアルデータ通信を行なう際に発生するシリアルデータのジッタを、外部装置を使用することなく測定できるＢＩＳＴ回路を備えた半導体集積回路を提供する。【解決手段】半導体集積回路は、パターンジェネレータにより生成したテスト用パラレルデータをシリアライザによりシリアルデータに変換し、そのシリアルデータをデシリアライザによりパラレルデータに変換し、エラーディテクタによりテスト用パラレルデータと照合しビット・エラー・レートを算出する。その際、ＣＤＲ回路により生成されたリカバークロックの位相を位相調整回路によりコードに対応したシフト量分シフトし、対応するコードと算出したビット・エラー・レートをレジスタに記憶した後、レジスタに記憶されたコードとコードに対するビット・エラー・レートを読み出し、演算回路によりシリアルデータのジッタ量を算出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
テスト用パラレルデータを生成するパターンジェネレータと、該テスト用パラレルデータをシリアルデータに変換するシリアライザと、前記シリアルデータを入力してパラレルデータに変換するデシリアライザと、前記テスト用パラレルデータと前記デシリアライザにより変換されたパラレルデータを照合しビット・エラー・レートを算出するエラーディテクタを有する半導体集積回路において、
前記シリアルデータの変化点を検出してリカバークロックを生成し、前記シリアルデータとともに出力するＣＤＲ回路と、
前記リカバークロックの位相をコードに対応したシフト量分シフトする位相調整回路と、
前記コードと該コードに対応するビット・エラー・レートを記憶するレジスタとを備えたことを特徴とする半導体集積回路。
【請求項２】
前記レジスタに記憶されたコードと該コードに対するビット・エラー・レートを読み出し、前記シリアルデータのジッタ量を算出する演算回路とを備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記位相調整回路は、前記リカバークロックの位相シフト量に対応したコードを順次発生するコード発生回路と、前記コードに従って前記リカバークロックの位相をシフトする位相インタポレータとを備えたことを特徴とする請求項１又は２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、シリアルデータ通信を行なう際に発生するシリアルデータのジッタを、外部装置を使用することなく測定することのできるＢＩＳＴ回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、ネットワーク分野では、シリアルデータ伝送を中心とした通信技術が発達してきた。このようなシリアルデータ通信技術においては、低速のパラレルデータを高速のシリアルデータに変換して光ファイバ等の伝送路を介して送信する機能と、高速のシリアルデータを受信し、このシリアルデータの変化点を検出してリカバークロックを生成し、このリカバークロックに同期してシリアルデータを低速のパラレルデータに変換する機能の両方を備える半導体集積回路が知られている。
【０００３】
図４は、従来のシリアルデータ通信に用いられる半導体集積回路の一例の概略図である。図に示す半導体集積回路３０は、トランシーバ３１と、ＢＩＳＴ回路３２と、セレクタ３３、３４を備える。トランシーバ３１は、低速のパラレルデータを高速のシリアルデータに変換して送信するトランスミッタ部３５と、高速のシリアルデータを受信し、このシリアルデータから生成されるリカバークロックに同期して低速のパラレルデータに変換するレシーバ部３６とから構成されている。
【０００４】
ところで、上記トランシーバ３１を半導体集積回路で実現する場合に最も問題となるのはテストである。その理由は、従来のＬＳＩテストのような低速でのファンクションテストでは実動作スピードでの動作が確認できないため、半導体集積回路が正常に製造されたかどうかを確認することができないからである。また、高速で送受信されるデータ信号を扱うことができるテスターは非常に高価であり、テストコストが非常に高くなる。このため、トランシーバを設計する際には、一般的にループバックテストと呼ばれる、実動作スピードで自己テストを行なうためのＢＩＳＴ回路が組み込まれる。
【０００５】
図４に示す半導体集積回路３０の場合、トランシーバ３１のトランスミッタ部３５では、通常動作時にはチップ外部からのパラレルデータが、また、テスト動作時にはＢＩＳＴ回路３２からのテスト用のパラレルデータが、それぞれセレクタ３３を介して入力され、シリアルデータに変換されて送信される。
【０００６】
また、トランシーバ３１のレシーバ部３６では、通常動作時にはチップ外部から入力されるシリアルデータが、また、テスト動作時にはトランスミッタ部３５から出力されるシリアルデータが、それぞれセレクタ３４を介して入力され、パラレルデータに変換される。変換後のパラレルデータは、チップ外部およびＢＩＳＴ回路３２に入力され、ＢＩＳＴ回路３２ではテスト動作時にレシーバ部３６によって変換されたパラレルデータのエラーの有無を検出する。
【０００７】
すなわち、テスト動作時には、ＢＩＳＴ回路３２によってテスト用のパラレルデータが生成され、このテスト用のパラレルデータは、トランスミッタ部３５によりシリアルデータに変換されて送信される。トランスミッタ部３５から出力されたシリアルデータは、セレクタ３４を介してレシーバ部３６へ入力され、レシーバ部３６によりパラレルデータに変換され、ＢＩＳＴ回路３２により、変換後のパラレルデータにエラーがあるかどうかが検出される。このようなＢＩＳＴ回路３２を用いることにより、実動作スピードでのトランスミッタ部３５とレシーバ部３６のテストを同時に行なうことが可能となる。
【０００８】
ところで、上述したシリアルデータ通信技術においては、受信したデータのジッタが重要な性能指標となっている。ジッタとは、データ遷移タイミングにおける揺らぎのことを言い、受信したデータの誤り率であるビット・エラー・レートと密接な関係がある。現在、ジッタの測定は、外部装置、例えば、オシロスコープ、ビット・エラー・レートテスター等で行なわれるのが一般的である。
【０００９】
以下に、ビット・エラー・レートテスターでジッタを測定する原理を説明する。
【００１０】
上述したように、ジッタは、データ遷移タイミングにおける揺らぎのことを言う。本来、データ遷移はデータレートの逆数である周期ＵＩ（ユニットインターバル）毎に起きるはずであるが、送信側でのＰＬＬ回路や伝送線路等の影響により、受信したデータの遷移タイミングが上記ＵＩからずれる。このずれの幅がジッタである。
【００１１】
図５は、データの論理レベルの判定を行なうタイミングを示す図である。図５に示すように、受信側では、データ遷移が起こらないタイミングで論理的な１，０の判定を行なう。すなわち、１，０の判定を行なうタイミングは、通常、データ遷移のタイミングからちょうど０．５ＵＩずれたところに設定する。ジッタが十分小さい場合には、１，０判定のタイミングでデータ遷移を起こすことはなく、完全にデータを取り込むことができる。この場合、全受信データのうち、誤って受信したデータのビット数ＢＥＲ（ビット・エラー・レート）は０になる。しかし、データの持つジッタが多くなり、それが０．５ＵＩを超えるようになると、１，０判定のタイミングでデータ遷移を起こすことになり、ＢＥＲは１に近づいていく。
【００１２】
図６は、データの論理レベルの判定を行なうタイミングをずらした様子を示す図である。図に示すように、１，０判定のタイミングを、わざとデータ遷移のタイミングへ近づけていき、ＢＥＲ＞０となるタイミングを測定することで、データのジッタ量を求めることができる。
【００１３】
なお、ジッタテストに関する技術として、特許文献１には、キャリブレーションフェーズで比較用クロック信号の信号変化エッジと、該クロック信号の１周期分遅れたクロック信号をもとに生成されたウインドウの中央とが一致するよう調整され、ジッタ良否判定では、ジッタ規格値にウインドウ幅を設定するとともに、比較用クロック信号の信号変化エッジがウインドウ内にあるか否かを検出し、ウインドウ内にない場合には不良と判定するジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法が開示されている。特許文献１によれば、製造要因、使用環境に影響されずに正確にジッタが測定できるとしている。
【特許文献１】特開２００４−８５２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、ジッタの測定は、一般的にはオシロスコープやビット・エラー・レート等の外部装置を用いて観測することにより行なわれる。通常、出荷テストに用いる量産用のＬＳＩテスターでは、データ遷移タイミング等の微小な揺らぎであるジッタの測定を行なうことは難しい。また、ＬＳＩテスターにジッタ測定機能を持たせることも可能ではあるが、そのようなＬＳＩテスターは高価なものとなるためＬＳＩ製品の出荷テストには向かない。このため、出荷テストでジッタの測定はほとんど行なわれず、出荷先で予期せぬ不良を引き起こすことがある。
【００１５】
また、特許文献１には、ジッタテスト回路、ジッタテスト回路を搭載した半導体装置およびジッタテスト方法が開示されているものの、これらの技術はクロック信号のジッタ良否判定についてのものであり、シリアルデータ通信におけるシリアルデータのジッタ測定に関しては何ら開示されていない。
【００１６】
本発明の目的は、前記従来技術に基づく問題点を解消し、シリアルデータ通信を行なう際に発生するシリアルデータのジッタを、外部装置を使用することなく測定することのできるＢＩＳＴ回路を備えた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、テスト用パラレルデータを生成するパターンジェネレータと、そのテスト用パラレルデータをシリアルデータに変換するシリアライザと、上記シリアルデータを入力してパラレルデータに変換するデシリアライザと、上記テスト用パラレルデータと上記デシリアライザにより変換されたパラレルデータを照合しビット・エラー・レートを算出するエラーディテクタを有する半導体集積回路において、
上記シリアルデータの変化点を検出してリカバークロックを生成し、上記シリアルデータとともに出力するＣＤＲ回路と、
上記リカバークロックの位相をコードに対応したシフト量分シフトする位相調整回路と、
上記コードとそのコードに対応するビット・エラー・レートを記憶するレジスタとを備える半導体集積回路を提供するものである。
【００１８】
ここで、上記レジスタに記憶されたコードとそのコードに対するビット・エラー・レートを読み出し、上記シリアルデータのジッタ量を算出する演算回路とを備えることが好ましい。
【００１９】
また、上記位相調整回路は、上記リカバークロックの位相シフト量に対応したコードを順次発生するコード発生回路と、上記コードに従って上記リカバークロックの位相をシフトする位相インタポレータとを備えることが好ましい。
【発明の効果】
【００２０】
本発明の半導体集積回路によれば、外部に特殊な装置を接続することなく、送信シリアルデータのジッタを測定することが可能になる。また、ＡＤコンバータやＤＡコンバータなどの大規模なアナログ回路を追加することなく、ジッタ測定回路のオンチップ化が可能となる。したがって、現在あるシリアルデータ通信回路の面積を大きく変えることなく、出荷テストの際にジッタ測定を組み込んでスクリーニングすることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路について詳細に説明する。
【００２２】
図１は、本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。図１に示す半導体集積回路１０は、パターンジェネレータ１１およびエラーディテクタ１２で構成されるＢＩＳＴ（Ｂｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ：自己診断）回路１３と、シリアライザ１５と、ＣＤＲ（クロック・データリカバリ）回路１７と、位相調整回路１８と、デシリアライザ１９と、セレクタ１４，１６と、レジスタ２０と、演算回路２１とを備えている。ここで、シリアライザ１５が従来のトランスミッタ部に相当し、ＣＤＲ回路１７、デシリアライザ１９が従来のレシーバ部に相当する。また、ＢＩＳＴ回路１３も従来と同様の自己診断機能を有し、パターンジェネレータ１１とエラーディテクタ１２は対になって機能する。
【００２３】
以下に、ジッタ測定における回路動作を詳細に説明する。
【００２４】
ＢＩＳＴ回路１３を構成するパターンジェネレータ１１は、テスト用のパラレルデータ（パターン）を生成する。パターンジェネレータ１１で生成されたテスト用パラレルデータは、セレクタ１４により選択され、シリアライザ１５によって高速なシリアルデータに変換される。変換されたシリアルデータは、セレクタ１６で選択（ループバック）され、ＣＤＲ回路１７に入力される。ＣＤＲ回路１７は、シリアルデータの変化点を検出してリカバークロックを生成し、シリアルデータとともに出力する。リカバークロックとシリアルデータは、後述する位相調整回路１８によりその位相が調整（シフト）され、デシリアライザ１９に入力される。また、位相調整回路１８からは、位相シフト量に対応するコードが生成されレジスタ２０へ出力される。
【００２５】
デシリアライザ１９では、リカバークロックが位相調整回路１８により位相シフトされたクロック（以下、タイミングクロック）に基づいてシリアルデータをパラレルデータに変換する。エラーディテクタ１２は、デシリアライザ１９から受取ったパラレルデータとパターンジェネレータ１１から発生させたテスト用パラレルデータ（パターン）を照合し、パターンジェネレータ１１から発生させたテスト用パラレルデータのビット数とエラーディテクタ１２で検出されたエラーのビット数の比（ビット・エラー・レート）を出力する。これらのビット・エラー・レートと位相調整回路１８からの位相シフト量に対応したコードは、一旦レジスタ２０に記憶される。演算回路２１は、レジスタ２０に記憶されたビット・エラー・レートとコードを読み出し、ジッタ量を算出する。
【００２６】
次に、位相調整回路１８について説明する。上述したように、本発明の実施形態では、ＣＤＲ回路１７とデシリアライザ１９の間に位相調整回路１８を備える。
図２は本発明の半導体集積回路に用いられる位相調整回路の内部構成を表す一実施形態の概略図である。図２に示す位相調整回路１８は、入力されるクロックとシリアルデータの位相を遅らせることができる回路であって、コード発生回路２２と、位相インタポレータ２３、および０．５ＵＩの遅延回路２４と１ＵＩの遅延回路２５とを備える。
【００２７】
コード発生回路２２は、リカバークロックの位相シフト量に対応したコードを順次発生し、位相インタポレータ２３へ出力する。位相インタポレータ２３は、コード発生回路２２で発生させたコードに従って、例えば、表１のような対応関係で入力したリカバークロックの位相を順次ずらす。表１の例では、コード（１６進数で表記）は、１ＵＩの８ビットの分解能をもつシフト量に対応している。
図３は、表１に従った所定のコードに対応した１，０の判定タイミングを示す図である。図に示すように、例えば、コード０ｘ００ではシフト量０ＵＩのタイミングで、コード０ｘ１０ではシフト量０．５ＵＩのタイミングで、コード０ｘ１Ｆではシフト量０．９６８７５ＵＩのタイミングでデータの１，０の判定を行なっている。
【００２８】
【表１】
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０．５ＵＩ遅延回路２４は、位相インタポレータ２３から出力されたクロックを０．５ＵＩ、すなわち、１８０°その位相を遅延させ、タイミングクロックとして出力する。１ＵＩ遅延回路２５は入力されたシリアルデータを１ＵＩ、すなわち、３６０°その位相を遅延させる。したがって、位相調整回路１８から出力されるタイミングクロックは、位相インタポレータ２３と０．５ＵＩ遅延回路２４によって、リカバークロックに対して０．５ＵＩから１．５ＵＩの遅延を持つことになる。一方、シリアルデータは、１ＵＩ遅延回路２５によって遅延されるため、タイミングクロックは、シリアルデータに対して±０．５ＵＩの位相関係で変化することになる。
【００２９】
位相調整回路１８によって位相がずらされたタイミングクロックとシリアルデータは、デシリアライザ１９に入力され、タイミングクロックに基づいてシリアルデータがパラレルデータに変換される。タイミングクロックとシリアルデータの位相関係によっては、データをうまく取り込むことができなくなる。エラーディテクタ１２では、デシリアライザ１９によりパラレル化されたデータとパターンジェネレータ１１で発生したパラレルデータのパターンの照合を行い、ビット・エラー・レートが算出される。
【００３０】
レジスタ２０は、位相調整回路１８のコード、すなわち、位相シフト量と、ビット・エラー・レートの対応関係を表の形式で記憶する。演算回路２１は、レジスタ２０に記憶された位相シフト量とビット・エラー・レートの表から、ビット・エラー・レートが０となる最大の位相シフト量（ずらし幅）を求める。すなわち、１からこの位相のずらし幅を引き、データレートの逆数を掛けたものがジッタの値となる。なお、位相のずらし幅とビット・エラー・レート全体から、より精度の高いジッタ量を計算により求めることもできる。
【００３１】
なお、本実施形態では、演算回路２１によりシリアルデータのジッタ量を算出したが、レジスタ２０に記憶されたコードとビット・エラー・レートを外部のテスター等により読み出して算出することも可能であり、この場合には演算回路２１は不要となる。
【００３２】
本発明は、基本的に以上のようなものである。
【００３３】
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。
【図２】本発明の半導体集積回路に用いられる位相調整回路の内部構成を表す一実施形態の概略図である。
【図３】データの論理レベルの判定を行なうタイミングと位相シフト量のコードの対応を示す図である。
【図４】従来のシリアルデータ通信に用いられる半導体集積回路の一例の概略図である。
【図５】データの論理レベルの判定を行なうタイミングを示す図である。
【図６】データの論理レベルの判定を行なうタイミングをずらした様子を示す図である。
【符号の説明】
【００３５】
１０，３０  半導体集積回路
１１  パターンジェネレータ   
１２  エラーディテクタ
１３，３２  ＢＩＳＴ回路
１５  シリアライザ
１４，１６，３３，３４  セレクタ
１７  ＣＤＲ回路
１８  位相調整回路
１９  デシリアライザ
２０  レジスタ
２１  演算回路
２２  コード発生回路
２３  位相インタポレータ
２４  ０．５ＵＩ遅延回路
２５  １ＵＩ遅延回路
３１  トランシーバ
３５  トランスミッタ部
３６  レシーバ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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