(57)【要約】【課題】半導体層による積層構造を有する半導体基板において、半導体素子を作製する際に使用されるアライメントパターンの認識性を高め、マスク合わせの精度を向上させる。【解決手段】バルク基板１１と、バルク基板１１の表面に形成された第１半導体層１２と、第１半導体層１２の上に形成された第２半導体層１６とをさらに備え、半導体層１２の表面は、第１のアライメントパターン２１を規定する段差を有しており、第２半導体層１６の表面には、表面粗さの差によって第２のアライメントパターン２５が形成されている。【選択図】図１
2008053363.tif 000002
【特許請求の範囲】
【請求項１】
バルク基板と、
前記バルク基板の表面に形成された第１半導体層と、
前記第１半導体層の上に形成された第２半導体層と
を備え、
前記第１半導体層の表面は、第１のアライメントパターンを規定する段差を有しており、
前記第２半導体層の表面には、表面粗さの差によって第２のアライメントパターンが形成されている半導体基板。
【請求項２】
前記第２のアライメントパターンは、前記第２半導体層の表面のうち前記第１のアライメントパターンの上に位置する部分以外の部分に形成されている請求項１に記載の半導体基板。
【請求項３】
前記第２のアライメントパターンは、複数の第１部分と、前記複数の第１部分のそれぞれを包囲する第２部分とを有しており、前記複数の第１部分の表面粗さは前記第２部分の表面粗さと異なっている請求項１に記載の半導体基板。
【請求項４】
前記第１半導体層は、
前記第２半導体層における各第１部分に対して積層方向に整合する複数の第１領域と、
前記複数の第１領域を包囲する第２領域と
を有しており、
前記第１領域における不純物濃度は、前記第２領域における不純物濃度と異なっている請求項２または３に記載の半導体基板。
【請求項５】
少なくとも１つの半導体素子をさらに備えた請求項１から４のいずれかに記載の半導体基板。
【請求項６】
前記半導体素子は縦型ＭＯＳＦＥＴであって、
前記縦型ＭＯＳＦＥＴは、前記第１半導体層の上に形成されたチャネル層を有しており、
前記チャネル層と前記第２半導体層とは、同一のエピタキシャル膜から形成されている請求項５に記載の半導体基板。
【請求項７】
前記第１半導体層は炭化珪素を含む請求項１から６のいずれかに記載の半導体基板。
【請求項８】
（ａ）表面に第１半導体層を有するバルク基板を用意する工程と、
（ｂ）前記第１半導体層に、第１のアライメントパターンを規定する段差を形成する工程と、
（ｃ）前記第１のアライメントパターンを用いて、前記第１半導体層に不純物濃度の差による下地パターンを形成する工程と、
（ｄ）前記下地パターンの上に第２半導体層を堆積することにより、前記第２半導体層の表面に、表面粗さの差によって、前記下地パターンに対応する第２のアライメントパターンを形成する工程と
を包含する半導体基板の製造方法。
【請求項９】
前記第１および第２のアライメントパターンを利用して、半導体素子を形成する工程をさらに包含する請求項８に記載の半導体基板の製造方法。
【請求項１０】
前記半導体素子は縦型ＭＯＳＦＥＴであって、
前記工程（ｂ）の後、前記第１半導体層の一部に不純物を注入することにより、前記縦型ＭＯＳＦＥＴのソース領域を形成する工程（ｄ１）をさらに包含し、
前記工程（ｃ）は、前記第１半導体層の一部に不純物を注入する工程（ｃ１）を含んでおり、
前記工程（ｄ１）および前記工程（ｃ１）は、同一の注入マスクを用いて行われる請求項９に記載の半導体基板の製造方法。
【請求項１１】
前記半導体素子は縦型ＭＯＳＦＥＴであって、
前記工程（ｂ）の後、前記第１半導体層の一部に不純物を注入することにより、前記縦型ＭＯＳＦＥＴのコンタクト領域を形成する工程（ｄ２）をさらに包含し、
前記工程（ｃ）は、前記第１半導体層の一部に不純物を注入する工程（ｃ１）を含んでおり、
前記工程（ｄ２）および前記工程（ｃ１）は、同一の注入マスクを用いて行われる請求項９に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴやＭＥＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。例えば特許文献１には、ＳｉＣを用いた縦型ＭＯＳＦＥＴの構造が提案されている。
【０００４】
ＳｉＣを用いたパワー素子は、一般に、炭化珪素基板上にエピタキシャル成長させた炭化珪素層を用いて作製される。パワー素子を作製するプロセスでは、複数回にわたるフォトリソグラフィー工程が行われるが、通常は、炭化珪素層上にマーカーを形成しておき、マーカーを基準として、各フォトリソグラフィー工程におけるフォトマスクの位置決め（「マスク合わせ」ともいう）を行う。このようなマーカーは、主に、ドライエッチングにより炭化珪素層に段差を設けることによって形成される。
【０００５】
図１３（ａ）および（ｂ）は、従来のマーカー形状を例示する平面図および模式的断面図である。図示するように、バルク基板１１の上に形成された炭化珪素層１２の表面には、アライメントパターン１２０が形成されている。この例では、アライメントパターン１２０は、マーカーとして機能する複数の凹部（以下、単に「マーカー」と呼ぶ）１２１を有している。炭化珪素層１２のうちマーカー１２１が形成されていない部分とマーカー１２１との段差ｄは例えば０．３μｍ程度である。
【０００６】
このようなマーカー１２１は、例えば次のような方法で形成できる。図１４（ａ）〜（ｄ）は、従来のマーカーの形成方法を説明するための工程断面図である。
【０００７】
まず、図１４（ａ）に示すように、バルク基板１１の上にエピタキシャル成長により炭化珪素層１２を形成する。バルク基板１１として、例えば、主面が（０００１）面から＜１１−２０＞方向に数度（オフ角）傾いたオフカット基板を用いる。
【０００８】
次いで、図１４（ｂ）に示すように、炭化珪素層１２の上にマスク層１３１を形成する。マスク層１３１は、炭化珪素層１２のうちマーカーを形成しようとする領域に開口部を有している。このようなマスク層１３１は、フォトレジストやＳｉＯ2を用いて形成できる。
【０００９】
この後、図１４（ｃ）に示すように、マスク層１３１を用いて炭化珪素層１２のドライエッチングを行うことにより、炭化珪素層１２のうちマスク層１３１の開口部に位置する部分に、マーカー１２１を形成する。ドライエッチングには、フロン系のガス、または塩素系のガスを含むエッチングガスを用いることができる。エッチング量は、例えば０．１〜０．５μｍ程度である。
【００１０】
エッチング後、図１４（ｄ）に示すように、マスク層１３１を除去することにより、アライメントパターン１２０が得られる。マスク層１３１がフォトレジストを用いて形成されている場合には、マスク層１３１の除去は、有機系溶媒や酸素プラズマを用いたアッシングによって行うことができる。マスク層１３１がＳｉＯ2を用いて形成されている場合には、フッ酸系のウェットエッチングによって除去できる。
【００１１】
この後、バルク基板１１にパワー素子を作製するために行われるフォトリソグラフィー工程では、炭化珪素層１２に形成したマーカー１２１に基づいて、マスク合わせが行われる。なお、この例では、マーカー１２１として複数の凹部を形成しているが、代わりに複数の凸部を形成することもできる。
【００１２】
なお、ＳｉＣ以外の半導体を用いた素子を作製する場合でも、半導体基板あるいは半導体層に同様の方法で段差を設けてマーカーを形成し、マスク合わせを行う。
【００１３】
上述した従来技術によると、マーカー１２１が設けられた半導体層１２の上にさらに半導体膜を形成する場合に、その半導体膜の成長方法によっては、マーカーがぼやけてしまい、認識することが困難になるという問題がある。
【００１４】
ＳｉＣを用いた縦型ＭＯＳＦＥＴを作製するプロセスを例に説明する。縦型ＭＯＳＦＥＴでは、チャネル移動度を向上させる目的で、炭化珪素層１２の上に、さらにエピタキシャル成長を行ってチャネル層を形成することがある。このような場合、図１５（ａ）に示すように、アライメントパターン１２０が設けられた炭化珪素層１２の上に、さらに追加のエピタキシャル層（追エピ層）１６０を成長させる。追エピ層１６０には、マーカー１２１に対応して凹部１４１が形成され、その後の工程では、この凹部１４１がマーカーとして利用される。しかしながら、凹部１４１の形状は、炭化珪素層１２に設けられたマーカー１２１の形状と大きく異なってしまう。この理由を以下に説明する。
【００１５】
図１４を参照しながら前述した方法において、バルク基板１１としてオフカット基板を用いると、追エピ層１６０は、炭化珪素層１２の上にステップフロー成長によって形成されるため、マーカー１２１に対して等方的に堆積されない。その結果、図１５（ｂ）に示すように、炭化珪素層１２に形成されたマーカー１２１の形状は、ステップフロー成長によって崩されて、三日月形のクレーターのような凹部１４１が形成されることがある。なお、図１５（ｂ）では、追エピ層１６０のステップフロー成長の方向を矢印１５１で示している。
【００１６】
三日月形の凹部１４１は、配列方向１５１に平行な線Ａ−Ａ’に対して略対称であるが、線Ａ−Ａ’に垂直な線Ｂ−Ｂ’に対して対称ではない。追エピ層１６を形成した後に行うフォトリソグラフィー工程で、このような凹部１４１をマーカーとして用いると、特に線Ａ−Ａ’に沿った方向のマスク合わせが極めて困難になり、マスク合わせの精度が低下する。また、マーカー１２１として文字や記号を刻んでいる場合には、追エピ層１６を形成することによって、文字や記号がくずれて認識できなくなるという不具合が生じる。
【００１７】
これに対し、特許文献２には、半導体層に設けられたマーカーの上にエピタキシャル膜が形成された半導体基板の製造方法において、マーカーの認識性を確保することを目的として、結晶性の違いを利用したアライメントパターンを形成することが提案されている。特許文献２に提案された方法によると、まず、半導体層の一部に不純物イオンを注入して欠陥層を形成し、これをマーカーとして利用する。この半導体層の上に、トレンチ溝を埋めるためのエピタキシャル膜を成長させると、エピタキシャル膜には、欠陥層に対応して、結晶性の違いによるアライメントパターンが形成される。従って、エピタキシャル膜を形成した後は、結晶性の違いによるアライメントパターンを利用して、マスク合わせを行うことができる。
【特許文献１】特開平１１−２６６０１７号公報
【特許文献２】特開２００５−１９８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、特許文献２の方法では、イオン注入によって半導体層に形成された欠陥層をマーカーとして利用している。しかしながら、本願発明者が検討したところ、このような欠陥層を光学的に識別することは困難である。特に、可視域の波長帯を利用した光学式センサーを用いて、ＳｉＣなどのワイドギャップ半導体からなる半導体層に形成された欠陥層を識別することは極めて難しい。また、識別しやすい欠陥層を形成しようとすると、不純物イオンを半導体層の比較的深くまで注入する必要があるので、製造コストや製造時間を増大させるおそれがある。特許文献２の記載によると、欠陥層を形成するために、１５０ｋｅＶ以上の高エネルギーで深い注入を行っており、また、ドーズ量も５×１０15ｃｍ-2以上と高いため、注入に対するスループットが悪い。
【００１９】
さらに、特許文献２に提案された方法を適用してＳｉＣ基板に縦型ＭＯＳＦＥＴを作製する場合には、欠陥層をマーカーとして用いて、半導体層に対する不純物注入プロセスを複数回にわたって行い、ウェル領域やソース領域などの不純物注入領域を形成する必要がある。この後、これらの領域に注入された不純物を活性化するために、高温（例えば１０００℃以上）で熱処理を行うが、この熱処理によって、欠陥層に注入された不純物も活性化され、欠陥層の結晶性がある程度回復する可能性がある。欠陥層の結晶性が回復すると、その上に成長させるエピタキシャル膜に認識性の高いアライメントパターンを形成することが困難となる。
【００２０】
このように、従来技術では、アライメントパターンを有する半導体層の上にエピタキシャル膜を堆積させる場合に、エピタキシャル膜によるアライメントパターンの認識性の低下を防止して、半導体層およびエピタキシャル膜のそれぞれに認識性の高いアライメントパターンを形成することができなかった。
【００２１】
本発明は、上記事情に鑑みてなされたものであり、その目的は、半導体層による積層構造を有する半導体基板において、半導体素子を作製する際に使用されるアライメントパターンの認識性を高め、マスク合わせの精度を向上させることにある。
【課題を解決するための手段】
【００２２】
本発明の半導体基板は、バルク基板と、前記バルク基板の表面に形成された第１半導体層と、前記第１半導体層の上に形成された第２半導体層とを備え、前記第１半導体層の表面は、第１のアライメントパターンを規定する段差を有しており、前記第２半導体層の表面には、表面粗さの差によって第２のアライメントパターンが形成されている。
【００２３】
ある好ましい実施形態において、前記第２のアライメントパターンは、前記第２半導体層の表面のうち前記第１のアライメントパターンの上に位置する部分以外の部分に形成されている。
【００２４】
ある好ましい実施形態において、前記第２のアライメントパターンは、複数の第１部分と、前記複数の第１部分のそれぞれを包囲する第２部分とを有しており、前記複数の第１部分の表面粗さは前記第２部分の表面粗さと異なっている。
【００２５】
ある好ましい実施形態において、前記第１半導体層は、前記第２半導体層における各第１部分に対して積層方向に整合する複数の第１領域と、前記複数の第１領域を包囲する第２領域とを有しており、前記第１領域における不純物濃度は、前記第２領域における不純物濃度と異なっている。
【００２６】
上記半導体基板は、少なくとも１つの半導体素子をさらに備えていてもよい。
【００２７】
前記半導体素子は縦型ＭＯＳＦＥＴであって、前記縦型ＭＯＳＦＥＴは、前記第１半導体層の上に形成されたチャネル層を有しており、前記チャネル層と前記第２半導体層とは、同一のエピタキシャル膜から形成されていてもよい。
【００２８】
前記第１半導体層は炭化珪素を含んでもよい。
【００２９】
本発明の半導体基板の製造方法は、（ａ）表面に第１半導体層を有するバルク基板を用意する工程と、（ｂ）前記第１半導体層に、第１のアライメントパターンを規定する段差を形成する工程と、（ｃ）前記第１のアライメントパターンを用いて、前記第１半導体層に不純物濃度の差による下地パターンを形成する工程と、（ｄ）前記下地パターンの上に第２半導体層を堆積することにより、前記第２半導体層の表面に、表面粗さの差によって、前記下地パターンに対応する第２のアライメントパターンを形成する工程とを包含する。
【００３０】
ある好ましい実施形態において、前記第１および第２のアライメントパターンを利用して、半導体素子を形成する工程をさらに包含する。
【００３１】
前記半導体素子は縦型ＭＯＳＦＥＴであって、前記工程（ｂ）の後、前記第１半導体層の一部に不純物を注入することにより、前記縦型ＭＯＳＦＥＴのソース領域を形成する工程（ｄ１）をさらに包含し、前記工程（ｃ）は、前記第１半導体層の一部に不純物を注入する工程（ｃ１）を含んでおり、前記工程（ｄ１）および前記工程（ｃ１）は、同一の注入マスクを用いて行われてもよい。
【００３２】
前記半導体素子は縦型ＭＯＳＦＥＴであって、前記工程（ｂ）の後、前記第１半導体層の一部に不純物を注入することにより、前記縦型ＭＯＳＦＥＴのコンタクト領域を形成する工程（ｄ２）をさらに包含し、前記工程（ｃ）は、前記第１半導体層の一部に不純物を注入する工程（ｃ１）を含んでおり、前記工程（ｄ２）および前記工程（ｃ１）は、同一の注入マスクを用いて行われてもよい。
【発明の効果】
【００３３】
本発明によると、アライメントパターンを有する半導体層の上に第２半導体層を形成しても、アライメントパターンの認識性を低下させることなく、高精度なマスク合わせを行うことができる。
【００３４】
さらに、本発明によると、製造プロセスを複雑にすることなく、上記のようなアライメントパターンを形成できる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照しながら、本発明の半導体基板の好ましい実施形態を説明する。なお、本明細書において、「半導体基板」は、バルク基板に対して何らかの加工を行って得られた基板を指し、バルク基板上に半導体素子あるいはその一部が形成された基板を広く含む。例えば、複数の半導体素子が形成された半導体ウェハや、そのような半導体ウェハを所定のサイズに切断（ダイシング）した基板であってもよい。また、「バルク基板」とは、単結晶シリコン基板や単結晶炭化珪素基板などの単結晶半導体基板をいう。ここでいう単結晶炭化珪素基板は、改良レーリー（Ｌｅｌｙ）法や昇華法などにより作製された単結晶ＳｉＣを所定のサイズに切断・研磨して得られた基板をいう。
【００３６】
図１は、本実施形態の半導体基板を説明するための模式的断面図である。半導体基板１００は、バルク基板１１と、バルク基板１１の表面に形成された半導体層１２と、半導体層１２の上に形成された半導体層１６とを備えており、半導体層１２の表面には、段差による第１のアライメントパターン２１が形成され、半導体層１６の表面には、表面粗さによる第２のアライメントパターン２５が形成されている。なお、ここでいう半導体層１２、１６の「表面」は、露出した表面のみを指すのではなく、他の層によって覆われている面も含む。半導体層１６の上には、必要に応じて、絶縁膜などの他の膜（図示せず）が設けられる。
【００３７】
図示していないが、半導体基板１００には、少なくとも１つの半導体素子が形成されており、第１および第２のアライメントパターン２１、２５は、半導体基板１００における半導体素子が形成された領域以外の領域に形成され、半導体素子を作製するプロセスにおいて、フォトマスクの位置合わせのために用いられる。
【００３８】
以下、第１および第２のアライメントパターン２１、２５について、より具体的に説明する。
【００３９】
第１のアライメントパターン２１は、例えば、半導体層１２に形成された複数の凹部または凸部から構成されている。第１のアライメントパターン２１は、図１３および図１４を参照しながら説明したアライメントパターン１２０と同様の構成を有し、同様の方法で形成されていてもよい。第１のアライメントパターン２１における段差ｄは、好ましくは０．１μｍ以上２μｍ以下、より好ましくは0．１μｍ以上０．５μｍ以下である。
【００４０】
第２のアライメントパターン２５は、半導体層１６の表面に形成された複数の第１部分３および第１部分３のそれぞれを包囲する第２部分４を有している。第１部分３と第２部分４とは表面粗さが異なっており、マスク合わせの際には、第１部分３と第２部分４との光の散乱の違いを利用して、第２のアライメントパターン２５が認識される。
【００４１】
半導体層１２の表面には、第２のアライメントパターン２５を規定するための下地パターン２４が形成されている。本実施形態における下地パターン２４は、複数の第１領域１と、第１領域１を包囲する第２領域２とを有し、第１領域１の不純物濃度は、第２領域２の不純物濃度よりも高い。
【００４２】
このような下地パターン２４は、例えば半導体層１２の表面に選択的に不純物を注入することによって形成されている。不純物注入後、不純物を活性化させるための熱処理を十分に行わないことが好ましい。活性化のための熱処理を十分に行ってもよいが、結晶性が回復しないほどの高濃度で不純物を注入したり、半導体層１２としてＳｉＣ層を用いる場合には、ＳｉＣ層に対して、室温で不純物を注入する（基板を加熱しない状態で注入する）ことが望ましい。これにより、不純物の注入によって低下した第１領域１の結晶性を低いまま維持できるので、第１領域１および第２領域２の結晶性の差を確保できる。なお、第１領域１の不純物濃度と第２領域２の不純物濃度とは互いに異なっていればよく、第２領域２の不純物濃度の方が高くてもかまわない。
【００４３】
下地パターン２４の上に半導体層１６を堆積すると、不純物注入によって結晶性が低下した第１領域１の上では、第２領域２の上よりも表面モフォロジーが低くなる。その結果、第１領域１の上に位置する第１部分３の表面粗さは、第２領域２の上に位置する第２部分４の表面粗さよりも大きくなる。第１部分３は第１領域１と積層方向にほぼ整合し、第２部分４は、第１部分３を包囲するように、第１部分３に隣接して配置される。
【００４４】
なお、第２のアライメントパターン２５の第１および第２部分３、４の表面粗さは互いに異なっていればよく、第２のアライメントパターン２５の第２部分４の表面粗さが第１部分３の表面粗さよりも大きくてもよい。第１部分３および第２部分４の表面粗さＲａの差は、特に限定しないが、好ましくは１０ｎｍ以上０．２μｍ以下、より好ましくは４０ｎｍ以上０．２μｍ以下である。
【００４５】
半導体基板１００は、上記のような構成を有するため、半導体素子を作製するプロセスにおいて、半導体層１６を形成する前には、半導体層１２に形成された第１のアライメントパターン２１を用いてマスク合わせを行い、半導体層１６を形成した後は、半導体層１６に形成された第２のアライメントパターン２５を用いてマスク合わせを行うことが可能になる。本実施形態における第１のアライメントパターン２１は、段差によって構成されているので、特許文献２に提案された欠陥層によるマーカーに比べて認識しやすく、また、簡便なプロセスで形成できるので有利である。
【００４６】
さらに、特許文献２では、欠陥層に注入した不純物が活性化されて欠陥層の結晶性が回復し、その結果、エピタキシャル膜のアライメントパターンを形成するための下地としての機能を果たせなくなる可能性があった。これに対し、本実施形態では、下地パターン２４の第１領域１に注入された不純物を十分に活性化しない状態（活性化のための熱処理を十分に行わない状態、あるいは、活性化のための熱処理を行う場合でも、高濃度で注入を行うことにより結晶性を十分に回復させない状態）で、下地パターン２４の上に半導体層１６を形成するので、半導体層１６の表面に認識性に優れたアライメントパターン２５を形成できる。従って、バルク基板１１の上に半導体素子を作製するプロセスにおいて、半導体層１６を形成した後に行われる工程でも、より高精度なマスク合わせが可能になる。その結果、優れた特性を有し、かつ、信頼性の高い半導体素子を作製できる。
【００４７】
本実施形態によると、半導体層１２に形成された下地パターン自体をマーカーとして利用せずに、半導体層１２の上に形成される半導体層１６の結晶性を部分的に低下させることによって、半導体層１６に第２のアライメントパターン２５を形成する。そのため、半導体層１２に下地パターン２４を形成するための不純物注入プロセスでは、半導体層１２の表層の結晶性を乱す程度に、ごく浅い注入を行えばよい。下地パターン２４を形成する際の注入深さは、好ましくは０．０５μｍ以上１μｍ以下、より好ましくは０．０５μｍ以上０．３μｍ以下である。このように、特許文献２の方法における欠陥層を形成するためのプロセスのように深い注入を必要としないので、製造プロセス面で有利である。
【００４８】
半導体基板１００では、第２のアライメントパターン２５は、半導体層１６の表面のうち第１のアライメントパターン２１の上に位置する部分以外の部分に形成されている。これにより、第１のアライメントパターン２１の段差の影響を受けて、第２のアライメントパターン２５の認識性が低下することを防止できる。なお、第２のアライメントパターン２５は、半導体層１６の表面のうち第１のアライメントパターン２１の上に位置する部分に形成されていてもよい。その場合には、アライメントパターン２１、２５が形成される領域のサイズを小さく抑えることができる。
【００４９】
本実施形態では、第２のアライメントパターン２５を得るための下地パターン２４として、半導体層１２に選択的に不純物を注入することによって、不純物濃度の異なる第１および第２領域１、２を形成しているが、下地パターン２４の構造や形成方法は上記構造や形成方法に限定されない。例えば、半導体層１２に不純物注入あるいはエピタキシャル成長により不純物濃度を高めた領域を形成し、これをパターニングすることによって、下地パターン２４を形成することもできる。
【００５０】
本実施形態における半導体層１６は、半導体層１２の上にエピタキシャル成長（追成長）によって形成されることが好ましい。これにより、半導体層１２の下地パターン２４を反映して、結晶性の違いによるコントラストが得られやすいので、第２のアライメントパターン２５の認識性をより高めることができる。より好ましくは、半導体層１６は、ステップフロー成長を利用して形成される炭化珪素エピタキシャル層である。上述したように、炭化珪素エピタキシャル層を積層すると、段差によるアライメントパターンの形状を維持できないという問題があったが、本実施形態によると、半導体層１６を形成した場合でも、半導体層１６の表面に所望の形状のアライメントパターン２５を形成できるので、アライメントパターンの認識性をより効果的に改善できる。
【００５１】
また、本実施形態におけるバルク基板１１として、特に限定しないが、その上に炭化珪素をエピタキシャル成長させることができる基板を用いることが好ましく、例えば炭化珪素基板、シリコン基板などを用いることができる。
【００５２】
本実施形態における半導体素子は、半導体層１２に素子構成要素となる不純物注入領域を形成した後に、半導体層１２の上に半導体層１６を形成する必要のある素子であればよく、例えばＭＯＳＦＥＴ、ＪＦＥＴ、ＩＧＢＴ、ＭＥＳＦＥＴ、およびそれら以外のトランジスタ、さらには、ｐｎダイオードやショットキーダイオード、サイリスタなどであってもよい。
【００５３】
半導体基板１００が半導体素子として縦型ＭＯＳＦＥＴを備える場合、縦型ＭＯＳＦＥＴは、半導体層１２の上に形成されたチャネル層を有する蓄積型のＭＯＳＦＥＴであり、チャネル層と半導体層１６とは、同一のエピタキシャル膜から形成されていることが好ましい。このような蓄積型のＭＯＳＦＥＴをバルク基板１１の上に作製する際には、まず、第１のアライメントパターン２１を用いて半導体層１２に対してウェル領域やソース領域などの不純物注入領域を形成した後、半導体層１２の上にチャネル層として機能する半導体層１６をエピタキシャル成長させる。その後の工程では、半導体層１６の表面に形成された第２のアライメントパターン２５を利用してフォトマスクの位置合わせを行う。このように、第１および第２のアライメントパターン２１、２５を用いることによって、フォトマスクの位置合わせ精度を従来よりも向上でき、信頼性の高い縦型ＭＯＳＦＥＴを作製できる。
【００５４】
次に、図２（ａ）〜（ｅ）を参照しながら、本実施形態における第２のアライメントパターン２５の形成方法を説明する。
【００５５】
まず、図２（ａ）に示すように、バルク基板１１の表面に半導体層１２を形成する。バルク基板１１として、例えば、（０００１）面を基準として、＜１１−２０＞方向に数度（オフカット角）傾けてステップ密度を増大させた表面を有する４Ｈ−ＳｉＣ基板を用いる。オフカット角は、０．５〜１０度の範囲で選択される。オフカットの方向は＜１１−２０＞方向以外（例えば＜１−１００＞方向など）でもよい。本実施形態では、半導体層１２として、シランガスおよびプロパンガスを用いたエピタキシャル成長によって炭化珪素層を形成する。エピタキシャル成長の際の基板温度は、１４００〜１７００度程度とする。図示しないが、半導体層１２の表面には、例えばドライエッチングによって形成された第１のアライメントパターンが形成されている。
【００５６】
次いで、図２（ｂ）に示すように、半導体層１２の上にマスク層３１を設ける。マスク層３１の厚さは、この後に行う不純物注入プロセスにおいて、注入種がマスク層３１で覆われた半導体層１２の表面に到達しないように適宜選択される。マスク層３１は、例えばフォトレジストまたはＳｉＯ2を用いて形成されている。ＳｉＯ2を用いる場合、マスク層３１は次のようにして形成される。まず、半導体層１２の上にＳｉＯ2膜およびフォトレジスト膜をこの順で堆積し、フォトリソグラフィーによってフォトレジスト膜のパターニングを行い、レジストマスク（図示せず）を得る。フォトレジスト膜のパターニングの際には、半導体層１２に形成された段差（第１のアライメントパターン）を利用して、フォトマスクの位置合わせを行う。次いで、ＳｉＯ2膜のうちレジストマスクで覆われていない部分をドライエッチングによって除去することにより、マスク層３１を得る。この後、レジストマスクを除去する。
【００５７】
続いて、図２（ｃ）に示すように、半導体層１２のうちマスク層３１で覆われていない部分に不純物（例えばアルミニウム）を注入することにより、不純物注入領域（第１領域）１を形成する。不純物を注入する際のエネルギーは３０ＫｅＶ、ドーズ量は１×１０15／ｃｍ2とする。このとき、半導体層１２のうちマスク層３１で覆われていて不純物が注入されなかった領域は、非注入領域（第２領域）２となる。このようにして、半導体層１２の表面に、不純物濃度の差による下地パターン２４が形成される。なお、注入種、エネルギー、ドーズ量などの注入条件は、上記条件に限定されない。
【００５８】
この後、図２（ｄ）に示すように、マスク層３１を除去する。本実施形態では、半導体層１２に注入された注入種の活性化を十分に行わない。
【００５９】
次いで、図２（ｅ）に示すように、半導体層１２の上に炭化珪素をエピタキシャル成長させることにより半導体層１６を形成する。エピタキシャル成長は、例えば１４００度以上の温度で行う。得られた半導体層１６の表面には、半導体層１２の下地パターン２４に対応して、表面粗さの差による第２のアライメントパターン２５が形成される。
【００６０】
第２のアライメントパターン２５が形成される理由を詳しく説明する。半導体層１２における第１領域１では、不純物注入によって結晶性が低下している。その上、Ｓｉの融点付近またはそれ以上の温度でエピタキシャル成長を行うために、半導体層１２のＳｉ原子がＳｉＣ表面上を動きやすくなったり、あるいは半導体層１２から抜けやすくなる。この結果、半導体層１２の上では、ＳｉＣのステップフロー成長が阻害されて、表面モフォロジーが大幅に低下し、表面粗さが大きくなる。本実施形態では、半導体層１６の表面のうち第１領域１の上に位置する部分（第１部分）３の表面粗さＲａは５０ｎｍ以上となる。なお、本明細書における「表面粗さＲａ」は、ＪＩＳＢ０６０１−１９９４で規格される算術平均粗さＲａで定義される。一方、半導体層１２のうち不純物が注入されなかった第２領域２では、不純物注入プロセスによる結晶性の低下がないので、半導体層１６の表面のうち第２領域２の上に位置する部分（第２部分）４は、第１部分３よりも平坦な表面を有する。第２部分４の表面粗さＲａは、例えば１０ｎｍ以下である。このようにして、平坦面に囲まれた粗面（表面粗さの大きい面）で規定される第２のアライメントパターン２５が得られる。
【００６１】
図３は、上記方法によって形成された第２のアライメントパターン２５の一例を示す平面図である。図３に例示する第２のアライメントパターン２５では、複数の第１部分３が、図面に対して横方向に６μｍ間隔で等ピッチで配列され、縦方向には、２０μｍおよび２６μｍの間隔を空けて配列されている。各第１部分３のサイズは、例えば３μｍ×４μｍである。これらの第１部分３は、第１部分３よりも平坦な第２部分４によって包囲されている。なお、本実施形態の第２のアライメントパターン２５の第１部分３のサイズや配列ピッチは、上記サイズやピッチに限定されない。
【００６２】
以下、図面を参照しながら、縦型ＭＯＳＦＥＴを備える半導体基板に本発明を適用した実施形態について、より具体的に説明する。
【００６３】
本実施形態の半導体基板は、炭化珪素バルク基板上に形成された複数の縦型ＭＯＳＦＥＴと、それらを形成する際に利用されたアライメントパターンとを備えている。図４（ａ）および（ｂ）は、本実施形態の半導体基板を示す平面図であり、（ｃ）は、本実施形態の半導体基板の一部を示す模式的断面図である。簡単のため、図１に示す構成要素と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００６４】
図４（ａ）に示すように、半導体基板２００は、バルク基板１１の上に形成され、複数のショット領域９６を有している。ここでは、バルク基板１１として、主面が（０００１）面から＜１１−２０＞方向に８度のオフ角度を有する４Ｈ−ＳｉＣ基板（直径：例えば３インチ）を用いる。バルク基板１１の導電型はｎ型であり、抵抗率は約０．０２Ωｃｍである。ショット領域９６は、ステッパーの１ショット分に相当する領域であり、そのサイズは例えば１５ｍｍ×１５ｍｍである。
【００６５】
各ショット領域９６には、図４（ｂ）に示すように、複数の素子領域９３が配列されている。素子領域９３は、トランジスタやダイオードなどの半導体素子が形成される領域を指し、その大きさは例えば３ｍｍ×３ｍｍである。本実施形態では、各ショット領域９６に４×４個の素子領域９３が間隔を空けて配列され、隣接する素子領域９３の間隔には、第１のアライメントパターンが形成される領域（第１のマーカー形成領域）９１、および、第２のアライメントパターンが形成される領域（第２のマーカー形成領域）９２が設けられている。第１および第２のマーカー形成領域９１、９２は、それぞれ、各ショット領域９６に少なくとも１個形成されていればよいが、縦方向および横方向に延びる上記間隔の両方に配置されることが好ましい。
【００６６】
次に、本実施形態における素子領域９３およびマーカー形成領域９４、９５の構成を詳しく説明する。
【００６７】
本実施形態における素子領域９３には、それぞれ縦型ＭＯＳＦＥＴが形成されている。素子領域９３に形成されている縦型ＭＯＳＦＥＴは、典型的には複数のユニットセルが配列された構造を有している。本実施形態では、縦型ＭＯＳＦＥＴは、略四角形（例えば一辺が５〜５０μｍ程度の正方形）の平面形状を有する複数のユニットセルから構成されている。なお、ユニットセルの平面形状は、四角形に限らず、他の多角形であってもよい。あるいは、縦型ＭＯＳＦＥＴは、細長いユニットセルが一方向に配列された、いわゆるストライプ型（または櫛型）の構造を有していてもよい。
【００６８】
図４（ｃ）を参照しながら、縦型ＭＯＳＦＥＴのユニットセルの構成をより詳しく説明する。ユニットセル９０は、バルク基板１１に形成された半導体層１２と、半導体層１２に電気的に接続されたソース電極１９と、半導体層１２の少なくとも一部を覆うゲート電極１８と、バルク基板１１の裏面に電気的に接続されたドレイン電極４０とを備える。半導体層１２とゲート電極１８との間には、チャネル層１６ｃおよびゲート絶縁膜１７がこの順で形成されている。
【００６９】
半導体層１２には、ユニットセル毎にｐ型ウェル領域１３が形成されており、ｐ型ウェル領域１３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１４と、ｐ型ウェル領域１３に電気的に接続され、ｐ型ウェル領域１３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１５とが形成されている。半導体層１２のうちｐ型ウェル領域１３が形成されていない部分はｎ型ドリフト領域となる。
【００７０】
チャネル層１６ｃは、例えば４Ｈ−ＳｉＣからなるｎ型のエピタキシャル層であり、ｎ型ソース領域１４と半導体層１２とを接続するように設けられている。
【００７１】
ソース電極１９は、ｎ型ソース領域１４とｐ+型コンタクト領域１５との両方に対してオーミック接触を形成している。各ユニットセルにおけるソース電極１４は、上部配線電極３９によって並列接続されている。また、上部配線電極３９とゲート電極１８とは層間絶縁膜３８によって電気的に分離されている。
【００７２】
このような縦型ＭＯＳＦＥＴは、例えばノーマリーオフ型のＭＯＳＦＥＴとして、次のように動作する。ソース、ドレイン間に電圧（例えば１Ｖ）が印加された状態で、ゲート電極１８に閾値電圧以上（例えば１〜２０Ｖ程度）の電圧が印加されると、ゲート電極１８の下にあるチャネル層１６ｃに電流を流すことができるため、ドレイン電極４０からバルク基板１１、半導体層１２におけるｎ型ドリフト領域、チャネル層１６、ソース領域１４およびソース電極１９を経て上部配線電極２３へドレイン電流が流れる（オン状態）。一方、ゲート電極１８に印加する電圧をゼロにすると、チャネル層１６に電流が流れなくなるため、ドレイン電流はゼロとなる（オフ状態）。
【００７３】
本実施形態における第１のマーカー形成領域９１は、半導体層１２の表面に形成された第１のアライメントパターン２１を有している。第１のアライメントパターン２１は、図１を参照しながら前述した構成と同様の構成を有している。また、半導体層１２の上には、チャネル層１６ｃと同一の半導体膜（例えばＳｉＣエピタキシャル膜）から形成された半導体層１６が形成されている。半導体層１６の表面は、第１のアライメントパターン２１に起因する凹凸パターンを有している。半導体層１６の凹凸パターンは、第１のアライメントパターン２１とは大きく異なっているが、マーカーとして利用されないため、特に問題はない。図示しないが、半導体層１６の上には、必要に応じて、樹脂膜などが適宜設けられる。
【００７４】
また、第２のマーカー形成領域９２は、半導体層１６の表面に形成された第２のアライメントパターン２５を有している。第２のアライメントパターン２５は、半導体層１２の上に形成された半導体層１６に、表面粗さの差によって形成されている。第２のアライメントパターン２５のは、例えば、図１および図３を参照しながら前述したような構成を有し、図２を参照しながら前述したような方法で形成される。また、図示しないが、第２のマーカー形成領域９２においても、半導体層１６の上に、必要に応じて、樹脂膜などが適宜設けられる。
【００７５】
以下、図５および図６を参照しながら、本実施形態の半導体基板２００を製造する方法を説明する。
【００７６】
まず、図５（ａ）に示すように、バルク基板１１の上に炭化珪素をエピタキシャル成長させることにより半導体層１２を形成し、次いで、半導体層１２のうち第１のマーカー形成領域９１に位置する部分に段差による第１のアライメントパターン２１を形成する。
【００７７】
半導体層１２は、例えば４Ｈ−ＳｉＣからなる炭化珪素エピタキシャル層である。炭化珪素エピタキシャル層の導電型はｎ型で、その不純物濃度は５×１０15ｃｍ-3、厚さは約１５μｍである。図示していないが、バルク基板１１と半導体層１２との間に、ｎ型の高濃度不純物を含むバッファー層を挿入してもよい。
【００７８】
第１のアライメントパターン２１は、ドライエッチングを用いて、半導体層１２の表面の一部を除去することによって形成できる。エッチングガスとしては、例えばＣＦ4とＯ2との混合ガスを用いる。第１のアライメントパターン２１における段差（マーカー深さ）は、例えば０．３μｍ程度である。
【００７９】
次いで、半導体層１２の上にＳｉＯ2を用いてマスク層を形成し、このマスク層を利用して、半導体層１２のうちｐ型ウェル領域を形成しようとする領域にｐ型ドーパント（例えばＡｌ）を注入する。同様にして、ｎ型ソース領域を形成しようとする領域にｎ型ドーパント（例えば窒素）、ｐ+型コンタクト領域を形成しようとする領域にｐ型ドーパント（例えばＡｌ）を注入する。これらの不純物注入プロセスでは、それぞれ、第１のアライメントパターン２１を利用してマスク合わせを行う。この後、例えば約１７００度の温度で、不純物を活性化するための熱処理を行う。これにより、図５（ｂ）に示すように、半導体層１２にｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+コンタクト領域１５を得る。
【００８０】
本実施形態では、ｐ型ウェル領域１３およびｐ+コンタクト領域１５を形成するためのｐ型ドーパントとしてＡｌを用いるが、代わりにＢ（ボロン）を用いてもよい。また、ｎ型ソース領域１４を形成するためのｎ型ドーパントとして窒素を用いるが、代わりにＰ（リン）を用いてもよい。ｐ型ウェル領域１３、ｎ型ソース領域１４、ｐ+型コンタクト領域の不純物濃度は、それぞれ、２×１０18ｃｍ-3、１×１０19ｃｍ-3、および５×１０19ｃｍ-3である。また、ｐ型ウェル領域１３、ｎ型ソース領域１４、ｐ+型コンタクト領域の厚さ（深さ）は、それぞれ、０．４μｍ、０．２μｍ、および０．２μｍである。なお、これらの領域１３、１４および１５の不純物濃度や厚さは、所望の素子特性に応じて適宜選択されるため、上記濃度や厚さに限定されない。
【００８１】
続いて、半導体層１２の上にフォトリソグラフィーによりレジストまたはＳｉＯ2からなるマスク層（図示せず）を形成し、これを用いて、半導体層１２に選択的に不純物を注入する。これにより、図５（ｃ）に示すように、第２のマーカー形成領域９２に、不純物が注入された第１領域１および不純物が注入されなかった第２領域２から構成される下地パターン２４が得られる。この工程において、不純物を注入する際のフォトマスクは、第１のアライメントパターン２１に基づいて位置合わせされる。ここでは、不純物としてＡｌを用いて、不純物濃度（ピーク濃度）が４×１０20ｃｍ-3、深さが０．１μｍの第１領域１を複数個形成する。なお、上記領域１３、１４および１５を形成する場合と異なり、第１領域１に注入した不純物を活性化させない。
【００８２】
なお、図５（ｃ）では、２個の第１領域１のみが図示されているが、本実施形態では、各マーカー形成領域９２には、多数の第１領域１（例えば１マスクあたり７５個程度、素子を形成するために複数のマスクが必要な場合は、必要に応じて第１領域１の数を増やす）が形成される。これらの第１領域１は、例えば、図３に示すように、隣接する素子領域９３の間隔に３列に並んで配置される。
【００８３】
この後、図６（ａ）に示すように、半導体層１２の上にエピタキシャル成長により半導体層１６を形成する。本実施形態では、半導体層１６として、平均不純物濃度が約２×１０17ｃｍ-3、厚さが約０．２μｍの４Ｈ−ＳｉＣ層を形成する。なお、半導体層１６の不純物濃度や厚さは、要求される素子スペックに応じて適宜選択されるので、上記濃度や厚さに限定されない。
【００８４】
このとき、半導体層１２における第１領域１では不純物の活性化が不十分であるため、その上に成長させた半導体層１６の表面（第１部分）３は粗面となる。また、第２領域２には不純物が注入されていないため、その上に成長させた半導体層１６の表面（第２部分）４は略平坦となる。このようにして、第１部分３および第２部分４から構成された第２のアライメントパターン２５が得られる。一方、素子領域９３に形成されたｐ型ウェル領域１３、ｎ型ソース領域１４およびｐ+コンタクト領域１５では、活性化処理によって結晶性が十分に回復しているため、これらの領域１３、１４、１５の上に成長させた半導体層１６の表面は略平坦となる。また、第１のマーカー形成領域９１では、第１のアライメントパターン２１の上に半導体層１６が形成されるために、アライメントパターン２１の形状が崩れて、マーカーとして認識することが困難となる。
【００８５】
この後、図６（ｂ）に示すように、素子領域９３に、複数のユニットセル９０から構成される縦型ＭＯＳＦＥＴを作製する。縦型ＭＯＳＦＥＴを作製するプロセスでは、必要に応じて、マスク合わせのために第２のアライメントパターン２５が利用される。
【００８６】
第２のアライメントパターン２５を用いて縦型ＭＯＳＦＥＴを作製するプロセスを具体的に説明する。
【００８７】
まず、半導体層１６のエッチングを行い、チャネル層１６ｃを得る。このエッチング工程において、エッチングマスクを形成するために、第２のアライメントパターン２５を用いる。続いて、チャネル層１６ｃを熱酸化することにより、あるいは半導体層１６の上に絶縁膜を堆積することによりゲート絶縁膜１７を形成する。
【００８８】
ゲート絶縁膜１７の上には、ポリシリコンまたは金属材料からなる導電膜をパターニングすることによってゲート電極１８が形成される。この後、ゲート電極１８を覆う層間絶縁膜３８を形成し、パターニングにより層間絶縁膜３８に開口部を設ける。ゲート電極１８を形成するための導電膜のパターニング工程や、層間絶縁膜３８のパターニング工程においても、第２のアライメントパターン２５が用いたマスク合わせを行ってもよいし、半導体層１６のエッチングの際に新たな凹凸を設けてそれを第３のアライメントパターンにしてもよい。
【００８９】
続いて、層間絶縁膜３８の開口部に、ｐ+型コンタクト領域１５およびソース領域１４に電気的に接続されたソース電極１９を形成する。ソース電極１９は、導電膜のパターニング、または、サリサイドプロセスで形成できる。ソース電極１９の形成後、ソース電極１９と電気的に接続された上部配線電極３９を設ける。一方、バルク基板１１の裏面には、ドレイン電極４０を形成する。このようにして、縦型ＭＯＳＦＥＴが完成する。
【００９０】
本実施形態の半導体基板２００の製造方法は上記に限定されない。図５（ｃ）に示す工程では、注入マスクを用いて半導体層１２に対する不純物の注入を行い、第１領域１を形成しているが、図５（ｂ）に示す工程において、ｐ+型コンタクト領域１５と第１領域１とを同時に形成することもできる。ここで、「同時に形成する」とは、同一の注入マスクを用いて、同一の注入種を同じ条件で半導体層１２に注入することによって、複数の不純物注入領域を形成することを意味する。これによって、注入マスクを形成するためのフォトリソグラフィー工程を省略できるので、製造プロセスを簡略化できる。ｐ+型コンタクト領域１５と第１領域１とを同時に形成すると、得られた第１領域１およびｐ+コンタクト領域１５は、典型的には、略同じ濃度でｐ型のドーパントを含み、かつ、略同じ厚さを有する。
【００９１】
なお、ｐ+型コンタクト領域１５および第１領域１を同時に形成するために、不純物（ｐ型ドーパント）を注入するプロセスは、活性化処理の前に行うことが好ましい。また、この不純物注入プロセスでは、ドーズ量を高く（例えば１×１０15ｃｍ-2以上）設定することが好ましい。特に、活性化処理を行っても十分に活性化できないくらい、注入表面の濃度が高くなるように（例えば注入表面の濃度：１×１０20ｃｍ-3以上）ドーズ量を高く設定すると、ｐ+型コンタクト領域１５および第１領域１の不純物濃度が他の領域１３、１４に比べて大幅に高くなり、不純物注入後に活性化のための熱処理（例えば１７００度）を行っても、ｐ+型コンタクト領域１５および第１領域１では、不純物の活性化が十分に行われず、不純物注入によって結晶性が低下した状態のまま維持される。よって、第１領域１の低い結晶性に起因して、その上に成長させる半導体層１６の表面に表面凹凸の大きい第１部分３を形成できるので、認識性の高いアライメントパターン２５を実現できる。この場合、ｐ+型コンタクト領域１５の上の半導体層１６の表面も該当部分が粗面になるが、後にチャネル層１６ｃを形成する際にエッチングされるため、問題は生じない。
【００９２】
ｐ+型コンタクト領域１５および第１領域１を同時に形成する代わりに、ｎ型ソース領域１４と第１領域１とを同時に形成することもできる。この場合も、不純物（ｎ型ドーパント）を注入するプロセスでは、ドーズ量を高く設定し、活性化のための熱処理によって第１領域１が十分に活性化されることを防止することが好ましい。
【００９３】
なお、半導体基板２００は、各素子領域９３の近傍に、半導体素子を区別するためのマーカー（数字や記号などの文字）を有していてもよい。このようなマーカーは、上述した第２のアライメントパターン２５と同様の方法で形成されることが好ましい。これにより、半導体素子を形成するプロセスによって文字崩れを生じることなく、容易に認識できる。
【００９４】
本実施形態では、バルク基板１１として、４Ｈ−ＳｉＣからなる基板を用いているが、代わりに他の結晶面や他のポリタイプのＳｉＣ基板を用いてもよい。Ｓｉ面およびＣ面を有するＳｉＣ基板（例えば４Ｈ−ＳｉＣや６Ｈ−ＳｉＣ基板）を用いる場合、ＳｉＣ基板におけるＳｉ面に半導体層１２を形成してもよいし、Ｃ面に形成してもよい。また、バルク基板１１として、シリコン基板などの、ＳｉＣ以外の半導体を含む基板を用いることもできる。
【００９５】
本実施形態における第２のアライメントパターン２５の構成および形成方法は、上述した構成および方法に限定されない。図３に示す例では、第２のアライメントパターン２５を構成する第１部分３は長方形であるが、第１部分３の形状は長方形に限定されない。なお、第１部分３は、左右、上下ともに対称な形状であることが好ましく、これにより、左右方向および上下方向の両方に対して精確なマスク合わせを行うことが可能になる。また、図３に図示する例では、第１部分３の表面粗さは第２部分４の表面粗さよりも大きいが、この逆であってもよい。すなわち、第１部分３が略平坦であり、第１部分３を包囲する第２部分４が粗面であってもよい。
【００９６】
（第２のアライメントパターンの他の例）
以下、図７〜図１１を参照しながら、本実施形態における第２のアライメントパターンの他の例を説明する。簡単のため、図１および図２に示す構成要素と同様の構成要素には同じ参照符号を付し、説明を省略しる。
【００９７】
図７（ａ）および（ｂ）は、それぞれ、第２のアライメントパターンの他の構成を示す平面図および模式的断面図である。
【００９８】
この例では、半導体層１６の表面は、複数の第１部分４８と、それを包囲する第２部分４７とを有し、これらの部分４７、４８の表面粗さの差によって第２のアライメントパターン５０を規定している。図３に示す例とは、第１部分４８の表面粗さが第２部分４７の表面粗さよりも小さいという点で異なっている。第１部分４８のサイズや配列ピッチは、図３を参照しながら説明した第１部分３のサイズや配列ピッチと同じであってもよい。
【００９９】
半導体層１２の表面は、第１部分４８および第２部分４７にそれぞれ対応する第１領域４６および第２領域４５を含む下地パターン４４を有している。第１領域４６の不純物濃度は、第２領域４５の不純物濃度よりも高い。
【０１００】
図８（ａ）〜（ｅ）は、第２のアライメントパターン５０を形成する工程を説明するための模式的断面図である。
【０１０１】
まず、図２を参照しながら説明した方法と同様の方法で、図８（ａ）に示すように、バルク基板１１の上に半導体層１２をエピタキシャル成長により形成し、次いで、図８（ｂ）に示すように、半導体層１２の上にマスク層５３を形成する。マスク層５３は、図２（ｂ）に示すマスク層３１を反転させた形状を有する。
【０１０２】
次に、図８（ｃ）に示すように、マスク層５３を用いて半導体層１２に不純物を注入することにより、不純物注入領域（第２領域）４５と、マスク層５３で覆われていて不純物が注入されない非注入領域（第１領域）４６とを含む下地パターン４４を形成する。注入条件は、図２（ｃ）を参照しながら説明した条件と同様である。この後、図８（ｄ）に示すように、マスク層５３を除去する。
【０１０３】
続いて、図８（ｅ）に示すように、半導体層１２の上に、半導体層１６をエピタキシャル成長により形成する。半導体層１６の表面には、下地パターン４４に対応して、表面粗さの小さい（Ｒａ：例えば１０ｎｍ以下）第１部分４８と、表面粗さの大きい第２部分（Ｒａ：例えば５０ｎｍ以上）４７とが形成される。
【０１０４】
また、図９（ａ）および（ｂ）は、それぞれ、第２のアライメントパターンのさらに他の構成を示す平面図および模式的断面図である。
【０１０５】
この例では、半導体層１６の表面は、複数の第１部分５７と、それを包囲する第２部分５８とを有し、これらの部分５７、５８の表面粗さの差によって第２のアライメントパターン６０を規定している。図３に示す例と異なる点は、第１部分５７の表面粗さが第２部分５８の表面粗さよりも小さい点、および、第１部分５７と第２部分５８との間に段差を有する点である。第１部分５７のサイズや配列ピッチは、図３を参照しながら説明した第１部分３のサイズや配列ピッチと同じであってもよい。
【０１０６】
図９（ｂ）からわかるように、半導体層１２の表面は、複数の第１領域５５からなる凹部と、それを包囲する第２領域５６とを含む下地パターン５４を有している。第１領域５５の不純物濃度は、第２領域５６の不純物濃度よりも低い。また、第１領域５５と第２領域５６との段差は、例えば０．５μｍ程度である。このような半導体層１２の上に形成された半導体層１６は、半導体層１２の凹凸を反映した凹凸を有する。すなわち、半導体層１６のうち第１領域５５の上に位置する部分は凹部となり、その表面は表面粗さの小さい（平坦な）第１部分５７となる。また、第２領域５６の上に位置する部分の表面は、第１部分５７よりも表面粗さの大きい第２部分５８となる。
【０１０７】
なお、この例では、半導体層１２の表面に形成された下地パターン５４は段差を有しているので、第１のアライメントパターンとして利用することもできる。例えば、半導体層１２にウェル領域などを形成するプロセスにおいて、注入マスクを形成するためのフォトリソグラフィー工程では、下地パターン５４の段差を認識してフォトマスクの位置合わせを行い、半導体層１６を形成した後に行われるフォトリソグラフィー工程では、第２のアライメントパターン６０を利用してフォトマスクの位置合わせを行ってもよい。これにより、製造プロセスを簡略化できるとともに、第１および第２のアライメントパターンを同じ領域に形成できるので、マーカー形成領域のサイズを抑えることができる。
【０１０８】
図１０（ａ）〜（ｅ）は、第２のアライメントパターン６０を形成するための模式的断面図である。
【０１０９】
まず、図２を参照しながら説明した方法と同様の方法で、図１０（ａ）に示すように、バルク基板１１の上に半導体層１２をエピタキシャル成長により形成する。
【０１１０】
次いで、図１０（ｂ）に示すように、半導体層１２に不純物を注入することにより、不純物注入領域６１を形成する。ここでは、不純物注入領域６１は、第２のマーカー形成領域９２の全面に形成される。不純物注入領域６１の深さは、例えば０．２μｍとする。また、不純物注入領域６１に対して、不純物を活性化させるための熱処理はほとんど行わないことが好ましい。
【０１１１】
続いて、図１０（ｃ）に示すように、不純物注入領域６１の上にマスク層６３を形成する。マスク層６３は、後の半導体層１２に対するエッチング工程において、不純物注入領域６１の深さ以上のエッチングに耐え得る十分な厚さを有し、また、図８（ｂ）に示すマスク層５３と同じ形状を有している。
【０１１２】
マスク層６３は、フォトレジストまたはＳｉＯ2を用いて形成される。ＳｉＯ2を用いる場合のマスク層６３の形成方法を説明する。まず、半導体層１２の上にＳｉＯ2膜を堆積した後、フォトレジストを塗布する。次いで、第１のアライメントパターン（図示せず）を利用して、フォトレジストをパターニングすることにより、ＳｉＯ2膜の一部を露出するマスク層６３を得る。この後、フォトレジストを除去する。
【０１１３】
次いで、図１０（ｄ）に示すように、マスク層６３を用いて半導体層１２の一部をドライエッチングによって除去した後、マスク層６３を除去する。ドライエッチングでは、例えば塩素系またはフッ素系のガスをエッチングガスとして用いる。ドライエッチングの深さは、不純物注入領域６１の深さと略同じか、あるいは不純物注入領域６１の深さ以上とする。これにより、半導体層１２のうちマスク層６３から露出した部分では、不純物注入領域６１が略完全に除去され、図１０（ｂ）に示す工程で注入された不純物をほとんど含まない第１領域５５が形成される。一方、不純物注入領域６１のうちマスク層６３で覆われていた領域は、エッチングされずに残って第２領域５６となる。このようにして、不純物濃度の低い第１領域５５と、不純物濃度の高い第２領域５６とを含む下地パターン５４が得られる。
【０１１４】
続いて、図１０（ｅ）に示すように、半導体層１２の上に半導体層１６をエピタキシャル成長させる。エピタキシャル成長は、例えば１４００度以上の温度で行う。これによって、半導体層１６の表面には、下地パターン５４に対応して、表面粗さの小さい（Ｒａ：例えば１０ｎｍ以下）第１部分５７と表面粗さの大きい第２部分（Ｒａ：例えば５０ｎｍ以上）５８とを有する第２のアライメントパターン６０が形成される。なお、半導体層１６のうち第１領域５５の上に位置する部分は、比較的狭い凹部領域内にエピタキシャル成長されるため、その表面（第１部分）５７は略平坦にならない可能性があるが、その場合でも、これらの部分５７、５８の表面粗さの差によって、従来よりも容易に認識され得るアライメントパターン６０が得られる。
【０１１５】
図１１（ａ）および（ｂ）は、それぞれ、第２のアライメントパターンのさらに他の構成を示す平面図および模式的断面図である。
【０１１６】
この例では、半導体層１６の表面は、複数の第１部分７７と、それを包囲する第２部分７８とを有し、これらの部分７７、７８の表面粗さの差によって第２のアライメントパターン８０を規定している。第２のアライメントパターン８０は、第１部分７７の表面粗さが第２部分７８の表面粗さよりも大きい点以外は、図９（ａ）および（ｂ）を参照しながら前述した第２のアライメントパターン６０と同様である。第１部分７７のサイズや配列ピッチは、図３を参照しながら説明した第１部分３のサイズや配列ピッチと同じであってもよい。
【０１１７】
図１１（ｂ）からわかるように、半導体層１２の表面は、複数の第１領域７５からなる凸部と、それを包囲する第２領域７６とを含む下地パターン７４を有している。第１領域７５の不純物濃度は、第２領域７６の不純物濃度よりも高い。また、第１領域７５と第２領域７６との段差は、例えば０．５μｍ程度である。このような半導体層１２の上に形成された半導体層１６は、半導体層１２の凹凸を反映した凹凸を有する。すなわち、半導体層１６のうち第１領域７５の上に位置する部分は凸部を構成し、凸部の表面に第１部分７７が形成される。また、第２領域７６の上に位置する部分には、第１部分７７よりも平坦な第２部分７８が形成される。
【０１１８】
この例でも、図９に示す例と同様に、下地パターン７４を段差によるアライメントパターンとして利用することも可能である。
【０１１９】
図１２（ａ）〜（ｅ）は、第２のアライメントパターン８０を形成するための模式的断面図である。
【０１２０】
まず、図２を参照しながら説明した方法と同様の方法で、図１２（ａ）に示すように、バルク基板１１の上に半導体層１２をエピタキシャル成長させる。
【０１２１】
次いで、図１２（ｂ）に示すように、半導体層１２に不純物を注入することにより、不純物注入領域８１を形成する。ここでは、不純物注入領域８１は、第２のマーカー形成領域９２の全面に形成される。不純物注入領域８１の深さは、例えば０．２μｍとする。また、不純物注入領域８１に対して、不純物を活性化させるための熱処理を行わないことが好ましい。
【０１２２】
続いて、図１２（ｃ）に示すように、不純物注入領域８１の上にマスク層８３を形成する。マスク層８３は、フォトレジストまたはＳｉＯ2を用いて形成され、図２（ｂ）に示すマスク層３１と同じ形状を有している。マスク層８３は、後の半導体層１２に対するエッチング工程において、不純物注入領域６１の深さ以上のエッチングに耐え得る十分な厚さを有する必要がある。マスク層８３の形成方法は、図１０（ｃ）を参照しながら前述した方法と同様である。
【０１２３】
次いで、図１２（ｄ）に示すように、マスク層８３を用いて半導体層１２の一部をドライエッチングによって除去する。ドライエッチングでは、例えば塩素系またはフッ素系のガスをエッチングガスとして用いることがきる。ドライエッチングの深さは、不純物注入領域６１の深さと略同じか、あるいは不純物注入領域６１の深さ以上とする。エッチング後、マスク層８３を除去する。これにより、半導体層１２のうちマスク層８３から露出した部分では、不純物注入領域８１が略完全に除去され、図１２（ｂ）に示す工程で注入された不純物をほとんど含まない第２領域７６が形成される。一方、不純物注入領域８１のうちマスク層８３で覆われていた領域は、エッチングされずに凸部として残り、第１領域７５となる。このようにして、不純物濃度の高い第１領域７５と、不純物濃度の低い第２領域７６とを含む下地パターン７４が得られる。
【０１２４】
続いて、図１２（ｅ）に示すように、半導体層１２の上に半導体層１６をエピタキシャル成長させる。エピタキシャル成長は、例えば１４００度以上の温度で行う。これによって、半導体層１６の表面には、下地パターン７４に対応して、表面粗さの大きい第１部分（Ｒａ：例えば５０ｎｍ以上）７７と、表面粗さの小さい（Ｒａ：例えば１０ｎｍ以下）第２部分７８とを有する第２のアライメントパターン８０が形成される。
【産業上の利用可能性】
【０１２５】
本発明によると、バルク基板上に形成された半導体層の上にさらに半導体層を有する半導体基板において、認識性に優れたアライメントパターンを形成できるので、フォトリソグラフィー工程におけるフォトマスクの位置合わせ精度を向上できる。
【０１２６】
本発明は、縦型ＭＯＳＦＥＴのように、複数回のフォトリソグラフィー工程を必要とする半導体素子を備えた半導体基板に好適に用いられる。また、アライメントパターンの崩れが特に問題となっていた炭化珪素バルク基板を備えた半導体基板に本発明を適用すると、アライメントパターンの認識性をより効果的に改善できる。さらに、フォトマスクの位置合わせのずれが大きく影響するような微細なサイズの半導体素子、例えば、ソース電極の幅が５ミクロン以下、より好ましくは３ミクロン以下であるユニットセルから構成された縦型ＭＯＳＦＥＴを備えた半導体基板に好適に適用される。
【図面の簡単な説明】
【０１２７】
【図１】本発明による好ましい実施形態の半導体基板を示す模式的断面図である。
【図２】（ａ）〜（ｅ）は、本発明の好ましい実施形態における第２のアライメントパターンを形成する方法を説明するための工程断面工程図である。
【図３】本発明の好ましい実施形態における第２のアライメントパターンを示す平面図である。
【図４】（ａ）および（ｂ）は、本発明による実施形態の半導体基板を示す平面図であり、（ｃ）は、実施形態の半導体基板の一部を示す模式的断面図である。
【図５】（ａ）〜（ｃ）は、本発明による実施形態の半導体基板を製造する方法を説明するための工程断面図である。
【図６】（ａ）および（ｂ）は、本発明による実施形態の半導体基板を製造する方法を説明するための工程断面図である。
【図７】（ａ）および（ｂ）は、それぞれ、本発明による実施形態における第２のアライメントパターンの他の構成を示す平面図および模式的断面図である。
【図８】（ａ）〜（ｅ）は、図７（ａ）および（ｂ）に示す第２のアライメントパターンの形成方法を説明するための工程断面図である。
【図９】（ａ）および（ｂ）は、それぞれ、本発明による実施形態における第２のアライメントパターンのさらに他の構成を示す平面図および模式的断面図である。
【図１０】（ａ）〜（ｅ）は、図９（ａ）および（ｂ）に示す第２のアライメントパターンの形成方法を説明するための工程断面図である。
【図１１】（ａ）および（ｂ）は、それぞれ、本発明による実施形態における第２のアライメントパターンのさらに他の構成を示す平面図および模式的断面図である。
【図１２】（ａ）〜（ｅ）は、図１１（ａ）および（ｂ）に示す第２のアライメントパターンの形成方法を説明するための工程断面図である。
【図１３】（ａ）および（ｂ）は、それぞれ、従来のマーカー形状を例示する平面図および模式的断面図である。
【図１４】（ａ）〜（ｄ）は、従来のマーカーを形成する方法を例示する工程断面図である。
【図１５】（ａ）および（ｂ）は、それぞれ、従来のマーカーにおけるパターン崩れの問題を説明するための模式的断面図および平面図である。
【符号の説明】
【０１２８】
１            第１領域
２            第２領域
３            第１部分
４            第２部分
１１          バルク基板
１２          半導体層
１３          ウェル領域
１４          ソース領域
１５          コンタクト領域
１６          半導体層
１６ｃ        チャネル層
１７          ゲート絶縁膜
１８          ゲート電極
１９          ソース電極
２１          第１のアライメントパターン
２４          下地パターン
２５          第２のアライメントパターン
３８          層間絶縁膜
３９          上部配線電極
４０          ドレイン電極
９０          ユニットセル
９１、９２    マーカー形成領域
９３          素子領域
９６          ショット領域
１００、２００      半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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