(57)【要約】      （修正有）【課題】消去動作時毎にブロックアドレスを入力する過程を省略して消去動作の速度を向上させることができる消去方法。【解決手段】 スタートブロックアドレスと、ラストブロックアドレスを格納するためのアドレスレジスタ部と、消去動作に必要な消去動作電圧を出力する高電圧発生器と、消去ブロックアドレスに応じて消去電圧を当該ブロックへ伝達するブロック選択部と、制御ロジック回路から出力される消去ブロックアドレスを格納するための消去ブロックアドレス格納部と、ラストブロックアドレスと消去ブロックアドレスとを比較し、その結果値である消去進行信号を制御ロジック回路へ出力するブロックアドレス比較器とを含み、ラストブロックアドレスと消去ブロックアドレスとが一致するまで、消去進行信号に応じて、制御ロジック回路が消去ブロックアドレスを増加させながら消去対象ブロックを消去することを特徴とする、フラッシュメモリ装置を提供する。【選択図】    図２
2008090995.tif 000002
【特許請求の範囲】
【請求項１】
多数のブロックを含むメモリセルアレイと、
消去対象ブロックのうち一番目のブロックに該当するスタートブロックアドレスと、最終目のブロックに該当するラストブロックアドレスとを格納するためのアドレスレジスタ部と、
消去命令信号及び消去ブロックアドレスを出力する制御ロジック回路と、
消去命令信号に応答して、消去動作に必要な消去動作電圧を出力する高電圧発生器と、
前記消去ブロックアドレスに応じて前記消去電圧を当該ブロックへ伝達するブロック選択部と、
前記制御ロジック回路から出力される前記消去ブロックアドレスを格納するための消去ブロックアドレス格納部と、
前記ラストブロックアドレスと前記消去ブロックアドレスとを比較し、その結果値である消去進行信号を前記制御ロジック回路へ出力するブロックアドレス比較器とを含み、
前記ラストブロックアドレスと前記消去ブロックアドレスとが一致するまで、前記消去進行信号に応じて、前記制御ロジック回路が前記消去ブロックアドレスを増加させながら前記消去対象ブロックを消去することを特徴とする、フラッシュメモリ装置。
【請求項２】
前記アドレスレジスタ部は、
前記スタートブロックアドレスを格納するための第１アドレスレジスタと、
前記ラストブロックアドレスを格納するための第２アドレスレジスタとを含むことを特徴とする、請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記制御ロジック回路部は、プログラム動作の際にプログラム命令信号を出力し、読み出し動作の際に読み出し命令信号を出力することを特徴とする、請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記高電圧発生器は、前記プログラム命令信号に応答して、プログラム動作に必要なプログラム動作電圧を出力し、前記読み出し命令信号に応答して、読み出し動作に必要な読み出し動作電圧を出力することを特徴とする、請求項３に記載のフラッシュメモリ装置。
【請求項５】
消去対象ブロックのうち一番目のブロックのアドレスに該当するスタートブロックアドレスを格納する段階と、
前記消去対象ブロックのうち最終目のブロックのアドレスに該当するラストブロックアドレスを格納する段階と、
前記スタートブロックアドレスによって選択されたブロックから前記ラストブロックアドレスによって選択されるブロックまで消去動作を行う段階とを含むことを特徴とする、フラッシュメモリ装置の消去方法。
【請求項６】
前記スタートブロックアドレスを格納する段階の前に、
前記消去動作のための消去セットアップ命令が入力される段階をさらに含むことを特徴とする、請求項５に記載のフラッシュメモリ装置の消去方法。
【請求項７】
前記ラストブロックアドレスを格納する段階の前に、
前記ラストブロックアドレスの入力タイミングを調節するためのダミー確認命令が入力される段階をさらに含むことを特徴とする、請求項５に記載のフラッシュメモリ装置の消去方法。
【請求項８】
前記消去動作の前に、消去確認命令が入力される段階をさらに含むことを特徴とする、請求項５に記載のフラッシュメモリ装置の消去方法。
【請求項９】
消去動作を行う段階は、
前記スタートブロックアドレスによって選択されたブロックの消去動作を行う段階と、
前記スタートブロックアドレスを増加させて次のブロックを選択する段階とを含み、
前記スタートブロックアドレスが前記ラストブロックアドレスまで増加して前記消去対象ブロックが全て消去されることを特徴とする、請求項５に記載のフラッシュメモリ装置の消去方法。
【請求項１０】
前記消去動作を行った後、
前記消去動作が正常的に行われたか否かを判断する検証動作を行う段階をさらに含み、前記消去動作が正常的に行われた場合に前記次のブロックが選択されることを特徴とする、請求項９に記載のフラッシュメモリ装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置及びその消去方法に係り、特に、消去動作速度を増加させることが可能なフラッシュメモリ装置及びその消去方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源供給が中断しても、格納されたデータが消えずにそのまま維持される不揮発性メモリ素子である。このようなフラッシュメモリ素子は、メモリセルアレイの形態によってＮＯＲ型とＮＡＮＤ型に分けられ、フラッシュメモリ素子の動作は、大きくプログラム動作、消去動作、読み出し動作に区分される。
【０００３】
ＮＡＮＤフラッシュメモリ素子のメモリセルアレイはブロック単位で区分され、それぞれのブロックには多数のビットラインにそれぞれ接続されるストリングを含む。ストリングは、ビットラインに接続されるドレイン選択トランジスタ、多数のメモリセル、及び共通ソースラインに接続されるソース選択トランジスタを含む。このようなＮＡＮＤフラッシュメモリ素子のセルアレイは既に公知になっているので、その詳細な説明は省略する。
【０００４】
一方、ＮＡＮＤフラッシュメモリ素子の消去動作は、ブロック単位で行われる。すなわち、消去動作の際に、消去対象ブロックに含まれているフラッシュメモリセルが全て消去される。このような消去動作の際に多数のブロックが消去される場合、消去対象ブロックのアドレスが入力された後に消去動作が行われる。そして、消去動作が完了すると、次のブロックのアドレスが入力され、さらに当該ブロックの消去動作が行われる。このように、特定のブロックに対して消去動作を行うためには、常に、消去対象ブロックのアドレスが入力されなければならない。すなわち、Ｎ個のブロックを消去する場合、消去対象ブロックのアドレスがＮ回入力されなければならない。このようにブロックアドレスが多数回入力されることにより、消去動作の速度が低下するという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、消去動作の際に消去対象ブロックのうち一番目のブロックのアドレスと最終目のブロックのアドレスを格納した後、ブロックを連続的に消去し、最終目のブロックの消去動作が完了すると全体的な消去動作を完了させることにより、消去動作時毎にブロックアドレスを入力する過程を省略して消去動作の速度を向上させることが可能な、フラッシュメモリ装置及びその消去動作を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明のある観点によれば、多数のブロックを含むメモリセルアレイと、消去対象ブロックのうち一番目のブロックに該当するスタートブロックアドレスと、最終目のブロックに該当するラストブロックアドレスを格納するためのアドレスレジスタ部と、消去命令信号及び消去ブロックアドレスを出力する制御ロジック回路と、消去命令信号に応答して、消去動作に必要な消去動作電圧を出力する高電圧発生器と、消去ブロックアドレスに応じて消去電圧を当該ブロックへ伝達するブロック選択部と、制御ロジック回路から出力される消去ブロックアドレスを格納するための消去ブロックアドレス格納部と、ラストブロックアドレスと消去ブロックアドレスとを比較し、その結果値である消去進行信号を制御ロジック回路へ出力するブロックアドレス比較器とを含み、ラストブロックアドレスと消去ブロックアドレスとが一致するまで、消去進行信号に応じて、制御ロジック回路が消去ブロックアドレスを増加させながら消去対象ブロックを消去することを特徴とする、フラッシュメモリ装置を提供する。
【０００７】
前記において、アドレスレジスタ部は、スタートブロックアドレスを格納するための第１アドレスレジスタと、ラストブロックアドレスを格納するための第２アドレスレジスタとを含む。制御ロジック回路部は、プログラム動作の際にプログラム命令信号を出力し、読み出し動作の際に読み出し命令信号を出力する。高電圧発生器は、プログラム命令信号に応答して、プログラム動作に必要なプログラム動作電圧を出力し、読み出し命令信号に応答して、読み出し動作に必要な読み出し動作電圧を出力する。
【０００８】
また、本発明の他の観点によれば、消去対象ブロックのうち一番目のブロックのアドレスに該当するスタートブロックアドレスを格納する段階と、消去対象ブロックのうち最終目のブロックのアドレスに該当するラストブロックアドレスを格納する段階と、スタートブロックアドレスによって選択されたブロックからラストブロックアドレスによって選択されるブロックまで消去動作を行う段階とを含むことを特徴とする、フラッシュメモリ装置の消去方法を提供する。
【０００９】
前記において、スタートブロックアドレスを格納する段階の前に、消去動作のための消去セットアップ命令が入力される段階をさらに含むことができる。ラストブロックアドレスを格納する段階の前に、ラストブロックアドレスの入力タイミングを調節するためのダミー確認命令が入力される段階をさらに含むことができる。消去動作の前に、消去確認命令が入力される段階をさらに含むことができる。
【００１０】
消去動作を行う段階は、スタートブロックアドレスによって選択されたブロックの消去動作を行う段階、及びスタートブロックアドレスを増加させて次のブロックを選択する段階とを含み、スタートブロックアドレスがラストブロックアドレスまで増加して消去対象ブロックが全て消去される。消去動作を行った後、消去動作が正常的に行われたかを判断する検証動作を行う段階をさらに含み、消去動作が正常的に行われた場合、次のブロックが選択される。
【発明の効果】
【００１１】
上述したように、本発明は、消去動作の際に、消去対象ブロックのうち一番目のブロックのアドレスと最終目のブロックのアドレスを格納した後、ブロックを連続的に消去し、最終目のブロックの消去動作が完了すると全体的な消去動作を完了させることにより、消去動作時ごとにブロックアドレスを入力する過程を省略して消去動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１３】
図１は本発明の実施例に係るフラッシュメモリ装置を説明するための回路図である。
【００１４】
図１を参照すると、本発明の実施例に係るフラッシュメモリ装置は、メモリセルアレイ１１０、制御ロジック回路１３０、高電圧発生器１４０、Ｘデコーダ１５０、スイッチング部１６０、ページバッファ１７０、Ｙデコーダ１８０、データ入出力バッファ１９０、アドレスレジスタ部２００、消去ブロックアドレス格納部２１０、及びブロックアドレス比較器２２０を含む。ここで、Ｘデコーダ１５０とスイッチング部１６０はブロック選択部になる。
【００１５】
前記において、メモリセルアレイ１１０は、それぞれ複数のメモリセル（図示せず）を含むメモリセルブロックＭＢ１〜ＭＢＫ（Ｋは整数）を含む。
【００１６】
制御ロジック回路１３０は、外部制御信号／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥに応答してコマンド信号ＣＭＤまたはアドレス信号ＡＤＤを受信する。制御ロジック回路１３０は、前記コマンド信号ＣＭＤに応答して読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭ及び消去命令ＥＲＳのいずれか一つを発生する。また、制御ロジック回路１３０は、アドレス信号ＡＤＤに基づいて、ローアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを発生する。
【００１７】
高電圧発生器１４０は、バルク電圧発生器４０、第１バイアス電圧発生器５０及び第２バイアス電圧発生器６０を含む。バルク電圧発生器４０は、読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭ及び消去命令ＥＲＳのいずれか一つに応答してバルク電圧ＶＣＢを発生し、バルク電圧ＶＣＢをメモリセルのＰウェルに供給する。さらに詳しくは、読み出し命令ＲＥＡＤまたはプログラム命令ＰＧＭに応答して、バルク電圧発生器４０がバルク電圧ＶＣＢを低電圧（例えば、０Ｖ）レベルで発生する。また、消去命令ＥＲＳに応答して、バルク電圧発生器４０がバルク電圧ＶＣＢを高電圧（例えば、１６Ｖ〜２０Ｖ）レベルで発生する。
【００１８】
第１バイアス電圧発生器５０は、読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭ及び消去命令ＥＲＳのいずれか一つに応答してドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを発生し、ドレインバイアス電圧ＶＧＤをグローバルソース選択ラインＧＤＳＬに供給し、ソースバイアス電圧ＶＧＳをグローバルソース選択ラインＧＳＳＬに供給する。さらに詳しくは、読み出し命令ＲＥＡＤに応答して、第１バイアス電圧発生器５０がドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを高電圧（例えば、４．５Ｖ）レベルで発生する。また、プログラム命令ＰＧＭに応答して、第１バイアス電圧発生器５０がドレインバイアス電圧ＶＧＤを内部電圧（ＶＣＣ、図示せず）レベルで発生し、ソースバイアス電圧ＶＧＳを低電圧レベルで発生する。また、消去命令ＥＲＳに応答して、第１バイアス電圧発生器５０がドレインバイアス電圧ＶＧＤとソースバイアス電圧ＶＧＳを低電圧レベルで発生する。
【００１９】
第２バイアス電圧発生器６０は、読み出し命令ＲＥＡＤ、プログラム命令ＰＧＭ及び消去命令ＥＲＳのいずれか一つとデコード信号ＤＥＣに応答してワードラインバイアス電圧ＶＷＦ１〜ＶＷＦＪ（Ｊは整数）またはワードラインバイアス電圧ＶＷＳ１〜ＶＷＳＪ（Ｊは整数）またはワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪ（Ｊは整数）を発生し、グローバルワードラインＧＷＬ１〜ＧＷＬＪ（Ｊは整数）に供給する。さらに詳しくは、読み出し命令ＲＥＡＤに応答して、第２バイアス電圧発生器６０がワードラインバイアス電圧ＶＷＦ１〜ＶＷＦＪを発生する。また、プログラム命令ＰＧＭに応答して、第２バイアス電圧発生器６０がワードラインバイアス電圧ＶＷＳ１〜ＶＷＳＪを発生する。また、消去命令ＥＲＳに応答して、第２バイアス電圧発生器６０がワードラインバイアス電圧ＶＷＴ１〜ＶＷＴＪを発生する。
【００２０】
Ｘデコーダ１５０は、ローアドレス信号ＲＡＤＤをデコードしてデコード信号ＤＥＣを出力する。スイッチング部１６０は、デコード信号ＤＥＣに応答して、メモリセルブロックＭＢ１〜ＭＢＫのいずれか一つまたは一部を選択し、その選択されたメモリセルブロック（またはメモリセルブロック）のローカルワードライン（図示せず）をグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結させる。
【００２１】
スイッチング部１６０は、選択されたメモリセルブロックのドレイン選択ライン（図示せず）をグローバルドレイン選択ラインＧＤＳＬに接続し、選択されたメモリセルブロックのソース選択ライン（図示せず）をグローバルソース選択ラインＧＳＳＬに接続する。
【００２２】
ページバッファ１７０、Ｙデコーダ１８０及びデータ入出力バッファ１９０の構成及び具体的な動作は、本発明の技術分野における通常の知識を有する者であれば理解できるので、これについての詳細な説明を省略する。
【００２３】
アドレスレジスタ部２００は、第１及び第２アドレスレジスタ２００ａ及び２００ｂを含み、消去動作消時の消去対象ブロックに対するブロックアドレスを格納する。より具体的に説明すると、第１アドレスレジスタ２００ａは、消去動作の際に消去対象ブロックのうち消去動作が最初に行われる一番目のブロックのアドレスに該当するブロックアドレス（以下、「スタートブロックアドレス」という）を格納する。第２アドレスレジスタ２００ｂは、消去動作が最後に行われる最終番目のブロックに該当するブロックアドレス（以下、「ラストブロックアドレス」という）を格納する。
【００２４】
消去ブロックアドレス格納部２１０は、消去動作の際に制御ロジック回路１３０から出力されるローアドレスＲＡＤＤまたはブロックアドレスを消去ブロックアドレスとして格納する。消去動作が行われた後には通常消去検証動作が行われ、その結果値が出力されるが、消去ブロックアドレス格納部２１０は、消去動作動作の結果値に基づいて消去動作が正常的に完了すると、格納された消去ブロックアドレスをブロックアドレス比較器２２０へ出力する。
【００２５】
ブロックアドレス比較器２００は、第２アドレスレジスタ２００ｂに格納されたラストブロックアドレスと、消去ブロックアドレス格納部２１０から出力される消去ブロックアドレスとを比較する。ブロックアドレス比較器２２０は、ラストブロックアドレスと消去ブロックアドレスとが一致しなければ、制御ロジック回路１３０へ消去進行信号を伝送して、消去動作が完了したブロックの次のブロックに対して消去動作が行われるようにする。一方、ブロックアドレス比較器２２０は、ラストブロックアドレスと消去ブロックアドレスとが一致すれば、消去対象ブロックのうち最終番目のブロックが消去されたと認識し、消去動作完了信号を伝送する。すなわち、ブロックアドレス比較器２２０から出力される消去進行信号は制御ロジック回路１３０の消去動作イネーブル信号のように使用される。また、制御ロジック回路１３０は、ブロックアドレス比較器２２０の消去進行信号に応じて次のブロックに対して消去動作を行い続けるか、消去動作を終了するかを判断し、その判断結果に基づいて消去命令信号ＥＲＳを出力する。
【００２６】
前記の構成を持つフラッシュメモリ装置は、多数のブロックを消去する場合、一番目のブロックのアドレスと最終目のブロックのアドレスのみを入力すると、消去動作途中でブロックアドレスを入力しなくても、消去対象ブロックの消去動作を連続的に行うことができる。これをより具体的に説明すると、次の通りである。
【００２７】
図２は本発明の実施例に係るフラッシュメモリ装置の消去方法を説明するための流れ図である。
【００２８】
図１及び図２を参照すると、消去動作を行うためには、消去セットアップ命令(erase setup command)が入力される（Ｓ２１０）。ここで、消去セットアップ命令は、ＣＰＵなどの周辺回路で入力できる。
【００２９】
次いで、消去対象ブロックのうち一番目の消去対象ブロックのアドレスに該当するスタートブロックアドレスがアドレスレジスタ部２００の第１アドレスレジスタ部２００ａに格納される（Ｓ２２０）。
【００３０】
スタートブロックアドレスが格納された後、ダミー確認命令(dummy confirm command)が入力される（Ｓ２３０）。ダミー確認命令は、スタートブロックアドレスの入力が完了されたことを知らせるための信号になれる。すなわち、ダミー確認命令は、以後に入力されるラストブロックアドレスの入力タイミングを調節するための機能を行う。
【００３１】
ダミー確認命令が入力された後、消去対象ブロックのうち最終番目の消去対象ブロックのアドレスに該当するラストブロックアドレスがアドレスレジスタ部２００の第２アドレスレジスタ部２００ｂに格納される（Ｓ２４０）。ここで、スタートブロックアドレスが入力されるために必要な時間（例えば、クロックの３サイクル）は定められているので、スタートブロックアドレスが入力されるのに必要な時間が経過してから、直ちにまたは一定の時間の経過後にラストブロックアドレスが連続して入力されることもできる。この場合には、ダミー確認命令が入力される段階（Ｓ２３０）を省略することができる。
【００３２】
ラストブロックアドレスの格納が完了すると、消去確認命令(erase confirm command)が入力される（Ｓ２５０）。消去確認命令は、スタートブロックアドレス及びラストブロックアドレスが入力されるのに十分な時間が経過した後、ＣＰＵなどの周辺回路で発生でき、消去確認命令は、制御ロジック回路１３０に入力される。
【００３３】
消去確認命令が入力されると、消去動作を行う（Ｓ２６０）。より具体的に説明すると、次の通りである。消去確認命令が入力されると、制御ロジック回路１３０は、消去命令信号ＥＲＳと共に、第１アドレスレジスタ２００ａに格納されたスタートブロックアドレスに対応するローアドレスＲＡＤＤまたはブロックアドレスを出力する。この際、ローアドレスＲＡＤＤまたはブロックアドレスは、消去ブロックアドレス格納部２１０に格納される。消去命令信号ＥＲＳに応じて、高電圧発生器１４０に含まれたバルク電圧発生器４０、第１及び第２バイアス電圧発生器５０及び６０は、消去動作に必要な消去電圧ＶＣＢ、ＶＧＤ、ＶＧＳ、ＶＷＴ１〜ＶＷＴＪをそれぞれ出力する。そして、ローアドレスＲＡＤＤに応じて、Ｘデコーダ１５０は消去対象ブロックを選択するためのブロック選択信号を出力する。スイッチング部１６０は、ブロック選択信号に応じて消去電圧ＶＣＢ、ＶＧＤ、ＶＧＳ、ＶＷＴ１〜ＶＷＴＪが消去対象ブロックに含まれたフラッシュメモリセルに伝達されるように、グローバルワードラインＧＷＬ１〜ＧＷＬＪと消去対象ブロックのローカルワードラインとを連結させ、グローバルドレインセレクトラインＧＤＳＬをローカルドレインセレクトラインと連結させ、グローバルソースセレクトラインＧＳＳＬをローカルソースセレクトラインと連結させる。これにより、消去電圧が消去対象ブロックへ伝達されて消去動作が行われる。消去動作が完了した後には、消去動作が正常的に行われたか否かを判断し、消去動作が正常的に行われていない場合には、消去動作を再び行う。この際、消去動作を再び行う場合、バルク電圧発生器４０から出力されるバルク電圧ＶＣＢのレベルを段々上昇させることができる。
【００３４】
消去動作が完了すると、消去されたブロックが消去対象ブロックのうち最終番目のブロックに該当するか否かを判断する（Ｓ２７０）。より具体的に説明すると、次の通りである。消去ブロックアドレス格納部２１０は、消去動作が正常的に行われたか否かを判断する検証信号が入力されると、格納されていた消去ブロックアドレスをブロックアドレス比較器２２０へ出力する。ブロックアドレス比較器２２０は、第２アドレスレジスタ２００ｂに格納されたラストブロックアドレスと消去ブロックアドレスとを比較する。
【００３５】
ラストブロックアドレスと消去ブロックアドレスとが一致しなければ、ブロックアドレス比較器２２０は、次のブロックに対する消去動作が行われ得るように、消去進行信号を制御ロジック回路１３０へ出力する。すると、制御ロジック回路１３０は、消去動作が完了したブロックの次のブロックに対して消去動作を行うために、ローアドレスＲＡＤＤまたはブロックアドレスを増加させる（Ｓ２８０）。そして、増加したローアドレスＲＡＤＤに応じて再び当該ブロックに対する消去動作が行われる（Ｓ２６０）。この際、増加したローアドレスは、消去ブロックアドレス格納部２１０に再び格納される。
【００３６】
前述した消去段階（Ｓ２６０）、最終番目のブロック確認段階（Ｓ２７０）及びローアドレス増加段階（Ｓ２８０）を繰り返し行っていて、最終番目のブロック確認段階（Ｓ２７０）でラストブロックアドレスと消去ブロックアドレスとが一致すれば、消去対象ブロックが全て消去されたと判断し、消去動作を終了する。この際、ブロックアドレス比較器２２０は、制御ロジック回路１３０へディスエーブル状態の消去進行信号を出力して消去動作を終了させる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例に係るフラッシュメモリ装置を説明するための回路図である。
【図２】本発明の実施例に係るフラッシュメモリ装置の消去方法を説明するための流れ図である。
【符号の説明】
【００３８】
１００    フラッシュメモリ装置
１１０    メモリセルアレイ
１３０    制御ロジック回路
１４０    高電圧発生器
１５０    Ｘデコーダ
１６０    スイッチング部
１７０    ページバッファ
１８０    Ｙデコーダ
１９０    データ入出力バッファ
４０    バルク電圧発生器
５０    第１バイアス電圧発生器
６０    第２バイアス電圧発生器
２００    アドレスレジスタ
２００ａ    第１アドレスレジスタ
２００ｂ    第２アドレスレジスタ
２１０    消去ブロックアドレス格納部
２２０    ブロックアドレス比較器  
【図１】
2008090995.tif 000003
【図２】
2008090995.tif 000004