(57)【要約】【課題】高周波信号を取り扱う小型・薄型の半導体装置の放熱特性および出力特性を向上させる。【解決手段】フリップ実装によって配線基板１１に搭載された半導体チップ１６を封止体１２によって封止したワイヤレスのパッケージ構造とし、封止体１２上面から露出した放熱板でもある上部導電板１３および封止体１２下面から露出した放熱板でもある外部接続用電極１４ａを有する。上部導電板１３は半導体チップ１６の裏面と電気的に接続されており、外部接続用電極１４ａは半導体チップ１６の主面と基板上部電極１７およびビアホール１８ａを介して電気的に接続されている。【選択図】図５
2008042063.tif 000002
【特許請求の範囲】
【請求項１】
支持体と、
前記支持体の主面に形成された複数の上部電極と、
前記支持体の裏面に形成された複数の外部接続用電極と、
前記複数の上部電極と電気的に接続するようにフリップ実装された半導体チップと、
前記半導体チップ上に配置された上部導電板と、
前記上部導電板の一部、前記支持体の主面、前記半導体チップを覆う封止体とを有し、
前記支持体の外部接続用電極と前記半導体チップは電気的に接続され、
前記上部導電板の表面は前記封止体から露出していることを特徴とする半導体装置。
【請求項２】
前記半導体チップにはＲＦ信号を増幅可能な電力増幅回路が含まれ、
ＲＦ入力信号が前記電力増幅回路に入力され、
ＲＦ出力信号が前記電力増幅回路から出力されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記支持体上の前記複数の上部電極は、ＲＦ入力信号用電極、ＲＦ出力信号用電極、電源電位供給用電極および複数の基準電位供給用電極を含み、
前記ＲＦ入力信号および前記ＲＦ出力信号はそれぞれ前記ＲＦ入力信号用電極および前記ＲＦ出力信号用電極と電気的に接続され、
前記ＲＦ入力信号用電極および前記ＲＦ出力信号用電極はそれぞれ前記複数の基準電位供給用電極の間に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体チップの主面には複数のバンプ電極が配置され、
前記複数のバンプ電極は前記支持体の前記複数の上部電極と接続されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体チップの裏面と前記上部導電板は導電性の接合剤で接続されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記支持体は配線基板であり、
前記配線基板には前記主面から前記裏面を貫通する複数のビアホールが形成され、
前記複数のビアホールの内部には導体が充填され、
前記配線基板の前記上部電極と前記外部接続用電極は前記ビアホールの内部に充填された前記導体によって電気的に接続されていることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記配線基板は、ガラスエポキシ基板からなることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記支持体は、テープからなることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記テープは、ポリイミドテープからなることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記電力増幅回路は無線ＬＡＮに使用されることを特徴とする請求項２記載の半導体装置。
【請求項１１】
前記電力増幅回路はＳｉＧｅヘテロ接合バイポーラトランジスタによって構成されることを特徴とする請求項２記載の半導体装置。
【請求項１２】
前記上部導電板は、周辺部が中央部より薄く形成されており、
前記周辺部は、前記封止体に封止されており、
前記中央部の表面は、前記封止体から露出していることを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記上部電極は、電気抵抗が異なる第１膜と第２膜との積層からなり、
前記上部電極の表面側の前記第２膜が、前記第１膜より電気抵抗が小さいことを特徴とする請求項１記載の半導体装置。
【請求項１４】
前記第１膜は、Ｃｕ膜であり、
前記第２膜は、Ａｕ膜であることを特徴とする請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高周波信号を取り扱う電力増幅回路を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
オフィスや家庭でのパーソナルコンピュータ（パソコン）の普及に伴い、インターネットに代表されるパソコン間通信が盛んに行われている。そのパソコン間通信を有線でなく無線でおこなう無線ＬＡＮ（構内情報通信網：local area network）が注目を集めており、２．４ＧＨｚ帯「ＩＥＥＥ（The Institute of Electrical and Electronics Engineers, Inc.）８０２．１１ｂ」規格の無線ＬＡＮが主流となっている。しかし、２．４ＧＨｚ帯規格の無線ＬＡＮは、伝送速度が最大で８Ｍｂｐｓと低速なため、動画像伝送ができないなどの課題が生まれている。その解決策として、最大伝送速度５４Ｍｂｐｓを可能にした５ＧＨｚ帯「ＩＥＥＥ８０２．１１ａ」規格の無線ＬＡＮがある。
【０００３】
特開２００５−２０９７７０号公報（特許文献１）には、２ＧＨｚ以上の高周波域で使用する電力増幅回路（電力増幅素子）を有する半導体装置のパッケージ構造に関する技術が開示されている。そのパッケージ構造は、高周波特性などを向上するために、ノンリード型構造とするものである。
【特許文献１】特開２００５−２０９７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、例えば無線機用の電力増幅用パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および無線ＬＡＮ用の電力増幅用ＭＭＩＣ（Monolithic Microwave IC）などの高周波信号を取り扱う電力増幅回路（電力増幅素子）を備えた半導体装置について検討を行っている。図２８および図２９を参照して本発明者が検討した半導体装置について以下に説明する。なお、この半導体装置は、上記特許文献１に示されているようなノンリード型構造となっている。
【０００５】
本発明者が検討した半導体装置１００は、高周波信号を取り扱う電力増幅回路が形成されている半導体チップ１０１と、半導体チップ１０１が搭載される支持体１０２と、半導体チップ１０１の主面（素子形成面）上に形成されたパッド（電極端子）１０８とワイヤ１０３を介して電気的に接続される外部接続用電極１０４と、半導体チップ１０１を封止する例えばモールド樹脂からなる封止体１０５とから構成されている。
【０００６】
例えば無線機などの移動体通信装置として用いられる観点から半導体装置１００には、小型化および薄型化が求められている（例えば数ｍｍ程度）。そのために半導体チップ１０１、支持体１０２なども小型化・薄型化されている。
【０００７】
この半導体装置１００の製造方法について以下に説明する。まず、支持体１０２および外部接続用電極１０４が複数連なるフレームを準備する。次いで、支持体１０２上にＡｇ（銀）ペーストなどの接合剤１０７を介して半導体チップ１０１を搭載し、半導体チップ１０１からワイヤ１０３で外部接続用電極１０４に接続する。次いで、半導体チップ１０１を封止体１０５によって封止した後、切断（あるいはダイシング）されて個別の半導体装置１００が完成する。
【０００８】
一般に、電力増幅回路の出力特性はインダクタンス成分によって劣化するため、出力特性を向上するためにはインダクタンス成分を低減する必要がある。このため、半導体装置１００では、インダクタンス成分の発生源となるリードを用いないノンリード型構造としている。しかしながら、より周波数の高い信号を取り扱う場合には、更なるインダクタンス成分の低減が必要となる。
【０００９】
また、半導体チッププロセスの微細化により高周波化が加速する一方で、半導体チップサイズの小型化に伴って、ワイヤ１０３の長さが相対的に長くなる。このため、ワイヤ１０３のインダクタンス成分の低減が必要となる。
【００１０】
また、電力増幅回路とその周辺回路が形成された半導体チップ１０１を有する半導体装置１００では、半導体チップ１０１からの出力数（パッド１０８の数）が多くなることから、それぞれに対応した外部接続用電極１０４も多くなり、例えばパッド１０８と外部接続用電極１０４との間をワイヤ１０３で接続する場合、インダクタンス成分が増加してしまう。図２９においては、正方形状の半導体チップ１０１の外周に沿って、３０個のパッド１０８が配置されており、これら多くのパッド１０８に対応して外部接続用電極１０４が配置されることにより、ワイヤ１０３などによるインダクタンス成分が増加してしまう。
【００１１】
また、半導体装置１００では、電力増幅を行うことから使用状況によっては半導体チップ１０１からの発熱が大きい場合もある。しかしながら、前述したように無線機などに適用される半導体装置１００には小型化・薄型化が求められている（例えば数ｍｍ程度）。このため、半導体チップ１０１の発熱を小型・薄型パッケージで放熱効率を向上する必要がある。
【００１２】
本発明の目的は、小型・薄型のパッケージ構造であり、高周波信号を取り扱う電力増幅回路を有する半導体装置の放熱特性および出力特性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置は、フリップ実装によって基板（支持体）に搭載された半導体チップを封止体によって封止したワイヤレスのパッケージ構造とし、封止体上面から露出した放熱板でもある上部導電板および封止体下面から露出した放熱板でもある外部接続用電極を有するものである。
【００１６】
さらに、本発明の半導体装置は、半導体チップの主面上には複数のバンプ電極が形成され、その主面と対向する基板の表面上には複数のバンプ電極と対応するようにパターニングされた導電膜が形成されており、信号用のバンプ電極と電気的に接続される導電膜を、基準電位用のバンプ電極と電気的に接続される導電膜の間に配置するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明によれば、小型・薄型のパッケージ構造であり、高周波信号を取り扱う電力増幅回路を有する半導体装置の放熱特性および出力特性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１〜図３には、本発明の実施の形態１における半導体装置１０のパッケージ構造（外部構造）が示されている。この半導体装置１０は、電力増幅回路（電力増幅素子）を有するＭＭＩＣを備えた半導体装置である。この電力増幅回路は、例えば無線ＬＡＮに使用され、ＲＦ信号を増幅可能な回路であり、ＲＦ入力信号が電力増幅回路に入力され、ＲＦ出力信号が電力増幅回路から出力されるものである。
【００２１】
半導体装置１０は、支持体として例えばガラスエポキシ基板（ＦＲ４基板）からなる配線基板１１を有し、この配線基板１１上に形成された例えばエポキシ系樹脂からなる封止体１２によって内部に半導体チップを封止する樹脂封止型のパッケージ構造から構成されている。なお、本実施の形態１では、配線基板１１としてガラスエポキシ基板を適用した場合について説明するが、例えばポリイミドテープなどのテープも適用することができる。
【００２２】
また、この半導体装置１０の大きさは、Ｘ方向、Ｙ方向、Ｚ方向のそれぞれが例えば３ｍｍ×３ｍｍ×０．８ｍｍ程度であり、小型・薄型となっている。なお、配線基板１１の厚さは例えば０．２ｍｍ程度である。
【００２３】
この半導体装置の封止体１２の上面には例えばＣｕ（銅）板等の導体からなる上部導電板１３が露出して配置されており、また封止体１２の下面（配線基板１１の下面）にはＣｕ（銅）等の導体膜からパターニングされて形成される外部接続用電極１４ａが中央部で露出して配置され、また複数の外部接続用電極１４ｂが周辺部で露出して配置されている。
【００２４】
これら外部接続用電極１４ｂは、ＲＦ入力信号（RFin）、ＲＦ出力信号（RFout1,RFout2）、電源電位（Vcc,Vcc1,Vcc2）、バイアス電位（Vb1,Vb2,Vb3）および基準電圧（GND）のための電極端子として、配線基板１１の下面の外周に沿って略正方形状の各辺にそれぞれ４個ずつ配置されている。なお、後述するが、半導体チップの主面上に形成された複数のバンプ（電極端子）と、それぞれに対応した外部接続用電極１４ａ、１４ｂは、電気的に接続されている。
【００２５】
この半導体装置１０の電力増幅回路に入力されたＲＦ入力信号（RFin）が半導体装置１０の内部（半導体チップ１６）で増幅されてＲＦ出力信号（RFout1,2）が出力される。このように半導体装置１０が動作することによって、半導体装置１０内部の半導体チップ１６が発熱するが、半導体装置１０に備え付けられた上部導電板１３および外部接続用電極１４ａ、１４ｂが放熱板の役割を果たすため、放熱特性を向上することができる。
【００２６】
図４および図５には、半導体装置１０の内部構造が示されている。支持体である配線基板１１は、その第１面（主面）に基板上部電極１７と、第１面とは反対側の第２面（裏面）に外部接続用電極１４ａおよび複数の外部接続用電極１４ｂとを有している。これら外部接続用電極１４ａおよび外部接続用電極１４ｂの厚さは例えば３５μｍ程度である。半導体装置１０を無線機などの実装基板に実装して動作させる場合、半導体チップ１６の外部接続用電極１４ａ、１４ｂの厚さが薄い程、実装基板の配線に導通するため、インダクタンス成分を小さくすることができ、信号の損失を最小にすることができる。
【００２７】
また、配線基板１１には、第１面から第２面を貫通する複数のビアホール（Via hole）１８が形成され、複数のビアホール１８の内部には導体が充填され、配線基板１１の上部電極１７と、外部接続用電極１４ａ、１４ｂとは、ビアホール１８の内部に充填された導体によって電気的に接続されている。なお、ビアホール１８の内部には、例えばＣｕ膜などの導体が充填されている。
【００２８】
この配線基板１１上に搭載されている半導体チップ１６は、主面（素子形成面）１６ａに電極端子である複数のバンプ電極１９を有している。半導体チップ１６の主面１６ａとは反対側の裏面１６ｂは、接合剤２０を介して上部導電板１３と電気的に接続されている。この上部導電板１３の厚さは例えば１００〜２００μｍ程度である。
【００２９】
また、半導体チップ１６は、封止体１２によって封止されている。すなわち、封止体１２は、上部導電板１３の一部、支持体である配線基板１１の第１面（主面）および半導体チップ１６を覆うものである。支持体である配線基板１１の外部接続用電極１４ａ、１４ｂと半導体チップ１６は電気的に接続され、上部導電板１３の表面は封止体１２から露出している。
【００３０】
このように半導体装置１０の内部では、半導体チップ１６が配線基板１１上にフリップ実装（フェイスダウン実装）されている。すなわち、基板上部電極１７が形成されている配線基板１１の第１面と半導体チップ１６の主面１６ａとを対向させて、配線基板１１上に半導体チップ１６が搭載されている。
【００３１】
また、半導体装置１０の下部に位置する配線基板１１には、第１面上に形成された基板上部電極１７と、第１面とは反対側の第２面上に形成された外部接続用電極１４ａおよび外部接続用電極１４ｂとを電気的に接続するビアホール１８が形成されている。すなわち、この半導体チップ１６の主面１６ａ上に配置されている複数のバンプ電極１９は、フリップ実装によって複数の基板上部電極１７と直に接続（接合、接着）されているため、基板上部電極１７およびビアホール１８を介して外部接続用電極１４ａおよび外部接続用電極１４ｂと電気的に接続されることとなる。
【００３２】
また、半導体装置１０の上部に位置する上部導電板１３では、図５に示すように、段差１３ａが形成されている。すなわち、上部導電板１３は、周辺部が中央部より薄く形成されている。この周辺部は、封止体１２によって封止されており、また中央部の表面は、封止体１２から露出している。このため上部導電板１３は封止体１２から抜けにくい形状となっており、例えば熱ストレスが与えられた場合であっても上部導電板１３が封止体１２から抜けることを防止することができる。
【００３３】
配線基板１１上の基板上部電極１７は、導電膜をパターニングして形成されたものである。この導電膜は、例えば、電気的抵抗が異なる第１膜および第２膜の積層膜からなり、導電膜の表面側の第２膜が、内側の第１膜より電気抵抗が小さいものである。本実施の形態１では、導電膜は、Ｃｕ膜（Ｃｕを主成分とする膜）上にメッキによるＡｕ膜（Ａｕメッキ膜）を積層したものである。ところで、半導体チップ１６は高周波信号を取り扱う電力増幅回路を含むものである。この高周波信号（高周波電流）は、物質の表皮を流れる性質がある。したがって、本発明では、基板上部電極１７の表面側の第２膜として、内側の第１膜のＣｕ膜より電気抵抗が小さいＡｕ膜を形成し、高周波電流損失が低減することを防止している。また、高周波電流損失が低減することにより半導体装置１０の高周波特性を向上することができる。
【００３４】
このように半導体装置１０は、半導体チップ１６の電極端子と、配線基板１１の基板上部電極１７とをボンディングワイヤで電気的に接続しないワイヤレス型である。本発明者が検討した図２８の半導体装置１００では、半導体チップ１０１から外部接続用電極１０４までワイヤ１０３を弧が描くようにボンディングしなければならず、そのため半導体装置１００（封止体１０５）の厚さが厚いものとなっていた。しかしながら、半導体装置１０は、フリップ実装のため、ワイヤを必要としないので半導体装置１０（封止体１２）の厚さを薄型化することができる。さらに、ワイヤを必要としないため信号線、出力線および基準電位線のインダクタンス成分の低減が可能となり、信号伝達ロスが低減され、出力特性（利得、雑音）、効率向上を達成することができる。
【００３５】
図６には、ｐ型の単結晶シリコンからなる半導体ウエハから個別に切り出された半導体チップ１６が示されている。この半導体チップ１６の主面上には複数のバンプ電極１９が形成されている。このバンプ電極１９は、例えば、ＷＰＰ（Wafer Process Package）技術を用いて再配線上に形成されたハンダボールからなり、例えばＳｎ−Ａｇ−Ｃｕ系の材料からなる。この場合、バンプ電極１９下に形成される金属膜（ＵＢＭ（Under Bump Metal）膜）は、例えばＮｉ系の材料からなる。なお、バンプ電極１９として、ハンダボールの他にスタッドバンプを適用しても良い。
【００３６】
複数のバンプ電極１９のうち、半導体チップ１６の略正方形状の外周に沿って配置されているバンプ電極１９ｂが外部接続用電極１４ｂと電気的に接続されることとなる。すなわち、バンプ電極１９ｂは、ＲＦ入力信号（RFin）、ＲＦ出力信号（RFout1,RFout2）、供給電圧（Vcc,Vcc1,Vcc2）、バイアス電位（Vb1,Vb2,Vb3）および基準電位（GND）のための電極端子として、半導体チップ１６の主面の外周に沿って配置されている。
【００３７】
一方、封止体１２下面から露出した外部接続用電極１４ａと電気的に接続されるバンプ電極１９ａは、半導体チップ１６が発熱した場合に熱が籠もり易くなる半導体チップ中央に配置されたものである。このため、半導体チップ１６で発生した熱は、いわゆるサーマルビア（Thermal Via）の役割を果たすビアホール１８ａを介して放熱板の役割を果たすこととなる外部接続用電極１４ａによって効率良く放散されることとなる。このように封止体１２から露出した外部接続用電極１４ａを設けることによって半導体チップ１６からの発熱が放散し易くなるので、半導体装置１０の放熱特性を向上することができる。
【００３８】
また、前述したように、封止体１２上面から露出した上部導電板１３では、封止体１２から露出している面とは反対側の面が、例えば導電性のＡｇ（銀）ペーストからなる接合剤２０を介して半導体チップ１６の裏面の全面と電気的に接続されている。このため、半導体チップ１６で発生した熱は、接合剤２０を介して放熱板の役割を果たすこととなる上部導電板１３によって効率良く放散されることとなる。このように封止体１２から露出した上部導電板１３を設けることによって、半導体装置１０の放熱特性を向上することができる。
【００３９】
図６に示した半導体チップ１６には、電力増幅回路が形成されており、その増幅段にはベース層にＳｉ（シリコン）より禁制帯幅の小さいひずみＳｉＧｅ（シリコンゲルマニウム）を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction bipolar Transistor）が適用されている。このように電力増幅回路がＳｉＧｅベース層を用いたＨＢＴ（以下、「ＳｉＧｅ−ＨＢＴ」という）によって構成された場合、電力増幅回路のバイアス回路などの周辺回路に用いられるＳｉ系半導体素子との複合化が容易となる。
【００４０】
図７には、半導体チップ１６（半導体基板２１）の主面に形成されたＳｉＧｅ−ＨＢＴの断面構造が示されている。ｐ型の単結晶シリコン基板からなる半導体基板２１の主面（素子形成面）上には、ｎ型不純物を導入したｎ＋型不純物埋め込み層２２が形成されている。このｎ＋型不純物埋め込み層２２上にはｎ−型シリコン層２３が形成されており、ｎ−型シリコン層２３のコレクタ領域にはｎ＋型シリコン層２４が形成されている。また、半導体基板２１には、深いｐ型半導体層４４が形成されており、その深いｐ型半導体層４４上にはｐ型ウエル４５が形成されている。また、ｎ−型シリコン層２３には、ＳｉＣ（炭化シリコン）層４６が形成されている。
【００４１】
ｎ−型シリコン層２３上には、分離領域２５が形成されている。この分離領域２５は、例えば酸化シリコン膜から形成されている。分離領域２５上には、酸化シリコン膜とエッチング選択比がとれる絶縁膜２６が形成されている。この絶縁膜２６は、例えば窒化シリコン膜から形成されている。
【００４２】
分離領域２５で分離されたｎ−型シリコン層２３の表面には、シリコン層／シリコン−ゲルマニウム層／シリコン層を積層した選択エピタキシャル層２７が形成されている。この選択エピタキシャル層２７内のシリコン−ゲルマニウム層にはｐ型不純物が導入されてベース領域（半導体領域）が形成されている。そして、シリコン−ゲルマニウム層上に形成されるシリコン層（シリコンキャップ層）には、ｎ型不純物が導入されてエミッタ領域（半導体領域）が形成されている。
【００４３】
絶縁膜２６の一部上には、ｐ＋型ポリシリコン膜２８が形成されており、このｐ＋型ポリシリコン膜２８は選択エピタキシャル層２７のベース領域に接続している。すなわち、ｐ＋型ポリシリコン膜２８はベース引出し電極としての機能を有している。なお、ｐ＋型ポリシリコン膜２８の上部には、シリサイド膜が形成されている。
【００４４】
絶縁膜２６の一部上およびｐ＋型ポリシリコン膜２８上には、酸化シリコン膜２９が形成されている。また、選択エピタキシャル層２７上にはｎ＋型ポリシリコン膜３０および絶縁膜４７が形成されている。なお、ｎ＋型ポリシリコン膜３０の上部には、シリサイド膜が形成されている。
【００４５】
そして、半導体基板２１の主面上に酸化シリコン膜３１が形成され、この酸化シリコン膜３１を貫通するようにコンタクト３２が形成されている。酸化シリコン膜３１上には第１金属配線層３３が形成されており、第１金属配線層３３はコンタクト３２と電気的に接続されている。
【００４６】
第１金属配線層３３ｅは、酸化シリコン膜３１を貫通してｎ＋型ポリシリコン膜３０に接続されており、エミッタ電極と電気的に接続されることとなる。また、第１金属配線層３３ｂは、酸化シリコン膜３１および酸化シリコン膜２９を貫通してｐ＋型ポリシリコン膜２８に接続されており、ベース電極と電気的に接続されることとなる。また、第１金属配線層３３ｃは、酸化シリコン膜３１、酸化シリコン膜２９および絶縁膜２６を貫通してｎ＋型シリコン層２４に接続されており、コレクタ電極と電気的に接続されることとなる。
【００４７】
これら第１金属配線層３３ｂ、３３ｃ、３３ｅ上には酸化シリコン膜３４が形成されている。この酸化シリコン膜３４には貫通するようにビアホール３５が形成され、酸化シリコン膜３４上に形成された第２金属配線層３６とビアホール３５とは電気的に接続されている。また、第２金属配線層３６上には酸化シリコン膜３７が形成されている。この酸化シリコン膜３７を貫通するようにビアホール３８が形成されている。この酸化シリコン膜３７上には第３金属配線層３９が形成されており、第３金属配線層３９はビアホール３８と電気的に接続されている。さらに、第３金属配線層３９上には酸化シリコン膜４０が形成されている。この酸化シリコン膜４０を貫通するようにビアホール４１が形成されている。この酸化シリコン膜４０上には酸化シリコン膜、窒化シリコン膜およびポリイミド膜からなる積層膜４２が形成されており、この積層膜４２に形成された端子４３はビアホール４１と電気的に接続されている。
【００４８】
このように半導体基板２１（半導体チップ１６）の主面にはＳｉＧｅ−ＨＢＴが形成されており、その上部には第１金属配線層３３ｂ、３３ｃ、３３ｅ、第２金属配線層３６および第３金属配線層３９が形成されてなる多層配線構造が構成されている。このＳｉＧｅ−ＨＢＴは、電力増幅回路の増幅段に用いられる。
【００４９】
図８には、例えば５．２ＧＨｚ帯無線ＬＡＮ（Local Area Network）用の電力増幅回路が示されている。この電力増幅回路は、微弱な入力信号である無線周波数（ＲＦ：Radio Frequency）入力信号（RFin）と相似な大電力の信号であるＲＦ出力信号（RFout）を電源から供給される電力で新たに生成して出力する回路である。
【００５０】
この電力増幅回路は、３段増幅構成からなり、１段目、２段目、３段目（最終段）のそれぞれに前述のＳｉＧｅ−ＨＢＴ（Q1,Q2,Q3）が用いられている。１段目の増幅段であるＳｉＧｅ−ＨＢＴ（Q1）のベース電極には、ＳｉＧｅ−ＨＢＴ（Q4,Q5,Q6）および受動素子から構成される入力用のバイアス回路が電気的に接続されており、このバイアス回路には、ＲＦ入力信号（RFin）の端子、供給電圧（Vcc）およびバイアス電位（Vb1）の端子が電気的に接続されている。また、ＳｉＧｅ−ＨＢＴ（Q1）のコレクタ電極には、高電位側の供給電圧（Vcc1）の端子が電気的に接続されている。
【００５１】
また、このＳｉＧｅ−ＨＢＴ（Q1）のコレクタ電極には、ＳｉＧｅ−ＨＢＴ（Q7,Q8,Q9）および受動素子から構成される段間用のバイアス回路が電気的に接続されており、このバイアス回路を介して２段目の増幅段であるＳｉＧｅ−ＨＢＴ（Q2）のベース電極と電気的に接続されている。この段間用のバイアス回路には、供給電圧（Vcc）およびバイアス電位（Vb2）の端子が電気的に接続されている。また、ＳｉＧｅ−ＨＢＴ（Q2）のコレクタ電極には、高電位側の供給電圧（Vcc2）の端子が電気的に接続されている。
【００５２】
また、このＳｉＧｅ−ＨＢＴ（Q2）のコレクタ電極には、ＳｉＧｅ−ＨＢＴ（Q10,Q11,Q12）および受動素子から構成される出力用のバイアス回路が電気的に接続されており、このバイアス回路を介して３段目の増幅段であるＳｉＧｅ−ＨＢＴ（Q3）のベース電極と電気的に接続されている。この段間用のバイアス回路には、供給電圧（Vcc）およびバイアス電位（Vb3）の端子が電気的に接続されている。また、ＳｉＧｅ−ＨＢＴ（Ｑ２）のコレクタ電極には、ＲＦ出力信号（RFout）の端子が接続されている。
【００５３】
このように電力増幅回路の増幅段にＳｉＧｅ−ＨＢＴを適用することによって、１つの半導体チップ内にＳｉ系のトランジスタを用いたバイアス回路を内蔵することができる。すなわち、半導体チップ１６の主面上には、アナログ回路である高出力・高周波回路をＳｉＧｅ−ＨＢＴで形成し、ロジック回路をＳｉ系半導体素子で形成することができる。したがって、ＧａＡｓ（ガリウムヒ素）系化合物半導体を用いたＨＢＴと比べ、従来のＳｉ系半導体素子との複合化が容易に設計することができる。
【００５４】
図９には、半導体装置１０の配線基板１１上で形成された基板上部電極１７が示されている。なお、図９では、基準電位供給用電極１７ｅにはハッチングが付されている。また、基板上部電極１７と電気的に接続されるビアホール１８、外部接続用電極１４ａおよび外部接続用電極１４ｂが波線で示されている。
【００５５】
図９に示すように、この基板上部電極１７は、導電膜（例えばＣｕ膜とＡｕメッキ膜との積層膜）がパターニングされてＲＦ入力信号用電極１７ａ、ＲＦ出力信号用電極１７ｂ、電源電位供給用電極１７ｃ、バイアス電位用電極１７ｄおよび基準電位供給用電極１７ｅから構成されている。なお、基準電位供給用電極１７ｅは、基準電位（GND）用の外部接続用電極１４ｂとそれぞれ電気的に接続されるため複数存在することとなり、これら複数の基準電位供給用電極１４ｂは配線基板１１の主面上で全て接続されている。
【００５６】
前述したように、外部接続用電極１４ｂは、ＲＦ入力信号（RFin）、ＲＦ出力信号（RFout1,RFout2）、供給電圧（Vcc,Vcc1,Vcc2）、バイアス電位（Vb1,Vb2,Vb3）および基準電位（GND）のための端子として、配線基板１１の下面の外周に沿って正方形状の各辺それぞれ４個ずつ配置されている。また、外部接続用電極１４ａは、配線基板１１の下面の中央に配置されている。
【００５７】
よって、ＲＦ入力信号用電極１７ａは、ビアホール１８を介してＲＦ入力信号（RFin）用の外部接続用電極１４ｂと電気的に接続されることとなる。また、ＲＦ出力信号用電極１７ｂは、ビアホール１８を介してＲＦ出力信号（RFout1,RFout2）用の外部接続用電極１４ｂと電気的に接続されることとなる。また、電源電位供給用電極１７ｃは、ビアホール１８を介して供給電圧（Vcc,Vcc1,Vcc2）用の外部接続用電極１４ｂと電気的に接続されることとなる。また、バイアス電位用電極１７ｄは、ビアホール１８を介してバイアス電位（Vb1,Vb2,Vb3）と電気的に接続されることとなる。また、基準電位供給用電極１７ｅは、ビアホール１８を介して基準電位（GND）用の外部接続用電極１４ｂおよび外部接続用電極１４ａと電気的に接続されることとなる。
【００５８】
このうちＲＦ入力信号（RFin）用の外部接続用電極１４ｂと電気的に接続されているＲＦ入力信号用電極１７ａが、基準電位（GND）用の外部接続用電極１４ｂと電気的に接続されている基準電位供給用電極１７ｅの間に配置されている。同様に、ＲＦ出力信号（RFout）用の外部接続用電極１４ｂと電気的に接続されているＲＦ出力信号用電極１７ｂが、基準電位（GND）用の外部接続用電極１４ｂと電気的に接続されている基準電位供給用電極１７ｅの間に配置されている。すなわち、図４に示すように、ＲＦ入力信号用のバンプ電極１９と電気的に接続されている基板上部電極１７（ＲＦ入力信号用電極１７ａ、ＲＦ出力信号用電極１７ｂ）が、基準電位用のバンプ電極１９と電気的に接続されている基板上部電極１７（基準電位供給用電極１７ｅ）の間に配置されている。
【００５９】
このように、ＲＦ入力信号用電極１７ａおよびＲＦ出力信号用電極１７ｂの周囲を、基準電位供給用電極１７ｅで囲む構成になっていることから、入力信号と出力信号とが互いに遮蔽（シールド）が確実となり、基準電位が安定し、基準電位強化が達成することができる。この結果、半導体装置１０は安定した動作をすることができ、半導体装置１０の出力特性を向上することができる。
【００６０】
また、基板上部電極１７の表面に、母材である銅の電気抵抗よりも電気抵抗が低いＡｕ（金）からなるメッキ膜を形成することによって、表層を流れる高周波電流の抵抗を下げることができる。なお、このメッキ膜の厚さは、高周波電流の抵抗を低減させるため、その厚さは最低３μｍ必要である。
【００６１】
図１０には、半導体チップサイズに対する熱抵抗特性が示されており、３種類のパッケージ構造（Ａ、Ｂ、Ｃ）に半導体チップを搭載した場合における比較がなされている。パッケージ構造（Ａ）は、本実施の形態１の構造（例えば図５参照）であって、フリップ実装された半導体チップ１６からの発熱を封止体１２の両面（上下面）から放散するものである。パッケージ構造（Ｂ）は、本発明者らが検討した構造（図２８参照）であって、半導体チップ１０１からの発熱を封止体１０５の片面（下面）から放散するものである。パッケージ構造（Ｃ）は、例えば、図２８の封止体１０５の上側に放熱板を設けた構造であって、半導体チップ１０１からの発熱を封止体１０５の両面（上下面）から放散するものである。
【００６２】
図１０に示すように、本実施の形態１の構造（Ａ）の熱抵抗θｊｃが、他の構造（Ｂ、Ｃ）の熱抵抗θｊｃと比較して低い。例えば、半導体チップサイズを１．５ｍｍ２、半導体チップの発熱温度を１００℃、周囲温度を２５℃とした場合、３種類の構造（Ａ、Ｂ、Ｃ）による出力は、それぞれ約２４Ｗ、１７Ｗ、２１Ｗとなり、本発明の構造（Ａ）の出力が他の構造（Ｂ、Ｃ）の出力と比較して高い。すなわち本発明の構造（Ａ）は構造（Ｂ、Ｃ）と比較して放熱しやすい構造であることから、より高出力までの使用に許容される。このことから、高周波信号を取り扱う電力増幅回路を備え、小型・薄型パッケージ構造の半導体装置であっても、本実施の形態１の構造（Ａ）を適用するにより、放熱特性を向上させることができる。
【００６３】
図１１には、本実施の形態１の半導体装置１０（例えば図５参照）および発明者が検討した半導体装置１００（図２８参照）の主要特性が示されている。図１１に示すように、利得（ＰＧ：Power gain）、出力（Ｐｏ：Output of Power）および最大利得（ＭＡＧ：Maximum available gain）の各特性において、半導体装置１０は、半導体装置１００と比較して高い。半導体装置１０のように、フリップ実装することによるワイヤレス化、ＲＦ入力信号用電極１７ａ、ＲＦ出力信号用電極１７ｂの周囲を基準電位供給用電極１７ｅで囲む構図とすることによる基準電位の安定化、さらに封止体１２の両面（上下面）に放熱板となる上部導電板１３および外部接続用電極１４ａを配置することによる高放熱化によって、出力特性などを向上することができる。
【００６４】
また、半導体チップ１６をフリップ実装することにより、ワイヤボンディングが不要となることから高周波入出力時のインダクタンス成分をほぼキャンセルできるため、電力増幅回路のピーク値およびＮＦ（Noise Figure）のボトム値を改善することができる。
【００６５】
また、半導体チップ１６を搭載する支持体である配線基板１１の厚さが薄い程、すなわちビアホール１８の長さが短いほど、インダクタンス成分を小さくすることができ、また、過渡熱抵抗の低減を図ることができる。
【００６６】
また、半導体チップ１６から発生した熱には、半導体チップ１６の主面（実装側）からも発生し、支持体である配線基板１１を介して無線機などの実装基板に流れる放熱経路と、半導体チップ１６の全体から封止体１２に広がっている放熱経路とが存在する。このため、放熱板である上部導電板１３と半導体チップ１６の裏面とを接続し、上部導電板１３は露出することで、小型パッケージであっても効率良く放熱することができ、安定した増幅を継続的に行うことができる。また、放熱効率を向上させ熱的特性劣化を防止することもできる。
【００６７】
次に、半導体装置１０の製造方法について説明する。半導体装置１０は、図５に示したように、フリップ実装によって配線基板１１に搭載された半導体チップ１６を封止体１２によって封止したワイヤレスのパッケージ構造とし、封止体１２上面から露出した放熱板でもある上部導電板１３を有するものである。このうち半導体チップ１６には、図７に示したようなＳｉＧｅ−ＨＢＴが形成されており、前工程については周知技術を用いている。したがって、以下は後工程である半導体装置１０のパッケージングについて説明する。
【００６８】
まず、図１２に示すような複数の配線基板１１となる基材４８を準備する。すなわち、図１３および図１４に示すような配線基板１１を準備する。なお、図１２には、半導体装置１０の支持体である配線基板１１が切り出される前の基材４８が示されており、（ａ）は表面（第１面）の平面図、（ｂ）は裏面（第１面とは反対側の第２面）の平面図である。また、図１３には、半導体装置１０の製造工程中における配線基板１１が透視した状態で示されており、図１４には、図１３のＸ−Ｘ線の断面が示されている。
【００６９】
配線基板１１を含む基材４８は、例えばガラスエポキシ基板（ＦＲ４基板）からなり、その第１面には例えばＣｕ膜を主体とする導電膜がパターニングされてなる基板上部電極１７が形成されており、一方、第２面には例えばＣｕ膜がパターニングされてなる外部接続用電極１４ａおよび外部接続用電極１４ｂが形成されている。この基板上部電極１７と、外部接続用電極１４ａおよび外部接続用電極１４ｂとは、ビアホール１８を介して電気的に接続されている。このビアホール１８は、内部に例えばＣｕ膜が充填されており、サーマルビアとしての役割も果たすことになる。
【００７０】
続いて、図１５および図１６に示すように、配線基板１１上に半導体チップ１６を搭載（チップマウント）した後、半導体チップ１６の裏面上に接合剤２０を塗布する。なお、図１５には、図１３に続く製造工程中の半導体装置１０が示されており、図１６には、図１４に続く製造工程中の半導体装置１０が示されている。
【００７１】
チップマウントには、フリップ実装が用いられる。すなわち、基板上部電極１７が形成されている配線基板１１の第１面と半導体チップ１６の主面とを対向させて、配線基板１１上に半導体チップ１６が搭載されている。これにより、半導体チップ１６の主面上に形成されているバンプ電極１９と基板上部電極１７とが、熱圧着によって電気的に接続されることとなる。また、接合剤２０は、後の工程で半導体チップ１６の裏面と上部導電板１３とを電気的に接続するものであり、熱伝導率が高く、例えば導電性のＡｇペーストからなるものである。
【００７２】
続いて、図１７に示すような基材４９から、図１８および図１９に示すような上部導電板１３を取り出した後、半導体チップ１６の裏面上に上部導電板１３を搭載する。具体的には、コレット（角錐）とパンチとで基材４９の所定の領域（上部導電板１３のある領域）を挟むことによってその周りを切り取り、コレットに上部導電板１３を吸着（ピックアップ）させて、半導体チップ１６の裏面上に上部導電板１３を搭載する。その後、ベークすることによって、半導体チップ１６と上部導電板１３とを接合剤２０によって電気的に接続する。なお、図１７には、半導体装置１０の放熱板でもある上部導電板１３が切り出される前の基材４９が示されている。また、図１８には、図１５に続く製造工程中の半導体装置１０が示されており、図１９には、図１６に続く製造工程中の半導体装置１０が示されている。
【００７３】
基材４９は、例えばポリイミド系樹脂からなるテープに、例えばＣｕ板からなる上部導電板１３が貼り付けられているものである。この上部導電板１３には、段差１３ａが形成されており、後の工程で形成された封止体１２から上部導電板１３が抜けにくくするものである。
【００７４】
続いて、図２０および図２１に示すように、半導体チップ１６をモールド樹脂１２ａによって封止する。なお、図２０には、図１８に続く製造工程中の半導体装置１０が示されており、封止体１２および上部導電板１３が波線で示されている。また、図２１には、図１９に続く製造工程中の半導体装置１０が示されている。
【００７５】
モールド樹脂１２ａは、シートモールド方式によって形成される。具体的には、上部導電板１３上にシート５０を配置した後、トランスファーモールドすることによって、半導体チップ１６を封止するようにモールド樹脂１２ａが形成される。前述したように上部導電板１３には段差１３ａが形成されていることから、トランスファーモールド時において段差１３ａに沿って封止される。これにより、上部導電板１３を封止体１２（モールド樹脂１２ａ）から抜きにくくすることができる。
【００７６】
続いて、図２２および図２３に示すように、外部接続用電極１４ａが露出している面（第２面）とは反対側の面（第１面）にテープ５１を貼り付けた後、ブレード５２によって基材４８およびモールド樹脂１２ａをダイシングし、半導体装置１０を個別化する（図１参照）。なお、図２２には、図２０に続く製造工程中の半導体装置１０が示されており、図２３には、図２１に続く製造工程中の半導体装置１０が示されている。
【００７７】
テープ５１は、例えばポリイミド系樹脂からなる。このテープ５１に連結された複数の半導体装置１０が貼り付けられていることによって、半導体装置１０を個別化するためのダイシングを容易にすることができる。
【００７８】
このように半導体装置１０の個別化にあたりダイシングを用いることで、半導体チップ１６を搭載する基材４８から単位面積当たりの実装個数を多く取得することができ、半導体装置１０単体の製造コストを低減することができる。
【００７９】
半導体装置１０の個別化には、金型による切断で行うこともできるが、その際には切断領域のマージンを取る必要が生じてしまい、半導体装置１０を取り出した後の基材４８にはフレーム枠として多くの製品部材が残存することとなる。製造コストを低減する手段の１つとして、高密度化と材料使用効率の観点から配線基板１１上の製品パターン（基板上部電極１７、外部接続用電極１４ａ、外部接続用電極１４ｂ）は、隣接する半導体装置１０の間が最小に設計する方向となる。また、その配線基板１１に搭載された半導体チップ１６の裏面には、放熱板となる上部導電板１３が接着されることになる。このため放熱板（上部導電板１３）が露出した構造のパッケージは、材料使用効率の観点から、前述したようにダイシングによる個別化が有効な手段である。
【００８０】
（実施の形態２）
前記実施の形態１では、図３に示したようにＲＦ入力信号、ＲＦ出力信号、電源電位、バイアス電位および基準電位用の外部接続用電極１４ｂを備えた配線基板１１について説明した。本実施の形態２では、図２４および図２５に示すように、ＲＦ入出力信号のみの外部接続用電極６２ｂを備えた配線基板６１について以下に説明する。
【００８１】
なお、本実施の形態２の半導体装置は、配線基板６１およびそれに伴う変更以外、前記実施の形態１の半導体装置１０と同様の構造および製造方法によって形成されるものである。すなわち、本実施の形態２の半導体装置は、フリップ実装によって配線基板６１に搭載された半導体チップを封止体によって封止したワイヤレスのパッケージ構造とし、封止体上面から露出した放熱板でもある上部導電板および封止体下面から露出した放熱板でもある外部接続用電極６２ａを有するものである。
【００８２】
図２４には、本実施の形態２における半導体装置の支持体である配線基板６１を下方からみた平面（第２面）が示されており、図２５には、配線基板６１を上方からみた平面（第２面とは反対側の第１面）が示されている。
【００８３】
配線基板６１の第１面には、基板上部電極６３が形成されている。この基板上部電極６３は、配線基板６１の第１面上に形成された導電膜がパターニングされて、ＲＦ入力信号用電極６３ａ、ＲＦ出力信号用電極６３ｂおよび基準電位供給用電極６３ｃから構成されるものである。なお、導電膜は、Ｃｕ膜（Ｃｕを主成分とする膜）上にメッキによるＡｕ膜（Ａｕメッキ膜）を積層したものである。これにより、高周波電流損失が低減することを防止している。
【００８４】
図２５に示すように、配線基板６１の第１面全体に占めるＲＦ入力信号用電極６３ａおよびＲＦ出力信号用電極６３ｂの面積の割合が大きいものとなっている。このようにＲＦ入力信号用電極６３ａおよびＲＦ出力信号用電極６３ｂの面積を広く取ることで、高周波的な抵抗を低減することができる。したがって、半導体装置の出力特性を向上することができる。
【００８５】
また、配線基板６１の第２面には、外部接続用電極６２ａおよび外部接続用電極６２ｂが形成されている。この外部接続用電極６２ａおよび外部接続用電極６２ｂは、配線基板６１の第２面上に形成された例えばＣｕ膜がパターニングされてなるものである。外部接続用電極６２ａと基準電位供給用電極６３ｃとはビアホール（図示しない）を介して電気的に接続されており、また、外部接続用電極６２ｂとＲＦ入力信号用電極６３ａおよびＲＦ出力信号用電極６３ｂとはビアホール（図示しない）を介して電気的に接続されている。
【００８６】
図２４に示すように、配線基板６１の第２面全体に占める外部接続用電極６２ａの面積の割合が大きいものとなっている。このように放熱板である外部接続用電極６２ａの面積を広く取ることで、半導体装置の動作時における発熱をより放散することができる。したがって、半導体装置の放熱特性を向上することができる。
【００８７】
（実施の形態３）
前記実施の形態１では、図３に示したようにＲＦ入力信号、ＲＦ出力信号、電源電位、バイアス電位および基準電位用の外部接続用電極１４ｂを備えた配線基板１１について説明した。本実施の形態３では、図２６および図２７に示すように、入出力信号のみの外部接続用電極７２ｂを備えた配線基板７１について以下に説明する。
【００８８】
なお、本実施の形態３の半導体装置は、配線基板７１およびそれに伴う変更以外、前記実施の形態１の半導体装置１０と同様の構造および製造方法によって形成されるものである。すなわち、本実施の形態３の半導体装置は、フリップ実装によって配線基板７１に搭載された半導体チップを封止体によって封止したワイヤレスのパッケージ構造とし、封止体上面から露出した放熱板でもある上部導電板および封止体下面から露出した放熱板でもある外部接続用電極７２ａを有するものである。
【００８９】
図２６には、本実施の形態３における半導体装置の支持体である配線基板７１を下方からみた平面（第２面）が示されており、図２７には、配線基板７１を上方からみた平面（第２面とは反対側の第１面）が示されている。
【００９０】
配線基板７１の第１面には、基板上部電極７３が形成されている。この基板上部電極７３は、配線基板７１の第１面上に形成された導電膜がパターニングされて、ＲＦ入力信号用電極７３ａ、ＲＦ出力信号用電極７３ｂおよび基準電位供給用電極７３ｃから構成されるものである。なお、この導電膜は、Ｃｕ膜（Ｃｕを主成分とする膜）上にメッキによるＡｕ膜（Ａｕメッキ膜）を積層したものである。これにより、高周波電流損失が低減することを防止している。
【００９１】
図２７に示すように、ＲＦ入力信号用電極７３ａを、基準電位供給用電極７３ｃの間に配置している。このように入力信号と出力信号とが互いに遮蔽（シールド）が確実となり、基準電位が安定し、基準電位強化が達成することができる。また、配線基板７１の第１面全体に占めるＲＦ出力信号用電極７３ｂの面積の割合が大きいものとなっている。このようにＲＦ出力信号用電極７３ｂの面積を広く取ることで、高周波的な抵抗を低減することができる。したがって、半導体装置の出力特性を向上することができる。なお、基準電位供給用電極７３ｃは、基準電位（GND）用の外部接続用電極７２ｂとそれぞれ電気的に接続されるため複数存在することとなり、これら複数の基準電位供給用電極７３ｃは支持体である基板の主面上で全て電気的に接続されている。
【００９２】
また、配線基板７１の第２面には、外部接続用電極７２ａおよび外部接続用電極７２ｂが形成されている。この外部接続用電極７２ａおよび外部接続用電極７２ｂは、配線基板７１の第２面上に形成された例えばＣｕ膜がパターニングされてなるものである。外部接続用電極７２ａと基準電位供給用電極７３ｃとはビアホール（図示しない）を介して電気的に接続されており、また、外部接続用電極７２ｂとＲＦ入力信号用電極７３ａおよびＲＦ出力信号用電極６３ｂとはビアホール（図示しない）を介して電気的に接続されている。
【００９３】
図２６に示すように、配線基板７１の第２面全体に占める外部接続用電極７２ａの面積の割合が大きいものとなっている。このように放熱板である外部接続用電極７２ａの面積を広く取ることで、半導体装置の動作時における発熱をより放散することができる。したがって、半導体装置の放熱特性を向上することができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９５】
例えば、前記実施の形態では、基板（支持体）としてガラスエポキシ基板（ＦＲ４基板）を適用した場合について説明したが、これに限らずセラミック基板、ポリイミドテープ、薄膜柔軟材（ＴＡＢ）、アルミナセラミックやガラエポの多層配線基板などにも適用することができる。
【００９６】
また、例えば、前記実施の形態では、移動体通信装置に適用した場合について説明したが、他の電子機器に組み込む半導体装置に適用することもできる。例えば、ワイヤレス用としてはＬＮＡ（Low Noise Amplifier）などを組み込む半導体装置がある。また、２．４ＧＨｚコードレスフォン用としては、ＬＮＡ、ＰＡ（Power Amplifier）を組み込む半導体装置がある。また、ＶＣＯ（Voltage controlled Oscillator）を組み込む半導体装置がある。さらには、動作周波数が２ＧＨｚを超えるデバイスを搭載する製品全般にも適用することができる。
【００９７】
また、例えば、ＳｉＰ、ＢＧＡ、ＬＧＡ、ＳＯＮ、ＱＦＮなどの実装パッケージに適用することができる。例えば、ＢＧＡ（Ball Grid Array）パッケージなどのように外部接続用電極（ピン）数が多い場合、基板（支持体）内で配線寸法が細くなり、基板内の引き回しインダクタンスを無視することができなくなる。しかしながら、配線基板の基板上部電極の太さを太くすることで、基板インダクタンスを低減することができる。
【００９８】
また、例えば、電力増幅回路などのような放熱が必要なデバイスが形成された半導体チップを有する半導体装置にも適用することができる。
【産業上の利用可能性】
【００９９】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１における半導体装置の斜視図である。
【図２】図１に示す半導体装置を上方からみた平面図である。
【図３】図１に示す半導体装置を下方からみた平面図である。
【図４】図２に示す半導体装置を透視した平面図である。
【図５】図４に示すＸ−Ｘ線における半導体装置の断面図である。
【図６】本実施の形態１における半導体チップの主面の平面図である。
【図７】図６に示す半導体チップの要部断面図である。
【図８】図６に示す半導体チップの要部回路図である。
【図９】本実施の形態１における基板（支持体）を上方からみた平面図である。
【図１０】半導体チップサイズに対する熱抵抗特性の説明図である。
【図１１】本実施の形態１における半導体装置の主要特性の説明図である。
【図１２】（ａ）は本実施の形態１における半導体装置の基板となる基材の第１面の平面図であり、（ｂ）は第１面とは反対側の第２面の平面図である。
【図１３】本実施の形態１における製造工程中の半導体装置の平面図である。
【図１４】図１３に示すＸ−Ｘ線における半導体装置の断面図である。
【図１５】図１３に続く製造工程中の半導体装置の平面図である。
【図１６】図１４に続く製造工程中の半導体装置の平面図である。
【図１７】本実施の形態１における半導体装置の上部導電板となる基材の平面図である。
【図１８】図１５に続く製造工程中の半導体装置の平面図である。
【図１９】図１６に続く製造工程中の半導体装置の断面図である。
【図２０】図１８に続く製造工程中の半導体装置の平面図である。
【図２１】図１９に続く製造工程中の半導体装置の断面図である。
【図２２】本実施の形態１における製造工程中の半導体装置の斜視図である。
【図２３】図２２に示すＸ−Ｘ線における半導体装置の断面図である。
【図２４】本発明の実施の形態２における基板（支持体）を下方からみた平面図である。
【図２５】図２４に示す基板を上方からみた平面図である。
【図２６】本発明の実施の形態３における基板（支持体）を下方からみた平面図である。
【図２７】図２６に示す基板を上方からみた平面図である。
【図２８】本発明者が検討した半導体装置の断面図である。
【図２９】図２８に示す半導体チップの主面の平面図である。
【符号の説明】
【０１０１】
１０    半導体装置
１１    配線基板
１２    封止体
１２ａ  モールド樹脂
１３    上部導電板
１３ａ  段差
１４ａ、１４ｂ  外部接続用電極
１６    半導体チップ
１６ａ  主面
１６ｂ  裏面
１７    基板上部電極
１７ａ  ＲＦ入力信号用電極
１７ｂ  ＲＦ出力信号用電極
１７ｃ  電源電位供給用電極
１７ｄ  バイアス電位用電極
１７ｅ  基準電位供給用電極
１８、１８ａ  ビアホール
１９、１９ａ、１９ｂ  バンプ電極（電極端子）
２０    接合剤
２１    半導体基板
２２    ｎ＋型不純物埋め込み層
２３    ｎ−型シリコン層
２４    ｎ＋型シリコン層
２５    分離領域
２６    絶縁膜
２７    エピタキシャル層
２８    ｐ＋型ポリシリコン膜
２９    酸化シリコン膜
３０    ｎ＋型ポリシリコン膜
３１    酸化シリコン膜
３２    コンタクト
３３ｂ、３３ｃ、３３ｅ  第１金属配線層
３４    酸化シリコン膜
３５    ビアホール
３６    第２金属配線層
３７    酸化シリコン膜
３８    ビアホール
３９    第３金属配線層
４０    酸化シリコン膜
４１    ビアホール
４２    積層膜
４３    端子
４４    深いｐ型半導体層
４５    ｐ型ウエル
４６    ＳｉＣ層
４７    絶縁膜
４８、４９  基材
５０    シート
５１    テープ
５２    ブレード
６１    配線基板
６２ａ  外部接続用電極
６２ｂ  外部接続用電極
６３    基板上部電極
６３ａ  ＲＦ入力信号用電極
６３ｂ  ＲＦ出力信号用電極
６３ｃ  基準電位供給用電極
７１    配線基板
７２ａ  外部接続用電極
７２ｂ  外部接続用電極
７３    基板上部電極
７３ａ  ＲＦ入力信号用電極
７３ｂ  ＲＦ出力信号用電極
７３ｃ  基準電位供給用電極
１００  半導体装置
１０１  半導体チップ
１０２  支持体
１０３  ワイヤ
１０４  外部接続用電極
１０５  封止体
１０７  接合剤
１０８  パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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