(57)【要約】【課題】セル面積を増加させることなく、ＳＯＩ基板上に形成されるＭＯＳ構造の半導体記憶装置を得る。【解決手段】ＳＯＩ基板のＳＯＩ層３を貫通して選択的にソース・ドレイン領域８，８が形成され、ソース・ドレイン領域８，８間のＳＯＩ層３上にゲート絶縁膜１１を介してゲート電極６が形成され、ＳＯＩ層３と埋め込み絶縁層２との界面あるいはＳＯＩ層３内の界面近傍領域に不純物準位４が設けられ、ソース・ドレイン領域８，８間のＳＯＩ層３の領域がボディ領域５として規定される、メモリトランジスタＱＭを有し、このメモリトランジスタＱＭは、少なくとも“１”書き込み動作時における基板バイアス設定時に空乏層が埋め込み絶縁層２に到達する完全空乏化モードで動作する。【選択図】図１
2008098467.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋め込み絶縁層及びＳＯＩ層の順で積層される積層構造からなるＳＯＩ基板上に形成される半導体記憶装置であって、
前記ＳＯＩ層に形成されるメモリセル用のＭＯＳトランジスタと、
前記半導体基板の電位である基板電位を設定する基板電位設定部とを備え、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層内に選択的に形成されるソース・ドレイン領域を備え、前記ソース・ドレイン領域間のＳＯＩ層がボディ領域として規定され、前記ボディ領域は前記埋め込み絶縁層との界面あるいはその近傍領域において不純物準位を有し、
前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備え、
前記ソース・ドレイン領域、前記ゲート電極、前記ボディ領域それぞれの電位設定可能に形成され、
前記ＭＯＳトランジスタは、前記基板電位と前記ボディ領域への電位であるボディ電位との間に所定の基板バイアスをかけて行う所定の値の書き込み動作時において、空乏層が前記埋め込み絶縁層に到達する完全空乏化モードとなることを特徴とする、
半導体記憶装置。
【請求項２】
(a) 半導体基板、埋め込み絶縁層及びＳＯＩ層の順で積層される積層構造からなり、前記ＳＯＩ層における前記埋め込み絶縁層との界面あるいはその近傍領域に不純物準位を有するＳＯＩ基板を得るステップを備え、前記積層構造は互いに独立して設けられるメモリセル領域及び基板電位設定領域を有し、
(b) 前記メモリセル領域において、前記ＳＯＩ層を貫通して選択的にソース・ドレイン領域を形成し、前記ソース・ドレイン領域間の前記ＳＯＩ層がボディ領域として規定され、前記ボディ領域上にゲート絶縁膜を介してゲート電極を形成することにより、メモリセル用のＭＯＳトランジスタを形成するステップとを備え、前記ＭＯＳトランジスタは、前記基板電位と前記ボディ領域への電位であるボディ電位との間に所定の基板バイアスをかけて行う所定の値の書き込み動作時において、空乏層が前記埋め込み絶縁層に到達する完全空乏化モードとなり、
(c) 前記基板電位設定領域において、前記半導体基板の基板電位を設定する基板電位設定部を形成するステップ、
をさらに備える半導体記憶装置の製造方法。
【請求項３】
請求項２記載の半導体装置記憶装置の製造方法であって、
前記ステップ(a) は、
(a-1) 半導体基板、埋め込み絶縁層及びＳＯＩ層の積層構造からなるＳＯＩ基板を準備するステップと、
(a-2) 前記ＳＯＩ層に対し、前記埋め込み絶縁層との界面あるいはその近傍領域に不純物濃度のピークが設定されるように、不純物イオンを注入するステップを含む、
半導体記憶装置の製造方法。
【請求項４】
請求項２記載の半導体装置記憶装置の製造方法であって、
前記ステップ(a) は、
(a-1) 半導体基板、前記半導体基板上に形成される埋め込み絶縁層とを有する構造を準備するステップと、
(a-2) 前記埋め込み絶縁層の表面に不純物準位を形成するステップと、
(a-3) 前記埋め込み絶縁層の一部に開口部を設け、前記半導体基板から前記開口部を介してエピタキシャル成長させることによりＳＯＩ層を形成し、前記ＳＯＩ基板を得るステップとを含む、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ（Semiconductor On Insulator）基板上に形成されるＭＯＳ構造の半導体記憶装置に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
ＳＯＩ構造におけるボディフローティング効果を利用したＭＯＳトランジスタ構造のメモリとして、キャパシタレス・ツインセルトランジスタ型ＲＡＭ（ＴＴＲＡＭ；Twin-Transistor Random Access Memoy）がある。ＴＴＲＡＭは、例えば非特許文献１に開示されている。
【０００６】
【特許文献１】Fukashi Morishita et al.,"A Capacitorless Twin-Transistor Random Acess Memory(TTRAM) on SOI" （2005 IEEE Custom Integrated Circuits Conference(CICC)）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したＴＴＲＡＭは、２つのＭＯＳトランジスタによってメモリセルを構成するため、セル面積が大きくなるという問題点があった。
【０００８】
この発明は上記問題点を解決するためになされたもので、セル面積を増加させることなく、ＳＯＩ基板上に形成されるＭＯＳ構造の半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る請求項１記載の半導体記憶装置は、半導体基板、埋め込み絶縁層及びＳＯＩ層の順で積層される積層構造からなるＳＯＩ基板上に形成される半導体記憶装置であって、前記ＳＯＩ層に形成されるメモリセル用のＭＯＳトランジスタと、前記半導体基板の電位である基板電位を設定する基板電位設定部とを備え、前記ＭＯＳトランジスタは、前記ＳＯＩ層内に選択的に形成されるソース・ドレイン領域を備え、前記ソース・ドレイン領域間のＳＯＩ層がボディ領域として規定され、前記ボディ領域は前記埋め込み絶縁層との界面あるいはその近傍領域において不純物準位を有し、前記ボディ領域上にゲート絶縁膜を介して形成されるゲート電極をさらに備え、前記ソース・ドレイン領域、前記ゲート電極、前記ボディ領域それぞれの電位設定可能に形成され、前記ＭＯＳトランジスタは、前記基板電位と前記ボディ領域への電位であるボディ電位との間に所定の基板バイアスをかけて行う所定の値の書き込み動作時において、空乏層が前記埋め込み絶縁層に到達する完全空乏化モードとなる。
【００１０】
この発明に係る請求項２記載の半導体記憶装置の製造方法は、(a) 半導体基板、埋め込み絶縁層及びＳＯＩ層の順で積層される積層構造からなり、前記ＳＯＩ層における前記埋め込み絶縁層との界面あるいはその近傍領域に不純物準位を有するＳＯＩ基板を得るステップを備え、前記積層構造は互いに独立して設けられるメモリセル領域及び基板電位設定領域を有し、(b) 前記メモリセル領域において、前記ＳＯＩ層を貫通して選択的にソース・ドレイン領域を形成し、前記ソース・ドレイン領域間の前記ＳＯＩ層がボディ領域として規定され、前記ボディ領域上にゲート絶縁膜を介してゲート電極を形成することにより、メモリセル用のＭＯＳトランジスタを形成するステップとを備え、前記ＭＯＳトランジスタは、前記基板電位と前記ボディ領域への電位であるボディ電位との間に所定の基板バイアスをかけて行う所定の値の書き込み動作時において、空乏層が前記埋め込み絶縁層に到達する完全空乏化モードとなり、(c) 前記基板電位設定領域において、前記半導体基板の基板電位を設定する基板電位設定部を形成するステップをさらに備える。
【発明の効果】
【００１１】
請求項１記載の半導体記憶装置のメモリセル用のＭＯＳトランジスタは、所定の値の書き込み動作時において、完全空乏化モードとなり、基板電位の影響を強く受け、不純物準位に電荷がトラップされることによりトランジスタ特性が変化し、少なくとも１度の通常動作では初期のトランジスタ特性に戻らない履歴効果を有する。
【００１２】
したがって、上記した履歴効果の有無をＭＯＳトランジスタの格納情報として対応づけることにより、当該ＭＯＳトランジスタをメモリセルとして活用することができる。また、ＭＯＳトランジスタの選択は当該ＭＯＳトランジスタを動作状態にすることにより行える。
【００１３】
その結果、メモリセル及び選択トランジスタの機能を備えた１単位のＭＯＳトランジスタにより、１単位のメモリセルを構成することができるため、セル面積を増加させることなく、ＳＯＩ基板上に形成されるＭＯＳ構造の半導体記憶装置を得ることができる効果を奏する。
【００１４】
請求項２記載の半導体記憶装置の製造方法によって製造されるメモリセル用のＭＯＳトランジスタは、所定の値の書き込み動作時において、完全空乏化モードとなり、基板電位の影響を強く受け、不純物準位に電荷がトラップされることによりトランジスタ特性が変化し、少なくとも１度の通常動作では初期のトランジスタ特性に戻らない履歴効果を有する。
【００１５】
したがって、履歴効果の有無をＭＯＳトランジスタの格納情報として対応づけることにより、当該ＭＯＳトランジスタをメモリセルとして活用することができる。また、ＭＯＳトランジスタの選択は当該ＭＯＳトランジスタを動作状態にすることにより行える。
【００１６】
その結果、メモリセル及び選択トランジスタの機能を備えた１単位のＭＯＳトランジスタにより、１単位のメモリセルを構成することができるため、セル面積を増加させることなく、ＳＯＩ基板上に形成されるＭＯＳ構造の半導体記憶装置を得ることができる効果を奏する。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態＞
（原理）
図１はこの発明の実施の形態である半導体記憶装置において、ＳＯＩ基板上に形成されるメモリセル用のＭＯＳトランジスタであるメモリトランジスタＱＭの構造を示す断面図である。
【００１８】
同図に示すように、半導体基板１、埋め込み絶縁層２及びＳＯＩ層３の順で積層される積層構造よりなるＳＯＩ基板のＳＯＩ層３が分離酸化膜１３により素子分離されている。
【００１９】
ＳＯＩ層３を貫通して選択的にソース・ドレイン領域８，８が形成され、ソース・ドレイン領域８，８それぞれの表面にシリサイド層９，９が形成される。ソース・ドレイン領域８，８間のＳＯＩ層３上にゲート絶縁膜１１を介してゲート電極６が形成され、ゲート電極６上にシリサイド層９が形成される。
【００２０】
ゲート電極６及びゲート電極６上のシリサイド層９の側面にサイドウォール７，７が形成され、サイドウォール７，７下のＳＯＩ層３の表面内にＬＤＤ領域１０，１０が形成される。また、ＳＯＩ層３と埋め込み絶縁層２との界面あるいはＳＯＩ層３内の界面近傍領域に不純物準位４が設けられている。そして、ソース・ドレイン領域８，８間のＳＯＩ層３の領域がボディ領域５として規定される。なお、本明細書中において、不純物準位とは、欠陥領域等を含む広義の不純物準位を意味する。
【００２１】
図１で示す構造のＭＯＳ構造のメモリトランジスタＱＭは、ボディ領域５の膜厚が比較的薄く形成されているため、動作時に空乏層が埋め込み絶縁層２に到達する完全空乏化モード（Fully Depleted Mode；以下、「ＦＤモード」と略称する）で動作する。なお、通常動作時にＦＤモードでなくとも、後述する“１”（所定の値）書き込み動作時における基板バイアス設定時にＦＤモードで動作するＭＯＳトランジスタ（以下、このようなＭＯＳトランジスタを「ＦＤモードに近い特性を有するＭＯＳトランジスタ」と呼ぶ）であれば良い。
【００２２】
図１で示した構造において、埋め込み絶縁層２は例えば約１５０ｎｍで形成され、ＳＯＩ層３の膜厚は約５０ｎｍで形成され、ボディ領域５の表面のチャネル濃度が５×１０17／ｃｍ3であれば、上記ＦＤモードで動作する。図１で示す構造のＭＯＳトランジスタは、ＳＯＩ層３の膜厚を薄くする、上記チャネル濃度を下げることにより、ＦＤモードが発揮し易くなり、埋め込み絶縁層２の膜厚を薄くすることにより、半導体基板１の設定電位である基板電位Ｖsubによる影響を受けやすくなる特性を有する。
【００２３】
図２は図１で示したメモリトランジスタＱＭにおける基板電位Ｖsubによるトランジスタ特性（ドレイン電流Ｉd）を示すグラフである。同図において、曲線Ｌ１１が基板電位Ｖsubが「−５Ｖ」の場合、曲線Ｌ１９が基板電位Ｖsubが「５Ｖ」の場合、曲線Ｌ１２〜Ｌ１８が基板電位Ｖsubが−５Ｖと５Ｖの間（Ｌ１２＜Ｌ１３＜…＜Ｌ１８の順で基板電位Ｖsubが高く設定される）の所定電位の場合を示している。また、図２で示すトランジスタ特性は、ドレイン電圧Ｖdが「−３．３Ｖ」、ソース電圧Ｖsが「０Ｖ」、ボディ電位Ｖbが「０Ｖ」で設定され、ゲート電圧Ｖgが「−０．５Ｖ〜０．５Ｖ」でスイープ（変化）させる場合のドレイン電流Ｉdを示している。
【００２４】
通常、SOIでは、トランジスタのバイアス条件によらず空乏層がＢＯＸ界面に達しているＦＤ（完全空乏）型とトランジスタのバイアス条件によらず空乏層がＢＯＸ界面まで達さないＰＤ（部分空乏）型とに大別されるが、同図に示すトランジスタでは、通常、部分空乏型の特性であるが、バイアス条件により、完全空乏状態となる為、準完全空乏型のトランジスタと定義する。このような準完全空乏型の特性を有するＭＯＳトランジスタでは、トランジスタ特性が基板電位Ｖsubに依存して変化する。この傾向は、基板電位Ｖsubが正の方向にシフトするに従い大きくなる。
【００２５】
基板電位Ｖsubとしてゲート電極６に付与するゲート電位と逆の電位（メモリトランジスタＱＭがＰＭＯＳトランジスタであれば正の電位、ＮＭＯＳトランジスタであれば負の電位の意味）を印加した場合、ＭＯＳトランジスタは基板電位Ｖsubの影響で閾値電圧Ｖthが上昇する方向（電流が流れない方向）にシフトする。このとき、SOI-BOX界面（埋め込み絶縁層２とＳＯＩ層３との界面）の不純物準位４に電荷がトラップされるため、基板電位Ｖsubを元の電位（通常電位）に戻し再度トランジスタ特性を測定すると、履歴効果が残り、初期の特性よりＶthが上昇する方向（電流が流れない方向）にシフトした特性となる。更に、通常電位の基板電位Ｖsubで再度測定を実施するとトラップされた電荷が放出されほぼ初期の特性に戻る。
【００２６】
このように、半導体基板１にデート電位と極性が逆の基板電位Ｖsubを印加しＭＯＳトランジスタを動作させてSOI-BOX界面に電荷を蓄えることにより、トランジスタ特性を変えることができ、変更されたトランジスタ特性は少なくとも１度も通常動作では初期のトランジスタ特性に戻らないという履歴効果を有する。
【００２７】
図３は図１で示した構造のメモリトランジスタＱＭにおけるトランジスタ特性の履歴効果を示すグラフである。同図において、曲線Ｌ１〜Ｌ６は１回目〜６回目の測定時のトランジスタ特性を示している。なお、図３で示すトランジスタ特性は、ドレイン電圧Ｖdが「−３．３Ｖ」、ソース電圧Ｖsが「０Ｖ」、ボディ電位Ｖbが「０Ｖ」で設定され、ゲート電圧Ｖgが「−０．５Ｖ〜０．５Ｖ」でスイープさせる場合のドレイン電流Ｉdを示している。そして、２回目の測定のみ基板電位Ｖsubが「５Ｖ」に設定され、それ以外の測定は基板電位Ｖsubが通常状態の「０Ｖ」に設定されている。
【００２８】
同図に示すように２回目の曲線Ｌ２によって示されるトランジスタ特性は１回目の曲線Ｌ１から大きくシフトし、その傾向は上記した履歴効果によって基板電位Ｖsubを０Ｖに戻した３回目の曲線Ｌ３にも残存し、４回目以降の曲線Ｌ４〜Ｌ６によって初期状態に戻る。
【００２９】
このように、図１で示したＳＯＩ構造のＭＯＳトランジスタは、基板電位Ｖsubをゲート電位と逆の電位で大きく設定することにより、トランジスタ特性を大きくシフトする（曲線Ｌ２）ことができ、その後に基板電位Ｖsubを通常状態に戻しても１回目の動作時（曲線Ｌ３）にはトランジスタ特性のシフト傾向は残存するという履歴効果を有している。例えば、曲線Ｌ３及び曲線Ｌ４は全く同一条件でドレイン電流Ｉdを測定しているが、曲線Ｌ３は直前の曲線Ｌ２の履歴効果によって、曲線Ｌ３と曲線Ｌ４とではゲート電圧Ｖgが０．２５Ｖの時のドレイン電流Ｉdに関し、１桁程度の電流量の差が生じている。
【００３０】
図４〜図７はＰＭＯＳトランジスタであるメモリトランジスタＱＭの履歴効果の基板バイアス依存性を示すグラフである。なお、図４で示すトランジスタ特性は、ドレイン電圧Ｖdが「０」、ソース電圧Ｖsが「３．３Ｖ」、ボディ電位Ｖbが「３．３Ｖ」で設定され、ゲート電圧Ｖgが「−２．７Ｖ〜３．９Ｖ」でスイープさせた場合のドレイン電流Ｉdを示している。そして、２回目の測定（曲線Ｌ２）のみ基板電位Ｖsubが「８．３Ｖ」に設定され、それ以外の測定（曲線Ｌ１，Ｌ３，Ｌ４）は基板電位Ｖsubが通常状態の「３．３Ｖ」に設定されている。
【００３１】
また、図５示すトランジスタ特性は、２回目の測定のみ基板電位Ｖsubが「６．６Ｖ」に設定された点を除き、図４で示すトランジスタ特性と同条件の基板バイアス依存性を示している。図６で示すトランジスタ特性は、２回目の測定のみ基板電位Ｖsubが「１３．３Ｖ」に設定された点、基板電位Ｖsubが通常状態の「３．３Ｖ」で行われる５回目の測定（Ｌ５）が追加された点が図４のトランジスタ特性の条件と異なる。図７で示すトランジスタ特性は、２回目の測定のみ基板電位Ｖsubが「−６．７」に設定された点、基板電位Ｖsubが通常状態の「３．３Ｖ」で行われる４回目の測定が省略された点が図４のトランジスタ特性の条件と異なる。
【００３２】
すなわち、履歴効果を発揮させる基板バイアスに関し、図４は基板バイアス（Ｖsub−Ｖb）が５Ｖの場合、図５は基板バイアスが３．３Ｖの場合、図６は基板バイアスが１０Ｖの場合、図７は基板バイアスが−１０Ｖの場合を示している。
【００３３】
これら図４〜図７に示すように、基板バイアス、すなわち、ウエル-基板間の電位差が大きいほど、トランジスタ特性のシフト量は大きくなる。また、半導体基板１にゲート電極と同一方向のバイアス方向（Ｖthが低下、電流が増える方向）に基板バイアスをかけた場合は、SOI-BOX界面近傍のＳＯＩ層３もチャネル領域となるため、電荷がトラップされず履歴効果は発生しない。
【００３４】
上述した履歴効果（履歴特性）を用い、データ（トランジスタ特性）を保持（設定）することにより、従来と同一構造の１単位の一般的なＭＯＳトランジスタと同様な構成でメモリデバイス（メモリトランジスタＱＭ）を形成することができる。
【００３５】
履歴効果の度合は、トランジスタ特性がＦＤモードに近いほど大きく、また、SOI-BOX界面の（不純物）準位が多いほど大きくなる傾向にある、これらの傾向が大きい場合、基板バイアスが低く設定された場合でも履歴効果を得ることができる。以下では、通常のプロセスで実際に製造したＰＭＯＳトランジスタをメモリトランジスタＱＭの例に挙げてその動作を説明する。
【００３６】
（書き込み動作）
図８は本実施の形態の半導体記憶装置における書き込み対象のＰＭＯＳトランジスタであるメモリトランジスタＱＭの構造及び電位設定状況を模式的に示す説明図である。同図に示すように、半導体基板１に電気的に接続して端子Ｐ１が設けられ、ドレイン領域８ｄのシリサイド層９に電気的に接続して端子Ｐ２が設けられ、ソース領域８ｓのシリサイド層９に電気的に接続して端子Ｐ３が設けられ、ゲート電極６上のシリサイド層９に電気的に接続して端子Ｐ４が設けられ、ボディ領域５に電気的に接続して端子Ｐ５が設けられる。したがって、本実施の形態のメモリトランジスタＱＭは、端子Ｐ１より基板電位Ｖsubが設定され、端子Ｐ２よりドレイン電圧Ｖdが設定され、端子Ｐ３よりソース電圧Ｖsが設定され、端子Ｐ４よりゲート電圧Ｖgが設定され、端子Ｐ５よりボディ電位Ｖbが設定されるように構成される。なお、他の構成は図１で示した構成と同様であるため、説明を省略する。
【００３７】
図９は、図８で示したＳＯＩ構造のメモリトランジスタＱＭに対する書き込み動作の処理手順を示すフローチャートである。以下、同図を参照して書き込み動作を説明する。
【００３８】
まず、ステップＳ１において、書き込みデータの内容が“１”であるか“０”であるかをチェックし、書き込みデータが“１”である場合はステップＳ２，Ｓ３の処理が実行され、書き込みデータが“０”である場合はステップＳ４，Ｓ５の処理が実行される。
【００３９】
“１”書き込み処理であるステップＳ２において、基板バイアスを正の所定電圧に設定する。例えば、ボディ電位Ｖbが３．３Ｖの場合、基板電位Ｖsubを３．３Ｖを上回る５Ｖに設定する。
【００４０】
次に、ステップＳ３において、ステップＳ２で設定された基板バイアス状態下で、書き込み対象のメモリトランジスタＱＭを動作させる。すなわち、ボディ電位Ｖb及びソース電圧Ｖsを共に３．３Ｖに固定し、ゲート電圧Ｖgに電圧を印加する（例えば、ゲート電圧Ｖgを３．９Ｖから２．７Ｖにスイープさせる）。その結果、SOI-BOX界面の準位にホールがトラップされることにより、履歴効果を有する“１”状態のトランジスタ特性が設定される。
【００４１】
例えば、基板バイアスが５．０Ｖの場合、メモリトランジスタＱＭは、図４の曲線Ｌ２で示すトランジスタ特性に設定されることにより、“１”書き込みが行われる。
【００４２】
一方、“０”書き込み処理であるステップＳ４において、基板バイアスを負の所定電圧に設定する。例えば、ボディ電位Ｖbが３．３Ｖの場合、基板電位Ｖsubを３．３Ｖを下回る０Ｖに設定する。
【００４３】
次に、ステップＳ５において、ステップＳ４で設定された基板バイアス状態下で、書き込み対象のメモリトランジスタＱＭを動作させる。すなわち、ボディ電位Ｖb及びソース電圧Ｖsを共に３．３Ｖに固定し、ゲート電圧Ｖgに電圧を印加する（例えば、ゲート電圧Ｖgを３．９Ｖから２．７Ｖにスイープさせる）。その結果、SOI-BOX界面の準位のホールがデトラップされることにより“０”状態のトランジスタ特性が設定される。
【００４４】
例えば、基板バイアスが−１０．０Ｖの場合、メモリトランジスタＱＭは、図７の曲線Ｌ２で示すトランジスタ特性に設定されることにより、“０”書き込みが行われる。
【００４５】
図１０は書き込み直後のメモリトランジスタＱＭにおける読み出し時のトランジスタ特性を示すグラフである。同図で示すトランジスタ特性は、読み出し動作が基板バイアス“０”で行われた場合を示している。
【００４６】
“１”書き込み後の読み出し時におけるトランジスタ特性を示す曲線Ｌ２１は、上述した履歴効果が生じるため、“０”書き込みの読み出し時におけるトランジスタ特性を示す曲線Ｌ２０に比べて電流が流れにくい方向にシフトした特性を有する。以下、この点を詳述する。
【００４７】
上記したように、例えば、“１”書き込み時の基板バイアスが５．０Ｖの場合、メモリトランジスタＱＭは、図４の曲線Ｌ２で示すトランジスタ特性に設定されており、次に、基板バイアスを０Ｖにして読み出し動作を行った場合も履歴効果によって図４の曲線Ｌ３で示すトランジスタ特性となる。
【００４８】
一方、“０”書き込み時は元々トランジスタ特性は図４の曲線Ｌ１，Ｌ４とほぼ同様になるため、基板バイアスを０Ｖにして読み出し動作を行った場合は履歴効果は生じることはないため、図４を例に挙げれば、曲線Ｌ１，Ｌ４のトランジスタ特性を維持することになる。
【００４９】
したがって、本実施の形態のメモリトランジスタＱＭは、上述した履歴効果の有無によって、同じ条件で読み出し動作を行っても、図１０の曲線Ｌ２０と曲線Ｌ２１との関係に示すように、異なるトランジスタ特性が現れる。
【００５０】
なお、上述した書き込み動作はＰＭＯＳトランジスタをメモリトランジスタＱＭの例に挙げて説明したが、基板バイアスの極性を逆にすることにより、メモリトランジスタＱＭとしてＮＭＯＳトランジスタに対する書き込み動作も実現できることは勿論である。
【００５１】
（読み出し動作）
図１１はメモリトランジスタＱＭに対する読み出し回路の構成の概略を示す回路図である。同図に示すように、読み出し対象のメモリセルＭＣを構成するＰＭＯＳトランジスタ（メモリトランジスタＱＭ）のドレインはビット線ＢＬ１に電気的に接続され、ビット線ＢＬ１が選択トランジスタＱ１を介して電流検出用のセンスアンプ３１の一方入力に接続される。
【００５２】
一方、“０”状態の書き込みがされた参照セルＲＣ０を構成するＰＭＯＳトランジスタＱ２０のドレインはビット線ＢＬ２０に電気的に接続され、“１”状態の書き込みがされた参照セルＲＣ１を構成するＰＭＯＳトランジスタＱ２１のドレインがビット線ＢＬ２１に電気的に接続され、ビット線ＢＬ２０，ＢＬ２１がそれぞれ選択トランジスタＱ２０，Ｑ２１を介してビット線ＢＬ２に接続され、ビット線ＢＬ２がセンスアンプ３１の他方入力に接続される。そして、選択トランジスタＱ１，Ｑ２０，Ｑ２１のゲート電極には選択信号線３２が共通に接続される。
【００５３】
センスアンプ３１は一方入力（ビット線ＢＬ１）及び他方入力（ビット線ＢＬ２）から検出される電流量を比較して、その比較結果に基づき読み出しデータを出力する。なお、ビット線ＢＬ１にはキャパシタＣ１の一方電極が接続され、ビット線ＢＬ２０，ＢＬ２１にはキャパシタＣ２０，Ｃ２０の一方電極が接続される。そして、キャパシタＣ１、キャパシタＣ２０及びＣ２１の他方電極が接地される。なお、キャパシタＣ１、キャパシタＣ２０及びキャパシタＣ２１はビット線ＢＬ１、ビット線ＢＬ２０，ＢＬ２１に付随する容量を模式的に示している。
【００５４】
図１２は図１１で示した読み出し回路による読み出し動作の処理手順を示すフローチャートである。以下、同図を参照して読み出し動作を説明する。
【００５５】
まず、ステップＳ１１において、所定の読み出し用基板バイアスに設定する。例えば、ボディ電位Ｖbが３．３Ｖの場合、基板電位Ｖsubを３．３Ｖあるいは３．３Ｖを若干下回る電位に設定することにより、“０”あるいは“０”を少し下回る読み出し用基板バイアスを設定する。
【００５６】
次に、ステップＳ１２において、読み出しデータの認識処理を実行する。まず、メモリセルＭＣ０、参照セルＲＣ０，ＲＣ１それぞれにおいて、ボディ電位Ｖb及びソース電圧Ｖsを３．３Ｖに固定し、ゲート電圧Ｖgとして読み出し電圧ＶＲ（例えば、３．４Ｖ）を印加し、ビット線ＢＬ１、ビット線ＢＬ２０、ビット線ＢＬ２１に電流を流す。
【００５７】
そして、選択信号線３２を“Ｈ”に設定して選択トランジスタＱ１，Ｑ２０，Ｑ２１をオンさせる。ビット線ＢＬ２０とビット線ＢＬ２１とがビット線ＢＬ２に共通に接続されるためビット線ＢＬ２を流れる電流Ｉ２はビット線ＢＬ２０を流れる電流とビット線ＢＬ２１を流れる電流との中間電流となる。
【００５８】
センスアンプ３１は一方入力より検出されるビット線ＢＬ１を流れる電流Ｉ１と、ビット線ＢＬ２を流れる電流Ｉ２とを比較して、“０”，“１”を指示する読み出しデータを出力する。
【００５９】
図１３は書き込み直後のメモリセルＭＣにおける読み出し時のトランジスタ特性を示すグラフである。同図に示すように、“１”書き込み後の読み出し時におけるトランジスタ特性を示す曲線Ｌ２１は、上述した履歴効果が生じるため、“０”書き込み後の読み出し時におけるトランジスタ特性を示す曲線Ｌ２０に比べて電流が流れにくい方向にシフトした特性を有する。
【００６０】
このため、読み出し電圧ＶＲが３．４Ｖの場合、“０”書き込み時の場合と“１”書き込み時の場合とでドレイン電流Ｉdに１０オーダーの相違が生じる。また、ビット線ＢＬ２を流れる電流Ｉ２は曲線Ｌ２０と曲線Ｌ２１との中間と想定される。したがって、メモリセルＭＣが“０”書き込みの場合は、Ｉ１＞Ｉ２となり、メモリセルＭＣが“１”書き込みの場合は、Ｉ１＜Ｉ２となる。その結果、電流Ｉ１と電流Ｉ２との大小関係をセンスアンプ３１によって認識することにより、Ｉ１＞Ｉ２の場合は読み出しデータ“０”を出力し、Ｉ２＞Ｉ１の場合は読み出しデータ“１”を出力することにより、読み出しデータの認識処理を終了する。
【００６１】
続いて、ステップＳ１３において、ステップＳ１２で認識した読み出しデータが“１”の場合は、メモリセルＭＣに対して“１”を再書き込みする再書き込み処理を実行する。なお、再書き込み処理は参照セルＲＣ１に対しては常時行われる。
【００６２】
再書き込み処理を行う理由は、再書き込み処理を行うことなく“１”が書き込まれたメモリセルＭＣに対して連続的に読み出し動作を行うと履歴効果を失い、“１”の読み出しデータを精度良く認識できなくなるからである。
【００６３】
例えば、“１”書き込み時の基板バイアスが５．０Ｖの場合、メモリトランジスタＱＭは、図４の曲線Ｌ２で示すトランジスタ特性に設定されており、次に、基板バイアスを０Ｖにして読み出し動作を行った場合も履歴効果によって図４の曲線Ｌ３で示すトランジスタ特性を維持することができる。しかし、再書き込み処理を行うことなく、再度、読み出し動作を行った場合は履歴効果はほとんど無くなり、図４の曲線Ｌ４で示すトランジスタ特性となり、“０”書き込み時のトランジスタ特性と区別が困難となる。
【００６４】
（レイアウト構成）
図１４は本実施の形態の半導体記憶装置を実現するメモリセルのレイアウト構成の一部を示す平面図である。同図に示すように、ＳＯＩ層３内に選択的に活性領域１５が形成され、活性領域１５上を図中縦断して複数本のワード線ＷＬ（図１４では４本示す）が形成さるとともに、図中横断して複数本のビット線ＢＬ（図１４では３本示す）が形成される。各活性領域１５において、ワード線ＷＬを挟んで一方の領域（図８のドレイン領域８ｄ相当）がコンタクトホール１６を介してビット線ＢＬに接続され、他方の領域（図８のソース領域８ｓ相当）が所定数共通に共通ソース領域１７に接続される。このような構成において、メモリセルＭＣは、１単位の活性領域１５、共通ソース領域１７、ワード線ＷＬ（図８のゲート電極６としても機能）により構成される。
【００６５】
図１５は図１４で示すレイアウト構成の等価回路を示す回路図である。同図に示すように、メモリセルＭＣを構成するＰＭＯＳトランジスタ（メモリトランジスタＱＭ）のドレインがコンタクトホール１６を介してビット線ＢＬに接続され、ゲート電極がワード線ＷＬに接続され、ソースが共通ソース領域１７に接続される。共通ソース領域１７は例えば電源線に接続される。
【００６６】
図１４に戻って、メモリセルＭＣの形成領域（メモリセル領域）とは離れて独立に設けられた基板電位設定領域に基板電位固定領域１９が設けられる。基板電位固定領域１９はコンタクトホール２０を介して基板電位設定線１８に電気的に接続される。
【００６７】
図１６はメモリセル領域２１及び基板電位設定領域２２の断面構造を示す断面図である。同図に示す量に、半導体基板１、埋め込み絶縁層２及びＳＯＩ層３より構成されるＳＯＩ基板（積層構造は）は互いに独立して形成されるメモリセル領域２１及び基板電位設定領域２２を有している。なお、メモリセル領域２１は図１４のメモリセルＭＣ及びその周辺領域を意味し、基板電位設定領域２２は図１４の基板電位固定領域１９及びその周辺領域を意味する。
【００６８】
図１６に示すように、メモリセル領域２１は、半導体基板１、埋め込み絶縁層２及びＳＯＩ層３よりなるＳＯＩ基板におけるＳＯＩ層３を分離酸化膜１３より素子分離し、分離酸化膜１３内のＳＯＩ層３を貫通して選択的にソース領域８ｓ及びドレイン領域８ｄを設け、ソース領域８ｓ及びドレイン領域８ｄの表面にシリサイド層９及び９を形成する。
【００６９】
ソース領域８ｓ，ドレイン領域８ｄ間のＳＯＩ層３上において、ゲート絶縁膜１１を介してゲート電極６が形成され、ゲート電極６上にシリサイド層９が形成され、ゲート電極６及びその上部のシリサイド層９の側面にサイドウォール７が形成される。その結果、ソース領域８ｓ、ドレイン領域８ｄ及びゲート電極６等によってメモリトランジスタＱＭを構成する。
【００７０】
一方、半導体基板１の表面に基板電位固定領域１９が設けられ、基板電位設定領域２２の基板電位固定領域１９上、及びメモリセル領域２１の選択トランジスタＱ１上を含む全面を覆って層間絶縁膜１２が形成される。
【００７１】
メモリセル領域２１において、層間絶縁膜１２を貫通するコンタクトホール１６によって、層間絶縁膜１２上に形成されたビット線ＢＬと、ドレイン領域８ｄの表面のシリサイド層９とが電気的に接続される。
【００７２】
基板電位設定領域２２において、層間絶縁膜１２を貫通するコンタクトホール２０によって、層間絶縁膜１２上に形成された基板電位設定線１８と、基板電位固定領域１９とが電気的に接続される。基板電位設定領域２２に形成される基板電位設定線１８、基板電位固定領域１９及びコンタクトホール２０によって基板電位設定部が構成される。
【００７３】
このように、本実施の形態の半導体記憶装置におけるメモリトランジスタＱＭは、少なくとも、“１”の書き込み動作時において、ＦＤモードとなり、基板電位Ｖsubの影響を強く受け、不純物準位に電荷がトラップされることによりトランジスタ特性が変化し、少なくとも１度の通常動作では初期のトランジスタ特性に戻らない履歴効果をもたせることができる。
【００７４】
したがって、履歴効果の有無をＭＯＳトランジスタの格納情報として対応づけることにより、メモリトランジスタＱＭをメモリセルとして活用することができる。また、メモリトランジスタＱＭの選択は当該メモリトランジスタＱＭ自身が選択的にオン状態にすることにより行える。
【００７５】
その結果、メモリセル及び選択トランジスタの機能を備えた１単位のＰＭＯＳトランジスタ（メモリトランジスタＱＭ）により、１単位のメモリセルを構成することができるため、セル面積を増加させることなく、ＳＯＩ基板上に形成されるＰＭＯＳ構造の半導体記憶装置を得ることができる効果を奏する。
【００７６】
（製造方法）
図１７〜図２０は本実施の形態の半導体記憶装置におけるメモリトランジスタＱＭの製造方法の第１の態様を示す断面図である。以下、これらの図を参照して、本実施の形態のメモリトランジスタＱＭの製造方法を説明する。
【００７７】
まず、図１７に示すように、半導体基板１、埋め込み絶縁層２及びＳＯＩ層３の積層構造からなるＳＯＩ基板を準備する。なお、埋め込み絶縁層２の材質は酸化膜、例えばシリコンを酸化した熱酸化膜が考えられ、その膜厚は約１５０ｎｍ程度である。
【００７８】
次に、図１８に示すようにＳＯＩ層３を貫通する分離酸化膜１３を選択的に形成して、分離酸化膜１３内に素子形成領域となるＳＯＩ層３を残存させる。
【００７９】
その後、図１９に示すように、メモリトランジスタＱＭのトランジスタ閾値電圧調整用のイオン注入処理を行い、例えば、不純物濃度が約５×１０17／ｃｍ3のチャネル領域１４を形成する。このとき、ＳＯＩ層３内のSOI-BOX界面あるいはその近傍領域に不純物ピークとなる注入エネルギーで不純物イオンを注入すると、SOI-BOX界面あるいはその近傍領域に注入のダメージによる不純物準位４を併せて形成することができる。
【００８０】
その後、図２０に示すように、既存の方法で、ソース・ドレイン領域８、シリサイド層９、ＬＤＤ領域１０、ゲート絶縁膜１１、ボディ領域５、サイドウォール７を形成することにより、メモリトランジスタＱＭを完成する。
【００８１】
上述した第１の態様の製造方法は、チャネル領域形成時に行うイオン注入により、同時に不純物準位４を形成することにより、製造工程の簡略化を図ることができる効果を奏する。
【００８２】
図２１及び図２２は本実施の形態のメモリトランジスタＱＭの製造方法の第２の態様を示す断面図である。これらの図を参照して、本実施の形態のメモリトランジスタＱＭの他の製造方法を説明する。
【００８３】
まず、図２１に示すように、半導体基板１及び埋め込み絶縁層２の順に形成される積層構造を準備し、埋め込み絶縁層２の表面内にイオン注入を行う、あるいは、埋め込み絶縁層２の表面にドライエッチング等によりダメージを与えることにより、埋め込み絶縁層２の表面に不純物準位２４（欠陥領域）を形成する。
【００８４】
そして、図２２に示すように、埋め込み絶縁層２において、メモリセル等のデバイスを上部に形成しない領域の一部に開口部２３を設け、シリコン基板等の半導体基板１からのエピタキシャル成長によりＳＯＩ層３を形成する。
【００８５】
その後は、第１の態様と同様な処理が施される。すなわち、図１８を用いて説明したように、分離酸化膜１３を形成し、図１９を用いて説明したように、チャネル領域１４を形成した（但し、不純物準位４は形成しない）後、図２０を用いて説明したように、メモリトランジスタＱＭを得る。
【００８６】
上述した第２の態様の製造方法は、ＳＯＩ層３形成前の段階で、埋め込み絶縁層２の表面に欠陥領域を形成して不純物準位２４を形成することにより、SOI-BOX界面に形成される不純物準位２４を増加させる（例えば、欠陥領域を多く設ける等により高密度にする）ことにより、履歴効果を効果的に発揮させることができる。
【００８７】
（履歴効果）
前述したように、書き込み時の基板バイアスは、履歴効果を大きくすることにより低電圧とすることが可能であり、履歴効果を大きくするためには、トランジスタ構造の最適化を行うと共にＢＯＸ−ＳＯＩ界面の準位を増加させることも有効である。
【００８８】
本実施の形態の製造方法の第１の態様では、ＳＯＩ基板（ウエハ）からプロセスを始めているが、BOX−SOI界面に積極的に準位を形成する場合には、第２の態様で示したように、シリコン基板等の半導体基板１上に埋め込み絶縁層２を形成した後、イオン注入や、ドライエッチング等で不純物準位層を形成したのち、デバイスを形成しない埋め込み絶縁層２を開口し、シリコン基板等の半導体基板からのエピタキシャル成長によってＳＯＩ層３を形成する方法は有効である。
【図面の簡単な説明】
【００８９】
【図１】この発明の実施の形態であるＳＯＩ基板上に形成されるＭＯＳ構造のメモリトランジスタの構造を示す断面図である。
【図２】図１で示したメモリトランジスタにおける基板電位Ｖsubによるトランジスタ特性を示すグラフである。
【図３】図１で示した構造のメモリトランジスタにおけるトランジスタ特性の履歴効果を示すグラフである。
【図４】ＭＯＳトランジスタの履歴効果の基板バイアス依存性（基板バイアス５Ｖの場合）を示すグラフである。
【図５】ＭＯＳトランジスタの履歴効果の基板バイアス依存性（基板バイアス３．３０Ｖの場合）を示すグラフである。
【図６】ＭＯＳトランジスタの履歴効果の基板バイアス依存性（基板バイアス１０Ｖの場合）を示すグラフである。
【図７】ＭＯＳトランジスタの履歴効果の基板バイアス依存性（基板バイアス−１０Ｖの場合）を示すグラフである。
【図８】書き込み対象のメモリトランジスタの構造及び電位設定状況を模式的に示す説明図である。
【図９】図８で示したＳＯＩ構造のメモリトランジスタに対する書き込み動作の処理手順を示すフローチャートである。
【図１０】書き込み後のメモリトランジスタにおける読み出し時のトランジスタ特性を示すグラフである。
【図１１】メモリトランジスタに対する読み出し回路構成の概略を示す回路図である。
【図１２】図１１で示した読み出し回路による読み出し動作の処理手順を示すフローチャートである。
【図１３】書き込み後のメモリセルＭＣにおける読み出し時のトランジスタ特性を示すグラフである。
【図１４】本実施の形態の半導体記憶装置を実現するメモリセルのレイアウト構成の一部を示す平面図である。
【図１５】図１４で示すレイアウト構成の等価回路を示す回路図である。
【図１６】メモリセル部及び基板電位固定部の断面構造を示す断面図である。
【図１７】本実施の形態のメモリトランジスタの製造方法の第１の態様を示す断面図である。
【図１８】本実施の形態のメモリトランジスタの製造方法の第１の態様を示す断面図である。
【図１９】本実施の形態のメモリトランジスタの製造方法の第１の態様を示す断面図である。
【図２０】本実施の形態のメモリトランジスタの製造方法の第１の態様を示す断面図である。
【図２１】本実施の形態のメモリトランジスタの製造方法の第２の態様を示す断面図である。
【図２２】本実施の形態のメモリトランジスタの製造方法の第２の態様を示す断面図である。
【符号の説明】
【００９０】
１  半導体基板、２  埋め込み絶縁層、３  ＳＯＩ層、４，２４  不純物準位、５  ボディ領域、６  ゲート電極、８  ソース・ドレイン領域、２１  メモリセル領域、２２  基板電位設定領域、ＱＭ  メモリトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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