(57)【要約】【課題】浮遊ゲート間の電荷移動によるデータ破壊を防止して信頼性向上を図った不揮発性半導体記憶装置を提供する。 【解決手段】シリコン基板１にストライブ状の素子形成領域２を区画する素子分離絶縁膜４が埋め込まれる。この基板１に第１のゲート絶縁膜５を介して浮遊ゲート６が形成され、更に第２のゲート絶縁膜７を介して制御ゲート８が形成される。制御ゲート８に自己整合的にソース、ドレイン拡散層１２が形成される。浮遊ゲート６上の第２のゲート絶縁膜７は、浮遊ゲート６と共に、素子分離絶縁膜４上でスリット１３により隣接するメモリセル間で分離される。【選択図】図２
2008053742.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板の素子形成領域を分離する素子分離絶縁膜であって、上端部の高さが前記半導体基板の上面より高く、上端部に凹部を有する素子分離絶縁膜と、
前記素子形成領域にそれぞれ第１のゲート絶縁膜を介して形成された第１のゲート電極材料膜であって、上面の高さが前記素子分離絶縁膜の上端部と前記凹部の底部の間に位置するよう形成された第１のゲート電極材料膜と、
前記第１のゲート電極材料膜上に形成された第２のゲート電極材料膜であって、上面の高さが前記素子分離絶縁膜の上端部の高さより高く、前記素子分離絶縁膜上で隣接する第２のゲート電極材料膜と分離された第２のゲート電極材料膜と、
この第２のゲート電極材料膜上から前記凹部の内面にわたり形成された第２のゲート絶縁膜と、
この第２のゲート絶縁膜上に形成された第３のゲート電極材料膜と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
この半導体基板の素子形成領域を分離する素子分離絶縁膜であって、上端部の高さが前記半導体基板の上面より高く、側面上部に傾斜面を有し、かつ底部の高さが前記傾斜面の下端より低い凹部が上端部に形成された素子分離絶縁膜と、
前記素子形成領域にそれぞれ第１のゲート絶縁膜を介して形成された浮遊ゲートであって、上面の高さが前記素子分離絶縁膜の上端部の高さより高く、前記素子分離絶縁膜上で隣接する浮遊ゲートと分離された浮遊ゲートと、
この浮遊ゲート上から前記凹部の内面にわたり形成された第２のゲート絶縁膜と、
この第２のゲート絶縁膜上に形成された制御ゲートと
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
この半導体基板の素子形成領域を分離する素子分離絶縁膜であって、上端部の高さが前記半導体基板の上面より高い素子分離絶縁膜と、
前記素子形成領域にそれぞれ第１のゲート絶縁膜を介して形成された浮遊ゲートであって、上面の高さが前記素子分離絶縁膜の上端部の高さより高く、前記素子分離絶縁膜上で隣接する浮遊ゲートと分離された浮遊ゲートと、
底部の高さが前記浮遊ゲートの下面と同じ高さになるように前記素子分離絶縁膜の前記上端部に形成された凹部と、
この浮遊ゲート上から前記凹部の内面にわたり形成された第２のゲート絶縁膜と、
この第２のゲート絶縁膜上に形成された制御ゲートと
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１の絶縁膜および第１のゲート電極材料膜を順次堆積する工程と、
前記第１のゲート電極材料膜、前記第１の絶縁膜、前記半導体基板を順次エッチングして素子分離溝を形成する工程と、
前記素子分離溝に、上面の高さが前記第１のゲート電極材料膜の上面の高さより高くなるように、素子分離絶縁膜を形成する工程と、
前記第１のゲート電極材料膜上および前記素子分離絶縁膜上に第２のゲート電極材料膜を堆積する工程と、
前記第２のゲート電極材料膜を前記素子分離絶縁膜上で分離すると共に、底部が前記第１のゲート電極材料の上面より低い凹部を前記素子分離絶縁膜に形成する工程と、
前記第２のゲート電極材料膜上および前記凹部の内面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３のゲート電極材料膜を堆積する工程と、
前記第３のゲート電極材料膜、第２のゲート絶縁膜、第２のゲート電極材料膜、第１のゲート電極材料膜を順次エッチングして、前記第１および第２のゲート電極材料膜からなる浮遊ゲートと前記第３のゲート電極材料膜からなる制御ゲートをパターン形成する工程と、
前記制御ゲートに自己整合されたソース、ドレイン拡散層を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
浮遊ゲートと制御ゲートが積層されたスタックト・ゲート構造のメモリセルを用いて電気的書き換え可能とした不揮発性半導体メモリ（ＥＥＰＲＯＭ）が知られている。この種のＥＥＰＲＯＭにおいては、浮遊ゲートと半導体基板の間の第１のゲート絶縁膜にはトンネル絶縁膜が用いられ、浮遊ゲートと制御ゲートの間の第２のゲート絶縁膜には通常、シリコン酸化膜（Ｏ）／シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）の積層構造膜であるＯＮＯ膜が用いられる。 
【０００３】
各メモリセルは、素子分離絶縁膜により区画された素子形成領域に形成される。一般に浮遊ゲート電極膜は、素子分離絶縁膜上でスリット加工することにより、制御ゲート線（ワード線）方向の分離がなされる。このスリット加工の段階ではビット線方向の浮遊ゲート分離はなされていない。そして、スリット加工された浮遊ゲート電極膜上を含む基板全面にＯＮＯ膜を介して制御ゲート電極膜が堆積され、この制御ゲート電極膜、ＯＮＯ膜、浮遊ゲート電極膜を順次エッチングすることにより、ビット線方向に制御ゲートと浮遊ゲートの分離がなされる。この後、ソース、ドレイン拡散層が制御ゲートに自己整合的に形成される。 
【０００４】
上述した従来のＥＥＰＲＯＭ構造では、ワード線方向に隣接するメモリセルの浮遊ゲートは素子分離絶縁膜上で分離されるが、この上に形成されるＯＮＯ膜はワード線方向に連続的に配設される。この構造では、メモリセルを微細化し、ワード線方向の浮遊ゲートの分離幅（スリット幅）が狭くなると、隣接する浮遊ゲートの電荷蓄積状態が異なる時にＯＮＯ膜を介して電荷の移動が生じることが明らかになっている。これは、ＯＮＯ膜のシリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の界面を横方向に電荷が移動し易いためである。従って、微細化したＥＥＰＲＯＭにおいては、ワード線方向に隣接するメモリセルが異なるデータ状態のときに、電荷移動によりしきい値変動が生じ、場合によってはデータ破壊に至る。 
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、上記事情を考慮してなされたもので、浮遊ゲート間の電荷移動によるデータ破壊を防止して信頼性向上を図った不揮発性半導体記憶装置とその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明の一実施形態に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板の素子形成領域を分離する素子分離絶縁膜であって、上端部の高さが前記半導体基板の上面より高く、上端部に凹部を有する素子分離絶縁膜と、前記素子形成領域にそれぞれ第１のゲート絶縁膜を介して形成された第１のゲート電極材料膜であって、上面の高さが前記素子分離絶縁膜の上端部と前記凹部の底部の間に位置するよう形成された第１のゲート電極材料膜と、前記第１のゲート電極材料膜上に形成された第２のゲート電極材料膜であって、上面の高さが前記素子分離絶縁膜の上端部の高さより高く、前記素子分離絶縁膜上で隣接する第２のゲート電極材料膜と分離された第２のゲート電極材料膜と、この第２のゲート電極材料膜上から前記凹部の内面にわたり形成された第２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成された第３のゲート電極材料膜とを有することを特徴とする。
【０００７】
この発明の他の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板の素子形成領域を分離する素子分離絶縁膜であって、上端部の高さが前記半導体基板の上面より高く、側面上部に傾斜面を有し、かつ底部の高さが前記傾斜面の下端より低い凹部が上端部に形成された素子分離絶縁膜と、前記素子形成領域にそれぞれ第１のゲート絶縁膜を介して形成された浮遊ゲートであって、上面の高さが前記素子分離絶縁膜の上端部の高さより高く、前記素子分離絶縁膜上で隣接する浮遊ゲートと分離された浮遊ゲートと、この浮遊ゲート上から前記凹部の内面にわたり形成された第２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成された制御ゲートとを有することを特徴とする。
【０００８】
この発明の更に他の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、この半導体基板の素子形成領域を分離する素子分離絶縁膜であって、上端部の高さが前記半導体基板の上面より高い素子分離絶縁膜と、前記素子形成領域にそれぞれ第１のゲート絶縁膜を介して形成された浮遊ゲートであって、上面の高さが前記素子分離絶縁膜の上端部の高さより高く、前記素子分離絶縁膜上で隣接する浮遊ゲートと分離された浮遊ゲートと、底部の高さが前記浮遊ゲートの下面と同じ高さになるように前記素子分離絶縁膜の前記上端部に形成された凹部と、この浮遊ゲート上から前記凹部の内面にわたり形成された第２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成された制御ゲートとを有することを特徴とする。
【０００９】
この発明の更に他の実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜および第１のゲート電極材料膜を順次堆積する工程と、前記第１のゲート電極材料膜、前記第１の絶縁膜、前記半導体基板を順次エッチングして素子分離溝を形成する工程と、前記素子分離溝に、上面の高さが前記第１のゲート電極材料膜の上面の高さより高くなるように、素子分離絶縁膜を形成する工程と、前記第１のゲート電極材料膜上および前記素子分離絶縁膜上に第２のゲート電極材料膜を堆積する工程と、前記第２のゲート電極材料膜を前記素子分離絶縁膜上で分離すると共に、底部が前記第１のゲート電極材料の上面より低い凹部を前記素子分離絶縁膜に形成する工程と、前記第２のゲート電極材料膜上および前記凹部の内面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３のゲート電極材料膜を堆積する工程と、前記第３のゲート電極材料膜、第２のゲート絶縁膜、第２のゲート電極材料膜、第１のゲート電極材料膜を順次エッチングして、前記第１および第２のゲート電極材料膜からなる浮遊ゲートと前記第３のゲート電極材料膜からなる制御ゲートをパターン形成する工程と、前記制御ゲートに自己整合されたソース、ドレイン拡散層を形成する工程とを有することを特徴とする。
【発明の効果】
【００１０】
この発明によると、浮遊ゲート間の電荷移動によるデータ破壊を防止して信頼性向上を図った不揮発性半導体記憶装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
［実施の形態１］
図１はこの発明の実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイのレイアウトであり、図２（ａ），（ｂ）はそれぞれ図１のＡ−Ａ’，Ｂ−Ｂ’断面図である。 
【００１３】
メモリセルアレイは、シリコン基板１のｐ型ウェルに形成されている。シリコン基板１には、素子分離溝３が形成されてここに素子分離絶縁膜４が埋め込み形成され、この素子分離絶縁膜３によりストライプ状の素子形成領域２が区画されている。
【００１４】
各素子形成領域２にトンネル絶縁膜である第１のゲート絶縁膜５を介して浮遊ゲート６が形成されている。浮遊ゲート６は、素子分離前に形成された第１の多結晶シリコン（或いは非晶質シリコン）膜６ａと、素子分離後に形成された第２の多結晶シリコン（或いは非晶質シリコン）膜６ｂの二層構造であり、各メモリセル毎に分離されている。浮遊ゲート６上には、第２のゲート絶縁膜７を介して制御ゲート８が形成されている。制御ゲート８は、多結晶シリコン（或いは非晶質シリコン）膜８ａとタングステン・シリサイド（ＷＳｉ）膜８ｂの二層構造である。制御ゲート８は、図２（ａ）の断面で複数の素子形成領域２にまたがって連続的にパターン形成され、これがワード線ＷＬとなる。
【００１５】
浮遊ゲート６と制御ゲート８の間の第２のゲート絶縁膜７は、ＯＮＯ膜である。この実施の形態において、この第２のゲート絶縁膜７は、図２（ａ）の断面に示すワード線ＷＬ方向について、各浮遊ゲート６上にのみ配置されるように、素子分離絶縁膜４上のスリット１３により分離されている。従って、浮遊ゲート６の側面にはシリコン酸化膜９が形成され、これにより制御ゲート８との分離がなされている。制御ゲート８に自己整合的にソース、ドレイン拡散層１２が形成されて、複数のメモリセルが直列接続されたＮＡＮＤ型セルユニットが構成される。
【００１６】
ＮＡＮＤ型セルユニットの一端ドレイン側は、制御ゲート８と同時に形成される選択ゲート１３が配置され、そのドレイン拡散層にビット線（ＢＬ）１１が接続される。選択ゲート１３部は、メモリセルのゲート部と同様の積層ゲート構造を持つが、第１層ゲート電極材料膜は浮遊ゲートとしては分離されず、二層が一体として所定箇所で短絡されて選択ゲート１３となる。また、この選択ゲート１３部の第１のゲート絶縁膜５’はメモリセル領域のそれより厚く形成される。ＮＡＮＤセルユニットの他端ソース側は示していないが、ドレイン側と同様に構成される。 
【００１７】
この実施の形態によるＥＥＰＲＯＭの具体的な製造工程を、図２（ａ）（ｂ）の断面に対応する工程断面図である図３（ａ）（ｂ）〜図８（ａ）（ｂ）を参照して説明する。
【００１８】
図３（ａ）（ｂ）に示すように、シリコン基板１にまず、第１のゲート絶縁膜５として、１０ｎｍのシリコン酸化膜を形成し、この上にゲート電極材料膜である６０ｎｍの第１の多結晶シリコン膜６ａを堆積し、更に素子分離加工のためのマスク材２１を堆積する。なお選択ゲートトランジスタ領域にはセルトランジスタ領域に比べて厚いゲート絶縁膜５’を形成する。マスク材２１は、シリコン窒化膜とシリコン酸化膜の積層膜である。このマスク材２１を素子形成領域上に残すようにパターン形成し、これを用いて多結晶シリコン膜６ａ、第１のゲート絶縁膜５，５’をエッチングし、更に基板１をエッチングして、素子分離溝３を形成する。
【００１９】
この後、Ｏ２雰囲気中で１０００℃の加熱を行い、図４（ａ）（ｂ）に示すように、素子分離溝３の内壁に６ｎｍ程度のシリコン酸化膜２２を形成する。続いて、プラズマＣＶＤによりシリコン酸化膜を堆積し、これをＣＭＰ処理により平坦化して素子分離溝３内に素子分離絶縁膜４として埋めこむ。その後、９００℃の窒素雰囲気中で９００℃の加熱処理を行った後、マスク材２１を除去する。シリコン窒化膜の除去は１５０℃の燐酸処理による。 
【００２０】
その後、図５（ａ）（ｂ）に示すように、ゲート電極材料膜として、減圧ＣＶＤ法によりリンがドープされた第２の多結晶シリコン膜６ｂを堆積し、続いて、第２のゲート絶縁膜７となるＯＮＯ膜を堆積する。そして、素子分離絶縁膜４上に開口を持つレジストパターンをマスクとして、これらの第２のゲート絶縁膜７と第２の多結晶シリコン膜６ｂをＲＩＥにエッチングして、図６（ａ）（ｂ）に示すように、浮遊ゲート６を素子分離絶縁膜４上で分離するスリット１３を形成する。スリット１３は、ＮＡＮＤセルユニットの中の複数のメモリセルにまたがる長さを持つ。第２ゲート絶縁膜７についても同時に素子分離絶縁膜４上でスリット１３により分離する点が従来と異なる。 
【００２１】
スリット１３の加工により露出した多結晶シリコン膜６ｂの側面は、Ｏ２雰囲気中、１０００℃の加熱によりシリコン酸化膜９を形成して保護する。この後、図７（ａ）（ｂ）に示すように、ゲート電極材料膜として、ＣＶＤ法によりリンがドープされた多結晶シリコン膜８ａを堆積し、引き続きこの上にＷＳｉ膜８ｂを堆積する。
【００２２】
次にレジストをパターン形成し、ＲＩＥにより、ＷＳｉ膜８ｂ、多結晶シリコン膜８ａ、ゲート絶縁膜７、多結晶シリコン膜６ｂ，６ａ、ゲート絶縁膜５を順次エッチングして、図８（ａ）（ｂ）に示すように、制御ゲート８を連続的なワード線ＷＬとしてパターン形成し、また浮遊ゲート６をビット線方向について各メモリセル毎に分離する。そしてイオン注入を行って、制御ゲート８に自己整合された各メモリセルのソース、ドレイン拡散層１２を形成する。 
【００２３】
なお、選択ゲート線ＳＧについては、下部ゲート電極材料膜６ａ，６ｂの素子分離絶縁膜４上での分離を行わず、上部ゲート電極材料膜８ａ，８ｂと一体に連続的にパターン形成される。この後、図２（ａ）（ｂ）に示すように、層間絶縁膜１０を堆積し、コンタクト孔あけを行ってビット線１１をパターン形成する。 
【００２４】
以上のようにこの実施の形態によれば、浮遊ゲート６上のＯＮＯ膜からなる第２のゲート電極材料膜は、浮遊ゲート６と同時に素子分離絶縁膜４上で分離されている。従って、隣接メモリセルの浮遊ゲートが近接した場合にも、電荷リークが生じることはなく、データ保持特性が優れたものとなる。
【００２５】
［実施の形態２］
図９（ａ）（ｂ）〜図１２（ａ）（ｂ）は別の実施の形態の製造工程を示す。先の実施の形態と対応する部分には先の実施の形態と同一符号を付して詳細な説明は省く。この実施の形態でも、浮遊ゲート６上のＯＮＯ膜からなる第２のゲート絶縁膜７を素子分離絶縁膜４上で分離するが、その工程が先の実施の形態と異なる。 
【００２６】
図５（ａ）（ｂ）までは、先の実施の形態と同様の工程をとる。この後、図９（ａ）（ｂ）に示すように、第２のゲート絶縁膜７上にシリコン酸化膜３１を堆積して、これに素子分離絶縁膜４上でスリット加工用開口１３’を開ける。更にシリコン酸化膜３２を堆積する。そして、エッチバックを行って、図１０（ａ）（ｂ）に示すように、開口１３’にシリコン酸化膜３２をサイドスペーサとして残す。この状態で、シリコン酸化膜３１，３２をマスクとして、第２のゲート絶縁膜７と多結晶シリコン膜６ｂをＲＩＥによりエッチングする。これにより、先の実施の形態と同様に、素子分離絶縁膜４上で第２のゲート絶縁膜７と多結晶シリコン膜６ｂを分離するスリット１３を加工する。 
【００２７】
この後、シリコン酸化膜３１，３２をＨＦにより除去した後、図１１（ａ）（ｂ）に示すように、全面に減圧ＣＶＤ法によりシリコン酸化膜３３を堆積する。このシリコン酸化膜３３は堆積後、Ｏ２雰囲気中、１０００℃で加熱して、電荷移動等のない緻密酸化膜とする。このシリコン酸化膜３３は第２のゲート絶縁膜７と共にゲート絶縁膜となり、また多結晶シリコン膜６ｂの側面を保護する絶縁膜となる。 
【００２８】
この後、図１２（ａ）（ｂ）に示すように、多結晶シリコン膜８ａ、及びＷＳｉ膜８ｂを順次堆積し、以下先の実施の形態と同様にこれをパターニングして、制御ゲート６及び浮遊ゲート６を形成し、ソース、ドレイン拡散層１２を形成する。この実施の形態によっても、先の実施の形態と同様に、浮遊ゲート６上のＯＮＯ膜からなるゲート絶縁膜７は、素子分離領域で切断分離される。従って、優れたデータ保持特性が得られる。
【００２９】
[実施の形態３]
図１３（ａ）（ｂ）〜図１６（ａ）（ｂ）は更に別の実施の形態の製造工程である。先の実施の形態では、図５（ａ）（ｂ）に示すように、２層目の多結晶シリコン膜６ｂと第２のゲート絶縁膜７を連続的に堆積した。これに対し、この実施の形態では、図１３（ａ）（ｂ）に示すように、２層目の多結晶シリコン膜６ｂについて、第２のゲート絶縁膜７を堆積する前に、素子分離絶縁膜４上で分離するスリット１３を形成する。その後、第２のゲート絶縁膜７を堆積する。 
【００３０】
そして、第２のゲート絶縁膜６ｂ上に、スリット１３と同じ開口を持つレジスタパターン（図示せず）を形成し、第２のゲート絶縁膜６ｂをＲＩＥによりエッチングして、図１４（ａ）（ｂ）に示すように、スリット１３の部分で分離する。その後、先の実施の形態と同様に、図１５（ａ）（ｂ）に示すように、ゲート電極材料膜として、ＣＶＤ法によりリンがドープされた多結晶シリコン膜８ａを堆積し、引き続きこの上にＷＳｉ膜８ｂを堆積する。 
【００３１】
次にレジストをパターン形成し、ＲＩＥにより、ＷＳｉ膜８ｂ、多結晶シリコン膜８ａ、ゲート絶縁膜７、多結晶シリコン膜６ｂ，６ａ、ゲート絶縁膜５を順次エッチングして、図１６（ａ）（ｂ）に示すように、制御ゲート８を連続的なワード線ＷＬとしてパターン形成し、また浮遊ゲート６をビット線方向について各メモリセル毎に分離する。そしてイオン注入を行って、制御ゲート８に自己整合された各メモリセルのソース、ドレイン拡散層１２を形成する。この実施の形態によっても、浮遊ゲート６上の第２のゲート絶縁膜７は、素子分離絶縁膜４上で分離されるから、先の実施の形態と同様に優れたデータ保持特性が得られる。 
【００３２】
［実施の形態４］
ここまでの実施の形態では、第２のゲート絶縁膜７を素子分離絶縁膜４上で切断分離したが、この実施の形態では切断分離を行わずに実質的に同等の効果を得ようというものである。この実施の形態でのセルアレイの断面構造を、図２（ａ）（ｂ）に対応させて、図１７（ａ）（ｂ）に示す。 
【００３３】
図１７（ａ）（ｂ）の構造が、図２（ａ）（ｂ）と異なる点は、浮遊ゲート６を素子分離絶縁膜４上で分離するスリット１３の加工を第２のゲート絶縁膜７の堆積前に行い、そのとき同時に素子分離絶縁膜４に対してリセスエッチングを行って凹部４１を形成していることである。従って第１のゲート絶縁膜７は、素子分離絶縁膜４の表面に形成された凹部に沿って配設される。 
【００３４】
図１７（ａ）に示すように、スリット１３の幅、従って素子分離絶縁膜４に形成された凹部４１の幅をａ、凹部４１の深さをｂとすると、隣接する浮遊ゲート６の間隔は実質的に、ａ＋２ｂとなる。この間隔を、浮遊ゲート間の電荷移動が無視できる値に設定することにより、先の各実施の形態と同様に優れたデータ保持特性が得られる。 
【００３５】
この実施の形態の具体的な製造工程を、図１７（ａ）の断面に着目して、図１８〜図２５を参照して説明する。図１８に示すように、シリコン基板１に第１のゲート絶縁膜５として８ｎｍ程度のシリコン酸化膜を形成し、この上に減圧ＣＶＤ法により６０ｎｍ程度の第１の多結晶シリコン膜６ａを堆積する。連続して、減圧ＣＶＤ法により、１５０ｎｍのシリコン窒化膜２１ａ、及び１６５ｎｍのシリコン酸化膜２１ｂを堆積する。 
【００３６】
その後、８５０℃、３０分の水素燃焼酸化処理を行った後、素子分離領域を覆うようにリソグラフィによりレジスタパターンを形成し、ＲＩＥによりシリコン酸化膜２１ｂとシリコン窒化膜２１ａをエッチングしてマスク材をパターン形成する。このマスク材を用いて、ＲＩＥにより多結晶シリコン膜６ａ、ゲート絶縁膜５をエッチングし、更にシリコン基板１をエッチングして素子分離溝３を形成する。これによりストライプ状の素子形成領域２が区画される。 
【００３７】
続いて、素子分離溝３の側壁に熱酸化膜を形成した後、プラズマＣＶＤ法によりシリコン酸化膜４を堆積し、これをＣＭＰ処理して平坦化して、図１９に示すように素子分離溝３内に埋め込む。シリコン酸化膜２１ｂは緩衝フッ酸により除去し、更に１５０℃、３０分の燐酸処理によりシリコン窒化膜２１ａを除去して、図２０の状態を得る。 
【００３８】
この後、図２１に示すように、減圧ＣＶＤ法により１００ｎｍの第２の多結晶シリコン膜６ｂを堆積する。続いて、図２２に示すように、減圧ＣＶＤ法によりシリコン酸化膜４２を２３０ｎｍ程度堆積し、これにリソグラフィとＲＩＥ工程を経て、スリット加工用開口１３’を形成する。更に、図２３に示すように、減圧ＣＶＤ法により７０ｎｍ程度のシリコン酸化膜４３を堆積し、エッチバックを行って、開口１３’の側壁のみにサイドスペーサとして残す。 
【００３９】
続いて、シリコン酸化膜４２，４３をマスクとして、ＲＩＥにより多結晶シリコン膜６ｂをエッチングして、図２４に示すように、浮遊ゲートを分離するためのスリット１３を加工する。更に、多結晶シリコンとの選択比の大きいＲＩＥ法により素子分離絶縁膜４の表面をエッチングして、スリット１３と同じ幅で素子分離絶縁膜４に凹部４１を形成する。 
【００４０】
その後、Ｏ２プラズマとＨＦ処理によりシリコン酸化膜４２，４３を除去した後、図２５に示すように、１７ｎｍのＯＮＯ膜からなる第２のゲート絶縁膜７を堆積し、引き続き減圧ＣＶＤ法により１００ｎｍの第３の多結晶シリコン膜８ａ、プラズマＣＶＤ法により５０ｎｍのＷＳｉ膜８ｂを順次堆積する。以下、図示しないが、先の実施の形態と同様の工程を経て、各メモリセルのゲート部の分離とソース、ドレイン拡散層形成を行う。 
【００４１】
図２６は、隣接する浮遊ゲートを分離するスリット幅と、浮遊ゲート間の電荷移動により発生する不良ビット数の相関関係を示したものである。図の矢印は不良ビット数のばらつきの範囲を示しており、曲線がその平均値を結んだものである。メモリセルを微細化し高密度化して、スリット幅が０．１４μｍ以下にまで小さくなると、極端に不良ビット数が多くなることがわかる。この実施の形態によると、平面上のスリット幅ａに対して、素子分離絶縁膜４の凹部の深さｂにより、実質的なスリット幅をａ＋２ｂとすることができる。具体的に、２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭにおいて、不良ビット数の仕様を２ビット／チップとしたとき、スリット幅は少なくとも０．１４μｍが必要となる。従ってこの実施の形態の場合、ａ＋２ｂ＞０．１４［μｍ］を満たすように凹部４１を加工することにより、この仕様を満たすことができる。 
【００４２】
以上述べたようにこの発明の実施形態によるＥＥＰＲＯＭでは、浮遊ゲートと制御ゲートの間の第２のゲート絶縁膜を、素子分離絶縁膜を挟んで隣接するメモリセルの間で、素子分離絶縁膜上で分離することより、隣接する浮遊ゲートの間の電荷移動が防止される。或いは、第２のゲート絶縁膜を素子分離膜上で完全に分離しなくても、素子分離絶縁膜表面に凹部を加工して、第２のゲート絶縁膜がこの凹部に沿って連続するようにすれば、実質的に隣接浮遊ゲート間の距離が大きくなり、隣接する浮遊ゲート間の電荷移動が防止される。従って、メモリセルを微細化した場合にも、電荷移動によるデータ破壊が防止される。 
【図面の簡単な説明】
【００４３】
【図１】この発明の実施の形態１によるＥＥＰＲＯＭのメモリセルアレイのレイアウトである。
【図２】図１のＡ−Ａ’およびＢ−Ｂ’断面図である。
【図３】同実施の形態１の製造工程断面図である。
【図４】同実施の形態１の製造工程断面図である。
【図５】同実施の形態１の製造工程断面図である。
【図６】同実施の形態１の製造工程断面図である。
【図７】同実施の形態１の製造工程断面図である。
【図８】同実施の形態１の製造工程断面図である。
【図９】この発明の実施の形態２の製造工程断面図である。
【図１０】同実施の形態２の製造工程断面図である。
【図１１】同実施の形態２の製造工程断面図である。
【図１２】同実施の形態２の製造工程断面図である。
【図１３】この発明の実施の形態３の製造工程断面図である。
【図１４】同実施の形態３の製造工程断面図である。
【図１５】同実施の形態３の製造工程断面図である。
【図１６】同実施の形態３の製造工程断面図である。
【図１７】この発明の実施の形態４によるＥＥＰＲＯＭの図２（ａ）（ｂ）に対応する断面図である。
【図１８】同実施の形態４の製造工程断面図である。
【図１９】同実施の形態４の製造工程断面図である。
【図２０】同実施の形態４の製造工程断面図である。
【図２１】同実施の形態４の製造工程断面図である。
【図２２】同実施の形態４の製造工程断面図である。
【図２３】同実施の形態４の製造工程断面図である。
【図２４】同実施の形態４の製造工程断面図である。
【図２５】同実施の形態４の製造工程断面図である。
【図２６】同実施の形態４の効果を説明するための不良ビット数とスリット幅の相関関係を示す図である。
【符号の説明】
【００４４】
１…シリコン基板、２…素子形成領域、３…素子分離溝、４…素子分離絶縁膜、５…第１のゲート絶縁膜、６…浮遊ゲート、７…第２のゲート絶縁膜、８…制御ゲート、９…シリコン酸化膜、１０…層間絶縁膜、１１…ビット線、１２…ソース、ドレイン拡散層、１３…スリット。
【図１】
2008053742.tif 000003
【図２】
2008053742.tif 000004
【図３】
2008053742.tif 000005
【図４】
2008053742.tif 000006
【図５】
2008053742.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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