(57)【要約】      （修正有）【課題】画素セル各々の放電強度のバラツキを防止して表示品質を向上させることができるプラズマディスプレイ装置を提供する。【解決手段】アドレス期間に映像信号に基づく画素データに応じて表示パネルの画素セル各々に選択的にアドレス放電を生じせしめ、サスティン期間にサブフィールドに対応した回数だけ行電極対を構成する行電極間にサスティンパルスを印加し、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定する。【選択図】図１７
2008076735.tif 000002
【特許請求の範囲】
【請求項１】
表示ラインに対応した複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを形成する複数の列電極とを備えたプラズマディスプレイパネルを、入力映像信号の各フィールドをアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して階調表示を行なうプラズマディスプレイ装置であって、
前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、
前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、
前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記サスティン手段は、前記行電極の電位を第１電位から第２電位に共振遷移させる第１遷移手段と、前記行電極の電位を前記第２電位にクランプする第１クランプ手段と、前記行電極の電位を前記第２電位から前記第１電位に共振遷移させる第２遷移手段と、前記行電極の電位を前記第１電位にクランプする第２クランプ手段と、を備え、
前記第１電位から前記第２電位に遷移させる第１行程と、前記第２電位にクランプする第２行程と、前記第２電位から前記第１電位に遷移させる第３行程と、前記第１電位にクランプする第４行程と、を順次実行することにより、前記サスティンパルスを生起せしめることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記サスティン手段は、前記負荷量の大きいサブフィールドにおいては、負荷量の小さいサブフィールドに比して、前記第１電位から前記第２電位に向かって遷移させて前記第２電位にクランプするまでの時間を長く設定することを特徴とする請求項２記載のプラズマディスプレイ装置。
【請求項４】
前記サスティン手段は、前記負荷量の大きいサブフィールドにおいては、負荷量の小さいサブフィールドに比して、前記第２電位にクランプするタイミングを遅らせることを特徴とする請求項２記載のプラズマディスプレイ装置。
【請求項５】
表示ラインに対応した複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを形成する複数の列電極とを備えたプラズマディスプレイパネルを、入力映像信号の各フィールドをアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して階調表示を行なうプラズマディスプレイ装置であって、
前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、
前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、
前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて設定することを特徴とするプラズマディスプレイ装置。
【請求項６】
前記サスティン手段は、前記行電極の電位を第１電位から第２電位に共振遷移させる第１遷移手段と、前記行電極の電位を前記第２電位にクランプする第１クランプ手段と、前記行電極の電位を前記第２電位から前記第１電位に共振遷移させる第２遷移手段と、前記行電極の電位を前記第１電位にクランプする第２クランプ手段とを備え、
前記第１電位から前記第２電位に遷移させる第１行程と、前記第２電位にクランプする第２行程と、前記第２電位から第１電位に遷移させる第３行程と、前記第１電位にクランプする第４行程と、を順次実行することにより、前記サスティンパルスを生起せしめ、
前記サスティン手段は、サブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて前記第２電位にクランプするタイミングを変更することにより、前記サスティンパルスの立ち上がり期間の長さを設定することを特徴とする請求項５記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、２枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面（背面ガラス基板と対向する面）には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、初期化行程を実行する。かかる初期化行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する初期化行程を実行する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
サスティン行程において、多くの画素セルが点灯状態に設定されている場合に、サスティンパルスの印加により放電が多数のセルでほぼ同時に生じると、瞬間的に多量の電流が流れ、サスティンパルスの電圧波形に歪みが生じる。その結果、放電の開始タイミングの微妙なずれに応じて各画素セルにおいて、放電時に印加されている電圧値が異なり、放電強度にバラツキが生じ、輝度ムラにより表示品質が悪化する恐れがあった。
【０００５】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、画素セル各々の放電強度のバラツキを防止して表示品質を向上させることができるプラズマディスプレイ装置を提供することが本発明の目的である。
【課題を解決するための手段】
【０００６】
請求項１に係る発明のプラズマディスプレイ装置は、表示ラインに対応した複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを形成する複数の列電極とを備えたパネルを、入力映像信号の各フィールドをアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して階調表示を行なうプラズマディスプレイ装置であって、前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定することを特徴としている。
【０００７】
請求項５に係る発明のプラズマディスプレイ装置は、表示ラインに対応した複数の行電極対と、前記行電極対に交差して配列され各交差部に画素セルを形成する複数の列電極とを備えたパネルを、入力映像信号の各フィールドをアドレス期間とサスティン期間とを含む複数のサブフィールドで構成して階調表示を行なうプラズマディスプレイ装置であって、前記アドレス期間において、前記映像信号に基づく画素データに応じて前記画素セル各々に選択的にアドレス放電を生じせしめるアドレス手段と、前記サスティン期間において、前記サブフィールドに対応した回数だけ前記行電極対を構成する行電極間に、サスティンパルスを印加するサスティン手段とを備え、前記サスティン手段は、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて設定することを特徴としている。
【発明を実施するための最良の形態】
【０００８】
請求項１に係る発明のプラズマディスプレイ装置においては、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量に応じて設定するので、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキを生じさせることができる。よって、サスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善され、表示品質を向上させることができる。
【０００９】
請求項５に係る発明のプラズマディスプレイ装置においては、サブフィールド毎に印加されるサスティンパルスの前エッジ期間の長さをサブフィールド毎の負荷量及びサブフィールド内の表示ライン毎の負荷量に応じて設定するので、サブフィールドにおける負荷量が同一であっても輝度ムラが生じ易い負荷分布の場合には放電強度が適切になるようにサスティンパルスの前エッジ期間が変更されるので、輝度ムラがより改善されることになる。
【実施例】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図１は、本願の請求項１に係る発明（第１の発明）によるプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、列電極駆動回路５５、駆動制御回路５６及び負荷量検出回路５７から構成される。
【００１３】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に各々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に各々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・・、（Ｙn，Ｘn）が各々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する画素セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。
【００１４】
ＰＤＰ５０の列電極Ｄ1〜Ｄm各々は列電極駆動回路５５に接続され、行電極Ｘ1〜Ｘn各々はＸ行電極駆動回路５１に接続され、行電極Ｙ1〜Ｙn各々はＹ行電極駆動回路５３に接続されている。
【００１５】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。図２においては、ＰＤＰ５０の列電極Ｄ1〜Ｄ3各々と、第１表示ライン（Ｙ1，Ｘ1）及び第２表示ライン（Ｙ2，Ｘ2）との各交叉部を抜粋して示すものである。図３は、図２のＶ３−Ｖ３線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ２−Ｗ２線におけるＰＤＰ５０の断面を示す図である。
【００１６】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各表示セルＰＣに対応した位置に各々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは所定長の放電ギャップｇ１を介して互いに対向している。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、放電ギャップｇ１近傍の幅広部と、この幅広部とバス電極を連結する幅狭部とを有する。その幅広部の頂辺同士が放電ギャップｇ１を介して互いに対向している。前面透明基板１０の背面側には、１対の行電極対（Ｘ1、Ｙ1）とこの行電極対に隣接する行電極対（Ｘ2、Ｙ2）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。この誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、後述するような気相法酸化マグネシウム（ＭｇＯ）単結晶体粉末を含む酸化マグネシウム層１３が形成されている。
【００１７】
一方、前面透明基板１０と平行に配置された背面基板１４上には、列電極Ｄの各々が、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において各々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。なお、ＰＤＰ５０の各表示ライン毎に、図２に示す如き梯子形状の隔壁１６が各々形成されており、互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６によって、各々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、図３に示す如くこれらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。一方、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒ１が存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒ１を介して互いに連通しているのである。
【００１８】
ここで、上記酸化マグネシウム層１３を形成する酸化マグネシウム結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られる単結晶体、例えば電子線の照射により励起されて波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相法酸化マグネシウム結晶体を含んでいる。この気相法酸化マグネシウム結晶体には、図５のＳＥＭ写真像に示す如き立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは図６のＳＥＭ写真像に示す如き立方体の単結晶構造を有する、２０００オングストローム以上の粒径のマグネシウム単結晶体が含まれている。このようなマグネシウム単結晶体は、他の方法によって生成された酸化マグネシウムと比較すると高純度であると共に微粒子であり、粒子の凝集が少ない等の特徴を備えており、後述するように放電遅れ等の放電特性の改善に寄与する。なお、本実施例においては、ＢＥＴ法によって測定した平均粒径が５００オングストローム以上、好ましくは２０００オングストローム以上の気相酸化マグネシウム単結晶体を用いている。そして、このような酸化マグネシウム単結晶体を、スプレー法や静電塗布法等により、図７に示す如く誘電体層１２の表面に付着させることにより酸化マグネシウム層１３を形成させるのである。なお、誘電体層１２及び嵩上げ誘電体層１２Ａの表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上に気相法酸化マグネシウム単結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００１９】
駆動制御回路５６は、上記構造を有するＰＤＰ５０を図８に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５の各々に供給する。Ｘ行電極駆動回路５１、Ｙ行電極駆動回路５３、及び列電極駆動回路５５は、図８に示す発光駆動シーケンスに従ってＰＤＰ５０を駆動すべき各種駆動パルスを生成してＰＤＰ５０に供給する。
【００２０】
負荷量検出回路５７は映像信号に応じてサブフィールド毎の点灯セルの状態にされる画素セルＰＣの数を検出し、それを検出負荷量とする。後述するように、各画素セルＰＣはサブフィールド各々のアドレス行程Ｗにおいて映像信号に応じて点灯セルの状態と消灯セルの状態とのいずれかに設定されており、点灯セルの状態ではセル内の壁電荷が残留され、消灯セルの状態ではセル内の壁電荷が消去される。点灯セルの状態にされた画素セルＰＣだけがサスティン行程Ｉにおいてサスティン放電して発光することになる。負荷量検出回路５７によって検出された負荷量のデータは駆動制御回路５６に供給され、サスティン期間に生成される正極性のサスティンパルスＩＰX，ＩＰYの立ち上がり期間（前エッジ期間）の長さを調整するためにその立ち上がりの際に最大電位ＶSにクランプされるタイミング（時点）がその負荷量に応じて制御される。負荷量が大であるるほど電位ＶSに達する時点が遅くなる。このサスティンパルスの立ち上がり期間の制御については後述する。
【００２１】
図８に示す発光駆動シーケンスにおいては、１フィールド（１フレーム）の表示期間内のサブフィールドＳＦ１〜ＳＦ１２各々において、アドレス行程Ｗ及びサスティン行程Ｉを各々実行する。また、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ちリセット行程Ｒを実行する。サブフィールドＳＦ１〜ＳＦ１２のサスティン行程Ｉの期間はＳＦ１〜ＳＦ１２の順に長くされている。なお、アドレス行程Ｗが実行される期間がアドレス期間であり、サスティン行程Ｉが実行される期間がサスティン期間である。
【００２２】
図９は、図８に示されるが如き発光駆動シーケンスに基づいて実施される発光駆動の全パターンを示す図である。サブフィールドＳＦ１〜ＳＦ１２の発光駆動シーケンスによりって１３階調が形成される。図９に示されるように、各階調についてサブフィールドＳＦ１〜ＳＦ１２の内の１つのサブフィールドのアドレス行程Ｗにおいて、各画素セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、リセット行程Ｒの実行によってＰＤＰ５０の全画素セル内に形成された壁電荷は、選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々でのサスティン行程Ｉにおいて放電発光を促す(白丸にて示す)。各画素セルは、１フィールド期間内において選択消去放電が為されるまでの間、発光状態となり、その発光状態の長さによって１３階調が得られる。
【００２３】
図１０は、サブフィールドＳＦ１〜ＳＦ１２の内からＳＦ１及びＳＦ２を抜粋して、ＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加される各種駆動パルスの印加タイミングを示す図である。
【００２４】
先頭のサブフィールドＳＦ１においてのみアドレス行程Ｗに先立ち実施されるリセット行程Ｒでは、Ｘ行電極駆動回路５１が図１０に示す如き負極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘnに一斉に印加する。リセットパルスＲＰXは時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形を有している。更に、かかるリセットパルスＲＰXの印加と同時に、Ｙ行電極駆動回路５３は、図１０に示す如き、リセットパルスＲＰXと同様に時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に至るパルス波形であって正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに一斉に印加する。リセットパルスＲＰY及びリセットパルスＲＰxの同時印加により、全ての画素セルＰＣ1、1〜ＰＣn、m各々内の行電極Ｘ及びＹ間においてリセット放電が生起される。かかるリセット放電の終息後、各画素セルＰＣの放電空間Ｓ内における酸化マグネシウム層１３の表面に所定量の壁電荷が形成される。具体的には酸化マグネシウム層１３の表面上における行電極Ｘの近傍には正極性の電荷が形成され、行電極Ｙの近傍には負極性の電荷が形成される、いわゆる壁電荷の形成された状態となる。
【００２５】
保護層として気相法酸化マグネシウム層１３を設けたパネルでは、放電確率が著しく高いため、微弱なリセット放電が安定して生じる。突起電極、特にＴ字形状の先端幅広電極との組み合わせにより、放電ギャップ近傍にリセット放電が局所化され、行電極全体で放電が生じるような強い突発的なリセット放電が生じる可能性が一層抑制される。よって、列電極と行電極との間で強い放電が生じ難く、短時間に安定した微弱リセット放電を生じさせることが可能である。
【００２６】
また、気相法酸化マグネシウム層１３を設けた構成では、放電確率が著しく向上しているので、１つのリセットパルスの印加、すなわち１回のリセット放電であってもプライミング効果が持続する。よって、リセット動作及び選択消去動作をより安定化することができる。また、リセット放電の回数を最小にすることによりコントラストが向上する。
【００２７】
なお、気相法酸化マグネシウム層１３を設けた場合の作用については更に後述する。
【００２８】
次に、サブフィールドＳＦ１〜ＳＦ１２各々のアドレス行程Ｗでは、Ｙ行電極駆動回路５３が正極性の電圧を全ての行電極Ｙ1〜Ｙnに印加しつつ、それに重畳して負極性の電圧を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次印加して行く。この間、Ｘ電極駆動回路５１は、行電極Ｘ1〜Ｘn各々を０Ｖにさせる。列電極駆動回路５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極駆動回路５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、列電極駆動回路５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。負極性の電圧を有する走査パルスＳＰと高電圧の画素データパルスＤＰとが同時に印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において選択消去放電が生起され、画素セルＰＣ内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内では上記の如き選択消去放電は生起されない。よって、画素セルＰＣ内の壁電荷の形成状態が維持される。すなわち、画素セルＰＣ内に壁電荷が存在する場合にはそれがそのまま残留し、壁電荷が存在しない場合には壁電荷の非形成状態が維持される。
【００２９】
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々内に選択消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルの状態、壁電荷が消去された画素セルＰＣを消灯セルの状態に設定するのである。
【００３０】
次に、各サブフィールドのサスティン行程Ｉでは、Ｘ行電極駆動回路５１及びＹ行電極駆動回路５３の各々が、交互に繰り返し正極性のサスティンパルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。サスティンパルスＩＰX及びＩＰYを印加する回数は、各サブフィールドにおける輝度の重み付けに依存する。この際、これらサスティンパルスＩＰX及びＩＰYが印加される度に、所定量の壁電荷が形成されている上記点灯セルの状態にある画素セルＰＣのみがサスティン放電し、この放電に伴い蛍光体層１７が発光してパネル面に画像が形成される。
【００３１】
ここで、前述した如く、各画素セルＰＣ内に形成されている酸化マグネシウム層１３に含まれている気相酸化マグネシウム単結晶体は、電子線の照射により励起されて図１１に示す如き波長域２００〜３００ｎｍ内（特に、２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う。この際、図１２に示す如く、気相法酸化マグネシウム結晶体の粒径が大なるほどＣＬ発光のピーク強度が大となる。すなわち、気相法酸化マグネシウム結晶体を生成する際に、通常よりも高い温度でマグネシウムを加熱すると、平均粒径５００オングストロームの気相酸化マグネシウム単結晶体と共に、図５或いは図６の如き粒径２０００オングストローム以上の比較的大なる単結晶体が形成される。この際、マグネシウムを加熱する際の温度が通常よりも高温であるので、マグネシウムと酸素が反応する火炎の長さも長くなる。従って、かかる火炎と周囲との温度差が大になり、それ故に、粒径が大なる気相酸化マグネシウム単結晶体のグループほど、２００〜３００ｎｍ（特に２３５ｎｍ付近）に対応したエネルギー準位の高い単結晶体が多く含まれることになると推測される。
【００３２】
図１３は、画素セルＰＣ内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を生起する気相酸化マグネシウム単結晶体を含む酸化マグネシウム層を設けた場合各々での放電確率を示す図である。尚、図１３中において横軸は、放電の休止時間、つまり放電が生起されてから次の放電が生起されるまでの時間間隔を表すものである。
【００３３】
このように、各画素セルＰＣの放電空間Ｓに、図５又は図６に示す如き電子線の照射により２００〜３００ｎｍ（特に２３０〜２５０ｎｍ内の２３５ｎｍ付近）にピークを有するＣＬ発光を行う気相酸化マグネシウム単結晶体を含む酸化マグネシウム層１３を形成すると、従来の蒸着法によって酸化マグネシウム層を形成させた場合に比して放電確率が高まるのである。尚、図１４に示す如く、上記気相酸化マグネシウム単結晶体としては、電子線を照射した際の特に２３５ｎｍにピークを有するＣＬ発光の強度が大なるものほど、放電空間Ｓ内において生起される放電遅れを短縮させることができる。
【００３４】
従って、表示画像には関与しないリセット放電に伴う発光を抑えてコントラスト向上を図るべく、行電極に印加するリセットパルスの電圧推移を図１０に示す如く緩やかにしてリセット放電を微弱化させても、この微弱なリセット放電を短時間に安定して生起させることが可能となる。特に、各画素セルＰＣは、Ｔ字形状の透明電極Ｘａ及びＹａ間の放電ギャップ近傍で局所的に放電を生起させる構造を採用しているので、行電極全体で放電してしまうような強い突発的なリセット放電が抑制されると共に、列電極及び行電極間での強い誤放電も阻止される。
【００３５】
また、放電確率が高くなる（放電遅れが少なくなる）ことにより、上記リセット行程Ｒでのリセット放電によるプライミング効果が長く持続することになるので、アドレス行程Ｗにおいて生起されるアドレス放電、並びにサスティン行程Ｉにおいて生起されるサスティン放電が高速化する。これにより、アドレス放電を生起させるべく列電極Ｄ及び行電極Ｙに夫々印加される図１０に示す如き画素データパルスＤＰ及び走査パルスＳＰ各々のパルス幅を短くすることができるようになり、その分だけ、アドレス行程Ｗに費やす処理時間を短縮させることが可能となる。更に、サスティン放電を生起させるべく行電極Ｙに印加される図１０に示す如きサスティンパルスＩＰYのパルス幅を短くすることができるようになり、その分だけ、サスティン行程Ｉに費やす処理時間を短縮させることが可能となる。
【００３６】
従って、アドレス行程Ｗ及びサスティン行程Ｉ各々に費やされる処理時間を短縮した分だけ、１フィールド（又は１フレーム）表示期間内において設けるべきサブフィールドの数を増加させることが可能となり、階調数の増加を図ることができるようになる。
【００３７】
図１５はＸ行電極駆動回路５１及びＹ行電極駆動回路５３の具体的構成を電極Ｘj及び電極Ｙjについて示している。電極Ｘjは電極Ｘ1〜Ｘnのうちの第ｊ行の電極であり、電極Ｙjは電極Ｙ1〜Ｙnのうちの第ｊ行の電極である。電極ＸjとＹjとの間はコンデンサＣ０として作用するようになっている。
【００３８】
Ｘ行電極駆動回路５１においては、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖs（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖr（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘjへの接続ライン２１に接続され、負端子はアース接続されている。接続ライン２１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがコンデンサＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の負端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン２１に接続され、電源Ｂ２の正端子はアース接続されている。
【００３９】
Ｙ行電極駆動回路５３においては、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖs（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖr（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖoff（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖh（例えば、１６０Ｖ、Ｖh＞Ｖoff）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン２２に接続され、負端子はアース接続されている。接続ライン２２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ３からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。
【００４０】
接続ライン２２はスイッチング素子Ｓ１５を介して電源Ｂ６の負端子への接続ライン２３に接続されている。電源Ｂ４の負端子及び電源Ｂ５の正端子はアース接続されている。電源Ｂ４の正端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン２３に接続され、電源Ｂ５の負端子はスイッチング素子Ｓ１７を介して接続ライン２３に接続されている。
【００４１】
電源Ｂ６の正端子はスイッチング素子Ｓ２１を介して電極Ｙjへの接続ライン２４に接続され、接続ライン２３と接続された電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン２４に接続されている。スイッチング素子Ｓ２１にはダイオードＤ５が並列に接続され、またスイッチング素子Ｓ２２にはダイオードＤ６が並列に接続されている。ダイオードＤ５は接続ライン２４側をアノードとし、ダイオードＤ６は接続ライン２４側をカソードとして接続されている。
【００４２】
上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７，Ｓ２１及びＳ２２のオンオフは駆動制御回路５６によって制御される。
【００４３】
なお、Ｘ行電極駆動回路５１において抵抗Ｒ１、スイッチング素子Ｓ８及び電源Ｂ２がリセット部を構成し、その他の部分がサスティン部を構成している。Ｙ行電極駆動回路５３において電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティン部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセット部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ１３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がアドレス部を構成している。
【００４４】
次に、かかる構成のＸ行電極駆動回路５１及びＹ行電極駆動回路５３の動作について図１６のタイミングチャートを参照しつつ説明する。
【００４５】
先ず、リセット行程Ｒになると、Ｘ行電極駆動回路５１のスイッチング素子Ｓ８がオンとなり、Ｙ行電極駆動回路５３のスイッチング素子Ｓ１６，Ｓ２２が共にオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ１６，Ｓ２２のオンにより電源Ｂ４の正端子からスイッチング素子Ｓ１６、抵抗Ｒ２及びスイッチング素子Ｓ２２を介して電極Ｙjに電流が流れ、またスイッチング素子Ｓ８のオンにより電極Ｘjから抵抗Ｒ１、スイッチング素子Ｓ８を介して電源Ｂ２の負端子に電流が流れ込む。電極Ｘjの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に低下してリセットパルスＲＰXとなり、電極Ｙjの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に上昇してリセットパルスＲＰYとなる。リセットパルスＲＰXは最終的に電圧−Ｖrとなり、リセットパルスＲＰYは最終的に電圧Ｖrとなる。このリセットパルスＲＰXは電極Ｘ1〜Ｘnの全てに同時に印加され、リセットパルスＲＰYも電極Ｙ1〜Ｙn毎に生成されて電極Ｙ1〜Ｙn全てに同時に印加される。
【００４６】
これらリセットパルスＲＰX及びＲＰYの同時印加により、ＰＤＰ５０の全ての画素セルが放電励起して荷電粒子が発生し、この放電終息後、全画素セルの誘電体層には一様に所定量の壁電荷が形成される。
【００４７】
スイッチング素子Ｓ８，Ｓ１６はリセットパルスＲＰX及びＲＰYのレベルが飽和した後、リセット行程終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘj及びＹjは共にアースされる。これによりリセットパルスＲＰX及びＲＰYは消滅する。
【００４８】
次に、アドレス行程Ｗが開始されると、スイッチング素子Ｓ１４、Ｓ１５及びＳ２２がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２１がオンとなる。これにより、電源Ｂ６と電源Ｂ５とが直列接続された状態となるので、電源Ｂ６の正端子の電位はＶh−Ｖoffとなる。この正電位がスイッチング素子Ｓ２１を介して電極Ｙjに印加される。
【００４９】
アドレス行程Ｗにおいて列電極駆動回路５５は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに順次印加する。図１６に示すように電極Ｙj，Ｙj+1に対する画素データパルスＤＰj，ＤＰj+1が列電極Ｄiに印加される。
【００５０】
Ｙ行電極駆動回路５３は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。
【００５１】
列電極駆動回路５５からの画素データパルスＤＰjの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ５の負端子の負電位−Ｖoffがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙjに走査パルスＳＰとして印加される。そして、列電極駆動回路５５からの画素データパルスＤＰjの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の正端子の電位Ｖh−Ｖoffがスイッチング素子Ｓ２１を介して電極Ｙjに印加される。その後、電極Ｙj+1についても図１６に示すように、電極Ｙjと同様に列電極駆動回路５５からの画素データパルスＤＰj+1の印加に同期して走査パルスＳＰが印加される。
【００５２】
走査パルスＳＰが印加された行電極に属する画素セルの内では、正電圧の画素データパルスが更に同時に印加された画素セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった画素セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった画素セルは点灯セルの状態になり、壁電荷が消滅してしまった画素セルは消灯セルの状態となる。
【００５３】
アドレス行程Ｗからサスティン行程Ｉに切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４、Ｓ１５及びＳ２２がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
【００５４】
サスティン行程Ｉにおいて、Ｘ行電極駆動回路５１では、スイッチング素子Ｓ４のオンにより電極Ｘjの電位はほぼ０Ｖのアース電位（第１電位）となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ０の時定数により電極Ｘjの電位は図１６に示すように徐々に上昇し、共振遷移が行われる。
【００５５】
次いで、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘjには電源Ｂ１の正端子の電位ＶS（第２電位）が印加されて電極Ｘjの電位はＶSにクランプされる。
【００５６】
その後、スイッチング素子Ｓ１及びＳ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸjからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘjの電位は図１６に示すように徐々に低下し、共振遷移が行われる。電極Ｘjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。
【００５７】
Ｘ行電極駆動回路５１においてはスイッチング素子Ｓ１がオンになってからスイッチング素子Ｓ３がオンとなる直前までが第１行程の期間である。スイッチング素子Ｓ３のオン期間は第２行程の期間である。スイッチング素子Ｓ２のオン期間は第３行程の期間である。スイッチング素子Ｓ４のオン期間が第４行程の期間である。
【００５８】
かかる動作によってＸ行電極駆動回路５１は図１６に示した如き正電圧のサスティンパルスＩＰXを電極Ｘjに印加する。
【００５９】
Ｙ行電極駆動回路５３では、サスティンパルスＩＰXが消滅するスイッチング素子Ｓ４のオン時に同時に、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、そしてダイオードＤ６を介して電流が電極Ｙjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙjの電位は図１６に示すように徐々に上昇する。
【００６０】
次いで、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙjには電源Ｂ３の正端子の電位ＶSがスイッチング素子Ｓ１３，スイッチング素子Ｓ１５、そしてダイオードＤ６を介して印加される。
【００６１】
その後、スイッチング素子Ｓ１１及びＳ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、更にスイッチング素子Ｓ２２がオンとなり、コンデンサＣ０に蓄積された電荷により電極Ｙjからスイッチング素子Ｓ２２、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙjの電位は図１６に示すように徐々に低下する。電極Ｙjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２及びＳ２２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００６２】
Ｙ行電極駆動回路５３においてもスイッチング素子Ｓ１１がオンになってからスイッチング素子Ｓ１３がオンとなる直前までが第１行程の期間である。スイッチング素子Ｓ１３のオン期間は第２行程の期間である。スイッチング素子Ｓ１２のオン期間は第３行程の期間である。スイッチング素子Ｓ１４のオン期間は第４行程の期間である。
【００６３】
かかる動作によってＹ行電極駆動回路５３は図１６に示した如き正電圧のサスティンパルスＩＰYを電極Ｙjに印加する。
【００６４】
このように、サスティン行程Ｉにおいては、サスティンパルスＩＰXとサスティンパルスＩＰYとが交互に生成して電極Ｘ1〜Ｘnと電極Ｙ1〜Ｙnとに交互に印加されるので、上記壁電荷が残留したままとなっている画素セルは放電発光を繰り返しその点灯セルの状態を維持する。
【００６５】
サスティンパルスＩＰX，ＩＰY各々の立ち上がり期間は上記のようにアース電位から電位ＶSまで変化する期間であるが、その期間の長さは負荷量検出回路５７によって検出された負荷量に応じて制御される。負荷量が大であるほどそのサスティンパルスＩＰX，ＩＰY各々の立ち上がり期間は長くなる。
【００６６】
次に、サスティンパルスＩＰX，ＩＰYの生成のために負荷量に応じて立ち上がり期間の長さが異なる２種類のサスティンパルスが発生される場合について説明する。
【００６７】
駆動制御回路５６は負荷量検出回路５７によって検出された負荷量が閾値以上であるときには立ち上がり期間が長い第１サスティンパルスをＸ行電極駆動回路５１及びＹ行電極駆動回路５３に発生させ、負荷量が閾値より小であるときには立ち上がり期間が第１サスティンパルスより短い第２サスティンパルスをＸ行電極駆動回路５１及びＹ行電極駆動回路５３に発生させる。
【００６８】
第１サスティンパルスの場合には、図１７(a)に示すように、時点ｔ０でスイッチング素子Ｓ１（Ｓ１１）がオンとなり、スイッチング素子Ｓ４（Ｓ１４）がオフになるとすると、スイッチング素子Ｓ３（Ｓ１３）は時点ｔ２にてオンとなる。一方、第２サスティンパルスの場合には、図１７(b)に示すように、スイッチング素子Ｓ３（Ｓ１３）は時点ｔ２より早い時点ｔ１にてオンとなる。これにより、第２サスティンパルスは時点ｔ１にて電位ＶSにクランプされる。すなわち、共振作用により電位ＶSに達する前に電位ＶSにクランプされる。第１サスティンパルスは時点ｔ１より遅れて時点ｔ２にて電位ＶSにクランプされる。この時点ｔ２は共振作用によりサスティンパルスＩＰX，ＩＰYの電位ＶSに達した後の時点である。このようにして、第１サスティンパルスの立ち上がり期間は第２サスティンパルスの立ち上がり期間よりも長くされている。なお、図１７(a)及び(b)においてＳ１〜Ｓ４はサスティンパルスＩＰXの生成用のスイッチング素子に対応し、Ｓ１１〜Ｓ１４はサスティンパルスＩＰYの生成用のスイッチング素子に対応している。
【００６９】
このように、負荷量が閾値以上のときに生成されるサスティンパルスＩＰX，ＩＰYの電位ＶSへのクランプタイミングを負荷量が閾値より小のときに生成されるサスティンパルスＩＰX，ＩＰYのクランプタイミングよりも遅らせることより、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキが生じるので、輝度ムラの改善を図ることができる。すなわち、多数の画素セルが同一時点でサスティン放電を行うとサスティンパルスの波形が大きく歪んで放電強度が減少することになるが、上記の第１サスティンパルスのようにパルスの立ち上がり期間を長くすることより、画素セルの全てが同一時点で放電することが起きず、若干のバラツキをもって放電することになる。よって、多数の画素セルがサスティン放電を行う場合にサスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善されることになる。
【００７０】
なお、駆動制御回路５６は、負荷量検出回路５７によって検出された負荷量が大きいほどサスティンパルスＩＰX，ＩＰY各々の立ち上がり期間を長くしても良い。すなわち、駆動制御回路５６は、負荷量と電位ＶSへのクランプ時点とを示すデータテーブルをメモリに予め形成しておき、サブフィールド毎に負荷量検出回路５７によって検出された負荷量に対応したクランプ時点をそのデータテーブルから読み出し、サスティンパルスＩＰX，ＩＰYのクランプを行う。
【００７１】
図１８は本願請求項５の発明（第２の発明）の実施例を示している。図１８に示したプラズマディスプレイ装置において、負荷量検出回路５７は、サブフィールド（ＳＦ）毎の負荷量検出部５８と、表示ライン毎の負荷量検出部５９とを備えている。駆動制御回路５６には、負荷量検出部５８によって検出されたサブフィールド毎の負荷量と、負荷量検出部５９によって検出された表示ライン毎の負荷量とがデータとして供給される。駆動制御回路５６は検出されたサブフィールド毎の負荷量及び表示ライン毎の負荷量に応じてサブフィールド毎に印加されるサスティンパルスの電位ＶSへのクランプ時点を設定することにより立ち上がり期間（前エッジ期間）の長さを制御する。１サブフィールドとしての負荷量が同一であっても表示ライン毎の負荷量から負荷分布を判断してサスティンパルスの立ち上がり期間の長さが制御される。この結果、サブフィールドにおける負荷量が同一であっても輝度ムラが生じ易い負荷分布の場合には放電強度が適切になるようにサスティンパルスの立ち上がり期間が長くされるので、輝度ムラがより改善されることになる。
【００７２】
なお、上記した各実施例におけるＰＤＰ５０としては、行電極対（Ｘ1，Ｙ1），（Ｘ2，Ｙ2），（Ｘ3，Ｙ3），………，（Ｘn，Ｙn）の如き互いに対を為す行電極Ｘと行電極Ｙとの間に画素セルＰＣが形成される構造を採用しているが、互いに隣接する全ての行電極間に画素セルＰＣが形成された構造を採用しても良い。すなわち、行電極Ｘ1及びＹ1の間、行電極Ｙ1及びＸ2間、行電極Ｘ2及びＹ2の間、………、行電極Ｙn-1及びＸnの間、行電極Ｘn及びＹnの間、に夫々画素セルＰＣが形成された構造を採用しても良いのである。
【００７３】
更に、上記した実施例におけるＰＤＰ５０としては、前面透明基板１０に行電極Ｘ及びＹ、背面基板１４に列電極Ｄ及び蛍光体層１７を夫々形成される構造を採用しているが、前面透明基板１０に列電極Ｄと共に行電極Ｘ及びＹを形成し、背面基板１４に蛍光体層１７を形成させた構造を採用しても良い。
【００７４】
また、上記した実施例においては、正極性のサスティンパルスＩＰX，ＩＰYが生成されているので、前エッジ期間として立ち上がり期間の長さが設定されているが、負極性のサスティンパルスが生成される場合には、前エッジ期間として立ち下がり期間の長さが設定されるのである。
【００７５】
以上のように、本発明によれば、サブフィールド毎に印加されるサスティンパルスの立ち上がり期間の長さがサブフィールド毎の負荷量が大となるほど長くされるので、多数の画素セルがサスティン放電を行う場合であっても各画素セルにおけるサスティン放電タイミングに若干のバラツキが生じる。よって、サスティンパルスの波形が大きく歪むことなく、各画素セルの放電強度の低下を抑制することができるので、輝度ムラが改善され、表示品質の向上を図ることができる。
【図面の簡単な説明】
【００７６】
【図１】第１の発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置の表示面側から眺めたＰＤＰの内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ３−Ｖ３線上での断面を示す図である。
【図４】図２に示されるＷ２−Ｗ２線上での断面を示す図である。
【図５】立方体の多重結晶構造を有する酸化マグネシウム単結晶体を示す図である。
【図６】立方体の多重結晶構造を有する酸化マグネシウム単結晶体を示す図である。
【図７】酸化マグネシウム単結晶体粉末を誘電体層及び嵩上げ誘電体層の表面に付着させて酸化マグネシウム層を形成させた場合の形態を示す図である。
【図８】プラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図９】プラズマディスプレイ装置の発光パターンを示す図である。
【図１０】図８に示す発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【図１１】酸化マグネシウム単結晶体粉末の粒径とＣＬ発光の波長との関係を示すグラフである。
【図１２】酸化マグネシウム単結晶体粉末の粒径と２３５ｎｍのＣＬ発光の強度との関係を示すグラフである。
【図１３】画素セル内に酸化マグネシウム層を設けなかった場合の放電確率、従来の蒸着法によって酸化マグネシウム層を構築した場合の放電確率、多重結晶構造の酸化マグネシウム層を構築した場合の放電確率を各々示す図である。
【図１４】２３５ｎｍピークのＣＬ発光強度と放電遅れ時間との対応関係を示す図である。
【図１５】図１の装置中のＸ行電極駆動回路及びＹ行電極駆動回路の具体的構成を示す回路図である。
【図１６】図１５の駆動回路のスイッチング動作及び各電極の電圧波形を示す図である。
【図１７】サスティンパルスの具体的な波形及びスイッチング動作を示す図である。
【図１８】第２の発明によるプラズマディスプレイ装置の概略構成を示す図である。
【符号の説明】
【００７７】
１３  酸化マグネシウム層
５０  ＰＤＰ
５１  Ｘ行電極駆動回路
５３  Ｙ行電極駆動回路
５５  列電極駆動回路
５６  駆動制御回路
５７  負荷量検出回路
【図１】
2008076735.tif 000003
【図２】
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【図３】
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【図４】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2008076735.tif 000016
【図１７】
2008076735.tif 000017
【図１８】
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【図５】
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【図６】
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