(57)【要約】【課題】簡単な制御で消費電力を低くできる液晶パネルを提供する。【解決手段】画素５の画素電極６が１対２の面積比率で重み付けされた第１サブ画素6aおよび第２サブ画素6bのそれぞれにメモリ回路８を接続する。メモリ回路８によるオンオフ制御にて第１サブ画素6aおよび第２サブ画素6bを制御する。第１サブ画素6aおよび第２サブ画素6bをメモリ回路８でランダムにオンオフ制御すると、画素５を４段階に階調表示できる。メモリ回路８をデジタル回路にできる。メモリ回路８の構成を簡単にでき、メモリ回路８による消費電力を低減できる。【選択図】図１
2008076624.tif 000002
【特許請求の範囲】
【請求項１】
所定の面積比率で重み付けされて分割された複数の画素電極を有する複数の画素と、
これら複数の画素それぞれの前記画素電極を２値制御する制御回路と、を具備する
ことを特徴とする平面表示装置。
【請求項２】
前記複数の画素それぞれの前記画素電極に取り付けられこれら画素電極の極性を１フレーム毎に反転させる極性反転回路を具備する
ことを特徴とする請求項１記載の平面表示装置。
【請求項３】
前記複数の画素それぞれの前記画素電極は、２の整数乗の面積比率で重み付けされている
ことを特徴とする請求項１または２いずれか一項に記載の平面表示装置。
【請求項４】
前記複数の画素それぞれの前記画素電極は、ガンマ(γ)特性に応じた面積比率で重み付けされている
ことを特徴とする請求項１または２いずれか一項に記載の平面表示装置。
【請求項５】
前記複数の画素それぞれの前記画素電極は、肉眼で見た際の明暗特性に応じた面積比率で重み付けされている
ことを特徴とする請求項１または２いずれか一項に記載の平面表示装置。
【請求項６】
前記複数の画素それぞれに取り付けられ前記複数の画素へと入力される一つの信号を前記複数の画素の前記画素電極のそれぞれに対応した複数の信号に変換する信号変換回路を具備した
ことを特徴とする請求項１ないし５いずれか一項に記載の平面表示装置。
【請求項７】
２値制御が変化する前記複数の画素の位置情報に基づいて、これら２値制御が変化する前記複数の画素の前記制御回路を選択して駆動させる選択駆動回路を具備した
ことを特徴とする請求項１ないし６いずれか一項に記載の平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素を有する平面表示装置に関する。
【背景技術】
【０００２】
従来、この種の平面表示装置である液晶表示装置としては、ガラス基板上に複数の画素がマトリクス状に設けられている。また、これら複数の画素は、これら複数の画素による表示を階調変化させるために所定の面積比率で重み付けされて分割された複数の副画素にて構成されている。そして、所定の時間比率で変調させて重み付けされたパルス幅が異なる駆動信号を各画素のそれぞれに応じて入力させて、これら複数の画素それぞれの副画素のオンオフを変化させて、これら複数の画素それぞれを階調変化させる構成が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００３−１０８０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の液晶表示装置では、所定の面積比率で重み付けされて分割された複数の副画素にて構成された複数の画素のそれぞれを、所定の時間比率で変調させて重み付けされたパルス幅が異なる駆動信号にて駆動させているため、これら複数の画素に接続されている配線数が多く、これら複数の画素を駆動させるために必要な消費電力が高いという問題を有している。
【０００４】
本発明は、このような点に鑑みなされたもので、簡単な制御で消費電力を低くできる平面表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、所定の面積比率で重み付けされて分割された複数の画素電極を有する複数の画素と、これら複数の画素それぞれの前記画素電極を２値制御する制御回路と、を具備するものである。
【０００６】
そして、所定の面積比率で重み付けされて分割された複数の画素電極を有する複数の画素それぞれの画素電極を制御回路にて２値制御する。
【発明の効果】
【０００７】
本発明によれば、画素毎に所定の面積比率で重み付けされて分割された複数の画素電極を制御回路にて２値制御することによって、それぞれの画素を簡単な制御で階調変化できる。よって、これら画素の各画素電極を２値制御する制御回路の構成を簡単にでき、これら画素電極が２値制御のため、この制御回路にて複数の画素の画素電極を駆動させる電圧を低下できるので、これら制御回路および複数の画素の消費電力を低くできる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図１を参照して説明する。
【０００９】
図１において、１は平面表示装置としての液晶パネルで、この液晶パネル１は、アクティブマトリクス型の液晶表示装置(Liquid Crystal Display:ＬＣＤ)である。ここで、この液晶パネル１は、特に携帯電話器の表示部や、ＭＰ３(MPEG-Audio Layer 3)を用いたコンパクトプレーヤなどの表示部に用いられる画像表示装置である。
【００１０】
そして、この液晶パネル１は、アクティブマトリクス基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の透光性を有する絶縁基板としてのガラス基板３を有している。
【００１１】
さらに、このガラス基板３の一主面である表面上の中央部には、画像表示領域としての画面部４が形成されている。そして、このガラス基板３上の画面部４には、複数の画素５がマトリクス状に設けられて配置されている。これら複数の画素５のそれぞれには、平面視略正方形状の画素電極６が１つずつ配置されている。ここで、これら各画素５内の画素電極６は、所定の面積比率で重み付けされて分割されている。すなわち、これら複数の画素５のそれぞれは、１画素が２値表示で動作できるように明るさが重み付けされている。
【００１２】
具体的に、これら画素電極６は、副画素である第１の画素電極としての平面視長方形状の第１サブ画素6aと、この第１の画素6aの２分の１の大きさの面積比率を有する副画素である第２の画素電極としての第２サブ画素6bとを有している。これら第２サブ画素6bは、この第２サブ画素6bの長手方向の両端縁を第１サブ画素6aの長手方向の両端縁に揃えた状態で、この第１サブ画素6aの幅方向に所定の間隙を介して並設されている。
【００１３】
そして、これら画素電極６の第１サブ画素6aは、第２サブ画素6bの長手寸法に等しい長手寸法を有するとともに、この第２サブ画素6bの幅寸法の２倍の幅寸法を有する平面視細長長方形状に形成されている。したがって、これら画素電極６は、第１サブ画素6aの面積が、第２サブ画素6bの面積の２倍となるように構成されていることにより、２の整数乗、すなわち２ｎ(ｎ＝整数)の面積比率で重み付けされて分割されている。
【００１４】
よって、これら画素電極６は、第１サブ画素6aおよび第２サブ画素6bのオンオフをランダムに制御することによって、各画素５の画素電極６が面積階調されて光変調が可能となる。したがって、これら各画素電極６の階調変化が可能となることから、中間調表示が可能となり多階調表示が可能となる。具体的に、これら各画素５内の画素電極６は、第１サブ画素6aおよび第２サブ画素6bのオンオフによって、４つの段階である４レベルの階調表示が可能となる。
【００１５】
さらに、これら第１サブ画素6aおよび第２サブ画素6bには、蓄積容量としての画素補助容量である補助容量７がそれぞれ１つずつ電気的に接続されているとともに、これら第１サブ画素6aおよび第２サブ画素6bのオンオフを制御する駆動回路としてのスイッチング素子であるメモリ回路８がそれぞれ１つずつ電気的に接続されている。ここで、これらメモリ回路８は、これらメモリ回路８が電気的に接続されている第１サブ画素6aまたは第２サブ画素6bを、いわゆるバイナリ電圧といわれる２進数の信号、すなわち１または０の２値の信号によってバイナリ駆動させてオンオフ制御、すなわち２値制御するデジタル回路である。
【００１６】
すなわち、これらメモリ回路８は、これら各メモリ回路８が接続されている第１サブ画素6aまたは第２サブ画素6bに対する信号の書き込みと読み出しが可能なランダムアクセスメモリ(Random-Access Memory:ＲＡＭ)である。さらに、各第２サブ画素6bに接続されているメモリ回路８は、これら各第２サブ画素6bが設けられている同一画素５内の第１サブ画素6aに接続されているメモリ回路８に電気的に接続されている。
【００１７】
一方、ガラス基板３の表面には、電極配線としてのゲート電極配線である複数の走査線11が、このガラス基板３の幅方向に沿って配設されている。これら走査線11は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。また、これら走査線11間のそれぞれには、電極配線としての画像信号配線である複数の信号線12が、ガラス基板３の縦方向に沿って配設されている。これら信号線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。したがって、これら走査線11および信号線12は、ガラス基板３上に直交して交差して格子状であるマトリクス状に配線されている。
【００１８】
そして、これら走査線11および信号線12によって格子状に仕切られた領域内に各画素５が設けられている。さらに、これら各画素５内の第１サブ画素6aに接続されているメモリ回路８は、これら走査線11および信号線12の交点に対応して設置されており、これら走査線11および信号線12のそれぞれに電気的に接続されている。また、各画素５内の第２サブ画素6bに接続されているメモリ回路８は、同一画素５内の第１サブ画素6aに接続されているメモリ回路８の走査線11が位置する側の反対側に並設されて、このメモリ回路８と信号線12とのそれぞれに電気的に接続されている。
【００１９】
さらに、ガラス基板３の周縁には、信号線駆動回路としての制御回路である細長矩形平板状のＹドライバ回路14が配設されている。このＹドライバ回路14は、ガラス基板３の縦方向に沿って設けられており、このガラス基板３上の各走査線11のそれぞれの一端部と電気的に接続されている。また、このガラス基板３の縦方向に沿った一端には、走査線駆動回路としての制御回路である細長矩形平板状のＸドライバ回路15が配設されている。このＸドライバ回路15は、ガラス基板３上の各信号線12のそれぞれの一端部と電気的に接続されている。
【００２０】
一方、アレイ基板２の表面には、矩形平板状の図示しない対向基板が対向して配設されている。この対向基板は、略透明な矩形平板状の透光性を有する絶縁基板としてのガラス基板を備えている。このガラス基板におけるアレイ基板２に対向した側の一主面である表面には、着色層としてのカラーフィルタ層が積層されて設けられている。このカラーフィルタ層は、少なくとも２色以上である１組の色単位、例えば赤（Red：Ｒ）色の赤色層と、緑（Green：Ｇ）色の緑色層と、青（Blue：Ｂ）色の青色層の３つのドットが対向基板の縦方向および横方向のそれぞれに向けて繰り返し配置されて構成されている。そして、カラーフィルタ層は、アレイ基板２に対向基板を対向させた際に、このアレイ基板２の各画素５に対応して対向するように設けられている。
【００２１】
さらに、このカラーフィルタ層の表面には、共通電極としてのコモン電極である矩形平板状の対向電極17が積層されている。この対向電極17は、透明電極としてのＩＴＯ膜で形成されている。また、この対向電極17は、対向基板の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の大きな電極である。さらに、これらアレイ基板２と対向基板との間に所定の間隔である液晶封止領域が形成されており、この液晶封止領域に、液晶材料としての誘電異方性が正である液晶組成物が注入されて挟持されて光変調層としての液晶層18が形成されている。
【００２２】
次に、上記第１の実施の形態の液晶表示装置の作用について説明する。
【００２３】
まず、Ｙドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、これらメモリ回路８のそれぞれから第１サブ画素6aおよび第２サブ画素6bのそれぞれをオフ制御させると、図２(ａ)に示すように、これら第１サブ画素6aおよび第２サブ画素6bのそれぞれがオフ状態となって、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素内の画素電極６全体がオフ状態となる。
【００２４】
次いで、これらＹドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、これらメモリ回路８のそれぞれから第１サブ画素6aおよび第２サブ画素6bのそれぞれをオン制御させると、図２(ｂ)に示すように、これら第１サブ画素6aおよび第２サブ画素6bのそれぞれがオン状態となるので、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素５内の画素電極６全体がオン状態となる。
【００２５】
さらに、これらＹドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、第１サブ画素6aに接続されているメモリ回路８から第１サブ画素6aをオン制御させると同時に、第２サブ画素6bに接続されているメモリ回路８から第２サブ画素6bをオフ制御させると、図２(ｃ)に示すように、第１サブ画素6aがオン状態となると同時に、第２サブ画素6bがオフ状態となるので、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素５内の画素電極６の３分の２がオン状態となる。
【００２６】
また、これらＹドライバ回路14およびＸドライバ回路15にて任意の画素５内の各メモリ回路８を駆動させて、第１サブ画素6aに接続されているメモリ回路８から第１サブ画素6aをオフ制御させると同時に、第２サブ画素6bに接続されているメモリ回路８から第２サブ画素6bをオン制御させると、図２(ｄ)に示すように、第１サブ画素6aがオフ状態となると同時に、第２サブ画素6bがオン状態となるので、これら第１サブ画素6aおよび第２サブ画素6bが設けられている同一画素５内の画素電極６の３分の１がオン状態となる。
【００２７】
上述したように、記第１の実施の形態によれば、各画素５の画素電極６が１対２の面積比率で重み付けされた第１サブ画素6aおよび第２サブ画素6bのそれぞれにメモリ回路８を接続して、これらメモリ回路８によるオンオフ制御にて第１サブ画素6aおよび第２サブ画素6bのそれぞれを制御させる構成とした。この結果、これら第１サブ画素6aおよび第２サブ画素6bをメモリ回路８にてランダムにオンオフ制御することによって、各画素５全体を肉眼で見た場合に、これら各画素５を４段階に階調表示できる。
【００２８】
この結果、アナログ電圧による各画素５の光変調ではなく、第１サブ画素6aおよび第２サブ画素6bをオンオフ制御するメモリ回路８にて光変調させる。したがって、これらメモリ回路８をデジタル回路にできるから、これらメモリ回路８の閾値を大きくする必要がなくなるので、中間調電圧を書き込む高耐圧スイッチング素子が不要になる。よって、このメモリ回路８の構成を簡単にできるとともに、このメモリ回路８による消費電力を低減できる。
【００２９】
また、これらメモリ回路８にて第１サブ画素6aあるいは第２サブ画素6bをオンオフ制御するだけで、これら第１サブ画素6aおよび第２サブ画素6bを制御できるので、これら第１サブ画素6aおよび第２サブ画素6bを簡単な制御にできるとともに、これら第１サブ画素6aおよび第２サブ画素6bの制御に用いる電圧を低下できる。したがって、これらメモリ回路８による各画素５の制御の消費電力を低くできる。同時に、これら各画素５内の第１サブ画素6aおよび第２サブ画素6bの２つの副画素のオンオフ制御のみで各画素５を階調変化できるから、少ない画素電極６数で各画素５が階調表示可能となる。
【００３０】
よって、各画素５内の第１サブ画素6aおよび第２サブ画素6bのメモリ回路８によるオンオフ制御のみで各画素５を階調変化できるから、これら画素５内の画素電極６に供給する信号のパルス幅を変化させて階調変化させる場合に比べ、これらメモリ回路８による走査線11および信号線12への接続線数を減少できるとともに、これら各画素５を階調変化させる際の光利用効率を向上できるので、液晶パネル１の低消費電力化を実現できる。
【００３１】
また、各画素５内の画素電極６を第１サブ画素6aおよび第２サブ画素6bにて２の整数倍の面積比率に分割したため、これら画素５内の画素電極６の階調を連続的に変化できる。
【００３２】
さらに、図３に示す第２の実施の形態のように、各画素５内の画素電極６を、４：２：１の面積比率を有する第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの計３つの副画素に重み付けして分割することもできる。よって、これら各画素５もまた、第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cによって、２の整数乗の面積比率で分割されている。さらに、これら第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cには、メモリがそれぞれ接続されている。
【００３３】
ここで、これら各画素５内の画素電極６の第１サブ画素6aは、ガラス基板３の横方向に沿った長手方向を有する平面視長方形状に形成されている。さらに、第２サブ画素6bおよび第３サブ画素6cは、第１サブ画素6aの縦寸法より小さな縦寸法を有する平面視長方形状に形成されている。さらに、第２サブ画素6bは、第３サブ画素6cの横寸法より長い横寸法を有している。
【００３４】
そして、この第２サブ画素6bは、第１サブ画素6aの信号線12が位置する側の反対側の一端縁に、この第２サブ画素6bの信号線12が位置する側の反対側の一端縁を揃えた状態で、この第１サブ画素6aの走査線11が位置する側に平行に並設されている。さらに、第３サブ画素6cは、第１サブ画素6aの信号線12が位置する側の他端縁に、この第３サブ画素6cの信号線12が位置する側の他端縁を揃えた状態で、この第１サブ画素6aの走査線11が位置する側に平行に並設されている。よって、この第３サブ画素6cは、第２サブ画素6bの信号線12が位置する側の他端縁に、この第３サブ画素6cの信号線12が位置する側の反対側の一端縁を平行に対向させた状態で、この第２サブ画素6bの信号線12が位置する側に平行に並設されている。
【００３５】
この結果、各画素５内の画素電極６の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのそれぞれを各メモリ回路８にてランダムにオンオフ制御することによって、図３(ａ)ないし(ｈ)に示すように、これら各画素５にて８段階の階調表示がそれぞれ可能になるので、上記第１の実施の形態と同様の作用効果を奏することができる。
【００３６】
さらに、図４に示す第３の実施の形態のように、各画素５内の画素電極６を、８：４：２：１の面積比率を有する第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dの計４つの副画素に重み付けして分割することもできる。よって、これら各画素５の画素電極６もまた、２の整数乗の面積比率で分割されている。さらに、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dには、メモリ回路８がそれぞれ接続されている。
【００３７】
ここで、これら各画素５内の画素電極６の第１サブ画素6aは、ガラス基板３の横方向に沿った長手方向を有する平面視長方形状に形成されている。さらに、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dは、第１サブ画素6aの縦寸法に等しい縦寸法を有する平面視矩形状に形成されている。さらに、第２サブ画素6bは、第１サブ画素6aの横寸法の２分の１の横寸法を有している。また、第３サブ画素6cは、第２サブ画素6bの横寸法の２分の１の横寸法を有している。さらに、第４サブ画素6dは、第３サブ画素6cの横寸法の２分の１の横寸法を有している。
【００３８】
そして、これら第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dは、第１サブ画素6aの信号線12が位置する側に、この第１サブ画素6aの長手方向に沿って、この第１サブ画素6aの走査線11が位置する側の反対側から順番に並設されている。この結果、各画素５内の画素電極６の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれを各メモリ回路８にてランダムにオンオフ制御することによって、図４(ａ)ないし(ｐ)に示すように、これら各画素５にて１６段階の階調表示がそれぞれ可能になるので、上記第１の実施の形態と同様の作用効果を奏することができる。
【００３９】
さらに、図５ないし図７に示す第４の実施の形態のように、各画素５内の画素電極６を、これら各画素５を肉眼で見た際の明暗特性である階調のガンマ(γ)特性に応じた値、例えば６：３：２などの面積比率を有する第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの計３つの副画素に重み付けして分割することもできる。ここで、このγ特性とは、各画素５の画素電極６での面積当たりの肉眼で見た際の明るさとの関係である。
【００４０】
具体的に、これら各画素５内の画素電極６は、γ特性の値であるγ補正値を、例えばγ＝２．９とし、変数ｙを相対輝度の対数、すなわちｌｏｇ(相対輝度)とし、変数ｘを階調(Ｖ)の対数、すなわちｌｏｇ(Ｖ)とした場合に、ｙ＝γｘ＋定数の関数が成り立つように、これら各画素電極６内の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの計３つの副画素が重み付けされている。
【００４１】
この結果、γ補正値を２．９とし、各画素電極６内の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのそれぞれの面積比率を、第１サブ画素6a：第２サブ画素6b：第３サブ画素6c＝６：３：２とした場合に、ｙ＝γｘ＋定数の関数が成り立つ。したがって、これら各画素電極６内の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのγ特性に応じた副画素の重み付けとしては、これら各画素電極６の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cの面積比率を、例えば６：３：２とすることが好ましい。
【００４２】
この結果、各画素５内の画素電極６の第１サブ画素6a、第２サブ画素6bおよび第３サブ画素6cのそれぞれを各メモリ回路８にてランダムにオンオフ制御することによって、これら各画素５にて、階調のλ特性に対応した８段階の階調表示が可能になるので、上記第１の実施の形態と同様の作用効果を奏することができるとともに、これら各画素５を肉眼で見た際の階調変化に対応させて段階的に、これら各画素５を階調変化できる。
【００４３】
なお、上記第４の実施の形態では、各画素５の画素電極６を、階調のγ特性に応じた値の面積比率となるように複数の副画素に重み付けして分割したが、図８および図９に示す第５の実施の形態のように、これら各画素５の画素電極６を、液晶パネル１に表示される画像を肉眼で見た際の明暗特性に応じた値の面積比率となるように複数の副画素を重み付けして分割することもできる。
【００４４】
ここで、これら各画素５の画素電極６は、一般にγ特性の値を２．２付近とした場合に、肉眼で見た場合の明暗特性に近い。そこで、これら各画素５の画素電極６を、第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dの計４つの副画素で構成し、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dそれぞれの面積比率の重み付けを、例えば１０：６：３：１とする。すなわち、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dそれぞれの面積比率の重み付けを１０：６：３：１とすることによって、図８および図９に示すように、液晶パネル１の各画素５のγ特性の値が２．３となり、ほぼ肉眼で見た場合の明暗特性に近い状態となる。
【００４５】
この結果、各画素５の画素電極６を、液晶パネル１に表示される画像を肉眼で見た際の明暗特性に応じた値の面積比率となるように重み付けして分割したため、これら各画素５の画素電極６の階調を目視した際に等しい間隔で段階的に直線的に変化できる。
【００４６】
さらに、上記第１ないし第５の実施の形態では、各画素５の画素電極６を、計２ないし４つの副画素に重み付けしたが、これら各画素５の画素電極６を、計２ないし４つ以外の複数の副画素に重み付けして分割することもできる。
【００４７】
また、図１０に示す第６の実施の形態のように、各画素５の画素電極６それぞれの第１サブ画素6aおよび第２サブ画素6bをオンオフ制御するメモリ回路８を、１画面に相当する時間である１フレーム毎に信号を与えることなく１フレーム毎に第１サブ画素6aあるいは第２サブ画素6bの極性を反転させる極性反転回路であるＳＲＡＭ(Static Random Access Memory：スタティックランダムアクセスメモリ)にすることもできる。このメモリ回路８は、液晶層18中の液晶組成物の劣化を防止するために、図１１に示すように、このメモリ回路８の極性、すなわちプラス(＋)とマイナス(−)とを１フレーム毎に反転させる。
【００４８】
具体的に、このメモリ回路８は、いわゆる双安定型のフリップフロップ回路21を有している。このフリップフロップ回路21は、計２つのＮＯＴ回路22,23が逆並列に電気的に接続されて構成されており、このフリップフロップ回路21の入力側に、スイッチング素子としてトランジスタ24が接続されている。このトランジスタ24は、このトランジスタ24のゲート電極24gが走査線11に電気的に接続されており、このトランジスタ24のソース電極24sが信号線12に電気的に接続されている。さらに、このトランジスタ24のドレイン電極24dは、フリップフロップ回路21に電気的に接続されている。
【００４９】
この結果、各画素５の画素電極６それぞれの第１サブ画素6aおよび第２サブ画素6bをオンオフ制御するメモリ回路８を、消費電力が低いＳＲＡＭとすることにより、これらメモリ回路８による消費電力をさらに低くできるので、液晶パネル１の駆動に必要な電圧をさらに低消費化できる。同時に、これらメモリ回路８をＳＲＡＭとしたことにより、これらメモリ回路８の極性が自動的に１フレーム毎に反転されるので、液晶層18中の液晶組成物の劣化を防止できるから、使用による液晶パネル１の劣化を防止できる。
【００５０】
さらに、図１２に示す第７の実施の形態のように、各画素５内にデコーダ(ＤＥＣ)回路25を取り付けることもできる。このデコーダ回路25は、いわゆる４ビットのコード復元回路である。また、このデコーダ回路25は、同一画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dに接続されているメモリ回路８のそれぞれに電気的に接続されている。
【００５１】
すなわち、このデコーダ回路25は、Ｙドライバ回路14からの第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dに対応した駆動信号がそれぞれ供給され、これら駆動信号を解釈して第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのいずれをオンオフ制御するかのオンオフ信号に復元して、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dそれぞれに接続されているメモリ回路８のそれぞれに入力させる。
【００５２】
この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、Ｘドライバ回路15の構成を簡略化できるから、液晶パネル１のＸドライバ回路15が設けられるガラス基板３の周辺部を小さくできるので、このガラス基板３の大きさを縮小化できる。よって、液晶パネル１を小型化できる。
【００５３】
さらに、図１３に示す第８の実施の形態のように、各画素５内のデコーダ回路25に、１本の信号線12を用いて同時に複数のビットの信号を転送するシリアルパラレル変換回路26を一体的に形成することもできる。このシリアルパラレル変換回路26は、このシリアルパラレル変換回路26が設けられている同一画素５へとＹドライバ回路14から入力される一つの駆動信号であるシリアル信号としてのクロック信号を、この画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれに対応した計４個の駆動信号であるパラレル信号に変換する信号変換回路である。
【００５４】
さらに、このシリアルパラレル変換回路26は、第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれに対応させて変換した計４個のパラレル信号を、これら第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのそれぞれに接続されているメモリ回路８へと入力させる。そして、このシリアルパラレル変換回路26は、１本の信号線12にてＸドライバ回路15に接続されているとともに、同一画素５内の各メモリ回路８のそれぞれに接続されている。
【００５５】
この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、各画素５内のデコーダ回路25にシリアルパラレル変換回路26を一体的に形成したことにより、Ｘドライバ回路15から各画素５内のメモリ回路８への配線数を少なくできる。
【００５６】
さらに、図１４に示す第９の実施の形態のように、画素５内のシリアルパラレル変換回路26へのクロック信号を、このシリアルパラレル変換回路26の前段に位置する画素５内のシリアルパラレル変換回路26の出力信号をトリガーとして動作させて、この画素５内の画素電極６のオンオフ制御が変化するデータアクセス時のみ動作させる構成とすることもできる。すなわち、ガラス基板３の横方向に沿って配設された各画素５内のシリアルパラレル変換回路26は、このガラス基板３の横方向に沿って配線された１本の走査線11にそれぞれが電気的に接続されている。
【００５７】
具体的に、これら各画素５は、任意の画素５よりＹドライバ回路14が位置する側の前段の画素５内のシリアルパラレル変換回路26から出力される出力信号が、この画素５内のシリアルパラレル変換回路26へと入力される。さらに、これら各画素５は、これら各画素５内の画素電極６のオンオフ制御が変化する場合であるデータアクセス時にのみ、これら画素５内のシリアルパラレル変換回路26が動作して、このシリアルパラレル変換回路26に接続されているメモリ回路８を介して、この画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dのオンオフ制御が変化して階調変化される。
【００５８】
この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、各画素５内の画素電極６のオンオフ制御が変化しない場合に、これら各画素５内のシリアルパラレル変換回路26が動作せず、Ｙドライバ回路14からのデータアクセス時のみ各画素５内の画素電極６が動作する構成となるので、これら各画素５の画素電極６を駆動させるために必要な消費電力を低消費化できる。
【００５９】
さらに、図１５に示す第１０の実施の形態のように、Ｙドライバ回路14にアドレスデコーダ回路27を一体的に取り付けて、このＹドライバ回路14にアドレスデコーダ機能を付加することもできる。このアドレスデコーダ回路27は、液晶パネル１上の各画素５のメモリマップが記憶されており、次のフレームでオンオフ制御が変化する各画素５の位置情報に基づいて、これらオンオフ制御が変化する各画素５内のデコーダ回路25を選択して駆動させる選択駆動回路である。すなわち、このアドレスデコーダ回路27は、特定の水平ラインである走査線11を指定し、かつオンオフ制御データが変化した画素５内の画素電極６のオンオフ制御のみの書き換えを可能にさせる。
【００６０】
この結果、各画素５内の第１サブ画素6a、第２サブ画素6b、第３サブ画素6cおよび第４サブ画素6dにて１６段階の階調表示ができるので、上記第３の実施の形態と同様の作用効果を奏することができるとともに、アドレスデコーダ回路27をＹドライバ回路14に接続させたことにより、オンオフ制御データが変化した画素５内の画素電極６のオンオフ制御のみの書き換えが可能になるから、これら各画素５の画素電極６を駆動させるために必要な消費電力を低消費化できる。
【００６１】
また、図１６に示す第１１の実施の形態のように、各画素５内のメモリ回路８を、ＤＲＡＭ(Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ)にすることもできる。このメモリ回路８は、トランジスタ24を備えており、このトランジスタ24のドレイン電極24dに、接地されたコンデンサ31と、正論理回路32とが並列に接続されて構成されている。ここで、このメモリ回路８をＤＲＡＭにすると、このＤＲＡＭの極性を反転させる信号を１０フレーム毎に与える必要があるが、このメモリ回路８をＳＲＡＭにした場合に比べ、複素子数を４分の１にできる。
【００６２】
この結果、各画素５内の第１サブ画素6aおよび第２サブ画素6bにて４段階の階調表示ができるので、上記第１の実施の形態と同様の作用効果を奏することができるとともに、これら各画素５内のメモリ回路８をＤＲＡＭとしたことにより回路規模が小さくなるので、これら各画素５内のメモリ回路８の大きさを小さくできる。
【００６３】
なお、上記各実施の形態では、液晶層18を光変調層とした液晶パネル１について説明したが、この液晶パネル１以外のＳＥＤ(Surface-conduction Electron-emitter Display:表面電界ディスプレイ)や、ＰＤＰ(Plasma Display Panel:プラズマディスプレイ)などのフラットパネルディスプレイ表示装置などの平面表示装置であっても対応させて用いることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の平面表示装置の第１の実施の形態の一部を示す説明図である。
【図２】同上平面表示装置の画素の動作を示す説明図であり、(ａ)第１サブ画素および第２サブ画素がオフの図、(ｂ)第１サブ画素および第２サブ画素がオンの図、(ｃ)第１サブ画素がオンで第２サブ画素がオフの図、(ｄ)第１サブ画素がオフで第２サブ画素がオンの図である。
【図３】本発明の平面表示装置の第２の実施の形態の画素の動作を示す説明図であり、(ａ)第１サブ画素ないし第３サブ画素がオンの図、(ｂ)第１サブ画素および第２サブ画素がオンで第３サブ画素がオフの図、(ｃ)第１サブ画素および第３サブ画素がオンで第２サブ画素がオフの図、(ｄ)第１サブ画素がオンで第２サブ画素および第３サブ画素がオフの図、(ｅ)第１サブ画素がオフで第２サブ画素および第３サブ画素がオンの図、(ｆ)第１サブ画素および第３サブ画素がオフで第２サブ画素がオフの図、(ｇ)第１サブ画素および第２サブ画素がオフで第３サブ画素がオンの図、(ｈ)第１サブ画素ないし第３サブ画素がオフの図である。
【図４】本発明の平面表示装置の第３の実施の形態の画素の動作を示す説明図であり、(ａ)第１サブ画素ないし第４サブ画素がオンの図、(ｂ)第１サブ画素ないし第３サブ画素がオンで第４サブ画素がオフの図、(ｃ)第１サブ画素、第２サブ画素および第４サブ画素がオンで第３サブ画素がオフの図、(ｄ)第１サブ画素および第２サブ画素がオンで第３サブ画素および第４サブ画素がオフの図、(ｅ)第１サブ画素、第３サブ画素および第４サブ画素がオンで第２サブ画素がオフの図、(ｆ)第１サブ画素および第３サブ画素がオンで第２サブ画素および第４サブ画素がオフの図、(ｇ)第１サブ画素および第４サブ画素がオンで第２サブ画素および第３サブ画素がオフの図、(ｈ)第１サブ画素がオンで第２サブ画素ないし第４サブ画素がオフの図、(ｉ)第１サブ画素がオフで第２サブ画素ないし第４サブ画素がオンの図、(ｊ)第１サブ画素および第４サブ画素がオフで第２サブ画素および第３サブ画素がオンの図、(ｋ)第１サブ画素および第３サブ画素がオフで第２サブ画素および第４サブ画素がオンの図、(ｌ)第１サブ画素、第３サブ画素および第４サブ画素がオフで第２サブ画素がオンの図、(ｍ)第１サブ画素および第２サブ画素がオフで第３サブ画素および第４サブ画素がオンの図、(ｎ)第１サブ画素、第２サブ画素および第４サブ画素がオフで第３サブ画素がオンの図、(ｏ)第１サブ画素ないし第３サブ画素がオフで第４サブ画素がオンの図、(ｐ)第１サブ画素ないし第４サブ画素がオフの図である。
【図５】本発明の平面表示装置の第４の実施の形態の画素の動作を示す説明図であり、(ａ)第１サブ画素ないし第３サブ画素がオンの図、(ｂ)第１サブ画素および第２サブ画素がオンで第３サブ画素がオフの図、(ｃ)第１サブ画素および第３サブ画素がオンで第２サブ画素がオフの図、(ｄ)第１サブ画素がオンで第２サブ画素および第３サブ画素がオフの図、(ｅ)第１サブ画素がオフで第２サブ画素および第３サブ画素がオンの図、(ｆ)第１サブ画素および第３サブ画素がオフで第２サブ画素がオンの図、(ｇ)第１サブ画素および第２サブ画素がオフで第３サブ画素がオンの図、(ｈ)第１サブ画素ないし第３サブ画素がオフの図である。
【図６】同上平面表示装置の画素のγ特性に応じたｌｏｇ(階調)とｌｏｇ(相対輝度)との関係を示すグラフである。
【図７】同上平面表示装置の画素のγ特性に応じた明暗レベル、階調、相対輝度、ｌｏｇ(階調)およびｌｏｇ(相対輝度)の関係を示す表である。
【図８】本発明の平面表示装置の第５の実施の形態の画素のγ特性に応じたｌｏｇ(階調)とｌｏｇ(相対輝度)との関係を示すグラフである。
【図９】同上平面表示装置の画素のγ特性に応じた明暗レベル、階調、相対輝度、ｌｏｇ(階調)およびｌｏｇ(相対輝度)の関係を示す表である。
【図１０】本発明の平面表示装置の第６の実施の形態の一部を示す説明図である。
【図１１】同上平面表示装置の極性反転回路の極性反転を示す説明図である。
【図１２】本発明の平面表示装置の第７の実施の形態の一部を示す説明図である。
【図１３】本発明の平面表示装置の第８の実施の形態の一部を示す説明図である。
【図１４】本発明の平面表示装置の第９の実施の形態の一部を示す説明図である。
【図１５】本発明の平面表示装置の第１０の実施の形態の一部を示す説明図である。
【図１６】本発明の平面表示装置の第１１の実施の形態の一部を示す説明図である。
【符号の説明】
【００６５】
１    平面表示装置としての液晶パネル
５    画素
6a    画素電極としての第１サブ画素
6b    画素電極としての第２サブ画素
6c    画素電極としての第３サブ画素
6d    画素電極としての第４サブ画素
８    極性反転回路としてのメモリ回路
14    制御回路としてのＹドライバ回路
15    制御回路としてのＸドライバ回路
26    信号変換回路としてのシリアルパラレル回路
27    選択駆動回路としてのアドレスデコーダ回路
【図１】
2008076624.tif 000003
【図２】
2008076624.tif 000004
【図３】
2008076624.tif 000005
【図４】
2008076624.tif 000006
【図５】
2008076624.tif 000007
【図６】
2008076624.tif 000008
【図７】
2008076624.tif 000009
【図８】
2008076624.tif 000010
【図９】
2008076624.tif 000011
【図１０】
2008076624.tif 000012
【図１１】
2008076624.tif 000013
【図１２】
2008076624.tif 000014
【図１３】
2008076624.tif 000015
【図１４】
2008076624.tif 000016
【図１５】
2008076624.tif 000017
【図１６】
2008076624.tif 000018