(57)【要約】【課題】マイクロマシニング型のセンサの適用時の費用を公知先行技術に比べて一層減少させ、場合により新たな組付けスペースを提供するために、必要となる組付けスペースを減少させる可能性を提供する。【解決手段】基板２が設けられており、該基板２に少なくとも１つの層列が配置されており、該層列が、少なくとも１つのマイクロマシニング型の機能素子を有しており、基板２に少なくとも１つの層列が配置されており、該層列が、少なくとも１つのマクロ電子的な受動的な構成素子として作用するようになっているようにした。【選択図】図３
2008149451.tif 000002
【特許請求の範囲】
【請求項１】
マイクロマシニング型の構成エレメント（１）において、基板（２）が設けられており、該基板（２）に少なくとも１つの層列（３）が配置されており、該層列（３）が、少なくとも１つのマイクロマシニング型の機能素子を有しており、基板（２）に少なくとも１つの層列（４）が配置されており、該層列（４）が、少なくとも１つのマクロ電子的な受動的な構成素子として作用するようになっていることを特徴とする、マイクロマシニング型の構成エレメント。
【請求項２】
受動的な電子的な構成素子としてコンデンサ（７）が設けられている、請求項１記載のマイクロマシニング型の構成エレメント。
【請求項３】
マクロ電子的な受動的な構成素子として作用する少なくとも１つの層列（４）が、少なくとも部分的に、少なくとも１つのマイクロマシニング型の機能素子を有する層列（３）と、基板（２）との間に位置している、請求項１または２記載のマイクロマシニング型の構成エレメント。
【請求項４】
受動的な電子的な構成素子として使用される積層体（４）が位置する基板（２）の面領域と、マイクロマシニング技術により有効な構造体のコンタクティングのための導体路が延びる面領域とが、ウェーハ平面に相並んで位置している、請求項１から３までのいずれか１項記載のマイクロマシニング型の構成エレメント。
【請求項５】
受動的な電子的な構成素子として使用される積層体（４）が位置する基板（２）の面領域が、ボンディングフレームの領域に位置している、請求項１から４までのいずれか１項記載のマイクロマシニング型の構成エレメント。
【請求項６】
少なくとも基板（２）の一部が、少なくとも１つの絶縁層（５）によってカバーされており、該絶縁層（５）に少なくとも１つの下側の面状電極（６）が位置しており、該面状電極（６）に少なくとも１つの誘電性の層（７）が位置しており、該層（７）に少なくとも１つの上側の面状電極（８）が位置しており、該面状電極（８）に、少なくとも１つのマイクロマシニング型の機能素子を有する層列（３）の構成要素としての少なくとも１つの絶縁層（９）が位置している、請求項１から５までのいずれか１項記載のマイクロマシニング型の構成エレメント。
【請求項７】
上側の面状電極（８）が、上方に位置する層列（３）のコンタクティングしたい領域の接続のための、埋め込まれた導体路として形成された導体路を備えたレベルに位置している、請求項６記載のマイクロマシニング型の構成エレメント。
【請求項８】
請求項２から７までのいずれか１項記載のマイクロマシニング型の構成エレメントを備えたアッセンブリにおいて、マイクロマシニング型の構成エレメント（１）が、少なくとも１つのマイクロ電子的な構成素子（１６）と共に１つの機能ユニット（２０）にまとめられており、該機能ユニット（２０）の内部に回路が付与されており、該回路が、マイクロマシニング型の構成エレメント（１）に組み込まれた、マイクロ電子的な構成エレメント（１６）に対するバッファコンデンサとしてのコンデンサ（１７）を含んでいることを特徴とする、アッセンブリ。
【請求項９】
１つの基板に、連続する析出・構造化ステップによって少なくとも１つのマイクロマシニング型の機能領域を形成して、請求項１から８までのいずれか１項記載のマイクロマシニング型の構成エレメントを製作するための方法において、同一の基板に、少なくとも１つのマクロ電子的な受動的な構成素子として作用する少なくとも１つの層列を形成する析出ステップおよび／または構造化ステップを行うことを特徴とする、マイクロマシニング型の構成エレメントを製作するための方法。
【請求項１０】
以下のプロセスステップ：すなわち、
−第１の多結晶シリコン層をシリコン基板に析出し；
−多結晶シリコン層をドーピングし；
−多結晶シリコン層をフッ化水素で洗浄し；
−多結晶シリコン層をフォトリソグラフィ技術によりマスキングし；
−多結晶シリコン層をエッチング構造化し；
−残ったフォトレジストを除去し；
−ケイ素ベースの酸化物・窒化物・酸化物誘電体を析出し；
−酸化物・窒化物・酸化物誘電体をフォトリソグラフィ技術によりマスキングし；
−酸化物・窒化物・酸化物誘電体をエッチング構造化し；
−残ったフォトレジストを除去し；
−埋め込まれた導体路を備えた層を被着する：
を当該方法に含めることによって、マイクロ電子的な回路に対する少なくとも１つのバッファコンデンサとして作用する層列を形成する、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロマシニング型の構成エレメントに関する。
【０００２】
さらに、本発明は、前述したマイクロマシニング型の構成エレメントを備えたアッセンブリに関する。
【０００３】
さらに、本発明は、１つの基板に、連続する析出・構造化ステップによって少なくとも１つのマイクロマシニング型の機能領域を形成して、前述したマイクロマシニング型の構成エレメントを製作するための方法に関する。
【背景技術】
【０００４】
マイクロマシニング型の構成エレメントは、小型化されたセンサ、たとえば自動車のセーフティシステムに度々使用される。
【０００５】
モノリシックに集積されたマイクロマシニング型のセンサを製作することが知られている。この場合、析出・構造化ステップの順序としての種々異なるマイクロプロセス技術的な加工ステップによって、規定されて変位可能な機能層を備えた自己支持性の機械的な構造体が形成される。この構造体は、たいてい、チップ形状で感応性のアッセンブリとして比較的複雑な機器内に含まれる。いわゆる「ＭＥＭＳ積層体（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）」の形の集積されたアッセンブリとしてのマイクロマシニング型のコンポーネントの形成が、分離した構造に比べて適用費用の著しい減少に部分的に結び付けられているにもかかわらず、機能性を有する完全機器への組付けに対して、一般的には、マイクロマシニング型のコンポーネントの、手間のかかる回路技術的な埋込みの必要性が残されている。
【０００６】
相応の評価・制御機能を備えた完全システムへのマイクロマシニング型のコンポーネントの回路技術的な埋込みに対する手間を減少させるためには、必要となる評価・制御回路に対して、高集積された電子的な構成素子、有利には、いわゆる「ＡＳＩＣ」も使用される。
【０００７】
評価回路をＣＭＯＳプロセスまたは混載プロセスをベースとしてＭＥＭＳコンポーネントと共に１つのチップで組み合わせることが知られている。このように形成されたセンサは、すでに完全な機能性を有している。この場合、一般的にさらに、防護するカプセル封じ、たとえばモールドパッケージへのパッケージングが行われる。
【０００８】
さらに、効果的な集積度を、いわゆる「システム・イン・パッケージ」によって高めることが知られている。この場合、個々の構成エレメントコンポーネント、たとえばマイクロマシニング型のチップアッセンブリと、所属の評価回路を備えたＡＳＩＣとが共通のパッケージに収納され、互いに接続される。このように形成されたセンサも同じく完全な機能性を有している。
【０００９】
多くの自動車使用事例に対して、パッケージ内にパッケージングされたセンサは、パッケージ外部の別の構成エレメントと一緒に１つのプリント配線板で組み合わされるかまたはハイブリッド回路に含まれる。特に頻繁には、パッケージ内にパッケージングされたセンサと、ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）に起因した電圧ピークをバッファリングするために必要となる外部の支持コンデンサとが組み合わされている。電圧ピークは、自動車分野において、特にセンサモジュールが、全体的に防護された制御機器内に組み込まれておらず、搭載電源の電圧供給部に直接接続されている場合にバッファリングされなければならない。使用されるＡＳＩＣへのバッファコンデンサの直接的な組込みは、極端に異なる寸法と、マイクロ電子的な構造体のすぐ近くでのコンデンサの再充電の間の大きな電荷移送の、見込まれ得る相互作用とに基づき、著しい技術的な困難に結び付けられている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、マイクロマシニング型のセンサの適用時の費用を公知先行技術に比べて一層減少させ、場合により新たな組付けスペースを提供するために、必要となる組付けスペースを減少させる可能性を提供することにある。
【課題を解決するための手段】
【００１１】
この課題を解決するために本発明のマイクロマシニング型の構成エレメントでは、基板が設けられており、該基板に少なくとも１つの層列が配置されており、該層列が、少なくとも１つのマイクロマシニング型の機能素子を有しており、基板に少なくとも１つの層列が配置されており、該層列が、少なくとも１つのマクロ電子的な受動的な構成素子として作用するようになっているようにした。
【００１２】
本発明のマイクロマシニング型の構成エレメントの有利な構成によれば、受動的な電子的な構成素子としてコンデンサが設けられている。
【００１３】
本発明のマイクロマシニング型の構成エレメントの有利な構成によれば、マクロ電子的な受動的な構成素子として作用する少なくとも１つの層列が、少なくとも部分的に、少なくとも１つのマイクロマシニング型の機能素子を有する層列と、基板との間に位置している。
【００１４】
本発明のマイクロマシニング型の構成エレメントの有利な構成によれば、受動的な電子的な構成素子として使用される積層体が位置する基板の面領域と、マイクロマシニング技術により有効な構造体のコンタクティングのための導体路が延びる面領域とが、ウェーハ平面に相並んで位置している。
【００１５】
本発明のマイクロマシニング型の構成エレメントの有利な構成によれば、受動的な電子的な構成素子として使用される積層体が位置する基板の面領域が、ボンディングフレームの領域に位置している。
【００１６】
本発明のマイクロマシニング型の構成エレメントの有利な構成によれば、少なくとも基板の一部が、少なくとも１つの絶縁層によってカバーされており、該絶縁層に少なくとも１つの下側の面状電極が位置しており、該面状電極に少なくとも１つの誘電性の層が位置しており、該層に少なくとも１つの上側の面状電極が位置しており、該面状電極に、少なくとも１つのマイクロマシニング型の機能素子を有する層列の構成要素としての少なくとも１つの絶縁層が位置している。
【００１７】
本発明のマイクロマシニング型の構成エレメントの有利な構成によれば、上側の面状電極が、上方に位置する層列のコンタクティングしたい領域の接続のための、埋め込まれた導体路として形成された導体路を備えたレベルに位置している。
【００１８】
さらに、前述した課題を解決するために本発明のアッセンブリでは、マイクロマシニング型の構成エレメントが、少なくとも１つのマイクロ電子的な構成素子と共に１つの機能ユニットにまとめられており、該機能ユニットの内部に回路が付与されており、該回路が、マイクロマシニング型の構成エレメントに組み込まれた、マイクロ電子的な構成エレメントに対するバッファコンデンサとしてのコンデンサを含んでいるようにした。
【００１９】
さらに、前述した課題を解決するために本発明の方法では、同一の基板に、少なくとも１つのマクロ電子的な受動的な構成素子として作用する少なくとも１つの層列を形成する析出ステップおよび／または構造化ステップを行うようにした。
【００２０】
本発明の方法の有利な実施態様では、以下のプロセスステップ：すなわち、
−第１の多結晶シリコン層をシリコン基板に析出し；
−多結晶シリコン層をドーピングし；
−多結晶シリコン層をフッ化水素で洗浄し；
−多結晶シリコン層をフォトリソグラフィ技術によりマスキングし；
−多結晶シリコン層をエッチング構造化し；
−残ったフォトレジストを除去し；
−ケイ素ベースの酸化物・窒化物・酸化物誘電体を析出し；
−酸化物・窒化物・酸化物誘電体をフォトリソグラフィ技術によりマスキングし；
−酸化物・窒化物・酸化物誘電体をエッチング構造化し；
−残ったフォトレジストを除去し；
−埋め込まれた導体路を備えた層を被着する：
を当該方法に含めることによって、マイクロ電子的な回路に対する少なくとも１つのバッファコンデンサとして作用する層列を形成する。
【発明の効果】
【００２１】
本発明は、ＭＥＭＳ構造体に面・容積領域が存在することから出発する。この面・容積領域は、ＡＳＩＣと、別のマイクロ電子的な回路とに存在する高い集積密度および妨害感度の領域と異なり、受動的なマクロ電子的な構成素子の組込みによって、その機能性の損害を受けない。この領域では、本発明によれば、コンデンサの再充電の間、たとえばバッファリングしたい電圧ピークの発生の間の比較的大きな電荷移送の作用による、マイクロマシニング型の構成エレメントと、組み込まれた評価回路とから成るシステムの機械的なまたは電気的な損害を甘受する必要なしに、たとえばバッファコンデンサの直接的な組込みが可能となることが分かった。本発明は、基板が設けられており、この基板に少なくとも１つの層列が配置されており、この層列が、少なくとも１つのマイクロマシニング型の機能素子を有していて、第１の機能領域を形成しており、基板に少なくとも１つの層列が配置されており、この層列が、少なくとも１つのマクロ電子的な受動的な構成素子として作用するかまたは作用することができ、第２の機能領域を形成しているマイクロマシニング型の構成エレメントによって具体化される。この場合、本発明の意味でのマクロ電子的な構成素子とは、寸法設定によって、通常分離して提供可能なかつ接続される個々の構成素子の代わりに使用することができる受動的な構成素子と解される。
【００２２】
本発明は、１つの基板に、連続する析出・構造化ステップによって少なくとも１つのマイクロマシニング型の機能領域を形成して、マイクロマシニング型の構成エレメントを製作するための方法によって実現することができる。この場合、同一の基板に、少なくとも１つのマクロ電子的な受動的な構成素子として作用することができる少なくとも１つの層列を形成する析出ステップおよび／または構造化ステップが行われる。
【００２３】
マイクロ電子的な回路を防護するためのバッファコンデンサとしての使用を許容する寸法を備えた、特に比較的大きなコンデンサは、有利にはマイクロマシニング型の構成エレメント内に組み込むことができる。
【００２４】
マクロ電子的な受動的な構成素子として作用する少なくとも１つの層列が、少なくとも１つのマイクロマシニング型の機能素子を有する層列と、基板との間に位置していると、特にスペース節約的な本発明による構成エレメントを形成することができる。さらに、この事例では、個々のプロセスステップの、それぞれ独立した適合および最適化を許容する連続的な工程処理が可能になる。
【００２５】
しかし、この場合、有利には、受動的な電子的な構成素子として使用される積層体が位置する基板の面領域と、マイクロマシニング技術により有効な構造体のコンタクティングのための導体路が延びる面領域とが、ウェーハ平面に相並んで位置していることが考慮されることが望ましい。なぜならば、こうして、相応の最小間隔の維持による厄介な相互作用を簡単に回避することができるからである。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明を実施するための最良の形態を図面につき詳しく説明する。
【００２７】
図１には、本発明によるマイクロマシニング型の構成エレメント１の原理的な構造が示してある。この構成エレメント１は、単結晶シリコンから成る共通の基板２に少なくとも１つの機能領域３を有している。この機能領域３は少なくとも１つのマイクロマシニング型の機能素子を有している。本発明によれば、同一の基板２に別の機能領域４が位置している。この機能領域４は、マイクロプロセス技術的に被着された構造体を有している。この構造体は、少なくとも１つのマクロ電子的な受動的な構成素子として作用することができる。この場合、本発明の意味での機能領域３，４は、場合により個々の層を複数の機能領域に割り当てても、それぞれ区別することができる機能性を備えた工程処理された層列である。
【００２８】
図２には、下方に設けられた受動的な構成素子を備えた本発明によるマイクロマシニング型の構成エレメント１の原理的な構造が示してある。図１に導入された機能領域３，４が、この事例では、少なくとも部分的にマイクロマシニング型の構成エレメント１のそれぞれ異なるレベルに位置している。このことは、連続的な工程処理の利点を提供し、スペース節約的なデザインを可能にする。
【００２９】
図３には、本発明によるマイクロマシニング型の構成エレメント１の詳細な断面図が示してある。この構成エレメント１では、マイクロマシニング型の機能素子を備えた領域の下方に積層体が位置している。この積層体はコンデンサとして作用することができる。このアッセンブリはＳｉ基板２に位置している。このＳｉ基板２は絶縁層５によってカバーされている。この絶縁層５は熱酸化物から成っている。この熱酸化物は既知の形式で形成される（たとえば２．５μｍのフィールド酸化物を有している）。この熱酸化物には、図示の事例では、ドーピングされた多結晶シリコンから成る２７５ｎｍの厚さの層の形の下側の面状電極６が位置している。この場合、ドーピング媒体として３価の元素または５価の元素（たとえばＰ、ＡＳ、Ｂ）が使用される。なぜならば、両伝導タイプが電極の形成のために適しているからである。下側の面状電極６には、誘電体として作用する層７が位置している。この層７は、いわゆる「ＯＮＯ積層体（酸化物（Ｏ）−窒化物（Ｎ）−酸化物（Ｏ））」として形成されている。図示の例では、この積層体が、熱酸化物から成る２７ｎｍの厚さの層で始まっている。この層には、反応析出（ＬＰＣＶＤによる析出）された１５ｎｍの厚さの窒化物層が位置している。この窒化物層には、再酸化された窒化物から成る約５ｎｍの厚さの酸化物層が続いている。誘電体のすぐ上方には、４５０ｎｍの厚さの多結晶シリコンから成る上側の面状電極８が位置している。このアッセンブリは面状コンデンサとして使用することができる。こうして、電極６，８の適宜な構造化時には、互いに独立した複数のコンデンサを１つのレベルに形成することもできる。
【００３０】
コンデンサとして作用することができる前述した積層体には、別の積層体が位置している。この積層体は慣用の形式で少なくとも１つのマイクロマシニング型の機能層を有している。この機能層は、図示の事例では、加速度を測定するための、規定されて変位可能なサイズモ質量体を有している。上側の積層体は、詳細には、同時に別の構造の機械的な異形成形のために働く複数の絶縁層９，１０，１１と、一時的に犠牲層の材料で充填された容積１２と、本来の機械的な機能層１３とを有している。この機能層１３は、相応のエッチングステップでの犠牲層の溶出後にサイズモ質量体１４の形の可動の機能素子を有している。さらに、コンタクティングしたい領域は、メタライゼーション層１５を有している。
【００３１】
図示の両積層体は全面でオーバラップされる必要はない。例示的な層構造は約１．１ｎＦ／ｍｍ２の容量を有している。しかし、特に本発明により組み込まれたコンデンサをマイクロ電子的な回路に対するバッファコンデンサとして使用する場合には、少なくとも基板２の一部が少なくとも１つの絶縁層５によってカバーされていると有利である。この絶縁層５には、少なくとも１つの下側の面状電極６が位置している。この面状電極６には、少なくとも１つの誘電性の層７が位置している。この層７には、少なくとも１つの上側の面状電極８が位置している。この面状電極８には、少なくとも１つのマイクロマシニング型の機能素子を有する層列の構成要素としての少なくとも１つの絶縁層９が位置している。すなわち、本発明によるマイクロマシニング型の構成エレメント１の両積層体もしくは機能領域３，４の少なくとも部分的なオーバラップが付与されている。
【００３２】
さらに、個々の機能領域３，４の間の最小限に抑えられた相互作用の理由から、受動的な電子的な構成素子として使用される積層体が位置する基板面領域が、ボンディングフレームの領域に位置していると有利である。この事例では、たとえば加速度センサまたはヨーレートセンサに設けられたマイクロマシニング型の構成エレメントのチップサイズは増大させられない。なぜならば、いまや受動的な構成素子のコンタクティングのためにも必要となるコンタクトパッドの個数の増加によって、ボンディングフレームの面が増加させられなければならないからである。ボンディングフレームとは、マイクロマシニング型の構成エレメントにキャップ構造体によるセンサ構造体のキャップ封じのために接続面として使用される面と解される。
【００３３】
この実施例の有利な特殊性は、上側の面状電極８として、伝導性の層がプロセスレベルに使用されることにある。このプロセスレベルには、埋め込まれた導体路の形で形成された、コンデンサ構造体の上方に位置するマイクロマシニング型の積層体の下側のコンタクティング路も位置している。このことは、本発明によるシステムに課せられる基本的な要求を成していない。しかし、上側の面状電極が少なくとも部分的に、上方に位置する層列のコンタクティングしたい領域の接続のための、埋め込まれた導体路として形成された導体路を備えたレベルに位置していると少なくとも有利である。なぜならば、この事例では、１回の共通の工程処理によって、両機能領域のために必要となる導体路もしくは電極面を得ることができるからである。
【００３４】
本実施例に相応して、個々の詳細は、特に使用される材料および選択される寸法の同作用の変更によって補足することができるかまたは置き換えることができる。たとえば、マイクロプロセス技術的な背景を前にして、別の誘電性の層、特に高い誘電率と良好な温度安定性とを備えたＩＣ適合性の誘電体を使用することができ、優遇することができる。なぜならば、この誘電体がドーピング・エピタキシャル成長プロセスに耐えなければならないからである。
【００３５】
図４には、本発明によるマイクロマシニング型の構成エレメント１を備えた機能ユニット２０の概略図が示してある。この概略図では、マイクロマシニング型の構成エレメント１が少なくとも１つのマイクロ電子的な構成素子１６と共に１つの機能ユニット２０にまとめられている。この場合、この機能ユニット２０の内部には、回路が付与されている。この回路は、マイクロマシニング型の構成エレメントに組み込まれた、マイクロ電子的な構成エレメント１６に対するバッファコンデンサとしてのコンデンサ１７を含んでいる。マイクロマシニング型の構成エレメント１は、マイクロマシニング型の機能領域３として加速度感応性のアッセンブリを有している。このアッセンブリはサイズモ質量体を備えている。このサイズモ質量体の変位量は、マイクロ電子的な構成素子１６としてのＡＳＩＣの形の評価回路によって検出され、評価される。マイクロマシニング型の構成エレメント１に組み込まれたコンデンサ１７は、ＡＳＩＣ１６に対するバッファコンデンサとして使用され、相応の線路１８を介してＡＳＩＣ１６に接続されている。択一的には、別の目的のための、組み込まれたコンデンサ１７の別個の回路が可能である。全機能ユニット２０はモールドパッケージ１９内に収納されている。これによって、外部の回路に対する別個のプリント配線板を節約することができるかまたは面に関して減少させることができる。
【００３６】
本発明の利点は、組み込まれた受動的な構成素子を形成するために、完全なＩＣプロセスが必要とならず、すでに、本発明により形成される構成エレメントの製作に対する慣用のＭＥＭＳ積層体を製作するための方法の拡張で十分であることにある。本実施例では、単結晶シリコンから成るウェーハへの、有利には熱酸化物層の形の絶縁層の被着後、以下のプロセスステップ：すなわち、
−第１の多結晶シリコン層をシリコン基板に析出し；
−多結晶シリコン層をドーピングし、これによって、この多結晶シリコン層を下側の面状電極として伝導性にし；
−多結晶シリコン層をフッ化水素で洗浄し、これによって、ドーピング後に生ぜしめられた表面付近の酸化物層を除去し；
−多結晶シリコン層をフォトリソグラフィ技術によりマスキングし；
−多結晶シリコン層をエッチング構造化し、このエッチング構造化によって、下側の面状電極のジオメトリを規定し；
−残ったフォトレジストを今後の電極表面から除去し；
−まず、二酸化ケイ素層の反応析出によって始まり、窒化ケイ素層（Ｓｉ３Ｎ４）の反応析出によって続き、次いで、窒化ケイ素層の表面付近の再酸化によって終了する、ケイ素ベースの酸化物・窒化物・酸化物誘電体の析出を実施し；
−この酸化物・窒化物・酸化物誘電体をフォトリソグラフィ技術によりマスキングし；
−誘電体の積層体に設けられた下側の酸化物層の構造化を湿式化学的なエッチングステップで行って、酸化物・窒化物・酸化物誘電体をエッチング構造化し；
−残されたフォトレジストを誘電体から除去し；
−埋め込まれた導体路を備えた層を被着する：
が当該方法に含まれることによって、マイクロ電子的な回路に対する少なくとも１つのバッファコンデンサとして作用することができる層列を形成する方法が行われる。
【００３７】
埋め込まれた導体路を備えた層の被着は、本発明によるマイクロマシニング型の構成エレメントの両機能領域の形成に寄与するプロセスステップを成している。コンタクティングに応じて、この層の伝導性の領域は、下方に位置するコンデンサ構造体の上側の面状電極または上方に位置するマイクロマシニング型の構造体の下側のコンタクティング手段を形成している。
【００３８】
本発明による方法拡張は、受動的な構成素子の組込み、特に大面状のかつ簡単に構造化される構成素子、たとえば面状コンデンサの組込みに対する僅かな付加コストしか生ぜしめない。この付加コストは、１〜２ｎＦの支持容量に対して、チップ１つあたり１セント未満である。
【図面の簡単な説明】
【００３９】
【図１】本発明によるマイクロマシニング型の構成エレメントの原理的な構造を示す図である。
【図２】下方に設けられた受動的な構成素子を備えた本発明によるマイクロマシニング型の構成エレメントの原理的な構造を示す図である。
【図３】本発明によるマイクロマシニング型の構成エレメントの詳細な断面図である。
【図４】本発明によるマイクロマシニング型の構成エレメントを備えた機能ユニットの概略図である。
【符号の説明】
【００４０】
構成エレメント、  ２  基板、  ３  機能領域、  ４  機能領域、  ５  絶縁層、  ６  面状電極、  ７  層、  ８  面状電極、  ９  絶縁層、  １０  絶縁層、  １１  絶縁層、  １２  容積、  １３  機能層、  １４  サイズモ質量体、  １５  メタライゼーション層、  １６  ＡＳＩＣ、  １７  コンデンサ、  １８  線路、  １９  モールドパッケージ、  ２０  機能ユニット
【図１】
2008149451.tif 000003
【図２】
2008149451.tif 000004
【図３】
2008149451.tif 000005
【図４】
2008149451.tif 000006