(57)【要約】【課題】ＰＶＴ環境に依存せずに常に一定のデバイス特性を実現することが可能な半導体集積回路装置を得る。【解決手段】自己補正型参照電圧発生回路２は、ボディ直結型ＭＯＳトランジスタより構成されるボディ直結発振器１５を有し、位相比較器１１、チャージポンプ回路１２及びループフィルタ１３を有するＰＬＬ機能によって、発振クロックＯscＣＬＫの発振周波数を増減し、ボディ直結発振器１５の出力信号である発振クロックＯscＣＬＫの発振周波数を位相比較器１１にフィードバックをかけることにより、最終的に外部クロックＥxtＣＬＫと位相が一致した一定周波数となる発振クロックＯscＣＬＫを得るためのボディ直結発振器１５の動作電圧として、参照電圧Ｖrefを発生する。この参照電圧Ｖrefに基づき、後段のメモリ回路、ロジック回路等の論理回路部の動作電圧が設定される。【選択図】図３
2008053584.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に付与するゲート電圧でボディー領域の電圧が設定可能にゲート電極とボディー領域とが接続されたゲート・ボディ接続型ＭＯＳトランジスタを含む論理回路部と、
参照電圧を動作電圧とし、前記ゲート・ボディ接続型ＭＯＳトランジスタで構成される遅延時間検証回路を有し、当該遅延時間検証回路における動作遅延時間が常に一定になる前記参照電圧を発生する自己補正型参照電圧発生回路とを備え、
前記論理回路部は、前記参照電圧に基づく動作電圧で動作することを特徴とする、
半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置であって、
前記遅延時間検証回路は、各々が前記ゲート・ボディ接続型ＭＯＳトランジスタを含む所定数のインバータの直列接続より構成され、前記所定数のインバータにおける最終段のインバータの出力が前記遅延時間検証回路の出力信号となり、
前記自己補正型参照電圧発生回路は、前記遅延時間検証回路の出力信号と、外部から入力される外部クロックとの位相同期制御が可能な位相同期ループ機能を有する、
半導体集積回路装置。
【請求項３】
請求項１あるいは請求項２記載の半導体集積回路装置であって、
前記自己補正型参照電圧発生回路は、
外部電圧を受け、該外部電圧を降圧することにより前記参照電圧を発生する参照電圧発生回路をさらに有する、
半導体集積回路装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体集積回路装置であって、
前記参照電圧を所定レベル降圧して降圧参照電圧を発生する降圧参照電圧発生回路と、
通常動作時に前記参照電圧に基づく動作電圧で前記論理回路部を動作させ、前記通常動作を行わないスタンバイ時に、前記降圧参照電圧に基づく動作電圧で前記論理回路部を動作させる、参照電圧切り替え回路とをさらに備える、
半導体集積回路装置。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体集積回路装置であって、
前記参照電圧を所定レベル降圧して降圧参照電圧を発生する降圧参照電圧発生回路をさらに備え、
前記論理回路部は、低消費電力動作対象となるゲート・ボディ接続型の所定のＭＯＳトランジスタを含み、前記降圧参照電圧を受け、通常動作を行わないスタンバイ時において、前記所定のＭＯＳトランジスタのゲート電極に前記降圧参照電圧を付与する切り替え機能を有する、
半導体集積回路装置。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体集積回路装置であって、
前記ゲート・ボディ接続型ＭＯＳトランジスタは、ゲート電極とボディー領域とが直結されたボディ直結型ＭＯＳトランジスタを含む、
半導体集積回路装置。
【請求項７】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体集積回路装置であって、
前記ゲート・ボディ接続型ＭＯＳトランジスタは、ゲート電極とボディー領域とがキャパシタを介して接続された容量結合型ＭＯＳトランジスタを含む、
半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置であって、
前記容量結合型ＭＯＳトランジスタはボディー領域とソース領域との間にダイオードを有し、前記ダイオードのＰＮ接合方向は、前記ボディー領域と前記ソース領域とで形成されるＰＮ接合と逆方向に設定される、
半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プロセス・電源電圧・温度等の影響で変動する可能性のあるデバイス特性を検知・補正する機能を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
近年、半導体集積回路の更なる高速化・高集積化のために半導体テクノロジの微細化が進んでいる。それに伴い、ＰＶＴ（プロセス：Process、 電源電圧：Voltage、 温度：Temperature）のばらつきが、動作遅延時間を含むデバイス特性に与える影響がより顕著になってきており、これらのばらつきに対して回路全体でデバイス特性に対する影響を制御する技術が重要となってきている。さらには、テクノロジの進歩と共に駆動電圧（動作電圧）の低電圧化が、素子のばらつきによるデバイス特性の変動をさらに加速する要因となっている。
【０００６】
上述した技術背景のもと、近年ではSOI（シリコン(Silicon)・オン(On)・インシュレータ(Insulator)）デバイスが注目されてきている。特にモバイル機器分野においては、要求性能を犠牲にすることなく低消費電力化を図ることが非常に重要となってきている中にあって、バルクＳiデバイスでは、しきい値のスケーリングに限界が見えつつあり、リーク電流の観点から性能の向上と低消費電力動作を両立していくことは困難である。
【０００７】
これに対して、ＳＯＩデバイスではシリコン酸化膜の上に存在する薄いシリコン単結晶膜にＭＯＳトランジスタが形成されている。よって、トランジスタ活性領域は側面だけでなく底面までも酸化膜に覆われるため、従来のシリコン基板上のトランジスタと比較して、ＰＮ接合面積が少ない。これにより、ＰＮ接合容量を主とした寄生負荷容量を大きく低減でき、高速動作、低消費電力が実現可能という利点を生み出している。
【０００８】
このＳＯＩデバイスを用いた超低電圧ＳＲＡＭが例えば非特許文献１で開示されている。この非特許文献１で提案された技術では、ゲート電極とＳＯＩトランジスタのボディ領域とをコンタクト手段で直結することにより、０．５Ｖ動作時のオン電流で比較した場合、バルクに形成したトランジスタの２倍以上に改善するという評価結果となっている(非特許文献１のTable.1)。
【０００９】
【非特許文献１】Yuuichi Hirano, et. Al."Impact of Actively Body-bias Controlled(ABC) SOI SRAM by using Direct Body Contact Technology for Low-Voltage Application", IEDM, pp35-38, Dec.2003）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記非特許文献１で示された結果自体は、ＳＯＩデバイスとしてのゲートボディ直結型（ボディ直結型）トランジスタが、今後の超低電圧動作に向けて有効な手法であることを示している。しかしその反面、電源電圧が０．１Ｖ変動した場合、同じプロセス条件で形成した場合であっても電流値が２倍程度変化してしまうという問題点も抱えている（非特許文献１のFig.3）。これは言い換えると、温度やプロセスばらつきによりトランジスタのしきい値が０．１Ｖ変化した場合にも、オン電流が２倍変わってしまうことを意味している。このことは、従来のトランジスタであれば、高々２０％程度の差に抑えられていた場合と比較して大きな問題となっている。
【００１１】
この発明は上記問題点を解決するためになされたもので、超低電圧時代の到来に向けて、上述したＰＶＴ変化に対する過敏なデバイス特性変化を極力低減するため、自己補正的に半導体装置の置かれるＰＶＴ環境を認識し、その環境状態に依存せずに常に一定のデバイス特性（ロジック動作性能）を実現することが可能な半導体集積回路装置を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る請求項１記載の半導体集積回路装置は、ゲート電極に付与するゲート電圧でボディー領域の電圧が設定可能にゲート電極とボディー領域とが接続されたゲート・ボディ接続型ＭＯＳトランジスタを含む論理回路部と、参照電圧を動作電圧とし、前記ゲート・ボディ接続型ＭＯＳトランジスタで構成される遅延時間検証回路を有し、当該遅延時間検証回路における動作遅延時間が常に一定になる前記参照電圧を発生する自己補正型参照電圧発生回路とを備え、前記論理回路部は、前記参照電圧に基づく動作電圧で動作することを特徴としている。
【発明の効果】
【００１３】
この発明における半導体集積回路装置の自己補正型参照電圧発生回路は遅延時間検証回路における動作遅延時間が常に一定になる参照電圧を発生するため、当該参照電圧に基づく動作電圧で動作する論理回路部はＰＶＴ環境に依存しない安定した動作遅延時間で動作することができる効果を奏する。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体集積回路装置の概略構成を示す説明図である。同図に示すように、半導体チップ１上に自己補正型参照電圧発生回路２、内部電圧発生回路３及び４、メモリ回路５並びにロジック回路６が設けられる、１チップ構成となっている。
【００１５】
自己補正型参照電圧発生回路２は参照電圧Ｖrefを発生し、内部電圧発生回路３及び４に付与している。内部電圧発生回路３は参照電圧Ｖrefを補正要求信号として受け、参照電圧Ｖrefに基づきメモリ用電源電圧ＶＭを発生してメモリ回路５に供給する。内部電圧発生回路４は参照電圧Ｖrefを補正要求信号として受け、参照電圧Ｖrefに基づきロジック用電源電圧ＶＬを発生してロジック回路６に供給する。メモリ用とロジック用に内部電圧発生回路３及び４を別々に設けているのは、それぞれの回路５，６の電流消費量や消費タイミングが異なるため、それぞれに最適な内部電圧発生回路を設けるためである。
【００１６】
メモリ回路５はメモリ用電源電圧ＶＭを動作電圧（動作電源）として動作し、ロジック回路６はロジック用電源電圧ＶＬを動作電圧として動作する。メモリ回路５及びロジック回路６は実施の形態１の半導体集積回路装置において、実動作を行う論理回路部に相当する。
【００１７】
図２は図１で示した内部電圧発生回路３（４）の構成例を示す回路図である。同図に示すように、互いにゲート電極を共有しカレントミラーを構成するＰＭＯＳトランジスタＱ１及びＱ２のソースが電源Ｖddに接続され、ＰＭＯＳトランジスタＱ１（Ｑ２）のゲート電極がＰＭＯＳトランジスタＱ１のドレインに接続される。
【００１８】
ＰＭＯＳトランジスタＱ１のドレインであるノードＮ１にＰＭＯＳトランジスタＱ３のゲート電極が接続されるとともに、ＮＭＯＳトランジスタＱ４のドレインに接続される。ＰＭＯＳトランジスタＱ３のソースは電源Ｖddに接続され、ドレインより得られる信号が内部電源電圧ＩntＶddとなり、次段のメモリ回路５（ロジック回路６）に供給される。すなわち、内部電圧発生回路３の内部電源電圧ＩntＶddはメモリ用電源電圧ＶＭとしてメモリ回路５に供給され、内部電圧発生回路４の内部電源電圧ＩntＶddはロジック用電源電圧ＶＬとしてロジック回路６に供給される。
【００１９】
一方、ＰＭＯＳトランジスタＱ２のソースはＮＭＯＳトランジスタＱ５のドレインに接続される。ＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とは互いに差動対を構成し、ＮＭＯＳトランジスタＱ４はゲート電極に内部電源電圧ＩntＶddを受け、ＮＭＯＳトランジスタＱ５はゲート電極に参照電圧Ｖrefを受ける。ＮＭＯＳトランジスタＱ４及びＱ５のソースはＮＭＯＳトランジスタＱ６を介して接地される。ＮＭＯＳトランジスタＱ６には固定電圧（図示せず）が付与されることにより、定常電流Ｉsを流す定電流源として機能する。
【００２０】
このような構成の内部電圧発生回路３は、差動対を構成するＮＭＯＳトランジスタＱ４及びＱ５するゲート電極に内部電源電圧ＩntＶdd及び参照電圧Ｖrefが入力されるため、内部電源電圧ＩntＶddは、自己補正型参照電圧発生回路２より受ける参照電圧Ｖrefと同一の電圧値となるように制御される。
【００２１】
このように、内部電圧発生回路３は、参照電圧Ｖrefに基づき、参照電圧Ｖrefと同一電圧値となる内部電源電圧ＩntＶddを低出力インピーダンス（高駆動能力）で発生することができる。
【００２２】
図３は図１で示した自己補正型参照電圧発生回路２の内部構成を示す説明図である。同図に示すように自己補正型参照電圧発生回路２は、位相比較器１１、チャージポンプ回路１２、ループフィルタ１３、参照電圧発生回路１４及びボディ直結発振器１５から構成される。
【００２３】
同図を参照して、位相比較器１１は外部クロックＥxtＣＬＫ及び発振クロックＯscＣＬＫを位相比較し、比較結果に基づく波形のアップ信号ｕｐ及びダウン信号ｄｏｗｎを出力する。
【００２４】
図４は図３で示した位相比較器１１の内部構成を示す回路図である。同図に示すように、インバータＧ１８は入力に外部クロックＥxtＣＬＫを受ける。ＮＡＮＤゲートＧ１９は一方入力にＮＡＮＤゲートＧ２６の出力を受け、他方入力にインバータＧ１８の出力を受ける。ＮＡＮＤゲートＧ２０は一方入力にＮＡＮＤゲートＧ１９の出力を受け、他方入力にＮＡＮＤゲートＧ２１の出力を受ける。ＮＡＮＤゲートＧ２１は一方入力にＮＡＮＤゲートＧ２０の出力を受け、他方入力にＮＡＮＤゲートＧ３３の出力を受ける。
【００２５】
インバータＧ２９は入力にボディ直結発振器１５からの発振クロックＯscＣＬＫを受ける。ＮＡＮＤゲートＧ２８は一方入力にＮＡＮＤゲートＧ２７の出力を受け、他方入力にインバータＧ２９の出力を受ける。ＮＡＮＤゲートＧ２２は一方入力にＮＡＮＤゲートＧ２８の出力を受け、他方入力にＮＡＮＤゲートＧ２３の出力を受ける。ＮＡＮＤゲートＧ２３は一方入力にＮＡＮＤゲートＧ２２の出力を受け、他方入力にＮＡＮＤゲートＧ３３の出力を受ける。
【００２６】
４入力ＮＡＮＤゲートＧ３３は第１入力にＮＡＮＤゲートＧ２０の出力を受け、第２入力にＮＡＮＤゲートＧ１９の出力を受け、第３入力にＮＡＮＤゲートＧ２８の出力を受け、第４入力にＮＡＮＤゲートＧ２２の出力を受ける。
【００２７】
３入力ＮＡＮＤゲートＧ２６は第１入力にＮＡＮＤゲートＧ１９の出力をインバータＧ２４及びＧ２５を介して受け、第２入力にＮＡＮＤゲートＧ２０の出力を受け、第３入力ＮＡＮＤゲートＧ３３の出力を受ける。
【００２８】
３入力ＮＡＮＤゲートＧ２７は第１入力にＮＡＮＤゲートＧ２８の出力をインバータＧ３１及びＧ３２を介して受け、第２入力にＮＡＮＤゲートＧ２２の出力を受け、第３入力ＮＡＮＤゲートＧ３３の出力を受ける。
【００２９】
インバータＧ３２はＮＡＮＤゲートＧ２６の出力を受け、インバータＧ３２の出力がアップ信号ｕｐとなる。一方、インバータＧ３４はＮＡＮＤゲートＧ２７の出力を受け、インバータＧ３４の出力がダウン信号ｄｏｗｎとなる。
【００３０】
図３に戻って、インバータＧ１６は位相比較器１１よりアップ信号ｕｐを受け、その出力である反転アップ信号バーｕｐをチャージポンプ回路１２に出力する。一方、位相比較器１１より出力されるダウン信号ｄｏｗｎはそのままチャージポンプ回路１２に付与される。
【００３１】
チャージポンプ回路１２はＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２より構成され、ＰＭＯＳトランジスタＱ１１のソースは電源Ｖddに接続され、ゲート電極に反転アップ信号バーｕｐを受け、ドレインがＮＭＯＳトランジスタＱ１２のドレインに接続される。ＮＭＯＳトランジスタＱ１２はゲート電極にダウン信号ｄｏｗｎを受け、ソースが接地される。
【００３２】
このような構成のチャージポンプ回路１２において、ＰＭＯＳトランジスタＱ１１は反転アップ信号バーｕｐの“Ｌ”パルス発生期間のみオン状態となることにより、電源ＶddからノードＮ１２にかけて一定電流を供給する。一方、ＮＭＯＳトランジスタＱ１２はダウン信号ｄｏｗｎの“Ｈ”パルス発生期間のみオン状態となることにより、ノードＮ１２から接地レベルにかけて一定電流を供給する。
【００３３】
チャージポンプ回路１２のノードＮ１２より得られる電位Ｖ１２は次段のループフィルタ１３に付与される。ループフィルタ１３は抵抗Ｒ１１、抵抗Ｒ１２及びＮＭＯＳトランジスタＱ１３より構成される。抵抗Ｒ１１の一端はチャージポンプ回路１２のノードＮ１２に接続され他端は抵抗Ｒ１２の一端に接続され、抵抗Ｒ１２の他端はＮＭＯＳトランジスタＱ１３のゲート電極に接続される。ＮＭＯＳトランジスタＱ１３のドレイン，ソースを共通に接地されることにより、一方電極をゲート電極、他方電極をソース，ドレインとしたキャパシタとして機能する。
【００３４】
このような構成のループフィルタ１３において、反転アップ信号バーｕｐの“Ｌ”パルス発生時はＰＭＯＳトランジスタＱ１１がオンすることにより、ノードＮ１２からＮＭＯＳトランジスタＱ１３であるフィルタ容量が充電される。一方、ダウン信号ｄｏｗｎの“Ｈ”パルス発生時はＮＭＯＳトランジスタＱ１２がオンすることにより、ノードＮ１２からフィルタ容量が放電される。
【００３５】
したがって、ループフィルタ１３は、抵抗Ｒ１１の他端であるノードＮ１３の出力Ｄoutとして、外部クロックＥxtＣＬＫと発振クロックＯscＣＬＫとの位相のずれ情報（反転アップ信号バーｕｐ，ダウン信号ｄｏｗｎ）を電圧値（Ｄout）に変換して蓄積しておくことができる。
【００３６】
図５及び図６は図４で示した位相比較器１１、チャージポンプ回路１２及びループフィルタ１３の動作例を示すタイミング図である。図５に示すように、発振クロックＯscＣＬＫの方が外部クロックＥxtＣＬＫより位相が遅れている場合（すなわち発振周波数が低い場合）、反転アップ信号バーｕｐとして“Ｌ”パルスを発生し、ダウン信号ｄｏｗｎが“Ｌ”固定する。この際、反転アップ信号バーｕｐのパルス幅は発振クロックＯscＣＬＫの外部クロックＥxtＣＬＫに対する位相の遅れ期間に基づき決定される。
【００３７】
その結果、反転アップ信号バーｕｐの“Ｌ”パルス印加に応じて、ＮＭＯＳトランジスタＱ１３のゲート電極の電位である出力Ｃoutの電位が上昇し、同時にノードＮ１３の電位である出力Ｄoutの電位も上昇する。
【００３８】
一方、図６に示すように、発振クロックＯscＣＬＫの号が外部クロックＥxtＣＬＫより位相が早い場合（すなわち発振周波数が高い場合）、ダウン信号ｄｏｗｎとして“Ｈ”パルスが発生し、反転アップ信号バーｕｐが“Ｈ”固定する。この際、ダウン信号ｄｏｗｎパルス幅は発振クロックＯscＣＬＫの外部クロックＥxtＣＬＫに対する位相の進み期間に基づき決定される。
【００３９】
その結果、ダウン信号ｄｏｗｎの“Ｈ”パルス印加に応じて、ＮＭＯＳトランジスタＱ１３のゲート電極の電位である出力Ｃoutの電位が下降し、同時にノードＮ１３の電位である出力Ｄoutの電位も下降する。
【００４０】
図３に戻って、出力Ｄoutを受ける参照電圧発生回路１４は、コンパレータ１６、ＰＭＯＳトランジスタＱ１４、及びＮＭＯＳトランジスタＱ１５より構成される。コンパレータ１６は非反転入力に出力Ｄoutを受け、その出力がＰＭＯＳトランジスタＱ１４のゲート電極に付与される。ＰＭＯＳトランジスタＱ１４はソースが外部の電源Ｖddに接続され、ドレインより得られる信号がコンパレータ１６の反転入力として帰還するとともに、参照電圧Ｖrefとして出力される。また、ＮＭＯＳトランジスタＱ１５のゲート電極はＰＭＯＳトランジスタＱ１４のドレインに接続され、そのドレイン，ソースは共通に接地される。
【００４１】
このような構成の参照電圧発生回路１４は出力Ｄoutと同一電圧値の参照電圧Ｖrefを、ソースが外部の電源Ｖddに接続されたＰＭＯＳトランジスタＱ１４のドレイン電圧として供給することができる。
【００４２】
したがって、ループフィルタ１３で蓄積された電荷量は、非常に駆動能力の弱い（出力インピーダンスの高い）信号であっても、参照電圧発生回路１４を用いることにより、蓄積された情報と同じ電圧値（Ｄout）を、比較的低インピーダンスな参照電圧Ｖrefとして出力することができる。この参照電圧Ｖrefが次段のボディ直結発振器１５の電源電圧として入力される。なお、ＮＭＯＳトランジスタＱ１５は参照電圧発生回路１４から出力される参照電圧Ｖrefの安定化（発振防止）のために設けられている。
【００４３】
上述したように、自己補正型参照電圧発生回路２内の参照電圧発生回路１４は、外部より得られる電源電圧ＶddをＰＭＯＳトランジスタＱ１４によって降圧することにより参照電圧Ｖref参照電圧を発生するため、駆動能力の高い参照電圧Ｖrefを発生することができる。
【００４４】
ボディ直結発振器１５は参照電圧Ｖrefを動作電圧として、発振クロックＯscＣＬＫを発生する。この発振クロックＯscＣＬＫが位相比較器１１に帰還する。このように、自己補正型参照電圧発生回路２は、位相比較器１１、チャージポンプ回路１２及びループフィルタ１３を有し、いわゆるＰＬＬ（Phase-locked loop）回路の構成要素として機能することにより、発振クロックＯscＣＬＫは外部クロックＥxtＣＬＫと同期するように制御される。
【００４５】
すなわち、自己補正型参照電圧発生回路２は、位相比較器１１、チャージポンプ回路１２及びループフィルタ１３を有するＰＬＬ機能によって、発振クロックＯscＣＬＫの発振周波数を増減し、ボディ直結発振器１５の出力信号である発振クロックＯscＣＬＫの発振周波数を位相比較器１１にフィードバックをかけることにより、最終的に外部クロックＥxtＣＬＫと位相が一致した（すなわち発振周波数の等しい）一定周波数（ボディ直結発振器周波数）となる発振クロックＯscＣＬＫを得るための電圧値（これは時刻や環境により変化する）として、参照電圧Ｖrefを得ることができる。
【００４６】
図７は図３で示したボディ直結発振器１５の内部構成を示す回路図である。同図に示すように、１０１段のインバータＩ１（１）〜Ｉ１０１（１）がループ接続される。インバータＩ１（１）〜Ｉ１０１（１）にはそれぞれインバータＩ１（２）〜Ｉ１０１（２）及びインバータＩ１（３）〜Ｉ１０１（３）が並列に設けられ、インバータＩ１（２）〜Ｉ１０１（２）及びインバータＩ１（３）〜Ｉ１０１（３）は入力は、前段のインバータＩｉ（ｉ＝１〜１０１のいずれか）（１）の出力に接続されるが、出力はフローティング状態に設定される。
【００４７】
このように、１０１段のインバータＩ１（１）〜Ｉ１０１（１）、インバータＩ１（２）〜Ｉ１０１（２）及びインバータＩ１（３）〜Ｉ１０１（３）を接続するのは、インバータＩ１（１）〜Ｉ１０１（１）についてファンアウト３を維持し、かつインバータＩ１（１）〜Ｉ１０１（１）それぞれの駆動能力を抑えるためである。
【００４８】
インバータＩ１（１）〜Ｉ１０１（１）それぞれの内部構成は、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２からなるＣＭＯＳインバータ構成を採る。すなわち、ＰＭＯＳトランジスタＱ２１のソースには参照電圧Ｖrefが付与され、ドレインがＮＭＯＳトランジスタＱ２２のドレインに接続され、ＮＭＯＳトランジスタＱ２２のソースが接地される。ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のゲート電極に入力信号ＩＮを受け、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のドレインより得られる信号が出力信号ＯＵＴとなる。
【００４９】
そして、ＰＭＯＳトランジスタＱ２１のゲート電極とボディー領域とが直接接続され、ＮＭＯＳトランジスタＱ２２のゲート電極とボディー領域とが直接接続される。このように、ボディ直結発振器１５はボディ（・ゲート）直結型のＭＯＳトランジスタより構成される。
【００５０】
半導体チップ１のメモリ回路５やロジック回路６にもボディ直結発振器１５と同様なボディ直結型のＭＯＳトランジスタが用いられ、さらには参照電圧Ｖrefと同じ電圧値をとるメモリ用電源電圧ＶＭ及びロジック用電源電圧ＶＬを動作電圧にすることにより、半導体チップ１上に配置されるメモリ回路５やロジック回路６等の論理回路部を構成するボディ直結型ＭＯＳトランジスタのゲート遅延時間（動作遅延時間）を、常に外部クロックＥxtＣＬＫの１／１００（ボディ直結発振器１５が１０１段のループ構成）精度で同調させて変化させることができ、ＰＶＴ変動に対して依存性のない動作遅延時間による内部動作を実現することができる。
【００５１】
すなわち、実施の形態１の半導体集積回路装置における自己補正型参照電圧発生回路２は位相比較器１１、チャージポンプ回路１２、及びループフィルタ１３を含むＰＬＬ機能を有するため、外部クロックＥxtＣＬＫの動作周波数に対し１００倍精度の動作周波数でインバータＩ１（１）〜Ｉ１０１（１）個々の動作遅延時間を制御できる。
【００５２】
このように、ボディ直結発振器１５はメモリ回路５及びロジック回路６で用いるボディ直結型ＭＯＳトランジスタと等価なボディ直結型ＭＯＳトランジスタを含むインバータを１０１段ループ接続することにより、メモリ回路５及びロジック回路６のボディ直結型ＭＯＳトランジスタの遅延時間を予め検証する遅延時間検証回路として利用される。
【００５３】
図８は実施の形態１の効果を表形式で示す説明図である。図８において、「バルク」は従来のバルク基板上に通常構成のＭＯＳトランジスタを用いて論理回路部を構成した場合を意味し、「ＳＯＩ（ボディ直結）」はＳＯＩ基板上に、自己補正機能のない電源Ｖddを動作電圧としたボディ直結型のＭＯＳトランジスタを用いて論理回路部を構成した場合を意味し、「ＳＯＩ（本実施の形態）」はＳＯＩ基板上に、自己補正型参照電圧発生回路２より生成される参照電圧Ｖrefに基づく電圧（メモリ用電源電圧ＶＭ，ロジック用電源電圧ＶＬ）を動作電圧としたボディ直結型のＭＯＳトランジスタを用いて論理回路部を構成した場合を意味する。
【００５４】
そして、上記した３つの場合において、電源（電圧）Ｖddが０．６Ｖ，０．５Ｖ時のベスト状態（Best）と、ワースト状態（Worst）それぞれの遅延時間を、「ＳＯＩ（本実施の形態）」を基準（“１”）として示している。ベスト状態とはプロセス条件においては、閾値電圧が低く、駆動能力が高い場合、ワースト状態とはその逆の場合を意味し、両者の差は約±２０％程度である。また、温度条件において、ベスト状態は−４０℃程度の低温を意味し、ワースト状態は１２５℃程度の高温を意味する。
【００５５】
図８に示すように、本実施の形態では、電源Ｖdd、プロセス条件及び温度条件のベスト状態及びワースト状態に関係なく、遅延時間は一定である。一方、Ｖdd＝０．５Ｖのワースト状態には、本実施の形態と比較し、本実施の形態を“１”とした場合に、「バルク」で７．８倍、「ＳＯＩ（ボディ直結）」で５．８倍の遅延時間となることがわかった。すなわち、本実施の形態では、ワースト状態時においても、「バルク」と比較すると遅延時間を１／７．８に、「ＳＯＩ（ボディ直結）」と比較しても１／５．８に短縮できるという効果を奏する。
【００５６】
上述したように、実施の形態１の半導体集積回路装置における自己補正型参照電圧発生回路２はボディ直結発振器１５における動作遅延時間が常に一定になる参照電圧Ｖrefを発生するため、当該参照電圧Ｖrefに基づく動作電圧（メモリ用電源電圧ＶＭ，ロジック用電源電圧ＶＬ）で動作する論理回路部であるメモリ回路５及びロジック回路６は、ＰＶＴ環境に依存しない安定した動作遅延時間で動作することができる効果を奏する。
【００５７】
また、実施の形態１において、ゲート電極に付与するゲート電圧でボディー領域の電圧が設定可能にゲート電極とボディー領域とが接続されたゲート・ボディ接続型ＭＯＳトランジスタとして、ゲート電極とボディー領域とが直結されたボディ直結型ＭＯＳトランジスタを採用したため、集積度を損ねることなくゲート電極に付与するゲート電圧でボディー領域の電圧が設定することができる効果を奏する。
【００５８】
（類似技術との比較）
図１６はボディ直結型でなくボディ電極制御型のＭＯＳトランジスタを対象とした類似技術を示す説明図である。上記類似技術は例えば特開平８−２２３０１８号公報に開示されている。
【００５９】
同図に示すように、類似技術は、位相比較器３１、インバータＧ３６、チャージポンプ回路３２、ループフィルタ３３、参照電圧発生回路３４、及びボディ直結発振器３５から構成されている。
【００６０】
なお、位相比較器３１、インバータＧ３６、チャージポンプ回路３２（ＰＭＯＳトランジスタＱ３１，ＮＭＯＳトランジスタＱ３２）及びループフィルタ３３（抵抗Ｒ３１、抵抗Ｒ３２及びＮＭＯＳトランジスタＱ３３）は、図３で示した、位相比較器１１、インバータＧ１６、チャージポンプ回路１２（ＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２）及びループフィルタ１３（抵抗Ｒ１１，抵抗Ｒ１２及びＮＭＯＳトランジスタＱ１３）と同様な構成であるため、説明は省略する。
【００６１】
参照電圧発生回路３４において、コンパレータ３６、ＰＭＯＳトランジスタＱ３４、及びＮＭＯＳトランジスタＱ３５は、図３で示した参照電圧発生回路１４のコンパレータ１６、ＰＭＯＳトランジスタＱ１４及びＮＭＯＳトランジスタＱ１５と同様な構成であるため、説明は省略する。ただし、ＰＭＯＳトランジスタＱ３４のドレインより得られる信号がボディ制御電圧ＶＣＰbodyとされる。
【００６２】
参照電圧発生回路３４はさらにＰＭＯＳトランジスタＱ３６及びＮＭＯＳトランジスタＱ３７を備えている。ＰＭＯＳトランジスタＱ３６はソースが電源Ｖddに接続され、ゲート電極にボディ制御電圧ＶＣＰbodyを受け、ドレインがＮＭＯＳトランジスタＱ３７のドレイン及びゲート電極に接続され、ＮＭＯＳトランジスタＱ３７のソースが接地される。そして、ＮＭＯＳトランジスタＱ３７のドレインより得られる信号がボディ制御電圧ＶＣＮbodyとなる。
【００６３】
図１６に示すように、ボディ直結発振器３５は１０１段のインバータＪ１（１）〜Ｊ１０１（１）がループ接続される。インバータＪ１（１）〜Ｊ１０１（１）にはそれぞれインバータＪ１（２）〜Ｊ１０１（２）及びインバータＪ１（３）〜Ｊ１０１（３）が並列に設けられ、インバータＪ１（２）〜Ｊ１０１（２）及びインバータＪ１（３）〜Ｊ１０１（３）は入力は、前段のインバータＪｉ（ｉ＝１〜１０１のいずれか）（１）の出力に接続されるが、出力はフローティング状態に設定される。
【００６４】
インバータＪ１（１）〜Ｊ１０１（１）それぞれの内部構成は、ＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２からなるＣＭＯＳインバータ構成を採る。すなわち、ＰＭＯＳトランジスタＱ４１のソースには電源（電圧）Ｖddが付与され、ドレインがＮＭＯＳトランジスタＱ４２のドレインに接続され、ＮＭＯＳトランジスタＱ４２のソースが接地される。ＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２のゲート電極に入力信号ＩＮを受け、ＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２のドレインより得られる信号が出力信号ＯＵＴとなる。
【００６５】
そして、ＰＭＯＳトランジスタＱ４１のボディー領域にはボディ制御電圧ＶＣＰbodyが印加され、ＮＭＯＳトランジスタＱ４２のボディー領域にはボディ制御電圧ＶＣＮbodyが印加される。このように、ボディ直結発振器３５は、ボディ制御電圧ＶＣＰbody及びボディ制御電圧ＶＣＮbodyによるボディ制御型のＭＯＳトランジスタより構成される。
【００６６】
ボディ直結発振器３５は、ボディ領域の電位（ボディ制御電圧ＶＣＰbody及びボディ制御電圧ＶＣＮbody）が中間電位となりソースとボディ領域に微小な電位差が発生するため、ＭＯＳトランジスタが完全にオフ状態にならず、電源Ｖddから接地レベル（GND）に貫通電流が流れてしまうというボディ直結型のＭＯＳトランジスタでは生じない問題点を有している。
【００６７】
一方、実施の形態１で用いるボディ直結発振器１５は、動作電圧となる電源電圧（参照電圧Ｖref）自体を変化させるとともに、ゲート電極とボディ領域とが直結しているため、オフ状態時にはボディ領域の電位がソースと同電位に固定されるため、ＭＯＳトランジスタが完全にオフし上述した貫通電流が流れない。このように、ボディ直結型のＭＯＳトランジスタの方が貫通電流分の消費電力を削減でき、低消費電力化が可能となるため、ボディ制御型のＭＯＳトランジスタでは達成不可能な効果を有している。
【００６８】
＜実施の形態２＞
ボディ直結型発振器は、スタンバイ時（外部クロックが入力されていない通常動作時ではない時）におけるボディ直結型ＭＯＳトランジスタのボディ領域とソース領域とにより形成されるＰＮ接合部にＶref（＝０．６Ｖ)の電圧がかかってしまい、ＰＮ接合部に接合電流が流れてしまう。例えば、ゲート電圧が“Ｈ”（＝Ｖref）の場合、ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのボディ，ソース間に参照電圧Ｖrefの電圧がかかり、ゲート電圧が“Ｌ”（＝ＧＮＤ）の場合、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタのボディー，ソース間に参照電圧Ｖrefの電圧がかかることになり、接合電流が流れてしまう。
【００６９】
上述したＰＮ接合電流を低減するために、スタンバイ時に発振器の電源電圧（参照電圧Ｖref）を半分にする構成が実施の形態２である。電源電圧を半分にすることによって、ＰＮ接合にかかる電圧が1/2Ｖref（=0.3V）になり接合部の電流を大幅に削減することが期待できる。
【００７０】
図９はこの発明の実施の形態２である半導体集積回路装置の概略構成を示す説明図である。同図に示すように、半導体チップ１上に自己補正型参照電圧発生回路２、内部電圧発生回路７及び８、メモリ回路５並びにロジック回路６に加え、半減参照電圧発生回路（降圧参照電圧発生回路）１８及びＶrefスイッチ回路（参照電圧切り替え回路）２０が設けられる、１チップ構成となっている。
【００７１】
自己補正型参照電圧発生回路２は参照電圧Ｖrefを発生し、参照電圧Ｖrefを半減参照電圧発生回路１８及びＶrefスイッチ回路２０に付与している。半減参照電圧発生回路１８は参照電圧Ｖrefを受け、参照電圧Ｖrefに基づき降圧参照電圧Ｖref／２（１／２・Ｖref）を生成し、Ｖrefスイッチ回路２０に付与している。Ｖrefスイッチ回路２０はスタンバイ時であるか通常動作時（アクティブ状態時）であるかを認識し、スタンバイ時に降圧参照電圧Ｖref／２を選択参照電圧ＶＳとして出力し、通常動作時に参照電圧Ｖrefを選択参照電圧ＶＳとして出力する。なお、Ｖrefスイッチ回路２０は例えばチップイネーブル信号等の外部信号に基づき、通常動作時であるかスタンバイ時であるかを認識することができる。
【００７２】
図１０は図９で示して半減参照電圧発生回路１８の内部構成を示す回路図である。同図に示すように、半減参照電圧発生回路１８はＮＭＯＳトランジスタＱ１６，Ｑ１７、ＰＭＯＳトランジスタＱ１８及びコンパレータ１７から構成される。
【００７３】
各々がドレイン・ゲート共通接続の２段直列接続のＮＭＯＳトランジスタＱ１６，Ｑ１７において、ＮＭＯＳトランジスタＱ１６のドレインに参照電圧Ｖrefを受け、ソースであるノードＮ２がＮＭＯＳトランジスタＱ１７のドレイン及びコンパレータ１７の非反転入力に接続され、ＮＭＯＳトランジスタＱ１７のソースが接地される。
【００７４】
ＰＭＯＳトランジスタＱ１８のソースが電源Ｖddに接続され、ゲート電極にコンパレータ１７の出力が接続され、ドレインより得られる信号が降圧参照電圧Ｖref／２として出力されるとともに、コンパレータ１７の反転入力に帰還する。
【００７５】
このような構成の半減参照電圧発生回路１８は、ＮＭＯＳトランジスタＱ１６，Ｑ１７によって正確に参照電圧Ｖrefが半減され、コンパレータ１７及びＰＭＯＳトランジスタＱ１８によって、ＰＭＯＳトランジスタＱ１８のドレインより駆動能力の高い降圧参照電圧Ｖref／２を出力することができる。
【００７６】
図９に戻って、内部電圧発生回路７は選択参照電圧ＶＳを補正要求信号として受け、選択参照電圧ＶＳに基づきメモリ用電源電圧ＶＭを発生してメモリ回路５に供給する。内部電圧発生回路８は選択参照電圧ＶＳを補正要求信号として受け、選択参照電圧ＶＳに基づきロジック用電源電圧ＶＬを発生してロジック回路６に供給する。
【００７７】
内部電圧発生回路７（８）は参照電圧Ｖrefが選択参照電圧ＶＳに置き換わる点を除き、図１及び図２で示した内部電圧発生回路３（４）と同一構成を呈している。また、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００７８】
このように、実施の形態２の半導体集積回路装置は、Ｖrefスイッチ回路２０を設けて、通常動作（アクティブ状態）時は参照電圧Ｖref、スタンバイ時は降圧参照電圧Ｖref／２となることにより電圧値が切り替え可能な選択参照電圧ＶＳを、内部電圧発生回路７及び８に出力することにより、通常動作時は実施の形態１と同様、ＰＶＴ環境によってデバイス特性（動作遅延時間）が影響を受けず、スタンバイ時にＭＯＳトランジスタのソース，ボディ間のＰＮ接合に流れる電流を最小限に抑えて低消費電力化を図ることができる。
【００７９】
なお、図９の構成例では、自己補正型参照電圧発生回路２と内部電圧発生回路７及び８との間に半減参照電圧発生回路１８及びＶrefスイッチ回路２０を設ける構成にしたが、
内部電圧発生回路７とメモリ回路５との間及び内部電圧発生回路８とロジック回路６との間にそれぞれ、半減参照電圧発生回路１８及びＶrefスイッチ回路２０に相当する構成を設ける構成も考えられる。この場合、Ｖrefスイッチ回路２０はメモリ用電源電圧ＶＭ（＝Ｖref）及び降圧参照電圧Ｖref／２を通常動作時及びスタンバイ時に切り替えたり、ロジック用電源電圧ＶＬ（＝Ｖref）及び降圧参照電圧Ｖref／２を通常動作時及びスタンバイ時に切り替えることになる。
【００８０】
図１１は内部電圧発生回路４とロジック回路６との間に半減参照電圧発生回路１８及びＶrefスイッチ回路２０相当の構成を設けた一構成例を示す説明図である。
【００８１】
同図に示すようにロジック用電源電圧ＶＬ（＝Ｖref）及び降圧参照電圧Ｖref／２を受けるＶＬスイッチ回路２２は、スタンバイ時であるか通常動作時であるかを認識し、スタンバイ時に降圧参照電圧Ｖref／２を選択ロジック用電源電圧ＳＶＬとして出力し、通常動作時にロジック用電源電圧ＶＬを選択ロジック用電源電圧ＳＶＬとして出力する。なお、ＶＬスイッチ回路２２は例えばチップイネーブル信号等の外部信号に基づき、通常動作時であるかであるかスタンバイ時であるかを認識することができる。
【００８２】
ロジック回路内ボディ直結発振器２１はロジック回路６内に存在する回路であり、各々がボディ直結型のＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８からなるＣＭＯＳインバータＩＢ１〜ＩＢｍのループ接続によりボディ直結発振器を構成している。そして、ロジック回路内ボディ直結発振器２１は、その動作電圧を選択ロジック用電源電圧ＳＶＬとしている。したがって、通常動作時は、ロジック回路内ボディ直結発振器２１はＰＶＴ環境によってデバイス特性が影響を受けず、スタンバイ時にＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８のソース，ボディ間のＰＮ接合に流れる電流を最小限に抑えることができる。
【００８３】
＜実施の形態３＞
ボディ直結型発振器がスタンバイ時にＰＮ接合部に流れる電流を削減する方法として、メモリ回路５及びロジック回路６内の発振器等の回路の主要なＭＯＳトランジスタのゲート電圧をスタンバイ時に強制的に降圧参照電圧Ｖref／２にして動作電圧を制御する方法を採用したのが実施の形態３である。
【００８４】
図１２はこの発明の実施の形態３である半導体集積回路装置の概略構成を示す説明図である。同図に示すように、半導体チップ１上に自己補正型参照電圧発生回路２、内部電圧発生回路３及び４、メモリ回路９並びにロジック回路１０に加え、半減参照電圧発生回路（降圧参照電圧発生回路）１９が設けられる、１チップ構成となっている。
【００８５】
自己補正型参照電圧発生回路２は参照電圧Ｖrefを発生し、内部電圧発生回路３及び４に加え、半減参照電圧発生回路１９に参照電圧Ｖrefを付与している。半減参照電圧発生回路１９は降圧参照電圧Ｖref／２（１／２・Ｖref）を生成し、メモリ回路９及びロジック回路１０に付与している。
【００８６】
メモリ回路９は通常動作時はメモリ用電源電圧ＶＭを動作電圧として動作し、スタンバイ時は主要なＭＯＳトランジスタのゲート電極に降圧参照電圧Ｖref／２を付与する低消費電力動作を行う。ロジック回路１０は通常動作時はロジック用電源電圧ＶＬを動作電圧として動作し、スタンバイ時は主要なＭＯＳトランジスタのゲート電極に降圧参照電圧Ｖref／２を付与する低消費電力動作を行う。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００８７】
図１３は図１２で示したロジック回路１０の内部構成の一部を示す説明図である。同図に示すように、各々が低消費電力動作対象となる主要なＭＯＳトランジスタ（所定のＭＯＳトランジスタ）である、ボディ直結型のＰＭＯＳトランジスタＱ１９及びＮＭＯＳトランジスタＱ２０により、ＭＯＳ構成のインバータ２６が構成される。すなわち、ＰＭＯＳトランジスタＱ１９のソースにロジック用電源電圧ＶＬ（＝Ｖref）が付与され、ＰＭＯＳトランジスタＱ１９のドレインとＮＭＯＳトランジスタＱ２０とのドレインが接続され、ＮＭＯＳトランジスタＱ２０のソースが接地される。これらＰＭＯＳトランジスタＱ１９及びＮＭＯＳトランジスタＱ２０のゲート電極の共通接続ノードであるノードＮ３がインバータ２６の入力端となる。
【００８８】
インバータ２６の前段にインバータ２５が設けられる。インバータ２５はボディ直結型のＰＭＯＳトランジスタＱ９及びＮＭＯＳトランジスタＱ１０によりなるＣＭＯＳ構成を呈している。すなわち、ＰＭＯＳトランジスタＱ９のソースにロジック用電源電圧ＶＬ（＝Ｖref）が付与され、ＰＭＯＳトランジスタＱ９のドレインとＮＭＯＳトランジスタＱ１０とのドレインが接続され、ＮＭＯＳトランジスタＱ１０のソースが接地される。これらＰＭＯＳトランジスタＱ９のドレインに接続されるノードＮ４がインバータ２５の出力端となる。
【００８９】
そして、インバータ２５のノードＮ４とインバータ２６のノードＮ３との間にスイッチ２３が設けられる。一方、降圧参照電圧Ｖref／２がスイッチ２４を介してノードＮ３に接続される。なお、スイッチ２３，２４として例えばトランジスタ単体、トランスファゲート等が考えられる。
【００９０】
ロジック回路１０は、通常動作時にスイッチ２３をオン状態としスイッチ２４をオフ状態にし、スタンバイ時にスイッチ２３をオフ状態にしスイッチ２４をオン状態にする。なお、ロジック回路１０は例えばチップイネーブル信号等の外部信号に基づき、通常動作時であるかスタンバイ時であるかを認識することができる。
【００９１】
なお、図１３はロジック回路１０の内部構成の一部として示したが、メモリ回路９についても、ロジック回路１０と同様、低消費電力動作が必要な主要なＭＯＳトランジスタに対して図１３で示すような通常動作時とスタンバイ時とで入力信号が切り替わるように構成される。
【００９２】
このような構成において、実施の形態３の半導体集積回路装置は、メモリ回路９及びロジック回路１０それぞれは、低消費電力動作対象の主要なＭＯＳトランジスタに対し、通常動作（アクティブ状態）時は実施の形態１のメモリ回路５及びロジック回路６と同様にロジック用電源電圧ＶＬを動作電圧として動作させ、スタンバイ時は入力信号を強制的に降圧参照電圧Ｖref／２に設定する。したがって、実施の形態３の半導体集積回路装置は、通常動作時は実施の形態１と同様、ＰＶＴ環境によってデバイス特性が影響を受けず、スタンバイ時に主要なＭＯＳトランジスタのソース，ボディ間のＰＮ接合に流れる電流を最小限に抑えることができる。
【００９３】
図１４はボディ直結型ＭＯＳトランジスタにおけるＰＮ接合とトランジスタのＶ−Ｉ特性を示すグラフである。同図において、トランジスタ特性Ｌ１はソース・ドレイン間電圧Ｖdsに対するソース・ドレイン間電流Ｉdsを示しており、ＰＮ接合特性Ｌ２がＰＮ接合電圧Ｖpnに対するＰＮ接合電流Ｉpnを示している。
【００９４】
図１４のトランジスタ特性Ｌ１に示すように、メモリ回路９及びロジック回路１０において、スタンバイ時における主要なＭＯＳトランジスタ（所定のＭＯＳトランジスタ）は、ゲート電極に降圧参照電圧Ｖref／２（０．３Ｖ程度）が付与された状態になるため、ＭＯＳトランジスタのチャネル領域において貫通電流が若干流れてしまう。しかしながら、図１４のＰＮ接合特性Ｌ２に示すように、ＰＮ接合電流Ｉpnを大幅に削減できるので、全体で見ると主要なＭＯＳトランジスタにおけるスタンバイ電流を大幅に減らすことができる効果を奏する。
【００９５】
＜実施の形態４＞
実施の形態１〜実施の形態３では、ゲート電極に付与するゲート電圧でボディー領域の電圧が設定可能にゲート電極とボディー領域とが接続されたゲート・ボディ接続型ＭＯＳトランジスタとして、ボディ直結型ＭＯＳトランジスタを採用した。一方、ゲート・ボディ接続型ＭＯＳトランジスタとして、ゲート電極とボディー領域とがキャパシタを介して接続された容量結合型ＭＯＳトランジスタを採用したの実施の形態４である。
【００９６】
図１５はこの発明の実施の形態４である半導体集積回路装置内の自己補正型参照電圧発生回路におけるボディ直結発振器３０の内部構成を示す回路図である。なお、実施の形態４の自己補正型参照電圧発生回路２の内部構成はボディ直結発振器１５がボディ直結発振器３０に置き換わる点を除き、図２で示した実施の形態１の構成と同様である。また、実施の形態４の半導体集積回路装置の全体構成は図１で示した実施の形態１の構成と同様である。
【００９７】
図１５に示すように、１０１段のインバータＩＶ１（１）〜ＩＶ１０１（１）がループ接続される。インバータＩＶ１（１）〜ＩＶ１０１（１）にはそれぞれインバータＩＶ１（２）〜ＩＶ１０１（２）及びインバータＩＶ１（３）〜ＩＶ１０１（３）が並列に設けられ、インバータＩＶ１（２）〜ＩＶ１０１（２）及びインバータＩＶ１（３）〜ＩＶ１０１（３）は入力は、前段のインバータＩＶｉ（ｉ＝１〜１０１のいずれか）（１）の出力に接続されるが、出力はフローティング状態に設定される。
【００９８】
インバータＩＶ１（１）〜ＩＶ１０１（１）それぞれの内部構成は、ＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４からなるＣＭＯＳインバータ構成を採る。すなわち、ＰＭＯＳトランジスタＱ２３のソースには参照電圧Ｖrefが付与され、ドレインがＮＭＯＳトランジスタＱ２４のドレインに接続され、ＮＭＯＳトランジスタＱ２４のソースが接地される。ＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４のゲート電極に入力信号ＩＮを受け、ＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４のドレインより得られる信号が出力信号ＯＵＴとなる。
【００９９】
そして、ＰＭＯＳトランジスタＱ２３のゲート電極とボディー領域とがキャパシタＣ１１を介して接続され、ＮＭＯＳトランジスタＱ２４のゲート電極とボディー領域とがキャパシタＣ１２を介して接続される。
【０１００】
さらに、ＰＭＯＳトランジスタＱ２３のボディー領域はダイオードＤ１１のアノードに接続され、ダイオードＤ１１のカソードがＰＭＯＳトランジスタＱ２３のソースに接続される。一方、ＮＭＯＳトランジスタＱ２４のボディー領域がダイオードＤ１２のカソードが接続され、ダイオードＤ１２のＮＭＯＳトランジスタＱ２４のソースに接続される。
【０１０１】
このように、実施の形態４のボディ直結発振器３０はキャパシタを介したボディ（・ゲート）結合構造（容量結合型）のＭＯＳトランジスタより構成され、ボディ直結発振器１５と同様、遅延時間検証回路として用いられる。
【０１０２】
半導体チップ１のメモリ回路５やロジック回路６は、ボディ直結発振器３０と同様な容量結合型のＭＯＳトランジスタにより論理回路を使用し、さらには参照電圧Ｖrefと同じ電圧値を駆動電圧にすることにより、実施の形態１と同様、通常動作時にＰＶＴ変動に対して依存性のない内部動作を実現することができる。
【０１０３】
加えて、実施の形態４の半導体集積回路装置では、ゲート・ボディ接続型ＭＯＳトランジスタとして容量結合型のＭＯＳトランジスタを採用している。すなわち、ボディ電圧を容量（キャパシタＣ１１，Ｃ１２）でカップリングすることでＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４のボディ電圧ＶＰbody及びボディ電圧ＶＮbodyを制御している。このような容量結合型を用いた場合には、ＭＯＳトランジスタのチャネルの形成領域の特性に関わらずにボディ電圧ＶＰbody及びボディ電圧ＶＮbodyを一律に上昇（下降）させることができると共に、ゲート電極からボディ領域に流れる貫通電流が無くなるため、消費電力の上昇もない。ただし、容量を付加する面積が必要である。
【０１０４】
また、ＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４のボディー領域にダイオードＤ１１及びＤ１２が設けられている。ＰＭＯＳトランジスタＱ２３はソース領域からボディー領域にかけてＰＮ接合が形成されているため、これとは逆方向にダイオードＤ１１を別途設けることにより、ボディ電圧ＶＰbodyが参照電圧Ｖrefに比べ低く／高くなりすぎた場合、ソース，ボディ間のＰＮ接合／ダイオードＤ１１に電流が流れることにより、ボディ電圧ＶＰbodyを適切な電位に初期化することができる。
【０１０５】
同様にして、ＮＭＯＳトランジスタＱ２４はボディー領域からソース領域にかけてＰＮ接合が形成されているため、これとは逆方向にダイオードＤ１２を別途設けることにより、ボディ電圧ＶＮbodyが接地レベルＧＮＤに比べ高く／低くなりすぎた場合、ソース，ボディ間のＰＮ接合／ダイオードＤ１２に電流が流れることにより、ボディ電圧ＶＮbodyを適切な電位に初期化することができる。
【０１０６】
このように、ダイオードＤ１１及びＤ１２を設けることにより、電気的にフローティングな容量結合型のＭＯＳトランジスタのボディー領域を適切な電位に初期化することができる。
【０１０７】
なお、ボディ直結発振器３０を有する自己補正型参照電圧発生回路２及び半導体集積回路装置を実施の形態１と同様な構成として説明したが、半導体集積回路装置の全体構成として図９で示した実施の形態２の構成と同様とすることや、図１２で示した実施の形態３と同様な構成とすることも可能である。また、図１１で示したロジック回路内ボディ直結発振器２１を構成するＭＯＳトランジスタを実施の形態４の容量結合型で実現することも可能である。例えば、キャパシタＣ１１及びＣ１２を付加する面積増加と低消費電力化等を考慮し、実施の形態１〜実施の形態３の構成を用途に応じて、ＭＯＳトランジスタのボディー領域とゲート電極との関係をボディ直結型あるいは容量結合型を使い分けることが望ましい対応として考えられる。
【図面の簡単な説明】
【０１０８】
【図１】この発明の実施の形態１である半導体集積回路装置の概略構成を示す説明図である。
【図２】図１で示した内部電圧発生回路の構成例を示す回路図である。
【図３】図１で示した自己補正型参照電圧発生回路の内部構成を示す説明図である。
【図４】図３で示した位相比較器の内部構成を示す回路図である。
【図５】図４で示した位相比較器等の動作例を示すタイミング図（その１）である。
【図６】図４で示した位相比較器等の動作例を示すタイミング図（その２）である。
【図７】図３でボディ直結発振器の内部構成を示す回路図である。
【図８】実施の形態１の効果を表形式で示す説明図である。
【図９】この発明の実施の形態２である半導体集積回路装置の概略構成を示す説明図である。
【図１０】図９で示して半減参照電圧発生回路の内部構成を示す回路図である。
【図１１】実施の形態２の他の構成例を示す説明図である。
【図１２】この発明の実施の形態３である半導体集積回路装置の概略構成を示す説明図である。
【図１３】図１２で示したロジック回路の内部構成の一部を示す説明図である。
【図１４】ボディ直結型ＭＯＳトランジスタにおけるＰＮ接合とトランジスタのＶ−Ｉ特性を示すグラフである。
【図１５】この発明の実施の形態４である半導体集積回路装置の自己補正型参照電圧発生回路内のボディ直結発振器の内部構成を示す回路図である。
【図１６】ボディ電極制御型のＭＯＳトランジスタを対象とした類似技術を示す説明図である。
【符号の説明】
【０１０９】
１  半導体チップ、２  自己補正型参照電圧発生回路、３，４，７，８  内部電圧発生回路、５，９  メモリ回路、６，１０  ロジック回路、１１  位相比較器、１２  チャージポンプ回路、１３  ループフィルタ、１４  参照電圧発生回路、１５  ボディ直結発振器、１８，１９  半減参照電圧発生回路、２０  Ｖrefスイッチ回路、２１  ロジック回路内ボディ直結発振器、２２  ＶＬスイッチ回路、３０  ボディ直結発振器。
【図１】
2008053584.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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