(57)【要約】【課題】４：２：０→４：２：２変換処理を採用することによるラインメモリの回路増大を避けつつ、ダブラ処理より画質を改善するための回路構成とクロマ信号の処理方法を提供する。【解決手段】入力された画像データをスケーリングする回路であって、画像バッファメモリ０５から画像データを読み出す手段と、読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、水平方向のスケーリングを行うためのフィルタ手段と、スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、ラインメモリ１５に保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、入力される画像データが４：２：０フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段とを具備する。【選択図】図１
2008098724.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像データをスケーリングする回路であって、
ａ）画像バッファメモリから画像データを読み出す手段と、
ｂ）読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、
ｃ）水平方向のスケーリングを行うためのフィルタ手段と、
ｄ）スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、
ｅ）前記ラインメモリに保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、
ｆ）入力される画像データが４：２：０フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段と、
を具備したことを特徴とする画像スケーリング回路。
【請求項２】
請求項１記載の画像スケーリング回路において、
ｇ）入力される画像データが４：２：０フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに１つ先のクロマ信号ラインデータを読み出す手段と、
ｈ）前記垂直ラインメモリから１つ前のクロマ信号データを入力画像データに合わせて参照する手段と、
ｉ）両データから、間引かれたと予想されるクロマ信号データを補完して生成する手段と、
を具備し、スケーリング用のメモリを使った補完データを作成することを特徴とする画像スケーリング回路。
【請求項３】
請求項１記載の画像スケーリング回路において、
ｊ）入力される画像データが４：２：０フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに０データとしてクロマ信号ラインデータを読み出す手段と、
ｋ）０データ挿入後のフィルタリング処理の結果、振幅が１／２になることを補償するゲイン調整手段と、
を具備し、スケーリング用のフィルタを使って補間を含めて垂直スケーリングを行うことを特徴とする画像スケーリング回路。
【請求項４】
請求項１記載の画像スケーリング回路において、
ｌ）入力される画像データが４：２：０フォーマットの場合に、有効なクロマ信号ラインデータのみをラインメモリに保持する手段と、
ｍ）有効なクロマ信号ラインデータと間引かれた位置に相当するラインデータを考慮し、見かけ上２倍のタップ数でフィルタ処理を行っているように処理する垂直フィルタ手段と、
を具備し、スケーリング用のフィルタを無駄なく使って補間を含めて垂直スケーリングを行うことを特徴とする画像スケーリング回路。
【請求項５】
請求項２記載の画像スケーリング回路において、
間引かれた予想されるクロマ信号データを補完して生成する手段として、線形補完処理を用いることを特徴とする画像スケーリング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像スケーリング回路であり、画像表示装置において画像データを表示する際の画像スケーリングに関し、具体的には４：２：０フォーマットの画像データをスケーリングする際の回路構成、特にクロマ信号データの処理方法に関する。
【背景技術】
【０００２】
デジタル放送の普及に伴い、デジタル画像信号を受信しそれを表示する装置が注目されている。受信装置では、デジタル放送として送られて来た圧縮された画像信号から元の画像信号を復元し、表示サイズに合わせてスケーリングして表示装置に映し出す。
【０００３】
図９にデジタル放送表示装置での信号の流れを示す。デジタル放送の受信信号はアンテナ０１から入力され、チューナー０２にて選局され、復号回路０３にて目的のストリームが取り出される。取り出されたストリームはビデオデコーダ０４に入力され圧縮前のデジタル画像信号が取り出される。取り出されたデジタル画像信号はバッファ制御回路０６においてメモリ０５に一時格納される。取り出されたデジタル画像信号は表示する前に表示するための拡大、縮小処理がスケーリング回路０７にて行われる。最終的に表示装置０８にて表示が行われる。
【０００４】
一般に、デジタル画像信号は、コンポーネント信号として輝度信号Ｙと色差信号（以後、クロマ信号と表す）Ｃｂ，Ｃｒで表される。
【０００５】
元となる信号は、それぞれを間引くことなくサンプリングした４：４：４フォーマットで表現される。
【０００６】
デジタル放送等では、人間の視覚が色に敏感でないことを利用してクロマ信号の成分を間引いた４：２：２、４：２：０フォーマット等の画像信号を元に更に圧縮を行い、伝送のデータ量の削減を行っている。図１０にそれぞれの例を示す。４：２：２はクロマ信号を水平方向に１／２に間引いた信号、４：２：０はクロマ信号を水平方向及び垂直方向にそれぞれ１／２に間引いた信号である。厳密に言うと、図に示すように、ＭＰＥＧ１とＭＰＥＧ２で位置関係が違うが、本発明の本質には関係ないので、本発明の説明部分では特に区別していない。
【０００７】
スケーリング回路０７の中での画像フォーマットごとの処理の概要を図１１に示す。特に図１１（ａ）はスケーリング後の画像フォーマットに４：４：４フォーマットが要求される標準的な場合の処理を示す。４：２：０→４：２：２変換回路０９、４：２：２→４：４：４変換回路１０、４：４：４スケーリング回路１１とセレクタからなる。
【０００８】
入力されるデジタル画像信号が４：４：４フォーマットの場合、４：２：０→４：２：２変換回路０９、４：２：２→４：４：４変換回路１０は使用しないので、セレクタで迂回され、４：４：４スケーリング回路１１に信号が入力される。４：４：４スケーリング回路１１では設定された比率で拡大、縮小処理が行われる。
【０００９】
入力されるデジタル画像信号が４：２：２フォーマット時の場合、４：２：０→４：２：２変換回路０９は使用しないので、セレクタで迂回され、４：２：２→４：４：４変換回路１０に信号が入力される。４：２：２→４：４：４変換回路１０では入力された４：２：２フォーマットの信号からフィルタなどの処理により水平方向のクロマ信号の補間が行われ４：４：４フォーマットに変換され、４：４：４スケーリング回路１１に信号が入力される。４：４：４スケーリング回路１１では設定された比率で拡大、縮小処理が行われる。
【００１０】
入力されるデジタル画像信号が４：２：０フォーマット時の場合、まず、４：２：０→４：２：２変換回路０９に入力され、垂直方向のクロマ信号の補間が行われ４：２：２フォーマットの信号に変換され、４：２：２→４：４：４変換回路１０に信号が入力される。４：４：４フォーマットに変換された信号は、４：４：４スケーリング回路１１に入力される。４：４：４スケーリング回路１１では設定された比率で拡大、縮小処理が行われる。
【００１１】
図１１（ｂ）はスケーリング後の画像フォーマットに４：４：４フォーマットが要求されているが、特許文献１などの処理により、４：２：２フォーマットの画像データをスケーリングする技術を適用した場合を示す。４：２：２，４：４：４→４：４：４スケーリング回路１２は、４：２：２フォーマット入力を直接スケーリングし４：４：４フォーマットにして出力するものである。そのため４：２：２→４：４：４変換回路１０が不要となっている。
【００１２】
図１１（ｃ）はスケーリング後の画像フォーマットに４：２：２フォーマットが要求される場合を示す。４：２：２→４：４：４変換回路０９が不要となりスケーリング回路１３は４：２：２フォーマット入力で４：２：２フォーマットの出力を行う。
【００１３】
４：２：０→４：２：２変換処理のとして一つは、図に示していないがダブラ処理といわれるもので４：２：０に間引かれたクロマ信号１ラインの代わりとして隣り合うラインのクロマ信号データを２度読みして見かけ上、４：２：２フォーマットを入力しているようにする方法である。
【００１４】
もう一つの例を実現する回路ブロック図を図１２に、処理を説明する図を図１３に示す。クロマ信号のＣｂ、Ｃｒに共通する処理なので一つに示しているが、実際にはそれぞれに独立した回路が必要である。
【００１５】
図１２のＩＮ（Ｃｂ、Ｃｒ）にクロマ信号が入力される。１５はラインメモリで初期時に内容はリセットされ、入力された信号はクロックごとにシフトされていく。メモリの大きさは処理する画像データの１ライン分のデータが収まる分必要である。４：２：０のクロマ信号の有効なデータが存在するラインの処理時には入力信号ＩＮ（Ｃｂ、Ｃｒ）は加算回路１６へ入力され、同時にｓｅｌ１＝’１’なのでセレクタ１４を通してラインメモリ１５に入力される。ｓｅｌ２＝’１’のため、加算回路１６にてラインメモリ１５からの信号と加算された信号がセレクタ１８で選択されＯｕｔ（Ｃｂ、Ｃｒ）として出力される。
【００１６】
初めのライン”Ｃ  ｌｉｎｅ  ２Ｎ−１”ではラインメモリが初期化されているので実際はＩＮ（Ｃｂ、Ｃｒ）がそのままＯｕｔ（Ｃｂ、Ｃｒ）として出力される。続くライン”Ｃ  ｌｉｎｅ  ２Ｎ”はクロマ信号が間引かれているので、入力はない。この場合、ｓｅｌ２＝’０’なのでラインメモリ１５に保持されていた”Ｃ  ｌｉｎｅ  ２Ｎ−１”の内容がセレクタ１８を通して出力されると同時に、ｓｅｌ１＝’０’なのでセレクタ１４を通して再び、ラインメモリ１５に入力される。続くライン”Ｃ  ｌｉｎｅ  ２Ｎ＋１”では、入力された信号とラインメモリ１５に保持されていた”Ｃ  ｌｉｎｅ  ２Ｎ−１”でのクロマ信号が加算されセレクタ１８から出力される。このようにラインメモリ１５を使用することで隣り合うラインの信号から演算により間の信号を補完する。
【００１７】
４：２：２→４：４：４変換処理の回路ブロック図を図１４に、処理を説明する図を図１５に示す。クロマ信号のＣｂ、Ｃｒに共通する処理なので一つに示しているが、実際にはそれぞれに独立した回路が必要である。
【００１８】
図１４のＩＮ（Ｃｂ、Ｃｒ）にクロマ信号が入力される。２０はバッファメモリで、初期時に内容はリセットされ、入力された信号がクロックごとに順次シフトされていく。バッファ量はフィルタ処理するタップ数によって決まる。
【００１９】
入力信号ＩＮ（Ｃｂ、Ｃｒ）は、セレクタ回路１９にて有効データ時にバッファ回路２０にそのまま入力され、無効データ時には０が選択されて入力される。
【００２０】
データは順次シフトされる。バッファメモリの各ＦＦからの出力は、フィルタタップゲイン回路２１にてフィルタのタップに応じた係数で乗算される。それぞれの出力は、加算回路２２で加算され出力される。フィルタは、間引かれたクロマ信号を０挿入した後の補間のためのポストフィルタとして動作する。０挿入による補間を行ったので全体的に信号レベルが１／２になり、これを補正するための２倍ゲイン回路を介して出力される。
【００２１】
垂直処理、水平処理を順番に行う４：４：４スケーリング回路１１の例を図１６に示す。拡大を行う場合と縮小を行う場合で処理が異なる。
【００２２】
拡大を行う場合は垂直補間器２３で拡大後のデータ位置に合わせて元データを反映させる、また、不足する分は間のデータを補完する形で埋める。その後、垂直フィルタ２４を行うことで不足するデータが正しい値で生成される。同じように水平方向も水平補間器２５にてデータの補間が行われ、水平フィルタ２６にてデータの生成が行われる。
【００２３】
一方、縮小を行う場合は、まず間引きによる折り返し歪を回避するために垂直フィルタ２７にて帯域制限が行われ、縮小後のデータ位置に合わせて垂直間引き２８にて元データからのフィルタ後のデータを反省させる、また、余分なデータは間引かれる。同じように水平方向も垂直フィルタ２９にて帯域制限が行われ、それから、水平間引き３０にて余分なデータが間引かれる。
【００２４】
拡大・縮小を行う回路の例を図１７に示す。垂直補間器２３、垂直間引き２８、水平補間器２５、水平間引き２９は図１６同様の形で示しており、拡大、縮小で必要な場合に機能し、不要の場合は処理が機能しない。
【００２５】
フィルタは拡大・縮小で共用化して使用することが出来る。補間用の垂直フィルタ２４と帯域制限用の垂直フィルタ２７は共用化され、ラインメモリ３１〜３４、垂直フィルタタップゲイン回路３５〜３９、加算回路４０でＦＩＲフィルタが実現出来る。補間用の水平フィルタ２６と帯域制限用の水平フィルタ２９は共用化され、バッファメモリ４１、水平フィルタタップゲイン回路４２、加算回路４３等でＦＩＲフィルタが実現出来る。
【００２６】
ラインメモリ３１〜３４では、図１８に示すように入力されたＩＮ（Ｙ，Ｃｂ，Ｃｒ）の信号が順次１ラインずつ保持され、新しいラインが入力される度にラインごとにデータがシフトされて保持されていく。ラインメモリは垂直方向のフィルタ時のタップ数に相当する分だけの本数が必要となる。各ラインメモリからの出力は垂直フィルタタップゲイン回路３５〜３９によって拡大・縮小に必要なＦＩＲフィルタの特性を実現するために設定されたゲインでそれぞれ乗算され、加算回路４０にて加算される。結果は図１８のＭＩＤ（Ｙ，Ｃｂ，Ｃｒ）に示すようになり、この図では縮小を示していて点線で示す空白のように垂直間引き２７にて１ライン分のデータが間引かれたりする。
【００２７】
水平方向の処理は、バッファメモリ４１にデータが順次シフトされる。バッファメモリのシフトレジスタは、水平方向のフィルタ時のタップ数に相当する分だけのレジスタが必要となる。それぞれのレジスタからの出力は、水平フィルタタップゲイン回路４２にて設定されたゲインでそれぞれ乗算され、加算回路４３にて加算される。水平間引き２９で間引かれたデータは、図１８のＯｕｔ（Ｙ，Ｃｂ，Ｃｒ）に示すように間欠的に有効なデータを生成する。
【００２８】
拡大時には縮小時と反対に補間器でデータが増えるような形で動作することで、フィルタ処理は同じように行われる。
【特許文献１】特開２００６−１１５３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
従来の４：２：０信号処理のうちダブラ処理は輝度信号とクロマ信号の垂直方向のずれが目立ち、ずれを目立たなくするためには、垂直方向のローパスフィルタのフィルタリング特性を、より低周波数方向にしてぼかすようにすることが考えられる。しかし、垂直方向の解像度が落ちている感覚を与える。４：２：０→４：２：２変換処理を採用する場合、画質に関しては良い結果を及ぼすが、変換処理のためには水平方向の１ライン分のメモリが必要となる。
【００３０】
本発明は、４：２：０→４：２：２変換処理を採用することによるラインメモリの回路増大を避けつつ、ダブラ処理より画質を改善するための回路構成とクロマ信号の処理方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
本発明はこうした課題を解決するための手段を提供するもので、各請求項の発明は、以下の技術手段を構成する。
上記目的を達成するために、本発明１の画像スケーリング回路は、入力された画像データをスケーリングする回路であって、ａ）画像バッファメモリから画像データを読み出す手段と、ｂ）読み出した画像データから任意の倍率に拡大・縮小するための設定手段と、ｃ）水平方向のスケーリングを行うためのフィルタ手段と、ｄ）スケーリングにおける垂直方向の処理を行うためのラインメモリ手段と、ｅ）ラインメモリに保持されたデータから垂直方向のスケーリングを行うためのフィルタ手段と、ｆ）入力される画像データが４：２：０フォーマットの場合に、クロマ信号処理を切り替えてスケーリングする手段と、を具備したことを特徴とする。
【００３２】
本発明２の画像スケーリング回路は、本発明１の画像スケーリング回路において、ｇ）入力される画像データが４：２：０フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに１つ先のクロマ信号ラインデータを読み出す手段と、ｈ）垂直ラインメモリから１つ前のクロマ信号データを入力データに合わせて参照する手段と、ｉ）両データから間引かれた予想されるクロマ信号データを補完して生成する手段と、を具備し、スケーリング用のメモリを使った補完データを作成することを特徴とする。
【００３３】
本発明３の画像スケーリング回路は、本発明１の画像スケーリング回路において、ｊ）入力される画像データが４：２：０フォーマットの場合に、間引かれたクロマ信号ラインデータの代わりに０データとしてクロマ信号ラインデータを読み出す手段と、ｋ）０データ挿入後のフィルタリング処理の結果、振幅が１／２になることを補償するゲイン調整手段と、を具備し、スケーリング用のフィルタを使って補間を含めて垂直スケーリングを行うことを特徴とする。
【００３４】
本発明４の画像スケーリング回路は、本発明１の画像スケーリング回路において、ｌ）入力される画像データが４：２：０フォーマットの場合に、有効なクロマ信号ラインデータのみをラインメモリに保持する手段と、ｍ）有効なクロマ信号ラインデータと間引かれた位置に相当するラインデータを考慮し、見かけ上倍のタップ数でフィルタ処理を行っているように処理する垂直フィルタ手段と、を具備し、スケーリング用のフィルタを無駄なく使って補間を含めて垂直スケーリングを行うことを特徴とする。
【００３５】
本発明５の画像スケーリング回路は、本発明２の画像スケーリング回路において、間引かれた予想されるクロマ信号データを補完して生成する手段として、線形補完処理を用いることを特徴とする。
【発明の効果】
【００３６】
本発明により以下の効果がもたらされる。
本発明１の画像スケーリング回路は、上述したような構成としているので、４：２：０→４：２：２の変換回路のため余分なラインメモリを必要とせずにダブリングに比べて画質の改善をすることが可能となる。また、本発明２の画像スケーリング回路は、上述したような構成としているので、間引かれたデータをスケーリングに使用するラインメモリを使って補間するデータを生成するのでその後のスケーリング処理は共通化することが可能となる。そして、本発明３の画像スケーリング回路は、上述したような構成としているので、間引かれたデータに０データを挿入してからスケーリングすることでダブリング時のような余計なラインにじみを防止することが可能となる。更に、本発明４の画像スケーリング回路は、上述したような構成としているので、間引かれたデータに０データを挿入しつつフィルタのタップを有効に使用するのでより画質を向上することが可能となる。また、本発明５の画像スケーリング回路は、上述したような構成としているので、補間の方法に線形補間処理を適用するので比較的単純な回路で画質改善の効果を出すことが可能となる。
【発明を実施するための最良の形態】
【００３７】
本発明を実施するための最良の形態を説明する。
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の一例を、図１乃至図２に基づいて以下に説明する。
【００３８】
図１は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して、補間データを生成するための加算回路４４と、１／２ゲイン回路４５と、入力データと補間データを切り替えるセレクタ４６を加えることから構成されている。
【００３９】
４：２：０フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが、図２のタイミング図では処理の途中を表している。クロマ信号Ｃｂ，Ｃｒは、ダブラ処理のように間引かれたラインの部分は同じデータを読み出すようにメモリから読み出す。
【００４０】
まず一回目の”Ｃ  ｌｉｎｅ  ２Ｎ−１”が入力される場合、ｓｅｌ＝’１’に制御される。この時セレクタ回路４６では、入力された信号”Ｃ  ｌｉｎｅ  ２Ｎ−１”とそれ以前に入力されラインメモリ３４に保存されていた“Ｃ  ｌｉｎｅ  ２Ｎ−３”とが加算回路４４と１／２ゲイン回路４５にて加算平均された信号が選択され、垂直フィルタタップ回路３９に供給される。
【００４１】
２回目の”Ｃ  ｌｉｎｅ  ２Ｎ−１”が入力される場合、ｓｅｌ＝’０’に制御される。この時セレクタ回路４６では入力された信号”Ｃ  ｌｉｎｅ  ２Ｎ−１”が選択され垂直フィルタタップ回路３９に供給される。
【００４２】
これを繰り返すことで、垂直フィルタタップ回路３９への供給信号は、”（（Ｃ  ｌｉｎｅ  ２Ｎ−３）＋（Ｃ  ｌｉｎｅ  ２Ｎ−１）／２）”、”Ｃ  ｌｉｎｅ  ２Ｎ−１”、”（（Ｃ  ｌｉｎｅ  ２Ｎ−１）＋（Ｃ  ｌｉｎｅ  ２Ｎ＋１）／２）”、”Ｃ  ｌｉｎｅ  ２Ｎ＋１”、．．．のようになる。間引かれた部分を前後のラインデータの平均値により線形補完処理が行われたことになる。
【００４３】
輝度信号の処理は、従来の回路と同様になる。４：２：２、４：４：４フォーマット時のクロマ信号処理は、ｓｅｌ＝‘０’にすることで、従来同様に動作する。
【００４４】
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の第２の実施例を、図３乃至図４に基づいて以下に説明する。
【００４５】
図３は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して間引かれたラインを０データで補間するためのセレクタ回路４７を設け、０補間することによるレベル低下を補償するための２倍ゲイン回路４８を加えることから構成されている。
【００４６】
４：２：０フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが図４のタイミング図では処理の途中を表している。
【００４７】
まず、有効な”Ｃ  ｌｉｎｅ  ２Ｎ−１”が入力される場合、ｓｅｌ＝’１’に制御される。この時、セレクタ回路４６では、入力された信号”Ｃ  ｌｉｎｅ  ２Ｎ−１”が選択され、垂直フィルタタップ回路３９に供給される。
【００４８】
間引かれたラインに相当する次のラインでは、ｓｅｌ＝’０’に制御される。この時、セレクタ回路４６では、０に相当するデータが選択され、垂直フィルタタップ回路３９に供給される。
【００４９】
これを繰り返すことで、垂直フィルタタップ回路３９への供給信号は、”Ｃ  ｌｉｎｅ  ２Ｎ−１”、”０”、”Ｃ  ｌｉｎｅ  ２Ｎ＋１”、”０”、．．．のようになる。
【００５０】
間引かれた部分は、０データで補間されたことになる。これが、垂直フィルタタップゲイン回路３５〜３９にてフィルタリングされる。０データ保管したので全体的にレベルが１／２になり、それを補償するために、２倍ゲイン回路４８にて元のレベルに戻す。
【００５１】
輝度信号の処理は、従来の回路と同様になる。４：２：２、４：４：４フォーマット時のクロマ信号処理は、ｓｅｌ＝‘１’にすることで、従来同様に動作する。
【００５２】
本発明によるクロマ処理に関する画像スケーリング回路の実施形態の第３の実施例を、図５乃至図７に基づいて以下に説明する。
【００５３】
図５は、本発明による画像スケーリング回路の実施形態例における構成の一例であり、従来のスケーリング回路に対して垂直フィルタタップゲイン回路３５〜３９の代わりに垂直フィルタタップ切り替えゲイン回路４９を用いて構成されている。
【００５４】
垂直フィルタタップ切り替えゲイン回路４９の概要は、図７を用いて説明する。図７［Ａ］が実現すべき垂直フィルタのタップゲイン回路とした場合、図７［Ｂ］のように偶数系列が０入力の場合に半分のゲイン回路は機能しない、また、図７［Ｃ］のように奇数系列が０入力の場合も他方のゲイン回路が機能しない。全体で２Ｎ個のゲイン回路が必要としてこのようにデータの半分が間引かれたデータが入力される場合、図７［Ｄ］、図［Ｅ］のようにゲイン回路の係数を切り替えることで、Ｎ個のゲイン回路で２Ｎ個のタップ数を実現出来る。図５の切り替えゲイン回路４９はこの考えを利用したもので、もともと４：４：４フォーマット入力に必要な垂直フィルタタップゲイン回路のタップ数を元に４：２：０の間引かれたデータを０と考えることでゲイン回路の係数を切り替えることで倍のタップ数を持っているように演算できる。
【００５５】
４：２：０フォーマットの画像信号が入力された場合のクロマ信号処理の動作を説明する。各ラインメモリは初期時にリセットされるが図６のタイミング図では処理の途中を表している。
【００５６】
まず有効な”Ｃ  ｌｉｎｅ  ２Ｎ−１”が入力される場合、ｓｅｌ＝’１’に制御される。この時切り替えゲイン回路４９では図７［Ｄ］相当の動作をする。
【００５７】
間引かれたラインに相当する次のラインではｓｅｌ＝’０’に制御される。この時垂直フィルタタップ切り替えゲイン回路４９では図７［Ｅ］相当の動作をする。
【００５８】
これを繰り返すことで垂直フィルタタップ切り替え回路４９からの出力を加算された結果は実施例２の場合に比べ倍のタップ数でフィルタ処理したことに相当する。
【００５９】
輝度信号の処理は従来の回路と同様になる。４：２：２、４：４：４フォーマット時のクロマ信号処理はｓｅｌを固定し選択される係数に実現したいフィルタのタップ係数を設定することで従来同様に動作する。
【００６０】
先の画像フォーマットごとの処理の概要を図１１（ａ）〜（ｃ）に、本発明を使用した場合を図８（Ａ）〜（Ｃ）に示す。図８（Ａ）では、４：２：０→４：２：２変換回路０９が不要となり、４：４：４ケーリング回路１１の代わりに４：２：０，４：４：４→４：４：４スケーリング回路５０を用いる。図８（Ｂ）では、４：２：０→４：２：２変換回路０９が不要となり、４：２：２，４：４：４→４：４：４ケーリング回路１２の代わりに４：２：０，４：２：２，４：４：４→４：４：４スケーリング回路５１を用いる。図８（Ｃ）では、４：２：０→４：２：２変換回路０９が不要となり、４：２：２ケーリング回路１３の代わりに４：２：０，４：２：２→４：２：２スケーリング回路５２を用いる。
【図面の簡単な説明】
【００６１】
【図１】本発明の画像スケーリング回路の第１の実施形態例を示すブロック図である。
【図２】本発明の画像スケーリング回路の第１の実施形態例を説明する図である。
【図３】本発明の画像スケーリング回路の第２の実施形態例を示すブロック図である。
【図４】本発明の画像スケーリング回路の第２の実施形態例を説明する図である。
【図５】本発明の画像スケーリング回路の第３の実施形態例を示すブロック図である。
【図６】本発明の画像スケーリング回路の第３の実施形態例を説明する図である。
【図７】本発明の画像スケーリング回路の第３の実施形態例を説明する図である。
【図８】本発明に画像スケーリング回路を説明するブロック図である。
【図９】従来のデジタル放送表示装置を示すブロック図である。
【図１０】画像フォーマットを説明する図である。
【図１１】従来の画像スケーリング回路の処理ブロック図である。
【図１２】従来の４：２：０→４：２：２変換回路を示すブロック図である。
【図１３】従来の４：２：０→４：２：２変換回路の動作を説明する図である。
【図１４】従来の４：２：２→４：４：４変換回路を示すブロック図である。
【図１５】従来の４：２：２→４：４：４変換回路の動作を説明する図である。
【図１６】従来のスケーリング回路を示すブロック図である。
【図１７】従来のスケーリング回路を示すブロック図である。
【図１８】従来のスケーリング回路の動作を説明する図である。
【符号の説明】
【００６２】
０１：  アンテナ
０２：  チューナー
０３：  復号回路
０４：  ＶＩＤＥＯデコーダ
０５：  メモリ
０６：  バッファ制御
０７：  スケーリング回路
０８：  表示装置
０９：  ４：２：０→４：２：２変換回路
１０：  ４：２：２→４：４：４変換回路
１１：  ４：４：４スケーリング回路
１２：  ４：２：２，４：４：４→４：４：４スケーリング回路
１３：  ４：２：２スケーリング回路
１４：  入力セレクタ回路
１５：  ラインメモリ
１６：  加算回路
１７：  １／２ゲイン回路
１８：  出力セレクタ回路
１９：  入力セレクタ回路
２０：  バッファメモリ
２１：  フィルタタップゲイン回路
２２：  加算回路
２３：  垂直補間器
２４：  垂直フィルタ（補間用）
２５：  水平補間器
２６：  水平フィルタ（補間用）
２７：  垂直フィルタ（帯域制限用）
２８：  垂直間引き
２９：  水平フィルタ（帯域制限用）
３０：  水平間引き
３１，３２，３３，３４：  ラインメモリ
３５，３６，３７，３８，３９：  垂直フィルタタップゲイン回路
４０：  加算回路
４１：  バッファメモリ
４２：  水平フィルタタップゲイン回路
４３：  加算回路
４４：  加算回路
４５：  １／２ゲイン回路
４６：  セレクタ
４７：  セレクタ
４８：  ２倍ゲイン回路
４９：  垂直フィルタタップ切り替えゲイン回路
５０：  ４：２：０，４：４：４→４：４：４スケーリング回路
５１：  ４：２：０，４：２：２，４：４：４→４：４：４スケーリング回路
５２：  ４：２：０，４：２：２→４：２：２スケーリング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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