(57)【要約】【課題】チャージポンプ型の昇圧回路において、デバイスとしての占有面積を増大させることなく、昇圧容量に対する電流駆動能力を向上させること。【解決手段】容量Ｃ１の充電期間では、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とがオンし、電位ＶＣＣと電位ＶＳＳ間の電圧によって、容量Ｃ１が充電される。一方、昇圧容量の放電期間では、ＰＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４とがオンし、昇圧容量に蓄積された電荷が放電される。容量Ｃ１の放電期間において、セレクタＳＥＬ１が端子Ｔ１を選択し、出力電位ＶＤＤ２の変動に応じてＰＭＯＳトランジスタＱ３のゲートにかかる作動電圧が変化するフィードバック系が形成される。その際、容量Ｃ１に流し込む電流の経路（電位ＶＣＣと昇圧容量の低電圧側端子Ｃ１Ｎとの間）上には、ＰＭＯＳトランジスタＱ３の抵抗成分のみが存在し、差動増幅器は介在しない。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電位を第２電位まで昇圧する昇圧回路であって、
前記第１電位を入力するとともに、前記第２電位の変化に応じた電位を出力する差動増幅器と、
充電期間と放電期間とを交互に繰り返す昇圧容量と、
前記第１電位よりも高い第１基準電位と前記昇圧容量の一端との間に接続され、昇圧容量の充電期間にオンする第１スイッチ素子と、
前記第１電位よりも低い第２基準電位と前記昇圧容量の他端との間に接続され、昇圧容量の充電期間にオンする第２スイッチ素子と、
前記第１基準電位と前記昇圧容量の前記他端との間に接続され、昇圧容量の放電期間にオンする第３スイッチ素子としての第３トランジスタと、
前記第２電位の出力端子と前記昇圧容量の前記一端との間に接続され、昇圧容量の放電期間にオンする第４スイッチ素子と、
昇圧容量の充電期間において前記第２電位を選択し、昇圧容量の放電期間において前記差動増幅器の出力電位を選択し、選択した電位を前記第３トランジスタの制御端子に与える第１選択部と、
を備えた昇圧回路。
【請求項２】
前記第１スイッチ素子は、前記第１基準電位から前記昇圧容量の前記一端に向けて順方向となるダイオードを含む
請求項１記載の昇圧回路。
【請求項３】
前記第１スイッチ素子は、第１トランジスタであって、
昇圧容量の充電期間において前記差動増幅器の出力電位を選択し、昇圧容量の放電期間において前記第２電位を選択し、選択した電位を前記第１トランジスタの制御端子に与える第２選択部、を備えた
請求項１記載の昇圧回路。
【請求項４】
昇圧容量の充電期間において前記昇圧容量の前記一端を選択し、昇圧容量の放電期間において前記昇圧容量の前記他端を選択する第３選択部、を備え、
前記差動増幅器は、前記第１電位と、前記第３選択部によって選択された前記一端または前記他端の電位とを入力する
請求項３記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を昇圧させて出力電圧を得るための昇圧回路に関し、特に、チャージポンプ型の昇圧回路の効率を改良する技術に関する。
【背景技術】
【０００２】
一般に、チャージポンプ型の昇圧回路では、入力側から昇圧容量に対して充電を行う充電サイクルと、その昇圧容量の蓄積電荷を出力側に移送する放電サイクルとが繰り返し行われる。下記特許文献１，２に開示されるチャージポンプ型の昇圧回路では、入力電圧が非反転入力端子に印加される差動増幅器と、充電サイクルにおいてオンするスイッチ素子とを入力側に設け、放電サイクルにおいてオンするスイッチ素子を出力側に設けている。出力電圧の一部は、差動増幅器の反転入力端子に帰還される。
【０００３】
【特許文献１】特開２００２−３６９５００号公報
【特許文献２】再公表ＷＯ２００２／０６１９３１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述した従来のチャージポンプ型の昇圧回路を直列に接続させることで、入力電圧の数倍の出力電圧を得ることが可能となる。ここで、従来の昇圧回路において高い出力電圧、たとえば入力電圧のＮ倍の出力電圧を得る場合には、出力側を流れる負荷電流もＮ倍になるため、その負荷電流と同程度の大きさの電流を昇圧容量に流し込む必要がある。
しかしながら、従来のチャージポンプ型の昇圧回路では、高い出力電圧を得ようとした場合、差動増幅器内に設けられるトランジスタ、および、スイッチ素子を構成するトランジスタのオン抵抗により、負荷電流と同程度の電流を昇圧容量に流し込むことが困難になる。すなわち、従来のチャージポンプ型の昇圧回路では、高い出力電圧を得ようとするほど、昇圧の効率が悪化する。
一方、トランジスタ単体のオン抵抗を低下させるためには、ゲート幅を拡大する等の方法が存在するが、この方法は、昇圧回路を実装するためのデバイスの占有面積の増大を招来するため、好ましくない。
【０００５】
以上の観点から、デバイスとしての占有面積を増大させることなく、昇圧容量に対する電流駆動能力を向上させたチャージポンプ型の昇圧回路が望まれていた。
【課題を解決するための手段】
【０００６】
本発明は、第１電位を第２電位まで昇圧する昇圧回路であって、第１電位を入力するとともに、第２電位の変化に応じた電位を出力する差動増幅器と、充電期間と放電期間とを交互に繰り返す昇圧容量と、第１電位よりも高い第１基準電位と昇圧容量の一端との間に接続され、昇圧容量の充電期間にオンする第１スイッチ素子と、第１電位よりも低い第２基準電位と昇圧容量の他端との間に接続され、昇圧容量の充電期間にオンする第２スイッチ素子と、第１基準電位と昇圧容量の他端との間に接続され、昇圧容量の放電期間にオンする第３スイッチ素子としての第３トランジスタと、第２電位の出力端子と昇圧容量の一端との間に接続され、昇圧容量の放電期間にオンする第４スイッチ素子と、昇圧容量の充電期間において第２電位を選択し、昇圧容量の放電期間において差動増幅器の出力電位を選択し、選択した電位を第３トランジスタの制御端子に与える第１選択部と、を備えている。
【０００７】
本発明の昇圧回路において、昇圧容量の充電期間では、第１スイッチ素子と第２スイッチ素子とがオンし、第１基準電位と第２基準電位間の電圧によって、昇圧容量が充電される。一方、昇圧容量の放電期間では、第３スイッチ素子（第３トランジスタ）と第４スイッチ素子とがオンし、昇圧容量に蓄積された電荷が放電される。
本発明の昇圧回路では、昇圧容量の放電期間において、出力側の第２電位の変動に応じて第３トランジスタの制御端子にかかる作動電圧が変化するフィードバック系が形成され、出力側では第２電位が保持される。
【０００８】
本発明の昇圧回路では、昇圧容量の放電期間において、昇圧容量に流し込む電流の経路（第１基準電位と昇圧容量の他端（低電位側）との間）上には、第３トランジスタの抵抗成分のみが存在し、差動増幅器は介在しない。したがって、本発明の昇圧回路は、放電時の電流駆動能力が高い。
【発明の効果】
【０００９】
本発明によれば、デバイスとしての占有面積が増大することなく、昇圧容量に対する電流駆動能力を向上させることができ、高い昇圧効率を実現することができる。
【発明を実施するための最良の形態】
【００１０】
＜第１の実施形態＞
以下、本発明の昇圧回路の第１の実施形態について説明する。
【００１１】
（昇圧回路の構成）
先ず、本実施形態に係る昇圧回路１の構成について図１および図２を参照して説明する。図１は、本実施形態に係る昇圧回路１の回路構成を示す図である。図２は、昇圧回路１に与えられる（ａ）クロック信号φ１、（ｂ）クロック信号φ２、および、（ｃ）セレクタＳＥＬ１（後述する）の選択動作を示すタイミングチャートである。
図１に示す昇圧回路１は、入力端子ＩＮに電位ＶＲＥＦが与えられ、入力端子に生ずる入力電圧の２倍の電圧を出力端子ＯＵＴから出力する回路である。すなわち、昇圧回路１は、出力端子ＯＵＴの電位をＶＤＤ２とすると、出力電圧（ＶＤＤ２−ＶＳＳ）が入力電圧（ＶＲＥＦ−ＶＳＳ）の２倍となる回路である。
また、昇圧回路１に入力される電位ＶＲＥＦは、電位ＶＳＳ＜電位ＶＲＥＦ＜電位ＶＣＣを満足するレベルにあるとする。なお、以下の説明においては、電圧は、特記しない限り、電位ＶＳＳを基準とした電圧を指すものとする。電位ＶＳＳは、たとえば接地電位に接続される。
【００１２】
実施形態に係る昇圧回路１は、クロック信号φ１，φ２によって動作するトランジスタＱ１〜Ｑ４と、昇圧容量としての容量Ｃ１と、出力電圧を保持する容量Ｃ２と、第１選択部としてのセレクタＳＥＬ１と、差動増幅器ＯＰ１と、センス抵抗としての抵抗Ｒ２１，Ｒ２２とを備える。
容量Ｃ１は、高電位側の一端Ｃ１Ｐと、低電位側の他端Ｃ１Ｎとを備え、充放電を繰り返し行う。すなわち、図２（ａ），（ｂ）に示すように、容量Ｃ１は、クロック信号φ１がハイレベルのときに充電を行い、クロック信号φ２がハイレベルのときに放電を行う。クロック信号φ１，φ２は、ともにハイレベルとなることはない。
【００１３】
第１スイッチ素子としてのＰＭＯＳトランジスタＱ１、および、第２スイッチ素子としてのＮＭＯＳトランジスタＱ２は、容量Ｃ１の充電期間にオンするトランジスタである。
ＰＭＯＳトランジスタＱ１のソースは、電位ＶＣＣに接続され、ドレインは、容量Ｃ１の端子Ｃ１Ｐに接続される。ＰＭＯＳトランジスタＱ１は、ゲートに与えられるクロック信号φ１に応じて動作する。
ＮＭＯＳトランジスタＱ２のソースは、電位ＶＳＳに接続され、ドレインは、容量Ｃ１の端子Ｃ１Ｎに接続される。ＮＭＯＳトランジスタＱ２は、ゲートに与えられるクロック信号φ１に応じて動作する。
【００１４】
第３スイッチ素子としてのＰＭＯＳトランジスタＱ３、および、第４スイッチ素子としてのＰＭＯＳトランジスタＱ４は、容量Ｃ１の放電期間にオンするトランジスタである。
ＰＭＯＳトランジスタＱ３のソースは、電位ＶＣＣに接続され、ドレインは、容量Ｃ１の端子Ｃ１Ｎに接続される。ＰＭＯＳトランジスタＱ３は、セレクタＳＥＬ１のいずれかの端子Ｓ１またはＳ２がゲートに接続されて動作する。
ＰＭＯＳトランジスタＱ４のソースは、容量Ｃ１の端子Ｃ１Ｐに接続され、ドレインは出力端子ＯＵＴ（出力電位ＶＤＤ２）に接続される。ＰＭＯＳトランジスタＱ４は、ゲートに与えられるクロック信号φ２に応じて動作する。
【００１５】
容量Ｃ２は、その高電位側の一端Ｃ２ＰがＰＭＯＳトランジスタＱ４のドレインと出力端子ＯＵＴ間に接続されるようにして設けられる。容量Ｃ２の低電位側の他端は、電位ＶＳＳに接続される。容量Ｃ２には、容量Ｃ１の放電期間に、容量Ｃ１に蓄積されていた電荷が移送される。また、容量Ｃ２は、充電期間に出力電位をＶＤＤ２に保持するとともに、出力電圧のリップルを低減させる平滑容量としての機能も有する。
【００１６】
セレクタＳＥＬ１は、クロック信号φ２のレベルに応じて、差動増幅器ＯＰ１の出力端子に接続される端子Ｓ１、出力電位ＶＤＤ２に接続される端子Ｓ２のいずれかを選択し、ＰＭＯＳトランジスタＱ３のゲートに接続する。具体的には、セレクタＳＥＬ１は、図２（ｃ）に示すように、クロック信号φ２がローレベルの期間（充電期間）において端子Ｓ２を選択し、クロック信号φ２がハイレベルの期間（放電期間）において端子Ｓ１を選択する。
【００１７】
差動増幅器ＯＰ１は、出力電位ＶＤＤ２と電位ＶＳＳとの間に接続される抵抗Ｒ２１，Ｒ２２によって分圧された電位レベルを非反転入力端子（＋）に入力し、入力端子ＩＮから所定の電位ＶＲＥＦを反転入力端子（−）に入力して、電位ＯＰ１＿ＯＵＴを出力端子から出力する。電位ＯＰ１＿ＯＵＴは、電位ＶＣＣと電位ＶＳＳとの間の中間電位となる。
前述したセレクタＳＥＬ１は、放電期間において端子Ｓ１を選択し、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴがＰＭＯＳトランジスタＱ３のゲートに印加される。これにより、本実施形態に係る昇圧回路１では、放電期間において、出力電位ＶＤＤ２の変動に応じてＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳが変化するフィードバック系が形成される。
【００１８】
センス抵抗としての抵抗Ｒ２１，Ｒ２２の抵抗値の比は、昇圧回路１のフィードバック系におけるループゲインを規定し、入力電位ＶＲＥＦと、差動増幅器ＯＰ１の非反転入力端子の電位とが同一となるように決定される。本実施形態の場合、出力電圧が入力電圧の２倍となるようにするため、Ｒ２１：Ｒ２２＝１：１とする。
【００１９】
（昇圧回路の動作）
次に、実施形態に係る昇圧回路１の動作を図３および図４を参照して説明する。
【００２０】
（１）充電期間の動作
先ず、図３を参照して、昇圧回路１の充電期間における動作を説明する。
図２に示したように、昇圧回路１の充電期間には、クロック信号φ１はハイレベルとなり、クロック信号φ２はローレベルとなり、セレクタＳＥＬ１は、端子Ｓ２を選択する。これにより、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２がオンする。ＰＭＯＳトランジスタＱ３は、ゲートに電位ＶＤＤ２（＞ＶＣＣ）が印加され、ゲート・ソース間電圧ＶＧＳ＞０となるためオフする。ＰＭＯＳトランジスタＱ４もオフする。
したがって、図３に示したように、容量Ｃ１には、電圧（ＶＣＣ−ＶＳＳ）が印加され、電荷が蓄積される。
【００２１】
（２）放電期間の動作（ブースト動作）
次に、図４を参照して、昇圧回路１の放電期間における動作を説明する。
図２に示したように、昇圧回路１の放電期間には、クロック信号φ１はローレベルとなり、クロック信号φ２はハイレベルとなり、セレクタＳＥＬ１は端子Ｓ１を選択する。これにより、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２がオフする。ＰＭＯＳトランジスタＱ３は、ゲートに差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴ（電位ＶＣＣと電位ＶＳＳとの間の中間電位）が印加され、ゲート・ソース間電圧ＶＧＳ＜０となるためオンする。ＰＭＯＳトランジスタＱ４もオンする。
したがって、図４に示したように、容量Ｃ１に蓄積された電荷が容量Ｃ２に移送される。
【００２２】
昇圧回路１の放電期間においては、差動増幅器ＯＰ１の動作により、出力電圧（ＶＤＤ２−ＶＳＳ）は、常に入力電圧（ＶＲＥＦ−ＶＳＳ）の２倍となるように保たれる。この点について、以下説明する。なお、以下の説明では、出力電圧が入力電圧の２倍となっているような状態を「平衡状態」という。
【００２３】
昇圧回路１では、上述した回路構成により、差動増幅器ＯＰ１がセンス抵抗（Ｒ２１，Ｒ２２）を介して出力電位ＶＤＤ２をモニタしている。そして、平衡状態が崩れ、出力電圧が入力電圧の２倍よりも高くなると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも高くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも高くなる。すると、ＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも減少し、ＰＭＯＳトランジスタＱ３のオン抵抗が増大する。このＰＭＯＳトランジスタＱ３のオン抵抗の増大により、容量Ｃ１に対する入力電流が減少し、容量Ｃ１の端子間電圧が低下する。これにより、出力電圧が低下することになる。
【００２４】
一方、平衡状態が崩れ、出力電圧が入力電圧の２倍よりも減少すると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも低くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも低くなる。すると、ＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも高くなり、ＰＭＯＳトランジスタＱ３のオン抵抗が減少する。このＰＭＯＳトランジスタＱ３のオン抵抗の減少により、容量Ｃ１に対する入力電流が増加し、容量Ｃ１の端子間電圧が高くなる。これにより、出力電圧が高くなることになる。
【００２５】
この昇圧回路１では、出力電圧の変化がＰＭＯＳトランジスタＱ３を流れる電流の変化に瞬時に反映されるため、放電期間においては常に、上述した平衡状態、すなわち、出力電圧が入力電圧の２倍となっている状態が保持される。
【００２６】
従来のチャージポンプ型の昇圧回路においては、放電期間において、昇圧容量に流し込む電流の経路上に差動増幅器とスイッチ素子が含まれているため（たとえば、上記特許文献１の図３（Ｂ）参照）、差動増幅器内に設けられるトランジスタ、および、スイッチ素子を構成するトランジスタのオン抵抗が大きく、昇圧容量に対して、出力側の負荷電流に相当する電流を流し込むことができない場合がある。
一方、図４を参照すると、本実施形態の昇圧回路１において、昇圧容量に流し込む電流の経路（電位ＶＣＣと容量Ｃ１の端子Ｃ１Ｎとの間）上には、ＰＭＯＳトランジスタＱ３のオン抵抗のみが存在し、差動増幅器が介在しない。したがって、本実施形態の昇圧回路１は、従来の昇圧回路と比較して、放電時の電流駆動能力が高いため、高い出力電圧を得ようとする場合でも、高い昇圧効率を実現することができる。
【００２７】
以上説明したように、本実施形態に係る昇圧回路は、出力電圧の変化に応じて動作する差動増幅器ＯＰ１と、容量Ｃ１（昇圧容量）の放電期間にオンして、電位ＶＣＣから容量Ｃ１に電流を流し込むトランジスタＱ３（第３トランジスタ）と、容量Ｃ１の放電期間に差動増幅器の出力電位を選択し、その出力電位をトランジスタＱ３のゲートに印加するセレクタＳＥＬ１（第１選択部）とを有しているため、放電期間において、差動増幅器ＯＰ１を含むフィーバック系によって所望の出力電圧（上記実施形態では入力電圧の２倍）が保持されるとともに、トランジスタＱ３を介した容量Ｃ１に対する電流供給経路に差動増幅器ＯＰ１が含まれないため、電流駆動能力が高い。したがって、この昇圧回路は、特に高い出力電圧を得ようとする場合において、昇圧効率を高めることができる。
【００２８】
また、ＭＯＳ型トランジスタではゲート幅とオン抵抗とは反比例の関係にあるが、この昇圧回路は、ＰＭＯＳトランジスタＱ３のオン抵抗を低減させて昇圧効率を高めるために、ＰＭＯＳトランジスタＱ３のゲート幅を拡張させるという手段を用いる必要がなく、昇圧回路を形成するデバイスの占有面積を増加させずに済む。換言すると、同一のデバイス面積および同一の昇圧効率を前提とした場合には、本実施形態に係る昇圧回路は、従来の昇圧回路と比較すると、昇圧容量に対する電流供給経路上に差動増幅器ＯＰ１が存在しないため、その分ＰＭＯＳトランジスタＱ３のオン抵抗を大きく設定する余裕が生じ、ＰＭＯＳトランジスタＱ３のゲート幅を小さくすることができる、と言うこともできる。
【００２９】
＜第２の実施形態＞
次に、本発明の昇圧回路の第２の実施形態について説明する。
図５は、本実施形態における昇圧回路の構成を示す回路図であるが、図１に示した第１の実施形態の昇圧回路と同一の部位については、同一の符号を付して重複説明を行わない。
【００３０】
（昇圧回路の構成）
先ず、本実施形態に係る昇圧回路２の構成を、図５を参照して説明する。
本実施形態に係る昇圧回路２では、第１の実施形態に係る昇圧回路１（図１参照）におけるＰＭＯＳトランジスタＱ１の代わりに、ダイオードＤ１を設けている。このダイオードＤ１は、アノードが電位ＶＣＣに接続され、カソードが容量Ｃ１の端子Ｃ１Ｐに接続される。この昇圧回路２の構成は、ダイオードＤ１を除けば、第１の実施形態に係る昇圧回路１と同一である。
【００３１】
（昇圧回路の動作）
次に、昇圧回路２の動作を説明する。
昇圧回路２では、電位ＶＣＣから容量Ｃ１の高電位側の端子Ｃ１Ｐに向けて順方向となるようにダイオードＤ１が設けられているので、昇圧回路２の起動前から、このダイオードＤ１を介して容量Ｃ１に電荷が蓄積されている。それゆえ、充電動作のときには、ＮＭＯＳトランジスタＱ２のゲートに印加するクロック信号φ１がハイレベルとなった時点において、電位ＶＣＣから容量Ｃ１に向けて流れる突入電流が非常に少ない。したがって、本実施形態に係る昇圧回路２では、充電時の突入電流から回路素子を保護することが可能となる。
【００３２】
なお、この昇圧回路２の放電期間の動作は、前述した昇圧回路１と同様である。また、昇圧回路２では、ダイオードＤ１の代わりに、寄生ダイオード付のＰＭＯＳトランジスタを用いることもできる。
【００３３】
＜第３の実施形態＞
次に、本発明の昇圧回路の第３の実施形態について説明する。
図６は、本実施形態における昇圧回路の構成を示す回路図であるが、図１に示した第１の実施形態の昇圧回路と同一の部位については、同一の符号を付して重複説明を行わない。
【００３４】
（昇圧回路の構成）
先ず、本実施形態に係る昇圧回路３の構成について図６および図７を参照して説明する。図７は、昇圧回路３に与えられる（ａ）クロック信号φ１、（ｂ）クロック信号φ２、（ｃ）セレクタＳＥＬ１、および、（ｄ）セレクタＳＥＬ２（後述する）の選択動作を示すタイミングチャートである。
本実施形態に係る昇圧回路３は、昇圧回路１（図１参照）と比較すると、ＰＭＯＳトランジスタＱ３のゲートに設けられた構成が、ＰＭＯＳトランジスタＱ１のゲートに対しても同様に設けられている。すなわち、昇圧回路３は、昇圧回路１に対して、第２選択部としてのセレクタＳＥＬ２をさらに備えている。
【００３５】
セレクタＳＥＬ２は、クロック信号φ１のレベルに応じて、差動増幅器ＯＰ１の出力端子に接続される端子Ｓ１、出力電位ＶＤＤ２に接続される端子Ｓ２のいずれかを選択し、ＰＭＯＳトランジスタＱ１のゲートに接続する。具体的には、セレクタＳＥＬ２は、図７（ｄ）に示すように、クロック信号φ１がハイレベルの期間（充電期間）において端子Ｓ１を選択し、クロック信号φ１がローレベルの期間（放電期間）において端子Ｓ２を選択する。
一方、第１の実施形態の場合と同様、セレクタＳＥＬ１は、図７（ｃ）に示すように、クロック信号φ１がハイレベルの期間（充電期間）において端子Ｓ２を選択し、クロック信号φ２がハイレベルの期間（放電期間）において端子Ｓ１を選択する。
【００３６】
上述した構成により、本実施形態に係る昇圧回路３では、充電期間においては、差動増幅器ＯＰ１を介し、出力電位ＶＤＤ２の変動に応じてＰＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳが変化するフィードバック系が形成されるとともに、放電期間においては、差動増幅器ＯＰ１を介し、出力電位ＶＤＤ２の変動に応じてＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳが変化するフィードバック系が形成されることになる。
【００３７】
（昇圧回路の動作）
次に、実施形態に係る昇圧回路３の動作を図８および図９を参照して説明する。
【００３８】
（１）充電期間の動作
先ず、図８を参照して、昇圧回路３の充電期間における動作を説明する。
図７に示したように、昇圧回路３の充電期間には、クロック信号φ１はハイレベルとなり、クロック信号φ２はローレベルとなり、セレクタＳＥＬ１は端子Ｓ２を選択し、セレクタＳＥＬ２は端子Ｓ１を選択する。
これにより、ＰＭＯＳトランジスタＱ１は、ゲートに差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴ（電位ＶＣＣと電位ＶＳＳとの間の中間電位）が印加され、ゲート・ソース間電圧ＶＧＳ＜０となるためオンする。ＮＭＯＳトランジスタＱ２は、ゲートにハイレベルのクロック信号φ１が印加されてオンする。
ＰＭＯＳトランジスタＱ３は、ゲートに電位ＶＤＤ２（＞ＶＣＣ）が印加され、ゲート・ソース間電圧ＶＧＳ＞０となるためオフする。ＰＭＯＳトランジスタＱ４もオフする。
したがって、図８に示したように、容量Ｃ１には、電圧（ＶＣＣ−ＶＳＳ）が印加され、電荷が蓄積される。
【００３９】
昇圧回路３の充電期間においては、差動増幅器ＯＰ１の動作により、容量Ｃ１の高電位側の端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐは、電位ＶＲＥＦと同一となるように制御される。この点について、以下説明する。なお、以下の説明では、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦと同一となっている状態を「平衡状態」という。
また、昇圧回路３の放電動作（後述する）により、出力電圧（ＶＤＤ２−ＶＳＳ）は、常に入力電圧（ＶＲＥＦ−ＶＳＳ）の２倍となるように保たれており、昇圧回路３の充電期間には、平衡状態において差動増幅器ＯＰ１の非反転入力端子に電位ＶＲＥＦ相当の電位が印加される。
【００４０】
昇圧回路３では、上述した回路構成により、充電期間において、差動増幅器ＯＰ１がセンス抵抗（Ｒ２１，Ｒ２２）を介して出力電位ＶＤＤ２をモニタしている。そして、平衡状態が崩れ、出力電圧が入力電圧の２倍よりも高くなると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも高くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも高くなる。すると、ＰＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも減少し、ＰＭＯＳトランジスタＱ１のオン抵抗が増大する。このＰＭＯＳトランジスタＱ１のオン抵抗の増大により、容量Ｃ１に対する入力電流が減少し、容量Ｃ１の端子間電圧が低下する。これにより、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが低下する。
【００４１】
一方、平衡状態が崩れ、出力電圧が入力電圧の２倍よりも減少すると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも低くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも低くなる。すると、ＰＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも高くなり、ＰＭＯＳトランジスタＱ１のオン抵抗が減少する。このＰＭＯＳトランジスタＱ１のオン抵抗の減少により、容量Ｃ１に対する入力電流が増加し、容量Ｃ１の端子間電圧が上昇する。これにより、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが上昇する。
【００４２】
この昇圧回路３では、出力電圧の変化がＰＭＯＳトランジスタＱ１を流れる電流の変化に瞬時に反映されるため、充電期間においては常に、上述した平衡状態、すなわち、容量Ｃ１の端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦと同一となっている状態が保持される。すなわち、第１の実施形態に係る昇圧回路１と異なり、充電期間において、容量Ｃ１に印加される電圧が（ＶＲＥＦ−ＶＳＳ）に制限される。
【００４３】
（２）放電期間の動作（ブースト動作）
次に、図９を参照して、昇圧回路３の放電期間における動作を説明する。
図７に示したように、昇圧回路３の放電期間には、クロック信号φ１はローレベルとなり、クロック信号φ２はハイレベルとなり、セレクタＳＥＬ１は端子Ｓ１を選択し、セレクタＳＥＬ２は端子Ｓ２を選択する。
これにより、ＰＭＯＳトランジスタＱ１は、ゲートに電位ＶＤＤ２（＞ＶＣＣ）が印加され、ゲート・ソース間電圧ＶＧＳ＞０となるためオフする。ＮＭＯＳトランジスタＱ２もオフする。
ＰＭＯＳトランジスタＱ３は、ゲートに差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴ（電位ＶＣＣと電位ＶＳＳとの間の中間電位）が印加され、ゲート・ソース間電圧ＶＧＳ＜０となるためオンする。ＰＭＯＳトランジスタＱ４もオンする。
したがって、図９に示したように、容量Ｃ１に蓄積された電荷が放電し、容量Ｃ２に移送される。
【００４４】
すなわち、昇圧回路３は、放電期間において前述した昇圧回路１（図１）と同一の構成となり、その動作は昇圧回路１と同一である。したがって、昇圧回路３は、昇圧回路１と同様、出力電圧のＰＭＯＳトランジスタＱ３のゲートへのフィードバックによって、出力電圧が入力電圧の２倍に保持されるとともに、高い電流駆動能力が得られる。
【００４５】
以上説明したように、本実施形態に係る昇圧回路によれば、第１の実施形態の昇圧回路１の構成に加えて、充電期間に差動増幅器ＯＰ１の出力電位を選択して、その出力電位をＰＭＯＳトランジスタＱ１のゲートに与えるセレクタＳＥＬ２（第２選択部）をさらに有しているため、第１の実施形態の昇圧回路１と同様の効果が得られることに加え、充電期間において、差動増幅器ＯＰ１を含むフィーバック系により、容量Ｃ１に印加される電圧が（ＶＲＥＦ−ＶＳＳ）に制限される。したがって、本実施形態の昇圧回路では、１回の充電期間における充電量が少なくて済み、突入電流を抑制することができる。
【００４６】
この昇圧回路は、ＰＭＯＳトランジスタＱ１，Ｑ３のオン抵抗を低減させて昇圧効率を高めるために、ＰＭＯＳトランジスタＱ１，Ｑ３のゲート幅を拡張させるという手段を用いる必要がなく、昇圧回路を形成するデバイスの占有面積を増加させずに済む。換言すると、同一のデバイス面積および同一の昇圧効率を前提とした場合には、本実施形態に係る昇圧回路は、従来の昇圧回路と比較すると、昇圧容量に対する電流供給経路上に差動増幅器ＯＰ１が存在しないため、その分ＰＭＯＳトランジスタＱ１，Ｑ３のオン抵抗を大きく設定する余裕が生じ、ＰＭＯＳトランジスタＱ１，Ｑ３のゲート幅を小さくすることができる、と言うこともできる。
【００４７】
＜第４の実施形態＞
次に、本発明の昇圧回路の第４の実施形態について説明する。
図１０は、本実施形態における昇圧回路の構成を示す回路図であるが、図６に示した第３の実施形態の昇圧回路と同一の部位については、同一の符号を付して重複説明を行わない。
【００４８】
（昇圧回路の構成）
先ず、本実施形態に係る昇圧回路４の構成について図１０および図１１を参照して説明する。図１１は、昇圧回路４に与えられる（ａ）クロック信号φ１、（ｂ）クロック信号φ２、（ｃ）セレクタＳＥＬ１、（ｄ）セレクタＳＥＬ２、および、（ｅ）セレクタＳＥＬ３（後述する）の選択動作を示すタイミングチャートである。
本実施形態に係る昇圧回路４は、昇圧回路３（図６参照）と比較すると、出力電圧の変化を検出する抵抗Ｒ２１，Ｒ２２を除去し、その代わりに、昇圧容量である容量Ｃ１の高電位側の一端Ｃ１Ｐまたは低電位側の他端Ｃ１Ｎのいずれかを選択して、差動増幅器ＯＰ１の非反転入力端子に接続するためのセレクタＳＥＬ３（第３選択部）が設けられている。
【００４９】
すなわち、図１０に示すように、セレクタＳＥＬ３は、クロック信号φ１のレベルに応じて、容量Ｃ１の端子Ｃ１Ｐに接続される端子Ｓ３、容量Ｃ１の端子Ｃ１Ｎに接続される端子Ｓ４のいずれかを選択し、差動増幅器ＯＰ１の非反転入力端子に接続する。具体的には、セレクタＳＥＬ３は、図１１（ｅ）に示すように、クロック信号φ１がハイレベルの期間（充電期間）において端子Ｓ３を選択し、クロック信号φ１がローレベルの期間（放電期間）において端子Ｓ４を選択する。
【００５０】
上述した構成により、本実施形態に係る昇圧回路４では、充電期間においては、差動増幅器ＯＰ１を介し、容量Ｃ１の高電位側の端子Ｃ１Ｐの電位変動に応じてＰＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳが変化するフィードバック系が形成されるとともに、放電期間においては、差動増幅器ＯＰ１を介し、容量Ｃ１の低電位側の端子Ｃ１Ｎの電位変動に応じてＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳが変化するフィードバック系が形成されることになる。
【００５１】
（昇圧回路の動作）
次に、実施形態に係る昇圧回路４の動作を図１２および図１３を参照して説明する。
【００５２】
（１）充電期間の動作
先ず、図１２を参照して、昇圧回路４の充電期間における動作を説明する。
昇圧回路４において、クロック信号φ１がハイレベルとなる充電期間においてＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２がオンし、容量Ｃ１に対して電圧（ＶＣＣ−ＶＳＳ）が印加され、電荷が蓄積される点は、前述した昇圧回路３（図８参照）と同様である。
【００５３】
昇圧回路４の充電期間には、セレクタＳＥＬ３が端子Ｓ３を選択し、容量Ｃ１の高電位側の端子Ｃ１Ｐと差動増幅器ＯＰ１の非反転入力端子とが接続される。
【００５４】
昇圧回路４の充電期間においては、差動増幅器ＯＰ１の動作により、容量Ｃ１の高電位側の端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐは、電位ＶＲＥＦと同一となるように制御される。この点について、以下説明する。なお、以下の説明では、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦと同一となっている状態を「平衡状態」という。
【００５５】
昇圧回路４では、上述した回路構成により、充電期間において、差動増幅器ＯＰ１が容量Ｃ１の端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐをモニタしている。そして、平衡状態が崩れ、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦよりも高くなると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも高くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも高くなる。すると、ＰＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも減少し、ＰＭＯＳトランジスタＱ１のオン抵抗が増大する。このＰＭＯＳトランジスタＱ１のオン抵抗の増大により、容量Ｃ１に対する入力電流が減少し、容量Ｃ１の端子間電圧が低下する。これにより、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが低下する。
【００５６】
一方、平衡状態が崩れ、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦよりも減少すると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも低くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも低くなる。すると、ＰＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも高くなり、ＰＭＯＳトランジスタＱ１のオン抵抗が減少する。このＰＭＯＳトランジスタＱ１のオン抵抗の減少により、容量Ｃ１に対する入力電流が増加し、容量Ｃ１の端子間電圧が上昇する。これにより、端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが上昇する。
【００５７】
この昇圧回路４では、端子Ｃ１Ｐの電位の変化がＰＭＯＳトランジスタＱ１を流れる電流の変化に瞬時に反映されるため、充電期間においては常に、上述した平衡状態、すなわち、容量Ｃ１の端子Ｃ１Ｐの電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦと同一となっている状態が保持される。すなわち、第３の実施形態に係る昇圧回路３同様、充電期間において、容量Ｃ１に印加される電圧が（ＶＲＥＦ−ＶＳＳ）に制限される。
【００５８】
（２）放電期間の動作（ブースト動作）
次に、図１３を参照して、昇圧回路４の放電期間における動作を説明する。
昇圧回路４において、クロック信号φ２がハイレベルとなる放電期間においてＰＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ４がオンし、容量Ｃ１に蓄積された電荷が放電し、容量Ｃ２に移送される点は、前述した昇圧回路３（図９参照）と同様である。
【００５９】
昇圧回路４の放電期間には、セレクタＳＥＬ３が端子Ｓ４を選択し、容量Ｃ１の低電位側の端子Ｃ１Ｎと差動増幅器ＯＰ１の非反転入力端子とが接続される。
【００６０】
昇圧回路４の放電期間においては、差動増幅器ＯＰ１の動作により、容量Ｃ１の低電位側の端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎは、電位ＶＲＥＦと同一となるように制御される。この点について、以下説明する。なお、以下の説明では、端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎが電位ＶＲＥＦと同一となっている状態を「平衡状態」という。
【００６１】
昇圧回路４では、上述した回路構成により、放電期間において、差動増幅器ＯＰ１が容量Ｃ１の端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎをモニタしている。そして、平衡状態が崩れ、端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎが電位ＶＲＥＦよりも高くなると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも高くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも高くなる。すると、ＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも減少し、ＰＭＯＳトランジスタＱ３のオン抵抗が増大する。このＰＭＯＳトランジスタＱ３のオン抵抗の増大により、ＰＭＯＳトランジスタＱ３における電圧降下分が平衡状態の場合よりも大きくなり、端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎが低下する。
【００６２】
一方、平衡状態が崩れ、端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎが電位ＶＲＥＦよりも減少すると、差動増幅器ＯＰ１の非反転入力端子（＋）に入力される電位は、反転入力端子（−）の電位ＶＲＥＦよりも低くなるので、差動増幅器ＯＰ１の出力電位ＯＰ１＿ＯＵＴは、平衡状態の場合よりも低くなる。すると、ＰＭＯＳトランジスタＱ３のゲート・ソース間電圧ＶＧＳは、平衡状態の場合よりも高くなり、ＰＭＯＳトランジスタＱ３のオン抵抗が減少する。このＰＭＯＳトランジスタＱ３のオン抵抗の減少により、ＰＭＯＳトランジスタＱ３における電圧降下分が平衡状態の場合よりも小さくなり、端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎが上昇する。
【００６３】
この昇圧回路４では、端子Ｃ１Ｎの電位の変化がＰＭＯＳトランジスタＱ３を流れる電流の変化に瞬時に反映されるため、放電期間においては常に、上述した平衡状態、すなわち、容量Ｃ１の端子Ｃ１Ｎの電位Ｖ＿Ｃ１Ｎが電位ＶＲＥＦと同一となっている状態が保持される。
【００６４】
この昇圧回路４では、充電期間における平衡状態では、容量Ｃ１の端子Ｃ１Ｐ（高電位側端子）の電位Ｖ＿Ｃ１Ｐが電位ＶＲＥＦとなるように保持、すなわち、容量Ｃ１間の電圧が（ＶＲＥＦ−ＶＳＳ）となるように保持された後、放電期間における平衡状態では、容量Ｃ１の端子Ｃ１Ｎ（低電位側端子）の電位Ｖ＿Ｃ１Ｎが電位ＶＲＥＦとなるように保持される。したがって、この昇圧回路４では、出力電位ＶＤＤ２が（２×ＶＲＥＦ−ＶＳＳ）となり、出力電圧が入力電圧の２倍に昇圧される。
【００６５】
以上説明したように、本実施形態に係る昇圧回路によれば、第３の実施形態の昇圧回路３の構成に加えて、充電期間に容量Ｃ１の高電位側の端子を選択し、放電期間に容量Ｃ１の低電位側の端子を選択して、差動増幅器ＯＰ１の非反転入力端子に接続させるセレクタＳＥＬ３を有しているため、第１の実施形態の昇圧回路１、および、第３の実施形態の昇圧回路３と同様の効果、すなわち、電流駆動能力の向上、充電時の突入電流の抑制などの効果が得られることに加えて、出力電圧の変化を検出するための抵抗（Ｒ２１，Ｒ２２）を除去することができる。したがって、昇圧回路を低コストにて作製することができる。
【００６６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更その他の改変なども含まれる。
たとえば、本実施形態では、本発明のスイッチ素子としてＭＯＳ型トランジスタを用いた場合について説明したが、ＭＯＳ型トランジスタに限らずＭＩＳ型トランジスタ、バイポーラトランジスタ、サイリスタ等の他のスイッチ素子を用いることもできる。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態に係る昇圧回路の回路構成を示す図である。
【図２】第１の実施形態に係る昇圧回路に与えられるクロック信号とセレクタの選択動作を示すタイミングチャートである。
【図３】第１の実施形態に係る昇圧回路の充電動作を示す図である。
【図４】第１の実施形態に係る昇圧回路の放電動作を示す図である。
【図５】第２の実施形態に係る昇圧回路の回路構成を示す図である。
【図６】第３の実施形態に係る昇圧回路の回路構成を示す図である。
【図７】第３の実施形態に係る昇圧回路に与えられるクロック信号とセレクタの選択動作を示すタイミングチャートである。
【図８】第３の実施形態に係る昇圧回路の充電動作を示す図である。
【図９】第３の実施形態に係る昇圧回路の放電動作を示す図である。
【図１０】第４の実施形態に係る昇圧回路の回路構成を示す図である。
【図１１】第４の実施形態に係る昇圧回路に与えられるクロック信号とセレクタの選択動作を示すタイミングチャートである。
【図１２】第４の実施形態に係る昇圧回路の充電動作を示す図である。
【図１３】第４の実施形態に係る昇圧回路の放電動作を示す図である。
【符号の説明】
【００６８】
１〜４…昇圧回路
Ｃ１…容量（昇圧容量）
Ｃ２…容量
Ｑ１〜Ｑ４…ＭＯＳトランジスタ（第１スイッチ素子〜第４スイッチ素子）
ＳＥＬ１〜ＳＥＬ３…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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