(57)【要約】【課題】  遅延デバイスの電源電圧の変動を小さくすることにより、遅延デバイスの遅延時間の精度を高める。【解決手段】  入力された伝送信号を遅延する遅延デバイスであって、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された伝送信号を遅延する、直列に接続された複数の遅延素子と、複数の遅延素子の出力に対して、電源電圧ＶSSより大きく、電源電圧ＶDDより小さい所定の電圧を出力する、遅延素子の各出力に対してそれぞれ接続した複数の付加回路とを備え、遅延素子は、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、付加回路が、ディジタル回路の出力が２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力する遅延デバイス。【選択図】図６
2008029039.tif 000002
【特許請求の範囲】
【請求項１】
入力された伝送信号を遅延する遅延デバイスであって、
２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された前記伝送信号を遅延する遅延素子と、  
前記遅延素子の出力に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路と
を備えたことを特徴とする遅延デバイス。
【請求項２】
前記遅延デバイスは、
直列に接続された複数の前記遅延素子と、
複数の前記遅延素子の各出力に対してそれぞれ接続した複数の前記付加回路と
を更に備えたことを特徴とする請求項１に記載の遅延デバイス。
【請求項３】
前記遅延素子は、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項１に記載の遅延デバイス。
【請求項４】
前記付加回路が、電源電圧ＶSS及びＶDDのほぼ中点の電圧を出力することを特徴とする請求項３に記載の遅延デバイス。
【請求項５】
前記付加回路が、前記遅延素子の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１に記載の遅延デバイス。
【請求項６】
前記付加回路の出力インピーダンスが、前記遅延素子の出力インピーダンスの１／２から１／４の大きさであることを特徴とする請求項５に記載の遅延デバイス。
【請求項７】
前記付加回路が、入力された信号を反転して出力する第１の論理ゲートと、前記第１の論理ゲートの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の遅延デバイス。
【請求項８】
前記遅延素子は第２の論理ゲートを有し、前記第１の論理ゲートが、前記第２の論理ゲートとほぼ等しいベータレシオを有することを特徴とする請求項７に記載の遅延デバイス。
【請求項９】
前記第１の論理ゲートが、インバータ、ＮＡＮＤゲート、又はＮＯＲゲートを含むことを特徴とする請求項７に記載の遅延デバイス。
【請求項１０】
前記遅延素子は第２のインバータを有し、前記インバータが、前記第２のインバータとほぼ等しいベータレシオを有することを特徴とする請求項７に記載の遅延デバイス。
【請求項１１】
複数の前記遅延素子の出力の１つを選択して出力するスイッチユニットを更に備え、
前記付加回路は、前記スイッチユニットの出力に対して前記所定の電圧を出力することを特徴とする請求項２に記載の遅延デバイス。
【請求項１２】
直列に接続された複数の前記遅延素子と、    
入力された前記伝送信号を複数の前記遅延素子のいずれに入力するかを選択する選択回路とを備え、
前記付加回路は、前記入力された前記伝送信号に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力すること
を特徴とする請求項１に記載の遅延デバイス。
【請求項１３】
前記遅延素子が出力する前記伝送信号の電荷を蓄積する複数のコンデンサと、複数の前記コンデンサの各々と前記遅延素子の出力とを切断又は接続する、複数のスイッチとを更に備えたことを特徴とする請求項１に記載の遅延デバイス。
【請求項１４】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのゲートに前記電源電圧ＶDDが印加され、前記Ｐ型ＦＥＴのドレイン又はソースの少なくとも一方が前記ゲートに接続され、もう一方が前記スイッチに接続されることを特徴とする請求項１３に記載の遅延デバイス。
【請求項１５】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのゲートに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥＴのドレイン又はソースの少なくとも一方が前記ゲートに接続され、もう一方が前記スイッチに接続されることを特徴とする請求項１３に記載の遅延デバイス。
【請求項１６】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのゲートに前記電源電圧ＶDDが印加され、前記スイッチは、前記Ｐ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１３に記載の遅延デバイス。
【請求項１７】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのゲートに前記電源電圧ＶSSが印加され、前記スイッチは、前記Ｎ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１３に記載の遅延デバイス。
【請求項１８】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのドレイン及びソースに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥＴのゲートが前記スイッチに接続されることを特徴とする請求項１３に記載の遅延デバイス。
【請求項１９】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのゲート及びサブストレートに前記電源電圧ＶSSが印加され、前記スイッチは、前記Ｎ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１３に記載の遅延デバイス。
【請求項２０】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのゲート及びサブストレートに前記電源電圧ＶDDが印加され、前記スイッチは、前記Ｐ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１３に記載の遅延デバイス。
【請求項２１】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのドレイン、ソース、及びサブストレートに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥＴのゲートが前記スイッチに接続されることを特徴とする請求項１３に記載の遅延デバイス。
【請求項２２】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのドレイン、ソース、及びサブストレートに前記電源電圧ＶDDが印加され、前記Ｐ型ＦＥＴのゲートが前記スイッチに接続されることを特徴とする請求項１３に記載の遅延デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延デバイスに関し、特に、遅延素子の出力に対して所定の電圧を加える付加回路を有する遅延デバイスに関する。
【背景技術】
【０００２】
図１は、従来の遅延デバイスＤ１２の形態を示す。遅延デバイスＤ１２は、直列に接続された複数の遅延素子ＤＬを備える。入力された伝送信号は各遅延素子ＤＬにより遅延される。Ｔｄは、遅延デバイスＤ１２によって遅延される遅延時間を示す。
【０００３】
図２は、図１の遅延デバイスＤ１２に流れる電源電流の形態を示す。Ａに示すように遅延デバイスＤ１２に単一のパルス信号が入力されると、遅延素子ＤＬに加えられている電源電流が変動し、Ｂに示すようなバースト状の電源電流が流れる。この電源電流が流れる時間は、遅延時間Ｔｄに等しくなる。Ｃに示すように連続したパルス信号が遅延デバイスＤ１２に入力されると、Ｄに示すように最初に入力されたパルス信号によってバースト状の電源電流が遅延デバイスＤ１２に流れている間に、次のパルス信号によって新たなバースト状の電源電流が遅延デバイスＤ１２に流れる。このように２箇所以上の遅延素子ＤＬの電源電圧が同時に変動するときにも、遅延デバイスＤ１２全体に流れる電源電流の大きさがＥに示すように変動する。この電源電流の変動により遅延デバイスＤ１２の電源電圧ＶDD及びＶSSが変動するので遅延デバイスＤ１２の遅延時間の精度を低下させる原因となる。
【０００４】
図３は、従来の遅延デバイスＤ１２の他の形態を示す。遅延デバイスＤ１２は直列に接続された複数個のセレクタＳＥＬと、遅延デバイスＤ１２に入力された伝送信号を遅延してセレクタＳＥＬに与える遅延素子ＤＬを備える。遅延素子ＤＬは１個又は複数の直列に接続されたインバータＩＮＶを有する。セレクタＳＥＬは、遅延素子ＤＬを通過した信号又は遅延素子ＤＬを通過しない信号の一方を選択して出力する。セレクタＳＥＬの選択によって、遅延デバイスＤ１２において電源電力が消費されるタイミングが異なってくる。例えば全てのセレクタＳＥＬにおいて遅延素子ＤＬからの出力を選択した場合、伝送信号は遅い速度で遅延デバイスＤ１２を通過するので最も出力側のセレクタＳＥＬが電源電力を消費しているときに、最も入力側のセレクタＳＥＬも電源電力を消費する。すなわち、電源電力が遅延デバイスＤ１２の２箇所以上の場所で消費される。したがって、２箇所以上の場所において電源電流が変動するときと１箇所において電源電流が変動するときとでは遅延デバイスＤ１２の電源電圧が異なるので、遅延時間の精度が低下する。
【０００５】
図４に図３の遅延素子ＤＬと電気的に等価な回路を示す。駆動回路ＤＲと被駆動回路ＲＣとの間を接続する信号線路ＬＩＮには配線容量ＣＬが発生し、また被駆動回路ＲＣの入力端には入力容量ＣＧが形成される。入力容量ＣＧは接続される被駆動回路ＲＣの個数に比例し、また配線容量ＣＬは信号線路ＬＩＮの長さに比例する。入力容量ＣＧ及び配線容量ＣＬが増加すると、遅延デバイスＤ１２に信号を通過させるのにより大きい電流を必要とする。より大きい電流を使用すると図２のＥに示した電源電流の変化が増大し、遅延デバイスＤ１２が遅延する時間の精度が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、上記の課題を解決することのできる遅延デバイスを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一つの形態は、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された伝送信号を遅延する遅延素子と、遅延素子の出力に対して、電源電圧ＶSSより大きく、電源電圧ＶDDより小さい所定の電圧を出力する付加回路とを備えたことを特徴とする遅延デバイスを提供する。本形態の一つの態様においては、上記遅延デバイスにおいて、直列に接続された複数の遅延素子と、複数の遅延素子の各出力に対してそれぞれ接続した複数の付加回路とを更に備える。
【０００８】
本形態の他の態様においては、上記遅延デバイスにおいて、遅延デバイスは、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、付加回路が、ディジタル回路の出力が２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力する。本形態の他の態様においては、上記遅延デバイスにおいて、付加回路が、電源電圧ＶSS及びＶDDのほぼ中点の電圧を出力する。本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路の出力インピーダンスが、駆動回路の出力インピーダンスの１／２から１／４の大きさである。
【０００９】
本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が入力された信号を反転して出力する第１の論理ゲートと、第１の論理ゲートの入力端子と出力端子を接続した帰還回路を有する。本形態の更に他の態様においては、上記遅延デバイスにおいて、遅延素子は論理的反転出力を有した第２の論理ゲートを有し、第１の論理ゲートが、第２の論理ゲートとほぼ等しいベータレシオを有する。  本形態の更に他の態様においては、上記遅延デバイスにおいて、第１の論理ゲートが、インバータ、ＮＡＮＤゲート、又はＮＯＲゲートを含む。本形態の更に他の態様においては、上記遅延デバイスにおいて、遅延素子は第２のインバータを有し、第１のインバータが、第２のインバータとほぼ等しいベータレシオを有する。本形態の更に他の態様においては、上記遅延デバイスにおいて、複数の遅延素子の出力の１つを選択して出力するスイッチユニットを更に備え、付加回路は、スイッチユニットの出力に対して所定の電圧を出力する。
【００１０】
本形態の更に他の態様においては、上記遅延デバイスにおいて、直列に接続された複数の遅延素子と、入力された伝送信号を複数の遅延素子のいずれに入力するかを選択する選択回路とを備え、付加回路は、入力された伝送信号に対して、電源電圧ＶSSより大きく、電源電圧ＶDDより小さい所定の電圧を出力する。本形態の更に他の態様においては、上記遅延デバイスにおいて、遅延素子が出力する伝送信号の電荷を蓄積する複数のコンデンサと、複数のコンデンサの各々と遅延素子の出力とを切断又は接続する、複数のスイッチとを更に備える。
【００１１】
本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｐ型ＦＥＴを有し、Ｐ型ＦＥＴのゲートに電源電圧ＶDDが印加され、Ｐ型ＦＥＴのドレイン又はソースの少なくとも一方がゲートに接続され、もう一方がスイッチに接続される。本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｎ型ＦＥＴを有し、Ｎ型ＦＥＴのゲートに電源電圧ＶSSが印加され、Ｎ型ＦＥＴのドレイン又はソースの少なくとも一方がゲートに接続され、もう一方がスイッチに接続される。
【００１２】
本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｐ型ＦＥＴを有し、Ｐ型ＦＥＴのゲートに電源電圧ＶDDが印加され、スイッチは、Ｐ型ＦＥＴのドレイン及びソースと遅延素子とを接続又は切断する。本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｎ型ＦＥＴを有し、Ｎ型ＦＥＴのゲートに電源電圧ＶSSが印加され、スイッチは、Ｎ型ＦＥＴのドレイン及びソースと遅延素子とを接続又は切断する。本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｎ型ＦＥＴを有し、Ｎ型ＦＥＴのドレイン及びソースに電源電圧ＶSSが印加され、Ｎ型ＦＥＴのゲートがスイッチに接続される。
【００１３】
本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｎ型ＦＥＴを有し、Ｎ型ＦＥＴのゲート及びサブストレートに電源電圧ＶSSが印加され、スイッチは、Ｎ型ＦＥＴのドレイン及びソースと遅延素子の出力とを接続又は切断する。  本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｐ型ＦＥＴを有し、Ｐ型ＦＥＴのゲート及びサブストレートに電源電圧ＶDDが印加され、スイッチは、Ｐ型ＦＥＴのドレイン及びソースと遅延素子の出力とを接続又は切断する。本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｎ型ＦＥＴを有し、Ｎ型ＦＥＴのドレイン、ソース、及びサブストレートに電源電圧ＶSSが印加され、Ｎ型ＦＥＴのゲートがスイッチに接続される。
【００１４】
本形態の更に他の態様においては、上記遅延デバイスにおいて、コンデンサが、Ｐ型ＦＥＴを有し、Ｐ型ＦＥＴのドレイン、ソース、及びサブストレートに電源電圧ＶDDが印加され、Ｐ型ＦＥＴのゲートがスイッチに接続される。本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、Ｐ型ＦＥＴ及びＮ型ＦＥＴを有し、Ｐ型ＦＥＴ及びＮ型ＦＥＴのゲートのそれぞれに、順方向バイアス電圧が印加される。本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、電源電圧ＶSSより大きく、電源電圧ＶDDより小さい所定の電圧を出力する電圧源を有する。
【００１５】
本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、電圧源が出力した電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有する。  本形態の更に他の態様においては、上記遅延デバイスにおいて、信号線路と、付加回路との間に流れる電流を遮断する遮断手段を備える。本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、ＮＡＮＤゲートと、ＮＡＮＤゲートの一つの入力端子と出力端子を接続した帰還回路を有する。本形態の更に他の態様においては、上記遅延デバイスにおいて、ＮＡＮＤゲートが、信号線路と付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。
【００１６】
本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、ＮＯＲゲートと、ＮＯＲゲートの一つの入力端子と出力端子を接続した帰還回路を有する。本形態の更に他の態様においては、上記遅延デバイスにおいて、ＮＯＲゲートが、信号線路と付加回路との間に流れる電流を遮断する制御信号が入力される制御端子を有する。本形態の更に他の態様においては、上記遅延デバイスにおいて、付加回路が、信号線路の終端に接続される。本発明の一つの態様においては、付加回路が、駆動回路の出力インピーダンスよりも低い出力インピーダンスを有する。
【００１７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明を実施するための最良の形態】
【００１８】
図５は、本発明の遅延デバイスＤ１０の構成を示す。本発明の遅延デバイスＤ１０は、図５に示すように直列に接続された複数の遅延素子ＤＬと、複数の遅延素子ＤＬの各出力に対してそれぞれ接続した複数の付加回路ＡＤＣとを備える。付加回路ＡＤＣはＣＭＯＳ回路で構成されるインバータＩＮＶ（極性反転回路）に全帰還回路ＮＦを接続して構成することができる。遅延素子ＤＬは、入力された電圧に応じて２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）のいずれかを出力する。付加回路ＡＤＣは、電源電圧ＶSS及びＶDDのほぼ中点の電圧を遅延素子ＤＬの出力に対して出力する。そのため、遅延素子ＤＬが出力した電圧が、付加回路ＡＤＣが出力する中点電圧Ｖｃより高いときには、遅延素子ＤＬが出力した電圧に対して中点電圧Ｖｃが加えられることにより電圧の上昇が抑えられる。一方、遅延素子ＤＬが出力した電圧が、付加回路ＡＤＣが出力する中点電圧Ｖｃより低いときには、遅延素子ＤＬが出力した電圧に対して中点電圧Ｖｃが加えられることにより電圧の低下が抑えられる。このようにして付加回路ＡＤＣが出力する中点電圧Ｖｃは、遅延素子ＤＬが出力する電圧の変動を減少させる。
【００１９】
図６は、遅延デバイスＤ１０に流れる電源電流の波形を示す。Ａに示すように遅延デバイスＤ１０に単一のパルス信号が入力されると、Ｂのようにバースト状の電源電流が遅延デバイスＤ１０に流れる。また、付加回路ＡＤＣが中点電圧Ｖｃを遅延素子ＤＬに与えるので遅延素子ＤＬ及び付加回路ＡＤＣの電源電圧ＶDDからＶSSへ貫通電流Ｉｈｌが流れる。Ｂに示すように電源電流全体の大きさは、貫通電流Ｉｈｌに、入力された信号によって遅延素子ＤＬに流れる駆動電流が足された大きさとなる。付加回路ＡＤＣが出力する中点電圧Ｖｃが遅延素子ＤＬが出力する電圧に加えられることによって、信号電圧の変動が小さくなっているので信号を駆動するために消費される電源電流の変動は、従来より小さい。Ｃに示すように連続したパルス信号が入力されても、Ｄに示すように各パルスによって消費される電源電流の振幅が小さいので、Ｅに示すように電源電流の振幅は、従来より小さくなる。このため遅延デバイスＤ１０の電源電圧の変動が小さくなるので、遅延時間の精度が高まる。
【００２０】
図７にこの発明による遅延デバイスＤ１０の一実施形態を示す。図７に示すＤＲ、ＲＣ、ＬＩＮ、ＣＬ、及びＣＧは駆動回路、被駆動回路、信号線路、配線容量、及び入力容量をそれぞれ示す。駆動回路ＤＲ及び被駆動回路ＲＣは、図５に示す遅延素子ＤＬに対応する。この発明では信号線路ＬＩＮに付加回路ＡＤＣを接続する。付加回路ＡＤＣは例えばＣＭＯＳ回路で構成されるインバータＩＮＶ（極性反転回路）に全帰還回路ＮＦを接続して構成することができる。高速信号伝送を行う場合には、信号線路ＬＩＮで伝播された信号が、被駆動回路ＲＣで反射し、被駆動回路ＲＣで取り込まれる信号波形に、オーバーシュート及びアンダーシュートが生じることがある。このようなオーバーシュート及びアンダーシュートを小さくするために、付加回路ＡＤＣを信号線路ＬＩＮの終端に接続してもよい。
【００２１】
図８に遅延デバイスＤ１０の具体的回路構造の一例を示す。この例では駆動回路ＤＲと被駆動回路ＲＣもＣＭＯＳ回路で構成したインバータＩＮＶを用いている。付加回路ＡＤＣもＣＭＯＳ回路構造のインバータＩＮＶに全帰還回路ＮＦを接続して構成することができる。この付加回路ＡＤＣの回路構造によれば、インバータＩＮＶの入力端子及び出力端子の共通接続点Ｊの電位を電源電圧ＶDD−ＶSSのほぼ中点電位に安定させることができる。図９を用いてその理由を説明する。
【００２２】
図９において、曲線ＹはインバータＩＮＶの直流伝達特性（入力電圧に対する出力電圧の関係）を示している。インバータＩＮＶは論理反転（否定）の機能を有しているため、論理的閾値の近傍で右下がりの特性を示す。ここで、本発明による付加回路ＡＤＣを構成するため、入力と出力の端子を短絡して（あるいは抵抗のような素子で接続して）全帰還をかけると、入力と出力電圧が等しい値になるので、曲線Ｙに重ねてＶｉｎ＝Ｖｏｕｔの直線Ｘを描くと、この回路の出力電圧は直線Ｘと曲線Ｙの交点に等しくなる。この交点はちょうど直流伝達特性において出力電圧が反転する点であり、すなわち、インバータＩＮＶの論理的閾値に等しい。インバータＩＮＶを構成するＰ型ＦＥＴＱPとＮ型ＦＥＴＱNのオン抵抗が等しい場合はこの交点は電源電圧ＶSS及びＶDDのちょうど中点になる。
【００２３】
ここで簡単のためにオン抵抗という語を用いたが、実際には非線形性を持っている。もう少し正確に表現するため、ＦＥＴのドレイン電流の流れ易さを表す指標として、ドレイン係数βを用いる。ドレイン電流係数βは、ＭＯＳＦＥＴの大きさ、アスペクト比等で定まる比例定数である。
【００２４】
Ｎ型ＦＥＴＱN，Ｐ型ＦＥＴＱPのβをそれぞれβｎ、βｐとすると、
βｎ＝（Ｗ／Ｌｅｆｆ）・（εｏｘ／Ｔｏｘ）・μｎ，ｅｆｆ
βｐ＝（Ｗ／Ｌｅｆｆ）・（εｏｘ／Ｔｏｘ）・μｐ，ｅｆｆ
Ｗ；ゲート幅、Ｌｅｆｆ；実効ゲート長、Ｔｏｘ；ゲート酸化膜厚、εｏｘ；ゲート酸化膜誘電率、μｎ，ｅｆｆ；電子の実効移動度、μｐ，ｅｆｆ；正孔の実効移動度
このβを使えばＭＯＳＦＥＴのドレイン電流は以下のように簡単に表すことができる。
Ｉｄ＝β｛（Ｖｇｓ−Ｖｔ）Ｖｄｓ−（１／２）（Ｖｄｓ２）｝
（Ｖｄｓ≦Ｖｇｓ−Ｖｔ）
Ｉｄ＝（１／２）β（Ｖｇｓ−Ｖｔ）２    （Ｖｄｓ＞Ｖｇｓ−Ｖｔ）
【００２５】
シリコンの場合、正孔の移動度は電子の移動度の約半分だから、Ｎ型ＦＥＴＱNとＰ型ＦＥＴＱPを同じ形に作れば（閾値電圧は等しいという前提で）、Ｎ型ＦＥＴＱNにはＰ型ＦＥＴＱPの倍の電流が流れる。また、Ｎ型ＦＥＴＱNのオン抵抗はＰ型ＦＥＴＱPの半分である。
【００２６】
通常の素子においては、Ｎ型ＦＥＴＱNとＰ型ＦＥＴＱPのβを等しくとるか、あるいは形状（Ｗ，Ｈ）を等しくするのが普通である。Ｐ型ＦＥＴＱPのβｐとＮ型ＦＥＴＱNのβｎの比（βＲ＝βｎ／βｐ、ベータレシオ）を１０倍程度変えた場合、概ね、図９に示す曲線Ｙ１とＹ２の曲線程度の変化になる。但し、Ｙ１は例えば、βｎ＞βｐ，（βＲ＝１０）、Ｙ２はβｎ＜βｐ，（βＲ＝０．１）とすることができる（βｎ，βｐはそれぞれＮ型ＦＥＴＱN，Ｐ型ＦＥＴＱPのドレイン電流係数）。この場合、被駆動回路ＲＣを構成するインバータＩＮＶもＮ型ＦＥＴＱNとＰ型ＦＥＴＱPのベータレシオを付加回路ＡＤＣと同様に設定することにより、被駆動回路ＲＣが反転動作する閾値電圧を電源電圧ＶDD−ＶSSの中点電圧Ｖｃに合致させることができる。従って付加回路ＡＤＣを構成するインバータＩＮＶと被駆動回路ＲＣを構成するインバータＩＮＶの関係を上述のような関係（一般にベータレシオを等しく採ると言われている）に設定することにより、被駆動回路ＲＣは自己の閾値電圧を中心に駆動回路ＤＲから送られて来る信号を受取ることになる。
【００２７】
図１０は、図８の遅延デバイスＤ１０における駆動回路ＤＲ及び付加回路ＡＤＣに流れる電源電流Ｉｈ又はＩｌと、駆動回路ＤＲに流れる貫通電流Ｉｈｌとを示す。図１０（Ａ）は、駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより低いときの状態を示す。駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより低いときには、駆動回路ＤＲの電源電圧ＶDDから付加回路ＡＤＣの電源電圧ＶSSへ電源電流Ｉｈが流れる。また、駆動回路ＤＲの電源電圧ＶDDから当該駆動回路ＤＲの電源電圧ＶSSへ貫通電流Ｉｈｌが流れる。図１０（Ｂ）は、駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより高いときの状態を示す。駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより高いときには、付加回路ＡＤＣの電源電圧ＶDDから駆動回路ＤＲの電源電圧ＶSSへ電源電流Ｉｌが流れる。また、駆動回路ＤＲの電源電圧ＶDDから当該駆動回路ＤＲの電源電圧ＶSSへ貫通電流Ｉｈｌが流れる。
【００２８】
図１１は、図１０に示した遅延デバイスＤ１０に流れる電源電流Ｉｈ及びＩｌと貫通電流Ｉｈｌとを示す。図１１（Ａ）は、駆動回路ＤＲの入力電圧Ｖｉｎと駆動回路ＤＲにおける電源電圧ＶDDから電源電圧ＶSSへの貫通電流Ｉｈｌとの関係を示す。一方、図１１（Ｂ）は、駆動回路ＤＲの入力電圧Ｖｉｎと電源電流Ｉｈ及び電源電流Ｉｌとの関係を示す。図１１（Ａ）において駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃのときは、駆動回路ＤＲの２つのＦＥＴのゲートＧに中点電圧Ｖｃが加わるので、貫通電流Ｉｈｌは最大値となる。また、駆動回路ＤＲの入力電圧Ｖｉｎと付加回路ＡＤＣが出力する中点電圧Ｖｃとが等しいので、図１１（Ｂ）に示すように駆動回路ＤＲと付加回路ＡＤＣとの間に電流は流れない。
【００２９】
更に、図１１（Ａ）において駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより低いときには、駆動回路ＤＲのＮ型ＦＥＴＱNのゲートＧに逆バイアス電圧が加えられ、当該駆動回路ＤＲのＰ型ＦＥＴＱPのゲートＧに順バイアス電圧が加えられる。駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより低いほど駆動回路ＤＲのＮ型ＦＥＴＱNのゲートＧにより高い逆バイアス電圧が加えられるので貫通電流Ｉｈｌは減少する。また、駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより低いほど駆動回路ＤＲのＰ型ＦＥＴＱPのゲートＧに高い順バイアス電圧が加えられて駆動回路ＤＲが出力する電圧が中点電圧Ｖｃより高くなる。したがって、駆動回路ＤＲの電源電圧ＶDDから付加回路ＡＤＣの電源電圧ＶSSへ流れる電源電流Ｉｈが大きくなる。
【００３０】
更に、図１１（Ａ）において駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより高いときは、駆動回路ＤＲのＰ型ＦＥＴＱPのゲートＧに逆バイアス電圧が加えられ、当該駆動回路ＤＲのＮ型ＦＥＴＱNのゲートＧに順バイアス電圧が加えられる。駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより高いほど駆動回路ＤＲのＰ型ＦＥＴＱPのゲートＧにより高い逆バイアス電圧が加えられるので、貫通電流Ｉｈｌは減少する。また、駆動回路ＤＲの入力電圧Ｖｉｎが中点電圧Ｖｃより高いほど駆動回路ＤＲのＮ型ＦＥＴＱNのゲートＧに高い順バイアス電圧が加えられて付加回路ＡＤＣが出力する中点電圧Ｖｃが駆動回路ＤＲが出力する電圧より高くなる。したがって、付加回路ＡＤＣの電源電圧ＶDDから駆動回路ＤＲの電源電圧ＶSSへ流れる電源電流Ｉｌが大きくなる。
【００３１】
図１１（Ｃ）は、駆動回路ＤＲの入力電圧Ｖｉｎと貫通電流Ｉｈｌ及び電源電流Ｉｈ若しくはＩｌの和との関係を示す。貫通電流Ｉｈｌ及び電源電流Ｉｈとの和と貫通電流Ｉｈｌ及び電源電流Ｉｌとの和は、駆動回路ＤＲの入力電圧Ｖｉｎに対してほぼ一定である。したがって、付加回路ＡＤＣが駆動回路ＤＲの出力に対して中点電圧Ｖｃを出力することにより電源電流の変動が小さくなる。
【００３２】
図１２に図８に示した遅延デバイスＤ１０の等価回路を示す。駆動回路ＤＲは等価的にスイッチＳＷで表すことができる。ＲOUTは駆動回路ＤＲの出力インピーダンスを示す。図９では信号線路ＬＩＮの直流抵抗は省略して示す。ＲＭは付加回路ＡＤＣの出力インピーダンスに等しい等価抵抗器を表す。つまり、付加回路ＡＤＣは抵抗値がＲTの等価抵抗器ＲＭを通じて中点電圧ＶCに接続された回路として表わすことができる。駆動回路ＤＲにおいてスイッチＳＷが接点Ａ側に切替わると、信号線路ＬＩＮには出力インピーダンスＲOUTを通じて電源電圧ＶDDが印加される。このとき等価抵抗器ＲＭのインピーダンスＲTに電流Ｉ１が流れ共通接続点Ｊには中点電圧ＶCより大きい電圧が発生する。この電圧をＶｃ＋Ｅ１とすると、電圧Ｅ１は、
Ｅ１＝（ＶDD−ＶC）ＲT／（ＲT＋ＲOUT）
【００３３】
で表わされる。一方、駆動回路ＤＲにおいて、スイッチＳＷが接点Ｂ側に切替わると、信号線路ＬＩＮには電源電圧ＶSSが与えられる。よってこのとき付加回路ＡＤＣのインピーダンスＲTには電流Ｉ２が流れ、共通接続点Ｊの電圧は中点電位ＶCよりＥ２だけ負側に振れる。この電圧Ｅ２は
Ｅ２＝（ＶSS−ＶC）ＲT／（ＲT＋ＲOUT）
で表される。
【００３４】
図１３は、図１２に示す付加回路ＡＤＣ及び被駆動回路ＲＣの出力を示す。図１２に示す付加回路ＡＤＣの等価抵抗器ＲＭの抵抗値ＲTは小さい値でＲT＜＜ＲOUTとなる。従って共通接続点Ｊに発生する信号の振幅Ｅ１とＥ２は微少な値となる（図１３Ａ）。然も、被駆動回路ＲＣは中点電位ＶCを反転動作の閾値として動作するから、共通接続点Ｊに発生する電圧Ｅ１とＥ２の振幅の範囲内に存在する電圧ＥAとＥB（図１３Ｂ）で確実に反転動作する。従って被駆動回路ＲＣは共通接続点Ｊの電位が中点電圧ＶCをわずかに横切ると直ちに反転動作し、配線容量ＣＬ及び入力容量ＣＧの和の値が大きく、信号線路ＬＩＮの電位変化に遅れが有っても、被駆動回路ＲＣの出力は図１３Ｃに示すように、波形歪がほとんどない波形で伝送することができる。
【００３５】
電圧Ｅ１及びＥ２は、上式で示されるように、ＲTとＲOUTの関数である。ＲT値を小さくするほど、電圧Ｅ１とＥ２は小さくなる。しかし、被駆動回路ＲＣは、閾値電圧を有しており、被駆動回路ＲＣの信号の感度範囲で、ＲTの値を定めなければならない。入力がＬであるときに被駆動回路ＲＣが安定したＬ又はＨの値を出力することのできる最大の入力電圧をＶthLとし、入力がＨであるときに被駆動回路ＲＣが安定したＨ又はＬの値を出力することのできる最小の入力電圧をＶthHとする。入力をＬから徐々に大きくした場合において、被駆動回路ＲＣの出力が実質的に変化し始めるときの入力電圧をＶthLとし、入力をＨから徐々に小さくした場合において、被駆動回路ＲＣの出力が実質的に変化し始めるときの入力電圧をＶthHとしてもよい。例えば、被駆動回路ＲＣの入力電圧ＶthHが、ＶC＋（ＶDD−ＶC）×0.2程度であり、同様に入力電圧ＶthLが、ＶC＋（ＶSS−ＶC）×0.2程度であるとき、電圧Ｅ１とＥ２の式より、ＲTとＲOUTの比は、（１）：（４以下）であるのが好ましい。また、ＲTをＲOUTで除した値は、１／２から１／４の間にあるのが更に好ましい。
【００３６】
本明細書では、用語「中点電圧」は、必ずしも電源電圧ＶDDからＶSSの間の中心の電圧だけを意味するものではない。図９に関して説明したように、中点電圧Ｖｃは、ベータレシオの値に応じて、電源電圧ＶDDからＶSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。
【００３７】
図１４は、遅延デバイスＤ１０の他の実施形態を示す。図１４（Ａ）は、遅延デバイスＤ１０の構成を示し、図１４（Ｂ）は、遅延デバイスＤ１０に流れる電源電流の波形を示す。遅延デバイスＤ１０は、複数の直列に接続された遅延素子ＤＬと、選択信号ＳＬＳに従って遅延素子ＤＬの出力の１つを選択して出力するスイッチユニットＳＵと、スイッチユニットＳＵの出力に対して中点電圧Ｖｃを出力する付加回路ＡＤＣと、スイッチユニットＳＵの出力を遅延デバイスＤ１０の外部へ出力するインバータＩＮＶとを備える。スイッチユニットＳＵは、遅延素子ＤＬのそれぞれの出力をインバータＩＮＶに接続又は切断する複数のスイッチＳＷを有する。遅延素子ＤＬは、入力された伝送信号を遅延して、次の遅延素子ＤＬへ与える。選択信号ＳＬＳをスイッチユニットＳＵに与えて遅延素子ＤＬの出力の１つを選択することによって伝送信号を所望の時間遅延できる。また、付加回路ＡＤＣがスイッチユニットＳＵの出力に対して中点電圧Ｖｃを出力することによって、電源電圧の変動を小さくして遅延時間の精度を上げることができる。スイッチユニットＳＵによって選択された伝送信号は、インバータＩＮＶを通して、遅延デバイスＤ１０の外部へ出力される。
【００３８】
図１４（Ｂ）は、1個のパルスによって遅延デバイスＤ１０に電源電流が流れる時間が４ｎｓであるときに、遅延デバイスＤ１０に４ｎｓの間隔でパルス信号を入力したときの電源電流の波形を示す。パルス信号の入力される間隔が遅延デバイスＤ１０に電源電流が流れる時間と等しいので、電源電流は互いに重ならずに連続して流れる。そのため電源電流の波形は変動しない。遅延デバイスＤ１０は、スイッチユニットＳＵが有する所望のスイッチＳＷを接続又は切断することでパルス信号の遅延時間を変えることができるので所望のクロックを生成することができる。スイッチユニットＳＵの出力側には多数のスイッチＳＷが共通接続されているため、負荷容量が大きい。そのため、スイッチＳＷ及びインバータＩＮＶが駆動することによって遅延デバイスＤ１０の電源電圧が変動する。付加回路ＡＤＣが、中点電圧Ｖｃを出力することによってスイッチユニットＳＵから出力される信号電圧の振幅が小さくなる。従って信号が変化した際に遅延デバイスＤ１０に流れる電源電流の変化が小さくなり、ひいては電源電圧の変動が小さくなる。このため遅延時間の精度が高まる。なお、ここで示した例ではスイッチユニットＳＵの出力にのみ負荷回路ＡＤＣを付加したが、遅延素子ＤＬのそれぞれの出力側、及び複数のスイッチＳＷのそれぞれの入力側に付加回路ＡＤＣを接続することによって更に電源電流の変動を小さくすることができる。
【００３９】
図１５は、遅延デバイスＤ１０の更に他の実施形態を示す。遅延デバイスＤ１０は、伝送信号ＩＮを遅延する複数の遅延素子ＤＬと、入力された伝送信号ＩＮを後段に設けられた遅延素子ＤＬに与える複数のオアゲートＯＲと、選択信号ＳＬＳが入力されたときに後段に設けられたオアゲートＯＲに伝送信号を与える複数のアンドゲートＡＮＤと、遅延デバイスＤ１０の外部から入力された伝送信号を複数のアンドゲートに与えるインバータＩＮＶと、インバータＩＮＶが出力した伝送信号に対して中点電圧Ｖｃを出力する付加回路ＡＤＣとを備える。
【００４０】
複数の遅延素子ＤＬは、オアゲートＯＲを介して直列に接続されており、入力された伝送信号をそれぞれ所定の時間ずつ遅延させる。伝送信号が通過する遅延素子ＤＬの個数により遅延デバイスＤ１０全体の遅延時間が決定される。したがって、どの遅延素子ＤＬに選択信号ＳＬＳを与えるかを選択することにより遅延時間を調整することができる。例えば最上段のアンドゲートＡＮＤに選択信号ＳＬＳを与えると、そのアンドゲートＡＮＤが後段に設けられた最上段のオアゲートＯＲに伝送信号を与える。次に、オアゲートＯＲは、後段に設けられた最上段の遅延素子ＤＬに伝送信号を与える。この伝送信号は、全ての遅延素子ＤＬを通過して遅延デバイスＤ１０の外部へ出力される。そのため、遅延デバイスＤ１０によって遅延される時間は最も長くなる。
【００４１】
一方、最下段のアンドゲートＡＮＤに選択信号を与えると、そのアンドゲートＡＮＤは後段に設けられた最下段のオアゲートＯＲに伝送信号を与える。伝送信号を与えられた最下段のオアゲートＯＲには遅延素子ＤＬが出力側に設けられていないため伝送信号はいずれの遅延素子ＤＬをも通過せずに遅延デバイスＤ１０の外部へ出力される。このように最下段のアンドゲートＡＮＤに選択信号を与えると、伝送信号は遅延素子ＤＬによって遅延されずに最も速く遅延デバイスＤ１０から出力される。このようにして選択信号ＳＬＳを与える遅延素子ＤＬを選択することにより、遅延時間を調整できる。インバータＩＮＶの出力側には多数のアンドゲートＡＮＤが接続されているため、インバータＩＮＶが駆動するときの負荷容量は大きくなる。このためインバータＩＮＶ及びアンドゲートＡＮＤが入力された伝送信号により駆動されると、遅延デバイスＤ１０の電源電圧が変動する。付加回路ＡＤＣが中点電圧Ｖｃを出力することによってインバータＩＮＶから出力される信号電圧の振幅が小さくなる。従って信号が変化した際に遅延デバイスＤ１０に流れる電源電流の変化が小さくなり、ひいては電源電圧の変動が小さくなる。このため遅延時間の精度が高まる。なお、ここで示した例では、インバータＩＮＶの出力にのみ付加回路ＡＤＣを接続したが、アンドゲートＡＮＤの出力側及びオアゲートＯＲの出力側に付加回路ＡＤＣを接続することによって更に電源電流の変動を小さくすることができる。
【００４２】
図１６は、遅延デバイスＤ１０の他の実施形態を示す。信号線路ＬＩＮに多数の被駆動回路ＲＣが接続されると、信号線路ＬＩＮの線路上における配線容量ＣＬ及び入力容量ＣＧが大きくなる。このため、信号のレベルが変化したときに大きな電源電流が流れ、電源電圧が大きく変動する。したがって遅延時間の変動が大きくなる。付加回路ＡＤＣを電源電圧が大きく変動する原因となる多数の被駆動回路ＲＣが接続されている信号線路ＬＩＮに接続することによって、遅延デバイスＤ１０の電源電圧の変動を効果的に減少し、遅延時間の変動を小さくすることができる。
【００４３】
図１７は図１６の変形実施形態を示す。信号線路ＬＩＮの何れの位置に付加回路ＡＤＣを接続してもよい。
【００４４】
図１８は、遅延デバイスＤ１０の更に他の実施形態を示す。遅延デバイスＤ１０は、直列に接続された複数の遅延素子ＤＬと、遅延素子ＤＬが出力する伝送信号の電荷を蓄積するコンデンサＣ１０及びＣ１２と、複数のコンデンサＣ１０及びＣ１２の各々と遅延素子ＤＬの出力とを切断又は接続する、スイッチＳＷ１０及びＳＷ１２と、各遅延素子ＤＬの出力に対して中点電圧Ｖｃを出力する付加回路ＡＤＣとを備える。図１８においてコンデンサＣ１０及びコンデンサＣ１２は、電源電圧ＶSSに接続されているが、電源電圧ＶDDに接続されていてもよい。
【００４５】
例えば、スイッチＳＷ１０が遅延素子ＤＬの出力とコンデンサＣ１０とを接続するようにスイッチ信号ＳＷ−ＣＮＴ１をスイッチＳＷ１０に与える。更にスイッチＳＷ１２が遅延素子ＤＬの出力とコンデンサＣ１２とを接続するようにスイッチ信号ＳＷ−ＣＮＴ２をスイッチＳＷ１２に与える。入力された伝送信号は、遅延素子ＤＬによって遅延された後、次の遅延素子ＤＬに与えられる。コンデンサＣ１０及びコンデンサＣ１２は、遅延素子ＤＬから入力された伝送信号の電荷を蓄積することにより、伝送信号を遅延する。スイッチＳＷ１０及びＳＷ１２を接続又は切断するか選択することで遅延時間を調整することができる。例えば、スイッチＳＷ１０を接続し、スイッチＳＷ１２を切断した場合、伝送信号の電荷は、コンデンサＣ１０にのみ蓄積されるため、スイッチＳＷ１０及びスイッチＳＷ１２を接続してコンデンサＣ１０及びＣ１２に伝送信号の電荷を蓄積した場合に比べ、遅延時間は短くなる。
【００４６】
複数の遅延素子ＤＬが駆動されることによって遅延デバイスＤ１０の電源電圧が変動する。コンデンサＣ１０及びコンデンサＣ１２に遅延素子ＤＬの出力の電荷を蓄積することによって遅延デバイスＤ１０の電源電圧の変動は更に大きくなる。しかし、付加回路ＡＤＣが中点電圧Ｖｃを出力することにより、遅延デバイスＤ１０の電源電圧の変動が小さくなるので遅延時間の精度を高めることができる。
【００４７】
図１９は、図１８のスイッチＳＷ１０及びＳＷ１２とコンデンサＣ１０及びＣ１２の具体的な回路の例を示す。コンデンサＣ１０は、スイッチＳＷ１０と電源電圧ＶDDとを接続するＰ型ＦＥＴＱPと、スイッチＳＷ１０と電源電圧ＶSSとを接続するＮ型ＦＥＴＱNとを有する。このＰ型ＦＥＴＱPにおいては、ゲートＧに電源電圧ＶDDが印加され、ソースＳがゲートＧに接続され、ドレインＤがスイッチＳＷ１０に接続される。コンデンサＣ１０のＮ型ＦＥＴＱNにおいては、ゲートＧに電源電圧ＶSSが印加され、ソースＳがゲートＧに接続され、ドレインＤがスイッチＳＷ１０に接続される。
【００４８】
コンデンサＣ１２は、３個のＰ型ＦＥＴＱPと１個のＮ型ＦＥＴＱNとを有する。これらのＰ型ＦＥＴＱPにおいては、各々のゲートＧに電源電圧ＶDDが印加されており、スイッチＳＷ１２は、これらのＰ型ＦＥＴＱPのドレインＤ及びソースＳ全体と遅延素子ＤＬの出力とを接続又は切断する。コンデンサＣ１２のＮ型ＦＥＴＱNにおいては、ゲートＧに電源電圧ＶSSが印加され、ソースＳがゲートＧに接続され、ドレインＤがスイッチＳＷ１２に接続される。コンデンサＣ１０及びＣ１２が有するＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNのゲートＧは、ゲート酸化膜によってチャネルから絶縁されており、ドレインＤ及びソースＳがサブストレートＳＵＢに対して逆バイアスになっているためサブストレートＳＵＢからは絶縁されている。そのため、ＦＥＴを用いてコンデンサを構成することができる。またコンデンサＣ１０及びＣ１２のＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNの個数や配置を変えることで電荷を蓄積する容量を変えることができる。
【００４９】
図２０は、遅延デバイスＤ１０の更に他の実施形態を示す。遅延デバイスＤ１０は、複数の遅延素子ＤＬと、遅延素子ＤＬが出力する伝送信号の電荷を蓄積する複数のコンデンサＣ１４、Ｃ１６、Ｃ１８、及びＣ２０と、コンデンサＣ１４及びＣ１６の一方と遅延素子ＤＬの出力とを切断又は接続するスイッチＳＷ２０と、コンデンサＣ１８及びＣ２０の一方と遅延素子ＤＬの出力とを切断又は接続するスイッチＳＷ２２と、遅延素子ＤＬの出力に対して中点電圧Ｖｃを出力する付加回路ＡＤＣとを備える。図２０においてコンデンサＣ１４、Ｃ１６、Ｃ１８、Ｃ２０は、電源電圧ＶSSに接続されているが、電源電圧ＶDDに接続されていてもよい。
【００５０】
例えばスイッチＳＷ２０が遅延素子ＤＬの出力とコンデンサＣ１４とを接続するようにスイッチ信号ＳＷ−ＣＮＴ３をスイッチＳＷ２０に与える。更にスイッチＳＷ２２が遅延素子ＤＬの出力とコンデンサＣ１８とを接続するようにスイッチ信号ＳＷ−ＣＮＴ４をスイッチＳＷ２２に与える。入力された伝送信号は、遅延素子ＤＬによって遅延された後、次の遅延素子ＤＬに与えられる。そうするとコンデンサＣ１４及びコンデンサＣ１８は、遅延素子ＤＬから入力された伝送信号の電荷を蓄積することにより、伝送信号を遅延する。スイッチＳＷ２０及びスイッチＳＷ２２が、２個並列に並べられたコンデンサＣ１４又はＣ１６の一方及びコンデンサＣ１８又はＣ２０の一方を遅延素子ＤＬの出力と接続することにより、伝送信号を遅延する時間を調整することができる。また、スイッチＳＷ２０は、コンデンサＣ１４及びＣ１６のどちらも選択しないことができる。スイッチＳＷ２２は、コンデンサＣ１８及びＣ２０のどちらも選択しないこともできる。
【００５１】
複数の遅延素子ＤＬが駆動されることによって遅延デバイスＤ１０の電源電圧が変動する。コンデンサＣ１４、Ｃ１６、Ｃ１８、及びＣ２０に遅延素子ＤＬの出力の電荷を蓄積することによって遅延デバイスＤ１０の電源電圧の変動は更に大きくなる。しかし、付加回路ＡＤＣが中点電圧Ｖｃを出力することにより、遅延デバイスＤ１０の電源電圧の変動が小さくなるので遅延時間の精度を高めることができる。
【００５２】
図２１は、図２０のスイッチＳＷ２０及びＳＷ２２とコンデンサＣ１４、Ｃ１６，Ｃ１８，及びＣ２０の具体的な回路の例を示す。コンデンサＣ１４は、スイッチＳＷ２０と電源電圧ＶDDとを接続するＰ型ＦＥＴＱPと、スイッチＳＷ２０と電源電圧ＶSSとを接続するＮ型ＦＥＴＱNとを有する。このＰ型ＦＥＴＱPにおいては、ゲートＧに電源電圧ＶDDが印加され、ソースＳがゲートＧに接続され、ドレインＤがスイッチＳＷ２０に接続される。コンデンサＣ１４のＮ型ＦＥＴＱNにおいては、ゲートＧに電源電圧ＶSSが印加され、スイッチＳＷ２０は、このＮ型ＦＥＴＱNのドレインＤ及びソースＳと遅延素子ＤＬの出力とを接続又は切断する。コンデンサＣ１６は、Ｎ型ＦＥＴＱNを１個有する。このＮ型ＦＥＴＱNにおいては、ドレインＤ及びソースＳに電源電圧ＶSSが印加され、ゲートＧがスイッチＳＷ２０に接続される。
【００５３】
コンデンサＣ１８は、スイッチＳＷ２２と電源電圧ＶDDとを接続する２個のＰ型ＦＥＴＱP及びスイッチＳＷ２２と電源電圧ＶSSとを接続する２個のＮ型ＦＥＴＱNを有する。２個あるＰ型ＦＥＴＱPの１つにおいては、ゲートＧに電源電圧ＶDDが印加され、ソースＳがゲートＧに接続され、ドレインＤがスイッチＳＷ２２に接続される。もう1個のＰ型ＦＥＴＱPにおいては、ゲートＧに電源電圧ＶDDが印加されており、スイッチＳＷ２２は、このＰ型ＦＥＴＱPのドレインＤ及びソースＳと遅延素子ＤＬの出力とを接続又は切断する。コンデンサＣ１８の２個あるＮ型ＦＥＴＱNの１つにおいては、ゲートＧに電源電圧ＶSSが印加され、ソースＳがゲートＧに接続され、ドレインＤがスイッチＳＷ２２に接続される。もう1個のＮ型ＦＥＴＱNにおいては、ゲートＧに電源電圧ＶSSが印加され、スイッチＳＷ２２はドレインＤ及びソースＳと遅延素子ＤＬの出力とを接続又は切断する。コンデンサＣ２０は、Ｎ型ＦＥＴＱNを１個有する。このＮ型ＦＥＴＱNにおいては、ドレインＤ及びソースＳに電源電圧ＶSSが印加され、ゲートＧがスイッチＳＷ２２に接続される。
【００５４】
コンデンサＣ１４及びＣ１８が有するＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNのゲートＧは、ゲート酸化膜によってチャネルから絶縁されており、ドレインＤ及びソースＳがサブストレートＳＵＢに対して逆バイアスになっているためサブストレートＳＵＢからは絶縁されている。そのため、ＦＥＴを用いてコンデンサを構成することができる。コンデンサＣ１６及びコンデンサＣ２０の場合には、ゲートＧがスイッチＳＷ２０及びＳＷ２２に接続されているので、コンデンサＣ１６及びコンデンサＣ２０のゲートＧに逆バイアス電圧が加わるような伝送信号が入力されたときに電荷を蓄積する。またコンデンサＣ１４，Ｃ１６、Ｃ１８、及びＣ２０のＰ型ＦＥＴＱPとＮ型ＦＥＴＱNの個数や配置を変えることで電荷を蓄積する容量を変えることができる。
【００５５】
図２２は、図１８及び図２０に示したコンデンサＣ１０，Ｃ１２，Ｃ１４，Ｃ１６，Ｃ１８，及びＣ２０の他の実施形態の一例を示す。（Ａ）は、Ｎ型ＦＥＴＱNを用いたコンデンサの例である。このＮ型ＦＥＴＱNのゲートＧ及びサブストレートＳＵＢには電源電圧ＶSSが印加され、スイッチＳＷは、このＮ型ＦＥＴＱNのドレインＤ及びソースＳと遅延素子ＤＬの出力とを接続又は切断する。（Ｂ）は、Ｐ型ＦＥＴＱPを用いたコンデンサの例である。このＰ型ＦＥＴＱPのゲートＧ及びサブストレートＳＵＢには電源電圧ＶDDが印加され、スイッチＳＷは、このＰ型ＦＥＴＱPのドレインＤ及びソースＳと遅延素子ＤＬの出力とを接続又は切断する。（Ｃ）は、Ｎ型ＦＥＴＱNを用いたコンデンサの例である。このＮ型ＦＥＴＱNのドレインＤ、ソースＳ及びサブストレートＳＵＢには電源電圧ＶSSが印加され、ゲートＧにスイッチＳＷが接続される。（Ｄ）は、Ｐ型ＦＥＴＱPを用いたコンデンサの例である。このＰ型ＦＥＴＱPのドレインＤ、ソースＳ及びサブストレートＳＵＢには電源電圧ＶDDが印加され、ゲートＧにスイッチＳＷが接続される。
【００５６】
図２２の（Ａ）及び（Ｂ）に示すコンデンサのＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNのゲートＧは、ゲート酸化膜によってチャネルから絶縁されており、ドレインＤ及びソースＳがサブストレートＳＵＢに対して逆バイアスになっているためサブストレートＳＵＢからは絶縁されている。そのため、ＦＥＴを用いてコンデンサを構成することができる。図２２の（Ｃ）及び（Ｄ）に示すコンデンサのＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNのゲートＧは、スイッチＳＷに接続されているので、ゲートＧに逆バイアス電圧が加わるような伝送信号が入力されたときに電荷を蓄積する。
【００５７】
図２３及び図２４は付加回路ＡＤＣの変形実施形態を示す。図２３に示す付加回路ＡＤＣはＰ型ＦＥＴＱP及びＮ型ＦＥＴＱNのゲートＧにそれぞれ順バイアス電圧を直接与える構造とした場合を示す。このように構成することにより、Ｐ型ＦＥＴＱPと、Ｎ型ＦＥＴＱNは常時オンの状態を維持し、低いインピーダンスで共通接続点Ｊの電位を中点電圧Ｖｃに維持することができる。
【００５８】
図２４は低インピーダンスバッファ回路ＬＯＷと中点電圧源ＥＪＶとを組合せて付加回路ＡＤＣを構成した場合を示す。低インピーダンスバッファ回路ＬＯＷにおいては、電源電圧ＶDD側にＮ型ＦＥＴＱNのドレインＤが接続され、電源電圧ＶSS側にＰ型ＦＥＴＱPのドレインＤが接続され、ゲートＧ及びソースＳがそれぞれ共通に接続され、ゲートＧの共通接続点Jに中点電圧源ＥＪＶから中点電圧ＶCが与えられている。
【００５９】
図２５に図２４に示した付加回路ＡＤＣの等価回路を示す。図２４に示した低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱNとＰ型ＦＥＴＱPは利得１の電圧バッファとして見ることができる。付加回路ＡＤＣは、中点電圧源ＥＪＶと、低インピーダンスバッファ回路ＬＯＷとを有する。駆動回路ＤＲがＬ論理を出力すると、等価抵抗器ＲＭから信号線路ＬＩＮに向かって電流Ｉ１が流れ、共通接続点Ｊの電位は、中点電位からわずかに小さくなる。従ってこのとき被駆動回路ＲＣはＨ論理を出力する。一方、駆動回路ＤＲがＨ論理を出力すると、等価抵抗器ＲＭには信号線路ＬＩＮから付加回路に向かって電流Ｉ２が流れる。この電流Ｉ２が流れることによって共通接続点Ｊの電位は中点電位ＶCからわずかに小さくなる。よって被駆動回路ＲＣはＬ論理を出力する。等価抵抗器ＲＭの抵抗値ＲＵは小さい値で、駆動回路ＤＲの出力インピーダンスＲOUTに対して、ＲOUT＞＞ＲＵとなり共通接続点Ｊの電位変化を小さくすることができる。したがって電源電圧の変動を小さくできる。
【００６０】
図２６は、中点電圧源ＥＪＶに付加回路ＡＤＣを用いた実施形態を示す。図２４に示した実施形態では中点電圧源ＥＪＶを抵抗分割回路によって構成したが、この中点電圧源ＥＪＶに図８又は図２３に示した付加回路ＡＤＣを用いることもできる。中点電圧源ＥＪＶと低インピーダンスバッファ回路ＬＯＷとによって付加回路ＡＤＣを構成する場合、１個の中点電圧源ＥＪＶによって複数の低インピーダンスバッファ回路ＬＯＷに中点電圧ＶCを与え、複数の信号線路に対して付加回路ＡＤＣを接続してもよい。
【００６１】
ところでＣＭＯＳ構造の遅延デバイスＤ１０は、能動素子が静止状態であるときの消費電流はほとんど０となる。従って遅延デバイスＤ１０を試験する場合、この静止時の電流を測定し、その電流値が規定した値以下であるか否かをテストする。これに対し、上述した付加回路ＡＤＣを遅延デバイスＤ１０に組込んだとすると、付加回路ＡＤＣは静止状態でも電流を消費する。この結果、付加回路ＡＤＣを組込んだ遅延デバイスＤ１０は静止電流測定が困難となる。
【００６２】
図２７乃至図３０に示す実施形態ではこの不都合を解消するために付加回路ＡＤＣに遮断手段ＣＵＴを付加し、この遮断手段ＣＵＴに制御信号を与え、必要に応じて付加回路ＡＤＣに流れる電流を遮断させ静止電流測定を可能とした。
【００６３】
図２７は、付加回路ＡＤＣに遮断手段ＣＵＴを付加した例を示す。遮断手段ＣＵＴは制御端子ＣＴを有する。この制御端子ＣＴにＨ論理を与えると付加回路ＡＤＣは動作状態に維持され、Ｌ論理を与えると付加回路ＡＤＣは非動作状態に切替えられ、電流を全く消費しない状態に制御される。つまり、制御端子ＣＴにＨ論理を与えると、ＦＥＴＱ１、Ｑ３がオフ、Ｑ２、Ｑ４がオンの状態に制御される。ＦＥＴＱ２がオン、Ｑ１がオフの状態に制御されることから、ＦＥＴＱ５がオン、Ｑ６がオフの状態に制御される。結果として、ＦＥＴＱ４とＱ５がオンの状態に制御され、これらＦＥＴＱ４とＱ５を通じてＦＥＴＱPとＱNのゲートＧ相互が接続された状態に維持されて付加回路ＡＤＣとして動作する。
【００６４】
制御電子ＣＴにＬ論理を与えると、ＦＥＴＱ１、Ｑ３がオン、ＦＥＴＱ２、Ｑ４がオフの状態に制御される。ＦＥＴＱ１がオン、ＦＥＴＱ２がオフの状態に制御されることから、ＦＥＴＱ５はオフ、Ｑ６がオンの状態に制御される。つまり、ＦＥＴＱ４とＱ５がオフの状態に制御され、ＦＥＴＱ３とＱ６がオンの状態に制御されるから、ＦＥＴＱPとＱNはオフの状態に制御される。ここでＦＥＴＱ１、Ｑ３、Ｑ６がオンの状態に制御されるが、これらに直列に接続されているＦＥＴＱ２、Ｑ４、Ｑ５がオフの状態制御されるから付加回路ＡＤＣには全く電源電流が流れないことになる。よって制御端子ＣＴにＬ論理を与えた状態にすれば静止電流測定を行うことができる。
【００６５】
図２８に示す実施形態では遮断手段ＣＵＴを一般にアナログスイッチ等と呼ばれているスイッチ素子ＡＮＳによって構成した場合を示す。スイッチ素子ＡＮＳをオフの状態に制御することにより、付加回路ＡＤＣを構成するＦＥＴＱPとＱNはオフの状態に制御される。
【００６６】
図２９は図２３に示した付加回路ＡＤＣに遮断手段ＣＵＴを付加した場合を示す。制御端子ＣＴにＨ論理を与えることによりＦＥＴＱ４とＱ５をオンの状態に制御すると、Ｐ型ＦＥＴＱPのゲートＧとＮ型ＦＥＴＱNのゲートＧには順バイアス電圧ＶSSとＶDDが与えられ、Ｐ型ＦＥＴＱPとＮ型ＦＥＴＱNはオンの状態に制御され、付加回路ＡＤＣとして動作する。  制御端子ＣＴにＬ論理を与えると、ＦＥＴＱ４とＱ５がオフ、Ｑ３とＱ６がオンの状態に制御され、この状態ではＰ型ＦＥＴＱPとＮ型ＦＥＴＱNはオフの状態に制御され、電流の消費はほぼ０の状態に制御される。
【００６７】
図３０は低インピーダンスバッファ回路ＬＯＷと中点電圧源ＥＪＶとを組合せて付加回路ＡＤＣを構成した場合に、遮断手段ＣＵＴを付加した構成を示す。また、この実施形態では図８に示した付加回路ＡＤＣを中点電圧源ＥＪＶとして使用する。ＣＵＴ１は中点電圧源ＥＪＶを構成するＰ型ＦＥＴＱP１とＮ型ＦＥＴＱN１を遮断の状態に制御するための遮断手段、ＣＵＴ２は低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２を遮断の状態に制御するための遮断手段を示す。制御端子ＣＴにＨ論理を与えると、遮断手段ＣＵＴ１ではＦＥＴＱ４−１とＱ５−１がオンの状態に制御され、中点電圧源ＥＪＶを構成するＰ型ＦＥＴＱP１とＮ型ＦＥＴＱN１の各ゲートＧがこれらＦＥＴＱ４−１とＱ５−１を通じて接続される。この結果、接続点Ｊ１に中点電圧Ｖｃが出力される。
【００６８】
一方、遮断手段ＣＵＴ２では制御端子ＣＴにＨ論理が与えられることにより、ＦＥＴＱ４−２とＦＥＴＱ５−２がオンの状態に制御される。この結果、低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２はゲートＧがＦＥＴＱ４−２とＦＥＴＱ５−２を通じて共通に接続され、この共通の接続点Ｊ２に中点電圧源ＥＪＶから中点電圧Ｖｃが与えられる。よって、この状態ではＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２は図２４に示した低インピーダンスバッファ回路ＬＯＷと同じ回路構造とされ、接続点Ｊ２に駆動回路ＤＲから信号電位が与えられることにより、図２４で説明したと同様に動作する。制御端子ＣＴにＬ論理が与えられると、遮断手段ＣＵＴ１ではＦＥＴＱ３−１とＱ６−１がオン、Ｑ４−１とＱ５−１がオフに制御されるから中間電圧源ＥＪＶを構成するＰ型ＦＥＴＱP１とＮ型ＦＥＴＱN１はオフに制御される。遮断手段ＣＵＴ２ではＦＥＴＱ４−２とＦＥＴＱ５−２がオフ、Ｑ３−２とＱ６−２がオンの状態に制御されるから、低インピーダンスバッファ回路ＬＯＷを構成するＮ型ＦＥＴＱN２とＰ型ＦＥＴＱP２はオフの状態に制御される。よってこの図３０に示す付加回路ＡＤＣでも制御端子ＣＴにＬ論理を与えると全ての電流が遮断の状態となり、静止電流測定を行うことができる。
【００６９】
これまでの実施形態では、付加回路ＡＤＣとして、インバータＩＮＶを用いた構成について説明してきた。以下に、インバータＩＮＶ以外の回路、例えば、ＮＡＮＤゲート、ＮＯＲゲートを利用して、付加回路ＡＤＣを形成する実施形態について説明する。
【００７０】
図３１は、本発明による遅延デバイスＤ１０の他の実施形態を示す。本実施形態による付加回路ＡＤＣは、ＮＡＮＤゲートを有する。付加回路ＡＤＣは、ＮＡＮＤゲートに全帰還回路ＮＦを接続して構成される。ＮＡＮＤゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子ＣＴとして利用することができる。
【００７１】
図３２は、ＮＡＮＤゲートを用いた付加回路ＡＤＣの具体的な構成の一例を示す。この回路構成は、制御端子ＣＴの入力信号をＨ論理とＬ論理の間で切り替えることにより、付加回路ＡＤＣの動作をオン／オフすることができる。この実施形態では、制御端子ＣＴにＨ論理を与えると、付加回路ＡＤＣは動作状態に維持されて、中点電位を出力することができ、制御端子ＣＴにＬ論理を与えると、付加回路ＡＤＣは非動作状態に切り替えられ、出力をＨとする。制御端子ＣＴにＨ論理を与えると、ＦＥＴＱ１がオン、ＦＥＴＱ４がオフの状態に制御される。従って、ＦＥＴＱ２とＦＥＴＱ３のドレインＤ相互が接続された状態に維持されて、付加回路ＡＤＣが動作状態に維持され、中点電位を出力する。
【００７２】
一方、制御端子ＣＴにＬ論理を与えると、ＦＥＴＱ１がオフ、ＦＥＴＱ４がオンの状態に制御される。従って、共通接続点Ｊの電位は、常にＨになる。半導体集積回路素子の漏れ電流試験（静止電流試験）時には、送信側（駆動回路ＤＲ）の出力を、共通接続点Ｊの電位に等しく設定する必要がある。このように、制御端子ＣＴの入力を制御することによって、ＮＡＮＤゲートを用いて構成された付加回路ＡＤＣの動作をオン／オフすることができる。
【００７３】
図３３は、本発明による遅延デバイスＤ１０の更に他の実施形態を示す。本実施形態による付加回路ＡＤＣは、ＮＯＲゲートを有する。付加回路ＡＤＣは、ＮＯＲゲートに全帰還回路ＮＦを接続して構成される。また、ＮＯＲゲートは、複数の入力端子を有するので、図示されるように、一つの端子を制御端子ＣＴとして利用することができる。
【００７４】
図３４は、ＮＯＲゲートを用いた付加回路ＡＤＣの具体的な構成の一例を示す。この回路構成は、制御端子ＣＴの入力信号をＨ論理とＬ論理の間で切り替えることにより、付加回路ＡＤＣの動作をオン／オフすることができる。この実施形態では、制御端子ＣＴにＬ論理を与えると、付加回路ＡＤＣは動作状態に維持されて、中点電位を出力することができ、制御端子ＣＴにＨ論理を与えると、付加回路ＡＤＣは非動作状態に切り替えられ、出力をＬとする。制御端子ＣＴにＬ論理を与えると、ＦＥＴＱ１がオフ、ＦＥＴＱ２がオンの状態に制御される。ＦＥＴＱ３のドレインＤがＦＥＴＱ２のソースＳに接続しており、ＦＥＴＱ２がオンの状態となることから、ＦＥＴＱ３とＦＥＴＱ４のドレインＤ相互が接続された状態に維持されて、付加回路ＡＤＣとして動作状態に維持され、中点電位を出力する。
【００７５】
一方、制御端子ＣＴにＨ論理を与えると、ＦＥＴＱ１がオン、ＦＥＴＱ２がオフの状態に制御される。ＦＥＴＱ１がオン状態になるので、共通接続点Ｊの電位は、常にＬになる。半導体集積回路素子の漏れ電流試験（静止電流試験）時には、送信側（駆動回路ＤＲ）の出力を、共通接続点Ｊの電位に等しく設定する必要がある。このように、制御端子ＣＴの入力を制御することによって、ＮＯＲゲートを用いて構成された付加回路ＡＤＣの動作をオン／オフすることができる。
【００７６】
図３５は、付加回路ＡＤＣの更に他の実施形態を示す。付加回路ＡＤＣは遮断手段ＣＵＴとして制御端子ＣＴ及びＸＣＴを有する。制御端子ＣＴにＨ論理、制御素子ＸＣＴにＬ論理を与えると付加回路ＡＤＣは動作状態になる。また、制御端子ＣＴにＬ論理、制御素子ＸＣＴにＨ論理を与えると付加回路ＡＤＣは非動作状態に切替えられ、電流を消費しない。つまり、制御端子ＣＴにＨ論理、制御素子ＸＣＴにＬ論理を与えると、ＦＥＴＱ１、Ｑ４がオンの状態に制御される。するとＦＥＴＱ１からＦＥＴＱ２に電源電圧ＶDDが印加され、ＦＥＴＱ４からＦＥＴＱ３に電源電圧ＶSSが印加される。そのためＦＥＴＱ２及びＱＱ３のゲートＧの共通接続点Ｊに中点電圧Ｖｃが与えられる。制御端子ＣＴにＬ論理、制御素子ＸＣＴにＨ論理を与えると、ＦＥＴＱ１、Ｑ４がオフの状態になる。するとＦＥＴＱ１、Ｑ４に電源電圧ＶDD及びＶSSが印加されないので付加回路ＡＤＣには電源電流が流れない。よって制御端子ＣＴにＬ論理、制御素子ＸＣＴにＨ論理を与えた状態にすれば遅延デバイスＤ１０の静止電流を測定することができる。
【００７７】
本発明の実施形態を説明するために、用語「中点電圧」が用いられてきたが、「中点電圧」は、必ずしも電源電圧ＶDDからＶSSの間の中心の電圧だけを意味するものではない。中点電圧Ｖｃは、ベータレシオの値に応じて、電源電圧ＶDDからＶSSの間のいずれかの電圧を意味し、中心の電圧から変動し得る。例えば、図２４に示された「中点電圧源」は、必ずしも電源電圧ＶDDからＶSSの間の中心の電圧だけを出力するのではなく、被駆動回路ＲＣの閾値電圧に対応する電圧を出力することができる。
【００７８】
なお、本実施形態によれば、以下の遅延デバイスが提供されたことが明らかである。
【００７９】
（１）入力された伝送信号を遅延する遅延デバイスであって、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された前記伝送信号を遅延する遅延素子と、前記遅延素子の出力に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路とを備え、前記付加回路が、Ｐ型ＦＥＴ及びＮ型ＦＥＴを有し、前記Ｐ型ＦＥＴ及び前記Ｎ型ＦＥＴのゲートのそれぞれに、順方向バイアス電圧が印加されることを特徴とする遅延デバイス。
【００８０】
（２）入力された伝送信号を遅延する遅延デバイスであって、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された前記伝送信号を遅延する遅延素子と、前記遅延素子の出力に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路とを備え、前記付加回路が、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する電圧源を有することを特徴とする遅延デバイス。
【００８１】
（３）前記付加回路が、前記電圧源が出力した前記電圧の出力インピーダンスを下げる低インピーダンスバッファ回路を更に有することを特徴とする（２）に記載の遅延デバイス。
（４）前記遅延素子と、前記付加回路との間に流れる電流を遮断する遮断手段を備えることを特徴とする（１）から（３）のいずれかに記載の遅延デバイス。
（５）入力された伝送信号を遅延する遅延デバイスであって、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された前記伝送信号を遅延する遅延素子と、前記遅延素子の出力に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路とを備え、前記付加回路が、ＮＡＮＤゲートと、前記ＮＡＮＤゲートの一つの入力端子と出力端子を接続した帰還回路とを有することを特徴とする遅延デバイス。
【００８２】
（６）前記ＮＡＮＤゲートが、前記遅延素子と前記付加回路との間に流れる電流及び前記付加回路内の電流を遮断する制御信号が入力される制御端子を有することを特徴とする（５）に記載の遅延デバイス。
（７）入力された伝送信号を遅延する遅延デバイスであって、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された前記伝送信号を遅延する遅延素子と、前記遅延素子の出力に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路とを備え、前記付加回路が、ＮＯＲゲートと、前記ＮＯＲゲートの一つの入力端子と出力端子を接続した帰還回路とを有することを特徴とする遅延デバイス。
【００８３】
（８）前記ＮＯＲゲートが、前記遅延素子と前記付加回路との間に流れる電流及び前記付加回路内の電流を遮断する制御信号が入力される制御端子を有することを特徴とする（７）に記載の遅延デバイス。
（９）入力された伝送信号を遅延する遅延デバイスであって、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、入力された前記伝送信号を遅延する遅延素子と、前記遅延素子の出力に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力する付加回路とを備え、前記付加回路が、前記遅延素子の終端に接続されることを特徴とする遅延デバイス。
【００８４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８５】
以上説明したように、本実施形態によれば付加回路ＡＤＣを遅延素子ＤＬに接続することにより、遅延デバイスＤ１０の電源電圧の変動が小さくなるので、遅延デバイスＤ１０による遅延時間の精度が高まる。また、付加回路ＡＤＣが出力する中点電圧ＶＣは、電圧が変動しても、その変動に追従して変化するので遅延素子ＤＬの閾値に追従し、常に正常動作させることができる。付加回路ＡＤＣは、遅延素子ＤＬのベータレシオと等しいベータレシオを有し、全帰還回路を備える。付加回路ＡＤＣは、遅延素子ＤＬの論理的閾値電圧に合致した電圧を自動的に発生することができる。
【００８６】
更に、上記実施形態では付加回路ＡＤＣ及び中点電圧源ＥＪＶ等の回路に遮断終端ＣＵＴを付設し、この遮断手段によって付加回路ＡＤＣ及び中点電圧源ＥＪＶ等の回路を流れる電流を遮断の状態に制御できるため、仮に付加回路ＡＤＣ及び中点電圧源ＥＪＶが静止状態でもアイドリング電流を消費する回路であっても、遮断状態に制御することにより、アイドリング電流を除去することができる。この結果、付加回路ＡＤＣ或いは中点電圧源ＥＪＶを組込んだ遅延デバイスＤ１０を製造した場合、更にその遅延デバイスＤ１０をテストする場合に、静止電流測定を簡単に実施できる利点も得られる。
【００８７】
以上の説明から明らかなように、本発明によれば遅延デバイスの電源電圧の変動を小さくすることにより、遅延デバイスの遅延時間の精度を高めることができる。
【図面の簡単な説明】
【００８８】
【図１】従来の遅延デバイスＤ１２の形態の図である。
【図２】遅延デバイスＤ１２に流れる電源電流の波形の図である。
【図３】従来の遅延デバイスＤ１２の他の形態の図である。
【図４】遅延デバイスＤ１２と電気的に等価な回路の図である。
【図５】本発明の遅延デバイスＤ１０の構成を示す。
【図６】遅延デバイスＤ１０に流れる電源電流の波形を示す。
【図７】遅延デバイスＤ１０のブロック図である。
【図８】遅延デバイスＤ１０を具体的に示した接続図である。
【図９】遅延デバイスＤ１０の動作を説明するためのグラフである。
【図１０】遅延デバイスＤ１０に流れる貫通電流Ｉｈｌと電源電流Ｉｈ及びＩｌとを説明する図である。
【図１１】遅延デバイスＤ１０に流れる入力電圧Ｖｉｎと貫通電流Ｉｈｌ、電源電流Ｉｈ、及びＩｌとの関係を説明する図である。
【図１２】遅延デバイスＤ１０の動作を説明するための等価回路図である。
【図１３】遅延デバイスＤ１０と等価な回路の各部の電圧の波形を示す波形図である。
【図１４】遅延デバイスＤ１０の他の実施形態の図である。
【図１５】遅延デバイスＤ１０の更に他の実施形態の図である。
【図１６】遅延デバイスＤ１０の実用形態を説明するためのブロック図である。
【図１７】遅延デバイスＤ１０の他の実用形態を説明するためのブロック図である。
【図１８】遅延デバイスＤ１０の更に他の実施形態の図である。
【図１９】遅延デバイスＤ１０の具体的な回路の図である。
【図２０】遅延デバイスＤ１０の更に他の実施形態の図である。
【図２１】遅延デバイスＤ１０の具体的な回路の図である。
【図２２】遅延デバイスＤ１０に用いるコンデンサの他の実施形態の図である。
【図２３】この発明に用いる付加回路ＡＤＣの他の実施形態を説明するための接続図である。
【図２４】この発明に用いる付加回路ＡＤＣの更に他の実施形態を説明するための接続図である。
【図２５】付加回路ＡＤＣの等価回路図である。
【図２６】付加回路ＡＤＣの実施形態を説明するためのブロック図である。
【図２７】この発明に用いた付加回路ＡＤＣに遮断手段ＣＵＴを付加した実施形態を説明するための接続図である。
【図２８】遮断手段ＣＵＴの他の実施形態の接続図である。
【図２９】付加回路ＡＤＣに遮断手段ＣＵＴを付加した構成を説明するための接続図である。
【図３０】付加回路ＡＤＣと中点電圧源ＥＪＶに遮断手段ＣＵＴを付加した構成を説明するための接続図である。
【図３１】本発明による遅延デバイスＤ１０の他の実施形態を示すブロック図である。
【図３２】ＮＡＮＤゲートを用いた付加回路ＡＤＣの具体的な構成の一例を示す。
【図３３】本発明による遅延デバイスＤ１０の更に他の実施形態を示すブロック図である。
【図３４】ＮＯＲゲートを用いた付加回路ＡＤＣの具体的な構成の一例を示す。
【図３５】付加回路ＡＤＣの更に他の実施形態を示す。
【符号の説明】
【００８９】
ＡＤＣ  付加回路
ＡＮＳ  スイッチ素子
ＤＲ  駆動回路
ＲＣ  被駆動回路
ＬＩＮ  信号線路
ＣＬ  配線容量
ＣＧ  入力容量
ＣＴ  制御端子
ＮＦ  全帰還回路
Ｊ  共通接続点
Ｊ１  接続点
Ｊ２  接続点
ＲＭ  等価抵抗器
ＥＪＶ  中点電圧源
ＣＵＴ  遮断手段
ＤＬ  遅延素子
Ｄ１０  本発明の遅延デバイス
Ｄ１２  従来の遅延デバイス
Ｉｌ  電源電流
Ｉｈ  電源電流
Ｉｈｌ  貫通電流
ＳＵ  スイッチユニット
ＡＮＤ  アンドゲート
ＯＲ  オアゲート
ＮＡＮＤ  ＮＡＮＤゲート
ＮＯＲ  ＮＯＲゲート
ＩＮＶ  インバータ
ＳＥＬ  セレクタ
ＳＷ  スイッチ
ＳＷ１０  スイッチ
ＳＷ１２  スイッチ
ＳＷ２０  スイッチ
ＳＷ２２  スイッチ
Ｃ１０  コンデンサ
Ｃ１２  コンデンサ
Ｃ１４  コンデンサ
Ｃ１６  コンデンサ
Ｃ１８  コンデンサ
Ｃ２０  コンデンサ
ＳＬＳ  選択信号
ＳＷ−ＣＮＴ１  スイッチ信号
ＳＷ−ＣＮＴ２  スイッチ信号
ＳＷ−ＣＮＴ３  スイッチ信号
ＳＷ−ＣＮＴ４  スイッチ信号
Ｇ  ゲ−ト
Ｓ  ソ−ス
Ｄ  ドレイン
ＳＵＢ  サブストレート
ＬＯＷ  低インピーダンスバッファ回路
ＱP  Ｐ型ＦＥＴ
ＱN  Ｑ型ＦＥＴ
βｎ  Ｎ型ＦＥＴのドレイン電流係数
βｐ  Ｐ型ＦＥＴのドレイン電流係数
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｃ  中点電圧
ＶDD  電源電圧
ＶSS  電源電圧
【図１】
2008029039.tif 000003
【図２】
2008029039.tif 000004
【図３】
2008029039.tif 000005
【図４】
2008029039.tif 000006
【図５】
2008029039.tif 000007
【図６】
2008029039.tif 000008
【図７】
2008029039.tif 000009
【図８】
2008029039.tif 000010
【図９】
2008029039.tif 000011
【図１０】
2008029039.tif 000012
【図１１】
2008029039.tif 000013
【図１２】
2008029039.tif 000014
【図１３】
2008029039.tif 000015
【図１４】
2008029039.tif 000016
【図１５】
2008029039.tif 000017
【図１６】
2008029039.tif 000018
【図１７】
2008029039.tif 000019
【図１８】
2008029039.tif 000020
【図１９】
2008029039.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2008029039.tif 000032
【図３１】
2008029039.tif 000033
【図３２】
2008029039.tif 000034
【図３３】
2008029039.tif 000035
【図３４】
2008029039.tif 000036
【図３５】
2008029039.tif 000037
【手続補正書】
【提出日】平成19年10月18日(2007.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された伝送信号を遅延する遅延デバイスであって、
入力された前記伝送信号を遅延する遅延素子と、
前記遅延素子の出力に接続される配線に入力および出力が接続される、論理反転機能を有する付加回路と
を備えたことを特徴とする遅延デバイス。
【請求項２】
前記遅延素子は、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、
前記付加回路は、前記遅延素子が出力する電圧が、前記電源電圧ＶSSより大きく前記電源電圧ＶDDより小さい所定の電圧より高いときには前記遅延素子が出力する電圧の上昇を抑え、前記遅延素子が出力する電圧が前記所定の電圧より低いときには前記遅延素子が出力する電圧の低下を抑える
ことを特徴とする請求項１に記載の遅延デバイス。
【請求項３】
前記付加回路は、前記遅延素子が出力する電圧が前記所定の電圧より高い場合に、前記遅延素子の電源電圧ＶＤＤから当該付加回路の電源電圧ＶＳＳへと電源電流を流し、前記遅延素子の出力が前記所定の電圧より低い場合に前記付加回路の電源電圧ＶＤＤから前記遅延素子の電源電圧ＶＳＳへと電源電流を流す請求項２に記載の遅延デバイス。
【請求項４】
前記付加回路は、前記遅延素子の出力に接続される配線に短絡された入出力が接続される、論理反転機能を有する論理ゲートを有することを特徴とする請求項１に記載の遅延デバイス。
【請求項５】
前記遅延デバイスは、
直列に接続された複数の前記遅延素子と、
複数の前記遅延素子の各出力に対してそれぞれ接続した複数の前記付加回路と
を更に備えたことを特徴とする請求項１に記載の遅延デバイス。
【請求項６】
前記遅延素子は、入力された電圧に応じて２値の出力電圧のいずれかを出力するディジタル回路を有し、
前記付加回路が、前記ディジタル回路の出力が前記２値の出力電圧の一方から他方へ反転する閾値電圧にほぼ一致する電圧を出力することを特徴とする請求項１に記載の遅延デバイス。
【請求項７】
前記遅延素子は、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、
前記付加回路が、電源電圧ＶSS及びＶDDのほぼ中点の電圧を出力することを特徴とする請求項４に記載の遅延デバイス。
【請求項８】
前記付加回路が、前記遅延素子の出力インピーダンスよりも低い出力インピーダンスを有することを特徴とする請求項１に記載の遅延デバイス。
【請求項９】
前記付加回路の出力インピーダンスが、前記遅延素子の出力インピーダンスの１／２から１／４の大きさであることを特徴とする請求項８に記載の遅延デバイス。
【請求項１０】
前記付加回路が、入力された信号を反転して出力する第１の論理ゲートと、前記第１の論理ゲートの入力端子と出力端子を接続した帰還回路を有することを特徴とする請求項１に記載の遅延デバイス。
【請求項１１】
前記遅延素子は第２の論理ゲートを有し、前記第１の論理ゲートが、前記第２の論理ゲートとほぼ等しいベータレシオを有することを特徴とする請求項１０に記載の遅延デバイス。
【請求項１２】
前記第１の論理ゲートが、インバータ、ＮＡＮＤゲート、又はＮＯＲゲートを含むことを特徴とする請求項１０に記載の遅延デバイス。
【請求項１３】
前記遅延素子は第２のインバータを有し、前記インバータが、前記第２のインバータとほぼ等しいベータレシオを有することを特徴とする請求項１０に記載の遅延デバイス。
【請求項１４】
複数の前記遅延素子の出力の１つを選択して出力するスイッチユニットを更に備え、
前記遅延素子は、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、
前記付加回路は、前記スイッチユニットの出力に対して前記電源電圧ＶSSより大きく前記電源電圧ＶDDより小さい所定の電圧を出力することを特徴とする請求項５に記載の遅延デバイス。
【請求項１５】
２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動される、直列に接続された複数の前記遅延素子と、
入力された前記伝送信号を複数の前記遅延素子のいずれに入力するかを選択する選択回路とを備え、
前記付加回路は、前記入力された前記伝送信号に対して、前記電源電圧ＶSSより大きく、前記電源電圧ＶDDより小さい所定の電圧を出力すること
を特徴とする請求項１に記載の遅延デバイス。
【請求項１６】
前記遅延素子が出力する前記伝送信号の電荷を蓄積する複数のコンデンサと、複数の前記コンデンサの各々と前記遅延素子の出力とを切断又は接続する、複数のスイッチとを更に備えたことを特徴とする請求項１に記載の遅延デバイス。
【請求項１７】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのゲートに前記電源電圧ＶDDが印加され、前記Ｐ型ＦＥＴのドレイン又はソースの少なくとも一方が前記ゲートに接続され、もう一方が前記スイッチに接続されることを特徴とする請求項１６に記載の遅延デバイス。
【請求項１８】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのゲートに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥＴのドレイン又はソースの少なくとも一方が前記ゲートに接続され、もう一方が前記スイッチに接続されることを特徴とする請求項１６に記載の遅延デバイス。
【請求項１９】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのゲートに前記電源電圧ＶDDが印加され、前記スイッチは、前記Ｐ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１６に記載の遅延デバイス。
【請求項２０】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのゲートに前記電源電圧ＶSSが印加され、前記スイッチは、前記Ｎ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１６に記載の遅延デバイス。
【請求項２１】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのドレイン及びソースに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥＴのゲートが前記スイッチに接続されることを特徴とする請求項１６に記載の遅延デバイス。
【請求項２２】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのゲート及びサブストレートに前記電源電圧ＶSSが印加され、前記スイッチは、前記Ｎ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１６に記載の遅延デバイス。
【請求項２３】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのゲート及びサブストレートに前記電源電圧ＶDDが印加され、前記スイッチは、前記Ｐ型ＦＥＴのドレイン及びソースと前記遅延素子の出力とを接続又は切断することを特徴とする請求項１６に記載の遅延デバイス。
【請求項２４】
前記コンデンサが、Ｎ型ＦＥＴを有し、前記Ｎ型ＦＥＴのドレイン、ソース、及びサブストレートに前記電源電圧ＶSSが印加され、前記Ｎ型ＦＥＴのゲートが前記スイッチに接続されることを特徴とする請求項１６に記載の遅延デバイス。
【請求項２５】
前記コンデンサが、Ｐ型ＦＥＴを有し、前記Ｐ型ＦＥＴのドレイン、ソース、及びサブストレートに前記電源電圧ＶDDが印加され、前記Ｐ型ＦＥＴのゲートが前記スイッチに接続されることを特徴とする請求項１６に記載の遅延デバイス。
【請求項２６】
入力された伝送信号を遅延する遅延デバイスであって、
２つの電源電圧ＶＳＳおよびＶＤＤ（ＶＤＤ＞ＶＳＳ）により駆動される、入力された前記伝送信号を遅延する遅延素子と、
前記遅延素子の出力に接続される付加回路と、
を備え、
前記付加回路は、前記遅延素子が出力する電圧が、前記電源電圧ＶＳＳより大きく前記電源電圧ＶＤＤより小さい所定の電圧より高い場合に、前記遅延素子の電源電圧ＶＤＤから当該付加回路の電源電圧ＶＳＳへと電源電流を流し、前記遅延素子の出力が前記所定の電圧より低い場合に前記付加回路の電源電圧ＶＤＤから遅延素子の電源電圧ＶＳＳへと電源電流を流す
遅延デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記課題を解決するために、本発明の一つの形態は、入力された伝送信号を遅延する遅延デバイスであって、入力された伝送信号を遅延する遅延素子と、遅延素子の出力に接続される配線に入力および出力が接続される、論理反転機能を有する付加回路とを備えたことを特徴とする遅延デバイスを提供する。本形態の一つの態様においては、遅延素子は、２つの電源電圧ＶSS及びＶDD（ＶDD＞ＶSS）により駆動され、付加回路は、遅延素子が出力する電圧が、電源電圧ＶSSより大きく電源電圧ＶDDより小さい所定の電圧より高いときには遅延素子が出力する電圧の上昇を抑え、遅延素子が出力する電圧が所定の電圧より低いときには遅延素子が出力する電圧の低下を抑える。また、付加回路は、遅延素子が出力する電圧が所定の電圧より高い場合に、遅延素子の電源電圧ＶＤＤから当該付加回路の電源電圧ＶＳＳへと電源電流を流し、遅延素子の出力が所定の電圧より低い場合に付加回路の電源電圧ＶＤＤから遅延素子の電源電圧ＶＳＳへと電源電流を流してよい。本形態の他の態様においては、付加回路は、遅延素子の出力に接続される配線に短絡された入出力が接続される、論理反転機能を有する論理ゲートを有する。本形態の他の態様においては、上記遅延デバイスにおいて、直列に接続された複数の遅延素子と、複数の遅延素子の各出力に対してそれぞれ接続した複数の付加回路とを更に備える。