(57)【要約】      （修正有）【課題】素子間分離領域の塗布型絶縁膜の残留物質並びに塗布型絶縁膜の高温度アニールに起因する電界効果トランジスタのゲート絶縁膜の膜厚の変化を防止する半導体装置の製造方法を提供する。また、情報の書き込み特性を向上するＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性記憶装置の製造方法を提供する。【解決手段】不揮発性記憶装置の製造方法において、素子間分離用トレンチ１１の内部にポリシラザン塗布型絶縁膜１２１を埋設する工程と、塗布型絶縁膜１２１の表面部分を不活性ガスと酸素ガスまたは窒素ガスを含むプラズマ処理により改質し改質層１２２を形成する工程と、改質層１２２上に堆積型絶縁膜１２３を形成する工程とを有する素子間分離領域１３を形成する工程を備える。【選択図】図１
2008053535.tif 000002
【特許請求の範囲】
【請求項１】
基板主面の第１の領域に絶縁ゲート型電界効果トランジスタのゲート絶縁膜を形成する工程と、
前記基板主面の前記第１の領域に隣接する第２の領域に前記基板主面から深さ方向に向かって素子間分離用トレンチを形成する工程と、
前記素子間分離用トレンチの内部に塗布型絶縁膜を埋設する工程と、
前記塗布型絶縁膜の表面部分をプラズマ処理により改質する工程と、
前記塗布型絶縁膜の改質された表面上に堆積型絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記塗布型絶縁膜を埋設する工程は、前記素子間分離用トレンチの内部を充填しつつ表面の高さが前記ゲート絶縁膜の表面の高さよりも高くなるようにポリシラザンを塗布し、表面の高さが前記ゲート絶縁膜の表面の高さよりも低くなるように前記ポリシラザンの表面部分の一部を取り除いて前記ポリシラザンの残存部分を前記素子間分離用トレンチの内部に埋設する工程を有し、前記堆積型絶縁膜を形成する工程は、プラズマCVD法により堆積型絶縁膜を成膜する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記塗布型絶縁膜を前記プラズマ処理により改質する工程は、不活性ガスと酸素ガスとを含むプラズマ処理を行い、前記塗布型絶縁膜の表面部分を酸化しつつ、有機物を燃焼する工程を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記塗布型絶縁膜を前記プラズマ処理により改質する工程は、不活性ガスと窒素ガスとを含むプラズマ処理を行い、前記塗布型絶縁膜の表面にそれに含まれる有機物、NH結合基、OH結合基若しくは水分に対するバリアとなる窒化膜を形成する工程を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
基板主面の第１の領域に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記基板主面の第１の領域に隣接する第２の領域に前記基板主面から深さ方向に向かって素子間分離用トレンチを形成する工程と、
前記素子間分離用トレンチの内部に塗布型絶縁膜を埋設する工程と、
前記塗布型絶縁膜の表面部分をプラズマ処理により改質する工程と、
前記塗布型絶縁膜の改質された表面上に堆積型絶縁膜を形成する工程と、
前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御電極を形成する工程とを備え、
前記塗布型絶縁膜及び前記堆積型絶縁膜を有する素子間分離領域と、前記第１のゲート絶縁膜、前記電荷蓄積層、前記第２のゲート電極及び前記制御電極を有する不揮発性記憶素子とを形成することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び不揮発性記憶装置の製造方法に関する。特に、本発明は、素子間分離用トレンチ内部に絶縁膜を埋設する素子間分離領域を有する半導体装置の製造方法及び不揮発性記憶素子を素子間分離領域により絶縁分離する不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性記憶装置（EEPROM：Electronically Erasable and Programmable Read Only Memory）の高集積化並びに大記憶容量化が要求されている。NAND型EEPROMの１ビットの記憶容量を記憶可能な不揮発性記憶素子（メモリセル）は、電荷蓄積層（フローティングゲート電極）を有する電界効果トランジスタにより構成されている。すなわち、不揮発性記憶素子は、チャネル形成領域と、チャネル形成領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上にゲート絶縁膜を介して形成された制御電極（コントロールゲート電極）と、ソース領域及びドレイン領域とを備えている。
【０００３】
不揮発性記憶装置のメモリセルアレイにおいて、データ線とワード線とは互いに交差して配置されている。複数個例えば８個の不揮発性記憶素子は、互いにソース領域とドレイン領域とを共有し（相互に電気的に接続し）、データ線の延在方向に配列されている。この複数個の不揮発性記憶素子は１バイトを構築する。配列の一端側の不揮発性記憶素子のドレイン領域はセレクトゲートを通してデータ線に接続され、配列の他端側の不揮発性記憶素子のソース領域はセレクトゲートを通して又は直接ソース線に接続されている。複数個の不揮発性記憶素子のそれぞれの制御電極には各々ワード線が接続されている。
【０００４】
不揮発性記憶素子においては、電荷蓄積層に電荷（電子）が蓄積されるか否かにより情報「０」又は情報「１」が記憶され、この記憶された情報によってソース領域とドレイン領域との間に電流が流れるか否かが決定されている。
【０００５】
NAND型EEPROMの高集積化並びに大記憶容量化の実現には不揮発性記憶素子の微細化を図ることが重要であり、互いに隣接する不揮発性記憶素子間の絶縁分離領域（アイソレーション領域）の占有面積を減少することが不可欠である。下記特許文献１には、素子分離溝とその内部にポリシラザン系SOG（Spin On Glass）膜を埋め込んだ素子分離領域の製造方法を含む、半導体装置の製造方法が開示されている。この種の素子間分離領域を採用すれば、シリコン基板の深さ方向に素子間の離間距離を稼ぐことができ、占有面積を減少することができるので、結果的に不揮発性記憶装置の高集積化並びに大記憶容量化を実現することができる。
【特許文献１】特開２００４−３１１４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の特許文献１に開示された素子分離領域の製造方法においては、以下の点について配慮がなされていなかった。ポリシラザン系SOG膜は塗布法を利用して素子分離溝に埋め込むことができ、開口寸法に対して深さが深い高アスペクト比を有する素子分離溝の埋め込み材料として有効である。ポリシラザン系SOG膜には、その塗布後にシリコン酸化膜に変換するために、水蒸気を含む熱処理又は約９００℃の高温度アニールが行われていた。
【０００７】
しかしながら、水蒸気を含む熱処理においては、ポリシラザン系SOG膜の表面部分には酸化反応によりシリコン酸化膜を形成することができるものの、ポリシラザン系SOG膜の内部に水分が残る。NAND型EEPROMにおいて、素子分離領域は電界効果トランジスタ（不揮発性記憶素子）のチャネル幅を規定し隣接しており、トンネル絶縁膜として使用されるゲート絶縁膜に隣接している。ポリシラザン系SOG膜の内部に残る水分は、後工程、例えばソース領域及びドレイン領域の形成工程等、高温度熱処理において、トンネル絶縁膜の特にチャネル幅を規定する部分に沿ってバーズビークのような膜厚の増大を生じる。NAND型EEPROMにおいては、トンネル絶縁膜の膜厚が変化（増加）するので、特に情報の書き込み特性に不良が生じる。
【０００８】
一方、NAND型EEPROMにおいては、電界効果トランジスタ（不揮発性記憶素子）のトンネル絶縁膜、電荷蓄積層のそれぞれを形成した後に、素子分離溝、ポリシラザン系SOG膜、その表面部分のシリコン酸化膜のそれぞれが形成されている。ここで、ポリシラザン系SOG膜の表面部分のシリコン酸化膜の形成に高温度アニールが使用されると、既に形成されているトンネル絶縁膜に前述のバーズビークのような膜厚の増大を生じる。従って、NAND型EEPROMにおいては、情報の書き込み特性に不良が生じる。
【０００９】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、素子間分離領域の塗布型絶縁膜の残留物質並びに塗布型絶縁膜の高温度アニールに起因する電界効果トランジスタのゲート絶縁膜の膜厚の変化を防止することができる半導体装置の製造方法を提供することである。
【００１０】
また、本発明の目的は、不揮発性記憶素子のトンネル絶縁膜の膜厚の変化を防止することができ、情報の書き込み特性を向上することができる不揮発性記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の実施の形態に係る第１の特徴は、半導体装置の製造方法において、基板主面の第１の領域に絶縁ゲート型電界効果トランジスタのゲート絶縁膜を形成する工程と、基板主面の第１の領域に隣接する第２の領域に基板主面から深さ方向に向かって素子間分離用トレンチを形成する工程と、素子間分離用トレンチの内部に塗布型絶縁膜を埋設する工程と、塗布型絶縁膜の表面部分をプラズマ処理により改質する工程と、塗布型絶縁膜の改質された表面上に堆積型絶縁膜を形成する工程とを備えることである。
【００１２】
本発明の実施の形態に係る第２の特徴は、不揮発性記憶装置の製造方法において、基板主面の第１の領域に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、基板主面の第１の領域に隣接する第２の領域に基板主面から深さ方向に向かって素子間分離用トレンチを形成する工程と、素子間分離用トレンチの内部に塗布型絶縁膜を埋設する工程と、塗布型絶縁膜の表面部分をプラズマ処理により改質する工程と、塗布型絶縁膜の改質された表面上に堆積型絶縁膜を形成する工程と、電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上に制御電極を形成する工程とを備え、塗布型絶縁膜及び堆積型絶縁膜を有する素子間分離領域と、第１のゲート絶縁膜、電荷蓄積層、第２のゲート電極及び制御電極を有する不揮発性記憶素子とを形成することである。
【発明の効果】
【００１３】
本発明によれば、素子間分離領域の塗布型絶縁膜の残留物質並びに塗布型絶縁膜の高温度アニールに起因する電界効果トランジスタのゲート絶縁膜の膜厚の変化を防止することができる半導体装置の製造方法を提供することができる。
【００１４】
また、本発明によれば、不揮発性記憶素子のトンネル絶縁膜の膜厚の変化を防止することができ、情報の書き込み特性を向上することができる不揮発性記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態を図面を参照して詳細に説明する。なお、本実施の形態は、本発明を適用して最も効果的な半導体装置として、不揮発性記憶装置、更に詳細にはNAND型EEPROMを例として説明するものである。
【００１６】
（第１の実施の形態）
［NAND型EEPROM及び絶縁分離領域の構成］
図１乃至図３に示すように、本発明の第１の実施の形態に係るNAND型EEPROM１は、基板１０表面部（第１の領域：活性領域）に配設されたチャネル形成領域２０と、チャネル形成領域２０上に配設された第１のゲート絶縁膜（トンネル絶縁膜）２１と、第１のゲート絶縁膜２１上に配設された電荷蓄積層（フローティングゲート電極）２２と、電荷蓄積層２２上に配設された第２のゲート絶縁膜２３と、第２のゲート絶縁膜２３上に配設された制御電極（コントロールゲート電極）２４と、ソース領域及びドレイン領域として使用される一対の主電極領域２６とを有する不揮発性記憶素子（メモリセル）Ｍを備えている。更に、NAND型EEPROM１は、基板１０表面のチャネル形成領域２０を挟む対向位置（チャネル幅を規定する領域）に配設され、基板１０表面からその深さ方向に向かって配設された素子間分離用トレンチ（素子間分離用溝）１１と、素子間分離用トレンチ１１の内部の大半に充填された塗布型絶縁膜１２１と、この塗布型絶縁膜１２１の表面部分をプラズマ処理により改質した改質層１２２と、この改質層１２２上に配設された堆積型絶縁膜１２３とを有する素子間分離領域１３を備えている。つまり、第１の実施の形態において、素子間分離領域１３にはシャロートレンチアイソレーション（STI：shallow trench isolation）構造が採用されている。
【００１７】
基板１０には第１の実施の形態において単結晶シリコン基板が使用されている。NAND型EEPROMは、基板１０の主面部分、若しくは基板１０の主面部分に配設されたウエル領域の主面部分に搭載されている。また、基板１０には単結晶シリコン基板上に絶縁層を介して半導体活性領域を配設したSOI（silicon on insulator）基板を使用することができる。SOI基板においてはその半導体活性領域にNAND型EEPROMを搭載することができる。また、NAND型EEPROMにおいては、単独回路（若しくはユニット）として基板１０に搭載することができ、或いは他の論理回路や記憶回路とともに基板１０に搭載することができる。
【００１８】
NAND型EEPROMの不揮発性記憶素子Ｍは、１ビットの情報を記憶し、第１の実施の形態において電荷蓄積層２２を有する絶縁ゲート型電界効果トランジスタにより構成されている。この不揮発性記憶素子Ｍは、図３中、横方向に延在し縦方向に複数本互いに離間して規則的に配列されたワード線２４ＷＬと、縦方向に延在し横方向に複数本互いに離間して規則的に配列されたデータ線２９ＤＬとの交差部分に配置されている。不揮発性記憶素子Ｍの主電極領域２６は縦方向に隣接する他の不揮発性記憶素子Ｍの主電極領域２６と共用され電気的に接続され、この複数個の不揮発性記憶素子Ｍは素子列を構築する。この素子列は例えば１バイトの情報を記憶する。素子列の一端側は図示しないセレクト素子を通してデータ線２９ＤＬに接続され、素子列の他端は同様に図示しないセレクト素子を通してソース線に接続されている。素子列の各々の不揮発性記憶素子Ｍにはワード線２４ＷＬが接続されている。
【００１９】
不揮発性記憶素子Ｍの第１のゲート絶縁膜２１は、トンネル絶縁膜としても使用され、例えばシリコン酸化膜により形成されている。電荷蓄積層２２は、不揮発性記憶素子Ｍに流れる電流の導通若しくは非導通を制御する閾値電圧を決定する電荷を蓄積する。換言すれば、電荷蓄積層２２には情報「０」若しくは情報「１」となる電荷が蓄積される。この電荷蓄積層２２は例えば多結晶シリコン膜により形成されている。
【００２０】
第２のゲート絶縁膜２３には、第１の実施の形態において、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜のそれぞれを順次積層した複合膜が使用されている。制御電極２４には、第１の実施の形態において、多結晶シリコン膜２４１とその表面上に積層された高融点シリサイド膜２４２例えばタングステンシリサイド膜との積層膜が使用されている。
【００２１】
図２に示すように、電荷蓄積層２２の側面、第２のゲート絶縁膜２３の側面、制御電極２４の側面及びこの制御電極２４の上面には絶縁膜２５が配設されている。この絶縁膜２５には、例えばプラズマCVD法により成膜された、緻密な膜質を有するシリコン窒化膜が使用されている。この絶縁膜２５は電荷蓄積層２２に蓄積された電荷のリークを防止することができ、不揮発性記憶素子Ｍの電荷保持特性を向上することができる。ワード線２４ＷＬは、制御電極２４と同一導電層により形成され、制御電極２４と一体に形成されている。
【００２２】
一対の主電極領域２６は第１の実施の形態においてｎ型半導体領域により形成されている。従って、不揮発性記憶素子Ｍは、ｎチャネル導電型電界効果トランジスタにより構築されている。なお、主電極領域２６は、ここではLDD（Lightly doped drain）構造により構成されているが、シングル拡散構造により構成してもよい。
【００２３】
データ線２９ＤＬは、不揮発性記憶素子Ｍ上に層間絶縁膜２７を介在して配設されており、層間絶縁膜２７に形成された接続孔（図示しない。）を通してセレクト素子に接続されている。データ線２９ＤＬには、例えばアルミニウム合金膜の単層か、又はそれにバリアメタル膜や反射防止膜を積層した複合膜を使用することができる。
【００２４】
絶縁分離領域１３の素子間分離用トレンチ１１は、不揮発性記憶素子Ｍのチャネル領域２０のチャネル幅を規定するように、図３中、横方向に互いに離間して配列され、縦方向に延在している。素子間分離用トレンチ１１の側壁の位置と不揮発性記憶素子Ｍの電荷蓄積層２２の側面の位置とは実質的に一致しており、基板１０主面と直交する真上から見たとき、双方の位置は一本のライン上に存在する。
【００２５】
絶縁分離領域１３の素子間分離用トレンチ１１の内部には、その底面から塗布型絶縁膜１２１、改質層１２２及び堆積型絶縁膜１２３を順次積み重ねたような充填材１２が埋設されている。充填材１２の塗布型絶縁膜１２１は、有機溶媒にポリシラザン（PSZ）を溶解した液体材料を回転塗布（Spin On Glass）法を用いて塗布した後、この塗布された液体材料を乾燥することにより形成されている。ポリシラザンには、構造式−［ＳｉＨ２ＮＨ］ｎ−（ｎは自然数）において表わされるポリベルヒドロシニザンを実用的に使用することができる。また、ポリシラザンには、構造式−［ＳｉＲ１Ｒ２−ＮＲ３］ｍ−（ｍは自然数）において表わされ、側鎖Ｒ１、Ｒ２若しくはＲ３に−ＣＨ3、−ＣＨ＝ＣＨ2若しくは−ＯＣＨ3を有するものを使用することができる。有機溶媒には芳香族化合物又は脂肪族化合物を使用することができる。具体的には、ベンゼン、トルエン、キシレン、ジエチルエーテル、ジブチルエーテル等の使用が実用的である。逆に、水やアルコール類は反応するために有機溶媒として好ましくない。また、ケトンやエステル類により溶解された水は有機溶媒として好ましくない。塗布型絶縁膜１２１は、液体材料を使用しているので、特に大きなアスペクト比を有する素子間分離用トレンチ１１の内部を確実に埋設する充填材として最適であり、更に塗布型絶縁膜１２１の表面を平坦化することができる。
【００２６】
素子間分離用トレンチ１１の内部に埋設される塗布型絶縁膜１２１の表面高さ（充填高さ）は、不揮発性記憶素子Ｍの第１のゲート絶縁膜２１の表面の高さよりも低くなるように設定されている。第１の実施の形態においては、塗布型絶縁膜１２１の表面高さは、第１のゲート絶縁膜２１の上面の高さ並びに下面の高さよりも更に低く、第１のゲート絶縁膜２１が配設された基板１０表面の高さよりもオーバーエッチング程度に若干低く設定されている。
【００２７】
改質層１２２は、第１の実施の形態においては、塗布型絶縁膜１２１の表面部分に少なくとも施されたプラズマ処理により塗布型絶縁膜１２１の表面部分をシリコン酸化膜に改質することにより形成されている。ここでは、改質層１２２は、プラズマ処理等によって形成され、塗布型絶縁膜１２１よりも低い位置にとどまることになる。改質層１２２が、塗布型絶縁膜１２１よりも低い位置にとどまることで、改質層１２２は、塗布型絶縁膜１２１に混入した不純物等がゲート絶縁膜２１へ悪影響を与えることを防ぐバリア層として作用することにもなる。プラズマ処理を行うことにより、塗布型絶縁膜１２１の表面部分を酸化しシリコン酸化膜を形成することができ、塗布型絶縁膜１２１に残存する有機物、例えば炭素を酸化により燃焼することができる。堆積型絶縁膜１２３には例えば誘導結合型プラズマCVD（ICP CVD：Inductive Coupled Plasma Chemical Vapor Deposition）法により成膜したシリコン酸化膜を実用的に使用することができる。堆積型絶縁膜１２３は塗布型絶縁膜１２１に比べて緻密な膜質のシリコン酸化膜である。また、堆積型絶縁膜１２３には、誘導結合型プラズマＣＶＤ法以外のその他、高密度プラズマCVD（HDP-CVD：High Density Plasma Chemical Vapor Deposition）法により成膜したシリコン酸化膜を使用してもよい。
【００２８】
なお、図示しないが、データ線２９ＤＬ上にはファイナルパッシベーション膜が配設されている。
【００２９】
［NAND型EEPROM及び絶縁分離領域の製造方法］
前述のNAND型EEPROM１及び素子間分離領域１３の製造方法を説明する。まず最初に、基板１０を準備する。基板１０には前述のように単結晶シリコン基板を実用的に使用することができる。
【００３０】
次に、基板１０主面上の少なくともNAND型EEPROM１の形成領域において、図４に示すように、第１のゲート絶縁膜２１、電荷蓄積層２２、マスク層３０のそれぞれを順次積層する。第１のゲート絶縁膜２１には例えば熱酸化法により形成されたシリコン酸化膜が使用され、このシリコン酸化膜は８ｎｍ〜１２ｎｍ程度の膜厚により形成される。電荷蓄積層２２には例えばCVD法により成膜された多結晶シリコン膜が使用され、この多結晶シリコン膜は６０ｎｍ〜１００ｎｍ程度の膜厚により形成される。マスク層３０には例えばCVD法により成膜されたシリコン窒化膜が使用される。このシリコン窒化膜は、エッチングマスク等に使用されるので、例えば６０ｎｍ〜１００ｎｍ程度の膜厚により形成される。
【００３１】
次に、マスク層３０に不揮発性記憶素子Ｍのチャネル幅（又は素子間分離領域１３の素子間分離用トレンチ１１の幅）を決定するパターンニングを行い（図５参照。）、マスク３１を形成する。このパターンニングにはフォトリソグラフィ技術及びエッチング技術が使用される。
【００３２】
引き続き、マスク３１（又は及びそのパターンニングをしたフォトレジストマスク）を使用し、図５に示すように、電荷蓄積層２２、第１のゲート絶縁膜２１のそれぞれを順次パターンニングし、活性領域に第１のゲート絶縁膜２１及び電荷蓄積層２２を形成する。更に、非活性領域において基板１０主面から深さ方向に向かって基板１０を掘り下げ、素子間分離領用トレンチ１１を形成する。電荷蓄積層２２、第１のゲート絶縁膜２１、素子間分離用トレンチ１１のそれぞれの形成には例えば反応性イオンエッチング（RIE： Reactive Ion etching）等の異方性エッチングを実用的に使用することができる。素子間分離用トレンチ１１の幅は例えば８０ｎｍ〜１２０ｎｍ程度に設定し、素子間分離用トレンチ１１の基板１０表面からの深さは２００ｎｍ〜２５０ｎｍ程度に設定する。
【００３３】
図６に示すように、素子間分離用トレンチ１１の内部を充填するように、マスク３１上の全面に塗布型絶縁膜１２１を形成する。塗布型絶縁膜１２１は、まず塗布法によりポリシラザンを成膜し、１５０℃の温度において３分間のプリベイクを行い、塗布されたポリシラザンの溶媒を揮発させる。ポリシラザンは、素子間分離用トレンチ１１の内部を完全に充填しつつ、マスク３１の全面が確実に埋設される程度の膜厚により形成される。引き続き、水蒸気雰囲気中、３００℃程度の温度において、塗布されたポリシラザンを燃焼酸化させ、シリコン酸化膜に変換することにより、塗布型絶縁膜１２１を形成することができる。この時点において、塗布型絶縁膜１２１においては、十分に酸化反応が進んでなく、膜中に溶媒の有機物（例えば炭素）やOH結合基、NH結合基が残留している。これらの残留物は、後の熱処理を含む工程により、図１４に示すように、第１のゲート絶縁膜２１の素子間分離用トレンチ１１側の端部にシリコン酸化膜厚の増加を伴うバーズビーク２１Ｂが発生する原因となる。
【００３４】
図７に示すように、化学機械研磨（CMP：chemical mechanical polishing）処理を行い、マスク３１上の塗布型絶縁膜１２１を除去する。塗布型絶縁膜１２１は素子間分離用トレンチ１１上にのみ存在し、この塗布型絶縁膜１２１の表面の高さはマスク１１の表面の高さと同一になる。
【００３５】
引き続き、図８に示すように、マスク３１をエッチングマスクとして使用し、素子間分離用トレンチ１１上の塗布型絶縁膜１２１をその表面から深さ方向に向かってエッチングにより一部を除去する。エッチングにはウェットエッチングを実用的に使用することができる。塗布型絶縁膜１２１の表面の高さは、活性領域の第１のゲート絶縁膜２１の表面の高さよりも低く、第１の実施の形態においては第１のゲート絶縁膜２１の下面の高さ（第１のゲート絶縁膜２１と基板１０との界面の高さ）と同等又は第１のゲート絶縁膜２１の下面の高さに比べて若干低く調節される。これは、塗布型絶縁膜１２１の膜密度が堆積型絶縁膜１２３の膜密度に比べて低く、電荷蓄積層２２からの情報となる電荷のリーク電流を防止するためである。
【００３６】
次に、誘導結合型プラズマ処理装置に基板１０を搬送し、ヘリウム又はアルゴンの不活性ガスからなる希ガスと酸素ガスとを含むプラズマ処理を塗布型絶縁膜１２１の表面部に行い、図９に示すように、塗布型絶縁膜１２１の表面部に改質層１２２を形成する。ここで、誘導結合型プラズマ処理装置の処理チャンバー内の圧力は１Ｐａ〜１０００Ｐａ程度に保たれ、処理チャンバーの周囲に配置されたコイルに数百ｋＨｚ〜数ＭＨｚの高周波を印加することにより、改質層１２２を生成する高密度プラズマを発生することができる。希ガスの流量は数千sccm程度、酸素ガスの流量は数百sccm程度に設定される。この希ガスと酸素ガスを含むプラズマ処理を行うことにより、塗布型絶縁膜１２１中に含まれる有機物具体的には炭素原子を燃焼させることができ、塗布型絶縁膜１２１すなわちシリコン酸化膜の膜質を向上することができる。また、塗布型絶縁膜１２１の酸化反応が不十分であって、OH結合基、NH結合基が残存する場合においても、シリコン酸化膜のダングリングボンドを酸素によって終端処理することができるので、塗布型絶縁膜１２１の膜質を向上することができる。第１の実施の形態において、改質層１２２は１０ｎｍ〜２０ｎｍの膜厚により形成される。
【００３７】
改質層１２２は、プラズマ処理等によって形成され、塗布型絶縁膜１２１よりも低い位置にとどまることになる。ここでの工程以降、改質層１２２が、塗布型絶縁膜１２１よりも低い位置にとどまることで、改質層１２２は、塗布型絶縁膜１２１に混入した不純物等がゲート絶縁膜２１へ悪影響を与えることを防ぐバリア層として作用することにもなる。
【００３８】
次に、図１０に示すように、素子間分離用トレンチ１１上であって、改質層１２２上を含むマスク３１上の全面に堆積型絶縁膜１２３を形成する。堆積型絶縁膜１２３は、誘導結合型プラズマ処理装置の処理チャンバーと同一処理チャンバー内において、モノシランガスと酸素ガスとアルゴンガス若しくはヘリウムガスとを導入し、１Ｐａ程度に保ち、高密度プラズマを発生させることにより、成膜することができる。堆積型絶縁膜１２３は第１の実施の形態においてシリコン酸化膜である。
【００３９】
図１１に示すように、堆積型絶縁膜１２３の全面にCMP処理を行い、マスク３１の表面が露出するまで堆積型絶縁膜１２３を除去する。ここで、堆積型絶縁膜１２３は、マスク３１の開口部内（非活性領域上）に埋設されることになる。引き続き、図１２に示すように、堆積型絶縁膜１２３の表面の一部をエッチングにより除去する。エッチングにはウェットエッチングを実用的に使用することができ、堆積型絶縁膜１２３の表面の高さは電荷蓄積層２２の表面の高さに比べて若干低く調節される。ここで、素子間分離用トレンチ１１と、その内部に埋設された塗布型絶縁膜１２１と、塗布型絶縁膜１２１の表面部分を改質した改質層１２２と、改質層１２２上の堆積型絶縁膜１２３とを備えた素子間分離領域１３を完成させることができる。素子間分離領域１３においては、不揮発性記憶素子Ｍ間の絶縁分離に素子間分離用トレンチ１１が使用され、更に第１のゲート絶縁膜２１、電荷蓄積層２２及びマスク３１を形成した後に素子間分離用トレンチ１１を形成しているので、素子間分離用トレンチ１１の深さに加えて特に電荷蓄積層２２及びマスク３１の厚さが加わり、素子間分離用トレンチ１１の実効的なアスペクト比が高くなる。このような素子間分離用トレンチ１１においては、塗布型絶縁膜１２１を使用することにより、ボイドの発生がなく内部を確実に充填することができる。
【００４０】
マスク３１を選択的に除去した後、少なくとも電荷蓄積層２２上に第２のゲート絶縁膜２３を形成する（図１３参照。）。第１の実施の形態において、第２のゲート絶縁膜２３には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜のそれぞれを積層した複合膜を実用的に使用することができる。図１３に示すように、電荷蓄積層２２上に第２のゲート絶縁膜２３を介在して制御電極２４を形成するとともに、素子分離領域１３上に制御電極２４と同一層のワード線２４ＷＬを形成する。制御電極２４及びワード線２４ＷＬには、第１の実施の形態において、多結晶シリコン膜とその上に積層されたタングステンシリサイド膜との複合膜を実用的に使用することができる。制御電極２４及びワード線２４ＷＬはそれらの成膜後にフォトリソグラフィ技術により形成されたマスクを使用してパターンニングされ、その後引き続き電荷蓄積層２２がパターンニングされる（重ね切りされる）。このパターンニングによって電荷蓄積層２２のチャネル長寸法が決定される（チャネル長方向のパターンニングが行われる。）。パターンニングにはRIE等の異方性エッチングを実用的に使用することができる。
【００４１】
基板１０の主面部の素子分離領域１３及び制御電極２４に周囲を囲まれた領域内において、前述の図２に示すように、ソース領域及びドレイン領域として使用される一対の主電極領域２６を形成する。主電極領域２６は、例えばイオン注入法によりｎ型不純物を基板１０に注入し、このｎ型不純物を活性化することにより形成することができる。この主電極領域２６を形成することにより、不揮発性記憶素子Ｍを完成することができる（図１乃至図３参照。）。
【００４２】
次に、不揮発性記憶素子Ｍ上を含む基板１０の全面上に層間絶縁膜２７を形成し、図示しないセレクト素子の主電極（ドレイン領域）上の層間絶縁膜２７を除去して接続孔を形成する。そして、接続孔を通してセレクト素子の主電極領域に接続するように、層間絶縁膜２７上にデータ線２９ＤＬを形成する（図１乃至図３参照。）。データ線２９ＤＬには例えばスパッタリング法により成膜されたアルミニウム合金膜を主体とする複合膜を実用的に使用することができる。そして、図示しないパッシベーション膜を形成すると、前述の図１乃至図３に示すNAND型EEPROM１を完成することができる。
【００４３】
以上説明したように、第１の実施の形態に係るNAND型EEPROM１の製造方法においては、素子間分離領域１３の塗布型絶縁膜１２１の表面部分に改質層１２２を形成したので、塗布型絶縁膜１２１の残留物質並びに塗布型絶縁膜１２１の高温度アニールに起因する不揮発性記憶素子Ｍの第１のゲート絶縁膜（トンネル絶縁膜）２１の膜厚の変化（バーズビーク２１Ｂの発生）を防止することができる。この結果、NAND型EEPROM１においては、情報の書き込み特性を向上することができる。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係るNAND型EEPROM１の製造方法において、改質層１２２の他の形成方法を説明するものである。
【００４５】
［NAND型EEPROM及び絶縁分離領域の製造方法］
第２の実施の形態においては、前述の図８に示す塗布型絶縁膜１２１のエッチング後に、誘導結合型プラズマ処理装置に基板１０を搬送し、ヘリウム又はアルゴンの不活性ガスからなる希ガスと窒素ガスとを含むプラズマ処理を塗布型絶縁膜１２１の表面部に行い、前述の図９に示すように、塗布型絶縁膜１２１の表面部に改質層１２２を形成する。ここで、改質層１２２はシリコン窒化膜である。希ガスの流量は数千sccm程度、窒素ガスの流量は数百sccm程度に設定される。プラズマ処理において、窒素ガスは安定なガスであるため、窒素ガスのみで窒化反応させることが困難な場合にはラジカルに解離し易いアンモニアガスを使用することができる。塗布型絶縁膜（シリコン酸化膜）１２１に含まれるNH結合基、OH結合基又は水分から窒化された改質層１２２は第１のゲート絶縁膜２１の側面を保護することができる（バリア層として機能することができる）ので、第１のゲート絶縁膜２１の膜厚の変化（バーズビーク２１Ｂの発生）を防止することができる。
【００４６】
次に、前述の図１０に示す工程以降の工程を行うことにより、第２の実施の形態に係るNAND型EEPROM１を完成することができる。
【００４７】
以上説明したように、第２の実施の形態に係るNAND型EEPROM１の製造方法においては、第１の実施の形態に係るNAND型EEPROM１の製造方法により得られる効果と同様の効果を得ることができる。
【００４８】
（その他の実施の形態）
本発明は、前述の一実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変形可能である。例えば、前述の実施の形態はNAND型EEPROM（不揮発性記憶装置）に本発明を適用した例を説明したが、本発明は、絶縁ゲート型電界効果トランジスタ間に素子間分離用トレンチを有する素子間分離領域を備えた半導体装置に適用することができる。更に、本発明は、バイポーラトランジスタ間に素子間分離用トレンチを有する素子間分離領域を備えた半導体装置に適用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る不揮発性記憶装置の要部断面図（図３に示すＦ１−Ｆ１切断面）である。
【図２】第１の実施の形態に係る不揮発性記憶装置の他の要部断面図（図３に示すＦ２−Ｆ２切断面）である。
【図３】第１の実施の形態に係る不揮発性記憶装置の平面図である。
【図４】第１の実施の形態に係る不揮発性記憶装置の製造方法を説明する第１の工程断面図である。
【図５】第２の工程断面図である。
【図６】第３の工程断面図である。
【図７】第４の工程断面図である。
【図８】第５の工程断面図である。
【図９】第６の工程断面図である。
【図１０】第７の工程断面図である。
【図１１】第８の工程断面図である。
【図１２】第９の工程断面図である。
【図１３】第１０の工程断面図である。
【図１４】第１の実施の形態に係る不具合が生じた場合の工程断面図である。
【符号の説明】
【００５０】
１…NAND型EEPROM、１０…基板、１１…素子間分離用トレンチ、１２１…塗布型絶縁膜、１２２…改質層、１２３…堆積型絶縁膜、１３…素子間分離領域、２０…チャネル形成領域、２１…第１のゲート絶縁膜、２２…電化蓄積層、２３…第２のゲート絶縁膜、２４…制御電極、２４ＷＬ…ワード線、２６…主電極領域、２９ＤＬ…データ線、３１…マスク、Ｍ…不揮発性記憶素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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