(57)【要約】【課題】面積が大きい第２トレンチの極近傍にゲート電極を配置する場合でも、このゲート電極を設計寸法どおりに再現性良く形成できるようにした半導体装置の製造方法を提供する。【解決手段】ＣＭＯＳ領域のＳｉ基板１に小面積の第１トレンチＴｒ１を形成する工程と、第１トレンチＴｒ１が形成されたＳｉ基板１上の全面にＳｉＯ２膜５を形成して第１トレンチＴｒ１を埋め込む工程と、ＳｉＯ２膜５に平坦化処理を施して第１トレンチＴｒ１以外のＳｉ基板１上からＳｉＯ２膜５を除去する工程と、ＣＭＯＳ領域のＳｉＯ２膜５が取り除かれたＳｉ基板１上にゲート電極１１を形成する工程と、ゲート電極１１を形成した後で、高周波領域のＳｉ基板１に大面積の第２トレンチＴｒ２を形成する工程と、第２トレンチＴｒ２を層間絶縁膜１５で埋め込む工程と、第２トレンチＴｒ２の真上に位置する層間絶縁膜１５上にＭＩＭキャパシタ３０を形成する工程と、を含む。【選択図】図３
2008053249.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタを含む高周波回路と、ＣＭＯＳ回路とを同一の基板に混載した半導体装置の製造方法であって、
前記ＣＭＯＳ回路が形成される領域の前記基板に面積が小さい第１トレンチを形成する工程と、
前記第１トレンチが形成された前記基板上の全面に第１絶縁膜を形成して前記第１トレンチを埋め込む工程と、
前記第１絶縁膜に平坦化処理を施して前記第１トレンチ以外の前記基板上から前記第１絶縁膜を除去する工程と、
前記ＣＭＯＳ回路が形成される領域の前記第１絶縁膜が取り除かれた前記基板上に前記ＣＭＯＳ回路用のゲート電極を形成する工程と、
前記ゲート電極を形成した後で、前記高周波回路が形成される領域の前記基板に面積が大きい第２トレンチを形成する工程と、
前記第２トレンチが形成された前記基板上の全面に第２絶縁膜を形成して前記第２トレンチを埋め込む工程と、
前記第２トレンチの真上に位置する前記第２絶縁膜上に前記キャパシタを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１トレンチの前記面積は１［μｍ２］以下であり、前記第２トレンチの前記面積は１×１０４［μｍ２］以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
抵抗（Ｒ）およびキャパシタ（Ｃ）等で構成される高周波回路と、ＣＭＯＳ回路とを同一のシリコン（Ｓｉ）基板に混載した半導体装置（以下、「ＲＦ−ＣＭＯＳ」ともいう。）が知られている。ＲＦ−ＣＭＯＳのＭＩＭ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｍｅｔａｌ）キャパシタでは、Ｓｉ基板との寄生容量を低減するために、ＭＩＭキャパシタ下にＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）層を形成して、ＭＩＭキャパシタとＳｉ基板との距離をあける工夫がされている。ここで、ＳＴＩとは、素子間分離領域のＳｉ基板に溝（トレンチ）が形成され、この溝にシリコン酸化（ＳｉＯ２）膜等の絶縁物が埋め込まれた構造のことである（例えば、特許文献１参照。）。
【０００３】
図５（Ａ）〜図７（Ｂ）は、従来例に係るＲＦ−ＣＭＯＳの製造方法を示す工程図である。図５（Ａ）では、まず始めに、Ｓｉ基板１０１上に図示しないＳｉＯ２膜を形成し、その上にシリコン窒化（ＳｉＮ）膜１０３を形成する。次に、フォトリソグラフィー技術およびエッチング技術で、ＣＭＯＳ回路が形成される領域（以下、「ＣＭＯＳ領域」という。）のＳｉ基板１０１に素子間分離用の第１トレンチＴｒ´１を形成する。また、高周波回路のうちのキャパシタが形成される領域（以下、「キャパシタ領域」という。）のＳｉ基板１０１に、第１トレンチＴｒ´１よりも面積が大きい第２トレンチＴｒ´２を形成する。
【０００４】
次に、図５（Ｂ）に示すように、Ｓｉ基板１０１の上方全面にＳｉＯ２膜１０５を形成して第１トレンチＴｒ´１と第２トレンチＴｒ´２とを埋め込む。このＳｉＯ２膜１０５の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で行う。そして、図５（Ｃ）に示すように、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によってＳｉＯ２膜１０５の上方全面を研磨して、ＳｉＮ膜１０３上からＳｉＯ２膜１０５を取り除く。このようにして、第１トレンチＴｒ´１と、この第１トレンチＴｒ´１内に埋め込まれたＳｉＯ２膜５とからなる第１ＳＴＩ層１１０を形成すると共に、第２トレンチＴｒ´２と、この第２トレンチＴｒ´２内に埋め込まれたＳｉＯ２膜１０５とからなる第２ＳＴＩ層１２０を形成する。
【０００５】
次に、例えば、熱リン酸を用いてＳｉＮ膜１０３をウェットエッチングし、さらにフッ酸系の溶液を用いてＳｉＯ２膜１０５を軽くエッチングする。これにより、図６（Ａ）に示すように、第１、第２ＳＴｉ層１１０、１２０以外の領域でＳｉ基板１０１表面を露出させる。
次に、Ｓｉ基板１０１の上方全面にゲート絶縁膜（図示せず）を形成し、さらに、図６（Ｂ）に示すように、その上にポリシリコン膜１０７を形成する。そして、図６（Ｃ）に示すように、ポリシリコン膜１０７上にレジスト膜１０９を塗布する。このレジスト膜１０９の塗布は、例えばスピンコーティング法で行う。次に、このレジスト膜１０９に露光および現像処理を施して、ポリシリコン膜１０７上にゲート電極パターニング用のレジストパターンを形成する。
【０００６】
次に、このレジストパターンをマスクにポリシリコン膜１０７をエッチングして、図７（Ａ）に示すように、ゲート電極１１１を形成する。そして、ゲート電極１１１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ基板１０１にイオン注入することにより、ゲート電極１１１両側のＳｉ基板１０１にそれぞれ低濃度不純物導入層からなるＬＤＤ層（図示せず）を形成する。さらに、ＣＶＤなどの方法により、ＬＤＤ層が形成されたＳｉ基板１０１上に絶縁層を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）などのドライエッチングを用いて絶縁層をエッチバックする。
【０００７】
これにより、ゲート電極１１１の側壁にサイドウォール１１３を形成する。そしてゲート電極１１１およびサイドウォール１１３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ基板１０１にイオン注入することで、ゲート電極１１１両側のＳｉ基板１０１にそれぞれ高濃度不純物導入層からなるソース層、ドレイン層（図示せず）を形成する。これにより、ＣＭＯＳ領域のＳｉ基板１０１にＭＯＳトランジスタを完成させる。次に、図７（Ｂ）に示すように、Ｓｉ基板１０１の上方全面にＳｉＯ２膜等からなる層間絶縁膜１１５を形成する。そして、この層間絶縁膜１１５を例えばＣＭＰまたはエッチバック等で平坦化する。
その後、キャパシタ領域の層間絶縁膜１１５上にＭＩＭキャパシタ１３０を形成する。ここでは、図７（Ｂ）に示すように、大面積の第２ＳＴＩ層１２０の真上に、ＭＩＭキャパシタ１３０を形成する。
【特許文献１】特開平８−７００３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、本発明者は、上記ＲＦ−ＣＭＯＳの製造工程において、第１ＳＴＩ層１１０よりも第２ＳＴＩ層１２０の方がＣＭＰによるＳｉＯ２膜１０５の削れ量が大きく、第２ＳＴＩ層１２０の極近傍では、この削れ量の違いによってゲート電極１１１を設計寸法どおりに形成することが難しい、という問題点に気がついた。
詳しく説明すると、ＲＦ−ＣＭＯＳでは、素子間分離用の第１ＳＴＩ層１１０と、キャパシタ下に配置される寄生容量低減用の第２ＳＴＩ層１２０とのサイズの違いが他の半導体装置と比べて極端に大きい。例えば、第１ＳＴＩ層１１０は平面視で縦、横の寸法が１μｍ×１μｍ以下であるのに対し、第２ＳＴＩ層１２０のそれは１００μｍ×１００μｍ程度である。
【０００９】
このように、第１ＳＴＩ層１１０と第２ＳＴＩ層１２０とでそのサイズが桁違いに異なると、図８（Ａ）に示すように、ＳｉＯ２膜１０５をＣＭＰする際に、第２ＳＴＩ層１２０の真上に位置するＳｉＯ２膜１０５表面の凹部の底面ＡにＣＭＰの研磨パッドが接触（即ち、追従）してしまい、ＣＭＰの初期段階から凹部の底面Ａが削られてしまう。また、この凹部の周縁ＢのＳｉＯ２膜１０５には研磨パッドから相対的に大きな力が加わるので、その研磨レートは他と比べて相対的に高くなる。
【００１０】
そのため、図８（Ｂ）に示すように、ＣＭＯＳ領域とキャパシタ領域とで、ＳｉＯ２膜１０５およびＳｉＮ膜１０３の削れ量に差が生じることとなる。また、第２ＳＴＩ層１２０およびその周辺では、第２ＳＴＩ層１２０の外周に残されたＳｉＮ膜１０３表面と、第２ＳＴＩ層１２０を構成するＳｉＯ２膜１０５表面との間で大きな段差Ｄが生じることとなる。そして、このような段差Ｄが原因となって、第２ＳＴＩ層１２０およびその周辺でレジスト膜１０９の膜厚が変動し易くなる。
【００１１】
ここで、レジスト膜１０９の膜厚が変動すると、ゲート電極１１１を設計寸法どおりに形成することが難しくなる。本発明者の知見では、例えば図８（Ｃ）に示すように、第２ＳＴＩ層１２０およびその周辺ではレジスト膜１０９の膜厚は薄くなりがちであり、第２ＳＴＩ層１２０の極近傍にゲート電極１１１を配置すると、その寸法は図７（Ｂ）に示したように他と比べて細くなってしまうことが多い、という問題があった。
【００１２】
また最近では、半導体装置の微細化の要求によってＭＯＳトランジスタのゲート電極はますます小さくなり、しかも、半導体装置の高集積化の要求によってキャパシタとＭＯＳトランジスタとをますます近接して形成せざるを得なくなってきているので、上記問題点は今後よりいっそう顕著となることが予想される。
そこで、この発明は本発明者が発見した上記問題点に鑑みてなされたものであって、面積が大きい第２トレンチの極近傍にゲート電極を配置する場合でも、このゲート電極を設計寸法どおりに再現性良く形成できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、発明１の半導体装置の製造方法は、キャパシタを含む高周波回路と、ＣＭＯＳ回路とを同一の基板に混載した半導体装置の製造方法であって、前記ＣＭＯＳ回路が形成される領域の前記基板に面積が小さい第１トレンチを形成する工程と、前記第１トレンチが形成された前記基板上の全面に第１絶縁膜を形成して前記第１トレンチを埋め込む工程と、前記第１絶縁膜に平坦化処理を施して前記第１トレンチ以外の前記基板上から前記第１絶縁膜を除去する工程と、前記ＣＭＯＳ回路が形成される領域の前記第１絶縁膜が取り除かれた前記基板上に前記ＣＭＯＳ回路用のゲート電極を形成する工程と、前記ゲート電極を形成した後で、前記高周波回路が形成される領域の前記基板に面積が大きい第２トレンチを形成する工程と、前記第２トレンチが形成された前記基板上の全面に第２絶縁膜を形成して前記第２トレンチを埋め込む工程と、前記第２トレンチの真上に位置する前記第２絶縁膜上に前記キャパシタを形成する工程と、を含むことを特徴とするものである。
【００１４】
ここで、「高周波回路」とは、例えば、キャパシタ、コイルおよびインダクタンス等で構成される高周波発振回路のことである。また、「第１トレンチ」と、この第１トレンチに埋め込まれた「第１絶縁膜」とで例えば第１のＳＴＩ層が構成される。第１のＳＴＩ層は例えばＣＭＯＳ回路内の素子間分離層、または、ＣＭＯＳ回路と高周波回路との素子間分離層として使用される。また、「第２トレンチ」と、この第２トレンチに埋め込まれた「第２絶縁膜」とで例えば第２のＳＴＩ層が構成される。第２のＳＴＩ層は、基板とキャパシタとの離間距離を長めに確保して、当該間の寄生容量を低減するための層として使用される。
また、発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第１トレンチの前記面積は１［μｍ２］以下であり、前記第２トレンチの前記面積は１×１０４［μｍ２］以上であることを特徴とするものである。
【００１５】
発明１、２の半導体装置の製造方法によれば、従来の技術と比べて、第１トレンチの形成工程と第２トレンチの形成工程とをわざわざ別々の工程に分け、ゲート電極を形成した後で、面積が大きい第２トレンチを形成するようにしている。従って、ゲート電極形成前に第２トレンチの大面積に起因した段差が形成されることは無いので、ゲート電極パターニング用のレジスト膜の膜厚変動を防止することができる。これにより、第２トレンチの極近傍にゲート電極を配置する場合でも、このゲート電極を設計寸法どおりに再現性良く形成することができる。つまり、小面積の第１トレンチと、大面積の第２トレンチとが近接することによって生じた上述の問題点を解決することができる。それゆえ、半導体装置のさらなる微細化、高集積化に寄与することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）〜図４は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。
図１（Ａ）では、まず始めに、Ｓｉ基板１上に図示しないシリコン酸化（ＳｉＯ２）膜を形成し、その上にシリコン窒化（ＳｉＮ）膜３を形成する。次に、フォトリソグラフィー技術およびエッチング技術で、ＣＭＯＳ回路が形成される領域（即ち、ＣＭＯＳ領域）のＳｉ基板１に素子間分離用の第１トレンチＴｒ１を形成する。この第１トレンチＴｒ１の面積は、例えば、平面視で縦、横の寸法が０．数μｍ×０．数μｍ程度、つまり１［μｍ２］以下である。また、この第１トレンチＴｒ１のＳｉ基板１表面からの深さは例えば３［μｍ］程度である。
【００１７】
なお、この実施の形態では、第１トレンチＴｒ１を形成する際に、高周波回路のうちのキャパシタが形成される領域（即ち、キャパシタ領域）のＳｉ基板１に第２トレンチＴｒ２は形成しない。即ち、従来の技術とは異なり、本発明では第１トレンチＴｒ１と、第２トレンチＴｒ２とを別々に形成する。
第１トレンチＴｒ１を形成した後は、図１（Ｂ）に示すように、Ｓｉ基板１の上方全面にＳｉＯ２膜５を形成して第１トレンチＴｒ１を埋め込む。このＳｉＯ２膜５の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で行う。そして、図１（Ｃ）に示すように、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）によってＳｉＯ２膜５の上方全面を研磨して、ＳｉＮ膜３上からＳｉＯ２膜５を取り除く。このようにして、第１トレンチＴｒ１と、この第１トレンチＴｒ１内に埋め込まれたＳｉＯ２膜５とからなる第１ＳＴＩ層１０を、第２ＳＴＩ層よりも前の工程で形成しておく。
【００１８】
次に、例えば、熱リン酸を用いてＳｉＮ膜をウェットエッチングし、さらにフッ酸系の溶液を用いてＳｉＯ２膜を軽くエッチングする。これにより、図２（Ａ）に示すように、第１ＳＴＩ層１０以外の領域（即ち、素子領域）でＳｉ基板１表面を露出させる。次に、Ｓｉ基板１の上方全面にゲート絶縁膜（図示せず）を形成し、さらに、図２（Ｂ）に示すように、その上にゲート電極用のポリシリコン膜７を形成する。ゲート絶縁膜の形成は例えばＳｉ基板１を熱酸化することによって行う。また、ポリシリコン膜７の形成は例えばＣＶＤで行う。そして、図２（Ｃ）に示すように、ポリシリコン膜７上にレジスト膜９を塗布する。このレジスト膜９の塗布は例えばスピンコーティング法で行う。
【００１９】
次に、このレジスト膜９に露光および現像処理を施して、ポリシリコン膜７上にゲート電極パターニング用（即ち、ゲート電極が形成される領域を覆い、それ以外の領域を露出させる）のレジストパターンを形成する。そして、このレジストパターンをマスクにポリシリコン膜７をエッチングして、図３（Ａ）に示すように、ゲート電極１１を形成する。そして、ゲート電極１１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ基板１にイオン注入することにより、ゲート電極両側のＳｉ基板１にそれぞれ低濃度不純物導入層からなるＬＤＤ層（図示せず）を形成する。さらに、ＣＶＤなどの方法により、ＬＤＤ層が形成されたＳｉ基板１上に絶縁層を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）などのドライエッチングを用いて絶縁層をエッチバックする。
【００２０】
これにより、ゲート電極１１の側壁にサイドウォール１３を形成する。そしてゲート電極１１およびサイドウォール１３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ基板１にイオン注入することで、ゲート電極１１両側のＳｉ基板１にそれぞれ高濃度不純物導入層からなるソース層、ドレイン層（図示せず）を形成する。これにより、ＣＭＯＳ領域のＳｉ基板１にＭＯＳトランジスタを完成させる。
【００２１】
次に、図３（Ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術で、キャパシタ領域のＳｉ基板１に面積が大きい第２トレンチＴｒ２を形成する。第２トレンチＴｒ２の面積は、例えば、平面視で縦、横の寸法が１００μｍ×１００μｍ、つまり１×１０４［μｍ２］程度である。また、この第２トレンチＴｒ２のＳｉ基板１表面からの深さは例えば３［μｍ］程度である。
【００２２】
次に、図３（Ｃ）に示すように、Ｓｉ基板１の上方全面にＳｉＯ２膜等からなる層間絶縁膜１５を形成する。この層間絶縁膜１５の形成によって第２トレンチＴｒ２は埋め込まれ、第２トレンチＴｒ２と、この第２トレンチＴｒ２内に埋め込まれた層間絶縁膜１５とからなる第２ＳＴＩ層２０が形成される。そして、この層間絶縁膜１５を例えばＣＭＰまたはエッチバック等で平坦化する。
【００２３】
その後、図４に示すように、キャパシタ領域の層間絶縁膜１５上にＭＩＭキャパシタ３０を形成する。ここでは、図４に示すように、第２ＳＴＩ層２０の真上に位置する層間絶縁膜１５上にＭＩＭキャパシタ３０を形成する。この例では、ＭＩＭキャパシタ３０と第２ＳＴＩ層２０との平面視での合わせずれを考慮して、第２ＳＴＩ層２０の外周よりもある程度内側に入った領域の層間絶縁膜１５上にＭＩＭキャパシタ３０を形成する。ＭＩＭキャパシタ３０の下部電極２１は例えばアルミニウム（Ａｌ）であり、誘電体２３は例えばシリコン窒化膜（ＳｉＮ）であり、上部電極２５は例えばアルミニウム（Ａｌ）である。
【００２４】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、従来の技術と比べて、素子間分離用の第１トレンチＴｒ１の形成工程と、ＭＩＭキャパシタ３０下の第２トレンチＴｒ２の形成工程とをわざわざ別々の工程に分け、ゲート電極１１を形成した後で、第２トレンチＴｒ２を形成するようにしている。
【００２５】
従って、ゲート電極１１を形成する前に第２トレンチＴｒ２の大面積に起因した段差が形成されることは無いので、キャパシタ領域におけるレジスト膜９の膜厚変動を防止することができる。これにより、第２トレンチＴｒ２の極近傍にゲート電極１１を配置する場合でも、このゲート電極１１を設計寸法どおりに再現性良く形成することができる。つまり、小面積の第１トレンチＴｒ１と、大面積の第２トレンチＴｒ２とが近接することによって生じた上述の問題点を解決することができるので、半導体装置のさらなる微細化、高集積化に寄与することができる。
この実施の形態では、Ｓｉ基板１が本発明の「基板」に対応し、ＳｉＯ２膜５が本発明の「第１絶縁膜」に対応し、層間絶縁膜１５が本発明の「第２絶縁膜」に対応している。
【図面の簡単な説明】
【００２６】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す図（その４）。
【図５】従来例に係る半導体装置の製造方法を示す図（その１）。
【図６】従来例に係る半導体装置の製造方法を示す図（その２）。
【図７】従来例に係る半導体装置の製造方法を示す図（その３）。
【図８】従来例の問題点を示す拡大図。
【符号の説明】
【００２７】
１  Ｓｉ基板、３  ＳｉＮ膜、５  ＳｉＯ２膜、７  ポリシリコン膜、９  レジスト膜、１０  第１ＳＴＩ層、１１  ゲート電極、１３  サイドウォール、１５  層間絶縁膜、２０  第２ＳＴＩ層、２１  下部電極、２３  誘電体、２５  上部電極、３０  ＭＩＭキャパシタ、Ｔｒ１  第１トレンチ、Ｔｒ２  第２トレンチ
【図１】
2008053249.tif 000003
【図２】
2008053249.tif 000004
【図３】
2008053249.tif 000005
【図４】
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【図５】
2008053249.tif 000007
【図６】
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【図７】
2008053249.tif 000009
【図８】
2008053249.tif 000010