(57)【要約】      （修正有）【課題】ＳｉＰ形態の半導体素子から容易に熱を放出させることができる半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、インターポーザー２００（interposer）と、インターポーザー２００上に積層形成された複数の素子２１０、２３０、２５０と、複数の素子２１０、２３０、２５０内にそれぞれ形成されて、各素子を貫通して形成された貫通電極２１１、２３１、２５１と、各素子２１０、２３０、２５０の間に形成されて上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極２２１、２４１を含む。【選択図】図２
2008053708.tif 000002
【特許請求の範囲】
【請求項１】
インターポーザー（interposer）と、
前記インターポーザー上に積層形成された複数の素子と、
前記複数の素子内にそれぞれ形成されて、各素子を貫通して形成された貫通電極と、
前記各素子の間に形成されて、上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極と、
を含むことを特徴とする半導体素子。
【請求項２】
前記各素子に形成された貫通電極は各素子の接地電極と連結されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記インターポーザー上に積層形成された複数の素子のうちから、最下部に位置された素子の下部面に形成された金属膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記インターポーザー上に積層形成された複数の素子のうちから、最下部に位置された素子の下部面に形成された放熱手段をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記放熱手段は、ヒートシンクであることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記放熱手段は、ヒートパイプであることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記貫通電極はＷ、Ｃｕ、Ａｌ、Ａｇ、Ａｕを含むグループのうちから選択された少なくとも一つの物質で形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記複数の素子はＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、Ｆｌａｓｈ  Ｍｅｍｏｒｙ、Ｌｏｇｉｃ ＬＳＩ、Ｐｏｗｅｒ  ＩＣ、Ｃｏｎｔｒｏｌ  ＩＣ、Ａｎａｌｏｇ  ＬＳＩ、ＭＭ  ＩＣ、ＣＭＯＳ  ＲＦ-ＩＣ、Ｓｅｎｓｏｒ  Ｃｈｉｐ、ＭＥＭＳ Ｃｈｉｐの中から独立的に選択されることを特徴とする請求項１に記載の半導体素子。
【請求項９】
素子を貫通する貫通電極が形成された複数の素子を形成するステップと、
前記複数の素子をインターポーザー（interposer）上に積層形成するステップと、
を含む半導体素子の製造方法。
【請求項１０】
前記複数の素子をインターポーザー上に積層形成するステップにおいて、前記各素子の間には連結層を形成して、前記連結層に形成された連結電極を通じて上部素子と下部素子に形成された貫通電極を連結させるステップを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記各素子に形成された貫通電極は各素子の接地電極と連結されるように形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記複数の素子を形成するステップにおいて、前記インターポーザー上に積層形成される複数の素子のうちから、最下部に位置される素子の下部面に金属膜を形成するステップをさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記複数の素子を形成するステップにおいて、前記インターポーザー上に積層形成される複数の素子のうちから、最下部に位置される素子の下部面に放熱手段を形成するステップをさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記放熱手段は、ヒートシンクであることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記放熱手段は、ヒートパイプであることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記貫通電極はＷ、Ｃｕ、Ａｌ、Ａｇ、Ａｕを含むグループのうちから選択された少なくとも一つの物質で形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１７】
前記複数の素子はＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、Ｆｌａｓｈ  Ｍｅｍｏｒｙ、Ｌｏｇｉｃ ＬＳＩ、Ｐｏｗｅｒ  ＩＣ、Ｃｏｎｔｒｏｌ  ＩＣ、Ａｎａｌｏｇ  ＬＳＩ、ＭＭ  ＩＣ、ＣＭＯＳ  ＲＦ-ＩＣ、Ｓｅｎｓｏｒ  Ｃｈｉｐ、ＭＥＭＳ Ｃｈｉｐの中から独立的に選択されることを特徴とする請求項９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
図１は従来の半導体素子の製造方法によって製造されたＳｉＰ（System In a Ｐackage）形態の半導体素子を概念的に示す図面である。
【０００３】
従来のＳｉＰ形態の半導体素子は、図１に示すように、インターポーザー（interposer）１１、第１素子１３、第２素子１５、第３素子１７を含む。
【０００４】
第１ないし第３素子１３、１５、１７は、例えば、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、Ｆｌａｓｈ Ｍｅｍｏｒｙ、Ｌｏｇｉｃ ＬＳＩ、Ｐｏｗｅｒ ＩＣ、Ｃｏｎｔｒｏｌ ＩＣ、Ａｎａｌｏｇ ＬＳＩ、ＭＭ ＩＣ、ＣＭＯＳ ＲＦ-ＩＣ、Ｓｅｎｓｏｒ Ｃｈｉｐ、ＭＥＭＳ Ｃｈｉｐなどから選択されたいずれか一つであることができる。
【０００５】
第１素子１３と第２素子１５、第２素子１５と第３素子１７との間には各素子の間の信号連結のための連結手段が形成されている。
【０００６】
このような構造を有するＳｉＰ形態の半導体素子の商用化を具現するためには放熱問題を解決しなければならない。特に、第２素子１５のように中間層に形成された素子間の熱放出問題は商用化において大きい障害物として指摘されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
実施例は、ＳｉＰ形態の半導体素子から熱を容易に放出させることができる半導体素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施例による半導体素子は、インターポーザー（interposer）と、該インターポーザー上に積層形成された複数の素子と、該複数の素子内にそれぞれ形成されて、各素子を貫通して形成された貫通電極と、前記各素子の間に形成されて上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極を含む。
【０００９】
実施例による半導体素子の製造方法は、素子を貫通して貫通電極が形成された複数の素子を形成するステップと、前記複数の素子をインターポーザー（interposer）上に積層形成するステップと、を含む。
【発明の効果】
【００１０】
実施例による半導体素子及びその製造方法によると、ＳｉＰ形態の半導体素子から熱を容易に放出させることができる長所がある。
【発明を実施するための最良の形態】
【００１１】
実施例の説明において、各層（膜）、領域、パターンまたは構造物らが基板、各層（膜）、領域、パッドまたはパターンらの"上（on/above/over/upper）"に、または"下（down/below/under/lower）"に形成されることで記載する場合において、その意味は各層（膜）、領域、パッド、パターンまたは構造物らが直接基板、各層（膜）、領域、パッドまたはパターンらに接触されて形成される場合に解釈されることもでき、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物らがその間に追加的に形成される場合に解釈されることもできる。よって、その意味は実施例の技術的思想によって判断されなければならない。
【００１２】
以下、添付された図面を参照して実施例を詳しく説明する。
【００１３】
図２は、実施例による半導体素子の製造方法によって製造されたＳｉＰ（System In a Package）形態の半導体素子を概念的に示す図面である。
【００１４】
実施例による半導体素子は、図２に示すように、インターポーザー２００、第１素子２１０、第２素子２３０、第３素子２５０を含む。前記半導体素子は前記第１素子２１０を貫通する第１貫通電極２１１を含む。前記半導体素子は前記第２素子２３０を貫通する第２貫通電極２３１と、前記第３素子２５０を貫通する第３貫通電極２５１を含む。
【００１５】
実施例による半導体素子は、前記第１素子２１０と前記第２素子２３０を連結する第１連結層２２０を含む。前記半導体素子は、前記第２素子２３０と前記第３素子２５０とを連結する第２連結層２４０を含む。前記第１連結層２２０には第１連結電極２２１が形成されているし、前記第２連結層２４０には第２連結電極２４１が形成されている。前記第１連結電極２２１によって前記第１素子２１０と第２素子２３０とが電気的に連結される。前記第２連結電極２４１によって前記第２素子２３０と第３素子２５０とが電気的に連結される。前記第１連結電極２２１は、前記第１貫通電極２１１と第２貫通電極２３１とを連結させることができる。前記第２連結電極２４１は前記第２貫通電極２３１と第３貫通電極２５１とを連結させることができる。
【００１６】
このような構造で積層されたＳｉＰ形態の半導体素子は最上部に形成された素子と最下部に形成された素子とが電気的にすべて連結されることができるようになる。このような連結構造を通じて各素子は外部に熱を放出させることができるようになる。特に、中間層に形成された素子に発生される熱を効率的に放出させることができるようになる。
【００１７】
一方、すべての半導体素子には、接地電極が形成されている。よって、前記第１ないし第３素子２１０、２３０、２５０に形成された接地電極を電気的に連結させることで、各素子で発生される熱を効率的に放出させることができるようになる。また、各接地電極には同一な電圧が印加されるものであるので、電気的な信号の流れ及び動作にも全然問題が発生しなくなる。前記第１貫通電極２１１は前記第１素子２１０に具備された接地電極と連結されるように形成されることができる。前記第２貫通電極２３１は前記第２素子２３０に具備された接地電極と連結されるように形成されることができる。前記第３貫通電極２５１は前記第３素子２５０に具備された接地電極と連結されるように形成されることができる。
【００１８】
また、前記第１素子２１０には第１貫通電極２１１を形成しないこともある。しかし、各素子で発生される熱をより効率的に放出させるための一つの方案として前記第１貫通電極２１１が形成されるようにすることができる。
【００１９】
前記貫通電極は半導体基板に対するパターン工程、蝕刻工程、メタル形成工程、ＣＭＰ工程などを順次に進行することで形成されることができる。このような工程は既に公知であり、本発明の主要関心事ではないので、ここではその詳細な説明は略する。
【００２０】
この時、前記貫通電極はＷ、Ｃｕ、Ａｌ、Ａｇ、Ａｕなどの物質のうちから選択された少なくとも一つの物質で形成されることができる。前記貫通電極は、ＣＶＤ、ＰＶＤ、蒸発（Evaporation）、ＥＣＰなどの方法を通じて蒸着されることができる。また、前記貫通電極のバリア金属としてはＴａＮ、Ｔａ、ＴｉＮ、Ｔｉ、ＴｉＳｉＮなどが利用されることができるし、ＣＶＤ、ＰＶＤ、ＡＬＤなどの方法を通じて形成されることができる。
【００２１】
以上では、第１ないし第３素子２１０、２３０、２５０が積層形成されたＳｉＰ形態の半導体素子に対して説明したが、前記積層される素子の数字は多様に変形されることができるものである。前記各素子は、例えば、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、Ｆｌａｓｈ Ｍｅｍｏｒｙ、Ｌｏｇｉｃ ＬＳＩ、Ｐｏｗｅｒ ＩＣ、Ｃｏｎｔｒｏｌ ＩＣ、Ａｎａｌｏｇ ＬＳＩ、ＭＭ ＩＣ、ＣＭＯＳ ＲＦ-ＩＣ、Ｓｅｎｓｏｒ Ｃｈｉｐ、ＭＥＭＳ Ｃｈｉｐなどから選択されたいずれか一つであることができる。
【００２２】
また実施例による半導体素子の製造方法によると、素子を貫通する貫通電極が形成された複数の素子を形成するステップと、複数の素子をインターポーザー（interposer）上に積層形成するステップを含む。また実施例による半導体素子の製造方法によると、複数の素子をインターポーザー上に積層形成するステップにおいて、各素子の間には連結層を形成して、連結層に形成された連結電極を通じて上部素子と下部素子に形成された貫通電極を連結させるステップと、を含む。
【００２３】
そして、各素子で発生される熱をさらに効率的に放出させるための方案として、図３に示すような構造を有する半導体素子を製造することができる。図３は実施例による半導体素子の製造方法によって製造されたＳｉＰ形態の半導体素子の他の例を概念的に示す図面である。
【００２４】
実施例による半導体素子は、図３に示すように、インターポーザー３００、第１素子３１０、第２素子３３０、第３素子３５０を含む。前記半導体素子は、前記第１素子３１０を貫通する第１貫通電極３１１を含む。前記半導体素子は前記第２素子３３０を貫通する第２貫通電極３３１と前記第３素子３５０を貫通する第３貫通電極３５１を含む。
【００２５】
実施例による半導体素子は、前記第１素子３１０と前記第２素子３３０とを連結する第１連結層３２０を含む。前記半導体素子は前記第２素子３３０と前記第３素子３５０を連結する第２連結層３４０を含む。前記第１連結層３２０には第１連結電極３２１が形成されている。前記第２連結層３４０には第２連結電極３４１が形成されている。前記第１連結電極３２１によって前記第１素子３１０と第２素子３３０とが電気的に連結される。前記第２連結電極３４１によって前記第２素子３３０と第３素子３５０とが電気的に連結される。前記第１連結電極３２１は、前記第１貫通電極３１１と第２貫通電極３３１を連結させることができる。前記第２連結電極３４１は、前記第２貫通電極３３１と第３貫通電極３５１とを連結させることができる。
【００２６】
このような構造で積層されたＳｉＰ形態の半導体素子は、最上部に形成された素子と最下部に形成された素子が電気的にすべて連結されることができるようになる。このような連結構造を通じて各素子は外部に熱を放出させることができるようになる。特に、中間層に形成された素子に発生される熱を効率的に放出させることができるようになる。
【００２７】
一方、すべての半導体素子には接地電極が形成されている。よって、前記第１ないし第３素子３１０、３３０、３５０に形成された接地電極を電気的に連結させることで、各素子で発生される熱を効率的に放出させることができるようになる。また、各接地電極には同一な電圧が印加されるものであるので、電気的な信号の流れ及び動作にも全然問題が発生されなくなる。前記第１貫通電極３１１は前記第１素子３１０に具備された接地電極と連結されるように形成されることができる。前記第２貫通電極３３１は前記第２素子３３０に具備された接地電極と連結されるように形成されることができる。前記第３貫通電極３５１は、前記第３素子３５０に具備された接地電極と連結されるように形成されることができる。
【００２８】
そして、前記第１素子３１０の下部面には別途の金属膜３６０が形成されている。前記金属膜３６０は前記第１素子３１０の下部面にＣＶＤ、ＰＶＤ、蒸発（Evaporation）、ＥＣＰなどの方法を通じて形成されることができる。これによって、前記金属膜３６０は貫通電極を通じて各素子に連結されることができるし、各素子で発生される熱をさらに効率的に放出することができるようになる。
【００２９】
そして、各素子で発生される熱をさらに効率的に放出させるための方案として図４に示すような構造を有する半導体素子を製造することができる。図４は実施例による半導体素子の製造方法によって製造されたＳｉＰ形態の半導体素子のまた他の例を概念的に示す図面である。
【００３０】
実施例による半導体素子は、図４に示すように、インターポーザー４００、第１素子４１０、第２素子４３０、第３素子４５０を含む。前記半導体素子は前記第１素子４１０を貫通する第１貫通電極４１１を含む。前記半導体素子は、前記第２素子４３０を貫通する第２貫通電極４３１と、前記第３素子４５０を貫通する第３貫通電極４５１を含む。
【００３１】
また実施例による半導体素子は、前記第１素子４１０と前記第２素子４３０とを連結する第１連結層４２０を含む。前記半導体素子は、前記第２素子４３０と前記第３素子４５０とを連結する第２連結層４４０を含む。前記第１連結層４２０には第１連結電極４２１が形成されている。前記第２連結層４４０には第２連結電極４４１が形成されている。前記第１連結電極４２１によって前記第１素子４１０と第２素子４３０とが電気的に連結される。前記第２連結電極４４１によって、前記第２素子４３０と第３素子４５０が電気的に連結される。前記第１連結電極４２１は前記第１貫通電極４１１と第２貫通電極４３１を連結させることができる。前記第２連結電極４４１は前記第２貫通電極４３１と第３貫通電極４５１を連結させることができる。
【００３２】
このような構造で積層されたＳｉＰ形態の半導体素子は最上部に形成された素子と最下部に形成された素子が電気的にすべて連結されることができるようになる。このような連結構造を通じて各素子は外部に熱を放出させることができるようになる。特に、中間層に形成された素子に発生される熱を効率的に放出させることができるようになる。
【００３３】
一方、すべての半導体素子には接地電極が形成されている。よって、前記第１ないし第３素子４１０、４３０、４５０に形成された接地電極を電気的に連結させることで、各素子で発生される熱を効率的に放出させることができるようになる。また、各接地電極には同一な電圧が印加されるものであるので、電気的な信号の流れ及び動作にも全然問題が発生されなくなる。前記第１貫通電極４１１は前記第１素子４１０に具備された接地電極と連結されるように形成されることができる。前記第２貫通電極４３１は、前記第２素子４３０に具備された接地電極と連結されるように形成されることができる。前記第３貫通電極４５１は、前記第３素子４５０に具備された接地電極と連結されるように形成されることができる。
【００３４】
そして、前記第１素子４１０の下部面には別途の放熱手段４６０が形成されている。前記放熱手段４６０は貫通電極を通じて各素子に連結されることができるし、各素子で発生される熱をさらに効率的に放出することができるようになる。前記放熱手段４６０は、ヒートシンク（heat sink）であることもあり、ヒートパイプ（heat pipe）であることもある。
【００３５】
また、前記第１素子とインターポーザーとの間に冷却物質が入ることができる管を提供した後に接触させる方案を通じて熱放出をより円滑に進行させることもできる。
【００３６】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３７】
【図１】従来の半導体素子の製造方法によって製造されたＳｉＰ（System In a Ｐackage）形態の半導体素子を概念的に示す図面である。
【図２】実施例による半導体素子の製造方法によって製造されたＳｉＰ（System In aＰackage）形態の半導体素子を概念的に示す図面である。
【図３】実施例による半導体素子の製造方法によって製造されたＳｉＰ形態の半導体素子の他の例を概念的に示す図面である。
【図４】実施例による半導体素子の製造方法によって製造されたＳｉＰ形態の半導体素子のまた他の例を概念的に示す図面である。
【符号の説明】
【００３８】
２００  インターポーザー、  ２１０  第１素子、  ２１１  第１貫通電極、  ２３０  第２素子、  ２３１  第２貫通電極、  ２５０  第３素子、  ２５１  第３貫通電極
【図１】
2008053708.tif 000003
【図２】
2008053708.tif 000004
【図３】
2008053708.tif 000005
【図４】
2008053708.tif 000006