(57)【要約】【課題】不揮発性メモリの書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を向上させる。【解決手段】トンネル絶縁膜２０を酸化シリコン膜（第２絶縁膜２２）と、酸化シリコン膜以外の絶縁膜（第１絶縁膜２１、第３絶縁膜２３）との積層膜で構成した不揮発性メモリにおいて、０Ｖ印加時の制御ゲートのリーク電流が減少し、半選択モードにおけるディスターブ時に流れるリーク電流が減少し、書き込み終了時に流れる電流が多くなるための条件を、各種動作電圧、層間膜容量、書き込み終了時閾値、消去終了時閾値、初期閾値、積層膜の比誘電率とバリアの高さ、膜厚をパラメータとして限定する。【選択図】図１
2008053440.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたソースおよびドレインと、
前記半導体基板の表面に形成され、第1絶縁膜および前記第1絶縁膜とは異なる第２絶縁膜を積層してなる第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートと、
を有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、
書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、
前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、
書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、
ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つことを特徴とする半導体装置。
【請求項２】
前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×（Ｖｈｆ＋０．５）＋１）＜ＩＳ（ＣＳＲＣＧ×（Ｖｈｆ＋０．５）＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×（ＶＷＬ−３．８）＋１）＞ＩＳ（ＣＳＲＣＧ×（ＶＷＬ−３．８）＋１）であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×１０．５＋１）＜ＩＳ（ＣＳＲＣＧ×１０．５＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×１６．２＋１）＞ＩＳ（ＣＳＲＣＧ×１６．２＋１）であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２トンネル絶縁膜を構成する酸化シリコン膜の膜厚は、９ｎｍであることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板に形成されたソースおよびドレインと、
前記半導体基板の表面に形成され、第１絶縁膜および前記第１絶縁膜とは異なる第２絶縁膜を積層してなる第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートと、
を有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、
消去時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、
前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、
書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、
ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つことを特徴とする半導体装置。
【請求項６】
前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×（Ｖｈｆ＋０．５）＋１）＜ＩＳ（ＣＳＲＣＧ×（Ｖｈｆ＋０．５）＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×（ＶＷＬ＋０．５＋１）＞ＩＳ（ＣＳＲＣＧ×（ＶＷＬ＋０．５）＋１）であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×１０．５＋１）＜ＩＳ（ＣＳＲＣＧ×１０．５＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×（−１９．５）＋１）＞ＩＳ（ＣＳＲＣＧ×（−１９．５）＋１）であることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記第２トンネル絶縁膜を構成する酸化シリコン膜の膜厚は、９ｎｍであることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記第１トンネル絶縁膜は、下層から順に前記第１絶縁膜および前記酸化シリコン膜を積層した２層膜、または下層から順に前記第１絶縁膜、前記酸化シリコン膜および前記第１絶縁膜を積層した３層膜からなることを特徴とする請求項１または５記載の半導体装置。  
【請求項１０】
前記第１トンネル絶縁膜は、前記第１絶縁膜および前記酸化シリコン膜を用いて積層した２層膜もしくは３層膜であることを特徴とする請求項１または５記載の半導体記憶装置。
【請求項１１】
前記第１絶縁膜は、窒化シリコン膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯｘＮｙ膜、ＳｉＣ膜、III−V族ワイドギャップバンド半導体またはII−VI族ワイドギャップバンド半導体からなることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記第１不揮発性メモリは、電荷注入方式として、ＦＮトンネル電流を用いるフラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。
【請求項１３】
前記第１不揮発性メモリは、電荷注入方式として、ホットエレクトロンを用いるフラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。
【請求項１４】
前記第１不揮発性メモリは、スプリットゲート型フラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。
【請求項１５】
前記第１不揮発性メモリは、ＭＯＮＯＳ型フラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。
【請求項１６】
半導体基板に形成されたソースおよびドレインと、
前記半導体基板の表面に形成され、酸化シリコン膜および前記酸化シリコン膜とは異なる第１絶縁膜を積層してなる第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートと、
を有する第１不揮発性メモリを備えた半導体装置であって、
前記第１トンネル絶縁膜は、下層から順に前記第１絶縁膜および前記酸化シリコン膜を積層した２層膜、または下層から順に前記第１絶縁膜、前記酸化シリコン膜および前記第１絶縁膜を積層した３層膜からなり、
前記第１絶縁膜は、窒化シリコン膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯｘＮｙ膜、ＳｉＣ膜、III−V族ワイドギャップバンド半導体またはII−VI族ワイドギャップバンド半導体からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電気的に書き換え可能な不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリ（フラッシュメモリやＥＥＰＲＯＭ）は、メモリセルを構成するトランジスタの浮遊ゲート（ＦＧ）に電荷を蓄積することによってデータを保持する半導体メモリである。また、浮遊ゲートに替えて、窒化シリコン膜などで構成されたトラップ膜や複数の微小金属膜あるいは半導体膜を用いた不揮発性メモリも製品化あるいは試作されているが、これらの不揮発性メモリも、上記した膜に電荷を蓄積することによってデータを保持する。
【０００３】
不揮発性メモリは、データの書き込み・消去方法として、メモリセルトランジスタのゲート絶縁膜（トンネル絶縁膜）にファウラーノルドハイム（ＦＮ）トンネル電流を流す方法や、ホットエレクトロンまたはホットホールを注入する方法などが採用されており、トンネル絶縁膜材料には、酸化シリコンの単層膜が用いられている。
【０００４】
また、不揮発性メモリでは、トンネル絶縁膜として、酸化シリコンの単層膜よりも高いＯＮ／ＯＦＦ比（低電圧印加時には低電流が流れ、高電圧印加時には高電流が流れる性質）を示す絶縁膜を用いることによって、従来と同等以上の電荷保持特性を保持しながら、高速書き込み・消去、または低電圧書き込み・消去が可能となることが示唆されている。
【０００５】
米国特許第６１２１６５４号（特許文献１）には、酸化シリコンの単層膜に替わるトンネル絶縁膜として、クレスティドバリア(crested barrier)と呼ばれる３層絶縁膜が開示されている。クレスティドバリアとは、図１４に示すように、第１絶縁膜と第３絶縁膜に挟まれた第２絶縁膜の、シリコン（Ｓｉ）のコンダクションバンドからのバンドオフセット（以下、バリア高さという）φ２２が、第１および第３絶縁膜のバリア高さφ２１、φ２３よりも高い３層絶縁膜を指している。このクレスティドバリアは、バリア単体の特性として、酸化シリコンの単層膜よりも高いＯＮ／ＯＦＦ比が得られる場合があると主張されている。これは、図１５に示すように、電圧印加時に第２絶縁膜のバリア高さが下がるためである。
【０００６】
また、フラッシュメモリでは、浮遊ゲートを立体構造にして、その上面のみでなく、側面を制御ゲートと対向させることよって両者の対向面積を増やし、いわゆるカップリング比を確保している。これは、カップリング比を大きくした場合には、制御ゲートに印加した電圧を利用してトンネル絶縁膜側に電界を集中させることができるので、トンネル絶縁膜を介した効率的な書込み・消去が可能になるからである。
【特許文献１】米国特許第６１２１６５４号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したフラッシュメモリにおいては、メモリセルの微細化が進展するに伴って隣接浮遊ゲート間の距離が縮小されると、隣接浮遊ゲート間に絶縁膜を介して制御ゲートを配置することが困難となり、浮遊ゲートの側面が対向面積の増大に寄与しなくなる。また、隣接浮遊ゲート間の寄生容量も大きくなる。従って、カップリング比の確保が困難になることが予想される。
【０００８】
その対策としては、浮遊ゲートを平坦な構造にすることによって、プロセス上の負担を軽減し、併せて隣接浮遊ゲート間の寄生容量の増加を抑制することが考えられる。一方、このようにした場合は、浮遊ゲート−制御ゲート間の対向面積比が小さくなるので、カップリング比を確保することが困難になる。従って、カップリング比を確保することが困難なメモリセル構造においても、書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を従来と同等以上に満足するためには、前述したクレスティドバリアのように、酸化シリコンの単層膜よりも高いＯＮ／ＯＦＦ比を備えた積層構造の絶縁膜を使ってトンネル絶縁膜を形成する必要がある。
【０００９】
しかしながら、本発明者の検討によれば、フラッシュメモリのトンネル絶縁膜をクレスティドバリアのような積層膜で構成したとしても、必ずしも従来のフラッシュメモリに比べて書き込み・消去特性、電荷保持特性、ディスターブ抑制特性が向上するわけではない。以下にその理由を説明する。
【００１０】
フラッシュメモリの書き込み・消去時には、制御ゲート−基板間に電圧を印加するが、この電圧にカップリング比を掛けた値がトンネル絶縁膜に印加される電圧となる。しかし、カップリング比は、トンネル絶縁膜の容量が大きくなればなるほど小さくなるので、たとえバリア単体のトンネル電流電圧特性が酸化シリコン膜より高いＯＮ／ＯＦＦ比を示す積層膜でトンネル絶縁膜を構成したとしても、積層膜の容量が大きい場合は、トンネル絶縁膜に印加される電圧が小さくなり、トンネル電流が小さくなる結果、書き込み・消去特性が向上しない。
【００１１】
フラッシュメモリの書き込み・消去特性を向上させるためになされてきた従来の対策は、絶縁膜のＯＮ／ＯＦＦ比のみに注目した対策であり、カップリング比や各種設定電圧、各種容量を考慮に入れた対策は、なされていないのが現状である。
【００１２】
本発明の目的は、酸化シリコンの単層膜以外の絶縁膜をトンネル絶縁膜に使用する不揮発性メモリにおいて、カップリング比を確保することが困難なメモリセル構造においても、書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願発明は、半導体基板に形成されたソースおよびドレインと、前記半導体基板の表面に形成され、酸化シリコン膜および前記酸化シリコン膜とは異なる第１絶縁膜を積層してなる第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートとを有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つものである。
（２）本願発明は、半導体基板に形成されたソースおよびドレインと、  前記半導体基板の表面に形成され、酸化シリコン膜および前記酸化シリコン膜とは異なる第１絶縁膜を積層してなる第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートとを有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、消去時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
不揮発性メモリの書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは以下の説明を参酌して判断すべきものである。また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧などを下記のように限定するものではない。
【００１８】
（実施の形態１）
図１は、本実施の形態であるフラッシュメモリのメモリセルを示す断面図である。例えばｐ型の単結晶シリコンからなる基板１０には、ｎ型のソース６０およびドレイン７０が形成されている。基板１０の表面には、トンネル絶縁膜２０が形成されている。このトンネル絶縁膜２０は、下層から順に第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を積層した３層構造で構成されている。トンネル絶縁膜２０の上には、ｎ型の多結晶シリコン膜からなる電荷蓄積層３０が形成されている。この電荷蓄積層３０から見た基板１０のビルトインポテンシャルは、例えば１ｅＶである。また、トンネル絶縁膜２０と電荷蓄積層３０との接触面積は、例えば９０ｎｍ×９０ｎｍである。電荷蓄積層３０の上には、ブロック絶縁膜４０が形成されており、ブロック絶縁膜４０の上には、ｎ型の多結晶シリコン膜からなる制御ゲート５０が形成されている。
【００１９】
本実施の形態のフラッシュメモリは、第１絶縁膜２１および第３絶縁膜２３を酸化シリコン以外の絶縁膜で構成し、第２絶縁膜２２を酸化シリコン膜（バリア高さ＝３．２ｅＶ、比誘電率＝７．５）で構成している。第１絶縁膜２１および第３絶縁膜２３を構成する絶縁膜は、酸化シリコンよりもバリア高さが低く、かつ比誘電率が高い材料、例えば窒化シリコン、ＺｒＳｉＯ４、ＨｆＳｉＯｘＮｙなどからなる。
【００２０】
このように、本実施の形態のフラッシュメモリは、トンネル絶縁膜２０の一部である第２絶縁膜２２を第１絶縁膜２１および第３絶縁膜２３よりも誘電率が低い酸化シリコン膜で構成する。これにより、電荷蓄積層３０と基板１０との間の容量が小さくなり、制御ゲート５０に印加した電圧が効率的にトンネル絶縁膜２０にかかるようになるので、書き込み・消去を高速で行うことが可能になる。また、酸化シリコン膜は、バリア高さが高く、電子の熱励起によるリークが小さいため、電荷保持特性に優れるという特徴がある。さらに、酸化シリコン膜は、トラップ密度が低いことから、書換え劣化が小さいという特徴がある。なお、本実施の形態では、以後、特に断りのない限り、第１絶縁膜２１および第３絶縁膜２３は同一の材料とし、それらの膜厚もほぼ同じとする。
【００２１】
次に、トンネル絶縁膜を酸化シリコン膜で構成した従来のフラッシュメモリと比較した場合、トンネル絶縁膜２０を３層膜で構成した本実施の形態のフラッシュメモリの書き込み・消去特性がより向上し、かつ電荷保持特性やディスターブ耐性などのトランジスタ特性が同等以上となるための条件を説明する。ここで、トランジスタ特性が同等であるとは、読み出し時におけるソース電圧およびドレイン電圧の下で電荷蓄積層が電気的に中性である場合に、制御ゲートに電圧を印加してソース−ドレイン間に１０ｎＡ程度の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、基板−電荷蓄積層間のビルトインポテンシャル（Ｖｂｉ）とが等しいという意味である。
【００２２】
データの書き込みは、制御ゲートに正の電圧を印加し、閾値電圧をＶｔｈｆまで上昇させることによって行う。ここで、閾値電圧とは、読出し条件としてソース電圧およびドレイン電圧を所定の値に設定し、制御ゲートに電圧を印加してソース−ドレイン間に１０ｎＡの電流が流れるための制御ゲート電圧と定義する。
【００２３】
データの消去は、制御ゲートに負の電圧を印加し、閾値電圧をＶｅｒａまで降下させることによって行う。すなわち、本実施の形態のフラッシュメモリと従来のフラッシュメモリのそれぞれの書き込み・消去において、必要とする閾値電圧の変化量を同じにして比較を行う。また、書き込み・消去動作時における制御ゲート−基板間の電圧ＶＷＬも同じにして比較を行う。さらに、基板−電荷蓄積層間の容量（ＣＯＮＯ）も同じにして比較を行う。なお、後述する他の実施の形態においても、比較の対象となる従来のフラッシュメモリ（トンネル絶縁膜を酸化シリコン膜で構成したフラッシュメモリ）は、各実施の形態のフラッシュメモリに対して上記の条件を満たすものとする。
【００２４】
また、３層構造のトンネル絶縁膜２０において、トンネル電流の電圧に対する依存性をＩＣ＝ＩＣ（Ｖ）とし、酸化シリコン膜（膜厚＝ａナノメータ（ｎｍ）、ａは任意の数値）からなるトンネル絶縁膜において、トンネル電流の電圧に対する依存性をＩＳ＝ＩＳ（Ｖ）とする。ここで、Ｖ＞０であるときは、電荷蓄積層の電位が基板電位よりも低く、電子に対するポテンシャルが低い場合であり、Ｖ＜０であるときはその逆である。
【００２５】
電流値は、流れている電流の絶対値で定義する。このとき、以下の３つの条件（１）、（２）、（３）をすべて満たすフラッシュメモリは、従来のフラッシュメモリと比較して書き込み・消去特性が向上し、かつ電荷保持特性およびディスターブ耐性も同等以上となる。なお、本実施の形態のフラッシュメモリの場合、書き込み時に電子がトンネルする順番は、第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜の順であり、消去時にはその逆になる。従って、第１絶縁膜２１と第３絶縁膜２３とが異なる材料で構成された非対称なトンネル絶縁膜の場合は、トンネル電流の電流・電圧特性が書き込み側と消去側とで異なってくる。従って、それぞれの場合で以下の条件（１）、（２）、（３）を満たしていれば、従来のフラッシュメモリと比較して書き込み・消去特性が向上し、かつ電荷保持特性およびディスターブ耐性が同等以上となる。
条件（１）：電荷保持条件
書き込み状態（電荷保持状態）において、ＶＷＬ＝０Ｖであるときにトンネル絶縁膜を流れるトンネル電流を比べ、積層構造のトンネル絶縁膜２０を流れるトンネル電流の方が酸化シリコン膜からなるトンネル絶縁膜よりも少ないこと。すなわち、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）
であること。
【００２６】
ここで、ＣＣＲＣＧおよびＣＳＲＣＧは、それぞれトンネル絶縁膜を積層膜で構成したときのカップリング比、および酸化シリコン膜で構成したときのカップリング比であり、ＣＣＲＣＧ＝ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）、ＣＳＲＣＧ＝ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）である。また、ＣＣＦＴＯは、トンネル絶縁膜を積層膜で構成したときの基板−電荷蓄積層間の容量であり、ＣＳＦＴＯは、トンネル絶縁膜を酸化シリコン膜で構成したときの基板−電荷蓄積層間の容量である。トンネル絶縁膜を積層膜で構成した場合と、酸化シリコン膜で構成した場合とでは、トンネル絶縁膜の容量が異なるので、ＣＣＲＣＧとＣＳＲＣＧとは異なり、トンネル絶縁膜に印加される電圧も異なる。
【００２７】
ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉは、トンネル絶縁膜を積層膜で構成したときの書き込み状態（電荷保持状態）において、電荷蓄積層に溜まっている電荷が作り出す電圧勾配によってかかるトンネル絶縁膜への電圧であり、ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉは、トンネル絶縁膜を酸化シリコン膜で構成したときの書き込み状態（電荷保持状態）において、電荷蓄積層に溜まっている電荷が作り出す電圧勾配によってかかるトンネル絶縁膜への電圧である。
【００２８】
Ｖｂｉは、基板と電荷蓄積層のビルトインポテンシャルである。例えば基板がｐ型のシリコンで、電荷蓄積層がｎ型の多結晶シリコンの場合、両者間のビルトインポテンシャルが１ｅＶとすれば、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋１）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋１）
が条件となる。基板と電荷蓄積層にシリコンを用いた場合、一方がｐ型で他方がｎ型であっても、そのビルトインポテンシャルはせいぜい−１＜Ｖｂｉ＜１の範囲である。以後、条件（１）の電荷保持時に単層膜（酸化シリコン膜）にかかる電圧（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）をＶＲＳ、積層膜にかかる電圧（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）をＶＲＣと呼ぶ。
条件（２）：半選択モードビットのディスターブ抑制条件
あるメモリセルが書き込み対象となっている時には、他のメモリセルへの書き込みが禁止されなければならない。しかし、書き込み対象セルと同一のワード線もしくは同一のビット線に接続されたメモリセルは、書込み禁止にもかかわらず、浮遊ゲート−基板間に電圧がかかる。これを半選択モードという。
【００２９】
例えばＮＡＮＤ型フラッシュメモリの場合は、図２のような半選択モードビットＡ、Ｂが存在する。図のように、書き込み選択ワード線以外のワード線電圧をＶＭとしたとき、半選択モードビットＡの制御ゲート−基板間にかかる電圧はＶＭである。また、半選択モードビットＢにかかる電圧は、ＶＷＬ−ＶａまたはＶＷＬ−（ＶＭ−Ｖｔｈ）の何れか大きな値である。ビットＡには書き込みを防止し、電流をパスさせるだけのゲート電圧がかかっていることが好ましく、ビットＢには書き込みを禁止するのに必要な電圧がかかっていることが望ましい。図中のＶＭとＶａによって半選択モードビットＡ、Ｂの制御ゲート−基板間にかかる電圧は変わり、ビットＡのディスターブの方が強い場合とビットＢのディスターブの方が強い場合とがある。典型的にはフラッシュメモリの実動作において、書き込み選択セルの基板−制御ゲート間電圧の約半分程度が半選択モードビットにかかっていると考えてよい。
【００３０】
半選択モードビットの制御ゲート−基板間電圧をＶｈｆ＝（１／２）×ＶＷＬ（ＶＷＬ：書き込み時に印加する制御ゲート電圧）として定義する。そこで、半選択モードビットへの書き込みを回避する条件を以下のように定める。
【００３１】
半選択モードビットの制御ゲート−基板間電圧をＶｈｆとした時に、
ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）
ここで、ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉは、半選択モード時に積層膜にかかる電圧であり、ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉは、半選択モード時に単層膜（酸化シリコン膜）にかかる電圧である。この場合も、単層膜使用時と積層膜使用時ではカップリング比が異なるので、半選択モード時に単層膜にかかる電圧と積層膜にかかる電圧は異なる。以後、条件（２）の半選択モード時に単層膜にかかる電圧（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）をＶＨＳ、積層膜にかかる電圧（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）をＶＨＣと呼ぶ。
条件（３）：高電界高電流条件（制御ゲートに電圧を印加して書き込み・消去を行う時に、単層膜（酸化シリコン膜）を使用した場合よりも書き込み・消去速度が向上するための条件）
書き込み特性を向上させるためには、書き込み時に制御ゲートに印加する電圧をＶＷＬとして、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）
を満たすこと。
【００３２】
また、消去特性を向上させるためには、消去時に制御ゲートに印加する電圧をＶＷＬとして、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）
を満たすこと。
【００３３】
この場合も、単層膜使用時と積層膜使用時ではカップリング比が異なるので、書き込み時にトンネル絶縁膜にかかる電圧も異なる。以後、条件（３）の書き込み終了時に単層膜にかかる電圧（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）をＶＦＳ、積層膜にかかる電圧（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）をＶＦＣと呼ぶ。
【００３４】
以下、いくつかの補足説明をする。カップリング比は、トンネル絶縁膜容量とブロック絶縁膜容量の他に、注目する電荷蓄積層と他の電荷蓄積層との容量結合など、他の容量の効果も厳密には入ってくるが、これらの容量はＣＯＮＯ＋ＣＦＴＯに比べて小さいので、無視してよい。なお、ＣＯＮＯとＣＦＴＯは、図１に示したように、メモリセル構造が平坦で、かつブロック絶縁膜も平坦な場合であり、本実施の形態のように、トンネル絶縁膜が３層膜（第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３）であるならば、
【００３５】
【数１】
2008053440.tif 000003
である。ここで、εＯＮＯ、ｄＯＮＯおよびＳＯＮＯは、それぞれブロック絶縁膜の比誘電率、厚さおよび断面積であり、Ｓ２１、Ｓ２２およびＳ２３は、それぞれ第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の断面積である。また、ε２１、ｄ２２およびＳ２３は、それぞれ第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の比誘電率であり、ｄ２１、ｄ２２およびｄ２３は、それぞれ第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の膜厚である。一方、ブロック絶縁膜や電荷蓄積層が平坦でないような場合、ＣＯＮＯは、別途形状に合わせて算出すればよい。
【００３６】
上の式は、トンネル絶縁膜が３層膜である場合の条件であるが、パラメータｄ２１、ｄ２２およびｄ２３のうち、いずれか一つを０とすることにより、トンネル絶縁膜が２層膜である場合の条件として使用することができる。
【００３７】
条件（３）においては、書き込み・消去終了時における電流値を比べているが、その理由は以下の通りである。例えば、トンネル絶縁膜を膜厚９ｎｍの酸化シリコン膜で構成した場合の書き込み時の制御ゲート電圧（ＶＷＬ）＝２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍのフラッシュメモリにおいて、消去時の閾値（Ｖｅｒａ）＝−１Ｖから書き込み時の閾値（Ｖｔｈｉ）＝３．３Ｖとなるまで書き込みを行うとするならば、書き込み時間の約８０％は、Ｖｔｈｉ＝２．８Ｖ〜３．３Ｖの範囲で費やされる。すなわち、書き込み終了時付近におけるトンネル電流の効率に律則される。これは、トンネル絶縁膜を積層膜で構成した場合でも同様である。従って、書き込み・消去終了時における電流値を比べている。また、書き込み・消去特性を向上させる条件の十分条件を導出するために、トンネル絶縁膜にかかる電圧が一番低いところで比較を行った。
【００３８】
条件（１）の電荷保持特性および条件（２）のディスターブ抑制条件においては、トンネル絶縁膜にかかる電圧が最大である時を比べており、これは十分条件を導出するためである。なお、条件（３）はホットエレクトロンを用いないトンネル電流による動作の場合である。ホットエレクトロンによる注入動作の場合、ホットエレクトロン発生量が等しくなるよう、酸化シリコン膜とほぼ同容量の積層膜を用意し、酸化シリコン膜を用いたフラッシュメモリと積層膜を用いたフラッシュメモリのカップリング比をほぼ同じくし、ソース、ドレインおよび制御ゲート電圧も同条件の下で条件を導出した。詳しくは、実施の形態５で説明する。
【００３９】
トンネル電流の計算は、トランスファ−マトリクス(Transfer-Matrix)法を用いることによって計算できる。なお、トランスファ−マトリクス法は、トンネル電流の数値計算をする際によく用いられる手法であり、例えば、Hiroshi Mizuta, Tomonori Tanoue, and Susumu Takahashi, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 35, No. 11, (1988)にその方法が記載されている。
【００４０】
トンネル電流の計算は、ＷＫＢ法など他の計算方法を使用してもよく、実測値でもよい。計算に際しては、本発明では基板のコンダクションバンドのエネルギーと基板のフェルミエネルギーが同じであると仮定し、温度３００Ｋの下で計算した。有効質量については、ｎ型シリコン基板中の電子の有効質量＝０．２ｍｅ（ｍｅは電子の静止質量）、積層膜（第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜２３）中の電子の有効質量＝０．２５ｍｅ、酸化シリコン膜中の電子の有効質量＝０．２５ｍｅとした。
【００４１】
酸化シリコン膜中の電子の有効質量＝０．２５ｍｅの決定の仕方であるが、ＦＮ(Fowler-Nordheim)近似式における決定の仕方と同様、有効質量をフィッティングパラメータとして、トランスファ−マトリクス法において求められる酸化シリコン膜中を流れるトンネル電流が実験結果と合うようにフィッティングさせることにより決定した。また、第１絶縁膜２１中の電子の有効質量および第３絶縁膜２３中の電子の有効質量の決定の仕方であるが、すべての材料について同様のフィッティングによる決定を行うことは困難である。従って、本発明の計算においては、第１絶縁膜２１中の電子の有効質量も第３絶縁膜２３中の電子の有効質量も、酸化シリコン膜中の電子の有効質量（０．２５ｍｅ）と同じとした。
【００４２】
上記の３つの条件（１）、（２）、（３）を満足するようなフラッシュメモリは、従来のフラッシュメモリと比べて、書き込み・消去特性、ディスターブ抑制特性および電荷保持特性が向上する。また、以後の実施の形態においても、この３条件（１）、（２）、（３）を満たすフラッシュメモリを、従来のフラッシュメモリと比べて特性が向上しているものとする。
【００４３】
本実施の形態では、従来のフラッシュメモリのトンネル膜厚を典型的な厚さである９ｎｍとする。また、本実施の形態のフラッシュメモリでは、ＮＡＮＤ型フラッシュメモリの典型的な動作電圧として、書き込み時の制御ゲート電圧（ＶＷＬ）＝２０Ｖ、消去時の制御ゲート電圧（ＶＷＬ）＝−２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍとする。
【００４４】
次に、膜厚９ｎｍの酸化シリコン膜をトンネル絶縁膜としたフラッシュメモリの書き込み特性と、積層膜（膜厚５ｎｍの窒化シリコン膜／膜厚２．５ｎｍの酸化シリコン膜／膜厚５ｎｍの窒化シリコン膜）をトンネル絶縁膜としたフラッシュメモリの書き込み特性を比較する。これら２種類のフラッシュメモリの書き込み時におけるトンネル電流電圧特性の計算結果を図３に示す。窒化シリコンのバリア高さは２ｅＶ、誘電率は７．５程度とし、トランスファ−マトリクス法により計算した。
【００４５】
また、図には、条件（１）、（２）、（３）において、酸化シリコン膜をトンネル絶縁膜としたときに印加される電圧と、積層膜をトンネル絶縁膜としたときに印加される電圧とをそれぞれ縦線で示した。積層膜使用時のＶＦＣ＝８．４６Ｖ、ＶＨＣ＝５．８４Ｖ、ＶＲＣ＝０．７５Ｖであり、酸化シリコン膜使用時のＶＦＳ＝９．１Ｖ、ＶＨＳ＝６．２５Ｖ、ＶＲＳ＝０．９Ｖである。これらの電圧は、上述した式に本実施の形態におけるパラメータを用いることによって算出できる。以後の実施の形態においては、これらの電圧の記載を省略する。
【００４６】
図３から明らかなように、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしており、従来のフラッシュメモリと比べて書き込み・消去特性が向上している。また、リーク電流は約１／１００００、半選択モードのディスターブは同等程度以下に抑えられ、書き込み電流は約１０倍となっている。すなわち、トンネル絶縁膜を積層膜で構成したフラッシュメモリは、従来のフラッシュメモリと比べて書き込み効率がよくなっており、かつディスターブ抑制効果もあり、電荷保持特性も優れている。
【００４７】
また、膜厚比ｄ２１：ｄ２２＝２：１に限定し、第１絶縁膜２１のバリア高さと比誘電率（ε２１）とをパラメータとして、フラッシュメモリの書き込み特性向上が見込める範囲（条件（１）、（２）、（３）を満たす範囲）を限定すべく計算すると、図４の斜線部のようになる。膜厚比ｄ２１：ｄ２２＝２：１に限定し、第１絶縁膜２１と第３絶縁膜２３とを図中の特性向上範囲に位置するバリア高さと比誘電率の材料で構成したフラッシュメモリは、従来のフラッシュメモリよりも特性が向上する。ただし、膜厚比ｄ２１：ｄ２２＝２：１ならばすべてよいわけではなく、適切な膜厚が存在する。以下に、図２の特性向上範囲に位置するバリア高さ＝２ｅＶ、誘電率＝７．５程度の窒化シリコンを例にとり、適切な膜厚を限定する。
【００４８】
第１絶縁膜２１と第３絶縁膜２３とを窒化シリコン膜で構成した場合の膜厚（ｄ２１、ｄ２２）をパラメータとして、条件（１）、（２）、（３）を満たす範囲を計算すると、図５の斜線部のようになる。すなわち、膜厚比ｄ２１：ｄ２２＝２：１とするならば、図５の中でｄ２１＝２ｄ２２を満たす範囲が特性向上範囲に該当する。
【００４９】
また、図４によれば、膜厚比ｄ２１：ｄ２２＝２：１に限定し、条件（１）を満たすフラッシュメモリにおいて、第１絶縁膜２１と第３絶縁膜２３とをバリア高さ＝１．５ｅＶ、誘電率＝１２．６程度のＺｒＳｉＯ４で構成した場合にも特性が向上する。実際、図６に示すように、第１絶縁膜２１と第３絶縁膜２３とを膜厚５．６ｎｍのＺｒＳｉＯ４で構成し、第２絶縁膜２２を膜厚２．８ｎｍの酸化シリコン膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしている。図に示すように、従来のフラッシュメモリと比べて、リーク電流は約１／１００００、半選択モードのディスターブは約１／１００に抑えられ、書き込み電流は約１０倍となっている。すなわち、書き込み効率が良くなっており、電荷保持特性も優れている。
【００５０】
また、ＨｆＳｉＯｘＮｙは、その組成比を変えることによってバリア高さと誘電率とを制御できる材料である。例えば、バリア高さおよび誘電率をＺｒＳｉＯ４と同程度にするには、Ｈｆ／（Ｈｆ＋Ｓｉ）＝４０〜６０％程度とし、Ｎ濃度を０〜２０％とすればよく、第１絶縁膜２１と第３絶縁膜２３とを膜厚５．６ｎｍのＨｆＳｉＯｘＮｙで構成し、第２絶縁膜２２を膜厚２．８ｎｍの酸化シリコン膜で構成したフラッシュメモリは、書き込み特性を向上できる。
【００５１】
なお、図４の特性向上範囲に該当する他の材料として、ＳｉＣ、ＧａＮ、３Ｃ−ＳｉＣ、III−V族ワイドギャップバンド半導体、II−VI族ワイドギャップバンド半導体などがある。なお、米国特許第６１２１６５４号において、高いＯＮ／ＯＦＦ比が見込めると主張されている窒化シリコン膜／窒化アルミニウム／窒化シリコン膜については、同様の検討を行っても特性が向上することはなかった。これは、窒化シリコン膜／窒化アルミニウム／窒化シリコン膜の組み合わせで作られた積層膜は容量が大きく、酸化シリコン膜に比べてカップリング比が低くなってしまうためである。
【００５２】
以上のように、フラッシュメモリの各種動作電圧および容量（ＣＯＮＯ）が与えられているときに、条件（１）、（２）、（３）を満たすような積層膜でトンネル絶縁膜を構成することにより、書き込み特性を向上させることができる。
【００５３】
次に、消去特性について説明する。図７に示すように、膜厚５ｎｍの窒化シリコン膜／膜厚２．５ｎｍの酸化シリコン膜／膜厚５ｎｍの窒化シリコン膜で構成されたトンネル絶縁膜は、条件（１）、（２）、（３）を満たしている。また、図７より、トンネル絶縁膜をこの積層膜で構成したフラッシュメモリの電荷保持特性は、従来のフラッシュメモリと比べてリーク電流が約１／１００００、半選択モードのディスターブが約１／１０に抑えられ、消去電流は約１０倍となる。すなわち、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、従来のフラッシュメモリと比べて消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。
【００５４】
また、図８に示すように、第１絶縁膜２１と第３絶縁膜２３とをそれぞれ膜厚５．６ｎｍのＺｒＳｉＯ４で構成し、第２絶縁膜２２を膜厚２．８ｎｍの酸化シリコン膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしている。このフラッシュメモリの電荷保持特性は、従来のフラッシュメモリと比べてリーク電流は約１／１００００、半選択モードのディスターブは約１／１０〜１／１００に抑えられ、消去電流は約１０〜１００倍となる。すなわち、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、従来のフラッシュメモリと比べて消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。
【００５５】
また、Ｈｆ／（Ｈｆ＋Ｓｉ）＝４０〜６０％程度とし、Ｎ濃度を０〜２０％とすることによって、バリア高さおよび誘電率をＺｒＳｉＯ４と同程度にした膜厚５．６ｎｍのＨｆＳｉＯｘＮｙ膜を第１絶縁膜２１と第３絶縁膜２３とし、膜厚２．８ｎｍの酸化シリコン膜を第２絶縁膜２２とした場合でも、従来のフラッシュメモリと比べて消去特性を向上させることができる。なお、上記した各種積層膜は、例えばＣＶＤ(Chemical Vapor Deposition)法、ＡＬＤ(Atomic Layer Deposition)法、スパッタリング法などによって堆積可能である。
【００５６】
（実施の形態２）
前記実施の形態１では、トンネル絶縁膜を３層膜で構成したフラッシュメモリについて説明したが、トンネル絶縁膜を２層膜で構成した場合でも、特性の向上を図ることができる。図９は、本実施の形態であるフラッシュメモリのメモリセルを示す断面図である。例えばｐ型の単結晶シリコンからなる基板１０には、ｎ型のソース領域６０およびドレイン領域７０が形成されている。基板１０の表面には、トンネル絶縁膜２０が形成されている。このトンネル絶縁膜２０は、第１絶縁膜２１上に第２絶縁膜２２を積層した２層構造で構成されている。トンネル絶縁膜２０の上には、ｎ型の多結晶シリコン膜からなる電荷蓄積層３０が形成されている。この電荷蓄積層３０から見た基板１０のビルトインポテンシャルは、例えば１ｅＶである。また、トンネル絶縁膜２０と電荷蓄積層３０との接触面積は、例えば９０ｎｍ×９０ｎｍである。電荷蓄積層３０の上には、ブロック絶縁膜４０が形成されており、ブロック絶縁膜４０の上には、ｎ型の多結晶シリコン膜からなる制御ゲート５０が形成されている。
【００５７】
ここで、トンネル絶縁膜を酸化シリコン膜で構成した従来のフラッシュメモリと比べた時、本実施の形態のフラッシュメモリの書き込み・消去特性が向上し、かつ電荷保持特性およびディスターブ耐性が同等以上となる条件を明らかにする。比較の方法は、前記実施の形態１と同じである。すなわち、従来のフラッシュメモリのトンネル膜厚は、その典型的な厚さである９ｎｍとする。一方、本実施の形態のフラッシュメモリは、ＮＡＮＤ型フラッシュメモリの典型的な動作電圧として、書き込み時の制御ゲート電圧（ＶＷＬ）＝２０Ｖ、消去時の制御ゲート電圧（ＶＷＬ）＝−２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍとする。
【００５８】
第１絶縁膜２１を膜厚４．５ｎｍの窒化シリコン膜で構成し、第２絶縁膜２２を膜厚９ｎｍの酸化シリコン膜で構成したフラッシュメモリの電荷保持特性は、従来のフラッシュメモリに比べて書き込み時のリーク電流が約１／１００００、半選択モードのディスターブが約１／１０に抑えられ、書き込み電流が約１０００倍となる。消去時には、半選択モードのディスターブが約１／１０〜１／１００に抑えられ、消去電流が約１０００倍となる。すなわち、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしており、従来のフラッシュメモリと比べて書き込み・消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。
【００５９】
また、第１絶縁膜２１を膜厚５．５ｎｍのＺｒＳｉＯ４膜で構成し、第２絶縁膜２２を膜厚９ｎｍの酸化シリコン膜で構成したフラッシュメモリの電荷保持特性は、従来のフラッシュメモリに比べて書き込み時における半選択モードのディスターブが約１／１００〜１／１０００に抑えられ、書き込み電流が約１０００倍となる。消去時には、半選択モードのディスターブが約１／１０〜１／１００に抑えられ、消去電流が約１０００倍となる。従って、このフラッシュメモリは、条件（１）、（２）、（３）を満たしており、従来のフラッシュメモリと比べて書き込み・消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。
【００６０】
さらに、Ｈｆ／（Ｈｆ＋Ｓｉ）＝４０〜６０％程度とし、Ｎ濃度を０〜２０％とすることによって、バリア高さおよび誘電率をＺｒＳｉＯ４と同程度にした膜厚５．５ｎｍのＨｆＳｉＯｘＮｙ膜を第１絶縁膜２１とし、膜厚９ｎｍの酸化シリコン膜を第２絶縁膜２２とした積層膜を使用した場合でも、書き込み・消去特性、ディスターブ抑制特性、電荷保持特性を向上させることができる。
【００６１】
（実施の形態３）
前記実施の形態１、２では、電荷注入方式として、ＦＮトンネル電流を用いるフラッシュメモリについて説明したが、本発明は、電荷注入方式として、ホットエレクトロンを用いるフラッシュメモリに適用することもできる。ホットエレクトロンを用いるフラッシュメモリには、前記図１に示すようなスタックトゲート型のものと、図１２に示すようなスプリットゲート型のものとがあるので、本実施の形態ではスタックトゲート型のフラッシュメモリについて説明し、スプリットゲート型のフラッシュメモリについては、実施の形態４で説明する。
【００６２】
本実施の形態のフラッシュメモリは、前記図９に示した実施の形態２のフラッシュメモリと同じように、第１絶縁膜２１上に第２絶縁膜２２を積層した２層構造のトンネル絶縁膜２０を備えている。このようなスタックトゲート型フラッシュメモリの場合、ホットエレクトロンの発生量のピークは、ソースを０Ｖとした時に、ドレイン電圧と電荷蓄積層の電圧とがほぼ等しい時である。また、ドレイン電圧と電荷蓄積層の電圧は高いほうが、ホットエレクトロンの発生量もより高い。例えば、ドレイン電圧≒電荷蓄積層の電圧＝５Ｖ程度とした時に、発生するホットエレクトロンの大半の電子温度は１００００Ｋ程度のものが多く、エネルギーに直すと約１ｅＶ程度である。従って、この場合の電荷注入機構は、電子から見たトンネル絶縁膜のバリア高さが基板から見たバリア高さに比べて約１ｅＶ程度低いバリアをトンネルすると見なすことができる。
【００６３】
以下の条件のようなフラッシュメモリにおいて、トンネル絶縁膜を膜厚９ｎｍの酸化シリコン膜で構成したものと、膜厚４ｎｍの窒化シリコン膜（第１絶縁膜２１）および膜厚７ｎｍの酸化シリコン膜（第２絶縁膜２２）の積層膜で構成したものとを比較する。フラッシュメモリの各種パラメータは、書き込み時の制御ゲート電圧（ＶＷＬ）＝１３．８Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。
【００６４】
トンネル絶縁膜を酸化シリコン膜で構成した場合、カップリング比は０．５程度となり、書き込み時の電荷蓄積層の電位がドレイン電圧とほぼ等しい５Ｖ近傍となる部分で、ホットエレクトロンの発生量がピークとなる。トンネル絶縁膜を積層膜で構成した場合のカップリング比も０．５程度で、書き込み時の電荷蓄積層の電位が５Ｖ近傍となる部分で、ホットエレクトロンの発生量がピークとなる。また、両者のトンネル絶縁膜容量はほぼ等しいことから、両者のホットエレクトロン発生量はほぼ等しい。さらに、電荷蓄積層の電圧が５Ｖというのは、上記動作条件の下ではほぼ書き込み終了時の電圧に相当する。そこで、ホットエレクトロンの電子温度を先に述べた理由より約１ｅＶ程度として、上記２種類のフラッシュメモリの書き込み特性を比べる。すなわち、電子から見た酸化シリコン膜のバリア高さ＝３．２−１＝２．２ｅＶ、窒化シリコン膜のバリア高さ＝２−１＝１ｅＶとして扱う。
【００６５】
図１０の実線は、膜厚９ｎｍの酸化シリコン膜（バリア高さ＝２．２ｅＶ、比誘電率＝３．９）を介したトンネル電流を示している。また、破線は、膜厚４ｎｍの窒化シリコン膜（バリア高さ＝１ｅＶ、比誘電率＝７．５）と膜厚７ｎｍの酸化シリコン膜との積層膜を介したトンネル電流を示している。ホットエレクトロン注入部付近におけるトンネル絶縁膜にかかる電圧は、チャネル方向依存性があるが、平均化して２．５Ｖとした。
【００６６】
図に示すように、トンネル絶縁膜にかかる電圧が２Ｖ以上になると、積層膜は酸化シリコン膜よりも高いトンネル電流を示す。特に、４Ｖ以上では、４桁以上の非常に高い書き込み電流値が得られるという結果になる。従って、本実施の形態のフラッシュメモリは、前記の条件（３）を満たしている。
【００６７】
次に、半選択ビットのディスターブ抑制条件（条件（２））について検討する。図１１は、ホットエレクトロンが発生していない時に上記２種類のトンネル絶縁膜を流れるトンネル電流を示している。半選択ビットの基板−制御ゲート間にＶｈｆ＝１３．８／２＝６．９Ｖの電圧がかかった時、２種類のトンネル絶縁膜にかかる電圧は、ビルトインポテンシャルを考慮すると、いずれも４．５Ｖ程度である。図から明らかなように、トンネル絶縁膜を積層膜で構成したフラッシュメモリは、トンネル絶縁膜を酸化シリコン膜で構成したフラッシュメモリに比べてトンネル電流が小さくなっており、条件（２）を満たしている。
【００６８】
また、第２絶縁膜２２から第１絶縁膜２１に流れるトンネル電流を計算した結果、トンネル絶縁膜を積層膜で構成したフラッシュメモリは、条件（１）を満たしていることが判明した。
【００６９】
従って、トンネル絶縁膜を積層膜で構成したホットエレクトロン注入方式のスタックトゲート型フラッシュメモリは、トンネル絶縁膜を酸化シリコン膜で構成したホットエレクトロン注入方式のスタックトゲート型フラッシュメモリと比べて、書き込み・消去特性、電荷保持特性およびディスターブ抑制特性が向上する。
【００７０】
（実施の形態４）
本実施の形態は、ホットエレクトロン注入方式のスプリットゲート型フラッシュメモリに適用したものである。
【００７１】
図１２は、本実施の形態のスプリットゲート型フラッシュメモリを示す断面図である。スプリットゲート型フラッシュメモリのメモリセルは、絶縁膜１００を挟んで一対の制御ゲート１８０、１９０を設けた構造になっている。例えばｐ型の単結晶シリコンからなる基板１１０には、ｎ型のソース１６０およびドレイン１７０が形成されている。基板１１０の表面には、トンネル絶縁膜１２０が形成されている。このトンネル絶縁膜１２０は、第１絶縁膜１２１上に第２絶縁膜１２２を積層した２層膜で構成されている。第１絶縁膜１２１は、膜厚４ｎｍの窒化シリコン膜からなり、第２絶縁膜１２２は、膜厚９ｎｍの酸化シリコン膜からなる。制御ゲート１８０は、トンネル絶縁膜１２０上にブロック絶縁膜１４０を介して形成されており、制御ゲート１９０は、トンネル絶縁膜１２０上に電荷蓄積層１３０およびブロック絶縁膜１４０を介して形成されている。制御ゲート１８０、１９０は、ｎ型の多結晶シリコン膜からなり、電荷蓄積層１３０から見た基板１１０のビルトインポテンシャルは、例えば１ｅＶである。
【００７２】
本実施の形態のフラッシュメモリは、制御ゲート１８０にその下方の基板１１０を弱反転させるだけの電圧（＜１Ｖ程度）を印加し、制御ゲート１９０に電荷蓄積層１３０が５Ｖ以上となるだけの高電圧を印加することにより、電荷蓄積層１３０の下方の基板１１０にホットエレクトロンを発生させ、それを電荷蓄積層１３０に注入する。
【００７３】
フラッシュメモリの各種パラメータは、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。制御ゲート１９０に書き込み電圧（＝１３．８Ｖ）を印加すると、書き込み終了時に電荷蓄積層１３０の電位が５Ｖ程度となる。トンネル絶縁膜を酸化シリコン膜（膜厚＝９ｎｍ）で構成したフラッシュメモリの場合は、カップリング比が０．５程度となり、やはり書き込み終了時に電荷蓄積層１３０の電位が５Ｖ程度となる。
【００７４】
従って、トンネル絶縁膜を積層膜で構成したホットエレクトロン注入方式のスプリットゲート型フラッシュメモリは、トンネル絶縁膜を酸化シリコン膜で構成したホットエレクトロン注入方式のスプリットゲート型フラッシュメモリと比べて、書き込み・消去特性、電荷保持特性およびディスターブ抑制特性が向上する。
【００７５】
（実施の形態５）
本実施の形態は、前記実施の形態２の電荷蓄積層を多結晶シリコン膜から窒化シリコン膜に替えた、いわゆるＭＯＮＯＳ(Metal-Oxide‐Semiconductor-Oxide-Semiconductor)型のフラッシュメモリに適用したものである。この場合、電荷蓄積層（窒化シリコン膜）から見た基板のビルトインポテンシャルは、０Ｖである。
【００７６】
ここで、第１絶縁膜２１を膜厚７ｎｍのＺｒＳｉＯ４膜で構成し、第２絶縁膜２２を膜厚９ｎｍの酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリに、ホットエレクトロンを用いないトンネル電流による書き込み・消去動作をさせ、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比較する。フラッシュメモリの各種パラメータは、ＶＷＬ＝２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝１０Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍである。また、トンネル絶縁膜と電荷蓄積層との接触面積は、９０ｎｍ×９０ｎｍである。なお、電荷保持時における電荷蓄積層（窒化シリコン膜）中の電子分布は知られていないので、電荷保持特性の十分条件として、窒化シリコンのコンダクションバンド上に電子が溜まっているとする。すなわち、計算上は、図１３に示すようなバンド図に基づいて計算する。
【００７７】
上記の条件下で計算した結果、トンネル絶縁膜を上記の積層膜で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリは、条件（１）、（２）、（３）を満たし、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比べて、書き込み特性、電荷保持特性およびディスターブ抑制特性が向上することが判明した。
【００７８】
（実施の形態６）
本実施の形態は、前記実施の形態３の電荷蓄積層を多結晶シリコン膜から窒化シリコン膜に替えたＭＯＮＯＳ型フラッシュメモリに適用したものである。
【００７９】
ここで、トンネル絶縁膜を膜厚７ｎｍのＺｒＳｉＯ４膜（第１絶縁膜２１）および膜厚９ｎｍの酸化シリコン膜（第２絶縁膜２２）で構成した場合と、トンネル絶縁膜を酸化シリコン膜で構成した場合とを比較する。フラッシュメモリの各種パラメータは、ＶＷＬ＝１３．８Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。
【００８０】
このとき、トンネル絶縁膜を積層膜で構成したフラッシュメモリのカップリング比は約０．５５であり、トンネル絶縁膜を酸化シリコン膜で構成したフラッシュメモリのカップリング比は約０．５である。また、書き込み終了時の電荷蓄積層電圧は、両者共に５Ｖ近傍であり、ドレイン電圧近傍にある。従って、いずれも書き込み開始時からホットエレクトロン発生量のピーク近傍にある。また、ホットエレクトロンの発生量も、両者のトンネル絶縁膜容量がほぼ等しいことから同程度である。従って、この時のトンネル電流を比べることにより、条件（３）の比較ができる。また、条件（１）は、窒化シリコンのコンダクションバンド上に電子が溜まっているものとして比較する。
【００８１】
上記の条件下で計算した結果、トンネル絶縁膜を上記の積層膜で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリは、条件（１）、（２）、（３）を満たし、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比べて、書き込み特性、電荷保持特性およびディスターブ抑制特性が向上することが判明した。
【００８２】
（実施の形態７）
本実施の形態は、前記実施の形態４の電荷蓄積層を多結晶シリコン膜から窒化シリコン膜に替えたＭＯＮＯＳ型フラッシュメモリに適用したものである。
【００８３】
ここで、トンネル絶縁膜を膜厚７ｎｍのＺｒＳｉＯ４膜（第１絶縁膜２１）および膜厚９ｎｍの酸化シリコン膜（第２絶縁膜２２）で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリと、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリとにそれぞれ書き込みを行い、両者の特性を比較する。書き込みを行うには、制御ゲート１８０にその下方の基板１１０を弱反転させるだけの電圧（＜１Ｖ程度）を印加し、制御ゲート１９０に電荷蓄積層１３０が５Ｖ以上となるだけの高電圧を印加することによって、電荷蓄積層１３０の下方の基板１１０にホットエレクトロンを発生させ、それを電荷蓄積層１３０に注入する。フラッシュメモリの各種パラメータは、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。
【００８４】
この場合も、前記実施の形態４と同様の理由から、トンネル絶縁膜を積層膜で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリは、条件（１）、（２）、（３）を満たし、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比べて、書き込み特性、電荷保持特性およびディスターブ抑制特性が向上することが判明した。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８６】
本発明は、不揮発性メモリを有する半導体装置に利用されるものである。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施の形態であるフラッシュメモリのメモリセルを示す断面図である。
【図２】本発明の一実施の形態であるＮＡＮＤ型フラッシュメモリのメモリアレイを示す回路図である。
【図３】本発明の一実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。
【図４】本発明の一実施の形態であるフラッシュメモリのトンネル絶縁膜の一部を構成する第１絶縁膜のバリア高さと比誘電率の関係を示すグラフである。
【図５】本発明の一実施の形態であるフラッシュメモリのトンネル絶縁膜の膜厚条件を示すグラフである。
【図６】本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。
【図７】本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。
【図８】本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。
【図９】本発明の他の実施の形態であるフラッシュメモリのメモリセルを示す断面図である。
【図１０】本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。
【図１１】本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。
【図１２】本発明の他の実施の形態であるフラッシュメモリのメモリセルを示す断面図である。
【図１３】本発明の他の実施の形態であるフラッシュメモリのバンド図である。
【図１４】積層膜からなるトンネル絶縁膜を有する不揮発性メモリのバンド図である。
【図１５】図１４に示すトンネル絶縁膜に電圧を印加した時のバンド図である。
【符号の説明】
【００８８】
１０  基板
２０  トンネル絶縁膜
２１  第１絶縁膜
２２  第２絶縁膜
２３  第３絶縁膜
３０  電荷蓄積層
４０  ブロック絶縁膜
５０  制御ゲート
６０  ソース
７０  ドレイン
１００  絶縁膜
１１０  基板
１２０  トンネル絶縁膜
１２１  第１絶縁膜
１２２  第２絶縁膜
１２３  第３絶縁膜
１３０  電荷蓄積層
１４０  ブロック絶縁膜
１６０  ソース
１７０  ドレイン
１８０、１９０  制御ゲート
【図１】
2008053440.tif 000004
【図２】
2008053440.tif 000005
【図３】
2008053440.tif 000006
【図４】
2008053440.tif 000007
【図５】
2008053440.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008053440.tif 000014
【図１２】
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【図１３】
2008053440.tif 000016
【図１４】
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【図１５】
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