(57)【要約】【課題】キャパシタを半導体チップからより近い位置に配置してそれに接続できると共に、設計の自由度が高いキャパシタ内蔵基板を提供する。【解決手段】ベース樹脂層５０の両面側から突出する突出部５４，５６をそれぞれ備え、ベース樹脂層５０の一方の面側の突出部５４が接続部２１となる第１電極２０と、ベース樹脂層５０の他方の面側の第１電極２０の突出部５６を被覆する誘電体層２２と、誘電体層２２を被覆する第２電極２４とから構成された複数のキャパシタＣ及び貫通電極Ｔがベース樹脂層５０を貫通した状態で並んで配置され、キャパシタＣの第２電極２４及び貫通電極Ｔの一端側にビルドアップ配線７２，７２ａが接続されて形成されている。キャパシタＣの第１電極２０及び貫通電極Ｔの一端側に半導体チップ４５が接続される。【選択図】図９
2008042118.tif 000002
【特許請求の範囲】
【請求項１】
ベース樹脂層と、
前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備え、前記ベース樹脂層の一方の面側の前記突出部が接続部となる第１電極と、前記ベース樹脂層の他方の面側の前記第１電極の前記突出部を被覆する誘電体層と、前記誘電体層を被覆する第２電極とから構成されて、前記ベース樹脂層を貫通した状態で横方向に並んで配置された複数のキャパシタと、
前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備えた貫通電極と、
ベース樹脂層の前記他方の面側に形成され、前記キャパシタの前記第２電極及び前記貫通電極の一端側に電気的に接続されたビルドアップ配線とを有することを特徴とするキャパシタ内蔵基板。
【請求項２】
前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備え、前記ベース樹脂層の一方の面側の前記突出部が接続部となる第１電極と、前記ベース樹脂層の他方の面側の前記第１電極を被覆する絶縁層と、前記絶縁層を被覆する第２電極とにより構成される抵抗部をさらに有し、前記抵抗部の前記第２電極が前記ビルドアップ配線に接続されていることを特徴とする請求項１に記載のキャパシタ内蔵基板。
【請求項３】
前記ベース樹脂層の他方の面側に配置された前記突出部は、先端部が凸状曲面となっていることを特徴とする請求項１又は２に記載のキャパシタ内蔵配線基板。
【請求項４】
請求項１乃至３のいずれか一項に記載のキャパシタ内蔵基板と、
前記第１電極の前記接続部及び前記貫通電極の他端側に接続されて実装された半導体チップとを有することを特徴とする電子部品装置。
【請求項５】
一方の面に複数の金属ポストが立設されたベース樹脂層と、一方の面に柔軟金属層が形成された金属支持体とを用意する工程と、
前記金属支持体上の前記柔軟金属層に、前記ベース樹脂層上の前記金属ポストを押し込んで前記金属支持体と前記ベース樹脂層とを貼り合わせることにより、前記金属ポストを前記柔軟金属層に埋め込む工程と、
所要の金属ポスト上の前記ベース樹脂層の部分に第１めっき用開口部を形成する工程と、
前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第１めっき開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される第１電極を得る工程と、
前記第１電極を被覆する誘電体層を形成する工程と、
前記誘電体層を被覆する第２電極を形成してキャパシタを得る工程と、
前記キャパシタの上方に、前記キャパシタの第２電極に電気的に接続されるビルドアップ配線を形成する工程と、
前記金属支持体及び前記柔軟金属層を除去して前記金属ポストを露出させる工程とを有することを特徴とするキャパシタ内蔵基板の製造方法。
【請求項６】
一方の面側に金属ポストが立設されたベース樹脂層と、前記金属ポストに対応する部分に凹部が形成され、前記凹部に柔軟金属層が埋め込まれた金属支持体とを用意する工程と、
前記金属支持体に形成された前記柔軟金属層に、前記ベース樹脂層上の前記金属ポストを押し込んで前記金属支持体と前記ベース樹脂層とを貼り合わせることにより、前記金属ポストを前記柔軟金属に埋め込む工程と、
所要の前記金属ポスト上の前記ベース樹脂層の部分にキャパシタ形成用の第１めっき用開口部を形成する工程と、
前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第１めっき開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される第１電極を得る工程と、
前記第１電極を被覆する誘電体層を形成する工程と、
前記誘電体層を被覆する第２電極を形成してキャパシタを得る工程と、
前記キャパシタの上方に、前記キャパシタの前記第２電極に接続されるビルドアップ配線を形成する工程と、
前記金属支持体を除去して前記柔軟金属層で被覆された前記金属ポストを露出させる工程とを有することを特徴とするキャパシタ内蔵基板の製造方法。
【請求項７】
前記複数の金属ポスト上の前記ベース樹脂層の各部分には前記キャパシタの形成領域の他に貫通電極の形成領域が画定されており、
前記キャパシタを得る工程の後であって、ビルドアップ配線を形成する工程の前に、
前記金属ポスト上の前記貫通電極を形成するための前記ベース樹脂層の部分に第２めっき用開口部を形成する工程と、
前記第２めっき用開口部を含む領域に開口部が設けられたレジストを形成して前記キャパシタを前記レジストで被覆する工程と、
前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第２めっき用開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される前記貫通電極を得る工程と、
前記レジストを除去する工程とをさらに有し、
前記ビルドアップ配線は前記貫通電極の一端側に接続されることを特徴とする請求項５又は６に記載のキャパシタ内蔵基板の製造方法。
【請求項８】
前記複数の金属ポスト上の前記ベース樹脂層の各部分には前記キャパシタの形成領域の他に抵抗部の形成領域が画定されており、
前記キャパシタを得る工程の後であって、ビルドアップ配線を形成する工程の前に、
前記金属ポスト上の前記抵抗部を形成するための前記ベース樹脂層の部分に第２めっき用開口部を形成する工程と、
前記第２めっき用開口部を含む領域に開口部が設けられたレジストを形成して前記キャパシタを前記レジストで被覆する工程と、
前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第２めっき用開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される第１電極を得る工程と、
前記第１電極を被覆する絶縁層を形成する工程と、
前記絶縁層を被覆する第２電極を形成して前記抵抗部を得る工程と、
前記レジストを除去する工程とをさらに有し、
前記ビルドアップ配線は前記抵抗部の前記第２電極に接続されることを特徴とする請求項５又は６に記載のキャパシタ内蔵基板の製造方法。
【請求項９】
前記金属支持体は銅からなって、前記柔軟金属層は錫からなり、
前記金属支持体及び前記柔軟金属層を除去する工程の後に、露出する前記金属ポストを被覆するはんだ層を形成する工程をさらに有することを特徴とする請求項５に記載のキャパシタ内蔵基板の製造方法。
【請求項１０】
前記金属支持体は銅からなり、前記柔軟金属層ははんだからなることを特徴とする請求項６に記載のキャパシタ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ内蔵基板及びその製造方法と電子部品装置に係り、さらに詳しくは、半導体チップが実装されてデカップリングキャパシタとして機能するキャパシタを内蔵する配線基板に適用できるキャパシタ内蔵基板及びその製造方法とそれを利用する電子部品装置に関する。
【背景技術】
【０００２】
従来、デカップリングキャパシタが内蔵された配線基板に半導体チップが実装されて構成される電子部品装置がある。図１に示すように、そのような電子部品装置の一例では、第１配線層１００がその下面が露出した状態で第１層間絶縁層２００に埋設されており、第１層間絶縁層２００の上にはそれに設けられた第１ビアホールＶＨ１を介して第１配線層１００に接続された第２配線層１２０が形成されている。
【０００３】
第２配線層１２０上には、支持体３５０の下に第１電極３１０、誘電体３２０及び第２電極３３０が形成されて構成されるキャパシタ部品３００の接続端子３４０が接続されており、キャパシタ部品３００の下部にはダイアタッチテープ４００が配置されている。さらに、キャパシタ部品３００の上には第２層間絶縁層２２０が形成されており、キャパシタ部品３００が第２層間絶縁層２２０に埋設されている。
【０００４】
さらに、第２層間絶縁層２２０の上にはそれに形成された第２ビアホールＶＨ２を介して第２配線層１２０に接続された第３配線層１４０が形成されている。第３配線層１４０の上にはその接続部に開口部５００ｘが設けられたソルダレジスト５００が形成されている。そして、第３配線層１４０の接続部に半導体チップ６００のバンプ６００ａがフリップチップ接続されている。
【０００５】
特許文献１には、球状のコアの表面に第１電極、誘電体及び第２電極が積層して形成され、第１電極の電極部が露出した構造の球状キャパシタを配線基板の電線回路に接続して設けることが記載されている。
【０００６】
また、特許文献２には、内面から外面にかけて複数の気泡が設けられたポーラス金属層からなる内部電極と、気泡の内面及び内部電極の外面に設けられた誘電体層と、誘電体層に接触して形成された外部電極とによって構成されるキャパシタが作り込まれた回路基板に半導体チップを実装することが記載されている。
【特許文献１】特開２００１−２９１６３７号公報
【特許文献２】特開２００６−１２０６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した図１の従来技術の電子部品装置では、下側に接続端子３４０が設けられたキャパシタ部品３００が配線基板に平面実装される。このため、キャパシタ部品３００に半導体チップ６００を接続するには、キャパシタ部品３００の接続端子３４０を第２配線層１２０に接続し、第２層間絶縁層２２０で埋め込んだ後に、第２ビアホールＶＨ２を介して上方の第３配線層１４０までもち上げる必要があり、キャパシタ部品３００から半導体チップ６００までの配線経路が比較的長くなってしまう。
【０００８】
従って、キャパシタ部品３００と半導体チップ６００のリード間では比較的大きなインダクタンスが存在することになり、デカップリングコンデンサの効果を十分に奏することができない場合がある。
【０００９】
また、従来技術では、キャパシタ部品の接続端子の位置が限定されているため、配線経路を変更することは困難であると共に、ダイアタッチテープを使用する必要があることなどから、設計デザインが制約されて設計の自由度が低いといった問題もある。
【００１０】
さらに、側面側に接続端子を備える２端子型の積層セラミックキャパシタを配線基板に内蔵させる場合も同様に配線の引き回しが必要になり、同様な問題が発生する。
【００１１】
本発明は以上の課題を鑑みて創作されたものであり、キャパシタを半導体チップからより近い位置に配置してそれに接続できると共に、設計の自由度が高いキャパシタ内蔵基板及びそれを利用した電子部品装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明はキャパシタ内蔵基板に係り、ベース樹脂層と、前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備え、前記ベース樹脂層の一方の面側の前記突出部が接続部となる第１電極と、前記ベース樹脂層の他方の面側の前記第１電極の前記突出部を被覆する誘電体層と、前記誘電体層を被覆する第２電極とから構成されて、前記ベース樹脂層を貫通した状態で横方向に並んで配置された複数のキャパシタと、前記ベース樹脂層を貫通して設けられ、前記ベース樹脂層の両面側から突出する突出部をそれぞれ備えた貫通電極と、ベース樹脂層の前記他方の面側に形成され、前記キャパシタの前記第２電極及び前記貫通電極の一端側に電気的に接続されたビルドアップ配線とを有することを特徴とする。
【００１３】
本発明のキャパシタ内蔵基板では、ベース樹脂層に複数のキャパシタ及び貫通電極が貫通した状態で横方向に並んで配置されている。キャパシタの第１電極はベース樹脂層を貫通して形成され、ベース樹脂層の両面側から突出する突出部それぞれ備えている。ベース樹脂層の上面側に突出する第１電極の突出部が接続部となっている。
【００１４】
そして、ベース樹脂層の下面側の第１電極の突出部を被覆する誘電体層と第２電極が順に形成されてキャパシタが構成されている。また、貫通電極においてもベース樹脂層の両面から突出する突出部を備えている。さらに、ベース樹脂層の下面側には、キャパシタの第２電極及び貫通電極の一端側に接続されたビルドアップ配線が形成されている。
【００１５】
このように、本発明のキャパシタ内蔵基板では、キャパシタの第１、第２電極及び貫通電極の接続部がベース樹脂層の上下面側にそれぞれ突出して配置されて、キャパシタ及び貫通電極が上下方向に電気接続される構造となっている。
【００１６】
そして、本発明のキャパシタ内蔵基板の上面側に突出するキャパシタの第１電極の接続部及び貫通電極の接続部に半導体チップが接続されて電子部品装置が構成される。複数のキャパシタは電気的に並列に接続されてデカップリングキャパシタとして機能する。また、貫通電極は、半導体チップと配線基板との間の信号ラインなどの導通経路として利用される。
【００１７】
本発明のキャパシタ内蔵基板では、ベース樹脂層を貫通して設けたキャパシタの第１電極の接続部が半導体チップに直接接続されるので、従来技術と違って、キャパシタに接続される配線を配線基板内で引き回して半導体チップに接続する必要はない。これにより、半導体チップとキャパシタとの間のインダクタンスを低減することができるので、高速動作する半導体チップに対してのデカップリングキャパシタとして十分な性能を奏するようになる。また、任意の位置に信号ラインなどに利用される貫通電極を配置できるので、半導体チップと配線基板との間に特別にバンプを配置する必要がないと共に、電子部品装置の設計の自由度を高くすることができる。
【００１８】
また、高靭性弾性体（ポリイミドなど）からなるベース樹脂層に高さの高い金属ポストを設けてそれを接続バンプとして利用するので、ベース樹脂層及び金属ポストが半導体チップをフリップチップ接続する際の応力緩和層として機能し、電子部品装置の信頼性を向上させることができる。
【００１９】
さらに、第１電極の突出部（凸状曲面など）に誘電体層と第２電極を被覆してキャパシタを構成するので、平面状にキャパシタを構成する場合よりも、同じ設置面積において容量の大きなキャパシタを形成することができる。
【００２０】
また、上記課題を解決するため、本発明はキャパシタ内蔵基板の製造方法に係り、一方の面に複数の金属ポストが立設されたベース樹脂層と、一方の面に柔軟金属層が形成された金属支持体とを用意する工程と、前記金属支持体上の前記柔軟金属層に、前記ベース樹脂層上の前記金属ポストを押し込んで前記金属支持体と前記ベース樹脂層とを貼り合わせることにより、前記金属ポストを前記柔軟金属層に埋め込む工程と、所要の金属ポスト上の前記ベース樹脂層の部分に第１めっき用開口部を形成する工程と、前記金属支持体、前記柔軟金属層及び前記金属ポストをめっき給電経路に利用する電解めっきにより、前記第１めっき開口部に前記ベース樹脂層の上面から突出する金属バンプを形成して前記金属ポスト及び前記金属バンプから構成される第１電極を得る工程と、前記第１電極を被覆する誘電体層を形成する工程と、前記誘電体層を被覆する第２電極を形成してキャパシタを得る工程と、前記キャパシタの第２電極に電気的に接続されるビルドアップ配線を形成する工程と、前記金属支持体及び前記柔軟金属層を除去して前記金属ポストを露出させる工程とを有することを特徴とする。
【００２１】
本発明では、まず、金属支持体（銅など）上の柔軟金属層（錫など）に、ベース樹脂層上の金属ポストを押し込んで金属ポストを柔軟金属層に埋め込む。次いで、所要の金属ポスト上のベース樹脂層の部分に第１めっき用開口部を形成し、電解めっきにより第１めっき開口部の底からベース樹脂層の上側に突出して金属ポストに接続される金属バンプを形成してキャパシタ用の第１電極を得る。このとき、金属バンプの先端部が凸状曲面となって形成される。続いて、第１電極を被覆する誘電体層と第２電極を形成してキャパシタを得る。さらに、キャパシタの第２電極に接続されるビルドアップ配線を形成する。その後に、金属支持体及び柔軟金属層を除去して第１電極の接続部となる金属ポストを露出させる。
【００２２】
以上のような製造方法を使用することにより、上記した発明のキャパシタ内蔵基板を容易に製造することができる。貫通電極を内蔵させるときは、キャパシタを形成した後に、別の金属ポスト上のベース樹脂層の部分にめっき開口部を形成し、金属バンプを形成すればよい。さらには、同様な方法で抵抗部を内蔵させることができる。
【発明の効果】
【００２３】
以上説明したように、本発明では、半導体チップからより近い位置にキャパシタを配置して接続できると共に、設計の自由度が高い電子部品装置を構成できるようになる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２５】
（第１の実施の形態）
図２〜図７は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図、図８は同じくキャパシタ内蔵基板を示す断面図である。
【００２６】
第１実施形態のキャパシタ内蔵基板の製造方法は、図２（ａ）に示すように、まず、ポリイミドフィルムやアラミドフィルムなどの高靭性弾性体からなる膜厚が５０μｍ程度のベース樹脂層５０を用意する。ベース樹脂層５０は、最終的に複数のキャパシタなどを支持するための弾性基板となる。その後に、図２（ｂ）に示すように、ベース樹脂層５０の上（図２（ｂ）では下）に、銅などからなるシード層５２をスパッタリングによって形成する。
【００２７】
次いで、銅ポストを形成する部分に開口部が設けられたレジスト膜（不図示）を形成し、シード層５２をめっき給電経路として利用する電解めっきによってレジスト膜の開口部かに銅層を形成する。その後に、レジスト膜が除去される。これにより、ベース樹脂層５０上のシード層５２の上（図８（ｂ）では下）に銅ポスト５４（金属ポスト）が形成される。
【００２８】
続いて、図８（ｃ）に示すように、銅ポスト５４をマスクにしてシード層５２をエッチングすることにより、各銅ポスト５４を電気的に分離する。例えば、銅ポスト５４の高さは３０μｍ程度であり、銅ポスト５４の配置間隔は４０μｍ程度である。なお、銅ポスト５４の表面に無電解めっきなどによって金層を形成してもよい。
【００２９】
さらに、図２（ｄ）に示すように、金属支持体としての銅板１０を用意し、銅板１０の上に錫めっきを施して柔軟金属層として機能する錫層１２を形成する。銅板１０の厚みは０．３〜０．４ｍｍであり、錫層１２の膜厚は６０μｍ程度である。
【００３０】
続いて、図２（ｃ）の構造体の銅ポスト５４を銅板１０上の錫層１２に対向させて押し込むことにより、両者を貼り合わせる。これにより、図３（ａ）に示すように、ベース樹脂層５０上の銅ポスト５４が銅板１０上の錫層１２の中に埋め込まれた状態となる。
【００３１】
本実施形態では、配線基板にキャパシタ、信号ラインなどに利用される貫通電極及び抵抗部が内蔵されるので、複数の銅ポスト５４上には、キャパシタ、貫通電極及び抵抗部の形成領域がそれぞれ画定されている。
【００３２】
そして、図３（ｂ）に示すように、複数の銅ポスト５４上のベース樹脂層５０のうちのキャパシタが形成されるベース樹脂層５０の部分をレーザ、又はフォトリソグラフィ及びプラズマエッチングによって加工することにより、第１のめっき用開口部５０ｘを形成する。
【００３３】
続いて、図３（ｃ）に示すように、銅板１０、錫層１２及び銅ポスト５４をめっき給電経路とする電解めっきによって、第１のめっき用開口部５０ｘの底部から上側にかけて銅めっきを施すことにより、第１のめっき開口部５０ｘ内に充填されてベース樹脂層５０の上面から突出する第１銅バンプ５６（金属バンプ（突出部））を形成する。第１銅バンプ５６の先端部は凸状曲面（半球面など）となって形成され、第１銅バンプ５６のベース樹脂層５０の上面からの高さは例えば３０μｍ程度に設定される。なお、第１銅バンプ５６の突出部が柱状になるように形成してもよい。
【００３４】
この工程で形成される複数の第１銅バンプ５６は、銅ポスト５４に接続されてキャパシタの第１電極を構成するものであり、エリアアレイ型で配置された銅ポスト５４に対してジグザグ状の千鳥配置となって所定の銅ポスト５４の上に形成される。
【００３５】
次いで、図３（ｄ）に示すように、ベース樹脂層５０及び第１銅バンプ５６の上に誘電体層２２を形成して第１銅バンプ５６の凸状曲面を誘電体層２２で被覆する。誘電体層２２としては、ＢＳＴ(（Ba,Sr）TiO3)、ＳＴＯ（SrTiO3）、ＰＺＴ（Pb(Zr,Ti)O3）、ＢＴＯ（BaTiO3）、ＡｌＯｘ（アルミナ）、ＳｉＯｘ（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＮｂＯｘ（酸化ニオブ）、又はＴｉＯｘ（酸化チタン）などの金属酸化物層、もしくはそれらの金属酸化物のフィラーを含有する樹脂が使用される。これらの誘電体層は、スパッタ法、ＭＯＣＶＤ(有機金属ＣＶＤ)法などによって成膜される。
【００３６】
続いて、同じく図３（ｄ）に示すように、フォトリソグラフィによって複数の第１銅バンプ５６の間の領域にレジストをパターニングし、それを硬化させることにより、中間樹脂層１４を形成する。
【００３７】
さらに、図４（ａ）に示すように、電解めっきによって第１銅バンプ５６上の誘電体層２２の上に金層２４ａ及びはんだ層２４ｂを順次形成して第２電極２４を得る。このとき、電解めっきのめっき給電経路に誘電体層２２が介在するので、誘電体層２２に影響されないパルスタイプの電解めっきが採用される。これにより、銅ポスト５４及び第１銅バンプ５６からなる第１電極２０と、誘電体層２２と、金層２４ａ及びはんだ層２４ｂからなる第２電極２４とにより基本構成されるキャパシタＣが銅板１０の上に形成される。
【００３８】
次いで、図４（ｂ）に示すように、複数の銅ポスト５４上の領域のうちの信号ラインなどに利用される貫通電極が形成されるベース樹脂層５０、誘電体層２２及び中間樹脂１４の部分を加工することにより第２のめっき用開口部５０ｙを形成する。さらに、図４（ｃ）に示すように、第２のめっき用開口部５０ｙからその周辺部に開口部５９ｘが設けられたドライフィルムレジスト５９を形成する。
【００３９】
続いて、図４（ｄ）に示すように、銅板１０、錫層１２及び銅ポスト５４をめっき給電経路とする電解めっきによって、第２のめっき用開口部５０ｙの底部から上側にかけて銅めっきを施すことにより、第２のめっき用開口部５０ｙに充填されてベース樹脂層５０の上面から突出する第２銅バンプ５６ａを得る。第２銅バンプ５６ａもその先端部が凸状曲面となって形成される。このとき、キャパシタＣはドライフィルムレジスト５９で被覆されているので、第２のめっき用開口部５０ｙのみに銅めっきが選択的に施される。
【００４０】
次いで、同じく図４（ｄ）に示すように、電解めっきにより、第２銅バンプ５６ａの上に金層及びはんだ層を順次成膜してコンタクト層６０を形成し、その先端部を第１接続部６１ａとする。これにより、銅ポスト５４とそれに接続された第２銅バンプ５６ａとコンタクト層６０によって基本構成される貫通電極Ｔが銅板１０の上に形成される。その後に、図５（ａ）に示すように、ドライフィルムレジスト５９が除去される。
【００４１】
このように、複数の銅ポスト５４のうちの所定の銅ポスト５４の上にめっき用開口部及び銅バンプを形成することに基づいて、キャパシタＣや貫通電極Ｔを容易に作り込むことができる。キャパシタＣと貫通電極Ｔを別のプロセスで形成するようにしたので、歩留りよく安定してキャパシタＣを形成することができる。さらには、後の第２実施形態で説明するように、別の銅ポスト５４の上にめっき用開口部を形成することに基づいて抵抗部を形成することも可能である。
【００４２】
次いで、図５（ｂ）に示すように、図５（ａ）の構造体の上面に樹脂フィルムを貼着するなどしてキャパシタＣ及び貫通電極Ｔを被覆する第１絶縁層７０を形成する。このとき、第１樹脂層７０は、キャパシタＣ及び貫通電極Ｔの段差を解消してその上面が平坦になって形成される。さらに、図５（ｃ）に示すように、レーザ、又はフォトリソグラフィ及びプラズマエッチングにより、キャパシタＣの第２電極２４及び貫通電極Ｔのコンタクト層６０に到達する深さの第１ビアホールＶＨ１を形成する。
【００４３】
続いて、図６（ａ）に示すように、セミアディティブ法などによりキャパシタＣの第２電極２４及び貫通電極Ｔのコンタクト層６０に接続される第１配線層７２を第１絶縁層７０の上に形成する。詳しく説明すると、まず、第１ビアホールＶＨ１の内面上及び第１絶縁層７０上に無電解めっきやスパッタ法により銅などのシード層（不図示）を形成する。その後に、シード層上に第１配線層７０に対応する開口部を有するレジスト（不図示）を形成する。続いて、シード層をめっき給電層に利用した電解めっきによりレジストの開口部に銅などの金属パターン層（不図示）を形成する。
【００４４】
さらに、レジストを除去した後に、金属パターン層をマスクにしてシード層をエッチングすることにより、第１配線層７２を得る。なお、セミアディティブ法の代わりに、サブトラクティブ法又はフルアディティブ法を用いてもよい。
【００４５】
次いで、図６（ｂ）に示すように、第１配線層７２を被覆する第２絶縁層７０ａを形成した後に、第２絶縁層７０ａを加工することにより、第１配線層７２に到達する深さの第２ビアホールＶＨ２を形成する。さらに、第２ビアホールＶＨ２を介して第１配線層７２に接続される第２配線層７２ａを第２絶縁層７０ａの上に形成する。
【００４６】
これにより、キャパシタＣの第２電極２４及び貫通電極Ｔのコンタクト層６０に接続される２層のビルドアップ配線がそれらの上に形成される。図６では、２層のビルドアップ配線を形成する形態を例示するが、ｎ層（ｎは１以上の整数）のｎ層のビルドアップ配線を適宜形成することができる。
【００４７】
次いで、図７（ａ）に示すように、図６（ｂ）の構造体から銅板１０をアンモニア系アルカリエッチング液でエッチングすることにより、銅板１０を錫層１２に対して選択的に除去する。さらに、７（ｂ）に示すように、硝酸系エッチング液によって錫層１２をエッチングすることにより、錫層１２を銅ポスト５４及びベース樹脂層５０に対して選択的に除去する。これによって、下面側にベース樹脂層５０と銅ポスト５４が露出する。
【００４８】
続いて、図８に示すように、図７（ｂ）の構造体を上下反転させ、キャパシタＣ及び貫通電極Ｔの各銅ポスト５４にフラックスを塗布し、はんだを粉体塗布によって銅ポスト５４に選択的に付着させ、リフロー加熱することにより、銅ポスト５４を被覆するはんだ層６２を形成する。銅ポスト５４の表面に金層が形成されている方が、粉体塗布によってはんだ層６２を銅ポスト５４に安定して付着させることができる。
【００４９】
これにより、キャパシタＣでは、銅ポスト５４がはんだ層６２で被覆されてその先端部が第１電極２０の接続部２１となる。また、貫通電極Ｔでは、銅ポスト５４がはんだ層６２で被覆されてその先端部が第２接続部６１ｂとなる。さらに、最下に露出する第２配線層７２ａにはんだボールを搭載するなどして外部接続端子７４を設ける。なお、一つの基板から複数のキャパシタ内蔵基板を得る場合は、外部接続端子７４を設ける前又は後に基板が切断される。
【００５０】
以上により、第１実施形態のキャパシタ内蔵基板１が得られる。
【００５１】
図８に示すように、第１実施形態のキャパシタ内蔵基板１では、最上層として配置されたベース樹脂層５０の中に複数のキャパシタＣと貫通電極Ｔとが貫通した状態で横方向に並んで配置されている。キャパシタＣは、銅ポスト５４及び第１銅バンプ５６から形成された第１電極２０と、誘電体層２２と、金層２４ａ及びはんだ層２４ｂから形成された第２電極２４とによって基本構成されている。第１電極２０を構成する銅ポスト５４（突出部）はベース樹脂層５０の上面から突出して形成され、その上にはんだ層６２が被覆されてその先端部が第１電極２０の接続部２１となっている。
【００５２】
また、銅ポスト５４に接続された第１銅バンプ５６（突出部）はベース樹脂層５０を貫通して形成され、ベース樹脂層５０の下面から突出してその先端部が凸状曲面（半球面など）となっている。このように、キャパシタＣの第１電極２０は、ベース樹脂層５０の上面から突出する接続部２１と、接続部２１に接続されてベース樹脂層５０の下面から突出し、先端部が凸状曲面となった第１銅バンプ５６とにより構成される。さらに、第１電極２０の凸状曲面を被覆する誘電体層２２が形成され、誘電体層２２を被覆する金層２４ａ及びはんだ層２４ｂからなる第２電極２４が形成されている。
【００５３】
また、ベース樹脂層５０にはキャパシタＣの他に貫通電極Ｔが設けられている。貫通電極Ｔは、ベース樹脂層５０の上面から突出する銅ポスト５４とそれに接続されてベース樹脂層５０を貫通してベース樹脂層５０の下面から突出して先端部が凸状曲面となった第２銅バンプ５６ａとによって基本構成される。第２銅バンプ５６ａは金層及びはんだ層から形成されたコンタクト層６０で被覆されており、その先端部が第１接続部６１ａとなっている。また、銅ポスト５４ははんだ層６２で被覆されており、その先端部が第２接続部６１ｂとなっている。
【００５４】
また、キャパシタＣ及び貫通電極Ｔは第１絶縁層７０で被覆されており、第１絶縁層７０にはキャパシタＣの第２電極２４及び貫通電極Ｔの下側のコンタクト層６０の第１接続部６１ａに到達する深さの第１ビアホールＶＨ１が形成されている。そして、第１ビアホールＶＨ１を介してキャパシタＣの第２電極２４及び貫通電極Ｔの第２接続部６１ａにそれぞれ接続される第１配線層７２が第１絶縁層７０の上（図８では下）に形成されている。
【００５５】
さらに、第１配線層７２の上（図８では下）に第２絶縁層７０ａが形成され、第２絶縁層７０ａには第１配線層７２に到達する深さの第２ビアホールＶＨ２が設けられている。そして、第２ビアホールＶＨ２を介して第１配線層７２に接続される第２配線層７２ａが第２絶縁層７０ａの上（図８では下）に形成されている。第２配線層７２ａには外部接続端子７４が設けられている。
【００５６】
このようにして、本実施形態のキャパシタ内蔵基板１は、ベース樹脂層５０を貫通して横方向に並んで配置された複数のキャパシタＣ及び貫通電極Ｔの上（図８では下）にそれらに電気的に接続された２層のビルドアップ配線が形成されて基本構成されている。
【００５７】
図９には、本実施形態のキャパシタ内蔵基板に半導体チップが実装されて構成される電子部品装置が示されている。図９に示すように、本実施形態の電子部品装置５は、キャパシタ内蔵基板２のベース樹脂層５０の上面から突出するキャパシタＣの第１電極２４の接続部２１及び貫通電極Ｔの第２接続部６１ｂに半導体チップ４５の電極（又はバンプ）が接続されて構成される。
【００５８】
本実施形態のキャパシタ内蔵基板１では、キャパシタＣの第１電極２４の接続部２１及び貫通電極Ｔの第２接続部６１ｂは半導体チップ４５を接続するためのバンプとして機能するようになっている。キャパシタＣの第１電極２０の接続部２１と第２電極２４、及び貫通電極Ｔの第１、第２接続部６１ａ，６１ｂは上下方向に配置されて半導体チップ４５とビルドアップ配線に直接接続されている。キャパシタ内蔵基板１に内蔵された複数のキャパシタＣは、半導体チップ４５とビルドアップ配線との間に電気的に並列に接続されてデカップリングキャパシタとして機能する。
【００５９】
このようにして電子部品装置５を構成することにより、従来技術と違って、各キャパシタＣに接続される配線層を引き回して半導体チップ４５に接続する必要がないので、キャパシタＣと半導体チップとの電気経路が最短になり、インダクタンスを減少させることができる。これにより、高速動作する半導体チップに対してのデカップリングキャパシタとして十分な性能を奏するようになる。
【００６０】
しかも、本実施形態のキャパシタ内蔵基板１では、キャパシタＣの他に、信号ラインなどの導通経路となる貫通電極Ｔを内蔵しているので、特別にバンプを配置して信号ラインなどを配線基板に接続する必要もない。
【００６１】
また、凸状曲面をもつ第１銅バンプ５６の上に誘電体層２２と第２電極２４を被覆してキャパシタＣを構成するので、平面状にキャパシタを構成する場合よりも、同じ設置面積において容量の大きなキャパシタを形成することができる。
【００６２】
さらには、本実施形態のキャパシタ内蔵基板１では、半導体チップ４５がフリップチップ接続されるバンプとして、キャパシタ内蔵基板１に内蔵された銅ポスト５４が使用される。銅ポスト５４は、レジストの開口部に電解めっきによって形成されるので、一般的なはんだバンプを使用する場合よりも狭小ピッチ（１００μｍ以下）でその高さを高く形成することができる。これにより、狭小ピッチの電極をもつ半導体チップに対応する配線基板として使用できるようになる。
【００６３】
さらには、高靭性弾性体であるベース樹脂層５０に高さの高い銅ポスト５４を設けるようにしたことから、ベース樹脂層５０及び銅ポスト５４が半導体チップ４５をフリップチップ接続する際の応力緩和層として機能するので、電子部品装置の信頼性を向上させることができる。
【００６４】
（第２の実施の形態）
図１０は本発明の第２実施形態のキャパシタ内蔵基板を示す断面図、図１１は同じくキャパシタ内蔵基板に半導体チップが実装して構成される電子部品装置を示す断面図である。図１０に示すように、第２実施形態のキャパシタ内蔵基板２では、複数のキャパシタＣ及び貫通電極Ｔの他に、抵抗部Ｒが内蔵されている。図１０の例では、第１実施形態の図８の右側の貫通電極Ｔが抵抗部Ｒとなっている。
【００６５】
抵抗部Ｒは、キャパシタＣの第１電極２０と同様に銅ポスト５４と第１銅バンプ５６から構成される第１電極２０と、第１電極２０の凸状曲面の上に形成されたアルミナ層、窒化シリコン層又は窒化チタンなどの絶縁層６４と、絶縁層６４の上に形成された金などからなる第２電極６６とにより構成される。
【００６６】
さらに、キャパシタＣと同様に、銅ポスト５４がはんだ層６２で被覆されており、その先端部が第１電極２０の接続部２１となっている。そして、抵抗部Ｒの第２電極６６が第１ビアホールＶＨ１を介して配線基板の第１配線層７２に接続されている。その他の構成は、第１実施形態の図８と同一であるので同一符号を付してその説明を省略する。
【００６７】
第２実施形態のキャパシタ内蔵基板２の抵抗部Ｒを形成するには、前述した第１実施形態の図４（ｄ）の工程において、抵抗部を形成する部分に第２銅バンプ５６ａを形成した後に、スパッタリングによってアルミナなどの絶縁層と金層を順次形成した後に、ドライフィルムレジスト５９を除去して銅バンプ５６上に絶縁層と金層を部分的に形成して抵抗部Ｒとすればよい。
【００６８】
図１１には、第２実施形態のキャパシタ内蔵基板２の上に半導体チップが実装された電子部品装置６が示されている。図１１に示すように、第２実施形態の電子部品装置６は、キャパシタＣと同様に、抵抗部Ｒの第１電極２０の接続部２１と第２電極６６が上下方向に配置され、半導体チップ４５の電極がキャパシタＣ及び貫通電極Ｔの他に抵抗部Ｒの第１電極２０の接続部２１に直接接続されている。
【００６９】
キャパシタＣと同様に、抵抗部Ｒは半導体チップ４５の直下に配置され、半導体チップ４５と抵抗部Ｒとを配線基板内の配線で引き回すことなく直接接続することができる。このようにして、半導体チップ４５と配線基板の第２配線層７２ａとの間に抵抗部Ｒが接続される。その他の構成は、図９と同一であるので同一符号を付してその説明を省略する。
【００７０】
第２実施形態のキャパシタ内蔵基板２は、第１実施形態と同様な効果を奏する。
【００７１】
（第３の実施の形態）
図１２〜図１４は本発明の第３実施形態のキャパシタ内蔵基板の製造方法を示す断面図である。図１５は同じくキャパシタ内蔵基板を示す断面図である。第３実施形態の特徴は、銅板に設けた凹部にはんだ層を充填しておき、はんだ層に銅ポストを埋め込むことに基づいて、最終的にはんだ層を銅ポストの被覆層として利用することにある。第３実施形態では、第１実施形態と同一工程においてはその詳しい説明を省略する。
【００７２】
第３実施形態の製造方法では、図１２（ａ）及び（ｂ）に示すように、金属支持体としての銅板１０を用意し、銅板１０の上に開口部１１ｘを備えたレジスト１１を形成する。次いで、レジスト１１の開口部１１ｘを通して銅板１０をウェットエッチングすることにより、銅板１０に凹部１０ｘを形成する。さらに、図１２（ｃ）に示すように、銅板１０をめっき給電経路として利用する電解めっきにより、銅板１０の凹部１０ｘにはんだ層６２を形成する。その後に、レジスト１１が除去される。
【００７３】
次いで、図１２（ｄ）に示すように、第１実施形態と同様に、銅ポスト５４が立設するベース樹脂層５０を用意し、銅ポスト５４を銅板１０の凹部１０ｘ内に形成されたはんだ層６２に押し込む。銅板１０の凹部１０ｘに充填されたはんだ層６２は、銅ポスト５４に対応する部分に配置されている。これにより、図１３（ａ）に示すように、銅板１０の凹部１０ｘ内のはんだ層６２内に銅ポスト５４が埋め込まれた状態で、銅板１０の上にベース樹脂層５０が貼り付けられる。
【００７４】
次いで、図１３（ｂ）に示すように、第１実施形態の図３（ｂ）の工程から図５（ａ）までの工程を遂行することにより、銅板１０の上にキャパシタＣと貫通電極Ｔを形成する。さらに、図１４（ａ）に示すように、１実施形態の図５（ｂ）〜図６（ｂ）の工程を遂行することにより、キャパシタＣと貫通電極Ｔに接続される２層のビルドアップ配線（第１、第２配線層７２，７２ａ及び第１、第２層間絶縁層７０，７０ａ）を形成する。
【００７５】
その後に、図１４（ｂ）に示すように、図１４（ａ）の構造体から銅板１０をアンモニア系アルカリエッチング液でエッチングして除去する。これにより、銅板１０ははんだ層６２及びベース樹脂層５０に対して選択的に除去されて銅ポスト５４を被覆するはんだ層６２が露出して、キャパシタＣの第１電極２０の接続部２１と貫通電極Ｔの第２接続部６１ｂが得られる。さらに、図１５に示すように、図１４（ｂ）の構造体を上下反転させ、最下に露出する第２配線層７２ａに外部接続端子７４を設ける。
【００７６】
以上により、第１実施形態と同一構造の第３実施形態のキャパシタ内蔵基板３が得られる。第３実施形態の製造方法では、銅板１０の凹部１０ｘに充填されたはんだ層６２が銅ポスト５４を被覆するはんだ層６２となるので、銅ポスト５４を露出させてからはんだ層６２を被覆する必要がない。また、第１実施形態と違って錫層１２の形成工程と除去工程が不要なので、コスト的に有利になる。
【００７７】
第３実施形態のキャパシタ内蔵基板３は、第１実施形態と同様に半導体チップが実装され、第１実施形態と同様な効果を奏する。
【図面の簡単な説明】
【００７８】
【図１】図１は従来技術のキャパシタが内蔵された電子部品装置の一例を示す断面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その１）である。
【図３】図３（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その２）である。
【図４】図４（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その３）である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その４）である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その５）である。
【図７】図７（ａ）及び（ｂ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その６）である。
【図８】図８は本発明の第１実施形態のキャパシタ内蔵基板を示す断面図である。
【図９】図９は本発明の第１実施形態のキャパシタ内蔵基板に半導体チップが実装されて構成される電子部品装置を示す断面図である。
【図１０】図１０は本発明の第２実施形態のキャパシタ内蔵基板を示す断面図である。
【図１１】図１１は本発明の第２実施形態のキャパシタ内蔵基板に半導体チップが実装されて構成される電子部品装置を示す断面図である。
【図１２】図１２（ａ）〜（ｄ）は本発明の第３実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）及び（ｂ）は本発明の第３実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その２）である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第３実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その３）である。
【図１５】図１５は本発明の第３実施形態のキャパシタ内蔵基板を示す断面図である。
【符号の説明】
【００７９】
１〜３…キャパシタ内蔵基板、５，６…電子部品装置、１０…銅板、１０ｘ…凹部、１２…錫層、１４…中間樹脂層、２０…第１電極、２１，６１ａ，６１ｂ…接続部、２２…誘電体層、２４…第２電極、２４ａ…金層、２４ｂ，６２…はんだ層、４５…半導体チップ、５０…ベース樹脂層、５０ｘ，５０ｙ…めっき用開口部、５４…銅ポスト、５６，５６ａ…銅バンプ、５９…ドライフィルムレジスト、５９ｘ…開口部、６０…コンタクト層、７０，７０ａ…層間絶縁層、７２，７２ａ…配線層、７４…外部接続端子、Ｃ…キャパシタ、Ｔ…貫通電極、Ｒ…抵抗部。
【図１】
2008042118.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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