(57)【要約】【課題】同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することが可能な同期型メモリ制御装置及びデータ転送システムを提供すること。【解決手段】データバス接続部２８は、同期型メモリに与えられるクロック信号ＣＬＫに基づいて、同期型メモリから出力されるデータを受信する。コマンド発生器２３は、遅延調整用に、同期型メモリからデータを読み出すためのリードコマンドを、前記データバスが用いられない期間に発生する。遅延計算器２２は、リードコマンドに応じて同期型メモリから送信されたデータを、経由するバッファ２９の数を選択することにより遅延量を調整したクロック信号ＣＬＫに応じて取り込み、取り込んだデータに基づいて遅延量を調整する。【選択図】図４
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【特許請求の範囲】
【請求項１】
同期型メモリから出力されるデータを、データバスを介して受信する同期型メモリ制御装置であって、
前記同期型メモリに与えられるクロック信号に基づいて、前記同期型メモリから出力されるデータを取り込むデータ通信部と、
前記クロック信号を遅延して、前記同期型メモリから出力されるデータを取り込むタイミングを調整する遅延部と、
遅延調整用に、前記同期型メモリからデータを読み出すためのリードコマンドを含む遅延調整コマンドを、前記データバスが用いられない期間に発生し、前記同期型メモリへ送信するコマンド発生部と、
前記リードコマンドに応じて前記同期型メモリから送信されたデータに基づいて、前記遅延部の遅延量を調整する遅延調整部と
を備える同期型メモリ制御装置。
【請求項２】
請求項１に記載の同期型メモリ制御装置であって、
前記遅延調整部は、前記同期型メモリから受信した比較結果と、前記取り込み時の遅延量とに基づいて、前記正常に取り込むことが可能な遅延量の上限値と下限値とを求める同期型メモリ制御装置。
【請求項３】
請求項２に記載の同期型メモリ制御装置であって、
前記遅延調整部は、前記求めた上限値と下限値とに基づいて、前記遅延量を決定する同期型メモリ制御装置。
【請求項４】
請求項１ないし３のいずれかに記載の同期型メモリであって、
前記コマンド発生部は、タイマによる周期信号、温度の変化を示す温度信号、又は、電源電圧の変化を示す信号に基づいて、前記遅延調整コマンドを発生する同期型メモリ制御装置。
【請求項５】
請求項１ないし４のいずれかに記載の同期型メモリであって、
前記コマンド発生部は、遅延調整用に、前記同期型メモリへデータを書き込むためのライトコマンドを発生して前記同期型メモリへ送信し、
前記データ通信部は、前記ライトコマンドの送信に伴って、前記同期型メモリへデータを送信し、
前記遅延調整部は、前記同期型メモリへ送信したデータと、前記同期型メモリから読み出したデータとを比較することにより、前記遅延部の遅延量を調整する同期型メモリ装置。
【請求項６】
請求項１ないし４に記載の同期型メモリ制御装置と、
前記同期型メモリ制御装置に同期型メモリと
を備えるデータ転送システム。
【請求項７】
請求項６に記載のデータ転送システムであって、
前記同期型メモリ制御装置は、前記コマンド発生部が、遅延調整用に、前記同期型メモリへデータを書き込むためのライトコマンドを発生して前記同期型メモリへ送信し、前記データ通信部が、前記ライトコマンドの送信に伴って、前記同期型メモリへデータを送信し、前記遅延調整部が、前記同期型メモリへ送信したデータと、前記同期型メモリから読み出したデータとを比較することにより、前記遅延部の遅延量を調整するものであり、
前記同期型メモリは、前記遅延調整コマンドに応じて前記同期型メモリ制御装置から送信されるデータを取り込むタイミング及び前記同期型メモリ制御装置へデータを送出するタイミングの少なくとも一方は、当該同期型メモリのモード設定により決定されるものであるデータ転送システムデータ転送システム。
【請求項８】
請求項６又は７に記載のデータ転送システムであって、
前記同期型メモリ制御装置は、前記コマンド発生部が、遅延調整用に、前記同期型メモリへデータを書き込むためのライトコマンドを発生して前記同期型メモリへ送信し、前記データ通信部が、前記ライトコマンドの送信に伴って、前記同期型メモリへデータを送信し、前記遅延調整部が、前記同期型メモリへ送信したデータと、前記同期型メモリから読み出したデータとを比較することにより、前記遅延部の遅延量を調整するものであり、
前記同期型メモリは、前記遅延調整コマンドに応じて前記同期型メモリ制御装置から送信されるデータを取り込む記憶領域及び前記同期型メモリ制御装置へデータを送出する記憶領域の少なくとも一方は、当該同期型メモリのモード設定により決定されるものであるデータ転送システム。
【請求項９】
請求項６ないし９のいずれかに記載のデータ転送システムであって、
前記同期型メモリは、前記リードコマンドに応じて前記同期型メモリ制御装置へ送信する遅延調整用データを予め記憶する遅延調整用データ記憶部を有するデータ転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期型メモリ制御装置及びデータ転送システムに関する。
【背景技術】
【０００２】
近年、安価で大容量かつ高速アクセス可能なメモリとして、ＳＤＲＡＭ（同期型ＤＲＡＭ：Synchronous Dynamic Random Access Memory）が注目されている。このＳＤＲＡＭでは、動作周波数の上昇に起因して、リード時にデータを取得するためのクロック信号のデータに対するセットアップ時間及びホールド時間を調整することが困難となっている。特に、携帯端末にて用いられる場合、バッテリの状態による電圧の変動、および周囲温度の変化により、上記の値は変動し、ますます困難となっている。
【０００３】
外部クロックと、外部クロックを所定の遅延時間だけ遅延した内部クロックとの位相を同期させる半導体装置としては、例えば特許文献１に記載されている。また、上記クロック信号とデータ間の位相を調整するために、参照クロックを用いて、ＳＤＲＡＭに送出するデータとそのデータを取り込むクロックの位相差を擬似的に算出するデータ転送システムが提案されている。
【０００４】
【特許文献１】特開２００１−１１８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のデータ転送システムにあっては、ＳＤＲＡＭからデータを受信する側において、ＳＤＲＡＭから受信したデータとクロック信号との適切な位相差を算出することは、ＳＤＲＡＭとの間の伝送経路も依存するために困難である。したがって、不適切な位相差を算出した場合、正しくデータを受信できない恐れがある。
【０００６】
本発明は、上記の事情に鑑みてなされたものであって、同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することが可能な同期型メモリ制御装置及びデータ転送システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、第１に、同期型メモリから出力されるデータを、データバスを介して受信する同期型メモリ制御装置であって、前記同期型メモリに与えられるクロック信号に基づいて、前記同期型メモリから出力されるデータを取り込むデータ通信部と、前記クロック信号を遅延して、前記同期型メモリから出力されるデータを取り込むタイミングを調整する遅延部と、遅延調整用に、前記同期型メモリからデータを読み出すためのリードコマンドを含む遅延調整コマンドを、前記データバスが用いられない期間に発生し、前記同期型メモリへ送信するコマンド発生部と、前記リードコマンドに応じて前記同期型メモリから送信されたデータに基づいて、前記遅延部の遅延量を調整する遅延調整部とを備える同期型メモリ制御装置が提供されるものである。
【０００８】
この構成により、データバスが用いられない期間に遅延調整コマンドを送信し、遅延調整コマンドに応じて同期型メモリから送信されたデータに基づいて遅延量を調整するので、同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することができる。
【０００９】
本発明は、第２に、上記第１に記載の同期型メモリ制御装置であって、前記遅延調整部は、前記同期型メモリから受信した比較結果と、前記取り込み時の遅延量とに基づいて、前記正常に取り込むことが可能な遅延量の上限値と下限値とを求める同期型メモリ制御装置が提供されるものである。
【００１０】
この構成により、取り込んだデータと遅延量に基づいて遅延量の上限値と下限値とを求めることができる。
【００１１】
本発明は、第３に、上記第２に記載の同期型メモリ制御装置であって、前記遅延調整部は、前記求めた上限値と下限値とに基づいて、前記遅延量を決定する同期型メモリ制御装置が提供されるものである。
【００１２】
この構成により、求めた上限値と下限値とに基づいて遅延量が決定されるので、適切な遅延量を求めることができる。
【００１３】
本発明は、第４に、上記第１ないし第３のいずれかに記載の同期型メモリであって、前記コマンド発生部は、タイマによる周期信号、温度の変化を示す温度信号、又は、電源電圧の変化を示す信号に基づいて、前記遅延調整コマンドを発生する同期型メモリ制御装置が提供されるものである。
【００１４】
この構成により、受信したデータとクロック信号との位相差が発生する可能性のある状況で遅延調整を行うことができる。
【００１５】
本発明は、第５に、上記第１ないし第４のいずれかに記載の同期型メモリであって、前記コマンド発生部は、遅延調整用に、前記同期型メモリへデータを書き込むためのライトコマンドを発生して前記同期型メモリへ送信し、前記データ通信部は、前記ライトコマンドの送信に伴って、前記同期型メモリへデータを送信し、前記遅延調整部は、前記同期型メモリへ送信したデータと、前記同期型メモリから読み出したデータとを比較することにより、前記遅延部の遅延量を調整する同期型メモリ装置が提供されるものである。
【００１６】
この構成により、遅延調整を行うために同期型メモリへ書き込んだデータと読み出したデータとを比較することにより遅延量を調整するので、データとクロック信号との位相差を正確に算出することができる。
【００１７】
本発明は、第６に、上記第１ないし第４に記載の同期型メモリ制御装置と、前記同期型メモリ制御装置に同期型メモリとを備えるデータ転送システムが提供されるものである。
【００１８】
この構成により、データバスが用いられない期間に遅延調整コマンドを送信し、遅延調整コマンドに応じて同期型メモリから送信されたデータに基づいて遅延量を調整するので、同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することができる。
【００１９】
本発明は、第７に、上記第６に記載のデータ転送システムであって、前記同期型メモリ制御装置は、前記コマンド発生部が、遅延調整用に、前記同期型メモリへデータを書き込むためのライトコマンドを発生して前記同期型メモリへ送信し、前記データ通信部が、前記ライトコマンドの送信に伴って、前記同期型メモリへデータを送信し、前記遅延調整部が、前記同期型メモリへ送信したデータと、前記同期型メモリから読み出したデータとを比較することにより、前記遅延部の遅延量を調整するものであり、前記同期型メモリは、前記遅延調整コマンドに応じて前記同期型メモリ制御装置から送信されるデータを取り込むタイミング及び前記同期型メモリ制御装置へデータを送出するタイミングの少なくとも一方は、当該同期型メモリのモード設定により決定されるものであるデータ転送システムデータ転送システムが提供されるものである。
【００２０】
この構成により、同期型メモリにおいて、遅延調整時のデータの入出力を行うタイミングを、モード設定に応じて決定することができる。
【００２１】
本発明は、第８に、上記第６又は第７に記載のデータ転送システムであって、前記同期型メモリ制御装置は、前記コマンド発生部が、遅延調整用に、前記同期型メモリへデータを書き込むためのライトコマンドを発生して前記同期型メモリへ送信し、前記データ通信部が、前記ライトコマンドの送信に伴って、前記同期型メモリへデータを送信し、前記遅延調整部が、前記同期型メモリへ送信したデータと、前記同期型メモリから読み出したデータとを比較することにより、前記遅延部の遅延量を調整するものであり、前記同期型メモリは、前記遅延調整コマンドに応じて前記同期型メモリ制御装置から送信されるデータを取り込む記憶領域及び前記同期型メモリ制御装置へデータを送出する記憶領域の少なくとも一方は、当該同期型メモリのモード設定により決定されるものであるデータ転送システムが提供されるものである。
【００２２】
この構成により、同期型メモリにおいて、遅延調整時のデータの入出力を行う領域を、モード設定に応じて決定することができる。
【００２３】
本発明は、第９に、上記第６ないし第９のいずれかに記載のデータ転送システムであって、前記同期型メモリは、前記リードコマンドに応じて前記同期型メモリ制御装置へ送信する遅延調整用データを予め記憶する遅延調整用データ記憶部を有するデータ転送システムが提供されるものである。
【００２４】
この構成により、同期型メモリ制御装置は、リード動作を行うだけで遅延調整を行うことができる。
【発明の効果】
【００２５】
本発明によれば、同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することが可能な同期型メモリ制御装置及びデータ転送システムを提供することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデータ転送システムの概略構成を示すブロック図であり、図２は、本発明の第１の実施形態に係るデータ転送システムの動作を示す説明図である。
【００２７】
図１に示すように、本実施形態のデータ転送システムは、ＳＤＲＡＭを代表とする同期型メモリ１ａと、システムＬＳＩ２に搭載された同期型メモリ制御装置３とを備える。同期型メモリ１ａと、同期型メモリ制御装置３とは、データバス４及び制御バス５を介して接続されている。
【００２８】
図２に示すように、同期型メモリ制御装置３は、遅延調整を行う際に、遅延調整ライトコマンドＤＬＹＷを送信する。また、同期型メモリ制御装置３は、遅延調整ライドコマンドＤＬＹＷと共に、２以上の連続したデータを同期型メモリ１へ送信して書き込む。次に、同期型メモリ制御装置３は、遅延調整リードコマンドＤＬＹＲを発行し、同期型メモリ１から、２以上の連続したデータを読み出す。
【００２９】
ここで、遅延調整ライトコマンドＤＬＹＷや遅延調整リードコマンドＤＬＹＲは、オートリフレッシュ（ＣＢＲ）やオートプリチャージ等、データバス４を用いないコマンドに対して、未定義（Ｄｏｎ’ｔ  Ｃａｒｅ）であるアドレス等のビットを用いて新たに定義することによって実現されることが好ましい。これにより、上記の遅延調整コマンドは、データバス４が用いられない期間に送信される。したがって、このデータ転送システムは、同期型メモリ１にデータピンを追加することなく、データバスが用いられない期間を有効活用して遅延調整を行うことができる。
【００３０】
図３は、本発明の第１の実施形態に係る同期型メモリの概略構成を示すブロック図である。図３に示すように、同期型メモリ１ａは、入力バッファ１１と、マルチプレクサ（ＭＵＸ）１２と、メモリアレイ１３と、遅延調整用バッファ１４と、デマルチプレクサ（ＤＥＭＵＸ）１５と、出力バッファ１６と、コマンドでコーダ１７とを有する。
【００３１】
入力バッファ１１は、データバス４に接続され、同期型メモリ制御装置３からデータを受信する。マルチプレクサ１２は、入力バッファ１１にて受信したデータを、コマンドデコーダ１７からの制御に基づいて、メモリアレイ１３及び遅延調整用バッファ１４のいずれか一方に書き込む。
【００３２】
メモリアレイ１３は、通常の記憶動作において書き込まれるデータを保持する。遅延調整用バッファ１４は、遅延調整時の動作において書き込まれるデータを保持する。デマルチプレクサ１５は、コマンドデコーダ１７からの制御に基づいて、メモリアレイ１３及び遅延調整用バッファ１４に保持されているデータのいずれか一方を読み出す。出力バッファ１６はデータバス４に接続され、デマルチプレクサ１５により読み出されたデータを同期型メモリ制御装置３へ送信する。
【００３３】
コマンドデコーダ１７は、制御バス５に接続され、同期型メモリ制御装置３から送信されたコマンドに基づいて、同期型メモリ１ａの動作を制御する。
【００３４】
次に、このように構成された同期型メモリ１ａの動作について説明する。コマンドデコーダ１７は、同期型メモリ制御装置３から通常のライトコマンドを受信すると、マルチプレクサ１２を制御し、入力バッファ１１にライトされたデータをメモリアレイ１３へライトを行う。一方、コマンドデコーダ１７は、同期型メモリ制御装置３から遅延調整ライトコマンドを受信すると、マルチプレクサ１２を制御し、入力バッファ１１にライトされたデータを遅延調整用バッファ１４へライトを行う。
【００３５】
また、コマンドデコーダ１７は、同期型メモリ制御装置３から通常のリードコマンドを受信すると、デマルチプレクサ１５を制御し、メモリアレイ１３のデータを出力バッファ１５にライトする。一方、コマンドデコーダ１７は、同期型メモリ制御装置３から遅延調整リードコマンドを受信すると、デマルチプレクサ１５を制御し、遅延調整用バッファ１４のデータを出力バッファ１５にライトする。このようにして、メモリアレイ１３又は遅延調整用バッファ１４に保持されたデータは、同期型メモリ制御装置３へ出力される。
【００３６】
なお、通常のライトコマンドとリードコマンドと同様に、遅延調整ライトコマンドと遅延調整リードコマンドに対するデータの入力遅延、出力遅延は、同期型メモリ１ａのモード設定によって、同期クロック単位で設定可能である。すなわち、遅延調整コマンドに応じて同期型メモリ制御装置３から送信されるデータを取り込むタイミング及び同期型メモリ制御装置３へデータを送出するタイミングの少なくとも一方は、上記のモード設定により設定される。
【００３７】
なお、遅延調整用バッファ１４を必ずしも用いる必要はなく、メモリアレイ１３を用いてもよい。この場合、遅延調整コマンドに応じて同期型メモリ制御装置３から送信されるデータを取り込む領域は、同期型メモリ３のモード設定により設定してもよい。
【００３８】
図４は、本発明の第１の実施形態に係る同期型メモリ制御装置の概略構成を示すブロック図である。なお、図４は、同期型メモリ制御装置３において、遅延調整に関連した動作を行う部分を中心とした構成を示している。
【００３９】
図４に示すように、本実施形態の同期型メモリ制御装置３は、算出トリガ発生器２１と、遅延計算器２２と、コマンド発生器２３と、制御バス接続部２４と、期待値格納部２５と、マルチプレクサ２６と、出力バッファ２７と、データバス接続部２８と、バッファ２９と、マルチプレクサ３０と、フリップフロップ３１と、比較器３２と、一時遅延値格納部３３と、算出遅延値格納部３４と、遅延上限値格納部３５と、遅延下限値格納部３６とを有する。なお、図４では１ビットのデータバスしか図示されていないが、任意のビット数に応じたバスでもよい。
【００４０】
算出トリガ発生器２１は、遅延調整ライトコマンドＤＬＹＷ及び遅延調整リードコマンドＤＬＲＷを発行するタイミングに、トリガを発生する。算出トリガ発生器２１は、このトリガを、データバスを用いないコマンドにおいて、タイマ等により周期信号に基づいて毎回発生してもよい。また、不図示の温度センサによる温度上昇・下降等、温度の変化を示す温度信号に基づいて発生してもよい。更に、電源電圧・電流の減少・上昇等の変化を示す信号に基づいて発生してもよい。更に、あるいはソフトウェアによる設定に基づいて発生してもよい。これにより、受信したデータとクロック信号との位相差が発生する可能性のある状況で遅延調整を行うことができる。
【００４１】
遅延計算器２２は遅延調整部の一例として機能し、算出トリガ発生器２１からのトリガに基づいて、同期型メモリ制御装置３全体の動作を、遅延調整動作を行うように制御する。コマンド発生器２３は、遅延計算器２２からの指示に基づいて、遅延調整ライトコマンド又は遅延調整リードコマンドを発生する。制御バス接続部２４は、コマンド発生器２３から出力されたコマンドを制御バス５へ送出する。
【００４２】
期待値格納部２５は、遅延調整用のデータである期待値を格納する。マルチプレクサ２６は、遅延計算器２２の制御に基づいて、期待値格納部２５に格納されている期待値及びライトデータＷＤのいずれか一方を選択して出力する。出力バッファ２７は、遅延計算器２２の制御に基づいて、マルチプレクサ２６から出力されたデータを出力する。データバス接続部２８は、データ通信部の一例として機能し、出力バッファ２７から出力されたデータをデータバス４へ送出すると共に、データバス４を介して送出されたデータを受信する。
【００４３】
ｎ個のバッファ２９（１）、２９（２）、・・・、２９（ｎ）は直列に接続されて遅延部の一例として機能し、入力されたデータを所定の遅延量ずつ遅延する。１段目のバッファ２９（１）には、同期型メモリ１に与えられるクロック信号ＣＬＫが入力される。そして、クロック信号ＣＬＫに対応する出力信号Ｌ０と、各々のバッファ２９（１）〜２９（ｎ）の出力信号Ｌ１、Ｌ２、・・・Ｌｎは、マルチプレクサ３０に出力される。
【００４４】
マルチプレクサ３０は、マルチプレクサ３５から出力された遅延値に基づいて、（ｎ＋１）個の出力信号Ｌ０〜Ｌｎのうちの一つを選択して出力する。したがって、マルチプレクサ３５から出力された遅延値により、クロック信号ＣＬＫが経由するバッファ２９の数が調整される。すなわち、クロック信号ＣＬＫに対する遅延量を調整することができる。例えば、マルチプレクサ３０に、一時遅延値格納部３３にてクロックＣＬＫがバッファ２９を１個経由することが指定されれば、マルチプレクサ３０では、出力信号Ｌ１をフリップフロップ３１のクロック入力端子へ出力される。
【００４５】
フリップフロップ３１は、マルチプレクサ３０から出力された出力信号をクロック入力として、データバス接続部２８を介して受信したデータを取り込んで出力する。比較器３２は、期待値格納部２５に格納されている期待値と、フリップフロップ３１から出力されたデータとを比較し、比較結果を遅延計算器２２に出力する。
【００４６】
一時遅延値格納部３３は、遅延調整動作時に、マルチプレクサ３０で選択する遅延値を格納する。算出遅延値格納部３４は、遅延調整動作時に算出された遅延値を格納する。マルチプレクサ３５は、遅延計算機２２からの制御に基づいて、一時遅延値格納部３３又は算出遅延値格納部３４からの出力のいずれか一方を選択して、マルチプレクサ３０へ出力する。遅延上限値格納部３５及び遅延下限値格納部３６は、それぞれ、同期型メモリ１から出力されるデータを正しくリードすることができる遅延値の上限値及び下限値を格納する。
【００４７】
次に、遅延調整ライトコマンドを発生するときの動作を説明する。算出トリガ発生器２１にて遅延調整ライトコマンド発行指示が発行されると、遅延計算器２２において、データバス４に出力するするライトデータをマルチプレクサ２６にて期待値に切り替え、さらにコマンド発生器２３には遅延調整ライトコマンドＤＬＹＷを発生させる。
【００４８】
次に、遅延調整リードコマンドを発生するときの動作を説明する。算出トリガ発生器２１にて遅延調整リードコマンド発行指示が発行されると、遅延計算器２２は、コマンド発生器２３には遅延調整リードコマンドＤＬＹＲを発生させる。また、マルチプレクサ３５を一時遅延値格納部３４の出力に切り替え、フリップフロップ３１が、一時遅延値で指定された個数のバッファ２９を介したクロックＣＬＫにて、同期型メモリ１より出力されるデータ（リードデータ）をラッチする。比較器３２は、期待値格納部２５の期待値とフリップフロップ３１でラッチしたデータとを比較して、両者の値の比較結果を遅延計算器２２に送る。
【００４９】
続いて、遅延調整方法について説明する。遅延計算器２２では、上述の通り、比較器３２の出力に基づいて、特定の遅延値にて、遅延調整ライトコマンドＤＬＹＷとともに出力されたデータが同期型メモリ１に正しくライトでき、かつ、そのライトしたデータを遅延調整リードコマンドＤＬＹＲにて正しくラッチすることが可能かを判別する。
【００５０】
一般に正しくライト・リードが行える遅延値は複数個存在する。遅延計算器２２は、例えば、一時遅延値を切り替えて上記の遅延調整コマンド出力の動作を繰り返し行い、正しくライト・リードが行える遅延値の最大値、つまりクロックを経由するバッファの最大値及び、最小値、つまり、クロックを経由するバッファの個数をそれぞれ、遅延上限値格納部３５と遅延下限値格納部３６に保存しておく。
【００５１】
そして、遅延計算器２２は、これらの遅延上限値と遅延下限値に基づいて、ソフトウェアにて例えば中間値等の適切な遅延値を算出し、算出遅延値格納部３４に格納する。なお、遅延値の算出は、遅延上限値と遅延下限値を元に算出するハードウェアが実装されてもよい。
【００５２】
なお、通常のライトコマンドで連続した複数のデータを同期型メモリ１へデータをライトし、通常のリードコマンドにて連続した複数のデータを同期型メモリ１から取得し、正しくライト・リードが行えるかを一時遅延値、遅延上限値、遅延下限値を用いてソフトウェアにて制御することも可能である。
【００５３】
このような本発明の第１の実施形態によれば、データバスが用いられない期間に遅延調整コマンドを送信し、遅延調整コマンドに応じて同期型メモリから送信されたデータに基づいて遅延量を調整するので、同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することができる。
【００５４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る同期型メモリの概略構成を示すブロック図である。図５において、第１の実施形態で説明した図３と重複する部分については同一の符号を付す。
【００５５】
図５に示すように、本実施形態の同期型メモリ１ｂは、入力バッファ１１と、メモリアレイ１３と、デマルチプレクサ１５と、出力バッファ１６と、コマンドデコーダ１７と、遅延調整用ＲＯＭ４１を有する。
【００５６】
遅延調整用ＲＯＭ４１は、予め遅延調整用のデータが格納されている。コマンドデコーダ１７は、通常のリードコマンドを受信したときには、メモリアレイ１３に保持されたデータを出力バッファ１６にライトし、遅延調整リードコマンドを受信したときには、デマルチプレクサ１５を制御して遅延調整用ＲＯＭ４１に格納されているデータを出力バッファ１６にライトする。
【００５７】
このような本発明の第２の実施形態によれば、同期型メモリ１ｂが用いられることにより、同期型メモリ制御装置３が、遅延調整リードコマンドを発生するのみで、正しくデータをリードしたかを評価することが可能である。
【産業上の利用可能性】
【００５８】
本発明は、同期型メモリのデータピンを追加することなく、データとクロック信号との位相差を正確に算出することが可能な効果を有し、同期型メモリ制御装置及びデータ転送システム等に有用である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係るデータ転送システムの概略構成を示すブロック図
【図２】本発明の第１の実施形態に係るデータ転送システムの動作を示す説明図
【図３】本発明の第１の実施形態に係る同期型メモリの概略構成を示すブロック図
【図４】本発明の第１の実施形態に係る同期型メモリ制御装置の概略構成を示すブロック図
【図５】本発明の第２の実施形態に係る同期型メモリの概略構成を示すブロック図
【符号の説明】
【００６０】
１ａ、１ｂ  同期型メモリ
２  システムＬＳＩ
３  同期型メモリ制御装置
４  データバス
５  制御バス
１１  入力バッファ
１２、２６、３０  マルチプレクサ（ＭＵＸ）
１３  メモリアレイ
１４  遅延調整用バッファ
１５  デマルチプレクサ（ＤＥＭＵＸ）
１６  出力バッファ
１７  コマンドデコーダ
２１  算出トリガ発生器
２２  遅延計算器
２３  コマンド発生器
２４  制御バス接続部
２５  期待値格納部
２７  出力バッファ
２８  データバス接続部
２９、２９（１）〜２９（ｎ）  バッファ
３１  フリップフロップ
３２  比較器
３３  一時遅延値格納部
３４  算出遅延値格納部
３５  遅延上限値格納部
３６  遅延下限値格納部
４１  遅延調整用ＲＯＭ
ＣＬＫ  クロック
ＷＤ  ライトデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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