(57)【要約】【課題】  全ファンクションテストの終了後にフェイルメモリをスキャンしてフェイルの数とフェイルしたファンクションテストアドレスを求めなければならないので、テスト時間が長くなってしまうという課題を解決する。【解決手段】  フェイル情報をフェイルメモリに書き戻すと共に、フェイル検出回路で最初にフェイルになったことを検出して、このフェイル検出回路の出力でフェイルカウンタをインクリメントし、かつフェイルアドレスメモリにそのときのファンクションテストアドレスを格納するようにした。テスト後にフェイルメモリをスキャンする必要がなくなるので、テスト時間を短縮することができる。【選択図】                    図１
2008089548.tif 000002
【特許請求の範囲】
【請求項１】
フェイル情報およびテストアドレスが入力され、このテストアドレスに格納された値と前記フェイル情報に演算を施した値を前記テストアドレスに書き戻すフェイルメモリ部と、
前記フェイルメモリ部に格納された値を参照し、前記フェイル情報が最初にフェイルになったことを検出するフェイル検出回路と、
このフェイル検出回路の出力によってインクリメントされるカウンタと、
このカウンタがインクリメントされたときに、そのカウント値に関連するアドレスに前記テストアドレスを格納するフェイルアドレスメモリと、
を具備したことを特徴とするフェイル情報記憶装置。
【請求項２】
テストサイクルクロックが入力され、このテストサイクルクロックを分周して生成した、少なくとも２つの切替クロックを出力する切替クロック生成器と、
少なくともフェイル情報、テストアドレスが入力され、前記切替クロック生成器の出力によって入力されたデータを所定の期間保持するインターリーブ切替回路と、
前記インターリーブ切替回路の出力が入力される、請求項１記載のフェイル情報記憶装置と同じ構成を有する少なくとも２つのフェイル情報記憶回路と、
テストが終了した後、前記フェイル情報記憶回路の１つである第１のフェイル情報記憶回路を除く他のフェイル情報記憶回路内のフェイルアドレスメモリに格納されたテストアドレスが前記第１のフェイル情報記憶回路内のフェイルアドレスメモリに格納されていないときは、そのテストアドレスを前記第１のフェイル情報記憶回路内のフェイルアドレスメモリに格納し、かつカウンタをインクリメントするコントローラと、
を具備したことを特徴とするフェイル情報記憶装置。
【請求項３】
前記フェイル検出回路は、前記フェイルメモリの出力を反転するインバータと、このインバータの出力および前記フェイル情報が入力されるゲートで構成されることを特徴とする請求項１若しくは請求項２記載のフェイル情報記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフェイル情報を記憶する情報記憶装置に関し、特にフラッシュメモリをテストするメモリテストシステムに用いて好適なフェイル情報記憶装置に関するものである。
【背景技術】
【０００２】
メモリのテストを行うメモリテストシステムでは、被測定メモリの各メモリセルに対してファンクションテストを行い、当該被測定メモリの良否を判定する。メモリの一種であるフラッシュメモリでは、メモリセルの一部が不良であっても不良率が一定値以下なら良品として使用可能である。そのため、フラッシュメモリをテストするメモリテストシステムでは、不良セルの個数とアドレスを検出する機構がなければならない。
【０００３】
不良セルの個数とそのアドレスを検出するために、被測定メモリデバイスと同じ容量、または数分の一に圧縮した容量を有するフェイルメモリにファンクションテストのフェイル情報を格納し、この格納したフェイル情報からフェイルの個数とそのアドレスを求め、メモリデバイスの良否を判定するようにしている。なお、フェイル情報とは、メモリセルが良品のときに“０”、不良のときに“１”となる１ビットのデータである。
【０００４】
図６に、フェイル情報を記憶するフェイル情報記憶装置の構成を示す。図６において、セレクタ１０にはパターン発生部（図示せず）からテストを行うメモリセルのアドレスであるファンクションテストアドレス、およびアドレス発生器１１が発生するアドレスが入力される。セレクタ１０はこの入力された２つのアドレスのうち１つを選択して、フェイルメモリ１２のアドレス端子Ａに出力する。ファンクションテスト中は、セレクタ１０はファンクションテストアドレスを選択するように設定される。
【０００５】
メモリセルのテスト結果であるフェイル情報はオアゲート１５に入力され、このオアゲート１５の出力はスリーステートバッファ１４に入力される。このスリーステートバッファ１４の出力はフェイルメモリ１２のデータ端子Ｄ、フェイルカウンタ１６のクロック端子ＣＫ、およびインバータ１８に入力される。ラッチ１３の出力Ｑはオアゲート１５の他方の入力端子に入力される。インバータ１８の出力はアドレス発生器１１の動作開始、停止を制御する。コントローラ１７は、フェイルメモリ１２の書き込み・読み出し、ラッチ１３の動作、およびスリーステートバッファ１４の出力制御を行う。なお、スリーステートバッファ１４の出力は、フェイルメモリ１２の出力と衝突しないように、フェイルメモリ１２に書き込むときのみその出力をイネーブルにする。
【０００６】
このような構成において、ファンクションテストの各テストサイクル毎にフェイル情報およびファンクションテストアドレスが出力される。ファンクションテスト中はフェイルメモリのアドレス端子にはファンクションテストアドレスが入力される。
【０００７】
コントローラ１７はフェイルメモリ１２に格納されているデータを読み出してラッチ１３に格納する。この格納された値とフェイル情報はオアゲート１５でオア演算され、スリーステートバッファ１４を介してフェイルメモリ１２のデータ端子Ｄに入力される。コントローラ１７は、このオアゲート１５の出力をフェイルメモリ１２に書き戻す。
【０００８】
すなわち、フェイルメモリ１２に格納されていた値とフェイル情報の両方が“０”（パス）であると、フェイルメモリ１２に書き戻されるデータも“０”になる。フェイルメモリ１２に格納されていた値とフェイル情報のどちらかまたは両方が“１”のときは、フェイルメモリ１２に書き戻される値は“１”（フェイル）になる。このファンクションテストを繰り返すことにより、一度でもフェイル情報が“１”になったメモリセルに対応するフェイルメモリ１２のアドレスには“１”が書き込まれる。
【０００９】
ファンクションテストが終了すると、セレクタ１０はアドレス発生器１１の出力を選択するように設定される。アドレス発生器１１はＦＭ読み出し用アドレスを発生するものであり、与えられた範囲のアドレスを順次発生する。コントローラ１７は、この発生したアドレス毎にフェイルメモリの内容を読み出す。なお、フェイル情報は“０”に固定しておく。フェイルメモリ１２の内容が“１”になる度にスリーステートバッファ１４の出力が“１”になる。フェイルカウンタ１６はこの“１”の数、すなわち正常でないメモリセルの数をカウントする。このフェイルカウンタ１６のカウント値を読み出すことにより、与えられたアドレス範囲の正常でないメモリセルの数を知ることができる。
【００１０】
スリーステートバッファ１４の出力はインバータ１８で反転され、アドレス発生器１１のＳＴＡＲＴ／ＳＴＯＰ端子に入力される。これにより、フェイルメモリ１２の内容が“１”になる度にアドレス発生器１１の動作が停止するので、停止している間にアドレスを読み出す。
【００１１】
次に、図７に基づいてその動作を説明する。なお、テストするメモリデバイスは６４個のメモリセルを有し、これらのメモリセルのアドレスは(X0, Y0)〜(X7, Y7)であるとする。
【００１２】
図７（Ａ）はファンクションテスト直後のフェイルメモリ１２の内容であり、“１”が書かれたセルが不良であるとする。なお、煩雑になるので“０”は省略し、空欄としている。アドレス発生器１１により、(X0, Y0)、(X1, Y0)〜(X7, Y7)の順にアドレスを発生させ、“１”の個数とフェイルアドレスを求める。すなわち、矢印２０の順にメモリセルをスキャンする。
【００１３】
同図（Ｂ）はフェイルカウンタ１６のカウント値とフェイルになったメモリセルのアドレス情報であり、上段がフェイルカウンタ１６の値、下段がフェイルアドレスである。アドレス発生器１１の出力アドレスが(X6, Y1)になると、（ア）に示すようにフェイルカウンタ１６がインクリメントされてその値が１になる。アドレス発生器１１は停止し、アドレス(X6, Y1)が取り込まれる。
【００１４】
同様に、（イ）に示すようにアドレス(X0, Y2)でカウント値が２に、（ウ）に示すようにアドレス(X1, Y2)でカウント値が３に、（エ）に示すようにアドレス(X2, Y5)でカウント値が４になり、それぞれアドレス情報が取り込まれる。アドレス(X7, Y7)までスキャンし、終了する。このようにすることによって、不良と判定されたメモリセルの個数およびそのアドレス情報を取り込むことができる。
【００１５】
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このような構成のフェイル情報記憶装置では、まずファンクションテストを行ってフェイルメモリ１２にフェイル情報を記憶し、ファンクションテスト終了後にフェイルメモリを最初から最後までスキャンして、不良メモリセルの個数およびそのアドレスを取り込まなければならない。そのため、フェイルメモリ１２をスキャンするための時間が余分に必要であり、テスト時間が長くなってしまうという課題があった。
【００１７】
従って本発明の目的は、フェイル情報を記憶すると同時にフェイルの個数とそのアドレスを求めることができるフェイル情報記憶装置を提供することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
フェイル情報およびテストアドレスが入力され、このテストアドレスに格納された値と前記フェイル情報に演算を施した値を前記テストアドレスに書き戻すフェイルメモリ部と、
前記フェイルメモリ部に格納された値を参照し、前記フェイル情報が最初にフェイルになったことを検出するフェイル検出回路と、
このフェイル検出回路の出力によってインクリメントされるカウンタと、
このカウンタがインクリメントされたときに、そのカウント値に関連するアドレスに前記テストアドレスを格納するフェイルアドレスメモリと、
を具備したものである。テスト終了時にフェイルの数とそのテストアドレスが得られるので、テスト時間を短縮することができる。
【００１９】
請求項２記載の発明は、
テストサイクルクロックが入力され、このテストサイクルクロックを分周して生成した、少なくとも２つの切替クロックを出力する切替クロック生成器と、
少なくともフェイル情報、テストアドレスが入力され、前記切替クロック生成器の出力によって入力されたデータを所定の期間保持するインターリーブ切替回路と、
前記インターリーブ切替回路の出力が入力される、請求項１記載のフェイル情報記憶装置と同じ構成を有する少なくとも２つのフェイル情報記憶回路と、
テストが終了した後、前記フェイル情報記憶回路の１つである第１のフェイル情報記憶回路を除く他のフェイル情報記憶回路内のフェイルアドレスメモリに格納されたテストアドレスが前記第１のフェイル情報記憶回路内のフェイルアドレスメモリに格納されていないときは、そのテストアドレスを前記第１のフェイル情報記憶回路内のフェイルアドレスメモリに格納し、かつカウンタをインクリメントするコントローラと、
を具備したものである。テストサイクルの周期がフェイルメモリ等のアクセス時間より短くても、確実にフェイル情報を保存できる。
【００２０】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記フェイル検出回路を、前記フェイルメモリの出力を反転するインバータと、このインバータの出力および前記フェイル情報が入力されるゲートで構成するようにしたものである。構成が簡単になる。
【発明の効果】
【００２１】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２および３の発明によれば、フェイル情報と既にフェイルメモリに格納された値の論理和を演算してフェイルメモリに書き戻し、フェイル情報が最初にフェイルになったときにカウンタをインクリメントして、そのときのテストアドレスをフェイルアドレスメモリに格納するようにした。
【００２２】
テスト終了時にフェイルの数とそのときのテストアドレスが得られるので、テスト終了後にフェイルメモリをスキャンしてフェイルの数およびそのときのテストアドレスを求める必要がない。そのため、テスト時間を短縮することができるという効果がある。
【００２３】
また、２つ以上のフェイル情報記憶回路をインターリーブで使用することにより、テストサイクル周期がフェイルメモリのアクセス時間より短くても、確実にフェイル情報を格納することができるという効果もある。
【発明を実施するための最良の形態】
【００２４】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るフェイル情報記憶装置の一実施例を示す構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。また、メモリをテストするメモリテストシステムに用いるものとして説明する。
【００２５】
図１において、３０はフェイル情報記憶装置であり、フェイルメモリ１２、ラッチ１３、スリーステートバッファ１４、オアゲート１５、フェイル検出回路３１、フェイルカウンタ１６およびフェイルアドレスメモリ３４で構成される。４０はコントローラであり、フェイルメモリ１２、ラッチ１３、スリーステートバッファ１４およびフェイルアドレスメモリ３４を制御する。
【００２６】
フェイルメモリ１２のアドレス端子Ａにはファンクションテストアドレスが入力される。このファンクションテストアドレスに格納されているフェイル情報はラッチ１３に保存され、オアゲート１５でフェイル情報と演算され、フェイルメモリ１２に書き戻される。この動作は、図６の従来例と同じである。フェイルメモリ１２、スリーステートバッファ１４およびオアゲート１５でフェイルメモリ部を構成している。
【００２７】
フェイル検出回路３１はインバータ３２およびアンドゲート３３で構成される。インバータ３２にはラッチ１３の出力が入力され、その出力はアンドゲート３３の一方の入力端子に入力される。アンドゲート３３の他方の入力端子にはフェイル情報が入力される。このため、アンドゲート３３の出力はラッチ１３の出力が“０”で、フェイル情報が“１”のときのみ“１”になる。すなわち、フェイル検出回路３１の出力は、フェイル情報が最初に“１”になったときのみ“１”になる。
【００２８】
フェイル検出回路３１の出力はフェイルカウンタ１６のクロック端子ＣＫに入力されるので、フェイルカウンタ１６はフェイル情報が最初に“１”になったときにインクリメントされる。フェイルアドレスメモリ３４のアドレス端子Ａにはフェイルカウンタ１６の出力（カウント値）が入力され、データバスＤにはファンクションテストアドレスが入力される。コントローラ４０は、フェイル検出回路３１の出力が“１”になると、フェイルカウンタ１６のカウント値のアドレスにファンクションテストアドレスを格納する。この結果、フェイルカウンタ１６にはフェイルの数が、フェイルアドレスメモリ３４にはフェイルになったファンクションテストアドレスが格納される。なお、ファンクションテストアドレスが格納されるフェイルアドレスメモリ３４のアドレスは、フェイルカウンタ１６のカウント値そのものでなくても、それに関連するアドレスであればよい。
【００２９】
次に、この実施例の動作を図２に基づいて説明する。なお、図６従来例と同様に、ファンクションテストアドレスはアドレスＸとアドレスＹの２つのアドレスで構成されているとする。また、フェイル情報は“０”が正常であるとする。図２は上からアドレスＸ、アドレスＹ、フェイルメモリ１２出力、フェイル情報、オアゲート１５出力、フェイル検出回路３１出力、フェイルカウンタ１６出力を表すタイムチャートであり、横軸はテストサイクルである。
【００３０】
テストサイクルｎでアドレスＸはＸ５、アドレスＹはＹ１、フェイルカウンタ１６のカウント値はｍであるとする。フェイルメモリ１２の出力、フェイル情報共に“０”（正常）なので、オアゲート１５出力、フェイル検出回路３１出力共に“０”になる。フェイルカウンタ１６はインクリメントされない。
【００３１】
テストサイクルｎ＋１でアドレスＸがＸ６、フェイル情報が“１”に変化する。フェイルメモリ１２出力は“０”なので、最初のフェイルになる。オアゲート１５出力、フェイル検出回路３１出力が“１”に変化する。このため、フェイルカウンタ１６はインクリメントされて、カウント値はｍ＋１になる。コントローラ４０はフェイルアドレスメモリ３４のアドレスｍ＋１にファンクションテストアドレス(X6, Y1)を格納する。
【００３２】
テストサイクルｎ＋２でアドレスＸがＸ７に変化する。フェイルメモリ１２出力、フェイル情報共に“０”なので、オアゲート１５出力、フェイル検出回路３１出力共に“０”になり、フェイルカウンタ１６のカウント値はｍ＋１を維持する。
【００３３】
テストサイクルｎ＋３でアドレスＸがＸ０に、アドレスＹがＹ２に、フェイル情報が“１”に変化する。フェイルメモリ１２出力も“１”なので、フェイル検出回路３１の出力は“０”を維持し、フェイルカウンタ１６のカウント値は変化しない。
【００３４】
テストサイクルｎ＋４でアドレスＸはＸ１、フェイル情報は“０”に変化する。そのため、フェイル検出回路３１の出力は“０”を維持し、フェイルカウンタ１６のカウント値は変化しない。フェイルメモリ１２の出力は“１”なので、オアゲート１５の出力も“１”になる。
【００３５】
テストサイクルｎ＋５でアドレスＸがＸ２に変化する。フェイル情報は“０”なので、フェイル検出回路３１の出力も“０”を維持する。フェイルカウンタ１６のカウント値は変化しない。また、フェイルメモリ１２の出力も“０”なので、オアゲート１５の出力も“０”になる。このように、フェイルメモリ１２の出力が“０”でフェイル情報が“１”のときのみ、フェイルカウンタ１６インクリメントされる。
【００３６】
図３はあるファンクションテスト前後のフェイルメモリ１２、フェイルカウンタ１６およびフェイルアドレスメモリ３４の状態を表したものである。（Ａ）がファンクションテスト前、（Ｂ）はファンクションテスト後の状態を表し、左側がフェイルメモリ１２の内容、右上がフェイルカウンタ１６のカウント値、右下がフェイルアドレスメモリ３４に格納されたアドレスである。なお、煩雑になるのを避けるために、左側の図の“０”は記載を省略し、空欄にしている。
【００３７】
（Ａ）に示すように、ファンクションテストの前はフェイルメモリ１２のアドレス(X0, Y2)、(X1, Y2)、(X2, Y5)に“１”（フェイル）が書き込まれている。フェイルカウンタ１６のカウント値は３であり、フェイルアドレスメモリ３４にはアドレス(X0, Y2)、(X1, Y2)、(X2, Y5)が格納されている。
【００３８】
ファンクションテストで、アドレス(X0, Y2)と(X6, Y1)でフェイル情報が“１”になったとする。アドレス(X0, Y2)では以前にフェイルが発生しているのでフェイル検出回路３１の出力は変化せず、従ってフェイルカウンタ１６のカウント値、フェイルアドレスメモリ３４の内容共に変化しない。
【００３９】
アドレス(X6, Y1)で初めてフェイル情報が“１”になるので、フェイル検出回路３１の出力は“０”から“１”に変化する。そのため、フェイルカウンタ１６はインクリメントされ、フェイルアドレスメモリ３４にはアドレス(X6, Y1)が格納される。ファンクションテストが終了すると、（Ｂ）に示すようにフェイルメモリ１２のアドレス(X6, Y1)の内容は“１”に変わる。また、フェイルカウンタ１６のカウント値は１増加して４になり、フェイルアドレスメモリ３４にはアドレス(X6, Y1)が追加され、４つのアドレスが格納される。
【００４０】
このように、フェイル検出回路３１で最初にフェイル情報が“１”になったことを検出し、このときにフェイルカウンタ１６をインクリメントして、フェイルアドレスメモリ３４にそのときのファンクションテストアドレスを保存するようにした。そのため、ファンクションテスト終了時にはフェイル情報が“１”になった数とそのときのファンクションテストアドレスが得られ、改めてフェイルメモリ１２をスキャンする必要がなくなる。その結果、テスト時間を短縮することができる。
【００４１】
図４に本発明の他の実施例を示す。図１のフェイル情報記憶装置は、テストサイクルの周期がフェイルメモリ１２の書き戻し時間より短いと、正確にフェイル情報を記憶することができない。そのため、２つのフェイル情報記憶回路を用い、インターリーブで使用する。
【００４２】
図４において、５０は切替クロック生成器であり、テストサイクル毎に発生するテストサイクルクロックが入力され、このテストサイクルクロックを分周した信号を出力Ａ、Ｂに出力する。６０はインターリーブ切替回路であり、６１〜６６のラッチで構成される。ラッチ６１、６３、６５のクロック入力端子ＣＬＫには切替クロック生成器５０の出力Ａが、ラッチ６２、６４、６６のクロック入力端子ＣＬＫには切替クロック生成器５０の出力Ｂが入力される。
【００４３】
ラッチ６１と６２のデータ端子Ｄにはフェイル情報が入力され、ラッチ６３と６４のデータ端子Ｄにはファンクションテストアドレスが入力される。また、ラッチ６５と６６のデータ端子Ｄにはフェイルメモリ１２のメモリライトイネーブル信号が入力される。なお、一般にファンクションテストアドレスをラッチするためには複数個のラッチが必要であるが、図４では１つのラッチで代表させている。
【００４４】
５１はセレクタであり、入力端子Ａ１には固定値“１”が、Ｂ１にはラッチ６２の出力が、Ａ２にはフェイルアドレスメモリ３４ａの出力が、Ｂ２にはラッチ６４の出力が入力される。セレクタ５１は、選択端子Ｓに入力された値によってＡ１とＢ１のいずれかを選択してＱ１に、Ａ２とＢ２のいずれかを選択してＱ２に出力する。
【００４５】
５３はフェイル情報記憶回路であり、図１のフェイル情報記憶装置と同じ構成を有する。すなわち、１２ａはフェイルメモリ１２に、１３ａはラッチ１３に、１４ａはスリーステートバッファ１４に、１５ａはオアゲート１５に、１６ａはフェイルカウンタ１６に、３１ａはフェイル検出回路３１に、３４ａはフェイルアドレスメモリ３４に相当する。フェイルメモリ１２ａの書き込み制御は、ラッチ６５にラッチされたメモリライトイネーブル信号で行う。また、フェイル検出回路３１ａ内のアンドゲートおよびオアゲート１５ａにはラッチ６１の出力が入力され、フェイルメモリ１２ａのアドレスにはラッチ６３の出力が入力される。
【００４６】
５４はフェイル情報記憶回路であり、図１のフェイル情報記憶装置と同じ構成を有する。すなわち、１２ｂはフェイルメモリ１２に、１３ｂはラッチ１３に、１４ｂはスリーステートバッファ１４に、１５ｂはオアゲート１５に、１６ｂはフェイルカウンタ１６に、３１ｂはフェイル検出回路３１に、３４ｂはフェイルアドレスメモリ３４に相当する。フェイルメモリ１２ｂの書き込み制御は、ラッチ６６にラッチされたメモリライトイネーブル信号で行う。また、フェイル検出回路３１ｂ内のアンドゲートおよびオアゲート１５ｂにはラッチ６２の出力が入力され、フェイルメモリ１２ｂのアドレスにはセレクタ５１の出力Ｑ２が入力される。
【００４７】
コントローラ５２は、セレクタ５１、フェイルメモリ１２ａ、１２ｂ、ラッチ１３ａ、１３ｂ、スリーステートバッファ１４ａ、１４ｂ、フェイルアドレスメモリ３４ａ、３４ｂおよびセレクタ５１を制御する。なお、図が煩雑になるので、代表的な接続のみ記載し、一部の接続の記載を省略している。
【００４８】
このような構成において、フェイル情報記憶回路５３と５４はテストサイクル毎に交互に動作する。このことを、図５を用いて説明する。図５は、上から切替クロック生成器５０に入力されるテストサイクルクロック、切替クロック生成器５０の内部信号、切替クロック生成器５０の出力Ａ、同出力Ｂ、ファンクションテストアドレス、フェイルメモリ１２ａに入力されるアドレス、セレクタ５１を経由してフェイルメモリ１２ｂに入力されるアドレスの変化を表す。なお、テストサイクルの周期をＴとし、ファンクションテスト中はセレクタ５１がＢ１、Ｂ２を選択するように、選択端子Ｓの信号を設定する。
【００４９】
切替クロック生成器５０の内部信号はテストサイクルクロックの立ち下がりで変化する、周期２Ｔ、デューティ５０％の信号である。切替クロック生成器５０の出力Ａは、同内部信号の立ち上がりで立ち下がり、その直前のテストサイクルクロックの立ち上がりで立ち上がる信号である。切替クロック生成器５０の出力Ｂは、同内部信号の立ち下がりで立ち下がり、その直前のテストサイクルクロックの立ち上がりで立ち上がる信号である。いずれも周期は２Ｔであり、出力Ｂと出力Ａの位相差はＴである。
【００５０】
ファンクションテストアドレスはテストサイクルクロックの周期Ｔで変化する。図５では時刻ｔ１でｎであり、周期Ｔ毎に１増加している。このファンクションテストアドレスは切替クロック生成器５０の出力Ａでラッチ６３に保存される。そのため、フェイルメモリ１２ａの入力アドレスはｎ、ｎ＋２、ｎ＋４・・・・の順に、２Ｔの周期で変化する。また、ファンクションテストアドレスは切替クロック生成器５０の出力Ｂでラッチ６４に保存されるので、フェイルメモリ１２ｂの入力アドレスはｎ＋１、ｎ＋３・・・・の順に、２Ｔの周期で変化する。
【００５１】
フェイル情報、メモリライトイネーブル信号もそれぞれラッチ６１、６２、６５、６６でラッチされるので、フェイル情報記憶回路５３、５４に入力信号されるこれらの信号も周期２Ｔの間保持される。そのため、フェイル情報記憶回路５３、５４はフェイルメモリ１２ａ、１２ｂにフェイル情報を書き戻し、フェイルアドレスメモリ３４ａ、３４ｂにフェイルアドレスを書き込むためにテストサイクル周期Ｔの倍の時間を使用することができる。従って、周期Ｔがフェイルメモリ１２ａ、１２ｂ等のアクセス時間より短い場合でも、確実にフェイル情報を書き戻し、またフェイルアドレスを保存することができる。
【００５２】
ファンクションテストは、連続しないアドレスを有するメモリセルをテストすることもあり、また同じメモリセルを複数回テストすることもある。従って、フェイル情報記憶回路５３と５４の片方のみにフェイル情報が記憶される場合がある。そのため、全てのファンクションテストが終了した後、フェイル情報記憶回路５３に記憶されているフェイル情報を、フェイル情報記憶回路５４に統合する操作を行う。
【００５３】
このため、コントローラ５２はセレクタ５１がＡ１，Ａ２の信号を選択して出力するよ
うに、セレクタ５１を操作する。コントローラ５２は、フェイルカウンタ１６ａをデクリメントして、フェイルアドレスメモリ３４ａから、最後に記憶されたフェイルアドレス情報を読み出す。フェイルアドレス情報は、セレクタ５１を経由してフェイル情報記憶回路５４のフェイルメモリ１２ｂにアドレスとして印可される。フェイルメモリ１２ｂはそのアドレスのフェイル情報を読み出し、フェイル検出回路３１ｂでフェイル情報記憶回路５４に既に記憶されていたフェイルだったかを判断する。既に記憶されていたフェイルだった場合、フェイル検出回路３１ｂの出力は、“０”であるので、何もしない。新たなフェイルだった場合、フェイルアドレスメモリ３４ｂにこのアドレス情報を記憶するとともに、フェイルカウンタ１６ｂをインクリメントする。
【００５４】
コントローラ５２は、フェイル情報記憶回路５３のフェイルカウンタ１６ａをデクリメントして、フェイルアドレスメモリ３４ａから一つ前のフェイルアドレス情報を読み出し同じ事を繰り返す。フェイルカウント１６ａが０になるまで繰り返すことにより、フェイル情報記憶回路５３のフェイル情報は、フェイル情報記憶回路５４のフェイルアドレスメモリ３４ｂ及びフェイルカウンタ１６ｂに移行する。
【００５５】
フェイル情報記憶回路５３のフェイル情報を、フェイル情報記憶回路５４のフェイルアドレスメモリ３４ｂとフェイルカウンタ１６ｂに移行する作業は、フェイル情報記憶回路５３に記憶されたフェイルの数だけ繰り返せばよいので、このための時間の増加は僅かである。
【００５６】
また、図４実施例ではフェイル情報記憶回路を２つ用い、交互に使用するようにしたが、フェイル情報記憶回路を３つ以上用いて順番に動作させるようにしてもよい。このようにすると、より短い周期のテストサイクルに対応することができる。
【００５７】
また、この実施例ではコントローラ５２でフェイルメモリ１２ａ、１２ｂ、ラッチ１３ａ、１３ｂ、スリーステートバッファ１４ａ、１４ｂ、フェイルアドレスメモリ３４ａ、３４ｂの制御を行うようにしたが、インターリーブ切替回路６０を経由して、外部からこれらの制御信号を与えるようにしてもよい。
【００５８】
また、これらの実施例ではフェイル情報が“１”のときにフェイルであるとしたが、“０”のときにフェイルを表すようにしてもよい。この場合、オアゲート１５にアンドゲートを用い、アンドゲート３３にオアゲートを用いて、ファンクションテストの前にフェイルメモリ１２の全セルに“１”を書き込むようにすればよい。
【００５９】
さらに、本実施例をメモリテストシステムに用いた場合について説明したが、これに限られることはない。複数のセルを有する部品の良否情報を保存しておく記憶装置として用いることもできる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を示すタイムチャートである。
【図３】本発明の一実施例の動作を説明するための特性図である。
【図４】本発明の他の実施例を示す構成図である。
【図５】本発明の他の実施例の動作を示すタイムチャートである。
【図６】従来のフェイル情報記憶装置の構成図である。
【図７】従来のフェイル情報記憶装置の動作を説明するための特性図である。
【符号の説明】
【００６１】
１２、１２ａ、１２ｂ  フェイルメモリ
１３、１３ａ、１３ｂ、６１〜６６  ラッチ
１４、１４ａ、１４ｂ  スリーステートバッファ
１５、１５ａ、１５ｂ  オアゲート
１６、１６ａ、１６ｂ  フェイルカウンタ
３１、３１ａ、３１ｂ  フェイル検出回路
３２  インバータ
３３  アンドゲート
３４、３４ａ、３４ｂフェイルアドレスメモリ
４０、５２  コントローラ
５０  切替クロック生成器
５１  セレクタ
５３、５４  フェイル情報記憶回路
６０  インターリーブ切替回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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