(57)【要約】【課題】  高効率ドハティ増幅器の入力分配器の分配損によるゲイン低下を防止して高ゲインを図り、高次歪の増加を抑えて高次歪を低減できる増幅器を提供する。【解決手段】  ＡＢ級で動作するキャリア増幅回路４とＢ級又はＣ級で動作するピーク増幅回路５からの出力をノード６２で合成出力するものであって、分配器２で分配された信号に対して伝送線路３３で線路の長さが調整されて低入力時の反射係数を変更し、キャリア増幅回路４からの信号をインピーダンス変換器６４でインピーダンス変換し、ピーク増幅回路５からの信号について伝送線路６５で損失がないよう低入力時のインピーダンスを大きくみせ、低入力時に、分配器２からピーク増幅回路５側の入力インピーダンスを無限大に近づけることで、低入力時の利得を上げる増幅器である。【選択図】        図１
2008125044.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を等分配又は不等分配する分配器と、
等分配又は少なく不等分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、
等分配又は多く不等分配された信号に対して線路の長さが調整されて低入力時の反射係数を変更する第１の伝送線路と、
前記第１の伝送線路からの信号をＢ級又はＣ級で動作して増幅するピーク増幅回路と、
前記キャリア増幅回路からの信号に対してインピーダンスを変換するインピーダンス変換器と、
低入力時に前記ピーク増幅器の影響を低減する第２の伝送線路と、
前記インピーダンス変換器の終端部と前記第２の伝送線路の終端部を結合して前記キャリア増幅回路と前記ピーク増幅回路の出力を合成するノードと、
前記ノードに接続する出力負荷と、
前記ノードと前記出力負荷の間に設けられ、前記ノードからの出力に対してインピーダンスを前記出力負荷に変換する変成器とを有することを特徴とする増幅器。
【請求項２】
入力信号を等分配又は不等分配する分配器と、
等分配又は少なく不等分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、
等分配又は多く不等分配された信号に対して線路の長さが調整されて低入力時の反射係数を変更する第１の伝送線路と、
前記第１の伝送線路からの信号をＢ級又はＣ級で動作して増幅するピーク増幅回路と、
前記キャリア増幅回路からの信号に対してインピーダンスを変換するインピーダンス変換器と、
低入力時に前記ピーク増幅器の影響を低減する第２の伝送線路と、
前記インピーダンス変換器の終端部と前記第２の伝送線路の終端部を結合して前記キャリア増幅回路と前記ピーク増幅回路の出力を合成するノードと、
前記ノードに接続する出力負荷と、
前記ノードと前記出力負荷の間に設けられ、前記ノードからの出力に対してインピーダンスを前記出力負荷に変換する変成器と、
分配器の前段に設けられ、入力信号を分岐する分岐器と、
前記分岐器から出力された信号を検波し、レベル変換して前記ピーク増幅回路のバイアス電流として出力するアダプチバイアス回路とを有し、
前記ピーク増幅回路が、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号が前記しきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作することを特徴とする増幅器。
【請求項３】
第１の伝送線路長を変え、又は／及び分配器での分配比率を、ピーク増幅回路を大きく、キャリア増幅回路側を小さくして、分配損失の差を１〜４ｄＢとしたことを特徴とする請求項１又は２記載の増幅器。
【請求項４】
分配器は、入力端子に接続する入力側端子と、位相器に接続する第１の出力側端子と、第１の伝送線路に接続する第２の出力側端子と、前記入力側端子と前記第１の出力側端子との間に設けられる第３の伝送線路と、前記入力側端子と前記第２の出力側端子との間に設けられる第４の伝送線路とを備え、前記第３の伝送線路のインピーダンスと前記第４の伝送線路のインピーダンスが、分配出力の負荷に整合が得られるようにしたことを特徴とする請求項１乃至３のいずれか記載の増幅器。
【請求項５】
入力信号を２つのポートに分配する分配器と、
分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、
分配された信号をＢ級又はＣ級で動作して増幅するピーク増幅回路と、
前記キャリア増幅回路からの信号に対してインピーダンスを変換するインピーダンス変換器と、
前記インピーダンス変換器の終端部と前記ピーク増幅回路の終端部を結合して前記キャリア増幅回路と前記ピーク増幅回路の出力を合成するノードと、
前記ノードに接続する出力負荷と、
前記ノードと前記出力負荷の間に設けられ、前記ノードからの出力に対してインピーダンスを前記出力負荷に変換する変成器とを備えた増幅器であって、
前記分配器が、分配先のポート間を接続する第１の電圧可変抵抗器を備えた分配器であり、
分配器の前段に設けられ、入力信号を分岐する分岐器と、
前記分岐器から出力された信号を検波し、入力電力レベルを出力する検波器と、
前記入力電力レベルに応じて前記分配器の第１の電圧可変抵抗器の抵抗値を制御してポート間アイソレーションを増加させる制御部とを備えたことを特徴とする増幅器。
【請求項６】
制御部が、入力電力レベルに応じて前記ピーク増幅回路のバイアス電圧を制御して、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号が前記しきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作させることを特徴とする請求項５記載の増幅器。
【請求項７】
分配器が、分配された信号をピーク増幅回路に出力するポートに第２の電圧可変抵抗器を備えた分配器であり、
制御部が、前記第２の電圧可変抵抗器の抵抗値を制御して分配比率を調整し、入力レベルに応じてピーク増幅回路の入力を制限する制御部であることを特徴とする請求項５又は６記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線周波信号を増幅する増幅器に係り、特に、高ゲインを図り、高次歪を低減する増幅器に関する。
【背景技術】
【０００２】
従来、ＣＤＭＡ（Code Divisional Multiple Access：符号分割多元接続方式）信号やマルチキャリア信号のような無線周波信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで、低消費電力化を図っている。
【０００３】
歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償等がある。しかしながら、歪補償だけでは、低消費電力化に限界に近づいている。そのため、近年、高効率の増幅器としてドハティ増幅器が注目されている。
【０００４】
従来のドハティ増幅器について図８を参照しながら説明する。図８は、従来のドハティ増幅器の構成ブロック図である。
従来のドハティ増幅器は、図８に示すように、入力端子１と、分配器２と、位相器３と、キャリア増幅回路４と、ピーク増幅回路５と、ドハティ合成部６と、λ／４変成器７と、出力端子８と、出力負荷９とを備えている。
【０００５】
キャリア増幅回路４は、入力整合回路４１と、増幅素子４２と、出力整合回路４３とを備えている。
ピーク増幅回路５は、入力整合回路５１と、増幅素子５２と、出力整合回路５３とを備えている。
ドハティ合成部６は、λ／４変成器６１と、ノード（合成点）６２とを備えている。
【０００６】
次に、従来のドハティ増幅器における動作について説明する。
入力端子１から入力された信号は、分配器２で分配され、キャリア増幅回路４と位相器３に出力される。
分配器２で分配された一方の信号は、キャリア増幅回路４に入力され、入力整合回路４１で増幅素子４２の入力側と整合をとり、増幅素子４２で入力信号の増幅を行い、出力整合回路４３で増幅素子４２の出力側と整合をとり、ドハティ合成部６に出力される。
【０００７】
分配器２で分配された他方の信号は、位相器３に入力され、位相器３で位相を９０度遅らされ、ピーク増幅回路５に入力される。
ピーク増幅回路５に入力された信号は、入力整合回路５１で増幅素子５２の入力側と整合をとり、増幅素子５２で入力信号の増幅を行い、出力整合回路５３で増幅素子５２の出力側と整合をとり、ドハティ合成部６に出力される。
【０００８】
ドハティ合成部６では、キャリア増幅器４からの出力がλ／４変成器６１でインピーダンス変換され、λ／４変成器６１からの出力とピーク増幅器５からの出力がノード６２で合成され、λ／４変成器７に出力される。
【０００９】
λ／４変成器７では、出力負荷９の負荷Ｚ0 に整合させるため、インピーダンス変換される。λ／４変成器７の出力側は、出力端子８を介して出力負荷９に接続される。
【００１０】
キャリア増幅器４とピーク増幅器５は、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ級又はＣ級にバイアスされている点で異なる。そのため、増幅器に信号が入力されても、増幅素子５２が動作するまでは、増幅素子４２は単独で動作し、増幅素子４２が飽和領域に入る。すなわち、増幅素子４２の線形性が崩れ始めると、増幅素子５２が動作を開始し、増幅素子５２の出力が出力負荷９に供給され、増幅素子４２と共に出力負荷９を駆動する。
【００１１】
このとき、出力合成回路４３の負荷線は、後述するように、高い抵抗から低い抵抗へ移動するが、増幅素子４２は飽和領域にあるため効率はよい。
入力端子１からの入力が増えて更に増幅が為されると、増幅素子５２も飽和を開始するが、増幅素子４２及び増幅素子５２が共に飽和しているので、このときも効率はよい。
【００１２】
次に、従来のドハティ増幅器における理論上のコレクタ効率、ドレイン効率について図９を参照しながら説明する。図９は、従来のドハティ増幅器に係る理論上のコレクタ効率、ドレイン効率を示す図である。
【００１３】
コレクタ効率とは、コレクタに印加される電源の電圧（直流）とその電源から供給される電流（直流）の積に対する、コレクタから取り出せる無線周波出力電力の割合のことを意味し、ドレイン効率についても同様の意味である。
【００１４】
図９において、横軸はバックオフ（back-off：出力最大振幅レベルと出力飽和電力レベルの差）であり、増幅素子４２，５２の両素子が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対してどれだけ余裕があるかを示す数値である。
【００１５】
コンプレッションポイントとは、回路の入力レベルを増加していき、出力飽和が起こり、出力レベルが増加しなくなる点のことである。通常入出力の理想直線から１ｄＢレスポンスが低下した点を言う。
【００１６】
図９において、点線は、一般的なＢ級増幅器の効率を示し、実線は、簡単なモデルにおけるドハティ増幅器の効率を示している。
入力レベルが区間Ａにあるときは、基本的にキャリア増幅回路４のみが動作する。バックオフが６ｄＢになる付近でキャリア増幅回路４は飽和し始め、効率はＢ級増幅器の最大効率付近まで到達する。ドハティ増幅器の最大出力をＰ0 とすると、このときのキャリア増幅回路４の出力は約Ｐ0 ／４である。
【００１７】
バックオフが６ｄＢ以下の区間Ｂでは、入力レベルが増加するに従い、キャリア増幅回路４の出力は約Ｐ0 ／４からＰ0 ／２へ増加し、ピーク増幅回路５の出力はほぼ０（ゼロ）からＰ0 ／２へ増加する。
【００１８】
このとき、キャリア増幅回路４及びピーク増幅回路５の出力電力の和は、入力端子１への入力電力に対し、区間Ａのときと同じ比例定数で比例する。ピーク増幅回路５が動作し始めると、効率は一旦低下するが、ピーク増幅回路５も飽和し始めるコンプレッションポイントで再びピークを迎える。コンプレッションポイントにおいては、キャリア増幅回路４とピーク増幅回路５の出力は等しくなる。
【００１９】
一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッションポイントからその分を下げた点を動作点としている。
【００２０】
図８における、各部のインピーダンスについて説明する。
出力負荷Ｚ0 は一定に規定されているので、これを起点とする。ノード６２からλ／４変成器７をみたインピーダンスＺ7 は、λ／４変成器７の特性インピーダンスをＺ2 とすると、
Ｚ7 ＝Ｚ22／Ｚ0 
となる。
【００２１】
出力整合回路４３からλ／４変成器６１をみたインピーダンスＺ4 は、Ａ領域においては出力調整回路５３の出力インピーダンスが実質的に無限大となるため、上記同様に求められる。
Ｃ領域においては、負担を等しく分担するため、λ／４変成器６１の負荷インピーダンス（ノード６２でのキャリア増幅回路４の寄与分）と出力整合回路５３の負荷インピーダンスがそれぞれ２Ｚ7 となるので、インピーダンスＺ4 と出力整合回路５３からノード６２をみたインピーダンスＺ5 は、以下の式で求められる。
【００２２】
【数１】
2008125044.tif 000003
【００２３】
【数２】
2008125044.tif 000004
【００２４】
ただし、インピーダンスＺ1 は、λ／４変成器６１の特性インピーダンスである。インピーダンスＺ4 及びＺ5 は、Ｂ領域ではＡ領域の時の値とＣ領域の時の値との間をそれぞれ遷移する。
【００２５】
ドハティ増幅器を周波数の高い領域に応用したときは、上記説明より以下の説明の方が理解しやすい。
すなわち、インピーダンスＺ4 は、入力信号レベルが小さいとき（Ａ領域）のインピーダンス値に対して、入力信号レベルが大きいとき（Ｃ領域）には半分になり、つまり、２倍の負荷変動を起こす。
【００２６】
例えば、Ｚ7 ＝２５Ω、Ｚ1 ＝５０Ωとすると、Ｚ4 は１００〜５０Ωの間で変化する。従って、増幅素子４２の負荷インピーダンスも変動している。これを一般的に負荷変調と呼んでいる。
【００２７】
図８の従来技術では、入力側に分配器を使用し、基本的に３ｄＢ損失しているので、負荷変調の増加もあるが、ゲインが低下している。
ゲイン低下によりコレクタ（ドレイン）効率が上昇しても付加効率（電力付加効率）が下がる。
付加効率は以下の式で求められる。
（出力ＲＦ電力−入力ＲＦ電力）／ＤＣ入力電力
＝出力ＲＦ電力（１−１／Ｇ）／ＤＣ入力電力
【００２８】
一例として、コレクタ（ドレイン）効率３５％で、ゲイン１０ｄＢの付加効率は、３１．５％となり、コレクタ（ドレイン）効率３５％で、ゲイン１３ｄＢの場合の付加効率は、３３．２５％となるので、ゲインを向上させることは重要である。
【００２９】
また、歪については、キャリア増幅器は飽和に近いところで使用することもあり、コンベンショナルＡＢクラスの増幅器より高次の歪が多い。
【００３０】
先行技術として、特開２００６−１５７９００号公報「増幅器」がある（特許文献１）。
また、他の先行技術として、特開２００５−１７３２３１号公報「ドハティ増幅器を用いた信号増幅装置」（特許文献２）と、特開２００４−０９６７２９号公報「ドハーティ増幅器」（特許文献３）と、特開２００６−０９３７７３号公報「高周波電力増幅モジュール」（特許文献４）がある。
また、US2006/0028297 POWER DIVIDER AND COMBINER IN COMMUNICATION SYSTEM （特許文献５）には、損失の少ないＴ分岐が記載されている。
更に、関連文献として、以下の特許文献６，７及び非特許文献１〜６のものがある。
【００３１】
【特許文献１】特開２００６−１５７９００号公報
【特許文献２】特開２００５−１７３２３１号公報
【特許文献３】特開２００４−０９６７２９号公報
【特許文献４】特開２００６−０９３７７３号公報
【特許文献５】US2006/0028297
【特許文献６】特表２００６−５２５７４９号公報
【特許文献７】特開２００６−３３９９８１号公報
【非特許文献１】Younkyu Chung, Jinseong Jeong, Yuanxun Wang, Dal Ahn, Tatsuo Itoh Power Level-Dependent Dual-Operating Mode LDMOS Power Amplifier for CDMA Wireless Base-Station Applications IEEE Transaction on Microwave Theory and Techniques, vol. 53, No.2, February 2005 pp.739-745
【非特許文献２】Simon M. Wood, Raymond S. Pengelly Design of a High Power Doherty Amplifier Using a New Large Signal LDMOS FET Model, 2004 IEEE, the Wireless and Microwave Technology Conference proceedings
【非特許文献３】Nam-Sik Ryu, Su-tae Kim, Su-jin Seo, Yong-Chae Jeong HBT Doherty Amplifier Using Ballast Resistor Control and Arbitrary Termination Impedance Power Divider APMC 2005 Proceedings
【非特許文献４】Younkyu Chung, Jinseong Jeong, Yuanxun Wang, Dal Ahn, Tatsuo Itoh Efficiency-Enhancing Technique: LDMOS Power Amplifier Using Dual-Mode Operation Design Approach IEEE MTT-S International June 2004 Vol.2 pp.859-862
【非特許文献５】Pyonho Hong, Hoe-sung Yang, Youngsang Jeon A Novel Envelope Following Power Amplifier with Power Tracking Doherty Operation, http://www.samsung.com/AboutSAMSUNG/ELECTRONICSGLOBAL/SocialCommitment/HumantechThesis/WinningPapers/downloads/work10/h21.pdf ［平成18年6月30日検索］
【非特許文献６】Bumman Kim, Youngoo Yang, Jaehyok Yi, Joongjin Nam, Young Yun Woo, Jeong Hyeon Cha Efficiency Enhancement of Linear Power Amplifier Using Load Modulation Technique, 2001, Int. Nicrowave and Optical Technology Symp. Dig, pp.505-508
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、特許文献１は、ドレイン効率を向上させる極めて効果的な方法であるが、入力をキャリア増幅回路とピーク増幅回路に分配するため、分配損が基本的に３ｄＢあり、負荷変調によるゲイン向上があるにしても３ｄＢよりも改善できないという問題点があった。
【００３３】
特許文献２，３には、ドハティ増幅器のピーキング増幅器のバイアスを制御させ、低電力モードでは増幅素子をオフにし、高電力モードではＡＢ級動作を行うものである。
しかしながら、特許文献２，３では、ピーキング増幅器が動作しないオフ領域では、スプリッタにより３ｄＢの損失が発生し、高電力モードになってピーキング増幅器がＡＢ級になった場合は分配損失がない通常のＡＢ合成方式になるので３ｄＢ上昇する。従って、特許文献２，３では、ＡＭ−ＡＭ特性（振幅対振幅特性）は悪いという問題点があった。
【００３４】
尚、特許文献４では、入力インピーダンスの変化に対して、アイソレーション向上で安定性が良い高周波電力増幅モジュールが示されているに過ぎない。この先行技術では、入力レベルに応じて小出力ＡＭＰ又は大出力ＡＭＰを使用するもので、分配損失するという問題点があった。
また、特許文献５には、損失の少ないＴ分岐が示されているに過ぎない。
【００３５】
特許文献６，７には、ドハティ増幅器において、入力をキャリア増幅回路とピーク増幅回路に不等分配することが記載されているが、入力電力に応じて分配比率を可変とするものではない。
【００３６】
また、非特許文献２には、ＦＥＴ（Field Effect Transistor）モデルをＣＭＣ（Curtice Modelithics Cree）モデルとしてドハティ増幅器に応用したことが示されているに過ぎない。
非特許文献３には、５０Ω負荷で整合をとらず、低いインピーダンス整合を行うものであり、整合素子数を減らすため、ピークアンプが動作する時に安定化抵抗を変えて損失を少なくし、等価的にゲインを上げるドハティ増幅器が示されているに過ぎない。
【００３７】
非特許文献４には、スイッチで入力インピーダンスの整合を制御するＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor）電力増幅器が示されているに過ぎない。当該先行技術は、入力レベルに応じて低レベル時は１ＰＡとし、高レベル時は４ＰＡとして効率を上げている。
非特許文献６には、ドハティ線路が９０度（λ／４）＋オフセットラインで、つまり、λ／４から無限大のもが示されているにとどまっている。
【００３８】
本発明は上記実情に鑑みて為されたもので、高効率ドハティ増幅器の入力分配器の分配損によるゲイン低下を防止して高ゲインを図り、高次歪の増加を抑えて高次歪を低減できる増幅器を提供することを目的とする。
【課題を解決するための手段】
【００３９】
上記従来例の問題点を解決するための本発明は、増幅器において、入力信号を等分配又は不等分配する分配器と、等分配又は少なく不等分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、等分配又は多く不等分配された信号に対して線路の長さが調整されて低入力時の反射係数を変更する第１の伝送線路と、第１の伝送線路からの信号をＢ級又はＣ級で動作して増幅するピーク増幅回路と、キャリア増幅回路からの信号に対してインピーダンスを変換するインピーダンス変換器と、低入力時にピーク増幅回路の影響を低減する第２の伝送線路と、インピーダンス変換器の終端部と第２の伝送線路の終端部を結合してキャリア増幅回路とピーク増幅回路の出力を合成するノードと、ノードに接続する出力負荷と、ノードと出力負荷の間に設けられ、ノードからの出力に対してインピーダンスを出力負荷に変換する変成器とを有することを特徴とする。
【００４０】
本発明は、増幅器において、入力信号を等分配又は不等分配する分配器と、等分配又は少なく不等分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、等分配又は多く不等分配された信号に対して線路の長さが調整されて低入力時の反射係数を変更する第１の伝送線路と、第１の伝送線路からの信号をＢ級又はＣ級で動作して増幅するピーク増幅回路と、キャリア増幅回路からの信号に対してインピーダンスを変換するインピーダンス変換器と、低入力時にピーク増幅回路の影響を低減する第２の伝送線路と、インピーダンス変換器の終端部と第２の伝送線路の終端部を結合してキャリア増幅回路とピーク増幅回路の出力を合成するノードと、ノードに接続する出力負荷と、ノードと出力負荷の間に設けられ、ノードからの出力に対してインピーダンスを出力負荷に変換する変成器と、分配器の前段に設けられ、入力信号を分岐する分岐器と、分岐器から出力された信号を検波し、レベル変換してピーク増幅回路のバイアス電流として出力するアダプチバイアス回路とを有し、ピーク増幅回路が、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号がしきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作させることを特徴とする。
【００４１】
また、本発明は、入力信号を２つのポートに分配する分配器と、分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、分配された信号をＢ級又はＣ級で動作して増幅するピーク増幅回路と、キャリア増幅回路からの信号に対してインピーダンスを変換するインピーダンス変換器と、インピーダンス変換器の終端部とピーク増幅回路の終端部を結合してキャリア増幅回路とピーク増幅回路の出力を合成するノードと、ノードに接続する出力負荷と、ノードと出力負荷の間に設けられ、ノードからの出力に対してインピーダンスを出力負荷に変換する変成器とを備えた増幅器であって、分配器が、分配先のポート間を接続する第１の電圧可変抵抗器を単独で備えた分配器、又は、第１の電圧可変抵抗器と、分配された信号を前記ピーク増幅回路に出力するポートとアースとの間を接続する第２の電圧可変抵抗器とを備えた分配器であり、分配器の前段に設けられ、入力信号を分岐する分岐器と、分岐器から出力された信号を検波し、入力電力レベルを出力する検波器と、入力電力レベルに応じて分配器の第１の電圧可変抵抗器及び第２の電圧可変抵抗器の抵抗値を制御して分配比率を調整し、入力電力レベルが低い時にはピーク増幅回路への入力を制限する制御部とを備えたことを特徴としている。
【００４２】
また、本発明は、上記増幅器において、制御部が、入力電力レベルに応じてピーク増幅回路のバイアス電圧を制御して、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号が前記しきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作させることを特徴としている。
【発明の効果】
【００４３】
本発明によれば、入力信号を等分配又は不等分配する分配器と、等分配又は少なく不等分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、等分配又は多く不等分配された信号に対して線路の長さが調整されて低入力時の反射係数を変更する第１の伝送線路とを有し、第１の伝送線路からの信号をＢ級又はＣ級で動作して増幅するピーク増幅回路が動作しない低入力時に、分配器からピーク増幅回路側の入力インピーダンスを無限大に近づけることで、低入力時の利得を上げ、利得の入力レベル依存を単調化して高次歪を減らすことができる効果がある。
【００４４】
本発明によれば、入力信号を等分配又は不等分配する分配器と、等分配又は少なく不等分配された信号をＡＢ級で動作して増幅するキャリア増幅回路と、等分配又は多く不等分配された信号に対して線路の長さが調整されて低入力時の反射係数を変更する第１の伝送線路とを有し、第１の伝送線路からの信号を増幅するピーク増幅回路が、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号がしきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作させる増幅器とし、ピーク増幅回路が動作しない低入力時に、分配器からピーク増幅回路側の入力インピーダンスを無限大に近づけることで、低入力時の利得を上げ、利得の入力レベル依存を単調化して高次歪を減らすことができる効果がある。
【００４５】
また、本発明によれば、入力信号をキャリア増幅回路とピーク増幅回路に分配する分配器が、分配先のポート間を接続する第１の電圧可変抵抗器と、分配された信号を前記ピーク増幅回路に出力するポートとアースとの間を接続する第２の電圧可変抵抗器とを備えた分配器であり、制御部が、入力電力レベルに応じて分配器の第１の電圧可変抵抗器及び第２の電圧可変抵抗器の抵抗値を制御して分配比率を調整し、入力電力レベルが低い時にはピーク増幅回路への入力を制限する増幅器としているので、キャリア増幅回路４側に多く分配してゲイン低下を防ぐと共に、キャリア増幅回路とピーク増幅回路の相互干渉を低減することができる効果がある。
【００４６】
また、本発明によれば、制御部が、入力電力レベルに応じてピーク増幅回路のバイアス電圧を制御して、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号がしきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作させる増幅器としているので、入力電力レベルが高い時のドハティ増幅器の出力をＡＢ級増幅器の合成出力に近づけることができ、ゲイン低下を防ぐことができる効果がある。
【発明を実施するための最良の形態】
【００４７】
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る増幅器は、ＡＢ級で動作するキャリア増幅回路とＢ級又はＣ級で動作するピーク増幅回路からの出力をノードで合成出力するものであって、分配器で分配された信号に対して第１の伝送線路で線路の長さが調整されて低入力時の反射係数を変更し、分配損を低減し、キャリア増幅回路からの信号をインピーダンス変換器でインピーダンス変換し、ピーク増幅回路からの信号について第２の伝送線路を経由して合成し、ピーク増幅回路が動作しない低入力時に、分配器からピーク増幅回路側の入力インピーダンスを無限大に近づけることで、低入力時の利得を上げ、利得の入力レベル依存を単調化して高次歪を減らすことができるものである。
【００４８】
また、本発明の実施の形態に係る増幅器は、ＡＢ級で動作するキャリア増幅回路とＢ級又はＣ級で動作するピーク増幅回路からの出力をノードで合成出力するものであって、分配器で分配された信号に対して第１の伝送線路で線路の長さが調整されて低入力時の反射係数を変更し、分配損を低減し、キャリア増幅回路からの信号をインピーダンス変換器でインピーダンス変換し、ピーク増幅回路からの信号について第２の伝送線路を経由して合成し、入力信号を分岐器で分岐し、分岐器からの信号をアダプチバイアス回路で検波し、レベル変換してピーク増幅回路のバイアス電圧電流として出力し、ピーク増幅回路が、入力信号がしきい値以下の低入力時ではＣ級とし、入力信号がしきい値を超えるとＣ級からアイドル電流の少ないＡＢ級を経てアイドル電流の多いＡＢ級で動作させるものであり、ピーク増幅回路が動作しない低入力時に、分配器からピーク増幅回路側の入力インピーダンスを無限大に近づけることで、低入力時の利得を上げ、利得の入力レベル依存を単調化して高次歪を減らすことができるものである。
【００４９】
また、本発明の実施の形態に係る増幅器は、入力をキャリア増幅回路とピーク増幅回路に分配する分配器として、分配先のポート間を接続するアイソレーション抵抗として入力電力に応じて抵抗値を可変とする第１の電圧可変抵抗器を備え、また、分配先のポートの内、ピーク増幅回路に信号を出力するポートとアースとの間に第２の電圧可変抵抗器を備えたウィルキンソン分配器を用いたドハティ増幅器であり、入力レベルに応じて分配器における分配比率を可変とし、低入力時にはピーク増幅器への分配を制限して、増幅器の利得低下を抑制することができると共に、キャリア増幅回路とピーク増幅回路の相互干渉を少なくしている。
【００５０】
本発明の第１の実施の形態に係る増幅器について図１を参照しながら説明する。図１は、本発明の第１の実施の形態に係る増幅器の構成ブロック図である。尚、図８と同様の構成をとる部分については同一の符号を付して説明する。
本発明の第１の実施の形態に係る増幅器（第１の増幅器）は、図１に示すように、入力端子１と、分配器２と、伝送線路３３と、位相器３４と、キャリア増幅回路４と、ピーク増幅回路５と、インピーダンス変換器６４と、伝送線路６５と、ノード（合成点）６２と、λ／４変成器７と、出力端子８と、出力負荷９とを備えている。
【００５１】
キャリア増幅回路４は、入力整合回路４１と、増幅素子４２と、出力整合回路４３とを備えている。
ピーク増幅回路５は、入力整合回路５１と、増幅素子５２と、出力整合回路５３とを備えている。
【００５２】
入力端子１は、増幅器への入力信号が入力される端子である。
分配器２は、入力端子１に入力された信号を分配して伝送線路３３と位相器３４に出力する。分配器２は、例えば、配線板上に形成さえたＴ分岐ラインである。尚、Ｔ分岐ラインに限らず、他のカプラ、バラン、ラットレース等の分配手段でも同様の効果は得られる。
【００５３】
伝送線路３３は、入力がＡ領域の時に最適な反射係数を持たせた線路である。
位相器３４は、キャリア増幅回路４とピーク増幅回路５の出力が同相で合成できるように、両経路の位相差分を補償する。
【００５４】
キャリア増幅回路４における入力整合回路４１は、分配器２で分配された信号のインピーダンスを、後段の増幅素子４２の入力インピーダンスに変換する回路である。
増幅素子４２は、信号を増幅する素子である。増幅素子４２は、ＡＢ級にバイアスされている。
出力整合回路４３は、インピーダンス変換器６４と共に増幅素子４２の負荷インピーダンスをＡ領域においてはＺA を中心とする円上の任意のインピーダンスに整合し、Ｃ領域においてはＺA に整合する。
【００５５】
ピーク増幅回路５の入力整合回路５１は、分配器２で分配された信号のインピーダンスを、後段の増幅素子５２の入力インピーダンスに変換する回路である。
増幅素子５２は、信号を増幅する素子である。増幅素子５２は、Ｂ級又はＣ級にバイアスされている。
【００５６】
増幅素子４２，５２は、通常、ＬＤ−ＭＯＳ（Lateral Double-diffused MOS）、ＧａＡｓ−ＦＥＴ（ガリウムヒ素-Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、ＨＢＴ（Hetero-Bipolar Transistor）等の一つの半導体デバイスである。
【００５７】
出力整合回路５３は、増幅素子５２の負荷インピーダンスをＡ領域においては無限大で、Ｃ領域においては実質的に２Ｚ7 に変化する回路である。
入力整合回路４１，５１及び出力整合回路４３，５３は、集中定数回路、分布定数回路、あるいはこれらの組み合わせのいずれかで構成される。
また、出力整合回路４３，５３は、実装上避けられないストレートキャパシタンスやインダクタンス等を含んでいてもよい。
【００５８】
ノード６２は、キャリア増幅回路４の出力整合回路４３からの出力信号を、インピーダンス変換器６４を介して、ピーク増幅回路５の出力整合回路５３からの出力信号を、伝送線路６５を介して結合する合成点である。
【００５９】
インピーダンス変換器６４は、長さｌ＝０〜λ／２或いはそれ以上の電気長を有する伝送線路から成るインピーダンス変換器である。その特性インピーダンスＺ1 は、２Ｚ7 ＝２Ｚ22／Ｚ0 に等しい。
インピーダンス変換器６４は、その電気長が０λのときには、配線板上で単に接続されている構造となる。
【００６０】
伝送線路６５は、Ａ領域の時にノード６２から当該伝送線路６５を見た場合に、信号の損失がないようにインピーダンスを大きくみせる（確保する）ためのものである。
【００６１】
λ／４変成器７は、ノード６２から見たインピーダンスＺ7 を出力負荷Ｚ0 に変換する。
λ／４変成器７は、その特性インピーダンスＺ2 に相当する線幅、及びλ／４に相当する長さを有する導体パターンとして配線板上に形成させてもよい。
尚、λ／４変成器を用いることにより比較的広い周波数範囲で整合が取れるが、整合さえ取れれば、λ／４変成器以外の整合手段を用いてもよい。
【００６２】
次に、図１の出力整合回路４３とインピーダンス変換器６４による整合について図２を参照しながら説明する。図２は、出力整合回路４３とインピーダンス変換器６４による整合を示すスミスチャートである。
図２に示すように、まず、出力整合回路４３は、その負荷Ｚ9 がＺ1 の時に電力Ｐ0 を出力できるように構成する。これは、キャリア増幅回路４単体としても最大出力となるものである。
【００６３】
つまり、Ｃ領域において、増幅素子４２の負荷インピーダンスはＺA に整合され、このときインピーダンス変換器６４は、単なる伝送路となる。
【００６４】
Ａ領域においては、出力整合回路５３の出力インピーダンスが無限大となるので、Ｚ9 は、点ａで示される長さｌ＝０又はλ／２のときはＺ7 となり、点ｂで示される長さｌ＝λ／４のときはＺ12／Ｚ7 となる。そして、長さｌを０〜λ／２の範囲で動かすと、Ｚ9 は、Ｚ1 を中心とする円上を右回りに変化する。
【００６５】
このＺ1 を中心とする円上のインピーダンスは、出力整合回路４３によりＺA を中心とするほぼ円上に写像される。
点ａ，ｂ，ｃと点ａ′，ｂ′，ｃ′はそれぞれ対応しており、長さｌを変化させれば、インピーダンスを点ａ′，ｂ′，ｃ′に可変とすることができることを示している。
従って、点ｃ′が性能の最も優れる位置になるように、長さｌを設定すればよい。
【００６６】
長さｌの最適値は、例えば、試行（試作）により決定することになる。試行は、キャリア増幅回路単体でもよいが、増幅器全体を対象とし、増幅器全体の性能が最高になるよう行った方がよい。
【００６７】
第１の増幅器によれば、増幅素子の種類などに依存することなく、最適位置がＺA を中心とするほぼ円周上のどこに変化するものであっても、長さｌを変えることにより負荷インピーダンスの最適な整合に対応できるものである。
尚、上記実施の形態では、インピーダンス変換器６４の長さｌを０〜λ／２としたが、増幅素子が大きく、出力整合回路４３，５３との間の長さをλ／２以下にできない場合も実装上あり得るので、更にインピーダンス変換器６４の長さｌを長くしても問題はない。
インピーダンス変換器６４のＺ1 は、２Ｚ7 と完全に一致する必要はなく、最適化によっては若干ずれることもある。
【００６８】
次に、入力側の分配器２と周辺の構造について図３を参照しながら説明する。図３は、入力側分配器と周辺構造を示すブロック図である。
分配器２は、図３に示すように、入力端子１に接続する入力側端子１０と、位相器３４に接続する第１の出力側端子１１と、伝送線路３３に接続する第２の出力側端子１２と、入力側端子１０と第１の出力側端子１１との間に設けられる伝送線路（Ｚ10）２１と、入力側端子１０と第２の出力側端子１２との間に設けられる伝送線路（Ｚ11）２２とを備えている。
【００６９】
伝送線路２１の特性インピーダンスＺ10と伝送線路２２の特性インピーダンスＺ11は、分配比率により異なる。また、分配出力の負荷に整合が得られるようになっている。
一般的には、伝送線路２１と２２の線路長はλ／４が設計し易い。
位相器３４は、キャリア増幅回路４の標準的な入力インピーダンスと大きさの等しい特性インピーダンスＺ12を有する伝送線路であり、その長さにより位相が設定される。
伝送線路３３の特性インピーダンスは、ピーク増幅回路５の動作時の標準的な入力インピーダンスと等しいものとなっている。
【００７０】
主信号は、分配器２において伝送線路２１と伝送線路２２に分配される。
尚、Ｃ領域付近における分配器２での分配比は、ピーク増幅回路５に多く分配するようにしている。これは、入力側端子１０から伝送線路２１を見たインピーダンスを、伝送線路２２を見たインピーダンスより大きくすることで実現される。
【００７１】
Ａ領域では、ピーク増幅回路５が動作しないので信号は反射され、入力側端子１０から見ると反射損が発生すると考えられる。
これは、分配器２の入力側端子１０に「負荷Ｚ12で終端された伝送線路２１」と「ほぼ純リアクタンスに見える伝送線路２２」が並列に接続されたことになる。
【００７２】
このとき、入力側端子１０から伝送線路２１を見たインピーダンスは、伝送線路３３の長さにより、スミスチャートの縁に沿って自由に変えることができ、入力側端子１０からの反射損をより小さくすることができる。
【００７３】
例えば、伝送線路２２がλ／４とすると、出力側端子１２からアンプを見たインピーダンスが短絡になるように、伝送線路３３の長さを調整すると、入力側端子１０から伝送線路２１を見たとき無限大になり、入力信号はほとんど損失無しにＺ10に流れる。
このときの入力側端子１０におけるリターンロスは高々−０．５ｄＢ程度である。
【００７４】
第１の増幅器と従来の増幅器の入出力特性について図４を参照しながら説明する。図４は、第１の増幅器と従来の増幅器の入出力特性を示す図である。
図４において、特性ａは、ＡＢ級の単純な合成の一例の入出力特性であり、ドレイン電流に応じてゲインが上昇するＦＥＴの一般的性質により、出力が高くなるとゲインが若干高くなり、Ｃ領域に近づくと飽和により再び低下する。よって、高次歪の発生が予想される。
ａ0 は、ゲイン一定の線を参考に示すものである。
【００７５】
特性ｄは、分配損３ｄＢの等配分のコンベンショナルドハティ増幅器で、Ａ領域では出力が大きい時に比べて負荷が変わり、ゲイン増加もある。しかし、分配損によりゲインの低下があり、Ｂ領域ではＡ領域のゲインを概ね保つも、ピーク増幅回路５の出力が不足してＣ領域に入れないものである。これは、Ｃクラスのゲインが低いためである。また、若干、出力が高い方がゲインは高いものとなっている。
よって、増幅器全体で出力の低い動作までしか行えないため、増幅素子５２の本来の能力が得られず、経済的にならないものである。
【００７６】
特性ｆは、分配損失の差が例えば１ｄＢ〜４ｄＢの不等配分のコンベンショナルドハティ増幅器で、分配器２の分配比率を、ピーク増幅回路５側を大きく、キャリア増幅回路４側を小さくした場合を示すものである。キャリア増幅回路４側ルートのゲイン低下とピーク増幅回路５側のゲイン増加がマッチして、最大出力Ｐまで増幅可能である。
キャリア増幅回路４側の分配損を増やしたため、第１の増幅器全体のゲインは低下している。若干出力が高い領域はゲインは高くなっている。
【００７７】
尚、分配損失の差が０ｄＢの場合、理想状態に対してピーク増幅回路５の出力が不足し、キャリア増幅回路４の負荷インピーダンスにも十分な負荷変調効果が得られず、特性ｄのように、ドハティ増幅器の最大出力が低下する。
また、分配損失の差が大き過ぎると、ゲインは全体的に低下し、あるレベルから急激に増加することになる。
【００７８】
特性ｇは、実施の形態に係る増幅器の場合を示すものであり、Ａ領域ではピーク増幅回路５が動作しないため、入力インピーダンスがほぼ純リアクタンスのみとなるが、伝送線路３３の長さが適切に設定されることで、入力側端子１０から伝送線路２２の入力インピーダンスが無限大となっている。
【００７９】
したがって、分配器２に入力された信号は−０．５〜−１ｄＢ程度の損失でキャリア増幅回路４に入力される。
【００８０】
このように、Ａ領域では、分配損のみを考慮した場合であっても、等配分のコンベンショナルドハティ増幅器の特性ｄよりも特性ｇはゲインが２ｄＢ以上は高くなる。図４では、特性ｇは特性ａより高く記載しているが、キャリア増幅回路４における出力が約３ｄＢ大きくなったことによる（負荷変調等の）ゲイン増加を考慮したものである。
【００８１】
ゲイン増加はＦＥＴの種類によって変わり、Ｔ分岐の反射損失或いは合成部損失を考慮すれば、素子や調整によって若干異なる。
このゲイン上昇量は、伝送線路３３の長さを調整して入力側端子１０の反射損を変えてキャリア増幅回路４系の信号入力を変えることで調整を行うものである。
すなわち、特性ｇから特性ｆの間の特性が可能となる。
【００８２】
Ｂ領域では、分配器２の出力側端子１２側に入力信号が流れ、分配器２の出力側端子１１側は入力信号が減り、増幅素子４２の負荷が変わり始め、特性ｇはゲインが低下する。更に、入力が多くなると、増幅素子４２の負荷が更に変わり、特性ｆに近づくようにゲインが低下していく。
最終的なＣ領域では、分配器２を不等分配した特性ｆに一致することになる。
【００８３】
つまり、特性ｇは、特性ｆと比べると、通常使用される出力Ｐ／４付近もしくはそれ以下ではゲインが上がるので、平均的な付加効率の向上が得られる。また、特性ｆでは、入力の増加にともないゲインが一旦上昇してから飽和により低下するという複雑な挙動を示すのに対し、特性ｇでは、入力の増加によりゲインが少しずつ低下し続けるような単調減衰となるので、ほとんど３次歪のみとなり、プレディストーション等の歪補償技術と組み合わせれば、高次歪が少ないので補償は容易である。
【００８４】
伝送線路３３の長さを調整して反射損の調整を行うことにより、特性ｇから特性ｆの間を得ることができる。すなわち、単調減衰が緩やかに、或いは直線に近くなるように調整可能となる。また、分配比と伝送線路３３の長さの調整を同時に行ってもよい。
【００８５】
また、分配器２の分配比を不等分配から等分分配に変えることによりゲインは上昇することがあり、Ｃクラスでもゲイン低下が少ない素子の場合には、Ｃ領域に入れるので等分配を採用することもあり得る。
【００８６】
第１の増幅器によれば、以上説明したとおり、使用する実効電力ではゲインが高く付加効率が高く、ピーク電力ではゲインは低下するも単調ゲイン低下となるため、高次の歪が少なく、プレディストーションなどの歪補償との相性がよいものである。
ここでは、ピーク増幅素子５２のクラスＣの流通角について記載していないが、流通角を調整して増幅器の総合調整を行っている。
【００８７】
次に、本発明の第２の実施の形態に係る増幅器について図５を参照しながら説明する。図５は、第２の実施の形態に係る増幅器の構成ブロック図である。
第２の実施の形態に係る増幅器（第２の増幅器）は、図５に示すように、入力端子１と、バイアス制御部１５０と、分配器２と、伝送線路３３と、位相器３４と、キャリア増幅回路４と、ピーク増幅回路５と、インピーダンス変換器６４と、伝送線路６５と、ノード（合成点）６２と、λ／４変成器７と、出力端子８と、出力負荷９とを備えている。
【００８８】
キャリア増幅回路４は、入力整合回路４１と、増幅素子４２と、出力整合回路４３とを備えている。
ピーク増幅回路５は、入力整合回路５１と、増幅素子５２と、出力整合回路５３とを備えている。
【００８９】
また、バイアス制御部１５０は、分岐器１５と、アダプチバイアス回路１６を備えている。
分岐器１５は、入力端子１０から分配器２に出力される入力信号をアダプチバイアス回路１６に分岐する。
アダプチバイアス回路１６は、分岐器１５から出力された信号レベルを検波し、レベル変換してピーク増幅回路５の増幅素子５２にバイアス電圧として出力する。
【００９０】
ピーク増幅回路５の増幅素子５２がＢ級又はＣ級にバイアスされ、バイアス制御部１５０からの制御により、入力が低い時はＣ級増幅器として動作し、入力が中間になりピーク注入が必要なレベルになるとバイアス制御部１５０からアイドル電流の少ないＡＢ級用のバイアスゲート電圧が供給され、更に入力が増えるに従ってアイドル電流の多いＡＢ級用のバイアスゲート電圧が供給される。
【００９１】
第２の増幅器では、バイアス制御部１５０が設けられ、バイアス制御部１５０によって上記のようにピーク増幅回路５が制御される点を除き、第１の増幅器と構成及び動作は同様である。
【００９２】
第２の増幅器の動作について更に具体的に図６を参照しながら説明する。図６は、バイアス電圧特性を示す図である。
分岐器１５は、入力信号の一部を分岐し、アダプチバイアス回路１６で検波して検波レベル変換し、ピーク増幅回路５の増幅素子５２のバイアスを変化させる。
【００９３】
図６に示すように、Ａ領域では、ピーク増幅回路５にドレイン電流が流れないバイアス値、Ｃ領域では、キャリア増幅回路４にドレイン電流値と同等又はその前後の電流が流れるバイアス値、そしてＢ領域では、バイアス値はＡ領域とＣ領域の間で図６の形状における任意のバイアス値である。このバイアス電源は、他の方法で作成してもよい。
【００９４】
従って、ピーク増幅回路５は、入力が増えるに従ってＣクラスから弱ＡＢクラス、ＡＢクラスとなる。
一般的なＣクラスの増幅器は、最大出力がＡＢクラスより劣るが、バイアス制御の特徴は、Ｃ領域ではＡＢクラス合成になるため、必ずＡＢ級と同じ出力が得られる。
尚、分配器２と周辺の構造例及びその動作は、図３を用いて説明したものと同様である。
【００９５】
Ｃ領域では、分配器２の分配比率で分配された信号が各増幅回路に入力される。等分配時はバイアス制御部１５０と組み合わせると、基本的にピーク増幅回路５がＡＢクラスとなり、合成結果はＡＢクラス合成と同じになる。不等分配時はバイアス制御部１５０と組み合わせると、基本的にピーク増幅回路５がＡＢクラスとなり、合成結果の最終出力はＡＢクラス合成と同じになるが、入出力特性は若干緩やかになる。
【００９６】
各種方法における入出力特性について図７を参照しながら説明する。図７は、入出力特性を示す図である。
図７において、特性ａは、ＡＢクラス合成の一例の入出力特性であり、出力が高くなると電流が流れ、ゲインが若干高くなっている。よって、若干、高次歪が発生する。
ａ0 は、ゲイン一定の線を参考に示すものである。
【００９７】
特性ｂは、実施の形態に係る増幅器で、入力側端子１０からＺ11方向を見たインピーダンスを伝送線路３３を調整して無限大にした場合の入出力特性である。
Ａ領域ではピーク増幅回路５が動作しないので、分配器２の入力側端子１０に「Ｚ10の伝送線路２１に負荷Ｚ12」と「Ｚ11とＺ13の伝送線路２２，３３に入力整合回路５１とほぼオープンの増幅素子５２」が並列に接続されたことになる。
【００９８】
例えば、伝送線路２２がλ／４とすると、出力側端子１２からアンプを見たインピーダンスが短絡になるように、伝送線路３３の長さを調整すると、入力側端子１０からＺ11方向を見たとき無限大になり、入力信号はほとんど損失無しにＺ10に流れる。
従って、ほとんど損失無しにキャリア増幅回路４に伝送されるものである。
【００９９】
分配器２での等配分時には、Ａ領域（出力側）では、負荷変調となり、更にゲインが上昇し、Ｂ領域に入り、分配器２の出力側端子１２側に信号が流れ、出力側端子１１側は信号が減り、バイアス制御部１５０を含めてピーク増幅回路５からの注入により出力電力は上昇する。しかしながら、徐々にゲインは低下していく。
更に、Ｃ領域では、通常のＡＢクラスと同じ特性になり、Ａ領域とは大幅なゲイン低下になる。
【０１００】
また、分配器２での不等配分時には、Ａ領域ではゲインが変わり、最終出力はＡＢクラス合成と同じになるが、入出力特性は若干変わるものとなる。
【０１０１】
特性ｃは、アダプティブバイアスが動作する場合で、通常の３ｄＢ分配器、例えば３ｄＢカプラなどの等分配器を使用すると、分配器２での等配分時には、Ａ領域では３ｄＢ損失するが負荷変調により、ゲインが上昇するが、分配損を補償できずゲインは低下する。
Ｂ領域ではバイアス制御部１５０を含めてピーク増幅回路５からの注入により出力は上昇し、徐々にゲインは上昇していく。Ｃ領域になるとほぼＡＢクラスと同じになる。
【０１０２】
また、分配器２での不等配分時には、Ａ領域ではゲインが変わり、最終出力はＡＢクラス合成と同じになるが、入出力特性は若干変わるものとなる。
【０１０３】
特性ｄは、図４の特性ｄと同じで、分配器２での等配分時には、バイアス制御部１５０を利用しないピーク増幅回路５をコンベンショナルのＣクラス固定とすると、Ａ領域では出力が大きい時に比べて負荷変調分のゲインの増加もあるが、分配損によりゲインの低下がある。
【０１０４】
Ｂ領域では、Ａ領域のゲインを保つも、ピーク増幅回路５の出力が不足してＣ領域に入れない。ゲインの低下の他、出力の低い動作までしか使用できないため、増幅素子５２の本来の能力を得られず経済的にならない。
【０１０５】
特性ｅは、入力の反射係数、不等分配などにより特性ａと特性ｂの間に調整したものであり、特性ａの高出力に近い領域でゲインが上がるため、小信号領域（Ａ領域）では適度にゲインを上げるものである。Ａ領域ではピーク増幅回路５が動作しないため、信号が反射され、入力端子１から見ると反射損が発生する。
【０１０６】
これは、分配器２の入力側端子１０に「Ｚ10の伝送線路２１に負荷Ｚ12」と「Ｚ11とＺ13の伝送線路２２，３３に入力整合回路５１とほぼオープンの増幅素子５２」が並列に接続されたことになる。
従って、入力側端子１０から分配器２の出力側端子１２の方を見たインピーダンスは、伝送線路３３の長さを変えることにより入力側端子１０からの反射損が変わるものである。よって、キャリア増幅回路４系への信号レベルが下がり、特性ｂより下げることになる。
【０１０７】
伝送線路３３の長さを変え、または分配器２の分配比を変え、あるいは両方を変えて、キャリア増幅回路４の入力レベルを変えることができる。
【０１０８】
Ａ領域（出力側）では、分配損（反射損を含む）は適度であり、出力が大きい時に比べ負荷変調分により、ゲインが上昇し、Ｂ領域に入り、分配器２の出力側端子１２側に信号が流れ、出力側端子１１側は信号が減り、負荷変調によるゲイン上昇も小さくなり、バイアス制御部１５０を含めてピーク増幅回路５からの注入により出力電力は上昇するが、徐々にゲインは低下していく。
特性ｅは、動作は特性ｂと同じであり、リニア又は単調減衰ではあるが、特性ｂより傾斜が緩やかになり、歪が低減している。
【０１０９】
特性ａの高出力側におけるゲイン増幅の大きい増幅素子では、特性ｅ（反射損を変えてキャリア増幅回路４の入力を変えること）によりゲインを上げながらリニアとなる。
更に、Ｃ領域では、概ね通常のＡＢクラスと同じ特性になり、Ａ領域とは大幅なゲイン低下になる。
【０１１０】
伝送線路３３の長さを変えて分配損を変える方法以外の方法として、分配器２の分配比を変えてもよく、また伝送線路３３の長さと分配器２の分配比の両方を変えてもよいが、増幅素子の特性を見極めて、最適な方法を選んでもよい。これは、素子の種類、品目等により特性が異なり、最適状態を選ぶためのものである。
ここでは、ピーク増幅素子５２のクラスＣでも流通角について記載していないが、流通角を調整して増幅器の総合調整を行っている。
【０１１１】
第２の増幅器によれば、使用する実効電力ではゲインが高くなり、付加効率が高く、ピーク電力ではゲインは低下するものの、単調ゲイン低下になるため単調減衰となる。しかし、図７に示すように、特性ｅでは概ね３次歪となり、特性ａや特性ｃのうねりを持つ５次歪が少なくなる。
また、特性ｂ及び特性ｂと特性ｅの間は、単調減衰となり、プレディストーション等の歪補償と組み合わせると歪補償を行い易いものである。
【０１１２】
また、キャリア増幅回路を複数個、ピーク増幅回路を複数個使用して構成されるマルチウエイドハティ増幅器についても、上記同様の方法で効率、歪等を改善でき、プレディストーションなどの歪補償との相性がよいものである。
【０１１３】
第１，２の増幅器によれば、通常のＡＢクラスの増幅器に比べてゲインが上がり、付加効率が上昇する効果があり、高次歪が少なくなってプレディストーションなどの歪補償と組み合わせるときわめて相性がよくなるという効果がある。
【０１１４】
次に、本発明の第３の実施の形態に係る増幅器について説明する。
第３の実施の形態に係る増幅器を説明する前に、一般的に用いられている分配器について説明する。一般的に信号を分配する場合、1960年にＥ．Ｗｉｌｋｉｎｓｏｎ氏によってＩＥＥＥに発表された「ウィルキンソン・パワー・ディバイダ」という回路（ウィルキンソン分配器）がよく使われている。図１０は、一般的なウィルキンソン分配器の一例を示す構成図である。
【０１１５】
図１０に示すように、一般的なウィルキンソン二分配器は、特性インピーダンスが７０．７Ωで電気長がλ／４の伝送線路７１，７２と、１００Ωでポート２とポート３のアイソレーションをとる抵抗（アイソレーション抵抗）７３とで構成されている。図１０に示した回路は、ポート１、２、３に５０Ωの負荷が付く条件における二分配器である。
【０１１６】
図１０に示した二分配器の電気的特性について説明する。
ポート１から入力した信号は、ポート２とポート３に等分配される。例えば、ポート１に０ｄＢｍの信号を入力した場合、ポート２とポート３の端子には-３ｄＢの信号が出力される。このとき、各ポートの反射特性とポート間（ポート２とポート３）のアイソレーションは良好である。
【０１１７】
ポート２から入力された信号（反射）は、１００Ωの抵抗を通ってポート３に向かう信号Ａと、７０．７Ωの伝送線路を２つ通ってポート３に出力される信号Ｂの２手に分かれる。伝送線路の長さはλ／４なので、信号Ａと信号Ｂの位相はλ／２（１８０°）異なる。従って、異なる経路を通ってポート３に現れる２つの信号が、互いに同振幅で逆位相になるため良好なアイソレーションが得られる。
このような二分配器は、最近、高効率増幅器として注目されているドハティ増幅器でも使用されている。
【０１１８】
しかしながら、図８に示したような一般的なドハティ増幅器の分配器２として、図１０に示したような一般的な二分配器を用いた場合、上述したように、低入力時には、キャリア増幅器しか動作しないためにゲイン低下が発生し、高入力時には、ピーク増幅器がＢＣ級にバイアスされているため、ＡＢ級と同等のゲインとはならず、ゲイン低下が発生する。
また、図１や図５の構成に一般的な二分配器を用いた場合、キャリア増幅回路４とピーク増幅回路５の相互干渉があり、若干周波数特性が悪くなる。
【０１１９】
第３の実施の形態に係る増幅器では、図１や図５の分配器２や、図１０の一般的な分配器の代わりに、アイソレーション抵抗を可変とするアイソレーション抵抗可変型分配器を用いて、入力電力に応じてキャリア増幅回路とピーク増幅回路への分配比率を可変として、ゲイン低下を防ぐようにすると共に、キャリア増幅回路４とピーク増幅回路５の相互干渉を少なくしている。
【０１２０】
第３の実施の形態に係る増幅器の構成について図１１を用いて説明する。図１１は、第３の実施の形態に係る増幅器の構成ブロック図である。
第３の実施の形態に係る増幅器（第３の増幅器）は、図１１に示すように、入力端子１と、方向性結合器１０２と、検波回路１０３と、制御部１０４と、遅延回路１０５と、アイソレーション抵抗可変型分配器１０１と、位相器３と、キャリア増幅回路４と、ピーク増幅回路５と、ドハティ合成部６と、λ／４変成器７と、出力端子８と、出力負荷９とを備えている。
【０１２１】
キャリア増幅回路４は、入力整合回路４１と、増幅素子４２と、出力整合回路４３とを備えている。
ピーク増幅回路５は、入力整合回路５１と、増幅素子５２と、出力整合回路５３とを備えている。
ドハティ合成部６は、λ／４変成器６１と、ノード６２とを備えている。
【０１２２】
方向性結合器１０２は、入力端子１から遅延回路１０５に出力される信号を、検波回路１０３に分岐する分岐器である。
検波回路１０３は、例えばショットキーダイオードで構成されており、方向性結合器１０２から入力される信号の電力を電圧に変換し、入力電力レベルとして制御部１０４に出力する。
【０１２３】
制御部１０４は、例えばオペアンプで構成され、入力電力レベルに応じて、後述するアイソレーション抵抗可変型分配器１０１に設けられた２つの可変抵抗器の抵抗値をそれぞれ制御する制御信号（Ｖｃ１，Ｖｃ２）を出力する。
遅延回路１０５は、入力された信号を遅延して、制御信号（Ｖｃ１，Ｖｃ２）との遅延差を補正する。
【０１２４】
次に、第３の増幅器の特徴部分であるアイソレーション抵抗可変型分配器１０１について図１２を用いて説明する。図１２は、アイソレーション抵抗可変型分配器１０１の構成ブロック図である。
図１２に示すように、アイソレーション抵抗可変型分配器１０１は、特性インピーダンスが７０．７Ωで電気長がλ／４の伝送線路７１及び７２と、ポート２とポート３のアイソレーションを取る可変抵抗器７４と、ポート２のインピーダンスを変化させる可変抵抗器７５とから構成されている。
【０１２５】
可変抵抗器７４及び７５は、ダイオード等を組み合わせた回路構成であり、可変抵抗器７４は制御部１０４からの制御信号（制御電圧）Ｖｃ１に応じて、可変抵抗器７５は制御信号（制御電圧）Ｖｃ２に応じて抵抗値が変化する。
【０１２６】
そして、この分配器を図１１の増幅器に用いた場合、ポート１には遅延回路１０５が接続され、ポート２にはピーク増幅回路５が接続され、ポート３にはキャリア増幅回路４が接続される。
【０１２７】
ここで、アイソレーション抵抗可変型分配器１０１の可変抵抗器の制御について図１３を用いて説明する。図１３（ａ）は、アイソレーション抵抗可変型分配器１０１における可変抵抗器の設定例を示す説明図であり、（ｂ）は、可変抵抗器７４，７５の抵抗値の制御例を示す模式説明図である。
尚、図１３で、「電圧可変抵抗器１」は可変抵抗器７４に相当し、「電圧可変抵抗器２」は可変抵抗器７５に相当するものである。
【０１２８】
入力電力が低い場合、図１３（ａ）に示すように、制御部１０４は、「設定１」に従って、電圧可変抵抗器１（可変抵抗器７４）＝１ＫΩ、電圧可変抵抗器２（可変抵抗器７５）＝１Ωに設定し、ピーク増幅回路５への入力を制限し、キャリア増幅回路４側に多く分配する。このときのポート１−ポート２間の挿入損失は−３０ｄＢ、ポート１−ポート３間の挿入損失は−１ｄｂとなり、キャリア増幅回路４側では等分配時の−３ｄＢに比べて損失が少なくなる。
【０１２９】
逆に入力電力レベルが高い場合、図１３（ｂ）に示すように、制御部１０４は、「設定２」に従って、電圧可変抵抗器１（可変抵抗器７４）＝１００Ω、電圧可変抵抗器２（可変抵抗器７５）＝１ＫΩに設定し、等分配する。この時のポート１−ポート２間の挿入損失は−３ｄＢ、ポート１−ポート３間の挿入損失は−３ｄｂである。
【０１３０】
ポート２、３間のアイソレーションは、抵抗７４の入力と抵抗値の関連で決まるが、Ａ領域ではピーク増幅回路が動作しないのでアイソレーションは問題なく、また、Ｃ領域では抵抗７４が１００Ωであるからアイソレーションは十分（３０ｄＢ位）得られ、また、Ｂ領域では少なくとも抵抗が付加されるので１０ｄＢ程度あるいはＣ領域に近い場所では更に十分なアイソレーションが得られる。
【０１３１】
すなわち、互いの増幅器に影響が少ない場合（Ａ領域に近いＢ領域）は、アイソレーションは小さくてよいし、影響が大きい場合（Ｃ領域に近いＢ領域）は、アイソレーションは十分得られるものである。
【０１３２】
そして、制御部１０４には、入力電力レベルと、それに対応して可変抵抗器７４，７５を所望の抵抗値に設定するための制御電圧Ｖｃ１，Ｖｃ２が記憶されている。
例えば、図１３（ｂ）に示すように、入力電力レベルが低入力レベルから高入力レベルに変化する区間では、可変抵抗器７４，７５の抵抗値が、設定１の値から設定２の値に徐々に変化するよう、入力電力に応じて各可変抵抗器の抵抗値が制御されて、分配比率が調整され、アイソレーションも得られる。
これにより、低入力時にはキャリア増幅回路４に多く分配してゲイン低下を防ぐことができ、更にキャリア増幅回路４とピーク増幅回路５の相互干渉が少なくなるものである。
【０１３３】
本発明の第３の実施の形態に係る増幅器によれば、入力電力をキャリア増幅回路４とピーク増幅回路５に分配する分配器として、キャリア増幅回路４に出力するポート３とピーク増幅回路５に出力するポート２の間に可変抵抗器７４を、ピーク増幅回路５に出力するポート２とアースとの間に可変抵抗器７５を設けたアイソレーション抵抗可変型分配器１０１を備え、制御部１０４が検波回路１０３で検出された入力電力レベルに応じて可変抵抗器７４及び可変抵抗器７５の抵抗値を制御して、分配比率を可変とし、低入力時にはピーク増幅回路５側への分配を制限しているので、キャリア増幅回路４側に多く分配して、ドハティ増幅器の低入力レベル時のゲイン低下を防ぐことができ、また、キャリア増幅回路４とピーク増幅回路５の相互干渉を低減できる効果がある。
尚、第３の増幅器ではウィルキンソン分配器としたが、他の分配器であっても同様に実施可能である。
【０１３４】
また、ポート２からピーク増幅回路５をみたインピーダンスは、ピーク増幅回路５が動作しない低レベルにおいては、リアクタンス成分のみとなり、ショートに見せるのは伝送線路で容易に可能であり、可変抵抗器７５の代わりに固定の伝送線路を用いても構わない。
以上、可変抵抗器７４，７５を同時に動作させたが、可変抵抗器７４だけでも十分な効果がある。
【０１３５】
次に、本発明の第４の実施の形態に係る増幅器について図１４を用いて説明する。図１４は、本発明の第４の実施の形態に係る増幅器の構成ブロック図である。
図１４に示すように、本発明の第４の実施の形態に係る増幅器（第４の増幅器）は、図１１に示した第３の増幅器とほぼ同様の構成であり、アイソレーション抵抗可変型分配器１０１、検波回路１０３、制御部１０４、遅延回路１０５を備えている。このアイソレーション抵抗７４は、キャリア増幅回路４とピーク増幅回路５の相互干渉を少なくしている。
【０１３６】
そして、第４の増幅器の特徴として、制御部１０４は、アイソレーション抵抗可変型分配器１０１の可変抵抗器７４，７５の制御に加えて、入力電力レベルに応じてピーク増幅器５の増幅素子５２のバイアス電圧を制御するものである。
尚、バイアス電圧は端子１０６に印加されるが、端子１０６は、増幅素子５２がトランジスタの場合はベース端子であり、ＦＥＴ（Field-Effect Transistor）の場合はゲート端子である。ここではＦＥＴの場合を例として説明する。
【０１３７】
ピーク増幅回路５の増幅素子５２のゲート電圧の制御例について図１５を用いて説明する。図１５は、第４の装置における増幅素子５２のゲート電圧の制御例を示す説明図である。
図１５に示すように、制御部１０４は、検波回路１０３からの入力電力レベルに基づいて、入力電力レベルが低い時には低いゲート電圧を印加し、入力電力レベルが高くなるにつれてゲート電圧を上げて、レベルに応じたゲート電圧を印加する。
具体的には、ゲート電圧の制御は、第２の増幅器で図６を用いて説明した方法と同様であり、入力電力レベルが増えるに従って、Ｃクラスから弱ＡＢクラス、ＡＢクラスとなるよう増幅素子５２のゲート電圧を制御する。
【０１３８】
また、第４の増幅器の入出力特性は、図７の（ｂ）に示した特性と概ね同じになる。
入力電力の低いＡ区間では、アイソレーション抵抗可変型分配器１０１の可変抵抗器７４，７５の抵抗値を図１３に示した「設定１」とすることにより、分配器１０１のポート１−ポート３間の挿入損失を約−１ｄＢまで減らすことができる。
この区間では、逆にポート１−ポート２間の挿入損失は増加する（−３０ｄＢ）が、Ａ区間ではピーク増幅回路５は動作しないので問題はない。
【０１３９】
また、入力電力の高いＢ区間では、アイソレーション抵抗可変型分配器１０１の可変抵抗器７４，７５の抵抗値を図１３に示した「設定２」とすることにより、アイソレーション抵抗可変型分配器１０１を一般的なウィルキンソン型二分配器（等分配、アイソレーション良好）とし、更にピーク増幅回路５内の増幅素子５２のゲート端子に、図１５に示したように入力電力レベルに応じて適切なゲート電圧を印加する。遷移領域は第３の増幅器と同じである。
【０１４０】
これらの制御を行うことにより、第４の増幅器では、低入力電力レベルでも高入力電力レベルでも力電力レベルにおいてゲインの低下を抑制でき、図７の（ｂ）１６に示した合成出力が同時に得られ、単調減衰特性となるものである。この分配器１０１の分配比を変え、同様な考えで可変抵抗器７４を変えれば、図７の（ｅ）に示したような特性とすることも可能である。
【０１４１】
本発明の第４の実施の形態に係る増幅器によれば、キャリア増幅回路４に出力するポート３とピーク増幅回路５に出力するポート２の間に可変抵抗器７４を、ピーク増幅回路５に出力するポート２とアースとの間に可変抵抗器７５を設けたアイソレーション抵抗可変型分配器１０１を備え、制御部１０４が検波回路１０３で検出された入力電力レベルに応じて可変抵抗器７４及び可変抵抗器７５の抵抗値を制御して、分配比率を可変とし、低入力時にはピーク増幅回路５側への分配を制限すると共に、入力電力レベルに応じてピーク増幅回路５の増幅素子５２のバイアス電圧を制御して、低入力時にはＣ級とし、高入力時にはＡＢ級で動作するようにしてＡＢ級増福器の合成出力に近づけているので、低入力時でも高入力時でもゲインの低下を防ぐことができ、ドハティ増幅器の付加効率を向上させることができる効果がある。
【０１４２】
更に、キャリア増幅回路４とピーク増幅回路５の相互干渉を低減することができる効果がある。
以上、可変抵抗器７４と７５を同時に動作させたが、可変抵抗器７４だけでも十分効果が得られる。
【産業上の利用可能性】
【０１４３】
本発明は、高効率ドハティ増幅器の入力分配器の分配損によるゲイン低下を防止して高ゲインを図り、高次歪の増加を抑えて高次歪を低減できる増幅器に好適である。
【図面の簡単な説明】
【０１４４】
【図１】本発明の第１の実施の形態に係る増幅器の構成ブロック図である。
【図２】出力整合回路４３とインピーダンス変換器６４による整合を示すスミスチャートである。
【図３】入力側分配器と周辺構造を示すブロック図である。
【図４】第１の増幅器と従来の増幅器の入出力特性を示す図である。
【図５】第２の実施の形態に係る増幅器の構成ブロック図である。
【図６】バイアス電圧特性を示す図である。
【図７】入出力特性を示す図である。
【図８】従来のドハティ増幅器の構成ブロック図である。
【図９】従来のドハティ増幅器に係る理論上のコレクタ効率、ドレイン効率を示す図である。
【図１０】一般的なウィルキンソン分配器の一例を示す構成図である。
【図１１】第３の実施の形態に係る増幅器の構成ブロック図である。
【図１２】アイソレーション抵抗可変型分配器１０１の構成ブロック図である。
【図１３】（ａ）は、アイソレーション抵抗可変型分配器１０１における可変抵抗器の設定例を示す説明図であり、（ｂ）は、可変抵抗器７４，７５の抵抗値の制御例を示す模式説明図である。
【図１４】本発明の第４の実施の形態に係る増幅器の構成ブロック図である。
【図１５】第４の装置における増幅素子５２のゲート電圧の制御例を示す説明図である。
【符号の説明】
【０１４５】
１…入力端子、  ２…分配器、  ３…位相器、  ４…キャリア増幅回路、  ５…ピーク増幅回路、  ６…ドハティ合成部、  ７…λ／４変成器、  ８…出力端子、  ９…出力負荷、  １０…入力側端子、  １１…第１の出力側端子、  １２…第２の出力側端子、  １５…分岐器、  １６…アダプチバイアス回路、  ２１，２２…伝送線路、  ３３…伝送線路、  ３４…位相器、  ４１，５１…入力整合回路、  ４２，５２…増幅素子、  ４３，５３…出力整合回路、  ６１…λ／４変成器、  ６２…ノード、  ６４…インピーダンス変換器、  ６５…伝送線路、  ７１，７２…伝送線路、  ７４，７５…可変抵抗器、  １０１…アイソレーション抵抗可変型分配器、  １０２…方向性結合器、  １０３…検波回路、  １０４…制御部、  １０５…遅延回路、  １０６…ゲート端子（ベース端子）、  １５０…バイアス制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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