(57)【要約】【課題】低い周波数の検査クロック信号を用いて動作マージンを判定する。【解決手段】集積回路１００Ａは、内部クロック信号ＣＫｍを発生するクロック信号発生部１０と、内部クロック信号ＣＫｍを用いて処理を実行する処理部２０と、動作マージンを検査するための検査部３０Ａとを有する。検査部３０Ａは、複数の論理回路を直列に接続した組み合わせ回路３２と、入力検査データＤtinを検査クロック信号ＣＫｔによってラッチするＤフリップフロップ３１と、組み合わせ回路３２の出力信号３２ａを検査クロック信号ＣＫｔでラッチして出力検査データＤtoutを生成するＤフリップフロップ３３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部クロック信号を発生するクロック信号発生部と、内部クロック信号を用いて処理を実行する処理部と、動作マージンを検査するための検査部とを有する集積回路であって、
前記内部クロック信号よりも周波数が低い検査クロック信号が入力される第１の端子と、
前記検査クロック信号と同期した入力検査データが入力される第２の端子とを備え、
前記検査部は、
複数の論理回路を直列に接続した組み合わせ回路と、
前記入力検査データを前記検査クロック信号によってラッチして前記組み合わせ回路に供給する第１のラッチ回路と、
前記組み合わせ回路の出力データを前記検査クロック信号でラッチして出力検査データを生成する第２のラッチ回路とを備える、
ことを特徴とする集積回路。
【請求項２】
前記組み合わせ回路において、前記複数の論理回路の遅延時間の合計が正常動作として許容される時間を総遅延時間としたとき、前記検査クロック信号の１周期の時間が前記総遅延時間と略一致するように前記複数の論理回路を構成したことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記組み合わせ回路を構成する前記複数の論理回路のうち最も短い遅延時間を最小遅延時間としたとき、前記検査クロック信号の１周期の時間が前記総遅延時間より長く、且つ、前記総遅延時間と前記最小遅延時間の合計より短くなるように前記複数の論理回路を構成したことを特徴とする請求項２に記載の集積回路。
【請求項４】
前記集積回路を均等な面積の４つの領域に分割したとき、
前記組み合わせ回路は、前記４つの領域の全てに亘るように形成されることを特徴とする請求項１乃至３のうちいずれか１項に記載の集積回路。
【請求項５】
前記検査部において、
前記組み合わせ回路の替わりに、複数の個別組み合わせ回路を並列に備え、
前記複数の個別組み合わせ回路の各々は複数の論理回路を直列に接続して構成され、
前記第１のラッチ回路はその出力データを前記複数の個別組み合わせ回路に並列に供給し、
前記複数の個別組み合わせ回路の出力データのうち一つを選択して前記第２のラッチ回路に出力する選択回路を設けた、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の集積回路。
【請求項６】
前記検査部において、
前記組み合わせ回路の替わりに、複数の個別組み合わせ回路を並列に備え、
前記複数の個別組み合わせ回路の各々は複数の論理回路を直列に接続して構成され、
前記第１のラッチ回路はその出力データを前記複数の個別組み合わせ回路に並列に供給し、
前記第２のラッチ回路の替わりに、前記複数の個別組み合わせ回路の出力データが各々供給される複数の出力ラッチ回路を備える、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の集積回路。
【請求項７】
前記複数の個別組み合わせ回路は、前記集積回路の全体に略均等な位置に配置されることを特徴とする請求項５又は６に記載の集積回路。
【請求項８】
回路を構成する単位となる複数のセルを備え、前記セルは、特定の回路を構成するための標準セルと前記特定の回路を修正するためのスペアセルを含み、
前記処理部は、前記標準セル、又は前記標準セル及び前記スペアセルによって構成され、
前記検査部は、前記スペアセル、又は前記標準セル及び前記スペアセルによって構成される、
ことを特徴とする請求項１乃至７のうちいずれか１項に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作マージンを評価可能な集積回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large  Scale  Integration）などの集積回路の高速化が進んでいる。集積回路の検査工程においては、ＬＳＩテスターで発生させた検査クロック信号とテストパターンを有する検査データを集積回路に供給し、その出力データに基づいて集積回路の良否を判定するのが一般的である。
ところで、集積回路には外部から供給される基準クロック信号に同期して高速の内部クロック信号を発生させるＰＬＬ回路を備え、内部クロック信号を用いて動作するものがある。このような集積回路では、基準クロック信号の替わりにＬＳＩテスターの検査クロック信号を供給してもＰＬＬ回路を安定して動作させることが困難である。
特許文献１には、内部クロック信号に基づいて外部から制御可能な検査クロック信号を発生する手段を備えた集積回路が開示されている。
【特許文献１】特開２００３−２２２６５６号公報（請求項１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の技術では、検査クロック信号を生成する専用の回路を集積回路に形成する必要がある。また、検査クロック信号は内部クロック信号に基づいて生成されるが、内部クロック信号の周波数を外部から正確に知ることはできないので、動作マージンを正確に把握することはできない。さらに、ＬＳＩテスターを用いて集積回路の動作マージンを評価する場合、ＬＳＩテスターの検査クロック信号は内部クロック信号より周波数が低いのが一般的である。この場合にも、集積回路の動作マージンを高い精度で評価することが望まれる。
本発明は、このような事情に鑑みてなされたものであり、高速の内部クロック信号で動作する集積回路において、ＬＳＩテスターなどから供給される低い周波数の検査クロック信号を用いてその動作マージンを高い精度で評価するといった課題の解決を目的としている。
【課題を解決するための手段】
【０００４】
以上の課題を解決するために、本発明に係る集積回路は、内部クロック信号を発生するクロック信号発生部と、内部クロック信号を用いて処理を実行する処理部と、動作マージンを検査するための検査部とを有するものであって、前記内部クロック信号よりも周波数が低い検査クロック信号が入力される第１の端子と、前記検査クロック信号と同期した入力検査データが入力される第２の端子とを備え、前記検査部は、複数の論理回路を所定の段数だけ接続した組み合わせ回路と、前記入力検査データを前記検査クロック信号によってラッチして前記組み合わせ回路に供給する第１のラッチ回路と、前記組み合わせ回路の出力データを前記検査クロック信号でラッチして出力検査データを生成する第２のラッチ回路とを備えることを特徴とする。
この発明によれば、組み合わせ回路の出力データを第２のラッチ回路を用いて検査クロック信号で正常にラッチできるか否かによって動作マージンを判定することができる。このため、検査クロック信号の周期に応じて組み合わせ回路を構成する複数の論理回路の段数を設定することによって、周波数の低い検査クロック信号を用いることができる。なお、論理回路は、同一種類で構成してもよいし、あるいは、異なる種類の論理回路が混在してもよい。
【０００５】
また、上述した集積回路において、前記組み合わせ回路において、前記複数の論理回路の遅延時間の合計が正常動作として許容される時間を総遅延時間としたとき、前記検査クロック信号の１周期の時間が前記総遅延時間と略一致するように前記複数の論理回路を構成することが好ましい。このように複数の論理回路を設定することによって、動作マージンを高い精度で判定することが可能となる。
【０００６】
より具体的には、前記組み合わせ回路を構成する前記複数の論理回路のうち最も短い遅延時間を最小遅延時間としたとき、前記検査クロック信号の１周期の時間が前記総遅延時間より長く、且つ、前記総遅延時間と前記最小遅延時間の合計より短くなるように前記複数の論理回路を構成することが望ましい。この場合には、周波数の低い検査クロック信号を用いても最小遅延時間の分解能で動作マージンを判定することが可能となる。
【０００７】
また、上述した集積回路において、組み合わせ回路のレイアウトは、前記集積回路を均等な面積の４つの領域に分割したとき、前記組み合わせ回路を前記４つの領域の全てに亘るように形成することが好ましい。この場合には、４つの領域のいずれかに動作速度の遅い領域があっても、これを検知して集積回路を不良と判定することが可能となる。
【０００８】
また、上述した集積回路の検査部の好ましい態様として、前記組み合わせ回路の替わりに、複数の個別組み合わせ回路を並列に備え、前記複数の個別組み合わせ回路の各々は複数の論理回路を直列に接続して構成され、前記第１のラッチ回路はその出力データを前記複数の個別組み合わせ回路に並列に供給し、前記複数の個別組み合わせ回路の出力データのうち一つを選択して前記第２のラッチ回路に出力する選択回路を設けてもよい。あるいは、前記検査部において、前記組み合わせ回路の替わりに、複数の個別組み合わせ回路を並列に備え、前記複数の個別組み合わせ回路の各々は複数の論理回路を直列に接続して構成され、前記第１のラッチ回路はその出力データを前記複数の個別組み合わせ回路に並列に供給し、前記第２のラッチ回路の替わりに、前記複数の個別組み合わせ回路の出力データが各々供給される複数の出力ラッチ回路を備えるものであってもよい。これらの場合には、複数の個別組み合わせ回路が互いに異なる領域に形成される。したがって、各領域で動作マージンの良否を判定することができ、さらに、どの領域で動作マージンが足らないかを特定することができる。
【０００９】
くわえて、複数の個別組み合わせ回路は、前記集積回路の全体に略均等な位置に配置されることが好ましい。この場合には、個別組み合わせ回路が集積回路に分散して配置されるので、動作マージンの良否の判定をより厳密に行うことができ、さらに、動作マージンが足らない場合、不良の解析をより一層容易にすることができる。
【００１０】
また、上述した集積回路は、回路を構成する単位となる複数のセルを備え、前記セルは、特定の回路を構成するための標準セルと前記特定の回路を修正するためのスペアセルを含み、前記処理部は、前記標準セル、又は前記標準セル及び前記スペアセルによって構成され、前記検査部は、前記スペアセル、又は前記標準セル及び前記スペアセルによって構成されることが好ましい。この場合には、検査部の一部又は全部をスペアセルによって構成することができるので、集積回路の規模を大きく増加させることなく、低い周波数の検査クロック信号を用いて動作マージンを検査することが可能となる。
【発明を実施するための最良の形態】
【００１１】
＜１．第１実施形態＞
図１は本発明の実施形態に係る集積回路の構成を示すブロック図である。集積回路１００Ａは、クロック信号発生部１０、処理部２０、検査部３０Ａ、複数の入力端子ＩＮ、Ｔａ、及びＴｂ並びに複数の出力端子ＯＵＴ、及びＴｃを備える。この集積回路１００Ａは、通常モードと検査モードといった２種類の動作を行う。通常モードでは処理部２０が動作して所定の信号処理が実行され、検査モードでは検査部３０Ａが動作して集積回路１００Ａの動作マージンの検査が行われる。なお、集積回路１００Ａは、外部から供給される制御信号に応じて通常モードと検査モードを切り替えることが可能である。
【００１２】
クロック信号発生部１０は、ＰＬＬ回路を備え、外部から供給される基準クロック信号ＣＫｒに同期したより周波数の高い内部クロック信号ＣＫｍを生成する。内部クロック信号ＣＫｍの周波数は、例えば、１５０ＭＨｚ〜３００ＭＨｚである。また、処理部２０は、各種のゲート回路及びフリップフロップなどを備え、内部クロック信号ＣＫｍに基づいて動作して入力端子ＩＮを介して供給される入力データに信号処理を施して出力データを生成し、出力端子ＯＵＴを介して外部に出力する。
【００１３】
この集積回路１００Ａは、回路を構成する単位となる複数のセルを備える。セルは、特定の回路を構成するための標準セルと特定の回路を修正するためのスペアセルを含む。処理部２０は標準セル又は標準セルとスペアセルの一部とで構成される。集積回路１００Ａを製造するためには、複数のマスクパターンを用意する必要があるが、スペアセルを予め作り込んでおくことによって、メタル配線のみの変更で回路の修正が可能となる。したがって、誤動作の原因となる回路を修正したり、あるいは新たな機能を追加する場合に、スペアセルを用いることによって、全てのマスクパターンを変更するのではなく一部のマスクパターンの変更で対応することができる。
【００１４】
検査部３０Ａは、集積回路１００Ａの動作マージンを検査するために用いられ、スペアセルによって構成される。検査部３０Ａは、ラッチ回路として機能するＤフリップフロップ３１及び３３、組み合わせ回路３２、及び選択回路３４を備える。入力端子Ｔａ（第１の端子）には、後述するＬＳＩテスターから検査クロック信号ＣＫｔが供給される一方、入力端子Ｔｂ（第２の端子）には所定のテストパターンを有する入力検査データＤtinが供給される。Ｄフリップフロップ３１は、入力検査データＤtinを検査クロック信号ＣＫｔでラッチして、組み合わせ回路３２に供給する。組み合わせ回路３２は、複数の論理回路を所定の段数だけ直列に接続して構成される。したがって、１個の論理回路の遅延時間と比較して大きな遅延時間を得ることができる。
【００１５】
組み合わせ回路３２の出力信号３２ａは、検査クロック信号ＣＫｔによってＤフリップフロップ３３でラッチされ、出力検査データＤtoutとして選択回路３４の一方の入力端子に供給される。選択回路３４の他方の入力端子には処理部２０から出力データＤoutが供給される。選択回路３４は検査モードにおいて出力検査データＤtoutを選択する一方、通常モードにおいて出力データＤoutを選択して、出力端子Ｔｃ（第３の端子）に供給にする。
【００１６】
図２に、検査モードにおけるＬＳＩテスター２００と集積回路１００Ａとの接続関係を示す。この図に示すようにＬＳＩテスター２００から検査クロック信号ＣＫｔ及び入力検査データＤtinを集積回路１００Ａに供給する。入力検査データＤtinは予め用意した複数のテストパターンから選択され、検査クロック信号ＣＫｔと同期している。また、集積回路１００Ａから出力検査データＤtoutがＬＳＩテスター２００に出力される。ＬＳＩテスター２００は、入力検査データＤtinを検査クロック信号ＣＫｔの２周期だけ遅らせたビット列と出力検査データＤtoutのビット列とを比較して、両者が一致する場合、検査の対象となる集積回路１００Ａが良品であると判定し、両者が不一致の場合、検査の対象となる集積回路１００Ａが不良品であると判定する。入力検査データＤtinを検査クロック信号ＣＫｔの２周期だけ遅らせたのは、出力検査データＤtoutは、入力検査データＤtinをＤフリップフロップ３１及び３３によって２回ラッチして得られるからである。
すなわち、組み合わせ回路３２の前後で入力検査データＤtinを検査クロック信号ＣＫｔによってラッチして、組み合わせ回路３２の遅延時間が許容できるか否かによって、動作マージンを判定する。上述したように組み合わせ回路３２は複数の論理回路を直列に接続して構成されるから、単一の論理回路と比較して長い遅延時間を得ることができる。これにより、検査クロック信号ＣＫｔの周波数を下げることができ、ＬＳＩテスター２００を用いて集積回路１００Ａの動作マージンの良否を判定することができる。
【００１７】
図３は、検査部３０Ａの各部の波形を示すタイミングチャートである。この図に示す出力信号３１ａは、入力検査データＤtinをＤフリップフロップ３１によって検査クロック信号ＣＫｔの立ち上がりエッジでラッチしたものである。また、検査クロック信号Ｄtinの一周期の時間はＴｘである。上述したように組み合わせ回路３２は複数の論理回路が直列に接続されたものである。したがって、複数の論理回路の遅延時間の合計を総遅延時間Ｔｄとすれば、組み合わせ回路３２の出力信号３２ａは、出力信号３１ａに対して総遅延時間Ｔｄだけ遅れたものとなる。
【００１８】
総遅延時間Ｔｄが時間Ｔｘより短く、例えば、時間Ｔｄ[1]であれば、組み合わせ回路３２から同図に示す出力信号３２ａ[1]が出力される。この場合、出力信号３１ａの立ち上がりエッジＥｕは時間Ｔｄ[1]だけ遅延されるが、時刻ｔ０における検査クロック信号ＣＫｔの立ち上がりエッジよりも先に立ち上がる。このため、組み合わせ回路３２の出力信号３２ａ[1]をＤフリップフロップ３３でラッチすると、出力検査データＤtout[1]が得られる。
【００１９】
一方、総遅延時間Ｔｄが時間Ｔｘより長く、例えば、時間Ｔｄ[2]であれば、組み合わせ回路３２から同図に示す出力信号３２ａ[2]が出力される。この場合、出力信号３２ａの立ち上がりエッジＥｕは、時間Ｔｄ[2]だけ遅延されて時刻ｔ０における検査クロック信号ＣＫｔの立ち上がりエッジよりも後に立ち上がる。このため、組み合わせ回路３２の出力信号３２ａ[2]をＤフリップフロップ３３でラッチすると、出力検査データＤtout[2]が得られる。
【００２０】
したがって、出力検査データＤtoutを監視すれば、組み合わせ回路３２の総遅延時間Ｔｄを見積もることができる。この例では、Ｔｄ＜Ｔｘの場合、集積回路１００Ａを良品と判定する。一般に、ＬＳＩテスター２００から出力される検査クロック信号ＣＫｔの周波数は固定である。このため、検査クロック信号ＣＫｔの１周期の時間Ｔｘに応じて、集積回路１００Ａの動作マージンが判定できるように総遅延時間Ｔｄを定める必要がある。すなわち、検査クロック信号ＣＫｔの１周期の時間が総遅延時間Ｔｄと略一致するように組み合わせ回路３２の複数の論理回路を構成すればよい。具体的には、電源電圧、温度、及びトランジスタ特性の変動を考慮して最悪の条件の下に、Ｔｄ＜Ｔｘとなるように組み合わせ回路３２を構成する。
【００２１】
仮に、組み合わせ回路３２を構成する複数の論理回路の遅延時間が等しく、この遅延時間がΔｔであったとする。この場合、複数の論理回路の段数をＮ（Ｎは自然数）とすれば、Ｎ・Δｔ＜Ｔｘ＜（Ｎ＋１）・Δｔとなるように「Ｎ」を定める。また、スペアセルとして用意されている複数種類の論理回路のうち最も短い遅延時間をΔｔminとした場合、Ｔｄ＜Ｔｘ＜Ｔｄ＋Δｔminとなるように総遅延時間Ｔｄを設定してもよい。つまり、検査クロック信号ＣＫｔの周波数は低くても、組み合わせ回路３２の段数を調整することによって、単一の論理回路の遅延時間の分解能を得ることができ、動作マージンを高い精度で判定することが可能となる。
【００２２】
本実施形態において、組み合わせ回路３２は、集積回路１００Ａの任意の位置にレイアウトすればよいが、特に、好ましい態様について以下説明する。図４に、組み合わせ回路３２のレイアウトの一例を示す。この例では、同図に網掛けで示すジクザクの線Ｌに沿って組み合わせ回路３２を配置する。すなわち、集積回路１００Ａを構成するチップ全体に組み合わせ回路３２のパスが形成される。より具体的には、集積回路１００Ａを面積が等しい４つの領域Ｒ１〜Ｒ４に分割したとき、組み合わせ回路３２が、全ての領域Ｒ１〜Ｒ４に亘って形成されることが好ましい。このように、チップ全体に組み合わせ回路３２をレイアウトすることによって、チップ上の局所的な領域で生じる不良を検知することが可能となる。例えば、縮小露光によってトランジスタ等をパターニングする場合、チップ上の位置によっては必要とされる寸法精度が得られないことがある。この例では、組み合わせ回路３２のパスがチップ全体を通るようにレイアウトされるので、寸法精度が得られない領域に形成された論理回路の遅延時間が長くなり、確実に不良を検知することが可能となる。
【００２３】
＜２．第２実施形態＞
次に、本発明の第２実施形態に係る集積回路１００Ｂについて説明する。集積回路１００Ｂは、検査部３０Ａの替わりに検査部３０Ｂを用いる点を除いて、図１に示す第１実施形態の集積回路１００Ａと同様に構成されている。
図５に検査部３０Ｂの構成を示す。検査部３０Ｂは、ｍ（ｍは２以上の自然数）個の組み合わせ回路３２-1、３２-2、…、３２-mを備える。各組み合わせ回路３２-1〜３２-mにはＤフリップフロップ３１の出力信号３１ａが供給される。また、各組み合わせ回路３２-1〜３２-mの出力信号は、選択回路３５に供給される。選択回路３５は、外部から供給される制御信号に応じてｍ個の出力信号の中から一つを選択してＤフリップフロップ３３に供給する。Ｄフリップフロップ３３は選択回路３５の出力信号３５ａを検査クロック信号ＣＫｔでラッチして出力検査データＤtoutを生成する。したがって、検査の対象となる組み合わせ回路３２-1〜３２-mを選択することができる。
【００２４】
このように複数の組み合わせ回路３２-1〜３２-mを設けたのは、チップ上の複数の領域の各々で動作マージンを検査するためである。また、チップ全体を検査する観点から、組み合わせ回路３２-1〜３２-mをチップ上に略均等に配置することが望ましい。例えば、ｍ＝５とした場合、図６に示すように組み合わせ回路３２-1〜３２-5を配置すればよい。
図４に示す組み合わせ回路３２のレイアウトでは、組み合わせ回路３２のパスの一部で遅延が大きな箇所があれば不良と判定することができる。しかし、遅延の大きな箇所を特定することはできない。これに対して、本実施形態では、動作マージンが許容されない組み合わせ回路を特定することができるので、チップ上のどの領域で動作マージンが不足しているかを知ることができる。これにより、不良の解析を容易に行うことが可能となる。
【００２５】
＜３．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に示す各種の変形が可能である。
（１）上述した各実施形態において入力端子Ｔａ及びＴｂは検査部３０Ａ，３０Ｂの専用に設けたが、Ｄフリップフロップとの間に選択回路を設けて処理部２０の入力端子ＩＮと兼用してもよい。また、上述した各実施形態において選択回路３４を設け検査部３０Ａ，３０Ｂの出力端子Ｔｃを処理部２０と兼用したが、選択回路３４を省略して専用の出力端子を設けてもよい。さらに、第２実施形態では、選択回路３５を設けてＤフリップフロップ３３を複数の組み合わせ回路３２-1〜３２-ｍで兼用したが、各組み合わせ回路３２-1〜３２-ｍに専用のＤフリップフロップを設けてもよい。この場合には、ｍ個の出力端子を設け、個別のＤフリップフロップから出力される出力検査データＤtoutを個別に出力してもよい。
【００２６】
（２）上述した第２実施形態の複数の組み合わせ回路３２-1〜３２-mは、同様に構成されており、複数の論理回路の段数は一致するものであったが、段数が異なるものがあってもよい。この場合には、動作マージンが許容される論理回路の段数を知ることが可能となる。さらに、処理部２０が、各々が異なる領域に形成される複数の処理回路から構成される場合、各処理回路で必要とされる動作マージンに応じた段数の論理回路を有する組み合わせ回路を、複数の領域の各々に配置してもよい。この場合は、プロセスのばらつきによってチップ上に動作速度が遅い領域が形成されても、当該領域に形成される処理回路において、遅い動作速度が許容されるのであれば、良品として扱うことができる。
【００２７】
（３）上述した各実施形態において、検査部３０Ａ,３０Ｂはスペアセルで構成したが、その一部又は全部を専用の標準セルで構成してもよい。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る集積回路の構成を示すブロック図である。
【図２】検査モードにおけるＬＳＩテスターと集積回路との接続関係を示すブロック図である。
【図３】検査部の各部の波形を示すタイミングチャートである。
【図４】組み合わせ回路のレイアウトの一例を示す説明図である。
【図５】本発明の第２実施形態に用いる検査部の構成を示すブロック図である。
【図６】組み合わせ回路のレイアウトの一例を示す説明図である。
【符号の説明】
【００２９】
１０……クロック信号発生部、２０……処理部、３０Ａ，３０Ｂ……検査部、３２，３２-1〜３２-m……組み合わせ回路、３１，３３……Ｄフリップフロップ（第１のラッチ回路、第２のラッチ回路）、１００Ａ，１００Ｂ……集積回路、ＣＫｍ……内部クロック信号、ＣＫｔ……検査クロック信号、Ｔａ，Ｔｂ……入力端子（第１の端子，第２の端子）、Ｄtin……入力検査データ、Ｄtout……出力検査データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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