(57)【要約】【課題】本発明の目的は、１つの映像信号から簡単な回路構成でフォーマット変換を行うことである。  【解決手段】本発明のテレビジョンカメラ装置は、１つの撮像素子から出力される信号から所定フォーマットの映像信号を生成して出力するテレビジョンカメラ装置において、少なくとも撮像素子の所定範囲の画素から映像信号を読み出す読み出し手段と、読み出し手段から出力される映像信号を所定フォーマットの映像信号に変換するフォーマット変換手段を備えたことを特徴とする。【選択図】  図１
2008042649.tif 000002
【特許請求の範囲】
【請求項１】
１つの撮像素子から出力される信号から所定フォーマットの映像信号を生成して出力するテレビジョンカメラ装置において、
少なくとも前記撮像素子の所定範囲の画素から映像信号を読み出す読み出し手段と、該読み出し手段から出力される映像信号を所定フォーマットの映像信号に変換するフォーマット変換手段を備えたことを特徴とするテレビジョンカメラ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビジョンカメラシステムに係わり、特に１つの撮像素子から複数のテレビフォーマットの信号を出力するマルチフォーマットカメラに関するものである。
【背景技術】
【０００２】
従来、１つの映像信号から複数のテレビジョンフォーマットに変換する場合、複数のフォーマット変換回路を用意しておく技術が開示されている。（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１０１７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述の従来技術には、１つの映像信号からフォーマット変換する場合、フォーマット毎にフォーマット変換回路を用意しておく必要があった。
【０００４】
本発明の目的は、１つの映像信号から簡単な回路構成でフォーマット変換を行うことである。
【課題を解決するための手段】
【０００５】
本発明のテレビジョンカメラ装置は、１つの撮像素子から出力される信号から所定フォーマットの映像信号を生成して出力するテレビジョンカメラ装置において、少なくとも撮像素子の所定範囲の画素から映像信号を読み出す読み出し手段と、読み出し手段から出力される映像信号を所定フォーマットの映像信号に変換するフォーマット変換手段を備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、１つの撮像素子から出力された映像信号の画角をあまり変えずにフォーマット変換を容易にすることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明による撮像装置の一実施例について図１と図２を用いて説明する。
【０００８】
図１は本発明の一実施例の撮像装置を示すブロック図である。
【０００９】
図１において、１は撮像装置、２は入射光を結像するレンズ部、３はレンズ部２から入射した光を電気信号に変換する撮像部、４は撮像部３から出力された信号から雑音を除去するＣＤＳ（Correlated Double Sampling）部、５はＣＤＳ部４から出力された信号の利得を調整するアンプ部、６はアンプ部５から出力されたアナログ信号をデジタル信号の信号Ａに変換するＡ／Ｄ変換部（Analog Digital Converter）、７は所定の映像フォーマットに変換するフォーマット変換部、８はフォーマット変換部７から出力された信号Ｂに種々の画像処理を施す映像信号処理部、９は映像信号処理部８から出力された信号を所定方式の映像信号に変換して出力する映像信号出力部、１０は撮像部３の駆動を行うための駆動部、１１は撮像装置１内の各部を制御するＣＰＵ（Central Processing Unit）である。また、ＣＰＵ１１は信号Ｃでフォーマット変換部７の制御を行う。１２はフォーマット変換するためのフォーマット変換係数等の各種データを記憶するメモリ部である。
【００１０】
映像信号出力部９から出力される
図２は図１のフォーマット変換部７の詳細内容を示すブロック図である。
【００１１】
図２において、７０１，７０２，７０４，７１１はデジタル映像信号を切替える切替部であり、７０５−１〜７０５−３と７０６−１〜７０６−３は走査線１本分（１Ｈ）のデジタル映像信号を記憶させるためのメモリ部である。７０５−１〜７０５−３と７０６−１〜７０６−３のメモリ部は、例えばＦＩＦＯ（First In First Out ）メモリである。７１２は入力される信号Ｃに従って、信号ａ、信号ｂ、信号ｃ、信号ｄ、信号ｅ、信号ｆ、信号ｇを出力する制御部である。７０７−１〜７０７−３と７０８−１〜７０８−３は入力されたデジタル映像信号と制御部７１２から出力される信号ｅを乗算する乗算部である。７０９は乗算部７０７−１〜７０７−３から出力される信号を加算する加算部である。７１０は乗算部７０８−１〜７０８−３から出力される信号を加算する加算部である。
【００１２】
次に、本発明の一実施例の動作を図１で説明する。
【００１３】
撮像装置１の撮像部３はレンズ部２で光電変換部に結像された入射光を光電変換してＣＤＳ部４に出力する。ＣＤＳ部４は撮像部３から出力された信号から雑音を除去してアンプ部５に出力する。アンプ部５はＣＤＳ４から出力された信号をＣＰＵ１１から出力される利得制御信号に従って増幅してＡ／Ｄ変換部６に出力する。Ａ／Ｄ変換部６はアンプ部５から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換してフォーマット変換部７に信号Ａを出力する。フォーマット変換部７は撮像部３から出力された信号を所定のフォーマットに変換して映像信号処理部８に信号Ｂを出力する。映像信号処理部８はフォーマット変換部７から出力された信号Ｂに種々の画像処理を施して映像信号出力部９に出力する。映像信号出力部９は映像信号処理部８から出力された信号を所定方式、例えば、アナログ映像信号やＨＤ−ＳＤＩ信号等に変換して出力する。ＣＰＵ１１は撮像装置１の外部から入力される制御信号に従ってフォーマット変換部７を制御するための信号Ｃを出力する。撮像装置１の外部から入力される制御信号は、映像信号出力の映像フォーマットと出力する形式を指定する。
【００１４】
ＣＰＵ１１は駆動部１０へ撮像部３から出力する映像信号の読み出し範囲を指示する。駆動部１０はＣＰＵ１１から出力される制御信号に従って撮像部３を駆動するための信号を出力する。
【００１５】
さらに本発明の概略について図３を用いて説明する。図３は本発明の一実施例を説明するための図である。
【００１６】
撮像部３の撮像範囲は水平（Ｈ：Horizontal）が１３５０画素、垂直（Ｖ：Vertical）が１０５０画素である。撮像部３は駆動部１０から出力される駆動信号により所定範囲の画素から映像信号を読み出し出力する。撮像素子の所定範囲の画素から映像信号を読み出す部分読み出しは周知の技術である。
【００１７】
本一実施例では、撮像部３から２つのモードの読み出しを行う。第１のモードはＨＤＴＶ（High Definition TeleVision）モードである水平１２８０画素、垂直７２０画素の範囲の映像信号を読み出し、出力する。第２のモードはフォーマット変換を行ない易い水平１２９６画素、垂直７２９画素の範囲の映像信号を読み出し、出力する。第２のモードにおける撮像素子の有効画素数に対する画素使用率は９７％となる。図３の画素配置の説明に示すように水平方向は１，２，３，４，・・・，１２９５，１２９６、垂直方向はＨＤ１，ＨＤ２，・・・，ＨＤ７２９とする。フォーマット変換部７はＣＰＵ１１の指示に従い入力されたＨＤＴＶモードの映像信号を出力、あるいはＳＤＴＶ（Standard Definition TeleVision）モードの映像信号に変換して出力する。ＳＤＴＶモードは水平７２０画素、垂直４８６画素の映像信号である。
【００１８】
本発明の一実施例の詳細な動作について図１から図７を用いて説明する。図４はメモリ部１２に記憶してあるメモリテーブルであり、図５は水平画素数変換部７０３の動作を説明するための図であり、図６は垂直画素数変換の動作を説明するための図であり、図７はフォーマット変換部７が第２のモードの映像信号からＳＤＴＶモードの映像信号に変換する動作を説明するためのタイミングチャートである。
【００１９】
図４のメモリテーブルについて説明する。撮像部３は第２のモードで動作させているため、撮像部３からは第２のモードの映像信号が出力される。第２のモードの映像信号をＳＤＴＶモードの映像信号に変換するためにフォーマット変換係数が必要となる。水平有効画素数１２９６をフォーマット変換係数５／９で変換すると水平有効画素数が７２０となり、垂直有効画素数７２９をフォーマット変換係数２／３で変換すると垂直有効画素数が４８６となり、アスペクトは１６：９のまま変換せず、走査方式はプログレッシブからインターレースに変換する。ＨＤＴＶモードのクロック周波数は７４．２５ＭＨｚであるが、垂直同期周波数が６０Ｈｚより１％低い５９．９４Ｈｚのため、撮像部３のクロック周波数も１％低い７４．１８ＭＨｚとなる。クロック周波数７４．１８ＭＨｚをフォーマット変換係数９１／５００で変換するとクロック周波数が１３．５ＭＨｚとなる。水平同期周波数４７．２１６ｋＨｚをフォーマット変換係数１／３で変換すると１５．７３４ｋＨｚとなり、垂直同期周波数は５９．９４Ｈｚのまま変換せず、水平ブランキング期間を画素換算で２７５を１３８に変更し、垂直ブランキング期間を画素換算で５８．７１４８３１を３９に変更し、垂直映像期間１５．４４０ｍｓは後述のリセットで１５．４４４に変換し、１フィールドのクロック数１２３７５００をフォーマット変換係数９１／５００で変換すると１フィールドのクロック数は２２５２２５となる。このようなフォーマット変換係数をメモリ部１２に記憶してある。
【００２０】
図１のＣＰＵ１１はメモリ部１２から第２のモードであるのデータを読み出し、駆動部１０に第２のモードの駆動信号を出力するよう指示する。駆動部１０はＣＰＵ１１の指示に従い第２のモードの駆動信号を撮像部３に出力する。撮像部３は水平１２９６画素、垂直７２９画素の範囲の映像信号を読み出し、ＣＤＳ部４に出力する。ＣＤＳ部４は撮像部３から出力された信号から雑音を除去してアンプ部５に出力する。アンプ部５はＣＤＳ４から出力された信号をＣＰＵ１１から出力される利得制御信号に従って増幅してＡ／Ｄ変換部６に出力する。Ａ／Ｄ変換部６はアンプ部５から出力されたアナログ信号を例えば１０ビットのデジタル信号に変換してフォーマット変換部７に信号Ａを出力する。
【００２１】
フォーマット変換部７の映像フォーマット変換について図５から図７を用いて説明する。フォーマット変換部７において、入力されたＨＤＴＶモードの映像信号をそのまま出力する場合は、切替部７０１と切替部７０２を介して出力する。第２のモードからＳＤＴＶモードへの映像フォーマット変換する場合は、メモリ部１２に記憶してあるフォーマット変換係数を使用する。
【００２２】
フォーマット変換部７の水平画素数変換部７０３の動作の一実施例を図５で説明する。水平画素数変換部７０３は、入力された映像信号ＨＤ１から１画素分の時間を遅延した映像信号ＨＤ１”を生成し、メモリ部１２に記憶してある水平有効画素数のフォーマット変換係数の５／９を用いてＨＤＴＶモードの９画素から５画素に変換する。映像信号ＨＤ１と映像信号ＨＤ１”から映像信号ＨＤ１’の生成について説明する。映像信号ＨＤ１”の画素信号１は変換せずに映像信号ＨＤ１’の画素信号１’とし、映像信号ＨＤ１”の画素信号２と映像信号ＨＤ１の画素信号３をレベルの単純平均して映像信号ＨＤ１’の画素信号２’とし、映像信号ＨＤ１”の画素信号４と映像信号ＨＤ１の画素信号５をレベルの単純平均して映像信号ＨＤ１’の画素信号３’とし、映像信号ＨＤ１”の画素信号６と映像信号ＨＤ１の画素信号７をレベルの単純平均して映像信号ＨＤ１’の画素信号４’とし、映像信号ＨＤ１”の画素信号８と映像信号ＨＤ１の画素信号９をレベルの単純平均して映像信号ＨＤ１’の画素信号５’とし、この処理を１２９６画素まで繰り返し行うと、変換後の画素数が７２０となる。
【００２３】
フォーマット変換部７の垂直画素数変換の一実施例の動作を図２、図６、図７で説明する。
【００２４】
図２の水平画素数変換部７０３から出力された映像信号ＨＤ１’は切替部７０４を介してメモリ部７０５−１に書き込み、映像信号ＨＤ２’はメモリ部７０５−２に書き込み、映像信号ＨＤ３’はメモリ部７０５−３に書き込む。また、水平画素数変換部７０３から出力された映像信号ＨＤ４’は切替部７０４を介してメモリ部７０６−１に書き込み、映像信号ＨＤ５’はメモリ部７０６−２に書き込み、映像信号ＨＤ６’はメモリ部７０６−３に書き込む。メモリ部７０５−１〜３と、メモリ部７０６−１〜３の書き込みクロック周波数は７４．１８ＭＨｚである。映像信号ＨＤ１’、映像信号ＨＤ２’、映像信号ＨＤ３’を同時化するため、メモリ部７０５−１〜３の読み出しは同時に行う。読み出しクロック周波数は１３．５ＭＨｚである。メモリ部７０５−１〜３から読み出した映像信号ＨＤ１’、映像信号ＨＤ２’、映像信号ＨＤ３’を加重平均するため、図６に示すようにメモリ部７０５−１から読み出した映像信号ＨＤ１’は乗算部７０７−１で例えば０．２倍して加算部７０９に入力する。メモリ部７０５−２から読み出した映像信号ＨＤ２’は乗算部７０７−２で例えば０．６倍して加算部７０９に入力する。メモリ部７０５−３から読み出した映像信号ＨＤ３’は乗算部７０７−３で例えば０．２倍して加算部７０９に入力する。加算部７０９からは映像信号ＳＤ１を出力する。メモリ部７０６−１〜３から読み出した映像信号ＨＤ４’、映像信号ＨＤ５’、映像信号ＨＤ６’を加重平均するため、図６に示すようにメモリ部７０６−１から読み出した映像信号ＨＤ４’は乗算部７０８−１で例えば０．２倍して加算部７１０に入力する。メモリ部７０６−２から読み出した映像信号ＨＤ５’は乗算部７０８−２で例えば０．６倍して加算部７１０に入力する。メモリ部７０６−３から読み出した映像信号ＨＤ６’は乗算部７０８−３で例えば０．２倍して加算部７１０に入力する。加算部７１０からは映像信号ＳＤ２を出力する。
【００２５】
図７はフォーマット変換部７の垂直画素数変換の一実施例の動作を１フィールドにわたり説明するためのタイミングチャートである。
【００２６】
第２のモードである信号Ａの水平同期期間は２１．１７９μｓであるため、３走査線期間は６３．５３８μｓとなり、ＳＤＴＶモードの水平同期期間６３．５５６μｓとは差があるが、メモリ部７０５−１〜３とメモリ部７０６−１〜３の書き込みと読み出しを制御することにより水平同期期間の変換は容易である。信号ＡのＨＤ１からＨＤ７２９は垂直映像期間１５．４４０ｍｓであり、ＨＤ３７０からＨＤ７８７は垂直ブランキング期間である。図４で示しているように垂直ブランキング画素数が、第２のモードでは５８．７１４８３１と端数が生じている。ＳＤＴＶモードに変換時は、垂直ブランキング画素数の端数を取り除くため、垂直同期期間が１６．６８３ｍｓで信号Ａを生成している全回路を強制リセットする。このようにして、ＳＤＴＶモードの１フィールド期間を１６．６８３ｍｓ（５９．９４Ｈｚ）にすることができる。ＳＤＴＶモードの信号ＢのＳＤ１からＳＤ２４３は垂直映像期間１５．４４４ｍｓであり、ＳＤ２４４からＳＤ２６２．５は垂直ブランキング期間である。
【００２７】
このように第２のモードのデジタル映像信号からＳＤＴＶモードのデジタル映像信号へは容易に変換することができる。
【００２８】
次に他の一実施例のフォーマット変換部７の動作を図８から図１０を用いて説明する。図８は図１のフォーマット変換部７の他の一実施例の詳細内容を示すブロック図であり、図９は図８の動作を説明するためのタイミングチャートであり、図１０は図８の水平画素数変換を説明するための図である。
【００２９】
図８において、７２８は入力される信号Ｃに従って、信号ｈ、信号ｉ、信号ｊ、信号ｋ、信号ｍ、信号ｎを出力する制御部である。７２０はデジタル映像信号を切替える切替部であり、７２１−１〜７２１−３はデジタル映像信号を走査線１本分（１Ｈ）遅延させるためのメモリ部である。７２１−１〜７２１−３のメモリ部は、例えばＦＩＦＯ（First In First Out ）メモリである。７２２−１〜７２２−４は入力されたデジタル映像信号と制御部７２８から出力される信号ｉを乗算する乗算部である。７２３は乗算部７２２−１〜７２２−４から出力されるデジタル映像信号を加算する加算部である。７２４−１〜７２４−５は１画素分遅延させる遅延部であり、７２５−１〜７２５−６は入力されたデジタル映像信号と制御部７２８から出力される信号ｋを乗算する乗算部である。７２６は乗算部７２５−１〜７２５−６から出力されるデジタル映像信号を加算する加算部である。７２７は走査線１本分（１Ｈ）のデジタル映像信号を記憶させるためのメモリ部である。メモリ部７２７は、例えばＦＩＦＯ（First In First Out ）メモリである。
【００３０】
フォーマット変換部７の他の一実施例の詳細な動作を図８、図９、図１０で説明する。
【００３１】
図８のフォーマット変換部７に入力された信号Ａは、メモリ部７２１−１と乗算部７２２−１に入力される。メモリ部７２１−１はデジタル映像信号を走査線１本分（１Ｈ）遅延させメモリ部７２１−２と乗算部７２２−２に出力する。メモリ部７２１−２はデジタル映像信号を走査線１本分（１Ｈ）遅延させメモリ部７２１−３と乗算部７２２−３に出力する。メモリ部７２１−３はデジタル映像信号を走査線１本分（１Ｈ）遅延させ乗算部７２２−４に出力する。乗算部７２２−１は信号Ａと信号ｉを乗算して加算部７２３に出力する。乗算部７２２−２はメモリ部７２１−１から出力された信号と信号ｉを乗算して加算部７２３に出力する。乗算部７２２−３はメモリ部７２１−２から出力された信号と信号ｉを乗算して加算部７２３に出力する。乗算部７２２−４はメモリ部７２１−３から出力された信号と信号ｉを乗算して加算部７２３に出力する。加算部７２３は乗算部７２２−１〜７２２−４から出力された信号を加算する。この動作の一実施例を図８と図９を用いて説明する。
【００３２】
図９の加算部７２３出力の映像信号ＨＤ１’は、映像信号ＨＤ１〜ＨＤ４を加重平均した信号である。映像信号ＨＤ１’は、信号Ａの映像信号ＨＤ４を乗算部７２２−１で所定値と乗算した値と、メモリ部７２１−１出力の映像信号ＨＤ３を乗算部７２２−２で所定値と乗算した値と、メモリ部７２１−２出力の映像信号ＨＤ２を乗算部７２２−３で所定値と乗算した値と、メモリ部７２１−３出力の映像信号ＨＤ１を乗算部７２２−４で所定値と乗算した値を加算部７２３で加算して生成する。次に加算部７２３出力の映像信号ＨＤ２’は、映像信号ＨＤ４〜ＨＤ７を加重平均した信号である。映像信号ＨＤ２’は、信号Ａの映像信号ＨＤ７を乗算部７２２−１で所定値と乗算した値と、メモリ部７２１−１出力の映像信号ＨＤ６を乗算部７２２−２で所定値と乗算した値と、メモリ部７２１−２出力の映像信号ＨＤ５を乗算部７２２−３で所定値と乗算した値と、メモリ部７２１−３出力の映像信号ＨＤ４を乗算部７２２−４で所定値と乗算した値を加算部７２３で加算して生成する。同様に映像信号ＨＤ３’〜 ＨＤ２６２．５’まで生成する。
【００３３】
図９の加算部７２３の出力信号から加算部７２６の出力信号を生成する一実施例を図８と図１０を用いて説明する。
【００３４】
図８の加算部７２３から出力された映像信号は遅延部７２４−１と乗算部７２５−１に入力される。遅延部７２４−１は入力された映像信号を１画素分遅延させ遅延部７２４−２と乗算部７２５−２に出力する。遅延部７２４−２は入力された映像信号を１画素分遅延させ遅延部７２４−３と乗算部７２５−３に出力する。遅延部７２４−３は入力された映像信号を１画素分遅延させ遅延部７２４−４と乗算部７２５−４に出力する。遅延部７２４−４は入力された映像信号を１画素分遅延させ遅延部７２４−５と乗算部７２５−５に出力する。遅延部７２４−５は入力された映像信号を１画素分遅延させ乗算部７２５−６に出力する。乗算部７２５−１は加算部７２３から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−２は遅延部７２４−１から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−３は遅延部７２４−２から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−４は遅延部７２４−３から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−５は遅延部７２４−４から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。乗算部７２５−６は遅延部７２４−５から出力された映像信号と信号ｋを乗算して加算部７２６に出力する。加算部７２６は乗算部７２５−１乃至６から出力された信号を加算する。
【００３５】
図８の加算部７２３から出力される映像信号ＨＤ１’は、画素信号１〜１２９６で構成されている。
【００３６】
加算部７２６から出力される映像信号ＨＤ１”の画素信号１’は、加算部７２３から出力される画素信号１と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−１で乗算して加算部７２６に出力し、加算部７２６は乗算部７２５−１から入力される画素信号を画素信号１’として出力する。
【００３７】
加算部７２６から出力される映像信号ＨＤ１”の画素信号２’は、加算部７２３から出力される画素信号３と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ２の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号２と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ２の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号１と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ２の係数を乗算部７２５−３で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至３から出力される信号を加算して生成する。
【００３８】
加算部７２６から出力される映像信号ＨＤ１”の画素信号３’は、加算部７２３から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号４と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号３と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号２と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号１と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ３の係数を乗算部７２５−５で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至５から出力される信号を加算して生成する。
【００３９】
加算部７２６から出力される映像信号ＨＤ１”の画素信号４’は、加算部７２３から出力される画素信号７と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号６と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号４と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号３と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−５で乗算して加算部７２６に出力し、遅延部７２４−５から出力される画素信号２と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ４の係数を乗算部７２５−６で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至６から出力される信号を加算して生成する。
【００４０】
加算部７２６から出力される映像信号ＨＤ１”の画素信号５’は、加算部７２３から出力される画素信号９と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号８と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号７と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号６と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−５で乗算して加算部７２６に出力し、遅延部７２４−５から出力される画素信号４と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ５の係数を乗算部７２５−６で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至６から出力される信号を加算して生成する。
【００４１】
加算部７２６から出力される映像信号ＨＤ１”の画素信号６’は、加算部７２３から出力される画素信号１０と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−１で乗算して加算部７２６に出力し、遅延部７２４−１から出力される画素信号９と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−２で乗算して加算部７２６に出力し、遅延部７２４−２から出力される画素信号８と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−３で乗算して加算部７２６に出力し、遅延部７２４−３から出力される画素信号７と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−４で乗算して加算部７２６に出力し、遅延部７２４−４から出力される画素信号６と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−５で乗算して加算部７２６に出力し、遅延部７２４−５から出力される画素信号５と制御部７２８から信号ｋとして出力されるアドレス係数ａｄｄ１の係数を乗算部７２５−６で乗算して加算部７２６に出力し、加算部７２６で乗算部７２５−１乃至６から出力される信号を加算して生成する。同様に映像信号ＨＤ１”の画素信号７’から画素信号７２０’を生成する。
【００４２】
上記の動作により、加算部７２３から出力される映像信号ＨＤ１’の画素信号１〜１２９６を加算部７２６から出力される映像信号ＨＤ１”の画素信号１’〜７２０’に変換することができる。同様に映像信号ＨＤ２’〜映像信号ＨＤ２６２．５’を映像信号ＨＤ２”〜映像信号ＨＤ２６２．５”に変換することができる。
【００４３】
図８の加算部７２６出力から信号Ｂを生成する動作を図８と図９を用いて説明する。図９の加算部７２６から出力される映像信号ＨＤ１”はメモリ部７２７に入力される。メモリ部７２７は入力された映像信号ＨＤ１”を水平同期信号２１．１７９μｓで記憶し、水平同期信号６３．５５６μｓで読み出すことにより、映像信号ＳＤ１を生成する。同様に映像信号ＨＤ２”〜映像信号ＨＤ２６２．５”を水平同期信号２１．１７９μｓで逐次記憶し、水平同期信号６３．５５６μｓで逐次読み出すことにより、映像信号ＳＤ２〜ＳＤ２６２．５を生成することができる。
【００４４】
次に、他の一実施例の垂直同期期間の変換動作について説明する。
【００４５】
図９の信号ＡのＨＤ１からＨＤ７２９は垂直映像期間１５．４４０ｍｓであり、ＨＤ３７０からＨＤ７８７は垂直ブランキング期間である。図４で示しているように垂直ブランキング画素数が、第２のモードでは５８．７１４８３１と端数が生じている。ＳＤＴＶモードに変換時は、垂直ブランキング画素数の端数を取り除くため、垂直同期期間が１６．６８３ｍｓで信号Ａを生成している全回路を強制リセットする。このようにして、ＳＤＴＶモードの１フィールド期間を１６．６８３ｍｓ（５９．９４Ｈｚ）にすることができる。ＳＤＴＶモードの信号ＢのＳＤ１からＳＤ２４３は垂直映像期間１５．４４４ｍｓであり、ＳＤ２４４からＳＤ２６２．５は垂直ブランキング期間である。
【００４６】
このように第２のモードのデジタル映像信号からＳＤＴＶモードのデジタル映像信号へは容易に変換することができる。
【００４７】
上述の撮像部３は、ＣＣＤやＣＭＯＳ等の撮像素子である。
【００４８】
以上本発明について詳細に説明したが、本発明は、ここに記載されたテレビジョンカメラ装置に限定されるものではなく、上記以外のテレビジョンカメラ装置に広く適用することができることは言うまでもない。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施例の撮像装置を示すブロック図。
【図２】本発明の一実施例のフォーマット変換部を示すブロック図。
【図３】本発明の一実施例を説明するための図。
【図４】本発明の一実施例を説明するためのメモリテーブル。
【図５】本発明の一実施例の水平画素数変換を説明するための図。
【図６】本発明の一実施例の垂直画素数変換を説明するための図。
【図７】本発明の一実施例を説明するためのタイミングチャート。
【図８】本発明の他の一実施例のフォーマット変換部を示すブロック図。
【図９】本発明の他の一実施例を説明するためのタイミングチャート。
【図１０】本発明の他の一実施例の水平画素数変換を説明するための図。
【符号の説明】
【００５０】
１：撮像装置、２：レンズ部、３：撮像部、４：ＣＤＳ部、５：アンプ部、６：Ａ／Ｄ変換部、７：フォーマット変換部、８：映像信号処理部、９：映像信号出力部、１０：駆動部、１１：ＣＰＵ、７０１，７０２，７０４，７１１，７２０：切替部、７０３：水平画素数変換部、１２，７０５−１〜３，７０６−１〜３，７２１−１〜３，７２７：メモリ部、７０７−１〜３，７０８−１〜３，７２２−１〜４，７２５−１〜６：乗算部、７０９，７１０，７２３，７２６：加算部、７１２，７２８：制御部、７２４−１〜５：遅延部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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