(57)【要約】【課題】セル間干渉効果を抑制しつつ電極間絶縁膜容量の減少を抑制可能な半導体記憶装置を提供する。【解決手段】ビット線方向に沿った断面において、第１導電膜１４、第１導電膜１４を挟んで互いに対向して配置された第１側壁絶縁膜４０、並びに、第１側壁絶縁膜４０及び第１導電膜１４上に設けられた第２導電膜２６を含む浮遊ゲート電極と、第２導電膜２６上の電極間絶縁膜２８と、電極間絶縁膜２８上の第３導電膜３０、及び第３導電膜３０上の第４導電膜３４を含む制御ゲート電極とを備えるメモリトランジスタを複数個配置する。【選択図】図３
2008053295.tif 000002
【特許請求の範囲】
【請求項１】
ビット線方向に沿った断面において、第１導電膜、前記第１導電膜を挟んで互いに対向して配置された第１側壁絶縁膜、並びに、前記第１側壁絶縁膜及び前記第１導電膜上に設けられた第２導電膜を含む浮遊ゲート電極と、
前記第２導電膜上の電極間絶縁膜と、
前記電極間絶縁膜上の第３導電膜、及び前記第３導電膜上の第４導電膜を含む制御ゲート電極
とを備えるメモリトランジスタを複数個配置したことを特徴とする半導体記憶装置。
【請求項２】
前記第２及び第３導電膜が、酸化物導電膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２及び第３導電膜が、少なくとも白金族金属及び該白金族金属の導電性酸化物を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１導電膜が、多結晶シリコンであることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体基板にゲート絶縁膜、第１導電膜、第２導電膜、電極間絶縁膜、第３導電膜、及び第４導電膜を順に積層した構造を備えるゲート構造を形成し、
前記第２及び第３導電膜の導電性を保持し、少なくとも前記第１導電膜の側壁を酸化する
ことを含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその半導体記憶装置の製造方法に関し、特に浮遊ゲート電極を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、大規模集積回路（ＬＳＩ）の高密度化に伴い、半導体記憶装置で用いられるゲート絶縁膜やキャパシタ絶縁膜は薄膜化の一途をたどっている。薄膜化に伴うリーク電流の上昇を避けるため、３次元化などのように半導体記憶装置の構造を変更することによる対策が図られている。その一方、高誘電率絶縁膜を用いることで物理膜厚を増やしリーク電流の上昇を抑えることが試みられている。
【０００３】
特に、電気的書き換え可能なリードオンリーメモリ（ＥＥＰＲＯＭ）などの不揮発性半導体記憶装置においては、電荷蓄積層である浮遊ゲート電極と制御ゲート電極との間に形成するインターポリ絶縁膜（ＩＰＤ）などの電極間絶縁膜に関して、例えば、シリコン酸化（ＳｉＯ２）膜／シリコン窒化（Ｓｉ３Ｎ４）膜／ＳｉＯ２膜（ＯＮＯ膜）のような積層膜などを用いて高誘電率化が図られている。更に、電極間絶縁膜の面積を増大させるために３次元的な構造を適用することも試みられている。しかし、不揮発性半導体記憶装置のメモリセル間の距離が縮小するにつれ、隣接するメモリセルの浮遊ゲート電極間の対向側面容量に起因するセル間干渉効果が著しく増大して書き込みエラーなどが発生し記憶特性を劣化させる。そのため、３次元的な構造による面積の増大は困難である。
【０００４】
次世代の不揮発性半導体記憶装置の実現するために、電極間絶縁膜として、従来よりも高誘電率を有する絶縁膜を用いることが必要となる。高誘電率絶縁膜を用いることにより、電極間絶縁膜の面積を増大させずに電極間絶縁膜の容量を大きくできるので、３次元的な構造にする必要がなくなり、製造工程を簡略化できる。結果として、メモリセルは高性能化し、かつ、半導体記憶装置の製造方法は容易になり、高歩留まりな製造方法を実現することが可能となる。
【０００５】
しかしながら、不揮発性半導体記憶装置の微細化に伴うセル間干渉効果の増大ため、単に電極間絶縁膜として高誘電率絶縁膜を用いるだけでは、記憶特性の劣化を抑制することはできない。例えば、メモリセルアレイの行方向（ワード線方向）に隣接するメモリセルトランジスタの浮遊ゲート電極間を分離する素子分離絶縁膜に低誘電率絶縁膜を用いて、対向する浮遊ゲート電極間の対向側面容量を抑制することができる。
【０００６】
列方向（ビット線方向）に隣接する浮遊ゲート電極間の対向側面容量を抑制するため、隣接するメモリセルの浮遊ゲート電極の側面を酸化して浮遊ゲート電極間距離を増加する技術がある。更に、浮遊ゲート電極の側壁酸化による電極間絶縁膜容量の減少を防止し、カップリング比を増大させるため、高誘電率酸化膜を酸化剤バリア膜で挟んだ積層膜を電極間絶縁膜に用いる技術が提案されている（例えば、特許文献１参照。）。浮遊ゲート電極側壁の酸化の際に、高誘電率酸化膜を介しての酸化剤の侵入が窒化シリコン（Ｓｉ３Ｎ４）膜などの酸化剤バリア膜により防止できるため、電極間絶縁膜との界面近傍での浮遊ゲート電極及び制御ゲート電極の酸化が抑制されるためである。なお、「カップリング比」とは、トンネル絶縁膜容量と電極間絶縁膜容量との和に対する電極間絶縁膜容量の比である。
【０００７】
しかし、高誘電率絶縁膜を挟む酸化剤バリア膜により電極間絶縁膜容量が減少するため、実質的にはカップリング比を十分には増大させることはできない。このように、セル間干渉効果を抑制しつつ電極間絶縁膜容量を減少させずに不揮発性半導体記憶装置の微細化、高集積化を図ることが困難という問題がある。
【特許文献１】特開２００５−１９７３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、セル間干渉効果を抑制しつつ電極間絶縁膜容量の減少を抑制可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、（イ）ビット線方向に沿った断面において、第１導電膜、第１導電膜を挟んで互いに対向して配置された第１側壁絶縁膜、並びに、第１側壁絶縁膜及び第１導電膜上に設けられた第２導電膜を含む浮遊ゲート電極と、（ロ）第２導電膜上の電極間絶縁膜と、（ハ）電極間絶縁膜上の第３導電膜、及び第３導電膜上の第４導電膜を含む制御ゲート電極とを備えるメモリトランジスタを複数個配置した半導体記憶装置が提供される。
【００１０】
本発明の第２の態様によれば、（イ）半導体基板にゲート絶縁膜、第１導電膜、第２導電膜、電極間絶縁膜、第３導電膜、及び第４導電膜を順に積層した構造を備えるゲート構造を形成し、（ロ）第２及び第３導電膜の導電性を保持し、少なくとも第１導電膜の側壁を酸化することを含む半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、セル間干渉効果を抑制しつつ電極間絶縁膜容量の減少を抑制可能な半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることが出来る。
【００１３】
本発明の実施の形態に係る半導体記憶装置は、図１に示すように、ＮＡＮＤ型電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）である。メモリセルアレイ１２０の周辺にはトップ・ページバッファ１２１、ボトム・ページバッファ１２２、レフト・ロウデコーダ／チャージポンプ１２３、ライト・ロウデコーダ／チャージポンプ１２４等の周辺回路（２１、２２、２３、２４）が配置されている。
【００１４】
メモリセルアレイ１２０は、図２に示すように、行方向に配列される複数のワード線ＷＬ1k、ＷＬ2k、・・・、ＷＬ32k、ＷＬ1k-1、・・・と、このワード線ＷＬ1k、ＷＬ2k、・・・、ＷＬ32k、ＷＬ1k-1、・・・と直交する列方向に配列される複数のビット線ＢＬ2j-1、ＢＬ2j、ＢＬ2j+1、・・・を備えている。そして、図２の列方向には、複数のワード線ＷＬ1k、ＷＬ2k、・・・、ＷＬ32k、ＷＬ1k-1、・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図１及び図２の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリ（ＮＡＮＤ）セルカラムを構成した場合を示している。
【００１５】
ＮＡＮＤセルカラムの配列の両端には、列方向に隣接して配置され、ＮＡＮＤセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤｋ、ＳＧＳｋが接続されている。選択トランジスタの一方のソース・ドレイン領域には、ソース配線ＳＬｋが接続されている。また、複数のビット線コンタクトＢＣ及びソースコンタクトＳＣが、選択トランジスタのソース・ドレイン領域に接続される。
【００１６】
トップ・ページバッファ１２１及びボトム・ページバッファ１２２は、ビット線ＢＬ2j-1、ＢＬ2j、ＢＬ2j+1、・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ１２３、ライト・ロウデコーダ／チャージポンプ１２４はワード線ＷＬ1k、ＷＬ2k、・・・、ＷＬ32k、ＷＬ1k-1、・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００１７】
図３は図２のＡ−Ａ方向（列方向）から見たメモリセルアレイ１２０の一部を示す模式的な断面図、図４は図２のＢ−Ｂ方向（行方向）から見たメモリセルアレイ１２０の一部を示す模式的な断面図である。即ち、図３は、図１のビット線ＢＬ2j-1、ＢＬ2j、ＢＬ2j+1、・・・方向に沿った切断面に相当し、図４は図１のワード線ＷＬ1k、ＷＬ2k、・・・、ＷＬ32k、ＷＬ1k-1、・・・方向に沿った切断面に相当する。図３及び図４に示すように、ｐ型の半導体基板１０の表面にメモリセルトランジスタのソース・ドレイン領域４２が形成され、それぞれのソース・ドレイン領域４２の間に定義されるチャネル領域上にゲート絶縁膜（トンネル酸化膜）１２が配置されている。ソース・ドレイン領域４２は、ｐ型の半導体基板１０中に高濃度にｎ型不純物をドープしたｎ+型の半導体領域である。図３では図示を省略しているが、図１及び図２から明らかなように、ＮＡＮＤセルカラムの端部にはメモリセルトランジスタとほぼ同様な構造の選択トランジスタが位置し、選択トランジスタのソース・ドレイン領域が、ビット線コンタクト領域、あるいはソースコンタクト領域として機能している。なお、ｐ型の半導体基板１０の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でも良い。
【００１８】
ゲート絶縁膜（トンネル酸化膜）１２上には、電荷を蓄積するための浮遊ゲート電極（１４、１６、２６、４０）と、浮遊ゲート電極（１４、１６、２６、４０）上の電極間絶縁膜２８と、電極間絶縁膜２８上の制御ゲート電極（３０、３２、３４、４１、４１ａ）が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。図示を省略しているが、選択トランジスタも、ゲート絶縁膜（トンネル酸化膜）１２、浮遊ゲート電極（１４、１６、２６、４０）、電極間絶縁膜２８、及び制御ゲート電極（３０、３２、３４、４１、４１ａ）からなるゲート電極構造を備えている。選択トランジスタでは、電極間絶縁膜２８に設けられた開口部を介して、制御ゲート電極（３０、３２、３４、４１、４１ａ）と浮遊ゲート電極（１４、１６、２６、４０）とが電気的に導通している。図２及び図４に示すように、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極（１４、１６、２６、４０）は、素子分離溝２２に埋め込まれた素子分離絶縁膜２４を介して行方向（ワード線方向）に対向している。
【００１９】
電荷蓄積層となる浮遊ゲート電極（１４、１６、２６、４０）は、第１導電膜１４、第１側壁酸化膜４０、第１酸化防止膜１６、及び第２導電膜２６を有する。第１導電膜１４はゲート絶縁膜１２上に設けられる。ソース・ドレイン領域４２の対向する列方向（ビット線方向）に沿った断面において、ＳｉＯ２などの第１側壁絶縁膜４０は、第１導電膜１４を挟んで互いに対向して配置される。第１酸化防止膜１６は、第１側壁絶縁膜４０及び第１導電膜１４上に設けられる。第２導電膜２６は、第１酸化防止膜１６上で電極間絶縁膜２８の下に設けられる。
【００２０】
制御ゲート電極（３０、３２、３４、４１、４１ａ）は、第３導電膜３０、第２酸化防止膜３２、第４導電膜３４、第２側壁絶縁膜４１、及びキャップ絶縁膜４１ａを有する。第３導電膜３０は、電極間絶縁膜２８上に設けられる。第２酸化防止膜３２は、第３導電膜３０上に設けられる。第４導電膜３４は、第２酸化防止膜３２上に設けられる。列方向（ビット線方向）に沿った断面において、ＳｉＯ２などの第２側壁絶縁膜４１が、第２酸化防止膜３２上で第４導電膜３４を挟んで互いに対向して配置される。ＳｉＯ２、Ｓｉ３Ｎ４などのキャップ絶縁膜４１ａが、第２側壁絶縁膜４１及び第４導電膜３４上に設けられる。第３導電膜３０は、電極間絶縁膜２８を挟んで第２導電膜２６と対向する。
【００２１】
図３に示すように、列方向（ビット線方向）の断面において、第２及び第３導電膜２６、３０、並びに電極間絶縁膜２８で規定されるキャパシタの寸法は、メモリセルのセル長Ｗｂにほぼ等しい。ゲート絶縁膜１２と接する第１導電膜１４の寸法Ｗａは、メモリセルトランジスタのゲート長に対応し、第１側壁絶縁膜４０の厚さの分だけセル長Ｗｂより小さい。したがって、電極間絶縁膜容量を規定する第２及び第３導電膜２６、３０の寸法は、第１導電膜１４の寸法より大きくなる。なお、第４導電膜３４の寸法は、第１導電膜１４の寸法Ｗａとほぼ等しい。
【００２２】
図３に示す列方向に沿った断面図に明らかなように、本発明の実施の形態に係る半導体記憶装置では、各メモリセルトランジスタの浮遊ゲート電極（１４、１６、２６、４０）が、層間絶縁膜４４を介して対向している。この際、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊ゲート電極（１４、１６、２６、４０）間に、層間絶縁膜４４として熱酸化ＳｉＯ２膜の比誘電率３．９よりも比誘電率εrの低い低誘電率絶縁膜を埋め込めば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向セル間干渉効果による書き込みエラーなどを抑制することができる。
【００２３】
なお、図示を省略しているが、コンタクトプラグが層間絶縁膜４４に埋め込まれ、低いコンタクト抵抗で、ビット線コンタクト領域にオーミック接触をしている。コンタクトプラグは、層間絶縁膜４４の上に配置されたビット線（ＢＬ2j-1）４６に接続されている。図４では、ビット線ＢＬ2j-1、ＢＬ2jが層間絶縁膜４４の上に配置されているが、層間絶縁膜４４にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００２４】
なお、図示を省略しているが、周辺トランジスタは、選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊ゲート電極（１４、１６、２６、４０）及び電極間絶縁膜２８分を除去した、制御ゲート電極（３０、３２、３４、４１、４１ａ）のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【００２５】
第２及び第３導電膜２６、３０として、ランタンニッケル酸化物（ＬａＮｉＯ３）、ランタンチタン酸化物（ＬａＴｉＯ３）、ランタンコバルト酸化物（ＬａＣｏＯ３）、ストロンチウムルテニウム酸化物（ＬａＲｕＯ３）、酸化ルテニウム（ＲｕＯ２）、及び酸化イリジウム（ＩｒＯ２）などの酸化物導電体が用いられる。例えば、ＬａＮｉＯ３膜は、抵抗率が約２０μΩｃｍであり、良導電体である。第１及び第２酸化防止膜１６、３２として、酸素や水などの酸化剤に対して反応や内方拡散が小さい炭化シリコン（ＳｉＣ）などの導電膜が用いられる。第１導電膜１４として、燐（Ｐ）、砒素（Ａｓ）などのｎ型不純物をドープした多結晶シリコン（以下において、「ドープドポリＳｉ」と称す。）などの導電膜が用いられる。第４導電膜３４として、ドープドポリＳｉなどの導電膜が用いられる。また、第４導電膜３４として、ドープドポリＳｉ膜、及びタングステンシリサイド（ＷＳｉ２）膜の２層構造から構成されていても良い。シリサイド膜としては、ＷＳｉ２膜の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜を多結晶シリコン膜の上に配置して、この高導電率の金属膜がワード線ＷＬ1k、ＷＬ2k、・・・、ＷＬ32k、ＷＬ1k-1、・・・を兼用するようにしても良い。また、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜の代わりにドープドポリＳｉ膜の上に配置しても良い。
【００２６】
電極間絶縁膜２８としては、種々の絶縁膜が使用可能である。しかし、半導体記憶装置として機能させるためには、浮遊ゲート電極（１４、１６、２６、４０）と制御ゲート電極（３０、３２、３４、４１、４１ａ）の電極間絶縁膜２８を介した容量は一定の値を確保する必要がある。特に、最小線幅が約３０ｎｍ以下に微細化された半導体記憶装置では、浮遊ゲート電極（１４、１６、２６、４０）と制御ゲート電極（３０、３２、３４、４１、４１ａ）の対向面積が小さくなる。浮遊ゲート電極（１４、１６、２６、４０）と制御ゲート電極（３０、３２、３４、４１、４１ａ）間の結合容量の関係から、ＳｉＯ2膜より比誘電率εrが大きい高誘電率絶縁材料が好ましい。例えば、電極間絶縁膜２８として、ハフニウムアルミネート（ＨｆＡｌＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、ランタンアルミネート（ＬａＡｌＯ）等の高誘電率絶縁膜が好適である。
【００２７】
また、電極間絶縁膜２８として、比誘電率が約５以上のＯＮＯ膜を用いてもよい。また、酸化ストロンチウム（ＳｒＯ）膜、窒化シリコン（Ｓｉ3Ｎ4）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化マグネシウム（ＭｇＯ）膜、酸化イットリウム（Ｙ2Ｏ3）膜、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化ビスマス（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。更には、ＳｉＯ2膜とこれらの複合膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが５〜６以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが５〜６以上になる組み合わせを選択することが好ましい。なお、以下の説明では、電極間絶縁膜２８にＨｆＡｌＯ膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
【００２８】
層間絶縁膜４４として、炭素（Ｃ）或いはフッ素（Ｆ）を添加した一酸化珪素(ＳｉＯＣ，ＳｉＯＦ)等の無機系絶縁材料、水素化シルセスオキサンポリマ（ＨＳＱ）、アルキルシルセスキオキサンポリマ（ＭＳＱ）、水素化アルキルシルセスキオキサンポリマ（ＨＯＳＰ）、及び有機シリカなどのスピンオングラス（ＳＯＧ）、ポリアリレンエーテル（ＰＡＥ），ベンゾシクロブテン（ＢＣＢ）などのスピンオンダイエレクトリック（ＳＯＤ）や、これらの材料を多孔質化した低誘電率絶縁膜が使用可能である。素子分離絶縁膜２４として、上記した無機系絶縁材料、ＳＯＧ，及びＳＯＤなどの低誘電率絶縁膜に加え、ポリシラザン（ＰＳＺ）などのＳＯＤ有機ポリマ低誘電率絶縁膜が使用可能である。
【００２９】
通常、不揮発性半導体記憶装置では、微細化に伴い、セル面積が減少するのに加えてセル間の距離が小さくなる。電荷蓄積層となる浮遊ゲート電極に蓄積される信号電荷量は、電極間絶縁膜を挟んで対向する浮遊ゲート電極と制御ゲート電極で規定されるキャパシタの電極間絶縁膜容量に比例する。セル面積が減少すると電極間絶縁膜容量は減少する。セル間距離が小さくなると、隣接する浮遊ゲート電極間の対向側面容量が増加する。そのため、隣接セルの浮遊ゲート電極の電位の変動によりメモリセルトランジスタの閾値が変動するセル間干渉効果が顕著になってくる。セル間干渉効果を低減させるためには浮遊ゲート電極の信号電荷量の増加、もしくは隣接する浮遊ゲート電極間の対向側面容量の低減が重要になる。
【００３０】
隣接する浮遊ゲート電極間の対向側面容量を減少させるために、浮遊ゲート電極の寸法を縮小してセル面積を小さくすることが一つの解になる。しかし、単にセル面積を小さくすると、電極間絶縁膜容量が小さくなってしまう。また、元々最小寸法でセル面積は設計されるため、浮遊ゲート電極面積を小さくすることは難しい。
【００３１】
一方、メモリセルのリーク電流を押さえるために、浮遊ゲート電極の側面を酸化する手法がとられている。浮遊ゲート電極側壁のポリＳｉを酸化することにより、隣接する浮遊ゲート電極間距離が遠くなるため隣接する浮遊ゲート電極間の対向側面容量を減少させることが可能となる。しかし、浮遊ゲート電極がポリＳｉのみで形成されている場合には、浮遊ゲート電極側壁の酸化により実質的なセル面積が減少し電極間絶縁膜容量が小さくなってしまう。
【００３２】
実施の形態に係る不揮発性半導体記憶装置では、電極間絶縁膜２８を挟んで対向する第２及び第３導電膜２６、３０に酸化物導電体が用いられる。浮遊ゲート電極（１４、１６、２６、４０）の第１導電膜１４のポリＳｉ側壁酸化を行うと、図３に示したように、隣接する第１導電膜１４間距離がＤｂからＤａに増加する。また、メモリセルトランジスタのゲート長に相当する第１導電膜１４の寸法がＷｂからＷａに縮小する。一方、第２及び第３導電膜２６、３０は酸化物導電体であり、側壁酸化されず導電性が保持されるため、側壁酸化工程後も寸法変動はない。その結果、浮遊ゲート電極（１４、１６、２６、４０）間の対向側面容量を低減することができる。第１導電膜１４の寸法の縮小により、ゲート絶縁膜容量が減少する。電極間絶縁膜２８を挟む第２及び第３導電膜２６、３０で規定される電極間絶縁膜容量は変化しない。したがって、セル間干渉効果を抑制してカップリング比を増加させることができ、信号電荷量を確保することが可能となる。
【００３３】
例えば、メモリセルのセル長Ｗｂが約３０ｎｍの場合、第１側壁絶縁膜４０を約１ｎｍ〜約１０ｎｍの厚さにするのが望ましい。ポリＳｉの自然酸化膜の厚さが約１ｎｍであるため、第１側壁絶縁膜４０を約１ｎｍ以上の厚さにするのが望ましい。また、第１側壁絶縁膜４０を約１０ｎｍ以上の厚さにすると、第１導電膜１４の寸法Ｗａが約１０ｎｍ以下となる。この場合、メモリセルトランジスタのゲート長が約１０ｎｍ以下となるため、短チャネル効果などにより、メモリセルトランジスタの性能が劣化する。
【００３４】
また、実施の形態に係る不揮発性半導体記憶装置では、層間絶縁膜４４及び素子分離絶縁膜２４に低誘電率絶縁膜を用いている。したがって、隣接する浮遊ゲート電極間の対向側面容量を低減することができる。
【００３５】
また、実施の形態に係る不揮発性半導体記憶装置では、第１及び第２導電膜１４、２６間、並びに第３及び第４導電膜３０、３４間にそれぞれ、第１及び第２酸化防止膜１６、３２が設けられている。そのため、ポリＳｉ側壁酸化時に第２及び第３導電膜２６、３０の酸化物導電体からの酸化剤の拡散を防止することができる。したがって、第１及び第２酸化防止膜１６、３２との境界近傍の第１及び第４導電膜１４、３４のポリＳｉの酸化を防止することができる。
【００３６】
次に、図５〜図１５を用いて、本発明の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３７】
（イ）まず、図５に示すように、Ｓｉ基板などのｐ型半導体基板１０（もしくはｎ型シリコン基板中に形成したｐ型ウエル）の上に、熱酸化などによりゲート絶縁膜（トンネル絶縁膜）１２を約１〜約１５ｎｍの厚さに形成する。ゲート絶縁膜１２の上に化学気相成長（ＣＶＤ）などによりドープドポリＳｉの第１導電膜１４を約１０〜約２００ｎｍの厚さに成膜する。ＣＶＤなどにより、ＳｉＣなどの第１酸化防止膜１６を約１０ｎｍの厚さに成膜する。引き続き、厚さが約５０〜約２００ｎｍのＳｉ３Ｎ４膜１８、厚さが約５０〜約４００ｎｍのＳｉＯ２膜２０を堆積する。その後、フォトリソグラフィなどにより、フォトレジストを所望のパターンに加工してレジストマスク１００を形成する。
【００３８】
（ロ）図６に示すように、レジストマスク１００をマスクとして、反応性イオンエッチング（ＲＩＥ）などによりＳｉＯ２膜２０を選択的に除去する。レジスト剥離液などによりレジストマスク１００を除去した後、パターニングされたＳｉＯ２膜２０をマスクとして、ＲＩＥなどによりＳｉ３Ｎ４膜１８を選択的に除去する。引き続き、ＲＩＥなどにより第１酸化防止膜１６、第１導電膜１４、ゲート絶縁膜１２、半導体基板１０を選択的に除去して半導体基板１０に素子分離溝２２を形成する。ＲＩＥなどにより露出した第１導電膜１４、ゲート絶縁膜１２及びシリコン半導体基板１０の表面のダメージを除去するための高温後酸化工程を行う。
【００３９】
（ハ）図７に示すように、ＰＳＺ膜等のＳＯＤを約２００〜約１５００ｎｍの厚さに塗布し、素子分離絶縁膜２４を素子分離溝２２に埋め込む。素子分離絶縁膜２４を窒素雰囲気又は酸素雰囲気での高温の熱処理を行い、素子分離絶縁膜２４を高密度化する。化学機械研磨（ＣＭＰ）などにより、Ｓｉ３Ｎ４膜１８をストッパーとして素子分離絶縁膜２４を平坦化する。Ｓｉ３Ｎ４膜１８の上の素子分離絶縁膜２４及びＳｉＯ２膜２０が除去される。ＳｉＯ２と選択比をもってＳｉ３Ｎ４をエッチングすることが可能なホット燐酸（Ｈ3ＰＯ4）を用いて、Ｓｉ３Ｎ４膜１８を除去する。
【００４０】
（ニ）図８に示すように、Ｓｉ３Ｎ４膜１８が除去された溝内を埋め込むように第２導電膜２６を、段差被覆性に優れたスパッタリングなどにより成膜する。第２導電膜２６としては、ＬａＮｉＯ３などの酸化物導電膜が用いられる。次いで、ＣＭＰにより素子分離絶縁膜２４をストッパーとして第２導電膜２６を厚さが約１０ｎｍとなるように平坦化する。素子分離絶縁膜２４の上に堆積した第２導電膜２６は除去される。
【００４１】
（ホ）図９に示すように、平坦化した第２導電膜２６と素子分離絶縁膜２４の上にＳｉＯ２よりも高誘電率を有する電極間絶縁膜２８を成膜する。ここで、電極間絶縁膜２８としては、ＳｉＯ２膜の比誘電率約３．８〜約４よりも大きく、特にＯＮＯ膜の比誘電率約５〜約５．５よりも大きい膜であることが望ましい。実施の形態では電極間絶縁膜２８としてＨｆＡｌＯを用いる。例えば、原子層堆積（ＡＬＤ）によるＨｆＡｌＯ膜の成膜方法の詳細を以下に述べる。
【００４２】
半導体基板１０を、圧力が約４０Ｐａに保持された真空チャンバ中に搬入し、半導体基板１０を基板温度２９０℃に加熱する。半導体基板１０にアルミニウム（Ａｌ）の原料ガスであるトリメチルアルミニウム（ＴＭＡ）と酸化剤であるオゾン（Ｏ3）を交互に流し供給することにより、Ａｌ原子層とＯ原子層からなる酸化アルミニウム（ＡｌＯ）膜を成膜する。また、半導体基板１０にハフニウム（Ｈｆ）の原料ガスであるテトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）とＯ3を交互に流し供給することにより、Ｈｆ原子層とＯ原子層からなる酸化ハフニウム（ＨｆＯ）膜を成膜する。このＡｌＯ膜とＨｆＯ膜をそれぞれ所望の層数繰り返すことにより、必要とされるＡｌとＨｆの組成比及び膜厚のＨｆＡｌＯ膜を成膜する。
【００４３】
例えば、ＴＭＡ及びＴＥＭＡＨのキャリアガスの流量はそれぞれ約２００ｓｃｃｍ及び約５００ｓｃｃｍで、Ｏ3の流量は約５ｓｌｍである。Ｏ3の濃度は約２５０ｇ/ｍ３である。また、原料ガスの供給時間はそれぞれ、ＴＭＡが約１秒で、ＴＥＭＡＨ が約２秒で、Ｏ3が約３秒である。更に、ＴＭＡとＯ3の交互供給の間、及びＴＥＭＡＨとＯ3の交互供給の間に、真空チャンバ内の雰囲気のパージのための窒素（Ｎ2）ガスを約５ｓｌｍで約２〜約３秒間流す。
【００４４】
具体的な交互供給の回数としては、ＴＥＭＡＨとＯ3の交互供給を１３回繰り返すごとにＴＭＡとＯ3の交互供給を１回行うというシーケンスを１８回繰り返す。このようにして、膜厚が約２５ｎｍのＨｆＡｌＯ膜を成膜する。ここで、ＴＥＭＡＨとＯ3の交互供給の１３回を増減することで、ＡｌとＨｆの組成比を変更することができる。また、シーケンスの繰り返しの１５回を増減することで、ＨｆＡｌＯ膜の膜厚を増減することができる。
【００４５】
なお、ＴＥＭＡＨとＯ3の交互供給の回数とＴＭＡとＯ3の交互供給の回数の比を１３：１で行っているが、交互供給の回数の比は、４：１以上、１００：１以下の範囲、望ましくは９：１以上、１９：１以下の範囲が用いられる。ＨｆＡｌＯ膜は比誘電率が約１０〜約２５の高誘電率絶縁膜で、膜中のＨｆ濃度を高めるほど比誘電率が大きくなる。しかし、Ａｌ原子と比べ、Ｈｆ原子はＯ原子との結合力が弱く、ＨｆＡｌＯ膜中のＨｆ濃度が高くなるほど酸素欠損を生じやすくなる。酸素欠損はＨｆＡｌＯ膜のリーク電流を上昇させる原因になる。Ａｌ交互供給の回数の比が４：１未満では、ＨｆＡｌＯ膜の比誘電率が低下してしまう。Ａｌ交互供給の回数の比が１００：１を越えると、ＨｆＡｌＯ膜中のＨｆ濃度の増加により、ＨｆＡｌＯ膜のリーク電流が増加してしまう。
【００４６】
成膜後、約５００〜約１２００℃の温度で、例えば、炉アニールにより約１０分〜約２時間、あるいはランプアニールにより約１秒〜約３０分のポストデポジションアニール（ＰＤＡ）を行う。このＰＤＡにより、ＨｆＡｌＯ膜の高密度化を行い、膜質が改善される。
【００４７】
（ヘ）図１０に示すように、電極間絶縁膜２８の上に第３導電膜３０、第２酸化防止膜３２、及び第４導電膜３４をスパッタリング及びＣＶＤなどにより順次成膜する。第３導電膜３０として、厚さが約１０ｎｍのＬａＮｉＯ３などの酸化物導電膜が用いられる。第２酸化防止膜３２として、厚さが約１０ｎｍのＳｉＣなどが用いられる。第４導電膜３４として、厚さが約１０ｎｍ〜約２００ｎｍのドープドポリＳｉなどが用いられる。
【００４８】
（ト）図１１及び図１２に示すように、第４導電膜３４の上に塗布したフォトレジストをフォトリソグラフィなどにより所望のパターンに加工してレジストマスク１０２を形成する。レジストマスク１０２をマスクとして、ＲＩＥなどにより、第４導電膜３４、第２酸化防止膜３２、第３導電膜３０、電極間絶縁膜２８、第２導電膜２６、第１酸化防止膜１６、第１導電膜１４、及びゲート絶縁膜１２を選択的に除去する。その結果、図１２に示すように、行方向（ワード線方向）に延びる複数のスリット状のセル分離溝３８で分離されたメモリセルトランジスタのゲート構造が形成される。
【００４９】
（チ）図１３及び図１４に示すように、各ゲート構造の第１及び第４導電膜１４、３４を熱酸化して、第１側壁絶縁膜４０、第２側壁絶縁膜４１、及びキャップ絶縁膜４１ａを形成する。その結果、列方向（ビット線方向）に沿った断面において、セルカラム内でセル分離溝３８で互いに分離された各メモリセルトランジスタの第３導電膜３０、第２酸化防止膜３２、第４導電膜３４、第２側壁絶縁膜４１、及びキャップ絶縁膜４１ａからなる制御ゲート電極（３０、３２、３４、４１、４１ａ）が形成される。同様に、各メモリセルトランジスタの第１導電膜１４、第１酸化防止膜１６、第２導電膜２６、及び第１側壁絶縁膜４０からなる浮遊ゲート電極（１４、１６、２６、４０）が形成される。セル分離溝３８で分離されたゲート構造をマスクとして、自己整合的に、セル分離溝３８に露出した半導体基板１０に砒素（Ａｓ）、或いは燐イオン（Ｐ）等のｎ型不純物のイオンを注入する。イオン注入後の活性化アニールにより、半導体基板１０の表面に、ｎ＋型ソース・ドレイン領域４２を形成する。
【００５０】
（リ）図１５に示すように、セル分離溝３８にＳＯＧなどの低誘電率絶縁膜を埋め込むように塗布して、層間絶縁膜４４を形成する。次に、フォトレジストを全面に塗布後、フォトリソグラフィなどによりフォトレジストをパターニングし、レジストマスクを形成する。このレジストマスクをマスクとして、ＲＩＥなどにより、層間絶縁膜４４にコンタクトホール（図示省略）を開口する。スパッタリングなどによりコンタクトホールにタングステン等のコンタクトプラグ（図示省略）を埋め込む。更に、スパッタリング、フォトリソグラフィ及びエッチングなどにより層間絶縁膜４４の上にビット線４６をパターニングする。このようにして、図３及び図４に示す実施の形態に係る半導体記憶装置が完成する。
【００５１】
実施の形態に係る半導体記憶装置の製造方法では、電極間絶縁膜２８を挟んで対向する第２及び第３導電膜２６、３０に酸化物導電体が用いられる。第１及び第４導電膜１４、３４の側壁酸化においても、第２及び第３導電膜２６、３４の導電性は保持される。したがって、浮遊ゲート電極（１４、１６、２６、４０）間の対向側面容量を低減し、且つ、ゲート絶縁膜容量を低減することができる。更に、電極間絶縁膜２８を挟む第２及び第３導電膜２６、３０で規定される電極間絶縁膜容量は変化しない。したがって、セル間干渉効果を抑制してカップリング比を増加させることができ、信号電荷量を確保することが可能となる。
【００５２】
また、実施の形態に係る半導体記憶装置の製造方法では、第１及び第２導電膜１４、２６間、並びに第３及び第４導電膜３０、３４間にそれぞれ、第１及び第２酸化防止膜１６、３２が設けられている。そのため、第１及び第４導電膜１４、３４の側壁酸化時に、第２及び第３導電膜２６、３０の酸化物導電体を介しての酸化剤の拡散を防止することができる。したがって、第１及び第２酸化防止膜１６、３２との境界近傍の第１及び第４導電膜１４、３４のポリＳｉの酸化を防止することができる。
【００５３】
また、ＨｆＡｌＯなどの高誘電率絶縁膜はＯ原子の結合力が弱い。ポリＳｉのような導電膜をＨｆＡｌＯ膜上に直接堆積して電極として用いると、後熱工程の際に界面でＳｉ原子がＨｆＡｌＯのＯ原子と反応する。この反応によりＨｆＡｌＯ中に酸素欠損が生じ、ＨｆＡｌＯ膜のリーク電流が増加する。実施の形態では、電極間絶縁膜２８とポリＳｉの第１及び第４導電膜１４、３４との間に酸化物導電体の第２及び第３導電膜２６、３０を用いることにより、電極間絶縁膜２８の酸素欠損の発生を抑制することができ、リーク電流を抑制することが可能となる。
【００５４】
（その他の実施の形態）
上記のように、本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５５】
例えば、実施の説明においては、第２及び第３導電膜２６、３０として酸化物導電体を用いている。第２及び第３導電膜２６、３０としては、酸化物導電体のほかに、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）などの白金族金属が使用可能である。また、酸化物導電体と白金族金属の積層構造であってもよい。これらの白金族金属は、酸化されにくい性質を持つ。特に、Ｐｔはほとんど酸化されない。したがって、第２及び第３導電膜２６、３０としてＰｔを用いる場合、第１及び第４導電膜１４、３４の側壁酸化においても、第２及び第３導電膜２６、３０の寸法はほとんど変動しない。また、第２及び第３導電膜２６、３０としてＲｕやＩｒなどの酸化物は導電体であるため、側壁が酸化されても導電性を失わない。なお、Ｐｔは酸化防止膜としても用いることができるので、第２及び第３導電膜２６、３０としてＰｔを用いる場合、第１及び第２酸化防止膜１６、３２を省略してもよい。
【００５６】
また、酸化防止膜１６、３２は、ポリＳｉの第１及び第４導電膜１４、３４が酸化物導電体の第２及び第３導電膜２６、３０と反応することによる酸化を防止する目的のものである。図１６に示すように、第１及び第４導電膜１４、３４の側壁酸化時に、酸化条件によっては酸化防止膜１６、３２の側壁が酸化されて側壁酸化膜１１６、１３２がそれぞれ形成される場合もある。しかし、その場合でも本発明の主旨から明らかなように、セル間干渉効果を抑制してカップリング比を増加させることができ、信号電荷量を確保することが可能である。
【００５７】
また、実施の説明においては、説明を簡略にするために、半導体基板をｐ型としたが、半導体基板はｎ型であっても差し支えがなく、ｐ型とｎ型とを全て逆転すれば、実施の形態に係る半導体記憶装置及びその製造方法の趣旨は同様に生きることは明らかであろう。
【００５８】
また、実施の形態の説明においては、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）に着目し、その製造方法を例示的に説明したが、ＮＡＮＤ型のフラッシュメモリ以外のＡＮＤ型のフラッシュメモリやＤＩＮＯＲ型フラッシュメモリ等にも同様に適用可能である。
【００５９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図２】本発明の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的な平面図である。
【図３】図２のＡ−Ａ線に沿った方向で切断した断面図である。
【図４】図２のＢ−Ｂ線に沿った方向で切断した断面図である。
【図５】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その１）である。
【図６】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その２）である。
【図７】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その３）である。
【図８】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その４）である。
【図９】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その５）である。
【図１０】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その６）である。
【図１１】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その７）である。
【図１２】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図１１のＣ−Ｃ方向に沿った方向の工程断面図（その８）である。
【図１３】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＢ−Ｂ方向に沿った方向の工程断面図（その９）である。
【図１４】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図１３のＤ−Ｄ方向に沿った方向の工程断面図（その１０）である。
【図１５】本発明の実施の形態に係る半導体記憶装置の製造方法の一例を説明するための、図２のＡ−Ａ方向に沿った方向の工程断面図（その１１）である。
【図１６】本発明のその他の実施の形態に係る半導体記憶装置の断面図である。
【符号の説明】
【００６１】
１０…半導体基板
１２…ゲート絶縁膜
１４…第１導電膜
１６…第１酸化防止膜
２４…素子分離絶縁膜
２６…第２導電膜
２８…電極間絶縁膜
３０…第３導電膜
３２…第２酸化防止膜
３４…第４導電膜
４０…第１側壁絶縁膜
４１…第２側壁絶縁膜
４２…ソース・ドレイン領域
４４…層間絶縁膜
【図１】
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【図２】
2008053295.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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