(57)【要約】【課題】通信品質を維持しながら、データ信号線にかかる負荷を軽減して、データチャネルのスループットを向上させることが可能な送受信技術を提供する。【解決手段】送受信機において、送信側には、クロック信号線にリンク情報を符号化したビットデータ列を送信する符号化回路１１を有し、受信側には、クロック信号線から受信した信号からクロック成分を抽出するクロック・データ再生回路１７と、この抽出した信号を復号化してリンク情報を再生する復号化回路１９と、クロック成分を元に１ビット未満のスキューを調整するビットデスキュー回路２１とを有する。【選択図】図１
2008061132.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号線と、データ信号線と、前記クロック信号線と前記データ信号線を用いてクロック信号およびデータ信号を送信する送信機と、前記クロック信号線と前記データ信号線を用いて前記送信機から送信されたクロック信号およびデータ信号を受信する受信機とを有する送受信機であって、
前記送信機は、前記クロック信号線にリンク情報を符号化したビットデータ列を送信する符号化回路を有し、
前記受信機は、前記クロック信号線から受信した信号からクロック成分を抽出する抽出回路と、前記抽出した信号を復号化して前記リンク情報を再生する復号化回路と、前記クロック成分を元に１ビット未満のスキューを調整する調整回路とを有することを特徴とする送受信機。
【請求項２】
請求項１に記載の送受信機において、
前記リンク情報は、１ビット以上のデータ信号線間スキューを調整するための情報を含むことを特徴とする送受信機。
【請求項３】
請求項１に記載の送受信機において、
前記リンク情報は、パラレル−シリアル変換に必要なバイトアライン情報を含むことを特徴とする送受信機。
【請求項４】
請求項１に記載の送受信機において、
前記リンク情報は、伝送符号のための情報を含むことを特徴とする送受信機。
【請求項５】
請求項１に記載の送受信機において、
前記リンク情報は、再送のための情報を含むことを特徴とする送受信機。
【請求項６】
請求項１に記載の送受信機において、
前記リンク情報は、キュー管理のための情報を含むことを特徴とする送受信機。
【請求項７】
クロック信号線と、データ信号線とを用いて、クロック信号およびデータ信号を送信する送信機であって、
前記クロック信号線にリンク情報を符号化したビットデータ列を送信する符号化回路を有することを特徴とする送信機。
【請求項８】
請求項７に記載の送信機において、
前記リンク情報は、１ビット以上のデータ信号線間スキューを調整するための情報を含むことを特徴とする送信機。
【請求項９】
請求項７に記載の送信機において、
前記リンク情報は、パラレル−シリアル変換に必要なバイトアライン情報を含むことを特徴とする送信機。
【請求項１０】
請求項７に記載の送信機において、
前記リンク情報は、伝送符号のための情報を含むことを特徴とする送信機。
【請求項１１】
請求項７に記載の送信機において、
前記リンク情報は、再送のための情報を含むことを特徴とする送信機。
【請求項１２】
請求項７に記載の送信機において、
前記リンク情報は、キュー管理のための情報を含むことを特徴とする送信機。
【請求項１３】
クロック信号線と、データ信号線とを用いて、送信機から送信されたクロック信号およびデータ信号を受信する受信機であって、
前記クロック信号線から受信した信号からクロック成分を抽出する抽出回路と、前記抽出した信号を復号化してリンク情報を再生する復号化回路と、前記クロック成分を元に１ビット未満のスキューを調整する調整回路とを有することを特徴とする受信機。
【請求項１４】
請求項１３に記載の受信機において、
前記リンク情報は、１ビット以上のデータ信号線間スキューを調整するための情報を含むことを特徴とする受信機。
【請求項１５】
請求項１３に記載の受信機において、
前記リンク情報は、パラレル−シリアル変換に必要なバイトアライン情報を含むことを特徴とする受信機。
【請求項１６】
請求項１３に記載の受信機において、
前記リンク情報は、伝送符号のための情報を含むことを特徴とする受信機。
【請求項１７】
請求項１３に記載の受信機において、
前記リンク情報は、再送のための情報を含むことを特徴とする受信機。
【請求項１８】
請求項１３に記載の受信機において、
前記リンク情報は、キュー管理のための情報を含むことを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送受信技術に関し、特に、データ信号線にクロック信号線を並送する伝送方式、いわゆるクロック並送型伝送方式の送受信機、送信機、ならびに受信機に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、送受信機に関しては、以下のような技術が挙げられる。
【０００３】
たとえば、特許文献１には、送信機から受信機に並列伝送される各データ信号に対して、クロック信号よりも周波数の低い同期信号を重畳することで、並列データ信号の伝送速度の上昇や送受信機間の信号線の増加を招くことなく、各並列データ信号間の位相関係を保持することができる位相整合回路の技術が記載されている。
【０００４】
また、特許文献２には、複数チャネルのシリアル符号化信号を受信して、それを１組の同期した２値キャラクタに変換することで、スキューの影響を受けない多重チャネルデータ伝送のための技術が記載されている。
【０００５】
また、特許文献３には、８ビットのパラレルデータを１０ビットのシリアルデータに変換する８Ｂ１０Ｂの技術が記載されている。
【特許文献１】特表平１１−５１１９２６号公報
【特許文献２】特開２００５−１５１４１０号公報
【特許文献３】米国特許第４４８６７３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、前記のような送受信機の技術に関して、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
たとえば、前記特許文献１の技術は、いわゆるクロック並送型伝送方式の構成を採用している。このようなクロック並送型伝送方式の送受信機の構成を、本発明の前提として検討した技術として図５を用いて説明する。
【０００８】
図５に示すように、クロック並送型伝送方式の送受信機は、送信側に、ｎ分周回路１０１、送信バッファ１０２、ＭＵＸ（マルチプレクサ）回路１０３、および送信バッファ１０４などが備えられ、受信側に、受信バッファ１０５、位相検出回路１０６、受信バッファ１０７、ビットデスキュー回路１０８、ＤＭＸ（デマルチプレクサ）回路１０９、およびＰＬＬ回路１１０などが備えられている。
【０００９】
このクロック並送型伝送方式の送受信機では、上位層から情報データおよび制御データを同一のデータチャネルを用いて送受信する。このとき、０、１のビット連続データを送受信できるように、実クロックをｎ分周回路１０１でｎ分周したクロックをデータチャネルと並送する。受信側では、クロックチャネルが受信した分周クロックから、位相変動情報を抽出し、各データチャネルのビットデスキュー回路１０８に分配する。ビットデスキュー回路１０８は、１ビット以下のスキューを吸収する回路であるが、その際、長期間の位相変動を加味する。
【００１０】
一方、前記特許文献２の技術は、いわゆるクロック非並送型伝送方式の構成を採用している。このようなクロック非並送型伝送方式の送受信機の構成を、本発明の前提として検討した技術として図６を用いて説明する。
【００１１】
図６に示すように、クロック非並送型伝送方式の送受信機は、送信側に、符号化回路１２１、ＭＵＸ回路１２２、および送信バッファ１２３などが備えられ、受信側に、受信バッファ１２４、ＣＤＲ回路１２５、ＤＭＸ回路１２６、復号化回路１２７、およびＰＬＬ回路１２８などが備えられている。
【００１２】
このクロック非並送型伝送方式の送受信機では、データチャネルのみの結線である。このとき、０、１のビット連続データを送受信できるように、データを符号・復号化（０、１ビットの出現確立を馴らす）を行う。また、受信側では、各データチャネルに用意したＣＤＲ回路１２５において、データ列に含まれたクロック成分を抽出し、クロックおよびビットデータを再生する。
【００１３】
ところで、前記特許文献１の技術のようなクロック並送型伝送方式の送受信機では、データ信号線にかかる負荷（データ量、処理遅延など）が大きく、このデータ信号線にかかる負荷を軽減することが望まれている。特に、複数の高速シリアルリンクを用いたマルチリンクシリアルインタフェースにおいては、少しでも低遅延で伝送したいという要求がある。
【００１４】
そこで、低遅延化のためには、ＡＣ結合時に必要な符号化・復号化回路を不要としたいが、ＤＣ結合で符号化回路をなくすと、有限ランレングス（同値の最大ビット連続長）が補償できなくなる。そのため、データ中にクロック成分がなくなり、データからクロックの再生（ＣＤＲ）ができなくなる。すなわち、長周期の周波数変動（ＰＬＬのワンダ）に追従できなくなり、結果としてビット誤りが頻出することにつながる。
【００１５】
そこで、本発明の目的は、前記のような課題を解決し、通信品質を維持しながら、データ信号線にかかる負荷を軽減して、データチャネルのスループットを向上させることが可能な送受信技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、送受信機、送信機、ならびに受信機に関し、送受信機の送信機、または送信機は、クロック信号線にリンク情報を符号化したビットデータ列を送信する。送受信機の受信機、または受信機は、クロック信号線から受信した信号からクロック成分を抽出し、この抽出した信号を復号化してリンク情報を再生し、クロック成分を元に１ビット未満のスキューを調整する。このように、送信機と受信機との間で、リンク情報をデータチャネルを使用せずに送受信できるようにする。
【００１９】
すなわち、データ信号線には符号化を行わないデータ列のみを送る。データ信号線とは別のクロック信号線では、パターンジッタの少ない符号化を行ったデータ列を送る。クロック信号線にて送受する情報は、クロックの位置情報（ワンダによる位置変動情報を含む）だけでなく、デスキュー制御情報、バイトアライン情報、物理リンク制御情報、データ再送要求情報、出力制御情報などのリンク情報をクロックに重畳する。受信側では、クロック信号線から送信側クロックのクロック位相変動情報を抽出して、データ信号線のビットデスキューを実施し、同時にクロック信号線の受信データを復号化して、重畳されたリンク情報を取得する。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
本発明によれば、送信機と受信機との間で、リンク情報をデータチャネルを使用せずに送受信することができるので、通信品質を維持しながら、データチャネルのスループットを向上させることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
本発明の実施の形態では、送信機能と受信機能とを有する送受信機を例に説明するが、この送受信機の各機能のうち、送信機能のみを有する送信機、または、受信機能のみを有する受信機にも同様に適用することができる。
【００２４】
以下において、本発明の一実施の形態の送受信機の基本構成を簡単に説明し、続いて、この基本構成を含む具体的構成を詳細に説明する。
【００２５】
（送受信機の基本構成）
本発明の一実施の形態の送受信機の基本構成（物理層）を図１を用いて説明する。図１は、送受信機の基本構成を示す図である。なお、ここでは、送受信機の基本構成のみを示し、詳細な機能および動作などについては後述する図２の具体的構成で説明する。
【００２６】
送受信機は、送信側（送信機）と受信側（受信機）からなる。送受信機間の接続は、たとえば、クロック信号線（クロックチャネル）とデータ信号線（データチャネル）を用いて、第１の送受信機の送信側と第２の送受信機の受信側が接続され、第２の送受信機の送信側と第１の送受信機の受信側が接続され、送信側からクロックおよびデータを送信し、このクロックおよびデータを受信側で受信することで、互いにクロックおよびデータの送受信が可能となる。
【００２７】
送受信機の送信側は、制御データを処理するためのクロックチャネルに、符号化回路１１、ｎ：１のＭＵＸ回路１２、および送信バッファ１３などが備えられ、上位層論理からのデータを処理するためのデータチャネルに、Ｎ個のｎ：１のＭＵＸ回路１４、およびＮ個の送信バッファ１５などが備えられている。受信側は、制御データを処理するためのクロックチャネルに、受信バッファ１６、クロック・データ再生回路１７、１：ｎのＤＭＸ回路１８、および復号化回路１９などが備えられ、上位層論理へのデータを処理するためのデータチャネルに、Ｎ個の受信バッファ２０、Ｎ個のビットデスキュー回路２１、およびＮ個の１：ｎのＤＭＸ回路２２などが備えられ、参照クロックのＰＬＬ回路２３なども備えられている。
【００２８】
この送受信機は、本発明の前提として検討したクロック並送型伝送方式の送受信機（図５）と比較して、送信側のクロックチャネルに、符号化回路１１、ｎ：１のＭＵＸ回路１２が付加されている。また、受信側のクロックチャネルに、クロック・データ再生回路１７、１：ｎのＤＭＸ回路１８、復号化回路１９が付加されている。
【００２９】
この送受信機の基本構成によれば、特に、送信側には、クロック信号線にリンク情報を符号化したビットデータ列を送信する符号化回路１１が備えられ、また、受信側には、クロック信号線から受信した信号からクロック成分を抽出する抽出回路であるクロック・データ再生回路１７と、この抽出した信号を復号化してリンク情報を再生する復号化回路１９と、クロック成分を元に１ビット未満のスキュー（到着時間差）を調整する調整回路であるビットデスキュー回路２１が備えられている。
【００３０】
クロック信号線にて送受信するリンク情報には、１ビット以上のデータ信号線間スキューを調整するためのデスキュー制御情報、パラレル−シリアル変換に必要なバイトアライン情報、伝送符号のための物理リンク制御情報、再送のためのデータ再送要求情報、キュー管理のための出力制御情報などが含まれる。
【００３１】
（送受信機の具体的構成）
本発明の一実施の形態の送受信機の具体的構成（物理層＋データリンク層）を図２を用いて、また、クロック・データ再生回路の構成を図３を用いてそれぞれ説明する。図２は、送受信機の具体的構成を示す図である。図３は、クロック・データ再生回路の構成を示す図である。
【００３２】
図２に示すように、送受信機の送信側は、クロックチャネルに、バッファ管理情報生成回路３１、符号化回路１１、ｎ：１のＭＵＸ回路１２、および送信バッファ１３などが備えられ、データチャネルに、送信ＦＩＦＯ３２、パリティ挿入回路３３、論理回路３４、ビット列分割回路３５、ＰＲＢＳ（Ｐｓｅｕｄｏ−ｒａｎｄｏｍ  ｂｉｔ  ｓｅｑｕｅｎｃｅ）回路３６、Ｎ個のｎ：１のＭＵＸ回路１４、およびＮ個の送信バッファ１５などが備えられている。
【００３３】
この送信側では、バッファ管理情報生成回路３１に、受信側からデータ再送要求情報と出力制御情報が入力される。符号化回路１１に、受信側から物理リンク制御情報が入力される。バッファ管理情報生成回路３１は符号化回路１１に接続される。符号化回路１１はＭＵＸ回路１２と論理回路３４に接続される。ＭＵＸ回路１２は送信バッファ１３に接続される。送信ＦＩＦＯ３２には、上位層論理からのデータと、受信側からのデータ再送制御情報と出力制御情報が入力される。送信ＦＩＦＯ３２はパリティ挿入回路３３に接続される。パリティ挿入回路３３は論理回路３４に接続される。論理回路３４はビット列分割回路３５に接続される。ビット列分割回路３５は各ＭＵＸ回路１４に接続される。各ＭＵＸ回路１４は各送信バッファ１５に接続される。ＰＲＢＳ回路３６はＭＵＸ回路１２と各ＭＵＸ回路１４に接続される。
【００３４】
また、送受信機の受信側は、クロックチャネルに、受信バッファ１６、クロック・データ再生回路１７、１：ｎのＤＭＸ回路１８、復号化回路１９、リンク制御回路３７、およびバッファ管理情報抽出回路３８などが備えられ、データチャネルに、Ｎ個の受信バッファ２０、Ｎ個のビットデスキュー回路２１、Ｎ個の１：ｎのＤＭＸ回路２２、デスキュー・ビット列結合回路３９、論理回路４０、誤り検出回路４１、および受信ＦＩＦＯ４２などが備えられている。
【００３５】
この受信側では、受信バッファ１６がクロック・データ再生回路１７に接続される。クロック・データ再生回路１７はＤＭＸ回路１８と各ビットデスキュー回路２１に接続される。ＤＭＸ回路１８はクロック・データ再生回路１７と復号化回路１９とデスキュー・ビット列結合回路３９と論理回路４０に接続される。復号化回路１９はＤＭＸ回路１８とリンク制御回路３７とバッファ管理情報抽出回路３８に接続される。リンク制御回路３７は各ＤＭＸ回路２２とデスキュー・ビット列結合回路３９に接続される。リンク制御回路３７から、送信側に物理リンク制御情報が出力される。バッファ管理情報抽出回路３８から、送信側にデータ再送制御情報と出力制御情報が出力される。各受信バッファ２０は各ビットデスキュー回路２１に接続される。各ビットデスキュー回路２１は各ＤＭＸ回路２２に接続される。各ＤＭＸ回路２２はデスキュー・ビット列結合回路３９に接続される。デスキュー・ビット列結合回路３９は論理回路４０に接続される。論理回路４０は誤り検出回路４１と受信ＦＩＦＯ４２に接続される。受信ＦＩＦＯ４２から、上位層論理へデータが出力され、また、送信側に出力制御情報が出力される。誤り検出回路４１から、送信側にデータ再送要求情報が出力される。
【００３６】
参照クロックを入力とするＰＬＬ回路は、多相クロックを供給するために、受信側のクロック・データ再生回路１７と各ビットデスキュー回路２１に接続され、また、クロックを供給するために、送信側のＭＵＸ回路１２と各ＭＵＸ回路１４に接続される。
【００３７】
図３に示すように、クロック・データ再生回路１７は、エッジ抽出回路５１、クロック選択回路５２、位相比較回路５３、平均化回路５４、ＦＦ回路５５などから構成される。エッジ抽出回路５１には、入力データ、１／ｎクロックが入力される。クロック選択回路５２には、クロック１〜ｍが入力される。エッジ抽出回路５１とクロック選択回路５２は位相比較回路５３に接続され、この位相比較回路５３でエッジ抽出回路５１からの出力とクロック選択回路５２からの再生クロックの位相が比較される。位相比較回路５３は平均化回路５４に接続され、この平均化回路５４から位相変動情報が出力される。この位相変動情報はクロック選択回路５２にも出力される。ＦＦ回路５５には入力データが入力され、再生クロックに同期して出力データが出力される。
【００３８】
以上のように構成される送受信機の動作を、図２を用いて、図４を参照しながら説明する。図４は、シリアル−パラレル変換動作のタイムチャートを示す図である。
【００３９】
送信側では、上位層論理（たとえばＥｔｈｅｒｎｅｔ(登録商標）のＭＡＣ副層）からのデータを送信ＦＩＦＯ３２に蓄え、受信側から通知されるデータ再送制御情報、および出力制御情報に基づいて、データを送信ＦＩＦＯ３２から読み出す。送信ＦＩＦＯ３２からの送信データには、パリティ挿入回路３３で誤り検出用のパリティを付与する。その出力データのビット幅をＮ×ｎビットとする。このとき、同一ビット列の出現などを防止する目的で、クロックチャネルのために符号化されたデータ列と論理回路３４で排他的論理和をとり、簡易な伝送符号化を行ってもよい。出力するデータチャネルがＮ本のとき、ビット列分割回路３５で前記出力データをＮ個のｎビット幅データに分割し、それぞれをＮ個のＭＵＸ回路１４に送る。ＭＵＸ回路１４では、前記ｎビット幅のデータをｎ倍速度のシリアルビット列に変換し、送信バッファ１５を通じて出力する。各シリアルビット列は、対応するＮ本のデータチャネル１〜Ｎを用いて、受信側に送られる。
【００４０】
データチャネルとは別個のクロックチャネルでは、受信側の受信ＦＩＦＯ４２の充足状況を元に作成する出力制御情報、誤り検出回路４１の検出結果を元にしたデータ再送要求情報、リンク制御回路３７からの物理リンク制御情報（バイトアライン情報、デスキュー制御情報など）をデータフレーム化し、その後、符号化回路１１で８Ｂ１０Ｂなどの伝送符号化を行い、ＭＵＸ回路１２を介して送信バッファ１３からクロックチャネルを用いて送信する。
【００４１】
受信側では、ＰＬＬ回路２３が、入力された参照クロックを元に、送信側のＭＵＸ回路１２，１４にクロックを送る。また、受信側のクロック・データ再生回路１７、およびビットデスキュー回路２１に、位相の異なるｍ本のクロック（多相クロック）を送る。この多相クロックは、たとえば図４の例では、９０°ずつ位相が異なる（０°，９０°，１８０°，２７０°）が、周波数は等しい４種のクロックである。
【００４２】
クロックチャネル、およびＮ本のデータチャネルは、対応する送信側のチャネルからの信号を受信する。このとき、クロックチャネルのクロック・データ再生回路１７では、図４に示すように、ＤＭＸ回路１８が生成する１／ｎクロックと前記受信信号との位相差を比較し、かつ位相差を時間方向に平均化する（位相変動情報）。この位相差がより小さくなるように、多相クロックの一つを選択する（図４）。すなわち、前記受信信号からクロック成分を再生する。この再生クロックを用いて、受信信号をラッチすることで、シリアルビットデータを再生する。前記位相変動情報は、各データチャネルに対応したビットデスキュー回路２１へも同時に送られる。
【００４３】
前記シリアルビットデータは、ＤＭＸ回路１８に送られ、ｎビット幅のパラレルデータに変換される。このパラレル変換は、ＤＭＸ回路１８の後段の伝送符号の復号化回路１９が出力するバイトアライン情報（符号ブロックの切れ目を示す情報）を元に行われる。たとえば、図６の例では、バイトアライン情報を決めるためのコンマパターンは、シリアルデータに含まれる“１１０００００”である。変換後のパラレルデータは、復号化回路１９で伝送符号の復号化が行われ、データフレームが再生される。データフレームからは、バッファ管理情報抽出回路３８でデータ再送制御情報、および送信ＦＩＦＯ３２の出力制御情報が抽出され、送信側の送信ＦＩＦＯ３２へ送られる。また、物理層のリンク制御回路３７では、物理リンク制御情報（バイトアライン情報、デスキュー制御情報など）を抽出して、ＤＭＸ回路２２のバイトアライン制御や、チャネル間のデスキュー・ビット列結合回路３９の制御を行う。
【００４４】
各データチャネルが受信した受信信号は、ビットデスキュー回路２１がビットデータ化する。このとき、ビットデスキュー回路２１は、ビット周期の中間点を示すクロックを多相クロックから選択し、それを再生クロックとしてデータラッチに用いる。この多相クロックの選択においては、前記クロック・データ再生回路１７が出力する位相変動情報を参考にし、長周期の位相変動（クロックワンダ）に追従する。
【００４５】
シリアルビット化されたデータは、それぞれのＤＭＸ回路２２にてパラレル変換される。この変換は、クロックチャネルによって送られたバイトアライン情報を元に行われる。ＤＭＸ回路２２の出力のＮ個のｎビット幅データは、それぞれバイト単位（ｎビット単位）のスキューを持つため、デスキュー・ビット列結合回路３９でスキューを吸収する。デスキュー・ビット列結合回路３９では、予め送信側のＰＲＢＳ回路３６が生成して全チャネル同時に送信するＰＲＢＳパターンを受信し、連続パターンの周期位相が同じになるように、デスキュー・ビット列結合回路３９の内部のＦＩＦＯの読み出し（または書き込み）タイミングを操作する。その操作をＰＲＢＳパターンを送らない状態（すなわち、通常のデータパターンが送信されている状態）でも継続することで、スキューを解消する。デスキュー・ビット列結合回路３９では、スキューを解消したＮ本のｎビットデータを一纏めのビット列データとして結合して出力する。このとき、送信側が前記の簡易な伝送符号化を行っていた場合、受信側でも同様にクロックチャネルで受信したデータと論理回路４０で排他的論理和をとることで、復号化を行える。
【００４６】
ここから得られたＮ×ｎビット幅のデータから送信側が付与したパリティデータを抽出し、それを元に誤り検出を行う。もし誤りが発生していた場合、該当するデータ部分を再送するようにデータ再送要求情報を作成して、送信側のバッファ管理情報生成回路３１に送る。
【００４７】
受信ＦＩＦＯ４２では、データをＦＩＦＯに一時的に格納し、上位層論理にデータを送信する。このとき、受信ＦＩＦＯ４２がデータ溢れを起こさないように、送信側の送信ＦＩＦＯ３２の出力量を制御する情報（出力制御情報）を送信側のバッファ管理情報生成回路３１に送る。
【００４８】
以上のように、本実施の形態の送受信機によれば、送信側に符号化回路１１などを備え、受信側にクロック・データ再生回路１７、復号化回路１９、ビットデスキュー回路２１などを備えることで、送信側で、クロック信号線にリンク情報を符号化したビットデータ列を送信し、受信側で、クロック信号線から受信した信号からクロック成分を抽出し、この抽出した信号を復号化してリンク情報を再生し、クロック成分を元に１ビット未満のスキューを調整することができるので、リンク情報をデータチャネルを使用せずに送受信することができる。この結果、通信品質を維持しながら、データ信号線にかかる負荷を軽減して、データチャネルのスループットを向上させることができる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
たとえば、前記実施の形態においては、送信機能と受信機能とを有する送受信機を例に説明したが、本発明はこれに限定されるものではなく、送信機能のみを有する送信機、または、受信機能のみを有する受信機にも同様に適用可能である。
【００５１】
すなわち、送信機は、クロック信号線にリンク情報を符号化したビットデータ列を送信する符号化回路を少なくとも有することで実現することができる。また、受信機は、クロック信号線から受信した信号からクロック成分を抽出する抽出回路と、この抽出した信号を復号化してリンク情報を再生する復号化回路と、クロック成分を元に１ビット未満のスキューを調整する調整回路とを少なくとも有することで実現することができる。
【産業上の利用可能性】
【００５２】
本発明は、送受信技術に関し、特に、クロック並送型伝送方式の送受信機、送信機、ならびに受信機に利用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施の形態の送受信機の基本構成を示す図である。
【図２】本発明の一実施の形態の送受信機の具体的構成を示す図である。
【図３】本発明の一実施の形態の送受信機において、クロック・データ再生回路の構成を示す図である。
【図４】本発明の一実施の形態の送受信機において、シリアル−パラレル変換動作のタイムチャートを示す図である。
【図５】本発明の前提として検討したクロック並送型伝送方式の送受信機の構成を示す図である。
【図６】本発明の前提として検討したクロック非並送型伝送方式の送受信機の構成を示す図である。
【符号の説明】
【００５４】
１１…符号化回路、１２…ＭＵＸ回路、１３…送信バッファ、１４…ＭＵＸ回路、１５…送信バッファ、１６…受信バッファ、１７…クロック・データ再生回路、１８…ＤＭＸ回路、１９…復号化回路、２０…受信バッファ、２１…ビットデスキュー回路、２２…ＤＭＸ回路、２３…ＰＬＬ回路、
３１…バッファ管理情報生成回路、３２…送信ＦＩＦＯ、３３…パリティ挿入回路、３４…論理回路、３５…ビット列分割回路、３６…ＰＲＢＳ回路、３７…リンク制御回路、３８…バッファ管理情報抽出回路、３９…デスキュー・ビット列結合回路、４０…論理回路、４１…誤り検出回路、４２…受信ＦＩＦＯ、
５１…エッジ抽出回路、５２…クロック選択回路、５３…位相比較回路、５４…平均化回路、５５…ＦＦ回路、
１０１…ｎ分周回路、１０２…送信バッファ、１０３…ＭＵＸ回路、１０４…送信バッファ、１０５…受信バッファ、１０６…位相検出回路、１０７…受信バッファ、１０８…ビットデスキュー回路、１０９…ＤＭＸ回路、１１０…ＰＬＬ回路、
１２１…符号化回路、１２２…ＭＵＸ回路、１２３…送信バッファ、１２４…受信バッファ、１２５…ＣＤＲ回路、１２６…ＤＭＸ回路、１２７…復号化回路、１２８…ＰＬＬ回路。
【図１】
2008061132.tif 000003
【図２】
2008061132.tif 000004
【図３】
2008061132.tif 000005
【図４】
2008061132.tif 000006
【図５】
2008061132.tif 000007
【図６】
2008061132.tif 000008