(57)【要約】【課題】ゲート絶縁膜厚を厚くすることなく簡便な方法でトレンチ型パワーＭＯＳＦＥＴのゲート−ドレイン間の帰還容量を低減する。【解決手段】パワーＭＯＳＦＥＴは、ドレインを構成するエピタキシャル層３の表面に形成されたトレンチ５と、トレンチ５内にゲート絶縁膜７を介して形成されたポリシリコンからなるゲート電極９と、エピタキシャル層３の表面側にトレンチ５に隣接してトレンチ５よりも浅く形成されたチャネル拡散層と１１、チャネル拡散層１１の表面側にトレンチ５に隣接して形成されたソース拡散層１３を備えている。ゲート電極９を形成するポリシリコンのトレンチ５底部側に、トレンチ５表面側のポリシリコン９ｂに導入された不純物イオンとは反対導電型の不純物イオンが導入された逆不純物層９ａを備えている。【選択図】図１
2008053397.tif 000002
【特許請求の範囲】
【請求項１】
ドレインを構成する半導体層の表面に形成されたトレンチと、トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、半導体層の表面側にトレンチに隣接してトレンチよりも浅く形成されたチャネル拡散層と、チャネル拡散層の表面側にトレンチに隣接して形成されたソース拡散層をもつパワーＭＯＳＦＥＴを備えた半導体装置において、
前記ゲート電極を形成する前記ポリシリコンの前記トレンチ底部側に、前記トレンチ表面側のポリシリコンに導入された不純物イオンとは反対導電型の不純物イオンが導入された逆不純物層を備えていることを特徴とする半導体装置。
【請求項２】
前記トレンチ側面の前記ゲート絶縁膜に隣接する前記ゲート電極のポリシリコン部分には前記逆不純物層を形成するための不純物イオンは導入されていない請求項１に記載の半導体装置。
【請求項３】
前記逆不純物層に導入されている不純物イオンはＢ+イオン又はＢＦ2+イオンである請求項１又は２に記載の半導体装置。
【請求項４】
ドレインを構成する半導体層の表面に形成されたトレンチと、トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、半導体層の表面側にトレンチに隣接してトレンチよりも浅く形成されたチャネル拡散層と、チャネル拡散層の表面側にトレンチに隣接して形成されたソース拡散層をもつパワーＭＯＳＦＥＴを備えた半導体装置の製造方法において、
内壁に前記ゲート絶縁膜が形成された前記トレンチ内に前記トレンチを埋め込まない程度の膜厚で第１ポリシリコンを形成する工程と、
前記第１ポリシリコンに逆不純物層用の不純物イオンをイオン注入する工程と、
前記トレンチを埋め込む程度の膜厚で前記第１ポリシリコン上に第２ポリシリコンを形成する工程と、
前記トレンチ底部の前記第１ポリシリコンに注入された前記逆不純物層用の不純物イオンが打ち消されない程度に前記第２ポリシリコン及び前記第１ポリシリコンに前記逆不純物層用の不純物イオンとは反対導電型の不純物イオンを導入する工程と、をその順に含むことを特徴とする半導体装置。
【請求項５】
前記逆不純物層用の不純物のイオン注入において、注入角度を０°で行なう請求項４に記載の半導体装置。
【請求項６】
前記逆不純物層用の不純物イオンとしてＢ+イオンを用い、Ｂ+イオンの注入前に前記第１ポリシリコン表面にシリコン酸化膜を形成する工程を含む請求項４又は５に記載の半導体装置。
【請求項７】
前記逆不純物層用の不純物イオンとしてＢＦ2+イオンを用い、ＢＦ2+イオンの注入前に前記第１ポリシリコン表面にシリコン酸化膜を形成する工程を含まない請求項項４又は５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ドレインを構成する半導体層の表面に形成されたトレンチと、トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、半導体層の表面側にトレンチに隣接してトレンチよりも浅く形成されたチャネル拡散層と、チャネル拡散層の表面側にトレンチに隣接して形成されたソース拡散層をもつパワーＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ等に用いられるＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）等、高速でのスイッチングが要求されるＭＯＳＦＥＴとしてトレンチゲート型のパワーＭＯＳＦＥＴがある。パワーＭＯＳＦＥＴではスイッチング特性を向上させるために、オン電圧と帰還容量（ゲート−ドレイン間容量）を小さくすることが要求される。
しかし、オン電圧と帰還容量の特性は相反する特性である。すなわち、帰還容量を下げるためにはドレイン電極に突き出たトレンチ底部の絶縁膜を厚くする必要があるが、トレンチ側面のゲート絶縁膜を厚くするとオン電圧が高くなる。
【０００３】
このような問題を解決すべく、トレンチ底部の絶縁膜をゲート絶縁膜の厚みに比べて厚くする方法が提案されている（例えば特許文献１を参照。）。トレンチ底部の絶縁膜のみを厚くする方法は、絶縁膜としてシリコン酸化膜を用い、熱酸化時にトレンチ側面に耐酸化膜であるシリコン窒化膜を形成しておくことである。これにより、トレンチ側面の酸化を抑えてトレンチ底部のみを酸化している。また、アルゴン等の中性粒子を高濃度に注入することによりトレンチ底部のシリコン結晶をアモルファス化し、トレンチ底部の促進する方法も提案している。
【０００４】
また、上記問題を解決するための他の方法として、トレンチ内に埋め込んだゲートポリシリコンのトレンチ底部側の不純物イオン濃度を下げたり、トレンチ底部に不純物イオンを含まないポリシリコンを埋め込んだりすることによって、ゲートポリシリコンの内部にキャパシタを作り込んで帰還容量を下げる方法が提案されている（例えば特許文献２を参照。）。
【０００５】
【特許文献１】特許第３６９９９０７号公報
【特許文献２】特開平１０−１７３１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トレンチ型パワーＭＯＳＦＥＴを備えた半導体装置及びその製造方法において、ゲート絶縁膜厚を厚くすることなく簡便な方法でトレンチ型パワーＭＯＳＦＥＴのゲート−ドレイン間の帰還容量を低減することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、ドレインを構成する半導体層の表面に形成されたトレンチと、トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、半導体層の表面側にトレンチに隣接してトレンチよりも浅く形成されたチャネル拡散層と、チャネル拡散層の表面側にトレンチに隣接して形成されたソース拡散層をもつパワーＭＯＳＦＥＴを備えた半導体装置であって、上記ゲート電極を形成する上記ポリシリコンの上記トレンチ底部側に、上記トレンチ表面側のポリシリコンに導入された不純物イオンとは反対導電型の不純物イオンが導入された逆不純物層を備えているものである。
【０００８】
本発明の半導体装置において、上記トレンチ側面の上記ゲート絶縁膜に隣接する上記ゲート電極のポリシリコン部分には上記逆不純物層を形成するための不純物イオンは導入されていないようにしてもよい。
【０００９】
また、上記逆不純物層に導入されている不純物イオンはＢ+イオン（ボロンイオン）又はＢＦ2+イオン（二フッ化ボロンイオン）である例を挙げることができる。ただし、逆不純物層に導入されている不純物イオンは、Ｐ型不純物であるＢ+イオン又はＢＦ2+イオンに限定されるものではなく、Ｐ-イオン（リンイオン）やＡｓ-イオン（ヒ素イオン）であってもよい。
【００１０】
本発明にかかる半導体装置の製造方法は、ドレインを構成する半導体層の表面に形成されたトレンチと、トレンチ内にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極と、半導体層の表面側にトレンチに隣接してトレンチよりも浅く形成されたチャネル拡散層と、チャネル拡散層の表面側にトレンチに隣接して形成されたソース拡散層をもつパワーＭＯＳＦＥＴを備えた半導体装置の製造方法であって、以下の工程をその順に含む。
内壁に上記ゲート絶縁膜が形成された上記トレンチ内に上記トレンチを埋め込まない程度の膜厚で第１ポリシリコンを形成する工程、上記第１ポリシリコンに逆不純物層用の不純物イオンをイオン注入する工程、上記トレンチを埋め込む程度の膜厚で上記第１ポリシリコン上に第２ポリシリコンを形成する工程、及び、上記トレンチ底部の上記第１ポリシリコンに注入された上記逆不純物層用の不純物イオンが打ち消されない程度に上記第２ポリシリコン及び上記第１ポリシリコンに上記逆不純物層用の不純物イオンとは反対導電型の不純物イオンを導入する工程。
【００１１】
本発明の半導体装置の製造方法において、上記逆不純物層用の不純物のイオン注入において、注入角度を０°で行なう例を挙げることができる。ただし、上記イオン注入時の注入角度は０°に限定されるものではない。
【００１２】
また、上記逆不純物層用の不純物イオンとしてＢ+イオンを用い、Ｂ+イオンの注入前に上記第１ポリシリコン表面にシリコン酸化膜を形成する工程を含むようにしてもよい。
【００１３】
また、上記逆不純物層用の不純物イオンとしてＢＦ2+イオンを用い、ＢＦ2+イオンの注入前に上記第１ポリシリコン表面にシリコン酸化膜を形成する工程を含まないようにしてもよい。
【発明の効果】
【００１４】
本発明の半導体装置では、トレンチ型パワーＭＯＳＦＥＴを備えた半導体装置において、ゲート電極を形成するポリシリコンのトレンチ底部側に、トレンチ表面側のポリシリコンに導入された不純物イオンとは反対導電型の不純物イオンが導入された逆不純物層を備えているようにしたので、ゲート絶縁膜厚を厚くすることなく簡便な方法でトレンチ型パワーＭＯＳＦＥＴのゲート−ドレイン間の帰還容量を低減することができる。なお、ゲート絶縁膜厚を厚くしなくてもよいので、オン電圧の上昇を防止することができる。
【００１５】
本発明の半導体装置において、トレンチ側面のゲート絶縁膜に隣接するゲート電極のポリシリコン部分には逆不純物層を形成するための不純物イオンは導入されていないようにすれば、トレンチ側面のゲート絶縁膜に隣接するゲート電極ポリシリコン部分に逆不純物層を形成するための不純物イオンが導入されている場合に比べて、ゲート絶縁膜に隣接するチャネル拡散層下のドレイン部分に多数キャリアの蓄積効果を増加させることができ、オン電圧を下げることができる。
【００１６】
また、上記逆不純物層に導入されている不純物イオンはＢ+イオン又はＢＦ2+イオンであるようにすれば、Ｎ型ポリシリコン電極を備えたトレンチ型パワーＭＯＳＦＥＴに適用することができる。
また、上記逆不純物層に導入されている不純物イオンはＰ-イオン又はＡｓ-イオンであるようにすれば、Ｐ型ポリシリコン電極を備えたトレンチ型パワーＭＯＳＦＥＴに適用することができる。
なお、通常、ＮチャネルＭＯＳＦＥＴにはＮ型ポリシリコン電極、ＰチャネルＭＯＳＦＥＴにはＰ型ポリシリコン電極が適用される。
【００１７】
本発明の半導体装置の製造方法では、トレンチ型パワーＭＯＳＦＥＴを備えた半導体装置の製造方法において、内壁にゲート絶縁膜が形成されたトレンチ内にトレンチを埋め込まない程度の膜厚で第１ポリシリコンを形成する工程と、第１ポリシリコンに逆不純物層用の不純物イオンをイオン注入する工程と、トレンチを埋め込む程度の膜厚で第１ポリシリコン上に第２ポリシリコンを形成する工程と、トレンチ底部の第１ポリシリコンに注入された逆不純物層用の不純物イオンが打ち消されない程度に第２ポリシリコン及び第１ポリシリコンに逆不純物層用の不純物イオンとは反対導電型の不純物イオンを導入する工程と、をその順に含むようにした。これにより、ゲート電極の一部分を形成するトレンチ底部の第１ポリシリコンに、ゲート電極の一部分を形成するトレンチ表面側の第２ポリシリコンに導入された不純物イオンとは反対導電型の不純物イオンが導入されている、トレンチ底部に逆不純物層を備えたゲート電極構造を形成することができ、ゲート絶縁膜厚を厚くすることなく簡便な方法でトレンチ型パワーＭＯＳＦＥＴのゲート−ドレイン間の帰還容量を低減することができる。
【００１８】
本発明の半導体装置の製造方法において、逆不純物層用の不純物イオンのイオン注入において、注入角度を０°で行なうようにすれば、トレンチ側面に形成された第１ポリシリコンに逆不純物層用の不純物イオンが注入されるのを防止することができ、ゲート絶縁膜に隣接するゲート電極ポリシリコン部分に逆不純物層を形成するための不純物イオンが導入されている場合に比べて、ゲート絶縁膜に隣接するゲート電極ポリシリコン部分における多数キャリアの蓄積効果を増加させることができ、オン電圧を下げることができる。
【００１９】
また、逆不純物層用の不純物イオンとしてＢ+イオンを用い、Ｂ+イオンの注入前に第１ポリシリコン表面にシリコン酸化膜を形成する工程を含むようにすれば、シリコン酸化膜を介してＢ+イオンを注入することができ、イオン半径が小さいＢ+イオン用いてもチャネリング（注入イオン種がシリコン結晶の奥深くまで注入される現象）を防止することができ、Ｂ+イオンがトレンチ底部のゲート絶縁膜を介してドレイン半導体層へ突き抜けるのを防止することができる。
【００２０】
また、逆不純物層用の不純物イオンとしてＢＦ2+イオンを用い、ＢＦ2+イオンの注入前に第１ポリシリコン表面にシリコン酸化膜を形成する工程を含まないようにしてもよい。イオン半径がＢ+イオンに比べて大きいＢＦ2+イオンはＢＦ2+イオンの注入前にシリコン酸化膜を形成しなくてもチャネリングを起こす確率が低いので、逆不純物層用の不純物イオンとしてＢ+イオンを用いる場合に比べて、上記シリコン酸化膜の形成工程をなくすことができる。さらに、Ｂ+イオンを用いる場合に比べて、半導体層への突き抜けマージンを大きくすることができる。
【発明を実施するための最良の形態】
【００２１】
図１は半導体装置の一実施例の１つのトレンチ部分を示す断面図である。図２はその実施例の複数のトレンチ部分を示す平面図である。図１の断面図は図２のＡ−Ａ位置に対応している。
図１及び図２を参照してこの実施例を説明する。
【００２２】
Ｎ型単結晶シリコン基板（Ｎ＋）１の一表面にエピタキシャル成長によって形成されたＮ型エピタキシャル層（Ｎ−）３が形成されている。Ｎ型エピタキシャル層３の厚みは例えば５.０μｍ（マイクロメートル）である。Ｎ型単結晶シリコン基板１及びＮ型エピタキシャル層３はドレインを構成する。
【００２３】
Ｎ型単結晶シリコン基板１とは反対側のＮ型エピタキシャル層３表面にトレンチ５が形成されている。図２に示すように、トレンチ５はＮ型エピタキシャル層３表面を島状かつ千鳥状に分断するように形成されている。例えばトレンチ５の幅は０.８μｍ、深さは１.５μｍである。
トレンチ５の内壁に例えばシリコン酸化膜からなるゲート絶縁膜７（図２での図示は省略）が形成されている。ゲート絶縁膜７を構成するシリコン酸化膜の膜厚は例えば３０ｎｍ（ナノメートル）である。
【００２４】
トレンチ５内にゲート絶縁膜７を介してゲート電極９が形成されている。ゲート電極９はポリシリコンからなり、トレンチ５の底部側にトレンチ５側面のゲート絶縁膜７とは間隔をもって形成されたＰ型不純物層（逆不純物層）９ａと、Ｐ型不純物層９ａ以外の領域、すなわちトレンチ５の表面側及びトレンチ５側面のゲート絶縁膜７に隣接する領域に形成されたＮ型不純物層９ｂを備えている。特に、トレンチ５側面のゲート絶縁膜７に隣接するゲート電極９のＮ型不純物層９ｂにはＰ型不純物イオンは導入されていない。また、Ｎ型不純物層９ｂのＮ型不純物イオン濃度はトレンチ５の底部側ほど薄くなっている。
【００２５】
Ｎ型エピタキシャル層３の表面側にトレンチ５に隣接してＰ型チャネル拡散層（Ｐ−）１１が形成されている。Ｐ型チャネル拡散層１１はトレンチ５よりも浅く形成されており、その深さは例えば１.１μｍである。
Ｐ型チャネル拡散層１１の表面側にトレンチ５に隣接してＮ型ソース拡散層１３が形成されている。Ｐ型チャネル拡散層１１の表面側にはトレンチ５とは間隔をもってＰ型コンタクト拡散層（Ｐ＋）１５も形成されている。Ｐ型コンタクト拡散層１５は、Ｐ型チャネル拡散層１１の電位をとるためのものであり、Ｐ型チャネル拡散層１１よりも濃いＰ型不純物イオン濃度をもっている。
【００２６】
ゲート電極９上に例えばシリコン酸化膜からなる層間絶縁膜１７が形成されている。層間絶縁膜１７はソース拡散層１３のトレンチ５に隣接する部分も覆っている。
ソース拡散層１３上、Ｐ型コンタクト拡散層１５上及び層間絶縁膜１７上に例えばアルミニウムなどの金属膜からなるソース電極１９が形成されている。
Ｎ型単結晶シリコン基板１の反対側のＮ型エピタキシャル層３とは反対側の面に例えば銀などの金属膜からなるドレイン電極２１が形成されている。
【００２７】
この実施例では、ゲート電極９を形成するポリシリコンのトレンチ５底部側に、トレンチ５表面側のＮ型不純物層９ｂに導入されたＮ型不純物イオンとは反対導電型のＰ型不純物イオンが導入されたＰ型不純物層９ａを備えている。これにより、ゲート絶縁膜７の膜厚を厚くすることなくトレンチ型パワーＭＯＳＦＥＴのゲート−ドレイン間の帰還容量を低減することができる。そして、ゲート絶縁膜７の膜厚を厚くしなくてもよいので、オン電圧の上昇を防止することができる。
【００２８】
さらに、Ｎ型エピタキシャル層３に接するトレンチ５側面部分に形成されたゲート絶縁膜７に隣接しているゲート電極９の部分はＮ型であるＮ型不純物層９ｂであるので、多数キャリアの蓄積効果を増加させることができ、オン電圧を下げることができる。
【００２９】
図３から図８は図１及び図２に示した半導体装置の製造工程を製造方法の一実施例として説明するための工程断面図である。
図１及び図３から図８を参照して製造方法の一実施例を説明する。
【００３０】
（１）写真製版技術及びエッチング技術により、Ｎ型単結晶シリコン基板（Ｎ＋）１上に形成されたＮ型エピタキシャル層（Ｎ−）３にトレンチ５を形成する。トレンチ５の内壁を含んでＮ型エピタキシャル層３の表面にシリコン酸化膜からなるゲート絶縁膜７を形成する（図３参照）。
【００３１】
（２）例えばＣＶＤ（chemical vapor deposition）法により、トレンチ５の内を含んでゲート絶縁膜７上にトレンチ５を埋め込まない程度の膜厚でノンドープの第１ポリシリコン２３を形成する。ここでは幅が０.８μｍのトレンチ５に対して第１ポリシリコン２３を２５０ｎｍ程度の膜厚に形成した（図４参照）。ここでは第１ポリシリコン２３としてノンドープのものを形成したが、第１ポリシリコン２３はＰ型不純物イオン又はＮ型不純物イオンを含むドープポリシリコンであってもよい。ただし、この実施例ではトレンチ５側面のゲート絶縁膜７に隣接する第１ポリシリコン２３にはＰ型不純物イオンが含まれていないことが好ましいので、第１ポリシリコン２３としてノンドープのもの又はＮ型不純物イオンを含むものを形成することが好ましい。
【００３２】
（３）第１ポリシリコン２３の表面に膜厚が例えば２５ｎｍのシリコン酸化膜２５を形成する。イオン注入技術により、Ｐ型不純物イオン、ここではＢ+イオン（ボロンイオン）２７を例えば注入角度は０°、ドーズ量は１.０×１０14〜１.０×１０15atom／ｃｍ2、注入エネルギーは２０ｋｅＶの条件でシリコン酸化膜２５を介して第１ポリシリコン２３に注入する。ここで、Ｂ+イオンを注入角度は０°で第１ポリシリコン２３に注入しているので、トレンチ５側面に隣接している第１ポリシリコン２３部分にはＢ+イオンは注入されない（図５参照）。この実施例では、Ｂ+イオンの注入前に第１ポリシリコン２３の表面にシリコン酸化膜２５を形成する工程を含み、シリコン酸化膜２５を介してＢ+イオンを注入しているので、Ｂ+イオンのチャネリングを防止することができ、Ｂ+イオンがトレンチ５底部のゲート絶縁膜７を介してＮ型エピタキシャル層３へ突き抜けるのを防止することができる。なお、シリコン酸化膜２５がなくてもＮ型エピタキシャル層３へのＢ+イオンの突き抜けが心配されない場合は、シリコン酸化膜２５を形成しなくてもよい。また、この実施例ではＢ+イオンを注入角度は０°で第１ポリシリコン２３に注入しているが、斜めイオン注入によりＢ+イオンを注入してもよい。この場合、トレンチ５側面に隣接している第１ポリシリコン２３部分にもＢ+イオンが注入されるが、そのＢ+イオンがＭＯＳＦＥＴのオン電圧の低下に影響を与えない程度の濃度であることが好ましい。
【００３３】
（４）上記工程（３）で注入したＢ+イオンを活性化した後、シリコン酸化膜２５を除去する。例えばＣＶＤ法により、トレンチ５の内を含んで第１ポリシリコン２３上にトレンチ５を埋め込む程度の膜厚でノンドープの第２ポリシリコン２９を形成する（図６参照）。ここで、第２ポリシリコン２９の膜厚はその表面が平らになる程度であることが好ましい。なお、上記工程（３）で注入したＢ+イオンの活性化は次工程でのリンイオン拡散と同時に行なってもよい。また、ここでは第２ポリシリコン２９としてノンドープのものを形成しているが、第２ポリシリコンはトレンチ型パワーＭＯＳＦＥＴの完成時にオン電圧の低下に影響を与えない程度のＰ型不純物イオンを含むドープポリシリコンであってもよいし、トレンチ５底部に注入されたＢ+イオンがトレンチ型パワーＭＯＳＦＥＴの完成時に消失しない程度のＮ型不純物イオンを含むドープポリシリコンであってもよい。
【００３４】
（５）第２ポリシリコン２９上にリン（図示は省略）を堆積し、熱拡散処理を施して第２ポリシリコン２９及び第１ポリシリコン２３にリンイオンを導入する。リンイオンは第２ポリシリコン２９の表面から導入され、トレンチ５の底部側ほどリンイオン濃度が薄くなる。トレンチ５外の第１ポリシリコン２３に注入されたＢ+イオンはリンイオンの導入によりＮ型に打ち返される。トレンチ５底部の第１ポリシリコン２３に注入されたＢ+イオンは、その部分に導入されるリンイオンの濃度が低いので打ち消されずに残る。これにより、トレンチ５の底部側にトレンチ５側面のゲート絶縁膜７とは間隔をもって形成されたＰ型不純物層（逆不純物層）９ａと、Ｐ型不純物層９ａ以外の領域、すなわちトレンチ５の表面側及びトレンチ５側面のゲート絶縁膜７に隣接する領域に形成されたＮ型不純物層９ｂからなるゲート電極９が形成される（図７参照）。なお、トレンチ５外の第１ポリシリコン２３にＰ型不純物層が残っていても、その部分の第１ポリシリコン２３は次工程で除去されるので問題ない。
【００３５】
（６）トレンチ５外の第２ポリシリコン２９及び第１ポリシリコン２３をエッチング処理によって除去する（図７参照）。
（７）通常のトレンチ型パワーＭＯＳＦＥＴの製造工程により、Ｎ型エピタキシャル層３にＰ型チャネル拡散層（Ｐ−）１１、Ｎ型ソース拡散層（Ｎ＋）１３及びＰ型コンタクト拡散層（Ｐ＋）１５を形成し、さらに層間絶縁膜１７、ソース電極１９及びドレイン電極２１を形成してトレンチ型パワーＭＯＳＦＥＴが完成する（図１参照）。このようにして、この製造方法の実施例によれば、図１に示した半導体装置の実施例を作成することができる。なお、Ｐ型チャネル拡散層１１、Ｎ型ソース拡散層１３及びＰ型コンタクト拡散層１５はトレンチ５の形成前に形成しておいてもよい。
【００３６】
図９は製造方法の他の実施例の一部を示す工程断面図である。
この製造方法の実施例の工程は、図１及び図３から図８を参照して説明した製造方法の上記実施例の上記工程（３）を除いて上記実施例と同じである。
上記実施例では、ゲート電極９のＰ型不純物層９ａを形成するためのイオン注入種としてＢ+イオンを用いている（上記工程（３）及び図５を参照。）。
【００３７】
図９に示すように、この実施例では、ゲート電極９のＰ型不純物層９ａを形成するためのイオン注入種としてＢＦ2+イオンを用いる。さらに、ＢＦ2+イオンの注入前にシリコン酸化膜２５（図５参照）を形成する工程を含まない。ここで、ＢＦ2+イオンの注入条件は、例えば注入角度は０°、ドーズ量は１.０×１０14〜１.０×１０15atom／ｃｍ2、注入エネルギーは４０ｋｅＶである。
【００３８】
ＢＦ2+イオンはイオン半径がＢ+イオンに比べて大きいので、ＢＦ2+イオンの注入前にシリコン酸化膜を形成しなくてもチャネリングを起こす確率が低いので、シリコン酸化膜２５（図５参照）を形成する必要はない。また、ＢＦ2+イオンを用いれば、Ｂ+イオンを用いる場合に比べて、半導体層への突き抜けマージンを大きくすることができる。なお、第１ポリシリコン２３の表面には自然酸化膜が形成されるので、第２ポリシリコン２９を形成する前に第１ポリシリコン２３表面の自然酸化膜を除去する工程は必要である。
【００３９】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、ゲート電極を形成するポリシリコンのトレンチ底部側の逆不純物層がＰ型不純物層、その他の部分がＮ型不純物層によって形成されたＮ型ポリシリコンゲート電極を備えたトレンチ型パワーＭＯＳＦＥＴに本発明を適用しているが、本発明はこれに限定されるものではなく、ゲート電極を形成するポリシリコンのトレンチ底部側の逆不純物層がＮ型不純物層、その他の部分がＰ型不純物層によって形成されたＰ型ポリシリコンゲート電極を備えたトレンチ型パワーＭＯＳＦＥＴに本発明を適用してもよい。
なお、上記Ｐ型ポリシリコンゲート電極を形成するために逆不純物層としてのＮ型不純物層を形成するためにＰ-イオン又はＡｓ-イオンを注入する際、図９を参照して説明したＢＦ2+イオン注入と同様に、Ｐ-イオン又はＡｓ-イオンはイオン半径がＢ+イオンに比べて大きいので、Ｐ-イオン又はＡｓ-イオンの注入前にシリコン酸化膜を形成しなくてもチャネリングを起こす確率が低いので、シリコン酸化膜２５（図５参照）を形成する必要はない。さらに、Ｐ-イオン又はＡｓ-イオンを用いる場合は、Ｂ+イオンを用いる場合に比べて、半導体層への突き抜けマージンを大きくすることができる。
【００４０】
また、上記実施例では、Ｎチャネル型トレンチ型パワーＭＯＳＦＥＴに本発明を適用しているが、本発明はこれに限定されるものではなく、Ｐチャネル型トレンチ型パワーＭＯＳＦＥＴに本発明を適用することもできる。
また、ゲート絶縁膜は、シリコン酸化膜に限定されるものではなく、シリコン窒化膜や、シリコン酸化膜とシリコン窒化膜の積層膜など、他の絶縁性材料からなるものであってもよい。
【図面の簡単な説明】
【００４１】
【図１】半導体装置の一実施例の１つのトレンチ部分を示す断面図である。
【図２】同実施例の複数のトレンチ部分を示す平面図である。
【図３】製造方法の実施例の最初の工程を説明するための断面図である。
【図４】同実施例の次の工程を説明するための断面図である。
【図５】同実施例のさらに次の工程を説明するための断面図である。
【図６】同実施例のさらに次の工程を説明するための断面図である。
【図７】同実施例のさらに次の工程を説明するための断面図である。
【図８】同実施例のさらに次の工程を説明するための断面図である。
【図９】製造方法の他の実施例の一部の工程を説明するための断面図である。
【符号の説明】
【００４２】
１    Ｎ型単結晶シリコン基板
３    Ｎ型エピタキシャル層
５    トレンチ
７    ゲート絶縁膜
９    ゲート電極
９ａ    Ｐ型不純物層（逆不純物層）
９ｂ    Ｎ型不純物層
１１    Ｐ型チャネル拡散層
１３    Ｎ型ソース拡散層
２３    第１ポリシリコン
２５    シリコン酸化膜
【図１】
2008053397.tif 000003
【図２】
2008053397.tif 000004
【図３】
2008053397.tif 000005
【図４】
2008053397.tif 000006
【図５】
2008053397.tif 000007
【図６】
2008053397.tif 000008
【図７】
2008053397.tif 000009
【図８】
2008053397.tif 000010
【図９】
2008053397.tif 000011