(57)【要約】【課題】応答性の良いＣ相パルスを生成できるシリアルエンコーダデータ変換回路を提供する。  【解決手段】伝送制御部２はシリアルデータ１をシフトクロック４でシリアル／パラレル変換部５へ入力する。シリアル／パラレル変換部５に保持されたデータのうちの原点位置データ２３はシリアルエンコーダの原点通過を示す原点通過ビット２４でレジスタ２１に保持される。Ｃ相パルス生成部２３は、レジスタ２１の出力データとアップダウンカウンタ出力データ１８を比較して一致した時にＣ相パルスを出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリアルエンコーダから一定周期で送られてくるシリアルデータを受け取ってパルス列に変換するシリアルエンコーダデータ変換回路であって、  
ＤＤＡ方式による積分回路と前記積分回路から出力されるパルスをカウントするアップダウンカウンタを備え前記シリアルデータ内に含まれるシリアルエンコーダ位置データに追従する前期パルス列を生成するＡ／Ｂ相パルス生成部と、
前記シリアルデータ内に含まれる原点通過ビットをイネーブル信号として前記シリアルデータ内に含まれる原点位置データを保持するレジスタと、
前記レジスタの出力データと前記アップダウンカウンタの出力データを比較して一致した時にＣ相パルスを出力するＣ相パルス生成部を備えたことを特徴とするシリアルエンコーダデータ変換回路。
【請求項２】
前記Ａ／Ｂ相パルス生成部は、最初にシリアルエンコーダからデータを受け取った際に一度だけ前記アップダウンカウンタのロード信号を生成するロード信号生成部を備えたことを特徴とする請求項１記載のシリアルエンコーダデータ変換回路。
【請求項３】
前記Ａ／Ｂ相パルス生成部は、前記Ａ／Ｂ相パルス信号の位相反転時に前記Ａ／Ｂ相パルス信号の出力にヒステリシス特性を与えるヒステリシス付加回路を備えたことを特徴とする請求項１記載のシリアルエンコーダデータ変換回路。
【請求項４】
前記ヒステリシス付加回路は、ヒステリシス量を設定するヒステリシス設定レジスタを備えたことを特徴とする請求項３記載のシリアルエンコーダデータ変換回路。
【請求項５】
請求項１に記載のシリアルエンコーダデータ変換回路を備えたことを特徴とするサーボドライブシステム。
【請求項６】
シリアルエンコーダから一定周期で送られてくるシリアルデータを受け取ってパルス列に変換するシリアルエンコーダデータ変換回路であって、  
ＤＤＡ方式による演算ビット数の異なる複数の積分回路と、
前記積分回路のビット数を指令するビット設定レジスタと、前記ビット設定レジスタからのビット設定信号によって前記積分回路のうちのひとつの積分回路を選択するセレクタと、前記積分回路から出力されるパルスをカウントするアップダウンカウンタを備えたことを特徴とするシリアルエンコーダデータ変換回路。
【請求項７】
請求項６に記載のシリアルエンコーダデータ変換回路を備えたことを特徴とするサーボドライブシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーボドライブシステム等のモータ制御システムにおいて、モータ位置検出に使用されるエンコーダから送出される位置データのデータ変換回路に関し、特にシリアルエンコーダから送信されるシリアルデータをパルス列に変換するシリアルエンコーダデータ変換回路およびこれを用いたサーボドライブシステムに関する。  
【背景技術】
【０００２】
従来、シリアルエンコーダより一定周期で送られてくるデータに対して、今回受信したシリアルエンコーダ位置データと、前回の位置データとの差分データからＤＤＡ方式（ディジタル・ディファレンシャル・アナライザー）またはＢＲＭ方式（バイナリー・レイト・マルチプライヤー）によるビット数固定の積分回路により、Ａ相、Ｂ相のパルス生成をハードウェアで行うシリアルエンコーダデータ変換回路が開示されている。（例えば、特許文献１参照）。
【０００３】
図８は従来技術におけるシリアルエンコーダデータ変換回路を示す回路図である。
図において、１はシリアルデータであり、シリアルエンコーダから一定周期で送信されており、ＨＤＬＣ方式の伝送制御部２へ入力されている。取り込まれたデータ１’はシフトクロック４でシリアル／パラレル変換部５へ入力されパラレルデータに変換され、一定周期毎にサンプリングクロック３によりデータ保持される。
【０００４】
６はシリアルエンコーダ位置データで、シリアル／パラレル変換部５に保持されたデータのうち、シリアルエンコーダの位置情報を示すものである。７は減算器で、シリアルエンコーダ位置データ６と前回の周期におけるシリアルエンコーダ位置データであるアップダウンカウンタ１７の出力データ１８との差分データを出力する。この差分データはサンプリングクロック３の立ち下がりエッジでレジスタ８に保持される。
【０００５】
９は加算器で、レジスタ８の出力データである差分データ２０とバス１１上のデータ２０’を加算して、レジスタ１０へ出力する。レジスタ１０は加算器９の出力を受けて内部クロック信号ＣＰの立ち上がりエッジで加算したデータをバス１１上に出力する。ここで加算器９、レジスタ１０、バス１１はＤＤＡ方式によるビット数固定の積分回路を構成している。
１３は加算器９で発生するキャリー信号で、アップダウンカウンタ１７のカウントイネーブル信号として作用する。１２は差分データ２０のＭＳＢ（最上位ビット）で、モータ正転時にはＨレベル、モータ逆転時にはＬレベルとなり正負判別用のアップ／ダウン信号として作用する。
【０００６】
アップダウンカウンタ１７は、積分回路から出力されるパルスをカウントする。すなわち、積分回路の加算器９のカウントイネーブル信号１３がＨレベル且つアップ／ダウン信号１２がＨレベルの時に内部クロック信号ＣＰの立ち上がりエッジでカウントアップを、カウントイネーブル信号１３がＨレベル且つアップ／ダウン信号１２がＬレベルの時に内部クロック信号ＣＰの立ち上がりエッジでカウントダウンを行い、アップダウンカウンタ出力データ１８を出力する。アップダウンカウンタ出力データ１８は、シリアルエンコーダ位置データ６に追従するようなカウントデータとなる。
【０００７】
また、１９はＥＸＯＲ素子で、アップダウンカウンタ出力データ１８の最下位ビットＤ０と次のビットＤ１をＥＸＯＲ素子１９へ入力し、ＥＸＯＲ素子１９の出力信号をＡ相パルス信号、ビットＤ１をＢ相パルス信号としてＡ相、Ｂ相のパルス列を出力している。このように、アップダウンカウンタ１７、減算器７、レジスタ８、積分回路、およびＥＸＯＲ素子１９からなるＡ／Ｂ相パルス生成部が構成されている。
【０００８】
次に、本従来技術の動作スペックについて説明する。
本従来技術では、加算器９とレジスタ１０を用いたＤＤＡ方式によるビット数固定の積分回路を有し、サンプリング周期毎に更新される差分データ２０を内部クロック信号ＣＰに同期して積分し、加算器９からキャリー信号１３を出力している。
【０００９】
サンプリング周期Ｔと変換処理可能な差分データのビット数ｎ（＝積分回路ビット数）とクロック周波数ＣＰｆには（１）で示す関係がある。
Ｔ＝１／ＣＰｆ×２ｎ  ・・・（１）
例えば、クロック周波数ＣＰｆを３２ＭＨｚとすると、サンプリング周期Ｔ（＝シリアルエンコーダの通信周期）が３２ｕｓ、６４ｕｓ、１２８ｕｓの場合、積分回路ビット数はそれぞれ１０ビット、１１ビット、１２ビットとなる。
【００１０】
上記説明から分かるように、積分回路ビット数はシリアルエンコーダの通信周期に応じて変える必要がある。シリアルエンコーダの通信周期は製品シリーズ等によって異なるため、シリアルエンコーダの通信周期によって積分回路ビット数を計算し、通信周期の仕様に対応したシリアルデータエンコーダデータ変換回路を実現していた。
【００１１】
このように、従来技術におけるシリアルデータ変換回路は、シリアルエンコーダから一定周期で送られてくるシリアルデータを受信し、今回受信したシリアルエンコーダ位置データと、前回の位置データとの差分データからハードウェアによって、Ａ相、Ｂ相のパルス列を生成していた。また、シリアルエンコーダの通信周期によって積分回路ビット数を計算し、通信周期の仕様に対応したシリアルデータエンコーダデータ変換回路を実現していた。
【特許文献１】特開平１１−４４５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来技術のシリアルエンコーダデータ変換回路は、Ａ相、Ｂ相のパルス生成のみをハードウェアで行い、原点通過を示すＣ相パルスを生成するハードウェア回路が備えられていない為、原点信号を必要とするインクリメンタルエンコーダに対応したデータ変換には使用することができなかった。また、Ｃ相パルスを生成する回路が備えられている場合でも、ソフトウェアを介して原点通過を検知し、データ処理を行った後、パルス出力タイミング設定等を行い、Ｃ相パルスを生成するといった手順を踏まなければならず、ソフトウェアの負荷が増大するとともに、上位コントローラへ位置情報を伝えるのが遅れ、システム全体の性能が低下するという問題があった。
【００１３】
また、電源投入後、最初にシリアルエンコーダ位置データを受け取った際には、シリアルエンコーダ位置データの前回値が存在しない為、差分データが不定値となり、Ａ相、Ｂ相のパルス列が意味もなく出力されてしまうというような問題もあった。
さらに、シリアルエンコーダの通信周期に対応して、積分回路の演算ビット数の異なる複数のシリアルデータエンコーダデータ変換回路を準備する必要があり、汎用性に問題があった。
【００１４】
本発明はこのような問題点に鑑みてなされたものであり、シリアルデータに含まれる原点通過ビットおよび原点位置データから、原点通過時に即時にＣ相パルスを生成できる応答性の良い、また、電源投入後、最初にシリアルエンコーダ位置データを受け取った際における不要なＡ相、Ｂ相のパルス出力を防止することができる信頼性の高いシリアルエンコーダデータ変換回路を提供することを目的とする。さらに、通信周期の異なるシリアルエンコーダに共通に対応できる汎用性のあるシリアルエンコーダデータ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、シリアルエンコーダから一定周期で送られてくるシリアルデータを受け取ってパルス列に変換するシリアルエンコーダデータ変換回路であって、ＤＤＡ方式による積分回路と前記積分回路から出力されるパルスをカウントするアップダウンカウンタを備え前記シリアルデータ内に含まれるシリアルエンコーダ位置データに追従する前期パルス列を生成するＡ／Ｂ相パルス生成部と、前記シリアルデータ内に含まれる原点通過ビットをイネーブル信号として前記シリアルデータ内に含まれる原点位置データを保持するレジスタと、前記レジスタの出力データと前記アップダウンカウンタの出力データを比較して一致した時にＣ相パルスを出力するＣ相パルス生成部を備えたことを特徴としている。
また、請求項２に記載の発明は、前記Ａ／Ｂ相パルス生成部は、最初にシリアルエンコーダからデータを受け取った際に一度だけ前記アップダウンカウンタのロード信号を生成するロード信号生成部を備えたことを特徴としている。
また、請求項３に記載の発明は、前記Ａ／Ｂ相パルス生成部は、前記Ａ／Ｂ相パルス信号の位相反転時に前記Ａ／Ｂ相パルス信号の出力にヒステリシス特性を与えるヒステリシス付加回路を備えたことを特徴としている。
また、請求項４に記載の発明は、前記ヒステリシス付加回路は、ヒステリシス量を設定するヒステリシス設定レジスタを備えたことを特徴としている。
また、請求項５に記載の発明は、サーボドライブシステムが請求項１に記載のシリアルエンコーダデータ変換回路を備えたことを特徴としている。
また、請求項６に記載の発明は、シリアルエンコーダから一定周期で送られてくるシリアルデータを受け取ってパルス列に変換するシリアルエンコーダデータ変換回路であって、  ＤＤＡ方式による演算ビット数の異なる複数の積分回路と、前記積分回路のビット数を指令するビット設定レジスタと、前記ビット設定レジスタからのビット設定信号によって前記積分回路のうちのひとつの積分回路を選択するセレクタと、前記積分回路から出力されるパルスをカウントするアップダウンカウンタを備えたことを特徴としている。
また、請求項７に記載の発明は、サーボドライブシステムが請求項６に記載のシリアルエンコーダデータ変換回路を備えたことを特徴としている。
【発明の効果】
【００１６】
請求項１に記載の発明によると、シリアルデータに含まれる原点通過ビットおよび原点位置データをハードウェアで処理して、原点通過時に即時にＣ相パルスを生成しているので、ソフトウェアの負荷を増加することなく、高速なＣ相パルス生成する事ができる。
【００１７】
また、請求項２に記載の発明によると、ロード信号生成部を備えれば、電源投入後、最初にシリアルエンコーダ位置データを受け取った際であっても、不要なＡ相、Ｂ相のパルス出力を防止し、パルス出力先である上位コントローラの誤動作を防止することができる。
【００１８】
請求項３に記載の発明によると、Ａ／Ｂ相パルス生成部がヒステリシス付加回路を備えれば、Ａ／Ｂ相パルスの位相反転時に一定量のパルス幅を確保できるので、パルス出力先である上位コントローラのカウントミスを未然に防止することができる。
【００１９】
請求項４に記載の発明によると、ヒステリシス付加回路が、ヒステリシス量を設定するヒステリシス設定レジスタを備えれば、簡単にヒステリシス量を設定できる。従って、上位コントローラの種類に応じて適切なヒステリシス量を設定でき、また、ヒステリシス特性を付加する必要の無い場合は、ヒステリシス設定レジスタの値を０に設定し、ヒステリシスのない動作をさせることもできる。
【００２０】
請求項５に記載の発明によると、サーボドライブシステムが請求項１に記載のシリアルエンコーダデータ変換回路を備えているので、高速で信頼性の高いサーボドライブシステムを構築する事ができる。
【００２１】
請求項６に記載の発明によると、演算ビット数の異なる複数の積分回路を設け通信周期によって選択できるようにしたので、通信周期の異なる複数種類のシリアルエンコーダに対応できる汎用性のあるシリアルデータ変換回路が実現できる。従って製品シリーズに対応してシリアルデータ変換回路を準備する必要が無いのでシリアルデータ変換回路の低コスト化が実現できる。
【００２２】
請求項７に記載の発明によると、サーボドライブシステムが請求項６に記載のシリアルデータ変換回路を備えているので、通信周期の異なるサーボドライブシステムに対してシリアルデータ変換回路をそれぞれ準備する必要が無い。従って、汎用性のあるサーボドライブシステムが実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図を参照して説明する。
【００２４】
図１は、本発明の第１実施例を示すシリアルエンコーダデータ変換回路の回路図である。
図において、２１は原点位置データを保持するレジスタ、２２はＣ相パルス生成部である。
本発明が従来技術と異なる部分は、原点位置データを保持するレジスタと、Ｃ相パルス生成部を備えた部分である。
【００２５】
次に、本発明の動作について説明する。
Ａ相パルス、Ｂ相パルスの生成動作については従来技術と同じであるのでその説明を省略する。
図１において、原点位置データ２３は、シリアル／パラレル変換部５に保持されたデータのうち、シリアルエンコーダの原点位置情報を示すものである。２４は原点通過ビットで、シリアル／パラレル変換部５に保持されたデータのうち、シリアルエンコーダの原点通過を示すものであり、原点通過時のみ“１”がセットされ、原点通過時以外は“０”がセットされている。レジスタ２１は、原点通過ビット２４が“１”になった時に、原点位置データ２３を保持する。Ｃ相パルス生成部２２は、レジスタ２１の出力データとアップダウンカウンタ出力データ１８を比較して一致した時にＣ相パルスを出力する。
【００２６】
このように、本実施例では、シリアルデータ変換回路に、原点位置データを保持するレジスタとＣ相パルスを出力するＣ相パルス生成部を備え、ハードウェアによってＣ相パルスを生成しているので、原点通過時に即時にＣ相パルスを出力できるシリアルデータ変換回路が実現できる。
【実施例１】
【００２７】
図２は、本発明の第２実施例を示すシリアルエンコーダデータ変換回路の回路図である。
図において、２５はアップダウンカウンタ１７の初期データをセットするロード信号生成部で、ＡＮＤ素子２５１とＤフリップフロップ２５２を備えている。
本実施例が第１実施例と異なる点は、ロード信号生成部２５を備えている点である。
【００２８】
次に、本実施例の動作について説明する。
電源投入後、伝送制御部２から最初のサンプリングクロック３が出力され、ロード信号生成部２５に入力されると、ＡＮＤ素子２５１は、サンプリングクロック３とＤフリップフロップ２５２の出力の論理積をロード信号２６として出力し、アップダウンカウンタ１７の初期データをセットする。Ｄフリップフロップ２５２の出力は初期状態がＨレベルであり、ロード信号２６の立ち下がりエッジでＨレベルからＬレベルへと変化し、その後Ｌレベルを保持し続ける。
【００２９】
アップダウンカウンタ１７は、ロード信号２６がＨレベルの時は、カウントイネーブル信号１３およびアップ／ダウン信号１２の信号レベルに関わらず内部クロック信号ＣＰの立ち上がりエッジでシリアルエンコーダ位置データ６のロードを行う。これによって、電源投入後、差分器７の＋入力および−入力には電源投入後の最初のサンプリングクロック３で得られた位置データが入力され、減算器７から出力される最初の差分データは０となる。
【００３０】
このように本実施例では、最初にシリアルエンコーダからデータを受け取った際に一度だけ前記アップダウンカウンタのロード信号を生成するロード信号生成部を備え、減算器の初回の差分データが０になるようにしているので、電源投入後、最初にシリアルエンコーダ位置データを受け取った際、不要なＡ相、Ｂ相のパルス出力を防止することができる。
【実施例２】
【００３１】
図３は、本発明の第３実施例を示すシリアルエンコーダデータ変換回路の回路図である。
図において４０はヒステリシス付加回路である。ヒステリシス付加回路は、ヒステリシス設定レジスタ４１、加算器４２、加算器９’、およびセレクタ４３から構成されている。
本実施例が従来技術と異なる点は、Ａ／Ｂ相パルス信号の出力にヒステリシス特性を与えるヒステリシス付加回路４０を備えている点である。
【００３２】
ヒステリシス付加回路４０において、加算器４２は、バス１１上のデータにヒステリシス設定レジスタ４１から出力されたヒステリシス量４４を加算して、加算器９’へ出力する。加算器９’はレジスタ８の出力データである差分データ２０と加算器４２の出力を加算する。加算器９発生するキャリー信号１３および加算器９’で発生するキャリー信号１３’はセレクタ４３へ入力され、正負判別用ビットである差分データ２０のＭＳＢ（最上位ビット）１２が正の場合はカウントイネーブル信号１３を選択し、負の場合はカウントイネーブル信号１３’を選択する。１５１はセレクタ４３による信号選択後のカウントイネーブル信号である。差分データ２０のＭＳＢ１２は、モータ正転時にはＨレベル、モータ逆転時にはＬレベルとなり正負判別用のアップ／ダウン信号として作用する。
【００３３】
次に、本実施例の動作について説明する。
図４は、本実施例におけるパルス生成動作を示すタイミングチャートである。図示しないモータに取付けられたシリアルエンコーダから一定周期で送られてくるシリアルデータを受け取ってＡ相およびＢ相パルス信号を生成するパルス生成動作における、特にモータが正転から逆転に変わる場合のタイミングチャートを示す。
【００３４】
図に示すように、差分データ２０のＭＳＢ１２はＨレベルであり、この間、加算器９の出力値は内部クロック信号ＣＰによりカウントアップを行い、オーバーフローするとカウントイネーブル信号１３が発生し、同様にヒステリシス付加回路４０内の加算器９’の出力値は内部クロック信号ＣＰによりカウントアップを行い、オーバーフローするとカウントイネーブル信号１３’を発生する。但し、カウントイネーブル信号１３’はカウントイネーブル信号１３よりもヒステリシス量４４に対応する時間の分だけ早く発生する。
【００３５】
モータ逆転時には差分データ２０のＭＳＢ１２はＬレベルであり、この間、加算器９の出力値は内部クロック信号ＣＰによりカウントダウンを行い、アンダーフローするとカウントイネーブル信号１３が発生し、同様にヒステリシス付加回路４０内の加算器９’の出力値は内部クロック信号ＣＰによりカウントダウンを行い、アンダーフローするとカウントイネーブル信号１３’が発生する。但し、カウントイネーブル信号１３’はカウントイネーブル信号１３よりもヒステリシス量４４に対応する時間の分だけ遅く発生する。
【００３６】
ここで、正転時にはカウントイネーブル信号１３が選択され、逆転時にはヒステリシス付加回路４０内のカウントイネーブル信号１３’が選択される回路構成となっているため、正転時にはカウントイネーブル信号１３に同期してＡ相およびＢ相パルス出力が行われ、逆転時にはカウントイネーブル信号１３’に同期してＡ相およびＢ相パルス出力が行われる。その結果、図４に示すようにカウントイネーブル信号１３が発生した直後にモータの回転方向が正転から逆転に変化した場合であっても、Ａ相パルス出力はヒステリシス量に対応する時間の分だけパルス幅がプラスされて出力される。
【００３７】
このように、本実施例では、Ａ／Ｂ相パルス信号の出力にヒステリシス特性を与えるヒステリシス付加回路を備えているので、Ａ／Ｂ相パルスの位相反転時に一定量のパルス幅を確保できる。従って、パルス出力先である上位コントローラのカウントミスを未然に防止することができる。
また、ヒステリシス付加回路がヒステリシス設定レジスタを備えているので、上位コントローラの種類に応じて適切なヒステリシス量を設定でき、また、ヒステリシス特性を付加する必要の無い場合は、ヒステリシス設定レジスタの値を０に設定し、ヒステリシスのない動作をさせることもできる。
【実施例３】
【００３８】
図５は、本発明の第４実施例を示すシリアルエンコーダデータ変換回路の回路図である。
図において、２７は差分データ２０を積分する積分回路部で演算ビット数の異なる４個の積分回路を有している。２８はビットレジスタで、差分データ２０のビット数に応じた演算処理ビット数の積分回路を選択するためのビット数設定信号２９出力する。
【００３９】
また、図６は、本実施例における積分回路部の回路図である。
積分回路部２７は、それぞれ演算処理ビット数の異なる４個の積分回路２７ａ〜２７ｄから構成されている。また、積分回路２７ａ〜２７ｄはそれぞれ加算器９ａ〜９ｄとレジスタ１０ａ〜１０ｄで構成されている。また、３０はセレクタで、加算器９ａ〜９ｄのそれぞれのキャリー信号１３ａ〜１３ｄの中からビット数設定信号２９に応じた積分回路のキャリー信号１３を選択し出力する。
【００４０】
本実施例が従来技術と異なる部分は、従来技術ではビット数固定の１つの積分回路を有していたが、本実施例では、演算処理ビット数の異なる４個の積分回路を有し、この積分回路の出力を選択するセレクタおよびセレクタにビット数設定信号出力するビットレジスタを備えている点である。
【００４１】
次に本実施例の動作について説明する。
積分回路２７ａ〜２７ｄは差分データ２０を受けて積分動作を行う。すなわち、加算器９ａ〜９ｄは、差分データ２０とそれぞれのバス１１ａ〜１１ｄ上のデータを加算して、それぞれレジスタ１０ａ〜１０ｄへ出力する。レジスタ１０ａ〜１０ｄはそれぞれ加算器９ａ〜９ｄの出力を受けて内部クロック信号ＣＰの立ち上がりエッジでバス１１ａ〜１１ｄ上に出力することによって差分データ２０を積分する。
【００４２】
積分回路２７ａ〜２７ｄはそれぞれＤＤＡ方式の９ビット、１０ビット、１１ビット、１２ビットの積分回路を構成し、加算器９ａは５１２ビット、加算器９ｂは１０２４ビット、加算器９ｃは２０４８ビット、加算器９ｄは４０９６ビットの積分毎にそれぞれキャリー信号１３ａ〜１３ｄを出力する。セレクタ３０は、キャリー信号１３ａ〜１３ｄの中からビット数設定信号２９により選択されたキャリー信号１３を出力する。
【００４３】
図７は本実施例における積分回路の動作スペック表である。
図における各値は、内部クロック信号ＣＰのクロック周波数が３２ＭＨｚである場合を例に示している。（１）式より９ビット積分回路２７ａ選択時の積分周期は１６ｕｓ、１０ビット積分回路２７ｂ選択時の積分周期は３２ｕｓ、１１ビット積分回路２７ｃ選択時の積分周期は６４ｕｓ、１１ビット積分回路２７ｄ選択時の積分周期は１２８ｕｓとなる。
【００４４】
また、（２）式より９ビット積分回路２７ａ選択時の１周期の最大パルス出力数Ｐは５１２パルス、１０ビット積分回路２７ｂ選択時の１周期の最大パルス出力数Ｐは１０２４パルス、１１ビット積分回路２７ｃ選択時の１周期の最大パルス出力数Ｐは２０４８パルス、１２ビット積分回路２７ｄ選択時の１周期の最大パルス出力数Ｐは４０９６パルスとなる。
【００４５】
このように、本実施例では、演算ビット数の異なる複数の積分回路備え、ビット数設定レジスタによりシリアルエンコーダの通信周期に応じた演算ビット数の積分回路を選択しているので、通信周期の異なる複数種類のシリアルエンコーダに対応できる汎用性のあるシリアルデータ変換回路が実現できる。従って製品シリーズに対応してシリアルデータ変換回路を準備する必要が無いのでシリアルデータ変換回路の低コスト化が実現できる。
【００４６】
なお、以上の実施例では、ＤＤＡ方式の積分回路を例にとって説明したが、ＢＲＭ方式の積分回路を使用しても本質的には何も変わらない。また、第３実施例では９ビット、１０ビット、１１ビットおよび１２ビットの４つの積分回路から選択する回路構成を例にとって説明したが、積分回路のビット数は特に限定されず、また積分回路の数も限定されない。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施例を示すシリアルエンコーダデータ変換回路の回路図
【図２】本発明の第２実施例を示すシリアルエンコーダデータ変換回路の回路図
【図３】本発明の第３実施例を示すシリアルエンコーダデータ変換回路の回路図
【図４】第３実施例におけるパルス生成動作を示すタイミングチャート
【図５】本発明の第４実施例を示すシリアルエンコーダデータ変換回路の回路図
【図６】第４実施例における積分回路部の回路図
【図７】第４実施例における積分回路の動作スペック表
【図８】従来技術におけるシリアルエンコーダデータ変換回路を示す回路図
【符号の説明】
【００４８】
１、１’  シリアルデータ
２  伝送制御部
３  サンプリングクロック
４  シフトクロック
５  シリアル／パラレル変換部
６  シリアルエンコーダ位置データ
７  減算器
８、レジスタ  
９、９’、９ａ〜９ｄ、４２  加算器
１０、１０ａ〜１０ｄ  レジスタ
１１、１１ａ〜１１ｄ  バス
１２  ＭＳＢ（最上位ビット）
１３、１３’、１３ａ〜１３ｄ  キャリー信号
１７  アップダウンカウンタ
１８  アップダウンカウンタ出力データ
１９  ＥＸＯＲ素子
２０  差分データ
２１  レジスタ
２２  Ｃ相パルス生成部
２３  原点位置データ
２４  原点通過ビット
２５  ロード信号生成部
２６  ロード信号
２７  積分回路部
２８  ビットレジスタ
２９  ビット数設定信号
３０、４３、４４  セレクタ
４０  ヒステリシス回路
４１  ヒステリシス設定レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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