(57)【要約】【課題】通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができ、かつ通過状態において電力増幅器の利得圧縮特性を補償することができるアッテネータを得る。【解決手段】リニアライザは、第５ダイオードＤ５１〜Ｄ５ｎと、第３抵抗ＲＬＴ１と、第６ダイオードＤ６１〜Ｄ６ｎと、第１のｎチャネルＭＯＳトランジスタＴｒ１とを有する。そして、第１，第４制御電圧端子Ｖｃ１，Ｖｃ４にロウレベルの電圧が印加され、かつ第２，第３制御電圧端子Ｖｃ２，Ｖｃ３にハイレベルの電圧が印加される場合に、第５制御電圧端子Ｖｃ５にロウレベルの電圧が印加され、第１，第４制御電圧端子Ｖｃ１，Ｖｃ４にハイレベルの電圧が印加され、かつ第２，第３制御電圧端子Ｖｃ２，Ｖｃ３にロウレベルの電圧が印加される場合に、第５制御電圧端子Ｖｃ５にハイレベルの電圧が印加される。【選択図】図２
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【特許請求の範囲】
【請求項１】
アノードが入力端子に接続され、カソードが出力端子に接続された第１ダイオードと、
前記第１ダイオードのアノードに接続された第１制御電圧端子と、
アノードが前記第１ダイオードのカソードに接続され、カソードが第１容量を介して前記第１ダイオードのアノードに接続された第２ダイオードと、
一端が前記第２ダイオードのカソードに接続された第１抵抗と、
一端が第２容量を介して前記第１ダイオードのカソードに接続された第２抵抗と、  
アノードが第３容量を介して前記第１，第２抵抗の他端に接続された第３ダイオードと、
カソードが第４容量を介して前記第１，第２抵抗の他端に接続された第４ダイオードと、
一端が前記第３ダイオードのカソード及び前記第４ダイオードのアノードに接続され、他端が接地された第５容量と、
前記第２ダイオードのカソードに接続された第２制御電圧端子と、
前記第３ダイオードのアノードに接続された第３制御電圧端子と、
前記第４ダイオードのカソードに接続された第４制御電圧端子と、
前記入力端子と前記第１ダイオードのアノードとの間に設けられたリニアライザとを有し、
前記リニアライザは、
アノードが接地され、カソードが前記入力端子と前記第１ダイオードのアノードとの接続点に接続された第５ダイオードと、
前記入力端子と前記第１ダイオードのアノードとの接続点と第５制御電圧端子との間に接続された第３抵抗と、
アノードが前記入力端子に接続された第６ダイオードと、
ゲートが前記第５制御電圧端子に接続され、ソースが接地され、ドレインが前記第６ダイオードのカソードに接続された第１のｎチャネルＭＯＳトランジスタとを有し、
前記第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にハイレベルの電圧が印加される場合に、前記第５制御電圧端子にロウレベルの電圧が印加され、
前記第１，第４制御電圧端子にハイレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にロウレベルの電圧が印加される場合に、前記第５制御電圧端子にハイレベルの電圧が印加されることを特徴とするアッテネータ。
【請求項２】
前記リニアライザは、
一端が前記入力端子と前記第１ダイオードのアノードとの接続点に接続された第４抵抗と、
ゲートが第６制御電圧端子に接続され、ソースが接地され、ドレインが前記第４抵抗の他端に接続された第２のｎチャネルＭＯＳトランジスタとを更に有し、
前記第１，第４制御電圧端子にハイレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にロウレベルの電圧が印加される場合に、前記第６制御電圧端子にロウレベルの電圧が印加され、
前記第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にハイレベルの電圧が印加される場合に、前記第６制御電圧端子にハイレベルの電圧が印加されることを特徴とする請求項１に記載のアッテネータ。
【請求項３】
前記リニアライザは、
前記第５ダイオードのアノードと接地点との間に設けられた第６容量と、
前記第５ダイオードのアノードと前記第６容量の接続点に接続された第７制御電圧端子とを更に有し、
前記第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ前記第２，第３制御電圧端子にハイレベルの電圧が印加される場合に、前記第７制御電圧端子にハイレベルの電圧が印加されることを特徴とする請求項２に記載のアッテネータ。
【請求項４】
前記リニアライザは、
アノードが第８制御電圧端子に接続された第７ダイオードと、
一端が前記第７ダイオードのカソードに接続され、他端が前記入力端子と前記第１ダイオードのアノードとの接続点に接続された第７抵抗とを更に有し、
前記第８制御電圧端子に印加される電圧により前記リニアライザの利得圧縮特性が調整されることを特徴とする請求項２又は３に記載のアッテネータ。
【請求項５】
前記第１容量と前記入力端子との接続点と前記第１ダイオードのアノードとの間に接続された第７容量を更に有することを特徴とする請求項１〜４の何れか１項に記載のアッテネータ。
【請求項６】
前記第１抵抗の一端は、第８容量を介して前記第２ダイオードのカソードに接続されていることを特徴とする請求項１〜５の何れか１項に記載のアッテネータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＣ結合、ＤＣスタック型のＢＣダイオードアッテネータに関し、特に通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができ、かつ通過状態において電力増幅器の利得圧縮特性を補償することができるアッテネータに関するものである。
【背景技術】
【０００２】
近年、ＣＤＭＡ（Code Division Multiple Access：符号分割多重接続）を行う携帯電話用の電力増幅器や、無線ＬＡＮ用の電力増幅器として、ＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）電力増幅器が広く用いられている。
【０００３】
ＧａＡｓ−ＨＢＴは、負のゲートバイアス電圧を必要としないため、単一電源で動作可能であり、かつＧａＡｓ−ＦＥＴより均一なデバイス特性を得ることができる。このため、近年盛んに携帯電話や無線ＬＡＮをはじめとするＧａＡｓ系電力増幅器に適用されている。
【０００４】
しかし、通常のＧａＡｓ−ＨＢＴプロセスでＲＦ（高周波）スイッチ素子を構成する場合、ゲート電圧印加だけでチャネルをＯＮできるスイッチを形成できない。そのため、ｐ−ｉ−ｎ接合に近い接合を持つベース−コレクタ間接合のダイオード（ＢＣダイオード）を用いたスイッチが用いられる（例えば、特許文献１参照）。
【０００５】
図１４は、ＢＣダイオードを用いた従来のスイッチを示す回路図である。このスイッチは、アノードが入力端子ＩＮに接続され、カソードが出力端子ＯＵＴに接続されたダイオードＤ１と、ダイオードＤ１のアノードにＲＦ阻止インダクタＬ１を介して接続された制御電圧端子Ｖｃ１と、ダイオードＤ１のカソードと接地点の間に直列接続された抵抗Ｒ１及びＲＦ阻止インダクタＬ２とを有する。
【０００６】
図１４のスイッチにおいて、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧（約１．２５Ｖ）以上の電圧を印加すると、ダイオードＤ１がＯＦＦ状態からＯＮ状態になり、ダイオードＤ１に抵抗Ｒ１で決まる電流Ｉｄｃが流れる。このようにダイオードＤ１がＯＮ状態になったことで、入力端子ＩＮから入力されたＲＦ信号が出力端子ＯＵＴに伝達される。一方、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧より小さい電圧（負のバイアスも含む）を印加すると、ダイオードＤ１がＯＦＦ状態になり、ＲＦ信号の伝達を阻止する。
【０００７】
また、図１５は、ＢＣダイオードを用いた従来のアッテネータ（減衰器）を示す回路図である。図１４の構成に加えて、一端がダイオードＤ１のアノードに接続された抵抗Ｒ０１と、一端がダイオードＤ１のカソードに接続された抵抗Ｒ０２と、アノードが容量Ｃ２を介して接地され、カソードが容量Ｃ１を介して抵抗Ｒ０１の他端に接続され、かつカソードが抵抗Ｒ０２の他端に接続されたダイオードＤ２と、ダイオードＤ２のアノードにＲＦ阻止インダクタＬ２及び抵抗Ｒ４を介して接続された制御電圧端子Ｖｃ２とを有する。
【０００８】
図１５のアッテネータにおいて、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧以上の電圧を印加し、制御電圧端子Ｖｃ２にダイオードＤ２のＯＮ電圧より小さい電圧（負のバイアスも含む）を印加すると、入力端子ＩＮから入力されたＲＦ信号が出力端子ＯＵＴにそのまま伝達される通過状態となる。一方、制御電圧端子Ｖｃ１にダイオードＤ１のＯＮ電圧より小さい電圧を印加し、制御電圧端子Ｖｃ２にダイオードＤ２のＯＮ電圧以上の電圧を印加すると、抵抗Ｒ０１，Ｒ０２及びダイオードＤ２のＯＮ抵抗で決まる減衰状態になる。ただし、容量Ｃ１，Ｃ２をＧａＡｓチップ上に作製する場合はその容量が小さくなるため、容量Ｃ１，Ｃ２の動作周波数帯域におけるインピーダンス値も減衰量を決定する要因になる。
【０００９】
ここで、図１６は、入力端子ＩＮから入力されるＲＦ信号を示す図である。ＲＦ信号は、ダイオードＤ１を通過する電流Ｉ（ｔ）で表され、振幅の最大値はＩｍａｘ、周期はＴである。許容入力電力は、ダイオードＤ１に流すバイアス電流Ｉｄｃの値において挿入損失が増加しないレベルに制限される。具体的には、式（１）に示すように、ダイオードＤ１を通過する電流Ｉ（ｔ）の半波の時間積分値（半波中の総電荷量に相当）が、バイアス電流Ｉｄｃと時定数τの積より小さくなるように制限される。ここで、時定数τは、ダイオードの接合材料と接合状態（ｉ層（高抵抗層）の濃度や厚み等）で決定される。
【数１】
2008098936.tif 000003
【００１０】
従って、バイアス電流Ｉｄｃが同じ条件では、周波数が低いほど小さな電力しか通過できない。特に、ＧａＡｓ−ＨＢＴプロセスでＢＣダイオードを作製する場合、ＨＢＴのＲＦ特性でＢＣ層が決定されるため、ＢＣ層の構造設計に自由度がない。また、Ｓｉ系ｐ−ｉ−ｎダイオードに比べてＧａＡｓ系の時定数τは約２桁程度小さいため、許容入力電力はかなり小さい。よって、ＢＣダイオードをスイッチやアッテネータに適用する場合、所望の許容送信電力を得るには、大きなバイアス電流を流す必要があった。
【００１１】
【特許文献１】特開２００３−３４７８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
この問題を解決するために、発明者は図１７、図１８のスイッチ及びそれを用いたアッテネータを考え出した。
【００１３】
図１７のスイッチは、アノードが入力端子ＩＮに接続され、カソードが出力端子ＯＵＴに接続されたダイオードＤ１と、ダイオードＤ１のアノードにＲＦ阻止インダクタＬ１を介して接続された制御電圧端子Ｖｃ１と、アノードがダイオードＤ１のカソードに接続され、カソードが容量Ｃ１を介してダイオードＤ１のアノードに接続されたダイオードＤ２と、ダイオードＤ２のカソードと接地点の間に直列接続された抵抗Ｒ１及びＲＦ阻止インダクタＬ２とを有する。
【００１４】
また、図１８のアッテネータにおいて、ダイオードＤ１のアノードは入力端子ＩＮに接続され、ダイオードＤ１のカソードは出力端子ＯＵＴに接続されている。また、制御電圧端子Ｖｃ１は、ＲＦ阻止インダクタＬ１を介してダイオードＤ１のアノードに接続されている。そして、ダイオードＤ２のアノードはダイオードＤ１のカソードに接続され、ダイオードＤ２のカソードは容量Ｃ１を介してダイオードＤ１のアノードに接続されている。
【００１５】
また、抵抗Ｒ０１の一端はダイオードＤ２のカソードに接続され、抵抗Ｒ０２の一端は容量Ｃ２を介してダイオードＤ１のカソードに接続されている。そして、ダイオードＤ３のアノードは容量Ｃ３を介して抵抗Ｒ０１，Ｒ０２の他端に接続され、ダイオードＤ４のカソードは容量Ｃ４を介して抵抗Ｒ０１，Ｒ０２の他端に接続されている。さらに、容量Ｃ５の一端はダイオードＤ３のカソード及びダイオードＤ４のアノードに接続され、容量Ｃ５の他端は接地されている。
【００１６】
また、制御電圧端子Ｖｃ２は、ＲＦ阻止インダクタＬ２及び抵抗Ｒ２を介してダイオードＤ２のカソードに接続されている。そして、制御電圧端子Ｖｃ３は、ＲＦ阻止インダクタＬ３及び抵抗Ｒ３を介してダイオードＤ３のアノードに接続されている。さらに、制御電圧端子Ｖｃ４は、ＲＦ阻止インダクタＬ４及び抵抗Ｒ４を介してダイオードＤ４のカソードに接続されている。
【００１７】
そして、図１８のアッテネータにおいて、制御電圧端子Ｖｃ１，Ｖｃ４にダイオードＤ１，Ｄ４のＯＮ電圧以上の電圧（ハイレベル）を印加し、制御電圧端子Ｖｃ２，Ｖｃ３にダイオードＤ２，Ｄ３のＯＮ電圧より小さい電圧（ロウレベル）を印加すると、入力端子ＩＮから入力されたＲＦ信号が出力端子ＯＵＴにそのまま伝達される通過状態となる。逆に、制御電圧端子Ｖｃ１，Ｖｃ４にダイオードＤ１，Ｄ４のＯＮ電圧より小さい電圧（ロウレベル）を印加し、制御電圧端子Ｖｃ２，Ｖｃ３にダイオードＤ２，Ｄ３のＯＮ電圧以上の電圧（ハイレベル）を印加すると減衰状態になる。なお、減衰量は、抵抗Ｒ０１，Ｒ０２、容量Ｃ１〜Ｃ６の容量値、バイアス電流Ｉｄｃ及びバイアス電圧によって決まる。
【００１８】
また、ダイオードＤ１，Ｄ２は直流的には直列接続され、交流的には容量Ｃ１を介して並列接続されている。これにより、制御電圧端子Ｖｃ１にハイレベルの電圧を印加した際、直流のバイアス電流ＩｄｃはダイオードＤ１，Ｄ２で共通に流れる。一方、交流的にはＩｄｃが２倍流れていることと等価になるため、バイアス電流Ｉｄｃは見かけ上約２倍になり、式（１）のＩｍａｘが約２倍となる。従って、許容送信電力がＲｏ・Ｉｍａｘ・Ｉｍａｘ／２（Ｒｏは系の特性インピーダンス）で表されることから、許容送信電力は図１５の回路の約４倍に向上する。
【００１９】
図１９は、図１５，１８のアッテネータの通過電力特性を示す図である。図示のように、図１８の回路では、図１５の回路に比べて同じバイアス電流で許容送信電力が約６〜８ｄＢ改善した。
【００２０】
図２０は、図１８のアッテネータの減衰時の出力特性を示す図である。ここで、信号の歪みを２信号入力時における第３次相互変調歪みＰｉｍ３で表している。実験の結果、２０ｄＢの減衰状態で、高電力入力時において急激な信号歪みの増加が観測された。このような急激な信号歪みの増加は、通過状態では観測されなかった。このような信号歪みの増加は、変調信号などを用いるシステムでは信号品質の劣化に繋がるので望ましくない。
【００２１】
そこで、発明者は、図２１に示すように、図１８の回路にリニアライザＬを追加したアッテネータを考え出した。このリニアライザＬは、入力端子ＩＮとダイオードＤ１のアノードとの間に設けられている。そして、リニアライザＬは、アノードが接地され、カソードが入力端子ＩＮとダイオードＤ１のアノードとの接続点に接続されたダイオードＤ５と、入力端子ＩＮとダイオードＤ１のアノードとの接続点と制御電圧端子Ｖｃ５との間に接続された抵抗ＲＬＴ１とを有する。
【００２２】
ここで、制御電圧端子Ｖｃ５がハイレベル（例えば５Ｖ）の時は、ダイオードＤ５に大きな逆バイアス電圧が印加され、リニアライザＬは動作しない。一方、ＶｃＬをロウレベル（例えば０Ｖ）にすると、リニアライザＬは動作する。そして、入力電力Ｐｉｎが高いと、リニアライザＬの利得Ｇｐが低下する。従って、高電力入力時にアッテネータの利得が上昇する。
【００２３】
そこで、減衰状態においてのみ、制御電圧端子Ｖｃ５にロウレベルの電圧が印加されるように設定する。これにより、リニアライザＬは、減衰状態においてのみ動作し、入力端子ＩＮから入力された信号をリニアライズする。従って、通過状態においては、リニアライザＬは動作せず、アッテネータは図２０の通過状態の特性を発揮することになる。
【００２４】
図２２は、図２１のアッテネータの減衰時における特性を示す図である。利得Ｇｐの平坦部が点線で示されるように改善され、これに対応して３次歪みＰｉｍ３の特性も改善されている。よって、このアッテネータにより、減衰時における高電力入力時の歪み特性を改善することができるため、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができる。また、図１８のアッテネータと同様に、図１５の回路に比べて同じバイアス電流で許容送信電力を約６ｄＢ以上改善することもできる。
【００２５】
また、図２１のアッテネータＡＴＴは、低バイアス電流で大きな送信許容電力を有するので、図２３に示すように電力増幅器Ａ１〜Ａ３の段間に設けても、アッテネータＡＴＴから生じる歪みは少ない。従って、低雑音性を有する電力増幅器を提供することができる。
【００２６】
ここで、通常の電力増幅器は、図２４に示すような利得圧縮特性を有する。なお、利得圧縮特性は、大半が電力増幅器部で生じるが、通過状態のアッテネータ部においても幾分生じる。従って、できるだけ線形領域（利得の平坦な領域）を伸ばすため、利得伸張特性を有するリニアライザを電力増幅器の前段に設ける必要がある。しかし、図２１のアッテネータには通過状態において電力増幅器の利得圧縮特性を補償する機能がないため、利得伸張特性を有する別のリニアライザを電力増幅器の前段又は段間に設ける必要があり、チップ面積の増大を招くという問題があった。
【００２７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができ、かつ通過状態において電力増幅器の利得圧縮特性を補償することができるアッテネータを得るものである。
【課題を解決するための手段】
【００２８】
本発明に係るアッテネータは、アノードが入力端子に接続され、カソードが出力端子に接続された第１ダイオードと、第１ダイオードのアノードに接続された第１制御電圧端子と、アノードが第１ダイオードのカソードに接続され、カソードが第１容量を介して第１ダイオードのアノードに接続された第２ダイオードと、一端が第２ダイオードのカソードに接続された第１抵抗と、一端が第２容量を介して第１ダイオードのカソードに接続された第２抵抗と、アノードが第３容量を介して第１，第２抵抗の他端に接続された第３ダイオードと、カソードが第４容量を介して第１，第２抵抗の他端に接続された第４ダイオードと、一端が第３ダイオードのカソード及び第４ダイオードのアノードに接続され、他端が接地された第５容量と、第２ダイオードのカソードに接続された第２制御電圧端子と、第３ダイオードのアノードに接続された第３制御電圧端子と、第４ダイオードのカソードに接続された第４制御電圧端子と、入力端子と第１ダイオードのアノードとの間に設けられたリニアライザとを有し、リニアライザは、アノードが接地され、カソードが入力端子と第１ダイオードのアノードとの接続点に接続された第５ダイオードと、入力端子と第１ダイオードのアノードとの接続点と第５制御電圧端子との間に接続された第３抵抗と、アノードが入力端子に接続された第６ダイオードと、ゲートが第５制御電圧端子に接続され、ソースが接地され、ドレインが第６ダイオードのカソードに接続された第１のｎチャネルＭＯＳトランジスタとを有し、第１，第４制御電圧端子にロウレベルの電圧が印加され、かつ第２，第３制御電圧端子にハイレベルの電圧が印加される場合に、第５制御電圧端子にロウレベルの電圧が印加され、第１，第４制御電圧端子にハイレベルの電圧が印加され、かつ第２，第３制御電圧端子にロウレベルの電圧が印加される場合に、第５制御電圧端子にハイレベルの電圧が印加される。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００２９】
本発明により、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができ、かつ通過状態において電力増幅器の利得圧縮特性を補償することができる。
【発明を実施するための最良の形態】
【００３０】
実施の形態１．
図１は、本発明の実施の形態１に係るアッテネータを示す回路図である。ダイオードＤ１（第１ダイオード）のアノードは入力端子ＩＮに接続され、ダイオードＤ１のカソードは出力端子ＯＵＴに接続されている。また、制御電圧端子Ｖｃ１（第１制御電圧端子）は、ＲＦ阻止インダクタＬ１を介してダイオードＤ１のアノードに接続されている。そして、ダイオードＤ２（第２ダイオード）のアノードはダイオードＤ１のカソードに接続され、ダイオードＤ２のカソードは容量Ｃ１（第１容量）を介してダイオードＤ１のアノードに接続されている。
【００３１】
また、抵抗Ｒ０１（第１抵抗）の一端はダイオードＤ２のカソードに接続され、抵抗Ｒ０２（第２抵抗）の一端は容量Ｃ２（第２容量）を介してダイオードＤ１のカソードに接続されている。そして、ダイオードＤ３（第３ダイオード）のアノードは容量Ｃ３（第３容量）を介して抵抗Ｒ０１，Ｒ０２の他端に接続され、ダイオードＤ４（第４ダイオード）のカソードは容量Ｃ４（第４容量）を介して抵抗Ｒ０１，Ｒ０２の他端に接続されている。さらに、容量Ｃ５（第５容量）の一端はダイオードＤ３のカソード及びダイオードＤ４のアノードに接続され、容量Ｃ５の他端は接地されている。
【００３２】
また、制御電圧端子Ｖｃ２（第２制御電圧端子）は、ＲＦ阻止インダクタＬ２及び抵抗Ｒ２を介してダイオードＤ２のカソードに接続されている。そして、制御電圧端子Ｖｃ３（第３制御電圧端子）は、ＲＦ阻止インダクタＬ３及び抵抗Ｒ３を介してダイオードＤ３のアノードに接続されている。さらに、制御電圧端子Ｖｃ４（第４制御電圧端子）は、ＲＦ阻止インダクタＬ４及び抵抗Ｒ４を介してダイオードＤ４のカソードに接続されている。
【００３３】
また、リニアライザＬが、入力端子ＩＮとダイオードＤ１のアノードとの間に設けられている。本実施の形態１に係るリニアライザＬは、図２に示すように、アノードが接地され、カソードが入力端子ＩＮとダイオードＤ１のアノードとの接続点に接続されたダイオードＤ５１〜Ｄ５ｎ（第５ダイオード）と、入力端子ＩＮとダイオードＤ１のアノードとの接続点と制御電圧端子Ｖｃ５（第５制御電圧端子）との間に接続された抵抗ＲＬＴ１（第３抵抗）と、アノードが入力端子ＩＮに接続されたダイオードＤ６１〜Ｄ６ｎ（第６ダイオード）と、ゲートが抵抗ＲＬ４を介して制御電圧端子Ｖｃ５に接続され、ソースが接地され、ドレインが抵抗ＲＬ２を介してダイオードＤ６１〜Ｄ６ｎのカソードに接続された第１のｎチャネルＭＯＳトランジスタＴｒ１とを有する。ただし、ダイオードＤ５１〜Ｄ５ｎ及びダイオードＤ６１〜Ｄ６ｎは、それぞれｎ段の縦積みされたダイオード部を表す。縦積みとは、例えばＤ５１のカソードにＤ５２のアノードが接続されるように直列に接続されている状態を示す。
【００３４】
ここで、制御電圧端子Ｖｃ１、Ｖｃ４にロウレベル（例えば０Ｖ）の電圧が印加され、かつ制御電圧端子Ｖｃ２、Ｖｃ３にハイレベル（例えば５Ｖ）の電圧が印加される場合に、通過アームＴはＯＦＦ、減衰アームＡはＯＮとなるので、アッテネータは減衰状態（例えば２０ｄＢの減衰状態）となる。この際、制御電圧端子Ｖｃ５にロウレベルの電圧が印加される。これにより、第１のｎチャネルＭＯＳトランジスタＴｒ１はＯＦＦとなり、ダイオードＤ６１〜Ｄ６ｎには電流は流れない。一方、ダイオードＤ５１〜Ｄ５ｎは零バイアスとなり、入力端子ＩＮに大きな信号電力が入力されるとダイオードＤ５１〜Ｄ５ｎに直流電流が流れるが、この直流電流は抵抗ＲＬＴ１を通してロウレベルの制御電圧端子Ｖｃ５へ流れる。従って、リニアライザとして動作する。この結果、リニアライザＬは図３に示す出力特性を呈するため、図２１の回路と同様に、図２２に示すように歪み特性を改善することができる。
【００３５】
一方、制御電圧端子Ｖｃ１、Ｖｃ４にハイレベルの電圧が印加され、かつ制御電圧端子Ｖｃ２、Ｖｃ３にロウレベルの電圧が印加される場合に、通過アームＴはＯＮ、減衰アームＡはＯＦＦとなるので、アッテネータは通過状態（例えば０ｄＢの非減衰状態）となる。この際、制御電圧端子Ｖｃ５にハイレベルの電圧が印加される。これにより、第１のｎチャネルＭＯＳトランジスタＴｒ１はＯＮとなり、ダイオードＤ５１〜Ｄ５ｎは大きな逆バイアスによりＯＦＦとなるが、ダイオードＤ６１〜Ｄ６ｎはＯＮとなる。この結果、リニアライザＬは図４に示す利得伸張の特性を呈する。即ち、アッテネータＡＴＴの利得Ｇｐは出力電力Ｐｏｕｔが大きくなると上昇するため、電力増幅器ＡＭＰに本発明のアッテネータＡＴＴを接続させることで、電力増幅器ＡＭＰの利得圧縮特性を補償することができる。
【００３６】
また、本実施の形態に係るアッテネータは、図２１のアッテネータと同様に減衰時における高電力入力時の歪み特性を改善することができるため、通過状態及び減衰状態において同程度の歪み特性を同程度の送信電力まで許容することができる。そして、リニアライザＬは、抵抗、トランジスタ及びダイオードといった小型の素子だけで構成され、ダイオードＤ５１〜Ｄ５ｎとダイオードＤ６１〜Ｄ６ｎとの間にＤＣカット容量を設ける必要が無いため、チップ全体の小型化を図ることができる。
【００３７】
実施の形態２．
図５は、本発明の実施の形態２に係るリニアライザを示す回路図である。このリニアライザＬは、一端が入力端子ＩＮとＤ１ダイオードのアノードとの接続点に接続された抵抗ＲＬ３（第４抵抗）と、ゲートが抵抗ＲＬ５を介して制御電圧端子Ｖｃ６（第６制御電圧端子）に接続され、ソースが接地され、ドレインが抵抗ＲＬ３の他端に接続された第２のｎチャネルＭＯＳトランジスタＴｒ２とを更に有する。その他の構成は実施の形態１と同様である。
【００３８】
ここで、制御電圧端子Ｖｃ１、Ｖｃ４にハイレベルの電圧が印加され、かつ制御電圧端子Ｖｃ２、Ｖｃ３にロウレベルの電圧が印加される場合に、制御電圧端子Ｖｃ６にロウレベルの電圧が印加される。これにより、第２のｎチャネルＭＯＳトランジスタＴｒ２はＯＦＦとなる。一方、制御電圧端子Ｖｃ１、Ｖｃ４にロウレベルの電圧が印加され、かつ制御電圧端子Ｖｃ２、Ｖｃ３にハイレベルの電圧が印加される場合に、制御電圧端子Ｖｃ６にハイレベルの電圧が印加される。これにより、第２のｎチャネルＭＯＳトランジスタＴｒ２はＯＮとなる。
【００３９】
従って、本実施の形態によれば、通過状態で動作するダイオードＤ６１〜Ｄ６ｎと減衰状態で動作するダイオードＤ５１〜Ｄ５ｎの直流電流経路を完全に分離することができる。ここで、実施の形態１では、通過状態で動作するダイオードＤ６１〜Ｄ６ｎと減衰状態で動作するダイオードＤ５１〜Ｄ５ｎの両方のバイアス電流の振る舞い、即ちリニアライザＬの利得特性が同じ抵抗ＲＬＴ１で決定されるため、通過時と減衰時のリニアライザの設計自由度が少なかった。これに対し、本実施の形態では、ＤＣ経路が完全に分離されることにより、設計の自由度が増すという利点がある。その他の効果については、実施の形態１と同じである。
【００４０】
実施の形態３．
図６は、本発明の実施の形態３に係るリニアライザを示す回路図である。このリニアライザＬは、アノードが制御電圧端子Ｖｃ８（第８制御電圧端子）に接続されたダイオードＤ７（第７ダイオード）と、一端がダイオードＤ７のカソードに接続され、他端が入力端子ＩＮとダイオードＤ１のアノードとの接続点に接続された抵抗ＲＬＡ１（第７抵抗）とを更に有する。その他の構成は実施の形態２と同様である。
【００４１】
実施の形態１、２では減衰状態で動作するダイオードＤ５１〜Ｄ５ｎのバイアスは零バイアスとなっていたが、本実施の形態３では制御電圧端子Ｖｃ８に電圧（例えば２〜５Ｖ）を印加することにより、リニアライザＬの利得圧縮特性を所望の特性に調整することができる。その他の効果に関しては、実施の形態２と同じである。
【００４２】
実施の形態４．
図７は、本発明の実施の形態４に係るリニアライザを示す回路図である。このリニアライザＬは、アノードが制御電圧端子Ｖｃ８１に接続されたダイオードＤ７１と、一端がダイオードＤ７１のカソードに接続され、他端が入力端子ＩＮとダイオードＤ１のアノードとの接続点に接続された抵抗ＲＬＡ２とを更に有する。その他の構成は実施の形態３と同様である。
【００４３】
このように、減衰状態で動作するダイオードＤ５１〜Ｄ５ｎの逆バイアス印加端子を制御電圧端子Ｖｃ８，Ｖｃ８１の２つにすることで、温度や電力増幅器の使用状態に応じて、減衰時に動作するリニアライザＬの特性を変えることができる。例えば、制御電圧端子Ｖｃ８を使う時は、図３において利得圧縮を呈する出力電力レベルを約１５ｄＢｍ、制御電圧端子Ｖｃ８１を使う時は、同動作を出力電力レベル約１２ｄＢｍで動作させるといった調整を制御電圧端子の電圧印加だけで変更することができる。その他の効果に関しては、実施の形態３と同じである。
【００４４】
実施の形態５．
図８は、本発明の実施の形態５に係るリニアライザを示す回路図である。このリニアライザＬは、ダイオードＤ５１〜Ｄ５ｎのアノードと接地点との間に設けられた容量Ｃ６（第６容量）と、ダイオードＤ５１〜Ｄ５ｎのアノードと容量Ｃ６の接続点に接続された制御電圧端子Ｖｃ７（第７制御電圧端子）とを更に有する。その他の構成は、実施の形態２と同様である。
【００４５】
ここで、実施の形態１〜４では、減衰状態においてダイオードＤ５１〜Ｄ５ｎに零又は逆バイアスを印加し、図３の特性を実現していた。しかし、減衰状態のアッテネータの歪み特性が劣化する前の出力電力レベルにおいて、電力増幅器自身が利得圧縮特性を呈する場合がある。例えば、電力増幅器のバイアス状態を通過・減衰状態の間で変える場合（低消費電流動作のために、通過状態のバイアス電流よりも減衰状態のバイアス電流を低減させる場合など）に見られる。
【００４６】
これに対し、本実施の形態では、制御電圧端子Ｖｃ１、Ｖｃ４にロウレベルの電圧が印加され、かつ制御電圧端子Ｖｃ２、Ｖｃ３にハイレベルの電圧が印加される減衰状態の場合に、制御電圧端子Ｖｃ７にハイレベルの電圧が印加される。即ち、減衰状態で動作するダイオードＤ５１〜Ｄ５ｎに零又は順バイアスを印加する。これにより、減衰状態においてもリニアライザが利得伸張特性を呈するため、電力増幅器全体の歪み特性を改善することができる。その他の効果に関しては、実施の形態２と同じである。
【００４７】
実施の形態６．
図９は、本発明の実施の形態６に係るリニアライザを示す回路図である。このリニアライザは、実施の形態３に係るリニアライザと実施の形態５に係るリニアライザを組み合わせたものである。
【００４８】
制御電圧端子Ｖｃ６がハイレベルの減衰状態の場合において、制御電圧端子Ｖｃ８をハイレベルにすることでダイオードＤ５１〜Ｄ５ｎに逆バイアスを、制御電圧端子Ｖｃ７をハイレベルにすることでダイオードＤ５１〜Ｄ５ｎに順バイアスを印加することができる。これにより、電力増幅器の特性に応じて利得圧縮・利得伸張特性を切替ることができる。その他の効果に関しては、実施の形態３，５と同じである。
【００４９】
実施の形態７．
図１０は、本発明の実施の形態７に係るリニアライザを示す回路図である。このリニアライザは、アノードが制御電圧端子Ｖｃ５１に接続されたダイオードＤ８１と、一端がダイオードＤ８１のカソードに接続され、他端が入力端子ＩＮとダイオードＤ１のアノードとの接続点に接続された抵抗ＲＬＴ２とを更に有する。その他の構成は実施の形態４と同様である。
【００５０】
これにより、通過状態のリニアライザの特性を制御電圧端子Ｖｃ５，Ｖｃ５１により変化させることができる。例えば、制御電圧端子Ｖｃ５がハイレベルの時に制御電圧端子Ｖｃ５１もハイレベルにすることで、ダイオードＤ６１〜Ｄ６ｎのバイアス回路の抵抗を抵抗ＲＬＴ１と抵抗ＲＬＴ２の並列抵抗にし、順バイアス電流を増加させることができる。これにより、利得伸張の度合いを抑制することができる。その他の効果に関しては、実施の形態４と同じである。
【００５１】
実施の形態８．
図１１は、本発明の実施の形態８に係るアッテネータを示す回路図である。本実施の形態では、容量Ｃ１と入力端子ＩＮとの接続点とダイオードＤ１のアノードとの間に接続された容量Ｃ６（第７容量）を更に有する。即ち、スルーアームＴにおいて、容量を容量Ｃ１と容量Ｃ６に分割している。その他の構成は実施の形態１〜７と同様である。
【００５２】
これにより、ダイオードＤ１、Ｄ２を通過する電力が実施の形態１よりも均等化され、交流的に回路対称となるため、通過状態における歪み特性が改善される。このため、実施の形態１に挙げた効果を低損失或いは低制御電流で実現することができる。また、低歪みになった分、リニアライザで補償すべき利得補償量が小さくて済み、リニアライザで生じる初期通過損失を小さくすることができる。ただし、挿入損失は容量Ｃ１、Ｃ２のインピーダンスが均一に付加されるので若干増大する。その他の効果に関しては、実施の形態１〜７と同じである。
【００５３】
実施の形態９．
図１２は、本発明の実施の形態９に係るアッテネータを示す回路図である。本実施の形態では、制御電圧端子Ｖｃ２が抵抗Ｒ０１を介さずにダイオードＤ２のカソードに接続されている。また、抵抗Ｒ０１の一端は、容量Ｃ７（第８容量）を介してダイオードＤ２のカソードに接続されている。その他の構成は実施の形態１〜７と同様である。
【００５４】
まず、制御電圧端子Ｖｃ２が抵抗Ｒ０１を介さずにダイオードＤ２のカソードに接続されていることにより、抵抗Ｒ０１での電圧降下が無くなり、同じ制御電圧でより大きなバイアス電流を流すことができる。また、通過アームＡから見て抵抗Ｒ０１，Ｒ０２及び容量Ｃ７，Ｃ２が回路的に対称になっているので、減衰時の歪み特性を改善することができる。その他の効果に関しては、実施の形態１〜７と同じである。
【００５５】
実施の形態１０．
図１３は、本発明の実施の形態１０に係るアッテネータを示す回路図である。本実施の形態では、容量Ｃ１と入力端子ＩＮとの接続点とダイオードＤ１のアノードとの間に接続された容量Ｃ６を更に有する。即ち、スルーアームＴにおいて、容量を容量Ｃ１と容量Ｃ６に分割している。その他の構成は実施の形態９と同様である。これにより、実施の形態８及び実施の形態９と同様の効果を奏する。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１に係るアッテネータを示す回路図である。
【図２】本発明の実施の形態１に係るリニアライザを示す回路図である。
【図３】図２のリニアライザの減衰時における出力特性を示す図である。
【図４】図２のリニアライザの通過時における出力特性を示す図である。
【図５】本発明の実施の形態２に係るリニアライザを示す回路図である。
【図６】本発明の実施の形態３に係るリニアライザを示す回路図である。
【図７】本発明の実施の形態４に係るリニアライザを示す回路図である。
【図８】本発明の実施の形態５に係るリニアライザを示す回路図である。
【図９】本発明の実施の形態６に係るリニアライザを示す回路図である。
【図１０】本発明の実施の形態７に係るリニアライザを示す回路図である。
【図１１】本発明の実施の形態８に係るアッテネータを示す回路図である。
【図１２】本発明の実施の形態９に係るアッテネータを示す回路図である。
【図１３】本発明の実施の形態１０に係るアッテネータを示す回路図である。
【図１４】従来のスイッチを示す回路図である。
【図１５】従来のアッテネータを示す回路図である。
【図１６】入力端子から入力されるＲＦ信号を示す図である。
【図１７】改良されたスイッチを示す回路図である。
【図１８】改良されたアッテネータを示す回路図である。
【図１９】図１５，１８のアッテネータの通過電力特性を示す図である。
【図２０】図１８のアッテネータの減衰時における出力特性を示す図である。
【図２１】更に改良されたアッテネータを示す回路図である。
【図２２】図２１のアッテネータの減衰時における特性を示す図である。
【図２３】図２１のアッテネータを電力増幅器の段間に設けた状態を示すブロック図である。
【図２４】通常の電力増幅器の出力特性を示す図である。
【符号の説明】
【００５７】
Ｃ１  容量（第１容量）
Ｃ２  容量（第２容量）
Ｃ３  容量（第３容量）
Ｃ４  容量（第４容量）
Ｃ５  容量（第５容量）
Ｃ６  容量（第７容量）
Ｃ７  容量（第８容量）
Ｄ１  ダイオード（第１ダイオード）
Ｄ２  ダイオード（第２ダイオード）
Ｄ３  ダイオード（第３ダイオード）
Ｄ４  ダイオード（第４ダイオード）
Ｄ５１〜Ｄ５ｎ  ダイオード（第５ダイオード）
Ｄ６１〜Ｄ６ｎ  ダイオード（第６ダイオード）
Ｒ０１  抵抗（第１抵抗）
Ｒ０２  抵抗（第２抵抗）
ＲＬ１  抵抗（第３抵抗）
ＲＬ３  抵抗（第４抵抗）
Ｔｒ１  第１のｎチャネルＭＯＳトランジスタ
Ｔｒ２  第２のｎチャネルＭＯＳトランジスタ
Ｖｃ１  制御電圧端子（第１制御電圧端子）
Ｖｃ２  制御電圧端子（第２制御電圧端子）
Ｖｃ３  制御電圧端子（第３制御電圧端子）
Ｖｃ４  制御電圧端子（第４制御電圧端子）
Ｖｃ５  制御電圧端子（第５制御電圧端子）
Ｖｃ６  制御電圧端子（第６制御電圧端子）
Ｖｃ７  制御電圧端子（第７制御電圧端子）
Ｖｃ８  制御電圧端子（第８制御電圧端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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