(57)【要約】【課題】映像線駆動回路内に表示制御回路を内蔵することにより、部品点数を削減した表示装置を提供する。【解決手段】複数の画素と、前記複数の画素に映像電圧を入力する複数の映像線とを有する表示パネルと、前記複数の映像線に映像電圧を供給する複数の映像線駆動回路とを備える表示装置であって、前記各映像線駆動回路は、表示制御回路を有し、前記複数の映像線駆動回路の中の１つの映像線駆動回路は、マスタの映像線駆動回路として動作し、前記複数の映像線駆動回路の中の前記マスタの映像線駆動回路以外の映像線駆動回路はスレーブの映像線駆動回路として動作する。【選択図】図１
2008151940.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、前記複数の画素に映像電圧を入力する複数の映像線とを有する表示パネルと、
前記複数の映像線に映像電圧を供給する複数の映像線駆動回路とを備える表示装置であって、
前記各映像線駆動回路は、表示制御回路を有し、
前記各映像線駆動回路はバス接続され、
前記複数の映像線駆動回路の中の１つの映像線駆動回路は、マスタの映像線駆動回路として動作し、
前記複数の映像線駆動回路の中の前記マスタの映像線駆動回路以外の映像線駆動回路はスレーブの映像線駆動回路として動作することを特徴とする表示装置。
【請求項２】
前記各映像線駆動回路は、マスタ／スレーブ切り替え端子（ＭＳＴ）に入力される電圧レベルが第１電圧レベルの時にマスタの映像線駆動回路として動作し、前記マスタ／スレーブ切り替え端子（ＭＳＴ）に入力される電圧レベルが前記第１電圧レベルとは異なる第２電圧レベルの時にスレーブの映像線駆動回路として動作することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記マスタの映像線駆動回路は、クロック発振回路を有し、
前記スレーブの映像線駆動回路には、前記マスタの映像線駆動回路の前記クロック発振回路からのクロックが入力されることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記複数の映像線駆動回路は、前記表示パネルの第１の辺側に直列に配置され、
前記直列に配置された前記複数の映像線駆動回路の先頭が、前記マスタの映像線駆動回路であり、次段以降が前記スレーブの映像線駆動回路であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記表示パネルは、前記複数の画素に走査電圧を入力する複数の走査線を有し、
前記複数の走査線に走査電圧を供給する少なくとも１個の走査線駆動回路を備え、
前記各映像線駆動回路は、前記少なくとも１個の走査線駆動回路を制御する走査線駆動回路制御信号を出力する複数の走査制御端子を有し、
前記マスタの映像線駆動回路は、前記複数の走査制御端子から、前記少なくとも１個の走査線駆動回路に対して、前記走査線駆動回路制御信号を出力することを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記複数の走査制御端子は、前記各映像線駆動回路の長手方向の左右両側に配置され、
前記各映像線駆動回路は、走査制御端子選択端子（ＧＬＲ）に入力される電圧レベルが第１電圧レベルの時に左側に配置された前記複数の走査制御端子から前記少なくとも１個の走査線駆動回路に対して前記走査線駆動回路制御信号を出力し、走査制御端子選択端子（ＧＬＲ）に入力される電圧レベルが前記第１電圧レベルとは異なる第２電圧レベルの時に右側に配置された前記複数の走査制御端子から前記少なくとも１個の走査線駆動回路に対して前記走査線駆動回路制御信号を出力することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記少なくとも１個の走査線駆動回路は、前記表示パネルの第１の辺と隣接する第２の辺側に配置されることを特徴とする請求項５または請求項６に記載の表示装置。
【請求項８】
前記各映像線駆動回路の前記表示制御回路は、前記表示制御回路の設定値を保持するレジスタを有し、
前記表示装置の起動時に、前記レジスタに対して、外部メモリから前記表示制御回路の設定値を書き込むことが可能であることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
前記表示装置の起動時に、前記レジスタに対して、前記外部メモリから前記表示制御回路の設定値を書き込む際に、前記マスタの映像線駆動回路から最終の前記スレーブの映像線駆動回路まで順番に前記外部メモリにアクセスし、前記レジスタに前記設定値を書き込むことを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、表示制御回路（タイミングコントローラともいう）を内蔵した映像線駆動回路（ドレインドライバ、ソースドライバともいう。）を備える液晶表示装置に関する。
【背景技術】
【０００２】
アクティブ素子として薄膜トランジスタを使用するＴＦＴ方式の液晶表示モジュールは高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。特に、小型のＴＦＴ方式の液晶表示装置は、携帯電話機の表示部として多用されている。
一般に、液晶表示モジュールでは、隣接する２本の走査線（ゲート線ともいう。）と、隣接する２本の映像線（ソース線またはドレイン線ともいう。）とで囲まれる領域に、走査線からの走査信号によってオンする薄膜トランジスタと、映像線からの映像信号が薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、サブピクセルが構成される。
これら複数のサブピクセルが形成された領域が表示領域であり、当該表示領域を囲んで周辺領域が存在する。周辺領域には、各映像線に映像電圧（階調電圧）を供給するドレインドライバ（ソースドライバともいう。）、及び各走査線に走査電圧を供給するゲートドライバが設けられる。
ドレインドライバおよびゲートドライバには、表示制御回路（タイミングコントローラともいう）から表示制御信号が入力され、ドレインドライバおよびゲートドライバは、表示制御回路により制御・駆動される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、ドレインドライバは、液晶表示パネルの一方の辺（長辺）側に配置され、ゲートドライバは、液晶表示パネルの他方の辺（短辺）側に配置される。ここで、ドレインドライバ、およびゲートドライバは、例えば、ＣＯＧ方式によりガラス基板上に実装される。また、表示制御回路は、別のプリント配線基板上に実装され、例えば、液晶表示モジュールの裏側などに配置される。
他方、液晶表示モジュールの低コスト化が従来より要望されていたが、近年、さらなる低コスト化が要望されている。この低コスト化を図るための手法の一つとして、部品点数の削減が挙げられる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、映像線駆動回路内に表示制御回路を内蔵することにより、部品点数を削減した表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に映像電圧を入力する複数の映像線とを有する表示パネルと、前記複数の映像線に映像電圧を供給する複数の映像線駆動回路とを備える表示装置であって、前記各映像線駆動回路は、表示制御回路を有し、前記各映像線駆動回路はバス接続され、前記複数の映像線駆動回路の中の１つの映像線駆動回路は、マスタの映像線駆動回路として動作し、前記複数の映像線駆動回路の中の前記マスタの映像線駆動回路以外の映像線駆動回路はスレーブの映像線駆動回路として動作する。
（２）（１）において、前記各映像線駆動回路は、マスタ／スレーブ切り替え端子（ＭＳＴ）に入力される電圧レベルが第１電圧レベルの時にマスタの映像線駆動回路として動作し、前記マスタ／スレーブ切り替え端子（ＭＳＴ）に入力される電圧レベルが前記第１電圧レベルとは異なる第２電圧レベルの時にスレーブの映像線駆動回路として動作する。
【０００５】
（３）（１）または（２）において、前記マスタの映像線駆動回路は、クロック発振回路を有し、前記スレーブの映像線駆動回路には、前記マスタの映像線駆動回路の前記クロック発振回路からのクロックが入力される。
（４）（１）ないし（３）の何れかにおいて、前記複数の映像線駆動回路は、前記表示パネルの第１の辺側に直列に配置され、前記直列に配置された前記複数の映像線駆動回路の先頭が、前記マスタの映像線駆動回路であり、次段以降が前記スレーブの映像線駆動回路である。
【０００６】
（５）（１）ないし（４）の何れかにおいて、前記表示パネルは、前記複数の画素に走査電圧を入力する複数の走査線を有し、前記複数の走査線に走査電圧を供給する少なくとも１個の走査線駆動回路を備え、前記各映像線駆動回路は、前記少なくとも１個の走査線駆動回路を制御する走査線駆動回路制御信号を出力する複数の走査制御端子を有し、前記マスタの映像線駆動回路は、前記複数の走査制御端子から、前記少なくとも１個の走査線駆動回路に対して、前記走査線駆動回路制御信号を出力する。
（６）（５）において、前記複数の走査制御端子は、前記各映像線駆動回路の長手方向の左右両側に配置され、前記各映像線駆動回路は、走査制御端子選択端子（ＧＬＲ）に入力される電圧レベルが第１電圧レベルの時に左側に配置された前記複数の走査制御端子から前記少なくとも１個の走査線駆動回路に対して前記走査線駆動回路制御信号を出力し、走査制御端子選択端子（ＧＬＲ）に入力される電圧レベルが前記第１電圧レベルとは異なる第２電圧レベルの時に右側に配置された前記複数の走査制御端子から前記少なくとも１個の走査線駆動回路に対して前記走査線駆動回路制御信号を出力する。
（７）（５）または（６）において、前記少なくとも１個の走査線駆動回路は、前記表示パネルの第１の辺と隣接する第２の辺側に配置される。
【０００７】
（８）（１）ないし（７）の何れかにおいて、前記各映像線駆動回路の前記表示制御回路は、前記表示制御回路の設定値を保持するレジスタを有し、前記表示装置の起動時に、前記レジスタに対して、外部メモリから前記表示制御回路の設定値を書き込むことが可能である。
（９）（８）において、前記表示装置の起動時に、前記レジスタに対して、前記外部メモリから前記表示制御回路の設定値を書き込む際に、前記マスタの映像線駆動回路から最終の前記スレーブの映像線駆動回路まで順番に前記外部メモリにアクセスし、前記レジスタに前記設定値を書き込む。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、映像線駆動回路内に表示制御回路を内蔵することにより、部品点数を削減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を液晶表示モジュールに適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[従来の液晶表示モジュールの構成]
始めに、従来の液晶表示モジュールについて簡単に説明する。
図７は、従来の液晶表示モジュールの概略構成を示すブロック図である。
図７に示す液晶表示モジュールは、液晶表示パネル１、ドレインドライバ２、ゲートドライバ３、表示制御回路４、電源回路５で構成される。
ドレインドライバ２と、ゲートドライバ３は、表示パネル１の周辺部に設置される。例えば、ドレインドライバ２と、ゲートドライバ３は、液晶表示パネル１の一対の基板の第１の基板（例えば、ガラス基板）の２辺の周辺部に、それぞれＣＯＧ方式で実装される。あるいは、ドレインドライバ２と、ゲートドライバ３は、液晶表示パネル１の第１の基板の２辺の周辺部に配置されるフレキシブル回路基板に、それぞれＣＯＦ方式で実装される。
また、表示制御回路４と、電源回路５は、液晶表示パネル１の周辺部（例えば、液晶表示モジュールの裏側）に配置される回路基板にそれぞれ実装される。
【００１０】
表示制御回路４は、グラフィックプロセッサユニット（ＧＰＵ）８から入力する表示信号を、データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号（クロック信号）と共にドレインドライバ２、ゲートドライバ３に入力する。
ゲートドライバ３は、表示制御回路４の制御の基に走査線（ゲート線ともいう；ＧＬ）に選択走査電圧を順次供給し、また、ドレインドライバ２は、映像線（ドレイン線、ソース線ともいう；ＤＬ）に映像電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成する。
液晶表示パネル１は、複数のサブピクセルを有し、各サブピクセルは、映像線（ＤＬ）と走査線（ＧＬ）とで囲まれた領域に設けられる。
各サブピクセルは、薄膜トランジスタ（ＴＦＴ）を有し、薄膜トランジスタ（ＴＦＴ）の第１の電極（ドレイン電極またはソース電極）は映像線（ＤＬ）に接続され、薄膜トランジスタ（ＴＦＴ）の第２の電極（ソース電極またはドレイン電極）は画素電極（ＰＸ）に接続される。また、薄膜トランジスタ（ＴＦＴ）のゲート電極は、走査線（ＧＬ）に接続される。
なお、図７において、ＣＬは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に配置される液晶層を等価的に示す液晶容量であり、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成される保持容量である。
【００１１】
図７に示す液晶表示パネル１において、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）の第１の電極は、それぞれ映像線（ＤＬ）に接続され、各映像線（ＤＬ）は列方向に配置されたサブピクセルに、表示データに対応する映像電圧を供給するドレインドライバ２に接続される。
また、行方向に配置された各サブピクセルにおける薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ）に接続され、各走査線（Ｇ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給するゲートドライバ３に接続される。
液晶表示パネル１に画像を表示する際、ゲートドライバ３は、走査線（ＧＬ）を、順次、例えば、上から下に向かって選択し、一方、ある走査線の選択期間中に、ドレインドライバ２は、表示データに対応する映像電圧を、映像線（ＤＬ）に供給する。
映像線（ＤＬ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃadd）と、液晶容量（ＣＬ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
【００１２】
液晶表示パネル１は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が形成される第１の基板と、カラーフィルタ等が形成される第２の基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
【００１３】
［実施例］
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
図１において、４０は表示制御回路であり、本実施例の液晶表示モジュールは、図７に示す表示制御回路４を、それぞれのドレインドライバ（本発明の映像線駆動回路）に内蔵したことを特徴とする。
本実施例のように、ドレインドライバ（２ａ〜２ｃ）のそれぞれに、表示制御回路４０を内蔵すると、それぞれのドレインドライバに内蔵された各表示制御回路４０の同期を取る必要が生じる。そこで、本実施例では、複数のドレインドライバの中の１つのドレインドライバをマスタのドレインドライバ（図１では、２ａで示すドレインドライバ）として動作させ、それ以外のドレインドライバをスレーブのドレインドライバ（図１では、２ｂ、２ｃで示すドレインドライバ）として動作させる。
マスタのドレインドライバ２ａは、自走用クロックを生成し、スレーブのドレインドライバ（２ｂ，２ｃ）には、マスタのドレインドライバ２ａで生成された自走用クロックが入力される。これにより、マスタのドレインドライバ２ａも、スレーブのドレインドライバ（２ｂ，２ｃ）も同期して動作することが可能となる。
また、マスタのドレインドライバ２ａからゲートドライバ制御信号６が先頭のゲートドライバ３に入力され、ゲートドライバデータ転送信号７により、先頭のゲートドライバ３から後段のゲートドライバ３に対して、ゲートドライバ制御信号が転送される。
【００１４】
図２は、図１に示すドレインドライバ（２ａ〜２ｃ）の概略内部構成を示すブロック図である。図２において、２０は映像線駆動部、４０は表示制御回路である。
映像線駆動部２０は、ビットラッチ回路２１と、ラインラッチ回路２２と、デコーダ回路２３と、アンプ回路・スイッチ回路２４とで構成される。
ビットラッチ回路２１は、表示制御回路４０から出力される、表示データラッチ用クロック（ＣＬ２）に同期して、外部から入力される表示データを順次ラッチする。
ラインラッチ回路２２は、表示制御回路４０から出力される、出力タイミング制御用クロック信号（ＣＬ１）に基づき、ビットラッチ回路２１にラッチされている表示データをラッチし、デコーダ回路２３に出力する。
デコーダ回路２３には、例えば、正極性および負極性の６４階調の階調電圧が入力され、デコーダ回路２３は、ラインラッチ回路２２から入力される表示データに対応した階調電圧を選択して、アンプ回路・スイッチ回路２４に入力する。
アンプ回路・スイッチ回路２４は、デコーダ回路２３から入力された階調電圧を、アンプ回路で電流増幅し、対応する映像線（Ｙ１〜Ｙ４８０）に出力する。
【００１５】
ドレインドライバ（２ａ〜２ｃ）には、Ｖ０〜Ｖ４の正極性の階調基準電圧と、Ｖ５〜Ｖ９の負極性の階調基準電圧が入力される。
正極性の階調電圧生成回路２５は、正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき、例えば、６４階調の正極性の階調基準電圧を生成し、デコーダ回路２３に入力する。また、負極性の階調電圧生成回路２６は、負極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき、例えば、６４階調の負極性の階調基準電圧を生成し、デコーダ回路２３に入力する。
表示制御回路４０は内部にレジスタ４１を有し、起動時にレジスタ４１に、外部メモリであるＥＥＰＰＲＯＭ４５から表示制御回路４０の設定値（例えば、駆動方式、ＶＨＳＹＮＣ／ＨＳＹＮＣの極性、垂直有効数、水平有効数、垂直ブランク期間マージンなど）を読み込むことが可能である。
また、ドレインドライバ（２ａ〜２ｃ）は、外付けの抵抗（Ｒ）とコンデンサ（Ｃ）とを用いる発振回路４３と、内部リングオシレータ４２と備える。
なお、図２において、ＶＬＣＤ−ＡＧＮＤは、液晶駆動用の電圧、ＶＤＤ−ＧＮＤは、ロジック回路用の電源電圧である。
【００１６】
以下、図２に示す端子の説明を兼ねて、本実施例のドレインドライバ（２ａ〜２ｃ）について説明する。
図２に示すＯＳＣＳＥＬ端子には、自走用クロックとして、外付けの抵抗（Ｒ）とコンデンサ（Ｃ）とを用いる発振回路４３の出力を用いるか、または、内部リングオシレータ４２の出力を用いるかを選択する信号が入力される。
ＯＳＣＳＥＬ端子に入力される信号が、Ｌｏｗレベル（以下、Ｌレベルという）の電圧（ここでは、ＧＮＤ）の時に、自走用クロックとして、外付けの抵抗（Ｒ）とコンデンサ（Ｃ）とを用いる発振回路４３の出力を使用し、ＯＳＣＳＥＬ端子に入力される信号が、Ｈｉｇｈレベル（以下、Ｈレベルという）の電圧（ここでは、ＶＤＤ）の時に、自走用クロックとして、内部リングオシレータ４２の出力を使用する。
マスタのドレインドライバ２ａのＯＳＣＩＮ端子には、下記表（１）に示す使用形態に合わせて、外付けの抵抗（Ｒ）、あるいは、Ｌレベルが接続される。
また、スレーブのドレインドライバ（２ｂ、２ｃ）のＯＳＣＩＮ端子は、マスタのドレインドライバ２ａのＯＳＣＮＸＴ端子に接続され、スレーブのドレインドライバ（２ｂ、２ｃ）は、マスタのドレインドライバ２ａが出力するクロックを自走用クロックとして使用する。
【００１７】
【表１】
2008151940.tif 000003
【００１８】
図２に示すＭＳＴ端子には、マスター／スレーブ切替信号が入力される。ＭＳＴ端子に、Ｌレベルの電圧が入力されたときに、ドレインドライバは、マスタのドレインドライバとして動作し、また、ＭＳＴ端子に、Ｈレベルの電圧が入力されたときに、スレーブのドレインドライバとして動作する。
ＬＯＣ端子には、カスケード接続されたドレインドライバの中で、最終のドレインドライバであることを認識するための信号が入力される。ＬＯＣ端子に入力される信号は、主に最終段のＥＩＯ出力端子を、ハイインピーダンス（以下、Ｈｉ−Ｚという）にするために使用される。このＬＯＣ端子に、Ｈレベルの電圧が入力されたとき、ドレインドライバは、自分が最終のドレインドライバであることを認識する。
ＶＳＹＮＣ端子には、垂直同期信号が入力され、また、ＨＳＹＮＣ端子には、水平同期信号が入力され、さらに、ＤＴＭＧ端子には、ディスプレイタイミング信号（水平表示データイネーブル）が入力される。
ＤＣＬＫ端子には、データ転送クロックが入力され、このデータ転送クロックの立ち下りエッジで、表示データが取り込まれる。
ＳＹＮＣ端子には、駆動方式を選択する信号が入力され、ＳＹＮＣ端子に入力される信号に応じて、下記表（２）に示すような駆動方式となる。
なお、駆動方式（ＥＸＳＹ）の値は、外部メモリを構成するＥＥＰＲＯＭ４５に設定することができる。駆動方式（ＥＸＳＹ）のデフォルト値は、「０」である。
【００１９】
【表２】
2008151940.tif 000004
【００２０】
図２に示すＲＳＣＡＮ３端子には、表示回転機能を選択する信号が入力される。ＲＳＣＡＮ３端子に入力される信号が、Ｌレベルの時に表示回転モードとなり、Ｈレベルの時に通常出力モードとる。
ＥＩＯ１端子、ＥＩＯ２端子は、スタートパルスの入出力端子である。入出力方向（Ｈｉ−Ｚ含）は、ＭＳＴ端子、ＬＯＣ端子、ＧＬＲ端子、ＳＵＤ端子、ＲＳＣＡＮ３端子に入力される信号に応じて決定される。
ＳＴＨ端子は、マスタのドレインドライバ２ａの場合、スタートパルスの出力端子となる。マスタのドレインドライバ２ａにおける、ＳＴＨ端子は、スレーブのドレインドライバ（２ｂ，２ｃのＥＩＯ１端子、またはＥＩＯ２端子に接続される。
ＲＥＳＥＴＮ端子には、リセット信号が入力される。ＲＥＳＥＴＮ端子に入力される信号が、Ｌレベルのときリセットとなり、ＲＥＳＥＴＮ端子に入力される信号の、Ｈレベルを検出した後、ドレインドライバは起動シーケンスを開始する。
Ｄ２［５：０］、Ｄ１［５：０］、Ｄ０［５：０］の各端子には、グラフィックプロセッサユニット（ＧＰＵ）８から赤、緑、青の表示データが入力される。ここでは、Ｄ２［５：０］は赤、Ｄ１［５：０］は緑、Ｄ０［５：０］は、青の表示データとなっている。
【００２１】
図２に示すＤＩＯ１＿Ｌ、ＤＩＯ１＿Ｒ、ＤＩＯ２＿Ｌ、ＤＩＯ２＿Ｒの各端子からは、ゲートドライバ３のスタート信号が出力される。マスタのドレインドライバ２ａの場合、いずれかの端子の１つからスタート信号が出力され、残りの端子はＨｉ−Ｚとなる。スレーブのドレインドライバ（２ｂ，２ｃ）の場合、いずれの端子も常にＨｉ−Ｚとなる。
ＣＬ３＿Ｌ，ＣＬ３＿Ｒの各端子からは、ゲートドライバ３のデータシフトクロックが出力される。マスタのドレインドライバ２ａの場合、いずれかの端子の１つから、データシフトクロックが出力され、残りの端子はＨｉ−Ｚとなる。スレーブのドレインドライバ（２ｂ，２ｃ）の場合、いずれの端子も常にＨｉ−Ｚとなる。
ＧＳＨＬ＿Ｌ，ＧＳＨＬ＿Ｒの各端子からは、ゲートドライバ３のシフト方向を選択する信号が出力される。マスタのドレインドライバ２ａの場合、いずれかの端子の１つからゲートドライバ３のシフト方向を選択する信号が出力され、残りはＨｉ−Ｚとなる。スレーブのドレインドライバ（２ｂ，２ｃ）の場合、いずれの端子も常にＨｉ−Ｚとなる。
【００２２】
ＧＬＲ端子には、マスタのドレインドライバ２ａの場合、左右のどちらからゲート制御信号を出力するかを選択する信号が入力される。また、マスタおよびスレーブのドレインドライバ（２ａ〜２ｃ）に関わらず、ＭＳＴ端子、ＬＯＣ端子、ＧＬＲ端子、ＲＳＣＡＮ３端子に入力される信号に応じて、ゲートドライバ３およびドレインドライバ（２ａ〜２ｃ）のシフト方向が選択される。
ＳＵＤ端子には、液晶表示パネルに対して、ドレインドライバ（２ａ〜２ｃ）の配置位置を表す信号が入力される。ＳＵＤ端子に入力される信号が、Ｌレベルの時、ドレインドライバ（２ａ〜２ｃ）は液晶表示パネルの上側に配置され、Ｈレベルの時、ドレインドライバ（２ａ〜２ｃ）は液晶表示パネルの下側に配置される。
ＰＳＩＺＥ１、ＰＳＩＺＥ０の各端子には、液晶表示パネルの解像度を選択する信号が入力される。本実施例では、ＰＳＩＺＥ１、ＰＳＩＺＥ０に入力される信号に応じて下記表（３）に示すような解像度となる。
【００２３】
【表３】
2008151940.tif 000005
【００２４】
図２に示すＳＣＬ端子は、Ｉ２Ｃバスインターフェイスのシリアルクロック端子であり、ＳＤＡ端子は、Ｉ２Ｃバスインターフェイスのシリアルアドレス／データ端子である。Ａ［２：０］端子は、Ｉ２Ｃバスインターフェイスのスレーブアドレス端子である。
ＲＯＭＥ端子には、起動シーケンス時にＥＥＰＲＯＭ２５からデータを読み込むか否かを選択する信号が入力される。ＲＯＭＥ端子に入力される信号が、Ｈレベルの時は起動シーケンス時にＥＥＰＲＯＭ２５からデータを読み込む。
また、ＲＯＭＥ端子に入力される信号が、Ｌレベルの時は、起動シーケンス時にＥＥＰＲＯＭ２５からデータを読み込まない。この場合、内部レジスタ４１は、液晶表示パネルのＰＳＩＺＥ［１：０］に従ったデフォルト値が利用される。
ＣＫＳＵＭＯＵＴ端子からは、ＥＥＰＲＯＭ２５の読込み完了を示す信号が出力される。この端子は、次段のドレインドライバのＣＫＳＵＭＩＮ端子とカスケード接続される。また、最終段のドレインドライバ２ｃのＣＫＳＵＭＯＵＴ端子は、マスタのドレインドライバ２ａのＣＫＳＵＭＩＮ端子に接続される。
これにより、マスタのドレインドライバ２ａは、全ドレインドライバ（２ａ〜２ｃ）が、ＥＥＰＲＯＭ２５からデータの読込みが完了したことを認識し、通常表示へ移行するタイミングを認識することができる。
【００２５】
なお、ＣＲＣＯＦＦ端子に入力される信号が有効な場合は、レジスタ４１内に取り込まれたデータをＣＲＣ−８チェックサムを計算し、一致した場合に、前述した動作となる。不一致を検出した場合、ＥＥＰＲＯＭ２５の再読込みを開始する。
ＣＲＣＯＦＦ端子には、ＥＥＰＲＯＭ２５から読込み、レジスタ４１に格納したデータに対して、ＣＲＣ−８チェックサム計算を無効にするための信号が入力される。ＣＲＣＯＦＦ端子に入力される信号が、Ｌレベルの時は、ＣＲＣ−８チェックサムが有効となり、Ｈレベルの時は、ＣＲＣ−８チェックサムが無効となる。
ＣＫＳＵＭＩＮ端子には、次段のドレインドライバが、ＥＥＰＲＯＭ２５からデータを読込み開始タイミングを示す信号が入力される。ＣＫＳＵＭＩＮ端子は、前段のドレインドライバのＣＫＳＵＭＯＵＴ端子に接続される。
ＴＥＳＴ１、ＴＥＳＴ２の各端子は、テストモード用信号の入力端子、ＴＩＯ［７：０］の端子はテストモード用信号の入出力端子である。
【００２６】
図３ないし図６は、本実施例のドレインドライバの配置例を示す図である。
図３に示す配置例では、マスタのドレインドライバ２ａ、およびスレーブのドレインドライバ（２ｂ，２ｃ）は、液晶表示パネル１の上側に配置される。そのため、ＳＵＤ端子には、Ｌ（ＧＮＤ）レベルが入力される。また、マスタのドレインドライバ２ａの左側からゲート制御信号を出力するので、ＧＬＲ端子には、Ｈ（ＶＤＤ）レベルが入力される。また、ＲＳＣＡＮ３端子には、Ｈレベルが入力される。
また、図３に示す矢印方向が通常のシフト方向であり、各ドレインドライバ（２ａ〜２ｃ）のシフト方向は、映像線（Ｙ４８０）から映像線（Ｙ１）の方向となる。
そのため、スタートパルスの伝搬は、ＥＩＯ２端子からＥＩＯ１端子の方向となるので、マスタのドレインドライバ２ａのＳＴＨ端子は、マスタのドレインドライバ２ａのＥＩＯ１端子に接続されるとともに、スレーブのドレインドライバ２ｃのＥＩＯ２端子に接続される。
【００２７】
図４に示す配置例でも、マスタのドレインドライバ２ａ、およびスレーブのドレインドレインドライバ（２ｂ，２ｃ）は、液晶表示パネル１の上側に配置される。そのため、ＳＵＤ端子には、Ｌレベルが入力される。また、マスタのドレインドライバ２ａの右側からゲート制御信号を出力するので、ＧＬＲ端子には、Ｌレベルが入力される。また、ＲＳＣＡＮ３端子には、Ｈレベルが入力される。
また、図４に示す矢印方向が通常のシフト方向であり、各ドレインドライバ（２ａ〜２ｃ）のシフト方向は、映像線（Ｙ４８０）から映像線（Ｙ１）の方向となる。
そのため、スタートパルスの伝搬は、ＥＩＯ２端子からＥＩＯ１端子の方向となるので、マスタのドレインドライバ２ａのＳＴＨ端子は、マスタのドレインドライバ２ａのＥＩＯ２端子に接続されるとともに、スレーブのドレインドライバ２ｂのＥＩＯ１端子に接続される。
【００２８】
図５に示す配置例では、マスタのドレインドライバ２ａ、およびスレーブのドレインドレインドライバ２ｂは、液晶表示パネル１の下側に配置される。そのため、ＳＵＤ端子には、Ｈ（ＶＤＤ）レベルが入力される。また、マスタのドレインドライバ２ａの右側からゲート制御信号を出力するので、ＧＬＲ端子には、Ｌ（ＧＮＤ）レベルが入力される。また、ＲＳＣＡＮ３端子には、Ｈレベルが入力される。
また、図５に示す矢印方向が通常のシフト方向であり、各ドレインドライバ（２ａ〜２ｃ）のシフト方向は、映像線（Ｙ１）から映像線（Ｙ４８０）の方向となる。
そのため、スタートパルスの伝搬は、ＥＩＯ１端子からＥＩＯ２端子の方向となるので、マスタのドレインドライバ２ａのＳＴＨ端子は、マスタのドレインドライバ２ａのＥＩＯ２端子に接続されるとともに、スレーブのドレインドライバ２ｂのＥＩＯ１端子に接続される。
【００２９】
図６に示す配置例でも、マスタのドレインドライバ２ａ、およびスレーブのドレインドレインドライバ（２ｂ，２ｃ）は、液晶表示パネル１の下側に配置される。そのため、ＳＵＤ端子には、Ｈ（ＶＤＤ）レベルが入力される。また、マスタのドレインドライバ２ａの左側からゲート制御信号を出力するので、ＧＬＲ端子には、Ｈレベルが入力される。また、ＲＳＣＡＮ３端子には、Ｈレベルが入力される。
また、図６に示す矢印方向が通常のシフト方向であり、各ドレインドライバ（２ａ〜２ｃ）のシフト方向は、映像線（Ｙ１）から映像線（Ｙ４８０）の方向となる。
そのため、スタートパルスの伝搬は、ＥＩＯ１端子からＥＩＯ２端子の方向となるので、マスタのドレインドライバ２ａのＳＴＨ端子は、マスタのドレインドライバ２ａのＥＩＯ１端子に接続されるとともに、スレーブのドレインドライバ２ｃのＥＩＯ２端子に接続される。
以上説明したように、本実施例によれば、ドレインドライバ（２ａ〜２ｃ）内に、表示制御回路４０を内蔵することにより、部品点数を削減することができるので、コストを低減することが可能となる。
なお、前述までの説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などのサブピクセルを有する表示装置全般に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示すドレインドライバの概略内部構成を示すブロック図である。
【図３】本発明の実施例のドレインドライバの配置例を示す図である。
【図４】本発明の実施例のドレインドライバの他の配置例を示す図である。
【図５】本発明の実施例のドレインドライバの他の配置例を示す図である。
【図６】本発明の実施例のドレインドライバの他の配置例を示す図である。
【図７】従来の液晶表示モジュールの概略構成を示すブロック図である。
【符号の説明】
【００３１】
１  液晶表示パネル
２  ドレインドライバ
２ａ  マスタのドレインドライバ
２ｂ，２ｃ  スレーブのドレインドライバ
３  ゲートドライバ
４，４０  表示制御回路
５  電源回路
６  ゲートドライバ制御信号
７  ゲートドライバデータ転送信号
８  グラフィックプロセッサユニット（ＧＰＵ）
２０  映像線駆動部
２１  ビットラッチ回路
２２  ラインラッチ回路
２３  デコーダ回路
２４  アンプ回路・スイッチ回路
２５  正極性の階調電圧生成回路
２６  負極性の階調電圧生成回路
４１  レジスタ
４２  リングオシレータ
４３  発振回路
４５  ＥＥＰＲＯＭ
ＧＬ  走査線（ゲート線）
ＤＬ  映像線（ドレイン線、ソース線）
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極
ＣＬ  液晶容量
Ｃａｄｄ  保持容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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