(57)【要約】【課題】シリコン／ゲルマニウム（ＳｉＧｅ）超格子温度センサをその製造方法とともに提供する。【解決手段】上記製造方法では、第１のシリコン基板に能動ＣＭＯＳ素子を形成するとともに、第２のＳＯＩ（Si-on-insulator）基板上にＳｉＧｅ超格子構造を形成する。次に、第１の基板を第２の基板に貼り合わせて、貼り合わせ基板を形成する。そして、ＳｉＧｅ超格子構造とＣＭＯＳ素子とを接続する電気接続配線を形成し、ＳｉＧｅ超格子構造と貼り合わせ基板との間に空洞を形成する。【選択図】図２２
2008070353.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＧｅ超格子構造を有する温度センサを製造するための方法であって、
第１のシリコン基板に能動ＣＭＯＳ素子を形成する工程と、
第２のＳＯＩ基板上にＳｉＧｅ超格子構造を形成する工程と、
上記第１のシリコン基板と上記第２のＳＯＩ基板とを貼り合わせて、貼り合わせ基板を形成する工程と、
上記ＳｉＧｅ超格子構造と上記ＣＭＯＳ素子とを接続する電気接続配線を形成する工程と、
上記ＳｉＧｅ超格子構造と上記貼り合わせ基板との間に空洞を形成する工程とを含んでいることを特徴とする方法。
【請求項２】
第１のシリコン基板にＣＭＯＳ素子を形成する上記工程は、
上記第１のシリコン基板の上に積層する電極を有するＣＭＯＳ素子を形成する工程と、
上記電極の上に積層する第１酸化物層を形成する工程と、
上記第１酸化物層の上に積層する第１窒化物層を形成する工程と、
上記第１窒化物層の上に積層する第２酸化物層を形成する工程とを含んでいることを特徴とする、請求項１に記載の方法。
【請求項３】
第２のＳＯＩ基板上にＳｉＧｅ超格子構造を形成する上記工程は、
ＳＯＩ基板のトップシリコン層の上に積層するＳｉＧｅ超格子を形成する工程と、
上記ＳｉＧｅ超格子の上に積層するシリコンキャップ層を堆積させる工程と、
水素イオンを、ＳＯＩ酸化絶縁物層よりも下方の、ＳＯＩ基板の第１の高さ位置に注入する工程とを含んでいることを特徴とする、請求項２に記載の方法。
【請求項４】
第２のＳＯＩ基板上にＳｉＧｅ超格子構造を形成する上記工程は、さらに、上記シリコンキャップ層の上に積層する第２窒化物層を形成する工程を含んでいることを特徴とする、請求項３に記載の方法。
【請求項５】
上記ＳｉＧｅ超格子として、複数のゲルマニウムの量子ドットを有する超格子を形成することを特徴とする、請求項３に記載の方法。
【請求項６】
貼り合わせ基板を形成する上記工程は、
上記第２のＳＯＩ基板の第２窒化物層と上記第１のシリコン基板の第２酸化物層とを貼り合わせる工程と、
上記貼り合わせ基板を、ＳＯＩ基板の上記第１の高さ位置において分割する工程と、
上記第１の高さ位置から上記ＳＯＩ酸化物絶縁層までエッチングする工程とを含んでいることを特徴とする、請求項４に記載の方法。
【請求項７】
上記ＳＯＩ酸化物絶縁層の一部領域上に積層する吸収層を選択的に形成する工程と、
上記ＳＯＩ酸化物絶縁層の露出領域に対し、下方のトップシリコン層までエッチングする工程とをさらに含み、
電気接続配線を形成する上記工程は、
上記第２酸化物層の露出領域から、下方の上記電極層まで貫通するビアを形成する工程と、
上記電極から上記ビアを介して上記トップシリコン層まで達する層間接続配線を形成する工程とを含み、
ＳｉＧｅ超格子構造と上記貼り合わせ基板との間に空洞を形成する上記工程では、上記ＳｉＧｅ超格子の下にある上記第１窒化物層と上記シリコンキャップ層との間に空洞を形成することを特徴とする、請求項６に記載の方法。
【請求項８】
上記吸収層として、ＴｉＮの層、ＴａＮの層、Ｎｉの層、ＳｉＮｘの層、およびこれらを組み合わせた層からなる群より選択されるいずれか１つの材料層を形成することを特徴とする、請求項７に記載の方法。
【請求項９】
上記ＳｉＧｅ超格子を形成する工程は、
２ｎｍから１００ｎｍの範囲内の厚みを有するシリコン層を形成する工程と、
上記シリコン層の上に積層し、２ｎｍから１０ｎｍの範囲内の直径を有する複数のゲルマニウムの量子ドットを形成する工程と、
ＳｉＧｅ層の繰り返し単位構造を１０個から１００個の範囲内で有する超格子を形成する工程とを含んでいることを特徴とする、請求項５に記載の方法。
【請求項１０】
上記ＳｉＧｅ超格子構造を形成する工程は、
２ｎｍから５０ｎｍの範囲内の厚みを有するシリコン層を形成する工程と、
２ｎｍから５０ｎｍの範囲内の厚みを有するゲルマニウム層を形成する工程と、
ＳｉＧｅ層の繰り返し単位構造を１０個から１００個の範囲内で有する超格子を形成する工程とを含んでいることを特徴とする、請求項１に記載の方法。
【請求項１１】
ＳｉＧｅ超格子構造を有する温度センサであって、
シリコン基板に形成され、電極を有する能動ＣＭＯＳ素子と、
上記電極層の上に形成され、空洞を有する酸化物層と、
上記空洞の上に積層するＳｉＧｅ超格子構造と、
上記ＳｉＧｅ超格子構造と上記ＣＭＯＳ素子の電極とを接続する金属製の層間ビア接続配線と、
上記ＳｉＧｅ超格子構造の上に積層するトップシリコン層と、
上記トップシリコン層の上に積層するＳＯＩ酸化物絶縁層と、
上記ＳＯＩ酸化物絶縁層の上に積層する表面吸収層とを備えていることを特徴とする温度センサ。
【請求項１２】
上記ＣＭＯＳ素子の電極の上に積層し、第１酸化物層、第１窒化物層、および第２酸化物層からなる第１の酸化物積層体をさらに備え、
上記空洞は、上記第２酸化物層に形成されていることを特徴とする、請求項１１に記載の温度センサ。
【請求項１３】
上記第２酸化物層と上記ＳｉＧｅ超格子構造との間に配置されたシリコンキャップ層をさらに備えていることを特徴とする、請求項１２に記載の温度センサ。
【請求項１４】
上記空洞と上記シリコンキャップ層との間に配置された第２窒化物層をさらに備えていることを特徴とする請求項１３に記載の温度センサ。
【請求項１５】
上記ＳｉＧｅ超格子構造がゲルマニウムの量子ドットを含んだものであることを特徴とする、請求項１１に記載の温度センサ。
【請求項１６】
上記吸収層が、ＴｉＮの層、ＴａＮの層、Ｎｉの層、ＳｉＮｘの層、およびこれらを組み合わせた層からなる群より選択されるいずれか１つの材料層であることを特徴とする、請求項１１に記載の温度センサ。
【請求項１７】
上記ＳｉＧｅ超格子構造は、ＳｉＧｅ層の繰り返し単位構造を１０個から１００個の版内で有していることを特徴とする、請求項１１に記載の温度センサ。
【請求項１８】
上記ＳｉＧｅ超格子構造は、
２ｎｍから１００ｎｍの範囲内の厚みを有するシリコン層と、
上記シリコン層の上に積層し、２ｎｍから１００ｎｍの範囲内の直径を有する複数のゲルマニウムの量子ドットとを有していることを特徴とする、請求項１７に記載の温度センサ。
【請求項１９】
上記ＳｉＧｅ超格子構造は、
２ｎｍから５０ｎｍの範囲内の厚みを有するシリコン層と、
上記シリコン層の上に積層し、２ｎｍから５０ｎｍの範囲内の厚みを有するシリコン層とを有していることを特徴とする、請求項１７に記載の温度センサ。
【請求項２０】
ＳｉＧｅ超格子構造および能動ＣＭＯＳ素子を含んだ集積回路を備え、温度依存的に変化するＳｉＧｅ超格子構造の抵抗値に応じた電気信号を能動ＣＭＯＳ素子が出力する温度センサを製造するための方法であって、
第１のシリコン基板に、能動ＣＭＯＳ素子を、該素子の電極が該シリコン基板の上に露出するように形成する素子形成工程と、
上記素子形成工程の後に、上記第１のシリコン基板を上記電極とともに酸化物層で被覆する被覆工程と、
第２の基板上にＳｉＧｅ超格子構造を形成する超格子形成工程と、
被覆工程後の第１のシリコン基板と、超格子形成工程後の第２の基板とを、基板と反対側同士で貼り合わせて、貼り合わせ基板を作成する貼り合わせ工程と、
上記貼り合わせ工程の後、上記能動ＣＭＯＳ素子の電極と、上記ＳｉＧｅ超格子構造とを接続する電気接続配線を形成する配線工程と、を含んでいることを特徴とする方法。
【請求項２１】
上記第２の基板は、シリコン基板層、酸化物絶縁層、およびトップシリコン層からなる第２のＳＩＯ基板であり、
上記超格子形成工程では、上記第２のトップシリコン層の上にＳｉＧｅ超格子構造を形成し、
上記貼り合わせ工程では、貼り合わせ基板を作成した後に、上記貼り合わせ基板から、上記第２のＳＩＯ基板由来のシリコン基板層に含まれるシリコンをエッチングによって除去することを特徴とする請求項２０に記載の方法。
【請求項２２】
上記被覆工程では、第１酸化物層によって上記第１のシリコン基板および電極を被覆した後、その上に、さらに第１窒化物層および第２酸化物層を形成し、
上記除去工程の後に、フォトリソグラフィおよびエッチングによって上記第２酸化物層に空洞を形成する空洞形成工程をさらに含んでいることを特徴とする請求項２０または２１に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
（１．発明の分野）
本発明は、概要的には集積回路の製造に関し、より詳細には、シリコン／ゲルマニウム（Ｓｉ／Ｇｅ）超格子を用いて作成された温度センサ、および、その製造プロセスに関するものである。
【０００２】
（２．関連技術の説明）
熱画像装置では、センサの温度上昇が引き起こされることによって、入射赤外光を検出している。その加熱効果を測定するため、温度センサには、温度依存的な抵抗値を有する材料が用いられている。そのような材料としては、酸化バナジウムなど、抵抗の温度係数（ＴＣＲ）の値が大きい抵抗体材料が使用されている。また、他の材料としては、（ａ）チタン、白金、ニッケル、ニオブ、ニッケルと鉄の合金、クロム、アルミニウムなどの金属、（ｂ）ゲルマニウム、シリコン／ゲルマニウム、アモルファスシリコンなどの半導体材料が含まれる。これらの材料は、温度への感度を上げるために、マイクロマシニングによって空洞が下方に形成されたマイクロブリッジへと加工されることもある。すなわち、マイクロブリッジ構造によって、光に起因した温度変化に対するセンサの感度が向上する（非特許文献１参照）。
【０００３】
マイクロブリッジ下方のシリコン基板上に読出回路（ＲＯＩＣ）を配置可能な２段設計のマイクロボロメータには、混合酸化バナジウム（ＶＯｘ）の薄膜を使用することができる。製造の際には、まず、シリコンウェーハへの読出電子機器の埋め込みと、メタライゼーション（metallization）とを行う。一例を挙げると、温度に反応して電気信号を生成するためのＭＯＳＦＥＴまたはダイオードを基板に作製し、次に、ウェーハを塗布ポリイミドなどの材料で平坦化する。この塗布ポリイミドは、犠牲メサ（sacrificial mesa）を形成するよう、フォトリソグラフィによってパターニングしてもよい。そして、犠牲メサの上に、ＴＣＲ材料とともに窒化シリコン層をスパッタ形成するとともに、配線のためのメタライゼーションを行う。続いて、材料選択的エッチングにより犠牲メサを除去する。その結果、自立２段構造が残る。
【０００４】
マイクロボロメータ熱画像装置には、ＶＯｘなどの材料が好適に用いられているが、ファウンドリ（foundry）で作製したＣＭＯＳ（complimentary metal oxide semiconductor）ウェーハ上に低ノイズのＶＯｘ材料を堆積させるのは、今もってなお困難である。最適な堆積プロセスは、酸素量の厳密な制御が必要とされるため、未だ実現していない。また、例えば自動車用の暗視装置などの大衆販売用の熱画像装置には、ＶＯｘマイクロボロメータを用いるよりも遥かに低コストなソリューションが要求される。
【０００５】
多結晶ＳｉＧｅは、熱伝導性が低い、ＴＣＲが高い、ノイズレベルが適度である、小さなストレスで結合しているために表面のマイクロマシニングに適している、などの理由で有望視されている。この材料の選択は、ＳｉＧｅがＢｉＣＭＯＳプロセスおよび歪ＣＭＯＳプロセスの前半工程で用いられる材料であり、また、そのプロセスモジュールがＩＣ製造工場で利用可能であるという事実から、有益である。しかしながら、多結晶ＳｉＧｅの堆積およびそれに続くアニールには高温を必要とし、従来のＣＭＯＳプロセス後の工程と両立することができない。それゆえ、従来の多結晶ＳｉＧｅマイクロボロメータは、ハイブリッドセンサとして形成しなければならない。このハイブリッドセンサでは、マルチチップモジュール技術によって、多結晶ＳｉＧｅマイクロボロメータと温度反応性の読出回路とが統合されている。この場合、ウェーハプロセスが完了した後、２つの基板（一方はマイクロボロメータ、他方は読出回路）をフリップチップ位置決め装置でプレ接続する。そして、空洞をリフローオーブンによって真空にし、その後、２４０℃前後でリフローイングを行う。その結果、共晶はんだ接合リム封止（an eutectic solder bond rim sealing）が完成し、密封マイクロパッケージになる。このハイブリッド設計の欠点について以下に述べる。
【０００６】
抵抗を利用したボロメータの反応性は、ＴＣＲに正比例するとともに、熱損失機序の原理から熱伝導性に反比例する。よって、双方のパラメータが重要である。しかしながら、抵抗を利用した赤外線ボロメータでは、熱伝導性の絶対値が数オーダーの範囲で変化するのに対し、ＴＣＲの取り得る値の範囲はそれよりもずっと狭い。従って、実際のところ、抵抗体材料として何を選択するかは、最も重要なポイントではない。最も注目すべきは、熱を遮断するための構造（熱遮断構造）である。高性能な熱検出器を作成するためには、熱の遮断が鍵となる。
【０００７】
モノリシック的な設計手法においては、熱素子を支える「脚」の設計を最適にし、熱素子から基板への熱の流れ（熱損失）を制御することにより、反応性を最大限に向上させることができる。これに対し、ハイブリッド的手法では、基板へと下降して行く熱の流れを容易に制御することができない。よって、センサのアレイを考えた場合、それぞれの画素が隣接する画素から理想的に隔離されないことに起因するイメージの熱拡散が問題となる。
【０００８】
ハイブリッド的手法を用いる利点の一つは、上述したように、それぞれの素子を基板へのバンプ接続の前に個別に作製するため、プロセス互換性の問題を軽減できる点である。多結晶ＳｉＧｅハイブリッドセンサでは、薄膜の堆積またはアニーリングの際のプロセス温度に制約がない。これに対し、モノリシック的手法では、最も温度に敏感な部分（通常は読出回路）の熱的制限により、製造プロセスが制約を受けてしまう。通常は、金属配線を欠陥から守るために、プロセス温度が４００℃から４５０℃といった低い温度に制限される。
【０００９】
ＳｉＧｅは熱電気用途（thermoelectric applications）に用いられる代替の材料である。ＳｉＧｅは、熱伝導性の低さゆえに高い性能指数を有し、その上、ドープされるとかなり良好な導電性を有するようになる。そして、ＳｉおよびＧｅを超格子構造にした場合には、良好な導電性を維持しつつ、熱伝導性をさらに下げることができる。ＳｉＧｅ量子ドット超格子およびＳｉＧｅ薄膜（量子井戸）超格子は既に知られており、ＳｉＧｅ超格子は、界面が多く、また、構造が周期的であるという、バルクのＳｉＧｅとは異なる２つの特徴を有している。超格子の熱伝導性が低いのは主として、超格子の構造が、構造の異方性、フォノンスペクトルの変化、界面での散乱などを通じて、微細構造でのフォノン輸送に影響を及ぼすためである。
【００１０】
上述したように、抵抗体材料の選択は、熱遮断構造に比べるとそれほど重要ではない。従って、熱伝導性を可能な限り下げる観点から、赤外線熱画像装置の用途にＳｉＧｅ超格子構造を利用することは、大変有益であるといえる。しかしながら、ＳｉＧｅ超格子構造の温度センサ用途への利用を阻む障害がいくつか存在する。
【００１１】
モノリシック的手法の場合、ＳｉＧｅ超格子の作製に必要な高い温度条件が、超格子と読出回路とを単一基板上で統合する妨げとなっている。これに対し、ハイブリッド的手法では、パッケージおよびチップ接続の複雑さが、ＳｉＧｅ超格子のウェーハ規模の製造プロセスへの利用を制限している。
【００１２】
２段マイクロボロメータを製造する際には、充填比を最大限向上させるために、読出回路が、温度センサ素子の下方にあるシリコン基板上に作製される。また、センサ素子におけるＳｉＧｅ超格子構造は、適度な結晶化度を達成するために、単結晶シリコン基板を必要とし、これらの高温プロセスにより、読出回路を同一の基板上に作製できる可能性はなくなる。ここで、第２のウェーハ上にＳｉ／Ｇｅ超格子構造を作製し、読出回路を有するウェーハに移すことは確かに可能ではあるが、ウェーハ移転の後に、ＳｉＧｅ超格子構造から残余のＳｉを除去することが困難になってしまう。このことは、ウェーハの分離の際に、スマートカットによるウェーハ分割を行うか、あるいは、裏面研削・研磨を行うかによらず問題となる。
【００１３】
高い感度を達成するためには、熱素子（ＳｉＧｅ超格子）の下方に空洞を作成し、熱素子を隔離することが必須である。問題は、ＳｉＧｅ薄膜を除去することなく、どのようにして空洞を形成するかにある。
【００１４】
ＳｉＧｅ超格子熱検知素子を利用した熱センサの製造に、モノリシック的設計手法とハイブリッド的設計手法の双方の利点を生かすことができれば有益であると考えられる。
【００１５】
（非特許文献１）
“Uncooled infrared imaging arrays and systems”, Semiconductors and Semimetals, Vol. 47, edited by P. Kruse and D. Skatrud, Acadimic Press, 1997.
〔発明の概要〕
本発明の温度センサは、ＳｉＧｅ超格子を用いて作成されたモノリシック（一体形成された）赤外線温度センサの利点を全て備えている。モノリシック的手法に付随する温度の制約を克服するために、並行して製造するプロセスを採用する。ＣＭＯＳ読出回路を一方のシリコンウェーハに作成する一方で、ＳｉＧｅ超格子構造を別のウェーハ（例えばＳＯＩウェーハ）上に形成する。そして、これらのウェーハを処理した後に貼り合わせることにより、温度に関する問題を解決する。
【００１６】
ウェーハ分割の後は、研磨工程およびエッチング工程を行うことにより、残ったシリコンを超格子から除去する。このとき、ＳＯＩウェーハに含まれる酸化物層がエッチング停止層として機能する。これにより、ＳｉＧｅ薄膜を傷付けることなく、第２ウェーハ上のシリコンを完全に除去することができる。また、パッシベーション（表面安定化処理）のため、完成したＭＯＳ回路を有する第１ウェーハを誘電体層によって被覆する。誘電体層は、酸化物／窒化物／酸化物の多層構造であってもよい。ウェーハ分割およびエッチングの後、フォトリソグラフィおよびエッチングにより、空洞を形成する。空洞形成の際には、窒化物層がエッチング停止層として機能する。
【００１７】
以上の方法により、シリコン／ゲルマニウム（ＳｉＧｅ）超格子温度センサを製造することができる。上記の製造方法では、能動ＣＭＯＳ素子を第１のシリコン基板に形成し、第２のＳＯＩ基板上にＳｉＧｅ超格子構造を形成する。そして、第１の基板を第２の基板に貼り合わせ、貼り合わせ基板を形成する。そして、ＳｉＧｅ超格子構造とＣＭＯＳ素子とを接続する電気接続配線を形成するとともに、ＳｉＧｅ超格子構造の下に空洞を形成する。
【００１８】
一形態では、シリコン基板上に積層した（横たわった）電極を有するＣＭＯＳ素子を作成することにより、ＣＭＯＳ素子を第１のシリコン基板に形成し、この電極の上に積層する第１酸化物層を形成し、さらに第１酸化物層の上に積層する第１窒化物層を形成し、さらに第１窒化物層の上に積層する第２酸化物層を形成する。
【００１９】
別の形態では、ＳｉＧｅ超格子がＳＯＩ基板のトップシリコン層の上に積層されるように、ＳｉＧｅ超格子構造を第２のＳＯＩ基板の上に積層するように形成する。そして、ＳｉＧｅ超格子の上に積層するようにシリコンキャップ層を堆積させ、状況に応じて、このシリコンキャップ層の上に第２窒化物層を堆積させる。そして、ＳＯＩ酸化物絶縁層よりも下方の、ＳＯＩ基板の第１の高さ位置（底部からの高さが所定の第１の高さとなる位置）に、水素イオンを注入する。そして、第２のＳＯＩ基板の第２窒化物層が第１のシリコン基板の第２酸化物層と貼り合わさるように、２つの基板の貼り合わせを行う。そして、貼り合わせ基板をＳＯＩ基板の上記第１の高さ位置において分割し、この第１の高さ位置からＳＯＩ酸化物絶縁層までエッチングする。
【００２０】
そして、吸収層を等角的に堆積させて選択的エッチングを行った後、ＳＯＩ酸化物絶縁層の露出領域に対して異方性エッチングを行う。続いて、電気接続配線を形成し、さらに、ＳｉＧｅ超格子の下方にある第１窒化物層と第２窒化物層の間に、空洞を形成する。
【００２１】
上記の課題を解決するために、本発明に係る方法は、ＳｉＧｅ超格子構造および能動ＣＭＯＳ素子を含んだ集積回路を備え、温度依存的に変化するＳｉＧｅ超格子構造の抵抗値に応じた電気信号を能動ＣＭＯＳ素子が出力する温度センサを製造するための方法であって、第１のシリコン基板に、能動ＣＭＯＳ素子を、該素子の電極が該シリコン基板の上に露出するように形成する素子形成工程と、上記素子形成工程の後に、上記第１のシリコン基板を上記電極とともに酸化物層で被覆する被覆工程と、第２の基板上にＳｉＧｅ超格子構造を形成する超格子形成工程と、被覆工程後の第１のシリコン基板と、超格子形成工程後の第２の基板とを、基板と反対側同士で貼り合わせて、貼り合わせ基板を作成する貼り合わせ工程と、上記貼り合わせ工程の後、上記能動ＣＭＯＳ素子の電極と、上記ＳｉＧｅ超格子構造とを接続する電気接続配線を形成する配線工程と、を含んでいることを特徴とする。
【００２２】
本発明によって製造される温度センサは、ＳｉＧｅ超格子構造の抵抗値が温度依存的に変動し、その抵抗値に応じた電気信号をＣＭＯＳ素子が出力することによって温度を検出する構成となっている。
【００２３】
上記の構成によれば、能動ＣＭＯＳ素子が第１のシリコン基板に形成される一方、ＳｉＧｅ超格子構造は第２のＳｉＯ基板に形成される。このように、ＣＭＯＳ素子およびＳｉＧｅ超格子構造を別々の基板に形成するため、上述したハイブリッド手法と同様に、温度の制約を受けることがないという利点を有する。
【００２４】
そして、２つの基板が例えばウェーハ直接貼り合わせ法などによって貼り合わされることにより、最終的にはＣＭＯＳ素子とＳｉＧｅ超格子構造とが統合された温度センサとなる。よって、上述したハイブリッド手法における問題を解決することができる。
【００２５】
また、得られた温度センサでは、ＣＭＯＳ素子とＳｉＧｅ超格子構造とが垂直方向に積層されているので、ＣＭＯＳ素子とＳｉＧｅ超格子構造とが同一平面上に別々に形成される場合に比べて、充填率を向上させることができる。
【００２６】
なお、上記第２の基板は、シリコン基板層、酸化物絶縁層、およびトップシリコン層からなる第２のＳＩＯ基板であり、上記超格子形成工程では、上記第２のトップシリコン層の上にＳｉＧｅ超格子構造を形成し、上記貼り合わせ工程では、貼り合わせ基板を作成した後に、上記貼り合わせ基板から、上記第２のＳＩＯ基板由来のシリコン基板層に含まれるシリコンをエッチングによって除去することが好ましい。
【００２７】
上記構成によれば、ＳｉＧｅ超格子構造は、ＳＯＩ基板のトップシリコン層の上に形成される。よって、２つの基板を貼り合わせた後、貼り合わせ基板をＳＯＩ基板が上側になるような姿勢にすると、ＳｉＧｅ超格子構造の上に、トップシリコン層、酸化物絶縁層、シリコン基板層が下からこの順に積層した状態になる。続いて、エッチングによってシリコン基板層のシリコンが除去されるが、このとき、シリコン基板層の下の酸化物絶縁層がエッチング停止層として機能する。従って、ＳｉＧｅ超格子構造を傷つけることなく、基板層のシリコンを完全に除去することができる。
【００２８】
また、上記被覆工程では、第１酸化物層によって上記第１のシリコン基板および電極を被覆した後、その上に、さらに第１窒化物層および第２酸化物層を形成し、上記除去工程の後に、フォトリソグラフィおよびエッチングによって上記第２酸化物層に空洞を形成する空洞形成工程をさらに含んでいることが好ましい。
【００２９】
上記構成によれば、ＳｉＧｅ超格子構造と、能動ＣＭＯＳ素子との間に空洞が形成されるので、ＳｉＧｅ超格子構造が受け取った熱が基板側へ逃げていくのを抑制することができ、ひいては温度センサの温度感受性を向上させることができる。また、エッチングによって空洞を形成する際には、第１酸化物層の下の第１窒化物層がエッチング停止層として機能するので、過剰なエッチングを防止することができる。
【００３０】
上述した方法やＳｉＧｅ超格子温度センサのさらに詳細な構成については後述する。
【００３１】
〔図面の簡単な説明〕
図１は、シリコン／ゲルマニウム（ＳｉＧｅ）超格子温度センサの部分断面図である。
【００３２】
図２は、図１におけるＳｉＧｅ超格子構造の第１の形態を示す部分断面図である。
【００３３】
図３は、図１におけるＳｉＧｅ超格子構造の第２の形態を示す部分断面図である。
【００３４】
図４は、従来と同様の温度センサ画素素子のアレイの一例を示した回路図である。
【００３５】
図５から図３０は、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【００３６】
図３１および図３２は、ＳｉＧｅ超格子温度センサの製造方法を示すフロー図である。
【００３７】
〔発明の詳細な説明〕
図１は、シリコン／ゲルマニウム（ＳｉＧｅ）超格子温度センサの部分断面図である。本実施形態のセンサ１００は、第１シリコン基板１０６に電極１０２が形成された能動ＣＭＯＳ（complimentary metal oxide semiconductor）素子を備えている。この電極１０２は、例えば図示しないダイオードの陰極であってもよい。あるいは、図示しないものの、他の形態として、電極１０２は電界効果トランジスタ（ＦＥＴ）またはバイポーラトランジスタに付随しているものであってもよい。第１基板１０６の材料は、通常はシリコンである。
【００３８】
電極層１０２の上には、空洞１１２を有する酸化物層（以下「第２酸化物層」という）１１０が積層して形成されている。そして、空洞１１２の上には、ＳｉＧｅ超格子構造１１４が積層されている。なお、ＳｉＧｅ超格子構造１１４は、単結晶材料である。また、Ｓｉ／Ｇｅ超格子構造１１４とＣＭＯＳ電極１０２とを接続する金属製の層間ビア配線１１６が形成されている。より詳細には、層間配線１１６は、電極１０２とトップシリコン層１１８との間に形成されている。なお、トップシリコン層１１８は、ＳｉＧｅ超格子構造１１４の上に積層されている。また、トップシリコン層１１８の上には、ＳＯＩ（silicon-on-insulator）酸化物絶縁層１３０が積層され、このＳＯＩ酸化物絶縁層１３０の上には、さらに表面吸収層１２０が積層されている。表面吸収層１２０の材料としては、例えばＴｉＮ，ＴａＮ，Ｎｉ，ＳｉＮｘまたはこれらの組み合わせが挙げられるが、本発明に係るセンサでは、これらの材料に限定されるわけではない。
【００３９】
製造の都合上、酸化物層１１０は、ＣＭＯＳ電極１０２の上に積層された、酸化物／窒化物／酸化物の積層体１１２の一部となっていてもよい。この場合、積層体１１２は、第１酸化物層１２４、第１窒化物層１２６、および第２酸化物層１１０を有している。そして、空洞１１２は、第２酸化物層１１０に形成されている。第２酸化物層１１０とＳｉＧｅ超格子構造１１４との間には、シリコンキャップ層１２８が形成されていてもよい。また必要に応じて、空洞１１２とシリコンキャップ層１２８との間に、第２窒化物層１３２が挿入されていてもよい。
【００４０】
図２は、図１におけるＳｉＧｅ超格子構造の第１の形態を示す部分断面図である。通常、ＳｉＧｅ超格子構造１１４は、ＳｉＧｅ層の繰り返し単位構造２００を大体１０個から１００個程度有している。ここで、個々の繰り返し単位構造２００は、１つのゲルマニウム層とそれに隣接する１つのシリコン層とからなるものとする。一例を挙げると、個々のシリコン層２０２の厚み２０４は約２ｎｍから約５０ｎｍであり、また、シリコン層２０２の上に積層された個々のゲルマニウム層２０６の厚み２０８は、約２ｎｍから約５０ｎｍとなっている。
【００４１】
図３は、図１におけるＳｉＧｅ超格子構造の第２の形態を示す部分断面図である。この例では、ＳｉＧｅ超格子構造１１４がゲルマニウムの量子ドットを複数有している。上記と同様に、ＳｉＧｅ層の繰り返し単位構造２００の数は１０個から１００個であり、それぞれのシリコン層２０２の厚み２０４は、２ｎｍから１００ｎｍとなっている。ただしこの例では、それぞれのシリコン層２００の上に、複数のゲルマニウムの量子ドット３００が積層されている。このゲルマニウムの量子ドット３００の平均粒子径は、約２ｎｍから約１００ｎｍである。
【００４２】
図４は、従来と同様の温度センサ画素素子アレイの一例を示した回路図である。図１に示した温度センサ１００は、能動シリコン素子（例えばダイオード）４０４と、ボロメータ（抵抗器）４０６とを含む画素４０２の一部を構成している。図１のＳｉＧｅ超格子はボロメータに相当する。図中では、能動シリコン素子をダイオードとして示しているが、これ以外にも、ＦＥＴ、バイポーラトランジスタ、トランジスタ回路のいずれかであってもよい。読出回路（ＲＯＩＣ）４０８は、アレイ４００の行および列を有効にするための能動素子を複数有している。
【００４３】
概略的には、単一のシリコンウェーハ上にＣＭＯＳ読出回路４０８および能動シリコン素子４０４を作製する一方、ＳＯＩウェーハ上にＳｉ／Ｇｅ超格子構造を堆積させる。そして、表面安定化のため、完成したＭＯＳ回路を有する第１のウェーハを誘電体層によって被覆する。この誘電体層は、酸化物／窒化物／酸化物の多層体を含んだものである。ウェーハの貼り合わせの後、残余のシリコンを除去するために、裏面研磨・エッチングを行う。このとき、ＳＯＩウェーハに含まれる酸化物層（ＳＯＩ酸化物絶縁層）がエッチング停止層として機能するので、第２ウェーハに残ったＳｉを、ＳｉＧｅ薄膜に悪影響を及ぼすことなく完全に除去することができる。
【００４４】
赤外線吸収層の堆積、ならびに、Ｓｉ／Ｇｅ検知素子のパターニングおよびエッチングの後、フォトリソグラフィ技術およびエッチング技術を用いて空洞を形成する。この空洞形成の際には、窒化物層（第１窒化物層）がエッチング停止層として機能する。
【００４５】
図５から図２１は、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。プロセス工程全体は、（１）完成したＣＭＯＳ回路を有する第１ウェーハのプロセス工程、（２）Ｓｉ／Ｇｅ超格子構造を有する第２ウェーハのプロセス工程、（３）ウェーハ貼り合わせおよびウェーハ貼り合わせ後のプロセス工程、の３つのステージに分けることができる。
【００４６】
第１ステージのプロセス工程は次の通りである。
【００４７】
１．ＣＭＯＳプロセスが完了した後、テトラエトキシシラン（ＴＥＯＳ）またはプラズマ酸化による酸化物（第１酸化物層）によって回路を被覆し、化学機械研磨により表面を平坦化する（図５参照）。図中では、図４の能動シリコン素子、読出回路（ＲＯＩＣ）のいずれかに相当する単一の電極のみが示されている。
【００４８】
２．エッチング停止層として窒化物層（第１窒化物層）を堆積させ、さらにこの窒化物層を、テトラエトキシシランまたはプラズマ酸化による酸化物の別の層（第２酸化物層）によって被覆する（図６参照）。
【００４９】
第２ステージのＳｉＧｅ超格子構造プロセス工程は次の通りである。
【００５０】
１．表面を適切に洗浄した後、ＳＯＩウェーハをＳｉＧｅ薄膜形成システムにセットする。この薄膜形成システムとしては、分子線エピタキシ（ＭＢＥ）システム、化学気相成長（ＣＶＤ）システム、プラズマＣＶＤシステムなどを用いることができる。そして、ＳｉＧｅ超格子構造、あるいは、ゲルマニウムの量子ドットを有するＳｉＧｅ超格子を堆積させる。なお、ゲルマニウムの量子ドットの場合、ゲルマニウムのドットが高さ方向に積み重なって表面が粗くならないように、量子ドットを自己整合的に成長させないことが好ましい。そのためには、シリコン層の厚みを調節すればよい。必要な熱的特性および電気的特性を達成するために、シリコン層およびゲルマニウム層に対して適宜ドープしてもよい（図７参照）。
【００５１】
２．プロセスの最後に、ドープされていないシリコンキャップ層を堆積させる。必要であれば、ウェーハの貼り合わせ結果が良好になるように、表面を化学機械研磨（ＣＭＰ）プロセスによって平坦化してもよい（図８参照）。
【００５２】
３．ＳｉＮｘ層（第２窒化物層）を堆積させる（この工程は任意である）。このＳｉＮｘ層は、熱を遮断するための空洞がエッチングによって形成された後に、ＳｉＧｅ構造を支持する役目を果たす（図９参照）。
【００５３】
４．ウェーハの分割のために水素イオンを注入する。このとき、水素イオンの射程を埋め込み酸化層（ＳＯＩ酸化物絶縁層）よりも下方の第１の高さ位置（底部からの高さが第１の高さとなる位置）に設定する。これは、残りのシリコンを除去するときに、この埋め込み酸化層をエッチング停止層として利用するためである（図１０参照）。
【００５４】
第３ステージのウェーハ貼り合わせプロセスは次の通りである。
【００５５】
１．希釈したＳＣ−１溶液で表面処理を行って表面を親水性にした後、直接ウェーハ貼り合わせ技術によって２つのウェーハを１つに貼り合わせる（図１１参照）。
【００５６】
２．ウェーハ分割のため、アニーリング用加熱炉内で、ＣＭＯＳメタライゼーションのための合金化温度よりも低い温度（大抵の場合４００℃〜４５０℃よりも低い温度）で３０分から１時間、貼り合わせたウェーハのアニーリングを行う（図１２参照）。これにより、第１の高さ位置において貼り合わせ基板を２つに分割し、そして、ＳＯＩ基板由来のシリコン基板を取り除く。
【００５７】
３．ＳｉＧｅ超格子構造が貼り合わされた素子に残存するシリコンを、適切な研磨工程・エッチング工程によって除去する。このとき、ＳＯＩウェーハから移された埋め込み酸化物層（ＳＯＩ酸化物絶縁層）が、Ｓｉ／Ｇｅ積層構造を保護するためのエッチング停止層として機能する（図１３参照）。
【００５８】
４．ステップ３によってウェーハに残ったシリコンを完全に除去した後、埋め込み酸化物層（ＢＯＸ；ＳＯＩ酸化物絶縁層）の一部をエッチングして除去する。このとき、エッチング停止および表面赤外線吸収層からの電気的遮断のために埋め込み酸化物層（ＳＯＩ酸化物絶縁層）の一部を残すようにする（図１４参照）。
【００５９】
５．表面吸収層（例えばＴｉＮ，ＴａＮ，薄いＮｉ（thin Ni）、もしくはＳｉＮｘの層、またはこれらの組み合わせからなる層）を堆積させる（図１５参照）。
【００６０】
６．上記の吸収層および埋め込み酸化層（ＳＯＩ酸化物絶縁層）のパターニングおよびエッチングを行う（図１６参照）。
【００６１】
７．ＳｉＧｅ超格子構造のパターニングおよびエッチングを行う。また、ステージ２のステップ３においてＳｉＮｘ層（第２窒化物層）を堆積させた場合は、この窒化物層（第２窒化物層）をエッチングする（図１７参照）。
【００６２】
８．コンタクトホールのパターニングおよびエッチングを行う。そして、ＣＭＯＳ読出回路をＳｉＧｅ超格子構造と接続するようメタライゼーション層（電気接続配線）を堆積させる（図１８参照）。
【００６３】
９．ＳｉＧｅ温度検知素子（ＳｉＧｅ超格子構造）の下方に空洞が形成されるようにパターニングおよびエッチングを行う（図１９参照）。
【００６４】
なお、図１６から図１９は、本発明の概要を説明する図であるため、表面吸収層、電極層、電気配線接続の水平方向における位置関係が必ずしも正確ではない。正確な位置関係については後述する。
【００６５】
以下では、ＳｉＧｅ超格子構造の下に空洞を形成するための手法について詳述する。図２０は、第３ステージのステップ６直後の素子を示す平面図である。図２０に示すように、ステップ６におけるパターニングおよび異方性エッチングにより、素子の中央部分のみ表面吸収層が残され、それ以外の領域ではトップシリコン層が露出する。
【００６６】
そして、ステップ７では、トップシリコン層の下方の第２酸化物層が図２１に示す形状で露出するように、パターニングおよび異方性エッチングを行う。これにより、表面吸収層が設けられた素子本体部と、この素子本体部から延びる２つの脚部と、それぞれの脚部の末端に配された２つの接続部とを残して、トップシリコン層、ＳｉＧｅ超格子構造、シリコンキャップ層、および第２窒化物層が除去される。図２２は、図２１の破線ａａに沿った切断面で素子を垂直に切断したときの素子の端面図である。また、図２３は、図２１の破線ｂｂに沿った切断面で素子を垂直に切断したときの素子の端面図である。図２３に示すように、素子本体部の両側に脚部が残る。
【００６７】
続いて、ステップ８では、それぞれの接続部において電気接続配線を形成する。図２４は、図２１の破線ｃｃに沿った切断面で素子を垂直に切断したときの接続部の端面図である。ステップ７では、第２酸化物層、第１窒化物層、および第１酸化物層を貫通してシリコン基板上の電極に達するコンタクトホールを形成し、このコンタクトホールを通じてＳｉＧｅ超格子構造と電極とを接続する接続配線を形成する。
【００６８】
図２５は、ＳｉＧｅ温度センサの下に空洞を形成するために使用するレジストパターンを示す図である。真空パッケージングにすればセンサの熱遮断性を最大限に向上させることができる。このパッケージのプロセスウインドウは、従来のプロセス技術と同様にすればよい。
【００６９】
ステップ９では、図２５に示すように、素子本体部と接続部を含む素子の周縁部とを被覆するようにレジスト層を素子の上に堆積させる。図２６、図２７および図２８はそれぞれ、レジスト層を堆積させたときの図２２、図２３、図２４に対応する素子の端面図である。図２６および図２７に示すように、素子本体部の上に形成されたレジスト層と、素子の周囲に形成されたレジスト層との間には、外部から第２酸化物層に到達できる溝が形成される。そして、この溝を通じてエッチャントを供給して等方性エッチングを行い、素子本体部および脚部における、ＳｉＧｅ超格子構造の下方の第２酸化物層を除去する。一方、接続部はレジスト層の中に埋没しているために、接続部では第２酸化物層の除去は行われない。この等方性エッチングのエッチャントとしては、例えばフッ化水素（ＨＦ）または緩衝フッ化水素（ＢＨＦ）などを用いることができる。
【００７０】
なお、素子本体部を被覆するレジスト層は必須ではないが、素子本体部の上にレジスト層を設けることにより、表面吸収層の材料として、ＨＦまたはＢＨＦによってエッチングされるような材料をも選択することができる。
【００７１】
図２９および図３０はそれぞれ、等方性エッチングが行われた後の図２６、図２７に対応する素子の端面図である。図２９および図３０に示すように、ＳｉＧｅ超格子構造の下方に設けられた第２酸化物層は、素子の周囲を除いて除去され、その結果、ＳｉＧｅ超格子構造の下方に空洞が形成される。この空洞により、素子本体部および脚部のＳｉＧｅ超格子は、下方のシリコン基板から隔離され、熱遮断構造が完成する。
【００７２】
なお、図２９および図３０では、素子本体部および脚部のＳｉＧｅ超格子構造が浮いているように見えるが、素子本体部は、脚部を介して接続部と繋がっているために落ちることなく支持される。つまり、素子本体部は、脚部によって支持された構造となる。このように、脚部を介して素子本体部に繋がる接続部を素子本体部から離れた位置に配設し、素子本体部のＳｉＧｅ超格子構造の下方にある第２酸化物層のみを等方性エッチングによって除去することにより、素子本体部のＳｉＧｅ超格子構造とシリコン基板との間に空洞が形成された、マイクロブリッジ構造の温度センサを作製することができる。
【００７３】
図３１および図３２は、ＳｉＧｅ超格子温度センサの製造方法を示すフロー図である。図中では、説明を明確にする観点から、製造方法を番号が付された工程の流れとして示しているが、工程に付された番号は必ずしも工程の順番を限定するものではない。これらの工程のいくつかは省略してもよいし、並列に行ってもよいし、順序を厳密に守らずに実行してもよい。製造方法はステップ２２００から開始する。
【００７４】
ステップＳ２２０２では、第１のシリコン基板に能動ＣＭＯＳ素子を形成する。ステップＳ２２０４では、第２のＳＯＩ（silicon-on-insulator）基板上に、ＳｉＧｅ超格子構造を形成する。ステップＳ２２０６では、第１のシリコン基板と第２のＳＯＩ基板とを貼り合わせ、貼り合わせ基板を形成する。ステップＳ２２０８では、ＳｉＧｅ超格子構造とＣＭＯＳ素子とを接続する電気接続配線を形成する。ステップ２２１０では、ＳｉＧｅ超格子構造と貼り合わせ基板との間に空洞を形成する。
【００７５】
一形態において、第１のシリコン基板にＣＭＯＳ素子を形成する工程は、次の詳細な工程を含んでいる。ステップ２２０２ａでは、シリコン基板上に電極が積層したＣＭＯＳ素子を形成する。ステップ２２０２ｂでは、上記の電極の上に、第１酸化物層を積層させる。ステップ２２０２ｃでは、第１酸化物層の上に第１窒化物層を積層させる。ステップ２２０２ｄでは、第１窒化物層の上に第２酸化物層を積層させる。
【００７６】
別の形態において、ＳｉＧｅ超格子構造を第２のＳＯＩ基板の上に積層するように形成するステップ２２０４は、次の詳細な工程を含んでいる。ステップＳ２２０４ａでは、ＳｉＧｅ超格子構造をＳＯＩ基板のトップシリコン層の上に積層するように形成する。ステップＳ２２０４ｂでは、シリコンキャップ層をＳｉＧｅ超格子構造の上に積層するように堆積させる。そして状況に応じて、ステップＳ２２０４ｃでは、第２窒化物層をシリコンキャップ層の上に積層するように形成する。ステップＳ２２０４ｄでは、ＳＯＩ酸化物絶縁層よりも下方のＳＯＩ基板の第１の高さ位置に、水素イオンを注入する。
【００７７】
また、異なる形態においては、ステップ２２０４にてＳｉＧｅ超格子を形成する際に、ゲルマニウムの量子ドットを有するＳｉＧｅ超格子を形成する。一例を挙げると、量子ドットを有するＳｉＧｅ超格子は、約２ｎｍから約１００ｎｍの範囲内の厚みを有する複数のシリコン層と、このシリコン層の上に積層され、約２ｎｍから約１００ｎｍの範囲内の直径を有する複数のゲルマニウムの量子ドットとを含んでいてもよい。そして、このＳｉＧｅ層の繰り返し単位構造が約１０個から約１００個の範囲になるように超格子を形成する。あるいは、ＳｉＧｅ超格子は、約２ｎｍから約５０ｎｍの範囲内の厚みを有する複数のシリコン層と、このシリコン層の上に積層され、約２ｎｍから約５０ｎｍの範囲内の厚みを有する複数のゲルマニウム層を含んでいてもよい。この場合も同様に、ＳｉＧｅ層の繰り返し単位構造が約１０個から約１００個の範囲になるように超格子を形成する。
【００７８】
一形態において、貼り合わせ基板を形成するステップ２２０６は、次の詳細な工程を含んでいる。ステップ２２０６ａでは、第２のＳＯＩ基板の第２窒化物層を、第１のシリコン基板の第２酸化物層に貼り合わせる。ステップＳ２２０６ｂでは、第２のＳＯＩ基板における上記第１の高さ位置において、貼り合わせ基板を分割する。ステップ２２０６ｃでは、第１の高さ位置からＳＯＩ酸化物絶縁層までエッチングを行う。
【００７９】
一形態において、ステップ２２０７ａでは、等角的に吸収層を堆積させてパターニングエッチングを行うことにより、吸収層をＳＯＩ酸化物絶縁層の領域に積層するように選択的に形成する。吸収層の例としては、ＴｉＮ，ＴａＮ，もしくはＳｉＮｘの層、またはこれらの層の組み合わせが挙げられる。ステップ２２０７ｂでは、ＳＯＩ酸化物絶縁層の露出領域に対して、下方のトップシリコン層まで、異方性エッチングを行う。電気接続配線を行うステップ２２０８は次の詳細な工程を含んでいる。ステップ２２０８ａでは、第２酸化物層の露出領域から下方の電極層まで貫通するビアを形成する。ステップ２２０８ｂでは、電極層からビアを介してトップシリコン層まで達する層間接続配線を形成する。ＳｉＧｅ超格子構造と貼り合わせ基板との間に空洞を形成するステップ２２１０では、ＳｉＧｅ超格子の下にある第１窒化物層とシリコンキャップ層との間に空洞を形成する。
【００８０】
以上では、ＳｉＧｅ超格子温度センサおよびその製造プロセスについて説明した。詳細な材料や明確なプロセス工程は、発明のいくつかの例として示したものである。しかしながら、本発明はこれらの例のみに限定されない。当業者には、本発明の他の変形例や実施形態を思いつくであろう。
【００８１】
従って、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００８２】
また、本明細書で示した数値範囲以外であっても、本発明の趣旨に反しない合理的な範囲であれば、本発明に含まれることはいうまでもない。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態を示すものであり、シリコン／ゲルマニウム（ＳｉＧｅ）超格子温度センサの部分断面図である。
【図２】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子構造の第１の形態を示す部分断面図である。
【図３】本発明の別の実施形態を示すものであり、図１におけるＳｉＧｅ超格子構造の第２の形態を示す部分断面図である。
【図４】従来と同様の温度センサ画素素子のアレイの一例を示した回路図である。
【図５】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図６】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図７】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図８】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図９】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１０】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１１】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１２】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１３】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１４】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１５】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１６】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１７】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１８】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図１９】本発明の一実施形態を示すものであり、図１におけるＳｉＧｅ超格子温度センサの製造工程を示す図である。
【図２０】本発明の一実施形態を示すものであり、第３ステージのステップ６直後の素子を示す平面図である。
【図２１】本発明の一実施形態を示すものであり、第３ステージのステップ７直後の素子を示す平面図である。
【図２２】本発明の一実施形態を示すものであり、図２１の破線ａａに沿った断面で素子を切断したときの端面図である。
【図２３】本発明の一実施形態を示すものであり、図２１の破線ｂｂに沿った断面で素子を切断したときの端面図である。
【図２４】本発明の一実施形態を示すものであり、図２１の破線ｃｃに沿った断面で素子を切断したときの端面図である。
【図２５】本発明の一実施形態を示すものであり、ＳｉＧｅ温度センサの下に空洞を形成するために使用するレジストパターンを示す図である。
【図２６】本発明の一実施形態を示すものであり、レジスト層を堆積させたときの図２２に対応する素子の端面図である。
【図２７】本発明の一実施形態を示すものであり、レジスト層を堆積させたときの図２３に対応する素子の端面図である。
【図２８】本発明の一実施形態を示すものであり、レジスト層を堆積させたときの図２４に対応する素子の端面図である。
【図２９】本発明の一実施形態を示すものであり、等方性エッチングが行われた後の図２６に対応する素子の端面図である。
【図３０】本発明の一実施形態を示すものであり、等方性エッチングが行われた後の図２７に対応する素子の端面図である。
【図３１】本発明の一実施形態を示すものであり、ＳｉＧｅ超格子温度センサの製造方法を示すフロー図である。
【図３２】本発明の一実施形態を示すものであり、ＳｉＧｅ超格子温度センサの製造方法を示すフロー図である。
【符号の説明】
【００８４】
１００    温度センサ
１０２    電極
１０６    基板（第１のシリコン基板）
１１０    第２酸化物層
１１２    空洞
１１４    ＳｉＧｅ超格子（ＳｉＧｅ超格子構造）
１１８    トップシリコン層
１２０    表面吸収層
１２４    第１酸化物層
１２６    第１窒化物層
１２８    シリコンキャップ層
１３０    ＳＯＩ酸化物絶縁層（酸化物絶縁層）
１３２    第２窒化物層
２００    繰り返し単位構造
２０２    シリコン層
２０６    ゲルマニウム層
２０４    厚み
２０８    厚み
３００    ゲルマニウムの量子ドット
３０２    直径
４０２    画素
４０４    能動シリコン素子
４０６    ボロメータ
４０８    読出回路
【図１】
2008070353.tif 000003
【図２】
2008070353.tif 000004
【図３】
2008070353.tif 000005
【図４】
2008070353.tif 000006
【図５】
2008070353.tif 000007
【図６】
2008070353.tif 000008
【図７】
2008070353.tif 000009
【図８】
2008070353.tif 000010
【図９】
2008070353.tif 000011
【図１０】
2008070353.tif 000012
【図１１】
2008070353.tif 000013
【図１２】
2008070353.tif 000014
【図１３】
2008070353.tif 000015
【図１４】
2008070353.tif 000016
【図１５】
2008070353.tif 000017
【図１６】
2008070353.tif 000018
【図１７】
2008070353.tif 000019
【図１８】
2008070353.tif 000020
【図１９】
2008070353.tif 000021
【図２０】
2008070353.tif 000022
【図２１】
2008070353.tif 000023
【図２２】
2008070353.tif 000024
【図２３】
2008070353.tif 000025
【図２４】
2008070353.tif 000026
【図２５】
2008070353.tif 000027
【図２６】
2008070353.tif 000028
【図２７】
2008070353.tif 000029
【図２８】
2008070353.tif 000030
【図２９】
2008070353.tif 000031
【図３０】
2008070353.tif 000032
【図３１】
2008070353.tif 000033
【図３２】
2008070353.tif 000034