(57)【要約】【課題】スイッチング素子として用いるトランジスタのドレイン近傍に高電界が発生するのを抑えることができる、信頼性の高い表示装置及びその駆動方法を提供する。【解決手段】画素の表示素子と、表示素子に並列に接続されたその他の容量とに、電荷が蓄積される緩和時間に着目し、信号線に与えるビデオ信号の電圧を、段階的に推移させながら最終的に所望の高さにすることで、書き込み時においてトランジスタのソースとドレイン間に印加される電圧の大きさを抑える。【選択図】図１
2008268908.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ信号をサンプリングする回路と、
異なる電源電圧が与えられている複数の電源線と、
前記複数の電源線の選択を順次切り替えると共に、前記サンプリングされたビデオ信号の電圧を段階的に変化させて一の信号線に供給する回路と、
を有することを特徴とする表示装置。
【請求項２】
ビデオ信号をサンプリングする回路と、
異なる電源電圧が与えられている複数の電源線と、
前記複数の電源線の選択を順次切り替えると共に、前記サンプリングされたビデオ信号の電圧を段階的に変化させて一の信号線に供給する回路と、
画素と、を有し、
前記一の信号線に供給される前記ビデオ信号の電圧は、前記画素が有するトランジスタのソースまたはドレインに与えられることを特徴とする表示装置。
【請求項３】
ビデオ信号をサンプリングする回路と、
異なる電源電圧が与えられている複数の電源線と、
前記複数の電源線の選択を順次切り替えると共に、前記サンプリングされたビデオ信号の電圧を段階的に変化させて一の信号線に供給する回路と、
画素と、を有し、
前記画素はトランジスタと、液晶セルとを有し、
前記トランジスタを介して前記一の信号線に供給される前記ビデオ信号の電圧が前記液晶セルに与えられることを特徴とする表示装置。
【請求項４】
ビデオ信号をサンプリングする回路と、
異なる第１の電源電圧及び異なる第２の電源電圧が与えられている複数の電源線と、
前記複数の電源線の選択を順次切り替えると共に、前記サンプリングされたビデオ信号の電圧を段階的に変化させて一の信号線に供給する回路と、を有し
前記複数の第１電源電圧と前記複数の第２電源電圧とは、互いに極性が反転していることを特徴とする表示装置。
【請求項５】
ビデオ信号をサンプリングする回路と、
異なる第１の電源電圧及び異なる第２の電源電圧が与えられている複数の電源線と、
前記複数の電源線の選択を順次切り替えると共に、前記サンプリングされたビデオ信号の電圧を段階的に変化させて一の信号線に供給する回路と、
画素と、を有し、
前記一の信号線に供給される前記ビデオ信号の電圧は、前記画素が有するトランジスタのソースまたはドレインに与えられ、
前記複数の第１電源電圧と前記複数の第２電源電圧とは、互いに極性が反転していることを特徴とする表示装置。
【請求項６】
ビデオ信号をサンプリングする回路と、
異なる第１の電源電圧及び異なる第２の電源電圧が与えられている複数の電源線と、
前記複数の電源線の選択を順次切り替えると共に、前記サンプリングされたビデオ信号の電圧を段階的に変化させて一の信号線に供給する回路と、
画素と、を有し、
前記画素はトランジスタと、液晶セルとを有し、
前記トランジスタを介して前記一の信号線に供給される前記ビデオ信号の電圧が前記液晶セルに与えられ、
前記複数の第１電源電圧と前記複数の第２電源電圧とは、互いに極性が反転していることを特徴とする表示装置。
【請求項７】
第１のフレーム期間において、一の信号線に与える第１の電圧を段階的に高くし、
第２のフレーム期間において、前記一の信号線に与える第２の電圧を段階的に低くし、
前記第１の電圧と前記第２の電圧とは、極性が反転しており、
前記第１の電圧及び前記第２の電圧は、トランジスタを介して画素に入力されることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の表示装置、及びその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置は、マトリクス状に配列された数十〜数百万個の各画素に、スイッチング素子と表示素子とが設けられている。該スイッチング素子により、ビデオ信号を画素へ入力した後も表示素子への電圧の印加または電流の供給がある程度維持されるので、アクティブマトリクス型はパネルの大型化、高精細化に柔軟に対応することができ、今後の表示装置の主流となりつつある。
【０００３】
上記表示装置が有する駆動回路の代表的なものとして、走査線駆動回路と信号線駆動回路とがある。走査線駆動回路により、複数の画素が１ラインごと、場合によっては複数ラインごとに選択される。そして信号線駆動回路により、該選択されたラインが有する画素へのビデオ信号の入力が制御される。
【０００４】
ところで、液晶材料を表示素子として用いる表示装置の場合、焼き付きと呼ばれる液晶材料の劣化を防ぐために、表示素子に印加する電圧の極性を所定のタイミングに従って反転させる交流駆動が行われる。例えば下記の特許文献１には、液晶層への電圧印加は交流駆動にて行う必要があると記載されている。具体的に交流駆動は、各画素に入力するビデオ信号の極性を、共通の電位を基準として反転させることによって行うことができる。
【特許文献１】特許第３４８１３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、トランジスタをスイッチング素子として用いる表示装置の場合、交流駆動を行うことで、該トランジスタが劣化しやすいという問題があった。図２０、図２１を用いて、交流駆動を行う場合の画素の動作について説明する。
【０００６】
図２０（Ａ）は、アクティブマトリクス型の表示装置が有する、一般的な画素の構成を示している。トランジスタ２００１はビデオ信号の画素への入力を制御するためのスイッチング素子である。また表示素子２００２は階調を表示することができる素子であり、表示素子２００２が有する一対の電極のうち、共通の電圧が与えられている電極を対向電極と呼び、ビデオ信号に従って電圧が与えられる電極を画素電極と呼ぶ。
【０００７】
各画素には、信号線Ｓｉ（ｉ＝１〜ｘ）と走査線Ｇｊ（ｊ＝１〜ｙ）が設けられている。そしてトランジスタ２００１のゲートは、走査線Ｇｊに接続されている。また、トランジスタ２００１のソースとドレインは、いずれか一方が信号線Ｓｉに、他方が表示素子２００２の画素電極に接続されている。
【０００８】
図２１に、図２０（Ａ）に示す画素を交流駆動で動作させる場合において、信号線に与えられる電圧のタイミングチャートを示す。まず図２０（Ａ）に示すように、書き込み期間において走査線Ｇｊが選択されることで、トランジスタ２００１がオンになる。そして、信号線Ｓｉにビデオ信号の電圧＋Ｖｓｉｇが与えられると、該電圧＋Ｖｓｉｇはトランジスタ２００１を介して表示素子２００２の画素電極に与えられる。次に図２０（Ｂ）に示すように、書き込み期間の終了と共に走査線Ｇｊの選択が終了すると、トランジスタ２００１がオフになる。よって、信号線Ｓｉの電圧に関わらず、次の書き込み期間まで電圧＋Ｖｓｉｇは保持される。
【０００９】
そして図２０（Ｃ）に示すように、再び書き込み期間において走査線Ｇｊが選択されることで、トランジスタ２００１がオンになる。このとき、信号線Ｓｉに与えられるビデオ信号は、電圧＋Ｖｓｉｇの極性が反転した電圧−Ｖｓｉｇを有するものとする。信号線Ｓｉに電圧−Ｖｓｉｇが与えられると、該電圧−Ｖｓｉｇはトランジスタ２００１を介して表示素子２００２の画素電極に与えられる。このとき、トランジスタ２００１のソースとドレイン間の電圧は、最終的にはほぼ０に近くなるのだが、トランジスタ２００１がオンになり、信号線Ｓｉに電圧−Ｖｓｉｇが与えられた直後では、図２０（Ｃ）に示すように、トランジスタ２００１のソースとドレイン間に｜２Ｖｓｉｇ｜もの電圧が印加されることになる。
【００１０】
ソースとドレイン間に印加される電圧が高くなると、トランジスタ２００１のドレイン近傍に高電界が発生するため、ホットキャリア効果が生じ、トランジスタが劣化して閾値電圧が変動してしまう。特に画素部の高精細化に伴いトランジスタのチャネル長が短くなると、この傾向は強くなり、閾値電圧の変動はより大きくなる。そして閾値電圧が大きく変動すると、トランジスタ２００１がスイッチング素子として正常に動作しなくなるため、表示不良を起こしてしまう。よって、交流駆動によって生じるソースとドレイン間の電圧の高さは、表示装置の信頼性を落とす一因となっていた。
【００１１】
また特許文献１には、上記信号線に相当する書き込み信号線に、時間と共に徐々に電圧が変化する書き込み信号を入力する構成について記載されている。しかし、特許文献１のように信号線に与える電圧を徐々に変化させるようにしても、画素が有する表示素子、及びそれに並列に接続された保持容量に蓄積される電荷量は、信号線に与える電圧の変化に対して、遅れて追随する。そのため、図２０に示したような従来の駆動法に比べると、スイッチング素子として機能するトランジスタのソースとドレイン間の電圧を小さくすることはできるが、さらに小さく抑える余地がまだ残されていた。
【００１２】
なお、トランジスタにＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を設けることは、ホットキャリア効果を抑制する有効な方法の一つである。しかし、ＬＤＤ領域のようにトランジスタの構造自体を改良すると、作製行程が複雑になる上に、トランジスタの特性のばらつきを誘引する。そのため、トランジスタの構造を改良することで、ホットキャリア効果による閾値電圧の変動を抑えるのには限界があった。
【００１３】
本発明は上述した問題に鑑み、スイッチング素子として用いるトランジスタのドレイン近傍に高電界が発生するのを抑えることができる、信頼性の高い表示装置及びその駆動方法の提供を課題とする。
【課題を解決するための手段】
【００１４】
本発明者は、画素にビデオ信号の書き込みを行う際に、信号線へのビデオ信号の電圧のかけ方次第で、トランジスタのソースとドレイン間に印加される電圧の大きさを抑えることができるのではないかと考えた。そして画素の表示素子と、表示素子に並列に接続されたその他の容量とに、電荷が蓄積される緩和時間に着目し、信号線に与えるビデオ信号の電圧を、段階的に推移させて最終的に所望の高さにすることで、書き込み時においてトランジスタのソースとドレイン間に印加される電圧の大きさを抑えることができる表示装置を発案した。
【００１５】
具体的に本発明の表示装置は、複数の電源電圧の供給により、書き込み期間において信号線に与えるビデオ信号の電圧を、複数回に渡って段階的に変化させることができる信号線駆動回路を有する。そして信号線に与えるビデオ信号の電圧は、異なる電源電圧が与えられた複数の電源線を、信号線駆動回路の内部において順次切り替えることで、段階的に変化させることができる。この場合、信号線駆動回路は、複数の電源電圧の供給経路を有する。そして、前記複数の電源電圧に従って、ビデオ信号の電圧を順に切り替えて一の信号線に供給する回路を有する。
【００１６】
或いは、信号線駆動回路の内部で電源電圧の切り替えを行うのではなく、供給される複数の電源電圧を表示装置の外部において順次切り替えることで、信号線に与えるビデオ信号の電圧を複数回に渡って段階的に変化させても良い。
【発明の効果】
【００１７】
本発明では、書き込み期間において、スイッチング素子として用いるトランジスタのソースとドレイン間の電圧の絶対値を、図２１に示したような駆動を行う従来の表示装置及び特許文献１に記載された駆動を行う表示装置よりも、小さく抑えることができる。よって、該トランジスタのドレイン近傍に高電界が発生するのを抑えることで、ホットキャリア効果によるトランジスタの劣化を防ぐことができる。そして本発明の構成により、スイッチング素子の信頼性の向上、延いては表示装置の信頼性の向上を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
（実施の形態１）
本発明の駆動方法について、図１を用いて説明する。図１（Ａ）は、本発明において信号線に与えられる電圧のタイミングチャートを示している。図１（Ａ）では、最初に出現している書き込み期間において、ビデオ信号の電圧が、共通の電圧から＋Ｖｓｉｇまで階段状に段階的に推移するように信号線Ｓｉに与えられている。図１（Ａ）において最初に出現している書き込み期間の、タイミングチャートの拡大図を図１（Ｂ）に示す。
【００２０】
具体的には、図１（Ｂ）に示すように、書き込み期間が開始されると、信号線の電圧がまず＋ΔＶｓｉｇだけ変化する。ただし、｜ΔＶｓｉｇ｜＜｜Ｖｓｉｇ｜であるものとする。そして＋ΔＶｓｉｇだけ電圧が変化した後、時間ｔｓが経過したら、再び信号線の電圧は＋ΔＶｓｉｇだけ変化する。ただし、書き込み期間の長さをｔｗとすると、ｔｓ＜ｔｗであるものとする。
【００２１】
そして次に時間ｔｓが経過したら、再び信号線の電圧は＋ΔＶｓｉｇだけ変化する。これを順に繰り返し、最終的に信号線の電圧は＋Ｖｓｉｇに到達する。そして次に出現する書き込み期間では、図１（Ａ）に示すように、時間ｔｓごとに信号線の電圧が−ΔＶｓｉｇずつ変化するように駆動を行う。
【００２２】
次に、本発明の効果についてよりわかりやすく説明するために、従来の場合と本発明の場合とで、ソースとドレイン間の電圧の時間変化を比較する。
【００２３】
まず従来のように、書き込み期間において、信号線に最初から所定の電圧を与える場合における、ソースとドレイン間の電圧Ｖｄｓ１について考察する。直前に信号線に与えられたビデオ信号の電圧を＋Ｖｓｉｇとし、次の書き込み期間においてビデオ信号の電圧−Ｖｓｉｇが信号線に与えられるものと仮定する。このとき、画素電極では正電荷が放出され、負電荷が注入されるため、表示素子が有する画素電極の電圧をＶｐ（ｔ）とすると、Ｖｐ（ｔ）は以下の式１で表される。
【００２４】
（式１）
Ｖｐ（ｔ）＝Ｖｓｉｇ×ｅ−ｔ／τ−Ｖｓｉｇ×（１−ｅ−ｔ／τ）＝−Ｖｓｉｇ×（１−２ｅ−ｔ／τ）
【００２５】
よって、信号線に最初から所定の電圧を与える場合、ソースとドレイン間の電圧Ｖｄｓ１は、以下の式２で表される。
【００２６】
（式２）
Ｖｄｓ１＝Ｖｐ（ｔ）−（−Ｖｓｉｇ）＝−Ｖｓｉｇ×（１−２ｅ−ｔ／τ）＋Ｖｓｉｇ＝２Ｖｓｉｇ×ｅ−ｔ／τ
【００２７】
式２から、ｔを無限大にするとソースとドレイン間の電圧Ｖｄｓ１が０になるのを確かめることができる。そして式２から、従来の場合はｔが０だとソースとドレイン間の電圧Ｖｄｓ１が２Ｖｓｉｇになることがわかる。
【００２８】
次に、上記特許文献１のように、信号線に与えるビデオ信号の電圧を、徐々に推移させながら最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ２について考察する。まず、直前に信号線に与えられたビデオ信号の電圧を＋Ｖｓｉｇ、書き込み時間をｔｗとすると、信号線の電圧Ｖｓ（ｔ）は、以下の式３で表される。
【００２９】
（式３）
Ｖｓ（ｔ）＝−（Ｖｓｉｇ／ｔｗ）×ｔ
【００３０】
表示素子で形成される容量の容量値をＣｌ、表示素子が有する一対の電極間にかかる電圧を保持するための容量の容量値をＣｓとする。そして上記２つの容量に蓄積される電荷量のトータルの値をＱとすると、以下の式４が成り立つ。
【００３１】
（式４）
Ｑ＝（Ｃｓ＋Ｃｌ）×Ｖｐ（ｔ）
【００３２】
さらに配線抵抗をＲとすると、次の式５が成り立つ。
【００３３】
（式５）
ｄＱ／ｄｔ＝（Ｃｓ＋Ｃｌ）×（ｄＶｐ（ｔ）／ｄｔ）＝−（Ｖｐ（ｔ）−Ｖｓ（ｔ））／Ｒ
【００３４】
次にτ＝（Ｃｓ＋Ｃｌ）×Ｒとすると、式５から式６が導き出される。
【００３５】
（式６）
ｄＶｐ（ｔ）／ｄｔ＝−（Ｖｐ（ｔ）−Ｖｓ（ｔ））／τ
【００３６】
ここで式１を式６に代入すると、式７が導き出される。
【００３７】
（式７）
ｄＶｐ（ｔ）／ｄｔ＝−（Ｖｐ（ｔ）＋（Ｖｓｉｇ／ｔｗ）×ｔ）／τ
【００３８】
式７をｔについて微分し、ｄＶｐ（ｔ）／ｄｔ＝Ｆ（ｔ）とおくと、式８が導き出される。
【００３９】
（式８）
ｄＦ（ｔ）／ｄｔ＝−（Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗ）／τ
【００４０】
なお、Ｖｓｉｇ／ｔｗは定数なので、式９が成り立つ。
【００４１】
（式９）
ｄＦ（ｔ）／ｄｔ＝ｄ（Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗ）／ｄｔ
【００４２】
式９を式８に代入すると、式１０が得られる。
【００４３】
（式１０）
ｄ（Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗ）／ｄｔ＝−（Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗ）／τ
【００４４】
式１０は、Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗを微分すると元の関数に戻ることを示しているので、Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗが指数関数であることを意味する。よって、以下の式１１が成り立つ。
【００４５】
（式１１）
Ｆ（ｔ）＋Ｖｓｉｇ／ｔｗ＝Ａ×ｅ−ｔ／τ（Ａは定数）
【００４６】
ｄＶｐ（ｔ）／ｄｔ＝Ｆ（ｔ）なので、式１１から以下の式１２が得られる。
【００４７】
（式１２）
ｄＶｐ（ｔ）／ｄｔ＝Ａ×ｅ−ｔ／τ−Ｖｓｉｇ／ｔｗ
【００４８】
式１２を積分すると、以下の式１３が導き出される。
【００４９】
（式１３）
Ｖｐ（ｔ）＝−τ×Ａ×ｅ−ｔ／τ−（Ｖｓｉｇ／ｔｗ）×ｔ
【００５０】
なおＶｐ（０）＝Ｖｓｉｇとすると、式１３からＡ＝−Ｖｓｉｇ／τであることがわかる。よって、式１３にＡを代入すると、以下の式１４が得られる。
【００５１】
（式１４）
Ｖｐ（ｔ）＝Ｖｓｉｇ×ｅ−ｔ／τ−（Ｖｓｉｇ／ｔｗ）×ｔ
【００５２】
よって、式１４から、特許文献１におけるソースとドレイン間の電圧Ｖｄｓ２は、以下の式１５で表すことができる。
【００５３】
（式１５）
Ｖｄｓ２＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝Ｖｓｉｇ×ｅ−ｔ／τ
【００５４】
式１５から、ｔを無限大にするとソースとドレイン間の電圧Ｖｄｓ２が０になるのを確かめることができる。また式１５から、ｔが０だとソースとドレイン間の電圧Ｖｄｓ２がＶｓｉｇになることがわかる。
【００５５】
次に、本発明のように、信号線に与えるビデオ信号の電圧を段階的に推移させながら、最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ３及びＶｄｓ４について考察する。
【００５６】
本実施の形態では、直前に信号線に与えられたビデオ信号の電圧を＋Ｖｓｉｇとする。そして、書き込み時間ｔｗ内において、数段階に分けて−ΔＶｓｉｇずつ信号線に与える電圧を変化させるものとし、電圧を変化させた後、次に信号線に与える電圧を−ΔＶｓｉｇだけ変化させるまでの期間をｔｓとする。ｔｓは書き込み期間ｔｗより短い。
【００５７】
まず０≦ｔ≦ｔｓにおける、ソースとドレイン間の電圧Ｖｄｓ３について考察する。０≦ｔ≦ｔｓの場合、Ｖｓ（ｔ）＝−ΔＶｓｉｇであるので、Ｖｓ（ｔ）は一定である。よって電圧Ｖｄｓ３は以下の式１６で表される。
【００５８】
（式１６）
Ｖｄｓ３＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝Ｖｐ（ｔ）＋ΔＶｓｉｇ
【００５９】
また本発明では、従来と同じく式４が成り立つ。よって配線抵抗をＲとすると、以下の式１７が成り立つ。
【００６０】
（式１７）
ｄＱ／ｄｔ＝（Ｃｓ＋Ｃｌ）×（ｄＶｐ（ｔ）／ｄｔ）＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ）／Ｒ
【００６１】
次にτ＝（Ｃｓ＋Ｃｌ）×Ｒとすると、式１７から式１８が導き出される。
【００６２】
（式１８）
ｄＶｐ（ｔ）／ｄｔ＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ）／τ
【００６３】
ΔＶｓｉｇは定数なので、式１９が成り立つ。
【００６４】
（式１９）
ｄＶｐ（ｔ）／ｄｔ＝ｄ（Ｖｐ（ｔ）＋ΔＶｓｉｇ）／ｄｔ
【００６５】
式１９を式１８に代入すると、式２０が得られる。
【００６６】
（式２０）
ｄ（Ｖｐ（ｔ）＋ΔＶｓｉｇ）／ｄｔ＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ）／τ
【００６７】
式２０は、Ｖｐ（ｔ）＋ΔＶｓｉｇを微分すると元の関数に戻ることを示しているので、Ｖｐ（ｔ）＋ΔＶｓｉｇが指数関数であることを意味する。よって、以下の式２１が成り立つ。
【００６８】
（式２１）
Ｖｐ（ｔ）＋ΔＶｓｉｇ＝Ｂ×ｅ−ｔ／τ（Ｂは定数）
【００６９】
なおＶｐ（０）＝Ｖｓｉｇとすると、式２１からＢ＝Ｖｓｉｇ＋ΔＶｓｉｇであることがわかる。よって、式２１にＢを代入すると、以下の式２２が得られる。
【００７０】
（式２２）
Ｖｐ（ｔ）＝−ΔＶｓｉｇ＋（Ｖｓｉｇ＋ΔＶｓｉｇ）×ｅ−ｔ／τ
【００７１】
よって、式２２から、本発明の０≦ｔ≦ｔｓにおけるソースとドレイン間の電圧Ｖｄｓ３は、以下の式２３で表すことができる。
【００７２】
（式２３）
Ｖｄｓ３＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝（Ｖｓｉｇ＋ΔＶｓｉｇ）×ｅ−ｔ／τ
【００７３】
式２３から、ｔを無限大にするとソースとドレイン間の電圧Ｖｄｓ３が０になるのを確かめることができる。また式２３から、ｔが０だとソースとドレイン間の電圧Ｖｄｓ３がＶｓｉｇ＋ΔＶｓｉｇになることがわかる。
【００７４】
次に、ｔｓ＜ｔ≦２ｔｓにおける、ソースとドレイン間の電圧Ｖｄｓ４について考察する。ｔｓ＜ｔ≦２ｔｓの場合、Ｖｓ（ｔ）＝−２ΔＶｓｉｇであるので、Ｖｓ（ｔ）は一定である。よって電圧Ｖｄｓ４は以下の式２４で表される。
【００７５】
（式２４）
Ｖｄｓ４＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝Ｖｐ（ｔ）＋２ΔＶｓｉｇ
【００７６】
また本発明では、従来と同じく式４が成り立つ。よって配線抵抗をＲとすると、以下の式２５が成り立つ。
【００７７】
（式２５）
ｄＱ／ｄｔ＝（Ｃｓ＋Ｃｌ）×（ｄＶｐ（ｔ）／ｄｔ）＝−（Ｖｐ（ｔ）＋２ΔＶｓｉｇ）／Ｒ
【００７８】
次にτ＝（Ｃｓ＋Ｃｌ）×Ｒとすると、式２５から式２６が導き出される。
【００７９】
（式２６）
ｄＶｐ（ｔ）／ｄｔ＝−（Ｖｐ（ｔ）＋２ΔＶｓｉｇ）／τ
【００８０】
２ΔＶｓｉｇは定数なので、式２７が成り立つ。
【００８１】
（式２７）
ｄＶｐ（ｔ）／ｄｔ＝ｄ（Ｖｐ（ｔ）＋２ΔＶｓｉｇ）／ｄｔ
【００８２】
式２７を式２６に代入すると、式２８が得られる。
【００８３】
（式２８）
ｄ（Ｖｐ（ｔ）＋２ΔＶｓｉｇ）／ｄｔ＝−（Ｖｐ（ｔ）＋２ΔＶｓｉｇ）／τ
【００８４】
式２８は、Ｖｐ（ｔ）＋２ΔＶｓｉｇを微分すると元の関数に戻ることを示しているので、Ｖｐ（ｔ）＋２ΔＶｓｉｇが指数関数であることを意味する。よって、以下の式２９が成り立つ。
【００８５】
（式２９）
Ｖｐ（ｔ）＋２ΔＶｓｉｇ＝Ｃ×ｅ−ｔ／τ（Ｃは定数）
【００８６】
なおＶｐ（０）＝−ΔＶｓｉｇとすると、式２９からＢ＝ΔＶｓｉｇであることがわかる。よって、式２９にＣを代入し、最後にｔをｔ−ｔｓに置き換えると、以下の式３０が得られる。
【００８７】
（式３０）
Ｖｐ（ｔ）＝−２ΔＶｓｉｇ＋Ｖｓｉｇ×ｅ−（ｔ−ｔｓ）／τ
【００８８】
よって、式３０から、本発明のｔｓ＜ｔ≦２ｔｓにおけるソースとドレイン間の電圧Ｖｄｓ４は、最後にｔをｔ−ｔｓに置き換えると、以下の式３１で表すことができる。
【００８９】
（式３１）
Ｖｄｓ４＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝ΔＶｓｉｇ×ｅ−（ｔ−ｔｓ）／τ
【００９０】
式３１から、本発明のｔｓ＜ｔ≦２ｔｓにおけるソースとドレイン間の電圧Ｖｄｓ４の最大値がΔＶｓｉｇであることがわかる。そして、ｔの範囲をｍ×ｔｓ＜ｔ≦（ｍ＋１）×ｔｓ＜ｔｗ（ただし、ｍは１より大きい整数）と一般化した場合においても、ソースとドレイン間の電圧は式３１で表される。よってｔの範囲がｍ×ｔｓ＜ｔ≦（ｍ＋１）×ｔｓ＜ｔｗの場合、ソースとドレイン間の電圧の最大値はΔＶｓｉｇとなる。
【００９１】
図２に、本発明における画素電極の電圧Ｖｐ（ｔ）と、信号線の電圧Ｖｓ（ｔ）の時間変化を示す。図２に示すように、電荷の緩和時間τよりも大きくなるように時間ｔｓの値を設定した場合、時間ｔｓごとに信号線の電圧Ｖｓ（ｔ）が変化すると、それに追随するように電圧Ｖｐ（ｔ）の値も変化するのが分かる。
【００９２】
次に、従来の、信号線に最初から所定の電圧を与える場合における、ソースとドレイン間の電圧Ｖｄｓ１と、特許文献１の、信号線に与えるビデオ信号の電圧を、徐々に推移させながら最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ２と、本発明の、信号線に与えるビデオ信号の電圧を段階的に推移させながら最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ３及びＶｄｓ４の、時間変化を比較する。
【００９３】
なお本実施の形態では、比較を平易に行うことができるように、Ｖｓｉｇ＝１、τ＝１、ｔｗ／τ＝６、ΔＶｓｉｇ＝１／６、ｔｓ＝１と仮定する。そして上記仮定のもと、式２、式１５、式２４、式３１を用いることで得られるソースとドレイン間の電圧の時間変化を、図３に示す。
【００９４】
図３から分かるように、本発明の場合、書き込み期間において最初に電圧を−ΔＶｓｉｇだけ変化させた際に、電圧Ｖｄｓ２よりもΔＶｓｉｇだけ、ソースとドレイン間の電圧の絶対値が大きくなっているが、その後の期間においてはソースとドレイン間の電圧の絶対値はＶｄｓ１とＶｄｓ２に比べてその最大値を小さく抑えることができる。
【００９５】
従って本発明では、書き込み期間において、スイッチング素子として用いるトランジスタのソースとドレイン間の電圧の絶対値を従来よりも小さくすることができるので、該トランジスタのドレイン近傍に高電界が発生するのを抑えることができる。そして本発明の構成により、スイッチング素子の信頼性の向上、延いては表示装置の信頼性の向上を実現することができる。
【００９６】
なお図１では、信号線の電圧が３段階に渡って変化している場合を例示しているが、本発明はこの構成に限定されない。信号線の電圧が２段階で変化していても良いし、４段階以上で変化していても良い。
【００９７】
また各段階における電圧の変化量は、必ずしも一定である必要はない。段階ごとに電圧の変化量にも差を設けるようにしても良い。例えば前の書き込み期間において極性が異なる電圧が印加されている場合、書き込み期間の一段階目に変化させる電圧の変化量を、他の段階における変化量よりも小さく抑えることで、スイッチング素子として用いるトランジスタの、一段階目におけるソースとドレイン間の電圧をより小さく抑えることができる。特に一段階目で基準となる電圧を与え、次の段階から信号線に与える電圧を変化させるようにすることで、書き込み期間の一段階目におけるソースとドレイン間の電圧を、特許文献１の場合のソースとドレイン間の電圧と同様に、小さく抑えることができる。
【００９８】
なお本発明で行われる交流駆動は、任意の１フレーム期間において全ての画素に同じ極性を有するビデオ信号が入力されるフレーム反転駆動の他、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動またはその他の反転駆動であっても良い。ソースライン反転駆動とは、任意の１フレーム期間において、一の信号線に接続されている全ての画素に同じ極性のビデオ信号が入力され、隣り合う信号線に接続されている画素どうしで逆の極性のビデオ信号が入力される駆動方法である。ゲートライン反転駆動とは、任意の１フレーム期間において、一の走査線に接続されている全ての画素に同じ極性のビデオ信号が入力され、隣り合う走査線に接続されている画素どうしで逆の極性のビデオ信号が入力される駆動方法である。ドット反転駆動とは、任意の１フレーム期間において、隣接する画素どうしで逆の極性のビデオ信号が入力される駆動方法である。
【００９９】
（実施の形態２）
実施の形態１とは異なる駆動方法について、図４を用いて説明する。図４（Ａ）は、本発明において信号線に与えられる電圧のタイミングチャートを示している。図４（Ａ）では、実施の形態１と同様に、最初に出現する書き込み期間において、信号線Ｓｉにビデオ信号の電圧＋Ｖｓｉｇが段階的に与えられている。図４（Ａ）において最初に出現している書き込み期間の、タイミングチャートの拡大図を図４（Ｂ）に示す。
【０１００】
図４（Ｂ）に示すように、書き込み期間が開始されると、信号線の電圧がまず＋ΔＶｓｉｇだけ変化する。ただし、｜ΔＶｓｉｇ｜＜｜Ｖｓｉｇ｜であるものとする。そして本実施の形態では、前出の容量ＣｓとＣｌの電荷量の変化が信号線の電圧の変化により追随しやすいように、信号線の電圧を変化させる。具体的には、実施の形態１では、その波形が矩形となるように＋ΔＶｓｉｇ分の電圧を上げるが、本実施の形態では＋ΔＶｓｉｇ分の電圧の立ち上がりを遅らせて、その波形に放物形状の鈍りが生じるようにする。
【０１０１】
次に＋ΔＶｓｉｇだけ電圧が変化した後、時間ｔｓが経過したら、再び信号線の電圧は＋ΔＶｓｉｇだけ変化する。ただし、書き込み期間の長さをｔｗとすると、ｔｓ＜ｔｗであるものとする。そして次に時間ｔｓが経過した後に、再び信号線の電圧は＋ΔＶｓｉｇだけ同様に変化する。これを順に繰り返し、最終的に信号線の電圧は＋Ｖｓｉｇに到達する。なお、２段階目以降の電圧の変化も、１段階目と同様に、＋ΔＶｓｉｇ分の電圧の立ち上がりを遅らせてその波形に鈍りが生じるようにする。
【０１０２】
そして次に出現する書き込み期間では、図４（Ａ）に示すように、時間ｔｓごとに信号線の電圧が−ΔＶｓｉｇずつ変化するように駆動を行う。電圧が−ΔＶｓｉｇずつ変化する場合も、＋ΔＶｓｉｇずつ変化する場合と同様に、前出の容量ＣｓとＣｌの電荷量の変化が信号線の電圧の変化により追随しやすいように、信号線の電圧を変化させる。具体的には、本来ならば、その波形が矩形となるように−ΔＶｓｉｇ分の電圧を下げるところを、−ΔＶｓｉｇ分の電圧の立ち上がりを遅らせて、その波形に鈍りが生じるようにする。
【０１０３】
次に、本実施の形態のように、信号線に与えるビデオ信号の電圧を段階的に推移させながら、最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ５及びＶｄｓ６について考察する。
【０１０４】
本実施の形態では、直前に信号線に与えられたビデオ信号の電圧を＋Ｖｓｉｇとする。また信号線に与える電圧の波形を、電荷の蓄積時間τ＝（Ｃｓ＋Ｃｌ）×Ｒだけ遅延させる場合について考察する。なお、書き込み時間ｔｗ内において、数段階に分けて−ΔＶｓｉｇずつ信号線に与える電圧を変化させるものとし、信号線に与える電圧を−ΔＶｓｉｇだけ変化させるまでの期間をｔｓとする。ｔｓは書き込み期間ｔｗより短い。
【０１０５】
まず０≦ｔ≦ｔｓにおける、ソースとドレイン間の電圧Ｖｄｓ５について考察する。０≦ｔ≦ｔｓの場合、Ｖｓ（ｔ）＝−ΔＶｓｉｇ×（１−ｅ−ｔ／τ）である。よって電圧Ｖｄｓ５は以下の式３２で表される。
【０１０６】
（式３２）
Ｖｄｓ５＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝Ｖｐ（ｔ）＋ΔＶｓｉｇ×（１−ｅ−ｔ／τ）
【０１０７】
また本発明では、従来と同じく式４が成り立つ。よって配線抵抗をＲとすると、以下の式３３が成り立つ。
【０１０８】
（式３３）
ｄＱ／ｄｔ＝（Ｃｓ＋Ｃｌ）×（ｄＶｐ（ｔ）／ｄｔ）＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ×（１−ｅ−ｔ／τ））／Ｒ
【０１０９】
次にτ＝（Ｃｓ＋Ｃｌ）×Ｒとすると、式３３から式３４が導き出される。
【０１１０】
（式３４）
ｄＶｐ（ｔ）／ｄｔ＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ×（１−ｅ−ｔ／τ））／τ
【０１１１】
ここで、微分方程式ｄｙ／ｄｂ＝−ａ×ｙ＋Ｑ（ｂ）の一般解がｙ＝ｅ−ａｂ×｛∫ｅａｂ×Ｑ（ｂ）ｄｂ＋Ｄ｝（Ｄは定数）であることを使い、式３４を解くと、式３５が得られる。
【０１１２】
（式３５）
Ｖｐ（ｔ）＝−ΔＶｓｉｇ＋（ｔ−Ｄ）×（ΔＶｓｉｇ／τ）×ｅ−ｔ／τ
【０１１３】
初期条件としてＶｐ（０）＝＋Ｖｓｉｇとすると、式３５からＤ＝−（τ／ΔＶｓｉｇ）×（ΔＶｓｉｇ＋Ｖｓｉｇ）であることがわかる。Ｄを式３５に代入すると、以下の式３６が得られる。
【０１１４】
（式３６）
Ｖｐ（ｔ）＝−ΔＶｓｉｇ＋（ｔ＋（τ／ΔＶｓｉｇ）×（ΔＶｓｉｇ＋Ｖｓｉｇ））×（ΔＶｓｉｇ／τ）×ｅ−ｔ／τ
【０１１５】
したがって、式３２と式３６から、Ｖｄｓ５は以下の式３７で表される。
【０１１６】
（式３７）
Ｖｄｓ５＝Ｖｐ（ｔ）＋ΔＶｓｉｇ×（１−ｅ−ｔ／τ）＝（ｔ＋（τ／ΔＶｓｉｇ）×Ｖｓｉｇ）×（ΔＶｓｉｇ／τ）×ｅ−ｔ／τ
【０１１７】
次に、ｔｓ＜ｔ≦２ｔｓにおける、ソースとドレイン間の電圧Ｖｄｓ６について考察する。ｔｓ＜ｔ≦２ｔｓの場合、Ｖｓ（ｔ）＝−ΔＶｓｉｇ×（１−ｅ−ｔ／τ）−ΔＶｓｉｇ＝−ΔＶｓｉｇ×（２−ｅ−ｔ／τ）である。よって電圧Ｖｄｓ６は以下の式３８で表される。
【０１１８】
（式３８）
Ｖｄｓ６＝Ｖｐ（ｔ）−Ｖｓ（ｔ）＝Ｖｐ（ｔ）＋ΔＶｓｉｇ×（２−ｅ−ｔ／τ）
【０１１９】
また本発明では、従来と同じく式４が成り立つ。よって配線抵抗をＲとすると、以下の式３９が成り立つ。
【０１２０】
（式３９）
ｄＱ／ｄｔ＝（Ｃｓ＋Ｃｌ）×（ｄＶｐ（ｔ）／ｄｔ）＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ×（２−ｅ−ｔ／τ））／Ｒ
【０１２１】
次にτ＝（Ｃｓ＋Ｃｌ）×Ｒとすると、式３９から式４０が導き出される。
【０１２２】
（式４０）
ｄＶｐ（ｔ）／ｄｔ＝−（Ｖｐ（ｔ）＋ΔＶｓｉｇ×（２−ｅ−ｔ／τ））／τ
【０１２３】
ここで、ｄｙ／ｄｂ＝−ａ×ｙ＋Ｑ（ｂ）の解がｙ＝ｅ−ａｂ×｛∫ｅａｂ×Ｑ（ｂ）ｄｂ＋Ｅ｝（Ｅは定数）であることを使い、式４０を解くと、式４１が得られる。
【０１２４】
（式４１）
Ｖｐ（ｔ）＝−（ΔＶｓｉｇ／τ）×ｅ−ｔ／τ｛２τ×ｅ（ｔ／τ）−ｔ＋Ｅ｝
【０１２５】
初期条件としてＶｐ（０）＝−ΔＶｓｉｇとすると、式４１からＥ＝−τであることがわかる。Ｅを式４１に代入し、最後にｔをｔ―ｔｓに置き換えると、以下の式４２が得られる。
【０１２６】
（式４２）
Ｖｐ（ｔ）＝−（ΔＶｓｉｇ／τ）×ｅ−（ｔ−ｔｓ）／τ｛２τ×ｅ（（ｔ−ｔｓ）／τ）−（ｔ−ｔｓ）−τ｝
【０１２７】
したがって、式３８と式４２から、ｔをｔ―ｔｓに置き換えると、Ｖｄｓ６は以下の式４３で表される。
【０１２８】
（式４３）
Ｖｄｓ６＝Ｖｐ（ｔ）＋ΔＶｓｉｇ×（２−ｅ−（ｔ−ｔｓ）／τ）＝（（ｔ−ｔｓ）／τ）×ΔＶｓｉｇ×ｅ−（ｔ−ｔｓ）／τ
【０１２９】
なお、ｔの範囲をｍ×ｔｓ＜ｔ≦（ｍ＋１）×ｔｓ＜ｔｗ（ただし、ｍは１より大きい整数）と一般化した場合においても、ソースとドレイン間の電圧は式４３で表される。
【０１３０】
図５に、本実施の形態における画素電極の電圧Ｖｐ（ｔ）と、信号線の電圧Ｖｓ（ｔ）の時間依存性を示す。図５に示すように、信号線に与える電圧の波形を、蓄積時間τ＝（Ｃｓ＋Ｃｌ）×Ｒだけ遅延させる場合、時間ｔｓごとに信号線の電圧Ｖｓ（ｔ）が変化すると、実施の形態１の場合よりもそれに追随するように電圧Ｖｐ（ｔ）の値も変化するのが分かる。
【０１３１】
次に、従来の、信号線に最初から所定の電圧を与える場合における、ソースとドレイン間の電圧Ｖｄｓ１と、特許文献１の、信号線に与えるビデオ信号の電圧を、徐々に推移させながら最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ２と、本発明の、信号線に与えるビデオ信号の電圧を段階的に推移させながら最終的に所望の高さにする場合における、ソースとドレイン間の電圧Ｖｄｓ５及びＶｄｓ６の、時間依存性を比較する。
【０１３２】
なお本実施の形態では、比較を平易に行うことができるように、Ｖｓｉｇ＝１、τ＝１、ｔｗ／τ＝６、ΔＶｓｉｇ＝１／６、ｔｓ＝１と仮定する。そして上記仮定のもと、式２、式１５、式３７、式４３を用いることで得られるソースとドレイン間の電圧の時間依存性を、図６に示す。
【０１３３】
図６から分かるように、本実施の形態によるＶｄｓ５とＶｄｓ６の場合、書き込み期間において最初に電圧を−ΔＶｓｉｇだけ変化させた際に、Ｖｄｓ５とＶｄｓ６の絶対値はほぼＶｄｓ１とＶｄｓ２と同じであるが、その後の期間においてはＶｄｓ５とＶｄｓ６の絶対値はＶｄｓ１とＶｄｓ２に比べてその最大値を小さく抑えることができる。
【０１３４】
なお図４では、信号線の電圧が３段階に渡って変化している場合を例示しているが、本発明はこの構成に限定されない。信号線の電圧が２段階で変化していても良いし、４段階以上で変化していても良い。
【０１３５】
また各段階における電圧の変化量は、必ずしも一定である必要はない。段階ごとに電圧の変化量にも差を設けるようにしても良い。例えば前の書き込み期間において極性が異なる電圧が印加されている場合、書き込み期間の一段階目に変化させる電圧の変化量を、他の段階における変化量よりも小さく抑えることで、スイッチング素子として用いるトランジスタの、一段階目におけるソースとドレイン間の電圧をより小さく抑えることができる。特に一段階目で基準となる電圧を与え、次の段階から信号線に与える電圧を変化させるようにすることで、書き込み期間の一段階目におけるソースとドレイン間の電圧を、特許文献１の場合のソースとドレイン間の電圧よりも、小さく抑えることができる。
【０１３６】
従って本発明では、書き込み期間において、スイッチング素子として用いるトランジスタのソースとドレイン間の電圧の絶対値を従来よりも小さくすることができるので、該トランジスタのドレイン近傍に高電界が発生するのを抑えることができる。そして本発明の構成により、スイッチング素子の信頼性の向上、延いては表示装置の信頼性の向上を実現することができる。
【０１３７】
なお本発明で行われる交流駆動は、任意の１フレーム期間において全ての画素に同じ極性を有するビデオ信号が入力されるフレーム反転駆動の他、ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動またはその他の反転駆動であっても良い。ソースライン反転駆動とは、任意の１フレーム期間において、一の信号線に接続されている全ての画素に同じ極性のビデオ信号が入力され、隣り合う信号線に接続されている画素どうしで逆の極性のビデオ信号が入力される駆動方法である。ゲートライン反転駆動とは、任意の１フレーム期間において、一の走査線に接続されている全ての画素に同じ極性のビデオ信号が入力され、隣り合う走査線に接続されている画素どうしで逆の極性のビデオ信号が入力される駆動方法である。ドット反転駆動とは、任意の１フレーム期間において、隣接する画素どうしで逆の極性のビデオ信号が入力される駆動方法である。
【０１３８】
（実施の形態３）
本実施の形態では、具体的な電荷蓄積の緩和時間の算出方法について説明する。
【０１３９】
画素内において配線抵抗が無視できるぐらい小さく、画素内の抵抗Ｒはスイッチング素子として用いられるトランジスタによるものと仮定した場合の、緩和時間τを算出する。スイッチング用のトランジスタは線形領域で動作するため、トランジスタのチャネル形成領域における抵抗は以下の式４４で与えられる。なお式４４において、ＶｇｓとＶｔｈはそれぞれトランジスタに印加されるゲートとソース間の電圧（ゲート電圧）と、閾値電圧とを表している。また、ＬとＷはチャネル長とチャネル幅を表す。μは移動度、Ｃｏｘはトランジスタの単位面積当たりのゲート容量を表す。
【０１４０】
（式４４）
Ｒ＝１／β（Ｖｇｓ−Ｖｔｈ）  ただしβ＝（Ｌ／Ｗ）×μ×Ｃｏｘ
【０１４１】
次に、画素内における容量が液晶容量に相当すると仮定すると、画素の容量値Ｃｐは以下の式４５で表される。なお式４５において、ε０とεＬｉｑはそれぞれ真空の誘電率と液晶の比誘電率を表している。また、ｔＬｉｑは液晶の膜厚を、Ｓは画素電極の面積を表している。
【０１４２】
（式４５）
Ｃｐ＝（ε０×εＬｉｑ／ｔＬｉｑ）×Ｓ
【０１４３】
次に、アモルファスシリコンを用いたトランジスタをスイッチング素子とする液晶パネルを例に挙げ、そのＬ／Ｗ、μ、Ｃｏｘ、Ｖｇｓ、Ｖｔｈ、εＬｉｑ、ｔＬｉｑ、Ｓ、Ｒの一般的な値を設定し、緩和時間τを算出する。具体的には、Ｌ／Ｗ＝１０／１０μｍ、μ＝０．５ｃｍ２／Ｖｓｅｃ、Ｃｏｘ＝１．８ｘ１０−４Ｆ（ゲート絶縁膜が、膜厚３００ｎｍ相当の窒化珪素膜であることを想定している）、Ｖｇｓ＝１０Ｖ、Ｖｔｈ＝５Ｖ、εＬｉｑ＝８、ｔＬｉｑ＝６μｍ、Ｓ＝１５０ｘ１５０μｍとする。
【０１４４】
よって、緩和時間τ＝Ｃｐ×Ｒ＝２．６ｘ１０−１３ｘ  ２．２ｘ１０７ｓｅｃ＝５．７ｘ１０−６ｓｅｃとなる。ＶＧＡ（４８０ｘ６４０画素）を想定し、１フレーム期間を１／６０ｓｅｃとすれば、１水平期間（１行書き込むのに必要な時間）は１／６０／４８０＝３．５Ｘ１０−５ｓｅｃとなり、この１水平期間が書き込み時間ｔｗの取りうる最大値となる。信号線の電圧に相当する電荷が容量に蓄えられるためにはｔｓ＞τである必要があり、おおよその可能な書き込み時間のステップの分割数はｔｗ／τで与えられる。上の例ではｔｗ＝３．５Ｘ１０−５ｓｅｃとして、ステップ分割数＝ｔｗ／τ＝３．５Ｘ１０−５／（５．７ｘ１０−６）≒６となる。従って信号線の電圧を５Ｖとすればステップ電圧ΔＶｓｉｇは５／６＝０．８３Ｖとなる。
【０１４５】
（実施の形態４）
本実施の形態では、本発明の表示装置の構成について説明する。図７（Ａ）は、本実施の形態の表示装置のブロック図である。図７（Ａ）に示す表示装置は、表示素子を備えた画素を複数有する画素部１００と、各画素をラインごとに選択する走査線駆動回路１１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路１２０とを有する。
【０１４６】
図７（Ａ）において信号線駆動回路１２０は、シフトレジスタ１２１、第１のラッチ１２２、第２のラッチ１２３、レベルシフタ１２４を有している。シフトレジスタ１２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰ、走査方向切替信号Ｌ／Ｒが入力されている。シフトレジスタ１２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ１２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切替信号Ｌ／Ｒによって切り替わる。
【０１４７】
第１のラッチ１２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、第１のラッチ１２２が有する複数の記憶素子にビデオ信号が順に書き込まれ、保持される。なお、信号線の数をｘとし、信号線に与える電圧をｍ段階で変化させると仮定すると、第１のラッチ１２２が有する記憶素子の数は、少なくともｘ×ｍ個となる。そして同一の信号線に対応するｍ個の記憶素子には、同じ画像情報を有するビデオ信号が入力される。
【０１４８】
なお、本実施の形態では第１のラッチ１２２が有する複数の記憶素子に順にビデオ信号を書き込んでいるが、本発明はこの構成に限定されない。第１のラッチ１２２が有する複数の記憶素子をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えば４つの記憶素子ごとにラッチをグループに分けた場合、４分割で分割駆動することになる。
【０１４９】
第１のラッチ１２２の全ての記憶素子への、ビデオ信号の書き込みが一通り終了するまでの時間が、水平期間（ライン期間）に相当する。実際には、上記水平期間に水平帰線期間が加えられた期間を水平期間に含むことがある。
【０１５０】
信号線の数をｘとし、信号線に与える電圧をｍ段階で変化させると仮定すると、第２のラッチ１２３は少なくともｘ×ｍ個の記憶素子を有する。そして１水平期間が終了すると、第２のラッチ１２３に入力されるラッチ信号ＬＳ１〜ＬＳｍのパルスに従って、第１のラッチ１２２に保持されているビデオ信号が、第２のラッチ１２３に書き込まれ、保持される。ビデオ信号を第２のラッチ１２３に送出し終えた第１のラッチ１２２には、再びシフトレジスタ１２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。
【０１５１】
なおラッチ信号ＬＳ１〜ＬＳｍは、パルスが順にシフトしている。そのため、第２のラッチ１２３が有している、同一の信号線に対応するｍ個の記憶素子に注目すると、第１のラッチ１２２からのビデオ信号の入力は、該ｍ個の記憶素子に対して順に行われることになる。よって２順目の１水平期間では、第２のラッチ１２３内のｍ個の記憶素子にそれぞれ記憶されているビデオ信号は、第１のラッチ１２２から書き込まれた順に従って、レベルシフタ１２４に入力される。
【０１５２】
レベルシフタ１２４には、グラウンド（ＧＮＤ）等の共通の電源電圧の他に、電源電圧Ｖ１〜Ｖｍが電源線などの供給経路を介して与えられている。そして、第２のラッチ１２３に書き込まれたビデオ信号は、レベルシフタ１２４において、電源電圧Ｖ１〜Ｖｍに従ってその電圧が調整された後、信号線を介して画素部１００に入力される。
【０１５３】
なお本実施の形態では、第２のラッチ１２３内のｍ個の記憶素子にそれぞれ記憶されているビデオ信号が、レベルシフタ１２４を介して順に同一の信号線に入力されることになる。そして各ビデオ信号は、電源電圧Ｖ１〜Ｖｍに従ってその電圧が調整されているため、書き込み期間において各信号線に与えられる電圧を、電源電圧Ｖ１〜Ｖｍに従って順に変化させることができる。よって、レベルシフタ１２４は、供給される電源電圧に従ってビデオ信号の電圧を順に切り替えて画素部に供給するための回路に相当する。
【０１５４】
なお信号線駆動回路１２０は、シフトレジスタ１２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【０１５５】
また図７（Ａ）ではレベルシフタ１２４の後段に画素部１００が直接接続されているが、本発明はこの構成に限定されない。画素部１００の前段に、レベルシフタ１２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファ、アナログ信号に変換することができるデジタルアナログ変換回路などが挙げられる。
【０１５６】
次に、走査線駆動回路１１０の構成について説明する。走査線駆動回路１１０は、シフトレジスタを有している。走査線駆動回路１１０において、シフトレジスタにクロック信号Ｇ−ＣＬＫ、スタートパルス信号Ｇ−ＳＰ及び走査方向切替信号Ｌ／Ｒが入力されることによって、パルスが順次シフトする選択信号が走査線を介して画素部１００に入力される。選択信号のパルスの出現する順序は、走査方向切替信号Ｌ／Ｒによって切り替わる。生成された選択信号のパルスが走査線に入力されることで、当該走査線を有するラインの画素が選択され、ビデオ信号が該画素に入力される。
【０１５７】
なお、走査線駆動回路１１０においてシフトレジスタの後段に画素部１００が直接接続されていても良いし、画素部１００の前段に、シフトレジスタから出力された選択信号に信号処理を施す回路を設けても良い。信号処理を施す回路の一例として、例えば波形を整形することができるバッファ、振幅を増幅することができるレベルシフタなどが挙げられる。
【０１５８】
なお図７（Ａ）では、一の書き込み期間内において同一の信号線に入力されるｍ個のビデオ信号の電圧を、電源電圧Ｖ１〜Ｖｍに従い、レベルシフタ１２４において調整する構成について示しているが、本発明はこの構成に限定されない。レベルシフタ１２４は必ずしも設ける必要はない。例えば、第２のラッチ１２３において、電源電圧Ｖ１〜Ｖｍに従いビデオ信号の電圧を調整するようにしても良い。
【０１５９】
図７（Ｂ）に、レベルシフタを設けない本発明の表示装置の構成を、一例として示す。図７（Ｂ）では、第２のラッチ１２３に、電源線などの供給経路を介して電源電圧Ｖ１〜Ｖｍが与えられている。そしてビデオ信号は、第２のラッチ１２３においてその電圧が電源電圧Ｖ１〜Ｖｍに従って調整されてから、信号線を介して画素部１００に入力される。
【０１６０】
なお、各ビデオ信号は、電源電圧Ｖ１〜Ｖｍに従ってその電圧が調整されているため、書き込み期間において信号線に与えられる電圧を、電源電圧Ｖ１〜Ｖｍに従って順に変化させることができる。よって、第２のラッチ１２３は、供給される電源電圧を切り替えて、ビデオ信号として画素部に供給するための回路に相当する。
【０１６１】
また図７（Ａ）、図７（Ｂ）では、信号線にデジタルのビデオ信号を入力する場合について説明しているが、本発明はこの構成に限定されない。
【０１６２】
図８に、信号線にアナログのビデオ信号を入力する場合の、本発明の表示装置の構成を、一例として示す。図８では、第２のラッチ１２３の後段にＤＡ変換回路１２５を設けている。そしてＤＡ変換回路１２５に、電源線などの供給経路を介して電源電圧Ｖ１〜Ｖｍが与えられている。ＤＡ変換回路１２５に入力されたデジタルのビデオ信号は、ＤＡ変換回路１２５において、その電圧が電源電圧Ｖ１〜Ｖｍに従って調整されたアナログ信号に変換されてから、信号線を介して画素部１００に入力される。
【０１６３】
各ビデオ信号は、電源電圧Ｖ１〜Ｖｍに従ってその電圧が調整されているため、書き込み期間において信号線に与えられるビデオ信号の電圧を、電源電圧Ｖ１〜Ｖｍに従って順に変化させることができる。よって、ＤＡ変換回路１２５は、供給される電源電圧を切り替えて、ビデオ信号として画素部に供給するための回路に相当する。
【０１６４】
図７（Ａ）、図７（Ｂ）、図８に示した表示装置では、共に走査方向切替信号Ｌ／Ｒを用いる構成について示しているが、本発明はこの構成に限定されない。走査方向を切り替えない場合、走査方向切替信号Ｌ／Ｒを用いる必要はない。
【０１６５】
また、図７（Ａ）、図７（Ｂ）、図８に示した表示装置において、画素部１００の前段に、ビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
【０１６６】
なお本実施の形態では、フレーム期間ごとに電源電圧Ｖ１〜Ｖｍの極性を反転させる表示装置の構成について説明した。しかし本発明はこの構成に限定されず、予め信号線駆動回路に、互いに極性が反転している複数の電源電圧Ｖ１〜Ｖｍと、電源電圧−Ｖ１〜−Ｖｍとを与えるようにしても良い。
【０１６７】
なお、実施の形態３に示したように、信号線に与える電圧の波形に鈍りが生じるよう駆動させたい場合、信号線駆動回路に与える電源電圧または各種信号の電圧を適宜調整することで実現させることも可能であるが、信号線駆動回路に積算回路等の波形に鈍りを生じさせる回路を設けるようにしても良い。
【０１６８】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【実施例１】
【０１６９】
本実施例では、本発明の表示装置の１つである、アクティブマトリクス型の液晶表示装置が有する画素部の構成について説明する。
【０１７０】
本実施例の表示装置の画素部６１０の拡大図を図９に示す。図９において、画素部６１０には複数の画素６１１がマトリクス状に設けられている。またＳ１〜Ｓｘは信号線、Ｇ１〜Ｇｙは走査線に相当する。本実例の場合、画素６１１は、信号線Ｓ１〜Ｓｘと、走査線Ｇ１〜Ｇｙとを１つずつ有している。
【０１７１】
画素６１１は、スイッチング素子として機能するトランジスタ６１２と、表示素子に相当する液晶セル６１３と、保持容量６１４とを有している。液晶セル６１３は、画素電極と、対向電極と、画素電極と対向電極とによって電圧が印加される液晶とを有している。トランジスタ６１２のゲートは走査線Ｇｊ（ｊ＝１〜ｙ）に接続されており、トランジスタ６１２のソースまたはドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、他方が液晶セル６１３の画素電極に接続されている。また保持容量６１４が有する２つの電極は、一方が液晶セル６１３の画素電極に、他方がコモン電極に接続されている。コモン電極は液晶セル６１３の対向電極に接続されていても良いし、他の走査線に接続されていても良い。
【０１７２】
走査線駆動回路から走査線Ｇ１〜Ｇｙに入力される選択信号のパルスに従って、走査線Ｇｊが選択される、言い換えると走査線Ｇｊに対応するラインの画素６１１が選択されると、該ラインの画素６１１において走査線Ｇｊにゲートが接続されたトランジスタ６１２がオンになる。そして信号線駆動回路から信号線Ｓｉにビデオ信号が入力されると、該ビデオ信号の電圧に従って液晶セル６１３の画素電極と対向電極の間に電圧が印加される。液晶セル６１３は、画素電極と対向電極の間に印加される電圧の値に従って、その透過率が決まる。また液晶セル６１３の画素電極と対向電極の間の電圧は、保持容量６１４において保持される。
【０１７３】
本実施例は、上記実施の形態と適宜組み合わせて実施することができる。
【実施例２】
【０１７４】
本実施例では、本発明の表示装置の１つである、アクティブマトリクス型の発光装置が有する画素部の構成について説明する。
【０１７５】
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明は他の発光素子を用いた発光装置であっても良い。
【０１７６】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０１７７】
本実施例の発光装置の画素部６０１の拡大図を図１０（Ａ）に示す。画素部６０１はマトリクス状に配置された複数の画素６０２を有している。またＳ１〜Ｓｘは信号線、Ｖ１〜Ｖｘは電源線、Ｇ１〜Ｇｙは走査線に相当する。本実例の場合、画素６０２は、信号線Ｓ１〜Ｓｘと、電源線Ｖ１〜Ｖｘと、走査線Ｇ１〜Ｇｙとを１つずつ有している。
【０１７８】
画素６０２の拡大図を図１０（Ｂ）に示す。図１０（Ｂ）において、６０３はスイッチング用トランジスタである。スイッチング用トランジスタ６０３のゲートは、走査線Ｇｊ（ｊ＝１〜ｙ）に接続されている。スイッチング用トランジスタ６０３のソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、他方が駆動用トランジスタ６０４のゲートにそれぞれ接続されている。また電源線Ｖｉ（ｉ＝１〜ｘ）と、駆動用トランジスタ６０４のゲートの間には、保持容量６０６が設けられている。
【０１７９】
保持容量６０６はスイッチング用トランジスタ６０３がオフの時、駆動用トランジスタ６０４のゲート電圧（ゲートとソース間の電圧）を保持するために設けられている。なお本実施例では保持容量６０６を設ける構成を示したが、本発明はこの構成に限定されず、保持容量６０６を設けなくても良い。
【０１８０】
また、駆動用トランジスタ６０４のソースとドレインは、一方が電源線Ｖｉ（ｉ＝１〜ｘ）に接続され、他方が発光素子６０５に接続されている。発光素子６０５は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とを有する。陽極が駆動用トランジスタ６０４のソースまたはドレインと接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用トランジスタ６０４のソースまたはドレインと接続している場合、陰極が画素電極、陽極が対向電極となる。
【０１８１】
発光素子６０５の対向電極と、電源線Ｖｉには、それぞれ所定の電圧が与えられている。
【０１８２】
走査線駆動回路から走査線Ｇ１〜Ｇｙに入力される選択信号のパルスに従って、走査線Ｇｊが選択される、言い換えると走査線Ｇｊに対応するラインの画素６０２が選択されると、該ラインの画素６０２において走査線Ｇｊにゲートが接続されたスイッチング用トランジスタ６０３がオンになる。そして信号線Ｓｉにビデオ信号が入力されると、該ビデオ信号の電圧に従って駆動用トランジスタ６０４のゲート電圧が決まる。駆動用トランジスタ６０４がオンになった場合、電源線Ｖｉと発光素子６０５が電気的に接続され、電流の供給により発光素子６０５が発光する。逆に、駆動用トランジスタ６０４がオフになった場合、電源線Ｖｉと発光素子６０５は電気的に接続されないので、発光素子６０５への電流の供給は行われず、発光素子６０５は発光しない。
【０１８３】
なおスイッチング用トランジスタ６０３、駆動用トランジスタ６０４は、ｎチャネル型トランジスタでもｐチャネル型トランジスタでもどちらでも用いることができる。ただし駆動用トランジスタ６０４のソースまたはドレインが発光素子６０５の陽極と接続されている場合、駆動用トランジスタ６０４はｐチャネル型トランジスタであることが望ましい。また、駆動用トランジスタ６０４のソースまたはドレインが発光素子６０５の陰極と接続されている場合、駆動用トランジスタ６０４はｎチャネル型トランジスタであることが望ましい。
【０１８４】
またスイッチング用トランジスタ６０３、駆動用トランジスタ６０４は、シングルゲート構造ではなく、ダブルゲート構造やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０１８５】
なお本発明は、図１０に示した回路構成だけではなく、様々な回路構成を持った画素を有する表示装置に適用できる。本発明の表示装置が有する画素は、例えば、駆動用トランジスタの閾値電圧を補正できる閾値補正型の回路構成や、電流を入力することで駆動用トランジスタの閾値及び移動度を補正できる電流入力型の回路構成などを有していても良い。
【０１８６】
発光装置の場合、液晶表示装置に比べて表示素子に印加する電圧が数ボルト程度高めに設定される場合が多い。よって、交流駆動を行わない場合であっても表示する画像によっては、スイッチング素子として機能するトランジスタのソースとドレイン間の電圧差が大きくなりやすいという問題があった。また、発光素子の電流―電圧特性の劣化を改善させることで発光素子の信頼性を高めるために、発光素子に一定期間ごとに逆方向バイアスの電圧を印加する交流駆動を行う場合がある。しかし、本発明の構成を用いることで、スイッチング素子として用いるトランジスタの信頼性の向上、延いては表示装置の信頼性の向上を実現することができる。
【０１８７】
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
【実施例３】
【０１８８】
本実施例では、本発明の表示装置が有する信号線駆動回路の、より具体的な構成について説明する。
【０１８９】
図１１に、信号線駆動回路の回路図を一例として示す。図１１に示す信号線駆動回路は、シフトレジスタ５０１と、第１のラッチ５０２と、第２のラッチ５０３と、レベルシフタ５０４と、バッファ５０５とを有している。
【０１９０】
シフトレジスタ５０１は、複数のディレイ型フリップフロップ（ＤＦＦ）５０６を有している。そしてシフトレジスタ５０１は、入力されたスタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫに従って、順次パルスがシフトしたタイミング信号を生成し、後段の第１のラッチ５０２に入力する。
【０１９１】
第１のラッチ５０２は、信号線の数をｘとし、信号線に与える電圧を３段階で変化させると仮定すると、少なくとも３×ｘ個の記憶素子（ＬＡＴ）５０７を有している。そして第１のラッチ５０２は、入力されたタイミング信号のパルスに従ってビデオ信号を順にサンプリングし、記憶素子５０７に書き込む。
【０１９２】
第２のラッチ５０３は、信号線の数をｘとし、信号線に与える電圧を３段階で変化させると仮定すると、少なくとも３×ｘ個の記憶素子（ＬＡＴ）５０８を有する。第１のラッチ５０２において記憶素子５０７に書き込まれたビデオ信号のデータは、パルスが順にシフトしているラッチ信号ＬＳ１〜ＬＳ３に従って、第２のラッチ５０３が有する記憶素子５０８に順に書き込まれ、保持される。そして記憶素子５０８において保持されているデータは、後段のレベルシフタ５０４にビデオ信号として出力される。
【０１９３】
レベルシフタ５０４には、共通の電源電圧の他に、電源電圧Ｖ１〜Ｖ３が電源線などの供給経路を介して与えられている。そして、第２のラッチ５０３に書き込まれたビデオ信号は、レベルシフタ５０４において、電源電圧Ｖ１〜Ｖ３に従ってその電圧が調整された後、バッファ５０５において波形が整形され、信号線に入力される。
【０１９４】
なお信号線に与えられるビデオ信号は、信号線に与える電圧をｍ段階で変化させると仮定すると、電源電圧Ｖ１〜Ｖｍに従ってその電圧が調整されているため、書き込み期間において各信号線に与えられる電圧を、電源電圧Ｖ１〜Ｖｍに従って順に変化させることができる。よって、レベルシフタ５０４は、供給される電源電圧に従ってビデオ信号の電圧を順に切り替えて画素部に供給するための回路に相当する。
【０１９５】
なお本実施例では、フレーム期間ごとに電源電圧Ｖ１〜Ｖｍの極性を反転させる表示装置の構成について説明した。しかし本発明はこの構成に限定されず、予め信号線駆動回路に、互いに極性が反転している複数の電源電圧Ｖ１〜Ｖｍと、電源電圧−Ｖ１〜−Ｖｍとを、電源線などの供給経路を介して与えるようにしても良い。
【０１９６】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することができる。
【実施例４】
【０１９７】
本実施例では、本発明の表示装置が有する信号線駆動回路の、より具体的な構成について説明する。
【０１９８】
図１２に、信号線駆動回路の回路図を一例として示す。図１２に示す信号線駆動回路は、シフトレジスタ５１１と、第１のラッチ５１２と、第２のラッチ５１３と、ＤＡ変換回路５１４とを有している。
【０１９９】
シフトレジスタ５１１は、複数のディレイ型フリップフロップ（ＤＦＦ）５１６を有している。そしてシフトレジスタ５１１は、入力されたスタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫに従って、順次パルスがシフトしたタイミング信号を生成し、後段の第１のラッチ５１２に入力する。
【０２００】
第１のラッチ５１２は、ビデオ信号のビット数を３、信号線の数をｘとし、信号線に与える電圧を３段階で変化させると仮定すると、少なくとも３×３×ｘ個の記憶素子（ＬＡＴ）５１７を有している。そして第１のラッチ５１２は、入力されたタイミング信号のパルスに従ってビデオ信号を順にサンプリングし、記憶素子５１７に書き込む。
【０２０１】
第２のラッチ５１３は、ビデオ信号のビット数を３、信号線の数をｘとし、信号線に与える電圧を３段階で変化させると仮定すると、少なくとも３×３×ｘ個の記憶素子（ＬＡＴ）５１８を有する。第１のラッチ５１２において記憶素子５１７に書き込まれたビデオ信号のデータは、パルスが順にシフトしているラッチ信号ＬＳ１〜ＬＳ３に従って、第２のラッチ５１３が有する記憶素子５１８に順に書き込まれ、保持される。具体的には、電圧をｍ段階で変化させる場合、各段階に対応するビデオ信号ごとに、第２のラッチ５１３に順に書き込むようにする。そして記憶素子５１８において保持されているデータは、後段のＤＡ変換回路５１４にビデオ信号として出力される。
【０２０２】
ＤＡ変換回路５１４には、共通の電源電圧の他に、電源電圧Ｖ１〜Ｖ３が電源線などの供給経路を介して与えられている。そして、第２のラッチ５１３に書き込まれたビデオ信号は、ＤＡ変換回路５１４において、電源電圧Ｖ１〜Ｖ３に従ってその電圧が調整されたアナログ信号に変換された後、信号線に入力される。
【０２０３】
なお信号線に与えられるアナログのビデオ信号は、信号線に与える電圧をｍ段階で変化させると仮定すると、電源電圧Ｖ１〜Ｖｍに従ってその電圧が調整されているため、書き込み期間において各信号線に与えられる電圧を、電源電圧Ｖ１〜Ｖｍに従って順に変化させることができる。よって、ＤＡ変換回路５１４は、供給される電源電圧に従ってビデオ信号の電圧を順に切り替えて画素部に供給するための回路に相当する。
【０２０４】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することができる。
【実施例５】
【０２０５】
本実施例では、１フレーム期間において画素部にビデオ信号を入力する書き込み期間の出現するタイミングについて、図１３を用いて説明する。
【０２０６】
図１３（Ａ）は、１フレーム期間を複数のサブフレーム期間ＳＦ１〜ＳＦ６に分割して動作させる場合において、ビデオ信号を画素部に入力するタイミングを表すタイミングチャートである。横軸は時間を示し、縦軸は走査線駆動回路によって選択されるラインの走査方向を示している。図１３（Ａ）では、６ビットのビデオ信号を用い、１フレーム期間をビット数と同じ数である６つのサブフレーム期間に分割する場合を例に挙げている。ただし本発明においてビデオ信号のビット数は６に限定されない。
【０２０７】
サブフレーム期間ＳＦ１〜ＳＦ６は、各画素にビデオ信号を入力するための書き込み期間Ｔａをそれぞれ有する。書き込み期間Ｔａでは、走査線駆動回路により各ラインの画素が順に選択される。そして選択されたラインの画素に、信号線駆動回路からビデオ信号が入力される。そしてビデオ信号の入力が終了したラインの画素から順に、ビデオ信号に従って表示が行われる。全てのラインの画素におけるビデオ信号の入力が終了すると、書き込み期間が終了する。なお１つの書き込み期間に１ビット分のビデオ信号が画素部に入力されるので、書き込み期間Ｔａが全て終了して、初めて６ビットのビデオ信号を全て入力したことになる。
【０２０８】
そして１つの書き込み期間が終了すると、次のサブフレーム期間の書き込み期間が出現するまで、画素部に入力されたビデオ信号に従って、引き続き表示が行われる。次に別のサブフレーム期間に対応する書き込み期間が出現し、上記動作を繰り返す。そして全てのサブフレーム期間が順に出現することで、１フレーム期間が形成される。
【０２０９】
１フレーム期間内における全てのサブフレーム期間が出現すると、階調を有する画像を表示することができる。階調数は、各サブフレーム期間における表示素子の輝度を制御することで、決めることができる。例えば６ビットのビデオ信号で６４階調を表示する場合、階調数を線形に変化させるならば、サブフレーム期間ＳＦ１〜ＳＦ６の長さの比を、長い方から順に２５：２４：２３：２２：２１：２０とする。
【０２１０】
なお上記動作では、画素が有する表示素子の輝度がビデオ信号に従って制御されているが、本発明はこの構成に限定されない。例えば、ビデオ信号に依らず、表示素子の輝度を強制的に最も低い状態にする非表示期間を設けても良い。なお上記非表示期間は必ずしも設ける必要はない。しかし、サブフレーム期間の長さが書き込み期間よりも短い場合に、上述したような非表示期間を設ける必要が生じる。非表示期間を設けることで、画素部において２行以上の画素に並行してビデオ信号を入力する必要がなくなる。
【０２１１】
なお一つのサブフレーム期間をさらに複数に分割して、動作させても良い。この場合、分割されたサブフレーム期間も書き込み期間Ｔａをそれぞれ有する。
【０２１２】
次に、１フレーム期間に書き込み期間Ｔａが１つだけ出現する場合について説明する。図１３（Ｂ）は、ビデオ信号を画素部に入力するタイミングを表すタイミングチャートである。横軸は時間を示し、縦軸は走査線駆動回路によって選択されるラインの走査方向を示している。
【０２１３】
図１３（Ｂ）では、書き込み期間Ｔａにおいて、走査線駆動回路により各ラインの画素が順に選択される。そして選択されたラインの画素に、信号線駆動回路からアナログのビデオ信号が入力される。そして書き込み期間Ｔａにおいてビデオ信号の入力が終了したラインの画素から順に、ビデオ信号に従って表示が行われる。全てのラインの画素におけるビデオ信号の入力が終了すると、書き込み期間が終了する。次に書き込み期間Ｔａにおいて画素部に入力されたビデオ信号に従って、次のフレーム期間が出現するまで表示が行われる。
【０２１４】
なお図１３（Ｂ）において書き込み期間Ｔａの長さは、１フレーム期間に収まる長さであれば、設計者が適宜設定することができる。書き込み期間Ｔａを１フレーム期間と同程度の長さにすることで、ビデオ信号の書き込み時における信号線駆動回路の駆動周波数を低減でき、消費電力も低減できる。
【０２１５】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することができる。
【実施例６】
【０２１６】
次に、本発明の表示装置の作製方法について詳しく述べる。なお本実施例では薄膜トランジスタ（ＴＦＴ）を半導体素子の一例として示すが、本発明の表示装置に用いられる半導体素子はこれに限定されない。例えばＴＦＴの他に、記憶素子、ダイオード、抵抗、容量、インダクタなどを用いることができる。
【０２１７】
まず図１４（Ａ）に示すように、耐熱性を有する基板７００上に、絶縁膜７０１、剥離層７０２、絶縁膜７０３と、半導体膜７０４とを順に形成する。絶縁膜７０１、剥離層７０２、絶縁膜７０３及び半導体膜７０４は連続して形成することが可能である。
【０２１８】
基板７００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板、またはシリコン基板等の半導体基板を用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、上記基板と比較して耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【０２１９】
プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
【０２２０】
なお本実施例では、剥離層７０２を基板７００上の全面に設けているが本発明はこの構成に限定されない。例えばフォトリソグラフィ法などを用いて、基板７００上において剥離層７０２を部分的に形成する様にしても良い。
【０２２１】
絶縁膜７０１、絶縁膜７０３は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素（ＳｉＮｘ、Ｓｉ３Ｎ４等）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁性を有する材料を用いて形成する。
【０２２２】
絶縁膜７０１、絶縁膜７０３は、基板７００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体膜７０４中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また絶縁膜７０３は、剥離層７０２に含まれる不純物元素が半導体膜７０４中に拡散するのを防ぎ、なおかつ後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。
【０２２３】
絶縁膜７０１、絶縁膜７０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜、膜厚５０ｎｍの窒化酸化珪素膜、膜厚１００ｎｍの酸化窒化珪素膜を順に積層して絶縁膜７０３を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の酸化窒化珪素膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法、印刷法などによって形成しても良い。また、中層の窒化酸化珪素膜に代えて、窒化珪素膜（ＳｉＮｘ、Ｓｉ３Ｎ４等）を用いてもよい。また、上層の酸化窒化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【０２２４】
或いは、剥離層７０２に最も近い、絶縁膜７０３の下層を酸化窒化珪素膜または酸化珪素膜で形成し、中層をシロキサン系樹脂で形成し、上層を酸化珪素膜で形成しても良い。
【０２２５】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０２２６】
酸化珪素膜は、シランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の組み合わせの混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、シランとアンモニアの混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、シランと一酸化二窒素の混合ガスを用い、プラズマＣＶＤによって形成することができる。
【０２２７】
剥離層７０２は、金属膜、金属酸化膜、金属膜と金属酸化膜とを積層して形成される膜を用いることができる。金属膜と金属酸化膜は、単層であっても良いし、複数の層が積層された積層構造を有していても良い。また、金属膜や金属酸化膜の他に、金属窒化物や金属酸化窒化物を用いてもよい。剥離層７０２は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。
【０２２８】
剥離層７０２に用いられる金属としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）またはイリジウム（Ｉｒ）等が挙げられる。剥離層７０２は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。
【０２２９】
また剥離層７０２は珪素（Ｓｉ）単体で形成された膜を用いても良いし、珪素（Ｓｉ）を主成分とする化合物で形成された膜を用いても良い。或いは、珪素（Ｓｉ）と上記金属とを含む合金で形成された膜を用いても良い。珪素を含む膜は、非晶質、微結晶、多結晶のいずれでもよい。
【０２３０】
剥離層７０２は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。金属膜と金属酸化膜とが積層された剥離層７０２は、元となる金属膜を形成した後、該金属膜の表面を酸化または窒化させることで形成することができる。具体的には、酸素雰囲気中または一酸化二窒素雰囲気中で元となる金属膜にプラズマ処理を行ったり、酸素雰囲気中または一酸化二窒素雰囲気中で金属膜に加熱処理を行ったりすればよい。また元となる金属膜上に接するように、酸化珪素膜または酸化窒化珪素膜を形成することでも、金属膜の酸化を行うことが出来る。また元となる金属膜上に接するように、酸化窒化珪素膜、窒化珪素膜を形成することで、窒化を行うことが出来る。
【０２３１】
金属膜の酸化または窒化を行うプラズマ処理として、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）などの高周波を用いた高密度プラズマ処理を行っても良い。
【０２３２】
なお、もととなる金属膜の表面を酸化することで、金属膜と金属酸化膜とが積層した剥離層７０２を形成するようにしても良いが、金属膜を形成した後に金属酸化膜を別途形成するようにしても良い。例えば金属としてタングステンを用いる場合、スパッタ法やＣＶＤ法等により元となる金属膜としてタングステン膜を形成した後、該タングステン膜にプラズマ処理を行う。これにより、金属膜に相当するタングステン膜と、該金属膜に接し、なおかつタングステンの酸化物で形成された金属酸化膜とを、形成することができる。
【０２３３】
なおタングステンの酸化物はＷＯＸで表される。Ｘは２以上３以下の範囲内にあり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）となる。タングステンの酸化物を形成するにあたりＸの値に特に制約はなく、エッチングレート等をもとにＸの値を定めれば良い。
【０２３４】
半導体膜７０４は、絶縁膜７０３を形成した後、大気に曝さずに形成することが望ましい。半導体膜７０４の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜７０４は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【０２３５】
なお半導体膜７０４は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板７００として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶法を用いても良い。
【０２３６】
例えばレーザ結晶化を用いる場合、レーザ結晶化の前に、レーザに対する半導体膜７０４の耐性を高めるために、５５０℃、４時間の加熱処理を該半導体膜７０４に対して行なう。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜７０４に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。
【０２３７】
連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。
【０２３８】
またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。
【０２３９】
また、パルス発振のレーザ光の発振周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜７０４に照射してから半導体膜７０４が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数を用いることで、半導体膜７０４がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜７０４中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜７０４が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って連続的に成長した単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜７０４の形成が可能となる。
【０２４０】
なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。
【０２４１】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
【０２４２】
上述したレーザ光の照射により、結晶性がより高められた半導体膜７０４が形成される。なお、予め半導体膜７０４に、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した多結晶半導体を用いるようにしても良い。
【０２４３】
また本実施例では半導体膜７０４を結晶化しているが、結晶化せずに非晶質珪素膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたＴＦＴは、多結晶半導体を用いたＴＦＴよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。
【０２４４】
非晶質半導体は、珪素を含む気体をグロー放電分解することにより得ることができる。珪素を含む気体としては、ＳｉＨ４、Ｓｉ２Ｈ６が挙げられる。この珪素を含む気体を、水素、水素及びヘリウムで希釈して用いても良い。
【０２４５】
次に半導体膜７０４に対して、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体膜７０４全体に対して行っても良いし、半導体膜７０４の一部に対して選択的に行っても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を用い、当該ボロンが１×１０１６〜５×１０１７／ｃｍ３の濃度で含まれるよう添加する。
【０２４６】
次に図１４（Ｂ）に示すように、半導体膜７０４を所定の形状に加工（パターニング）し、島状の半導体膜７０５〜７０７を形成する。そして、島状の半導体膜７０５〜７０７を覆うように、ゲート絶縁膜７０９を形成する。ゲート絶縁膜７０９は、プラズマＣＶＤ法またはスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素または酸化窒化珪素を含む膜を、単層で、または積層させて形成することができる。積層する場合には、例えば、基板７００側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。
【０２４７】
ゲート絶縁膜７０９は、高密度プラズマ処理を行うことにより島状の半導体膜７０５〜７０７の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜７０９として用いる。
【０２４８】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜と半導体膜の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０２４９】
次に図１４（Ｃ）に示すように、ゲート絶縁膜７０９上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、島状の半導体膜７０５〜７０７の上方に電極７１０を形成する。本実施例では積層された２つの導電膜をパターニングして電極７１０を形成する。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０２５０】
本実施例では、１層目の導電膜として窒化タンタル膜またはタンタル（Ｔａ）膜を、２層目の導電膜としてタングステン（Ｗ）膜を用いる。２つの導電膜の組み合わせとして、本実施例で示した例の他に、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜、アルミニウム膜とタンタル膜、アルミニウム膜とチタン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層目の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とＮｉＳｉ（ニッケルシリサイド）、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることが出来る。
【０２５１】
また、本実施例では電極７１０を積層された２つの導電膜で形成しているが、本実施例はこの構成に限定されない。電極７１０は単層の導電膜で形成されていても良いし、３つ以上の導電膜を積層することで形成されていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０２５２】
導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。本実施例では１層目の導電膜を２０〜１００ｎｍの厚さで形成し、２層目の導電膜を１００〜４００ｎｍの厚さで形成する。
【０２５３】
なお電極７１０を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極７１０を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極７１０を形成しても良い。
【０２５４】
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０２５５】
次に、電極７１０をマスクとして、島状の半導体膜７０５〜７０７に、ｎ型を付与する不純物元素（代表的にはＰ（リン）またはＡｓ（砒素））を低濃度にドープする（第１のドーピング工程）。第１のドーピング工程の条件は、ドーズ量：１×１０１５〜１×１０１９／ｃｍ３、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜７０９を介してドーピングがなされ、島状の半導体膜７０５〜７０７に、低濃度不純物領域７１１がそれぞれ形成される。なお、第１のドーピング工程は、ｐチャネル型ＴＦＴとなる島状の半導体膜７０６をマスクで覆って行っても良い。
【０２５６】
次に図１５（Ａ）に示すように、ｎチャネル型ＴＦＴとなる島状の半導体膜７０５、７０７を覆うように、マスク７１２を形成する。そしてマスク７１２に加えて電極７１０をマスクとして用い、島状の半導体膜７０６に、ｐ型を付与する不純物元素（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程）。第２のドーピング工程の条件は、ドーズ量：１×１０１９〜１×１０２０／ｃｍ３、加速電圧：２０〜４０ｋｅＶとして行なう。この第２のドーピング工程によって、ゲート絶縁膜７０９を介してドーピングがなされ、島状の半導体膜７０６に、ｐ型の高濃度不純物領域７１３が形成される。
【０２５７】
次に図１５（Ｂ）に示すように、マスク７１２をアッシング等により除去した後、ゲート絶縁膜７０９及び電極７１０を覆うように、絶縁膜を形成する。該絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜または窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成する。本実施例では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。
【０２５８】
そして、垂直方向を主体とした異方性エッチングにより、ゲート絶縁膜７０９及び該絶縁膜を部分的にエッチングする。上記異方性エッチングによりゲート絶縁膜７０９が部分的にエッチングされて、島状の半導体膜７０５〜７０７上に部分的に形成されたゲート絶縁膜７１４が形成される。また上記異方性エッチングにより、ゲート絶縁膜７０９及び電極７１０を覆うように形成された絶縁膜が部分的にエッチングされて、電極７１０の側面に接するサイドウォール７１５が形成される。サイドウォール７１５は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。本実施例ではエッチングガスとしては、ＣＨＦ３とＨｅの混合ガスを用いる。なお、サイドウォール７１５を形成する工程は、これらに限定されるものではない。
【０２５９】
次に図１５（Ｃ）に示すように、ｐチャネル型ＴＦＴとなる島状の半導体膜７０６を覆うようにマスク７１６を形成する。そして、形成したマスク７１６に加えて電極７１０及びサイドウォール７１５をマスクとして用い、ｎ型を付与する不純物元素（代表的にはＰまたはＡｓ）を島状の半導体膜７０５、７０７に高濃度にドープする（第３のドーピング工程）。第３のドーピング工程の条件は、ドーズ量：１×１０１９〜１×１０２０／ｃｍ３、加速電圧：６０〜１００ｋｅＶとして行なう。この第３のドーピング工程によって、島状の半導体膜７０５、７０７に、ｎ型の高濃度不純物領域７１７が形成される。
【０２６０】
なおサイドウォール７１５は、後に高濃度のｎ型を付与する不純物をドーピングし、サイドウォール７１５の下部に低濃度不純物領域またはノンドープのオフセット領域を形成する際のマスクとして機能するものである。よって、低濃度不純物領域またはオフセット領域の幅を制御するには、サイドウォール７１５を形成する際の異方性エッチングの条件またはサイドウォール７１５を形成するための絶縁膜の膜厚を適宜変更し、サイドウォール７１５のサイズを調整すればよい。なお、半導体膜７０６において、サイドウォール７１５の下部に低濃度不純物領域またはノンドープのオフセット領域を形成しても良い。
【０２６１】
次に、マスク７１６をアッシング等により除去した後、不純物領域の加熱処理による活性化を行っても良い。例えば、５０ｎｍの酸化窒化珪素膜を形成した後、５５０℃、４時間、窒素雰囲気中において、加熱処理を行なえばよい。
【０２６２】
また、水素を含む窒化珪素膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気中において加熱処理を行ない、島状の半導体膜７０５〜７０７を水素化する工程を行なっても良い。或いは、水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の加熱処理を行ない、島状の半導体膜７０５〜７０７を水素化する工程を行なっても良い。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを用いることが出来る。加熱処理により、水素化のみならず、半導体膜に添加された不純物元素の活性化も行うことが出来る。また、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。この水素化の工程により、熱的に励起された水素によりダングリングボンドを終端することができる。
【０２６３】
上述した一連の工程により、ｎチャネル型ＴＦＴ７１８、７２０と、ｐチャネル型ＴＦＴ７１９とが形成される。
【０２６４】
次に図１６（Ａ）に示すように、ＴＦＴ７１８、７１９、７２０を保護するための絶縁膜７２２を形成する。絶縁膜７２２は必ずしも設ける必要はないが、絶縁膜７２２を形成することで、アルカリ金属やアルカリ土類金属などの不純物がＴＦＴ７１８、７１９、７２０へ侵入するのを防ぐことが出来る。具体的に絶縁膜７２２として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施例では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜７２２として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。
【０２６５】
次に、ＴＦＴ７１８、７１９、７２０を覆うように、絶縁膜７２２上に絶縁膜７２３を形成する。絶縁膜７２３は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜７２３を形成しても良い。
【０２６６】
絶縁膜７２３の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０２６７】
次に島状の半導体膜７０５〜７０７がそれぞれ一部露出するように絶縁膜７２２及び絶縁膜７２３にコンタクトホールを形成する。そして、該コンタクトホールを介して島状の半導体膜７０５〜７０７に接する導電膜７２５〜７３０を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０２６８】
導電膜７２５〜７３０は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜７２５〜７３０として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜７２５〜７３０は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
【０２６９】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜７２５〜７３０を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜７２５〜７３０をパターニングするとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
【０２７０】
導電膜７２５〜７３０は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、島状の半導体膜７０５〜７０７上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜７２５〜７３０と島状の半導体膜７０５〜７０７が良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜７２５〜７３０を下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンの５層構造とすることが出来る。
【０２７１】
なお、導電膜７２５、７２６はｎチャネル型ＴＦＴ７１８の高濃度不純物領域７１７に接続されている。導電膜７２７、７２８はｐチャネル型ＴＦＴ７１９の高濃度不純物領域７１３に接続されている。導電膜７２９、７３０はｎチャネル型ＴＦＴ７２０の高濃度不純物領域７１７に接続されている。
【０２７２】
次に図１６（Ｂ）に示すように、導電膜７３０に接するように、絶縁膜７２３上に電極７３１を形成する。図１６（Ｂ）では、光を反射しやすい導電膜を用いて電極７３１を形成し、反射型の液晶素子を作製する例を示すが、本発明はこの構成に限定されない。画素電極を透明導電膜で形成することで、透過型の液晶素子を形成することができる。なお反射型の液晶素子の場合、電極７３１を敢えて設けず、導電膜７３０の一部を電極として用いることもできる。また液晶素子に限らず、メモリ性を有する表示材料を用いた表示素子、有機発光素子（ＯＬＥＤ）に代表される発光素子なども用いることができる。
【０２７３】
電極７３１に用いられる透明導電膜には、例えば酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
【０２７４】
次に図１６（Ｃ）に示すように、導電膜７２５〜７３０及び電極７３１を覆うように、絶縁膜７２３上に保護層７３６を形成する。保護層７３６は、後に剥離層７０２を境にして基板７００を剥離する際に、絶縁膜７２３、導電膜７２５〜７３０及び電極７３１を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層７３６を形成することができる。
【０２７５】
本実施例では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、紫外線を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層７３６を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解する、密着性が高くなりすぎるなどの恐れがある。従って、絶縁膜７２３と保護層７３６を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層７３６の除去がスムーズに行なわれるように、絶縁膜７２３を覆うように、無機絶縁膜（窒化珪素膜、窒化酸化珪素膜、ＡｌＮＸ膜、またはＡｌＮＸＯＹ膜）を形成しておくことが好ましい。
【０２７６】
次に図１６（Ｃ）に示すように、絶縁膜７０３から絶縁膜７２３上に形成された導電膜７２５〜７３０及び電極７３１までの、ＴＦＴに代表される半導体素子や各種導電膜を含む層（以下、「素子形成層７３８」と記す）と、保護層７３６とを、基板７００から剥離する。本実施例では、第１のシート材７３７を保護層７３６に貼り合わせ、物理的な力を用いて基板７００から素子形成層７３８と、保護層７３６とを剥離する。剥離層７０２は、全て除去せず一部が残存した状態であっても良い。
【０２７７】
また上記剥離は、剥離層７０２のエッチングを用いた方法で行っても良い。この場合、剥離層７０２が一部露出するように溝を形成する。溝は、ダイシング、スクライビング、ＵＶ光を含むレーザ光を用いた加工、フォトリソグラフィ法などにより、溝を形成する。溝は、剥離層７０２が露出する程度の深さを有していれば良い。そしてエッチングガスとしてフッ化ハロゲンを用い、該ガスを溝から導入する。本実施例では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行なう。また、ＣｌＦ３ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ３等のフッ化ハロゲンを用いることで、剥離層７０２が選択的にエッチングされ、基板７００を素子形成層７３８から剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
【０２７８】
次に図１７（Ａ）に示すように、素子形成層７３８の上記剥離により露出した面に、第２のシート材７４４を貼り合わせる。そして、素子形成層７３８及び保護層７３６を第１のシート材７３７から剥離した後、保護層７３６を除去する。
【０２７９】
第２のシート材７４４として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、可撓性を有する紙またはプラスチックなどの有機材料を用いることができる。または第２のシート材７４４として、フレキシブルな無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
【０２８０】
なお基板７００上に複数の表示装置に対応する半導体素子を形成している場合には、素子形成層７３８を表示装置ごとに分断する。分断は、レーザ照射装置、ダイシング装置、スクライブ装置等を用いることができる。
【０２８１】
次に図１７（Ｂ）に示すように、導電膜７３０、電極７３１を覆うように、配向膜７５０を形成し、ラビング処理を施す。そして、液晶を封止するためのシール材７５１を形成する。一方、透明導電膜を用いた電極７５２と、ラビング処理が施された配向膜７５３とが形成された基板７５４を用意する。そして、シール材７５１で囲まれた領域に液晶７５５を滴下し、別途用意しておいた基板７５４を、電極７５２と電極７３１とが向かい合うように、シール材７５１を用いて貼り合わせる。なおシール材７５１にはフィラーが混入されていても良い。
【０２８２】
なお、カラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板７５４の電極７５２が形成されている面とは逆の面に、偏光板７５６を貼り合わせておく。
【０２８３】
電極７３１または電極７５２に用いられる透明導電膜には、例えば酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。電極７３１と液晶７５５と電極７５２が重なり合うことで、液晶セル７６０が形成されている。なお、本実施例では、電極７３１と電極７５２とが液晶７５５を間に挟んで重なっている液晶セル７６０の構成を示しているが、本発明の表示装置に用いられる液晶セルの構成はこれに限定されない。例えばＩＰＳ液晶のように、電極７３１と電極７５２とを覆うように液晶７５５が設けられている液晶セルを用いていても良い。
【０２８４】
上述した液晶の注入は、ディスペンサ式（滴下式）を用いているが、本発明はこれに限定されない。基板７５４を貼り合わせてから液晶を注入するディップ式（汲み上げ式）を用いていても良い。
【０２８５】
なお本実施例では素子形成層７３８を基板７００から剥離して利用する例を示しているが、剥離層７０２を設けずに、基板７００上に上述の素子形成層７３８を作製し、表示装置として利用しても良い。
【０２８６】
また本実施例では、全てのＴＦＴ７１８、７１９、７２０において、ゲート絶縁膜７１４の膜厚を全て同じにしているが、本発明はこの構成に限定されない。例えば、より高速での駆動が要求される回路において、他の回路よりもＴＦＴが有するゲート絶縁膜の膜厚を薄くするようにしても良い。
【０２８７】
なお本実施例では薄膜トランジスタを例に挙げて説明しているが、本発明はこの構成に限定されない。薄膜トランジスタの他に、単結晶シリコンを用いて形成されたトランジスタ、ＳＯＩを用いて形成されたトランジスタなども用いることができる。
【０２８８】
本実施例は、上記実施の形態、実施例と適宜組み合わせて実施することが可能である。
【実施例７】
【０２８９】
本実施例では、本発明の表示装置の一つである液晶表示装置を例に挙げ、その外観について図１８を用いて説明する。図１８（Ａ）は、第１の基板上に形成されたトランジスタ及び液晶セルを、第１の基板と第２の基板の間に形成したパネルの上面図であり、図１８（Ｂ）は、図１８（Ａ）のＡ−Ａ’における断面図に相当する。
【０２９０】
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４の上に、第２の基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４は、第１の基板４００１と第２の基板４００６の間において、シール材４０２０により、液晶４０１３と共に密封されている。
【０２９１】
また第１の基板４００１上に設けられた画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４は、それぞれトランジスタを複数有している。図１８（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８、４００９と、画素部４００２に含まれるトランジスタ４０１０とを例示している。
【０２９２】
また液晶セル４０１１は、トランジスタ４０１０のソース領域またはドレイン領域と、配線４０１７を介して接続されている画素電極４０３０と、第２の基板４００６に形成された対向電極４０１２と、液晶４０１３とを有している。
【０２９３】
なお図示していないが、本実施例に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。
【０２９４】
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０１２との間の距離（セルギャップ）を制御するために設けられている。なお絶縁膜をパターニングすることで得られるスペーサを用いていても良い。
【０２９５】
信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電圧は、配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０２９６】
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
【実施例８】
【０２９７】
本発明の表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図１９に示す。
【０２９８】
図１９（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２に本発明の表示装置を用いることで、信頼性の高い携帯電話が得られる。
【０２９９】
図１９（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２に本発明の表示装置を用いることで、信頼性の高いビデオカメラが得られる。
【０３００】
図１９（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２に本発明の表示装置を用いることで、信頼性の高い映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
【０３０１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０３０２】
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
【図面の簡単な説明】
【０３０３】
【図１】本発明の駆動方法を示すタイミングチャート。
【図２】信号線に与えられる電圧の時間変化を表す図。
【図３】ソースとドレイン間の電圧の、時間変化を示す図。
【図４】本発明の駆動方法を示すタイミングチャート。
【図５】信号線に与えられる電圧の時間変化を表す図。
【図６】ソースとドレイン間の電圧の、時間変化を示す図。
【図７】本発明の表示装置の構成を示すブロック図。
【図８】本発明の表示装置の構成を示すブロック図。
【図９】本発明の表示装置の画素部の構成を示す図。
【図１０】本発明の表示装置の画素部の構成を示す図。
【図１１】本発明の表示装置が有する、信号線駆動回路の構成を示すブロック図。
【図１２】本発明の表示装置が有する、信号線駆動回路の構成を示すブロック図。
【図１３】書き込み期間が出現するタイミングを示す図。
【図１４】本発明の表示装置の作製方法を示す図。
【図１５】本発明の表示装置の作製方法を示す図。
【図１６】本発明の表示装置の作製方法を示す図。
【図１７】本発明の表示装置の作製方法を示す図。
【図１８】本発明の表示装置の上面図及び断面図。
【図１９】本発明の表示装置を用いた電子機器の例。
【図２０】従来の問題点を説明するための回路図。
【図２１】従来の駆動方法を示すタイミングチャート。
【符号の説明】
【０３０４】
１００    画素部
１１０    走査線駆動回路
１２０    信号線駆動回路
１２１    シフトレジスタ
１２２    ラッチ
１２３    ラッチ
１２４    レベルシフタ
１２５    ＤＡ変換回路
５０１    シフトレジスタ
５０２    ラッチ
５０３    ラッチ
５０４    レベルシフタ
５０５    バッファ
５０６    ディレイ型フリップフロップ（ＤＦＦ）
５０７    記憶素子
５０８    記憶素子
５１１    シフトレジスタ
５１２    ラッチ
５１３    ラッチ
５１４    ＤＡ変換回路
５１６    ディレイ型フリップフロップ（ＤＦＦ）
５１７    記憶素子
５１８    記憶素子
６０１    画素部
６０２    画素
６０３    スイッチング用トランジスタ
６０４    駆動用トランジスタ
６０５    発光素子
６０６    保持容量
６１０    画素部
６１１    画素
６１２    トランジスタ
６１３    液晶セル
６１４    保持容量
７００    基板
７０１    絶縁膜
７０２    剥離層
７０３    絶縁膜
７０４    半導体膜
７０５    半導体膜
７０６    半導体膜
７０９    ゲート絶縁膜
７１０    電極
７１１    低濃度不純物領域
７１２    マスク
７１３    高濃度不純物領域
７１４    ゲート絶縁膜
７１５    サイドウォール
７１６    マスク
７１７    高濃度不純物領域
７１８    ＴＦＴ
７１９    ＴＦＴ
７２０    ＴＦＴ
７２２    絶縁膜
７２３    絶縁膜
７２５    導電膜
７２７    導電膜
７２９    導電膜
７３０    導電膜
７３１    電極
７３６    保護層
７３７    シート材
７３８    素子形成層
７４４    シート材
７５０    配向膜
７５１    シール材
７５２    電極
７５３    配向膜
７５４    基板
７５５    液晶
７５６    偏光板
７６０    液晶セル
２００１    トランジスタ
２００２    表示素子
２１０１    本体
２１０２    表示部
２１０３    音声入力部
２１０４    音声出力部
２１０５    操作キー
２４０１    筐体
２４０２    表示部
２４０３    スピーカー部
２６０１    本体
２６０２    表示部
２６０３    筐体
２６０４    外部接続ポート
２６０５    リモコン受信部
２６０６    受像部
２６０７    バッテリー
２６０８    音声入力部
２６０９    操作キー
２６１０    接眼部
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００６    基板
４００８    トランジスタ
４０１０    トランジスタ
４０１１    液晶セル
４０１２    対向電極
４０１３    液晶
４０１４    配線
４０１６    接続端子
４０１７    配線
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    シール材
４０３０    画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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