(57)【要約】      （修正有）【課題】設計レイアウトのパターンを精度良くウェハ上に形成することにより半導体集積回路チップの歩留まり向上が可能な半導体集積回路の製造方法を提供する。【解決手段】半導体集積回路の製造方法は、光近接効果補正を含むマスクデータ処理を実行して設計レイアウトからマスクデータを作成しS104、それから作成されたマスクS105を用いてテスト用半導体基板の主表面上にパターンを形成しS106、設計レイアウトとパターンとの寸法差を計測しS107、設計レイアウトの寸法差が生じた箇所においてパターンの寸法が設計レイアウトの寸法と等しくなる方向に寸法差の大きさだけ設計レイアウトを修正して修正設計レイアウトを作成しS108、光近接効果補正を含むマスクデータ処理を実行して修正設計レイアウトから修正マスクデータを作成しS109、それから作成された修正マスクS110を用いて半導体基板の主表面上にパターンを形成するS111。【選択図】図１
2008139688.tif 000002
【特許請求の範囲】
【請求項１】
光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって設計レイアウトからマスクデータを作成する工程と、
前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上にパターンを形成する工程と、
前記設計レイアウトと前記パターンとの寸法差を計測する工程と、
前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して修正設計レイアウトを作成する工程と、
前記光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって前記修正設計レイアウトから修正マスクデータを作成する工程と、
前記修正マスクデータによって作成された修正マスクを用いて半導体基板の主表面上にパターンを形成する工程と
を含むことを特徴とする半導体集積回路の製造方法。
【請求項２】
光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって設計レイアウトから作成されたマスクデータによってマスクを作成する工程と、
前記マスクを用いてテスト用半導体基板の主表面上に形成されたパターンと前記設計レイアウトとの寸法差の情報を得る工程と、
前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して作成された修正設計レイアウトをベースとして前記光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって作成された修正マスクデータによって修正マスクを作成する工程と
を含むことを特徴とするマスクの製造方法。
【請求項３】
設計レイアウトからマスクデータを作成する手段と、
前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上に形成されたパターンと前記設計レイアウトとの寸法差の情報を得る手段と、
前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して作成された修正設計レイアウトから半導体マスクデータを作成する手段と
を具備することを特徴とする半導体マスクデータ製造装置。
【請求項４】
光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって設計レイアウトからマスクデータを作成する工程と、
前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上にパターンを形成する工程と、
前記設計レイアウトと前記パターンとの寸法差を計測する工程と、
前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して修正設計レイアウトを作成する工程と、
前記光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって前記修正設計レイアウトから修正マスクデータを作成する工程と
を含むことを特徴とするマスクパターンの修正方法。
【請求項５】
設計レイアウトからマスクデータを作成する工程と、
前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上にパターンを形成する工程と、
前記設計レイアウトと前記パターンとの寸法差を計測する工程と、
前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して修正設計レイアウトを作成する工程と
を含むことを特徴とする設計レイアウトの修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造におけるパターン形成に関し、マスクパターンの修正方法、その方法を用いた半導体集積回路の製造方法とマスクの製造方法、及び設計レイアウトの修正方法、その方法を用いた半導体マスクデータ製造装置に関するものである。
【背景技術】
【０００２】
リソグラフィ技術でレジストパターンを形成し、エッチング技術で下地膜を加工して、設計パターンをウェハ上に形成するパターン形成技術においては、パターン寸法を精度よく設計値どおりにウェハ上に形成することが望まれている。
【０００３】
そのような技術のひとつに、パターン幅、隣接スペース幅によって生ずる加工変換差を補正して、リソグラフィ時の狙い目パターンを形成するＯＰＣ(Optical Proximity Correction:光近接効果補正)技術がある。
【０００４】
シミュレーションベースのＯＰＣの精度を向上させるために、ウェハ上のＯＰＥ(Optical Proximity Effect:光近接効果)データをＯＰＣツールに取り込んでシミュレーションモデル(以下ＯＰＣモデル)を作成し、そのＯＰＣモデルでマスクを修正することが行なわれている。
【０００５】
ＯＰＥデータ、即ちウェハ上のパターン毎の寸法を取得するために作成したマスク、リソグラフィプロセス、エッチングプロセス、ＯＰＣモデル取得時の補正グリッド、補正収束性、フィッティング誤差、などにはそれぞれ数nmの誤差が存在し、それぞれに管理値が設けられている。
【０００６】
しかしながら、例えば各々の誤差がたまたま全て設計値より細くなる方向に揃ってしまい、合計誤差の絶対値が大きくなってしまうことがある。その結果、最終的に形成されるパターン寸法が設計値から乖離する程細くなってしまうと、半導体装置の動作上無視できない問題となる。
【０００７】
従来、プロセス個々の製造バラツキやＯＰＣ精度誤差を減少させる試みがなされてきたが、微細加工技術が進むにつれて、許容される製造誤差も小さくなってきている。そして、それに従って各工程で許容される個々の製造誤差の割り当ても小さくなり、許容誤差が加工限界に近づいている。
【０００８】
その結果、個々の工程の製造マージンの全てが許容値をかろうじて満たしている、さらには、各工程で相殺し合って何とか全体として許容値を満たしている箇所も出てくる状況になっている。
【０００９】
また、ＯＰＣでは通常同じレイアウトに対しては同じ補正を行なうが、フォトマスクの製造誤差やその後の工程で発生する誤差に起因して、同じレイアウトであっても発生する寸法誤差はそれぞれ異なる。従って、これらのＯＰＣでは修正不能な誤差が問題となってきている（例えば、特許文献１参照。）。
【特許文献１】特開２００２−１４８７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、設計レイアウトのパターンを精度良くウェハ上に形成することにより半導体集積回路チップの歩留まり向上が可能な半導体集積回路の製造方法、マスクの製造方法、半導体マスクデータ製造装置、マスクパターンの修正方法、及び設計レイアウトの修正方法を提供する。
【課題を解決するための手段】
【００１１】
この発明の第１の態様に係る半導体集積回路の製造方法は、光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって設計レイアウトからマスクデータを作成する工程と、前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上にパターンを形成する工程と、前記設計レイアウトと前記パターンとの寸法差を計測する工程と、前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して修正設計レイアウトを作成する工程と、前記光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって前記修正設計レイアウトから修正マスクデータを作成する工程と、前記修正マスクデータによって作成された修正マスクを用いて半導体基板の主表面上にパターンを形成する工程とを含む。
【００１２】
この発明の第２の態様に係るマスクの製造方法は、光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって設計レイアウトから作成されたマスクデータによってマスクを作成する工程と、前記マスクを用いてテスト用半導体基板の主表面上に形成されたパターンと前記設計レイアウトとの寸法差の情報を得る工程と、前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して作成された修正設計レイアウトをベースとして前記光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって作成された修正マスクデータによって修正マスクを作成する工程とを含む。
【００１３】
この発明の第３の態様に係る半導体マスクデータ製造装置は、設計レイアウトからマスクデータを作成する手段と、前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上に形成されたパターンと前記設計レイアウトとの寸法差の情報を得る手段と、前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して作成された修正設計レイアウトから半導体マスクデータを作成する手段とを具備する。
【００１４】
この発明の第４の態様に係るマスクパターンの修正方法は、光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって設計レイアウトからマスクデータを作成する工程と、前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上にパターンを形成する工程と、前記設計レイアウトと前記パターンとの寸法差を計測する工程と、前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して修正設計レイアウトを作成する工程と、前記光近接効果補正モデルに基づいた光近接効果補正を含むマスクデータ処理を実行することによって前記修正設計レイアウトから修正マスクデータを作成する工程とを含む。
【００１５】
この発明の第５の態様に係る設計レイアウトの修正方法は、設計レイアウトからマスクデータを作成する工程と、前記マスクデータによって作成されたマスクを用いてテスト用半導体基板の主表面上にパターンを形成する工程と、前記設計レイアウトと前記パターンとの寸法差を計測する工程と、前記設計レイアウトの前記寸法差が生じた箇所において、前記パターンの寸法が前記設計レイアウトの寸法と等しくなる方向に、前記寸法差の大きさだけ前記設計レイアウトを修正して修正設計レイアウトを作成する工程とを含む。
【発明の効果】
【００１６】
本発明によれば、設計レイアウトのパターンを精度良くウェハ上に形成することにより半導体集積回路チップの歩留まり向上が可能な半導体集積回路の製造方法、マスクの製造方法、半導体マスクデータ製造装置、マスクパターンの修正方法、及び設計レイアウトの修正方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について詳細に説明する。図１は、本実施形態に係るマスクパターンの修正方法を表すフローチャートである。
【００１８】
まず、さまざまな寸法を有する多数のパターンが配置されたマスクを用いて、リソグラフィ工程、加工工程を経て、ウェハ上に形成された複数のパターンのパターン寸法を測定する（ステップＳ１０１）。この測定はＯＰＣモデル作成のための実験データ取りである。
【００１９】
次に、測定したパターンごとの寸法（寸法変化）をＯＰＣのシミュレーションモデルで合わせ込み（Fitting)を行い、ＯＰＣシミュレーションモデルを作成する（ステップＳ１０２）。
【００２０】
次に、ステップＳ１０２で得られたＯＰＣシミュレーションモデルを用いて、ＯＰＣを実行するＯＰＣ用プログラムコードの作成を行なう（ステップＳ１０３）。
【００２１】
そして、ステップＳ１０３で得られたＯＰＣ用プログラムコード等を用いて、ＯＰＣを含んだマスクデータ処理（ＭＤＰ:Mask Data Preparation)を実行することにより、設計レイアウトからマスクデータを作成する（ステップＳ１０４）。得られたマスクデータに従ってマスクを作成する（ステップＳ１０５）。
【００２２】
作成されたマスクを用いて、テスト用ウェハの上に、最終的に本ウェハの上に加工するのと同じ工程、即ち、露光及び現像からなるリソグラフィ工程、エッチング工程、成膜工程、ＣＭＰ（Chemical Mechanical Polish:化学的機械的研磨）工程、等を経て配線パターン、或いは絶縁パターンを形成する（ステップＳ１０６）。
【００２３】
ここで形成されたパターンは、ＯＰＣの精度誤差、ＯＰＣモデル作成のための実験データ取得時のプロセス誤差、経時変化、ＯＰＣでは補正不可能な数百μm□面積を有するパターンの被覆率に依存した寸法変動、フォトマスクの製造誤差、製造装置の誤差などの影響を受ける。従ってこれらの要因により、形成されたパターンの寸法が設計レイアウトの設計値からしばしばずれてしまうことがある。
【００２４】
例えば、図２に示した設計レイアウトの概略図のように配線パターン２０が分布しており、それぞれの設計配線幅（寸法）が、図３で示すように全て４０nmであったとする。ここで、図３に示される数値（単位：nm）は、図２の対応する位置に存在する配線パターン２０の設計線幅である。
【００２５】
図２の設計レイアウトに対して、ステップＳ１０１〜Ｓ１０６までの工程を経て、テスト用ウェハの上に配線パターンを実際に形成すると、上に述べた誤差が生じて、形成された配線パターンの線幅は図４に示すように設計値からはずれてばらついてしまう。ここで図４に示される数値（単位：nm）は、図３の対応する位置に形成された配線パターンの線幅である。
【００２６】
次に、設計レイアウトとステップＳ１０６においてテスト用ウェハの上に形成されたパターンのそれぞれの２次元形状を重ね合わせて、誤差による寸法差を計測するダイ-トゥー-デザイン（Die−to−Design）検査を実行する（ステップＳ１０７）。ここでは、チップ全体に渡る規模で、パターンレイアウト全体の全てのパターンの、ＯＰＣの精度誤差、プロセス（リソグラフィ工程、エッチング工程、…)など全ての要因に起因する寸法誤差を計測する。
【００２７】
図３及び図４に示した例でいえば、ダイ-トゥー-デザイン検査によって、図３と図４の寸法差を示す図５の情報が得られる。ここで、図５に示される数値（単位：nm）は、図３に対応する位置に形成された配線パターンの線幅が設計線幅からどれだけずれたかを示している。
【００２８】
次に、設計レイアウト上で寸法差が生じた箇所において、形成されたパターンの寸法が設計レイアウトの寸法と等しくなる方向に、その寸法差の大きさ（絶対値）だけ設計レイアウトを修正して修正設計レイアウトを作成する（ステップＳ１０８）。即ち、ステップＳ１０７で取得したチップ全体の全てのパターンの寸法誤差を用いて、チップ全体の設計レイアウトを修正することが可能である。
【００２９】
図２の設計レイアウトに対して修正設計レイアウトを作成した場合、各配線パターン２０の設計線幅の修正値は、図６に示した数値（単位：nm）、即ち、図５の対応する位置に示された寸法誤差を符号反転させて図３に示される設計線幅に加算した数値となる。
【００３０】
例えば、図３の１行目の２列目に示された設計値４０nmの配線パターンが、図４に示すようにテスト用ウェハの上で配線幅が３７nmになって形成されていたら、寸法誤差は図５に示されるように−３nmである。従って、図６に示される４０＋３＝４３nmの設計線幅になるように設計レイアウトを修正する。
【００３１】
次に、ステップＳ１０８で得られた修正設計レイアウトに、ステップＳ１０４で実行したのと同じマスクデータ処理を実行することによって、修正マスクデータを作成する（ステップＳ１０９）。従って、ここで実行されるＯＰＣ処理では、ステップＳ１０２で得られたＯＰＣシミュレーションモデルを修正せずに用いることになる。なお、以上のステップＳ１０１〜Ｓ１０９の工程は、それぞれの工程を実現する手段を備えた１つの半導体マスクデータ製造装置によって実行されてもよい。
【００３２】
そして、ステップＳ１０９で得られた修正マスクデータに従ってマスクを作成し（ステップＳ１１０）、このマスクを用いて、露光及び現像からなるリソグラフィ工程、エッチング工程、成膜工程、ＣＭＰ工程、等を経て、本ウェハの上にパターンを形成する。
【００３３】
このようにして本ウェハの上に形成されたパターンは、テスト用ウェハの上で形成されたパターンの寸法誤差を相殺するように修正された設計レイアウトに基づいて形成されている。従って、当初の寸法誤差の要因が、ＯＰＣの精度誤差、製造誤差等、様々な理由の組み合わせであったとしても、当初の設計値レイアウトに近い精度の高いパターンになっている。図２の例で言えば、図３の数値に近い寸法値で配線パターン２０を形成することが可能となる。
【００３４】
以上説明したように、本実施形態のマスクパターンの修正方法は、テスト用ウェハの上に形成されたパターンの設計値からの寸法誤差を検査装置で読み取り、誤差を打ち消すように修正した設計パターンを作成し、それに基づいてマスクを再作成する。これにより、ＯＰＣの精度誤差、プロセスばらつき等に起因するＯＰＣでは修正不可能な誤差等、あらゆる要因に基づいた設計レイアウトからの寸法誤差を、１回の修正で一括して減少させることが可能となる。その結果、設計レイアウトに近いパターンを精度良くウェハ上に形成することが可能となる。
【００３５】
本実施形態のマスクパターンの修正方法を用いて、或いは該修正方法を組み入れた半導体マスクデータ製造装置を用いてフォトマスクを製造することができる。従って、このように製造されたマスクを用いてリソグラフィ工程を実行し、さらにエッチング工程、成膜工程等のプロセスを経て半導体集積回路を製造することにより、設計者が当初設計した寸法に近いパターンを精度よく形成することが可能となる。この結果、寸法ばらつきに起因した特性のばらつきを抑制することが可能となり、半導体集積回路の製造歩留まりを向上させることができる。
【００３６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係るマスクパターンの修正方法を表すフローチャート。
【図２】本実施形態に係る設計レイアウトの概略図。
【図３】本実施形態に係る設計レイアウトにおける配線パターンの設計線幅を示した図。
【図４】テスト用ウェハの上に形成された配線パターンの線幅を示した図。
【図５】ダイ-トゥー-デザイン検査によって得られた、設計レイアウトと形成された配線パターンとの寸法誤差を示した図。
【図６】本実施形態に係る修正設計レイアウトにおける配線パターンの設計線幅の修正値を示した図。
【符号の説明】
【００３８】
Ｓ１０１〜Ｓ１０９…ステップ、２０…配線パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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