(57)【要約】【課題】増幅効率を改善させると共に面積を減らすことができる半導体集積回路の増幅回路を提供する。【解決手段】制御信号に応答して、アップデータ信号およびダウンデータ信号の比較結果に応じて、増幅されるアップ信号およびダウン信号を出力し、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記アップ信号および前記ダウン信号を増幅する動作を繰り返すデータ増幅部を含む。【選択図】図２
2008048407.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に応答して、アップデータ信号およびダウンデータ信号の比較結果に応じて、増幅されるアップ信号およびダウン信号を出力するデータ増幅部を含み、
前記データ増幅部は、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記アップ信号および前記ダウン信号を増幅する動作を繰り返す
ことを特徴とする半導体集積回路の増幅回路。
【請求項２】
前記データ増幅部は、
前記制御信号に応答して、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて、前記アップ信号を増幅して、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記アップ信号を増幅するアップ信号増幅部と、
前記制御信号に応答して、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて、前記ダウン信号を増幅して、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記ダウン信号をさらに増幅するダウン信号増幅部と
を含むことを特徴とする請求項１に記載の半導体集積回路の増幅回路。
【請求項３】
前記制御信号に応答して、前記アップ信号増幅部の出力端および前記ダウン信号増幅部の出力端をプリチャージさせるプリチャージ部をさらに含むことを特徴とする請求項２に記載の半導体集積回路の増幅回路。
【請求項４】
前記制御信号は、活性化区間が異なる第１制御信号および第２制御信号を含むことを特徴とする請求項１に記載の半導体集積回路の増幅回路。
【請求項５】
前記第１制御信号の活性化の後、前記第２制御信号が活性化されることを特徴とする請求項４に記載の半導体集積回路の増幅回路。
【請求項６】
前記第１制御信号の非活性化の後、前記第２制御信号が非活性化されることを特徴とする請求項５に記載の半導体集積回路の増幅回路。
【請求項７】
前記アップ信号増幅部は、
前記第１制御信号に応答して駆動し、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて電流変化量を有する第１比較部と、
前記第２制御信号に応答して駆動し、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて電流変化量を有する第２比較部と、
前記第１比較部と前記第２比較部が接続された第１ノードおよび第２ノードに同一電流を印加する第１電流ミラー部と
を含むことを特徴とする請求項４に記載の半導体集積回路の増幅回路。
【請求項８】
前記アップ信号増幅部は、前記第１ノード又は前記第２ノードから選択的に前記アップ信号を出力することを特徴とする請求項７に記載の半導体集積回路の増幅回路。
【請求項９】
前記ダウン信号増幅部は、
前記第１制御信号に応答して駆動し、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて電流変化量を有する第３比較部と、
前記第２制御信号に応答して駆動し、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて電流変化量を有する第４比較部と、
前記第３比較部と前記第４比較部が接続された第３ノードおよび第４ノードに同一電流を印加する第２電流ミラー部と
を含むことを特徴とする請求項８に記載の半導体集積回路の増幅回路。
【請求項１０】
前記ダウン信号増幅部は、前記３ノード又は前記第４ノードから選択的に前記ダウン信号を出力することを特徴とする請求項９に記載の半導体集積回路の増幅回路。
【請求項１１】
前記第１比較部は、
ゲート端に前記第１制御信号が入力されて、ソース端に接地電圧が印加される第１ＮＭＯＳトランジスタと、
ゲート端に前記ダウンデータ信号が入力されて、ドレーン端が前記第１ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第２ＮＭＯＳトランジスタと、
ゲート端に前記アップデータ信号が入力されて、ドレーン端が前記第２ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第３ＮＭＯＳトランジスタと
を含むことを特徴とする請求項７に記載の半導体集積回路の増幅回路。
【請求項１２】
前記第２比較部は、
ゲート端に前記第２制御信号が入力されて、ソース端に前記接地電圧が印加される第４ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記アップ信号が入力されて、ドレーン端が前記第２ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第５ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記ダウン信号が入力されて、ドレーン端が前記第１ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第６ＮＭＯＳトランジスタと
を含むことを特徴とする請求項１１に記載の半導体集積回路の増幅回路。
【請求項１３】
前記第１電流ミラー部は、
ソース端に外部供給電圧が印加されて、ドレーン端が前記第１ノードに接続される第１ＰＭＯＳトランジスタと、
ソース端に前記外部供給電圧が印加されて、ゲート端が前記第１ＰＭＯＳトランジスタのゲート端および前記第２ノードに接続され、ドレーン端が前記第２ノードに接続される第２ＰＭＯＳトランジスタと
を含むことを特徴とする請求項１２に記載の半導体集積回路の増幅回路。
【請求項１４】
前記第３比較部は、
ゲート端に前記第１制御信号が入力されて、ソース端に接地電圧が印加される第１ＮＭＯＳトランジスタと、
ゲート端に前記アップデータ信号が入力されて、ドレーン端が前記第３ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第２ＮＭＯＳトランジスタと、
ゲート端に前記ダウンデータ信号が入力されて、ドレーン端が前記第４ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第３ＮＭＯＳトランジスタと
を含むことを特徴とする請求項９に記載の半導体集積回路の増幅回路。
【請求項１５】
前記第４比較部は、
ゲート端に前記第２制御信号が入力されて、ソース端に前記接地電圧が印加される第４ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記ダウン信号が入力されて、ドレーン端が前記第４ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第５ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記アップ信号が入力されて、ドレーン端が前記第３ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第６ＮＭＯＳトランジスタと
を含むことを特徴とする請求項１４に記載の半導体集積回路の増幅回路。
【請求項１６】
前記第２電流ミラー部は、
ソース端に外部供給電圧が印加されて、ドレーン端が前記第３ノードに接続される第１ＰＭＯＳトランジスタと、
ソース端に前記外部供給電圧が印加されて、ゲート端が前記第１ＰＭＯＳトランジスタのゲート端および前記第４ノードに接続され、ドレーン端が前記第２ノードに接続される第２ＰＭＯＳトランジスタと
を含むことを特徴とする請求項１５に記載の半導体集積回路の増幅回路。
【請求項１７】
前記プリチャージ部は、
入力端に前記制御信号が入力されるナンドゲートと、
ゲート端が前記ナンドゲートの出力端に各々接続されて互いに直列に接続された複数のトランジスタとを備え、
複数の前記トランジスタの両端に外部供給電圧が印加されることを特徴とする請求項３に記載の半導体集積回路の増幅回路。
【請求項１８】
前記プリチャージ部は、前記トランジスタの接続端が前記アップ信号増幅部の出力端および前記ダウン信号増幅部の出力端に接続されることを特徴とする請求項１７に記載の半導体集積回路の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の増幅回路に関し、より詳しくは、レベル差が非常に小さい入力データをロジックレベルに増幅する半導体集積回路の増幅回路に関するものである。
【背景技術】
【０００２】
図１を参照すると、一般的な半導体集積回路の増幅回路は、差動増幅部１０およびクロスカップル増幅部２０で構成される。
【０００３】
前記差動増幅部１０は、第１制御信号ＳＴＢ１に応答して、レベル差が非常に小さい入力データＩＮ，ＩＮｂを一次に増幅して、第１アップ信号ＯＵＴ１および第１ダウン信号ＯＵＴ１ｂを出力する。
【０００４】
前記クロスカップル増幅部２０は、第２制御信号ＳＴＢ２に応答して、前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂのレベル差を再び増幅して、ロジックレベルの第２アップ信号ＯＵＴ２および第２ダウン信号ＯＵＴ２ｂを出力する。
【０００５】
前記第１制御信号ＳＴＢ１は前記差動増幅部１０を活性化させる信号であり、前記第２制御信号ＳＴＢ２は前記クロスカップル増幅部２０を活性化させる信号である。
【０００６】
一般的な半導体集積回路の増幅回路は、前記入力データＩＮ，ＩＮｂのレベル差が非常に小さい場合に前記差動増幅部１０で前記入力データＩＮ，ＩＮｂのレベル差を一次で増幅する。以後、前記クロスカップル増幅部２０で前記差動増幅部１０から出力される前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂのレベル差をロジックレベルで増幅させる。
【０００７】
前記差動増幅部１０は、複数の差動増幅器で実現することができる。例えば、図１に示すように、前記差動増幅部１０を２つの差動増幅器で実現 しようとすれば、そのうちの１つの差動増幅器は前記入力データＩＮ，ＩＮｂのレベル差を増幅して、前記第１アップ信号ＯＵＴ１を出力し、他の１つの差動増幅器は前記入力データＩＮ，ＩＮｂのレベル差を増幅して、前記第１アップ信号ＯＵＴ１と逆位相を有する前記第１ダウン信号ＯＵＴ１ｂを出力する。
【０００８】
前記クロスカップル増幅部２０は、前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂが入力されて、前記クロスカップル増幅部２０の内部的なフィードバック動作によって、前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂのレベル差を増幅する。したがって、前記クロスカップル増幅部２０は、内部的なフィードバック動作によって、ロジックレベルの前記第２アップ信号ＯＵＴ２および前記第２ダウン信号ＯＵＴ２ｂを出力する。
【０００９】
すなわち、前記差動増幅部１０は、前記入力データＩＮ，ＩＮｂの微細なレベル差を検出して、前記クロスカップル増幅部２０が検出できるように前記入力データＩＮ，ＩＮｂを増幅する役割を行い、前記クロスカップル増幅部２０は前記差動増幅部１０から出力された前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂをロジックレベルまで増幅する役割を行う。
【００１０】
前記差動増幅部１０は、入力データＩＮ，ＩＮｂのレベル差を自体のゲインほど増幅させるものであるため、オフセットやノイズの影響にも比較的安定して増幅動作を遂行することができる。しかし、このような差動増幅部１０は、前記入力データＩＮ，ＩＮｂの信号レベルが低い場合に、前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂがロジックレベルまで増幅させることができない。これに比べて、クロスカップル増幅部２０は、フィードバックを用いてロジックレベルまで増幅することができるが、オフセットやノイズの影響によって誤った方向にフィードバックが起きる場合が発生し得る。
【００１１】
一般的な半導体集積回路の増幅回路は、このような差動増幅器とクロスカップル増幅器（Cross Coupled Amplifier）の長所を用いる。
すなわち、前記差動増幅部１０は、入力されるデータを安定して自体のゲインほど増幅し、前記差動増幅部１０から出力される前記第１アップ信号ＯＵＴ１および前記第１ダウン信号ＯＵＴ１ｂをクロスカップル増幅部２０でロジックレベルまで増幅し、前記第２アップ信号ＯＵＴ２および前記第２ダウン信号ＯＵＴ２ｂを出力するものである。しかし、１つの信号を増幅するために２つの増幅ステップを用いることによって、回路面積を多く占めるという問題がある。特に、入出力センスアンプのように半導体記憶装置に用いられる数が非常に多い場合、半導体集積回路で比較的広い領域を占める問題点がある。
【特許文献１】特開２００５−１１６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
詳述した技術的課題を達成するために、本発明は、増幅効率を改善させると共に面積を減らすことができる半導体集積回路の増幅回路を提供することを、その技術的課題とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路の増幅回路は、制御信号に応答して、アップデータ信号およびダウンデータ信号の比較結果に応じて、増幅されるアップ信号およびダウン信号を出力するデータ増幅部を含み、前記データ増幅部はフィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記アップ信号および前記ダウン信号を増幅する動作を繰り返すことを特徴とする。
【００１４】
なお、上記発明において、データ増幅部は、制御信号に応答して、アップデータ信号およびダウンデータ信号の比較結果に応じて、アップ信号を増幅して、フィードバックされるアップ信号およびフィードバックされるダウン信号の比較結果に応じて、アップ信号を増幅するアップ信号増幅部と、制御信号に応答して、アップデータ信号およびダウンデータ信号の比較結果に応じて、ダウン信号を増幅して、フィードバックされるアップ信号およびフィードバックされるダウン信号の比較結果に応じて、ダウン信号をさらに増幅するダウン信号増幅部とを含むことが好ましい。
【００１５】
上記発明において、制御信号に応答して、アップ信号増幅部の出力端およびダウン信号増幅部の出力端をプリチャージさせるプリチャージ部をさらに含むことが好ましい。また、上記発明において、制御信号は、活性化区間が異なる第１制御信号および第２制御信号を含むことが好ましい。上記発明において、第１制御信号の活性化の後、第２制御信号が活性化されることが好ましい。上記発明において、第１制御信号の非活性化の後、第２制御信号が非活性化されることが好ましい。
【００１６】
上記発明において、アップ信号増幅部は、第１制御信号に応答して駆動し、アップデータ信号およびダウンデータ信号の比較結果に応じて電流変化量を有する第１比較部と、第２制御信号に応答して駆動し、フィードバックされるアップ信号およびフィードバックされるダウン信号の比較結果に応じて電流変化量を有する第２比較部と、第１比較部と第２比較部が接続された第１ノードおよび第２ノードに同一電流を印加する第１電流ミラー部とを含むことが好ましい。
【００１７】
上記発明において、アップ信号増幅部は、第１ノード又は第２ノードから選択的にアップ信号を出力することが好ましい。
【００１８】
上記発明において、ダウン信号増幅部は、第１制御信号に応答して駆動し、アップデータ信号およびダウンデータ信号の比較結果に応じて電流変化量を有する第３比較部と、第２制御信号に応答して駆動し、フィードバックされるアップ信号およびフィードバックされるダウン信号の比較結果に応じて電流変化量を有する第４比較部と、第３比較部と第４比較部が接続された第３ノードおよび第４ノードに同一電流を印加する第２電流ミラー部とを含むことが好ましい。
【００１９】
上記発明において、ダウン信号増幅部は、３ノード又は第４ノードから選択的にダウン信号を出力することが好ましい。
【００２０】
上記発明において、第１比較部は、ゲート端に第１制御信号が入力されて、ソース端に接地電圧が印加される第１ＮＭＯＳトランジスタと、ゲート端にダウンデータ信号が入力されて、ドレーン端が第１ノードに接続され、ソース端が第１ＮＭＯＳトランジスタのドレーン端に接続された第２ＮＭＯＳトランジスタと、ゲート端にアップデータ信号が入力されて、ドレーン端が第２ノードに接続され、ソース端が第１ＮＭＯＳトランジスタのドレーン端に接続された第３ＮＭＯＳトランジスタとを含むことが好ましい。
【００２１】
上記発明において、第２比較部は、ゲート端に第２制御信号が入力されて、ソース端に接地電圧が印加される第４ＮＭＯＳトランジスタと、ゲート端にフィードバックされるアップ信号が入力されて、ドレーン端が第２ノードに接続され、ソース端が第４ＮＭＯＳトランジスタのドレーン端に接続された第５ＮＭＯＳトランジスタと、ゲート端にフィードバックされるダウン信号が入力されて、ドレーン端が第１ノードに接続され、ソース端が第４ＮＭＯＳトランジスタのドレーン端に接続された第６ＮＭＯＳトランジスタとを含むことが好ましい。
【００２２】
上記発明において、第１電流ミラー部は、ソース端に外部供給電圧が印加されて、ドレーン端が第１ノードに接続される第１ＰＭＯＳトランジスタと、ソース端に外部供給電圧が印加されて、ゲート端が第１ＰＭＯＳトランジスタのゲート端および第２ノードに接続され、ドレーン端が第２ノードに接続される第２ＰＭＯＳトランジスタとを含むことが好ましい。
【００２３】
上記発明において、第３比較部は、ゲート端に第１制御信号が入力されて、ソース端に接地電圧が印加される第１ＮＭＯＳトランジスタと、ゲート端にアップデータ信号が入力されて、ドレーン端が第３ノードに接続され、ソース端が第１ＮＭＯＳトランジスタのドレーン端に接続された第２ＮＭＯＳトランジスタと、ゲート端にダウンデータ信号が入力されて、ドレーン端が第４ノードに接続され、ソース端が第１ＮＭＯＳトランジスタのドレーン端に接続された第３ＮＭＯＳトランジスタとを含むことが好ましい。
【００２４】
上記発明において、第４比較部は、ゲート端に第２制御信号が入力されて、ソース端に接地電圧が印加される第４ＮＭＯＳトランジスタと、ゲート端にフィードバックされるダウン信号が入力されて、ドレーン端が第４ノードに接続され、ソース端が第４ＮＭＯＳトランジスタのドレーン端に接続された第５ＮＭＯＳトランジスタと、ゲート端にフィードバックされるアップ信号が入力されて、ドレーン端が第３ノードに接続され、ソース端が第４ＮＭＯＳトランジスタのドレーン端に接続された第６ＮＭＯＳトランジスタとを含むことが好ましい。
【００２５】
上記発明において、第２電流ミラー部は、ソース端に外部供給電圧が印加されて、ドレーン端が第３ノードに接続される第１ＰＭＯＳトランジスタと、ソース端に外部供給電圧が印加されて、ゲート端が第１ＰＭＯＳトランジスタのゲート端および第４ノードに接続され、ドレーン端が第２ノードに接続される第２ＰＭＯＳトランジスタとを含むことが好ましい。
【００２６】
上記発明において、プリチャージ部は、入力端に制御信号が入力されるナンドゲートと、ゲート端がナンドゲートの出力端に各々接続されて互いに直列に接続された複数のトランジスタとを備え、複数のトランジスタの両端に外部供給電圧が印加されることが好ましい。
【００２７】
上記発明において、プリチャージ部は、トランジスタの接続端がアップ信号増幅部の出力端およびダウン信号増幅部の出力端に接続されることが好ましい。
【発明を実施するための最良の形態】
【００２８】
以下では、添付された図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
図２を参照すると、本発明に係る半導体集積回路の増幅回路はデータ増幅部１００を備える。
【００２９】
前記データ増幅部１００には、制御信号ＳＴＢ１，ＳＴＢ２、アップデータ信号ＩＮおよびダウンデータ信号ＩＮｂが入力される。このようなデータ増幅部１００は、前記制御信号ＳＴＢ１，ＳＴＢ２に応じて前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂを比較し、その結果に応じて増幅されるアップ信号ＯＵＴおよびダウン信号ＯＵＴｂを出力する。また、前記データ増幅部１００は、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂの比較結果に応じて、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂを増幅する動作を繰り返す。
【００３０】
前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂは、逆位相のデータを有して入力される信号であり、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂもまた逆位相をなしてデータを有して出力される信号である。
より具体的に説明すれば、前記データ増幅部１００は、図３に示すようにアップ信号増幅部１１０、ダウン信号増幅部１２０およびプリチャージ部１５０で構成される。
【００３１】
前記アップ信号増幅部１１０には、前記制御信号ＳＴＢ１，ＳＴＢ２、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂが入力される。前記制御信号ＳＴＢ１，ＳＴＢ２に応答して、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂを比較して、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂを出力する。また、前記アップ信号増幅部１１０は、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂの比較結果に応じて、前記アップ信号ＯＵＴをさらに増幅して出力する。
より具体的に説明すれば、前記アップ信号増幅部１１０は、図４に示すように第１比較部１１１、第２比較部１１３および第１電流ミラー部１１５を含む。
【００３２】
前記第１比較部１１１は、前記第１制御信号ＳＴＢ１に応答して駆動し、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂの比較結果に応じて電流変化量を有する。
前記第１比較部１１１は、第１〜第３ＮＭＯＳトランジスタ（Ｎ１〜Ｎ３）で構成される。
【００３３】
前記第１ＮＭＯＳトランジスタＮ１は、ゲート端に前記第１制御信号ＳＴＢ１が入力されて、ソース端に接地電圧ＶＳＳが印加される。
前記第２ＮＭＯＳトランジスタＮ２は、ゲート端に前記ダウンデータ信号ＩＮｂが入力されてドレーン端が第１ノードＮｏｄｅ＿Ａに接続され、ソース端が前記第１ＮＭＯＳトランジスタＮ１のドレーン端に接続される。
前記第３ＮＭＯＳトランジスタＮ３は、ゲート端に前記アップデータ信号ＩＮが入力されてドレーン端が第２ノードＮｏｄｅ＿Ｂに接続され、ソース端が前記第１ＮＭＯＳトランジスタＮ１のドレーン端に接続される。
【００３４】
前記第２比較部１１３は、前記第２制御信号ＳＴＢ２に応答して駆動し、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂの比較結果に応じて電流変化量を有する。
前記第２比較部１１３は、第４〜第６ＮＭＯＳトランジスタ（Ｎ４〜Ｎ６）で構成される。
【００３５】
前記第４ＮＭＯＳトランジスタＮ４は、ゲート端に前記第２制御信号ＳＴＢ２が入力されて、ソース端に前記接地電圧ＶＳＳが印加される。
前記第５ＮＭＯＳトランジスタＮ５は、ゲート端にフィードバックされる前記アップ信号ＯＵＴが入力されて、ドレーン端が前記第２ノードＮｏｄｅ＿Ｂに接続され、ソース端が前記第４ＮＭＯＳトランジスタＮ４のドレーン端に接続される。
前記第６ＮＭＯＳトランジスタＮ６は、ゲート端にフィードバックされる前記ダウン信号ＯＵＴｂが入力されて、ドレーン端が前記第１ノードＮｏｄｅ＿Ａに接続され、ソース端が前記第４ＮＭＯＳトランジスタＮ４のドレーン端に接続される。
【００３６】
前記第１電流ミラー部１１５は、前記第１比較部１１１と前記第２比較部１１３とが接続された接続端に同一電流を印加する。
前記第１電流ミラー部１１５は、第１〜第２ＰＭＯＳトランジスタＰ１〜Ｐ２で構成される。
【００３７】
前記第１ＰＭＯＳトランジスタＰ１は、ソース端に外部供給電圧ＶＤＤが印加されて、ドレーン端が前記第１ノードＮｏｄｅ＿Ａに接続される。前記第１ノードＮｏｄｅ＿Ａは、前記第１比較部１１１の第２ＮＭＯＳトランジスタＮ２のドレーン端である。
【００３８】
前記第２ＰＭＯＳトランジスタＰ２は、ソース端に前記外部供給電圧ＶＤＤが印加されて、ゲート端が前記第１ＰＭＯＳトランジスタＰ１のゲート端および前記第２ノードＮｏｄｅ＿Ｂに接続され、ドレーン端が前記第２ノードＮｏｄｅ＿Ｂに接続される。前記第２ノードＮｏｄｅ＿Ｂは、前記第１比較部１１１の第３ＮＭＯＳトランジスタＮ３のドレーン端である。
【００３９】
前記第１ノードＮｏｄｅ＿Ａおよび前記第２ノードＮｏｄｅ＿Ｂは、前記第１比較部１１１、前記第２比較部１１３および前記第１電流ミラー部１１５が互いに接続される接続端である。本発明においては、前記第１ノードＮｏｄｅ＿Ａから前記アップ信号ＯＵＴが出力されるが、前記第２ノードＮｏｄｅ＿Ｂから前記アップ信号ＯＵＴが出力されることも可能であることを明らかにしておく。
【００４０】
前記ダウン信号増幅部１３０には、前記制御信号ＳＴＢ１，ＳＴＢ２、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂが入力される。前記ダウン信号増幅部１３０は、前記制御信号ＳＴＢ１，ＳＴＢ２に応答して、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂを比較して、増幅される前記ダウン信号ＯＵＴｂを出力する。また、前記ダウン信号増幅部１３０は、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂの比較結果に応じて、前記ダウン信号ＯＵＴｂをさらに増幅して出力する。
前記ダウン信号増幅部１３０は、第３比較部１３１、第４比較部１３３および第２電流ミラー部１３５で構成される。
【００４１】
前記第３比較部１３１は、前記第１制御信号ＳＴＢ１に応答して駆動し、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂの電圧差によって電流が変化する。
前記第３比較部１３１は、第７〜第９ＮＭＯＳトランジスタ（Ｎ７〜Ｎ９）で構成される。
【００４２】
前記第７ＮＭＯＳトランジスタＮ７は、ゲート端に前記第１制御信号ＳＴＢ１が入力されてソース端に前記接地電圧ＶＳＳが印加される。
前記第８ＮＭＯＳトランジスタＮ８は、ゲート端に前記アップデータ信号ＩＮが入力されてドレーン端が第３ノードＮｏｄｅ＿Ｃに接続され、ソース端が前記第７ＮＭＯＳトランジスタＮ７のドレーン端に接続される。前記第３ノードＮｏｄｅ＿Ｃの電圧は、出力信号である前記ダウン信号ＯＵＴｂの電圧である。
前記第９ＮＭＯＳトランジスタＮ９は、ゲート端に前記ダウンデータ信号ＩＮｂが入力されて、ドレーン端が第４ノードＮｏｄｅ＿Ｄに接続され、ソース端が前記第７ＮＭＯＳトランジスタＮ７のドレーン端に接続される。
【００４３】
前記第４比較部１３３は、前記第２制御信号ＳＴＢ２に応答して駆動し、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂの電圧差によって電流が変化する。
前記第４比較部１３３は、第１０〜第１２ＮＭＯＳトランジスタ（Ｎ１０〜Ｎ１２）で構成される。
【００４４】
前記第１０ＮＭＯＳトランジスタＮ１０は、ゲート端に前記第２制御信号ＳＴＢ２が入力されて、ソース端に前記接地電圧ＶＳＳが印加される。
前記第１１ＮＭＯＳトランジスタＮ１１は、ゲート端にフィードバックされる前記ダウン信号ＯＵＴｂが入力されて、ドレーン端が前記第４ノードＮｏｄｅ＿Ｄに接続され、ソース端が前記第１０ＮＭＯＳトランジスタＮ１０のドレーン端に接続される。前記第４ノードＮｏｄｅ＿Ｄは、前記第３比較部１３１の前記第９ＮＭＯＳトランジスタＮ９のドレーン端である。
前記第１２ＮＭＯＳトランジスタＮ１２は、ゲート端にフィードバックされる前記アップ信号ＯＵＴが入力されて、ドレーン端が前記第３ノードＮｏｄｅ＿Ｃである、すなわち、前記第９ＮＭＯＳトランジスタＮ９のドレーン端に接続され、ソース端が前記第１０ＮＭＯＳトランジスタＮ１０のドレーン端に接続される。
【００４５】
前記第２電流ミラー部１３５は、前記第３比較部１３１および前記第４比較部１３３が接続された接続端（Ｎｏｄｅ＿ＣおよびＮｏｄｅ＿Ｄ）に同一の電流が流れるようにする。
前記第２電流ミラー部１３５は、第３〜第４ＰＭＯＳトランジスタＰ３，Ｐ４で構成される。
【００４６】
前記第３ＰＭＯＳトランジスタＰ３は、ソース端に前記外部供給電圧ＶＤＤが印加されて、ドレーン端が前記第３ノードＮｏｄｅ＿Ｃ、すなわち第８ＮＭＯＳトランジスタＮ８のドレーン端に接続される。
前記第４ＰＭＯＳトランジスタ（Ｐ４）は、ソース端に前記外部供給電圧ＶＤＤが印加されて、ゲート端が前記第３ＰＭＯＳトランジスタＰ３のゲート端および前記第４ノードＮｏｄｅ＿Ｄに接続され、ドレーン端が前記第４ノードＮｏｄｅ＿Ｄに接続される。
【００４７】
前記第３ノードＮｏｄｅ＿Ｃおよび前記第４ノードＮｏｄｅ＿Ｄは、前記第３比較部１３１、前記第４比較部１３３および前記第２電流ミラー部１３５が互いに接続される接続端である。そして、本発明では、前記第３ノードＮｏｄｅ＿Ｃから前記ダウン信号ＯＵＴｂが出力されるが、前記第４ノードＮｏｄｅ＿Ｄから前記ダウン信号ＯＵＴｂが出力されることも可能であることを明らかにしておく。
【００４８】
前記プリチャージ部１５０は、前記制御信号ＳＴＢ１，ＳＴＢ２に応答して、前記アップ信号増幅部１１０の出力端および前記ダウン信号増幅部１３０の出力端をプリチャージ（precharge）させる。
前記プリチャージ部１５０は、ナンドゲートＮＤ１および複数のＰＭＯＳトランジスタＰ５〜Ｐ７で構成される。
前記ナンドゲートＮＤ１は、入力端に前記制御信号ＳＴＢ１，ＳＴＢ２が入力される。
【００４９】
前記複数のＰＭＯＳトランジスタＰ５〜Ｐ７は、ゲート端が前記ナンドゲートＮＤ１の出力端に接続されて互いに直列接続する。また、複数の前記ＰＭＯＳトランジスタＰ５〜Ｐ７の両端に外部供給電圧ＶＤＤが印加される。
【００５０】
前記第５ＰＭＯＳトランジスタＰ５と前記第７ＰＭＯＳトランジスタＰ７との接続端Ｎｏｄｅ＿Ａおよび、前記第６ＰＭＯＳトランジスタＰ６と前記第７ＰＭＯＳトランジスタＰ７との接続端Ｎｏｄｅ＿Ｃは、前記第１制御信号ＳＴＢ１および前記第２制御信号ＳＴＢ２に応答して、前記外部供給電圧ＶＤＤでプリチャージされるか、又は各々前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂを出力する。
【００５１】
また、前記制御信号ＳＴＢ１，ＳＴＢ２は、活性化の区間が異なる。前記第１制御信号ＳＴＢ１が活性化し、所定時間の後に前記第２制御信号ＳＴＢ２が活性化する。また、前記第１制御信号ＳＴＢ１が非活性化され、前記第２制御信号ＳＴＢ２が非活性化される。
【００５２】
本発明に係る半導体集積回路の増幅回路の動作を図２〜図４を参照して、説明すれば次の通りである。
【００５３】
本発明に係る半導体集積回路の増幅回路は、最初に入力される前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂをデータ増幅部１００で増幅して、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂを出力する。そして、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂを再び前記データ増幅部１００からフィードバックされて増幅する。したがって、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂのレベル差が非常に小さいか、前記データ増幅部１００に備わる増幅器のゲインが非常に小さい場合にも、本発明は、１つの前記データ増幅部１００だけでも前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂをロジックレベルまで増幅することができる。
【００５４】
前記アップデータ信号ＩＮがハイレベルで前記ダウンデータ信号ＩＮｂがローレベルだと仮定して本発明に係る半導体集積回路の増幅回路をより詳細に説明すれば次の通りである。
【００５５】
前記第１制御信号ＳＴＢ１が活性化されれば前記第１ＮＭＯＳトランジスタＮ１および前記第７ＮＭＯＳトランジスタＮ７がターンオンされて、前記アップ信号増幅部１１０および前記ダウン信号増幅部１３０は活性化される。
【００５６】
前記アップデータ信号ＩＮがハイレベルで前記ダウンデータ信号ＩＮｂがローレベルであるため、前記アップ信号増幅部１１０は、前記第１比較部１１１から前記第２ＮＭＯＳトランジスタＮ２と前記第３ＮＭＯＳトランジスタＮ３を介して流れる電流の変化が生じて、これによって前記第１ノードＮｏｄｅ＿Ａの電位はハイレベルになる。すなわち、前記第１電流ミラー部１１５から前記第１ノードＮｏｄｅ＿Ａおよび前記第２ノードＮｏｄｅ＿Ｂに同一電流を印加しても前記第３ＮＭＯＳトランジスタＮ３を介して流れる電流が前記第２ＮＭＯＳトランジスタＮ２を介して流れる電流より多いため、前記第１ノードＮｏｄｅ＿Ａを介してハイレベルの前記アップ信号ＯＵＴを出力する。
【００５７】
前記アップデータ信号ＩＮがハイレベルで前記ダウンデータ信号ＩＮｂがローレベルであるため、前記ダウン信号増幅部１３０は前記第３比較部１３１から前記第８ＮＭＯＳトランジスタＮ８と前記第９ＮＭＯＳトランジスタＮ９とを介して流れる電流変化が生じ、これによって前記第３ノードＮｏｄｅ＿Ｃの電位はローレベルになる。すなわち、前記第８ＮＭＯＳトランジスタＮ８を介して流れる電流が前記第９ＮＭＯＳトランジスタＮ９を介して流れる電流より多いため、前記第３ノードＮｏｄｅ＿Ｃを介してローレベルの前記ダウン信号ＯＵＴｂを出力する。
【００５８】
この後、前記第１制御信号ＳＴＢ１が活性化された状態で前記第２制御信号ＳＴＢ２が活性化されれば、前記第２制御信号ＳＴＢ２に応答して、前記第４ＮＭＯＳトランジスタＮ４および前記第１０ＮＭＯＳトランジスタＮ１０がターンオンされる。
【００５９】
したがって、前記第１制御信号ＳＴＢ１が活性化されているため、前記第１，第７ＮＭＯＳトランジスタＮ１，Ｎ７がターンオンされて、前記第１比較部１１１および前記第３比較部１３１も活性化状態を維持する。
【００６０】
前記アップ信号増幅部１１０で、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂのレベル差が最初に入力された前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂのレベル差より大きくなる。したがって、前記第５ＮＭＯＳトランジスタＮ５を介して流れる電流と前記第６ＮＭＯＳトランジスタＮ６を介して流れる電流との差が前記第３ＮＭＯＳトランジスタＮ３を介して流れる電流と前記第２ＮＭＯＳトランジスタＮ２を介して流れる電流の差より大きくなって前記第１ノードＮｏｄｅ＿Ａのレベルは一層高まるようになる。
【００６１】
一方、前記ダウン信号増幅部１３０では、前記第１２ＮＭＯＳトランジスタＮ１２を介して流れる電流と前記第１１ＮＭＯＳトランジスタＮ１１を介して流れる電流との差が前記第８ＮＭＯＳトランジスタＮ８を介して流れる電流と前記第９ＮＭＯＳトランジスタＮ９を介して流れる電流との差より大きくなって、前記第３ノードＮｏｄｅ＿Ｃのレベルが一層低くなるようになる。
【００６２】
したがって、前記アップ信号増幅部１１０は、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂに応答して、前記アップ信号ＯＵＴを前記外部供給電圧ＶＤＤレベルまで高める動作を繰り返す。また、前記ダウン信号増幅部１３０は、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂに応答して、前記ダウン信号ＯＵＴｂを前記接地電圧ＶＳＳレベルまで低くする動作を繰り返す。
【００６３】
前記第１制御信号ＳＴＢ１が非活性化され、前記第２制御信号ＳＴＢ２が活性化された状態で前記アップ信号増幅部１１０および前記ダウン信号増幅部１３０は前記第１制御信号ＳＴＢ１および前記第２制御信号ＳＴＢ２が同時に活性化された場合と同様に動作するようになる。（図５参照）
前記プリチャージ部１５０は、前記第１制御信号ＳＴＢ１および前記第２制御信号ＳＴＢ２のうちいずれか１つの信号でもハイレベルに活性化されれば、第１反転手段ＩＶ１、第３反転手段ＩＶ３と前記ナンドゲートＮＤ１を介して、複数の前記ＰＭＯＳトランジスタＰ５〜Ｐ７をターンオフする。前記プリチャージ部１５０は、前記第１制御信号ＳＴＢ１および前記第２制御信号ＳＴＢ２が皆ローレベルで非活性化されれば、前記第１反転手段ＩＶ１、前記第３反転手段ＩＶ３と前記ナンドゲートＮＤ１を介して、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂが出力されるノードを前記外部供給電圧ＶＤＤでプリチャージさせる。
【００６４】
図５は、従来技術に係る半導体集積回路の増幅回路と本発明に係る半導体集積回路の増幅回路の出力を比較するタイミング図である。
Ａ領域は、従来技術に係る半導体集積回路の増幅回路の出力を示すタイミング図であり、Ｂ領域は本発明に係る半導体集積回路の増幅回路の出力を示すタイミング図である。
【００６５】
図５に示すように、従来技術に係る半導体集積回路の増幅回路の前記アップ信号ＯＵＴ２および前記ダウン信号ＯＵＴ２ｂのロジックレベル（図５のＡ領域参照）と本発明に係る半導体集積回路の増幅回路の前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂのロジックレベル（図５のＢ領域参照）が類似していることが分かる。すなわち、本発明では従来のような増幅特性を維持し、従来より回路の面積を減らすことができる。
【００６６】
前記説明した通り、本発明に係る半導体集積回路の増幅回路は、前記アップデータ信号ＩＮおよび前記ダウンデータ信号ＩＮｂを最初に増幅して、前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂを出力し、フィードバックされる前記アップ信号ＯＵＴ、およびフィードバックされる前記ダウン信号ＯＵＴｂを比較して、比較結果に応じて前記アップ信号ＯＵＴおよび前記ダウン信号ＯＵＴｂに増幅する動作を繰り返すことによって、差動増幅だけで従来の半導体集積回路の増幅回路のように動作するようにし、従来の長所は維持しながら回路面積を減らすことができる。
【００６７】
本発明では、前記第１電流ミラー部１１５、前記第２電流ミラー部１３５および前記プリチャージ部１５０に前記外部供給電圧ＶＤＤを印加して実施したが、設計者の目的により印加される電圧を異なるようにできるため、本発明に印加される電圧を前記外部供給電圧ＶＤＤに限定されないことを明らかにしておく。
【００６８】
図４に示された複数の反転手段ＩＶ１〜ＩＶ４は、前記制御信号ＳＴＢ１，ＳＴＢ２の駆動力を高めることができ、適用される回路の目的によって個数を異なるようにすることができる。
【００６９】
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００７０】
【図１】一般的な半導体集積回路の増幅回路を示すブロック図である。
【図２】本発明に係る半導体集積回路の増幅回路を示すブロック図である。
【図３】図２に示されたデータ増幅部を示す詳細ブロック図である。
【図４】図３に示されたデータ増幅部を示す回路図である。
【図５】従来の半導体集積回路の増幅回路と本発明に係る半導体集積回路の増幅回路の出力を比較するタイミング図である。
【符号の説明】
【００７１】
１００…データ増幅部
１１０…アップ信号増幅部
１１１…第１比較部
１１３…第２比較部
１１５…第１電流ミラー部
１２０…ダウン信号増幅部
１３０…ダウン信号増幅部
１３１…第３比較部
１３３…第４比較部
１３５…第２電流ミラー部
１５０…プリチャージ部
【図１】
2008048407.tif 000003
【図２】
2008048407.tif 000004
【図３】
2008048407.tif 000005
【図４】
2008048407.tif 000006
【図５】
2008048407.tif 000007