(57)【要約】【課題】放電セルサイズを減少させても十分なる輝度や発光効率を得ることができるプラズマディスプレイパネルの駆動方法を提供する。【解決手段】プラズマディスプレイパネルの行電極対を構成する行電極間に複数のサスティンパルスを表示ライン毎に印加して線順次走査を行うと共に、表示ライン毎に映像信号に基づいて複数の列電極各々にアドレス電位を個別に印加するサスティンステップを含み、サスティンステップの表示ライン毎の期間において、複数の列電極各々には負極性の基準電位から正極性側に向けて徐々に変化する電位をアドレス電位として印加する。【選択図】図４
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【特許請求の範囲】
【請求項１】
放電空間を介して互いに対向する前面基板及び背面基板と、前記前面基板の内面に配置され各々が表示ラインを構成する複数の行電極対と、前記背面基板の内面に前記行電極対と交差する方向に配列され前記行電極対との各交差位置に表示セルを構成する複数の列電極とを備えたプラズマディスプレイパネルの駆動方法であって、
前記複数の行電極対各々の行電極間に複数のサスティンパルスを表示ライン毎に印加して線順次走査を行うと共に、表示ライン毎に映像信号に基づいて前記複数の列電極各々にアドレス電位を個別に印加するサスティンステップを含み、
前記サスティンステップの表示ライン毎の期間において、前記複数の列電極各々には負極性の基準電位から正極性側に向けて徐々に変化する電位を前記アドレス電位として印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス電位は負極性の基準電位から正極性側に向けて段階的に変化されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記表示ライン毎の期間は第１サスティン期間から第ｎサスティン期間（ただし、ｎは２以上の整数）までのｎ個のサスティン期間で構成され、
輝度が高い順の第１基準輝度から第ｎ基準輝度までのｎ個の基準輝度と、低い電位順の第１基準電位から第ｎ基準電位までのｎ個の負極性の基準電位と、を設定し、
前記第１サスティン期間ないし第ｎサスティン期間の各々において、サスティン期間番号を第ｍサスティン期間（ただし、ｍは１以上でｎ以下の整数）とすると、前記映像信号の輝度が第ｍ基準輝度と第ｍ＋１基準輝度との間の輝度であるときには第１サスティン期間ないし第ｍサスティン期間において、第１基準電位ないし第ｍ基準電位を前記アドレス電位として対応する列電極に印加し、第ｍ＋１サスティン期間ないし第ｎサスティン期間において、前記第ｎ基準電位より大なる電位又は接地電位を前記アドレス電位として対応する列電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記表示ライン毎の期間は第１サスティン期間から第ｎサスティン期間までのｎ個のサスティン期間で構成され、
輝度が高い順の第１基準輝度から第ｎ基準輝度までのｎ個の基準輝度と、低い電位順の第１基準電位から第ｎ基準電位までのｎ個の負極性の基準電位と、を設定し、
前記第１サスティン期間ないし第ｎサスティン期間の各々において、サスティン期間番号を第ｍサスティン期間（ただし、ｍは１以上でｎ以下の整数）とすると、前記映像信号の輝度が第ｍ基準輝度と第ｍ＋１基準輝度（ただし、ｍ＋１は２以上でｎ以下の整数）との間の輝度であるときには第１サスティン期間ないし第ｍサスティン期間において、第１基準電位ないし第ｍ基準電位を前記アドレス電位として対応する列電極に印加し、第ｍ＋１サスティン期間において連続関数で得られた電位を前記アドレス電位として対応する列電極に印加し、第ｍ＋２サスティン期間ないし第ｎサスティン期間において、前記第ｎ基準電位より大なる電位又は接地電位を前記アドレス電位として対応する列電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記第ｍサスティン期間に対応する列電極に印加する電位を得るための連続関数は第ｍ基準電位×（第ｍ基準輝度−映像信号の輝度）／（第ｍ基準輝度−第ｍ＋１基準輝度）であることを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記第ｎサスティン期間に対応する列電極に印加する電位を得るための連続関数は第ｎ基準電位×（第ｎ基準輝度−映像信号の輝度）／（第ｎ基準輝度−０）であることを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記第１のサスティン期間から第ｎのサスティン期間までの各サスティン期間には少なくとも１個以上のサスティンパルスが生成されることを特徴とする請求項３又は４記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面放電方式交流型プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
図１は従来のプラズマディスプレイパネルのパネル構造を表わしている（特許文献１参照）。図１においては、そのパネルの構成を説明するために前面基板１側の部分と背面基板４側の部分とに分解された分解斜視図として示されている。図１のプラズマディスプレイパネルは、背面基板４とこれに放電空間を介して互いに対向する前面基板１とが平行に貼り合わされて、形成される。背面基板４の前面側には、各々が列方向に延びかつ行方向に並設された複数の列電極Ｄが設けられ、その上に列電極保護層５が形成される。そして、前面基板１の背面側には、各々が行方向に延びかつ列方向に並設された複数の行電極対Ｘ，Ｙが放電セルＣ毎に設けられる。行電極対Ｘ，Ｙを構成する行電極各々はＴ字形状の透明電極部Ｋａと、行方向に延びた帯状のバス電極部Ｋｂとからなる。行電極対Ｘ，Ｙの透明電極部Ｋａが放電セルＣにおいて放電ギャップを介して互いに対向している。
【０００３】
図１に示すように、背面基板４の列電極保護層５上には、行方向に並設された各列電極Ｄの間の位置において列方向に延びる縦隔壁と行方向に延びる横隔壁との結合によって略格子状（井形）に成形された隔壁６が形成されている。
【０００４】
そして、この略格子形状の隔壁６によって、列電極及び行電極対の交差位置に単位発光領域を構成するように、方形室として放電セルＣが区画されている。
【特許文献１】特開２００２−１９７９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
プラズマディスプレイパネルは大型の薄型ディスプレイとして、優れた性能を有している。現在市場では３０インチ以上の大型のパネルが製造されている。近年、プラズマディスプレイパネルを従来のような大型のパネルだけではなく、２６インチ位の中型でフルＨＤクラスの高精細のディスプレイにも用いることが検討されている。
【０００６】
しかしながら、放電セルサイズを微細化すると、例えばセルサイズが１００μｍ以下となった場合には、放電セルＣが狭くなりすぎ、放電空間が縮小し、発光効率が著しく低下してしまうといった問題があった。これは、単位放電セルのサイズが小さくなると、プラズマの陽光柱（陰極と陽極との間の空間のプラズマ）が充分に大きくとれなくなるので、それにより輝度の低下や発光効率の低下を招く結果となっていた。
【０００７】
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、放電セルサイズを減少させても十分なる輝度や発光効率を得ることができるプラズマディスプレイパネルの駆動方法を提供することが本発明の目的である。
【課題を解決するための手段】
【０００８】
請求項１に係る発明のプラズマディスプレイパネルの駆動方法は、放電空間を介して互いに対向する前面基板及び背面基板と、前記前面基板の内面に配置され各々が表示ラインを構成する複数の行電極対と、前記背面基板の内面に前記行電極対と交差する方向に配列され前記行電極対との各交差位置に表示セルを構成する複数の列電極とを備えたプラズマディスプレイパネルの駆動方法であって、前記行電極対を構成する前記行電極間に複数のサスティンパルスを表示ライン毎に印加して線順次走査を行うと共に、表示ライン毎に映像信号に基づいて前記複数の列電極各々にアドレス電位を個別に印加するサスティンステップを含み、前記サスティンステップの表示ライン毎の期間において、前記複数の列電極各々には負極性の基準電位から正極性側に向けて徐々に変化する電位を前記アドレス電位として印加することを特徴としている。
【発明を実施するための最良の形態】
【０００９】
請求項１に係る発明によるプラズマディスプレイパネルの駆動方法を用いれば、サスティンステップの表示ライン毎の期間において、複数の列電極各々には個別に映像信号の輝度に対応した負極性の基準電位から正極性側に向けて徐々に変化する電位をアドレス電位として印加するので、線順次サスティン放電の際に生じる放電遅れ時間のばらつきによる輝度特性のばらつきを抑えることができる。これにより、放電セルサイズを減少させても十分なる輝度や発光効率を得ることができる。更に、表示ライン毎の期間の最初には列電極に印加する抑制電位の最大値が現われるが、この抑制電位を低減することができ消費電力を低減することができる。
【実施例】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図２は、本発明の駆動方法が適用されたプラズマディスプレイ装置の構成を示している。このプラズマディスプレイ装置は、プラズマディスプレイパネル１２０、同期分離回路２０１、タイミングパルス発生回路２０２、Ａ／Ｄ変換器２０３、フレームメモリ２０４、メモリ制御回路２０５、出力処理回路２０６、読出タイミング信号発生回路２０７、行電極駆動回路２１０及び列電極駆動回路２１２を備えている。
【００１２】
プラズマディスプレイパネル１２０は、例えば、図１に示したものと同様の構成を有し、２次元表示画面の横方向（水平方向）に各々伸張して配列されたＸ行電極である行電極Ｘ１〜Ｘａ及びＹ行電極である行電極Ｙ１〜Ｙａが形成され、縦方向（垂直方向）に各々伸張して配列された列電極Ｄ１〜Ｄｂ、が形成されている。互いに隣接するもの同士で対を為す行電極対（Ｘ１，Ｙ１）、（Ｙ１，Ｘ２）、（Ｘ２，Ｙ２）、……、（Ｘａ，Ｙａ）が各々、プラズマディスプレイパネル１２０における第１表示ライン〜第２ａ−１表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｂ各々との各交叉部にて囲まれた領域)には、画素を担う放電セルＣ１，１〜Ｃ２ａ−１，ｂが形成されている。
【００１３】
プラズマディスプレイ１２０では、複数の行電極対のうちの放電が行われる１行電極対を順次切り替えにより線順次走査すると共に、この走査に同期して背面基板側の列電極Ｄ１〜Ｄｂに入力映像信号に基づいたアドレス電位を各々印加することにより表示駆動が行われる。表示駆動時には行電極対の行電極各々の電位は行方向の各放電セルにおいてほぼ同一電位になり、列毎のアドレス電位に応じて１行の放電セル毎に発光輝度（消灯を含む）が設定される。すなわち、行電極の電圧印加状態で各列電極に、映像信号に基づいたアドレス電位が抑圧電圧として印加され、その抑圧電位レベルに応じて行電極間の放電による発光輝度の階調（明暗の輝度レベル）が制御できる。これを表示ライン毎に実行することにより映像信号に応じた画像表示が可能となる。
【００１４】
プラズマディスプレイパネル１２０の列電極Ｄ１〜Ｄｂ各々は列電極駆動回路２１２に接続され、行電極Ｘ１〜Ｘａ及び行電極Ｙ１〜Ｙａ各々は行電極駆動回路２１０に接続されている。
【００１５】
行電極駆動回路２１０は上記の各行電極対の行電極間にサスティンパルスを印加して放電セルの走査を行う。列電極駆動回路２１２は、行電極対（Ｘ１，Ｙ１）、（Ｙ１，Ｘ２）、（Ｘ２，Ｙ２）、……、（Ｘａ，Ｙａ）の線順次走査に同期して、上記の映像信号に基づいたアドレス電位を各列電極Ｄ１〜Ｄｂに印加する。
【００１６】
読出タイミング信号発生回路２０７は列電極駆動回路２１２と行電極駆動回路２１０の同期制御を行う。
【００１７】
同期分離回路２０１は、供給された入力映像信号中から水平及び垂直同期信号を抽出してこれらをタイミングパルス発生回路２０２に供給する。タイミングパルス発生回路２０２は、これら抽出された水平及び垂直同期信号に基づいた抽出同期信号タイミングパルスを発生してこれをＡ／Ｄ変換器２０３、メモリ制御回路２０５及び読出タイミング信号発生回路２０７の各々に供給する。Ａ／Ｄ変換器２０３は、上記抽出同期信号タイミングパルスに同期して入力映像信号を１画素毎に対応したディジタル画素データに変換し、これをフレームメモリ２０４に供給する。
【００１８】
メモリ制御回路２０５は、上記抽出同期信号タイミングパルスに同期した書込信号及び読出信号をフレームメモリ２０４に供給する。フレームメモリ２０４は、書込信号に応じて、Ａ／Ｄ変換器２０３から供給された各画素データを順次記憶する。また、フレームメモリ２０４は、読出信号に応じて、記憶している画素データを順次読み出して次段の出力処理回路２０６へ供給する。読出タイミング信号発生回路２０７は、放電発光動作を制御するための各種タイミング信号を発生してこれらを行電極駆動回路２１０及び出力処理回路２０６の各々に供給する。出力処理回路２０６は、読出しタイミング信号発生回路２０７からのタイミング信号に同期させて、フレームメモリ２０４から供給された画素データを列電極駆動回路２１２に供給する。列電極駆動回路２１２は、出力処理回路２０６から供給される各画素データに応じたアドレス電位（抑圧電位）を発生してプラズマディスプレイパネル１２０の列電極Ｄ１〜Ｄｂに印加する。
【００１９】
かかる本発明の駆動方法においては、１フレームは、リセット放電期間（リセットステップ）、サスティン放電期間（サスティンステップ）、消去放電期間（消去放電ステップ）から構成されている。
【００２０】
行電極駆動回路２１０は、駆動パルスとして、プラズマディスプレイパネル１２０の全ての行電極対間で、リセット放電期間にデータ書き込み時の放電を安定させるリセットパルスを生成し、サスティン放電期間には線順次走査と共に放電を維持するためのサスティンパルスを生成し、更に消去放電期間維に持発光放電を停止するための消去パルスを生成する。
【００２１】
行電極駆動回路２１０は、これらの駆動パルスを上記読出タイミング信号発生回路２０７から供給される各種のタイミング信号に応じたタイミングにてパネル本体１２０の行電極Ｘ１〜Ｘａ，Ｙ１〜Ｙａに印加する。
【００２２】
このように、行電極駆動回路２１０は表示ライン毎に行電極間にサスティンパルスを印加して放電を線順次走査にて生じせしめる機能を有し、列電極駆動回路２１２は放電を抑制する放電抑制電位を列電極に選択的に印加する機能を有する。行電極駆動回路２１０は、行電極Ｘ１〜Ｘａへのサスティンパルスを生成するＸドライバを、行電極Ｙ１〜Ｙａへのサスティンパルスとは逆位相のサスティンパルスを生成するＹドライバを含んでいる。
【００２３】
図３はかかるプラズマディスプレイ装置の行電極Ｘ１〜Ｘａ，Ｙ１〜Ｙａ及び列電極Ｄ１〜Ｄｂに印加される駆動パルスの波形及びそのタイミングを示している。
【００２４】
先ず、リセット放電期間（リセットステップ）中では行電極駆動回路２１０は全ての行で同時に行電極対の行電極間に矩形及び漸次変化する逆極性のリセットパルスを印加する。すなわち、行電極Ｘ１〜Ｘａには正極性の矩形リセットパルスが印加され、行電極Ｙ１〜Ｙａには、負極性の漸次変化するリセットパルスが印加される。これによりリセット放電が生じて全ての放電セルＣ１，１〜Ｃ２ａ−１，ｂの初期化が行われ、よって、全ての放電セルＣ１，１〜Ｃ２ａ−１，ｂ内の壁電荷状態が一様となる。
【００２５】
次に、線順次サスティン放電期間（サスティンステップ）において、行電極駆動回路２１０は表示ライン順に行電極対（Ｘ１，Ｙ１）、（Ｙ１，Ｘ２）、（Ｘ２，Ｙ２）、……、（Ｘａ，Ｙａ）にサスティンパルスを印加してサスティン放電を線順次走査にて生じせしめる。その行電極対をなす行電極間に印加されるサスティンパルスの波形は、互いに位相が１８０度ずれている。各行電極対のどちらか一方の行電極のみにサスティンパルスが印加された場合には放電は発生しない。行電極対の双方の行電極に同時にサスティンパルスが逆位相で印加されるとその期間だけ放電が発生する。
【００２６】
第１表示ラインの走査期間には、行電極対のＸ１、Ｙ１に着目すると、先ず、行電極Ｘ１に正極性のサスティンパルス（例えば、＋９５Ｖのパルス電位）が印加されると、ほぼ同時に行電極Ｙ１に負極性のサスティンパルス（例えば、−９５Ｖのパルス電位）が印加される。これにより、行電極Ｙ１の負極性のサスティンパルスが立ち下がるタイミングで行電極間Ｘ１、Ｙ１で放電電流が発生する。これに合わせて、列電極Ｄ１〜Ｄｂの各々にアドレス電位が印加されることにより、第１表示ラインのセルのうちの入力映像信号によって発光状態に割り当てられた放電セルがそのアドレス電位に応じた輝度で発光することになる。次いで、行電極Ｘ１、Ｙ１各々に印加されるサスティンパルスが反転し、行電極Ｘ１に負極性のサスティンパルスが印加されると、行電極Ｙ１に正極性のサスティンパルスが印加されると、発光状態に割り当てられたセルの行電極Ｘ１，Ｙ１間において放電電流が生じる。これ以降の第１表示ラインの走査期間においても行電極Ｘ１，Ｙ１間で互いに逆極性のサスティンパルスが印加されることが繰り返される。
【００２７】
次に、第２表示ラインの走査期間になると、行電極Ｘ１は接地電位（０Ｖ）になるので、第１表示ラインの放電セルでは消光するが、行電極Ｙ１には負極性のサスティンパルスと正極性のサスティンパルスとが交互に印加され続ける。行電極Ｘ２には行電極Ｙ１のサスティンパルスの反転に同期して負極性のサスティンパルスと正極性のサスティンパルスとが交互に印加される。先ず、負極性のサスティンパルスが印加される行電極Ｙ１と、正極性のサスティンパルスが印加される行電極Ｘ２とからなる行電極対において放電電位差が生成され、これに合わせて、列電極Ｄ１〜Ｄｂの各々にアドレス電位が印加されることにより、第２表示ラインの放電セルが発光する。
【００２８】
次いで、同様の動作により、行電極対Ｘ２，Ｙ２の第３表示ライン、行電極対Ｙ２，Ｘ３の第４表示ライン、……の順に放電セルが発光する。
【００２９】
このように、本発明の駆動方法によれば、各表示ラインのサスティン放電は線順次に行われるので、表示は線順次に行なわれる。プラズマディスプレイパネルのいわゆるサブフィールド法を用いた駆動方式におけるスキャン動作がサスティン動作に置き換わっている。また、サブフィールド法を用いた駆動方式におけるスキャンパルスは１サブフィードにおいて１表示ラインにつき１パルスであるが、本発明の駆動方法では、サスティンパルスの数は１フィールドにおいて１表示ライン当たり１ないし１０回程度であり、そのサスティンパルスの発生は１表示ラインの表示期間に亘って継続する。
【００３０】
以上のような、ＡＣ型線順次放電発光法における輝度の階調制御は、サスティン放電期間中の各列電極の電位、すなわちアドレス電位の大小で制御される。列電極のアドレス電位は発光輝度を関係する放電電流を抑制するために抑制電位と呼ばれる。列電極のアドレス電位が負側に大きい（例えば、−１９０Ｖ）場合には、行電極対の行電極各々のサスティンパルスの電位が一定でも、電子の進入領域が抑制され、放電電流や発光効率が低くなる。列電極のアドレス電位が０Ｖ付近の電位の場合には放電電流は最大となる。列電極の電位が正側に大きい場合には、イオンの進入領域が抑制され、放電電流や、発光効率が小さくなる。かかる輝度の階調制御をＲＧＢ各々について行うことにより色合いの調節を行うことができる。
【００３１】
本発明の駆動方法においては、サスティン放電期間に各表示ラインについて輝度階調制御を行なうために、図４に示すように、列電極のアドレス電位がサスティンパルスの反転に同期して変化される。
【００３２】
この図４の実施例では、サスティン放電期間の１表示ライン分の期間（走査期間）を５つのサスティン期間ＳＵＳ１〜ＳＵＳ５に分けて輝度階調制御が行われている。第１サスティン期間ＳＵＳ１ではＸ行電極では正極性のサスティンパルスが印加され、Ｙ行電極では負極性のサスティンパルス（図４には図示せず）が印加され、第２サスティン期間ＳＵＳ２ではＸ行電極では負極性のサスティンパルスが印加され、Ｙ行電極では正極性のサスティンパルスが印加され、それがその後のサスティン期間ＳＵＳ３〜ＳＵＳ５でも繰り返される。列電極にアドレス電位として印加される抑制電位は第１サスティン期間ＳＵＳ１では−８０Ｖ、第２サスティン期間ＳＵＳ２では−６０Ｖ、第３サスティン期間ＳＵＳ３では−４０Ｖ、第４サスティン期間ＳＵＳ４では−２０Ｖ、第５サスティン期間ＳＵＳ５では０Ｖに制御されている。
【００３３】
この実施例について更に説明する前に、抑制電位を第１サスティン期間だけ印加した場合について説明する。図５はサスティン放電期間の１表示ライン分の期間を８つのサスティン期間ＳＵＳ１〜ＳＵＳ８に分割して輝度階調制御を行う場合のサスティンパルス、抑制電位及び放電電流を示している。図５の輝度階調制御では、最初のサスティン期間ＳＵＳ１だけにサスティンパルスの印加に同期して列電極に負極性の抑制電位が印加されている。なお、図５において、Ｘ行電極に印加されるサスティンパルスは破線で示され、Ｙ行電極に印加されるサスティンパルスは実線で示されている。サスティンパルスの電圧はＳＵＳ１〜ＳＵＳ８の順に徐々に低下されている。放電電流については、Ｘ行電極から見た放電電流の方向（Ｘ行電極からＹ行電極に流れる場合を正電流とし、Ｙ行電極からＸ行電極に流れる場合を負電流とする）を実線で示している。Ｙ行電極から見た放電電流の方向（Ｙ行電極からさ行電極に流れる場合を正電流とし、Ｘ行電極からＹ行電極に流れる場合を負電流とする）を破線で示している。
【００３４】
この図５の例では、サスティン期間ＳＵＳ１に印加される抑圧電位は−８０Ｖであり、この電位の印加により第１サスティン期間ＳＵＳ１の放電が完全に抑えられている。次の第２サスティン期間ＳＵＳ２において、列電極は０Ｖの電位となるので、列電極の抑圧電位による放電抑制が解除される。よって、僅かな放電電流が瞬間的に発生する。
【００３５】
第３サスティン期間ＳＵＳ３と第４サスティン期間ＳＵＳ４とでは、サスティンパルスが印加される毎にスパイク状で放電電流が発生し、ＳＵＳ３，ＳＵＳ４の順にその放電電流のピーク値は増加する。また、そのＳＵＳ３，ＳＵＳ４の順にサスティンパルスの電圧は徐々に低下しており、それにもかかわらず放電電流は増加している。これは主に壁電荷、空間電荷などの増大による影響のためと考えられる。
【００３６】
第６サスティン期間ＳＵＳ６以降は、上記の電荷の影響が薄れてくるために、サスティンパルス電位の低下により、次第に放電電流は減少する。
【００３７】
放電電流は、上記のように、サスティン期間ＳＵＳ１におけるサスティンパルスの印加に同期して列電極に印加される抑制電位に応じて変化する。その抑制電位を０Ｖ，−５０Ｖ，−８０Ｖ，−１００Ｖ，−１２５Ｖと設定した場合のサスティン期間ＳＵＳ１〜ＳＵＳ８各々における放電電流のピーク値は例えば、図６に示すようになる。この図５から分かるように、放電電流のピ−ク値は図６の手前側ほど、すなわち抑制電位が負側に大であるほど抑制効果の増大の影響で低下傾向となる。
【００３８】
このように、第１サスティン期間ＳＵＳ１に列電極に印加する抑制電位を制御することにより、一定の範囲内での放電電流の制御が可能であるので、輝度の階調制御が可能である。しかしながら、実際にはこの方法では放電遅れ時間が小さい場合には問題にはならないが、放電遅れ時間が大きくなった場合には、次のような不具合が生じる。放電遅れ時間は列電極に印加される抑制電位が大きくなるのに従って大きくなる。更に、放電遅れ時間は統計的にばらつきが生じる。このばらつきによって放電電荷量、すなわち放電電流にもばらつきが生じるので、映像信号に対応した輝度が得られず適切な輝度階調制御が難しくなる。
【００３９】
図７(a)及び(b)は、第１サスティン期間ＳＵＳ１に列電極に印加される抑制電位を−８０Ｖとした場合と、−１００Ｖとした場合の放電電流波形の時間軸上位置を示している。いずれの場合においても第１サスティン期間ＳＵＳ１の放電電流は０である。列電極への印加抑制電位を−８０Ｖとしたときには、図７(a)に示すように、第２サスティン期間ＳＵＳ２の放電電流はＹ行電極に印加されているサスティンパルスが立ち下がる前にほぼ０となる。列電極への抑制電位を−１００Ｖとした場合には、図７(b)に示すように、第２サスティン期間ＳＵＳ２の放電電流がまだ大きな値を示しているうちにサスティンパルスが立ち下がっている。このように列電極への抑制電位を負側に大きくすると、放電遅れ時間が大きくなり、放電電流のピーク値は低下してしまう。
【００４０】
放電遅れが小さい場合の放電電流波形が図８に符号Ａで示す如きであるとすると、放電遅れが大きい場合の放電電流波形は図８に符号Ｂで示すようになる。符号Ａの放電電流の電荷移動量が１００とすると、符号Ｂの放電電流の電荷移動量は８０となる。放電電流はＹ行電極のサスティンパルスの立下りによりピ−ク値付近から急激に０付近に減少する。それにより、サスティンパルス３個分による、電荷の移動量は８０となる。この値は放電遅れ時間が小さい場合に比べて約２０％少ない電荷の移動量である。更に、この放電遅れ時間は統計的にばらつくので放電電流も約２０％の範囲でばらつくことになる。
【００４１】
このように、放電遅れ時間が生じると、放電電流が完全に下がりきらないうちに、サスティンパルスが立ち下がるため、放電電流が急減し、十分の輝度が得られない等の不具合が生じる。
【００４２】
これに対し、本発明の駆動方法においては、３サスティン期間ＳＵＳ１〜ＳＵＳ３で示すと、列電極に印加される抑制電位は図９に示すように、第１サスティン期間ＳＵＳ１では−８０Ｖ、第２サスティン期間ＳＵＳ２では−６０Ｖ、第３サスティン期間ＳＵＳ３では０Ｖとされる。この図９の場合には、図８の例に比べて、放電電流の時間軸上の分布は、符号Ａで示すように、全体的に左方向に移動し、第２サスティン期間ＳＵＳ２ではサスティンパルスが立下がる前に放電が終了する。また、放電電流のピ−ク付近ではサスティンパルスは立下らないので、第２サスティン期間ＳＵＳ２の放電電流は抑制電位が−１００Ｖの場合に比べて増加するが、第２サスティン期間ＳＵＳ２においても列電極に抑制電位が印加されることにより、第２及び第３サスティン期間ＳＵＳ２，ＳＵＳ３の放電電流が抑制される。その結果、第１、第２、及び第３サスティン期間ＳＵＳ１〜ＳＵＳ３に亘る電荷移動量の総和を図８に符号Ａで示した放電遅れ時間の小さい場合と同じ値の１００に保つことができる。
【００４３】
また、図９に符号Ｂで示すように、仮に大きな放電遅れ時間が生じたとしても、サスティンパルスの立下りで強制終了させられる電流分は極めて小さい値なので、電荷移動量は９７と放電遅れ時間が小さい場合に比べてほとんど変わらない放電電流となる。
【００４４】
更に、図９で示した実施例では、１表示ラインにつき３つのサスティンパルスが印加されているが、図４に示したように、１表示ラインにつき各行電極に５つのサスティンパルスを印加する場合には、−８０Ｖ，−６０Ｖ，−４０Ｖ，−２０Ｖ，０Ｖのように５段階の抑制電位を列電極に印加しても良い。このように、抑制電位の段階を多くすることで、本発明の効果はより大きくなる。
【００４５】
図４に示した実施例では、全てのサスティン期間において、サスティンパルスの立下りや立ち上がり時の放電電流がピ−ク時の半分より小さい値に制御することができる。
【００４６】
また、列電極電位を調節することで、立下り、立ち上がり時の放電電流値をより小さくできる。これにより、各々のサスティン期間内の列電極電位の調節により、放電遅れによる、輝度のばらつきも、一定の範囲内に低減できる。
【００４７】
１表示ラインにつきｎ個（ｎは２以上の整数）の第１サスティン期間ＳＵＳ１〜第ｎサスティン期間ＳＵＳnが設定される場合には、ｎの基準輝度Ｂ1〜Ｂn（ただし、Ｂ1＞Ｂ2＞Ｂ3……＞Ｂn−2＞Ｂn-1＞Ｂn）として発光輝度Ｂを、Ｂ1≦Ｂ，Ｂ2≦Ｂ＜Ｂ1，Ｂ3≦Ｂ＜Ｂ2，Ｂ4≦Ｂ＜Ｂ3，……，Ｂn≦Ｂ＜Ｂn-1，０≦Ｂ＜Ｂnのｎ＋１段階の輝度階調制御することができる。基準電位Ｖ1，Ｖ2，Ｖ3，……，Ｖn-1，ＶnはＶ1＜Ｖ2＜Ｖ3……＜Ｖn-1＜Ｖn＜０である。この場合には、第１サスティン期間ＳＵＳ1〜第ｎサスティン期間ＳＵＳnの各々の１サスティン期間を第ｍサスティン期間ＳＵＳmとして示すと、映像信号の輝度が第ｍ基準輝度と第ｍ＋１基準輝度との間の輝度であるときには第１サスティン期間ないし第ｍサスティン期間において、第１基準電位ないし第ｍ基準電位を前記アドレス電位として対応する列電極に印加し、第ｍ＋１サスティン期間ないし第ｎサスティン期間において、前記第ｎ基準電位より大なる電位又は接地電位を前記アドレス電位として対応する列電極に印加する。
【００４８】
例えば、図４の実施例のように、１表示ラインにつき５つのサスティン期間ＳＵＳ１〜ＳＵＳ５が設定される場合には、５つの基準輝度Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５（ただし、Ｂ１＞Ｂ２＞Ｂ３＞Ｂ４＞Ｂ５）として映像信号に基づいた発光輝度Ｂを、Ｂ１≦Ｂ，Ｂ２≦Ｂ＜Ｂ１，Ｂ３≦Ｂ＜Ｂ２，Ｂ４≦Ｂ＜Ｂ３，Ｂ５≦Ｂ＜Ｂ４，０≦Ｂ＜Ｂ５の６段階の輝度階調制御することができる。この場合には、各サスティン期間ＳＵＳ１〜ＳＵＳ５の抑制電位が段階毎に図１０に示すように設定される。図１０においてＶ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜０である。０Ｖは接地電位である。
【００４９】
また、本発明の駆動方法においては、１表示ラインにつきｎの第１サスティン期間ＳＵＳ１〜第ｎサスティン期間ＳＵＳnが設定される場合に、１６の基準輝度Ｂ1〜Ｂn（ただし、Ｂ1＞Ｂ2＞Ｂ3……＞Ｂn−2＞Ｂn-1＞Ｂn）として発光輝度Ｂを、Ｂ2≦Ｂ＜Ｂ1，Ｂ3≦Ｂ＜Ｂ2，Ｂ4≦Ｂ＜Ｂ3，……，Ｂn≦Ｂ＜Ｂn-1，０≦Ｂ＜Ｂnのｎ段階の輝度階調制御することができる。基準電位Ｖ1，Ｖ2，Ｖ3，……，Ｖn-1，ＶnはＶ1＜Ｖ2＜Ｖ3……＜Ｖn-1＜Ｖn＜０である。この場合に、第１サスティン期間ＳＵＳ1〜第ｎサスティン期間ＳＵＳn各々のサスティン期間を第ｍサスティン期間ＳＵＳmとすると（ｍは１以上でｎ以下である）、映像信号の輝度が第ｍ基準輝度と第ｍ＋１基準輝度（ただし、ｍ＋１は２以上でｎ以下の整数）との間の輝度であるときには第１サスティン期間ないし第ｍサスティン期間において、第１基準電位ないし第ｍ基準電位を前記アドレス電位として対応する列電極に印加し、第ｍ＋１サスティン期間において連続関数で得られた電位を前記アドレス電位として対応する列電極に印加し、第ｍ＋２サスティン期間ないし第ｎサスティン期間において、前記第ｎ基準電位より大なる電位又は接地電位を前記アドレス電位として対応する列電極に印加する。
【００５０】
抑圧電位は連続関数Ｖm×(Ｂm−Ｂ)/(Ｂm−Ｂm+1)で計算し、その計算結果の抑圧電位が１列電極に印加される。なお、ここで、ｍ＋１は２以上でｎ以下である。第ｎサスティン期間ＳＵＳnではＢm+1の代わりに０Ｖ（接地電位）が用いられ、抑圧電位の算出の連続関数はＶm×(Ｂm−Ｂ)/(Ｂm−０)となる。映像信号に基づいた１列電極についての発光輝度Ｂが基準輝度Ｂm以上であるときには抑圧電位は０Ｖとして１列電極に印加される。
【００５１】
図１１は１表示ラインにつき１６のサスティン期間ＳＵＳ１〜ＳＵＳ１６が設定される場合には、１６の基準輝度Ｂ１〜Ｂ１６（ただし、Ｂ１＞Ｂ２＞Ｂ３……＞Ｂ１４＞Ｂ１５＞Ｂ１６）として発光輝度Ｂを、Ｂ２≦Ｂ＜Ｂ１，Ｂ３≦Ｂ＜Ｂ２，Ｂ４≦Ｂ＜Ｂ３，……，Ｂ１６≦Ｂ＜Ｂ１５，０≦Ｂ＜Ｂ１６の１６段階の輝度階調制御することができる。この場合には、各サスティン期間ＳＵＳ１〜ＳＵＳ１６の抑制電位が段階毎に図１１に示すように設定される。
【００５２】
図１２は図１１の実施例を３Ｄグラフで示している。この方法を用いれば、連続的な輝度階調制御ができる。図１２でＸ軸は輝度を示し、Ｙ軸は列電極電位を示している。奥行き方向のＺ軸は時間を示している。輝度Ｂの発光を行う場合には図１２中の矢印で示されるように各サスティン期間において列電極に電位が印加される。図１２中の輝度Ｂの場合は第１サスティン期間ＳＵＳ1には列電極電位は第１基準電位Ｖ1が印加され、第２サスティン期間ＳＵＳ2には基準電位Ｖ2から連続関数を用いて計算して得られた電位が印加され、第３、第４サスティン期間には列電極には０Ｖの電位が印加されている。
【００５３】
上記の各実施例においては、第１サスティン期間（ＳＵＳ１）に列電極に加える抑制電位の絶対値が１００（Ｖ）以上の場合には図１３に示すように、放電電流のピ−ク値が大きな低下するので、抑制電位の絶対値が１００（Ｖ）以上の範囲での放電電流の制御は避けるべきである。
【００５４】
なお、上記した実施例においては、アドレス電位をサスティン期間に対応させて基準電位Ｖ1から段階的に変化させているが、１表示ラインの走査期間において基準電位Ｖ1から連続的に変化させても良い。また、アドレス電位を段階的に変化させる場合においても常にサスティン期間に対応させて変化させる必要はない。例えば、サスティン期間の途中で変化させても良い。更に、１表示ラインの走査期間の最終のアドレス電位は上記実施例では０Ｖになっているが、これに限定されない。例えば、正極性の電位が最終のアドレス電位であっても良い。
【００５５】
また、上記の実施例においては、サスティンパルスの振幅が１表示ラインの期間内においてサスティン期間ＳＵＳ毎に減衰しているが、増加又は一定でも良い。
【００５６】
以上のように、本発明によるプラズマディスプレイパネルの駆動方法を用いれば、放電遅れ時間のばらつきによる輝度特性のばらつきを抑えることができる。また連続的な階調制御を行なうことができる。更に、第１サスティン期間には列電極に印加する抑制電位の最大値が現われるが、抑制電位を徐々に低減するので消費電力を低減させることができる。
【図面の簡単な説明】
【００５７】
【図１】プラズマディスプレイパネルの構造を示す図である。
【図２】本発明が適用されたプラズマディスプレイ装置の構成を示すブロック図である。
【図３】図２の装置において行電極及び列電極に印加される駆動パルスの波形及びそのタイミングを示す図である。
【図４】本発明の実施例として行電極及び列電極各々の電位の変化を示す波形図である。
【図５】第１サスティン期間のみに抑圧電位を列電極に印加する場合の行電極及び列電極各々の電位変化並びに放電電流を示す波形図である。
【図６】第１サスティン期間に列電極に印加される抑制電位を変化させた放電電流の変化を示す図である。
【図７】列電極に印加される抑制電位が−８０Ｖと−１００Ｖとの場合の放電電流の波形を示す図である。
【図８】第１サスティン期間のみに抑圧電位を列電極に印加する場合のサスティン放電時の電荷移動量を説明する図である。
【図９】本発明の実施例のサスティン放電時の電荷移動量を説明する図である。
【図１０】輝度階調制御における輝度範囲毎の各サスティン期間の列電極電位を示す図である。
【図１１】本発明の他の実施例として輝度階調制御における輝度範囲毎の各サスティン期間の列電極電位を示す図である。
【図１２】図１１の実施例を用いた場合のＸ及びＹ行電極並びに列電極各々の電位の変化を示す３Ｄグラフである。
【図１３】抑制電位と放電電流のピーク値の低下との関係を示す図である。
【符号の説明】
【００５８】
１２０  プラズマディスプレイパネル
２０２  タイミングパルス発生回路
２０４  フレームメモリ
２０５  メモリ制御回路
２０６  出力処理回路
２０７  読出タイミング信号発生回路
２１０  行電極駆動回路
２１２  列電極駆動回路
【図１】
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【図２】
2008268590.tif 000004
【図３】
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【図４】
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【図５】
2008268590.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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