(57)【要約】【課題】信号の漏れ経路を削減し、高周波領域で使用される受動素子の特性を向上させる半導体装置を提供する。【解決手段】半導体装置１００は、第１導電型の半導体基板１０１と、半導体基板１０１上に形成された第２導電型の第１半導体層１０２と、第１半導体層１０２上に、絶縁膜１０３を介して形成された受動素子１０４とを備える。半導体基板１０１は電源装置１０５の一方の極の端子に電気的に接続されると共に、第１半導体層１０２は第１のインピーダンス素子１０６を介して電源装置１０５の他方の極の端子に電気的に接続されることにより、半導体基板１０１と第１半導体層１０２との間に逆バイアスが印加される。【選択図】図１
2008042066.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型の第１半導体層と、
前記第１半導体層上に、絶縁膜を介して形成された受動素子とを備え、
前記半導体基板は電源装置の一方の極の端子に電気的に接続されると共に、前記第１半導体層は第１のインピーダンス素子を介して前記電源装置の他方の極の端子に電気的に接続されることにより、前記半導体基板と前記第１半導体層との間に逆バイアスが印加されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１半導体層と前記絶縁膜との間に形成された少なくとも１つの第１導電型の第２半導体層を更に備え、
前記第２半導体層が第２のインピーダンス素子を介して前記電源装置の前記一方の極の端子に電気的に接続されることにより、前記第１半導体層と前記第２半導体層との間に逆バイアスが印加されることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第２半導体層の側面は、前記第１半導体層に接することを特徴とする半導体装置。
【請求項４】
請求項２又は３において、
前記第２半導体層と前記絶縁膜との間に形成された少なくとも１つの第２導電型の第３半導体層を更に備え、
前記第３半導体層が前記第１のインピーダンス素子を介して前記電源装置の前記他方の極に電気的に接続されることにより、前記第２半導体層と前記第３半導体層との間に逆バイアスが印加されることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第１半導体層を複数部分に分割するように、少なくとも１つのトレンチ分離が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１半導体層の複数部分の少なくとも１つと前記絶縁膜との間に形成された第１導電型の第４半導体層を更に備え、
前記第４半導体層が第２のインピーダンス素子を介して前記電源装置の前記一方の極の端子に電気的に接続されることにより、前記第１半導体層と前記第４半導体層との間に逆バイアスが印加されることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１つにおいて、
前記第１及び第２のインピーダンス素子は、いずれも１００Ω以上のインピーダンスを有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１つにおいて、
前記第１及び第２のインピーダンス素子は、いずれも、抵抗素子、インダクタ素子、容量素子を利用したインピーダンス素子及び配線抵抗を利用したインピーダンス素子のうち、少なくとも１つを用いて構成されることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１つにおいて、
前記受動素子は、抵抗素子、インダクタ素子及び容量素子の少なくとも１つを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波領域において使用される抵抗素子・インダクタ素子・容量素子と配線等の受動素子を備える半導体装置の構造に関する。
【背景技術】
【０００２】
近年、電子機器、特に携帯電話及び携帯端末等の移動体通信の技術が急速に進歩し、装置が小型化、高性能化及び薄型化する傾向にある。これに伴い、半導体集積回路も小型高集積化及び低消費電力化が進んでいる。その中で、高周波で動作するインダクタ素子及び容量素子等の受動素子は、半導体チップに内蔵することが当たり前になってきている。
【０００３】
しかし、シリコン基板上に、絶縁膜を介して抵抗素子、インダクタ素子及び容量素子等の受動素子を形成すると、該受動素子とシリコン基板との間に寄生容量が発生する。このため、高周波で半導体装置に入力される信号がこの寄生容量を介してシリコン基板に漏れる。このような信号の漏れを生じる漏れ経路の形成は、受動素子の性能を劣化させる要因となっている。
【０００４】
このことについての対策として、例えば、酸化膜の厚さを大きくすることにより受動素子と半導体基板との間に発生する基板容量を小さくする方法がある。また、シリコン基板の抵抗値を大きくする技術も知られている。
【０００５】
特許文献１にも、シリコン基板と受動素子との間に生じる寄生容量を削減する一つの方法が開示されている。これは、導電率の低い材料が充填されたトレンチをシリコン基板に形成することにより、インダクタ素子を形成する導電体とシリコン基板との間に発生する寄生容量を小さくし、これによって漏れ電流を抑制する技術である。
【０００６】
また、一般に現在用いられている受動素子としては、非特許文献１に記載されている構造が挙げられる。ここでは、例えば受動素子の例としてのインダクタ素子において、インダクタを形成するアルミ配線とシリコン基板との間にはＰ型又はＮ型の導電体層が存在する構造となっている。
【０００７】
現状では、シリコン基板と受動素子との間に発生する寄生容量に関する対策は特に取られていない。
【特許文献１】特許第３０５３６１３号公報
【非特許文献１】Systematic Analysis and Modeling of Integrated Inductor and Transformers in RF IC Design
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記した技術、つまり、酸化膜の厚さを大きくする技術及びシリコン基板の抵抗値を大きくする技術は、受動素子とシリコン基板との間に発生する寄生容量を削減するためには有効である。しかし、これらの方法を実施するためには、半導体装置を製造するためのプロセスの大きな見直しを要し、高いコストがかかるため、実際には使用されていないのが現状である。
【０００９】
このことに鑑み、本発明は、従来の製造プロセスに大幅な変更を要することなく、受動素子と半導体基板との間に生じる寄生容量を削減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、半導体基板上に形成された第２導電型の第１半導体層と、第１半導体層上に、絶縁膜を介して形成された受動素子とを備え、半導体基板は電源装置の一方の極の端子に電気的に接続されると共に、第１半導体層は第１のインピーダンス素子を介して電源装置の他方の極の端子に電気的に接続されることにより、半導体基板と第１半導体層との間に逆バイアスが印加される。
【００１１】
本発明の半導体装置によると、半導体基板と第１半導体層との界面のｐｎ接合において、逆バイアスの印加により空乏層が拡大する。これによって、受動素子と半導体基板との間に構成される寄生容量が小さくなるため、この間のインピーダンスが大きくなる。この結果として、受動素子から半導体基板への高周波信号の漏れ経路が削減されることにより、受動素子の性能劣化が抑制される。
【００１２】
更に、本発明の半導体装置は、従来の製造プロセスにおいても行なっていたのと同様の工程を用いて製造することができる。そのため、製造プロセスの見直し等が不要であり、製造コストの増加も抑制することができる。
【００１３】
以上のように、従来の製造プロセスを用いて製造可能であり、漏れ経路が削減されていることにより性能の向上した受動素子を備える半導体装置を実現することができる。
【００１４】
尚、第１半導体層と絶縁膜との間に形成された少なくとも１つの第１導電型の第２半導体層を更に備え、第２半導体層が第２のインピーダンス素子を介して電源装置の一方の極の端子に電気的に接続されることにより、第１半導体層と第２半導体層との間に逆バイアスが印加されることが好ましい。
【００１５】
このようにすると、第１半導体層と第２半導体層との間のｐｎ接合においても、逆バイアスの印加により空乏層が拡大する。拡大した該空乏層は、半導体基板と第１半導体層との間における空乏層と同様に、受動素子から半導体基板への漏れ経路を削減する効果を示す。この結果、寄生容量に起因する受動素子の性能劣化をより確実に抑制することができる。また、このような構造についても、従来と同様のプロセスによって製造することができる。
【００１６】
また、第２半導体層の側面は、第１半導体層に接することことが好ましい。つまり、第２半導体層は、第１半導体層の上面から埋め込まれるように形成されていることが好ましい。
【００１７】
このようにすると、第２半導体層の側面においても第１半導体層とのｐｎ接合が構成される。このため、第２半導体層の下方に加えて、第２半導体層の側面においても第１半導体層と接してｐｎ接合が構成され、逆バイアスによりこの位置における空乏層も拡大される。
【００１８】
このことから、第１半導体層及び第２半導体層の部分において、半導体層の主面方向の漏れ経路についても削減することができる。言い換えると、受動素子から第１半導体層及び第２半導体層の部分を通って受動素子に戻るような漏れ経路を削減することができる。
【００１９】
また、第２半導体層と絶縁膜との間に形成された少なくとも１つの第２導電型の第３半導体層を更に備え、第３半導体層が第１のインピーダンス素子を介して電源装置の他方の極に電気的に接続されることにより、第２半導体層と第３半導体層との間に逆バイアスが印加されることが好ましい。
【００２０】
このようにすると、第２半導体層と、第３半導体層との間においてもｐｎ接合が構成され、逆バイアスによりこのｐｎ接合においても空乏層が拡大される。このような空乏層により、受動素子から半導体基板への漏れ経路を削減する効果を更に確実なものとすることができる。
【００２１】
また、第１半導体層を複数部分に分割するように、少なくとも１つのトレンチ分離が形成されていることが好ましい。
【００２２】
このようにすると、複数部分に分割された第１半導体層の各部分の間における漏れ経路の形成を、トレンチ分離より防止することができる。このため、半導体基板の主面方向についての漏れ経路の形成が削減されるため、受動素子の性能劣化をより確実に抑制することができる。
【００２３】
また、第１半導体層の複数部分の少なくとも１つと絶縁膜との間に形成された第１導電型の第４半導体層を更に備え、第４半導体層が第２のインピーダンス素子を介して電源装置の一方の極の端子に電気的に接続されることにより、第１半導体層と第４半導体層との間に逆バイアスが印加されることが好ましい。
【００２４】
このようにすると、第１半導体層と第４半導体層との間にもｐｎ接合が構成され、逆バイアスによりこのようなｐｎ接合においても空乏層が拡大する。これにより、受動素子から半導体基板への漏れ経路の形成を抑制し、受動素子の性能劣化を確実に抑制することができる。
【００２５】
また、第１及び第２のインピーダンス素子は、いずれも１００Ω以上のインピーダンスを有することが好ましい。
【００２６】
それぞれのインピーダンス素子は、いずれも、電源装置に対する電気的接続がＡＣ的に接地となることを防ぐために設けられている。これにより、電源装置に向かってリーク電流の経路が形成されるのを防ぐことができる。インピーダンスの値は、ＡＣ的接地を防ぐために必要な程度であればよい。例として、１００Ω以上のインピーダンスを有するインピーダンス素子を用いると、このような効果を確実に得ることができる。
【００２７】
また、第１及び第２のインピーダンス素子は、いずれも、抵抗素子、インダクタ素子、容量素子を利用したインピーダンス素子及び配線抵抗を利用したインピーダンス素子のうち、少なくとも１つを用いて構成されることが好ましい。
【００２８】
第１及び第２のインピーダンス素子は、このような構成として実現されていても良い。
【００２９】
また、受動素子は、抵抗素子、インダクタ素子及び容量素子の少なくとも１つを含むことが好ましい。
【００３０】
受動素子の例として、このような素子であっても良い。
【発明の効果】
【００３１】
本発明の半導体装置によると、半導体基板とその上に形成された絶縁膜との間に半導体層を設け且つそこに形成されるｐｎ接合に逆バイアスを印加することにより空乏層を拡大する。これにより、絶縁膜上に形成される受動素子と半導体基板との間に形成される寄生容量が大きくなるため、インピーダンスの増大により受動素子から半導体基板への漏れ経路が削減される。この結果、漏れ電流が軽減し、受動素子の性能が向上する。
【００３２】
このような半導体装置は、従来の半導体製造プロセスにおいても行なわれていた工程によって製造することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態の半導体装置１００を示す模式図である。
【００３４】
半導体装置１００は、本実施形態において第１導電型がｐ型であるものとして、ｐ型半導体基板１０１を用いて形成されている。この場合、第２導電型がｎ型であるため、ｐ型半導体基板１０１上にはｎ型第１半導体層１０２が形成されている。更に、ｐ型半導体基板１０１及びｎ型第１半導体層１０２を覆う絶縁膜１０３が形成され、絶縁膜１０３上には、ｎ型第１半導体層１０２の上方に位置するように受動素子１０４が形成されている。
【００３５】
ここで、受動素子１０４の具体例としては、インダクタ素子がある。また、ｎ型第１半導体層１０２は、ｐ型半導体基板１０１の少なくとも一部の上に形成されていればよい。
【００３６】
また、電源装置１０５の一方の極の端子、ここではマイナス端子と、ｐ型半導体基板１０１とが電気的に接続される。更に、第１のインピーダンス素子１０６を介して、電源装置１０５のプラス端子と、ｎ型第１半導体層１０２とが電気的に接続される。
【００３７】
この結果、ｐ型半導体基板１０１とマイナス端子とが電気的に接続されると共に、ｎ型第１半導体層１０２とプラス端子とが電気的に接続されるのであるから、ｐ型半導体基板１０１及びｎ型第１半導体層１０２には逆バイアスが印加されることになる。このため、ｐ型半導体基板１０１とｎ型第１半導体層１０２との界面に構成されるｐｎ接合において、空乏層が広がる。
【００３８】
このことから、ｐ型半導体基板１０１と受動素子１０４との間に生じる寄生容量が小さくなるため、受動素子１０４からｐ型半導体基板１０１に漏れる信号経路が削減される。信号の漏れは受動素子１０４の性能が劣化する原因となっているため、信号の漏れ経路が削減されることにより性能劣化が抑制され、結果として、受動素子１０４の性能が向上することになる。
【００３９】
尚、以上では第１導電型がｐ型であり且つ第２導電型がｎ型であるものとして説明したが、この逆に、第１導電型がｎ型であり且つ第２導電型がｐ型である構成を取っても良い。この場合、電源装置１０５に対する電気的接続についても、プラス端子及びマイナス端子を逆にする。つまり、図１の場合とは導電型が逆のｎ型である基板（１０１に相当）は電源装置１０５のプラス端子に接続すると共に、ｐ型である第１半導体層（１０２に相当）は第１のインピーダンス素子１０６を介して電源装置１０５のマイナス端子に接続する。これにより、逆バイアスを印加してｐｎ接合における空乏層を拡大し、本実施形態の半導体装置として効果を発揮する。
【００４０】
また、受動素子１０４の具体例としては、先に挙げたインダクタ素子の他、抵抗素子又は容量素子であっても良いし、配線を受動素子と考えることも可能である。
【００４１】
また、ｎ型第１半導体層１０２は、第１のインピーダンス素子１０６を介して電源装置１０５のプラス端子と電気的に接続されることにより、ｎ型第１半導体層１０２が電源装置１０５のプラス端子に対してＡＣ（交流）的に接地となることを防いでいる。ＡＣ的な接地となった場合、ｎ型第１半導体層１０２から電源装置１０５に向かってリーク電流の経路が形成されるため、これを防ぐことが必要である。そこで、第１のインピーダンス素子１０６を設けている。
【００４２】
また、第１のインピーダンス素子１０６は、抵抗素子、インダクタ素子、容量素子を利用したインピーダンス素子及び配線抵抗を利用したインピーダンス素子の少なくとも１つを含む構造を有する。このような第１のインピーダンス素子１０６は、所定の高いインピーダンス、例えば１００Ω以上のインピーダンスを有するようにすると、電源装置に対するＡＣ的な接地を確実に防止し、このことにより漏れ経路の形成を防止することができる。具体的なインピーダンスの値は、ＡＣ的接地を防止できる程度の大きさとして個々の装置に応じて決定すればよい。
【００４３】
次に、本発明の半導体装置１００は、次のようにして製造することができる。つまり、ｐ型半導体基板１０１に対し、例えばイオン注入によりｎ型不純物を導入し、ｎ型第１半導体層１０２を形成する。次に、例えばＣＶＤ法によってシリコン酸化膜等からなる絶縁膜１０３を形成する。この後、公知の方法により、絶縁膜１０３上に受動素子１０４を形成する。更に、電源装置１０５に対する電気的接続を行なうための配線等についても、公知の方法によって形成することができる。
【００４４】
このように、本実施形態の半導体装置１００は、従来の製造プロセスにおいても行なわれていた工程の組み合わせによって製造可能であり、製造プロセスの大幅な変更及び見直し等を必要としない。このため、半導体装置１００を製造するための製造コストの増加は抑制されている。
【００４５】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置１００ａについて、図面を参照して説明する。図２は、半導体装置１００ａの構造を説明する図である。
【００４６】
図２に示すように、半導体装置１００ａは、第１の実施形態における半導体装置１００と同様に、ｐ型半導体基板１０１を用いて形成されている。ｐ型半導体基板１０１上にはｎ型第１半導体層１０２が形成され、その上を覆うようにｐ型第２半導体層１２１が形成されている。更に、ｐ型半導体基板１０１及びｐ型第２半導体層１２１を覆うように絶縁膜１０３が形成され、このような絶縁膜１０３を介して、ｎ型第１半導体層１０２の上方に受動素子１０４が形成されている。
【００４７】
また、電源装置１０５のマイナス端子とｐ型半導体基板１０１とが電気的に接続される。更に、第１のインピーダンス素子１０６を介して電源装置１０５のプラス端子とｎ型第１半導体層１０２とが電気的に接続されると共に、第２のインピーダンス素子１２２を介してマイナス端子とｐ型第２半導体層１２１とが電気的に接続される。
【００４８】
以上に説明した本実施形態の半導体装置１００ａは、第１の実施形態の半導体装置１００と比較すると、ｐ型第２半導体層１２１が追加され、それに伴い、第２のインピーダンス素子１２２を介した電気的接続が更に行なわれた構造を有している。
【００４９】
このような構成であるため、ｐ型半導体基板１０１とｎ型第１半導体層１０２との界面におけるｐｎ接合と、ｎ型第１半導体層１０２とｐ型第２半導体層１２１との界面におけるｐｎ接合との両方において、印加される逆バイアスによって空乏層が拡大している。
【００５０】
このため、ｐ型半導体基板１０１と受動素子１０４との間に生じる寄生容量が、第１の実施形態の半導体装置１００に比べて更に確実に小さくなり、受動素子１０４からｐ型半導体基板１０１への信号の漏れ経路についても確実に削減される。このように、ｐ型第２半導体層１２１を設けてｎ型第１半導体層１０２との間に逆バイアスを印加することにより、受動素子１０４の性能劣化がより確実に抑制される。結果として、より性能の高い受動素子１０４を備える半導体装置１００ａが実現する。
【００５１】
尚、第１の実施形態の場合と同様、本実施形態においても、ｐ型とｎ型とを逆にしても良い。この場合、やはり電源装置１０５に対する電気的接続について、いずれもプラス端子・マイナス端子を逆にする。
【００５２】
また、受動素子１０４についても、第１の実施形態の場合と同様に、インダクタ素子、抵抗素子又は容量素子等を適用することができる。
【００５３】
また、第１のインピーダンス素子１０６及び第２のインピーダンス素子１２２を用いる理由についても、第１の実施形態の場合と同様に、ＡＣ的な接地を防ぐことにより、電源装置１０５に対する漏れ経路の形成を防ぐことである。
【００５４】
更に、本実施形態の半導体装置１００ａについても、従来の半導体装置を製造する際にも行なっていた工程の組み合わせによって製造することができる。つまり、製造プロセスについての大きな見直し等は不要であり、製造コストの増加は抑制されている。
【００５５】
（第３の実施形態）
次に、本発明の第２の実施形態に係る半導体装置１００ｂについて、図面を参照して説明する。図３は、半導体装置１００ｂの構造を説明する図である。
【００５６】
図３に示すように、半導体装置１００ｂは、第１の実施形態における半導体装置１００と同様に、ｐ型半導体基板１０１を用いて形成されている。ｐ型半導体基板１０１上には、ｎ型第１半導体層１０２が形成され、その上面から埋め込まれるようにしてｐ型第２半導体層１２１ａが形成されている。本実施形態ではｐ型第２半導体層１２１ａは２つ形成されているが、１つだけであっても良いし、３つ以上でも構わない。但し、ｐ型第２半導体層１２１ａの側面が、ｎ型第１半導体層１０２に接するように配置されている。言い換えると、
更に、ｐ型半導体基板１０１、ｎ型第１半導体層１０２及びｐ型第２半導体層１２１ａ上を覆うように絶縁膜１０３が形成され、その上に、ｎ型第１半導体層１０２の上方に位置するように、受動素子１０４が形成されている。
【００５７】
また、電源装置１０５のマイナス端子とｐ型半導体基板１０１とが電気的に接続される。更に、第１のインピーダンス素子１０６を介して電源装置１０５のプラス端子とｎ型第１半導体層１０２とが電気的に接続されると共に、第２のインピーダンス素子１２２を介してマイナス端子とｐ型第２半導体層１２１ａのそれぞれとが電気的に接続される。この結果、ｐ型半導体基板１０１とｎ型第１半導体層１０２、ｎ型第１半導体層１０２とｐ型第２半導体層１２１ａに、それぞれ逆バイアスが印加されることになる。
【００５８】
以上に説明した本実施形態の半導体装置１００ｂを第２の実施形態の半導体装置１００ａと比較すると、ｐ型第２半導体層１２１ａの形状がｐ型第２半導体層１２１とは異なっている。つまり、ｎ型第１半導体層１０２と絶縁膜１０３との間に挟まれるｐ型の半導体層が形成されている点では同じである。しかし、第２の実施形態の場合にはｐ型第２半導体層１２１がｎ型第１半導体層１０２上を覆っていたのに対し、本実施形態の場合、ｐ型第２半導体層１２１ａはｎ型第１半導体層１０２に上面から埋め込まれた形を取っている。
【００５９】
第２の実施形態の場合には、ｐ型半導体基板１０１の主面に沿って広がる形状を有するｐｎ接合がｎ型第１半導体層１０２とｐ型第２半導体層１２１との界面に構成されていた。このｐｎ接合は、ｐ型第２半導体層１２１の底部に構成されている。これにより、受動素子１０４からｐ型半導体基板１０１に向かう信号漏れ経路を削減する効果を発揮している。
【００６０】
これに対し、本実施形態の場合、ｐ型第２半導体層１２１ａは平面的にｎ型第１半導体層１０２の内側に形成され、その側面がｎ型第１半導体層１０２に接している。つまり、ｎ型第１半導体層１０２とｐ型第２半導体層１２１ａとの界面は、ｐ型第２半導体層１２１ａの底部に加え、側部にも構成される。本実施形態でもｎ型第１半導体層１０２とｐ型第２半導体層１２１ａとには逆バイアスが印加されているから、ｐ型第２半導体層１２１ａの底部及び側部のｐｎ接合において空乏層が拡大する。
【００６１】
このため、受動素子１０４からｐ型半導体基板１０１に向かう、ｐ型半導体基板１０１の厚さ方向の信号漏れ経路を削減することに加え、ｐ型半導体基板１０１の主面方向の信号漏れ経路についても確実に削減することができる。主面方向の信号漏れ経路とは、受動素子１０４から絶縁膜１０３を通ってｎ型第１半導体層１０２に入り、再び絶縁膜１０３を通って受動素子１０４に戻るような経路である。ｐ型第２半導体層１２１ａの側面において空乏層が広がっていることにより、このような漏れ経路が削減される。
【００６２】
以上のようにして、本実施形態の半導体装置１００ｂによると、受動素子１０４からｐ型半導体基板１０１に向かう信号漏れ経路と、受動素子１０４からｎ型第１半導体層１０２に入って受動素子１０４に戻る信号漏れ経路との両方を削減することができる。このため、受動素子１０４の性能劣化を抑制した半導体装置１００ｂとなっている。
【００６３】
尚、本実施形態においても、ｐ型とｎ型とを逆にすると共に、電源装置１０５に対する電気的接続について、プラス端子・マイナス端子を逆にする構成を取っても良い。また、受動素子１０４についても、インダクタ素子、抵抗素子又は容量素子等を適用することができる。更に、第１及び第２のインピーダンス素子（１０６及び１２２）を用いる理由についても、第１及び第２の実施形態の場合と同様に、ＡＣ的な接地を防ぎ、電源装置１０５に対する漏れ経路の形成を防ぐことである。
【００６４】
更に、本実施形態の半導体装置１００ｂについても、従来の半導体装置を製造する際にも行なっていた工程の組み合わせによって製造することができる。つまり、製造プロセスについての大きな見直し等は不要であり、製造コストの増加は抑制されている。
【００６５】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置１００ｃについて、図面を参照して説明する。図４は、半導体装置１００ｃの構造を説明する図である。
【００６６】
図４に示すように、半導体装置１００ｃは、第１の実施形態における半導体装置１００と同様に、ｐ型半導体基板１０１を用いて形成されている。ｐ型半導体基板１０１上にはｎ型第１半導体層１０２が形成され、その上に、ｐ型第２半導体層１２１が形成されている。更に、ｐ型第２半導体層１２１上に、ｎ型第３半導体層１４１が形成されている。
【００６７】
また、ｐ型半導体基板１０１、ｎ型第１半導体層１０２、ｐ型第２半導体層１２１及びｎ型第３半導体層１４１を覆うように絶縁膜１０３が形成されている。ｎ型第１半導体層１０２の上方には、絶縁膜１０３を介して受動素子１０４が形成されている。
【００６８】
また、電源装置１０５のマイナス端子とｐ型半導体基板１０１とが電気的に接続される。更に、第１のインピーダンス素子１０６を介して、電源装置１０５のプラス端子とｎ型第１半導体層１０２とが電気的に接続されると共に、プラス端子とｎ型第３半導体層１４１とが電気的に接続される。更に、第２のインピーダンス素子１２２を介して、マイナス端子とｐ型第２半導体層１２１とが電気的に接続される。この結果、ｐ型半導体基板１０１とｎ型第１半導体層１０２、ｎ型第１半導体層１０２とｐ型第２半導体層１２１、ｐ型第２半導体層１２１とｎ型第３半導体層１４１に、それぞれ逆バイアスが印加されることになる。
【００６９】
以上の構成により、それぞれ逆バイアスの印加されたｐｎ接合部分において空乏層が広がるため、信号漏れ経路を削減することができる。特に、ｐ型第２半導体層１２１上に更にｎ型第３半導体層１４１が設けられていることにより、第２又は第３の実施形態の場合に比べて更に確実に漏れ経路の削減が可能である。
【００７０】
ここで、図４において、ｐ型第２半導体層１２１は、第３の実施形態の場合と同様にｎ型第１半導体層１０２に上面から埋め込まれるように形成されている。しかし、第２の実施形態におけるｐ型第２半導体層１２１のように、ｎ型第１半導体層１０２上を覆っていても良い。また、図４では単一のｐ型第２半導体層１２１となっているが、図３のｐ型第２半導体層１２１ａのように複数形成されていても良い。
【００７１】
更に、ｎ型第３半導体層１４１についても、ｐ型第２半導体層１２１に埋め込まれる構成（図５の構成）及びｐ型第２半導体層１２１上を覆う構成のいずれであっても良く、単数及び複数のいずれであっても良い。このような各半導体層の形状及び形成数については、特に限定するものではなく、必要に応じて設定すればよい。
【００７２】
下層の半導体層の上面から埋め込まれる構成を取っている部分では、第３の実施形態において説明したように、ｐ型半導体基板１０１の主面方向における漏れ経路の削減を行なうことができる。
【００７３】
尚、導電型を逆にしてバイアスの向きを逆にする構成であっても良いこと、受動素子１０４としてインダクタ素子、抵抗素子又は容量素子等を適用することができること、第１及び第２のインピーダンス素子はＡＣ的な接地を防ぐために用いられること、従来の装置と同様の製造工程により製造が可能であること等は、既に説明した他の実施形態の場合と同様である。
【００７４】
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置１００ｄについて、図面を参照して説明する。図５は、半導体装置１００ｄの構造を説明する図である。
【００７５】
図５に示すように、半導体装置１００ａは、第１の実施形態における半導体装置１００と同様に、ｐ型半導体基板１０１を用いて形成されている。ｐ型半導体基板１０１上にはｎ型第１半導体層１０２が形成され、これは絶縁体を溝に埋め込んだ構造のトレンチ分離１５１によって３つの部分（１０２ａ、１０２ｂ及び１０２ｃ）に分割されている。更に、ｐ型半導体基板１０１、ｎ型第１半導体層１０２及びトレンチ分離１５１を覆うように絶縁膜１０３が形成されると共に、絶縁膜１０３上に、ｎ型第１半導体層１０２の上方に位置するように受動素子１０４が形成されている。
【００７６】
また、電源装置１０５のマイナス端子とｐ型半導体基板１０１とが電気的に接続される。更に、第１のインピーダンス素子１０６を介して、電源装置１０５のプラス端子とｎ型第１半導体層１０２の３つの部分（１０２ａ、１０２ｂ及び１０２ｃ）のそれぞれとが電気的に接続される。このことから、ｐ型半導体基板１０１と、ｎ型第１半導体層１０２の３つの部分それぞれとの界面におけるｐｎ接合部分において、空乏層が逆バイアス印加によって拡大している。
【００７７】
以上のように、本実施形態の半導体装置１００ｄは、第１の実施形態の半導体装置１００に対してｎ型第１半導体層１０２を分割するトレンチ分離１５１を追加した構成となっている。
【００７８】
半導体装置１００ｄにおいて、空乏層の拡大により、第１の実施形態等の場合と同様に受動素子１０４からｐ型半導体基板１０１への信号漏れ経路の形成が削減されている。
【００７９】
更に、絶縁体であるトレンチ分離１５１によってｎ型第１半導体層１０２が分割されているため、個々の部分間（例えば、部分１０２ａと部分１０２ｂとの間）は絶縁されていることになる。このため、ｎ型第１半導体層１０２の異なる部分同士を結ぶような信号漏れ経路が形成されることはなく、ｐ型半導体基板１０１の主面方向に関する信号漏れ経路が削減されることになる。
【００８０】
このように、トレンチ分離１５１が設けられていることにより、半導体装置１００ｄは、第１の実施形態の半導体装置１００に比べて受動素子１０４の性能劣化がより確実に抑制されている。
【００８１】
尚、本実施形態の場合も、導電型及び印加バイアスの向きを逆にした構成であっても良い。また、受動素子１０４としては、やはりインダクタ素子、抵抗素子又は容量素子であっても良いし、配線を受動素子と考えることも可能である。第１のインピーダンス素子１０６の使用目的についても他の実施形態と同様である。
【００８２】
更に、半導体装置１００ｄについても、トレンチ分離１５１の形成には公知の方法を用いることができるから、製造プロセスの見直し等は不要となっている。
【００８３】
例えば、ｎ型第１半導体層１０２まで形成した後に、ｐ型半導体基板１０１に達する溝をエッチング等により形成し、該溝を絶縁体（例えば酸化シリコン等）によって充填することによりトレンチ分離１５１を形成する。
【００８４】
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体装置１００ｅについて、図面を参照して説明する。図６は、半導体装置１００ｅの構造を説明する図である。
【００８５】
図６に示す半導体装置１００ｅは、第５の実施形態の半導体装置１００ｄに対し、ｐ型第４半導体層１６１を追加すると共に、これに伴って第２のインピーダンス素子１２２を介した電気的接続を行なった構造である。ｐ型第４半導体層１６１は、ｎ型第１半導体層１０２上で且つ絶縁膜１０３に覆われるように形成され、トレンチ分離１５１によって３つの部分１６１ａ、１６１ｂ及び１６１ｃに分割されている。また、ｐ型第４半導体層１６１の３つの部分は、それぞれ第２のインピーダンス素子１２２を介して電源装置１０５のマイナス端子に電気的に接続されている。これ以外の点については、第５の実施形態の半導体装置１００ｄと同様であるから、同じ符号を用いることによって詳しい説明は省略する。
【００８６】
以上のような構成を有することにより、第５の実施形態の半導体装置１００ｄと同様の効果に加え、ｐ型第４半導体層１６１とｎ型第１半導体層１０２との間のｐｎ接合においても空乏層が逆バイアスによって拡大されるため、信号漏れ経路を削減する効果が高くなっている。
【００８７】
尚、図６の半導体装置１００ｅでは、ｎ型第１半導体層１０２の３つの部分（１０２ａ、１０２ｂ及び１０２ｃ）全ての上にｐ型第４半導体層１６１の３つの部分（１６１ａ、１６１ｂ及び１６１ｃ）がそれぞれ順に形成されており、これは好ましい構成である。しかし、ｎ型第１半導体層１０２の部分のうち少なくとも１つの上にｐ型第４半導体層１６１が形成されていれば、ｐ型第４半導体層１６１を設けることの効果は発揮される。
【００８８】
また、ｐ型第４半導体層１６１の各部分は、ｎ型第１半導体層１０２の各部分の上を覆っていても良い。部分１０２ｂ上の部分１６１ｂがこのような構成の例である。また、ｎ型第１半導体層１０２の部分の上面から埋め込まれるような構成であっても良い。部分１０２ａ及び１０２ｃに対する部分１６１ａ及び１６１ｃがそれぞれこのような構成の例となっている。
【００８９】
尚、半導体装置１００ｅの構成は、第２の実施形態の半導体装置１００ａ又は第３の実施形態の半導体装置１００ｂに対し、トレンチ分離１５１を設けたものと考えることもできる。また、ｐ型第４半導体層１６１の上に、更にｎ型の半導体層を設けることも可能である（第４の実施形態の半導体装置１００ｃにトレンチ分離１５１を追加したような構成となる）。
【００９０】
このように、以上に説明した第１〜第６の実施形態における構成は、組み合わせて使用することができる。
【００９１】
尚、第６の実施形態においても、導電型及び印加バイアスの向きを共に逆にすることが可能である。また、受動素子１０４としては、やはりインダクタ素子、抵抗素子、容量素子又は配線であっても良い。更に、製造について、プロセスの見直しその他が不要であることについても他の実施形態と同様である。
【産業上の利用可能性】
【００９２】
本発明の半導体装置は、受動素子から半導体装置等に対して信号が漏れる経路が削減されることにより受動素子の性能劣化が抑制され且つ従来の製造プロセスにおいても行なわれていた工程の組み合わせによって製造することができる。このため、抵抗素子、インダクタ素子及び容量素子等の受動素子を備える半導体装置として有用である。
【図面の簡単な説明】
【００９３】
【図１】図１は、本発明の第１の実施形態に係る半導体装置１００の構成を示す図である。
【図２】図２は、本発明の第２の実施形態に係る半導体装置１００ａの構成を示す図である。
【図３】図３は、本発明の第３の実施形態に係る半導体装置１００ｂの構成を示す図である。
【図４】図４は、本発明の第４の実施形態に係る半導体装置１００ｃの構成を示す図である。
【図５】図５は、本発明の第５の実施形態に係る半導体装置１００ｄの構成を示す図である。
【図６】図６は、本発明の第６の実施形態に係る半導体装置１００ｅの構成を示す図である。
【符号の説明】
【００９４】
１００                          半導体装置
１００ａ〜１００ｅ              半導体装置
１０１                          ｐ型半導体基板
１０２                          ｎ型第１半導体層
１０２ａ、１０２ｂ、１０２ｃ    部分（ｎ型第１半導体層）
１０３                          絶縁膜
１０４                          受動素子
１０５                          電源装置
１０６                          第１のインピーダンス素子
１２１                          ｐ型第２半導体層
１２１ａ                        ｐ型第２半導体層
１２２                          第２のインピーダンス素子
１３１                          ｐ型第３半導体層
１４１                          ｎ型第４半導体層
１５１                          トレンチ分離
１６１                          ｐ型第４半導体層
１６１ａ、１６１ｂ、１６１ｃ    部分（ｐ型第４半導体層）
【図１】
2008042066.tif 000003
【図２】
2008042066.tif 000004
【図３】
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【図４】
2008042066.tif 000006
【図５】
2008042066.tif 000007
【図６】
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