(57)【要約】【課題】本発明は、半導体集積回路及び試験方法に関し、外部負荷の影響を受けずに伝搬遅延試験を行うことを可能とすることを目的とする。【解決手段】伝搬遅延試験時にキャプチャされるパスに含まれ出力バス上の出力段のバッファを有する入出力セルと、入出力セルの該出力バス及び入力バスに接続された外部負荷又は試験装置が接続可能な端子とを備え、入出力セルは、出力段のバッファの出力側でループバックする第１のパスと出力段のバッファの出力側でループバックする第２のパスとを切り替え可能な切り替え手段を有し、通常動作時には第１のパスが選択され、伝搬遅延試験時には第２のパスが選択されるように構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
伝搬遅延試験時にキャプチャされるパスに含まれ、出力バス上の出力段のバッファを有する入出力セルと、
該入出力セルの該出力バス及び入力バスに接続された、外部負荷又は試験装置が接続可能な端子とを備え、
該入出力セルは、該出力段のバッファの出力側でループバックする第１のパスと、該出力段のバッファの出力側でループバックする第２のパスとを切り替え可能な切り替え手段を有し、
通常動作時には該第１のパスが選択され、該伝搬遅延試験時には該第２のパスが選択されることを特徴とする半導体集積回路。
【請求項２】
該切り替え手段は、該半導体集積回路内部或いは外部から入力される試験信号に応答して該第１及び第２のパスを切り替えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点は、該バウンダリスキャンチェーン中の任意の異なる２つのフリップフロップで構成されることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた入力段のバッファ及び出力段のバッファとを有し、
該第１のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該入力段のバッファと該出力段のバッファを含み、
該第２のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含むことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた出力段のバッファとを有し、
該第１のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該出力段のバッファを含み、
該第２のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含むことを特徴とする請求項３記載の半導体集積回路。
【請求項６】
該出力バス上の該出力段のバッファは、該バウンダリスキャンチェーン中の任意の１つのフリップフロップの出力で制御されることを特徴とする請求項４又は５記載の半導体集積回路。
【請求項７】
伝搬遅延試験時にキャプチャされるパスに含まれ出力バス上の出力段のバッファを有する入出力セルと、該入出力セルの該出力バス及び入力バスに接続された外部負荷又は試験装置が接続可能な端子とを備えた半導体集積回路の試験方法であって、
通常動作時には該出力段のバッファの出力側でループバックする第１のパスが選択され、該伝搬試験時には該出力段のバッファの出力側でループバックする第２のパスが選択されるように該入出力セル内の切り替え手段を制御することを特徴とする試験方法。
【請求項８】
該半導体集積回路内部或いは外部から試験信号を該切り替え手段に入力して、該伝搬遅延試験時には該第２のパスを選択させることを特徴とする
請求項７記載の試験方法。
【請求項９】
該半導体集積回路は複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点を該バウンダリスキャンチェーン中の任意の異なる２つのフリップフロップで構成することを特徴とする請求項７又は８記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び試験方法に係り、特に入出力セル経由のパスの高速試験を行う半導体集積回路及び試験方法に関する。
【背景技術】
【０００２】
図１は、従来の半導体集積回路の一例の要部を示す図である。ＬＳＩ回路１は、図１に示す如く接続されたバウンダリスキャンチェーン２、システム回路３−１〜３−４、入出力（ＩＯ：Input Output）セル４及びＩＯパッド５を有する。バウンダリスキャンチェーン２は、バウンダリスキャン試験機能を実現するためのレジスタ（又は、バウンダリスキャン内蔵レジスタ）を構成するフリップフロップ６−１〜６−５（ＦＦ１〜ＦＦ５）を有する。各フリップフロップ６−１〜６−５のクロック入力端子にはスキャンテストクロックＳＴＣＬＫが入力され、ＩＯセル４の制御端子にはフリップフロップ６−５からシステム回路３−４を介してパス制御信号ＰＣＮＴが入力される。ＩＯパッド５と接地との間には、外部負荷（図示せず）が接続される。
【０００３】
伝搬遅延試験（又は、トランジションディレイ試験）では、高速の、即ち、短周期のスキャンテストクロックＳＴＣＬＫを入力することで、フリップフロップ６−１〜６−５間のデータパスの伝搬遅延故障を検出する。スキャンテストクロックＳＴＣＬＫの周波数は例えば約１００ＭＨｚである。このような伝搬遅延試験時にキャプチャされるパスには、上記システム回路３−１〜３−３等とＩＯセル４が含まれる。
【０００４】
図２は、従来のＩＯセル及びその周辺構造を示す図である。図２に示すように、伝搬遅延試験でＩＯセル４を含むパス５００を試験する場合、パス５００の途中にＩＯセル４があるために、ＬＳＩ回路１の試験時の外部負荷８、即ち、試験装置の負荷（容量）の影響が、黒矢印で示すように、パス遅延と信号反射になって現れる。試験装置の負荷は、ＬＳＩ回路１の通常動作時の外部負荷８と比べて大きいため、試験時のＩＯセル４を含むパス５００の遅延も、通常動作時のパス５００の遅延より長くなり、伝搬遅延試験の動作周波数を下げる要因になる。尚、図２において、伝搬遅延試験時にキャプチャされるパス５００にはシステム回路３−２，３−３が含まれ、フリップフロップ６−３はパス５００の始点、フリップフロップ６−４はパス５００の終点を構成する。
【０００５】
例えば、高速インタフェースの入力データを出力部にループバックするセレクタを備えた半導体集積回路が特許文献１にて提案されている。又、入力機能を有する端子の入力特性の試験を、他の入力端子の状態や内部回路のロジックに依存することなく行うことが特許文献２にて提案されている。
【特許文献１】特開平８−６２２９８号公報
【特許文献２】特開平１０−２６６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体集積回路では、伝搬遅延試験を外部負荷の影響を受けずに行うことが難しいという問題があった。
【０００７】
そこで、本発明は、外部負荷の影響を受けず伝搬遅延試験を行うことが可能な半導体集積回路及び試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題は、伝搬遅延試験時にキャプチャされるパスに含まれ、出力バス上の出力段のバッファを有する入出力セルと、該入出力セルの該出力バス及び入力バスに接続された、外部負荷又は試験装置が接続可能な端子とを備え、該入出力セルは、該出力段のバッファの出力側でループバックする第１のパスと、該出力段のバッファの出力側でループバックする第２のパスとを切り替え可能な切り替え手段を有し、通常動作時には該第１のパスが選択され、該伝搬遅延試験時には該第２のパスが選択されることを特徴とする半導体集積回路によって達成できる。
【０００９】
上記の課題は、伝搬遅延試験時にキャプチャされるパスに含まれ出力バス上の出力段のバッファを有する入出力セルと、該入出力セルの該出力バス及び入力バスに接続された外部負荷又は試験装置が接続可能な端子とを備えた半導体集積回路の試験方法であって、通常動作時には該出力段のバッファの出力側でループバックする第１のパスが選択され、該伝搬試験時には該出力段のバッファの出力側でループバックする第２のパスが選択されるように該入出力セル内の切り替え手段を制御することを特徴とする試験方法によって達成できる。
【発明の効果】
【００１０】
本発明によれば、外部負荷の影響を受けずに伝搬遅延試験を行うことが可能な半導体集積回路及び試験方法を実現することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の半導体集積回路では、ＩＯセルが出力段のバッファの出力側でループバックする第１のパスと出力段のバッファの入力側でループバックする第２のパスとを切り替え可能な切り替え手段を有する。通常動作時には、出力段のバッファの出力側をループバックする第１のパスが選択され、伝搬遅延試験時には、出力段のバッファの入力側をループバックする第２のパスが選択される。
【００１２】
これにより、外部負荷の影響を受けずに伝搬遅延試験を行うことが可能となる。又、外部負荷の影響が、ＩＯセルを含むパスのパス遅延と信号反射になって現れることを抑制し、試験装置が接続されたことによる試験装置の負荷（容量）に起因する試験速度への影響を抑制することができる。
以下に、本発明の半導体集積回路及び試験方法の各実施例を、図３以降と共に説明する。
【実施例１】
【００１３】
図３は、本発明の半導体集積回路の第１実施例の要部を示す図である。図３中、図１及び図２と同一部分には同一符号を付し、その説明は省略する。ＬＳＩ回路１１は、半導体装置の単一基板上に形成されている。制御パッド（又は、制御端子）１８には、伝搬遅延試験を示す試験信号ＴＳＴが、ＬＳＩ回路１１内部或いはＬＳＩ回路１１外部から入力される。
【００１４】
ＩＯセル１４は、ＩＯパッド５への出力バスとＩＯパッド５からの入力バスを有する。出力バスには、入力段を構成するプレバッファ２１と、出力段を構成するファイナルバッファ２２が設けられている。他方、入力バスには、入力段を構成するプレバッファ２３と、出力段を構成するファイナルバッファ２４が設けられている。バッファ２２は、フリップフロップ（ＦＦ５）６−５から出力されるバス制御信号ＢＣＴＬにより制御される。バッファ２１，２２を接続する出力バス上のノードと、バッファ２３，２４を接続する入力バス上のノードとは、切り替え部ＳＷ１を介して接続されている。入力バス上で、バッファ２３と、切り替え部ＳＷ１及び入力パスを接続するノードとは、切り替え部ＳＷ２を介して接続されている。切り替え部ＳＷ１のオン／オフ（閉成／開成）状態は、制御パッド１８からインバータ２５を介して供給される試験信号ＴＳＴ（反転試験信号／ＴＳＴ）により制御される。切り替え部ＳＷ２のオン／オフ状態は、制御パッド１８から供給される試験信号ＴＳＴにより制御される。切り替え部ＳＷ１，ＳＷ２及びインバータ２５は、切り替え手段を構成する。
【００１５】
ＬＳＩ回路１１の通常動作時には、試験信号ＴＳＴに応答して切り替え部ＳＷ１はオフ状態に、切り替え部ＳＷ２はオン状態に制御される。他方、ＬＳＩ回路１１の伝搬遅延試験時には、試験信号ＴＳＴに応答して切り替え部ＳＷ１はオン状態に、切り替え部ＳＷ２はオフ状態に制御される。これにより、伝搬遅延試験時には、ＩＯセル１４を含むパス１００を試験する場合、パス１００の途中にＩＯセル１４があるものの、ＬＳＩ回路１１の試験時の外部負荷８、即ち、試験装置の負荷（容量）の影響は、黒矢印で示すように、パス遅延と信号反射になって現れることがない。試験装置の負荷は、ＬＳＩ回路１１の通常動作時の外部負荷８と比べて大きいが、試験時のＩＯセル１４を含むパス１００の遅延は、通常動作時のパス１００の遅延と略同じとなり、伝搬遅延試験の動作周波数を下げる要因にはならない。尚、図３において、伝搬遅延試験時にキャプチャされるパス１００にはシステム回路３−２，３−３とＩＯセル１４が含まれ、フリップフロップ６−３はパス１００の始点、フリップフロップ６−４はパス１００の終点を構成する。
【００１６】
このように、ＩＯセル１４が出力段のバッファ２２の入力側でループバックする切り替え部ＳＷ１を経由するパスと出力側でループバックする切り替え部ＳＷ２を経由するパスとを切り替え可能な構成とし、通常動作時には出力段のバッファ２２の出力側をループバックするパスが選択され、伝搬遅延試験時には出力段のバッファ２２の入力側をループバックするパスが選択されるので、外部負荷の影響を受けずに伝搬遅延試験を行うことが可能となる。又、外部負荷の影響が、ＩＯセル１４を含むパス１００のパス遅延と信号反射になって現れることを抑制し、試験装置が接続されたことによる試験装置の負荷（容量）に起因する試験速度への影響を抑制することができる。
【００１７】
図４は、ＩＯセル１４の他の構成を示す図である。図４では、切り替え部ＳＷ１がトランジスタ３１で構成され、切り替え部ＳＷ２がトランジスタ３２で構成されている。トランジスタ３１，３２及びインバータ２５は、切り替え手段を構成する。
【００１８】
図５は、ＩＯセル１４の他の構成を示す図である。図５では、切り替え部ＳＷ１，ＳＷ２及びインバータ２５の機能が、セレクタ４１により実現される。セレクタ４１の入力端子には、バッファ２１の出力と、バッファ２３の出力とが入力される。セレクタ４１のセレクト端子には、制御パッド１８から供給される試験信号ＴＳＴが入力される。ＬＳＩ回路１１の通常動作時には、試験信号ＴＳＴに応答してセレクタ４１はバッファ２１の出力を選択出力するように制御される。他方、ＬＳＩ回路１１の伝搬遅延試験時には、試験信号ＴＳＴに応答してセレクタ４１はバッファ２３の出力を選択出力するように制御される。セレクタ４１は、切り替え手段を構成する。
【００１９】
図６は、ＩＯセル１４の他の構成を示す図である。図６では、切り替え部ＳＷ１，ＳＷ２及びインバータ２５の機能が、トランジスタ５１及びオア（ＯＲ）回路５２により実現される。又、バッファ２３が省略される。トランジスタ５１は、バッファ２１の出力とバッファ２４の入力との間に設けられ、試験信号ＴＳＴによりオン／オフ状態が制御される。オア回路の一方の入力端子にはバッファ２２の出力が入力され、他方の入力端子には試験信号ＴＳＴが入力される。ＬＳＩ回路１１の通常動作時には、試験信号ＴＳＴに応答してトランジスタ５１がオフ状態に制御され、オア回路５２からはバッファ２２の出力が出力される。他方、ＬＳＩ回路１１の伝搬遅延試験時には、試験信号ＴＳＴに応答してトランジスタ５１がオン状態に制御され、オア回路５２からはバッファ２２の出力が出力されない。トランジスタ５１及びオア回路５２は、切り替え手段を構成する。
【実施例２】
【００２０】
図７は、本発明の半導体集積回路の第２実施例の要部を示す図である。図７中、図３と同一部分には同一符号を付し、その説明は省略する。図７において、ＩＯセル１４Ａは、ＬＳＩ回路１１Ａに設けられた伝搬遅延試験専用の制御パッド（又は、試験端子）１８から入力された試験信号ＴＳＴを入力する構成を有する。
【実施例３】
【００２１】
図８は、本発明の半導体集積回路の第３実施例の要部を示す図である。図８中、図３と同一部分には同一符号を付し、その説明は省略する。図８において、ＩＯセル１４Ｂは、ＬＳＩ回路１１Ｂ内で生成された試験信号ＴＳＴを入力する構成を有する。試験信号ＴＳＴは、ＬＳＩ回路１１内に設けられたＪＴＡＧＴＡＰＣ６１により生成される。ＪＴＡＧＴＡＰＣ６１は、IEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したＴＡＰＣ（Test Access Port Controller）であり、バウンダリスキャン試験機能を実現するためのレジスタ、即ち、フリップフロップ６−１〜６−５により構成されるバウンダリスキャン内蔵レジスタを制御する。ＪＴＡＧＴＡＰＣ６１は、ＬＳＩ回路１１のパッド（又は、端子）１９−１〜１９−４から入力される信号ＴＣＫ，ＴＲＳＴ，ＴＤＩ，ＴＭＳに基づいて試験信号ＴＳＴを生成する。ＪＴＡＧＴＡＰＣ６１には、上記レジスタへのデータ設定やＪＴＡＧＴＡＰＣ６１の制御のためにＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ，ＴＲＳＴなる５つの信号が用意されており、上記信号ＴＣＫ，ＴＲＳＴ，ＴＤＩ，ＴＭＳはそのうちの４つの入力信号であり、上記試験信号ＴＳＴはそのうちの出力信号ＴＤＯに相当する。信号ＴＣＫは、システム回路（又は、デバイス）間を接続するシリアルデータバスのシステムクロック（Test Clock Input）であり、ＬＳＩ回路１１Ｂの試験動作及び通常動作はこのシステムクロックに同期して行われる。信号ＴＭＳは、試験論理を制御する入力信号（Test Mode Select input）である。信号ＴＤＩは、試験論理に対して命令やデータのシリアル入力信号（Test Data Input）である。信号ＴＤＯは、試験論理からのデータのシリアル出力信号（Test Data Output）である。信号ＴＲＳＴは、ＪＴＡＧＴＡＰＣ６１の非同期リセットを行う入力信号であり、オプションである。
【００２２】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）  伝搬遅延試験時にキャプチャされるパスに含まれ、出力バス上の出力段のバッファを有する入出力セルと、
該入出力セルの該出力バス及び入力バスに接続された、外部負荷又は試験装置が接続可能な端子とを備え、
該入出力セルは、該出力段のバッファの出力側でループバックする第１のパスと、該出力段のバッファの出力側でループバックする第２のパスとを切り替え可能な切り替え手段を有し、
通常動作時には該第１のパスが選択され、該伝搬遅延試験時には該第２のパスが選択されることを特徴とする半導体集積回路。
（付記２）  該切り替え手段は、該半導体集積回路内部或いは外部から入力される試験信号に応答して該第１及び第２のパスを切り替えることを特徴とする付記１記載の半導体集積回路。
（付記３）  複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点は、該バウンダリスキャンチェーン中の任意の異なる２つのフリップフロップで構成されることを特徴とする付記１又は２記載の半導体集積回路。
（付記４）  該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた入力段のバッファ及び出力段のバッファとを有し、
該第１のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該入力段のバッファと該出力段のバッファを含み、
該第２のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含むことを特徴とする付記３記載の半導体集積回路。
（付記５）  該入出力セルは、
該出力バス上に設けられた入力段のバッファ及び該出力段のバッファと、
該入力バス上に設けられた出力段のバッファとを有し、
該第１のパスは、該出力バス上の該入力段のバッファと該出力段のバッファ及び該入力バス上の該出力段のバッファを含み、
該第２のパスは、該出力バス上の該入力段のバッファ及び該入力バス上の該出力段のバッファのみを含むことを特徴とする付記３記載の半導体集積回路。
（付記６）  該出力バス上の該出力段のバッファは、該バウンダリスキャンチェーン中の任意の１つのフリップフロップの出力で制御されることを特徴とする付記４又は５記載の半導体集積回路。
（付記７）  該試験信号を生成する、IEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したＴＡＰＣ（Test Access Port Controller）を更に備えたことを特徴とする、付記２記載の半導体集積回路。
（付記８）  伝搬遅延試験時にキャプチャされるパスに含まれ出力バス上の出力段のバッファを有する入出力セルと、該入出力セルの該出力バス及び入力バスに接続された外部負荷又は試験装置が接続可能な端子とを備えた半導体集積回路の試験方法であって、
通常動作時には該出力段のバッファの出力側でループバックする第１のパスが選択され、該伝搬試験時には該出力段のバッファの出力側でループバックする第２のパスが選択されるように該入出力セル内の切り替え手段を制御することを特徴とする試験方法。
（付記９）  該半導体集積回路内部或いは外部から試験信号を該切り替え手段に入力して、該伝搬遅延試験時には該第２のパスを選択させることを特徴とする付記８記載の試験方法。
（付記１０）  該半導体集積回路は複数のフリップフロップで構成されたバウンダリスキャンチェーンを備え、
該伝搬遅延試験時にキャプチャされるパスの始点及び終点を該バウンダリスキャンチェーン中の任意の異なる２つのフリップフロップで構成することを特徴とする付記８又は９記載の試験方法。
（付記１１）  該試験信号は、該半導体集積回路内に設けられたIEEE std 1149.1 Standard Test Access Port and Boundary-Scan Architectureなる規格に適合したＴＡＰＣ（Test Access Port Controller）により生成することを特徴とする、付記９記載の試験方法。
【００２３】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００２４】
【図１】従来の半導体集積回路の一例の要部を示す図である。
【図２】従来のＩＯセル及びその周辺構造を示す図である。
【図３】本発明の半導体集積回路の第１実施例の要部を示す図である。
【図４】ＩＯセルの他の構成を示す図である。
【図５】ＩＯセルの他の構成を示す図である。
【図６】ＩＯセルの他の構成を示す図である。
【図７】本発明の半導体集積回路の第２実施例の要部を示す図である。
【図８】本発明の半導体集積回路の第３実施例の要部を示す図である。
【符号の説明】
【００２５】
２      バウンダリスキャンチェーン
３−１〜３−４      システム回路
５      ＩＯパッド
８      外部負荷
６−１〜６−５      フリップフロップ
１１      ＬＳＩ回路
１４      ＩＯセル
１８      制御パッド
ＳＷ１，ＳＷ２      切り替え部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008089518.tif 000007
【図６】
2008089518.tif 000008
【図７】
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【図８】
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