(57)【要約】【課題】  ブリンキング駆動においてフリッカの発生を抑制することのできる液晶表示装置を提供する。【解決手段】  複数の液晶画素を有する表示パネルＤＰと、前記表示パネルを照明する照明光源部ＢＬと、入力される映像信号ＤＩの１フレーム期間よりも短い１表示フレーム期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部（１３、ＸＤ，ＤＰ）と、前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部（１４，ＬＤ）と、前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部１７ｃとを有する液晶表示装置である。【選択図】図１
2008268436.tif 000002
【特許請求の範囲】
【請求項１】
複数の液晶画素を有する表示パネルと、
前記表示パネルを照明する照明光源部と、
入力される映像信号の１フレーム期間よりも短い１表示フレーム期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部と、
前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部と、
前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部と
を有することを特徴とする液晶表示装置。
【請求項２】
前記光源制御部は、
全液晶画素に前記映像信号が書き込まれて保持された期間を前記照明光源部が点灯する期間とするとともに、該保持された期間中では前記照明光源部が所定の輝度で点灯するように制御することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記液晶表示部は、前記１表示フレームを７５Ｈｚ以上の周波数で更新表示することを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記入力される映像信号を少なくとも１画面ストックする第１のフレームメモリと、
前記液晶表示部に出力する映像信号をストックする第２のフレームメモリとを有し、
前記入出力制御部は、前記映像信号の前記第１のフレームメモリへの書込み動作、前記第１のフレームメモリから第２のフレームメモリへの転送動作、前記第２のフレームメモリからの読出し動作を制御することを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記入力される映像信号を少なくとも１画面ストックする２つのフレームメモリを有し、
前記入出力制御部は、前記２つのフレームメモリを交互に使用して前記映像信号を１画面書き込むと共に、最新の書込みが行われていないフレームメモリから映像信号を読み出して前記液晶表示部に表示することを特徴とする請求項３に記載の液晶表示装置。
【請求項６】
前記液晶画素は非階調画像表示としてベンド配向からスプレイ配向への逆転移を防止する電圧を得るために黒表示を行うＯＣＢモード液晶画素であることを特徴とする請求項３に記載の液晶表示装置。
【請求項７】
前記照明光源部は、ＬＥＤバックライトであることを特徴とする請求項６に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば１表示フレーム期間毎に映像信号に対応した階調表示および映像信号に対応しない黒または特定の中間調となる非階調表示を表示パネルに行わせ、これら階調表示および非階調表示にそれぞれ対応してバックライトを点滅させる液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、この液晶表示パネルを照明するバックライト、並びにこれら表示パネルおよびバックライトを制御する表示制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。
【０００３】
アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタ（ＴＦＴ）からなり、１ゲート線が駆動されたときに導通して１ソース線の電位を１画素電極に印加する。対向基板には、アレイ基板に配置された複数の画素電極に対向するように共通電極が設けられる。一対の画素電極および共通電極はこれら電極間に位置する液晶層の一部である画素領域と共に画素を構成し、画素領域において液晶分子配列を画素電極および共通電極間の電界によって制御する。表示制御回路は複数のゲート線を駆動するゲートドライバ、複数のソース線を駆動するソースドライバ、並びにこれらゲートドライバ、ソースドライバ、およびバックライトを制御するコントローラ回路等を含む。
【０００４】
液晶表示装置が主に動画を表示するテレビ受信機用である場合、液晶分子が良好な応答性を示すＯＣＢモードの液晶表示パネルが用いられている（特許文献１を参照）。この液晶表示パネルでは、液晶が画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源投入前においてほとんど寝ているスプレー配向になる。液晶表示パネルは、電源投入に伴う初期化処理で印加する比較的強い電界によりこれら液晶をスプレー配向からベンド配向に転移させてから表示動作を行う。
【０００５】
液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このような液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。スプレー配向では、視野角特性がベンド配向に対して大きく異なることから表示異常となる。
【０００６】
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば１フレームの画像を表示するフレーム期間の一部で大きな電圧を液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。
【０００７】
液晶表示パネルは画像データの更新まで表示状態を保持するホールド型表示デバイスであることから、動画表示において観察者の視覚に生じる網膜残像の影響から物体の動きを滑らかに見せることが難しい。上述の黒挿入駆動は画素輝度を擬似的に離散的な疑似インパルス応答の波形にして網膜残像をクリアすることになるため、観察者の視覚によって低下する動画視認性の改善に有効である。
【特許文献１】特開２００２−２０２４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、バックライトは階調表示期間に点灯し黒挿入期間に消灯するブリンキング（点滅）駆動とすることができる。このブリンキング駆動を行った場合において、常時点灯する通常のバックライト駆動方式と比べて、フリッカが強く認識されることが指摘されている。  
フリッカは、画像が点滅等することによりチラツキを感じさせる現象であり、一般に、その点滅周波数が高くなると認識されにくくなることが知られている。しかし、ブリンキング駆動時では、バックライトの消灯期間が長いため、画像の明暗のコントラストが強くなり、この結果、高い周波数で点滅した場合においてもフリッカが認識されると考えられる。通常、６０Ｈｚのフリッカは認識されないとされているが、本発明のように明確にＯＮ−ＯＦＦする場合には６０Ｈｚでもフリッカは認識され、高周波化することが望ましい。
【０００９】
本発明は、かかる事情に鑑みてなされたものであって、ブリンキング駆動においてフリッカの発生を抑制することのできる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明に係る液晶表示装置は、複数の液晶画素を有する表示パネルと、前記表示パネルを照明する照明光源部と、入力される映像信号の１入力フレーム期間よりも短い期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部と、前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部と、前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部とを有する。
【発明の効果】
【００１１】
本発明の液晶表示装置によれば、ブリンキング駆動においてフリッカの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
【００１３】
図１は、この液晶表示装置の概略の回路構成を示す図である。  
液晶表示装置は液晶表示パネルＤＰ、表示パネルＤＰを照明するバックライトＢＬ、表示パネルＤＰおよびバックライトＢＬを制御する表示制御回路ＣＮＴを備える。
【００１４】
液晶表示パネルＤＰは一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。液晶層３は、例えばノーマリホワイトの表示動作のために予めスプレー配向からベンド配向に転移されると共にベンド配向からスプレー配向への逆転移が周期的に印加され黒表示となる電圧により阻止される液晶を液晶材料として含む。
【００１５】
表示制御回路ＣＮＴは、アレイ基板１および対向基板２から液晶層３に印加される液晶駆動電圧により液晶表示パネルＤＰの透過率を制御する。スプレー配向からベンド配向への転移は電源投入時に表示制御回路ＣＮＴにより行われる所定の初期化処理で比較的大きな電界を液晶に印加することにより得られる。  
アレイ基板１では、複数の画素電極ＰＥが透明絶縁基板ＧＬ上において略マトリクス状に配置される。また、複数のゲート線Ｙ（Ｙ１〜Ｙｍ）が複数の画素電極ＰＥの行に沿って配置され、複数のソース線Ｘ（Ｘ１〜Ｘｎ）が複数の画素電極ＰＥの列に沿って配置される。
【００１６】
これらゲート線Ｙおよびソース線Ｘの交差位置近傍には、複数の画素スイッチング素子Ｗが配置される。各画素スイッチング素子Ｗは例えばゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される薄膜トランジスタからなり、対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通する。
【００１７】
各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、それぞれ配向膜ＡＬで覆われ、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の一部である画素領域と共に液晶画素ＰＸを構成する。
【００１８】
複数の液晶画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有する。複数の補助容量線Ｃ１〜Ｃｍは各々対応行の液晶画素ＰＸの画素電極ＰＥに容量結合して補助容量Ｃｓを構成する。補助容量Ｃｓは画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。
【００１９】
表示制御回路ＣＮＴは、ゲートドライバＹＤ、ソースドライバＸＤ、バックライト駆動部ＬＤ、駆動用電圧発生回路４、およびコントローラ回路５を備える。  
ゲートドライバＹＤは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙ１〜Ｙｍを順次駆動する。ソースドライバＸＤは、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘ１〜Ｘｎにそれぞれ出力する。バックライト駆動部ＬＤは、バックライトＢＬを駆動する。駆動用電圧発生回路４は、表示パネルＤＰの駆動用電圧を発生する。コントローラ回路５は、ゲートドライバＹＤ、ソースドライバＸＤおよびバックライト駆動部（ＬＥＤドライバ）ＬＤを制御する。
【００２０】
駆動用電圧発生回路４は、補助容量線Ｃに印加される補償電圧Ｖeを発生する補償電圧発生回路６を含む容量結合駆動を含んでも良い。また、ソースドライバＸＤによって用いられる所定数の階調基準電圧ＶＲＥＦを発生する階調基準電圧発生回路７、および対向電極ＣＴに印加されるコモン電圧Ｖcomを発生するコモン電圧発生回路８を含む。
【００２１】
コントローラ回路５は、周波数変換回路１０、垂直タイミング制御回路１１、水平タイミング制御回路１２、フレーム回路１７、画像データ変換回路１３、およびバックライト制御回路１４を含む。
【００２２】
周波数変換回路１０は、外部信号源ＳＳから入力される同期信号ＳＹＮＣ’の周波数を所定周波数の信号に変換した新たな同期信号ＳＹＮＣ（ＶＳＹＮＣ，ＤＥ）を生成する。  
垂直タイミング制御回路１１は、周波数変換回路１０から入力される同期信号ＳＹＮＣ（ＶＳＹＮＣ，ＤＥ）に基づいてゲートドライバＹＤなどに対する制御信号ＣＴＹを発生する。水平タイミング制御回路１２は、周波数変換回路１０から入力される同期信号ＳＹＮＣ（ＶＳＹＮＣ，ＤＥ）に基づいてソースドライバＸＤに対する制御信号ＣＴＸを発生する。
【００２３】
フレーム回路１７は、複数の画素ＰＸに対して外部信号源ＳＳから入力される画像データＤＩを一時保存すると共に、所定タイミングで画像データ変換回路１３に出力する。  
画像データ変換回路１３は、フレーム回路１７から入力される画像データについて例えば黒挿入２倍速変換を行う。バックライト制御回路１４は、垂直タイミング制御回路１１から出力される制御信号ＣＴＹに基づいてバックライト駆動部（ＬＥＤドライバ）ＬＤを制御する。
【００２４】
画像データは複数の液晶画素ＰＸに対する複数の画素データＤＩからなり、１表示フレーム期間（垂直走査期間Ｖ）毎に更新される。制御信号ＣＴＹはゲートドライバＹＤに供給され、制御信号ＣＴＸは画像データ変換回路１３から変換結果として得られる画素データＤＯと共にソースドライバＸＤに供給される。制御信号ＣＴＹは上述のように順次複数のゲート線Ｙを駆動する動作をゲートドライバＹＤに行わせるために用いられ、制御信号ＣＴＸは画像データ変換回路１３の変換結果として１行分の液晶画素ＰＸ単位に得られ直列に出力される画素データＤＯを複数のソース線Ｘにそれぞれ割り当てると共に出力極性を指定する動作をソースドライバＸＤに行わせるために用いられる。
【００２５】
ゲートドライバＹＤはゲート線Ｙを選択するために例えばシフトレジスタ回路を用いて構成される。ここで、ゲートパルスは、黒挿入用と階調表示用の2種を出力する。
【００２６】
この場合、制御信号ＣＴＹは、第１スタート信号（階調表示開始信号）ＳＴＨＡ、第２スタート信号（黒挿入開始信号）ＳＴＨＢ、クロック信号、および出力イネーブル信号等を含む。
【００２７】
第１スタート信号（階調表示開始信号）ＳＴＨＡは、階調表示開始タイミングを制御する。第２スタート信号（黒挿入開始信号）ＳＴＨＢは、黒挿入開始タイミングを制御する。クロック信号は、シフトレジスタ回路においてこれらスタート信号ＳＴＨＡ，ＳＴＨＢをシフトさせる。出力イネーブル信号は、スタート信号ＳＴＨＡ，ＳＴＨＢの保持位置に対応してシフトレジスタ回路によって所定数ずつ順次または一緒に選択されるゲート線Ｙ１〜Ｙｍへの駆動信号の出力を制御する。
【００２８】
他方、制御信号ＣＴＸはスタート信号、クロック信号、ロード信号、および極性信号等を含む。  
ゲートドライバＹＤは制御信号ＣＴＹの制御により１フレーム期間において２組のゲート線Ｙ１〜Ｙｍを階調表示用および黒挿入用に順次選択し、各行の画素スイッチング素子Ｗを１水平走査期間Ｈだけ導通させる駆動信号としてオン電圧を選択ゲート線Ｙに供給する。画像データ変換回路１３が黒挿入２倍速変換を行う場合、１行分の入力画素データＤＩが１Ｈ毎に出力画素データＤＯとなる１行分の黒挿入用固定画素データＢおよび１行分の階調表示用可変画素データＳに変換される。
【００２９】
階調表示用可変画素データＳは画素データＤＩと同じ階調値であり、黒挿入用固定画素データＢは黒表示の階調値である。１行分の黒挿入用固定画素データＢおよび１行分の階調表示用可変画素データＳの各々はそれぞれＨ／２期間において画像データ変換回路１３から直列に出力される。ソースドライバＸＤは上述の階調基準電圧発生回路７から供給される所定数の階調基準電圧ＶＲＥＦを参照してこれら画素データＢ，Ｓをそれぞれ画素電圧Ｖsに変換し、複数のソース線Ｘ１〜Ｘｎに並列的に出力する。
【００３０】
画素電圧Ｖsは共通電極ＣＥのコモン電圧Ｖcomを基準として画素電極ＰＥに印加される電圧であり、例えばフレーム反転駆動およびライン反転駆動を行うようコモン電圧Ｖcomに対して極性反転される。２倍速の垂直走査速度で黒挿入駆動を行う場合には、例えばライン反転駆動（１Ｈ反転駆動）およびフレーム反転駆動を行うようコモン電圧Ｖcomに対して極性反転される。
【００３１】
また、補償電圧Ｖeは１行分のスイッチング素子Ｗが非導通となるときにこれらスイッチング素子Ｗに接続されるゲート線Ｙに対応した補助容量線ＣにゲートドライバＹＤを介して印加され、これらスイッチング素子Ｗの寄生容量によって１行分の画素ＰＸに生じる画素電圧Ｖsの変動を補償する容量結合駆動であっても良い。
【００３２】
ゲートドライバＹＤが例えばゲート線Ｙ１をオン電圧により駆動してこのゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを導通させると、ソース線Ｘ１〜Ｘｎ上の画素電圧Ｖsがこれら画素スイッチング素子Ｗをそれぞれ介して対応画素電極ＰＥおよび補助容量Ｃｓの一端に供給される。
【００３３】
また、ゲートドライバＹＤはこのゲート線Ｙ１に対応した補助容量線Ｃ１に補償電圧発生回路６からの補償電圧Ｖeを出力し、ゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを１水平走査期間だけ導通させた直後にこれら画素スイッチング素子Ｗを非導通にするオフ電圧をゲート線Ｙ１に出力する。補償電圧Ｖeはこれら画素スイッチング素子Ｗが非導通になったときにこれらの寄生容量によって画素電極ＰＥから引き抜かれる電荷を低減して画素電圧Ｖsの変動、すなわち突き抜け電圧ΔＶｐを実質的にキャンセルする。
【００３４】
図２は、ソースドライバＸＤの構成を概略的に示す図である。  
ソースドライバＸＤは、シフトレジスタ２１、サンプリング・ロードラッチ２２、デジタルアナログ（Ｄ／Ａ）変換回路２３、および出力バッファ回路２４を含む。  
制御信号ＣＴＸには、一行分の画素データの取り込み開始タイミングを制御する水平スタート信号ＳＴＨ、シフトレジスタ２１において水平スタート信号ＳＴＸをシフトさせる水平クロック信号ＣＫＨが含まれている。
【００３５】
シフトレジスタ２１は、水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトし、画素データＤＯを順次直並列変換するタイミングを制御する。サンプリング・ロードラッチ２２は、シフトレジスタ２１の制御により１ライン分の画素ＰＸに対する画素データＤＯを順次ラッチし、並列的に出力する。デジタルアナログ（Ｄ／Ａ）変換回路２３は、画素データＤＯをアナログ形式の画素電圧に変換する。出力バッファ回路２４は、Ｄ／Ａ変換回路２３から得られるアナログ画素電圧をソース線Ｘ１，・・・，Ｘｎに出力する。そして、Ｄ／Ａ変換回路２３は、階調基準電圧発生回路７から発生される複数の階調基準電圧ＶＲＥＦを参照するように構成される。
【００３６】
図３は、液晶表示パネルＤＰの詳細の断面構造を示す図である。  
アレイ基板１は、ガラス板等からなる透明絶縁基板ＧＬ、この透明絶縁基板ＧＬ上に形成される複数の画素電極ＰＥ、およびこれら画素電極ＰＥ上に形成される配向膜ＡＬを含む。
【００３７】
対向基板２はガラス板等からなる透明絶縁基板ＧＬ、この透明絶縁基板ＧＬ上に形成されるカラーフィルタ層ＣＦ、このカラーフィルタ層ＣＦ上に形成される共通電極ＣＥ、およびこの共通電極ＣＥ上に形成される配向膜ＡＬを含む。  
液晶層３は対向基板２とアレイ基板１の間隙に液晶を充填することにより得られる。カラーフィルタ層ＣＦは赤画素用の赤着色層、緑画素用の緑着色層、青画素用の青着色層、およびブラックマトリクス用の黒着色（遮光）層を含む。
【００３８】
図３では、液晶分子１９がスプレイ配向した状態にあるが、駆動時はベンド配向に転移させて用いる。また、液晶表示パネルＤＰはアレイ基板１および対向基板２の外側に配置される一対の位相差板ＲＴ、これら位相差板ＲＴの外側に配置される一対の偏光板ＰＬ、およびアレイ基板１側の偏光板ＰＬの外側に配置される光源用のバックライトＢＬを備える。  
アレイ基板１側の配向膜ＡＬおよび対向基板２側の配向膜ＡＬは互いに平行にラビング処理される。これにより、液晶分子のプレチルト角は約１０°に設定される。
【００３９】
次に、液晶表示装置の動作について図４に示すタイムチャートを参照しつつ説明する。  
第１スタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢはいずれもゲートドライバＹＤに入力されるパルスである。図４では、第２スタート信号ＳＴＨＢが黒挿入率に従って入力され、第１スタート信号ＳＴＨＡが第２スタート信号ＳＴＨＢよりも遅れて入力されている。  
黒挿入率は階調表示用である可変画素電圧の保持期間（すなわち、階調表示期間）に対する黒挿入用である固定画素電圧の保持期間（すなわち、黒挿入期間、いいかえれば非階調表示期間）の比率であるが、ここでは１表示フレーム期間（１Ｖ：垂直走査期間）における黒挿入期間の割合とする。
【００４０】
ゲートドライバＹＤは第２スタート信号ＳＴＨＢをシフトさせて複数のゲート線Ｙ１〜Ｙｍを１水平走査期間Ｈ当たり１本ずつ選択し、１Ｈ期間の前半でゲート線Ｙ１，Ｙ２，Ｙ３，…に駆動信号を出力する。これに対し、ソースドライバＸＤは黒挿入用固定画素データＢ，Ｂ，Ｂ，…の各々を対応１Ｈ期間の前半において画素電圧Ｖｓに変換し、これらを１Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応１Ｈ期間の前半で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。この第２スタート信号ＳＴＨＢに基づいてゲート線Ｙ１，Ｙ２，Ｙ３，…に駆動信号を出力する期間が黒挿入期間である。
【００４１】
この黒挿入期間に続いて、ゲートドライバＹＤは第１スタート信号ＳＴＨＡをシフトさせて複数のゲート線Ｙ１〜Ｙｍを１水平走査期間Ｈ当たり１本ずつ選択し、１Ｈ期間の後半でゲート線Ｙ１，Ｙ２，Ｙ３，…に駆動信号を出力する。これに対し、ソースドライバＸＤは階調表示用可変画素データＳ１，Ｓ２，Ｓ３，…の各々を対応１Ｈ期間の後半において画素電圧Ｖｓに変換し、これらを１Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓは、ゲート線Ｙ１〜Ｙｍの各々が対応１Ｈ期間の後半で駆動される間に１行目，２行目，３行目，４行目…の液晶画素ＰＸに供給される。この第１スタート信号ＳＴＨＡに基づいてゲート線Ｙ１，Ｙ２，Ｙ３，…に駆動信号を出力する期間を階調表示期間の内の書込み期間という。
【００４２】
ここでは、１Ｈごとに極性を反転させるライン反転駆動の例で述べたが、これに限るものではない。画素数が多い場合には１Ｈ期間が短くなり対向電極の充電が十分に完了しない場合が発生する。この場合、1表示フレームを同一の極性で表示するフレーム反転が望ましい。
【００４３】
この書込み期間の後、１表示フレーム期間が終了するまでは、ゲート線Ｙ１，Ｙ２，Ｙ３，…に駆動信号は出力されず、液晶画素ＰＸは、供給された画素電圧Ｖｓを保持する。この期間を階調表示期間の内のホールド期間という。  
バックライトＢＬは、黒挿入期間及び書込み期間においては消灯し、ホールド期間において点灯する。本駆動方式では、このようにバックライトＢＬを１表示フレーム期間で点滅させるブリンキング駆動方式を採用する。この駆動方式を採用することにより、黒挿入期間での黒表示をより黒くして良好な動画視認性能を得ることができる。またこのブリンキング駆動は、バックライトＢＬを常時点灯させる場合よりも消費電力を低減することができる。
【００４４】
なお、本発明は厳密にホールド期間とバックライト点灯期間を一致させることに限るものではない。実デバイスでは、明るさを多く求めるため、調整によっては、データの書き終わるしばらく前からバックライトＢＬを点灯したり、非表示データを書き始めてしばらくしてからバックライトＢＬを消灯したりする。このようにすると面内で若干の輝度ムラが発生する場合もあるが、設計事項として明るさとのトレードオフとして調整させる。ここで発明の骨子は、ホールド期間を主にバックライトＢＬの点灯期間に当てることが重要である。
【００４５】
図５は、ブリンキング駆動を説明するためのフレーム回路１７を主とした液晶表示装置の構成を示す図である。  
フレーム回路１７には、フレームメモリＡ１７ａ、フレームメモリＢ１７ｂ及びフレーム制御回路１７ｃが設けられている。フレームメモリＡ１７ａは、外部信号源ＳＳから入力される画素データＤＩを一時格納するバッファである。フレームメモリＢ１７ｂは、フレームＡ１７ａに格納されている画素データＤＩを、高速な周波数で画像データ変換回路１３に受け渡すためのバッファである。フレーム制御回路１７ｃは、フレームメモリＡ１７ａ、フレームメモリＢ１７ｂを用いた画素データＤＩの授受動作を制御する。
【００４６】
ここで、液晶表示パネルＤＰには高速応答のＯＣＢモード液晶を使用し、バックライトＢＬは高速点滅のできるＬＥＤバックライトを使用した。そして、バックライトＢＬにはバックライト駆動部ＬＤを接続して、バックライト制御回路１４を介して点滅制御するように構成した。
【００４７】
図６は、本実施の形態のブリンキング駆動方法の一例を示すタイミング図である。  
図６の（１）は、外部信号源ＳＳからの画像データＤＩの出力を模式的に示すタイムチャートである。横軸は左から右に流れる時間を示している。縦軸は表示画面の縦方向に対応した位置を示している。そして、このタイムチャート中で示される斜めの線が画像データＤＩの出力タイミングを示している。
【００４８】
例えば、時刻ｔ０では表示画面上端に対応する画像データＤＩが出力され、時間経過と共に画面の下方向に対応する画像データＤＩが出力されていく。そして、表示画面下端に対応する画像データＤＩを出力した後は、時刻ｔ１において次の画面の画像データＤＩの出力を開始する。以降、同様にして時刻ｔ２、ｔ３、ｔ４、・・・と次画面の画像データＤＩの出力が開始され、この動作が繰り返される。
【００４９】
図６の（２）は、画像データ変換回路１３からの画素データＤＯの出力を模式的に示すタイムチャートである。横軸は左から右に流れる時間を示している。縦軸は表示画面の縦方向に対応した位置を示している。そして、このタイムチャート中で示される斜めの線が画素データＤＯの出力タイミングを示している。  
図で黒く示された期間は、非階調信号（黒信号）が書き込まれ表示される状態を表し、白く示された期間は、階調信号（映像信号）が書き込まれ表示される状態を表している。枠で囲まれた期間は、バックライトＢＬが点灯する状態を表している。
【００５０】
図６に示されるように、外部信号源ＳＳからの画像データＤＩの１入力フレーム期間Ｆよりも、画像データ変換回路１３からの画素データＤＯの１表示フレーム期間ｆを短くしている。本実施の形態では、１入力フレーム期間Ｆが１／６０秒、即ち入力フレーム周波数が６０Ｈｚであるに対して、１表示フレーム期間ｆを１／７５秒、即ち表示フレーム周波数を７５Ｈｚと高周波に変換している。これは、表示フレーム周波数が７５Ｈｚ以上であれば、フリッカが視認されなくなるとの実験結果に基づく。  
従って、画像データ変換回路１３からの画素データＤＯの表示フレーム周波数は、本実施例の７５Ｈｚに限られず、９０Ｈｚ、１２０Ｈｚであっても良い。７５Ｈｚ以上であれば、フリッカを抑制することができる。
【００５１】
なお、図６に示されるように、画像データ変換回路１３が１画面の映像を出力する時間ｇは、外部信号源ＳＳが１画面の画像データＤＩを出力する時間Ｇよりも大幅に短くなっている。これは、上述のフレーム周波数をアップしたことに加え、本ブリンキング駆動方法では１フレーム期間中に黒挿入期間、ホールド期間が設けられたことによる。
【００５２】
本実施の形態では、上述のフレーム周波数の高周波数化と、書込み時間の高速化に対応するため、２つのフレームメモリ、即ちフレームメモリＡ１７ａ、フレームメモリＢ１７ｂを設けている。
【００５３】
図７は、フレーム周波数を高周波数化しない場合の、ブリンキング駆動方法の一例を示す図である。  
入力される画像データＤＩ（以下、入力データという）はフレームメモリに蓄えられる。フレーム周波数を変更しない場合、入力データの書き込みが終わり次第、入力データを順次書きだすプロセスをスタートすれば、次に入ってくる入力データは書き出し終わったメモリに格納されるため、１バンク（１画面分）のメモリで対応できる。このように入力データを高速で書き出すように構成することで、次に入力される映像の影響を受けずに書き出すことが可能となる。
【００５４】
しかし、入力と出力で周波数を変換すると、入力データの転送タイミングとデータ書き出（出力する）タイミングとが変化するため、複数画面を記憶するメモリが必要となる。本実施の形態では、２つのメモリを設けて２画面を格納している。  
まず、フレームメモリＡ１７ａに入力データを一旦バッファし、１画面の入力が完了した段階でフレームメモリＢ１７ｂに高速で転送する。このとき、フレームメモリＡ１７ａは次の画面を入力している。
【００５５】
画像データ変換回路１３へは、所定の書き込みタイミングにおいて、フレームメモリＢ１７ｂにバッファされている映像を書き出す。このように構成することによって、周波数を変換する場合であっても容易にデータを取り扱うことが可能となる。  
なお、変換する周波数の関係から、フレームメモリＢ１７ｂを読み出している最中に、フレームメモリＡ１７ａへの書き込みが終了した場合、フレームメモリＢ１７ｂを読出し中に書き換えるケースも生じ得る。このように処理が複雑になる場合は、さらにフレームメモリをバッファメモリとして増設すれば良い。また、変換する周波数を適切に選定することでバッファメモリを少なくすることが可能である。従って、問題の生じないような周波数を選定することで対応することができる。
【００５６】
〔バリエーション〕
図８は、バリエーションに係るブリンキング駆動方法の一例を示すタイムチャートである。  
このバリエーションでは、フレームメモリＡ１７ａとフレームメモリＢ１７ｂとを切り替えて使用する。フレームメモリＡ１７ａに１画面の入力データをバッファリングし、次の１画面はフレームメモリＢ１７ｂにバッファリングする。このように交互に画面のバッファリングを行う。  
画像データ変換回路１３への書き込みは、その書き込みタイミングが来たときに、フレームメモリＡ１７ａあるいはフレームメモリＢ１７ｂにバッファされている映像を書き出す。これによって、周波数を変換する場合であっても入力動作と出力動作の競合を回避して容易にデータを取り扱うことができる。
【００５７】
なお、高周波数化する周波数は、７５Ｈｚに限るものではない。９０Ｈｚあるいは１２０Ｈｚに変換しても良い。６０Ｈｚから７５Ｈｚに変換する場合には、元映像の４コマ分の時間に５コマの表示を行う。６０Ｈｚから９０Ｈｚに変換する場合には、２コマを３コマに、６０Ｈｚを１２０Ｈｚに変換する場合、１コマを２コマに変換することで対応することができる。  
出力すべき映像コマを増加する場合は、同じ映像のコマを続けて表示すれば良い。但し、この方法に限るものではない。映像間の動きをベクトル演算で検出し、補間映像を作って表示する方式や、２つの映像を合わせてその間の映像を構成する重ね合わせ手法を使っても良い。
【００５８】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００５９】
【図１】液晶表示装置の概略の回路構成を示す図。
【図２】ソースドライバの構成を概略的に示す図。
【図３】液晶表示パネルの詳細の断面構造を示す図。
【図４】液晶表示装置の駆動動作を示すタイムチャート。
【図５】ブリンキング駆動を説明するためのフレーム回路を主とした液晶表示装置の構成を示す図。
【図６】ブリンキング駆動方法の一例を示すタイミング図。
【図７】フレーム周波数を高周波数化しない場合の、ブリンキング駆動方法の一例を示す図。
【図８】バリエーションに係るブリンキング駆動方法の一例を示すタイムチャート。
【符号の説明】
【００６０】
ＤＰ…液晶表示パネル、ＣＴＬ…表示制御回路、ＰＸ…液晶画素、ＢＬ…バックライト、ＬＤ…バックライト駆動部、５…周波数変換回路、１４…インバータ制御回路、１７…フレーム回路、１７ａ…フレームメモリＡ、１７ｂ…フレームメモリＢ、１７ｃ…フレーム制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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