(57)【要約】      （修正有）【課題】強誘電体メモリの使用環境下および製造工程中において、強誘電体メモリの特性の劣化を抑制する。【解決手段】半導体基板１０と、半導体基板１０に設けられたトランジスタと、半導体基板１０の上方に設けられ、第１電極５４と、第１電極５４の上に設けられた第１強誘電体層５６と、第１強誘電体層５６の上に設けられた第２電極５８と、を含むキャパシタ５０と、キャパシタ５０を被覆して設けられ、第１絶縁体層と、第１絶縁体層の上に設けられた第２強誘電体層と、第２強誘電体層の上に設けられた第２絶縁体層とを有する積層バリア層６０と、を含む。【選択図】図１
2008042026.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたトランジスタと、
前記半導体基板の上方に設けられ、かつ、第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を有するキャパシタと、
前記キャパシタを被覆して設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する積層バリア層と、
を含む、強誘電体メモリ。
【請求項２】
半導体基板と、
前記半導体基板に設けられたトランジスタと、
前記半導体基板の上方の異なった位置に設けられた複数の配線層と、
前記配線層を覆う複数の層間絶縁層と、
前記半導体基板の上方に設けられ、かつ、第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を有するキャパシタと、
第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する積層バリア層と、
を含み、
前記積層バリア層は、前記層間絶縁層の少なくとも１つに設けられる、強誘電体メモリ。
【請求項３】
請求項２において、
さらに、前記キャパシタを被覆して設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する他の積層バリア層を有する、強誘電体メモリ。
【請求項４】
請求項１ないし請求項３のいずれかにおいて、
前記第１絶縁体層および前記第２絶縁体層の構成元素として、少なくともアルミニウムおよび酸素を含む強誘電体メモリ。
【請求項５】
請求項１ないし請求項４のいずれかにおいて、
前記第２強誘電体層は、ペロブスカイト型の結晶構造を有する複合酸化物、または前記複合酸化物と同構成元素の非晶質複合酸化物を含む、強誘電体メモリ。
【請求項６】
請求項５において、
前記複合酸化物または前記非晶質複合酸化物は、その構成元素が、ＡＢＯ（Ａは、Ｐｂ、またはＰｂの一部をＢｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａ、ＳｉおよびＧｅから選ばれる少なくとも１種で置き換えたものである。Ｂは、ＺｒおよびＴｉ、または、Ｚｒ、ＴｉおよびＮｂである。Ｏは、酸素である。）である、強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、性能劣化が抑制された、強誘電体メモリに関する。
【背景技術】
【０００２】
高集積かつ高信頼性の強誘電体メモリを構築するには、強誘電体キャパシタの劣化を防止することが重要である。強誘電体キャパシタを形成した後、層間絶縁層や配線などを形成する際に強誘電体キャパシタを劣化させないようにする必要がある。強誘電体キャパシタは、一般には還元性雰囲気に曝されると、その電気特性が劣化することが分かっている。特に水素や水分は、電気特性の劣化を引き起こしやすく、強誘電体キャパシタがこれらの雰囲気に曝されないように、還元性物質を遮断する方法が種々考案されている。
【０００３】
たとえば、特開２００２−１１０９３７号公報には、Ｐｂを含む強誘電体材料をシールド膜として用いる方法が提案されている。しかし、Ｐｂを含む強誘電体材料を用いると、その周囲に形成されるＳｉＯ２などからなる層間絶縁層とＰｂとの反応が起こってしまうため、シールド膜としての機能が十分発揮できない可能性がある。さらにＰｂを含む強誘電体材料をシールド膜として用いる場合は、Ｐｂの拡散による素子への悪影響も懸念される。
【特許文献１】特開２００２−１１０９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、使用環境下および製造工程中における特性の劣化が抑制された強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる第１の強誘電体メモリは、
半導体基板と、
前記半導体基板に設けられたトランジスタと、
前記半導体基板の上方に設けられ、かつ、第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を有するキャパシタと、
前記キャパシタを被覆して設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する積層バリア層と、
を含む。
【０００６】
また、本発明にかかる第２の強誘電体メモリは、
半導体基板と、
前記半導体基板に設けられたトランジスタと、
前記半導体基板の上方の異なった位置に設けられた複数の配線層と、
前記配線層を覆う複数の層間絶縁層と、
前記半導体基板の上方に設けられ、かつ、第１電極と、前記第１電極の上に設けられた第１強誘電体層と、前記第１強誘電体層の上に設けられた第２電極と、を有するキャパシタと、
第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する積層バリア層と、を含む。そして、前記積層バリア層は、前記層間絶縁層の少なくとも１つに設けられる。
【０００７】
このような構成によれば、使用環境下および製造工程中における特性の劣化が抑制された強誘電体メモリを提供することができる。
【０００８】
ここで、本発明において、特定のＡ部材（以下、「Ａ部材」という。）の上方に設けられた特定のＢ部材（以下、「Ｂ部材」という。）というとき、Ａ部材の上に直接Ｂ部材が設けられた場合と、Ａ部材の上に他の部材を介してＢ部材が設けられた場合とを含む意味である。
【０００９】
本発明にかかる第２の強誘電体メモリは、さらに、
前記キャパシタを被覆して設けられ、かつ、第１絶縁体層と、前記第１絶縁体層の上に設けられた第２強誘電体層と、前記第２強誘電体層の上に設けられた第２絶縁体層と、を有する他の積層バリア層を含むことができる。
【００１０】
本発明にかかる強誘電体メモリは、前記第１絶縁体層および前記第２絶縁体層の構成元素として、少なくともアルミニウムおよび酸素を含むものとすることができる。
【００１１】
本発明にかかる強誘電体メモリは、前記第２強誘電体層が、ペロブスカイト型の結晶構造を有する複合酸化物、または前記複合酸化物と同構成元素の非晶質複合酸化物を含むことができる。
【００１２】
本発明にかかる強誘電体メモリは、前記複合酸化物または前記非晶質複合酸化物は、その構成元素が、ＡＢＯ（Ａは、Ｐｂ、またはＰｂの一部をＢｉ、Ｌａ、Ｓｒ、Ｃａ、Ｂａ、ＳｉおよびＧｅから選ばれる少なくとも１種で置き換えたものである。Ｂは、ＺｒおよびＴｉ、または、Ｚｒ、ＴｉおよびＮｂである。Ｏは、酸素である。）であることができる。
【発明を実施するための最良の形態】
【００１３】
以下に以下に本発明の好適な実施形態について、図面を参照しながら説明する。
【００１４】
１．第１の実施形態
１．１．強誘電体メモリ１００
図１は、本実施形態の強誘電体メモリ１００の一例の断面を模式的に示したものである。図２は、本実施形態の強誘電体メモリ１００の一部を強誘電体キャパシタ５０を中心として拡大して示した断面図である。
【００１５】
本実施形態にかかる強誘電体メモリ１００は、半導体基板１０と、半導体基板１０の上方に設けられ、第１電極５４と第１電極５４の上に設けられた第１強誘電体層５６と第１強誘電体層５６の上に設けられた第２電極５８とを含むキャパシタ５０と、第１絶縁体層６２と第１絶縁体層６２の上に設けられた第２強誘電体層６４と第２強誘電体層６４の上に設けられた第２絶縁体層６６とを有する積層バリア層６０と、を含む。そして、積層バリア層６０は、キャパシタ５０を被覆して設けられる。以下には一例として、１Ｔ１Ｃ型のスタック構造を有する強誘電体メモリ１００について述べる。
【００１６】
半導体基板１０には、素子分離領域１２が設けられ、素子分離領域１２で区画された領域に、ＭＯＳトランジスタ１４が形成されている。ＭＯＳトランジスタ１４は、ソースまたはドレインを構成する不純物領域１３を有する。半導体基板１０の上に、第１層間絶縁層２０が設けられ、第１層間絶縁層２０には、第１コンタクト部３０が設けられている。ＭＯＳトランジスタ１４は第１層間絶縁層２０によって覆われている。また第１層間絶縁層２０の上には、第１配線層４０がパターニングされて設けられ、さらに、第１配線層を覆うように第２コンタクト部３２を含む第２層間絶縁層２２が設けられている。
【００１７】
本実施形態では、第２層間絶縁層２２の上に第１バリア層２３が形成されている。第１バリア層２３は、絶縁性を有し、かつ、水素バリア性を有すれば、材質は特に限定されない。第１バリア層２３の材質としては、アルミナ、シリコン窒化膜などを例示できる。第１層間絶縁層２０および第２層間絶縁層２２の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。第１コンタクト部３０および第２コンタクト部３２は、いわゆるプラグと呼ばれ、図示のように絶縁体を貫通して電気的な導通を図るために設けられ、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。第１配線層４０の材質は、アルミニウム、銅、イリジウム、ルテニウム、白金などを用いることができる。後述するキャパシタ５０のプロセス温度が高い場合には、銅、イリジウム、ルテニウム、白金などを用いることが好ましい。
【００１８】
キャパシタ５０は、第２バリア層５２と、第１電極５４と、第１強誘電体層５６と、第２電極５８とを有する。たとえば、第２バリア層５２は、第２層間絶縁層２２の上に、第１バリア層２３を介して設けることができる。第２バリア層５２は、少なくとも一部がキャパシタ５０に接続された第２コンタクト部（プラグ）３２上に形成されている。第２バリア層５２は、第２コンタクト部３２の酸化を防止するために設けられる。第２バリア層５２の材質は、導電性を有し、かつ、酸素バリア性を有する材質であれば、特に限定されない。第２バリア層５２としては、たとえば、ＴｉＡｌＮ、ＴｉＡｌ、ＴｉＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む物質（ＴｉＡｌＮ）であることが好ましい。
【００１９】
第１電極５４の材質は、白金、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、およびこれらの酸化物から選ばれる少なくとも１種とすることができ、好ましくは白金またはイリジウムであり、より好ましくは、イリジウムである。また、第１電極５４は例示した物質の単層膜でもよいし、例示した物質から選ばれる複数の物質を積層した多層膜としてもよい。
【００２０】
第１強誘電体層５６は、複合酸化物を含む。この複合酸化物は、ペロブスカイト型の結晶構造を有することができる。このような複合酸化物としては、Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３（ＰＺＴ）が代表的な材料であり。この基本構成にさらに微量の添加元素を含んでもよい。また、複合酸化物としては、ペロブスカイト型の結晶構造を有するＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、およびＰｂ（Ｚｒ１−ｘ−ｙ，Ｔｉｘ）ＮｂｙＯ３（ＰＺＴＮ）（０．０＜ｘ≦０．５、０．０＜ｙ≦０．２）などを用いることができる。第１強誘電体層５６の材質としては、ＰＺＴまたはＰＺＴＮが好ましく、この場合、素子の信頼性の観点から、第１電極５４は、イリジウムであることがより好ましい。また、第１強誘電体層５６としてＰＺＴまたはＰＺＴＮを用いる場合、より大きな自発分極量を得るために、ＰＺＴまたはＰＺＴＮにおけるチタンの含有量がジルコニウムの含有量より多いことが好ましい。第１強誘電体層５６は、ＴｉサイトにＮｂをドーピングしたＰＺＴＮを用いることができる。第１強誘電体層５６を構成するＰＺＴＮの組成比（モル比）は、一例として、Ｐｂ／Ｚｒ／Ｔｉ／Ｎｂ＝１１５／１５／７０／１５を挙げることができる。また、焼結温度を低く抑え、結晶化を容易にするために、該ＰＺＴＮにさらに０．５モル％以上のＳｉもしくは、ＳｉおよびＧｅ、より好ましくは０．５ないし１０モル％のＳｉもしくは、ＳｉおよびＧｅを含むことができる。
【００２１】
第２電極５８の材質は、第１電極５４に使用可能な材質として例示した金属もしくはその酸化物を選ぶことができ、さらに、アルミニウム、銀、ニッケルなどを選ぶことができる。また、第２電極５８は、例示した物質の単層膜でもよいし、例示した物質から選ばれる複数の物質を積層した多層膜としてもよい。好ましくは、第２電極５８は、白金、あるいはイリジウム酸化物とイリジウムとの積層膜である。
【００２２】
積層バリア層６０は、図２に一例を示すように、少なくともキャパシタ５０を覆うように形成される。図示の場合は、積層バリア層６０は、キャパシタ５０および第１バリア層２３上に全面的に形成されている。積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とをこの順に積層して構成される。積層バリア層６０は、キャパシタ５０を構成する第１強誘電体層５６が、還元性物質と接触しないようにする機能を有する。すなわち、積層バリア層６０は、強誘電体メモリ１００の使用状態やその製造工程において、第１強誘電体層５６が、水素、水などの還元性を有する物質と接触することを避けるために設けられる。
【００２３】
第１絶縁体層６２は、積層バリア層６０の下層を構成する。第１絶縁体層６２は、内層の第２強誘電体層６４を周囲の環境から遮蔽する機能を有する。すなわち第１絶縁体層６２は、第２強誘電体層６４に含まれる、周囲の層間絶縁層の物質と反応を起こしやすい物質、たとえばＰｂなど、が外部へ拡散することを防止し、周囲の層間絶縁層の物質などと反応することを防ぐ機能を有する。このことにより、積層バリア層６０の前記機能は、安定に保たれる。第１絶縁体層６２の材質は、Ｐｂなどの物質と反応を起こしにくい物質であれば特に限定されないが、このような材質としては、好ましくは酸化アルミニウムである。
【００２４】
第２強誘電体層６４は、積層バリア層６０の内層を構成する。第２強誘電体層６４は、少なくとも２つの機能を有する。第２強誘電体層６４の機能の１つは、水素、水などの還元性物質を透過させないバリア層としての機能であり、もう１つは、水素、水などの還元性物質を自らが還元されることによって吸収する、トラップとしての機能である。
【００２５】
第２強誘電体層６４は、複合酸化物を含む。第２強誘電体層６４は、前記機能を有するためには、必ずしも結晶化している必要はなく、非晶質（アモルファス）であってもよい。また、第２強誘電体層６４の複合酸化物は、一部または全部が結晶化していてもよい。この複合酸化物は、ペロブスカイト型の結晶構造を採ることができる。かかる複合酸化物としては、Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３（ＰＺＴ）が代表的な材料であり。この基本組成にさらに微量の添加元素を含んでもよい。また、複合酸化物としては、ペロブスカイト型結晶構造を採りうるＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、およびＰｂ（Ｚｒ１−ｘ−ｙ，Ｔｉｘ）ＮｂｙＯ３（ＰＺＴＮ）（０．０＜ｘ≦０．５、０．０＜ｙ≦０．２）などの組成物を用いることができる。第２強誘電体層６４の材料の組成としては、ＰＺＴまたはＰＺＴＮが好ましい。また、結晶化する場合には焼結温度を低く抑え、結晶化を容易にするために、該ＰＺＴＮにさらに０．５モル％以上のＳｉもしくは、ＳｉおよびＧｅ、より好ましくは０．５ないし１０モル％のＳｉもしくは、ＳｉおよびＧｅを含むことができる。第２強誘電体層６４の材質は、第１強誘電体層５６の材質と同じであっても異なっていてもよい。
【００２６】
第２絶縁体層６６は、積層バリア層６０の上層を構成する。第２絶縁体層６６は、第１絶縁体層６２と同様に、第２強誘電体層６４を周囲の環境から遮蔽する機能を有する。すなわち第２絶縁体層６６は、第２強誘電体層６４に含まれる、周囲の層間絶縁層の物質と反応しやすい元素、たとえばＰｂなど、が外部へ拡散することを防止し、周囲の層間絶縁層の物質などと反応することを防ぐ機能を有する。このことにより、積層バリア層６０の前記機能は、安定に保たれる。第２絶縁体層６６の材質は、Ｐｂなどの物質と反応を起こしにくい物質であれば特に限定されないが、このような材質としては、好ましくは酸化アルミニウムである。
【００２７】
第３層間絶縁層２４は、積層バリア層６０の上に設けられ、所定位置に第３コンタクト部３４を有する。第３層間絶縁層２４の上には、第２配線層４４が形成されている。第３コンタクト部３４は、第３層間絶縁層２４、第１バリア層２３、および積層バリア層６０を貫通しており、その下部は第２コンタクト部３２または第２電極５８と接続され、その上部は第２配線層４４と接続されている。第３層間絶縁層２４の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。第３コンタクト部３４は、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。
【００２８】
第２配線層４４は、下部電極バリア層４１、導電層４２、および上部電極バリア層４３を有する。導電層４２の材質としては、アルミニウム、銅、イリジウム、ルテニウム、白金などを用いることができる。後述するキャパシタ５０のプロセス温度が高い場合には、銅、イリジウム、ルテニウム、白金などを用いることが好ましい。下部電極バリア層４１および上部電極バリア層４３の材質は、前述の第２バリア層５２と同様の物質とすることができる。
【００２９】
第４層間絶縁層２６は、第３層間絶縁層２４の上に設けられる。第２配線層４４は第４層間絶縁層２６によって覆われている。第４層間絶縁層２６は、所定位置に第４コンタクト部３６を有する。第４コンタクト部３６は、第４層間絶縁層２６を貫通しており、その下部は第２配線層４４と接続され、その上部は第３配線層４８と接続されている。第４層間絶縁層２６の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。第４コンタクト部３６は、タングステン、モリブデン、タンタルなどの高融点金属から構成することができる。第４層間絶縁層２６の上には、第３配線層４８が形成されている。
【００３０】
第３配線４８は、下部電極バリア層４５、導電層４６、および上部電極バリア層４７を有する。導電層４６の材質としては、アルミニウム、銅、イリジウム、ルテニウム、白金などを用いることができる。後述するキャパシタ５０のプロセス温度が高い場合には、銅、イリジウム、ルテニウム、白金などを用いることが好ましい。下部電極バリア層４５および上部電極バリア層４７の材質は、前述の第２バリア層５２と同様の物質とすることができる。
【００３１】
パッシベーション層２８は、第４層間絶縁層２６の上に設けられる。第３配線層４８は、パッシベーション層２８によって覆われている。パッシベーション層２８の材質は、絶縁性を有する物質であれば任意であるが、好ましくは酸化シリコンである。
【００３２】
以上に述べた強誘電体メモリ１００の構造は一例であり、配線層の層数、コンタクト部の結節形態などは、適宜、選択および変形することができる。
【００３３】
１．２．作用効果
本実施形態の強誘電体メモリ１００は、キャパシタ５０が、積層バリア層６０によって被覆されるため、使用環境下および製造工程中における特性の劣化が抑制される。
【００３４】
本実施形態の強誘電体メモリ１００は、その劣化の中心となるキャパシタ５０の第１強誘電体層５６が、積層バリア層６０によって被覆されている。そして、この積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とを積層して構成されるために、水素、水などの還元性物質をバリアまたはトラップする作用効果が極めて高いものである。したがって第１強誘電体層５６は、外部からの還元性物質との接触を避けることができる。このような機構により、強誘電体メモリ１００は、使用環境下および製造工程中における特性の劣化が抑制される。
【００３５】
さらに、積層バリア層６０は、外層の第１絶縁体層６２および第２絶縁体層６６によって、内層の第２強誘電体層６４が挟まれて構成されている。そのため、第２強誘電体層６４に含まれる、物質が外部へ拡散すること、および周囲の物質と反応することが防がれる。このことにより、積層バリア層６０は、水素、水などの還元性物質をバリアまたはトラップする効果を安定的に発揮することができる。このような理由から、本実施形態の強誘電体メモリ１００は、使用環境下および製造工程中における特性の劣化がさらに抑制されたものである。
【００３６】
１．３．強誘電体メモリの製造方法
本実施形態の強誘電体メモリ１００の製造方法は、以下の工程を含む。
【００３７】
（１）図１に示すように、まず、半導体基板１０に、公知の方法により、素子分離領域１２、およびＭＯＳトランジスタ１４等を形成する。ついで、第１層間絶縁層２０を公知の方法によって形成する。ついで、第１コンタクト部３０を公知の方法によって形成する。第１コンタクト部３０は、たとえば、層間絶縁層２０にドライエッチングによって開口部（コンタクトホール）を形成したのち、該開口部にＣＶＤ法や、スパッタ法によって導電体を埋め込む。その後機械的化学的研磨などによって、第１層間絶縁層２０の上面を平坦化する。さらに、第１層間絶縁層２０の上に、公知の方法によって、第１配線層４０を形成する。第１配線層４０は、スパッタ法などにより金属を成膜したあと、公知のリソグラフィーおよびエッチングによってパターニングすることができる。ついで、第２層間絶縁層２２および第２コンタクト部３２を形成する。これらは、前記第１層間絶縁層２０および第１コンタクト部３０と同様の方法によって形成できる。
【００３８】
（２）第２層間絶縁層２２の上に第１バリア層２３を形成する。第１バリア層２３の形成方法としては、公知のＣｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法、スパッタ法などを用いることができる。ついで、キャパシタ５０を構成する、第２バリア層５２となる層、第１電極５４となる層、第１強誘電体層５６となる複合酸化物層、および第２電極５８となる層の積層体を形成する。これらいずれの層も、公知の方法で形成される。たとえば前記の層のうち導電性を有する層は、ＣＶＤ法、スパッタ法などを用いることができ、複合酸化物層は、公知のゾルゲル法、ＣＶＤ法を用いて形成できる。ついで、公知のリソグラフィーおよびドライエッチングを用いて、上記積層体をパターニングしてキャパシタ５０を形成し、さらに酸素雰囲気中でラピッドサーマルアニールなどの公知の方法を用いて焼成し複合酸化物の結晶化を行い第１強誘電体層５６を形成する。
【００３９】
（３）つぎにキャパシタ５０を覆うように、積層バリア層６０を形成する。すなわち、第１絶縁体層６２をキャパシタ５０を覆うように形成し、ついで、その上に第２強誘電体層６４を形成し、さらにその上に第２絶縁体層６６を形成する。このときの成膜方法は、公知の方法を利用できるが、ステップカバレッジのよい成膜方法が望ましい。たとえば、第１絶縁体層６２および第２絶縁体層６６は、ＡＬ（Ａｔｏｍｉｃ  Ｌａｙｅｒ）ＣＶＤ法を用いて形成することができる。また、第２強誘電体層６４は、ＭＯ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ）ＣＶＤ法を用いて形成することができる。
【００４０】
（４）積層バリア層６０の上に、第３層間絶縁層２４を形成し、第３コンタクト部３４を形成する。これらは前述の層間絶縁層およびコンタクト部の製造方法と同様である。
【００４１】
（５）第３層間絶縁層２４の上に、第２配線層４４を形成する。第２配線層４４を構成する導電性の下部電極バリア層４１、導電層４２および上部電極バリア層４３は、これらを形成するための層をスパッタなどの公知の方法によって順次形成したあと、公知のリソグラフィーおよびエッチングによってパターニングして形成することができる。ついで、第４層間絶縁層２６、および第４コンタクト部３６を形成する。第４層間絶縁層２６、および第４コンタクト部３６は、前述の層間絶縁層およびコンタクト部の製造方法と同様に形成される。
【００４２】
（６）第４層間絶縁層２６の上に、第３配線層４８が形成される。第３配線層４８は、下部電極バリア層４５、導電層４６、および上部電極バリア層４７から構成される。第３配線層４８は、前述の第２配線層４４の形成方法と同様の方法で形成される。第４層間絶縁層２６の上に、パッシベーション層２８が形成される。パッシベーション層２８の形成方法は、前述の層間絶縁層の形成方法と同様である。
【００４３】
２．第２の実施形態
２．１．強誘電体メモリ２００
本実施形態の強誘電体メモリ２００は、第１の実施形態の強誘電体メモリ１００と積層バリア層６０の位置と形状が異なる以外は、第１の実施形態の強誘電体メモリ１００と同様である。以下では、第１の実施形態における強誘電体メモリ１００の部材と実質的に同一の部材については同一の符号を付し、その詳細な説明を省略する。
【００４４】
図３は、本実施形態の強誘電体メモリ２００の断面を模式的に示したものである。
【００４５】
本実施形態にかかる強誘電体メモリ２００は、半導体基板１０と、半導体基板１０の上方に設けられ、第１電極５４と第１電極５４の上に設けられた第１強誘電体層５６と第１強誘電体層５６の上に設けられた第２電極５８とを含むキャパシタ５０と、第１絶縁体層６２と第１絶縁体層６２の上に設けられた第２強誘電体層６４と第２強誘電体層６４の上に設けられた第２絶縁体層６６とを有する積層バリア層６０と、を含む。そして、積層バリア層６０は、キャパシタ５０の上の第３層間絶縁層２４内部に平坦な形状で設けらる。以下は、第１の実施形態と異なる点について述べる。
【００４６】
本実施形態では積層バリア層６０は、図３に一例として示すように第３層間絶縁層２４の内部に形成される。積層バリア層６０の構成は、第１の実施形態と同様である。本実施形態の変形としては、積層バリア層６０が絶縁性を有するため、第３層間絶縁層２４と、第４層間絶縁層２６の間にも設けることもできる。
【００４７】
２．２．作用効果
本実施形態の強誘電体メモリ２００は、積層バリア層６０が、キャパシタ５０の上の第３層間絶縁層２４内部に平坦な形状で設けられるため、使用環境下および製造工程中における特性の劣化が抑制される。
【００４８】
本実施形態の強誘電体メモリ２００は、その劣化の中心となるキャパシタ５０（特に第１強誘電体層５６）が、キャパシタ５０の上の第３層間絶縁層２４内部に平坦な形状で設けられた積層バリア層６０によって保護される。そして、この積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とを積層して構成されるために、水素、水などの還元性物質をバリアまたはトラップする作用効果が極めて高いものである。したがってキャパシタ５０（特に第１強誘電体層５６）は、外部からの還元性物質との接触を避けることができる。このような機構により、強誘電体メモリ２００は、使用環境下および製造工程中における特性の劣化が抑制される。
【００４９】
さらに、積層バリア層６０は、外層の第１絶縁体層６２および第２絶縁体層６６によって、内層の第２強誘電体層６４が挟まれて構成されている。そのため、第２強誘電体層６４に含まれる、物質が外部へ拡散すること、および周囲の物質と反応することが防がれる。このことにより、積層バリア層６０は、水素、水などの還元性物質をバリアまたはトラップする効果を安定的に発揮することができる。このような理由から、本実施形態の強誘電体メモリ２００は、使用環境下および製造工程中における特性の劣化がさらに抑制されたものである。
【００５０】
２．３．強誘電体メモリ２００の製造方法
以下では、第１の実施形態における強誘電体メモリ１００の製造方法と実質的に同一の製造方法については、その詳細な説明を省略する。
【００５１】
本実施形態にかかる積層バリア層６０は、平坦であるため、その製造方法において、第１の実施形態で述べた方法に加えて、さらに以下の態様を採ることができる。たとえば、第３層間絶縁層２４および第３コンタクト部３４を化学的機械的研磨により平坦化したのち、その上にＡＬＣＶＤ法などの気相法により、第１絶縁体層６２を成膜し、ゾルゲル法などの溶液法により第２強誘電体層６４を形成し、その上にＡＬＣＶＤ法などの気相法により第２絶縁体層６６を形成する方法を用いることができる。すなわち、第２強誘電体層６４を形成するために、平坦膜の形成に有利なゾルゲル法などの溶液法を用いることもできる。そして、更に第３層間絶縁層２４を形成し、第３コンタクト部３４を形成することが可能であり、引き続き第１の実施形態で述べた工程を行うことが可能である。あるいは、積層バリア層６０の上に、第１の実施形態で述べた、第２配線層４４を直接形成して、後の工程を継続することも可能である。
【００５２】
２．４．変形例
本実施形態にかかる強誘電体メモリは、種々の変形が可能である。すなわち、積層バリア層６０の位置は、次のように配置することができる。以下では、第１の実施形態における強誘電体メモリ１００の部材と実質的に同一の部材については同一の符号を付し、その詳細な説明を省略する。
【００５３】
図４は、本実施形態にかかる強誘電体メモリ３００の断面を模式的に示したものである。強誘電体メモリ３００は、積層バリア層６０が、キャパシタ５０を覆って、パターニングされて設けられており、かつ、さらに第４層間絶縁層２６の中にも平坦層として設けられている。すなわち、強誘電体メモリ３００は、第１の実施形態と本実施形態を組み合わせた一例を示している。
【００５４】
図５は、本実施形態にかかる強誘電体メモリ４００の断面を模式的に示したものである。強誘電体メモリ４００は、積層バリア層６０が、第３層間絶縁層２４の中に平坦層として設けられ、かつ、さらに第２層間絶縁層２２の中にも平坦層として設けられている。すなわち、強誘電体メモリ４００は、本実施形態の態様を組み合わせた一例を示している。
【００５５】
このような図示により例示した強誘電体メモリ３００および強誘電体メモリ４００もまた、積層バリア層６０によって、キャパシタ５０が構造的に遮蔽されているため、使用環境下および製造工程中における特性の劣化が抑制される。
【００５６】
例示した強誘電体メモリ３００および強誘電体メモリ４００は、その劣化の中心となるキャパシタ５０（特に第１強誘電体層５６）が、積層バリア層６０によって保護される。そして、この積層バリア層６０は、第１絶縁体層６２と、第２強誘電体層６４と、第２絶縁体層６６とを積層して構成されるために、水素、水などの還元性物質をバリアまたはトラップする作用効果が極めて高いものである。したがってキャパシタ５０（特に第１強誘電体層５６）は、外部からの還元性物質との接触を避けることができる。このような機構により、例示した強誘電体メモリ３００および強誘電体メモリ４００は、使用環境下および製造工程中における特性の劣化が抑制される。
【００５７】
さらに、積層バリア層６０は、外層の第１絶縁体層６２および第２絶縁体層６６によって、内層の第２強誘電体層６４が挟まれて構成されている。そのため、第２強誘電体層６４に含まれる、物質が外部へ拡散すること、および周囲の物質と反応することが防がれる。このことにより、積層バリア層６０は、水素、水などの還元性物質をバリアまたはトラップする効果を安定的に発揮することができる。このような理由から、本実施形態の例示した強誘電体メモリ３００および強誘電体メモリ４００は、使用環境下および製造工程中における特性の劣化がさらに抑制されたものである。
【００５８】
本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態にかかる強誘電体メモリ１００を模式的に示す断面図。
【図２】第１の実施形態にかかる強誘電体メモリ１００の一部をキャパシタ５０を中心に拡大して模式的に示した断面図。
【図３】第２の実施形態にかかる強誘電体メモリ２００を模式的に示す断面図。
【図４】第２の実施形態にかかる強誘電体メモリ３００を模式的に示す断面図。
【図５】第２の実施形態にかかる強誘電体メモリ４００を模式的に示す断面図。
【符号の説明】
【００６０】
１０  半導体基板、１２  素子分離領域、１４  ＭＯＳトランジスタ、２０  第１層間絶縁層、２２  第２層間絶縁層、２３  第１バリア層、２４  第３層間絶縁層、２６  第４層間絶縁層、２８  パッシベーション層、３０  第１コンタクト部、３２  第２コンタクト部、３４  第３コンタクト部、３６  第４コンタクト部、４０  第１配線層、４１  下部電極バリア層、４２  導電層、４３  上部電極バリア層、４４  第２配線層、４５  下部電極バリア層、４６  導電層、４７  上部電極バリア層、４８  第３配線層、５０  キャパシタ、５２  第２バリア層、５４  第１電極、５６  第１強誘電体層、５８  第２電極、６０  積層バリア層、６２  第１絶縁体層、６４  第２強誘電体層、６６  第２絶縁体層、１００  強誘電体メモリ、２００  強誘電体メモリ、３００  強誘電体メモリ、４００  強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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