(57)【要約】【課題】トランジスタの製造上のばらつきに左右されることなく、高い線形性を実現することが可能である増幅回路を提供する。【解決手段】増幅回路の入力に２点のＤＣ電圧ＶｉｎＡ、ＶｉｎＢを与え、その出力ＶｏｕｔＡ、ＶｏｕｔＢをサンプルホールド回路ＳＨ１・ＳＨ２で保持し、その値を基に係数ｑを導出する演算を、演算回路ＡＭＰ１で行い、その演算結果と、サンプルホールド回路ＳＨ４に保持した前回の演算結果とを比較回路ＣＭＰ１で比較し、演算回路ＡＭＰ１の演算結果が、前回の演算結果より小さい場合は、バイアス制御回路ＢＣ１がバイアス電流比ｍを下げる。それによって、増幅回路の３次歪みが最も少なくなるバイアス電流比の係数ｑを自ら決定し、その最適なバイアス電流によって線形性の高い増幅動作を行う。【選択図】図１
2008061126.tif 000002
【特許請求の範囲】
【請求項１】
ソースに第１の電流源を有する第１のＭＯＳ差動対と、ソースに第２の電流源を有する第２のＭＯＳ差動対とが、共に同じ差動入力信号を入力としており、当該第１、及び第２のＭＯＳ差動対の出力は、互いに減算するよう交互に接続された増幅回路であって、
上記出力の非線形歪み成分の検出、及び修正を、個々の回路毎に対して実施する回路を備えることを特徴とする増幅回路。
【請求項２】
上記非線形歪み成分の検出、及び修正を、個々の回路毎に対して実施する回路は、
上記差動入力信号として２点以上の直流電圧を入力したときの出力信号を保持する記憶装置と、
上記記憶装置にて記憶した値に基づいて、上記非線形歪み成分の係数を導出するための演算を行う演算部と、
上記演算部の出力に基づき、上記第１のＭＯＳ差動対、または第２のＭＯＳ差動対に与える上記第１の電流源と上記第２の電流源との少なくとも一方の電流を変化させる補正値を生成する制御部とを備えることを特徴とする請求項１に記載の増幅回路。
【請求項３】
上記記憶装置は、メモリ、またはレジスタであり、上記演算部はデジタル回路であることを特徴とする請求項２に記載の増幅回路。
【請求項４】
上記演算部で行う上記非線形歪み成分の係数を導出するための演算を、上記差動入力信号として加える２点以上の直流電圧の値に相当する、予め内部に保有した定数を用いて行うことを特徴とする請求項２または３に記載の増幅回路。
【請求項５】
上記演算部で行う上記非線形歪み成分の係数を導出するための演算を、上記差動入力信号として加える直流電圧の２点の電圧比を用いて行うことを特徴とする請求項２〜４のいずれか１項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小な電気信号の増幅を行う増幅回路の構成方法に関し、特に、トランジスタの３次の歪み成分をキャンセルし、高い線形性を有する増幅回路の構成方法に係るものである。
【背景技術】
【０００２】
微小な電気信号の増幅を行う増幅回路は、現在、ほぼ全ての電気・電子機器において使用されており、例えば、音響、通信、センシングなどの用途においては、微小な入力信号を増幅するという役割を担っている。
【０００３】
上記のような増幅回路の駆動の際、その性能、及び感度を決定するための要因の一つとして、「信号を増幅する」という動作における「線形性の良さ」が挙げられる。言い換えれば、増幅回路が高い線形性を有するほど、システム全体の信号感度は高くなる。即ち、高性能、かつ好感度なシステムの実現が可能である。
【０００４】
ところで、実際の回路上において増幅回路を構成する場合、通常、トランジスタを用いて回路を構成するが、トランジスタには非線形性が存在する為、トランジスタを用いた線形性の高い増幅回路の実現については、その回路構成に様々な工夫が施されてきた。
【０００５】
その一つの実施例として、非特許文献１にて開示されているような回路方式がある。以下その動作について、図１０に基づいて簡単に説明する。
【０００６】
図１０にて示している増幅回路は、主に増幅を行う第１のＭＯＳ差動対ＤＩＦＦ１と、非線形歪み成分を取り出す第２のＭＯＳ差動対ＤＩＦＦ２とによって構成される。差動対ＤＩＦＦ１、及びＤＩＦＦ２は、同特性のトランジスタで構成されており、差動対ＤＩＦＦ１は、ＭＯＳ（金属酸化物半導体）トランジスタＭ１、及びＭＯＳトランジスタＭ２からなり、差動対ＤＩＦＦ２は、同特性のＭＯＳトランジスタＭ４、及びＭＯＳトランジスタＭ５からなる。なおＭＯＳトランジスタＭ１ないしＭ６には、全てｐチャネル形のＭＯＳトランジスタが使用されている。
【０００７】
また、ＭＯＳトランジスタＭ１、及びＭＯＳトランジスタＭ２のソースには、差動対ＤＩＦＦ１のバイアス電流を決定する電流源ＭＯＳトランジスタＭ３のドレインが、ＭＯＳトランジスタＭ４、及びＭＯＳトランジスタＭ５のソースには、差動対ＤＩＦＦ２のバイアス電流を決定する電流源ＭＯＳトランジスタＭ６のドレインが接続されており、ＭＯＳトランジスタＭ３のバイアス電流が第１の電流源、ＭＯＳトランジスタＭ６のバイアス電流が第２の電流源となっている。なお、ＭＯＳトランジスタＭ１、及びＭＯＳトランジスタＭ５のゲートは、入力差動信号Ｖｉｎの正極に、ＭＯＳトランジスタＭ２、及びＭＯＳトランジスタＭ４のゲートは、入力差動信号Ｖｉｎの負極にそれぞれ接続されている。
【０００８】
また、Ｉｏｐ、Ｉｏｎはそれぞれ、増幅回路の出力電流Ｉｏｕｔの＋成分、−成分を、Ｉｏｐ１、Ｉｏｎ１はそれぞれ、増幅回路の出力電流Ｉｏｕｔのうち、差動対ＤＩＦＦ１から流れる電流の＋成分、−成分を、Ｉｏｐ２、Ｉｏｎ２はそれぞれ、増幅回路の出力電流Ｉｏｕｔのうち、差動対ＤＩＦＦ２から流れる電流の＋成分、−成分を表す。
【０００９】
図１０に示す方法では、差動対ＤＩＦＦ１、及び差動対ＤＩＦＦ２の出力は互いに減算するよう交互に接続されており、増幅回路における高い線形性を実現するために、出力において差動対ＤＩＦＦ１、及びＤＩＦＦ２の差を取ることによって、即ち下記数式（１）を実現することによって、歪み成分をキャンセルしている。
【００１０】
【数１】
2008061126.tif 000003
【００１１】
具体的に増幅回路の３次歪みをキャンセルする仕組みを示す。差動対ＤＩＦＦ１、及びＤＩＦＦ２の伝達特性をそれぞれ下記数式（２）で表す。
【００１２】
【数２】
2008061126.tif 000004
【００１３】
但し、Ｖｉｎは入力差動信号を、Ｉｏｕｔ１、Ｉｏｕｔ２はそれぞれ、差動対ＤＩＦＦ１の出力差動電流、差動対ＤＩＦＦ２の出力差動電流を表す。また、ａ１、及びａ３はそれぞれ差動対ＤＩＦＦ１の入力信号に対する１次、及び３次の係数を、ｂ１、及びｂ３はそれぞれ差動対ＤＩＦＦ２の入力信号に対する１次、及び３次の係数を表す。
【００１４】
ここで、増幅回路の出力電流Ｉｏｕｔを、下記数式（３）で表すように、Ｉｏｕｔ１とＩｏｕｔ２との差であるとすると、下記数式（４）のようになる。即ち、差動対ＤＩＦＦ１の入力信号に対する３次の係数ａ３の値と、差動対ＤＩＦＦ２の入力信号に対する３次の係数ｂ３の値とが等しくなるように、差動対ＤＩＦＦ１、及びＤＩＦＦ２を設計することによって、下記数式（５）に示す通り、増幅回路の出力における３次歪みはキャンセルされ、出力には現れなくなる。
【００１５】
【数３】
2008061126.tif 000005
【００１６】
【数４】
2008061126.tif 000006
【００１７】
【数５】
2008061126.tif 000007
【００１８】
このような増幅回路をＭＯＳトランジスタによって実現する場合について、これより示す。
【００１９】
ＭＯＳトランジスタのドレイン電圧が高いとき、即ちドレイン電流がゲート電圧の２乗に比例する場合、その特性は、下記数式（６）で表される。
【００２０】
【数６】
2008061126.tif 000008
【００２１】
ここで、Ｉｄは、ＭＯＳトランジスタのドレイン電流を、μは移動度を、Ｃｏｘは単位面積あたりの絶縁膜の容量を、Ｗ／Ｌは、ＭＯＳトランジスタのジオメトリ（ゲート幅／ゲート長）を、Ｖｇｓは、ゲート−ソース間電圧を、Ｖｔｈは、反転層を発生するゲート電圧を表している。
【００２２】
またこのとき、ＭＯＳトランジスタで構成した差動対の入出力特性を、１次、及び３次で表すと、非特許文献２に示すように、下記数式（７）で表すことができる。
【００２３】
【数７】
2008061126.tif 000009
【００２４】
【数８】
2008061126.tif 000010
【００２５】
但し、Ｉｂは差動対ＤＩＦＦ１、及びＤＩＦＦ２の全バイアス電流を表す。また、βは上記数式（８）で表され、これは個々のトランジスタの特性によって決められる定数である。
【００２６】
よって、上記数式（２）における差動対ＤＩＦＦ１、及びＤＩＦＦ２の入出力特性の１次、及び３次の係数は、下記数式（９）のように表すことができる。
【００２７】
【数９】
2008061126.tif 000011
【００２８】
このことから、図１０で示すような増幅回路での入出力特性は、下記数式（１０）で表される。即ち、ＭＯＳトランジスタで構成される差動対の３次歪みの係数ａ３、及びｂ３は、使用するＭＯＳトランジスタの個々のサイズと、バイアス電流によって決められることが分かる。
【００２９】
【数１０】
2008061126.tif 000012
【００３０】
ただし、上記数式（１０）において、ｍは、差動対ＤＩＦＦ１、及びＤＩＦＦ２のバイアス電流比、ｎは、差動対ＤＩＦＦ１、及びＤＩＦＦ２に使用されているＭＯＳトランジスタのジオメトリ（ゲート幅／ゲート長）比を表しており、下記数式（１１）のように表すことができる。
【００３１】
【数１１】
2008061126.tif 000013
【００３２】
即ち、差動対ＤＩＦＦ１のＭＯＳトランジスタＭ１、及びＭＯＳトランジスタＭ２は、差動対ＤＩＦＦ２のＭＯＳトランジスタＭ４、及びＭＯＳトランジスタＭ５のジオメトリ比のｎ倍のサイズを有している。
【００３３】
また、これら差動対のバイアス電流を決定する電流源となる電流源トランジスタにおいては、差動対ＤＩＦＦ１のバイアス電流を決定する電流源ＭＯＳトランジスタＭ３は、差動対ＤＩＦＦ２のバイアス電流を決定する電流源ＭＯＳトランジスタＭ６のｍ倍のバイアス電流を流していることを意味している。
【００３４】
ここで、上記数式（１０）において、下記数式（１２）の条件が満足されている場合を考える。
【００３５】
【数１２】
2008061126.tif 000014
【００３６】
このとき、増幅回路の伝達特性は下記数式（１３）のように書き表すことができる。即ち、増幅回路の３次歪みの係数は０となるので、増幅回路の３次歪みはキャンセルされて出力されない。
【００３７】
【数１３】
2008061126.tif 000015
【００３８】
従って、高い線形性を有する増幅回路の実現が可能となる。
【非特許文献１】Ｌｅｗｉｎｓｋｉ，Ａ．；Ｓｉｌｖａ−Ｍａｒｔｉｎｅｚ，Ｊ；  “ＯＴＡ  ｌｉｎｅａｒｉｔｙ  ｅｎｈａｎｃｅｍｅｎｔ  ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ｈｉｇｈ  ｆｒｅｑｕｅｎｃｙ  ａｐｐｌｉｃａｔｉｏｎｓ  ｗｉｔｈ  ＩＭ３  ｂｅｌｏｗ  −６５  ｄＢ”  ＩＥＥＥ  Ｔｒａｎｓｃａｔｉｏｎｓ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ  II：  Ｖｏｌ．５１，  Ｉｓｓｕｅ１０，  ｐｐ．５４２−５４８，  ＯＣＴ．２００４
【非特許文献２】Ｒａｍ  Ｓａｄｈｗａｎｉ，Ｂａｈｒａｍ Ｊａｌａｌｉ；  “Ａｄａｐｔｉｖｅ  ＣＭＯＳ  Ｐｒｅｄｉｓｔｏｒｔｉｏｎ  Ｌｉｎｅａｒｉｚｅｒ”  ＩＥＥＥ  Ｊ．  Ｌｉｇｈｔｗａｖｅ  Ｔｅｃｈ：  Ｖｏｌ．２１，  ｐｐ．３１８０−３１９３，  ＤＥＣ．２００３
【発明の開示】
【発明が解決しようとする課題】
【００３９】
しかしながら、現実的には、差動対ＤＩＦＦ１、及びＤＩＦＦ２におけるそれぞれの３次の係数ａ３、及びｂ３を等しくするのは、事実上、ほぼ不可能であるため、図１０に示した回路構成をはじめ、どのような条件によって回路を構成したとしても、上記数式（１２）を満足するような回路を設計段階で作り出すことは非常に困難であるという問題がある。
【００４０】
例えば、差動対ＤＩＦＦ１、及びＤＩＦＦ２に使用されているＭＯＳトランジスタのジオメトリ比ｎが設計値より１０％ばらついたとする。すると、差動対ＤＩＦＦ１、及びＤＩＦＦ２のバイアス電流比ｍは、ｎとは独立に変化するため、結果的には、上記数式（１２）に示される理想的なキャンセル条件より約３０％ずれることになる。従って、高い線形性を実現することが困難となる。
【００４１】
上記のような条件の場合、上記数式（１２）を満足するためには、バイアス電流比ｍが上記数式（１２）を満足するように３０％増加すれば、３次歪みをキャンセルすることができる。
【００４２】
しかしながら、このような製造上のばらつきを設計段階で予測し、回路パラメータを予めずらすことによって、上記数式（１２）を満足させることはほぼ不可能である。
【００４３】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、設計段階での予測、及び対応が不可能であるトランジスタの製造上のばらつきに左右されることなく、高い線形性を実現することが可能である増幅回路を構成することにある。
【課題を解決するための手段】
【００４４】
本発明に係る増幅回路は、上記の課題を解決するために、ソースに第１の電流源を有する第１のＭＯＳ差動対と、ソースに第２の電流源を有する第２のＭＯＳ差動対とが、共に同じ差動入力信号を入力としており、当該第１、及び第２のＭＯＳ差動対の出力は、互いに減算するよう交互に接続された増幅回路であって、上記出力の非線形歪み成分の検出、及び修正を、個々の回路毎に対して実施する回路を備えることを特徴としている。
【００４５】
上記の発明によれば、設計段階での予測、及び対応が不可能であるトランジスタの特性のばらつき等に対して、個々の回路単位で非線形歪み成分の自己補正を行うことによって、増幅回路の３次歪みをキャンセルすることが可能となる。
【００４６】
その結果、トランジスタの特性のばらつきに左右されることなく、高い線形性を有する増幅回路の実現が可能となるという効果を奏する。また、設計段階において、製造によるばらつきの為のマージンを補償する必要が無くなるため、消費電力の削減、及び回路面積の最適化を行うことが可能となる。即ち、増幅回路の回路性能を十分に引き出すことが可能になるという効果を奏する。
【００４７】
本発明に係る増幅回路は、上記の課題を解決するために、上記非線形歪み成分の検出、及び修正を、個々の回路毎に対して実施する回路は、上記差動入力信号として２点以上の直流電圧を入力したときの出力信号を記憶する記憶装置と、上記記憶装置にて記憶した値に基づいて、上記非線形歪み成分の係数を導出するための演算を行う演算部と、上記演算部の出力に基づき、上記第１のＭＯＳ差動対、または第２のＭＯＳ差動対に与える上記第１の電流源と上記第２の電流源との少なくとも一方の電流を変化させる補正値を生成する制御部とを備えることを特徴としている。
【００４８】
上記の発明によれば、差動入力信号として２点以上の直流電圧を入力したときの出力信号の値を記憶装置に保持し、その保持した値を基に、３次歪みをキャンセルするために、非線形歪み成分の係数を導出するための演算を行う。そして、その演算結果に基づき、制御部にて例えば当該演算結果と、前回演算部が出力した演算結果とを比較し、当該演算結果が、前回演算部が出力した演算結果より小さい場合に、制御部は補正値を生成して、差動対に与える電流を変化する。それによって、非線形歪み成分の検出、及び修正を行う。
【００４９】
その結果、差動入力信号を基に、演算部による演算、及び電流制御によって、３次歪みをキャンセルすることができる補正パラメータを算出することが可能になるという効果を奏する。
【００５０】
本発明に係る増幅回路は、上記の課題を解決するために、上記記憶装置は、メモリ、またはレジスタであり、上記演算部はデジタル回路であることを特徴としている。
【００５１】
上記の発明によれば、上記記憶装置は、メモリ、またはレジスタであり、上記演算部はデジタル回路であるため、３次歪みをキャンセルするための補正パラメータの算出をデジタル値にて実施する。
【００５２】
その結果、アナログ的な演算回路を設ける必要がなくなるため、さらに回路面積や消費電力を削減することが可能になるという効果を奏する。
【００５３】
また、一般的なセンサ回路や受信回路においては、受信信号をデジタル化して出力するため、当該増幅回路の後ろにＡ／Ｄ変換回路が設けられている場合が多い。よって、このＡ／Ｄ変換回路を最適化パラメータの抽出に活用することにより、増幅回路の３次歪みを補正する為だけのＡ／Ｄ変換回路を別途設ける必要が無くなり、回路面積や消費電力を増加させずに本発明に係る線形増幅回路を実現することが可能になるという効果を奏する。
【００５４】
本発明に係る増幅回路は、上記の課題を解決するために、上記演算部で行う上記非線形歪み成分の係数を導出するための演算を、上記差動入力信号として加える２点以上の直流電圧の値に相当する、予め内部に保有した定数を用いて行うことを特徴としている。
【００５５】
上記の発明によれば、入力電圧に相当する定数を、設計段階で演算部に与えることによって、これらのパラメータを固定値として扱うことが可能となる。即ち、演算部で行う演算を簡単にすることが可能である。
【００５６】
その結果、上記演算回路の構成を比較的簡単なものにすることが可能になるという効果を奏する。
【００５７】
また、入力電圧に相当する値を定数として与えるため、実際に入力された直流電圧の値を保持するための手段を用いる必要がなくなるという効果を奏する。
【００５８】
本発明に係る増幅回路は、上記の課題を解決するために、上記演算部で行う上記非線形歪み成分の修正に最適である係数を導出するための演算を、上記差動入力信号として加える直流電圧の２点の電圧比を用いて行うことを特徴としている。
【００５９】
上記の発明によれば、上記差動入力信号として加える直流電圧の２点の電圧が比例関係を持つように設定し、その入力電圧比に基づく演算を当該演算部に組み込むことにより、当該演算部内部での演算を簡素化することが可能である。
【００６０】
その結果、上記演算部の構成をさらに簡単なものにすることが可能になるという効果を奏する。
【発明の効果】
【００６１】
以上のように、本発明に係る増幅回路は、製造上のばらつきにより発生する非線形歪み成分の検出、及び修正を、個々の回路毎に対して実施する回路を備える構成である。
【００６２】
また、本発明に係る増幅回路は、上記非線形歪み成分の検出、及び修正を、個々の回路毎に対して実施する回路は、上記差動入力信号として２点以上の直流電圧を入力したときの出力信号を記憶する記憶装置と、上記記憶装置にて記憶した値に基づいて、上記非線形歪み成分を修正する係数を導出するための演算を行う演算部と、上記演算部の出力である補正値に基づき、上記第１のＭＯＳ差動対、または第２のＭＯＳ差動対に与える電流を変化させる制御部とを備える構成である。
【００６３】
従って、設計段階での予測及び対応が不可能であるトランジスタの製造上のばらつきに左右されることなく、高い線形性を実現することが可能である増幅回路を構成することができるという効果を奏する。
【発明を実施するための最良の形態】
【００６４】
本発明の実施形態について説明すると以下の通りである。なお、説明の便宜上、すでに図面を用いて説明した部材と同一の機能を有する部材には、同一の符号を付記してその説明を省略する。
〔実施の形態１〕
図１に、本発明の実施の形態に係る増幅回路の構成を示す。
【００６５】
トランジスタの製造上のばらつきを、設計段階で予測して対応することは不可能であるが、個々の回路毎にばらつきを検出して、それを修正する回路を付加することによって、回路の線形性を改善することは可能であり、本発明に係る増幅回路は、その原理を利用した回路構成となる。
【００６６】
図１に図示される増幅回路は、差動対ＤＩＦＦ１、及びＤＩＦＦ２に加え、出力抵抗Ｒ１・Ｒ２、記憶装置としてサンプルホールド回路ＳＨ１・ＳＨ２、演算部として演算回路ＡＭＰ１、制御部としてサンプルホールド回路ＳＨ４、比較回路ＣＭＰ１、及びバイアス制御回路ＢＣ１を備えている。出力抵抗Ｒ１・Ｒ２は、図示しない電圧源Ｖｃｃと、差動対ＤＩＦＦ１、及びＤＩＦＦ２の出力部分との間に接続される。また、増幅回路の出力部分Ｖｏｕｔには、サンプルホールド回路ＳＨ１・ＳＨ２、演算回路ＡＭＰ１、比較回路ＣＭＰ１、バイアス制御回路ＢＣ１、電流源ＭＯＳトランジスタＭ６のゲート、が順に接続され、さらに、演算回路ＡＭＰ１の出力部分には、演算結果を保持するためのサンプルホールド回路ＳＨ４が接続される。演算回路ＡＭＰ１の出力は、比較回路ＣＭＰ１の一方の入力端子に入力され、さらにサンプルホールド回路ＳＨ４の出力が比較回路ＣＭＰ１の他方の入力端子に入力される。
【００６７】
差動対ＤＩＦＦ１、及びＤＩＦＦ２に使用されているＭＯＳトランジスタのジオメトリ比をｎ、差動対ＤＩＦＦ１、及びＤＩＦＦ２のバイアス電流比をｍとすると、増幅回路の伝達特性は、上記数式（１０）と同様に、係数ｄ１、及びｄ２を用いて、下記数式（１４）のように表すことができる。
【００６８】
【数１４】
2008061126.tif 000016
【００６９】
この場合、上記数式（１４）は、上記数式（１０）と異なり、出力を電流ではなく、電圧で取り出すため、出力負荷Ｒ１、及びＲ２を用いる。
【００７０】
出力負荷Ｒ１、及びＲ２は、十分に線形性が保たれた負荷であり、出力を電流としてではなく、電圧として取り出すのに使用する。
【００７１】
即ち、上記数式（１４）は、増幅回路の伝達特性を、Ｒ１、及びＲ２に流れる電流Ｉｏｕｔから、電圧Ｖｏｕｔで表している。従って、このときの上記数式（１３）内の係数ｄ１、及びｄ３は、上記数式（１０）における係数ｃ１、及びｃ３に出力負荷のインピーダンスを乗じたものとなる。
【００７２】
ここで、下記数式（１５）のように係数ｐ、及びｑを定義し、上記数式（１４）を、下記数式（１６）のように表す。
【００７３】
【数１５】
2008061126.tif 000017
【００７４】
【数１６】
2008061126.tif 000018
【００７５】
増幅回路の入力に２種類の入力電圧Ｖｉｎを与え、このときの２種類の入力電圧をそれぞれＶｉｎＡ、及びＶｉｎＢとする。
【００７６】
このときの入力電圧ＶｉｎＡ、及びＶｉｎＢは、パラメータ測定用ＤＣ（直流）電圧として与えるが、このときＤＣ電圧ＶｉｎＡ、及びＶｉｎＢを与える手段としては、外部測定器から与えても構わないし、増幅回路に内蔵したＤＡＣ（Ｄ／Ａ変換器）を用いても構わないし、可変バイアス電圧発生回路であっても構わない。
【００７７】
また、入力電圧ＶｉｎＡ、及びＶｉｎＢを与えたときに得られる出力電圧を、それぞれＶｏｕｔＡ、及びＶｏｕｔＢとし、ＶｉｎＡ、及びＶｉｎＢで表すと、上記数式（１６）を用いて下記数式（１７）のように表すことができる。
【００７８】
【数１７】
2008061126.tif 000019
【００７９】
そして上記数式（１７）から、係数ｑを導出すると、下記数式（１８）のように書き表すことができる。
【００８０】
【数１８】
2008061126.tif 000020
【００８１】
よって、上記数式（１８）に従えば、差動対ＤＩＦＦ１、及びＤＩＦＦ２に使用されているＭＯＳトランジスタのジオメトリ比ｎが増幅回路の製造上ばらついたとしても、バイアス電流比ｍを、係数ｑが最小となるように設定することによって、増幅回路の３次歪みをキャンセルすることが可能となる。
【００８２】
図２に、バイアス電流比ｍと係数ｑとの関係を図示する。
【００８３】
係数ｑが最も０に近いときに３次歪みはキャンセルされるので、例えば、ＭＯＳトランジスタのジオメトリ比ｎに製造上、ずれが生じたとしても、差動対ＤＩＦＦ１、及びＤＩＦＦ２のバイアス電流比のパラメータｍを最適化することによって３次歪みをキャンセルすることが可能となる。
【００８４】
次に、これらのＤＣ電圧ＶｉｎＡ，及びＶｉｎＢを与えた時のそれぞれの増幅回路出力ＶｏｕｔＡ、及びＶｏｕｔＢを、サンプルホールド回路ＳＨ１、及びＳＨ２に保持する。
【００８５】
サンプルホールド回路ＳＨ１・ＳＨ２は、差動入力信号としてＤＣ電圧ＶｉｎＡ、及びＶｉｎＢを入力したときの出力信号ＶｏｕｔＡ、及びＶｏｕｔＢを受け、それを記憶・保持する記憶装置である。なお、サンプルホールド回路ＳＨ１・ＳＨ２は、例えば、図４（ａ）のような回路で構成されるが、これは回路的に特別な機能を持たせたものではなく、周知の技術で構成された回路を使用することが可能である。
【００８６】
演算回路ＡＭＰ１は、サンプルホールド回路ＳＨ１、及びＳＨ２によって保持した電圧ＶｏｕｔＡ、及びＶｏｕｔＢの値を基に、下記数式（１９）の演算を行う。
【００８７】
【数１９】
2008061126.tif 000021
【００８８】
なお、このときの演算回路ＡＭＰ１は、一般的なアナログ乗算回路、除算回路、絶対値回路、加減算回路で構成すればよい。よってここでは、その構成図、及び動作の説明については省略する。
【００８９】
またこのとき、２種類のＤＣ電圧ＶｉｎＡ、及びＶｉｎＢは、実際に入力されたものを別のサンプルホールド回路にて保持した値を用いてもよいが、演算回路ＡＭＰ１を簡易化するため、設計時にＶｉｎＡ、及びＶｉｎＢを想定した定数、即ち、ＶｉｎＡ、及びＶｉｎＢの値に相当する定数を、予め演算回路ＡＭＰ１内部に与えておいても構わない。
【００９０】
また、係数ａ３は、上記数式（８）で示すβ、及び差動対の全バイアス電流Ｉｂで表されるが、これらも予め想定した定数として設計時に与えても構わない。なぜなら、３次歪みをキャンセルする為に重要なのはβ、及びＩｂの絶対値ではなく、上記数式（１５）に基づくバイアス電流比の最適値を求めることにあるからである。
【００９１】
上記数式（１９）から演算回路ＡＭＰ１を実現する場合、その構成は非常に複雑となるが、前述のように、設計段階でＶｉｎＡ、及びＶｉｎＢを決定しておけば、これらの値に関しては固定値として扱うことが可能となり、上記数式（１９）を実現するための演算回路ＡＭＰ１を比較的簡単に構成することが可能となる。
【００９２】
ここで、演算回路ＡＭＰ１の構成をさらに簡単にするために、２つの入力電圧ＶｉｎＡ、及びＶｉｎＢを、下記数式（２０）で示すようにｋ倍の関係を持つように与えるとする。
【００９３】
【数２０】
2008061126.tif 000022
【００９４】
上記数式（２０）を上記数式（１８）に代入することによって、上記数式（１８）と同様の演算を、下記数式（２１）で実現することができる。
【００９５】
【数２１】
2008061126.tif 000023
【００９６】
上記数式（２１）における係数ｋ、及びＶｉｎＸが設計段階でパラメータとして決められているとき、上記数式（１９）と同様の演算を、上記数式（２１）で非常に簡単に実現することが可能となる。
【００９７】
ここでは、係数ｑは絶対値を取っているため、差動対ＤＩＦＦ１、上記数式（１９）、及び上記数式（２１）の関係を図示すると、図３のようになる。
【００９８】
このとき、３次歪みを最適化するポイントはｑの絶対値が最小となる点であり、この点に到達するまでバイアス制御回路ＢＣ１を制御して、バイアス電流比ｍを変化させることにより、３次歪みをキャンセルする。
【００９９】
バイアス制御回路ＢＣ１を制御して、バイアス電流比ｍを変化させるための具体的な手段としては、サンプルホールド回路ＳＨ４と比較回路ＣＭＰ１とを用いる。
【０１００】
サンプルホールド回路ＳＨ４は演算回路ＡＭＰ１の出力結果を受け取り、それを回路の内部で遅延し、次回の演算回路ＡＭＰ１の出力と共に比較回路ＣＭＰ１へと出力する、という動作を繰り返すことによって保持を行う。なお、サンプルホールド回路ＳＨ４は、例えば、図４（ｂ）のような回路で構成されるが、サンプルホールド回路ＳＨ１・ＳＨ２同様、これは回路的に特別な機能を持たせたものではなく、周知の技術で構成された回路を使用することが可能である。
【０１０１】
そして、演算回路ＡＭＰ１の出力Ｖ１と、サンプルホールド回路ＳＨ４が保持する前回の演算回路ＡＭＰ１の出力Ｖ２との比較は、比較回路ＣＭＰ１によって実施する。
【０１０２】
ここで、演算回路ＡＭＰ１がｎ回目の演算結果としてＶ２´を、（ｎ＋１）回目の演算結果としてＶ１´（但し、Ｖ２´＞Ｖ１´とする）を出力すると仮定し、（ｎ＋１）回目における比較動作を説明する。
【０１０３】
サンプルホールド回路ＳＨ４には、ｎ回目の演算結果Ｖ２´が保持されている。そして、（ｎ＋１）回目の演算を行う場合は、演算回路ＡＭＰ１が（ｎ＋１）回目の演算結果Ｖ１´を出力すると共に、サンプルホールド回路ＳＨ４は、自身が保持する値、即ちｎ回目の演算結果であるＶ２´を出力する。そして、比較回路ＣＭＰ１はＶ１´と、Ｖ２´とを比較する。
【０１０４】
そして、演算回路ＡＭＰ１の出力Ｖ１´が、サンプルホールド回路ＳＨ４が保持する値よりも小さい、即ち（ｎ＋１）回目の演算結果Ｖ１´が、ｎ回目の演算結果Ｖ２´よりも小さい場合は、サンプルホールド回路ＳＨ４が（ｎ＋１）回目の演算結果Ｖ１´を保持すると共に、バイアス制御回路ＢＣ１内部のレジスタ値がインクリメントされて、それに応じてバイアス電流Ｉｂ２が増加する仕組みとなっている。そしてさらに、（ｎ＋２）回目の演算の際には、サンプルホールド回路ＳＨ４が保持する、（ｎ＋１）回目の演算結果Ｖ１´と、（ｎ＋２）回目の演算回路ＡＭＰ１が出力した値（例えばＶ０´）とを比較し、同様の動作を繰り返す。
【０１０５】
上記の動作を繰り返すことによって、前回の演算回路ＡＭＰ１の出力Ｖ２と、今回の演算回路ＡＭＰ１の出力Ｖ１との比較を、比較回路ＣＭＰ１を用いて行う。そして、Ｖ１＜Ｖ２の場合には、バイアス電流比ｍを上げるようにバイアス制御回路ＢＣ１を制御する。
【０１０６】
図５に、バイアス制御回路ＢＣ１の回路構成を図示する。
【０１０７】
バイアス制御回路ＢＣ１は、ｎチャネル形のＭＯＳトランジスタで構成されるカレントミラートランジスタＣＭ１・ＣＭ２・ＣＭ３・ＣＭ４、スイッチＳ１・Ｓ２・Ｓ３・Ｓ４、ｎチャネル形のＭＯＳトランジスタＭ５１、ｐチャネル型のＭＯＳトランジスタＭ５２、レジスタＲＥＧ５を備え、カレントミラートランジスタＣＭ１・ＣＭ２・ＣＭ３・ＣＭ４のドレインはそれぞれ、スイッチＳ１・Ｓ２・Ｓ３・Ｓ４と接続されている。また、ＭＯＳトランジスタＭ５１は、ゲートがカレントミラートランジスタＣＭ１・ＣＭ２・ＣＭ３・ＣＭ４のゲートに、ソースがカレントミラートランジスタＣＭ１・ＣＭ２・ＣＭ３・ＣＭ４のソースに並列接続されている。また、スイッチＳ１・Ｓ２・Ｓ３・Ｓ４は、ＭＯＳトランジスタＭ５２と接続されており、スイッチＳ１・Ｓ２・Ｓ３・Ｓ４のいずれかが短絡している場合、ＭＯＳトランジスタＭ５２のドレインへと電流が流れる構造となっている。
【０１０８】
Ｖ１＜Ｖ２である場合、比較回路ＣＭＰ１は、バイアス制御回路ＢＣ１に制御信号ＢＣを入力し、それをレジスタＲＥＧ５に保持する。
【０１０９】
そして、レジスタＲＥＧ５に保持された制御信号ＢＣによってバイアス制御回路ＢＣ１内部のレジスタＲＥＧのレジスタ値がインクリメントされ、その値に応じてカレントミラートランジスタＣＭ１・ＣＭ２・ＣＭ３・ＣＭ４のそれぞれに設けられたスイッチＳ１・Ｓ２・Ｓ３・Ｓ４の切り替えを行うことで、バイアス電流Ｉｂ２を変化させる補正値となるバイアス電圧Ｖｂ２を生成する。そして、生成されたバイアス電圧Ｖｂ２を、ＭＯＳトランジスタＭ５２を介して、電流源ＭＯＳトランジスタＭ６のゲートに印加し、その値を変化させることによって、バイアス電流Ｉｂ２を増減させることができる。また、図５の回路構成において、カレントミラートランジスタＣＭ１・ＣＭ２・ＣＭ３・ＣＭ４のサイズに重み付けを行えば、小さい面積で、電流可変範囲の大きいバイアス制御回路を実現することが可能となる。
【０１１０】
ちなみに、図１においては、バイアス制御回路ＢＣ１は、電流源ＭＯＳトランジスタＭ６のゲートに接続されている。即ち、差動対ＤＩＦＦ２のバイアス電流Ｉｂ２を変えるように、バイアス制御回路ＢＣ１が接続されている。この場合、バイアス電流比ｍを上げる為には、差動対ＤＩＦＦ２のバイアス電流Ｉｂ２を下降させればよい。
【０１１１】
一方、図６に図示される増幅回路のように、差動対ＤＩＦＦ１のバイアス電流Ｉｂ１を変えるように、バイアス制御回路ＢＣ１を接続することも可能である。この場合は、バイアス電流比ｍに比例して、バイアス電流Ｉｂ１を上昇させることによってｍを上げることが可能である。
【０１１２】
以上の動作を繰り返し、バイアス電流比ｍの値を上昇させていくと、あるポイントにて、Ｖ１とＶ２との大小関係が逆転し、Ｖ１＞Ｖ２へと転じる、即ち、今回の演算回路ＡＭＰ１の出力Ｖ１が、前回の演算回路ＡＭＰ１の出力Ｖ２を上回る。このポイントは、演算回路ＡＭＰ１が行う演算（上記数式（１９））から明らかであるように、バイアス電流比ｍの増加によって、図３に示す係数ｑの絶対値が増加に転じた瞬間であり、係数ｑの値は限りなく０に近いため、このときのバイアス電流比ｍは、増幅回路の３次歪みをキャンセルするのに最適な値となっていると言える。
【０１１３】
そこで、Ｖ１＞Ｖ２である場合、比較回路ＣＭＰ１は、バイアス電流比ｍの増加を止めるよう、バイアス制御回路ＢＣ１を制御する。そして、サンプルホールド回路ＳＨ１、ＳＨ２、及びＳＨ４それぞれの前段に設けられたスイッチを全て開放し、Ｖ１＜Ｖ２からＶ１＞Ｖ２へと転じた瞬間のサンプルホールド回路ＳＨ１、ＳＨ２、及びＳＨ４の値を保持させることによって、演算と設定変更の繰り返し動作を終了する。これによって、増幅回路の３次歪みをキャンセルするのに最適な、バイアス電流の値（図１の場合、Ｉｂ１に対するＩｂ２の値）を決定することができる。
【０１１４】
以上の構成、及び最適化の手法によって、増幅回路の３次歪みを最小の値に抑えることが可能となる。
〔実施の形態２〕
図７に、本発明の他の実施の形態に係る増幅回路の構成を示す。なお、上記実施の形態１で述べた構成要素と同一の符号を付した構成要素のうち、特に断りのない部分については、上記構成要素と同等の機能を有するものとし、その説明を省略する。
【０１１５】
図７に図示される線形増幅回路は、差動対ＤＩＦＦ１、及びＤＩＦＦ２に加え、出力抵抗Ｒ１・Ｒ２、Ａ／Ｄ変換回路ＡＤＣ１、記憶装置としてレジスタＲＥＧ１・ＲＥＧ２、演算部としてデジタル演算回路ＣＡＬ１、制御部としてレジスタＲＥＧ４、比較回路ＣＭＰ１、及びバイアス制御回路ＢＣ１を備えている。出力抵抗Ｒ１・Ｒ２は、図示しない電圧源Ｖｃｃと、差動対ＤＩＦＦ１、及びＤＩＦＦ２の出力部分との間に接続される。また、増幅回路の出力部分Ｖｏｕｔには、Ａ／Ｄ変換回路ＡＤＣ１を備え、Ａ／Ｄ変換回路ＡＤＣ１の出力部分にレジスタＲＥＧ１・ＲＥＧ２、デジタル演算回路ＣＡＬ１、比較回路ＣＭＰ１、バイアス制御回路ＢＣ１、電流源ＭＯＳトランジスタＭ６のゲート、が順に接続され、デジタル演算回路ＣＡＬ１の出力部分には、演算結果を保持するためのレジスタＲＥＧ４が接続される。デジタル演算回路ＣＡＬ１の出力は、比較回路ＣＭＰ１の一方の入力端子に入力され、レジスタＲＥＧ４の出力が比較回路ＣＭＰ１の他方の入力端子に入力される。
【０１１６】
図１に示す形態においては、サンプルホールド回路ＳＨ１・ＳＨ２や、演算回路ＡＭＰ１を用いて、最適なバイアス電流比ｍを求めたが、本形態では、演算回路ＡＭＰ１で行われる演算を、デジタル回路にて実現している。
【０１１７】
実際の通信回路やセンサ回路などのアプリケーションでは、増幅回路の後にＡ／Ｄ変換回路を設けていることが多い。そのため、このようなＡ／Ｄ変換回路を、増幅回路の３次歪みを最適化する手段として用いれば、バイアス電流比ｍの最適化のためだけのＡ／Ｄ変換回路を別途設ける必要がなくなるため、非常に経済的である。
【０１１８】
演算をデジタル回路にて実現する場合、２つの差動対ＤＩＦＦ１、及びＤＩＦＦ２からの出力は、Ａ／Ｄ変換回路ＡＤＣ１へと入力される。即ち、上記第１の実施の形態でも示した２種類の入力電圧ＶｉｎＡ、及びＶｉｎＢを与えたときの出力電圧ＶｏｕｔＡ、及びＶｏｕｔＢを、Ａ／Ｄ変換回路ＡＤＣ１によって、デジタル値ＤｏｕｔＡ、及びＤｏｕｔＢに変換して出力する。
【０１１９】
デジタル値であるこれら２種類の出力ＤｏｕｔＡ、及びＤｏｕｔＢは、それぞれレジスタＲＥＧ１、及びＲＥＧ２にて保持する。
【０１２０】
デジタル演算回路ＣＡＬ１は、レジスタＲＥＧ１、及びレジスタＲＥＧ２によって保持した電圧ＤｏｕｔＡ、及びＤｏｕｔＢの値を基に、上記数式（１９）、及び上記数式（２１）と同様に得られる、下記数式（２２）、及び下記数式（２３）の演算を行う。
【０１２１】
【数２２】
2008061126.tif 000024
【０１２２】
【数２３】
2008061126.tif 000025
【０１２３】
なお、ここで用いるＤｉｎＡ、及びＤｉｎＢは、ＤＣ入力電圧ＶｉｎＡ、及びＶｉｎＢをデジタル値として表現したものであり、ＤｉｎＸ、及びｋは上記数式（２０）に基づいた関係を表すデジタル値である。即ち、ＤｉｎＡ、及びＤｉｎＢをｋ倍の関係を持つように与えることを示している。
【０１２４】
従って、上記数式（２０）を満たすような入力電圧ＶｉｎＡ、及びＶｉｎＢを用いることによって、演算量を減少させることが可能となり、回路の小規模化に貢献できる。
【０１２５】
また一方で、入力電圧ＶｉｎＡ、及びＶｉｎＢとして、上記Ａ／Ｄ変換回路ＡＤＣ１で実際に測定し、それらをレジスタにて保持した値ＤｉｎＡ、及びＤｉｎＢを用いて、上記数式（２１）を計算することも可能である。これによって、より正確に係数ｑを求めること、即ち、増幅回路の３次歪みをキャンセルするのに最適なバイアス電流比ｍを、より高い精度で求めることが可能となる。
【０１２６】
レジスタＲＥＧ４は、前回のデジタル演算回路ＣＡＬ１の演算結果Ｄ２を保持する。なお、その動作原理は、上記実施の形態１にて述べた、サンプルホールド回路ＳＨ４の動作原理と同じであるので、ここでは省略する。
【０１２７】
デジタル演算回路ＣＡＬ１の出力Ｄ１と、レジスタＲＥＧ４が保持する前回のデジタル演算回路ＣＡＬ１の出力Ｄ２とを、比較回路ＣＭＰ１によって比較し、Ｄ１＜Ｄ２のとき、即ち、Ｖ１＜Ｖ２の場合、バイアス電流比ｍを上げるようにバイアス制御回路ＢＣ１を制御する。
【０１２８】
なお、このときのバイアス電流を制御する動作の原理については、上記実施の形態１にて述べたものと同じであるので、ここでは省略する。
【０１２９】
そして、上記数式（２２）、または上記数式（２３）から導出される係数ｑの絶対値が増加に転じたところで、即ち、Ｄ１＜Ｄ２からＤ１＞Ｄ２へと転じたところで、比較回路ＣＭＰ１は、バイアス電流比ｍの増加を止めるよう、バイアス制御回路ＢＣ１を制御する。そして、レジスタＲＥＧ１、ＲＥＧ２、及びＲＥＧ４それぞれの前段に設けられたスイッチを全て開放し、Ｄ１＜Ｄ２からＤ１＞Ｄ２へと転じた瞬間のレジスタＲＥＧ１、ＲＥＧ２、及びＲＥＧ４の値を保持させることによって、演算と設定変更の繰り返し動作を終了する。このときが、増幅回路の３次歪みをキャンセルするのに最適なポイントである。即ち、バイアス電流比ｍの最適な値を決定することができる。
【０１３０】
ところで、デジタル演算回路ＣＡＬ１は、上記数式（２２）、または上記数式（２３）の演算を実施するが、これらの演算回路を構成する際は、式中の絶対値を用いる必要はない。また、演算回路ＣＡＬ１の構成上において絶対値を考慮しない場合は、比較回路ＣＭＰ１の比較する値を０と比較し、デジタル演算回路ＣＡＬ１が０以下となるときのバイアス電流比ｍを決定すればよい。
〔実施の形態３〕
図８、及び図９に、本発明の他の実施の形態に係る増幅回路の構成を示す。なお、上記実施の形態１、及び実施の形態２で述べた構成要素と同一の符号を付した構成要素のうち、特に断りのない部分については、上記構成要素と同等の機能を有するものとし、その説明を省略する。
【０１３１】
図１、及び図４に示す形態においては、例えば、上記数式（１６）のように、増幅回路の伝達関数を１次と３次の成分のみで表してきた。
【０１３２】
しかしながら、実際の増幅回路においてはＤＣオフセット成分を考慮する必要がある場合が多い。例えば、ＤＣオフセット成分を係数ｄ０として表したとき、上記数式（１６）の伝達関数は、下記数式（２４）のように書き表すことができる。
【０１３３】
【数２４】
2008061126.tif 000026
【０１３４】
この場合、上記入力ＤＣ電圧ＶｉｎＡ、及びＶｉｎＢを加える場合と同様に、入力をショートする。即ち、上記数式（２４）において、Ｖｉｎ＝０とした状態での増幅回路の出力を用いることによって、ＤＣオフセット成分ｄ０の影響をなくし、上記数式（２１）ないし上記数式（２３）にて係数ｑを求めることが可能となる。
【０１３５】
図１に示す本発明の実施の形態に係る増幅回路の構成において、ＤＣオフセット成分ｄ０の影響をなくす仕組みを追加した構成を、図８に示す。
【０１３６】
具体的にはこの場合、オフセット電圧ｄ０を記憶する記憶装置として、出力負荷Ｒ１・Ｒ２と出力端子Ｖｏｕｔとの間に、サンプルホールド回路ＳＨ１、及びＳＨ２と並列するように、サンプルホールド回路ＳＨ３を追加すればよい。サンプルホールド回路ＳＨ３には、Ｖｉｎ＝０における増幅回路の出力値、即ちＶｏｕｔ＝ｄ０を保持させる。演算回路ＡＭＰ１による演算の際は、サンプルホールド回路ＳＨ１、及びＳＨ２によって保持した電圧ＶｏｕｔＡ、及びＶｏｕｔＢの値、そしてサンプルホールド回路ＳＨ３によって保持した電圧ｄ０を基に、上記数式（２４）の演算を行う。それによって、ＤＣオフセット成分を考慮した増幅回路の実現が可能となる。
【０１３７】
なお、サンプルホールド回路ＳＨ３は、サンプルホールド回路ＳＨ１、及びＳＨ２と同一の構成のものを用いて構わない。即ち、例えば、図４（ａ）に示す回路で構成される。      
【０１３８】
同様に、図７に示す本発明の実施の形態に係る増幅回路の構成において、ＤＣオフセット成分ｄ０の影響をなくす仕組みを追加した構成を、図９に示す。
【０１３９】
デジタル値を用いて演算を行い、係数ｑを求める場合においては、オフセット電圧ｄ０を記憶する記憶装置として、出力負荷Ｒ１・Ｒ２とデジタル出力端子Ｄｏｕｔとの間に、レジスタＲＥＧ１、及びＲＥＧ２と並列するように、レジスタＲＥＧ３を追加すればよい。その他の動作については、上記サンプルホールド回路ＳＨ３を追加する場合と同じなので省略する。
【０１４０】
さらに、入力ＤＣ電圧をＶｉｎとして、２点、ないし３点ではなく、さらに多くの入力ＤＣ電圧Ｖｉｎを入力した上で係数ｑを求めることもできる。これによると、増幅回路の３次の係数をキャンセルするバイアス電流比ｍを、より高精度に導出することが可能となる。
【０１４１】
以上のことから、本発明に係る増幅回路は、線形性の高い信号増幅機能を提供することが可能である。
【０１４２】
なお、上記の各実施形態では、バイアス電流の補正を１つの電流源のみに対して行ったが、両方の電流源に対して行ってもよい。
【０１４３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１４４】
線形性の高い、即ち、高性能、かつ高感度な増幅回路として、ほぼ全ての電気・電子機器において適用することができる。
【図面の簡単な説明】
【０１４５】
【図１】本発明の実施の形態１を示すものであり、本発明に係る増幅回路の概念を示す回路ブロック図である。
【図２】増幅回路の３次歪みを表す係数ｑと、差動対ＤＩＦＦ１、及びＤＩＦＦ２のバイアス電流比ｍとの関係を示す図である。
【図３】増幅回路の３次歪みを表す係数ｑと、差動対ＤＩＦＦ１、及びＤＩＦＦ２のバイアス電流比ｍとの関係を示す図である。
【図４】（ａ）はサンプルホールド回路ＳＨ１・ＳＨ２・ＳＨ３の構成を示す回路図であり、（ｂ）はサンプルホールド回路ＳＨ４の構成を示す回路図である。
【図５】バイアス制御回路ＢＣ１の構成を示す回路ブロック図である。
【図６】本発明の実施の形態１を示すものであり、本発明に係る増幅回路の一構成例を示す回路ブロック図である。
【図７】本発明の実施の形態２を示すものであり、本発明に係る増幅回路の一構成例を示す回路ブロック図である。
【図８】本発明の実施の形態３を示すものであり、本発明に係る増幅回路の一構成例を示す回路ブロック図である。
【図９】本発明の実施の形態３を示すものであり、本発明に係る増幅回路の一構成例を示す回路ブロック図である。
【図１０】従来の増幅回路の基本動作を示す回路ブロック図である。
【符号の説明】
【０１４６】
ＤＩＦＦ１  第１のＭＯＳ差動対
ＤＩＦＦ２  第２のＭＯＳ差動対
Ｍ１、Ｍ２  第１のＭＯＳ差動対を構成するＭＯＳトランジスタ
Ｍ３        第１のＭＯＳ差動対のバイアス電流を決定する電流源ＭＯＳトランジスタ
Ｍ４、Ｍ５  第２のＭＯＳ差動対を構成するＭＯＳトランジスタ
Ｍ６        第２のＭＯＳ差動対のバイアス電流を決定する電流源ＭＯＳトランジスタ
Ｒ１、Ｒ２  出力負荷
Ｉｏｎ、Ｉｏｐ
出力差動電流
Ｖｏｕｔ    出力差動電圧
Ｉｂ１      差動対ＤＩＦＦ１のバイアス電流
Ｉｂ２      差動対ＤＩＦＦ２のバイアス電流
Ｖｂ１      差動対ＤＩＦＦ１のバイアス電圧
Ｖｂ２      差動対ＤＩＦＦ２のバイアス電圧
Ｖｂ１、Ｖｂ２
Ｖ１        演算回路ＡＭＰ１の出力
Ｖ２        サンプルホールド回路ＳＨ４が保持する前回の演算回路ＡＭＰ１の出力
Ｄ１        デジタル演算回路ＣＡＬ１の出力
Ｄ２        レジスタＲＥＧ４が保持する前回のデジタル演算回路ＣＡＬ１の出力
ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４
サンプルホールド回路（記憶装置）
ＡＭＰ１    演算回路（演算部）
ＢＣ１      バイアス制御回路（制御部）
ＣＭＰ１    比較回路（制御部）
ＡＤＣ１    Ａ／Ｄ変換回路
ＲＥＧ１、ＲＥＧ２、ＲＥＧ３、ＲＥＧ４
レジスタ（記憶装置）
ＣＡＬ１    デジタル演算回路（演算部）
【図１】
2008061126.tif 000027
【図２】
2008061126.tif 000028
【図３】
2008061126.tif 000029
【図４】
2008061126.tif 000030
【図５】
2008061126.tif 000031
【図６】
2008061126.tif 000032
【図７】
2008061126.tif 000033
【図８】
2008061126.tif 000034
【図９】
2008061126.tif 000035
【図１０】
2008061126.tif 000036