(57)【要約】【課題】バーンイン試験におけるライン不良により所定のテストモードに入れていないことによる誤動作を防止すること。【解決手段】バーンイン試験の際に、スキャン信号ＳＣＡＮに基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号ＯＣＣの出力を制御する制御回路Ｃ２を有するロジック部を備えた半導体記憶装置において、半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子ＰＡＤをバーンイン試験用として使用する。ロジック部は、スキャン信号ＳＣＡＮの入力経路上に、所定の端子ＰＡＤからの信号（ＶＤＤ／ＯＰＥＮ）に基づいてスキャン信号ＳＣＡＮの出力を制御する第１制御回路Ｃ１を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
バーンイン試験の際に、スキャン信号に基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号の出力を制御するロジック部を備えた半導体記憶装置において、
前記半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子をバーンイン試験用として使用し、
前記ロジック部は、前記スキャン信号の入力経路上に、前記所定の端子からの信号に基づいて前記スキャン信号の出力を制御する制御回路を有することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路における前記所定の端子からの信号の入力経路は、分岐して抵抗を介して接地電位と電気的に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ロジック部は、前記所定の端子がオープンとなったときに前記オンチップコンペア信号を出力信号として出力しないことを特徴とする請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、バーンイン試験において有用な半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の製造工程において、組立封止が終わりパッケージ化されると、スクリーニング工程として、温度および電圧ストレスを印加することにより加速させて、初期不良品を事前に取り除くバーンイン試験（ＢＴ、ＴＢＴ試験）が行われる。バーンイン試験では、特許文献１に示すような半導体試験装置（テスタ）を用いて行われる。このような半導体試験装置では、時間短縮を図るために、１度に多数の半導体記憶装置をバーンインボード上に設置して測定する。各半導体記憶装置の端子は、バーンインボードに設けられたソケットとコンタクトがとられる。
【０００３】
図３を参照すると、半導体試験装置（図示せず）から各半導体記憶装置Ｄ１〜Ｄｍに入力される入力信号として、スキャン信号ＳＣＡＮ１〜ｍ、アドレス信号ＡＤＤ、コマンド信号ＣＯＭ、クロック信号ＣＬＫ、初期化信号ＩＮＩＴ、電源電位ＶＤＤ、接地電位ＧＮＤ等がある。スキャン信号ＳＣＡＮ１〜ｍは、列ごとに半導体記憶装置Ｄ１〜Ｄｍに対応して入力される。アドレス信号ＡＤＤ、コマンド信号ＣＯＭ、クロック信号ＣＬＫ、初期化信号ＩＮＩＴ、電源電位ＶＤＤ、接地電位ＧＮＤ等は、行ごとに各半導体記憶装置Ｄ１〜Ｄｍに共通に入力される。各半導体記憶装置Ｄ１〜Ｄｍから半導体試験装置（図示せず）に向けて出力される出力信号は、共通に接続される。以上のような状態で行われるテストは、オンチップコンペアテストと呼ばれる。
【０００４】
図４を参照すると、半導体記憶装置Ｄに入力された入力信号（スキャン信号ＳＣＡＮ、アドレス信号ＡＤＤ、コマンド信号ＣＯＭ、クロック信号ＣＬＫ、初期化信号ＩＮＩＴ、電源電位ＶＤＤ、接地電位ＧＮＤ等）は、制御部に入力される。制御部は、スキャン信号ＳＣＡＮをロジック部に向けて出力し、アドレス信号ＡＤＤ、コマンド信号ＣＯＭ、クロック信号ＣＬＫ等をメモリアレイに向けて出力し、初期化信号ＩＮＩＴを第２比較器に向けて出力し、電源電位ＶＤＤ、接地電位ＧＮＤを各構成部に向けて出力する。メモリアレイは、アドレス信号ＡＤＤ、コマンド信号ＣＯＭ、クロック信号ＣＬＫ等に基づいて、アドレス信号ＡＤＤに対応する複数のデータＤＱを読み出し、データＤＱを第１比較部に向けて出力する。第１比較器は、各データＤＱを期待値と比較させて一致するか一致しないかを判定し、パス／フェールを表す複数のフラグ信号ＦＯＵＴを第２比較器に向けて出力する。第２比較器は、各フラグ信号ＦＯＵＴと初期化信号ＩＮＩＴに基づいて、各フラグ信号ＦＯＵＴを圧縮して１個の圧縮データＣＤにし、圧縮データＣＤが同一であるか同一でないかを判定し、パス／フェールを表すオンチップコンペア信号ＯＣＣをロジック部に向けて出力する（図５参照）。ロジック部は、スキャン信号ＳＣＡＮ、オンチップコンペア信号ＯＣＣ、電源電位ＶＤＤ、及び接地電位ＧＮＤに基づいて、出力信号を半導体試験装置（図示せず）に向けて出力する（図６参照）。
【０００５】
半導体記憶装置Ｄ１〜Ｄｍの試験では、スキャン信号ＳＣＡＮ１〜ｍのいずれか１つのみを”Ｌ”にした列の判定を行い、他の列の半導体記憶装置は判定されないようになっている。通常時においては、一の半導体記憶装置（注目デバイス）のスキャン信号ＳＣＡＮが”Ｌ”、かつ、他の半導体記憶装置（非注目デバイス）のスキャン信号ＳＣＡＮが”Ｈ”となることで、一の半導体記憶装置（注目デバイス）のみの出力信号が出力されることになる（図７（Ａ）参照）。
【０００６】
【特許文献１】特開平１０−１９９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記バーンイン試験を行う際にライン不良が起こる場合がある。ライン不良とは、バーンイン試験による試験方法による問題で、不良の半導体記憶装置が起因している場合、又は、うまくコンタクトできていない場合に起こることをいう。オンチップコンペアテストモードでの試験中に、一の半導体記憶装置（非注目デバイス）が不良で異常な状態となっている場合、他の半導体記憶装置（注目デバイス）をスキャンしているにもかかわらず、一の半導体記憶装置（非注目デバイス）と他の半導体記憶装置（注目デバイス）の両方のスキャン信号ＳＣＡＮが”Ｌ”となる場合がある（図７（Ｂ）参照）。この場合、図３のように各半導体記憶装置Ｄ１〜Ｄｍの出力信号が共通に接続されているので、一の半導体記憶装置（非注目デバイス）と他の半導体記憶装置（注目デバイス）の両方の出力信号が混在した状態で半導体試験装置（図示せず）に向けて出力されることになる。そうなると、スキャンしている他の半導体記憶装置（注目デバイス）が、不良品である一の半導体記憶装置（非注目デバイス）から出力されている出力信号に引っ張られて、良品であるにもかかわらず不良となっていた。
【０００８】
本発明の主な課題は、バーンイン試験におけるライン不良により所定のテストモードに入れていないことによる誤動作を防止することである。
【課題を解決するための手段】
【０００９】
本発明の視点においては、バーンイン試験の際に、スキャン信号に基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号の出力を制御するロジック部を備えた半導体記憶装置において、前記半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子をバーンイン試験用として使用し、前記ロジック部は、前記スキャン信号の入力経路上に、前記所定の端子からの信号に基づいて前記スキャン信号の出力を制御する制御回路を有することを特徴とする。
【００１０】
本発明の前記半導体記憶装置において、前記制御回路における前記所定の端子からの信号の入力経路は、分岐して抵抗を介して接地電位と電気的に接続されていることが好ましい。
【００１１】
本発明の前記半導体記憶装置において、前記ロジック部は、前記所定の端子がオープンとなったときに前記オンチップコンペア信号を出力信号として出力しないことが好ましい。
【発明の効果】
【００１２】
本発明によれば、バーンイン試験において、ソケットの接触不良により所定のテストモードに入れていないことによる誤動作によって、他の半導体記憶装置の試験結果が不具合を起こさないようにすることができる。
【発明を実施するための最良の形態】
【００１３】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置におけるロジック部の構成を模式的に示した（Ａ）回路図、（Ｂ）第１制御回路Ｃ１の真理表、及び（Ｃ）第２制御回路Ｃ２の真理表である。
【００１４】
実施形態１に係る半導体記憶装置では、ライン不良を防ぐために、半導体記憶装置の設けられた複数ある電源電位ＶＤＤ用端子のうち１つ又はいずれかの端子ＰＡＤをバーンイン試験用として使用され、所望の試験が行われる。この端子ＰＡＤは、バーンイン試験以外の実使用においても用いられる。また、半導体記憶装置におけるロジック部には、半導体記憶装置のライン不良が起こった場合、不良の半導体記憶装置に影響を与えないようにするために、従来例（図６参照）の回路と同様な第２制御回路Ｃ２のスキャン信号ＳＣＡＮの入力経路上に第１制御回路Ｃ１が設けられている。なお、実施形態１に係る半導体記憶装置におけるロジック部以外の構成は、従来例（図４参照）と同様である。また、実施形態１に係る半導体記憶装置は、従来例（図３参照）と同様に、バーンインボード上に複数設置され、測定される。
【００１５】
第１制御回路Ｃ１は、端子ＰＡＤからの電源電位ＶＤＤに基づいてスキャン信号ＳＣＡＮの出力を制御する。第１制御回路Ｃ１は、端子ＰＡＤの接触不良（ＯＰＥＮ）が生じた場合にも他の被試験半導体装置に影響を与えないようにするために、端子ＰＡＤの入力経路から分岐して抵抗を介して接地電位ＧＮＤと電気的に接続されている。例えば、第１制御回路Ｃ１は、端子ＰＡＤに電源電位ＶＤＤが正常に入力されて端子ＰＡＤの信号が”Ｈ”のときに、スキャン信号ＳＣＡＮと同じ状態の制御スキャン信号ＳＣＡＮ´を出力する（図１（Ｂ）参照）。また、第１制御回路Ｃ１は、端子ＰＡＤに電源電位ＶＤＤが接触不良（ＯＰＥＮ）などにより正常に入力されず端子ＰＡＤの信号が”Ｌ”のときに、スキャン信号ＳＣＡＮにかかわらず、制御スキャン信号ＳＣＡＮ´として”Ｈ”を出力する（図１（Ｂ）参照）。これにより、第２制御回路Ｃ２に制御スキャン信号ＳＣＡＮ´”Ｈ”が入力されると、オンチップコンペア信号ＯＣＣにかかわらず、出力信号が”０”となる（図１（Ｃ）参照）。ゆえに、ロジック回路において、端子ＰＡＤの信号が”Ｌ”のときは、スキャン信号ＳＣＡＮやオンチップコンペア信号ＯＣＣにかかわらず、出力信号が”０”となる。
【００１６】
第２制御回路Ｃ２は、制御スキャン信号ＳＣＡＮ´、オンチップコンペア信号ＯＣＣ、電源電位ＶＤＤ、及び接地電位ＧＮＤに基づいて、出力信号を半導体試験装置（図示せず）に向けて出力する。
【００１７】
次に、本発明の実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体記憶装置における所定の信号の関係を模式的に示したタイミングチャート図であり、（Ａ）は通常時、（Ｂ）は異常時のものである。
【００１８】
通常時（図２（Ａ）参照）では、端子ＰＡＤの信号が”Ｈ”となるので、非注目半導体記憶装置（非注目デバイス）のスキャン信号ＳＣＡＮを”Ｈ”にしたまま、注目半導体記憶装置（注目デバイス）のスキャン信号ＳＣＡＮを”Ｌ”とすることで、注目半導体記憶装置（注目デバイス）のみの出力信号が出力される。こうすることで、従来例（図７（Ａ）参照）と同じ動作となる。
【００１９】
異常時（図２（Ｂ）参照）では、不良半導体記憶装置（不良デバイス）の端子ＰＡＤの信号が”Ｌ”となった場合は不良半導体装置（不良デバイス）に異常があったとみなし、不良半導体記憶装置（不良デバイス）のスキャン信号ＳＣＡＮが”Ｌ”となっても、不良半導体記憶装置（不良デバイス）の制御スキャン信号ＳＣＡＮ´が”Ｈ”となり（図１（Ｂ）参照）、不良半導体記憶装置（不良デバイス）の出力信号が”０”となる（図１（Ｃ）参照）。このような状態の下、注目半導体記憶装置（注目デバイス）のスキャン信号ＳＣＡＮを”Ｌ”とすることで、注目半導体記憶装置（注目デバイス）のみの出力信号が出力される。これにより、不良半導体記憶装置（不良デバイス）の出力信号について異常な信号が出力されない。
【００２０】
実施形態１によれば、バーンイン試験において、良品の半導体記憶装置が他の半導体記憶装置による起因で不良とみなされないようになり、他の半導体記憶装置の巻き添えによって不良となることを防止することができる。これにより半導体記憶装置の良品率が上がり、歩留まりが向上する。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１に係る半導体記憶装置におけるロジック部の構成を模式的に示した（Ａ）回路図、（Ｂ）第１制御回路Ｃ１の真理表、及び（Ｃ）第２制御回路Ｃ２の真理表である。
【図２】本発明の実施形態１に係る半導体記憶装置における所定の信号の関係を模式的に示したタイミングチャート図であり、（Ａ）は通常時、（Ｂ）は異常時のものである。
【図３】従来例に係るバーンインボード上の半導体記憶装置に対する配線の概略図である。
【図４】従来例に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図５】従来例に係る半導体記憶装置における第２比較器の構成を模式的に示した（Ａ）回路図、（Ｂ）真理表である。
【図６】従来例に係る半導体記憶装置におけるロジック部の構成を模式的に示した（Ａ）回路図、（Ｂ）真理表である。
【図７】従来例に係る半導体記憶装置における所定の信号の関係を模式的に示したタイミングチャート図であり、（Ａ）は通常時、（Ｂ）は異常時のものである。
【符号の説明】
【００２２】
Ｃ１  第１制御回路
Ｃ２  第２制御回路
ＶＤＤ  電源電位
ＧＮＤ  接地電位
Ｄ、Ｄ１〜Ｄｍ  半導体記憶装置
ＯＣＣ  オンチップコンペア信号
ＳＣＡＮ、ＳＣＡＮ１〜ｍ  スキャン信号
ＰＡＤ  端子
ＳＣＡＮ´  制御スキャン信号
ＡＤＤ  アドレス信号
ＣＯＭ  コマンド信号
ＣＬＫ  クロック信号
ＩＮＩＴ  初期化信号
ＤＱ  出力信号
ＦＯＵＴ  フラグ信号
ＣＤ  圧縮データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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