(57)【要約】【課題】安価な構成でオンザフライタイミング制御によらずにＤＵＴに与えるパターンの速度を容易に変えることが可能な半導体試験装置を実現する。【解決手段】ＤＵＴに与えるパターンの速度を可変できる半導体試験装置であって、データメモリから出力されるパターンデータとフィードバックされた直前の出力信号のどちらか一方を選択する選択手段を設けた。【選択図】  図１
2008139128.tif 000002
【特許請求の範囲】
【請求項１】
ＤＵＴに与えるパターンの速度を可変できる半導体試験装置であって、
データメモリから出力されるパターンデータとフィードバックされた直前の出力信号のどちらか一方を選択する選択手段を設けたことを特徴とする半導体試験装置。
【請求項２】
ＤＵＴに与えるパターンの速度を可変できる半導体試験装置であって、
シフト幅信号、パターンデータ及びデータイネーブル信号を生成する演算制御部と、
前記シフト幅信号を時系列のセレクトデータに変換するセレクトデータ生成部と、
前記セレクトデータが格納されるイネーブルメモリと、
前記パターンデータが格納され、前記イネーブルメモリから出力される前記セレクトデータに基づいて読み出し制御されるデータメモリと、
前記データイネーブル信号に基づいて前記データメモリ及び前記イネーブルメモリの書き込み制御若しくは前記イネーブルメモリの読み出し制御を行うイネーブル制御部と、
前記セレクトデータに基づいて前記データメモリから出力される前記パターンデータ若しくはフィードバックされた直前の出力信号を選択するセレクタと
を備えたことを特徴とする半導体試験装置。
【請求項３】
前記セレクトデータ生成部が、
前記シフト幅信号の値により動作が制御されるカウンタと、
このカウンタの出力値に基づいて前記セレクトデータを生成する比較器とから構成されることを特徴とする
請求項２記載の半導体試験装置。
【請求項４】
前記データメモリ若しくは前記イネーブルメモリが、
ＦＩＦＯであることを特徴とする
請求項２若しくは請求項３記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）の試験中に任意にレート幅（レート設定時間）を変化させることができる制御（以下、オンザフライタイミング制御という）によらずに安価な構成でＤＵＴに与えるパターンの速度を容易に変えることが可能な半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置において、ＤＵＴに印加する信号のエッジタイミングの基準となる信号がレートである。このレートの幅はテストプログラムで指定することにより、半導体試験装置の動作中、すなわち、ＤＵＴの試験中に任意に変化させることができる。
【０００３】
また、半導体試験装置からＤＵＴに適切なレート幅でパターンを出力しているかの確認のため、試験を開始する前にトレーニングパターンを出力してＤＵＴからのパターンを確認する。この時に、レート幅を変えることにより、適切なレート幅になるよう確認を行う。
【０００４】
従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開２０００−１４７０７４号公報
【０００６】
図５はこのような従来の半導体試験装置のタイミング発生器を示す構成ブロック図である。図５において、周期発生部５０は、半導体試験装置全体のタイミング動作の基準となるクロック、ユーザにより設定されるレートデータ及びタイミングセットデータを発生する。
【０００７】
クロック遅延生成部５１は、周期発生部５０から基準クロック、レートデータ及びタイミングセットデータが入力され、このレートデータ及びタイミングセットデータに基づいて、基準クロックの遅延を生成する。クロック遅延生成部５１は、生成されるべき遅延量の種類に対応して複数個あり、それぞれ周期発生部５０に並列に接続される。
【０００８】
周期発生部５０及び複数のクロック遅延生成部５１はタイミング発生器１００を構成している。
【０００９】
また、図６はクロック遅延生成部５１の構成ブロック図である。メモリ１の各アドレスには設定されるべきクロック周期が予め格納されている。また、メモリ１は、周期発生部５０からタイミングセットデータ及びクロックがそれぞれ入力され、クロック周期が出力される。
【００１０】
カウンタ２は、周期発生部５０からレートデータ及びクロックがそれぞれ入力され、メモリ１からクロック周期が入力される。ＡＮＤゲート３は、カウンタ２の出力及び周期発生部５０からのクロックがそれぞれ入力される。
【００１１】
可変遅延回路４は、ＡＮＤゲート３の出力が入力される。インターリーブ回路５は、メモリ１からのクロック周期がクロック端子に入力され、可変遅延回路４の出力がデータ端子に入力される。また、インターリーブ回路５の出力は、可変遅延回路４の制御端子に入力される。
【００１２】
メモリ１、カウンタ２、ＡＮＤゲート３、可変遅延回路４及びインターリーブ回路５はクロック遅延生成部５１を構成している。
【００１３】
図５及び図６に示す従来例の動作を説明する。カウンタ２は、メモリ１から入力されるクロック周期に対応する所定カウント数だけレートデータを遅延させ出力する。遅延されたレートデータは、ＡＮＤゲート３でクロックと論理積がとられる。
【００１４】
ＡＮＤゲート３からの出力は、可変遅延回路４で微小な遅延時間を付与されて出力される。この出力はインターリーブ回路５に入力され、インターリーブ回路５で可変遅延回路４の遅延時間が調整される。
【００１５】
この結果、周期発生部５０からのタイミングセットデータに対応するクロック周期がメモリ１から出力され、カウンタ２においてレートデータがクロック周期に対応する所定カウント数だけ遅延され、ＡＮＤゲート３でクロックと論理積がとられる。ＡＮＤゲート３の出力が可変遅延回路４で微小な遅延時間を付与され、この遅延時間が可変遅延回路４の出力に基づいてインターリーブ回路５で調整されることにより、半導体試験装置の動作中、すなわち、ＤＵＴの試験中にレート幅を任意に変化させることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、図５及び図６に示す従来例では、クロック周期が格納されているメモリ１の制御及び微小な遅延時間の調整を行うインターリーブ回路５の構造が複雑であり、且つ、非常に高価であるという問題があった。
従って本発明が解決しようとする課題は、安価な構成でオンザフライタイミング制御によらずにＤＵＴに与えるパターンの速度を容易に変えることが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＤＵＴに与えるパターンの速度を可変できる半導体試験装置であって、
データメモリから出力されるパターンデータとフィードバックされた直前の出力信号のどちらか一方を選択する選択手段を設けたことを特徴とする。
【００１８】
請求項２記載の発明は、
ＤＵＴに与えるパターンの速度を可変できる半導体試験装置であって、
シフト幅信号、パターンデータ及びデータイネーブル信号を生成する演算制御部と、前記シフト幅信号を時系列のセレクトデータに変換するセレクトデータ生成部と、前記セレクトデータが格納されるイネーブルメモリと、前記パターンデータが格納され、前記イネーブルメモリから出力される前記セレクトデータに基づいて読み出し制御されるデータメモリと、前記データイネーブル信号に基づいて前記データメモリ及び前記イネーブルメモリの書き込み制御若しくは前記イネーブルメモリの読み出し制御を行うイネーブル制御部と、前記セレクトデータに基づいて前記データメモリから出力される前記パターンデータ若しくはフィードバックされた直前の出力信号を選択するセレクタとを備えたことを特徴とする。
【００１９】
請求項３記載の発明は、
請求項２記載の半導体試験装置において、
前記セレクトデータ生成部が、
前記シフト幅信号の値により動作が制御されるカウンタと、
このカウンタの出力値に基づいて前記セレクトデータを生成する比較器とから構成されることを特徴とする。
【００２０】
請求項４記載の発明は、
請求項２若しくは請求項３記載の半導体試験装置において、
前記データメモリ若しくは前記イネーブルメモリが、
ＦＩＦＯであることを特徴とする。
【発明の効果】
【００２１】
本発明によれば次のような効果がある。
請求項１の発明によれば、データメモリから出力されるパターンデータとフィードバックされた直前の出力信号のどちらか一方を選択する選択手段を設けたことにより、従来のような複雑で高価なインターリーブ回路を用いないので、安価な構成でオンザフライタイミング制御によらずにＤＵＴに与えるパターンの速度を容易に変えることが可能になる。
【００２２】
請求項２〜４の発明によれば、シフト幅信号、パターンデータ及びデータイネーブル信号を生成する演算制御部と、前記シフト幅信号を時系列のセレクトデータに変換するセレクトデータ生成部と、前記セレクトデータが格納されるイネーブルメモリと、前記パターンデータが格納され、前記イネーブルメモリから出力される前記セレクトデータに基づいて読み出し制御されるデータメモリと、前記データイネーブル信号に基づいて前記データメモリ及び前記イネーブルメモリの書き込み制御若しくは前記イネーブルメモリの読み出し制御を行うイネーブル制御部と、前記セレクトデータに基づいて前記データメモリから出力される前記パターンデータ若しくはフィードバックされた直前の出力信号を選択するセレクタとを備えたことにより、従来のような複雑で高価なインターリーブ回路を用いないので、安価な構成でオンザフライタイミング制御によらずにＤＵＴに与えるパターンの速度を容易に変えることが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。
【００２４】
図１において、演算制御部６は、ＣＰＵ（Central Processing Unit）及びメモリ等で構成され、データイネーブル信号”data_en”、データ信号”data”、シフト幅信号”shift”及びクロック信号”clk”がそれぞれ出力される。
【００２５】
カウンタ７はシフト幅信号が入力され、このシフト幅信号の値によりカウンタ動作をするか否かが判断される。比較器８は、カウンタ７の出力が入力され、カウンタの出力値が”０”である場合には出力信号（以下、比較結果信号という）”compdata”を”１”にし、カウンタの出力値が”０”以外である場合には比較結果信号を”０”にする。カウンタ７及び比較器８はセレクトデータ生成部５２を構成している。
【００２６】
イネーブル制御部９は、データイネーブル信号が入力され、データメモリ１０及びイネーブルメモリ１１へのライトイネーブル信号”write_en”、イネーブルメモリ１１へのリードイネーブル信号”read_en”を出力する。
【００２７】
データメモリ１０は、ＦＩＦＯ（First-In First-Out）であり、クロック信号、ライトイネーブル信号及びデータ信号がそれぞれ入力される。ライトイネーブル信号がアサートされている時に、クロック信号に同期してデータ信号の値（パターンデータ）が書き込まれる。
【００２８】
イネーブルメモリ１１は、ＦＩＦＯ（First-In First-Out）であり、クロック信号、ライトイネーブル信号、リードイネーブル信号及び比較結果信号がそれぞれ入力される。また、イネーブルメモリ１１はセレクト信号”sel”を出力し、このセレクト信号はデータメモリ１０にリードイネーブル信号として入力される。
【００２９】
セレクタ１２は、フリップフロップ１３の出力信号及びデータメモリ１０の出力信号がそれぞれ入力され、セレクト信号でどちらか一方の信号を選択して出力する。フリップフロップ１３は、セレクタ１２の出力信号及びクロック信号がそれぞれ入力される。
【００３０】
図１に示す実施例の動作を図２及び図３を用いて説明する。図２はイネーブルメモリ１１へデータを書き込む動作を説明するフロー図、図３は本発明の半導体試験装置の動作を示すタイミングチャートである。
【００３１】
図２中”Ｓ００１”において演算制御部６は、リセット信号（図示せず）を出力してカウンタ７のカウント値を”０”にリセットする。図２中”Ｓ００２”において演算制御部６は、データイネーブル信号により、イネーブル制御部９を制御してライトイネーブル信号をアサートする。
【００３２】
図２中”Ｓ００３”においてカウンタ７は、シフト幅信号の値が”０”か否かを判断し、もし、シフト幅が”０”の場合には、カウンタ７は”０”を出力する。そして、図２中”Ｓ００４”において比較器８は、カウンタ７の出力が”０”であるので、比較結果信号として”１”を出力し、イネーブルメモリ１１にこの比較結果信号”１”が書き込まれて図２中”Ｓ００３”に戻る。
【００３３】
一方、図２中”Ｓ００３”においてカウンタ７は、シフト幅信号の値が”０”か否かを判断し、もし、シフト幅が”０”以外の場合には、図２中”Ｓ００５”においてカウンタ７は、動作可能状態（イネーブル状態）になる。
【００３４】
図２中”Ｓ００６”においてカウンタ７は出力（カウント値）を”０”にし、比較器８は”１”を出力する。そして、イネーブルメモリ１１に比較器８から出力されている比較結果信号”１”が書き込まれる。
【００３５】
図２中”Ｓ００７”においてカウンタ７は、シフト幅信号の値とカウント値が等しいか否かを判断し、もし、等しい場合には、図２中”Ｓ００８”においてカウンタ７は、動作停止状態（ディセーブル状態）になる。
【００３６】
一方、図２中”Ｓ００７”においてカウンタ７は、シフト幅信号の値とカウント値が等しいか否かを判断し、もし、等しくない場合には、図２中”Ｓ００９”においてカウンタ７はカウント値を”＋１”カウントアップする。
【００３７】
また、比較器８は、カウンタ７の出力が”０”以外なので、”０”を出力する。そして、イネーブルメモリ１１に比較器８から出力されている比較結果信号”０”が書き込まれる。
【００３８】
次に、図３を用いて、実施例の時系列の動作を説明する。図３に示すように、実施例の動作はデータメモリ１０及びイネーブルメモリ１１へのデータの（Ａ）書き込み時と（Ｂ）読み出し時に分けられる。
【００３９】
まず、（Ａ）書き込み時の動作を説明する。演算制御部６から出力されるデータイネーブル信号により、イネーブル制御部９はライトイネーブル信号を出力し、データメモリ１０及びイネーブルメモリ１１を書き込み可能状態にする。
【００４０】
データ信号及びシフト幅信号はクロック信号に同期して同じタイミングで演算制御部６から出力される。図３の例において、最初の３クロックは、データ信号が”１００”、シフト幅信号が”０００”となっており、シフト幅信号が”０”のため、カウンタ７の出力は”０００”となる。カウンタ７の出力は、シフト幅信号より１クロック遅れて出力される。
【００４１】
また、カウンタ７の出力（カウンタ値）が”０”のため、比較器８から出力される比較結果信号は”１１１”となる。そして、データメモリ１０にはデータ信号”１００”が書き込まれ、イネーブルメモリ１１には比較結果信号”１１１”が書き込まれる。
【００４２】
４番目のクロックでは、データ信号が”１”、シフト幅信号が”１”となっている。５番目のクロックで、カウンタ７はシフト幅信号が”０”以外であることを検出し、”０”を出力すると共にカウンタをイネーブル状態にする。
【００４３】
そして、６番目のクロックでカウンタ７は、”＋１”カウントアップして”１”を出力する。カウンタ７の出力が”１”のため、比較器８から出力される比較結果信号は”０”となる。イネーブルメモリ１１には比較結果信号”１０”が書き込まれる。カウンタ７は、出力が”１”となってシフト幅信号の値と同じになるので、ディセーブル状態となる。
【００４４】
次に、５番目のクロックでは、データ信号が”０”、シフト幅信号が”１”となっている。７番目のクロックで、カウンタ７は、シフト幅信号が”０”以外であることを検出し、”０”を出力すると共にカウンタをイネーブル状態にする。
【００４５】
そして、８番目のクロックでカウンタ７は、”＋１”カウントアップして”１”を出力する。カウンタ７の出力が”１”のため、比較器８から出力される比較結果信号は”０”となる。イネーブルメモリ１１には比較結果信号”１０”が書き込まれる。カウンタ７は、出力が”１”となってシフト幅信号の値と同じになるので、ディセーブル状態となる。
【００４６】
次に、６番目のクロックから１０番目のクロックまでは、データ信号が”１１０００”、シフト幅信号が”０００００”となっている。シフト幅信号が”０”のため、カウンタ７の出力は”０００００”となる。このカウンタ７の出力は、９番目のクロック以降に出力される。すなわち、カウンタ７の出力は、シフト幅信号が”０”以外の時の値だけずれて出力される。
【００４７】
例えば、４番目及び５番目のクロックでシフト幅信号が、それぞれ”１”となっているので、カウンタ７の出力は、合計で”２”クロック分ずれて出力される。
【００４８】
また、データメモリ１０はデータ信号の値がクロックに同期してそのまま書き込まれるが、イネーブルメモリ１１は上述のように、シフト幅信号が”０”以外の時にはカウンタ７が動作するため、データ信号のデータ数よりシフト幅信号の値だけ多く書き込まれる。
【００４９】
以下、同様に、カウンタ７、比較器８、データメモリ１０及びイネーブルメモリ１１の動作が行われる。
【００５０】
次に、（Ｂ）読み出し時の動作を説明する。演算制御部６から出力されるデータイネーブル信号により、イネーブル制御部９はリードイネーブル信号を出力し、イネーブルメモリ１１を読み出し可能状態にする。
【００５１】
データメモリ１０には（Ａ）書き込み時のデータ信号が予め書き込まれ、イネーブルメモリ１１には（Ａ）書き込み時の比較結果信号が予め書き込まれている。図３中（Ｂ）において、１番目のクロックでイネーブルメモリ１１からデータの読み出しが開始される。
【００５２】
読み出されたデータは、セレクト信号として、セレクタ１２へ入力される。セレクタ１２は、セレクト信号が”０”の時にはフリップフロップ１３からフィードバックされた出力を選択し、セレクト信号が”１”の時にはデータメモリ１０からの出力を選択する。
【００５３】
１番目から４番目のクロックでイネーブルメモリ１１から出力されるセレクト信号は”１”であるので、データメモリ１０の出力が選択され、フリップフロップ１３からの出力は１クロック遅れて、”１００１”が出力される。
【００５４】
５番目のクロックではイネーブルメモリ１１から出力されるセレクト信号は”０”であるので、フリップフロップ１３からフィードバックされた出力が選択され、フリップフロップ１３の直前の出力である”１”がセレクタ１２から出力される。これにより、フリップフロップ１３の出力は直前の値が保持される。同時に、セレクト信号が”０”であるので、データメモリ１０からの出力はディセーブル状態になる。
【００５５】
以下、同様に、イネーブルメモリ１１から出力されるセレクト信号により、データメモリ１０及びセレクタ１２が制御され、見かけ上、データの間引きが行われる。
【００５６】
この結果、シフト幅信号で間引きするデータの幅を指定し、カウンタ７及び比較器８によりこの間引きするデータの幅を時系列のセレクトデータに変換してイネーブルメモリ１１に格納し、このイネーブルメモリ１１からの出力をセレクタ１２のセレクト信号とする。そして、このセレクト信号により、データメモリ１０からの出力、若しくは、フィードバックされた直前の出力データのどちらかが選択され、直前の出力データが選択された場合はフリップフロップ１３の出力値が保持されて見かけ上、データの間引きが行われる。
【００５７】
以上より、従来のような複雑で高価なインターリーブ回路を用いないので、安価な構成でオンザフライタイミング制御によらずにＤＵＴに与えるパターンの速度を容易に変えることが可能になる。
【００５８】
図４は本発明を用いた半導体試験装置の使用例である。図４において、例えば、ＤＵＴにデータを書き込む時は”Ａ”〜”Ｃ”に示すようにWrite dataのデータ幅を容易に調整することができる。図４中”Ａ”は１データを３クロック幅で書き込む場合、”Ｂ”は１データを２クロック幅で書き込む場合、”Ｃ”は１データを１クロック幅で書き込む場合をそれぞれ示す。また、ＤＵＴからデータを読み出す時は１データを１クロックで読み出す場合を示している。
【００５９】
なお、図１に示す実施例においてセレクタ１２の出力をフリップフロップ１３でリタイミングしているが、必ずしもこのようにする必要はなく、フリップフロップ１３を無くしてセレクタ１２の出力を直接フィードバックするようにしても良い。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】イネーブルメモリへデータを書き込む動作を説明するフロー図である。
【図３】本発明の半導体試験装置の動作を示すタイミングチャートである。
【図４】本発明を用いた半導体試験装置の使用例である。
【図５】従来の半導体試験装置のタイミング発生器を示す構成ブロック図である。
【図６】クロック遅延生成部の構成ブロック図である。
【符号の説明】
【００６１】
１  メモリ
２，７  カウンタ
３  ＡＮＤゲート
４  可変遅延回路
５  インターリーブ回路
６  演算制御部
８  比較器
９  イネーブル制御部
１０  データメモリ
１１  イネーブルメモリ
１２  セレクタ
１３  フリップフロップ
５０  周期発生部
５１  クロック遅延生成部
５２  セレクトデータ生成部
１００  タイミング発生器
【図１】
2008139128.tif 000003
【図２】
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【図３】
2008139128.tif 000005
【図４】
2008139128.tif 000006
【図５】
2008139128.tif 000007
【図６】
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