(57)【要約】【課題】埋め込み型半導体レーザのリーク電流を低減し、電流光出力特性を向上させる。【解決手段】埋め込み型半導体レーザ１は、ｐ型のＩｎＰ基板２を用いて形成され、ｐ型ＩｎＰからなる第１クラッド層３、ＡｌＧａＩｎＡｓ歪量子井戸活性層４、ｎ型ＩｎＰからなる第２クラッド層５を積層したリッジ部６を有している。リッジ部６の両側には、ｐ型ＩｎＰからなる第１埋め込み層７、ｎ型ＩｎＰからなる第２埋め込み層８、半絶縁性ＦｅドープＩｎＰからなる第３埋め込み層９が順に積層された埋め込み電流ブロック層１０が形成されている。第３埋め込み層９の上面は、ｎ型のＩｎＰからなる半導体層１１により覆われている。上記構造により、第３埋め込み層９の上面にリーク電流経路が発生することを抑制し、埋め込み型半導体レーザの信頼性を向上させることができる。【選択図】図１
2008053649.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板上に所定幅で設けられ、ｐ型半導体からなる第１クラッド層と、
前記第１クラッド層の上に設けられ、レーザ光を発生させる活性層と、
前記活性層の上に設けられ、ｎ型半導体からなる第２クラッド層と、
前記第１クラッド層、前記活性層、及び前記第２クラッド層からなるリッジ部と、
前記リッジ部の側面に接し、ｐ型半導体からなる第１埋め込み層と、
前記第１埋め込み層の側面及び上面に接し、ｎ型半導体からなる第２埋め込み層と、
前記第２埋め込み層の側面及び上面に接し、Ｆｅを含む半絶縁性の第３埋め込み層と、
前記第２クラッド層の上面、及び前記第３埋め込み層の上面を覆うｎ型の半導体層と、
を含むことを特徴とする埋め込み型半導体レーザ。
【請求項２】
前記活性層と前記第２クラッド層との間に、特定波長のレーザ光を反射する回折格子が設けられていることを特徴とする請求項１に記載の埋め込み型半導体レーザ。
【請求項３】
前記回折格子は、ｎ型半導体を用いて形成されていることを特徴とする請求項２に記載の埋め込み型半導体レーザ。
【請求項４】
前記第１埋め込み層には、Ｆｅが含まれていることを特徴とする請求項１〜３の何れかに記載の埋め込み型半導体レーザ。
【請求項５】
前記第１埋め込み層として、ＡｌＧａＩｎＡｓ又はＡｌＩｎＡｓが用いられていることを特徴とする請求項１〜３の何れかに記載の埋め込み型半導体レーザ。
【請求項６】
前記第１埋め込み層としてＩｎＰが用いられ、
前記第１埋め込み層と前記第２埋め込み層との間に第４埋め込み層が挿入され、
前記第４埋め込み層としてＡｌＧａＩｎＡｓ又はＡｌＩｎＡｓが用いられ、
前記第４埋め込み層の端部は、前記第１埋め込み層の端部と前記第３埋め込み層の端部とにより覆われていることを特徴とする請求項１〜３の何れかに記載の埋め込み型半導体レーザ。
【請求項７】
ｐ型の半導体基板と、
前記半導体基板上に所定幅で設けられ、ｐ型半導体からなる第１クラッド層と、
前記第１クラッド層の上に設けられ、レーザ光を発生させる活性層と、
前記活性層の上に設けられ、ｎ型半導体からなる第２クラッド層と、
前記第１クラッド層、前記活性層、及び前記第２クラッド層からなるリッジ部と、
前記リッジ部の側面に接し、ｐ型半導体からなる第１埋め込み層と、
前記第１埋め込み層の側面及び上面に接し、ｎ型半導体からなる第２埋め込み層と、
前記第２埋め込み層の側面及び上面に接し、Ｒｕを含む半絶縁性の第３埋め込み層と、
前記第２クラッド層の上面、及び前記第３埋め込み層の上面を覆うｎ型の半導体層と、
を含むことを特徴とする埋め込み型半導体レーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は埋め込み型半導体レーザに関し、特に、メサストライプ構造を有し、リーク電流を低減させた埋め込み型半導体レーザに関するものである。
【背景技術】
【０００２】
近年、光ファイバー通信網の拡大に伴い、高速・高温動作可能な半導体レーザの需要が増加している。このような半導体レーザとして、半導体基板上にメサストライプ状に光導波路を形成し、その両脇に電流ブロック層を埋め込んだ構造の埋め込み型半導体レーザが広く用いられている（例えば、特許文献１参照）。
【０００３】
図１７に、上記従来の埋め込み半導体レーザの断面構造を示す。この半導体レーザ１は、ｎ型のＩｎＰ基板２を用いて形成されている。ＩｎＰ基板２の上に、ｎ型のＩｎＰクラッド層３ｂ、ＡｌＧａＩｎＡｓ歪量子井戸活性層４ｂ、ｐ型のＩｎＰクラッド層５ｂがメサ状に形成され、これらの層によりリッジ部６が構成されている。リッジ部６の両側には、ｐ型のＩｎＰ埋め込み層７、ｎ型のＩｎＰ埋め込み層８、半絶縁性ＦｅドープＩｎＰからなる埋め込み層９が埋め込まれ、さらにその上にはｎ型ＩｎＰ埋め込み層１９が形成されている。これらの層により、電流ブロック層１０が構成されている。
【０００４】
ｐ型のＩｎＰクラッド層５ｂ及びｎ型ＩｎＰ埋め込み層１９の上には、ｐ型ＩｎＰ層１１、ｐ型ＩｎＧａＡｓコンタクト層１２が設けられている。さらにその上には、ＳｉＯ２膜パターン１３、ｐ型電極１４が形成されている。ＩｎＰ基板２の裏面には、ｎ型電極１５が設けられている。
【０００５】
次に、図１７に示した半導体レーザの製造方法について説明する。まず、図１８に示すように、ｎ型ＩｎＰ基板２の上に、有機金属化学気相成長法（ＭＯＣＶＤ法）により、ｎ型ＩｎＰ層３ｃ、ＡｌＧａＩｎＡｓ歪量子井戸活性層４ｃ、ｐ型ＩｎＰ層５ｃを順次結晶成長させる。
【０００６】
次に、図１８に示したｐ型ＩｎＰ層５ｃの上にＳｉＯ２膜（シリコン酸化膜）を形成し、パターニングする。この結果、図１９に示すように、ｐ型ＩｎＰ層５ｃの上にＳｉＯ２膜パターン１６が形成される。
【０００７】
次に、図１９に示したＳｉＯ２膜パターン１６をマスクとして、ｐ型ＩｎＰ層５ｃ、ＡｌＧａＩｎＡｓ歪量子井戸活性層４ｃ、ｎ型ＩｎＰ層３ｃ、ｎ型ＩｎＰ基板２をウェットエッチングする。この結果、図２０に示すように、ｎ型ＩｎＰ層３ｂ、ＡｌＧａＩｎＡｓ歪量子井戸活性層４ｂ、ｐ型ＩｎＰ層５ｂからなるリッジ部６が形成される。
【０００８】
次に、図２０に示したリッジ部６の両側に、ｐ型ＩｎＰ埋め込み層７、ｎ型ＩｎＰ埋め込み層８、半絶縁性ＦｅドープＩｎＰ埋め込み層９、ｎ型ＩｎＰ埋め込み層１９を、ＭＯＣＶＤ法により順次形成する。この結果、図２１に示すように、埋め込み電流ブロック層１０が形成される。
【０００９】
次に、図２１に示したＳｉＯ２膜パターン１６をエッチング除去する。この結果、図２２に示す構造が得られる。次に、図２３に示すように、ｎ型ＩｎＰ埋め込み層１９、ｐ型ＩｎＰ層５ｂの上に、ｐ型ＩｎＰ層１１、ｐ型ＩｎＰコンタクト層１２をＭＯＣＶＤ法により形成する。
【００１０】
次に、図２３に示したｐ型ＩｎＰコンタクト層１２の上にＳｉＯ２膜パターン１３を形成し、その上に、ｐ型電極１４を形成する。また、ＩｎＰ基板２の裏面側に、ｎ型電極１５を形成する。この結果、図１７に示した半導体レーザを得ることができる。
【００１１】
【特許文献１】特開平４−３２００８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１７に示した半導体レーザの構造において、半絶縁性ＦｅドープＩｎＰ埋め込み層９は、電子をトラップすることにより電流を阻止する。このため、半絶縁性ＦｅドープＩｎＰ埋め込み層９の上面及び下面は、ｎ型ＩｎＰ層で覆われている必要がある。
【００１３】
しかし、図２１に示したｐ型ＩｎＰ埋め込み層７、ｎ型ＩｎＰ埋め込み層８、半絶縁性ＦｅドープＩｎＰ埋め込み層９、ｎ型ＩｎＰ埋め込み層１９を形成する工程において、ＳｉＯ２膜パターン１６の両端部の裏面側には、ＭＯ（有機金属）のガスが回り込みにくい。
【００１４】
このため、図２４に示すように、リッジ部６の両側の上端部（点線部２０で囲まれた部分）では、半絶縁性ＦｅドープＩｎＰ埋め込み層９の上面が、ｐ型ＩｎＰ層１１に接触している。このため、上記接触部分はリーク電流の流れる経路となる。即ち、上記従来の埋め込み型半導体レーザでは、上述したリーク電流により、レーザの電流光出力特性が劣化するという問題があった。
【００１５】
本発明は上記課題を解決するためになされたもので、その目的は、リーク電流を抑制して、電流光出力特性を向上させた埋め込み型半導体レーザを提供することである。
【課題を解決するための手段】
【００１６】
本発明に係る埋め込み型半導体レーザは、ｐ型の半導体基板と、前記半導体基板上に所定幅で設けられ、ｐ型半導体からなる第１クラッド層と、前記第１クラッド層の上に設けられ、レーザ光を発生させる活性層と、前記活性層の上に設けられ、ｎ型半導体からなる第２クラッド層と、前記第１クラッド層、前記活性層、及び前記第２クラッド層からなるリッジ部と、前記リッジ部に接し、ｐ型半導体からなる第１埋め込み層と、前記第１埋め込み層の側面及び上面に接し、ｎ型半導体からなる第２埋め込み層と、前記第２埋め込み層の側面及び上面に接し、Ｆｅを含む半絶縁性の第３埋め込み層と、前記第２クラッド層の上面、及び前記第３埋め込み層の上面を覆うｎ型の半導体層と、
を含むことを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１７】
本発明によれば、リーク電流を抑制して、電流光出力特性を向上させた埋め込み型半導体レーザを得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１９】
実施の形態１．
本実施の形態１に係る埋め込み型半導体レーザについて説明する。図１に示すように、埋め込み型半導体レーザ１は、ｐ型のＩｎＰ基板（以下、単に「基板」という）２を用いて形成されている。
【００２０】
基板２の上に、ｐ型のＩｎＰからなる所定幅の第１クラッド層３（キャリア濃度ｐ＝１×１０１８ｃｍ−３）が設けられている。第１クラッド層３の上には、レーザ光を発生させるＡｌＧａＩｎＡｓ歪量子井戸活性層（以下、単に「活性層」という）４が設けられている。活性層４の上には、ｎ型のＩｎＰからなる第２クラッド層５（キャリア濃度ｎ＝１×１０１８ｃｍ−３）が設けられている。そして、第１クラッド層３、活性層４、及び第２クラッド層５により、リッジ部６が構成されている。
【００２１】
リッジ部６の側面に接するように、ｐ型のＩｎＰからなる第１埋め込み層７（キャリア濃度ｐ＝１×１０１８ｃｍ−３）が設けられている。第１埋め込み層７の側面及び上面に接するように、ｎ型のＩｎＰからなる第２埋め込み層８（キャリア濃度ｎ＝１×１０１９ｃｍ−３）が設けられている。第２埋め込み層８の側面及び上面に接するように、半絶縁性ＦｅドープＩｎＰからなる第３埋め込み層９（キャリア濃度Ｆｅ＝４×１０１６ｃｍ−３）が設けられている。第３埋め込み層９の端部は、第１埋め込み層７の端部に接するように設けられている。
【００２２】
上述した第１埋め込み層７、第２埋め込み層８、及び第３埋め込み層９により、埋め込み電流ブロック層１０が構成されている。
【００２３】
第２クラッド層５の上面、及び第３埋め込み層９の上面には、全面に、ｎ型のＩｎＰからなる半導体層１１（キャリア濃度ｎ＝１×１０１８ｃｍ−３）が設けられている。つまり、第３埋め込み層９の上面全体は、ｎ型の半導体層１１により覆われている。
【００２４】
半導体層１１の上には、ｎ型のＩｎＰからなるコンタクト層１２（キャリア濃度ｎ＝１×１０１９ｃｍ−３）が設けられている。コンタクト層１２の上には、ＳｉＯ２膜パターン１３が設けられている。ＳｉＯ２膜パターン１３には開口部１３ａが設けられている。この開口部１３ａを埋め込むように、Ｔｉ、Ｐｔ、Ａｕを順次積層したｎ型電極１４が設けられている。また、基板２の裏面には、Ｔｉ、Ｐｔ、Ａｕを順次積層したｐ型電極１５が設けられている。
【００２５】
ここで、図１に示した埋め込み型半導体レーザ１は、ｐ型のＩｎＰ基板を用いて形成されている。このため活性層４の下面には第１クラッド層３、つまりｐ型の半導体層が設けられている。そして、活性層４の上面には第２クラッド層５、つまりｎ型の半導体層が設けられている。さらに、第２クラッド層５の上には、ｎ型半導体層１１が設けられている。
【００２６】
図１の構造とすることにより、第３埋め込み層９の上面全体は、ｎ型半導体層１１により覆われることとなる。従って、図１の構造では、従来技術（図２４参照）に示したリーク電流の流れる経路が存在しない。従って、従来技術と比較して、レーザの電流光出力特性を向上させることができる。
【００２７】
なお、図１に示した構造では、第１埋め込み層７として、ｐ型ＩｎＰを用いている。この層は、伝導帯のエネルギーレベルが高いため、電子が活性層４から溢れ出すのを抑制する効果がある。これにより、特に高温における半導体レーザの電流光出力特性を向上させることができる。
【００２８】
次に、図１に示した埋め込み型半導体レーザの製造方法について説明する。まず、図２に示すように、有機金属化学気相成長法（Metal Organic Chemical Vapor Deposition；以下、ＭＯＣＶＤ法という）を用いて、基板２の上に、ｐ型のＩｎＰ層３ａ、ＡｌＧａＩｎＡｓ層４ａ、ｎ型のＩｎＰ層５ａを順次積層する。
【００２９】
次に、図２に示したＩｎＰ層５ａの上にＳｉＯ２膜を形成する。そして、リソグラフィ及びエッチング等を用いて、ＳｉＯ２膜をパターニングする。この結果、図３に示すように、ＩｎＰ層５ａの上に、ＳｉＯ２膜パターン１６が形成される。
【００３０】
次に、図３に示したＳｉＯ２膜パターン１６をマスクとしてＩｎＰ層５ａ、ＡｌＧａＩｎＡｓ層４ａ、ＩｎＰ層３ａ、基板２をウェットエッチングする。この結果、図４に示すように、基板２の上に、第１クラッド層３、活性層４、及び第２クラッド層５からなるリッジ部６が形成される。
【００３１】
次に、図４に示したリッジ部６の両側に、ＭＯＣＶＤ法を用いて、第１埋め込み層７、第２埋め込み層８、及び第３埋め込み層９を順次形成する。この結果、図５に示すように、第１埋め込み層７、第２埋め込み層８及び第３埋め込み層９が積層された埋め込み電流ブロック層１０が形成される。
【００３２】
次に、図５に示したＳｉＯ２膜パターン１６をエッチング除去することにより、図６に示す形状が得られる。次に、図６に示した第２クラッド層５及び第３埋め込み層９の上に、全面に、ｎ型ＩｎＰからなる半導体層１１を形成する。さらにその上に、ｎ型ＩｎＰからなるコンタクト層１２を形成する。この結果、図７に示す形状が得られる。
【００３３】
次に、図７に示したコンタクト層１２の上にＳｉＯ２膜（シリコン酸化膜）を全面に形成し、リソグラフィ及びエッチングを用いてパターニングする。この結果、図８に示すように、コンタクト層１２の上に、ＳｉＯ２膜パターン１３が形成される。このとき、リッジ部６の上部には、開口部１３ａが形成される。
【００３４】
次に、図８に示した開口部１３ａを埋め込むように、Ｔｉ、Ｐｔ、Ａｕを順次積層して、コンタクト層１２と接触するｎ型電極１４を形成する。さらに基板２の裏面側にもＴｉ、Ｐｔ、Ａｕを順次積層して、ｐ型電極１５を形成する。この結果、図１に示した埋め込み型半導体レーザ１を形成することができる。
【００３５】
実施の形態２．
本実施の形態２に係る埋め込み型半導体レーザについて説明する。ここでは、実施の形態１と異なる点を中心に説明する。
【００３６】
図９に示すように、活性層４と第２クラッド層５との間に、ｎ型ＩｎＧａＡｓＰからなる回折格子１７（キャリア濃度ｎ＝１×１０１８ｃｍ−３）が設けられている。回折格子１７は、レーザ光の進行方向に沿って周期的に設けられ、特定波長のレーザ光を反射することができる。回折格子１７が設けられていることにより、単一発振モードのレーザ光を得ることができる。
【００３７】
ここで、回折格子としてｐ型半導体を用いた場合には、回折格子中にホールがパイルアップすることが知られている。これに対して図９に示した構造では、回折格子としてｎ型半導体を用いるようにしたので、電流光出力特性の劣化を抑制できる。その他については、実施の形態１で示した構造と同様である。
【００３８】
また、回折格子１７が活性層４と第１クラッド層３との間に設けられている場合には、凹凸を有する回折格子の上に活性層を結晶成長することとなり、活性層に結晶欠陥が発生しやすくなる。これに対して図９に示した構造では、回折格子１７が活性層４と第２クラッド層５との間に設けられるようにした。これにより、活性層に結晶欠陥が発生することを抑制し、信頼性の高い半導体レーザを得ることができる。
【００３９】
本実施の形態２の埋め込み型半導体レーザによれば、実施の形態１で得られる効果に加えて、信頼性の高い半導体レーザを得ることができる。
【００４０】
実施の形態３．
本実施の形態３に係る埋め込み型半導体レーザについて説明する。ここでは、実施の形態１と異なる点を中心に説明する。
【００４１】
図１０に示すように、第１埋め込み層７ａとして、ｐ型ドーパントとＦｅドーパントとを両方ドーピングしたＩｎＰ埋め込み層（キャリア濃度ｐ＝１×１０１８ｃｍ−３、キャリア濃度Ｆｅ＝４×１０１６ｃｍ−３）が設けられている。すなわち、図１０の埋め込み型半導体レーザは、第１埋め込み層にＦｅを含むようにしたものである。その他については、実施の形態１と同様である。
【００４２】
実施の形態１で示した構造の場合、図１に示したように、第１埋め込み層７の端部と第３埋め込み層９の端部とが接触している。また、第１埋め込み層７には、Ｚｎ（亜鉛）などのｐ型ドーパントが含まれ、第３埋め込み層にはＦｅ（鉄）が含まれている。この場合、Ｚｎなどのｐ型ドーパントと、Ｆｅは相互拡散しやすいことが知られている。
【００４３】
具体的には、第３埋め込み層９の第１埋め込み層７との界面付近、すなわち第３埋め込み層９の先端部９ａでは、Ｆｅドーパントの殆んどが、第１埋め込み層７に抜け出す。逆に、第１埋め込み層７側から第３埋め込み層９の先端部９ａには、Ｚｎなどのｐ型ドーパントが拡散してくる。このようにして、実施の形態１で示した構造では、第１埋め込み層７と第３埋め込み層９との界面近傍で相互拡散が発生する。このため、実施の形態１、２の構造では、埋め込み電流ブロック層１０の電流ブロック効果が低減して、上記界面を通過するリーク電流が増加するため、電流光出力特性が劣化する。
【００４４】
これに対して本実施の形態３では、第１埋め込み層７ａに予めＦｅドーパントを含ませるか、又は、第１埋め込み層７ａを形成後にＦｅドーピングを行うようにした。これにより、上述した相互拡散を抑制することができる。従って、実施の形態１よりもさらに、電流光出力特性を向上させることができる。
【００４５】
なお、図示しないが、図１０の活性層４と第２クラッド層５との間に、ｎ型ＩｎＧａＡｓＰなどのｎ型半導体からなる回折格子を設けた構造としても良い。このような構造であれば、上述した効果に加えて、実施の形態２と同様の効果を得ることができる。
【００４６】
実施の形態４.
本実施の形態４に係る埋め込み型半導体レーザについて説明する。ここでは、実施の形態１と異なる点を中心に説明する。
【００４７】
図１１に示すように、第３埋め込み層９ｂとして、半絶縁性ＲｕドープＩｎＰが用いられている。すなわち、実施の形態１で示した第３埋め込み層９に含まれるＦｅを、Ｒｕ（ルテニウム）で置き換えるようにしたものである。その他については、実施の形態１と同様である。
【００４８】
ここでＲｕは、第１埋め込み層７に含まれるＺｎなどのｐ型ドーパントとは、殆んど相互拡散しないことが知られている。このため、実施の形態３と同様に、電流光出力特性を向上させた半導体レーザを得ることができる。
【００４９】
また、第１埋め込み層７と第３埋め込み層９ｂとの間には、第２埋め込み層８が設けられている。これにより、第１埋め込み層７に含まれるＺｎなどのｐ型ドーパントが、第３埋め込み層９に拡散するのを抑制できる。これにより、電流光出力特性をさらに向上させることができる。
【００５０】
なお、図示しないが、図１１の活性層４と第２クラッド層５との間に、ｎ型ＩｎＧａＡｓＰなどのｎ型半導体からなる回折格子を設けた構造としても良い。このような構造であれば、上述した効果に加えて、実施の形態２と同様の効果を得ることができる。
【００５１】
実施の形態５．
本実施の形態５に係る埋め込み型半導体レーザについて説明する。ここでは、実施の形態１と異なる点を中心に説明する。
【００５２】
図１２は、本実施の形態５に係る半導体レーザの断面図である。図１２に示すように、第１埋め込み層７ｂとして、ｐ型のＡｌ（Ｇａ）ＩｎＡｓ（キャリア濃度ｐ＝１×１０１８ｃｍ−３、Ｇａ組成０．０７以下）、即ちｐ型のＡｌＧａＩｎＡｓ又はＡｌＩｎＡｓを用いるようにした。その他については、実施の形態１と同様である。
【００５３】
実施の形態１で示した構造（図１）では、高温時に活性層４から電子が溢れて第１クラッド層３を乗り越えると、第２埋め込み層８に流れ込むリーク電流が発生する。これに対して本実施の形態５では、第１埋め込み層としてｐ型のＡｌ（Ｇａ）ＩｎＡｓを用いるようにした。この層は、ＩｎＰ層よりもバンドギャップエネルギーが大きいため、高温時に活性層４から電子が溢れ出ても、電子は第１埋め込み層７ｂを乗り越えられない。従って、実施の形態１と比較して、リーク電流を抑制でき、高温での電流光出力特性を向上させることができる。
【００５４】
なお、図示しないが、図１２の活性層４と第２クラッド層５との間に、ｎ型ＩｎＧａＡｓＰなどのｎ型半導体からなる回折格子を設けた構造としても良い。このような構造であれば、上述した効果に加えて、実施の形態２と同様の効果を得ることができる。
【００５５】
実施の形態６．
本実施の形態６に係る埋め込み型半導体レーザについて説明する。ここでは、実施の形態１と異なる点を中心に説明する。
【００５６】
図１３に示すように、第１埋め込み層７として、ｐ型のＩｎＰ（キャリア濃度ｐ＝１×１０１８ｃｍ−３、）が用いられている。第１埋め込み層７と第２埋め込み層８との間には、第４埋め込み層１８として、ｐ型のＡｌ（Ｇａ）ＩｎＡｓ（キャリア濃度ｐ＝１×１０１８ｃｍ−３、Ｇａ組成０．０７以下）、即ちｐ型のＡｌＧａＩｎＡｓ又はＡｌＩｎＡｓが挿入されている。そして、第４埋め込み層１８の端部は、第１埋め込み層７の端部と第３埋め込み層９の端部により覆われている。その他については、実施の形態１と同様である。
【００５７】
ここで、Ａｌ（Ｇａ）ＩｎＡｓのバンドギャップエネルギーは、ＩｎＰ層のバンドギャップエネルギーよりも大きい。即ち図１３に示した構造では、第４埋め込み層１８のバンドギャップエネルギーは、第１埋め込み層７のバンドギャップエネルギーよりも大きい。従って、高温時に活性層４から電子が溢れ出ても、電子は第４埋め込み層１８を乗り越えることができない。これにより、リーク電流の発生を抑えることができ、高温での電流光出力特性を向上させることができる。
【００５８】
なお、図示しないが、図１３の活性層４と第２クラッド層５との間に、ｎ型ＩｎＧａＡｓＰなどのｎ型半導体からなる回折格子を設けた構造としても良い。このような構造であれば、上述した効果に加えて、実施の形態２と同様の効果を得ることができる。
【００５９】
次に、図１３に示した埋め込み型半導体レーザの製造方法について説明する。ここでは、実施の形態１で用いた図面を援用して、実施の形態１の製造方法と異なる点を中心に説明する。
【００６０】
まず、実施の形態１と同様にして、基板２の上にｐ型のＩｎＰ層３ａ、ＡｌＧａＩｎＡｓ層４ａ、ｎ型のＩｎＰ層５ａを形成（図２参照）する。その後、基板２の上に、第１クラッド層３、活性層４、及び第２クラッド層５からなるリッジ部６を形成するまでの工程（図４参照）を、実施の形態１と同様にして行う。
【００６１】
次に、ＭＯＣＶＤ法を用いて、図４に示したリッジ部６の両側に、第１埋め込み層７として、ｐ型のＩｎＰ層を形成する。次に、第１埋め込み層７の側面及び上面に、第４埋め込み層１８として、ｐ型のＡｌ（Ｇａ）ＩｎＡｓ層（キャリア濃度ｐ＝１×１０１８ｃｍ−３、Ｇａ組成０．０７以下）を形成する。次に、第４埋め込み層１８の側面及び上面に、第２埋め込み層８として、ｎ型のＩｎＰ層を形成する。次に、第２埋め込み層８の側面及び上面に、第３埋め込み層９として、半絶縁性ＦｅドープＩｎＰ層を形成する。この結果、図１４に示すように、第１埋め込み層７、第４埋め込み層１８、第２埋め込み層８及び第３埋め込み層９が積層された埋め込み電流ブロック層１０ｄが形成される。
【００６２】
ここで、図１４に示すように、第１埋め込み層７の上端部と第３埋め込み層９の上端部とにより、第４埋め込み層１８の上端部が埋め込まれるように形成する。つまり、ｐ型のＡｌ（Ｇａ）ＩｎＡｓ層の上端部が露出しないように形成する。これにより、後の工程で、第３埋め込み層９の上、及び第２クラッド層５の上に半導体層を形成する際に、半導体層の結晶性を向上させることができる。
【００６３】
次に、図１４に示したＳｉＯ２膜パターン１６をエッチング除去することにより、図１５に示す形状が得られる。次に、実施の形態１と同様にして、図１６に示すように、第２クラッド層５及び第３埋め込み層９の上に、半導体層１１、コンタクト層１２を形成する。
【００６４】
前述したように、第３埋め込み層９を形成する際に第４埋め込み層１８の端部、すなわちＡｌ（Ｇａ）ＩｎＡｓ層の端部が露出しないように形成した（図１４参照）ので、実施の形態５の構造（図１２参照）と比較して、半導体層１１の結晶性を向上させることができる。従って、実施の形態５の構造と比較して、埋め込み型半導体レーザの信頼性を向上させることができる。
【００６５】
この後、実施の形態１と同様にして、コンタクト層１２の上に、開口部１３ａを有するＳｉＯ２膜パターン１３を形成する。さらに、開口部１３ａを介してコンタクト層１２と接触するｎ型電極１４を形成し、基板２の裏面側にｐ型電極１５を形成する。この結果、図１３に示した埋め込み型半導体レーザを形成することができる。
【図面の簡単な説明】
【００６６】
【図１】実施の形態１に係る埋め込み型半導体レーザの断面図である。
【図２】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図３】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図４】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図５】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図６】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図７】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図８】実施の形態１に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図９】実施の形態２に係る埋め込み型半導体レーザの断面図である。
【図１０】実施の形態３に係る埋め込み型半導体レーザの断面図である。
【図１１】実施の形態４に係る埋め込み型半導体レーザの断面図である。
【図１２】実施の形態５に係る埋め込み型半導体レーザの断面図である。
【図１３】実施の形態６に係る埋め込み型半導体レーザの断面図である。
【図１４】実施の形態６に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図１５】実施の形態６に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図１６】実施の形態６に係る埋め込み型半導体レーザの製造方法を示す断面図である。
【図１７】従来の埋め込み型半導体レーザの断面図である。
【図１８】従来の埋め込み型半導体レーザの製造方法を示す断面図である。
【図１９】従来の埋め込み型半導体レーザの製造方法を示す断面図である。
【図２０】従来の埋め込み型半導体レーザの製造方法を示す断面図である。
【図２１】従来の埋め込み型半導体レーザの製造方法を示す断面図である。
【図２２】従来の埋め込み型半導体レーザの製造方法を示す断面図である。
【図２３】従来の埋め込み型半導体レーザの製造方法を示す断面図である。
【図２４】従来の埋め込み型半導体レーザのリーク電流の経路を示す断面図である。
【符号の説明】
【００６７】
１  埋め込み型半導体レーザ、２  ＩｎＰ基板、３  第１クラッド層、４  活性層、５  第２クラッド層、６  リッジ部、７  第１埋め込み層、８  第２埋め込み層、９  第３埋め込み層、１０  埋め込み電流ブロック層、１１  半導体層、１２  コンタクト層、１３  ＳｉＯ２膜パターン、１４  ｎ型電極、１５  ｐ型電極、１６  ＳｉＯ２パターン、１７  回折格子、１８  第４埋め込み層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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