(57)【要約】【課題】可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるＶＣＯ回路を提供する。【解決手段】上記課題を解決するために、ＶＣＯ回路１００に、バッファ回路Ｂ１１、Ｐ型ＭＯＳトランジスタＱ１１及びキャパシタＣ１１からなるバイアス回路１０１と、アンプＡ１１と、インダクタＬ１１、可変キャパシタＣ１２、及びスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路１０２と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
制御電圧に応じて発振周波数を変更することができる電圧制御発振回路において、
インダクタと、制御電圧に応じてキャパシタンスが連続的に変化する第１のキャパシタと、キャパシタンスを離散的に選択可能な第２のキャパシタと、を有し、発振信号を生成する共振部と、
該共振部で生成した発振信号を一定の振幅に調整して出力する出力部と、
電源電圧から得る電圧をバイアス電圧として前記出力部に供給するバイアス電圧供給部と、
を備える電圧制御発振回路。
【請求項２】
前記バイアス電圧供給部は、電源電圧を一定電圧にして前記出力部に供給する定電圧化調整回路で構成される、
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記定電圧化調整回路は、ＭＯＳトランジスタとアンプとで構成し、該アンプに入力されるリファレンス電圧と、電源電圧−出力部間に接続される前記ＭＯＳトランジスタのドレイン電圧と、が一致するように前記ＭＯＳトランジスタのゲート電圧を調整して一定電圧を前記出力部に供給する、
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項４】
前記共振部は、前記インダクタと、前記第１のキャパシタと、１又は２以上の第２のキャパシタと、が互いに並列に接続される、
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項５】
前記第２のキャパシタは、キャパシタとＭＯＳトランジスタとが直列に接続された回路である、
ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項６】
制御電圧に応じて発振周波数を変更することができる電圧制御発振回路において、
インダクタと、制御電圧に応じてキャパシタンスが連続的に変化する第１のキャパシタと、キャパシタンスを離散的に選択可能な１又は２以上の第２のキャパシタと、を互いに並列に接続して発振信号を生成する共振部と、
該共振部で生成した発振信号を一定の振幅に調整して出力する出力部と、
ＭＯＳトランジスタとアンプとを有し、該アンプに入力されるリファレンス電圧と、電源電圧−出力部間に接続される前記ＭＯＳトランジスタのドレイン電圧と、が一致するように前記ＭＯＳトランジスタのゲート電圧を調整して電源電圧から一定電圧を取得し、バイアス電圧として前記出力部に供給する定電圧化調整回路で構成されるバイアス電圧供給部と、
を備える電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等に使用するＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）回路に関する。
【背景技術】
【０００２】
近年、無線通信等の分野では使用する信号の広帯域化が進んでいる。そのため、無線通信装置等で使用する局部発振回路も、周波数の可変範囲の広帯域化が求められている。そこで、ＰＬＬ回路を構成するＶＣＯ回路の容量を可変容量化して発振周波数の可変範囲を拡大するなど、局部発振回路における周波数の可変範囲の広帯域化が図られている。
【０００３】
図１３は、従来のＶＣＯ回路の構成例を示す図である。
図１３に示すようにＶＣＯ回路１３００は、電流源Ｊ１３１、Ｐ型ＭＯＳトランジスタＱ１３１及びＱ１３２からなるカレントミラー回路で構成するバイアス回路１３０１と、アンプＡ１３１と、インダクタＬ１３１及び可変キャパシタＣ１３１で構成する共振回路１３０２と、を備える。
【０００４】
バイアス回路１３０１は、アンプＡ１３１に対して一定のバイアス電圧を供給するバイアス回路である。共振回路１３０２で生成された信号は、アンプＡ１３１によって一定振幅の信号に調整されて出力される。また、可変キャパシタＣ１３１を変更することによって発振周波数を変更することができる。
【０００５】
特許文献１には、製造時における周波数特性のずれを最適に補正し、安定してセンター周波数で電圧制御発振回路を発振させることのできるクロック発生回路について開示されている。
【特許文献１】特開２００２−３５３８０９号公報
【特許文献２】特開２００４−２６６５７１号公報
【特許文献３】特開２００６−０３３８０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述の図１３に示した回路では、特にＣＭＯＳ回路で構成された場合、バイアス回路１３０１が電流源で構成されている等の理由から良い位相雑音特性を得ることが難しいという問題があった。一方、近年の無線通信ではデータの多重化が行われるため位相雑音特性についても高い品質が求められている。
【０００７】
特許文献２には、動作を安定に保ちつつ位相雑音を低減させることが可能な電圧制御発振器について開示されている。また、特許文献３には、広い周波数可変範囲を得るために複数のバンドを使用し、全てのバンドにおいて良好な位相雑音特性を有しかつ周波数感度を同程度にすることができる電圧制御発振器について開示されている。
【０００８】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるＶＣＯ回路を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明に係るＶＣＯ回路は、制御電圧に応じて発振周波数を変更することができる電圧制御発振回路において、インダクタと、制御電圧に応じてキャパシタンスが連続的に変化する第１のキャパシタと、キャパシタンスを離散的に選択可能な第２のキャパシタと、を有し、発振信号を生成する共振部と、該共振部で生成した発振信号を一定の振幅に調整して出力する出力部と、電源電圧から得る電圧をバイアス電圧として前記出力部に供給するバイアス電圧供給部と、を備える。
【００１０】
本発明によると、共振部がキャパシタンスを離散的に選択可能なキャパシタを有するので、共振部全体のキャパシタンスを離散的に変更することができる。したがって、異なる不連続な周波数特性を選択することが可能となる。その結果、ＶＣＯ回路の可変周波数範囲を広域化することが可能となる。
【００１１】
また、バイアス電圧供給部が電源電圧から得る電圧をバイアス電圧として出力部に供給する。すなわち、電流源を使用することなくバイアス電圧を出力部に供給しているので、電流源から生じる雑音の影響を排除することができる。したがって、位相雑音も低減することが可能となり、位相雑音特性を向上することが可能となる。
【発明の効果】
【００１２】
以上に説明したように、本発明によると、可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるＶＣＯ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の態様について図１〜図１２に基づいて説明する。
図１は、本発明の実施例に係るＶＣＯ回路１００の構成の概要を説明する図である。
図１に示すＶＣＯ回路１００は、バッファ回路Ｂ１１、Ｐ型ＭＯＳトランジスタＱ１１及びキャパシタＣ１１からなるバイアス回路１０１と、アンプＡ１１と、インダクタＬ１１、可変キャパシタＣ１２、及びスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路１０２と、を備える。
【００１４】
バイアス回路１０１は、Ｐ型ＭＯＳトランジスタＱ１１のソース及びキャパシタＣ１１の一端が電圧源と接続され、Ｐ型ＭＯＳトランジスタＱ１１のドレイン及びキャパシタＣ１１の他端がアンプＡ１１に接続される。また、Ｐ型ＭＯＳトランジスタＱ１１のゲートがバッファ回路Ｂ１１の出力端子と接続される。そして、バイアス回路１０１は、電圧源から一定の電圧を取り出して、アンプＡ１１にバイアス電圧を供給する。
【００１５】
なお、電圧源−アンプＡ１１間にＰ型ＭＯＳトランジスタＱ１１を挿入することにより、電圧源とＶＣＯ回路１００との電気的絶縁性（アイソレーション）が向上し、電流源をバイアス回路に使用しないために悪化する電源電圧除去比を改善することが可能となる。
【００１６】
共振回路１０２は、インダクタＬ１１と可変キャパシタＣ１２とスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路である。図１には、インダクタＬ１１と可変キャパシタＣ１２とスイッチ付きキャパシタＣ１３、Ｃ１４、・・・、がそれぞれ並列に接続され、一端がＶＣＯ回路１００の出力端子に接続され他端がグランドに接続されている場合を示している。
【００１７】
なお、図１に示す共振回路１０２の構成は、一例であって共振可能であれば図示した構成に限定するものではない。
ここで、可変キャパシタＣ１２には、印加電圧に応じてキャパシタンスが連続的に変化することができるキャパシタやダイオード（バラクタダイオード）、ＭＯＳトランジスタを使用した可変容量素子（以下、「ＭＯＳバラクタ」という）等を使用すればよい。本実施例では、ＭＯＳバラクタを使用する。
【００１８】
また、スイッチ付きキャパシタＣ１３、Ｃ１４、・・・、は、それぞれスイッチＳＷ０１、ＳＷ０２、・・・、をシリアルに接続したキャパシタである。スイッチＳＷ０１、ＳＷ０２には、例えば、ＭＯＳトランジスタ等を使用する。したがって、各スイッチＳＷ０１、ＳＷ０２、・・・、のＯＮ／ＯＦＦを切換えることによって、離散的なキャパシタンスを選択することができる。その結果、複数の周波数特性から所望の周波数特性に選択的に切り替えることが可能となる。
【００１９】
共振回路１０２で生成される発振信号は、アンプＡ１１で一定の振幅に増幅されて出力端子から出力される。
一般に、電流源は雑音（フリッカノイズや熱雑音）の発生源となる。一方、本発明の実施例に係るＶＣＯ回路１００は、電流源を使用することなくバイアス回路１０１を実現している。すなわち、雑音の発生源を排除することによって図２に示すように雑音特性を向上することが可能となる。
【００２０】
図２は、ＶＣＯ回路１００を構成するＭＯＳトランジスタの雑音特性を説明する図である。図２に示す雑音特性のグラフは、横軸がＭＯＳトランジスタの動作周波数ｆ［Ｈｚ］、縦軸がドレイン出力の雑音のパワー密度［ｄＢｍ／Ｈｚ］を示している。周波数ｆｃはフリッカコーナ周波数を示している。図示した点線や実線のように、周波数ｆｃ及び雑音量はＭＯＳトランジスタのサイズやプロセス等により異なる。なお、以下の説明では、図２に示した雑音パワー密度を単に「雑音」といい「位相雑音」と区別する。
【００２１】
ここで、ボルツマン係数をＫ、絶対温度をＴ、能動素子の雑音指数をＦ、共振器のＱ（Ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）をＱ、発振周波数をｆｏｓｃ、キャリアからのオフセット周波数をｆｍ、能動発振素子におけるフリッカコーナ周波数をｆｃ、能動発振素子の発振信号電力をＰｏｓｃとすると、位相雑音Ｌは、次式から求められる。
【００２２】
【数１】
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【００２３】
図１に示した雑音を低減すると雑音指数Ｆも低減する。また、上述の式から、雑音指数Ｆを低減すると位相雑音Ｌ｛ｆｍ｝も低減する。すなわち、雑音の発生源が低減することによって図３に示すように位相雑音特性を向上することが可能となる。
【００２４】
図３は、ＶＣＯ回路１００の位相雑音特性を説明する図である。図３に示す位相雑音特性のグラフは、横軸がキャリアからのオフセット周波数Δｆ（＝ｆｍ）［Ｈｚ］、横軸が位相雑音［ｄＢｃ／Ｈｚ］を示している。また、点線は従来技術を使用したＶＣＯ回路の位相雑音特性を示し、実線は本発明の実施例に係るＶＣＯ回路１００の位相雑音特性を示している。
【００２５】
図３は、雑音の発生源である電流源をバイアス回路に使用しないことにより位相雑音が低減されていることを示している。
以下、図１に示した本実施例に係るＶＣＯ回路１００の具体的な構成例について説明する。
【００２６】
図４は、本発明の実施例に係るＶＣＯ回路１００の具体的な構成例を示す図である。
図４に示すＶＣＯ回路４００は、バイアス回路１０１を、バッファ回路Ｂ４１、Ｐ型ＭＯＳトランジスタＱ４１及びキャパシタＣ４１で構成し、共振回路１０２を、インダクタＬ４１、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ４４及びＣ４５で構成する。
【００２７】
バイアス回路１０１は、図１と同様に、Ｐ型ＭＯＳトランジスタＱ４１のソース及びキャパシタＣ４１の一端が電圧源と接続され、Ｐ型ＭＯＳトランジスタＱ４１のドレイン及びキャパシタＣ４１の他端がＰ型ＭＯＳトランジスタＱ４２及びＱ４３のソースと接続される。また、Ｐ型ＭＯＳトランジスタＱ４１のゲートにバッファ回路Ｂ４１の出力端子が接続される。
【００２８】
共振回路１０２は、インダクタＬ４１の両端、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、及びスイッチ付きキャパシタＣ４４及びＣ４５の一端が出力端子と接続され、スイッチ付きキャパシタＣ４４及びＣ４５の他端がグランドに接続される。スイッチ付きキャパシタＣ４４及びＣ４５には、それぞれスイッチとしてＮ型ＭＯＳトランジスタＳＷ４１及びＳＷ４２が直列に接続されている。
【００２９】
ここで、ＭＯＳバラクタＣ４２及びＣ４３の容量は、ＭＯＳバラクタＣ４２−Ｃ４３間に印可する電圧Ｖｔに応じて変化する。したがって、電圧Ｖｔに応じてＶＣＯ回路４００の発振周波数を連続的に変化させることができる。
【００３０】
また、スイッチＳＷ４１及びＳＷ４２のＯＮ／ＯＦＦにより共振回路１０２のキャパシタンスを切り替えることができる。したがって、ＶＣＯ回路４００の発振周波数特性を選択的かつ離散的に変更することが可能となる。その結果、発振周波数の可変範囲の広帯域化が可能となる。
【００３１】
Ｐ型ＭＯＳトランジスタＱ４２及びＱ４３、Ｎ型ＭＯＳトランジスタＱ４４とＱ４５は、それぞれＰ型ＭＯＳトランジスタＱ４１のドレイン−出力端子間、出力端子−グランド間でクロス・カップリング接続されてアンプＡ１０１を構成する。
【００３２】
以上に説明した、ＶＣＯ回路４００のバイアス回路１０１は、雑音の発生源となる電流源をその構成要素から除外しているので、雑音を低減することができる。その結果、位相雑音特性を向上することが可能となる。
【００３３】
図５は、図４に示したＶＣＯ回路４００の第１の変形例を示す図である。
図５に示すＶＣＯ回路５００は、共振回路１０２を、インダクタＬ４１、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ５１及びＣ５２で構成する。
【００３４】
本変形例に係る共振回路１０２は、インダクタＬ４１の両端、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、及び直列に接続したスイッチ付きキャパシタＣ５１及びＣ５２の両端が出力端子と接続される。本変形例に係るスイッチ付きキャパシタＣ５１及びＣ５２には、共通のスイッチＳＷ５１（例えば、Ｎ型ＭＯＳトランジスタ）が直列に接続されている。
【００３５】
したがって、図４に示したＶＣＯ回路４００に比べて共振回路で使用するスイッチを１つ削減することができる。スイッチにＭＯＳトランジスタを使用する場合、トランジスタも雑音の発生源となることからＶＣＯ回路４００に比べてより雑音を低減する効果を得られる。すなわち、より位相雑音を低減して位相雑音特性を向上することが可能となる。
【００３６】
図６は、図４に示したＶＣＯ回路４００の第２の変形例を示す図である。
図６に示すＶＣＯ回路６００は、バイアス回路１０１を、アンプＡ６１及びＰ型ＭＯＳトランジスタＱ６１からなる定電圧化調整回路で構成する。
【００３７】
本変形例に係るバイアス回路１０１は、Ｐ型ＭＯＳトランジスタＱ６１のソースが電圧源に接続され、ドレインがＰ型ＭＯＳトランジスタＱ４２及びＱ４３のソースに接続される。また、Ｐ型ＭＯＳトランジスタＱ６１のゲートにアンプＡ６１の出力端子が接続される。アンプＡ６１は、Ｐ型ＭＯＳトランジスタＱ６１のドレイン電圧とリファレンス電圧Ｖｒｅｆを入力としてその差分をＰ型ＭＯＳトランジスタＱ６１のゲートに出力する。
【００３８】
バイアス回路１０１を定電圧化調整回路で構成することにより、電源電圧の変動によるＶＣＯ回路６００への影響を抑止することができる。したがって、電源電圧の変動等に起因する雑音を排除することができるので、より位相雑音を低減して位相雑音特性を向上することが可能となる。
【００３９】
図７は、図４に示したＶＣＯ回路４００の第３の変形例を示す図である。
図７に示すＶＣＯ回路７００は、バイアス回路１０１を、アンプＡ６１及びＰ型ＭＯＳトランジスタＱ６１からなる定電圧化調整回路で構成し、共振回路１０２を、インダクタＬ４１、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ５１及びＣ５２で構成する。
【００４０】
本変形例に係るバイアス回路１０１は、ＶＣＯ回路６０１と同様に、Ｐ型ＭＯＳトランジスタＱ６１のソースが電圧源に接続され、ドレインがＰ型ＭＯＳトランジスタＱ４２及びＱ４３のソースに接続される。また、Ｐ型ＭＯＳトランジスタＱ６１のゲートにアンプＡ６１の出力端子が接続される。
【００４１】
本変形例に係る共振回路１０２は、ＶＣＯ回路５０１と同様に、インダクタＬ４１の両端、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、及び直列に接続したスイッチ付きキャパシタＣ５１及びＣ５２の両端が出力端子と接続される。
【００４２】
バイアス回路１０１を定電圧化調整回路で構成することにより、電源電圧の変動によるＶＣＯ回路７００への影響を抑止できるので、位相雑音を低減して位相雑音特性を向上することが可能となる。また、スイッチ付きキャパシタで使用するスイッチを削減することができるので、スイッチにＭＯＳトランジスタを使用する場合には雑音の発生源を削減することができる。その結果、位相雑音を低減して位相雑音特性を向上することが可能となる。
【００４３】
以上の説明において、共振回路１０２を構成するインダクタＬ４１と、直列に接続したＭＯＳバラクタＣ４２及びＣ４３と、が並列に接続された場合の構成について示したが、他の構成であっても同様の効果を得ることができる。例えば、図８及び図９に示す構成である。
【００４４】
図８は、本発明の実施例に係るＶＣＯ回路６００に使用する共振回路の第１の変形例を示す図である。
図８に示すＶＣＯ回路８００は、バイアス回路１０１を、アンプＡ６１及びＰ型ＭＯＳトランジスタＱ６１からなる定電圧化調整回路で構成し、共振回路１０２を、インダクタＬ８１、Ｌ８２、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ４４及びＣ４５で構成する。
【００４５】
本変形例に係る共振回路１０２は、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、インダクタＬ８１とＬ８２の一端、及びスイッチ付きキャパシタＣ４４とＣ４５の一端が出力端子と接続され、インダクタＬ８１とＬ８２の他端、スイッチ付きキャパシタＣ４４とＣ４５の他端がグランドに接続される。
【００４６】
図６と同様に、バイアス回路１０１を定電圧化調整回路で構成することにより、電源電圧の変動によるＶＣＯ回路８００への影響を抑止して雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
【００４７】
図９は、本発明の実施例に係るＶＣＯ回路６００に使用する共振回路の第２の変形例を示す図である。
図９に示すＶＣＯ回路９００は、バイアス回路１０１を、アンプＡ６１及びＰ型ＭＯＳトランジスタＱ６１からなる定電圧化調整回路で構成し、共振回路１０２を、インダクタＬ９１、Ｌ９２、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ４４及びＣ４５で構成する。
【００４８】
本変形例に係る共振回路１０２は、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、インダクタＬ９１とＬ９２の一端、及びスイッチ付きキャパシタＣ４４とＣ４５の一端が出力端子と接続される。また、インダクタＬ９１とＬ９２の他端がＰ型ＭＯＳトランジスタＱ６１のドレインと接続され、スイッチ付きキャパシタＣ４４とＣ４５の他端がグランドに接続される。
【００４９】
図６と同様に、バイアス回路１０１を定電圧化調整回路で構成することにより、電源電圧の変動によるＶＣＯ回路９００への影響を抑止して雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
【００５０】
以上の説明において、図６〜図９では電圧源側に定電圧化調整回路を接続するバイアス回路１０１の例を示したが、定電圧化調整回路をグランド側に接続してバイアス回路１０１を構成してもよい。図１０〜図１２にその例を示す。
【００５１】
図１０は、図６に示したＶＣＯ回路６００の定電圧化調整回路をグランド側に接続してバイアス回路１０１を構成する変形例を示す図である。
本変形例に係るバイアス回路１０１は、Ｎ型ＭＯＳトランジスタＱ１０１のドレインがＮ型ＭＯＳトランジスタＱ４４及びＱ４５のソースに接続され、Ｑ１０１のソースがグランドに接続される。また、Ｎ型ＭＯＳトランジスタＱ１０１のゲートにアンプＡ１０１の出力端子が接続される。アンプＡ１０１は、Ｎ型ＭＯＳトランジスタＱ１０１のドレイン電圧とリファレンス電圧Ｖｒｅｆを入力としてその差分をＮ型ＭＯＳトランジスタＱ１０１のゲートに出力する。
【００５２】
バイアス回路１０１を定電圧化調整回路で構成することにより、グランド電位の変動によるＶＣＯ回路１０００への影響を抑止することができる。したがって、グランド電位の変更等に起因する雑音を排除することができるので、位相雑音を低減して位相雑音特性を向上することが可能となる。
【００５３】
図１１は、図８に示したＶＣＯ回路８００の定電圧化調整回路をグランド側に接続してバイアス回路１０１を構成する変形例を示す図である。
図１１に示すＶＣＯ回路１１００は、バイアス回路１０１を、アンプＡ１０１及びＰ型ＭＯＳトランジスタＱ１０１からなる定電圧化調整回路で構成し、共振回路１０２を、インダクタＬ８１、Ｌ８２、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ４４及びＣ４５で構成する。
【００５４】
本変形例に係るバイアス回路１０１は、Ｎ型ＭＯＳトランジスタＱ１０１のドレインがインダクタＬ８１及びＬ８２の一端に接続され、Ｑ１０１のソースがグランドに接続される。また、Ｎ型ＭＯＳトランジスタＱ１０１のゲートにアンプＡ１０１の出力端子が接続される。アンプＡ１０１は、Ｎ型ＭＯＳトランジスタＱ１０１のドレイン電圧とリファレンス電圧Ｖｒｅｆを入力としてその差分をＮ型ＭＯＳトランジスタＱ１０１のゲートに出力する。
【００５５】
本変形例に係る共振回路１０２は、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、インダクタＬ８１とＬ８２の一端、及びスイッチ付きキャパシタＣ４４とＣ４５の一端が出力端子と接続される。また、インダクタＬ８１とＬ８２の他端がＮ型ＭＯＳトランジスタＱ１０１のドレインと接続され、スイッチ付きキャパシタＣ４４とＣ４５の他端がグランドと接続される。
【００５６】
図１０と同様に、バイアス回路１０１を定電圧化調整回路で構成することにより、グランド電位の変動によるＶＣＯ回路１１００への影響を抑止してグランド電位の変更等に起因する雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
【００５７】
図１２は、図９に示したＶＣＯ回路９００の定電圧化調整回路をグランド側に接続してバイアス回路１０１を構成する変形例を示す図である。
図１２に示すＶＣＯ回路１２００は、バイアス回路１０１を、アンプＡ１０１及びＮ型ＭＯＳトランジスタＱ１０１からなる定電圧化調整回路で構成し、共振回路１０２を、インダクタＬ９１、Ｌ９２、ＭＯＳバラクタＣ４２、Ｃ４３、スイッチ付きキャパシタＣ４４及びＣ４５で構成する。
【００５８】
本変形例に係るバイアス回路１０１は、Ｎ型ＭＯＳトランジスタＱ１０１のドレインがＮ型ＭＯＳトランジスタＱ４４及びＱ４５のソースに接続され、Ｑ１０１のソースがグランドに接続される。また、Ｎ型ＭＯＳトランジスタＱ１０１のゲートにアンプＡ１０１の出力端子が接続される。アンプＡ１０１は、Ｎ型ＭＯＳトランジスタＱ１０１のドレイン電圧とリファレンス電圧Ｖｒｅｆを入力としてその差分をＮ型ＭＯＳトランジスタＱ１０１のゲートに出力する。
【００５９】
本変形例に係る共振回路１０２は、直列に接続したＭＯＳバラクタＣ４２及びＣ４３の両端、インダクタＬ９１とＬ９２の一端、及びスイッチ付きキャパシタＣ４４とＣ４５の一端が出力端子と接続される。また、インダクタＬ９１とＬ９２の他端が電源と接続され、スイッチ付きキャパシタＣ４４とＣ４５の他端がグランドと接続される。
【００６０】
図１０と同様に、バイアス回路１０１を定電圧化調整回路で構成することにより、グランド電位の変動による回路１２００への影響を抑止してグランド電位の変更等に起因する雑音を排除し、位相雑音を低減して位相雑音特性を向上することが可能となる。
【００６１】
以上に示した回路の構成例では、スイッチ付きキャパシタが２つの場合についてのみ示しているが、これに限定されないのは当然である。必要に応じて、複数のスイッチ付きキャパシタを使用すれば良い。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例に係るＶＣＯ回路の構成の概要を説明する図である。
【図２】本発明の実施例に係るＶＣＯ回路を構成するＭＯＳトランジスタの雑音特性を説明する図である。
【図３】本発明の実施例に係るＶＣＯ回路の位相雑音特性を説明する図である。
【図４】本発明の実施例に係るＶＣＯ回路の具体的な構成例を示す図である。
【図５】図４に示したＶＣＯ回路の第１の変形例を示す図である。
【図６】図４に示したＶＣＯ回路の第２の変形例を示す図である。
【図７】図４に示したＶＣＯ回路の第３の変形例を示す図である。
【図８】図６に示したＶＣＯ回路に使用する共振回路の第１の変形例を示す図である。
【図９】図６に示したＶＣＯ回路に使用する共振回路の第２の変形例を示す図である。
【図１０】図６に示したＶＣＯ回路の定電圧化調整回路をグランド側に接続してバイアス回路を構成する変形例を示す図である。
【図１１】図８に示したＶＣＯ回路の定電圧化調整回路をグランド側に接続してバイアス回路を構成する変形例を示す図である。
【図１２】図９に示したＶＣＯ回路の定電圧化調整回路をグランド側に接続してバイアス回路を構成する変形例を示す図である。
【図１３】従来のＶＣＯ回路の構成例を示す図である。
【符号の説明】
【００６３】
１００    ・・・  ＶＣＯ回路
１０１    ・・・  バイアス回路
１０２    ・・・  共振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008098868.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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