(57)【要約】【課題】  スイッチング特性の悪化や歩留まりの低下を起こすことなく、低オン抵抗を実現する半導体装置の製造方法を提供する。【解決手段】  Ｐ型半導体基板１の上面に形成された不純物半導体層２に対して水素イオンの打ち込みを行って高濃度イオン層Ｌを不純物半導体層２内に形成する。その後、半導体基板４の上面に形成された絶縁体層３と不純物半導体層２を接合させるとともに、アニール処理を施して高濃度イオン層Ｌに沿って劈開面を形成し、当該劈開面に沿って基板を切断する。その後、不純物半導体層２の上面にエピ層５、エピ層６、半導体素子領域を順次を形成した後、絶縁体層３及び半導体基板４を除去して、不純物半導体層２を露出し、露出面に電極膜を形成する。【選択図】        図１
2008053410.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体基板の上面に第１不純物半導体層を積層する第１工程と、
前記第１工程後、前記第１不純物半導体層の上面と、絶縁体層が上面に積層された第２半導体基板の前記絶縁体層の上面と、を接合することで第３半導体基板を形成する第２工程と、
前記第２工程後、前記第１不純物半導体層の内部位置において前記第３半導体基板の基板面と平行な面で前記第３半導体基板を切断することで、前記第２半導体基板と、前記第２半導体基板の上面に積層された前記絶縁体層と、前記絶縁体層の上面に積層された前記第１不純物半導体層と、を有する第４半導体基板を形成する第３工程と、
前記第３工程後、前記第４半導体基板が有する前記第１不純物半導体層の上面にエピタキシャル層を形成する第４工程と、
前記第４工程後、前記エピタキシャル層の上面に半導体素子領域を形成する第５工程と、
前記第５工程後、前記第２半導体基板及び前記絶縁体層を前記第４半導体基板から除去することで、前記第４半導体基板が有する前記第１不純物半導体層の一面を露出させる第６工程と、
前記第６工程後、前記第４半導体基板が有する前記第１不純物半導体層の露出面に金属膜を形成する第７工程と、を有する半導体装置の製造方法。
【請求項２】
前記第１工程と前記第２工程の間に、
前記第１不純物半導体層に対してイオン注入を行うことで、前記第１不純物半導体層の内部に高濃度イオン層を形成する第８工程を有し、
前記第３工程が、
前記第３半導体基板に対して熱処理を施して前記高濃度イオン層内に存在する微小ボイドを成長させ、当該成長に伴ってボイド成長位置に生じる劈開を利用して前記第３半導体基板を切断することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４半導体基板が有する前記第１不純物半導体層の膜厚と前記エピタキシャル層の膜厚の合計値が１００μｍ以下であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１工程において、第１不純物半導体層の不純物濃度が５．０×１０１９／ｃｍ３以上であることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第６工程における前記絶縁体層の除去工程が、エッチングによって行われることを特徴とする請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、スイッチング動作時に低オン抵抗を実現する電力供給用半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴに代表される電力供給用半導体装置（以下、単に「半導体装置」と称する）は、大電流・高耐圧のスイッチング用途や、ノート型ＰＣを始めとする携帯型通信機器の省エネルギ用スイッチング用途として利用されている。かかる用途として半導体装置が利用される際、スイッチング動作時における導通損失を低減すべく、オン抵抗を小さくすることが求められている。
【０００３】
以下において、図５を参照して従来方法による半導体装置の製造方法について説明する。図５は、従来方法によって半導体装置を製造する際の製造工程順に示した概略断面図であり、図５（ａ）〜図５（ｅ）によって各工程順に示されている。
【０００４】
まず、図５（ａ）に示されるような厚み６００μｍ程度のＰ＋型半導体基板９１（例えばＰ型不純物濃度が１．０×１０１９／ｃｍ３程度）上に、Ｐ−型エピタキシャル層９２（例えばＰ型不純物濃度が１．０×１０１６／ｃｍ３程度）を膜厚１０μｍ程度までエピタキシャル成長させる（図５（ｂ））。次に、このエピタキシャル層９２上にＮウェル９３（例えばＮ型不純物濃度が（１．０×１０１６／ｃｍ３程度）、Ｐ＋ソース拡散層９４（例えばＰ型不純物濃度が１．０×１０２０／ｃｍ３程度）、ソース電極９５、ゲート酸化膜９６、及びゲート電極９７を、夫々通常のアニール工程、電極形成工程、層間絶縁膜形成工程等によって形成する（図５（ｃ））。
【０００５】
次に、バックグラインダー装置、又はラッピング装置等の研磨装置を用いて、基板厚が１００〜２００μｍ程度になるまで半導体基板９１の裏面を研磨する（図５（ｄ））。そして、図５（ｅ）に示すように、半導体基板９１の裏面にドレイン電極となる裏面電極９８を形成する（例えばＴｉ（層厚１００ｎｍ）、Ｎｉ（層厚１００ｎｍ）、Ａｕ（層厚２００ｎｍ）の積層構造、或いは、Ｔｉ（層厚１００ｎｍ）、Ｎｉ（層厚１００ｎｍ）、Ａｇ（層厚２００ｎｍ）の積層構造による）。裏面電極９８を形成後、４５０℃で１５分程度の熱処理を施し、工程を完了する。
【０００６】
かかる工程によって製造された半導体装置９０は、ゲート電極９７にソース電極９５に対して負電圧が印加されると、Ｎウェル９３とゲート酸化膜９６との界面近傍に反転層チャネルを形成し、これによってソース電極９５と裏面電極（以下では、「ドレイン電極」と称する）９８が導通する（オン状態）。逆に、ゲート電極９７にソース電極９５に対して正電圧が印加されると、形成された反転層チャネルが消滅し、ソース電極９５とドレイン電極９８とが非導通となる（オフ状態）。このように、ゲート電極９７に印加する電圧によってスイッチング制御が可能となる。
【０００７】
ところで、上記の半導体装置９０がスイッチング素子として利用される際のオン抵抗（即ち、オン状態におけるソース電極９５とドレイン電極９８との間における抵抗）Ｒｏｎは、反転層チャネルに起因するチャネル抵抗Ｒｃｈ、エピタキシャル層９２に起因するエピ抵抗Ｒｅｐｉ、半導体基板９１に起因する基板抵抗Ｒｓｕｂ、ソース電極９５に起因するソース接触抵抗Ｒｃｓ、ドレイン電極９８に起因するドレイン接触抵抗Ｒｃｄの合計値として表すことができる（数１参照）。
【０００８】
（数１）
Ｒｏｎ＝Ｒｃｈ＋Ｒｅｐｉ＋Ｒｓｕｂ＋Ｒｃｓ＋Ｒｃｄ
【０００９】
従って、半導体装置９０のオン抵抗Ｒｏｎを低減するには、Ｒｃｈ、Ｒｅｐｉ、Ｒｓｕｂ、Ｒｃｓ、及びＲｃｄの各抵抗の内の一又は複数の抵抗値を低減することにより実現できる。
【００１０】
この内、チャネル抵抗Ｒｃｈの低減には、ＭＯＳＦＥＴ構造の微細化に伴って、単位面積当たりのゲート幅の増加やゲート長の短縮等が有効な手段として利用されており、現在では単位面積当たりのチャネル抵抗Ｒｃｈとして１００ｍΩ・ｍｍ２程度の値が実現されている。
【００１１】
又、エピ抵抗Ｒｅｐｉは、エピタキシャル層９２に添加する不純物濃度とエピタキシャル層９２の膜厚によって抵抗値が決定するが、要求されるドレイン耐圧を満足するように不純物濃度及び膜厚を設計する必要がある。例えば、ドレイン耐圧が−６０Ｖのもので、エピタキシャル層９２の厚みを６μｍ、Ｐ型不純物濃度が１．０×１０１６／ｃｍ３とすると、単位面積当たりのエピ抵抗Ｒｅｐｉは６０ｍΩ・ｍｍ２程度となる。
【００１２】
又、基板抵抗Ｒｓｕｂは、半導体基板９１の基板厚みと比抵抗によって決定する。この内、基板厚みは製造プロセスによって決定され、薄くし過ぎると製造工程中の基板割れや損傷が発生するため、通常は１００μｍ以上が好ましいとされている。一方、比抵抗は、半導体基板９１に添加する不純物濃度によって決定され、不純物濃度が高いほど比抵抗は低下する。現在の技術においては、半導体基板（例えばシリコン基板）へのＰ型不純物（例えばホウ素）の可能添加濃度は３．０×１０１９／ｃｍ３程度が上限であり、このときの比抵抗は０．００４Ωｃｍである。この比抵抗の下で、半導体基板９１の厚みを１００μｍとすると、単位面積当たりの基板抵抗Ｒｓｕｂは４ｍΩ・ｍｍ２程度となる。
【００１３】
又、ソース接触抵抗Ｒｃｓ、及びドレイン接触抵抗Ｒｃｄは、半導体層に添加された不純物濃度と、半導体層と電極を構成する金属との間に生じるショットキー障壁高さ（バリアハイト）によって決定される。半導体層に添加された不純物濃度を例えば５×１０１８／ｃｍ３以上の高濃度状態にすると、ショットキー障壁の幅が薄くなるため空乏層内をキャリアが通過可能となり（トンネル効果）、オーミック特性を実現する。即ち、半導体層と金属との間の接触抵抗が低下する。
【００１４】
例えば、ショットキー障壁高さを０．６ｅＶとし、ソース拡散層９４のＰ型不純物濃度を１．０×１０２０／ｃｍ３とすると、単位面積当たりのソース接触抵抗Ｒｃｓは０．１ｍΩ・ｍｍ２程度となり、半導体基板９１のＰ型不純物濃度を５．０×１０１８／ｃｍ３とすると、単位面積当たりのドレイン接触抵抗Ｒｃｄは１．０Ω・ｍｍ２程度となる。又、半導体基板９１のＰ型不純物濃度を現在の技術で可能な上限の値である３．０×１０１９／ｃｍ３程度にまで高めた場合においても、Ｒｃｄは２００ｍΩ・ｍｍ２程度となることが分かっている（図６参照）。図６は、半導体基板９１に添加される不純物濃度とドレイン接触抵抗Ｒｃｄとの関係をグラフにしたものであり、横軸は半導体基板９１に添加される不純物濃度を、縦軸はドレイン接触抵抗（対数表示）を夫々表している。図６に示されるように、基板９１に添加される不純物濃度が高くなるにつれてドレイン接触抵抗Ｒｃｄは低下している。
【００１５】
このように、オン抵抗Ｒｏｎを決定する上記各抵抗値の内、ドレイン接触抵抗Ｒｃｄはオン抵抗Ｒｏｎの値に対する比率が大きく、オン抵抗Ｒｏｎの値に大きく影響することが分かる。即ち、ドレイン接触抵抗Ｒｃｄを低下させることによって、オン抵抗Ｒｏｎの低下を実現することができる。
【００１６】
ドレイン接触抵抗Ｒｃｄを低下させる第１の従来方法として、ドレイン電極９８と接触する半導体基板９１の裏面部分の添加不純物濃度を上昇させる方法がある。当該方法を用いる場合には、半導体基板９１の裏面を研磨した（図５（ｄ）の状態）後、半導体基板９１の裏面にイオン注入法によって５．０×１０１５／ｃｍ２程度のＰ型不純物（例えばホウ素）を注入し、その後、熱処理を施すことで注入された不純物を活性化させて半導体基板９１の裏面の不純物濃度を１．０×１０２０／ｃｍ３程度にまで高める。これによって、半導体との接触時に生じるショットキー障壁高さが０．６ｅＶ程度の金属（例えばＴｉ）をドレイン電極９８として半導体基板９１に接合させた場合、接触抵抗Ｒｃｄを０．１ｍΩ・ｍｍ２程度にまで低下させることができる。
【００１７】
又、ドレイン接触抵抗Ｒｃｄを低下させる第２の従来方法として、半導体基板９１とドレイン電極９８との間に電荷を内在する薄膜（例えば酸素プラズマ処理によって形成されたシリコン酸化膜）を形成する方法がある（例えば特許文献１参照）。薄膜形成によってショットキー障壁の幅（空乏層）を狭めるとともに、研磨時にダメージを有している基板面にシリコン酸化膜を貼着することで基板９１とドレイン電極９８とを部分的に直接接触させることが可能となり、界面のオーミック特性を向上させることができる。これによって、接触抵抗Ｒｃｄは大幅に低下する。
【００１８】
又、ドレイン接触抵抗Ｒｃｄを低下させる第３の従来方法として、比抵抗０．０１ｍΩ・ｃｍ以上の半導体（シリコン）基板９１の裏面を粒度５μｍ以上の砥石によって研削し、基板を薄くすると同時に基板裏面に結晶欠陥を導入し、当該裏面にドレイン電極９８（例えばＴｉ）を接合する方法がある（例えば特許文献２参照）。研削によって表面に結晶欠陥を生じさせることで、当該結晶欠陥が禁制帯内に生成−再結合中心を形成する一方、空乏層においてはキャリアが不足するため、この生成−再結合中心からキャリアが放出されて逆方向電流（半導体基板９１からドレイン電極９８に向かって流れる電流）として流れる。これによって、ドレイン電極９８と半導体基板９１との界面のオーミック特性を向上させることができ、接触抵抗Ｒｃｄは大幅に低下する。
【００１９】
【特許文献１】特開平７−３０７３０６号公報
【特許文献２】特開平７−３０２７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述した各従来方法を用いてドレイン接触抵抗Ｒｃｄを低下させる場合、夫々において、以下に示す問題点が存在する。
【００２１】
上記第１の従来方法は、基板９１裏面の不純物濃度をイオン注入法によって上昇させ、トンネル効果によって基板９１と電極９８との間の接触抵抗を低減させる方法であるが、本方法には以下の問題がある。
【００２２】
即ち、第１の従来方法は、基板９１表面に半導体素子領域（Ｎウェル９３、Ｐ＋ソース拡散層９４、ソース電極９５、ゲート酸化膜９６、ゲート電極９７等）を形成した後、裏面を研磨した半導体基板９１に５．０×１０１５／ｃｍ２程度の不純物をイオン注入法によって注入し、この注入した不純物を活性化すべく熱処理を行うものであるが、十分な活性化のためには９５０℃程度の高温での熱処理が必要とされており、かかる高温の熱処理によって基板表面に既に形成されている半導体素子領域或いは配線構造がダメージを受け、これによってトランジスタ特性が大きく損なわれるという問題点を有している。
【００２３】
一方で、４００〜５００℃程度の温度で熱処理を行うと、トランジスタ特性には大きな影響を及ぼすことはないものの、注入された不純物が十分に活性化されず、これによって半導体基板９１内の不純物濃度を十分に高めることができず、トンネル効果による接触抵抗の低減が期待できない。
【００２４】
又、半導体素子領域を形成前に高温での熱処理を施し、熱処理後に半導体素子領域を形成する方法によれば、トランジスタ特性が高温によって大きく損なわれる事態や、不純物が十分に活性化されないという事態を避けることはできるものの、熱処理後に半導体素子領域を形成する必要があり、当該素子領域を形成するのに必要な諸工程（電極形成工程、層間絶縁膜形成工程等）を実行するためには基板に一定レベル以上の厚みが必要とされ、この結果電極間の層厚が大きくなって、オン抵抗が十分低下できないという問題がある。
【００２５】
又、上記第２の従来方法は、基板９１の裏面とドレイン電極９８との間にシリコン酸化膜を形成することで、空乏層を狭めるとともに、基板９１と電極９８との直接接触によるオーミック特性の向上による接触抵抗の低下を図るものであるが、ドレイン電極９８として一般的に用いられるＴｉ面がシリコン酸化膜の膜面と貼着されることで、ドレイン電極９８と半導体基板９１との密着状態が安定せず、ドレイン電極９８を形成後に施されるダイシング工程において歩留まりを低下させるという問題点を有している。
【００２６】
又、上記第３の従来方法は、基板９１の裏面を粒度５μｍ以上の砥石によって研削することで基板９１の層厚を薄くするとともに基板９１の裏面に結晶欠陥を導入するものであるが、当該研削に伴って研削面にクラックを誘発するため、基板９１の厚みを１５０μｍ以下に薄くした場合、その後の工程中に基板割れや損傷が発生してしまうという問題点を有している。一方で、基板９１の厚みを厚くすると、基板抵抗Ｒｓｕｂが上昇してしまうため、これに伴ってオン抵抗Ｒｏｎが上昇してしまう。
【００２７】
本発明は、上記問題点に鑑み、スイッチング特性の悪化や歩留まりの低下を起こすことなく、低オン抵抗を実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係る半導体装置の製造方法は、第１半導体基板の上面に第１不純物半導体層を積層する第１工程と、前記第１工程後、前記第１不純物半導体層の上面と、絶縁体層が上面に積層された第２半導体基板の前記絶縁体層の上面と、を接合することで第３半導体基板を形成する第２工程と、前記第２工程後、前記第１不純物半導体層の内部位置において前記第３半導体基板の基板面と平行な面で前記第３半導体基板を切断することで、前記第２半導体基板と、前記第２半導体基板の上面に積層された前記絶縁体層と、前記絶縁体層の上面に積層された前記第１不純物半導体層と、を有する第４半導体基板を形成する第３工程と、前記第３工程後、前記第４半導体基板が有する前記第１不純物半導体層の上面にエピタキシャル層を形成する第４工程と、前記第４工程後、前記エピタキシャル層の上面に半導体素子領域を形成する第５工程と、前記第５工程後、前記第２半導体基板及び前記絶縁体層を前記第４半導体基板から除去することで、前記第４半導体基板が有する前記第１不純物半導体層の一面を露出させる第６工程と、前記第６工程後、前記第４半導体基板が有する前記第１不純物半導体層の露出面に金属膜を形成する第７工程と、を有することを第１の特徴とする。
【００２９】
上記第１の特徴によれば、金属膜と接触する半導体層は半導体基板ではなく第１不純物半導体層であるため、第１不純物半導体層の添加不純物濃度を予め高濃度にしておくことが可能となり、これによって金属膜と第１不純物半導体層との間の接触抵抗を低下させることができる。即ち、本発明方法によって製造された半導体装置をスイッチング用途に利用した場合、導通時における半導体素子領域と金属膜との導通損失を低下させることができる。
【００３０】
このため、半導体層の金属膜との接触面側に対して、イオン注入法による不純物注入工程が不要となる。イオン注入法によって不純物注入を行うことで、金属膜との接触面における添加不純物濃度を高濃度にする場合、高温のアニール処理が必要となるが、半導体素子領域形成後に当該アニール処理を施すと素子特性に影響を与えるという問題を有する一方、当該アニール処理を施した後に半導体素子領域を形成する場合には半導体素子領域形成のための諸工程を行うために一定レベルの層厚を必要とするために金属膜と半導体素子領域との間の層厚をあまり薄くすることができずオン抵抗が低下できないという問題を有していたが、本発明方法によれば半導体基板に対するイオン注入工程そのものが不要であるため、かかる問題を解消することができる。
【００３１】
又、接触抵抗を低下させるためのシリコン酸化膜を金属膜と半導体層の間に形成する必要がないため、金属膜と半導体層（第１不純物半導体層）の密着状態は安定化されており、ダイシング工程における歩留まりの低下を抑制することができる。
【００３２】
又、金属膜に接触する半導体層内に結晶欠陥を導入する必要がないため、結晶欠陥形成のための研削工程が不要であり、半導体層内にクラックが誘発されることはなく、製造工程時に基板割れや損傷が発生するという問題点が解消される。
【００３３】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第１工程と前記第２工程の間に、前記第１不純物半導体層に対してイオン注入を行うことで、前記第１不純物半導体層の内部に高濃度イオン層を形成する第８工程を有し、前記第３工程が、前記第３半導体基板に対して熱処理を施して前記高濃度イオン層内に存在する微小ボイドを成長させ、当該成長に伴ってボイド成長位置に生じる劈開を利用して前記第３半導体基板を切断することを第２の特徴とする。
【００３４】
このとき、前記第８工程で注入するイオンとしては、例えば水素イオンを利用することができる。
【００３５】
上記第２の特徴によれば、第３工程において前記第３半導体基板を前記第１不純物半導体層の内部位置において容易に切断することができ、前記第１不純物半導体層を容易に薄膜化することができる。
【００３６】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第４半導体基板が有する前記第１不純物半導体層の膜厚と前記エピタキシャル層の膜厚の合計値が１００μｍ以下であることを第３の特徴とする。
【００３７】
上記第３の特徴によれば、半導体基板の金属膜接触面にイオン注入を行うことで金属膜との接触面における添加不純物濃度を高濃度にする従来方法では、イオン注入後に半導体素子領域を形成可能にするために４００μｍ以上の厚みが必要であることを鑑みれば、従来方法と比較して金属膜と半導体素子領域との間の層厚を薄くすることができ、オン抵抗を大きく低下させることができる。
【００３８】
又、本発明に係る半導体装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第１工程において、第１不純物半導体層の不純物濃度が５．０×１０１９／ｃｍ３以上であることを第４の特徴とする。
【００３９】
上記第４の特徴によれば、金属膜と第１不純物半導体層との接触抵抗を十分低下させることができる。
【００４０】
又、本発明に係る半導体装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記第６工程における前記絶縁体層の除去工程が、エッチングによって行われることを第５の特徴とする。
【００４１】
上記第５の特徴によれば、絶縁体層の除去に研磨処理を必要としないため、当該研磨処理に起因して前記第１不純物半導体層内にクラックが誘発されることがなく、製造工程時の基板割れや損傷の発生頻度を抑制することができる。
【発明の効果】
【００４２】
本発明の方法によれば、スイッチング特性の悪化や歩留まりの低下を起こすことなく、導通時における損失が低減された半導体装置（スイッチング素子）を製造することができる。
【発明を実施するための最良の形態】
【００４３】
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と呼称する）の実施形態について図１〜図４を参照して説明する。図１及び図２は、本発明方法によって半導体装置を製造する際の製造工程順に示した概略断面図であり、図１（ａ）〜図１（ｇ）、及び図２（ａ）〜図２（ｄ）によって各工程順に示されている（紙面の都合上、２図面に分かれている）。又、図３は製造工程をフローチャートにしたものであり、以下の文中の各ステップは図３に示されるフローチャートの各ステップを表すものとする。
【００４４】
尚、図１及び図２に示される各概略構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。又、各断面図は、工程に応じて適宜上下を入れ替えて図示されている。
【００４５】
まず、図１（ａ）に示すような半導体基板１（Ｓｉ基板として良い）に、１５０ｋｅＶ程度の注入エネルギでＰ型不純物（ホウ素として良い）を５．０×１０１５／ｃｍ２程度注入し、Ｐ型半導体基板１（以下、適宜「基板１」と略称する）とする。その後、９５０℃、３０分程度のアニール処理を行い、図１（ｂ）に示すように、半導体基板１の上面にエピタキシャル層２を形成する（ステップ＃１）。本実施形態では、エピタキシャル層２を１．０×１０２０／ｃｍ３程度のＰ型不純物（ホウ素）が添加されたＰ＋型不純物半導体層２（以下、適宜「不純物層２」と略称する）とする。尚、後述するドレイン電極との接触抵抗の低下のために、当該不純物層２の濃度は５．０×１０１９／ｃｍ３以上であることが好ましい。
【００４６】
次に、不純物層２が上面に積層された基板１をイオン注入装置にセットし、不純物層２の表面にイオン打ち込みを行う（ステップ＃２）。このとき、例えば２．０×１０１６／ｃｍ２〜５．０×１０１６／ｃｍ２程度のドーズ量の水素イオンを注入するものとする。このイオン注入により、図１（ｃ）に示すように、不純物層２の照射側表面から一定深さの位置に高濃度イオン層Ｌが形成される。この高濃度イオン層Ｌの形成位置は、イオン注入エネルギによって決定され、ステップ＃２では、不純物層２の表面から２００ｎｍ程度の深さに当該高濃度イオン層Ｌが形成されるように、注入エネルギが設定されるものとする。尚、以下では、図１（ｃ）に示すように、不純物層２内の領域の内、高濃度イオン層Ｌの形成位置より半導体基板１側に存する不純物層２を不純物層２ｂと符号を付し、高濃度イオン層Ｌの形成位置より半導体基板１とは反対側に存する不純物層２を不純物層２ａと符号を付す。
【００４７】
次に、半導体基板１とは別の新たな半導体基板４（Ｓｉ基板として良い）の上面に絶縁体層３を厚さ４００ｎｍ程度形成（例えば半導体基板４に対して熱酸化処理を施すことでＳｉＯ２層を形成）し、図１（ｄ）に示すように、絶縁体層３と、半導体基板１の上面に形成されている不純物層２とを接合させて新たな半導体基板２１を形成する（ステップ＃３）。当該接合処理は室温で行われる。
【００４８】
接合処理を終了後、新たに形成された半導体基板２１に対し、拡散炉内で４００℃〜５００℃程度の低温下でアニール処理を施した後、図１（ｅ）に示すようにラインＬにおいて基板を切断する（ステップ＃４）。当該切断によって、半導体基板４の上に絶縁体層３が形成され、更にその絶縁体層３の上に不純物層２ａが形成されている新たな半導体基板２２が生成される。
【００４９】
ステップ＃２におけるイオン注入処理によって不純物層２内の高濃度イオン層Ｌの領域近傍には微小なボイドが形成されており、この微小ボイドが拡散炉内で施されるアニール処理によって成長する。このボイドの成長に伴って不純物層２内に劈開面が形成されるため、当該劈開面に沿って容易に基板２１を切断することができる。
【００５０】
ステップ＃４を経て新たに生成された半導体基板２２は、絶縁体層３と不純物層２ａとの接合強度を強化するために１１００℃程度の高温下でアニール処理が施された後、図１（ｆ）に示すように、不純物層２ａの上面に濃度が１．０×１０１８／ｃｍ３程度のＰ＋型不純物（例えばホウ素）が添加された厚さ７０μｍ程度のエピタキシャル層５を形成し、更にエピタキシャル層５の上面に、濃度が１．０×１０１６／ｃｍ３程度のＰ−型不純物（例えばホウ素）が添加された厚さ１０μｍ程度のエピタキシャル層６を形成する（ステップ＃５）。
【００５１】
次に、図１（ｇ）に示すように、エピタキシャル層６の上面に、Ｎウェル７、Ｐ＋ソース拡散層８、ソース電極９、ゲート酸化膜１１、及びゲート電極１２を、通常のアニール工程、電極形成工程、層間絶縁膜形成工程等によって順次形成する（ステップ＃６）。
【００５２】
ここで、Ｎウェル７は濃度が（１．０×１０１６／ｃｍ３）程度のＮ型不純物層となるよう、注入するイオン（例えばリンイオン）の濃度及びアニール温度が設定されるものとし、ソース拡散層８は濃度が１．０×１０２０／ｃｍ３程度のＰ＋型高濃度不純物層となるよう、注入するイオン（例えばホウ素イオン）濃度及びアニール温度が設定されるものとする。又、ソース電極９は、例えばエピタキシャル層６側の面からＴｉ（層厚５０ｎｍ）、Ｗ（層厚５０ｎｍ）、Ａｌ（層厚８００ｎｍ）が順次積層された構造であり、Ｔｉ層がエピタキシャル層６と接触する構成を取っている（Ｔｉのショットキー障壁高さは０．６ｅＶ）。尚、ソース拡散層８の不純物濃度を１．０×１０２０／ｃｍ３程度の高濃度とすることで、ソース電極９とエピタキシャル層６（ソース拡散層８）との接触抵抗は１ｍΩ・ｍｍ２程度となる。
【００５３】
又、ゲート酸化膜１１は例えば熱酸化法により形成されたＳｉＯ２膜とし、ゲート電極１２はＮ型不純物（例えばリン）が１．０×１０１９／ｃｍ３程度添加されたポリシリコン電極であるとして良い。
【００５４】
次に、図２（ａ）に示すように、ソース電極９及びゲート電極１２が形成されている素子領域側をワックス１３を介して支持基板１４に貼付して固定し、半導体基板４をバックグラインダー等の研磨装置を用いて層厚が５０μｍ程度になるまで研削する。その後、図２（ｂ）に示すように、第１のエッチング（例えばＫＯＨを用いた２５℃下でのウェットエッチング）により層厚が５０μｍ程度残された半導体基板４を全て除去した後、更に、第２のエッチング（例えばＨＦを用いた２５℃下でのウェットエッチング）により絶縁体層３を全て除去し、不純物層２ａを露出させる（ステップ＃７）。このとき、第１のエッチングでは、絶縁体層３は除去されずに半導体基板４のみが選択的にエッチングされ、第２のエッチングでは、不純物層２ａは除去されずに絶縁体層３のみが選択的にエッチングされるものとする。
【００５５】
尚、ステップ＃７の工程において、半導体基板４を予め研磨装置によって研削することで、研削に伴うダメージ層が形成される恐れがあるが、研削工程後の第１エッチング工程及び第２エッチング工程によってダメージ層が除去されるため、ダメージ層が素子特性に影響を与えることはない。又、第１エッチング工程の前に行われる研削工程は、半導体基板４の除去に要する時間の短縮のために行われるものであるため、必ずしも必要な工程ではなく、即ち、当該基板４をエッチングによって全て除去するものとしても構わない。又、ステップ＃７におけるエッチング工程は、ドレイン電極１５形成前の前処理を兼ねている。
【００５６】
次に、図２（ｃ）に示すように、ステップ＃７によって露出された不純物層２ａの露出面にＴｉ（層厚５０ｎｍ）、Ｎｉ（層厚１００ｎｍ）、Ａｌ（層厚１００ｎｍ）が順次積層されたドレイン電極１５を形成する（ステップ＃８）。その後、図２（ｄ）に示すように、例えばアセトン又はイソプロピルアルコールに浸漬することによって支持基板１４及びワックス１３を取り外し（ステップ＃９）、半導体装置１０が生成される。
【００５７】
このように生成された半導体装置１０は、ソース電極９が接触する半導体層であるソース拡散領域８、及びドレイン電極１５が接触する半導体層である不純物層２ａは、何れも添加不純物濃度が１．０×１０２０／ｃｍ３程度の高濃度であるため、電極との接触抵抗を低下させることができる。
【００５８】
図５（ａ）〜図５（ｅ）に示した従来方法による場合、ドレイン電極と接触する半導体層の不純物濃度は半導体基板９１の濃度に依存し、高々３．０×１０１９／ｃｍ３程度が上限値であり、この結果ドレイン接触抵抗Ｒｃｄは２００ｍΩ・ｍｍ２が下限値であった。本発明方法によればドレイン電極１５と接触する半導体層（不純物層２ａ）の不純物濃度を１．０×１０２０／ｃｍ３程度にまで高めることができるため、ドレイン接触抵抗Ｒｃｄを０．１ｍΩ・ｍｍ２程度にまで低下させることができる。
【００５９】
又、上述した第１の従来方法では、特に裏面に位置するドレイン電極１５が接触する半導体層の添加不純物濃度を１．０×１０２０／ｃｍ３にまで高めるためには、基板裏面へのイオン注入と９００℃程度の高温アニール処理が必要であったため、高温処理によって素子特性に影響を与えることのないように、ゲート領域及びソース領域を形成する前にイオン注入処理及びアニール処理を行う必要があった。このため、ドレイン電極の形成後にゲート領域及びソース領域を形成するための工程（電極形成工程、層間絶縁膜形成工程等）を行わねばならず、かかる工程を実行するためには基板に一定レベル以上（例えば４００μｍ以上）の厚みが必要とされるため、オン抵抗を十分に低下させることができなかったが、本発明方法によれば、ドレイン（裏面）電極とソース（表面）電極間の層厚の薄化と、半導体領域の添加不純物濃度の高濃度化とを同時に実現することができる。
【００６０】
更に、本発明方法によれば、上述した第２の従来方法のように、半導体層２ａとドレイン電極１５との間に意図的に形成された酸化膜を有していないため、半導体層２ａとドレイン電極１５との密着状態が不安定となるという問題点が解消される。
【００６１】
更に、本発明方法によれば、上述した第３の従来方法のように、ドレイン電極に接触する半導体層内に結晶欠陥を導入する必要がないため、結晶欠陥形成のための砥石による研削工程が不要である。従って、半導体層２ａ内にクラックが誘発されることはなく、製造工程時に基板割れや損傷が発生するという問題点が解消される。
【００６２】
図４は、本発明方法によって製造された半導体装置と基板裏面を研磨する従来方法によって製造された半導体装置との間で基板割れが発生した割合（不良率）を比較したグラフであり、半導体層の薄膜化処理（本発明方法におけるステップ＃１〜ステップ＃４、従来方法における裏面研磨処理に相当）以後、ダイシング工程でのシート貼着工程までの各工程における不良率を比較している。図４によれば、本発明方法によって製造された半導体装置は、ドレイン電極に接触される半導体層に対して研磨処理を施さないため、クラックの誘発が起こらず、従来方法と比べて基板割れの割合を大きく改善できることが分かる。
【００６３】
尚、上述した実施形態では、本発明方法によってＰチャネルＭＯＳＦＥＴを製造する場合について説明を行ったが、極性を逆にすることで同様の方法によってＮチャネルＭＯＳＦＥＴを製造することも可能である。又、本発明方法は、これらＭＯＳＦＥＴを製造する場合に限られるものではなく、一般的に、基板の表面と裏面に電極を有し、これら両電極間に通電を行うことで利用される半導体装置の製造に対して利用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明方法によって半導体装置を製造する際の製造工程順に示した概略断面図（１）
【図２】本発明方法によって半導体装置を製造する際の製造工程順に示した概略断面図（２）
【図３】本発明方法によって半導体装置を製造する際の製造工程を示すフローチャート
【図４】本発明方法によって製造された半導体装置と基板裏面を研磨する従来方法によって製造された半導体装置との間で基板割れが発生した割合（不良率）を比較したグラフ
【図５】従来方法によって半導体装置を製造する際の製造工程順に示した概略断面図
【図６】半導体基板に添加される不純物濃度とドレイン接触抵抗との関係
【符号の説明】
【００６５】
１：    半導体基板
２（２ａ、２ｂ）：    エピタキシャル層（不純物半導体層）
３：    絶縁体層
４：    半導体基板
５：    エピタキシャル層
６：    エピタキシャル層
７：    Ｎウェル
８：    ソース拡散層
９：    ソース電極
１０：    本発明方法によって生成された半導体装置
１１：    ゲート酸化膜
１２：    ゲート電極
１３：    ワックス
１４：    支持基板
１５：    ドレイン電極
２１：    半導体基板
２２：    半導体基板
９０：    従来方法によって製造された半導体装置
９１：    半導体基板
９２：    エピタキシャル層
９３：    Ｎウェル
９４：    ソース拡散層
９５：    ソース電極
９６：    ゲート酸化膜
９７：    ゲート電極
９８：    ドレイン電極
Ｌ：    高濃度イオン層
Ｒｏｎ：    オン抵抗
Ｒｃｈ：    チャネル抵抗
Ｒｅｐｉ：    エピ抵抗
Ｒｓｕｂ：    基板抵抗
Ｒｃｓ：    ソース接触抵抗
Ｒｃｄ：    ドレイン接触抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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