(57)【要約】【課題】  少ない工程数で、支持基板への十分なコンタクトが形成できる半導体装置およびその製造方法を提供する。【解決手段】  支持基板１１の主面に絶縁膜１２を介して形成された半導体膜１３にゲート絶縁膜２０を介して形成されたゲート電極膜２１と、ソース領域２２およびドレイン領域２３とを有する絶縁ゲート電界効果トランジスタ１５と、半導体膜１３および絶縁膜１２を貫通し、支持基板１１に達する第１開口部に、厚さが０より大きく２ｎｍ以下のシリコン酸化膜２８を介して形成されたポリシリコン膜２９を有する支持基板コンタクト部１７とを具備する。ポリシリコン膜２９と支持基板１１とのコンタクト面積を十分大きく設定することにより、シリコン酸化膜２８のリーク電流を介してコンタクトを得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
支持基板の主面に絶縁膜を介して形成された半導体膜に、ゲート絶縁膜を介して形成されたゲート電極膜と、前記ゲート電極膜をゲート長方向に挟むように形成されたソース領域およびドレイン領域とを有する絶縁ゲート電界効果トランジスタと、
前記半導体膜および前記絶縁膜を貫通し、前記支持基板に達する第１開口部に、厚さが０より大きく２ｎｍ以下のシリコン酸化膜を介して形成されたポリシリコン膜を有する支持基板コンタクト部と、
前記半導体膜および前記支持基板コンタクト部上に形成された層間絶縁膜を貫通し、前記支持基板コンタクト部に達する第２開口部に充填された導電材を介して前記ポリシリコン膜に接続された配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ポリシリコン膜上にサリサイド膜が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項３】
前記支持基板コンタクト部が前記第１開口部の中央部に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１開口部の外周部に、サリサイド膜が前記支持基板コンタクト部と離間して形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項５】
絶縁膜を介して半導体膜が形成された支持基板に対して、
前記半導体膜および前記絶縁膜を貫通し、前記支持基板に達する第１開口部を形成する工程と、
前記第１開口部に、厚さが０より大きく２ｎｍ以下のシリコン酸化膜を介してポリシリコン膜を形成する工程と、
前記半導体膜に、ゲート絶縁膜を介してゲート電極膜を形成する工程と、
前記半導体膜に、前記ゲート電極膜をゲート長方向に挟むようにソース領域およびドレイン領域を形成する工程と、
前記支持基板上に形成された層間絶縁膜に、前記ポリシリコン膜に達する第２開口部を形成する工程と、
前記第２開口部に導電材を充填し、前記層間絶縁膜上に前記導電材を介して前記ポリシリコン膜に接続される配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に基板コンタクトを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化、低消費電力化の要請を受けて、支持基板上にＢＯＸ（Buried Oxidation）層と呼ばれる絶縁層を介して形成された薄い半導体層を有するＳＯＩ（Silicon On Insulator）ウェーハを用いた半導体装置の開発が盛んに行われている。
【０００３】
ＳＯＩウェーハでは絶縁層が存在することにより、トランジスタを形成する薄い半導体層は常にフローティング状態にある。  
そのため、トランジスタの寄生容量が低いこと、完全な素子分離が可能であること等の利点が得られ、半導体装置の高速化・低消費電力化に適した基板構造である。
【０００４】
しかし、半導体層が常にフローティングであるが故に、トランジスタは基板浮遊効果の影響を受けやすく、キンク現象やドレイン耐圧が低下するといった問題がある。  
そこで支持基板そのものの電位を固定して、薄い半導体層の電位変動を抑えるために、薄い半導体層側から支持基板へのコンタクトを形成している（例えば、特許文献１参照。）。
【０００５】
特許文献１に開示された半導体装置の製造方法は、ＳＯＩ層および絶縁層を貫通し、基板まで達する第１の開口部を形成する工程と、第1の開口部にポリシリコンを埋め込みイオン注入によって低抵抗化したプラグ層を形成する工程と、ＳＯＩ層上及びプラグ層上に層間絶縁膜を形成する工程と、層間絶縁膜にプラグ層まで達する第２の開口部を形成する工程とを具備している。
【０００６】
これにより、基板コンタクトホールの底部のシリコン基板に十分な不純物イオンの打ち込みを行ない、且つ深さの異なる基板コンタクトホールとＳＯＩ層に形成されたトランジスタのコンタクトホールとを同時に形成している。
【０００７】
然しながら、特許文献１に開示された半導体装置の製造方法は、プラグ層を形成するための工程数が増加するという問題がある。そのため、生産性が低下し、半導体装置の製造コストが増大する恐れがある。
【０００８】
即ち、バルク状の半導体基板に比較して、ＳＯＩ基板の製造コストが著しく高いこともあり、ＳＯＩ基板上に半導体装置を形成する場合、プロセスをできるだけ簡略化して半導体装置の製造コストを低減させる必要がある。
【特許文献１】特開２００２−１９０５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、少ない工程数で、支持基板への十分なコンタクトが形成できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様の半導体装置は、支持基板の主面に絶縁膜を介して形成された半導体膜に、ゲート絶縁膜を介して形成されたゲート電極膜と、前記ゲート電極膜をゲート長方向に挟むように形成されたソース領域およびドレイン領域とを有する絶縁ゲート電界効果トランジスタと、前記半導体膜および前記絶縁膜を貫通し、前記支持基板に達する第１開口部に、厚さが０より大きく２ｎｍ以下のシリコン酸化膜を介して形成されたポリシリコン膜を有する支持基板コンタクト部と、前記半導体膜および前記支持基板コンタクト部上に形成された層間絶縁膜を貫通し、前記支持基板コンタクト部に達する第２開口部に充填された導電材を介して前記ポリシリコン膜に接続された配線と、を具備することを特徴としている。
【００１１】
本発明の一態様の半導体装置の製造方法は、絶縁膜を介して半導体膜が形成された支持基板に対して、前記半導体膜および前記絶縁膜を貫通し、前記支持基板に達する第１開口部を形成する工程と、前記第１開口部に、厚さが０より大きく２ｎｍ以下のシリコン酸化膜を介してポリシリコン膜を形成する工程と、前記半導体膜に、ゲート絶縁膜を介してゲート電極膜を形成する工程と、前記半導体膜に、前記ゲート電極膜をゲート長方向に挟むようにソース領域およびドレイン領域を形成する工程と、前記支持基板上に形成された層間絶縁膜に、前記ポリシリコン膜に達する第２開口部を形成する工程と、前記第２開口部に導電材を充填し、前記層間絶縁膜上に前記導電材を介して前記ポリシリコン膜に接続される配線を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１２】
本発明によれば、少ない工程数で、支持基板への十分なコンタクトが形成できる半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置および製造方法について図１乃至図１２を用いて説明する。図１は半導体装置を示す断面図、図２は半導体装置の支持基板コンタクトの電圧−電流特性を示す図、図３乃至図１２は半導体装置の製造工程を順に示す断面図である。
【００１５】
図１に示すように、本実施例の半導体装置１０は、支持基板１１上に絶縁膜１２を介して形成された半導体膜１３を有する第１領域１４と、第１領域１４を取り囲み、絶縁膜１２および半導体膜１３を有しない第２領域を具備している。
【００１６】
第１領域１４には絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）１５が形成され、第２領域１６には支持基板１１の電位を固定するための支持基板コンタクト部１７が形成されている。  
更に、支持基板１１に、第１領域１４から第２領域１６にわたってｎ型ウェル領域１８が形成されている。
【００１７】
支持基板１１は、例えばｐ型シリコン基板であり、絶縁膜１２は、例えば厚さ２０ｎｍのシリコン酸化膜であり、半導体膜１３は、例えば厚さ５５ｎｍのｐ型シリコン膜である。支持基板１１、絶縁膜１２、半導体膜１３は、例えばシリコン基板に酸素イオンを深く注入し、高温で熱処理することによりシリコン基板の表面から一定の深さに酸化膜を形成させるとともに、表面層に生じた欠陥を消滅させることにより製造されたＳＩＭＯＸ（Separation by Implanted Oxygen）ウェーハである。
【００１８】
第１領域１４と第２領域１６は、ＳＴＩ（Shallow Trench Isolation）１９ａ、１９ｂ、１９ｃにより分離され、ＭＯＳトランジスタ１５は、ＳＴＩ１９ｂ、１９ｃの間に形成され、コンタクト部１７は、ＳＴＩ１９ａ、１９ｂの間の中央部に形成されている。
【００１９】
第１領域１４に形成されたｎ−ＭＯＳトランジスタ１５は、半導体膜１３上に形成されたゲート絶縁膜２０、例えば厚さ１．８ｎｍのシリコン酸化膜と、ゲート絶縁膜２０上に形成されたゲート電極膜２１、例えば厚さ１７５ｎｍのポリシリコン膜と、半導体膜１３に、ゲート電極膜２１をゲート長方向に挟むように形成されたソース領域２２と、ドレイン領域２３とを具備している。
【００２０】
ゲート電極膜２１の両側面は、例えば厚さ２０ｎｍのシリコン酸化膜２４と、厚さ７０ｎｍのシリコン窒化膜２５とが積層された厚さ９０ｎｍの側壁膜２６ａ、２６ｂでそれぞれ被覆されている。  
ゲート電極膜２１と、ソース領域２２と、ドレイン領域２３上には、サリサイド膜２７ａ、２７ｂ、２７ｃ、例えばコバルトサリサイドがそれぞれ形成されている。
【００２１】
第２領域１６に形成された支持基板コンタクト部１７は、シリコン酸化膜２８を介して形成されたポリシリコン膜２９を具備している。  
ポリシリコン膜２９の両側面は、シリコン酸化膜３０とシリコン窒化膜３１とが積層された側壁膜３２ａ、３２ｂでそれぞれ被覆されている。  
ポリシリコン膜２９上に、サリサイド膜３４ａが形成されている。更に、ＳＴＩ１９ａとポリシリコン膜２９との間およびＳＴＩ１９ｂとポリシリコン膜２９との間に、サリサイド膜３４ｂ、３４ｃがそれぞれ形成されている。
【００２２】
シリコン酸化膜２８はゲート絶縁膜２０と膜厚が等しく、ポリシリコン膜２９はゲート電極膜２１と膜厚、抵抗値が等しく設定されている。  
シリコン酸化膜３０はシリコン酸化膜２４と膜厚が等しく、シリコン窒化膜３１はシリコン窒化膜２５と膜厚が等しく設定されている。
【００２３】
更に、ＳＴＩ１９ａおよびＳＴＩ１９ｂのポリシリコン膜２９側の側面は、側壁膜３２ａ、３２ｂと等しい側壁膜３３ａ、３３ｂでそれぞれ被覆されている。
【００２４】
ｎ−ＭＯＳトランジスタ１５および支持基板コンタクト部１７は、全体がシリコン窒化膜３５ａと、ＮＳＧ（Non-doped Silicate Glass）膜３５ｂとを有する層間絶縁膜３５で被覆されている。  
コンタクト部１７のポリシリコン膜２９は、層間絶縁膜３５を貫通するコンタクトホールに導電材料が充填されたビア３６ａを介して配線３７ａに接続されている。  
ＭＯＳトランジスタ１５のソース領域２２は、層間絶縁膜３５を貫通するコンタクトホールに導電材料が充填されたビア３６ｂを介して配線３７ｂに接続されている。  
ＭＯＳトランジスタ１５のドレイン領域２３は、層間絶縁膜３５を貫通するコンタクトホールに導電材料が充填されたビア３６ｃを介して、配線３７ｃに接続されている。
【００２５】
支持基板コンタクト部１７は、ポリシリコン膜２９がシリコン酸化膜２８を介してｎ型ウェル領域１８にコンタクトしている。  
支持基板１１のｎ型ウェル領域１８の固定電位として、ポリシリコン膜２９に数ボルト程度の電圧を印加すると、ポリシリコン膜２９はシリコン酸化膜２８のリーク電流を介して、ｎ型ウェル領域１８と導通するので、支持基板コンタクトとして機能させることが可能である。
【００２６】
図２に示すように、実験によれば、ポリシリコン膜２９とｎ型ウェル領域１８とのコンタクト面積が、幅１００μｍ×長さ１０００μｍのとき、膜厚が１．８ｎｍのシリコン酸化膜２８を介してポリシリコン膜２９とｎ型ウェル領域１８との間に電圧を印加すると、０．５Ｖ程度から電流が立ち上がり始め、１Ｖ以上でほぼ直線関係を示した。
【００２７】
これから、ポリシリコン膜２９とｎ型ウェル領域１８との間の導通抵抗は、〜３８Ωであり、支持基板１１のｎ型ウェル領域１８の電位固定のためのコンタクト抵抗として十分な値が得られた。
【００２８】
従って、シリコン酸化膜２８が介在していても、第１領域１４を取り囲む矩形枠状のポリシリコン膜２９により、支持基板１１に形成されたｎ型ウェル領域１８にコンタクトを取ることが可能である。
【００２９】
シリコン酸化膜２８の厚さを変えた場合、厚さが２ｎｍを超えるとシリコン酸化膜２８のリーク電流が急激に減少し、コンタクト抵抗が急激に増加する傾向を示した。  
また、シリコン酸化膜２８はゲート絶縁膜２０と膜厚が等しく設定される。従って、シリコン酸化膜２８の厚さは０より大きく２ｎｍ以下が適当である。
【００３０】
次に、半導体装置１０の製造方法について説明する。  
始めに、図３に示すように、厚さ２０ｎｍ程度の絶縁膜１２を介して厚さ５５ｎｍ程度の半導体膜１３が形成された支持基板１１に対して、半導体膜１３上に、熱酸化法により厚さ４ｎｍ程度のシリコン酸化膜４０と、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法により厚さ１００ｎｍ程度のシリコン窒化膜４１を形成する。  
次に、シリコン窒化膜４１上にフォトリソグラフィ法により第１領域１４を形成するためのレジスト膜４２を形成する。
【００３１】
次に、図４に示すように、レジスト膜４２をマスクとして、シリコン窒化膜４１と、シリコン酸化膜４０と、半導体膜１３とを、例えばＲＩＥ（Reactive Ion Etching）法により順にエッチングして、第１領域１４を除いて絶縁膜１２を露出させる。
【００３２】
次に、レジスト膜４２を除去した後、図５に示すように、露出した絶縁膜１２上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜４５を形成し、支持基板１１にｎ型ウェル領域１８を形成する。
【００３３】
具体的には、露出した絶縁膜１２と、残置したシリコン窒化膜４１上に、例えばＨＤＰ(High Density Plasma)法により、厚さ４５０ｎｍ程度のＴＥＯＳ膜４５を形成する。  
次に、ＣＭＰ（Chemical Mechanical Polishing）法により、ＴＥＯＳ膜４５を除去してシリコン窒化膜４１を露出させ、シリコン窒化膜４１をエッチングして除去する。
【００３４】
次に、イオン注入法により、シリコン酸化膜４０、半導体膜１３、絶縁膜１２およびＴＥＯＳ膜４５をスルーして砒素イオン（Ａｓ＋）を支持基板１１に注入し、活性化アニールを施してｎ型ウェル領域１８を形成する。
【００３５】
次に、図６に示すように、支持基板コンタクト部１７を形成するための第１開口部５０を形成し、ＳＴＩ１９ａ、１９ｂ、１９ｃを形成する。
【００３６】
具体的には、半導体膜１３上に、第２領域１６の開口パターンを有する第１レジスト膜（図示せず）を形成し、第１レジスト膜をマスクとして、ＣＦ４系ガスを用いたＲＩＥ法によりＴＥＯＳ膜４５と、絶縁膜１２をエッチングし、ｎ型ウェル領域１８を露出させ、支持基板コンタクト部１７を形成するための第１開口部５０を形成する。同時に、残置したＴＥＯＳ膜４５により、ＳＴＩ１９ａ、１９ｂ、１９ｃが形成される。
【００３７】
次に、第１レジスト膜および第１領域１４のシリコン酸化膜４０を除去した後、図７に示すように、半導体膜１３および露出したｎ型ウェル領域１８上に、熱酸化法により厚さ１．８ｎｍのシリコン酸化膜５５を形成する。シリコン酸化膜５５が、ゲート絶縁膜２０およびシリコン酸化膜２８となる。
【００３８】
次に、ＮＯガスを用いて、シリコン酸化膜５５の表層を窒化し、ＣＶＤ法により、厚さ１７５ｎｍのポリシリコン膜５９を形成する。ポリシリコン膜５９が、ゲート電極膜２１とポリシリコン膜２９となる。
【００３９】
次に、図８に示すように、ポリシリコン膜５９上にゲートおよび支持基板コンタクトのパターンを有する第２レジスト膜（図示せず）を形成し、レジスト膜をマスクとして、ＲＩＥ法によりポリシリコン膜５９をエッチングする。
【００４０】
これにより、第１領域１４には、半導体膜１３上にゲート絶縁膜２０を介してゲート電極膜２１が形成される。  
第２領域１６には、支持基板１１のｎ型ウェル領域１８上にシリコン酸化膜２８を介してポリシリコン膜２９が形成される。
【００４１】
次に、第２レジスト膜を除去した後、図９に示すように、イオン注入法により半導体膜１３にゲート電極膜２１をゲート長方向に挟むようにＬＤＤ（Lightly Doped Drain）構造を有するソース領域２２およびドレイン領域２３を形成する。
【００４２】
次に、ゲート電極膜２１の側壁にシリコン酸化膜２４とシリコン窒化膜２５が積層された側壁膜２６ａ、２６ｂを形成する。  
同時に、ポリシリコン膜２９の側壁にシリコン酸化膜３０とシリコン窒化膜３１が積層された側壁膜３２ａ、３２ｂを形成し、ＳＴＩ１９ａ、１９ｂのポリシリコン膜２９側の側壁に、シリコン酸化膜３０とシリコン窒化膜３１が積層された側壁膜３３ａ、３３ｂを形成する。
【００４３】
具体的には、半導体膜１３上と、ゲート電極膜２１の上面と側壁およびポリシリコン膜２９の上面と側壁に、熱酸化法により厚さ２ｎｍのシリコン酸化膜（図示せず）を形成する。  
次に、半導体膜１３に、イオン注入法によりゲート電極膜２１をゲート長方向に挟むようにＬＤＤ構造の低濃度不純物領域（図示せず）を形成する。
【００４４】
次に、支持基板１１上の全面に、ＣＶＤ法により厚さ２０ｎｍのＴＥＯＳ膜（図示せず）と、ＰＣＶＤ法により厚さ７０ｎｍのシリコン窒化膜（図示せず）を形成する。ＴＥＯＳ膜が、シリコン酸化膜２４、３０となり、シリコン窒化膜が、シリコン窒化膜２５、３１となる。
【００４５】
次に、ＲＩＥ法によりゲート電極膜２１とポリシリコン膜２９の側壁を除いて、シリコン窒化膜、ＴＥＯＳ膜をエッチングして、トータル厚さ９０ｎｍの側壁膜２６ａ、２６ｂ、３２ａ、３２ｂ、３３ａ、３３ｂを形成する。
【００４６】
次に、半導体膜１３にゲート電極膜２１をゲート長方向に挟むようにＬＤＤ構造の高濃度不純物領域（図示せず）をイオン注入法により形成し、ソース領域２２およびドレイン領域２３を形成する。
【００４７】
次に、図１０に示すように、ゲート電極２１と、ソース領域２２と、ドレイン領域２３と、ポリシリコン膜２９と、ＳＴＩ１９ａ、１９ｂとポリシリコン膜２９との間のｎ型ウェル領域１８上に、低抵抗のコバルトシリサイド（ＣｏＳｉ２）膜２７ａ、２７ｂ、２７ｃ、３４ａ、３４ｂ、３４ｃをそれぞれ形成する。
【００４８】
具体的には、支持基板１１上の全面に、厚さ１２ｎｍのコバルト（Ｃｏ）膜と、厚さ２０ｎｍのチタン（Ｔｉ）膜と、厚さ２０ｎｍの窒化チタン（ＴｉＮ）膜をこの順に形成して熱処理を施し、未反応のコバルト（Ｃｏ）膜と、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜をウェットエッチングで除去した後、再度熱処理を施す。
【００４９】
次に、図１１に示すように、支持基板１１上の全面に、層間絶縁膜３５として、ＰＣＶＤ法により厚さ３０ｎｍのシリコン窒化膜３５ａと、ＣＶＤ法により厚さ４００ｎｍのＮＳＧ（Non-doped Silicate Glass）膜３５ｂとを形成し、ＣＭＰ法により層間絶縁膜３５の上面を平坦化し、ＲＩＥ法により層間絶縁膜３５にコンタクトホール６６ａ、６６ｂ、６６ｃを形成する。
【００５０】
次に、図１２に示すように、スパッタリング法により、コンタクトホール６６ａ、６６ｂ、６６ｃを含む層間絶縁膜３５上に、導電材料６７としてチタン（Ｔｉ）／窒化チタン（ＴｉＮ）／タングステン（Ｗ）をこの順に形成し、ＣＭＰ法により不要な導電材料６７を除去して、コンタクトホール６６ａ、６６ｂ、６６ｃに導電材料６７ａ、６７ｂ、６７ｃを充填する。
【００５１】
次に、層間絶縁膜３５上に、厚さ２５０ｎｍの層間絶縁膜（図示せず）を形成し、ダマシン法により配線３７ａ、３７ｂ、３７ｃ、例えば銅（Ｃｕ）配線を形成する。
【００５２】
これにより、図１に示す第１領域１４にＭＯＳトランジスタ１５が形成され、第１領域１４を取り囲む第２領域１６に支持基板コンタクト部１７が形成された半導体装置１０が得られる。
【００５３】
以上説明したように、本実施例では、ＭＯＳトランジスタ１５のゲート絶縁膜２０と支持基板コンタクト部１７のシリコン酸化膜２８を同一プロセスで形成し、ＭＯＳトランジスタ１５のゲート電極膜２１と支持基板コンタクト部１７のポリシリコン膜２９を同一プロセスで形成している。
【００５４】
第１領域１４を取り囲む矩形枠状に形成されたポリシリコン膜２９とｎ型ウェル領域１８とのコンタクト面積は十分大きく設定されているので、シリコン酸化膜２８が介在していてもシリコン酸化膜２８のリーク電流により、ｎ型ウェル領域１８にコンタクをとることができる。
【００５５】
従って、少ない工程数で、支持基板１１へのコンタクトが形成できる半導体装置および半導体装置の製造方法が得られる。
【００５６】
ここでは、支持基板１１、絶縁膜１２、半導体膜１３が、ＳＩＭＯＸウェーハである場合について説明したが、酸化膜を介して２枚のシリコン基板を張り合わせ、一方のシリコン基板を研磨して薄膜化した張り合わせ基板を用いても構わない。
【００５７】
また、支持基板１１がｐ型シリコン基板１１である場合について説明したが、シリコンゲルマニウム（ＳｉＧｅ）基板、ゲルマニウム（Ｇｅ）基板、その他の化合物半導体基板などを用いることもできる。
【００５８】
更に、ゲート絶縁膜２０がシリコン酸化膜である場合について説明したが、シリコン酸化膜よりも誘電率の大きい膜、例えばシリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）またはハフニウムアルミニウム酸窒化膜（ＨｆＡｌＯＮ）を用いることも可能である。
【００５９】
例えば、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）は、ｐ型シリコン基板１１上に、ＭＯＣＶＤ法によりハフニウムシリコン酸化膜（ＨｆＳｉＯ４）を形成した後、アンモンア（ＮＨ３）雰囲気または窒素プラズマ雰囲気中で熱処理することによって形成することができる。
【実施例２】
【００６０】
図１３は本発明の実施例２に係る半導体装置を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、支持基板コンタクト部にサリサイド膜が形成されていないことにある。
【００６１】
本実施例は、チップ全面にサリサイド膜が形成できない半導体装置、例えば抵抗素子を有し、抵抗素子上にサリサイド膜が形成されると、抵抗値が低くなり過ぎて規格を満たすことができないＲＣディレイ回路を有する半導体装置の場合の例である。
【００６２】
即ち、図１３に示すように、本実施例の半導体装置７０の支持基板コンタクト部７１は、ポリシリコン膜２９と、ＳＴＩ１９ａ、１９ｂとポリシリコン膜２９との間に露出したｎ型ウェル領域１８上にサリサイド膜が形成されていない。ポリシリコン膜２９は直接ビア３６ａを介して配線３７ａに接続されている。
【００６３】
ポリシリコン膜２９とビア３６ａの導電材料６７ａとのコンタクト特性は、サリサイド膜３４ａが介在していないために若干増加する。  
しかし、シリコン酸化膜２８を介したボリシリコン膜２９とｎ型ウェル領域１８とのコンタクト特性に比べると十分良好なコンタクト特性を有している。  
従って、支持基板コンタクト部７１により、必要なコンタクト特性を満たすことが可能である。
【００６４】
これにより、チップ全面にサリサイド膜を形成できない半導体装置において、サリサイド膜が形成できない領域に支持基板コンタクト部７１を配置して、支持基板コンタクトを取ることが可能である。
【００６５】
以上説明したように、本実施例では、サリサイド膜が形成できない領域に、工程数を増やすことなく支持基板コンタクト部７１を形成することができる利点がある。
【実施例３】
【００６６】
図１４は本発明の実施例３に係る半導体装置を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、支持基板コンタクト部が形成される第２領域を縮小したことにある。
【００６７】
即ち、図１４に示すように、本実施例の半導体装置８０の支持基板コンタクト部８１は、ポリシリコン膜２９の周りにｎ型ウェル領域１８が露出しておらず、ポリシリコン膜２９の側壁膜３２ａとＳＴＩ１９ａの側壁膜３３ａとが一体化され、ポリシリコン膜２９の側壁膜３２ｂとＳＴＩ１９ｂの側壁膜３３ｂとが一体化されている。
【００６８】
これにより、支持基板コンタクト部８１が形成される第２領域８２の幅がΔＬだけ小さくなるので、半導体装置８０のチップサイズを小さくすることが可能である。
【００６９】
以上説明したように、本実施例では、ポリシリコン膜２９の周りのｎ型ウェル領域１８を露出させないで第２領域８２の幅を縮小したので、半導体装置８０のチップサイズを小さくできる利点がある。
【実施例４】
【００７０】
図１５は本発明の実施例４に係る半導体装置を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００７１】
本実施例が実施例１と異なる点は、支持基板コンタクト部にサリサイド膜を形成せず、且つ支持基板コンタクト部が形成される第２領域の幅を縮小したことにある。
【００７２】
即ち、図１５に示すように、本実施例の半導体装置９０の支持基板コンタクト部９１は、ポリシリコン膜２９上にサリサイド膜が形成されておらず、ポリシリコン膜２９が直接ビア３６ａを介して配線３７ａに接続されている。
【００７３】
以上説明したように、本実施例では、サリサイド膜が形成できない領域に、工程数を増やすことなく支持基板コンタクト部７１を形成することができ、且つ半導体装置８０のチップサイズを小さくできる利点がある。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る支持基板コンタクト部の電流−電圧特性を示す図。
【図３】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１３】本発明の実施例２に係る半導体装置を示す断面図。
【図１４】本発明の実施例３に係る半導体装置を示す断面図。
【図１５】本発明の実施例４に係る半導体装置を示す断面図。
【符号の説明】
【００７５】
１０、７０、８０、９０  半導体装置
１１  支持基板
１２  絶縁膜
１３  半導体膜
１４  第１領域
１５  ＭＯＳトランジスタ
１６、８２  第２領域
１７、７１、８１、９１  支持基板コンタクト部
１８  ｎ型ウェル領域
１９ａ、１９ｂ、１９ｃ  ＳＴＩ
２０  ゲート絶縁膜
２１  ゲート電極膜
２２  ソース領域
２３  ドレイン領域
２４、２８、３０、４０、５５  シリコン酸化膜
２５、３１、３５ａ、４１  シリコン窒化膜
２６ａ、２６ｂ、３２ａ、３２ｂ、３３ａ、３３ｂ  側壁膜
２７ａ、２７ｂ、２７ｃ、３４ａ、３４ｂ、３４ｃ  サリサイド膜
２９、５９  ポリシリコン膜
３５  層間絶縁膜
３５ｂ  ＮＳＧ膜
３６ａ、３６ｂ、３６ｃ  ビア
３７ａ、３７ｂ、３７ｃ  配線
４２  レジスト膜
４５  ＴＥＯＳ膜
５０  第１開口部
６６ａ、６６ｂ、６６ｃ  第２開口部（コンタクトホール）
６７、６７ａ、６７ｂ、６７ｃ  導電材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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