(57)【要約】【課題】半導体層を直接パターン加工する際に発生するパターンずれやノズルの目詰まりを防止し、高精細で高性能な有機薄膜トランジスタ、及びそれを用いた表示装置を低コストで提供する。【解決手段】各画素に輝度情報を与える信号線と、輝度情報を与える画素を所定のサイクルで選択する走査線とがマトリクス状に配置され、各画素への輝度情報の取り込みは、各画素に接続された走査線が選択された際に、信号線の信号電圧を各前記画素中の薄膜トランジスタを介して取り込むことで行い、各画素に取り込まれた輝度情報は、各画素に接続された走査線が非選択になった後も容量によって保持されるｎ行×ｍ列の画素を有する表示装置において、各行の各画素には、各画素間で共通の少なくとも１本の半導体層を有し、その半導体層は前記信号線と平行に形成する。【選択図】図１
2008042043.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号線と、前記複数の信号線と直交して配置された複数の走査線と、前記複数の信号線と前記複数の走査線とで囲まれた複数の画素と、前記複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクッス状に配置されたアクティブマトリクス型の表示装置において、
前記薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、ソース電極及びドレイン電極と、半導体層と、を有し、
前記半導体層は、複数の画素に跨って、且つ前記信号線に平行で直線状に配置された表示装置。
【請求項２】
複数の信号線と、前記複数の信号線と直交して配置された複数の走査線と、前記複数の信号線と前記複数の走査線とで囲まれた複数の画素と、前記複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクッス状に配置されたアクティブマトリクス型の表示装置において、
前記薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、ソース電極及びドレイン電極と、半導体層と、を有し、
前記半導体層は、複数の画素に跨って、且つ前記走査線に平行で直線状に配置された表示装置。
【請求項３】
請求項１記載の表示装置において、
前記ソース電極及び前記ドレイン電極は、前記走査線と平行で、且つ前記半導体層と垂直で直線状に配置された表示装置。
【請求項４】
複数の信号線と、前記複数の信号線と直交して配置された複数の走査線と、前記複数の信号線と前記複数の走査線とで囲まれた複数の画素と、前記複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクッス状に配置されたアクティブマトリクス型の表示装置において、
前記薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、ソース電極及びドレイン電極と、半導体層と、を有し、
前記ソース電極上及び前記ドレイン電極上、または前記ゲート絶縁膜上にそれぞれ配置され、前記信号線に平行で且つ直線状に配置された２本の隔壁を有し、
前記半導体層は、前記２本の隔壁間に配置され、複数の画素に跨って、且つ前記信号線に平行で直線状に配置された表示装置。
【請求項５】
請求項１記載の表示装置において、
前記ゲート絶縁膜は、前記半導体層と平行で、且つ直線状に配置された表示装置。
【請求項６】
請求項１，２，４のいずれか１項記載の表示装置において、
前記ゲート電極は、前記基板上に形成され、
前記ゲート絶縁膜は、前記ゲート電極上に形成され、
前記ソース電極及び前記ゲート電極は、前記ゲート絶縁膜上に形成され、
前記半導体層は、前記ソース電極と前記ゲート電極間に形成された表示装置。
【請求項７】
請求項１，２，４のいずれか１項記載の表示装置において、
前記ゲート電極は、前記基板上に形成され、
前記ゲート絶縁膜は、前記ゲート電極上に形成され、
前記半導体層は、前記ゲート絶縁膜上に形成され、
前記ソース電極及び前記ゲート電極は、前記半導体層上に形成された表示装置。
【請求項８】
請求項１，２，４のいずれか１項記載の表示装置において、
前記ソース電極及び前記ゲート電極は、前記基板上に形成され、
前記半導体層は、前記ソース電極及び前記ゲート電極上に形成され、
前記ゲート絶縁膜は、前記半導体層上に形成され、
前記ゲート電極は、前記ゲート絶縁膜上に形成された表示装置。
【請求項９】
請求項４記載の表示装置において、
前記２本の隔壁は、感光性材料で形成された表示装置。
【請求項１０】
請求項４記載の表示装置において、
前記２本の隔壁は、自己組織化単分子膜で形成された表示装置。
【請求項１１】
請求項１，２，４のいずれか１項記載の表示装置において、  
前記薄膜トランジスタの前記基板は、ポリエチレンテレフタレートで形成された絶縁基板である表示装置。
【請求項１２】
請求項１，２，４のいずれか１項記載の表示装置において、  
前記薄膜トランジスタの前記基板は、一軸延伸されたポリエチレンテレフタレートで形成された絶縁基板であり、
前記半導体層は、前記絶縁基板の延伸方向に対して直交して形成された表示装置。
【請求項１３】
請求項１，２，４のいずれか１項記載の表示装置において、  
前記半導体層は、隣接する画素のソース電極と電気的に分離されている表示装置。
【請求項１４】
請求項１，２，４のいずれか１項記載の表示装置において、  
前記薄膜トランジスタは、１つの画素内に複数個配置された表示装置。
【請求項１５】
請求項１，２，４のいずれか１項記載の表示装置において、  
前記半導体層は、有機材料で形成された表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを用いた表示装置、及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
情報化の進展に伴い、紙に代わる薄くて軽い電子ペーパーディスプレイや、商品１つ１つを瞬時に識別することが可能なＩＣタグ等の開発が注目されている。現行では、これらのデバイスにアモルファスシリコン（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）を半導体に用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子として使用している。しかし、これらのシリコン系半導体を用いたＴＦＴを作製するには、高価なプラズマ化学気相成長（ＣＶＤ）装置やスパッタリング装置等が必要なために製造コストがかかるうえに、真空プロセス，フォトリソグラフィー，加工等のプロセスをいくつも経るため、スループットが低いという問題がある。
【０００３】
このため、スクリーン印刷・マイクロプリンティング・インクジェット等で半導体・配線および電極・絶縁膜といった部材を直接パターン加工して形成した印刷ＴＦＴが注目されている。これらの印刷法では、必要な材料を必要な個所のみに配置形成するため、フォトリソグラフィー工程よりも製造工程が少なく、また材料の利用効率が高いため、電極基板を安価に形成できる利点が期待できる。印刷法を用いて微細な電極パターンを形成した事例として、特許文献１に、インクジェット法でチャネル長が５μｍ以下のＴＦＴを形成した事例が紹介されている。
【０００４】
また、上記の電極基板を用いた薄膜トランジスタは、アクティブマトリクス駆動型の表示装置に利用され、表示素子として、例えば、液晶素子，有機エレクトロルミネセンス素子，電気泳動素子、等を用いて、パソコン，携帯電話，平面テレビ、等のディスプレイに用いられている。また、上記の薄膜トランジスタを、非接触情報媒体である非接触ＩＣカード等に代表されるＲＦＩＤやセンサに利用する動きがある。
【０００５】
【特許文献１】特表２００５−５１３８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、軽くて薄いポリマー等の熱膨張係数の高い基板を使用する際には、金型を利用するスクリーン印刷やマイクロプリンティングでは、印刷装置から微細な形状の部材を基板上に転写する際に合わせずれが発生するという問題がある。また、インクジェットでは、ノズルの湿潤状態が変化することにより液滴の飛散方向にずれが生じるため、パターンずれが生じ、高精細化を実現できないという問題がある。更に、使用する溶液によってはノズルの目詰まりが頻繁に発生するという問題もある。
【０００７】
本発明の目的は、半導体層を直接パターン加工する際に発生するパターンずれやノズルの目詰まりを防止し、高精細で高性能な表示装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、前記目的を達成するために、複数の信号線と、その信号線と直交して配置された複数の走査線と、複数の信号線と複数の走査線とで囲まれた複数の画素と、複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクッス状に配置されたアクティブマトリクス型の表示装置において、薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、ソース電極及びドレイン電極と、半導体層と、を有し、半導体層は、複数の画素に跨って、且つ信号線に平行で直線状に配置された構成とする。
【０００９】
また、複数の信号線と、その信号線と直交して配置された複数の走査線と、複数の信号線と複数の走査線とで囲まれた複数の画素と、複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクッス状に配置されたアクティブマトリクス型の表示装置において、薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、ソース電極及びドレイン電極と、半導体層と、を有し、半導体層は、複数の画素に跨って、且つ走査線に平行で直線状に配置された構成とする。
【００１０】
また、複数の信号線と、その信号線と直交して配置された複数の走査線と、複数の信号線と複数の走査線とで囲まれた複数の画素と、複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクッス状に配置されたアクティブマトリクス型の表示装置において、薄膜トランジスタは、基板と、ゲート電極と、ゲート絶縁膜と、ソース電極及びドレイン電極と、半導体層と、を有し、ソース電極上及びドレイン電極上、またはゲート絶縁膜上にそれぞれ配置され、信号線に平行で直線状に配置された２本の隔壁を有し、半導体層は、２本の隔壁間に配置され、複数の画素に跨って、且つ信号線に平行で直線状に配置された構成とする。
【発明の効果】
【００１１】
半導体層を直接パターン加工する際に発生するパターンずれやノズルの目詰まりを防止し、高精細で高性能な表示装置が提供できる。
【発明を実施するための最良の形態】
【００１２】
以下に図面を用いて本発明の実施の形態を詳細に説明する。
【実施例１】
【００１３】
図１〜図１２，図２１を用いて本発明の第１の実施例について説明する。
【００１４】
絶縁基板１０１には、基板両面に厚さ１００ｎｍのＳｉＯ2 のバリア膜を付けたポリエチレンテレフタレートで構成される基板を用いた。絶縁基板１０１は、絶縁性の材料であれば広い範囲から選択することが可能である。具体的には、ガラス，石英，サファイア，シリコン等の無機基板，アクリル，エポキシ，ポリアミド，ポリカーボネート，ポリイミド，ポリノルボルネン，ポリフェニレンオキシド，ポリエチレンナフタレンジカルボキシレート，ポリエチレンナフタレート，ポリアリレート，ポリエーテルケトン，ポリエーテルスルホン，ポリケトン，ポリフェニレンスルフィド等の有機プラスチック基板を用いることができる。
【００１５】
また、これらの基板の表面に、酸化シリコン，窒化シリコン等の膜を設けたものを用いてもよい。その上に、フォトリソグラフィー法を用いて、ＩＺＯ(インジウム亜鉛酸化物)でゲート電極１０２及び走査線１０２′，画素電極１０３，共通配線１０４を厚さ１５０ｎｍで同層に形成した。ゲート電極１０２及び走査線１０２′，画素電極１０３，共通配線１０４としては、導電体であれば特に限定されるものではなく、例えばＡｌ，Ｃｕ，
Ｔｉ，Ｃｒ，Ａｕ，Ａｇ，Ｎｉ，Ｐｄ，Ｐｔ，Ｔａのような金属の他、単結晶シリコン，ポリシリコンのようなシリコン材料、ＩＴＯ（インジウム錫酸化物），酸化スズのような透明導電材料、あるいはポリアニリンやポリ３，４−エチレンジオキシチオフェン／ポリスチレンスルフォネートのような有機導電体等を用い、プラズマＣＶＤ法，熱蒸着法，スパッタ法，スクリーン印刷法，インクジェット法，電解重合法，無電解メッキ法，電気メッキ法，ホットスタンピング法等の公知の方法によって形成することができる。
【００１６】
上記ゲート電極は単層構造としてだけでなく、例えばＣｒ層とＡｕ層との重ね合わせ、あるいはＴｉ層とＰｔ層との重ね合わせ等、複数層を重ね合わせた構造でも使用できる。
また、上記ゲート電極１０２及び走査線１０２′，画素電極１０３，共通配線１０４は、フォトリソグラフィー法，シャドウマスク法，マイクロプリンティング法，レーザーアブレーション法等を用いて、所望の形状に加工される。
【００１７】
次に、ポリシラザン溶液をスピンコート後、１２０℃で焼成して厚さ３００ｎｍのSiO2膜を形成し、共通配線１０４上の一部と画素電極１０３上のＳｉＯ2膜を取り除き、ゲート絶縁膜１０５を形成した。ゲート絶縁膜１０５には、窒化シリコン，酸化アルミニウム，酸化タンタル等の無機膜，ポリビニルフェノール，ポリビニルアルコール，ポリイミド，ポリアミド，パリレン，ポリメチルメタクリレート，ポリ塩化ビニル，ポリアクリロニトリル，ポリ（パーフロロエチレン−コ−ブテニルビニルエーテル），ポリイソブチレン，ポリ（４−メチル−１−ペンテン），ポリ（プロピレン−コ−（１−ブテン）），ベンゾシクロブテン樹脂等の有機膜またはそれらの積層膜を用い、プラズマＣＶＤ法，熱蒸着法，スパッタ法，陽極酸化法，スプレー法，スピンコート法，ロールコート法，ブレードコート法，ドクターロール法，スクリーン印刷法，ナノプリント法，インクジェット法等によって形成することができる。次に、Ａｕのソース電極１０６，ドレイン電極１０７，信号線１０７′および保持電極１０４′を厚さ５０ｎｍで形成した。
【００１８】
ソース電極１０６，ドレイン電極１０７，信号線１０７′および保持電極１０４″の材料は、導電体であれば特に限定されるものではなく、例えばＡｌ，Ｃｕ，Ｔｉ，Ｃｒ，
Ａｕ，Ａｇ，Ｎｉ，Ｐｄ，Ｐｔ，Ｔａのような金属の他、ＩＴＯ，酸化スズのような透明導電材料、ポリアニリンやポリ３，４−エチレンジオキシチオフェン／ポリスチレンスルフォネートのような有機導電体等を用い、プラズマＣＶＤ法，熱蒸着法，スパッタ法，スクリーン印刷法，インクジェット法，電解重合法，無電解メッキ法，電気メッキ法，ホットスタンピング法等の公知の方法によって形成することができる。
【００１９】
上記ソース電極及びドレイン電極は単層構造としてだけでなく、複数層を重ね合わせた構造でも使用できる。また、上記ソース／ドレイン電極は、フォトリソグラフィー法，シャドウマスク法，マイクロプリンティング法，レーザーアブレーション法等を用いて、所望の形状に加工される。
【００２０】
次に、前記ゲート絶縁膜上をヘキサメチルジシラザンの単分子膜１０８で修飾した。単分子膜には、ヘプタフロロイソプロポキシプロピルメチルジクロロシラン，トルフロロプロピルメチルジクロロシラン，オクタデシルトリクロロシラン，ビニルトリエトキシシラン，γ−メタクリロキシプロピルトリメトキシシラン，γ−アミノプロピルトリエトキシシラン，Ｎ−フェニル−γ―アミノプロピルトリメトキシシラン，γ−メルカプトプロピルトリメトキシシラン，ヘプタデカフロロ−１，１，２，２−テトラハイドロデシル−１−トリメトキシシラン，オクタデシルトリエトキシシラン，デシルトリクロロシラン，デシルトリエトキシシラン，フェニルトリクロロシランのようなシラン系化合物や、１−ホスホノオクタン，１−ホスホノヘキサン，１−ホスホノヘキサデカン，１−ホスホノ−３，７，１１，１５−テトラメチルヘキサデカン，１−ホスホノ―２−エチルヘキサン，１−ホスホノ−２，４，４−トリメチルペンタン，１−ホスホノ−３，５，５−トリメチルヘキサンのようなホスホン酸系化合物等を用いてもよい。上記修飾はゲート絶縁膜表面を前記化合物の溶液や蒸気に接触させることにより前記化合物をゲート絶縁膜表面に吸着させることにより達成される。また、ゲート絶縁膜表面は単分子膜１０８で修飾しなくてもよい。
【００２１】
次に、可溶性のペンタセン誘導体をノズルジェット装置で連続的に塗布し、１００℃で焼成して厚さ１００ｎｍの半導体層１０９を形成した。半導体層１０９は銅フタロシアニン，ルテチウムビスフタロシアニン，アルミニウム塩化フタロシアンニンのようなフタロシアニン系化合物、テトラセン，クリセン，ペンタセン，ピレン，ペリレン，コロネンのような縮合多環芳香族系化合物、ポリアニリン，ポリチエニレンビニレン，ポリ（３−ヘキシルチオフェン），ポリ（３−ブチルチオフェン），ポリ（３−デシルチオフェン），ポリ（９，９−ジオクチルフルオレン），ポリ（９，９−ジオクチルフルオレン−コ−ベンゾチアジアゾール），ポリ（９，９−ジオクチルフルオレン−コ−ジチオフェン）のような共役系ポリマー，シリコン等の無機物，酸化物半導体等を用い、インクジェット法，熱蒸着法，分子線エピタキシー法，スプレー法，スピンコート法，ロールコート法，ブレードコート法，ドクターロール法，スクリーン印刷法，ナノプリンティング法等によって形成することができる。
【００２２】
図１は、アクティブマトリクス駆動型の表示装置の回路図、および半導体層１０９を信号線１０７′と平行に直線状に形成した場合の画素平面図の一例を示した図である。
【００２３】
複数の信号線１０７′と、その複数の信号線１０７′と直交して配置された複数の走査線１０２′と、複数の信号線と複数の走査線とで囲まれた複数の画素と、複数の画素の各々に配置された薄膜トランジスタと、を有し、複数の画素がマトリクス状に配置される
（図２１参照）。複数の信号線１０７′は、各画素に輝度信号（画像データ）を与え、信号ドライバに接続されて制御される。複数の走査線１０２′は、走査ドライバに接続され、信号線１０７′から伝送された輝度信号の制御を行う。この制御は、信号線及び走査線に接続された薄膜トランジスタをスイッチングするクロック信号を走査線から与えて、輝度信号のスイッチング制御を行い、画像表示を行うものである。
【００２４】
薄膜トランジスタの詳細構造は、後述するが、絶縁基板１０１，ゲート電極１０２，ゲート絶縁膜１０５，ソース電極１０６，ドレイン電極１０７，半導体層１０９を少なくとも有する構成である。
【００２５】
マトリクス上に半導体を形成する場合には、ノズルを複数個有するマルチヘッドノズルを使用する。この場合、１つでもノズルに目詰まりが生じると、全てのノズルを交換する必要があり、コスト増加やスループット低下の原因になる。このため、ノズルの目詰まりを防止することは、塗布法で部材を形成する際の重大な課題の１つである。
【００２６】
本実施例の図１を用いると、図２１のように１本の半導体層１０９は、画素ごとに分断されることなく、１行の画素間で共有されている、つまり複数の画素に跨って、且つ信号線に平行で直線状に形成された。このように、半導体層１０９を１行の画素間で共有すれば、半導体層１０９を描画する際に、半導体溶液をノズルジェット装置やインクジェット装置のノズルから連続的に突出させることが可能になり、溶液の乾燥によるノズルの目詰まりを防止することができる。
【００２７】
図２は、インクジェット装置を用いて半導体溶液を連続的に突出させて、半導体層109を形成した一例である。
【００２８】
半導体層１０９は、図に示すようなドットが連なった形状になる。これは、インクジェットのヘッドから噴出された導電性インクが、基板上で噴出時におけるドット形状の痕跡を残して等方的に濡れ拡がるためである。図中の半導体層１０９は、インクジェットノズルの走査方向、ここでは信号線と平行な方向にドットがある一定間隔で形成されている。図２では、ドットごとに分離されているが、１本の線状（直線状や蛇行状）につながっていてもよい。これを図２１のように画素をマトリクス状に並置した場合、半導体層は、直線状ではなく、図２の通り、ドットごとに分離されたものが画素に跨って形成される。
【００２９】
また、例えば、半導体層１０９を形成する際に絶縁基板１０１を加熱する場合には、絶縁基板１０１が膨張する。このため、１２０℃に絶縁基板１０１を加熱して半導体層109を形成すると、絶縁基板１０１の熱膨張による位置のずれが生じ、特に基板端部で基板中央に比べてずれ量が大きくなる。
【００３０】
そこで、例えば絶縁基板１０１に１軸延伸したポリエチレンテレフタレートを用いる場合には、絶縁基板１０１の延伸方向に対して直交するように半導体層１０９を描画するように、電極や配線等の各部材を配置する。１軸延伸した基板は、延伸方向に対して直交する方向の熱膨張率が延伸方向よりも大きくなる。このため、絶縁基板１０１の延伸方向に対して直交するように半導体層１０９を描画することによって、半導体層１０９の描画方向と直交する方向に対する基板の熱膨張は少なくなる。一方、半導体層１０９の描画方向には、絶縁基板１０１の熱膨張率が大きくなるが、半導体層１０９の長さにゆとりを持たせることによって対応することが可能になる。このように、半導体層１０９を１本の線状に描画して１行の画素間で共有すれば、基板の伸縮に起因する合せずれの問題を低減することも可能になる。尚、半導体層１０９は、直線状に形成した後にレーザーによって画素ごとに分断することも可能である。
【００３１】
図３は、半導体層１０９を走査線１０２′と平行に直線状に形成した場合の画素平面図の一例である。この場合、１本の半導体層１０９は、画素ごとに分断されることなく、１列の画素間で共有化されている、つまり１列の複数の画素に跨って、且つ走査線１０２′と平行（信号線１０７′と垂直）で直線状に１本の半導体層を形成している。なお、半導体層１０９の幅は、ソース電極１０６とドレイン電極１０７の範囲内で形成していれば良い。
【００３２】
このように、直線状の半導体層１０９を１列の画素間で共有すれば、図１の例と同様に、ノズルの目詰まり防止によるコスト低減とスループット向上、および基板の伸縮に起因する合せずれの問題を低減することが可能になる。
【００３３】
また、半導体層における半導体分子は描画方向に配向し、配向した方向に電流が流れやすいという特徴がある。図３のように、半導体層１０９をソース電極１０６及びドレイン電極１０７間の電流経路（チャネル）と平行に形成することによって、半導体分子の配向方向とチャネルの方向が一致し、より高い電界効果移動度を得ることができる。
【００３４】
図４は、ソース電極１０６及びドレイン電極１０７を半導体描画方向と直交する方向に長く形成した場合の画素平面図の一例である。このようにソース電極１０６及びドレイン電極１０７を半導体描画方向と直交する方向に長く形成する、つまりソース電極１０６及びドレイン電極１０７を半導体層１０９と直交して直線状に長く形成することによって、半導体描画方向と直交方向に対する合せずれに対する補償を増やすことができ、絶縁基板１０１として等方的に伸縮する２軸延伸基板を用いた場合でも基板の伸縮に起因する合せずれの問題を低減することができる。
【００３５】
図５は、半導体層１０９を形成する前にあらかじめ、厚さ１μｍのポリイミドをナノプリンティング法で２本の隔壁（隔壁層５０１）を形成した場合の画素平面図の一例である。
【００３６】
２本の隔壁（隔壁層５０１）は、１本の半導体層１０９と同様に、１列の複数の画素で共有に形成され、信号線１０７′と平行に直線状に配置される構成とする、つまり２本の隔壁（隔壁層５０１）の間に半導体層１０９を形成する。このような構成によって、半導体層１０９の線幅を均一化することが可能になる。特に、図４の例のように、半導体幅によってＴＦＴのチャネル幅が決まる構造に対して有効になる。
【００３７】
この隔壁（隔壁層５０１）は、ソース電極１０６上及びドレイン電極１０７上に形成して、その間に半導体層１０９を形成する場合（図８，図１２）、あるいは、ゲート絶縁膜
１０５上に形成して、その間にソース電極１０６，ドレイン電極１０７，半導体膜１０９を形成する場合（図１０）がある。隔壁（隔壁層５０１）には、ポリイミドの他に、ポリビニルフェノール，ポリビニルアルコール，ポリアミド，パリレン，ポリメチルメタクリレート，ポリ塩化ビニル，ポリアクリロニトリル，ポリ（パーフロロエチレン−コ−ブテニルビニルエーテル），ポリイソブチレン，ポリ（４−メチル−１−ペンテン），ポリ
（プロピレン−コ−（１−ブテン）），ベンゾシクロブテン樹脂等の有機膜，感光性材料，感光性の自己組織化単分子膜，窒化シリコン，酸化アルミニウム，酸化タンタル等の無機膜、またはそれらの積層膜を用い、プラズマＣＶＤ法，熱蒸着法，スパッタ法，陽極酸化法，スプレー法，スピンコート法，ロールコート法，ブレードコート法，ドクターロール法，スクリーン印刷法，ナノプリント法，インクジェット法等によって形成することができる。
【００３８】
最後に、基板の全面を覆うようにポリシラザン溶液をスピンコートし、１２０℃で焼成してＳｉＯ2 に変成させて、厚さ３００ｎｍの保護膜１１０を形成した。保護膜１１０は酸化シリコンに限らず、窒化シリコン等の無機膜、ポリビニルフェノール，ポリビニルアルコール，ポリイミド，ポリアミド，パリレン，ポリメチルメタクリレート，ポリ塩化ビニル，ポリアクリロニトリル，ポリ(パーフロロエチレン−コ−ブテニルビニルエーテル)，ポリイソブチレン，ポリ（４−メチル−１−ペンテン），ポリ（プロピレン−コ−（１−ブテン））、ベンゾシクロブテン樹脂等の有機膜またはそれらの積層膜を用い、プラズマＣＶＤ法，熱蒸着法，スパッタ法，陽極酸化法，スプレー法，スピンコート法，ロールコート法，ブレードコート法，ドクターロール法，スクリーン印刷法，インクジェット法等によって形成することができる。
【００３９】
図６は、ゲート絶縁膜１０５を半導体層１０９と同様の方法で信号線１０７′と平行に直線状に形成し、ゲート絶縁膜１０５を各行の画素間で共有化するように形成した画素平面図の一例である。このようにゲート絶縁膜１０５を直線状に形成することによって、画素電極１０３部にコンタクトホールを形成する工程を省略し、スループットを向上することができる。また、ゲート絶縁膜１０５は半導体層１０９と同様に、走査線１０２′と平行に直線状に形成し、ゲート絶縁膜１０５を各列の画素間で共有化するように形成してもよい。これらの場合には、保持容量を形成しなくてもよいように、例えば駆動させる液晶等の容量を調整することが望ましい。
【００４０】
図７および図８に、本発明を用いた薄膜トランジスタの断面概略図を示す。図７は、図１，図２における（Ａ）−（Ａ′）の断面、図８は、図５における（Ａ）−（Ａ′）の断面である。
【００４１】
本実施例では、絶縁基板１０１上でゲート電極１０２を形成し、ゲート電極１０２上にゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上にソース電極１０６及びドレイン電極１０７を形成し、そのソース電極１０６及びドレイン電極１０７の間と下方に半導体層１０９を形成する、つまり半導体層１０９の下層にゲート電極１０２，ソース電極１０６及びドレイン電極１０７が配置された、ボトムゲート／ボトムコンタクト構造を有する
ＴＦＴの作製法を示した。しかし本発明は、このようなボトムゲート／ボトムコンタクト構造の他に、図９および図１０のように、絶縁基板１０１上にゲート電極１０２を形成し、ゲート電極１０２上にゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に半導体層１０９を形成し、半導体層１０９上にソース電極１０６及びドレイン電極１０７を形成する、つまり半導体層１０９の下層にゲート電極１０２が、半導体層１０９の上層にソース電極１０６，ドレイン電極１０７が配置されたボトムゲート／トップコンタクト構造を有するＴＦＴや、図１１および図１２のように、絶縁基板１０１上にソース電極１０６及びドレイン電極１０７を形成し、ソース電極１０６及びドレイン電極１０７上に半導体層
１０９を形成し、半導体層上にゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上にゲート電極１０２を形成する、つまり半導体層１０９の上層にゲート電極１０２が、半導体層１０９の下層にソース電極１０６，ドレイン電極１０７が配置されたトップゲート／ボトムコンタクト構造等を有するＴＦＴに対しても適用することが可能である。
【００４２】
以上のように作製したＴＦＴ基板を用いて、液晶素子や電気泳動素子等を駆動させることが可能である。
【実施例２】
【００４３】
図１３および図１４を用いて本発明の第２の実施例について説明する。
【００４４】
本実施例は、実施例１と同様、ボトムゲート／ボトムコンタクト構造である。
【００４５】
絶縁基板１０１には、基板両面に厚さ１００ｎｍのＳｉＯ2 のバリア膜を付けたポリエチレンテレフタレート基板を用いた。絶縁基板１０１は、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。その上に、ＩＴＯのゲート電極1301，走査線１３０１′および共通配線１３０２を形成した。ゲート電極１３０１，走査線
１３０１′および共通配線１３０２は透明な導電体であれば特に限定されるものではなく、ＩＺＯ等を用いてもよい。次に、Ａｌで画素電極１３０３を厚さ１５０ｎｍで形成した。画素電極１３０３は、光を反射する導電体であれば特に限定されるものではなく、実施例１と同様に広い範囲から選択することが可能である。
【００４６】
また、図１４のように、光を反射する導電体とＩＴＯやＩＺＯを用いた透明電極1304と組合せた半透過型の画素電極を形成することも可能である。その際には、ゲート電極1301，走査線１３０１′および共通配線１３０２と透明電極１３０４とを同時に形成するとよい。
【００４７】
次に、ポリシラザン溶液をスピンコート後、１２０℃で焼成して厚さ３００ｎｍのSiO2膜を形成し、共通配線１３０２上の一部と画素電極１３０３上のＳｉＯ2 膜を取り除き、ゲート絶縁膜１０５を形成した。ゲート絶縁膜１０５には、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。
【００４８】
次に、Ａｕのソース電極１０６及びドレイン電極１０７，信号線１０７′，保持電極
１３０７を厚さ５０ｎｍで形成した。ソース電極１０６及びドレイン電極１０７，信号線１０７′，保持電極１３０７の材料は、導電体であれば特に限定されるものではなく、実施例１と同様に広い範囲から選択することが可能であり、それらを積層させて形成することも可能である。その後、大気中に放置することにより、画素電極１３０３上に厚さ２
ｎｍの自然酸化膜１３０５を形成した。
【００４９】
次に、一部にフッ素基で終端された炭素鎖を有する撥液性単分子である、
ＣＦ3(ＣＦ2)7(ＣＨ)2ＳｉＣｌ3等に代表されるフッ化アルキル系シランカップリング剤等をディップコート法で塗布後、絶縁基板１０１の裏面から露光して撥液膜１３０６を形成した。撥液膜１３０６は光で分解するため、絶縁基板１０１の裏面からの光を反射する画素電極１３０３上にのみ形成される。
【００５０】
次に、可溶性のペンタセン誘導体をノズルジェット装置で実施例１と同様に画素の行もしくは列間を横断するように連続的に塗布し、１００℃で焼成して厚さ１００ｎｍの半導体層１０９を形成した。
【００５１】
このとき撥液膜１３０６は、画素電極１３０３上に画素電極１３０３と同一パターンで形成されます。その後半導体を塗布形成すると、画素電極１３０３上部は半導体が撥液膜１３０６によって弾かれて付着しません。
【００５２】
以上のように、半導体溶液が画素電極１３０３上部のゲート絶縁膜１０５は撥液膜1306によって弾かれるため、半導体層１０９は撥液膜１３０６によって分断された形で形成される。半導体層１０９を撥液膜１３０６によって分断することによって、半導体層１０９を介して流れるＴＦＴ間の微少なリーク電流を防ぎ、画素間のクロストークを防止することが可能になる。
【００５３】
なお、半導体層１０９は、実施例１と同様に半導体材料であれば広い範囲から選択することが可能である。
【００５４】
最後に、基板の全面を覆うようにポリシラザン溶液をスピンコートし、１２０℃で焼成してＳｉＯ2 に変成させて、厚さ３００ｎｍの保護膜１１０を形成した。保護膜１１０は、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。
【００５５】
本実施例においても、図１３は図１の発明と同様、１本の半導体層１０９が１列の複数の画素に共有して形成され、信号線１０７′と平行で直線状に形成された構成であり、図１４は図３の発明と同様、１本の半導体層１０９が１列の複数の画素に共有して形成され、走査線と平行で直線状に形成された構成である。
【００５６】
また、実施例１と同様に、ソース電極１０６及びドレイン電極１０７を半導体描画方向と直交する方向に長く形成することによって、半導体描画方向と直交方向に対する合せずれに対する補償を増やすことができる。また、半導体層１０９を形成する前にあらかじめ、隔壁（隔壁層５０１）を形成することによって半導体層１０９の線幅を均一化することが可能になる。また、ゲート絶縁膜１０５を半導体層１０９と同様の方法で直線状に形成し、ゲート絶縁膜１０５を各行もしくは各列の画素間で共有化するように形成することによって、画素電極部にコンタクトホールを形成する工程を省略し、スループットを向上することもできる。また、ボトムゲート／ボトムコンタクト構造の他に、ボトムゲート／トップコンタクト構造やトップゲート／ボトムコンタクト構造等を有するＴＦＴに対しても適用することが可能である。
【００５７】
以上のように作製したＴＦＴ基板を用いて、液晶素子や電気泳動素子等を駆動させることが可能である。
【００５８】
つまり、実施例１の特徴構成を加えることにより、実施例１及び実施例２両方の効果を達成できる。
【実施例３】
【００５９】
図１５および図１６を用いて本発明の第３の実施例について説明する。
【００６０】
絶縁基板１０１には、石英基板を用いた。次に、銅のナノ粒子を分散させた溶液をインクジェット装置を用いて突出させて、厚さ１００ｎｍのゲート電極１５０１および走査線１５０１′を形成した。ゲート電極１５０１および走査線１５０１′は銅に限らず、実施例１と同様に導電性の材料であれば広い範囲から選択することが可能である。
【００６１】
次に、ポリシラザン溶液をスピンコート後、１２０℃で焼成して厚さ３００ｎｍのSiO2膜を形成し、ゲート絶縁膜１０５を形成した。ゲート絶縁膜１０５は、酸化シリコン以外にも、窒化シリコン（Ｓｉ3Ｎ4），酸窒化シリコン（ＳｉＯＮ），酸化アルミニウム
（Ａｌ2Ｏ3），酸化ジルコニウム（ＺｒＯ2）,酸化タンタル（Ｔａ2Ｏ5），酸化ジルコニウム（ＺｒＯ2）,酸化ランタン（Ｌａ2Ｏ3）を、プラズマ化学気相成長法またはゾルゲル法で形成したものを用いても良い。また、有機材料としては、ポリビニルフェノール
（ＰＶＰ），ポリメチルメタクリレート（ＰＭＭＡ）のスピンコート膜を用いても良い。次に、一部にフッ素基で終端された炭素鎖を有する撥液性単分子である、
ＣＦ3(ＣＦ2)7(ＣＨ)2ＳｉＣｌ3等に代表されるフッ化アルキル系シランカップリング剤等をディップコート法で塗布後、絶縁基板１０１の裏面から露光して撥液膜１５０２を形成した。撥液膜１５０２は光で分解するため、絶縁基板１０１の裏面からの光を反射するゲート電極１５０１および走査線１５０１′上部のゲート絶縁膜１０５にのみ形成される。
【００６２】
次に、撥液膜１５０２に取り囲まれた親水領域に、銅のナノ粒子を分散させた溶液をインクジェット装置を用いて突出させて塗布し、その後焼成してソース電極（画素電極）
１５０３および信号線（ドレイン電極）１５０４を形成した。導電性インクとしては、感光性撥液膜で形成した撥液領域から弾かれて、感光性撥液膜が除去された親液領域に濡れ拡がる特性を有し、焼成後に十分低い抵抗値を示す液体材料であれば良く、具体的な材料として、Ａｕ，Ａｇ，Ｐｄ，Ｐｔ，Ｃｕ，Ｎｉ、等を主成分とする直径約１０ｎｍ以下の金属超微粒子または金属錯体が、水，トルエン，キシレン等の溶媒に分散した溶液を使用できる。また、透明電極材料のＩＴＯ（インジウム錫酸化物）形成には、
Ｉｎ(Ｏ−ｉ−Ｃ3Ｈ7)3とＳｎ(Ｏ−ｉ−Ｃ3Ｈ7)3等の金属アルコキシドが水，アルコール溶媒に分散した溶液が使用できる。また、これ以外の透明電極材料として、導電性高分子であるＰＳＳ（ポリスチレンスルホン酸）をドープしたＰＥＤＯＴ（ポリ−３，４−エチレンジオキシチオフェン），ポリアニリン（ＰＡｎ），ポリピロール（ＰＰｙ）等の水溶液が使用できる。
【００６３】
次に、絶縁基板１０１の表面から露光して撥液膜１５０２を除去後、可溶性のペンタセン誘導体をノズルジェット装置で実施例１と同様に画素の行間を横断するように連続的に塗布し、１００℃で焼成して厚さ１００ｎｍの半導体層１０９を形成した。半導体層109は、実施例１と同様に半導体材料であれば広い範囲から選択することが可能である。撥液膜１５０２は、ソース電極（画素電極）１５０３および信号線（ドレイン電極）１５０４を形成する溶液に対しては撥液性を有するが、半導体層１０９を形成する溶液に対しては親液性を有するというように、親撥の選択性を持たせることも可能である。このような場合には、半導体層１０９を形成する前に、撥液膜１５０２を除去する必要はない。また、撥液膜１５０２が半導体層１０９を形成する溶液に対しても撥液性を有する場合には、絶縁基板１０１の表面から部分的に露光して撥液膜１５０２を部分的に除去後、半導体溶液をノズルジェット装置等を用いて画素の行間を横断するように連続的に塗布することにより、図１６に示すように、半導体層１０９は部分的に残った撥液膜１５０２によって分断された形で形成される。半導体層１０９を撥液膜１５０２によって分断することによって、半導体層１０９を介して流れるＴＦＴ間の微少なリーク電流を防ぎ、画素間のクロストークを防止することが可能になる。
【００６４】
本実施例では図１５および図１６に示すように、画素右上部のゲート電極１５０１（走査線１５０１′）にＬ字のくぼみを持たせている。このくぼみ部分において、隣接する画素間の間隔が広くなっており、塗布形成された半導体層１０９の線幅がある程度広がった際にも半導体層１０９と隣の画素のソース電極（画素電極）１５０３との連結を防止することができる。このくぼみはＬ字に限らず、半導体層１０９と隣の画素のソース電極（画素電極）との連結を防止することができれば、つまり半導体層１０９が隣接する画素のソース電極（画素電極）と電気的に接続されていなければ、広い範囲の形状から選択することが可能である。
【００６５】
最後に、基板の全面を覆うようにポリシラザン溶液をスピンコートし、１２０℃で焼成してＳｉＯ2 に変成させて、厚さ３００ｎｍの保護膜１１０を形成した。保護膜１１０は、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。
【００６６】
以上のように作製したＴＦＴ基板を用いて、液晶素子や電気泳動表示素子を駆動させることが可能である。
【実施例４】
【００６７】
図１７から図２０を用いて本発明の第４の実施例について説明する。図１７から図２０は画素の平面図を示している。
【００６８】
絶縁基板１０１には、基板両面に厚さ１００ｎｍのＳｉＯ2 のバリア膜を付けたポリエチレンテレフタレート基板を用いた。絶縁基板１０１は、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。その上に、ＩＺＯの下部電極１７０１，ゲート電極１７０２，走査線１７０２′およびアース線１７０３を形成した。下部電極１７０１，ゲート電極１７０２，走査線１７０２′およびアース線１７０３は導電体であれば特に限定されるものではなく、実施例１と同様に広い範囲から選択することが可能である。
【００６９】
次に、ポリシラザン溶液をスピンコート後、１２０℃で焼成して厚さ３００ｎｍのSiO2膜を形成し、下部電極１７０１上のＳｉＯ2 膜を取り除き、ゲート絶縁膜１０５を形成した。ゲート絶縁膜１０５には、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。また、ゲート絶縁膜１０５を実施例１と同様の方法で直線状に形成し、ゲート絶縁膜１０５を各行もしくは各列の画素間で共有するように形成することによって、画素電極部にコンタクトホールを形成する工程を省略し、スループットを向上することもできる。
【００７０】
次に、Ａｕのソース電極１０６及びドレイン電極１０７，信号線１０７′および第２のゲート電極１７０４を厚さ５０ｎｍで形成した。この際、信号線１０７′と第２のゲート電極１７０４は接続されている。ソース電極１０６及びドレイン電極１０７，信号線
１０７′および第２のゲート電極１７０４の材料は、導電体であれば特に限定されるものではなく、実施例１と同様に導電体であれば広い範囲から選択することが可能であり、それらを積層させて形成することも可能である。
【００７１】
次に、可溶性のペンタセン誘導体をノズルジェット装置で実施例１と同様に画素の行もしくは列間を横断するように連続的に塗布し、１００℃で焼成して厚さ１００ｎｍの半導体層１０９を形成した。半導体層１０９は、実施例１と同様に半導体材料であれば広い範囲から選択することが可能である。
【００７２】
次に、ポリシラザン溶液をスピンコート後、１２０℃で焼成して厚さ３００ｎｍのSiO2膜を形成し、下部電極１７０１上のＳｉＯ2 膜を取り除き、第２のゲート絶縁膜１０５′を形成した。ゲート絶縁膜１０５には、実施例１と同様に絶縁性の材料であれば広い範囲から選択することが可能である。また、ゲート絶縁膜１０５を実施例１と同様の方法で直線状に形成し、第２のゲート絶縁膜１０５′を各行もしくは各列の画素間で共有するように形成することによって、画素電極部にコンタクトホールを形成する工程を省略し、スループットを向上することもできる。
【００７３】
次に、金のナノ粒子を分散させた溶液をインクジェット装置を用いて突出させて塗布し、その後焼成して第２のソース電極１７０５，第２のドレイン電極１７０６および点灯制御電源に接続されるアドレス線１７０６′を形成した。この際、下部電極１７０１と第２のソース電極１７０５とが接続される。また、下部電極１７０１と第２のドレイン電極
１７０６との間で信号保持容量を形成している。導電性インクとしては、感光性撥液膜で形成した撥液領域から弾かれて、感光性撥液膜が除去された親液領域に濡れ拡がる特性を有し、焼成後に十分低い抵抗値を示す液体材料であれば良く、具体的な材料として、Ａｕ，Ａｇ，Ｐｄ，Ｐｔ，Ｃｕ，Ｎｉ、等を主成分とする直径約１０ｎｍ以下の金属超微粒子または金属錯体が、水，トルエン，キシレン等の溶媒に分散した溶液を使用できる。また、透明電極材料のＩＴＯ（インジウム錫酸化物）形成には、Ｉｎ(Ｏ−ｉ−Ｃ3Ｈ7)3 と
Ｓｎ(Ｏ−ｉ−Ｃ3Ｈ7)3 等の金属アルコキシドが水，アルコール溶媒に分散した溶液が使用できる。また、これ以外の透明電極材料として、導電性高分子であるＰＳＳ（ポリスチレンスルホン酸）をドープしたＰＥＤＯＴ(ポリ−３，４−エチレンジオキシチオフェン)，ポリアニリン（ＰＡｎ），ポリピロール（ＰＰｙ）等の水溶液が使用できる。また、
Ａｌ，Ｃｕ，Ｔｉ，Ｃｒ，Ａｕ，Ａｇ，Ｎｉ，Ｐｄ,Ｐｔ,Ｔａのような金属の他、ＩＴＯ，酸化スズのような透明導電材料、ポリアニリンやポリ３，４−エチレンジオキシチオフェン／ポリスチレンスルフォネートのような有機導電体等を用い、熱蒸着法，スパッタ法，電解重合法，無電解メッキ法，電気メッキ法，ホットスタンピング法等の公知の方法によって形成することができる。上記ソース電極及びドレイン電極は単層構造としてだけでなく、複数層を重ね合わせた構造でも使用できる。また、第２のソース電極１７０５，第２のドレイン電極１７０６および点灯制御電源に接続されるアドレス線１７０６′は、フォトリソグラフィー法，シャドウマスク法等を用いて、所望の形状に加工される。
【００７４】
図１７，図１９，図２０は、実施例１の図１と同様、１本の半導体層が、１列の複数の画素で共有して跨って形成され、信号線と平行で直線状に形成された構造である。
【００７５】
本実施例では、１つの画素内に２個の薄膜トランジスタ（以下、ＴＦＴとする）を有しており、２個のＴＦＴのチャネル部を直線上に配置することによって、半導体層１０９を１本の直線状に描画できるように工夫されている。本実施例では、１つの画素内に２個のＴＦＴを有する例を示したが、ＴＦＴが３個以上の複数個になった場合においても、それぞれのＴＦＴのチャネル部を直線上に配置することによって、半導体層１０９を１本の直線状に描画することができる。
【００７６】
複数のＴＦＴを１画素内に設けることによって、ＯＬＥＤ素子を駆動させることが可能になる。
【００７７】
本実施例においても、実施例１と同様に、ソース電極１０６及びドレイン電極１０７，第２のソース電極１７０５及び第２のドレイン電極１７０６を半導体描画方向と直交する方向に長く形成することによって、半導体描画方向と直交方向に対する合せずれに対する補償を増やすことができる。
【００７８】
また、実施例１の図５，図８，図１０と同様に半導体層１０９を形成する前にあらかじめ、２本の隔壁４０１をソース電極上及びドレイン電極上に形成、またはゲート絶縁膜上に形成し、その隔壁４０１間に半導体層を形成することによって半導体層１０９の線幅を均一化することが可能になる。
【００７９】
以上のように作製したＴＦＴ基板を用いて、有機エレクトロルミネッセンス素子等を駆動させることが可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明に係る表示装置の等価回路及び画素部の一平面構造例を示した図である。
【図２】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図３】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図４】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図５】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図６】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図７】本発明の図１，図２の薄膜トランジスタの一断面構造例を示した図である。
【図８】本発明の図５の薄膜トランジスタの一断面構造例を示した図である。
【図９】本発明の薄膜トランジスタの他の断面構造例を示した図である。
【図１０】本発明の薄膜トランジスタの他の断面構造例を示した図である。
【図１１】本発明の薄膜トランジスタの他の断面構造例を示した図である。
【図１２】本発明の薄膜トランジスタの他の断面構造例を示した図である。
【図１３】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図１４】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図１５】本発明に係る表示装置の一平面構造例を示した図である。
【図１６】本発明に係る表示装置の一平面構造例を示した図である。
【図１７】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図１８】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図１９】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図２０】本発明に係る表示装置の画素部の他の平面構造例を示した図である。
【図２１】本発明に係る表示装置の画素部がマトリクス状に配置された平面構造例を示した図である。
【符号の説明】
【００８１】
１０１…絶縁基板、１０２…ゲート電極、１０２′，１３０１′，１５０１′，1702′…走査線、１０３，１３０３，１３０４…画素電極、１０４…共通配線、１０４′，1307…保持電極、１０５…ゲート絶縁膜、１０６…ソース電極、１０７…ドレイン電極、
１０７′…信号線、１０８…単分子膜、１０９…半導体層、１１０…保護膜、５０１…隔壁層、１３０１，１５０１，１７０２…ゲート電極、１３０２…共通配線、１３０５…自然酸化膜、１３０６，１５０２…撥液膜、１５０３…ソース電極（画素電極）、１５０４…信号線（ドレイン電極）、１７０１…下部電極、１７０３…アース線、１７０４…第２のゲート電極、１７０５…第２のソース電極、１７０６…第２のドレイン電極。
【図１】
2008042043.tif 000003
【図２】
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【図３】
2008042043.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008042043.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008042043.tif 000015
【図１４】
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【図１５】
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【図１６】
2008042043.tif 000018
【図１７】
2008042043.tif 000019
【図１８】
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【図１９】
2008042043.tif 000021
【図２０】
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【図２１】
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