(57)【要約】      （修正有）【課題】記憶層に含まれる酸化物層の抵抗状態が変化することを利用して情報を記憶する記憶装置において、書き込み及び消去の繰り返し動作に対する耐性に優れた記憶素子を提供する。【解決手段】第１の電極１と、第２の電極５との間に、希土類元素の酸化物からなる酸化物層３と、イオン化するＣｕ，ＡｇもしくはＺｎから選ばれる少なくとも１種類を含有するイオン源層４とを有して成る記憶層２が配置され、この酸化物層３とイオン源層４とに接して、かつ酸化物層３とイオン源層４との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層６が設けられた記憶素子１０を構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極との間に、記憶層が配置され、
前記記憶層が、希土類元素の酸化物から成る酸化物層と、イオン化するＣｕ，ＡｇもしくはＺｎから選ばれる少なくとも１種類を含有するイオン源層とを有してなり、
前記酸化物層と前記イオン源層とに接して、かつ前記酸化物層と前記イオン源層との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層が設けられている
ことを特徴とする記憶素子。
【請求項２】
前記イオン源拡散制御層が、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｚｒから選ばれる１種類以上の元素の窒化物からなることを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記イオン源拡散制御層は、前記酸化物層と前記イオン源層とに挟まれて積層され、前記酸化物層と前記イオン源層とが、前記イオン源拡散抑制層に形成された開口を通じて接続されていることを特徴とする請求項１に記載の記憶素子。
【請求項４】
前記イオン源層が、希土類元素を含有することを特徴とする請求項１に記載の記憶素子。
【請求項５】
前記記憶層に、電圧パルスもしくは電流パルスを印加することにより、前記記憶層のインピーダンスが変化して、情報の記録が行われることを特徴とする請求項１に記載の記憶素子。
【請求項６】
第１の電極と、第２の電極との間に、記憶層が配置され、前記記憶層が、希土類元素の酸化物から成る酸化物層と、イオン化するＣｕ，ＡｇもしくはＺｎから選ばれる少なくとも１種類を含有するイオン源層とを有してなり、前記酸化物層と前記イオン源層とに接して、かつ前記酸化物層と前記イオン源層との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層が設けられている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されてなる
ことを特徴とする記憶装置。
【請求項７】
隣接する複数の前記記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されていることを特徴とする請求項６に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば、特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極の一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
なお、他方の電極は、イオン導電体を含む材料に実質的に溶解しない、Ｗ、Ｎｉ、Ｍｏ、Ｐｔ、メタルシリサイド等により形成されている。
そして、例えば、記憶素子とダイオード或いはＭＯＳトランジスタのような選択素子とを接続してメモリセルを形成し、このメモリセルをアレイ状に配置してメモリデバイスを構成することができる。
【０００９】
この構成の記憶素子では、２つの電極に閾値電圧以上のバイアス電圧を印加することにより、イオン導体内にある導電性イオン（Ａｇ，Ｃｕ，Ｚｎ等のイオン）が負電極方向に移動して、負電極に達することにより電着が生じる。さらに、この電着が、例えば樹枝状（デンドライト）に成長し、正電極に達することにより電流パスが形成されるため、イオン導体の抵抗値が高抵抗から低抵抗に変化する。これにより、記憶素子に情報の記録（書き込み）を行うことができる。
【００１０】
また、２つの電極に、上述のバイアス電圧と逆極性の電圧を印加することにより、樹枝状の電流パスを形成していた導電性イオンが、イオン導体中に溶解することによって、電流パスが消滅し、抵抗値が初期の高抵抗の状態に戻る。これにより、記録した情報の消去動作を行っている。
【００１１】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＡｇ或いはＣｕを含み、それらの電極にＧｅ−Ｓ或いはＧｅ−Ｓｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、温度上昇によりカルコゲナイド薄膜が結晶化を生じ、結晶化に伴って材料の特性が変化し、本来は高い抵抗の状態でデータを保持している部分が、高温環境下或いは長期保存時に低い抵抗の状態に変化してしまう、等の問題を有する。
【００１２】
そこで、さらに電極とイオン導電体の間に、イオン導電体と電極との間をイオンが移動することを制限するバリア層として希土類酸化膜を挿入した構成の記憶素子も提案されている（例えば、特許文献２参照）。
【００１３】
このように希土類酸化膜から成るバリア層が形成されている構成の記憶素子では、閾値電圧以上の記録電圧の印加により、電極層に含まれるＡｇ、Ｃｕ、或いはＺｎがイオン化して、希土類酸化膜に拡散する。そして、このイオンが他電極側で電子と結合して析出する、或いは、希土類酸化膜内部に拡散した状態で留まる。すると、希土類酸化物薄膜内部に上記金属元素を多量に含む電流パスが形成される、もしくは、希土類酸化物薄膜内部に上記金属元素による欠陥が多数形成されることによって、希土類酸化膜の抵抗値が低くなる。
【００１４】
また、上述の記録電圧と逆極性の電圧を印加することにより、希土類酸化膜内に形成されていた電流パス或いは不純物準位を構成するＡｇ、Ｃｕ、或いはＺｎが再びイオン化して、希土類酸化膜内を移動して電極層側に戻り、希土類酸化膜の抵抗値が高くなる。
【００１５】
この希土類酸化膜の抵抗変化による記憶素子は、微細化していった場合においても、特に高温環境下及び長期のデータ保持安定性に優れた特性を有すると報告されている。
【００１６】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【特許文献２】特開２００５−１９７６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した、電極とイオン導電体の間に希土類酸化膜を挿入した構成の記憶素子では、微細化に伴って、素子部に流れる電流密度が上昇するとともに、局所的な温度上昇が発生する。このため、書き込み及び消去を繰り返すことで発生した熱により、電極層に含まれるＡｇ、Ｃｕ、或いはＺｎが、メモリセル部分の希土類酸化膜以外にも拡散し、次第に消去時の記憶素子の抵抗値が低下してしまうという問題が生じる。
【００１８】
すなわち、記憶素子に書き込み及び消去を繰り返していくうちに、消去動作を行っても低抵抗状態のままで変わらず、高抵抗状態に戻らなくなる。この場合、記憶素子がショート状態となるため、動作不能となり、エラービットとなる。これは、電極層に含まれるＡｇ、Ｃｕ、或いはＺｎが、メモリセル部分の希土類酸化膜以外にも拡散することによって、本来の電流パスとは別に、電流パスが生じてしまうためであると考えられる。
また、繰り返し動作をしているうちに、書き込みや消去の閾値電圧が変化した場合も、記憶素子がエラービットとなる。
さらに、書き込みの低抵抗状態を「１」、消去の高抵抗状態を「０」として情報の書き込みと消去を行う場合に、低抵抗状態と高抵抗状態との差が減少すると「０」と「１」の判別ができなくなる。
【００１９】
上述した問題の解決のために、本発明においては、書き込み及び消去の繰り返し動作に対する耐性に優れた記憶素子及びこれを用いた記録装置を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の記憶素子は、第１の電極と、第２の電極との間に、記憶層が配置され、記憶層が、希土類元素の酸化物から成る酸化物層と、イオン化するＣｕ，ＡｇもしくはＺｎから選ばれる少なくとも１種類を含有するイオン源層とを有してなり、酸化物層とイオン源層とに接して、かつ酸化物層とイオン源層との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層が設けられていることを特徴とする。
【００２１】
本発明の記憶装置は、第１の電極及び第２の電極の間に、記憶層が配置され、記憶層が希土類元素の酸化物から成る酸化物層と、イオン化するＣｕ，ＡｇもしくはＺｎから選ばれる少なくとも１種類を含有するイオン源層とを有してなり、酸化物層とイオン源層とに接して、かつ酸化物層とイオン源層との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層が設けられている記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されてなることを特徴とする。
【００２２】
上述の本発明の記憶素子の構成によれば、第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、この記憶層が、酸化物層と、イオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層を有して成ることにより、記憶層に含まれる酸化物層の抵抗状態が変化することを利用して情報を記憶することが可能になる。
【００２３】
具体的には、例えば、Ｃｕを含有するイオン源層側の一方の電極に正電位を印加して記憶素子に正電圧をかけると、イオン源層に含まれているＣｕがイオン化して酸化物層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、酸化物層中に留まり絶縁層の不純物準位を形成することによって、酸化物層の抵抗値が低くなり、酸化物層を含む記憶層の抵抗値が低くなるので、これにより情報の書き込みを行うことが可能になる。
また、この状態から、イオン源層側の一方の電極に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００２４】
また、酸化物層とイオン源層とに接して、かつ酸化物層とイオン源層との接続部分の周囲に、イオンの拡散を規制するイオン源拡散制御層が設けられているので、情報を記憶させた際のＣｕ，ＡｇもしくはＺｎのイオンの拡散が、酸化物層とイオン源層との接続部分に規制される。
そして、情報の書き込み及び消去を繰り返した場合においても、Ｃｕ，ＡｇもしくはＺｎのイオンが酸化物層のイオン源層との接続部分以外に拡散しにくくなるため、これらのイオンの拡散による、記憶素子の消去時の抵抗値の低下を抑制することができる。
【発明の効果】
【００２５】
上述の本発明の記憶素子によれば、情報の書き込みと消去とを繰り返した場合に、消去時の抵抗値が低下することがないため、書き込み及び消去の繰り返し動作に対する耐性を向上させることができる。
また、本発明の記憶素子を用いることにより、安定性及び耐久性に優れた記憶装置を構成することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の第１の実施の形態の記憶素子１０の概略構成図（断面図）を図１に示す。
【００２７】
図１に示した記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板１１（図３参照）上でＣＭＯＳ回路部分との接続部である下部電極１が形成されていて、この下部電極１上に記憶層２が形成され、この記憶層２上に上部電極５が形成されて構成されている。
【００２８】
そして、記憶層２が、酸化物層３と、この酸化物層３上に形成されるイオン源層４から構成され、酸化物層３とイオン源層４との間にイオン源拡散制御層６が形成されている。酸化物層３とイオン源層４とは、このイオン源拡散制御層６に形成された開口部を通じて、接続された構造となっている。
【００２９】
下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
また、上部電極５には、下部電極１と同様、通常の半導体プロセスに用いられる配線材料を用いることができる。
【００３０】
酸化物層３は、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる１種類もしくは２種以上の元素（希土類元素）と酸素とを含有する材料、例えば、酸化ガドリニウム等の希土類酸化物を用いて構成することができる。
この酸化物層３は、例えば０．５ｎｍ〜１０ｎｍ程度の膜厚で形成する。このように、酸化物層３の膜厚を薄くすることにより、通常絶縁材料である希土類酸化物等から成る酸化物層３に電流を流すことが可能である。
【００３１】
イオン源層４は、Ｃｕ，ＡｇもしくはＺｎを含有し、より好ましくは、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有し、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕ，Ａｇ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。また、このイオン源層４に、必要に応じて、Ｇｅや希土類元素等を添加することにより、耐熱性を向上させることができる。
【００３２】
イオン源拡散制御層６は、Ｃｕ，ＡｇもしくはＺｎのイオンの拡散を制御することができるものであれば特に限定されないが、抵抗値が低く、従来の半導体プロセスに用いられている材料が好ましい。例えば、従来の半導体装置のバリアメタル膜に使われている材料を用いて構成することができる。
このような材料としては、例えば、遷移金属の窒化物を用いることができ、具体的には、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｚｒのうちいずれかを少なくともひとつ含む窒素化合物材料を用いて構成することができ、より具体的には、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＮｂＮ、ＶＮ、ＺｒＮ等を用いて構成することができる。
また、イオン源拡散制御層６は、酸化物層３に対してイオン源層４が接する面積及び場所を規制するための開口部を有する。
【００３３】
上述した材料からなる酸化物層３は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
そして、この酸化物層３は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子１０全体の抵抗値の変化は、主として酸化物層３により影響される。従って、酸化物層３の抵抗値の変化を利用して、記憶素子１０に情報の記録を行うことができる。
【００３４】
なお、図１に示す記憶素子１０では、イオン源拡散制御層６の下に酸化物層３、上にイオン源層４が形成されているが、イオン源拡散制御層６の上に酸化物層３、下にイオン源層４を形成するように、図１と逆の積層順序となっていてもよい。
【００３５】
第１の実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００３６】
まず、Ｃｕ，ＡｇもしくはＺｎが含まれたイオン源層４に接する上部電極５側が正に、酸化物層３に接する下部電極１側が負になるように、記憶素子１０に対して電圧を印加する。ここで、このとき、記憶素子１０に印加する電圧を、正電圧（＋）と定義して、以下同様に定義して説明する。
記憶素子１０への正電圧の印加により、イオン源層４からＣｕ，ＡｇもしくはＺｎのイオンが、酸化物層３内をイオン伝導し、下部電極１側で電子と結合して析出する、あるいは、酸化物層３内部に拡散した状態で留まる。
【００３７】
すると、酸化物層３内部にＣｕ，ＡｇもしくはＺｎを多量に含む電流パスが形成される、もしくは、酸化物層３の内部にＣｕ，ＡｇもしくはＺｎによる欠陥が多数形成されることによって、酸化物層３の抵抗値が低くなる。酸化物層３以外の各層は、酸化物層３の記録前の抵抗値に比べて、元々抵抗値が低いので、酸化物層３の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３８】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で記憶素子１０が保持される。これにより、記憶素子１０に情報を記録することが可能になる。
【００３９】
この時、酸化物層３全体に電圧が印加されることで、下部電極１の面積の範囲でイオン源層４ではイオン化がおこり、イオン化したＣｕ，ＡｇもしくはＺｎは、酸化物層３の方に拡散しようとする。しかし、本実施の形態では、酸化物層３とイオン源層４との間に、イオン源拡散制御層６が形成されている。このため、正電圧（＋）印加時に、酸化物層３の一部分にのみイオンを拡散させることができ、イオン源拡散制御層６に形成された開口部によって、酸化物層３のイオン源層４と接続されている部分以外には、上述の電流パス又は不純物準位を構成していた欠陥が形成されない。
【００４０】
一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記憶は完結する。
【００４１】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等の記憶装置へ応用する場合には、記憶素子１０を抵抗値の高い状態に戻す消去過程が必要である。この消去過程においては、上部電極５側が負に、下部電極１側が正になるように、記憶素子１０に対して負電圧（−）を印加する。
【００４２】
記憶素子１０への負電圧の印加により、酸化物層３内に形成されていた電流パス或いは不純物準位を構成していたＣｕ，ＡｇもしくはＺｎがイオン化して、酸化物層３内をイオン伝導してイオン源層４側に戻る。
【００４３】
すると、酸化物層３内からＣｕ，ＡｇもしくはＺｎによる電流パス或いは欠陥が消滅して、酸化物層３の抵抗値が高くなる。酸化物層３以外の各層は元々抵抗値が低いので、酸化物層３の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
【００４４】
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００４５】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００４６】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
即ち、記憶素子１０に、抵抗値の高低によって「０」と「１」の２値の情報を記憶させることができる。
【００４７】
記録後の抵抗値は、記憶素子１０のセルサイズ及び酸化物層３の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分である。記録前の抵抗値が１００Ωであれば、記録後の抵抗値が５０Ω、あるいは、記録前の抵抗値が１００ｋΩであれば、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、酸化物層３の初期の抵抗値はそのような条件を満たすように設定される。酸化物層３の抵抗値は、例えば、酸化物層３の厚みを変化させることによって制御することが可能である。
【００４８】
上述した記憶素子１０によれば、下部電極１と上部電極５との間に、酸化物層３と、イオン源層４とが挟まれた構成である。このような構成により、例えば、ＣｕもしくはＡｇを含むイオン源層４側に正電圧（＋電位）を印加して、下部電極１側が負になるようにした場合に、酸化物層３内に、Ｃｕ，ＡｇもしくはＺｎを多量に含む電流パスが形成される。これにより、酸化物層３の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。
そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。
【００４９】
そして、記憶素子１０の抵抗値の変化、特に酸化物層３の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００５０】
また、消去動作は、上述した記録後の状態の記憶素子１０に対して、Ｃｕ，ＡｇもしくはＺｎを含むイオン源層４側の上部電極５に負電圧（−電位）を印加して、酸化物層３側の下部電極１側が正になるようにする。
これにより、酸化物層３内に形成されていた、Ｃｕ，ＡｇもしくはＺｎによる電流パスが消滅して、酸化物層３の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。
そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００５１】
また、上述の記憶素子１０によれば、イオン源層４と酸化物層３との間に、イオン源拡散制御層６が形成され、イオン源層４と酸化物層３との接続部分がイオン源拡散制御層６に形成された開口内に規制されている。これにより、イオン源層４からのイオンが拡散する場所を規制することができる。
従って、情報の書き込みと消去を繰り返して行った場合にも、イオン源拡散制御層６によって規制された場所でのみ酸化物層３へのイオンの拡散が行われるため、記憶素子１０の抵抗値を安定させることができる。
【００５２】
また、イオン源拡散制御層６は、通常の半導体装置のバリアメタル膜に使われる材料を用いて構成することができるため、イオン源拡散制御層６の成膜条件等の製造方法は、半導体装置のバリアメタル膜と同様の方法で形成することができる。
さらに、イオン源拡散制御層６に、抵抗値の低い材料を用いることにより、記憶素子１０全体の抵抗値の変化を、酸化物層３の抵抗値の変化に依存させることができる。
【００５３】
従って、上述の記憶素子１０の構成により、情報の書き込みと消去とを繰り返した場合の、低抵抗状態における抵抗値のばらつきを抑制することができるため、記憶素子１０の安定性及び耐久性を向上させることができる。
【００５４】
第１の実施の形態の記憶素子１０は、具体的には、例えば次のようにして製造することができる。
【００５５】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＷから成る下部電極１を形成する。この後、必要であれば逆スパッタ等で、プラグ表面上の酸化物等を除去する。
【００５６】
次に、下部電極１の上部に、例えば、ガドリニウムターゲットを用いて、ガドリニウム膜を例えば膜厚３ｎｍで成膜した後、酸素プラズマによってガドリニウム膜を酸化する。
これにより、酸化物層３が形成される。
【００５７】
次に、酸化物層３上に、例えばＴａＮを用いて膜厚１０ｎｍで成膜する。この後、フォトリソグラフィを用いて、酸化物層３とイオン源層４とが接するための開口部を形成する部分以外をマスクにより覆い、ＴａＮを選択的にエッチングする。このとき、例えば、開口部の平面形状は円形状とし、直径３０ｎｍとする。
これにより、イオン源拡散制御層６が形成される。
【００５８】
次に、イオン源拡散制御層６上及びイオン源拡散制御層６に形成された開口部内に、例えばＧｅＴｅＧｄ膜をＤＣマグネトロンスパッタリングにより形成する。
これにより、イオン源層４が形成される。
【００５９】
次に、イオン源層４上に、例えばＷ膜を成膜して、上部電極５を形成する。
その後、酸化物層３、イオン源拡散制御層６、イオン源層４及び上部電極層４を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
【００６０】
次に、上部電極５に接続する配線層を形成することにより、記憶素子１０と共通電位を得るためのコンタクトとを接続する。
【００６１】
このようにして、記憶素子１０を製造することができる。
【００６２】
上述した構成の記憶素子１０を、多数マトリクス上に配置することにより、記憶装置（メモリ装置）を構成することができる。
この様な記憶装置の一形態の概略構成図（斜視図）を図２に示す。
【００６３】
この記憶装置は、各記憶素子１０に対して、下部電極１側に接続された複数のワード線ＷＬと、これらワード線ＷＬと直交する上部電極５側に設置された複数のビット線ＢＬとを有し、ワード線ＷＬとビット線ＢＬとの各交点に、記憶素子１０が配置されている。
このように形成されたメモリセル２０が、多数配置されることにより、メモリセルアレイが形成される。
図２に示した記憶装置では、３×３個のメモリセル２０がマトリクス状に配列された構成のメモリセルアレイを示している。
【００６４】
このような記憶装置では、上述した構成の記憶素子１０を用いて記憶装置を構成することにより、記録及び消去時の抵抗値の変動が少なくなる。このため、特に繰り返し動作を行った際のデータの劣化が少なくなり、情報の読み出しを安定して行うことができる。従って、安定して動作する、信頼性の高い記憶装置を実現することができる
【００６５】
また、例えば上部電極５に接続された配線をメモリセルアレイ全体に共通して形成し、記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図３及び図４に示す。図３は断面図であり、図４は平面図である。
【００６６】
図３及び図４に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子１０が、酸化物層３、イオン源拡散制御層６、イオン源層４及び上部電極５の各層を共有している。言い換えれば、各記憶素子１０が、それぞれ同一層の酸化物層３、イオン源拡散制御層６、イオン源層４及び上部電極５により構成されている。
【００６７】
そして、共通に形成された上部電極５は、プレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００６８】
図３に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図４参照）に接続される。
【００６９】
また、図４においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図４中２１は、記憶素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００７０】
図３及び図４に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
【００７１】
ここで、下部電極１に印加された電圧の極性が、上部電極５（プレート電極ＰＬ）の電位に比して負電位である場合には、記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に情報を記録することができる。
また、下部電極１に、上部電極５（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
【００７２】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００７３】
上述した実施の形態の記憶素子１０によれば、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込み及び消去電圧閾値のばらつきが少ないという優れた特性を有する。
【００７４】
また、上述した実施の形態の記憶装置は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。したがって、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００７５】
本発明の第２の実施の形態の記憶素子３０の概略構成図（断面図）を図５に示す。
【００７６】
図５に示した記憶素子３０は、第１の実施の形態の記憶素子１０と同様に、例えば、ＣＭＯＳ回路が形成されたシリコン基板１１（図３参照）上でＣＭＯＳ回路部分との接続部である下部電極３１が形成されていて、この下部電極３１上に記憶層３２が形成され、この記憶層３２上に上部電極３５が形成されて構成されている。
【００７７】
そして、記憶層３２が、酸化物層３３と、この酸化物層３３上に形成されるイオン源層３４から構成され、酸化物層３３の周囲を囲んでイオン源拡散制御層３６が形成されている。
【００７８】
下部電極３１、酸化物層３３及びイオン源拡散制御層３６は、絶縁層３７内に形成されている。そして、酸化物層３３の上部とイオン源拡散制御層３６の上部とが、ほぼ同一の平面を形成している。
【００７９】
下部電極３１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
また、上部電極３５には、下部電極３１と同様、通常の半導体プロセスに用いられる配線材料を用いることができる。
【００８０】
酸化物層３３は、第１の実施の形態の酸化物層３と同様に、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる１種類もしくは２種以上の元素（希土類元素）と酸素とを含有する材料、例えば、酸化ガドリニウム等の希土類酸化物を用いて構成することができる。
この酸化物層３３は、例えば０．５ｎｍ〜１０ｎｍ程度の膜厚で形成する。このように、酸化物層３３の膜厚を薄くすることにより、通常絶縁材料である希土類酸化物等から成る酸化物層３３に電流を流すことが可能である。
【００８１】
イオン源層３４は、Ｃｕ，ＡｇもしくはＺｎを含有し、より好ましくは、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有し、例えば、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕ，Ａｇ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。また、このイオン源層３４に、必要に応じて、Ｇｅや希土類元素等を添加することにより、耐熱性を向上させることができる。
【００８２】
イオン源拡散制御層３６は、Ｃｕ，ＡｇもしくはＺｎのイオンの拡散を制御することができるものであれば特に限定されないが、抵抗値が低く、従来の半導体プロセスに用いられている材料が好ましい。例えば、従来の半導体装置のバリアメタル膜に使われている材料を用いて構成することができる。
このような材料としては、例えば、遷移金属の窒化物を用いることができ、具体的には、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｚｒのうちいずれかを少なくともひとつ含む窒素化合物材料を用いて構成することができ、より具体的には、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＮｂＮ、ＶＮ、ＺｒＮ等を用いて構成することができる。
【００８３】
また、イオン源拡散制御層３６を、上述の遷移金属の窒化物を用いて構成した場合、遷移金属の窒化物が導電性を有するため、下部電極３１と、イオン源拡散制御層３６とを接触させて構成すると、記憶素子３０がショートしてしまう。このため、イオン源拡散制御層３６は、酸化物層３３よりも薄く形成しなければならない。
また、記憶素子３０を多数配置して、図３及び図４に示すような記憶装置を構成した場合にも、隣り合う記憶素子のイオン源拡散制御層３６同士が接触すると、記憶素子同士がショートしてしまう。このため、イオン源拡散制御層３６同士の間には、絶縁層３７を形成しなければならない。
なお、イオン源拡散制御層３６を絶縁性の材料を用いて構成した場合には、上述したイオン源拡散制御層３６に対する構成上の制約が不要である。
【００８４】
上述した材料からなる酸化物層３３は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
そして、この酸化物層３３は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子３０全体の抵抗値の変化は、主として酸化物層３３により影響される。従って、酸化物層３３の抵抗値の変化を利用して、記憶素子３０に情報の記録を行うことができる。
【００８５】
第２の実施の形態の記憶素子３０は、具体的には、例えば次のようにして製造することができる。
【００８６】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えば、一般的なプラグ形成方法によって、絶縁層３７にＷから成るプラグ状の下部電極３１を形成する。この後、必要であれば逆スパッタ等で、プラグ表面上の酸化物等を除去する。
【００８７】
次に、フォトリソグラフィを用いて、イオン源拡散制御層３６を形成する部分以外をマスクにより覆い、プラグ状に形成された下部電極３１と絶縁層３７の上部をＲＩＥ（反応性イオンエッチング）等によりエッチングする。このときのエッチングの面積は、下部電極３１の面積よりも大きな面積とする。
【００８８】
次に、レジストを剥離した後、エッチングによる開口部を覆うように、ＣＶＤ等によりイオン源拡散制御層３６を成膜する。そして、ＣＭＰ法により、絶縁層３７の上部と、イオン源拡散制御層３６の上部とをほぼ同一の平面になるように平坦化する。
【００８９】
次に、フォトリソグラフィを用いて、酸化物層３３を形成する部分以外をマスクにより覆い、イオン源拡散制御層３６をＲＩＥ等によりエッチングする。このときのエッチングの面積は、下部電極３１の面積以下の面積とする。また、エッチングの深さは、イオン源拡散制御層３６よりも深い位置までとする。
【００９０】
次に、レジストを剥離した後、エッチングによる開口部を覆うように、ＣＶＤ等により酸化物層３３を成膜する。そして、ＣＭＰ法により、絶縁層３７の上部と、イオン源拡散制御層３６の上部と、酸化物層３３の上部とをほぼ同一の平面になるように平坦化する。
【００９１】
次に、酸化物層３３、イオン源拡散制御層３６及び絶縁層３７の上部に、例えばＧｅＴｅＧｄ膜をＤＣマグネトロンスパッタリングにより形成する。
これにより、イオン源層３４が形成される。
【００９２】
次に、イオン源層３４上に、例えばＷ膜を成膜して、上部電極３５を形成する。
その後、イオン源層３４及び上部電極層３５を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ等のエッチング方法を用いてパターニングを行うことができる。
【００９３】
次に、上部電極３５に接続する配線層を形成することにより、記憶素子３０と共通電位を得るためのコンタクトとを接続する。
【００９４】
このようにして、記憶素子３０を製造することができる。
【００９５】
上述した構成の記憶素子３０は、第１の実施の形態の記憶素子１０と同様に、記憶素子３０を多数マトリクス上に配置することにより、図２に示した記憶装置（メモリ装置）を構成することができる。
また、例えば上部電極３５に接続された配線をメモリセルアレイ全体に共通して形成し、図３及び図４に示した記憶装置を構成することもできる。
【００９６】
上述の構成を有する記憶素子３０は、記憶素子１０と同様に動作させることによって、情報の記憶を行うことができる。また、記憶素子３０を用いた記憶装置についても同様に情報の記憶を行うことができる。
【００９７】
上述の構成の記憶素子３０は、第１の実施の形態の記憶素子１０と同様の作用効果を有する。
さらに、例えば、記憶素子３０を小型化していくことにより、酸化物層３３が充分に小さくなり、イオン源拡散制御層３６によってイオン源層３４との接続部分を規制する必要がなくなった場合においても、イオン源層３４から絶縁層３７へのイオンの拡散を規制することができる。このため、絶縁層３７へのイオンの拡散による、記憶素子の消去時の抵抗値の低下を防ぐことができる。
従って、記憶素子３０を小型化した場合の情報の記録や、記録した情報の保持が容易になり、記憶装置の集積化（高密度化）や、小型化を図ることができる。
【００９８】
（実施例）
次に、上述の記憶素子１０を実際に作製して、その特性を評価した。
実際の記憶装置では、図２〜４に示したように、アレイ状に記憶素子を配列させていたり、記憶素子部以外にもトランジスタ等の回路素子が存在したりするが、ここでは、図６
に示す特性評価用テストデバイス（特性評価用素子）を作製して、特性の測定・評価を行った。
図６Ａに作製したテストデバイスの平面図、図６Ｂに図６ＡのテストデバイスのＡ−Ａ´断面図を示す。このテストデバイスにより、記憶素子の特性の測定、評価を行った。
【００９９】
この特性評価用テストデバイスは、シリコン基板上に各メモリセルの記憶素子１０に共通する下部電極１が成膜されている。そして、記憶素子１０の酸化物層３、開口部を有するイオン源拡散制御層６及びイオン源層４が形成されている。
下部電極１は、メモリセルに合わせて、上部が下部よりも小さいパターンで凸部となるように形成されたプラグ状に加工され、イオン源拡散制御層６の開口部が下部電極１の凸部の上方に配置されている。
【０１００】
図６Ａに示す縦長の素子形成領域４３部分には、酸化物層３及びイオン源拡散制御層６が形成されている。また、イオン源層４は、イオン源拡散制御層６の開口部を介して酸化物層３に接続している。
素子形成領域４３の左右には、下部電極１の接続用端子パッド４４が形成され、上部電極５の両端には、上部電極５の接続用端子パッド４５が形成されている。
【０１０１】
具体的には、次のようにして、図６Ａ及び図６Ｂに示した特性評価用テストデバイスを作製した。
【０１０２】
まず、厚み２ｍｍのＳｉ基板上に下部電極１の材料としてＷＮを１００ｎｍ成膜した。
その後、フォトリソグラフィを用いて素子部分に接続する下部電極１と測定用下部電極端子パッド２４をマスクして、ＷＮを５０ｎｍエッチングしてプラグ状の下部電極１を形成した。その際、素子部に接続する部分（すなわち前述した凸部）下部電極１の形状は円形とし、その直径を３４０ｎｍとした。
【０１０３】
次に、絶縁層４２としてＳｉＯ２を５０ｎｍ成膜し、公知のリフトオフ法によりレジストを剥離することによって、プラグ状の下部電極１の上部と絶縁層４２とをほぼ平坦面に形成した。
【０１０４】
さらに、素子部分の下部電極１の上部に、酸化物層３として、膜厚３ｎｍの希土類酸化膜である酸化ガドリニウムを成膜した。さらに、酸化物層３の上部に、イオン源拡散制御層６として、遷移金属の窒素化合物である膜厚１０ｎｍのＴａＮを成膜して、酸化物層３とイオン源拡散制御層６との積層膜を形成した。
【０１０５】
次に、この酸化物層３とイオン源拡散制御層６からなる積層膜に対して、フォトリソグラフィを用いて、素子形成領域となる横２００μｍ×縦６００μｍの範囲をマスクした後に、Ａｒプラズマにより、積層膜をエッチングした。
その後、さらにフォトリソグラフィを用いて、イオン源拡散制御層６に形成する開口部以外をマスクにより覆って、イオン源拡散制御層６のＴａＮを選択的にエッチングした。
これにより、酸化物層３とイオン源層４とが接するイオン源拡散制御層６の開口部を形成した。このとき、イオン源拡散制御層６開口部は、平面形状を円形状とし、直径を３０ｎｍとした。
【０１０６】
さらに、上部電極５、下部電極１の接続用端子パッド４４及び上部電極５の接続用端子パッド４５となる部分以外を、フォトリソグラフィを用いてマスクした後に、イオン源層４となる、膜厚２０ｎｍのＣｕＧｅＴｅＧｄ膜と膜厚１２ｎｍのＣｕ膜との積層膜を形成した。さらに、下部電極１の接続用端子パッド４４及び上部電極５の接続用端子パッド４５となる、膜厚２０ｎｍのＣｒ膜、膜厚１００ｎｍのＣｕ膜、膜厚１００ｎｍのＡｕ膜の積層膜を形成した。
その後、公知のリフトオフ法によりマスクを除去して、イオン源層４、上部電極５、下部電極接続用端子パッド４４、上部電極接続用端子パッド４５を形成した。
【０１０７】
上述のように、半導体記憶素子特性評価用テストデバイスを公知のエッチング及びリソグラフィ技術によって作製した。
【０１０８】
（比較例）
次に、比較例として、ＴａＮによるイオン源拡散制御層６を形成した代わりに、ＳｉＯ２を用いて絶縁層を形成した以外は、実施例と同様にしてテストデバイスを作製した。
【０１０９】
（特性評価）
実施例及び比較例で作製した特性評価用テストデバイスに対して、記憶素子の端子に両端に２．５Ｖ、１００ｎｓの正負のパルスを連続して印加することにより、情報の書き込み及び消去の連続動作を行った。そして、このテストデバイスの書き込み状態の抵抗値と、消去状態の抵抗値を測定した。なお、連続動作を行った際のパルスの印加回数は１×１０８回である。
【０１１０】
このようにして得られた書き込み状態の抵抗値と、消去状態の抵抗値について、実施例で作製したテストデバイスの抵抗値を図７に示す。また、比較例で作製したテストデバイスの抵抗値を図８に示す。
なお、図７及び図８において、縦軸は抵抗値（Ω）を示し、横軸は動作回数（回）を示す。また、図の上側の点は消去状態の抵抗値、下側の点は書き込み状態の抵抗値である。
【０１１１】
図７によれば、実施例で作製したテストデバイスは、書き込み及び消去の連続動作を１×１０８回行った後も、書き込み状態の抵抗値と消去状態の抵抗値とが、共に最初の抵抗値とほぼ同一の値を示している。
これに対して、図８に示した比較例では、書き込み及び消去の連続動作を行った際、動作回数が増えるごとに消去状態の抵抗値が低下し、さらに抵抗値のばらつきが大きい。これは、動作を繰り返した場合に、イオン源層４内のＣｕイオンが酸化物層３に拡散することにより、酸化物層３の抵抗値が低下し、テストデバイス全体の抵抗値が低下したと考えられる。
【０１１２】
従って、酸化物層３とイオン源層４との間にイオン源拡散制御層６を設け、酸化物層３とイオン源層４との接続面積を規制することにより、イオン源層４内のＣｕイオンが酸化物層３に拡散することを抑制するできることが分かる。そして、情報の書き込み及び消去を繰り返した場合においても、記憶素子の抵抗値、特に消去状態の抵抗値が低下しないため、記憶素子の安定性及び耐久性を向上させることができる。
【０１１３】
上述した本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。また、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成することができる。さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続することができる。
【０１１４】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルROM）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ROM）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ（ランダム・アクセス・メモリ）等、いずれのメモリ形態でも適用することが可能である。
【０１１５】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施の形態の記憶素子の概略構成図（断面図）である。
【図２】図１の記憶素子を用いた記憶装置の概略構成図（斜視図）である。
【図３】図１の記憶素子を用いたメモリセルアレイの概略構成図（断面図）である。
【図４】図１の記憶素子を用いたメモリセルアレイの概略構成図（平面図）である。
【図５】本発明の第２の実施の形態の記憶素子の概略構成図（断面図）である。
【図６】Ａ  特性評価用テストデバイスの概略構成図（平面図）である。          Ｂ  特性評価用テストデバイスの概略構成図（断面図）である。
【図７】実施例の読み出し抵抗値の繰り返し特性を示す図である。
【図８】比較例の読み出し抵抗値の繰り返し特性を示す図である。
【符号の説明】
【０１１７】
１，３１  下部電極、２，３２  記憶層、３，３３  酸化物層、４，３４  イオン源層、５，３５  上部電極、６，３６  イオン源拡散制御層、１０  記憶素子、１１  半導体基板、１２  素子分離層、１３  ソース／ドレイン領域、１４  ゲート電極、１５  プラグ層、１６  金属配線層、１７  プラグ層、１８  アクティブ領域、２０  メモリセル、３０  記憶素子、３７  絶縁層、４３  素子形成領域、４４  下部電極接続用端子パッド、４５  上部電極接続用端子パッド、ＢＬ  ビット線、ＰＬ  プレート電極、Ｔｒ  ＭＯＳトランジスタ、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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