(57)【要約】【課題】従来の半導体装置においては、コンタクトプラグ用の開口が形成される部分でオーバーエッチングが起こり、それにより当該開口の下に位置する拡散層がダメージを受けてしまう。【解決手段】半導体装置１は、回路形成領域Ｄ１と、回路形成領域Ｄ１を包囲するシールリング３０（ガードリング）とを備えている。回路形成領域Ｄ１には、ＤＲＡＭ４０が形成されている。半導体基板１０上に、層間絶縁膜２２，２４，２６，２８が形成されている。シールリング３０は、層間絶縁膜２２，２４，２６，２８中に形成されており、その少なくとも一部が半導体基板１０から離間している。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＤＲＡＭが設けられた回路形成領域を有する半導体装置であって、
半導体基板と、
前記半導体基板上に設けられた層間絶縁膜と、
前記層間絶縁膜中に設けられ、前記回路形成領域を包囲するガードリングと、を備え、
前記ガードリングの少なくとも一部が前記半導体基板から離間していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記層間絶縁膜は、前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜よりも上層に設けられた第２の層間絶縁膜とを含んでいる半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ガードリングは、前記第１および第２の層間絶縁膜のうち前記第２の層間絶縁膜中にのみ設けられている半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記ガードリングのうち前記第１の層間絶縁膜中に位置する部分は、前記回路形成領域を断続的に包囲しており、
前記ガードリングのうち前記第２の層間絶縁膜中に位置する部分は、前記回路形成領域を連続的に包囲している半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ガードリングのうち前記第１の層間絶縁膜中に位置する前記部分は、互いに離間して設けられた複数の導電プラグによって構成されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記導電プラグの形状は、平面視で、前記回路形成領域中のコンタクトプラグの形状に等しい半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記形状は、円形である半導体装置。
【請求項８】
請求項５乃至７いずれかに記載の半導体装置において、
前記導電プラグの大きさは、前記回路形成領域中のコンタクトプラグの大きさに略等しい半導体装置。
【請求項９】
請求項５乃至８いずれかに記載の半導体装置において、
前記導電プラグと前記半導体基板との間には、前記回路形成領域中のゲート電極と同一の材料からなる導電膜が介在している半導体装置。
【請求項１０】
請求項２乃至９いずれかに記載の半導体装置において、
前記第２の層間絶縁膜中に、前記ＤＲＡＭのセルを構成するキャパシタが設けられている半導体装置。
【請求項１１】
請求項２乃至１０いずれかに記載の半導体装置において、
前記第２の層間絶縁膜の下面に接するように設けられた窒化膜を備える半導体装置。
【請求項１２】
請求項２乃至１１いずれかに記載の半導体装置において、
前記第１の層間絶縁膜の上面に接するように設けられた窒化膜を備える半導体装置。
【請求項１３】
請求項２乃至１２いずれかに記載の半導体装置において、
前記第１の層間絶縁膜中に設けられ、前記回路形成領域に形成されたトランジスタを覆う窒化膜を備える半導体装置。
【請求項１４】
ＤＲＡＭが設けられた回路形成領域と当該回路形成領域を包囲するガードリングとを有する半導体装置を製造する方法であって、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、少なくとも一部が前記半導体基板から離間するように前記ガードリングを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、シールリングが設けられた半導体装置が開示されている。シールリングは、互いに積層された複数の導電プラグによって構成されている。これらの導電プラグは、回路形成領域中のコンタクトプラグと同時に形成される。また、これらの導電プラグは、いわゆる溝コンタクトであり、回路形成領域を連続的に包囲している。かかるシールリングにより、外部から回路形成領域に水分が浸入するのを抑制することができる。
【０００３】
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２が挙げられる。
【特許文献１】特開２００５−１６７１９８号公報
【特許文献２】特開２００６−１４７６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、回路形成領域を連続的に包囲するシールリングの場合、それを構成する導電プラグ用の開口の開口面積は、コンタクトプラグ用の開口の開口面積に比べて、はるかに大きい。そのため、両開口をエッチングによって形成する際のエッチングレートは、上記導電プラグ用の開口の方が、コンタクトプラグ用の開口よりも低くなる。したがって、コンタクトプラグ用の開口が形成される部分でオーバーエッチングが起こり、それにより当該開口の下に位置する拡散層がダメージを受けてしまう。回路形成領域にＤＲＡＭが設けられている場合、拡散層のダメージは、セルリーク電流の増大を招き、当該ＤＲＡＭのデータ保持特性を劣化させてしまう。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、ＤＲＡＭが設けられた回路形成領域を有する半導体装置であって、半導体基板と、上記半導体基板上に設けられた層間絶縁膜と、上記層間絶縁膜中に設けられ、上記回路形成領域を包囲するガードリングと、を備え、上記ガードリングの少なくとも一部が上記半導体基板から離間していることを特徴とする。
【０００６】
この半導体装置においては、ガードリングの一部または全体が半導体基板から離間している。これにより、上述の問題、すなわちコンタクトプラグ用の開口に比べてガードリング用の開口がはるかに大きくなることに起因するオーバーエッチングの問題を回避することが可能となる。このため、コンタクトプラグの下に位置する拡散層が受けるダメージを軽減し、それによりＤＲＡＭのデータ保持特性の劣化を抑えることができる。
【発明の効果】
【０００７】
本発明によれば、データ保持特性に優れたＤＲＡＭを含む半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【０００９】
図１は、本発明による半導体装置の第１実施形態を示す平面図である。半導体装置１は、回路形成領域Ｄ１と、回路形成領域Ｄ１を包囲するシールリング３０（ガードリング）とを備えている。回路形成領域Ｄ１には、ＤＲＡＭ４０が形成されている。回路形成領域Ｄ１のＤＲＡＭ４０以外の部分には、ＤＲＡＭ４０の周辺回路を含むロジック回路が形成されている。つまり、ＤＲＡＭ４０は、混載ＤＲＡＭである。
【００１０】
図２（ａ）は、シールリング３０の一部（図１の楕円Ｃ１で囲まれた部分）を示す斜視図である。また、図２（ｂ）および図２（ｃ）は、それぞれＤＲＡＭ４０の一部およびロジック回路の一部を示す断面図である。半導体基板１０上に、層間絶縁膜２２（第１の層間絶縁膜）、層間絶縁膜２４、層間絶縁膜２６（第２の層間絶縁膜）および層間絶縁膜２８が順に積層されている。半導体基板１０は、例えばシリコン基板である。層間絶縁膜２２，２４，２６，２８は、例えばＳｉＯ２膜である。これらの層間絶縁膜２２，２４，２６，２８の全てが同一の材料によって形成されている必要はない。例えば、層間絶縁膜２２，２４，２６がＳｉＯ２膜、層間絶縁膜２８が低誘電率膜（Ｌｏｗ−Ｋ膜）によって形成されていてもよい。
【００１１】
層間絶縁膜２４と層間絶縁膜２６との間には、層間絶縁膜２６の下面に接するように窒化膜６５が設けられている。窒化膜６５としては、ＳｉＯＮ膜、ＳｉＣＮ膜またはＳｉＮ膜等を用いることができる。
【００１２】
図２（ａ）において、図示されていないが、半導体基板１０および層間絶縁膜２２，２４，２６，２８は、シールリング３０の部分にも設けられている。シールリング３０は、層間絶縁膜２２，２４，２６，２８中に形成されている。より詳細には、これらのうち層間絶縁膜２６，２８中にのみシールリング３０が形成されており、層間絶縁膜２２，２４中には形成されていない。これにより、シールリング３０の全体が半導体基板１０から離間した構成となっている。シールリング３０のうち層間絶縁膜２６中に形成された部分は、溝コンタクト、すなわち回路形成領域Ｄ１を連続的に包囲する溝状の導電プラグ３６によって構成されている。また、シールリング３０のうち層間絶縁膜２８中に形成された部分は、Ｃｕ配線３８によって構成されている。
【００１３】
図２（ｂ）および図２（ｃ）に示すように、回路形成領域Ｄ１において半導体基板１０には、ソース・ドレイン領域として機能する拡散層１２とゲート電極１４とを有する電界効果トランジスタ（ＦＥＴ）が形成されている。各ＦＥＴは、半導体基板１０中に形成された、ＳＴＩ等の素子分離領域１６によって他の素子と分離されている。また、層間絶縁膜２２中にはＳｉＮ膜６２（ダイレクト窒化膜）が形成されており、このＳｉＮ膜６２によって上記ＦＥＴが覆われている。
【００１４】
図２（ｂ）に示すように、回路形成領域Ｄ１のＤＲＡＭ４０の部分において、層間絶縁膜２２、層間絶縁膜２４および層間絶縁膜２８中には、それぞれコンタクトプラグ４２、コンタクトプラグ４４およびＣｕ配線４８が形成されている。層間絶縁膜２６中には、キャパシタ４６が形成されている。キャパシタ４６は、コンタクトプラグ４２，４４を通じて、ＦＥＴのソース・ドレイン領域（拡散層１２）と電気的に接続されている。これらのキャパシタ４６およびＦＥＴは、ＤＲＡＭ４０のセルを構成している。また、層間絶縁膜２４中には、ＤＲＡＭ４０のビット線を構成するＷ（タングステン）配線４５も形成されている。このように本実施形態におけるＤＲＡＭ４０は、ＣＯＢ（Capacitor Over Bit-line）構造を有している。
【００１５】
図２（ｃ）に示すように、回路形成領域Ｄ１のロジック回路の部分において、層間絶縁膜２２，２４，２６中には、それぞれコンタクトプラグ５２，５４，５６が形成されている。これらのコンタクトプラグ５２，５４，５６は、スタックコンタクトであり、互いに積層されている。層間絶縁膜２８中には、Ｃｕ配線５８が形成されている。
【００１６】
図３〜図８を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。各図において、左側、真ん中および右側に、それぞれシールリング３０、ＤＲＡＭ４０およびロジック回路の部分が示されている。まず、半導体基板１０に、拡散層１２、ゲート電極１４および素子分離領域１６を形成した後、全面にＳｉＮ膜６２を形成する。さらに、それらを覆うように層間絶縁膜２２を形成する（図３（ａ））。続いて、層間絶縁膜２２に、コンタクトプラグ用の開口４２ａ，５２ａを形成する（図３（ｂ））。
【００１７】
次に、開口４２ａ，５２ａに導電材料を埋め込むことにより、コンタクトプラグ４２，５２を形成する。例えば、Ｔｉ膜を２０ｎｍ程度、ＴｉＮ膜を４０ｎｍ程度およびＷ膜を３００ｎｍ程度、順に成膜し、その後にＣＭＰ（化学的機械研磨）を行うことで、コンタクトプラグ４２，５２を好適に形成できる（図４（ａ））。続いて、層間絶縁膜２２上に、Ｗ配線４５を形成する。例えば、ＴｉＮ膜を２０ｎｍ程度およびＷ膜を５０ｎｍ程度、順に成膜し、その後にパターニングを行うことで、Ｗ配線４５を好適に形成できる（図４（ｂ））。
【００１８】
次に、Ｗ配線４５を覆うようにして、層間絶縁膜２２上に層間絶縁膜２４を形成する。その後、層間絶縁膜２４に、コンタクトプラグ用の開口４４ａ，５４ａを形成する（図５（ａ））。続いて、開口４４ａ，５４ａに導電材料を埋め込むことにより、コンタクトプラグ４４，５４を形成する。例えば、ＴｉＮ膜を２０ｎｍ程度およびＷ膜を３００ｎｍ程度、順に成膜し、その後にＣＭＰを行うことで、コンタクトプラグ４４，５４を好適に形成できる（図５（ｂ））。
【００１９】
次に、層間絶縁膜２４の全面に、窒化膜６５として、例えば５０ｎｍ程度の厚みのＳｉＯＮ膜を成膜する。その後、窒化膜６５上に、層間絶縁膜２６の一部を形成する。ここで形成される層間絶縁膜２６の厚みは、例えば４００ｎｍ程度である（図６（ａ））。続いて、窒化膜６５をエッチングストッパとしてキャパシタ用の開口を形成し、その中に下部電極４６ａを形成する。例えば、２０ｎｍ程度の厚みのＴｉＮ膜を成膜した後、上記開口以外の部分のＴｉＮ膜を除去することで、下部電極４６ａを好適に形成できる（図６（ｂ））。
【００２０】
次に、容量絶縁膜４６ｂとして、例えば１０ｎｍ程度の厚みのＺｒＯ２を成膜する。その後、容量絶縁膜４６ｂ上に上部電極４６ｃを形成する。例えば、ＴｉＮ膜を３０ｎｍ程度およびＷ膜を１００ｎｍ程度、順に成膜し、その後にパターニングを行うことで、上部電極４６ｃを好適に形成できる（図７（ａ））。続いて、層間絶縁膜２６の残りの部分を形成した後、当該層間絶縁膜２６にコンタクトプラグ用の開口３６ａ，５６ａを形成する（図７（ｂ））。このときシールリング３０の部分に形成される開口３６ａは、回路形成領域Ｄ１を包囲する溝状の開口である。
【００２１】
次に、開口３６ａ，５６ａに導電材料を埋め込むことにより、導電プラグ３６およびコンタクトプラグ５６を形成する。例えば、ＴｉＮ膜を２０ｎｍ程度およびＷ膜を３００ｎｍ程度、順に成膜し、その後にＣＭＰを行うことで、導電プラグ３６およびコンタクトプラグ５６を好適に形成できる（図８（ａ））。続いて、層間絶縁膜２６上に、層間絶縁膜２８およびＣｕ配線３８，４８，５８を形成する（図８（ｂ））。以上により、半導体装置１が得られる。
【００２２】
なお、本実施形態においては単層のＣｕ配線を図示したが、Ｃｕ配線が複数の層に設けられていてもよい。その場合、Ｃｕ配線３８，４８，５８上に、ビアプラグおよび他のＣｕ配線を交互に積み上げていけばよい。
【００２３】
本実施形態の効果を説明する。本実施形態においては、シールリング３０の全体が半導体基板から離間している。これにより、コンタクトプラグ用の開口４２ａを形成する際（図３（ｂ）参照）、同時にシールリング３０用の開口を形成する必要がないため、当該開口４２ａにとって最適な条件でエッチングを行うことができる。このため、オーバーエッチングによって開口４２ａの下に位置する拡散層１２が受けるダメージを軽減し、それによりＤＲＡＭ４０のデータ保持特性の劣化を抑えることができる。よって、データ保持特性に優れたＤＲＡＭ４０を含む半導体装置１およびその製造方法が実現されている。また、ＤＲＡＭのデータ保持特性が劣化すると、それに伴い当該半導体装置の歩留まりが低下してしまうが、本実施形態によれば、かかる問題も回避することができる。
【００２４】
さらに、層間絶縁膜２６の下面に窒化膜６５が設けられている。この窒化膜６５により、回路形成領域Ｄ１中の配線に水分が浸入するのを効果的に抑制することができる。また、回路形成領域Ｄ１に形成されたＦＥＴを覆うようにＳｉＮ膜６２が設けられている。このＳｉＮ膜６２により、当該ＦＥＴに水分が浸入するのを効果的に抑制することができる。
（第２実施形態）
【００２５】
図９（ａ）〜図９（ｃ）は、本発明による半導体装置の第２実施形態を示す図である。これらの図は、それぞれ図２（ａ）〜図２（ｃ）に対応している。本実施形態においては、シールリング３０の構造が第１実施形態と相違している。その他の構成は、第１実施形態と同様である。
【００２６】
本実施形態においては、シールリング３０のうち層間絶縁膜２２，２４中に位置する部分が回路形成領域Ｄ１を断続的に包囲している。これにより、シールリング３０の一部が半導体基板１０から離間した構成となっている。一方、層間絶縁膜２６，２８中に位置する部分は、第１実施形態と同様、回路形成領域Ｄ１を連続的に包囲している。
【００２７】
シールリング３０のうち層間絶縁膜２２中に位置する部分は、互いに離間して設けられた複数の柱状の導電プラグ３２によって構成されている。これらの導電プラグ３２は、回路形成領域Ｄ１の周囲の略全体に渡って配置されている。各導電プラグ３２は、拡散層１２に接続されている。各導電プラグ３２の形状は、平面視で、コンタクトプラグ４２，５２の形状に等しく、円形である。また、各導電プラグ３２の大きさも、コンタクトプラグ４２，５２の大きさに略等しい。導電プラグ３２は、コンタクトプラグ４２，５２と同時に形成される。同様に、シールリング３０のうち層間絶縁膜２４中に位置する部分も、互いに離間して設けられた複数の柱状の導電プラグ３４によって構成されている。導電プラグ３４は、コンタクトプラグ４４，５４と同時に形成される。このように、本実施形態のシールリング３０は、柱状の導電プラグ３２，３４と、その上部に形成された溝状の導電プラグ３６とを含んでいる。
【００２８】
本実施形態においては、シールリング３０の一部が半導体基板１０から離間している。すなわち、シールリング３０の最下層の部分（導電プラグ３２）が回路形成領域Ｄ１を断続的に包囲している。これにより、導電プラグ３２用の開口とコンタクトプラグ４２，５２用の開口との間で、開口面積の差を小さく抑えることが可能である。したがって、両開口をエッチングによって形成する際のエッチングレートの差も小さく抑えることができる。このため、オーバーエッチングによってコンタクトプラグ４２，５２の下に位置する拡散層１２が受けるダメージを軽減し、それによりＤＲＡＭ４０のデータ保持特性の劣化を抑えることができる。
【００２９】
本実施形態においては特に、導電プラグ３２とコンタクトプラグ４２，５２とが同一の形状および大きさを有している。このため、上述のエッチングレートの差を一層小さく抑えることができる。本実施形態のその他の効果は、第１実施形態と同様である。
【００３０】
なお、本実施形態においては導電プラグ３２が半導体基板１０（の拡散層１２）上に直接に設けられた例を示したが、図１０に示すように、導電プラグ３２と半導体基板１０との間に導電膜７２が介在していてもよい。この導電膜７２は、回路形成領域Ｄ１中のゲート電極１４と同一の材料（例えばポリシリコン）からなり、ゲート電極１４と同時に形成される。
【００３１】
また、本実施形態においてはシールリング部の層間絶縁膜２４中に柱状の導電プラグ３４が設けられた例を示したが、図１１に示すように、導電プラグ３４は溝コンタクトであってもよい。あるいは、図１２に示すように、導電プラグ３４が設けられていなくてもよい。これらの図１１，１２において、導電プラグ３２と半導体基板１０との間に導電膜７２（図１０参照）が介在していてもよい。
（第３実施形態）
【００３２】
図１３（ａ）〜図１３（ｃ）は、本発明による半導体装置の第３実施形態を示す図である。これらの図は、それぞれ図２（ａ）〜図２（ｃ）に対応している。本実施形態においては、図１３（ｂ）に示すように、コンタクトプラグ４２，４６を通じて拡散層１２に接続されたＣｕ配線４８がビット線を構成している。これに伴い、Ｗ配線４５を含む層間絶縁膜２４（図２（ｂ）等参照）は設けられていない。このように本実施形態におけるＤＲＡＭ４０は、ＣＵＢ（Capacitor Under Bit-line）構造を有している。窒化膜６５は、層間絶縁膜２２と層間絶縁膜２６との間に設けられている。本実施形態のその他の構成、および効果は、第１実施形態と同様である。
【００３３】
なお、本実施形態においても、図１４および図１５に示すように、シールリング３０の最下層の部分が柱状の導電プラグ３２によって構成されていてもよい。前者は導電プラグ３２が半導体基板１０上に直接に設けられた場合を、後者は導電膜７２を介して設けられた場合を示している。
（第４実施形態）
【００３４】
図１６（ａ）〜図１６（ｃ）は、本発明による半導体装置の第４実施形態を示す図である。これらの図は、それぞれ図２（ａ）〜図２（ｃ）に対応している。本実施形態においても、第３実施形態と同様、ＤＲＡＭ４０がＣＵＢ構造を有している。ただし、第３実施形態においてはＣｕ配線４８がビット線を構成していたのに対し、本実施形態においてはＣｕ配線４８とは別に設けられたＷ配線４７がビット線を構成している。具体的には、図１６（ｂ）に示すように、層間絶縁膜２６と層間絶縁膜２８との間に層間絶縁膜２７が設けられており、その中にビット線を構成するＷ配線４７が形成されている。このＷ配線４７は、コンタクトプラグ４２，４６を通じて拡散層１２に接続されている。
【００３５】
これに伴い、図１６（ａ）に示すように、層間絶縁膜２７中に形成された溝状の導電プラグ３７が、導電プラグ３６およびＣｕ配線３８と共にシールリング３０を構成している。また、ロジック回路部においては、図１６（ｃ）に示すように、層間絶縁膜２７中に形成されたコンタクトプラグ５７が、コンタクトプラグ５２，５６と共にスタックコンタクトを構成している。本実施形態のその他の構成、および効果は、第３実施形態と同様である。
【００３６】
なお、本実施形態においても、図１７および図１８に示すように、シールリング３０の最下層の部分が柱状の導電プラグ３２によって構成されていてもよい。前者は導電プラグ３２が半導体基板１０上に直接に設けられた場合を、後者は導電膜７２を介して設けられた場合を示している。
【００３７】
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては層間絶縁膜２６の下面に窒化膜を設けた例を示したが、かかる窒化膜を層間絶縁膜２２の上面にも設けてもよい。そうすることにより、回路形成領域Ｄ１中の配線への水分の浸入を一層効果的に抑制することができる。
【００３８】
例として、図２（ａ）〜図２（ｃ）において層間絶縁膜２６の下面および層間絶縁膜２２の上面の双方に窒化膜を設けた場合を、図１９（ａ）〜図１９（ｃ）ならびに図２０（ａ）〜図２０（ｃ）に示す。層間絶縁膜２２の上面に接するように窒化膜６３が設けられている。図１９（ａ）〜図１９（ｃ）では窒化膜６３がＷ配線４５の上に設けられ、図２０（ａ）〜図２０（ｃ）ではＷ配線４５の下に設けられている。窒化膜６３としては、ＳｉＯＮ膜、ＳｉＣＮ膜またはＳｉＮ膜等を用いることができる。
【００３９】
また、上記実施形態においては混載ＤＲＡＭの例を示したが、回路形成領域Ｄ１には通常のＤＲＡＭが形成されていてもよい。つまり、回路形成領域Ｄ１にロジック回路が設けられていなくてもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】（ａ）は、図１の半導体装置のシールリング部を示す斜視図である。（ｂ）および（ｃ）は、それぞれ同半導体装置のＤＲＡＭ部およびロジック部を示す断面図である。
【図３】（ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図４】（ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図５】（ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図６】（ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図７】（ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図８】（ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。
【図９】（ａ）は、第２実施形態に係る半導体装置のシールリング部を示す斜視図である。（ｂ）および（ｃ）は、それぞれ同半導体装置のＤＲＡＭ部およびロジック部を示す断面図である。
【図１０】第２実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１１】第２実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１２】第２実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１３】（ａ）は、第３実施形態に係る半導体装置のシールリング部を示す斜視図である。（ｂ）および（ｃ）は、それぞれ同半導体装置のＤＲＡＭ部およびロジック部を示す断面図である。
【図１４】第３実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１５】第３実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１６】（ａ）は、第４実施形態に係る半導体装置のシールリング部を示す斜視図である。（ｂ）および（ｃ）は、それぞれ同半導体装置のＤＲＡＭ部およびロジック部を示す断面図である。
【図１７】第４実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１８】第４実施形態に係る半導体装置の変形例を説明するための斜視図である。
【図１９】（ａ）は、実施形態の変形例に係る半導体装置のシールリング部を示す斜視図である。（ｂ）および（ｃ）は、それぞれ同半導体装置のＤＲＡＭ部およびロジック部を示す断面図である。
【図２０】（ａ）は、実施形態の変形例に係る半導体装置のシールリング部を示す斜視図である。（ｂ）および（ｃ）は、それぞれ同半導体装置のＤＲＡＭ部およびロジック部を示す断面図である。
【符号の説明】
【００４１】
１    半導体装置
１０    半導体基板
１２    拡散層
１４    ゲート電極
１６    素子分離領域
２２    層間絶縁膜
２４    層間絶縁膜
２６    層間絶縁膜
２７    層間絶縁膜
２８    層間絶縁膜
３０    シールリング
３２    導電プラグ
３４    導電プラグ
３６    導電プラグ
３７    導電プラグ
３８    Ｃｕ配線
４０    ＤＲＡＭ
４２    コンタクトプラグ
４４    コンタクトプラグ
４５    Ｗ配線
４６    キャパシタ
４７    Ｗ配線
４８    Ｃｕ配線
５２    コンタクトプラグ
５４    コンタクトプラグ
５６    コンタクトプラグ
５７    コンタクトプラグ
５８    Ｃｕ配線
６２    ＳｉＮ膜
６３    窒化膜
６５    窒化膜
７２    導電膜
Ｄ１    回路形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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