(57)【要約】【課題】  素子サイズが０．７μｍ以下の場合においても、書き込み電流を減少可能な磁気メモリを提供する。【解決手段】  個々の記憶領域Ｐは、個々の磁気抵抗効果素子４の固定層及びフリー層の一方に電気的に接続された読み出し／書き込み制御兼用のトランジスタ３４と、個々の磁気抵抗効果素子４の固定層及びフリー層の他方に電気的に接続された配線１１と、配線１１を囲みフリー層に磁界を与える磁気ヨーク１２とを有しており、個々の記憶領域Ｐ（ｘ，ｙ）内のトランジスタ３４の数は１つである。【選択図】  図１
2008098246.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗効果素子を有する記憶領域を複数配置してなる磁気メモリにおいて、
個々の前記磁気抵抗効果素子は、
前記磁気抵抗効果素子の磁化容易軸方向の素子サイズが０．７μｍ以下であって、且つ、
強磁性体からなるフリー層と、
強磁性体からなる固定層と、
前記フリー層と前記固定層との間に介在する中間非磁性層と、
を有しており、
個々の前記記憶領域は、
個々の前記磁気抵抗効果素子の前記固定層及び前記フリー層の一方に電気的に接続された読み出し／書き込み制御兼用のスイッチ手段と、
個々の前記磁気抵抗効果素子の前記固定層及び前記フリー層の他方に電気的に接続された配線と、
前記配線を囲み前記フリー層に磁界を与える磁気ヨークと、
を有しており、
個々の前記記憶領域内のスイッチ手段の数は１つである、
ことを特徴とする磁気メモリ。
【請求項２】
個々の前記磁気抵抗効果素子の前記中間非磁性層が絶縁体からなり、
素子サイズＬは、前記固定層と前記フリー層の磁化の向きが平行の場合の前記磁気抵抗効果素子の抵抗値Ｒとの間に、以下の関係式：
Ｌ≦−０．３×ｌｎ（Ｒ）＋３
を満たすことを特徴とする請求項１記載の磁気メモリ。
【請求項３】
前記スイッチ手段はトランジスタであることを特徴とする請求項１または２記載の磁気メモリ。
【請求項４】
前記配線は、
前記固定層及び前記フリー層の他方に一端が電気的に接続され、一方向に沿って延びた第１配線と、
前記磁気ヨークの内側において前記第１配線に対して平行に延び、一端が基準電位に接続された第２配線と、
前記磁気ヨークの外側を迂回して前記第１配線の他端と前記第２配線の他端とを電気的に接続する接続配線と、
を備えることを特徴とする請求項１乃至３のいずれか１項に記載の磁気メモリ。
【請求項５】
前記第１配線、前記接続配線及び前記第２配線は、前記磁気抵抗効果素子の厚み方向に平行な直線を軸として、螺旋状に連続している、
ことを特徴とする請求項４に記載の磁気メモリ。
【請求項６】
前記配線は、前記第２配線の一端に連続し、前記基準電位を与える基準配線に接続された延長配線を更に備え、
螺旋状に連続して延びた前記第１配線、前記接続配線及び前記第２配線の回転方向は、前記第２配線及び前記延長配線の回転方向に対して逆方向である、
ことを特徴とする請求項５に記載の磁気メモリ。
【請求項７】
前記配線は、
前記固定層及び前記フリー層の他方に一端が電気的に接続され、一方向に沿って延び、他端が基準電位に接続された第１配線を備えることを特徴とする請求項１乃至３のいずれか１項に記載の磁気メモリ。
【請求項８】
前記配線は、前記第１配線の一端に連続し、前記基準電位を与える基準配線に接続された延長配線と、
前記延長配線と前記基準配線とを前記磁気抵抗効果素子の厚み方向に沿って接続する基準貫通配線と、
を更に備え、
前記第１配線と前記延長配線とはＴ又はＬ字を構成している、
ことを特徴とする請求項７に記載の磁気メモリ。
【請求項９】
前記配線は、前記第１配線の一端に連続し、前記基準電位を与える基準配線に接続された延長配線と、
前記延長配線と前記基準配線とを前記磁気抵抗効果素子の厚み方向に沿って接続する基準貫通配線と、
を更に備え、
前記第１配線と前記延長配線とはＵ字を構成している、
ことを特徴とする請求項７に記載の磁気メモリ。
【請求項１０】
個々の前記記憶領域において、
前記スイッチ手段と、前記磁気抵抗効果素子とを前記磁気抵抗効果素子の厚み方向に沿って接続する垂直配線を備え、
前記垂直配線の数は複数である、
ことを特徴とする請求項１乃至９のいずれか１項に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリに関する。
【背景技術】
【０００２】
不揮発性メモリとしてＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目されている。ＭＲＡＭは、フリー層（感磁層）の磁化の向きを固定層の磁化の向きに対して制御することで情報を記憶し、このフリー層を透過する電子量（磁気抵抗）を測定することで、記憶された情報を読み出す。フリー層と固定層との磁化の向きの違いにより、メモリ素子を通過する電子量、すなわち磁気抵抗が変化するため、双方の磁化の向きが平行であって低抵抗の場合を例えば「０」とし、双方の磁化の向きが反平行であって高抵抗の場合を例えば「１」とする。
【０００３】
各メモリ素子への情報の書き込みにおいては、メモリ素子近傍に電線を配置し、これに電流を流すことによって生じる誘導磁界によって、フリー層の磁化の向きを変化させることが行われている。なお、最近、磁界アシストを行いながらフリー層へスピンを注入することで情報の書き込みを行うものも、知られるようになった（例えば、非特許文献１参照）。
【０００４】
ところで、ＭＲＡＭにおいても、各メモリ素子の微細化による高集積化が検討されている。半導体技術の「スケーリング則」によれば、ある素子を三次元的に縮小し、同時に不純物濃度と電源電圧も同じ割合で変化させていけば、高集積化、省電力化が達成できると言われている。
【０００５】
上述の半導体技術の技術常識は、磁気メモリにおいてもある程度は当てはまると考えられている。すなわち、非常に大きな磁性体の磁化の向きを変えるには大きな外部磁界（書き込み電流）が必要であろうし、小さな磁性体の磁化の向きを変えるには相対的には小さな外部磁界で十分であることは自明の理である。換言すれば、素子寸法を小さくしていけば、フリー層の磁化反転に必要な書き込み電流は小さくなるはずである。
【非特許文献１】Ｗ．Ｃ．  Ｊｅｏｎｇ、Ｊ．Ｈ．  Ｐａｒｋ、  Ｊ．Ｈ．  Ｏｈ、  Ｇ．Ｔ．  Ｊｅｏｎｇ、  Ｈ．Ｓ．  Ｊｅｏｎｇ、  Ｋｉｎａｍ  Ｋｉｍ，  「Ｈｉｇｈｌｙ  ｓｃａｌａｂｌｅ  ＭＲＡＭ  ｕｓｉｎｇ  ｆｉｌｅｄ  ａｓｓｉｓｔｅｄ  ｃｕｒｒｅｎｔ  ｉｎｄｕｃｅｄ  ｓｗｉｔｃｈｉｎｇ」、  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、頁１８４−１８５（２００５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、素子サイズがある値以下になると、スケーリング則が当てはまらない現象が観察された。すなわち、素子サイズが０．７μｍ以下の場合、素子サイズの減少に伴って、フリー層の磁化反転に必要な書き込み電流が増加してしまう。
【０００７】
本発明は、このような課題に鑑みてなされたものであり、素子サイズが０．７μｍ以下の場合においても、書き込み電流を減少可能な磁気メモリを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の課題を解決するため、本発明に係る磁気メモリは、磁気抵抗効果素子を有する記憶領域を複数配置してなる磁気メモリにおいて、個々の磁気抵抗効果素子は、磁化容易軸方向の素子サイズが０．７μｍ以下であって、且つ、強磁性体からなるフリー層と、強磁性体からなる固定層と、フリー層と固定層との間に介在する中間非磁性層と、を有しており、個々の記憶領域は、個々の磁気抵抗効果素子の固定層及びフリー層の一方に電気的に接続された読み出し／書き込み制御兼用のスイッチ手段と、個々の磁気抵抗効果素子の固定層及びフリー層の他方に電気的に接続された配線と、配線を囲みフリー層に磁界を与える磁気ヨークと、を有しており、個々の記憶領域内のスイッチ手段の数は１つであることを特徴とする。スイッチ手段はトランジスタであることが好ましい。
【０００９】
この構造においては、素子サイズが０．７μｍ以下の場合においても、素子サイズの減少に伴って、フリー層の磁化反転に必要な書き込み電流を減少させることができる。微弱な書き込み電流でも動作するため、大面積のトランジスタを読み出し用のトランジスタとは別に設ける必要がなく、したがって、読み出し／書き込み制御兼用のスイッチ手段（トランジスタ）を各記憶領域に１つのみ採用すればよくなり、したがって、高集積化を達成することができる。スイッチ手段としては、トランジスタの他、機械的或いは光学的な入力に応じて導通を制御するスイッチを用いることも可能である。
【００１０】
なお、ＭＲＡＭにおいては、磁気抵抗効果素子におけるＭＲ比が高い方が出力電圧の分解能の観点から好ましいとされている。ＭＲ比は素子抵抗の増加に伴って上昇するが、中間非磁性層が絶縁体からなる場合、素子抵抗の増加に伴って絶縁耐圧が低下してしまう。すなわち、素子に流すことが可能な許容電流は小さくする必要がある。書き込み電流はマージンをとって許容電流よりも小さく設定しなくてはならない。このように、ＭＲ比を高くするためには、書き込み電流は小さくなくてはならない。例えば、素子抵抗が３０００Ωの場合、絶縁破壊を防止するため、書き込み電流は０．４ｍＡ以下が要求されるが、磁気ヨークを用いない場合、書き込み電流は１０ｍＡよりも大きくなり、中間非磁性層の絶縁破壊が生じてしまう。
【００１１】
本発明の磁気メモリは、個々の磁気抵抗効果素子の中間非磁性層が絶縁体からなり、素子サイズＬ、固定層とフリー層の磁化の向きが平行の場合の磁気抵抗効果素子の抵抗値Ｒ、以下の関係式を満たすことを特徴とする。
【００１２】
Ｌ≦−０．３×ｌｎ（Ｒ）＋３
【００１３】
この場合、中間非磁性層の絶縁破壊を起こすことなくＭＲ比を向上させることができる。
【００１４】
また、上記配線は、固定層及びフリー層の他方に一端が接続され、一方向に沿って延びた第１配線と、磁気ヨークの内側において第１配線に対して平行に延び、一端が基準電位に接続された第２配線と、磁気ヨークの外側を迂回して第１配線の他端と第２配線の他端とを電気的に接続する接続配線とを備えることを特徴とする。
【００１５】
この場合、第１配線及び第２配線が共に磁気ヨークの内側を通るので、有効に磁界を磁気抵抗効果素子に与えることができる。また、第１配線、接続配線及び第２配線は、連続しているので、この配線に通電するだけで磁気ヨークを介して磁気抵抗効果素子に磁界を与えると共に、磁気抵抗効果素子に通電を行うこともできる。
【００１６】
また、第１配線、接続配線及び第２配線は、磁気抵抗効果素子の厚み方向に平行な直線を軸として、螺旋状に連続していることを特徴とする。
【００１７】
すなわち、これらの配線は螺旋状に連続しているので、第１配線及び第２配線は同一平面内には存在せず、磁気抵抗効果素子の厚み方向に離隔している。第２配線は、磁気抵抗効果素子から離隔しており、その周囲に発生した磁界の向きが固定層の磁化の向きに対して比較的平行となる。第１配線は磁気抵抗効果素子に接触しており、読み出し電流を流すことができる。
【００１８】
上記配線は、第２配線の一端に連続し、基準電位を与える基準配線に接続された延長配線を更に備え、螺旋状に連続して延びた前記第１配線、前記接続配線及び前記第２配線の回転方向は、前記第２配線及び前記延長配線の回転方向に対して逆方向であることが好ましい。
【００１９】
第１配線、接続配線及び第２配線は、螺旋状に連続しているので、配線への通電によって、螺旋の中心軸に対して平行に磁界が発生し、磁気ヨークに磁界の影響を与える。これらの螺旋配線の回転方向は、第２配線及び延長配線の回転方向とは逆である。第２配線及び延長配線の回転中心軸に沿って磁界が発生するが、この磁界の向きは、上記螺旋配線によって軸方向に沿って発生する磁界の向きとは逆であり、いずれの磁界も第２配線の周囲に発生する磁界をアシストしている。
【００２０】
また、磁気ヨーク内に１本のみの配線を備えることとしてもよい。すなわち、この配線は、固定層及びフリー層の他方に一端が電気的に接続され、一方向に沿って延び、他端が基準電位に接続された第１配線を備える。第１配線は、磁気抵抗効果素子における上記他方に通電を行うと共に、その電流進行方向の周囲を囲むように外部磁界を発生し、この磁界が磁気ヨークを介して磁気抵抗効果素子のフリー層に与えられる。通電する電流を大きくすれば、外部磁界によってフリー層内の磁化の向きが変化し、小さい場合には、フリー層内の磁化の向きは変化しないが、通電した電流は読み出し電流として磁気抵抗効果素子を流れる。
【００２１】
また、１本のみの配線を備える場合、この配線は、第１配線の一端に連続し、基準電位を与える基準配線に接続された延長配線と、延長配線と基準配線とを磁気抵抗効果素子の厚み方向に沿って接続する基準貫通配線とを更に備え、第１配線と延長配線とはＴ字またはＬ字を構成していることとしてもよい。この場合、Ｔ字またはＬ字を構成する配線の最大離隔距離を短くすることができ、小さな記憶領域内にＴ字またはＬ字の配線を収めることができる。
【００２２】
また、１本のみの配線を備える場合、この配線は、第１配線の一端に連続し、基準電位を与える基準配線に接続された延長配線と、延長配線と基準配線とを磁気抵抗効果素子の厚み方向に沿って接続する基準貫通配線とを更に備え、第１配線と延長配線とはＵ字を構成していることとしてもよい。延長配線からは基準配線に延びる基準貫通配線が延びている。多くの電流を供給するためには、基準貫通配線の電流通過総面積を増加させる必要があり、この場合には、延長配線の面積は大きくする必要がある。Ｔ字型などの場合には、延長配線が第１配線に対して直角に延びるが、Ｕ字の場合には大部分が平行に延びている。すなわち、延長配線の面積を大きくする場合、延長配線を長くするが、延長配線は第１配線に対して平行に延びている方が、小さなスペース内に第１配線及び延長配線を収めることができ、小さな記憶領域を実現することができる。
【００２３】
また、個々の記憶領域において、トランジスタと、磁気抵抗効果素子とを磁気抵抗効果素子の厚み方向に沿って接続する垂直配線を備え、垂直配線の数は複数であることが好ましい。この場合、垂直配線の数は複数であるため、垂直配線の電流通過総断面積を大きくすることができ、大きな電流を流すことが可能となる。
【発明の効果】
【００２４】
本発明に係る磁気メモリによれば、各メモリ素子の素子サイズが０．７μｍ以下の場合においても、書き込み電流を減少させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、実施の形態に係る磁気メモリについて説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
【００２６】
実施の形態に係る磁気メモリは、磁気抵抗効果素子を有する記憶領域を複数配置してなる。磁気抵抗効果素子の周囲には磁気ヨークが配置されメモリ素子を構成している。
【００２７】
図１は、各記憶領域におけるメモリ素子１の断面構造を示す図である。
【００２８】
磁気抵抗効果素子４は、素子サイズが０．７μｍ以下である。磁気抵抗効果素子４は、フリー層、強磁性体からなる固定層、及びフリー層と固定層との間に介在する中間非磁性層を有している。
【００２９】
個々の記憶領域は、磁気抵抗効果素子４の固定層及びフリー層の一方に電気的に接続された読み出し／書き込み制御兼用のトランジスタ３４を備えている。また、個々の記憶領域は、個々の磁気抵抗効果素子４の固定層及びフリー層の一方に電気的に接続された配線１１（１１ａ）と、配線１１を囲みフリー層に磁界を与える磁気ヨーク１２とを有している。なお、個々の記憶領域内のトランジスタ３４の数は１つである。磁気抵抗効果素子４の下面側には下部配線１３が設けられており、トランジスタ３４は下部配線１３を介して磁気抵抗効果素子４に接続されている。磁気ヨーク１２は、配線１１ａに沿って延びた凹部を有する山型であって、フリー層４４（図２）よりも配線側に位置する本体部１２ａと、本体部１２ａの下部配線１３側の終端部からｘ方向に沿って磁気抵抗効果素子４のフリー層４４に近づくように延びた近接部１２ｂと備えており、近接部１２ｂとフリー層４４とは若干離隔している。
【００３０】
トランジスタ３４をＯＮさせると、ビット線Ｂ１から下部配線１３を介して磁気抵抗効果素子４に電流が流れ、この電流が配線１１を通って、基準電位ＧＮＤに流れる。ビット線Ｂ１の電位が基準電位ＧＮＤよりも低い場合、電流は逆方向に流れる。
【００３１】
情報の読み出し時においては、トランジスタ３４をＯＮし、このときに磁気抵抗効果素子４に流れる読み出し電流（抵抗）を測定する。情報の書き込み時、ビット線Ｂ１の電位を基準電位ＧＮＤよりも高くしておき、トランジスタ３４をＯＮし、配線１１から生じた磁界が磁気ヨーク１２内を通ってフリー層４４に与えられ、与えられた磁界に一致するようにフリー層４４内の磁化の向きが変化して例えば「０」が書き込まれる。ビット線Ｂ１の電位を基準電位ＧＮＤよりも低くしておき、トランジスタ３４をＯＮした場合には、配線１１から生じた逆向きの磁界が磁気ヨーク１２内を通ってフリー層４４に与えられ、与えられた磁界に一致するようにフリー層４４内の磁化の向きが変化して例えば「１」が書き込まれる。
【００３２】
また、配線１１は、固定層及びフリー層の一方に一端が接続され、一方向に沿って延びた第１配線１１ａと、磁気ヨーク１２の内側において第１配線１１ａに対して平行に延び、一端が基準電位ＧＮＤに接続された第２配線１１ｃと、磁気ヨーク１２の外側を迂回して第１配線１１ａの他端と第２配線１１ｂの他端とを電気的に接続する接続配線１１ｂとを備えている。第１配線１１ａ及び第２配線１１ｃが共に磁気ヨーク１２の内側を通っているので、磁気抵抗効果素子４に有効に磁界を与えることができる。
【００３３】
更に、第１配線１１ａ、接続配線１１ｂ及び第２配線１１ｃは連続しているので、この配線１１に通電するだけで磁気ヨーク１２を介して磁気抵抗効果素子４に磁界を与えると共に、磁気抵抗効果素子４に通電を行うこともできる。
【００３４】
また、第１配線１１ａ、接続配線１１ｂ及び第２配線１１ｃは、磁気抵抗効果素子４の厚み方向に平行な直線αを軸として、螺旋状に連続している。配線１１は螺旋状に連続しているので、第１配線１１ａ及び第２配線１１ｃは同一平面内には存在せず、磁気抵抗効果素子４の厚み方向に沿って離隔している。第２配線１１ｃは、磁気抵抗効果素子４から離隔しており、その周囲に発生した磁界の向きが固定層の磁化の向きに対して比較的平行となり、フリー層に対して比較的有効に磁界を与えることができる。
【００３５】
図２は、磁気抵抗効果素子（ＴＭＲ素子：Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）４の縦断面図である。
【００３６】
ＴＭＲ素子４は、配線１１を流れる電流によって生じる外部磁界によって磁化方向が変化するフリー層４４を含む磁気抵抗効果素子である。具体的には、ＴＭＲ素子４は、強磁性体の感磁層である第１磁性層（フリー層）４４と、磁化方向が固定された第２磁性層（固定層）４１，４２と、フリー層４４及び固定層４１，４２に挟まれた中間非磁性層（絶縁層）４３とを含んで構成される。なお、固定層４１，４２は、厚み方向に垂直なｘ軸方向に沿って磁化された強磁性体のピンド層４２と、ピンド層４２に交換結合する反強磁性層４１とから構成されている。なお、ヒンド層４２単体を固定層と呼称してもよい。フリー層４４の非磁性層４３とは反対側の面には、上部電極を構成する第１配線１１ａが設けられている。なお、反強磁性層４１は下部電極を構成する下部配線１３上に設けられている。
【００３７】
フリー層４４の磁化方向は基本的には、ｘ軸方向に平行であり、フリー層４４の磁化方向と固定層４１，４２の磁化方向との関係に応じて、フリー層４４と強磁性層４１，４２との間の抵抗値が変化する。
【００３８】
磁化の向きが磁化容易軸方向を向いた場合のフリー層４４のｘ方向長さを素子サイズＬとする。
【００３９】
各層の材料について説明しておく。
【００４０】
フリー層やピンド層４２を構成する強磁性とは、隣り合うスピンが同一の方向を向いて整列し、全体として大きな磁気モーメントを持つ物質の磁性であり、強磁性体は外部磁場が無い場合においても自発磁化を有する。室温で強磁性を示す物質としては、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄがある。強磁性体としては、Ｃｏ、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金を好適に用いることができる。
【００４１】
反強磁性層４１を構成する反強磁性体としては、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎ、ＮｉＭｎ等を適用することができる。
【００４２】
中間非磁性層４３は、固定層と共にスピンの透過選択性を有するスピンフィルタを構成する非磁性層であり、好適には、トンネル効果の生じる厚みのＭｇＯ、Ａｌ２Ｏ３やＴｉＯなどのトンネルバリア層の他、Ｃｕなどの導電層を適用することもできる。
【００４３】
図３は、素子サイズＬと書き込み電流（ｍＡ）の関係を示すグラフである。
【００４４】
グラフ内において、四角印は磁気ヨークを用いた上述のメモリ素子の特性（Ａ）、ダイヤ印は磁気ヨークを用いないメモリ素子の特性（Ｂ）を示している。
【００４５】
特性（Ａ）に示すように、磁気ヨークを用いた上述の構造においては、素子サイズＬが０．７μｍ以下の場合においても、素子サイズＬの減少に伴って、フリー層の磁化反転に必要な書き込み電流が減少している。一方、特性（Ｂ）に示すように、磁気ヨークを用いない構造においては、素子サイズＬが０．７μｍ以下になると、素子サイズＬの減少に伴って、フリー層の磁化反転に必要な書き込み電流が急激に増加している。
【００４６】
本実施形態のメモリ素子は、微弱な書き込み電流でも動作するため、大面積のトランジスタを読み出し用のトランジスタとは別に設ける必要がなく、したがって、読み出し／書き込み制御兼用のトランジスタ３４を各記憶領域に１つのみ採用すればよくなり、したがって、高集積化を達成することができる。素子サイズＬが０．１μｍ以下においては、書き込み電流は、３ｍＡ以下にすることもできる。これは従来構造の特性（Ｂ）における書き込み電流の１／５である。
なお、図３のグラフのデータを図４に示す。
【００４７】
磁気抵抗効果素子４にどのくらいの電流Ｉ（ｍＡ）を供給できるかについて試験を行った。
【００４８】
図５は、磁気抵抗効果素子４への印加電圧Ｖ（ｍＶ）と、これを流れる電流Ｉ（ｍＡ）との関係を示すグラフである。フリー層と固定層の磁化の向きは平行であり、このときの抵抗Ｒの値は４３０Ω、ＭＲ比は２５％、フリー層の面積は０．００９１μｍ２、面抵抗は３．９Ω・μｍ２である。中間非磁性層としてはＡｌ２Ｏ３を採用した。いずれのＳａｍｐｌｅの場合も、電圧Ｖの増加に伴って電流Ｉが増加するが、７００ｍＶを超えたあたりで絶縁破壊を起こして電圧Ｖが急激に低下している。結果的には２．５ｍＡ程度の電流（許容電流）が供給できる上限であることが判明した。
【００４９】
図６は、抵抗Ｒ、許容電流Ｉｍａｘ、書き込み電流Ｉｗ（＝Ｉｍａｘ×０．６）、読み出し電流Ｉｓ（＝Ｉｗ×０．１）、中間非磁性層としてアルミ酸化膜（ＡｌＯｘ）を用いた場合のＭＲ比、中間非磁性層としてマグネシウム酸化膜（ＭｇＯ）を用いた場合のＭＲ比、上述の磁化の向きが平行時の出力電圧Ｖ０（＝Ｉｓ×Ｒ）、上述の磁化の向きが反平行時のＡｌＯｘの場合の出力電圧ＶＡｌＯＸ（＝Ｉｓ×Ｒ×ＭＲ比）、上述の磁化の向きが反平行時のＭｇＯの場合の出力電圧ＶＭｇＯ（＝Ｉｓ×Ｒ×ＭＲ比）の関係を示す表である。
【００５０】
ＭｇＯを用いた場合のＭＲ比はＡｌＯｘを用いた場合のＭＲ比よりも高いことが分かる。また、抵抗Ｒが高いほどＭＲ比が高くなる。ＭＲＡＭにおいては、磁気抵抗効果素子におけるＭＲ比が高い方が出力電圧の分解能の観点から好ましい。ＭＲ比は素子抵抗Ｒの増加に伴って上昇するが、中間非磁性層が絶縁体からなる場合、素子抵抗の増加に伴って絶縁耐圧が低下してしまう。すなわち、素子に流すことが可能な許容電流Ｉｍａｘは小さくする必要がある。書き込み電流Ｉｗはマージンをとって許容電流Ｉｍａｘよりも小さく設定しなくてはならない。このように、ＭＲ比を高くするためには、書き込み電流Ｉｗは小さくなくてはならない。
【００５１】
図７は、抵抗Ｒ（Ω）と電流Ｉ（ｍＡ）との関係の一例を示すグラフである。
【００５２】
抵抗Ｒの増加に伴って、許容電流Ｉｍａｘ、書き込み電流Ｉｗ及び読み出し電流Ｉｓは低下する。許容電流Ｉｍａｘ＝−１．０×ｌｎ（Ｒ）＋８．８で与えられる。例えば、素子抵抗が３０００Ωの場合、絶縁破壊を防止するため、許容電流Ｉｍａｘは、０．６７ｍＡ、書き込み電流はマージンをとって０．４ｍＡ以下が要求されるが、磁気ヨークを用いない場合、図３に示したように、書き込み電流は１０ｍＡよりも大きくなり、中間非磁性層の絶縁破壊が生じてしまう。
【００５３】
本発明の磁気メモリは、個々の磁気抵抗効果素子４の中間非磁性層４３が絶縁体からなり、素子サイズＬ（μｍ）、固定層とフリー層の磁化の向きが平行の場合の磁気抵抗効果素子の抵抗値Ｒ（Ω）、以下の関係式を満たしている。
Ｌ≦−０．３×ｌｎ（Ｒ）＋３
【００５４】
本発明の磁気抵抗効果素子の書き込み電流Ｉｗは、図３の（Ａ）に示したように、素子サイズＬが１μｍ以下の場合、近似的に以下の式で与えられる。
Ｉｗ＝２．９×Ｌ
一方、上述のように書き込み電流Ｉｗの上限値は以下の式で制限される。
Ｉｗ＝−１．０×ｌｎ（Ｒ）＋８．８
従って、上記２式より磁気抵抗効果素子サイズと抵抗の関係は、Ｌ≦−０．３４×ｌｎ（Ｒ）＋３．０３であり、この式の小数点以下２桁を四捨五入して、以下の式で表される。
Ｌ≦−０．３×ｌｎ（Ｒ）＋３
なお、Ｌ＝−０．３×ｌｎ（Ｒ）＋３の場合のＲ（Ω）とＬ（μｍ）の値は以下の通りである。
【表１】
2008098246.tif 000003
【００５５】
この場合、中間非磁性層４３の絶縁破壊を起こすことなくＭＲ比を向上させることができる。なお、図８は、中間非磁性層としてＡｌＯｘを用いた場合のＴＭＲ素子の電圧Ｖ（ｍＶ）と電流Ｉ（ｍＶ）の関係の一例を示すグラフである。抵抗Ｒは３０００Ωであり、許容電流Ｉｍａｘである０．７ｍＡに電流Ｉが到達するまでは、電圧の増加に伴って電流は増加している。
【００５６】
次に、上述のメモリ素子を複数備えた磁気メモリの構造について説明する。
【００５７】
図９は、磁気メモリの分解斜視図である。同一構造を有する複数の記憶領域Ｐ（ｘ，ｙ），Ｐ（ｘ＋１，ｙ），Ｐ（ｘ，ｙ＋１），Ｐ（ｘ＋１，ｙ＋１），が二次元状に配置されている。フリー層と同様に軟磁性の強磁性体からなる磁気ヨーク１２は、内部に第１配線１１ａ，第２配線１１ｃを収容している。磁気抵抗効果素子４におけるフリー層のｘ方向長はＬであり、ｙ方向長をＬ２とする。ここで、Ｌ＞Ｌ２であって、フリー層の単磁区化が促進される。
【００５８】
図１０は、図９に示した磁気メモリのＸ−Ｘ矢印断面図であり、図１１は、図９に示した磁気メモリのＸＩ−ＸＩ矢印断面図である。
【００５９】
配線１１は、磁気抵抗効果素子４に一端が接続された第１配線１１ａ、磁気ヨーク１２の内側において延びた第２配線１１ｃ、第１配線１１ａの他端と第２配線１１ｃの他端とを電気的に接続する接続配線１１ｂに加えて、第２配線１１ｃの一端に連続し、基準電位ＧＮＤを与える基準配線１４（ビット線Ｂ２）に接続された延長配線１１ｄを備えている。
【００６０】
上述の第１配線１１ａ接続配線１１ｂ、第２配線１１ｃは螺旋状に延びているが、これらの配線の回転方向は、第２配線１１ｃ及び延長配線１１ｄの回転方向に対して逆方向である。回転の向きは配線を一方向に流れる電流を基準とする。第１配線１１ａ、接続配線１１ｂ及び第２配線１１ｃは、螺旋状に連続しているので、配線１１への通電によって、螺旋の中心軸αに対して平行に磁界が発生し、磁気ヨーク１２に磁界の影響を与える。これらの螺旋配線の回転方向は、第２配線１１ｃ及び延長配線１１ｄの回転方向とは逆である。第２配線１１ｃ及び延長配線１１ｄの回転中心軸βに沿って磁界が発生するが、この磁界の向きは、上記螺旋配線によって軸αの方向に沿って発生する磁界の向きとは逆であり、いずれの磁界も第２配線１１ｃの周囲に発生する磁界Ｈをアシストしている。
【００６１】
下部電極を構成する下部配線１３は、半導体基板Ｓ上に形成された絶縁層１００を厚み方向に貫通する複数の垂直配線Ａ１を介して、トランジスタ３４のソース又はドレイン電極３４ａに接続されている。垂直配線Ａ１は、半導体基板Ｓの表面から下部絶縁層１００を貫通する配線である。半導体基板Ｓは例えばＳｉからなり、ソース領域及びドレイン領域には半導体基板とは異なる導電型の不純物が添加されている。なお、下部絶縁層１００はＳｉＯ２等からなり、下部絶縁層１００の半導体基板側はゲート酸化膜１００’を構成している。
【００６２】
個々の記憶領域Ｐ（ｘ，ｙ）において、トランジスタ３４と、磁気抵抗効果素子４とを磁気抵抗効果素子４の厚み方向（ｚ方向）に沿って接続する垂直配線Ａ１の数は複数である。この場合、垂直配線Ａ１の数は複数であるため、垂直配線Ａ１の電流通過総断面積を大きくすることができ、大きな電流を流すことが可能となる。
【００６３】
本例では、垂直配線Ａ１はドレイン電極３４ａに接続されているとする。トランジスタ３４のゲート電極３４ｇは、ワード配線Ｗ１に電気的に接続されている。トランジスタ３４は、ドレイン電極３４ａ、ソース電極３４ｂと、ゲート電極３４ｇと、ドレイン電極３４ａ，ソース電極３４ｂ直下に形成されたドレイン領域３４ａ’，ソース領域３４ｂ’からなり、ゲート電極３４ｇの電位に応じてドレイン電極３４ａ，ソース電極３４ｂは接続される。ソース電極３４ｂは、ビット線Ｂ１に接続されている。
【００６４】
なお、ビット線Ｂ１，Ｂ２やワード配線Ｗ１は、半導体基板Ｓ上に形成された下部絶縁層１００内に埋設されており、下部絶縁層１００上には上部絶縁層２００が形成されている。また、下部絶縁層１００内には必要に応じて複数の配線が設けられる。ソース電極３４ｂとビット線Ｂ１とは複数の垂直配線Ａ２によって接続されている。また、トランジスタ３４は、フィールド酸化膜Ｆの内側に形成されている。
【００６５】
また、延長配線１１ｄは、下部絶縁層１００内に埋設された基準配線１４（ビット線Ｂ２）に複数の基準貫通配線Ａ３を介して接続されている。基準貫通配線Ａ３は、上部絶縁層２００を貫通し、下部絶縁層１００内に至り、延長配線１１ｄと基準配線１４とを、磁気抵抗効果素子４の厚み方向に沿って接続している。
【００６６】
また、第１配線１１ａのｙ方向長をＬ３、ｘ方向長をＬ４、第２配線１１ｃのｙ方向長をＬ５、ｘ方向長をＬ６とする。ここで、Ｌ５＞Ｌ３であり、書き込み用の磁界を主に発生する第２配線１１ｃの長さＬ５が、第１配線１１ａの長さＬ３よりも長いので、磁気抵抗効果素子４に対して均一に磁界を与えることができる。特に上部に位置する第２配線１１ｃが第１配線１１ａよりも磁気ヨーク１２の−ｙ方向端面側に位置しており、電流による磁界を効率よく磁気ヨーク１２に伝えることができ、書き込み電流を小さくできるという効果がある。また、Ｌ４＞Ｌ６であり、第１配線１１ａの幅Ｌ４が、書き込み用の磁界を主に発生する第２配線１１ｃの幅Ｌ６よりも広いので、配線の製造が容易にでき、また配線を薄くすることができるため磁気ヨーク１２の高さを小さくすることができて磁界を効率よくかけることができるという効果がある。
【００６７】
図１２は図９に示した磁気メモリの電気的接続関係を示す回路図である。図１３は図１２に示した結線関係を簡略化した回路図である。
【００６８】
情報の読み出し時においては、ビット線Ｂ１の電位をビット線Ｂ２による基準電位ＧＮＤよりも高くしておき、トランジスタ３４をＯＮし、このときに磁気抵抗効果素子４に流れる読み出し電流（抵抗）を測定する。磁気抵抗効果素子４におけるフリー層と固定層の磁化の向きが平行であって低抵抗の場合を例えば「０」とし、双方の磁化の向きが反平行であって高抵抗の場合を例えば「１」とする。このように、第１配線１１ａは磁気抵抗効果素子４に接触しており、読み出し電流を流すことができる。
【００６９】
情報の書き込み時、例えば、「０」の書き込み時においては、ビット線Ｂ１の電位をビット線Ｂ２による基準電位ＧＮＤよりも高くしておき、トランジスタ３４をＯＮし、第１配線１１ａを流れる電流によって電流進行方向（ｙ方向）を所定方向に囲むように生じる磁界Ｈと、第２配線１１ｃを流れる電流によって電流進行方向を所定方向に囲むように生じる磁界Ｈとが、磁気ヨーク１２内を通って、磁気抵抗効果素子４のフリー層４４（図２参照）に与えられる。これにより、与えられた磁界に一致するようにフリー層４４内の磁化の向きが変化し、「０」が書き込まれる。なお、固定層４１，４２の磁化の向きは第１配線１１ａの延びる方向及び磁気抵抗効果素子４の厚み方向の双方に垂直（ｘ方向）であるとする。
【００７０】
情報の書き込み時、例えば、「１」の書き込み時においては、ビット線Ｂ１の電位をビット線Ｂ２の基準電位ＧＮＤよりも低くしておき、トランジスタ３４をＯＮし、第１配線１１ａを流れる電流によって電流進行方向を上記所定方向とは逆方向に囲むように生じる磁界（−Ｈ）と、第２配線１１ｃを流れる電流によって電流進行方向を上記所定方向とは逆方向に囲むように生じる磁界（−Ｈ）とが、磁気ヨーク１２内を通って、磁気抵抗効果素子４のフリー層に与えられる。これにより、与えられた磁界に一致するようにフリー層内の磁化の向きが変化し、「１」が書き込まれる。
【００７１】
図１４は、磁気メモリの斜視図である。
【００７２】
この磁気メモリは、半導体基板Ｓ上に形成された下部絶縁層１００及び上部絶縁層２００を備えており、各記憶領域Ｐ（ｘ，ｙ）における磁気ヨーク１２及び配線１１は、上部絶縁層２００内に埋設されている。上部絶縁層の材料としては樹脂やＳｉＯ２等を用いることができる。なお、図１０に示したトランジスタ３４は、磁気ヨーク１２を厚み方向（ｚ方向）に投影した領域内に位置しており、各記憶領域Ｐ（ｘ，ｙ）の寸法は非常に小型化されている。
【００７３】
図１５は、上述の実施形態に係る１つのメモリ素子の平面図である。
【００７４】
磁気抵抗効果素子４のｘ方向長Ｌは１８０ｎｍ（０．１８μｍ）であり、ｙ方向長Ｌ２は９０ｎｍである。各垂直配線Ａ１及び各基準貫通配線Ａ３のｘ方向長は１８０ｎｍ、ｙ方向長は１８０ｎｍである。また、Ｌ３＝６００ｎｍ、Ｌ４＝２６５ｎｍ、Ｌ５＝９４０ｎｍ、Ｌ６＝１３０ｎｍである。この素子ではＩｗ＝１．０ｍＡに設定することができる。
【００７５】
図１６は、図１５に示したメモリ素子の変形例に係るメモリ素子の平面図である。
【００７６】
磁気抵抗効果素子４のｘ方向長Ｌは３００ｎｍ（０．３μｍ）であり、ｙ方向長Ｌ２は２００ｎｍである。各垂直配線Ａ１及び各基準貫通配線Ａ３のｘ方向長は１８０ｎｍ、ｙ方向長は１８０ｎｍであるが、図１５示したものと数が異なる。本例では、下部配線１３の下面からトランジスタ３４に延びた４つの垂直配線Ａ１を備えており、延長配線１１ｄから基準配線１４に延びた４つの基準貫通配線Ａ３を備えている。他の構成は上述のものと同一である。また、Ｌ３＝１３６０＝ｎｍ、Ｌ４＝５３０ｎｍ、Ｌ５＝１７２０ｎｍ、Ｌ６＝１７５ｎｍである。この素子ではＩｗ＝２．０ｍＡに設定することができる。
【００７７】
なお、上述の例では、磁気ヨーク１２内に２本の配線が存在していたが、磁気ヨーク１２内に１本の配線のみを備えることとしてもよい。
【００７８】
図１７は、このような場合の各記憶領域におけるメモリ素子１の断面構造を示す図である。図１８は、この磁気メモリの分解斜視図である。同一構造を有する複数の記憶領域Ｐ（ｘ，ｙ），Ｐ（ｘ＋１，ｙ），Ｐ（ｘ，ｙ＋１），Ｐ（ｘ＋１，ｙ＋１），が二次元状に配置されている。
【００７９】
配線１１は、固定層及びフリー層の他方に一端が電気的に接続され、一方向に沿って延び、他端が基準電位ＧＮＤに接続された第１配線１１ａ（１１）のみを磁気ヨーク１２の内側に備えている。第１配線１１ａは、磁気抵抗効果素子４における上記他方に通電を行うと共に、その電流進行方向（ｙ方向）の周囲を囲むように外部磁界を発生し、この磁界が磁気ヨーク１２を介して磁気抵抗効果素子４のフリー層４４（図２参照）に与えられる。通電する電流を大きくすれば、外部磁界によってフリー層４４（図２参照）内の磁化の向きが変化し、小さい場合には、フリー層内の磁化の向きは変化しないが、通電した電流は読み出し電流として磁気抵抗効果素子４を流れる。
【００８０】
また、磁気ヨーク１２内に１本のみの配線１１を備える場合、この配線１１は、第１配線１１ａの一端に連続し、基準電位ＧＮＤを与える基準配線１４に接続された延長配線１１ｄと、延長配線１１ｄと基準配線１４とを磁気抵抗効果素子４の厚み方向（ｚ方向）に沿って接続する複数の基準貫通配線Ａ３とを更に備え、第１配線１１ａと延長配線１１ｄとはＴ字を構成している。なお、垂直配線Ａ１及びＡ２の数は、各記憶領域Ｐ（ｘ，ｙ）内において、それぞれ４本に設定されている。第１配線１１ａと延長配線１１ｄとはＬ字型を構成していてもよい。
【００８１】
他の構成は図１及び図９に示したものと同一である。
【００８２】
本例の場合、Ｔ字を構成する配線１１のｘｙ平面内での最大離隔距離を短くすることができ、小さな記憶領域Ｐ（ｘ，ｙ）内にＴ字の配線１１を収めることができる。
【００８３】
図１９は、図１８に示した磁気メモリの電気的接続関係を示す回路図である。図２０は図１９に示した結線関係を簡略化した回路図である。
【００８４】
情報の読み出し時においては、ビット線Ｂ１の電位をビット線Ｂ２による基準電位ＧＮＤよりも高くしておき、トランジスタ３４をＯＮし、このときに磁気抵抗効果素子４に流れる読み出し電流（抵抗）を測定する。磁気抵抗効果素子４におけるフリー層と固定層の磁化の向きが平行であって低抵抗の場合を例えば「０」とし、双方の磁化の向きが反平行であって高抵抗の場合を例えば「１」とする。このように、第１配線１１ａは磁気抵抗効果素子４に接触しており、読み出し電流を流すことができる。
【００８５】
情報の書き込み時、例えば、「０」の書き込み時においては、ビット線Ｂ１の電位をビット線Ｂ２による基準電位ＧＮＤよりも高くしておき、トランジスタ３４をＯＮし、第１配線１１ａを流れる電流によって電流進行方向（ｙ方向）を所定方向に囲むように生じる磁界Ｈが、磁気ヨーク１２内を通って、磁気抵抗効果素子４のフリー層４４（図２参照）に与えられる。これにより、与えられた磁界に一致するようにフリー層４４内の磁化の向きが変化し、「０」が書き込まれる。なお、固定層４１，４２の磁化の向きは第１配線１１ａの延びる方向及び磁気抵抗効果素子４の厚み方向の双方に垂直（ｘ方向）である。
【００８６】
情報の書き込み時、例えば、「１」の書き込み時においては、ビット線Ｂ１の電位をビット線Ｂ２の基準電位ＧＮＤよりも低くしておき、トランジスタ３４をＯＮし、第１配線１１ａを流れる電流によって電流進行方向を上記所定方向とは逆方向に囲むように生じる磁界（−Ｈ）が、磁気ヨーク１２内を通って、磁気抵抗効果素子４のフリー層に与えられる。これにより、与えられた磁界に一致するようにフリー層内の磁化の向きが変化し、「１」が書き込まれる。
【００８７】
図２１は、この磁気メモリの斜視図である。
【００８８】
この磁気メモリは、半導体基板Ｓ上に形成された下部絶縁層１００及び上部絶縁層２００を備えており、各記憶領域Ｐ（ｘ，ｙ）における磁気ヨーク１２及び配線１１は、上部絶縁層２００内に埋設されている。上部絶縁層の材料としては樹脂やＳｉＯ２等を用いることができる。なお、図１８に示したトランジスタ３４は、磁気ヨーク１２を厚み方向（ｚ方向）に投影した領域内に位置しており、各記憶領域Ｐ（ｘ，ｙ）の寸法は非常に小型化されている。
【００８９】
図２２は、上述の実施形態に係る１つのメモリ素子の平面図である。
【００９０】
磁気抵抗効果素子４のｘ方向長Ｌは３００ｎｍ（０．３μｍ）であり、ｙ方向長Ｌ２は２００ｎｍである。各垂直配線Ａ１及び各基準貫通配線Ａ３のｘ方向長は１８０ｎｍ、ｙ方向長は１８０ｎｍである。また、Ｌ３＝１２５０ｎｍ、Ｌ４＝１７０ｎｍである。この素子ではＩｗ＝２．０ｍＡに設定することができる。
【００９１】
また、図１７に示したように、磁気ヨーク１２内に１本のみの配線を備える場合、この配線１１は、第１配線１１ａの一端に連続し、基準電位ＧＮＤを与える基準配線１４に接続された延長配線１１ｄと、延長配線１１ｄと基準配線１４とを磁気抵抗効果素子４の厚み方向（ｚ方向）に沿って接続する基準貫通配線Ａ３とを更に備え、第１配線１１ａと延長配線１１ｄとはＵ字を構成していることとしてもよい。
【００９２】
図２３は、このような場合の磁気メモリの分解斜視図である。同一構造を有する複数の記憶領域Ｐ（ｘ，ｙ），Ｐ（ｘ＋１，ｙ），Ｐ（ｘ，ｙ＋１），Ｐ（ｘ＋１，ｙ＋１），が二次元状に配置されている。延長配線１１ｄからは基準配線１４（ビット線Ｂ２）に延びる基準貫通配線Ａ３が複数延びている。多くの電流を供給するためには、基準貫通配線Ａ３の電流通過総面積を増加させる必要があり、この場合には、延長配線１１ｄの面積は大きくする必要がある。Ｔ字型の場合には、延長配線１１ｄが第１配線１１ａに対して直角に延びるが、Ｕ字の場合には大部分が平行に延びている。すなわち、延長配線１１ｄの面積を大きくする場合、延長配線１１ｄを長くするが、延長配線１１ｄは第１配線１１ａに対して平行に延びている方が、小さなスペース内に第１配線１１ａ及び延長配線１１ｄを収めることができ、小さな記憶領域Ｐ（ｘ，ｙ）を実現することができる。
【００９３】
図２４は、図２３示した磁気メモリの電気的接続関係を示す回路図であり、この結線関係を簡略化した回路図は図２０に示したものと同一である。情報の読み出し方法、情報の書き込み方法は、図１９及び図２０に示したものと同一である。また、各記憶領域Ｐ（ｘ，ｙ）においてビット線Ｂ２に接続される基準貫通配線Ａ３の数は２本である。
【００９４】
なお、上述の例においては、ｘ方向に隣接する記憶領域Ｐ（ｘ，ｙ）、Ｐ（ｘ＋１，ｙ）は、共通のビット線Ｂ２に接続される。
【００９５】
図２５は、この磁気メモリの斜視図である。
【００９６】
この磁気メモリは、半導体基板Ｓ上に形成された下部絶縁層１００及び上部絶縁層２００を備えており、各記憶領域Ｐ（ｘ，ｙ）における磁気ヨーク１２及び配線１１は、上部絶縁層２００内に埋設されている。上部絶縁層の材料としては樹脂やＳｉＯ２等を用いることができる。なお、図２３及び図２４に示したトランジスタ３４は、磁気ヨーク１２を厚み方向（ｚ方向）に投影した領域内に位置しており、各記憶領域Ｐ（ｘ，ｙ）の寸法は非常に小型化されている。
【００９７】
図２６は、上述の実施形態に係る１つのメモリ素子の平面図である。
【００９８】
磁気抵抗効果素子４のｘ方向長Ｌは１８０ｎｍ（０．１８μｍ）であり、ｙ方向長Ｌ２は９０ｎｍである。各垂直配線Ａ１及び各基準貫通配線Ａ３のｘ方向長は１８０ｎｍ、ｙ方向長は１８０ｎｍである。また、Ｌ３＝７７０ｎｍ、Ｌ４＝１３５ｎｍである。この素子ではＩｗ＝１．０ｍＡに設定することができる。
【００９９】
次に、図９に示した上述の磁気センサの製造方法について説明する。なお、他の磁気センサの製造方法も垂直電極や基準貫通電極の数が異なるのみで、以下の方法と同じである。
【０１００】
まず、Ｐ型のシリコン基板Ｓを用意し、この上にスパッタ法やＣＶＤ法などでＳｉＯ２膜１０１、Ｓｉ３Ｎ４膜１０２を順次形成する（図２７（ａ））。例えば、ＳｉＨとＮＨ３を用いてＳｉ３Ｎ４膜を成膜することができる。
【０１０１】
次に、Ｓｉ３Ｎ４膜１０２上にホトレジスト１０３を塗布し、トランジスタ形成予定領域の周囲が開口するようにパターニングを行い、これをマスクとして半導体基板Ｓの表面が露出するまでドライエッチングを行う（図２７（ｂ））。
【０１０２】
次に、ホトレジストを除去した後、基板を熱酸化することで、絶縁膜１０１，１０２の開口内にＳｉＯ２からなるフィールド酸化膜Ｆを形成し、活性領域（ＬＯＣＯＳ）を形成する（図２８（ｃ））。
【０１０３】
次に、ＳｉＯ２膜１０１、Ｓｉ３Ｎ４膜１０２をウエットエッチングして除去し、熱酸化によってゲート酸化膜１０４を形成する（図２８（ｄ））。
【０１０４】
次に、ゲート酸化膜１０４上に、多結晶シリコン膜１０５をスパッタ法で形成する（図２８（ｅ））。多結晶シリコン膜１０５は、熱ＣＶＤにより、例えばＳｉＨとＮ２を用いて成膜してもよい。
【０１０５】
次に、ゲート酸化膜１０４上の所定部位にゲート電極３４ｇが残留するように、多結晶膜１０５のホトレジストによるパターニングを行い、続いて、露出したゲート酸化膜１０４をＲＩＥ等でドライエッチングして除去する。このパターニング時にエッチングには、反応性イオンエッチング（ＲＩＥ）を用いることができる。しかる後、ゲート電極１０５（３４ｇ）をマスクとして、自己整合的にＡｓイオンを半導体基板Ｓ内に注入し、高不純物濃度のＮ型のドレイン領域３４ａ’及びソース領域３４ｂ’を形成する（図２８（ｆ））。
【０１０６】
次に、基板表面上にスパッタ法等でＳｉＯ２からなる層間絶縁膜１０６を形成する（図２９（ｇ））。なお、スパッタ法のほか、ＳｉＨとＯ２を用いたＣＶＤ法により層間絶縁膜１０６を形成してもよい。
【０１０７】
ゲート電極３４ｇ（１０５）上の層間絶縁膜１０６にコンタクトホールＨ１を、ドレイン領域３４ａ’上の層間絶縁膜１０６にコンタクトホールＨ２を、ソース領域３４ｂ’上の層間絶縁膜１０６にコンタクトホールＨ３を形成し（図２９（ｈ））、続いて、層間絶縁膜１０６上に金属層（Ａｌ）１０７を形成する（図２９（ｉ））。なお、ゲート電極用のコンタクトホールを形成しないで、ゲート電極３４ｇ自体をワード線Ｗ１としてもよい。
【０１０８】
更に、金属層１０７をパターニングして、ドレイン電極３４ａ、ソース電極３４ｂ、ゲート電極３４ｇ’を形成する（図２９（ｊ））。
【０１０９】
次に、基板Ｓ上に下部絶縁層１００を堆積し、その表面からドレイン電極３４ａ及びソース電極３４ｂに至る貫通孔Ｈ４を形成し（図３０（ｋ））、更にその上に金属層（Ｗ：タングステン）１０８を堆積する。金属層１０８は、貫通孔Ｈ４内を通ってドレイン電極３４ａ及びソース電極３４ｂに至ることとなる（図３０（ｌ））。
【０１１０】
次に、金属層１０８の表面から深部に向けて化学機械研磨（ＣＭＰ）を下部絶縁層１００が平坦になるまで行い、貫通孔Ｈ４内の金属材料１０８のみを残して、金属層１０８を除去する（図３０（ｍ））。
【０１１１】
次に、水平方向に延びる配線１０９を下部絶縁層１００上に形成し（図３１（ｎ））、垂直配線Ａ１、Ａ２の部分を残してエッチングを行う（図３１（ｏ））。配線はＡｌなどで形成することができる。垂直配線Ａ１、Ａ２の長さを垂直方向に延ばすため、さらに（ｋ）〜（ｏ）のプロセスを繰り返し、最後に形成されたＳｉＯ２の絶縁層１００の表面上にＷからなる電極層１１０を形成する（図３２（ｐ））。この最後に形成された絶縁層１００を化学機械研磨（ＣＭＰ）する（図３２（ｑ））。
【０１１２】
垂直配線Ａ１，Ａ２の形成後、下部電極１３を垂直配線Ａ１の頂面上に形成した後、下部電極１３上にＴＭＲ素子４を形成し、その上に上述の第１配線１１ａ、接続配線１１ｂ、第２配線１１ｃ、延長配線１１ｄをパターニングし、上部絶縁層２００を形成することで、上述の構造の磁気メモリが完成する。なお、上部絶縁層２００は数段階に分けて形成することとし、その途中の段階でビット線Ｂ２を形成し、ビット線Ｂ２上に上述の垂直配線の形成方法と同様の方法で基準貫通配線Ａ３を形成し、基準貫通配線Ａ３の上面に延長配線１１ｄがパターニングされるようにする。なお、垂直配線Ａ２の長さは、上記実施形態のように垂直配線Ａ１の長さよりも短く設定することとしてもよい。
【０１１３】
以上、説明したように、上述の磁気メモリにおいては、素子サイズが０．７μｍ以下の場合においても、素子サイズの減少に伴って、フリー層の磁化反転に必要な書き込み電流を減少させることができる。微弱な書き込み電流でも動作するため、大面積のトランジスタを読み出し用のトランジスタとは別に設ける必要がなく、したがって、読み出し／書き込み制御兼用のトランジスタ３４を各記憶領域Ｐ（ｘ，ｙ）に１つのみ採用すればよくなり、したがって、高集積化を達成することができる。
【０１１４】
また、トランジスタ３４を各記憶領域に１個を備えているため、書き込みマージンを大きくすることができる。また、トランジスタ３４が書き込みおよび読み出し兼用となっているためメモリ素子サイズを小さくすることができ、大容量のメモリを作製することができる。なお、上述のトランジスタ３４としては、ＭＯＳ型を採用したが、これはバイポーラとすることもできる。
【０１１５】
また、１つのトランジスタ３４を用い、中間非磁性層にＭｇＯを用いた場合、抵抗Ｒが１ＫΩ〜５ＫΩにおいて１００ｍＶ以上の出力を得ることができる。また、中間非磁性層がＡｌＯｘである場合には出力は４０ｍＶ程度となる。トランジスタを１つのみ用いるため、記憶領域の面積は１／２となる。
【産業上の利用可能性】
【０１１６】
本発明は、磁気メモリに利用することができる。
【図面の簡単な説明】
【０１１７】
【図１】各記憶領域におけるメモリ素子１の断面構造を示す図である。
【図２】磁気抵抗効果素子（ＴＭＲ素子：Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）４の縦断面図である。
【図３】素子サイズＬと書き込み電流（ｍＡ）の関係を示すグラフである。
【図４】図３に示したグラフのデータを示す表である。
【図５】磁気抵抗効果素子４への印加電圧Ｖ（ｍＶ）と、これを流れる電流Ｉ（ｍＡ）との関係を示すグラフである。
【図６】各種の測定値を示す表である。
【図７】抵抗Ｒ（Ω）と電流Ｉ（ｍＡ）との関係を示すグラフである。
【図８】中間非磁性層としてＡｌＯｘを用いた場合のＴＭＲ素子の電圧Ｖ（ｍＶ）と電流Ｉ（ｍＶ）の関係の一例を示すグラフである。
【図９】磁気メモリの分解斜視図である。
【図１０】図９に示した磁気メモリのＸ−Ｘ矢印断面図である。
【図１１】図９に示した磁気メモリのＸＩ−ＸＩ矢印断面図である。
【図１２】図９に示した磁気メモリの電気的接続関係を示す回路図である。
【図１３】図１２に示した結線関係を簡略化した回路図である。
【図１４】磁気メモリの斜視図である。
【図１５】実施形態に係る１つのメモリ素子の平面図である。
【図１６】図１５に示したメモリ素子の変形例に係るメモリ素子の平面図である。
【図１７】各記憶領域におけるメモリ素子１の断面構造を示す図である。
【図１８】磁気メモリの分解斜視図である。
【図１９】図１８に示した磁気メモリの電気的接続関係を示す回路図である。
【図２０】図１９に示した結線関係を簡略化した回路図である。
【図２１】磁気メモリの斜視図である。
【図２２】実施形態に係る１つのメモリ素子の平面図である。
【図２３】磁気メモリの分解斜視図である。
【図２４】図２３示した磁気メモリの電気的接続関係を示す回路図である。
【図２５】磁気メモリの斜視図である。
【図２６】実施形態に係る１つのメモリ素子の平面図である。
【図２７】磁気メモリの製造方法を説明するための図である。
【図２８】磁気メモリの製造方法を説明するための図である。
【図２９】磁気メモリの製造方法を説明するための図である。
【図３０】磁気メモリの製造方法を説明するための図である。
【図３１】磁気メモリの製造方法を説明するための図である。
【図３２】磁気メモリの製造方法を説明するための図である。
【符号の説明】
【０１１８】
１・・・メモリ素子、４・・・磁気抵抗効果素子、１１ｄ・・・延長配線、１１ｂ・・・接続配線、１１・・・配線、１１ａ・・・配線、１２ｂ・・・近接部、１２・・・磁気ヨーク、１２ａ・・・本体部、１３・・・下部配線、１４・・・基準配線、３４ｇ・・・ゲート電極、３４ｂ・・・ソース電極、３４・・・トランジスタ、３４ａ・・・ドレイン電極、４１・・・反強磁性層、４２・・・ピンド層、４３・・・中間非磁性層、４４・・・フリー層、１００・・・下部絶縁層、Ａ１，Ａ２・・・垂直配線、Ａ３・・・基準貫通配線、Ｂ１・・・ビット線、Ｂ２・・・ビット線、Ｆ・・・フィールド酸化膜、ＧＮＤ・・・基準電位、Ｐ・・・記憶領域、Ｒ・・・抵抗、Ｒ・・・抵抗値、Ｓ・・・半導体基板、Ｗ１・・・ワード配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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