(57)【要約】【課題】コンタクトホールをワード線上に精度良く開口できない場合でも、周辺回路からの電気信号がワード線を介して確実に制御ゲートに伝達される構造の不揮発性半導体記憶装置およびその製造方法を提供すること。【解決手段】半導体基板上に複数本のワード線（１０＿１，…）と複数本のビット線（２０＿１，…）とが配置され、ワード線とビット線との交差部にメモリセルを有している。ワード線と上層の金属配線とのコンタクト部においては、ワード線（たとえば１０＿２）を形成するポリシリコンの下部に、コンタクト部（たとえば１２＿２）を包含するポリシリコン領域１００＿２が、コンタクトを形成する際のエッチングストップ層として形成される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
半導体基板上に複数本のワード線と複数本のビット線とが配置され、ワード線とビット線との交差部にメモリセルを有する不揮発性半導体記憶装置であって、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、平面視において少なくとも前記ワード線と上層の金属配線とのコンタクト部を包含する、第１形状のエッチングストップ層と、
前記エッチングストップ層上に形成された第２絶縁膜と、
前記ワード線として、前記第２絶縁膜上に形成された帯状の第２ポリシリコン膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記エッチングストップ層は、前記メモリセルの浮遊ゲートと同一の材料によって形成された
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記エッチングストップ層は、第１ポリシリコン膜である
請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１形状は矩形であって、その矩形の各辺は、平面視において前記コンタクト部から所定距離離間して形成された
請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に複数本のワード線と複数本のビット線とが配置され、ワード線とビット線との交差部にメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜をパターニングし、前記メモリセルの浮遊ゲートを形成するとともに、前記ワード線と上層の金属配線とのコンタクト部を包含する第１形状を形成する工程と、
前記第１ポリシリコン膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に帯状の第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜をパターニングし、前記メモリセルの制御ゲートを形成するとともに、ワード線としての帯状領域を形成する工程と、
前記第２ポリシリコン膜上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜をエッチングし、前記コンタクト部のためのコンタクトホールを第２ポリシリコン膜上に開口する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１形状は矩形であって、その矩形の各辺は、平面視において前記コンタクト部から所定距離離間して形成される
請求項５記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートを含むスタック型ゲート構造の不揮発性半導体記憶装置およびその製造方法に係り、特に、かかる不揮発性半導体記憶装置の製造不良を低減させるための改良技術に関する。
【背景技術】
【０００２】
従来、ＥＥＰＲＯＭなどの不揮発性半導体記憶装置（例えば、下記特許文献１参照）では、平面上にワード線とビット線とが交差し、その交差部において、浮遊ゲート（フローティングゲート）および制御ゲート（コントロールゲート）からなるスタック型ゲート構造のトランジスタが形成されるメモリアレイを備えている。
このような不揮発性半導体記憶装置では、制御ゲートをポリシリコン等の導電性膜によって形成している。このポリシリコンをメモリアレイの周辺の回路（周辺回路）と導通させてワード線を形成するためには、通常、コンタクトを開口し、そのコンタクトを介してポリシリコンと周辺回路における金属配線（例えば、アルミニウム配線）とを接続させる必要がある。
【０００３】
【特許文献１】特開平７−２４９７４６号公報（図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、近年、半導体記憶装置における微細加工技術の進展に伴い、隣接するワード線（ポリシリコン）の間隔が狭まってきている。これにより、上述したコンタクトを開口する際、制御ゲートが形成されるポリシリコン上に精度良く開口することが困難になってきている。ポリシリコン上に精度良く開口できない場合には、周辺回路における金属配線が不揮発性半導体記憶装置の基板と導通するなどの不良が発生する虞がある。すなわち、コンタクトを開口するプロセスでは、開口不良を避けるためにオーバーエッチングが行われるが、このオーバーエッチングによりフィールド酸化膜がエッチングされ、コンタクトが基板にまで達する虞がある。コンタクトが基板にまで達すると、周辺回路からの電気信号がワード線を介して制御ゲートに伝達されないという不具合が発生する。
その一方で、隣接するワード線（ポリシリコン）の間隔にかかわらずコンタクトをポリシリコン上に精度良く開口させることには、製造装置の能力等から限界がある。
【０００５】
以上の観点から、コンタクトホールをワード線上に精度良く開口できない場合でも、周辺回路からの電気信号がワード線を介して確実に制御ゲートに伝達される構造の不揮発性半導体記憶装置およびその製造方法が望まれていた。
【課題を解決するための手段】
【０００６】
この発明の不揮発性半導体記憶装置は、半導体基板上に複数本のワード線と複数本のビット線とが配置され、ワード線とビット線との交差部にメモリセルを有しており、
半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に形成され、平面視において少なくともワード線と上層の金属配線とのコンタクト部を包含する、第１形状のエッチングストップ層と、エッチングストップ層上に形成された第２絶縁膜と、ワード線として第２絶縁膜上に形成された帯状の第２ポリシリコン膜と、を備える。
【０００７】
この発明の不揮発性半導体記憶装置によれば、ワード線（第２ポリシリコン膜）と上層の金属配線とのコンタクト部にコンタクトホールを開口する際のエッチング工程において、コンタクトホールを第２ポリシリコン膜上に精度良く開口できない場合であっても、第２ポリシリコン膜の下部にあるエッチングストップ層がコンタクト部を包含する形状（第１形状）にて形成されているので、エッチングがこのエッチングストップ層にて停止する。したがって、半導体基板を損傷せず、接合不良が生じない。
【０００８】
この発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に複数本のワード線と複数本のビット線とが配置され、ワード線とビット線との交差部にメモリセルを有する不揮発性半導体記憶装置に対する製造方法であって、半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜上に第１ポリシリコン膜を形成する工程と、第１ポリシリコン膜をパターニングし、メモリセルの浮遊ゲートを形成するとともに、ワード線と上層の金属配線とのコンタクト部を包含する第１形状を形成する工程と、第１ポリシリコン膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に帯状の第２ポリシリコン膜を形成する工程と、第２ポリシリコン膜をパターニングし、メモリセルの制御ゲートを形成するとともに、ワード線としての帯状領域を形成する工程と、第２ポリシリコン膜上に層間絶縁膜を堆積する工程と、層間絶縁膜をエッチングし、コンタクト部のためのコンタクトホールを第２ポリシリコン膜上に開口する工程と、を備える。
【０００９】
この発明の不揮発性半導体記憶装置の製造方法によれば、層間絶縁膜をエッチングし、コンタクト部のためのコンタクトホールを第２ポリシリコン膜上に開口する工程（コンタクトホールのエッチング工程）が行われる前に、第１ポリシリコン膜がコンタクト部を包含する形状（第１形状）にてすでに形成されている。そして、コンタクトホールのエッチング工程において、コンタクトホールを第２ポリシリコン膜上に精度良く開口できない場合であっても、第２ポリシリコン膜の下部に形成された第１形状の第１ポリシリコン膜がエッチングストップ層として機能する。したがって、この製造方法によって製造された不揮発性半導体記憶装置では、コンタクトホールのエッチング工程によって半導体基板を損傷せず、接合不良が生じない。
また、この製造方法では、第１ポリシリコン膜をパターニングすることによって、メモリセルの浮遊ゲートと、ワード線と上層の金属配線とのコンタクト部を包含する第１形状とが同時に形成される。したがって、エッチングストップ層としての第１ポリシリコン膜の形成に対して追加の工程を要しない。
【発明の効果】
【００１０】
本発明によれば、コンタクトホールをワード線上に精度良く開口できない場合でも、周辺回路からの電気信号がワード線を介して確実に制御ゲートに伝達することができる。
【発明を実施するための最良の形態】
【００１１】
＜第１の実施形態＞
以下、本発明の不揮発性半導体記憶装置の一実施形態であるＥＥＰＲＯＭについて説明する。
【００１２】
図１は、この発明の第１の実施形態に係るＥＥＰＲＯＭのメモリセルアレイの一部分を示す平面図である。図２〜図９は、この発明に係る製造方法を工程順に示す断面図である。なお、図２〜図７において、（Ａ−Ａ），（Ｂ−Ｂ），（Ｃ−Ｃ）はそれぞれ図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う断面図を示している。すなわち、（Ａ−Ａ）および（Ｂ−Ｂ）は、それぞれメモリセルにおけるビット線方向およびワード線方向の断面図である。また、（Ｃ−Ｃ）は、複数のワード線（後述するワード線１０＿１〜１０＿３）の断面図であって、特に、その一部のワード線（後述するワード線１０＿２）と上部の金属配線とのコンタクト部の位置における断面について示している。
図８〜図９は、図１におけるＣ−Ｃ線に沿う断面図を示している。
【００１３】
（ＥＥＰＲＯＭの全体構成）
図１を参照すると、このＥＥＰＲＯＭでは、複数本のワード線１０＿１，１０＿２，１０＿３，１０＿４，１０＿５，…と、複数本のビット線２０＿１，…とが配置され、ワード線とビット線との交差部に設けられるメモリセルからなるメモリアレイ５を有している。たとえば、ワード線１０＿２とビット線２０＿１の交差部には、メモリセル２＿２１が形成される。各ワード線１０＿１〜１０＿５は、ポリシリコンによって形成され、それぞれコンタクト１２＿１〜１２＿５を介して金属配線３０＿１〜３０＿５と接続される。
なお、図では、メモリアレイ５が形成される領域をセル領域（ＣＡ）、コンタクト１２＿１〜１２＿５が形成される領域を周辺領域（ＰＡ）と称する。
【００１４】
（ＥＥＰＲＯＭの製造方法）
次に、図２〜図８を参照して、本実施形態に係るＥＥＰＲＯＭの製造方法について、順を追って説明する。
【００１５】
先ず、半導体基板５０表面を熱酸化することで、例えば膜厚が１００Å程度のシリコン酸化膜を形成する。続いて、既存のＬＰＣＶＤ（減圧ＣＶＤ）法を用いることで、シリコン酸化膜上に、例えば膜厚が１０００Å程度のシリコン窒化膜を形成する。そして、フォトリソグラフィおよびエッチングによって、シリコン酸化膜およびシリコン窒化膜をパターニングする。このエッチングによって露出された半導体基板５０表面を熱酸化することによって、図２（Ｂ−Ｂ）に示すように、半導体基板５０上に選択的に素子分離膜５１を形成する。この素子分離膜５１によって素子形成領域が画定される。
なお、素子分離膜５１が形成された後、シリコン酸化膜およびシリコン窒化膜は除去される。
【００１６】
次に、素子形成領域表面上に例えば９００℃のドライ酸化条件で膜厚１００Åのシリコン酸化膜５２（第１絶縁膜）を形成する。さらに、シリコン酸化膜５２上にＬＰＣＶＤ法により例えば５００Åの膜厚のポリシリコン５３（第１ポリシリコン膜）を堆積する。これにより、図３に示すような構造が形成される。
なお、この後、ポリシリコン５３には、イオン注入法あるいは気相拡散により、リン（Ｐ）あるいは砒素（Ａｓ）が２Ｅ２０［１／ｃｍ３］の濃度で導入される。
【００１７】
次に、フォトリソグラフィにより、浮遊ゲートのゲート幅に相当する領域を被覆し、ポリシリコン５３とシリコン酸化膜５２とを順に異方性エッチングを行うことによって、図４（Ｂ−Ｂ）に示すように、トンネル酸化膜（シリコン酸化膜５２）と浮遊ゲート（ポリシリコン５３）がパターニングされる。
なお、このプロセスでは、図４（Ｃ−Ｃ）に示すように、上部の金属配線とのコンタクト部が形成されるワード線１０＿２の位置、すなわち、略中央位置において、ポリシリコン５３が同時にパターニングされる。このワード線のコンタクト部におけるポリシリコン５３のパターニング形状（第１形状）は、後述するように、少なくともワード線と上層の金属配線とのコンタクト部を包含する形状となっている。
【００１８】
次に、ポリシリコン５３上に例えば９５０℃のドライ酸化条件で膜厚１００Åのシリコン酸化膜５４（第２絶縁膜）を形成する。さらに、シリコン酸化膜５４上にＬＰＣＶＤ法により例えば１０００Åの膜厚のポリシリコン５５（第２ポリシリコン膜）を堆積する。これにより、図５に示すような構造が形成される。
なお、この後、ポリシリコン５５には、イオン注入法あるいは気相拡散により、リン（Ｐ）あるいは砒素（Ａｓ）が４Ｅ３０［１／ｃｍ３］の濃度で導入される。
【００１９】
次に、ＣＶＤ法にて、１０００Å程度の膜厚を有するシリサイド膜として、例えばタングステンシリサイド（ＷＳｉｘ）膜５６を堆積する。さらに、ＣＶＤ法にて、１０００Å程度の膜厚を有するＮＳＧ（Nondoped Silicate Glass）膜５７を堆積する。これにより、図６に示すような構造が形成される。
【００２０】
次に、フォトリソグラフィにより、制御ゲートに要する所定の領域を被覆した後、異方性エッチングを行うことによって、図７（Ａ−Ａ）に示すように、メモリセルのゲートがパターニングされる。このとき、図７（Ｃ−Ｃ）に示すように、ワード線（ポリシリコン５５）も同時にパターニングされる。
【００２１】
次に、１００Å程度の膜厚を有するマスク酸化膜をパターニングしてゲート上に配置した後、リン（Ｐ）あるいは砒素（Ａｓ）を１Ｅ１５［１／ｃｍ２］程度のドーズ量でイオン注入して、ソース／ドレイン領域となる拡散層をゲートの両側に形成する。
【００２２】
次に、図８および図９を参照して、ワード線と金属配線とのコンタクト形成工程について説明する。図８および図９は、図７（Ｃ−Ｃ）に示した素子の状態を起点として、その形成工程を順に示している。なお、図示しないが、このプロセスでは、メモリセルのゲート領域およびソース／ドレイン領域上にもコンタクトホールが同時に開口され、金属配線が形成されることになる。
【００２３】
先ず、図８（ａ）（図７（Ｃ−Ｃ）と同じ）に示したように形成された素子上に、層間絶縁膜としてのＢＰＳＧ(Boro-Phospho Silicate Glass)膜５８を、例えば１０００ｎｍの膜厚で堆積する（図８（ｂ））。さらに、フォトリソグラフィと異方性エッチングを用いて、ワード線としてのポリシリコン５５の一部表面が露出するコンタクトホール５８ａを開口する（図８（ｃ））。この異方性エッチングとして、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）が用いられるが、その際、開口不良が生じないようにオーバーエッチングが行われる。
次に、図９に示すように、スパッタ法あるいはＣＶＤ法により、コンタクトホール５８ａ内にタングステン（Ｗ）などの導電体を充填し、さらに、フォトリソグラフィと異方性エッチングを用いて、ＢＰＳＧ膜５８上に、金属配線としてのアルミニウムをパターニングすることによって、ワード線としての金属配線３０＿２を形成する。
【００２４】
（ワード線と金属配線とのコンタクト部の構成）
上述した製造方法によって形成されたＥＥＰＲＯＭの構成のうち、ワード線と金属配線とのコンタクト部の構成について、図９および図１０を参照して、以下説明する。
【００２５】
上述した製造方法によって、実施形態に係るＥＥＰＲＯＭでは、図９に示したように、ワード線１０＿２と金属配線３０＿２とのコンタクト部において、ワード線１０＿２としてのポリシリコン５５の下部領域に、ポリシリコン５３が形成される。このようなポリシリコンの２層構造は、ワード線１０＿２と金属配線３０＿２との接続部のみならず、複数のワード線のうち、コンタクト部におけるポリシリコン５５のパターン形状の面積が比較的小さいワード線（本実施形態では、ワード線１０＿２，１０＿４）に適用される。
【００２６】
図１０は、ワード線１０＿２と金属配線３０＿２のコンタクト部、および、ワード線１０＿４と金属配線３０＿４のコンタクト部のポリシリコン２層構造において、下部のポリシリコン５３（第１ポリシリコン膜）のパターニング形状（第１形状）を示す図である。図１０において、このパターニング形状は、領域１００＿２，１００＿４で示してある。
図１０に示すように、ワード線１０＿２と金属配線（３０＿２；図１参照）のコンタクト部において、下部のポリシリコン５３の領域１００＿２の端部は、コンタクト１２＿２からビット線の方向に対して両側に距離Ｄ１離間し、かつ、コンタクト１２＿２からワード線の方向に対して両側に距離Ｄ２離間して形成される。同様に、ワード線１０＿４と金属配線（３０＿４；図１参照）のコンタクト部において、下部のポリシリコン５３の領域１００＿４の端部は、コンタクト１２＿４からビット線の方向に対して両側に距離Ｄ１離間し、かつ、コンタクト１２＿４からワード線の方向に対して両側に距離Ｄ２離間して形成される。
なお、図１０に示したようなポリシリコン５３のパターニングは、図４に示したように、メモリセルの浮遊ゲートのパターニングと同時に行われるため、追加の工程は発生しない。
【００２７】
次に、かかるコンタクト部の構成による効果について説明する。図１１は、コンタクト部の構成による効果について説明するための図であって、コンタクトを形成する際のエッチングがポリシリコン５５上に精度良く行われない場合を示している。
【００２８】
一般に、ＥＥＰＲＯＭにおいて、隣接するワード線（ポリシリコン）の間隔が狭い場合には、ポリシリコン５５上に精度良くコンタクトホール５８ａを開口することが難しいことがある。本実施形態に係るＥＥＰＲＯＭでは、ポリシリコン５５上に精度良くコンタクトホール５８ａを開口できず、その開口位置が元々意図した位置から前後または左右にずれた場合には、図１１に示すように、コンタクトホール５８ａのエッチングは、ポリシリコン５３まで達して停止する。すなわち、ワード線と金属配線のコンタクト部のポリシリコン２層構造のうち、下部のポリシリコン５３は、酸化膜に対して選択比が約５０倍と高いため、エッチングストップ層として機能する。したがって、本実施形態に係るＥＥＰＲＯＭでは、コンタクトをワード線上に精度良く開口できない場合でも、周辺回路からの電気信号がワード線を介して確実に制御ゲートに伝達されることになる。
【００２９】
なお、一般的に、ポリシリコン５５にて形成されるワード線（１０＿１〜１０＿３）間の間隔に関しては、パターニングの精度の観点から、その最小値が設計ルール上規定されていることが多い。したがって、隣接するワード線の間隔が狭く、これ以上ワード線（ポリシリコン５５）の幅を拡げることができない場合に、実施形態に係るＥＥＰＲＯＭは特に有効である。
【００３０】
また、図１０に示したように、コンタクト部において、エッチングストップ層としてのポリシリコン５３は、コンタクトを略中心としてビット線方向に距離Ｄ１、ワード線方向に距離Ｄ２が確保された領域に形成されるが、この距離Ｄ１，Ｄ２は、コンタクトの形成プロセスにおけるフォトリソグラフィのレジストパターンの精度によって決定することが好ましい。すなわち、距離Ｄ１，Ｄ２をコンタクト形成時のレジストパターンの精度を許容する程度の大きさに設定すれば、常に下部のポリシリコン５３がエッチングストップ層として機能することになる。
【００３１】
以上説明したように、本実施形態に係るＥＥＰＲＯＭによれば、ワード線と金属配線のコンタクト部において、コンタクトホールを略中心とした一定領域のポリシリコン５３（第１ポリシリコン層）を設けたので、コンタクトをワード線上に精度良く開口できない場合でも、そのポリシリコン５３がエッチングストップ層として機能し、基板までオーバーエッチングされることがない。したがって、隣接するワード線の間隔が狭い場合でも、実施形態に係るＥＥＰＲＯＭでは、接合不良による不具合が生じない。
【００３２】
なお、本実施形態で説明した、ワード線と金属配線のコンタクト部のポリシリコン２層構造のうち、エッチングストップ層として機能する下部の材料はポリシリコンに限られず、他の材料を適用することもできる。その材料は、酸化膜に対して選択比が高く、エッチングストップ層として機能するものであればよい。
また、メモリセルの浮遊ゲートの材料として上述したポリシリコンを用い、ワード線と金属配線のコンタクト部のエッチングストップ層として、ポリシリコン以外の材料を用いることもできる。たとえば、タングステンシリサイド（ＷＳｉｘ）やタングステン（Ｗ）などの金属材料は、酸化膜に対してエッチングの選択比が高いため、エッチングストップ層として用いることができる。但し、メモリセルの浮遊ゲートの材料と、ワード線と金属配線のコンタクト部のエッチングストップ層の材料とが異なる場合には、両者を同時にパターニングできないため、工程が増加する。したがって、製造工程の省力化の観点から、エッチングストップ層は、メモリセルの浮遊ゲートと同一の材料によって同時にパターニングできることが好ましい。
【００３３】
＜第２の実施形態＞
以下、本発明の不揮発性半導体記憶装置の別の実施形態であるＥＥＰＲＯＭについて説明する。
図１２は、本実施形態に係るＥＥＰＲＯＭにおいて、ポリシリコン２層構造における下部のポリシリコン５３（第１ポリシリコン膜）のパターニング形状を示す平面図である。図１２において、このパターニング形状は、領域１００＿１〜１００＿５で示してある。
図１２に示すように、本実施形態に係るＥＥＰＲＯＭでは、第１の実施形態と異なり、一部のワード線のコンタクト部のみならず、すべてワード線（１１＿１〜１１＿５）と金属配線とのコンタクト部において、各コンタクトを略中心とした一定領域のポリシリコン５３が形成される。すなわち、コンタクト１２＿１〜１２＿５の下方には、ポリシリコン５３を第１層、ポリシリコン５５を第２層とするポリシリコンの２重構造が形成され、第１層である第１ポリシリコン５３は、各コンタクトを略中心とした領域１００＿１〜１００＿５にパターニングされる。
【００３４】
第１の実施形態と同様、領域１００＿１〜１００＿５にパターニングされるポリシリコン５３は、エッチングストップ層として機能する。
なお、この領域１００＿１〜１００＿５にパターニングされるポリシリコン５３は、第１の実施形態と同様、メモリセルの浮遊ゲートのパターニングと同時に形成されることが好ましい。また、ポリシリコン５３以外の材料によって領域１００＿１〜１００＿５を形成してもよいが、その場合は、メモリセルの浮遊ゲートと同一の材料であることが好ましい。
【００３５】
本実施形態に係るＥＥＰＲＯＭは、すべてのワード線と金属配線とのコンタクト部において、コンタクトの位置ずれを許容するためのポリシリコン５３をパターニングしているため、ワード線（ポリシリコン５５）のパターニング自由度が、第１の実施形態と比較して向上することになる。したがって、図１２に示すように、すべてワード線（１１＿１〜１１＿５）を直線的に形成させることができる。
【００３６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更その他の改変なども含まれる。
【００３７】
たとえば、上記実施形態ではトンネル酸化膜に熱酸化膜を用いたが、その形成条件は上記以外でもよく、また窒化酸化膜のような絶縁膜を使用してもよい。また、上記実施形態では浮遊ゲート上の絶縁膜を酸化膜単層によって形成しているが、ＯＮＯ膜によって形成してもよく、それらの形成条件も熱酸化ではなくＣＶＤ法による形成でもよい。上述した実施形態では金属配線層にアルミニウムを用いているが、ＷＳｉのようなシリサイド、もしくはポリシリコンとシリサイドの積層膜を用いてもよい。
【図面の簡単な説明】
【００３８】
【図１】実施形態に係るＥＥＰＲＯＭのメモリセルアレイの一部分を示す平面図である。
【図２】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図３】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図４】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図５】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図６】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図７】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図８】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図９】実施形態に係るＥＥＰＲＯＭの製造方法を示す断面図である。
【図１０】実施形態に係るＥＥＰＲＯＭにおいて、ポリシリコン２層構造における下部のポリシリコンのパターニング形状を示す平面図である。
【図１１】実施形態に係るＥＥＰＲＯＭの効果について説明するための図である。
【図１２】別の実施形態に係るＥＥＰＲＯＭにおいて、ポリシリコン２層構造における下部のポリシリコンのパターニング形状を示す平面図である。
【符号の説明】
【００３９】
５…メモリアレイ
１０＿ｍ（ｍ：１，２，…）…ワード線
１０＿ｎ（ｎ：１，２，…）…ビット線
５２…シリコン酸化膜（第１絶縁膜）
５３…ポリシリコン（第１ポリシリコン膜）
５４…シリコン酸化膜（第２絶縁膜）
５５…ポリシリコン（第２ポリシリコン膜）
５８…ＢＰＳＧ膜（層間絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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