(57)【要約】      （修正有）【課題】記憶層に含まれる記憶用薄膜の抵抗状態が変化することを利用して記憶される情報を安定して保持することができ、信頼性の高い記憶素子を提供する。【解決手段】第１の電極１と、第２の電極５との間に、熱伝導率が１５Ｗ／ｍＫ以上である絶縁層２と、希土類元素酸化物からなる記憶用薄膜３と、イオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層４とを積層した記憶層６が挟まれて構成され、記憶層６と一方の電極１とが、絶縁層２に形成された開口部を通じて接続される記憶素子１０を構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極との間に、絶縁層と記憶層が挟まれて構成され、
前記記憶層が、記憶用薄膜と、イオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層とを積層してなり、
前記記憶用薄膜が、希土類元素酸化物からなり、
前記記憶層と一方の電極とが、前記絶縁層に形成された開口部を通じて接続され、
前記絶縁層の熱伝導率が１５Ｗ／ｍＫ以上である
ことを特徴とする記憶素子。
【請求項２】
前記イオン源層が、Ｔｅ，Ｓｅ，Ｓから選ばれる１種以上の元素を含有することを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記絶縁層が、窒化ケイ素、酸化アルミニウム、炭化ケイ素から選ばれる１種類以上によって構成されることを特徴とする請求項１に記載の記憶素子。
【請求項４】
前記絶縁層が、Ｓｉ３Ｎ４，Ａｌ２Ｏ３，ＳｉＣから選ばれる１種類以上によって構成されることを特徴とする請求項１に記載の記憶素子。
【請求項５】
前記記憶層に、電圧パルスもしくは電流パルスを印加することにより、前記記憶層のインピーダンスが変化して、情報の記録が行われることを特徴とする請求項１に記載の記憶素子。
【請求項６】
第１の電極と、第２の電極との間に、絶縁層と記憶層が挟まれて構成され、前記記憶層が、記憶用薄膜と、イオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層とを積層してなり、前記記憶用薄膜が、希土類元素酸化物からなり、前記記憶層と一方の電極とが、前記絶縁層に形成された開口部を通じて接続され、前記絶縁層の熱伝導率が１５Ｗ／ｍＫ以上である記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されてなる
ことを特徴とする記憶装置。
【請求項７】
隣接する複数の前記記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されていることを特徴とする請求項６に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。この特性を利用して、メモリデバイスを構成することが可能である（例えば、特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体より成る、ガラス材料又は半導体材料であり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料（例えば、ＡｓＳＡｇ，ＧｅＳｅＡｇ，ＧｅＳＡｇ，ＡｓＳＣｕ，ＧｅＳｅＣｕ，ＧｅＳＣｕ等のように、Ｃｕ，Ａｇ，Ｚｎを含むカルコゲナイドガラスが好適とされている。）からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
なお、他方の電極は、イオン導体を含む材料に実質的に溶解しない、タングステン、ニッケル、モリブデン、白金、メタルシリサイド等により形成されている。
そして、例えば、記憶素子とダイオード或いはＭＯＳトランジスタのような選択素子とを接続してメモリセルを形成し、このメモリセルをアレイ状に配置してメモリデバイスを構成することができる。
【０００９】
この構成の記憶素子では、２つの電極に閾値電圧以上のバイアス電圧を印加することにより、イオン導体内にある導電性イオン（Ｃｕ，Ａｇ，Ｚｎ等のイオン）が負電極方向に移動して、負電極に達することにより電着が生じる。さらに、この電着が、例えば樹枝状（デンドライト）に成長し、正電極に達することにより電流パスが形成されるため、イオン導体の抵抗値が高抵抗から低抵抗に変化する。これにより、記憶素子に情報の記録を行うことができる。
【００１０】
また、２つの電極に、上述のバイアス電圧と逆極性の電圧を印加することにより、樹枝状の電流パスを形成していた導電性イオンが、イオン導体中に溶解することによって、電流パスが消滅し、抵抗値が初期の高抵抗の状態に戻る。これにより、記録した情報の消去動作を行っている。
【００１１】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＡｇもしくはＣｕを含み、それらの電極にＧｅ−ＳもしくはＧｅ−Ｓｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、温度上昇によりカルコゲナイド薄膜が結晶化を生じる。そして、この結晶化に伴って材料の特性が変化し、本来は高い抵抗の状態でデータを保持している部分が、高温環境下或いは長期保存時に低い抵抗の状態に変化する等の問題を有する。
【００１２】
そこで、さらに電極とイオン導体の間に、イオン導体と電極との間をイオンが移動することを制限するバリア層として希土類酸化膜を挿入した構成の記憶素子も提案されている（例えば、特許文献２参照）。
【００１３】
このように希土類酸化膜から成るバリア層が形成されている構成の記憶素子では、閾値電圧以上の記録電圧の印加により、Ｃｕ，Ａｇ，Ｚｎが含まれた電極層からＣｕ，Ａｇ，Ｚｎがイオン化して、希土類酸化膜に拡散していき、他電極側で電子と結合して析出する、或いは、希土類酸化膜内部に拡散した状態で留まる。すると、希土類酸化物薄膜内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、希土類酸化物薄膜内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、希土類酸化膜の抵抗値が低くなる。
【００１４】
また、上述と逆極性の電圧を印加することにより、希土類酸化膜内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎが再びイオン化して、希土類酸化膜内を移動して電極層側に戻り、希土類酸化膜の抵抗値は高くなる。
【００１５】
この希土類酸化膜の抵抗変化による記憶素子は、微細化していった場合においても、特に高温環境下及び長期のデータ保持安定性に優れた特性を有すると報告されている。
【００１６】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【特許文献２】特開２００５−１９７６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅ−ＳもしくはＧｅ−Ｓｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、イオン源層に含まれるＣｕ，Ａｇ，Ｚｎが、外部高温環境下において希土類酸化膜及び層間絶縁層に容易に拡散してしまい、長期データ保存時においても、高抵抗状態を維持することが困難であるという問題を生じている。
【００１８】
例えば、電流パスが消滅し、抵抗値が高抵抗の状態にある記憶素子に対し、情報の読み出しのための電流を流した場合には、記憶素子の内部に対して、瞬間的に１０００℃程度の熱が加わることが計算によって予測されている。
このように、記憶素子に対して、電流を繰り返し流すことによって、素子内に多量の熱が発生する。
【００１９】
そして、従来、層間絶縁膜として使用されていたＳｉＯ２は、導電性イオンの拡散を受けやすいため、記憶素子に対して電流を繰り返し流すことによって、素子に多量の熱が発生した場合に、イオン源層に含まれるＣｕ，Ａｇが、層間絶縁膜に拡散してしまう。
このため、高抵抗状態を維持することが困難となり、情報の劣化が発生すると考えられる。
【００２０】
上述した問題の解決のため、本発明においては、記憶用薄膜に記録された情報を安定して保持することができ、信頼性の高い記憶素子及びこれを用いた記録装置を提供するものである。
【課題を解決するための手段】
【００２１】
本発明の記憶素子は、第１の電極と、第２の電極との間に、絶縁層と記憶層が挟まれて構成され、記憶層が、記憶用薄膜と、イオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層とを積層してなり、記憶用薄膜が、希土類元素酸化物からなり、記憶層と一方の電極とが、絶縁層に形成された開口部を通じて接続され、前記絶縁層の熱伝導率が１５Ｗ／ｍＫ以上であることを特徴とする。
【００２２】
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００２３】
上述の本発明の記憶素子の構成によれば、第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、この記憶層が、記憶用薄膜の上にイオン化するＣｕ，ＡｇもしくはＺｎを含有するイオン源層を積層して成ることにより、記憶層に含まれる記憶用薄膜の抵抗状態が変化することを利用して情報を記憶することが可能になる。
【００２４】
具体的には、例えば、Ｃｕを含有するイオン源層側の一方の電極に正電位を印加して記憶素子に正電圧をかけると、イオン源層に含まれているＣｕがイオン化して記憶用薄膜内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、記憶用薄膜中に留まり絶縁層の不純物準位を形成することによって、記憶用薄膜の抵抗値が低くなり、記憶用薄膜を含む記憶層の抵抗値が低くなるので、これにより情報の書き込みを行うことが可能になる。
また、この状態から、イオン源層側の一方の電極に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００２５】
また、記憶層と一方の電極とが、絶縁層に形成された開口部を通じて接続されているので、絶縁層が、記憶層と電極との接触面積を規定している。そして、この絶縁層として、熱伝導率が１５Ｗ／ｍＫ以上である絶縁材料を用いることにより、高温環境下において、記憶素子にかかる熱を、この熱伝導性の高い絶縁材料によって放熱することが可能である。
このため、高温環境下におけるイオン源層に含まれるＣｕ，Ａｇ及びＺｎ等の、熱による記憶用薄膜や、絶縁層等への拡散を抑制することが可能である。
【発明の効果】
【００２６】
上述の本発明の記憶素子によれば、高温環境下においても、記憶用薄膜に記録された情報の保持特性を改善することができる。
また、本発明の記憶素子を用いることにより、安定性及び耐久性に優れた記憶装置を構成することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の一実施の形態として記憶素子１０の概略構成図（断面図）を図１に示す。
【００２８】
この記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板１１（図３参照）上でＣＭＯＳ回路部分との接続部である下部電極１が形成されていて、この下部電極１上に、開口部を有する絶縁層２と、記憶層６が形成され、この記憶層６上に上部電極５が形成されて構成されている。
そして、下部電極１と記憶層６とは、絶縁層２に形成された開口部を通じて接続されている。
【００２９】
下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，ＷＮ，ＴａＮ，シリサイド等を用いることができる。
【００３０】
上部電極５には、下部電極１と同様、通常の半導体プロセスに用いられる配線材料を用いることができる。
【００３１】
絶縁層２には、熱伝導率が１５Ｗ／ｍＫ以上である絶縁材料、例えば、窒化ケイ素、酸化アルミニウム、炭化ケイ素等を用いることができ、具体的には、Ｓｉ３Ｎ４，Ａｌ２Ｏ３，ＳｉＣ等を用いることができる。
なお、絶縁層２に形成される開口部の面積は、特に限定されない。例えば、図１に示したように、下部電極１の一部の面積のみに対応する開口部が形成されていてもよく、また、下部電極が充分小さい場合には、下部電極の面積と開口部の面積とが同一であってもよい。
また、絶縁層２は、例えば、１０ｎｍ以上の膜厚で形成する。これによって、記憶素子１０にかかる熱を、他の特性を低下させることなく効率的に放出することが可能になる。ただし、絶縁層２の膜厚は、記憶用薄膜３の抵抗率及び膜厚により、１０ｎｍよりも薄くすることが可能である。
【００３２】
記憶層６は、記憶用薄膜３と、記憶用薄膜３上に形成されるイオン源層４から構成される。
イオン源層４は、イオン化する元素（イオン源元素）、すなわちＣｕ，ＡｇもしくはＺｎを含有し、より好ましくは、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する。
【００３３】
記憶用薄膜３は、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる１種類もしくは２種以上の元素（希土類元素）の酸化物から形成される。
この記憶用薄膜３は、例えば、０．５ｎｍ〜１０ｎｍ程度の膜厚で形成する。このように、記憶用薄膜３の膜厚を薄くすることにより、通常絶縁材料である希土類酸化物等から成る記憶用薄膜３に電流を流すことが可能になる。
実際のメモリセル部分は、下部電極１と記録用薄膜３が接触する面積によって決められる。
【００３４】
イオン源層４は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕ，Ａｇ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
なお、このイオン源層４に、必要に応じて、Ｇｅや希土類元素等を添加することにより、耐熱性を向上させることができる。
【００３５】
上述した材料からなる記憶素子１０は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。そして、記憶用薄膜３は、記憶素子１０の他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子１０全体の抵抗値の変化は、主として記憶用薄膜３により影響される。従って、記憶用薄膜３の抵抗値の変化を利用して、記憶素子１０に情報の記録を行うことができる。
【００３６】
なお、上述した実施の形態の記憶素子１０では、下部電極１上に絶縁層と、酸化物層３１と記憶用薄膜３を形成し、記憶用薄膜３上に、イオン源層４を積層する構造としている。
しかし、下部電極１上に、Ｃｕ，ＡｇもしくはＺｎを含むイオン源層４と、記憶用薄膜３を順次積層して記憶層３を形成し、その上に絶縁層２と上部電極５を形成するような、上述した実施の形態の記憶素子１０と逆の積層順序の構成とすることもできる。
【００３７】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００３８】
まず、Ｃｕ，ＡｇもしくはＺｎが含まれたイオン源層４に接する上部電極５側が正に、記録用薄膜３に接する下部電極１側が負になるように、記憶素子１０に対して電圧を印加する。ここで、このとき、記憶素子１０に印加する電圧を、正電圧（＋）と定義し、以下同様に定義して説明する。
【００３９】
記憶素子１０への正電圧の印加により、イオン源層４からＣｕ，ＡｇもしくはＺｎがイオン化して、記憶用薄膜３内を拡散していき、下部電極１側で電子と結合して析出する、或いは、記憶用薄膜３内部に拡散した状態で留まる。
すると、記憶用薄膜３内部にＣｕ，ＡｇもしくはＺｎを多量に含む電流パスが形成される、或いは、記憶用薄膜３内部にＣｕ，ＡｇもしくはＺｎによる欠陥が多数形成されることによって、記憶用薄膜３の抵抗値が低くなる。
記憶用薄膜３以外の各層は、記憶用薄膜３の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜３の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００４０】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、この過程（記録過程）のみで記録が完結する。
【００４１】
また、ＲＡＭ或いはＥＥＰＲＯＭ等の記憶装置へ応用する場合には、記憶素子１０を抵抗値の高い状態に戻す消去過程が必要である。この消去過程においては、上部電極５側が負に、下部電極１側が正になるように、記憶素子１０に対して負電圧（−）を印加する。
記憶素子１０への負電圧の印加により、記憶用薄膜３内に形成されていた電流パス或いは不純物準位を構成していたＣｕ，ＡｇもしくはＺｎがイオン化して、記憶用薄膜３内を移動してイオン源層４側に戻る。
【００４２】
すると、記憶用薄膜３内からＣｕ，ＡｇもしくはＺｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜３の抵抗値が高くなる。記憶用薄膜３以外の各層は元々抵抗値が低いので、記憶用薄膜３の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
【００４３】
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００４４】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００４５】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
即ち、記憶素子１０の抵抗値の高低により、２値の情報を記憶させることができる。
【００４６】
記録後の抵抗値は、記憶素子１０のセルサイズ及び記憶用薄膜３の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分である。記録前の抵抗値が１００Ωであれば、記録後の抵抗値が５０Ω、あるいは、記録前の抵抗値が１００ｋΩであれば、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶用薄膜３の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜３の抵抗値は、例えば、記憶用薄膜３の厚みを変化させることによって制御することが可能である。
【００４７】
上述した記憶素子１０によれば、下部電極１と上部電極５との間に、記憶用薄膜３と、イオン源層４とが挟まれた構成である。このような構成により、例えば、Ｃｕ，ＡｇもしくはＺｎを含むイオン源層４側に正電圧（＋電位）を印加して、下部電極１側が負になるようにした場合に、記憶用薄膜３内に、Ｃｕ，ＡｇもしくはＺｎを多量に含む電流パスが形成される。これにより、記憶用薄膜３の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。
そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。
【００４８】
そして、記憶素子１０の抵抗値の変化、特に記憶用薄膜３の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００４９】
また、消去動作は、上述した記録後の状態の記憶素子１０に対して、Ｃｕ，ＡｇもしくはＺｎを含むイオン源層４側の上部電極５に負電圧（−電位）を印加して、記憶用薄膜３側の下部電極１側が正になるようにする。
これにより、記憶用薄膜３内に形成されていた、Ｃｕ，ＡｇもしくはＺｎによる電流パスが消滅して、記憶用薄膜３の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。
そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００５０】
また、上述の記憶素子１０の下部電極１と記憶層６との間に、熱伝導率の高い材料を用いた絶縁層２を形成することにより、高温環境下でイオン源層中のＣｕ，ＡｇもしくはＺｎが、記憶用薄膜３及び絶縁層２へ拡散することを抑制することができる。
【００５１】
従って、長期データ保存時において、情報の書き込みと消去及び情報の読み出しを繰り返して行った場合でも、記憶素子１０にかかる熱を、絶縁層によって放熱することができる。このため、高温環境下においても、記憶素子１０が安定して長期データを保存することができる。
【００５２】
本実施の形態の記憶素子１０は、具体的には、例えば次のようにして製造することができる。
【００５３】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＷから成る下部電極１を形成する。この後、必要であれば逆スパッタ等で、プラグ表面上の酸化物等を除去する。
【００５４】
次に、下部電極１の上部に、例えばＳｉ３Ｎ４からなる絶縁膜を成膜した後、下部電極１と、記憶層６とが接触するための開口部を形成するため、絶縁膜の開口部以外をマスクによって覆い、絶縁膜を選択的にエッチングする。このとき、例えば、開口部は円形状とし、直径３０ｎｍとする。
これにより、絶縁層２が形成される。
【００５５】
次に、絶縁層２の上部、及び絶縁層２に形成された開口部に、例えば、ガドリニウムターゲットを用いて、ガドリニウム膜を例えば膜厚３ｎｍで成膜した後、酸素プラズマによってガドリニウム膜を酸化する。
これにより、記憶用薄膜３が形成される。
【００５６】
次に、記憶用薄膜３の上部に、例えばＧｅＴｅＧｄ膜をＤＣマグネトロンスパッタリングにより形成する。
これにより、イオン源層４が形成される。
【００５７】
次に、イオン源層４上に、例えばＷ膜を成膜して、上部電極５を形成する。
【００５８】
その後、絶縁層２、記憶用薄膜３、イオン源層４及び上部電極５を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
【００５９】
次に、上部電極５に接続する配線層を形成することにより、記憶素子１０と共通電位を得るためのコンタクトとを接続する。
【００６０】
このようにして、記憶素子１０を製造することができる。
【００６１】
上述した構成の記憶素子１０を、多数マトリクス上に配置することにより、記憶装置（メモリ装置）を構成することができる。
この様な記憶装置の一形態の概略構成図（斜視図）を図２に示す。
【００６２】
この記憶装置は、各記憶素子１０に対して、下部電極１側に接続された複数のワード線ＷＬと、これらワード線ＷＬと直交する上部電極５側に設置された複数のビット線ＢＬとを有し、ワード線ＷＬとビット線ＢＬとの各交点に、記憶素子１０が配置されている。
このように形成されたメモリセル２０が、多数配置されることにより、メモリセルアレイが形成される。
図２に示した記憶装置では、３×３個のメモリセル２０がマトリクス状に配列された構成のメモリセルアレイを示している。
【００６３】
このような記憶装置では、上述した構成の記憶素子１０を用いて記憶装置を構成することにより、記録及び消去時の抵抗値の変動が少なくなる。このため、特に繰り返し動作を行った際のデータの劣化が少なくなり、情報の読み出しを安定して行うことができる。従って、動作の安定した、信頼性の高い記憶装置を実現することができる
【００６４】
また、例えば上部電極５に接続された配線をメモリセルアレイ全体に共通して形成し、記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図３及び図４に示す。図３は断面図であり、図４は平面図である。
【００６５】
図３及び図４に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子１０が、絶縁層２、記憶用薄膜３、イオン源層４及び上部電極５の各層を共有している。言い換えれば、各記憶素子１０が、それぞれ同一層の絶縁層２、記憶用薄膜３、イオン源層４及び上部電極５により構成されている。
【００６６】
そして、共通に形成された上部電極５は、プレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００６７】
図３に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５、金属配線層１６、プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図４参照）に接続される。
【００６８】
また、図４においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図４中２１は、記憶素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００６９】
図３及び図４に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
【００７０】
ここで、下部電極１に印加された電圧の極性が、上部電極５（プレート電極ＰＬ）の電位に比して負電位である場合には、記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に情報を記録することができる。
また、下部電極１に、上部電極５（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
【００７１】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００７２】
上述した実施の形態の記憶素子１０によれば、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込みおよび消去電圧閾値のばらつきが少ないという優れた特性を有する。
【００７３】
また、上述した実施の形態の記憶装置は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。したがって、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００７４】
（実施例）
次に、上述の記憶素子１０を実際に作製して、その特性を評価した。
実際の記憶装置では、図２〜４に示したように、アレイ状に記憶素子を配列させていたり、記憶素子部以外にもトランジスタ等の回路素子が存在したりするが、ここでは、図５に示すテストデバイス（特性評価用素子）を作製して特性の測定、評価を行った。
図５Ａに作製したテストデバイスの平面図、図５Ｂに図５ＡのテストデバイスのＡ−Ａ´断面図を示す。このテストデバイスにより、記憶素子の読み出し抵抗マージンを調べ、特性評価用テストデバイスの特性の測定、評価を行った。
【００７５】
この特性評価用テストデバイスは、シリコン基板上に各メモリセルの記憶素子１０に共通する下部電極１が成膜されている。そして、記憶素子１０の記憶用薄膜３及びイオン源層４から成る記憶層６が、下部電極１上の絶縁層２の開口部を通じて、下部電極１に接続された構成となっている。
さらに、記憶層６と下部電極１とが接続された部分がメモリセル２０となり、この部分の形状が図５Ａに示すように円形状となっている。
【００７６】
また、記憶素子１０の記憶層６は、メモリセル２０の周囲を含み、図５Ａに示す縦長の素子形成領域２３に形成されている。上部電極５は、素子形成領域２３に沿って縦長に形成されている。素子形成領域２３の左右に下部電極接続用端子パッド２４が形成され、上部電極５の両端に上部電極接続用端子パッド２５が形成されている。
【００７７】
（実施例１）
まず、厚さ２ｍｍのシリコン基板上に下部電極１として膜厚１００ｎｍのＷ膜と、絶縁層２として膜厚１０ｎｍのＳｉＣを順次成膜した。
その後、フォトリソグラフィを用いて、メモリセル２０となる絶縁層２の開口部と、下部電極１の接続用端子パッド２４以外の部分をマスクにより覆って、絶縁層２を選択的にエッチングした。このとき、メモリセル２０となる部分、即ち下部電極１上の絶縁層２の開口部の平面形状は円形とし、その直径は３０ｎｍとした。
【００７８】
次に、絶縁層２の開口部を覆うように、記憶用薄膜３として膜厚３ｎｍの酸化ガドリニウム膜と、イオン源層４として膜厚２０ｎｍのＣｕＧｅＴｅＧｄ膜と膜厚１２ｎｍのＣｕ膜とを順次成膜し、記憶素子１０の記憶層６となる積層膜を形成した。
【００７９】
次に、この記憶層６に対して、フォトリソグラフィを用いて、記憶素子１０の形成領域となる横２００μｍ×縦６００μｍの範囲をマスクした後に、Ａｒプラズマにより、記憶層６（３，４）をエッチングした。
さらに、上部電極５、下部電極接続用端子パッド２４及び上部電極接続用端子パッド２５となる部分を除いて、フォトリソグラフィを用いてマスクした後に、ＤＣマグネトロンスパッタ法を用いて、電極材料を成膜した。そして、公知のリフトオフ法によりマスクを除去して、それぞれ電極材料から成る、上部電極５、下部電極接続用端子パッド２４、上部電極接続用端子パッド２５を形成した。
なお、上部電極５、下部電極接続用端子パッド２４及び上部電極接続用端子パッド２５としては、膜厚２０ｎｍのＣｒ膜、膜厚１００ｎｍのＣｕ膜、膜厚１００ｎｍのＡｕ膜の積層膜を形成した。
【００８０】
このように、記憶素子１０の特性評価用テストデバイスを公知のエッチングおよびリソグラフィ技術によって作製した。
【００８１】
（実施例２）
絶縁層２に、膜厚１０ｎｍのＡｌ２Ｏ３を用いて成膜した以外は、実施例１と同様の方法で、実施例２の特性評価用テストデバイスを作製した。
【００８２】
（実施例３）
絶縁層２に、膜厚１０ｎｍのＳｉ３Ｎ４を用いて成膜した以外は、実施例１と同様の方法で、実施例３の特性評価用テストデバイスを作製した。
【００８３】
（比較例１）
絶縁層２に、膜厚５ｎｍのＺｒＯ２と、膜厚５ｎｍのＡｌ２Ｏ３との積層膜を用いて成膜した以外は、実施例１と同様の方法で、比較例１の特性評価用テストデバイスを作製した。
【００８４】
（比較例２）
絶縁層２に、膜厚１０ｎｍのＭｇＯを用いて成膜した以外は、実施例１と同様の方法で、比較例２の特性評価用テストデバイスを作製した。
【００８５】
（比較例３）
絶縁層２に、膜厚１０ｎｍのＳｉＯ２を用いて成膜した以外は、実施例１と同様の方法で、比較例３の特性評価用テストデバイスを作製した。
【００８６】
（特性評価）
実施例１〜３及び比較例１〜３で作製したテストデバイスを各１０００個作製し、それらすべてについて情報の書き込み及び消去の連続動作を１０００回行った後、情報の記録時及び消去時の抵抗が、１６０℃、２０ｈの外部環境下でどのように変化するかを測定し、各テストデバイスの記録抵抗保持率及び消去抵抗保持率を求めた。
なお、各テストデバイスの抵抗保持率を以下の式によって求めた。
抵抗保持率（％）＝（１６０℃、２０ｈ試験後の抵抗変化が１０％以内であった素子数／１０００）×１００
【００８７】
上記の式で求められた各テストデバイスの抵抗保持率と、各テストデバイスの絶縁層として用いた材料の熱伝導率を表１に示す。
また、各テストデバイスの記録抵抗保持率及び消去抵抗保持率と、各テストデバイスの絶縁層として用いた絶縁材料の熱伝導率との関係を図６に示す。図６において、縦軸は抵抗保持率（％）を示し、横軸は熱伝導率（Ｗ／ｍＫ）を示す。
【００８８】
【表１】
2008042034.tif 000003
【００８９】
表１によれば、実施例１〜３のテストデバイスは、記録抵抗保持率及び消去抵抗保持率
が良好な結果を示した。これに対して、比較例１〜３のテストデバイスは、記録抵抗保持率及び消去抵抗保持率が、実施例のテストデバイスに比べて低下している。
つまり、絶縁層に用いた材料の熱伝導性が高くなるほど、記録時及び消去時のデータ保持率が向上することが分かる。
特に、比較例１〜３のテストデバイスは、実施例のテストデバイスに比べて消去抵抗保持率が大きく低下している。これは、高温条件化において、イオン源層４中のＣｕが記憶用薄膜３に拡散し、テストデバイスの抵抗値が減少したために、消去抵抗保持率が減少したものと考えられる。
【００９０】
また、図６によると、消去抵抗変化が５％以下（消去抵抗保持率９５％以上）とするためには、熱伝導率が１５Ｗ／ｍＫ以上必要であることが分かる。
従って、高温環境下において、記録時及び消去時のデータ保持率を向上させ、記憶層に記録された情報の保持特性を向上させるためには、絶縁層として１５Ｗ／ｍＫ以上の熱伝導率を有する材料を用いることが必要である。
【００９１】
上述した本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。また、各記憶素子１０に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成することができる。さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続することができる。
【００９２】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルROM）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ROM）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ（ランダム・アクセス・メモリ）等、いずれのメモリ形態でも適用することが可能である。
【００９３】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００９４】
【図１】本発明の記憶素子の一実施の形態の概略構成図（断面図）である。
【図２】図１の記憶素子を用いた記憶装置の概略構成図（斜視図）である。
【図３】図１の記憶素子を用いたメモリセルアレイの概略構成図（断面図）である。
【図４】図１の記憶素子を用いたメモリセルアレイの概略構成図（平面図）である。
【図５】Ａ  特性評価用テストデバイスの概略構成図（平面図）である。          Ｂ  特性評価用テストデバイスの概略構成図（断面図）である。
【図６】絶縁膜の熱伝導性と抵抗保持率との関係を示す図である。
【符号の説明】
【００９５】
１  下部電極、２  絶縁層、３  記憶用薄膜、４  イオン源層、５  上部電極、６  記憶層、１０  記憶素子、１１  半導体基板、１２  素子分離層、１３  ソース／ドレイン領域、１４  ゲート電極、１５  プラグ層、１６  金属配線層、１７  プラグ層、１８  アクティブ領域、２０  メモリセル、２３  素子形成領域、２４  下部電極接続用端子パッド、２５  上部電極接続用端子パッド、ＢＬ  ビット線、ＰＬ  プレート電極、Ｔｒ  ＭＯＳトランジスタ、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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