(57)【要約】【課題】  ソース・ドレインとして金属電極が形成された電界効果トランジスタにおいて、短チャネル効果の発生及びリーク電流を抑制する。【解決手段】  半導体基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１５と、金属電極からなり半導体基板１１との界面にショットキー・バリアを形成するソース・ドレイン１２，１３とを具備してなる電界効果トランジスタを含む半導体装置であって、ソース側及びドレイン側の少なくとも一方の金属電極と半導体基板１１との界面に、正孔又は電子に対して、前導体基板１１と金属電極とのショットキー・バリアより低いバリアを形成する変調領域１０１，１０２が設けられている。【選択図】      図１４
2008053739.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、金属電極からなり前記半導体基板との界面にショットキー・バリアを形成するソース・ドレインとを具備してなる電界効果トランジスタを含む半導体装置であって、ソース側及びドレイン側の少なくとも一方の金属電極と前記半導体基板との界面に、正孔又は電子に対して、前記半導体基板と金属電極とのショットキー・バリアより低いバリアを形成する変調領域が設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体基板がシリコン基板で構成され、前記変調領域がＳｉＧｅで構成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース及びドレインに金属電極を用いたＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の多くに、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）が用いられている。ＭＯＳＦＥＴは、ゲート電極の長が短くなると、ソース拡散層とドレイン拡散層が接近し、おのおのの拡散層が形成する空乏層がゲート絶縁膜下のチャネル領域の大部分に広がり、ゲート電極の支配力を弱め、しきい値を低下させる（短チャネル効果）という問題点がある。
【０００３】
この短チャネル効果の解決方法として、図２３に示すショットキー・バリア型電界効果トランジスタ（ＳＢＭＯＳＦＥＴ）が提案されている。この構造では、ソース或いはドレインとして、不純物拡散層ではなく金属電極（ドレイン・シリサイド１２，ソース・シリサイド１３）を用い、金属電極１２，１３と基板１１との間にショットキー接合が形成される。なお、１４はゲート酸化膜、１５はゲート電極、１９はドレイン電極、２０はソース電極である。
【０００４】
図２４（ａ）にゼロバイアスにおける基板表面のエネルギー・バンドを示す。ゲート電圧Ｖg ＞０，ドレイン電圧Ｖd ＞０のバイアスを印加すると、エネルギー・バンドは図２４（ｂ）のようになる。このとき、電子はソース・シリサイド１３からトンネルによってチャネル領域に注入され、ドレイン・シリサイド１２に向かって走行する。
【０００５】
ＳＢＭＯＳＦＥＴの場合、不純物拡散層を用いたＭＯＳＦＥＴに比べてチャネル領域に広がる空乏層が小さいため、短チャネル効果に対して耐性が高くなる。しかし、ドレイン・シリサイド１２と基板１１の間のショットキー・バリアは、０．１〜０．３ｅＶ程度で、これより高いドレイン電圧Ｖd を印加するとドレイン／基板間のリーク電流が問題となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ＳＢＭＯＳＦＥＴは短チャネル効果に対して耐性が高いが、ショットキー・バリアより高いドレイン電圧を印加するとリーク電流が増大するという問題があった。
【０００７】
本発明の目的は、短チャネル効果の発生及びリーク電流を抑制し、動作特性の向上を図り得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【０００９】
本発明は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、金属電極からなり前記半導体基板との界面にショットキー・バリアを形成するソース・ドレインとを具備してなる電界効果トランジスタを含む半導体装置であって、ソース側及びドレイン側の少なくとも一方の金属電極と前記半導体基板との界面に、正孔又は電子に対して、前記半導体基板と金属電極とのショットキー・バリアより低いバリアを形成する変調領域が設けられていることを特徴とする。
【００１０】
本発明の好ましい実施態様を以下に記す。
【００１１】
前記半導体基板がシリコンから構成され、前記変調領域がＳｉＧｅで構成されている。
【００１２】
ソース又はドレイン側の前記金属電極の下部に、空乏層が前記金属電極を内包する前記半導体基板と反対伝導型の拡散層が形成されている。
【００１３】
前記金属電極のフェルミ・レベルが前記半導体基板のエネルギー・バンドギャップ中央よりも該基板と反対導電型のエネルギー端にシフトした領域を設けられている。
【００１４】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００１５】
第１導電型の半導体基板と第２導電型の不純物拡散層とによるｐｎ接合によって形成される空乏層が、金属電極を包み込むため、リーク電流が抑制される。また、不純物拡散層は、ゲート電極の端から離れて形成されているために、チャネル領域に空乏層が広がらないので、短チャネル効果に対して高い耐性を有する。従って、短チャネル効果の発生及びリーク電流を同時に抑制することができる。
【００１６】
ソース側の高濃度不純物領域がソース側の金属電極を包むため、金属／半導体界面のトンネル・バリアの形状が急峻になる。このため、キャリアのトンネル確率が増大し、従来のＳＢＭＯＳに比してドレイン電流が増大する。また、ドレイン側の不純物拡散層がゲート電極から離れ、且つその空乏層がドレイン側の金属電極を包む位置に形成されるので、従来のＭＯＳＦＥＴよりも高い短チャネル耐性を保持したまま、従来のＳＢＭＯＳよりも低いドレイン基板リーク電流を実現できる。
【００１７】
また、正孔にとってのバリアが低下するように価電子帯端が変調されるｎ型ＳＢＭＯＳＦＥＴにおいては、基板の多数キャリアである正孔の空乏化が抑制される。その結果、短チャネル効果が抑制される。さらに、正孔にとってのバリアが低下することにより増大するドレイン／基板間の正孔によるリーク電流は、その空乏層がドレイン側の金属電極を包む位置に形成されたドレイン側の拡散層によって抑制される。
【００１８】
正孔にとってのバリアが低下するように価電子帯端が変調されるｐ型ＳＢＭＯＳにおいては、正孔にとってのバリアが低下するので、金属電極からチャネルヘの正孔の注入確率が増大し、ドレイン電流が増大する。また、ドレイン／基板間の電子によるリーク電流は、その空乏層がドレイン側の金属電極を包む位置に形成されたドレインｐ型の拡散層によって抑制される。
【００１９】
さらに、フェルミ・レベルがシリコンのエネルギー・バンドギャップ中央よりも伝導帯にシフトした金属電極を用いることにより、ＳｉＧｅ領域を有するｎ型ＳＢＭＯＳにおいては、ソース側の金属電極からチャネルヘの電子の注入確率が増大するので、ＳｉＧｅによる短チャネル耐性を保持したままドレイン電流の増大を実現することができる。
【００２０】
また、フェルミ・レベルがシリコンのエネルギー・バンドギャップ中央よりも伝導帯にシフトした金属電極を用いることにより、ＳｉＧｅ領域を有するｐ型ＳＢＭＯＳにおいては、電子にとってのバリアが低下することにより基板の多数キャリアである電子の空乏化が抑側されるので、短チャネル効果が抑制される。さらに、電子にとってのバリアが低下することにより増大するドレイン／基板間の電子によるリーク電流は、その空乏層が金属電極を包む位置に形成されたドレイン側の拡散層によって抑制される。
【発明の効果】
【００２１】
本発明によれば、少なくともドレインを構成する金属電極の下部に、ゲート電極側の端から離れた位置に不純物拡散層を形成することによって、短チャネル効果及びリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２３】
（第１参考例）
図１は、本発明の第１の参考例に係わるショットキー・バリアＭＯＳＦＥＴ（ＳＢＭＯＳＦＥＴ）の構造を示す断面図である。
【００２４】
ｐ型のＳｉ基板１１の表面上に選択的に、ドレイン・シリサイド１２及びソース・シリサイド１３が形成されている。露出するＳｉ基板１１上にゲート酸化膜１４を介してゲート電極１５が形成されている。ゲート電極１５は、ゲート酸化膜１４上に形成されたゲート・多結晶シリコン１５1 と、ゲート・多結晶シリコン１５1 の表面に形成されたゲート・シリサイド１５2 とから構成されている。ゲート電極１５の側部に側壁酸化膜１６が形成されている。
【００２５】
ドレイン・シリサイド１２及びソース・シリサイド１３の下面に、ゲート電極１５側の端から距離Ｌd 離れて、ｎ+ 型のドレイン拡散層１７及びソース拡散層１８が形成されている。ドレイン・シリサイド１２及びソース・シリサイド１３上に、それぞれドレイン電極１９及びソース電極２０が形成されている。
【００２６】
このトランジスタは、ｎ+ 型のドレイン拡散層１７及びソース拡散層１８とｐ型のＳｉ基板１１とのｐｎ接合によって形成される空乏層がドレイン及びソース・シリサイド１２，１３を包み込むことによって、リーク電流が抑制される。
【００２７】
なお、ドレイン拡散層１７から広がる空乏層の長さは、基板１１の濃度、ドレイン拡散層１２の濃度及びドレイン電圧Ｖd によって規定される。上述したように、空乏層はドレイン・シリサイド１２を包む必要があるので、距離Ｌd は、次式のＸdep と同じかＸdep よりも小さく設定しなければならない。
【００２８】
Ｘdep ＝｛２×ε／ｑ×（Ｎa ＋Ｎd ）／（Ｎa ／Ｎd ×Ｖbi＋Ｖd ）｝1/2
ここで、εは基板１１の誘電率、ｑは単位素電荷、Ｎa は基板濃度、Ｎd はドレイン拡散層１７の最大濃度、Ｖbiはビルトイン電位である。なお、ビルトイン電位Ｖbiは次式で与えられる。
【００２９】
Ｖbi＝ｋ×Ｔ／ｑ×ｌｎ（Ｎa ×Ｎd ／ｎi2 ）
ここで、ｋはボルツマン定数、Ｔは温度、ｎi は真性キャリア濃度である。
【００３０】
次に、図２の工程断面図を用いて、図１のＳＢＭＯＳＦＥＴの製造工程について説明する。
【００３１】
先ず、ｐ型のＳｉ基板１１を熱酸化し、その表面にゲート酸化膜１４を形成する。そして、多結晶シリコンを全面に堆積した後、三塩化燐酸ガスを用いて燐を多結晶シリコンに導入し、ｎ型のゲート・多結晶シリコン１５1 を形成する（図２（ａ））。次いで、反応性イオン・エッチングによってゲート形状のゲート酸化膜１４とゲート・多結晶シリコン１５1 を成形する（図２（ｂ））。
【００３２】
次いで、全面にチタンを堆積した後加熱し、Ｓｉ基板１１の表面にドレイン・シリサイド１２及びソース・シリサイド１３を、ゲート・多結晶シリコン１５1 の表面にゲート・シリサイド１５2 を形成する（図２（ｃ））。次いで、化学真空蒸着法を用いてシリコン酸化膜を堆積した後、ＣＤＥ（Chemical Dry Etching）を用いてシリコン酸化膜をエッチングして側壁酸化膜１６を形成する（図２（ｄ））。次いで、ゲート電極１５及び側壁酸化膜１６をマスクとしてヒ素をイオン注入した後、アニールする事によってＳｉ基板１１内にドレイン拡散層１７とドレイン拡散層１８を形成する（図２（ｅ））。
【００３３】
なお、図３に示すように、ＳＯＩ基板３０を用いても良い。従来のＳＢＭＯＳＦＥＴにＳＯＩ基板３０を用いると、酸化膜層３２によって支持基板３１と半導体層３３とが絶縁されているので、本質的にドレイン拡散層１７と支持基板３１との間のリークはない。しかし、オフ時のソース／ドレイン間のリーク電流が問題となる。本発明によれば、ＳＢＭＯＳＦＥＴにＳＯＩ基板を用いた場合のソース／ドレイン間のリークが抑制される。
【００３４】
（第２参考例）
図４は、本発明の第２参考例に係わるＳＢＭＯＳＦＥＴの構成を示す図である。図４（ａ）は平面図、図４（ｂ）はＢ−Ｂ’部の断面図である。なお、図４において図３と同一な部分には同一符号を付し、その詳しい説明を省略する。
【００３５】
本参考例の特徴は、ＳＢＭＯＳＦＥＴを絶縁分離するフィールド酸化膜４１と隔てた領域に、ボディ電極拡散層４４，ボディ・シリサイド４２上にボディ電極４３が形成されていることである。
【００３６】
上記構成によって、半導体層３３の電位を制御している。すなわち、図４（ｂ）の断面図に示されているように、半導体層３３の電位を、半導体層３３に隣接するボディ電極拡散層４４上のボディ電極４３に印加する電位によって制御する。例えば、ゲート電極１５とボディ電極４３の電位を同じにすることにより、高速なカットオフ特性を得ることができる。
【００３７】
なお、図４（ａ）のＡ−Ａ’部における断面に関しては、図３に示したトランジスタと同様である。
【００３８】
本参考例によれば、ソース及びドレイン拡散層の空乏層が、半導体層３３に広がる現象が抑制されているので、ボディ電極４３の電位の半導体層３３に対する制御性が向上する。
【００３９】
（第３参考例）
本参考例では、しきい値を調整するためにチャネル領域にドレイン・ソース拡散層と同導電型の不純物層を形成した埋め込みチャネル型のトランジスタに適用した形態について説明する。
【００４０】
図５は、本発明の第３参考例に係わるＳＢＭＯＳＦＥＴの構造を示す断面図である。なお、図５において、図１と同一な部分については同一符号を付し、その説明を省略する。
【００４１】
凸部を有するｎ型Ｓｉ基板５１の凸部の底部にｐ型の埋め込みチャネル層５２が形成されている。そして、Ｓｉ基板５１の凸部の側面及び凸部の頭頂部以外の表面に選択的にドレイン・シリサイド１２及びソース・シリサイド１３が形成されている。Ｓｉ基板５１の凸部の頭頂部にゲート酸化膜１４を介してゲート電極１５が形成されている。ゲート電極１５はゲート・多結晶シリコン１５1 とゲート・シリサイド１５2 とから構成されている。
【００４２】
ドレイン・シリサイド１２及びソース・シリサイド１３の下面に、ゲート電極１５側の端から距離Ｌd 離れて、ｐ+ 型のドレイン拡散層５３及びソース拡散層５４が形成されている。ドレイン・シリサイド１２及びソース・シリサイド１３上に、それぞれドレイン電極１９及びソース電極２０が形成されている。
【００４３】
次に、図６の工程断面図を用いて図５のＳＢＭＯＳＦＥＴの製造工程を説明する。
【００４４】
先ず、ｎ型のＳｉ基板５１にホウ素をイオン注入して、Ｓｉ基板５１の内部にｐ型の埋め込みチャネル領域５２を形成する。そして、熱酸化によって、露出するｎ型基板５１の表面にゲート酸化膜１４を形成する。次いで、全面に多結晶シリコンを堆積した後、三塩化燐酸ガスを用いて燐を多結晶シリコンに導入し、ｎ型のゲート・多結晶シリコン１５1 を形成する（図６（ａ））。
【００４５】
次いで、反応性イオン・エッチング法を用いてゲート酸化膜１４とゲート・多結晶シリコン１５1 及びＳｉ基板５１をパターニングし、埋め込みチャネル領域５２の下部のＳｉ基板５１が露出するまでエッチングする（図６（ｂ））。
【００４６】
次いで、全面にチタンを堆積した後、加熱してドレイン・シリサイド１２，ソース・シリサイド１３及びゲート・シリサイド１５2 を形成する（図６（ｃ））。次いで、化学真空蒸着法を用いてシリコン酸化膜を堆積した後、ＣＤＥを用いてシリコン酸化膜をエッチングし側壁酸化膜１６を形成する（図６（ｄ））。
【００４７】
次いで、Ｓｉ基板５１の表面にホウ素をイオン注入した後、アニールしてドレイン拡散層５３とソース拡散層５４を形成する（図６（ｅ））。その後、全面に電極材を堆積した後、パターニングすることによってドレイン電極１９及びソース電極２０を形成し、図５に示したＳＢＭＯＳＦＥＴが形成される。
【００４８】
なお、図７に示すように、半導体基板としてＳＯＩ基板７０を用いる事も可能である。ＳＯＩ基板７０を用いると酸化膜層７２によって支持基板７１と半導体層７３とが絶縁されているので、本質的にドレイン／基板間のリークがなくなるだけでなく、オフ時のソース／ドレイン間のリークが抑制される。
【００４９】
（第４参考例）
第３参考例のＳＢＭＯＳＦＥＴは、ゲート・シリサイド１５2 ，ドレイン・シリサイド１２，ソース・シリサイド１３を形成する際、ゲート酸化膜１４の側面がわずかにシリサイド化して、ゲート・シリサイド１５2 とソース及びドレイン・シリサイド１２，１３が電気的にショートする場合がある。この現象をブリッジングと呼ぶ。
【００５０】
そこで、ゲート・シリサイド１５1 とソース及びドレイン・シリサイド１２，１３が電気的にショートすることを防止する構造について説明する。
【００５１】
図８は、本発明の第４参考例に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。図８において、図５と同一な部分には同一符号を付し、その説明を省略する。
【００５２】
本参考例の特徴は、ゲート・シリサイド１５2 がゲート・多結晶シリコン１５1 の上面のみに形成されており、ゲート・多結晶シリコン１５1 の側面には形成されていないことである。そして、ゲート電極１５の側部に第１側壁絶縁膜８１が形成され、第１側壁絶縁膜８１及びＳｉ基板５１の凸部の側部に第２側壁絶縁膜８２が形成されていることである。
【００５３】
本参考例のトランジスタにおいては、ゲート・シリサイド１５2 ，ソース・シリサイド１３及びドレイン・シリサイド１２が離れて形成されているので、ブリッジングの恐れはない。
【００５４】
次に、図９の工程断面図を用いて本参考例のＳＢＭＯＳＦＥＴの製造工程を説明する。
【００５５】
先ず、第３参考例と同様にｎ型Ｓｉ基板５１の内部に埋め込みチャネル領域５２を形成した後、ゲート酸化膜１４及びｎ型のゲート・多結晶シリコン１５1を形成する。そして、熱酸化によって、ゲート・多結晶シリコン１５1 の表面にシリコン酸化膜８３を形成した後、反応性イオン・エッチングによってシリコン酸化膜８３，ｎ型多結晶シリコン１５1 及びゲート酸化膜１４をゲート形状にパターニングする。そして、化学真空蒸着法を用いてシリコン酸化膜を堆積した後、ＣＤＥ法を用いてシリコン酸化膜をエッチングして第１側壁絶縁膜８１を形成する（図９（ａ））。
【００５６】
次いで、シリコン酸化膜８３と第１側壁酸化膜８１をマスクとして用いて、ｎ型基板５１をエッチングし、埋め込みチャネル領域５２下のＳｉ基板５１を露出させる（図９（ｂ））。次いで、シリコン酸化膜８３をエッチングによって選択的に除去する。そして、全面にチタンを堆積した後、加熱してドレイン・シリサイド１２とソース・シリサイド１３とゲート・シリサイド１５2 を形成する（図９（ｃ））。この際、ドレイン・シリサイド１２とソース・シリサイド１３は、ゲート酸化膜１４の端に到達する厚さまでシリサイド工程を行う。
【００５７】
次いで、化学真空蒸着法を用いてシリコン酸化膜を堆積した後、ＣＤＥを用いてシリコン酸化膜をエッチングし第２側壁絶縁膜８２を形成する（図９（ｄ））。次いで、ホウ素をイオン注入した後、アニールしてドレイン拡散層５３及びソース拡散層５４を形成する（図９（ｅ））。その後、全面に電極材を堆積した後、パターニングすることによってドレイン電極１９及びソース電極２０を形成し、図８に示したＳＢＭＯＳＦＥＴが形成される。
【００５８】
また、図１０の断面図に示すように、Ｓｉ基板の代わりにＳＯＩ基板７０を用いることも可能である。酸化膜層７２によって支持基板７１と半導体層７３とが絶縁されているので、本質的にドレイン／基板間のリークはない。
【００５９】
（第５参考例）
図１１は、本発明の第５参考例に係わるＳＢＭＯＳＦＥＴの構造を示す図である。図１１（ａ）は平面図、図１１（ｂ）は図１１（ａ）のＤ−Ｄ’部の断面図である。Ｃ−Ｃ’部における断面に関しては、図１０に示したトランジスタと同様の構造である。図１１において、図４，５と同一な部分には同一符号を付しその説明を省略する。
【００６０】
図１０のＳＢＭＯＳＦＥＴとの差異は、半導体層７３の電位を制御することにある。すなわち、図１１（ｂ）に示すように、半導体層７３の電位を、半導体層７３に隣接するボディ電極拡散層４４上のボディ電極４３によって制御する。
【００６１】
例えば、ゲート電極１５とボディ電極４３の電位を同じにすることにより、高速なスイッチング特性を得ることができる。
【００６２】
また、ブリッジング対策をしたＳＢＭＯＳＦＥＴに対しても本参考例と同様にボディ制御型のＳＯＩ構造を適用することも可能である。
【００６３】
（第６参考例）
ところで、上述したＳＢＭＯＳＦＥＴは、短チャネル効果の発生及びリーク電流を抑制することができるが、ドレイン電流が小さいという問題がある。そこで、以下の参考例では、短チャネル効果の発生及びリーク電流を抑制しつつ、ドレイン電流の増大を図り得るＳＢＭＯＳＦＥＴについて説明する。
【００６４】
図１２は、本発明の第６参考例に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１と同一な部分には同一符号を付し、その詳細な説明を省略する。ｐ型のシリコン基板１１にゲート酸化膜１４を介してゲート電極１５が形成され、そのゲート電極１５の両側にドレイン・シリサイド（ドレイン・ショットキー電極）６とソース・シリサイド（ソース・ショットキー電極）１３とが形成されている。ソース・シリサイド１３とシリコン基板１１との界面にはｎ+ 型のソース拡散層１８が形成され、ドレイン・シリサイド１２はｎ+ 型のドレイン拡散層５が形成する空乏層によって内包されている。
【００６５】
本構造のＳＢＭＯＳＦＥＴは、ソース拡散層１８がソース・シリサイド１３を包むため、金属／半導体界面のトンネル・バリアの形状が急峻になるのでキャリアのトンネル確率が増大するので、ショットキー・バリアによる抵抗が大幅に減少し、従来のＳＢＭＯＳＦＥＴに比してドレイン電流が増大する。また、ドレイン拡散層１７がゲート電極１５から離れ、且つその空乏層がドレイン・シリサイド１２を包む位置に形成されるので、従来のＭＯＳＦＥＴよりも高い短チャネル耐性を保持したまま、従来のＳＢＭＯＳよりも低いドレイン／基板リーク電流を実現できる。
【００６６】
次に、図１３を用いて図１２に示すＳＢＭＯＳＦＥＴの製造工程を説明する。図１３は、本発明の第６参考例に係わるＳＢＭＯＳＦＥＴの製造工程を示す工程断面図である。
【００６７】
先ず、図１３（ａ）に示すように、ｐ型シリコン基板１１の表面熱酸化によってゲート酸化膜１４を形成した後、ゲート・多結晶シリコン１５1 を堆積し、ゲート・多結晶シリコン１５1 上にレジスト９１を塗布する（図１３（ａ））。次いで、図１３（ｂ）に示すように、リソグラフィ技術を用いてレジスト９１をパターニングする。
【００６８】
次いで、図１３（ｃ）に示すように、パターニングされたレジスト９１をマスクとして、ゲート・多結晶シリコン１５1 とゲート酸化膜１４に対してＲＩＥ（反応性イオン・エッチング）を施した後、レジスト９１を除去する。
【００６９】
次いで、図１３（ｄ）に示すように、砒素をソースが形成される側から斜めイオン注入し、ＲＴＡ（Rapid Thermal Anneal）によってｎ+ 型のソース拡散層１８とドレイン拡散層１７を形成する。ソース側から斜めイオン注入を行うことによって、ソース拡散層１８の端はゲート・多結晶シリコン１５1 の下方に形成され、ドレイン拡散層１７の端はゲート・多結晶シリコン１５1 の端から離れて形成される。
【００７０】
次いで、図１３（ｅ）に示すように、チタンを堆積した後、ＲＴＡによってソース・シリサイド１３とドレイン・シリサイド１２とゲート・シリサイド１５2 を形成し、未反応のチタンを除去する（図１３（ｅ））。
【００７１】
以上示したように、ソース側から斜めイオン注入をおこなうことによって、ソース拡散層１８がソース・シリサイド１３とシリコン基板１１との界面に形成され、ドレイン拡散層１７の端はゲート電極１５側のドレイン・シリサイド１２端から離れて形成された構造のＳＢＭＯＳＦＥＴを１回のイオン注入でおこなうことができる。
【００７２】
なお、本参考例はｎ型ＳＢＭＯＳＦＥＴについて示したが、ｐ型ＳＢＭＯＳＦＥＴであってもよい。
【００７３】
（第１実施形態）
図１４は、本発明の第１の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。ｐ型のＳｉ基板１１の表面上に選択的に、ドレイン・シリサイド１２及びソース・シリサイド１３が形成されている。露出するＳｉ基板１１上にゲート酸化膜１４を介してゲート電極１５が形成されている。ゲート電極１５は、ゲート酸化膜１４上に形成されたゲート・多結晶シリコン１５1 と、ゲート・多結晶シリコン１５1 の表面に形成されたゲート・シリサイド１５2 とから構成されている。
【００７４】
Ｓｉ基板１１とドレイン・シリサイド１２及びソース・シリサイド１３の界面に、それぞれドレイン・ＳｉＧｅ領域（変調領域）１０１及びドレインＳｉＧｅ領域（変調領域）１０２がそれぞれ形成され、シリサイド１２，１３がＳｉＧｅ領域１０１，１０２によって内包されている。ドレイン・シリサイド１２及びソース・シリサイド１３上に、それぞれドレイン電極１９及びソース電極２０が形成されている。
【００７５】
本実施形態のＳＢＭＯＳＦＥＴにおいては、価電子帯端が変調され、正孔にとってのバリアが低下するので、基板の多数キャリアである正孔の空乏化が抑制される。その結果、短チャネル効果が抑側される。
【００７６】
（第２実施形態）
図１５は、本発明の第２の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１４と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００７７】
本実施形態のＳＢＭＯＳＦＥＴは、第１の実施形態と同様にＳｉＧｅ領域を有し、ソース・シリサイド１３はソース拡散層１１２が形成する空乏層によって内包されている。ドレイン・シリサイド１２はドレイン拡散層１１１が形成する空乏層によって内包されている。
【００７８】
本実施形態においては、ＳｉＧｅ領域１０１，１０２において正孔にとってのバリアの低下によって増大する正孔によるｐ型Ｓｉ基板１１へのリーク電流が、その空乏層がドレイン・シリサイド１２を包む位置に形成された拡散層によって抑側される。
【００７９】
次に、図１５に示したＳＢＭＯＳＦＥＴの製造工程について説明する。図１６は、本発明の第２の実施形態に係わるＳＢＭＯＳＦＥＴの製造工程を示す工程断面図である。
【００８０】
先ず、図１６（ａ）に示すように、ｐ型シリコン基板１１の表面に熱酸化によってゲート酸化膜１４を形成した後、ゲート・多結晶シリコン１５1 を堆積し、ゲート・多結晶シリコン１５1 上にレジストを塗布する。そして、リソグラフィ技術を用いてレジストをパターニングする。そして、パターニングされたレジストをマスクとして、ゲート・多結晶シリコン１５1 とゲート酸化膜１４に対してＲＩＥ（反応性イオン・エッチング）を施した後、レジストを除去する。
【００８１】
次いで、図１６（ｂ）に示すように、ゲート酸化膜１４をマスクとして、Ｇｅをイオン注入した後、ＲＴＡによりソース・ＳｉＧｅ領域１０２とドレイン・ＳｉＧｅ領域１０１を形成する。
【００８２】
次いで、図１６（ｃ）に示すように、全面にシリコン酸化膜１２１を堆積する。次いで、図１６（ｄ）に示すように、シリコン酸化膜１２１に対してＲＩＥを行い、シリコン酸化膜１２１を多結晶シリコン１５1 の側壁に残す。
【００８３】
次いで、図１６（ｅ）に示すように、多結晶シリコン１５1 と側壁のシリコン酸化膜１４をマスクとして砒素をイオン注入した後、ＲＴＡを行うことによってソース拡散層１１２とドレイン拡散層１１１を形成する。
【００８４】
次いで、図１６（ｆ）に示すように、多結晶シリコン１５1 の側壁に形成されている側壁のシリコン酸化膜１２１をＲＩＥにより除去する。次いで、図１６（ｇ）に示すように、チタンを堆積した後、ＲＴＡを行うことによってソース・シリサイド１３，ドレイン・シリサイド１２及びゲート・シリサイド１５2 を形成し、未反応のチタンを除去する。
【００８５】
なお、図１６（ｃ）〜図１６（ｆ）の工程を省けば、第１の実施形態の構造が実現される。
【００８６】
（第３実施形態）
図１７は、本発明の第３の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１４と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００８７】
ｐ型シリコン基板１１の表面にＳｉＧｅ層１３１が形成されている。ＳｉＧｅ層１３１上にゲート酸化膜１４を介してゲート電極１５が形成され、そのゲート電極３の両側にソース・シリサイド１３とドレイン・シリサイド１２が形成されている。
【００８８】
本実施形態においては、価電子帯端が変調され、正孔にとってのバリアが低下するので、基板の多数キャリアである正孔の空乏化が抑制される。その結果、短チャネル効果が抑制される。
【００８９】
（第４実施形態）
図１８は、本発明の第４の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１７と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９０】
本実施形態では、第３の実施形態と同様にｐ型Ｓｉ基板１１上にＳｉＧｅ層１３１が形成され、ソース・シリサイド１３はソース拡散層１３３が形成する空乏層によって内包される。ドレイン・シリサイド１２はドレイン拡散層１３２が形成する空乏層によって内包される。
【００９１】
本実施形態においては、ＳｉＧｅ層１３１において正孔にとってのバリアが低下することにより増大する正孔によるｐ型Ｓｉ基板１１へのリーク電流が、その空乏層がドレイン・シリサイド１２を包む位置に形成されたｎ+ 拡散層によって抑制される。
【００９２】
（第５実施形態）
図１９は、本発明の第５の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１７と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９３】
ｐ型シリコン基板１４１にゲート酸化膜１４を介してゲート電極１５が形成され、そのゲート電極１５の両側にソース・シリサイド１３とドレイン・シリサイド１２が形成されている。そして、ソース・シリサイド１３及びドレイン・シリサイド１２と基板１４１との界面にそれぞれ、ソース・ＳｉＧｅ領域１０２及びドレイン・ＳｉＧｅ領域１０１が形成され、シリサイド１２，１３がＳｉＧｅ領域１０１，１０２で内包されている。
【００９４】
本実施形態においては、正孔にとってのバリアが低下するので、ソース・シリサイド１３からチャネルヘの正孔の注入確率が増大し、ドレイン電流が増大する。
【００９５】
（第６実施形態）
図２０は、本発明の第６の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１９と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９６】
本実施形態では、第５の実施形態と同様にＳｉＧｅ領域１０１，１０２を有し、ソース・シリサイド１３はｐ+ 型のソース拡散層１１２が形成する空乏層によって内包される。ドレイン・シリサイド１２はｐ+ 型のドレイン拡散層１１３が形成する空乏層によって内包される、本実施形態においては、ｐ+ 拡散層による空乏層がショットキー電極を包むことによって、電子による基板へのリーク電流が抑制される。
【００９７】
（第７実施形態）
図２１は、本発明の第７の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図１９と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９８】
ｎ型シリコン基板１４１上部にＳｉＧｅ層１４４が形成されている。ＳｉＧｅ層１４４上にゲート酸化膜１４を介してゲート電極１５が形成され、そのゲート電極１５の両側にソース・シリサイド１３とドレイン・シリサイド１２が形成される。
【００９９】
本実施形態おいては、正孔にとってのバリアが低下するので、ソース・シリサイド１３からチャネルヘの正孔の注入確率が増大し、ドレイン電流が増大する。
【０１００】
（第８実施形態）
図２２は、本発明の第８の実施形態に係わるＳＢＭＯＳＦＥＴの構成を示す断面図である。なお、図２１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【０１０１】
本実施形態では、第７の実施形態と同様にＳｉＧｅ１層１４４が形成され、ソース・シリサイド１３はソース拡散層１４３が形成する空乏層によって内包される。ドレイン・シリサイド１２はドレイン拡散層１４２が形成する空乏層によって内包される。
【０１０２】
本実施例においては、ｐ+ 型の拡散層１４２，１４３が形成する空乏層がドレイン・シリサイド１２，ソース・ドレイン１３を包むことによって、電子によるｎ型Ｓｉ基板１４１へのリーク電流が抑制される。
【０１０３】
なお、変調領域としてＳｉＧｅを用いる実施形態においては、フェルミ・レベルがシリコンのエネルギー・バンドギャップ中央よりも伝導帯にシフトしたショットキー電極を用いてもよい、これにより、ＳｉＧｅ領域を有するｐ型ＳＢＭＯＳにおいては、電子にとってのバリアが低下することにより基板の多数キャリアである電子の空乏化が抑制されるので、短チャネル効果が抑制される。さらに、電子にとってのバリアが低下することにより増大するドレイン／基板間の電子によるリーク電流は、その空乏層がドレイン・シリサイドを包む位置に形成されたドレインｐ+ 拡散層によって抑制される。
【０１０４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、ソース及びドレインの両方の下部に不純物拡散層を形成する必要はなく、ドレイン側の下部だけに拡散層が形成されていても良い。
【０１０５】
なお、金属電極としては、シリサイド以外を用いることが可能である。また、変調領域は、ソース側及びドレイン側の少なくとも一方の金属電極を内包するように形成されていればよい。また、シリコン基板にＳｉＧｅによって変調領域を設ける以外に、ＡｌＧａＡｓ基板にＧａＡｓ領域を変調領域として設けても良い。この場合、伝導帯端が変調されるので、ｎ型ＳＢＭＯＳＦＥＴとｐ型ＳＢＭＯＳＦＥＴのそれぞれに対して電子と正孔の役割は、シリコン基板にＳｉＧｅ領域を設けた場合とは逆転する。
【０１０６】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【０１０７】
【図１】第１参考例に係わるＭＯＳトランジスタの構成を示す断面図。
【図２】図１のＭＯＳトランジスタの製造工程を示す工程断面図。
【図３】図１のＭＯＳトランジスタに対してＳＯＩ基板を用いた構造を示す断面図。
【図４】第２参考例に係わるＭＯＳトランジスタの構成を示す図。
【図５】第３参考例に係わるＭＯＳトランジスタの構成を示す断面図。
【図６】図５のＭＯＳトランジスタの製造工程を示す工程断面図。
【図７】図５のＭＯＳトランジスタの変形例の構成を示す断面図。
【図８】第４参考例に係わるＭＯＳトランジスタの構成を示す断面図。
【図９】図８のＭＯＳトランジスタの製造工程を示す工程断面図。
【図１０】図８のＭＯＳトランジスタの変形例の構造を示す断面図。
【図１１】第５参考例に係わるＭＯＳトランジスタの構成を示す図。
【図１２】第６参考例に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図１３】図１２のＳＢＭＯＳトランジスタの製造工程を示す工程断面図。
【図１４】第１実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図１５】第２実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図１６】図１５のＳＢＭＯＳトランジスタの製造工程を示す工程断面図。
【図１７】第３実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図１８】第４実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図１９】第５実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図２０】第６実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図２１】第７実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図２２】第８実施形態に係わるＳＢＭＯＳトランジスタの構成を示す断面図。
【図２３】従来のＳＢＭＯＳＦＥＴの構成を示す断面図。
【図２４】ゼロバイアスにおける基板表面のエネルギー・バンド図。
【符号の説明】
【０１０８】
１１…ｐ型Ｓｉ基板
１２…ドレイン・シリサイド
１３…ソース・シリサイド
１４…ゲート酸化膜
１５…ゲート電極
１５1 …ゲート・多結晶シリコン
１５2 …ゲート・シリサイド
１６…側壁酸化膜
１７…ドレイン拡散層
１８…ソース拡散層
１９…ドレイン電極
２０…ソース電極
３０…ＳＯＩ基板
３１…支持基板
３２…酸化膜層
３３…半導体層
４１…フィールド酸化膜
４２…ボディ・シリサイド
４３…ボディ電極
４４…ボディ電極拡散層
５１…ｎ型Ｓｉ基板
５２…埋め込みチャネル層
５３…ドレイン拡散層
５４…ソース拡散層
７０…ＳＯＩ基板
７１…支持基板
７２…酸化膜層
７３…半導体層
【図１】
2008053739.tif 000003
【図２】
2008053739.tif 000004
【図３】
2008053739.tif 000005
【図４】
2008053739.tif 000006
【図５】
2008053739.tif 000007
【図６】
2008053739.tif 000008
【図７】
2008053739.tif 000009
【図８】
2008053739.tif 000010
【図９】
2008053739.tif 000011
【図１０】
2008053739.tif 000012
【図１１】
2008053739.tif 000013
【図１２】
2008053739.tif 000014
【図１３】
2008053739.tif 000015
【図１４】
2008053739.tif 000016
【図１５】
2008053739.tif 000017
【図１６】
2008053739.tif 000018
【図１７】
2008053739.tif 000019
【図１８】
2008053739.tif 000020
【図１９】
2008053739.tif 000021
【図２０】
2008053739.tif 000022
【図２１】
2008053739.tif 000023
【図２２】
2008053739.tif 000024
【図２３】
2008053739.tif 000025
【図２４】
2008053739.tif 000026