(57)【要約】【課題】小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができるフォールディング回路およびアナログ−デジタル変換器を提供する。【解決手段】複数の異なる電圧を基準電圧として発生させる基準電圧発生回路１２０と、基準電圧とアナログ入力電圧と差電圧を差電流に変換して出力する複数のアンプ１４０と、を有し、アンプの出力端が交互に接続され、アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。  【選択図】図７
2008061206.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、
上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、
上記アンプの出力端が交互に接続されたフォールディング回路であって、
上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
フォールディング回路。
【請求項２】
上記アンプの前段には差動ペア入力段とカスコードトランジスタと負荷抵抗で構成されるプリアンプを有しており、
上記プリアンプのカスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
請求項１記載のフォールディング回路。
【請求項３】
所定の折り返し数のフォールディング波形を生成するフォールディング回路を有するアナログ−デジタル変換器であって、
上記フォールディング回路は、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、
上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、
上記アンプの出力端が交互に接続され、
上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
アナログ−デジタル変換器。
【請求項４】
上記アンプの前段には差動ペア入力段とカスコードトランジスタと負荷抵抗で構成されるプリアンプを有しており、
上記プリアンプのカスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている
請求項３記載のアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォールディング回路、および、これを含むアナログ−デジタル変換器に関するものである。
【背景技術】
【０００２】
図１は、一般的なフォールディング回路を示す回路図である。
このフォールディング回路１０は、基準電圧を生成する抵抗ラダー１１と、交互に電流出力端が接続された複数のアンプＤ１〜Ｄ５と、負荷抵抗Ｒ１,Ｒ２とを有する。
抵抗ラダー１１は、最大の基準電圧Ｖrtの供給端子と最小の基準電圧Ｖrbの供給端子との間に縦続接続されている複数の抵抗Ｒ３〜Ｒ６を有する。各抵抗間のノードおよび上記２つの供給端子から、値が順次変化する複数の基準電圧Ｖrb,Ｖr1,Ｖr2,Ｖr3,Ｖrtが出力される。
複数のアンプＤ１〜Ｄ５は、入力電圧Ｖinを基準電圧Ｖｒ（最大の基準電圧Ｖrt、最小の基準電圧Ｖrb、または、基準電圧Ｖri（i=1,2,3））と比較し、入力電圧Ｖinと基準電圧Ｖｒとの差に応じて電流を出力する（電流を出力端子から引き込む）。
【０００３】
図２は、アンプの回路例を示す図である。
アンプＤ１〜Ｄ５は、図示のように、差動ペアをなす２つのＮＭＯＳトランジスタ１２ａおよび１２ｂと、１つの電流源１３とからなる。ＮＭＯＳトランジスタ１２ａのゲートに入力信号の電圧（入力電圧Ｖin）が印加され、他のＭＯＳトランジスタ１２ｂのゲートに基準電圧Ｖｒが入力される。ＮＭＯＳトランジスタ１２ａと１２ｂはソース同士が接続され、電流源１３を流れる電流によりバイアスされる。
このように、差動ペア(アンプ）が電流源１３にてバイアスされると、その入出力特性は図３に示すようになる。
【０００４】
図１の構成において、この入出力特性（図３）を考えると、それぞれのアンプが基準電圧Ｖｒを超える度に差動ペア内で電流を引き込むトランジスタを、図２に示すように基準電圧Ｖｒが印加されているＮＭＯＳトランジスタ１２ｂ側（以下、正相出力側という）から、入力電圧Ｖinが印加されているＮＭＯＳトランジスタ１２ａ側（以下、逆相出力側）に切り替える。この出力電流の切り替え（ステアリング）により、順次異なる基準電圧Ｖｒの値を各々閾値とするフォールディング波形が生成される。
【０００５】
つぎに、フォールディング波形の生成について、５個のアンプが用いられた例（図１）で説明する。図４のアンプＤ１〜Ｄ５において、―入力端子に対応する端子側が逆相出力側、＋入力端子に対応する端子が正相出力側を表す。
【０００６】
まず、入力電圧Ｖinと最小の基準電圧Ｖrbとの関係が入力電圧Ｖin＜Ｖrbの場合、全てのアンプＤ１〜Ｄ５の出力は正相出力側から出力電流Ｉｏを出力する。このため負荷抵抗Ｒ１に流れる電流（負荷電流）をＩr1、負荷抵抗Ｒ２に流れる電流（負荷電流）をＩr2とすると、次式(1-1),(1-2)が成り立つ。
【０００７】
［数１］
Ｉr1＝３Ｉｏ…(1-1)
Ｉr2＝２Ｉｏ…(1-2)
【０００８】
次に、入力電圧Ｖinが最小の基準電圧Ｖrbを超えて、つぎの基準電圧Ｖr1未満のとき（Ｖrb＜入力電圧Ｖin＜Ｖr1）、アンプＤ１に供給された最小の基準電圧Ｖrbを入力電圧Ｖinが超えることでアンプＤ１は、その出力電流Ｉｏを正相出力側から逆相出力側にステアリングし、このとき負荷抵抗Ｒ１,Ｒ２に流れる負荷電流Ｉr1,Ｉr2は、それぞれ次式(2-1),(2-2)のように変化する。
【０００９】
［数２］
Ｉr1＝２Ｉｏ…(2-1)
Ｉr2＝３Ｉｏ…(2-2)
【００１０】
次に、入力電圧Ｖinが基準電圧Ｖr1を超えて、つぎの基準電圧Ｖr2未満のとき（Ｖr1＜入力電圧Ｖin＜Ｖr2）、アンプＤ２に接続された基準電圧Ｖr1を入力電圧Ｖinが超えることでアンプＤ２は、その出力電流Ｉｏを正相出力側から逆相出力側にステアリングし、このとき負荷抵抗Ｒ１,Ｒ２に流れる負荷電流Ｉr1,Ｉr2は、それぞれ次式(3-1),(3-2)のように変化する。
【００１１】
［数３］
Ｉr1＝３Ｉｏ…(3-1)
Ｉr2＝２Ｉｏ…(3-2)
【００１２】
以下、同様に入力電圧Ｖinが基準電圧Ｖr2,Ｖr3を順次超えるたびにアンプＤ３,Ｄ４,Ｄ５は、その出力電流Ｉｏを正相出力側から逆相出力側にステアリングし、図４に示すようなフォールディング波形が生成される。
【００１３】
フォールディング回路は前述の通り、入力信号変化が折り返し数分だけ変化分が増すことから入力帯域が低くなる傾向にある。このため入力段に制御クロックに同期して入力信号変化を止めるトラックホールド回路(T/H)を設ける場合が多い。これにより入力帯域はT/Hが有する帯域まで容易に延ばすことができる。
【００１４】
一方、フォールディング波形を生成するアンプは連続系の回路のため、大振幅応答に大変弱いことが一般的に知られている。これはフォールディング回路を構成する差動ペアが過大入力によりバイアス電流が完全にステアリングしてしまい、片方のトランジスタがカットオフすることが大きな原因である。
このような問題点に対し非特許文献１にあるような手法で問題点を解決し、高速応答を達成している。
【００１５】
このアプローチは、図５に示すように、フォールディング波形を生成するアンプの出力端にスイッチ１４を設け、T/Hのトラック期間のみスイッチをオンして出力端をリセットすることでアンプのリカバリータイムを改善させるのが狙いである。これにより従来の５倍早くなったとこの非特許文献１には記載されている。
【非特許文献１】“An 8b 600MS/s 200mW CMOS Folding A/D Converter Using an Amplifier Preset Technique”Govert Geelen etal, ISSCC04 Digest of Technical Paper 14.2, 2004 Feb.
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述したように、アンプの出力端をスイッチ１４によりショートリセットすることで、過大入力時の出力飽和を防ぐアプローチは、アンプのレスポンスの高速化に効果があり非常に良い。
しかしながら、出力端にスイッチを設けることからスイッチの寄生容量も出力端に付加することになり、小信号応答を犠牲にする傾向にある。
【００１７】
また、フォールディングＡＤ変換器において、パラレル型では、差動アナログ入力信号をトラックホールドが受けトラック時に差動アナログ入力信号に追従した差動出力、ホールド時にCLK信号の立ち上がり（立ち下がり）時の入力信号を維持して差動出力し、差動アンプが増幅し差動出力を行い、差動分散アンプによって所望の折り返し波形を生成している。
【００１８】
さらに、
（１）分散アンプの差動出力にスイッチを設けることにより、トラック時における振幅を抑えて、ホールド時のアンプレスポンスを早める、
（２）カスケード型とし、初段の差動アンプ、差動分散アンプの数を減らし、折り返し波形を生成するノードの寄生容量を減らし、アンプのレスポンスを早める、
ことにより、高速ＡＤ変換器を実現する技術がある。
しかし、この技術は以下のような不利益がある。
【００１９】
（１’）分散アンプの差動出力にスイッチを設けることにより、スイッチの寄生容量が付き、この分小信号応答を悪化させている。
（２’）カスケード型とし、各段の差動分散アンプにリセットスイッチを設けることにより、CLK信号の負荷が増え、さらに面積が増大する。
【００２０】
本発明は、小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができるフォールディング回路およびアナログ−デジタル変換器を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の観点は、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、上記アンプの出力端が交互に接続されたフォールディング回路であって、上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
【００２２】
好適には、上記アンプの前段には差動ペア入力段とカスコードトランジスタと負荷抵抗で構成されるプリアンプを有しており、上記プリアンプのカスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
【００２３】
本発明の第２の観点は、所定の折り返し数のフォールディング波形を生成するフォールディング回路を有するアナログ−デジタル変換器であって、上記フォールディング回路は、複数の異なる電圧を基準電圧として発生させる基準電圧発生回路と、上記基準電圧とアナログ入力電圧との差電圧を差電流に変換して出力する複数のアンプと、を有し、上記アンプの出力端が交互に接続され、上記アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
【００２４】
本発明によれば、カスコードトランジスタのソース側のノードにリセットスイッチを設けている。
これにより、アンプの差動電流出力へスイッチの寄生容量を付けずに、出力差動振幅が抑えられる。
【発明の効果】
【００２５】
本発明によれば、小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２７】
＜第１実施形態＞
図６は、本発明の第１の実施形態に係るパラレル型フォールディングＡＤ変換器の構成例を示すブロック図である。
また、図７は、図６のパラレル型フォールディングＡＤ変換器の下位ビットの体的な構成例を示す回路図である。
【００２８】
本フォールディングＡＤ変換器１００は、６および図７に示すように、トラックホールド（Ｔ／Ｈ）回路１１０、基準電圧発生回路１２０、プリアンプ群１３０、分散アンプ群１４０、負荷抵抗群１５０、バッファ群１６０、下位側補間回路１７０、上位側のマスタコンパレータラッチ群１８０、および下位側のマスタコンパレータラッチ群１９０を有する。
なお、図１において、たとえば負荷抵抗群１５０は、分散アンプ群１４０に含まれており、バッファ群１６０は補間回路１７０に含まれている。
【００２９】
トラックホールド回路１１０は、入力段において、制御クロック信号ＣＬＫに同期して入力信号Ｖｉｎの変化を止める機能を有する。トラックホールド回路１１０は、クロック信号ＣＬＫがハイレベルのときトラック、ローレベルのときにホールド出力する。
トラックホールド回路１１０の出力はプリアンプ群１３０の各差動アンプの非反転入力（＋）に並列に供給される。
【００３０】
基準電圧発生回路１２０は、抵抗ラダー１２１を有する。
抵抗ラダー１２１は、最大の基準電圧ＶＲＴの供給端子と最小の基準電圧ＶＲＢの供給端子との間に縦続接続されている複数の抵抗Ｒ１１０１〜Ｒ１１２４を有する。直列接続された２つの抵抗間のノードＲＥＦ１〜ＲＥＦ１および上記２つの供給端子から、値が順次変化する複数の基準電圧ＶＲＢ,ＶＲ１,ＶＲ２,ＶＲ３,・・・，ＶＲ１２が出力される。
【００３１】
プリアンプ群１３０は、複数、たとえば１２個の差動アンプ１３０１〜１３１２を有する。
複数の差動アンプ１３０１〜１３１２は、入力電圧Ｖinを基準電圧ＶＲ１〜ＶＲ１２と比較し、入力電圧Ｖinと基準電圧ＶＲ１〜ＶＲ１２との差に応じて電流を分散アンプ群１４０に出力する（電流を出力端子から引き込む）。
【００３２】
分散アンプ群１４０は、複数、たとえば１２個の差動分散アンプ１４０１〜１４１２を有する。
各差動分散アンプ１４０１〜１４１２は、プリアンプ群１３０の対応する差動アンプ１３０１〜１３１２の負側出力を非反転入力端子（＋）に、正側出力を反転入力端子（−）を受けて、いわゆる図８に示すような折り返し波形を生成する。
ここで、図８中のΔVin1は差動分散アンプの入力ダイナミックレンジである。
この線形範囲を第１番目、第５番目、および第９番目の差動分散アンプ１４０１，１４０５，１４０９とで重ね合わせることにより、ディグリー（degree）数が３の第１の折り返し波形ＷＶ１を生成する。
同様に、第２番目、第６番目、および第１０番目の差動分散アンプ１４０２，１４０６，１４１０とで重ね合わせることにより、ディグリー（degree）数が３の第２の折り返し波形ＷＶ２を生成する。
第３番目、第７番目、および第１１番目の差動分散アンプ１４０３，１４０７，１４１１とで重ね合わせることにより、ディグリー（degree）数が３の第３の折り返し波形ＷＶ３を生成する。
第４番目、第８番目、および第１２番目の差動分散アンプ１４０４，１４０８，１４１１とで重ね合わせることにより、ディグリー（degree）数が３の第４の折り返し波形ＷＶ４を生成する。
【００３３】
図９は、差動分散アンプ１４０１〜１４１２の構成例を示す回路図である。
【００３４】
図９の差動分散アンプは、ＮＭＯＳトランジスタＮＴ１４１〜１４６により構成されている。
差動ペアを構成するＮＭＯＳトランジスタＮＴ１４１とＮＴ１４２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１４３のドレインに接続され、ＮＭＯＳトランジスタＮＴ１４３のソースが基準電位ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタ１４１のゲートが信号（電圧）ＶＩＰの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４２のゲートが信号（電圧）ＶＯＰの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４３のゲートがバイアス信号ＢＡＩＳの供給ラインに接続されている。このＮＭＯＳトランジスタＮＴ１４３は電流源として機能する。
【００３５】
ＮＭＯＳトランジスタＮＴ１４１のドレインにＮＭＯＳトランジスタＮＴ１４４のドレインが接続され、その接続点によりノードＮ１が形成されている。ＮＭＯＳトランジスタＮＴ１４２のドレインにＮＭＯＳトランジスタＮＴ１４４のソースが接続され、その接続点によりノードＮ２が形成されている。
ＮＭＯＳトランジスタＮＴ１４４のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号ＣＬＫの供給ラインに接続されている。
このＮＭＯＳトランジスタ１４４がリセットスイッチとして機能する。
【００３６】
ＮＭＯＳトランジスタＮＴ１４５のソースがノードＮ１（ＮＭＯＳトランジスタＮＴ１４１、ＮＴ１４４のドレイン）に接続され、ドレインが負荷抵抗群１５０の所定の負荷抵抗素子に接続されている。
ＮＭＯＳトランジスタＮＴ１４６のソースがノードＮ２（ＮＭＯＳトランジスタＮＴ１４２のドレイン、ＮＴ１４４のソース）に接続され、ドレインが負荷抵抗群１５０の所定の他の負荷抵抗素子に接続されている。
そして、ＮＭＯＲトランジスタＮＴ１４５とＮＴ１４６のゲートが電源電位ＶＤＤに接続されている。
【００３７】
負荷抵抗群１５０は、一端が電源電位ＶＤＤに接続された負荷抵抗素子Ｒ１５１〜Ｒ１５８と、一端が各負荷抵抗素子Ｒ１５１〜１５８の他端に接続され、他端側が分散アンプ群１４０の差動分散アンプ１４０１〜１４１２の２つの出力のいずれかが接続された出力ラインＬ１〜Ｌ８を有する。
【００３８】
出力ラインＬ１には第１番目の差動分散アンプ１４０１の第１出力、第５番目の差動分散アンプ１４０５の第２出力、第９番目の差動分散アンプ１４０９の第１出力が接続され、出力ラインＬ２には第１番目の差動分散アンプ１４０１の第２出力、第５番目の差動分散アンプ１４０５の第１出力、第９番目の差動分散アンプ１４０９の第２出力が接続されている。
【００３９】
出力ラインＬ３には第２番目の差動分散アンプ１４０２の第１出力、第６番目の差動分散アンプ１４０６の第２出力、第１０番目の差動分散アンプ１４１０の第１出力が接続され、出力ラインＬ４には第２番目の差動分散アンプ１４０２の第２出力、第６番目の差動分散アンプ１４０６の第１出力、第１０番目の差動分散アンプ１４１０の第２出力が接続されている。
【００４０】
出力ラインＬ５には第３番目の差動分散アンプ１４０３の第１出力、第７番目の差動分散アンプ１４０７の第２出力、第１１番目の差動分散アンプ１４１１の第１出力が接続され、出力ラインＬ６には第３番目の差動分散アンプ１４０３の第２出力、第７番目の差動分散アンプ１４０７の第１出力、第１１番目の差動分散アンプ１４１１の第２出力が接続されている。
【００４１】
出力ラインＬ７には第４番目の差動分散アンプ１４０４の第１出力、第８番目の差動分散アンプ１４０８の第２出力、第１２番目の差動分散アンプ１４１２の第１出力が接続され、出力ラインＬ８には第４番目の差動分散アンプ１４０４の第２出力、第８番目の差動分散アンプ１４０８の第１出力、第１２番目の差動分散アンプ１４１２の第２出力が接続されている。
【００４２】
バッファ群１６０は、複数、たとえば４つのバッファ１６１（Ｉ１）〜１６４（Ｉ４）を有する。
バッファ１６１の入力端子（−）側が負荷抵抗群１５０の出力ラインＬ１に接続され、入力端子（＋）側が負荷抵抗群１５０の出力ラインＬ２に接続されている。
バッファ１６２の入力端子（−）側が負荷抵抗群１５０の出力ラインＬ３に接続され、入力端子（＋）側が負荷抵抗群１５０の出力ラインＬ４に接続されている。
バッファ１６３の入力端子（−）側が負荷抵抗群１５０の出力ラインＬ５に接続され、入力端子（＋）側が負荷抵抗群１５０の出力ラインＬ６に接続されている。
バッファ１６４の入力端子（−）側が負荷抵抗群１５０の出力ラインＬ７に接続され、入力端子（＋）側が負荷抵抗群１５０の出力ラインＬ８に接続されている。
【００４３】
補間回路１７０は、バッファ１６１の第１出力と第２出力との間に直列に接続された抵抗素子Ｒ１７０１〜Ｒ１７１６と、バッファ１６１の第２出力と第１出力との間に直列に接続された抵抗素子Ｒ１７１７〜Ｒ１７３２により構成されている。
そして、バッファ１６２の第１出力が抵抗素子Ｒ１７２８とＲ１７２９との接続点に接続され、バッファ１６２の第２出力が抵抗素子Ｒ１７１２とＲ１７１３との接続点に接続されている。
バッファ１６３の第１出力が抵抗素子Ｒ１７２４とＲ１７２５との接続点に接続され、バッファ１６３の第２出力が抵抗素子Ｒ１７０８とＲ１７０９との接続点に接続されている。
バッファ１６４の第１出力が抵抗素子Ｒ１７２０とＲ１７２１の接続点に接続され、バッファ１６４の第２出力が抵抗素子Ｒ１７０４とＲ１７０５との接続点に接続されている。
【００４４】
このように、補間回路１７０は抵抗分割により、図１０に示すように。１６個の補間波形を出力する。
【００４５】
上位側のマスタコンパレータラッチ群１８０は、分散アンプ群１４０の差動出力を比較して所定ビット数の２値の信号を出力する。
【００４６】
下位側のマスタコンパレータ１９０は、１６個のマスタコンパレータ１９０１〜１９１６を有し、補間回路１７０の出力を比較し、２値信号を出力する。
【００４７】
次に、上記構成による動作を説明する。
【００４８】
図６および図７のパラレル型のフォールディングＡＤ変換器１００において、差動入力信号Ｖｉｎをトラックホールド回路１１０でクロック信号ＣＬＫがハイレベル時にトラック、ローレベル時にホールド出力し、その出力をプリアンプ群１３０に入力する。
プリアンプ群１３０のプリアンプ１３０１〜１３１２においては、基準電圧発生回路１２０で抵抗分割された差動基準電位との比較を行い、増幅して出力する。
プリアンプ１３０１〜１３１２からの差動出力信号を受け、差動分散アンプ１４０１〜１４１２により折り返し波形（図８）を生成する。
ここで、前述したように、図８中のΔVin1は差動分散アンプの入力ダイナミックレンジである。この線形範囲を差動分散アンプ１４０１（第１番目）、１４０５（第５番目）、１４０９（第９番目）とで重ね合わせることにより、degree数が３の第１の折り返し波形ＷＶ１を生成する。同様に２−６−１０番目、３−７−１１番目、４−８−１２番目の差動分散アンプとで重ね合わせ、合計で４本の折り返し波形を生成する。
次に、折り返し波形をバッファ１６１（I1）、１６２（I2）、１６３（I3）、１６４（I4）が受け出力し、抵抗分割の補間回路１７０により、１６個の補間波形（図１０）を出力する。
ここで、図１０はバッファ１６１，１６２（I1,I2）の出力から生成される補間波形であり、同様にバッファ１６２と１６３（I2とI3）、バッファ１６３と１６４（I3とI4）、バッファ１６４と１６１（I4とI1）によって補間波形が生成される。この信号をラッチコンパレータ（MCL）が受け、4bitのデジタル信号を出力する。
【００４９】
ここで、差動分散アンプについて図９に関連付けて考察する。
前段のプリアンプからの差動出力ＶＩＰ、ＶＩＮを受け、差動電流出力ＩＯＰ、ＩＯＮを行う。ここで、カスコードトランジスタＮＴ１４５，１４５のソース側のノードＮ１、Ｎ２にリセットスイッチ１４４を設けている。
これにより、差動電流出力ＩＯＰ、ＩＯＮ側へスイッチの寄生容量を付けずに、出力差動振幅を抑えることができる。
【００５０】
図１１および図１２はスイッチがなし、ありの場合で、入力がＲＥＦ１〜ＲＥＦ９（ＶＲ１〜ＶＲ９）へ変化したときの差動分散アンプ出力波形を示す図である。
リセットスイッチ１４４がトラックホールドのクロックと同期し、ハイレベルh時、すなわちトラック時にオン、ローレベル時、すなわちホールド時にオフする。ここで、ホールド時の差動出力は以下のように表される。
【００５１】
［数４］
Vhold = (V1-V0)exp(-t/τ) ………（＊１）
【００５２】
ここで、Vholdはホールド時の差動分散アンプ出力、V1は入力をＤＣゲイン倍した所望の出力電圧値、V0はクロックがトラックからホールドに切替る瞬間の初期出力電圧値、τはアンプ出力の時定数である。
スイッチなしの場合、図１１に示すように、差動分散アンプ出力波形のようにトラック時に振幅を持つため、初期電圧値V0からV1へセトリングする。
スイッチがある場合、図１２に示すように、差動分散アンプ出力波形のようにトラック時にスイッチがオンとなり、振幅は０となる。よってホールド時のV初期電圧値0=0となり、V0の分だけセトリングが早くなる。
これにより、アンプのレスポンスを向上し、高速なＡＤ変換を可能とする。
【００５３】
＜第２実施形態＞
図１３は、本発明の第２の実施形態に係るカスケード型フォールディングＡＤ変換器の構成例を示すブロック図である。
また、図１４は、図１３のカスケード型フォールディングＡＤ変換器の下位ビットの体的な構成例を示す回路図である。
【００５４】
第２の実施形態のＡＤ変換器１００Ａが第１の実施形態のＡＤ変換器１００と異なる点は、基準電圧発生回路１２０Ａで発生する基準電圧をＶＲ１〜ＶＲ９の９個とし、これに対応して第１分散アンプ群１４０Ａの差動分散アンプ１４０１〜１４０９として、第１分散アンプ群１４０Ａの出力段に第１負荷抵抗群２００を配置し、その出力段に第１バッファ群２１０を配置し、第１バッファ群２１０の出力段に第１補間回路２２０を配置し、第１補間回路２２０の出力段に第２分散アンプ群２３０を配置し、第２分散アンプ群２３０の出力段に第２負荷抵抗素子群１５０Ａを配置し、第２負荷抵抗群１５０Ａの出力段に第２バッファ群１６０Ａ、さらには第２補間回路１７０Ａを配置したことにある。
【００５５】
これらのうち、第２負荷抵抗群１５０Ａは第１の実施形態の負荷抵抗群１５０と同様の構成を有し、第２バッファ群１６０Ａは第１の実施形態のバッファ群１６０と同様の構成を有し、第２補間回路１７０Ａは第１の実施形態の補間回路１７０と同様の構成を有している。
【００５６】
第１負荷抵抗群２００は、一端が電源電位ＶＤＤに接続された負荷抵抗素子Ｒ２０１〜Ｒ２０６と、一端が各負荷抵抗素子Ｒ２０１〜２０８の他端に接続され、他端側が分散アンプ群１４０Ａの差動分散アンプ１４０１〜１４０９の２つの出力のいずれかが接続された出力ラインＬ１１〜Ｌ１６を有する。
【００５７】
出力ラインＬ１１には第１番目の差動分散アンプ１４０１の第１出力、第５番目の差動分散アンプ１４０５の第２出力、第９番目の差動分散アンプ１４０９の第１出力が接続され、出力ラインＬ１２には第１番目の差動分散アンプ１４０１の第２出力、第５番目の差動分散アンプ１４０５の第１出力、第９番目の差動分散アンプ１４０９の第２出力が接続されている。
【００５８】
出力ラインＬ１３には第２番目の差動分散アンプ１４０２の第１出力、第６番目の差動分散アンプ１４０６の第２出力、第１０番目の差動分散アンプ１４１０の第１出力が接続され、出力ラインＬ１４には第２番目の差動分散アンプ１４０２の第２出力、第６番目の差動分散アンプ１４０６の第１出力、第１０番目の差動分散アンプ１４１０の第２出力が接続されている。
【００５９】
出力ラインＬ１５には第３番目の差動分散アンプ１４０３の第１出力、第７番目の差動分散アンプ１４０７の第２出力、第１１番目の差動分散アンプ１４１１の第１出力が接続され、出力ラインＬ１６には第３番目の差動分散アンプ１４０３の第２出力、第７番目の差動分散アンプ１４０７の第１出力、第１１番目の差動分散アンプ１４１１の第２出力が接続されている。
【００６０】
第１バッファ群２１０は、複数、たとえば３つのバッファ２１１〜２１３を有する。
バッファ２０１の入力端子（−）側が第１負荷抵抗群２００の出力ラインＬ１３に接続され、入力端子（＋）側が負荷抵抗群１５０の出力ラインＬ１４に接続されている。
バッファ２１２の入力端子（−）側が第１負荷抵抗群２００の出力ラインＬ１５に接続され、入力端子（＋）側が第１負荷抵抗群２００の出力ラインＬ１５に接続されている。
バッファ２１３の入力端子（−）側が第１負荷抵抗群２００の出力ラインＬ１１に接続され、入力端子（＋）側が第１負荷抵抗群２００の出力ラインＬ１２に接続されている。
【００６１】
第１補間回路２２０は、バッファ２１３の第１出力と第２出力との間に直列に接続された抵抗素子Ｒ２２０１〜Ｒ２２１２と、バッファ２１３の第２出力と第１出力との間に直列に接続された抵抗素子Ｒ２２１３〜Ｒ２２２４により構成されている。
そして、バッファ２１２の第１出力が抵抗素子Ｒ２２０４とＲ２２０５との接続点に接続され、バッファ２１２の第２出力が抵抗素子Ｒ２２１６とＲ２２１７との接続点に接続されている。
バッファ２１１の第１出力が抵抗素子Ｒ２２０８とＲ２２０９との接続点に接続され、バッファ２１１の第２出力が抵抗素子Ｒ２２２０とＲ２２２１との接続点に接続されている。
【００６２】
第２分散アンプ群２３０は、１２個の差動分散アンプ２３０１〜２３１２を有する。
差動分散アンプ２３０１の入力端子（−）側がバッファ２１３の第２出力に接続され、入力端子（＋）側がバッファ２１３の第１出力に接続されている。
差動分散アンプ２３０２の入力端子（−）側が抵抗素子Ｒ２２１１とＲ２２１２との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２２３とＲ２２２４との接続点に接続されている。
差動分散アンプ２３０３の入力端子（−）側が抵抗素子Ｒ２２１０とＲ２２１１との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２２２とＲ２２２３との接続点に接続されている。
差動分散アンプ２３０４の入力端子（−）側が抵抗素子Ｒ２２０９とＲ２２１０との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２２１とＲ２２２２との接続点に接続されている。
差動分散アンプ２３０５の入力端子（−）側が抵抗素子Ｒ２２０８とＲ２２０９との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２２０とＲ２２２１との接続点に接続されている。
差動分散アンプ２３０６の入力端子（−）側が抵抗素子Ｒ２２０７とＲ２２０８との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１９とＲ２２２０との接続点に接続されている。
差動分散アンプ２３０７の入力端子（−）側が抵抗素子Ｒ２２０６とＲ２２０７との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１８とＲ２２１９との接続点に接続されている。
差動分散アンプ２３０８の入力端子（−）側が抵抗素子Ｒ２２０５とＲ２２０６との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１７とＲ２２１８との接続点に接続されている。
差動分散アンプ２３０９の入力端子（−）側が抵抗素子Ｒ２２０４とＲ２２０５との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１６とＲ２２１７との接続点に接続されている。
差動分散アンプ２３１０の入力端子（−）側が抵抗素子Ｒ２２０３とＲ２２０４との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１５とＲ２２１６との接続点に接続されている。
差動分散アンプ２３１１の入力端子（−）側が抵抗素子Ｒ２２０２とＲ２２０３との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１４とＲ２２１５との接続点に接続されている。
差動分散アンプ２３１２の入力端子（−）側が抵抗素子Ｒ２２０１とＲ２２０２との接続点に接続され、入力端子（＋）側が抵抗素子Ｒ２２１３とＲ２２１４との接続点に接続されている。
【００６３】
なお、第２分散アンプ群２３０の差動分散アンプ２３０１〜２３１２の出力は、第１の実施形態（図７）の差動分散アンプ１４０１〜１４１２と負荷抵抗群１５０の出力ラインＬ１〜Ｌ８と同様の関係をもって接続される。したがって、ここではその詳細な説明は省略する。
【００６４】
本第２の実施形態において、基本的に、第１補間回路２２０までの処理は第１の実施形態と同様に行われる。
そして、図１５に示すように、第１補間回路２２０からのdegreeに折り返されたアンプ出力を第２分散アンプ群２３０の差動分散アンプ２３０１〜２３１２が受け、１番目、５番目、９番目とで重ね合わせることにより、degree数が９の折り返し波形ＷＶ２を生成する。
次に、上記折り返し波形をバッファ１６１〜１６４が受け出力し、抵抗を用いた４分割の第２補間回路１７０Ａにより、１６個の補間波形（図１５）を出力し、ラッチコンパレータMCLが受け、4bitのデジタル信号を出力する。
【００６５】
ここで、カスケード型フォールディングＡＤ変換器１００Ａの第２分散アンプ群２３０の差動分散アンプ２３０１〜２３１２のゲインをＡ２、出力信号をＶＯ２、第１分散アンプ群１４０Ａの差動分散アンプ１４０１〜１４０９のゲインをＡ１、出力信号をＶＯ１、プリアンプ群１３０Ａのプリアンプ１３０１〜１３０９のゲインをＡＰ、出力信号をＶＯＰ、入力信号をＶｉｎとすると、次の関係式が得られる。
【００６６】
［数５］
VOP = AP*Vin………（＊１）
VO1 = A1*VOP………（＊２）
VO2 = A2*VO1………（＊３）
【００６７】
ここで初段のプリアンプにリセットスイッチを入れることにより、トラック時にVOP=0となり、各アンプ出力信号VO1、VO2も0となる。
よって初段のプリアンプのみにリセットスイッチを設けることにより、各分散アンプの出力振幅を抑え、アナログセトリングを早めることができる。
【００６８】
図１７は、第２の実施形態における初段のプリアンプの回路例を示す図である。
【００６９】
図１７の差動アンプは、ＮＭＯＳトランジスタＮＴ１３０１〜ＮＴ１３１２、および負荷抵抗素子Ｒｏｕｔ１、Ｒｏｕｔ２により構成されている。
【００７０】
差動ペアを構成するＮＭＯＳトランジスタＮＴ１３０１とＮＴ１３０２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１３０３のドレインに接続され、ＮＭＯＳトランジスタＮＴ１３０３のソースが基準電位ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタ１３０１のゲートが信号（電圧）ＶＩＰの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３０２のゲートが信号（電圧）ＲＥＦＰの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３０３のゲートがバイアス信号ＢＡＩＳの供給ラインに接続されている。このＮＭＯＳトランジスタＮＴ１３０３は電流源として機能する。
【００７１】
ＮＭＯＳトランジスタＮＴ１３０１のドレインにＮＭＯＳトランジスタＮＴ１３０４のドレインが接続され、その接続点によりノードＮ１１が形成されている。ＮＭＯＳトランジスタＮＴ１３０２のドレインにＮＭＯＳトランジスタＮＴ１３０４のソースが接続され、その接続点によりノードＮ１２が形成されている。
ＮＭＯＳトランジスタＮＴ１３０４のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号ＣＬＫの供給ラインに接続されている。
このＮＭＯＳトランジスタ１３０４がリセットスイッチとして機能する。
ＮＭＯＳトランジスタＮＴ１３０５のソースがノードＮ１１（ＮＭＯＳトランジスタＮＴ１３０１、ＮＴ１３０４のドレイン）に接続され、ドレインが負荷抵抗Ｒｏｕｔ１に接続されている。
ＮＭＯＳトランジスタＮＴ１３０６のソースがノードＮ１２（ＮＭＯＳトランジスタＮＴ１３０２のドレイン、ＮＴ１３０４のソース）に接続され、ドレインが負荷抵抗素子Ｒｏｕｔ２に接続されている。
そして、ＮＭＯＲトランジスタＮＴ１３０５とＮＴ１３０６のゲートが電源電位ＶＤＤに接続されている。
【００７２】
差動ペアを構成するＮＭＯＳトランジスタＮＴ１３０７とＮＴ１３０８のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１３０９のドレインに接続され、ＮＭＯＳトランジスタＮＴ１３０３９ソースが基準電位に接続されている。
そして、ＮＭＯＳトランジスタ１３０７のゲートが信号（電圧）ＰＥＦＮの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３０８のゲートが信号（電圧）ＶＩＮの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１３０９のゲートがバイアス信号ＢＡＩＳの供給ラインに接続されている。このＮＭＯＳトランジスタＮＴ１３０９は電流源として機能する。
【００７３】
ＮＭＯＳトランジスタＮＴ１３０７のドレインにＮＭＯＳトランジスタＮＴ１３１０のドレインが接続され、その接続点によりノードＮ１３が形成されている。ＮＭＯＳトランジスタＮＴ１３０８のドレインにＮＭＯＳトランジスタＮＴ１３１０のソースが接続され、その接続点によりノードＮ１４が形成されている。
ＮＭＯＳトランジスタＮＴ１３１０のゲートはトラック時にハイレベル、ホールド時にローレベルに設定されるクロック信号ＣＬＫの供給ラインに接続されている。
このＮＭＯＳトランジスタ１３１０がリセットスイッチとして機能する。
ＮＭＯＳトランジスタＮＴ１３１１のソースがノードＮ１３（ＮＭＯＳトランジスタＮＴ１３０７、ＮＴ１３１０のドレイン）に接続され、ドレインが負荷抵抗Ｒｏｕｔ１に接続されている。
ＮＭＯＳトランジスタＮＴ１３１２のソースがノードＮ１４（ＮＭＯＳトランジスタＮＴ１３０８のドレイン、ＮＴ１３１０のソース）に接続され、ドレインが負荷抵抗素子Ｒｏｕｔ２に接続されている。
そして、ＮＭＯＲトランジスタＮＴ１３１１とＮＴ１３１２のゲートが電源電位ＶＤＤに接続されている。
【００７４】
出力の差動ペアVOPとVONにカスコードトランジスタＮＴ１３０５，ＮＴ１３０６，ＮＴ１３１１，１３１２を入れ、そのソース側にリセットスイッチＮＴ１３０４，ＮＴ１３１０を入れ、第１の実施形態と同様にトラックホールドのクロック信号ＣＬＫと同期し、クロック信号ＣＬＫがハイレベル時、すなわちトラック時にオン、ローレベル時、すなわちホールド時にオフする。
これにより、トラック時に後段の信号振幅を抑え、アンプのレスポンスを向上し、高速なＡＤ変換を可能とする。
【００７５】
本実施形態によれば、以下の効果を得ることができる。
フォールディング方式のＡＤ変換器において、アンプ内のカスコードトランジスタのソース側にスイッチを入れることにより、スイッチの寄生容量を出力ノードにつけることなく、アンプのレスポンスを改善することができる。
カスケード型のフォールディングＡＤ変換器において、初段のプリアンプのみにスイッチを導入することにより、高速動作を可能とするＡＤ変換器を提供する。
【００７６】
上述の実施形態では下位４ビットの変換器の例を説明したが、この構成に限定されるものではなく４ビット以上の変換器にも本発明は適用可能である。
【図面の簡単な説明】
【００７７】
【図１】一般的なフォールディング回路の回路図である。
【図２】アンプの回路図である。
【図３】アンプの入出力特性図である。
【図４】フォールディング波形図である。
【図５】提案されているリセットスイッチ付き差動アンプを示す回路図である。
【図６】本発明の第１の実施形態に係るパラレル型フォールディングＡＤ変換器の構成例を示すブロック図である。
【図７】図６のパラレル型フォールディングＡＤ変換器の下位ビットの体的な構成例を示す回路図である。
【図８】第１の実施形態における分散アンプ出力の折り返し波形を示す図である。
【図９】差動分散アンプ回路の構成例を示す回路図である。
【図１０】第１の実施形態における補間回路による補間波形を示す図である。
【図１１】リセットスイッチがない場合の差動分散アンプ出力を示し図である。
【図１２】リセットスイッチがある場合の差動分散アンプ出力を示し図である。
【図１３】本発明の第２の実施形態に係るカスケード型フォールディングＡＤ変換器の構成例を示すブロック図である。
【図１４】図１３のカスケード型フォールディングＡＤ変換器の下位ビットの体的な構成例を示す回路図である。
【図１５】第２の実施形態における分散アンプ出力の折り返し波形を示す図である。
【図１６】第２の実施形態における補間回路による補間波形を示す図である。
【図１７】第２の実施形態における初段のプリアンプの回路例を示す図である。
【符号の説明】
【００７８】
１００・・・パラレル型フォールディングＡＤ変換器、１００Ａ・・・カスケード型フォールディングＡＤ変換器、１１０・・・トラックホールド（Ｔ／Ｈ）回路、１２０，１２０Ａ・・・基準電圧発生回路、１３０，１３０Ａ・・・プリアンプ群、１４０・・・分散アンプ群、１４０Ａ・・・第１分散アンプ群、１５０・・・負荷抵抗群、１５０Ａ・・・第２負荷抵抗群、１６０・・・バッファ群、１６０Ａ・・・第２バッファ群、１７０・・・補間回路、１７０Ａ・・・第２補間回路、１８０・・・上位側のマスタコンパレータラッチ群、１９０・・・下位側のマスタコンパレータラッチ群、２００・・・第１負荷抵抗群、２１０・・・第１バッファ群、２２０・・・第１補間回路、２３０・・・第２分散アンプ群、１４４・・・リセットスイッチ、１４５，１４６・・・カスコードトランジスタ（ＮＭＯＳトランジスタ）、ＮＴ１３０４，ＮＴ１３１０・・・リセットスイッチ、ＮＴ１３０５，ＮＴ１３０５，ＮＴ１３１１，ＮＴ１３１２・・・カスコードトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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