(57)【要約】【課題】ランダム成分によるトランジスタ特性のばらつきを抑制した、レトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。【解決手段】レトログレードチャネル構造を有する第１のＭＩＳトランジスタのチャネル領域４ａを、通常の表面チャネル構造を有する第２のＭＩＳトランジスタの厚い第２のゲート絶縁膜３ｃ、３ｄの形成後に形成する。第２のＭＩＳトランジスタのチャネル領域４ｃ、４ｄは、第２のゲート絶縁膜３ｃ、３ｄが形成される前に形成される。【選択図】図１
2008098473.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、前記半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１の活性領域の内部に不純物濃度のピークを有する第１のチャネル領域とを有し、
前記第２のＭＩＳトランジスタは、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２の活性領域の表面に不純物濃度のピークを有する第２のチャネル領域とを有し、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも厚く形成されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、前記第１の活性領域におけるゲート電極の側方に形成されたエクステンション領域を備え、
前記第１のチャネル領域における不純物濃度のピーク位置は、前記エクステンション領域の接合深さよりも深く形成されている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板に形成された第３のＭＩＳトランジスタをさらに備え、
前記第３のＭＩＳトランジスタは、前記半導体基板における第３の活性領域上に形成された第３のゲート絶縁膜と、前記第３の活性領域の表面に不純物濃度のピークを有する第３のチャネル領域とを有し、
前記第１のゲート絶縁膜と前記第３のゲート絶縁膜は、実質的に同一の膜厚を有する、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記半導体基板に形成された第４のＭＩＳトランジスタをさらに備え、
前記第４のＭＩＳトランジスタは、前記半導体基板における第４の活性領域上に形成された第４のゲート絶縁膜と、前記第４の活性領域の表面に不純物濃度のピークを有する第４のチャネル領域とを有し、
前記第４のゲート絶縁膜は、前記第１のゲート絶縁膜よりも膜厚が厚く、前記第２の絶縁膜よりも膜厚が薄く形成されている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のチャネル領域は、少なくとも、前記第２のゲート絶縁膜が形成された後に形成され、
前記第２のチャネル領域は、前記第２のゲート絶縁膜が形成される前に形成されたものである、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１のチャネル領域は、前記第１のゲート絶縁膜が形成される前に形成されたものである、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、ＳＲＡＭ、フリップフロップ、及び作動増幅回路の何れかを構成するトランジスタである、半導体装置。
【請求項８】
半導体基板における第１の活性領域に形成された第１のチャネル領域を有する第１のＭＩＳトランジスタと、前記半導体基板における第２の活性領域に形成された第２のチャネル領域を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記第２の活性領域に、第２の不純物をイオン注入して、前記第２の活性領域の表面近傍に不純物濃度のピークを有する前記第２のチャネル領域を形成する工程（ａ）と、
前記工程（ａ）の後、前記第２の活性領域上に、第２のゲート絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記第１の活性領域に、第１の不純物をイオン注入して、前記第１の活性領域の表面から離間している内部に不純物濃度のピークを有する前記第１のチャネル領域を形成する工程（ｃ）と、
前記工程（ｃ）の後、前記第１の活性領域上に、第１のゲート絶縁膜を形成する工程（ｄ）とを備え、
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも厚く形成される、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｄ）の後に、前記第１の活性領域におけるゲート電極の側方にエクステンション領域を形成する工程（ｅ）を備え、
前記第１のチャネル領域における不純物濃度のピーク位置は、前記エクステンション領域の接合深さよりも深く形成される、半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載の半導体装置の製造方法において、
前記半導体基板における第３の活性領域に形成された第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、
前記工程（ｂ）の前に、前記第３の活性領域に、第３の不純物をイオン注入して、前記第３の活性領域の表面近傍に不純物濃度のピークを有する前記第３のチャネル領域を形成する工程（ｆ）を有し、
前記工程（ｄ）では、前記第１のゲート絶縁膜を形成すると共に、前記第３の活性領域上に第３のゲート絶縁膜を形成する、半導体装置の製造方法。
【請求項１１】
請求項８〜１０のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板における第４の活性領域に形成された第４のチャネル領域を有する第４のＭＩＳトランジスタをさらに備え、
前記工程（ｂ）の前に、前記第４の活性領域に、第４の不純物をイオン注入して、前記第４の活性領域の表面近傍に不純物濃度のピークを有する前記第４のチャネル領域を形成する工程（ｇ）を有し、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第４の活性領域上に、第４のゲート絶縁膜を形成する工程（ｈ）を備え、
前記第４のゲート絶縁膜は、前記第１のゲート絶縁膜よりも膜厚が厚く、前記第２の絶縁膜よりも膜厚が薄く形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なるチャネルプロファイルを有するＭＩＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高機能化に伴い、１つの半導体基板上に、例えば、ＳＲＡＭやロジック回路、Ｉ／Ｏ回路等の異なる機能を搭載した半導体集積回路装置が広く用いられている。そして、機能の異なる回路を構成するＭＩＳトランジスタは、それぞれ異なる膜厚のゲート絶縁膜を備えている。
【０００３】
図６（ａ）〜（ｆ）は、従来の膜厚の異なるゲート絶縁膜を有するＭＩＳトランジスタを搭載した半導体装置の製造方法を示した工程断面図である（例えば、特許文献１を参照）。
【０００４】
まず、図６（ａ）に示すように、半導体基板１０１に、３種類のＭＩＳトランジスタの形成領域Ｂ、Ｃ、Ｄを画定する素子分離領域１０２を形成する。例えば、領域ＢにはＳＲＡＭを構成するＭＩＳトランジスタ、領域Ｃには、ロジック回路を構成するＭＩＳトランジスタ、領域Ｄには、Ｉ／Ｏ回路を構成するＭＩＳトランジスタをそれぞれ形成する。そして、半導体基板１０１上に保護酸化膜１１０を形成した後、各ＭＩＳトランジスタの形成領域Ｂ、Ｃ、Ｄに、それぞれトランジスタの閾値電圧を制御するためのイオン注入を行い、チャネル領域１０４ｂ、１０４ｃ、１０４ｄを形成する。
【０００５】
次に、図６（ｂ）に示すように、保護酸化膜１１０を除去した後、半導体基板１０１の表面を酸化して、３種類のＭＩＳトランジスタのうち、最も膜厚の厚いゲート酸化膜１０３ｄを形成する。その後、図６（ｃ）に示すように、半導体基板１０１上に、領域Ｃが開口されたレジスト１１１を形成した後、領域Ｃにおけるゲート絶縁膜１０３ｄを除去する。
【０００６】
次に、図６（ｄ）に示すように、レジスト１１１を除去した後、半導体基板１０１の表面を酸化して、領域Ｃに、ゲート酸化膜１０３ｄよりも膜厚の薄いゲート酸化膜１０３ｃを形成する。その後、図６（ｅ）に示すように、半導体基板１０１上に、領域Ｂが開口されたレジスト１１２を形成した後、領域Ｂにおけるゲート絶縁膜１０３ｄを除去する。
【０００７】
最後に、図６（ｆ）に示すように、レジスト１１２を除去した後、半導体基板１０１の表面を酸化して、領域Ｂに、ゲート酸化膜１０３ｃよりも膜厚の薄いゲート酸化膜１０３ａを形成する。
【０００８】
以上の工程により、３種類のＭＩＳトランジスタの形成領域Ｂ、Ｃ、Ｄに、膜厚の異なるゲート酸化膜１０３ｂ、１０３ｃ、１０３ｄ、及びチャネル領域１０４ｂ、１０４ｃ、１０４ｄが形成される。その後、通常の方法により、各領域Ｂ、Ｃ、Ｄに、ゲート電極、ソース／ドレイン領域等を形成して、ＭＩＳトランジスタを完成させる。
【特許文献１】特開２００２−３４３８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＭＩＳトランジスタが微細化されると、チャネル領域の不純物分布のランダムなバラツキに起因して、隣接する素子間の電気特性が揃わなくなり、例えば、隣接するインバーターのバランスで動作マージンが律則されるＳＲＡＭは、動作不能に至ってしまうという問題がある。
【００１０】
このような電気特性のバラツキは、チャネル領域のゲート絶縁膜に接した基板表面での不純物濃度が高いと大きくなるため、これを抑制するには、チャネル領域の不純物プロファイルを、ゲート酸化膜と半導体基板界面における不純物濃度を低くし、基板の内部に不純物濃度のピークを持たせた、いわゆるレトログレードチャネル構造とすることが有効である。
【００１１】
例えば、図６に示した従来の半導体装置において、領域Ｂに形成されたＳＲＡＭを構成するＭＩＳトランジスタを、レトログレードチャネル構造にすれば、ＭＩＳトランジスタが微細化されても、ＳＲＡＭの動作マージンを確保することができる。
【００１２】
しかしながら、図６（ａ）〜（ｆ）に示した従来の半導体装置の製造方法では、領域Ｂにおけるチャネル領域１０４ｂの形成は、膜厚の厚いゲート酸化膜１０３ｃ、１０３ｄの形成前に行われるため、イオン注入の工程において、チャネル領域１０４ｂをレトログレードチャネル構造にしても、その後のゲート酸化膜１０３ｃ、１０３ｄの熱酸化工程時に、注入不純物が半導体基板表面側に拡散（以下、「表面拡散」という）してしまう。その結果、チャネル領域１０４ｂにおける基板表面の不純物濃度が濃くなり、レトログレードチャネル構造によって得られる本来の特性を失してしまうことになる。
【００１３】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、ランダム成分によるトランジスタ特性のばらつきを抑制した、レトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係わる半導体装置は、半導体基板に形成された第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えたものであって、第１のＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１の活性領域の内部に不純物濃度のピークを有する第１のチャネル領域とを有し、第２のＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２の活性領域の表面に不純物濃度のピークを有する第２のチャネル領域とを有し、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚く形成されている。
【００１５】
ある好適な実施形態において、上記第１のＭＩＳトランジスタは、第１の活性領域におけるゲート電極の側方に形成されたエクステンション領域を備え、第１のチャネル領域における不純物濃度のピーク位置は、エクステンション領域の接合深さよりも深く形成されている。
【００１６】
ある好適な実施形態において、半導体基板に形成された第３のＭＩＳトランジスタをさらに備え、第３のＭＩＳトランジスタは、半導体基板における第３の活性領域上に形成された第３のゲート絶縁膜と、第３の活性領域の表面に不純物濃度のピークを有する第３のチャネル領域とを有し、第１のゲート絶縁膜と第３のゲート絶縁膜は、実質的に同一の膜厚を有する。
【００１７】
ある好適な実施形態において、半導体基板に形成された第４のＭＩＳトランジスタをさらに備え、第４のＭＩＳトランジスタは、半導体基板における第４の活性領域上に形成された第４のゲート絶縁膜と、第４の活性領域の表面に不純物濃度のピークを有する第４のチャネル領域とを有し、第４のゲート絶縁膜は、第１のゲート絶縁膜よりも膜厚が厚く、第２の絶縁膜よりも膜厚が薄く形成されている。
【００１８】
上記第１のチャネル領域は、少なくとも、第２のゲート絶縁膜が形成された後に形成され、上記第２のチャネル領域は、第２のゲート絶縁膜が形成される前に形成されたものであることが好ましい。また、上記第１のチャネル領域は、第１のゲート絶縁膜が形成される前に形成されたものであることが好ましい。
【００１９】
本発明に係わる半導体装置に製造方法は、半導体基板における第１の活性領域に形成された第１のチャネル領域を有する第１のＭＩＳトランジスタと、半導体基板における第２の活性領域に形成された第２のチャネル領域を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、第２の活性領域に、第２の不純物をイオン注入して、第２の活性領域の表面近傍に不純物濃度のピークを有する第２のチャネル領域を形成する工程（ａ）と、工程（ａ）の後、第２の活性領域上に、第２のゲート絶縁膜を形成する工程（ｂ）と、工程（ｂ）の後、第１の活性領域に、第１の不純物をイオン注入して、第１の活性領域の表面から離間している内部に不純物濃度のピークを有する第１のチャネル領域を形成する工程（ｃ）と、工程（ｃ）の後、第１の活性領域上に、第１のゲート絶縁膜を形成する工程（ｄ）とを備え、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚く形成される。
【００２０】
ある好適な実施形態において、上記工程（ｄ）の後に、第１の活性領域におけるゲート電極の側方にエクステンション領域を形成する工程（ｅ）を備え、第１のチャネル領域における不純物濃度のピーク位置は、エクステンション領域の接合深さよりも深く形成される。
【００２１】
ある好適な実施形態において、半導体基板における第３の活性領域に形成された第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、上記工程（ｂ）の前に、第３の活性領域に、第３の不純物をイオン注入して、第３の活性領域の表面近傍に不純物濃度のピークを有する第３のチャネル領域を形成する工程（ｆ）を有し、上記工程（ｄ）では、第１のゲート絶縁膜を形成すると共に、第３の活性領域上に第３のゲート絶縁膜を形成する。
【００２２】
ある好適な実施形態において、半導体基板における第４の活性領域に形成された第４のチャネル領域を有する第４のＭＩＳトランジスタをさらに備え、上記工程（ｂ）の前に、第４の活性領域に、第４の不純物をイオン注入して、第４の活性領域の表面近傍に不純物濃度のピークを有する前記第４のチャネル領域を形成する工程（ｇ）を有し、工程（ｂ）の後で上記工程（ｃ）の前に、第４の活性領域上に、第４のゲート絶縁膜を形成する工程（ｈ）を備え、第４のゲート絶縁膜は、第１のゲート絶縁膜よりも膜厚が厚く、第２の絶縁膜よりも膜厚が薄く形成される。
【発明の効果】
【００２３】
本発明に係わる半導体装置及びその製造方法によれば、レトログレードチャネル構造を有するＭＩＳトランジスタを、基板表面に不純物濃度ピ−クをもったチャネル構造（以下、「通常の表面チャネル構造」という）を有するＭＩＳトランジスタと同時に形成しても、レトログレードチャネル固有の特性を損なうことなく、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
【００２５】
なお、以下の実施形態では、４種類のＭＩＳトランジスタを備えた半導体装置を例に説明するが、レトログレードチャネル構造を有するＭＩＳトランジスタと、通常の表面チャネル構造を有するＭＩＳトランジスタとの関係において、本発明の技術的意義を有するものである。
【００２６】
図１（ａ）〜図３（ｅ）は、本発明の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
【００２７】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１に素子分離領域２を形成して、第１のＭＩＳトランジスタの活性領域（以下、「領域Ａ」という）、第２のＭＩＳトランジスタの活性領域（以下、「領域Ｂ」という）、第３のＭＩＳトランジスタの活性領域（以下、「領域Ｃ」という）、第４のＭＩＳトランジスタの活性領域（以下、「領域Ｄ」という）に区画する。
【００２８】
ここで、各領域Ａ〜Ｄに形成するＭＩＳトランジスタは、例えば、領域ＡにはＳＲＡＭを構成するｎ型ＭＩＳトランジスタ、領域Ｂにはロジック回路を構成するｎ型ＭＩＳトランジスタ、領域Ｃ及び領域Ｄには駆動電圧の異なる２種類のＩ／Ｏ回路を構成するｎ型ＭＩＳトランジスタをそれぞれ形成する。
【００２９】
その後、半導体基板１の表面に保護酸化膜１７を形成した後、各領域Ａ〜Ｄに、例えばボロンをイオン注入して、半導体基板１にＰ型のウェル領域（不図示）を形成する。
【００３０】
次に、図１（ｂ）に示すように、半導体基板１上に、領域Ａ〜Ｄのうち領域Ｄのみを開口したレジスト１８を形成した後、レジスト１８をマスクに、領域Ｄの半導体基板１に、例えば、ボロンを注入エネルギー１０ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入を行い、領域Ｄに形成する第４のＭＩＳトランジスタの閾値電圧を決めるチャネル領域４ｄを形成する。
【００３１】
その後、同様の方法により、領域Ｃ及び領域Ｂのみを開口したレジストをマスクに、領域Ｃ及び領域Ｂの半導体基板１に、それぞれボロンを注入エネルギー１０ｋｅＶの条件でイオン注入して、第３のＭＩＳトランジスタ、及び第２のＭＩＳトランジスタのチャネル領域４ｃ、４ｂを形成する。このときのドーズ量は、各トランジスタで異なるが、１×１０１２〜１×１０１４／ｃｍ２とする。なお、チャネル領域４ｂ、４ｃ、４ｄは、通常の表面チャネル構造をなす。
【００３２】
次に、図１（ｃ）に示すように、半導体基板１上に、領域Ａ〜Ｄのうち領域Ｄのみを開口したレジスト１９を形成した後、レジスト１９をマスクに保護酸化膜１７を、例えば弗化水素酸で除去する。その後、図１（ｄ）に示すように、レジスト１９を除去した後、領域Ｄの半導体基板１の表面を、例えば、１０００℃の温度で熱酸化して、厚さ約８ｎｍ程度のゲート酸化膜３ｄを形成する。
【００３３】
同様な方法により、図１（ｅ）に示すように、半導体基板１上に、領域Ａ〜Ｄのうち領域Ｃのみを開口したレジスト２０を形成した後、レジスト２０をマスクに保護酸化膜１７を除去する。その後、図１（ｆ）に示すように、レジスト２０を除去した後、領域Ｃの半導体基板１の表面を、例えば、１０００℃の温度で熱酸化して、厚さ約４ｎｍ程度のゲート酸化膜３ｃを形成する。
【００３４】
次に、図２（ａ）に示すように、半導体基板１上に、領域Ａ〜Ｄのうち領域Ａのみを開口したレジスト２１を形成し、レジスト２１をマスクに、領域Ａの半導体基板１に、例えば、ボロンを注入エネルギー１５ｋｅＶ、ドーズ量１×１０１４／ｃｍ２の条件でイオン注入を行い、領域Ａに形成する第１のＭＩＳトランジスタの閾値電圧を決めるチャネル領域４ａを形成する。なお、チャネル領域４ａは、レトログレードチャネル構造をなす。
【００３５】
次に、図２（ｂ）に示すように、半導体基板１上に、領域Ａ及び領域Ｂを開口したレジスト２２を形成した後、レジスト２２をマスクに保護酸化膜１７を除去する。その後、図２（ｃ）に示すように、レジスト２２を除去した後、領域Ａ及び領域Ｂの半導体基板１の表面を、例えば、１０００℃の温度で熱酸化して、厚さ約２ｎｍ程度のゲート酸化膜３ａ、３ｂを形成する。ここでは、ゲート酸化膜３ａとゲート酸化膜３ｂは、同一工程で形成するため実質的に同一の膜厚となる。なお、実質的に同一の膜厚には、チャネル領域４ａ、４ｂが形成されていることによって生じる膜厚差を含むものとする。
【００３６】
以上の工程により、第１〜第４のＭＩＳトランジスタが形成される各領域Ａ〜Ｄには、それぞれ、ゲート酸化膜３ａ〜３ｄ、及びチャネル領域４ａ〜４ｄが形成されたことになる。ここで、チャネル領域４ｂ〜４ｄに注入されたボロンは、ゲート酸化膜３ａ〜３ｄを形成する全ての熱酸化工程が加わるため、拡散して分布が広がるが、チャネル領域４ａに注入されたボロンは、最も薄い膜厚のゲート酸化膜３ａの熱処理工程しか加わらないため、表面拡散はほとんど生じない。
【００３７】
次に、このようにゲート酸化膜３ａ〜３ｄ、及びチャネル領域４ａ〜４ｄが形成された半導体基板１を用いて、ＭＩＳトランジスタを完成させるまでの工程を、図３（ａ）〜（ｅ）を参照しながら説明する。なお、ここからの工程は、領域Ａ〜Ｄに形成される各ＭＩＳトランジスタ全てに共通する。
【００３８】
まず、図３（ａ）に示すように、半導体基板１上に、ポリシリコン膜を、例えば２００ｎｍ程度堆積した後、ポリシリコン膜とゲート酸化膜３ａ、３ｂ、３ｃ、３ｄを選択的にエッチングして、各ゲート酸化膜３ａ、３ｂ、３ｃ、３ｄ上にポリシリコンからなるゲート電極５を形成する。その後、半導体基板１の全面に酸化膜を１０ｎｍ程度堆積した後、異方性ドライエッチングによりオフセットサイドウォール６を形成する。ここで、ポリシリコン膜を形成する前に、ゲート酸化膜３ａ、３ｂ、３ｃ、３ｄをプラズマ窒化して酸窒化膜からなるゲート絶縁膜にしても良い。
【００３９】
次に、図３（ｂ）に示すように、各領域Ａ〜Ｄを別々に開口したレジスト（不図示）を用いて、それぞれの領域Ａ〜Ｄにおける半導体基板１内に、ゲート電極５及びオフセットサイドウォール６をマスクにして、エクステンション領域７ａ〜７ｄ、及びポケット注入領域８ａ〜８ｄを形成する。エクステンション領域７ａ〜７ｄは、注入エネルギー２〜５ｋｅＶ、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件で砒素をイオン注入し、ポケット注入領域８ａ〜８ｄは、注入エネルギー１０〜１５ｋｅＶ、ドーズ量１×１０１２〜１×１０１４／ｃｍ２の条件でボロンをイオン注入することによって形成する。その後、９５０℃の温度で、約１０秒、窒素雰囲気通中で熱処理を行う。
【００４０】
次に、図３（ｃ）に示すように、半導体基板１上に、１０ｎｍ程度の膜厚の酸化膜と５０ｎｍ程度の膜厚の窒化膜を順次堆積した後、異方性ドライエッチングにより酸化膜からなるＬ字状の第１のサイドウォール９と第１のサイドウォール上に形成された窒化膜からなる第２のサイドウォール１０を形成する。
【００４１】
次に、図３（ｄ）に示すように、ゲート電極５及びサイドウォール９、１０等をマスクに、注入エネルギー３０ｋｅＶ、ドーズ量１×１０１６／ｃｍ２の条件で砒素のイオン注入を行い、ソース・ドレイン領域１１を形成する。その後、１０５０℃の温度で、約１０秒、窒素雰囲気で熱処理を行う。引き続き、半導体基板１上にＮｉ膜を１０ｎｍ程度堆積した後、５００℃の温度で、約１０秒、窒素雰囲気で熱処理を行ってシリサイド膜（ＮｉＳｉ膜）１２を形成する。
【００４２】
次に、図３（ｅ）に示すように、半導体基板１上に、窒化膜からなるコンタクトエッチストップ膜１３を形成した後、４００ｎｍ程度の膜厚の酸化膜からなる層間絶縁膜１４を形成する。その後、層間絶縁膜１４中にコンタクトホールを形成して、タングステンをコンタクトホール内に埋め込むことによって、コンタクトプラグ１５を形成する。最後に、層間絶縁膜１４上に配線１６を形成して、ＭＩＳトランジスタを完成する。
【００４３】
図４は、レトログレードチャネル領域を、本実施形態の方法で形成した場合と、従来の方法で形成した場合とを比較したグラフである。曲線ａ、ｂは、本実施形態の方法で形成したレトログレードチャネル領域のイオン注入直後、及び薄いゲート酸化膜形成後の不純物分布を示す。また、曲線ｃ、ｄは、従来の方法で形成したレトログレードチャネル領域のイオン注入直後、及び厚いゲート酸化膜形成後の不純物分布を示す。
【００４４】
図４に示すように、厚いゲート酸化膜形成前にチャネル領域をイオン注入で形成した場合（曲線ｃ）には、その後の厚いゲート酸化膜形成時の熱処理によって、不純物が基板表面に拡散している（曲線ｄ）のに対し、厚いゲート酸化膜形成後にチャネル領域をイオン注入で形成した場合（曲線ａ）には、その後の薄いゲート酸化膜形成時の熱処理が入っても、不純物が基板表面に拡散していない（曲線ｂ）のが分かる。
【００４５】
すなわち、レトログレードチャネル領域を、本実施形態の方法で形成することにより、レトログレードチャネル領域の不純物が、通常の表面チャネル構造を有するＭＩＳトランジスタのゲート絶縁膜の形成時に、表面拡散することを防止することができる。これにより、レトログレードチャネル構造を有するＭＩＳトランジスタを、通常の表面チャネル構造を有するＭＩＳトランジスタと同時に形成しても、レトログレードチャネル固有の特性を損なうことなく、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置を実現することができる。
【００４６】
なお、上記実施形態において、レトログレードチャネル領域４ａが形成された領域Ａのエクステンション領域７ａの注入条件を、通常の表面チャネル領域４ｂが形成された領域Ｂのエクステンション領域７ａの注入条件に比べて、より低い注入エネルギー、またはより少ない注入ドーズ量で行ってもよい。これにより、レトログレードチャネル領域４ａの不純物濃度のピーク位置をエクステンション領域７ａの接合深さよりも深くすることができる。こうすることによって、トランジスタの電気特性のバラツキを減らすことができる。
【００４７】
また、ポケット注入領域８ａの注入を、ポケット注入領域８ｂの注入よりも、半導体基板１に対してより垂直な角度で行っても、あるいは、より低い注入エネルギー、またはより少ない注入ドーズ量で注入を行ってもよい。こうすることによって、トランジスタの電気特性バラツキを減らすことができる。
【００４８】
また、図２（ａ）に示した工程の代わりに、図５（ａ）に示すように、半導体基板１上に、膜厚が３０ｎｍ程度の窒化膜からなるエッチング防止膜２３を形成し、その後、領域Ａのみを開口したレジスト２４を形成して、領域Ａにおけるエッチング防止膜２３を除去し、然る後、レジスト２４をマスクに、領域Ａの半導体基板１にボロンを注入してチャネル領域４ａを形成してもよい。なお、チャネル領域４ａを形成後は、図５（ｂ）に示すように、図２（ｂ）と同様の工程により、半導体基板１上に、領域Ａ及び領域Ｂを開口したレジスト２５を形成した後、レジスト２５をマスクに保護酸化膜１７を除去する。
【００４９】
このような工程により、レジスト２４を除去する際に、すでに形成されたゲート酸化膜３ｃ、３ｄの膜厚が減少するのを抑制することができ、ゲート酸化膜３ｃ、３ｄの絶縁特性に与える影響を防止することができる。
【００５０】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態において、領域ＡにはＳＲＡＭを構成するＭＩＳトランジスタを形成したが、隣接する素子間の電気特性のバランスで動作マージンが律則される回路、例えば、フリップフロップまたは差動増幅回路等を構成するＭＩＳトランジスタに適用しても、同様の効果を得ることができる。また、本実施形態では、ｎ型ＭＩＳトランジスタを用いて説明したが、ｐ型ＭＩＳトランジスタでも同様な方法で形成することにより同様な効果を得ることができる。
【産業上の利用可能性】
【００５１】
本発明は、レトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置に有用である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）〜（ｆ）は、本発明の実施形態における半導体装置の製造方法を示した工程断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態における半導体装置の製造方法を示した工程断面図である。
【図３】（ａ）〜（ｅ）は、本発明の実施形態における半導体装置の製造方法を示した工程断面図である。
【図４】本発明と従来のレトログレードチャネル領域の不純物分布を比較したグラフである。
【図５】（ａ）〜（ｂ）は、本実施形態の変形例における半導体装置の製造方法の工程断面図である。
【図６】従来の半導体装置の製造方法を示した工程断面図である。
【符号の説明】
【００５３】
１      半導体基板
２      素子分離領域
３ａ〜３ｄ    ゲート酸化膜
４ａ    レトログレードチャネル領域
４ｂ〜４ｄ    表面チャネル領域
５      ゲート電極
６      オフセットサイドウォール
７ａ〜７ｄ    エクステンション領域
８ａ〜８ｄ    ポケット注入領域
９      第１のサイドウォール
１０      第２のサイドウォール
１１      ソース・ドレイン領域
１２      シリサイド膜
１３      コンタクトエッチストップ膜
１４      層間絶縁膜
１５      コンタクトプラグ
１６      配線
１７      保護酸化膜
１８〜２２、２４、２５      レジスト
２３      エッチング防止膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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