(57)【要約】【課題】ＴＦＴ−ＬＣＤアレイ基板及びその製造方法を提供する。【解決手段】ゲートラインとゲート電極に第一の絶縁層と、半導体層と、半導体層のソース領域とドレイン領域に形成され、チャネルを露出させるオーミック接触層と、が順次形成される。第二の絶縁層が基板に形成され、ゲートライン及びゲート電極と、第一の絶縁層と、半導体層と、オーミック接触層と、の側壁を覆うと共に、前記ソース領域とドレイン領域におけるオーミック接触層を露出させる。データラインと、ソース電極と、画素電極と、ドレイン電極が第二の絶縁層に形成される。パッシベーション層が薄膜トランジスタと、ゲートラインと、データラインに形成され、画素電極を露出させる。【選択図】図１
2008070876.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、互いに交差して画素領域を画定するゲートライン及びデータラインと、
前記画素領域に形成された画素電極と、
前記基板に形成され、前記ゲートラインと連結するゲート電極と、前記データラインと連結するソース電極と、前記画素電極と連結するドレイン電極と、を有する薄膜トランジスタと、を備え、
前記ゲートライン及びゲート電極に第１の絶縁層と、半導体層と、前記半導体層のソース領域及びドレイン領域に形成され、チャネルを露出させるオーミック接触層と、が順次形成されていて、
第２の絶縁層が前記基板に形成され、前記ゲートライン及びゲート電極と、第１の絶縁層と、半導体層と、オーミック接触層と、の側壁を覆うと共に、前記ソース領域及びドレイン領域におけるオーミック接触層を露出させていて、
前記データラインと、ソース電極と、画素電極と、ドレイン電極が前記第２の絶縁層に形成され、前記ソース電極とドレイン電極がそれぞれ前記ソース領域とドレイン領域のオーミック接触層と接触し、
パッシベーション層が前記薄膜トランジスタと、ゲートラインと、データラインに形成され、前記画素電極を露出させていることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
【請求項２】
前記ゲートラインに形成され、前記第１の絶縁層を露出させるように前記ゲートライン上方のオーミック接触層と半導体層を分断する溝をさらに備えることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記溝に露出された第１の絶縁層に画素電極材料層が形成されたことを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記第２の絶縁層が前記チャネルを覆い、前記ソース領域とドレイン領域におけるオーミック接触層をそれぞれ露出させるソース電極ビアホールとドレイン電極ビアホールが形成されていることを特徴とする請求項１に記載のアレイ基板。
【請求項５】
前記パッシベーション層が前記チャネルを覆うことを特徴とする請求項１に記載のアレイ基板。
【請求項６】
前記ゲートラインと、ゲート電極と、ソース電極と、データラインと、ドレイン電極はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、又はＣｕから選ばれたいずれか一つ、又はこれらの合金の単層膜からなり、或いはＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、又はＣｕ、又はこれらの合金のいずれか一つ、または任意組み合わせにより形成された多層膜であることを特徴とする請求項１に記載のアレイ基板。
【請求項７】
前記第１の絶縁層と、第２のゲート絶縁層と、パッシベーション層が酸化物、窒化物、又は酸窒化物であることを特徴とする請求項１に記載のアレイ基板。
【請求項８】
基板上にゲート金属層、第１の絶縁層、半導体層、オーミック接触層を順次堆積し、それらをパターニングして前記基板にゲートラインと、ゲート電極と、薄膜トランジスタのチャネルを形成する工程と、
第２の絶縁層を堆積し、前記第２の絶縁層をパターニングして前記薄膜トランジスタのソース領域とドレイン領域におけるオーミック接触層を露出させる工程と、
ソース・ドレイン金属層を堆積し、前記ソース・ドレイン金属層をパターニングして、前記ゲートラインと互いに交差して画素領域を画定するデータラインと、前記ソース領域とドレイン領域におけるオーミック接触層とそれぞれ接触するソース電極とドレイン電極を形成する工程と、
パッシベーション層を堆積し、フォトレジストを利用して前記パッシベーション層をパターニングした後、画素電極材料層を堆積して、パターニングされたパッシベーション層におけるフォトレジスト及び前記フォトレジストにある画素電極材料層を剥離し、画素電極を形成する工程と、を含むＴＦＴ―ＬＣＤアレイ基板の製造方法。
【請求項９】
グレートーンマスクで前記ゲート金属層と、第１の絶縁層と、半導体層と、オーミック接触層に対してパターニングを行い、前記ゲートラインと、ゲート電極と、薄膜トランジスタのチャネルを形成することを特徴とする請求項８に記載の製造方法。
【請求項１０】
前記グレートーンマスクで前記基板に、前記ゲートラインとゲート電極に対応するフォトレジスト完全残留領域と、前記チャンネルに対応するフォトレジスト部分的残留領域とフォトレジストなし領域を含むグレートーンフォトレジストパターンを形成することを特徴とする請求項９に記載の製造方法。
【請求項１１】
前記グレートーンフォトレジストパターンで前記ゲート金属層と、第１の絶縁層と、半導体層と、オーミック接触層に対してパターニングを行ってゲートラインとゲート電極を形成した後、前記フォトレジスト部分的残留領域を除去し、前記フォトレジスト完全残留領域を減薄するように、前記フォトレジストパターンを処理し、フォトレジストオーミック接触層に対してパターニングを行って前記薄膜トランジスタのチャネルを形成することを特徴とする請求項１０に記載の製造方法。
【請求項１２】
フォトレジスト部分的露光領域を除去した後、前記オーミック接触層に対してオーバーエッチングを行って前記薄膜トランジスタのチャネルを形成することを特徴とする請求項１１に記載の製造方法。
【請求項１３】
前記第２の絶縁層はパターニング後、前記チャンネルを覆い、前記ソース領域とドレイン領域におけるオーミック接触層をそれぞれ露出させるようにソース電極ビアホールとドレイン電極ビアホールを形成することを特徴とする請求項８に記載の製造方法。
【請求項１４】
前記第２の絶縁層はパターニング後、前記ソース領域と、ドレイン領域と、チャンネルを露出させることを特徴とする請求項８に記載の製造方法。
【請求項１５】
前記第２の絶縁層に対するパターニングは、前記ゲートラインにおける第２の絶縁層に凹部を形成して前記オーミック接触層を露出させ、また、前記パッシベーション層に対するパターニングは、前記凹部におけるパッシベーション層を除去し、前記オーミック接触層と半導体層を除去して前記第１の絶縁層を露出させることにより溝を形成することを含むことを特徴とする請求項８に記載の製造方法。
【請求項１６】
前記パッシベーション層における画素電極材料層を剥離した後、前記溝に露出された第１の絶縁層に画素電極材料層が保留されることを特徴とする請求項１５に記載の製造方法。
【請求項１７】
前記第２の絶縁層に対するパターニングは、前記ゲートラインにおける第２の絶縁層を部分的エッチングして凹部を形成し、前記オーミック接触層と半導体層を除去して前記第１の絶縁層を露出させることにより溝を形成することを含むことを特徴とする請求項８に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ―ＬＣＤ）アレイ基板およびその製造方法、特に、４回のフォトリソグラフィー工程により製造することが可能なＴＦＴ―ＬＣＤアレイ基板およびその製造方法に関する。
【背景技術】
【０００２】
現在、液晶ディスプレイによる表示方式はパネル表示の主流であり、パワー駆動式ＴＦＴ―ＬＣＤは液晶ディスプレイ領域の主流表示方式である。ＴＦＴ―ＬＣＤは、その製造工程が従来のＩＣ回路との互換性があるうえ、表示品質が優れ、エネルギーの消耗が少なく、軽くて輻射がないため、非常に良好なマンマシン・インターフェースである。ＴＦＴ―ＬＣＤの主な応用領域としては、ノート型コンピューター、デスクトップ型コンピューターのモニター、ワークステーション、工業監視器、グローバル衛星測位システム（ＧＰＳ）、個人データ処理、ゲーム機、テレビ電話、携帯式ＶＣＤ、ＤＶＤ及びその他の携帯装置が挙げられる。
【０００３】
ＴＦＴ―ＬＣＤの価格を効果的に下げ、歩留まりを効果的に向上するため、努力が重ねられてきており、ＴＦＴ―ＬＣＤアレイ基板の製造工程を逐次簡素化させてきた。アレイ基板を完成するには、フォトリソグラフィー工程は当初の７回、又は６回から現在通常に採用された５回のフォトリソグラフィー工程になった。近来、グレートーンマスク技術（Ｇｒａｙ  Ｔｏｎｅ  Ｍａｓｋ）に基づく４回のフォトリソグラフィー工程がＴＦＴ―ＬＣＤの製造領域に応用されはじめ、次第に広げられてきた。この４回のフォトリソグラフィー工程の核心ステップは、従来５回のフォトリソグラフィー工程における活性層リソグラフィー（Ａｃｔｉｖｅ  Ｍａｓｋ）とソース・ドレイン電極リソグラフィー（Ｓ／Ｄ  Ｍａｓｋ）を行う替わりに、グレートーンマスクでフォトリソグラフィーを行うことである。
【０００４】
該関連技術における４回のフォトリソグラフィー工程について、以下に簡単に述べる。まず、基板上にゲート金属層を堆積し、第１回のフォトリソグラフィーによってゲートラインとゲート電極を形成する。ゲートラインとゲート電極上にゲート絶縁層と、活性層と、オーミック接触層と、ソース・ドレイン金属層を連続的に堆積し、第２回のフォトリソグラフィーの後、Ｓ／Ｄウェットエッチング、複数ステップのエッチング（活性層エッチング→アッシング→Ｍｏドライエッチング→ｎ＋エッチング）によってデータラインと、活性領域と、ソース・ドレイン電極と、ＴＦＴチャンネルパターンを形成する。パッシベーション層を堆積し、第３回のフォトリソグラフィーによってパッシベーション層に連結ホールを形成する。最後に、透明画素電極層を堆積し、第４回のフォトリソグラフィーによって画素電極を形成する。
【０００５】
この４回のフォトリソグラフィー工程は従来の５回のフォトリソグラフィー工程よりある程度進歩を遂げたが、以下の欠点が依然として存在している。複数ステップのエッチング工程は複雑で難しく、且つ、例えば、金属Ｍｏの残留やチャンネルの表面が粗いなど、欠陥の発生はある程度避けられない。Ｍｏドライエッチングに発生する側向エッチングはチャンネルの縦横比に影響し、例えば、オン状態電流が低くなる等のＴＦＴの電気特性の変化が起こる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記従来技術の問題点に鑑みてなされるものであり、その目的は、４回のフォトリソグラフィー工程より製造可能なＴＦＴ―ＬＣＤアレイ基板及びその製造方法を提供することである。本発明の製造方法により、ＴＦＴ―ＬＣＤアレイ基板の製造周期を短くし、生産コストを減少できる。
【課題を解決するための手段】
【０００７】
本発明の一つの実施例において、基板と、前記基板に形成され、互いに交差して画素領域を画定するゲートライン及びデータラインと、前記画素領域に形成された画素電極と、前記基板に形成され、前記ゲートラインと連結するゲート電極と、前記データラインと連結するソース電極と、前記画素電極と連結するドレイン電極と、を有する薄膜トランジスタと、を備え、前記ゲートライン及びゲート電極に第１の絶縁層と、半導体層と、前記半導体層のソース領域及びドレイン領域に形成され、チャネルを露出させるオーミック接触層と、が順次形成されていて、第２の絶縁層が前記基板に形成され、前記ゲートライン及びゲート電極と、第１の絶縁層と、半導体層と、オーミック接触層と、の側壁を覆うと共に、前記ソース領域及びドレイン領域におけるオーミック接触層を露出させていて、前記データラインと、ソース電極と、画素電極と、ドレイン電極が前記第２の絶縁層に形成され、前記ソース電極とドレイン電極がそれぞれ前記ソース領域とドレイン領域のオーミック接触層と接触し、パッシベーション層が前記薄膜トランジスタと、ゲートラインと、データラインに形成され、前記画素電極を露出させていることを特徴とするＴＦＴ−ＬＣＤアレイ基板が提供される。
【０００８】
本発明のもう一つの実施例において、溝が前記ゲートラインに形成され、前記ゲートライン上方のオーミック接触層と半導体層を分断して前記第１の絶縁層を露出させる。
【０００９】
本発明の一つの実施例において、基板上にゲート金属層、第１の絶縁層、半導体層、オーミック接触層を順次堆積し、それらをパターニングして前記基板にゲートラインと、ゲート電極と、薄膜トランジスタのチャネルを形成する工程と、第２の絶縁層を堆積し、前記第２の絶縁層をパターニングして前記薄膜トランジスタのソース領域とドレイン領域におけるオーミック接触層を露出させる工程と、ソース・ドレイン金属層を堆積し、前記ソース・ドレイン金属層をパターニングして、前記ゲートラインと互いに交差して画素領域を画定するデータラインと、前記ソース領域とドレイン領域におけるオーミック接触層とそれぞれ接触するソース電極とドレイン電極を形成する工程と、パッシベーション層を堆積し、フォトレジストを利用して前記パッシベーション層をパターニングした後、画素電極材料層を堆積して、パターニングされたパッシベーション層におけるフォトレジスト及び前記フォトレジストにある画素電極材料層を剥離し、画素電極を形成する工程と、を含むＴＦＴ―ＬＣＤアレイ基板の製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
添付図面を参照しながら本発明の例示的な実施例を説明する。しかし、本発明は異なる形式で実現でき、ここで説明する実施例に限られるものではない。本文において、素子又は層が、もう一つの素子又は層上にある、又はもう一つの素子又は層に連結すると説明する場合、該素子又は層はもう一つの素子又は層の真上にあってもよく、もう一つの素子、又は層に直接に連結しても良く、中間の素子、又は層が存在しても良い。
【実施例１】
【００１１】
図１は本発明の第１の実施例にかかるＴＦＴ―ＬＣＤアレイ基板における一つの画素ユニットの概略図である。図２は図１の１ｂ−１ｂ線に沿ったＴＦＴの部分的断面図である。図３は図１の２ｂ−２ｂ線に沿ったゲートラインの部分的断面図である。
【００１２】
図１、図２、図３に示すように、本発明の第１の実施例にかかるＴＦＴ−ＬＣＤアレイ基板は、基板（例えば透明基板）２１と、基板２１に形成されたゲートライン２２ａ及びそれに連結する（又はそれから分岐する）ゲート電極２２ｂと、ゲートライン２２ａとゲート電極２２ｂに順次形成された第１の絶縁層２３、半導体層２４、チャンネルを露出させるように半導体２４のソース・ドレイン領域に形成されたオーミック接触層２５と、ゲートライン２２ａとゲート電極２２ｂ、第１の絶縁層２３、半導体層２４とオーミック接触層２５の側壁を覆うように基板２１に形成された第２のゲート絶縁層２６と、ソース領域とドレイン領域のオーミック接触層の上方にそれぞれ形成されたソース電極ビアホール２７ｃとドレイン電極ビアホール２７ｄと、第２の絶縁層２６に形成され、ソース電極ビアホール２７ｃを介してソース領域のオーミック接触層２５と接触するデータライン３２及びそれに連結するソース電極２７ａと、第２の絶縁層２６に形成され、ドレイン電極ビアホール２７ｄを介してドレイン領域のオーミック接触層２５と接触するドレイン電極２７ｂと、データライン３２とソース電極２７ａ及びドレイン電極２７ｂに形成されたパッシベーション層２８と、第２の絶縁層２６に形成され、ドレイン電極２７ｂと連結する画素電極３１と、を備える。ここで、ゲートライン２２ａとデータライン３２とは互いに交差して画素領域を画定する。
【００１３】
本発明の第１の実施例の一つの例において、溝３０がデータライン３２の間のゲートライン２２ａに形成され、隣接するゲートライン２２ａ同士のクロストークを防止するため、ゲートライン２２ａ上方のオーミック接触層２５と半導体層２４を分断する。もう一つの例では、溝３０に露出された第１の絶縁層２３を画素電極材料層２９が覆っている。
【００１４】
本発明の第１の実施例において、ゲート電極２２ｂの上方が第１の絶縁層２３と第２の絶縁層２６により覆われるため、ソース電極２７ａ及びドレイン電極２７ｂとゲート電極２２ｂとの間の距離が増大され、ソース電極及びドレイン電極とゲート電極との短絡の発生を効果的に抑制し、歩留まりを向上した。
【００１５】
図４〜図９により、４回のフォトリソグラフィー工程を採用して前記本発明の第１の実施例にかかるＴＦＴ−ＬＣＤアレイ基板を製造する製造方法が示される。
【００１６】
基板２１（例えば、透明ガラス基板、石英基板、又はプラスチック基板）に、スパッタリング法又は熱蒸発法によって厚さが約３６００Åであるゲート金属層２２を堆積する。このゲート金属２２はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕ等の金属、又はそれらの合金の単層膜であっても良く、前記金属材料、又はそれらの合金の一つ、或いはこれらの任意組み合わせにより形成された積層膜であっても良い。
【００１７】
図４に示すように、ゲート金属層２２に、ＰＥＣＶＤ法によって厚さが約４０００Åである第１の絶縁層（ゲート絶縁層）２３と、厚さが約１８００Åである半導体層２４と、厚さが約５００Åであるオーミック接触層２５を連続的に堆積する。第１の絶縁層２３は酸化物、窒化物、又は酸窒化物を含み、これによって、前記ＰＥＣＶＤ法において採用される反応ガスはＳｉＨ４、ＮＨ３又はＮ２であっても良く、ＳｉＨ２Ｃｌ２、ＮＨ３又はＮ２であっても良い。半導体層２４は、例えばアモルファスシリコンや多結晶シリコンを含み、オーミック接触層２５は、例えばドープされたアモルファスシリコンやドープされた多結晶シリコン、または微結晶シリコンを含む。これによって、ＰＥＣＶＤ法に採用される反応ガスはＳｉＨ４とＨ２、又はＳｉＨ２Ｃｌ２とＨ２であっても良い。必要に応じて不純物ガスを混入することができる。
【００１８】
続いて、前記基板２１に堆積されたゲート金属層２２と、第１の絶縁層２３と、半導体層２４と、オーミック接触層２５に対してエッチングを行い、この多層の積層をパターニングする。
【００１９】
ここで、第１のマスク、即ちグレートーンマスクを採用してマスキング、露光、エッチングを行い、前記パターニング処理を完成する。
【００２０】
本発明によれば、グレートーンマスクはハーフトーンマスクも含み、マスクに完全透光領域以外に、部分的透光領域も形成される。この部分的透光領域には、グレーティング状のスリット構造を形成し、光の散乱、回折等によって光の透過率を低下させても良く、この部分的透光領域に半透明層のみを形成し、光の透過率を低下させても良い。前記マスクで塗布されたフォトレジスト層（例えばポジフォトレジスト）に対して露光するとき、完全透光領域で対応するフォトレジスト部分を完全露光させるが、部分的透光領域では対応するフォトレジスト部分を部分的に露光させる。このフォトレジスト層を現像した後、完全に露光されたフォトレジスト層は完全に除去されるが、部分的に露光されたフォトレジスト層は部分的に残留されるため、厚さが比較的薄い。これによって立体的フォトレジストパターンが形成される。
【００２１】
図４に示された工程により得られた積層にフォトレジスト層（例えばポジフォトレジスト、図示しない）を塗布し、グレートーンマスクでこのフォトレジスト層に対して露光を行うことによって、フォトレジスト層にフォトレジストの露光されていない領域と、フォトレジストの部分的露光領域（即ち、グレートーン領域）と、フォトレジスト完全露光領域が得られる。露光されたフォトレジスト層を現像してグレートーンフォトレジストパターン（図示しない）を得る。ここで、フォトレジストの露光されていない領域におけるフォトレジスト層は完全に残留され、アレイ基板にゲートラインとゲート電極を形成するべき部位に対応するフォトレジスト完全残留領域が得られる。フォトレジスト部分的露光領域のフォトレジスト層は部分的に残留され、アレイ基板にＴＦＴチャンネルを形成するべき部位に対応するフォトレジスト部分的残留領域が得られる。フォトレジスト完全露光領域のフォトレジスト層は完全に除去され、フォトレジストなし領域になる。
【００２２】
前記フォトレジストパターンをエッチングマスクとして複数ステップのドライエッチングを行い、図５に示すように、フォトレジストパターンにおけるフォトレジストなし領域に対応するオーミック接触層２５と、半導体層２４と、第１の絶縁層２３と、ゲート金属層２２とをエッチングにより除去することで、ゲートライン２２ａとゲート電極２２ｂを形成する。前記エッチングには、ゲート金属層２２のエッチングガスはＳＦ６／Ｏ２、又はＣｌ２／Ｏ２を選択して使用すれば良い。第１の絶縁層２３のエッチングガスはＳＦ６／Ｏ２、Ｃｌ２／Ｏ２、又はＨＣｌ／Ｏ２を選択して使用すれば良い。半導体層２４とオーミック接触層２５のエッチングガスはＳＦ６／Ｃｌ２、又はＳＦ６／ＨＣｌ等のガスを選択して使用すれば良い。
【００２３】
複数ステップのドライエッチングが終わった後、フォトレジストのアッシング工程を行い、フォトレジスト部分的残留領域のフォトレジスト層を除去する。アッシングガスとしては、ＳＦ６、Ｏ２又はＳＦ６／Ｏ２混合ガス等を選択すれば良い。これと同時に、フォトレジスト完全残留領域のフォトレジスト層も部分的に除去されるため、厚さが薄くなる。アッシングが終わった後、図６に示すように、フォトレジスト部分的残留領域におけるフォトレジスト層も除去されることによって、形成しようとするＴＦＴチャンネル中のオーミック接触層２５が露出される。そして、下の半導体層２４を露出させるように、ドライエッチング工程によって露出されたオーミック接触層２５をエッチングして除去し、ＴＦＴのチャンネル４０を形成する。エッチングガスとしては、ＳＦ６／Ｃｌ２、又はＳＦ６／ＨＣｌ等のガスを選択すれば良い。チャンネルにおけるオーミック接触層を完全にエッチング除去するために、一般にオーバーエッチング法を取る。
【００２４】
図７に示すように、ＴＦＴのチャンネルが形成された後、残りのフォトレジストパターンを除去し、ＰＥＣＶＤ法によって基板２１の露出面、オーミック接触層２５及び半導体層２４の露出部分に、厚さが約２５００Åである第２の絶縁層２６を堆積する。第２の絶縁層２６は酸化物、窒化物、又は酸窒化物を含んでも良い。ＰＥＣＶＤにおいて対応する反応ガスはＳｉＨ４、ＮＨ３又はＮ２、或いはＳｉＨ２Ｃｌ２、ＮＨ３又はＮ２であっても良い。第２の絶縁層２６はＴＦＴのチャンネルを直接覆うため、ＴＦＴのチャンネルを保護する作用がある。
【００２５】
続けて、図８に示すように、第２の絶縁層２６に対してパターニングを行い、ソース電極ビアホールとドレイン電極ビアホールを形成する。例えば、第２の絶縁層２６にフォトレジスト（図示しない）を塗布し、第２のマスク、例えば、通常のマスクで露光、現像、エッチングを行い、下のオーミック接触層２５を露出させるように、オーミック接触層２５における第２の絶縁層２６の一部をエッチングし、ソース電極ビアホール２７ｃとドレイン電極ビアホール２７ｄを形成する。ここで、エッチング法はドライエッチングであって、エッチングガスはＳＦ６／Ｏ２、Ｃｌ２／Ｏ２、又はＨＣｌ／Ｏ２から選択して使用しすれば良い。
【００２６】
第２の絶縁層２６をパターニングした後、図８に示すアレイ基板に、スパッタリング法又は熱蒸発法によって、厚さが約２２００Åであり、先に形成されたソース電極ビアホール２７ｃとドレイン電極ビアホール２７ｄに充填されるソース・ドレイン金属層（図示しない）を堆積する。このソース・ドレイン金属はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕ等の金属、又はそれらの合金の単層膜であっても良く、前記金属とそれらの合金の任意組み合わせにより形成された積層膜であっても良い。
【００２７】
続いて、図９に示すように、ソース・ドレイン金属に対してパターニングを行い、ソース電極２７ａとドレイン電極２７ｂを形成する。ソース・ドレイン金属にフォトレジストを塗布し、例えば、第３のマスク、例えば通常のマスクで露光、現像、エッチングを行い、ソース・ドレイン金属に対してエッチングして、ソース電極ビアホール２７ｃとドレイン電極ビアホール２７ｄに充填されるソース電極２７ａとドレイン電極２７ｂ、及びソース電極２７ａと連結するデータライン３２を得る。採用されたエッチング方法はドライエッチング又はウェットエッチングであっても良い。得られたソース電極２７ａとドレイン電極２７ｂはそれぞれソース電極ビアホール２７ｃとドレイン電極ビアホール２７ｄを介してソース領域とドレイン領域のオーミック接触層２５に接触する。
【００２８】
図９に示すようなソース電極２７ａとドレイン電極２７ｂが形成された後、ＰＥＣＶＤ法によって、図９に示す基板に厚さが約２０００Åであるパッシベーション層２８を堆積する（図２及び図３を参照）。パッシベーション層２８は酸化物、窒化物、又は酸窒化物を含んでも良く、ＰＥＣＶＤに採用する対応の反応ガスはＳｉＨ４、ＮＨ３又はＮ２、或いはＳｉＨ２Ｃｌ２、ＮＨ３又はＮ２であっても良い。そして、パッシベーション層２８にフォトレジスト層を塗布し、例えば、第４枚のマスク、例えば、通常のマスクでフォトレジスト層に対してマスキング、露光を行い、パターニングされたフォトレジスト層をエッチングマスクとして、パッシベーション層２８に対してエッチングすることによって、パッシベーション層をパターニングする（図２及び図３を参照）。このとき、薄膜トランジスタのチャンネルを第２の絶縁層２６とパッシベーション層２８が覆っている。
【００２９】
図１に示すように、パッシベーション層２８をエッチングしてパターニングした後、パッシベーション層におけるフォトレジストを保留し、得られた基板にスパッタリング法又は熱蒸発法によって厚さが約４００Åである透明画素電極材料層２９を堆積する（図２及び図３を参照）。この画素電極材料層は酸化インジウムスズ（ＩＴＯ）や、酸化インジウム亜鉛（ＩＺＯ）などを含んでも良い。化学溶液でフォトレジストを剥離するとともに、フォトレジストにおける透明導電材料層も剥離して画素電極３１を形成し（図２を参照）、ＴＦＴ−ＬＣＤアレイ基板の製造を完成する。
【００３０】
また、図３に示すように、第１の実施例の一つの例において、第２の絶縁層２６をエッチングしてソース電極ビアホール２７ｃとドレイン電極ビアホール２７ｄを形成すると共に、隣接する画素間のゲートライン２２ａにおける第２の絶縁層２６の一部をエッチングして除去し、ゲートラインにくぼみを形成し（図示しない）、更に、続けてこのくぼみの下方のオーミック接触層２５と半導体層２４をエッチングして、溝３０を形成できる（図１と図３を参照）。或いは、パッシベーション層２８をパターニングするとき、パッシベーション層２８をエッチングした後、続けてこのくぼみ下方のオーミック接触層２５と半導体層２４をエッチングして、溝３０を形成する。後者の場合、パッシベーション層における透明画素電極材料層２９を剥離した後、溝３０の上方に透明画素電極材料層２９が残留しても良い。
【００３１】
これで、第１の実施例のＴＦＴ−ＬＣＤアレイ基板の製造を完成した。
【実施例２】
【００３２】
図１０は本発明第２の実施例のＴＦＴ−ＬＣＤアレイ基板における一つの画素ユニットの図であり、図１１は図１０の３ｂ−３ｂ線に沿ったＴＦＴの部分的断面図であり、図１２は図１０の４ｂ−４ｂ線に沿ったゲートラインの部分的断面図である。
【００３３】
図１０、図１１、図１２に示すように、本発明第２の実施例のＴＦＴ−ＬＣＤアレイ基板は、基板（例えば透明基板）１２１と、基板１２１に形成されたゲートライン１２２ａとそれと連結するゲート電極１２２ｂと、ゲートライン１２２ａとゲート電極１２２ｂに順次形成された第１の絶縁層１２３、半導体層１２４、半導体１２４のソース領域とドレイン領域に形成され、チャンネルを露出させるオーミック接触層１２５と、基板１２１に形成され、ゲートライン１２２ａとゲート電極１２２ｂ、第１の絶縁層１２３、半導体層１２４とオーミック接触層１２５の側壁を覆う第２の絶縁層１２６と、第２の絶縁層１２６に形成され、ソース領域のオーミック接触層１２５と連結するデータライン１３２及びそれと連結するソース電極１２７ａと、第２の絶縁層１２６に形成され、ドレイン領域のオーミック接触層１２５と接触するドレイン電極１２７ｂと、データライン１３２とソース電極１２７ａ及びドレイン電極１２７ｂに形成されたパッシベーション層１２８と、第２の絶縁層１２６に形成され、ドレイン電極１２７ｂと連結する画素電極１３１と、を備え、その中のゲートライン１２２ａとデータライン１３２とは互いに交差して画素領域を画定し、パッシベーション層１２８はチャンネル領域に直接形成される。
【００３４】
本発明第２の実施例の一つの例において、溝１３０はデータライン１３２の間のゲートライン１２２ａに形成され、隣接するゲートライン１２２ａ同士のクロストークを防止するため、ゲートライン１２２ａ上方のオーミック接触層１２５と半導体層１２４を分断する。もう一つの例では、溝１３０に露出された第１の絶縁層１２３を画素電極材料１２９が覆っている。
【００３５】
図１３〜図１８は４回のフォトリソグラフィー工程を採用して前記本発明第２の実施例のＴＦＴ−ＬＣＤアレイ基板を製造する方法を示す。そこで、第１の実施例に対応する部分には類似する符号を付与し、更に、第１の実施例と第２の実施例と対応する部分は同じ材料と工程によって形成できるため、それらに関する説明は省略する。
【００３６】
基板１２１（例えば、透明ガラス基板、石英基板、又はプラスチック基板）に、スパッタリング法又は熱蒸発法によって厚さが約３６００Åであるゲート金属層１２２を堆積する。そして、図１３に示すように、ゲート金属層１２２に、ＰＥＣＶＤ法によって厚さが約４０００Åである第１の絶縁層１２３と、厚さが約１８００Åである半導体層１２４と、厚さが約５００Åであるオーミック接触層１２５を連続的に堆積する。
【００３７】
同様にして、図１５に示すように、グレートーンマスクで前記基板１２１に堆積されたゲート金属層１２２、第１の絶縁層１２３、半導体層１２４、オーミック接触層１２５に対してエッチングしてパターニング、ゲートパターン及びＴＦＴのチャンネル１４０を形成する。
【００３８】
図１３に示す積層にフォトレジスト層（例えばポジフォトレジスト、図示しない）を塗布し、グレートーンマスクでこのフォトレジスト層に対して露光、現像を行うことによって、アレイ基板にゲートラインとゲート電極を形成するべき部位に対応するフォトレジスト完全残留領域と、アレイ基板にＴＦＴチャンネルを形成するべき部位に対応するフォトレジスト部分的残留領域と、フォトレジストなし領域を含むグレートーンフォトレジストパターンを得る。
【００３９】
図１４に示すように、前記フォトレジストパターンをエッチングマスクとして複数ステップのエッチングを行い、フォトレジストパターンのフォトレジストなし領域に対応するオーミック接触層１２５と、半導体層１２４と、第１の絶縁層１２３と、ゲート金属層１２２とをエッチングすることでゲートライン１２２ａとゲート電極１２２ｂを形成する。図１５に示すように、その後、フォトレジストアッシング工程を行い、フォトレジスト部分的残留領域のフォトレジスト層を除去するとともに、フォトレジスト完全残留領域のフォトレジスト層を減薄する。アッシングが終わった後、下の半導体層１２４を露出するように、露出されたオーミック接触層をエッチング除去し、ＴＦＴのチャンネルを形成する。チャンネル領域のオーミック接触層を完全にエッチングするために、オーバーエッチング法を採用すれば良い。
【００４０】
図１６に示すように、ＴＦＴのチャンネルが形成された後、残りのフォトレジストパターンを除去し、ＰＥＣＶＤ法によって基板１２１の露出面と、オーミック接触層１２５と、半導体層１２４の露出部分に厚さが約２５００Åの第２の絶縁層１２６を堆積する。そして、図１７に示すように、第２の絶縁層１２６をパターニングし、薄膜トランジスタのソース領域とドレイン領域におけるオーミック接触層１２５及びチャンネルを露出する。
【００４１】
図１８に示すように、第２の絶縁層１２６をパターニングした後、図１７に示すアレイ基板に、スパッタリング法又は熱蒸発法によって、厚さが約２２００Åのソース・ドレイン金属層（図示しない）を堆積する。そして、ソース・ドレイン金属層に対してパターニングを行い、ソース領域とドレイン領域におけるオーミック接触層１２５とそれぞれ接触するソース電極１２７ａとドレイン電極１２７ｂを形成する。
【００４２】
ソース電極１２７ａとドレイン電極１２７ｂが形成された後、ＰＥＣＶＤ法によって厚さが約２０００Åのパッシベーション層１２８を堆積する（図１１と図１２を参照）。そして、パッシベーション層をパターニングし、パッシベーション層パターンを形成する（図１１と図１２を参照）。このとき、チャンネルはパッシベーション層１２８に直接覆われる。
【００４３】
図１０に示すように、パッシベーション層１２８をエッチングしてパターニングした後、パッシベーション層におけるフォトレジストを保留し、得た基板にスパッタリング法又は熱蒸発法によって厚さが約４００Å、ＩＴＯを含む透明画素電極材料層１２９を堆積する（図１１及び図１２を参照）。化学薬液でフォトレジストを剥離するとともに、フォトレジスト上の透明導電材料層も剥離して画素電極１３１を形成し（図１１を参照）、ＴＦＴ−ＬＣＤアレイ基板の製造を完成する。
【００４４】
同様にして、図１２に示すように、第２の実施例の一つの例において、第２の絶縁層１２６をエッチングしてソース領域とドレイン領域のオーミック接触層を露出すると共に、隣接する画素間のゲートライン１２２ａにおける第２の絶縁層１２６の一部をエッチングし、ゲートラインにくぼみを形成する（図示しない）。更に、続けてこのくぼみの下方のオーミック接触層１２５と半導体層１２４をエッチングし、溝１３０を形成できる（図１０と図１２を参照）。或いは、パッシベーション層１２８をパターニングするとき、パッシベーション層をエッチングした後、続けてこのくぼみの下方のオーミック接触層１２５と半導体層１２４をエッチングして溝１３０を形成する。後者の場合、パッシベーション層における透明画素電極材料層１２９を剥離した後、溝１３０の上方に透明画素電極材料層１２９が残留しても良い。
【００４５】
これで、第２の実施例のＴＦＴ−ＬＣＤアレイ基板の製造を完成した。
【００４６】
上述したように、本発明第１の実施例と第２の実施例の例示的な製造方法において、チャンネルの形成はフォトレジストのアッシング→オーミック接触層のエッチングだけで完成できるため、ＴＦＴチャンネルの製造過程を大幅に簡素化するとともに、例えばチャンネル残留、チャンネル短絡、チャンネル表面が粗い、ＥＳＤ等の各欠陥を減少し、ＴＦＴアレイ基板の歩留まりを向上することができる。
【００４７】
また、本発明第１の実施例と第２の実施例により開示された１回のフォトリソグラフィーと剥離工程によってパッシベーション層と画素電極を形成する方法は、簡単で実用的であり、大量の化学薬液を節約できる。
【００４８】
上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良の実施形態を参照して本発明を詳細に説明したが、当業者にとって、必要に応じて異なる材料や設備などをもって本発明を実現できる。即ち、その要旨を逸脱しない範囲内において種種の形態で実施しえるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施例にかかるＴＦＴ―ＬＣＤアレイ基板における一つの画素ユニットの概略図。
【図２】図１の１ｂ−１ｂ線に沿った部分的断面図。
【図３】図１の２ｂ−２ｂ線に沿った部分的断面図。
【図４】本発明の第１の実施例において、基板にゲート金属層、第１の絶縁層、半導体層、オーミック接触層を連続に堆積した後の断面図。
【図５】本発明の第１の実施例において、グレートーンフォトレジストパターンでゲート金属層、第１の絶縁層、半導体層、オーミック接触層をエッチングした後の断面図。
【図６】本発明の第１の実施例において、アッシング処理された後のグレートーンフォトレジストパターンでオーミック接触層をエッチングした後の断面図。
【図７】本発明の第１の実施例において、基板、半導体層、オーミック接触層に第２の絶縁層を堆積した後の断面図。
【図８】本発明の第１の実施例において、第２回のフォトリソグラフィーによって、オーミック接触層における第２の絶縁層を部分的にエッチングした後の断面図。
【図９】本発明の第１の実施例において、第３回のフォトリソグラフィーによって、ソース電極とドレイン電極を形成した後の断面図。
【図１０】本発明の第２の実施例にかかるＴＦＴ−ＬＣＤアレイ基板における一つの画素ユニットの概略図。
【図１１】図１０の３ｂ−３ｂ線に沿った部分的断面図。
【図１２】図１０の４ｂ−４ｂ線に沿った部分的断面図。
【図１３】本発明の第２の実施例において、基板にゲート金属層、第１の絶縁層、半導体層、オーミック接触層を連続に堆積した後の断面図。
【図１４】本発明の第２の実施例において、グレートーンフォトレジストパターンでゲート金属層、第１の絶縁層、半導体層、オーミック接触層をエッチングした後の断面図
【図１５】本発明の第２の実施例において、アッシング処理された後のグレートーンフォトレジストパターンでオーミック接触層をエッチングした後の断面図。
【図１６】本発明の第２の実施例において、基板、半導体層、オーミック接触層に第２の絶縁層を堆積した後の断面図。
【図１７】本発明の第２の実施例において、第２回のフォトリソグラフィーによって、オーミック接触層における第２の絶縁層を部分的にエッチングした後の断面図。
【図１８】本発明の第２の実施例において、第３回のフォトリソグラフィーによって、ソース電極とドレイン電極を形成した後の断面図。
【符号の説明】
【００５０】
２１、１２１  基板
２２、１２２  ゲート金属層
２２ａ、１２２ａ  ゲートライン
２２ｂ、１２２ｂ  ゲート電極
２３、１２３  第１の絶縁層
２４、１２４  半導体層
２５、１２５  オーミック接触層
２６、１２６  第２の絶縁層
２７ａ、１２７ａ  ソース電極
２７ｂ、１２７ｂ  ドレイン電極
２７ｃ  ソース電極ビアホール
２７ｄ  ドレイン電極ビアホール
２８、１２８  パッシベーション層
２９、１２９  画素電極材料層
３０、１３０  溝
３１、１３１  画素電極
３２、１３２  データライン
４０、１４０  チャンネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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