(57)【要約】【課題】画素間寄生容量が存在する場合の表示ムラを低減すること。【解決手段】２画素毎に１本のソースラインを配置し、ソースラインを挟んで隣接する２つの画素が、ソースラインを共用するとともにそれぞれ異なるゲートラインにＴＦＴ１８を介して接続されているＬＣＤパネル１０を駆動するドライバ回路１２のゲートドライバブロックは、複数のゲートラインＧ１，Ｇ２，…を順次選択する第１の駆動と、異なるソースラインＳ１，Ｓ２，…に接続され隣接配置された２つの画素に対応する２本のゲートラインの組の選択順を逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことで、画素間の書き込み時の電位差ずれを減少させ、表示ムラを低減する。【選択図】図３
2008268843.tif 000002
【特許請求の範囲】
【請求項１】
２画素毎に１本の信号線を配置し、前記信号線を挟んで隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されているアクティブマトリックス型表示装置の駆動回路であって、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことを特徴とするアクティブマトリックス型表示装置の駆動回路。
【請求項２】
前記所定期間毎は、２ｊ走査期間（ｊ:１以上の整数）毎であることを特徴とする請求項１に記載のアクティブマトリックス型表示装置の駆動回路。
【請求項３】
前記所定期間は二つの期間からなり、第１の期間は２ｊ走査期間(j：１以上の整数)であり、第２の期間はｋフィールド（ｋ：１以上の整数）であることを特徴とする請求項１に記載のアクティブマトリックス型表示装置の駆動回路。
【請求項４】
前記所定期間毎は、ｋフィールド（ｋ：１以上の整数）毎であることを特徴とする請求項１に記載のアクティブマトリックス型表示装置の駆動回路。
【請求項５】
前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする請求項１乃至４の何れかに記載のアクティブマトリックス型表示装置の駆動回路。
【請求項６】
前記表示パネルは前記複数の画素をストライプ状に配列したストライプ配列の表示パネルであることを特徴とする請求項１乃至５の何れかに記載のアクティブマトリックス型表示装置の駆動回路。
【請求項７】
前記表示パネルは前記複数の画素をデルタ状に配列したデルタ配列の表示パネルであることを特徴とする請求項１乃至５の何れかに記載のアクティブマトリックス型表示装置の駆動回路。
【請求項８】
２画素毎に１本の信号線を配置し、前記信号線を挟んで隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されているアクティブマトリックス型表示装置の駆動方法であって、
異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことを特徴とするアクティブマトリックス型表示装置の駆動方法。
【請求項９】
前記所定期間毎は、２ｊ走査期間（ｊ:１以上の整数）毎であることを特徴とする請求項８に記載のアクティブマトリックス型表示装置の駆動方法。
【請求項１０】
前記所定期間は二つの期間からなり、第１の期間は２ｊ走査期間（ｊ:１以上の整数）であり、第２の期間はｋフィールド（ｋ：１以上の整数）であることを特徴とする請求項８に記載のアクティブマトリックス型表示装置の駆動方法。
【請求項１１】
前記所定期間毎は、ｋフィールド（ｋ：１以上の整数）毎であることを特徴とする請求項８に記載のアクティブマトリックス型表示装置の駆動方法。
【請求項１２】
前記複数の信号線に出力する表示すべき情報に従った信号を、前記走査線の選択順に応じて出力することを特徴とする請求項８乃至１１の何れかに記載のアクティブマトリックス型表示装置の駆動方法。
【請求項１３】
前記表示パネルは前記複数の画素をストライプ状に配列したストライプ配列の表示パネルであることを特徴とする請求項８乃至１２の何れかに記載のアクティブマトリックス型表示装置の駆動方法。
【請求項１４】
前記表示パネルは前記複数の画素をデルタ状に配列したデルタ配列の表示パネルであることを特徴とする請求項８乃至１２の何れかに記載のアクティブマトリックス型表示装置の駆動方法。
【請求項１５】
２画素毎に１本の信号線を配置し、前記信号線を挟んで隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されている表示パネルと、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことを特徴とするアクティブマトリックス型表示装置。
【請求項１６】
前記所定期間毎は、２ｊ走査期間（ｊ:１以上の整数）毎であることを特徴とする請求項１５に記載のアクティブマトリックス型表示装置。
【請求項１７】
前記所定期間は二つの期間からなり、第１の期間は２ｊ走査期間（ｊ:１以上の整数）であり、第２の期間はｋフィールド（ｋ：１以上の整数）であることを特徴とする請求項１５に記載のアクティブマトリックス型表示装置。
【請求項１８】
前記所定期間毎は、ｋフィールド（ｋ：１以上の整数）毎であることを特徴とする請求項１５に記載のアクティブマトリックス型表示装置。
【請求項１９】
前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする請求項１５乃至１８の何れかに記載のアクティブマトリックス型表示装置。
【請求項２０】
前記表示パネルは前記複数の画素をストライプ状に配列したストライプ配列の表示パネルであることを特徴とする請求項１５乃至１９の何れかに記載のアクティブマトリックス型表示装置。
【請求項２１】
前記表示パネルは前記複数の画素をデルタ状に配列したデルタ配列の表示パネルであることを特徴とする請求項１５乃至１９の何れかに記載のアクティブマトリックス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１本の信号線を隣接する２画素が共用するタイプのアクティブマトリックス型表示装置の駆動回路及び駆動方法、並びに、そのような駆動回路を用いたアクティブマトリックス型表示装置に関する。
【背景技術】
【０００２】
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス型表示装置が開発されている。
【０００３】
このアクティブマトリックス型表示装置は、マトリックス状に配置された複数の画素を行毎に順次走査するための走査信号を発生する走査線駆動回路（以下、ゲートドライバと称する）を有する。ゲートドライバは、前記各画素に映像信号を与える信号線駆動回路（以下、ソースドライバと称する）に比べると動作周波数は低い。このため、前記各画素に対応したＴＦＴを形成するための工程と同一の工程で、前記ＴＦＴと前記ゲートドライバとを同時に形成したとしても、前記ゲートドライバは、そのスペックを満足させることが可能である。
【０００４】
また、アクティブマトリックス型表示装置における各画素は、前記ＴＦＴに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極と、を有している。そして、アクティブマトリックス型表示装置では、一方向の電界が長く印加されることによって発生する液晶の劣化現象を防止するために、ソースドライバからの映像信号Ｖｓｉｇの極性を共通電圧Ｖｃｏｍに対して、フレーム毎、ライン毎、又はドット毎に反転させる反転駆動が一般に行われている。
【０００５】
ところで、アクティブマトリックス型表示装置の実装においては、多数の画素が配列された表示パネル（表示画面）の周囲に前記ゲートドライバやソースドライバ等が配置される。そして、表示画面内の走査線（以下、ゲートラインと称する）及び信号線（以下、ソースラインと称する）と、前記ゲートドライバやソースドライバとを電気的に接続するための配線は、前記表示画面の外側を引き回されて、双方を接続されている。このとき、これら配線の引き回し面積を少なくすること、即ち、表示パネル以外の面積縮小（狭額縁）を成し遂げることが、該アクティブマトリックス型表示装置を組み込む情報機器の小型化の観点から強く望まれている。
【０００６】
そのため、特に表示パネルの上下方向の狭額縁化の要求に対して、ソースラインの占有面積を小さくできることから、ソースライン数を半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）。
【０００７】
図１９は、そのような狭額縁を達成するための一手法として考えられた表示画面内における画素結線例の概略図である。これは、１本のソースラインを隣接する２つの画素２００で共用するものである。この場合、それら２つの画素２００のＴＦＴ２０２は、それぞれ異なるゲートラインに接続されている。例えば、図１９において、左上の赤（Ｒ）の画素２００のＴＦＴ２０２は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣の緑（Ｇ）の画素２００のＴＦＴ２０２は、ゲートラインＧ２とソースラインＳ１に接続されている。
【０００８】
図２０は、このような画素結線において、複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力される、表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせの出力順と、複数のゲートラインＧ１，Ｇ２，Ｇ３，…の選択順とからなるタイミングチャートを示す図である。同図に示すように、ゲートラインが画素の行数の２倍あるので、複数のゲートラインＧ１，Ｇ２，Ｇ３，…は、その順番通りに１／２水平期間（１／２Ｈ）毎に１つのゲートラインが選択されていく（Ｈ信号になっていく）。そして、その選択されたゲートラインに対応する画素２００それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせが、１／２水平期間に複数のソースラインＳ１，Ｓ２，Ｓ３，…に一度に出力される。例えば、ゲートラインＧ１が選択されている１／２水平期間中には“Ｓ−１”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力され、次の、ゲートラインＧ２が選択されている１／２水平期間中には“Ｓ−２”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力される、という具合である。
【０００９】
図２１は、各画素２００に映像信号Ｖｓｉｇを書き込む順番を示す図である。前記画素結線において、各画素２００への映像信号Ｖｓｉｇの書き込みは、図２０に示すようにゲートラインの順番通りに実行されるので、図２１に示すようなものとなる。
【特許文献１】特開２００４−１８５００６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したようなソースライン数を半分にするための画素結線では、画素間にソースラインがある箇所とない箇所があり、ソースラインのない箇所には、ソースラインのある箇所に比べて画素間の寄生容量が大きく存在する。図２２は、このときの等価回路を示す図である。この画素間寄生容量２０４が存在する画素間では、電圧リークが発生し、これにより、先に書かれた画素２００の電位が、後に書かれた画素２００の電位の影響を受けて変化する。この電位の変化は、画面上では表示ムラとなって現れる。図２１に示したように画素書き込み順番は固定であるので、このリーク発生による表示ムラは、常に同じ箇所で発生することになる。
【００１１】
図２３は、この表示ムラの例を示す図である。同図は、分かり易くするためにＧの画素２００についてのみ示したものである。ここで、ゲートラインの走査順番は、Ｇ１→Ｇ２→Ｇ３→・・・→Ｇ８である。また、図２３において、黒塗りした他の色の画素２００においても、先に書かれた画素２００の電位が変化してしまうことは同様である。（詳細は後述する。）
以下、この画素電位変動について、更に詳細に説明する。図２４は、表示パネルをＴＦＴＬＣＤとした場合の各画素の構成を示す図である。各画素２００は、ゲートラインに接続されるＴＦＴ２０２を介してソースラインに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極（図示せず）との間に液晶（図示せず）が挟持されて構成されている。そして、液晶容量Ｃｌｃに電荷をフィールド期間（ノンインターレース方式の場合にはフレーム期間）にわたって保持することで対応する表示を実現する。液晶容量ＣｌｃやＴＦＴを介しての電流リークの対策のために、液晶容量Ｃｌｃと並列に補助容量Ｃｓを設けている。
【００１２】
図２５（Ａ）は、図２４におけるゲートドライバによるゲートラインＧ１〜Ｇ４の走査タイミングチャートを示す図であり、図２５（Ｂ）は、１／２水平期間（１／２Ｈ）毎に共通電圧Ｖｃｏｍの極性を反転する水平ライン反転駆動を行う場合における、先に書き込まれる図２２の例えばソースラインＳ３に接続される緑の画素Ｆ（以下、Ｇ先の画素と称する）及び後に書き込まれる図２２の例えばソースラインＳ２に接続される赤の画素Ｌ（以下、Ｒ後の画素と称する）の画素電位波形を示す図である。
【００１３】
以下、画素にかかる電圧が大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べる。なお、図２５（Ｂ）は、共通電圧Ｖｃｏｍの振幅を５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧（映像信号Ｖｓｉｇ）を共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧（映像信号Ｖｓｉｇ）を共通電圧Ｖｃｏｍに対して４．０Ｖ（黒、暗）、とした場合を示している。また、ＴＦＴ２０２がオンからオフになる際に発生する引き込み電圧（フィードスルー電圧）ΔＶの影響は、共通電圧Ｖｃｏｍの調整（ＶｃｏｍをΔＶ分下方にシフトする）によりキャンセルできるので、図２５（Ｂ）の波形には記載していない（以下に説明する他の画素電位波形の図においても同様）。
【００１４】
図２５（Ａ）に示すように、各フィールドにおいて、１／２水平期間に２本のゲートラインが選択され、その選択される２本のゲートラインは、水平期間毎に順次走査されていく。そして、図２５（Ｂ）に示すように、選択されたゲートラインに接続されたＴＦＴ２０２がオンして、対応する画素２００にソースラインから印加される映像信号Ｖｓｉｇが書き込まれる。従って、Ｇ先の画素Ｆの書き込みタイミングは、図２５（Ｂ）におけるＷＧとなり、Ｒ後の画素Ｌの書き込みタイミングはＷＲとなる。これらの書き込みタイミングで書き込まれた画素電位が、次フィールドで書き換えられるまで維持される。
【００１５】
図２５（Ｂ）は、前記画素間寄生容量２０４が０の場合の理想的な状態における画素電位波形である。しかしながら、上述したように、ソースラインのない箇所には画素間寄生容量２０４が存在してしまう。図２６（Ａ）は、画素間寄生容量２０４を考慮した場合の図２５（Ｂ）と同じ電圧条件での画素電位波形を示す図である。また、図２６（Ｂ）は画素間寄生容量２０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白、明）、とした場合の画素電位波形を示す図である。
【００１６】
即ち、図２６（Ａ）及び図２６（Ｂ）に示すように、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、共通電圧Ｖｃｏｍに対して遠ざかる向き（暗くなる向き）にシフトしてしまう。このＶｃの大きさは、
Ｖｃ＝（Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ））×Ｃｐｐ／（Ｃｓ＋Ｃｌｃ＋Ｃｐｐ）×α        …（１）
のように表せる。この（１）式において、Ｖｓｉｇ（Ｆｎ）は現フィールドのＲ後の画素Ｌの書き込み電圧、Ｖｓｉｇ（Ｆｎ−１）は前フィールドのＲ後の画素Ｌの書き込み電圧である。従って、図２６（Ａ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝８．０Ｖ、図２６（Ｂ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝２．０Ｖとなる。また、Ｃｐｐは画素間寄生容量２０４の容量値、Ｃｓは補助容量Ｃｓの容量値、Ｃｌｃは液晶容量Ｃｌｃの容量値、αは比例係数であり、パネル構造等によって決まる値である。
【００１７】
このように、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらない。
【００１８】
以上は、ソースラインに沿った方向に隣接する画素間で共通電圧Ｖｃｏｍの極性が異なる水平ライン反転駆動の場合である。即ち、例えば図２１において、ゲートラインＧ１またはＧ２に接続される画素の間、ゲートラインＧ３またはゲートラインＧ４に接続される画素の間、ゲートラインＧ５またはゲートラインＧ６に接続される画素の間、ゲートラインＧ７またはゲートラインＧ８に接続される画素の間で、共通電圧Ｖｃｏｍの極性を反転させる。
【００１９】
ところで、共通電極Ｖｃｏｍの極性反転には、ソースラインに沿った方向に隣接する画素間で共通電圧Ｖｃｏｍの極性が異なることに加え、ゲートラインに沿った方向に隣接する画素間においても共通電圧Ｖｃｏｍの極性が異なるドット反転駆動という駆動方法も存在する。この場合、上下左右に隣接する画素間で共通電圧Ｖｃｏｍの極性が反転するように、図２１の、ゲートラインＧ１とゲートラインＧ２の間、ゲートラインＧ３とゲートラインＧ４の間、ゲートラインＧ５とゲートラインＧ６の間、ゲートラインＧ７とゲートラインＧ８の間、に共通電圧Ｖｃｏｍの極性を反転させる。
【００２０】
なお、水平ライン反転駆動、ドット反転駆動のいずれにおいても、各画素における共通電圧Ｖｃｏｍの極性は、フィールド毎に反転される。
【００２１】
このようなドット反転駆動を行う場合には、図２７（Ａ）及び図２７（Ｂ）に示すようになる。ここで、図２７（Ａ）は画素間寄生容量２０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、とした場合の画素電位波形を示す図であり、図２７（Ｂ）は画素間寄生容量２０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白）、とした場合の画素電位波形を示す図である。
【００２２】
即ち、図２７（Ａ）及び図２７（Ｂ）に示すように、ドット反転駆動を行う場合にも、前記水平ライン反転駆動を行う場合と同様に、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、シフトするが、シフトする方向は、前記水平ライン反転駆動を行う場合と異なり、共通電圧Ｖｃｏｍ対して近づく向き（明るくなる向き）になる。
【００２３】
この場合も、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらないことは、水平ライン反転駆動の場合と同様である。
【００２４】
以上のようなＶｃ分の変動により、Ｇ先の画素は、水平ライン反転駆動の場合は実際の表示よりも暗くなってしまう。またドット反転駆動の場合は実際の表示よりも明るくなってしまう。これに対して、Ｇ後の画素の画素電位は正常な電圧が書き込まれるので、Ｇラスタのような表示にすると、どちらの反転駆動の場合も縦方向に１本おきに明暗の緑が表示されることとなってしまう。
【００２５】
同様のＶｃ分の変動が、Ｒ先の画素及びＢ先の画素においても発生する。
【００２６】
また、前記のことは、画素２００をストライプ配列とした場合に限らず、デルタ配列とした場合も同様である。
【００２７】
前記特許文献１に開示された手法では、このような画素間寄生容量２０４に起因して先に書き込まれた画素に発生する電位変動による表示ムラの問題に対処できない。
【００２８】
本発明は、前記の点に鑑みてなされたもので、画素間寄生容量が存在する場合の表示ムラを低減できるアクティブマトリックス型表示装置の駆動回路、駆動方法及びアクティブマトリックス型表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
請求項１に記載のアクティブマトリックス型表示装置の駆動回路は、２画素毎に１本の信号線を配置し、前記信号線を挟んで隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されているアクティブマトリックス型表示装置の駆動回路であって、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことを特徴とする。
【００３０】
請求項２に記載のアクティブマトリックス型表示装置の駆動回路は、請求項１に記載のアクティブマトリックス型表示装置の駆動回路において、前記所定期間毎は、２ｊ走査期間（ｊ:１以上の整数）毎であることを特徴とする。
【００３１】
請求項３に記載のアクティブマトリックス型表示装置の駆動回路は、請求項１に記載のアクティブマトリックス型表示装置の駆動回路において、前記所定期間は二つの期間からなり、第１の期間は２ｊ走査期間（ｊ:１以上の整数）であり、第２の期間はｋフィールド（ｋ：１以上の整数）であることを特徴とする。
【００３２】
請求項４に記載のアクティブマトリックス型表示装置の駆動回路は、請求項１に記載のアクティブマトリックス型表示装置の駆動回路において、前記所定期間毎は、ｋフィールド（ｋ：１以上の整数）毎であることを特徴とする。
【００３３】
請求項５に記載のアクティブマトリックス型表示装置の駆動回路は、請求項１乃至４の何れかに記載のアクティブマトリックス型表示装置の駆動回路において、前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする。
【００３４】
請求項６に記載のアクティブマトリックス型表示装置の駆動回路は、請求項１乃至５の何れかに記載のアクティブマトリックス型表示装置の駆動回路において、前記表示パネルは前記複数の画素をストライプ状に配列したストライプ配列の表示パネルであることを特徴とする。
【００３５】
請求項７に記載のアクティブマトリックス型表示装置の駆動回路は、請求項１乃至５の何れかに記載のアクティブマトリックス型表示装置の駆動回路において、前記表示パネルは前記複数の画素をデルタ状に配列したデルタ配列の表示パネルであることを特徴とする。
【００３６】
請求項８に記載のアクティブマトリックス型表示装置の駆動方法は、２画素毎に１本の信号線を配置し、前記信号線を挟んで隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されているアクティブマトリックス型表示装置の駆動方法であって、
異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことを特徴とする。
【００３７】
請求項９に記載のアクティブマトリックス型表示装置の駆動方法は、請求項８に記載のアクティブマトリックス型表示装置の駆動方法において、前記所定期間毎は、２ｊ走査期間（ｊ:１以上の整数）毎であることを特徴とする。
【００３８】
請求項１０に記載のアクティブマトリックス型表示装置の駆動方法は、請求項８に記載のアクティブマトリックス型表示装置の駆動方法において、前記所定期間は二つの期間からなり、第１の期間は２ｊ走査期間（ｊ:１以上の整数）であり、第２の期間はｋフィールド（ｋ：１以上の整数）であることを特徴とする。
【００３９】
請求項１１に記載のアクティブマトリックス型表示装置の駆動方法は、請求項８に記載のアクティブマトリックス型表示装置の駆動方法において、前記所定期間毎は、ｋフィールド（ｋ：１以上の整数）毎であることを特徴とする。
【００４０】
請求項１２に記載のアクティブマトリックス型表示装置の駆動方法は、請求項８乃至１１の何れかに記載のアクティブマトリックス型表示装置の駆動方法において、前記複数の信号線に出力する表示すべき情報に従った信号を前記走査線の選択順に応じて出力することを特徴とする。
【００４１】
請求項１３に記載のアクティブマトリックス型表示装置の駆動方法は、請求項８乃至１２の何れかに記載のアクティブマトリックス型表示装置の駆動方法において、前記表示パネルは前記複数の画素をストライプ状に配列したストライプ配列の表示パネルであることを特徴とする。
【００４２】
請求項１４に記載のアクティブマトリックス型表示装置の駆動方法は、請求項８乃至１２の何れかに記載のアクティブマトリックス型表示装置の駆動方法において、前記表示パネルは前記複数の画素をデルタ状に配列したデルタ配列の表示パネルであることを特徴とする。
【００４３】
請求項１５に記載のアクティブマトリックス型表示装置は、
２画素毎に１本の信号線を配置し、前記信号線を挟んで隣接する２つの画素が、前記信号線を共用するとともにそれぞれ異なる走査線にスイッチング素子を介して接続されている表示パネルと、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を少なくとも一つの所定期間毎に交互に行うことを特徴とする。
【００４４】
請求項１６に記載のアクティブマトリックス型表示装置は、請求項１５に記載のアクティブマトリックス型表示装置において、前記所定期間毎は、２ｊ走査期間（ｊ:１以上の整数）毎であることを特徴とする。
【００４５】
請求項１７に記載のアクティブマトリックス型表示装置は、請求項１５に記載のアクティブマトリックス型表示装置において、前記所定期間は二つの期間からなり、第１の期間は２ｊ走査期間（ｊ:１以上の整数）であり、第２の期間はｋフィールド（ｋ：１以上の整数）であることを特徴とする。
【００４６】
請求項１８に記載のアクティブマトリックス型表示装置は、請求項１５に記載のアクティブマトリックス型表示装置において、前記所定期間毎は、ｋフィールド（ｋ：１以上の整数）毎であることを特徴とする。
【００４７】
請求項１９に記載のアクティブマトリックス型表示装置は、請求項１５乃至１８の何れかに記載のアクティブマトリックス型表示装置において、前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする。
【００４８】
請求項２０に記載のアクティブマトリックス型表示装置は、請求項１５乃至１９の何れかに記載のアクティブマトリックス型表示装置において、前記表示パネルは前記複数の画素をストライプ状に配列したストライプ配列の表示パネルであることを特徴とする。
【００４９】
請求項２１に記載のアクティブマトリックス型表示装置は、請求項１５乃至１９の何れかに記載のアクティブマトリックス型表示装置において、前記表示パネルは前記複数の画素をデルタ状に配列したデルタ配列の表示パネルであることを特徴とする。
【発明の効果】
【００５０】
本発明によれば、複数の走査線を順次選択する際の、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線の選択順を、所定期間毎に入れ替えることで、表示ムラを低減できるアクティブマトリックス型表示装置の駆動回路及び駆動方法、並びに、そのような駆動回路を用いたアクティブマトリックス型表示装置を提供することができる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明を実施するための最良の形態を、図面を参照して説明する。
【００５２】
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係るアクティブマトリックス型表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、図１（Ａ）中のＬＣＤパネル（液晶表示パネル）の画素結線の概略図である。
【００５３】
即ち、本実施形態に係るアクティブマトリックス型表示装置は、図１（Ａ）に示すように、複数の画素が配置されたＬＣＤパネル（表示パネル）１０と、該ＬＣＤパネル１０の各画素を駆動制御するドライバ回路１２と、ＬＣＤパネル１０に共通電圧Ｖｃｏｍを印加するＶｃｏｍ回路１４と、から構成されている。
【００５４】
ＬＣＤパネル１０は、図１（Ｂ）に示すように、複数の画素がマトリックス状に配置されている。また、複数のソースライン（信号線）Ｓ１〜Ｓ４８０と複数のゲートライン（走査線）Ｇ１〜Ｇ４８０とが互いに交差するように配置されている。そして、各画素は、それぞれスイッチング素子としてのＴＦＴ１８を介してソースラインの何れか及びゲートラインの何れかと接続されている。ここで、各画素は、１本のソースラインを隣接する２つの画素１６が共用するように、配置されている。この場合、それら２つの画素１６に対応するそれぞれのＴＦＴ１８は、互いに異なるゲートラインに接続されている。例えば、図１（Ｂ）において、左上のＲの画素１６のＴＦＴ１８は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣のＧの画素１６のＴＦＴ１８は、ゲートラインＧ２とソースラインＳ１に接続されている。なお、ここでは、画素１６がストライプ配列で並べられた場合を示している。
【００５５】
ＬＣＤパネル１０の複数のソースラインＳ１〜Ｓ４８０及び複数のゲートラインＧ１〜Ｇ４８０は、該ＬＣＤパネル１０の基板（図示せず）上を引き回された配線２０によりドライバ回路１２に電気的に接続されている。
【００５６】
図２は、図１（Ａ）中のドライバ回路１２のブロック構成図である。このドライバ回路１２は、同図に示すように、ゲートドライバブロック（走査線駆動回路）２２、ソースドライバブロック（信号線駆動回路）２４、レベルシフタ回路２６、タイミングジェネレータ（以下、ＴＧと略記する）部ロジック回路２８、ガンマ（以下、γと略記する）回路ブロック３０、チャージポンプ／レギュレータブロック３２、アナログブロック３４、その他のブロックから構成されている。
【００５７】
ここで、ゲートドライバブロック２２は、ＬＣＤパネル１０の複数のゲートラインＧ１〜Ｇ４８０を選択するものであり、ソースドライバブロック２４は、ＬＣＤパネル１０の複数の信号線Ｓ１〜Ｓ４８０に、表示すべき情報に従った映像信号Ｖｓｉｇを出力するものである。
【００５８】
レベルシフタ回路２６は、外部から供給される信号のレベルを所定レベルにシフトするものである。ＴＧ部ロジック回路２８は、このレベルシフタ回路２６によって所定レベルにシフトされた信号及び外部から供給された信号に基づいて必要なタイミング信号や制御信号を生成して、該ドライバ回路１２内の各部に供給するものである。
【００５９】
γ回路ブロック３０は、前記ソースドライバブロック２４から出力する映像信号Ｖｓｉｇを良好な階調特性とするようにγ補正をかけるためのものである。
【００６０】
チャージポンプ／レギュレータブロック３２は、外部電源から必要な論理レベルの各種電圧を発生するものであり、アナログブロック３４は、このチャージポンプ／レギュレータブロック３２で発生された電圧から更に各種の電圧を発生するものである。前記Ｖｃｏｍ回路１４は、このアナログブロック３４で発生した電圧ＶＶＣＯＭから前記共通電圧Ｖｃｏｍを発生する。その他のブロックについては、直接本願発明とは直接の関係がないので、その説明を省略する。
【００６１】
図３は、本第１実施形態における、複数のソースラインＳ１〜Ｓ４８０に出力される、表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせの出力順と、複数のゲートラインＧ１〜Ｇ４８０（図では簡略化のためにゲートラインＧ１〜Ｇ８のみを取り出して示す）の選択順とからなるタイミングチャートを示す図である。また、図４Ａ及び図４Ｂは、各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。ここで、図４Ａは、便宜的に、１ｓｔフィールド（奇数フィールド）を、図４Ｂは２ｎｄフィールド（偶数フィールド）をそれぞれ示している。（１ｓｔフィールドと２ｎｄフィールドは入れ替わってもよい。）
本第１実施形態においては、図３に示すように、複数のゲートラインＧ１〜Ｇ４８０の選択順番を、フィールド毎に変化させている。
【００６２】
即ち、第１フィールド（１ｓｔフィールド）では、従来と同様、ゲートドライバブロック２２は、複数のゲートラインＧ１〜Ｇ４８０を、その順番通りに１／２水平期間（１／２Ｈ）毎に順次選択する（Ｈ信号にする）第１の駆動を行う。そして、ソースドライバブロック２４は、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。例えば、ゲートラインＧ１が選択されている１／２水平期間中には“Ｓ１−１”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１〜Ｓ４８０に出力され、次の、ゲートラインＧ２が選択されている１／２水平期間中には“Ｓ１−２”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１〜Ｓ４８０に出力される、という具合である。
【００６３】
つまり、２本ずつのゲートラインの組の出力順に対応して、ソースドライバブロック２４は、奇数列のデータ→偶数列のデータの順で出力する。
【００６４】
従って、１ｓｔフィールドでは、上述したようなソースライン数を半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すようにゲートラインの順番通りに実行されるので、図４Ａに示すようなものとなる。これにより、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【００６５】
また、第２フィールド（２ｎｄフィールド）では、図３に示すように、ゲートドライバブロック２２は、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの組の選択順を第１フィールドとは逆にする第２の駆動を行う。即ち、まず、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインＧ１，Ｇ２について、１ｓｔフィールドとは逆の順番であるゲートラインＧ２、ゲートラインＧ１の順に選択し、次に、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインＧ３，Ｇ４について、１ｓｔフィールドとは逆の順番であるゲートラインＧ４、ゲートラインＧ３の順に選択する、というように、２本ずつのゲートラインの組において、その選択順を入れ替える。そしてそのゲートラインの選択順の入れ替えに伴って、ソースドライバブロック２４は、その選択順に応じて、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。
【００６６】
つまり、２本ずつのゲートラインの組の出力順に対応して、ソースドライバブロック２４は、偶数列のデータ→奇数列のデータの順で出力する。
【００６７】
これにより、例えば、１ｓｔフィールドでは、“Ｓ１−１”→“Ｓ１−２”→“Ｓ１−３”→“Ｓ１−４”→“Ｓ１−５”→“Ｓ１−６”→…という映像信号Ｖｓｉｇの組み合わせ順で出力していたものを、２ｎｄフィールドでは、Ｓ１−２”→“Ｓ１−１”→“Ｓ１−４”→“Ｓ１−３”→“Ｓ１−６”→“Ｓ１−５”→…という映像信号Ｖｓｉｇの組み合わせ順で出力することになる。
【００６８】
従って、２ｎｄフィールドでは、上述したようなソースライン数を半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた順番で実行されるので、図４Ｂに示すようなものとなる。これにより、やはり、２ｎｄフィールドにおいても、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【００６９】
しかしながら、２ｎｄフィールドにおいて電位が変化する画素１６は、１ｓｔフィールドにおいて電位が変化する画素１６とは異なっている。即ち、この２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになる。このため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラが軽減される。
【００７０】
図５は、前記のような駆動を行うためのゲートドライバブロック２２の具体的な構成を示す図である。なお、説明及び図示の簡単化のため、ここでは、ゲートラインを８本として説明する。この場合、該ゲートドライバブロック２２は、３ビットカウンタ３６と、３２個のＡＮＤゲート３８〜１００と、４個のＮＯＴゲート１０２〜１０８と、８個のＯＲゲート１１０〜１２４と、で構成される。（なお、ここでは、論理回路の入力が同時に切り替わる場合に生じるハザード対策については、本質的ではないので、簡単のために記載していない。以下同様。）
即ち、３ビットカウンタ３６には、ＴＧ部ロジック回路２８からゲートクロックとアップ／ダウン（以下、Ｕ／Ｄと略記する）信号とが供給される。Ｕ／Ｄ信号は、通常表示である非反転シフト時には「１」、上下が反転した表示を行う上下反転シフト時には「０」となるものである。これは、非反転シフト時と上下反転シフト時では、ゲートラインの走査方向が上下逆になり、その結果、先に書き込まれる画素と後に書き込まれる画素とが反対になるため、それに応じて動作を切り替える必要があるからである。
【００７１】
そして、リセット信号が解除されるタイミング後、ゲートクロックとアップ／ダウン信号に応じて、３ビットカウンタ３６がカウントを開始するようになっている。
【００７２】
この３ビットカウンタ３６のＱ１出力は、デコードされる偶数番目のラインＸ２，Ｘ４，Ｘ６，Ｘ８用のＡＮＤゲート４０，４４，４８，５２に与えられると共に、ＮＯＴゲート１０２を介して、デコードされる奇数数番目のラインＸ１，Ｘ３，Ｘ５，Ｘ７用のＡＮＤゲート３８，４２，４６，５０に与えられる。また、前記３ビットカウンタ３６のＱ２出力は、前記ラインＸ３，Ｘ４，Ｘ７，Ｘ８用のＡＮＤゲート４２，４４，５０，５２に与えられると共に、ＮＯＴゲート１０４を介して、前記ラインＸ１，Ｘ２，Ｘ５，Ｘ６用のＡＮＤゲート３８，４０，４６，４８に与えられる。そして、前記３ビットカウンタ３６のＱ３出力は、前記ラインＸ５，Ｘ６，Ｘ７，Ｘ８用のＡＮＤゲート４６，４８，５０，５２に与えられると共に、ＮＯＴゲート１０６を介して、前記ラインＸ１，Ｘ２，Ｘ３，Ｘ４用のＡＮＤゲート３８，４０，４２，４４に与えられる。
【００７３】
前記ラインＸ１用のＡＮＤゲート３８の出力は、ゲートラインＧ１，Ｇ２用第１ＡＮＤゲート５４，５６に与えられる。前記ゲートラインＧ１用第１ＡＮＤゲート５４には、ＴＧ部ロジック回路２８からフィールド切り替え（以下、ＦＩと略記する）信号が供給され、前記ゲートラインＧ２用第１ＡＮＤゲート５６には、前記ＦＩ信号がＮＯＴゲート１０８を介して供給される。
【００７４】
前記ラインＸ２用のＡＮＤゲート４０の出力は、ゲートラインＧ１，Ｇ２用第２ＡＮＤゲート５８，６０に与えられる。これらゲートラインＧ１，Ｇ２用第２ＡＮＤゲート５８，６０には、前記ゲートラインＧ１，Ｇ２用第１ＡＮＤゲート５４，５６とは反対に、前記ゲートラインＧ１用第２ＡＮＤゲート５８には前記ＦＩ信号が前記ＮＯＴゲート１０８を介して供給され、前記ゲートラインＧ２用第２ＡＮＤゲート６０には前記ＦＩ信号が供給されるようになっている。
【００７５】
そして、前記ゲートラインＧ１用第１ＡＮＤゲート５４の出力と前記ゲートラインＧ１用第２ＡＮＤゲート５８の出力は、ゲートラインＧ１用ＯＲゲート１１０に供給され、該ゲートラインＧ１用ＯＲゲート１１０の出力が、ＴＧ部ロジック回路２８からのゲートイネーブル信号によって制御されるゲートラインＧ１用第３ＡＮＤゲート８６を通して、ゲートラインＧ１に供給される。また、前記ゲートラインＧ２用第１ＡＮＤゲート５６の出力と前記ゲートラインＧ２用第２ＡＮＤゲート６０の出力は、ゲートラインＧ２用ＯＲゲート１１２に供給され、該ゲートラインＧ２用ＯＲゲート１１２の出力が、前記ゲートイネーブル信号によって制御されるゲートラインＧ２用第３ＡＮＤゲート８８を通して、ゲートラインＧ２に供給される。
【００７６】
以下、同様にして、前記ラインＸ３用，Ｘ５用，Ｘ７用のＡＮＤゲート４２，４６，５０の出力は、ゲートラインＧ３，Ｇ４用第１ＡＮＤゲート６２，６４，ゲートラインＧ５，Ｇ６用第１ＡＮＤゲート７０，７２，ゲートラインＧ７，Ｇ８用第１ＡＮＤゲート７８，８０に与えられ、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第１ＡＮＤゲート６２，７０，７８には前記ＦＩ信号が供給され、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第１ＡＮＤゲート６４，７２，８０には前記ＦＩ信号が前記ＮＯＴゲート１０８を介して供給される。また、前記ラインＸ４用，Ｘ６用，Ｘ８用のＡＮＤゲートの出力４４，４８，５２は、ゲートラインＧ３，Ｇ４用第２ＡＮＤゲート６６，６８，ゲートラインＧ５，Ｇ６用第２ＡＮＤゲート７４，７６，ゲートラインＧ７，Ｇ８用第２ＡＮＤゲート８２，８４に与えられ、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第２ＡＮＤゲート６６，７４，８２には前記ＦＩ信号が前記ＮＯＴゲート１０８を介して供給され、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第２ＡＮＤゲート６８，７６，８４には前記ＦＩ信号が供給される。そして、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第１ＡＮＤゲート６２，７０，７８の出力と前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第２ＡＮＤゲート６６，７４，８２の出力は、ゲートラインＧ３用，Ｇ５用，Ｇ７用ＯＲゲート１１４，１１８，１２２に供給され、該ゲートラインＧ３用，Ｇ５用，Ｇ７用ＯＲゲート１１４，１１８，１２２の出力が、前記ゲートイネーブル信号によって制御されるゲートラインＧ３用，Ｇ５用，Ｇ７用第３ＡＮＤゲート９０，９４，９８を通して、ゲートラインＧ３，Ｇ５，Ｇ７に供給される。また、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第１ＡＮＤゲート６４，７２，８０の出力と前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第２ＡＮＤゲート６８，７６，８４の出力は、ゲートラインＧ４用，Ｇ６用，Ｇ８用ＯＲゲート１１６，１２０，１２４に供給され、該ゲートラインＧ４用，Ｇ６用，Ｇ８用ＯＲゲート１１６，１２０，１２４の出力が、前記ゲートイネーブル信号によって制御されるゲートラインＧ４用，Ｇ６用，Ｇ８用第３ＡＮＤゲート９２，９６，１００を通して、ゲートラインＧ３，Ｇ５，Ｇ７に供給される。
【００７７】
図６Ａは、このような構成のゲートドライバブロック２２における非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図であり、図６Ｂは、同じく２ｎｄフィールドのタイミングチャートを示す図である。
【００７８】
非反転シフト時に、１ｓｔフィールドでは、図６Ａに示すように、ラインＸ１〜Ｘ８には、ゲートクロック１発分に相当する期間、それぞれ順番にＨ信号が出力されることとなる。即ち、タイミング的には、ラインＸ１が選択状態（Ｈ信号）→ラインＸ２が選択状態→ラインＸ３が選択状態→ラインＸ４が選択状態→ラインＸ５が選択状態→ラインＸ６が選択状態→ラインＸ７が選択状態→ラインＸ８が選択状態、となっていく。
【００７９】
ここで、該１ｓｔフィールドでは、前記ＦＩ信号としてＨ信号が供給されている。従って、ラインＸ１が選択状態となっている期間には、前記ゲートラインＧ１用第１ＡＮＤゲート５４のみが選択状態となって、Ｇ１用ＯＲゲート１１０と、ゲートイネーブル信号によって制御されるゲートラインＧ１用第３ＡＮＤゲート８６を通して、ゲートラインＧ１が選択状態となる。また、ラインＸ２が選択状態となっている期間には、前記ゲートラインＧ２用第２ＡＮＤゲート６０のみが選択状態となって、Ｇ２用ＯＲゲート１１２と、ゲートイネーブル信号によって制御されるゲートラインＧ２用第３ＡＮＤゲート８８を通して、ゲートラインＧ２が選択状態となる。以下、同様にして、ゲートラインＧ３〜Ｇ８が順次選択状態となっていく。
【００８０】
そして、２ｎｄフィールドになると、図６Ｂに示すように、ラインＸ１〜Ｘ８には、前記１ｓｔフィールドと同様に、ラインＸ１→ラインＸ２→ラインＸ３→ラインＸ４→ラインＸ５→ラインＸ６→ラインＸ７→ラインＸ８の順で選択状態となっていく。
【００８１】
ここで、該２ｎｄフィールドでは、前記ＦＩ信号としてＬ信号が供給されている。従って、ラインＸ１が選択状態となっている期間には、前記ゲートラインＧ２用第１ＡＮＤゲート５６のみが選択状態となって、Ｇ２用ＯＲゲート１１２と、ゲートイネーブル信号によって制御されるゲートラインＧ２用第３ＡＮＤゲート８８を通して、ゲートラインＧ２が選択状態となる。また、ラインＸ２が選択状態となっている期間には、前記ゲートラインＧ１用第２ＡＮＤゲート５８のみが選択状態となって、Ｇ１用ＯＲゲート１１０と、ゲートイネーブル信号によって制御されるゲートラインＧ１用第３ＡＮＤゲート８６を通して、ゲートラインＧ１が選択状態となる。以下、同様にして、ゲートラインＧ４→ゲートラインＧ３→ゲートラインＧ６→ゲートラインＧ５→ゲートラインＧ８→ゲートラインＧ７の順で選択状態となっていく。
【００８２】
また、図７Ａは、図５の構成のゲートドライバブロック２２における上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図であり、図７Ｂは、同じく２ｎｄフィールドのタイミングチャートを示す図である。（なお、上下反転シフト時には、リセット信号が図６Ａ及び図６Ｂより１ゲートクロック分早めに立ち下がるようになっている。）また、図８Ａ及び図８Ｂは、この上下反転シフト時に各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。ここで、図８Ａは１ｓｔフィールドを、図８Ｂは２ｎｄフィールドをそれぞれ示している。
【００８３】
上下反転シフト時に、１ｓｔフィールドでは、図７Ａに示すように、ラインＸ１〜Ｘ８には、ゲートクロック１発分に相当する期間、それぞれ逆方向に順番にＨ信号が出力されることとなる。即ち、タイミング的には、ラインＸ８が選択状態→ラインＸ７が選択状態→ラインＸ６が選択状態→ラインＸ５が選択状態→ラインＸ４が選択状態→ラインＸ３が選択状態→ラインＸ２が選択状態→ラインＸ１が選択状態、となっていく。
【００８４】
ここで、該１ｓｔフィールドでは、前記ＦＩ信号としてＨ信号が供給されている。従って、ラインＸ８が選択状態となっている期間には、前記ゲートラインＧ８用第２ＡＮＤゲート８４のみが選択状態となって、Ｇ８用ＯＲゲート１２４と、ゲートイネーブル信号によって制御されるゲートラインＧ８用第３ＡＮＤゲート１００を通して、ゲートラインＧ８が選択状態となる。また、ラインＸ７が選択状態となっている期間には、前記ゲートラインＧ７用第１ＡＮＤゲート７８のみが選択状態となって、Ｇ７用ＯＲゲート１２２と、ゲートイネーブル信号によって制御されるゲートラインＧ７用第３ＡＮＤゲート９８を通して、ゲートラインＧ７が選択状態となる。以下、同様にして、ゲートラインＧ６〜Ｇ１が順次選択状態となっていく。
【００８５】
従って、１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ａに示すようにゲートラインの逆方向の順番通りに実行されるので、図８Ａに示すようなものとなる。これにより、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【００８６】
そして、２ｎｄフィールドになると、図７Ｂに示すように、ラインＸ１〜Ｘ８には、前記１ｓｔフィールドと同様に、ラインＸ８→ラインＸ７→ラインＸ６→ラインＸ５→ラインＸ４→ラインＸ３→ラインＸ２→ラインＸ１の順で選択状態となっていく。
【００８７】
ここで、該２ｎｄフィールドでは、前記ＦＩ信号としてＬ信号が供給されている。従って、ラインＸ８が選択状態となっている期間には、前記ゲートラインＧ７用第２ＡＮＤゲート８２のみが選択状態となって、Ｇ７用ＯＲゲート１２２と、ゲートイネーブル信号によって制御されるゲートラインＧ７用第３ＡＮＤゲート９８を通して、ゲートラインＧ７が選択状態となる。また、ラインＸ７が選択状態となっている期間には、前記ゲートラインＧ８用第１ＡＮＤゲート８０のみが選択状態となって、Ｇ８用ＯＲゲート１２４と、ゲートイネーブル信号によって制御されるゲートラインＧ８用第３ＡＮＤゲート１００を通して、ゲートラインＧ８が選択状態となる。以下、同様にして、ゲートラインＧ５→ゲートラインＧ６→ゲートラインＧ３→ゲートラインＧ４→ゲートラインＧ１→ゲートラインＧ２の順で選択状態となっていく。
【００８８】
従って、２ｎｄフィールドでは、上述したようなソースライン数を半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ｂに示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた逆方向の順番で実行されるので、図８Ｂに示すようなものとなる。これにより、やはり、２ｎｄフィールドにおいても、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【００８９】
しかしながら、２ｎｄフィールドにおいて電位が変化する画素１６は、１ｓｔフィールドにおいて電位が変化する画素１６とは異なっている。即ち、この２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになる。このため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラが軽減される。
【００９０】
以上のように、本第１実施形態によれば、ゲートドライバブロック２２によって複数のゲートラインを順次選択する際の、異なるソースラインに接続され隣接配置された２つの画素に対応する２本のゲートラインの選択順を、フィールド毎に入れ替えることで、画素の電位差を時間的に平均化することにより、表示ムラを低減することができる。
【００９１】
そして、ソースドライバブロック２４より前記複数のソースラインに出力する表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせを、２ｎｄフィールドでは図３に示すように、ゲートラインの選択順の入れ替えに応じて奇数列と偶数列のデータの順番を入れ替えて出力しているので、乱れなく表示を行うことができる。なお、この２ｎｄフィールドでの映像信号Ｖｓｉｇの組み合わせの出力順の変更は、特に回路構成詳細を図示はしないが、例えばＴＧ部ロジック回路２８で少なくとも１ライン分の映像信号Ｖｓｉｇの組み合わせを保持し、奇数列と偶数列のデータの順番を入れ替えてソースドライバブロック２４に供給するようにしても良いし、或いは、ソースドライバブロック２４内で奇数列と偶数列のデータの順番を入れ替えるようにしても良いし、又は、当該アクティブマトリックス型表示装置に映像信号を供給する側で、２ｎｄフィールドにおいては映像信号の奇数列と偶数列のデータの順序を入れ替えて供給するようにしても良い。（これは上下反転シフト時に行なう操作と基本的に同様のものである。）
（上下反転シフトを行なう場合はフィールドメモリが必要であるが、上下反転シフトを行なわない場合はラインメモリで実現可能である。）
［変形例］
前記第１実施形態では、フィールド毎に、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する順序を切り替えたが、図９に示すように、２ゲートライン毎（１Ｈ期間毎、２走査期間毎）に切り替えるようにしてもよい。
【００９２】
このようにすると、各画素１６への映像信号Ｖｓｉｇの書き込みは、１ｓｔフィールドは図１０Ａに、２ｎｄフィールドは図１０Ｂに示すような順番となるので、寄生容量により影響を受ける画素が同一フィールド内でも縦にそろわないために、縦縞をより目立ちにくくすることができる。
【００９３】
このような駆動を実現する回路例を図１１に示す。これは、図５において、イクスクルーシブオアゲート１２６を追加して、ＦＩ信号とＱ２信号とを入力し、ＦＩ信号の代わりにＦＩ’信号を出力するようにした点を除き同様である。
【００９４】
非反転シフト時における図１１の回路動作の様子を図１２Ａ及び図１２Ｂに示す。
【００９５】
そして、上下反転シフト時における図１１の回路動作の様子を図１３Ａ及び図１３Ｂに示す。（なお、上下反転シフト時には、リセット信号が図１２Ａ及び図１２Ｂより１ゲートクロック分早めに立ち下がるようになっている。）
この回路では、より好ましい例として、２ゲートライン毎（１Ｈ期間毎、２走査期間毎）かつフィールド毎に走査線の選択順序を切り換えていることになる。
【００９６】
図５のゲートドライバブロックに簡単な変更を施すことにより、このような駆動を実現することができる。
【００９７】
また、これは、画素とＴＦＴが、図１４に示すように結線される構成のＬＣＤパネル１０においても適用できる。
【００９８】
この場合も、図１５Ａ及び図１５Ｂに示すような順序になるように走査線を順次選択する。図１４のような結線の場合、駆動を実現する回路例は図５のものを使うことができ、従来のゲートドライバを流用可能な点で好都合である。
【００９９】
以上のように、本変形例によれば、このような駆動を行なうことにより、同一フィールド内においても、縦縞自体がジグザグの縞になるので、縦縞自体が見えにくくなるという効果がある。
【０１００】
なお、ここでは、フィールド毎にも走査線の選択順序を切り換えるより好ましい例を示したが、フィールド毎には走査線の選択順序を切り換えない方法でも同一フィールド内で縦縞自体がジグザグの縞になるので、縦縞自体が見えにくくなるという効果はある。その際は、図１１の回路において、ＦＩ信号を固定させればよい。
【０１０１】
また、ここでは、２ゲートライン毎に切り換えたが、２ｊ（ｊは２以上の整数）ゲートライン毎でもよい（周期は短い方が好ましい）。
【０１０２】
［第２実施形態］
次に、本発明の第２実施形態を説明する。
【０１０３】
アクティブマトリックス型表示装置においては、図１（Ｂ）に示すように画素１６を縦横に整列させたストライプ配列以外に、ＲＧＢの３種類の画素をデルタ状に配置したデルタ配列が知られている。
【０１０４】
図１６は、そのようなデルタ配列を採用したＬＣＤパネルの画素結線の概略図である。このデルタ配列では、図１（Ｂ）に示すように複数のソースラインＳ１〜Ｓ４８０がストライプ配列のように直線状に形成されるのではなく、図１６に示すように、画素１６間を縫うようにジグザグに形成され、奇数番目の行に対応する画素と偶数番目の行に対応する画素が、それぞれ列方向の隣接画素ピッチの半分ずつずれるように配置される。
【０１０５】
図１７Ａは、本第２実施形態における非反転シフト時の１ｓｔフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図であり、図１７Ｂは、同じく２ｎｄフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。
【０１０６】
本第２実施形態においても、図３に示すように、複数のゲートラインＧ１〜Ｇ４８０の選択順番を、フィールド毎に変化させる。
【０１０７】
即ち、１ｓｔフィールドでは、ゲートドライバブロック２２は、複数のゲートラインＧ１〜Ｇ４８０を、その順番通りに１／２水平期間毎に順次選択する第１の駆動を行う。そして、ソースドライバブロック２４は、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。従って、該１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すようにゲートラインの順番通りに実行されるので、図１７Ａに示すようなものとなる。これにより、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【０１０８】
また、２ｎｄフィールドでは、図３に示すように、ゲートドライバブロック２２は、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの組の選択順を１ｓｔフィールドとは逆にする第２の駆動を行う。そしてそのゲートラインの選択順の入れ替えに伴って、ソースドライバブロック２４は、その選択順に応じて、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。従って、該２ｎｄフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた順番で実行されるので、図１７Ｂに示すようなものとなる。これにより、やはり、２ｎｄフィールドにおいても、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【０１０９】
しかしながら、２ｎｄフィールドにおいて電位が変化する画素１６は、１ｓｔフィールドにおいて電位が変化する画素１６とは異なっている。即ち、この２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになる。このため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラが軽減される。
【０１１０】
また、図１８Ａは、図５の構成のゲートドライバブロック２２における上下反転シフト時の１ｓｔフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図であり、図１８Ｂは、同じく上下反転シフト時の２ｎｄフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。
【０１１１】
上下反転シフト時に、１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ａに示すようにゲートラインの逆方向の順番通りに実行されるので、図１８Ａに示すようなものとなる。これにより、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【０１１２】
そして、２ｎｄフィールドになると、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ｂに示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた逆方向の順番で実行されるので、図１８Ｂに示すようなものとなる。これにより、やはり、２ｎｄフィールドにおいても、ソースラインのない箇所である画素間寄生容量２０４が存在する画素間で電圧リークが発生し、先に書かれた画素１６の電位が、後に書かれた画素１６の電位の影響を受けて変化してしまう。
【０１１３】
しかしながら、２ｎｄフィールドにおいて電位が変化する画素１６は、１ｓｔフィールドにおいて電位が変化する画素１６とは異なっている。即ち、この２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになる。このため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラが軽減される。
【０１１４】
以上のように、デルタ配列を採用しても、前記第１実施形態と同様の駆動を行うことで、同様に表示ムラを低減できる。
【０１１５】
更に、画素１６をデルタ配列とした場合の方が、前記第１実施形態のようなストライプ配列とした場合よりも表示ムラ（例えば、図１６に対応する縦縞）が蛇行するので、ストライプ配列に比べて目立ちにくいという効果もある。
【０１１６】
また、第１実施形態の変形例（図９）に示したような駆動によって、蛇行のさせ方をより複雑にして縦縞をより目立ちにくくすることも可能である。
【０１１７】
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【０１１８】
例えば、画素書き込みの順番は、隣り合う画素間の順番がフィールド毎に切り替わるのであれば、前述した実施形態の順番どおりでなくても良い。
【０１１９】
また、前述した実施形態では、１フィールド毎に書き込み順番を切り替えたが、２フィールド毎（１フレーム毎）の切り替えであっても、ほぼ同様の効果が得られる。
【０１２０】
さらに、ｋフィールド（ｋは３以上の整数）毎の切り替えであってもよいが、周期は短い方が好ましい。
【０１２１】
ここでは、画素にかかる電圧大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べたが、画素にかかる電圧大きい程、透過率が上がる（明るくなる）ノーマリーブラックモードの液晶表示装置の場合についても適用可能なことは勿論である。
【０１２２】
また、ここでは、カラー表示の液晶の例で説明したが、モノクロ（白黒）表示液晶であってもよいことは言うまでもない。
【０１２３】
さらに、スイッチング素子はＴＦＴに限らず、ダイオード等でも良いことはいうまでもない。また、ゲートライン及びソースラインの数は、図１の例に限定されないことは勿論である。
【０１２４】
また、アクティブマトリックス型表示装置の画素は液晶に限らず容量性素子であれば、画素間寄生容量が発生するので、本発明により同様に表示ムラを低減することができる。
【図面の簡単な説明】
【０１２５】
【図１】（Ａ）は本発明の第１実施形態に係るアクティブマトリックス型表示装置の全体構成を示す概略構成図であり、（Ｂ）は（Ａ）中のＬＣＤパネル（表示パネル）の画素結線の概略図である。
【図２】図１（Ａ）中のドライバ回路のブロック構成図である。
【図３】第１実施形態における複数のソースラインに出力される表示すべき情報に従った映像信号の組み合わせの出力順と複数のゲートラインの選択順とからなるタイミングチャートを示す図である。
【図４Ａ】第１実施形態における１ｓｔフィールドに各画素に映像信号を書き込む順番を示す図である。
【図４Ｂ】第１実施形態における２ｎｄフィールドに各画素に映像信号を書き込む順番を示す図である。
【図５】図２中の第１実施形態におけるゲートドライバブロックの具体的な構成を示す図である。
【図６Ａ】図５のゲートドライバブロックにおける非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。
【図６Ｂ】図５のゲートドライバブロックにおける非反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。
【図７Ａ】図５のゲートドライバブロックにおける上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。
【図７Ｂ】図５のゲートドライバブロックにおける上下反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。
【図８Ａ】第１実施形態における上下反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図８Ｂ】第１実施形態における上下反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図９】第１実施形態の変形例における複数のソースラインに出力される表示すべき情報に従った映像信号の組み合わせの出力順と複数のゲートラインの選択順とからなるタイミングチャートを示す図である。
【図１０Ａ】第１実施形態の変形例における１ｓｔフィールドに各画素に映像信号を書き込む順番を示す図である。
【図１０Ｂ】第１実施形態の変形例における２ｎｄフィールドに各画素に映像信号を書き込む順番を示す図である。
【図１１】第１実施形態の変形例におけるゲートドライバブロックの具体的な構成を示す図である。
【図１２Ａ】図１１のゲートドライバブロックにおける非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。
【図１２Ｂ】図１１のゲートドライバブロックにおける非反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。
【図１３Ａ】図１１のゲートドライバブロックにおける上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。
【図１３Ｂ】図１１のゲートドライバブロックにおける上下反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。
【図１４】ＬＣＤパネル（表示パネル）の別の画素結線の概略図である。
【図１５Ａ】図１４の画素結線における１ｓｔフィールドに各画素に映像信号を書き込む順番を示す図である。
【図１５Ｂ】図１４の画素結線における２ｎｄフィールドに各画素に映像信号を書き込む順番を示す図である。
【図１６】本発明の第２実施形態におけるデルタ配列を採用したＬＣＤパネルの画素結線の概略図である。
【図１７Ａ】本発明の第２実施形態における非反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１７Ｂ】本発明の第２実施形態における非反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１８Ａ】本発明の第２実施形態における上下反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１８Ｂ】本発明の第２実施形態における上下反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１９】従来のアクティブマトリックス型表示装置におけるソースライン数を半分にした表示パネルの画素結線を示す概略図である。
【図２０】図１９の画素結線における走査タイミングチャートを示す図である。
【図２１】図１９の画素結線において各画素に映像信号を書き込む順番を示す図である。
【図２２】図１９の表示パネルの等価回路を示す図である。
【図２３】図１９の表示パネルでの表示ムラの例を示す図である。
【図２４】表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。
【図２５】（Ａ）は走査タイミングチャートを示す図であり、（Ｂ）は画素間寄生容量が無い場合の水平ライン反転駆動での画素電位波形を示す図である。
【図２６】画素間寄生容量を考慮した場合の水平ライン反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。
【図２７】画素間寄生容量を考慮した場合のドット反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合の画素電位波形を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。
【符号の説明】
【０１２６】
１０…ＬＣＤパネル（表示パネル）、  １２…ドライバ回路、  １４…Ｖｃｏｍ回路、  １６…画素、  １８…ＴＦＴ、  ２０…配線、  ２２…ゲートドライバブロック（走査線駆動回路）、  ２４…ソースドライバブロック（信号線駆動回路）、  ２６…レベルシフタ回路、  ２８…タイミングジェネレータ（ＴＧ）部ロジック回路、  ３０…ガンマ（γ）回路ブロック、  ３２…レギュレータブロック、  ３４…アナログブロック、  ３６…３ビットカウンタ、  ３８〜１００…ＡＮＤゲート、  １０２〜１０８…ＮＯＴゲート、  １１０〜１２４…ＯＲゲート、  １２６…イクスクルーシブオアゲート、  Ｓ１〜Ｓ４８０…ソースライン（信号線）、  Ｇ１〜Ｇ４８０…ゲートライン（走査線）。
【図１】
2008268843.tif 000003
【図２】
2008268843.tif 000004
【図３】
2008268843.tif 000005
【図４Ａ】
2008268843.tif 000006
【図４Ｂ】
2008268843.tif 000007
【図５】
2008268843.tif 000008
【図６Ａ】
2008268843.tif 000009
【図６Ｂ】
2008268843.tif 000010
【図７Ａ】
2008268843.tif 000011
【図７Ｂ】
2008268843.tif 000012
【図８Ａ】
2008268843.tif 000013
【図８Ｂ】
2008268843.tif 000014
【図９】
2008268843.tif 000015
【図１０Ａ】
2008268843.tif 000016
【図１０Ｂ】
2008268843.tif 000017
【図１１】
2008268843.tif 000018
【図１２Ａ】
2008268843.tif 000019
【図１２Ｂ】
2008268843.tif 000020
【図１３Ａ】
2008268843.tif 000021
【図１３Ｂ】
2008268843.tif 000022
【図１４】
2008268843.tif 000023
【図１５Ａ】
2008268843.tif 000024
【図１５Ｂ】
2008268843.tif 000025
【図１６】
2008268843.tif 000026
【図１７Ａ】
2008268843.tif 000027
【図１７Ｂ】
2008268843.tif 000028
【図１８Ａ】
2008268843.tif 000029
【図１８Ｂ】
2008268843.tif 000030
【図１９】
2008268843.tif 000031
【図２０】
2008268843.tif 000032
【図２１】
2008268843.tif 000033
【図２２】
2008268843.tif 000034
【図２３】
2008268843.tif 000035
【図２４】
2008268843.tif 000036
【図２５】
2008268843.tif 000037
【図２６】
2008268843.tif 000038
【図２７】
2008268843.tif 000039