(57)【要約】【課題】ドライバの回路構成を複雑化することなく、安定して確実な放電を生起させることが可能プラズマディスプレイパネルの駆動方法を提供することを目的とするものである。【解決手段】複数の列電極と複数の行電極対との各交叉部に画素セルが形成されているプラズマディスプレイパネルを以下の如く駆動する。すなわち、１フィールド表示期間内のサブフィールド各々の内の少なくとも１のサブフィールドのサスティン行程では、第１番目のサスティンパルスが印加されている間にのみ補助パルスを列電極に印加することにより、画素セル内においてサスティン放電と共に補助放電を生起させる。【選択図】図８
2008089747.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体層を含む画素セルが形成されているプラズマディスプレイパネルを、前記映像信号における１フィールド表示期間を複数のサブフィールドに分割して各サブフィールド毎に駆動するプラズマディスプレイパネルの駆動方法であって、
前記１フィールド表示期間内には、
映像信号に基づく各画素毎の画素データに応じて選択的に前記画素セルをアドレス放電せしめることにより前記画素セルを点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対の一方の行電極及び他方の行電極各々に交互に、前記サブフィールドの輝度重みに対応させて割り当てられている回数だけサスティンパルスを順次印加することにより前記点灯モードに設定されている前記画素セルのみを前記回数分だけ繰り返しサスティン放電させるサスティン行程と、を夫々が実行する複数のサブフィールドと、
前記アドレス行程及び前記サスティン行程と共に、前記画素セル各々をリセット放電させることにより前記画素セル各々を前記消灯モード及び前記点灯モードの内の一方の状態に初期化するリセット行程を実行するサブフィールドと、が設けられており、
前記１フィールド表示期間内において、前記リセット行程を実行しないサブフィールド各々の内の少なくとも１のサブフィールドの前記サスティン行程では、第１番目のサスティンパルスが印加されている間にのみ補助パルスを前記列電極に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記１のサブフィールドの直前のサブフィールドの前記サスティン行程には前記回数として所定数（正の整数）以下の回数が割り当てられており、その他のサブフィールド各々の前記サスティン行程には前記回数として前記所定数よりも大なる回数が割り当てられていることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記所定数は１であることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記第１番目のサスティンパルスは前記他方の行電極に印加され、
前記直前のサブフィールドの前記サスティン行程では前記サスティンパルスが前記一方の行電極に印加されることを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記直前のサブフィールドの前記アドレス行程では前記アドレス放電に応じて前記画素セルが前記点灯モードに設定される一方、
前記１のサブフィールドの前記アドレス行程では前記アドレス放電に応じて前記画素セルが前記消灯モードに設定されることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記直前のサブフィールドにおける前記アドレス行程の直前において前記リセット行程を実行し、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記画素セル内の前記一方の行電極及び前記列電極間においてリセット放電を生起させて、前記画素セル各々を前記消灯モードに初期化することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記直前のサブフィールドは前記１フィールド表示期間内の先頭のサブフィールドの直後に配置され、  
前記先頭のサブフィールド及び前記直前のサブフィールド各々では前記アドレス行程の直前において前記リセット行程を実行し、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記画素セル内の前記一方の行電極及び前記列電極間においてリセット放電を生起させて、前記画素セル各々を前記消灯モードに初期化し、
前記先頭のサブフィールドでは前記アドレス行程の直後において、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記点灯モードに設定されている画素セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程を実行することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項７記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記蛍光体層には蛍光材料粒子と二次電子放出材料が混合されていることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項９記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１０記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記酸化マグネシウム結晶体が、230nm〜250nm内にピークを有するカソード・ルミネッセンス発光を行うことを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。
【０００３】
このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべくサブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々において、１画面分の全ての画素セルに対して表示駆動を実施する。各サブフィールドでは、アドレス行程及びサスティン行程を順次実行する。アドレス行程では、１表示ライン分ずつ順次、その表示ラインに属する各画素セルにおいて入力映像信号に応じてアドレス放電を生起させて所定量の壁電荷を形成（又は消去）させる。次のサスティン行程では、ＰＤＰの行電極各々に対して一斉にそのサブフィールドに対応した回数分だけサスティンパルスを印加することにより、所定量の壁電荷が形成されている画素セルのみを上記回数分だけ繰り返しサスティン放電させてその放電に伴う発光状態を維持する。
【０００５】
ここで、上記の如き駆動によれば、アドレス行程において選択放電が生起されてから、次のサスティン行程にてサスティン放電が生起されるまでの時間間隔は、表示ライン毎に異なる。すなわち、アドレス行程の比較的早い時点で選択放電が生起された画素セルは、遅い時点で選択放電が生起された画素セルに比して、この選択放電が生起されてから最初のサスティン放電が生起されるまでの時間間隔が長くなる。この際、選択放電によって生成された荷電粒子は時間経過に伴って徐々に消滅して行くので、この時間間隔が長くなる画素セルでは所定の放電強度を有するサスティン放電を安定して生起させることが困難になる。
【０００６】
そこで、サスティン行程において第１番目に印加するサスティンパルスのパルス幅（又はパルス電圧）を第２番目以降のサスティンパルスに比して大にすることにより、サスティン放電の安定化を図るようにした駆動方法が提案された（例えば特許文献１参照）。
【０００７】
しかしながら、サスティンパルスのパルス幅を大にすると、その分だけサスティン行程に費やされる時間が長くなるので、１フィールド表示期間内のサブフィールド数を増加させて高階調化を計ることが困難となる。又、第１番目に印加するサスティンパルスのパルス電圧をその他のサスティンパルスに比して大にする為には、互いに異なる２種類のパルス電圧を生成しなければならなくなるので、ドライバの回路規模が大になるという問題が生じた。
【特許文献１】特開平０７−１３４５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ドライバの回路規模を大にすることなく、安定して確実なサスティン放電を生起させることが可能なプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体層を含む画素セルが形成されているプラズマディスプレイパネルを、前記映像信号における１フィールド表示期間を複数のサブフィールドに分割して各サブフィールド毎に駆動するプラズマディスプレイパネルの駆動方法であって、前記１フィールド表示期間内には、映像信号に基づく各画素毎の画素データに応じて選択的に前記画素セルをアドレス放電せしめることにより前記画素セルを点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対の一方の行電極及び他方の行電極各々に交互に、前記サブフィールドの輝度重みに対応させて割り当てられている回数だけサスティンパルスを順次印加することにより前記点灯モードに設定されている前記画素セルのみを前記回数分だけ繰り返しサスティン放電させるサスティン行程と、を夫々が実行する複数のサブフィールドと、前記アドレス行程及び前記サスティン行程と共に、前記画素セル各々をリセット放電させることにより前記画素セル各々を前記消灯モード及び前記点灯モードの内の一方の状態に初期化するリセット行程を実行するサブフィールドと、が設けられており、前記１フィールド表示期間内において、前記リセット行程を実行しないサブフィールド各々の内の少なくとも１のサブフィールドの前記サスティン行程では、第１番目のサスティンパルスが印加されている間にのみ補助パルスを前記列電極に印加する。
【発明を実施するための最良の形態】
【００１０】
複数の列電極と複数の行電極対との各交叉部に画素セルが形成されているプラズマディスプレイパネルを以下の如く駆動する。すなわち、１フィールド表示期間内において、入力映像信号に応じて各画素セルを点灯又は消灯モードに設定するアドレス行程と、サスティンパルスを行電極に印加することにより点灯モードに設定されている画素セルのみをサスティン放電させるサスティン行程と、を実行するサブフィールドを複数設ける。更に、かかる１フィールド表示期間内において、上記アドレス行程及びサスティン行程と共に各画素セルをリセット放電させることにより消灯及び点灯モードの内の一方の状態に初期化するリセット行程を実行するサブフィールドを設ける。ここで、リセット行程を実行しないサブフィールド各々の内の少なくとも１のサブフィールドのサスティン行程では、第１番目のサスティンパルスが印加されている間にのみ補助パルスを列電極に印加することにより、サスティン放電と共に補助放電を生起させる。かかる駆動によれば、そのサスティン行程において第１番目に生起される放電が比較的強い放電（サスティン放電＋補助放電）となる。よって、画素セル内に残留する荷電粒子の量が微量となる場合、つまりリセット放電が生起されず且つサスティン放電の回数が少ないサブフィールドの直後のサブフィールドでは、最初に生起される強い放電（サスティン放電＋補助放電）によって荷電粒子不足が解消されるので、第２番目以降のサスティン放電を確実に生起させることが可能になる。従って、本発明によれば、サスティンパルスのパルス幅、或いはそのパルス電圧を大にすることなく、確実にサスティン放電を生起させることができるようになるので、ＰＤＰのドライバを小規模化することが可能となる。
【実施例】
【００１１】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１３】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する画素セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する画素セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されている。
【００１４】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１５】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１６】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１７】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００１８】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００１９】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２０】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２１】
尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２２】
ここで、各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２３】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す多階調化画素データＰＤＳとする。そして、駆動制御回路５６は、多階調化画素データＰＤＳを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２４】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷＷ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２５】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２６】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２７】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰＹ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰＹ１のピーク電位は、上記サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰＹ１の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００２８】
又、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰＹ１と同一極性であり、且つ、上記リセットパルスＲＰＹ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。
【００２９】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰＹ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰＹ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰＹ２及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰＹ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰＹ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷＷでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰＹ２の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３０】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷＷでは、Ｙ電極ドライバ５３が、図８に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、リセット行程Ｒの後半部で行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの選択書込アドレス行程ＷＷにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００３１】
更に、この選択書込アドレス行程ＷＷでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３２】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３３】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図８に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００３４】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３５】
尚、サブフィールドＳＦ２〜ＳＦ１４各々の内のＳＦ２のサスティン行程Ｉでは、アドレスドライバ５５が、このサスティン行程Ｉ内において第１番目に印加されるサスティンパルスＩＰのみに同期させて、図８に示す如き正極性のピーク電位を有する補助パルスＨＰを列電極Ｄ１〜Ｄｍ各々に印加する。この際、補助パルスＨＰのピーク電位は上記画素データパルスＤＰのピーク電位と同一であり、そのパルス幅はサブフィールドＳＦ２のサスティン行程Ｉにおいて第１番目に印加されるサスティンパルスＩＰのパルス幅と同一である。かかる補助パルスＨＰに応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、補助放電と称する）が生起される。すなわち、サブフィールドＳＦ２のサスティン行程Ｉの先頭部では、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間で第１番目のサスティンパルスＩＰに応じたサスティン放電が生起されると同時に、列電極Ｄ及び行電極Ｙ間において補助パルスＨＰに応じた補助放電が生起される。よって、この間、サスティン放電のみが生起される場合に比して多くの荷電粒子が画素セルＰＣ内に生成されることになる。これにより、第２番目以降のサスティン放電を確実に生起させることが可能な状態となる。尚、補助パルスＨＰに応じた放電は、サスティン行程Ｉ内において一度だけであるので、かかる放電に伴う電力消費分は僅かである。
【００３６】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【００３７】
このように、図１に示されるプラズマディスプレイ装置では、１フィールド表示期間内において、選択書込アドレス行程ＷＷを含むサブフィールド（ＳＦ１）と、選択消去アドレス行程ＷＤを含むサブフィールド（ＳＦ２〜ＳＦ１４）とが混在する駆動（以下、ハイブリッド駆動と称する）をＰＤＰ５０に対して実行する。この際、図６に示す如き１５通りの画素駆動データＧＤに従ってＰＤＰ５０を駆動すると、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。かかる駆動によれば、１フィールド表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００３８】
又、図８に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００３９】
又、図８に示す駆動では、先ず、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ１に後続するサブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、かかる駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。つまり、先頭のサブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を実施する場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなる。従って、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることができる。
【００４０】
又、図８に示される駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにおいて、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。更に、ＭｇＯ結晶体としてＣＬ発光ＭｇＯ結晶体を一部含ませることにより、リセット放電が更に微弱化される。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。尚、図１に示されるＰＤＰ５０においては、各画素セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００４１】
以下に、かかる構成を採用したことによる作用効果について図９及び図１０を参照しつつ説明する。
【００４２】
図９は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰに図８に示す如きリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００４３】
一方、図１０は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本実施例によるＰＤＰ５０に、リセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００４４】
図９に示されるように、従来のＰＤＰによると、リセットパルスＲＰＹ１の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本実施例によるＰＤＰ５０によると、図１０に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００４５】
従って、図８の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰＹ１をＰＤＰ５０の行電極Ｙに印加することにより列側陰極放電を生起させると、行電極Ｙの電位がパルスのピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１０に示す如く、その放電強度も図９の場合よりも大幅に低下する。
【００４６】
すなわち、立ち上がり時の電位推移が緩やかな波形を有する図８に示す如きリセットパルスＲＰＹ１を、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。尚、リセットパルスＲＰＹ１における立ち上がり時の波形としては、図８に示されるが如き一定傾きのものに限定されるものではなく、例えば図１１に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。
【００４７】
又、図８に示される駆動においては、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、点灯モードにある画素セルＰＣを１度だけサスティン放電させるようにしている。すなわち、１フィールド表示期間内に、放電回数としては最低となる１回分のサスティン放電を生起させるサブフィールドを設けることにより、低輝度な画像中の輝度変化を高精細にて表現可能とするのである。
【００４８】
更に、サブフィールドＳＦ１のサスティン行程Ｉにおいてサスティン放電を１回だけ生起させる駆動を採用することにより、ＳＦ２の選択消去アドレス行程ＷＤでは、列電極Ｄを陽極側、行電極Ｙを陰極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることを可能としている。すなわち、サブフィールドＳＦ１のサスティン行程Ｉでは、行電極Ｘ及びＹの内の行電極Ｙのみに１回だけ正極性のサスティンパルスＩＰが印加されるので、この１回分のサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。よって、次のサブフィールドＳＦ２の選択消去アドレス行程ＷＤでは、上述した如き列側陽極放電を、選択消去アドレス放電として生起させることが可能となるのである。一方、後続するサブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、ＳＦ２以降に後続するサブフィールド各々の選択消去アドレス行程ＷＤにおいてもＳＦ２と同様に列側陽極放電が可能となる。従って、サブフィールドＳＦ１〜ＳＦ１４に亘り、列電極Ｄに印加すべき駆動パルス（ＤＰ、ＨＰ）は全て正極性となるので、正極性及び負極性の駆動パルスが共に必要となる場合に比して、アドレスドライバ５５の高コスト化を抑制させることが可能となる。ところで、サブフィールドＳＦ２にはリセット行程Ｒが設けられていないので、ＳＦ１のサスティン行程Ｉの終了後、直ちにＳＦ２のアドレス行程ＷD及びサスティン行程Ｉが実施される。この際、サブフィールドＳＦ１のサスティン行程Ｉでは生起させるべきサスティン放電の回数が少ない（１回だけ）ので、その放電によって画素セルＰＣ内に発生する荷電粒子の蓄積量も微量となる。更に、この間、リセット放電による荷電粒子の増加が望めないので、次のサブフィールドＳＦ２のサスティン行程Ｉにおいて第１番目に生起されるサスティン放電の強度が弱くなり、この第１番目のサスティン放電によっても画素セルＰＣ内に蓄積される荷電粒子の量を所定量に到らせることができなくなる。よって、この際、第２番目以降のサスティン放電を確実に生起させることができなくなるという問題が生じる。そこで、サブフィールドＳＦ２のサスティン行程Ｉでは、図８に示す如く、第１番目のサスティン放電を生起させるべく行電極Ｘに印加するサスティンパルスＩＰに同期させて正極性の補助パルスＨＰを列電極Ｄに印加するようにしている。かかる補助パルスＨＰの印加によれば、画素セルＰＣ内の行電極Ｘ及びＹ間で生起されるサスティン放電と同時に、行電極Ｙ及び列電極Ｄ間においても補助放電が生起される。つまり、例えその直前の段階で画素セルＰＣ内に蓄積されている荷電粒子の量が微量であっても、サブフィールドＳＦ２のサスティン行程Ｉの先頭部において比較的強い放電（サスティン放電＋補助放電）が生起され、それに伴い多くの荷電粒子が画素セルＰＣ内に発生することになる。これにより、第１番目のサスティン放電の終息直後の段階で画素セルＰＣ内��の荷電粒子の蓄積量を所定量に到らせることができるので、第２番目以降のサスティン放電（補助放電無し）を確実に生起させることが可能になる。すなわち、上述した如きサスティン放電＋補助放電が生起されることにより、多くの荷電粒子が画素セルＰＣ内に発生するので、ＳＦ２の先頭部にリセット行程Ｒが設けられていなくてもＳＦ２のサスティン行程Ｉでは、第２番目以降のサスティン放電を確実に生起させることができるようになるのである。
【００４９】
尚、上述した如きハイブリッド駆動によってＰＤＰ５０を階調駆動するにあたり、図７に示す発光駆動シーケンスに代わり図１２に示す如き発光駆動シーケンスに従った駆動を実施させるようにしても良い。
【００５０】
この際、駆動制御回路５６は、１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、図１２に示す如く、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、この間、駆動制御回路５６は、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施すことにより４ビットの多階調化画素データＰＤＳを生成する。そして、駆動制御回路５６は、多階調化画素データＰＤＳを図１３に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００５１】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１４に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００５２】
尚、図１４においては、図１２に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００５３】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ１Ｙ１のピーク電位は、サスティンパルスのピーク電位よりも高電位であり、且つ後述するリセットパルスＲＰ２Ｙ１のピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。更に、この間、Ｘ電極ドライバ５１は、かかるリセットパルスＲＰ１Ｙ１と同一極性であり、且つ、上記リセットパルスＲＰ１Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、この間、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ１Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。ここで、第１リセット行程Ｒ１の前半部では、上述した如きリセットパルスＲＰ１Ｙ１の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において微弱な第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００５４】
次に、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Ｙ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ１Ｙ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰＹ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定する。尚、リセットパルスＲＰ１Ｙ２のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。ここで、第１リセット行程Ｒ１の後半部では、上述した如きリセットパルスＲＰ１Ｙ２の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Ｙ２の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００５５】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図１４に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰＷに応じた電圧が印加されることになるが、この段階では全ての画素セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰＷの印加だけでは行電極Ｘ及びＹ間には放電が生じない。従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、書込走査パルスＳＰＷ及び高電圧の画素データパルスＤＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、画素セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この画素セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。
【００５６】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１４に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷＤにおいて行電極Ｙに印加されるベース電位と同一である。又、図１４に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Ｙ１，ＲＰ２Ｙ１）における立ち上がり区間での変化率よりも高くしている。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を、微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００５７】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００５８】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、リセットパルスＲＰ２Ｙ１のピーク電位は、上記リセットパルスＲＰ１Ｙ１のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、画素セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された画素セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００５９】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Ｙ２を行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰ２Ｙ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Ｙ２及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Ｙ２における負のピーク電位は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Ｙ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ２Ｙ２の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００６０】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図１４に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部で行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの第２選択書込アドレス行程Ｗ２Ｗにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ＋が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Ｗでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この画素セルＰＣは、その直��までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００６１】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００６２】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図１４に示す如き負極性のピーク電位を有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００６３】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１４に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１４に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００６４】
尚、サブフィールドＳＦ３〜ＳＦ１４各々の内のＳＦ３のサスティン行程Ｉでは、アドレスドライバ５５が、このサスティン行程Ｉ内において第１番目に印加されるサスティンパルスＩＰのみに同期させて、図１４に示す如き正極性のピーク電位を有する補助パルスＨＰを列電極Ｄ１〜Ｄｍ各々に印加する。この際、補助パルスＨＰのピーク電位は上記画素データパルスＤＰのピーク電位と同一であり、そのパルス幅はサブフィールドＳＦ３のサスティン行程Ｉにおいて第１番目に印加されるサスティンパルスＩＰのパルス幅と同一である。かかる補助パルスＨＰに応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において補助放電が生起される。すなわち、サブフィールドＳＦ３のサスティン行程Ｉの先頭部では、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間で第１番目のサスティンパルスＩＰに応じたサスティン放電が生起されると同時に、列電極Ｄ及び行電極Ｙ間において補助パルスＨＰに応じた補助放電が生起される。よって、この間、サスティン放電のみが生起される場合に比して多くの荷電粒子が画素セルＰＣ内に生成されることになる。これにより、第２番目以降のサスティン放電を確実に生起させることが可能な状態となる。尚、補助パルスＨＰに応じた放電は、サスティン行程Ｉ内において一度だけであるので、かかる放電に伴う電力消費分は僅かである。
【００６５】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【００６６】
以上の如き駆動を、図１３に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００６７】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１３に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００６８】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。 
【００６９】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００７０】
そして、第５階調〜第１６階調各々では、サブフィールドＳＦ１において画素セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。すなわち、図１３に示す如き第１〜第１６階調各々による駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を１６段階にて表すことが可能となるのである。かかる駆動によれば、１フィールド表示期間内においてその発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００７１】
又、図１４に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００７２】
又、かかる駆動では、先頭のサブフィールドＳＦ１にて全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ２に後続するサブフィールドＳＦ３〜ＳＦ１４各々の内の１のサブフィールドにて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、図１３に示す如き第１階調に従った駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、サブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてからこれを消灯モード状態に遷移させる選択消去アドレス放電を生起させる駆動を採用した場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなるので、暗コントラストを向上させることができる。
【００７３】
又、図１２〜図１４に示される駆動においては、最も輝度重みが小なるサブフィールドＳＦ１では、表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。この際、微小発光放電は列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べて、その放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。
【００７４】
又、図１４に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ１Ｙ１のピーク電位を、ＳＦ２の第２リセット行程Ｒ２で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ２Ｙ１のピーク電位よりも低くしている。これによりサブフィールドＳＦ１の第１リセット行程Ｒ１において、全画素セルＰＣを一斉にリセット放電させた際の発光を弱めて、暗コントラストの低下を抑制させている。
【００７５】
又、図１２及び図１３に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２各々において列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。更に、ＭｇＯ結晶体としてＣＬ発光ＭｇＯ結晶体を一部含ませることにより、リセット放電が更に微弱化される。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させた表示が可能となる。
【００７６】
更に、図１４に示される駆動においては、図８に示される駆動と同様に、輝度重みが最も小なるサブフィールド（ＳＦ２）のサスティン行程Ｉでは、サスティンパルスＩＰを１回だけ印加することにより、点灯モードにある画素セルＰＣを１回だけサスティン放電させるようにしている。すなわち、１フィールド表示期間内に、放電回数としては最低となる１回分のサスティン放電を生起させるサブフィールドを設けることにより、低輝度な画像中の輝度変化を高精細にて表現可能とするのである。この際、サブフィールドＳＦ２のサスティン行程Ｉにてサスティン放電を１回だけ生起させる駆動を採用することにより、ＳＦ３の選択消去アドレス行程ＷＤでは、列電極Ｄを陽極側、行電極Ｙを陰極側とした列側陽極放電を選択消去アドレス放電として生起させることを可能としている。更に、後続するサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、ＳＦ３以降に後続する各サブフィールドの選択消去アドレス行程ＷＤにおいてもＳＦ３と同様に列側陽極放電が可能となる。従って、サブフィールドＳＦ１〜ＳＦ１４に亘り、列電極Ｄに印加すべき駆動パルス（ＤＰ、ＨＰ）は全て正極性となるので、正極性及び負極性の駆動パルスが共に必要となる場合に比して、アドレスドライバ５５の高コスト化を抑制させることが可能となる。ところで、図１４に示される駆動では、サブフィールドＳＦ３にはリセット行程Ｒ１（又はＲ２）が設けられていないので、ＳＦ２のサスティン行程Ｉの終了後、直ちにＳＦ３のアドレス行程ＷD及びサスティン行程Ｉが実施される。この際、サブフィールドＳＦ２のサスティン行程Ｉでは、生起させるべきサスティン放電の回数が少ない（１回だけ）ので、その放電によって画素セルＰＣ内に発生する荷電粒子の蓄積量も微量となる。更に、この間、リセット放電による荷電粒子の増加が望めないので、次のサブフィールドＳＦ３のサスティン行程Ｉにおいて第１番目に生起されるサスティン放電の強度が弱くなり、この第１番目のサスティン放電によっても画素セルＰＣ内に蓄積される荷電粒子の量を所定量に到らせることができなくなる。よって、この際、第２番目以降のサスティン放電を確実に生起させることができなくなるという問題が生じる。そこで、サブフィールドＳＦ３のサスティン行程Ｉでは、図１４に示す如く、第１番目のサスティン放電を生起させるべく行電極Ｘに印加するサスティンパルスＩＰに同期させて正極性の補助パルスＨＰを列電極Ｄに印加するようにしている。かかる補助パルスＨＰの印加によれば、画素セルＰＣ内の行電極Ｘ及びＹ間で生起されるサスティン放電と同時に、行電極Ｙ及び列電極Ｄ間においても補助放電が生起される。つまり、例えその直前の段階で画素セルＰＣ内に蓄積されている荷電粒子の量が微量であっても、サブフィールドＳＦ２のサスティン行程Ｉの先頭部において比較的強い放電（サスティン放電＋補助放電）が生起され、それに伴い多くの荷電粒子が画素セルＰＣ内に発生することになる。これにより、第１番目のサ��ティン放電の終息直後の段階で画素セルＰＣ内での荷電粒子の蓄積量を所定量に到らせることができるので、第２番目以降のサスティン放電（補助放電無し）を確実に生起させることが可能になる。すなわち、上述した如きサスティン放電＋補助放電が生起されることにより、多くの荷電粒子が画素セルＰＣ内に発生するので、ＳＦ３の先頭部にリセット行程Ｒ１（又はＲ２）が設けられていなくてもＳＦ３のサスティン行程Ｉでは、第２番目以降のサスティン放電を確実に生起させることができるようになるのである。
【００７７】
以上の如く、本発明によるＰＤＰの駆動方法においては、１フィールド表示期間内において、選択書込アドレス行程（ＷＷ、Ｗ１Ｗ、Ｗ２Ｗ）を含むサブフィールドと、選択消去アドレス行程（ＷＤ）を含むサブフィールドとが混在する駆動（以下、ハイブリッド駆動と称する）をＰＤＰ５０に対して実行する。この際、選択書込アドレス行程（ＷＷ、Ｗ１Ｗ、Ｗ２Ｗ）の直後であり且つ選択消去アドレス行程（ＷＤ）直前のサスティン行程Ｉで生起させるべきサスティン放電の回数を１回としている。これにより、低輝度画像中における輝度変化を高精細に表現可能とすると共に、列電極に印加すべき駆動パルスの極性を単一化（正極性だけ）してドライバの低コスト化を図るのである。
【００７８】
更に、本発明においては、上述した如きサスティン放電を１回だけ生起させるサスティン行程Ｉでの荷電粒子不足を補うべく、後続のサスティン行程Ｉ（ＳＦ２）において、第１番目のサスティンパルスＩＰに同期させて補助パルスＨＰを全列電極Ｄに印加する。これにより、画素セルＰＣ内の行電極Ｘ及びＹ間のみならず、行電極Ｙ及び列電極Ｄ間においても放電を生起させることにより、荷電粒子の増加を図るのである。
【００７９】
よって、本発明によれば、サスティンパルスのパルス幅、或いはそのパルス電圧を大にすることなく、確実にサスティン放電を生起させることができるようになるので、ＰＤＰのドライバを小規模化することが可能となる。
【００８０】
尚、上記実施例においては、第１番目に印加するサスティンパルスＩＰに同期させて列電極Ｄに補助パルスＨＰを印加するサブフィールドを、１フィールド表示期間内において１つだけ設けるようにしているが、複数個設けるようにしても良い。要するに、そのサスティン行程Ｉにおいて第１番目に印加するサスティンパルスＩＰと同時に、列電極Ｄに補助パルスＨＰを印加するようにしたサブフィールドを、１フィールド（又は１フレーム）表示期間内において少なくとも１つ設けるようにすれば良いのである。
【００８１】
又、図８、図１４に示されるリセット行程Ｒでは、全ての画素セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の画素セルからなる画素セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【００８２】
又、図１３に示される駆動では、第４階調以降の階調においてもサブフィールドＳＦ１にて輝度レベルαの発光を伴う発光微小発光放電を生起するようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）であるため、これよりも高輝度な発光を伴うサスティン放電と併用する場合、つまり第３階調以降の階調において、「輝度レベルα」の輝度増加分を視覚することができない場合には、この微小発光放電を生起させる必要がなくなるからである。
【図面の簡単な説明】
【００８３】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】各階調毎の発光パターンの一例を示す図である。
【図７】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図８】図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図９】酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰに対してリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１０】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対してリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１１】リセットパルスＲＰＹ１の他の波形を表す図である。
【図１２】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図１３】図１２に示される発光駆動シーケンスに基づく各階調毎の発光パターンの一例を示す図である。
【図１４】図１２に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【主要部分の符号の説明】
【００８４】
１３    酸化マグネシウム層
１７    蛍光体層
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ  
５６    駆動制御回路
【図１】
2008089747.tif 000003
【図２】
2008089747.tif 000004
【図３】
2008089747.tif 000005
【図４】
2008089747.tif 000006
【図５】
2008089747.tif 000007
【図６】
2008089747.tif 000008
【図７】
2008089747.tif 000009
【図８】
2008089747.tif 000010
【図９】
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【図１０】
2008089747.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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