(57)【要約】【課題】低電圧信号を高電圧信号に変換するレベルシフト回路において、入力信号のデューティと出力信号のデューティとに誤差が生ずるという問題があり、信号が高速になるに伴いその影響が顕著に現れる。【解決手段】１本の入力信号Ｓinを電圧レベル変換し、電圧レベル変換後の信号を出力するレベルシフト回路２０と、レベルシフト回路２０の出力信号Ｓ７，Ｓ８を入力して、入力信号Ｓinのデューティに対するレベルシフト回路の出力信号Ｓ８のデューティのずれを相殺するデューティ補正回路３０とを備える。【選択図】図１
2008061176.tif 000002
【特許請求の範囲】
【請求項１】
１本の入力信号を電圧レベル変換し、電圧レベル変換後の信号を出力するレベルシフト回路と、
前記レベルシフト回路の出力信号を入力して、前記入力信号のデューティに対する前記レベルシフト回路の出力信号のデューティのずれを相殺するデューティ補正回路とを備えたレベルシフト装置。
【請求項２】
１本の入力信号を電圧レベル変換し、電圧レベル変換後の信号をＲ-Ｓラッチ回路によって２本の信号として出力するレベルシフト回路と、
前記レベルシフト回路における前記Ｒ-Ｓラッチ回路からの２本の出力信号をそれぞれ第１、第２の入力信号とし、前記第１の入力信号がゲートに接続され、ソースが接地される第１のＮＭＯＳトランジスタと、前記第２の入力信号がゲートに接続され、ソースが接地される第２のＮＭＯＳトランジスタと、入力端子が前記第２のＮＭＯＳトランジスタのドレインに接続され、出力端子が前記第１のＮＭＯＳトランジスタのドレインに接続される第１のインバータと、入力端子が前記第１のＮＭＯＳトランジスタのドレインに接続され、出力端子が前記第２のＮＭＯＳトランジスタのドレインに接続される第２のインバータと、前記第１のインバータの出力信号を入力信号としレベルシフトの出力とする第１のバッファと、前記第２のインバータの出力信号を入力信号とする第２のバッファからなるデューティ補正回路とを備えたレベルシフト装置。
【請求項３】
１本の入力信号を電圧レベル変換し、電圧レベル変換後の信号をＲ-Ｓラッチ回路によって２本の信号として出力するレベルシフト回路と、
前記レベルシフト回路における前記Ｒ-Ｓラッチ回路からの２本の出力信号をそれぞれ第１、第２の入力信号とし、前記第１の入力信号がゲートに接続され、ソースが高電位電源に接続される第１のＰＭＯＳトランジスタと、前記第２の入力信号がゲートに接続され、ソースが高電位電源に接続される第２のＰＭＯＳトランジスタと、入力端子が前記第２のＰＭＯＳトランジスタのドレインに接続され、出力端子が前記第１のＰＭＯＳトランジスタのドレインに接続される第１のインバータと、入力端子が前記第１のＰＭＯＳトランジスタのドレインに接続され、出力端子が前記第２のＰＭＯＳトランジスタのドレインに接続される第２のインバータと、前記第１のインバータの出力信号を入力信号としレベルシフトの出力とする第１のバッファと、前記第２のインバータの出力信号を入力信号とする第２のバッファからなるデューティ補正回路とを備えたレベルシフト装置。
【請求項４】
前記デューティ補正回路の前記第１の入力信号がハイレベル、前記第２の入力信号がローレベルのとき、前記第１のバッファの出力がローレベル、前記第２のバッファの出力がハイレベルとなり、前記第１の入力信号がローレベル、前記第２の入力信号がハイレベルのとき、前記第１のバッファの出力がハイレベル、前記第２のバッファの出力がローレベルとなり、前記第１、第２の入力信号がローレベルのとき、前記第１、第２のバッファの出力は保持されるように構成されている請求項２または請求項３に記載のレベルシフト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を所定分レベルシフトして出力するレベルシフト装置において、入力信号のデューティ比に対する出力信号のデューティ比の誤差の軽減を図る技術に関する。
【背景技術】
【０００２】
入力信号を所定分レベルシフトして出力する従来のレベルシフト装置の構成を図４に示す。このレベルシフト装置は、低電位電源ＶＤＤ１を電圧源とする相補信号生成回路１０と、高電位電源ＶＤＤ２を電圧源とするレベルシフト回路２０とで構成され、低電位電源ＶＤＤ１の入力信号Ｓinを高電位電圧源ＶＤＤ２の出力信号にレベルシフトするものである。Ｉｎ１〜Ｉｎ４は相補信号生成回路１０におけるインバータ、ＱＰ１〜ＱＰ４はレベルシフト回路２０におけるＰＭＯＳトランジスタ、ＱＮ１〜ＱＮ４はＮＭＯＳトランジスタ、ＬＨはＲ-Ｓラッチ回路、Ｉｎ５，Ｉｎ６，Ｉｎ８はインバータである。
【０００３】
図４に示すレベルシフト装置の動作を図５のタイミングチャートを用いて説明する。
【０００４】
レベルシフト装置に対する入力信号Ｓinを図５（ａ）に示す。この入力信号Ｓinは、まず相補信号生成回路１０のインバータＩｎ１を介してインバータＩｎ２，Ｉｎ３に供給される。さらにインバータＩｎ３を介してインバータＩｎ４に供給される。このとき、インバータＩｎ２の出力信号Ｓ１は図５（ｂ）に示すように入力信号に対して所定の遅延τ1をもつ正転信号となり、インバータＩｎ４の出力信号Ｓ２は図５（ｃ）に示すように入力信号に対して所定の遅延τ2 をもつ反転信号となる。
【０００５】
インバータＩｎ２の出力信号Ｓ１は、レベルシフト回路２０のＮＭＯＳトランジスタＱＮ２のゲートに供給される。図５（ｂ）に示すように時刻Ｔ2 においてＮＭＯＳトランジスタＱＮ２のゲートにハイレベルの信号が供給されると、ＮＭＯＳトランジスタＱＮ２はオン状態となる。このとき、インバータＩｎ５からの帰還信号（信号Ｓ５の反転信号）はハイレベルであるため、ＮＭＯＳトランジスタＱＮ１はオン状態となり、ＰＭＯＳトランジスタＱＰ１はオフ状態となる。また、ＰＭＯＳトランジスタＱＰ２のゲートは接地されているため、常にオン状態となるが、ＰＭＯＳトランジスタＱＰ２のオン抵抗はＮＭＯＳトランジスタＱＮ２，ＱＮ１よりも高抵抗に設定されている。これにより、時刻Ｔ2 において、ＮＭＯＳトランジスタＱＮ２のゲートにハイレベルの信号が供給されると、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ１への入力信号Ｓ３は、図５（ｄ）に示すようにローレベルとなる。このため、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５は、インバータＩｎ５のゲート容量により、図５（ｆ）の時刻Ｔ2より徐々にハイレベルとなる。この出力信号Ｓ５は、インバータＩｎ５に供給され、極性を反転してＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１のゲートに供給される。
【０００６】
すなわち、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ１に入力される入力信号Ｓ３の立ち下がりエッジは、所定の遅延の後、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１のゲート入力の立ち下がりエッジとして帰還される。この帰還信号により、ＰＭＯＳトランジスタＱＰ１はオン状態、ＮＭＯＳトランジスタＱＮ１はオフ状態となり、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ１への入力信号Ｓ３はハイレベルとなる。このとき、ＮＡＮＤ回路Ｎ１の他方の入力信号Ｓ６はローレベルとなっているため、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５はハイレベルに保持される。
【０００７】
一方、インバータＩｎ４の出力信号Ｓ２は、レベルシフト回路２０のＮＭＯＳトランジスタＱＮ４のゲートに供給される。図５（ｃ）に示すように時刻Ｔ12において、ＮＭＯＳトランジスタＱＮ４のゲートにハイレベルの信号が供給されると、ＮＭＯＳトランジスタＱＮ４はオン状態となる。このとき、インバータＩｎ６からの帰還信号（信号Ｓ６の反転信号）はハイレベルであるため、ＮＭＯＳトランジスタＱＮ３はオン状態となり、ＰＭＯＳトランジスタＱＰ４はオフ状態となる。また、ＰＭＯＳトランジスタＱＰ３のゲートは接地されているため、常にオン状態となるが、ＰＭＯＳトランジスタＱＰ３のオン抵抗はＮＭＯＳトランジスタＱＮ４，ＱＮ３よりも高抵抗に設定されている。これにより、時刻Ｔ12において、ＮＭＯＳトランジスタＱＮ４のゲートにハイレベルの信号が供給されると、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ２への入力信号Ｓ４は、図５（ｅ）に示すようにローレベルとなる。このため、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６は、インバータＩｎ６のゲート容量により、図５（ｇ）の時刻Ｔ12より徐々にハイレベルとなる。この出力信号Ｓ６は、インバータＩｎ６に供給され、極性を反転してＰＭＯＳトランジスタＱＰ４、ＮＭＯＳトランジスタＱＮ３のゲートに供給される。
【０００８】
すなわち、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ２に入力される入力信号Ｓ４立ち下がりエッジは、所定の遅延の後、ＰＭＯＳトランジスタＱＰ４、ＮＭＯＳトランジスタＱＮ３のゲート入力の立ち下がりエッジとして帰還される。この帰還信号により、ＰＭＯＳトランジスタＱＰ４はオン状態、ＮＭＯＳトランジスタＱＮ３はオフ状態となり、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ２への入力信号Ｓ４はハイレベルとなる。このとき、ＮＡＮＤ回路Ｎ２の他方の入力信号Ｓ５はローレベルとなっているため、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６はハイレベルに保持される。
【０００９】
したがって、ＮＭＯＳトランジスタＱＮ２，ＱＮ４のゲートにハイレベルの信号が供給されると、所定の遅延の後、ＮＡＮＤ回路Ｎ１，Ｎ２の出力信号Ｓ５，Ｓ６はハイレベルとなる。ＮＡＮＤ回路Ｎ１，Ｎ２は互いの出力を他方の入力に帰還する接続であるため、時刻Ｔ3 においてＮＡＮＤ回路Ｎ１の出力信号Ｓ５がハイレベルになると、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６は、図５（ｇ）のようにインバータＩｎ６のゲート容量により徐々にローレベルになる。また、時刻Ｔ13においてＮＡＮＤ回路Ｎ２の出力信号Ｓ６がハイレベルになると、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５は、図５（ｆ）のように、インバータＩｎ５のゲート容量により徐々にローレベルになる。
【００１０】
ＮＡＮＤ回路Ｎ２の出力信号Ｓ６は、インバータＩｎ８に供給され、極性を反転して出力される。したがって、インバータＩｎ８の出力であるレベルシフト出力信号Ｓ８は図５（ｈ）のようになる。このレベルシフト出力信号Ｓ８の立ち上がりエッジは、図５（ｄ）で示されるＮＡＮＤ回路Ｎ１の入力信号Ｓ３の立ち下がりエッジに対して所定の遅延τP をもつ。一方、レベルシフト出力信号Ｓ８の立ち下がりエッジは、図５（ｅ）で示されるＮＡＮＤ回路Ｎ２の入力信号Ｓ４の立ち下がりエッジに対して所定の遅延τR をもつ。
【００１１】
ここで、レベルシフト出力信号Ｓ８のハイレベル期間ＴH とローレベル期間ＴL を考える。
【００１２】
相補信号生成回路１０への入力信号Ｓinのデューティ比を５０％とし、その半波長をＴ0 とする。
【００１３】
ハイレベル期間ＴH は、
ＴH ＝Ｔ0 −（τ1 ＋τP ）＋（τ2 ＋τR ）
ローレベル期間ＴL は、
ＴL ＝２×Ｔ0−ＴH 
したがって、ＴL ＞ＴH として、ローレベル期間ＴL とハイレベル期間ＴH との差分ΔＴは、
ΔＴ＝ＴL −ＴH ＝２｛（τ1 −τ2 ）＋（τP −τR ）｝
となる。ここで、例えば、τ2 ＝２×τ1 、τP ＝２×τR とすると、
ΔＴ＝２（τR −τ1 ）
となる。
【００１４】
見方を変えて、インバータＩｎ４の出力信号Ｓ２を基準に考えると、次のようになる。レベルシフト出力信号Ｓ８の立ち下がりエッジ（時刻Ｔ13）は、出力信号Ｓ２の立ち上がりエッジ（時刻Ｔ12）からτR だけ遅延している。インバータＩｎ２の出力信号Ｓ１は入力信号Ｓinに対してインバータＩｎ２による時間τ1だけ遅延している。インバータＩｎ４の出力信号Ｓ２は入力信号Ｓinに対してインバータＩｎ３，Ｉｎ４による時間τ1 ′だけ遅延している。ここで、インバータＩｎ２，Ｉｎ３，Ｉｎ４の特性が同じものとして、τ1′＝τ1 とする。
【００１５】
レベルシフト出力信号Ｓ８の立ち上がりエッジ（時刻Ｔ4 ）は、出力信号Ｓ２の立ち下がりエッジ（時刻Ｔ2′）から、
τP −τ1 ′＝τP −τ1 ＝２τR −τ1 
だけ遅延している。すなわち、レベルシフト出力信号Ｓ８の立ち上がりエッジの出力信号Ｓ２からの遅延が（２τR −τ1 ）であるのに対して、レベルシフト出力信号Ｓ８の立ち下がりエッジの出力信号Ｓ２からの遅延は上記のようにτR であるので、レベルシフト出力信号Ｓ８のハイレベル期間ＴH は、入力信号Ｓinの半波長Ｔ0 から、（２τR −τ1 ）−τR ＝τR−τ1 だけ短いものとなる。一方、レベルシフト出力信号Ｓ８のローレベル期間ＴL は、入力信号Ｓinの半波長Ｔ0から、（τR −τ1 ）だけ長いものとなる。それゆえに、ローレベル期間ＴL とハイレベル期間ＴHとの差分ΔＴは、
ΔＴ＝（τR −τ1 ）×２＝２（τR −τ1 ）
となり、上記の説明と一致している。
【００１６】
τR ≠τ1 であるので、ローレベル期間ＴL とハイレベル期間ＴH との差分ΔＴはゼロとはならない。すなわち、入力信号Ｓinのデューティ比に対してレベルシフト出力信号Ｓ８のデューティ比は誤差を生じている。
【特許文献１】特開２００６−１４０８８４号公報（第７−１２頁、第１、６図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように、従来回路においては、相補信号生成回路において生成される２本の信号の遅延差と、レベルシフト回路で使用されるＲ-Ｓラッチ回路の信号伝播による遅延とにより、デューティ比の変動が発生するという問題があった。
【００１８】
本発明は、このような事情に鑑みて創作したものであり、入力信号のデューティ比に対する出力信号のデューティ比の誤差が少ないレベルシフト装置を提供することを目的としている。
【課題を解決するための手段】
【００１９】
本発明によるレベルシフト装置は、１本の入力信号を電圧レベル変換し、電圧レベル変換後の信号を出力するレベルシフト回路と、前記レベルシフト回路の出力信号を入力して、前記入力信号のデューティに対する前記レベルシフト回路の出力信号のデューティのずれを相殺するデューティ補正回路とを備えたものである。
【００２０】
この構成においては、レベルシフト回路の後段に、入力信号のデューティに対するレベルシフト回路の出力信号のデューティのずれを相殺するデューティ補正回路を設けたので、入力信号のデューティ比に対するレベルシフト出力信号のデューティ比の誤差が軽減される。
【００２１】
より具体的レベルで、本発明のレベルシフト装置は、１本の入力信号を電圧レベル変換し、電圧レベル変換後の信号をＲ-Ｓラッチ回路によって２本の信号として出力するレベルシフト回路と、このレベルシフト回路の次段にあって、次のような回路構成を有するデューティ補正回路とを備えたものである。そのデューティ補正回路は、前記レベルシフト回路における前記Ｒ-Ｓラッチ回路からの２本の出力信号をそれぞれ第１、第２の入力信号とし、前記第１の入力信号がゲートに接続され、ソースが接地される第１のＮＭＯＳトランジスタと、前記第２の入力信号がゲートに接続され、ソースが接地される第２のＮＭＯＳトランジスタと、入力端子が前記第２のＮＭＯＳトランジスタのドレインに接続され、出力端子が前記第１のＮＭＯＳトランジスタのドレインに接続される第１のインバータと、入力端子が前記第１のＮＭＯＳトランジスタのドレインに接続され、出力端子が前記第２のＮＭＯＳトランジスタのドレインに接続される第２のインバータと、前記第１のインバータの出力信号を入力信号としレベルシフトの出力とする第１のバッファと、前記第２のインバータの出力信号を入力信号とする第２のバッファから構成されている。
【００２２】
また、上記構成において導電型をＮＭＯＳからＰＭＯＳに置き換えたものとして、本発明によるレベルシフト装置は、１本の入力信号を電圧レベル変換し、電圧レベル変換後の信号をＲ-Ｓラッチ回路によって２本の信号として出力するレベルシフト回路と、このレベルシフト回路の次段にあって、次のような回路構成を有するデューティ補正回路とを備えたものである。そのデューティ補正回路は、前記レベルシフト回路における前記Ｒ-Ｓラッチ回路からの２本の出力信号をそれぞれ第１、第２の入力信号とし、前記第１の入力信号がゲートに接続され、ソースが高電位電源に接続される第１のＰＭＯＳトランジスタと、前記第２の入力信号がゲートに接続され、ソースが高電位電源に接続される第２のＰＭＯＳトランジスタと、入力端子が前記第２のＰＭＯＳトランジスタのドレインに接続され、出力端子が前記第１のＰＭＯＳトランジスタのドレインに接続される第１のインバータと、入力端子が前記第１のＰＭＯＳトランジスタのドレインに接続され、出力端子が前記第２のＰＭＯＳトランジスタのドレインに接続される第２のインバータと、前記第１のインバータの出力信号を入力信号としレベルシフトの出力とする第１のバッファと、前記第２のインバータの出力信号を入力信号とする第２のバッファから構成されている。
【００２３】
デューティ補正回路は、レベルシフト回路のＲ-Ｓラッチ回路から出力される従来のレベルシフト出力信号に相当する信号とは別に生成出力される矩形波信号を利用して従来のレベルシフト出力信号に相当する信号のデューティ比を補正するものである。具体的には、従来のレベルシフト出力信号に相当する信号の立ち下がりエッジを矩形波信号の立ち上がりエッジまで遅らせて、レベルシフト出力信号の立ち下がりエッジを規定する。一方、従来のレベルシフト出力信号に相当する信号の立ち上がりエッジを第１および第２のインバータの逆並列接続で遅延させて、レベルシフト出力信号の立ち上がりエッジを規定する。このときの遅延関係の調整により、レベルシフト出力信号のハイレベル期間とローレベル期間との差分を減少させ、入力信号のデューティ比に対する出力信号のデューティ比の誤差を軽減する。
【００２４】
上記構成のレベルシフト装置において、前記デューティ補正回路の前記第１の入力信号がハイレベル、前記第２の入力信号がローレベルのとき、前記第１のバッファの出力がローレベル、前記第２のバッファの出力がハイレベルとなり、前記第１の入力信号がローレベル、前記第２の入力信号がハイレベルのとき、前記第１のバッファの出力がハイレベル、前記第２のバッファの出力がローレベルとなり、前記第１、第２の入力信号がローレベルのとき、前記第１、第２のバッファの出力は保持されるように構成されているという態様がある。
【００２５】
ここでは、第１、第２の入力信号の立ち上がりエッジに同期して、第１、第２のバッファ出力のうち一方を、または両方を出力信号とする。デューティ補正回路の両入力が同時にハイレベルになることはない。
【発明の効果】
【００２６】
本発明によれば、レベルシフト回路のＲ-Ｓラッチ回路から出力される２つの信号を利用して出力信号のデューティ比を補正するデューティ補正回路を設け、立ち下がりエッジと立ち上がりエッジの位相を調整することにより、レベルシフト出力信号のハイレベル期間とローレベル期間との差分を減少させ、入力信号のデューティ比に対する出力信号のデューティ比の誤差を軽減することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明にかかわるレベルシフト装置の実施の形態を図面を用いて詳細に説明する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１におけるレベルシフト装置の構成を示す回路図である。
【００２９】
本実施の形態のレベルシフト装置は、低電位電源ＶＤＤ１を電圧源とする相補信号生成回路１０と、高電位電源ＶＤＤ２を電圧源とするレベルシフト回路２０と、高電位電源ＶＤＤ２を電圧源とするデューティ補正回路３０とで構成されている。
【００３０】
相補信号生成回路１０は、４つのインバータＩｎ１，Ｉｎ２，Ｉｎ３，Ｉｎ４で構成されている。
【００３１】
第１のインバータＩｎ１の出力は第２、第３のインバータＩｎ２，Ｉｎ３の入力端子に接続され、インバータＩｎ３の出力は第４のインバータＩｎ４の入力端子に接続されている。
【００３２】
レベルシフト回路２０は、４つのＰＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４と、４つのＮＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４と、Ｒ-Ｓラッチ回路ＬＨと、４つのインバータＩｎ５，Ｉｎ６，Ｉｎ７，Ｉｎ８とで構成されている。
【００３３】
ＰＭＯＳトランジスタＱＰ１，ＱＰ２は、各ソースが高電位電源に接続されており、各ドレインがＮＭＯＳトランジスタＱＮ２のドレインに接続されている。また、ＰＭＯＳトランジスタＱＰ１のゲートはインバータＩｎ５の出力端子に接続され、ＰＭＯＳトランジスタＱＰ２のゲートは接地されている。
【００３４】
ＰＭＯＳトランジスタＱＰ３，ＱＰ４は、各ソースが高電位電源に接続されており、各ドレインがＮＭＯＳトランジスタＱＮ４のドレインに接続されている。また、ＰＭＯＳトランジスタＱＰ４のゲートはインバータＩｎ６の出力端子に接続され、ＰＭＯＳトランジスタＱＰ３のゲートは接地されている。
【００３５】
ＮＭＯＳトランジスタＱＮ２のソースはＮＭＯＳトランジスタＱＮ１のドレインに接続され、ＮＭＯＳトランジスタＱＮ１のソースは接地されている。また、ＮＭＯＳトランジスタＱＮ２のゲートは相補信号生成回路１０のインバータＩｎ２の出力端子に接続され、ＮＭＯＳトランジスタＱＮ１のゲートはインバータＩｎ５の出力端子に接続されている。
【００３６】
ＮＭＯＳトランジスタＱＮ４のソースはＮＭＯＳトランジスタＱＮ３のドレインに接続され、ＮＭＯＳトランジスタＱＮ３のソースは接地されている。また、ＮＭＯＳトランジスタＱＮ４のゲートは相補信号生成回路１０のインバータＩｎ４の出力端子に接続され、ＮＭＯＳトランジスタＱＮ３のゲートはインバータＩｎ６の出力端子に接続されている。
【００３７】
Ｒ-Ｓラッチ回路ＬＨは、第１、第２のＮＡＮＤ回路Ｎ１，Ｎ２で構成されており、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５はＮＡＮＤ回路Ｎ２の一方の入力に、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６はＮＡＮＤ回路Ｎ１の一方の入力に帰還する接続となっている。ＮＡＮＤ回路Ｎ１の他方の入力端子はＮＭＯＳトランジスタＱＮ２のドレインに接続され、ＮＡＮＤ回路Ｎ２の他方の入力端子はＮＭＯＳトランジスタＱＮ４のドレインに接続されている。また、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５はインバータＩｎ５，Ｉｎ７の入力にも接続され、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６はインバータＩｎ６，Ｉｎ８の入力にも接続されている。
【００３８】
デューティ補正回路３０は、２つのＮＭＯＳトランジスタＱＮ５，ＱＮ６と、２つのインバータＩｎ９，Ｉｎ１０と、２つの出力バッファＢ１，Ｂ２とで構成されている。ＮＭＯＳトランジスタＱＮ５は前述の第１のＮＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＱＮ６は前述の第２のＮＭＯＳトランジスタに相当する。インバータＩｎ９は前述の第１のインバータに相当し、インバータＩｎ１０は前述の第２のインバータに相当する。出力バッファＢ１は前述の第１のバッファに相当し、出力バッファＢ２は前述の第２のバッファに相当する。
【００３９】
ＮＭＯＳトランジスタＱＮ５，ＱＮ６は、各ソースが接地されており、各ゲートはレベルシフト回路２０のインバータＩｎ７，Ｉｎ８の出力にそれぞれ接続されている。また、ＮＭＯＳトランジスタＱＮ５のドレインは、インバータＩｎ９の出力と、インバータＩｎ１０の入力と、出力バッファＢ１の入力とに接続されている。一方、ＮＭＯＳトランジスタＱＮ６のドレインは、インバータＩｎ９の入力と、インバータＩｎ１０の出力と、出力バッファＢ２の入力端子に接続されている。
【００４０】
次に、本実施の形態におけるレベルシフト装置の動作を図２のタイミングチャートを用いて説明する。
【００４１】
レベルシフト装置に対する入力信号Ｓinを図２（ａ）に示す。この入力信号Ｓinは、まず相補信号生成回路１０のインバータＩｎ１を介してインバータＩｎ２，Ｉｎ３に供給される。さらにインバータＩｎ３を介してインバータＩｎ４に供給される。このとき、インバータＩｎ２の出力信号Ｓ１は図２（ｂ）に示すように入力信号Ｓinに対して所定の遅延τ1をもつ正転信号となり、インバータＩｎ４の出力信号Ｓ２は図２（ｃ）に示すように入力信号Ｓinに対して所定の遅延τ2 をもつ反転信号となる。
【００４２】
インバータＩｎ２の出力信号Ｓ１は、レベルシフト回路２０のＮＭＯＳトランジスタＱＮ２のゲートに供給される。図２（ｂ）に示すように時刻ｔ2 においてＮＭＯＳトランジスタＱＮ２のゲートにハイレベルの信号が供給されると、ＮＭＯＳトランジスタＱＮ２はオン状態となる。このとき、インバータＩｎ５からの帰還信号（信号Ｓ５の反転信号）はハイレベルであるため、ＮＭＯＳトランジスタＱＮ１はオン状態となり、ＰＭＯＳトランジスタＱＰ１はオフ状態となる。また、ＰＭＯＳトランジスタＱＰ２のゲートは接地されているため、常にオン状態となるが、ＰＭＯＳトランジスタＱＰ２のオン抵抗はＮＭＯＳトランジスタＱＮ２，ＱＮ１よりも高抵抗に設定されている。これにより、時刻ｔ2 において、ＮＭＯＳトランジスタＱＮ２のゲートにハイレベルの信号が供給されると、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ１への入力信号Ｓ３は、図２（ｄ）に示すようにローレベルとなる。このため、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５は、インバータＩｎ５のゲート容量により、図２（ｆ）の時刻ｔ2より徐々にハイレベルとなる。この出力信号Ｓ５は、インバータＩｎ５に供給され、極性を反転してＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１のゲートに供給される。
【００４３】
すなわち、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ１に入力される入力信号Ｓ３の立ち下がりエッジは、所定の遅延の後、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１のゲート入力の立ち下がりエッジとして帰還される。この帰還信号により、ＰＭＯＳトランジスタＱＰ１はオン状態、ＮＭＯＳトランジスタＱＮ１はオフ状態となり、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ１への入力信号Ｓ３はハイレベルとなる。このとき、ＮＡＮＤ回路Ｎ１の他方の入力信号Ｓ６はローレベルとなっているため、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５はハイレベルに保持される。
【００４４】
一方、インバータＩｎ４の出力信号Ｓ２は、レベルシフト回路２０のＮＭＯＳトランジスタＱＮ４のゲートに供給される。図２（ｃ）に示すように時刻ｔ12においてＮＭＯＳトランジスタＱＮ４のゲートにハイレベルの信号が供給されると、ＮＭＯＳトランジスタＱＮ４はオン状態となる。このとき、インバータＩｎ６からの帰還信号（信号Ｓ６の反転信号）はハイレベルであるため、ＮＭＯＳトランジスタＱＮ３はオン状態となり、ＰＭＯＳトランジスタＱＰ４はオフ状態となる。また、ＰＭＯＳトランジスタＱＰ４のゲートは接地されているため、常にオン状態となるが、ＰＭＯＳトランジスタＱＰ４のオン抵抗はＮＭＯＳトランジスタＱＮ４，ＱＮ３よりも高抵抗に設定されている。これにより、時刻ｔ12において、ＮＭＯＳトランジスタＱＮ４のゲートにハイレベルの信号が供給されると、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ２への入力信号Ｓ４は、図２（ｅ）に示すようにローレベルとなる。このため、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６は、インバータＩｎ６のゲート容量により、図２（ｇ）の時刻ｔ12より徐々にハイレベルとなる。この出力信号Ｓ６は、インバータＩｎ６に供給され、極性を反転してＰＭＯＳトランジスタＱＰ４、ＮＭＯＳトランジスタＱＮ３のゲートに供給される。
【００４５】
すなわち、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ２に入力される立ち下がりエッジは、所定の遅延の後、ＰＭＯＳトランジスタＱＰ４、ＮＭＯＳトランジスタＱＮ３のゲート入力の立ち下がりエッジとして帰還される。この帰還信号により、ＰＭＯＳトランジスタＱＰ４はオン状態、ＮＭＯＳトランジスタＱＮ３はオフ状態となり、Ｒ-Ｓラッチ回路ＬＨのＮＡＮＤ回路Ｎ２への入力信号Ｓ４はハイレベルとなる。このとき、ＮＡＮＤ回路Ｎ２の他方の入力信号Ｓ５はローレベルとなっているため、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６はハイレベルに保持される。
【００４６】
したがって、ＮＭＯＳトランジスタＱＮ２，ＱＮ４のゲートにハイレベルの信号が供給されると、所定の遅延の後、ＮＡＮＤ回路Ｎ１，Ｎ２の出力信号Ｓ５，Ｓ６はハイレベルとなる。ＮＡＮＤ回路Ｎ１，Ｎ２は互いの出力を他方の入力に帰還する接続であるため、時刻ｔ3 においてＮＡＮＤ回路Ｎ１の出力信号Ｓ５がハイレベルになると、ＮＡＮＤ回路Ｎ２の出力信号Ｓ６は、図２（ｇ）のようにインバータＩｎ６のゲート容量により徐々にローレベルになる。また、時刻ｔ13においてＮＡＮＤ回路Ｎ２の出力信号Ｓ６がハイレベルになると、ＮＡＮＤ回路Ｎ１の出力信号Ｓ５は、図２（ｆ）のように、インバータＩｎ５のゲート容量により徐々にローレベルになる。
【００４７】
ＮＡＮＤ回路Ｎ１，Ｎ２の出力信号Ｓ５，Ｓ６は、それぞれインバータＩｎ７，Ｉｎ８に供給され、図２（ｈ），（ｉ）のように極性が反転され、デューティ補正回路３０の第１、第２の入力に供給される。ここで、第１、第２の入力信号Ｓ７，Ｓ８は、同時にハイレベルになることはない。インバータＩｎ７の出力信号Ｓ７の立ち上がりエッジは、インバータＩｎ８の出力信号Ｓ８の立ち下がりエッジよりも時間的に後方に位置することになる。
【００４８】
デューティ補正回路３０の第１の入力信号Ｓ７はＮＭＯＳトランジスタＱＮ５のゲートに供給され、第２の入力信号Ｓ８はＮＭＯＳトランジスタＱＮ６のゲートに供給される。すなわち、インバータＩｎ１０の入力信号Ｓ９は、図２（ｊ）の時刻ｔ14において、第１の入力信号Ｓ７の立ち上がりエッジに同期して、ローレベルに変化する。続いて、所定の遅延τ3 ののち、インバータＩｎ１０の出力信号Ｓ１０がハイレベルに変化する。また、インバータＩｎ９の入力信号Ｓ１０は、図２（ｋ）の時刻ｔ4 において、第２の入力信号Ｓ８の立ち上がりエッジに同期して、ローレベルに変化する。続いて、所定の遅延τ4 ののち、インバータＩｎ９の出力であるレベルシフト出力信号Ｓ９がハイレベルに変化する。
【００４９】
したがって、時刻ｔ1 〜ｔ21の１周期の入力信号Ｓinにおいて、出力バッファＢ１のレベルシフト出力信号Ｓ９は、時刻ｔ5〜ｔ14の期間においてハイレベルとなり、時刻ｔ1 〜時刻ｔ5 の期間、および、時刻ｔ14〜時刻ｔ21の期間においてローレベルとなる。
【００５０】
レベルシフト回路２０は入力となる相補信号に対して対称な回路構成とすることで、ＮＡＮＤ回路Ｎ１の入力信号Ｓ３の立ち下がりエッジからインバータＩｎ８の出力信号Ｓ８の立ち上がりエッジまでの遅延τP と、ＮＡＮＤ回路Ｎ２の入力信号Ｓ４の立ち下がりエッジからインバータＩｎ７の出力信号Ｓ７の立ち上がりエッジまでの遅延τQ の長さが等しくなるようにしている（この点は従来の技術でも同じ）。
【００５１】
そのうえで、デューティ補正回路３０において、ＮＭＯＳトランジスタＱＮ５をインバータＩｎ７の出力信号Ｓ７で制御することにより、インバータＩｎ８の出力信号Ｓ８の立ち下がりエッジをインバータＩｎ７の出力信号Ｓ７の立ち上がりエッジのタイミングまで後方にτT （＝τQ −τR ＝τR ）ずらしてレベルシフト出力信号Ｓ９の立ち下がりエッジとしている。また、インバータＩｎ９とインバータＩｎ１０の逆並列接続により、インバータＩｎ８の出力信号Ｓ８に対してレベルシフト出力信号Ｓ９の立ち上がりエッジをτ4 だけ遅延させている。このτT とτ4 のずらしにより、相補信号生成回路１０におけるτ2 とτ1 の遅延差を相殺し、入力信号のデューティ比に対する出力信号のデューティ比の誤差を軽減している。以下に具体的に説明する。
【００５２】
ここで、レベルシフト出力信号Ｓ９のハイレベル期間をＴH ′とし、ローレベル期間をＴL ′とする。
【００５３】
ＴH ′＝ＴH−τ4 ＋τT 
ＴL ′＝ＴL−τT ＋τ4 
ローレベル期間ＴL ′とハイレベル期間ＴH ′との差分ΔＴ′は、
ΔＴ′＝ＴL ′−ＴH ′
であるが、本実施の形態のこの差分ΔＴ′が従来の技術の場合の差分ΔＴ＝ＴL −ＴH とどれほどちがうかを計算する。すなわち、δ＝ΔＴ′−ΔＴを計算する。
【００５４】
δ＝ΔＴ′−ΔＴ
＝ＴL ′−ＴH ′−ΔＴ
＝（ＴL −τT ＋τ4 ）−（ＴH −τ4 ＋τT ）−ΔＴ
＝（ＴL −ＴH ）−ΔＴ−τT ＋τ4 ＋τ4 −τT 
＝２（τ4  −τT）
ここで、τ4 ＜τT であるので、結局、
δ＜０
となる。
【００５５】
端的には、図２（ｉ）の信号Ｓ８のハイレベル期間ＴH を図２（ｊ）のレベルシフト出力信号Ｓ９のハイレベル期間ＴH ′へ変化させるのに、立ち上がりエッジを時間の正方向に沿ってτ4だけシフトさせ、立ち下がりエッジを同じく時間の正方向に沿ってτT だけシフトさせているので、差し引き、（τT −τ4 ）だけ時間幅を伸ばしていることになる（（τT −τ4 ）はプラス）。つまり、従来の技術でローレベル期間ＴL より短かったハイレベル期間ＴH を伸ばすことにより、ローレベル期間ＴL ′とハイレベル期間ＴH ′との差分ΔＴ′をより小さいものに修正している。すなわち、本実施の形態の場合のローレベル期間ＴL ′とハイレベル期間ＴH ′との差分ΔＴ′は、従来の技術の場合の差分ΔＴよりも小さいものになっている。これがδ＜０ということである。
【００５６】
デューティ補正回路３０は、レベルシフト回路２０のＲ-Ｓラッチ回路ＬＨにおけるＮＡＮＤ回路Ｎ１の出力信号Ｓ５をインバータＩｎ７によって反転して矩形波信号Ｓ７を作り、この矩形波信号Ｓ７を利用してレベルシフト回路２０の出力信号Ｓ８のデューティ比を補正するものである。
【００５７】
レベルシフト回路２０の出力信号Ｓ８の立ち下がりエッジを矩形波信号Ｓ７の立ち上がりエッジまで遅らせて、レベルシフト出力信号Ｓ９の立ち下がりエッジを規定している。この遅延時間τT ＝（τQ −τR ）＝τR は、矩形波信号Ｓ７の元のＮＡＮＤ回路Ｎ１の出力信号Ｓ５が徐々に減少することから比較的に長いものになっている。
【００５８】
一方、レベルシフト回路２０の出力信号Ｓ８の立ち上がりエッジをインバータＩｎ９，Ｉｎ１０の逆並列接続でτ4 だけ遅延させて、レベルシフト出力信号Ｓ９の立ち上がりエッジを規定している。この遅延時間τ4 は、遅延時間τT よりも短い。
【００５９】
（実施の形態２）
図３は本発明の実施の形態２におけるレベルシフト装置の構成を示す回路図である。
【００６０】
レベルシフト回路２０の２本の出力信号をそれぞれ第１、第２の入力信号Ｓ７，Ｓ８とし、第１の入力信号Ｓ７がインバータＩｎ１１を介してゲートに接続され、ソースが高電位電源に接続される第１のＰＭＯＳトランジスタＱＰ５と、第２の入力信号Ｓ８がインバータＩｎ１２を介してゲートに接続され、ソースが高電位電源に接続される第２のＰＭＯＳトランジスタＱＰ６と、入力端子が第２のＰＭＯＳトランジスタＱＰ６のドレインに接続され、出力端子が第１のＰＭＯＳトランジスタＱＰ５のドレインに接続される第１のインバータＩｎ９と、入力端子が第１のＰＭＯＳトランジスタＱＰ５のドレインに接続され、出力端子が第２のＰＭＯＳトランジスタＱＰ６のドレインに接続される第２のインバータＩｎ１０と、第１のインバータＩｎ９の出力信号を入力信号とする第３のインバータＩｎ１３と、第２のインバータＩｎ１０の出力信号を入力信号とする第４のインバータＩｎ１４から構成されている。
【００６１】
本実施の形態のレベルシフト装置の動作は、実施の形態１の場合と同様である。
【産業上の利用可能性】
【００６２】
本発明の技術は、デューティ比を変化させずにレベルシフトを行うレベルシフト装置として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１におけるレベルシフト装置の回路図
【図２】本発明の実施の形態１におけるレベルシフト装置の動作を説明するためのタイムチャート
【図３】本発明の実施の形態２におけるレベルシフト装置の回路図
【図４】従来のレベルシフト装置の回路図
【図５】従来のレベルシフト装置の動作を説明するためのタイムチャート
【符号の説明】
【００６４】
１０  相補信号生成回路
２０  レベルシフト回路
３０  デューティ補正回路
Ｂ１  第１のバッファ
Ｂ２  第２のバッファ
Ｉｎ１〜Ｉｎ８，Ｉｎ１１〜Ｉｎ１４  インバータ
Ｉｎ９  第１のインバータ
Ｉｎ１０  第２のインバータ
ＬＨ  Ｒ-Ｓラッチ回路
Ｎ１，Ｎ２  ＮＡＮＤ回路
ＱＮ１〜ＱＮ４  ＮＭＯＳトランジスタ
ＱＮ５  第１のＮＭＯＳトランジスタ
ＱＮ６  第２のＮＭＯＳトランジスタ
ＱＰ１〜ＱＰ４  ＰＭＯＳトランジスタ
ＱＰ５  第１のＰＭＯＳトランジスタ
ＱＰ６  第２のＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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