(57)【要約】【課題】小規模な構成でサマリデータを作成することができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、試験周期を規定するレート信号Ｒ１〜Ｒ４に基づいてＤＵＴ２０ａ〜２０ｄに印加する試験パターンＰ１〜Ｐ４を発生する複数のパターン発生部１１ａ〜１１ｄと、試験パターンＰ１〜Ｐ４をＤＵＴ２０ａ〜２０ｄに印加して得られる信号Ｄ１〜Ｄ４と予め定められた期待値とに基づいてフェイルデータＦ１〜Ｆ４を求める複数のコンパレータ部１２ａ〜１２ｄとを備える。サマリデータ部１３は、コンパレータ部１２ａ〜１２ｄから出力されるフェイルデータＦ１〜Ｆ４を所定の規則に従って符号化した符号データを生成し、この符号データの各々を合成した合成データを生成し、この合成データに含まれる所定の符号を選択してサマリデータＳ１〜Ｓ４を作成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
試験周期を規定するレート信号に基づいて被試験デバイスに印加する試験パターンを発生する複数のパターン発生部と、前記試験パターンを前記被試験デバイスに印加して得られる信号と予め定められた期待値とに基づいてフェイルデータを求める複数のコンパレータ部とを備える半導体試験装置において、
前記コンパレータ部の各々から出力される前記フェイルデータを、所定の規則に従って符号化した符号データを生成する符号化部と、
前記符号化部で生成された前記符号データの各々を合成した合成データを生成する合成部と、
前記合成部で生成された前記合成データに含まれる所定の符号を選択してサマリデータを作成する選択部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記符号化部は、前記フェイルデータの各々を複数のビットに割り当てる符号化を行って前記符号データを生成することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記符号化部は、異なるレート信号に基づいて発生された試験パターンを前記被試験デバイスに印加して得られる信号から求められたフェイルデータを前記複数ビットのうちの異なるビットに割り当てる符号化を行うことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記合成部は、前記符号データの各ビット毎の論理和を演算して前記合成データを生成することを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記選択部は、前記合成データの各ビットの符号の各々を個別に選択して前記被試験デバイス毎のサマリデータを作成することを特徴とする請求項１から請求項４の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに対して試験信号を印加して得られる信号に基づいて被試験デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
従来から、メモリテスタやロジックテスタ等の半導体試験装置を用いて被試験デバイス（以下、ＤＵＴ（Device Under Test）という）の初期不良が試験されている。この半導体試験装置は、一般的にＤＵＴに対して試験パターンを与え、ＤＵＴの複数のピンから出力される信号と予め定められた期待値とを比較してピン毎のパス／フェイルを示すフェイルデータを求め、このピン毎のフェイルデータの論理和を演算してサマリデータを作成し、このサマリデータのパス／フェイルに基づいてＤＵＴの良、不良を試験するものである。近年においては、試験パターンを発生するパターン発生部を複数備え、各パターン発生部から異なる試験パターンを発生させることにより、複数のＤＵＴに対して異なる試験を同時に行うことができる半導体試験装置が実現されている。
【０００３】
図６は、従来の半導体試験装置の構成を示すブロック図である。図６に示す通り、従来の半導体試験装置１００は、４つのパターン発生部１０１ａ〜１０１ｄ、４つのコンパレータ部１０２ａ〜１０２ｄ、４つのサマリデータ作成部１０３ａ〜１０３ｄ、選択部１０４、及び４つのレジスタ１０５ａ〜１０５ｄを備えている。この半導体試験装置１００は、パターン発生部１０１ａ〜１０１ｄから試験パターンＰ１１〜Ｐ１４をそれぞれ発生させてＤＵＴ２００ａ〜ＤＵＴ２００ｄの試験を行う。
【０００４】
パターン発生部１０１ａ〜１０１ｄは、試験周期を規定するレート信号Ｒ１１〜Ｒ１４に基づいて、ＤＵＴ２００ａ〜２００ｄに印加する試験パターンＰ１１〜Ｐ１４と試験パターンＰ１１〜Ｐ１４の各々に応じた期待値（図示省略）とを発生する。パターン発生部１０１ａ〜１０１ｄにより発生された試験パターンＰ１１〜Ｐ１４はＤＵＴ２００ａ〜２００ｄに出力され、期待値はコンパレータ部１０２ａ〜１０２ｄに出力される。また、上記のレート信号Ｒ１１〜Ｒ１４はレジスタ１０５ａ〜１０５ｄにそれぞれ出力されるとともに、レート信号Ｒ１１〜Ｒ１４の各々がサマリデータ作成部１０３ａ〜１０３ｄにそれぞれ出力される。
【０００５】
尚、半導体試験装置１００は、パターン発生部１０１ａ〜１０１ｄから発生された試験パターンＰ１１〜Ｐ１４をＤＵＴ２００ａ〜ＤＵＴ２００ｄの各々に対して任意に印加することができ、ＤＵＴ２００ａ〜ＤＵＴ２００ｄに対する試験パターンＰ１１〜Ｐ１４の印加状況に応じて、パターン発生部１０１ａ〜１０１ｄから発生された期待値のコンパレータ部１０２ａ〜１０２ｄに対する印加状況を変えることができる。ここでは簡単のために、試験パターンＰ１１がＤＵＴ２００ａに印加され、試験パターンＰ１２がＤＵＴ２００ｂに印加され、試験パターンＰ１３がＤＵＴ２００ｃに印加され、試験パターンＰ１４がＤＵＴ２００ｄに印加されるとともに、パターン発生部１０１ａ〜１０１ｄから発生された期待値がコンパレータ部１０２ａ〜１０２ｄにそれぞれ印加される場合を例に挙げて説明する。
【０００６】
コンパレータ部１０２ａ〜１０２ｄは、それぞれ複数のコンパレータ（ディジタルコンパレータ）を備えており、ＤＵＴ２００ａ〜ＤＵＴ２００ｄから出力される信号Ｄ１１〜Ｄ１４と、パターン発生部１０１ａ〜１０１ｄから出力される期待値とに基づいて、ピン毎のパス／フェイルを示すフェイルデータを求める。また、コンパレータ部１０２ａ〜１０２ｄは、ピン毎に求めたフェールデータの論理和を演算する論理和回路（図示省略）を備えており、この論理和回路の演算結果をフェイルデータＦ１１〜Ｆ１４として出力する。尚、コンパレータ部１０２ａ〜１０２ｄで求められるピン毎のパス／フェイルを示すフェイルデータは、不図示のフェイルメモリに記憶され、フェイルの発生原因を解析するために用いられる。
【０００７】
サマリデータ作成部１０３ａ〜１０３ｄは、コンパレータ部１０２ａ〜１０２ｄから出力されるフェイルデータＦ１１〜Ｆ１４から、ＤＵＴ２００ａ〜２００ｄのパス／フェイルを判定するために用いるサマリデータＳ１１〜Ｓ１４を作成する。このサマリデータ作成部１０３ａ〜１０３ｄには、コンパレータ部１０２ａ〜１０２ｄから出力されるフェイルデータＦ１１〜Ｆ１４の各々と、パターン発生部１０１ａ〜１０１ｄから出力されるレート信号Ｒ１１〜Ｒ１４の各々がそれぞれ入力されている。サマリデータ作成部１０３ａ〜１０３ｄは、入力されるレート信号Ｒ１１〜Ｒ１４の何れか１つを選択し、入力されるフェイルデータＦ１１〜Ｆ１４の中から選択したレート信号に関係するフェイルデータを抽出した上でサマリデータを作成する。
【０００８】
例えば、パターン発生部１０１ａはレート信号Ｒ１１に基づいて試験パターンＰ１１を発生し、この試験パターンＰ１１がＤＵＴ２００ａに印加される。このため、ＤＵＴ２００ａはレート信号Ｒ１１で規定される試験周期で試験されることになる。従って、ＤＵＴ２００ａから出力される信号Ｄ１１からコンパレータ部１０２ａで求められたフェイルデータＦ１１は、レート信号Ｒ１１に関係したフェイルデータである。このため、サマリデータ作成部１０３ａは、入力されるレート信号Ｒ１１〜Ｒ１４の中からレート信号Ｒ１１を選択し、このレート信号Ｒ１１に関係するフェイルデータＦ１１を抽出した上でサマリデータを求める。尚、サマリデータ作成部１０３ａ〜１０３ｄが選択するレート信号は、ＤＵＴ２００ａ〜ＤＵＴ２００ｄに対する試験パターンＰ１１〜Ｐ１４の印加状況に応じて変化する。
【０００９】
選択部１０４は、サマリデータ作成部１０３ａ〜１０３ｄから出力されるサマリデータＳ１１〜Ｓ１４から、レート信号Ｒ１〜Ｒ４の各々に関係するサマリデータを選択して特定の出力端から出力する。具体的には、レート信号Ｒ１に関係するサマリデータをサマリデータＱ１１として出力し、レート信号Ｒ２に関係するサマリデータをサマリデータＱ１２として出力し、レート信号Ｒ３に関係するサマリデータをサマリデータＱ１３として出力し、レート信号Ｒ４に関係するサマリデータをサマリデータＱ１４として出力する。レジスタ１０５ａ〜１０５ｄは、レート信号Ｒ１１〜Ｒ１４が「Ｈ（ハイ）」レベルのときにイネーブルとなり、選択部１０４から出力されるサマリデータＱ１１〜Ｑ１４をそれぞれ一時的に保持する。これらレジスタ１０５ａ〜１０５ｄの各々に保持されたサマリデータは、サマリデータＸ１１〜Ｘ１４としてパターン発生部１０１ａ〜１０１ｄにそれぞれ入力される。
【００１０】
上記構成において、ＤＵＴ２００ａ〜２００ｄの試験が開始されると、パターン発生部１０１ａ〜１０１において、レート信号Ｒ１１〜Ｒ１４に基づいて試験パターンＰ１１〜Ｐ１４と期待値とがそれぞれ発生される。パターン発生部１０１ａ〜１０１ｄにより発生された試験パターンＰ１１〜Ｐ１４はＤＵＴ２００ａ〜２００ｄにそれぞれ出力され、パターン発生部１０１ａ〜１０１ｄにより発生された期待値はコンパレータ部１０２ａ〜１０２ｄにそれぞれ出力される。また、レート信号Ｒ１１〜Ｒ１４がレジスタ１０５ａ〜１０５ｄにそれぞれ出力されるとともに、レート信号Ｒ１１〜Ｒ１４の各々がサマリデータ作成部１０３ａ〜１０３ｄにそれぞれ出力される。
【００１１】
試験パターンＰ１１〜Ｐ１４が印加されると、ＤＵＴ２００ａ〜２００ｄの各ピンからは信号Ｄ１１〜Ｄ１４が出力され、これら信号Ｄ１１〜Ｄ１４はコンパレータ部１０２ａ〜１０２ｄにそれぞれ入力される。そして、コンパレータ部１０２ａ〜１０２ｄの各々においてピン毎のパス／フェイルを示すフェイルデータが求められ、ピン毎のフェイルデータの論理和が演算されてフェイルデータＦ１１〜Ｆ１４としてサマリデータ作成部１０３ａ〜１０３ｄの各々に出力される。
【００１２】
サマリデータ作成部１０３ａは、入力されるレート信号Ｒ１１〜Ｒ１４の中からレート信号Ｒ１１を選択し、入力されるフェイルデータＦ１１〜Ｆ１４から選択したレート信号Ｒ１１に関係するフェイルデータＦ１１を抽出した上でサマリデータＳ１１を作成する。同様に、サマリデータ作成部１０３ｂはレート信号Ｒ１２を選択してフェイルデータＦ１２を抽出した上でサマリデータＳ１２を作成し、サマリデータ作成部１０３ｃはレート信号Ｒ１３を選択してフェイルデータＦ１３を抽出した上でサマリデータＳ１３を作成し、サマリデータ作成部１０３ｃはレート信号Ｒ１４を選択してフェイルデータＦ１４を抽出した上でサマリデータＳ１４を作成する
【００１３】
サマリデータ作成部１０３ａ〜１３０ｄの各々で作成されたサマリデータＳ１１〜Ｓ１４は選択部１０４に入力され、レート信号Ｒ１１に関係するサマリデータＳ１１はサマリデータＱ１１として出力され、レート信号Ｒ１２に関係するサマリデータＳ１２はサマリデータＱ１２として出力される。同様に、レート信号Ｒ１３に関係するサマリデータＳ１３はサマリデータＱ１３として出力され、レート信号Ｒ１４に関係するサマリデータＳ１４はサマリデータＱ１４として出力される。選択部１０４から出力されたサマリデータＱ１１〜Ｑ１４は、レジスタ１０５ａ〜１０５ｄにそれぞれ保持される。
【００１４】
これらレジスタ１０５ａ〜１０５ｄの各々に保持されたサマリデータは、サマリデータＸ１１〜Ｘ１４としてパターン発生部１０１ａ〜１０１ｄにそれぞれ出力される訳であるが、サマリデータＸ１１〜Ｘ１４の中にフェイルを示すものがあれば、そのサマリデータが入力されているパターン発生部における試験パターンの発生が停止される。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００１−２３５５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、図６に示す半導体試験装置１００では、サマリデータを作成するためにレート信号Ｒ１１〜Ｒ１４の数の分のサマリデータ作成部１０３ａ〜１０３ｄが必要になる。このサマリデータ作成部１０３ａ〜１０３ｄは、入力されるフェイルデータＦ１１〜Ｆ１４から選択したレート信号に関係するフェイルデータを抽出するためにパイプライン等を備える必要があり回路構成が大規模である。
【００１６】
ここで、パターン発生部の数を増加させる場合には、大規模構成のサマリーデータ作成部をパターン発生部の増加分だけ追加する必要があり、更なる回路規模の増大を招いてしまう。また、パターン発生部の数を増加させると、選択部１０４の回路規模も増大してしまう。回路規模の増大は、半導体試験装置のコスト上昇に直結するため、極力抑える必要がある。
【００１７】
本発明は上記事情に鑑みてなされたものであり、小規模な構成でサマリデータを作成することができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の半導体試験装置は、試験周期を規定するレート信号（Ｒ１〜Ｒ４）に基づいて被試験デバイス（２０ａ〜２０ｄ）に印加する試験パターン（Ｐ１〜Ｐ４）を発生する複数のパターン発生部（１１ａ〜１１ｄ）と、前記試験パターンを前記被試験デバイスに印加して得られる信号（Ｄ１〜Ｄ４）と予め定められた期待値とに基づいてフェイルデータ（Ｆ１〜Ｆ４）を求める複数のコンパレータ部（１２ａ〜１２ｄ）とを備える半導体試験装置（１）において、前記コンパレータ部の各々から出力される前記フェイルデータを、所定の規則に従って符号化した符号データ（ｄ１１〜ｄ１４）を生成する符号化部（３２）と、前記符号化部で生成された前記符号データの各々を合成した合成データ（ｄ２０）を生成する合成部（３４）と、前記合成部で生成された前記合成データに含まれる所定の符号を選択してサマリデータ（Ｓ１〜Ｓ４）を作成する選択部（３５）とを備えることを特徴としている。
この発明によると、複数のパターン発生部で発生された試験パターンを複数の被試験デバイスに印加して得られる信号からフェイルデータが求められ、このフェイルデータは符号化部で所定の規則に従って符号化されて符号データが生成され、この符号データは合成部で合成されて合成データが生成され、この合成データに含まれる所定の符号が選択部で選択されてサマリデータが作成される。
また、本発明の半導体試験装置は、前記符号化部が、前記フェイルデータの各々を複数のビットに割り当てる符号化を行って前記符号データを生成することを特徴としている。
また、本発明の半導体試験装置は、前記符号化部が、異なるレート信号に基づいて発生された試験パターンを前記被試験デバイスに印加して得られる信号から求められたフェイルデータを前記複数ビットのうちの異なるビットに割り当てる符号化を行うことを特徴としている。
また、本発明の半導体試験装置は、前記合成部が、前記符号データの各ビット毎の論理和を演算して前記合成データを生成することを特徴としている。
更に、本発明の半導体試験装置は、前記選択部が、前記合成データの各ビットの符号の各々を個別に選択して前記被試験デバイス毎のサマリデータを作成することを特徴としている。
【発明の効果】
【００１９】
本発明によれば、複数のパターン発生部で発生された試験パターンを複数の被試験デバイスに印加して被試験デバイスから得られる信号からフェイルデータを求め、このフェイルデータを符号化部で所定の規則に従って符号化して符号データを生成し、この符号データを合成部で合成して合成データを生成し、この合成データに含まれる所定の符号を選択部で選択してサマリデータを作成しているため、小規模な構成でサマリデータを作成することができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、４つのパターン発生部１１ａ〜１１ｄ、４つのコンパレータ部１２ａ〜１２ｄ、１つのサマリデータ作成部１３、４つの遅延部１４ａ〜１４ｄ、及び４つのレジスタ１５ａ〜１５ｄを備えている。この半導体試験装置１は、パターン発生部１１ａ〜１１ｄから試験パターンＰ１〜Ｐ４をそれぞれ発生させてＤＵＴ２０ａ〜ＤＵＴ２０ｄの試験を行う。
【００２１】
パターン発生部１１ａ〜１１ｄは、試験周期を規定するレート信号Ｒ１〜Ｒ４に基づいて、ＤＵＴ２０ａ〜２０ｄに印加する試験パターンＰ１〜Ｐ４と試験パターンＰ１〜Ｐ４の各々に応じた期待値（図示省略）とを発生する。パターン発生部１１ａ〜１１ｄにより発生された試験パターンＰ１〜Ｐ４はＤＵＴ２０ａ〜２０ｄに出力され、期待値はコンパレータ部１２ａ〜１２ｄに出力される。また、上記のレート信号Ｒ１〜Ｒ４は遅延部１５ａ〜１５ｄにそれぞれ出力される。
【００２２】
尚、本実施形態の半導体試験装置１は、パターン発生部１１ａ〜１１ｄから発生された試験パターンＰ１〜Ｐ４をＤＵＴ２０ａ〜ＤＵＴ２０ｄの各々に対して任意に印加することができ、ＤＵＴ２０ａ〜ＤＵＴ２０ｄに対する試験パターンＰ１〜Ｐ４の印加状況に応じて、パターン発生部１１ａ〜１１ｄから発生された期待値のコンパレータ部１２ａ〜１２ｄに対する印加状況を変えることができる。例えば、試験パターンＰ１をＤＵＴ２０ａに、試験パターンＰ２をＤＵＴ２０ｂに、試験パターンＰ３をＤＵＴ２０ｃに、試験パターンＰ４をＤＵＴ２０ｄにそれぞれ印加することも、試験パターンＰ１をＤＵＴ２０ｄに、試験パターンＰ２をＤＵＴ２０ｃに、試験パターンＰ３をＤＵＴ２０ｂに、試験パターンＰ４をＤＵＴ２０ａそれぞれ印加することも可能である。
【００２３】
試験パターンＰ１〜Ｐ４の印加状況が上記例の前者の場合には、パターン発生部１１ａで発生した期待値がコンパレータ部１２ａに、パターン発生部１１ｂで発生した期待値がコンパレータ部１２ｂに、パターン発生部１１ｃで発生した期待値がコンパレータ部１２ｃに、パターン発生部１１ｄで発生した期待値がコンパレータ部１２ｄにそれぞれ印加される。これに対し、上記例の後者の場合には、パターン発生部１１ａで発生した期待値がコンパレータ部１２ｄに、パターン発生部１１ｂで発生した期待値がコンパレータ部１２ｃに、パターン発生部１１ｃで発生した期待値がコンパレータ部１２ｂに、パターン発生部１１ｄで発生した期待値がコンパレータ部１２ａにそれぞれ印加される。
【００２４】
以下の説明では、簡単のために試験パターンＰ１がＤＵＴ２０ａに印加され、試験パターンＰ２がＤＵＴ２０ｂに印加され、試験パターンＰ３がＤＵＴ２０ｃに印加され、試験パターンＰ４がＤＵＴ２０ｄに印加されるとする。また、パターン発生部１１ａで発生した期待値がコンパレータ部１２ａに、パターン発生部１１ｂで発生した期待値がコンパレータ部１２ｂに、パターン発生部１１ｃで発生した期待値がコンパレータ部１２ｃに、パターン発生部１１ｄで発生した期待値がコンパレータ部１２ｄにそれぞれ印加されるとする。
【００２５】
コンパレータ部１２ａ〜１２ｄは、それぞれ複数のコンパレータ（ディジタルコンパレータ）を備えており、ＤＵＴ２０ａ〜ＤＵＴ２０ｄから出力される信号Ｄ１〜Ｄ４と、パターン発生部１１ａ〜１１ｄから出力される期待値とに基づいて、ピン毎のパス／フェイルを示すフェイルデータを求める。また、コンパレータ部１２ａ〜１２ｄは、ピン毎に求めたフェールデータの論理和を演算する論理和回路（図示省略）を備えており、この論理和回路の演算結果をフェイルデータＦ１〜Ｆ４として出力する。尚、コンパレータ部１２ａ〜１２ｄで求められるピン毎のパス／フェイルを示すフェイルデータは、不図示のフェイルメモリに記憶され、フェイルの発生原因を解析するために用いられる。
【００２６】
サマリデータ作成部１３は、コンパレータ部１２ａ〜１２ｄから出力されるフェイルデータＦ１〜Ｆ４から、ＤＵＴ２０ａ〜２０ｄのパス／フェイルを判定するために用いるサマリデータＳ１〜Ｓ４を作成する。図６に示す従来の半導体装置１００にはレート信号の数に応じたサマリデータ作成部が設けられていたが、本実施形態では１つのサマリデータ作成部１３のみが設けられている。
【００２７】
図２は、サマリデータ作成部１３の内部構成を示すブロック図である。図２に示す通り、サマリデータ作成部１３は、Ｄフリップフロップ３１ａ〜３１ｄ、符号化部３２、Ｄフリップフロップ３３ａ〜３３ｄ、合成部３４、選択部３５、及びＤフリップフロップ３６ａ〜３６ｄを備える。Ｄフリップフロップ３１ａ〜３１ｄは、フェイルデータＦ１〜Ｆ４をそれぞれ入力としており、半導体試験装置１の動作を規定する基準クロックに同期して動作する。このＤフリップフロップ３１ａ〜３１ｄによって、フェイルデータＦ１〜Ｆ４は、いわば基準クロックの周期でサンプリングされることになる。
【００２８】
符号化部３２は、Ｄフリップフロップ３１ａ〜３１ｄに対応した符号化回路３２ａ〜３２ｄを備えており、Ｄフリップフロップ３１ａ〜３１ｄから出力される信号を、所定の規則に従って符号化した符号データｄ１１〜ｄ１４を生成する。符号化部３２に設けられる符号化回路３２ａ〜３２ｄは、Ｄフリップフロップ３１ａ〜３１ｄから出力される信号を、それぞれ複数ビットに割り当てる符号化を行って上記の符号データｄ１１〜ｄ１４を生成する。
【００２９】
図３は、符号化回路３２ａ〜３２ｄで行われる符号化の処理を説明するための図である。図３に示す通り、符号化回路３２ａ〜３２ｄが生成する符号データｄ１１〜ｄ１４は４ビットからなるデータである。符号化回路３２ａ〜３２ｄは、サマリデータ作成部１３に入力されるフェイルデータＦ１〜Ｆ４のうち、レート信号Ｒ１に関係するフェイルデータを第１ビットＢ１に割り当て、レート信号Ｒ２に関係するフェイルデータを第２ビットＢ２に割り当て、レート信号Ｒ３に関係するフェイルデータを第３ビットＢ３に割り当て、レート信号Ｒ４に関係するフェイルデータを第４ビットＢ４に割り当てる符号化を行って、４ビットからなる符号データｄ１１〜ｄ１４を生成する。尚、符号データｄ１１〜ｄ１４のフェイルデータが割り当てられていないビットは値を「０」とするのが望ましい。
【００３０】
ここで、サマリデータ作成部１３のフェイルデータＦ１に着目すると、このフェイルデータ１２ａは、パターン発生部１１ａからの試験パターンＰ１をＤＵＴ２０ａに印加して得られる信号Ｄ１に基づいて作成されたデータである。ＤＵＴ２０ａに印加される試験パターンＰ１はレート信号Ｒ１に基づいて生成されているため、フェイルデータＦ１はレート信号Ｒ１に関係するデータである。同様に、フェイルデータＦ２はレート信号Ｒ２に関係し、フェイルデータＦ３はレート信号Ｒ３に関係し、フェイルデータＦ３はレート信号Ｒ３に関係するデータである。
【００３１】
尚、本実施形態では、試験パターンＰ１がＤＵＴ２０ａに印加され、試験パターンＰ２がＤＵＴ２０ｂに印加され、試験パターンＰ３がＤＵＴ２０ｃに印加され、試験パターンＰ４がＤＵＴ２０ｄに印加される場合について考えている。このため、上記の関係が成立するが、ＤＵＴ２０ａ〜２０ｄに対する試験パターンＰ１〜Ｐ４の印加状況に応じてサマリデータ作成部１３のフェイルデータＦ１〜Ｆ４とレート信号Ｒ１〜Ｒ４との関係は変わることに注意されたい。このフェイルデータＦ１〜Ｆ４とレート信号Ｒ１〜Ｒ４との関係を示す情報は、予め不図示の制御部から符号化部３２に入力されており、符号化部３２に設けられた符号化回路３２ａ〜３２ｄは、この情報に基づいてフェイルデータＦ１〜Ｆ４の符号化を行う。
【００３２】
Ｄフリップフロップ３３ａ〜３３ｄは、符号化回路３２ａ〜３２ｄに対応してそれぞれ設けられている。このＤフリップフロップ３３ａ〜３３ｄは、符号化回路３２ａ〜３２ｄから出力される４ビットの符号データｄ１１〜ｄ１４をそれぞれ入力としており、Ｄフリップフロップ３１ａ〜３１と同様に基準クロックに同期して動作する。尚、Ｄフリップフロップ３３ａ〜３３ｄは、入力された４ビットの符号データｄ１１〜ｄ１４をそれぞれ基準クロックの１周期分だけ遅延させて出力する。
【００３３】
合成部３４は、Ｄフリップフロップ３３ａ〜３３ｄから出力されるデータｄ１１〜ｄ１４を合成した合成データｄ２０を生成する。図４は、合成部３４で行われる合成処理を説明するための図である。図４に示す通り、合成部３４は、Ｄフリップフロップ３３ａ〜３３ｄから出力される４ビットのデータｄ１１〜ｄ１４の各ビット毎の論理和を演算して４ビットからなる合成データｄ２０を生成する。
【００３４】
選択部３５は、レート信号に応じた数の選択回路３５ａ〜３５ｄを備えており、合成部３４から出力される合成データｄ２０の各ビットの符号の各々を個別に選択することによりサマリデータを作成する。具体的には、選択回路３５ａは、図４に示す合成データｄ２０の第１ビットを選択する。これにより、レート信号Ｒ１に基づいて発生される試験信号Ｐ１が印加されるＤＵＴ２０ａに関するサマリデータが作成される。また、選択回路３５ｂは、図４に示す合成データｄ２０の第２ビットを選択する。これにより、レート信号Ｒ２に基づいて発生される試験信号Ｐ２が印加されるＤＵＴ２０ｂに関するサマリデータが作成される。
【００３５】
選択回路３５ｃは、図４に示す合成データｄ２０の第３ビットを選択する。これにより、レート信号Ｒ３に基づいて発生される試験信号Ｐ３が印加されるＤＵＴ２０ｃに関するサマリデータが作成される。同様に、選択回路３５ｄは、図４に示す合成データｄ２０の第４ビットを選択する。これにより、レート信号Ｒ４に基づいて発生される試験信号Ｐ４が印加されるＤＵＴ２０ｄに関するサマリデータが作成される。
【００３６】
Ｄフリップフロップ３６ａ〜３６ｄは、選択部３５の選択回路３５ａ〜３５ｄに対応してそれぞれ設けられている。このＤフリップフロップ３６ａ〜３６ｄは、選択回路３５ａ〜３５ｄから出力されるサマリデータをそれぞれ入力としており、Ｄフリップフロップ３１ａ〜３１，３３ａ〜３３ｄと同様に基準クロックに同期して動作する。尚、Ｄフリップフロップ３６ａ〜３６ｄは、入力されたサマリデータをそれぞれ基準クロックの１周期分だけ遅延させてサマリデータＳ１〜Ｓ４として出力する。
【００３７】
図１に戻り、遅延部１４ａ〜１４は、レート信号Ｒ１〜Ｒ４をそれぞれ入力としており、サマリデータ作成部１３で生ずる遅延量の分だけレート信号Ｒ１〜Ｒ４を遅延させる。図２を用いて説明した通り、サマリデータ作成部１３では、Ｄフリップフロップ３３ａ〜３３ｄとＤフリップフロップ３６ａ〜３６ｄとによって基準クロックの２周期分の遅延が生ずる。このため、遅延部１４ａ〜１４ｄは、サマリデータ作成部１３に設けられたＤフリップフロップ３３ａ〜３３，３６ａ〜３６ｄと同様のＤフリップフロップを２段縦続接続した回路をそれぞれ備えており、この回路によってレート信号Ｒ１〜Ｒ４をそれぞれ基準クロックの２周期分だけ遅延させる。
【００３８】
レジスタ１５ａ〜１５ｄは、サマリデータ作成部１３から出力されるサマリデータＳ１〜Ｓ４をそれぞれ入力としているとともに、遅延部１４ａ〜１４ｄで遅延されたレート信号Ｒ１〜Ｒ４をそれぞれ入力としている。このレジスタ１５ａ〜１５ｄは、それぞれレート信号Ｒ１〜Ｒ４が「Ｈ（ハイ）」レベルのときにイネーブルとなり、入力されるサマリデータＳ１〜Ｓ４をそれぞれ一時的に保持する。これらレジスタ１５ａ〜１５ｄの各々に保持されたサマリデータは、サマリデータＸ１〜Ｘ４としてパターン発生部１１ａ〜１１ｄにそれぞれ入力される。
【００３９】
上記構成において、ＤＵＴ２０ａ〜２０ｄの試験が開始されると、パターン発生部１１ａ〜１１において、レート信号Ｒ１〜Ｒ４に基づいて試験パターンＰ１〜Ｐ４と期待値とがそれぞれ発生される。パターン発生部１１ａ〜１１ｄにより発生された試験パターンＰ１〜Ｐ４はＤＵＴ２０ａ〜２０ｄにそれぞれ出力され、パターン発生部１１ａ〜１１ｄにより発生された期待値はコンパレータ部１２ａ〜１２ｄにそれぞれ出力される。また、レート信号Ｒ１〜Ｒ４は遅延部１４ａ〜１４ｄにそれぞれ出力される。
【００４０】
試験パターンＰ１〜Ｐ４が印加されると、ＤＵＴ２０ａ〜２０ｄの各ピンからは信号Ｄ１〜Ｄ４が出力され、これら信号Ｄ１〜Ｄ４はコンパレータ部１２ａ〜１２ｄにそれぞれ入力される。そして、コンパレータ部１２ａ〜１２ｄの各々においてピン毎のパス／フェイルを示すフェイルデータが求められ、ピン毎のフェイルデータの論理和が演算されてフェイルデータＦ１〜Ｆ４としてサマリデータ作成部１３に出力される。
【００４１】
図５は、サマリデータ作成部１３の動作を説明するためのタイミングチャートである。尚、ここでは、説明を簡単にするために、主にフェイルデータＦ１，Ｆ２に着目して説明を進める。サマリデータ作成部１３は、図５に示す基準クロックＣＬＫに同期して動作する。また、サマリデータ作成部１３に入力されるフェイルデータＦ１，Ｆ２及びこれらに関係するレート信号Ｒ１，Ｒ２は、図５に示す通りに変化するとする。尚、図５中に示す記号「Ｐ」はパスを意味し、「Ｆ」はフェイルを意味するとする。
【００４２】
サマリデータ作成部１３に入力されたフェイルデータＦ１〜Ｆ４は、Ｄフリップフロップ３１ａ〜３１ｄをそれぞれ介して符号化部３２の符号化回路３２ａ〜３２ｄにそれぞれぞれ入力されて符号化される。具体的には、符号化回路３２ａはレート信号Ｒ１に関係するフェイルデータＦ１を４ビットのうちの第１ビットＢ１に割り当てる符号化を行って符号データｄ１１を生成し、符号化回路３２ｂはレート信号Ｒ２に関係するフェイルデータＦ２を４ビットのうちの第２ビットＢ２に割り当てる符号化を行って符号データｄ１２を生成する。以上の処理によって、図５に示す通り、第１ビットが「Ｐ」又は「Ｆ」であるデータｄ１１が生成され、第２ビットが「Ｐ」又は「Ｆ」であるデータｄ１２が生成される。尚、データｄ１１の第２〜４ビット及びデータｄ１２の第１，３，４ビットは値が不定（好ましくは「Ｌ（ロー）」）である。
【００４３】
尚、符号化回路３２ｃはレート信号Ｒ３に関係するフェイルデータＦ３を４ビットのうちの第３ビットＢ３に割り当てる符号化を行って符号データｄ１３を生成する。また、符号化回路３２ｄはレート信号Ｒ４に関係するフェイルデータＦ４を４ビットのうちの第４ビットＢ４に割り当てる符号化を行って符号データｄ１４を生成する。
【００４４】
符号化回路３２ａ〜３２ｄの各々で生成された符号データｄ１１〜ｄ１４は、Ｄフリップフロップ３３ａ〜３３ｄを介することにより基準クロックの１周期分だけ遅延されて合成部３４に入力する。合成部３４は、図４を用いて説明した通り、入力される４ビットのデータｄ１１〜ｄ１４の各ビット毎の論理和を演算して４ビットからなる合成データｄ２０を生成する。以上の処理により、図５に示す通り、第１ビットが符号データｄ１１の第１ビットとなり、第２ビットが符号データｄ１２の第２ビットとなった合成データｄ２０が生成される。尚、合成データｄ２０の第３ビットは符号データｄ１３の第３ビットとなり、第４ビットが符号データｄ１４の第４ビットとなる。合成部３４で生成された４ビットからなる合成データｄ２０は、選択部３５の選択回路３５ａ〜３５ｄにそれぞれ入力される。
【００４５】
選択回路３５ａは入力された合成データｄ２０の第１ビットを選択し、選択回路３５ｂは入力された合成データｄ２０の第２ビットを選択し、選択回路３５ｃは入力された合成データｄ２０の第３ビットを選択し、選択回路３５ｄは入力された合成データｄ２０の第４ビットを選択する。選択回路３５ａの処理によってＤＵＴ２０ａに関するサマリデータが作成され、選択回路３５ｂの処理によってＤＵＴ２０ｂに関するサマリデータが作成される。また、選択回路３５ｃの処理によってＤＵＴ２０ｃに関するサマリデータが作成され、選択回路３５ｄの処理によってＤＵＴ２０ｄに関するサマリデータが作成される。
【００４６】
選択部３５が備える選択回路３５ａ〜３５ｄの各々で生成されたサマリデータは、Ｄフリップフロップ３６ａ〜３６ｄを介することにより基準クロックの１周期分だけ遅延された後にサマリデータＳ１〜Ｓ４としてサマリデータ作成部１３の外部に出力される。図５を参照すると、サマリデータＳ１は合成データｄ２０の第１ビットを選択した信号であり、サマリデータＳ２は合成データｄ２０の第２ビットを選択した信号であることが分かる。
【００４７】
サマリデータ作成部１３から出力されたサマリデータＳ１〜Ｓ４はレジスタ１５ａ〜１５ｄにそれぞれ入力され、レジスタ１５ａ〜１５ｄにそれぞれ入力されるレート信号Ｒ１〜Ｒ４が「Ｈ」レベルのときに保持される。レート信号Ｒ１〜Ｒ４は、遅延部１４ａ〜１４ｄによってサマリデータ作成部１３で生ずる遅延量の分だけ遅延しているため、サマリデータＳ１〜Ｓ４のパス／フェイルの変化とレート信号Ｒ１〜Ｒ４の変化の時間的な関係は、フェイルデータＦ１〜Ｆ４のパス／フェイルの変化とレート信号Ｒ１〜Ｒ４の変化の時間的な関係と等しくなる。
【００４８】
これらレジスタ１５ａ〜１５ｄの各々に保持されたサマリデータは、サマリデータＸ１〜Ｘ４としてパターン発生部１１ａ〜１１ｄにそれぞれ出力される訳であるが、サマリデータＸ１〜Ｘ４の中にフェイルを示すものがなければ、以上説明した試験が継続される。一方、サマリデータＸ１〜Ｘ４の中にフェイルを示すものがあれば、そのサマリデータが入力されているパターン発生部における試験パターンの発生が停止される。
【００４９】
以上説明した本実施形態の半導体試験装置１は、サマリデータ作成部１３において、コンパレータ部１２ａ〜１２ｄから出力されるフェイルデータＦ１〜Ｆ４を符号化して符号データを生成し、各符号データを合成して合成データを作成し、合成データに含まれる所定の符号を選択してサマリデータＳ１〜Ｓ４を作成しているため、小規模な構成でサマリデータを作成することができる。
【００５０】
ここで、図６に示す従来の半導体試験装置１００において、パターン発生部の数を増加させる場合には、大規模構成のサマリーデータ作成部をパターン発生部の増加分だけ追加する必要があるため回路規模が増大するとともに、選択部１０４の回路規模の増大も招いてしまう。これに対し、本実施形態では、Ｄフリップフロップ、符号化回路、及び選択回路の数を増加させ、符号化部３２から出力される符号データのビット数を増加させるだけで良いため、大幅な回路規模の増大を招くことはない。
【００５１】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、１つのコンパレータ部には１つのＤＵＴから出力される信号が入力される場合を例に挙げて説明したが、１つのコンパレータ部に対して複数のＤＵＴの所定のピンから出力される信号が入力される場合についても本発明を適用することが可能である。かかる場合には、コンパレータ部がＤＵＴ毎に出力される信号を分けてサマリデータ作成部１３に出力する必要がある。
【００５２】
また、上記実施形態では、ピン毎のフェイルデータの論理和をコンパレータ部１３ａで演算していたが、サマリデータ作成部１３の内部で演算してもよい。或いは、コンパレータ部１２ａ〜１２ｄの各々から出力される信号が多数となる場合には、サマリデータ作成部１３の符号化部３２で行われる符号化をコンパレータ部１２ａ〜１２ｄの内部で予め行うようにしても良い。かかる場合には、サマリデータ作成部１３の符号化部３２は省略することができる。
【００５３】
尚、上記実施形態では、各コンパレータ部１２ａ〜１２ｄの内部に設けられるコンパレータ（ディジタルコンパレータ）の数が、ＤＵＴ２０ａ〜２０ｄのピン数よりも多いことを前提として説明した。しかしながら、本実施形態の半導体試験装置１は、ピン数がコンパレータの数よりも多いＤＵＴの試験を行うことも可能である。このようなＤＵＴの試験は、例えばパターン発生部１１ａから出力される試験パターンＰ１をＤＵＴ２０ａに印加し、ＤＵＴ２０ａから出力される信号Ｄ１を分けてコンパレータ部１２ａ，１２ｂに入力することで実現可能である。
【００５４】
コンパレータ部１２ａ，１２ｂから出力されるフェイルデータＦ１，Ｆ２は共にレート信号Ｒ１に関係するデータであり、これらフェイルデータＦ１，Ｆ２がサマリデータ作成部１３に入力されれば、合成されてサマリデータＳ１として出力されることになる。ここで、以上の試験を行う場合には、１つのＤＵＴに対して複数のコンパレータ部を用いる必要があるため同時に試験することができるＤＵＴ数は減少するが、装置構成を全く変更することなく試験を行うことができるというメリットがある。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】サマリデータ作成部１３の内部構成を示すブロック図である。
【図３】符号化回路３２ａ〜３２ｄで行われる符号化の処理を説明するための図である。
【図４】合成部３４で行われる合成処理を説明するための図である。
【図５】サマリデータ作成部１３の動作を説明するためのタイミングチャートである。
【図６】従来の半導体試験装置の構成を示すブロック図である。
【符号の説明】
【００５６】
１                半導体試験装置
１１ａ〜１１ｄ    パターン発生部
１２ａ〜１２ｄ    コンパレータ部
２０ａ〜２０ｄ    ＤＵＴ
３２              符号化部
３４              合成部
３５              選択部
Ｄ１〜Ｄ４        信号
ｄ１１〜ｄ１４    符号データ
ｄ２０            合成データ
Ｆ１〜Ｆ４        フェイルデータ
Ｐ１〜Ｐ４        試験パターン
Ｒ１〜Ｒ４        レート信号
Ｓ１〜Ｓ４        サマリデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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