(57)【要約】【課題】高いリップル除去率を保ちつつ、回路全体の一層の小型化を実現することが可能なスイッチング電源を提供すること。【解決手段】このスイッチング電源１は、交流電源２から入力された交流電圧ＶＡＣを整流及び平滑化して直流入力電圧ＶＳを生成する整流平滑回路３と、直流入力電圧ＶＳが入力されて、直流入力電圧ＶＳを半導体スイッチ９により交互にオン／オフするチョッパ制御により、直流出力電圧ＶＯを生成するＤＣ−ＤＣコンバータ４と、半導体スイッチ９の切替を制御するＰＷＭ回路５とを備え、ＰＷＭ回路５は、半導体スイッチ９のオフ期間に対するオン期間の比が、直流入力電圧ＶＳをの上昇及び下降に応じて、それぞれ減少及び増加するように切替制御する。【選択図】図１
2008029089.tif 000002
【特許請求の範囲】
【請求項１】
交流電源から入力された交流電圧を整流及び平滑化して入力電圧を生成する整流平滑回路と、
前記整流平滑回路から前記入力電圧が入力されて、前記入力電圧をスイッチにより交互にオン／オフするチョッパ制御により、出力電圧を生成するＤＣ−ＤＣコンバータと、
前記ＤＣ−ＤＣコンバータの前記スイッチの切替を制御するスイッチ制御回路とを備え、
前記スイッチ制御回路は、前記スイッチのオフ期間に対するオン期間の比が、前記入力電圧の上昇及び下降に応じて、それぞれ減少及び増加するように切替制御する、
ことを特徴とするスイッチング電源。
【請求項２】
前記スイッチ制御回路は、前記オフ期間を一定に保った状態で、前記オン期間を前記入力電圧の上昇及び下降に応じて、それぞれ減少及び増加するように制御する、
ことを特徴とする請求項１記載のスイッチング電源。
【請求項３】
前記スイッチ制御回路は、前記オン期間を一定に保った状態で、前記オフ期間を前記入力電圧の上昇及び下降に応じて、それぞれ増加及び減少するように制御する、
ことを特徴とする請求項１記載のスイッチング電源。
【請求項４】
前記スイッチ制御回路は、前記オフ時間に対するオン期間の比を所定値に制限する制限回路を有する、
ことを特徴とする請求項１〜３のいずれか一項に記載のスイッチング電源。
【請求項５】
前記スイッチ制御回路は、前記入力電圧が所定電圧以上である場合に、前記スイッチの切替制御を行う、
ことを特徴とする請求項１〜４のいずれか一項に記載のスイッチング電源。
【請求項６】
前記ＤＣ−ＤＣコンバータからの出力電圧が所定電圧よりも高い場合は、前記スイッチの駆動を停止し、該出力電圧が前記所定電圧よりも低い場合は、前記スイッチを駆動する出力電圧検出回路をさらに備える、
ことを特徴とする請求項１〜５のいずれか一項に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電圧から所望の直流電圧を生成するスイッチング電源に関する。
【背景技術】
【０００２】
近年、電子機器の頭脳部としての信号処理回路がＩＣ技術によって小型化されるに伴い、心臓部としての電源の小型化及び軽量化が要望されている。このような電子機器の電源として使用される代表的なものとして、スイッチング電源が挙げられる（例えば、下記特許文献１及び非特許文献１参照）。
【０００３】
図１２には、従来のスイッチング電源の回路構成を示している。同図に示すスイッチング電源９０１は、商用交流電源９０２に接続された整流平滑回路９０３と、半導体スイッチ９０５を含むフライバック型ＤＣ−ＤＣコンバータ９０４と、半導体スイッチ９０５のオン／オフを制御するパルス幅変調（ＰＷＭ）回路９０６と、電圧検出回路９０７と、フォトカップラ９０８とから構成されている。このスイッチング電源９０１においては、商用交流電源９０２から入力された交流電圧ＶＡＣが整流平滑回路９０３によって直流電圧に変換され、変換された直流電圧が半導体スイッチ９０５によって交互にオン／オフされる。半導体スイッチ９０５がオンの時には、フライバック型ＤＣ−ＤＣコンバータ９０４のトランス９０９にエネルギーが蓄えられ、その後、半導体スイッチ９０５がオフになった時に、蓄えられたエネルギーがトランス９０９の２次側に放出される結果、変圧された直流電圧ＶＯＵＴが出力される。このように、トランスでいったん蓄えられたエネルギーを繰り返し放出するＤＣ−ＤＣコンバータは、フライバック方式と呼ばれ、直流入力部と直流出力部とがトランスによって直流的に分離された絶縁型に分類される。一方、トランスにエネルギーを蓄えずにトランスを変圧器として機能させる絶縁型の一種として、フォワード方式と呼ばれる方式も存在する。その他、非絶縁型のＤＣ−ＤＣコンバータには、降圧（バック）型、昇圧（ブースト）型、昇降圧（バックブースト）型がある。
【０００４】
このスイッチング電源９０１においては、出力電圧ＶＯＵＴを所望の電圧に保つためにフィードバック制御が行われる。具体的には、電圧検出回路９０７によって出力電圧ＶＯＵＴがモニタされ、ＰＷＭ回路９０６によって、出力電圧ＶＯＵＴと基準電圧とが比較されて、それらの差に応じて半導体スイッチ９０５を駆動する駆動用パルスのオン時間又はデューティ比が調整されることにより、出力電圧ＶＯＵＴが一定に保たれる（ＰＷＭ方式）。また、出力電圧を一定に保つための制御方式としては、ＰＷＭ方式以外にパルス周波数変調（ＰＦＭ）又はパルススキップ変調（ＰＳＭ）と呼ばれる間欠方式が挙げられる。この間欠方式は、出力電圧が基準電圧よりも高い場合には半導体スイッチのスイッチング動作を停止することによってトランスの２次側へのエネルギー放出を停止し、逆に出力電圧が基準電圧よりも低い場合は半導体スイッチのスイッチング動作を継続してトランスの２次側にエネルギーを放出することにより出力電圧を上昇させる方式である。
【特許文献１】特開２００２−６４９７９号公報
【非特許文献１】“Application Note AN4137 Design Guidelines for Off-line FlybackConverters Using Fairchild Power Switch(FPS)”、平成１８年３月９日、フェアーチャイルドセミコンダクタ、［平成１８年６月２８日検索］、インターネット＜ＵＲＬ：http://www.fairchildsemi.com/an/AN/AN-4137.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のスイッチング電源９０１においては、これまで、スイッチング周波数を高くしてトランス９０９を小さくすることによって小型化及び軽量化が図られていた。その結果、現在では整流平滑回路９０３を構成するキャパシタ９１０がスイッチング電源の小型化の障壁になっている。すなわち、一般に、キャパシタ９１０の容量は、交流電圧ＶＡＣが８５〜２２５Ｖの場合には、出力電圧を一定に保つためのフィードバック制御におけるリップルの減衰を考慮すると、１Ｗあたり２〜３μＦが必要とされる。従って、入力される電力が１００Ｗの場合には容量が２００〜３００μＦで、かつ耐圧が４００Ｖ程度のキャパシタが要求される。このような高耐圧、大容量のキャパシタはトランスに比較して大きくなってしまう傾向にある。
【０００６】
ここで、スイッチング電源におけるフィードバック制御系のリップル周波数における利得を大きくすれば、キャパシタの容量値を小さくしてその小型化を図ることはできるが、ＰＷＭ方式又は間欠方式のフィードバック制御系においては、リップル周波数における利得を上げると系が発振して不安定になってしまう場合があった。
【０００７】
そこで、本発明は、かかる課題に鑑みて為されたものであり、高いリップル除去率を保ちつつ、回路全体の一層の小型化を実現することが可能なスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明のスイッチング電源は、交流電源から入力された交流電圧を整流及び平滑化して入力電圧を生成する整流平滑回路と、整流平滑回路から入力電圧が入力されて、入力電圧をスイッチにより交互にオン／オフするチョッパ制御により、出力電圧を生成するＤＣ−ＤＣコンバータと、ＤＣ−ＤＣコンバータのスイッチの切替を制御するスイッチ制御回路とを備え、スイッチ制御回路は、スイッチのオフ期間に対するオン期間の比が、入力電圧の上昇及び下降に応じて、それぞれ減少及び増加するように切替制御することを特徴とする。
【０００９】
このようなスイッチング電源においては、交流電源から入力された交流電圧が整流平滑回路によって整流及び平滑化されて入力電圧が生成され、その入力電圧は、ＤＣ−ＤＣコンバータにおけるスイッチを用いたチョッパ制御が施されて、出力電圧に変換されて出力される。その際、スイッチ制御回路により、整流平滑回路からの入力電圧の増加及び減少に対して、スイッチのオフ期間に対するオン期間の比がそれぞれ減少及び増加するように切替制御される。ＤＣ−ＤＣコンバータからの出力電圧は、スイッチのオフ期間に対するオン期間の比が大きくなるほど高くなるとともに、整流平滑回路からの入力電圧が高くなるほど高くなる性質を有するので、整流平滑回路の容量値が十分でなくて入力電圧にリップルが生じた場合であっても、その電圧変動に応じて上記比が調整されることで、出力電圧の変動を防止することができる。さらに、入力電圧に基づいたフィードフォワード制御を採用することにより、応答性の優れたリップルの除去及び制御系の安定化が実現される。
【００１０】
スイッチ制御回路は、オフ期間を一定に保った状態で、オン期間を入力電圧の上昇及び下降に応じて、それぞれ減少及び増加するように制御することが好ましい。かかる構成を採れば、簡易な制御によって出力電圧の変動を確実に防止することができる。
【００１１】
また、スイッチ制御回路は、オン期間を一定に保った状態で、オフ期間を入力電圧の上昇及び下降に応じて、それぞれ増加及び減少するように制御することも好ましい。この場合、簡易な制御によって出力電圧の変動を確実に防止することができる。
【００１２】
さらに、スイッチ制御回路は、オフ時間に対するオン期間の比を所定値に制限する制限回路を有することが好ましい。かかるスイッチ制御回路を備えれば、トランスの磁気飽和に起因する過大電流によってスイッチ等の回路素子の破壊を防止することができる。
【００１３】
またさらに、スイッチ制御回路は、入力電圧が所定電圧以上である場合に、スイッチの切替制御を行うことも好ましい。かかるスイッチ制御回路を備えれば、入力電圧の低下に伴うトランスの磁気飽和を防止することにより、過大電流によってスイッチ等の回路素子の破壊を回避することができる。
【００１４】
さらにまた、前記ＤＣ−ＤＣコンバータからの出力電圧が所定電圧よりも高い場合は、スイッチの駆動を停止し、該出力電圧が前記所定電圧よりも低い場合は、スイッチを駆動する出力電圧検出回路をさらに備えることが好ましい。かかる出力電圧検出回路を備えれば、出力電圧の変動に対してスイッチング動作を停止又は開始する間欠方式のフィードバック制御を併用することで、負荷変動に対して出力電圧をより安定化させることができる。
【発明の効果】
【００１５】
本発明のスイッチング電源によれば、高いリップル除去率を保ちつつ、回路全体の一層の小型化を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ本発明に係るスイッチング電源の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１７】
［第１実施形態］
図１は、本発明の第１実施形態であるスイッチング電源１の回路構成を示す図である。同図に示すスイッチング電源１は、交流電圧を整流及び平滑化して生成した直流電圧を、スイッチング制御により高周波の交流電圧に変換し、この交流電圧を再度整流及び平滑化して所望の直流電圧を得るための電源回路である。同図に示すように、スイッチング電源１は、交流電源２に接続される整流平滑回路３と、整流平滑回路３の出力側に接続されたＤＣ−ＤＣコンバータ４と、整流平滑回路３及びＤＣ−ＤＣコンバータ４に接続されたＰＷＭ回路（スイッチ制御回路）５とを備えている。
【００１８】
整流平滑回路３は、入力端子６ａ，６ｂ間に交流電源２からの交流電圧ＶＡＣが印加されてその交流電圧ＶＡＣを整流する整流回路６と、整流回路６の出力端子６ｃ，６ｄ間に接続されて、整流回路６の出力端子６ｃ，６ｄ間に生成される電圧を直流入力電圧ＶＳに平滑化するためのキャパシタ７とから構成されている。
【００１９】
この整流平滑回路３の出力端子６ｃ，６ｄには、ＤＣ−ＤＣコンバータ４及びＰＷＭ回路５が接続されている。図２には、ＤＣ−ＤＣコンバータ４及びＰＷＭ回路５の回路構成を詳細に示す。
【００２０】
ＤＣ−ＤＣコンバータ４は、１次側巻き線が整流平滑回路３の出力端子６ｃ，６ｄに接続され、２次側巻き線がＤＣ−ＤＣコンバータ４の出力端子４ａ，４ｂに接続されたフライバック型トランス８と、フライバック型トランス８の１次側巻き線にそれぞれ直列及び並列に接続された半導体スイッチ９及びスナバー回路１０と、フライバック型トランス８の２次側巻き線と出力端子６ｃ，６ｄとの間に挿入された整流平滑回路１１とを有している。このフライバック型トランス８は、半導体スイッチ９がオンの状態のときに１次側巻き線にエネルギーを蓄え、その後半導体スイッチ９がオフされた時に１次側巻き線に蓄えられたエネルギーを２次側巻き線に放出するいわゆるフライバック方式のトランスである。また、スナバー回路１０は、半導体スイッチ９がオンからオフに切り替えられたときに１次側に生じるサージ電流を低減する役割を果たす。
【００２１】
このような構成のＤＣ−ＤＣコンバータ４において、ＰＷＭ回路５による半導体スイッチ９の切替制御（詳細は、後述）により、１次側に印加される直流入力電圧ＶＳが交互にオン／オフ（チョッパ制御）される。これにより、フライバック型トランス８の２次側にエネルギーが放出される。エネルギー放出によって２次側巻き線に生じる交流電圧は、ダイオード及びキャパシタからなる整流平滑回路１１により整流及び平滑化が施されることにより、直流出力電圧ＶＯに変換されて出力端子４ａ，４ｂ間に出力される。
【００２２】
ＰＷＭ回路５は、半導体スイッチ９に接続されて半導体スイッチ９のオン／オフを制御するパルス信号ＳＰ（ｔ）を生成する。このパルス信号ＳＰ（ｔ）がハイレベルである期間（オン期間）においては、半導体スイッチ９がオンされ、パルス信号ＳＰ（ｔ）がローレベルである期間（オフ期間）においては、半導体スイッチ９がオフされることになる。ＰＷＭ回路５は、このオン期間又はオフ期間を、直流入力電圧ＶＳに基づいて自動調整可能に構成されている。
【００２３】
ここで、ＰＷＭ回路５の具体的構成について説明する前に、パルス信号ＳＰ（ｔ）のオン期間及びオフ期間と、直流出力電圧ＶＯのリップル除去率との関係について説明する。
【００２４】
図３に示すように、オフ期間ＴＯＦＦが一定に維持され、オン期間ＴＯＮが可変に設定されたパルス信号ＳＰ（ｔ）を想定すると、直流出力電圧ＶＯは、下記式（１）；
【数１】
2008029089.tif 000003
によって表される。ここで、ｆ（ＴＯＮ）は、パルス信号ＳＰ（ｔ）のオン期間ＴＯＮの関数、ｎは、トランス８の巻数比であり、トランス８の１次側巻き線の巻数をｎ１、２次側巻き線の巻数をｎ２のとき、ｎ＝ｎ１／ｎ２である。
【００２５】
上記式（１）より、オン期間ＴＯＮと直流入力電圧ＶＳの変動ΔＴＯＮ，ΔＶＳに対する直流出力電圧ＶＯの変動分ΔＶＯは、下記式（２）；
【数２】
2008029089.tif 000004
により求められる。なお、ΔＴＯＮとΔＶＳは、それぞれオン期間ＴＯＮと直流入力電圧ＶＳの変動分である。上記式（２）を式（１）で割り算すれば相対的な変動分は、下記式（３）；
【数３】
2008029089.tif 000005
によって計算される。ここで、Ｓ（ｆ，ＴＯＮ）及びＳ（ＴＯＮ，ＶＳ）は、下記式（４）及び下記式（５）；
【数４】
2008029089.tif 000006
【数５】
2008029089.tif 000007
によって定義される値であり、それぞれ、ｆ（ＴＯＮ）のオン期間ＴＯＮに対する感度、及びオン期間ＴＯＮの直流入力電圧ＶＳに対する感度を意味する。
【００２６】
さらに、式（３）において、整流平滑回路３の出力リップル率（すなわち、ＤＣ−ＤＣコンバータ４の入力リップル率）γＳ＝ΔＶＳ／ＶＳ、ＤＣ−ＤＣコンバータ４の出力リップル率γＯ＝ΔＶＯ／ＶＯとおけば、下記式（６）；
【数６】
2008029089.tif 000008
が得られる。このリップル除去比ＲＲＲ（Ripple Rejection Ratio）は、入力から出力に向けてどの程度リップル成分が除去されているかを表している。従って、ＴＯＮがＶＳの関数ではないと仮定した場合には、Ｓ（ＴＯＮ，ＶＳ）＝０であるのでＲＲＲ＝１（０ｄＢ）となる。このときは、整流平滑回路３の出力リップル率がそのままＤＣ−ＤＣコンバータ４の出力リップル率に等しくなるので望ましくない。
【００２７】
一方で、電流連続モードで動作しているフライバック方式のＤＣ−ＤＣコンバータ４の場合のｆ（ＴＯＮ）＝ＴＯＮ／ＴＯＦＦとなるので、Ｓ（ｆ，ＴＯＮ）＝１である。従って、式（６）より、Ｓ（ＴＯＮ，ＶＳ）を負に保てばリップル除去比ＲＲＲは１より大きくなり、直流出力電圧ＶＯのリップル率は、整流平滑回路３の出力リップル率よりも小さくなることが分かる。理想的には、下記式（７）；
【数７】
2008029089.tif 000009
を満たせば、直流入力電圧ＶＳにリップルが存在しても直流出力電圧ＶＯはリップルを含まない電圧となる。
【００２８】
そこで、整流平滑回路３からの入力においてリップルが発生しても出力におけるリップル成分を効率的に除去するために、ＰＷＭ回路５は、Ｓ（ＴＯＮ，ＶＳ）の値が負になるようにパルス信号ＳＰ（ｔ）を生成する機能を有する。すなわち、ＰＷＭ回路５は、オン期間ＴＯＮが、直流入力電圧ＶＳの上昇及び下降に応じて、それぞれ減少及び増加するようにパルス信号ＳＰ（ｔ）を生成する。例えば、オン期間ＴＯＮを、直流入力電圧ＶＳの大きさに基づいて、下記式（８）；
【数８】
2008029089.tif 000010
を満たすように制御すればよい。ここで、Ｖａ，Ｖｂ，ＴＯは、定数である。図４は、式（８）を満たすようにオン期間ＴＯＮが制御された場合の直流入力電圧ＶＳとオン期間ＴＯＮとの関係を示すグラフである。このようにすれば、オン期間ＴＯＮは、直流入力電圧ＶＳに対して双曲的に変化することになる。特に、Ｖｂ＝０とすれば、式（７）を満たすようにオン期間ＴＯＮが設定されて、直流出力電圧ＶＯはほとんどリップルを含まなくなるので好適である。
【００２９】
このようなオン期間ＴＯＮの自動調整機能を実現するＰＷＭ回路５は、カレントミラー回路１２、キャパシタ１３、リセット用トランジスタ１４、コンパレータ１５、単安定マルチバイブレータ１６、及び遅延回路１７によって構成されている（図２）。
【００３０】
カレントミラー回路１２は、整流平滑回路３の出力端子６ｃにエミッタが接続され、出力端子６ｄに抵抗素子１２ｃを介してコレクタが接続されたトランジスタ１２ａと、出力端子６ｃにエミッタが接続され、出力端子６ｄに抵抗素子１２ｄ及びキャパシタ１３を介してコレクタが接続されたトランジスタ１２ｂとからなる。そして、カレントミラー回路１２は、抵抗素子１２ｃの抵抗値がＲの場合に、トランジスタ１２ｂに、下記式（９）；
【数９】
2008029089.tif 000011
［上記式中、ＶＢＥは、トランジスタ１２ａのベース−エミッタ間電圧を示す］
で表されるコレクタ電流Ｉを流す。このコレクタ電流Ｉにより、キャパシタ１３が充電される。
【００３１】
コンパレータ１５は、キャパシタ１３のカレントミラー回路１２側の端子に接続され、キャパシタ１３の両端電圧を閾電圧ＶＴＨと比較して、その両端電圧が閾電圧ＶＴＨより大きい場合に単安定マルチバイブレータ１６をトリガするための素子である。このコンパレータ１５からのトリガが入力される単安定マルチバイブレータ１６は、Ｑ端子が遅延回路１７を介してリセット用トランジスタ１４のベースに接続され、Ｑ否定端子（Ｑバー端子）が半導体スイッチ９に接続される。また、リセット用トランジスタ１４のエミッタ及びコレクタは、キャパシタ１３の両端に接続されている。
【００３２】
このＰＷＭ回路５においては、単安定マルチバイブレータ１６のＱ出力が論理レベル“ロー”で、Ｑ否定出力が論理レベル“ハイ”の状態では、半導体スイッチ９がオンにされている。半導体スイッチ９のオン期間ＴＯＮにおいては、キャパシタ１３が充電されてキャパシタ１３の両端電圧が直線的に増加する。このとき、キャパシタ１３の両端電圧が閾電圧ＶＴＨに達すると、コンパレータ１５により単安定マルチバイブレータ１６がトリガされて、Ｑ出力が“ハイ”にされる。これによって、リセット用トランジスタ１４がオンされて、キャパシタ１３が放電される。同時に、単安定マルチバイブレータ１６のＱ否定出力が“ロー”にされて半導体スイッチ９がオフに切り替えられる。従って、この場合に半導体スイッチ９がオンとなっているオン期間ＴＯＮは、下記式（１０）；
【数１０】
2008029089.tif 000012
［上記式中、Ｃは、キャパシタ１３の容量値、Ｒは、抵抗素子１２ｃの抵抗値を表す。］
となる。ただし、式（１０）においては、ＶＳ＞＞ＶＢＥが成り立つものと仮定しているが、この仮定はオフライン型スイッチング電源では一般的に成り立つ関係である。
【００３３】
一方、単安定マルチバイブレータ１６がトリガされてＱ否定出力が“ロー”とされている期間、すなわち、半導体スイッチ９のオフ期間ＴＯＦＦは、単安定マルチバイブレータ１６の性質により、抵抗素子１６ａの抵抗及びキャパシタ１６ｂの容量の積である時定数で決まり一定である。このオフ期間ＴＯＦＦの経過後は、再度半導体スイッチ９がオンに切り替えられると同時にキャパシタ１３の充電が再開されて上記動作が繰り返される。
【００３４】
上述したＰＷＭ回路５によるオン期間ＴＯＮの制御により、スイッチング電源１の直流出力電圧ＶＯの大きさは、式（１）にｆ（ＴＯＮ）＝ＴＯＮ／ＴＯＦＦの関係を適用すると共に式（１０）を代入することにより、下記式（１１）
【数１１】
2008029089.tif 000013
により算出される。この式から、直流出力電圧ＶＯの大きさは直流入力電圧ＶＳに依存しないので、整流平滑回路３の出力にリップルがあっても出力電圧には現れない。
【００３５】
以上説明した本発明の第１実施形態にかかるスイッチング電源１によれば、交流電源２から入力された交流電圧ＶＡＣが整流平滑回路３によって整流及び平滑化されて直流入力電圧ＶＳが生成され、その入力電圧ＶＳは、ＤＣ−ＤＣコンバータ４における半導体スイッチ９を用いたチョッパ制御が施されて、直流出力電圧ＶＯに変換されて出力される。その際、ＰＷＭ回路５により、直流入力電圧ＶＳの増加及び減少に対して、半導体スイッチ９のオフ期間ＴＯＦＦに対するオン期間ＴＯＮの比がそれぞれ減少及び増加するように切替制御される。具体的には、オフ期間ＴＯＦＦが固定された状態で、直流入力電圧ＶＳに対して、オン期間ＴＯＮが双曲的に変化するように制御される。ＤＣ−ＤＣコンバータ４からの直流出力電圧ＶＯは、半導体スイッチ９のオフ期間ＴＯＦＦに対するオン期間ＴＯＮの比が大きくなるほど高くなるとともに、直流入力電圧ＶＳが高くなるほど高くなる性質を有するので、キャパシタ７の容量値が十分でなくて直流入力電圧ＶＳにリップルが生じた場合であっても、その電圧変動に応じてオン期間ＴＯＮが調整されることで、直流出力電圧ＶＯの変動を防止することができる。その結果、キャパシタ７の容量値を小さくできるので装置全体の一層の小型化が実現できる。
【００３６】
上記の直流入力電圧ＶＳに基づくフィードフォワード制御は、応答性に優れ、制御系も安定である。
【００３７】
図５には、スイッチング電源１における交流電圧ＶＡＣの実効値とリップル率γＳ，γＯとの関係を測定した結果を示す。この場合、半導体スイッチ９のオフ期間ＴＯＦＦは５μｓとし、出力側の負荷は４．８Ω、整流平滑回路１１のキャパシタの容量は３３０μＦ、他の回路定数はＶＡＣ＝１００Ｖのときに直流出力電圧ＶＯが５Ｖとなるように定められている。この結果を見て分かるように、交流電圧ＶＡＣの全実効値に亘って出力リップル率γＯは入力リップル率γＳの約１／１０であり、リップル除去比は約２０ｄＢになっている。一方、半導体スイッチ９のオン期間ＴＯＮ制御を行わなかった場合には、出力リップル率γＯは入力リップル率γＳにほぼ一致していて、リップル除去比は１（０ｄＢ）であった。
【００３８】
［第２実施形態］
次に、本発明の第２実施形態について説明する。図６は、本発明の第２実施形態であるスイッチング電源２１の回路構成を示す図、図７は、図６のＰＷＭ回路２５及びＤＣ−ＤＣコンバータ４の回路構成を詳細に示す図である。なお、図６においては、ＤＣ−ＤＣコンバータ４のスナバー回路は省略している。このスイッチング電源２１は、ＰＷＭ回路２５において、ＤＣ−ＤＣコンバータ４に内蔵する半導体スイッチ９のオン期間ＴＯＮを固定してオフ時間ＴＯＦＦを調整する点で第１実施形態と異なる。
【００３９】
ここで、スイッチング電源２１の具体的構成について説明する前に、半導体スイッチ９のオン期間ＴＯＮが一定の場合のオフ期間ＴＯＦＦと直流出力電圧ＶＯのリップル除去率との関係について説明する。
【００４０】
この場合のリップル除去比ＲＲＲは、式（６）におけるオン期間ＴＯＮをオフ時間ＴＯＦＦに置換することにより、下記式（１２）；
【数１２】
2008029089.tif 000014
により得られる。フライバック方式のＤＣ−ＤＣコンバータ４のＳ（ｆ，ＴＯＦＦ）＝−１である。従って、Ｓ（ＴＯＦＦ，ＶＳ）を正に保てばリップル除去比ＲＲＲは１よりも大きくなり、直流出力電圧ＶＯのリップル率は、整流平滑回路３の出力リップル率よりも小さくなることが分かる。理想的には、下記式（１３）；
【数１３】
2008029089.tif 000015
を満たせば、直流入力電圧ＶＳにリップルが存在しても直流出力電圧ＶＯはリップルを含まない電圧となる。
【００４１】
そこで、整流平滑回路３からの入力においてリップルが発生しても出力におけるリップル成分を効率的に除去するために、ＰＷＭ回路２５は、Ｓ（ＴＯＦＦ，ＶＳ）の値が正になるようにパルス信号ＳＰ（ｔ）を生成する構成を有する。すなわち、ＰＷＭ回路２５は、オフ期間ＴＯＦＦが、直流入力電圧ＶＳの上昇及び下降に応じて、それぞれ増加及び減少するようにパルス信号ＳＰ（ｔ）を生成する。例えば、オフ期間ＴＯＦＦを、直流入力電圧ＶＳの大きさに基づいて、下記式（１４）；
【数１４】
2008029089.tif 000016
を満たすように制御すればよい。ここで、Ｖｄ，ＴＯ，αは、定数である。このようにすれば、オフ期間ＴＯＦＦは、直流入力電圧ＶＳに対して直線的に変化することになる。特に、α＝０とすれば、式（１３）を満たすようにオフ期間ＴＯＦＦが設定されて、直流出力電圧ＶＯはほとんどリップルを含まなくなるので好適である。
【００４２】
このようなオフ期間ＴＯＦＦの自動調整機能を実現するＰＷＭ回路５は、カレントミラー回路３２、キャパシタ３３、リセット用トランジスタ３４、コンパレータ３５、単安定マルチバイブレータ３６、及び遅延回路３７によって構成されている（図７）。
【００４３】
カレントミラー回路３２は、コレクタに電源電圧ＶＣＣが印加され、整流平滑回路３の出力端子６ｄに抵抗素子３２ｃを介してエミッタが接続されたトランジスタ３２ａと、コレクタに電源電圧ＶＣＣが印加され、出力端子６ｄに抵抗素子３２ｄ及びキャパシタ３３を介してエミッタが接続されたトランジスタ３２ｂとからなる。そして、カレントミラー回路３２は、抵抗素子３２ｃの抵抗値がＲの場合に、トランジスタ３２ｂに、下記式（１５）；
【数１５】
2008029089.tif 000017
［上記式中、ＶＢＥは、トランジスタ３２ａのベース−エミッタ間電圧を示す］
で表されるエミッタ電流Ｉを流す。このエミッタ電流Ｉにより、キャパシタ３３が充電される。
【００４４】
コンパレータ３５は、一方の入力端子がキャパシタ３３のカレントミラー回路３２側の端子に接続され、他方の入力端子には、直流入力電圧ＶＳを２つの抵抗素子３８ａ，３８ｂで抵抗分圧した電圧が入力されている。このコンパレータ３５は、キャパシタ１３の両端電圧を抵抗分圧した電圧と比較して、その両端電圧が抵抗分圧した電圧より大きい場合に単安定マルチバイブレータ１６をトリガするための素子である。このコンパレータ１５からのトリガが入力される単安定マルチバイブレータ１６は、Ｑ端子が遅延回路３７を介してリセット用トランジスタ３４のベース及び半導体スイッチ９に接続される。また、リセット用トランジスタ３４のエミッタ及びコレクタは、キャパシタ３３の両端に接続されている。
【００４５】
このＰＷＭ回路２５においては、単安定マルチバイブレータ３６のＱ出力が論理レベル“ロー”の状態では、半導体スイッチ９がオフにされている。半導体スイッチ９のオフ期間ＴＯＦＦにおいては、キャパシタ３３が充電されてキャパシタ３３の両端電圧が直線的に増加する。このとき、キャパシタ３３の両端電圧が抵抗分圧した電圧に達すると、コンパレータ３５により単安定マルチバイブレータ３６がトリガされて、Ｑ出力が“ハイ”にされる。これによって、リセット用トランジスタ３４がオンされて、キャパシタ３３が放電される。同時に、半導体スイッチ９がオンに切り替えられる。従って、この場合に半導体スイッチ９がオフとなっているオフ期間ＴＯＦＦは、下記式（１６）；
【数１６】
2008029089.tif 000018
で与えられる。ここで、βは、抵抗素子３８ａ，３８ｂの抵抗値をＲ１，Ｒ２とすると、β＝Ｒ２／（Ｒ１＋Ｒ２）である。
【００４６】
一方、単安定マルチバイブレータ３６がトリガされてＱ出力が“ハイ”とされている期間、すなわち、半導体スイッチ９のオン期間ＴＯＮは、単安定マルチバイブレータ３６の性質により、抵抗素子３６ａの抵抗及びキャパシタ３６ｂの容量の積である時定数で決まり一定である。このオン期間ＴＯＮの経過後は、再度半導体スイッチ９がオフに切り替えられてキャパシタ３３の充電が再開されて上記動作が繰り返される。
【００４７】
上述したＰＷＭ回路２５によるオフ期間ＴＯＦＦの制御により、スイッチング電源２１の直流出力電圧ＶＯの大きさは、式（１）にｆ（ＴＯＮ）＝ＴＯＮ／ＴＯＦＦの関係を適用すると共に式（１６）を代入することにより、下記式（１７）
【数１７】
2008029089.tif 000019
により算出される。この式から、直流出力電圧ＶＯの大きさは直流入力電圧ＶＳに依存しないので、整流平滑回路３の出力にリップルがあっても出力電圧には現れない。
【００４８】
以上説明した本発明の第２実施形態に係るスイッチング電源２１においては、ＰＷＭ回路２５により、直流入力電圧ＶＳの増加及び減少に対して、半導体スイッチ９のオフ期間ＴＯＦＦに対するオン期間ＴＯＮの比がそれぞれ減少及び増加するように切替制御される。具体的には、オン期間ＴＯＮが固定された状態で、直流入力電圧ＶＳに対して、オフ期間ＴＯＦＦが線形的に変化するように制御される。従って、キャパシタ７の容量値が十分でなくて直流入力電圧ＶＳにリップルが生じた場合であっても、その電圧変動に応じてオフ期間ＴＯＦＦが調整されることで、直流出力電圧ＶＯの変動を防止することができる。その結果、キャパシタ７の容量値を小さくできるので装置全体の一層の小型化が実現できる。
【００４９】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、スイッチング電源１，２１のＰＷＭ回路５，２５においては、オフ時間ＴＯＦＦに対するオン期間ＴＯＮの比を所定値に制限するような制限回路を備えていてもよい。
【００５０】
図８は、スイッチング電源１のＰＷＭ回路５の変形例を示す回路図である。同図に示すＰＷＭ回路４５には、コンパレータ５１とＯＲゲート５２と抵抗素子５３ａ，５３ｂとを含む制限回路５４が組み込まれている。コンパレータ５１の一方の入力端子は、キャパシタ１３のカレントミラー回路１２側の端子に接続され、他方の入力端子には、直流入力電圧ＶＳを２つの抵抗素子５３ａ，５３ｂで抵抗分圧した電圧が入力されている。
【００５１】
このコンパレータ５１は、キャパシタ１３の両端電圧を抵抗分圧した電圧と比較して、その両端電圧が抵抗分圧した電圧より大きい場合にＯＲゲート５２に論理レベル“ハイ”の信号を出力する。また、ＯＲゲート５２は、コンパレータ１５からの信号も併せて入力されることにより、コンパレータ５１，１５のいずれかの信号が“ハイ”になった場合は、単安定マルチバイブレータ１６をトリガする。ここで、コンパレータ５１の出力論理レベルが“ハイ”になる時間Ｔｍは、下記式（１８）；
【数１８】
2008029089.tif 000020
によって得られる。なお、γは、抵抗素子５３ａ，５３ｂの抵抗値がＲ３，Ｒ４である場合に、γ＝Ｒ４／（Ｒ３＋Ｒ４）で計算されるパラメータである。このような制限回路５４の動作により、式（１０）で与えられるオン期間ＴＯＮよりも式（１８）で与えられる時間Ｔｍのほうが短い場合には、半導体スイッチ９のオン期間はＴｍとなる。言い換えれば、半導体スイッチ９のオン期間はＴｍで制限される。
【００５２】
このような制限回路５４を有することで、ＤＣ−ＤＣコンバータ内のトランスの磁気飽和に起因する過大電流によって半導体スイッチ９等の回路素子の破壊を防止することができる。つまり、図４を参照すると、直流入力電圧ＶＳが低くなってＶｂに近づくと、オン期間ＴＯＮは急激に長くなり、ＤＣ−ＤＣコンバータ４の半導体スイッチ９を流れる電流も急激に増加する。その結果、回路全体の電流損失が大きくなるとともに電流が許容値を超えると半導体スイッチ等の回路素子の熱破壊を招いてしまう。制限回路５４は、このような現象を防止する役割を果たすことができる。
【００５３】
また、スイッチング電源１，２１のＰＷＭ回路５，２５においては、整流平滑回路３の直流入力電圧ＶＳが所定電圧以上である場合に、半導体スイッチ９のチョッパ制御を行うように動作してもよい。
【００５４】
図９は、スイッチング電源１のＰＷＭ回路５の変形例を示す回路図である。同図に示すＰＷＭ回路６５には、低電圧検出回路６６が付加されている。低電圧検出回路６６は、整流回路６の出力端子６ｃ，６ｄ間に直列に接続された抵抗素子６７及び定電圧ダイオード６８と、出力端子６ｃ，６ｄ間に直列に接続された抵抗素子６９，７０と、一方の入力端子が抵抗素子６７と定電圧ダイオード６８との接続点に、他方の入力端子が抵抗素子６９，７０の接続点に接続され、出力端子が単安定マルチバイブレータ１６の電源供給線に接続されたコンパレータ７１とから構成されている。このような低電圧検出回路６６の構成において、コンパレータ７１は、直流入力電圧ＶＳが、下記式（１９）；
【数１９】
2008029089.tif 000021
を満たすと、その出力が“ハイ”となり、単安定マルチバイブレータ１６に電源を供給する。ここで、Ｒ５、Ｒ６は、それぞれ、抵抗素子６９、抵抗素子７０の抵抗値、ＶＺは、定電圧ダイオード６８の端子間電圧である。
【００５５】
このような低電圧検出回路６６を備える利点について説明すると、半導体スイッチ９がオンとなっているオン期間ＴＯＮは、式（１０）で与えられ、直流入力電圧ＶＳに反比例する。よって、直流入力電圧ＶＳが低いとオン期間ＴＯＮが急激に長くなり、ＤＣ−ＤＣコンバータ４のトランス８が磁気飽和を生じることがある。これに対して、低電圧検出回路６６を備えれば、直流入力電圧ＶＳが式（１９）を満たすような電圧でないと半導体スイッチ９は駆動されないので、低電圧入力時の磁気飽和、ひいては半導体スイッチ９の過大電流を防ぐことができる。
【００５６】
また、スイッチング電源１，２１においては、ＤＣ−ＤＣコンバータ４の直流出力電圧ＶＯが所定電圧よりも高い場合は、半導体スイッチ９の駆動を停止し、直流出力電圧ＶＯが所定電圧よりも低い場合は、半導体スイッチ９を駆動する出力電圧検出回路を備えていてもよい。
【００５７】
図１０は、スイッチング電源１の変形例の回路構成を示す図である。同図に示すスイッチング電源８１は、直流出力電圧ＶＯをモニタする出力電圧検出回路８２を有している。出力電圧検出回路８２は、直流出力電圧ＶＯを基準電圧Ｖｒと比較し、ＶＯ＞Ｖｒの場合は、ＰＷＭ回路５とＤＣ−ＤＣコンバータ４との間に設けられたスイッチ８３をオフにして半導体スイッチ９のチョッパ制御を停止する。これによって、出力側へのエネルギー供給が無くなって直流出力電圧ＶＯが低下する。一方で、ＶＯ＜Ｖｒの場合は、ＰＷＭ回路５とＤＣ−ＤＣコンバータ４との間に設けられたスイッチ８３をオンにして半導体スイッチ９のチョッパ制御を継続する。これによって、出力側へエネルギーが供給されて直流出力電圧ＶＯが上昇する。
【００５８】
さらに、図１１には、上記出力電圧検出回路８２の回路構成を詳細に示す。同図示す出力電圧制御回路８４は、図１０の出力電圧検出回路８２とスイッチ８３を含む回路である。この出力電圧制御回路８４は、フォトカップラ８５ａ，８５ｂと、コンパレータ８６と、ＡＮＤゲート８７と、抵抗素子８８ａ，８８ｂ、及びフォトカップラ８５ｂのプルアップ抵抗８９を含んでいる。この受光トランジスタであるフォトカップラ８５ｂのコレクタは、プルアップ抵抗８９を介して電源電圧ＶＣＣが印加され、エミッタは、整流回路６の出力端子６ｄに接続されている。また、ＡＮＤゲートの２つ入力端子は、ＰＷＭ回路５の出力、及びフォトカップラ８５ｂと抵抗素子８９の接続点に接続され、出力端子は、半導体スイッチ９に接続されている。コンパレータ８６の一方の入力端子には、基準電圧Ｖｒが入力され、他方の入力端子には、直流出力電圧ＶＯを抵抗素子８８ａ，８８ｂで抵抗分圧した電圧が印加されている。そして、コンパレータ８６の出力には、発光ダイオードであるフォトカップラ８５ａのアノードが接続されている。
【００５９】
このような構成の出力電圧制御回路８４においては、コンパレータ８６が抵抗分圧された電圧ＫＶＯと基準電圧Ｖｒとを比較し、ＫＶＯ＞Ｖｒの場合は、フォトカップラの受光トランジスタ８５ｂがオンされてＡＮＤゲート８７から論理値“ロー”が出力されることによって、半導体スイッチ９の駆動が停止される。これによって、ＤＣ−ＤＣコンバータ４は動作を停止して直流出力電圧ＶＯが低下する。一方、ＫＶＯ＜Ｖｒの場合は、フォトカップラの受光トランジスタ８５ｂがオフされてＡＮＤゲート８７から論理値“ハイ”が出力されることによって、ＰＷＭ回路５によるチョッパ制御による半導体スイッチ９の駆動が開始される。これによって、ＤＣ−ＤＣコンバータ４は動作を開始して直流出力電圧ＶＯが上昇する。このような一連のフィードバック制御によって直流出力電圧ＶＯは、ＶＯ＝Ｖｒ／Ｋに維持される。このように、直流出力電圧ＶＯの変動に対してスイッチング動作を停止又は開始する間欠方式のフィードバック制御を併用することで、負荷変動に対して出力電圧をより安定化させることができる。
【００６０】
また、スイッチング電源１，２１においては、フライバック方式のＤＣ−ＤＣコンバータを用いていたが、フォワード方式や降圧型等の他方式のＤＣ−ＤＣコンバータを用いてもよい。この場合、例えば、フォワード方式や降圧型ＤＣ−ＤＣコンバータのパラメータｆ（ＴＯＮ）は、下記式（２０）；
【数２０】
2008029089.tif 000022
となるので、Ｓ（ｆ，ＴＯＮ）は、下記式（２１）；
【数２１】
2008029089.tif 000023
で求められる。従って、第１実施形態と同様に、Ｓ（ＴＯＮ，ＶＳ）を負に保てばリップル除去比ＲＲＲは１より大きくなり、直流出力電圧ＶＯのリップル率は、整流平滑回路３の出力リップル率よりも小さくなる。同様に、−１＜Ｓ（ｆ，ＴＯＦＦ）＜１であるので、従って、第２実施形態と同様に、Ｓ（ＴＯＦＦ，ＶＳ）を正に保てばリップル除去比ＲＲＲは１より大きくなる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態であるスイッチング電源の回路構成を示す図である。
【図２】図１のＤＣ−ＤＣコンバータ及びＰＷＭ回路の回路構成を詳細に示す図である。
【図３】図１のスイッチング電源におけるパルス信号及び直流入力電圧の時間変化を示す図である。
【図４】図１のスイッチング電源における直流入力電圧と半導体スイッチのオン期間との関係を示すグラフである。
【図５】図１のスイッチング電源における入力交流電圧の実効値とリップル率との関係を示すグラフである。
【図６】本発明の第２実施形態であるスイッチング電源の回路構成を示す図である。
【図７】図６のＤＣ−ＤＣコンバータ及びＰＷＭ回路の回路構成を詳細に示す図である。
【図８】本発明の第１実施形態のＰＷＭ回路の変形例を示す回路図である。
【図９】本発明の第１実施形態のＰＷＭ回路の別の変形例を示す回路図である。
【図１０】本発明の第１実施形態のスイッチング電源の変形例の回路構成を示す図である。
【図１１】図１０のスイッチング電源の一部を拡大して示す回路図である。
【図１２】従来のスイッチング電源の回路構成を示す図である。
【符号の説明】
【００６２】
１，２１，８１…スイッチング電源、２…交流電源、３…整流平滑回路、４…ＤＣ−ＤＣコンバータ、５，２５，４５，６５…ＰＷＭ回路（スイッチ制御回路）、７…キャパシタ、８…トランス、９…半導体スイッチ、５４…制限回路、８２…出力電圧検出回路、ＴＯＦＦ…オフ期間、ＴＯＮ…オン期間、ＶＯ…直流出力電圧、ＶＳ…直流入力電圧。
【図１】
2008029089.tif 000024
【図２】
2008029089.tif 000025
【図３】
2008029089.tif 000026
【図４】
2008029089.tif 000027
【図５】
2008029089.tif 000028
【図６】
2008029089.tif 000029
【図７】
2008029089.tif 000030
【図８】
2008029089.tif 000031
【図９】
2008029089.tif 000032
【図１０】
2008029089.tif 000033
【図１１】
2008029089.tif 000034
【図１２】
2008029089.tif 000035