(57)【要約】【課題】２層ゲート構造の不揮発性半導体メモリ素子を有する半導体記憶装置においてトンネル酸化膜のエッチングおよび後酸化工程でのバーズビークの形成を抑制する。【解決手段】半導体基板Ｓ上に第１の絶縁膜１１を介して多結晶シリコン層１３を形成した後、これを選択的に除去して電荷蓄積層１４と第一ゲート絶縁膜１２とをそれぞれ形成するとともに、素子領域を囲む素子分離溝ＴＲを半導体基板Ｓに形成し、素子分離溝ＴＲの側面に側壁酸化膜５０を形成した後、側壁酸化膜５０の表面のうち半導体基板Ｓ側とは逆の表面を窒化する。【選択図】図１２
2008098420.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
メモリ素子を形成するための素子領域を囲むように前記半導体基板に形成された素子分離溝と、
前記半導体基板の前記素子領域上に形成された第一ゲート絶縁膜と、
前記第一ゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第二ゲート絶縁膜と、
前記第二ゲート絶縁膜上に形成された制御電極と、
前記電荷蓄積層のチャネル方向に沿って前記半導体基板の表面層に形成された不純物拡散層と、
前記素子分離溝の側面に形成された側壁酸化膜と、
前記側壁酸化膜を介して前記素子分離溝を埋め込むように形成された素子分離絶縁膜と、
を備え、
前記側壁酸化膜の頂面の高さは、前記第一ゲート絶縁膜の頂面と同一または前記第一ゲート絶縁膜の頂面よりも高いことを特徴とする半導体記憶装置。
【請求項２】
前記側壁酸化膜は、前記半導体基板側とは逆の表面が窒化されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記側壁酸化膜の前記半導体基板側とは逆の表面における窒素濃度は、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
半導体基板上に第１の絶縁膜を介して多結晶シリコン層を形成する工程と、
前記多結晶シリコン層と、前記第１の絶縁膜と、前記半導体基板とを選択的に除去して電荷蓄積層と第一ゲート絶縁膜とを形成するとともに、前記半導体基板中に底部を有しメモリ素子を形成するための素子領域を囲む素子分離溝を前記半導体基板に形成する工程と、
前記素子分離溝の側面に側壁酸化膜を形成する工程と、
前記側壁酸化膜の前記半導体基板側とは逆の表面を窒化する工程と、
前記側壁酸化膜を介して第２の絶縁膜を前記素子分離溝に埋め込む工程と、
前記第２の絶縁膜と前記側壁酸化膜とを選択的に除去することにより、素子分離絶縁膜を形成する工程と、
前記電荷蓄積層上に第二ゲート絶縁膜を形成する工程と、
前記第二ゲート絶縁膜上に制御電極を形成する工程と、
前記電荷蓄積層のチャネル方向に沿って前記半導体基板の表面層に不純物拡散層を形成する工程と、
を備える半導体記憶装置の製造方法。
【請求項５】
前記側壁酸化膜の前記半導体基板側とは逆の表面は、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上の窒素濃度を有するように窒化される、ことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、例えばＮＡＮＤ型ＥＥＰＲＯＭを対象とする。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの従来の技術について製造工程の図面を省略して説明する。
【０００３】
従来、ＮＡＮＤ型フラッシュメモリのセルアレイ構造の製造においては、シリコン基板上に、レジストとフォトリソグラフィを用いたパターニングにより、トンネル酸化膜となるシリコン酸化膜、フローティングゲートとなる多結晶シリコン膜およびシリコン窒化膜を順次に形成し、さらにシリコン基板に形成された素子分離溝の内壁に酸化膜を形成し、埋め込み絶縁膜を堆積した後に、ウェットエッチングにより埋め込み絶縁膜の高さを低くしていた。この結果、素子分離溝の内壁の酸化膜がエッチングされてトンネル酸化膜となるシリコン酸化膜の側面が剥き出しになって、その後の後酸化膜工程により、このシリコン酸化膜にバーズビーク（図６参照）が入りやすくなるという問題があった。また、トンネル酸化膜となるシリコン酸化膜の側面がエッチングにより除去される可能性もあり（図５参照）、その場合はトンネル酸化膜の特性劣化の原因となるという問題があった。
【０００４】
このような問題に対処すべく、シリコン基板に形成された素子分離溝の内壁を酸窒化膜で覆うという手法が提案されている（例えば特許文献１）。
【０００５】
しかしながら、素子分離溝の内壁を酸窒化膜で直接覆ってしまうと、この酸窒化膜と側壁のシリコンとの間で固定電荷が発生し、トランジスタの性能が劣化するという問題があった。
【特許文献１】特開２００１−１５６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、トンネル酸化膜のエッチングおよび後酸化工程でのバーズビークの形成を抑制することになる。
【課題を解決するための手段】
【０００７】
本発明は、以下の手段により上記課題の解決を図る。
【０００８】
即ち、本発明によれば、
半導体基板と、
メモリ素子を形成するための素子領域を囲むように前記半導体基板に形成された素子分離溝と、
前記半導体基板の前記素子領域上に形成された第一ゲート絶縁膜と、
前記第一ゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第二ゲート絶縁膜と、
前記第二ゲート絶縁膜上に形成された制御電極と、
前記電荷蓄積層のチャネル方向に沿って前記半導体基板の表面層に形成された不純物拡散層と、
前記素子分離溝の側面に形成された側壁酸化膜と、
前記側壁酸化膜を介して前記素子分離溝を埋め込むように形成された素子分離絶縁膜と、
を備え、
前記側壁酸化膜の頂面の高さは、前記第一ゲート絶縁膜の頂面と同一または前記第一ゲート絶縁膜の頂面よりも高いことを特徴とする半導体記憶装置が提供される。
【０００９】
また、本発明によれば、
半導体基板上に第１の絶縁膜を介して多結晶シリコン層を形成する工程と、
前記多結晶シリコン層と、前記第１の絶縁膜と、前記半導体基板とを選択的に除去して電荷蓄積層と第一ゲート絶縁膜とを形成するとともに、前記半導体基板中に底部を有しメモリ素子を形成するための素子領域を囲む素子分離溝を前記半導体基板に形成する工程と、
前記素子分離溝の側面に側壁酸化膜を形成する工程と、
前記側壁酸化膜の前記半導体基板側とは逆の表面を窒化する工程と、
前記側壁酸化膜を介して第２の絶縁膜を前記素子分離溝に埋め込む工程と、
前記第２の絶縁膜と前記側壁酸化膜とを選択的に除去することにより、素子分離絶縁膜を形成する工程と、
前記電荷蓄積層上に第二ゲート絶縁膜を形成する工程と、
前記第二ゲート絶縁膜上に制御電極を形成する工程と、
前記電荷蓄積層のチャネル方向に沿って前記半導体基板の表面層に不純物拡散層を形成する工程と、
を備える半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、トンネル酸化膜のエッチングおよび後酸化工程でのバーズビークの形成を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１２】
図１は、本発明にかかる半導体記憶装置の実施の一形態の概略構成を示す平面図であり、図２は、図１に示す半導体記憶装置の回路図である。
【００１３】
図１に示す半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリのセルアレイ構造を有する不揮発性半導体記憶装置の一部であり、半導体基板の表面層または同一のウェル（図示せず）に形成されたｎチャネルのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる複数のセルトランジスタＣＧ１〜ＣＧｎと、選択用のｎチャネルＭＩＳＦＥＴＱ１，Ｑ２とを備える。
【００１４】
セルトランジスタＣＧ１〜ＣＧｎは、それぞれフローティングゲートとコントロールゲートとを有し、直列に接続されている。セルトランジスタＣＧ１〜ＣＧｎの一端側のドレインは選択用ＭＩＳＦＥＴＱ１を介してビット線ＢＬに接続され、また、セルトランジスタＣＧ１〜ＣＧｎの他端側のソースは選択用ＭＩＳＦＥＴＱ２を介してソース線に接続される。説明の簡略化のために図１および２では特に示していないが、セルトランジスタＣＧ１〜ＣＧｎおよび選択用トランジスタＱ１，Ｑ２の直列接続は、図１の紙面上下方向に所定ピッチで繰り返し形成されてセルアレイを構成する。
【００１５】
選択用ＭＩＳＦＥＴＱ１の制御電極は、選択線ＳＧ１に接続され、セルトランジスタＣＧ１〜ＣＧｎの制御電極は、ワード線ＷＬ１〜ＷＬｎにそれぞれ接続され、選択用ＭＩＳＦＥＴＱ２の制御電極は、選択線ＳＧ２に接続されている。また、ワード線ＷＬ１〜ＷＬｎの一端は、図示しない金属配線を介して周辺回路（図示せず）との接続パッド（図示せず）を有し、素子分離膜上に形成された構造になっている。
【００１６】
図１に示す半導体記憶装置のＢ−Ｂ線に沿った断面図を図３に示し、図１に示す半導体記憶装置のＡ−Ａ線に沿った断面図を図４に示す。
【００１７】
図３の断面図に示すように、半導体記憶装置１は、素子分離溝ＴＲが形成された半導体基板Ｓと、半導体基板Ｓの素子領域上に形成されたトンネル酸化膜１２と、トンネル酸化膜１２上に形成されたフローティングゲート１４と、フローティングゲート１４上に形成された第二ゲート絶縁膜３４と、第二ゲート絶縁膜３４上に形成されたコントロールゲート３６と、を備える。素子分離溝ＴＲの底面および側面には、本実施形態において特徴的な側壁酸化膜５０が形成され、側壁酸化膜５０を介して素子分離溝ＴＲを埋め込むように素子分離絶縁膜３２が形成されている。本実施形態において、トンネル酸化膜１２は例えば第一ゲート絶縁膜に対応し、フローティングゲート１４は例えば電荷蓄積層に対応する。また、本実施形態において、コントロールゲート３６は例えば制御電極に対応する。
【００１８】
図４の断面図を参照すると、半導体記憶装置１は、電荷蓄積層のチャネル方向Ｄｃに沿って半導体基板Ｓの表面層に形成された不純物拡散層ＩＤＬを備える。なお、コントロールゲート３６の上には、製造工程においてコントロールゲート３６、第二ゲート絶縁膜３４および電荷蓄積層１４を選択的に除去するためのマスクとして形成された窒化膜４２が残存している。
【００１９】
図３を再び参照して明らかなように、本実施形態において側壁酸化膜５０は、その頂面の高さｈａｏがトンネル酸化膜１２の頂面の高さｈｆｉよりも高く位置するように形成される。これにより、トンネル酸化膜１２の側面が側壁酸化膜５０により覆われた状態となるので、従来の技術におけるようなトンネル酸化膜１２のオーバーエッチング（図５参照）が防止され、また、従来、後酸化工程においてトンネル酸化膜１２に発生していたバーズビーク（図６の符号ＢＢに示す領域内の形状）を抑制することができる。
【００２０】
図３に示す形態に限ることなく、側壁酸化膜５０の頂面の高さｈａｏは、トンネル酸化膜１２の頂面の高さｈｆｉを下回ることさえなければ、トンネル酸化膜１２の側面が側壁酸化膜５０により覆われるので、図７に示す変形例３のように、トンネル酸化膜１２の頂面の高さｈｆｉと同一であっても良い。
【００２１】
図１に示す半導体記憶装置の製造方法について、図８乃至図１８を参照しながら説明する。
【００２２】
まず、図８に示すように、シリコン基板などの半導体基板Ｓ上に熱酸化膜法を用いてトンネル酸化膜となるシリコン酸化膜１１を形成する。本実施形態において、シリコン酸化膜１１は、例えば第１の絶縁膜に対応する。
【００２３】
次に、図９に示すように、シリコン酸化膜１１上に、例えばＣＶＤ（Chemical Vapour Deposition）法を用いて多結晶シリコン膜１３とシリコン窒化膜１５と酸化膜１７とを堆積する。多結晶シリコン膜１３は、後述する加工を経てフローティングゲート１４となる。
【００２４】
続いて、図１０に示すように、フォトレジストを塗布した後、フォトリソグラフィを用いたパターニングによりレジスト膜２２を形成し、これをマスクとして酸化膜１７を選択的に除去して酸化膜１８を形成する。さらに、レジスト膜２２を除去した後、酸化膜１８をマスクとしてシリコン窒化膜１５、多結晶シリコン膜１３、シリコン酸化膜１１および半導体基板Ｓを自己整合的に除去する。これにより、図１１に示すように、チャネル方向Ｄｃと垂直な方向において、トンネル酸化膜１２、フローティングゲート１４およびシリコン窒化膜１６が形成されるとともに、メモリ素子を形成するための素子領域を囲む素子分離溝ＴＲを半導体基板Ｓ中に形成する。次いで、熱酸化法またはＬＰ（Low Pressure）ＣＶＤ法を用いた酸化膜の堆積により、素子分離溝ＴＲの全面に酸化膜５０を形成した後に、プラズマまたはラジカル窒化種を用いて、図１２の部分拡大図に示すように、酸化膜５０の表面だけを窒化する。このときの窒化方法としては、例えば以下の方法を使用することができる。
【００２５】
即ち、マイクロ波を導入できるチャンバを使用し、このチャンバ内に窒素（Ｎ２）とアルゴン（Ａｒ）の混合ガスを流入させ、マイクロ波を照射してプラズマを発生させる。このプラズマ内に存在する窒素ラジカルを半導体基板Ｓ上に照射させることにより、側壁酸化膜５０の表面を窒化する。照射時の温度は約２００℃〜約７００℃の範囲で、好ましくは４００℃〜５００℃である。ここでは、熱エネルギーによる表面窒化が発生しない程度の温度で行う。その理由は、熱エネルギーによる窒化を行うと、半導体基板Ｓ内でウェルやチャネルを形成するためのドーパントが異常に拡散するという副作用が生じるからである。このような副作用はラジカル低温窒化により回避可能である。
【００２６】
このように、本実施形態によれば、素子分離溝ＴＲの内壁を酸化膜５０で覆い、かつ、酸化膜５０の表面を窒化することにより、素子分離溝ＴＲの側面における半導体基板Ｓのシリコンと側壁酸化膜５０との間で、固定電荷密度も低い良好な界面を維持することができる。さらに、側壁酸化膜５０の表面にシリコン窒化層が存在するために、半導体基板Ｓへの酸化剤の侵入も防止でき、これにより、バーズビークの形成を抑制することができる。
【００２７】
側壁酸化膜５０表面のシリコン窒化層の窒化密度は、後述する埋め込み絶縁膜３１および絶縁材料６１の高さをそれぞれ低くするためのウェットエッチング処理において、側壁酸化膜５０自身へのオーバーエッチングが防止されて側壁酸化膜５０の頂面がトンネル酸化膜１２の頂面よりも高い位置に止まることができる値に調整される。側壁酸化膜５０表面のシリコン窒化層の窒化密度の値は、具体的には１Ｅ１５ａｔｏｍｓ／ｃｍ２以上であることが望ましい。この点を、図１３を参照しながら説明する。
【００２８】
図１３は、シリコン基板に形成する窒化膜の膜厚と、前処理後にシリコン基板に酸化膜を形成した場合の膜厚との関係を示すグラフである。０．８ｎｍの膜厚の窒化膜を酸化した場合の膜厚は、シリコン基板に前処理を行って得られた場合の酸化膜の膜厚１．２ｎｍに対応し、窒化膜の膜厚が０．８ｎｍ以上になると前処理後の酸化膜の膜厚との関係はほぼ線形の関係になることが図１３から分かる。このことから、窒化膜を成膜した後に酸化したサンプルの膜厚を、前処理のみを行ったサンプルの膜厚（１．２ｎｍ）と同一にするためには、次記するとおり、０．８ｎｍの窒化膜が必要であることが分かる。
シリコン基板→ＳｉＮ（０．８ｎｍ）→酸化→膜厚測定（１．２ｎｍ）
シリコン基板→          前処理          →膜厚測定（１．２ｎｍ）
窒化膜（Ｓｉ３Ｎ４＝１４０）の密度は３ｇ／ｃｍ３＝３×６．０２Ｅ２３／１４０＝１．２９Ｅ２２ａｔｏｍｓ／ｃｍ３なので、本実施形態において必要な窒素濃度は、
１．２９Ｅ２２ａｔｏｍｓ／ｃｍ３×０．８Ｅ−７ｃｍ＝１．０Ｅ１５ａｔｏｍｓ／ｃｍ２となる。
【００２９】
図１２に戻り、例えばプラズマＣＶＤ法により全面に埋め込み絶縁膜３１を堆積し、例えばＣＭＰ法によりシリコン窒化膜１６上まで研磨して平坦化した後に、ウェットエッチングによりトンネル酸化膜１２の下まで低くして素子分離絶縁膜３２とする。このとき、側壁酸化膜５０は、上記表面窒化工程により埋め込み絶縁膜３１の側の表面が窒化されているため、必要以上に除去されることが無く、その頂面はトンネル酸化膜１２の頂面よりも高い位置に止まる。本実施形態において、埋め込み絶縁膜３１は、例えば第２の絶縁膜に対応する。
【００３０】
次いで、図１４に示すように、素子分離絶縁膜３２とは異なる絶縁材料６１を全面に堆積し、例えばＣＭＰ法によりシリコン窒化膜１６上まで研磨して平坦化した後に、ウェットエッチングにより絶縁材料６１の高さを下げて埋め込み絶縁膜６２を形成する。このとき、側壁酸化膜５０は、上記表面窒化工程により絶縁材料６１の側の表面が窒化されているため、必要以上に除去されることが無く、その頂面の位置はトンネル酸化膜１２の頂面よりも高い位置に止まる。その後、シリコン窒化膜１６を剥離するためのウェット処理を行う。
【００３１】
以上の工程により形成した素子分離構造の全面に絶縁膜３３を形成し（図１５）、次いで図１６に示すように、絶縁膜３３の上に例えばＬＰＣＶＤ法を用いて多結晶シリコン膜３５を成膜する。絶縁膜３３は、後の工程で加工されて第二ゲート絶縁膜３４となる。また、多結晶シリコン膜３５は、後の工程で加工されてコントロールゲート３６となる。
【００３２】
次いで、多結晶シリコン膜３５上に、例えばＬＰＣＶＤ法によりシリコン窒化膜４１を形成し、さらに、シリコン窒化膜４１上にフォトレジストを塗布する。フォトリソグラフィを用いたパターニングにより、このフォトレジストを所定形状に加工してフォトレジスト４４とし、これをマスクにしてシリコン窒化膜４１を（図１６では紙面に垂直な方向の手前の領域および奥の領域で）選択的に除去し、シリコン窒化膜４２（図１８参照）とする。
【００３３】
続いて、フォトレジスト４４を除去した後、図１７に示すように、シリコン窒化膜４２をマスクとしてエッチングし、これにより、多結晶シリコン膜３５（コントロールゲート３６）、絶縁膜３３（第二ゲート絶縁膜３４）および多結晶シリコン膜１３（フローティングゲート１４）を順次に（図１７の紙面に垂直な方向の手前の領域および奥の領域で）選択的に除去する。そのときの図１Ａ−Ａ方向に沿った断面図を図１８に示す。
【００３４】
さらに、熱酸化法により、多結晶シリコン膜３５（コントロールゲート３６）、絶縁膜３３（第二ゲート絶縁膜３４）および多結晶シリコン膜１３（フローティングゲート１４）の各側面にシリコン酸化膜４６を形成する（図４参照）。この酸化工程は、一般に後酸化工程と呼ばれ、このときに形成されるシリコン酸化膜４６は後酸化膜と呼ばれる。このような後酸化膜４６を形成する目的は、ゲート端でのリーク電流を抑制し、高耐圧の周辺回路ＭＩＳＦＥＴのサーフェス耐圧、即ち、ゲート絶縁膜の耐圧を向上させ、ＲＩＥ（Reactive Ion Etching）エッチングによりゲート電極を介してゲート酸化膜に導入されたダメージを回復させることなどである。
【００３５】
後酸化膜４６を形成した後は、イオン注入および熱アニールにより、ソース／ドレインとなる不純物拡散層ＩＤＬを形成してメモリトランジスタを形成することにより、図４に示す半導体記憶装置１が提供される。
【００３６】
このように、本実施形態によれば、側壁酸化膜５０の表面のみを窒化することで、埋め込み絶縁膜３１および絶縁材料６１の高さを低くするウェットエッチング処理のときに側壁酸化膜５０自身へのオーバーエッチングを防止することができる。この結果、トンネル酸化膜１２の側面が側壁酸化膜５０で覆われた状態になり（図１２、図７参照）、トンネル酸化膜１２のエッチングを防止するのみならず、後酸化工程でのバーズビークの発生を抑制することができる。さらに、半導体基板Ｓ中に窒素が入り込むことがないので、セルトランジスタおよび選択用トランジスタの閾値が変動するおそれもなくなる。
【００３７】
以上、本発明の実施の一形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変更して適用できることは勿論である。例えば、上述した実施形態では、プラズマ窒化を行うことで側壁酸化膜５０の表面のみを窒化したが、側壁酸化膜の表面のみに窒素が存在して半導体基板Ｓに窒素が到達しない方法であれば、上記方法に限ることなく、例えば側壁酸化膜５０の成膜後に薄い窒化膜を成膜する方法を用いても良い。
【図面の簡単な説明】
【００３８】
【図１】本発明にかかる半導体記憶装置の実施の一形態の概略構成を示す平面図である。
【図２】図１に示す半導体記憶装置の回路図である。
【図３】図１に示す半導体記憶装置のＢ−Ｂ線に沿った断面図を示す。
【図４】図１に示す半導体記憶装置のＡ−Ａ線に沿った断面図を示す。
【図５】従来の技術においてトンネル酸化膜の端部に発生していたオーバーエッチングの一例を示す図である。
【図６】従来の技術においてトンネル酸化膜に発生していたバーズビークの一例を示す図である。
【図７】図１に示す半導体記憶装置の一変形例を示す断面図である。
【図８】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図９】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１０】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１１】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１２】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図とその部分拡大図である。
【図１３】側壁酸化膜の窒化工程において必要な窒素濃度を説明するグラフである。
【図１４】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１５】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１６】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１７】図１に示す半導体記憶装置の製造方法を説明するＢ−Ｂ線に沿った略示断面図である。
【図１８】図１に示す半導体記憶装置の製造方法を説明するＡ−Ａ線に沿った略示断面図である。
【符号の説明】
【００３９】
１，３：半導体記憶装置
１２：トンネル酸化膜（第一ゲート絶縁膜）
１４：フローティングゲート（電荷蓄積層）
３２：素子分離絶縁膜
３４：第二ゲート絶縁膜
３６：コントロールゲート（制御電極）
５０：酸化膜（側壁酸化膜）
ＤＣ：チャネル方向
ｈａｏ：側壁酸化膜の頂面の高さ
ｈｆｉ：トンネル酸化膜の高さ
ＩＤＬ：不純物拡散層
Ｓ：半導体基板
ＴＲ：素子分離溝
【図１】
2008098420.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008098420.tif 000012
【図１１】
2008098420.tif 000013
【図１２】
2008098420.tif 000014
【図１３】
2008098420.tif 000015
【図１４】
2008098420.tif 000016
【図１５】
2008098420.tif 000017
【図１６】
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【図１７】
2008098420.tif 000019
【図１８】
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【手続補正書】
【提出日】平成19年10月9日(2007.10.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
図１３は、シリコン基板に形成する窒化膜の膜厚と、前処理後にシリコン基板に酸化膜を形成した場合の膜厚との関係を示すグラフである。０．８ｎｍの膜厚の窒化膜を酸化した場合の膜厚は、シリコン基板に前処理を行って得られた場合の酸化膜の膜厚１．２ｎｍに対応し、窒化膜の膜厚が０．８ｎｍ以上になると前処理後の酸化膜の膜厚との関係はほぼ線形の関係になることが図１３から分かる。このことから、窒化膜を成膜した後に酸化したサンプルの膜厚を、前処理と酸化を行ったサンプルの膜厚（１．２ｎｍ）と同一にするためには、次記するとおり、０．８ｎｍの窒化膜が必要であることが分かる。
シリコン基板→ＳｉＮ（０．８ｎｍ）→酸化→膜厚測定（１．２ｎｍ）
シリコン基板→          前処理    →酸化→膜厚測定（１．２ｎｍ）
窒化膜（Ｓｉ３Ｎ４＝１４０）の密度は３ｇ／ｃｍ３＝３×６．０２Ｅ２３／１４０＝１．２９Ｅ２２ａｔｏｍｓ／ｃｍ３なので、本実施形態において必要な窒素濃度は、
１．２９Ｅ２２ａｔｏｍｓ／ｃｍ３×０．８Ｅ−７ｃｍ＝１．０Ｅ１５ａｔｏｍｓ／ｃｍ２となる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正の内容】
【図１３】
2008098420.tif 000021