(57)【要約】      （修正有）【課題】電源降圧回路及び半導体装置に関し、通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路を備えたＬＳＩ回路においても、信頼性及び寿命を維持可能とする。【解決手段】第１の動作モードと、第１よりも消費電流が小さい第２の動作モードを有する半導体集積回路の電源降圧回路において、第１の時にのみ活性化されて入力電源電圧を降圧して出力する第１の降圧回路と、第２の動作モードの時のみに活性化されて入力電源電圧を降圧して出力する第２の降圧回路と、第１及び第２の降圧回路のうち活性化されている方の出力を出力電圧として出力する出力端子と、動作モードが第１から第２の動作モードに遷移した場合に出力電圧が所定時間以上にわたり入力電源電圧と同じ電圧とならないように動作モードの第２の動作モードへの切り替え時に出力電圧を一定時間だけ入力電源電圧より低い電圧に保つ出力回路と備える。【選択図】図３
2008070977.tif 000002
【特許請求の範囲】
【請求項１】
第１の動作モードと、第１の動作モードよりも消費電流が小さい第２の動作モードを有する半導体集積回路の電源降圧回路であって、
該第１の動作モードの時にのみ活性化されて入力電源電圧を降圧して出力する第１の降圧回路と、
該第１の降圧回路と一体的に設けられ、該第２の動作モードの時のみに活性化されて該入力電源電圧を降圧して出力する第２の降圧回路と、
該第１及び第２の降圧回路のうち、活性化されている方の出力を出力電圧として出力する出力端子と、
該第１の降圧回路は、該第２の降圧回路と比較すると低抵抗で、反応速度が速く、消費電流が大きく、
動作モードが該第１の動作モードから該第２の動作モードに遷移した場合に、該出力電圧が所定時間以上にわたり該入力電源電圧と同じ電圧とならないように、動作モードの該第２の動作モードへの切り替え時に該出力電圧を一定時間だけ該入力電源電圧より低い電圧に保つ出力回路と備えたことを特徴とする電源降圧回路。
【請求項２】
動作モードが該第１の動作モードであるか該第２の動作モードであるかを示すモード信号が入力されて、該第１及び第２の降圧回路及び該出力回路へ供給する第１の入力端子を更に備えたことを特徴とする請求項１記載の電源降圧回路。
【請求項３】
定電圧が一方の入力端子に入力され、該第１及び第２の降圧回路により抵抗分圧された電圧が他方の入力端子に入力され、出力を該出力回路に供給する差動増幅器を更に備えたことを特徴とする請求項２記載の電源降圧回路。
【請求項４】
該入力電源電圧が入力される第２の入力端子を更に備え、
該出力回路は、
該モード信号に基づいて、動作モードが該第１のモードから該第２のモードに遷移する時点を基準に所定幅を有するパルスを生成するパルス生成回路と、
ゲートに該パルスが入力され、該第２の入力端子と該差動増幅器の出力との間に接続された第１のトランジスタと、
ゲートに該差動増幅器の出力が入力され、該第２の入力端子と該出力端子との間に接続された第２のトランジスタとを有することを特徴とする請求項３記載の電源降圧回路。
【請求項５】
該定電圧を生成する定電圧源を更に備えたことを特徴とする請求項３又は４記載の電源降圧回路。
【請求項６】
該定電圧源は、該入力電源電圧及び該モード信号に基づいて該定電圧を生成することを特徴とする請求項５記載の電源降圧回路。
【請求項７】
該第１の動作モードでは該半導体集積回路内の回路部分にクロックが供給され、該第２の動作モードでは該回路部分にクロックが供給されないことを特徴とする請求項２〜６のいずれか１項記載の電源降圧回路。
【請求項８】
請求項２〜６のいずれか１項記載の電源降圧回路と、
該出力端子から出力される該出力電圧が入力されるＣＰＵ及び／又は論理回路からなる回路部分とを備えたことを特徴とする半導体装置。
【請求項９】
該モード信号に基づいてクロックを生成するクロック生成回路を更に備え、
該クロック生成回路は、該第１の動作モードでは該回路部分へ該クロックを供給し、該第２の動作モードでは該回路部分へのクロックの供給を停止することを特徴とする請求項８記載の半導体装置。
【請求項１０】
該電源降圧回路、該回路部分及び該クロック生成回路は、同一基板上に設けられていることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源降圧回路及び半導体装置に係り、特に入力電源電圧を降圧させる電源降圧回路及びそのような電源降圧回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体プロセスの微細化に伴い半導体装置内の半導体集積回路（ＬＳＩ回路）の微細化が進み、ＬＳＩ回路に印加できる電圧が低下している。一方、ＬＳＩ回路の使用者側からは、ＬＳＩ回路を駆動する電源装置等の兼ね合いから、従来と同じ電源電圧を使用したいという要求もある。そこで、ＬＳＩ回路内に電源降圧回路を設け、外部から比較的高い電源電圧が印加された場合でも、ＬＳＩ回路内部では比較的低い電圧を供給することが行われている。
【０００３】
ＬＳＩ回路の消費電流は、ＬＳＩ回路内の回路部分に供給されるクロックの周波数に比例して電流値が変化し、クロックに同期して電流値が変化するため、電源降圧回路の消費電流を例えば数百μＡ〜数ｍＡとある程度大きくして、電源降圧回路の反応速度を速くする必要がある。本明細書では、このようなＬＳＩ回路の動作モードを、通常動作モードと言う。
【０００４】
一方、ＬＳＩ回路の中には、ＬＳＩ回路が動作する必要の無い場合にクロックの供給を停止して消費電流を節約する動作モードを有するものがある。本明細書では、このようなＬＳＩ回路の動作モードを、スタンバイモードと言う。スタンバイモードを有するＬＳＩ回路の一例として、ＣＰＵや論理回路を有するＬＳＩ回路が挙げられる。通常、スタンバイモードでは、クロックの供給が停止され、ＬＳＩ回路の消費電流が一定で、且つ、例えば約１０μＡ〜約１μＡ以下であることが要求される。このため、スタンバイモードでは、上記の如く消費電流が例えば数百μＡ〜数ｍＡとある程度大きい電源降圧回路を使用して入力電源電圧を降圧させることはできない。
【０００５】
このため、従来のＬＳＩ回路内には、通常動作モード用の降圧回路とスタンバイモード用の降圧回路とが設けられ、スタンバイモード用の降圧回路を常に動作させておき、通常動作モードではスタンバイモード用の降圧回路に加えて通常動作モード用の降圧回路も動作させることで、スタンバイモードでの電源降圧回路の消費電流を小さくしていた。
【０００６】
ところで、ＬＳＩ回路内に、通常動作モード用の降圧回路とスタンバイモード用の降圧回路を別々に設けた場合、電源降圧回路の占有面積を減少させるには限界がある。そこで、ＬＳＩ回路内に、通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路を設けることが考えられる。この場合、通常動作モード用の降圧回路とスタンバイモード用の降圧回路とで共用できる回路部分があるので、電源降圧回路の占有面積を減少させることができる。通常動作モード用の降圧回路とスタンバイモード用の降圧回路は、ＬＳＩ回路の動作モードに応じて切り替えて一方の降圧回路のみを動作させれば良い。スタンバイモード時のＬＳＩ回路の消費電流は一定で、且つ、小さいため、スタンバイモード用の降圧回路の反応速度は遅くても良く、その消費電流を小さくすることが可能となる。
【０００７】
図１は、通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路が設けられた考えられるＬＳＩ回路を示す回路図である。
【０００８】
ＬＳＩ回路は、図１に示す如く接続された入力端子１，２、通常動作モード用の降圧回路７とスタンバイモード用の降圧回路８を一体的に有する単一の電源降圧回路１０、及び出力端子９を有する。電源降圧回路１０は、定電圧源３、差動増幅器（又は、演算増幅器）４、出力トランジスタ５、インバータ６、及び降圧回路７，８を有する。この例では、出力トランジスタ５はＰチャンネルトランジスタである。入力端子１には入力電源電圧が入力され、入力端子２にはＬＳＩ回路の動作モードを示すモード信号が入力される。
【０００９】
例えば、通常動作モードでは入力端子２に入力されるモード信号がローレベルであり、定電圧源３及び差動増幅器４内のバイアス電流が大きくなり、低抵抗である通常動作モード用の降圧回路７が選択される。差動増幅器４は、バイアス電流が大きいことから動作速度が速く、又、抵抗も低抵抗であるため、差動増幅器４と電源降圧回路１０を接続するノードＮ１０１の寄生容量の充放電も早くなり、電源降圧回路１０全体の反応速度は比較的速くなるが、消費電流は比較的大きくなる。
【００１０】
一方、入力端子２にスタンバイモードを示すハイレベルのモード信号が入力されると、定電圧源３及び差動増幅器４内のバイアス電流が小さくなり、高抵抗であるスタンバイモード用の降圧回路８が選択される。差動増幅器４は、バイアス電流が小さいことから消費電流が小さくるが、反応速度は遅くなり、更に、高抵抗であるため、この部分での消費電流は小さくなるが、ノードＮ１０１の寄生容量の充放電が遅くなり、電源降圧回路１０全体の反応速度が比較的遅くなるが、消費電流は比較的小さくなる。
【００１１】
次に、このような電源降圧回路１０において、動作モードがスタンバイモードから通常動作モードに切り替わった場合の動作を考える。
【００１２】
図２は、図１に示す電源降圧回路１０の動作を説明するタイミングチャートである。図２において、（ａ）はモード信号、（ｂ）はＬＳＩ回路内の回路部分に供給されるクロック、（ｃ）は電源降圧回路１０の出力電流、（ｄ）は差動増幅器４と出力トランジスタ５のゲートを接続するノードＮ１００における電圧、（ｅ）は出力端子９から出力される出力電圧（降圧された電源電圧）を示す。図２は、ＬＳＩ回路の動作モードが、通常動作モードからスタンバイモードへ遷移する場合を示す。
【００１３】
図２に示すように、入力端子２に入力されるモード信号が通常動作モードを示すローレベルの間、ＬＳＩ回路内の回路部分にはクロックが供給されている。この通常動作モードでは、ＬＳＩ回路の消費電流、即ち、電源降圧回路１０の出力電流は大きい状態にある。
【００１４】
一方、入力端子２に入力されるモード信号がスタンバイモードを示すハイレベルに遷移すると、ＬＳＩ回路内のクロックの供給が停止し、電源降圧回路１０の出力電流が図２（ｃ）中矢印で示すように急激に減少する。この時、本来であれば出力トランジスタ５のゲートに接続するノードＮ１００の電圧を直ちに上昇させて出力端子９から出力される出力電圧が動作モードの切り替えの前後で変化しないようにする必要があるが、電源降圧回路１０が反応速度の遅いスタンバイ用の降圧回路８側に切り替わっているので、ノードＮ１００の電圧が上昇するのに時間がかかってしまう。
【００１５】
この結果、出力端子９へ流れる出力電流が減少したにもかかわらず、ノードＮ１００の電圧が低いままとなるので、出力端子９側に過剰な電流が流れて出力電圧が上昇してしまい、最悪の場合には入力電源電圧と同電位まで上昇してしまう。出力電圧が入力電源電圧と同電位まで上昇した場合には、ノードＮ１００の電圧も出力トランジスタ５を完全にオフ状態とするために入力電源電圧まで上昇してしまう。しかし、出力トランジスタ５が完全にオフ状態となっているため、出力電圧はＬＳＩ回路の消費電流に応じて低下することになり、ＬＳＩ回路のスタンバイモードでの消費電流が小さいために出力電圧が本来降下するべき電圧まで低下するのに長時間かかってしまう。
【００１６】
ＬＳＩ回路内の消費電力の変化によらず安定した内部電源電圧を与えるための電源電圧降下回路は、例えば特許文献１に記載されている。
【特許文献１】特開平５−２１７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路を設けて電源降圧回路の占有面積を減少させる、図１に示す考えられるＬＳＩ回路の場合、ＬＳＩ回路の動作モードがスタンバイモードに遷移した場合、出力電圧が長時間にわたり入力電源電圧と同じ電圧となることがある。このように、出力電圧が長時間にわたり入力電源電圧と同じ電圧となると、本来、入力電源電圧を印加するべきではないＬＳＩ回路内の回路部分に比較的高い入力電源電圧が印加されてしまい、ＬＳＩ回路の信頼性を低下させると共に、ＬＳＩ回路の寿命を短縮させてしまうという問題があった。
【００１８】
そこで、本発明は、通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路を備えたＬＳＩ回路においても、ＬＳＩ回路の信頼性及び寿命を維持し得る電源降圧回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記の課題は、第１の動作モードと、第１の動作モードよりも消費電流が小さい第２の動作モードを有する半導体集積回路の電源降圧回路であって、該第１の動作モードの時にのみ活性化されて入力電源電圧を降圧して出力する第１の降圧回路と、該第１の降圧回路と一体的に設けられ、該第２の動作モードの時のみに活性化されて該入力電源電圧を降圧して出力する第２の降圧回路と、該第１及び第２の降圧回路のうち、活性化されている方の出力を出力電圧として出力する出力端子と、該第１の降圧回路は、該第２の降圧回路と比較すると低抵抗で、反応速度が速く、消費電流が大きく、動作モードが該第１の動作モードから該第２の動作モードに遷移した場合に、該出力電圧が所定時間以上にわたり該入力電源電圧と同じ電圧とならないように、動作モードの該第２の動作モードへの切り替え時に該出力電圧を一定時間だけ該入力電源電圧より低い電圧に保つ出力回路と備えたことを特徴とする電源降圧回路によって達成できる。
【００２０】
電源降圧回路は、動作モードが該第１の動作モードであるか該第２の動作モードであるかを示すモード信号が入力されて、該第１及び第２の降圧回路及び該出力回路へ供給する第１の入力端子を更に備えた構成であっても良い。
【００２１】
上記の課題は、上記の電源降圧回路と、該出力端子から出力される該出力電圧が入力されるＣＰＵ及び／又は論理回路からなる回路部分とを備えたことを特徴とする半導体装置によって達成できる。
【発明の効果】
【００２２】
本発明によれば、通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路を備えたＬＳＩ回路においても、ＬＳＩ回路の信頼性及び寿命を維持し得る電源降圧回路及び半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２３】
本発明では、ＬＳＩ回路に、通常動作モード用の降圧回路（又は、第１の動作モード用の第１の降圧回路）とスタンバイモード用の降圧回路（又は、第２の動作モード用の第２の降圧回路）を一体的に有する単一の電源降圧回路を設けて、電源降圧回路の占有面積を減少させる。ＬＳＩ回路の消費電流は、スタンバイモードの時の方が通常動作モードの時よりも小さい。通常動作モード用の降圧回路は、スタンバイモード用の降圧回路と比較すると、低抵抗であり、反応速度が速く、消費電流が大きい。通常動作モード用の降圧回路は、ＬＳＩ回路の動作モードが通常動作モードの時にのみ活性化されて入力電源電圧を降圧し、出力電圧を出力する。一方、スタンバイモード用の降圧回路は、ＬＳＩ回路の動作モードがスタンバイモードの時にのみ活性化されて入力電源電圧を降圧し、出力電圧を出力する。
【００２４】
ＬＳＩ回路の動作モードが通常動作モードからスタンバイモードに遷移した場合に、出力電圧が長時間にわたり入力電源電圧と同じ電圧とならないように、動作モードのスタンバイモードへの切り替え時に出力電圧を一定時間だけ入力電源電圧より低い電圧に保つ出力回路をＬＳＩ回路に設ける。
【００２５】
このように、動作モードの切り替え時の出力電圧を一定時間だけ入力電源電圧より低い電圧に保つことができるので、入力電源電圧を印加するべきではないＬＳＩ回路内の回路部分に比較的高い入力電源電圧が印加されることがない。従って、ＬＳＩ回路の信頼性及び寿命を維持することができる。
【００２６】
以下に、本発明の電源降圧回路及び半導体装置の各実施例を、図３以降と共に説明する。
【実施例】
【００２７】
図３は、本発明の一実施例を示すブロック図である。半導体装置２１は、図３に示す如く接続された単一の電源降圧回路３１、クロック生成回路３２及びＣＰＵ（及び／又は論理回路）３３を有する。電源降圧回路３１、クロック生成回路３２及びＣＰＵ３３は、好ましくは同一基板上に設けられている。本実施例では、電源降圧回路３１は、通常動作モード用の降圧回路３１−１とスタンバイモード用の降圧回路３１−２を一体的に有する。電源降圧回路３１には、一定電圧Ｖｃｓｔ及び電源電圧Ｖｃｃが入力される。電源降圧回路３１及びクロック生成回路３２には、半導体装置２１の動作モードが通常動作モードであるか、或いは、スタンバイモードであるかを示すモード信号MODEが入力される。クロック生成回路３２は、モード信号MODEに基づいてクロックＣＬＫを生成し、ＣＰＵ３３に入力する。電源降圧回路３１は、動作モードに応じて降圧回路３１−１，３１−２を切り替えて、降圧された出力電圧ＶｏをＣＰＵ３３に供給する。電源電圧Ｖｃｃは例えば５Ｖであり、電源降圧回路３１が出力する出力電圧Ｖｏは例えば１．８Ｖである。
【００２８】
一定電圧Ｖｃｓｔは、例えば電源電圧Ｖｃｃとモード信号MODEに基づいて消費電流が変化する一定電圧Ｖｃｓｔを生成する定電圧源から得ても良く、又、定電圧発生源として一般的にバンドギャップリファレンスＢＧＲ：Band Gap Reference）回路と呼ばれている回路を使用することもできる。一定電圧Ｖｃｓｔを生成する回路は、電源降圧回路３１内に設けても良いことは、言うまでもない。
【００２９】
図４は、電源降圧回路３１を示す回路図である。電源降圧回路３１を含むＬＳＩ回路は、図４に示す如く接続された入力端子４１，４２、通常動作モード用の降圧回路３１−１とスタンバイモード用の降圧回路３１−２を一体的に有する単一の電源降圧回路３１、及び出力端子４９を有する。電源降圧回路３１は、定電圧源４３、差動増幅器（又は、演算増幅器）４４、出力トランジスタ４５、インバータ４６、降圧回路３１−１，３１−２、パルス生成回路５１、及びトランジスタ５２を有する。トランジスタ４５，５２は、いずれもＰチャンネルトランジスタである。出力トランジスタ４５は、入力端子４１と出力端子４９の間に接続されている。入力端子４１には入力電源電圧Ｖｃｃが入力され、入力端子４２にはＬＳＩ回路の動作モードを示すモード信号MODEが入力される。
【００３０】
通常動作モード用の降圧回路３１−１は、図４に示す如くＰチャンネルトランジスタ６１、抵抗６３，６４及びＮチャンネルトランジスタ６２の直列回路が出力端子４９と接地との間に接続された構成を有する。尚、インバータ４６は、通常動作モード用の降圧回路３１−１の一部であっても良い。一方、スタンバイモード用の降圧回路３１−２は、図４に示す如くＰチャンネルトランジスタ７１、抵抗７３，７４及びＮチャンネルトランジスタ７２の直列回路が出力端子４９と接地との間に接続された構成を有し、更にインバータ７５を有する。
【００３１】
定電圧源４３は、入力電源電圧Ｖｃｃ及びモード信号MODEに基づいて一定電圧Ｖｃｓｔを生成し、差動増幅器４４の反転入力端子に入力する。差動増幅器４４の非反転入力端子には、通常動作モード用の降圧回路３１−１又はスタンバイモード用の降圧回路３１−２により抵抗分圧された電圧が入力される。差動増幅器４４の出力と出力トランジスタ４５のゲートは、ノードＮ１を介して接続されている。
【００３２】
通常動作モードでは入力端子４２に入力されるモード信号MODEがローレベルであり、定電圧源４３及び差動増幅器４４内のバイアス電流が大きくなるので、低抵抗である通常動作モード用の降圧回路３１−１が選択されて活性化され、スタンバイモード用の降圧回路３１−２は非活性化される。一方、入力端子４２にスタンバイモードを示すハイレベルのモード信号MODEが入力されると、定電圧源４３及び差動増幅器４４内のバイアス電流が小さくなるので、通常動作モード用の降圧回路３１−１が非活性化され、高抵抗であるスタンバイモード用の降圧回路３１−２が選択されて活性化される。
【００３３】
尚、モード信号MODEにより内部電流を制御する構成を用いない場合には、定電圧源４３及び差動増幅器４４にモード信号MODEを供給する必要はない。
【００３４】
パルス生成回路５１には、入力端子４２からのモード信号MODEが入力される。パルス生成回路５１の出力とトランジスタ５２のゲートは、ノードＮ２を介して接続されている。トランジスタ５２は、入力端子４１とノードＮ１の間に接続されている。出力端子４９には電源降圧回路３１の出力電流Ｉｏ、即ち、ＬＳＩ回路の消費電流が流れ、出力端子４９からは電源電圧Ｖｃｃを降圧して得た出力電圧Ｖｏが出力される。
【００３５】
パルス生成回路５１及びＰチャンネルトランジスタ５２，４５は、ＬＳＩ回路の動作モードが通常動作モードからスタンバイモードに遷移した場合に、出力電圧Ｖｏが長時間にわたり入力電源電圧Ｖｃｃと同じ電圧とならないように、動作モードのスタンバイモードへの切り替え時に出力電圧Ｖｏを一定時間だけ入力電源電圧Ｖｃｃより低い電圧に保つ出力回路を構成する。
【００３６】
図５は、電源降圧回路３１の動作を説明するタイミングチャートである。図５において、（ａ）はモード信号MODE、（ｂ）はＬＳＩ回路内のＣＰＵ３３等の回路部分に供給されるクロックＣＬＫ、（ｃ）は電源降圧回路３１の出力電流Ｉｏ、（ｄ）差動増幅器４と出力トランジスタ５のゲートを接続するノードＮ１における電圧、（ｅ）は出力端子９から出力される出力電圧（降圧された電源電圧）Ｖｏを示す。図５は、ＬＳＩ回路の動作モードが、通常動作モードからスタンバイモードへ遷移する場合を示す。
【００３７】
図５に示すように、入力端子４２に入力されるモード信号MODEが通常動作モードを示すローレベルの間、ＬＳＩ回路内のＣＰＵ３３等の回路部分にはクロックＣＬＫが供給されている。この通常動作モードでは、ＬＳＩ回路の消費電流、即ち、電源降圧回路３１の出力電流Ｉｏは大きい状態にある。
【００３８】
一方、入力端子４２に入力されるモード信号MODEがスタンバイモードを示すハイレベルに遷移すると、ＬＳＩ回路内のクロックＣＬＫの供給が停止し、電源降圧回路３１の出力電流Ｉｏが図５（ｃ）中矢印Ａ１で示すように急激に減少する。この時、出力トランジスタ４５のゲートに接続するノードＮ１の電圧を図５（ｄ）中矢印Ａ２で示すように直ちに上昇させて出力端子４９から出力される出力電圧Ｖｏが動作モードの切り替えの前後で変化しないようにする。つまり、動作モードが通常動作モードからスタンバイモードへ切り替わるのと同時に、ノードＮ１の電圧を入力電源電圧Ｖｃｃまで上昇させる。これにより、電源降圧回路３１が反応速度の遅いスタンバイ用の降圧回路３１−２側に切り替わっているものの、ノードＮ１の電圧が上昇するのに時間がかからないようにすることができる。尚、図５（ｄ）はノードＮ１における理想的な電圧波形を示し、実際の電圧波形は破線で示すように上昇する。
【００３９】
ノードＮ１の電圧が入力電源電圧Ｖｃｃまで上昇することにより、出力電圧Ｖｏの上昇を抑えることができ、出力電圧Ｖｏは所定の電圧を保つことができるようになる。ただし、ノードＮ１の電圧が入力電源電圧Ｖｃｃと同電位の場合、出力トランジスタ４５を完全にオフ状態とするために出力電圧ＶｏはＬＳＩ回路の消費電流により低下するが、ＬＳＩ回路はスタンバイモードで動作しているため、出力電圧Ｖｏの低下量は図５（ｅ）中矢印Ａ３で示すように微小であり、例えば０．３Ｖ以下である。ノードＮ１の電圧は、出力電圧Ｖｏが低下するに従い入力電源電圧Ｖｃｃから低下して行き、最終的にはある電圧に安定化する。ノードＮ１の電圧が安定化した時点では、出力電圧Ｖｏも低下している状態から所定の電圧に安定化することになる。例えば、出力端子４９側が、出力端子４９と接地との間に接続された、０．１μＦのコンデンサと抵抗の並列回路からなる等価回路で表され、この抵抗を流れる電流が１００μＡであり、図５（ｅ）における出力電圧Ｖｏの低下量が０．２Ｖである場合、Ａ３で示すように出力電圧Ｖｏが低下する期間は約２００μｓである。
【００４０】
図６は、パルス生成回路５１を示す回路図である。パルス生成回路５１は、図６に示す如く接続された遅延回路８１、インバータ８２及びナンド回路８３を有する。遅延回路８１の入力及びナンド回路８３の一方の入力には、入力端子４２からのモード信号MODEが入力される。インバータ８２は、遅延回路８１の出力とナンド回路８３の他方の入力の間に接続されている。インバータ８２とナンド回路８３は、ノードＮ３を介して接続されている。ナンド回路８３の出力は、ノードＮ２に接続されている。
【００４１】
図７は、パルス生成回路５１の動作を説明するタイミングチャートである。図７において、（ａ）はモード信号MODE、（ｂ）はノードＮ３における電圧、（ｃ）はノードＮ２における電圧を示す。図５（ｂ）中、Ｄ１は遅延回路８１による遅延時間（遅延量）を示し、図５（ｃ）中、矢印は遅延回路８１による遅延時間Ｄ１分ノードＮ１の電圧を強制的に入力電源電圧Ｖｃｃと同電位にするためにパルス生成回路５１から出力されるパルスを示す。
【００４２】
図４で示したように、図６に示すノードＮ２は、入力端子４１とノードＮ１の間に接続されたＰチャンネルトランジスタ５２のゲートに接続されている。このため、図６に示すノードＮ２の電圧のローレベル期間だけノードＮ１の電圧が強制的に入力電源電圧Ｖｃｃと同電位になる。
【００４３】
ノードＮ１の電圧を強制的に入力電源電圧Ｖｃｃと同電位にする期間（即ち、パルス生成回路５１の出力パルス幅）は、図７（ｂ）に示す遅延時間Ｄ１を調整することで可変であるが、本発明者による実験結果によれば、１μｓ程度の時間であれば十分であることがシミュレーションにより確認された。つまり、ＬＳＩ回路の動作モードが通常動作モードからスタンバイモードに遷移した場合に、出力電圧Ｖｏが長時間にわたり入力電源電圧Ｖｃｃと同じ電圧とならないように、動作モードのスタンバイモードへの切り替え時に出力電圧Ｖｏを入力電源電圧Ｖｃｃより低い電圧に保つ一定時間は、１μｓ程度の時間であれば十分であることが確認された。
【００４４】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００４５】
【図１】通常動作モード用の降圧回路とスタンバイモード用の降圧回路を一体的に有する単一の電源降圧回路が設けられた考えられるＬＳＩ回路を示す回路図である。
【図２】図１に示す電源降圧回路の動作を説明するタイミングチャートである。
【図３】本発明の一実施例を示すブロック図である。
【図４】電源降圧回路を示す回路図である。
【図５】電源降圧回路の動作を説明するタイミングチャートである。
【図６】パルス生成回路を示す回路図である。
【図７】パルス生成回路の動作を説明するタイミングチャートである。
【符号の説明】
【００４６】
２１      半導体装置
３１      電源降圧回路
３１−１      通常動作モード用降圧回路
３１−２      スタンダードモード用降圧回路
３２      クロック生成回路
３３      ＣＰＵ
５１      パルス生成回路
【図１】
2008070977.tif 000003
【図２】
2008070977.tif 000004
【図３】
2008070977.tif 000005
【図４】
2008070977.tif 000006
【図５】
2008070977.tif 000007
【図６】
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【図７】
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