(57)【要約】【課題】  高速動作と低消費電力を両立させるＣＭＯＳ回路、特に二入力ＣＭＯＳ−ＮＡＮＤゲート回路を提供すること。【解決手段】  論理信号が縦積みされた二個の四端子二重絶縁ゲート電界効果トランジスタのどちらの第一ゲートに印加された場合でも、それに対応した微分波形がどちらの第二ゲートにも生じるようにする。また、電源ノード側の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートに入力された論信号に対応した微分波形が、出力ノード側の四端子二重絶縁ゲート電界効果トランジスタの第二ゲートにも生じるようにすることで解決する。【選択図】  図３
2008053918.tif 000002
【特許請求の範囲】
【請求項１】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、
反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にドレインを出力ノードに接続し、
前記第三の四端子二重絶縁ゲート電界効果トランジスタのソースを第二の電源ノードに接続し、
前記第四の四端子二重絶縁ゲート電界効果トランジスタのドレインを出力ノードに接続し、
前記第一の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第三の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第一の入力ノードに接続し、
前記第二の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第四の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第二の入力ノードに接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を介して各々それらの閾値電圧制御電圧源が接続される第一および第二の制御電源ノードに接続し、
前記第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御電圧源が接続される第三の制御電源ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項２】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、
反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にドレインを出力ノードに接続し、
前記第三の四端子二重絶縁ゲート電界効果トランジスタのソースを第二の電源ノードに接続し、
前記第四の四端子二重絶縁ゲート電界効果トランジスタのドレインを出力ノードに接続し、
前記第一の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第三の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第一の入力ノードに接続し、
前記第二の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第四の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第二の入力ノードに接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を介して各々それらの閾値電圧制御電圧源が接続される第一および第二の制御電源ノードに接続し、
前記第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々それらの閾値電圧制御電圧源が接続される第三および第四の制御電源ノードに接続すると供に各第二ゲート間を外部容量で接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項３】
請求項１または請求項２記載のＣＭＯＳ−ＮＡＮＤゲート回路において、前記第三の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第四の四端子二重絶縁ゲート電界効果トランジスタの第二ゲート間を外部容量で接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項４】
請求項１乃至３のいずれか１項記載のＣＭＯＳ−ＮＡＮＤゲート回路において、前記第四の四端子二重絶縁ゲート電界効果トランジスタの第二ゲートを、外部容量を通してクロックあるいはパルス電圧源が接続される制御電源ノードに接続したことを特徴としたＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項５】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、
反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、
反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にドレインを出力ノードに接続し、
前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、
前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、
前記第一、第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、
前記第二、第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を介して各々それらの閾値電圧制御ノードに接続し、
前記第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、
前記第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項６】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、
反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、
反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、
前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にドレインを出力ノードに接続し、
前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、
前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、
前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、
前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、
前記第一乃至第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を介して各々それらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項７】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートをそれぞれ抵抗を介してそれぞれの閾値電圧制御ノードに接続し、前記第五および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートをそれぞれ抵抗を介してそれぞれの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項８】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、前記第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【請求項９】
一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を介して各々それらの閾値電圧制御ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は四端子二重絶縁ゲート電界効果トランジスタを用いたＣＭＯＳ−ＮＡＮＤゲート回路、特に二入力ＮＡＮＤゲート回路に関する。
【背景技術】
【０００２】
まず、本明細書では電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力ノード）になっていることがある。
さて、絶縁基板上に構成され、二つの電気的に独立したゲート電極を有する四端子二重絶縁ゲート電界効果トランジスタ（例えば、特許文献１〜３参照）では、他方のゲート電極の電位により入力信号の印加される一方のゲートからみた閾値電圧を制御できるという特徴を有する。このことを用いて、高速の回路は閾値電圧を低くなるようにし、その他低速で良い部分は高い閾値電圧とする方法も考えられている。
しかし、一方でオフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が三端子動作（両方のゲートを共通接続して用いる場合や、二つのゲートが一体となって形成された特許文献４に記載された例のようないわゆるフィンＦＥＴの動作も含む）より鈍くなるので、高速回路用に閾値電圧を低くするとリーク電流が大きくなる欠点がある。従って、閾値電圧を低く設定した回路部分での定常時消費電力や待機時消費電力が増加することが欠点である。
【０００３】
リーク電流が問題となるのは定常時あるいは待機時であるから過渡状態のみ閾値電圧を小さくし、その他の状態では閾値電圧が高くなるようにダイナミックに制御すればこの問題点を解決できる。実際閾値電圧を高速用に小さくしてもリーク電流はオン電流に比べて二桁以上は小さくできるし、また過渡状態の時間は定常状態の時間に比べて通常短いし、またその場合においてリーク電流の増加が問題となる時間はさらに短い。
したがって、過渡状態でこのリーク電流の増加による消費電力の増加分は全体の消費電力に比べて十分に小さくできる。
このような観点から上記問題点の解決手段として、図１に示すＣＭＯＳインバータのように、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＰおよびＦＴＸＮの各第一ゲートを接続してかつ論理信号が入力される入力ノードＩＮに接続して用い、各第二ゲートのそれぞれに抵抗ＲＰまたはＲＮの各一端を接続し、その各他端を、ＦＴＸＰやＦＴＸＮの閾値電圧を制御するための一定の電位（定められた時間の範囲で過渡的に一定でも良い）を有する各電圧源が接続される閾値電圧制御ノードＶＴＣＰおよびＶＴＣＮに接続する回路構成（ＸＤＸＭＯＳ構成と略称する）が考案されている（特願２００４−３５８９２５号および２００５  ＩＥＥＥ  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ１８、ｐｐ．２４７−２５０、  Ｓｅｐｔ．  ２００５  参照）。
【０００４】
図１は、従来の四端子二重絶縁ゲート電界効果トランジスタをＸＤＸＭＯＳ構成で用いたＣＭＯＳ−インバータ回路を示す。図中、ＩＮは入力ノード、  ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源が接続される電源ノードである。ＦＴＸＮは四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸＰはＦＴＸＮとは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣＮ、ＶＴＣＰはそれぞれ閾値電圧制御ノードであり、ＲＮおよびＲＰは抵抗である。
【０００５】
四端子二重絶縁ゲート電界効果トランジスタＦＴＸＰおよびＦＴＸＮの各ドレインは共に出力ノードＯＵＴに接続され、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＰのソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＮのソースは第二の電圧源が接続される電源ノードＶＳＳに接続される。この構成は、例えばＦＴＸＮの第一ゲートＧＮ１と第二ゲートＧＮ２の間の容量と抵抗ＲＮによっていわゆる微分回路が構成され、第二ゲートＧＮ２には第一ゲートＧＮ１に印加される信号の微分波形が生じることで、過渡応答時に四端子二重絶縁ゲート電界効果トランジスタＦＴＸＮのドレインとソース間に流れる電流を増強したり、減少したりして高速動作を行わせるものである。四端子二重絶縁ゲート電界効果トランジスタＦＴＸＰの第一ゲートＧＰ１と第二ゲートＧＰ２間の容量と抵抗ＲＰによっても同様の作用が行われる。上記先行文献には、上記構成において、（１）四端子二重絶縁ゲート電界効果トランジスタの一方のゲートと他方のゲートとを外部容量で接続する手段、（２）抵抗の一端が接続された他方のゲートにさらに外部容量の一端を接続し、その他端をクロック電源等のパルス電圧源が接続されるパルス電源ノードに接続する手段、（３）さらにノードＶＴＣＰやノードＶＴＣＮの電位を動作時には閾値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時には閾値電圧が大きくなる方向の電位とするようにダイナミックに可変とする手段、さらにまた、（４）これらをクロックと同期させてダイナミックに可変とする手段等の構成が開示されている。
上記構成を基本とし、例えば図２に示す二入力のＣＭＯＳ−ＮＡＮＤゲート回路に応用したとする。
【０００６】
図２は、従来の四端子二重絶縁ゲート電界効果トランジスタを用いたＸＤＸＭＯＳ構成を応用したＣＭＯＳ−インバータ回路を示す。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ３およびＦＴＸ４はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ３およびＶＴＣ４はそれぞれ閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ３およびＲ４は抵抗である。
【０００７】
図において、Ｐ形の第一の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１とＰ形の第二の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ２は各ドレインとドレイン、また各ソースとソースが各々接続（このような接続方法を並列接続と称することにする）されて、かつソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、またドレインは出力ノードＯＵＴに接続されている。またＮ形の第三の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３およびＮ形の第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４は、第三の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３のドレインと第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４のソースが接続（この接続点をノードＭとする）されている。このような接続方法を四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３とＦＴＸ４は縦積み（スタック）されていると称することにする。さて、第三の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３のソースは第二の電圧源が接続される電源ノードＶＳＳに接続され、第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４のドレインは出力ノードＯＵＴに接続されている。さらに、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１とＦＴＸ３の各第一ゲートＧ１１およびＧ３１とを接続してかつ第一の入力ノードＩＮ１に接続し、また四端子二重絶縁ゲート電界効果トランジスタＦＴＸ２とＦＴＸ４の各第一ゲートＧ２１およびＧ４１とを接続してかつ第二の入力ノードＩＮ２に接続する。なお、入力ノードＩＮ１およびＩＮ２はそれぞれ論理信号が入力されるノードであり、出力ノードＯＵＴはこの回路の論理出力信号が出力されるノードである。さらに、上記四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１、ＦＴＸ２、ＦＴＸ３、およびＦＴＸ４の各第二ゲートＧ１２、Ｇ２２、Ｇ３２、およびＧ４２は各々抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４を通して各々の閾値電圧を制御するための電圧源やパルス電圧源が接続される、閾値電圧制御ノード、ＶＴＣ１、ＶＴＣ２、ＶＴＣ３、およびＶＴＣ４に接続されている。
【０００８】
【特許文献１】特許第１３９５５１３号明細書
【特許文献２】特許第２０２１９３１号明細書
【特許文献３】特許第３５４３１１７号公報
【特許文献４】特許第１８７５５４８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一般に上記のようなＣＭＯＳ−ＮＡＮＤゲート回路は四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１とＦＴＸ２の動作特性を同等にし、また四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３とＦＴＸ４の動作特性を同等にしても、その二つの入力ノードは電気的に同等ではなく、入力ノード、ＩＮ１およびＩＮ２に論理信号が入力されるタイミングで時間応答が異なることが知られている。特に図２の構成の場合に、大旨、三端子動作の四端子二重絶縁ゲート電界効果トランジスタやフィンＦＥＴを用いて構成した同様ＮＡＮＤゲート回路より高速動作が可能であるが、先に述べたＸＤＸＭＯＳ構成の特徴が発揮されない場合がある。例えば、初期状態において入力ノードＩＮ１、ＩＮ２がローレベル（電位をＶＬとする）であるとする時、ローレベルからハイレベル（電位をＶＨとする）に変化する論理信号ＬＳ２が第二の入力ノードＩＮ２に先に印加され、後から同様論理信号ＬＳ１が第一の入力ノードＩＮ１に印加された場合を考える。
【００１０】
出力ノードＯＵＴは初期状態においてハイレベルを保っている。論理信号ＬＳ２により四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４がオフ状態からオン状態に変化するが、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３はまだオフ状態なので出力ノードＯＵＴはハイレベル（ＶＨ）のままである。このとき、ゲートＧ４１とＧ４２間の容量ＣＧ４（図示されてはいない）と抵抗Ｒ４とで構成される微分回路によりゲートＧ４２には論理信号ＬＳ２の微分波形が生じ、これは四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４の電流を増強するように働く。これによってノードＭの電位ＶＭの上昇は加速されることにはなるが出力ノードＯＵＴの論理レベルは変化しないので入出力間の応答速度を速めたことにはならない。なお、この場合、ノードＭの電位ＶＭは四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４のこの状態での閾値電圧をＶＴＸ４とすると、ＶＨ−ＶＴＸ４に漸近する。また、ノードＭは初期には浮遊状態（高インピーダンス）であるからゲートＧ４１とＧ４２間のシールド効果が小さく、容量ＣＧ４は周りの浮遊容量も加味されて大きな値となり、微分波形の高さも大きくなることがあり、その場合は一層高速度で電位ＶＭが上昇する。
【００１１】
次に論理信号ＬＳ１により四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３がオフ状態からオン状態になったとする。この場合も同様に、ゲートＧ３１とＧ３２間の容量ＣＧ３（図示されてはいない）と抵抗Ｒ３とで構成される微分回路によりＧ３２には論理信号ＬＳ１の微分波形が生じ、これは四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３の電流を増強するように働く。この場合は四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３のドレイン、すなわちノードＭは既に低インピーダンスであり、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３のソースも低インピーダンスの電源ノードＶＳＳに接続されている。したがって、ゲートＧ３１とＧ３２間のシールド効果が大きく結果として容量ＣＧ３の値は小さく、むしろ正味のゲート間容量となるのでそれに相当した微分波形の高さとなるが、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３の電流を増強するように働くのに十分な値とすることが出来る。しかし、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４のゲートＧ４２の電位を見てみると、ＦＴＸ４のソース、すなわちノードＭもまたそのドレイン、すなわち出力ノードＯＵＴもその電位はＶＨからＶＬに低下する。そうすると、ドレインとＧ４２間の容量およびソースとＧ４２間の容量によりエーとＧ４２の電位は過渡的に低下してしまう。このことは、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４の電流を小さくする方向に働くから結果として出力ノードＯＵＴの電荷を放電するに要する時間を長くしてしまう、すなわち入出力間の過渡応答速度を遅くしまい、三端子動作の四端子二重絶縁ゲート電界効果トランジスタやフィンＦＥＴで構成したＣＭＯＳ−ＮＡＮＤゲート回路の同様入力条件の場合より遅くなると言う欠点がある。
【００１２】
本発明の目的は、上記欠点を軽減し、高速動作と低消費電力を両立させるＣＭＯＳ回路、特に二入力ＣＭＯＳ−ＮＡＮＤゲート回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明では以下の手段で課題を解決する。
本発明では、論理信号が縦積みされた二個の四端子二重絶縁ゲート電界効果トランジスタのどちらの第一ゲートに印加された場合でも、それに対応した微分波形がどちらの第二ゲートにも生じるようにすることで解決する。電源ノード側の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートに入力された論信号に対応した微分波形が、出力ノード側の四端子二重絶縁ゲート電界効果トランジスタの第二ゲートにも生じるようにすることで解決する。さらに、二個の四端子二重絶縁ゲート電界効果トランジスタが縦積みされたものを二組用い、一方の組の電源ノード側の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートを、他方の組の出力ノード側の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートに互いに接続することで解決する。具体的構成は以下の通りである。
【００１４】
構成１：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三の四端子二重絶縁ゲート電界効果トランジスタのソースを第二の電源ノードに接続し、前記第四の四端子二重絶縁ゲート電界効果トランジスタのドレインを出力ノードに接続し、前記第一の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第三の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第一の入力ノードに接続し、前記第二の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと前記第四の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第二の入力ノードに接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を介して各々それらの閾値電圧制御電圧源が接続される第一および第二の制御電源ノードに接続し、前記第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御電圧源が接続される第三の制御電源ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００１５】
構成２：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三の四端子二重絶縁ゲート電界効果トランジスタのソースを第二の電源ノードに接続し、前記第四の四端子二重絶縁ゲート電界効果トランジスタのドレインを出力ノードに接続し、該第一の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと該第三の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第一の入力ノードに接続し、前記第二の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと該第四の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートとを接続して第二の入力ノードに接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を通して各々それらの閾値電圧制御電圧源が接続される第一および第二の制御電源ノードに接続し、また該第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々それらの閾値電圧制御電圧源が接続される第三および第四の制御電源ノードに接続し、前記第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲート間を外部容量で接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００１６】
構成３：構成１または構成２記載のＣＭＯＳ−ＮＡＮＤゲート回路において、前記第三の四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと該第四の四端子二重絶縁ゲート電界効果トランジスタの第二ゲート間を外部容量で接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
構成４：構成１乃至３記載のＣＭＯＳ−ＮＡＮＤゲート回路において、前記第四の四端子二重絶縁ゲート電界効果トランジスタの第二ゲートを、外部容量を通してクロックあるいはパルス電圧源が接続される制御電源ノードに接続したことを特徴としたＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００１７】
構成５：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続してかつ第二の入力ノードに接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を通して各々それらの閾値電圧制御ノードに接続し、前記第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、前記第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００１８】
構成６：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第一乃至第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を通して各々それらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００１９】
構成７：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第三および第四の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、前記第五および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００２０】
構成８：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、前記第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【００２１】
構成９：一導電形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタは互いのドレインとドレインおよび互いのソースとソースを各々接続し、反対導電形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、反対導電形の第五および第六の四端子二重絶縁ゲート電界効果トランジスタは前者のドレインと後者のソースを接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタのソースを第一の電源ノードに接続すると供にそれらのドレインを出力ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各ソースを第二の電源ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各ドレインを出力ノードに接続し、前記第一、第三および第六の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第一の入力ノードに接続し、前記第二、第四および第五の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを接続すると供に第二の入力ノードに接続し、前記第一および第二の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートは各々抵抗を通して各々それらの閾値電圧制御ノードに接続し、前記第三および第五の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続し、前記第四および第六の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートを接続すると供に抵抗を介してそれらの閾値電圧制御ノードに接続したことを特徴とするＣＭＯＳ−ＮＡＮＤゲート回路とする。
【発明の効果】
【００２２】
図３に示す二入力のＣＭＯＳ−ＮＡＮＤゲート回路において、Ｐ形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１およびＦＴＸ２は並列接続され、そのソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、またそのドレインは出力ノードＯＵＴに接続されている。
図３は、本発明の第一の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ３およびＦＴＸ４はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、およびＶＴＣ３４は閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ３およびＲ３４は抵抗である。
【００２３】
またＮ形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４は縦積み接続されており、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３のソースは第一の電圧源が接続される電源ノードＶＳＳに接続され、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４のドレインは出力ノードＯＵＴに接続されている。四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３のドレインと四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４のソースが接続されている結節点をノードＭとする。さらに、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１とＦＴＸ３の各第一ゲートＧ１１およびＧ３１とを接続して第一の入力ノードＩＮ１に接続し、また四端子二重絶縁ゲート電界効果トランジスタＦＴＸ２とＦＴＸ４の各第一ゲートＧ２１およびＧ４１とを接続して第二の入力ノードＩＮ２に接続する。上記四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１およびＦＴＸ２の各第二ゲートＧ１２およびＧ２２は、それぞれ抵抗Ｒ１およびＲ２を通して各々の閾値電圧制御電圧源が接続される、閾値電圧制御ノードＶＴＣ１およびＶＴＣ２に接続されている。一方、上記四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３、ＦＴＸ４の各第二ゲートＧ３２、Ｇ４２は共通接続され、さらに共通抵抗Ｒ３４を通してその閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ３４に接続されている。このように構成すると、入力ノードＩＮ１およびＩＮ２のどちらの論理信号の微分波形も四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４の第二ゲートＧ３２およびＧ４２に生じる。そこで、図２の従来構成の欠点が出る場合、すなわち初期状態において入力ノードＩＮ１、ＩＮ２がローレベル（電位をＶＬとする）であるとする時、ローレベルからハイレベル（電位をＶＨとする）に変化する論理信号ＬＳ２が第二の入力ノードＩＮ２に先に印加され、後から同様論理信号ＬＳ１が第一の入力ノードＩＮ１に印加された場合を考える。
【００２４】
出力ノードＯＵＴは初期状態においてハイレベルを保っている。論理信号ＬＳ２により四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４がオフ状態からオン状態に変化するが、四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３はまだオフ状態なので出力ノードＯＵＴはハイレベル（ＶＨ）のままである。このとき、ゲートＧ４１とＧ４２間の容量ＣＧ４と抵抗Ｒ３４とで構成される微分回路によりゲートＧ３２とＧ４２に論理信号ＬＳ２の微分波形が生じ、これは四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４の電流を増強するように働く。ただし、実際は容量ＣＧ４と抵抗Ｒ３４の接続点には諸々の寄生容量も接続されて見えるから理想的な微分回路ではないが、初期に当該回路の過渡応答時間程度に急速に最大波高値に一旦達してから初期とは違って緩やかに減少する微分波形に類似した波形が論理信号ＬＳ２と同期して生じるのであれば効果は同様である。このような波形も今後は微分波形と称しておく。さて、四端子絶縁ゲート電界効果トランジスタＦＴＸ３については、オフ状態であるべきであるが、この微分波形によってその第二ゲートＧ３２に正方向の電位が過渡的にではあるが印加されることになるのでオン状態になることが懸念される。しかし、四端子絶縁ゲート電界効果トランジスタＦＴＸ３の第一ゲートＧ３１の電位がローレベル（ＶＬ）であるので第二ゲートＧ３２から見た閾値電圧は高くなっており完全にオン状態になることは避けられている。また、微分波形が消えて定常状態になればもちろん四端子絶縁ゲート電界効果トランジスタＦＴＸ３はオフ状態になっている。
【００２５】
次に論理信号ＬＳ１により四端子絶縁ゲート電界効果トランジスタＦＴＸ３がオフ状態からオン状態になったとする。この場合も同様に、Ｇ３１とＧ３２間の容量ＣＧ３と抵抗Ｒ３４とで構成される微分回路によりＧ３２には論理信号ＬＳ１の微分波形が生じ、これは四端子絶縁ゲート電界効果トランジスタＦＴＸ３の電流を増強するように働く。さて、ＦＴＸ４の第二ゲートＧ４２にもこの微分波形が印加される。これは従来の欠点、すなわち四端子絶縁ゲート電界効果トランジスタＦＴＸ４のソース（ノードＭ）もドレイン（出力ノードＯＵＴ）もその電位がＶＬに低下するため、ドレインとＧ４２間の容量およびソースとＧ４２間の容量によりＧ４２の電位が過渡的に低下してしまうこと、を相殺するように働く。すなわち、従来構成の欠点であった四端子絶縁ゲート電界効果トランジスタＦＴＸ４の電流駆動能力の低下を防止する。同様な効果は図２の従来構成において四端子絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４の第二ゲートＧ３２とＧ４２間を外部容量ＣＧＧで接続した図４の構成でも得られる。
【００２６】
図４は、本発明の第二の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ３およびＦＴＸ４はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ３およびＶＴＣ４はそれぞれ閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ３およびＲ４は抵抗であり、ＣＧＧは容量である。
【００２７】
ここで、外部容量とは意図的に構成された容量を意味する。さらにまた、図５のように四端子絶縁ゲート電界効果トランジスタＦＴＸ３の第一ゲートＧ３１と四端子絶縁ゲート電界効果トランジスタＦＴＸ４の第二ゲートＧ４２を外部容量ＣＦＴで接続しても良い。
図５は、本発明の第三の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
図３の実施例にさらに容量ＣＦＴを追加したものである。
さらに図４と図５の構成を組み合わせた図６の構成でも良い。
図６は、本発明の第四の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
図４の実施例にさらに容量ＣＦＴを追加したものである。
【００２８】
これら構成においては、入力ノードＩＮ１の微分波形がＧ４２に生じるので従来の欠点を軽減できる。さらにまたＧ４２を、外部容量ＣＫを通してクロックまたはパルス電圧源が接続されるパルス電源ノードＶＣＫに接続した図７乃至図１０の構成も考えられる。
図７は、本発明の第五の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
図３の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
図８は、本発明の第六の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
図４の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
図９は、本発明の第七の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
図５の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
図１０は、本発明の第八の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
図６の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
【００２９】
この場合、パルス電源ノードＶＣＫには入力ノードＩＮ１への論理信号入力と同期したパルスが印加されるのが望ましい。なお、図４乃至図１０において各ゲートの名称は図３と同様である。以上の構成の要点は入力ノードＩＮ１に印加された論理信号に同期した微分波形が四端子絶縁ゲート電界効果トランジスタＦＴＸ４の第二ゲートに生じるようにすると言うことである。
【００３０】
さらに、第十一図のような構成でも同様効果を得ることが出来る。すなわち、図３乃至図１０の四端子絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４の代わりに四個の四端子二重絶縁ゲート電界効果トランジスタ、四端子絶縁ゲート電界効果トランジスタＦＴＸ５乃至ＦＴＸ８を用い、ＦＴＸ５とＦＴＸ６を縦積み接続し（結節点はＭ５６）、またＦＴＸ７とＦＴＸ８を縦積み接続し（結節点はＭ７８）、ＦＴＸ５とＦＴＸ７のソースを第二の電圧源が接続されるノードＶＳＳに接続し、ＦＴＸ６とＦＴＸ８のドレインを出力ノードＯＵＴに接続する。このとき、ＦＴＸ５とＦＴＸ７の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ３のそれと同じにし、またＦＴＸ６とＦＴＸ８の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ４のそれと同じにするのが望ましい。これは、入力ノードを駆動する外部回路から見た各入力ノードの特性を図３乃至図１０の場合とほぼ同等にすることによってその外部回路での遅延が、それらの場合に比べて顕著に増加しないようにするためである。
【００３１】
そうして、四端子絶縁ゲート電界効果トランジスタＦＴＸ５とＦＴＸ７の各々第一ゲートＧ５１とＧ７１を接続して入力ノードＩＮ１に接続し、四端子絶縁ゲート電界効果トランジスタＦＴＸ６とＦＴＸ８の各々第一ゲートＧ６１とＧ８１を接続して入力ノードＩＮ２に接続する。さらに、四端子絶縁ゲート電界効果トランジスタＦＴＸ５とＦＴＸ８の各々第二ゲートＧ５２とＧ８２を接続し、かつ抵抗Ｒ５８を通して閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ５８に接続し、また四端子絶縁ゲート電界効果トランジスタＦＴＸ６とＦＴＸ７の各々第二ゲートＧ６２とＧ７２を接続し、かつ抵抗Ｒ６７を通して閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ６７に接続する。さて、入力ノードＩＮ２が先にハイレベルになったとする。そうすると、四端子絶縁ゲート電界効果トランジスタＦＴＸ６とＦＴＸ７はオン状態になる。次に入力ノードＩＮ１がハイレベルになった時、その微分波形は四端子絶縁ゲート電界効果トランジスタＦＴＸ５の第二ゲートＧ５２とＦＴＸ８の第二ゲートＧ８２生じる。そのため、四端子絶縁ゲート電界効果トランジスタＦＴＸ６は従来と同様に電流駆動能力が過渡的に低下するが、ＦＴＸ８はこの微分波形によってその低下が軽減される。したがって、出力ノードＯＵＴをＶＨからＶＬに下げる場合に、四端子絶縁ゲート電界効果トランジスタＦＴＸ８とＦＴＸ７を通しての電流駆動能力がＦＴＸ５とＦＴＸ６を通しての電流駆動能力低下を補うように働き、これら両者の動作の組み合わせで、図２の回路における従来の欠点を軽減することが出来る。
【００３２】
さらに、第十二図ように、四端子絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４と同じ導電形の四端子二重絶縁ゲート電界効果トランジスタ、四端子絶縁ゲート電界効果トランジスタＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８（第十二図乃至第十五図において、各ゲートの名称は第十一図と同様とする）を用い、ＦＴＸ５とＦＴＸ６を縦積み接続し、またＦＴＸ７とＦＴＸ８を縦積み接続し、ＦＴＸ５とＦＴＸ７のソースを第二の電圧源が接続される電源ノードＶＳＳに接続し、ＦＴＸ６とＦＴＸ８のドレインを出力ノードＯＵＴに接続する。今度は、ＦＴＸ５とＦＴＸ８の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ３のそれと同じにし、またＦＴＸ６とＦＴＸ７の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ４のそれと同じにする。これは、入力ノードを駆動する外部回路から見た各入力ノードの特性を同等にすることによってその外部回路での遅延が増加しないようにするのが望ましいためである。そうして、ＦＴＸ５とＦＴＸ８の各々第一ゲートＧ５１とＧ８１を接続して入力ノードＩＮ１に接続し、ＦＴＸ６とＦＴＸ７の各々第一ゲートＧ６１とＧ７１を接続して入力ノードＩＮ２に接続する。さらに、ＦＴＸ５乃至ＦＴＸ８の各々第二ゲートＧ５２乃至Ｇ８２は抵抗Ｒ５２乃至Ｒ８２を通して閾値電圧制御電圧源が接続される閾値電圧制御ノード、ＶＴＣ５２、ノＶＴＣ６２、ＶＴＣ７２およびＶＴＣ８２に各々接続する。さて、入力ノードＩＮ２が先にハイレベルになったとする。そうすると、四端子絶縁ゲート電界効果トランジスタＦＴＸ６とＦＴＸ７は先にオン状態になる。次に入力ノードＩＮ１がハイレベルになった時、その微分波形は四端子絶縁ゲート電界効果トランジスタＦＴＸ５の第二ゲートＧ５２とＦＴＸ８の第二ゲートＧ８２生じる。そのため、四端子絶縁ゲート電界効果トランジスタＦＴＸ６は従来と同様に電流駆動能力が過渡的に低下するが、ＦＴＸ８はこの微分波形によってその低下が軽減され、第十一図と同様に、これら両者の動作の組み合わせで、従来の欠点を軽減することが出来る。このような構成では、四端子絶縁ゲート電界効果トランジスタＦＴＸ５乃至ＦＴＸ８の各第二ゲートの接続の組み合わせは種々考えられるが、具体的には実施例で示す。
【発明を実施するための最良の形態】
【００３３】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例】
【００３４】
本発明の第一の実施例を図３に示す。図３に示す二入力のＣＭＯＳ−ＮＡＮＤゲート回路において、Ｐ形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１およびＦＴＸ２は並列接続され、そのソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、またそのドレインは出力ノードＯＵＴに接続されている。またＮ形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４は縦積み接続されており、ＦＴＸ３のソースは第一の電圧源が接続される電源ノードＶＳＳに接続され、ＦＴＸ４のドレインは出力ノードＯＵＴに接続されている。ＦＴＸ３のドレインとＦＴＸ４のソースが接続されている結節点をノードＭとする。さらに、ＦＴＸ１とＦＴＸ３の各第一ゲートＧ１１およびＧ３１とを接続して第一の入力ノードＩＮ１に接続し、またＦＴＸ２とＦＴＸ４の各第一ゲートＧ２１およびＧ４１とを接続して第二の入力ノードＩＮ２に接続する。上記ＦＴＸ１およびＦＴＸ２の各第二ゲートＧ１２およびＧ２２は、それぞれＲ１およびＲ２を通して各々の閾値電圧制御電圧源が接続される閾値電圧制御ノード、ＶＴＣ１およびＶＴＣ２に接続されている。一方、上記ＦＴＸ３、ＦＴＸ４の各第二ゲートＧ３２、Ｇ４２は共通接続され、さらに共通抵抗Ｒ３４を通して閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ３４に接続されている。
【００３５】
本発明の第二の実施例を図４に示す。図において、Ｐ形の第一の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１とＰ形の第二の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ２は並列接続されている。その共通接続されたソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、また共通接続されたドレインは出力ノードＯＵＴに接続されている。またＮ形の第三の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３およびＮ形の第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４は縦積み接続されている。ＦＴＸ３のソースは第二の電圧源が接続される電源ノードＶＳＳに接続され、ＦＴＸ４のドレインは出力ノードＯＵＴに接続されている。ＦＴＸ１とＦＴＸ３の各第一ゲートＧ１１およびＧ３１とは接続されて第一の入力ノードＩＮ１に接続され、またＦＴＸ２とＦＴＸ４の各第一ゲートＧ２１およびＧ４１とは接続されて第二の入力ノードＩＮ２に接続されている。上記ＦＴＸ１、ＦＴＸ２、ＦＴＸ３、およびＦＴＸ４の各第二ゲートＧ１２、Ｇ２２、Ｇ３２、およびＧ４２は各々抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４を通して各々の閾値電圧制御電圧源が接続される閾値電圧制御ノード、ＶＴＣ１、ＶＴＣ２、ＶＴＣ３、およびＶＴＣ４に接続されている。さらに、Ｇ３２とＧ４２は外部容量ＣＧＧで接続される。
【００３６】
本発明の第三の実施例を図５に示す。図５に示す二入力のＣＭＯＳ−ＮＡＮＤゲート回路において、Ｐ形の第一および第二の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１およびＦＴＸ２は並列接続され、そのソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、またそのドレインは出力ノードＯＵＴに接続されている。またＮ形の第三および第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３およびＦＴＸ４は縦積み接続されており、ＦＴＸ３のソースは第一の電圧源が接続される電源ノードＶＳＳに接続され、ＦＴＸ４のドレインは出力ノードＯＵＴに接続されている。さらに、ＦＴＸ１とＦＴＸ３の各第一ゲートＧ１１およびＧ３１とは接続されて第一の入力ノードＩＮ１に接続され、またＦＴＸ２とＦＴＸ４の各第一ゲートＧ２１およびＧ４１とは接続されて第二の入力ノードＩＮ２に接続されている。上記ＦＴＸ１およびＦＴＸ２の各第二ゲートＧ１２およびＧ２２は、それぞれＲ１およびＲ２を通して各々の閾値電圧制御電圧源が接続される閾値電圧制御ノード、ＶＴＣ１およびＶＴＣ２に接続されている。一方、上記ＦＴＸ３、ＦＴＸ４の各第二ゲートＧ３２、Ｇ４２は共通接続され、共通抵抗Ｒ３４を通して閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ３４に接続されている。さらに、ＦＴＸ３の第一ゲートＧ３１とＦＴＸ４の第二ゲートＧ４２とは外部容量ＣＦＴで接続されている。
【００３７】
本発明の第四の実施例を図６に示す。図において、Ｐ形の第一の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ１とＰ形の第二の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ２は並列接続されている。その共通接続されたソースは第一の電圧源が接続される電源ノードＶＤＤに接続され、また共通接続されたドレインは出力ノードＯＵＴに接続されている。またＮ形の第三の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ３および  Ｎ形の第四の四端子二重絶縁ゲート電界効果トランジスタＦＴＸ４は縦積み接続されている。ＦＴＸ３のソースは第二の電圧源が接続される電源ノードＶＳＳに接続され、ＦＴＸ４のドレインは出力ノードＯＵＴに接続されている。ＦＴＸ１とＦＴＸ３の各第一ゲートＧ１１およびＧ３１とは接続されて第一の入力ノードＩＮ１に接続され、またＦＴＸ２とＦＴＸ４の各第一ゲートＧ２１およびＧ４１とは接続されて第二の入力ノードＩＮ２に接続されている。上記ＦＴＸ１、ＦＴＸ２、ＦＴＸ３、およびＦＴＸ４の各第二ゲートＧ１２、Ｇ２２、Ｇ３２、およびＧ４２は各々抵抗Ｒ１、Ｒ２、Ｒ３、およびＲ４を通して各々の閾値電圧制御電圧源が接続される閾値電圧制御ノード、ＶＴＣ１、ＶＴＣ２、ＶＴＣ３、およびＶＴＣ４に接続されている。さらに、Ｇ３２とＧ４２は外部容量ＣＧＧで接続され、Ｇ３１とＧ４２とは外部容量ＣＦＴで接続されている。
【００３８】
本発明の第五乃至第八の実施例を図７乃至図１０に示す。それぞれ、図３乃至図６の実施例において、さらにＦＴＸ４の第二ゲートＧ４２をクロックまたはパルス電圧源が接続されるパルス電源ノードＶＣＫに外部容量ＣＣＫで接続した実施例である。
本発明の第九の実施例を第１１図に示す。
図１１は、本発明の第九の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ６７およびＶＴＣ５８はそれぞれ閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ５８およびＲ６７は抵抗である。
【００３９】
ＦＴＸ１とＦＴＸ２については上記実施例と同様であるが、ＦＴＸ３およびＦＴＸ５の代わりにそれらと同じ導電形の四個の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５乃至ＦＴＸ８を用い、ＦＴＸ５とＦＴＸ６とは縦積み接続され（結節点はＭ５６）、またＦＴＸ７とＦＴＸ８とは縦積み接続され（結節点はＭ５６）、ＦＴＸ５とＦＴＸ７のソースは第二の電圧源が接続される電源ノードＶＳＳに接続され、ＦＴＸ６とＦＴＸ８のドレインは出力ノードＯＵＴに接続されている。この場合、ＦＴＸ５とＦＴＸ７の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ３のそれと同じにし、またＦＴＸ６とＦＴＸ８の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ４のそれと同じにするのが望ましい。これは、入力ノードを駆動する外部回路から見た各入力ノードの特性を図３乃至図１０の場合とほぼ同等にすることによってその外部回路での遅延がそれらの場合と比較して顕著に増加しないようにするためである。さらに、ＦＴＸ５とＦＴＸ７の各々第一ゲートＧ５１とＧ７１とは共通接続され、さらに入力ノードＩＮ１に接続され、ＦＴＸ６とＦＴＸ８の各々第一ゲートＧ６１とＧ８１とは共通接続され、さらに入力ノードＩＮ２に接続されている。またＦＴＸ５とＦＴＸ８の各々第二ゲートＧ５２とＧ８２とは共通接続され、かつさらに抵抗Ｒ５８を通して閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ５８に接続され、またＦＴＸ６とＦＴＸ７の各々第二ゲートＧ６２とＧ７２とは接続され、かつさらに抵抗Ｒ６７を通して閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ６７に接続されている。
【００４０】
本発明の第十の実施例を第１２図に示す。
図１２は、本発明の第十の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ５、ＶＴＣ６、ＶＴＣ７およびＶＴＣ８は閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ５、Ｒ６、Ｒ７およびＲ８は抵抗である。
【００４１】
第１１図の実施例と同様に、四個の同じ導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８を用い、ＦＴＸ５とＦＴＸ６とは縦積み接続され、またＦＴＸ７とＦＴＸ８とは縦積み接続され、ＦＴＸ５とＦＴＸ７のソースは第二の電圧源が接続されるノードＶＳＳに接続され、ＦＴＸ６とＦＴＸ８のドレインは出力ノードＯＵＴに接続されている。今度は、ＦＴＸ５とＦＴＸ８の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ３のそれと同じにし、またＦＴＸ６とＦＴＸ７の電流駆動能力を合わせたもの、すなわちチャネル幅の合計はＦＴＸ４のそれと同じにするのが望ましい。これは、入力ノードを駆動する外部回路から見た各入力ノードの特性をほぼ同等にすることによってその外部回路での遅延が顕著に増加しないようにするためである。さらに、ＦＴＸ５とＦＴＸ８の各々第一ゲートＧ５１とＧ８１とは共通接続されて入力ノードＩＮ１に接続され、ＦＴＸ６とＦＴＸ７の各々第一ゲートＧ６１とＧ７１とは共通接続されて入力ノードＩＮ２に接続されている。さらに、ＦＴＸ５乃至ＦＴＸ８の各々第二ゲートＧ５２、Ｇ６２、Ｇ７２およびＧ８２は抵抗Ｒ５、Ｒ６、Ｒ７およびＲ８を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノード、ＶＴＣ５、ＶＴＣ６、ＶＴＣ７およびＶＴＣ８に各々接続されている。
【００４２】
このような構成では、ＦＴＸ５乃至ＦＴＸ８の各第二ゲートの接続の組み合わせは種々考えられるが、具体的には以下の実施例で示す。
本発明の第十一の実施例を第１３図に示す。
図１３は、本発明の第十一の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ５６、およびＶＴＣ７８は閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ５６およびＲ７８は抵抗である。
ＦＴＸ５とＦＴＸ６の第二ゲートＧ５２とＧ６２とは共通接続され、かつさらに抵抗Ｒ５６を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ５６に接続され、またＦＴＸ７とＦＴＸ８の第二ゲートＧ７２とＧ８２とは共通接続され、かつさらに抵抗Ｒ７８を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ７８に接続さている。
【００４３】
本発明の第十二の実施例を第１４図に示す。
図１４は、本発明の第十二の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ６７、およびＶＴＣ５８はそれぞれ閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ６７およびＲ５８は抵抗である。
ＦＴＸ５とＦＴＸ８の第二ゲートＧ５２とＧ８２とは共通接続され、かつさらに抵抗Ｒ５８を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ５８に接続され、またＦＴＸ６とＦＴＸ７の第二ゲートＧ６２とＧ７２とは共通接続され、かつさらに抵抗Ｒ６７を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ６７に接続さている。
【００４４】
本発明の第十三の実施例を第１５図に示す。
図１５は、本発明の第十二の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図中、ＩＮは入力ノード、ＯＵＴは出力ノードであり、ＶＤＤおよびＶＳＳはそれぞれ第一および第二の電圧源に接続するための電源ノードである。ＦＴＸ１およびＦＴＸ２は同一導電形の四端子二重絶縁ゲート電界効果トランジスタ、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７およびＦＴＸ８はＦＴＸ１およびＦＴＸ２とは反対導電形の四端子絶縁ゲート電界効果トランジスタ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ６７、およびＶＴＣ５８はそれぞれ閾値電圧制御ノードであり、さらにＲ１、Ｒ２、Ｒ６７およびＲ５８は抵抗である。
ＦＴＸ５とＦＴＸ７の第二ゲートＧ５２とＧ７２とは共通接続され、かつさらに抵抗Ｒ５７を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ５７に接続され、またＦＴＸ６とＦＴＸ８の第二ゲートＧ６２とＧ８２とは共通接続され、かつさらに抵抗Ｒ６８を通してそれらの閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＴＣ６８に接続さている。
なお、上記説明で用いた各抵抗は通常の絶縁ゲート電界効果トランジスタあるいは四端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗で実現することが出来ることは無論である。
【図面の簡単な説明】
【００４５】
【図１】従来の四端子二重絶縁ゲート電界効果トランジスタをＸＤＸＭＯＳ構成で用いたＣＭＯＳ−インバータ回路を示す。
【図２】従来の四端子二重絶縁ゲート電界効果トランジスタを用いたＸＤＸＭＯＳ構成を応用したＣＭＯＳ−インバータ回路を示す。
【図３】本発明の第一の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【図４】本発明の第二の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【図５】本発明の第三の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図３の実施例にさらに容量ＣＦＴを追加したものである。
【図６】本発明の第四の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図４の実施例にさらに容量ＣＦＴを追加したものである。
【図７】本発明の第五の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図３の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
【図８】本発明の第六の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図４の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
【図９】本発明の第七の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図５の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
【図１０】本発明の第八の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。図６の実施例にさらに容量ＣＣＫを追加し、ＦＴＸ４の第二ゲートＧ４２とクロックまたはパルス電圧源接続されるパルス電源ノードＶＣＫとを接続したものである。
【図１１】本発明の第九の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【図１２】本発明の第十の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【図１３】本発明の第十一の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【図１４】本発明の第十二の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【図１５】本発明の第十三の実施例である二入力ＣＭＯＳ−ＮＡＮＤゲート回路である。
【符号の説明】
【００４６】
ＦＴＸ１、ＦＴＸ２：四端子絶縁ゲート電界効果トランジスタ
ＧＰ１、Ｇ１１、Ｇ２１：四端子絶縁ゲート電界効果トランジスタの第一ゲート
ＧＰ２、Ｇ１２、Ｇ２２：四端子絶縁ゲート電界効果トランジスタの第二ゲート
ＦＴＸ３、ＦＴＸ４、ＦＴＸ５、ＦＴＸ６、ＦＴＸ７、ＦＴＸ８：反対導電形の四端子絶縁ゲート電界効果トランジスタ
ＧＮ１、Ｇ３１、Ｇ４１、Ｇ５１、Ｇ６１、Ｇ７１、Ｇ８１：反対導電形の四端子絶縁ゲート電界効果トランジスタの第一ゲート
ＧＮ２、Ｇ３２、Ｇ４２、Ｇ５２、Ｇ６２、Ｇ７２、Ｇ８２：反対導電形の四端子絶縁ゲート電界効果トランジスタの第二ゲート
ＣＧ３、ＣＧ４、ＣＧＧ、ＣＦＴ、ＣＣＫ：容量
ＲＰ、ＲＮ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ５６、Ｒ５７、Ｒ５８、Ｒ６７、Ｒ６８、Ｒ７８：抵抗
ＶＤＤ、ＶＳＳ：電源ノード
ＶＴＣＮ、ＶＴＣＰ、ＶＴＣ１、ＶＴＣ２、ＶＴＣ３、ＶＴＣ４、ＶＴＣ５、ＶＴＣ６、ＶＴＣ７、ＶＴＣ８、ＶＴＣ３４、ＶＴＣ５６、ＶＴＣ５７、ＶＴＣ５８、ＶＴＣ６７、ＶＴＣ６８、ＶＴＣ７８：閾値電圧制御ノード
ＶＣＫ：  パルス電源ノード
【図１】
2008053918.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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