(57)【要約】【課題】隣り合う浮遊ゲート電極間の電気的接続を防ぐことができるようにする。【解決手段】多結晶シリコン層４の高さを９５［ｎｍ」程度と従来に比較して低く形成し、ＮＯＮＯＮ膜５およびポリシラザン膜１５ｂおよびシリコン酸化膜１５ａをエッチング処理するときに、多結晶シリコン層４およびＮＯＮＯＮ膜５間の選択比条件を１：１．５〜２の範囲となる所定条件でエッチング処理する。【選択図】図３
2008098503.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極層を形成する工程と、
前記浮遊ゲート電極層、前記ゲート絶縁膜および前記半導体基板に対して所定方向に沿って溝部を形成し前記浮遊ゲート電極層およびゲート絶縁膜を複数に分断する工程と、
上面が前記浮遊ゲート電極層上面よりも下方に位置すると共に前記ゲート絶縁膜の上面よりも上方に位置するように前記溝部内に素子分離絶縁膜を形成する工程と、
前記浮遊ゲート電極層、前記素子分離絶縁膜を覆うように酸化膜層および窒化膜層の積層構造からなるゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜の上に制御ゲート電極層を形成する工程と、
前記所定方向に対して交差する交差方向に沿って前記制御ゲート電極層を除去し当該制御ゲート電極層を複数に分断する工程と、
浮遊ゲート電極層およびゲート間絶縁膜間の選択比条件を１：１．５〜２の範囲内の所定条件として、前記制御ゲート電極層が分断された分断領域において前記ゲート間絶縁膜および前記素子分離絶縁膜をエッチングする工程と、
前記制御ゲート電極層および前記ゲート間絶縁膜を分断した領域下に位置する浮遊ゲート電極層を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチング工程では、前記素子分離絶縁膜を、前記所定方向に沿った前記素子分離絶縁膜の側壁の中央部の前記ゲート絶縁膜からの高さが前記側壁の端部の高さより低くなるよう形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に９０［ｎｍ］の膜厚で浮遊ゲート電極層を形成する工程と、
前記浮遊ゲート電極層、前記ゲート絶縁膜および前記半導体基板に対して所定方向に沿って溝部を形成し前記浮遊ゲート電極層およびゲート絶縁膜を複数に分断する工程と、
上面が前記浮遊ゲート電極層上面から７０［ｎｍ］以下の段差を有して当該浮遊ゲート電極層上面より下方に位置すると共に前記ゲート絶縁膜の上面よりも上方に位置するように前記溝部内に素子分離絶縁膜を形成する工程と、
前記浮遊ゲート電極層、前記素子分離絶縁膜を覆うようにゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜の上に制御ゲート電極層を形成する工程と、
前記所定方向に対して交差する交差方向に沿って前記制御ゲート電極層を除去し当該制御ゲート電極層を複数に分断する工程と、
前記制御ゲート電極層が分断された分断領域において前記ゲート間絶縁膜および前記素子分離絶縁膜を除去する工程であって、前記所定方向に沿った前記素子分離絶縁膜の側壁の中央部の前記ゲート絶縁膜からの高さが前記側壁の端部の高さより低くなるよう前記素子分離絶縁膜を除去する工程と、
前記制御ゲート電極層および前記ゲート間絶縁膜を分断した領域下に位置する前記浮遊ゲート電極層を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記溝部内に素子分離絶縁膜を形成する工程では、当該素子分離絶縁膜の上端部の高さが前記半導体基板の表面上から３５［ｎｍ］以下の高さとなるように形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
素子領域および素子分離領域が所定方向に沿って複数形成された半導体基板と、
複数の前記素子領域上にそれぞれにゲート絶縁膜を介して形成された浮遊ゲート電極であって、前記所定方向に沿って所定間隔で複数形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲート電極であって、前記所定方向と交差する方向に前記所定間隔で複数形成され、それぞれ前記所定方向と交差する方向に隣接する前記浮遊ゲート電極間にわたり形成された制御ゲート電極と、
前記素子分離領域に形成された素子分離絶縁膜であって、上端部が前記ゲート絶縁膜の上面よりも上方に位置するように形成され、前記制御ゲート電極間において、前記所定方向に沿った側壁の中央部の前記半導体基板からの高さが前記側壁の端部の高さより低くなるよう形成されると共に、上面の中央部が前記半導体基板の表面よりも下方に位置するように形成された素子分離絶縁膜とを具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離絶縁膜により分離された浮遊ゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置としての例えばフラッシュメモリ装置においては、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を形成することに先行してゲート電極層（浮遊ゲート電極層）を形成するプロセスが使用されている。このプロセスは、ゲート先作りプロセスと称されている。このプロセスは、半導体基板の主表面上にゲート絶縁膜を形成し、その上にゲート電極層（浮遊ゲート電極層）を形成し、その後、半導体基板の主表面内の所定方向に沿って溝部を形成することによりトランジスタのゲート絶縁膜およびゲート電極層を加工するプロセスである（例えば、特許文献１参照）。
【０００３】
この特許文献１に開示されているプロセスによれば、シリコン基板の上にトンネル絶縁膜を熱酸化法により形成し、不純物がドープされた多結晶シリコン層を浮遊ゲート電極層として形成し、さらにＣＭＰ(Chemical Mechanical Polish)法による平坦化処理の際のストッパ膜となるシリコン窒化膜を形成し、ＲＩＥ(Reactive Ion Etching)法によるエッチング処理の際のマスク材となるシリコン酸化膜を減圧ＣＶＤ法（ＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapor Deposition)法）により形成する。その後、ＲＩＥ法によりこれらのシリコン酸化膜、シリコン窒化膜、多結晶シリコン層、トンネル絶縁膜を順次エッチング処理して加工し、さらにシリコン基板をエッチング処理して溝部を形成している。
【０００４】
その後、数工程を経て溝部にシリコン酸化膜をプラズマＣＶＤ法により堆積して素子分離溝を完全に埋込み、当該シリコン酸化膜をＣＭＰ法によりシリコン窒化膜の上面で平坦化処理し、その後、ストッパ膜となるシリコン窒化膜を除去する。これにより浮遊ゲート電極およびゲート絶縁膜並びに素子分離絶縁膜を加工形成している。
【０００５】
特許文献１に開示されている製造方法を適用するときには、半導体基板の主表面上に各膜を所定の膜厚で堆積し、主表面上のある所定方向に沿って溝部を形成し当該溝部に素子分離絶縁膜を埋込み、所定方向に対して表面内で交差する交差方向に沿って電気的導電性の強い不純物ドープ多結晶シリコン層を除去し、隣接する多結晶シリコン層を分離加工することにより半導体基板の主表面上に対して２次元的に浮遊ゲート電極を形成する。これにより、半導体基板の主表面上に効率よく浮遊ゲート電極を形成できる。
【０００６】
この方法を適用するときには、半導体基板の主表面上の多結晶シリコン層を除去することで所定方向および交差方向に浮遊ゲート電極を２次元的に構成できるものの、素子分離絶縁膜の上面をゲート絶縁膜の形成面（上面）よりも高く形成する必要があるため、隣接する素子分離絶縁膜間に形成された多結晶シリコン層を除去しようとしても素子分離絶縁膜の側壁に沿った溝部の形成方向（所定方向）に沿って残留してしまう。すると、所定方向に隣り合う浮遊ゲート電極が電気的に導通接続されてしまい不具合を生じてしまう。特に、近年、回路設計ルールの縮小化に伴い、素子分離絶縁膜間に形成される浮遊ゲート電極層の幅寸法が狭くなってきている。このため、アスペクト比が高くなり浮遊ゲート電極層を分断するための条件がますます厳しくなってきている。
【特許文献１】特開２００２−１１０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、隣り合う浮遊ゲート電極間の電気的導通を防ぐことができるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極層を形成する工程と、前記浮遊ゲート電極層、前記ゲート絶縁膜および前記半導体基板に対して所定方向に沿って溝部を形成し前記浮遊ゲート電極層およびゲート絶縁膜を複数に分断する工程と、上面が前記浮遊ゲート電極層上面よりも下方に位置すると共に前記ゲート絶縁膜の上面よりも上方に位置するように前記溝部内に素子分離絶縁膜を形成する工程と、前記浮遊ゲート電極層、前記素子分離絶縁膜を覆うように酸化膜層および窒化膜層の積層構造からなるゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜の上に制御ゲート電極層を形成する工程と、前記所定方向に対して交差する交差方向に沿って前記制御ゲート電極層を除去し当該制御ゲート電極層を複数に分断する工程と、浮遊ゲート電極層およびゲート間絶縁膜間の選択比条件を１：１．５〜２の範囲内の所定条件として、前記制御ゲート電極層が分断された分断領域において前記ゲート間絶縁膜および前記素子分離絶縁膜をエッチングする工程と、前記制御ゲート電極層および前記ゲート間絶縁膜を分断した領域下に位置する浮遊ゲート電極層を除去する工程とを備えたことを特徴としている。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に９０［ｎｍ］の膜厚で浮遊ゲート電極層を形成する工程と、前記浮遊ゲート電極層、前記ゲート絶縁膜および前記半導体基板に対して所定方向に沿って溝部を形成し前記浮遊ゲート電極層およびゲート絶縁膜を複数に分断する工程と、上面が前記浮遊ゲート電極層上面から７０［ｎｍ］以下の段差を有して当該浮遊ゲート電極層上面より下方に位置すると共に前記ゲート絶縁膜の上面よりも上方に位置するように前記溝部内に素子分離絶縁膜を形成する工程と、前記浮遊ゲート電極層、前記素子分離絶縁膜を覆うようにゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜の上に制御ゲート電極層を形成する工程と、前記所定方向に対して交差する交差方向に沿って前記制御ゲート電極層を除去し当該制御ゲート電極層を複数に分断する工程と、前記制御ゲート電極層が分断された分断領域において前記ゲート間絶縁膜および前記素子分離絶縁膜を除去する工程であって、前記所定方向に沿った前記素子分離絶縁膜の側壁の中央部の前記ゲート絶縁膜からの高さが前記側壁の端部の高さより低くなるよう前記素子分離絶縁膜を除去する工程と、前記制御ゲート電極層および前記ゲート間絶縁膜を分断した領域下に位置する前記浮遊ゲート電極層を除去する工程とを備えたことを特徴とする。
【００１０】
本発明の半導体装置は、素子領域および素子分離領域が所定方向に沿って複数形成された半導体基板と、複数の前記素子領域上にそれぞれにゲート絶縁膜を介して形成された浮遊ゲート電極であって、前記所定方向に沿って所定間隔で複数形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲート電極であって、前記所定方向と交差する方向に前記所定間隔で複数形成され、それぞれ前記所定方向と交差する方向に隣接する前記浮遊ゲート電極間にわたり形成された制御ゲート電極と、前記素子分離領域に形成された素子分離絶縁膜であって、上端部が前記ゲート絶縁膜の上面よりも上方に位置するように形成され、前記制御ゲート電極間において、前記所定方向に沿った側壁の中央部の前記半導体基板からの高さが前記側壁の端部の高さより低くなるよう形成されると共に、上面の中央部が前記半導体基板の表面よりも下方に位置するように形成された素子分離絶縁膜とを具備したことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、隣り合う浮遊ゲート電極間の電気的接続を防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体装置の製造方法を、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の製造方法に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１３】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
この図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１４】
図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１５】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１６】
図２は、メモリセル領域の一部（図１のＡ１領域）のレイアウトパターンを示す平面図である。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離形成されている。
【００１７】
ワード線ＷＬが、素子領域Ｓａと直交する図２中Ｘ方向に沿って形成されている。このワード線ＷＬは、制御ゲート電極ＣＧ（図３参照）としての機能を奏するもので、図２中のゲート電極形成領域ＧＣに構成されている。ワード線ＷＬは、図２中のＹ方向に複数本離間して形成されており、複数本のワード線ＷＬはゲート電極分離領域ＧＶに埋め込まれる層間絶縁膜（図示せず）によってＹ方向に対して互いに電気的に分離されている。
【００１８】
また、ビット線コンタクトＣＢ側の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿って形成されている。本実施形態の特徴には関係しないため詳述しないが、選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢを挟んで一対形成されており、一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１９】
ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍの浮遊ゲート電極ＦＧが構成されている。この浮遊ゲート電極ＦＧは、Ｘ方向に並設されていると共にＹ方向に並設されている。ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設された浮遊ゲート電極ＦＧの上を渡って形成されている。また、選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており選択ゲート線ＳＧＬ１によって連結されている。
【００２０】
本実施形態においては、メモリセル領域Ｍにおける浮遊ゲート電極ＦＧおよび素子分離領域Ｓｂの製造方法に特徴を備えているため、その部分について詳細説明を行い、周辺回路領域の説明については省略する。以下、メモリセルトランジスタＴｒｍの構造について図３を参照しながら説明する。
【００２１】
図３は、図２に示した平面構造のうちゲート電極形成領域ＧＣの１領域およびゲート電極分離領域ＧＶの１領域内の概略的構造を説明するための斜視図である。尚、図３において、ＮＡＮＤ型のフラッシュメモリ装置が完成したときにはゲート電極分離領域ＧＶ内のシリコン基板２およびゲート絶縁膜３上に層間絶縁膜が形成されるが、本実施形態に係る特徴部分を示すため、層間絶縁膜の構造を省略しており図示していない。また、図３中に示す金属シリサイド層７と層間絶縁膜の上にはバリア膜が形成されるが、このバリア膜の構造も省略しており図示していない。
【００２２】
この図３に示すように、半導体基板としてのｐ型のシリコン基板２の主表面の素子領域Ｓａ上には、ゲート絶縁膜（トンネル絶縁膜）としてのシリコン酸化膜３が形成されている。シリコン酸化膜３の上には、ゲート電極形成領域ＧＣ内において、リン等の不純物がドープされた多結晶シリコン層４、ゲート間絶縁膜およびインターポリ絶縁膜としてのＮＯＮＯＮ(Nitride-Oxide-Nitride-Oxide-Nitride)膜５、リン等の不純物がドープされた多結晶シリコン層６、金属シリサイド層７が順に積層されている。多結晶シリコン層６および金属シリサイド層７が制御ゲート電極層ＣＧとして構成されている。
【００２３】
多結晶シリコン層４は、シリコン酸化膜３の上にＹ方向（所定方向）に沿ってゲート電極分離領域ＧＶにおいて分断されつつ並設するように形成されていると共に、これらの並設された複数の多結晶シリコン層のそれぞれに対してＸ方向（交差方向）にも素子分離領域Ｓｂで分断されつつ並設するように形成されている。ＮＯＮＯＮ膜５は、Ｘ方向に並設された複数の多結晶シリコン層４の上を渡って延設されている。
【００２４】
ゲート電極形成領域ＧＣ内において、多結晶シリコン層４は、電荷を蓄積する層、所謂浮遊ゲート電極ＦＧとして８５［ｎｍ］の膜厚で構成されている。従来、１４０［ｎｍ］程度の膜厚で形成されていたが、この厚さを従来に比較して少なく構成している。また、多結晶シリコン層６および金属シリサイド層７は制御ゲート電極ＣＧ、ワード線ＷＬとして構成されている。隣り合うゲート電極形成領域ＧＣ間の領域となるゲート電極分離領域ＧＶにおいては、シリコン基板２の素子形成領域Ｓａ上にシリコン酸化膜３が形成され、このシリコン酸化膜３の下にはシリコン基板２の表層にソース／ドレイン領域（拡散層）２ａが形成されている。
【００２５】
素子分離領域Ｓｂにおいては、シリコン基板２の上面（表面）内の所定方向（図１のＹ方向）に沿って、多結晶シリコン層４、シリコン酸化膜３、およびシリコン基板２に対して所定の深さで溝部８が形成されている。
【００２６】
この溝部８には素子分離絶縁膜９が埋込まれている。この素子分離絶縁膜９は、ゲート電極形成領域ＧＣおよびゲート電極分離領域ＧＶに渡り、その上部の高さがシリコン基板２上に形成されたシリコン酸化膜３の上面より高くなるように形成されている。この素子分離絶縁膜９は、ゲート電極形成領域ＧＣに形成された第１の素子分離絶縁部９ａと、ゲート電極分離領域ＧＶに形成された第２の素子分離絶縁部９ｂとから構成されている。これらの第１および第２の素子分離絶縁部９ａおよび９ｂは、溝部８に対して同一工程において埋込まれており、その後、第２の素子分離絶縁膜９ｂの上面側が除去された状態で構成されている。
【００２７】
ゲート電極分離領域ＧＶの第２の素子分離絶縁部９ｂは、Ｘ方向に隣接する複数の素子形成領域Ｓａ（活性領域ＡＡ）間を電気的に高抵抗に保持するように形成されており、溝部８の内面に沿って形成されたシリコン酸化膜９ｂａと、当該シリコン酸化膜９ｂａの内側に形成された塗布型酸化膜（塗布型絶縁膜）であるポリシラザン膜９ｂｂとにより構成されている。
【００２８】
ゲート電極分離領域ＧＶの第２の素子分離絶縁部９ｂは、ゲート電極形成領域ＧＣの第１の素子分離絶縁部９ｂとの境界に対してＺ方向（上下方向）に沿うように形成されている。第２の素子分離絶縁部９ｂは、Ｙ方向に沿ってシリコン酸化膜３の上面から上方に向けて突出した側壁９ｅのうち中央部９ｇの上面の高さがゲート電極形成領域ＧＣとの境界部となる側壁縁部９ｃの上面の高さより低くなるようほぼＵ字状に形成されている。
【００２９】
ゲート電極形成領域ＧＣの第１の素子分離絶縁部９ａは、溝部８の内面に沿って形成されたシリコン酸化膜９ａａと、溝部８に対してシリコン酸化膜９ａａの内側に形成されたポリシラザン膜９ａｂとを備えて構成される。これらの第１および第２の素子分離絶縁部９ａおよび９ｂはＹ方向に渡って連続的に構成される。
【００３０】
素子分離領域Ｓｂの第１の素子分離絶縁部９ａの上には、ＮＯＮＯＮ膜５、多結晶シリコン層６、金属シリサイド層７、シリコン窒化膜１０が積層されることにより構成されている。図３に示すように、ＮＯＮＯＮ膜５は、ゲート電極形成領域ＧＣに形成された多結晶シリコン層４、および第１の素子分離絶縁部９ａを覆うように形成されている。また、ゲート電極分離領域ＧＶに形成されたＮＯＮＯＮ膜５は、ゲート電極分離領域ＧＶとゲート電極形成領域ＧＣとの境界部となる側壁縁部９ｃに沿うように形成されていると共に、ＮＯＮＯＮ膜５の境界上部Ｇａからその下方に位置する第２の素子分離絶縁部９ｂに対して構造的に接触するように例えば略三角形状に形成されている。
【００３１】
ゲート電極分離領域ＧＶにおいては、第２の素子分離絶縁部９ｂの上面は、断面が図３中Ｘ方向に沿って略Ｕ字形状に形成されており、その中央部は、シリコン基板２の表面よりも下方に位置するように形成されている。また、素子領域Ｓａとの境界部分に位置する第２の素子分離絶縁部９ｂの図３中Ｙ方向に沿った側壁９ｅ全体はシリコン基板２の表面から上方に突出するように形成されており、側壁中央部９ｇが最低高さとなるように、断面が図３中Ｙ方向に沿って略Ｕ字形状となるよう構成されている。また、第２の素子分離絶縁部９ｂの中央部９ｄの高さは側壁９ｅや側壁縁部９ｃの高さよりも低くなるように形成されている。
【００３２】
これまで、第２の素子分離絶縁膜９ｂの側壁中央部９ｇが側壁縁部９ｃの高さより低く形成されていないときには、多結晶シリコン層４が第２の素子分離絶縁部９ｂの側壁９ｅの脇に対してＹ方向に沿って隣接する浮遊ゲート電極ＦＧまで残留してしまっていた。
【００３３】
本実施形態に係る構成によれば、多結晶シリコン層４の高さを８５［ｎｍ］の膜厚で従来に比較して低く構成し、第２の素子分離絶縁部９ｂの側壁中央部９ｇの高さが側壁縁部９ｃの高さよりも低くなるように略Ｕ字状に形成されているため、側壁９ｅの脇に対してＹ方向に沿って多結晶シリコン層４が残留しにくくなる。具体的には、図３に示すように、ゲート電極形成領域ＧＣの多結晶シリコン層４および第２の素子分離絶縁部９ｂの側壁９ｅに沿って僅かに残膜４ａが残留する。しかし、図２に示すように、ゲート電極形成領域ＧＣの幅をＷ２と規定したときに、Ｙ方向に沿って残留する残膜４ａを含む幅Ｗ１を幅Ｗ２よりも６［ｎｍ］程度以下に抑制できることが確認できている。
【００３４】
したがって、ゲート電極分離領域ＧＶのＹ方向幅が縮小化されたとしても、導通性の高い多結晶シリコン層４が、隣り合う浮遊ゲート電極ＦＧ間を構造的に接合（結合）しなくなり、隣り合う浮遊ゲート電極ＦＧ間を電気的に導通接続しなくなる。これにより不具合を防止できる。
【００３５】
以下、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域の製造方法について、ゲート先作りプロセス（素子分離領域Ｓｂに先行して浮遊ゲート電極ＦＧを形成するプロセス）を適用して詳細説明を行う。尚、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
【００３６】
図４に示すように、シリコン基板２の上にゲート絶縁膜としてのシリコン酸化膜３を例えば１０［ｎｍ］の膜厚で熱酸化法によって形成する。次に、このシリコン酸化膜３の上に減圧ＣＶＤ(Chemical Vapor Deposition)法によりリン等の不純物がドープされた多結晶シリコン層４を９０［ｎｍ］の膜厚で形成する。尚、この多結晶シリコン層４は、最終的には浮遊ゲート電極ＦＧとなる。次に、多結晶シリコン層４の上に減圧ＣＶＤ法によりシリコン窒化膜１４を形成する。
【００３７】
次に、図５に示すように、シリコン窒化膜１４の上にレジスト１７を塗布しリソグラフィ技術によりパターンニングする。次に、図６に示すように、パターンニングされたレジスト１７をマスクとしてＲＩＥ(Reactive Ion Etching)法によりシリコン窒化膜１４、不純物がドープされた多結晶シリコン層４、シリコン酸化膜３、シリコン基板２をエッチング処理することによって、所定方向（Ｙ方向）に沿った溝部８をＸ方向に離間して平行に複数形成する。これにより、多結晶シリコン層４、シリコン酸化膜３が複数に分断される。その後、レジスト１７をアッシング技術により除去する。
【００３８】
次に、図７に示すように、これらの加工膜の表面を覆うようにＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜１５ａを例えば１５［ｎｍ］の程度の膜厚で形成した後、この上にポリシラザン膜１５ｂを例えば６００［ｎｍ］程度塗布し、さらに酸化性雰囲気内において熱処理を行い、ポリシラザン膜１５ｂをシリコン酸化膜に転換する。尚、これらのシリコン酸化膜１５ａおよびポリシラザン膜１５ｂが前述した素子分離絶縁膜９として構成されるようになる。
【００３９】
次に、図８に示すように、ＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜１５ａおよびポリシラザン膜１５ｂをシリコン窒化膜１４の表面（上面）が露出するまで平坦化処理する。
【００４０】
次に、図９に示すように、ＲＩＥ法によりポリシラザン膜１５ｂおよびシリコン酸化膜１５ａの表面をエッチバックし、ポリシラザン膜１５ｂおよびシリコン酸化膜１５ａの表面の高さと多結晶シリコン層４の上面高さとの差が７０［ｎｍ］以下の段差Ｈ１を形成する。この場合、多結晶シリコンに対して高選択性となる条件下でシリコン酸化膜１５ａおよびポリシラザン膜１５ｂをエッチングする。従来、この段差Ｈ１を１００［ｎｍ］以上としていたが、これを７０［ｎｍ］以下にする。すると、シリコン基板２の上面からのシリコン酸化膜１５ａおよびポリシラザン膜１５ｂの高さを従来に比較して低くすることができる。これにより、後にゲート電極分離領域ＧＶの多結晶シリコン層４を除去するときに当該多結晶シリコン層４を除去処理しやすくなる。
【００４１】
次に、図１０に示すように、減圧ＣＶＤ法によりＮＯＮＯＮ膜５をゲート間絶縁膜として例えば１５〜１７［ｎｍ］程度覆うように形成し、引き続き、その上にリン等の不純物がドープされた多結晶シリコン層６を形成する。次に、図１１に示すように、多結晶シリコン層６の上に減圧ＣＶＤ法によりシリコン窒化膜１６を形成する。
【００４２】
次に、図１２に示すように、シリコン窒化膜１６の上にレジスト１７を塗布し、このレジスト１７をパターンニングする。具体的には、ゲート電極分離領域ＧＶのシリコン窒化膜１６の上面を露出させ、ゲート電極形成領域ＧＣをマスクするようにレジスト１７をパターンニングする。
【００４３】
次に、図１３に示すように、パターンニングされたレジスト１７をマスクとしてＲＩＥ法によりシリコン窒化膜１６を除去することでシリコン窒化膜１６を分断し、アッシング技術によりレジスト１７を除去する。
【００４４】
次に、図１４に示すように、シリコン窒化膜１６をマスクとしてＮＯＮＯＮ膜５に対して高選択性を有する条件下で多結晶シリコン層６をＲＩＥ法によりエッチング処理して分断する。
【００４５】
この後、図１５および図１６に示すように、条件を変更してＮＯＮＯＮ膜５およびポリシラザン膜１５ｂおよびシリコン酸化膜１５ａをエッチング処理する。この場合、ＣＦ系のガスを使用し、多結晶シリコン層４およびＮＯＮＯＮ膜５間の選択比条件を１：１．５〜２の範囲となる条件下でエッチング処理する。
【００４６】
すなわち、図１５に示すように、多結晶シリコン層４の上に形成されたＮＯＮＯＮ膜５を除去する処理を行うと同時に、図１６に示すように、ゲート電極分離領域ＧＶにおけるポリシラザン膜１５ｂおよびシリコン酸化膜１５ａの上部、並びに多結晶シリコン層４をエッチング除去する。このような処理が行われると、多結晶シリコン層４の上面がＸ方向に沿って上側に凸に湾曲する湾曲部４ｂとなるように形成される。
【００４７】
図１５および図１６においては、ポリシラザン膜１５ｂおよびシリコン酸化膜１５ａの上部を除去する前に一旦処理をストップしているように示しているが、これら図１５および図１６は形状変化を理解しやすくするために示したもので、実際にはこれらの処理は同一工程で行われる。
【００４８】
図１６に示すように、多結晶シリコン層４およびＮＯＮＯＮ膜５間の選択比条件を１：１．５〜２の範囲となる条件下でエッチング処理することにより、ゲート電極分離領域ＧＶにおいて、素子領域Ｓａと素子分離領域Ｓｂとの境界部分に位置する素子分離絶縁膜９の側壁を、図１６中Ｙ方向に沿って側壁中央部９ｇが側壁縁部９ｃより低い所謂断面Ｕ字形状に形成する。ここで、側壁中央部９ｇの高さはシリコン酸化膜３の上面より高くなるように形成する。また、この処理により、ゲート電極分離領域ＧＶにおいて、素子分離絶縁膜９は図１６中Ｘ方向に沿って中央部９ｄが側壁縁部９ｃより低い所謂断面Ｕ字形状に形成される。さらに、ゲート電極分離領域ＧＶにおいて、多結晶シリコン層４の上面はＸ方向に沿って上側に凸に湾曲する湾曲部４ｂとなるように形成される。
【００４９】
次に、図３に示すように、シリコン酸化膜に対して高選択性を有する条件下でＲＩＥ法（異方性エッチング）によってゲート電極分離領域ＧＶの多結晶シリコン層４をエッチング処理する。すると、多結晶シリコン層４の残膜４ａは、側壁９ｅの脇全面に沿って残留することなく、図２および図３に示すように、ゲート電極形成領域ＧＣおよびゲート電極分離領域ＧＶ間の境界部に沿って６ｎｍ程度とわずかな残膜４ａとして残留するのみである。
【００５０】
この後、一般的には熱酸化処理が行われる。側壁９ｅの脇に沿って多結晶シリコン層４が残留したとしても、高温で熱酸化処理することによって酸化することは可能であるが、シリコン酸化膜３にバーズビークを生じたり、多結晶シリコン層４が収縮してしまうため好ましくない。
【００５１】
本実施形態においては、多結晶シリコン層４の高さを従来に比較して格段に低く９０［ｎｍ］の膜厚で形成すると共に、その後の第２の素子分離絶縁部９ｂの上部のエッチバック処理を多結晶シリコン層４の上面から下方７０［ｎｍ］以下に抑えている。また、多結晶シリコン層４とＮＯＮＯＮ膜５との間の選択比条件を１：１．５〜２の範囲となる所定条件としてエッチング処理して多結晶シリコン層４の上面、ＮＯＮＯＮ膜５、シリコン酸化膜１５ａ、ポリシラザン１５ｂを除去している。
【００５２】
このため、浮遊ゲート電極ＦＧを従来に比較して低く形成できると共に、第２の素子分離絶縁部９ｂの側壁中央部９ｇを窪むように低く形成できるため、ゲート電極分離領域ＧＶ内の多結晶シリコン層４をＲＩＥ法によって除去するときに側壁９ｅの脇全体に残膜４ａが残留しなくなる。これにより、隣り合う浮遊ゲート電極ＦＧおよびＦＧ間の導通を防ぐことができる。
【００５３】
この後、シリコン基板２の表層にソース／ドレイン領域２ａを形成する。次に、例えばＴＥＯＳ(Tetra Ethyl Ortho Silicate)からなる層間絶縁膜をゲート電極分離領域ＧＶ内に埋め込むと共に、シリコン窒化膜１６を除去し、金属シリサイド層７、層間絶縁膜および金属シリサイド層７の上を渡るバリア膜や、その他配線層（図示せず）等を形成し、さらにその他の膜処理や後工程を経てＮＡＮＤ型のフラッシュメモリ装置１を構成できるが、この工程の詳細については本実施形態の特徴ではないためこの工程の詳細説明を省略する。
【００５４】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてシリコン基板２に適用した実施形態を示したが、その他の材質の半導体基板に適用しても良い。
シリコン酸化膜３に代えて他のゲート絶縁膜材料を適用しても良い。
【００５５】
多結晶シリコン層４、６に代えて他の導電材料を適用しても良い。
ゲート間絶縁膜としてＮＯＮＯＮ膜５に適用したが、ＯＮＯ膜等の酸化膜層と窒化膜層の積層構造に適用してもよいし、他の高誘電体材料膜に適用しても良い。
【００５６】
Ｙ軸方向（所定方向）およびＸ軸方向（交差方向）に沿って浮遊ゲート電極がそれぞれ並設されるように形成されているメモリ構造を備えた半導体装置であれば、どのような半導体装置に適用しても良い。
【００５７】
溝部８内に素子分離絶縁膜９を形成するときに、素子分離絶縁膜９の上面が多結晶シリコン層４の上面と一致するように形成すると共に、ＮＯＮＯＮ膜５を形成するときに多結晶シリコン層４の上面および素子分離絶縁膜９の上面を渡って平面状（平坦面状）に形成するようにしても良い。この場合も前述とほぼ同様の作用効果が得られる。
【００５８】
素子分離絶縁膜９を形成するときに、素子分離絶縁膜９の上端部の高さがシリコン基板２の表面上から３５［ｎｍ］以下とすると良い。この場合、多結晶シリコン層４の除去処理をより容易に行うことができる。
【００５９】
ＮＡＮＤ型のフラッシュメモリ装置に適用したが、必要に応じてその他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの等価回路を示す図
【図２】メモリセルの構成を模式的に示した平面図
【図３】メモリセルの構造を説明するための模式的に示した斜視図
【図４】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その１）
【図５】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その２）
【図６】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その３）
【図７】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その４）
【図８】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その５）
【図９】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その６）
【図１０】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その７）
【図１１】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その８）
【図１２】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その９）
【図１３】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その１０）
【図１４】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その１１）
【図１５】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その１２）
【図１６】製造途中におけるメモリセル領域の一部を模式的に示す斜視図（その１３）
【符号の説明】
【００６１】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はシリコン酸化膜（ゲート絶縁膜）、４は多結晶シリコン層（浮遊ゲート電極層）、５はＮＯＮＯＮ膜（ゲート間絶縁膜）、８は溝部、９は素子分離絶縁膜、ＦＧは浮遊ゲート電極層、ＣＧは制御ゲート電極層である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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