(57)【要約】【課題】回路全体の構成を簡素化して規模を縮小しコストの低減を実現した半導体試験装置を提供する。【解決手段】半導体試験装置１００は、各演算回路１１１，１１２，１１３が生成したアドレス情報を選択回路１１４で選択してＤＵＴ１５０に出力し、試験するメモリ部のアドレスを指定する。また、分岐した接続線を介して選択回路１２１にアドレス情報を出力し、これらのアドレス情報のうち、選択回路１１４が選択したアドレス情報以外の中からいずれかを選択してパターンメモリ１２２に出力する。そして、パターンメモリ１２２からこのアドレス情報により指定されたアドレスに格納された試験パターンをＤＵＴ１５０に出力して機能動作試験を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験対象においてデータが格納されるアドレスを指定するための複数のアドレス情報を生成して、これらのアドレス情報のうちのいずれかを被試験対象に出力するアドレス発生手段と、
複数の試験パターンを格納し、その中から指定されたアドレスに対応する試験パターンに基づいてパターン信号を被試験対象に出力するパターンメモリと、
前記アドレス発生手段により生成された複数のアドレス情報のうち、被試験対象に出力されたアドレス情報以外の残りのアドレス情報を用いて前記パターンメモリに対してアドレスを指定するアドレス指定手段とを備えたことを特徴とする半導体試験装置。
【請求項２】
データを格納するメモリ部と、論理演算を行うロジック制御部とを備えた被試験対象を試験する半導体試験装置において、
被試験対象に対して試験を行うメモリ部のアドレスを指定するためのアドレス情報を生成する複数のアドレス発生手段と、
前記複数のアドレス発生手段により個々に生成されたアドレス情報のうちのいずれかを選択して被試験対象に出力する第１の選択手段と、
複数の試験パターンを格納し、この中から指定されたアドレスに対応する試験パターンに基づいてパターン信号を被試験対象に出力するパターンメモリと、
前記複数のアドレス発生手段により生成されたアドレス情報のうちのいずれかを選択して前記パターンメモリに出力する第２の選択手段とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記第２の選択手段は、
前記複数のアドレス発生手段により生成されたアドレス情報のうち、前記第１の選択手段により選択されたアドレス情報とは別のものを選択して前記パターンメモリに出力することを特徴とする半導体試験装置。
【請求項４】
データを格納するメモリ部と、論理演算を行うロジック制御部とを備えた被試験対象を試験する半導体試験装置において、
被試験対象に対して試験を行うメモリ部のアドレスを指定するためのアドレス情報を生成する複数のアドレス発生手段と、
前記複数のアドレス発生手段により個々に生成されたアドレス情報のうちのいずれかを選択して被試験対象に出力する第１の選択手段と、
複数の試験パターンを格納し、この中から指定されたアドレスに対応する試験パターンに基づいてパターン信号を被試験対象に出力するパターンメモリと、
前記パターンメモリに格納された試験パターンのアドレスを指定するためのアドレス情報を生成するパターン用アドレス発生手段と、
前記複数のアドレス発生手段およびパターン用アドレス発生手段により生成されたアドレス情報のうちのいずれかを選択して前記パターンメモリに出力する第２の選択手段とを備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ等の被試験対象に対して、アドレス情報や試験パターンを出力して試験を行う半導体試験装置に関するものである。
【背景技術】
【０００２】
半導体試験装置において試験用のパターン信号を発生する先行技術として、例えば以下の特許文献１に記載されたパターン発生装置が挙げられる。このパターン発生装置は、パターンデータを出力する複数のパターンデータ発生源を備え、この中から切替信号によっていずれかのパターンデータ発生源を選択指定する。そして、選択されたパターンデータ発生源が出力するパターンデータに基づいて波形信号としてのパターンを生成し、これを被試験対象に入力して機能試験を行っている。
【０００３】
また、被試験対象（以下、ＤＵＴ：Device Under Testと称する。）がデータを格納するメモリ部（記憶領域）とロジック制御部の双方を内蔵した半導体メモリ等である場合、半導体試験装置はメモリ部に対してアドレスを指定しながらデータの書き込み、読み出し、消去等の試験を行ったり、発生させた試験パターン信号をロジック制御部に出力してその動作を試験したりしている。以下、このような従来技術について具体的に説明する。
【０００４】
図４は、従来技術における半導体試験装置２００の構成を示す説明図である。この半導体試験装置２００は、半導体メモリ等のＤＵＴ３００に格納されるデータの場所を示すローアドレス、カラムアドレスを含むアドレス情報を発生させるアドレス発生部２１０と、ＤＵＴ３００内のロジック制御部の各回路を試験するためのランダムパターンを含む試験パターンの信号を発生させるランダムパターン発生部２２０とから構成されている。
【０００５】
アドレス発生部２１０は、内部に備えた演算回路２１１，２１２，２１３が加算、乗算等の演算を行うことによって得られた様々な数値を用いて、複数のアドレス情報を発生させる。これらのアドレス情報のうち、半導体試験装置２００の動作を制御する制御部２３０から出力された選択信号に従って選択回路２１４がいずれかのアドレス情報を選択し、ＤＵＴ３００に対して書き込み、読み出し、消去等の試験を行うアドレスを指示する。
【０００６】
またランダムパターン発生部２２０は、内部に備えたパターンメモリアドレス発生回路２２１が複数の試験パターンを格納したパターンメモリ２２２のアドレスを指定するアドレス情報を発生させ、このアドレス情報をパターンメモリ２２２に出力する。このアドレス情報により指定されたアドレスに格納された試験パターンをパターンメモリ２２２が読み出し、ＤＵＴ３００に出力することでロジック制御部の機能試験が行われる。
【特許文献１】特開２００３−１９４８９４号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術における半導体試験装置２００では、ランダムパターン発生部２２０内のパターンメモリアドレス発生回路２２１が制御部２３０からの制御信号に応じて、演算回路２１１，２１２，２１３等とは別個にパターンメモリ２２２用のアドレス情報を発生させているため、それだけ回路規模が増大し、半導体試験装置２００全体の規模が大きくなるという問題がある。
【０００８】
回路規模が大きくなると、それだけパターンメモリアドレス発生回路２２１を設けるためのコストがかかり、半導体試験装置２００全体のコストも増大するとともに、半導体試験装置２００を設置する場所も大きくとらなければならないという問題を招くことになる。
【０００９】
そこで本発明は、回路全体の構成を簡素化して規模を縮小しコストの低減を実現した半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象においてデータが格納されるアドレスを指定するための複数のアドレス情報を生成して、これらのアドレス情報のうちのいずれかを被試験対象に出力するアドレス発生手段と、複数の試験パターンを格納し、その中から指定されたアドレスに対応する試験パターンに基づいてパターン信号を被試験対象に出力するパターンメモリと、前記アドレス発生手段により生成された複数のアドレス情報のうち、被試験対象に出力されたアドレス情報以外の残りのアドレス情報を用いて前記パターンメモリに対してアドレスを指定するアドレス指定手段とを備えたことを特徴とする。
【００１１】
本発明の半導体試験装置によれば、従来は被試験対象に出力してその中のアドレスを指定するためだけに生成していたアドレス情報を用いて、さらにパターンメモリのアドレスをも指定することができる。このため、従来技術で挙げたパターンメモリアドレス発生回路の構成が不要となり、それだけ回路全体の構成を簡素化して規模を縮小することができる。特に本発明では、被試験対象のメモリ部のアドレス指定用に選択したアドレス情報以外のアドレス情報を用いてパターンメモリのアドレスを指定しているため、残ったアドレス情報を有効に活用して被試験対象を試験することができ、回路全体としての無駄がなく、きわめて合理的な動作を実現することができる。
【００１２】
また、第２の発明に係る半導体試験装置は、データを格納するメモリ部と、論理演算を行うロジック制御部とを備えた被試験対象を試験する半導体試験装置において、被試験対象に対して試験を行うメモリ部のアドレスを指定するためのアドレス情報を生成する複数のアドレス発生手段と、前記複数のアドレス発生手段により個々に生成されたアドレス情報のうちのいずれかを選択して被試験対象に出力する第１の選択手段と、複数の試験パターンを格納し、この中から指定されたアドレスに対応する試験パターンに基づいてパターン信号を被試験対象に出力するパターンメモリと、前記複数のアドレス発生手段により生成されたアドレス情報のうちのいずれかを選択して前記パターンメモリに出力する第２の選択手段とを備えたことを特徴とする。
【００１３】
このような構成により、複数のアドレス発生手段により生成されたアドレス情報は、そのいずれかが被試験対象に出力されるが、その傍らで別のアドレス情報がパターンメモリにも出力されることになる。このため、従来技術で挙げたパターンメモリアドレス発生回路を設けなくても、試験パターンをランダムに発生させて被試験対象に出力することができ、それだけ半導体試験装置の回路全体の構成を簡素化して規模を縮小することができる。
【００１４】
また、上述の半導体試験装置において第２の選択手段は、前記複数のアドレス発生手段により生成されたアドレス情報のうち、前記第１の選択手段により選択されたアドレス情報とは別のものを選択して前記パターンメモリに出力することとしてもよい。
【００１５】
このような構成により、第２の選択手段が複数のアドレス情報の中から被試験対象に出力したアドレス情報とは別に、余剰のアドレス情報を用いてパターンメモリのアドレスを指定することができる。
【００１６】
さらに、第３の発明に係る半導体試験装置は、データを格納するメモリ部と、論理演算を行うロジック制御部とを備えた被試験対象を試験する半導体試験装置において、被試験対象に対して試験を行うメモリ部のアドレスを指定するためのアドレス情報を生成する複数のアドレス発生手段と、前記複数のアドレス発生手段により個々に生成されたアドレス情報のうちのいずれかを選択して被試験対象に出力する第１の選択手段と、複数の試験パターンを格納し、この中から指定されたアドレスに対応する試験パターンに基づいてパターン信号を被試験対象に出力するパターンメモリと、前記パターンメモリに格納された試験パターンのアドレスを指定するためのアドレス情報を生成するパターン用アドレス発生手段と、前記複数のアドレス発生手段およびパターン用アドレス発生手段により生成されたアドレス情報のうちのいずれかを選択して前記パターンメモリに出力する第２の選択手段とを備えたことを特徴とする。
【００１７】
このような構成により、被試験対象に出力するためのアドレス情報をパターンメモリのアドレス指定にも使用できることに加えて、パターンメモリのアドレス指定専用に生成されたアドレス情報をも使用することができる。このため、従来技術で挙げたパターンメモリアドレス発生回路ほどの規模を採用することなく、比較的小規模な構成で半導体試験装置を構成することができ、それだけ回路全体の構成を簡素化して規模を縮小することができる。またパターンメモリについては、被試験対象に出力するための複数のアドレス情報に加えて、パターンメモリ用に生成されたアドレス情報の中からいずれかを選択してアドレスを指定することができるため、それだけアドレス情報の選択肢が増え、より多様な試験パターンをランダムに発生させることができる。
【発明の効果】
【００１８】
本発明に係る半導体試験装置によれば、回路全体の構成を簡素化して規模を縮小しコストの低減を実現できるという効果が得られる。
【発明を実施するための最良の形態】
【００１９】
〔第１の実施の形態〕
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、第１の実施の形態における半導体試験装置１００の全体構成を示す説明図である。半導体試験装置１００が試験するＤＵＴ１５０は、例えばデータを格納するメモリ部と論理演算を行うロジック制御部の双方を内蔵した半導体メモリデバイスである。半導体試験装置１００はＤＵＴ１５０に対して、そのメモリ部のデータ格納場所を示すアドレスを出力してデータの書き込み、読み出し、消去等の試験を行ったり、あるいは、試験パターンを含む信号を出力してＤＵＴ１５０内のロジック制御部の機能試験を行う。
【００２０】
図１に示されているように、半導体試験装置１００は主にアドレス発生部１１０、ランダムパターン発生部１２０、及び制御部１３０から構成されている。このうちアドレス発生部１１０は、メモリ部のアドレスを指定するためのローアドレス及びカラムアドレスを含むアドレス情報を発生させる機能を有する。ランダムパターン発生部１２０は、ＤＵＴ１５０内のロジック制御部を試験するためのランダムパターンを含む試験パターン信号を発生させる機能を有する。制御部１３０は、半導体試験装置１００全体の動作を制御するものである。以下、より具体的に説明する。
【００２１】
先ずアドレス発生部１１０は、制御部１３０から出力された制御信号に含まれるデータに対して加算や減算、乗算等の演算処理によりデータ加工を行って多様なアドレス情報を生成する演算回路１１１，１１２，１１３を備えている。これら演算回路１１１，１１２，１１３は制御部１３０と選択回路１１４に接続されており、制御部１３０から出力された制御信号に基づいてアドレス情報を生成し、これを選択回路１１４に出力する機能を有する。
【００２２】
またアドレス発生部１１０は、複数の演算回路１１１，１１２，１１３が生成したアドレス情報のうち、そのいずれかを選択してＤＵＴ１５０に出力する選択回路１１４を備えている。選択回路１１４は、制御部１３０から出力される第１の選択信号に従ってアドレス情報を選択する。
【００２３】
次にランダムパターン発生部１２０は、上記の選択回路１１４とは別の選択回路１２１を備えている。この選択回路１２１は、アドレス発生部１１０内の演算回路１１１，１１２，１１３が生成したアドレス情報のうち、そのいずれかを選択することができる。
【００２４】
すなわち、選択回路１２１は、演算回路１１１，１１２，１１３と選択回路１１４を接続する接続線を分岐して演算回路１１１，１１２，１１３に接続されており、また、制御部１３０とパターンメモリ１２２に接続されている。選択回路１２１は、演算回路１１１，１１２，１１３が出力したアドレス情報を受け取りつつ、制御部１３０から出力された第２の選択信号に従ってアドレス情報を選択し、この選択したアドレス情報をパターンメモリ１２２に出力する機能を有する。
【００２５】
ランダムパターン発生部１２０は、選択回路１２１が選択したアドレス情報により指定されたアドレスに格納された試験パターンを読み出してＤＵＴ１５０に出力するパターンメモリ１２２を備えている。このパターンメモリ１２２には、ＤＵＴ１５０内のロジック制御部の機能を試験するためのランダムパターンを含む複数種類の試験パターンの信号が格納されている。
【００２６】
制御部１３０は、演算回路１１１，１１２，１１３に対してアドレス情報の生成を指示する制御信号や、選択回路１１４，１２１が複数のアドレス情報のうちのいずれかを選択するための第１及び第２の選択信号を出力する機能を有する。ここで、第１及び第２の選択信号は、同一の内容を含まないようになっており、第２の選択信号が第１の選択信号が選択したアドレス情報以外のアドレス情報を選択するように設定されている。
【００２７】
続いて、第１の実施の形態における半導体試験装置１００の動作について図２に示すフローチャートを用いて説明する。
【００２８】
ステップＳ２０１：半導体試験装置１００は、各演算回路１１１，１１２，１１３によりアドレス情報を生成する処理を行う。半導体試験装置１００は、制御部１３０により各演算回路１１１，１１２，１１３に制御信号を出力し、この制御信号に応じて、各演算回路１１１，１１２，１１３が四則演算等の処理を通じてデータ加工を行い、例えばある一定のビット長で記述されるアドレス情報を生成する。各演算回路１１１，１１２，１１３は、これらの生成したアドレス情報を選択回路１１４に出力する。
【００２９】
ステップＳ２０２：半導体試験装置１００は、選択回路１１４により複数のアドレス情報のうちのいずれかを選択してＤＵＴ１５０に出力する処理を行う。半導体試験装置１００は、制御部１３０によりステップＳ２０１において生成した複数のアドレス情報のうちのいずれかを、例えば一定の順序で選択するための第１の選択信号を選択回路１１４に対して出力する。選択回路１１４は、この第１の選択信号に従ってアドレス情報を選択し、この選択したアドレス情報をＤＵＴ１５０に出力する。例えば、第１の選択信号で演算回路１１１が生成したアドレス情報が選択されている場合には、選択回路１１４はこのアドレス情報を選択してＤＵＴ１５０に出力する。
【００３０】
ステップＳ２０３：半導体試験装置１００は、選択回路１１４がＤＵＴ１５０に出力したアドレス情報を用いて、ＤＵＴ１５０のメモリ部について書き込み、読み出し、消去等の動作試験を行う。
【００３１】
ステップＳ２０４：半導体試験装置１００は、選択回路１２１により複数のアドレス情報のうち、選択回路１１４が選択したアドレス情報以外の中からいずれかを選択してパターンメモリ１２２に出力する処理を行う。ここで、ステップＳ２０１において、各演算回路１１１，１１２，１１３が選択回路１１４に出力した複数のアドレス情報は、分岐した接続線を介して選択回路１２１にも出力されている。
【００３２】
半導体試験装置１００は、制御部１３０によりステップＳ２０１において生成した複数のアドレス情報のうち、ステップＳ２０２において選択回路１１４が選択したアドレス情報以外の中からいずれかをランダムに選択した第２の選択信号を選択回路１２１に対して出力する。選択回路１２１は、この第２の選択信号に従ってアドレス情報を選択し、この選択したアドレス情報をパターンメモリ１２２に出力する。
【００３３】
例えば、第１の選択信号で演算回路１１１が生成したアドレス情報が選択されている場合には、第２の選択信号で演算回路１１２又は演算回路１１３が生成したアドレス情報が選択される。選択回路１２１はこのアドレス情報を選択してパターンメモリ１２２に出力する。
【００３４】
ステップＳ２０５：半導体試験装置１００は、パターンメモリ１２２から試験パターンを読み出してＤＵＴ１５０に出力する処理を行う。半導体試験装置１００は、ステップＳ２０４において選択回路１２１がパターンメモリ１２２に出力したアドレス情報により指定されたアドレスに格納された試験パターンを読み出しＤＵＴ１５０に出力する。
【００３５】
ステップＳ２０６：半導体試験装置１００は、パターンメモリ１２２がＤＵＴ１５０に出力した試験パターンの信号を用いて、ＤＵＴ１５０のロジック制御部について機能動作試験を行う。半導体試験装置１００は、図示しないコンパレータ等の構成を用いて、パターンメモリ１２２が出力した試験パターンの信号に応じてＤＵＴ１５０から出力される信号の期待値と、ＤＵＴ１５０からの出力信号を比較する処理等を行い機能動作試験を行う。
【００３６】
以上のように、第１の実施の形態における半導体試験装置１００では、各演算回路１１１，１１２，１１３が生成したアドレス情報を分岐した接続線を介して選択回路１２１にも出力し、これらのアドレス情報のうち、選択回路１１４が選択したアドレス情報以外の中からいずれかを選択してパターンメモリ１２２に出力する。そして、このアドレス情報により指定されたアドレスに格納された試験パターンをＤＵＴ１５０に出力して機能動作試験を行う。
【００３７】
このため、各演算回路１１１，１１２，１１３が生成したＤＵＴ１５０に出力するためのアドレス情報を、パターンメモリ１２２から試験パターンを読み出す際にも用いることにより、回路全体の構成を簡素化して規模を縮小することができる。また第１の実施の形態では、選択回路１１４で選択されたアドレス情報以外のアドレス情報の中から選択する選択回路１２１を用いることで、パターンメモリ１２２のアドレスを指定するためのアドレス情報を別個に生成する回路（図４の従来技術で挙げたパターンメモリアドレス発生回路２２１）の構成は不要であるため、それだけ全体の回路規模を縮小してコストの低減を実現できる。
【００３８】
また、第２の選択信号で選択回路１１４が選択したアドレス情報以外のアドレス情報を選択しているので、リアルタイムにみると余剰のアドレス情報を別の用途に有効活用することができるため、それだけ合理的な回路構成となる。
【００３９】
〔第２の実施の形態〕
図３は、第２の実施の形態における半導体試験装置１００の全体構成を示す説明図である。第２の実施の形態における半導体試験装置１００は、ランダムパターン発生部１２０がパターンメモリ１２２に格納されたデータの場所を示すアドレスを指定するためのアドレス情報を生成する演算回路１２３を備えている。また演算回路１１１，１１２，１１３のうちの１つ、例えば演算回路１１３からの接続線は分岐されておらず、この接続線に選択回路１２１が接続されない構成となっている。
【００４０】
演算回路１２３は、各演算回路１１１，１１２，１１３とほぼ同様の回路を用いており、制御部１３０と選択回路１２１に接続されている。演算回路１２３は、制御部１３０から出力された制御信号に基づいてアドレス情報を生成し、これを選択回路１２１に出力する機能を有する。
【００４１】
第２の実施の形態の場合、アドレス発生部１１０内の２つの演算回路１１１，１１２については、ＤＵＴ１５０内のメモリ部に対するアドレス指定と、パターンメモリ１２２に対するアドレス指定の両方に兼用することができる。一方、残りの演算回路１１３は、ＤＵＴ１５０内のメモリ部に対するアドレス指定専用である。また、ランダムパターン発生部１２０内の演算回路１２３は、パターンメモリ１２２に対するアドレス指定専用である。その他の構成は、第１の実施の形態と同様であり、共通の事項については重複した説明を省略する。
【００４２】
第２の実施の形態においては、半導体試験装置１００は、制御部１３０により演算回路１１１，１１２，１２３が生成したアドレス情報の中からいずれかをランダムに選択するための第２の選択信号を選択回路１２１に対して出力する。そして、選択回路１２１は、この第２の選択信号に従ってアドレス情報を選択し、この選択したアドレス情報をパターンメモリ１２２に出力する。
【００４３】
以上のように、第２の実施の形態における半導体試験装置１００では、各演算回路１１１，１１２が生成したＤＵＴ１５０に出力するためのアドレス情報に加えて、専用の演算回路１２３が生成したアドレス情報の中からいずれかを選択して用いることで、より様々な選択を行うことができる。この場合でも、従来技術で挙げたパターンメモリアドレス発生回路２２１と比較して演算回路１２３は規模が小さいため、それだけ全体の回路規模を縮小してコストの低減を実現できる。
【００４４】
〔他の実施の形態〕
上述した各実施の形態において、アドレス発生部１１０が備えている演算回路は、演算回路１１１，１１２，１１３の３個であったが、これらは２個または４個以上とすることもできる。
【００４５】
また、上述の各実施の形態において、第２の選択信号は、第１の選択信号により選択されたアドレス情報以外のアドレス情報を選択するように制御部１３０で設定されていたが、同一のものが選択されるように設定されていてもよい。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態の半導体試験装置の構成を示す説明図である。
【図２】第１の実施形態の半導体試験装置の動作を示すフローチャートである。
【図３】第２の実施形態の半導体試験装置の構成を示す説明図である。
【図４】従来技術における半導体試験装置の構成を示す説明図である。
【符号の説明】
【００４７】
１００，２００    半導体試験装置
１１０，２１０    アドレス発生部
１１１，１１２，１１３，１２３，２１１，２１２，２１３    演算回路
１１４，１２１，２１４    選択回路
１２０，２２０    ランダムパターン発生部
１２２，２２２    パターンメモリ
１３０，２３０    制御部
１５０，３００    ＤＵＴ
【図１】
2008151621.tif 000003
【図２】
2008151621.tif 000004
【図３】
2008151621.tif 000005
【図４】
2008151621.tif 000006