(57)【要約】      （修正有）【課題】４Ｆ２のセルサイズで２Ｒメモリを有する３次元ＲＲＡＭの製造方法を提供する。【解決手段】多値３次元メモリアレイの製造方法は、ウェハと前記ウェハ上に周辺回路を準備する工程１８と、Ａｕ、Ａｇ、Ｐｔ、Ｗ、Ｃｕ、Ｔｉ、Ｉｒ、及び、ＴｉＮｘ等から成る第１金属層と、第１巨大磁気抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）層、或いは、他の適切なメモリ抵抗体材料層を堆積させ、続いて、Ａｕ、Ａｇ、Ｐｔ、Ｗ、Ｃｕ、Ｔｉ、Ｉｒ、及び、ＴｉＮｘ等から成る第２金属層を堆積させる工程２２と、パターニングし、エッチングする工程２４を備える。各工程はＮ段のメモリセルアレイを製造するために繰り返し行われる。【選択図】図４
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【特許請求の範囲】
【請求項１】
多値３次元メモリアレイの製造方法であって、
（ａ）ウェハと前記ウェハ上に周辺回路を準備する工程と、
（ｂ）前記ウェハ上に第１金属層、第１メモリ抵抗体層、及び、第２金属層を第１方向に堆積させ、パターニングし、エッチングする工程と、
（ｃ）エッチングされた前記第１金属層、前記第１メモリ抵抗体層、及び、前記第２金属層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第２金属層に至るレベルまで平坦化する工程と、
（ｄ）前記第１金属層、前記第２金属層、及び、前記第１メモリ抵抗体層を、前記第１方向と直交する第２方向にパターニングし、エッチングして、前記第１金属層から第１ビット線を形成し、前記第２金属層から第１ワード線を形成する工程と、
（ｅ）エッチングされた前記第１金属層、前記第１メモリ抵抗体層、及び、前記第２金属層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第２金属層に至るレベルまで平坦化する工程と、
（ｆ）第２メモリ抵抗体層と第３金属層を堆積させる工程と、
（ｇ）前記第３金属層と前記第２メモリ抵抗体層を前記第２方向にパターニングし、エッチングする工程と、
（ｈ）エッチングされた前記第３金属層と前記第２メモリ抵抗体層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第３金属層に至るレベルまで平坦化する工程と、
（ｉ）前記第３金属層と前記第２メモリ抵抗体層を前記第１方向にパターニングし、エッチングして、前記第３金属層から第２ビット線を形成する工程と、
（ｊ）エッチングされた前記第３金属層、前記第２メモリ抵抗体層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第３金属層に至るレベルまで平坦化する工程と、
（ｋ）酸化膜を堆積させる工程と、
（ｊ）上記の工程（ｂ）から工程（ｋ）を繰り返して、第２段目以降のメモリアレイを１または複数段形成する工程と、
を備えることを特徴とする製造方法。
【請求項２】
前記第２金属層を堆積させる工程は２段階で行われ、前記第２金属層を堆積させる各段階の間に、前記バリア絶縁体層と前記酸化膜を堆積させ、化学機械研磨によって前記酸化膜を平坦化する工程を備えることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第３金属層を堆積させる工程は２段階で行われ、前記第３金属層を堆積させる各段階の間に、前記バリア絶縁体層と前記酸化膜を堆積させ、化学機械研磨によって前記酸化膜を平坦化する工程を備えることを特徴とする請求項１または２に記載の製造方法。
【請求項４】
前記第１メモリ抵抗体層及び前記第２メモリ抵抗体層の各メモリ抵抗体が、巨大磁気抵抗体であることを特徴とする請求項１〜３の何れか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイに応用するための薄膜抵抗メモリ素子に関し、特に、多値ＲＲＡＭの製造方法に関する。
【背景技術】
【０００２】
下記特許文献１及び２の先行技術は、メモリセル毎に２つの抵抗（２Ｒ）を有し、１つのセルの２本のビット線が同じ平面に配置された３次元ＲＲＡＭメモリアレイを開示している。メモリ抵抗体は２本のビット線の上に形成され、ワード線はメモリ抵抗体の上に形成されている。従って、平面領域は比較的大きくなる。下記特許文献１及び２に開示された３次元ＲＲＡＭの欠点は、セルサイズが大きいことである。本発明の開示では、４Ｆ２（Ｆはメモリセルの製造プロセスにおける最小加工寸法を示す。）のセルサイズの２ＲセルＲＲＡＭとそのメモリアレイの製造方法を示す。
【０００３】
【特許文献１】米国特許第７，００９，２７８号明細書
【特許文献２】米国特許出願公開第２００６／００３３１８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、３次元構造の超高密度メモリアレイに適した信頼性のある抵抗を有する不揮発性メモリ素子を提供することにある。
【０００５】
本発明の他の目的は、セルサイズが集積回路に適用可能な最小サイズであるわずか４Ｆ２のメモリを提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る多値３次元メモリアレイの製造方法は、（ａ）ウェハと前記ウェハ上に周辺回路を準備する工程と、（ｂ）前記ウェハ上に第１金属層、第１メモリ抵抗体層、及び、第２金属層を第１方向に堆積させ、パターニングし、エッチングする工程と、（ｃ）エッチングされた前記第１金属層、前記第１メモリ抵抗体層、及び、前記第２金属層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第２金属層に至るレベルまで平坦化する工程と、（ｄ）前記第１金属層、前記第２金属層、及び、前記第１メモリ抵抗体層を、前記第１方向と直交する第２方向にパターニングし、エッチングして、前記第１金属層から第１ビット線を形成し、前記第２金属層から第１ワード線を形成する工程と、（ｅ）エッチングされた前記第１金属層、前記第１メモリ抵抗体層、及び、前記第２金属層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第２金属層に至るレベルまで平坦化する工程と、（ｆ）第２メモリ抵抗体層と第３金属層を堆積させる工程と、（ｇ）前記第３金属層と前記第２メモリ抵抗体層を前記第２方向にパターニングし、エッチングする工程と、（ｈ）エッチングされた前記第３金属層と前記第２メモリ抵抗体層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第３金属層に至るレベルまで平坦化する工程と、（ｉ）前記第３金属層と前記第２メモリ抵抗体層を前記第１方向にパターニングし、エッチングして、前記第３金属層から第２ビット線を形成する工程と、（ｊ）エッチングされた前記第３金属層、前記第２メモリ抵抗体層の上部及び間にバリア絶縁膜と酸化膜を堆積させ、化学機械研磨によって当該酸化膜を前記第３金属層に至るレベルまで平坦化する工程と、（ｋ）酸化膜を堆積させる工程と、（ｊ）上記の工程（ｂ）から工程（ｋ）を繰り返して、第２段目以降のメモリアレイを１または複数段形成する工程と、を備える。
【０００７】
課題を解決するための手段の欄で示した記載によって、本発明の特徴の可及的速やかな理解が提供される。更に、本発明の十分な理解は、下記に詳述された図面と発明を実施するための最良の形態を参照することによって得られる。
【発明を実施するための最良の形態】
【０００８】
本発明は、サイズが４Ｆ２で垂直な２Ｒ型のメモリセルから成るメモリセルアレイとその製造方法を提供する。図１は、メモリアレイのある特定の１段分の等価回路を示し、全体を矢符１０で表している。このメモリアレイの等価回路は、上記特許文献１及び２のメモリアレイと同様のものであるが、本発明方法に従って製造されたＲＲＡＭを表したものでもある。図２は、単一段数のメモリアレイをワード線Ｗ２に沿って見た場合の断面図を示し、全体を矢符１２で表している。図３は２段分のメモリアレイを示している。４Ｆ２というセルサイズは、本発明方法に従って製造したメモリ抵抗体を２段積層するメモリセルによって実現される。驚くべきことは、図４でブロック図の形で示す後述の処理手順に示すように、フォト工程でのアライメントが大して問題にならないことである。
【０００９】
図４は、本発明方法の全体を矢符１６で表している。どの周辺電気回路もシリコン基板を準備する工程１８で製造される。周辺回路部分はメモリアレイ領域の下に形成してもよい。酸化物を堆積させて、ＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）でウェハ表面を平坦化させる。工程２２で、Ａｕ、Ａｇ、Ｐｔ、Ｗ、Ｃｕ、Ｔｉ、Ｉｒ、及び、ＴｉＮｘ等から成る第１金属層と、第１巨大磁気抵抗（ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）層、或いは、他の適切なメモリ抵抗体材料層を堆積させ、続いて、Ａｕ、Ａｇ、Ｐｔ、Ｗ、Ｃｕ、Ｔｉ、Ｉｒ、及び、ＴｉＮｘ等から成る第２金属層を堆積させる。工程２４で、ここまでに形成された当該構造をフォトレジストで覆い、ビット線を形成するためにパターニングする。第２金属層をエッチングし、第１ＣＭＲ層、第１金属層も同様にエッチングする。その後、フォトレジストを除去する。
【００１０】
工程２６で、Ｓｉ３Ｎ４及びＡｌ２Ｏ３等から成るバリア絶縁体を堆積させ、新たに酸化膜を堆積させる。酸化膜の膜厚は第１金属層、第２金属層、第１ＣＭＲ層を組み合わせた合計の膜厚の１．５〜２倍である。工程２８で、酸化膜をＣＭＰによって第２金属層に至るレベルまで平坦化する。次に工程３０で、新たな第２金属層を堆積させる。以下、この新たな第２金属層を第２’金属層と称する。第１金属層から第１ビット線を形成し、第２金属層と第２’金属層の組合せから第１ワード線を形成する。
【００１１】
工程３２でフォトレジストを塗布し、パターニングした後、第１ＣＭＲ層のエッチングを行う。
【００１２】
フォトレジストを除去した後、工程３４でバリア絶縁膜と酸化膜を堆積させる。酸化膜の膜厚は、第１ＣＭＲ層と第２金属層と第２’金属層の組合せの合計の膜厚の約１．５〜２倍である。工程３６で当該構造をＣＭＰによって酸化膜と第２’金属層に至るレベルまで平坦化する。
【００１３】
工程３８で、第２ＣＭＲ層を堆積させ、第２ビット線部分となる第３金属層も同様に堆積させる。工程４０で当該構造をフォトレジストで覆い、第２ビット線を形成するためパターニングし、第３金属層と第２ＣＭＲ層をエッチングする。第２メモリ抵抗体は第１メモリ抵抗体と完全に揃っている必要はないので、このフォト工程のアライメントは重要ではない。
【００１４】
工程４２で、バリア絶縁膜と酸化膜を堆積させる。工程４４で、酸化膜をＣＭＰによって第３金属層に至るレベルまで平坦化する。酸化膜の膜厚はＣＭＲ層と第３金属膜の合計の膜厚の１．５〜２倍である。工程４６で、新たな第３金属層を第３’金属層として堆積する。工程４８で、当該構造をフォトレジストで覆い、パターニングし、エッチングして、第３金属層と第３’金属層の組合せ部分を第２ＣＭＲ層部分と共に除去する。その後、フォトレジストを除去する。
【００１５】
工程５０でバリア絶縁膜と酸化膜を堆積させる。この酸化膜の膜厚は、第２ＣＭＲ層と第３金属層と第３’金属層の組合せの膜厚の約１．５〜２倍の膜厚である。工程５２で酸化膜をＣＭＰによって第３’金属層に至るレベルまで平坦化する。工程５４で膜厚が約５０ｎｍ〜３００ｎｍの酸化膜を新たに堆積する。或いは、この工程における２層の酸化膜を組み合わせて１層の酸化膜として堆積させてもよい。
【００１６】
各バリア絶縁膜の膜厚は約５ｎｍ〜２０ｎｍであり、各ＣＭＲ層の膜厚は約１０ｎｍ〜２００ｎｍである。また、各金属層の膜厚は約５０ｎｍ〜２００ｎｍである。図５〜１２に関する工程は、２段目のメモリアレイを形成するために繰り返される。工程５６では、当該製造工程を繰り返して、更にＮ段目（Ｎは３以上の整数）までのメモリアレイを形成することも可能である。
【００１７】
図５に示すように、シリコン基板７０を準備する間に周辺電気回路が製造される。周辺回路部分はメモリアレイ領域の下に製造してもよい。酸化物７２を堆積し、ＣＭＰによってウェハ表面を平坦化する。第１金属層７４と第１ＣＭＲ層７６、或いは、適切なメモリ抵抗体材料を堆積させた後、第２金属層７８を堆積させる。ここまでで形成された当該構造をフォトレジスト８０で覆い、ビット線を形成するためにパターニングする。
【００１８】
図６に示すように、第２金属層７８をエッチングし、第１ＣＭＲ層７６及び第１金属層７４も同様にエッチングする。
【００１９】
図７に示すように、Ｓｉ３Ｎ４、Ａｌ２Ｏ３といった材料から成るバリア絶縁膜８２を堆積させ、次に酸化膜８４を堆積させる。酸化膜８４の膜厚は、第１金属層７４、第２金属層７８、第１ＣＭＲ層７６を組合せた合計の膜厚の１．５〜２倍である。酸化膜８４をＣＭＰによって第２金属層７８に至るレベルまで平坦化する。新たな第２金属層７８’（以下、第２’金属層と称する）を堆積させる。第１金属層７４が第１ビット線を形成し、第２金属層７８と第２’金属層７８’が第１ワード線を形成する。
【００２０】
図７を右側から見た図である図８に示すように、フォトレジスト８６を塗布し、パターニングし、続いて第１ＣＭＲ層７６のエッチングを行う。
【００２１】
図９に示すように、フォトレジスト８６を除去し、バリア絶縁膜８８と酸化膜９０を堆積させる。ここで酸化膜９０の膜厚は第１ＣＭＲ層７６と第２金属層７８と第２’金属層７８’の組合せの合計の膜厚の約１．５〜２倍である。当該構造をＣＭＰによって酸化膜９０と第２’金属層７８’が残るレベルまで平坦化する。
【００２２】
図１０に示すように、第２ＣＭＲ層９２を堆積させ、第２ビット線部分となる第３金属層９４も同様に堆積させる。当該構造をフォトレジスト９６で覆い、第２ビット線を形成するためにパターニングする。第３金属層９４と第２ＣＭＲ層９２をエッチングする。第２メモリ抵抗体は第１メモリ抵抗体と完全に揃っている必要はないので、このフォト工程のアライメントは重要ではない。
【００２３】
図１１に示すように、バリア絶縁体層９８と酸化膜１００を堆積する。酸化膜１００をＣＭＰによって第３金属層９４に至るレベルまで平坦化する。酸化膜１００の膜厚はＣＭＲ層９２と第３金属層９４の合計の膜厚の１．５〜２倍である。新たな第３金属層を第３’金属層９４’として堆積する。当該構造をフォトレジストで覆い、パターニングし、エッチングして、第３金属層９４と第３’金属層９４’の組合せ部分をＣＭＲ層９２と共に除去する。フォトレジストも除去する。
【００２４】
再び、図１２に示すようにバリア絶縁膜と酸化膜１０２を堆積させる。酸化膜１０２の膜厚は第２ＣＭＲ層９２、第３金属層９４、第３’金属層９４’を組み合わせた合計の膜厚の約１．５〜２倍である。酸化膜１０２をＣＭＰによって第３’金属層９４’に至るレベルまで平坦化する。新たに膜厚が約５０ｎｍ〜３００ｎｍの酸化膜を堆積する。或いは、この工程における２層の酸化膜を組合せて１層の酸化膜として堆積させてもよい。この酸化膜を以下では参照符号１０２で表す。
【００２５】
ここに記載した全ての絶縁膜の膜厚は、約５ｎｍ〜２０ｎｍであり、全てのＣＭＲ層の膜厚は、約１０ｎｍ〜２００ｎｍである。また、金属層の膜厚は、約５０ｎｍ〜２００ｎｍである。図５〜１２に関する工程は２段目のメモリアレイを形成するまで繰り返される。図５〜１２に関する工程を更にｎ回繰り返して新たにｎ段のメモリアレイを製造することも可能である。
【００２６】
以上、４Ｆ２のセルサイズで２Ｒメモリを有する３次元ＲＲＡＭ、及び、その製造方法について説明した。添付の請求項に規定されている本発明の範囲内において、更なる変更と改良が実行され得ることが理解される。
【図面の簡単な説明】
【００２７】
【図１】従来技術と本発明に係る製造方法に従って製造されたＲＲＡＭの２Ｒ型メモリセルアレイの１段分の等価回路を示す図
【図２】本発明に係る製造方法に従って製造された単一段数の２Ｒ型メモリセルのメモリアレイを表す図
【図３】本発明に係る製造方法に従って製造されたセルサイズが４Ｆ２の２Ｒ型メモリセルから成るメモリアレイの２段分の断面図
【図４】本発明に係る製造方法の処理手順を示す工程ブロック図
【図５】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図
【図６】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【図７】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【図８】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【図９】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【図１０】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【図１１】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【図１２】本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法における一部の工程を示す工程断面図。
【符号の説明】
【００２８】
１０：  メモリセルアレイ（１段分）
１２：  メモリセルアレイ（１段分）
１６：  本発明に係るセルサイズが４Ｆ２の２Ｒ型メモリセルの製造方法の処理手順全体
７０：  シリコン基板
７２：  酸化膜
７４：  第１金属層
７６：  第１ＣＭＲ層
７８：  第２金属層
７８’：  第２’金属層（第２金属層の第２層）
８０：  フォトレジスト
８２：  バリア絶縁膜
８４：  酸化膜
８６：  フォトレジスト
８８：  バリア絶縁膜
９０：  酸化膜
９２：  第２ＣＭＲ層
９４：  第３金属層
９４’：  第３’金属層（第３金属層の第２層）
９６：  フォトレジスト
９８：  バリア絶縁膜
１００：  酸化膜
１０２：  酸化膜
【図４】
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【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008053709.tif 000012
【図１１】
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【図１２】
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