(57)【要約】      （修正有）【課題】プログラムセルが低いブースティングレベルを維持することを防止する。【解決手段】ソース選択ライン、複数のメモリセル及びドレイン選択ラインで構成されたセルストリング内の複数のメモリセルから選択されたセルにプログラム電圧を印加する段階、プログラム電圧が印加されたセルを基準としてソース選択ライン方向のメモリセルの少なくともいずれか一つに第1のパス電圧を印加する段階及び第1の電圧が印加されたセルを基準としてドレイン選択ライン方向の全てのメモリセルに上記第3のパス電圧を印加する段階を含むフラッシュメモリのプログラム方法で構成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
ソース選択ライン、複数のメモリセル及びドレイン選択ラインで構成されたセルストリング内の前記複数のメモリセルから選択されたセルにプログラム電圧を印加する段階;
前記プログラム電圧が印加されたセルを基準として前記ソース選択ライン方向のメモリセルの少なくともいずれか一つに第1のパス電圧を印加する段階;及び
前記第1の電圧が印加されたセルを基準として前記ドレイン選択ライン方向の全てのメモリセルに第3のパス電圧を印加する段階を含むフラッシュメモリのプログラム方法。
【請求項２】
前記ソース選択ライン方向のメモリセルのうち、前記第1のパス電圧が印加されたセルを除いた残りのセルに第2のパス電圧を印加する段階をさらに含む請求項1に記載のフラッシュメモリのプログラム方法。
【請求項３】
前記ソース選択ライン方向のメモリセルの少なくともいずれか一つのメモリセルは前記プログラム電圧が印加されたセルと、すぐに隣接するメモリセルを含む請求項1に記載のフラッシュメモリのプログラム方法。
【請求項４】
前記第1のパス電圧が前記第2のパス電圧より低い請求項1に記載のフラッシュメモリのプログラム方法。
【請求項５】
前記第2のパス電圧が、前記第3のパス電圧より低い請求項1に記載のフラッシュメモリのプログラム方法。
【請求項６】
前記第1のパス電圧は、0〜1.5ボルトで印加する請求項1に記載のフラッシュメモリ装置のプログラム方法。
【請求項７】
前記第2のパス電圧は、5〜13ボルトで印加する請求項1に記載のフラッシュメモリ装置のプログラム方法。
【請求項８】
前記第3のパス電圧は、7〜13ボルトで印加する請求項1に記載のフラッシュメモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置のプログラム方法に関するものであり、特に、プログラム時にセル間の干渉を防止するフラッシュメモリ装置のプログラム方法に関するものである。
【背景技術】
【０００２】
ナンドフラッシュメモリ装置(NAND flash memory device)のメモリセルアレイは、それぞれのビットラインに連結された複数のメモリセルストリングで構成される。メモリセルストリングのそれぞれは、ドレイン選択トランジスタ、複数のメモリセル及びソース選択トランジスタを含んで構成される。これらそれぞれの素子のゲート端はワードラインに連結されており、ビットラインとワードラインから印加を受けた信号に応答して動作する。
【０００３】
図1は、従来のフラッシュメモリ装置のプログラム方法を示した図面である。例えば、7つのメモリセルで構成されたストリングをもって説明すれば、次の通りである。一般に、フラッシュメモリ装置のプログラム方法は、FNトンネリング(FowlerNordheim tunneling)方式で選択されたセルのチャネル(channel)からフローティングゲート(floating gate)に電子が移動してなされる。
【０００４】
プログラム時にワードライン(WL0〜WL6)に印加される電圧は、少なくとも15ボルトとなり、この時、選択されたセルが含まれている選択されたストリングは0ボルトの印加を受けてワードラインとチャネル間のポテンシャル(potential)の差を最大限に大きくしてFNトンネリングが容易に発生するようにする。プログラムされないストリング、即ち、選択されていないストリングの場合には、FNトンネリングによる電子の移動が発生すればならないため、ワードラインとチャネル間のポテンシャル差を最小化する。しかし、プログラムされたセルの場合には、高いワードラインの電圧を印加しても負のポテンシャルが既にフローティングゲートに常駐しているため、チャネルに到達するポテンシャルが大いに減少してチャネルブースティングレベル(boostinglevel)が減少されるようになる。
【０００５】
従って、選択されていないワードラインの全体に高いゲート電圧を印加して、可能な限り高いチャネルのブースティングレベルを維持しようとしたが、高いワードライン電圧を維持するためのフラッシュメモリ装置の負担及び選択されていないストリングから発生する微々たるプログラム現象であるパスディスターブ(pass disturb)現象が発生して装置の信頼性を大きく落とすことがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明は、ストリングのソース部分からドレイン部分に順次プログラムする方式において、プログラムセルをターンオフさせてチャネルブースティング地域から除外させることにより、プログラムセルが低いブースティングレベルを維持することを防止することにある。
【課題を解決するための手段】
【０００７】
本発明は、ソース選択ライン、複数のメモリセル及びドレイン選択ラインで構成されたセルストリング内の複数のメモリセルから選択されたセルにプログラム電圧を印加する段階、プログラム電圧が印加されたセルを基準としてソース選択ライン方向のメモリセルの少なくともいずれか一つに第1のパス電圧を印加する段階、ソース選択ライン方向のメモリセルのうち、第1のパス電圧が印加されたセルを除いた残りのセルに第2のパス電圧を印加する段階及び第1の電圧が印加されたセルを基準としてドレイン選択ライン方向の全てのメモリセルに上記第3のパス電圧を印加する段階を含むフラッシュメモリのプログラム方法を含む。
【発明の効果】
【０００８】
上述した通り、本発明によれば、次のような効果がある。
【０００９】
第１に、選択されていないストリングのチャネルポテンシャルを増加させて不要なプログラムを防止することができる。
【００１０】
第２に、プログラムバイアスを満たす時間を減少させてプログラム性能を改善することができる。
【００１１】
第３に、プログラム性能が向上してパスバイアスを生成するポンプサイズを減少させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現することができ、単に本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１３】
図2〜図4は、本発明によるフラッシュメモリ装置のプログラム方法を示した図面である。
【００１４】
図2を参照すれば、フラッシュメモリ装置において、データが格納されるメモリセルアレイは複数のメモリセルストリングを含む。複数のメモリセルストリングはそれぞれ類似の構造からなっている。そのいずれか一つのメモリセルストリングを見れば、ドレイン選択トランジスタ(DST)、複数のメモリセル(F0〜F6)及びソース選択トランジスタ(SST)を含む。ドレイン選択トランジスタ(DST)は、ビットラインと第6のメモリセル(F6)の間に接続される。複数のメモリセル(F0〜F6)はドレイン選択トランジスタ(DST)とソース選択トランジスタ(SST)の間に直列連結される。ソース選択トランジスタ(SST)は、メモリセル(F0)と共通のソースラインとの間に接続される。
【００１５】
セル特性の低下を防止するために順次的なプログラム方式を選んで頁単位の順にプログラムを行う。即ち、第0のワードライン(WL0)、第1のワードライン(WL1)、・・・、第6のワードライン(WL6)のような順にプログラム電圧を印加する。言い換えれば、ソース領域(sourceside)からドレイン領域(drain side)にプログラムされることを意味する。そうすれば、プログラム時にしきい値電圧が上昇したセル(F0〜F2)は、選択されたセル(F3)を基準としてソース領域に存在し、ドレイン領域のセル(F4〜F6)はしきい値電圧が高くならない。選択されていないストリングから選択されたセルとワードラインを共有するセル(図示せず)も高電圧が印加される。この時、電圧が印加されたセルとそうでないセルの間にシャロープログラム(shallowprogram)が発生し得るため、これを防止するために選択されたセル(F3)を基準としてソース領域とドレイン領域のセルにそれぞれ異なる電圧を印加する。より詳しく説明すれば、次の通りである。
【００１６】
複数のストリングから選択されたセル(F3)を基準としてソース領域に位置した全てのメモリセル(F0〜F2)のワードライン(WL0〜WL2)には低電圧を印加し、ドレイン領域のワードライン(WL4〜WL6)には高電圧を印加する。低電圧は0〜1.5ボルトで印加し、高電圧は7〜13ボルトで印加する。そうすれば、ソース領域のメモリセルは全て活性化されないため、チャネルポテンシャルに影響を与えない。反面、しきい値電圧が低くなり、消去(erase)状態であるドレイン領域に存在するメモリセル(F4〜F6)には全てチャネルが形成される。ドレイン選択トランジスタがターンオフされれば、ドレイン領域に存在するメモリセル(F4〜F6)のフローティングゲートにはパス電圧(passbias)が過度になり、高い自己ブースティングレベル(high self boosting level)が形成される。従って、高い自己ブースティングレベルが可能となり、プログラムの欠陥を防止することができる。
【００１７】
図3を参照すれば、複数のストリングから選択されたセル(F3)を基準としてソース領域に位置したメモリセル(F1〜F2)のワードライン(WL1〜WL2)には低電圧を印加し、ドレイン領域のワードライン(WL4〜WL6)には高電圧を印加する。特に、低電圧を印加するセルは選択されたセル(F3)とすぐに隣接したセル(F2)を含むセルでなければならない。低電圧は0〜1.5ボルトで印加し、高電圧は7〜13ボルトで印加する。また、低電圧が印加されないソース選択ライン方向のワードライン(WL0)には5〜13ボルトの電圧を印加する。そうすれば、ソース領域のメモリセルは全て活性化されないため、チャネルポテンシャルに影響を与えない。反面、しきい値電圧が低くなり、消去(erase)状態であるドレイン領域に存在するメモリセル(F4〜F6)には全てチャネルが形成される。ドレイン選択トランジスタがターンオフされれば、ドレイン領域に存在するメモリセル(F4〜F6)のフローティングゲートにはパス電圧(passbias)が加えられ、高い自己ブースティングレベル(high self boosting level)が形成される。従って、高い自己ブースティングレベルが可能となり、プログラムの欠陥を防止することができる。
【００１８】
図4を参照すれば、複数のストリングから選択されたセル(F3)を基準としてソース領域に位置し、すぐに隣接するメモリセル(F2)のワードライン(WL2)には低電圧を印加し、ドレイン領域のワードライン(WL4〜WL6)には高電圧を印加する。低電圧は0〜1.5ボルトで印加し、高電圧は7〜13ボルトで印加する。また、低電圧が印加されないソース選択ライン方向のワードライン(WL0)には5〜13ボルトの電圧を印加する。そうすれば、ソース領域のメモリセルは全て活性化されないため、チャネルポテンシャルに影響を与えない。反面、しきい値電圧が低くなり、消去(erase)状態であるドレイン領域に存在するメモリセル(F4〜F6)には全てチャネルが形成される。ドレイン選択トランジスタがターンオフされれば、ドレイン領域に存在するメモリセル(F4〜F6)のフローティングゲートにはパス電圧(passbias)が加えられ、高い自己ブースティングレベル(high self boosting level)が形成される。従って、高い自己ブースティングレベルが可能となり、プログラムの欠陥を防止することができる。
【００１９】
上記で説明した通り、選択されたセルを基準としてソース方向に位置したメモリセルの少なくともいずれか一つのメモリセルに低電圧を印加し、ドレイン方向に位置した全てのメモリセルのワードラインには高電圧を印加する。そうすれば、ソース方向のメモリセルは全てターンオフされ、チャネルポテンシャルに対する干渉を減らすようになり、メモリセルのしきい値電圧が高い消去状態であるドレイン領域のメモリセルは全てターンオンされてチャネルが形成される。この時、ドレイン選択トランジスタ(DST)がターンオフされれば、メモリセルを構成するフローティングゲートの正のポテンシャル(positive potential)にパス電圧が加えられ、高い自己ブースティング(selfboosting)レベルが形成される。この時、プログラム動作を行うために選択されたメモリセルストリングのチャネルポテンシャルが0Vポテンシャルになるようにするのは、ビットラインによる作用であるため、周辺セル間のフローティングゲートレベルとは関係がなくなる。従って、高い自己ブースティングレベルが可能であるため、プログラム干渉に対するマージンが増加する。
【００２０】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００２１】
【図１】従来のフラッシュメモリ装置のプログラム方法を示した図面である。
【図２】本発明によるフラッシュメモリ装置のプログラム方法を示した図面である。
【図３】本発明によるフラッシュメモリ装置のプログラム方法を示した図面である。
【図４】本発明によるフラッシュメモリ装置のプログラム方法を示した図面である。
【符号の説明】
【００２２】
WL0〜WL6 :ワードライン
SSL :ソース選択ライン
DSL :ドレイン選択ライン
【図１】
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【図２】
2008090996.tif 000004
【図３】
2008090996.tif 000005
【図４】
2008090996.tif 000006