(57)【要約】【課題】安定動作可能な動作電圧の設定に自由度を与えることができる保護回路を提供する。【解決手段】ドレイン端子と被保護素子２が接続された端子１を接続した電界効果トランジスタ３と、前記電界効果トランジスタ３のゲート端子と一端を接続し、他端を接地した抵抗４と、前記電界効果トランジスタ３のソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオード５とで構成されていることを特徴とする保護回路６であり、入力端子に低電圧信号が印加された場合は前記トランジスタ３が遮断状態となり、高電圧パルスが印加されたときは導通状態となるようにバイアスされる。【選択図】図1
2008098341.tif 000002
【特許請求の範囲】
【請求項１】
端子に接続された被保護回路を過入力から保護するための保護回路であって、
前記端子にドレイン端子が接続されたエンハンスメント型電界効果トランジスタと、
前記電界効果トランジスタのゲート端子と一端を接続し他端が接地された抵抗と、
前記電界効果トランジスタのソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオードとで
構成されていることを特徴とする保護回路。
【請求項２】
端子に接続された被保護回路を過入力から保護するための保護回路であって、
ソース端子が接地されたエンハンスメント型電界効果トランジスタと、
前記電界効果トランジスタのゲート端子と一端を接続され、他端を接地された抵抗と、
前記電界効果トランジスタのドレイン端子とカソード端子が接続され、前記端子にアノード端子が接続された第２のダイオードとで
構成されていることを特徴とする保護回路。
【請求項３】
端子に接続された被保護回路を過入力から保護するための保護回路であって、
前記端子にドレイン端子を接続したエンハンスメント型電界効果トランジスタと、
前記電界効果トランジスタのゲート端子に一端を接続した抵抗と、
前記抵抗の他端に一端を接続し他端を接地した第１の容量と、
前記抵抗と前記第1の容量との接続点に設けられ、前記端子から前記被保護回路への信号伝達を制御するための制御用端子と、
前記電界効果トランジスタのソース端子にアノード端子を接続し、カソード端子を接地した第１のダイオードとで
構成されていることを特徴とする保護回路。
【請求項４】
請求項１記載の保護回路において、
前記第１のダイオードのカソード端子にアノード端子が接続され、前記第１のダイオードのアノード端子にカソード端子が接続された第３のダイオードを備えることを特徴とする保護回路。
【請求項５】
請求項２記載の保護回路において、
前記第２のダイオードのカソード端子にアノード端子が接続され、前記第２のダイオードのアノード端子にカソード端子が接続された第４のダイオードを備えることを特徴とする保護回路。
【請求項６】
請求項１〜５のいずれか一項記載の保護回路において、
一端が接地され、他端が前記電界効果トランジスタのゲート端子に接続された第２の容量を備えることを特徴とする保護回路。
【請求項７】
請求項１〜６のいずれか一項記載の保護回路において、
前記エンハンスメント型電界効果トランジスタが接合型電界効果トランジスタであることを特徴とする保護回路。
【請求項８】
請求項１〜６のいずれか一項記載の保護回路において、
前記エンハンスメント型電界効果トランジスタがＭＥＳ型トランジスタであることを特徴とする保護回路。
【請求項９】
端子に接続された被保護回路を過入力から保護するための保護回路であって、
前記端子にコレクタ端子が接続されたＮＰＮ型バイポーラトランジスタと、
前記バイポーラトランジスタのベース端子と一端を接続され、他端が接地された抵抗と、
前記バイポーラトランジスタのエミッタ端子とアノード端子が接続され、カソード端子が接地された第５のダイオードとで
構成されていることを特徴とする保護回路。
【請求項１０】
端子に接続された被保護回路を過入力から保護するための保護回路であって、
エミッタ端子が接地されたＮＰＮ型バイポーラトランジスタと、
前記バイポーラトランジスタのベース端子と一端を接続され、他端を接地された抵抗と、
前記バイポーラトランジスタのコレクタ端子とカソード端子が接続され、前記端子にアノード端子が接続された第６のダイオードとで
構成されていることを特徴とする保護回路。
【請求項１１】
端子に接続された被保護回路を過入力から保護するための保護回路であって、
前記端子にコレクタ端子を接続したＮＰＮ型バイポーラトランジスタと、
前記バイポーラトランジスタのベース端子に一端を接続した抵抗と、
前記抵抗の他端に一端を接続し、他端を接地した第1の容量と、
前記抵抗と前記第1の容量との接続点に設けられ、前記端子から前記被保護回路への信号伝達を制御するための制御用端子と、
前記バイポーラトランジスタのエミッタ端子にアノード端子を接続し、カソード端子を接地した第５のダイオードとで
構成されていることを特徴とする保護回路。
【請求項１２】
請求項９記載の保護回路において、
前記第５のダイオードのカソード端子にアノード端子が接続され、前記第５のダイオードのアノード端子にカソード端子が接続された第７のダイオードを備えることを特徴とする保護回路。
【請求項１３】
請求項１０記載の保護回路において、
前記第６のダイオードのカソード端子にアノード端子が接続され、前記第６のダイオードのアノード端子にカソード端子が接続された第８ダイオードを備えることを特徴とする保護回路。
【請求項１４】
請求項９〜１３のいずれか一項記載の保護回路において、
一端が接地され、他端が前記バイポーラトランジスタのベース端子に接続された第２の容量を備えることを特徴とする保護回路。
【請求項１５】
請求項９〜１４のいずれか一項記載の保護回路において、
前記バイポーラトランジスタがヘテロ接合型バイポーラトランジスタであることを特徴とする保護回路。
【請求項１６】
請求項１〜１５のいずれか一項記載の保護回路において、
前記第１〜第８のダイオードの少なくとも１つが、同方向に直列接続された少なくとも２つ以上のダイオードから構成されていることを特徴とする保護回路
【請求項１７】
請求項１〜１６のいずれか一項記載の保護回路において、
前記被保護回路と同一半導体基板上に形成されていることを特徴とする保護回路。
【請求項１８】
請求項１７記載の保護回路において、
前記半導体基板が化合物半導体基板であることを特徴とする保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に静電破壊防止を目的とした保護回路に係る。
【背景技術】
【０００２】
近年、半導体集積回路では微細化が進むと共に素子の静電耐圧が低下し、外部接続端子から侵入する高電圧パルス（以下、サージパルス）によって素子が破壊される可能性が大きくなっている。そのため、近年の半導体集積回路においては、外部接続端子に付随して、内部回路の静電破壊対策を目的とした保護回路が備えられていることが多い。
【０００３】
図１３は従来の実施の形態における保護回路の構成を説明するための図であり、図１２は半導体基板とパッケージとの接続例を示す図である。図１３において、端子１は被保護回路２に接続された端子であり、例えば図１２のようにボンディングワイヤー１４や半導体基板上の素子１７等を介し、パッケージの外部接続端子１３と接続されている。
【０００４】
この外部接続端子１３は、例えばデジタルまたはアナログ信号端子や電源端子、接地端子として使用される。図１３の保護回路１０６を構成するトランジスタ３、抵抗４は、静電気に起因して端子１を通して被保護回路に侵入するサージパルスを抑制するために設けられている。
【０００５】
以下に該回路の動作原理を、エンハンスメント型電界効果トランジスタを用いた場合を例に図１３を参照して説明する。端子１に正のサージパルスが印加されると、半導体集積回路やボンディングワイヤー１４等の寄生成分によって決定される時定数で、トランジスタ３のドレイン電位が指数関数的に上昇する。このとき、ドレイン―ゲート間容量カップリングまたはドレイン―ゲート間リーク電流によってもたらされる、抵抗４での電圧降下により、該トランジスタのゲート電位が上昇する。
【０００６】
ゲート電位がトランジスタ３のオン電圧以上に上昇すれば、該トランジスタは導通状態となり、サージパルスによるチャージは該トランジスタを通し放電される。ここで、トランジスタ３のオン電圧や抵抗４の抵抗値を適当に設定し、該トランジスタのドレイン電位が被保護回路２の破壊耐圧に達する前に該トランジスタを導通状態とせしめることで、被保護回路２をサージパルスによる破壊から保護することができる。
【０００７】
一方、負のサージパルスが入力されると、寄生成分で決定される時定数でドレイン電位が低下する。このとき、ドレイン電位の低下がオン電圧以上になると、トランジスタ３が導通状態となり、被保護回路２をサージパルスより保護することが可能となる。
【０００８】
また、該保護回路１０６においては、トランジスタ３のオン電圧と抵抗４の抵抗値の最適化により、所望の入力電圧に対し該トランジスタを導通状態とすることが重要となる。すなわち、トランジスタ３は、ノイズや伝達信号などの低電圧信号が印加された際は遮断状態となり、被保護回路２の破壊耐圧を上回るサージパルスに対しては確実に導通状態となることが求められる。
【０００９】
なお、電界効果トランジスタの代わりにバイポーラトランジスタを用いても、同様の原理で保護効果が得られる。この際、上記説明においてドレインがコレクタに、ゲートがベースに、ソースがエミッタに対応する。また、バイポーラトランジスタを用いた場合であっても、トランジスタのオン電圧と、抵抗４の抵抗値を適切に設計する必要がある。このような従来の技術としては、例えば特許文献１や特許文献２に記載されたもの等が知られている。
【特許文献１】特開２００６−１１４６１８号公報
【特許文献２】特開平２−４１６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１３に示す従来技術の保護回路では、トランジスタ３のオン電圧が低い場合、オン電圧が高い場合に比べ、より低い電圧が端子１に印加されたときに該トランジスタが導通状態となる。したがって、トランジスタ３のオン電圧が低すぎる場合、端子１に印加された電源電圧あるいは伝達信号により該トランジスタが導通状態となり、被保護回路２への信号伝達に支障をきたす。
【００１１】
このため、該トランジスタのオン電圧はある一定値以上であることが望ましいが、オン電圧の設計自由度が制約され、十分に大きくできない場合がある。例えば、トランジスタ３にＭＥＳ（ＭＥｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用いる場合、該トランジスタのオン電圧をゲートショットキーダイオードのオン電圧以上にすることが出来ないなどの制約を受ける。
【００１２】
また、保護回路１０６を被保護回路２と同一基板上に作製し、さらに被保護回路２上のトランジスタのオン電圧がトランジスタ３の最適オン電圧に比べ小さい場合、生産性などの観点からトランジスタ３のオン電圧のみを高くすることが出来ない場合がある。
【００１３】
トランジスタ３のオン電圧が小さい場合、抵抗４の抵抗値を小さくすることで、トランジスタ３のゲートあるいはベース電位の上昇を抑制し、低電圧信号に対し導通状態になりにくくすることも可能である。しかし、製造上均一性の確保が可能な抵抗値には下限があるため、該抵抗の抵抗値設計のみでこの課題を解決することが困難な場合は少なくない。
【００１４】
以上のように、トランジスタ３のオン電圧が小さい場合は、特に電源電圧が高い端子や比較的電圧が大きい大信号が印加される端子に従来の保護回路を適用することが困難である。また、大信号が印加されない端子であっても、広い温度範囲でノイズなどに対して該トランジスタが遮断状態を保ち、安定に動作するためには一定値以上のオン電圧が要求される。しかし、上記の通り、一定値以上のオン電圧を得ることは必ずしも容易ではない。このように、従来技術においては、低電圧入力に対しては確実に遮断状態となり、サージパルス印加時には導通状態となる安定動作が可能な保護回路の動作電圧の設定が、トランジスタのオン電圧によって制限されていた。
【００１５】
本発明は、上記従来の事情に鑑みてなされたものであって、安定動作可能な動作電圧の設定に自由度を与えることができる保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するためになされた本発明は、被保護回路が接続された端子にドレイン端子が接続されたエンハンスメント型電界効果トランジスタと、前記電界効果トランジスタのゲート端子と一端を接続し、他端が接地された抵抗と、前記電界効果トランジスタのソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオードとで構成されていることを特徴とする保護回路を要旨としている。
【００１７】
上記構成によれば、抵抗を介してゲート端子が接地された電界効果トランジスタのソース端子に、カソード端子が接地されたダイオードのアノード端子を接続することでトランジスタが導通状態となるゲート電位を高め、従来、トランジスタのオン電圧によって一意的に決められていた保護回路の動作電圧の設定に自由度を与えることができる。特に、低電圧入力に対して遮断状態を保つことでオン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【００１８】
また、上記の課題を解決するためになされた本発明は、ソース端子が接地されたエンハンスメント型電界効果トランジスタと、前記電界効果トランジスタのゲート端子と一端を接続され、他端を接地された抵抗と、前記電界効果トランジスタのドレイン端子とカソード端子が接続され、被保護回路が接続された端子にアノード端子が接続された第２のダイオードとで構成されていることを特徴とする保護回路を要旨としている。
【００１９】
上記構成によれば、抵抗を介してゲート端子が接地された電界効果トランジスタのドレイン端子に、被保護素子が接続された端子にアノード端子を接続したダイオードのカソード端子を接続し、該ダイオードにおいてサージパルスの電圧を降下させることにより、従来、トランジスタのオン電圧によって一意的に決められていた保護回路の動作電圧の設定に自由度を与えることができる。特に、低電圧入力に対して遮断状態を保つことで、オン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【００２０】
また、上記の課題を解決するためになされた本発明は、端子に接続された被保護回路を過入力から保護するための保護回路であって、前記端子にドレイン端子を接続したエンハンスメント型電界効果トランジスタと、前記電界効果トランジスタのゲート端子に一端を接続した抵抗と、前記抵抗の他端に一端を接続し他端を接地した第１の容量と、前記抵抗と前記第1の容量との接続点に設けられ、前記端子から前記被保護回路への信号伝達を制御するための制御用端子と、前記電界効果トランジスタのソース端子にアノード端子を接続し、カソード端子を接地した第１のダイオードとで構成されていることを特徴とする保護回路を要旨としている。
【００２１】
上記構成によれば、抵抗と第1の容量の接続点に制御用端子を設け、制御用端子からエンハンスメント型電界効果トランジスタの制御信号を入力することで、サージパルスによる被保護回路の破壊を防ぐとともに、端子から入力される信号の被保護回路への伝達を制御することが可能となる。
【００２２】
また、上記の課題を解決するためになされた本発明は、前記第１のダイオードのカソード端子にアノード端子が接続され、前記第１のダイオードのアノード端子にカソード端子が接続された第３のダイオードを備えることを特徴とする保護回路を要旨としている。
【００２３】
上記構成によれば、前記第１のダイオードと並列に、第３のダイオードを前記第１のダイオードと逆向きに接続することで、第１のダイオードの耐圧最適化が困難な場合に、負のサージパルスに対する回路保護動作の安定化に効果を奏するものである。
【００２４】
また、上記の課題を解決するためになされた本発明は、前記第２のダイオードのカソード端子にアノード端子が接続され、前記第２のダイオードのアノード端子にカソード端子が接続された第４のダイオードを備えることを特徴とする保護回路を要旨としている。
【００２５】
上記構成によれば、前記第２のダイオードと並列に、第４のダイオードを前記第２のダイオードと逆向きに接続することで、第２のダイオードの耐圧最適化が困難な場合に、負のサージパルスに対する回路保護動作の安定化に効果を奏するものである。
【００２６】
また、上記の課題を解決するためになされた本発明は、一端が接地され、他端が前記電界効果トランジスタのゲート端子に接続された第２の容量を備えることを特徴とする保護回路を要旨としている。
【００２７】
上記構成によれば、一端を前記電界効果トランジスタのゲート端子に接続された前記抵抗と並列に、容量を接続することで、サージパルスよりも高い周波数の低電圧信号によるゲート電位上昇を抑制し、オン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【００２８】
さらに、上記の課題を解決するためになされた本発明は、端子に接続された被保護回路を過入力から保護するための保護回路であって、前記端子にコレクタ端子が接続されたＮＰＮ型バイポーラトランジスタと、前記バイポーラトランジスタのベース端子と一端を接続され、他端が接地された抵抗と、前記バイポーラトランジスタのエミッタ端子とアノード端子が接続され、カソード端子が接地された第５のダイオードとで構成されていることを特徴とする保護回路を要旨としている。
【００２９】
上記構成によれば、抵抗を介してベース端子が接地されたバイポーラトランジスタのエミッタ端子に、カソード端子が接地されたダイオードのアノード端子を接続することでトランジスタが導通状態となるベース電位を高め、従来、トランジスタのオン電圧によって一意的に決められていた保護回路の動作電圧の設定に自由度を与えることができる。特に、低電圧入力に対して遮断状態を保つことでオン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【００３０】
さらに、上記の課題を解決するためになされた本発明は、端子に接続された被保護回路を過入力から保護するための保護回路であって、エミッタ端子が接地されたＮＰＮ型バイポーラトランジスタと、前記バイポーラトランジスタのベース端子と一端を接続され、他端を接地された抵抗と、前記バイポーラトランジスタのコレクタ端子とカソード端子が接続され、前記端子にアノード端子が接続された第６のダイオードとで構成されていることを特徴とする保護回路を要旨としている。
【００３１】
上記構成によれば、抵抗を介してベース端子が接地されたバイポーラトランジスタのコレクタ端子に、被保護素子が接続された端子にアノード端子を接続したダイオードのカソード端子を接続し、該ダイオードにおいてサージパルスの電圧を降下させることにより、従来、トランジスタのオン電圧によって一意的に決められていた保護回路の動作電圧の設定に自由度を与えることができる。特に、低電圧入力に対して遮断状態を保つことで、オン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【００３２】
さらに、上記の課題を解決するためになされた本発明は、端子に接続された被保護回路を過入力から保護するための保護回路であって、前記端子にコレクタ端子を接続したＮＰＮ型バイポーラトランジスタと、前記バイポーラトランジスタのベース端子に一端を接続した抵抗と、前記抵抗の他端に一端を接続し、他端を接地した第1の容量と、前記抵抗と前記第1の容量の接続点に設けられ、前記端子から前記被保護回路への信号伝達を制御するための制御用端子と、前記バイポーラトランジスタのエミッタ端子にアノード端子を接続し、カソード端子を接地した第５のダイオードとで構成されていることを特徴とする保護回路を要旨としている。
【００３３】
上記構成によれば、抵抗と第1の容量との接続点に制御用端子を設け、制御用端子からＮＰＮ型バイポーラトランジスタの制御信号を入力することで、サージパルスによる被保護回路の破壊を防ぐとともに、端子から入力される信号の被保護回路への伝達を制御することが可能となる。
【００３４】
さらに、上記の課題を解決するためになされた本発明は、前記第５のダイオードのカソード端子にアノード端子が接続され、前記第５のダイオードのアノード端子にカソード端子が接続された第７のダイオードを備えることを特徴とする保護回路を要旨としている。
【００３５】
上記構成によれば、前記第５のダイオードと並列に、第７のダイオードが前記第５のダイオードと逆向きに接続することで、第５のダイオードの耐圧最適化が困難な場合に、負のサージパルスに対する回路保護動作の安定化に効果を奏するものである。
【００３６】
さらに、上記の課題を解決するためになされた本発明は、前記第６のダイオードのカソード端子にアノード端子が接続され、前記第６のダイオードのアノード端子にカソード端子が接続された第８ダイオードを備えることを特徴とする保護回路を要旨としている。
【００３７】
上記構成によれば、前記第６のダイオードと並列に、第８のダイオードが前記第６のダイオードと逆向きに接続することで、第６のダイオードの耐圧最適化が困難な場合に、負のサージパルスに対する回路保護動作の安定化に効果を奏するものである。
【００３８】
さらにまた、上記の課題を解決するためになされた本発明は、一端が接地され、他端が前記バイポーラトランジスタのベース端子に接続された第２の容量を備えることを特徴とする保護回路を要旨としている。
【００３９】
上記構成によれば、一端を前記バイポーラトランジスタのベース端子に接続された前記抵抗と並列に、容量を接続することで、サージパルスよりも高い周波数の低電圧信号によるベース電位上昇を抑制し、オン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【００４０】
さらにまた、上記の課題を解決するためになされた本発明は、前記第１〜第８のダイオードの少なくとも１つが、同方向に直列接続された少なくとも２つ以上のダイオードから構成されていることを特徴とする保護回路を要旨としている。
【００４１】
上記構成によれば、前記第１〜第８のダイオードの少なくとも１つを、同方向に直列接続された少なくとも２つ以上のダイオードで構成し、トランジスタが導通状態となる時のゲート（またはベース）電位を調整することにより、オン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【発明の効果】
【００４２】
以上説明したように、本発明にかかる保護回路によれば、従来、トランジスタのオン電圧によって一意的に決められていた保護回路の動作電圧の設定に自由度を与えることができる。特に、低電圧入力に対して遮断状態を保つことでオン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏するものである。
【発明を実施するための最良の形態】
【００４３】
本発明はオン電圧が低いトランジスタを用いた保護回路の動作安定化に効果を奏するものである。現在、無線通信用機器に用いられる高周波回路では高周波特性に優れるＧａＡｓ基板が多く用いられるが、ＧａＡｓ基板上集積回路ではオン電圧を大きくすることが困難な接合型電界効果トランジスタが多用される。そのため、特に限定はされないが、本発明はＧａＡｓ半導体基板上集積回路において特に好適である。以下で本発明の実施の形態を具体的に説明する。
【００４４】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。図1は本発明の第1の実施の形態における保護回路の構成を説明するための図である。図１に示す保護回路６は、被保護回路２が接続された端子１にドレイン端子が接続されたエンハンスメント型電界効果トランジスタ３と、前記電界効果トランジスタ３のゲート端子と一端を接続し、他端が接地された抵抗４と、前記電界効果トランジスタ３のソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオード５とで構成される。
【００４５】
図１において、端子１に電圧が印加されない場合は電界効果トランジスタ３のソース電位およびゲート電位は接地電位に保たれる。端子１に正のサージパルスが印加されると、例えば端子１に接続される半導体回路およびボンディングワイヤー等の寄生成分で決定される時定数で、該トランジスタ３のドレイン電位が指数関数的に上昇する。
【００４６】
この時、該トランジスタ３のゲート―ドレイン間の容量カップリングまたはドレイン―ゲート間リーク電流による抵抗４での電圧降下により、ゲート電位が上昇する。ゲート―ソース間電位差がトランジスタ３のオン電圧以上になると該トランジスタが導通状態となり、サージパルスのチャージを放電する経路が形成され、被保護回路２に印加される電圧が減少する。
【００４７】
ここで、トランジスタ３のソース―接地端子間に第１のダイオード５を挿入することで、回路動作が安定することを説明する。トランジスタ３のソース、ゲート電位をそれぞれＶｓ、Ｖｇ、該トランジスタのオン電圧をＶｏｎ、第１のダイオード５のアノード端子電位をＶｆとすると、
Ｖｓ＝Ｖｆ  ・・・（１）
であるから、
Ｖｇ−Ｖｓ＝Ｖｇ−Ｖｆ＞Ｖｏｎ  ・・・（２）
すなわち、
Ｖｇ＞Ｖｏｎ＋Ｖｆ  ・・・（３）
の時に該トランジスタが導通状態となる。したがって、第１のダイオード５での電圧降下によって、該トランジスタが導通状態となるゲート電位が上昇し、低電圧入力に対し遮断状態を保つことが容易になる。
【００４８】
ここで、図２を用いてトランジスタ３の動作を更に詳しく説明する。図２は該保護回路６における端子1の電位Voltageと、トランジスタ３の各端子電位およびドレイン電流との関係を示す。なお、比較のために従来保護回路（図１３参照）の特性も合わせて記載している。また、図２のＶｄはドレイン電位、Ｖｇはゲート電位、Ｖｓはソース電位、Ｉｄはドレイン電流である。
【００４９】
まず、従来技術では、端子１の電位が約１２Ｖ以下の範囲では、端子１の電位の増加とともにゲート電位が上昇する。これは、上記説明の通り、ドレイン―ゲート間電流による抵抗４での電圧降下に起因する。さらにゲート電位が上昇し、トランジスタ３のオン電圧（Ｖｏｎ＝約０．３Ｖ）を超えると、ドレイン電流が増加し、トランジスタ３が導通状態となる。
【００５０】
一方、本発明では端子１の電位が約１２Ｖ以下のときは、端子１の電位の増加とともにゲート電位だけでなくソース電位も上昇している。さらに、端子１の電位が１２Ｖ以上になりゲート電圧が約０．３Ｖ以上になっても、第１のダイオード５によりソース電位が上昇しているため、ゲート―ソース間電位がＶｏｎ以下であり、該トランジスタは遮断状態を保っている。さらに端子１の電位が上昇し、２０Ｖ以上になると、ゲート―ソース間電位がＶｏｎ以上になり、該トランジスタが導通状態となることが分かる。すなわち、従来技術では端子１の電位が約１２Ｖ以上になるとトランジスタが導通状態となるのに対し、本実施の形態によれば端子１の電位が約２０Ｖになるまで遮断状態を保つことが可能になり、トランジスタのオン電圧に制限されることなく、保護回路の動作電圧を自由に設定することができる。
【００５１】
このように、本発明の第１の実施の形態によれば、ダイオードのオン電圧により、トランジスタが導通状態となる電位を高めることが出来る。例えば、接合型電界効果トランジスタにおいて、ゲートショットキーダイオードのオン電圧が０．５〜０．６Ｖ程度の場合、該トランジスタのしきい値電圧は実用上高くとも０．４〜０．５Ｖ程度となることが多い。ゆえに、該トランジスタが導通状態となるゲート電位が、ダイオードのオン電圧と同等分上昇することは、保護動作の安定化を図る上で意義深い。
【００５２】
なお、該ダイオードに印加される電圧Ｖｆが該ダイオードのオン電圧以上になると、該ダイオードのインピーダンスは急激に低下するため、該ダイオードによってサージパルス印加時のチャージ放電が阻害されることはない。
【００５３】
一方、負のサージパルスが印加された場合、トランジスタ３は導通状態にバイアスされ、第１のダイオード５は逆バイアスに印加される。該ダイオードに印加される電圧が耐圧を越えると、該ダイオードのインピーダンスが急激に低下し、サージパルスによるチャージを放電することが出来る。したがって、例えばツェナーダイオードを用いるなどして該ダイオードの耐圧を被保護回路２の破壊耐圧以下に設計することで、被保護回路の破壊を防止することが出来る。
【００５４】
以上のように、第１の実施の形態の回路構成により、低電圧印加時にトランジスタ３を遮断状態に保ちやすくなることが分かる。
【００５５】
以上説明したように、本実施の形態によれば、従来、トランジスタのオン電圧によって一意的に決められていた保護回路の動作電圧の設定に自由度を与えることができる。特に、低電圧入力に対して遮断状態を保つことでオン電圧が低いトランジスタを用いた場合の動作安定化に効果を奏することができる。すなわち、オン電圧が低いエンハンスメント型トランジスタを用いた場合であっても、低電圧入力に対しては確実に遮断状態となり、サージパルス印加時には導通状態となる安定動作可能となる。
【００５６】
ここで、回路シミュレーション結果を用いて上記説明を補足する。
【００５７】
図３は本発明の第１の実施の形態における保護回路の電流電圧特性を示す図であり、端子１の電圧とトランジスタ３のドレイン電流との関係を示している。また、比較のために図１３に示す従来保護回路の電流電圧特性も合わせて記載している。なお、図３中のＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｕｎｉｃａｔｉｏｎｓ）信号（振幅：約−１７〜＋１７Ｖ）は、本保護回路の有望な応用用途の一つである携帯電話向け高周波アナログ回路に印加される低電圧信号の一例である（電圧は５０Ω系で換算）。
【００５８】
図３において、従来保護回路が遮断状態となるのは約−０．３〜１４Ｖの範囲である。したがって、この範囲外の振幅のＧＳＭ信号が印加された場合、トランジスタ３が導通状態となるので、ＧＳＭ信号を被保護回路に伝達することが出来ない。
【００５９】
一方、本実施の形態の回路では、ＧＳＭ信号振幅である−１７〜＋１７Ｖの入力の全範囲において、トランジスタ３は遮断状態にあり、ＧＳＭ信号を被保護回路に伝送することが可能である。すなわち、低電圧信号が印加される端子に対して、本発明の保護回路が有用であることが分かる。
【００６０】
なお、第１のダイオード５が、少なくとも二つ以上のダイオードの直列接続で構成されていても同様の原理で回路保護効果が得られる。この時、直列に接続するダイオード数を調整することで、ソース電位の上昇幅を制御し、トランジスタ３が遮断状態となる端子１の電圧範囲を設計することも可能である。すなわち、ダイオードの段数を増加させることでソース電位をより上昇させ、導通状態となるゲート電位を高めることによって、該トランジスタが遮断状態となる端子１の電圧範囲を広げることが出来る。
【００６１】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態における保護回路の構成を説明するための図である。図４に示す保護回路６は、ソース端子が接地されたエンハンスメント型電界効果トランジスタ３と、前記電界効果トランジスタ３のゲート端子と一端を接続され、他端を接地された抵抗４と、前記電界効果トランジスタ３のドレイン端子とカソード端子が接続され、被保護回路２が接続された端子１にアノード端子が接続された第２のダイオード７とで構成される。
【００６２】
図４において、端子１に正の電圧が印加されると、従来回路構成と同様に、同端子電圧は、例えば端子１に接続される半導体集積回路およびボンディングワイヤー等の寄生成分で決定される時定数で上昇する。この時、第２のダイオード７における電圧降下によって、トランジスタ３のドレイン端子電圧は端子１の電圧に比べ低下する。したがって、従来構成に比べ該トランジスタ３に印加される電圧が低下し、遮断状態となる端子１の上限電圧が上昇する。すなわち、低電圧入力に対し導通状態となりにくくすることが可能である。
【００６３】
なお、負のサージパルスが印加された場合、第２のダイオード７は逆バイアスに印加される。該ダイオードに耐圧以上の電圧が印加されると、該ダイオードのインピーダンスが急激に低下し、サージパルスによるチャージを放電することが出来る。したがって、ツェナーダイオードを用いるなどして該ダイオードの耐圧を被保護回路２の破壊耐圧以下に設計することで、被保護回路２の破壊を防止することが出来る。
【００６４】
また、第２のダイオード７が、少なくとも二つ以上のダイオードの直列接続で構成されていても同様の原理で回路保護効果が得られる。この時、直列に接続するダイオード数を調整することで、ソース電位の上昇幅を制御し、トランジスタ３が遮断状態となる端子１の電圧範囲を設計することも可能である。また、本実施の形態で説明した構成（第２のダイオード７）は第１の実施の形態の回路構成と組み合わせて用いてもよい。
【００６５】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。図５は本発明の第３の実施の形態における保護回路の構成を説明するための図である。図５に示す保護回路は、第１の実施の形態で説明した回路において、抵抗４と接地端子との間に第１の容量９を直列接続している。さらに、前記抵抗４と第１の容量９との接続点に、制御用端子８を設けた構成である。
【００６６】
なお、第３の実施の形態は、特に限定はしないが、例えば低電圧高周波信号が印加される端子に適用される。また、特に制限されないが、第１の容量９にＭＩＭ（Metal-Insulator-Metal）容量や可変容量ダイオード等を用いてもよい。
【００６７】
図５に示す回路において、端子８は、トランジスタ３を制御することで端子１から被保護回路２への信号伝達を制御するために設けている。第１の容量９の容量値は該容量のインピーダンスが端子８から入力される制御信号に対しては十分に大きく、サージパルスによりドレイン端子からゲート端子に伝わる信号に対しては十分に小さくなるように設定する。容量値をこのように設定することで、サージパルスが印加された時、第１の実施の形態と同様に、トランジスタ３がサージによるチャージを放電する経路となり、サージパルスによる被保護回路２の破壊を防ぐことが可能である。
【００６８】
さらに、制御端子８から該トランジスタ３の制御信号を入力することで、端子１から入力される信号の被保護回路への伝達を制御することが可能となる。すなわち、本実施の形態では、低電圧信号が印加される場合においても保護回路６が安定して遮断状態となることを利用し、回路保護機能に加え制御端子８による被保護回路２への信号伝達制御を可能とすることを要旨としている。なお、本実施の形態で説明した構成(第１のダイオード５、制御端子８、第１の容量９)は第２の実施の形態の回路構成と組み合わせてもよい。
【００６９】
（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。図６は本発明の第４の実施の形態における保護回路の構成であり、第１の実施の形態の回路構成において、前記第１のダイオード５と並列に、前記第１のダイオード５と逆向きに第３のダイオード１０が接続された構成となっている。
【００７０】
この回路は、第１のダイオード５の耐圧が被保護回路２の破壊耐圧よりも高いために、負のサージパルスから被保護回路２を保護できない場合や、逆に耐圧が低すぎるために負の低電圧入力に対しトランジスタ３が導通状態となる場合においても、安定した回路保護動作の実現を意図したものである。正のサージパルス印加時の動作原理は第１の実施の形態と同じであるので、説明は省略する。
【００７１】
負のサージパルスが印加されると、寄生容量で決まる時定数でトランジスタ３のドレイン電圧が低下し、第３のダイオード１０は順方向にバイアスされる。第３のダイオード１０における電圧降下をＶｆ、トランジスタ３のドレイン電位をＶｄ、ソース電位をＶｓ、ゲート電位をＶｇ、オン電圧をＶｏｎとすると、該トランジスタが導通状態となる条件は
Ｖｇ―Ｖｄ  ＞  Ｖｏｎ  ・・・（４）
Ｖｓ  ＞  Ｖｄ  ・・・（５）
Ｖｓ  ＜  −Ｖｆ  ・・・（６）
である。
【００７２】
すなわち、
Ｖｄ  ＜  Ｖｇ−Ｖｏｎ  ・・・（７）
Ｖｄ  ＜  −Ｖｆ  ・・・（８）
の時にサージによる電荷が第３のダイオード１０を介して放電される。したがって、第３のダイオード１０を挿入することで、少なくとも−Ｖｆ ＜  Ｖｄの負の低電圧信号に対してトランジスタ３を遮断状態に保つことが出来る。
【００７３】
回路シミュレーション結果を用いて上記説明を補足する。図７は本発明の第４の実施の形態における保護回路の電流電圧特性であり、端子１に正電圧が印加された時の電圧とトランジスタ３のドレイン電流の関係を示したものである。なお、オン電圧Ｖｏｎは０．３Ｖとした。
【００７４】
従来技術では約１３Ｖの入力で該トランジスタが導通状態となっているのに対し、本実施例の保護回路では約２０Ｖの入力まで該トランジスタは遮断状態であり、第１の実施の形態で示した図１の回路と同様に保護動作の安定化がなされていることが分かる。
【００７５】
次に、負電圧印加時のトランジスタ３の電流電圧特性を説明する。図８は本発明の第４の実施の形態における保護回路の電流電圧特性であり、端子１に負電圧が印加された時の電圧とトランジスタ３のドレイン電流の関係を示したものである。オン電圧Ｖｏｎは０．１Ｖと０．３Ｖの二水準である。
【００７６】
従来技術では、Ｖｄ＝−Ｖｏｎ程度の低い電圧でトランジスタ３が導通状態となっており、特にＶｏｎが小さい場合にトランジスタ３が導通状態となりやすいことが分かる。そのため、ノイズなどに対して回路動作が不安定になりやすく、また、一般にオン電圧Ｖｏｎは温度依存性を有するため、広い温度範囲での動作保障はさらに困難である。
【００７７】
一方、本実施の形態における回路ではＶｏｎの大小に関わらずＶｄ＝−１．２Ｖ以上の入力に対してトランジスタ３は遮断状態を保っており、回路動作の安定化がなされている。したがって、印加される負電圧が比較的小さい端子において、ノイズなどに対する安定性向上が期待される。
【００７８】
なお、第３のダイオード１０が、少なくとも二つ以上のダイオードの直列接続で構成されていても同様の原理で回路保護効果が得られる。この時、直列に接続するダイオード数を調整することで、ソース電位の上昇幅を制御し、トランジスタ３が遮断状態となる入力電圧を設計することも可能である。また、本実施の形態で説明した構成（第１のダイオード５、第３のダイオード１０）は第２および第４の実施の形態の回路構成と併用してもよい。
【００７９】
（第５の実施の形態）
次に本発明の第５の実施の形態について説明する。図９は本発明の第５の実施の形態における保護回路の構成を説明するための図である。図９に示す保護回路６は、第２の実施の形態の回路構成において、前記第２のダイオード７と並列に、前記第２のダイオード７と逆向きに第４のダイオード１１が接続された構成である。
【００８０】
この回路は、第２ダイオード６の耐圧が被保護回路２の破壊耐圧よりも高いために、負のサージパルスから被保護回路２を保護できない場合や、耐圧が低すぎるために負の低電圧入力に対しトランジスタ３が導通状態となる場合において、保護動作の安定化を意図したものである。正のサージパルス印加時の動作原理は第２の実施の形態と同じであるので、説明は省略する。
【００８１】
図９において、端子１に負の電圧が印加されると、第４のダイオード１１における電圧降下によって、トランジスタ３のドレイン端子電圧が端子１の電圧に比べ上昇する。したがって、従来構成に比べ該トランジスタが遮断状態となる端子１の下限電圧が低下し、負の低電圧入力に対し導通状態となりにくくすることが出来る。
【００８２】
なお、第４のダイオード１１が、少なくとも二つ以上のダイオードの直列接続で構成されていても同様の原理で回路保護効果が得られる。この時、直列に接続するダイオード数を調整することで、ソース電位の上昇幅を制御し、トランジスタ３が遮断状態となる入力電圧を設計することも可能である。また、本実施の形態で説明した構成（第２のダイオード７、第４のダイオード１１）は第１、第３および第４の実施の形態の回路構成と併用してもよい。
【００８３】
（第６の実施の形態）
次に本発明の第６の実施の形態について説明する。図１０は本発明の第６の実施の形態における保護回路の構成を説明するための図である。図１０に示す保護回路６は、第１の実施の形態の回路において、一端を電界効果トランジスタ３のゲート端子に接続された抵抗４と並列に、第２の容量１２が接続された構成である。
【００８４】
第６の実施の形態は、特に限定はされないが、サージパルスに比べ高い周波数、例えば１ＧＨｚ以上の高周波信号が印加される端子に適用される。また、特に制限はされないが、第２の容量１２にＭＩＭ容量や可変容量ダイオードを用いてもよい。
【００８５】
前記の通り、該保護回路６においてトランジスタ３のゲート電位の上昇を抑制することで低電圧信号印加時にトランジスタ３を遮断状態に保つことが容易になる。抵抗４の抵抗値を低くすることで、信号印加時のゲート電位上昇を抑制することは出来るが、前記の通り、抵抗値の設計可能範囲には下限が存在する。
【００８６】
そこで、第２の容量１２を抵抗４と並列に挿入した回路構成とした。この構成にすることで、サージパルスの周波数に比べ低電圧信号の周波数の方が高い場合、ゲート端子―接地端子間のインピーダンスをサージパルスに対しては大きく、低電圧高周波信号に対して小さくすることが出来る。
【００８７】
したがって、低電圧高周波信号によるゲート電位の上昇を抑制されると期待される。これにより、低電圧高周波信号によってトランジスタ３が導通状態にバイアスされにくくなり、高周波信号が印加される端子での保護動作安定化に貢献すると考えられる。なお、特に制限されないが、第２の容量１２にＭＩＭ容量や可変容量ダイオードを用いてもよい。また、本実施の形態で説明した構成（第１のダイオード５、第２の容量１２）は第２〜第５の実施の形態の回路構成と併用してもよい。
【００８８】
（第７の実施の形態）
次に本発明の第７の実施の形態について説明する。図１１は本発明の第７の実施の形態における保護回路の構成を説明するための図である。図１１に示す保護回路６は、被保護回路２が接続された端子１にアノード端子が接続された第２のダイオード７と、前記第２のダイオード７のカソード端子にドレイン端子が接続されたエンハンスメント型電界効果トランジスタ３と、前記電界効果トランジスタ３のゲート端子と一端が接続され、他端が接地された抵抗４と、前記電界効果トランジスタ３のゲート端子と一端が接続され、他端が接地された第２の容量１２と、前記電界効果トランジスタのソース端子とアノード端子が接続され、カソード端子が接地された第１のダイオード５と、前記電界効果トランジスタ３のソース端子とカソード端子が接続され、アノード端子が接地された第３のダイオード１０と、端子１にカソード端子が接続され、前記電界効果トランジスタ３のドレイン端子にアノード端子が接続された第４のダイオード１１とで構成される。この保護回路は、前述の第１〜第７の実施の形態で説明した保護回路の構成を全て備えるものである。
【００８９】
まず、前記第1の実施の形態で説明したとおり、第１のダイオード５によってトランジスタ３が導通状態となるオン電圧が上昇する。さらに、前記第２の実施の形態で説明したとおり、第２のダイオード７によってトランジスタ３に印加される電圧が減少するため、第１、第２の実施の形態に比べトランジスタ３を遮断状態に保つのが容易になる。
【００９０】
また、第３、第４のダイオード１０、１１を付加することで、ダイオードの耐圧調整が困難な場合においても、負のサージパルスに対応可能となる。またさらに、第２の容量１２を加えることで、端子１に印加されるサージパルスよりも周波数が高い信号によるゲート電位の上昇を抑制することが出来る。なお、これらの構成は第３の実施の形態の保護回路の構成と併用してもよい。
【００９１】
上記第１〜第７の実施の形態においては、サージパルスのチャージを放電する能力を確保する観点から、第１〜第４のダイオードの電流駆動能力を電界効果トランジスタ３の電流駆動能力と同等以上となるように設計する必要がある。また、自明ではあるが、各実施形態で説明した回路構成を任意に組み合わせることで、保護回路の動作安定化においてより高い効果を得ることが出来る。
【００９２】
また、上記第１〜第７の実施の形態における説明ではＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＥＳ型、ヘテロ接合型を初めとする電界効果トランジスタを用いた場合を例に説明したが、ヘテロ接合型などのバイポーラトランジスタを用いた場合においても同様の効果が得られる。その際、本説明におけるドレインがコレクタに、ゲートがベースに、ソースがエミッタに対応する。
【００９３】
また、特に限定はされないが、上記説明におけるダイオードとして、ＰＮ接合ダイオードやショットキーダイオード、接合型電界効果トランジスタのゲートショットキーダイオードを用いてもよい。さらに、特に制限されないが、上記第１〜第７の実施の形態の保護回路は例えば接合型電界効果トランジスタを用いた論理回路、アナログ回路等に含まれる。
【００９４】
またさらに、特に制限されないが、上記第１〜第７の実施の形態の保護回路は、例えば化合物半導体基板上に被保護回路と共に形成してもよい。保護回路と被保護回路とを同一基板上に作製することで、半導体回路装置の小型化や製造コスト低減などの利点が得られる。
【産業上の利用可能性】
【００９５】
本発明の保護回路は、安定動作可能な動作電圧の設定に自由度を与えることができる効果を有し、制限はされないが、特にオン電圧が小さいトランジスタで構成された半導体集積回路における保護回路等として有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第1の実施の形態における保護回路の構成を説明するための図
【図２】本発明の第１の実施の形態における端子1の電位とトランジスタ３の各端子電位およびドレイン電流の関係を示す図
【図３】本発明の第１の実施の形態における保護回路の電流電圧特性を示す図
【図４】本発明の第２の実施の形態における保護回路の構成を説明するための図
【図５】本発明の第３の実施の形態における保護回路の構成を説明するための図
【図６】本発明の第４の実施の形態における保護回路の構成を説明するための図
【図７】本発明の第４の実施の形態における保護回路の電流電圧特性を示す図
【図８】本発明の第４の実施の形態における保護回路の電流電圧特性を示す図
【図９】本発明の第５の実施の形態における保護回路の構成を説明するための図
【図１０】本発明の第６の実施の形態における保護回路の構成を説明するための図
【図１１】本発明の第７の実施の形態における保護回路の構成を説明するための図
【図１２】半導体基板とパッケージとの接続例を示す図
【図１３】従来の実施の形態における保護回路の構成を説明するための図
【符号の説明】
【００９７】
１  端子
２  被保護回路
３  電界効果トランジスタ
４  抵抗
５  第１のダイオード
６  保護回路
７  第２のダイオード
８  制御用端子
９  第１の容量
１０  第３のダイオード
１１  第４のダイオード
１２  第２の容量
１３  外部接続端子
１４  ボンディングワイヤー
１５  パッケージ
１６  半導体基板
１７  半導体基板上の素子
１０６  保護回路
【図１】
2008098341.tif 000003
【図２】
2008098341.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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