(57)【要約】【課題】本発明は、高価なプロセスを要することなく、高速発振に対応することができ、入力電圧範囲が広く、かつ、軽負荷時でも確実にブート動作を行うことで安定した降圧チョッピング動作を実現することが可能な降圧チョッパレギュレータ用の半導体装置、並びに、これを用いた降圧チョッパレギュレータ及び電子機器を提供することを目的とする。【解決手段】本発明に係るブートストラップ型の降圧チョッパレギュレータ用ＩＣは、従来のブートダイオードに代えてＬＤＭＯＳトランジスタＮ３を用い、さらに、軽負荷時での不連続モードによるブート不具合を回避する手段として、第２スイッチング素子Ｎ２を含む連続パルス駆動機能（図１では、連続パルス部制御回路ＣＴＲＬ２、連続パルス部ドライブ回路ＤＲＶ２、第２スイッチング素子Ｎ２）を備えた構成とされている。【選択図】図１
2008061388.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧の印加端と出力電圧の引出端との間に直列接続されたスイッチング素子と、前記出力電圧の引出端と接地端との間に直列接続された第２スイッチング素子と、接地電圧を基準として前記入力電圧から所望の定電圧を生成する定電圧回路と、前記定電圧の入力を受けて前記出力電圧よりも高電位のブート電圧を生成するブートストラップ回路と、前記スイッチング素子のオン／オフ制御を行うための第１ロジック信号を生成する第１ロジック生成回路と、第１ロジック信号に基づいて前記ブート電圧を用いた前記スイッチング素子のオン／オフ制御を行う第１ドライブ回路と、第２スイッチング素子のオン／オフ制御を行うための第２ロジック信号を生成する第２ロジック生成回路と、第２ロジック信号に基づいて第２スイッチング素子のオン／オフ制御を行う第２ドライブ回路と、を有して成る降圧チョッパレギュレータ用の半導体装置であって、前記ブートストラップ回路は、ソースが前記定電圧回路の出力端に接続され、ドレインが前記ブート電圧の引出端に接続されたＬＤＭＯＳトランジスタと、前記ＬＤＭＯＳトランジスタのオン／オフ制御を行うブートストラップ制御回路と、を有して成ることを特徴とする半導体装置。
【請求項２】
前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲート・ソース間に接続された第１スイッチと、前記ＬＤＭＯＳトランジスタのバックゲート・ドレイン間に接続された第２スイッチと、第２ロジック信号に応じて第１、第２スイッチのオン／オフ制御を行うバックゲート制御回路と、を有して成ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第２ドライブ回路は、前記バックゲート制御回路の出力信号に基づいて第２スイッチング素子のオン／オフ制御を行うことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第２ロジック生成回路は、第１ドライブ回路の出力信号から第２ロジック信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項５】
第２ロジック生成回路は、第１ロジック信号から第２ロジック信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記バックゲート制御回路は、第２ロジック信号を所定の電圧レベルにシフトさせることで、第１、第２スイッチのオン／オフ信号を生成する第１、第２レベルシフト回路を有して成り、かつ、第１、第２レベルシフト回路は、第１、第２スイッチがいずれもオフ状態となる期間を持たせるように、各々を構成するトランジスタのサイズに差違を有して成ることを特徴とする請求項２に記載の半導体装置。
【請求項７】
第２スイッチング素子に流れる電流を検出する電流検出回路を有して成り、第２ロジック生成回路は、前記電流検出回路の出力信号に応じて第２ロジック信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項８】
第２ロジック生成回路は、前記出力電圧に応じて第２ロジック信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項９】
請求項１〜請求項８のいずれかに記載の半導体装置と、前記出力電圧の引出端と前記ブート電圧の引出端との間に外部接続されたブートコンデンサと、前記出力電圧の引出端と負荷との間に外部接続された平滑回路と、を有して成り、前記入力電圧を降圧して前記負荷へ供給することを特徴とする降圧チョッパレギュレータ。
【請求項１０】
請求項９に記載の降圧チョッパレギュレータと、該降圧チョッパレギュレータから駆動電圧の供給を受ける負荷と、を有して成ることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を降圧して負荷へ供給する電源回路に関するものであり、特に、出力パワートランジスタのゲートに与えるドライブ電圧をブートストラップ方式により得る降圧チョッパレギュレータに関するものである。
【背景技術】
【０００２】
電力変換効率の向上は、省エネルギ化、バッテリーの長寿命化、発熱の低減などの効果があり、スイッチング電源の最重要課題である。また、近年の省エネルギ化の促進によって、スイッチング電源が電力を供給する機器の低電圧化が進み、２．５Ｖ系、１．５Ｖ系など、低い電圧のものが一般的となっている反面、機器に必要な電流は上昇する傾向にある。スイッチング電源において、機器の電流上昇と比例して増加する、スイッチング素子のオン抵抗による電力損失が電力変換効率を低減させる主な要因となっており、いかにスイッチング素子のオン抵抗を低減させるかが重要な課題となっている。
【０００３】
なお、スイッチング素子のオン抵抗は、スイッチング素子のサイズを大きくすることで低減されるが、スイッチング素子のサイズ増大はコストアップにつながるため、必要最低限にしなければいけない。また、スイッチング素子としてＮチャネル型ＭＯＳトランジスタ（またはＮＰＮ型バイポーラトランジスタ）とＰチャネル型ＭＯＳトランジスタ（またはＰＮＰ型バイポーラトランジスタ）とを比較すると、Ｎチャネル型ＭＯＳトランジスタ（またはＮＰＮ型バイポーラトランジスタ）の方がその集積化に際してチップサイズを低減することができるので好ましい。しかしながら、Ｎチャネル型ＭＯＳトランジスタをドライブするためには、ブートストラップ方式のゲート電圧生成回路（以下、ブートストラップ回路と呼ぶ）が必要となるため、ブートストラップ回路を安価に構成することが求められている。
【０００４】
図１２は、ブートストラップ回路を用いた降圧チョッパレギュレータの一従来例を示す回路図である。
【０００５】
本図に示したブートストラップ回路は、降圧チョッパレギュレータの出力パワートランジスタ１００（スイッチング素子）に対して、ブートダイオード１０６及びブートコンデンサ１０７を並列に接続して成り、出力パワートランジスタ１００がオフしたときに、ブートダイオード１０６を介して入力電圧Ｖｉｎをブートコンデンサ１０７に充電する構成とされている。従って、ドライブ回路１０２に印加されるブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（出力パワートランジスタ１００のソース電圧）に対して、ブートコンデンサ１０７の充電電圧分（Ｖｉｎ−Ｖｆ）（Ｖｆはブートダイオード１０６の順方向降下電圧であり、約０．４［Ｖ］）だけ高電位となる。
【０００６】
なお、出力パワートランジスタ１００を１チップ内に取り込んだＩＣの場合、出力パワートランジスタ１００は、ドレイン耐圧が高く、かつ、単位面積当たりのオン抵抗を小さくすることが可能な横方向拡散ＭＯＳトランジスタ（以下では、ＬＤＭＯＳ［Laterally Diffused MOS］と呼ぶ）で構成されていることが多い。
【０００７】
上記に関連する従来技術としては、特許文献１、２などを挙げることができる。
【０００８】
特許文献１には、スイッチング素子としてＭＯＳ−ＦＥＴを用い、高い入力電圧Ｖｉを低い出力電圧Ｖｏに変換するとともに、出力電圧Ｖｏと基準電圧とをパルス幅制御用ＩＣで比較してゲート駆動回路を介して前記スイッチング素子の開閉を制御するようにしたＤＣ−ＤＣコンバータにおいて、前記ゲート駆動回路と入力電源端子との間に、前記スイッチング素子のゲート駆動電圧を一定値とする定電圧回路を介在して成ることを特徴とするＤＣ−ＤＣコンバータが開示・提案されている。
【０００９】
また、特許文献２には、第１の直流電源の正負極間に半導体スイッチング素子を複数直列に接続するとともに、第２の直流電源と並列に第１のコンデンサを、その第２の直流電源の正極側に第１のダイオードのアノードを、この第１のダイオードのカソードと前記第２の直流電源の負極間と並列に第２のダイオード，第２のコンデンサ，第１のトランジスタの直列回路および定電圧ダイオード，抵抗，第２のトランジスタの直列回路を、前記定電圧ダイオードと並列に第３のコンデンサを、前記第２のダイオードと第２のコンデンサとの接続点と前記定電圧ダイオードと抵抗との接続点間に第３のダイオードを、前記第２のコンデンサと第１のトランジスタとの接続点と前記定電圧ダイオードと抵抗との接続点間に第３のトランジスタを、前記抵抗と第２のトランジスタとの接続点に第３のトランジスタのゲート端子をそれぞれ接続し、前記第１，第２のトランジスタを発振回路により交互にオン，オフ駆動することにより、前記第３のコンデンサ電圧を正極側半導体スイッチング素子の駆動電力として用いることを特徴とする半導体スイッチング素子の駆動電源回路が開示・提案されている。
【特許文献１】特開平５−３０４７６８号公報
【特許文献２】特開２０００−９２８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
確かに、図１２に示したブートストラップ型の降圧チョッパレギュレータであれば、出力パワートランジスタ１００としてＮチャネル型ＭＯＳトランジスタを用いることができるので、Ｐチャネル型ＭＯＳトランジスタを用いる場合に比べて、これを集積化した際のチップサイズを低減することが可能となる。
【００１１】
しかしながら、昨今の低価格化に対応すべく、出力パワートランジスタ１００を１チップ内に取り込んだブートストラップ型の降圧チョッパレギュレータＩＣを提供するためには、バイポーラ技術（エピ工程を含む）を必要とするブートダイオード１０６と、出力パワートランジスタ１００として用いられているＬＤＭＯＳトランジスタと、その余の回路部（図１２では、メインロジック生成回路１０１とドライブ回路１０２）を形成するＣＭＯＳ［Complementary MOS］トランジスタと、を単一のウェハ内に生成するＢｉＣＤＭＯＳ［Bipolar Complementary Double-diffused MOS］プロセスが必要となり、出力パワートランジスタ１００をディスクリート部品として用意せずに済む反面、降圧チョッパレギュレータ用ＩＣのコストアップが招かれていた。また、高速発振に対応すべく、ブートダイオード１０６をショットキーバリアダイオードとするためには、さらに高価なプロセスが必要となっていた。
【００１２】
また、図１２に示した従来のブートストラップ回路では、ブート電圧Ｖｂｏｏｔが入力電圧Ｖｉｎに依存して変動するため、入力電圧Ｖｉｎが低い場合には、出力パワートランジスタ１００のゲート電圧レベルが低くなり、逆に、入力電圧Ｖｉｎが高い場合には、出力パワートランジスタ１００のゲート電圧レベルが高くなっていた。そのため、上記従来のブートストラップ回路では、出力パワートランジスタ１００のゲート耐圧を考慮して入力電圧Ｖｉｎを設定しなければならず、上記のゲート耐圧を超えた設定は不可能となっていた。特に、出力パワートランジスタ１００をＬＤＭＯＳトランジスタで構成した場合、そのゲート耐圧は１０［Ｖ］以下であることが多く、入力電圧範囲が狭くなっていた。
【００１３】
なお、特許文献１に記載の従来技術では、ゲート駆動回路と入力電源端子との間にスイッチング素子のゲート駆動電圧を一定値とする定電圧回路が設けられており、入力電圧に関係なく、一定のゲート駆動電圧を与えることが提案されていた。しかしながら、上記従来の定電圧回路は、出力電圧（矩形波状のスイッチ電圧）を基準として定電圧を生成するものであり、定電圧回路が非常に複雑な構成となっていた。
【００１４】
また、ブートストラップ方式の降圧チョッパレギュレータにおいて、出力電圧Ｖｏｕｔは矩形波となることが望まれるが、コイル電流Ｉｃが小さい場合、出力インダクタ１０３に流れるコイル電流Ｉｃが連続とならない不連続モードとなることがある。この場合、ブートコンデンサ１０７の充電が不十分になり、出力パワートランジスタ１００のゲート・ソース電圧が十分に上昇せず、スイッチング動作しないおそれがあった。
【００１５】
本発明は、上記の問題点に鑑み、高価なプロセスを要することなく、高速発振に対応することができ、入力電圧範囲が広く、かつ、軽負荷時でも確実にブート動作を行うことで安定した降圧チョッピング動作を実現することが可能な降圧チョッパレギュレータ用の半導体装置、並びに、これを用いた降圧チョッパレギュレータ及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る半導体装置は、入力電圧の印加端と出力電圧の引出端との間に直列接続されたスイッチング素子と、前記出力電圧の引出端と接地端との間に直列接続された第２スイッチング素子と、接地電圧を基準として前記入力電圧から所望の定電圧を生成する定電圧回路と、前記定電圧の入力を受けて前記出力電圧よりも高電位のブート電圧を生成するブートストラップ回路と、前記スイッチング素子のオン／オフ制御を行うための第１ロジック信号を生成する第１ロジック生成回路と、第１ロジック信号に基づいて前記ブート電圧を用いた前記スイッチング素子のオン／オフ制御を行う第１ドライブ回路と、第２スイッチング素子のオン／オフ制御を行うための第２ロジック信号を生成する第２ロジック生成回路と、第２ロジック信号に基づいて第２スイッチング素子のオン／オフ制御を行う第２ドライブ回路と、を有して成る降圧チョッパレギュレータ用の半導体装置であって、前記ブートストラップ回路は、ソースが前記定電圧回路の出力端に接続され、ドレインが前記ブート電圧の引出端に接続されたＬＤＭＯＳトランジスタと、前記ＬＤＭＯＳトランジスタのオン／オフ制御を行うブートストラップ制御回路と、を有して成る構成（第１の構成）とされている。
【００１７】
なお、上記第１の構成から成る半導体装置にて、前記ブートストラップ制御回路は、前記ＬＤＭＯＳトランジスタのバックゲート・ソース間に接続された第１スイッチと、前記ＬＤＭＯＳトランジスタのバックゲート・ドレイン間に接続された第２スイッチと、第２ロジック信号に応じて第１、第２スイッチのオン／オフ制御を行うバックゲート制御回路と、を有して成る構成（第２の構成）にするとよい。
【００１８】
また、上記第２の構成から成る半導体装置において、第２ドライブ回路は、前記バックゲート制御回路の出力信号に基づいて第２スイッチング素子のオン／オフ制御を行う構成（第３の構成）にするとよい。
【００１９】
また、上記第１の構成から成る半導体装置にて、第２ロジック生成回路は、第１ドライブ回路の出力信号から第２ロジック信号を生成する構成（第４の構成）にするとよい。
【００２０】
また、上記第１の構成から成る半導体装置において、第２ロジック生成回路は、第１ロジック信号から第２ロジック信号を生成する構成（第５の構成）にするとよい。
【００２１】
また、上記第２の構成から成る半導体装置にて、前記バックゲート制御回路は、第２ロジック信号を所定の電圧レベルにシフトさせることで、第１、第２スイッチのオン／オフ信号を生成する第１、第２レベルシフト回路を有して成り、かつ、第１、第２レベルシフト回路は、第１、第２スイッチがいずれもオフ状態となる期間を持たせるように、各々を構成するトランジスタのサイズに差違を有して成る構成（第６の構成）にするとよい。
【００２２】
また、上記第１の構成から成る半導体装置は、第２スイッチング素子に流れる電流を検出する電流検出回路を有して成り、第２ロジック生成回路は、前記電流検出回路の出力信号に応じて第２ロジック信号を生成する構成（第７の構成）にするとよい。
【００２３】
また、上記第１の構成から成る半導体装置において、第２ロジック生成回路は、前記出力電圧に応じて第２ロジック信号を生成する構成（第８の構成）にするとよい。
【００２４】
また、本発明に係る降圧チョッパレギュレータは、上記第１〜第８いずれかの構成から成る半導体装置と、前記出力電圧の引出端と前記ブート電圧の引出端との間に外部接続されたブートコンデンサと、前記出力電圧の引出端と負荷との間に外部接続された平滑回路と、を有して成り、前記入力電圧を降圧して前記負荷へ供給する構成（第９の構成）とされている。
【００２５】
また、本発明に係る電子機器は、上記した第９の構成から成る降圧チョッパレギュレータと、該降圧チョッパレギュレータから駆動電圧の供給を受ける負荷と、を有して成る構成（第１０の構成）とされている。
【発明の効果】
【００２６】
上記のように、本発明に係る降圧チョッパレギュレータ用の半導体装置であれば、従来のブートダイオードに代えてＬＤＭＯＳトランジスタを用いたことにより、高価なＢｉＣＤＭＯＳプロセスを要することなく、高速発振に対応することが可能となり、また、接地電圧を基準として入力電圧から所望の定電圧を生成する定電圧回路を設けたことによって入力電圧範囲を広げることが可能となる。さらに、第２スイッチング素子を含む連続パルス駆動機能を備えたことで、軽負荷時でも確実にブート動作を行うことが可能となる。
【発明を実施するための最良の形態】
【００２７】
まず、本発明に係る降圧チョッパレギュレータ（降圧スイッチングレギュレータ）の第１実施形態について、詳細な説明を行う。
【００２８】
図１は、本発明に係る降圧チョッパレギュレータの第１実施形態を示す図である。
【００２９】
本図に示すように、本発明に係る降圧チョッパレギュレータは、半導体装置（降圧チョッパレギュレータ用ＩＣ）１と、出力インダクタＬ１と、出力コンデンサＣ１と、ショットキーバリアダイオードＳＢＤと、ブートコンデンサＣ２と、抵抗Ｒ１及びＲ２と、を有して成り、入力電圧Ｖｉｎを降圧して所望の平滑出力電圧Ｖｏｕｔ’を生成し、これを負荷（不図示）の駆動電圧として供給する構成とされている。
【００３０】
半導体装置１は、出力パワートランジスタ（Ｎ型ＬＤＭＯＳトランジスタ）Ｎ１と、連続パルス駆動用トランジスタ（Ｎ型ＬＤＭＯＳトランジスタ）Ｎ２と、従来のブートダイオード（図１２を参照）の代替素子であるＮチャネル型ＬＤＭＯＳトランジスタＮ３と、メインロジック生成回路（第１ロジック生成回路）ＣＴＲＬ１と、レベルシフト回路ＬＳと、ドライブ回路（第１ドライブ回路）ＤＲＶと、連続パルス部制御回路（第２ロジック生成回路）ＣＴＲＬ２と、連続パルス部ドライブ回路（第２ドライブ回路）ＤＲＶ２と、バックゲート制御回路ＣＴＲＬ３と、センス抵抗Ｒｓと、センスアンプＡＭＰと、定電圧回路ＲＥＧと、第１スイッチＳ１と、第２スイッチＳ２と、を集積化して成る。
【００３１】
また、半導体装置１は、その外部端子として、入力電圧Ｖｉｎが印加される入力端子Ｔ１と、出力電圧（スイッチ電圧）Ｖｏｕｔが引き出される出力端子Ｔ２と、ブート電圧Ｖｂｏｏｔが引き出されるブート端子Ｔ３と、平滑出力電圧Ｖｏｕｔ’に応じて電位変動する帰還電圧Ｖａｄｊが印加される帰還端子Ｔ４と、を有して成る。
【００３２】
出力パワートランジスタＮ１のドレインは、センス抵抗Ｒｓを介して入力端子Ｔ１に接続されている。出力パワートランジスタＮ１のソース及びバックゲートは、出力端子Ｔ２に接続されている。出力パワートランジスタＮ１のゲートは、ドライブ回路ＤＲＶのゲート電圧出力端に接続されている。すなわち、出力パワートランジスタＮ１は、入力電圧Ｖｉｎの印加端（入力端子Ｔ１）と出力電圧Ｖｏｕｔの引出端（出力端子Ｔ２）との間に直列接続された第１スイッチング素子として機能する。
【００３３】
連続パルス駆動用トランジスタＮ２のドレインは、出力端子Ｔ２に接続されている。連続パルス駆動用トランジスタＮ２のソース及びバックゲートは接地端に接続されている。連続パルス駆動用トランジスタＮ２のゲートは、連続パルス部ドライブ回路ＤＲＶ２のゲート電圧出力端に接続されている。すなわち、連続パルス駆動用トランジスタＮ２は、出力電圧Ｖｏｕｔの引出端（出力端子Ｔ２）と接地端との間に直列接続された第２スイッチング素子として機能する。
【００３４】
ＬＤＭＯＳトランジスタＮ３のソース及びゲートは、定電圧回路ＲＥＧの出力端に接続されている。なお、定電圧回路ＲＥＧは、接地電圧ＧＮＤを基準として入力電圧Ｖｉｎから所望の定電圧Ｖｓ（例えば、５［Ｖ］程度）を生成する手段であり、簡易なシリーズレギュレータなどを用いて構成することができる。ＬＤＭＯＳトランジスタＮ３のドレインは、ブート端子Ｔ３に接続されている。なお、ＬＤＭＯＳトランジスタＮ３のバックゲートとソースとの間には、第１スイッチＳ１が接続されている。また、ＬＤＭＯＳトランジスタＮ３のバックゲートとドレインとの間には、第２スイッチＳ２が接続されている。第１、第２スイッチＳ１、Ｓ２は、バックゲート制御回路ＣＴＲＬ３からの制御信号に応じて開閉制御される。
【００３５】
センスアンプＡＭＰの非反転入力端（＋）は、センス抵抗Ｒｓの高電位端（入力端子Ｔ１側）に接続されている。センスアンプＡＭＰの反転入力端（−）は、センス抵抗Ｒｓの低電位端（出力端子Ｔ２側）に接続されている。
【００３６】
メインロジック生成回路ＣＴＲＬ１は、誤差アンプＥＲＲと、コンパレータＣＭＰと、発振器ＯＳＣと、インバータＩＮＶと、ＳＲフリップフロップＦＦと、否定論理積演算器ＮＡＮＤと、を有して成る。
【００３７】
誤差アンプＥＲＲの非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続されている。誤差アンプＥＲＲの反転入力端（−）は、帰還端子Ｔ４に接続されている。
【００３８】
コンパレータＣＭＰの非反転入力端（＋）は、センスアンプＡＭＰの出力端（検出電圧Ｖｃｓの出力端）に接続されている。コンパレータＣＭＰの反転入力端（−）は、誤差アンプＥＲＲの出力端に接続されている。
【００３９】
発振器ＯＳＣの出力端（クロック信号の出力端）は、インバータＩＮＶを介して、ＳＲフリップフロップＦＦのセット端（Ｓ）に接続される一方、否定論理積演算器ＮＡＮＤの一入力端にも接続されている。ＳＲフリップフロップＦＦのリセット端（Ｒ）は、コンパレータＣＭＰの出力端に接続されている。ＳＲフリップフロップＦＦの出力端（Ｑ）は、否定論理積演算器ＮＡＮＤの他入力端に接続されている。否定論理積演算器ＮＡＮＤの出力端は、メインロジック信号の出力端に相当する。
【００４０】
上記構成から成るメインロジック生成回路ＣＴＲＬ１では、帰還電圧Ｖａｄｊと検出電圧Ｖｃｓに基づいて、平滑出力電圧Ｖｏｕｔ’が所望値となるように、出力パワートランジスタＮ１のオン／オフ制御を行うためのメインロジック信号が生成される。
【００４１】
なお、否定論理積演算器ＮＡＮＤで生成されるメインロジック信号は、レベルシフト回路ＬＳを介してドライブ回路ＤＲＶに供給される。
【００４２】
レベルシフト回路ＬＳとドライブ回路ＤＲＶの高電源端は、いずれもブート端子Ｔ３に接続されており、低電源端はいずれも出力端子Ｔ２に接続されている。すなわち、レベルシフト回路ＬＳでは、ブート電圧Ｖｂｏｏｔを用いてメインロジック信号のレベルシフトが行われ、ドライブ回路ＤＲＶでは、上記レベルシフトされたメインロジック信号に基づいて、ブート電圧Ｖｂｏｏｔを用いた出力パワートランジスタＮ１のオン／オフ制御（ゲート電圧生成制御）が行われる。
【００４３】
連続パルス部制御回路ＣＴＲＬ２は、ドライブ回路ＤＲＶの出力信号（出力パワートランジスタＮ１のゲート信号）から第２ロジック信号を生成するものであり、当該第２ロジック信号は、連続パルス部ドライブ回路ＤＲＶ２に供給される一方、バックゲート制御回路ＣＴＲＬ３にも供給されている。すなわち、出力パワートランジスタＮ１を制御する信号と、連続パルス駆動用トランジスタＮ２を制御する信号と、ＬＤＭＯＳトランジスタＮ３のバックゲートを制御する信号とは、互いに同期してそのタイミング制御が行われる。
【００４４】
半導体装置１の外部において、出力端子Ｔ２とブート端子Ｔ３との間には、ブートコンデンサＣ２が外部接続されている。
【００４５】
また、半導体装置１の外部において、出力端子Ｔ２は、出力インダクタＬ１の一端に接続される一方、ショットキーバリアダイオードＳＢＤのカソードにも接続されている。出力インダクタＬ１の他端は、負荷（不図示）に接続される一方、出力コンデンサＣ１を介して接地もされている。ショットキーバリアダイオードＳＢＤのアノードは接地されている。このように、本実施形態の降圧チョッパレギュレータは、出力端子Ｔ２と負荷（不図示）との間に外部接続された平滑回路（Ｌ１、Ｃ１、ＳＢＤ）を用いて、矩形波状の出力電圧Ｖｏｕｔを平滑し、所望の平滑出力電圧Ｖｏｕｔ’を生成する構成とされている。
【００４６】
また、半導体装置１の外部において、帰還端子Ｔ４は、抵抗Ｒ１を介して出力コンデンサＣ１の高電位端（平滑出力電圧Ｖｏｕｔ’の出力端）に接続される一方、抵抗Ｒ２を介して接地もされている。すなわち、抵抗Ｒ１、Ｒ２は、その接続ノードから平滑出力電圧Ｖｏｕｔ’に応じて電位変動する帰還電圧Ｖａｄｊを生成する分圧回路として機能する。
【００４７】
なお、上記構成から成る降圧チョッパレギュレータでは、ＬＤＭＯＳトランジスタＮ３と、第１、第２スイッチＳ１、Ｓ２と、バックゲート制御回路ＣＴＲＬ３と、外部接続されたブートコンデンサＣ２により、定電圧Ｖｓの入力を受けて出力電圧Ｖｏｕｔよりも高電位のブート電圧Ｖｂｏｏｔを生成するブートストラップ回路が形成されている。
【００４８】
次に、ＬＤＭＯＳトランジスタの構造について、図２を参照しながら詳細に説明する。
【００４９】
図２は、ＬＤＭＯＳトランジスタの構造を説明するための縦断面図である。
【００５０】
本図に示す通り、低濃度Ｎ型拡散領域１０内には、低濃度Ｐ型拡散領域１１が形成されている。低濃度Ｐ型拡散領域１１内には、ＬＤＭＯＳトランジスタのバックゲートを取るための高濃度Ｐ型拡散領域１２と、ＬＤＭＯＳトランジスタのソースに相当する高濃度Ｎ型拡散領域１３と、が形成されている。また、低濃度Ｎ型拡散領域１０内には、ＬＤＭＯＳトランジスタのドレインに相当する高濃度Ｎ型拡散領域１４が形成されている。なお、低濃度Ｐ型半導体領域１１と、高濃度Ｎ型半導体領域１４とは、横方向に所定の間隔を隔てて形成されており、さらに両者の間には、ＬＯＣＯＳ［local oxidation of silicon］層１６が形成されている。また、低濃度Ｎ型半導体領域１０の表面には、高濃度Ｎ型半導体領域１３の端部から、低濃度Ｐ型半導体領域１１、低濃度Ｎ型半導体領域１０、及び、ＬＯＣＯＳ層１６の一部に跨る形で、ゲート電極１５が形成されている。
【００５１】
ＬＤＭＯＳトランジスタは、ドレイン耐圧を高める必要のある素子に関して、オン抵抗の低減を目的として作成されたデバイスであり、上記したように、ドレイン・ゲート間の電界強度を緩和すべく、各電極を横方向に拡散させた構造とされている。従って、ドレインの耐圧は高いが、ゲートやソースの耐圧は低いのが一般的である（例えば、ドレインの耐圧が３０〜６０［Ｖ］程度であるのに対して、ゲートやソースの耐圧は７〜８［Ｖ］程度）。
【００５２】
一方、ブート端子Ｔ３には、後ほど詳述するように、Ｖｉｎ−Ｖｄｓ（Ｎ１）＋Ｖｓ−Ｖｓｄ（Ｎ３）＋Ｖｆまで電位がかかるため、ブート端子Ｔ３に接続される端子耐圧としては、高中耐圧が必要となる。なお、上記のＶｆは、ショットキーバリアダイオードＳＢＤの順方向降下電圧を示しており、Ｖｄｓ（Ｎ１）は、出力パワートランジスタＮ１のドレイン・ソース間降下電圧を示しており、Ｖｓは内部低電圧、Ｖｓｄ（Ｎ３）はＬＤＭＯＳトランジスタＮ３のソース・ドレイン間降下電圧を示している。
【００５３】
そこで、ＬＤＭＯＳトランジスタＮ３については、より高耐圧のドレインがブート端子Ｔ３（ブートストラップ回路の高電位側）に接続され、より低耐圧のソース及びゲートが定電圧回路ＲＥＧの出力端（ブートストラップ回路の低電位側）に接続されている。すなわち、ＬＤＭＯＳトランジスタＮ３は、定電圧回路ＲＥＧの出力端とブート端子Ｔ３との間に逆方向接続（逆バイアス接続）されている。
【００５４】
このような構成とすることにより、出力パワートランジスタＮ１のオン時にはＬＤＭＯＳトランジスタＮ３をオフし、出力パワートランジスタＮ１のオフ時にはＬＤＭＯＳトランジスタＮ３をオンさせることで、従来のブートダイオード（図１２を参照）に代えて、これと同様の機能を実現することが可能となる。従って、高価なＢｉＣＤＭＯＳプロセスを要することなく、高速発振に対応することが可能となる。
【００５５】
また、接地電圧ＧＮＤを基準として入力電圧Ｖｉｎから所望の定電圧Ｖｓを生成する定電圧回路ＲＥＧを設けたことにより、入力電圧範囲の広い安定した降圧チョッピング動作を実現することが可能となる。
【００５６】
なお、ブートダイオードの代替素子として、上記した逆方向ＬＤＭＯＳトランジスタＮ３のほかに、バックゲートを基板と分離可能な高中耐圧系トランジスタを用いることも可能ではあるが、そのオン抵抗を低く設計する必要があるため、面積的には不利となる。
【００５７】
次に、上記構成から成る降圧チョッパレギュレータのブートストラップ動作について、図３を参照しながら詳細に説明する。
【００５８】
図３は、第１実施形態におけるブートストラップ動作を説明するためのタイミングチャートである。本図中の実線は出力電圧Ｖｏｕｔの挙動を示しており、太い実線はブート電圧Ｖｂｏｏｔの挙動を示している。なお、本図では、電位関係を把握しやすいように、出力電圧Ｖｏｕｔとブート電圧Ｖｂｏｏｔの論理変遷タイミングを互いにずらして描写しているが、実際には同一のタイミングで論理変遷される。また、符号Ｓ１、Ｓ２は、それぞれ、第１、第２スイッチＳ１、Ｓ２のオン／オフ状態を示している。なお、本図では、説明を簡単とするために、両者のオン／オフ状態が完全に反転している場合を示している。
【００５９】
出力パワートランジスタＮ１がオンからオフにスイッチング制御されると、これに同期して、第１スイッチＳ１がオフされ、第２スイッチＳ２がオンされる。その結果、ＬＤＭＯＳトランジスタＮ３のゲート及びソースには定電圧Ｖｓが印加され、ＬＤＭＯＳトランジスタＮ３のドレイン及びバックゲートには、ブート電圧Ｖｂｏｏｔが印加される形となる。従って、ＬＤＭＯＳトランジスタＮ３は逆方向でオンされ、定電圧Ｖｓを用いてブートコンデンサＣ２の充電が行われる。
【００６０】
このとき、ブートコンデンサＣ２の両端間には、定電圧ＶｓからＬＤＭＯＳトランジスタＮ３のソース・ドレイン間降下電圧Ｖｓｄ（Ｎ３）を差し引いた電位差が生じることになる。そのため、ブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（＝−Ｖｆ）をブートコンデンサＣ２の充電電圧分（Ｖｓ−Ｖｓｄ（Ｎ３）＋Ｖｆ）だけ高めた電圧値（Ｖｓ−Ｖｓｄ（Ｎ３））となる。
【００６１】
一方、出力パワートランジスタＮ１がオフからオンにスイッチング制御されると、これに同期して、第１スイッチＳ１がオンされ、第２スイッチＳ２がオフされる。その結果、ＬＤＭＯＳトランジスタＮ３のゲート、ソース、及び、バックゲートには定電圧Ｖｓが印加され、ＬＤＭＯＳトランジスタＮ３はオフされる。
【００６２】
このとき、出力電圧Ｖｏｕｔは、出力パワートランジスタＮ１のオンに伴って、入力電圧Ｖｉｎから出力パワートランジスタＮ１のドレイン・ソース間降下電圧Ｖｄｓ（Ｎ１）を差し引いた電圧まで上昇されるが、ブートコンデンサＣ２の両端間には、先の充電によって生じた電位差（Ｖｓ−Ｖｓｄ（Ｎ３）＋Ｖｆ）が保持されている。従って、ブート電圧Ｖｂｏｏｔは、出力電圧Ｖｏｕｔ（＝Ｖｉｎ−Ｖｄｓ（Ｎ１））をブートコンデンサＣ２の充電電圧分（Ｖｓ−Ｖｓｄ（Ｎ３）＋Ｖｆ）だけ高めた電圧値（Ｖｉｎ−Ｖｄｓ（Ｎ１）＋Ｖｓ−Ｖｓｄ（Ｎ３）＋Ｖｆ）となる。
【００６３】
上記したように、本実施形態のブートストラップ回路は、ＬＤＭＯＳトランジスタＮ３のバックゲートを制御することでそのオン／オフ制御を行い、出力電圧Ｖｏｕｔよりも常に高電位のブート電圧Ｖｂｏｏｔを生成する構成とされている。このような構成とすることにより、簡易な構成でＬＤＭＯＳトランジスタＮ３のオン／オフ制御を行い、適切なブートストラップ動作を実現することが可能となる。
【００６４】
続いて、ブートストラップ動作の連続モード及び不連続モードについて、図４を参照しながら説明する。
【００６５】
図４は、ブートストラップ動作の連続モード及び不連続モードを説明するためのタイミングチャートである。なお、本図（ａ）は、連続モード時におけるタイミングチャートを示しており、本図（ｂ）は、不連続モード時におけるタイミングチャートを示している。また、本図（ａ）、（ｂ）中に示した符号Ｎ１、Ｖｏｕｔ、Ｉｃ、Ｓ１、Ｓ２は、それぞれ、出力パワートランジスタＮ１のオン／オフ状態、出力電圧Ｖｏｕｔの挙動、コイル電流Ｉｃの挙動、第１、第２スイッチＳ１、Ｓ２のオン／オフ状態を示している。
【００６６】
図４（ａ）に示すように、ブートストラップ動作の連続モードでは、出力電圧Ｖｏｕｔとして矩形波形状が連続的に現れる。このようなブートストラップ動作の連続モードを維持するために、ＬＤＭＯＳトランジスタＮ３のバックゲート電圧を切り替えるタイミングとして必要な条件は、出力電圧Ｖｏｕｔの波形が高い電位（Ｈレベル）のときに第２スイッチＳ２がオンしていないこと（条件（１））、並びに、第１スイッチＳ１と第２スイッチＳ２が同時にオンしていないこと（条件（２））である。また、ブートストラップ動作を確実に行うために満たしていることが望ましい条件は、出力電圧Ｖｏｕｔの波形が高い電位（Ｈレベル）となる前に第１スイッチＳ１がオンすること（条件（３））、並びに、第２スイッチＳ２のオン時間が上記条件（１）〜（３）を満たす範囲でできる限り長いこと（条件（４））である。
【００６７】
一方、軽負荷などによってコイル電流Ｉｃが全体的に引き下げられると、図４（ｂ）に示すように、コイル電流Ｉｃがゼロになった時点で出力電圧Ｖｏｕｔが平滑出力電圧Ｖｏｕｔ’の電位まで上昇するため、ブートストラップ動作が不連続モードに陥って、出力電圧Ｖｏｕｔの波形に歪みを生じる。このとき、第２スイッチＳ２がオン状態であると、先述の条件（１）を満たすことができず、ブートコンデンサＣ２が放電されてその充電電圧（延いてはブート電圧Ｖｂｏｏｔ）が減少してしまうため好ましくない。しかしながら、出力Ｖｏｕｔの波形が高い電位（ハイレベル）に上昇するタイミング（すなわち、コイル電流Ｉｃが０となるタイミング）は、負荷条件などの外部的な要因によって決まるため、一意的に決めることができず、このタイミングを想定して第２スイッチＳ２をオフすることは困難である。
【００６８】
そこで、本実施形態の降圧チョッパレギュレータは、不連続モードによるブートストラップ動作の不具合を回避する手段として、出力端子Ｔ２と接地端との間に直列接続された連続パルス駆動用トランジスタＮ２を備え、これを出力パワートランジスタＮ１と逆のタイミング（実際には、両トランジスタに同時オフの期間を持たせているので、完全に逆のタイミングではないが、本明細書中ではこれを含むものとして説明する）で駆動する構成とされている。
【００６９】
図５は、連続パルス駆動用トランジスタＮ２のスイッチング動作を説明するためのタイミングチャートである。
【００７０】
本図に示すように、連続パルス駆動用トランジスタＮ２は、出力電圧Ｖｏｕｔの波形が高い電位（Ｈレベル）となる前にオフするように（条件（５））、かつ、出力電圧Ｖｏｕｔの波形が低い電位（Ｌレベル）となった後にオンするように（条件（６））、スイッチング制御される。
【００７１】
このような連続パルス駆動用トランジスタＮ２のスイッチング制御により、本実施形態の降圧チョッパレギュレータでは、コイル電流Ｉｃとして負電流を流すことができるようになるので、連続的にコイル電流Ｉｃを流すことが可能となり、軽負荷時での不連続モードによるブート不具合を回避することが可能となる。
【００７２】
なお、先述したように、連続パルス部制御回路ＣＴＲＬ２は、ドライブ回路ＤＲＶの出力信号（出力パワートランジスタＮ１のゲート信号）から第２ロジック信号を生成する構成とされているので、先述の条件（６）を確実に満たすことが可能となる。
【００７３】
また、上記の連続パルス駆動制御と並行して、バックゲート制御回路ＣＴＲＬ３では、連続パルス駆動部制御回路ＣＴＲＬ２で生成される第２ロジック信号を用いて、第１スイッチをオンし、第２スイッチＳ２をオフするように、各々の制御信号が生成される。
【００７４】
図６は、バックゲート制御回路ＣＴＲＬ３の一構成例を示す回路図である。
【００７５】
メインロジック生成回路ＣＴＲＬ１や連続パルス部制御回路ＣＴＲＬ２は、低消費電流の観点から、低電圧（例えば、３［Ｖ］）で動作するように構成されているが、第１、第２スイッチＳ１、Ｓ２は、高電圧（例えば、５［Ｖ］以上）で動作する必要があるため、第２ロジック信号に基づいて、第１、第２スイッチＳ１、Ｓ２のオン／オフ制御を行うためには、レベルシフト回路が必要となる。
【００７６】
そこで、本実施形態のバックゲート制御回路ＣＴＲＬ３は、連続パルス部制御回路ＣＴＲＬ２から入力される第２ロジック信号を所定の電圧レベル（入力電圧Ｖｉｎ−接地電圧ＧＮＤ）にシフトさせることで、第１、第２スイッチＳ１、Ｓ２（本図では、Ｐチャネル型ＭＯＳトランジスタ、及び、Ｎチャネル型ＭＯＳトランジスタ）のオン／オフ信号を生成する第１、第２レベルシフト回路ＬＳａ、ＬＳｂを有して成る。
【００７７】
第１レベルシフト回路ＬＳａは、Ｐチャネル型ＭＯＳトランジスタＰａ、Ｐｂと、Ｎチャネル型ＭＯＳトランジスタＮａ、Ｎｂと、インバータＩＮＶａと、を有して成る。
【００７８】
トランジスタＰａ、Ｐｂのソースは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタＰａのドレインは、トランジスタＮａのドレインに接続される一方、トランジスタＰｂのゲートにも接続されている。トランジスタＰｂのドレインは、トランジスタＮｂのドレインに接続される一方、トランジスタＰａのゲートにも接続されている。トランジスタＮａ、Ｎｂのソースは、いずれも接地端に接続されている。トランジスタＮａのゲートは、インバータＩＮＶａを介して、連続パルス部制御回路ＣＴＲＬ２の第２ロジック信号出力端に接続されている。トランジスタＮｂのゲートは、直接、連続パルス部制御回路ＣＴＲＬ２の第２ロジック信号出力端に接続されている。トランジスタＰｂのドレインは、第１スイッチＳ１を構成するＰチャネル型ＭＯＳトランジスタのゲートに接続されている。
【００７９】
第２レベルシフト回路ＬＳｂは、Ｐチャネル型ＭＯＳトランジスタＰｃ、Ｐｄと、Ｎチャネル型ＭＯＳトランジスタＮｃ、Ｎｄと、インバータＩＮＶｂと、を有して成る。
【００８０】
トランジスタＰｃ、Ｐｄのソースは、いずれも入力電圧Ｖｉｎの印加端に接続されている。トランジスタＰｃのドレインは、トランジスタＮｃのドレインに接続される一方、トランジスタＰｄのゲートにも接続されている。トランジスタＰｄのドレインは、トランジスタＮｄのドレインに接続される一方、トランジスタＰｃのゲートにも接続されている。トランジスタＮｃ、Ｎｄのソースは、いずれも接地端に接続されている。トランジスタＮｃのゲートは、インバータＩＮＶｂを介して、連続パルス部制御回路ＣＴＲＬ２の第２ロジック信号出力端に接続されている。トランジスタＮｄのゲートは、直接、連続パルス部制御回路ＣＴＲＬ２の第２ロジック信号出力端に接続されている。トランジスタＰｄのドレインは、第２スイッチＳ２を構成するＮチャネル型ＭＯＳトランジスタのゲートに接続されている。
【００８１】
このような構成から成るバックゲート制御回路ＣＴＲＬ３を用い、第２ロジック信号に基づいて、第１、第２スイッチＳ１、Ｓ２のオン／オフ制御を行うことにより、出力電圧Ｖｏｕｔの波形が高い電位（Ｈレベル）となる前に第２スイッチＳ２をオフすることができるので、先述の条件（１）を満たすことが可能となり、また、出力電圧Ｖｏｕｔの波形が高い電位（Ｈレベル）となる前に第１スイッチＳ１をオンすることができるので、先述の条件（３）を満たすことが可能となる。
【００８２】
また、本実施形態の降圧チョッパレギュレータでは、連続パルス駆動用トランジスタＮ２の制御信号と、ＬＤＭＯＳトランジスタＮ３の制御信号と、が共通化されているので、ＬＤＭＯＳトランジスタＮ３のロジック生成回路を省略することが可能となる。従って、広い負荷範囲で安定であり、かつ、効率の優れた降圧チョッパレギュレータを安価に実現することが可能となる。
【００８３】
また、本実施形態のバックゲート制御回路ＣＴＲＬ３において、第１、第２レベルシフト回路ＬＳａ、ＬＳｂは、第１、第２スイッチＳ１、Ｓ２がいずれもオフ状態となる期間を持たせるように、各々を構成するトランジスタのサイズに差違を有して成る。
【００８４】
入力される第２ロジック信号がハイレベルからローレベルに遷移されるとき、第１、第２スイッチＳ１、Ｓ２を構成するトランジスタのゲート電圧は、各々ローレベルからハイレベルとなる。従って、第１スイッチＳ１はオンからオフとなり、第２スイッチＳ２はオフからオンとなる。このとき、例えば、トランジスタＰｂのサイズをトランジスタＰｄのサイズよりも大きく設計しておくことで、第１スイッチＳ１がオンからオフとなるタイミングは、第２スイッチＳ２がオフからオンとなるタイミングよりも早くなる。従って、先述の条件（２）を満たすことが可能となる。
【００８５】
逆に、入力される第２ロジック信号がローレベルからハイレベルに遷移されるとき、第１、第２スイッチＳ１、Ｓ２を構成するトランジスタのゲート電圧は、各々ハイレベルからローレベルとなる。従って、第１スイッチＳ１はオフからオンとなり、第２スイッチＳ２はオンからオフとなる。このとき、例えば、トランジスタＮｄのサイズをトランジスタＮｂのサイズよりも大きく設計しておくことで、第２スイッチＳ２がオンからオフとなるタイミングは、第１スイッチＳ１がオフからオンとなるタイミングよりも早くなる。従って、先述の条件（２）を満たすことが可能となる。
【００８６】
このように、本実施形態のバックゲート制御回路ＣＴＲＬ３であれば、特別な回路を付加することなく、先述の条件（２）を確実に満たすことが可能となる。
【００８７】
次に、本発明に係る降圧チョッパレギュレータの第２実施形態について、図７を参照しながら詳細に説明する。
【００８８】
図７は、本発明に係る降圧チョッパレギュレータの第２実施形態を示す図である。
【００８９】
なお、本実施形態の降圧チョッパレギュレータは、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的な説明を行う。
【００９０】
本図に示したように、本実施形態の降圧チョッパレギュレータにおいて、連続パルス部ドライブ回路ＤＲＶ２は、連続パルス部制御回路ＣＴＲＬ２から第２ロジック信号を直接受けるのではなく、バックゲート制御回路ＣＴＲＬ３の出力信号に基づいて、連続パルス駆動用トランジスタＮ２のオン／オフ制御を行う構成とされている。より具体的に述べると、第２スイッチＳ２がオンのときに連続パルス駆動用トランジスタＮ２をオンする構成とされている。
【００９１】
軽負荷時にコイル電流Ｉｃが逆流する状態では、連続パルス駆動用トランジスタＮ２がオフすると出力電圧Ｖｏｕｔが上昇してしまうため、第２スイッチＳ２のオフタイミングは、連続パルス駆動用トランジスタＮ２のオフタイミングよりも早くなければならないところ、本実施形態の構成を採用することで、先述の条件（１）を確実に満たすことが可能となる。すなわち、第２実施形態の構成については、第２スイッチＳ２のドライブが連続パルス駆動用トランジスタＮ２のドライブよりも遅いときに有効となると言える。なお、本実施形態の構成は、第１実施形態の構成と同時に採用しても構わない。すなわち、連続パルス部制御回路ＣＴＲＬ２と連続パルス部ドライブ回路ＤＲＶ２との間を結線する構成としても構わない。
【００９２】
次に、本発明に係る降圧チョッパレギュレータの第３実施形態について、図８を参照しながら詳細に説明する。
【００９３】
図８は、本発明に係る降圧チョッパレギュレータの第３実施形態を示す図である。
【００９４】
なお、本実施形態の降圧チョッパレギュレータは、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的な説明を行う。
【００９５】
本図に示したように、本実施形態の降圧チョッパレギュレータにおいて、連続パルス部制御回路ＣＴＲＬ２は、第１ロジック信号から第２ロジック信号を生成する構成とされている。なお、第１ロジック信号によって出力パワートランジスタＮ１も駆動されるが、メインロジック生成回路ＣＴＲＬ１と出力パワートランジスタＮ１との間には、ロジック伝達時間の長いレベルシフト回路ＬＳとドライブ回路ＤＲＶがあるため、連続パルス駆動用トランジスタＮ２の方がより早いタイミングでオン／オフ制御される形となる。従って、先述の条件（５）を確実に満たすことが可能となる。
【００９６】
なお、第１実施形態の構成では、先述の条件（６）を確実に満たすことができ、第３実施形態の構成では、先述の条件（５）を確実に満たすことができる。第１、第３実施形態については、一方のみを採用しても構わないし、両方を採用しても構わない。ただし、一方のみを採用する場合には、連続パルス部制御回路ＣＴＲＬ２にて、他方の条件を満たすべく、何らかの遅延回路（例えば、コンデンサと抵抗から成るＣＲ時定数回路）が必要になると考えられる。
【００９７】
次に、本発明に係る降圧チョッパレギュレータの第４実施形態について、図９を参照しながら詳細に説明する。
【００９８】
図９は、本発明に係る降圧チョッパレギュレータの第４実施形態を示す図である。
【００９９】
なお、本実施形態の降圧チョッパレギュレータは、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的な説明を行う。
【０１００】
本図に示したように、本実施形態の降圧チョッパレギュレータは、連続パルス駆動用トランジスタＮ２に流れる電流を検出する電流検出回路（センス抵抗Ｒｓ２、センスアンプＡＭＰ２）を有して成り、連続パルス部制御回路ＣＴＲＬ２は、前記電流検出回路の出力信号（検出電圧Ｖｃｓ２）に応じて第２ロジック信号を生成する構成とされている。
【０１０１】
連続パルス駆動用トランジスタＮ２がオンのとき、出力インダクタＬ１から出力端子Ｔ２及び連続パルス駆動用トランジスタＮ２を介して接地端に電流が流れる。この電流が大きくなり過ぎる（例えば２００［ｍＡ］以上）と、電源効率の低下が生じたり、連続パルス駆動用トランジスタＮ２の許容電流を超過するおそれがある。
【０１０２】
そこで、本実施形態の降圧チョッパレギュレータでは、連続パルス駆動用トランジスタＮ２に流れる電流を検出し、これが所定の閾値に達した場合には、連続パルス駆動用トランジスタＮ２をオフするように、連続パルス部制御回路ＣＴＲＬ２にて、第２ロジック信号を生成する構成とされている。
【０１０３】
より具体的に述べると、通常、出力パワートランジスタＮ１と連続パルス駆動用トランジスタＮ２とは、逆ロジックとなるようにスイッチング制御されるが、検出電圧Ｖｃｓ２と所定の閾値電圧とを比較して得られる過電流検出信号がハイレベル（過電流状態）となった場合には、出力パワートランジスタＮ１のオン／オフ状態（すなわち、出力パワートランジスタＮ１のゲート信号）に依ることなく、これに優先して連続パルス駆動用トランジスタＮ２がオフされる。
【０１０４】
すなわち、本実施形態の連続パルス部制御回路ＣＴＲＬ２は、出力パワートランジスタＮ１のゲート信号と上記過電流検出信号との否定論理和演算を行い、その演算結果を第２ロジック信号として送出する構成とされている。つまり、本実施形態の連続パルス部制御回路ＣＴＲＬ２で生成される第２ロジック信号は、出力パワートランジスタＮ１のゲート信号と上記過電流検出信号がいずれもローレベルである場合にのみハイレベルとなり、その余の場合はローレベルとなる。
【０１０５】
このような構成とすることにより、連続パルス駆動用トランジスタＮ２に流れる電流が過大となった場合には、連続パルス駆動用トランジスタＮ２が切り替わる本来のタイミングより前に、第１、第２スイッチＳ１、Ｓ２のオン／オフ状態が適切に設定されるので、万一、ブートストラップ動作が不連続モードとなっても、図１０（過電流検出に基づく連続パルス駆動用トランジスタＮ２のスイッチング動作を説明するためのタイミングチャート）に示すように、先述の条件（１）を満たすことが可能となる。
【０１０６】
最後に、本発明に係る降圧チョッパレギュレータの第５実施形態について、図１１を参照しながら詳細に説明する。
【０１０７】
図１１は、本発明に係る降圧チョッパレギュレータの第５実施形態を示す図である。
【０１０８】
なお、本実施形態の降圧チョッパレギュレータは、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の部分については、図１と同一の符号を付すことで説明を省略し、以下では、本実施形態の特徴部分についてのみ重点的な説明を行う。
【０１０９】
本図に示す通り、本実施形態の降圧チョッパレギュレータは、連続パルス部制御回路ＣＴＲＬ２は、出力電圧Ｖｏｕｔに応じて第２ロジック信号を生成する構成とされている。
【０１１０】
連続パルス駆動用トランジスタＮ２は、通常１０［Ω］程度の高いオン抵抗を持ったトランジスタで構成される。そのため、連続パルス駆動用トランジスタＮ２に流れる電流が大きくなり過ぎると、出力電圧Ｖｏｕｔが上昇して、先述の条件（１）を満たすことができなくなる。
【０１１１】
そこで、本実施形態の降圧チョッパレギュレータでは、出力電圧Ｖｏｕｔを検出し、先述の条件（１）を満たし得ない状態（過電流状態）となる前に、連続パルス駆動用トランジスタＮ２をオフするように、連続パルス部制御回路ＣＴＲＬ２にて、第２ロジック信号を生成する構成とされている。
【０１１２】
より具体的に述べると、通常、出力パワートランジスタＮ１と連続パルス駆動用トランジスタＮ２とは、逆ロジックとなるようにスイッチング制御されるが、出力電圧Ｖｏｕｔと所定の閾値電圧とを比較して得られる過電流検出信号がハイレベル（過電流状態）となった場合には、出力パワートランジスタＮ１のオン／オフ状態（すなわち、出力パワートランジスタＮ１のゲート信号）に依ることなく、これに優先して連続パルス駆動用トランジスタＮ２がオフされる。
【０１１３】
すなわち、本実施形態の連続パルス部制御回路ＣＴＲＬ２は、出力パワートランジスタＮ１のゲート信号と上記過電流検出信号との否定論理和演算を行い、その演算結果を第２ロジック信号として送出する構成とされている。つまり、本実施形態の連続パルス部制御回路ＣＴＲＬ２で生成される第２ロジック信号は、出力パワートランジスタＮ１のゲート信号と上記過電流検出信号がいずれもローレベルである場合にのみハイレベルとなり、その余の場合はローレベルとなる。
【０１１４】
このような構成とすることにより、連続パルス駆動用トランジスタＮ２に流れる電流の増大（延いては、出力電圧Ｖｏｕｔの上昇）を抑えて、確実なブートストラップ動作を実現することが可能となる。
【０１１５】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１１６】
例えば、上記実施形態では、出力パワートランジスタとして、Ｎチャネル型ＬＤＭＯＳトランジスタＮ１を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｎチャネル型ＭＯＳトランジスタを用いても構わないし、半導体装置１に外付けするのであれば、ＮＰＮ型バイポーラトランジスタを用いても構わない。
【０１１７】
また、上記実施形態では、ブートダイオードの代替素子として、Ｎチャネル型ＬＤＭＯＳトランジスタＮ３を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｐチャネル型ＬＤＭＯＳトランジスタを用いても構わない。
【産業上の利用可能性】
【０１１８】
本発明は、降圧チョッパレギュレータを搭載する電子機器全般に有用な技術であるが、特に、高効率化が望まれる電子機器（例えば、カーオーディオなどの車載機器、液晶テレビジョンやＤＶＤプレーヤなどのＡＶ機器、光ストレージ装置（ＣＤ−ＲＯＭドライブ、ＣＤ−Ｒ／ＲＷドライブ、ＤＶＤ−ＲＯＭドライブ、ＤＶＤ−Ｒ／ＲＷドライブ）などのパソコン周辺機器など）に好適な技術である。
【図面の簡単な説明】
【０１１９】
【図１】本発明に係る降圧チョッパレギュレータの第１実施形態を示す図である。
【図２】ＬＤＭＯＳトランジスタの構造を説明するための縦断面図である。
【図３】第１実施形態におけるブートストラップ動作を説明するためのタイミングチャートである。
【図４】ブートストラップ動作の連続モード及び不連続モードを説明するためのタイミングチャートである。
【図５】連続パルス駆動用トランジスタＮ２のスイッチング動作を説明するためのタイミングチャートである。
【図６】バックゲート制御回路ＣＴＲＬ３の一構成例を示す回路図である。
【図７】本発明に係る降圧チョッパレギュレータの第２実施形態を示す図である。
【図８】本発明に係る降圧チョッパレギュレータの第３実施形態を示す図である。
【図９】本発明に係る降圧チョッパレギュレータの第４実施形態を示す図である。
【図１０】過電流検出に基づく連続パルス駆動用トランジスタＮ２のスイッチング動作を説明するためのタイミングチャートである。
【図１１】本発明に係る降圧チョッパレギュレータの第５実施形態を示す図である。
【図１２】ブートストラップ回路を用いた降圧チョッパレギュレータの一従来例を示す回路図である。
【符号の説明】
【０１２０】
１    半導体装置（降圧チョッパレギュレータ用ＩＣ）
Ｎ１    出力パワートランジスタ（Ｎチャネル型ＬＤＭＯＳトランジスタ）
Ｎ２    連続パルス駆動用トランジスタ（Ｎチャネル型ＬＤＭＯＳトランジスタ）
Ｎ３    Ｎチャネル型ＬＤＭＯＳトランジスタ
ＣＴＲＬ１    メインロジック生成回路（第１ロジック生成回路）
ＣＴＲＬ２    連続パルス部制御回路（第２ロジック生成回路）
ＣＴＲＬ３    バックゲート制御回路
ＬＳ    レベルシフト回路
ＤＲＶ    ドライブ回路（第１ドライブ回路）
ＤＲＶ２    連続パルス部ドライブ回路（第２ドライブ回路）
Ｒｓ、Ｒｓ２    センス抵抗
ＡＭＰ、ＡＭＰ２    センスアンプ
ＥＲＲ    誤差アンプ
ＣＭＰ    コンパレータ
ＯＳＣ    発振器
ＩＮＶ    インバータ
ＦＦ    ＳＲフリップフロップ
ＮＡＮＤ    否定論理積演算器
ＲＥＧ    定電圧回路
Ｓ１    第１スイッチ（Ｐチャネル型ＭＯＳトランジスタ；中高耐圧素子）
Ｓ２    第２スイッチ（Ｎチャネル型ＭＯＳトランジスタ；中高耐圧素子）
Ｌ１    出力インダクタ
Ｃ１    出力コンデンサ
Ｃ２    ブートコンデンサ
Ｒ１、Ｒ２    抵抗（帰還電圧生成回路）
ＳＢＤ    ショットキーバリアダイオード
Ｔ１    外部端子（入力端子）
Ｔ２    外部端子（出力端子）
Ｔ３    外部端子（ブート端子）
Ｔ４    外部端子（帰還端子）
１０    低濃度Ｎ型半導体領域（Ｎ−）
１１    低濃度Ｐ型半導体領域（Ｐ−）
１２    高濃度Ｐ型半導体領域（Ｐ＋）
１３    高濃度Ｎ型半導体領域（Ｎ＋）
１４    高濃度Ｎ型半導体領域（Ｎ＋）
１５    ゲート電極
１６    ＬＯＣＯＳ層
ＬＳａ    第１レベルシフト回路
ＬＳｂ    第２レベルシフト回路
Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ    Ｐチャネル型ＭＯＳトランジスタ
Ｎａ、Ｎｂ、Ｎｃ、Ｎｄ    Ｎチャネル型ＭＯＳトランジスタ
ＩＮＶａ、ＩＮＶｂ    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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