(57)【要約】【目的】本発明は、偏色を軽減させ、歩留りおよび輝度を維持し、斑（むら）および残像の問題を解決する画素構造を提供することを目的とする。【解決手段】走査線およびデータ線が、基板上に配置される。第１，第２および第３薄膜トランジスタが、データ線および走査線と電気接続される。第２および第３薄膜トランジスタの経路の幅と長さの比が、同一であり、第１薄膜トランジスタのそれよりも大きいものである。第１，第２および第３画素電極が、ぞれぞれ第１，第２および第３薄膜トランジスタと電気接続される。第１，第２および第３共用線が、それぞれ第１，第２および第３画素電極下方に配置される。第１および第２共用線が、第１電圧に電気接続され、第３共用線が、第２電圧に電気接続される。【選択図】図１Ａ
2008090258.tif 000002
【特許請求の範囲】
【請求項１】
画素構造であって：
基板上に配置されるデータ線および少なくとも１つの走査線と；
第１薄膜トランジスタ，第２薄膜トランジスタおよび第３薄膜トランジスタであり、前記データ線および前記走査線と電気接続され、前記第１，第２および第３薄膜トランジスタが、それぞれ第１経路の幅対長さの比，第２経路の幅対長さの比および第３経路の幅対長さの比を有し、そのうち、前記第１経路の幅対長さの比が、前記第２経路の幅対長さの比よりも小さいものであり、前記第２経路の幅対長さの比および前記第３経路の幅対長さの比が同一である第１薄膜トランジスタ，第２薄膜トランジスタおよび第３薄膜トランジスタと；
それぞれ前記第１，第２および第３薄膜トランジスタと電気接続される第１画素電極，第２画素電極および第３画素電極と；
第１共用線，第２共用線および第３共用線であり、それぞれ前記第１，第２および第３画素電極下方に配置され、そのうち、前記第１および第２共用線が、第１電圧に電気接続され、前記第３共用線が、第２電圧に電気接続される第１共用線，第２共用線および第３共用線と
を含む画素構造。
【請求項２】
前記第１，第２および第３薄膜トランジスタが、前記走査線の一部を使用して、それらのゲートとし、前記第１，第２および第３薄膜トランジスタが、ソースを使用して前記データ線と電気接続し、それらのソースとし、前記第１，第２および第３画素電極薄膜トランジスタのドレインが、それぞれ前記第１，第２および第３画素電極に電気接続される請求項１記載の画素構造。
【請求項３】
前記少なくとも１つの走査線が、第１走査線および第２走査線を含み、前記第１および第２薄膜トランジスタが、前記第１走査線に電気接続され、前記第３薄膜トランジスタが、前記第２走査線に電気接続される請求項１記載の画素構造。
【請求項４】
前記第１および第２薄膜トランジスタが、いずれも前記第１走査線の一部を使用して、それらのゲートとし、前記第１および第２薄膜トランジスタが、いずれもソースを使用して前記データ線と電気接続し、それらのソースとし、前記第１および第２薄膜トランジスタのドレインが、それぞれ前記第１および第２画素電極に電気接続される請求項３記載の画素構造。
【請求項５】
前記第３薄膜トランジスタが、前記第２走査線の一部を使用してそのゲートとし、前記第３薄膜トランジスタのソースが、前記データ線と電気接続され、前記第３薄膜トランジスタのドレインが、前記第３画素電極と電気接続される請求項３の画素構造。
【請求項６】
前記第２電圧が、交流電圧を含むものである請求項１記載の画素構造。
【請求項７】
更に、前記第１，第２および第３画素電極上に配置される複数の突起物を含むものである請求項１記載の画素構造。
【請求項８】
前記第１，第２および第３画素電極が、更に、その中に配置される複数のスリットを含むものである請求項１記載の画素構造。
【請求項９】
更に、第１コンタクト部，第２コンタクト部および第３コンタクト部を含み、前記第１，第２および第３画素電極をそれぞれ前記第１，第２および第３トランジスタと電気接続し、そのうち、前記第１，第２および第３コンタクト部が、前記第１，第２および第３共用線上に対応して配置される請求項１記載の画素構造。
【請求項１０】
画素構造であって：
基板上に配置されるデータ線および少なくとも１つの走査線と；
第１薄膜トランジスタ，第２薄膜トランジスタおよび第３薄膜トランジスタであり、それぞれ前記データ線および前記走査線と電気接続され、前記第１，第２および第３薄膜トランジスタが、それぞれ第１経路の幅対長さの比，第２経路の幅対長さの比および第３経路の幅対長さの比を有し、そのうち、前記第１経路の幅対長さの比，前記第２経路の幅対長さの比，前記第３経路の幅対長さの比が同一である第１薄膜トランジスタ，第２薄膜トランジスタおよび第３薄膜トランジスタと；
前記第１薄膜トランジスタと連続に接続されるインピーダンス層と；
それぞれ前記第１，第２および第３薄膜トランジスタと電気接続される第１画素電極，第２画素電極および第３画素電極と；
第１共用線，第２共用線および第３共用線であり、それぞれ前記第１，第２および第３画素電極下方に配置され、そのうち、前記第１および第２共用線が、第１電圧に電気接続され、前記第３共用線が、第２電圧に電気接続される第１共用線，第２共用線および第３共用線と
を含む画素構造。
【請求項１１】
前記インピーダンス層が、アモルファスシリコン層を含むものである請求項１０記載の画素構造。
【請求項１２】
前記インピーダンス層が、前記第１薄膜トランジスタのドレインと直列に接続される請求項１０記載の画素構造。
【請求項１３】
前記第１，第２および第３薄膜トランジスタが、前記走査線の一部を使用して、それらのゲートとし、前記第１，第２および第３薄膜トランジスタが、ソースを使用して前記データ線と電気接続し、それらのソースとし、前記第１，第２および第３画素電極薄膜トランジスタのドレインが、それぞれ前記第１，第２および第３画素電極に電気接続される請求項１０記載の画素構造。
【請求項１４】
前記少なくとも１つの走査線が、第１走査線および第２走査線を含み、前記第１および第２薄膜トランジスタが、前記第１走査線に電気接続され、前記第３薄膜トランジスタが、前記第２走査線に電気接続される請求項１０記載の画素構造。
【請求項１５】
前記第１および第２薄膜トランジスタが、いずれも前記第１走査線の一部を使用し、それらのゲートとし、前記第１および第２薄膜トランジスタが、いずれもソースを使用して前記データ線と電気接続し、それらのソースとし、前記第１および第２薄膜トランジスタのドレインが、それぞれ前記第１および第２画素電極に電気接続される請求項１４記載の画素構造。
【請求項１６】
前記第３薄膜トランジスタが、前記第２走査線の一部を使用して、そのゲートとし、前記第３薄膜トランジスタのソースが、前記データ線と電気接続され、前記第３薄膜トランジスタのドレインが、前記第３画素電極と電気接続される請求項１４の画素構造。
【請求項１７】
前記第２電圧が、交流電圧を含むものである請求項１０記載の画素構造。
【請求項１８】
更に、前記第１，第２および第３画素電極上に配置される複数の突起物を含むものである請求項１０記載の画素構造。
【請求項１９】
前記第１，第２および第３画素電極が、更に、その中に配置される複数のスリットを含むものである請求項１０記載の画素構造。
【請求項２０】
更に、第１コンタクト部，第２コンタクト部および第３コンタクト部を含み、前記第１，第２および第３画素電極をそれぞれ前記第１，第２および第３トランジスタと電気接続し、そのうち、前記第１，第２および第３コンタクト部が、前記第１，第２および第３共用線上に対応して配置される請求項１０記載の画素構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素構造に関し、特に、液晶ディスプレイの画素構造に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（TFT-LCD）の高画質、高度な空間利用率、低電力消耗、無輻射効力により、それが市場の主流なディスプレイの１つとなっている。現在、液晶ディスプレイに対する基本的要求の幾つかは、高いコントラスト比（High Contrast Ratio）、高速応答および広視角のような特性を含んでいる。広視角を提供することができる技術は、例えば、マルチドメイン垂直配向（Multi-domain Vertical Alignment=MVA）、マルチドメイン水平配向（Multi-domain Horizontal Alignment=MHA）、ツイストネマティック広視角フィルム（Twisted Nematic plus wide viewing film=TN+film）および横電解駆動(In-Plane Switching=IPS）を含むものである。
【０００３】
マルチドメイン垂直配向を有する薄膜トランジスタ液晶ディスプレイは、広視角を有するという目的を達成することができるが、偏色（color washout）の問題が存在することが重大な欠点である。偏色というのは、観察者が、異なる視角でディスプレイ上のイメージを見る時、異なる色彩階調のイメージを見ることを指す。例えば、観察者がより傾斜した視角で見た時に、白色に偏ったイメージを見ることである。
【０００４】
現在、前記偏色の問題を解決するいくつかの方法が既に提案され、位相差フィルム（retardation film）の使用、セルギャップ（cell gap）の低減または単一画素構造内における２つの異なる液晶キャパシタの形成を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、位相差フィルムの使用により形成される効果は、非常に限定されたものであり、セルギャップの低減は、歩留りおよび輝度を低下させる。一方で、1つの画素構造において２つの異なる液晶キャパシタを形成する方法は、追加的な誘電層の形成が必要であり、斑（mura）および残像等の問題を引き起こす。
【０００６】
本発明は、偏色を軽減させ、良品率および輝度を維持し、斑（むら）および残像の問題を解決する画素構造を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、画素構造を提供する。画素構造が、データ線と、少なくとも１つの走査線と、第１薄膜トランジスタと、第２薄膜トランジスタと、第３薄膜トランジスタと、第１画素電極と、第２画素電極と、第３画素電極と、第１共用線と、第２共用線と、第３共用線とを含むものである。データ線および走査線が、基板上に配置される。第１，第２および第３薄膜トランジスタが、それぞれデータ線および走査線と電気接続される。更に、第１，第２および第３薄膜トランジスタが、それぞれ第１経路の幅対長さの比（Ｗ１/Ｌ１），第２経路の幅対長さの比（Ｗ２/Ｌ２）および第３経路の幅対長さの比（Ｗ３/Ｌ３）を有する。第１経路の幅対長さの比が、第２経路の幅対長さの比より小さいものであり、第２経路の幅対長さの比および第３経路の幅対長さの比が、同一である。第１，第２および第３画素電極が、それぞれ第１，第２および第３薄膜トランジスタと電気接続される。第１，第２および第３共用線が、それぞれ第１，第２および第３画素電極下方に配置される。第１および第２共用線が、第１電圧に電気接続され、第３共用線が、第２電圧に電気接続される。
【０００８】
本発明の実施形態中、前記第１，第２および第３薄膜トランジスタが、走査線の一部を使用して、それらのゲートとする。また、前記第１，第２および第３薄膜トランジスタが、ソースを使用してそれぞれデータ線に電気接続し、それらのソースとする。更に、第１，第２および第３薄膜トランジスタのドレインが、それぞれ第１，第２および第３画素電極と電気接続される。
【０００９】
本発明の実施形態中、前記少なくとも１つの走査線が、第１走査線および第２走査線を含むものである。第１および第２薄膜トランジスタが、第１走査線と電気接続され、前記第３薄膜ドランジスタが、第２走査線と電気接続される。また、第１および第２薄膜トランジスタが、いずれも第１走査線の一部を使用して、それらのゲートとする。更に、第１および第２薄膜トランジスタが、いずれもソースを使用してデータ線に電気接続し、それらのソースとする。第１および第２薄膜トランジスタのドレインが、それぞれ第１および第２画素電極に電気接続される。一方で、第３薄膜トランジスタが、第２走査線の一部を使用して、そのゲートとし、第３薄膜トランジスタのソースが、走査線と電気接続され、第３薄膜トランジスタのドレインが、第３画素電極と電気接続される。
【００１０】
本発明の実施形態中、前記第２電圧が、交流電圧である。
【００１１】
本発明の実施形態中、前記画素構造が、更に、第１，第２および第３画素電極上方に配置される複数の突起物（protrusions）を含むものである。
【００１２】
本発明の実施形態中、前記第１，第２および第３画素電極が、更に、その中に配置される複数のスリットを含むものである。
【００１３】
本実施形態中、前記画素構造が、更に、第１コンタクト部と、第２コンタクト部と、第３コンタクト部とを含み、第１，第２および第３画素電極をそれぞれ第１，第２および第３薄膜トランジスタと電気接続させる。第１，第２および第３コンタクト部が、第１，第２および第３共用線上方に対応して配置される。
【００１４】
本発明は、もう１つの画素構造も提供する。画素構造が、データ線と、少なくとも１つの走査線と、第１薄膜トランジスタと、第２薄膜トランジスタと、第３薄膜トランジスタと、インピーダンス層と、第１画素電極と、第２画素電極と、第３画素電極と、第１共用線と、第２共用線と、第３共用線とを含むものである。データ線および走査線が、基板上に配置される。第１，第２および第３薄膜トランジスタが、それぞれデータ線および走査線と電気接続される。更に、第１，第２および第３薄膜トランジスタが、それぞれ第１経路の幅対長さの比，第２経路の幅対長さの比および第３経路の幅対長さの比を有する。第１，第２および第３経路の幅対長さの比が、同一である。また、インピーダンス層および第１薄膜トランジスタが、直列に接続される。第１，第２および第３画素電極が、それぞれ第１，第２および第３薄膜トランジスタと電気接続される。第１，第２および第３共用線が、それぞれ第１，第２および第３画素電極下方に配置される。第１および第２共用線が、第１電圧に電気接続され、第３共用線が、第２電圧に電気接続される。
【００１５】
本発明の実施形態中、前記インピーダンス層が、アモルフォスシリコン層である。
【００１６】
本発明の実施形態中、前記インピーダンス層が、第１薄膜トランジスタと連続に接続される。
【００１７】
本発明の実施形態中、前記第１，第２および第３薄膜トランジスタが、走査線の一部を使用して、それらのゲートとする。また、前記第１，第２および第３薄膜トランジスタが、ソースを使用してデータ線と電気接続し、それらのソースとする。更に、第１，第２および第３薄膜トランジスタのドレインが、それぞれ第１，第２および第３画素電極と電気接続される。
【００１８】
本発明の実施形態中、前記少なくとも１つの走査線が、第１走査線および第２走査線を含むものである。第１および第２薄膜トランジスタが、第１走査線と電気接続され、第３薄膜トランジスタが、第２走査線と電気接続される。また、第１および第２薄膜トランジスタが、いずれも第１走査線の一部を使用して、それらのゲートとする。更に、第１および第２薄膜トランジスタが、いずれもソースの一部を使用してデータ線と接続し、それらのソースとする。第１および第２薄膜トランジスタのドレインが、それぞれ第１および第２画素電極に接続される。第３薄膜トランジスタが、第２走査線の一部を使用して、それらのゲートとし、第３薄膜トランジスタのソースが、データ線と電気接続され、第３薄膜トランジスタのドレインが、第３画素電極と電気接続される。
【００１９】
本発明の実施形態中、前記第２電圧が、交流電圧である。
【００２０】
本発明の実施形態中、前記画素構造が、更に第１，第２および第３画素電極上に配置される複数の突起物（protrusions）を含むものである。
【００２１】
本発明の実施形態中、前記第１，第２および第３画素電極が、更にその中に配置される複数のスリット（slits）を含むものである。
【００２２】
本発明の実施形態中、前記画素構造が、更に第１コンタクト部と、第２コンタクト部と、第３コンタクト部とを含み、第１，第２および第３画素電極をそれぞれ第１，第２および第３薄膜トランジスタと電気接続する。第１，第２および第３コンタクト部が、第１，第２および第３共用線上に対応して配置される。
【発明の効果】
【００２３】
本発明の前記構造の使用において、画素構造が駆動される時、第１画素電極，第２画素電極および第３画素電極が、全て異なる電圧値を有する。従って、画素構造上の液晶分子が、多様な傾斜角度を有し、偏色の問題を軽減させることができる。  
【発明を実施するための最良の形態】
【００２４】
マルチドメイン垂直配向薄膜トランジスタ液晶ディスプレイ中の偏色の問題を解決するため、本発明は、３つの画素電極を有する画素構造を提供する。これら３つの画素電極が、それぞれ３つの薄膜トランジスタと電気接続される。画素構造が駆動される時、３つの薄膜トランジスタが、異なる充電率を発生する。従って、画素構造上の液晶分子が、多様な傾斜角度を形成し、偏色の問題を軽減させる。特に、設計者は、薄膜トランジスタの幅対長さの比，共用線の配置およびドレインの抵抗率を調節し、異なる充電率を発生させることができる。以下に、第１実施形態および第２実施形態を利用して、本発明を詳細に説明する。
【００２５】
〈第１実施形態〉
図１Ａは、本発明の第１実施形態にかかる画素構造の平面図である。図１Ｂは、図１Ａの断面線Ｉ-Ｉに沿った断面図である。図１Ｃは、図１Ａの領域Ｃ１の要部拡大図である。図１Ｄは、図１Ａの領域Ｃ２の要部拡大図である。
【００２６】
図１Ａおよび図１Ｂにおいて、本発明の画素構造は、基板１００と、データ線１０２と、第１走査線１０４ａと、第２走査線１０４ｂと、第１薄膜トランジスタ１０６ａと、第２薄膜トランジスタ１０６ｂと、第３薄膜トランジスタ１０６ｃと、第１画素電極１０８ａと、第２画素電極１０８ｂと、第３画素電極１０８ｃと、第１共用線１１０ａと、第２共用線１１０ｂと、第３共用線１１０ｃとを含むものである。データ線１０２，第１走査線１０４ａおよび第２走査線１０４ｂが、基板１００上に配置される。第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃが、それぞれデータ線１０２と第１走査線１０４ａおよび第２走査線１０４ｂとに電気接続される。また、第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃが、それぞれ第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃと電気接続される。
【００２７】
更に、第１共用線１１０ａ，第２共用線１１０ｂおよび第３共用線１１０ｃが、それぞれ第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃ下方に配置される。画素構造が、更に第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃ下方に配置されるとともに、基板１００上に形成される誘電層１０９を含み、第１，第２および第３画素電極１０８ａ，１０８ｂ，１０８ｃをデータ線１０２から電気的に絶縁させる。第１共用線，１１０ａ，第２共用線１１０ｂおよび第３共用線１１０ｃが、ストレージキャパシタ（storage capacitor）の下部電極とされる。第１，第２および第３薄膜トランジスタ１０６ａ，１０６ｂおよび１０６ｃが、それぞれ第１ドレイン１０３ａ，第２ドレイン１０３ｂおよび第３ドレイン１０３ｃを有する。第１，第２および第３画素電極１０８ａ，１０８ｂ，１０８ｃが、それぞれ第１ドレイン１０３ａ，第２ドレイン１０３ｂおよび第３ドレイン１０３ｃと電気接続し、ストレージキャパシタの上部電極とされる。上部および下部電極間の誘電層（例えば、誘電層１１２）が、ストレージキャパシタのキャパシタ誘電層とされる。
【００２８】
図１Ａ〜図１Ｄにおいて、第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃが、それぞれ第１経路１０７ａ，第２経路１０７ｂおよび第３経路１０７ｃを有する。第１経路１０７ａ，第２経路１０７ｂおよび第３経路１０７ｃが、それぞれ長さＬ１，Ｌ２，Ｌ３および幅Ｗ１，Ｗ２，Ｗ３を有する。留意すべきことは、本発明の画素構造が、幅対長さの比を利用して画素電極に異なる充電率を提供することである。第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃが、それぞれ第１経路の幅対長さの比Ｗ１/Ｌ１，第２経路の幅対長さの比Ｗ２/Ｌ２および第３経路の幅対長さの比Ｗ３/Ｌ３を有する。第１経路の幅対長さの比Ｗ１/Ｌ１が、第２経路の幅対長さの比Ｗ２/Ｌ２より小さいものであり、第２経路の幅対長さの比Ｗ２/Ｌ２および第３経路の幅対長さの比Ｗ３/Ｌ３が、同一である。
【００２９】
第１共用線１１０ａおよび第２共用線１１０ｂが、第１電圧Ｖ１に電気接続され、第３共用線１１０ｃが、第２電圧Ｖ２に電気接続される。例えば、第１電圧Ｖ１が、固定電圧または接地（grounded）であり、第２電圧が、交流電圧である。交流電圧が、正極性（positive polarity）のフレーム時間（frame time）において上昇信号（rising signal）であり、負極性（negative polarity）のフレーム時間において下降信号（falling signal）である。従って、画素構造が駆動される時、第３画素電極１０８ｃが、交流電圧のキャパシタ結合効果によって、より大きな電圧（第１画素電極１０８ａおよび第２画素電極１０８ｂの電圧より大きな電圧）を有する。その結果、第３画素電極１０８ｃ上方の液晶分子が、第１画素電極１０８ａおよび第２画素電極１０８ｂと異なる傾斜角度を有し、それにより偏色の問題を軽減させる。
【００３０】
また、本実施形態は、マルチドメイン垂直配向の画素構造を例として使用する。従って、突起物（protrusions）１１１が、更に第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃ上方に配置される。他の実施形態中、画素電極が、その中に複数のスリット（slits）１１１を有して配置される。しかしながら、本発明は、これに限定されるものではない。言い換えれば、その画素構造は、他の型の液晶ディスプレイに適用することができる。
【００３１】
上記の設計によって、第２薄膜トランジスタ１０６ｂと電気接続される第２画素電極１０８ｂの電圧が、第３薄膜トランジスタ１０６ｃと電気接続される第３画素電極１０８ｃの電圧に等しくなる。第２薄膜トランジスタ１０６ｂと電気接続される第２画素電極１０８ｂの電圧が、第１薄膜トランジスタ１０６ａと電気接続される画素電極１０８ａの電圧よりも大きくなる。画素が駆動される時、第３画素電極１０８ｃの電圧が、交流電圧結合効果によって、第２画素電極１０８ｂのそれよりも大きくなり、第２画素電極１０８ｂの電圧が、第１画素電極１０８ａの電圧よりも大きくなる。
【００３２】
このように、経路の幅対長さの比により引き起こされる効果だけを考慮する場合、画素構造が駆動される時、第２画素電極１０８ｂの電圧が、第３画素電極１０８ｃのそれに等しくなり、第２画素電極１０８ｂの電圧が、第１画素電極１０８ａの電圧より大きくなる。しかしながら、上記のように、第２電圧Ｖ２が、更に第３画素電極１０８ｃの電圧を上昇させる。従って、画素構造が駆動される時、第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃが、３つの異なる電圧を有する。画素構造上方の液晶分子が、３つの異なる傾斜角度を有することにより、偏色の問題が、効果的に軽減される。その画素構造が、マルチドメイン垂直配向液晶ディスプレイに適用される場合、各画素構造に異なる電圧を有する設計が、より多くのドメイン（domains）を液晶ディスプレイに提供して、偏色の問題を軽減させることができる。
【００３３】
図１Ａ〜図１Ｄにおいて、第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃの構成要素が、ソース１０２ａと、第１ドレイン１０３ａと、第２ドレイン１０３ｂと、第３ドレイン１０３ｃと、ゲート絶縁層１１２と、半導体層１１４と、オーミックコンタクト層１１４ａとを含むものである。第１ドレイン１０３ａ，第２ドレイン１０３ｂ，第３ドレイン１０３ｃが、それぞれ第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃに属する。また、異なる位置に配置されるソース１０２ａ，ゲート絶縁層１１２，半導体層１１４およびオーミックコンタクト層１１４ａが、それぞれ第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃの構成要素である。ゲート絶縁層１１２が、基板１００，第１走査線１０４ａおよび第２走査線１０４ｂを被覆する。半導体層１１４が、第１走査線１０４ａおよび第２走査線１０４ｂ上方のゲート絶縁層１１２上に配置される。ソース１０２ａが、半導体層１１４上に配置される。第１ドレイン１０３ａおよび第２ドレイン１０３ｂが、第１走査線１０４ａ上方のゲート絶縁層１１２上に配置され、第３ドレイン１０３ｃが、第２走査線１０４ｂ上方のゲート絶縁層１１２上に配置される。オーミックコンタクト層１１４ａが、半導体層１１４と、ソース１０２ａ，第１ドレイン１０３ａ，第２ドレイン１０３ｂおよび第３ドレイン１０３ｃとの間に配置される。
【００３４】
更に、例えば、第１薄膜トランジスタ１０６ａおよび第２薄膜トランジスタ１０６ｂが、第１走査線１０４ａと電気接続され、第３薄膜トランジスタ１０６ｃが、第２走査線１０４ｂと電気接続される。本実施形態中、第１薄膜トランジスタ１０６ａおよび第２薄膜トランジスタ１０６ｂが、例えば、いずれも第１走査線１０４ａの一部を使用して、それらのゲートとし、データ線１０２と電気接続されるソース１０２ａの一部を使用して、それらのソースとする。また、第３薄膜トランジスタ１０６ｃが、例えば、第２走査線１０４ｂの一部を使用して、そのゲートとする。第３薄膜トランジスタ１０６ｃのソース１０２ａが、例えば、データ線１０２と電気接続され、第３薄膜トランジスタ１０６ｃの第３ドレイン１０３ｃが、例えば、第３画素電極１０８ｃと電気接続される。本実施形態中、３つの薄膜トランジスタ全てが走査線を使用して、それらのゲートとすることにより、画素電極が、より高い開口率（aperture ratio）を有する。
【００３５】
図２は、本発明の別な実施形態にかかる画素構造の平面図である。図２において、３つの薄膜トランジスタトランジスタ全てが、第１走査線１０４ａを使用して、それらのゲートとし、第２走査線１０４ｂを完全に省略する。図２中、第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃが、例えば、ソース１０２ａを使用してデータ線１０２と電気接続し、それらのゲートとする。更に、第１ドレイン１０３ａ，第２ドレイン１０３ｂおよび第３ドレイン１０３ｃが、例えば、それぞれ第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃと電気接続される。薄膜トランジスタが走査線の一部を使用して、それらのゲートとすることにより、画素構造が、より高い開口率を有することができる。図２の画素構造および図１Ａの画素構造間の主な違いは、前記だけであり、同一の構成要素が、同一の符号で示されるので、これらの構成要素の詳細な説明は、繰り返し記載しないものとする。当然、本発明の画素構造が、これに限定されるものではない。言い換えれば、薄膜トランジスタは、それぞれ走査線と電気接続されるゲートを使用することができる。
【００３６】
図１Ａにおいて、画素構造が、更に、第１コンタクト部１１６ａと、第２コンタクト部１１６ｂと、第３コンタクト部１１６ｃとを含み、第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃを、それぞれ第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃと電気接続する。第１コンタクト部１１６ａ，第２コンタクト部１１６ｂおよび第３コンタクト部１１６ｃが、例えば、第１共用線１１０ａ，第２共用線１１０ｂおよび第３共用線１１０ｃ上に対応して配置される。
【００３７】
本発明中、薄膜トランジスタの経路の幅対長さの比を調節し、異なる電圧を共用線に適用することにより、各画素構造の３つの領域内の薄膜トランジスタが、異なる充電率を有する。従って、画素構造が駆動される時、３つの画素構造全てが、異なる電圧を形成する。以下において、画素構造の第２実施形態が記述され、前記概念の別な応用が説明される。
【００３８】
〈第２実施形態〉
図３Ａは、本発明の第２実施形態にかかる画素構造の平面図である。図３Ｂは、図３Ａの断面線II-IIに沿った断面図である。第２実施形態中、第１実施形態中の画素構造の構成要素に等しいものは、同一の符号により表示する。また、第１実施形態と異なる部分だけを説明する。更に、第１実施形態に応用可能である如何なる型の拡張も、第２実施形態の画素構造に応用することができる。
【００３９】
図３Ａおよび図３Ｂにおいて、第２実施形態の画素構造および第１実施形態の画素構造間の主な違いは、第１経路の幅対長さの比Ｗ１/Ｌ１，第２経路の幅対長さの比Ｗ２/Ｌ２および第３経路の幅対長さの比Ｗ３/Ｌ３が同一であることである。同様に、第１共用線１１０ａおよび第２共用線１１０ｂが、第１電圧Ｖ１に電気接続され、第３共用線１１０ｃが、第２電圧Ｖ２に電気接続される。例えば、第１電圧Ｖ１が、直流電圧または接地であり、第２電圧Ｖ２が、交流電圧である。また、画素構造が、更にインピーダンス層１１８を含み、第１ドレイン１０３ａの抵抗値を増加させるので、第１ドレイン１０３ａの抵抗値が、第２ドレイン１０３ｂおよび第３ドレイン１０３ｃのそれよりも大きいものとなる。
【００４０】
本実施形態中、第１経路の幅対長さの比Ｗ１/Ｌ１，第２経路の幅対長さの比Ｗ２/Ｌ２および第３経路の幅対長さの比Ｗ３/Ｌ３が、全て同一であるが、第１薄膜トランジスタの第１ドレイン１０３ａがより高い抵抗値を有するとともに、第３共用線１０８ｃが第２電圧Ｖ２に電気接続されることによって、画素構造が駆動される時、第１画素電極１０８ａの電圧が、第２画素電極１０８ｂのそれよりも小さいものとなり、第３画素電極１０８ｃの電圧が、交流電圧の結合効果によって上昇する。このようにして、第１画素電極１０８ａ，第２画素電極１０８ｂおよび第３画素電極１０８ｃが、３つの異なる電圧を有する。従って、画素構造上方の液晶分子が、３つの傾斜角度を有し、偏色の問題を軽減させる。
【００４１】
図３Ｂにおいて、インピーダンス層１１８が、例えば、半導体層１１８ａおよびオーミックコンタクト層１１８ｂを含むものである。画素構造を製造する過程中、半導体層１１８ａが、例えば、半導体層１１４と同時に形成される。半導体層１１４および半導体層１１８ａが、例えば、アモルファスシリコン層である。更に、オーミックコンタクト層１１４ａ，１１８ｂが、例えば、同時に形成される。オーミックコンタクト層１１４ａ，１１８ｂが、例えば、ドープトアモルファスシリコン（doped amorphous silicon）層を含むものである。留意すべきことは、インピーダンス層１１８が、例えば、第１薄膜トランジスタ１０６ａの第１ドレイン１０３ａと直列に接続され、第１ドレイン１０３ａの抵抗値を増加させることである。もちろん、第２ドレイン１０３ｂまたは第３ドレイン１０３ｃが、他のインピーダンス層に直列に接続されて、ドレインの抵抗値を調節し、各種設計の仕様に合わせることができる。
【００４２】
画素構造の開口率を増加させる為、図４に示される設計を使用することができる。図４は、本発明の更に別な実施形態にかかる画素構造の平面図である。図４において、第１薄膜トランジスタ１０６ａ，第２薄膜トランジスタ１０６ｂおよび第３薄膜トランジスタ１０６ｃが、第１走査線１０４ａを使用して、それらのゲートとする。また、画素構造が、第２走査線１０４ｂおよび第２走査線１０４ｂ上のソース１０２ａを省略する。
【００４３】
上記各実施形態中の３つの薄膜トランジスタの経路の幅対長さの比の間の特定の関係を保持するために、経路（channels）が、各種形状を有するように設計されることができる。本発明は、薄膜トランジスタの経路の形状を制限するものではなく、それらの幅対長さの比がその特定の関係に従うことができるだけでよいものである。
【００４４】
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００４５】
【図１Ａ】本発明の第１実施形態にかかる画素構造の平面図である。
【図１Ｂ】図１Ａの断面線Ｉ-Ｉに沿った断面図である。
【図１Ｃ】図１Ａの領域Ｃ１の要部拡大図である。
【図１Ｄ】図１Ａの領域Ｃ２の要部拡大図である。
【図２】本発明の他の実施形態にかかる画素構造の平面図である。
【図３Ａ】本発明の第２実施形態にかかる画素構造の平面図である。
【図３Ｂ】図３Ａの断面線II-IIに沿った断面図である。
【図４】本発明の更に別な実施形態にかかる画素構造の平面図である。
【符号の説明】
【００４６】
１００  基板
１０２  データ線
１０２ａ  ソース
１０３ａ  第１ドレイン
１０３ｂ  第２ドレイン
１０３ｃ  第３ドレイン
１０４ａ  第１走査線
１０４ｂ  第２走査線
１０６ａ  第１薄膜トランジスタ
１０６ｂ  第２薄膜トランジスタ
１０６ｃ  第３薄膜トランジスタ
１０７ａ  第１経路
１０７ｂ  第２経路
１０７ｃ  第３経路
１０８ａ  第１画素電極
１０８ｂ  第２画素電極
１０８ｃ  第３画素電極
１０９  誘電層
１１０ａ  第１共用線
１１０ｂ  第２共用線
１１０ｃ  第３共用線
１１１  突起部またはスリット
１１２  ゲート絶縁層
１１４，１１８ａ  半導体層
１１４ａ，１１８ｂ  オーミックコンタクト層
１１６ａ  第１コンタクト部
１１６ｂ  第２コンタクト部
１１６ｃ  第３コンタクト部
１１８  インピーダンス層
Ｉ-Ｉ，II-II  断面線
Ｃ１，Ｃ２  領域
Ｌ１，Ｌ２，Ｌ３  長さ
Ｖ１  第１電圧
Ｖ２  第２電圧
Ｗ１，Ｗ２，Ｗ３  幅
Ｗ１/Ｌ１  第１経路の幅対長さの比
Ｗ２/Ｌ２  第２経路の幅対長さの比
Ｗ３/Ｌ３  第３経路の幅対長さの比
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【外国語明細書】
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【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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