(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】実施例に係る半導体素子は、所定の金属層が形成されている基板と、所定の最小線幅に対して１／２以下の最小線幅を有し、前記金属層に形成される第１空間と、前記第１空間と異なる高さに前記１／２以下の最小線幅を有し、前記金属層に形成される第２空間と、を含む。前記第２空間は、前記第１空間から前記１／２以下の最小線幅の距離を置いて形成されていると好適である。【選択図】図９
2008053706.tif 000002
【特許請求の範囲】
【請求項１】
所定の金属層が形成されている基板と、
所定の最小線幅に対して１／２以下の最小線幅を有し、前記金属層に形成される第１空間と、
前記第１空間と異なる高さに前記１／２以下の最小線幅を有し、前記金属層に形成される第２空間と、を含むことを特徴とする半導体素子。
【請求項２】
前記第２空間は、前記第１空間から前記１／２以下の最小線幅の距離を置いて形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２空間は、前記第１空間より低い位置に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第２空間は、前記第１空間より高い位置に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１空間と前記第２空間は、前記金属層内に形成されるコンタクト用ホールであることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１空間と前記第２空間は、前記金属層内に形成される配線用トレンチであることを特徴とする請求項１に記載の半導体素子。
【請求項７】
所定の基板上にポリシリコン層を形成するステップと、
前記基板が露出されないように、前記ポリシリコン層をエッチングして、最小線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）を有する第１トレンチを形成するステップと、
前記第１トレンチが形成されたポリシリコン層を酸化して、前記最小線幅の１／２以下の幅を有する第２トレンチを形成するステップと、
前記基板をエッチングして、前記最小線幅の１／２以下の幅を有する第３トレンチを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記第２トレンチを形成するステップの後に、
前記ポリシリコン層が露出されるように、前記酸化されたポリシリコン層を平坦化するステップと、
前記露出されたポリシリコン層を除去して、前記基板を露出するステップと、
前記露出された基板をエッチングして、第３トレンチを形成するステップと、
前記第３トレンチが形成された基板から、前記酸化されたポリシリコン層を除去するステップと、をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記酸化されたポリシリコン層を除去するステップの後に、
前記第３トレンチの底面に、ゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成された前記第３トレンチを埋め込みながら、前記基板全面上にゲート用金属を形成するステップと、
前記ゲート用金属をエッチングして、下部より上部が広いゲートを形成するステップと、をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記露出されたポリシリコン層を除去するステップは、
前記露出されたポリシリコン層にＦＥＰ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｅｔｈｙｌｅｎｅ  Ｐｒｏｐｙｌｅｎｅ）ディープエッチングを行うステップを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記露出されたポリシリコン層を除去して、前記基板を露出するステップの後に、
前記酸化されたポリシリコン層の第２トレンチ及び前記露出された基板を過度エッチングして、高さの差を有する複数のトレンチを形成するステップをさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記酸化されたポリシリコン層を除去するステップの後に、
前記第３トレンチを埋め込みながら、前記基板全面上に金属配線用金属を形成するステップと、
前記金属配線用金属をエッチングして、金属配線を形成するステップと、をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１３】
所定の基板上にポリシリコン層を形成するステップと、
前記基板が露出されるように、前記ポリシリコン層をエッチングして、最小線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）を有する第１トレンチを形成するステップと、
前記第１トレンチが形成されたポリシリコン層を酸化して、前記最小線幅の１／２以下の幅を有する第２トレンチを形成するステップと、
前記基板をエッチングして、前記最小線幅の１／２以下の幅を有する第３トレンチを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記第２トレンチを形成するステップで、前記基板が露出されるように、前記第１トレンチが形成されたポリシリコン層を酸化することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第２トレンチを形成するステップの後に、
前記酸化されたポリシリコン層をエッチングマスクとして、前記第２トレンチにより露出された基板をエッチングして、第３トレンチを形成するステップをさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第３トレンチを形成するステップの後に、
前記第３トレンチの底面にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成された前記第３トレンチを埋め込みながら、前記基板全面上にゲート用金属を形成するステップと、
前記ゲート用金属をエッチングして、下部より上部が広いゲートを形成するステップと、をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記露出されたポリシリコン層を除去するステップは、
前記露出されたポリシリコン層にＦＥＰディープエッチングを行うことを特徴とする請求項１３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の高集積化に伴って、チップの単位面積が小さくなり、最小線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）が縮小されている。よって、ウェハー上にパターン（ｐａｔｔｅｒｎ）を具現するフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程の重要性が大きくなっている。
【０００３】
一般に、前記フォトリソグラフィ工程は、ウェハー上にフォトレジストをコーティングした後、露光及び現像する工程である。前記各単位工程の後には、ベーキング工程がさらに行われることで、ウェハー上のフォトレジストの硬度を強化する。
【０００４】
一方、従来のＡｒＦ、ＫｒＦ、Ｆ２などの光源と感光膜（ｐｈｏｔｏｒｅｓｉｓｔ）のパターニングを通じて成されるフォトリソグラフィ工程は、ゲートのような微細パターンを具現するには、色々な限界を有する。
【０００５】
また、光学系の限界と感光膜ポリマーその物の解像力の限界などで、数ｎｍ単位の線幅を具現することは非常に難しいという問題がある。
【０００６】
さらに、従来のフォトリソグラフィ工程を、多層（ｍｕｌｔｉ  ｌａｙｅｒ）構造のホールまたは配線ラインを形成する方法に適用するのは、非常に難しいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
実施例は、既存の微細パターンを具現するフォトリソグラフィ工程で具現可能な最小線幅の１／２以下の線幅を有するように、従来技術のフォトリソグラフィ工程の限界を克服して、数ｎｍの２層ホールまたは配線ライントレンチを具現することができる半導体素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施例に係る半導体素子は、所定の金属層が形成されている基板と、所定の最小線幅に対して１／２以下の最小線幅を有し、前記金属層に形成される第１空間と、前記第１空間と異なる高さに前記１／２以下の最小線幅を有し、前記金属層に形成される第２空間と、を含む。
【０００９】
実施例に係る半導体素子の製造方法は、所定の基板上にポリシリコン層を形成するステップと、前記基板が露出されないように、前記ポリシリコン層をエッチングして、最小線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）を有する第１トレンチを形成するステップと、前記第１トレンチが形成されたポリシリコン層を酸化して、前記最小線幅の１／２以下の幅を有する第２トレンチを形成するステップと、前記基板をエッチングして、前記最小線幅の１／２以下の幅を有する第３トレンチを形成するステップと、を含む。
【００１０】
また、実施例に係る半導体素子の製造方法は、所定の基板上にポリシリコン層を形成するステップと、前記基板が露出されるように、前記ポリシリコン層をエッチングして、最小線幅（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）を有する第１トレンチを形成するステップと、前記第１トレンチが形成されたポリシリコン層を酸化して、前記最小線幅の１／２以下の幅を有する第２トレンチを形成するステップと、前記基板をエッチングして、前記最小線幅の１／２以下の幅を有する第３トレンチを形成するステップと、を含む。
【発明の効果】
【００１１】
実施例に係る半導体素子の製造方法によれば、既存の微細パターンを具現するフォトリソグラフィ工程で具現可能な最小線幅を所定の金属層上に適用して、ポリシリコンパターンを形成し、これを酸化することで酸化膜を形成し、ＣＭＰ工程とＦＥＰディープ工程を用いて、既存のフォトリソグラフィ工程の線幅の１／２の線幅を有する酸化膜マスク（ｏｘｉｄｅ  ｍａｓｋ）をエッチングして、ディープホールまたは配線ライントレンチを先に具現し、酸化膜のエッチングの後に金属層をエッチングすることで、具現が難しかった数ｎｍ単位の２層ホールまたは配線ライントレンチを具現することができるという効果が得られる。
【００１２】
また、実施例によれば、最小線幅の減少により、半導体素子の集積度を著しく向上させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、添付の図面を参照して、実施例に係る半導体素子及びその製造方法を詳細に説明する。
【００１４】
実施例の説明において、各層の「上／下（ｏｎ／ｕｎｄｅｒ）」に形成されると記載される場合に、上／下（ｏｎ／ｕｎｄｅｒ）は、直接（ｄｉｒｅｃｔｌｙ）形成されることと他の層を介在して（ｉｎｄｉｒｅｃｔｌｙ）形成されることの両方を含む。
【００１５】
（第１実施例）
図１〜図９は、第１実施例に係る半導体素子の製造工程の断面図である。
【００１６】
第１実施例は、光学系を用いて具現できる最小線幅の１／２以下の極微細最小線幅を有するゲート絶縁膜を含む半導体素子の製造方法に関する。もちろん、実施例の技術的特徴を用いて、極微細幅を有するコンタクトホールを含む金属配線を形成することもできる。
【００１７】
まず、図１に示すように、所定の基板１２０上に、ポリシリコン層１３０を形成する。前記ポリシリコン層１３０上に、感光膜１４０を形成する。前記基板１２０には、半導体素子または下部金属配線などが形成されていることができる。
【００１８】
図２に示すように、前記ポリシリコン層１３０の上に形成された感光膜１４０をパターニングして、所定の感光膜パターン１４５を形成する。前記感光膜パターン１４５間の間隔は、本出願の光学系を用いて具現できる最小線幅であり得る。
【００１９】
図３に示すように、前記感光膜パターン１４５をエッチングマスクとして、前記基板１２０が露出されないように、前記ポリシリコン層１３０をエッチングする。前記基板１２０が露出されないようにする理由は、後術する前記ポリシリコン層１３０の酸化工程で、前記感光膜パターン１４５間に残存する前記ポリシリコン層１３０の酸化が必要だからである。
【００２０】
図４に示すように、前記第１トレンチが形成されたポリシリコン層１３０を酸化して、酸化膜１５０の間に、前記最小線幅の１／２以下の幅を有する第２トレンチを形成する。前記ポリシリコン層１３０が酸化されて生成された全体酸化膜１５０の厚さにおいて、既存のポリシリコン層１３０と空気との境界面を基準に、約４５％程度は、ポリシリコン層１３０の内部に酸化膜が成長した部分であり、残りの５５％は、外部に酸化膜が成長した部分である。
【００２１】
よって、図３のエッチングされたポリシリコン層１３０が、図４のように酸化されて、内部には酸化されていないポリシリコン層１３０が存在し、外部には酸化膜（以下、ポリシリコン酸化膜と称する）１５０が形成された状態となる。
【００２２】
図５に示すように、前記ポリシリコン層１３０が露出されるように、前記ポリシリコン酸化膜１５０を平坦化する。前記平坦化作業には、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程などを用いることができる。
【００２３】
図６に示すように、前記露出されたポリシリコン層１３０を除去して、前記基板１２０を露出する。その後、前記ポリシリコン酸化膜１５０をエッチングマスクとして、前記露出された基板１２０をエッチングして、第３トレンチを形成する。
【００２４】
このとき、前記露出されたポリシリコン層１３０のエッチングは、ＦＥＰ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｅｔｈｙｌｅｎｅ  Ｐｒｏｐｙｌｅｎｅ）ディープエッチングを用いて行うことができる。
【００２５】
図７に示すように、前記第３トレンチが形成された基板１２０から、前記ポリシリコン酸化膜１５０を除去する。
【００２６】
これで、第１実施例により既存の微細パターンを具現するフォトリソグラフィ工程で具現可能な最小線幅の１／２以下の最小線幅を有するトレンチを形成することができる。
【００２７】
第１実施例により形成された極微細トレンチは、ゲート電極を形成するためのゲート絶縁膜や金属配線などを形成するために、活用することができる。
【００２８】
第１実施例は、ゲート電極を形成するためのゲート絶縁膜に用いられる場合の例である。
【００２９】
続いて、第１実施例を説明すると、図８に示すように、前記第３トレンチの底面に、ゲート絶縁膜１６０を形成する。前記ゲート絶縁膜１６０を熱酸化して、ゲート酸化膜を形成することができる。
【００３０】
その後、前記ゲート絶縁膜１６０が形成された前記第３トレンチを埋め込みながら、前記基板１２０の全面上にゲート用金属１７０を形成する。前記ゲート用金属１７０は、ポリシリコンで形成され得る。
【００３１】
次に、前記ゲート用金属１７０上にゲート用感光膜パターン１８０を形成し、図９に示すように、前記ゲート用感光膜パターン１８０をマスクとして前記ゲート用金属１７０をエッチングして、下部より上部が広いゲート１７５を形成する。
【００３２】
これで、第１実施例により、既存の微細パターンを具現するフォトリソグラフィ工程で具現可能な最小線幅の１／２以下の最小線幅を有するゲート絶縁膜を有するゲート電極を形成することができる。
【００３３】
また、第１実施例のゲート１７５上に、シリサイド（図示せず）を形成することができるが、前記ゲート１７５の幅がゲート絶縁膜１６０より広いので、シリサイドの抵抗が減少する効果もある。
【００３４】
さらに、第１実施例の前記極微細トレンチを、金属配線のためのコンタクトホール（ビアホール）などとして活用することもできる。
【００３５】
前述したように、実施例に係る半導体素子及びその製造方法によれば、既存の微細パターンを具現するフォトリソグラフィ工程で具現可能な最小線幅を所定の金属層上に適用して、ポリシリコンを形成し、これを酸化することで酸化膜を形成し、ＣＭＰ工程とＦＥＰディープ工程が行われる。それによって、従来のフォトリソグラフィ工程による線幅の１／２の線幅を有する酸化膜マスク（ｏｘｉｄｅ  ｍａｓｋ）をエッチングして、ディープホールまたは配線ライントレンチを先に具現し、酸化膜エッチングの後に金属層をエッチングすることで、具現が難しかった数ｎｍ単位の２層ホールまたは配線ライントレンチを具現することができる。
【００３６】
また、実施例によれば、最小線幅の減少により、半導体素子の集積度を著しく向上させることができる。
【００３７】
（第２実施例）
図１０〜図１２は、第２実施例に係る半導体素子の製造工程の断面図である。
【００３８】
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。ただし、第２実施例では、前記第１実施例と違って、前記基板１２０が露出されるように、ポリシリコン層１３０ａをエッチングすることができる。
【００３９】
例えば、図１０に示すように、感光膜パターン１４５をエッチングマスクとして、前記基板１２０が露出されるよう、前記ポリシリコン層１３０ａをエッチングすることができる。
【００４０】
図１１に示すように、前記ポリシリコン層１３０ａを酸化して、酸化ポリシリコン１５０ａを形成して、最小線幅の１／２以下の最小線幅を有する第２トレンチを形成する。
【００４１】
その後、図１２に示すように、酸化ポリシリコン１５０ａをエッチングマスクとして、第２トレンチにより露出された基板１２０をエッチングして、第３トレンチを形成する。前記第３トレンチは、例えば、ゲート電極などを形成するためのトレンチとして活用することができる。
【００４２】
（第３実施例）
図１３及び図１４は、第３実施例に係る半導体素子の製造工程の断面図である。
【００４３】
第３実施例は、前記第１実施例の前記露出されたポリシリコン層１３０を除去して、前記基板１２０を露出するステップの後に、前記ポリシリコン酸化膜１５０の第２トレンチ及び前記露出された基板を過度エッチングして、高さの差を有する複数のトレンチを形成するステップをさらに含む。
【００４４】
例えば、図１３に示すように、前記ポリシリコン酸化膜１５０の第２トレンチ及び前記露出された基板１２０を過度エッチングして、高さの差を有する複数のトレンチを形成することができる。
【００４５】
第３実施例で、前記複数のトレンチは、第１空間と異なる高さで、従来のフォトリソグラフィ工程による最小線幅の１／２以下の最小線幅を有して形成される第２空間を含むことができる。
【００４６】
例えば、前記第２空間は、前記第１空間より低い位置に形成されるか、前記第２空間は、前記第１空間より高い位置に形成されることができる。
【００４７】
これで、段差を有しながら、従来の光学系で得られる最小線幅の１／２以下の最小線幅を有する半導体素子を形成することができる。
【００４８】
第２実施例により形成された段差を有するトレンチは、ゲート電極を形成するためのゲート絶縁膜、金属配線のコンタクトホール（ビアホール）などに活用することができる。
【図面の簡単な説明】
【００４９】
【図１】第１実施例に係る半導体素子の製造工程の断面図である。
【図２】第１実施例に係る半導体素子の製造工程の断面図である。
【図３】第１実施例に係る半導体素子の製造工程の断面図である
【図４】第１実施例に係る半導体素子の製造工程の断面図である。
【図５】第１実施例に係る半導体素子の製造工程の断面図である。
【図６】第１実施例に係る半導体素子の製造工程の断面図である。
【図７】第１実施例に係る半導体素子の製造工程の断面図である。
【図８】第１実施例に係る半導体素子の製造工程の断面図である。
【図９】第１実施例に係る半導体素子の製造工程の断面図である。
【図１０】第２実施例に係る半導体素子の製造工程の断面図である。
【図１１】第２実施例に係る半導体素子の製造工程の断面図である。
【図１２】第２実施例に係る半導体素子の製造工程の断面図である。
【図１３】第３実施例に係る半導体素子の製造工程の断面図である。
【図１４】第３実施例に係る半導体素子の製造工程の断面図である。
【符号の説明】
【００５０】
１２０  基板、  １６０  ゲート絶縁膜、  １７５  ゲート  
【図１】
2008053706.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図８】
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