(57)【要約】【課題】画素間のクロストークをより低減する。【解決手段】Ｐ型シリコン基板５１上に、Ｎ型エピタキシャル層５２が配置される。Ｎ型エピタキシャル層５２上に、Ｐ型エピタキシャル層５３が配置される。各画素は、入射光に応じて光電変換された電荷を蓄積する前記第２導電型の電荷蓄積部５５を有する。各画素１１の電荷蓄積部５５は、Ｐ型エピタキシャル層５３に配置される。Ｐ型エピタキシャル層５３の深部で発生したキャリアである電子は、Ｎ型エピタキシャル層５２に向かって拡散し、隣接する画素１１の電荷蓄積層５５に到達する成分は、極めて少なくなる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の上に配置された第２導電型の第２半導体層と、
前記第２半導体層の上に配置された前記第１導電型の第３半導体層と、
複数の画素であって、各々の画素が、前記第３半導体層における前記第２半導体層上の領域に配置され入射光に応じて光電変換された電荷を蓄積する前記第２導電型の電荷蓄積部を有し、前記電荷に応じたアナログ信号を出力する複数の画素と、
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記第１半導体層が基板層であり、前記第２半導体層がエピタキシャル成長により形成された層であり、前記第３半導体層がエピタキシャル成長により形成された層であることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記複数の画素の動作に関連する回路と、
前記第１半導体層の上に前記第２の半導体層に連続するように配置された第４半導体層と、
を備え、
前記第３半導体層は、前記第２半導体層の上のみならず前記第４半導体層の上にも形成され、
前記回路を構成する複数の半導体素子が前記第３半導体層における前記第４半導体層上の領域に配置されたことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記第２半導体層及び前記第４半導体層はそれぞれ、同時に行われるエピタキシャル成長により形成された層であることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第４半導体層の導電型が前記第１導電型であり、
前記第３半導体層が前記第４半導体層を介して前記第１半導体層と電気的に接続されたことを特徴とする請求項３又は４記載の固体撮像装置。
【請求項６】
前記複数の画素の動作に関連する回路を備え、
前記回路を構成する複数の半導体素子が前記第３半導体層における前記第２半導体層上の領域に配置されたことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項７】
前記第３半導体層における前記複数の画素の前記電荷蓄積部が配置されている領域と、前記第３半導体層における前記複数の半導体素子が配置されている領域とが、電気的に分離されたことを特徴とする請求項３乃至６のいずれかに記載の固体撮像装置。
【請求項８】
前記第３半導体層の不純物濃度は、前記第１半導体層の不純物濃度より低いことを特徴とする請求項３乃至７のいずれかに記載の固体撮像装置。
【請求項９】
前記回路は、前記複数の画素から出力される前記アナログ信号を処理して当該アナログ信号に応じたデジタル信号を外部へ出力する信号処理回路を含むことを特徴とする請求項３乃至８のいずれかに記載の固体撮像装置。
【請求項１０】
前記第１半導体層と前記第２半導体層の間には、エピタキシャル成長により形成されかつ前記第１半導体層よりも不純物濃度の低い前記第１導電型の第５の半導体層が配置されたことを特徴とする請求項１乃至９のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、ビデオカメラや電子カメラが広く一般に普及している。これらのカメラには、ＣＣＤ型の固体撮像装置や、ＣＭＯＳ型の固体撮像装置（ＣＭＯＳ製造プロセスと互換性のある固体撮像装置であり、ＣＭＯＳイメージセンサなどとも呼ばれる。）が使用されている。固体撮像装置では、光電変換部を有する画素がマトリクス状に複数配置されており、各画素の光電変換部にて信号電荷を生成する。
【０００３】
ＣＣＤ型の固体撮像装置は、各画素の光電変換部にて生成された信号電荷を垂直ＣＣＤおよび水平ＣＣＤによって順次読み出していくものである。
【０００４】
一方、ＣＭＯＳ型の固体撮像装置では、画素から出力される信号が、各行ごとに垂直信号線に読み出され、さらに水平線に順次読み出される。ＣＭＯＳ型の固体撮像装置は、一般的に、増幅型の固体撮像装置として構成される。増幅型の固体撮像装置では、各画素に増幅部（画素アンプ）を有しており、光電変換部で得られた信号電荷を前記増幅部で増幅し、その増幅された信号を画素から出力する。
【０００５】
ＣＭＯＳ型の固体撮像装置の製造には、ＣＭＯＳ回路で一般的に用いられる製造プロセスを使用する。したがって、ＣＭＯＳ型の固体撮像装置では、複数の画素からなる画素部と共に、プロセッサ、論理回路及びアナログデジタル変換回路などを、同一のチップ中に設けることが容易に可能である。このため、ＣＭＯＳ型の固体撮像装置は、近年注目を集めつつある。
【０００６】
このようなＣＭＯＳ型の固体撮像装置の例が、下記特許文献１に開示されている。特許文献１に開示された固体撮像装置では、隣接する光電変換部間を電子が移動することにより生ずる画素間のクロストークを低減する構成が採用されている。
【０００７】
ここで、特許文献１に開示された固体撮像装置について、図１１及び図１２を参照して説明する。図１１及び図１２は特許文献１の図２及び図３にそれぞれ相当している。
【０００８】
図１１は、この固体撮像装置の画素の要部を模式的に示す断面図である。図１２は、図１１に示す画素のフォトダイオード部の深さ方向の不純物濃度プロファイルを示す図である。
【０００９】
図１１において、高濃度のＰ型の半導体基板である基板Ｐ＋層１２６上に、基板Ｐ＋層１２６よりもかなり不純物濃度が低いＰ−層１２８が形成されている。Ｐ−層１２８上に、基板Ｐ＋層１２６よりも不純物濃度が低くかつＰ−層１２８よりも不純物濃度が高いＰ型層１２７が形成されている。このＰ型層１２７には、その上側位置に、Ｎ型光電変換領域１１４が設けられている。Ｎ型光電変換領域１１４は、入射光に応じて光電変換された電荷を蓄積する電荷蓄積部となっており、Ｐ型層１２７と接合して光電変換部としてのフォトダイオードを形成する。
【００１０】
Ｐ型層１２７の上面の図示両端部分には、素子分離のために、Ｐ＋型素子分離領域１１５及び素子分離酸化膜１１６が設けられている。フォトダイオード部の表面でのリークを防ぐために、Ｐ型層１２７及びＮ型光電変換領域１１４の表面（素子分離酸化膜１１６の形成領域を除く）には、表面Ｐ＋層１２５が形成され、その上にゲート酸化膜１１７が形成されている。素子分離酸化膜１１６及びゲート酸化膜１１７上には、この画素を含む固体撮像装置全体を覆うように層間絶縁膜１１８が設けられている。層間絶縁膜１１８中には、不要部分への光の入射を防ぐための遮光膜１１９が形成されている。
【００１１】
この固体撮像装置では、入射光が、Ｎ型光電変換領域１１４及びＰ型層１２７からなるフォトダイオードに入ると、信号電荷蓄積期間中にあっては、入射した光により、Ｎ型光電変換領域１１４及びその下側のＰ型層１２７の領域において電子・正孔対が発生する。そして、発生した電子は、Ｎ型光電変換領域１１４及びその下側のＰ型層１２７の部分に形成された空乏層中に蓄積されていく。この際、Ｐ型層１２７の下側にＰ型層１２７よりも不純物濃度が低いＰ−層１２８があるために、Ｐ型層１２７内で発生した電子は、ポテンシャルが低いこのＰ−層１２８に拡散しやすくなる。高濃度の基板Ｐ＋層が形成されているため、いったんＰ−層１２８にまで到達した電子は、その後、横方向（隣接する基本セルの方向）に拡散する前に基板Ｐ＋層１２６において確実に捕捉され、再結合して消滅する。
【００１２】
図１２に示すように、光電変換領域となる空乏層は、その深さ方向がおよそＮ型光電変換領域１１４とＰ型層１２７の深さ部分の中間程度までの、矢印で示した部分である。Ｐ型層１２７の中間よりも深い部分で発生した光電子は、効果的にＰ−層１２８方向へ拡散するとともに、もし横方向に拡散したとしても、再び表面側の空乏層に達することはなく（電子の拡散の抑制）、感度には寄与しなくなる。さらに、Ｐ−層１２８に到達した電子は基板Ｐ＋層１２６において再結合により消滅させられるため、こちらでも感度には寄与しなくなる。これにより、電子が横方向に拡散することが抑制され、画素間のクロストークが低減可能になる。
【特許文献１】特開２００２−１７０９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１に開示された固体撮像装置によれば、前述したように、画素間のクロストークを低減することができる。しかしながら、固体撮像装置に対する低ノイズ化の要求は近年益々厳しくなってきており、特許文献１に開示されたような構成を有する従来の固体撮像装置では、クロストーク低減に限界が生じている。
【００１４】
本発明はこのような事情に鑑みてなされたものであり、画素間のクロストークをより低減することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明者は、更なる研究の結果、特許文献１に開示された固体撮像装置においてクロストーク低減に限界が生ずる原因を突き止めた。以下、その原因について説明する。
【００１６】
図１１及び図１２を参照して説明したように、特許文献１に開示された固体撮像装置では、Ｐ−層１２８で発生した電荷（或いは、Ｐ−層１２８に到達した電荷。電荷とはここでは電子）のうちＰ＋層１２６に向かう成分は、Ｐ＋層１２６で再結合されて消滅する。このため、この成分は画素間のクロストークとならないので、その分、画素間のクロストークが低減される。
【００１７】
しかしながら、前述したようなＰ＋層１２６に向かう成分は、Ｐ−層１２８で発生した電荷のうちの一部の成分に過ぎない。Ｐ−層１２８で発生した電荷のうちの多くの成分は、Ｐ＋層１２８ではなく、Ｎ型層１１４に向かって拡散し、一部は隣接する画素のＮ型層１１４へも到達してクロストークとなる。
【００１８】
したがって、特許文献１に開示された固体撮像装置では、画素間のクロストーク低減に限界があったのである。
【００１９】
本発明は、このような原因究明の結果に基づいてなされたものである。すなわち、前記課題を解決するため、本発明の第１の態様による固体撮像装置は、第１導電型の第１半導体層と、前記第１半導体層の上に配置された第２導電型の第２半導体層と、前記第２半導体層の上に配置された前記第１導電型の第３半導体層と、複数の画素であって、各々の画素が、前記第３半導体層における前記第２半導体層上の領域に配置され入射光に応じて光電変換された電荷を蓄積する前記第２導電型の電荷蓄積部を有し、前記電荷に応じたアナログ信号を出力する複数の画素と、を備えたものである。
【００２０】
本発明の第２の態様による固体撮像装置は、前記第１の態様において、前記第１半導体層が基板層であり、前記第２半導体層がエピタキシャル成長により形成された層であり、前記第３半導体層がエピタキシャル成長により形成された層であるものである。
【００２１】
本発明の第３の態様による固体撮像装置は、前記第１又は第２の態様において、前記複数の画素の動作に関連する回路と、前記第１半導体層の上に前記第２の半導体層に連続するように配置された第４半導体層と、を備え、前記第３半導体層は、前記第２半導体層の上のみならず前記第４半導体層の上にも形成され、前記回路を構成する複数の半導体素子が前記第３半導体層における前記第４半導体層上の領域に配置されたものである。
【００２２】
本発明の第４の態様による固体撮像装置は、前記第３の態様において、前記第２半導体層及び前記第４半導体層はそれぞれ、同時に行われるエピタキシャル成長により形成された層であるものである。
【００２３】
本発明の第５の態様による固体撮像装置は、前記第３又は第４の態様において、前記第４半導体層の導電型が前記第１導電型であり、前記第３半導体層が前記第４半導体層を介して前記第１半導体層と電気的に接続されたものである。
【００２４】
本発明の第６の態様による固体撮像装置は、前記第１又は第２の態様において、前記複数の画素の動作に関連する回路を備え、前記回路を構成する複数の半導体素子が前記第３半導体層における前記第２半導体層上の領域に配置されたものである。
【００２５】
本発明の第７の態様による固体撮像装置は、前記第３乃至第６のいずれかの態様において、前記第３半導体層における前記複数の画素の前記電荷蓄積部が配置されている領域と、前記第３半導体層における前記複数の半導体素子が配置されている領域とが、電気的に分離されたものである。
【００２６】
本発明の第８の態様による固体撮像装置は、前記第３乃至第７のいずれかの態様において、前記第３半導体層の不純物濃度は、前記第１半導体層の不純物濃度より低いものである。
【００２７】
本発明の第９の態様による固体撮像装置は、前記第３乃至第８のいずれかの態様において、前記回路は、前記複数の画素から出力される前記アナログ信号を処理して当該アナログ信号に応じたデジタル信号を外部へ出力する信号処理回路を含むものである。
【００２８】
本発明の第１０の態様による固体撮像装置は、前記第１乃至第９のいずれかの態様において、前記第１半導体層と前記第２半導体層の間には、エピタキシャル成長により形成されかつ前記第１半導体層よりも不純物濃度の低い前記第１導電型の第５の半導体層が配置されたものである。
【発明の効果】
【００２９】
本発明によれば、画素間のクロストークをより低減することができる固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明による固体撮像装置について、図面を参照して説明する。
【００３１】
［第１の実施の形態］
【００３２】
図１は、本発明の第１の実施の形態による固体撮像装置１の全体構成を示す概略構成図である。本実施の形態による固体撮像装置１は、ＣＭＯＳ型として構成されている。
【００３３】
固体撮像装置１は、２次元的に配列された複数の画素１１（図１では図示せず。図２参照）からなる画素部２と、周辺回路とを有している。周辺回路は、画素１１からの信号の読出し駆動に必要なタイミング信号を発生するタイミングジェネレータ回路３と、画素１１の出力を選択するための垂直走査回路４及び水平走査回路５と、選択された画素からのアナログ信号を増幅し相関二重サンプリング処理を行うＣＤＳ回路６と、ＣＤＳ回路６からのアナログ信号出力を処理してデジタル信号として出力するためのデジタル出力回路７と、を備えている。本実施の形態では、タイミングジェネレータ回路３、垂直走査回路４及び水平走査回路５が、画素部２の画素１１を駆動する駆動回路を構成している。また、本実施の形態では、ＣＤＳ回路６及びデジタル出力回路７が、画素部２の画素１１から出力されるアナログ信号を処理して当該アナログ信号に応じたデジタル信号を外部へ出力する信号処理回路を構成している。
【００３４】
デジタル出力回路７は、入力されたアナログ信号をアナログ／デジタル変換するＡ／Ｄ変換部８と、デジタル化された信号をデジタル画像信号に変換するデジタル信号処理（ＤＳＰ）部９と、デジタル画像信号を外部に出力するとともに外部からのコマンドデータを受け取るインターフェース（ＩＦ）部１０と、を備えている。
【００３５】
図２は、図１に示す固体撮像装置１の一部（主として、画素部２、垂直走査回路４、水平走査回路５及びＣＤＳ回路６）を示す回路図である。なお、図２では、図１中のタイミングジェネレータ回路３及びデジタル出力回路７は示していない。図２では、画素部２は、３×３個の画素１１を有するものとして示しているが、画素数はこれに限られるものではない。
【００３６】
各画素１１は、図２に示すように、光電変換部１３、転送トランジスタ１４、画素アンプ１５、行選択トランジスタ１６及びリセットトランジスタ１７を有している。ここでは、転送トランジスタ１４、画素アンプ１５、行選択トランジスタ１６、リセットトランジスタ１７のいずれも、ＮＭＯＳトランジスタを用いている。
【００３７】
転送トランジスタ１４は、そのゲートが駆動配線２１によって行方向に共通に接続され、垂直走査回路４の駆動信号φＴＧ（ｎ，ｎ＋１）に従って動作する。行選択トランジスタ１６は、そのゲートが駆動配線２２によって行方向に共通に接続され、垂直走査回路４の駆動信号φＬ（ｎ，ｎ＋１）に従って動作する。また、リセットトランジスタ１７は、そのゲートが駆動配線２３によって行方向に共通に接続され、垂直走査回路４の駆動信号φＲＳ（ｎ，ｎ＋１）に従って動作する。画素アンプ１５のドレインとリセットトランジスタ１７のドレインは、全画素共通に接続され、配線２４を介して電源電圧ＶＤＤに接続されている。画素アンプ１５のソースは行選択トランジスタ１６のドレインと接続され、行選択トランジスタ１６のソースは垂直信号線３２と列方向に共通に接続されている。
【００３８】
各垂直信号線３２の一方の端部には定電流源３３と、垂直信号線３２をリセットする垂直信号線リセットトランジスタ３４が配置される。定電流源３３には一定電圧ＶＣＳが、垂直信号線リセットトランジスタ３４には一定電圧ＶＲＶが印加される。ここでは、ＶＣＳ、ＶＲＶの両方とも接地電位としている。垂直信号線リセットトランジスタ３４のゲートには駆動信号φＲＶが印加され、この駆動信号φＲＶに従って垂直信号線３２がリセットされる。
【００３９】
各垂直信号線３２の他方の端部は、列アンプ３５、ＣＤＳ回路６、水平スイッチトランジスタ３７を介して水平信号線３１に接続されている。水平信号線３１には、出力アンプ３８、水平リセットトランジスタ３９が接続されている。水平スイッチトランジスタ３７のゲートは、駆動配線２５と接続されている。水平スイッチトランジスタ３７は、水平走査回路５からの駆動信号φＨによって動作する。水平リセットトランジスタ３９は、駆動信号φＲＨで動作し、水平信号線３１を一定電位ＶＲＨにリセットする。出力アンプ３８からの出力信号は、図１中のデジタル出力回路７（特に、Ａ／Ｄ変換部８）へ入力される。
【００４０】
ＣＤＳ回路６は、相関二重サンプリングを行う。画素アンプ１５から出力される電気信号には、固定パターンノイズやリセットノイズなど（以下、単にノイズと記載する）に対応するダークレベルが含まれている。ダークレベルは、画素アンプ１５のゲート電位をリセットするごとに変化する。そこで、まず、リセット直後のノイズに対応する電気信号（ダークレベル）を画素１１から出力し、ＣＤＳ回路６に一旦蓄積させる。次いで、光電変換部１３に蓄積されている光電荷を画素アンプ１５のゲートに転送しノイズと重畳した光電荷に対応する電気信号を画素からＣＤＳ回路６に出力し、両者を差し引いて光電荷に対応する真の電気信号を水平信号線３１に出力する。ＣＤＳ回路６は、ここでは、各列ごとにダークレベルを一時的に蓄積するクランプ容量２６と、クランプ容量２６の一方の電極を一定電位ＶＲＨに設定するクランプトランジスタ２７とを有している。相関二重サンプリングの手法は周知技術であり、ここではその詳細な説明は省略する。
【００４１】
本実施の形態による固体撮像装置１では、タイミングジェネレータ回路３からの信号に従って、垂直走査回路４から前記駆動信号φＴＧ、φＬ、φＲＳが所定のタイミングで出力されるとともに、水平走査回路５から前記駆動信号φＨが所定のタイミングで出力される。また、タイミングジェネレータ回路３から、前記駆動信号φＲＶ、φＲＨ、φＳＨが所定のタイミングで出力される。これにより、信号の読み出し駆動が行われる。
【００４２】
ここで、この信号の読み出し駆動に関して、簡単に説明する。露光が開始され所定時間経過したのち、選択行の行選択トランジスタ１６がオン状態とされ、ソースフォロワ読み出しが開始される。それと同時に、選択行のリセットトランジスタ１７がオン状態とされる。これにより、フローティング拡散部及び画素アンプ１５のゲートは、電源電圧ＶＤＤの電圧にリセットされる。次いで、リセットトランジスタ１７はオフ状態とされるが、フローティング拡散部及び画素アンプ１５のゲートは、リセット時の電位を保持する。
【００４３】
この動作と並行して、ソースフォロワ読み出しが行われ、行選択トランジスタ１６を介して画素アンプ１５から、上記のリセット時の電位に対応する信号（以下暗信号と称す）が垂直信号線３２に出力されＣＤＳ回路６に保持される。
【００４４】
次いで、転送トランジスタ１４がオン状態とされて光電変換部１３の電荷蓄積層５５（図４参照）に蓄積されていた入射光による電荷がフローティング拡散部４１，４２（図３参照）に転送される。そして、リセット時の電位と入射光による電荷の重畳された電圧に対応する電気信号（以下明信号と称す）が垂直信号線３２に出力されＣＤＳ回路６に保持される。
【００４５】
ＣＤＳ回路６では、明信号から暗信号を減算処理し、リセット時のノイズが除去された真の信号をデジタル出力回路７に出力する。
【００４６】
ここで、図１に示す固体撮像装置１の画素部２の各画素１１の構造について、図３及び図４を参照して説明する。図３は、図１に示す固体撮像装置１の２×２個の画素１１を模式的に示す概略平面図である。図４は、図２中のＡ−Ａ’部における概略断面図である。図３及び図４では、各配線電極等は略して記載している。また、実際には、光電変換部１３の上部にはカラーフィルタやマイクロレンズが配置されるが、ここでは省略する。
【００４７】
図３において、符号４１、４２、４８、４９及び５０は、前述した各トランジスタの一部となっているＮ型不純物拡散領域であり、符号４３、４４、４５及び４６は、ポリシリコンによる各トランジスタのゲート（電極）である。なお、符号４８は、電源電圧ＶＤＤが印加される電源拡散部であり、符号４１、４２はフローティング拡散部である。また、電極４３、４４、４６は、駆動用配線２１、２３、２２とそれぞれ接続されており、垂直走査部４から出力される駆動信号φＴＧ、φＲＳ、φＬがそれぞれ印加される。
【００４８】
光電変換部１３は、電荷蓄積層５５と空乏化防止層５４からなる埋め込み型フォトダイオードである。しかし、光電変換部１３は、埋め込みフォトダイオードに代えて、空乏化防止層５４の無いフォトダイオードにしても良い。
【００４９】
光電変換部１３は、入射する光を光電変換し、生じた電荷を電荷蓄積層５５に蓄積する。光電変換部１３の電荷蓄積層５５に蓄積された電荷は、転送トランジスタ１４がオン状態とされることによってフローティング拡散部４１、４２に転送される。
【００５０】
転送トランジスタ１４は、光電変換部１３の電荷蓄積層５５をドレイン、一方のフローティング拡散部４１をソースとしたＭＯＳトランジスタである。転送トランジスタ１４は、そのゲート４３（以下、転送ゲートと称す）に印加される駆動信号φＴＧにより駆動される。
【００５１】
フローティング拡散部４１、４２は、転送ゲート４３と隣接配置される第１のフローティング拡散部４１と、第１のフローティング拡散部４１とは分離領域５６によって隔てられた第２のフローティング拡散部４２とを有し、それらは配線電極４７によって電気的に接続されている。また、フローティング拡散部４１、４２は、配線電極４７によって画素アンプ１５のゲート４５と電気的に接続されている。
【００５２】
画素アンプ１５は、電源拡散部４８をドレイン、拡散領域４９をソースとするＭＯＳトランジスタである。上記のように、画素アンプ１５のゲート４５は、フローティング拡散部４１、４２（転送トランジスタ１４のソース）に接続されている。そして、画素アンプ１５は、そのゲート４５の電圧に応じた電気信号を出力する。したがって、画素アンプ１５は、光電変換部１３で生成・蓄積された電荷の量に応じた電気信号を出力する。
【００５３】
行選択トランジスタ１６は、拡散領域４９をドレイン、拡散領域５０をソースとするＭＯＳトランジスタである。行選択トランジスタ１６は、オン状態にされることで、画素アンプ１５の出力を垂直信号線３２に出力する。すなわち、画素アンプ１５と行選択トランジスタ１６によって、ソースフォロワによる読み出しが可能となっている。
【００５４】
リセットトランジスタ１７は、電源拡散部４８をドレイン、第２のフローティング拡散部４２をソースとするＭＯＳトランジスタである。リセットトランジスタ１７は、オン状態にされることで、フローティング拡散部４１、４２に蓄積されている電荷をリセットする。
【００５５】
本実施の形態による固体撮像装置１では、図４に示すように、Ｐ型のシリコン基板５１の上にＮ型のエピタキシャル層５２を配置させ、さらにその上にＰ型のエピタキシャル層５３を有している。
【００５６】
本実施の形態では、Ｐ型のエピタキシャル層５３が、画素部２の各画素１１を構成する前述した半導体素子（フォトダイオード及び各トランジスタ）を形成するための素子形成層として用いられ、画素部２の各画素１１を構成する前述した半導体素子がＰ型のエピタキシャル層５３の表面側に配置されている。すなわち、本実施の形態では、各画素１１の光電変換部１３のＮ型の電荷蓄積層５５及びＰ型の空乏化防止層５４、並びに、各画素１１の前述した各Ｎ型不純物拡散領域４１、４２、４８、４９、５０が、Ｐ型エピタキシャル層５３に配置されている。電荷蓄積層５５、空乏化防止層５４及びＮ型不純物拡散領域４１、４２、４８、４９、５０は、Ｐ型のエピタキシャル層５３にイオン注入により不純物を拡散することにより形成されている。
【００５７】
図４に示すように、各画素１１は、ＬＯＣＯＳ酸化膜５６によって分離されている。なお、ＬＯＣＯＳ酸化膜５６の下には、分離拡散部を設けてもよい。また、不純物濃度を適宜調節するため、Ｐ型エピタキシャル層５３に不純物をさらに拡散しても良い。すなわち、Ｐ型エピタキシャル層５３は、単にエピタキシャル成長により形成した層であってもよいし、そのエピタキシャル成長により形成した層に不純物を更に拡散させたものであってもよい。
【００５８】
ここで、この構成による効果について、図５を参照して説明する。図５は、本固体撮像装置１の光電変換部１３の深さ方向の不純物濃度プロファイル及びポテンシャルを示す図である。図５（ａ）は不純物濃度プロファイルを示し、図５（ｂ）はポテンシャルを示している。
【００５９】
Ｐ型エピタキシャル層５３の深部で発生したキャリアである電子は、拡散していく。しかし、電子はＮ型層に向かって拡散する。したがって本実施の形態のようにＮ型エピタキシャル層５２が配置されると、これに向かって拡散する成分が多くなる。それは、図５（ｂ）から理解されるように、Ｎ型エピタキシャル層５２は、その上下のＰ型層５１、５３よりもポテンシャルが低く、電子がポテンシャルの低い方に拡散するためである。したがって、隣接する画素１１の電荷蓄積層５５に到達する成分は、極めて少なくなる。
【００６０】
一方、前述した特許文献１に開示された従来の固体撮像装置と同様に、Ｎ型エピタキシャル層５２を設けないとすれば、Ｐ型エピタキシャル層５３の深部で発生したキャリアのうち隣接する画素１１の電荷蓄積層５５に到達する成分が多くなる。
【００６１】
したがって、本実施の形態によれば、前述した特許文献１に開示された従来の固体撮像装置に比べて、画素間のクロストークがより低減することができる。
【００６２】
また、本実施の形態によれば、次の効果も得られる。各画素１１は、Ｐ型エピタキシャル層５３に配置されている。エピタキシャル層は、膜厚を制御良く形成することができる。一方、本発明では、Ｐ型エピタキシャル層５３の代わりに、Ｎ型エピタキシャル層５２を予め厚く形成してイオン注入などの不純物拡散によりＰ型層を設けてもよい。しかし、このようにしてＰ型エピタキシャル層５３に代わるＰ型層を形成すると、その膜厚の制御がエピタキシャル層で形成するより困難になる。Ｐ型層の膜厚にばらつきが生ずると、上記の説明から理解されるように、画素間のクロストークの特性にばらつきが発生する。このため、画素１１ごとにノイズに差が生じてしまう。本実施の形態では、Ｐ型エピタキシャル層５３を設けているので、画素間のクロストークの特性のばらつきも生じ難いという効果も得られる。
【００６３】
図６は、本実施の形態による固体撮像装置１の画素部２及び周辺回路部６２を示す断面概念図である。なお、周辺回路部６２は、前述した周辺回路（具体的には、タイミングジェネレータ回路３、垂直走査回路４、水平走査回路５、ＣＤＳ回路６及びデジタル出力回路７）が配置されている部分である。
【００６４】
所定数の画素１１からなる画素部２の構成は前記したとおりであるが、図６では、各層５１、５２、５３のみを示し、画素部２の他の要素の図示は省略している。画素部２の周囲には、Ｎ型拡散部７１が配置されている。Ｎ型拡散部７１は、Ｐ型エピタキシャル層５３に不純物を拡散することにより形成されている。Ｎ型拡散部７１により、エピタキシャル層５３における画素部２の領域５３ａは、エピタキシャル層５３における周辺回路部６２の領域５３ｂと電気的に分離されている。また、このＮ型拡散部７１は、Ｎ型エピタキシャル層５２まで届くように拡散されており、Ｎ型エピタキシャル層５２と電気的に接続されている。
【００６５】
これにより、Ｐ型エピタキシャル層５３における画素部２の領域５３ａは、Ｐ型エピタキシャル層５３の一部であるが、Ｐ型ウェル構造と同様の構造となっている。また、Ｎ型拡散部７１には、一定電源（一定電位）が印加される。このため、Ｎ型エピタキシャル層５２には、Ｎ型拡散部７１を介して一定電源が印加され、ここに到達された電子を排出するようになっている。
【００６６】
一方、周辺回路部６２は、図６に示すように、Ｐ型エピタキシャル層５３の領域５３ｂに、Ｐ型ウェル７２、Ｎ型ウェル７３、Ｎ型ウェル７３によってＰ型エピタキシャル層５３と電気的に分離された中に設けられるＰ型ウェル７２などを有している。前記周辺回路としてＣＭＯＳ回路が用いられ、前記周辺回路を構成する複数の半導体素子としてのＣＭＯＳトランジスタ（図６では省略）を有している。このため、前述したような多数のウェル構造が設けられているのである。このように、Ｐ型エピタキシャル層５３における周辺回路部６２の領域５３ｂには、周辺回路を構成する複数の半導体素子が形成されている。
【００６７】
Ｎ型エピタキシャル層５２における周辺回路部６２の領域は、イオン注入による不純物拡散によって、埋め込みＰ型層７５とされている。したがって、埋め込みＰ型層７５は、Ｐ型シリコン基板５１の上にＮ型エピタキシャル層５２と連続するように配置され、層５２，７５はそれぞれ、同時に行われるエピタキシャル成長により形成された層となっている。埋め込みＰ型層７５によって、Ｐ型エピタキシャル層５３とＰ型シリコン基板５１とが、電気的に接続されている。これにより、Ｐ型シリコン基板５１側よりＰ型エピタキシャル層５３に電位を供給することが可能となる。
【００６８】
なお、図６において、簡略のため、Ｎ型エピタキシャル層５２の厚さは、埋め込みＰ型層７５と同一とし、それぞれの上下の面の位置は一致して記載されている。しかし、実際は、埋め込みＰ型層７５の厚さの方が厚くなっている。その理由は、埋め込みＰ型層７５は、確実にＰ型に反転させＰ型エピタキシャル層５３とＰ型基板５１を接続するためにその濃度を濃く、厚さを厚めに形成するためである。
【００６９】
また、本実施の形態では、Ｐ型エピタキシャル層５３における周辺回路部６２の領域５３ｂは、その一部ではなく実質的に全面で、埋め込みＰ型層７５を介してＰ型シリコン基板５１と電気的に接続されている。このため、Ｐ型エピタキシャル層５３における周辺回路部６２の領域５３ｂの電位は、実質的にその全面において均一にすることができ、それに伴い、領域５３ａに配置されるＣＭＯＳ等の素子の動作や特性を均一にすることができる。
【００７０】
なお、このようにＰ型シリコン基板５１側からＰ型エピタキシャル層５３の領域５３ａに電位を印加する場合、不純物濃度は、Ｐ型シリコン基板５１＞Ｐ型ウェル７２＞Ｐ型エピタキシャル層５３にするのが好ましい。Ｐ型シリコン基板５１の不純物濃度を高くするのは、その抵抗を下げ、全面均一印加可能とするためである。また、Ｐ型エピタキシャル層５３の濃度を低くするのは、Ｐ型ウェル７２との耐圧を上げるためである。
【００７１】
本実施の形態では、例えば、Ｐ型シリコン基板５１の不純物濃度は１×１０１９／ｃｍ３程度、Ｎ型のエピタキシャル層５２の不純物濃度は１×１０１７／ｃｍ３程度、Ｐ型エピタキシャル層５３は１×１０１６／ｃｍ３程度、電荷蓄積層５５の不純物濃度は１×１０１７／ｃｍ３程度、空乏化防止層５４の不純物濃度は１×１０１８／ｃｍ３程度にすることができる。
【００７２】
ところで、周辺回路部６２には、タイミングジェネレータ回路３やデジタル出力回路７が配置されず、単に水平走査回路５及び垂直走査回路４のみが配置される場合のように、周辺回路部６２におけるＣＭＯＳ等の素子の動作や特性を厳密に均一にする必要がないなら、埋め込みＰ型層７５は、必ずしも必要ない。
【００７３】
このように埋め込みＰ型層７５を設けないように前記第１の実施の形態を変形した例を、図７に示す。図７は、図６に対応する断面概念図である。この場合、エピタキシャル層５３における周辺回路部６２の領域５３ｂも、Ｎ型エピタキシャル層５２の上に配置されることになる。なお、この変形例では、Ｐ型エピタキシャル層５３の領域５３ｂへの電位の供給は、上方の配線（図示せず）を介して行われる。
【００７４】
［第２の実施の形態］
【００７５】
図８は、本発明の第２の実施の形態による固体撮像装置の画素部の一部を示す概略断面図であり、図４に対応している。図９は、本実施の形態による固体撮像装置の光電変換部の深さ方向の不純物濃度プロファイル及びポテンシャルを示す図であり、図５に対応している。図１０は、本実施の形態による固体撮像装置の画素部２及び周辺回路部６２を示す断面概念図であり、図６に対応している。図８乃至図１０において、図４乃至図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００７６】
本実施の形態による固体撮像装置が前記第１の実施の形態による固体撮像装置１と異なる所は、Ｐ型シリコン基板５１とＮ型エピタキシャル層５２との間にＰ型のエピタキシャル層８１が配置されている点のみである。
【００７７】
Ｐ型シリコン基板５１の不純物濃度は比較的高い。そして、Ｎ型エピタキシャル層５２の不純物濃度はＰ型シリコン基板５１の不純物濃度に比べると低く設定される。これは、Ｎ型エピタキシャル層５２の不純物濃度を高くし過ぎると、Ｐ型エピタキシャル層５３を形成する際に、Ｎ型エピタキシャル層５２の不純物がＰ型エピタキシャル層５３に再拡散されてしまい、光電変換部１３の感度が低下したりばらついたりしてしまうためである。これらの点は、前記第１及び第２の実施の形態のいずれにおいても同様である。
【００７８】
したがって、前記第１の実施の形態のようにＮ型エピタキシャル層５２をＰ型シリコン基板５１上に直接に形成すると、Ｎ型エピタキシャル層５２を形成する際に、Ｐ型シリコン基板５１の不純物がＮ型エピタキシャル層５２に再拡散されてしまう。その結果、Ｎ型エピタキシャル層５２のＮ型不純物の濃度が設計値から変化したり、実質的なＮ型エピタキシャル層５２の膜厚が設計値に比べて薄くなったりすることが考えられる。
【００７９】
このようなことが生ずると、Ｎ型エピタキシャル層５２の抵抗値も大きくなり、このため、Ｎ型エピタキシャル層５２の電位が変化する。さらに、それに伴い、Ｐ型エピタキシャル層５３の電位が変化してしまい、これにより、光電変換部１３の光電変換特性や、画素１１に配置されるその他の素子にも影響を与える。また、画素間のクロストーク低減の効果にも影響を与えることになる。
【００８０】
そこで、このような不都合を避けるため、第１の実施の形態においては、Ｎ型エピタキシャル層５２を比較的厚い膜厚としている。
【００８１】
これに対し、本実施の形態においては、Ｐ型シリコン基板５１とＮ型エピタキシャル層５２との間にＰ型のエピタキシャル層８１が設けられているので、Ｐ型シリコン基板５１からの不純物の再拡散は、Ｐ型エピタキシャル層８１に吸収され、前述した不都合が防止される。このため、本実施の形態では、Ｎ型エピタキシャル層５２は、比較的薄く形成すればよい。
【００８２】
本実施の形態では、例えば、Ｐ型シリコン基板５１の不純物濃度は１×１０１９／ｃｍ３程度、Ｐ型エピタキシャル層８１の不純物濃度は１×１０１７／ｃｍ３程度、Ｎ型のエピタキシャル層５２の不純物濃度は１×１０１７／ｃｍ３程度、Ｐ型エピタキシャル層５３は１×１０１６／ｃｍ３程度、電荷蓄積層５５の不純物濃度は１×１０１７／ｃｍ３程度、空乏化防止層５４の不純物濃度は１×１０１８／ｃｍ３程度にすることができる。
【００８３】
図９から理解できるように、Ｐ型のエピタキシャル層８１を配置した本実施の形態によっても、前記第１の実施の形態と同様に、画素間のクロストークをより低減することができる。
【００８４】
また、図１０からわかるように、Ｐ型のエピタキシャル層８１が配置されても、周辺回路部６２を第１の実施の形態と同様に形成することができる。
【００８５】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態による固体撮像装置の全体構成を示す概略構成図である。
【図２】図１に示す固体撮像装置の一部を示す回路図である。
【図３】図３は、図１に示す固体撮像装置の２×２個の画素を模式的に示す概略平面図である。
【図４】図２中のＡ−Ａ’部における概略断面図である。
【図５】図１に示す固体撮像装置の光電変換部の深さ方向の不純物濃度プロファイル及びポテンシャルを示す図である。
【図６】図１に示す固体撮像装置の画素部及び周辺回路部を示す断面概念図である。
【図７】前記第１の実施の形態による固体撮像装置を変形した例を示す断面概念図である。
【図８】本発明の第２の実施の形態による固体撮像装置の画素部の一部を示す概略断面図である。
【図９】本発明の第２の実施の形態による固体撮像装置の光電変換部の深さ方向の不純物濃度プロファイル及びポテンシャルを示す図である。
【図１０】本発明の第２の実施の形態による固体撮像装置の画素部及び周辺回路部を示す断面概念図である。
【図１１】従来の固体撮像装置の画素の要部を模式的に示す断面図である。
【図１２】図１１に示す画素のフォトダイオード部の深さ方向の不純物濃度プロファイルを示す図である。
【符号の説明】
【００８７】
１  固体撮像装置
２  画素部
４  垂直走査回路
５  水平走査回路
７  デジタル出力回路
１１  画素
１３  光電変換部
５１  Ｐ型シリコン基板（第１半導体層）
５２  Ｎ型エピタキシャル層（第２半導体層）
５３  Ｐ型エピタキシャル層（第３半導体層）
５５  電荷蓄積部
６２  周辺回路部
７５  埋め込みＰ型層（第４半導体層）
８１  Ｐ型エピタキシャル層（第５半導体層）
【図１】
2008098255.tif 000003
【図２】
2008098255.tif 000004
【図３】
2008098255.tif 000005
【図４】
2008098255.tif 000006
【図５】
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【図６】
2008098255.tif 000008
【図７】
2008098255.tif 000009
【図８】
2008098255.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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