(57)【要約】【課題】Ｇｂｐｓ以上の高速で信号を伝送するシステムにおいてて用いる出力バッファ回路を提供する。【解決手段】出力バッファ回路は、プレドライバステージとメインドライバステージで構成される。プレドライバステージは低電源電圧の提供を受け、低電源電圧用ゲート酸化膜トランジスタで構成され速い速度で動作し、メインドライバステージは高電源電圧の提供を受け高電源電圧用ゲート酸化膜トランジスタで構成され高い電圧レベルの信頼性のある信号を出力する。【選択図】    図４
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【特許請求の範囲】
【請求項１】
高電源電圧の供給を受けて動作する差動回路において、
高電源電圧用ゲート酸化膜を有する第１及び第２ＮＭＯＳトランジスタで構成され、第１入力信号及び前記第１入力信号と差動対をなす第２入力信号を差動スイッチングして、それぞれ第１出力信号及び前記第１出力信号と差動対をなす第２出力信号を出力する差動スイッチング回路と、
前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続され、前記第１及び第２出力信号の帯域幅を調節するイコライザと、を含むことを特徴とする差動回路。
【請求項２】
前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられることを特徴とする請求項１に記載の差動回路。
【請求項３】
前記ソース電極の間に接続される電流源回路を更に含むことを特徴とする請求項２に記載の差動回路。
【請求項４】
前記電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜トランジスタで構成されることを特徴とする請求項３に記載の差動回路。
【請求項５】
前記電流源回路は、前記少なくとも一つの低電源電圧用ゲート酸化膜トランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することを特徴とする請求項４に記載の差動回路。
【請求項６】
前記イコライザは、
前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタの前記ソース電極の間に接続された帯域幅調節部と、
前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタの前記ソース電極の間に接続され、イコライザ制御信号に応答して前記第１及び第２ＮＭＯＳトランジスタの前記ソース電極の間を短絡または開放させるイコライザ制御部と、を含むことを特徴とする請求項３に記載の差動回路。
【請求項７】
前記帯域幅調節部は、互いに並列に接続される可変キャパシタと可変抵抗とを含み、帯域幅制御信号に応答して前記可変キャパシタのキャパシタンスと前記可変抵抗の抵抗値とが決定されることを特徴とする請求項６に記載の差動回路。
【請求項８】
前記イコライザ制御部は、前記イコライザ制御信号をゲート電極に印加されるＮＭＯＳトランジスタであることを特徴とする請求項６に記載の差動回路。
【請求項９】
前記ＮＭＯＳトランジスタは、低電源電圧用ゲート酸化膜トランジスタで構成されることを特徴とする請求項８に記載の差動回路。
【請求項１０】
前記ＮＭＯＳトランジスタは、ゲート電極に印加される前記イコライザ制御信号によって飽和領域で動作することを特徴とする請求項９に記載の差動回路。
【請求項１１】
前記高電源電圧と前記差動スイッチング回路との間に接続された負荷部を更に含むことを特徴とする請求項３に記載の差動回路。
【請求項１２】
前記負荷部は、
前記高電源電圧と前記第１ＮＭＯＳトランジスタのドレイン電極との間に電気的に接続された第１負荷回路と、
前記高電源電圧と前記第２ＮＭＯＳトランジスタのドレイン電極との間に接続された第２負荷回路と、を含むことを特徴とする請求項１１に記載の差動回路。
【請求項１３】
高電源電圧に電気的に接続された第１負荷と、
前記高電源電圧に電気的に接続された第２負荷と、
ゲート電極に第１入力信号の入力を受け、ドレイン電極が前記第１負荷の一端に結合される第１高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタと、
ゲート電極に前記第１入力信号と差動対をなす第２入力信号の入力を受け、ドレイン電極が前記第２負荷回路の一端に結合される第２高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタと、
前記第１高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタのソース電極と前記第２高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタのソース電極との間に接続される可変キャパシタと前記可変キャパシタの両端子に並列接続される可変抵抗を含むイコライザと、
前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に前記可変抵抗と並列に接続されるスイッチング回路と、を含むことを特徴とする差動回路。
【請求項１４】
前記イコライザと接地電圧との間に接続された電流源を更に含むことを特徴とする請求項１３に記載の差動回路。
【請求項１５】
前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられることを特徴とする請求項１４に記載の差動回路。
【請求項１６】
高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられ、前記高電源電圧及び前記低電源電圧の供給を受けて動作する出力バッファ回路において、
第１入力信号及び前記第１入力信号と差動対をなす第２入力信号を差動スイッチングして、第１出力信号及び前記第１出力信号と差動対をなす第２出力信号に出力するプレドライバステージと、
前記プレドライバステージの出力端子にそれぞれ一端子が接続され、前記第１出力信号及び前記第２出力信号のＤＣ成分をブロックする第１ブロッキングキャパシタ及び第２ブロッキングキャパシタを具備するブロッキングキャパシタ部と、
前記第１ブロッキングキャパシタ及び前記第２ブロッキングキャパシタそれぞれの他の端子に接続され前記ＤＣ成分がブロッキングされた前記第１出力信号及び前記第２出力信号の電圧レベルをシフトする電圧基準回路と、
前記電圧レベルがシフトされた第１出力信号及び第２出力信号を差動スイッチングして第３出力信号及び前記第３出力信号と差動対をなす第４出力信号を出力するメインドライバステージを含み、
前記メインドライバステージは、
前記高電源電圧の供給を受け、シフトされた前記第１出力信号及び前記第２出力信号を差動スイッチングし前記第３出力信号と前記第４出力信号を出力する第１及び第２ＮＭＯＳトランジスタを含む差動スイッチング回路と、
前記メイン差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続され前記第３及び第４出力信号の帯域幅を調節するイコライザと、を含むことを特徴とする出力バッファ回路。
【請求項１７】
前記第１及び第２ＮＭＯＳトランジスタは、高電源電圧用ゲート酸化膜トランジスタであることを特徴とする請求項１６に記載の出力バッファ回路。
【請求項１８】
前記ソース電極の間に接続される電流源回路を更に含むことを特徴とする請求項１６に記載の出力バッファ回路。
【請求項１９】
前記イコライザは、
前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続された帯域幅調節部と、
前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続されイコライザ制御信号に応答して前記ソース電極の間の短絡または開放を決定するイコライザ制御部と、を含むことを特徴とする請求項１８に記載の出力バッファ回路。
【請求項２０】
前記高電源電圧と前記差動スイッチング回路との間に接続された負荷回路を更に含むことを特徴とする請求項１９に記載の出力バッファ回路。
【請求項２１】
前記プレドライバステージは、
前記低電源電圧の供給を受け、前記第１入力信号と前記第２入力信号を差動スイッチングして前記第１出力信号と前記第２出力信号に出力する低電源電圧用ゲート酸化膜を具備する第３及び第４ＮＭＯＳトランジスタを含むプレ差動スイッチング回路を含むことを特徴とする請求項１６に記載の出力バッファ回路。
【請求項２２】
前記第３ＮＭＯＳ及び第４ＮＭＯＳトランジスタは、それぞれのソース電極が共通ソースノードで互いに接続されることを特徴とする請求項２１に記載の出力バッファ回路。
【請求項２３】
前記共通ソースノードと接地電圧との間に接続されるプレ電流源回路を更に含むことを特徴とする請求項２２に記載の出力バッファ回路。
【請求項２４】
前記プレ電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜のＮＭＯＳトランジスタで構成されることを特徴とする請求項２３に記載の出力バッファ回路。
【請求項２５】
前記プレ電流源回路は、前記少なくとも一つのＮＭＯＳトランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することを特徴とする請求項２４に記載の出力バッファ回路。
【請求項２６】
前記低電源電圧と前記プレ差動スイッチング回路との間にプレ負荷回路を更に含むことを特徴とする請求項２５に記載の出力バッファ回路。
【請求項２７】
前記プレ負荷回路は、
前記低電源電圧と前記第３ＮＭＯＳトランジスタのドレイン電極との間に接続された第１プレ負荷回路と、
前記低電源電圧と前記第４ＮＭＯＳトランジスタのドレイン電極との間に接続された第２プレ負荷回路と、を含むことを特徴とする請求項２６に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、より詳細にはＧｂｐｓ以上の高速で動作するシステムに適用しうる差動回路及び出力バッファ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術の発展に伴い、ＣＭＯＳ回路に用いられる電源電圧が減少しつつある。これによって、従来のＣＭＯＳ回路では、出力バッファ回路に高電圧出力を得ることがだんだん難しくなりつつある。
【０００３】
図１は、従来の低電源電圧用ゲート酸化膜トランジスタを用いる出力バッファ回路を示す。
図１を参照すると、従来の出力バッファ回路は、低電源電圧ＶＤＤＬに接続された負荷Ｒ１１及びＲ１２、差動スイッチングトランジスタであるＮＭＯＳトランジスタＮＴ１１及びＮＴ１２、及びバイアス電圧Ｖｃによって定電流源として動作するＮＭＯＳトランジスタＮＴ１３を含む。
【０００４】
図１の出力バッファ回路は、定電源電圧ＶＤＤＬを電源電圧に用いて定電圧出力を提供するように動作する。
【０００５】
具体的には、図１の出力バッファ回路は、低電源電圧ＶＤＤＬを電源電圧に用いて第１電圧レベルと第２電圧レベルとの間をスイングする二つの差動入力電圧ＶＩｎ＋及びＶＩｎ−の入力を受け、第３電圧レベルと第４電圧レベルとの間をスイングする差動出力電圧ＶＯｕｔ＋及びＶＯｕｔ−を出力する。
【０００６】
トランジスタＮＴ１１及びＮＴ１２は、低電源電圧用ゲート酸化膜トランジスタで構成される。低電源電圧用ゲート酸化膜トランジスタは低電源電圧の最大の電圧レベルに耐えられるだけの厚さを有するゲート酸化膜を有する。低電源電圧用ゲート酸化膜トランジスタは、高電源電圧用ゲート酸化膜トランジスタに比べて相対的に厚さの薄いゲート酸化膜を有する薄ゲート酸化膜トランジスタ（ｔｈｉｎ  ｇａｔｅ  ｏｘｉｄｅ  ｔｒａｎｓｉｓｔｏｒ）で構成される。
【０００７】
ＮＭＯＳトランジスタＮＴ１１及びＮＴ１２のボディ、即ち、Ｐ型基板は、接地電圧にバイアスされる。したがって、トランジスタＮＴ１１及びＮＴ１２のゲート電極とボディとの間の最大電圧差は低電源電圧ＶＤＤＬになる。
【０００８】
図１に示す従来の出力バッファでは、トランジスタＮＴ１１及びＮＴ１２は、低電源電圧用の薄ゲート酸化膜ＮＭＯＳトランジスタを用いていた。高電圧出力を出すために、低電源電圧ＶＤＤＬのかわりに高電源電圧ＶＤＤＨを負荷Ｒ１１及びＲ１２に接続して用いると、トランジスタＮＴ１１及びＮＴ１２のゲート電極とボディとの電圧差が低電源電圧用の薄ゲート酸化膜ＮＭＯＳトランジスタの最大許容電圧を超過するようになり、薄ゲート酸化膜の信頼性が低下するという問題が発生するおそれがある。
【０００９】
このように、差動スイッチングトランジスタに低電源電圧用の薄ゲート酸化膜ＮＭＯＳトランジスタを用いて、高速動作を得るとともに電源電圧を高めて高電圧出力を得ようとする場合、図１の出力バッファは動作信頼性が低下するので、出力バッファに用いられるトランジスタは、高電源電圧用トランジスタである厚ゲート酸化膜トランジスタを用いるべきである。
【００１０】
図２は、従来の高電源電圧用ゲート酸化膜トランジスタを用いる出力バッファ回路を示す。
図２を参照すると、出力バッファ回路は、高電源電圧ＶＤＤＨに接続された負荷Ｒ２１及びＲ２２と、差動スイッチングＮＭＯＳトランジスタＮＴ２１及びＮＴ２２と、電流源として動作するＮＭＯＳトランジスタ（ＮＴ２３）とを含む。
図２の出力バッファ回路は、高電源電圧ＶＤＤＨを電源電圧に用いて高電圧出力を提供する。
【００１１】
具体的には、図２の出力バッファ回路は、高電源電圧ＶＤＤＨを電源電圧に用いて、二つの差動入力電圧ＶＩｎ＋及びＶＩｎ−の入力を受け、最大スイング電圧レベルが高電源電圧に近い電圧レベルを有する差動出力電圧ＶＯｕｔ＋及びＶＯｕｔ−を出力する。
【００１２】
トランジスタＮＴ２１及びＮＴ２２は、高電源電圧に耐えられる厚ゲート酸化膜トランジスタで構成され、ＮＭＯＳトランジスタＮＴ２１及びＮＴ２２のボディは接地電圧にバイアスされる。したがって、トランジスタＮＴ２１及びＮＴ２２のゲート電極とボディとの間の最大電圧差は高電源電圧ＶＤＤＨになる。
【００１３】
この場合、厚ゲート酸化膜トランジスタは薄ゲート酸化膜トランジスタに比べて駆動能力が低下するので、高速動作速度を得にくい。
【００１４】
もし、トランジスタＮＴ２１及びＮＴ２２を低電源電圧用の薄ゲート酸化膜トランジスタとして高電源電圧ＶＤＤＨで動作する出力バッファ回路に用いると、トランジスタＮＴ２１及びＮＴ２２のゲート電極とボディとの間に印加されるバイアス電圧は最大ＶＤＤＨになることができる。
【００１５】
その結果、薄ゲート酸化膜トランジスタの最大許容電圧を超過するバイアス電圧によって薄ゲート酸化膜トランジスタの信頼性が低下するという問題点がある。したがって、薄ゲート酸化膜トランジスタは、高電源電圧で動作する出力バッファ回路には用いにくい。
【００１６】
即ち、従来の高電源電圧で動作する出力バッファ回路に高電源電圧用の厚ゲート酸化膜トランジスタを用いる場合には高速動作速度を得にくく、高速動作速度を得るために低電源電圧用の薄ゲート酸化膜トランジスタを用いる場合には動作信頼性が低下する。
【００１７】
したがって、従来の高電圧出力を得るために高電源電圧で動作する出力バッファ回路では、高い動作信頼性及び高速動作速度を同時に得にくいという問題点があった。即ち、高電源電圧で動作する出力バッファ回路では高速動作速度及び高電圧出力を同時に得にくいという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前記問題点を解決するための本発明の第１目的は、高電源電圧の提供を受け、高い電圧レベルの差動信号を出力する差動回路を提供することにある。
本発明の第２目的は、低電源電圧と高電源電圧の提供を受け、速い速度で高い電圧レベルの差動信号を出力する出力バッファ回路を提供することにある。
【課題を解決するための手段】
【００１９】
前記目的を達成するための本発明の一実施例による高電源電圧の供給を受けて動作する差動回路は、高電源電圧用ゲート酸化膜を有する第１及び第２ＮＭＯＳトランジスタで構成され、第１入力信号及び前記第１入力信号と差動対をなす第２入力信号を差動スイッチングしてそれぞれ第１出力信号及び前記第１出力信号と差動信号対をなす第２出力信号を出力し、高電源電圧用ゲート酸化膜を有する第１及び第２出力信号に出力する差動スイッチング回路と、前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続され前記第１及び第２出力信号の帯域幅を調節するイコライザと、を含む。
【００２０】
前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いることができる。前記差動回路は、前記ソース電極の間に接続される電流源回路を更に含むことができる。前記電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜トランジスタで構成されることができる。前記電流源回路は、前記少なくとも一つの低電源電圧用ゲート酸化膜トランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することができる。
【００２１】
実施例で、前記イコライザは、前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタの前記ソース電極の間に接続された帯域幅調節部と、前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタの前記ソース電極の間に接続され、イコライザ制御信号に応答して前記第１及び第２ＮＭＯＳトランジスタの前記ソース電極の間を短絡または開放させるイコライザ制御部と、を含むことができる。前記帯域幅調節部は、互いに並列に接続される可変キャパシタと可変抵抗とを含み、帯域幅制御信号に応答して前記可変キャパシタのキャパシタンスと前記可変抵抗の抵抗値とを決定することができる。前記イコライザ制御部は、前記イコライザ制御信号をゲート電極に印加されるＮＭＯＳトランジスタで構成することができる。前記ＮＭＯＳトランジスタは、低電源電圧用ゲート酸化膜トランジスタで構成することができる。前記ＮＭＯＳトランジスタは、ゲート電極に印加される前記イコライザ制御信号によって飽和領域で動作することができる。
【００２２】
実施例で、前記差動回路は、前記高電源電圧と前記差動スイッチング回路との間に接続された負荷部を更に含むことができる。前記負荷回路は、前記高電源電圧と前記第１ＮＭＯＳトランジスタのドレイン電極との間に電気的に接続された第１負荷回路と、前記高電源電圧と前記第２ＮＭＯＳトランジスタのドレイン電極との間に接続された第２負荷回路と、を含むことができる。
【００２３】
前記第１目的を達成するための本発明の他の実施例による差動回路は、高電源電圧に電気的に接続された第１負荷と、前記高電源電圧に電気的に接続された第２負荷と、ゲート電極に第１入力信号の入力を受け、ドレイン電極が前記第１負荷の一端に結合される第１高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタと、ゲート電極に前記第１入力信号と差動対をなす第２入力信号の入力を受け、ドレイン電極が前記第２負荷回路の一端に結合される第２高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタと、前記第１高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタのソース電極と前記第２高電源電圧用ゲート酸化膜ＮＭＯＳトランジスタのソース電極との間に接続される可変キャパシタと前記可変キャパシタの両端子に並列接続される可変抵抗とを含むイコライザと、前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に前記可変抵抗と並列に接続されるスイッチング回路と、を含む。前記差動回路は、前記イコライザと接地電圧との間に接続された電流源を更に含むことができる。前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いることができる。
【００２４】
本発明の第２目的を達成するための本発明の一実施例による、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられ前記高電源電圧及び前記低電源電圧の供給を受けて動作する出力バッファ回路は、第１入力信号及び前記第１入力信号と差動対をなす第２入力信号を差動スイッチングして、第１出力信号及び前記第１出力信号と差動対をなす第２出力信号に出力するプレドライバステージと、前記プレドライバステージの出力端子にそれぞれ一端子が接続され、前記第１出力信号及び前記第２出力信号のＤＣ成分をブロックする第１ブロッキングキャパシタ及び第２ブロッキングキャパシタを具備するブロッキングキャパシタ部と、前記第１ブロッキングキャパシタ及び前記第２ブロッキングキャパシタそれぞれの他の端子に接続され前記ＤＣ成分がブロッキングされた前記第１出力信号及び前記第２出力信号の電圧レベルをシフトする電圧基準回路と、前記電圧レベルがシフトされた第１出力信号及び第２出力信号を差動スイッチングして第３出力信号及び前記第３出力信号と差動対をなす第４出力信号を出力するメインドライバステージを含む。前記メインドライバステージは、前記高電源電圧の供給を受け、シフトされた前記第１出力信号及び前記第２出力信号を差動スイッチングし前記第３出力信号と前記第４出力信号を出力する第１及び第２ＮＭＯＳトランジスタを含む差動スイッチング回路と、前記メイン差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続され前記第３及び第４出力信号の帯域幅を調節するイコライザと、を含む。前記第１及び第２ＮＭＯＳトランジスタは、高電源電圧用ゲート酸化膜トランジスタであってもよい。前記出力バッファ回路は、前記ソース電極の間に接続される電流源回路を更に含むことができる。
【００２５】
実施例で、前記イコライザは、前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続された帯域幅調節部と、前記差動スイッチング回路の前記第１及び第２ＮＭＯＳトランジスタのソース電極の間に接続されイコライザ制御信号に応答して前記ソース電極の間の短絡または開放を決定するイコライザ制御部と、を含む。
【００２６】
前記出力バッファ回路は、前記高電源電圧と前記差動スイッチング回路との間に接続された負荷回路を更に含むことができる。
実施例で、前記プレドライバステージは、前記低電源電圧の供給を受け、前記第１入力信号と前記第２入力信号を差動スイッチングして前記第１出力信号と前記第２出力信号を出力する低電源電圧用ゲート酸化膜を具備する第３及び第４ＮＭＯＳトランジスタを含むプレ差動スイッチング回路を含む。前記第３ＮＭＯＳ及び第４ＮＭＯＳトランジスタは、それぞれのソース電極が共通ソースノードで互い接続してもよい。
【００２７】
前記プレドライバステージは、前記共通ソースノードと接地電圧との間に接続されるプレ電流源回路を更に含むことができる。前記プレ電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜のＮＭＯＳトランジスタで構成してもよい。前記プレ電流源回路は、前記少なくとも一つのＮＭＯＳトランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することができる。前記プレドライバステージは、前記低電源電圧と前記プレ差動スイッチング回路との間にプレ負荷回路を更に含むことができ、前記プレ負荷回路は、前記低電源電圧と前記第３ＮＭＯＳトランジスタのドレイン電極との間に接続された第１プレ負荷回路と、前記低電源電圧と前記第４ＮＭＯＳトランジスタのドレイン電極との間に接続された第２プレ負荷回路と、で構成することができる。
【発明の効果】
【００２８】
前述したように、本発明の実施例による差動回路及びこれを含む出力バッファ回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムで用いることができる。低電源電圧用ゲート酸化膜トランジスタで構成される差動回路をプレドライバに置いて低電源電圧を印加し、高電源電圧用ゲート酸化膜トランジスタで構成される差動回路をメインドライバに置いて高電源電圧を印加する。このようにして速い速度と高いレベルの信号を出力することができるので、動作速度と信号の信頼性の問題をともに解決することができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付の図面を参照して本発明の望ましい実施例をより詳細に説明する。図面上の同一の構成要素に対しては同一の参照符号を付与し、同一の構成要素について重複された説明は省略する。
【００３０】
図３は、本発明の一実施例による高電源電圧用ゲート酸化膜トランジスタを用いる差動回路を示すブロック図である。
本発明の実施例による差動回路は、高電源電圧と低電源電圧で動作するマルチ電源電圧システムに適用することができる。
【００３１】
図３を参照すると、本発明の一実施例による差動回路は、高電源電圧ＶＤＤＨに接続された第１負荷回路１０及び第２負荷回路２０を含む負荷部１５、差動スイッチング回路３０、イコライザ４０、及び電流源７０で構成される。
【００３２】
第１負荷回路１０は抵抗Ｒ３１で構成され、第２負荷回路３０は抵抗Ｒ３２で構成することができる。ここで、第１負荷回路１０は、抵抗の役割を果たす他の回路素子、例えば、トランジスタなどを用いて具現することもできる。
【００３３】
差動スイッチング回路３０は、ＮＭＯＳトランジスタＮＴ３１及びＮＴ３２で構成することができる。ＮＭＯＳトランジスタＮＴ３１は差動入力電圧ＶＩｎ＋の入力を受け、ＮＭＯＳトランジスタＮＴ３２は作動入力電圧ＶＩｎ−の入力を受ける。差動スイッチング回路３０は、差動入力電圧ＶＩｎ＋の入力を受ける二つ以上のＮＭＯＳトランジスタと差動入力電圧ＶＩｎ−の入力を受ける二つ以上のＮＭＯＳトランジスタで構成することもできる。
【００３４】
差動スイッチング回路３０のトランジスタＮＴ３１及びＮＴ３２は、高電源電圧ＶＤＤＨの電圧レベルに耐えられる程度の厚いゲート酸化膜を用いる。
【００３５】
イコライザ４０は、帯域幅調節部５０及びイコライザ制御部６０を含む。
帯域幅調節部５０は、ＮＭＯＳトランジスタＮＴ３１及びＮＴ３２のそれぞれのソース電極の間に接続される可変キャパシタＣｅｑと可変抵抗Ｒｅｑとで構成され、制御部（図示せず）からの帯域幅制御信号（ＢＷ  ｃｏｎｔｒｏｌ  ｓｉｇｎａｌ）に応答して差動出力信号ＶＯｕｔ＋と差動出力信号ＶＯｕｔ−の帯域幅を調節する。可変キャパシタＣｅｑは、複数個のキャパシタが並列に接続され帯域幅制御信号によるキャパシタンスを提供することができ、可変抵抗Ｒｅｑは、複数個の抵抗が直列に接続され、帯域幅制御信号による抵抗値を提供することができる。
【００３６】
イコライザ制御部６０は、ＮＭＯＳトランジスタＮＴ３１とＮＴ３２のそれぞれのソース電極の間に接続されるＮＭＯＳトランジスタＮＴ３３で構成することができる。ＮＭＯＳトランジスタＮＴ３３は、ゲート電極に制御部（図示せず）からイコライザ制御信号の印加を受けてオン／オフされる。ＮＴ３３のオン／オフによってＮＴ３３の両端が短絡または開放されるので、帯域幅調節部５０の作用が差動スイッチング回路３０に及ぶか、または及ばない。ＮＭＯＳトランジスタＮＴ３３は、薄いゲート酸化膜のトランジスタで構成することができる。
【００３７】
電流源７０は、ＮＭＯＳトランジスタＮＴ３４及びＮＴ３５で構成してもよい。トランジスタＮＴ３４及びＮＴ３５のゲート電極は、バイアス電圧Ｖｃと接続され飽和領域で動作し、バイアス電圧ＶｃによってトランジスタＮＴ３４及びＮＴ３５の定電流の大きさを決定することができる。電流源として動作する回路素子であれば、ＮＭＯＳトランジスタの他の回路素子で具現することもできる。ここで、電流源７０の代わりに抵抗のような負荷回路を用いることもできる。図３の全てのＮＭＯＳトランジスタのボディは接地電源に接続されている。
【００３８】
図３の差動回路は、第１電源電圧レベルと第２電源電圧レベルとの間をスイングする二つの差動入力電圧ＶＩｎ＋及びＶＩｎ−をトランジスタＮＴ３１及びＮＴ３２のゲート電極を通じて入力されて差動スイッチングし、トランジスタＮＴ３１及びＮＴ３２のドレイン電極を通じて第３電圧レベルと第４電圧レベルとの間をスイングする二つの差動出力電圧ＶＯｕｔ＋及びＶＯｕｔ−を出力する。即ち、図３の差動回路は、高電源電圧ＶＤＤＨを電源電圧に用いて高電圧出力を提供する。
【００３９】
図４は、本発明の一実施例によるマルチパワーシステムの出力バッファ回路を示すブロック図である。
図４を参照すると、本発明の一実施例による出力バッファ回路は、プレドライバステージ３００、メインドライバステージ４００を含む。なお、プレドライバステージ３００とメインドライバステージ４００との間にＤＣブロッキングのための第１ＤＣブロッキングキャパシタＣｂ１と第２ＤＣブロッキングキャパシタＣｂ２とで構成されるブロッキングキャパシタ部２５０を含む。また、プレドライバステージ３００とメインドライバステージ４００との間に電圧レベルのシフティングのための電圧基準回路５００を含む。
【００４０】
図５は、図４のプレドライバステージ３００を具体的に示すブロック図である。
図５を参照すると、プレドライバステージ３００は、低電源電圧ＶＤＤＬに接続された第１プレ負荷回路３１０及び第２プレ負荷回路３２０を含むプレ負荷部３１５と、プレ差動スイッチング回路３３０と、プレ電流源３４０とで構成される。
【００４１】
第１プレ負荷回路３１０は抵抗Ｒ５１で構成され、第２負荷回路３２０は抵抗Ｒ５２で構成してもよい。ここで、第１プレ負荷回路３１０と第２プレ負荷回路３２０は、抵抗の役割を果たす他の回路素子、例えば、トランジスタなどを用いて具現することもできる。
【００４２】
プレ差動スイッチング回路３３０は、ＮＭＯＳトランジスタＮＴ５１及びＮＴ５２で構成することもできる。ＮＭＯＳトランジスタＮＴ５１は第１差動入力電圧ＶＩｎ１＋の入力を受け、ＮＭＯＳトランジスタＮＴ５２は第２差動入力電圧（ＶＩｎ１−）の入力を受ける。プレ差動スイッチング回路３３０は、第１差動入力電圧ＶＩｎ１＋の入力を受ける二つ以上のＮＭＯＳトランジスタと第２差動入力電圧ＶＩｎ１−の入力を受ける二つ以上のＮＭＯＳトランジスタで構成することもできる。
【００４３】
プレ差動スイッチング回路３３０のトランジスタＮＴ５１及びＮＴ５２は、低電源電圧ＶＤＤＬの電圧レベルに耐えられる程度の薄いゲート酸化膜を用いる。
【００４４】
プレ電流源３４０は、ＮＭＯＳトランジスタＮＴ５３及びＮＴ５４で構成することができる。ＮＭＯＳトランジスタＮＴ５３及びＮＴ５４のソースは、共通ソースノードＮ１に接続される。プレ電流源３４０のＮＭＯＳトランジスタＮＴ５３及びＮＴ５４も薄いゲート酸化膜を用いることができる。ＮＴ５３及びＮＴ５４のゲート電極はバイアス電圧Ｖｃと接続され飽和領域で動作し、バイアス電圧ＶｃによってトランジスタＮＴ５３及びＮＴ５４の定電流の大きさを決定することができる。電流源として動作する回路素子であれば、ＮＭＯＳトランジスタのほかの他の回路素子で具現することもできる。ここで、プレ電流源３４０の代わりに抵抗のような負荷回路を用いることもできる。
【００４５】
図４と図５のプレドライバステージ３００は、第１電源電圧レベルと第２電源電圧レベルとの間をスイングする第１及び第２差動入力電圧ＶＩｎ１＋及びＶＩｎ１−をトランジスタＮＴ５１及びＮＴ５２のゲート電極を通じて入力され、差動スイッチングしてトランジスタＮＴ３１及びＮＴ３２のドレイン電極を通じて第３電圧レベルと第４電圧レベルとの間をスイングする第１及び第２差動出力電圧ＶＯｕｔ１＋及びＶＯｕｔ１−を出力する。即ち、図４と図５のプレドライバステージ３００は、低電源電圧ＶＤＤＬを電源電圧に用いて高速で低電圧出力を提供する。
【００４６】
第１ブロッキングキャパシタＣｂ１と第２ブロッキングキャパシタＣｂ２は、第１及び第２差動出力電圧ＶＯｕｔ１＋及びＶＯｕｔ１−にあるＤＣ成分を除去する役割を果たす。ＤＣ成分が除去された第１及び第２差動出力電圧ＶＯｕｔ１＋及びＶＯｕｔ１−の電圧レベルは、プレドライバステージ３００が低電源電圧ＶＤＤＬを用いるため、以降で説明するメインドライバステージ４００の厚ゲート酸化膜トランジスタを駆動させるには十分でない。そのため、プレドライバステージ３００とメインドライバステージ４００との間に電圧基準回路５００を置いて、ＤＣ成分の除去された第１及び第２差動出力電圧ＶＯｕｔ１＋及びＶＯｕｔ１−の電圧レベルをメインドライバステージ４００の厚ゲート酸化膜トランジスタを駆動させることができる程度の電圧レベルにシフトさせる。
【００４７】
図６は、図４のメインドライバステージ４００を具体的に示すブロック図である。
図６を参照すると、図６のメインドライバステージ４００は、高電源電圧ＶＤＤＨに接続された第１メイン負荷回路４１０及び第２メイン負荷回路４２０を含む負荷回路部４１５、メイン差動スイッチング回路４３０、イコライザ４４０、及びメイン電流源４７０で構成される。
【００４８】
第１メイン負荷回路４１０は抵抗Ｒ６１で構成され、第２メイン負荷回路４２０は抵抗Ｒ６２で構成することができる。
メイン差動スイッチング回路４３０は厚いゲート酸化膜ＮＭＯＳトランジスタであるＮＴ６１及びＮＴ６２で構成される。
【００４９】
イコライザ４４０は、帯域幅制御信号の印加を受ける可変キャパシタＣｅｑと可変抵抗Ｒｅｑで構成される帯域幅調節部４５０と、イコライザ制御信号の印加を受けるイコライザ制御部４６０とで構成される。
電流源４７０は、薄ゲート酸化膜ＮＭＯＳトランジスタであるＮＴ６４及びＮＴ６５で構成される。
【００５０】
図６のメインドライバステージ４００の動作は、図３の差動回路とほぼ類似である。
メインドライバステージ４００は、ＤＣ成分が除去され電圧レベルがシフトされた第１出力信号及び第２出力信号ＶＩｎ２＋及びＶＩｎ２−をトランジスタＮＴ６１及びＮＴ６２のゲート電極を通じて印加され、差動スイッチングして高電圧レベルの第３出力信号ＶＯｕｔ２＋と第４出力信号ＶＯｕｔ２−を出力する。
【００５１】
ここで、ＤＣ成分の除去とレベルシフティングによって発生する回路の追加的な負荷とメインドライバステージ４００の厚ゲート酸化膜トランジスタの寄生キャパシタンスによって発生しうる信号の歪曲現象は、メインドライバステージ４００のイコライザ４４０で解決することができる。即ち、帯域幅制御信号によってＣｅｑとＲｅｑの値を調節し、アプリケーション及び電圧基準回路５００の特性によって出力信号の帯域幅を調節することができる。
【００５２】
図７は、本発明の実施例による図３乃至図６の回路に印加されるＶＤＤＨとＶＤＤＬの電圧レベルを示すダイヤグラムである。
図８は、図５のプレドライバステージ３００と図６のメインドライバステージ４００に図１の低電源電圧用ゲート酸化膜トランジスタを用いる差動回路を適用し、図７の低電源電圧ＶＤＤＬを印加して４．２５Ｇｂｐｓで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
【００５３】
図９及び図１０は、図５のプレドライバステージ３００に図７の低電源電圧ＶＤＤＬを印加し、図６のメインドライバステージ４００に図７の高電源電圧ＶＤＤＨを印加して、４．２５Ｇｂｐｓで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
【００５４】
図８及び図１０を参照すると、図８の出力波形は、その電圧レベルが６００ｍＶ程度であり、半周期の駆動時間も４００ｐｓｅｃ程度である。しかし、本発明の実施例による出力バッファ回路は、出力波形の電圧レベルが典型的である場合１６００ｍＶ程度であり、非常に悪い場合にも１４００ｍＶ程度であり、半周期の駆動時間が約２００ｐｓｅｃ程度である。即ち、高速で高い電圧レベルの信号を出力できるのである。
【００５５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５６】
【図１】従来の低電源電圧用ゲート酸化膜トランジスタを用いる出力バッファ回路を示す図である。
【図２】従来の高電源電圧用ゲート酸化膜トランジスタを用いる出力バッファ回路を示す図である。
【図３】本発明の一実施例による高電源電圧用ゲート酸化膜トランジスタを用いる差動回路を示すブロック図である。
【図４】本発明の一実施例によるマルチパワーシステムの出力バッファ回路を示すブロック図である。
【図５】図４のプレドライバステージを具体的に示すブロック図である。
【図６】図４のメインドライバステージを具体的に示すブロック図である。
【図７】本発明の実施例による図３乃至図６の回路に印加されるＶＤＤＨとＶＤＤＬの電圧レベルを示すダイヤグラムである。
【図８】図５のプレドライバステージとメインドライバステージに図１の低電源電圧用ゲート酸化膜トランジスタを用いる差動回路を適用し、図７の低電源電圧ＶＤＤＬを印加して、４．２５Ｇｂｐｓ出力波形をシミュレーション化したものである。
【図９】図５のプレドライバステージに図７の低電源電圧ＶＤＤＬを印加し、図６のメインドライバステージに図７の高電源電圧ＶＤＤＨを印加して、４．２５Ｇｂｐｓで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
【図１０】図５のプレドライバステージに図７の低電源電圧ＶＤＤＬを印加し、図６のメインドライバステージに図７の高電源電圧ＶＤＤＨを印加して、４．２５Ｇｂｐｓで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
【符号の説明】
【００５７】
１０、２０、３１０、３２０、４１０、４２０    負荷回路
３０、３３０、４３０    差動スイッチング回路
４０、４４０    イコライザ
７０、３４０、４７０    電流源
【図１】
2008029008.tif 000003
【図２】
2008029008.tif 000004
【図３】
2008029008.tif 000005
【図４】
2008029008.tif 000006
【図５】
2008029008.tif 000007
【図６】
2008029008.tif 000008
【図７】
2008029008.tif 000009
【図８】
2008029008.tif 000010
【図９】
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【図１０】
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