(57)【要約】【課題】デッドタイムを適切に設定し、貫通電流を防止する。【解決手段】出力バッファ１０は、電源端子１０２と接地端子ＧＮＤの間に直列に接続された、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を含む。遅延回路１２は、信号レベルが、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２のオン、オフに対応づけられて切り替わるパルス信号Ｓ０を受ける。遅延回路１２は、パルス信号Ｓ０に遅延を与えることにより、異なる遅延を有する第１パルス信号Ｓ１、第２パルス信号Ｓ２を生成する。ＮＡＮＤ回路１４は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理積に応じた信号をハイサイドトランジスタＭ１のゲートに与える。ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和に応じた信号をローサイドトランジスタＭ２の他方のゲートに与える。【選択図】図１
2008098920.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と接地端子の間に直列に接続された、相補的にオン、オフするＰチャンネル電界効果トランジスタであるハイサイドトランジスタおよびＮチャンネル電界効果トランジスタであるローサイドトランジスタを含む出力バッファと、
信号レベルが、前記ハイサイドトランジスタおよび前記ローサイドトランジスタのオン、オフに対応づけられて切り替わるパルス信号を受け、前記パルス信号に遅延を与えることにより、異なる遅延を有する第１、第２パルス信号を生成する遅延回路と、
前記第１、第２パルス信号の否定論理積に応じた信号を前記ハイサイドトランジスタまたは前記ローサイドトランジスタのいずれか一方のゲートに与える第１論理ゲートと、
前記第１、第２パルス信号の否定論理和に応じた信号を前記ハイサイドトランジスタまたは前記ローサイドトランジスタの他方のゲートに与える第２論理ゲートと、
を備えることを特徴とするドライバ回路。
【請求項２】
前記遅延回路は、前記パルス信号に遅延を与え、異なる遅延を有する２つのパルス信号を生成する単位遅延回路を多段接続して構成されており、各単位遅延回路は、遅延を与えるか否かを切り替えるイネーブル機能を有することを特徴とする請求項１に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイレベルまたはローレベルの電圧信号を出力するドライバ回路に関する。
【背景技術】
【０００２】
オーディオ信号を増幅するＤ級アンプや、スイッチングレギュレータなどの電源回路において、駆動対象となる負荷に、電源電圧すなわちハイレベルと、接地電圧（負の電源電圧を含む）すなわちローレベルとの間でスイングするスイッチング電圧を供給するドライバ回路が利用される。ドライバ回路の出力段には、ＰチャンネルのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＭＯＳＦＥＴと略す）のハイサイドトランジスタと、ＮチャンネルＭＯＳＦＥＴのローサイドトランジスタを含むインバータ型のバッファ回路が設けられる（たとえば特許文献１参照）。
【０００３】
【特許文献１】特開昭６３−２５０９１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
インバータを構成するハイサイドトランジスタとローサイドトランジスタが同時にオンすると、電源電圧が印加される電源端子から接地電圧に固定される接地端子に向かって、貫通電流が流れるという問題がある。貫通電流は、不要な電力消費を助長するのみでなく、その貫通電流が流れることにより発熱などの副次的な問題が発生する。
【０００５】
突入電流の発生を抑制するために、ハイサイドトランジスタとローサイドトランジスタのゲートに与える信号に遅延を与え、ハイサイドトランジスタとローサイドトランジスタがともにオフとなるデッドタイムを設ける技術が利用される。
【０００６】
本発明は状況に鑑みてなされたものであり、その目的のひとつは、デッドタイムを適切に設定し、貫通電流を防止可能なドライバ回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様によれば、ドライバ回路が提供される。このドライバ回路は、電源端子と接地端子の間に直列に接続された、相補的にオン、オフするＰチャンネル電界効果トランジスタであるハイサイドトランジスタおよびＮチャンネル電界効果トランジスタであるローサイドトランジスタとを含む出力バッファと、信号レベルがハイサイドトランジスタおよびローサイドトランジスタのオン、オフに対応づけられて切り替わるパルス信号を受け、パルス信号に遅延を与えることにより、異なる遅延を有する第１、第２パルス信号を生成する遅延回路と、第１、第２パルス信号の否定論理積に応じた信号をハイサイドトランジスタまたはローサイドトランジスタのいずれか一方のゲートに与える第１論理ゲートと、第１、第２パルス信号の否定論理和に応じた信号をハイサイドトランジスタまたはローサイドトランジスタの他方のゲートに与える第２論理ゲートと、を備える。
【０００８】
この態様によると、ハイサイドトランジスタとローサイドトランジスタが同時にオンするのを防止し、突入電流の発生を好適に抑制することができる。
【０００９】
ある態様において、遅延回路は、パルス信号に遅延を与え、異なる遅延を有する２つのパルス信号を生成する単位遅延回路を多段接続して構成されており、各単位遅延回路は、遅延を与えるか否かを切り替えるイネーブル機能を有してもよい。
【００１０】
この場合、単位遅延回路の段数を切り替えることにより、遅延時間を切り替えることができるため、デッドタイムを調節することができる。
【００１１】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１２】
本発明によれば、突入電流を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１４】
図１は、本発明の実施の形態に係るドライバ回路１００の構成を示す回路図である。
このドライバ回路１００は、たとえばＤ級アンプの出力段や、スイッチングレギュレータなどに利用される。
【００１５】
ドライバ回路１００は、出力バッファ１０、遅延回路１２、第１論理ゲートであるＮＡＮＤ回路１４、第２論理ゲートであるＮＯＲ回路１６を備える。
出力バッファ１０は、ＰチャンネルＭＯＳＦＥＴであるハイサイドトランジスタＭ１と、ＮチャンネルＭＯＳＦＥＴであるであるローサイドトランジスタＭ２を含む。ハイサイドトランジスタＭ１とローサイドトランジスタＭ２は、電源電圧Ｖｄｄが印加される電源端子１０２と接地電位に固定される接地端子ＧＮＤの間に直列に接続されている。ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２それぞれのゲートには、ハイサイド駆動信号ＳＨ、ローサイド駆動信号ＳＬが入力され、相補的にオンオフ状態が切り替えられる。
【００１６】
ドライバ回路１００の入力端子Ｐ１には、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２のオン、オフに対応づけられて切り替わるパルス信号Ｓ０が入力される。パルス信号Ｓ０は、パルス幅変調、パルス周波数変調、パルス密度変調などが施されている。遅延回路１２は、入力端子Ｐ１を介してパルス信号Ｓ０を受け、パルス信号Ｓ０に遅延を与えることにより、異なる遅延を有する第１パルス信号Ｓ１、第２パルス信号Ｓ２を生成する。
【００１７】
図２は、遅延回路１２の構成例を示す回路図である。遅延回路１２は、複数の単位遅延回路２０a〜２０ｄを含む。図２には、４つの単位遅延回路２０が示されているが、この個数は任意である。単位遅延回路２０は、第１入力端子４０、第２入力端子４２、第１出力端子４４、第２出力端子４６、イネーブル端子４８を備えている。第１入力端子４０、第１出力端子４４は、入出力のペアを構成し、第１入力端子４０に入力された信号Ｓｉ１に第１の遅延時間τ１が付加され、第１出力端子４４から出力される。同様に、第２入力端子４２、第２出力端子４６は入出力のペアを構成し、この経路ではｎ第２の遅延時間τ２が付加される。イネーブル端子４８にはイネーブル信号ＥＮが入力される。
【００１８】
第１入力端子４０から第１出力端子４４に至る第１の経路について説明する。入力信号Ｓｉ１は、ＮＡＮＤゲート２２およびＮＡＮＤゲート２８に分岐して入力される。ＮＡＮＤゲート２２、２８にはそれぞれ、イネーブル信号Ｓｅｎとその反転信号が入力される。このイネーブル信号Ｓｅｎによって、ＮＡＮＤゲート２２、ＮＡＮＤゲート２８のいずれかの経路が選択され、他方の経路が無効化される。ＮＡＮＤゲート２２の出力は、抵抗Ｒ１およびキャパシタＣ１を含むＲＣ回路を経てＮＡＮＤゲート２４に入力され、ＮＡＮＤゲート２８の出力は、そのままＮＡＮＤゲート２４に入力される。
第２入力端子４２から第２出力端子４６に至る第２の経路には、インバータ３０、３２が設けられる。
【００１９】
ＮＡＮＤゲート２２、２４、２８の遅延をＤ１、ＲＣ回路の遅延をＤ２、インバータ３０、３２の遅延をＤ３とする。単位遅延回路２０は、イネーブル信号Ｓｅｎがハイレベルのとき、入力信号Ｓｉ１に、２×Ｄ１＋Ｄ２の遅延を与え、イネーブル信号Ｓｅｎがローレベルのとき、２×Ｄ１の遅延を与える。
【００２０】
また、単位遅延回路２０は、入力信号Ｓｉ２に、２×Ｄ３の遅延を与える。Ｄ３＝Ｄ１とすると、第１の経路と、第２の経路の遅延時間差は、イネーブル信号ＳｅｎがハイレベルのときＤ２となり、イネーブル信号Ｓｅｎがローレベルのとき０となる。
【００２１】
遅延回路１２は、この単位遅延回路２０が直列に接続されて遅延回路を構成する。したがって、単位遅延回路２０が１段イネーブル化されるごとに、第１パルス信号Ｓ１は第２パルス信号Ｓ２に対してＤ２だけ遅延し、ｎ段の単位遅延回路２０がイネーブル化されると、Ｄ２×ｎの遅延が発生する。
【００２２】
図１に戻る。ＮＡＮＤ回路１４は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理積の信号を生成し、これをハイサイド駆動信号ＳＨとして、ハイサイドトランジスタＭ１のゲートに供給する。ＮＯＲ回路１６は、第１パルス信号Ｓ１、第２パルス信号Ｓ２の否定論理和の信号を生成し、これをローサイド駆動信号ＳＬとして、ローサイドトランジスタＭ２のゲートに供給する。
【００２３】
ハイサイド駆動信号ＳＨ、ローサイド駆動信号ＳＬによってハイサイドトランジスタＭ１、ローサイドトランジスタＭ２のオン、オフ状態が切り替えられ、ハイサイドトランジスタＭ１がオンの期間、出力信号Ｓｏｕｔはハイレベル（＝Ｖｄｄ）となり、ローサイドトランジスタＭ２がオンの期間、出力信号Ｓｏｕｔはローレベル（０Ｖ）となる。
【００２４】
以上のように構成にドライバ回路１００の動作について説明する。図３は、図１のドライバ回路１００の動作を示すタイムチャートである。図３のタイムチャートでは、図２のインバータ３０、３２の遅延が無視できる場合、すなわちτ２＝０の場合を示している。このとき、Ｓ２＝Ｓ０である。
【００２５】
時刻ｔ０にパルス信号Ｓ０がローレベルからハイレベルに遷移すると、第２パルス信号Ｓ２がほぼ同時にハイレベルに遷移する。これを受けて、ローサイド駆動信号ＳＬはハイレベルからローレベルに遷移し、ハイサイドトランジスタＭ１がオン状態からオフ状態に切り替わる。
【００２６】
遅延時間τ１経過後の時刻ｔ１に、第１パルス信号Ｓ１がハイレベルに遷移する。これを受けて、ハイサイド駆動信号ＳＨがハイレベルからローレベルに遷移し、ハイサイドトランジスタＭ１がオフ状態からオン状態に切り替わる。したがって、時刻ｔ０〜ｔ１の間はハイサイドトランジスタＭ１、ローサイドトランジスタＭ２がともにオフとなるデッドタイムに設定される。
【００２７】
時刻ｔ１から、パルス信号Ｓ０がローレベルに遷移する時刻ｔ２までの期間、ハイサイドトランジスタＭ１がオン、ローサイドトランジスタＭ２がオフとなり、出力信号Ｓｏｕｔはハイレベルとなる。時刻ｔ２にパルス信号Ｓ０がローレベルに遷移すると、第２パルス信号Ｓ２もローレベルに遷移し、これを受けてハイサイド駆動信号ＳＨがハイレベルに遷移する。その結果、時刻ｔ２にハイサイドトランジスタＭ１がオフとなる。
【００２８】
時刻ｔ２から遅延時間τ２経過後の時刻ｔ３に、第１パルス信号Ｓ１がローレベルに遷移し、これを受けてローサイド駆動信号ＳＬがハイレベルに遷移する。その結果、ローサイドトランジスタＭ２がオフ状態からオン状態に切り替わる。したがって、時刻ｔ２〜ｔ３の期間も、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２がともにオフとなるデッドタイムに設定される。
【００２９】
その後、時刻ｔ４にパルス信号Ｓ０がハイレベルに切り替わる。ドライバ回路１００は、時刻ｔ０〜ｔ４の動作を繰り返す。
【００３０】
本実施の形態に係るドライバ回路１００によれば、遅延回路１２により遅延を生成し、ＮＡＮＤ回路１４、ＮＯＲ回路１６を用いてハイサイドトランジスタＭ１、ローサイドトランジスタＭ２を駆動することにより、突入電流を防止しつつ負荷を駆動することができる。
【００３１】
また、遅延回路１２を図２の構成とし、単位遅延回路２０ごとにイネーブル信号を与えることにより、遅延時間を調節することができ、デッドタイムの期間を調節することができる。
【００３２】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【００３３】
実施の形態で説明した各信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００３４】
【図１】実施の形態に係るドライバ回路の構成を示す回路図である。
【図２】遅延回路の構成例を示す回路図である。
【図３】図１のドライバ回路の動作を示すタイムチャートである。
【符号の説明】
【００３５】
１０  出力バッファ、  １２  遅延回路、  １４  ＮＡＮＤ回路、  １６  ＮＯＲ回路、  ２０  単位遅延回路、  ２２  ＮＡＮＤゲート、  ２４  ＮＡＮＤゲート、  ２６  インバータ、  ２８  ＮＡＮＤゲート、  ３０  インバータ、  ３２  インバータ、  ４０  第１入力端子、  ４２  第２入力端子、  ４４  第１出力端子、  ４６  第２出力端子、  ４８  イネーブル端子、  Ｍ１  ハイサイドトランジスタ、  Ｍ２  ローサイドトランジスタ、  ＳＨ  ハイサイド駆動信号、  ＳＬ  ローサイド駆動信号、  Ｓ０  パルス信号、  Ｓ１  第１パルス信号、  Ｓ２  第２パルス信号、  １００  ドライバ回路。
【図１】
2008098920.tif 000003
【図２】
2008098920.tif 000004
【図３】
2008098920.tif 000005