(57)【要約】【課題】カットオフ特性を向上でき、微細化に対して有利な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。【選択図】      図４
2008098313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたメモリセル列と、
前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造を有する半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記メモリセル列を選択する選択トランジスタとを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記リセス構造は、前記半導体基板の表面から所定の角度で設けられたリセス構造斜面と、前記半導体基板の表面から所定の深さで設けられたリセス構造底面とを備えること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記所定の角度は、前記半導体基板の表面に沿った方向と前記リセス構造斜面に沿った方向とがなす角度であって、４５°乃至８５°の間に設けられること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記所定の深さは、５ｎｍ乃至２００ｎｍであること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記リセス構造底面のチャネル方向に沿った長さは６ｎｍ以上であって、
前記選択トランジスタが設けられた半導体基板表面であって、前記リセス構造が設けられた以外の半導体基板表面のチャネル方向に沿ったいずれか一方の長さは５ｎｍ以上であること
を特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
近年、急速に普及にしている半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリは、メモリセルとして働くメモリセルトランジスタの電流経路が互いに直列接続されたＮＡＮＤメモリストリング（メモリセル列）を備え、このＮＡＮＤメモリストリングは両端の選択トランジスタにより選択される。例えば、下記特許文献１には、ＮＡＮＤメモリストリングおよび選択トランジスタの例が開示されている。
【０００３】
ここで、上記選択トランジスタは、メモリセルトランジスタを書き込む等の際に、ＮＡＮＤメモリストリングに転送される書き込み等の動作電圧をカットオフするように働く。しかし、メモリセルトランジスタは世代が進むごとに微細化され、メモリセルトランジスタの専有面積は微細化されているにもかかわらず、その書き込み／消去／読み出し時の動作電圧は低下していない。
【０００４】
そのため、ＮＡＮＤメモリストリングに転送される動作電圧をカットオフする必要のある選択トランジスタは、メモリセルトランジスタのような微細化を伴わず、カットオフ特性を維持するためその微細化が制限されている。そのため、例えば、メモリセルトランジスタのゲート長が９０ｎｍである場合に、選択トランジスタのチャネル長は、十分なカットオフ特性を得るために、１５０ｎｍ〜２５０ｎｍ以上であることが必要である。
【０００５】
上記のように、従来の半導体記憶装置は、選択トランジスタの占有面積を低減するとカットオフ特性が低減し、微細化に不利であるという問題があった。
【特許文献１】US 2006/0023558 A1
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、カットオフ特性を向上でき、微細化に対して有利な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、半導体基板上に設けられたメモリセル列と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造を有する半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記メモリセル列を選択する選択トランジスタとを具備する半導体記憶装置を提供できる。
【発明の効果】
【０００８】
この発明によれば、カットオフ特性を向上でき、微細化に対して有利な半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１０】
[第１の実施形態（リセス構造を備えた選択トランジスタの一例）]
まず、図１乃至図４を用いて、この発明の第１の実施形態に係る半導体記憶装置の構造について説明する。本例は、選択トランジスタの中央近傍のみ低いリセス構造を備えた選択トランジスタに関し、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。図１は、本例に係るＮＡＮＤメモリストリング（メモリセル列）を示す等価回路図である。図２は、本例に係るＮＡＮＤメモリストリング（メモリセル列）を示す平面図である。図３Ａ乃至図３Ｃは、図２中のＡ−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線に沿った断面図である。
【００１１】
＜１−１．半導体記憶装置の構造例＞
図示するように、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）は、複数のＮＡＮＤメモリストリング（メモリセル列）１、およびこのＮＡＮＤメモリストリング１を選択する選択トランジスタＳ１、Ｓ２を備えている。
【００１２】
ＮＡＮＤメモリストリング１は、ビット線ＢＬ０〜ＢＬ２およびワード線ＷＬ０〜ＷＬ１５交差位置にそれぞれ設けられたＭＩＳＦＥＴ構造のメモリセルトランジスタＭ０〜Ｍ１５を備えている。メモリセルトランジスタＭ０〜Ｍ１５の電流経路であるソース／ドレインは直列接続され、電流経路の一端はＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線ＢＬに接続され、電流経路の他端はＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続される。
【００１３】
図３Ａに示すように、メモリセルトランジスタＭ０〜Ｍ１５のそれぞれは、Ｐウェル（P-Well）５上に設けられたトンネル絶縁膜６、トンネル絶縁膜６上に設けられた浮遊電極７、浮遊電極７上に設けられたゲート間絶縁膜１０、ゲート間絶縁膜１０上に設けられた制御電極１１、および制御電極１１上に設けられたシリサイド層１１Ｓを備えた積層構造である。浮遊電極７は、メモリセルトランジスタＭ０〜Ｍ１５のそれぞれに電気的に分離している。制御電極１１は、ワード線ＷＬ０〜ＷＬ１５に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。
【００１４】
また、メモリセルトランジスタＭ０〜Ｍ１５のそれぞれは、上記積層構造の側壁上に沿って設けられたスペーサ１４、および上記積層構造を挟むようにＰウェル５中に設けられたソースＳまたはドレインＤを備えている。
【００１５】
選択トランジスタＳ１、Ｓ２は、上記ＮＡＮＤメモリストリングが設けられた半導体基板５よりも中央近傍のみが低いリセス構造１５を有する半導体基板５上に設けられ、ゲート絶縁膜１３、ゲート間絶縁膜１０、ゲート電極１２、シリサイド層１２Ｓを備えている。ゲート間絶縁膜１０は、ゲート電極１２中が分離され、その上下層が電気的に接続するように設けられている。
【００１６】
ゲート絶縁膜１３は、後に詳述するリセス構造１５上に設けられている。また、このリセス構造は、ゲート間絶縁膜１０の分離部分の下方に対応して設けられている。
【００１７】
ゲート電極１２は、上記ゲート絶縁膜１３上に設けられている。そのため、本例に係る選択トランジスタＳ１、Ｓ２のゲート構造は、中央部分のみが低いリセスゲート構造を有している。
【００１８】
シリサイド層１２Ｓは、ゲート電極１２上に設けられている。
【００１９】
また、選択トランジスタＳ１、Ｓ２は、ゲート電極１２の側壁上に沿って設けられたスペーサ１４、およびゲート電極１２を挟むようにＰウェル５中に設けられたソースＳまたはドレインＤを備えている。
【００２０】
選択トランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったＮＡＮＤメモリストリング１を選択してビット線ＢＬに接続するため、選択トランジスタＳ１、Ｓ２のゲート電極１２はそれぞれ選択ゲート線２（ＳＳＬ），２（ＧＳＬ）すなわちブロック選択線ＳＳＬ、ＧＳＬに接続されている。
【００２１】
選択ゲート線ＳＳＬ、ＧＳＬは、制御電極１１および浮遊電極７と同じ層の導電体によって形成され、メモリセルアレイのワード線ＷＬ方向（ロウ方向）に電気的に接続されている。
【００２２】
また、層間絶縁膜１７−１、１７−２中にビット線ＢＬ０〜ＢＬ２が設けられている。ビット線ＢＬ０〜ＢＬ２は、層間絶縁膜１７−１中のビット線コンタクトＢＣ−１〜ＢＣ−３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
【００２３】
選択トランジスタＳ１のソースＳは、層間絶縁膜１７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介してソース線ＳＬに接続されている。
【００２４】
尚、ＮＡＮＤメモリストリング１には、選択ゲート線ＳＳＬおよびＧＳＬはそれぞれ少なくとも１つ以上あればよい。この実施形態では、ＮＡＮＤメモリストリング１として１６個＝２４個のメモリセルトランジスタが接続されている例を示した。しかし、ＮＡＮＤメモリストリング１内のメモリセルの数は複数であれば良く、２ｎ個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００２５】
また、図３Ａ乃至図３Ｃに示すように、ＮＡＮＤメモリストリング１は、Ｐ型シリコン基板（Si-sub）３中にＮ型ウェル（n-well）４が設けられ、このＮ型ウェル（n-well）４上におけるシリコン基板３中にＰ型ウェル（p-well）５が設けられている。
【００２６】
Ｐ型ウェル５は、例えば、ボロン濃度が１０１４ｃｍ−３から１０１９ｃｍ−３程度となるように形成されている。Ｐ型ウェル５は、ｎ型ウェル４によってｐ型シリコン基板３とは電気的に分離され、独立に電圧印加できるように形成されている。そのため、消去時の昇圧回路負荷を減らし、消費電力を抑えることができる。
【００２７】
トンネル絶縁膜６は、Ｐ型ウェル５上に設けられ、例えば、３ｎｍから１５ｎｍ程度の膜厚のシリコン酸化膜またはオキシナイトライド膜等により形成されている。
【００２８】
浮遊電極７および選択トランジスタＳ１，Ｓ２のゲート電極１２（ＳＳＬ），１２（ＧＳＬ）は、例えば、リンまたは砒素を濃度１０１８ｃｍ−３から１０２１ｃｍ−３程度で添加したポリシリコン等により形成され、その膜厚は１０ｎｍから５００ｎｍ程度である。
【００２９】
トンネル絶縁膜６とゲート絶縁膜１３の材料は同一であり、その膜厚も略同一である。
【００３０】
浮遊電極７は、シリコン酸化膜からなる素子分離絶縁膜９により区画された素子形成領域に形成されている。
【００３１】
浮遊電極７は、後述するように、例えば、ｐ型ウェル５上に全面的にトンネル絶縁膜６を介して浮遊ゲート７の材料膜を堆積する。続いて、これをパターニングし、更にｐ型ウェル５を例えば０．０５〜０．５μｍ程度の深さエッチングし、素子分離絶縁膜９を埋め込むことで形成することができる。これにより浮遊電極７を段差のない平面に全面形成できる。
【００３２】
但し、浮遊電極７と同じ材料を用いて形成されるゲート電極１２（ＳＳＬ），１２（ＧＳＬ）は、セルアレイのロウ方向に連続的に形成されて、これらが選択ゲート線ＳＳＬ，ＧＳＬとなる。
【００３３】
ゲート間絶縁膜１０は、浮遊電極７上に、例えば、膜厚が５ｎｍから３０ｎｍ程度のシリコン酸化膜、オキシナイトライド膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜により形成されている。さらに、ゲート間絶縁膜１０は、例えば、シリコン窒化膜によってＯＮＯ構造を挟み込んだＮＯＮＯＮ膜、さらにＡｌ２Ｏ３膜、ＨｆＡｌＯ膜、ＨｆＳｉＯＸ膜などの高誘電体材料を含む膜等によっても形成することが可能である。
【００３４】
制御電極１１およびゲート電極１２（ＳＳＬ），１２（ＧＳＬ）は、例えば、リン、砒素またはボロンを１０１７〜１０２１ｃｍ−３程度の濃度で添加したポリシリコン、ＷＳｉ（タングステンシリサイド）、またはポリシリコンとのスタック構造、或いはＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造等により形成されている。その膜厚は、例えば、１０ｎｍから５００ｎｍ程度である。
【００３５】
尚、上記の説明では、一のＮＡＮＤメモリストリング１を説明した。しかし、通常このようなＮＡＮＤメモリストリング１は、ビット線方向およびワード線方向に複数個配列されてメモリセルアレイが構成される。また、ビット線ＢＬの一端にはセンスアンプが接続され、他端にはデータラッチ回路が接続される。
【００３６】
ワード線ＷＬ方向の複数のＮＡＮＤメモリストリング１の範囲がデータを一括消去する単位となる一ブロックを構成する。一のワード線ＷＬ方向に沿った複数のメモリセルトランジスタは、データ書き込みおよびデータ読み出しの単位となる一ページを構成する。
【００３７】
＜１−２．選択トランジスタＳ１、Ｓ２の構造例＞
次に、選択トランジスタＳ１、Ｓ２の構造について、図４を用いてさらに詳しく説明する。ここでは、選択トランジスタＳ２を例に挙げて説明する。
【００３８】
図示するように、選択トランジスタＳ２は、上記ＮＡＮＤメモリストリング１が設けられた半導体基板５よりも中央近傍のみが低い溝状のリセス構造１５を有する半導体基板（Ｐ型ウェル）５上に設けられている。ゲート絶縁膜１３は、リセス構造１５を含んだ半導体基板５上に設けられている。そのため、選択トランジスタＳ２の実効的なチャネル長を伸ばすことができ、かつ選択トランジスタＳ１の専有面積を低減することができる。
【００３９】
１−２−１．リセス構造１５の位置（中央近傍について）
上記のように、リセス構造１５は、選択トランジスタＳ２の中央近傍のみに設けられている。
【００４０】
そのため、ゲート電極１２を形成するためのリソグラフィ工程の際に、リセス構造１５の位置とゲート電極１２の位置との合わせずれが発生した場合であっても、チャネル長のばらつきを抑え、カットオフ特性を向上することができる。
【００４１】
これは、仮に選択トランジスタＳ２が設けられる半導体基板５上の全てにリセス構造１５を設けた場合には、リセス構造１５の位置とゲート電極１２の位置とずれた場合に、チャネル長が大きく変化してしまうためである。
【００４２】
また、仮にリセス構造底面１５−２の長さＬs2を選択トランジスタＳ２のチャネル長と同様の長さまで増大し、選択トランジスタＳ２が設けられる半導体基板５上の全てにリセス構造１５を設けた場合には、実効的なチャネル長をより増大できるとも思われる。しかし、上記のように、リセス構造１５の位置と選択トランジスタＳ２の位置とがずれた場合には、チャネル長のばらつきが大きくなるだけでなく、ゲート電極１２が形成できない場合も発生し得る。
【００４３】
一方、後述する図１１に示すように、中央近傍のみにリセス構造１５を設けた場合であっても、十分に実効的なチャネル長を増大でき（例えば、１．２８倍から８倍程度）、カットオフ特性を向上することができる。
【００４４】
１−２−２．リセス構造１５の位置（ゲート間絶縁膜１０の分離部分の下方について）
また、リセス構造１５は、ゲート間絶縁膜（ＩＰＤ絶縁膜）１０の開口部分の略真下に対応する基板５中に設けられている。
【００４５】
そのため、上記１−２−１と同様、ゲート電極１２の端から離れた位置（中央近傍）に、確実にリセス構造１５を形成することができ、合わせずれの発生を防止することができる。
【００４６】
さらに、リセス構造１５を形成する際（後述する図１３の際）と、ゲート間絶縁膜（インターポリ絶縁膜）１０を開口する際と同じマスクを適応することができ、製造コストを低減することができる点でも有利である。
【００４７】
尚、周辺回路のその他のトランジスタに対しても、同様なリセス構造を形成し、周辺回路の専有面積の縮小を図ることも可能である。
【００４８】
１−２−３．リセス構造の長さＬs1,Ｌs2、および角度θｓ
さらに、選択トランジスタＳ２が設けられた半導体基板表面であって、前記リセス構造１５が設けられた以外の半導体基板表面のチャネル方向に沿った長さ（ゲート電極１２一端端からリセス構造１５までの長さ）Ｌs1は、５ｎｍ以上であることが望ましい。さらに、長さＬs1の上限としては、１μｍ以下であることがより望ましい。これは、長さＬs1を上記合わせずれ防止の観点から考えた場合、妥当な範囲でより長い方が望ましいからである。但し、長さＬs1のいずれか一方が上記範囲を満たせば良く、両端のいずれの長さＬs1についても上記範囲を満たす必要はない。
【００４９】
ゲート電極１２一端端からリセス構造１５までの長さＬs1が、５ｎｍ以上であることにより、上記１−２−１．と同様に合わせずれが発生した場合であっても、カットオフ特性を向上することができる。
【００５０】
さらに、リセス構造底面１５−２のチャネル方向に沿った長さＬs2は、６ｎｍ以上であることが望ましい。長さＬs2の上限としては、１０μｍ以下であることがより望ましい。これは、長さＬs2をリセス構造１５の空乏化防止の観点から考えた場合、妥当な範囲でより長い方が望ましいからである。
【００５１】
リセス構造底面１５−２の長さＬs2が、上記範囲を満たすことにより、高電圧印加時にリセス部分が完全に空乏化することを防止できる。
【００５２】
前記半導体基板５の表面からリセス構造底面１５−２の深さＨｓは、５ｎｍ〜２００ｎｍであることが望ましい。深さＨｓを上記範囲に設けることにより、所望の実行的なチャネル長増大効果（例えば、１．２８倍から８倍程度）を得ることができる。
【００５３】
リセス構造斜面１５−１の角度θｓは、４５°乃至８５°の間に設けられることが望ましい。ここで、上記所定の角度θｓは、半導体基板５の表面に沿った方向Ｄ１と前記リセス構造斜面１５−１に沿った方向とがなす角度である。
【００５４】
これは、角度θｓが、８５°以上（例えば、９０°程度）では、選択トランジスタＳ２のチャネルがほぼ直角に曲がるように形成され、カットオフ効果が低減するからである。
【００５５】
一方、角度θｓが、４５°以下（例えば、３０°程度）では、リセス構造１５がより平面構造に近づいて実効的なチャネル長が低減し、十分なカットオフ効果が得られないからである。
【００５６】
＜２．動作＞
次に、本例に係る半導体記憶装置の動作について、図５乃至図１１を用いて説明する。
【００５７】
ここで、ＮＡＮＤ型フラッシュメモリのデータ消去動作は、通常ブロック単位で行われ、データ書き込み動作およびデータ読み出し動作は、ページ単位で行われる。この説明では、浮遊電極７から電子を放出したしきい値の低い状態を“１”データ（消去状態）とし、浮遊電極７に電子を注入したしきい値の高い状態を“０”データとして説明する。
【００５８】
２−１．読み出し動作、消去動作
まず、ＮＡＮＤ型フラッシュメモリのデータ読み出し動作について説明する。読み出す場合には、選択されたメモリセルトランジスタＭの制御電極１１にしきい値判定を行うための読み出し電圧を印加する。一方、その他の非選択メモリセルＭの制御電極１１には、データによらず電流経路をオンさせる読み出し電圧より高いパルス電圧を印加する。そして、ＮＡＮＤメモリストリング１を貫通する“読み出し電流”をセンスアンプ（図示せず）により検出することにより行われる。
【００５９】
消去動作は、ブロック中の全てのメモリセルトランジスタＭ０〜Ｍ１５の制御電極１１に高電圧を印加し、浮遊電極７中の電子を基板（Ｐ型ウェル）５中に放出することにより、ブロック一括単位で行われる。
【００６０】
２−２．“１”データ書き込み動作
次に、“１”データ書き込み動作について、図５乃至図７を用いて説明する。ここでは、メモリセルトランジスタＭ８に“１”データを書き込む場合を一例として説明する。この“１”データ書き込み動作は、換言すれば、メモリセルトランジスタＭ８の浮遊電極７に電子を注入しない動作である。
【００６１】
図５に示すように、まず、ワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＧＳＬ，ＳＳＬ、ビット線ＢＬ、共通ソース線ＳＬは０Ｖで接地されている。
【００６２】
そして、ビット線ＢＬ側に接続されている選択トランジスタＳ１の選択ゲート線ＳＳＬに、選択トランジスタＳ１のしきい値より十分高い電圧、例えば、４Ｖ程度を印加する。そのため、選択トランジスタＳ１はオン状態になる。
【００６３】
続いて、ビット線ＢＬに選択トランジスタＳ１のしきい値電圧程度の電圧、例えば、２Ｖ程度を印加する。この際、選択トランジスタＳ１はオン状態であるため、ＳＳＬの電圧がＮＡＮＤメモリストリング１全体に転送される。ここで、共通ソース線ＳＬ側に接続されている選択トランジスタＳ２の選択ゲート線ＧＳＬは０Ｖであるため、選択トランジスタＳ２はオフ状態で、選択トランジスタＳ１、Ｓ２間にあるメモリセルトランジスタＭ０〜Ｍ１５のチャネルの電位がビット線ＢＬと等しくなる。
【００６４】
続いて、選択ゲート線ＳＳＬの電圧を選択トランジスタＳ１のしきい値程度、例えば、２Ｖ程度まで下げる。
【００６５】
続いて、メモリセルトランジスタの書き込みしきい値よりも低いが十分高い電圧、例えば、１０Ｖ程度を非選択ワード線ＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ１５に印加し、メモリセルトランジスタの書き込みしきい値よりも高い電圧、例えば、１５Ｖ程度を選択ワード線ＷＬ８に印加する。
【００６６】
すると、メモリセルトランジスタＭ０〜Ｍ１５のチャネルは、カップリングによって上昇し、選択トランジスタＳ１は基板バイアスがかかった状態となってオフ状態になる。両端の選択トランジスタＳ１、Ｓ２がオフ状態となったメモリストリング１内部のチャネルは、フローティング状態となる。そのため、書き込みを行うメモリセルトランジスタＭ８にはチャネルとワード線との間に書き込みを行うことの出来るほどの電位差が生じない。これにより、メモリセルトランジスタＭ８の浮遊電極７に電子が注入されず“１”書き込み動作を行う。
【００６７】
図６は、この“１”書き込みの際における選択トランジスタＳ１近傍の電圧関係を示し、図７は、“１”書き込みの際における選択トランジスタＳ２近傍の電圧関係を示している。
【００６８】
図６に示すように、選択トランジスタＳ１の近傍では、ビット線ＢＬ０に接続された電流経路の一端に２Ｖ程度の電圧が印加され、メモリセルトランジスタＭ０の電流経路に接続された電流経路の他端に５Ｖ程度の電圧が印加されている。そのため、選択トランジスタＳ１の選択ゲート線ＳＳＬには、２Ｖ程度の電圧が印加されており、ビット線ＢＬ０とメモリストリング１と間の電圧の転送をカットオフしている。
【００６９】
図７に示すように、選択トランジスタＳ２の近傍では、共通ソース線ＳＬに接続される選択トランジスタＳ１の電流経路の一端に１Ｖ程度の電圧が印加され，メモリセルトランジスタＭ１５の電流経路の一端に接続された他端に５Ｖ程度の電圧が印加され、選択ゲート線ＧＳＬには０Ｖ程度の電圧が印加されている。そのため、共通ソース線ＳＬとメモリストリング１と間の電圧の転送をカットオフしている。
【００７０】
２−３．“０”データ書き込み動作
次に、“０”データ書き込み動作について、図８乃至図１０を用いて説明する。ここでは、メモリセルトランジスタＭ８に“０”データを書き込む場合を一例として説明する。この“０”データ書き込み動作は、換言すれば、メモリセルトランジスタＭ８の浮遊電極７に電子を注入する動作である。
【００７１】
図示するように、この上記“１”データの書き込みの場合は、ビット線ＢＬに印加される電圧が０Ｖに保たれる点で、上記“０”書き込みの場合と相違している。
【００７２】
これにより選択ワード線ＷＬ８および非選択ワード線ＷＬ０〜ＷＬ７、ＷＬ９〜ＷＬ１５を昇圧しても、チャネル領域は電位が変化しない。そのため、選択ワード線ＷＬ８とチャネルとの間の電位差が、メモリセルトランジスタＭ８の書き込みしきい値を超えて浮遊電極７にトンネル絶縁膜６を介してＦＮトンネル注入され、“０”データを書き込む。
【００７３】
上記“１”書き込みと“０”書き込みの動作における本質的な違いは、ワード線ＷＬ０〜ＷＬ１５の昇圧時のチャネル電位が０Ｖであるかそれより高い、例えば５Ｖ程度であるかという点である。そして、この相違点を用いて“１”書き込み、“０”書き込みを制御している。
【００７４】
ここで選択トランジスタＳ２のカットオフ特性を向上させるため、書き込み時に共通ソース線の電位をたとえば１Ｖ上げることも可能である。
【００７５】
図９は、“０”書き込みの際における選択トランジスタＳ１近傍の電圧関係を示し、図１０は“０”書き込みの際における選択トランジスタＳ２近傍の電圧関係を示している。
【００７６】
図９に示すように、選択トランジスタＳ１のビット線ＢＬ０に接続された電流経路の一端には０Ｖ程度の電圧が印加され、選択ゲート線ＳＳＬには２Ｖ程度の電圧が印加されて、ビット線ＢＬ０電位の０Ｖがメモリストリング１へ転送されている。
【００７７】
また、図１０に示すように、選択トランジスタＳ２の共通ソース線ＳＬに接続された電流経路の一端には１Ｖ程度の電圧が印加され，メモリセルトランジスタＭ１５の電流経路に接続された他端には０Ｖ程度の電圧が印加され、選択ゲート線ＧＳＬには０Ｖが印加されている。そのため、共通ソース線ＳＬとメモリストリング１間との電圧の転送をカットオフしている。
【００７８】
このように、上記“１”または“０”書き込み動作の際に、選択トランジスタＳ１，Ｓ２のカットオフ特性が悪いと、メモリストリング１のチャネル領域の電位が変動する。そのため、所定の書き込み動作を行うことができなくなる。
【００７９】
２−４．チャネル長Ｌとしきい値電圧Ｖｔとの関係
次に、選択トランジスタＳ１、Ｓ２のチャネル長−しきい値電圧Ｖｔの関係について、図１１を用いて説明する。
【００８０】
ここで、メモリセルトランジスタＭ０〜Ｍ１５のゲート長が、例えば、９０ｎｍ程度の場合、十分なカットオフ特性を得るためには、選択トランジスタＳ１、Ｓ２のチャネル長は１５０ｎｍ〜２５０ｎｍ程度以上であることが望ましい。これは、図中のチャネル長Ｌ１（１５０ｎｍ〜２５０ｎｍ程度）に示すように、チャネル長Ｌ１以下の場合には、選択トランジスタＳ１、Ｓ２のしきい値電圧Ｖｔが急速に低減しているからである。
【００８１】
さらに、このチャネル長Ｌ１から、例えば、±５０ｎｍ程度変化させたチャネル長ΔＬ０に対応するしきい値電圧の変化ΔＶｔ１は、わずかである。
【００８２】
一方、チャネル長Ｌ１より小さいチャネル長Ｌ２（５０ｎｍ程度）から、例えば、同様に±５０ｎｍ程度変化させたチャネル長ΔＬ０に対応するしきい値電圧の変化ΔＶｔ２は、上記変化ΔＶｔ１よりも増大している。
【００８３】
そのため、チャネル長の増大によるカットオフ特性の向上の効果は、チャネル長が、例えば、１５０ｎｍ〜２５０ｎｍ程度以下のような微細化されたチャネル長の場合により有利である。
【００８４】
このように、チャネル長が、例えば、５０ｎｍ程度のような短い場合であっても、本例による選択トランジスタＳ１、Ｓ２は、リセス構造１５（リセス構造斜面１５−１、リセス構造底面１５−２）を備えているため、実効的なチャネル長を増大することができる。その結果、カットオフ特性を増大でき、選択トランジスタＳ１、Ｓ２の専有面積を低減できるため、微細化に対して有利である。
【００８５】
例えば、本例に係るリセス構造１５を有さない平面型チャネル長と比べ、リセス構造１５を有する場合の増大するチャネル長は、以下のようになる。
【００８６】
例えば、平面型チャネル長が５０ｎｍ程度の場合と比較する。リセス構造１５の角度θｓが４５°程度（最もチャネル長の増大幅が小さいと考えられるケース）の場合には、平面チャネル長（５０ｎｍ程度）に比べ、実効的なチャネル長を１．２８倍程度に増大することができる。
【００８７】
例えば、平面型チャネル長が１５０ｎｍ程度の場合と比較する。リセス構造１５の角度θｓが８５°程度、深さＨｓが２００ｎｍ程度の場合には、平面型チャネル長（１５０ｎｍ程度）に比べ、実効的なチャネル長を３．５倍程度に増大することができる。
【００８８】
例えば、平面型チャネル長が５０ｎｍ程度の場合と比較する。リセス構造１５の角度θｓが８５°程度（最もチャネル長の増大幅が大きいと考えられるケース）の場合には、平面チャネル長（５０ｎｍ程度）に比べ、実効的なチャネル長を８倍程度に増大することができる。
【００８９】
＜３．製造方法＞
次に、本例に係る半導体記憶装置の製造方法について、図１乃至図４に示した半導体記憶装置を例に挙げ、図１２乃至図２２を用いて説明する。
【００９０】
まず、Ｐ型シリコン基板（Si-sub）３中に、例えば、イオン注入法等を用いて、Ｎ型不純物を導入し、Ｎ型ウェル（n-well）４を形成する。
【００９１】
続いて、Ｎ型ウェル４中に、例えば、イオン注入法を用いて、濃度が１０１４ｃｍ−３から１０１９ｃｍ−３程度となるようなボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-well）５を形成する。
【００９２】
続いて、図１２に示すように、Ｐ型ウェル５上に、例えば、熱酸化法等を用いて犠牲酸化膜１８を形成する。この犠牲酸化膜１８は、後に塗布されるフォトレジスト２０と基板５とが直接接触することで発生するストレスを減少させるように働く。ここで、この後、ハードマスクとして犠牲酸化膜１８上にシリコン窒化膜を形成したり、更にその上に反射防止膜を形成してもよい。その場合には、フォトレジスト２０と基板５とが直接接触することで発生するストレスをより減少できる点で有効である。
【００９３】
続いて、犠牲酸化膜１８上にフォトレジスト２０を塗布する。
【００９４】
続いて、例えば、リソグラフィ法によりこのフォトレジスト２０に露光および現像を行って、選択トランジスタＳ１、Ｓ２が形成される位置の中央近傍のみが開口するようなレジストパターンにより開口１９を形成する。このように、開口１９を有するレジストパターン１９は、選択トランジスタＳ１，Ｓ２のリセスゲート構成に対応する部分を選択的に開口させるように形成する。
【００９５】
このリソグラフィ工程の際の開口１９の大きさＬs3は、例えば、８ｎｍ程度以上であることが望ましい。これは、後の工程により形成するリセス構造底面１５−２の長さＬs2を所定の範囲（６ｎｍ≦Ｌs2≦１０μｍ）となるように形成するためである。
【００９６】
尚、必要に応じ、上記リソグラフィ工程を行う前に、メモリセルトランジスタ及び周辺回路内のトランジスタのウェル形成、しきい値制御のためのイオン注入工程等を追加することも有効である。
【００９７】
続いて、図１３に示すように、上記フォトレジスト２０をエッチングマスクとし、例えば、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングにより犠牲酸化膜１８を貫通し、基板５表面からの深さＨｓ程度となるようにエッチングを行い、リセス構造１５を形成する。このエッチング工程により、基板５中に、リセス斜面１５−１およびリセス底面１５−２を備え、選択トランジスタＳ１、Ｓ２の中央近傍のみに設けられたリセス構造１５を形成する。
【００９８】
このエッチング工程の際、基板５表面からの深さＨｓが、例えば、５ｎｍ乃至２００ｎｍ程度となるように、上記ＲＩＥ法における印加電圧を制御することが望ましい。
【００９９】
さらに、このエッチング工程の際、基板（Ｐ型ウェル）５表面とリセス斜面１５−２とがなす角度θｓが、例えば、４５°以上８５°以下程度となるように、上記ＲＩＥ法における角度を制御することが望ましい。
【０１００】
さらに、このエッチング工程の際、リセス底面１５−２と基板（Ｐ型ウェル）５表面とのなす角度が、例えば、−３°以上３°以下程度となるように上記印加電圧などを制御することが望ましい。さらに、リセス底面１５−２は、基板（Ｐ型ウェル）５表面とほぼ平行となるように、上記印加電圧などを制御することがさらに望ましい。
【０１０１】
尚、この工程の際、犠牲酸化膜１８及び半導体基板１７を一括でドライエッチングしてリセス構造１５を形成してもよい。
【０１０２】
続いて、図１４に示すように、必要に応じ、フォトレジスト１９をイオン注入マスクとして用い、選択トランジスタＳ１、Ｓ２のしきい値を制御するためのイオン注入を行い、拡散層２１を形成してもよい。この拡散層２１により、メモリセルトランジスタＭ０〜Ｍ１５と選択トランジスタＳ１、Ｓ２のしきい値を独立して制御することできる点で有効である。さらに、イオン注入の際、リセス側面１５−１およびリセス底面１５−２のそれぞれに、均一にイオン注入を行うことができるように、イオン注入の角度を３度以上にして２回注入を行うとより効果的である。
【０１０３】
続いて、図１５に示すように、フォトレジスト２０を、例えば、アッシャー工程等で除去した後、例えば薬液エッチングを用いて犠牲酸化膜１８を除去する。
【０１０４】
尚、必要に応じ、フォトレジスト２０を除去する工程と、犠牲酸化膜１８を除去する工程との間に、メモリセルトランジスタＭ０〜Ｍ１５及び周辺回路内のトランジスタのウェル形成、しきい値制御のためのイオン注入工程、更に注入された不純物イオンの活性化を行うためのアニール工程等を追加することも可能である。
【０１０５】
続いて、図１６に示すように、例えば、熱酸化工程によってシリコン酸化膜またはオキシナイトライド膜を形成し、絶縁膜２２を形成する。尚、一部のトランジスタにおいて絶縁膜２２の膜厚が異なる場合、この工程の前後に前記トランジスタのための厚いもしくは薄い絶縁膜形成の工程を追加しても良い。
【０１０６】
続いて、図１７に示すように、絶縁膜２２上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いてポリシリコン層２３を形成する。このポリシリコン層２３は、後の工程において浮遊電極７またはゲート電極１２の下層となるものである。
【０１０７】
尚、リセス構造１５上に対応するポリシリコン層２３の平坦性が十分でない場合には、必要に応じ、より厚く堆積させた後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨法）法等を行うことも可能である。上記工程により、ポリシリコン層２３を所望の膜厚かつ平坦化できる点で有効である。
【０１０８】
続いて、図１８Ａ乃至図１８Ｄに示すように、ポリシリコン層２３上に、例えば、ＣＶＤ法等を用いて、ハードマスク用のシリコン窒化膜２４を形成する。尚、Ａ乃至Ｄは、図２中におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、およびＤ−Ｄ線方向に沿った断面図である。
【０１０９】
続いて、シリコン窒化膜２４上にフォトレジスト２０を塗布した後、リソグラフィ工程による露光および現像を行って、素子分離領域に対応するシリコン窒化膜２４が露出する開口２５を有するようにレジストパターンを形成する。尚、シリコン窒化膜２４上に反射防止膜を更に形成することも可能である。
【０１１０】
続いて、図１９Ａ乃至図１９Ｄに示すように、上記フォトレジスト２０をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを行い、素子分離領域に対応するハードマスク用のシリコン窒化膜２４をエッチングする。
【０１１１】
続いて、アッシャー工程によりフォトレジストを除去したのち、シリコン窒化膜２４をエッチングマスクとして用いて、ＲＩＥ法等の異方性エッチングを行い、ポリシリコン層２３を絶縁膜２２表面までエッチングする。
【０１１２】
この工程におけるドライエッチング工程では、ポリシリコン層２３とシリコン窒化膜２４のエッチング選択比が十分大きいエッチング方法を用い、リセス構造１５以外の部分でのシリコン酸化膜検知による時間から更にオーバーエッチングを行うことで、ポリシリコン層２３の厚いリセスゲートトレンチ内のポリシリコンも除去することが可能である。
【０１１３】
尚、シリコン窒化膜２４の上に反射防止膜を形成していた場合は、反射防止膜をドライエッチングしてからレジストパターン２５を除去し、エッチングされた反射防止膜をエッチングマスクとして用いてシリコン窒化膜２４をドライエッチングすることになる。
【０１１４】
続いて、図２０Ａ乃至図２０Ｄに示すように、再度シリコン窒化膜２４をハードマスクとして用いて、ＲＩＥ法等の異方性エッチングを行い、酸化膜２２を貫通し、シリコン基板５中に所定の深さとなる素子分離領域用トレンチを形成する。
【０１１５】
尚、この工程において、リセスゲートトレンチ部分をエッチングすると、素子分離領域２５内にさらにトレンチが形成されることがある。
【０１１６】
続いて、図２１Ａ乃至図２１Ｄに示すように、素子分離領域用トレンチ内に、例えば、ＣＶＤ法等を用いてシリコン酸化膜等を形成し、その後、ＣＭＰ法によりポリシリコン層２３表面上まで平坦化して埋め込んで、素子分離絶縁膜９を形成する。
【０１１７】
この工程において、この素子分離絶縁膜９の膜厚は、素子分離領用トレンチの深さと同様とする必要はなく、高さは、ポリシリコン層２３と必ずしも同様とする必要はない。ポリシリコン層２３と素子分離絶縁膜９の高さを同様とする場合は、ハードマスクとして用いたシリコン窒化膜をストッパーとしてＣＭＰ法を用いることが有効である。
【０１１８】
一方、ポリシリコン層２３と素子分離絶縁膜９の高さを異なるように形成した場合には、後に形成するゲート間絶縁膜２７は平坦ではなくなるため、メモリセルトランジスタＭの制御電極と浮遊電極の間の容量を向上することができる点で有効である。
【０１１９】
続いて、ポリシリコン層２３上のシリコン窒化膜２４を、例えば、薬液エッチング法等を用いて除去する。
【０１２０】
続いて、図２２Ａ乃至図２２Ｄに示すように、ポリシリコン層２３上に、例えば、ＣＶＤ法等を用いて、シリコン酸化膜またはオキシナイトライド膜等を堆積し、ゲート間絶縁膜２７を形成する。このゲート間絶縁膜２７のその他の材料としては、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ膜、シリコン窒化膜によってＯＮＯ構造を挟み込んだＮＯＮＯＮ膜、さらにＡｌ２Ｏ３膜、ＨｆＡｌＯ膜、ＨｆＳｉＯｘなどの高誘電率材料を含む膜を適用することが可能である。
【０１２１】
続いて、選択トランジスタＳ１、Ｓ２の中央近傍に対応する部分のゲート間絶縁膜２７を選択的に開口し、ゲート間絶縁膜１０を形成する。
【０１２２】
この工程の際、上記リセス構造１５を形成した際（図１３）に使用したマスクと同様のマスクを使用することにより、位置ずれを防止でき、製造コストを低減できる。
【０１２３】
続いて、ゲート間絶縁膜２７上に制御電極１１となるポリシリコン層を堆積させ、リソグラフィ法を用いて、基板５表面上まで、ワード線となる方向にポリシリコン層、ゲート間絶縁膜２７、ポリシリコン層２３、および絶縁膜２２を分離し、メモリセルトランジスタＭおよび選択トランジスタＳ１、Ｓ２となるように分離された積層構造を形成する。
【０１２４】
続いて、周知の工程を用いて、上記積層構造の側壁上に沿ってスペーサ１４を形成する。
【０１２５】
続いて、上記積層構造をマスクとして、例えば、イオン注入法等により基板５中に不純物を導入し、ソースＳおよびドレインＤを形成し、メモリセルトランジスタＭ０〜Ｍ１５および選択トランジスタＳ１、Ｓ２を形成する。
【０１２６】
続いて、周知の製造工程を用いて、層間絶縁膜１７−１、１７−２、ビット線コンタクトＢＣ−１〜ＢＣ−３、ソース線コンタクトＳＣ−１、ＳＣ−２、およびビット線ＢＬ０〜ＢＬ２を形成し、上記図１乃至図４に示す半導体記憶装置を製造する。
【０１２７】
＜４．第１の実施形態に係る半導体記憶装置およびその製造方法の効果＞
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１）乃至（４）の効果が得られる。
【０１２８】
（１）カットオフ特性を向上でき、微細化に対して有利である。
【０１２９】
上記のように、本例に係る選択トランジスタＳ１、Ｓ２は、上記ＮＡＮＤメモリストリング１が設けられた半導体基板５よりも中央近傍のみが低いリセス構造１５を有する半導体基板５上に設けられたリセスゲート構造である。ゲート絶縁膜１３は、上記リセス構造を含む半導体基板５上に設けられ、ゲート絶縁膜１３上にゲート電極１２が設けられている。
【０１３０】
そのため、選択トランジスタＳ１、Ｓ２の実効的なチャネル長を伸ばすことができ、選択トランジスタＳ１、Ｓ２のカットオフ特性を向上することができる。
【０１３１】
その結果、上記図５乃至図１０で示した“１”または“０”データ書き込みの際であっても、メモリストリング１のチャネル領域の電位の変動を防止でき、所定の“１”または“０”データ書き込み動作を行うことができる。
【０１３２】
ここで、十分なカットオフ特性を得るためには、選択トランジスタＳ１、Ｓ２のチャネル長は１５０ｎｍ〜２５０ｎｍ程度以上であることが望ましい。これは、図１１に示す選択トランジスタＳ１、Ｓ２のチャネル長−しきい値電圧Ｖｔの関係により示される。
【０１３３】
図中のチャネル長Ｌ１（１５０ｎｍ〜２５０ｎｍ程度）に示すように、チャネル長Ｌ１以下の場合には、選択トランジスタＳ１、Ｓ２のしきい値電圧Ｖｔ１が急速に低減している。そのため、このチャネル長Ｌ１から、例えば、５０ｎｍ程度変化させたチャネル長ΔＬ０に対応するしきい値の変化ΔＶｔ１は、わずかである。
【０１３４】
一方、チャネル長Ｌ１より小さいチャネル長Ｌ２（５０ｎｍ程度）から、例えば、同様に５０ｎｍ程度変化させたチャネル長ΔＬ０に対応するしきい値の変化ΔＶｔ２は、上記変化ΔＶｔ１よりもかなり大きくなる。
【０１３５】
そのため、チャネル長の増大によるカットオフ特性の向上の効果は、チャネル長が、例えば、１５０ｎｍ〜２５０ｎｍ程度以下のような微細化された選択トランジスタの場合により有利である。
【０１３６】
このように、例えば、メモリセルトランジスタのゲート長が９０ｎｍ以下（例えば、６０ｎｍ程度，３０ｎｍ程度）であって、選択トランジスタＳ１、Ｓ２のチャネル長が、例えば、５０ｎｍ程度のような短い場合であっても、本例による選択トランジスタＳ１、Ｓ２は、リセス構造（リセス斜面１５−１、リセス底面１５−２）を備えている。よって、実効的なチャネル長を増大することができ、選択トランジスタＳ１、Ｓ２の微細化に対して有利である。
【０１３７】
以上のように、本例に係る構成によれば、ゲート長が、例えば、５０ｎｍを下回るような世代であっても、カットオフ特性を向上でき、かつメモリセルアレイ内部での選択トランジスタの占有面積を低減できるため、微細化に対して有利である。
【０１３８】
例えば、リセス構造１５を有さない場合と比較すると、本例の構造によれば、実効的なチャネル長を１．２８倍程度〜８倍程度に増大することができる。
【０１３９】
（２）十分なカットオフ効果を得ることができる。
【０１４０】
本例に係るリセス構造斜面１５−１の角度θｓは、４５°乃至８５°の間に設けられている。
【０１４１】
これは、角度θｓが、８５°以上（例えば、９０°程度）では、選択トランジスタＳ２のチャネルがほぼ直角に曲がるように形成され、カットオフ特性が低減するからである。
【０１４２】
一方、角度θｓが、４５°以下（例えば、３０°程度）では、リセス構造１５がより平面構造に近づいて実効的なチャネル長が低減し、十分なカットオフ特性が得られないからである。
【０１４３】
上記のように、本例のリセス構造斜面１５−１の角度θｓは、十分なカットオフ特性が得られる範囲（４５°乃至８５°）となるように設けられている点で有利である。
【０１４４】
（３）合わせずれが発生した場合であっても、カットオフ特性を向上することができる。
【０１４５】
上記１−２−１．のように、リセス構造１５は、選択トランジスタＳ２の中央近傍のみに設けられている。
【０１４６】
そのため、ゲート電極１２を形成するためのリソグラフィ工程の際に、リセス構造１５の位置とゲート電極１２の位置との合わせずれが発生した場合であっても、チャネル長のばらつきを抑え、カットオフ特性を向上することができる。
【０１４７】
これは、仮に選択トランジスタＳ２が設けられる半導体基板５上の全てにリセス構造１５を設けた場合には、リセス構造１５の位置とゲート電極１２の位置とずれた場合に、チャネル長が大きく変化してしまうためである。
【０１４８】
また、仮にリセス構造底面１５−２の長さＬs2を選択トランジスタＳ２のチャネル長と同様の長さまで増大し、選択トランジスタＳ２が設けられる半導体基板５上の全てにリセス構造１５を設けた場合には、実効的なチャネル長をより増大できるとも思われる。しかし、上記のように、リセス構造１５の位置と選択トランジスタＳ１の位置とがずれた場合には、チャネル長のばらつきが大きくなるだけでなく、ゲート電極１２が形成できない場合も発生し得る。
【０１４９】
一方、上記図１１に示すように、中央近傍のみにリセス構造１５を設けた場合であっても、十分に実効的なチャネル長を増大でき（例えば、１．２８倍から８倍程度）、カットオフ特性を向上することができる。
【０１５０】
さらに、上記１−２−３．のように、選択トランジスタＳ２が設けられた半導体基板表面であって、前記リセス構造１５が設けられた以外の半導体基板表面のチャネル方向に沿った長さ（ゲート電極１２一端端からリセス構造１５までの長さ）Ｌs1は、５ｎｍ以上であることが望ましい。但し、長さＬs1のいずれか一方が上記範囲を満たせば良く、両端のいずれの長さＬs1についても上記範囲を満たす必要はない。
【０１５１】
ゲート電極１２一端端からリセス構造１５までの長さＬs1が、５ｎｍ以上であることにより、上記１−２−１．と同様に合わせずれが発生した場合であっても、カットオフ特性を向上することができる。
【０１５２】
さらに、リセス構造底面１５−２のチャネル方向に沿った長さＬs2は、６ｎｍ以上であることが望ましい。
【０１５３】
リセス構造底面１５−２の長さＬs2が、上記範囲を満たすことにより、高電圧印加時にリセス部分が完全に空乏化することを防止できる。
【０１５４】
（４）合わせずれの発生を防止でき、製造コストを低減することができる。
【０１５５】
上記１−２−２．のように、リセス構造１５は、ゲート間絶縁膜（インターポリ絶縁膜）１０の開口部分の略真下に対応する基板５中に設けられている。
【０１５６】
そのため、ゲート電極１２の端から離れた位置（中央近傍）に、確実にリセス構造１５を形成することができ、ゲート電極１２の位置とリセス構造１５の位置との合わせずれの発生を防止することができる。
【０１５７】
さらに、リセス構造１５を形成する際（上記図１３の際）と、ゲート間絶縁膜（インターポリ絶縁膜）１０を開口する際と同じマスクを適応することができ、製造コストを低減することができる点でも有利である。
【０１５８】
［第２の実施形態（その他の製造方法の一例（ゲート絶縁膜１３を後半形成する例））］
次に、第２の実施形態に係る半導体記憶装置の製造方法について、図２３乃至図３３を用いて説明する。この実施形態は、上記図１乃至図４に示した半導体記憶装置のその他の製造方法の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１５９】
＜製造方法＞
まず、図２３に示すように、Ｐ型ウェル５上に、例えば、熱酸化法等を用いて犠牲酸化膜１８を形成する。続いて、犠牲酸化膜１８上にフォトレジスト２０を塗布する。
【０１６０】
続いて、例えば、リソグラフィ法によりこのフォトレジスト２０に露光および現像を行って、選択トランジスタＳ１、Ｓ２が形成される位置の中央近傍のみが開口するようなレジストパターンにより開口１９を形成する。
【０１６１】
このリソグラフィ工程の際の開口１９の大きさＬs3は、例えば、８ｎｍ程度以上であることが望ましい。これは、後の工程により形成するリセス構造底面１５−２の長さＬs2を所定の範囲（６ｎｍ≦Ｌs2≦１０μｍ）となるように形成するためである。
【０１６２】
続いて、図２４に示すように、上記フォトレジスト２０をエッチングマスクとし、例えば、ＲＩＥ法等のドライエッチングにより、犠牲酸化膜１８を貫通し、基板５表面からの深さＨｓ程度となるようにエッチングを行い、リセス構造１５を形成する。
【０１６３】
このエッチング工程により、基板５中に、リセス斜面１５−１およびリセス底面１５−２を備え、選択トランジスタＳ１、Ｓ２の中央近傍のみに設けられたリセス構造１５を形成する。
【０１６４】
このエッチング工程の際、基板５表面からの深さＨｓが、例えば、５ｎｍ乃至２００ｎｍ程度となるように、上記ＲＩＥ法における印加電圧を制御することが望ましい。
【０１６５】
さらに、このエッチング工程の際、基板（Ｐ型ウェル）５表面とリセス斜面１５−２とがなす角度θｓが、例えば、４５°以上８５°以下程度となるように、上記ＲＩＥ法における角度を制御することが望ましい。
【０１６６】
さらに、リセス底面１５−２は、基板（Ｐ型ウェル）５表面とほぼ平行となるように、上記印加電圧などを制御することがさらに望ましい。
【０１６７】
続いて、図２５に示すように、必要に応じ、フォトレジスト２０をイオン注入マスクとして用い、選択トランジスタＳ１、Ｓ２のしきい値を制御するためのイオン注入を行い、リセス構造１５内に拡散層２１を形成してもよい。この拡散層２１により、メモリセルトランジスタＭ０〜Ｍ１５と選択トランジスタＳ１、Ｓ２のしきい値を独立して制御することできる点で有効である。
【０１６８】
続いて、図２６に示すように、フォトレジスト２０を、例えば、アッシャー工程等で除去した後、例えば薬液エッチングを用いて犠牲酸化膜１８を除去する。
【０１６９】
続いて、図２７に示すように、リセス構造１５を含む半導体基板５上に、例えば、熱酸化法等を用いて、犠牲酸化膜２８を形成する。続いて、犠牲酸化膜２８上に、例えば、ＣＶＤ法等を用いて、ハードマスク用シリコン窒化膜２９を形成する。
【０１７０】
上記シリコン窒化膜２９の形成工程の際、リセス構造１５上に対応する部分では、その凹型構造のためシリコン窒化膜２９に段差が生じることがある。この場合は所望の厚さよりも多くシリコン窒化膜を形成させた後でＣＭＰ法を用いて平坦化及び所望の膜厚に調節することも有効である。また、シリコン窒化膜２９上に反射防止膜をさらに選択的に形成することも可能である。
【０１７１】
続いて、図２８Ａ乃至図２８Ｄに示すように、シリコン窒化膜２９上にフォトレジスト２０を塗布する。続いて、露光および現像を行うリソグラフィ工程を行って、素子分離領域に対応する部分に開口３０を選択的に有するレジストパターンを上記フォトレジスト２０に形成する。
【０１７２】
続いて、図２９Ａ乃至図２９Ｄに示すように、上記パターンを有するフォトレジスト２０をエッチングマスクとして用い、例えば、ＲＩＥ法等の異方性エッチングを行い、シリコン窒化膜２９をエッチングしてハードマスクパターン３１を形成する。続いて、順次犠牲酸化膜２８、シリコン基板５を貫通し、基板５中の所定の深さまで、同様に異方性エッチングを行い、素子分離領域用トレンチ２５を形成する。
【０１７３】
この工程の際、シリコン窒化膜２９と犠牲酸化膜２８とのエッチング選択比が大きくなるようなドライエッチング方法を用い、リセス構造１５ではない部分に対応するシリコン酸化膜２９検知による時間から更にオーバーエッチングを行うことでリセス構造１５上に対応するシリコン窒化膜２９を除去し、犠牲酸化膜２８及びシリコン基板２９をドライエッチングすることが望ましい。尚、リセス構造１５上に対応するシリコン窒化膜２９をエッチングする場合、素子分離領域内にさらにトレンチが形成されることがある。
【０１７４】
続いて、図３０Ａ乃至図３０Ｄに示すように、上記素子分離領域用トレンチ２５内に、例えば、ＣＶＤ法等を用いて、シリコン酸化膜を埋め込み、シリコン窒化膜２９表面上が露出するようにＣＭＰ法によってシリコン酸化膜を平坦化して埋め込み、素子分離絶縁膜９を形成する。
【０１７５】
続いて、図３１Ａ乃至図３１Ｄに示すように、例えば、薬液エッチングによりシリコン窒化膜２９を除去し、さらに犠牲酸化膜２８を薬液エッチングによって除去する。
【０１７６】
この薬液エッチング工程の際、素子分離絶縁膜９もシリコン酸化膜により形成されているため、素子分離絶縁膜９も同様にエッチングされる。
【０１７７】
続いて、図３２Ａ乃至図３２Ｄに示すように、基板５全面上に、例えば、熱酸化法を用いて、絶縁膜２２を形成する。絶縁膜２２は、その他、例えば、オキシナイトライド膜等も適用可能である。
【０１７８】
続いて、図３３Ａ乃至図３３Ｄに示すように、絶縁膜２２上に、例えば、ＣＶＤ法等を用いて、浮遊電極７またはゲート電極１２の下層となるポリシリコン層２３を形成する。このポリシリコン層２３の膜厚は、素子分離絶縁膜９よりも一旦、高くなるように形成する。続いて、素子分離絶縁膜９表面上まで、例えば、ダマシン法を用いて研磨する。
【０１７９】
上記ダマシン工程により、ポリシリコン層２３の膜厚を均一に形成することができる点で有効である。
【０１８０】
以後、上記第１の実施形態と同様の製造工程を用い、図１乃至図４に示す半導体記憶装置を製造する。
【０１８１】
この実施形態に係る半導体記憶装置の製造方法によれば、上記（１）乃至（４）と同様の効果が得られる。
【０１８２】
さらに、本例に係る半導体記憶装置の製造方法は、リセス構造１５上の選択トランジスタＳ１、Ｓ２のゲート絶縁膜１３を素子分離絶縁膜９よりも後で形成する点で、上記第１の実施形態と相違している。そのため、（５）の効果が得られる。
【０１８３】
（５）ゲート絶縁膜１３の膜質を向上することができる。
【０１８４】
即ち、本例に係る半導体記憶装置の製造方法は、まず、基板５中に、リセス構造１５を形成する（図２３乃至図２６）。
【０１８５】
続いて、基板５中に素子分離絶縁膜９を形成する（図２７乃至図３１）。
【０１８６】
続いて、リセス構造１５上を含む基板５上に、選択トランジスタＳ１、Ｓ２のゲート絶縁膜１３となる絶縁膜２２を形成する（図３２）。
【０１８７】
そのため、素子分離絶領域用トレンチ２５を形成する際のエッチング工程（図２９乃至図２９Ｄ）により、ゲート絶縁膜１３がエッチングされることを防止することができ、ゲート絶縁膜１３の膜質を向上することができる。
【０１８８】
さらに、図３１Ａ乃至図３１Ｄに示すように、一旦、例えば、薬液エッチングによりシリコン窒化膜２９および犠牲酸化膜２８を除去し、その後、基板５全面上に、例えば、熱酸化法を用いて、ゲート絶縁膜１３となる絶縁膜２２を形成する（図３２Ａ乃至図３２Ｄ）。そのため、リセス構造１５を含む基板５表面上の不純物等を除去した状態で、絶縁膜２２を形成することができ、ゲート絶縁膜１３の膜質を向上することができる。
【０１８９】
［第３の実施形態（メサ型（凸型）構造を備えた選択トランジスタの一例）］
次に、第３の実施形態に係る半導体記憶装置およびその製造方法について説明する。この実施形態は、メサ型（凸型または台形型）構造を備えた選択トランジスタの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１９０】
＜構成例＞
まず、本例に係る半導体記憶装置の構成例について、図３４を用いて説明する。ここでは、選択トランジスタＳ２を一例に挙げて説明する。
【０１９１】
図示するように、選択トランジスタＳ２は設けられる中央近傍のみが、メモリセルトランジスタＭ１５が設けられる基板５よりも高い、メサ型（凸型または台形型）構造５５を備えている点で上記第１の実施形態と相違している。メサ型構造５５は、メサ型構造斜面５５−１、メサ型構造上面５５−２により構成される。
【０１９２】
そのため、メサ型構造５５上に設けられるゲート絶縁膜１３、ゲート電極１２、およびゲート間絶縁膜１０の中央部分はそれぞれ、凸型となるように設けられている。
【０１９３】
また、ゲート間絶縁膜１０は、ＳｉＯ２膜４３、ＳｉＯ２膜４３上に設けられたＳｉＮ膜４２、およびＳｉＮ膜４２上に設けられたＳｉＯ２膜４１を備えた積層構造である点で上記第１の実施形態と相違している。
【０１９４】
尚、上記構成は、選択トランジスタＳ１についても同様である。
【０１９５】
＜製造方法＞
次に、本例に係る半導体記憶装置の製造方法について、図３４に示した装置を例に挙げて説明する。
【０１９６】
まず、シリコン基板（Ｐ型ウェル）５上にフォトレジストを塗布する。
【０１９７】
続いて、上記フォトレジストに露光および現像を行い、選択トランジスタＳ１、Ｓ２の中央近傍がメサ型（凸型）となるように、チャネル領域に対応する部分に開口を有するレジストパターンを形成する。
【０１９８】
続いて、上記レジストパターンが形成されたフォトレジストをマスクとして、例えば、ＲＩＥ法等の異方性エッチングを基板５に対して行い、選択トランジスタＳ１、Ｓ２の中央近傍のみとなる部分がメモリセルトランジスタＭ０〜Ｍ１５となる基盤よりも５よりも高い、メサ型（凸型）構造を形成する。
【０１９９】
続いて、上記フォトレジストをアッシャー等により除去した後、シリコン基板（Ｐ型ウェル）５上に、例えば、ゲート絶縁膜となる熱酸化法を用いて酸化膜を形成する。
【０２００】
続いて、上記酸化膜上に、例えば、ＣＶＤ法等を用いて、浮遊電極７またはゲート電極１２の下層となるポリシリコン層を形成する。
【０２０１】
続いて、ポリシリコン層上に、例えば、ＣＶＤ法等を用いて、ＳｉＯ２膜４１／ＳｉＮ膜４２／ＳｉＯ２膜４３からなる積層膜を形成する。
【０２０２】
続いて、選択トランジスタＳ１、Ｓ２の中央部分に対応する上記積層膜を分離し、ゲート間絶縁膜１０を形成する。
【０２０３】
続いて、上記積層膜上に制御電極１１またはゲート電極１２の上層となるポリシリコン層を形成する。
【０２０４】
以下、上記第１の実施形態と同様の製造工程により、図３４に示す半導体記憶装置を製造する。
【０２０５】
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）と同様の効果が得られる。
【０２０６】
即ち、（１）カットオフ特性を向上でき、微細化に対して有利である。
【０２０７】
本例に係る選択トランジスタＳ１、Ｓ２は、中央近傍のみがメモリセルトランジスタＭ１５よりも高い、メサ型（凸型）構造５５を備えている。
【０２０８】
そのため、選択トランジスタＳ１、Ｓ２のチャネルを３次元構造とでき、ビット線方向の専有面積を低減しながら、実効的なチャネル長を増大できる。その結果、カットオフ特性を向上でき、微細化に対して有利である。
【０２０９】
このように、必要に応じて、本例に係る構造およびその製造方法を用いることが可能である。
【０２１０】
［第４の実施形態（メサ型（凸型）構造を備えたメモリセルトランジスタの一例）］
次に、第４の実施形態に係る半導体記憶装置およびその製造方法について説明する。この実施形態は、メサ型（凸型または台形型）構造を備えたメモリセルトランジスタの一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０２１１】
＜構成例＞
まず、本例に係る半導体記憶装置の構成例について、図３５を用いて説明する。ここでは、選択トランジスタＳ２およびメモリセルトランジスタＭ１５を一例に挙げて説明する。
【０２１２】
図示するように、メモリトランジスタＭ１５は、形成される中央近傍が周辺より高いメサ型（凸型）構造６５を備えている点で上記第３の実施形態と相違している。メサ型構造６５は、メサ型構造斜面６５−１、メサ型構造上面６５−２により構成される。
【０２１３】
そのため、メサ型構造６５上に設けられるトンネル絶縁膜６、浮遊電極７、ゲート間絶縁膜１０、および制御電極１１の中央近傍はそれぞれ、凸型となるように設けられている。
【０２１４】
尚、一方の選択トランジスタＳ１に接続されるメモリセルトランジスタＭ０についても、上記メモリセルトランジスタＭ１５と同様の構成である。
【０２１５】
＜製造方法＞
次に、本例に係る半導体記憶装置の製造方法について、図３５の構成を例に挙げて説明する。
【０２１６】
本例に係る半導体装置の製造方法は、上記フォトレジストにレジストパターンを形成する工程において、選択トランジスタＳ１、Ｓ２のチャネル領域に対応する部分に加え、メモリセルトランジスタＭ０、Ｍ１５のチャネル領域に対応する部分においても開口を有するレジストパターンを形成する点で上記第３の実施形態と相違する。
【０２１７】
上記のように、この実施形態に係る半導体記憶装置およびその製造方法によれば、上記（１）と同様の効果が得られる。さらに、本例によれば、下記（６）および（７）の効果が得られる。
【０２１８】
（６）メモリセルトランジスタＭ０、Ｍ１５の信頼性を向上できる。
【０２１９】
ここで、図３６に示すように、書き込み動作時においては、選択トランジスタＳ２のゲート電極１２には０Ｖが印加され、選択トランジスタＳ２に隣接するメモリセルトランジスタＭ１５の制御電極には高電圧の書き込み電圧Ｖpgmが印加される。
【０２２０】
この書き込み動作の際において、メモリトランジスタＭ１５がメサ型（凸型）構造６５を備えていることにより、ショートチャネル効果を抑制しつつ、メサ型構造斜面６５−１近傍７０の電界を低減することができる。
【０２２１】
そのため、ホットエレクトロンにより発生するＧＩＤＬ（Gate Induced Drain Leakage）を防止でき、メモリセルトランジスタＭ０、Ｍ１５の誤書き込みを防止できる点で、メモリセルトランジスタの信頼性を向上できる。
【０２２２】
（７）メモリセルトランジスタＭ０、Ｍ１５の実効的なチャネル長を増大でき、微細化に対して有利である。
【０２２３】
本例によれば、メモリトランジスタＭ０、Ｍ１５は、形成される中央近傍のみが高いメサ型（凸型）構造６５を備えている。
【０２２４】
そのため、選択トランジスタＳ１、Ｓ２に加え、メモリセルトランジスタＭ０〜、Ｍ１５のチャネルも３次元構造とでき、ビット線方向の専有面積を低減しながら、実効的なチャネル長を増大できる。
【０２２５】
尚、上記実施形態においては、浮遊電極７をポリシリコンで形成する場合を一例として説明した。しかし、浮遊電極７はこれに限らず、例えば、シリコン窒化膜等による電荷蓄積層を用いることも可能である。
【０２２６】
以上、第１乃至第４の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０２２７】
【図１】この発明の第１の実施形態に係る半導体記憶装置のＮＡＮＤメモリストリング（メモリセル列）を示す回路図。
【図２】第１の実施形態に係る半導体記憶装置を示す平面図。
【図３Ａ】図２中のＡ−Ａ線に沿った断面図。
【図３Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図３Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図４】第１の実施形態に係る選択トランジスタ近傍を示す断面図。
【図５】第１の実施形態に係る半導体記憶装置の“１”データ書き込みを説明するための回路図。
【図６】図５中の“１”データ書き込みの際の選択トランジスタＳ１近傍を示す回路図。
【図７】図５中の“１”データ書き込みの際の選択トランジスタＳ２近傍を示す回路図。
【図８】第１の実施形態に係る半導体記憶装置の“０”データ書き込みを説明するための回路図。
【図９】図８中の“０”データ書き込みの際の選択トランジスタＳ１近傍を示す回路図。
【図１０】図８中の“１”データ書き込みの際の選択トランジスタＳ２近傍を示す回路図。
【図１１】第１の実施形態に係る半導体記憶装置のチャネル長Ｌとしきい値電圧Ｖｔとの関係を示す図。
【図１２】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１４】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１５】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１６】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１７】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１８Ａ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図１８Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図１８Ｃ】Ｃは図２中のＣ−Ｃ線に沿った断面図。
【図１８Ｄ】Ｄは図２中のＤ−Ｄ線に沿った断面図。
【図１９Ａ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図１９Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図１９Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図１９Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図２０Ａ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図２０Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図２０Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図２０Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図２１Ａ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図２１Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図２１Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図２１Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図２２Ａ】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図２２Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図２２Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図２２Ｄ】Ｄは図２中のＤ−Ｄ線に沿った断面図。
【図２３】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２４】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２５】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２６】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２７】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２８Ａ】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図２８Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図２８Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図２８Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図２９Ａ】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図２９Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図２９Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図２９Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図３０Ａ】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図３０Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図３０Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図３０Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図３１Ａ】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図３１Ｂ】Ｂは図２中のＢ−Ｂ線に沿った断面図。
【図３１Ｃ】Ｃは図２中のＣ−Ｃ線に沿った断面図。
【図３１Ｄ】Ｄは図２中のＤ−Ｄ線に沿った断面図。
【図３２Ａ】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図３２Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図３２Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図３２Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図３３Ａ】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図であって、図２中のＡ−Ａ線に沿った断面図。
【図３３Ｂ】図２中のＢ−Ｂ線に沿った断面図。
【図３３Ｃ】図２中のＣ−Ｃ線に沿った断面図。
【図３３Ｄ】図２中のＤ−Ｄ線に沿った断面図。
【図３４】第３の実施形態に係る半導体記憶装置を示す断面図。
【図３５】第４の実施形態に係る半導体記憶装置を示す断面図。
【図３６】第４の実施形態に係る半導体記憶装置の一効果を示す断面図。
【符号の説明】
【０２２８】
５…Ｐ型ウェル（半導体基板）、Ｓ２…選択トランジスタ、１５…リセス構造、１５−１…リセス構造斜面、１５−２…リセス構造底面、１０…ゲート間絶縁膜、ゲート間絶縁膜、８、１２…ゲート電極、１１Ｓ，１２Ｓ…シリサイド層、１４…スペーサ、Ｍ１５…メモリセルトランジスタ、６…トンネル絶縁膜、７…浮遊電極、１１…制御電極、Ｓ…ソース、Ｄ…ドレイン、１７−１…層間絶縁膜、ＢＣ−１…ビット線コンタクト、θｓ…角度、Ｈｓ…深さ。
【図１】
2008098313.tif 000003
【図２】
2008098313.tif 000004
【図３Ａ】
2008098313.tif 000005
【図３Ｂ】
2008098313.tif 000006
【図３Ｃ】
2008098313.tif 000007
【図４】
2008098313.tif 000008
【図５】
2008098313.tif 000009
【図６】
2008098313.tif 000010
【図７】
2008098313.tif 000011
【図８】
2008098313.tif 000012
【図９】
2008098313.tif 000013
【図１０】
2008098313.tif 000014
【図１１】
2008098313.tif 000015
【図１２】
2008098313.tif 000016
【図１３】
2008098313.tif 000017
【図１４】
2008098313.tif 000018
【図１５】
2008098313.tif 000019
【図１６】
2008098313.tif 000020
【図１７】
2008098313.tif 000021
【図１８Ａ】
2008098313.tif 000022
【図１８Ｂ】
2008098313.tif 000023
【図１８Ｃ】
2008098313.tif 000024
【図１８Ｄ】
2008098313.tif 000025
【図１９Ａ】
2008098313.tif 000026
【図１９Ｂ】
2008098313.tif 000027
【図１９Ｃ】
2008098313.tif 000028
【図１９Ｄ】
2008098313.tif 000029
【図２０Ａ】
2008098313.tif 000030
【図２０Ｂ】
2008098313.tif 000031
【図２０Ｃ】
2008098313.tif 000032
【図２０Ｄ】
2008098313.tif 000033
【図２１Ａ】
2008098313.tif 000034
【図２１Ｂ】
2008098313.tif 000035
【図２１Ｃ】
2008098313.tif 000036
【図２１Ｄ】
2008098313.tif 000037
【図２２Ａ】
2008098313.tif 000038
【図２２Ｂ】
2008098313.tif 000039
【図２２Ｃ】
2008098313.tif 000040
【図２２Ｄ】
2008098313.tif 000041
【図２３】
2008098313.tif 000042
【図２４】
2008098313.tif 000043
【図２５】
2008098313.tif 000044
【図２６】
2008098313.tif 000045
【図２７】
2008098313.tif 000046
【図２８Ａ】
2008098313.tif 000047
【図２８Ｂ】
2008098313.tif 000048
【図２８Ｃ】
2008098313.tif 000049
【図２８Ｄ】
2008098313.tif 000050
【図２９Ａ】
2008098313.tif 000051
【図２９Ｂ】
2008098313.tif 000052
【図２９Ｃ】
2008098313.tif 000053
【図２９Ｄ】
2008098313.tif 000054
【図３０Ａ】
2008098313.tif 000055
【図３０Ｂ】
2008098313.tif 000056
【図３０Ｃ】
2008098313.tif 000057
【図３０Ｄ】
2008098313.tif 000058
【図３１Ａ】
2008098313.tif 000059
【図３１Ｂ】
2008098313.tif 000060
【図３１Ｃ】
2008098313.tif 000061
【図３１Ｄ】
2008098313.tif 000062
【図３２Ａ】
2008098313.tif 000063
【図３２Ｂ】
2008098313.tif 000064
【図３２Ｃ】
2008098313.tif 000065
【図３２Ｄ】
2008098313.tif 000066
【図３３Ａ】
2008098313.tif 000067
【図３３Ｂ】
2008098313.tif 000068
【図３３Ｃ】
2008098313.tif 000069
【図３３Ｄ】
2008098313.tif 000070
【図３４】
2008098313.tif 000071
【図３５】
2008098313.tif 000072
【図３６】
2008098313.tif 000073