(57)【要約】【課題】本発明の課題は、ゲート電極となる導電膜のエッチバックの際に生じる、半導体基板表面とゲート電極上面との間の段差の発生を防止できる半導体装置の製造方法を提供することである。【解決手段】本発明の半導体装置の製造方法は、半導体基板５１上に窒化シリコン膜１０２ａを形成する工程と、窒化シリコン膜１０２ａに所定パターンの開口部１０３を設けマスク１０２を形成する工程と、マスク１０２をエッチングマスクとして用いて半導体基板５１に異方性エッチングを行いトレンチ５４を形成する工程と、マスク１０２を選択酸化マスクとして用いてトレンチ５４の内壁面にゲート絶縁膜１０４を形成する工程と、マスク１０２を除去する工程と、半導体基板５１上に導電膜５６を形成し、トレンチ５４内部を導電膜５６で充填する工程と、半導体基板５１表面が露出するまで導電膜５６をエッチバックする工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に所定パターンの開口部を設けマスクを形成する工程と、
前記マスクをエッチングマスクとして用いて前記半導体基板に異方性エッチングを行いトレンチを形成する工程と、
前記マスクを選択酸化マスクとして用いて前記トレンチの内壁面に第２絶縁膜を形成する工程と、
前記マスクを除去する工程と、
前記半導体基板上に導電膜を形成し、前記トレンチ内部を前記導電膜で充填する工程と、
少なくとも前記半導体基板表面が露出するまで前記導電膜をエッチバックする工程とを備えた半導体装置の製造方法。
【請求項２】
前記マスク除去工程では、前記第２絶縁膜を除去しないエッチャントを用いる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜は窒化シリコンからなり、前記第２絶縁膜は酸化シリコンからなる請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板と前記導電膜とは、エッチングレートが同じである請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板は単結晶シリコンからなり、前記導電膜は多結晶シリコンからなる請求項４に記載の半導体装置の製造方法。
【請求項６】
前記導電膜エッチバック工程の後、前記半導体基板表面から突出した前記第２絶縁膜の突出部を除去するエッチング工程をさらに備えた請求項１から５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にトレンチゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年では、半導体装置の集積度の向上に伴い、トレンチにゲート電極を埋め込む、所謂、トレンチゲート構造を有する半導体装置が注目されている。
【０００３】
従来のトレンチゲート構造を有する半導体装置の製造方法の一例を図３，４を用いて説明する。
【０００４】
図３，４は従来の半導体装置の製造工程におけるトレンチゲート構造の形成方法を模式的に示す縦断面図である。
【０００５】
先ず、図３（ａ）に示すように、単結晶シリコンからなる半導体基板５１上に酸化シリコン膜５２ａを形成する。
【０００６】
次に、図３（ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて所定パターンの開口部５３を設けて酸化シリコンからなるマスク５２を得る。
【０００７】
次に、図３（ｃ）に示すように、そのマスク５２をエッチングマスクとして用いて異方性エッチングを行い、半導体基板５１にトレンチ５４を形成する。
【０００８】
その後、図３（ｄ）に示すように、マスクを除去する。
【０００９】
次に、図４（ｅ）に示すように、トレンチ５４の内壁面を含む半導体基板５１上に熱酸化法により、酸化シリコンからなる５００Å程度のゲート絶縁膜５５を形成する。
【００１０】
次に、図４（ｆ）に示すように、半導体基板５１上に、ＣＶＤ法により、多結晶シリコンからなるゲート電極となる導電膜５６を形成し、トレンチ５４内部を充填する。
【００１１】
その後、図４（ｇ）に示すように、ゲート電極となる導電膜をドライエッチング法でエッチバックして、ゲート電極５７を得る。（例えば、特許文献１参照）。
【特許文献１】特開２００１−３２６２７３号公報    図１６
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような従来の製造方法では、ゲート電極となる導電膜５６をエッチバックしてゲート電極５７を得る際に、半導体基板５１表面に導電膜５６を残さないようにするため、どうしてもオーバエッチングする必要があった。
【００１３】
そして、このオーバエッチングの際には、ゲート絶縁膜５５がエッチングストッパの役目をするため、半導体基板５１表面ではエッチングが停止状態となり、トレンチ５４内の導電膜５６のエッチングだけが進行した。
【００１４】
このため、半導体基板５１表面に対して、ゲート電極５７の上面が一定深さだけ低くなる段差Ｌが生じることは避けられなかった。
【００１５】
このような段差Ｌが生じると、後工程で半導体基板５１表面に形成されるソース領域（図示せず）に対して、ゲート電極５７の深さ位置が外れる格好となり、ＦＥＴとして動作しなくなるおそれがあった。
【００１６】
本発明の課題は、ゲート電極となる導電膜のエッチバックの際に生じる、半導体基板表面とゲート電極上面との間の段差の発生を防止できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、
半導体基板上に第１絶縁膜を形成する工程と、
第１絶縁膜に所定パターンの開口部を設けマスクを形成する工程と、
マスクをエッチングマスクとして用いて半導体基板に異方性エッチングを行いトレンチを形成する工程と、
マスクを選択酸化マスクとして用いてトレンチの内壁面に第２絶縁膜を形成する工程と、
マスクを除去する工程と、
半導体基板上に導電膜を形成し、トレンチ内部を導電膜で充填する工程と、
少なくとも半導体基板表面が露出するまで導電膜をエッチバックする工程とを備えた半導体装置の製造方法である。
【発明の効果】
【００１８】
本発明の半導体装置の製造方法によると、ゲート電極となる導電膜のエッチバックの際に生じる、半導体基板表面とゲート電極上面の段差の発生を防止できる。
【発明を実施するための最良の形態】
【００１９】
本発明は、ゲート電極となる導電膜のエッチバックの際に生じる、半導体基板表面とゲート電極上面の段差の発生を防止するという目的を、半導体基板上に第１絶縁膜を形成する工程と、第１絶縁膜に所定パターンの開口部を設けマスクを形成する工程と、マスクをエッチングマスクとして用いて半導体基板に異方性エッチングを行いトレンチを形成する工程と、マスクを選択酸化マスクとして用いてトレンチの内壁面に第２絶縁膜を形成する工程と、マスクを除去する工程と、半導体基板上に導電膜を形成し、トレンチ内部を導電膜で充填する工程と、少なくとも半導体基板表面が露出するまで導電膜をエッチバックする工程とを備えることで実現した。
【実施例】
【００２０】
本発明のトレンチゲート構造を有する半導体装置の製造方法の一例を図１，図２を用いて説明する。
【００２１】
図１，２は本発明の半導体装置の製造工程におけるトレンチゲート構造の形成方法を模式的に示す縦断面図である。
【００２２】
先ず、図１（ａ）に示すように、単結晶シリコンからなる半導体基板５１上に、ＣＶＤ法により、窒化シリコン膜１０２ａを形成する。
【００２３】
次に、図１（ｂ）に示すように、フォトリソグラフィ法およびエッチング法を用いて所定パターンの開口部１０３を設けて窒化シリコンからなるマスク１０２を得る。
【００２４】
次に、図１（ｃ）に示すように、そのマスク１０２をエッチングマスクとして用いて異方性エッチングを行い、半導体基板５１にトレンチ５４を形成する。
【００２５】
次に、図１（ｄ）に示すように、窒化シリコンからなるマスク１０２を選択酸化マスクとして用いて、トレンチ５４の内壁面に熱酸化法により酸化シリコンからなる５００Å程度のゲート絶縁膜１０４を形成する。
【００２６】
その後、図２（ｅ）に示すように、窒化シリコンからなるマスク１０２を熱リン酸で除去する。
【００２７】
これにより、トレンチ５４の内壁面はゲート絶縁膜１０４で被覆され、半導体基板５１表面は露出した状態となる。
【００２８】
次に、図２（ｆ）に示すように、半導体基板５１上に、ＣＶＤ法により、多結晶シリコンからなるゲート電極となる導電膜５６を形成し、トレンチ５４内部を充填する。
【００２９】
その後、図２（ｇ）に示すように、ゲート電極となる導電膜をドライエッチング法でエッチバックして、ゲート電極１０５を得る。
【００３０】
尚、エッチバックは、半導体基板５１表面に導電膜５６が残らないように、半導体基板５１表面が露出してなお、半導体基板５１が一定深さだけ除去されるまでオーバーエッチングする。
【００３１】
これにより、エッチングレートが小さいゲート絶縁膜１０４の先端部１０４ａが半導体基板５１表面から突出した格好となるため、この突出部は、フッ酸やフッ化アンモニウムを用いた等方性エッチングで除去するとよい。
【００３２】
尚、上記では、突出部を等方性エッチングで除去することで説明したが、異方性エッチングで除去してもよい。
【００３３】
上記のように、マスク１０２除去工程で、ゲート絶縁膜１０４（酸化シリコン）を除去しないエッチャントを用いると、トレンチ５４内壁面にゲート絶縁膜１０４を形成した後、マスク１０２だけを除去でき、導電膜５６をエッチバックする際に、エッチングストッパとなる絶縁膜（窒化シリコン）が半導体基板５１表面に存在しない。
【００３４】
このため、オーバーエッチングしても、エッチングレートが同じである、単結晶シリコンからなる半導体基板５１と多結晶シリコンからなるトレンチ５４内部の導電膜５６とは共に同じ深さだけエッチングされ、半導体基板５１表面とゲート電極１０５上面との間に段差は生じない。
【産業上の利用可能性】
【００３５】
本発明は、トレンチゲート構造を有する半導体装置の製造方法において、半導体基板表面とゲート電極上面との間に段差を生じない半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体装置の製造方法の一例の縦断面図
【図２】本発明の半導体装置の製造方法の一例の縦断面図
【図３】従来の半導体装置の製造方法の一例の縦断面図
【図４】従来の半導体装置の製造方法の一例の縦断面図
【符号の説明】
【００３７】
５１    単結晶シリコンからなる半導体基板
５２    酸化シリコンからなるマスク
５２ａ    酸化シリコン膜  
５３，１０３    開口部
５４    トレンチ
５５，１０４    ゲート絶縁膜
５６    導電膜
５７，１０５    ゲート電極
１０２    窒化シリコンからなるマスク
１０２ａ    窒化シリコン膜
１０４ａ    ゲート絶縁膜の先端部
Ｌ    段差
【図１】
2008053276.tif 000003
【図２】
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【図３】
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【図４】
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