(57)【要約】【課題】制御対象モジュールに対する制御を効率よく行うことにより、処理時間の短縮化を図る。【解決手段】ＳＨＦソース２０において、テスタコントローラから送信される複数のコマンドを通信部２４を介して受信し、受信した複数のコマンドをＲＡＭ２３のコマンドバッファ２３１に格納する。次に、複数のコマンドのコマンド毎に、記憶部２２に予め記憶されている制御ハード処理デシジョンテーブルから当該コマンドに対応する制御項目を読み出し、複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する。そして、決定された実行すべき制御項目に従って、各制御対象モジュールに対する制御を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とが予め対応付けられて記憶されている記憶手段と、
複数のコマンドを受信する受信手段と、
前記受信した複数のコマンドを格納する格納手段と、
前記格納された複数のコマンドのコマンド毎に、前記記憶手段から当該コマンドに対応する制御項目を読み出し、前記複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する決定手段と、
前記決定手段により決定された実行すべき制御項目に従って、前記複数の制御対象モジュールに対する制御を行う制御手段と、
を備えたことを特徴とするコマンド処理装置。
【請求項２】
複数のコマンドを受信する受信工程と、
前記受信した複数のコマンドを格納手段に格納する格納工程と、
前記格納された複数のコマンドのコマンド毎に、コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とが予め対応付けられて記憶されている記憶手段から当該コマンドに対応する制御項目を読み出し、前記複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する決定工程と、
前記決定された実行すべき制御項目に従って、前記複数の制御対象モジュールに対する制御を行う制御工程と、
を含むことを特徴とするコマンド処理方法。
【請求項３】
コンピュータを、
複数のコマンドを受信する手段、
前記受信した複数のコマンドを格納手段に格納させる手段、
前記格納された複数のコマンドのコマンド毎に、コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とが予め対応付けられて記憶されている記憶手段から当該コマンドに対応する制御項目を読み出し、前記複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する手段、
前記決定された実行すべき制御項目に従って、前記複数の制御対象モジュールに対する制御を行う手段、
として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信したコマンドに基づいて処理を行うコマンド処理装置、コマンド処理方法及びプログラムに関する。
【背景技術】
【０００２】
一般に、ＩＣ（Integrated Circuit）等の被試験対象デバイスを試験する際には、多種多様な試験項目をクリアする必要がある（例えば、特許文献１参照）。例えば、被試験対象デバイスに対してＲＦ（Radio Frequency）信号発生器によりＲＦ信号を与え、被試験対象デバイスからの出力信号をＲＦ信号測定器により測定することで、被試験対象デバイスのＲＦ入出力特性を評価する（例えば、非特許文献１参照）。
【０００３】
ＩＣテスタでは、テスタコントローラからＲＦ信号発生器又はＲＦ信号測定器へ各種制御を行うためのコマンドが送信され、ＲＦ信号発生器又はＲＦ信号測定器においてコマンドに基づく処理が行われる。ＲＦ信号発生器やＲＦ信号測定器のコマンドは、使い易さから機能毎に決められている。一方、ＲＦ信号発生器又はＲＦ信号測定器は、変調機能等、様々な機能を実現するために複雑な回路構成となっており、１つのコマンドを処理する場合でも複数の回路（モジュール）に対して制御を行わなければならないこともある。
【０００４】
図８は、従来のＩＣテスタの一部を示す構成図である。図８では、テスタコントローラ１１０とＵＨＦ（Ultra High Frequency）ソース（ＲＦ信号発生器）１２０のみを図示している。テスタコントローラ１１０は、ＵＨＦソース１２０に対してコマンドを送信し、ＵＨＦソース１２０は、コマンドに基づく処理を行う。
【０００５】
図８に示すように、ＵＨＦソース１２０は、制御部１２１、通信部１２２、内部基準信号発生部１２３、変調部１２４、レベル制御部１２５、周波数変換部１２６、出力部１２７を備える。制御部１２１は、テスタコントローラ１１０から通信部１２２を介して受信したコマンドを解析し、当該コマンドに基づいて、各部に対する制御を行う。
【０００６】
内部基準信号発生部１２３は、内部基準信号を発生させる。変調部１２４は、内部基準信号発生部１２３から出力された信号に対して変調を行う。レベル制御部１２５は、変調部１２４から出力された信号に対してレベル制御を行う。周波数変換部１２６は、レベル制御部１２５から出力された信号に対して周波数変換を行う。出力部１２７は、周波数変換部１２６から出力された信号を出力する。
【０００７】
図９を参照して、テスタコントローラ１１０からＵＨＦソース１２０に、変調設定コマンド及びレベル設定コマンドが送信された場合に、ＵＨＦソース１２０の内部で行われる処理を説明する。
【０００８】
まず、ＵＨＦソース１２０において、テスタコントローラ１１０から送信された変調設定コマンドが通信部１２２を介して受信されると（ステップＳ１０１）、制御部１２１によりコマンドが解析される（ステップＳ１０２）。そして、制御部１２１によりコマンドに基づいて変調部１２４に対する制御が行われ（ステップＳ１０３）、変調部１２４のセトリング待ちが行われる（ステップＳ１０４）。続いて、制御部１２１により、経路変更によるレベル調整のため、レベル制御部１２５に対する制御が行われ（ステップＳ１０５）、レベル制御部１２５のセトリング待ちが行われる（ステップＳ１０６）。
【０００９】
次に、ＵＨＦソース１２０において、テスタコントローラ１１０から送信されたレベル設定コマンドが通信部１２２を介して受信されると（ステップＳ１０７）、制御部１２１によりコマンドが解析される（ステップＳ１０８）。そして、制御部１２１によりコマンドに基づいてレベル制御部１２５に対する制御が行われ（ステップＳ１０９）、レベル制御部１２５のセトリング待ちが行われる（ステップＳ１１０）。セトリング待ちが終了すると、出力部１２７により信号が出力される（ステップＳ１１１）。
【特許文献１】特開２０００−２９２５００号公報
【非特許文献１】津野徹、寺田昌弘、永沼英樹、成川健一著、“通信用テスタによるＵＨＦ帯ＬＳＩの高速測定”、「横河技報」、横河電機株式会社、１９９８年、Ｖｏｌ．４２、Ｎｏ．３、ｐ．９９−１０２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来のＲＦ信号発生器、ＲＦ信号測定器等のコマンド処理装置において、期待する動作を行わせるためには、複数のコマンドを実行しなければならない場合が多く、図９のステップＳ１０５とステップＳ１０９のように、制御対象となるモジュールがそれぞれのコマンドで重複している場合が多かった。さらに、各モジュールから期待される信号が出力されるまでにそれぞれセトリング時間が必要であり、最終的に求める信号が得られるまでには各モジュールのセトリング時間を加算した待ち時間が必要であった。
【００１１】
特に、近年、ＩＣの需要が増加してきており、試験効率の観点からも大量のＩＣを短時間に試験する必要があるため、個々のＩＣに対する試験時間を短縮することが大きな課題となっている。
【００１２】
本発明は、上記の従来技術における問題に鑑みてなされたものであって、制御対象モジュールに対する制御を効率よく行うことにより、処理時間の短縮化を図ることを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、請求項１に記載のコマンド処理装置は、コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とが予め対応付けられて記憶されている記憶手段と、複数のコマンドを受信する受信手段と、前記受信した複数のコマンドを格納する格納手段と、前記格納された複数のコマンドのコマンド毎に、前記記憶手段から当該コマンドに対応する制御項目を読み出し、前記複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する決定手段と、前記決定手段により決定された実行すべき制御項目に従って、前記複数の制御対象モジュールに対する制御を行う制御手段と、を備えたことを特徴とする。
【００１４】
請求項２に記載のコマンド処理方法は、複数のコマンドを受信する受信工程と、前記受信した複数のコマンドを格納手段に格納する格納工程と、前記格納された複数のコマンドのコマンド毎に、コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とが予め対応付けられて記憶されている記憶手段から当該コマンドに対応する制御項目を読み出し、前記複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する決定工程と、前記決定された実行すべき制御項目に従って、前記複数の制御対象モジュールに対する制御を行う制御工程と、を含むことを特徴とする。
【００１５】
請求項３に記載の発明は、コンピュータを、複数のコマンドを受信する手段、前記受信した複数のコマンドを格納手段に格納させる手段、前記格納された複数のコマンドのコマンド毎に、コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とが予め対応付けられて記憶されている記憶手段から当該コマンドに対応する制御項目を読み出し、前記複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する手段、前記決定された実行すべき制御項目に従って、前記複数の制御対象モジュールに対する制御を行う手段、として機能させるためのプログラムである。
【発明の効果】
【００１６】
本発明によれば、複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定するので、複数のコマンド間で共通の制御項目については重複して制御を行わずに済む。このように、制御対象モジュールに対する制御を効率よく行うことにより、処理時間の短縮化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１に、ＩＣテスタ１の構成を示す。
図１に示すように、ＩＣテスタ１は、テスタコントローラ１０、ＳＨＦ（Super High Frequency）ソース２０、ＳＨＦメジャー４０、その他の計測モジュール６０，７０、ＤＳＰ（Digital Signal Processor）８０、テストヘッド９０等を備える。テスタコントローラ１０、ＳＨＦソース２０、ＳＨＦメジャー４０は、Ethernet（登録商標）１１により接続されており、テスタコントローラ１０、計測モジュール６０，７０、ＤＳＰ８０は、ローカルバス１２により接続されている。
【００１８】
ＩＣテスタ１は、テストヘッド９０に接続された被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という。）２であるＩＣの試験を行う。
【００１９】
テスタコントローラ１０は、ＩＣテスタ１内の各部に対してコマンドを送信し、各部の制御を行う。
【００２０】
ＳＨＦソース２０は、ＲＦ信号を発生させるＲＦ信号発生器であり、テスタコントローラ１０から受信したコマンドに基づいて処理を行うコマンド処理装置である。
【００２１】
図２に、ＳＨＦソース２０の構成を示す。図２に示すように、ＳＨＦソース２０は、ＣＰＵ（Central Processing Unit）２１、記憶部２２、ＲＡＭ（Random Access Memory）２３、通信部２４、マザーボード２５、ＲＦマザーボード２６、内部基準信号発生部（ＲＥＦ）２７、変調部（ＤＤＳ）２８、周波数変換部（ＹＴＯ）２９、レベル制御部（ＤＩＶ）３０、レベル制御部（ＳＴＤ）３１、レベル制御部（ＦＥＸ）３２、減衰部（ＡＴＴ）３３等を備え、各部は内部バス３４、ＰＣＩ（Peripheral Components Interconnect）バス３５，３６等により接続されている。なお、マザーボード２５、ＲＦマザーボード２６、内部基準信号発生部２７、変調部２８、周波数変換部２９、レベル制御部３０、レベル制御部３１、レベル制御部３２、減衰部３３は、ＳＨＦソース２０における制御対象モジュールである。
【００２２】
ＣＰＵ２１は、記憶部２２に記憶されている各種プログラムを読み出して、当該プログラムとの協働によりＳＨＦソース２０の各部の処理動作を統括的に制御する。
【００２３】
ＣＰＵ２１は、テスタコントローラ１０から送信される複数のコマンドを通信部２４を介して受信し、受信した複数のコマンドをＲＡＭ２３のコマンドバッファ２３１に格納する。すなわち、ＣＰＵ２１及び通信部２４は受信手段として機能し、コマンドバッファ２３１は格納手段として機能する。具体的には、ＣＰＵ２１は、テスタコントローラ１０から一括処理開始コマンドを受信することをきっかけとして、それ以降に受信するコマンドをコマンドバッファ２３１に格納し、コマンドリストを生成する。コマンドリストの生成は、テスタコントローラ１０から一括処理実行コマンドを受信するまで続けられる。
【００２４】
また、ＣＰＵ２１は、コマンドバッファ２３１に格納されているコマンドリストを読み出し、予め記憶部２２に記憶されているコマンド優先順位リストに基づいて、コマンドリストに含まれる複数のコマンドを優先順位順に並べ替える。コマンド優先順位リストとは、コマンドの優先順位が定められたリストである。例えば、ＳＨＦソース２０の実機の状態によっては実行できないコマンドがあるが、１つのコマンドリスト内に、状態を変更するコマンドと、状態によって禁止されているコマンドとが存在する場合には、状態を変更するコマンドを優先するようになっている。
【００２５】
また、ＣＰＵ２１は、優先順位順に並べ替えた後のコマンドリストの中で重複しているコマンドについては、当該重複しているコマンドのうち何れか１つを残し、他のコマンドを削除する。
【００２６】
また、ＣＰＵ２１は、重複したコマンドがなくなったコマンドリストに含まれる各コマンドが有効であるか否かを判断する。コマンドが有効であるとは、現在の実機の状態で実行可能なコマンドであること、設定可能範囲が制限されている設定値については設定可能範囲に入っていることをいう。ＣＰＵ２１は、コマンドリストに含まれるコマンド１つ１つについて、コマンドが有効であるか否かを判断し、有効でないコマンドが含まれている場合には、コマンドリスト全体を破棄する。
【００２７】
また、ＣＰＵ２１は、有効であると判断された複数のコマンドについて、記憶部２２に記憶されている制御ハード処理デシジョンテーブルに基づいて、実行すべき制御項目を決定する。制御ハード処理デシジョンテーブルとは、コマンド毎に、コマンドと複数の制御対象モジュールに対する一又は複数の制御項目とを対応付けたテーブルであり、予め記憶部２２に記憶されている。すなわち、記憶部２２は記憶手段として機能する。
【００２８】
図３に、ＳＨＦソース２０の制御ハード処理デシジョンテーブルの例を示す。図３に示すように、制御ハード処理デシジョンテーブルには、制御対象モジュールと制御項目が処理順に格納されており、コマンド毎（初期化コマンド、レベル設定コマンド、周波数設定コマンド等）に、各コマンドに対応する各制御項目の欄に「１」が格納されている。すなわち、各コマンドを受信した場合には、該当するコマンドの欄が参照され、「１」が格納されている全ての制御項目について各制御対象モジュールの制御を行う必要がある。例えば、レベル設定コマンドを受信した場合には、「Mother」（マザーボード２５）に対する「割り込みマスク」、「ＡＴＴ」（減衰部３３）に対する「過大出力防止措置」、「ＤＩＶ」（レベル制御部３０）に対する「ＤＩＶのSwitch設定」、「ＳＴＤ」（レベル制御部３１）に対する「ＳＴＤのSwitch設定」、「ＦＥＸ」（レベル制御部３２）に対する「ＦＥＸのSwitch設定」等を行う必要がある。
【００２９】
なお、図３の制御ハード処理デシジョンテーブル中の処理順番とは、ハードの設定順番のことである。例えばＳＴＤ（レベル制御部３１）の出力信号を作るにはＤＩＶ（レベル制御部３０）の出力信号が正しくＳＴＤに入ってこなければならないので、ＳＴＤより先にＤＩＶの設定を行う必要がある。このような理由でハードの設定順番が予め決められている。
【００３０】
複数のコマンド間で共通の制御項目が存在する場合には、その制御を複数回行う必要はなく、最終的に要求されている信号が出力される設定を１回行えばよい。そのため、ＣＰＵ２１は、複数のコマンドのコマンド毎に、記憶部２２に記憶されている制御ハード処理デシジョンテーブルから当該コマンドに対応する制御項目を読み出し、複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する。すなわち、ＣＰＵ２１は決定手段として機能する。具体的には、ＣＰＵ２１は、複数のコマンドのうち何れかのコマンドにおいて必要な制御項目であれば、実行すべき制御項目とし、記憶部２２に記憶されている制御ハード処理デシジョンフラグを設定する。制御ハード処理デシジョンフラグとは、各制御対象モジュールに対する各制御項目について制御処理を行うか否かを示すフラグをいう。
【００３１】
また、ＣＰＵ２１は、図３の制御ハード処理デシジョンテーブルに示す「セトリング待ち」について、セトリング時間を算出する。セトリング時間は、そこまでに行わなければならない処理の中のセトリング時間の最大値を設定する。
【００３２】
また、ＣＰＵ２１は、決定された実行すべき制御項目に従って、複数の制御対象モジュールに対する制御を行う。すなわち、ＣＰＵ２１は制御手段として機能する。具体的には、ＣＰＵ２１は、記憶部２２から制御ハード処理デシジョンフラグを読み出し、制御ハード処理デシジョンフラグに従って、各制御対象モジュールに対する制御を行う。また、ＣＰＵ２１は、コマンドにユーザが要求する設定値（以下、要求ハード設定値という。）が付されている場合には、各制御対象モジュールに対して設定値を設定する。
【００３３】
記憶部２２は、ＣＰＵ２１により実行される各種プログラム、ＳＨＦソース２０において用いるコマンド優先順位リスト、制御ハード処理デシジョンテーブル、制御ハード処理デシジョンフラグ等を記憶している。
【００３４】
ＲＡＭ２３は、ＣＰＵ２１により実行される各種プログラム及びこれらプログラムに係るデータを一時的に記憶するワークエリアを形成する。例えば、ＲＡＭ２３は、コマンドが格納されるコマンドバッファ２３１を有する。
【００３５】
通信部２４は、Ethernet１１を介してテスタコントローラ１０とデータ通信を行うためのインターフェースである。
【００３６】
内部基準信号発生部２７は、内部基準信号を発生させて出力、又は、外部から入力された外部入力信号を出力する。
【００３７】
変調部２８は、内部基準信号発生部２７から出力された信号に対して、振幅変調（ＡＭ：Amplitude Modulation）、周波数変調（ＦＭ：Frequency Modulation）、ＩＱ（In-Phase／Quadrature-Phase）変調、パルス変調等の変調を行う。
【００３８】
周波数変換部２９は、変調部２８から出力された信号、又は、内部基準信号発生部２７から出力され変調されない信号に対して、周波数変換を行う。
【００３９】
レベル制御部３０，３１は、周波数変換部２９から出力された信号のうち、３ＧＨｚ以下の信号に対して、レベル制御を行う。レベル制御部３２は、周波数変換部２９から出力された信号のうち、３ＧＨｚ以上の信号に対して、レベル制御を行う。レベル制御部３０，３１，３２において、必要な信号のレベルはそれぞれ異なり、レベルの制御方法も異なるため、レベル制御部３０，３１，３２は、それぞれ次のモジュールに必要なレベルの信号を出力するように制御されている。
【００４０】
減衰部３３は、レベル制御部３１又はレベル制御部３２から出力された信号を減衰させ、２つの出力端子ＣＨ１，ＣＨ２の何れか一方に出力する。
【００４１】
図４に、テスタコントローラ１０からＳＨＦソース２０に送信されるコマンドの例を示すとともに、図２の下部に、ＳＨＦソース２０の各モジュールに関連するコマンドを示す。
【００４２】
ＳＨＦメジャー４０は、ＲＦ信号の測定を行うＲＦ信号測定器であり、テスタコントローラ１０から受信したコマンドに基づいて処理を行うコマンド処理装置である。なお、ＳＨＦメジャー４０は、ＩＦ（Intermediate Frequency）信号の測定も可能である。
【００４３】
図５に、ＳＨＦメジャー４０の構成を示す。図５に示すように、ＳＨＦメジャー４０は、ＣＰＵ４１、記憶部４２、ＲＡＭ４３、通信部４４、マザーボード４５、ＲＦマザーボード４６、内部基準信号発生部（ＲＥＦ）４７、信号出力部（Local）４８、変調部（ＤＤＳ）４９、周波数変換部（ＹＴＯ）５０、減衰部（ＡＴＴ）５１、ダウンコンバータ５２、ＡＤ変換部５３、ＤＡ変換部５４等を備え、各部は内部バス５５、ＰＣＩバス５６，５７，５８等により接続されている。なお、マザーボード４５、ＲＦマザーボード４６、内部基準信号発生部４７、信号出力部４８、変調部４９、周波数変換部５０、減衰部５１、ダウンコンバータ５２、ＡＤ変換部５３、ＤＡ変換部５４は、ＳＨＦメジャー４０における制御対象モジュールである。
【００４４】
ＣＰＵ４１は、記憶部４２に記憶されている各種プログラムを読み出して、当該プログラムとの協働によりＳＨＦメジャー４０の各部の処理動作を統括的に制御する。
【００４５】
ＣＰＵ４１は、テスタコントローラ１０から送信される複数のコマンドを通信部４４を介して受信し、受信した複数のコマンドをＲＡＭ４３のコマンドバッファ４３１に格納する。すなわち、ＣＰＵ４１及び通信部４４は受信手段として機能し、コマンドバッファ４３１は格納手段として機能する。
【００４６】
また、ＣＰＵ４１は、コマンドバッファ４３１に格納されているコマンドリストを読み出し、記憶部４２に記憶されているコマンド優先順位リストに基づいて、コマンドリストに含まれる複数のコマンドを優先順位順に並べ替える。
【００４７】
また、ＣＰＵ４１は、優先順位順に並べ替えた後のコマンドリストの中で重複しているコマンドについては、当該重複しているコマンドのうち何れか１つを残し、他のコマンドを削除する。
【００４８】
また、ＣＰＵ４１は、重複したコマンドがなくなったコマンドリストに含まれるコマンド１つ１つについて、コマンドが有効であるか否かを判断し、有効でないコマンドが含まれている場合には、コマンドリスト全体を破棄する。
【００４９】
また、ＣＰＵ４１は、有効であると判断された複数のコマンドのコマンド毎に、記憶部４２に記憶されている制御ハード処理デシジョンテーブルから当該コマンドに対応する制御項目を読み出し、複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定する。すなわち、ＣＰＵ４１は決定手段として機能し、記憶部４２は記憶手段として機能する。具体的には、ＣＰＵ４１は、複数のコマンドのうち何れかのコマンドにおいて必要な制御項目であれば、実行すべき制御項目とし、記憶部４２に記憶されている制御ハード処理デシジョンフラグを設定する。
【００５０】
また、ＣＰＵ４１は、決定された実行すべき制御項目に従って、複数の制御対象モジュールに対する制御を行う。すなわち、ＣＰＵ４１は制御手段として機能する。具体的には、ＣＰＵ２１は、記憶部４２から制御ハード処理デシジョンフラグを読み出し、制御ハード処理デシジョンフラグに従って、各制御対象モジュールに対する制御を行う。
【００５１】
記憶部４２は、ＣＰＵ４１により実行される各種プログラム、ＳＨＦメジャー４０において用いるコマンド優先順位リスト、制御ハード処理デシジョンテーブル、制御ハード処理デシジョンフラグ等を記憶している。
【００５２】
ＲＡＭ４３は、ＣＰＵ４１により実行される各種プログラム及びこれらプログラムに係るデータを一時的に記憶するワークエリアを形成する。例えば、ＲＡＭ４３は、コマンドが格納されるコマンドバッファ４３１を有する。
【００５３】
通信部４４は、Ethernet１１を介してテスタコントローラ１０とデータ通信を行うためのインターフェースである。
【００５４】
内部基準信号発生部４７は、内部基準信号を発生させて出力、又は、外部から入力された外部入力信号を出力する。
【００５５】
信号出力部４８は、内部基準信号発生部４７から出力された４００ＭＨｚの信号を周波数変換部５０へ、２００ＭＨｚの信号をＡＤ変換部５３へ、３２００ＭＨｚ、４５０ＭＨｚ、５０ＭＨｚ（ＣＡＬ信号）の信号をダウンコンバータ５２へ出力する。
【００５６】
変調部４９は、内部基準信号発生部４７から出力された信号に対して、振幅変調、周波数変調、ＩＱ変調、パルス変調等の変調を行う。
【００５７】
周波数変換部５０は、変調部４９から出力された信号に対して、周波数変換を行う。
【００５８】
減衰部５１は、測定対象信号として入力されたＲＦ信号を減衰させる。
【００５９】
ダウンコンバータ５２は、減衰部５１から出力されたＲＦ信号の周波数を、復調可能な周波数まで引き下げる。
【００６０】
ＡＤ変換部５３は、測定対象信号として入力されたＩＦ信号、又は、ダウンコンバータ５２から出力された信号（アナログ信号）をデジタル値に変換し、測定結果としてＣＰＵ４１に出力する。
【００６１】
ＤＡ変換部５４は、ＡＤ変換部５３から出力されたデジタル値を外部解析用にＩＦ信号に変換して出力する。
【００６２】
図６に、テスタコントローラ１０からＳＨＦメジャー４０に送信されるコマンドの例を示すとともに、図５の下部に、ＳＨＦメジャー４０の各モジュールに関連するコマンドを示す。
【００６３】
計測モジュール６０，７０は、ＤＵＴ２のＲＦ入出力特性以外の試験を行うためのモジュールである。
ＤＳＰ８０は、デジタル信号処理を行う。
テストヘッド９０は、ＳＨＦソース２０、ＳＨＦメジャー４０、計測モジュール６０，７０、ＤＳＰ８０と接続されており、ＤＵＴ２を接続するためのアダプタである。
【００６４】
次に、ＩＣテスタ１における動作を説明する。ここでは、テスタコントローラ１０からＳＨＦソース２０の制御を行う際のＳＨＦソース２０の動作を例にして説明する。
【００６５】
図７は、ＳＨＦソース２０において実行されるコマンド一括処理を示すフローチャートである。
まず、ＣＰＵ２１により、テスタコントローラ１０から送信された一括処理開始コマンドが通信部２４を介して受信されると（ステップＳ１；Ｙｅｓ）、続いて、テスタコントローラ１０から送信されたＳＨＦソース２０を制御するためのコマンドが通信部２４を介して受信され（ステップＳ２）、受信したコマンドがコマンドバッファ２３１に格納され、コマンドリストが生成される（ステップＳ３）。そして、ＣＰＵ２１により、テスタコントローラ１０から送信された一括処理実行コマンドが通信部２４を介して受信されたか否かが判断される（ステップＳ４）。一括処理実行コマンドが受信されない場合には（ステップＳ４；Ｎｏ）、ステップＳ２〜ステップＳ４の処理が繰り返される。
【００６６】
一括処理実行コマンドが受信された場合には（ステップＳ４；Ｙｅｓ）、ＣＰＵ２１により、コマンドバッファ２３１に格納されているコマンドリストが読み出され、記憶部２２に記憶されているコマンド優先順位リストに基づいて、コマンドリストに含まれる複数のコマンドが優先順位順に並べ替えられる（ステップＳ５）。
【００６７】
次に、ＣＰＵ２１により、優先順位順に並べ替えられた後のコマンドリストの中で重複しているコマンドについては、当該重複しているコマンドのうち何れか１つが残され、他のコマンドは削除される（ステップＳ６）。
【００６８】
次に、ＣＰＵ２１により、重複したコマンドがなくなったコマンドリストに含まれる各コマンドが有効であるか否かが判断される（ステップＳ７）。コマンドリストに有効でないコマンドが含まれる場合には（ステップＳ７；Ｎｏ）、コマンドリスト全体が破棄され、処理が終了する。
【００６９】
コマンドリストに含まれる各コマンドが有効である場合には（ステップＳ７；Ｙｅｓ）、ＣＰＵ２１により、複数のコマンドのコマンド毎に、記憶部２２に記憶されている制御ハード処理デシジョンテーブル（図３参照）から当該コマンドに対応する制御項目が読み出され（ステップＳ８）、複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定され、制御ハード処理デシジョンフラグが設定される（ステップＳ９）。
【００７０】
また、ＣＰＵ２１により、各セトリング待ちについて、そこまでに行わなければならない処理の中のセトリング時間の最大値がセトリング時間として算出される（ステップＳ１０）。
【００７１】
次に、ＣＰＵ２１により、記憶部２２から制御ハード処理デシジョンフラグが読み出され、制御ハード処理デシジョンフラグに従って、各制御対象モジュールに対する制御が行われる（ステップＳ１１）。なお、各制御対象モジュールに対する制御は、処理順番に基づいて行われる。また、コマンドに要求ハード設定値が付されている場合には、要求ハード設定値に基づいて、各制御対象モジュールに対して設定値が設定される。
【００７２】
そして、ステップＳ１０で算出されたセトリング時間に基づいてセトリング待ちが行われ（ステップＳ１２）、コマンド一括処理が終了する。
【００７３】
テスタコントローラ１０からＳＨＦメジャー４０の制御を行う際のＳＨＦメジャー４０の動作については、制御対象モジュールや制御項目が異なるが、ＳＨＦソース２０における処理と同様であるため、説明を省略する。
【００７４】
以上説明したように、本実施の形態によれば、複数のコマンドのうち何れかのコマンドに対応する制御項目については、実行すべき制御項目として決定するので、複数のコマンド間で共通の制御項目については重複して制御を行わずに済む。このように、制御対象モジュールに対する制御を効率よく行うことにより、処理時間の短縮化を図ることができる。また、セトリング時間の重複を回避することができる。
【００７５】
なお、上記実施の形態における記述は、本発明に係るコマンド処理装置の例であり、これに限定されるものではない。コマンド処理装置を構成する各部の細部構成及び細部動作に関しても本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明を適用したＩＣテスタ１の構成図である。
【図２】ＳＨＦソース２０の構成を示すブロック図である。
【図３】ＳＨＦソース２０の制御ハード処理デシジョンテーブルの例である。
【図４】テスタコントローラ１０からＳＨＦソース２０に送信されるコマンドの例である。
【図５】ＳＨＦメジャー４０の構成を示すブロック図である。
【図６】テスタコントローラ１０からＳＨＦメジャー４０に送信されるコマンドの例である。
【図７】ＳＨＦソース２０において実行されるコマンド一括処理を示すフローチャートである。
【図８】従来のＩＣテスタの一部を示す構成図である。
【図９】従来のＵＨＦソース１２０の内部で行われる処理を示すフローチャートである。
【符号の説明】
【００７７】
１  ＩＣテスタ
２  ＤＵＴ
１０  テスタコントローラ
１１  Ethernet
１２  ローカルバス
２０  ＳＨＦソース
２１  ＣＰＵ
２２  記憶部
２３  ＲＡＭ
２３１  コマンドバッファ
２４  通信部
２５  マザーボード
２６  ＲＦマザーボード
２７  内部基準信号発生部
２８  変調部
２９  周波数変換部
３０  レベル制御部
３１  レベル制御部
３２  レベル制御部
３３  減衰部
３４  内部バス
３５，３６  ＰＣＩバス
４０  ＳＨＦメジャー
４１  ＣＰＵ
４２  記憶部
４３  ＲＡＭ
４３１  コマンドバッファ
４４  通信部
４５  マザーボード
４６  ＲＦマザーボード
４７  内部基準信号発生部
４８  信号出力部
４９  変調部
５０  周波数変換部
５１  減衰部
５２  ダウンコンバータ
５３  ＡＤ変換部
５４  ＤＡ変換部
５５  内部バス
５６，５７，５８  ＰＣＩバス
６０，７０  計測モジュール
８０  ＤＳＰ
９０  テストヘッド
１１０  テスタコントローラ
１２０  ＵＨＦソース
１２１  制御部
１２２  通信部
１２３  内部基準信号発生部
１２４  変調部
１２５  レベル制御部
１２６  周波数変換部
１２７  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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