(57)【要約】【課題】半導体装置でリード部分を封止体から部分的に露出させる構成を採用することなく、リード部分からの放熱特性の向上を図る。【解決手段】一枚の導電性フレーム１０上に半導体チップを搭載し、その状態で導電性フレーム１０を折り曲げて、導電性フレーム１０内に半導体チップを内包させる。内包させる際に、半導体チップに形成したソース電極、ドレイン電極、ゲート電極と、導電性フレーム１０とを電気的に接続させ、その後に、導電性フレーム１０と半導体チップとの隙間に樹脂を封止して封止体２０を構成する。封止体２０を構成した後で、導電性フレーム１０を所定位置で切断して、外部接続ソース電極１０ｓ、外部接続ゲート電極１０ｇ、外部接続ドレイン電極１０ｄを形成する。【選択図】図１
2008042007.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴが形成された半導体基板と、
前記半導体基板の主面に形成されたソース電極及びゲート電極と、
前記半導体基板の裏面に形成されたドレイン電極と、
前記ソース電極、前記ゲート電極、前記ドレイン電極とそれぞれ電気的に接続された外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極を含む半導体装置の製造方法であって、
（ａ）導電性フレームを準備する工程と、
（ｂ）前記導電性フレームに前記半導体基板のドレイン電極が対向するように搭載する工程と、
（ｃ）工程（ｂ）の後で、前記半導体基板のソース電極及びゲート電極に導電性フレームが接触するように、導電性フレームの少なくとも２カ所を折り曲げる工程と、
（ｄ）工程（ｃ）の後で、樹脂を注入し、半導体基板を封止する工程と、
（ｅ）工程（ｄ）の後で、導電性フレームの一部を除去し、導電性フレームを第１、第２、第３部分に分割する工程と、を有し、
前記第１、第２、第３部分は、それぞれ外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極となることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間で、前記導電性フレーム上に半田を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記導電性フレームには、前記工程（ｃ）で折り曲げ部に対応する溝が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記半導体基板の２つの側面に、それぞれ外部接続ソース電極、外部接続ドレイン電極が形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記工程（ｅ）の後、前記半導体基板の主面上において、前記外部接続ソース電極と前記外部接続ドレイン電極の間に前記外部接続ゲート電極が配置されることを特徴とする半導体装置の製造方法。
【請求項６】
ＭＯＳＦＥＴが形成された半導体基板と、
前記半導体基板の主面に形成されたソース電極及びゲート電極と、
前記半導体基板の裏面に形成されたドレイン電極と、
前記ソース電極、前記ゲート電極、前記ドレイン電極とそれぞれ電気的に接続された外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極を含む半導体装置の製造方法であって、
（ａ）導電性フレームを準備する工程と、
（ｂ）前記導電性フレームに、複数の前記半導体基板を、前記半導体基板のドレイン電極が対向するように搭載する工程と、
（ｃ）工程（ｂ）の後で、前記複数の半導体基板の前記ソース電極及びゲート電極に、前記導電性フレームが接触するように、前記導電性フレームの少なくとも２カ所を折り曲げる工程と、
（ｄ）工程（ｃ）の後で、樹脂を注入し、前記半導体基板を封止する工程と、
（ｅ）工程（ｄ）の後で、前記導電性フレームの一部を除去し、前記導電性フレームを第１、第２、第３導部分に分割する工程と、
（ｆ）工程（ｅ）の後で、複数の半導体チップを分離するように、前記導電性フレームの第１、第２、第３部分及び樹脂を切断する工程と、を有し、
前記工程（ｆ）の後で、前記導電性フレームの第１、第２、第３部分は複数の半導体基板のそれぞれの外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極となることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間で、前記導電性フレーム上に半田を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記導電性フレームの平面は矩形形状を有し、
前記工程（ｂ）において、前記導電性フレームの長辺に平行な方向に複数の半導体基板を配列することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記工程（ｃ）において、導電性フレームの長辺に平行に折り曲げることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記折り曲げ部に対応した位置に溝を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６記載の半導体装置の製造方法において、
前記半導体基板の２つの側面に、それぞれ前記外部接続ソース電極、前記外部接続ドレイン電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６記載の半導体装置の製造方法において、
前記工程（ｆ）の後、前記半導体基板の主面上において、前記外部接続ソース電極と前記外部接続ドレイン電極の間に前記外部接続ゲート電極が配置されることを特徴とする半導体装置の製造方法。
【請求項１３】
第１ＭＯＳＦＥＴが形成された第１半導体基板と、
第２ＭＯＳＦＥＴが形成された第２半導体基板と、
前記第１半導体基板の主面に形成された第１ソース電極及び第１ゲート電極と、
前記第２半導体基板の主面に形成された第２ソース電極及び第２ゲート電極と、
前記第１半導体基板の裏面に形成された第１ドレイン電極と、
前記第２半導体基板の裏面に形成された第２ドレイン電極と、
前記ソース電極、ゲート電極、ドレイン電極とそれぞれ電気的に接続された外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極を含む半導体装置の製造方法であって、
（ａ）導電性フレームを準備する工程と、
（ｂ）前記導電性フレームに前記第１半導体基板の第１ドレイン電極が対向するように搭載する工程と、
（ｃ）前記導電性フレームに前記第２半導体基板の第２ドレイン電極が対向するように搭載する工程と、
（ｄ）工程（ｃ）の後で、前記半導体基板の第１ソース電極及び第１ゲート電極、第２ソース及び第２ゲート電極に前記導電性フレームが接触するように、前記導電性フレームの少なくとも２カ所を折り曲げる工程と、
（ｅ）工程（ｄ）の後で、樹脂を注入し、前記半導体基板を封止する工程と、
（ｆ）工程（ｅ）の後で、前記導電性フレームの一部を除去し、前記導電性フレームを３分割する工程と、
（ｇ）工程（ｆ）の後で、３分割された前記導電性フレームをそれぞれ２分割することで、第１部分から第６部分迄に分割する工程と、を有し、
前記工程（ｇ）の後で、前記第１、第２、第３部分は、それぞれ第１外部接続ソース電極、第１外部接続ゲート電極、第１外部接続ドレイン電極となり、前記第４、第５、第６部分は、それぞれ第２外部接続ソース電極、第２外部接続ゲート電極、第２外部接続ドレイン電極となることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記工程（ｆ）と工程（ｇ）での導電性フレームの分割方向は直交していることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記第１半導体基板の２つの側面にそれぞれ前記第１外部接続ソース電極、前記第１外部接続ドレイン電極が形成され、
前記第２半導体基板の２つの側面にそれぞれ前記第２外部接続ソース電極、前記第２外部接続ドレイン電極が形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
ＭＯＳＦＥＴが形成された半導体基板と、
前記半導体基板の主面に形成されたソース電極及びゲート電極と、
前記半導体基板の裏面に形成されたドレイン電極と、
前記半導体基板を封止する樹脂と、
前記ソース電極、前記ゲート電極、前記ドレイン電極とそれぞれ電気的に接続された外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極を有し、
前記外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極は樹脂を囲うように配置されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載半導体装置において、
前記外部接続ソース電極、前記外部接続ゲート電極は半導体基板の主面の上方に配置され、
前記外部接続ドレイン電極は半導体基板の裏面の下方に配置されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記外部接続ソース電極は半導体基板の第１側面に対向するように配置され、
前記外部接続ドレイン電極は半導体基板の前記第１側面と平行な第２側面にも対向するように配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記半導体基板の主面上において、前記外部接続ソース電極と前記外部接続ドレイン電極の間に前記外部接続ゲート電極が配置されていることを特徴とする半導体装置。
【請求項２０】
請求項１６記載の半導体装置において、
前記外部接続ソース電極、前記外部接続ドレイン電極には溝が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１６記載の半導体装置において、
前記外部接続ソース電極、前記外部接続ゲート電極、前記外部接続ドレイン電極は同一材質で形成されていることを特徴とする半導体装置。
【請求項２２】
ＭＯＳＦＥＴが形成された半導体基板と、
前記半導体基板の主面に形成されたソース電極及びゲート電極と、
前記半導体基板の裏面に形成されたドレイン電極と、
前記半導体基板を封止する樹脂と、
前記ソース電極、前記ゲート電極、前記ドレイン電極とそれぞれ電気的に接続された外部接続ソース電極、外部接続ゲート電極、外部接続ドレイン電極を有し、
前記外部接続ソース電極は、半導体基板の主面、裏面、第１側面にそれぞれ対向するように配置され、
前記外部接続ドレイン電極は主面、裏面、および第１側面と平行な第２側面にそれぞれ対向するように配置され、
前記外部接続ゲート電極は、前記半導体基板の主面上において、前記外部接続ソース電極、前記外部接続ドレイン電極の間に配置されていることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、
前記外部接続ソース電極、前記外部接続ドレイン電極には溝が形成されていることを特徴とする半導体装置。
【請求項２４】
請求項２２記載の半導体装置において、
前記外部接続ゲート電極の平面形状は矩形形状を有し、
前記外部接続ゲート電極の長辺方向は、半導体基板の第１、第２側面と平行に配置されていることを特徴とする半導体装置。
【請求項２５】
請求項２２記載の半導体装置において、
前記外部接続ソース電極、前記外部接続ゲート電極、前記外部接続ドレイン電極は同一材質で形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の技術に関し、特に、大電流の処理等で良好な放熱特性が求められる構成に適用して有効な技術である。
【背景技術】
【０００２】
以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
半導体装置には、パワーＭＯＳ等と呼ばれる大電流処理に使用されるものがある。かかる半導体装置では、大電流を扱うに際して発生する大量の熱を、如何に効率的に外部に逃がすかがその構成上求められている。
【０００４】
放熱構造としては、半導体チップを接続する導電性フレームであるリードフレームが用いられているが、リードフレームは構成上半導体チップの樹脂封止によりその大部分が封止されているため、放熱効率という観点からは十分な構成とは言えなかった。
【０００５】
このような中、特許文献１の図１７には、リード端子を封止筐体の側面から出し、その上面側は封止筐体から露出させることで、広い放熱面積を確保したパッケージの構成が提案されている。
【０００６】
また、特許文献２で、例えば図４７に示すように、封止体の上下両面からリードを露出させるとともに、さらに略方形状の封止体の３方の側面からヘッダ部分も露出させて、より高い放熱特性を確保する構成が開示されている。
【特許文献１】特開２０００−２２３６３４号公報
【特許文献２】特開２００４−２６６０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記放熱構造の技術では、未だ以下の課題があることを本発明者は見出した。
【０００８】
すなわち、リード部分を封止体の外部に露出させるについては、リード部分の封止体からの抜け防止についても注意する必要があり、闇雲に放熱面積の向上を図って露出面積の拡大を行うことはできない。
【０００９】
一方、リード部分の組立においては、各リードはそれぞれ電気的に独立させられているため、それぞれ切り離された状態でリード部分を組み立てていた。かかる組立では、個々に独立した複数のリード部分を接続するので、その分手間がかかっていた。
【００１０】
さらには、かかるリード部分の接続に際しては、封止体から露出させる部分を形成するためには、リード部分の正確な位置決めが必要となり、精度の高い位置決め技術が要求されることとなり、工数のさらなる増加に繋がっていた。このようにリード部分を封止体から露出させる構成では、放熱特性を向上させるにはかなりの手間がかかることとなる。
【００１１】
本発明の目的は、半導体装置において、リード部分を封止体から部分的に露出させる構成を採用することなく、リード部分からの放熱特性の向上を図ることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、導電性フレームを折り曲げて、折り曲げ内部に半導体チップを入れ、さらにその内部に樹脂を充填して、後に導電性フレームをカットすることで電極分離を行うようにした。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
本発明では、導電性フレームを折り曲げて、折り曲げ内部に半導体チップを入れ、さらにその内部に樹脂を充填し、その後に導電性フレームをカットすることで、電極分離を行う構成を採用しているので、半導体チップの外周部にリード部分が完全に露出した構成となり、さらなる放熱性の向上を図ることができる。
【００１７】
本発明では、導電性フレームを折り曲げて、折り曲げ内部に半導体チップを入れ、さらにその内部に樹脂を充填する構成を採用しているので、折り曲げ内部の周面がリード部との接触に利用することができ、リード部の封止体からの抜け等の防止が図れる。
【００１８】
本発明では、導電性フレームを折り曲げて、折り曲げ内部に半導体チップを入れ、さらにその内部に樹脂を充填する構成を採用しているので、個々のリード部を独立に精度高く位置決めする等の手間が省ける。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の説明で使用する断面図では、図示を見易くするため、ハッチングを省く場合もある。
【００２０】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にあるものである。
【００２１】
本発明は半導体装置等の技術に関し、これまでには無い構成をパッケージ構造に採用したものである。本発明は、半導体装置として、及び半導体装置の製造方法として、極めてユニークで新規な技術である。
【００２２】
これまでは、半導体チップのソース電極等の電極と、実装基板等への電気的接続に際して使用する外部接続電極としてのリード部分との接続は、導電性フレームのリード部分をそれぞれ個々に切り離した状態で行われていた。しかし、本発明では、個々のリード部分が繋げられた一枚のリードフレームである導電性フレームをそのまま用いて、上記接続を行うものである。
【００２３】
すなわち、一枚の導電性フレーム（リードフレーム）を折り曲げ、その折り曲げの際に所定箇所で半導体チップの電極部分との接続を行う。その後、折り曲げを完成させて、半導体チップの周囲を導電性フレームで囲んだ状態にし、その内部に樹脂を充填して封止する。樹脂の硬化後、半導体チップの外周面を囲むように形成した導電性フレームを所定部分でカットし、半導体チップのソース電極等の個々の電極と接続した外部接続電極を形成するものである。
【００２４】
（実施の形態１）
図１は、本発明の一実施の形態の半導体装置の全体構成を模式的に示す斜視図である。図２（ａ）は図１に示す半導体装置を矢視Ａ方向で示す上面から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図１の矢視Ｂ方向で示す下面から見た場合の様子を模式的に示す平面図である。
【００２５】
本実施の形態で説明する半導体装置１００ａ（１００）では、図１に示すように、導電性フレーム１０で構成された外部接続電極が設けられている。外部接続電極は、外部接続ソース電極１０ｓ、外部接続ゲート電極１０ｇ、外部接続ドレイン電極１０ｄに構成され、半導体装置１００ａの外表面を囲むように設けられている。
【００２６】
図１に示す場合には、略直方体状に形成された半導体装置１００ａの上面ａ、側面ｂ、ｃ、下面ｄの４面を囲むように導電性フレーム１０が折り曲げられ、巻き付けられた状態で設けられている。かかる導電性フレーム１０の一部をカットすることで、外部接続ソース電極１０ｓ、外部接続ゲート電極１０ｇ、外部接続ドレイン電極１０ｄがそれぞれ形成されている。
【００２７】
すなわち、外部接続ソース電極１０ｓは、図１に示すように、上面ａの一部、側面ｃの全面、下面ｄの一部を、連続的に囲むように設けられている。このように３方の面を連続的に囲むように設けられた外部接続ソース電極１０ｓは、上面ａ側を覆う部分が、下面ｄ側を覆う部分よりも面積が大きくなるように設定されている。
【００２８】
同様に、外部接続ドレイン電極１０ｄも、下面ｄの一部、側面ｂの全面、上面ａの一部を、連続的に３方の面から囲むように設けられている。外部接続ドレイン電極１０ｄは、外部接続ソース電極１０ａとは反対に、上面ａを覆う部分の面積が、下面ｄを覆う面積よりも小さくなるように設定されている。
【００２９】
一方、外部接続ゲート電極１０ｇは上面ａの上にのみ形成され、外部接続ソース電極１０ｓ、外部接続ドレイン電極１０ｄの間に設けられている。かかる外部接続ゲート電極１０ｇは、図１、２（ａ）に示すように、直線状に形成されている。
【００３０】
図１、２（ａ）に示すように、上面ａ側には、封止体２０が２本見えており、その間に外部接続ゲート電極１０ｇが形成されている。また、かかる２本の封止体２０を挟んで両側に、外部接続ソース電極１０ｓ、外部接続ドレイン電極１０ｄの端が対峙している。一方、下面ｄ側は、図２（ｃ）に示すように、１本の封止体２０を挟んで、外部接続ソース電極１０ｓと外部接続ドレイン電極１０ｄとが対峙させられている。
【００３１】
また、図１に示すように、外部接続電極で囲まれていない側面ｅ、ｆ側には、封止体２０の樹脂面が見え、導電性フレーム１０により囲まれている様子が確認できる。
【００３２】
かかる構成の半導体装置１００ａでは、半導体チップ３０は、図２（ｂ）の断面図に示すように、外表面を囲む導電性フレーム１０の内側に設けられている。すなわち、半導体チップ３０は、その周囲が導電性フレーム１０からなる外部接続ソース電極１０ｓ、外部接続ゲート電極１０ｇ、外部接続ドレイン電極１０ｄに囲まれた状態に内包されている。
【００３３】
かかる状態で、外部接続ソース電極１０ｓは、半導体チップ３０の主面に形成されたソース電極３０ｓと電気的に接続されている。同様に、外部接続ゲート電極１０ｇも、半導体チップ３０の主面に形成されたゲート電極３０ｇと電気的に接続されている。外部接続ドレイン電極１０ｄは、半導体チップ３０の主面とは反対側の裏面に形成されたドレイン電極３０ｄと電気的に接続されている。かかる電気的接続には、例えば半田３１が使用されている。
【００３４】
このように半導体チップ３０の主面に形成されたソース電極３０ｓ、ゲート電極３０ｇ、裏面に形成されたドレイン電極３０ｄが、それぞれ対応する外部接続電極に接続された状態で、樹脂により上記接続部分以外の部分が封止され、封止体２０が形成されている。
【００３５】
尚、「主面」とは、本明細書では、半導体チップを構成する半導体基板の素子形成面を言うものとする。また、「裏面」と言う場合には、「主面」とは反対側の半導体基板の裏面側を言うものとする。
【００３６】
かかる半導体装置１００ａでは、図１に示すように、表面ａ側が、実装面となる。すなわち、外部接続ソース電極１０ｓ、外部接続ゲート電極１０ｄ面側が、実装基板等への実装に際して接続されるのである。
【００３７】
図３には、半導体装置１００ａを実装した様子を模式的に示した。実装に際しては、半導体装置１００ａでは、側面ｂ、ｃの全面が外部接続ソース電極１０ｓ、外部接続ドレイン電極１０ｄで覆われているため、かかる構成を利用して、実装半田３２のフィレット３２ａを大きく形成することができる。そのため、実装基板４０との半田接続が、フィレット形成ができない場合、あるいは小さいフィレット形成しかできない場合に比べて、より強固にすることができるのである。
【００３８】
また、半導体装置１００ａの実装に際しては、上記の如く、側面ｂ、ｃ側に実装半田３２のフィレット３２ａを大きく形成できることにより、実装に際しての半田がなされているかの確認を、実装基板４０の上面から目視確認することもできるのである。近年の面実装タイプのパッケージでは、半田接続部分はチップ裏面に隠れてしまうため、かかる実装時の半田確認が行えないが、本実施の形態の半導体装置１００ａではその確認が容易に行えるのである。
【００３９】
かかる構成の半導体装置１００ａについては、例えば、図４（ａ）のようなモデルを設定して、図４（ｂ）に示すこれまでの半導体装置２００と比較して、その過渡熱抵抗、及び実装信頼性を比較検討した。
【００４０】
すなわち、図４（ａ）に示すモデルでは、上記説明の外表面を導電性フレーム１０の外部接続電極で囲んだ構成の半導体装置１００ａを実装基板４０に対してフィレット３２ａを設けて、実装半田３２で実装した場合を想定した。かかる構成の半導体装置１００ａは、３ｍｍ角に形成され、縦５０ｍｍ×横３０ｍｍ×厚さ１．２ｍｍ厚の実装基板４０にＰｂ６０Ｓｎを用いて搭載した。
【００４１】
実装基板４０の上記半導体装置１００ａの搭載部は、厚さ３５μｍの銅膜で構成し、かかる１層目に対して２層目、３層目もそれぞれ全面に３５μｍの銅膜とした場合を想定した。
【００４２】
一方、対照として、図４（ｂ）に示すように、これまでの構成の半導体装置２００を、上記と同じ導電性フレーム１０を用いて外部接続ソース電極２００ｓ、外部接続ゲート電極２００ｇ、外部接続ドレイン電極２００ｄを個別に組み付け作成した場合を想定した。レジンには上記と同じレジンを使用し、チップサイズも上記と同サイズに構成し、同じ実装半田３２を用いて同じ実装基板４０に搭載した場合を想定した。但し、実装に際しては、フィレット３２ａは形成していない場合を想定した。
【００４３】
かかる状態で、図４（ａ）に示す構成と、図４（ｂ）に示す構成とでは、その過渡熱抵抗値は、図５に示すように、最大で約１３％も減少することが熱解析によって確認された。フィレット３２ａにより熱容量が増大し、その結果、放熱特性が向上しているのである。尚、解析条件は、自然対流条件で、環境温度を２０℃、発熱量を１Ｗ、解析時間を０〜１０秒として行った。
【００４４】
このように本発明の構成では、側面を外部接続ソース電極１０ｓ、外部接続ドレイン電極１０ｄで全面を覆う構成を採用しているため、十分に大きなフィレット３２ａの構成が行え、その分、フィレット３２ａが小さいかあるは全く形成されない構成に比べて、格段に放熱特性の改善が見られることが確認された。
【００４５】
さらに、実装部の実装はんだ疲労寿命について検証するために、応力解析を行い、はんだに発生する相当塑性ひずみ分布を求めた。使用した半導体装置１００ａ、２００には、導電性フレーム１０としては銅を使用し、実装基板４０には、一辺が６０ｍｍで板厚１．６ｍｍのものを使用した。使用した実装半田３２は、上記と同様のものを使用した。
【００４６】
解析条件は、２次元一般化ひずみとし、解析温度は、１２５℃から−５５℃の温度サイクルとした。各半導体装置の実装半田部分における最大ひずみ発生箇所ＡおよびＢ（分かり易いように図中に丸で囲んで示す）を図６および７に示す。どちらの場合も、最大ひずみ発生箇所は、ドレイン電極１０ｄと実装基板４０を接続する実装半田３２部の端部である。
【００４７】
また、最大ひずみ値は、図７に示す半導体装置２００の場合、約１．０％であるのに対し、図６に示す半導体装置１００ａの場合、約０．６％に減少する。これは、半導体装置１００ａの場合は、フィレット３２ａが設けられているので、ドレイン電極１０ｄと実装基板４０の接続面積が増加し、実装半田部分にかかる負担が減少するためである。
【００４８】
かかる結果を踏まえて、下記に式で示すManson-Coffin則を用いて、かかる実装半田部分の最大ひずみ発生箇所Ａ、Ｂの寿命比を算出すると、図４（ｂ）に示す最大ひずみ発生箇所Ｂの寿命を１とすると、図４（ａ）に示す構成の方では、図４（ｂ）に示す構成の場合よりも約３．３倍も接続寿命が長くなることが確認された。これは、フィレット３２ａの形成により、ひずみ集中が緩和されるためと推察される。
【００４９】
尚、ここで言う「寿命」とは、実装半田におけるき裂発生寿命のことを言うものとする。
【００５０】
【数１】
2008042007.tif 000003
ここで、Δεpeqは相当塑性ひずみ値、Ｎfは寿命回数、Ｃは定数である。
【００５１】
かかる構成の半導体装置１００ａの製造方法について、以下説明する。特にそのパッケージ部分の構成について詳細に説明する。
【００５２】
本実施の形態の半導体装置１００ａの製造に際しては、例えば、図８（ａ）に示すような導電性フレーム１０を使用する。図８（ａ）に示す場合には、１個の半導体装置１００ａに対応したフレーム部分が連接された複数個取り用に構成されている。
【００５３】
かかる導電性フレーム１０は、一枚構成になっており、所定箇所で折り曲げができるようになっている。例えば、所定箇所に折り曲げ部１１が構成され、かかる折り曲げ部１１には、図８（ｂ）に示すように、例えば溝１１ａ、１１ｂ、１１ｃ、１１ｄが設けられ、確実に且つ容易に折り曲げが行えるようになっている。
【００５４】
また、かかる構成の導電性フレーム１０には、切断部１２が設けられ、折り曲げを形成した後で、切断部１２に沿って導電性フレーム１０を切断することで、外部接続電極の分離形成が行えるようになっている。例えば、切断部１２は、図８（ｂ）に示すように、切り離しが行い易いように薄肉部１２ａ、１２ｂに構成されている。尚、図８（ｂ）は、図８（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図である。
【００５５】
半導体装置１００ａの製造方法は、例えば、図９に示すようなフロー図で示される。すなわち、ステップＳ１００で、上記のように構成した導電性フレーム１０を用意し、かかる導電性フレーム１０の所定の領域に半田３１を塗布する。かかるステップＳ１００の半田塗布では、図１０（ａ）、（ｂ）に示すように、マスク５０を用いて、所定の領域に半田３１を塗布する。かかる作業は、例えば、半田ペースト３１ａを印刷塗布して行えばよい。
【００５６】
図１０（ａ）に示すように、半導体チップ３０のゲート電極３０ｇに対応する領域１３ｇと、ドレイン電極３０ｄに対応する領域１３ｄと、ソース電極３０ｓに対応する領域１３ｓとに、それぞれ半田３１を塗布する。
【００５７】
その後ステップＳ２００で、半田３１を塗布した導電性フレーム１０を折り曲げる。かかる折り曲げに際しては、図１１（ａ）に示すように、折り曲げ装置６０等を用いて自動で行えばよい。かかる折り曲げ装置６０は、図１１（ａ）にその主要部の構成を模式的に示すように、左右に２基の回転ロール６１を有し、別体に構成された上型６２と下型６３とを備えている。
【００５８】
かかる下型６３上には、半田３１を塗布した導電性フレーム１０を置くことができるようになっている。例えば、下型６３は導電性フレーム１０を、半田３１の塗布面を上向きにして水平に載せることができるようになっている。一方、上型６２は、下型６３とは別体に構成され、下型６３とは別に移動できるように構成されている。
【００５９】
下型６３上に、導電性フレーム１０の半田塗布面を上にして置く際には、邪魔にならない位置に上型６２を移動させて待機させておくことができる。このようにして、下型６３上に、導電性フレーム１０を置いた後に、上型６２を導電性フレーム１０上に移動して下型６３と挟むようにしてセットすることができるようになっている。
【００６０】
かかる上型６２には、上記セットに際して、ステップＳ１００で塗布した半田３１部分を避けることができるように凹部６２ａが設けられている。そのため、上型６２を導電性フレーム１０上に置いた状態でも、半田３１に接触することはない。
【００６１】
かかる上型６２を導電性フレーム１０上に置いてセットした状態では、上型６２の下側両端部６２ｂは、導電性フレーム１０の折り曲げ部１１に位置させられるように構成されている。そのため、かかる上型６２に沿って折り曲げることで、折り曲げ部１１で正確に折り曲げが行える。かかる下側両端部６２ｂは、上すぼまりの形状に形成されている。
【００６２】
このように上型６２と下型６３とで挟まれた導電性フレーム１０は、その後、図１１（ａ）に示すように折り曲げる。すなわち、上記のようにセットした状態で、左右の回転ロール６１を、下型６３の両端側に待機させた状態から、導電性フレーム１０を下から押し上げるように移動させることで導電性フレーム１０の折り曲げを行う。
【００６３】
かかる折り曲げでは、回転ロール６１は、上型６２の上すぼまりに形成した下側両端部６２ｂ面に、導電性フレーム１０を押しつけるようにして行う。このようにして、図９に示すステップＳ２００に示す第一の折り曲げを行う。
【００６４】
図１１（ａ）に示す場合には、かかる第一の折り曲げに際しては、導電性フレーム１０の両端側にある折り曲げ部１１の溝１１ａ、１１ｄで行う。かかる第一の折り曲げでは、上記の如く上型６２の下側両端部６２ｂは上すぼまりに形成されているため、図１１（ａ）に示すように、導電性フレーム１０の溝１１ａ、１１ｄでの折り曲げは、少し深めに行われる。すなわち、折り曲げ角度θが、９０度未満になるように折り曲げられる。
【００６５】
その後、図１１（ｂ）に示すように、回転ロール６１を外した時点で、導電性フレーム１０は、スプリングバックにより戻って折り曲げ角度θが９０度になり、折り曲げが完成するように構成されている。図中は、点線で折り曲げ角度θが９０°未満になっている場合を示した。
【００６６】
尚、上型６２、下型６３は、複数個取り用に構成された図８（ａ）に示す導電性フレーム１０を折り曲げるためには、図８（ａ）に示す導電性フレーム１０の折り曲げ方向に対して直交する方向に、すなわち導電性フレーム１０を横断する方向の長さに構成しておけばよい。
【００６７】
また、回転ロール６１は、複数個の半導体装置１００ａに対応したフレーム部分の曲げが行えるように、それに合わせた数の回転ロール６１が独立して設けられている。すなわち、回転ロール６１は、図８（ａ）に示すように、導電性フレーム１０が個々の半導体装置１００ａ毎に、間に離間部分Ｓを介して連接された構成となっているため、この離間部分Ｓに対応してローラ間隔をあけて、独立に構成されている。
【００６８】
かかる構成の回転ロール６１が、折り曲げに際しては、複数同期して回転することで、複数個の半導体装置１００ａに対応したフレームの曲げが行えるように構成されている。
【００６９】
その後は、図９に示すステップＳ３００で、半導体チップ３０の導電性フレーム１０への搭載を行う。すなわち、ステップＳ２００で第一の折り曲げを行い、その一部を折り曲げた導電性フレーム１０のドレイン電極に対応する領域１３ｄ上に塗布した半田３１上に、個片化した半導体チップ３０の半導体基板をコレット７１で搬送し、図１２に示すように、半導体基板の裏面側をダイボンディングして搭載を完成させる。
【００７０】
このようにして半導体チップ３０を導電性フレーム１０にダイボンディングすることで、半導体チップ３０の半導体基板裏面側に形成したドレイン電極３０ｄと導電性フレーム１０とは、電気的に接続されることとなる。その後、図９に示すステップＳ４００で、半導体チップ３０の半導体基板主面側に形成したソース電極３０ｓの上、及びゲート電極３０ｇの上に、図１３に示すように、ダイボンド材３３を塗布する。
【００７１】
ダイボンド材３３の塗布後、図９に示すステップＳ５００で、図１４（ａ）に示すように、導電性フレーム１０の第二の折り曲げを行う。かかる第二の折り曲げでは、下型６３とは別の下型６４を用いて導電性フレーム１０の折り曲げ部１１の溝１１ｂ、１１ｃ箇所で行う。下型６４は、図１４（ａ）に示すように、下型６３の導電性フレーム１０の設置面より短く、回転ロール６１が、溝１１ｂ、１１ｃの裏面箇所に当接できるように構成されている。
【００７２】
回転ロール６１で折り曲げた状態で、図１４（ｂ）に示すように、上型６２とは別の上型６５により導電性フレーム１０の上面を押さえ、その状態で側面を回転ロール６１で上下させながら均すようにして、折り曲げを完成する。
【００７３】
その後、図９に示すステップＳ６００で、導電性フレーム１０を折り曲げた状態を維持しながら、図１５に示すようにダイボンド材３３を熱溶融させ、その後に硬化させることで接続を完成させる。このようにして、半導体チップ３０の主面側に形成されたソース電極３０ｓ、ゲート電極３０ｇとは、導電性フレーム１０に電気的に接続されることとなる。
【００７４】
かかる構成の半導体装置１００ａでは、上記ステップＳ１００〜Ｓ６００迄で、半導体チップ３０の周囲は、所要の外部接続電極と電気的に接続させた状態で囲まれることとなる。その後、図９に示すステップＳ７００で、モールドを行う。
【００７５】
モールドに際しては、図１６（ａ）に示すように、金型６６を用いて行う。すなわち、例えば、下型６６ａに、半導体チップ３０のドレイン電極３０ｄ側を上方に向けた状態で納め、その状態で上型６６ｂで蓋をする。その後に、横方向から樹脂を注入して、図１６（ｂ）に示すように、封止樹脂を硬化させて封止体２０を形成する。
【００７６】
図１７（ａ）、（ｂ）には、モールド終了後の半導体装置１００ａの斜視図を示す。図１７（ａ）に示す場合には、半導体装置１００ａの下面ｂ側を上方に向けた状態を示し、（ｂ）に示す場合には、半導体装置１００ａの上面ａ側を上方に向けた状態を示している。
【００７７】
その後、図９に示すステップＳ８００に示すように、電極分離を行ってパッケージの完成となる。すなわち、図１８（ａ）、（ｂ）に示すように、回転するブレード７２で、導電性フレーム１０に設けた切断部１２ｂに沿って切断する。かかる切断部１２ｂにより、導電性フレーム１０を一部カットすることで、外部接続ソース電極１０ｓと外部接続ドレイン電極１０ｄの分離が行える。
【００７８】
導電性フレーム１０は、例えば、図８（ｂ）に示すように、端部１４ａ、１４ｂが形成され、かかる端部１４ａ、１４ｂは、折り曲げ完成後には、上面ａ側で互いに離された状態で対峙させられており、導電性フレーム１０は完全なループ状には形成されていない。そこで、上記のように、導電性フレーム１０を薄肉部１２ｂの切断部でカットするだけで、外部接続ソース電極１０ｓと外部接続ドレイン電極１０ｄの分離が行えるのである。
【００７９】
その後、図１９（ａ）、（ｂ）に示すように、切断部１２ａに沿ってブレード７２で切断することで、外部接続ドレイン電極１０ｄと外部接続ゲート電極１０ｇとの分離を行う。このようにして導電性フレーム１０の端部１４ａが、切断部１２ａで切断されて外部接続ドレイン電極１０ｄから分離されることで、外部接続ゲート電極１０ｇを形成することができる。
【００８０】
併せて、図２０（ａ）に示すように、ブレード７２で、導電性フレーム１０の先に切断した切断部１２に対して交差する方向に切断して、個片化する。図２０（ａ）に示す場合には、導電性フレーム１０の長辺方向に交差するように、すなわち直交する方向で切断して個片化する場合を示している。
【００８１】
かかる個片化の切断に際しては、図２０（ａ）に示すように、ブレード７２が導電性フレーム１０側にかかるようにして切断することで、図２０（ｂ）に示すように個片化することができる。すなわち、側面ｅ、ｆ側に封止体２０が外部接続電極で囲まれた構成が見える状態の図１に示す構成の半導体装置１００ａを製造することができるのである。
【００８２】
かかるステップＳ８００における切断では、図２１（ａ）、（ｂ）に示すように、封止体２０のレジン部で、導電性フレーム１０の長辺に直交するように切断しても構わない。このように切断すれば、側面ｅ、ｆ側の全面が樹脂で封止された半導体装置１００ｂに個片化することができる。かかる構成の半導体装置１００ｂは、側面ｅ、ｆが樹脂で封止されて絶縁性が確保されているため、例えば、半導体装置１００ａに比べて、側面ｅ、ｆ側を接近させた状態で実装させることができる。
【００８３】
図２２には、かかる個片化で製造することができる半導体装置１００ｂの斜視図を模式的に示した。図２３（ａ）には図２２の半導体装置１００ｂを、矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）の平面図のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図２２の半導体装置１００ｂを矢視Ｂ方向から見た場合の様子を模式的に示す平面図である。
【００８４】
すなわち、本発明の製造方法によれば、図９に示すステップＳ８００での切断状況を変えることで、異なる種類のパッケージ構成の半導体装置１００ａ、１００ｂを製造することができるのである。
【００８５】
尚、上記説明では、導電性フレーム１０を複数個取りが可能な構成のものを使用したが、一個取り用に構成して、モールドも一個ずつ独立して行うようにしても一向に構わない。
【００８６】
上記のように構成された半導体装置１００（１００ａ、１００ｂ）は、実装に際しては、例えば、図２４に示すように使用される。複数の半導体装置１００は、図２４に示すように、それぞれの外部接続ソース電極１０ｓ、外部接続ゲート電極１０ｇ、外部接続ドレイン電極１０ｄは、実装基板４０上の対応電極パッド上に実装半田３２で電気的に接続されている。
【００８７】
一方、半導体装置１００の実装面側とは反対側の上面側は、絶縁シート４１を介して、放熱フィン４２を設けた放熱機構４３に接続されている。かかる構成では、放熱機構４３に接続する面は、例えば先の図２（ｂ）に示すように、広い面積に構成された外部接続ドレイン電極１０ｄ、外部接続ソース電極１０ｓの導電性フレーム１０であるため、極めて有効に熱を放熱機構４３に逃がすことができる構成となっている。
【００８８】
このようにして、半導体チップ３０の周囲を導電性フレーム１０からなる外部接続電極で囲んで、その放熱特性を向上させた半導体装置１００の構成が、有効に機能するように実装されることとなる。
【００８９】
かかる構成の半導体装置１００（１００ａ、１００ｂ）では、例えば、半導体チップ３０としては、半導体基板の主面に構成された素子として、例えば、図２５にその断面図を示すパワーＭＯＳＦＥＴに構成しておけばよい。
【００９０】
本実施の形態で説明するパワーＭＯＳＦＥＴは、図２５に示すように、ｎ型の導電型を有するｎ＋型単結晶シリコン基板１０１Ａの主面側に、ｎ型の導電型を有する不純物（例えば、リン）がドープされたｎ−型単結晶シリコン層１０１Ｂをエピタキシャル成長させた半導体基板１０１が使用されている。
【００９１】
かかる半導体基板１０１は、パワーＭＯＳＦＥＴの活性セルが形成される活性セル領域ＡＣＡ、不活性セルが形成される不活性セル領域ＮＣＡ、パワーＭＯＳＦＥＴのゲート電極と電気的に接続する配線が形成されるゲート配線領域ＧＬＡを有している。
【００９２】
尚、ｎ＋型単結晶シリコン基板１０１Ａおよびｎ−型単結晶シリコン層１０１Ｂは、パワーＭＯＳＦＥＴのドレイン領域となる。
【００９３】
かかるｎ−型単結晶シリコン層１０１Ｂの主面には、熱酸化により酸化シリコン膜１０３が形成される。さらに、この酸化シリコン膜１０３及びｎ−型単結晶シリコン層１０１Ｂはエッチングされて、活性セル領域ＡＣＡ及び不活性セル領域ＮＣＡに溝１０４が形成され、ゲート配線領域ＧＬＡには溝１０５が形成される。
【００９４】
また、基板に熱酸化処理を施すことにより、溝１０４、１０５の側壁および底部には、半導体基板１０１の熱酸化処理により酸化シリコン膜１０６が形成され、パワーＭＯＳＦＥＴのゲート絶縁膜となる。次に、例えば、リンがドープされた多結晶シリコン膜を溝１０４、１０５の内部を含む酸化シリコン膜１０３上に堆積し、その多結晶シリコン膜で溝１０４、１０５を埋め込む。
【００９５】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝１０４、１０５内に残し、溝１０４内にパワーＭＯＳＦＥＴのゲート電極１０７を形成する。併せて、溝１０５内には、ゲート引き出し電極１０８を形成する。さらに、酸化シリコン膜１０３をエッチングし、不要な酸化シリコン膜１０３を除去することによって、残った酸化シリコン膜１０３からフィールド絶縁膜１０３Ａを形成する。
【００９６】
その後、ｎ−型単結晶シリコン層１０１Ｂの表面に酸化シリコン膜１０９を堆積する。続いて、ｐ型（第２導電型）の導電型を有する不純物イオン、例えばＢ（ホウ素）を所定の濃度（第１不純物濃度）でｎ−型単結晶シリコン層１０１Ｂに導入し、半導体基板１０１を熱処理することでその不純物イオンを拡散させ、活性セル領域ＡＣＡにｐ−型半導体領域１１１を形成する。
【００９７】
かかるｐ−型半導体領域１１１は、パワーＭＯＳＦＥＴ形成後においてパワーＭＯＳＦＥＴのチャネル層となる。ｐ−型半導体領域１１１は、端部がゲート引き出し電極１０８の形成された溝１０５の側壁に達するように形成され、さらに溝１０４、１０５の低部に達しない深さで形成されている。
【００９８】
続いて、ｎ型の導電型を有する不純物イオン、例えばＡｓ（ヒ素）を半導体基板１０１に導入し、その後に熱処理を施すことによってその不純物イオンを拡散させ、活性セル領域ＡＣＡのｐ−型半導体領域１１１内にｎ＋型半導体領域１１２を形成する。
【００９９】
このようにして、ｎ＋型単結晶シリコン基板１０１Ａおよびｎ−型単結晶シリコン層１０１Ｂをドレイン領域とし、ｎ＋型半導体領域１１２をソース領域とするパワーＭＯＳＦＥＴを形成することができる。
【０１００】
その後、ＰＳＧ（Phospho Silicate Glass）膜を堆積し、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布して、そのＰＳＧ膜及びＳＯＧ膜からなる絶縁膜１１３を形成する。続いて、絶縁膜１１３およびｎ−型単結晶シリコン層１０１Ｂをエッチングし、コンタクト溝１１４、１１５、１１６を形成する。
【０１０１】
かかるコンタクト溝１１４は、活性セル領域ＡＣＡにおいて、隣接するゲート電極１０７間に形成され、パワーＭＯＳＦＥＴのソース領域となるｎ＋型半導体領域１１２と接する。コンタクト溝１１５は、不活性セル領域ＮＣＡにおいて隣接するゲート電極１０７とゲート引き出し電極１０８との間に形成され、ｐ−型半導体領域１１１と接する。コンタクト溝１１６は、ゲート配線領域ＧＬＡにおいて形成され、ゲート引き出し電極１０８に達する。
【０１０２】
次に、コンタクト溝１１４、１１５、１１６の底部にｐ型の導電型を有する不純物イオン、例えばＢＦ２（二フッ化ホウ素）を導入し、その後の熱処理により不純物イオンを拡散させ、ｐ＋型半導体領域１１７を形成する。かかるｐ＋型半導体領域１１７は、後に形成される配線をコンタクト溝１１４、１１５の底部にてｐ−型半導体領域１１１とオーミック接触させるためのものである。
【０１０３】
次に、コンタクト溝１１４、１１５、１１６内部を含む絶縁膜１１３の上部に、バリア導体膜として、例えばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積し、その後に熱処理を施す。続いて、そのＴｉＷ膜上に、たとえばスパッタリング法にてＡｌ（アルミニウム）膜を堆積する。かかるバリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。尚、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。
【０１０４】
続いて、そのＴｉＷ膜及びＡｌ膜をエッチングすることにより、ゲート引き出し電極１０８と電気的に接続するゲート配線１１８、パワーＭＯＳＦＥＴのソース領域となるｎ＋型半導体領域１１２と電気的に接続するソースパッド（ソース電極）１１９を形成する。
【０１０５】
本実施の形態の半導体チップ３０では、半導体基板１０１上に上記のようにパワーＭＯＳＦＥＴが構成されている。かかる構成の半導体装置１００ａは、例えば、図２６に示すように、例えは、パーソナルコンピュータ等の電源におけるＤＣ−ＤＣコンバータ等に利用することができる。
【０１０６】
ＤＣ−ＤＣコンバータ回路では、図２６に示すように、メインスイッチ用のパワーＭＯＳＦＥＴ１３０ａと、同期整流用パワーＭＯＳＦＥＴ１３０ｂとが、制御用ＩＣとして使用されるパワーＭＯＳＦＥＴ１４０に接続され、パワーＭＯＳＦＥＴ１３０ａ、１３０ｂのスイッチング制御が行われている。
【０１０７】
かかるパワーＭＯＳＦＥＴ１３０ａでは、ボディーダイオード１５０ａが並列に接続されている。同様に、パワーＭＯＳＦＥＴ１３０ｂでは、ボディーダイオード１５０ｂが、並列に接続されている。かかるボディーダイオード１５０ａ、１５０ｂは、それぞれのパワーＭＯＳＦＥＴ１３０ａ、１３０ｂに内蔵構成されている。
【０１０８】
さらに、ショットキーバリアダイオード１６０が、同期整流用のパワーＭＯＳＦＥＴ１３０ｂに並列に接続され、かかる構成の回路が、図２６に示すように、リアクトル１７０を介して中央演算装置１８０（ＣＰＵ）に接続されている。
【０１０９】
このようにＤＣ−ＤＣコンバータ回路では、上記説明の半導体装置１００ａが、スイッチング用のパワーＭＯＳＦＥＴ１３０ａ、１３０ｂ等に使用されている。
【０１１０】
（実施の形態２）
本実施の形態では、前記実施の形態で述べた製造方法における変形例について述べる。前記実施の形態では、図９に示すフローで半導体装置１００ａを製造する場合について説明したが、図９に示すステップＳ２００〜Ｓ６００迄において、導電性フレーム１０の折り曲げ位置を変更することもできる。
【０１１１】
すなわち、図２７（ａ）に示すように、図９に示すＳ２００で、下型６４を使用して導電性フレーム１０の第一の折り曲げを、折り曲げ部１１ｂ、１１ｃで行うようにしても構わない。かかる場合には、折り曲げ部１１の溝１１ｂ、１１ｃに合わせた構成の上型６７を用いて行えばよい。
【０１１２】
上型６７の基本的構成は前記実施の形態で述べたとほぼ同様の構成で、導電性フレーム１０に接触する底面側には凹部６７ａが設けられ、ステップＳ１００で塗布した半田３１に接触しないように構成されている。また、下側両端部６７ｂも、上すぼまりの形状に構成され、折り曲げに際しては、折り曲げ角度を少し深めに行うことができるようになっている。
【０１１３】
只、下側両端部６７ｂ間の間隔は、折り曲げ部１１の溝１１ｂ、１１ｃに合わせて、前記実施の形態で述べた上型６２の場合よりも短く設定され、図２７（ａ）に示すように、溝１１ｂ、１１ｃで折り曲げが確実に行えるように構成されている。
【０１１４】
図２７（ａ）で深めに折り曲げられた導電性フレーム１０は、図２７（ｂ）に示すように、上型６７を退避させた後は、自然にスプリングバックにより折り曲げ部１１の溝１１ｂ、１１ｃの折り曲げ角度θが９０°になるように構成されている。
【０１１５】
かかるステップＳ２００で第一の折り曲げが終了した導電性フレーム１０に、図２８（ａ）に示すように、コレット７１で半導体チップ３０を搬送し、図９のステップＳ３００で示す半導体チップ３０のチップ搭載を行う。図２８（ｂ）に示すように、図９でチップ搭載が終了した後は、半導体チップ３０の半導体基板の主面側に形成したソース電極、ゲート電極上にダイボンド材３３を塗布する。
【０１１６】
その後、図２９（ａ）に示すように、導電性フレーム１０の側面ｂ、ｃ側を押さえ治具６８で押さえた状態で、図９に示すステップＳ５００の第二の折り曲げを行う。回転ローラ６１を、図２９（ｂ）に示すように、押さえ治具６８で両側を押さえた状態で、折り曲げ部１１の溝１１ａ、１１ｄでの折り曲げを行い、第二の折り曲げが完成となる。回転ロール６１で、上面側を均すように折り曲げればよい。
【０１１７】
このようにして第二の折り曲げが完成した後は、前記実施の形態で説明したと同様に、図９に示すステップＳ６００以降を経て、半導体装置１００を製造すればよい。
【０１１８】
（実施の形態３）
前記実施の形態で説明した半導体装置１００ａでは、例えば図１に示すように、外部接続ドレイン電極１０ｄの端部、すなわちＤ端部１５が折り曲げられていた。しかし、かかるＤ端部１５の折り曲げを行わない構成も前記実施の形態の製造方法で構成可能である。
【０１１９】
かかる構成の半導体装置１００ｃでは、図３０（ａ）、（ｂ）に示すように、使用する導電性フレーム１０が、前記実施の形態の場合よりも不要なＤ端部１５部分だけ短く構成されている。また、折り曲げは、折り曲げ部１１の溝１１ｅ、１１ｆ、１１ｇの３箇所で行われ、切断は切断部１２の薄肉部１２ｃ、１２ｄで行えるように構成されている。
【０１２０】
かかる構成の導電性フレーム１０を用いて、図３１、３２に示す半導体装置１００ｃが製造される。図３１は、半導体装置１００ｃの全体の構成を斜視図で模式的に示したものである。図３２（ａ）は図３２を矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は矢視Ｂ方向から見た様子を示す平面図である。
【０１２１】
かかる構成の半導体装置１００ｃは、図３１に示すように、側面ｅ、ｆ側からは、導電性フレーム１０が封止体２０を囲む様子が見えている。側面ｅ、ｆの全面が封止樹脂に覆われている図３３の構成の半導体装置１００ｄも、半導体装置１００ｃで使用した導電性フレーム１０を用いて構成することができる。
【０１２２】
半導体装置１００ｄは、半導体装置１００ｃの製造と殆ど同様にして製造され、最後に個片化する段階で、ブレード７２が封止体２０にかかるように切断することで行える。
【０１２３】
図３３は、半導体装置１００ｄの全体構成を模式的に示した斜視図である。図３４（ａ）は、図３３を矢視Ａ方向から見た上面ａの様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図３３を矢視Ｂ方向からみた下面ｄの様子を示す平面図である。
【０１２４】
（実施の形態４）
本実施の形態の半導体装置１００ｅは、一つのパッケージの中に、複数の半導体チップ３０が、独立して搭載されている構成を有している。
【０１２５】
半導体装置１００ｅの全体の構成を、例えば、図３５に模式的に斜視図で示した。また、図３６（ａ）には、図３５を矢視Ａ方向から見た上面ａの様子を模式的に示す平面図を、（ｂ）には（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図を、（ｃ）には（ａ）のＢ−Ｂ線で切断した様子を模式的に示す断面図を、（ｄ）には図３５を矢視Ｂ方向からみた下面ｄの様子を模式的に示す平面図をそれぞれ示した。
【０１２６】
図３５に示すように、半導体装置１００ｅでは、前記実施の形態で説明した複数の半導体装置１００ａが、封止樹脂２１を介して並んで配置され、一つのパッケージに構成されている。かかる複数の半導体装置１００ａは、第１半導体装置１００ａ１、第２半導体装置１００ａ２から構成され、同一の導電性フレーム１０で構成された外部接続電極がそれぞれ設けられている。
【０１２７】
外部接続電極は、第１半導体装置１００ａ１側では第１外部接続ソース電極１０ｓ１、第１外部接続ゲート電極１０ｇ１、第１外部接続ドレイン電極１０ｄ１に構成され、第１半導体装置１００ａ１の外表面を囲むように設けられている。同様に、第２半導体装置１００ａ２側でも、第２外部接続ソース電極１０ｓ２、第２外部接続ゲート電極１０ｇ２、第１外部接続ドレイン電極１０ｄ２が構成され、第２半導体装置１００ａ２の外表面を囲むように設けられている。
【０１２８】
図３５に示すように、略直方体状に形成され第１半導体装置１００ａ１、第２半導体装置１００ａ２の上面ａ、側面ｂ、ｃ、下面ｄの４面をそれぞれ囲むように導電性フレーム１０が設けられ、かかる導電性フレーム１０の一部をカットすることで外部接続電極が形成されている。すなわち、第１半導体装置１００ａ１側では、第１外部接続ソース電極１０ｓ１、第１外部接続ゲート電極１０ｇ１、第１外部接続ドレイン電極１０ｄ１が、第２半導体装置１００ａ２側では、第２外部接続ソース電極１０ｓ２、第２外部接続ゲート電極１０ｇ２、第２外部接続ドレイン電極１０ｄ２がそれぞれ形成されている。
【０１２９】
かかる第１外部接続ソース電極１０ｓ１は、図３５に示すように、上面ａの一部、側面ｃの全面、下面ｄの一部を、連続的に囲むように設けられている。このように３方の面を連続的に囲むように設けられた第１外部接続ソース電極１０ｓ１は、上面ａ側を覆う部分が、下面ｄ側を覆う部分よりも面積が大きくなるように設定されている。第２外部接続ソース電極１０ｓ２も、同様に構成されている。
【０１３０】
また、第１外部接続ドレイン電極１０ｄ１も、下面ｄの一部、側面ｂの全面、上面ａの一部を、連続的に３方の面から囲むように設けられている。第１外部接続ドレイン電極１０ｄ１は、第１外部接続ソース電極１０ａ１とは反対に、上面ａを覆う部分の面積が、下面ｄを覆う面積よりも小さくなるように設定されている。第２外部接続ドレイン電極１０ｄ２も、第１外部接続ドレイン電極１０ｄ１と同様に構成されている。
【０１３１】
一方、第１外部接続ゲート電極１０ｇ１は上面ａの上にのみ形成され、第１外部接続ソース電極１０ｓ１、第１外部接続ドレイン電極１０ｄ１の間に設けられている。かかる第１外部接続ゲート電極１０ｇ１は、図３５に示すように、直線状に形成されている。同様に、第２外部接続ゲート電極１０ｇ２も構成されている。
【０１３２】
一方、図３５に示すように、第１半導体装置１００ａ１の側面ｅ側、第２半導体装置１００ａ２の側面ｆ側には、導電性フレーム１０の内部に封止された封止体２０の樹脂面が見えるようになっている。
【０１３３】
かかる構成の第１半導体装置１００ａ１と、第２半導体装置１００ａ２とは、図３５に示すように、間に封止樹脂部分２１を介して横に並べて配置され、全体として一つの半導体装置１００ｅに構成されている。
【０１３４】
このように構成された半導体装置１００ｅでは、半導体チップ３０は、外表面を囲む導電性フレーム１０の内側に設けられている。図３６（ａ）には、かかる構成の半導体装置１００ｅの上面ａ側から見た様子を平面図として示した。
【０１３５】
かかる構成の半導体装置１００ｅでは、例えば、図３６（ｂ）の断面図に示すように、第１半導体装置１００ａ１では、第１半導体チップ３０ａ１が、外表面を囲む導電性フレーム１０の内側に設けられている。第２半導体装置１００ａ２でも、図３６（ｃ）に示すように、第２半導体チップ３０ａ２が、外表面を囲む導電性フレーム１０の内側に設けられている。
【０１３６】
例えば、第１半導体チップ３０ａ１としては第１ＭＯＳＦＥＴに、第２半導体チップ３０ａ２としては第２ＭＯＳＦＥＴに、それぞれ構成しておけばよい。
【０１３７】
すなわち、第１半導体チップ３０ａ１は、その周囲が導電性フレーム１０からなる第１外部接続ソース電極１０ｓ１、第１外部接続ゲート電極１０ｇ１、第１外部接続ドレイン電極１０ｄ１に囲まれている。かかる状態で、第１外部接続ソース電極１０ｓ１は、第１半導体チップ３０ａ１の第１半導体基板の主面に形成された第１ソース電極３０ｓ１と電気的に接続されている。
【０１３８】
また、第１外部接続ゲート電極１０ｇも、第１半導体基板の主面に形成された第１ゲート電極３０ｇ１と電気的に接続されている。第１外部接続ドレイン電極１０ｄ１は、第１半導体基板の主面とは反対側の裏面に形成された第１ドレイン電極３０ｄ１と電気的に接続されている。かかる電気的接続には、例えば半田３１が使用されている。
【０１３９】
第２半導体チップ３０ａ２でも、上記第１半導体チップ３０ａ１について説明したと同様に、第２ソース電極３０ｓ２、第２ゲート電極３０ｇ２、第２ドレイン電極３０ｄ２と同様の接続が行われている。
【０１４０】
このように第１半導体チップ３０ａ１、第２半導体チップ３０ａ２の主面側に形成されたソース電極３０ｓ、ゲート電極３０ｇ、裏面に形成されたドレイン電極３０ｄが、それぞれ対応する外部接続電極に接続された状態で、上記接続部を除いて、樹脂により封止されて第１半導体装置１００ａ１、第２半導体装置１００ａ２が形成されている。
【０１４１】
また、樹脂封止の際には、第１半導体装置１００ａ１と第２半導体装置１００ａ２との間にも樹脂が入り、封止樹脂部２１が形成され、両第１半導体装置１００ａ１、第２半導体装置１００ａ２が一体に接続封止されている。
【０１４２】
このように複数の半導体装置１００ａから構成された半導体装置１００ｅでは、図３５に示すように、表面ａ側が、実装面となる。すなわち、第１外部接続ソース電極１０ｓ１、第１外部接続ゲート電極１０ｄ１、第２外部接続ソース電極１０ｓ２、第２外部接続ゲート電極１０ｄ２面側が、実装基板に実装されるのである。
【０１４３】
かかる構成の半導体装置１００ｅは、図３７に示すような導電性フレーム１０を用いて、前記実施の形態で述べたようにして製造することができる。但し、ブレード７２による個片化では、２つの第１半導体装置１００ａ１、第２半導体装置１００ａ２を一緒に含むように切断する必要がある。また、切断に際しては、ブレード７２が、導電性フレーム１０にかかるように切断することで、半導体装置１００ｅの構成が得られる。
【０１４４】
尚、図３７では導電性フレーム１０にチップ搭載用の半田３１が載せられている状況を示している。
【０１４５】
また、かかる個片化に際しては、予め、モールド終了後に、第１半導体装置１００ａと、第２半導体装置１００ａ２との間を封止体２０に達するまでブレード７２等でカットすることで、外部接続電極を第１半導体装置１００ａ１、第２半導体装置１００ａ２の領域に封止樹脂部２１で分けることが必要である。
【０１４６】
かかるカットにより、第１半導体装置１００ａ１側では、第１外部接続ソース電極１０ｓ１、第１外部接続ゲート電極１０ｇ１、第１外部接続ドレイン電極１０ｄ１が、第２半導体装置１００ａ２側では、第２外部接続ソース電極１０ｓ２、第２外部接続ゲート電極１０ｇ２、第２外部接続ドレイン電極１０ｄ２がそれぞれ形成されることとなる。
【０１４７】
図３８に示す半導体装置１００ｆは、第１半導体装置１００ａ１側、第２半導体装置１００ａ２側のＤ端部１５が折り曲げられていない構成を有している。かかる構成の半導体装置１００ｆは、上記の如くの個片化に際して、ブレード７２を封止体２０にかからないように切断すればよい。
【０１４８】
また、図３５、図３８に示した構成の半導体装置１００ｅ、１００ｆは、外部接続電極に覆われていない側面ｅ、ｆ側には、封止体２０を外部接続電極が囲む様子が見えているが、図３９（ａ）、（ｂ）に示すように、側面ｅ、ｆ側も全面封止樹脂で覆うようにすることもできる。
【０１４９】
図３９（ａ）に示す半導体装置１００ｇの構成は、第１半導体装置１００ａ１、第２半導体装置１００ａ２側の第１外部接続トレイン電極１０ｄ１、第２外部接続ドレイン電極１０ｄ２の上面ａ側のＤ端部１５の折り曲げがある構成を示した。一方、図３９（ｂ）に示す半導体装置１００ｈでは、かかるＤ端部１５の折り曲げがない構成を示した。
【０１５０】
かかる構成の半導体装置１００ｇ、１００ｈの両構成は、ブレード７２で個片化する際に、ブレード７２を樹脂面に当てて切断することで形成できる。
【０１５１】
また、上記の構成においては、複数含まれる半導体装置１００ａの構成を同一構成のものを用いた場合を例に挙げて説明したが、例えば、含まれる半導体チップに異なる種類のものを用いて一つの半導体装置のパッケージとしても構わないことは言うまでもない。
【０１５２】
（実施の形態５）
前記実施の形態の半導体装置１００では、外部接続電極は、半導体チップを内包した状態で折り曲げ形成される導電性フレーム１０により構成されるので、導電性フレーム１０の平らな面がそのまま外部接続電極となっていた。
【０１５３】
すなわち、平らな導電性フレーム１０上に半田３１を塗布して、その上に半導体チップ３０を搭載し、さらに導電性フレーム１０を折り曲げて、内包した半導体チップ３０のソース電極３０ｓ、ゲート電極３０ｇ、ドレイン電極３０ｄと外部接続電極の接続を完成させていた。
【０１５４】
しかし、生産過程では、半田塗布時の半田供給量の多少、ダイボンド材の供給時の多少、折り曲げ時の押しつけ強度の多少、さらには折り曲げ部から離れた箇所での押しつけによるへこみ等、生産に合わせた装置間機差あるいは同一装置におけるバラツキ等、種々の要因によって、内包される半導体チップ３０が必ずしも外部接続電極と平行に、あるいは半田厚を同一に接続されるとは限らない場合が想定される。そこで、かかる対策も、本発明者は考えた。
【０１５５】
特に、内包される半導体チップ３０が大きく傾いて搭載されたり、あるいは所定厚の半田接続が行われなかった場合等には、接続信頼性が大きく損なわれることに繋がる。
【０１５６】
そこで、接続信頼性を確保するために、図４０（ａ）に示すように、導電性フレーム１０の外部接続電極の裏面となる側に、すなわち半導体チップ３０のソース電極３０ｓ、ドレイン電極３０ｄに対応する箇所に所定高さの突起１６を設けるように構成した。
【０１５７】
かかる構成の突起１６は、図４０に示すように、領域１３ｄ、領域１３ｓ（図中、破線で表示）にそれぞれ３個ずつ設けた。突起１６の数には、特に制限はないが、３個であれば平行がとり易いと考えられるからである。
【０１５８】
図４０（ｂ）は、図４０（ａ）のＡ−Ａ線での切断の様子を模式的に示したものであるが、突起１６の高さは、半導体チップ３０を半田接続する際の最低限度の半田厚に設定しておけばよい。このようにすることで、半導体チップ３０を導電性フレーム１０に傾いた状態で接続されることが防止され、且つ、半導体チップ３０の導電性フレーム１０に対する半田接続に際しての半田厚も確保することができるのである。
【０１５９】
上記のような突起１６を設けた導電性フレーム１０は、例えば、導電性フレーム１０の半田接続面をエッチング等して、突起１６を形成するようにしても構わない。あるいは、導電性フレーム１０の半田接続面側に向けて、背後からプレス等で突いて押し出し成形することでも容易に形成することができる。
【０１６０】
かかる構成の突起１６を設けた導電性フレーム１０を用いた半導体装置１００の構成を図４１に示した。図４１（ａ）には、半導体装置１００ｉの上面ａ側の平面図であり、（ｂ）は突起部にかかるように切断した場合を模式的に示す断面図であり、（ｃ）は下面ｄ側の様子を模式的に示す平面図である。
【０１６１】
図４１に示す場合には、導電性フレーム１０の突起１６は、例えば半田接続面をエッチング等で形成した場合であり、図４１（ａ）、（ｃ）に示すように、突起１６の設置状況は外部接続電極側からは判断できない。しかし、図４１（ｂ）に示すように、断面では、確実に突起１６があり、突起１６により半導体チップ３０が外部接続電極に平行に、且つ所定の半田厚で接続されていることが確認できる。
【０１６２】
図４２（ａ）も突起１６を形成した導電性フレームを用いた半導体装置１００の上面ａ側の平面図であり、（ｂ）は突起部にかかるようにＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は下面ｄ側の様子を模式的に示す平面図である。
【０１６３】
図４２に示す構成では、突起１６は導電性フレーム１０を前記説明のプレスで押し出し成形した場合を示すもので、図４２（ａ）、（ｃ）に示すように、かかる場合には外部接続電極側に突起１６に対応して窪み１７が形成されている。
【０１６４】
（実施の形態６）
前記実施の形態では、導電性フレーム１０を半導体チップ３０の周りに折り曲げ成形する際に、図８に示すように、個片化する単位で、折り曲げ成形できるように構成されていいた。そのため、折り曲げに際しては、回転ロール６１の長さは、かかる折り曲げ単位に合わせた短い構成となり、複数の回転ロール６１を用いて一度に複数単位の折り曲げを行うか、あるいは１個の回転ロール６１をそれぞれの折り曲げ単位に移動させて個別に折り曲げを行う必要があった。
【０１６５】
しかし、折り曲げ形成におけるかかる工程の手間をより簡略化できる方法としては、例えば、図４３（ａ）に示すように、導電性フレーム１０を、複数の半導体装置１００ａの搭載が可能に、離間部分Ｓを設けずに連続した形に構成しておく。個片化に際しては、破線で示した箇所でブレード７２等により切断すればよい。図４３（ａ）では、半田３１を塗布した状況を示している。図４３（ｂ）には、（ａ）の断面図を示した。
【０１６６】
図４４には、半田３１を塗布した導電性フレーム１０上に、半導体チップ３０を搭載した状況を示している。かかる半導体チップ３０を搭載した後に、図示はしないが、第１の折り曲げ形成を行っても構わない。かかる手順は、前掲の図９に示すステップＳ２００とステップＳ３００との工程順を入れ換えたものである。
【０１６７】
その後、半導体チップ３０の上にダイボンド材を塗布し、さらに第２の折り曲げを行って導電性フレーム１０と半導体チップ３０との接続を完成させる。第２の折り曲げを行った後は、ダイホンド材の硬化を行う。かかるダイボンド材の硬化を行った後の状況を、図４５に斜視図で模式的に示す。
【０１６８】
その後、樹脂により封止を行う。前掲の図９に示すステップＳ７００で説明した方法では、金型６６内に入れて横方向から樹脂を注入する方法で封止していたが、折り曲げ形成した導電性フレーム１０の端部１４ａ、１４ｂとの間に、封止樹脂を、図４６に示すように、流し込んで構わない。勿論、かかる作業は、樹脂注入口のみ開口した金型内に折り曲げ成形した図４５に示す構成のものを納めた状態で行えばよい。
【０１６９】
このようにして封止体２０で導電性フレーム１０の内部に内包した半導体チップ３０を封止した状態で、導電性フレーム１０をカットすることで、外部接続電極の分離を行う。すなわち、ブレード７２等を用いて切断部１２で切断して、外部接続ソース電極１０ｓと外部接続ドレイン電極１０ｄ、外部接続ドレイン電極１０ｄと外部接続ゲート電極１０ｇとのそれぞれの分離を行う。電極の分離を行った状況を、図４７に示す。図中、切断箇所を丸で囲んで示した。
【０１７０】
その後、図４７に示す破線に沿って、すなわち長辺側に交差する方向で、直角に切断する。切断の様子を、図４８に示す。本実施の形態の構成では、個片化の単位を複数単位一緒に導電性フレーム１０を折り曲げ構成した上で、図４８に示すように、切断して個片化を行うことができる。
【０１７１】
場合によっては、ブレード７２によりカットを浅く設定して、導電性フレーム１０のみをカットして除去するようにすれば、半導体装置１００を任意の個数含んだパッケージ構成も簡単に製造することができる。
【０１７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７３】
前記実施の形態では、回転ロールにより導電性フレームを押さえつけて折り曲げる構成を例示したが、勿論その他の方法で折り曲げを行っても構わない。要は、確実に折り曲げ部で折り曲げを行うことができれば、どのような手段を用いても構わない。
【０１７４】
また、前記実施の形態では、導電性フレームの両端を、上面ａ側で、互いに対峙する構成としたが、下面ｄ側の外部接続ソース電極と外部接続ドレイン電極との分離を行った部分が、端部になるように構成しても一向に構わない。要は、一枚構成の導電性フレームを巻き付けて、その後にカットすることで電極構成をすることができればよく、導電性フレームの構成は種々その変形が考えられる。
【０１７５】
前記実施の形態の説明では、金型内でモールドした後に、導電性フレームをカットすることで電極分離を行う場合を示したが、場合によっては、導電性フレームと半導体チップの折り曲げと接続とが完了した段階で、導電性フレームをカツトして電極の分離を行い、その後に金型内でモールドしても構わない。
【０１７６】
前記実施の形態では、導電性フレームで囲まれる半導体基板に形成した素子として半導体チップには、パワーＭＯＳＦＥＴを例に挙げて説明したが、パワーＭＩＳＦＥＴ、ＩＧＢＴ、パワーダイオード等の大電流を処理して放熱特性が特に求められるものに適用することもできる。
【０１７７】
さらには、本発明に係わる半導体装置では、外部接続電極が半導体チップの周囲に広い面積で配置されているので、実装基板の構成に合わせて自在な接続が可能である。かかる接続の自由度が大きく確保できるので、パワー半導体装置以外の小電流の処理に使用される半導体装置でも適用可能であることは言うまでもない。
【０１７８】
前記実施の形態では、３端子デバイスで構成した半導体装置について述べたが、場合によっては、パワーダイオード等の２端子デバイスにも当然に適用することができる。
【産業上の利用可能性】
【０１７９】
本発明は、半導体装置の分野で有効に利用することができる。
【図面の簡単な説明】
【０１８０】
【図１】本発明の一実施の形態である半導体装置の全体構成を模式的に示す斜視図である。
【図２】（ａ）は図１の矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図１の矢視Ｂ方向から見た様子を模式的に示す平面図である。
【図３】本発明の一実施の形態の半導体装置の実装状況を模式的に示す断面図である。
【図４】（ａ）はシミュレーションで本発明の半導体装置の効果を検討するために設定したモデルを示す説明図であり、（ｂ）はこれまでの半導体装置の効果を検討するために設定したモデルを示す説明図である。
【図５】本発明の一実施の形態の半導体装置の熱抵抗評価の結果を示す説明図である。
【図６】本発明の一実施の形態の半導体装置の実装半田相当塑性ひずみ分布を示す説明図である。
【図７】これまでの半導体装置の実装半田相当塑性ひずみ分布を示す説明図である。
【図８】（ａ）は本発明の一実施の形態の半導体装置に使用する導電性フレームの状況を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線での切断状況を示す断面図である。
【図９】本発明の一実施の形態の半導体装置の製造方法を示すフロー図である。
【図１０】（ａ）はマスクを介して導電性フレームに半田を塗布した状況を模式的に示す平面図であり、（ｂ）はその断面図である。
【図１１】（ａ）、（ｂ）は、導電性フレームの折り曲げ状況を模式的に示す要部断面説明図である。
【図１２】導電性フレームへのダイボンディング状況を模式的に示す要部断面説明図である。
【図１３】導電性フレームに搭載した半導体チップへのダイボンド材の塗布状況を模式的に示す要部断面説明図である。
【図１４】（ａ）、（ｂ）は、導電性フレームの折り曲げ状況を模式的に示す要部断面説明図である。
【図１５】ダイボンド材の硬化を行う状況を模式的に示す要部断面説明図である。
【図１６】（ａ）、（ｂ）は、導電性フレームの折り曲げ完成後のモールド状況を模式的に示す要部断面説明図である。
【図１７】（ａ）、（ｂ）は、モールド完成後の半導体装置の状況を模式的に示す斜視図である。
【図１８】（ａ）は導電性フレームの切断による外部接続電極の形成を模式的に示す斜視図であり、（ｂ）はその断面図である。
【図１９】（ａ）は導電性フレームの切断による外部接続電極の形成を模式的に示す斜視図であり、（ｂ）はその断面図である。
【図２０】（ａ）は個片化の状況を模式的に示す斜視図であり。（ｂ）は個片化した状態の半導体装置を模式的に示す斜視図である。
【図２１】（ａ）は個片化に際しての変形例を模式的に示す斜視図であり、（ｂ）は個片化された半導体装置の変形例を模式的に示す斜視図である。
【図２２】本発明の一実施の形態の半導体装置の変形例の全体構成を模式的に示す斜視図である。
【図２３】（ａ）は図２２の矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図２２の矢視Ｂ方向から見た様子を模式的に示す平面図である。
【図２４】本発明の一実施の形態の半導体装置の実装状況を模式的に示す断面図である。
【図２５】本発明の一実施の形態の半導体装置をパワーＭＯＳＦＥＴに構成した場合を示す断面図である。
【図２６】本発明の一実施の形態の半導体装置をＤＣ−ＤＣコンバータ回路に使用した場合を示す回路図である。
【図２７】（ａ）、（ｂ）は、本発明の一実施の形態の半導体装置の製造方法における導電性フレームの折り曲げ時の変形例を模式的に示す要部断面説明図である。
【図２８】（ａ）は導電性フレームへのダイボンディングの状況を、（ｂ）は搭載した半導体チップにおけるダイボンド材の塗布状況を、それぞれ示す要部断面説明図である。
【図２９】（ａ）、（ｂ）は導電性フレームの折り曲げ完成に至る状況を模式的に示す要部断面説明図である。
【図３０】（ａ）は本発明の一実施の形態の半導体装置の変形例に使用する導電性フレームを模式的に示す平面図であり、（ｂ）はその断面図である。
【図３１】本発明の一実施の形態の半導体装置の変形例の全体構成を模式的に示す斜視図である。
【図３２】（ａ）は図３１の矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図３１の矢視Ｂ方向から見た様子を模式的に示す平面図である。
【図３３】本発明の一実施の形態の半導体装置の変形例の全体構成を模式的に示す斜視図である。
【図３４】（ａ）は図３３の矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は図３３の矢視Ｂ方向から見た様子を模式的に示す平面図である。
【図３５】本発明の一実施の形態の半導体装置の変形例の全体構成を模式的に示す斜視図である。
【図３６】（ａ）は図３５の矢視Ａ方向から見た様子を模式的に示す平面図であり、（ｂ）は（ａ）のＡ−Ａ線で切断した様子を模式的に示す断面図であり、（ｃ）は（ａ）のＢ−Ｂ線で切断した様子を模式的に示した断面図であり、（ｄ）は図３３の矢視Ｂ方向から見た様子を模式的に示す平面図である。
【図３７】本発明の一実施の形態の半導体装置の変形例に使用する導電性フレームを模式的に示す平面図である。
【図３８】本発明の一実施の形態の半導体装置の変形例の全体構成を模式的に示す斜視図である。
【図３９】（ａ）、（ｂ）は、それぞれ本発明の一実施の形態の半導体装置の変形例の全体構成を模式的に示す斜視図である。
【図４０】（ａ）本発明の一実施の形態の半導体装置の変形例に使用する導電性フレームを模式的に示す平面図であり、（ｂ）はその断面図である。
【図４１】（ａ）は本発明の一実施の形態の半導体装置の変形例の上面を模式的に示す平面図であり、（ｂ）はその断面図であり、（ｃ）はその下面を模式的に示した平面図である。
【図４２】（ａ）は本発明の一実施の形態の半導体装置の変形例の上面を模式的に示す平面図であり、（ｂ）はその断面図であり、（ｃ）はその下面を模式的に示した平面図である。
【図４３】（ａ）は本発明の一実施の形態の半導体装置の製造方法の変形例で使用する導電性フレームを模式的に示した平面図であり、（ｂ）その断面図である。
【図４４】本発明の一実施の形態の半導体装置の製造方法の変形例で使用する導電性フレームに半導体チップを搭載した状況を模式的に示す斜視図である。
【図４５】本発明の一実施の形態の半導体装置の製造方法の変形例で、導電性フレームの折り曲げが完成した状況を模式的に示す斜視図である。
【図４６】本発明の一実施の形態の半導体装置の製造方法の変形例で、導電性フレームの折り曲げが完成後のモールド状況を模式的に示す斜視図である。
【図４７】本発明の一実施の形態の半導体装置の製造方法の変形例で、モールド後の外部接続電極の分離状況を模式的に示す斜視図である。
【図４８】本発明の一実施の形態の半導体装置の製造方法の変形例で、個片化の状況を模式的に示す斜視図である。
【符号の説明】
【０１８１】
１０      導電性フレーム
１０ｓ    外部接続ソース電極
１０ｇ    外部接続ゲート電極
１０ｄ    外部接続ドレイン電極
１０ｓ１  第１外部接続ソース電極
１０ｇ１  第１外部接続ゲート電極
１０ｄ１  第１外部接続ドレイン電極
１０ｓ２  第２外部接続ソース電極
１０ｇ２  第２外部接続ゲート電極
１０ｄ２  第２外部接続ドレイン電極
１１      折り曲げ部
１１ａ    溝
１１ｂ    溝
１１ｃ    溝
１１ｄ    溝
１１ｅ    溝
１１ｆ    溝
１１ｇ    溝
１２      切断部
１２ａ    薄肉部
１２ｂ    薄肉部
１２ｃ    薄肉部
１２ｄ    薄肉部
１３ｇ    領域
１３ｄ    領域
１３ｓ    領域
１４ａ    端部
１４ｂ    端部
１５      Ｄ端部
２０      封止体
２１      封止樹脂部分
３０      半導体チップ
３０ｓ    ソース電極
３０ｇ    ゲート電極
３０ｄ    ドレイン電極
３０ｓ１  ソース電極
３０ｇ１  ゲート電極
３０ｄ１  ドレイン電極
３０ｓ２  ソース電極
３０ｇ２  ゲート電極
３０ｄ２  ドレイン電極
３１      半田
３１ａ    半田ペースト
３２      実装半田
３２ａ    フィレット
３３      ダイボンド材
４０      実装基板
４１      絶縁シート
４２      放熱フィン
４３      放熱機構
５０      マスク
６０      折り曲げ装置
６１      回転ロール
６２      上型
６２ａ    凹部
６２ｂ    下側両端部
６３      下型
６４      下型
６５      上型
６６      金型
６６ａ    上型
６６ｂ    下型
６７      上型
６７ａ    凹部
６７ｂ    下側両端部
６８      押さえ治具
７１      コレット
７２      ブレード
１００    半導体装置
１００ａ  半導体装置
１００ａ１  第１半導体装置
１００ａ２  第２半導体装置
１００ｂ  半導体装置
１００ｃ  半導体装置
１００ｄ  半導体装置
１００ｅ  半導体装置
１０１    半導体基板
１０１Ａ  ｎ＋型単結晶シリコン基板
１０１Ｂ  ｎ−型単結晶シリコン層
１０３    酸化シリコン膜
１０３Ａ  フィールド絶縁膜
１０４    溝
１０５    溝
１０６    酸化シリコン膜
１０７    ゲート電極
１０８    ゲート引き出し電極
１０９    酸化シリコン膜
１１０    ｐ−型半導体領域
１１１    ｐ−型フィールドリミッティングリング
１１２    ｎ＋型半導体領域
１１３    絶縁膜
１１４    コンタクト溝
１１５    コンタクト溝
１１６    コンタクト溝
１１７    ｐ＋型半導体領域
１１８    ゲート配線
１１９    ソースパッド（ソース電極）
１３０ａ  パワーＭＯＳＦＥＴ
１３０ｂ  パワーＭＯＳＦＥＴ
１４０    制御用ＩＣ
１５０ａ  ボディーダイオード
１５０ｂ  ボディーダイオード
１６０    ショットキーバリアダイオード
１７０    リアクトル
１８０    中央演算装置（ＣＰＵ）
２００    半導体装置
２００ｓ  外部接続ソース電極
２００ｇ  外部接続ゲート電極
２００ｄ  外部接続ドレイン電極
Ａ        最大ひずみ発生箇所
Ｂ        最大ひずみ発生箇所
ａ        上面
ｂ        側面
ｃ        側面
ｄ        下面
ｅ        側面
ｆ        側面
Ｓ        離間部分
Ｓ１００  ステップ
Ｓ２００  ステップ
Ｓ３００  ステップ
Ｓ４００  ステップ
Ｓ５００  ステップ
Ｓ６００  ステップ
Ｓ７００  ステップ
Ｓ８００  ステップ
θ        折り曲げ角度
ＡＣＡ    活性セル領域
ＧＬＡ    ゲート配線領域
ＮＣＡ    不活性セル領域
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図２５】
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【図２６】
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【図３０】
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【図４０】
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【図４４】
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【図１】
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【図２】
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【図３】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２７】
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【図２８】
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【図２９】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４１】
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【図４２】
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【図４３】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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