(57)【要約】【課題】電源がオフ状態となっても確実なディスチャージ動作が行え、消費電力の増加もない回路構成を備えた電源回路及び液晶駆動装置を提供することである。【解決手段】供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路１０と、前記電圧発生回路１０の出力側に接続され、前記電圧発生回路１０で生成した電圧を保持し、駆動部４０，５０に出力する平滑コンデンサ部２０と、ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部２０に保持した電荷を放電するディスチャージ回路３０と、を具備したものである。【選択図】図１
2008076960.tif 000002
【特許請求の範囲】
【請求項１】
供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路と、
前記電圧発生回路の出力側に接続され、前記電圧発生回路で生成した電圧を保持し、駆動部に出力する平滑コンデンサ部と、
ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部に保持した電荷を放電するディスチャージ回路と、
を具備したことを特徴とする電源回路。
【請求項２】
前記ディスチャージ回路は、操作手段にて前記電源電圧の供給をオフするように指示されたとき、該電源電圧の供給が停止される前に、前記ゲート電圧が零レベルに制御されて前記スイッチング素子がオンし、その後に前記電源電圧の供給が停止されたとき、引き続き前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子のオンを維持して前記平滑コンデンサ部に保持した電荷を放電することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記スイッチング素子は、ジャンクション型ＦＥＴ、または、デプレッション型ＭＯＳＦＥＴであることを特徴とする請求項１又は２に記載の電源回路。
【請求項４】
前記平滑コンデンサ部は、
零レベルを基準にして負の所定レベルである第１の電圧を保持する第１の平滑コンデンサと、
前記零レベルを基準にして正の所定レベルである第２の電圧を保持する第２の平滑コンデンサと、を備え、
前記ディスチャージ回路は、
前記電源電圧が供給される第１のラインと、
前記零レベルが供給される第２のラインと、
前記第１の電圧が供給される第３のラインと、
前記第２の電圧が供給される第４のラインと、
前記第１のラインと前記第２のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御されるエンハンスメント型ＭＯＳＦＥＴと、当該エンハンスメント型ＭＯＳＦＥＴに第１及び第２の抵抗を直列接続して、該ＭＯＳＦＥＴがオンしたときに前記第１のラインの電源電圧を分割する第１の電圧分割回路とを備えて構成される直列回路と、
前記第２のラインと前記第３のライン間に、第３及び第４の抵抗が直列に接続された第２の電圧分割回路と、
ソースが前記第２のラインに接続し、ゲートが前記第１の電圧分割回路の電圧分割点に接続し、ドレインが前記第３の抵抗を介して前記第２のラインに接続し、かつドレインが前記第４の抵抗を介して前記第３のラインに接続し、ゲートに供給される前記第１の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第１の電圧を放電可能とするジャンクション型ＰチャネルＦＥＴと、
前記第２のラインと前記第４のライン間に設けられ、ソースが前記第２のラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが第５の抵抗を介して前記第４のラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第２の電圧を放電可能とするジャンクション型ＮチャネルＦＥＴと、
を備えたことを特徴とする請求項１又は２に記載の電源回路。
【請求項５】
前記平滑コンデンサ部は、
零レベルを基準にして負の所定レベルである第１の電圧を保持する第１の平滑コンデンサと、
前記零レベルを基準にして正の所定レベルである第２の電圧を保持する第２の平滑コンデンサと、を備え、
前記ディスチャージ回路は、
前記電源電圧が供給される第１のラインと、
前記零レベルが供給される第２のラインと、
前記第１の電圧が供給される第３のラインと、
前記第２の電圧が供給される第４のラインと、
前記第１のラインと前記第２のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型ＭＯＳＦＥＴと、当該エンハンスメント型ＭＯＳＦＥＴに第１及び第２の抵抗を直列接続して、該ＭＯＳＦＥＴがオンしたときに前記第１のラインの電源電圧を分割する第１の電圧分割回路とを備えて構成される直列回路と、
前記第２のラインと前記第３のライン間に、第３及び第４の抵抗が直列に接続された第２の電圧分割回路と、
ソースが前記第２のラインに接続し、ゲートが前記第１の電圧分割回路の電圧分割点に接続し、ドレインが前記第３の抵抗を介して前記第２のラインに接続し、かつドレインが前記第４の抵抗を介して前記第３のラインに接続し、ゲートに供給される前記第１の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第１の電圧を放電可能とするデプレッション型ＰチャネルＭＯＳＦＥＴと、
前記第２のラインと前記第４のライン間に設けられ、ソースが前記第２のラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが第５の抵抗を介して前記第４のラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第２の電圧を放電可能とするデプレッション型ＮチャネルＭＯＳＦＥＴと、
を備えたことを特徴とする請求項１又は２に記載の電源回路。
【請求項６】
前記平滑コンデンサ部は、
前記第２の平滑コンデンサが保持する前記第２の電圧より低い所定レベルの第３の電圧を保持する第３の平滑コンデンサ、を備え、
前記ディスチャージ回路は、
前記第２の電圧より低い所定レベルの前記第３の電圧が供給される第５のラインと、
前記第２のラインと前記第５のライン間に設けられ、ソースが前記第２のラインに接続し、ドレインが第６の抵抗を介して前記第５のラインに接続し、ゲートに前記放電制御信号が供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第３の電圧を放電可能とする第２のエンハンスメント型ＭＯＳＦＥＴと、
を備えたことを特徴とする請求項４又は５に記載の電源回路。
【請求項７】
請求項１乃至５のいずれか１項に記載の電源回路と、
少なくとも前記第１及び第２の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、
を含むことを特徴とする液晶駆動装置。
【請求項８】
請求項６に記載の電源回路と、
少なくとも前記第１乃至３の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、
を含むことを特徴とする液晶駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路及び液晶駆動装置に関する。
【背景技術】
【０００２】
携帯型の電子機器には、ますます低消費電力化が求められる。このような電子機器に搭載される表示装置として、例えば液晶装置が用いられることが多い。  
ところで、液晶装置の駆動には高い電圧が必要とされる。従って、液晶装置を駆動する液晶駆動装置は、高い電圧を生成する電源回路を内蔵することが望ましい。この場合、電源回路は、昇圧チョッパ回路やチャージポンプ回路などの昇圧回路を含む。昇圧回路として、例えば、特許文献１及び特許文献２にあるように、チャージポンプ動作により昇圧した電圧を生成するチャージポンプ回路を用いることによって、低消費化を図ることができる。
【特許文献１】特開２００５−２０４４１１号公報
【特許文献２】特開２００５−２１０７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
チャージポンプ回路は、電荷を蓄積したコンデンサの一端を、スイッチ素子（例えば金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ）により各種電圧に接続していくことで、該コンデンサに蓄積された電荷に対応した電圧を昇圧していく。そのため、チャージポンプ回路の動作を停止した場合でも、動作中にコンデンサに蓄積された電荷が保持された状態となる。
【０００４】
一方、液晶装置の画素を構成する液晶に直流成分の電圧が印加されると該液晶が劣化する。従って、電源をオフにすることによって液晶装置用の電圧を生成するチャージポンプ回路の動作を停止させる場合には、電源オフのスイッチを操作すると、所定のシーケンスに従ってディスチャージ動作を行った後に、電源供給をオフにする制御を行っている。  また、昇圧回路の出力側には電荷をチャージする平滑コンデンサが接続されており、この平滑コンデンサには大きな静電容量を持つ積層コンデンサが用いられる。このため、電源オフ時には、前以ってディスチャージ動作が行われるが、完全にはディスチャージされないまま電源がオフしディスチャージ動作が停止し、電荷が残存するという問題がある。
【０００５】
このように、現在の液晶装置用電源のディスチャージ回路は電源がオフされた場合に動作しなくなり、平滑コンデンサに電荷が残存する。電源がオフされた後に電源回路に残存した電圧は、液晶装置のドライバ（半導体素子で構成されるドライバは電源オフ時に単に高抵抗の回路を構成する）を通して液晶素子に電圧が長時間印加されるため、液晶の劣化や不純物のイオンの掃き寄せが起こり表示に悪影響を与える。  
平滑コンデンサに並列に抵抗を入れる対策も考えられるが、表示時にも抵抗に電流が流れるため、消費電力が増加する。
【０００６】
そこで、本発明は上記の問題に鑑み、電源がオフ状態になっても確実なディスチャージ動作が行え、消費電力の増加もない電源回路及び液晶駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明による電源回路は、供給される電源電圧に基づいて所定の電圧を生成する電圧発生回路と、前記電圧発生回路の出力側に接続され、前記電圧発生回路で生成した電圧を保持し、駆動部に出力する平滑コンデンサ部と、ゲート電圧の制御によってオンまたはオフするスイッチング素子を複数有し、該スイッチング素子がオンしたとき前記平滑コンデンサ部に保持した電荷を放電するものであって、前記電源電圧の供給が停止された場合、前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子がオンして前記平滑コンデンサ部に保持した電荷を放電するディスチャージ回路と、を具備したものである。
【０００８】
本発明によるこのような構成によれば、電源電圧の供給がオフされたときスイッチング素子のゲート電圧も零レベルとなるが、これによってスイッチング素子がオンして放電路が形成されて、電源オフ後も平滑コンデンサ部に保持されている電荷を基準電位（零レベル）ラインへ放電（ディスチャージ）することができる。
【０００９】
本発明において、前記ディスチャージ回路は、操作手段にて前記電源電圧の供給をオフするように指示されたとき、該電源電圧の供給が停止される前に、前記ゲート電圧が零レベルに制御されて前記スイッチング素子がオンし、その後に前記電源電圧の供給が停止されたとき、引き続き前記ゲート電圧が零レベルに制御されることによって前記スイッチング素子のオンを維持して前記平滑コンデンサ部に保持した電荷を放電することを特徴とする。
【００１０】
このような構成によれば、前記電源電圧の供給をオフする指示がなされたときに、該電源電圧の供給がオフされる前に、ディスチャージ動作がなされ、その後に電源電圧の供給がオフになったとき、スイッチング素子のゲート電圧が零レベルにされることによって、スイッチング素子がオンして引き続き放電路が維持されて、ディスチャージ動作が長い期間に亘って継続して行われる。従って、電源オフ指示後には、平滑コンデンサ部に蓄積した電荷を速やかにかつ継続的にディスチャージすることができる。
【００１１】
本発明において、前記スイッチング素子は、ジャンクション型ＦＥＴ、または、デプレッション型ＭＯＳＦＥＴであるが好ましい。   
このような構成によれば、ジャンクション型ＦＥＴ、または、デプレッション型ＭＯＳＦＥＴは、ゲート・ソース間電圧（即ちゲート電圧）が零レベルであるときドレイン・ソース間がオンするスイッチング素子であるので、電源オフの結果としてゲート電圧が零レベルになってもオン状態（即ちディスチャージ状態）を、電力を消費することなく継続して行うことができる。
【００１２】
本発明において、前記平滑コンデンサ部は、零レベルを基準にして負の所定レベルである第１の電圧を保持する第１の平滑コンデンサと、前記零レベルを基準にして正の所定レベルである第２の電圧を保持する第２の平滑コンデンサと、を備え、
前記ディスチャージ回路は、前記電源電圧が供給される第１のラインと、前記零レベルが供給される第２のラインと、前記第１の電圧が供給される第３のラインと、 前記第２の電圧が供給される第４のラインと、前記第１のラインと前記第２のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御されるエンハンスメント型ＭＯＳＦＥＴと、当該エンハンスメント型ＭＯＳＦＥＴに第１及び第２の抵抗を直列接続して、該ＭＯＳＦＥＴがオンしたときに前記第１のラインの電源電圧を分割する第１の電圧分割回路とを備えて構成される直列回路と、  前記第２のラインと前記第３のライン間に、第３及び第４の抵抗が直列に接続された第２の電圧分割回路と、ソースが前記第２のラインに接続し、ゲートが前記第１の電圧分割回路の電圧分割点に接続し、ドレインが前記第３の抵抗を介して前記第２のラインに接続し、かつドレインが前記第４の抵抗を介して前記第３のラインに接続し、ゲートに供給される前記第１の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第１の電圧を放電可能とするジャンクション型ＰチャネルＦＥＴと、前記第２のラインと前記第４のライン間に設けられ、ソースが前記第２のラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが第５の抵抗を介して前記第４のラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第２の電圧を放電可能とするジャンクション型ＮチャネルＦＥＴと、を備えたことを特徴とする。
【００１３】
このような構成によれば、負正の逆極性の第１及び第２の電圧を平滑化して使用する場合、スイッチング素子として２つのジャンクション型のＰチャネルＦＥＴ及びＮチャネルＦＥＴを組み合わせて用いることにより、第１及び第２の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。
【００１４】
本発明において、前記平滑コンデンサ部は、零レベルを基準にして負の所定レベルである第１の電圧を保持する第１の平滑コンデンサと、前記零レベルを基準にして正の所定レベルである第２の電圧を保持する第２の平滑コンデンサと、を備え、
前記ディスチャージ回路は、前記電源電圧が供給される第１のラインと、前記零レベルが供給される第２のラインと、前記第１の電圧が供給される第３のラインと、前記第２の電圧が供給される第４のラインと、前記第１のラインと前記第２のライン間に、ゲートに供給される放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型ＭＯＳＦＥＴと、当該エンハンスメント型ＭＯＳＦＥＴに第１及び第２の抵抗を直列接続して、該ＭＯＳＦＥＴがオンしたときに前記第１のラインの電源電圧を分割する第１の電圧分割回路とを備えて構成される直列回路と、前記第２のラインと前記第３のライン間に、第３及び第４の抵抗が直列に接続された第２の電圧分割回路と、ソースが前記第２のラインに接続し、ゲートが前記第１の電圧分割回路の電圧分割点に接続し、ドレインが前記第３の抵抗を介して前記第２のラインに接続し、かつドレインが前記第４の抵抗を介して前記第３のラインに接続し、ゲートに供給される前記第１の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第１の電圧を放電可能とするデプレッション型ＰチャネルＭＯＳＦＥＴと、前記第２のラインと前記第４のライン間に設けられ、ソースが前記第２のラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが第５の抵抗を介して前記第４のラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンまたはオフ制御され、前記第２の電圧を放電可能とするデプレッション型ＮチャネルＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１５】
このような構成によれば、負正の逆極性の第１及び第２の電圧を平滑化して使用する場合、スイッチング素子として２つのデプレッション型のＰチャネルＦＥＴ及びＮチャネルＦＥＴを組み合わせて用いることにより、第１及び第２の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。
【００１６】
本発明において、前記平滑コンデンサ部は、前記第２の平滑コンデンサが保持する前記第２の電圧より低い所定レベルの第３の電圧を保持する第３の平滑コンデンサ、を備え、
前記ディスチャージ回路は、前記第２の電圧より低い所定レベルの前記第３の電圧が供給される第５のラインと、前記第２のラインと前記第５のライン間に設けられ、ソースが前記第２のラインに接続し、ドレインが第６の抵抗を介して前記第５のラインに接続し、ゲートに前記放電制御信号が供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御され、前記第３の電圧を放電可能とする第２のエンハンスメント型ＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１７】
このような構成によれば、負正の逆極性の第１及び第２の電圧のほかに、第２の電圧より低い第３の電圧を平滑化して使用する場合にも、第１及び第２の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。また、第３の平滑コンデンサに対しては、放電制御信号によるディスチャージ動作はできるが、電源オフと同時にディスチャージ動作は停止する。しかしながら、第３の電圧は電圧が低く放電時間が短いため、電源オフ前に前以って行われるディスチャージのみでもほぼ完全にディスチャージが行なわれて、実用上問題を生じない。従って、第４及び第５の電圧とさらに多数の大きさの異なった電圧を平滑化して使用する場合にも、エンハンスメント型ＭＯＳＦＥＴと抵抗による放電路を追加して構成することが可能となる。
【００１８】
本発明による液晶駆動装置は、上記の電源回路と、少なくとも前記第１及び第２の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、を含む。   
本発明による液晶駆動装置は、上記の電源回路と、少なくとも前記第１乃至３の電圧を用いて、単純マトリクス型の液晶パネルのセグメント電極又はコモン電極を駆動する駆動回路と、を含む。
【００１９】
本発明によるこのような構成によれば、上記の電源回路を、駆動電圧として正負の逆極性の電圧を含む多数の大きさの異なった電圧を平滑化して使用する液晶駆動装置の駆動回路に適用することが可能となる。
【発明を実施するための最良の形態】
【００２０】
発明の実施の形態について図面を参照して説明する。  
図１乃至図７を参照して、本発明の実施形態を説明する前に、図８乃至図１２を参照してディスチャージ回路の関連技術について説明する。
【００２１】
図８は関連技術のディスチャージ回路の回路図を示している。  
図８において、４つの平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4には、図示しない電圧発生回路で生成した４つの電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬと同じ電圧が充電されている。電圧ＶＳＬは零レベルの電圧ＶＳＳと同じである。４つの電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬとＶＳＬは、後述する図２に示される大小関係となっている。ＶＣＭ，ＶＳＨ，ＶＣＨは正の電圧、ＶＣＬは負の電圧である。
【００２２】
４つの平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4それぞれの一方の電極は零レベルの電圧ＶＳＳを与える共通接続ライン（以下、ＶＳＳラインとも呼ぶ）に接続している。  
平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4のもう一方の電極はそれぞれの充電電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬを与えるためのＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬラインに接続している。
【００２３】
また、図示しない電源電圧供給回路からディスチャージ回路に対して、電源電圧ＶＤＤがＶＤＤラインに供給され、図示しない制御回路から放電（ディスチャージ）の開始及び停止を制御する放電制御信号ＤＳがＤＳラインに入力されている。 
ＶＳＳラインとＶＣＭライン間には、ソースがＶＳＳラインに接続し、ドレインが抵抗Ｒ11を介してＶＣＭラインに接続し、ゲートに放電制御信号ＤＳが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型ＮチャネルＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴと記す）Ｔｒ11が配設されている。Ｎ−ＭＯＳＦＥＴ（Ｔｒ11）は、そのオンによって、平滑コンデンサＣ1の充電電圧ＶＣＭについて抵抗Ｒ11を介してＶＳＳラインへ放電するためのスイッチング素子を構成している。
【００２４】
同様に、ＶＳＳラインとＶＳＨライン間には、ソースがＶＳＳラインに接続し、ドレインが抵抗Ｒ12を介してＶＳＨラインに接続し、ゲートに放電制御信号ＤＳが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるＮ−ＭＯＳＦＥＴ（Ｔｒ12）が配設されている。Ｎ−ＭＯＳＦＥＴ（Ｔｒ12）は、そのオンによって、平滑コンデンサＣ2の充電電圧ＶＳＨについて抵抗Ｒ12を介してＶＳＳラインへ放電するためのスイッチング素子を構成している。
【００２５】
同様に、ＶＳＳラインとＶＣＨライン間には、ソースがＶＳＳラインに接続し、ドレインが抵抗Ｒ13を介してＶＣＨラインに接続し、ゲートに放電制御信号ＤＳが供給され、該放電制御信号のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるＮ−ＭＯＳＦＥＴ（Ｔｒ13）が配設されている。Ｎ−ＭＯＳＦＥＴ（Ｔｒ13）は、そのオンによって、平滑コンデンサＣ3の充電電圧ＶＣＨについて抵抗Ｒ13を介してＶＳＳラインへ放電するためのスイッチング素子を構成している。
【００２６】
さらに、ＶＳＳラインとＶＤＤライン間には、エンハンスメント型ＰチャネルＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴと記す）Ｔｒ14とエンハンスメント型Ｎ−ＭＯＳＦＥＴ（Ｔｒ15）をドレイン同士を共通接続したＣＭＯＳインバータが接続している。 
そして、ＶＤＤラインとＶＣＬライン間には、ソースがＶＤＤラインに接続し、ドレインが抵抗Ｒ14及びＲ15による電圧分割回路に接続し、ゲートが前記ＣＭＯＳインバータの中間点（共通ドレイン）に接続したＰ−ＭＯＳＦＥＴ（Ｔｒ16）と、抵抗Ｒ14及びＲ15を直列接続した前記電圧分割回路と、が直列に接続している。
【００２７】
ＶＣＬラインとＶＳＳライン間には、ソースがＶＣＬラインに接続し、ドレインが抵抗Ｒ16を介してＶＳＳラインに接続し、ゲートに前記電圧分割回路の抵抗Ｒ14及びＲ15の接続点の電圧が供給され、ゲート・ソース間電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるＮ−ＭＯＳＦＥＴ（Ｔｒ17）が配設されている。Ｎ−ＭＯＳＦＥＴ（Ｔｒ17）は、そのオンによって、平滑コンデンサＣ4の負の充電電圧ＶＣＬについて抵抗Ｒ16を介してＶＳＳラインへ放電するためのスイッチング素子を構成している。
【００２８】
次に、図８の動作を説明する。  
電源電圧ＶＤＤの供給がオフした時、放電制御信号ＤＳもオフし、トランジスタＴｒ11、Ｔｒ12、Ｔｒ13、Ｔｒ14、Ｔｒ15のゲート電圧が０Ｖとなるので、トランジスタＴｒ11〜Ｔｒ17は全てオフ状態となり、ディスチャージ動作は停止する。
【００２９】
電源電圧ＶＤＤの供給がオンしている時、
(1)放電制御信号ＤＳがＨレベル（ディスチャージ動作信号）であると、トランジスタＴｒ11、Ｔｒ12、Ｔｒ13がオン状態となり、平滑コンデンサＣ1、Ｃ2、Ｃ3に保持された電荷は抵抗Ｒ11、Ｒ12、Ｒ13を通して放電される。
【００３０】
そして、放電制御信号ＤＳはトランジスタＴｒ14、Ｔｒ15で構成されたインバータ回路で反転されてＸＤＳとなる。放電制御信号ＤＳがＨレベルの時にはＸＤＳはＬレベルとなりトランジスタＴｒ16はオンする。その結果、トランジスタＴｒ17のゲートには、電圧（ＶＤＤ−ＶＣＬ）を抵抗Ｒ14と抵抗Ｒ15で分圧した電圧が印加されてオン状態となる。従って、平滑コンデンサＣ4に保持された電荷は抵抗Ｒ16を通して放電される。
【００３１】
(2)放電制御信号ＤＳがＬレベル（ディスチャージ停止信号）であると、トランジスタ  Ｔｒ11、Ｔｒ12、Ｔｒ13はオフする。インバータ回路の出力ＸＤＳはＨレベルとなりトランジスタＴｒ16はオフする。トランジスタＴｒ17もゲート電圧が０Ｖとなるのでオフ状態となり、ディスチャージ動作は停止する。
【００３２】
図８の回路では、電源電圧ＶＤＤの供給がオフした時、ディスチャージ回路のディスチャージ動作は停止するので、平滑コンデンサＣ1〜Ｃ4に蓄積したまま残存している電荷は放電されないという問題がある。これは、電源電圧ＶＤＤの供給をオフする指示がなされたときに、該電源電圧の供給がオフされる前に、一旦、ディスチャージ動作がなされ、その後に電源電圧の供給をオフするようにした場合であっても、同様であり、平滑コンデンサの電荷が全て放電しない状態で電源電圧の供給がオフされ、ディスチャージ動作が停止して、平滑コンデンサに電荷が残存する。
【００３３】
そこで、図８のディスチャージ回路を改良したものとして、図９のディスチャージ回路がある。  
図９において、図８と異なる点は、平滑コンデンサＣ3、Ｃ4にそれぞれ並列に抵抗Ｒ17、Ｒ18を接続したことである。それ以外の構成は図８と同様である。
【００３４】
図９の構成では、(1)ディスチャージ動作中に電源電圧ＶＤＤの供給がオフした場合における平滑コンデンサの電荷の残存や、(2)ディスチャージ後に電源電圧ＶＤＤの供給がオフした場合における平滑コンデンサの再起電圧（これについては後述する）による液晶の劣化やムラを改善するため、充電される電圧（絶対値）の高いＶＣＨとＶＣＬ（図２参照）の平滑コンデンサＣ3、Ｃ4にそれぞれ並列に抵抗Ｒ17、Ｒ18を入れている。
【００３５】
図９では、電源電圧ＶＤＤの供給がオフした時でも確実にディスチャージできるが、表示時でも抵抗Ｒ17、Ｒ18で無効な電力を消費する問題がある。 
例えば、ＶＣＨが１８Ｖ、ＶＣＬが１５Ｖで、抵抗Ｒ17、Ｒ18が１ＭΩの場合、０．５５ｍＷも電力消費する。つまり、抵抗Ｒ17及びＲ18がないディスチャージ回路では通常は１．５〜２ｍＷ程度の電力消費であるが０．５５ｍＷ増加する。
【００３６】
図１０は図９の動作を説明するもので、電源電圧ＶＤＤの供給がオンの状態で、放電制御信号ＤＳをＨレベルにして放電動作させた場合のディスチャージ波形を示している。この場合は、電源電圧ＶＤＤがオンしている状態で放電制御信号ＤＳをＨレベルにして出力し続けて、放電を行うので、４つの平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4に充電されている４つの電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬは、所定時間後には放電して零レベルの電圧ＶＳＳに達するので、問題とする点はない。
【００３７】
図１１は図９の動作を説明するもので、ディスチャージ中に電源電圧ＶＤＤの供給がオフされた場合のディスチャージ波形を示している。この場合は、ディスチャージ動作中に電源電圧ＶＤＤの供給がオフされるため、平滑コンデンサに電荷が残存し、残存した電荷に基づいた直流電圧が駆動部を経て、例えば液晶パネルに印加されて劣化やムラが発生する問題を生じる。
【００３８】
図１２は図９の動作を説明するもので、ディスチャージ後に電源電圧ＶＤＤの供給をオフにした場合のディスチャージ波形を示している。この場合は、電源オフによりディスチャージ回路が停止する。しかしながら、コンデンサの再起電圧により平滑コンデンサの両端に電位差が発生し、その発生した直流電圧が液晶パネルに印加される問題が発生する。
【００３９】
なお、再起電圧については、近年使用される高誘電率の積層セラミックコンデンサであってもアルミ電解コンデンサと同様に再起電圧が発生する。アルミ電解コンデンサに比べて、電圧レベルはかなり小さいが、液晶の劣化や表示ムラに影響する。コンデンサを充電し放電後更に端子間を短絡させた後、開放しておくと暫くして両方の端子間の電圧が再び上昇する現象が生じる。この場合の電圧を再起電圧と呼んでいる。
【００４０】
この現象が生じるメカニズムは、以下の通りである。  
誘電体に電圧が印加されると、誘電作用によって誘電体の内部に電気的変化が生じ, 誘電体表面に印加された電圧とは正負反対に帯電する。この現象は分極作用と呼ばれている。この分極作用により、電圧を印加した後、端子電圧が０になるまで放電し、端子間を開放しておくと、端子間に電位が現れて再起電圧を生じる。再起電圧は、両端子開放後約１０〜２０日位でピークに達しそれ以降徐々に低下する。積層セラミックコンデンサのピークはかなり早い時期に現れる。再起電圧は、基板自立形などの大形品ほど大きくなる傾向にある。
【００４１】
［第１の実施形態］
図１は本発明の第１の本実施形態における液晶駆動装置を含む液晶装置の構成例を示すブロック図である。  
液晶装置１００は、液晶駆動装置７０と、液晶パネル８０とを含む。
【００４２】
液晶パネル８０は、複数のＣＯＭ電極（コモン電極）（狭義には走査線）と、複数のＳＥＧ電極（セグメント電極）（狭義にはデータ線）と、ＣＯＭ電極及びＳＥＧ電極の交差により特定される画素を含む。この液晶パネル８０は、電流を導くための導線（電極）を格子状に張り巡らせておき、縦横それぞれのタイミングを合わせて電気信号を送ることで、交差する場所の画素を点灯させる単純マトリクス型の液晶パネルである。通常、配向状態がＴＮモードやＳＴＮモードのものが単純マトリクスの通電方法を採っている。
【００４３】
より具体的には、液晶パネル８０はパネル基板（例えばガラス基板）に形成される。このパネル基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるＣＯＭ電極ＣＯＭ1〜ＣＯＭM（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるＳＥＧ電極ＳＥＧ1〜ＳＥＧN（Ｎは２以上の自然数）とが配設されている。また、ＣＯＭ電極ＣＯＭK（１≦Ｋ≦Ｍ、Ｋは自然数）とＳＥＧ電極ＳＥＧL（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、画素が設けられる。各画素は、ＣＯＭ電極とＳＥＧ電極との間に液晶が封入されて形成され、ＣＯＭ電極とＳＥＧ電極との間の印加電圧に応じて透過率が変化するようになっている。
【００４４】
液晶駆動装置７０は、ＳＥＧドライバ４０、ＣＯＭドライバ５０、電源回路６０を含む。ＳＥＧドライバ４０は、表示データに基づいて液晶パネル８０のＳＥＧ電極ＳＥＧ1〜ＳＥＧNを駆動する。またＣＯＭドライバ５０は、液晶パネル８０のＣＯＭ電極ＣＯＭ1〜ＣＯＭMを順次選択する。電源回路６０は、ＳＥＧ電極の駆動電圧、及びＣＯＭ電極の駆動電圧を生成する液晶駆動電圧発生回路１０と、液晶駆動電圧発生回路１０で生成した複数の電圧を保持する複数（図では４つ）の平滑コンデンサを有した平滑コンデンサ部２０とを含む。
【００４５】
液晶駆動装置７０は、中央処理装置（Central Processing Unit：ＣＰＵ）等の制御回路２００により設定された内容に従って動作する。 
より具体的には、制御回路２００は、液晶駆動装置７０のＳＥＧドライバ４０及びＣＯＭドライバ５０に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、液晶駆動装置７０の電源回路６０に対して、昇圧倍率の設定や、ディスチャージ動作の制御を行う。
【００４６】
そして、電源回路６０は、外部から供給されるシステム接地電源電圧ＶＳＳ及び外部から供給されるシステム電源電圧ＶＤＤに基づいて、ＳＥＧ電極の駆動電圧（ＶＳＨ、ＶＳＬ、ＶＣＭ）、ＣＯＭ電極の駆動電圧（ＶＣＨ、ＶＣＬ、ＶＣＭ）を生成する。ＳＥＧドライバ４０は、電源回路６０によって生成された駆動電圧ＶＳＨを、表示データに基づいてＳＥＧ電極に印加する。ＣＯＭドライバ５０は、電源回路６０によって生成された駆動電圧ＶＣＨ、ＶＣＬ、ＶＣＭのいずれかを、ＣＯＭ電極に印加する。
【００４７】
図１の構成では、液晶駆動電圧発生回路１０で作られた液晶駆動電圧は平滑コンデンサ部２０で安定化され、ＣＯＭドライバ５０、ＳＥＧドライバ４０に供給される。ディスチャージ回路３０は液晶装置１００が待機状態の時及び電源電圧ＶDのオフ時に液晶パネル８０に直流電圧が印加しないように、制御回路２００からの信号により平滑コンデンサ部２０に保持された電荷をディスチャージする。
【００４８】
図２は液晶駆動用の各種電圧の関係を説明する図である。図２はＳＴＮモードでの標準的な駆動電圧を示している。  
本実施形態では、駆動電圧ＶＣＭを、ＣＯＭ電極に印加できる電圧としている。そして、駆動電圧ＶＣＭを基準に、正方向及び負方向に同じ振幅を有するＳＥＧ電極の駆動電圧ＶＳＨ、ＶＳＬを生成する。即ち、ＳＥＧ電極の駆動電圧ＶＳＨ、ＶＳＬの間の半分の電圧が、駆動電圧ＶＣＭとなる。このとき、駆動電圧ＶＳＬをシステム接地電源電圧ＶＳＳとすることができる。駆動電圧ＶＳＨと駆動電圧ＶＳＬとの間の電圧は例えば３．３Ｖである。
【００４９】
また、駆動電圧ＶＣＭを基準に、正方向及び負方向に同じ振幅を有するＣＯＭ電極の駆動電圧ＶＣＨ、ＶＣＬを生成する。駆動電圧ＶＣＭと駆動電圧ＶＣＨとの間の電圧は、例えば２０Ｖであり、駆動電圧ＶＣＬと駆動電圧ＶＣＭとの間の電圧は、例えば２０Ｖである。
【００５０】
図３はＣＯＭ電極、ＳＥＧ電極、オン画素、及びオフ画素の各波形の一例を示している。 
図３では、フレームごとに極性反転を行う極性反転駆動を行う場合のＣＯＭ電極ＣＯＭ1〜ＣＯＭ3の波形、ＳＥＧ電極ＳＥＧ1〜ＳＥＧ3の波形を模式的に示している。
【００５１】
そして、オン画素として、ＣＯＭ電極ＣＯＭ1とＳＥＧ電極ＳＥＧ1との交差位置に対応した画素の波形を示す。また、オフ画素として、ＣＯＭ電極ＣＯＭ1とＳＥＧ電極ＳＥＧ1との交差位置に対応した画素の波形を示す。このように、単純マトリクス型の液晶パネルは、図３に示すオン画素及びオフ画素の斜線部分により定まる実効値に応答する液晶の性質を利用している。
【００５２】
図４は本発明の第１の実施形態の電源回路におけるディスチャージ回路の構成例を示している。図８及び図９と同一部分には同一符号を付してある。  
図４において、４つの平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4には、液晶駆動電圧発生回路１０で生成した４つの電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬと同じ電圧が充電されている。電圧ＶＣＬは零レベルの電圧ＶＳＳと同じである。４つの電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬは、図２に示した大小関係となっている。ＶＣＭ，ＶＳＨ，ＶＣＨは正の電圧、ＶＣＬは負の電圧である。
【００５３】
４つの平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4それぞれの一方の電極は零レベルの電圧ＶＳＳを与えるＶＳＳラインに接続している。平滑コンデンサＣ1，Ｃ2，Ｃ3，Ｃ4のもう一方の電極はそれぞれ電圧ＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬを与えるＶＣＭ，ＶＳＨ，ＶＣＨ，ＶＣＬラインに接続している。
【００５４】
また、図示しない電源電圧供給回路からディスチャージ回路３０及び液晶駆動電圧発生回路１０に対して電源電圧ＶＤＤが供給されている。電源電圧ＶＤＤはディスチャージ回路３０のＶＤＤラインに供給されている。制御回路２００からディスチャージ回路３０に対しては、放電（ディスチャージ）の開始及び停止を制御する放電制御信号ＤＳがディスチャージ回路３０のＤＳラインに入力されている。
【００５５】
ディスチャージ回路３０は、その入力段に、ＶＤＤラインとＶＳＳライン間に、ソースがＶＤＤラインに接続し、ゲートに供給される放電制御信号ＤＳのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型ＰチャネルＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴと記す）Ｔｒ１と、一端がＰ−ＭＯＳＦＥＴ（Ｔｒ1）のドレインに接続し、他端がＶＳＳラインに接続し、抵抗Ｒ1と抵抗Ｒ2を直列接続して構成され、Ｐ−ＭＯＳＦＥＴ（Ｔｒ1）がオンしたときに電源電圧ＶＤＤを抵抗Ｒ1及びＲ2で分割して出力する第１の電圧分割回路と、を備えた直列回路を備えている。
【００５６】
また、ディスチャージ回路３０は、ＶＳＳラインとＶＣＬライン間に設けられ、抵抗Ｒ3及び抵抗Ｒ4が直列に接続された第２の電圧分割回路と、ソースがＶＳＳラインに接続し、ゲートが前記第１の電圧分割回路の電圧分割点に接続し、ドレインが抵抗Ｒ3を介してＶＳＳラインに接続し、かつドレインが放電用抵抗Ｒ4を介してＶＣＬラインに接続し、ゲートに供給される前記第１の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるジャンクション型ＰチャネルＦＥＴ（以下、Ｐ−ＪＦＥＴと記す）Ｔｒ2と、を備えている。
【００５７】
さらに、ディスチャージ回路３０は、ＶＳＳラインとＶＣＭライン間に設けられ、ソースがＶＳＳラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗Ｒ5を介してＶＣＭラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるジャンクション型ＮチャネルＦＥＴ（以下、Ｎ−ＪＦＥＴと記す）Ｔｒ3と、ＶＳＳラインとＶＳＨライン間に設けられ、ソースがＶＳＳラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗Ｒ6を介してＶＳＨラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるＮ−ＪＦＥＴ（Ｔｒ4）と、ＶＳＳラインとＶＣＨライン間に設けられ、ソースがＶＳＳラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗Ｒ7を介してＶＣＨラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるＮ−ＪＦＥＴ（Ｔｒ5）と、を備えている。
【００５８】
次に、図４の回路動作を説明する。  
電源電圧ＶＤＤの供給がオフした時、トランジスタＴｒ１はオフし、トランジスタＴｒ2、Ｔｒ3、Ｔｒ4、Ｔｒ5のゲート電圧が０Ｖとなるので、ジャンクション型のトランジスタＴｒ2〜Ｔｒ5は全てオン状態となる。平滑コンデンサＣ1、Ｃ2、Ｃ3、及びＣ4に保持された電荷はそれぞれ抵抗Ｒ5、Ｒ6、Ｒ7、及び抵抗Ｒ4を通って放電（ディスチャージ）される。このように電源電圧ＶＤＤの供給がオフした時に、ディスチャージ動作が行われることが、本実施形態の特徴である。
【００５９】
電源電圧ＶＤＤの供給がオンしている時は、
(1)放電制御信号ＤＳがＨレベル（ディスチャージ動作信号）であると、トランジスタＴｒ1がオフし、Ｐ−ＪＦＥＴであるトランジスタＴｒ2のゲート電圧が０ＶでありＴｒ2はオン状態となる。Ｎ−ＪＦＥＴであるトランジスタＴｒ3、Ｔｒ4、Ｔｒ5についてもそれらのゲート電圧が０Ｖとなるので、トランジスタＴｒ3、Ｔｒ4、Ｔｒ5はオン状態となり、平滑コンデンサＣ1、Ｃ2、Ｃ3、及びＣ4に保持された電荷は抵抗Ｒ5、Ｒ6、Ｒ7、及び抵抗Ｒ4を通して放電（ディスチャージ）される。
【００６０】
(2)放電制御信号ＤＳがＬレベル（ディスチャージ停止信号）であると、トランジスタＴｒ1がオン状態となり、Ｐ−ＪＦＥＴであるトランジスタＴｒ2のゲート・ソース間電圧ＶＧＳとして電源電圧ＶＤＤを抵抗Ｒ1及びＲ2によって分割した電圧が供給される。その分割電圧はトランジスタＴｒ2のゲート・ソース間遮断電圧（図５(a) のピンチオフ電圧Ｖｐ）以上の電圧がかかるように抵抗Ｒ1と抵抗Ｒ2の値が設定してあり、トランジスタＴｒ2はオフ状態となる。
【００６１】
N−ＪＦＥＴであるトランジスタＴｒ3、Ｔｒ4、Ｔｒ5のゲート・ソース間電圧ＶＧＳとして電圧ＶＣＬを抵抗Ｒ3及びＲ4で分割した負の電圧が供給される。その分割電圧はトランジスタＴｒ3、Ｔｒ4、Ｔｒ5のゲート・ソース間遮断電圧（図５(b) のピンチオフ電圧Ｖｐ）以下の値がかかるように抵抗Ｒ3と抵抗Ｒ4の値が設定されており、トランジスタＴｒ3、Ｔｒ4、Ｔｒ5はオフ状態となり、ディスチャージ動作は停止状態となる。
【００６２】
本実施形態によれば、電源電圧の供給がオフされたときスイッチング素子のゲート電圧も零レベルとなるが、これによってスイッチング素子がオンして放電路が形成されて、電源オフ後も平滑コンデンサ部に保持されている電荷を基準電位（零レベル）ラインへ放電（ディスチャージ）することができる。電源がオフ状態になっても確実なディスチャージ動作が行え、消費電力を増加させることもない電源回路を提供することができる。
【００６３】
正負の逆極性の第２及び第１の電圧を平滑化して使用する場合、スイッチング素子として２つのジャンクション型のＰチャネルＦＥＴ及びＮチャネルＦＥＴを組み合わせて用いることにより、第１及び第２の平滑コンデンサに対して、放電制御信号によるディスチャージ動作及び電源オフ時でのディスチャージ動作を実施することができる。
【００６４】
なお、図４では、電源電圧の供給がオフされたとき、ゲート電圧が零レベルとなるスイッチング素子として、ジャンクション型のＰ−ＪＦＥＴ、及びN−ＪＦＥＴを用いた場合について説明しているが、本発明の実施形態ではこれに限定されず、デプレッション型のＰ−ＭＯＳＦＥＴ、及びＮ−ＭＯＳＦＥＴであってもよい。つまり、図４におけるＰ−ＪＦＥＴの代わりにデプレッション型のＰ−ＭＯＳＦＥＴを置き換え、Ｎ−ＪＦＥＴの代わりにデプレッション型のＮ−ＭＯＳＦＥＴを置き換えた構成としてもよい。
【００６５】
ここで、図５及び図６を参照して、ＦＥＴの特性、特にゲート・ソース間電圧対ドレイン電流（ＶＧＳ−ＩＤ）特性について説明する。図５(a)はジャンクション型のＰ−ＪＦＥＴの特性、(b)はジャンクション型のN−ＪＦＥＴの特性を表している。また、図６(a)はデプレッション型のＰ−ＭＯＳＦＥＴの特性、(b)はデプレッション型のN−ＭＯＳＦＥＴの特性を表している。
【００６６】
図５(b) 及び図６(b) に示すＮチャネルＦＥＴでは、ゲートにかかる電圧（ソースを基準にした電圧、ＶＧＳという）が高いほどドレイン・ソース間に流れるドレイン電流ＩＤが大きくなる。これはＮ−ＪＦＥＴでもＮ−ＭＯＳＦＥＴでも同じである。ジャンクション型Ｎ−ＪＦＥＴやデプレッション型Ｎ−ＭＯＳＦＥＴではゲート電圧ＶＧＳを低くしていくとドレイン電流ＩＤが流れなくなる点があり、これをピンチオフ電圧と言いい、Ｖpで表す。また、ジャンクション型Ｎ−ＪＦＥＴやデプレッション型Ｎ−ＭＯＳＦＥＴではゲート電圧が０の時の正のドレイン電流ＩＤＳＳは、ＦＥＴの特性を示すパラメータとなっている。
【００６７】
同様に、図５(a) 及び図６(a) に示すＰチャネルＦＥＴでは、ゲートにかかる電圧ＶＧＳが低いほどドレイン・ソース間に流れるドレイン電流ＩＤが大きくなる。これはＰ−ＪＦＥＴでもＰ−ＭＯＳＦＥＴでも同じである。ジャンクション型Ｐ−ＪＦＥＴやデプレッション型Ｐ−ＭＯＳＦＥＴではゲート電圧を高くしていくとドレイン電流が流れなくなる点（ピンチオフ電圧Ｖp）がある。また、ジャンクション型Ｐ−ＪＦＥＴやデプレッション型Ｐ−ＭＯＳＦＥＴではゲート電圧が０の時の負のドレイン電流ＩＤＳＳは、ＦＥＴの特性を示すパラメータになっている。なお、図６(a) 及び(b) に示す２点鎖線はエンハンスメント型Ｐ−ＭＯＳＦＥＴの特性及びエンハンスメント型Ｎ−ＭＯＳＦＥＴの特性である。
【００６８】
［第２の実施形態］
図７は本発明の第２の実施形態の電源回路におけるディスチャージ回路の構成例を示している。図８及び図９と同一部分には同一符号を付しある。  
図７で、図４と異なる点は、高い電圧ＶＣＨ、ＶＣＬを保持した平滑コンデンサＣ3、Ｃ4に接続したＶＣＨ、ＶＣＬラインについては、本発明の第１の実施形態（図４）と同様な構成のディスチャージ回路を用いる構成とし、低い電圧ＶＳＨ、ＶＣＭを保持した平滑コンデンサＣ2、Ｃ1に接続したＶＳＨ、ＶＣＭラインについては、前述した関連技術（図８）のディスチャージ回路を用いる構成としたものである。
【００６９】
以下に図７の構成を述べる。  
ディスチャージ回路３０は、図８及び図９と同様に、ＶＳＳラインとＶＣＭライン間に設けられ、ソースがＶＳＳラインに接続し、ドレインが放電用抵抗Ｒ11を介してＶＣＭラインに接続し、ゲートに放電制御信号ＤＳが供給され、該放電制御信号ＤＳのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型のＮ−ＭＯＳＦＥＴ（Ｔｒ11）と、ＶＳＳラインとＶＳＨライン間に設けられ、ソースがＶＳＳラインに接続し、ドレインが放電用抵抗Ｒ12を介してＶＣＭラインに接続し、ゲートに放電制御信号ＤＳが供給され、該放電制御信号ＤＳのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型のＮ−ＭＯＳＦＥＴ（Ｔｒ12）と、を備えている。
【００７０】
また、ディスチャージ回路３０は、図４と同様に、ＶＤＤラインとＶＳＳライン間に、ソースがＶＤＤラインに接続し、ゲートに供給される放電制御信号ＤＳのハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるエンハンスメント型Ｐ−ＭＯＳＦＥＴ（Ｔｒ１）と、一端がＰ−ＭＯＳＦＥＴ（Ｔｒ1）のドレインに接続し、他端がＶＳＳラインに接続し、抵抗Ｒ1と抵抗Ｒ2を直列接続して構成され、Ｐ−ＭＯＳＦＥＴ（Ｔｒ1）がオンしたときに電源電圧ＶＤＤを抵抗Ｒ1及びＲ2で分割する第１の電圧分割回路と、を有した直列回路を備えている。
【００７１】
さらに、ディスチャージ回路３０は、図４と同様に、ＶＳＳラインとＶＣＬライン間に設けられ、抵抗Ｒ3及び抵抗Ｒ4が直列に接続された第２の電圧分割回路と、ソースがＶＳＳラインに接続し、ゲートが前記第１の電圧分割回路の電圧分割点に接続し、ドレインが抵抗Ｒ3を介してＶＳＳラインに接続し、かつドレインが放電用抵抗Ｒ4を介してＶＣＬラインに接続し、ゲートに供給される前記第１の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるジャンクション型Ｐ−ＪＦＥＴ（Ｔｒ2）と、を備えている。
【００７２】
さらに、ディスチャージ回路３０は、図４と同様に、ＶＳＳラインとＶＣＨライン間に設けられ、ソースがＶＳＳラインに接続し、ゲートが前記第２の電圧分割回路の電圧分割点に接続し、ドレインが放電用抵抗Ｒ7を介してＶＣＨラインに接続し、ゲートに供給される前記第２の電圧分割回路からの分割電圧のハイレベル又はローレベルによってドレイン・ソース間がオンオフ制御されるＮ−ＪＦＥＴ（Ｔｒ5）と、を備えている。
【００７３】
図７の構成では、電源電圧ＶＤＤの供給がオフした時は、放電制御信号ＤＳもオフし、トランジスタＴｒ11、Ｔｒ12はオフとなり、電圧ＶＳＨ、ＶＣＭのディスチャージ動作は停止する。しかしながら、平滑コンデンサＣ2、Ｃ1に充電されている低い電圧ＶＳＨ、ＶＣＭについては、放電時間が短く、再起電圧の値も小さいので、図８で述べた関連技術のディスチャージ回路を用いても、液晶に印加する電圧は低いので問題となりにくい。つまり、低い電圧ＶＳＨ、ＶＣＭについては、図８で述べた関連技術のディスチャージ回路を用いても、電源電圧ＶＤＤの供給をオフする指示がなされたときに、図１１に示したように電源電圧ＶＤＤの供給がオフする前に行われる短い期間のディスチャージ動作によってほぼ放電が完了するので、その後の液晶に対する影響は少なくて済む。
【００７４】
なお、図７におけるジャンクション型のＰ−ＪＦＥＴ及びＮ−ＪＦＥＴについても、デプレッション型のＰ−ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴに置き換えた構成としても同様な作用効果を得ることができる。
【産業上の利用可能性】
【００７５】
本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の本実施形態における液晶駆動装置を含む液晶装置の構成例のブロック図。
【図２】液晶駆動用の各種電圧の関係を説明する図。
【図３】ＣＯＭ電極、ＳＥＧ電極、オン画素、及びオフ画素の各波形の一例を示す波形図。
【図４】本発明の第１の実施形態の電源回路におけるディスチャージ回路の構成例を示す回路図。
【図５】ジャンクション型のＦＥＴの特性図。
【図６】デプレッション型のＭＯＳＦＥＴの特性図。
【図７】本発明の第２の実施形態の電源回路におけるディスチャージ回路の構成例を示す回路図。
【図８】関連技術のディスチャージ回路の回路図。
【図９】図８の関連技術のディスチャージ回路を改良した回路図。
【図１０】図９の動作を説明する図。
【図１１】図９の動作を説明する図。
【図１２】図９の動作を説明する図。
【符号の説明】
【００７７】
１０…液晶駆動電圧発生回路、２０…平滑コンデンサ部、３０…ディスチャージ回路、４０…ＳＥＧドライバ、５０…ＣＯＭドライバ、６０…電源回路、７０…液晶駆動装置、８０…液晶パネル、１００…液晶装置、２００…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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