(57)【要約】【課題】テストピンの数が少ない大規模集積回路チップを提供する。【解決手段】テスト回路１２、信号自動発生回路１６をデコーダ１３と同一のＬＳＩパッケージに内蔵させる。テスト信号入力の本数は、信号自動発生回路１６がそのＬＳＩパッケージにない場合に比べ、少なくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部にテスト信号の一部を発生するためのテスト信号発生回路を備えることを特徴とする大規模集積回路チップ。
【請求項２】
請求項１に記載の大規模集積回路チップにおいて、
前記テスト信号発生回路は、外部から入力された信号に基づいて動作することを特徴とする大規模集積回路チップ。
【請求項３】
請求項１又は２に記載の大規模集積回路チップにおいて、
被テスト部は、前記テスト信号発生回路からの入力と外部からの入力によりテストされることを特徴とする大規模集積回路チップ。
【請求項４】
請求項１乃至３の何れか１項に記載の大規模集積回路チップにおいて、
前記テスト信号発生回路の入力線数は前記テスト信号発生回路の出力線数より少ないことを特徴とする大規模集積回路チップ。
【請求項５】
請求項１乃至４の何れか１項に記載の大規模集積回路チップにおいて、
被テスト部に供給される外部からの信号の一部が前記テスト信号発生回路にも供給されることを特徴とする大規模集積回路チップ。
【請求項６】
請求項１乃至５の何れか１項に記載の大規模集積回路チップにおいて、
前記テスト信号発生回路は、
スロットカウンタと、チャネルカウンタと、前記スロットカウンタの出力又は前記チャネルカウンタの出力の何れかを選択するマルチプレクサを備えることを特徴とする大規模集積回路チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積回路チップに関する。
【背景技術】
【０００２】
デジタルベースバンドＬＳＩ（大規模集積回路）チップでは、その回路規模が大きいことから通常の動作モードにおいて内部の処理回路が十分にテストすることができないので、テスト回路とテスト端子を付加して回路の動作確認を行う必要がある。しかし同時に、このことによりＬＳＩチップのピン数が増えてＬＳＩチップのパッケージが大きくなってしまうという課題を抱える。そこで、テスト回路にテスト信号の自動生成回路を搭載することにより、その分ＬＳＩチップのピン数は削減するが、外部からの信号を入力した場合と同等のテストを内部の回路で実現することができる。
【特許文献１】特許第３７８８９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デジタルベースバンドＬＳＩチップのテストにおいて、入力機能ピンから信号を入力して、期待される信号が出力機能ピンから出力されることを確認する必要があったが、そのテストには限界があった。さらに、テスト回路を搭載して、機能ピンからの入出力信号ではテストしきれない回路をテスト回路経由でテストすることもできるが、テストピンの分だけＬＳＩチップのピン数が増えることになってしまう。
【０００４】
そこで、本発明は、テストピンの数が少ない大規模集積回路チップを提供することを目的とする。
【課題を解決するための手段】
【０００５】
大規模集積回路チップの内部にテスト回路を実装する。通常使用時は、入力信号をスルー出力する。テストモード時においては、テスト用外部入力信号そのまま被テスト回路に出力するが、一部のテスト信号をテスト回路内部で生成し、外部から入力されたテスト信号に同期して被テスト回路に供給する。
【発明の効果】
【０００６】
本発明によれば、大規模集積回路チップにおいて、テストピンの数を減らすことができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。
【０００８】
本発明の実施形態は、ＨＳＤＰＡ(High Speed Downlink Packet Access)で利用されるデジタルベースバンドＬＳＩチップにおいて、テスト回路を搭載するがテスト端子のピン数を削減することを特徴とする。
【０００９】
図１は、全体構成図である。レシーバ１１、テスト回路１２、デコーダ１３、第一信号切替スイッチ１４、第二信号切替スイッチ１５、自動信号発生回路１６、テスト信号入力信号１７がそれぞれある。テスト回路１２、デコーダ１３及び信号自動発生回路１６は、１つのＬＳＩに含まれている。
【００１０】
デジタルベースバンド信号を受信するレシーバ１１がある。通常の動作モードでは、このレシーバ１１で受信した信号をテスト回路１２経由で後段のデコーダ１３に出力する。その際、第一信号切替スイッチ１４、第二信号切替スイッチ１５は、レシーバ１１側に切り替わっている。テストモード時は、第一信号切替スイッチ１４、第二信号切替スイッチ１５は、テスト信号入力１７及び信号自動発生回路１６側に切り替わる。そして、デコーダ１３に入力する信号がすべてテスト回路１２経由で、外部端子からのテスト信号入力１７および自動信号発生１６に切り替わる。
【００１１】
図２及び図３にて、テスト信号の自動生成について述べる。図２及び図３に、レシーバ１１からデコーダ１３への入力信号タイミングを示す。サブフレーム及びスロットの各先頭においては、シンボルデータ（ＤＥＣ−Ｄａｔａ）の１サイクル前に、それぞれサブフレームスタート信号（ＤＥＣ−ＦＳＴ）、スロットスタート信号（ＤＥＣ−ＬＳＴ）がアクティブになり、同サイクルのＤＥＣ−ＩＮＦＯにはスロット番号（０〜１４）が入力される。また、Ｖａｌｉｄ信号（ＤＥＣ−ＶＬＤ）がアクティブのときに、同サイクルのシンボルデータが有効となり，ＤＥＣ−ＩＮＦＯにはそのシンボルの属するチャネル番号（０〜３）が示される。
【００１２】
このスロット番号とチャネル番号を内部で自動的に発生させるには、図１の自動生成回路内に、スロットカウンタ２１とチャンネルカウンタ２２を搭載する。その内部構成を図４に示す。スロットカウンタ２１は、０から１４をカウントする。また、スロットカウンタ２１は、ＴＩＮ［２］（＝ＤＥＣ−ＬＳＴ）がアクティブの際に、カウントアップしてＤＥＣ−ＩＮＦＯに出力する。チャネルカウンタ２２は、０から３をカウントする。また、チャネルカウンタ２２は、１クロック遅れたＴＩＮ［１］によりリセットされ、ＴＩＮ［０］（＝ＤＥＣ−ＶＬＤ）がアクティブのときにカウントアップし、同サイクルにてＤＥＣ−ＩＮＦＯに出力する。
【００１３】
マルチプレクサＭＵＸ２３は、ＤＥＣ−ＶＬＤがＬＯＷのときにスロットカウンタからの出力を選択し、ＤＥＣ−ＶＬＤがＨＩＧＨのときにチャネルカウンタからの出力を選択する。
【００１４】
上記の構成により、デコーダの単体テスト時は、合計３５ビット幅のテスト入力端子が必要であるが、スロット信号とチャネル信号を内部生成させることにより、テスト端子は３１ビット幅に削減することが可能になる。従って、入力のピン数を４本削減することができる。
【産業上の利用可能性】
【００１５】
デジタルベースバンドＬＳＩチップにおけるテスト回路の実現。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態によるシステム構成例を示す図である。
【図２】本発明の実施形態によるシステムのテストモード時における動作を示すタイミング図（１／２）である。
【図３】本発明の実施形態によるシステムのテストモード時における動作を示すタイミング図（２／２）である。
【図４】本発明の実施形態によるテストモード時における信号自動発生回路とテスト回路の内部の構成を示す回路図である。
【符号の説明】
【００１７】
１１  レシーバ
１２  テスト回路
１３  デコーダ
１４  第１信号切替スイッチ
１５  第２信号切替スイッチ
１６  信号自動発生回路
１７  テスト信号入力
【図１】
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【図２】
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【図３】
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【図４】
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