(57)【要約】【課題】  強誘電体メモリ装置の読み出しマージンの向上を図る。【解決手段】  強誘電体メモリ装置１００は、複数のビット線ＢＬと、複数のビット線ＢＬのそれぞれに接続され、“０”データ又は“１”データを分極状態に対応して記憶する複数のメモリセルＭＣと、複数のデータ線ＤＬと、複数のビット線ＢＬのそれぞれをビット線ＢＬの電位に基づいて複数のデータ線ＤＬのそれぞれに接続する複数の電荷転送回路１６０と、複数のデータ線ＤＬのそれぞれを負電位にプリチャージするための負電荷を蓄積するキャパシタ１９２と、“０”データの読み出し電荷量に相当する正電荷を複数のビット線ＢＬのそれぞれから引き抜く正電荷キャンセル回路４００と、データ線ＤＬの電位と参照電位とを比較することによりメモリセルＭＣから読み出したデータを判定するセンスアンプ２３０とを備える。【選択図】図１
2008090937.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶する複数のメモリセルと、
複数のデータ線と、
前記複数のビット線のそれぞれを前記ビット線の電位に基づいて前記複数のデータ線のそれぞれに接続する複数の電荷転送回路と、
前記複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、
前記“０”データの読み出し電荷量に相当する正電荷を前記複数のビット線のそれぞれから引き抜く正電荷キャンセル回路と、
前記メモリセルから読み出したデータを判定するセンスアンプと、
を備える強誘電体メモリ装置。
【請求項２】
複数のビット線と、
前記複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶する複数のメモリセルと、
複数のデータ線と、
前記複数のビット線のそれぞれを前記複数のデータ線のそれぞれに接続する複数の電荷転送回路と、
前記複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、
前記“０”データの読み出し電荷量よりも多く且つ前記“１”データの読み出し電荷量よりも少ない電荷量に相当する正電荷を前記複数のビット線のそれぞれから引き抜く正電荷キャンセル回路と、
前記メモリセルから読み出したデータを判定するセンスアンプと、
を備える強誘電体メモリ装置。
【請求項３】
請求項１又は請求項２に記載の強誘電体メモリ装置であって、
“１”データの強誘電体容量をＣf1、“０”データの強誘電体容量をＣf0、データ読み出し時に前記メモリセルに印加される電圧をＶＣＣ、前記データ線の初期電位を−Ｖiniとすると、前記キャパシタの容量は（Ｃf1−Ｃf0）×ＶＣＣ／Ｖini以下である、強誘電体メモリ装置。
【請求項４】
請求項１乃至請求項３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタである、強誘電体メモリ装置。
【請求項５】
請求項１乃至請求項３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“０”データの強誘電体容量に相当する容量を有する常誘電体キャパシタである、強誘電体メモリ装置。
【請求項６】
請求項１乃至請求項３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“０”データの強誘電体容量より大きく且つ“１”データの強誘電体容量より小さい容量に相当する容量を有する常誘電体キャパシタである、強誘電体メモリ装置。
【請求項７】
請求項１乃至請求項３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“１”データの強誘電体容量よりも小さい容量を有するキャパシタである、強誘電体メモリ装置。
【請求項８】
請求項１乃至請求項３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記ビット線を所定の負電位にプリチャージする手段である、強誘電体メモリ装置。
【請求項９】
請求項１乃至請求項３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記ビット線を負電位に所定時間接続するスイッチである、強誘電体メモリ装置。
【請求項１０】
請求項１乃至請求項９のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記メモリセルに読み出し電圧が印加される以前に前記ビット線から正電荷を引き抜く、強誘電体メモリ装置。
【請求項１１】
請求項１乃至請求項７のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記メモリセルに読み出し電圧が印加されるタイミングと略同時のタイミングで前記ビット線から正電荷を引き抜く、強誘電体メモリ装置。
【請求項１２】
請求項１乃至請求項１１のうち何れか１項に記載の強誘電体メモリ装置を備える電子機器。
【請求項１３】
複数のビット線と、
前記複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶する複数のメモリセルと、
複数のデータ線と、
前記複数のビット線のそれぞれを前記ビット線の電位に基づいて前記複数のデータ線のそれぞれに接続する複数の電荷転送回路と、
前記複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、
前記複数のビット線のそれぞれから正電荷を引き抜く正電荷キャンセル回路と、
前記メモリセルから読み出したデータを判定するセンスアンプと、
を有する強誘電体メモリ装置の駆動方法であって、
前記メモリセルに読み出し電圧を印加する以前又は略同時に、前記“０”データの読み出し電荷量に相当する正電荷、又は前記“０”データの読み出し電荷量よりも多く且つ前記“１”データの読み出し電荷量よりも少ない電荷量に相当する正電荷を前記正電荷キャンセル回路によって前記複数のビット線のそれぞれから引き抜くステップと、
前記センスアンプによってデータを判定するステップと、
を備える強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタの分極状態に応じてデータを記憶する強誘電体メモリ装置及びその駆動方法並びに電子機器に関する。
【背景技術】
【０００２】
強誘電体キャパシタのヒステリシス特性を利用してデータを記憶する強誘電体メモリ装置では、プレート線に読み出し電圧を印加し、強誘電体キャパシタから放出される電荷量に応じて電位上昇するビット線の電位と参照電位とを比較することで、データ判定を行っている。このとき、プレート線に印加される読み出し電圧は、強誘電体キャパシタの容量とビット線の寄生容量とで分圧される。そのため、強誘電体キャパシタに印加される読み出し電圧は、プレート線に印加される読み出し電圧よりも小さくなる。電子機器の低消費電力化の要求により電源電圧は低めに設定される傾向があり、電源電圧が低い場合には強誘電体キャパシタからビット線に放出される読み出し電荷量が少なくなり、読み出しマージンが低下する。かかる問題を解決するため、ビット線の初期電位を接地電位に制御し、プレート線に印加される読み出し電圧をほぼそのまま強誘電体キャパシタに印加して読み出しマージンを増大させるビット線グランドセンス方式が提案されている。ビット線グランドセンス方式に言及した特許文献として、例えば、特開２００２−１３３８５７号公報が知られている。
【特許文献１】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のビット線グランドセンス方式では、“０”データの強誘電体容量をＣf0、“１”データの強誘電体容量をＣf1、ビット線上の電荷が転送されるノード（以下、データ線と称する。）の容量をＣtank、データ線の初期電位を−Ｖini、電源電位をＶＣＣ、“０”データを読み出したときのデータ線の電位をＶtank0、“１”データを読み出したときのデータ線の電位をＶtank1とすると、以下の関係式が成立する。
【０００４】
Ｖtank0＝−Ｖini＋ＶＣＣ×Ｃf0／Ｃtank
Ｖtank1＝−Ｖini＋ＶＣＣ×Ｃf1／Ｃtank
【０００５】
これは、データ線の容量Ｃtankを小さくすればする程、“０”データを読み出したときのデータ線の電位と、“１”データを読み出したときのデータ線の電位との電位差（以下、読み出しマージンと称する。）を増大し、読み出し精度を向上できることを示唆している。
【０００６】
しかし、データ線の電位は、ビット線の初期電位（接地電位）を超えて大きくなることはないため、ＶＣＣ×Ｃf0／ＣtankもＶＣＣ×Ｃf1／Ｃtank1も、Ｖiniを超えることはない。よって、上式は、下式のように記述することができる。ここで、関数ｍｉｎは、複数の引数のうち最小のものを返値とする関数である。
【０００７】
Ｖtank0＝ｍｉｎ（ＶＣＣ×Ｃf0／Ｃtank，Ｖini）−Ｖini
Ｖtank1＝ｍｉｎ（ＶＣＣ×Ｃf1／Ｃtank，Ｖini）−Ｖini
【０００８】
読み出しマージンΔＶは、以下のように求めることができる。
ΔＶ＝Ｖtank1−Ｖtank0＝ｍｉｎ（ＶＣＣ×Ｃf1／Ｃtank，Ｖini）−ｍｉｎ（ＶＣＣ×Ｃf0／Ｃtank，Ｖini）
【０００９】
上式より、読み出しマージンΔＶは、Ｖtank1＝０となるポイントで極大値をとる。このときのＣtankの値、及び読み出しマージンの値ΔＶmaxを以下に示す。
Ｃtank＝Ｃf1×ＶＣＣ／Ｖini
ΔＶmax＝Ｖini（１−Ｃf0／Ｃf1）
【００１０】
従来のビット線グランドセンス方式では、理論上、ΔＶmax以上の読み出しマージンを得ることができない。例えば、Ｃf0／Ｃf1＝１／３とすると、ΔＶmax＝２＊Ｖini／３となる。Ｃtankの設計値は最適値を有しており、それより大きくても又小さくても読み出しマージンは減少してしまう。
【００１１】
そこで、本発明はこのような問題を解決し、データ線を負電位にプリチャージするための負電荷を蓄積するキャパシタの容量を最適値に維持しつつ、読み出しマージンを確保できる強誘電体メモリ装置及びその駆動方法並びに電子機器を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため本発明に係わる強誘電体メモリ装置は、複数のビット線と、複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶する複数のメモリセルと、複数のデータ線と、複数のビット線のそれぞれをビット線の電位に基づいて複数のデータ線のそれぞれに接続する複数の電荷転送回路と、複数のデータ線に接続され負電荷を蓄積するキャパシタと、“０”データの読み出し電荷量に相当する正電荷を複数のビット線のそれぞれから引き抜く正電荷キャンセル回路と、メモリセルから読み出したデータを判定するセンスアンプと、を備える。
【００１３】
“０”データの読み出し電荷量に相当する正電荷をビット線から予め引き抜くことにより、“０”データを読み出したときのデータ線の電位上昇を抑制できるので、データ線を負電位にプリチャージするための負電荷を蓄積するキャパシタの容量を最適な範囲に設定し、読み出しマージンを増大できる。
【００１４】
本発明の他の側面に係わる強誘電体メモリ装置は、複数のビット線と、複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶する複数のメモリセルと、複数のデータ線と、複数のビット線のそれぞれを複数のデータ線のそれぞれに接続する複数の電荷転送回路と、複数のデータ線に接続され負電荷を蓄積するキャパシタと、“０”データの読み出し電荷量よりも多く且つ“１”データの読み出し電荷量よりも少ない電荷量に相当する正電荷を複数のビット線のそれぞれから引き抜く正電荷キャンセル回路と、メモリセルから読み出したデータを判定するセンスアンプと、を備える。
【００１５】
“０”データの読み出し電荷量よりも多く且つ“１”データの読み出し電荷量よりも少ない電荷量に相当する正電荷をビット線から予め引き抜くことにより、“０”データを読み出したときのデータ線の電位上昇を抑制できるので、データ線を負電位にプリチャージするための負電荷を蓄積するキャパシタの容量を最適な範囲に設定し、読み出しマージンを増大できる。
【００１６】
例えば、“１”データの強誘電体容量をＣf1、“０”データの強誘電体容量をＣf0、データ読み出し時にメモリセルに印加される電圧をＶＣＣ、データ線の初期電位を−Ｖiniとすると、データ線を負電位にプリチャージするための負電荷を蓄積するキャパシタの容量Ｃtankは、（Ｃf1−Ｃf0）×ＶＣＣ／Ｖini以下であることが好ましい。
【００１７】
従来では、読み出しマージンΔＶの最大値ΔＶmaxは、Ｖini（１−Ｃf0／Ｃf1）であり、Ｃtankの値をＣf1×ＶＣＣ／Ｖini以下に設定しても、読み出しマージンをΔＶmax以上に増大させることはできない。これに対し、本発明では、ビット線から予め正電荷を引き抜くことで、“０”データを読み出したときのデータ線の電位上昇を抑制できるので、Ｃtankの値をＣf1×ＶＣＣ／Ｖiniより小さい（Ｃf1−Ｃf0）×ＶＣＣ／Ｖini以下に設定し、読み出しマージンを増大できる。
【００１８】
正電荷キャンセル回路の具体的な回路構成例として、例えば、
（１）“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタ、
（２）“０”データの強誘電体容量に相当する容量を有する常誘電体キャパシタ、
（３）“０”データの強誘電体容量より大きく且つ“１”データの強誘電体容量より小さい容量に相当する容量を有する常誘電体キャパシタ、
（４）“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“１”データの強誘電体容量よりも小さい容量を有するキャパシタ、
などを適用できる。
【００１９】
強誘電体キャパシタに加えて常誘電体キャパシタを用いることで、ビット線から引き抜く電荷量の微調整が容易になる。
【００２０】
正電荷キャンセル回路の具体的な他の回路構成例として、例えば、ビット線を所定の負電位にプリチャージする手段、又はビット線を負電位に所定時間接続するスイッチを挙げることができる。
【００２１】
ビット線を負電位に下げることで、ビット線上の正電荷をキャンセルし、“０”データを読み出したときのデータ線の電位上昇を抑制することが可能となる。これにより、データ線に接続され負電荷を蓄積するキャパシタの容量を最適な範囲に設定し、読み出しマージンを増大できる。
【００２２】
正電荷キャンセル回路は、メモリセルに読み出し電圧が印加される以前にビット線から正電荷を引き抜くのが好ましい。
【００２３】
メモリセルに読み出し電圧を印加する以前のタイミングでビット線から正電荷を引き抜いておくと、より大きな読み出し電圧をメモリセルに印加できるので、読み出し速度を向上できる。
【００２４】
正電荷キャンセル回路は、メモリセルに読み出し電圧が印加されるタイミングと略同時のタイミングでビット線から正電荷を引き抜くのが好ましい。
【００２５】
メモリセルに読み出し電圧を印加する以前のタイミングで正電荷キャンセル回路等の周辺回路を駆動させると、ビット線にノイズが入る可能性があるが、メモリセルに読み出し電圧を印加するタイミングと略同時のタイミングで正電荷キャンセル回路を駆動し、ビット線から正電荷を引き抜いておくことで、ノイズマージンを拡大できる。
【００２６】
本発明に係わる電子機器は、本発明に係わる強誘電体メモリ装置を備える。ここで、電子機器とは、本発明に係わる強誘電体メモリ装置を備えてなる一定の機能を奏する電子機器一般をいい、その構成に特に限定はないが、例えば、パーソナルコンピュータ、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード、シートコンピュータ、電子ペーパ、ウェアラブルコンピュータ、スマート・カード、ビデオカメラ、ヘッドマウントディスプレイ、プロジェクタ、ＲＦＩＤ、ファックス装置、携帯型ＴＶ、シート型電卓など、情報記憶を必要とするあらゆる電子機器を含む。
【００２７】
本発明に係わる強誘電体メモリ装置の駆動方法は、複数のビット線と、複数のビット線のそれぞれに接続され、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶する複数のメモリセルと、複数のデータ線と、複数のビット線のそれぞれをビット線の電位に基づいて複数のデータ線のそれぞれに接続する複数の電荷転送回路と、複数のデータ線のそれぞれに接続され負電荷を蓄積するキャパシタと、複数のビット線のそれぞれから正電荷を引き抜く正電荷キャンセル回路と、メモリセルから読み出したデータを判定するセンスアンプと、を有する強誘電体メモリ装置の駆動方法であって、メモリセルに読み出し電圧を印加する以前又は略同時に、“０”データの読み出し電荷量に相当する正電荷、又は“０”データの読み出し電荷量よりも多く且つ“１”データの読み出し電荷量よりも少ない電荷量に相当する正電荷を正電荷キャンセル回路によって複数のビット線のそれぞれから引き抜くステップと、センスアンプによってデータを判定するステップと、を備える。
【００２８】
“０”データの読み出し電荷量に相当する正電荷、又は“０”データの読み出し電荷量よりも多く且つ“１”データの読み出し電荷量よりも少ない電荷量に相当する正電荷をビット線から予め引き抜くことにより、“０”データを読み出したときのデータ線の電位上昇を抑制できるので、データ線に接続され負電荷を蓄積するキャパシタの容量を最適な範囲に設定し、読み出しマージンを増大できる。
【発明を実施するための最良の形態】
【００２９】
以下、各図を参照しながら本発明の実施形態について説明する。以下の実施形態は、特許請求の範囲に係わる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３０】
図１は本実施形態に係わる強誘電体メモリ装置１００の回路構成を示す。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、ワード線制御回路１２０と、プレート線制御回路１３０と、プリチャージ回路１５０と、電荷転送回路１６０と、転送制御回路１７０と、プリチャージ回路１８０と、負電圧生成回路１９０と、電圧制御回路２００と、センスアンプ２３０と、制御信号生成回路３００と、正電荷キャンセル回路４００とを備えて構成される。
【００３１】
メモリセルアレイ１１０は、複数のメモリセルＭＣを有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。ｎ型ＭＯＳトランジスタＴＲは、そのゲートがワード線ＷＬに接続され、そのソースがビット線ＢＬに接続され、そのドレインが強誘電体キャパシタＣの一方端に接続されている。ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬの電圧に基づいて強誘電体キャパシタＣの一方端を、ビット線ＢＬに接続するか否かを切り換える。
【００３２】
強誘電体キャパシタＣは、他方端がプレート線ＰＬに接続されており、その一方端と他方端との間の電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をビット線ＢＬに放出する。本実施形態において、強誘電体キャパシタＣは、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合に“１”データを記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合に“０”データを記憶する。
【００３３】
ワード線制御回路１２０は、ワード線ＷＬに接続されており、ワード線ＷＬの電位を制御する。具体的には、ワード線制御回路１２０は、強誘電体メモリ装置１００の外部から供給されるアドレス信号に基づいて、アドレスに対応するワード線ＷＬの電位を高くして、そのワード線ＷＬに接続されるメモリセルＭＣを選択する。
【００３４】
プレート線制御回路１３０は、プレート線ＰＬに接続されており、プレート線ＰＬの電位を制御する。具体的には、プレート線制御回路１３０は、強誘電体メモリ装置１００の外部から供給されるアドレス信号に基づいて、アドレスに対応するプレート線ＰＬの電位を高くして、そのプレート線ＰＬを選択する。
【００３５】
尚、説明の便宜上、メモリセルアレイ１１０には、単一のメモリセルＭＣのみ図示しているが、実際には、ｍ×ｎ個（ｍ，ｎは正の整数）のメモリセルＭＣがメモリセルアレイ１１０内にアレイ状に配置される。また、強誘電体メモリ装置１００には、ｍ本のワード線ＷＬ、ｍ本のプレート線ＰＬ、ｎ本のビット線ＢＬ、ｎ本のデータ線ＤＬ、及びｎ個の電荷転送回路１６０が配置される。
【００３６】
プリチャージ回路１５０は、ビット線ＢＬに接続されるｎ型ＭＯＳトランジスタ１５２を有して構成される。ｎ型ＭＯＳトランジスタ１５２は、ソースが接地されており、ドレインがビット線ＢＬに接続されている。また、ｎ型ＭＯＳトランジスタ１５２は、ゲートが制御信号生成回路３００に接続されており、ゲートに供給される信号ＰＲの電圧に基づいて、ビット線ＢＬを接地するか否かを切り換える。
【００３７】
電荷転送回路１６０は、ｐ型ＭＯＳトランジスタ１６２を有して構成される。ｐ型ＭＯＳトランジスタ１６２は、ソースがビット線ＢＬに接続されており、ドレインがデータ線ＤＬに接続されている。そして、ｐ型ＭＯＳトランジスタ１６２は、ゲートの電圧に基づいて、ビット線ＢＬをデータ線ＤＬに接続するか否かを切り換える。
【００３８】
転送制御回路１７０は、電荷転送回路１６０に供給する電圧を生成する。転送制御回路１７０は、強誘電体キャパシタ１７２及び１７６と、インバータ１７４と、伝送ゲート１７８と、インバータ１７９とを有して構成される。
【００３９】
強誘電体キャパシタ１７２は、一方端がビット線ＢＬに接続されており、他方端がインバータ１７４の入力に接続されている。またインバータ１７４は、出力が強誘電体キャパシタ１７６の一方端に接続されており、強誘電体キャパシタ１７６は、他方端が電荷転送回路１６０に接続されている。即ち、強誘電体キャパシタ１７２、インバータ１７４、及び強誘電体キャパシタ１７６は、直列に接続されており、その入力がビット線ＢＬに接続され、出力が電荷転送回路１６０に接続されている。
【００４０】
伝送ゲート１７８は、インバータ１７４の入力及び出力に接続されており、そのゲートに信号ＳＨ、及びインバータ１７９が出力した信号ＳＨの反転信号に基づいて、インバータ１７４の入力と出力とを短絡させる。
【００４１】
電荷転送回路１６０において、転送制御回路１７０の出力、即ち、強誘電体キャパシタ１７６の他方端は、ビット線ＢＬに接続されるｐ型ＭＯＳトランジスタ１６２のゲートに接続されている。そして、転送制御回路１７０は、ビット線ＢＬの電位に基づいて、ｐ型ＭＯＳトランジスタ１６２のゲートに供給される電圧を制御し、ビット線ＢＬをデータ線ＤＬに接続するか否かを切り換える。
【００４２】
プリチャージ回路１８０は、ｐ型ＭＯＳトランジスタ１８２を有して構成される。ｐ型ＭＯＳトランジスタ１８２は、ソースがデータ線ＤＬに接続されており、ドレインが接地されている。そして、ｐ型ＭＯＳトランジスタ１８２は、ゲートに供給される電圧に基づいて、データ線ＤＬの電位を接地電位にプリチャージする。
【００４３】
負電圧生成回路１９０は、強誘電体キャパシタ１９２と、インバータ１９４とを有して構成される。強誘電体キャパシタ１９２は、一方端がデータ線ＤＬに接続されており、他方端がインバータ１９４の出力に接続されている。インバータ１９４は、入力として信号ＮＥＧを受け取り、その反転信号を強誘電体キャパシタ１９２の他方端に供給する。負電圧生成回路１９０は、データ線ＤＬに負電位を発生し、強誘電体キャパシタ１９２は、データ線ＤＬ上に発生した負電荷を蓄積する。
【００４４】
電圧制御回路２００は、電荷転送回路１６０、転送制御回路１７０、及びプリチャージ回路１８０に供給する電圧を生成する。電圧制御回路２００は、インバータ２０２〜２０６と、強誘電体キャパシタ２０８〜２１２と、ｐ型ＭＯＳトランジスタ２１４〜２２８とを有して構成される。
【００４５】
インバータ２０２〜２０６は、入力が制御信号生成回路３００に接続されており、入力として、それぞれ、信号ＶＴＧ、信号ＣＬＰ２、及び信号ＣＬＰ１を受け取る。また、インバータ２０２〜２０６は、それぞれ、出力が強誘電体キャパシタ２０８〜２１２の一方端に接続されており、信号ＶＴＧ、信号ＣＬＰ２、及び信号ＣＬＰ１の電圧に基づいて、それぞれ所定の電圧を当該一方端に供給する。
【００４６】
強誘電体キャパシタ２０８は、他方端がｐ型ＭＯＳトランジスタ２２８のソースに接続されている。そして、強誘電体キャパシタ２０８は、インバータ２０２から強誘電体キャパシタ２０８の一方端に供給された電圧に基づいて、ｐ型ＭＯＳトランジスタ２２８のソースに供給する電圧を生成する。具体的には、強誘電体キャパシタ２０８は、一方端に接地電圧が供給されたときに、他方端において、カップリングにより、所定の負電圧を生成する。
【００４７】
ｐ型ＭＯＳトランジスタ２１４は、ソースが強誘電体キャパシタ２０８の他方端に接続され、ゲート及びドレインが接地されており、ノードＡ１の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２１４は、強誘電体キャパシタ２０８の一方端に駆動電圧ＶＣＣが供給されたときに、ノードＡ１において電位が上昇しすぎないように、ノードＡ１の電圧をクランプするよう構成されている。このため、強誘電体キャパシタ２０８の一方端に接地電圧が供給されたときには、Ａ１の電位はクランプされた電圧を起点にマイナス方向にブーストされることにより負電位となる。また、ｐ型ＭＯＳトランジスタ２１６は、ソース及びゲートが強誘電体キャパシタ２０８の他方端に接続され、ドレインが接地されており、ノードＡ１の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２１６は、カップリングにより生成され、ｐ型ＭＯＳトランジスタ２２８のソースに供給される負電圧が、ｐ型ＭＯＳトランジスタ１６２の閾値電圧又はそれに近い電圧となるように、ノードＡ１の電圧をクランプするよう構成されている。
【００４８】
強誘電体キャパシタ２１０は、他方端がｐ型ＭＯＳトランジスタ２２８及びｐ型ＭＯＳトランジスタ１８２のゲートに接続されている。そして、強誘電体キャパシタ２１０は、インバータ２０４から強誘電体キャパシタ２１０の一方端に供給された電圧に基づいて、ｐ型ＭＯＳトランジスタ２２８及びｐ型ＭＯＳトランジスタ１８２のゲートに供給する電圧を生成する。具体的には、強誘電体キャパシタ２０８は、一方端に接地電圧が供給されたときに、他方端において、カップリングにより、ｐ型ＭＯＳトランジスタ２２８及び１８２の閾値電圧の２倍より低い電圧を生成する。また、強誘電体キャパシタ２１２は、他方端がｐ型ＭＯＳトランジスタ２１８のゲートに接続されており、一方端に供給された電圧に基づいて、ｐ型ＭＯＳトランジスタ２１８のゲートに供給する電圧を生成する。
【００４９】
ｐ型ＭＯＳトランジスタ２１８は、ソースが強誘電体キャパシタ２１０の他方端に接続され、ドレインが接地されており、ノードＡ２の電圧に基づいて、強誘電体キャパシタ２１０の他方端が接続されるノードＡ３の電圧を接地電位にプリチャージする。
【００５０】
ｐ型ＭＯＳトランジスタ２２２〜２２６は、直列にダイオード接続されており、ノードＡ２の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２２６のドレインが接地され、ｐ型ＭＯＳトランジスタ２２２のゲート及びソースが強誘電体キャパシタ２１２の他方端に接続されている。
【００５１】
ｐ型ＭＯＳトランジスタ２２０は、ソースが強誘電体キャパシタ２１２の他方端に接続され、ゲート及びドレインが接地されており、ノードＡ２の電圧をクランプする。具体的には、ｐ型ＭＯＳトランジスタ２２０は、強誘電体キャパシタ２１２の一方端に駆動電圧ＶＣＣが供給されたときに、ノードＡ２において電位が上昇しすぎないように、ノードＡ２の電圧をクランプするよう構成されている。このため、強誘電体キャパシタ２１２の一方端に接地電圧が供給されたときには、Ａ２の電位はクランプされた電圧を起点にマイナス方向にブーストされることにより負電位となる。
【００５２】
センスアンプ２３０は、データ線ＤＬの電位と図示しない参照電位とを比較することにより、メモリセルＭＣに記憶されているデータが“０”データであるのか或いは“１”データであるのかを判定し、その比較結果を出力ＯＵＴとして出力する。メモリセルＭＣから“０”データを読み出したときのデータ線ＤＬの電位をＶtank0、“１”データを読み出したときのデータ線ＤＬの電位をＶtank1とすれば、参照電位は、例えば、（Ｖtank0＋Ｖtank1）／２に設定される。
【００５３】
正電荷キャンセル回路４００は、“０”データの読み出し電荷量に相当する正電荷をビット線ＢＬから引き抜くための回路であり、例えば、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタである。正電荷キャンセル回路４００を構成する強誘電体キャパシタの一端には、ビット線ＢＬが接続され、他端には、制御信号生成回路３００から信号ＺＣＣｂが供給される。正電荷キャンセル回路４００は、例えば信号ＺＣＣｂが電源電圧ＶＣＣから接地電位に変化したときに強誘電体キャパシタによる容量カップリングにより正電荷をビット線ＢＬから引き抜く。
【００５４】
ここで、“０”データの強誘電体容量をＣf0、“１”データの強誘電体容量をＣf1、データ線ＤＬに接続する強誘電体キャパシタ１９２の容量をＣtank、データ線ＤＬの初期電位を−Ｖini、電源電位をＶＣＣ、“０”データを読み出したときのデータ線ＤＬの電位をＶtank0、“１”データを読み出したときのデータ線の電位をＶtank1、読み出しマージンをΔＶとすると、メモリセルＭＣに読み出し電圧が印加されるタイミングより以前又は略同時のタイミングでビット線ＢＬから“０”データの電荷量（ＶＣＣ×Ｃf0）が引き抜かれるので、以下の関係式が成立する。
【００５５】
Ｖtank0＝−Ｖini
Ｖtank1＝−Ｖini＋ｍｉｎ（ＶＣＣ×（Ｃf1−Ｃf0）／Ｃtank，Ｖini）
ΔＶ＝Ｖtank1−Ｖtank0＝ｍｉｎ（ＶＣＣ×（Ｃf1−Ｃf0）／Ｃtank，Ｖini）
【００５６】
このとき、ΔＶが最大になるＣtankの値をＣf1×ＶＣＣ／Ｖiniより小さく設計できるので、従来よりも読み出しマージンを増大できる。読み出しマージンΔＶは、Ｖtank1＝０となるポイントで最大値をとる。そのときのＣtank，ΔＶのそれぞれの値をＣtank＿min, ΔＶmaxとすると、以下の関係式が成立する。
【００５７】
Ｃtank＿min≦（Ｃf1−Ｃf0）×ＶＣＣ／Ｖini
ΔＶmax＝Ｖini
【００５８】
このとき、ΔＶmaxの値はＣf1とＣf0との比に無関係になる。Ｃtankの値を（Ｃf1−Ｃf0）×ＶＣＣ／Ｖiniよりも小さく設計しておけば、読み出しマージンΔＶは論理上、必ず最大値をとる。
【００５９】
尚、“０”データの読み出し電荷量より多くかつ“１”データの読み出し電荷量より少ない正電荷を正電荷キャンセル回路４００によってビット線ＢＬから引き抜いても、ΔＶが最大になるＣtankの値をＣf1×ＶＣＣ／Ｖiniより小さく設計できるので、従来よりも読み出しマージンを増大できる。つまり、正電荷キャンセル回路４００がビット線ＢＬから引き抜く電荷量としては、“０”データの読み出し電荷量と同等或いはそれより多く且つ１データの読み出し電荷量より少ない正電荷量であればよく、特に、“０”データの読み出し電荷量と同等であるのが好ましい。
【００６０】
図２は本実施形態に係わる強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ及びビット線ＢＬに接続されるメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施形態の強誘電体メモリ装置１００の動作について説明する。
【００６１】
以下の例において、各信号がＬ論理を示すときの信号電位は接地電位であり、各信号がＨ論理を示すときの信号電位は、強誘電体メモリ装置１００の駆動電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。但し、各信号の電位はこれに限られるものではなく、Ｈ論理を示すときの信号電位がＬ論理を示すときの信号電位より高いものであればよい。
【００６２】
まず、初期状態において、制御信号生成回路３００は信号ＰＲとしてＨ論理を出力し、ｎ型ＭＯＳトランジスタ１５２をオンさせる。これによりビット線ＢＬは、接地される。そして、制御信号生成回路３００は、信号ＳＨとしてＨ論理を出力し、伝送ゲート１７８をオンさせて、インバータ１７４の入力と出力とを短絡させる。
【００６３】
次に、制御信号生成回路３００は、信号ＣＬＰ１をＨ論理とする。これにより、インバータ２０６の出力がＨ論理からＬ論理に変化するため、強誘電体キャパシタ２１２の他方端の電圧、即ち、ノードＡ２の電圧がカップリングにより負電圧となり、ｐ型ＭＯＳトランジスタ２１８がオンして、ノードＡ３が接地される。
【００６４】
次に、制御信号生成回路３００は、信号ＣＬＰ１をＬ論理としてｐ型ＭＯＳトランジスタ２１８をオフするとともに、信号ＣＬＰ２をＨ論理とする。これにより、強誘電体キャパシタ２１０の他方端の電圧、即ち、ノードＡ３の電圧がカップリングにより負電圧となり、ｐ型ＭＯＳトランジスタ２２８がオンし、ノードＶＴがノードＡ１と接続される。一方、ｐ型ＭＯＳトランジスタ１８２がオンし、データ線ＤＬ１も同様に接地される。
【００６５】
また、制御信号生成回路３００は、信号ＰＲをＬ論理として、ビット線ＢＬを浮遊状態とさせる。ワード線制御回路１２０は、ワード線ＷＬ電位を上昇させて、ワード線ＷＬに接続されるメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬに接続されるメモリセルＭＣを構成する強誘電体キャパシタＣは、ビット線ＢＬに接続される。
【００６６】
次に、制御信号生成回路３００は、信号ＶＴＧをＨ論理とする。これにより、インバータ２０２の出力がＨ論理からＬ論理に変化するため、強誘電体キャパシタ２０８の他方端の電圧、即ち、ノードＡ１の電圧がカップリングにより負電圧となる。そして、ｐ型ＭＯＳトランジスタ２２８はオンしているため、ノードＶＴ、即ち、ｐ型ＭＯＳトランジスタ１６２のゲートの電圧も負電圧となる。上述のとおり、本実施形態において、信号ＶＴＧがＬ論理からＨ論理に変化したときに、ノードＡ１の電圧は、ｐ型ＭＯＳトランジスタ１６２の閾値電圧（−Ｖｔｈ）又はそれに近い電圧となる。したがって、信号ＶＴＧがＬ論理からＨ論理に変化すると、ノードＶＴ、即ち、ｐ型ＭＯＳトランジスタ１６２のゲートは、その閾値電圧又はそれに近い電圧に充電される。
【００６７】
次に、制御信号生成回路３００は、信号ＣＬＰ２をＬ論理としてｐ型ＭＯＳトランジスタ１８２及びｐ型ＭＯＳトランジスタ２２８をオフするとともに、信号ＮＥＧをＨ論理とする。これにより、インバータ１９４の出力はＨ論理からＬ論理に変化するため、強誘電体キャパシタ１９２に接続されるデータ線ＤＬの電位は、カップリングにより負電位に充電される。ここで、ｐ型ＭＯＳトランジスタ１６２のソースに対するゲートの電位をＶｇｓとすると、データ線ＤＬは、−｜Ｖｇｓ−Ｖｔｈ｜より低い電圧に充電されるのが好ましい。これにより、ｐ型ＭＯＳトランジスタ１６２は、オンしたときに飽和領域で動作するため、ビット線ＢＬからデータ線ＤＬ１に、高速に電荷を転送させることができる。
【００６８】
次に、制御信号生成回路３００は、信号ＳＨをＬ論理としてインバータ１７４の入力と出力とを電気的に切り離す。そして、制御信号生成回路３００は、信号ＺＣＣｂをＬ論理とし、その直後に、プレート線制御回路１３０は、プレート線ＰＬの電圧をＶＣＣに上昇させる。これにより、“０”データに相当する正電荷が正電荷キャンセル回路４００によってビット線ＢＬから引き抜かれ、その直後に、ビット線ＢＬの電位を基準として、ＶＣＣの電圧が強誘電体キャパシタＣに印加されるので、強誘電体キャパシタＣからビット線ＢＬに読み出し電荷が放出される。ビット線ＢＬから“０”データに相当する正電荷が引き抜かれることにより、ビット線ＢＬの電位は、瞬時に接地電位から負電位に低下するが、強誘電体キャパシタＣからビット線ＢＬに放出される読み出し電荷によって、電位上昇する。
【００６９】
強誘電体キャパシタＣに記憶されているデータが“０”データである場合には、ビットＢＬの電位は、接地電位から負電位に低下した後、再び接地電位に復帰する（図中点線）。このとき、ビット線ＢＬの電位変動に伴い、ノードＶＴの電位は−Ｖｔｈから若干上昇し、再び−Ｖｔｈに復帰する（図中点線）。また、ｐ型ＭＯＳトランジスタ１６２のＶｇｓは、閾値電圧（−Ｖｔｈ）を超えないので、ｐ型ＭＯＳトランジスタ１６２はオフのままであり、ビット線ＢＬからデータ線ＤＬへの電荷転送は行われない。
【００７０】
一方、強誘電体キャパシタＣに記憶されているデータが“１”データである場合には、ビットＢＬの電位は、接地電位から負電位に低下した後、接地電位を越えて正電位に上昇する（図中実線）。このとき、ビット線ＢＬに接続される強誘電体キャパシタ１７２の一方端の電位も上昇し、閾値電圧（−Ｖｔｈ）又はそれに近い電圧に充電されたノードＶＴ、即ち、ｐ型ＭＯＳトランジスタ１６２のゲート電圧は、更に降下して（図中実線）、Ｖｇｓが大きくなる。同時にビット線ＢＬの電位も上昇するので、Ｖｇｓが閾値電圧（−Ｖｔｈ）を超えたところで、ｐ型ＭＯＳトランジスタ１６２はオンし、ビット線ＢＬはデータ線ＤＬに接続する。
【００７１】
本実施形態において、データ線ＤＬは、ビット線ＢＬよりも十分低い電圧に充電されているため、ビット線ＢＬがデータ線ＤＬに接続されると、強誘電体キャパシタＣからビット線ＢＬに放出された電荷は、ｐ型ＭＯＳトランジスタ１６２を介してデータ線ＤＬに転送される。
【００７２】
尚、ｐ型ＭＯＳトランジスタ１６２の電荷転送能力は、｜Ｖｇｓ−Ｖｔｈ｜の２乗に比例して大きくなる。
【００７３】
ビット線ＢＬからデータ線ＤＬに電荷が転送されると、転送される電荷量に応じて、ビット線ＢＬの電位は徐々に下降する。即ち、転送制御回路１７０を構成する強誘電体キャパシタ１７２の入力の電圧が下降するため、ノードＶＴ、即ち、ｐ型ＭＯＳトランジスタ１６２のゲート電圧も徐々に上昇して、その閾値電圧（−Ｖｔｈ）に近い電圧となる。これにより、ビット線ＢＬに接続されるｐ型ＭＯＳトランジスタ１６２の電荷転送速度は低速になる。そして、ビット線ＢＬの電位が接地電位（０Ｖ）になった時点で、ｐ型ＭＯＳトランジスタ１６２がオフするため、ビット線ＢＬは、データ線ＤＬと電気的に切り離され、電荷の転送が終了する。
【００７４】
即ち、電荷転送回路１６０及び転送制御回路１７０は、強誘電体キャパシタＣからビット線ＢＬに電荷が放出されてビット線ＢＬの電位が上昇すると、ビット線ＢＬに放出された電荷を高速にデータ線ＤＬに転送する。そして、電荷転送回路１６０及び転送制御回路１７０は、ビット線ＢＬに放出された電荷がデータ線ＤＬに転送されて、ビット線ＢＬの電圧が下降すると、高速な転送は終了し、ビット線ＢＬの電位が接地電位に達した時点でビット線ＢＬをデータ線ＤＬから電気的に切り離して、電荷の転送を終了する。
【００７５】
従って、“１”データが記憶されている強誘電体キャパシタＣに接続されるビット線ＢＬから電荷が転送されたデータ線ＤＬの電位は、大きく高速に上昇した後、電圧Ｖtank1まで緩やかに上昇する（図中実線）。一方、強誘電体キャパシタＣに“０”データが記憶されていた場合には、データ線ＤＬの電位は−Ｖiniのまま変動しない（図中点線）。
【００７６】
尚、強誘電体キャパシタ１９２の容量値Ｃtankが（Ｃf1−Ｃf0）×ＶＣＣ／Ｖini以下である場合、Ｖtankは、接地電位まで上昇し、読み出しマージンΔＶは、最大値Ｖiniとなる。
【００７７】
センスアンプ２３０は、データ線ＤＬの電位と図示しない参照電位とを比較し、その比較結果に基づいて信号ＯＵＴを出力する。強誘電体キャパシタＣに“１”データが記憶されていた場合には、データ線ＤＬの電位はＶtank1まで上昇するので、信号ＯＵＴとしてＨ論理を出力する。一方、強誘電体キャパシタＣに“０”データが記憶されていた場合には、データ線ＤＬの電位は−Ｖiniのままなので、信号ＯＵＴとしてＬ論理を出力する。以上の動作により強誘電体キャパシタＣに記憶されたデータが読み出される。
【００７８】
本実施形態に係わる強誘電体メモリ装置１００によれば、“０”データの読み出し電荷量に相当する正電荷をビット線ＢＬから予め引き抜くことにより、“０”データを読み出したときのデータ線ＤＬの電位上昇を抑制できるので、データ線ＤＬを負電位にプリチャージするための負電荷を蓄積する強誘電体キャパシタ１９２の容量を最適な範囲に設定し、読み出しマージンを増大できる。
【００７９】
また、強誘電体キャパシタ１９２の容量Ｃtankの最適値をＣf1×ＶＣＣ／Ｖini以下に設定できるので、設計マージンが広がるというメリットもある。
【００８０】
また、データ読み出し時には、ビット線ＢＬから正電荷が引き抜かれるので、ビット線の電位は負電位となり、より大きな読み出し電圧をメモリセルＭＣに印加できる。これにより、読み出し電荷量を増大できるので、読み出し速度が向上する。
【００８１】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【００８２】
例えば、正電荷キャンセル回路４００によってビット線ＢＬから正電荷を引き抜くタイミングは、プレート線ＰＬに読み出し電圧を印加するタイミングより以前であってもよく、或いは略同時であってもよい。正電荷キャンセル回路４００によってビット線ＢＬから正電荷を引き抜くタイミングと、プレート線ＰＬに読み出し電圧を印加するタイミングとが略同時である場合において、メモリセルＭＣに“０”データが記憶されている場合には、ノードＶＴの電位は殆ど変動せず、ｐ型ＭＯＳトランジスタ１６２はオフのままである。
【００８３】
また例えば、正電荷キャンセル回路４００は、図３乃至図６に示すような回路構成を具備するものでもよい。
図３に示す正電荷キャンセル回路４００は、“０”データの強誘電体容量に相当する容量を有する常誘電体キャパシタ、又は“０”データの強誘電体容量より大きく且つ“１”データの強誘電体容量より小さい容量を有する常誘電体キャパシタから成る。
図４に示す正電荷キャンセル回路４００は、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“１”データの強誘電体容量よりも小さい容量を有するキャパシタから成る。
図５示す正電荷キャンセル回路４００は、ビット線ＢＬを負電位（例えば−０．１Ｖ）に十分な時間（プリチャージに要する時間）接続することで、ビット線ＢＬの電位を負電位にプリチャージするプリチャージ手段としてのｐ型ＭＯＳトランジスタから成る。
図６に示す正電荷キャンセル回路４００は、ビット線ＢＬを負電位に瞬間的に接続することで、負電荷をビット線ＢＬに注入し、ビット線ＢＬの電位を瞬時に引き下げるスイッチとしてのｐ型ＭＯＳトランジスタから成る。
【００８４】
尚、ビット線ＢＬを負電位にプリチャージする際に、電流が基板を抜けて流れないようにするためには、プリチャージ手段又はスイッチとしてのトランジスタは、ｐ型ＭＯＳトランジスタが好適である。
【００８５】
尚、プレート線ＰＬを駆動する以前のタイミングでビット線ＢＬから正電荷を引き抜く場合には、図１、図３乃至図６に示す何れの正電荷キャンセル回路４００も適用できる。プレート線を駆動する以前のタイミングでビット線ＢＬから正電荷を引き抜いておくと、より大きな読み出し電圧をメモリセルＭＣに印加できるので、読み出し速度を向上できるメリットがある。
【００８６】
また、プレート線ＰＬを駆動するタイミングと略同時のタイミングでビット線ＢＬから正電荷を引き抜く場合には、図１、図３、図４に示す何れの正電荷キャンセル回路４００も適用できる。プレート線ＰＬを駆動する以前のタイミングで正電荷キャンセル回路４００等の周辺回路を駆動させると、ビット線ＢＬにノイズが入る可能性があるが、プレート線ＰＬを駆動するタイミングと略同時のタイミングで正電荷キャンセル回路４００を駆動し、ビット線ＢＬから正電荷を引き抜いておくことで、ノイズマージンを拡大できる。
【００８７】
また、上記の実施形態では、強誘電体キャパシタ１９２を用いてデータ線ＤＬに負電位を発生させる例を示したが、強誘電体キャパシタ１９２とは別に、負電圧生成回路１９０と同構成の回路を用意してデータＤＬに負電位を発生させ、しかる後に当該回路をデータ線ＤＬから切り離すという構成を採用してもよい。
【００８８】
また、データ線ＤＬ上に発生した負電荷を蓄積する手段として、強誘電体キャパシタ１９２に替えて、データ線ＤＬの寄生容量（配線容量、ｐ型ＭＯＳトランジスタ１６２，１８２のジャンクション容量、センスアンプ２３０の容量）を用いてもよい。
【００８９】
データ線ＤＬに発生した負電位を蓄積するキャパシタの容量を極端に小さく設定した場合、“1”データが劣化して読み出し電荷が小さくなったとしても、高いＶtank電位を得ることができるが、“0”データが劣化して読み出し電荷が大きくなり、引き抜いた正電荷を超えると、Vtank電位が急速に上昇するため、読み出しマージンが低下する。そのため、“1”データの劣化が大きく見込まれる一方で、“0”データの劣化が小さく見込まれるという場合には、データ線ＤＬに発生した負電位を蓄積するキャパシタの容量を極端に小さく設定することも可能である。
【００９０】
尚、“0”データの劣化が大きく見込まれる場合には、ビット線ＢＬから引き抜く正電荷を大きく設定する。
【００９１】
また、本実施形態においては、所謂１Ｔ１Ｃ型のメモリセルを例に説明したが、２Ｔ２Ｃ型のメモリセルに適用してもよい。２Ｔ２Ｃ型のメモリセルを適用する場合、データ判定に用いる参照電位は不要である。
【００９２】
発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが特許請求の範囲から明らかであろう。
【図面の簡単な説明】
【００９３】
【図１】本実施形態に係わる強誘電体メモリ装置の回路構成図である。
【図２】本実施形態に係わる強誘電体メモリ装置の動作を示すタイミングチャートである。
【図３】正電荷キャンセル回路の回路構成図である。
【図４】正電荷キャンセル回路の回路構成図である。
【図５】正電荷キャンセル回路の回路構成図である。
【図６】正電荷キャンセル回路の回路構成図である。
【符号の説明】
【００９４】
１００…強誘電体メモリ装置  １１０…メモリセルアレイ  １２０…ワード線制御部  １３０…プレート線制御部  １５０…プリチャージ回路  １６０…電荷転送回路  １７０…転送制御回路  １８０…プリチャージ回路  １９０…負電圧生成回路  ２００…電圧制御回路  ２３０…センスアンプ  ３００…制御信号生成回路  ４００…正電荷キャンセル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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