(57)【要約】      （修正有）【課題】コンタクトエッチングをはじめとするプラズマプロセスにおいて、高誘電体および強誘電体材料を誘電体膜とするキャパシタ構造の高電界ストレスを低減可能なキャパシタ構造を提供すること。【解決手段】第１の電極１１１を形成する工程と；前記第１の電極１１１上に前記電荷容量素子を構成する誘電体層１１３を形成する工程と；前記誘電体層１１３の上に第２の電極１１４を形成する工程と；前記電荷容量素子を絶縁膜１１８で被覆する工程と；前記第１及び第２の電極の一方の電極に達するコンタクトホール１２０、１２１を、プラズマエッチングによって前記絶縁膜１１８に形成する工程と；前記第１及び第２の電極の他方の電極に達するダミーコンタクトホールを、前記コンタクトホール１２０，１２１の形成と同時に形成する工程と；前記コンタクトホールを介して前記一方の電極へ電気的に接続される配線１２２を形成する工程とを備える。【選択図】図６
2008053264.tif 000002
【特許請求の範囲】
【請求項１】
電荷容量素子を構成する第１の電極を形成する工程と；
前記第１の電極上に前記電荷容量素子を構成する誘電体層を形成する工程と；
前記誘電体層の上に前記電荷容量素子を構成する第２の電極を形成する工程と；
前記電荷容量素子を絶縁膜で被覆する工程と；
前記第１及び第２の電極の一方の電極に達するコンタクトホールを、プラズマエッチングによって前記絶縁膜に形成する工程と；
前記第１及び第２の電極の他方の電極に達するダミーコンタクトホールを、前記コンタクトホールの形成と同時に形成する工程と；
前記コンタクトホールを介して前記一方の電極へ電気的に接続される配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記配線を形成する工程において、
前記コンタクトホール及びダミーコンタクトホールの両方を配線材料で埋めて、前記誘電体層を挿み込む前記第１及び第２の電極を電気的に短絡する構造にした後、
プラズマエッチングにより前記配線を形成し、前記短絡を切断することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にトランジスタおよび素子分離領域からなる集積素子領域層を形成し、その上に一層もしくは複数層の絶縁膜層、配線層およびトランジスタと相互配線間を接続するコンタクトホールを順次形成する工程と；
前記絶縁膜層のうちいずれかの絶縁膜上に、後に形成する電荷容量素子の下部電極の一部を隆起させ、下部電極の隆起部分を上部電極上面と同等かそれ以上の高さにするための段差を形成する工程と；
前記下部電極材料を堆積して電極形状を形成した後に、誘電体材料、上部電極材料を順次積層した後、前記上部電極および前記誘電体材料を加工して電荷容量素子構造を形成する工程と；
前記電荷容量素子形成面上に層間絶縁膜を堆積し、表面平坦化処理を行った後に、前記上部電極表面に貫通するコンタクトホールおよび前記下部電極の隆起部分に貫通するダミーコンタクトホールを等しい内径にてプラズマエッチングにより同時に開口する工程と；
前記コンタクトホール及びダミーコンタクトホール内に配線材料を埋め込むと共に、絶縁膜上に当該配線材料を堆積した後、配線パタ−ンをプラズマエッチングで形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記段差は、前記絶縁膜層のうち最終の絶縁膜上に形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記電極材料として、Ｐｔ、ＩｒＯ2、ＳｒＲｕＯ3の単層膜あるいは、これらの積層膜を用い、
前記誘電体材料として、ＰＺＴ、ＳＢＴ、ＢＬＴ膜のいずれかの強誘電体材料を用いることを特徴とする請求項１，２，３又は４に記載の半導体装置の製造方法。
【請求項６】
前記電極材料に導電性多結晶シリコン及び高融点金属を用い、
前記誘電体材料として、遷移金属酸化物を用いることを特徴とする請求項１，２，３又は４に記載の半導体装置の製造方法。
【請求項７】
半導体基板上にトランジスタおよび素子分離領域からなる集積素子領域層と；
前記集積素子領域層の上に形成される絶縁膜層と；
前記絶縁膜層上に形成される電荷容量素子と；
前記電荷容量素子形成面上に堆積される層間絶縁膜とを備え、
前記電荷容量素子は、下部電極と、上部電極と、これら２つの電極間に挟まれた誘電体層とからなり、
前記下部電極の一部は、前記電荷容量素子の外側において隆起し、前記上部電極上面と同等かそれ以上の高さに成形され、
前記上部電極表面に貫通するコンタクトホールおよび前記下部電極の隆起部分に貫通するダミーコンタクトホールが等しい内径にて、プラズマエッチングにて同時に形成され、
前記コンタクトホール及びダミーコンタクトホール内に配線材料を埋め込むと共に、前記層間絶縁膜上に当該配線材料を堆積した後、プラズマエッチングで形成される配線パタ−ンを有することを特徴とする半導体装置。
【請求項８】
前記電極材料として、Ｐｔ、ＩｒＯ2、ＳｒＲｕＯ3の単層膜あるいは、これらの積層膜を用い、
前記誘電体材料として、ＰＺＴ、ＳＢＴ、ＢＬＴ膜のいずれかの強誘電体材料を用いることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電極材料に導電性多結晶シリコン、高融点金属を用い、
前記誘電体材料として、遷移金属酸化物を用いることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置、特に、高誘電体および強誘電体材料を電荷容量素子として含む半導体集積回路装置の構造および製造方法に関するものである。
【背景技術】
【０００２】
強誘電体材料を電荷容量素子（キャパシタ）として利用する強誘電体メモリデバイス（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の製作方法に関する総論の下記の文献がある。
【非特許文献１】Kinam kim and Yoon J. Song: “Integration technologyfor ferroelectric memory devices”, Microelectronics Reliability, Vol.43, pp.385−398 (2003).
【０００３】
上記文献においては、キャパシタ素子は、薄い誘電体材料層を導電性材料の上部電極および下部電極で挿みこんだ構造を持つ。そして、両電極間に電圧を印加したときに生じる誘電分極を利用するもので、誘電分極により素子に電荷が蓄積される現象を利用して各種の機能を有する電子デバイスに適用されている。強誘電体材料を用いたキャパシタでは、印加電圧の極性によって自発分極の方向を任意に変化させることができ、印加電圧を取り除いても分極状態が保持されるため、不揮発性のメモリデバイスであるＦｅＲＡＭに用いられている。
【０００４】
該強誘電体材料には応用目的により非常に多くの種類があるが、ＦｅＲＡＭに応用される材料としては、ＰＺＴ（Pb(Zr1−xTix)O3）、ＳＢＴ（SrBi2Ta2O9）、ＢＬＴ（(Bi1−xLax)4Ti3O12）などが使用あるいは検討されてきている。これら強誘電体の薄膜形成は、スパッタ堆積、ゾル−ゲル法などの有機溶媒溶解物の塗布、ＭＯＣＶＤ（metal organic chemical vapor deposition）等によって行われるが、いずれの場合も良好な自発分極が可能となる理想的な結晶構造を得るために４５０℃〜８５０℃程度の高温処理が必要となる。
【０００５】
電極材料としては、高温プロセスへの耐性や化学的安定性のあるＰｔ（白金）が多く用いられるが、分極特性劣化の原因となる強誘電体結晶内の酸素空孔の発生を抑制する目的でＩｒＯ2、ＳｒＲｕＯ3などの金属酸化物が用いられる場合もある。ＦｅＲＡＭでは、強誘電体キャパシタがスイッチングデバイスとなるＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）に接続されてメモリセルを構成している。記憶ノードとなる強誘電体キャパシタを除いた部分は、従来のＣＭＯＳ構造・プロセスをそのまま用いることができる。この場合、上述の高温成膜等の固有プロセスに対して整合性がとれる素子構造、製作プロセスが必要である。
【０００６】
ＦｅＲＡＭの回路はＭＯＳ−ＦＥＴ素子層と何層もの配線層から構成されるが、回路構成上強誘電体キャパシタがどの層に配置されてもよい。ＦｅＲＡＭの回路としては、二次元に集積するメモリセル配列をつなぐビットラインの下層にキャパシタが配置されるＣＵＢ（capacitor-under−bitline）型や、ビットラインの上層に配置されるＣＯＢ（capacitor-over-bitline）型がある。さらに、最近では、すべての配線層を作製した後の上層にキャパシタ素子を配置するＣＭＶＰ（capacitor-on-metal/via-stacked-plug）等のようにＦｅＲＡＭ発展に伴って変化してきている。
【０００７】
ＣＵＢ型構造は、ＭＯＳ−ＦＥＴとの接続（コンタクトプラグ）がない絶縁膜上にキャパシタを形成した後にコンタクトホール開口し、局所配線を行い、プラグ（poly-SiやW等）の埋め込みをする。このため、高温処理におけるプラグの酸化等がなくプロセスが比較的容易であるが、メモリセルの面積が大きくなり集積化が困難という問題がある。
【０００８】
メモリセルの微細化・集積化という観点からは、ＭＯＳ−ＦＥＴの端子（拡散層）に接続されるコンタクトプラグ直上に積層する（スタック構造）ＣＯＢ型が有利となる。しかし、強誘電体膜成膜時の高温処理におけるプラグ酸化を防ぐためのＩｒ/ＩｒＯ２/ＴｉＡｌＮなどのバリアメタルをキャパシタ下層に敷くことが必要となる。また、遷移金属を含む金属酸化物である強誘電体結晶は、還元性元素、特に水素との反応による酸素空孔の発生に起因する特性劣化が著しい。このため、キャパシタ形成後の膜堆積、エッチング等の後続プロセスでの水素拡散から強誘電体膜を保護するため、ＴｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３等の保護層でキャパシタを包み込む密封構造が必須である。その結果、微細化を図ることができる反面、加工の困難さが増大する。
【０００９】
ＣＭＶＰ型では、ＣＯＢ型と同様にスタック構造をとるため、メモリセルの微細化に有利であることに加え、多層配線層までの構造を全て形成した後に強誘電体キャパシタを形成するため、プロセスによる強誘電体材料の劣化が少ないのが特徴である。
【００１０】
上記のような素子構造の形成は、何層にも及ぶ各種薄膜の堆積と、リソグラフィによる素子や配線パタ−ンの転写（レジストパタ−ン形成）、およびレジストパタ−ンをもとにした各種材料、構造のプラズマエッチングにより行われる。これら各種製作プロセスの方法、詳細条件は周知の技術を採用することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記構造および製作方法を用いた強誘電体キャパシタにおいては、素子構造形成のためにプラズマを利用したドライエッチングが一般的に用いられる。このため、化学構造的に脆弱な材料である強誘電体膜は、プラズマ誘起損傷、特に、チャージアップによる膜質劣化や絶縁破壊が問題になることがある。特に、今後の高集積化、低動作電圧化においては、強誘電体キャパシタ膜の薄膜化が必須であり、チャージアップによる膜質劣化や絶縁破壊はより深刻なものになってくる。
【００１２】
図１を用いて、この問題の原理を説明する。図１は、ＣＯＢ型構造を持つ強誘電体キャパシタ構造を示す。更に、上部電極へのコンタクトホールエッチングプロセスにおける、プラズマエッチング装置内でのチャージアップ状態を模式的に示す。
【００１３】
強誘電体キャパシタ３０１はプラズマエッチングにより加工され、その上を覆う層間絶縁膜（シリコン酸化膜）３０５上にコンタクトホールのレジストマスクパタ−ン３０６をホトリソグラフィにより形成する。その後、プラズマエッチングによりコンタクトホールエッチングを行う。図１では、エッチング終点以降のオーバーエッチング時点の様子を示す。
【００１４】
プラズマは、投入電力により加速された電子と気相中のガス原子・分子との衝突によるイオン化によって生成・維持され、正の電荷を持つイオン３０７と負の電荷をもつ電子３０８が混在した状態になっている。このとき、正イオン３０７に比べ非常に質量が小さい電子３０８はすぐに拡散する。このため、定常状態での壁面（プラズマと接する境界面）への正と負の電荷流入量が等しくなるように、プラズマから見て壁面は自動的に負の電位にバイアスされ、電子に対して減速、正イオンに対して加速電界が生じる（自己バイアス電圧）。プラズマエッチングにおいて、自己バイアス電圧により正イオンは基板に垂直に入射することから、異方性エッチングが達成され半導体製造プロセスにおける微細加工を可能としている。
【００１５】
また、より高い異方性とエッチレ−トを得るために、基板を保持する電極３０９にＲＦバイアス電力を印加し、より高い自己バイアス電圧を得るようにするのが一般的である。図１の例のようなシリコン酸化膜材料は、フロロカ−ボン（ＣｘＦｙ）ガスプラズマを用いて生成するＣＦ３＋イオンや、ＣＦ２ラジカル等を利用してプラズマで加工を行う。この系では、エッチング反応速度はＣＦ３＋イオンの入射エネルギに大きく依存するため、１００Ｖ〜数１００Ｖ程度の高い自己バイアス電圧が誘起される条件が用いられる。このため、プラズマに接する試料基板はプラズマとの間に１００Ｖ〜数１００Ｖ程度の電位差を持つ。このとき基板に接するプラズマの面内分布が均一であれば基板全体はほぼ同電位となり、チャージアップの問題はないが、素子の構造・材質により局所的に大きな電位差が生じると問題となる。
【００１６】
図１に示すＣＯＢ型あるいはＣＭＶＰ型の場合、強誘電体キャパシタ下部電極３０４は、コンタクトプラグ３１０を介しシリコン基板（ＭＯＳトランジスタの拡散層）３１１に電気的に接触しているため、基板電位とほぼ等しくなる。他方、上部電極３０２はコンタクトホール３１２を介してプラズマ３１３と接しているため、基板電位とは異なる電位となる。狭いコンタクトホール内では、自己バイアス電圧で加速された正イオンは垂直に入射するため、ホール底（すなわち上部電極）にまで到達する。他方、負電荷を持つ電子は、自己バイアス電圧に逆らってランダムな方向へ入射するため穴底まで到達することが困難となる。
【００１７】
このため、正負の電荷の分離、すなわちチャージアップが発生し、ホール底（上部電極３０２）は、基板電位（下部電極３０４）に比べて正の電圧となる。この結果、強誘電体キャパシタ膜３０３に電圧ストレスがかかることになる。これを電子遮蔽効果によるチャージアップというが、この値はホールの幅が狭く、また深いほど影響が大きくなる。荷電粒子の運動のみに着目した計算では、電子遮蔽効果によるチャージアップ電位は、最大で自己バイアス電圧と同等まで上昇する可能性がある。実際のプラズマエッチングでは、蓄積電荷の基板表面でのリ−クがあるため、チャージアップ電位は、自己バイアス電圧よりも一桁程度低い値になる。しかしながら、仮に少な目のストレス電圧として５０Ｖ程度の値で見積もっても、強誘電体膜が膜厚５０ｎｍまで薄膜化したとすると１０ＭＶ／ｃｍもの高電界が印加されることになる。
【００１８】
このように、コンタクトプラグ３１０上に積層して形成する強誘電体キャパシタ構造３０１では、コンタクトホールエッチングのオーバーエッチング時に上下電極間に高電界が発生し高密度のリ−ク電流が膜中を流れ、膜質が劣化したり、絶縁破壊による著しい結晶構造欠陥を生じたりする。また、図１では、説明を簡単にするためにコンタクトホールのオーバーエッチング時点の状態を示したが、エッチングの進行中にもホール底の絶縁膜厚が薄くなるに従いリ−ク電流が発生し、エッチング終点以前の段階から同様の問題が発生している。このような膜質劣化は、その程度が小さい場合、エッチング後の熱処理で結晶構造は回復するが、欠陥の程度が著しい場合、完全な回復は困難となり強誘電体キャパシタの分極特性は大きく劣化し、デバイス製造における歩留まりの低下、製品信頼性の劣化、デバイス性能の劣化を引き起こす原因となる。
【００１９】
本発明は上記のような状況に鑑みて成されたものであり、コンタクトエッチングをはじめとするプラズマプロセスにおいて、高誘電体および強誘電体材料を誘電体膜とするキャパシタ構造の高電界ストレスを低減可能なキャパシタ構造を提供することを目的とする。
【００２０】
また、コンタクトエッチングをはじめとするプラズマプロセスにおいて、高誘電体および強誘電体材料を誘電体膜とするキャパシタ構造の高電界ストレスを低減可能なキャパシタ構造の製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明の第１の態様に係る半導体装置の製造方法は、電荷容量素子を構成する第１の電極を形成する工程と；前記第１の電極上に前記電荷容量素子を構成する誘電体層を形成する工程と；前記誘電体層の上に前記電荷容量素子を構成する第２の電極を形成する工程と；前記電荷容量素子を絶縁膜で被覆する工程と；前記第１及び第２の電極の一方の電極に達するコンタクトホールを、プラズマエッチングによって前記絶縁膜に形成する工程と；前記第１及び第２の電極の他方の電極に達するダミーコンタクトホールを、前記コンタクトホールの形成と同時に形成する工程と；前記コンタクトホールを介して前記一方の電極へ電気的に接続される配線を形成する工程とを備える。
【００２２】
また、本発明の第２の態様に係る半導体装置は、半導体基板上にトランジスタおよび素子分離領域からなる集積素子領域層と；前記集積素子領域層の上に形成される絶縁膜層と；前記絶縁膜層上に形成される電荷容量素子と；前記電荷容量素子形成面上に堆積される層間絶縁膜とを備える。そして、前記電荷容量素子は、下部電極と、上部電極と、これら２つの電極間に挟まれた誘電体層とからなる。また、前記下部電極の一部は、前記電荷容量素子の外側において隆起し、前記上部電極上面と同等かそれ以上の高さに成形される。また、前記上部電極表面に貫通するコンタクトホールおよび前記下部電極の隆起部分に貫通するダミーコンタクトホールが等しい内径にて、プラズマエッチングにて同時に形成される。更に、前記コンタクトホール及びダミーコンタクトホール内に配線材料を埋め込むと共に、前記層間絶縁膜上に当該配線材料を堆積した後、プラズマエッチングで形成される配線パタ−ンを有する。
【発明の効果】
【００２３】
本発明によれば、下部電極の一部を隆起させその突起部表面の高さを上部電極表面の高さと同等にして、上部電極コンタクトホールのプラズマエッチングの際に、該突起部へも同形状のダミーコンタクトホールを同時に開口するようにしている。このため、コンタクトホールエッチング終点時以降に上下電極が同様な状態でプラズマと接するようになる。また、この構造により上部電極に接続するプレートラインのプラズマエッチング時には、上部電極と下部電極が、不要部分のプレートライン材料がエッチングされるまでの間は短絡する構造になる。更に、プレートライン材料がエッチング除去された後のオーバーエッチング除去時には、下部電極突起表面および上部電極はプラズマを介して短絡状態となる。
【００２４】
上部電極コンタクトホールのプラズマエッチング時に下部電極に接続されたダミーコンタクトホールと同時にエッチングが進行するため、微細孔内の電子遮蔽効果によるチャージアップ電位が上下電極でつりあう事になる。その結果、キャパシタ絶縁膜に掛かる電界が著しく小さくなり、高電界ストレスによるキャパシタ絶縁膜の劣化を防止することが可能となる。また、上部電極に接続される配線のプラズマエッチング時には、上部電極は配線材料を介してプラズマと接続され、下部電極はダミーコンタクトホールを介してプラズマと接することになる。このため、ダミーコンタクトがない場合に比べて、プラズマエッチング中のチャージアップ電位が低減され、キャパシタ絶縁膜の電界ストレスによる劣化を軽減することが可能となる。
【発明を実施するための最良の形態】
【００２５】
本発明は、ＣＭＶＰ（capacitor-on-metal/via-stacked-plug）型の構造に適用することができる。ここで、ＣＭＶＰは、すべての配線層を作製した後の上層にキャパシタ素子を配置する構造である。ＣＭＶＰ型は、スタック構造を採るため、メモリセルの微細化に有利であることに加え、多層配線層までの構造を全て形成した後に強誘電体キャパシタを形成するため、プロセスによる強誘電体材料の劣化が少ない。
【００２６】
図２（Ａ）〜図６（Ｋ）は、本発明の実施例に係る強誘電体キャパシタの構造とその製造工程を示す。なお、本実施例においては、強誘電体キャパシタ構造と製造工程に特徴があり、ＦｅＲＡＭデバイス作製におけるその他の構造およびプロセスの詳細については周知の構造及び工程を採用することができ、説明に支障がない限りその多くを省略する。
【００２７】
図２（Ａ）は、ＦｅＲＡＭデバイスを構成するＭＯＳトランジスタの形成後、通常よりも厚め層間絶縁膜（シリコン酸化膜：ＳｉＯ２）１０４を堆積し、表面平坦化を行った状態を示す。図において、符号１０１はゲート電極、１０２はソース／ドレイン拡散層、１０３は素子分離領域を示す。本実施例の場合、ＳｉＯ２膜１０４の堆積はＯ３ガスおよびＴＥＯＳ（テトラエトキシシラン）を用いた低圧化学的気相堆積（ＬＰ−ＣＶＤ：Low Pressure Chemical Vapor Deposition）を用いる。ＳｉＯ２膜１０４の成膜の後はアニール処理を施す。表面平坦化は、化学的機械的研磨（ＣＭＰ：Chemical
Mechanical Polishing）で行う。
【００２８】
次に、ｉ−線リソグラフィによりホトレジストパタ−ン１０５を形成し、これをマスクとしてＣＨＦ３およびＣＦ４ガスを主に用いたプラズマエッチングにより層間絶縁膜１０４に段差１０６を形成する（図２（Ｂ））。このとき、該段差１０６は、後に説明する強誘電体キャパシタ積層構造の上部電極膜厚と強誘電体膜厚との合計の厚みよりも深い段差となるようにエッチング時間を調節して加工を行う。なお、図２〜図６では一方向の断面のみ図示するが、該段差１０６による隆起形状は図面に対して垂直方向に伸びるレ−ル状構造となっている。
【００２９】
次に、キャパシタが形成される領域にコンタクトホールを開口し、コンタクトプラグ１０７を埋め込む（図２（Ｃ））。コンタクトプラグ１０７の形成に際しては、先ずＫｒＦエキシマレ−ザリソグラフィによりレジストパタ−ンを形成し、プラズマエッチングにより層間絶縁膜１０４にコンタクトホール開口を行う。次いで、コンタクトインプラ、活性化アニールを行った後に、プラズマＣＶＤによりＴｉ/ＴｉＮ（チタン/窒化チタン）積層膜を堆積する。次に、ＣＶＤによりＷ（タングステン）を基板表面全面に堆積した後、プラズマエッチングにより全面エッチング（エッチバック）を行うことによりコンタクトホール内にのみＷプラグを残すようにして形成する。
【００３０】
その後、積層バリアメタル１０８−１１０及び、強誘電体キャパシタの下部電極１１１を積層堆積する（図３（Ｄ））。先ず、反応性スパッタによりＴｉＡｌＮ（窒化チタンアルミ）１０８、Ｉｒ（イリジウム）１０９、ＩｒＯ２（酸化イリジウム）１１０を順次積層した後に、下部電極となるＰｔ（白金）１１１を成膜する。
【００３１】
次に、厚膜レジストパタ−ン１１２を形成し、これをエッチングマスクとして、Ｃｌ２ガスを用いたプラズマエッチングにより下部電極１１１を加工する（図３（Ｅ））。下部電極１１１を成型する際のエッチングに関しては、ＥＣＲプラズマエッチング装置を用い、直径５インチのウェハ（基板）に対し、Ｃｌ２ガス流量２０〜５０ｓｃｃｍ、ガス圧１〜３ｍＴｏｒｒ、ＥＣＲ放電電力０．５〜１．５ｋＷ、ウエハステ−ジに印加するバイアス電力６００ｋＨｚ、５０〜１５０Ｗ、ウエハステ−ジ温度３０℃程度、チャンバ−内壁温度１５０℃程度の条件が好適である。このとき、下部電極１１１であるＰｔとレジストパタ−ン１１２のエッチレ−ト選択比は１／５程度であるため、該電極膜厚の１０倍程度の厚膜レジスト１１２を用いるのが好ましい。また、該Ｐｔ電極１１１とその下層のバリア膜ＩｒＯ２膜１１０のエッチレ−トは３程度の選択比があるため、ＩｒＯ２層でエッチングを停止することが可能である。ＩｒＯ２膜１１０上でエッチングを停止させるためにオーバーエッチングを少なめに設定すると、レジス１１２トおよびＰｔパタ−ン側壁に厚い堆積膜が残るため、この堆積膜を３０％濃度の塩酸洗浄により除去する。その後、酸素プラズマによる灰化でレジストパタ−ン１１２を除去する（図示せず）。
【００３２】
次に、強誘電体膜となるＳＢＴ膜１１３を有機金属化学的気相堆積法（ＭＯ：Metal Organic ＣＶＤ）により堆積し、結晶化アニールを行った後に、スパッタにより上部電極となるＰｔ膜１１４を堆積する（図４（Ｆ））。
【００３３】
次いで、反応性スパッタによりＴｉＮ（窒化チタン）１１５を形成する。その後、プラズマＴＥＯＳ−ＣＶＤによりＳｉＯ２膜１１６を積層し、ホトリソグラフィおよびプラズマエッチングにより上部電極パタ−ンのエッチングマスクを形成する（図４（Ｇ））。ＳｉＯ２膜１１６は、Ｃ４Ｆ８、ＣＯ、Ａｒ混合ガスを用いたプラズマでエッチングする。一方、ＴｉＮ膜１１５は、ＢＣｌ３、Ｃｌ２混合ガスを用いたプラズマでエッチングする。
【００３４】
次に、該構造（１１５，１１６）をマスクとして上部電極Ｐｔ膜１１４および強誘電体ＳＢＴ膜１１３の加工を行う。この工程では、さらに下部電極下層のＩｒＯ2層１１０およびＩｒ層１０９まで除去する（図５（Ｈ））。このエッチング工程では、磁場印加式２周波励起平行平板型反応性イオンエッチング装置を用い、ウエハステ−ジを３００〜４５０℃に加熱して加工を行う。上部電極Ｐｔ層１１４のエッチングでは、Ｃｌ２、Ｏ２、Ａｒ混合ガスを用い、Ｃｌ２ガスとＯ２ガスの比率は１：３〜１：１、総ガス流量は１０〜５０ｓｃｃｍ、総ガス流量に対するＡｒの希釈率は、１０〜５０％程度に設定することが好ましい。ガス圧力は、１〜３ｍＴｏｒｒ、プラズマ励起電力０．５〜１．５ｋＷ、基板バイアス電力５０〜１５０Ｗの条件で行う。
【００３５】
強誘電体ＳＢＴ層１１３のエッチングでは、前記エッチング条件のガス比率のみを変化させ連続的にエッチングを行う。このとき、Ｏ２の流量比を下げ、Ｃｌ２とＯ２の流量比を３：１以下もしくは、Ｏ２ガスを除外した条件でエッチングを行う。ＳＢＴ層１１３のエッチング終了と同時に再度上部電極１１４のエッチング条件と同じガス流量比に戻し、下層のＩｒＯ２層１１０およびＩｒ層１０９を連続的にエッチングする。これらのガス流量条件の切り替えは、プラズマの自然発光分光を利用した終点検出器により被エッチング物質を監視しながら自動的に行うことが可能である。
【００３６】
Ｐｔ膜１１４、ＳＢＴ膜１１３、ＩｒＯ２膜１１０、Ｉｒ膜１０９の積層構造の連続エッチングにおいて、積層マスク上層のＳｉＯ2膜１１６は、Ｐｔ膜１１４のエッチング終点時に膜厚のほとんどがエッチング除去され、次のＳＢＴ膜１１３のエッチングステップの最中に全て除去されるように調整された膜厚にしておく必要がある。ＳＢＴ膜１１３のエッチングステップ以降においてマスクとなるＴｉＮ膜１１５および最下層のＴｉＡｌＮ膜１０８は、高温でＯ２を含むガスプラズマ中で酸化反応が進み、非常にエッチング耐性の高いマスクおよびエッチングストッパ−として作用する。このため、積層構造エッチングは薄いＴｉＡｌＮ膜上で終了することが可能となる。
【００３７】
この後、Ｃｌ2ガスを用いたプラズマによりマスクＴｉＮ膜１１５およびバリアメタルＴｉＡｌＮ膜１０８を除去する（図示せず）。この時点で強誘電体キャパシタ構造が完成するが、キャパシタは下部電極１１１の一部が隆起し、突起部分１１７の上面が上部電極１１４とほぼ同じ高さとなる構造となっている。突起部分１１７の上面はエッチングにより変形する場合もあるが、通常は機能上不都合はない。キャパシタ積層構造のエッチングの後は、ＳＢＴ膜１１３に入ったエッチング損傷を回復するために、Ｏ2雰囲気中７５０℃以上の温度で短時間アニールを行う。
【００３８】
次に、ＳｉＯ2層間絶縁膜１１８をプラズマＴＥＯＳ−ＣＶＤにより成膜し、ＣＭＰにより表面平坦化を行う。その後、上部電極コンタクトホール開口のためのレジストパタ−ン１１９をＫｒＦリソグラフィにより形成し、これをマスクとしてコンタクトホールのエッチングを行う。コンタクトホールは、上部電極表面１２０が底面となるものと、下部電極１１１から隆起した突起表面１２１が底面となるものの両方開口するようにレイアウトする（図５（Ｉ）。上部電極１１４に到達するコンタクトホールと、下部電極１１１に到達するコンタクトホールとは互いに内径を等しくすることが好ましい。
【００３９】
このように、上部電極１１４に到達するコンタクトホールの他に、下部電極１１１に到達するコンタクトホールを形成する構造にすると、両コンタクトホールでのエッチングレートは等しいため、また、該突起表面１２１は上部電極表面１２０と同じか、それ以上高くなるようにしているため、エッチング終点間際からオーバーエッチングステップにおける間、上部電極１１４のみが単独でプラズマに曝されることがなくなる。
【００４０】
次に、レジストマスク１１９をＯ２プラズマによる灰化原理によって除去した後、ＳＢＴ膜１１３に入ったエッチング損傷を回復するためにＯ2雰囲気中７５０℃以上の温度で短時間アニール処理を行う（図示せず）。
【００４１】
次に、配線（プレートライン）を形成するため、スパッタでアルミ層１２２ａを堆積する（図６（Ｊ））。その後、配線パタ−ン１２２をＫｒＦリソグラフィおよびプラズマエッチングで形成する（図６（Ｋ））。
【００４２】
アルミ層１２２ａの堆積時に、上部電極表面１２０と下部電極突起表面１２１に開口されているコンタクトホール両方にアルミが埋め込まれるため、上部電極１１４と下部電極１１１とは電気的に短絡した構造となる。また、プレートライン１２２のエッチング時（成形時）、プラズマに曝されたプレートライン１２２から電荷の流入があるが、上下電極１１１，１１４は短絡しているため、強誘電体キャパシタには電界が加わらず、エッチング時に強誘電体材料１１３を流れるストレス電流は非常に小さい。エッチングが進行してプレートライン１２２が分離した後のオーバーエッチング時には、上下電極１１１，１１４間の接続が分離されるが、プラズマを介して電気的につながっているため、完全な絶縁状態でなく、強誘電体キャパシタにかかる電界もそれほど大きな値にはならない。
【００４３】
以上詳述したプロセス以降、多層配線プロセス、パッシベ−ション膜堆積、パッド形成などの処理が継続される。なお、このようなプロセスは周知の方法を採用することができ、ここでの説明は省略する。
【００４４】
以上説明した本実施例においては、図５（Ｉ）に示したように、下部電極１１１の一部を隆起させその突起部１１７の表面１２１の高さを上部電極１１４の表面１２０の高さと同等にしている。そして、上部電極コンタクトホールのプラズマエッチングの際に、該突起部１１７へも同形状のダミーコンタクトホールを同時に開口するようにしている。このため、コンタクトホールエッチング終点時以降に上下電極１１１，１１４が同様な状態でプラズマと接するようになる。
【００４５】
また、図６（Ｋ）に示すように、この構造により上部電極１１４に接続するプレートライン１２２のプラズマエッチング時には、上部電極１１４と下部電極１１１とが、不要部分のプレートライン材料１２２ａがエッチングされるまでの間は短絡する構造となる。また、プレートライン材料１２２ａがエッチング除去された後のオーバーエッチング除去時には、下部電極１１１の突起表面１２１および上部電極１１４はプラズマを介して短絡状態となる。
【００４６】
本実施例によると、上部電極１１４のコンタクトホールのプラズマエッチング時に、下部電極１１１に接続されたダミーコンタクトホールが同時にエッチングされるため、微細孔内の電子遮蔽効果によるチャージアップ電位が上下電極間でつりあうことになる。その結果、キャパシタ絶縁膜１１３にかかる電界が著しく小さくなり、高電界ストレスによるキャパシタ絶縁膜１１３の劣化を防止することが可能となる。また、上部電極１１４に接続される配線１２２のプラズマエッチング時には、上部電極１１４は配線材料１２２ａを介してプラズマと接続され、下部電極１１１はダミーコンタクトホールを介してプラズマと接することになる。このため、ダミーコンタクトがない場合に比べて、プラズマエッチング中のチャージアップ電位が低減され、キャパシタ絶縁膜１１３の電界ストレスによる劣化を軽減することが可能となる。
【産業上の利用可能性】
【００４７】
本発明の実施例においては、ＳＢＴを用いた強誘電体キャパシタを有するＦｅＲＡＭの構造、作製方法について述べたが、本発明はこれに限定されるものではなく、ＰＺＴ、ＢＬＴなどその他の強誘電体材料を用いたＦｅＲＡＭにも有効である。また、ＦｅＲＡＭ以外でも高誘電体材料を用いたＤＲＡＭ等のデバイスや、キャパシタ構造をもつその他多くの電子デバイスに有効である。誘電体材料は、その誘電率と負の相関で絶縁耐圧が低下することが知られており、本発明は今後開発される多くの新材料デバイスでの有効性が期待される。
【図面の簡単な説明】
【００４８】
【図１】図１は、従来技術による問題点を示すために使用される説明図である。
【図２】図２（Ａ）〜（Ｃ）は、本発明の実施例に係るＦｅＲＡＭの製造工程の一部を示す断面図である。
【図３】図３（Ｄ），（Ｅ）は、本発明の実施例に係るＦｅＲＡＭの製造工程の一部を示す断面図である。
【図４】図４（Ｆ），（Ｇ）は、本発明の実施例に係るＦｅＲＡＭの製造工程の一部を示す断面図である。
【図５】図５（Ｈ），（Ｉ）は、本発明の実施例に係るＦｅＲＡＭの製造工程の一部を示す断面図である。
【図６】図６（Ｊ），（Ｋ）は、本発明の実施例に係るＦｅＲＡＭの製造工程の一部を示す断面図である。
【符号の説明】
【００４９】
１０８，１０９，１１０      バリアメタル
１１１      下部電極
１１３      ＳＢＴ膜
１１４      上部電極
１２２      プレートライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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