(57)【要約】【課題】製造工程上のばらつきを高精度で補正することができ、かつ、回路の大規模化を抑えることができる半導体集積回路を提供する。【解決手段】この半導体集積回路は、第１の電位と第２の電位との間に直列に接続され、第１の電位と第２の電位との間の電圧を分圧することにより複数の電圧を生成する複数の抵抗と、複数の抵抗の内の少なくとも１つに並列に接続された少なくとも１つのスイッチ回路と、複数の抵抗の内の少なくとも他の１つに並列に接続された少なくとも１つのヒューズと、外部から供給される制御信号に従って、少なくとも１つのスイッチ回路をオン／オフさせるように制御する制御回路とを具備する。【選択図】図２
2008053578.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位と第２の電位との間に直列に接続され、第１の電位と第２の電位との間の電圧を分圧することにより複数の電圧を生成する複数の抵抗と、
前記複数の抵抗の内の少なくとも１つに並列に接続された少なくとも１つのスイッチ回路と、
前記複数の抵抗の内の少なくとも他の１つに並列に接続された少なくとも１つのヒューズと、
外部から供給される制御信号に従って、前記少なくとも１つのスイッチ回路をオン／オフさせるように制御する制御回路と、
を具備する半導体集積回路。
【請求項２】
前記複数の抵抗が、第１の電位側から第２の電位側に向けて第１群の抵抗〜第Ｎ群の抵抗を含み（Ｎ≧５）、
前記少なくとも１つのスイッチ回路が、第１群の抵抗と第Ｍ群の抵抗と第Ｎ群の抵抗とにそれぞれ並列に接続された複数のスイッチ回路を含み（２＜Ｍ＜Ｎ−１）、
前記少なくとも１つのヒューズが、第２群〜第（Ｍ−１）群の抵抗と第（Ｍ＋１）群〜第（Ｎ−１）群の抵抗とにそれぞれ並列に接続された複数のヒューズを含む、
請求項１記載の半導体集積回路。
【請求項３】
前記制御回路が、外部から入力される複数の制御信号と、前記制御回路の内部においてヒューズの切断又は非切断によって生成される複数の制御信号との内の一方を選択して、選択された複数の制御信号を前記複数のスイッチ回路に供給する選択回路を含む、請求項２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源電位を生成するための半導体集積回路に関し、特に、製造のばらつきを補正する回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年普及している携帯電話機やＰＤＡ（Personal Digital Assistance：個人用携帯情報端末）に代表される携帯端末においては、例えば、液晶表示パネルが用いられる。そのような液晶表示パネルを駆動する１つの方式として、液晶表示パネル上において２次元マトリクス状に配置されたドット毎に複数のアクティブ素子を配置し、これらのアクティブ素子によってドットを駆動するアクティブマトリクス方式が用いられている。アクティブ素子としては、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が広く用いられる。
【０００３】
液晶表示パネルの高画質の基準の１つである多階調化を実現するために、所望の階調数に対応した階調電圧を生成する階調電圧生成回路が用いられている。そのような階調電圧生成回路は、例えば、複数の分圧抵抗によって構成されており、外部から供給される基準電圧が複数の分圧抵抗によって分圧され、複数の階調電圧を生成する。階調電圧生成回路は、例えば、８階調の場合には８種類の階調電圧を生成する。階調電圧生成回路によって生成された階調電圧は、例えば、ボルテージフォロア回路を構成する演算増幅回路によってインピーダンス変換され、液晶表示パネルのソースラインに印加される。
【０００４】
ところで、液晶表示パネルの特性の１つとして、ソースラインに印加される階調電圧と液晶表示パネルの輝度との関係を表す階調特性がある。液晶表示パネルの輝度は、階調電圧に比例せず、また、液晶表示パネルを構成する液晶等の特性に影響される。従って、液晶表示パネルは、例えば、製造メーカによって特有の階調特性を有している。そこで、階調電圧生成回路をＩＣ（Integrated Circuit：集積回路）内に実現する場合には、液晶表示パネル毎の仕様に合わせて階調電圧を設定する必要がある。さらに、個々のＩＣにおいても製造工程上のばらつきが生じてしまうので、ＩＣの製造後にそのようなばらつきを補正する場合がある。
【０００５】
一般に、製造工程上のばらつきを補正する手段として、トリミングが広く知られている。トリミングの技術には様々あるが、例えば、ＩＣ内の階調電圧生成回路における階調電圧を補正するためには、複数の分圧抵抗によって構成されるトリミング回路が用いられる。そのようなトリミング回路においては、複数の分圧抵抗を接続している配線パターンをレーザ等で切断することによって分圧電圧値が調整され、製造工程上のばらつきが補正される。
【０００６】
ＩＣ内の階調電圧生成回路において用いられるトリミング回路は、小規模であること、高い精度の補正が可能であること、トリミングに時間を要さないこと等が要求されている。そのような要求を満たすために、既に説明したような複数の分圧抵抗によって構成されるトリミング回路の他に、様々な構成のトリミング回路が開発されている。
【０００７】
関連する技術として、下記の特許文献１には、ヒューズが切断される前に、外部から印加される信号によって、ヒューズの切断又は非切断状態と同じレベルの制御信号を擬似的に発生させるチューニング回路が開示されている。このチューニング回路によれば、ヒューズブローを行う前に、特性測定の結果を得ることができ、その結果に基づいてヒューズブローが行われ、回路の特性が最適値にチューニングされると記載されている。しかしながら、特許文献１には、トランジスタやパッドによって構成されるチューニング回路が大規模化する問題については、特に説明されていない。
【特許文献１】特開平７−１３０１８３（第１頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、製造工程上のばらつきを高精度で補正することができ、かつ、回路の大規模化を抑えることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、第１の電位と第２の電位との間に直列に接続され、第１の電位と第２の電位との間の電圧を分圧することにより複数の電圧を生成する複数の抵抗と、複数の抵抗の内の少なくとも１つに並列に接続された少なくとも１つのスイッチ回路と、複数の抵抗の内の少なくとも他の１つに並列に接続された少なくとも１つのヒューズと、外部から供給される制御信号に従って、少なくとも１つのスイッチ回路をオン／オフさせるように制御する制御回路とを具備する。
【００１０】
ここで、複数の抵抗が、第１の電位側から第２の電位側に向けて第１群の抵抗〜第Ｎ群の抵抗を含み（Ｎ≧５）、少なくとも１つのスイッチ回路が、第１群の抵抗と第Ｍ群の抵抗と第Ｎ群の抵抗とにそれぞれ並列に接続された複数のスイッチ回路を含み（２＜Ｍ＜Ｎ−１）、少なくとも１つのヒューズが、第２群〜第（Ｍ−１）群の抵抗と第（Ｍ＋１）群〜第（Ｎ−１）群の抵抗とにそれぞれ並列に接続された複数のヒューズを含むようにしても良い。
【００１１】
また、制御回路が、外部から入力される複数の制御信号と、制御回路の内部においてヒューズの切断又は非切断によって生成される複数の制御信号との内の一方を選択して、選択された複数の制御信号を複数のスイッチ回路に供給する選択回路を含むようにしても良い。
【発明の効果】
【００１２】
本発明によれば、２つの電源電位間の電圧を分圧することにより複数の電圧を生成する複数の抵抗と、少なくとも１つの抵抗に並列に接続された少なくとも１つのスイッチ回路と、少なくとも他の１つの抵抗に並列に接続された少なくとも１つのヒューズとを設けることにより、製造工程上のばらつきを高精度で補正することができ、かつ、回路の大規模化を抑えることができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路を用いた液晶モジュールの構成を示す図である。図１においては、階調電圧生成回路１００と、ソース駆動回路２００と、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）３００と、ゲート駆動回路４００と、液晶表示パネル５００とが示されている。本発明の一実施形態に係る半導体集積回路（ＩＣ）は、少なくとも階調電圧生成回路１００を含み、さらに、ソース駆動回路２００、ＲＡＭ３００、ゲート駆動回路４００の内の１つ以上を含むようにしても良い。
【００１４】
階調電圧生成回路１００は、複数の階調電圧を生成し、それらの階調電圧をソース駆動回路２００に供給する。例えば、８階調の場合には、階調電圧生成回路１００は、８種類の階調電圧を生成する。ＲＡＭ３００は、外部のＭＰＵ（マイクロプロセッサ）等から入力される赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の画像データを一時的に格納する。ソース駆動回路２００は、ＲＡＭ３００から読み出される画像データ（ディジタル画像信号）を、階調電圧生成回路１００から供給される階調電圧に基づいてアナログ画像信号に変換し、アナログ画像信号を液晶表示パネル５００の複数のソースラインに供給する。
【００１５】
液晶表示パネル５００は、例えば、７２０×１３２個のドットに対応して、２次元マトリクス状に配置されている同数のＴＦＴを含んでいる。各行のＴＦＴのゲートはそれぞれのゲートラインに接続され、各列のＴＦＴのソースはそれぞれのソースラインに接続されている。ゲート駆動回路４００は、画像信号が供給される液晶表示パネル５００の複数のゲートラインの内から順次選択された１つにハイレベルのゲート信号を供給する。
【００１６】
図２は、図１に示す階調電圧生成回路１００の構成を示す図である。
図２に示す階調電圧生成回路１００は、電源電位ＶＤＤ及びＶＳＳが供給され、参照電位ＶＲＥＦに基づいて安定化された電源電位ＶＯＵＴを出力する演算増幅器（オペアンプ）１０１と、電源電位ＶＯＵＴと電源電位ＶＳＳとの間の電圧を分圧することにより複数の出力電圧ＶＯＵＴ０〜ＶＯＵＴ７を発生する複数の抵抗１０２〜１３３と、複数のスイッチ回路１３４〜１４５と、複数のヒューズ１４６〜１６３と、第１〜第３のシミュレーション回路１７０ａ〜１７０ｃとを含んでいる。本実施形態においては、電源電位ＶＤＤが５Ｖであり、参照電位ＶＲＥＦが３Ｖであり、電源電位ＶＳＳが接地電位（０Ｖ）であるとして説明する。
【００１７】
オペアンプ１０１は、出力電圧が反転入力端子に負帰還されるように構成されている。抵抗１０２〜１３３が、オペアンプ１０１の負帰還用の抵抗として用いられ、抵抗１０２と抵抗１０３との接続点が、オペアンプ１０１の反転入力端子に接続されている。抵抗１０２〜１３３は、電源電位ＶＯＵＴから接地電位（０Ｖ）まで直列に接続されており、第１群の抵抗１０３〜１０６と、第２群の抵抗１０７〜１０９と、第３群の抵抗１１０〜１１２と、第４群の抵抗１１３〜１１５と、第５群の抵抗１１６〜１１９と、第６群の抵抗１２０〜１２２と、第７群の抵抗１２３〜１２５と、第８群の抵抗１２６〜１２８と、第９群の抵抗１２９〜１３２とを含んでいる。
【００１８】
スイッチ回路１３４〜１４５の各々は、例えば、並列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるアナログスイッチである。スイッチ回路１３４〜１４５は、合成抵抗Ｒ１〜Ｒ３を構成する抵抗１０３〜１０６及び１１６〜１１９及び１２９〜１３２にそれぞれ並列に接続されている。例えば、スイッチ回路１３４は抵抗１０３に並列に接続されていて、スイッチ回路１３４をオンにすると、抵抗１０３の両端がショートされてスイッチ回路を介して電流が流れ、スイッチ回路１３４をオフにすると、抵抗１０３を介して電流が流れる。その他のスイッチ回路１３５〜１４５についても、スイッチ回路１３４と同様である。
【００１９】
ヒューズ１４６〜１６３は、合成抵抗Ｒ１１〜Ｒ１６を構成する抵抗１０７〜１１５及び１２０〜１２８にそれぞれ並列に接続されている。例えば、ヒューズ１４６は抵抗１０７に並列に接続されていて、ヒューズ１４６が切断されていない状態においては、ヒューズ１４６を介して電流が流れ、ヒューズ１４６が切断された状態においては、抵抗１０７を介して電流が流れる。その他のヒューズ１４７〜１６３についても、ヒューズ１４６と同様である。
【００２０】
図２において、合成抵抗Ｒ１は、スイッチ回路１３４〜１３７のオン／オフ状態によって決定されるノード１〜ノード２の合成抵抗を表している。同様に、合成抵抗Ｒ２は、ノード５〜ノード６の合成抵抗を表し、合成抵抗Ｒ３は、ノード９〜ノード１０の合成抵抗を表している。また、合成抵抗Ｒ１１は、ヒューズ１４６〜１４８の切断状態によって決定されるノード２〜ノード３の合成抵抗を表している。同様に、合成抵抗Ｒ１２は、ノード３〜ノード４の合成抵抗を表し、合成抵抗Ｒ１３は、ノード４〜ノード５の合成抵抗を表し、合成抵抗Ｒ１４は、ノード６〜ノード７の合成抵抗を表し、合成抵抗Ｒ１５は、ノード７〜ノード８の合成抵抗を表し、合成抵抗Ｒ１６は、ノード８〜ノード９の合成抵抗を表している。
【００２１】
抵抗１０６と抵抗１０７との接続点から出力電圧ＶＯＵＴ７が出力され、抵抗１０９と抵抗１１０との接続点から出力電圧ＶＯＵＴ６が出力され、抵抗１１２と抵抗１１３との接続点から出力電圧ＶＯＵＴ５が出力され、抵抗１１５と抵抗１１６との接続点から出力電圧ＶＯＵＴ４が出力される。また、抵抗１１９と抵抗１２０との接続点から出力電圧ＶＯＵＴ３が出力され、抵抗１２２と抵抗１２３との接続点から出力電圧ＶＯＵＴ２が出力され、抵抗１２５と抵抗１２６との接続点から出力電圧ＶＯＵＴ１が出力され、抵抗１３２と抵抗１３３との接続点から出力電圧ＶＯＵＴ０が出力される。なお、これらの抵抗の接続点に複数のボルテージフォロアをそれぞれ接続することにより、複数のボルテージフォロアを介して出力電圧ＶＯＵＴ０〜ＶＯＵＴ７をそれぞれ出力するようにしても良い。
【００２２】
第１のシミュレーション回路１７０ａは、セレクタ回路１７１と、セレクタ回路１７１に接続されたプルアップ抵抗１７２〜１７５及びヒューズ１７６〜１７９とを含んでいる。セレクタ回路１７１は、汎用的なデータセレクタ又はマルチプレクサであって、入力端子Ａ０及びＡ１、Ｂ０及びＢ１、Ｃ０及びＣ１、Ｄ０及びＤ１と、出力端子Ｙ０〜Ｙ３と、外部から選択信号ＳＥＬが供給される入力端子Ｓとを有している。外部から供給される制御信号ＣＴＬ１〜ＣＴＬ４が、それぞれ、入力端子Ｐ１〜Ｐ４を介してセレクタ回路１７１の入力端子Ａ０〜Ｄ０に入力される。
【００２３】
セレクタ回路１７１の入力端子Ａ１は、抵抗１７２を介して電源電位ＶＤＤにプルアップ接続され、かつ、ヒューズ１７６を介して接地電位に接続されている。従って、ヒューズ１７６が非切断状態であると、入力端子Ａ１はローレベルとなり、ヒューズ１７６が切断状態であると、入力端子Ａ１はハイレベルとなる。同様に、入力端子Ｂ１、Ｃ１、Ｄ１は、それぞれ、抵抗１７３、１７４、１７５を介して電源電位ＶＤＤにプルアップ接続され、ヒューズ１７７、１７８、１７９を介して接地電位に接続されている。
【００２４】
選択信号ＳＥＬが活性化又は非活性化されることによって、入力端子Ａ０に入力される信号と入力端子Ａ１に入力される信号との内の一方が選択され、入力端子Ｂ０に入力される信号と入力端子Ｂ１に入力される信号との内の一方が選択され、入力端子Ｃ０に入力される信号と入力端子Ｃ１に入力される信号との内の一方が選択され、入力端子Ｄ０に入力される信号と入力端子Ｄ１に入力される信号との内の一方が選択される。選択された信号は、出力端子Ｙ０〜Ｙ３から出力される。
【００２５】
セレクタ回路１７１の出力端子Ｙ０〜Ｙ３の各々から出力される信号の論理値はハイレベル又はローレベルの２通りであるから、出力端子Ｙ０〜Ｙ３から出力される４つの信号の論理値の状態は１６通りとなる。それら１６通りの状態に対応して、スイッチ回路１３４〜１３７のオン／オフが設定される。
【００２６】
本実施形態においては、セレクタ回路１７１の出力端子Ｙ０〜Ｙ３から出力される信号がハイレベルになるとスイッチ回路１３４〜１３７がそれぞれオンし、出力端子Ｙ０〜Ｙ３から出力される信号がローレベルになるとスイッチ回路１３４〜１３７がそれぞれオフする。例えば、制御信号ＣＴＬ１及びＣＴＬ２がハイレベルであり、制御信号ＣＴＬ３及びＣＴＬ４がローレベルである場合には、スイッチ回路１３４及び１３５がオンとなり、スイッチ回路１３６及び１３７がオフとなって、合成抵抗Ｒ１の値は、抵抗１０５及び１０６の抵抗値の和となる。
【００２７】
第２及び第３のシミュレーション回路１７０ｂ及び１７０ｃの構成は、第１のシミュレーション回路１７０ａにおけるのと同様である。第２のシミュレーション回路１７０ｂには、外部から入力端子Ｐ５〜Ｐ８を介して制御信号ＣＴＬ５〜ＣＴＬ８が入力され、第２のシミュレーション回路１７０ｂから出力される信号によってスイッチ回路１３８〜１４１が制御される。また、第３のシミュレーション回路１７０ｃには、外部から入力端子Ｐ９〜Ｐ１２を介して制御信号ＣＴＬ９〜ＣＴＬ１２が入力され、第３のシミュレーション回路１７０ｃから出力される信号によってスイッチ回路１４２〜１４５が制御される。
【００２８】
シミュレーション回路１７０ａ〜１７０ｃのセレクタ回路１７１に供給される選択信号ＳＥＬが活性化されると、入力端子Ａ０〜Ｄ０が有効となり、入力端子Ａ１〜Ｄ１が無効となる。従って、シミュレーション回路１７０ａ〜１７０ｃのセレクタ回路１７１は、入力端子Ｐ１〜Ｐ１２を介して入力される制御信号ＣＴＬ１〜ＣＴＬ１２を選択する。
【００２９】
抵抗１０３〜１０６の抵抗値を互いに異なるように設定すれば、第１のシミュレーション回路１７０ａは、制御信号ＣＴＬ１〜ＣＴＬ４に従ってスイッチ回路１３４〜１３７を制御することにより、合成抵抗Ｒ１の抵抗値を１６通りに調整することができる。同様に、第２のシミュレーション回路１７０ｂは、制御信号ＣＴＬ５〜ＣＴＬ８に従ってスイッチ回路１３８〜１４１を制御することにより、合成抵抗Ｒ２の抵抗値を１６通りに調整することができる。また、第３のシミュレーション回路１７０ｃは、制御信号ＣＴＬ９〜ＣＴＬ１２に従ってスイッチ回路１４２〜１４５を制御することにより、合成抵抗Ｒ３の抵抗値を１６通りに調整することができる。
【００３０】
図３は、図２に示す出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の電圧値の仕様を示す図である。図２に示す出力電圧ＶＯＵＴ０〜ＶＯＵＴ７は、図１に示すソース駆動回路２００に階調電圧として供給される。液晶表示パネル５００の輝度は、内部に含まれるＴＦＴのソースラインに印加される階調電圧によって決定され、階調電圧と液晶表示パネルの輝度との関係は線形にならず、個々の液晶表示パネルに対応した非線形（ガンマカーブ）となることが知られている。
【００３１】
図３において、実線は、製品１の仕様（以下、「仕様曲線１」という）を表しており、破線は、製品２の仕様（以下、「仕様曲線２」という）を表している。それらの製品の仕様によれば、階調電圧出力回路１００が、仕様曲線１又は２で示される電圧値を有する出力電圧ＶＯＵＴ０〜ＶＯＵＴ７を生成することが求められる。
【００３２】
図４は、図３に示す仕様曲線１に関する規格範囲を説明するための図である。出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の電圧値には製造工程上のばらつきが発生するが、そのばらつきが仕様上限値と仕様下限値との間の規格範囲内である場合には、ＩＣが良品であると判断される。規格範囲は、図４に示す矢印のように、それぞれの出力電圧によって異なる場合があり、例えば、出力電圧ＶＯＵＴ０の規格範囲は０．３Ｖ〜０．７Ｖであり、出力電圧ＶＯＵＴ３の規格範囲は１．１Ｖ〜１．７Ｖであり、出力電圧ＶＯＵＴ７の規格範囲は１．３Ｖ〜２．１Ｖである。従って、例えば、出力電圧ＶＯＵＴ３は、１．１Ｖ〜１．７Ｖの範囲内であれば、仕様曲線１上に示される１．４Ｖでなくとも良い。
【００３３】
しかしながら、ＩＣの製造工程上のばらつきによって、オペアンプ１０１から出力される電源電位ＶＯＵＴや、それぞれのノードから出力される出力電圧ＶＯＵＴ０〜ＶＯＵＴ７も影響を受けるので、出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の電圧値は、必ずしも図４に示すような規格範囲内になるとは限らない。従って、トリミング回路が用いられて、そのような製造工程上のばらつきが補正される。図２においては、複数の抵抗１０３〜１３２と、複数のスイッチ回路１３４〜１４５と、複数のヒューズ１４６〜１６３と、第１〜第３のシミュレーション回路１７０ａ〜１７０ｃとが、トリミング回路に相当する。
【００３４】
以下に、図４及び図５を参照しながら、図２に示す出力電圧ＶＯＵＴ０〜ＶＯＵＴ７のばらつきを補正するトリミング方法について説明する。図５は、出力電圧ＶＯＵＴ０〜ＶＯＵＴ７のばらつきを補正するトリミング方法を示すフローチャートである。一般に、図５に示すようなトリミング方法は、ＬＳＩテスタを用いることにより実行される。ここでは、図３及び図４に示す仕様曲線１に従ってトリミングが行われるものとする。
【００３５】
まず、ステップＳ１０において、第１〜第３のシミュレーション回路１７０ａ〜１７０ｃを用いて、出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の電圧値のシミュレーションが実施される。このシミュレーションにおいては、セレクタ回路１７１に供給される選択信号ＳＥＬを活性化し、制御信号ＣＴＬ１〜ＣＴＬ１２を活性化又は非活性化することにより、ヒューズ１４６〜１６３が接続されているときの出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の電圧値が調整される。
【００３６】
ヒューズ１４６〜１６３が接続されているときの出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の値は、ヒューズが切断された後に達成される仕様曲線１の値とは異なる。そこで、ヒューズ１４６〜１６３が接続されているときの出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の目標中心値及び目標範囲が、仕様曲線１及びそれに関する規格範囲と、ＩＣにおけるトランジスタの特性及び抵抗の値の設計中心値とに基づいて、予め算出されている。トランジスタの特性及び抵抗の値が設計中心値である場合に、電源電位ＶＯＵＴの値は一意的に算出されるので、ヒューズ１４６〜１６３が接続されているときの出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の目標中心値も、次式（１）〜（３）に示すように一意的に算出される。
【数１】
2008053578.tif 000003
【数２】
2008053578.tif 000004
【数３】
2008053578.tif 000005
【００３７】
また、トランジスタの特性及び抵抗の値が設計中心値である場合に、スイッチ１３４〜１４５の内のいずれをオンしていずれをオフするかは予め想定されているので、それに従って制御信号ＣＴＬ１〜ＣＴＬ１２が活性化又は非活性化される。これにより、合成抵抗Ｒ１〜Ｒ３の値が決定される。
【００３８】
ステップＳ１１において、電源電位ＶＯＵＴ、及び、出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の値を測定し、出力電圧の値が目標範囲内に入っていれば、制御信号ＣＴＬ１〜ＣＴＬ１２の論理値に関する情報をＬＳＩテスタのメモリ等に格納する。一方、出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の値が目標範囲内に入っていなければ、ステップＳ１０に戻って、それらの値が目標中心値に近付くように制御信号ＣＴＬ１〜ＣＴＬ１２の状態を変更する。式（１）〜（３）に示すように、電源電位ＶＯＵＴの値のばらつきは、合成抵抗Ｒ１〜Ｒ３の値を調整することによってキャンセルすることができる。その結果、出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の値が目標範囲内に入れば、制御信号ＣＴＬ１〜ＣＴＬ１２の論理値に関する情報をＬＳＩテスタのメモリ等に格納する。
【００３９】
あるいは、ステップＳ１０〜Ｓ１１において、出力電圧ＶＯＵＴ０、ＶＯＵＴ３、ＶＯＵＴ７の値が目標中心値に最も近くなるように、合成抵抗Ｒ１〜Ｒ３の値を決定しても良い。いずれにしても、ステップＳ１０〜Ｓ１１において決定された制御信号ＣＴＬ１〜ＣＴＬ１２の論理値に関する情報に基づいて、ヒューズ１７６〜１７９の内で切断すべきヒューズを決定することができる。即ち、第１〜第３のシミュレーション回路１７０ａ〜１７０ｃにおけるヒューズ１７６〜１７９の内で、ハイレベルの制御信号に対応する入力系統のヒューズが後に切断される。
【００４０】
次に、ステップＳ１２において、ステップＳ１０において決定された合成抵抗Ｒ１〜Ｒ３の値に基づいて、ヒューズ１４６〜１６３の内の幾つかが切断されたときの出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の予測値が算出される。ここで、第１群のヒューズ１４６〜１４８と、第２群のヒューズ１４９〜１５１と、第３群のヒューズ１５２〜１５４と、第４群のヒューズ１５５〜１５７と、第５群のヒューズ１５８〜１６０との各群において、少なくとも１つのヒューズが切断されるものとする。なお、第６群のヒューズ１６１〜１６３においては、ヒューズを切断しても切断しなくても良い。
【００４１】
出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の予測値は、次式（４）〜（１１）で表される。
【数４】
2008053578.tif 000006
【数５】
2008053578.tif 000007
【数６】
2008053578.tif 000008
【数７】
2008053578.tif 000009
【数８】
2008053578.tif 000010
【数９】
2008053578.tif 000011
【数１０】
2008053578.tif 000012
【数１１】
2008053578.tif 000013
【００４２】
以上の式（４）〜（１１）において、（Ｒ１１〜Ｒ１６）は、合成抵抗Ｒ１１〜Ｒ１６の値の和を表している。同様に、（Ｒ１４〜Ｒ１６）は、合成抵抗Ｒ１４〜Ｒ１６の値の和を表し、（Ｒ１３〜Ｒ１６）は、合成抵抗Ｒ１３〜Ｒ１６の値の和を表し、（Ｒ１２〜Ｒ１６）は、合成抵抗Ｒ１２〜Ｒ１６の値の和を表している。
【００４３】
式（４）〜（１１）によって表される出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の値が仕様曲線１の規格範囲内に入るように、合成抵抗Ｒ１１〜Ｒ１６の値が決定され、それに応じて、切断されるヒューズが決定される。例えば、予測される出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の値と目標中心値との誤差を最小自乗法等によって最小化することにより、ヒューズ１４６〜１６３の内で切断されるヒューズが選択される。
【００４４】
ここで、ステップＳ１０〜Ｓ１１におけるシミュレーションによって合成抵抗Ｒ１〜Ｒ３の値が高精度で決定されているので、それらの値に基づいて合成抵抗Ｒ１１〜Ｒ１６の値を決定することにより、出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の正確な値が求められる。即ち、ＩＣの製造工程において、トランジスタの特性や抵抗の値はある程度ばらつくが、抵抗比はかなり正確に再現できる。式（１）〜（３）において、電源電位ＶＯＵＴの値のばらつきは、合成抵抗Ｒ１〜Ｒ３の値を調整することによって既にキャンセルされているので、式（４）〜（１１）において、合成抵抗Ｒ１〜Ｒ３の値に対応して合成抵抗Ｒ１１〜Ｒ１６の値を決定すれば、ＩＣの製造工程上のばらつきの影響をあまり受けなくて済む。
【００４５】
ステップＳ１２において決定された切断されるヒューズに関する情報は、ステップＳ１０〜Ｓ１１において決定された制御信号ＣＴＬ１〜ＣＴＬ１２の論理値に関する情報と共に、ＬＳＩテスタのメモリ等にトリミング情報として格納される。
【００４６】
次に、ステップＳ１３において、ＬＳＩテスタのメモリ等に格納されたトリミング情報に基づいて、トリミングが実行される。本実施形態においては、ヒューズの切断はレーザによって行われる。
【００４７】
トリミングの終了後、選択信号ＳＥＬをローレベルとすることにより、セレクタ回路１７１の入力端子Ａ０〜Ｄ０が無効とされ、入力端子Ａ１〜Ｄ１が有効とされて、ヒューズ１７６〜１７９の切断状態に従ってスイッチ回路１３４〜１４５のオン／オフが設定される。その状態で出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の値を測定すると、例えば、図４に示すようなポイントＡ〜Ｈが求められる。測定された出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の値は、仕様曲線１の規格範囲内に入っているので、図１に示す液晶表示パネル５００の輝度を規格範囲内とすることができる。なお、測定値が仕様曲線１の規格範囲内に入らない場合には、ＩＣを不良品と判定しても良いし、再度ステップＳ１０に戻って合成抵抗Ｒ１〜Ｒ３の値を再調整しても良い。
【００４８】
なお、本発明は、上記の実施形態において説明したような液晶技術の分野における半導体集積回路のみでなく、他の技術分野における半導体集積回路の製造工程上のばらつきを補正する場合にも適用することができる。
【００４９】
一般に、ヒューズを切断することによって抵抗値を変化させるトリミング回路は、トリミングを高精度で行うことが難しいが、回路規模を小さくすることができる。一方、制御信号によってスイッチ回路を制御するトリミング回路は、回路規模が大きくなってしまうが、トリミングを高精度で行うことができる。そこで、本発明においては、第１の電位（図２の電源電位ＶＯＵＴ）と第２の電位（図２の電源電位ＶＳＳ）との間の電圧を分圧するために直列接続された複数の抵抗の内の少なくとも１つの抵抗に並列にスイッチ回路を接続し、他の１つの抵抗に並列にヒューズを接続することにより、回路規模をあまり大きくすることなく、トリミングを高精度で行うことができる。
【００５０】
特に、上記複数の抵抗が第１の電位側から第２の電位側に向けて第１群〜第Ｎ群（Ｎ≧５）の抵抗を含む場合に、第１群の抵抗と第Ｍ群（２＜Ｍ＜Ｎ−１）の抵抗と第Ｎ群の抵抗とにそれぞれ並列に接続された複数のスイッチ回路を設けることにより、要となる最大の出力電圧と最小の出力電圧と中間の出力電圧とを高精度で調整することができる。また、第２群〜第（Ｍ−１）群の抵抗と第（Ｍ＋１）群〜第（Ｎ−１）群の抵抗とにそれぞれ並列に接続された複数のヒューズを設けることにより、それ以外の出力電圧を小さい回路規模で調整することができる。上記複数の抵抗によって分圧された電圧は、各群の抵抗の一端から出力される。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係る半導体集積回路を用いた液晶モジュールを示す図。
【図２】図１に示す階調電圧生成回路１００の構成を示す図。
【図３】図２に示す出力電圧ＶＯＵＴ０〜ＶＯＵＴ７の電圧値の仕様を示す図。
【図４】図３に示す仕様曲線１に関する規格範囲を説明するための図。
【図５】本発明の一実施形態におけるトリミング方法を示すフローチャート。
【符号の説明】
【００５２】
１００  階調電圧生成回路、  １０１  演算増幅器、  １０２〜１３３、１７２〜１７５  抵抗、  １３４〜１４５  スイッチ回路、  １４６〜１６３、１７６〜１７９  ヒューズ、  １７０ａ〜１７０ｃ  第１〜第３のシミュレーション回路、  １７１  セレクタ回路、  ２００  ソース駆動回路、  ３００  ＲＡＭ、  ４００  ゲート駆動回路、  ５００  液晶表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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