(57)【要約】      （修正有）【課題】セル相互間の干渉現象を改善するプログラム方法。【解決手段】ドレイン選択ラインとソース選択ラインとの間に多数のワードラインが形成されたフラッシュメモリにおいて、上記ソース選択ラインと隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで下位データビットを格納するためのＬＳＢプログラム動作を実施し、上記ソース選択ラインと隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで上位データビットを格納するためのＭＳＢプログラム動作を実施して、上記ＬＳＢプログラム動作または上記ＭＳＢプログラム動作時に一つワードラインに接続されたメモリセルのうち、イーブンビットライン及びオードビットラインのいずれか一つのビットラインに接続されたメモリセルをプログラムした後、のこりビットラインに接続されたメモリセルをプログラムする。【選択図】    図４
2008090993.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン選択ラインとソース選択ラインとの間に多数のワードラインが形成されたフラッシュメモリ素子が提供される段階と、
上記ソース選択ラインと隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで下位データビットを格納するためのLSBプログラム動作を実施する段階と、
上記ソース選択ラインと隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで上位データビットを格納するためのMSBプログラム動作を実施する段階を含み、
上記LSBプログラム動作または上記MSBプログラム動作時に一つワードラインに接続されたメモリセルのうち、イーブンビットライン及びオードビットラインのいずれか一つのビットラインに接続されたメモリセルをプログラムした後、のこりビットラインに接続されたメモリセルをプログラムするナンドフラッシュメモリ素子のプログラム方法。
【請求項２】
ドレイン選択ラインとソース選択ラインとの間に多数のワードラインが形成されたフラッシュメモリ素子が提供される段階と、
上記ソース選択ラインと隣接したワードラインに連結されたメモリセルのうち、イーブンビットラインに連結されたメモリセルに下位データビットを格納するためのイーブンLSBプログラム動作を実施する段階と、
上記ソース選択ラインと隣接した上記ワードラインに連結されたメモリセルのうち、オードビットラインに連結されたメモリセルに下位データビットを格納するためのオードLSBプログラム動作を実施する段階と、
上記ドレイン選択ラインと隣接したワードラインまでイーブンLSBプログラム動作及びオードLSBプログラム動作を反復実施して上記多数のワードラインに接続された全てのメモリセルに下位データビットを格納する段階と、
上記ソース選択ラインと隣接したワードラインに連結されたメモリセルのうち、イーブンビットラインに連結されたメモリセルに上位データビットを格納するためのイーブンMSBプログラム動作を実施する段階と、
上記ソース選択ラインと隣接した上記ワードラインに連結されたメモリセルのうち、オードビットラインに連結されたメモリセルに上位データビットを格納するためのオードMSBプログラム動作を実施する段階と、
上記ドレイン選択ラインと隣接した上記ワードラインまでイーブンMSBプログラム動作及びオードMSBプログラム動作を反復実施して上記多数のワードラインに接続された全てのメモリセルに上位データビットを格納する段階を含むナンドフラッシュメモリ素子のプログラム方法。
【請求項３】
上記LSBプログラムは、上記上位データビットのワードライン電圧より低いワードライン電圧を段階的に増加させてプログラム及びプログラム検証を進行する方式を用いる請求項1または2に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項４】
上記イーブンLSBがまずプログラムされる請求項2に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項５】
上記イーブンMSBがまずプログラムされる請求項2に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項６】
上記ソース選択ラインに隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで上記ソース選択ラインと近く隣接した上記ワードラインの順に上記イーブンLSBプログラム動作及びオードLSBプログラム動作が実施される請求項2に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項７】
上記ソース選択ラインに隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで上記ソース選択ラインと近く隣接した上記ワードラインの順に上記イーブンMSBプログラム動作及びオードMSBプログラム動作が実施される請求項2に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項８】
第1〜第4のしきい値電圧区間に上位及び下位データビットが定義されるマルチレベルセルを有するフラッシュメモリ素子のプログラム方法において、
上記それぞれのしきい値電圧区間に2ビットのデータ格納状態は、順次“11”、“01”、“10”、“00”と定義されて上記下位データビット及び上位データビットがプログラムされるナンドフラッシュメモリ素子のプログラム方法。
【請求項９】
上記第1〜第4のしきい値電圧区間は、上記しきい値電圧が低い順に定義される請求項8に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項１０】
上記下位データビットのプログラムは、上記データ格納状態が“11”から“10”に変わる請求項8に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項１１】
上記下位データビットプログラムにより広範囲になった上記“10”のしきい値電圧は、上記上位データビットの上記ワードライン電圧より低い上記ワードライン電圧を段階的に増加させて上記プログラム及びプログラム検証を進行する方式を用いて補償する請求項10に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項１２】
上記下位データビットプログラムにより広範囲になった上記“10”のしきい値電圧は、上記‘10’と‘00’の間に読み出しマージンを追加で確保して補償する請求項10に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項１３】
上記上位データビットのプログラムは、上記下位データビットのプログラム状態に応じて上記データ格納状態が“11”から“01”に変わる請求項8に記載のナンドフラッシュメモリ素子のプログラム方法。
【請求項１４】
上記上位データビットのプログラムは、上記下位データビットのプログラム状態に応じて上記データ格納状態が“10”から“00”に変わる請求項8に記載のナンドフラッシュメモリ素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナンドフラッシュメモリ素子のプログラム方法に関するものであり、特に、セル相互間の干渉(interference)現象を改善するためのナンドフラッシュメモリ素子のプログラム方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は、電源供給中断時にデータの保存有無により揮発性メモリ(volatile memory)と非揮発性メモリ(non-volatile memory)素子に区分される。そのうち、非揮発性メモリ素子は、電源の供給が中断されてもデータを持続的に維持させることができるメモリであり、最近はフラッシュメモリが脚光を浴びている。フラッシュメモリ素子は、ノア(NOR)型とナンド(NAND)型に区分されるが、ノアフラッシュメモリは、メモリセルがそれぞれ独立的にビットラインとワードラインに連結される構造を有するため、ランダムアクセス(random access)時間特性に優れ、ナンドフラッシュメモリは、複数のメモリセルが直列に連結されてセルストリング当り一個のコンタクト(contact)膜を必要とするため、集積度面で優れた特性がある。従って、最近はフラッシュメモリ素子の高集積化により、ナンドフラッシュメモリが脚光を浴びている。
【０００３】
既存の単一ビットのメモリセルを一つのメモリセルに1ビットのデータを格納しようとする用途に用いられるシングルレベルセル(Single-level-cell;SLC)であるとすれば、最近は集積度を高めるために、一つのメモリセルに2ビットのデータを格納しようとする用途に用いられるマルチレベルセル(Multi-level-cell;MLC)に関する研究が活発に進行中である。
【０００４】
マルチレベルセルは、一般に二つ以上のしきい値電圧を有する。そして、これに対応する二つ以上のデータ格納状態を有する。最近のマルチレベルセルは、通常、4個のデータ格納状態で‘11’、‘10’、‘00’、‘01’を有する。上記4個のデータ状態は、しきい値電圧分布のいずれか一つに該当すれば、それと対応する2ビットのデータがメモリセルに格納される。マルチレベルセルのプログラム動作を詳しく説明すれば、次の通りである。
【０００５】
マルチレベルセルは、F-Nトンネリング(Fowler-Nordheim tunneling)現象によりプログラムされる。選択されたセルのゲートに所定のプログラム電圧がそれぞれ印加されるようにし、選択されたセルのチャネルには接地電圧(Vss)または所定の電圧が印加されるようにする。従って、プログラムされるセルのフローティングゲートとチャネルとの間には高い電界が形成される。
【０００６】
図1は、既存のフラッシュメモリ素子のプログラム方法を説明するための図面である。
【０００７】
図1を参照すれば、マルチレベルセル(MLC)は、少なくとも2ビットのデータビットを格納する。データビットは、上位データビットと下位データビットに区分される。この時、上位データビットはMSB、下位データビットはLSBと定義される。上記説明において、4個のデータ格納状態である‘11’、‘10’、‘00’、‘01’のうち、‘10’を例とすれば、‘1’は上位データビットに該当するMSBであり、‘0’は下位データビットに該当するLSBである。
【０００８】
従って、‘11’において下位データビット(LSB)がプログラムされれば‘10’となる。上位データビット(MSB)のプログラム動作は、下位データビット(LSB)のプログラム結果を感知し、その結果に応じて上位データビット(MSB)がプログラムする。もし、下位データビット(LSB)として‘1’が感知されれば、データ格納状態は‘11’の状態であり、ここで、上位データビット(MSB)がプログラム動作すれば‘01’となる。また、下位データビット(LSB)として‘0’が感知されれば、データ格納状態は‘10’であるため、上位データビット(MSB)がプログラム動作すれば‘00’となる。
【０００９】
しかし、マルチレベルセル(MLC)の場合、シングルレベルセル(SLC)より多数のしきい値電圧分布を有するため、それぞれのしきい値電圧分布状態の十分な読み出しマージン(read margin)を置かなければならない。しきい値電圧を変えるようにする要素のうち、隣接したセル間の干渉現象は、ナンドフラッシュメモリで大部分存在するようになるが、素子が高集積化されるにつれて干渉によるしきい値電圧変化が増加するようになり、素子の特性が低下する。
【００１０】
また、干渉現象の増加により既存のしきい値電圧分布を示す図2aのAに比べて図2bのAのようにセルしきい値電圧分布が大きくなるため、それぞれのセルの読み出しマージン(図2a及び図2bのBとC)を同様にすれば、図2bのようにパス電圧(Vpass)を引き続き増加させなければならない。しかし、パス電圧(Vpass)の増加により読み出しディスターバンス(disturbance)に問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した問題を解決するために案出された本発明の目的は、セル相互間の干渉現象を改善するためのナンドフラッシュメモリ素子のプログラム方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一実施例によるナンドフラッシュメモリ素子のプログラム方法は、ドレイン選択ラインとソース選択ラインとの間に多数のワードラインが形成されたフラッシュメモリ素子が提供される段階と、上記ソース選択ラインと隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで下位データビットを格納するためのLSBプログラム動作を実施する段階と、上記ソース選択ラインと隣接した上記ワードラインから上記ドレイン選択ラインに隣接した上記ワードラインまで上位データビットを格納するためのMSBプログラム動作を実施する段階を含み、上記LSBプログラム動作または上記MSBプログラム動作時に一つワードラインに接続されたメモリセルのうち、イーブンビットライン及びオードビットラインのいずれか一つのビットラインに接続されたメモリセルをプログラムした後、のこりビットラインに接続されたメモリセルをプログラムするナンドフラッシュメモリ素子のプログラム方法を提供する。
【００１３】
本発明の一実施例によるナンドフラッシュメモリ素子のプログラム方法は、ドレイン選択ラインとソース選択ラインとの間に多数のワードラインが形成されたフラッシュメモリ素子が提供される段階と、上記ソース選択ラインと隣接したワードラインに連結されたメモリセルのうち、イーブンビットラインに連結されたメモリセルに下位データビットを格納するためのイーブンLSBプログラム動作を実施する段階と、上記ソース選択ラインと隣接した上記ワードラインに連結されたメモリセルのうち、オードビットラインに連結されたメモリセルに下位データビットを格納するためのオードLSBプログラム動作を実施する段階と、上記ドレイン選択ラインと隣接したワードラインまでイーブンLSBプログラム動作及びオードLSBプログラム動作を反復実施して上記多数のワードラインに接続された全てのメモリセルに下位データビットを格納する段階と、上記ソース選択ラインと隣接したワードラインに連結されたメモリセルのうち、イーブンビットラインに連結されたメモリセルに上位データビットを格納するためのイーブンMSBプログラム動作を実施する段階と、上記ソース選択ラインと隣接した上記ワードラインに連結されたメモリセルのうち、オードビットラインに連結されたメモリセルに上位データビットを格納するためのオードMSBプログラム動作を実施する段階と、上記ドレイン選択ラインと隣接した上記ワードラインまでイーブンMSBプログラム動作及びオードMSBプログラム動作を反復実施して上記多数のワードラインに接続された全てのメモリセルに上位データビットを格納する段階を含むナンドフラッシュメモリ素子のプログラム方法を提供する。
【００１４】
本発明の一実施例によるナンドフラッシュメモリ素子のプログラム方法は、第1〜第4のしきい値電圧区間に上位及び下位データビットが定義されるマルチレベルセルを有するフラッシュメモリ素子のプログラム方法において、上記それぞれのしきい値電圧区間に2ビットのデータ格納状態は順次“11”、“01”、“10”、“00”と定義されて、上記下位データビット及び上位データビットがプログラムされるナンドフラッシュメモリ素子のプログラム方法を提供する。
【発明の効果】
【００１５】
上述した通り、本発明による効果は次の通りである。
【００１６】
第１に、プログラム動作を変えることにより、メモリセル相互間の干渉現象を減少させることができる。
【００１７】
第２に、干渉現象を減少させることにより、マルチレベルセル(MLC)の広範囲になったセルのしきい値電圧分布マージンを確保することができる。
【００１８】
第３に、マルチレベルセル(MLC)の広範囲になったセルのしきい値電圧分布マージンを確保することにより、読み出しラインマージンを減少させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照して本発明の実施例を詳しく説明すれば、次の通りである。
【００２０】
図3はマルチレベルセル(MLC)を採用したメモリセルアレイを概略的に示した図面である。
【００２１】
図3を参照すれば、ドレイン選択ライン(DSL)とソース選択ライン(SSL)との間に多数のワードライン(WL0,WL1,・・・, WL31)が形成される。ソース選択ライン(SSL)と隣接したワードライン(WL0)に連結されたメモリセルのうち、イーブンビットライン(BLe)に連結されたメモリセルに下位データビットを格納するためのイーブンLSBプログラム(0)動作をまず実施し、ソース選択ライン(SSL)と隣接したワードライン(WL0)に連結されたメモリセルのうち、オードビットライン(BLo)に連結されたメモリセルに下位データビットを格納するためのオードLSBプログラム(1)動作を実施する。ドレイン選択ライン(DSL)と隣接したワードライン(WL31)までイーブンLSBプログラム動作及びオードLSBプログラム動作(0〜63)を反復実施して多数のワードライン(WL0,WL1,・・・, WL31)に接続された全てのメモリセルに下位データビットを格納する。即ち、ソース選択ライン(SSL)に隣接したワードライン(WL0)からドレイン選択ライン(DSL)に隣接したワードライン(WL31)までソース選択ライン(SSL)と近く隣接したワードラインの順に(WL0からWL31まで)イーブンLSBプログラム動作及びオードLSBプログラム動作(0〜63)が実施される。
【００２２】
その後、ソース選択ライン(SSL)と隣接したワードライン(WL0)に連結されたメモリセルのうち、イーブンビットライン(BLe)に連結されたメモリセルに上位データビットを格納するためのイーブンMSBプログラム(64)動作をまず実施し、ソース選択ライン(SSL)と隣接したワードライン(WL0)に連結されたメモリセルのうち、オードビットライン(BLo)に連結されたメモリセルに上位データビットを格納するためのオードMSBプログラム(65)動作を実施する。ドレイン選択ライン(DSL)と隣接したワードライン(WL31)までイーブンMSBプログラム動作及びオードMSBプログラム動作(64〜127)を反復実施して多数のワードライン(WL0,WL1,・・・, WL31)に接続された全てのメモリセルに上位データビットを格納する。即ち、ソース選択ライン(SSL)に隣接したワードライン(WL0)からドレイン選択ライン(DSL)に隣接したワードライン(WL31)までソース選択ライン(SSL)と近く隣接したワードラインの順に(WL0からWL31まで)イーブン MSBプログラム動作及びオード MSBプログラム動作(64〜127)が実施される。
【００２３】
上記のようにプログラム動作を行えば、少なくとも隣接するメモリセルとの干渉(B)現象は防止することができる。これは、隣接したメモリセルが共通にワードラインを共有し、プログラム電圧がワードラインに印加されても隣接するメモリセルは全て同様の電圧の印加を受けるため、B方向のメモリセルは相互干渉を全く受けない。
【００２４】
図4は、本発明の一実施例としてナンドフラッシュメモリ素子のプログラム方法を示した図面である。
【００２５】
図4を参照すれば、2ビットのデータ格納状態を‘11’、‘01’、‘10’、‘00’と定義する。即ち、最も低いしきい値電圧分布のデータ格納状態を‘11’とし、次には‘01’、‘10’及び‘00’を順に定義する。そうすれは、下位データビット(LSB)がプログラムされる時は‘11’から‘10’となり、上位データビット(MSB)がプログラムされれば‘11’から‘01’に変わるか、または‘10’から‘00’に変わる。上記動作でプログラムを行えば、‘11’セルと‘10’セルの干渉は少し悪くなるが、‘11’セルの場合は、消去セルの場合であって読み出しラインと‘11’セルの間に十分なマージンを有しているため、‘11’セルに対する干渉は無視することができる。また、上記動作でプログラムを行えば、図3においてA方向のセル間の干渉は減少する。
【００２６】
上記動作により悪くなった‘10’セルの干渉を補償するために2つの方法を提案した。第一の方法は“10”セルの干渉により広範囲になったしきい値電圧分布を追加のスペース(space)を置いて補償するもので、次の通りである。
【００２７】
図5は、‘10’セルの干渉により広範囲になったしきい値電圧分布を追加の読み出しマージンを置いて補償するための図面である。
【００２８】
図5を参照すれば、広範囲になった‘10’セルのしきい値電圧分布を補償するために、‘10’セルと‘00’セルの間の読み出しマージンをaだけ追加で確保する。図4の動作により‘01’セルと‘00’セルのしきい値電圧分布(b)は、これまでに比べて半減し、‘10’セルのしきい値電圧分布(c)は既存より広範囲になる。‘01’セルと‘00’セルのしきい値電圧分布がこれまでに比べて半減するため、‘10’セルと‘00’セルの間の読み出しマージンをaだけ追加で確保しても全体的な読み出しマージンはこれまで比べて減る。
【００２９】
第二の方法は、“10”セルの干渉により広範囲になったしきい値電圧分布をISPP(Incremental Step Pulse Program)方式を用いて補償するもので、次の通りである。
【００３０】
広範囲になった‘10’セルのしきい値電圧分布を補償するために‘10’セルプログラム時に、即ち、下位データビット(LSB)プログラム時にワードライン電圧を段階的に増加させてプログラム及びプログラム検証を進行するISPP方式を用いて補償する。即ち、下位データビット(LSB)プログラム時に上位データビット(MSB)のワードライン電圧より低いワードライン電圧を印加し、印加されたワードライン電圧を段階的に増加させながらプログラム及びプログラム検証を進行して干渉により広範囲になった‘10’セルのしきい値電圧分布を狭める。
【００３１】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において、通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００３２】
【図１】既存のフラッシュメモリ素子のプログラム方法を説明するための図面である。
【図２】(a)は既存のしきい値電圧分布を示した図面である。(b)は干渉現象の増加により既存のしきい値電圧分布が大きくなることを示した図面である。
【図３】マルチレベルセル(MLC)を採用したメモリセルアレイを概略的に示した図面である。
【図４】本発明の一実施例としてナンドフラッシュメモリ素子のプログラム方法を示した図面である。
【図５】‘10’セルの干渉により広範囲になったしきい値電圧分布を追加のスペース(space)をおいて補償するための図面である。
【符号の説明】
【００３３】
LSB :下位データビット
MSB :上位データビット
【図１】
2008090993.tif 000003
【図２】
2008090993.tif 000004
【図３】
2008090993.tif 000005
【図４】
2008090993.tif 000006
【図５】
2008090993.tif 000007