(57)【要約】      （修正有）【課題】アドレスに関して２ビット以上のエラーを検出することができるメモリ制御装置を提供する。【解決手段】上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットとデータとに基づいてチェックビットを生成する。これにより、RowアドレスとColumnアドレスのいずれか一方に１ビットエラーが発生した場合に加えて、さらに、RowアドレスとColumnアドレスの両方にビットエラーが発生した場合も、２ビットエラーとして検出することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも第一のアドレスと第二のアドレスによりアドレスが指定されるメモリを制御するメモリ制御装置において、
前記指定されるアドレスを少なくとも前記第一のアドレスと前記第二のアドレスとに分割する分割部と、
前記第一のアドレスを含むビット列に対する第一のパリティビットビットを生成する第一のパリティビット生成部と、
前記第二のアドレスを含むビット列に対する第二のパリティビットビットを生成する第二のパリティビット生成部と、
上位装置から送られるデータを前記メモリに書き込むとき、該データと該データの書き込みアドレスとして指定された前記第一のアドレスと前記第二のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットとに基づいてエラー検出用のチェックビットを生成し、該チェックビットを前記メモリに記録し、前記メモリからデータを読み出すとき、前記メモリから読み出されたデータと該読み出されたデータの読み出しアドレスとして指定された前記第一のアドレスと前記第二のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットとに基づいてエラー検出用のチェックビットを生成するチェックビット生成部と、
前記メモリからデータを読み出すとき、前記読み出されたデータに対応するチェックビットを前記メモリから読み出して、該読み出されたチェックビットと前記メモリからデータを読み出すときに前記チェックビット生成部により生成されるチェックビットとの比較に基づいて、前記読み出されたデータのエラー、前記第一のアドレス及び第二のアドレスのエラーを検出するエラー検出部とを備えることを特徴とするメモリ制御装置。
【請求項２】
請求項１において、
前記第一のアドレス及び前記第二のアドレスは、同一の信号線を通って時分割多重されて前記メモリに供給されることを特徴とするメモリ制御装置。
【請求項３】
請求項２において、
前記第一のアドレスはロウアドレスであり、前記第二のアドレスはカラムアドレスであることを特徴とするメモリ制御装置。
【請求項４】
請求項３において、
前記第一のパリティビット生成部は、ロウアドレスに加えてバンクアドレスを含むビット列に対して前記第一のパリティビットビットを生成することを特徴とするメモリ制御装置。
【請求項５】
第一のアドレスと第二のアドレスと第三のアドレスにより書き込みアドレス及び読み出しアドレスが指定されるメモリを制御するメモリ制御装置において、
上位装置から指定されるアドレスを前記第一のアドレスと前記第二のアドレスと前記第三のアドレスに分割する分割部と、
前記第一のアドレスに対する第一のパリティビットビットを生成する第一のパリティビット生成部と、
前記第二のアドレスに対する第二のパリティビットビットを生成する第二のパリティビット生成部と、
前記第三のアドレスに対する第三のパリティビットビットを生成する第二のパリティビット生成部と、
上位装置から送られるデータを前記メモリに書き込むとき、該データと該データの書き込みアドレスとして指定された前記第一のアドレスと前記第二のアドレスと第三のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットと前記第三のパリティビットに基づいて、エラー検出用のチェックビットを生成し、該チェックビットを前記メモリに記録し、前記メモリからデータを読み出すとき、前記メモリから読み出されたデータと該読み出されたデータの読み出しアドレスとして指定された前記第一のアドレスと前記第二のアドレスと前記第三のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットと前記第三のパリティビットとに基づいてエラー検出用のチェックビットを生成するチェックビット生成部と、
前記メモリからデータを読み出すとき、前記読み出されたデータに対応するチェックビットを前記メモリから読み出して、該読み出されたチェックビットと前記メモリからデータを読み出す際に前記チェックビット生成部により生成されるチェックビットとの比較に基づいて、前記読み出されたデータのエラー、前記第一のアドレス、第二のアドレス及び前記第三のアドレスのエラーを検出するエラー検出部とを備えることを特徴とするメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置、制御装置、情報処理装置などに搭載されるメモリを制御するメモリ制御装置に関し、特に、少なくとも２つのアドレスによりアドレス指定されるメモリに対するメモリ制御装置に関する。
【背景技術】
【０００２】
メモリエラーの検出方法として、パリティビットを用いる方法やECC(Error Correcting Code)を用いる方法などが知られている。パリティビットを用いる方法は、データのビット列に対して、これらのビット値を加算した結果の最下位１ビット（パリティビット）を冗長ビットとして追加して記録する。そして、このデータを読み出すときは、このデータのビット値を加算した結果の最下位１ビットと、記録されているパリティビットとを比較して、両者が異なればメモリエラーとして検出される。
【０００３】
パリティビットによるメモリエラー検出は、検出処理が極めて単純であり且つ必要な冗長ビットも少ない利点があるものの、エラーの存在を検出できても、どのビットがエラーを起こしているかは検出不可能であり、エラーの訂正もできない。
【０００４】
これに対してECCを用いる方法は、例えば、６４ビットのデータに対して８ビットのチェックビット(ECC)を生成し、データとともにメモリに記録する。そして、データをメモリから読み出す際に読み出されたデータから生成されたチェックビットと記録されたチェックビットとの比較に基づいて、１ビットのエラーを検出すると、そのビット位置を特定して、そのエラーを訂正することができる。さらに、同時に２ビット以上のエラーが発生した場合は、訂正はできないが、２ビット以上のエラーの存在を検出することができる。
【０００５】
チェックビット(ECC)のビット数は、ハミングコード(Hamming Code)により決まる。データ列をNビットとすると、チェックビットのビット数はNに対し2を底とする対数をとり、これに2を加えることにより求められる。従って、データ列１６ビットに対して６ビット、３２ビットに対して７ビット、６４ビットに対して８ビットのチェックビットが必要となる。
【０００６】
ECC を用いる方法は、必要とされる冗長ビットも多く、エラー検出／エラー訂正のための処理も複雑なのでコスト高になる。しかしながら、メモリエラーは致命的なシステム障害に発展する可能性が高く、例えば、無線通信における基地局制御装置のように、万一の障害発生時の影響が大きいシステムでは必須の機能である。
【０００７】
ところで、データ書き込みの際に、データにエラーがなくともアドレスにエラーが発生し、誤ったアドレスにデータが記録されてしまった場合、又は、データを読み出す際にアドレスエラーが発生し、誤ったアドレスからデータが読み出されてしまった場合、指定したデータを読み出すことができない。異なるアドレスのデータを読み出した場合、プログラムの誤動作や暴走などが発生する可能性があるが、データ自体にエラーはないので、チェックビット(ECC)による比較を行ってもエラーは検出されない。そのため、データのみならず、アドレスをも考慮してチェックビットを生成する場合がある。
【０００８】
具体的には、上位装置から指定されたアドレスに対して１ビットのパリティビット（パリティビット）を生成し、データのビット列とそのパリティビットとの組み合わせのビット列に対してチェックビットを生成する。これにより、データ読み出しの際に、メモリに記録されたチェックビットと、指定されたアドレスから生成されたパリティビットと読み出されたデータとから生成されるチェックビットとの比較に基づいて、パリティビットに対するエラーを検出することができる。
【０００９】
下記特許文献１、２は、パリティビットを考慮したチェックビットによるエラー検出を行うメモリ制御装置について開示している。
【特許文献１】特開平７−１０５１０２号公報
【特許文献２】特開平４−３７２８００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
DRAM(Dynamic Random Access Memory)のように、メモリ内の特定のアドレスを指定するのに、少なくともRow（行）アドレスとColumn（列）アドレスの指定が必要であって、且つRowアドレスとColumnアドレスが同一の信号線（複数本で構成される）で時分割多重されるメモリの場合、次のような問題が生じる。
【００１１】
すなわち、上位装置から指定されたアドレスをRowアドレスとColumnアドレスに分割し、RowアドレスとColumnアドレスとが同一の信号線によりそれぞれ異なるタイミングで供給される場合、Rowアドレス及びColumnアドレスの両方にエラーが発生すると、２ビット誤りとなり、一つのパリティビットでは、アドレスのエラーを検出することができない。
【００１２】
具体的には、信号線の一本に障害が発生し、その信号線が常時「０」となってしまう場合、その信号線に供給されるRowアドレスとColumnアドレスのビット値が共に「１」であるような場合、Rowアドレス及びColumnアドレスの両方にエラーが発生するので、アドレスに関して２ビット以上のエラーを検出できることが望ましい。
【００１３】
そこで、本発明の目的は、少なくとも２つのアドレスにより指定されるメモリを制御するメモリ制御装置において、アドレスに関して２ビット以上のエラーを検出することができるメモリ制御装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明のメモリ制御装置の第一の構成は、少なくとも第一のアドレスと第二のアドレスによりアドレスが指定されるメモリを制御するメモリ制御装置において、前記指定されるアドレスを少なくとも前記第一のアドレスと前記第二のアドレスとに分割する分割部と、前記第一のアドレスを含むビット列に対する第一のパリティビットを生成する第一のパリティビット生成部と、前記第二のアドレスを含むビット列に対する第二のパリティビットを生成する第二のパリティビット生成部と、上位装置から送られるデータを前記メモリに書き込むとき、該データと該データの書き込みアドレスとして指定された前記第一のアドレスと前記第二のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットとに基づいて、エラー検出用のチェックビットを生成し、該チェックビットを前記メモリに記録し、前記メモリからデータを読み出すとき、前記メモリから読み出されたデータと該読み出されたデータの読み出しアドレスとして指定された前記第一のアドレスと前記第二のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットとに基づいて、エラー検出用のチェックビットを生成するチェックビット生成部と、前記メモリからデータを読み出すとき、前記読み出されたデータに対応するチェックビットを前記メモリから読み出して、該読み出されたチェックビットと、前記メモリからデータを読み出すときに前記チェックビット生成部により生成されるチェックビットとの比較に基づいて、前記読み出されたデータのエラー、前記第一のアドレス及び第二のアドレスのエラーを検出するエラー検出部とを備えることを特徴とする。
【００１５】
本発明のメモリ制御装置の第二の構成は、上記第一の構成において、前記第一のアドレス及び前記第二のアドレスは、同一の信号線を通って時分割多重されて前記メモリに供給されることを特徴とする。
【００１６】
本発明のメモリ制御装置の第三の構成は、上記第二の構成において、前記第一のアドレスはロウアドレスであり、前記第二のアドレスはカラムアドレスであることを特徴とする。
【００１７】
本発明のメモリ制御装置の第四の構成は、上記第三の構成において、前記第一のパリティビット生成部は、ロウアドレスに加えてバンクアドレスを含むビット列に対して、前記第一のパリティビットを生成することを特徴とする。
【００１８】
本発明のメモリ制御装置の第五の構成は、上記第三の構成において、前記第二のパリティビット生成部は、カラムアドレスに加えてバンクアドレスを含むビット列に対して、前記第一のパリティビットを生成することを特徴とする。
【００１９】
本発明のメモリ制御装置の第六の構成は、第一のアドレスと第二のアドレスと第三のアドレスにより書き込みアドレス及び読み出しアドレスが指定されるメモリを制御するメモリ制御装置において、上位装置から指定されるアドレスを前記第一のアドレスと前記第二のアドレスと前記第三のアドレスに分割する分割部と、前記第一のアドレスに対する第一のパリティビットを生成する第一のパリティビット生成部と、前記第二のアドレスに対する第二のパリティビットを生成する第二のパリティビット生成部と、前記第三のアドレスに対する第三のパリティビットを生成する第二のパリティビット生成部と、上位装置から送られるデータを前記メモリに書き込むとき、該データと該データの書き込みアドレスとして指定された前記第一のアドレスと前記第二のアドレスと第三のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットと前記第三のパリティビットに基づいて、エラー検出用のチェックビットを生成し、該チェックビットを前記メモリに記録し、前記メモリからデータを読み出すとき、前記メモリから読み出されたデータと該読み出されたデータの読み出しアドレスとして指定された前記第一のアドレスと前記第二のアドレスと前記第三のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットと前記第三のパリティビットとに基づいて、エラー検出用のチェックビットを生成するチェックビット生成部と、前記メモリからデータを読み出すとき、前記読み出されたデータに対応するチェックビットを前記メモリから読み出して、該読み出されたチェックビットと、前記メモリからデータを読み出す際に前記チェックビット生成部により生成されるチェックビットとの比較に基づいて、前記読み出されたデータのエラー、前記第一のアドレス、第二のアドレス及び前記第三のアドレスのエラーを検出するエラー検出部とを備えることを特徴とする。
【００２０】
本発明のメモリ制御装置の第七の構成は、上記第六の構成において、前記第一のアドレス及び前記第二のアドレスは、同一の信号線を通って時分割多重されて前記メモリに供給されることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、メモリ領域を指定するための複数のアドレスそれぞれに対してパリティビットが生成され、該パリティビットに基づいたチェックビットが生成されるため、複数のパリティビットの両方にエラーが発生した場合でも、エラー検出可能となる。特に、複数のアドレスが同一の信号線で時分割多重された供給される場合、信号線の一カ所の故障により、複数のアドレスの両方でエラーが発生する場合のエラー検出に有効である。従って、本発明のメモリ制御装置を組み込んだ装置の信頼性向上を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２３】
本発明の実施の形態例では、上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットと書き込みデータ（又は読み出しデータ）とに基づいてチェックビットを生成する。これにより、RowアドレスとColumnアドレスのいずれか一方にビットエラーが発生した場合は、Rowアドレスにビットエラーが発生したこと、又はColumnアドレスにビットエラーが発生したことを検出することができ、さらに、RowアドレスとColumnアドレスの両方にビットエラーが発生した場合はエラーが発生したビットを特定することはできないが、２ビットエラーとして検出することができる。
【００２４】
図１は、本発明の実施の形態例におけるメモリ制御装置の第一の構成例を示す図である。メモリ制御装置１のアドレス分割部１０は、上位装置（図示せず）から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割する。Bankアドレスは、信号線ａを経てメモリ（例えばDRAM）２に単独で供給され、RowアドレスとColumnアドレスは、セレクタ１１に入力され、シーケンサ１２の制御により、セレクタから時分割多重されて同一の信号線ｂを通ってメモリ２に供給される。
【００２５】
第一のパリティビット生成部１３は、Columnアドレスに対するパリティビット（以下、Columnパリティビットと称する）を生成する。
【００２６】
第二のパリティビット生成部１４は、RowアドレスとBankアドレスとを組み合わせたビット列に対するパリティビット（以下、Bank＋Rowアドレスパリティビットと称する）を生成する。従って、このBank＋Rowアドレスパリティビットは、RowアドレスとBankアドレスのいずれか一方で１ビットエラーが発生した場合にエラーを検出することができるが、RowアドレスとBankアドレスの両方で１ビットエラーが発生した場合はエラー検出できない。RowアドレスとBankアドレスを組み合わせて、パリティビットを生成するのは、RowアドレスとBankアドレスで同時にエラー発生する可能性が低く、Rowアドレスに限らず、Bankアドレスのビットエラーも検出するためである。上述したように、RowアドレスとColumnアドレスは同一の信号線により供給されるため、信号線の一カ所の故障でRowアドレスとColumnアドレスの両方にビットエラーが生じ、RowアドレスとColumnアドレスの両方で同時にエラー発生する可能性が比較的高いので、本実施の形態例では、RowアドレスとColumnアドレスとそれぞれについて独立したパリティビットを生成し、それらとデータとを組み合わせたデータ列に対するチェックビットを生成することとしたものである。
【００２７】
なお、後述するように、ColumnアドレスとBankアドレスを組み合わせたパリティビットを生成する構成であってもよいし（第二の構成）、Bankアドレスに対する単独のパリティビットを生成する構成であってもよい（第三の構成）。
【００２８】
書き込み（ライト）動作において、アドレス分割部１０は、上位装置から指定されるライトアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、第一のパリティビット生成部１３は、Columnアドレスパリティビットを生成し、第二のパリティビット生成部１４は、Bank＋Rowアドレスパリティビットを生成する。
【００２９】
ライトアドレスに対して生成されたColumnアドレスパリティビットとBank＋Rowアドレスパリティビットは、第一のチェックビット生成部１５に入力される。第一のチェックビット生成部１５は、ライトデータに、ColumnアドレスパリティビットとBank＋Rowアドレスパリティビットを加えて、チェックビットを生成する。ライトデータが３２ビットの場合、チェックビットは７ビット必要となるが、７ビットのチェックビットは、３５ビットまでのビット列のエラー検出が可能である。従って、７ビットのまま、ビット数を増やすことなく、３２ビットのライトデータに１ビットずつのColumnアドレスパリティビットとBank＋Rowアドレスパリティビットを加えた３４ビットのデータ列に対して、チェックビットを生成することができる。
【００３０】
第一のチェックビット生成部１５で生成されたチェックビットとそれに対応するライトデータは、それぞれメモリ２に記録される。具体的には、まず、BankアドレスとRowアドレスがメモリ２に対して出力され、次のタイミングでColumnアドレスとライトデータがメモリ２に対して出力され（上述のように、RowアドレスとColumnアドレスは同一信号線ｂ上を通って異なるタイミングでメモリ２に供給される）、メモリ２が受信したBankアドレス、Rowアドレス、Columnアドレスによって指定されるメモリ領域にライトデータが書き込まれる。
【００３１】
バッファ１６は、読み出し（リード）時にライト動作を待機させるためのバッファである。
【００３２】
一方、読み出し（リード）動作において、アドレス分割部１０は、上位装置から指定されるリードアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、第一のパリティビット生成部１３は、Columnアドレスパリティビットを生成し、第二のパリティビット生成部１４は、Bank＋Rowアドレスパリティビットを生成する。
【００３３】
分割された各アドレスに基づいて、データが読み出される。具体的には、データの読み出しは、まず、BankアドレスとRowアドレスがメモリ２に対して出力され、次のタイミングでColumnアドレスがメモリ２に対して出力され（上述のように、RowアドレスとColumnアドレスは同一信号線ｂ上を通って異なるタイミングでメモリ２に供給される）、メモリ２が受信したBankアドレス、Rowアドレス、Columnアドレスによって指定されるメモリ領域に記録されたデータとそれに対応するチェックビットがメモリ２から読み出される。
【００３４】
リードアドレスに対して生成されたColumnアドレスパリティビットとBank＋Rowアドレスパリティビットは、第二のチェックビット生成部１７に入力される。第二のチェックビット生成部１７は、メモリ２から読み出されたデータに、ColumnアドレスパリティビットとBank＋Rowアドレスパリティビットを加えて、チェックビットを生成する。
【００３５】
シンドロームデコーダ（エラー検出部）１８は、第二のチェックビット生成部１７で生成されたチェックビットとメモリ２から読み出されたチェックビットとに基づいてシンドロームデコードを行う。シンドロームデコーダ１８は、シンドロームデコードの結果から、データの１ビットエラー、Bank＋Rowアドレスパリティビットの１ビットエラー又はColumnアドレスパリティビットの１ビットエラーを検出することができ、さらに、ビット位置は特定できないが、２ビット以上のエラーも検出することができる。
【００３６】
すなわち、従来、チェックビットに含まれるパリティビットは１ビットであったため、RowアドレスとColumnアドレスの両方で１ビットエラーが発生した場合、パリティビットが正常値となってしまうため、両エラーを検出することができないが、本実施の形態によれば、RowアドレスとColumnアドレスの両方で１ビットエラーが発生した場合であっても、２ビット以上のエラーとして、エラー検出可能となる。なお、この場合、エラー発生位置は特定できないため、RowアドレスとColumnアドレスでのエラーという識別はできない。
【００３７】
シンドロームデコーダ１８により検出されたエラーの履歴は、所定の内部メモリに記憶され、その原因解析、エラー箇所特定（１ビットエラーの場合）に用いられる。
【００３８】
図２は、本発明の実施の形態例におけるメモリ制御装置の第二の構成例を示す図である。第二の構成例において、図１の第一の構成例との比較において、第一のパリティビット生成部１３は、Columnアドレスパリティビットに代わって、ColumnアドレスとBankアドレスとの組み合わせのビット列に対するパリティビット（以下、Bank＋Columnアドレスパリティビットと称する）を生成し、第二のパリティビット生成部１４は、Bank＋Rowアドレスパリティビットに代わって、Rowアドレスに対するパリティビット（以下、Rowアドレスパリティビット）を生成する。第二の構成例の動作は上述の第一の構成例と同様である。
【００３９】
図３は、本発明の実施の形態例におけるメモリ制御装置の第三の構成例を示す図である。第三の構成例において、図１の第一の構成例との比較において、Bankアドレスに対するパリティビット（以下、Bankアドレスパリティビットと称する）を生成する第三のパリティビット生成部１９を有し、第二のパリティビット生成部１４は、Bank＋Rowアドレスパリティビットに代わって、Rowアドレスパリティビットを生成する。第三の構成例により、RowアドレスとBankアドレスとの両方に１ビットエラーが発生した場合（又は、ColumnアドレスとBankアドレスとの両方に１ビットエラーが発生した場合）、シンドロームデコーダ１８は、２ビット以上のエラーとして、エラー検出可能となる。上述したように、７ビットのチェックビットで、３５ビットのデータ列までのエラー検出が可能であり、Bankアドレスパリティビットが追加されても、３２ビットのデータ列に合計３ビットのパリティビットを加えた３５ビットのビット列であるので、チェックビットのビット数を増やす必要はない。第三の構成例の動作は第一の構成例と同様である。
【００４０】
上述した実施の形態例にかかるメモリ制御装置は、特に、無線通信システムにおける基地局制御装置に適用することにより、信頼性の高い無線基地局制御装置を提供することが可能となる。図４は、無線通信システムの概略構成を示す図であり、各無線基地局２００は、各無線基地局のエリア内に存在する無線端末（携帯電話など）１００と通信し、無線基地局制御装置３００は、複数の無線基地局を制御、管理している。このように複数の無線基地局を管理する無線基地局制御装置が、それに搭載されたメモリのエラーにより誤動作したり動作停止となると、広範囲にわたって無線通信が不能となる重大な不都合が生じるおそれがある。本発明のメモリ制御装置は、そのような不都合の発生を防止し、基地局制御装置の安定動作に寄与する。もちろん、本発明のメモリ制御装置は、無線基地局制御装置に限らず、無線基地局にも適用可能であり、さらに、無線通信システムに限らず、他の通信装置、制御装置、情報処理装置に適用可能である。
【００４１】
（付記１）
少なくとも第一のアドレスと第二のアドレスによりアドレスが指定されるメモリを制御するメモリ制御装置において、
前記指定されるアドレスを少なくとも前記第一のアドレスと前記第二のアドレスとに分割する分割部と、
前記第一のアドレスを含むビット列に対する第一のパリティビットを生成する第一のパリティビット生成部と、
前記第二のアドレスを含むビット列に対する第二のパリティビットを生成する第二のパリティビット生成部と、
上位装置から送られるデータを前記メモリに書き込むとき、該データと該データの書き込みアドレスとして指定された前記第一のアドレスと前記第二のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットとに基づいて、エラー検出用のチェックビットを生成し、該チェックビットを前記メモリに記録し、前記メモリからデータを読み出すとき、前記メモリから読み出されたデータと該読み出されたデータの読み出しアドレスとして指定された前記第一のアドレスと前記第二のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットとに基づいて、エラー検出用のチェックビットを生成するチェックビット生成部と、
前記メモリからデータを読み出すとき、前記読み出されたデータに対応するチェックビットを前記メモリから読み出して、該読み出されたチェックビットと、前記メモリからデータを読み出すときに前記チェックビット生成部により生成されるチェックビットとの比較に基づいて、前記読み出されたデータのエラー、前記第一のアドレス及び第二のアドレスのエラーを検出するエラー検出部とを備えることを特徴とするメモリ制御装置。
【００４２】
（付記２）
付記１において、
前記第一のアドレス及び前記第二のアドレスは、同一の信号線を通って時分割多重されて前記メモリに供給されることを特徴とするメモリ制御装置。
【００４３】
（付記３）
付記２において、
前記第一のアドレスはロウアドレスであり、前記第二のアドレスはカラムアドレスであることを特徴とするメモリ制御装置。
【００４４】
（付記４）
付記３において、
前記第一のパリティビット生成部は、ロウアドレスとバンクアドレスを含むビット列に対して前記第一のパリティビットを生成することを特徴とするメモリ制御装置。
【００４５】
（付記５）
付記３において、
前記第二のパリティビット生成部は、カラムアドレスに加えてバンクアドレスを含むビット列に対して、前記第一のパリティビットを生成することを特徴とするメモリ制御装置。
【００４６】
（付記６）
第一のアドレスと第二のアドレスと第三のアドレスにより書き込みアドレス及び読み出しアドレスが指定されるメモリを制御するメモリ制御装置において、
上位装置から指定されるアドレスを前記第一のアドレスと前記第二のアドレスと前記第三のアドレスに分割する分割部と、
前記第一のアドレスに対する第一のパリティビットを生成する第一のパリティビット生成部と、
前記第二のアドレスに対する第二のパリティビットを生成する第二のパリティビット生成部と、
前記第三のアドレスに対する第三のパリティビットを生成する第二のパリティビット生成部と、
上位装置から送られるデータを前記メモリに書き込むとき、該データと該データの書き込みアドレスとして指定された前記第一のアドレスと前記第二のアドレスと第三のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットと前記第三のパリティビットに基づいて、エラー検出用のチェックビットを生成し、該チェックビットを前記メモリに記録し、前記メモリからデータを読み出すとき、前記メモリから読み出されたデータと該読み出されたデータの読み出しアドレスとして指定された前記第一のアドレスと前記第二のアドレスと前記第三のアドレスそれぞれに対応する前記第一のパリティビットと前記第二のパリティビットと前記第三のパリティビットとに基づいて、エラー検出用のチェックビットを生成するチェックビット生成部と、
前記メモリからデータを読み出すとき、前記読み出されたデータに対応するチェックビットを前記メモリから読み出して、該読み出されたチェックビットと前記メモリからデータを読み出す際に前記チェックビット生成部により生成されるチェックビットとの比較に基づいて、前記読み出されたデータのエラー、前記第一のアドレス、第二のアドレス及び前記第三のアドレスのエラーを検出するエラー検出部とを備えることを特徴とするメモリ制御装置。
【００４７】
（付記７）
付記６において、
前記第一のアドレス及び前記第二のアドレスは、同一の信号線を通って時分割多重されて前記メモリに供給されることを特徴とするメモリ制御装置。
【００４８】
（付記８）
付記１のメモリ制御装置を搭載する無線基地局制御装置。
【００４９】
（付記９）
付記６のメモリ制御装置を搭載する無線基地局制御装置。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態例におけるメモリ制御装置の第一の構成例を示す図である。
【図２】本発明の実施の形態例におけるメモリ制御装置の第二の構成例を示す図である。
【図３】本発明の実施の形態例におけるメモリ制御装置の第三の構成例を示す図である。
【図４】無線通信システムの概略構成を示す図である。
【符号の説明】
【００５１】
１：メモリ制御装置、１０：アドレス分割部、１１：セレクタ、１２：シーケンサ、１３：第一のパリティビット生成部、１４：第二のパリティビット生成部、１５：第一のチェックビット生成部、１６：バッファ、１７：第二のチェックビット生成部、１８：シンドロームデコーダ（エラー検出部）、１９：第三のパリティビット生成部
【図１】
2008090442.tif 000003
【図２】
2008090442.tif 000004
【図３】
2008090442.tif 000005
【図４】
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