(57)【要約】【課題】セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させる。【解決手段】デコーダ回路４と信号選択スイッチ２とを電気的な整合をもって接続するためのレベルシフタ／バッファ回路１と、液晶パネル５における駆動する液晶画素の列を選択するための信号選択スイッチ２と、液晶パネル５に入力する信号を生成するためのソースＩＣ３と、論理回路で構成されたデコーダ回路４と、画像表示するための液晶画素が配列されて構成される液晶パネル５と、を備える。【選択図】図１
2008076443.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上にマトリクス状に配置された複数の液晶画素と、
この液晶画素に列毎に共通接続された信号線と、
この信号線を所定本ずつ選択して順次に駆動する信号線駆動手段と、
前記信号線を順次に指定するための制御信号を生成して前記信号線駆動手段を制御するための選択信号制御手段と、
を備えることを特徴とする液晶表示装置。
【請求項２】
前記選択信号制御手段は、
論理回路により構成されて前記信号線の数よりも少ない数の前記制御信号により制御を行うことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記制御信号は、
選択信号とイネーブル信号の組み合わせからなることを特徴とする請求項２記載の液晶表示装置。
【請求項４】
前記論理回路は、
多結晶シリコン薄膜トランジスタにより形成されていることを特徴とする請求項２または請求項３に記載の液晶表示装置。
【請求項５】
前記論理回路は、
ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）により前記絶縁基板を構成する透明ガラス基板上に前記液晶画素と共に一体形成されていることを特徴とする請求項２乃至４のうちのいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線を選択して駆動するセレクタ駆動方式の液晶表示装置に関する。
【背景技術】
【０００２】
近年において、携帯電話やノート型コンピュータなどの各種機器に表示装置として広く利用されている液晶表示装置は、複数の走査線と複数の信号線との各交差部に薄膜トランジスタ（ＴＦＴ）、液晶容量、補助容量からなる液晶画素部が配列されたアレイ基板と走査線および信号線を駆動する駆動回路を有して構成されている。また、近年の集積回路技術の発展およびプロセス技術の実用化により、駆動回路の一部もアレイ基板上に形成され得るようになり、液晶表示装置全体の軽薄短小化も図られている。
【０００３】
これらの液晶表示装置は、画素が行列状に配置されて構成されている。行列状に配置された画素は近年では主にアクティブマトリクス方式によって駆動されており、応答特性や視認特性に優れた液晶表示装置が実現されている。このアクティブマトリクス方式の液晶表示装置において、その液晶パネルの駆動に際しては、駆動する画素に信号を書き込もうとする行の走査線を選択し、ドライバＩＣから信号を供給することにより、マトリクスで駆動対象として決定された画素へこの信号を書き込んでいる。
【０００４】
この信号の書き込みについて、液晶パネルの信号線とドライバＩＣの信号供給出力とを１対１の対応関係で設けると、信号線の本数と同数の出力数を持つドライバＩＣが必要になり、当該ドライバＩＣと液晶パネルとの間を接続するのにその本数分の配線が必要となる。このような構成ではドライバＩＣの大型化や配線スペースの拡大などの原因となり、軽薄短小化の要求を満たすことが難しくなってしまう。
【０００５】
そこで、ドライバＩＣの１つの信号供給出力に対し、液晶パネルの信号線を複数本でひとつの組として割り当て、時分割にて選択した複数本の信号線のうちの１本の信号線にドライバＩＣの信号供給出力を時分割で振り分けて供給するセレクタ駆動方式を採用している（特許文献１参照）。
【特許文献１】特開２００３−３２３１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の技術による液晶表示装置においては、信号選択本数は、携帯端末では、選択する信号先の数として３選択、６選択、９選択などがあるが、選択本数が多くなると入力信号の数が増えるため、液晶セルの入出力ピン数が増え、信頼性を満足することが難しくなってしまう。
【０００７】
また、入力信号数分の静電気破壊対策の保護回路が必要となるため、回路面積が増加し、額縁が広くなり、狭額縁が求められる携帯端末用液晶セルとしては好ましくない、という問題があった。
【０００８】
本発明は、上記に鑑みてなされたもので、その目的とするところは、セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させることにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に記載の本発明は、絶縁基板上にマトリクス状に配置された複数の液晶画素と、この液晶画素に列毎に共通接続された信号線と、この信号線を所定本ずつ選択して順次に駆動する信号線駆動手段と、前記信号線を順次に指定するための制御信号を生成して前記信号線駆動手段を制御するための選択信号制御手段と、を備えることを特徴としている。
【００１０】
また、請求項２に記載の本発明は、請求項１において、前記選択信号制御手段は、論理回路により構成されて前記信号線の数よりも少ない数の前記制御信号により前記制御を行うことを特徴としている。
【００１１】
また、請求項３に記載の本発明は、請求項２において、前記制御信号は、選択信号とイネーブル信号の組み合わせからなることを特徴としている。
【００１２】
また、請求項４に記載の本発明は、請求項２または３において、前記論理回路は、多結晶シリコン薄膜トランジスタにより形成されていることを特徴としている。
【００１３】
また、請求項５に記載の本発明は、請求項２乃至４のうちのいずれかにおいて、前記論理回路は、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）により前記絶縁基板を構成する透明ガラス基板上に前記液晶画素と共に一体成形されていることを特徴としている。
【発明の効果】
【００１４】
本発明によれば、セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
図１には、実施の形態に係る全体構成を説明するための構成図を示している。この図１には、デコーダ回路４と信号選択スイッチ２とを電気的な整合をもって接続するためのレベルシフタ／バッファ回路１と、液晶パネル５における駆動する液晶画素の列を選択するための信号選択スイッチ２と、液晶パネル５に入力する信号を生成するためのソースＩＣ３と、論理回路で構成されたデコーダ回路４と、画像表示するための液晶画素が配列されて構成される液晶パネル５と、が示されている。
【００１６】
また、デコーダ回路４からは選択信号がレベルシフタ／バッファ回路１を介して信号選択スイッチ２に入力している。さらに、ソースＩＣからはデコーダ回路４へ制御信号が入力している。
【００１７】
このような図１に示した構成において、アレイ基板上に論理回路で構成されたデコーダ回路４を設けデコードを行うことで、信号選択スイッチ２を制御するための信号線の本数を削減するための信号線駆動手段を構成している。回路構成としては、走査線方向が限定されるシフトレジスタ回路＋イネーブル（ＮＯＴ回路）構成より、（ＮＡＮＤまたはＮＯＲ回路）＋イネーブル構成のほうが、信号線選択順の自由度が高いので好ましい。
【００１８】
また、このような信号線駆動手段は、多結晶シリコン薄膜トランジスタにより、液晶パネルを構成する透明ガラス基板上に液晶表示画素と回路が一体形成されることが好ましい。特に、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）を実装する形態の場合においては、入力信号数が減ることに比例してＣＯＧの入出力パッド数も削減できるので、ソースＩＣ３のサイズを小さくでき、構成要素の削減により信頼性も向上させることができる。
【００１９】
図２は、図１に示したデコーダ回路４の内部構成の一例を説明するための回路構成図を示している。デコーダ回路４の回路構成は、論理回路１０と、この論理回路１０に備わるＮＡＮＤ回路１３と、ＮＯＴ回路１２からなり、バッファ回路１１はデコーダ回路４内に含まれるか、あるいはレベルシフタ／バッファ回路１に含まれている。
【００２０】
このデコーダ回路４の構成では、図１に示したソースＩＣ３からの制御信号として、ＯＥ（１）、ＯＥ（２）、ＯＥ（３）と、ＳＥＬ（１）、ＳＥＬ（２）がそれぞれ入力されている。また、デコーダ回路４の出力信号はＳＷ（１）〜ＳＷ（９）の９本が出力される。
【００２１】
次の図３には、図２に示したデコーダ回路４の動作を説明するためのタイミングチャートを示している。
【００２２】
ＳＥＬ（１）とＳＥＬ（２）がそれぞれ「Ｈ」か「Ｌ」となる組み合わせで３種類の設定が可能であり、この３種類の設定のそれぞれの状態においてＯＥ（１）〜ＯＥ（３）がそれぞれ「Ｈ］となった状態の組み合わせが識別可能である。ＳＥＬ（１）とＳＥＬ（２）の組み合わせとＯＥ（１）〜ＯＥ（３）の組み合わせに応じて出力信号のうちＳＷ（１）〜ＳＷ（９）のうちのいずれかが選択される。このように、制御信号としてＳＥＬ（１）、ＳＥＬ（２）、ＯＥ（１）〜ＯＥ（３）の５本の信号線によりＳＷ（１）〜ＳＷ（９）までの９本の出力信号を制御することが可能になる。
【００２３】
図４は、デコーダ回路４の他の内部構成の一例を説明するための回路構成図を示している。
【００２４】
この図４に示した論理回路１５による回路構成においては、イネーブル信号であるＯＥ（１）〜ＯＥ（３）の３本の信号線に対し、１本のＳＥＬ信号線を追加することにより入力信号線が４本の構成でもってＳＷ（１）〜ＳＷ（６）の６選択信号を出力でき入力信号の本数を減らすことができる。また、必要に応じて、論理の組み合わせを任意に設定することにより６選択信号を任意の順番に設定することもできる。
【００２５】
図５は、図４に示した回路構成における動作のタイミングチャートを示している。
【００２６】
ＳＥＬが「Ｈ」か「Ｌ」となる組み合わせで２種類の設定が可能であり、この２種類の設定のそれぞれの状態においてＯＥ（１）〜ＯＥ（３）がそれぞれ「Ｈ」となった状態の組み合わせが識別可能である。ＳＥＬの組み合わせとＯＥ（１）〜ＯＥ（３）の組み合わせに応じて出力信号のうちＳＷ（１）〜ＳＷ（６）のうちのいずれかが選択される。このように、制御信号としてＳＥＬ、ＯＥ（１）〜ＯＥ（３）の３本の信号線によりＳＷ（１）〜ＳＷ（６）までの６本の出力信号を制御することが可能になる。
【００２７】
図６は、デコーダ回路４にシフトレジスタ回路２０を用いた内部構成の一例を説明するための回路構成図を示している。ＳＴ（スタート）、ＣＫ（クロック）、ＯＥ（イネーブル）の３信号入力でＳＷ（１）〜ＳＷ（６）までの６選択信号を出力できる。
【００２８】
なお、ＳＷ（１）〜ＳＷ（６）の選択順を任意の選択順序に切り替える場合には、この３信号以外の新たな信号が必要になるので、その回路規模も大きくなることから、すでに図１に示した回路構成を用いることがより好ましい。
【００２９】
図７は、図６に示した回路構成における動作のタイミングチャートを示している。
【００３０】
ＳＥＬが「Ｈ」か「Ｌ」となるそれぞれの状態と、この２種類の状態のそれぞれにおいてＯＥとＣＫがそれぞれ「Ｈ」となった状態の組み合わせが識別可能である。この組み合わせに応じて出力信号のうちＳＷ（１）〜ＳＷ（６）のうちのいずれかが選択される。このように、制御信号としてＳＥＬ、ＯＥ、ＣＫの３本の信号線によりＳＷ（１）〜ＳＷ（６）までの６本の出力信号を制御することが可能になる。
【００３１】
図８は、デコーダ回路４に２本のイネーブル信号と２本の信号入力を有する論理回路２５を用いた内部構成の一例を説明するための回路構成図を示している。２本のイネーブル信号であるＯＥ（１）、ＯＥ（２）と、２本の信号入力であるＳＥＬ（１）とＳＥＬ（２）を備え、それぞれに入力される信号の状態の組み合わせにより制御が行われる。このような簡単な論理回路２５を用いることにより、信号入力本数を削減することができる。
【００３２】
図９は、図８に示した回路構成における動作のタイミングチャートを示している。
【００３３】
ＳＥＬ（１）、ＳＥＬ（２）が「Ｈ」か「Ｌ」となるそれぞれの状態と、この２種類の状態のそれぞれにおいてＯＥ（１）とＯＥ（２）がそれぞれ「Ｈ」となった状態の組み合わせが識別可能である。この組み合わせに応じて出力信号のうちＳＷ（１）〜ＳＷ（６）のうちのいずれかが選択される。このように、制御信号としてＳＥＬ（１）、ＳＥＬ（２）、ＯＥ（１）、ＯＥ（２）の４本の信号線によりＳＷ（１）〜ＳＷ（６）までの６本の出力信号を制御することが可能になる。
【００３４】
なお、図２〜図９を用いて説明した実施の形態では、９信号選択および６信号選択の場合の回路構成の一例を示したが、ほかに１２選択や他の数の選択の場合でも同様に論理回路を備えることにより信号入力本数を削減できる。
【００３５】
以上説明した実施の形態によれば、セレクタ駆動方式における選択信号の入力本数を削減し、信頼性を向上させることができる。
【図面の簡単な説明】
【００３６】
【図１】実施の形態に係る全体構成を説明するための構成図を示している。
【図２】図１に示したデコーダ回路の内部構成の一例を説明するための回路構成図を示している。
【図３】図２に示したデコーダ回路の動作を説明するためのタイミングチャートを示している。
【図４】デコーダ回路の他の内部構成の一例を説明するための回路構成図を示している。
【図５】図４に示した回路構成における動作のタイミングチャートを示している。
【図６】デコーダ回路にシフトレジスタ回路を用いた内部構成の一例を説明するための回路構成図を示している。
【図７】図６に示した回路構成における動作のタイミングチャートを示している。
【図８】デコーダ回路に２本のイネーブル信号と２本の信号入力を有する論理回路を用いた内部構成の一例を説明するための回路構成図を示している。
【図９】図８に示した回路構成における動作のタイミングチャートを示している。
【符号の説明】
【００３７】
１…レベルシフタ／バッファ回路
２…信号選択スイッチ
３…ソースＩＣ
４…デコーダ回路
５…画素アレイ
１０…論理回路
１１…バッファ回路
１２…ＮＯＴ回路（イネーブル素子）
１３…ＮＡＮＤ回路
【図１】
2008076443.tif 000003
【図２】
2008076443.tif 000004
【図３】
2008076443.tif 000005
【図４】
2008076443.tif 000006
【図５】
2008076443.tif 000007
【図６】
2008076443.tif 000008
【図７】
2008076443.tif 000009
【図８】
2008076443.tif 000010
【図９】
2008076443.tif 000011