(57)【要約】【課題】十分大きな歪をシリコンの電界効果型トランジスタのチャネル部分に加えることによってトランジスタの特性を向上させる。【解決手段】素子分離領域112に囲まれて形成された、チャネル層106、ソース・ドレイン形成領域107、ゲート絶縁膜113、ゲート電極115、サイドウォール116を有する電界効果型トランジスタのチャネル層１０６が、チャネル幅に沿った方向で下方に凸に湾曲している。この構造は、チャネル層１０６下の層をエッチング除去して空洞を形成しその空洞内にチャネル層を落とし込むことによって形成される。【選択図】図１
2008053403.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されている半導体装置において、前記半導体層の表面の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲していることを特徴とする半導体装置。
【請求項２】
前記半導体層は素子分離領域で区分され、当該半導体層の表面の素子分離領域に近い端の部分が、基板表面から基板内部の方向に向かって湾曲しており、中央付近が平らであることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されている半導体装置において、前記半導体層の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲していることを特徴とする半導体装置。
【請求項４】
前記半導体層は素子分離領域で区分され、当該半導体層の素子分離領域に近い端の部分が、基板表面から基板内部の方向に向かって湾曲しており、中央付近が平らであることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されている半導体装置において、前記ゲート絶縁膜と前記半導体層の界面の少なくとも一部分が、チャネル幅に沿った方向で湾曲しチャネル長に沿った方向では実質的に湾曲していないことを特徴とする半導体装置。
【請求項６】
前記ソース領域と前記ドレイン領域に挟まれた前記半導体層がシリコンであることを特徴とする、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記ソース領域と前記ドレイン領域がp型である半導体装置において、前記半導体層中のキャリア移動方向が実質的に［１１０］方向または［１１０］方向と結晶学的に等価な方向であり、前記キャリア移動方向と直交する方向に前記半導体層の一部が伸張していることを特徴とする、請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記キャリア移動方向に前記半導体層が圧縮していることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記ソース領域と前記ドレイン領域に挟まれた前記半導体層の直下に絶縁膜が存在することを特徴とする、請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ソース領域と前記ドレイン領域に挟まれた前記半導体層の直下には絶縁膜が存在し、前記ソース領域および前記ドレイン領域の直下には絶縁膜が存在しないことを特徴とする、請求項１乃至８のいずれか1項に記載の半導体装置。
【請求項１１】
前記ソース領域および前記ドレイン領域が、シリコン・ゲルマニウムまたはゲルマニウムであることを特徴とする、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
電界効果型トランジスタを有する半導体装置の製造方法であって、
（ａ）表面付近に、シリコン層で挟まれた、シリコンに対して選択的にエッチングされる材料からなる選択腐食材料層を持つ基板を用意する工程と、
（ｂ）この基板に素子分離構造、ゲート絶縁膜およびゲート電極を形成した後に、基板のソース・ドレイン形成領域を、少なくとも前記選択腐食材料層が露出するまでエッチングによって除去する工程と、
（ｃ）前記選択腐食材料層を選択エッチングによって除去してチャネル層の直下に空洞を形成する工程と、
（ｄ）チャネル層の一部を下のシリコン層と接着させる工程と、
（ｅ）前記除去されたソース・ドレイン形成領域を埋め戻す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記選択腐食材料層が、シリコン・ゲルマニウムまたはゲルマニウムであることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記選択腐食材料層を持つ基板は、シリコン基板上にシリコン・ゲルマニウムまたはゲルマニウムをエピタキシャル成長させた後に、さらにシリコンをエピタキシャル成長させたものであることを特徴とする、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記選択腐食材料層が、シリコン酸化膜またはシリコン窒化膜であることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【請求項１６】
電界効果型トランジスタを有する半導体装置の製造方法であって、
（ａ）表面付近に、表面層であるシリコン層とシリコン酸化膜またはシリコン窒化膜で挟まれた、シリコンとシリコン酸化膜またはシリコン窒化膜に対して選択的にエッチングされる材料からなる選択的腐食材料層を有する基板を用意する工程と、
（ｂ）この基板に素子分離構造、ゲート絶縁膜、ゲート電極を形成した後に、ソース・ドレイン形成領域を、少なくとも前記選択的腐食材料層が露出するまでエッチングによって除去する工程と、
（ｃ）前記選択的腐食材料層を選択エッチングによって除去してチャネル層の直下に空洞を形成する工程と、
（ｄ）チャネル層の一部を、前記空洞直下のシリコン酸化膜またはシリコン窒化膜と接着させる工程と、
（ｅ）前記除去されたソース・ドレイン形成領域を埋め戻す工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記ソース・ドレイン形成領域をエッチングによって除去する工程において、シリコン酸化膜またはシリコン窒化膜の下のシリコン層が露出するまでソース・ドレイン形成領域をエッチングによって除去することを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記選択的腐食材料層の材料は、シリコン・ゲルマニウム、ゲルマニウム若しくはシリコン窒化膜のいずれか、または、シリコン・ゲルマニウム、ゲルマニウム若しくはシリコン酸化膜のいずれかであることを特徴とする、請求項１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記選択的腐食材料層を有する基板は、ＳＧＯＩ基板またはＧＯＩ基板上にシリコンをエピタキシャル成長させたものであることを特徴とする、請求項１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記（ｃ）の工程の後、前記（ｄ）の工程に先立って、チャネル層の下面および側面にシリコン酸化膜を形成する工程が付加され、前記（ｄ）の工程の後、前記（ｅ）の工程に先立って、チャネル層側面のシリコン酸化膜を除去する工程が付加されることを特徴とする、請求項１２乃至１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記除去されたソース・ドレイン形成領域を埋め戻す工程が、シリコン、シリコン・ゲルマニウム、ゲルマニウムのうちのいずれかの材料を、選択エピタキシャル成長させる工程であることを特徴とする、請求項１２乃至２０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル部分に歪をかけることによって特性を向上させたシリコンの電界効果型トランジスタを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、シリコンの電界効果型トランジスタ（以下、「ＦＥＴ」という）において、チャネル部分に歪を加えることによって電子あるいは正孔の移動度を増加させ、トランジスタの特性を向上させる技術が注目を集めている。電子あるいは正孔の移動度が増加すると、トランジスタをより高速で動作させ、駆動電流を増大させることができる。また、より低い電圧でこれまでと同じ電流を流すことができるので、半導体装置の低消費電力化を実現することができる。
【０００３】
ＦＥＴのチャネル部分に歪をかける方法としては、大きく分けて、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法（例えば、特許文献１参照）と、ＦＥＴの製造プロセスの途中でプロセス歪と呼ばれる歪を加える方法（例えば、特許文献２、３参照）が知られている。前者の例として、特許文献１には、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させて、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を用いる方法が開示されている。一方、後者の例として、特許文献２には、シリコン窒化膜を用いてチャネル部分に歪をかける方法が開示されている。また、特許文献３には、ｐ型のＦＥＴにおいて、ソース・ドレイン部分をシリコン・ゲルマニウムにすることによって歪をかける方法が開示されている。
【０００４】
上記２種類の歪をかける方法のうち、プロセス歪を加える方法が、近年注目を集めており、ｐ型とｎ型のＦＥＴに、それぞれシリコン・ゲルマニウムとシリコン窒化膜を用いて歪を加えて、トランジスタ特性を向上させた例が報告されている（非特許文献１参照）。
【０００５】
プロセス歪を用いてＦＥＴのチャネル部分に歪をかける従来の方法について、図７および図８を用いて説明する。図７に示す形態では、シリコン基板１１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２、ゲート絶縁膜１３、ソース・ドレイン領域１４、ゲート電極１５、ゲートサイドウォール１６が形成されており、その上にシリコン窒化膜１７が形成されている。この時、シリコン窒化膜の成膜方法や膜厚を最適化することによって、ＦＥＴのチャネル部分に窒化膜による応力で歪をかけることができる。歪が引っ張り歪の場合は、シリコン中の電子の移動度が増加するため、ｎ型のＦＥＴを高速化することができる。
【０００６】
一方、図８に示す形態では、図７の場合と同様に、シリコン基板１１にＳＴＩによる素子分離領域１２、ゲート絶縁膜１３、ゲート電極１５、ゲートサイドウォール１６を形成した後に、ソース・ドレインを形成すべき領域をエッチングで掘った後にシリコン・ゲルマニウムをエピタキシャル成長させて、シリコン・ゲルマニウムのソース・ドレイン領域１８を形成する。シリコン・ゲルマニウムの格子定数はシリコンよりも大きいため、チャネル部分には圧縮歪が加わる。この方法では、シリコン中の正孔の移動度が増加するため、ｐ型のＦＥＴを高速化することができる。
【０００７】
また、さらに大きなプロセス歪を発生させてＦＥＴを高速化する方法として、チャネルとなる薄膜Ｓｉ層を湾曲させて歪を発生させる方法も提案されている（例えば、特許文献４、５参照）。特許文献４、５に開示された方法では、ゲート電極直下の領域に空洞を形成して、ゲート電極からソース・ドレインへ向かう方向、すなわちゲート長に沿った方向にＳｉ層を湾曲させて歪を発生させる。
【特許文献１】特開２００４−３５６１６４号公報
【特許文献２】特開２００２−１９８３６８号公報
【特許文献３】特開２００６−０１９７２７号公報
【特許文献４】特開２００５−１０１２３４号公報
【特許文献５】特開２００６−０１９６６２号公報
【非特許文献１】Ｔ．Ｇｈａｎｉ  ｅｔ  ａｌ．，「Ａ  ９０ｎｍ  Ｈｉｇｈ Ｖｏｌｕｍｅ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｌｏｇｉｃ  Ｔｅｃｈｎｏｌｏｇｙ  Ｆｅａｔｕｒｉｎｇ  Ｎｏｖｅｌ  ４５ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ＣＭＯＳ  Ｔｒａｎｓｉｓｔｏｒｓ」ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ， ｐｐ．  ９７８−９８０（２００３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述のように、従来、ＦＥＴのチャネル部分に歪を加えることによってトランジスタ特性を向上させる方法が提案されてきた。しかしながら、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させて、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を用いる方法のように、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法では、基板が非常に高価になってしまう、トランジスタの製造プロセスによって歪が緩和してしまう、といった問題点があった。
【０００９】
また、シリコン窒化膜を用いた場合、膜の応力を増加させていくとチャネルに作用する感度が飽和する、膜が剥がれる、ソース・ドレインをせり上げた構造やサイドウォールが厚い構造では応力が緩和する、といった問題点があった。さらには、シリコン・ゲルマニウムを用いてソース・ドレイン領域を形成した場合、応力を増加させるためにはシリコン・ゲルマニウム中のゲルマニウム濃度を増加させる必要がある。しかし、ゲルマニウム濃度を増加させると、ソース・ドレイン領域の結晶性が劣化してリークが増加するという問題があった。
【００１０】
さらに、ゲート電極直下の領域に空洞を形成して、ゲート電極からソース・ドレインへ向かう方向、すなわちゲート長に沿った方向にＳｉ層を湾曲させて歪を発生させる方法では、ｐ型のＦＥＴに対しては効果がない、という問題点があった。また、空洞を形成した際、ゲート長方向の両端で、非常に薄いＳｉ膜が宙に浮いた不安定な状態となり、その後の工程で所望の湾曲構造を形成することが困難である、といった問題点があった。さらに、Ｓｉ層を湾曲させた後にゲート電極を形成する方法を採る場合には、湾曲の仕方が不均一になりやすい、最初に湾曲構造を作るので、その後のゲート電極形成が難しく、且つ不安定になりやすい、といった問題点があり、安定した特性の製品を得る事が困難であった。以上のように、従来の方法では、十分な大きさの歪をかけることは困難であり、歪によるトランジスタの特性向上には限界があった。
【００１１】
本発明は以上のような状況に鑑みてなされたものであり、十分大きな歪をＦＥＴのチャネル部分に加えることによって特性を向上させたそして特性の安定したシリコンのＦＥＴを有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明は以下の構成を有する。すなわち、本発明の半導体装置は、少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されており、前記半導体層の表面の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲していることを特徴としている。また、前記半導体層は素子分離領域で区分され、当該半導体層の表面の素子分離領域に近い端の部分が、基板表面から基板内部の方向に向かって湾曲しており、中央付近が平らであることを特徴としている。
【００１３】
また、少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されている半導体装置において、前記半導体層の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲していることを特徴としている。また、前記半導体層は素子分離領域で区分され、当該半導体層の素子分離領域に近い端の部分が、基板表面から基板内部の方向に向かって湾曲しており、中央付近が平らであることを特徴としている。
【００１４】
また、本発明の半導体装置は、少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されており、前記ゲート絶縁膜と前記半導体層の界面の少なくとも一部分が、チャネル幅に沿った方向で湾曲しチャネル長に沿った方向では実質的に湾曲していないことを特徴としている。
【００１５】
本発明の半導体装置は、ソース領域と前記ドレイン領域に挟まれた前記半導体層がシリコンであることを特徴としている。また、ソース領域と前記ドレイン領域に挟まれた前記半導体層がシリコン・ゲルマニウムまたはゲルマニウムであってもよい。
【００１６】
さらに、本発明の半導体装置は、前記ソース領域と前記ドレイン領域がp型であって、前記半導体層中のキャリア移動方向が実質的に［１１０］方向または［１１０］方向と結晶学的に等価な方向であり、前記キャリア移動方向と直交する方向に前記半導体層の一部が伸張していることを特徴としている。ここで、プロセス誤差によるずれとして、［１１０］方向に対して±5°ほどの誤差は生じうるが、この程度の角度を許容範囲として実質的に［１１０］方向であれば良い。
【００１７】
また、本発明の半導体装置は、前記キャリア移動方向に前記半導体層が圧縮していることを特徴としている。また、前記ソース領域と前記ドレイン領域に挟まれた前記半導体層の直下に絶縁膜が存在することを特徴としている。あるいは、前記ソース領域と前記ドレイン領域に挟まれた前記半導体層の直下には絶縁膜が存在し、前記ソース領域および前記ドレイン領域の直下には絶縁膜が存在しないことを特徴としている。さらに、前記ソース領域および前記ドレイン領域が、シリコン・ゲルマニウムまたはゲルマニウムであることを特徴としている。
【００１８】
本発明の半導体装置の製造方法は、基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、（ａ）表面付近に、シリコン層で挟まれた、シリコンに対して選択的にエッチングされる材料からなる選択腐食材料層を持つ基板を用意する工程と、（ｂ）この基板に素子分離構造、ゲート絶縁膜、ゲート電極を形成した後に、基板のソース・ドレイン形成領域を、少なくとも前記選択腐食材料層が露出するまでエッチングによって除去する工程と、（ｃ）前記選択腐食材料層を選択エッチングによって除去してチャネル層の直下に空洞を形成する工程と、（ｄ）チャネル層の一部を下のシリコン層と接着させる工程と、（ｅ）除去されたソース・ドレイン形成領域を埋め戻す工程とを有することを特徴とする。
【００１９】
本発明の半導体装置の製造方法においては、前記選択腐食材料層が、シリコン・ゲルマニウムまたはゲルマニウムであることを特徴とする。
【００２０】
さらに、本発明の半導体装置の製造方法においては、前記シリコン層で挟まれた、選択腐食材料層を持つ基板は、シリコン基板上にシリコン・ゲルマニウムまたはゲルマニウムをエピタキシャル成長させた後に、さらにシリコンをエピタキシャル成長させたものであることが望ましい。
【００２１】
また、本発明の半導体装置の製造方法においては、前記シリコン層で挟まれた、選択腐食材料層が、シリコン酸化膜またはシリコン窒化膜であることを特徴とする。
【００２２】
本発明の半導体装置の製造方法によれば、表面付近に、シリコン層で挟まれた、シリコンに対して選択エッチングが可能な材料からなる層（選択腐食材料層）を持つ基板を用いて、素子分離構造、ゲート絶縁膜、ゲート電極を形成すると、選択腐食材料層の上にシリコンのチャネル層が形成された状態になる。ここで、選択腐食材料層は、シリコン・ゲルマニウム、ゲルマニウム、シリコン酸化膜、シリコン窒化膜のいずれかであることが望ましい。
【００２３】
この後、ソース・ドレイン領域のみをシリコンに対して選択腐食材料層が露出するまでエッチングによって除去し、次に選択エッチングによって選択腐食材料層のみを除去する。すると、この時にチャネル層の下の選択腐食材料層も除去することができるので、シリコンのチャネル層の下に空洞ができた状態になる。この空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではチャネル層が自身の重量で下に下がり、チャネル層下面の一部と空洞の下のシリコン層表面とが、表面張力によって接着した状態となる。ここで、チャネル層が自身の重量または表面張力のみでは下のシリコン層と接着しない場合には、上から力を加えて接着させても良い。この状態で、チャネル層はチャネル幅方向に湾曲している。さらに熱処理を加えることによって、チャネル層下面と空洞の下のシリコン層表面とは密着した状態となる。その後、シリコンをエピタキシャル成長させることによってソース・ドレインを形成すると、ゲート絶縁膜とチャネル層の界面の少なくとも一部あるいはチャネル層の少なくとも一部が湾曲した構造の電界効果トランジスタが形成されるので、チャネル層全体に非常に大きな歪を発生させることによって移動度を大幅に向上させた電界効果トランジスタを有する半導体装置を製造することができる。
【００２４】
また、本発明の半導体装置の製造方法では、空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしているので、チャネル層自身は安定した構造になっており、その後の工程での湾曲構造の形成が容易である。
【００２５】
また、本発明の半導体装置の製造方法は、基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、（ａ）表面付近に、表面層であるシリコン層とシリコン酸化膜またはシリコン窒化膜で挟まれた、シリコンとシリコン酸化膜またはシリコン窒化膜に対して選択的にエッチングされる材料からなる選択的腐食材料層を有する基板を用意する工程と、（ｂ）この基板に素子分離構造、ゲート絶縁膜、ゲート電極を形成した後に、ソース・ドレイン形成領域を、少なくとも前記選択的腐食材料層が露出するまでエッチングによって除去する工程と、（ｃ）前記選択的腐食材料層を選択エッチングによって除去してチャネル層の直下に空洞を形成する工程と、（ｄ）チャネル層の一部を、前記空洞直下のシリコン酸化膜またはシリコン窒化膜と接着させる工程と、（ｅ）前記除去されたソース・ドレイン形成領域を埋め戻す工程と、を有することを特徴とする。
【００２６】
上記半導体装置の製造方法においては、前記ソース・ドレイン形成領域をエッチングによって除去する工程において、シリコン酸化膜またはシリコン窒化膜の下のシリコン層が露出するまでエッチングによって除去しても良い。
【００２７】
また、上記半導体装置の製造方法においては、前記選択的腐食材料層の材料は、シリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜またはシリコン酸化膜のいずれかであることを特徴とする。
【００２８】
さらに、上記半導体装置の製造方法においては、前記選択的腐食材料層を有する基板は、ＳＧＯＩ基板またはＧＯＩ基板上にシリコンをエピタキシャル成長したものであることを特徴とする。
【００２９】
本発明の半導体装置の製造方法によれば、表面付近に、シリコン層とシリコン酸化膜で挟まれた、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層（選択的腐食材料層）を有する基板を用いて、素子分離構造、ゲート絶縁膜、ゲート電極を形成する。この時、選択的腐食材料層は、シリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜のいずれかであることが望ましい。
【００３０】
次に、ソース・ドレイン領域のみをシリコン酸化膜が露出するまでエッチングによって除去し、次に選択エッチングによってチャネル層の下の選択的腐食材料層を除去する。すると、シリコンのチャネル層の下に空洞ができ、空洞の下にはシリコン酸化膜が存在する状態になる。この空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではチャネル層が自身の重量で下に下がり、チャネル層下面の一部と空洞の下のシリコン酸化膜表面とが、表面張力によって接着した状態となる。ここで、チャネル層が自身の重量または表面張力のみでは下のシリコン酸化膜と接着しない場合には、上から機械的な力を加えて接着させても良い。この状態で、チャネル層はチャネル幅方向に湾曲している。さらに熱処理を加えることによって、チャネル層下面と空洞の下のシリコン酸化膜表面とは密着した状態となる。
【００３１】
その後、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかの材料をエピタキシャル成長させることによってソース・ドレイン領域を形成すると、シリコン酸化膜の上に、ゲート絶縁膜とチャネル層の界面の少なくとも一部あるいはチャネル層の少なくとも一部が湾曲した構造の電界効果トランジスタが形成される。すなわち、チャネル層に大きな歪をかけると同時に、ＳＯＩ構造のトランジスタとすることができ、寄生容量の低下や放射線耐性の向上などトランジスタ特性を大きく向上させた電界効果トランジスタを有する半導体装置を製造することができる。
【００３２】
本発明では、上記半導体装置の製造方法において、ＳＧＯＩ基板またはＧＯＩ基板にシリコンをエピタキシャル成長させたものを用いることができる。エピタキシャル成長では、ウェーハ面内の膜厚の均一性を非常に精度良くコントロールすることができるので、本発明では、ＳＯＩトランジスタのチャネルが形成されるシリコン層の膜厚を精度良くコントロールできる。したがって、ＳＯＩトランジスタの、膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。
【００３３】
さらに、本発明の半導体装置の製造方法においては、前記チャネル層の一部を下のシリコン層と接着させる工程の前に、チャネル層の下面および側面にシリコン酸化膜を形成する工程を有し、前記チャネル層の一部を下のシリコン層と接着させる工程の後にチャネル層側面のシリコン酸化膜を除去する工程を有することを特徴とする。
【００３４】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板やＳＧＯＩ基板など、あらかじめ埋め込み酸化膜を形成してある基板を用いなくても、ＳＯＩ構造のトランジスタを形成することができると同時に、チャネル層を湾曲させて下のシリコン層と接着させる際に、接着面のダングリングボンド等の欠陥が減少して、リーク電流が少なくなる等のトランジスタ特性の向上が実現できる。
【発明の効果】
【００３５】
以上説明したように、本発明の半導体装置では、半導体層の表面の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲している。このことによって、チャネル層全体に非常に大きな歪を発生させることができる。この歪をチャネル幅に沿った方向へは引っ張り歪、チャネル長に沿っ方向へは圧縮歪とすることにより、特にｐ型の電界効果型トランジスタにおいて、大きな移動度の増大を実現することができる。したがって、本発明によれば、半導体装置の高速化および低消費電力化を実現できる。
【００３６】
また、本発明では、電界効果型トランジスタのチャネル層の直下に埋め込み酸化膜を形成することができるので、チャネル層に大きな歪をかけると同時に、シリコン・オン・インシュレータ（ＳＯＩ）構造のトランジスタとすることができる。さらに、この時のチャネル層はエピタキシャル成長したシリコン層を用いることによってウェーハ面内で一様な厚さとすることができるので、ＳＯＩ膜厚のばらつきを少なくすることができる。したがって、移動度の向上による高速化および低消費電力化と同時に寄生容量の低下や放射線耐性の向上を実現し、なおかつ特性ばらつきの少ない半導体装置を実現することができる。
また、本発明の半導体装置の製造方法では、空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしているので、チャネル層自身は安定した構造になっており、その後の工程での湾曲構造の形成が容易であると共に湾曲構造の形状安定性に優れる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好ましい実施の形態について、図面を用いて詳細に説明する。
【００３８】
〔第１の実施の形態〕
図１から図３を用いて第１の実施の形態の半導体装置および半導体装置の製造方法について説明する。図１は、本発明の第１の実施の形態の半導体装置を示したものである。図１（ａ）は、本実施の形態の半導体装置の電界効果トランジスタのチャネル長方向に沿った断面を示したものである。本発明の半導体装置は、シリコン層１０１に、素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６が形成されている。さらにシリコン層１０１とゲート絶縁膜１１３の間にチャネル層１０６が設けられている。ここで言うチャネル層とは、電界効果トランジスタが動作する時に、このチャネル層内にチャネルができて電流が流れる、という意味であって、必ずしもこのチャネル層すべてがチャネルになるという意味ではない。さらに、このチャネル層１０６にはゲートサイドウォール１１６の下に当たる部分にソース・ドレインのエクステンション領域が形成されていてもよい。また、ソース・ドレイン形成領域１０７は、後述するソース・ドレイン形成用開口内にシリコンをシリコン層１０１に対してエピタキシャル成長させた領域で、この領域内にイオン注入を行なってソース・ドレイン領域される。したがって、ソース・ドレイン形成領域１０７は現実のソース・ドレイン領域とは必ずしも一致していない（他の実施の形態についても同様である）。
【００３９】
図１（ｂ）は、図１（ａ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見た断面図である。チャネル層１０６はその一部が、チャネル幅方向に沿って下に凸に湾曲している。これに伴い、ゲート絶縁膜１１３とチャネル層１０６の界面、ゲート絶縁膜１１３、ゲート電極１１５もチャネル層と同じようにその一部が湾曲した構造になっている。図１（ｂ）では、素子分離領域に近い端の部分が下に凸に湾曲しており、中央付近が平らになっているが、中央付近も下に凸に湾曲した構造となっていても良い。また、素子分離領域１１２の近くでは、チャネル層の下に空洞１０５ができているが、この空洞はソース・ドレインが形成される領域と同じ材料で埋まっていても良い。
【００４０】
図１に示す実施の形態では、チャネル層１０６がチャネル幅に沿った方向に湾曲しているために、チャネル層には非常に大きな歪が生じる。この歪はチャネル幅に沿った方向へは引っ張り歪、チャネル長に沿った方向へは圧縮歪となるため、特にｐ型の電界効果型トランジスタにおいて、大きな移動度の増大を実現することができる。
【００４１】
次に、図２を用いて、図１に示した本発明の第１の実施の形態の半導体装置の製造方法を説明する。まず、図２Ａ（ａ）に示すのは、本発明の半導体装置を製造するために使用する基板の断面図である。本発明で使用する基板は、シリコン層１０１とシリコン層１０３に、シリコンに対して選択的にエッチングされる材料からなる層（以下、選択腐食材料層）１０２が挟まれた構造を有する。ここで、シリコンに対して選択的にエッチングされる材料としては、例えばシリコン・ゲルマニウム、ゲルマニウム、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉｘＮｙ）等があげられる。シリコンに対して選択的にエッチングされる材料がシリコン・ゲルマニウムまたはゲルマニウムの場合には、化学気相成長（ＣＶＤ）法などを用いて、シリコン基板にシリコン・ゲルマニウムまたはゲルマニウムをエピタキシャル成長させた後に、さらにシリコンをエピタキシャル成長させることによって、図２Ａ（ａ）に示す基板を得ることができる。また、シリコンに対して選択的にエッチングされる材料がシリコン酸化膜（ＳｉＯ２）の場合には、シリコン・オン・インシュレータ（ＳＯＩ）基板を用いることができる。さらに、シリコンに対して選択的にエッチングされる材料がシリコン窒化膜（ＳｉｘＮｙ）の場合には、表面にシリコン窒化膜をＣＶＤ法などによって形成したシリコン基板と、表面がシリコンであるシリコン基板とを貼り合わせた後に、貼り合わせ法によってＳＯＩ基板を作成する場合と同様の方法で、貼り合わせた一方のシリコン基板を薄くすることによって、図２Ａ（ａ）の基板を得ることができる。
【００４２】
図２Ａ（ａ）の基板を用いて、通常の電界効果トランジスタと同様の製造方法によって、素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６を形成する。この時の断面図を示したのが、図２Ａ（ｂ）である。ここで、シリコン層１０３の表面は（１００）面であり、ゲート電極１１５は、［１１０］方向ないしそれと等価な方向に延在するように形成されている。したがって、ゲート電極１１５の延在方向と直交する図２Ａ（ｂ）の左右方向は［１１０］方向ないしそれと等価な方向である。また、シリコン層１０３にソース・ドレイン領域のエクステンション領域を形成する場合には、ゲート電極１１５の形成後、ゲートサイドウォール１１６の形成に先立ってイオン注入を行って形成すれば良い。
【００４３】
次に、図２Ａ（ｃ）に示すように、シリコン層１０３を選択腐食材料層１０２が露出するまでエッチングして、電界効果トランジスタのソース・ドレインが形成される領域にソース・ドレイン形成用開口１０４を開設する。この時のエッチングは、シリコンを選択的にエッチングするドライエッチングを用いることができる。また、ゲート電極が多結晶シリコンである場合には、ゲート電極の上にマスクとなるシリコン酸化膜をあらかじめ形成しておくことが望ましい。図２Ａ（ｃ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものが図２Ａ（ｃ’）である。
【００４４】
なお、上記エッチングにおいては、図３に示すように、ソース・ドレイン形成用開口１０４をエッチングにより開設するのに、シリコン層１０１が露出するまで、選択腐食材料層１０２を完全に除去しても良い。この場合は、図３に示すように、選択腐食材料層１０２は、ゲート電極１１５およびゲートサイドウォール１１６の下にのみ存在することになるが、以下の工程は、図２Ａ（ｃ）の構造の場合と同様に進めることができる。
【００４５】
図２Ａ（ｃ）または図３の構造が得られた後は、選択エッチングを用いて、選択腐食材料層１０２を除去する。選択エッチングとしては、ウェットエッチングを用いることができる。例えば、シリコンに対して選択的にエッチングされる材料がシリコン・ゲルマニウムまたはゲルマニウムであれば、アンモニア、過酸化水素水、水を適当な割合で混合したエッチング液（ＡＰＭ溶液）を用いることができる。また、シリコン酸化膜の場合にはフッ酸を、シリコン窒化膜の場合はリン酸の溶液を用いることができる。いずれの場合も、水と適当な割合で混合したり、適当な温度に加熱したりして用いることができる。また、例えば、素子分離領域やゲートサイドウォールにはシリコン酸化膜が用いられているので、ＡＰＭ溶液やフッ酸を用いると、素子分離領域やゲートサイドウォールがエッチングによって削られてしまう危険がある。この場合には、あらかじめ素子分離領域やゲートサイドウォールにシリコン窒化膜を用いて、シリコン酸化膜が直接エッチング液に触れないようにしておくと良い。
【００４６】
このように選択エッチングを用いて、選択腐食材料層１０２を除去すると図２Ｂ（ｄ）、（ｄ’）に示すような構造を得る。図２Ｂ（ｄ）はチャネル長方向に沿った断面、図２Ｂ（ｄ’）は図２Ｂ（ｄ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。図２Ｂ（ｄ）、（ｄ’）で示すように、ゲート電極の下のシリコン層１０３とシリコン層１０１の間には空洞１０５が形成される。
【００４７】
図２Ｂ（ｄ）、（ｄ’）に示す空洞１０５の上のシリコン層１０３の上にはゲート絶縁膜１１３を介してゲート電極１１５が形成されており、このゲート電極は図２Ｂ（ｄ’）のように、素子分離構造１１２の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではシリコン層１０３、ゲート絶縁膜１１３、ゲート電極１１５およびゲートサイドウォール１１６が自身の重量で下に下がり、シリコン層１０３下面の一部と空洞１０５の下のシリコン層１０１の表面とが、表面張力によって接着した状態となる。ここで、シリコン層１０３が自身の重量または表面張力のみでは下のシリコン層１０１と接着しない場合には、上から力を加えて接着させても良い。
【００４８】
このようにして空洞を挟んだ上下のシリコン層が接着した状態を示したのが図２Ｂ（ｅ）、（ｅ’）である。図２Ｂ（ｅ）はチャネル長方向に沿った断面、図２Ｂ（ｅ’）は図２Ｂ（ｄ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。図２Ｂ（ｄ’）のシリコン層１０３はチャネル幅方向に湾曲して歪がかかった状態のチャネル層１０６となる。さらに熱処理を加えることによって、チャネル層１０６と下のシリコン層１０１とは密着した状態となる。この時、図２Ｂ（ｅ）および図２Ｂ（ｅ’）に矢印で示したように、チャネル長の方向には圧縮歪、チャネル幅方向には引っ張り歪が生じる。
【００４９】
ここで、図２Ｂ（ｅ）、（ｅ’）において、どのくらいの大きさの歪が発生するか、歪の大きさを見積もってみる。例えば、最先端のＬＳＩにおける電界効果トランジスタの典型的な大きさとして、チャネル幅を１００ｎｍとする。この時、空洞の厚さを１０ｎｍとして、チャネル層１０６のチャネル幅方向の５０％すなわち５０ｎｍが下のシリコン層１０１と接着しているとする。この時、チャネル層１０６の湾曲部分をおおまかに直線で近似しても、チャネル層１０６には約４％の歪が発生している。これは、シリコンとゲルマニウムの格子定数の違いによって発生する歪の大きさに相当する。同じ条件で空洞の厚さを１５ｎｍとすれば、発生する歪は約８％となる。すなわち、本発明の方法によれば、プロセス歪の方法で発生できる歪は言うまでもなく、シリコン・ゲルマニウムやゲルマニウム上にシリコンをエピタキシャル成長させて発生させる場合よりも大きな歪を発生させることが可能である。
【００５０】
本発明の方法によって、ｐ型電界効果トランジスタの性能を向上させる場合、少なくとも２％の歪を発生させることが望ましい。これは、約５０％のゲルマニウム濃度のシリコン・ゲルマニウム上にシリコンをエピタキシャル成長させた場合にシリコンに発生する歪の大きさに相当する。この大きさの歪を発生させるには、チャネル幅が１００ｎｍの場合には空洞の厚さを５ｎｍとすれば良い。したがって、本発明の方法では、少なくともチャネル幅の約５％の厚さの空洞を形成して、チャネル層と下のシリコン層を接着させることが望ましい。
【００５１】
その後、シリコン層１０１に対してシリコンをエピタキシャル成長させて、エッチングによって開設したソース・ドレイン形成用開口をシリコンで埋め戻す。その後イオン注入等によってソース・ドレインを形成すると、図１に示したようなチャネル層の少なくとも一部が湾曲した構造の電界効果トランジスタが形成される。以上のようにして、チャネル層全体に非常に大きな歪を発生させることによって移動度を大幅に向上させた電界効果トランジスタを有する半導体装置を製造することができる。
【００５２】
なお、図１において、エピタキシャル成長によって埋め戻したソース・ドレイン形成領域１０７は、その表面が素子分離領域の表面と同じ平面上にあり、チャネル層よりもソース・ドレインが上にある、いわゆるせり上げ構造をしているが、エピタキシャル成長によってソース・ドレイン領域を埋め戻す際に、エピタキシャル成長の量を調整してせり上げ構造にしなくても良い。
【００５３】
さらに、本発明においては、ソース・ドレイン形成領域１０７をシリコン・ゲルマニウムまたはゲルマニウムにすることによって、シリコンとの格子定数の違いによる応力をかけて、チャネル層の歪をさらに大きくさせることもできる。
【００５４】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態を図４Ａと図４Ｂを用いて説明する。図４Ａと図４Ｂは、本発明の第２の実施の形態の半導体装置の構成とその製造方法を示したものである。第２の実施の形態においては、まず、図４Ａ（ａ）に示すように、表面付近に、シリコン層とシリコン酸化膜で挟まれた、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層を有する基板を用意する。この基板は、シリコン層１０１と１０３、シリコン酸化膜１０８、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層（以下、選択的腐食材料層）１０９からなる。ここで、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料としては、例えばシリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜（ＳｉｘＮｙ）等があげられる。
【００５５】
図４Ａ（ａ）に示す基板は、貼り合わせＳＯＩの製造方法を用いることによって形成することができる。この方法によれば、表面にシリコン酸化膜を形成したシリコン基板と、表面にシリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜のいずれかを形成したシリコン基板とを用意し、表面同士を張り合わせてから、貼り合わせ法によってＳＯＩ基板を作成する場合と同様の方法で、貼り合わせた一方のシリコン基板を薄くすることによって、図４Ａ（ａ）の基板を得ることができる。あるいは、選択的腐食材料層１０９がシリコン・ゲルマニウムまたはゲルマニウムの場合には、シリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）基板またはゲルマニウム・オン・インシュレータ（ＧＯＩ）基板を用意して、表面にシリコンをエピタキシャル成長させても良い。
【００５６】
上記基板に対して、通常の半導体プロセスを用いて、素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６を形成する。その後、第１の実施の形態と同様に、シリコン層１０３を選択的腐食材料層１０９が露出するまでエッチングしてソース・ドレイン形成用開口１０４を開設することによって、図４Ａ（ｂ）に示す構造を得る。
【００５７】
次に、選択エッチングを用いて、選択的腐食材料層１０９を除去する。選択エッチングとしては、ウェットエッチングを用いることができる。例えば、選択的腐食材料層１０９の材料がシリコン・ゲルマニウムまたはゲルマニウムであれば、アンモニア、過酸化水素水、水を適当な割合で混合したエッチング液（ＡＰＭ溶液）を用いることができる。また、選択的腐食材料層１０９の材料がシリコン窒化膜の場合はリン酸の溶液を用いることができる。いずれの場合も、水と適当な割合で混合したり、適当な温度に加熱したりして用いることができる。ただし、選択的腐食材料層１０９の材料がシリコン・ゲルマニウムまたはゲルマニウムであり、エッチング液としてＡＰＭ溶液を用いる場合には、シリコン酸化膜１０８もある程度エッチングされる可能性があるため、シリコン酸化膜１０８が全部エッチングされてしまわないように、あらかじめシリコン酸化膜１０８とシリコン・ゲルマニウムまたはゲルマニウム層の膜厚およびソース・ドレイン領域のエッチングにおけるエッチング量を調整しておくことが必要である。また、ＡＰＭ溶液を用いる場合に、素子分離領域やゲートサイドウォールがエッチングによって削られてしまわないように、あらかじめ素子分離領域やゲートサイドウォールにシリコン窒化膜を用いて、シリコン酸化膜が直接エッチング液に触れないようにしておくと良いことは第１の実施の形態と同様である。
【００５８】
以上のようにして、図４Ａ（ｃ）に示すように、シリコン層１０３とシリコン酸化膜１０８の間には空洞１０５が形成される。図４Ａ（ｃ’）は、図４Ａ（ｃ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。第１の実施の形態で説明したように、図４Ａ（ｃ）、（ｃ’）の空洞１０５の上のシリコン層１０３の上にはゲート絶縁膜１１３を介してゲート電極１１５が形成されており、このゲート電極は図４Ａ（ｃ’）のように、素子分離構造１１２の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではシリコン層１０３、ゲート絶縁膜１１３、ゲート電極１１５およびゲートサイドウォール１１６が自身の重量で下に下がり、シリコン層１０３下面の一部と空洞１０５の下のシリコン酸化膜１０８の表面とが、表面張力によって接着した状態となる。ここで、シリコン層１０３が自身の重量または表面張力のみでは下のシリコン酸化膜１０８と接着しない場合には、上から力を加えて接着させても良い。また、シリコン層１０３下面の一部とシリコン酸化膜１０８の表面とが接着した状態で熱処理を加えることによって、両者の結合をさらに強化させることができる。
【００５９】
図４Ａ（ｃ）、（ｃ’）のシリコン層１０３下面の一部とシリコン酸化膜１０８の表面とを接着させた後、シリコン層１０３に対して、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかをエピタキシャル成長させることによって、ソース・ドレイン形成領域１０７を形成して、図４Ｂに示すような構造を得る。図４Ｂ（ｄ）はチャネル長方向に沿った断面、図４Ｂ（ｄ’）は図４Ｂ（ｄ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。図４Ａ（ｃ）、（ｃ’）のシリコン層１０３はチャネル幅方向に湾曲して歪がかかった状態のチャネル層１０６となる。この時、チャネル長の方向には圧縮歪、チャネル幅方向には引っ張り歪が生じる。また、図４Ｂでは、シリコン酸化膜１０８の上にチャネル層が形成されており、ＳＯＩ構造の電界効果トランジスタとなっている。すなわち、本発明の第２の実施の形態では、チャネル層に大きな歪をかけると同時に、ＳＯＩ構造のトランジスタとすることができ、移動度の向上による高速化と同時に寄生容量の低下や放射線耐性の向上などトランジスタ特性を大きく向上させることができる。
【００６０】
さらに、本発明の第２の実施の形態においては、最初の基板として、ＳＧＯＩ基板またはＧＯＩ基板にシリコンをエピタキシャル成長させたものを用いることができる。エピタキシャル成長では、ウェーハ面内の膜厚の均一性を非常に精度良くコントロールすることができるので、本発明の第２実施の形態においても、シリコン層１０３およびチャネル層１０６の膜厚を精度良くコントロールできる。したがって、ＳＯＩトランジスタの、膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。
【００６１】
〔第３の実施の形態〕
本発明の第３の実施の形態を、図５を用いて説明する。図５は、本発明の第３の実施の形態の半導体装置の構成とその製造方法を示したものである。第３の実施の形態においては、第２の実施の形態と同じ構造の基板を用意して、第２の実施の形態と同じように素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６を形成する。その後、ソース・ドレイン形成用開口１０４を、エッチングによって開設するが、この時、シリコン酸化膜１０８の下のシリコン層１０１が露出するまでエッチングを行なうことによって、図５（ａ）に示す構造を得る。
【００６２】
次に、選択エッチングを用いて、選択的腐食材料層１０９を除去してシリコン層１０３の下に空洞を形成した後に、シリコン層１０３下面の一部とシリコン酸化膜１０８の表面とを接着させる。その後、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかをエピタキシャル成長させることによって、ソース・ドレイン形成用開口を埋め戻し、図５（ｂ）に示すような構造を得る。図５（ｂ）では、チャネル層の部分のみがＳＯＩ構造になっており、ソース・ドレイン領域はＳＯＩ構造になっていない。このような構造とすることにより、ソース・ドレインを厚く形成することができるので、第２の実施の形態よりも、ソース・ドレインの寄生抵抗を低減して、トランジスタをさらに高速化することができる。また、第２の実施の形態では、ソース・ドレイン用開口をエピタキシャル成長で埋め戻す際に、チャネル層をエピタキシャル成長のシードとしなければならないが、第３の実施の形態では、基板のシリコンがシードとなるので、エピタキシャル成長が容易となる効果もある。
第２、第３の実施の形態に用いられる基板は、図４Ａ（ａ）に示されるように、シリコン酸化膜１０８を有するものであったが、この層に代えてシリコン窒化膜を形成した基板を用いても良い。この場合には、上記の第２、第３の実施の形態の説明を両者を入れ替えたものとすれば良い。但し、選択的腐食材料層１０９にシリコン酸化膜を用いられた場合には、そのエッチング液としてはフッ酸が用いられる。
【００６３】
〔第４の実施の形態〕
図６を参照して本発明の第４の実施の形態について説明する。図６（ａ）は、本発明の第１の実施の形態において、選択腐食材料層を除去して、シリコン層１０３とシリコン層１０１の間に空洞１０５が形成された状態を示したものである。本発明の第４の実施の形態では、次に、図６（ｂ）に示すように、シリコン層１０３の下面および側面と、シリコン層１０１の上面に、シリコン酸化膜１１０を形成する。このシリコン酸化膜の形成方法は、熱酸化によるものであることが望ましい。
図６（ｂ）と等価な構成を得るための方法として、第２の実施の形態の図４Ａ（ｃ）において、シリコン層１０３とシリコン酸化膜１０８の間に空洞１０５が形成された状態から、熱酸化によりシリコン層１０３の下面および側面にシリコン酸化膜を形成する方法をとってもよい。
【００６４】
熱酸化膜形成後に、すでに第１の実施の形態で詳しく説明した方法と同様の方法を用いて、シリコン層１０３とシリコン層１０１とを表面のシリコン酸化膜１１０を介して接着させ、図６（ｃ）に示すような構造を得る。ここで、シリコン層１０３はチャネル幅方向に湾曲して歪がかかった状態のチャネル層１０６となる。さらに熱処理を加えることによって、チャネル層１０６と下のシリコン層１０１とはシリコン酸化膜１１０を介して密着した状態となる。この時、チャネル長の方向には圧縮歪、チャネル幅方向には引っ張り歪が生じる。
【００６５】
次に、シリコン酸化膜１１０のうち、チャネル層１０６の側面部分およびシリコン層１０１の表面部分でチャネル層１０６の下にない部分をエッチングによって除去する。ここで、チャネル層１０６の側面部分は、完全にシリコン酸化膜を除去する必要があるが、シリコン層１０１の表面のシリコン酸化膜は完全に除去しなくても良い。また、チャネル層の下のシリコン酸化膜はエッチングされないことが必要である。このエッチングの方法は、特に限定しないが、ドライエッチングとウェットエッチングを組み合わせる方法がより望ましい。
【００６６】
次に、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかをエピタキシャル成長させることによって、ソース・ドレイン形成領域１０７を形成し、図６（ｄ）に示す構造の電界効果トランジスタを得る。図６（ｄ）の構造では、ＳＯＩ構造の電界効果トランジスタとなっている。すなわち、本発明の第４の実施の形態では、ＳＯＩ基板やＳＧＯＩ基板など、あらかじめ埋め込み酸化膜を形成してある基板を用いなくても、ＳＯＩ構造のトランジスタを形成することができる。したがって、チャネル層に大きな歪がかかったＳＯＩ構造のトランジスタを形成することが可能となり、移動度の向上による高速化と同時に寄生容量の低下や放射線耐性の向上などトランジスタ特性を大きく向上させた半導体装置を実現することができる。また、図６（ｄ）の構造では、チャネル層を湾曲させて下のシリコン層と接着させる際に、接着面にシリコン酸化膜が形成されているので、接着面のダングリングボンド等の欠陥が減少して、リーク電流が少なくなる等のトランジスタ特性の向上が実現できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態を示す断面図。
【図２Ａ】本発明の第１の実施の形態の製造方法を示す工程順の断面図（その１）。
【図２Ｂ】本発明の第１の実施の形態の製造方法を示す工程順の断面図（その２）。
【図３】本発明の第１の実施の形態の製造方法の変更例を示す断面図。
【図４Ａ】本発明の第２の実施の形態の製造方法を示す工程順の断面図（その１）。
【図４Ｂ】本発明の第２の実施の形態の製造方法を示す工程順の断面図（その２）。
【図５】本発明の第３の実施の形態の製造方法を示す工程順の断面図。
【図６】本発明の第４の実施の形態の製造方法を示す工程順の断面図。
【図７】プロセス歪を加える第１の従来例を示す断面図。
【図８】プロセス歪を加える第２の従来例を示す断面図。
【符号の説明】
【００６８】
１１  シリコン基板
１２、１１２  素子分離領域
１３、１１３  ゲート絶縁膜
１４  ソース・ドレイン領域
１５、１１５  ゲート電極
１６、１１６  ゲートサイドウォール
１７  シリコン窒化膜
１８  シリコン・ゲルマニウムのソース・ドレイン領域
１０１、１０３  シリコン層
１０２  シリコンに対して選択的にエッチングされる材料からなる層（選択腐食材料層）
１０４  ソース・ドレイン形成用開口
１０５  空洞
１０６  チャネル層
１０７  ソース・ドレイン形成領域
１０８、１１０  シリコン酸化膜
１０９  シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層（選択的腐食材料層）
【図１】
2008053403.tif 000003
【図２Ａ】
2008053403.tif 000004
【図２Ｂ】
2008053403.tif 000005
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
2008053403.tif 000009
【図６】
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【図７】
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【図８】
2008053403.tif 000012