(57)【要約】【課題】チャージポンプ回路動作による低消費電力のデジタル／アナログ変換装置を用いて階調表示のための表示電圧を発生する表示装置を提供する。【解決手段】表示装置２００は、行列状に配置された複数の画素回路２２５を含む表示パネル部２２０を備える。各画素回路２２５は、対応のデータ線ＤＬによって伝達される電圧に応じた表示を行なうように構成される。各データ線ＤＬに対応して設けられた階調電圧発生回路２８０は、パルス数制御回路２９０と、チャージポンプ回路２９５とを有する。パルス数制御回路２９０は、表示データＳＩＧのデータビットＤ０〜Ｄ３に応じた個数のパルスＣＰ＃をチャージポンプ回路２９５へ入力する。チャージポンプ回路２９５は、パルス数制御回路２９０によって入力されたパルスＣＰ＃の入力の各々に応答して、データ線ＤＬと接続された出力ノードＮｏの電圧を段階的に変化させる。【選択図】図１７
2008125090.tif 000002
【特許請求の範囲】
【請求項１】
重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、
各々が、供給された電圧に応じた表示を行なうように構成された複数の画素回路と、
前記複数の画素回路を選択するための選択線と、
前記複数の画素回路と接続されたデータ線と、
前記表示データに応じたアナログ電圧である階調電圧を前記データ線へ供給するための階調電圧発生回路とを備え、
前記階調電圧発生回路は、
初期レベルから所定レベルへ変化する第１の遷移エッジおよび前記所定レベルから前記初期レベルへ復帰する第２の遷移エッジを含むパルスを、前記表示データに応じた個数だけ第１のノードへ与えるパルス数制御回路と、
前記第１のノードへ１個の前記パルスが与えられるたびに、前記データ線と接続された出力ノードの電圧を段階的に変化させるチャージポンプ回路とを含む、表示装置。
【請求項２】
前記チャージポンプ回路は、前記パルスによる前記第１のノードの電圧変動を容量結合によって伝達するためのポンプ容量を含み、
前記ポンプ容量は、前記データ線の寄生容量と同様の構造を有するように形成される、請求項１記載の表示装置。
【請求項３】
前記画素回路の各々は、前記選択線の状態に応じて前記データ線に接続される画素ノードと共通電極との間に接続された液晶素子を含み、
前記データ線が設けられる第１の金属配線層と前記共通電極が形成される層との間には、第１の絶縁層および前記液晶素子が形成される液晶層が積層されて設けられ、
前記選択線が設けられる第２の金属配線層と前記第１の金属配線層との間には、第２の絶縁層が存在し、
前記ポンプ容量は、
前記第１の金属配線層に設けられた第１および第２の電極と、
前記共通電極と同一層において、前記液晶層および前記第１の絶縁層を挟んで前記第１の電極と対向するように形成された第１のダミー電極と、
前記第２の金属配線層において、前記第２の絶縁層を挟んで前記第１の電極と対向するように形成された第２のダミー電極と、
前記液晶層および前記第１の絶縁層に設けられたスルーホールに形成された、前記第１のダミー電極および前記第２の電極間を電気的に接続するための第１のコンタクト部と、
前記第２の絶縁層に設けられたスルーホールに形成された、前記第２のダミー電極および前記第２の電極間を電気的に接続するための第２のコンタクト部とを含み、
前記ポンプ容量の容量値は、前記第１および第２の電極間の合成容量値で与えられる、請求項２記載の表示装置。
【請求項４】
前記画素回路の各々は、前記選択線の状態に応じて前記データ線に接続される画素ノードと共通電極との間に接続された液晶素子を含み、
前記データ線が設けられる第１の金属配線層と前記共通電極が形成される層との間には、第１の絶縁層および前記液晶素子が形成される液晶層が積層されて設けられ、
前記選択線が設けられる第２の金属配線層と前記第１の金属配線層との間には、第２の絶縁層が存在し、
前記ポンプ容量は、
前記第１の金属配線層に設けられた第１および第２の電極と、
前記共通電極と同一層において、前記液晶層および前記第１の絶縁層を挟んで前記第１および第２の電極の両方と対向するように形成された第１のダミー電極と、
前記第２の金属配線層において、前記第２の絶縁層を挟んで前記第１の電極と対向するように形成された第２のダミー電極と、
前記第２のダミー電極を電気的にフローティング状態にするための絶縁膜と、
前記第２の絶縁層に設けられたスルーホールに形成された、前記第２のダミー電極および前記第２の電極間を電気的に接続するためのコンタクト部とを含み、
前記ポンプ容量の容量値は、前記第１および第２の電極間の合成容量値で与えられる、請求項２記載の表示装置。
【請求項５】
前記画素回路は、
供給された電流に応じた輝度を発する電流駆動型発光素子と、
前記データ線から供給された前記階調電圧に応じた電流を前記電流駆動型発光素子へ供給する電流駆動部とを含む、請求項１記載の表示装置。
【請求項６】
重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、
各々が、供給された電圧に応じた表示を行なうように構成された複数の画素回路と、
前記複数の画素回路と接続されたデータ線と、
前記表示データに応じたアナログ電圧である階調電圧を前記データ線へ供給するための階調電圧発生回路とを備え、
前記階調電圧発生回路は、
初期レベルから所定レベルへ変化する第１の遷移エッジおよび前記所定レベルから前記初期レベルへ復帰する第２の遷移エッジを含むパルスを連続的に受けて、前記ｎビットのうちの特定ビットに応じて、前記パルスおよび前記パルスを反転した反転パルスの一方を出力するパルス制御部と、
前記パルス制御部から出力された、前記パルスおよび前記反転パルスの前記一方を受けて、前記表示データに応じた個数の前記パルスまたは前記反転パルスを第１のノードへ伝達するパルス数制御回路と、
前記第１のノードへ伝達された前記パルスの各々に応答して、前記データ線と接続された第１の出力ノードの電圧を段階的に上昇させる第１のチャージポンプ回路と、
前記第１のノードへ伝達された前記反転パルスの各々に応答して、前記データ線と接続された第２の出力ノードの電圧を段階的に降下させる第２のチャージポンプ回路とを含む、表示装置。
【請求項７】
前記階調電圧の生成前に、前記階調電圧の最高レベルおよび最低レベルの中間電圧へ前記データ線をプリチャージするプリチャージ回路をさらに備える、請求項６記載の表示装置。
【請求項８】
前記階調電圧の生成前に、前記特定ビットに応じて、前記前記階調電圧の最高レベルおよび最低レベルの一方へ前記データ線をプリチャージするプリチャージ回路をさらに備える、請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータをアナログ電圧に変換するデジタル／アナログ変換装置が発生したアナログ電圧によって階調表示を行なう表示装置に関する。
【背景技術】
【０００２】
デジタルデータをアナログ信号に変換するデジタル／アナログ変換装置が一般的に用いられている。このようなデジタル／アナログ変換装置は、たとえば、各画素に液晶表示素子等の電圧駆動型発光素子や自発光型の電流駆動型発光素子を備えた表示装置において、階調表示を実行するためのアナログ電圧（以下、「階調電圧」とも称する）を生成するために用いられる。
【０００３】
このような表示装置においては、階調電圧を、各画素における最大輝度（白）および最小輝度（黒）の中間レベルに設定することによって、階調表示を実行することができる。すなわち、階調電圧は、ｎビット（ｎ：自然数）のデジタルデータに応じて２n段階に設定され、各画素へ伝達される。
【０００４】
一般的なデジタル／アナログ変換装置としては、はしご型に接続された複数の抵抗素子によって構成されるタイプが知られている（たとえば非特許文献１）。しかしながら、このようなはしご型のデジタル／アナログ変換装置では、直流電流が定常的に流れるので、消費電流が大きくなるという問題点がある。
【０００５】
このため、チャージポンプ回路を用いて、容量素子による充放電によって、階段状に出力電圧を変化させるデジタル／アナログ変換装置が、たとえば、特許文献１に開示されている。
【０００６】
特許文献１に示されたチャージポンプ回路を用いたデジタル／アナログ変換装置は、内部に定常的な直流電流が発生しないので消費電力を小さくすることができる。
【特許文献１】特開２００２−１１１４９９号公報（第７，８図、第９〜１１頁）
【非特許文献１】白土義男著，「図解  アナログＩＣのすべて」，第１版，東京電気大学出版局，１９８６年１１月，ｐ．２５８〜２６０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示されたチャージポンプ回路を用いたデジタル／アナログ変換装置は、その図８に示されるように、出力電圧Ｖｏｕｔのレベルに依存して、出力電圧の変化量が異なってくる。具体的には、出力電圧Ｖｏｕｔが高くなるに従って、１個のパルス入力当りの電圧変化量が徐々に飽和してくる。
【０００８】
このため、等間隔で出力電圧Ｖｏｕｔを設定したい場合には、出力電圧Ｖｏｕｔのレベルに応じてチャージポンプ回路への入力クロック数を制御する必要が生じることが予想されるので、回路構成の複雑化が懸念される。この問題点は、表示装置における階調電圧発生用に当該デジタル／アナログ変換を使用した場合に顕著になることが予想される。
【０００９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、チャージポンプ回路動作による低消費電力のデジタル／アナログ変換装置において、入力パルス数に応じて出力されるアナログ電圧を等間隔に設定するための構成および、そのようなデジタル／アナログ変換装置を備えた表示装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に従う表示装置は、重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、各々が、供給された電圧に応じた表示を行なうように構成された複数の画素回路と、複数の画素回路を選択するための選択線と、複数の画素回路と接続されたデータ線と、表示データに応じたアナログ電圧である階調電圧をデータ線へ供給するための階調電圧発生回路とを備え、階調電圧発生回路は、初期レベルから所定レベルへ変化する第１の遷移エッジおよび所定レベルから初期レベルへ復帰する第２の遷移エッジを含むパルスを、表示データに応じた個数だけ第１のノードへ与えるパルス数制御回路と、第１のノードへ１個のパルスが与えられるたびに、データ線と接続された出力ノードの電圧を段階的に変化させるチャージポンプ回路とを含む。
【００１１】
この発明の他の構成に従う表示装置は、重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、各々が、供給された電圧に応じた表示を行なうように構成された複数の画素回路と、複数の画素回路と接続されたデータ線と、表示データに応じたアナログ電圧である階調電圧をデータ線へ供給するための階調電圧発生回路とを備え、階調電圧発生回路は、初期レベルから所定レベルへ変化する第１の遷移エッジおよび所定レベルから初期レベルへ復帰する第２の遷移エッジを含むパルスを連続的に受けて、ｎビットのうちの特定ビットに応じて、パルスおよびパルスを反転した反転パルスの一方を出力するパルス制御部と、パルス制御から出力された、パルスおよび反転パルスの一方を受けて、表示データに応じた個数のパルスまたは反転パルスを第１のノードへ伝達するパルス数制御回路と、第１のノードへ伝達されたパルスの各々に応答して、データ線と接続された第１の出力ノードの電圧を段階的に上昇させる第１のチャージポンプ回路と、第１のノードへ伝達された反転パルスの各々に応答して、データ線と接続された第２の出力ノードの電圧を段階的に降下させる第２のチャージポンプ回路とを含む。
【発明の効果】
【００１２】
本発明に従う表示装置は、チャージポンプ回路を用いて、重み付けされた複数ビットの表示データに応じて段階的に設定された階調表示のためのアナログ電圧を、低消費電力で発生することができる。
【００１３】
さらに、表示装置において、上昇型チャージポンプ回路および降下型チャージポンプ回路を選択的に動作させて、階調表示のためのアナログ電圧を発生するので、上昇型のチャージポンプ回路および降下型のチャージポンプ回路の一方のみを用いる構成と比較して、階調電圧の生成を高速化することができる。
【発明を実施するための最良の形態】
【００１４】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下において同一符号は同一または相当部分を示すものとする。
【００１５】
［実施の形態１］
図１は、本発明の実施の形態１に従うデジタル／アナログ変換装置１０の構成を示す回路図である。
【００１６】
図１を参照して、実施の形態１に従うデジタル／アナログ変換装置１０は、パルス数制御回路２０と、チャージポンプ回路３０と、プリチャージ回路として機能するプリチャージスイッチ５１〜５３とを備える。デジタル／アナログ変換装置１０は、出力容量５が接続された出力ノードＮｏへ、入力デジタルデータに応じたアナログ電圧ＶＮｏを生成する。
【００１７】
以下、本発明の実施の形態においては、入力デジタルデータが４ビットである場合、すなわち、データビットＤ０を最下位桁（ＬＳＢ）としデータビットＤ３を最上位桁（ＭＳＢ）とする、重み付けされたデータビットＤ０〜Ｄ３によって入力デジタルデータが構成される場合について代表的に説明する。
【００１８】
なお、入力デジタルデータのビット数は、このような場合に限定されず、以下の説明で明らかになるように、任意のビット数のデジタルデータに対応して、本発明に従うデジタル／アナログ変換装置を構成することが可能である。
【００１９】
パルス数制御回路２０は、スイッチ回路を構成するスイッチ２２〜２５と、スイッチ制御回路２７とを含む。スイッチ２２〜２５は、パルスＣＰが連続的に供給されるノード２１とノードＮ１との間に並列に接続される。
【００２０】
スイッチ制御回路２７は、データビットＤ０〜Ｄ３に応じて、スイッチ２２〜２５のオン期間をそれぞれが制御する制御信号Ｄ０Ｃ〜Ｄ３Ｃを生成する。
【００２１】
スイッチ２２は、制御信号Ｄ０Ｃが論理ハイレベル（以下、単に「Ｈレベル」と称する）のときにオンし、制御信号Ｄ０Ｃが論理ローレベル（以下、単に「Ｌレベル」とも称する）のときにオフする。同様に、スイッチ２３〜２５は、制御信号Ｄ１Ｃ〜Ｄ３Ｃにそれぞれ応答してオンまたはオフする。スイッチ２２〜２５の各々は、オン時に、ノード２１からノードＮ１へパルスＣＰを伝達する。
【００２２】
チャージポンプ回路３０は、ノードＮ１およびＮ２の間に接続されたポンプ容量３２と、ノードＮ２および出力ノードＮｏの間に接続されたスイッチ素子３４と、所定電圧ＶＲが供給される電源ノードＮＲおよびノードＮ２の間に設けられたバイアス回路４０とを含む。
【００２３】
スイッチ素子３４は、たとえば、ｐ型トランジスタ、ｎ型トランジスタまたは、並列接続された両者の組によって構成され、制御信号φ１に応答してオン・オフする。バイアス回路４０は、電源ノードＮＲおよびノードＮ２の間に接続されたｎ型トランジスタ４１を有する。ｎ型トランジスタ４１のゲートは、出力ノードＮｏと接続される。
【００２４】
プリチャージスイッチ５１、５２および５３は、ノードＮ１，Ｎ２および出力ノードＮｏおよび所定の低電圧ＶＤＬが供給される電源ノードＮＬの間に接続される。プリチャージスイッチ５１〜５３の各々は、プリチャージ信号φｐに応答してオン・オフする。ここで、低電圧ＶＤＬは、たとえば、入力デジタルデータに応じて生成される出力電圧ＶＮｏの制御範囲の最低レベルに相当するものとする。所定電圧ＶＲは、少なくとも低電圧ＶＤＬよりも高い電圧である。
【００２５】
出力ノードＮｏは、所定電圧Ｖｓｓ（代表的には接地電圧）との間に接続された出力容量５を有する。なお、以下においては、ポンプ容量３２の容量値をＣｐと、出力容量５の容量値をＣｏとする。
【００２６】
まず、パルス数制御回路２０の動作について説明する。
図２は、図１に示されたスイッチ制御回路２７の構成を示す回路図である。
【００２７】
図２を参照して、スイッチ制御回路２７は、制御信号Ｄ０Ｃ〜Ｄ３Ｃをそれぞれ生成する論理ゲート２８ａ〜２８ｄを有する。論理ゲート２８ａは、制御信号Ｃ０およびデータビットＤ０のＡＮＤ論理演算結果を制御信号Ｄ０Ｃとして生成し、論理ゲート２８ｂは、制御信号Ｃ１およびデータビットＤ１のＡＮＤ論理演算結果を制御信号Ｄ１Ｃとして生成する。同様に、論理ゲート２８ｃは、制御信号Ｃ２およびデータビットＤ２のＡＮＤ論理演算結果を制御信号Ｄ２Ｃとして生成し、論理ゲート２８ｄは、制御信号Ｃ３およびデータビットＤ３のＡＮＤ論理演算結果を制御信号Ｄ３Ｃとして生成する。
【００２８】
図３は、パルス数制御回路２０の動作を説明する動作波形図である。
図３を参照して、図１に示したノード２１へは、ＬレベルからＨレベルへの遷移エッジ（立上がりエッジ）および、ＨレベルからＬレベルへの遷移エッジ（立下がりエッジ）を含むパルスＣＰが連続的に供給される。一例として、１周期Ｔには、デジタル信号のビット数ｎに対応して（２n−１）個（図３では１５個）のパルスＣＰが含まれる。
【００２９】
各周期Ｔにおいて、最下位桁のデータビットＤ０に対応する制御信号Ｃ０は、１個のパルスＣＰを含む時刻ｔａ〜ｔｂの間Ｈレベルに設定され、それ以外の期間ではＬレベルに設定される。同様に、制御信号Ｃ１は、Ｈレベル期間に２個のパルスＣＰを含むように、時刻ｔｂ〜ｔｃの間Ｈレベルに設定され、その他の期間Ｌレベルに設定され、制御信号Ｃ２は、Ｈレベル期間に４個のパルスＣＰを含むように、時刻ｔｃ〜ｔｄの間Ｈレベルに設定される。また、最上位桁のデータビットＤ３に対応する制御信号Ｃ３は、Ｈレベル期間に８個のパルスＣＰを含むように、時刻ｔｄ〜ｔｅの間Ｈレベルに設定される。
【００３０】
このように、１周期Ｔの間、各パルスＣＰがノード２１に伝達されるタイミングにおいて、制御信号Ｃ０〜Ｃ３のうち１つがＨレベルに設定され、残りはＬレベルに設定されている。また、制御信号Ｃ０〜Ｃ３のＨレベル期間は、ビット重み付けに従った２の累乗比、すなわち、１：２：４：８に設定される。
【００３１】
したがって、図１に示したパルス数制御回路２０は、時刻ｔａ〜ｔｂ間、ｔｂ〜ｔｃ間、ｔｃ〜ｔｄ間およびｔｄ〜ｔｅ間のそれぞれにおいて、データビットＤ０〜Ｄ３が“０”である場合には、パルスＣＰをノードＮ１へ伝達しない一方で、対応のデータビットＤ０〜Ｄ３が“１”である場合には、制御信号Ｃ０〜Ｃ３のＨレベル期間にそれぞれ応じた個数のパルスＣＰをノードＮ１に伝達する。
【００３２】
この結果、１周期Ｔにおいて、パルス数制御回路２０によって、ノード２１からノードＮ１へ伝達されるパルスＣＰの数は、“Ｄ０＋２・Ｄ１＋４・Ｄ２＋８・Ｄ３”に設定される。
【００３３】
次に、デジタル／アナログ変換装置１０の動作について図４を用いて説明する。
図４を参照して出力電圧ＶＮｏの出力動作前において、プリチャージ信号φｐが所定期間（時刻ｔ０〜ｔ１間）Ｈレベルに設定されて、ノードＮ１，Ｎ２および出力ノードＮｏの各々は、低電圧ＶＤＬにプリチャージされる。この結果、ノードＮ１の電圧ＶＮ１、ノードＮ２の電圧ＶＮ２および出力ノードＮｏの出力電圧ＶＮｏは、ＶＮ１＝ＶＮ２＝ＶＮｏ＝ＶＤＬに設定される。以下、各ノード等の電圧は、低電圧ＶＤＬに対する電圧（すなわち、ＶＤＬ＝０（Ｖ））として示すものとする。
【００３４】
１つ目のパルスＣＰの伝達により、ノードＮ１の電圧ＶＮ１は、時刻ｔ３〜ｔ５の間低電圧ＶＤＬからＶ１上昇する。一方、スイッチ素子３４がノードＮ１へパルスＣＰの立上がりエッジが伝達されたタイミング（時刻ｔ３）でオンし、かつ、立下がりエッジが伝達されたタイミング（時刻ｔ５）でオフするように、時刻ｔ２〜ｔ４の期間において、制御信号φ１がＨレベルに設定される。スイッチ素子３４は、制御信号φ１のＨレベル期間にオンし、Ｌレベル期間にオフする。
【００３５】
時刻ｔ３において、電圧ＶＮ１の上昇分Ｖ１は、ポンプ容量３２を介した容量結合によって、スイッチ素子３４によって接続されたノードＮ２および出力ノードＮｏに伝達される。この結果、電圧ＶＮ２およびＶＮｏは各々Ｖ２だけ上昇する。ここで、電圧上昇分Ｖ２は（１）式で示される。
【００３６】
Ｖ２＝Ｖ１・Ｃｐ／（Ｃｐ＋Ｃｏ）…（１）
時刻ｔ４に制御信号φ１がＬレベルに設定されてスイッチ素子３４がオフされ、さらに、時刻ｔ５においてパルスＣＰの立下がりエッジがノードＮ１に伝達されることにより、電圧ＶＮ１はＶ１低下する。これに応じて、電圧ＶＮ２は容量結合によってＶ１下降するが、スイッチ素子３４がオフされているので、出力電圧ＶＮｏはＶ２に維持される。
【００３７】
電圧ＶＮ２の低下に応答して、バイアス回路４０を構成するｎ型トランジスタ４１が導通する。ここで、所定電圧ＶＲをｎ型トランジスタ４１が飽和領域で動作するように設定することにより、ｎ型トランジスタ４１はソースフォロワモードで動作する。これにより、ｎ型トランジスタ４１のゲート電圧（すなわち出力電圧ＶＮｏ）がＶ２であるので、バイアス回路４０によって、ノードＮ２の電圧ＶＮ２は、“Ｖ２−ＶＴＮ”まで復帰する。ここで、ＶＴＮはｎ型トランジスタ４１のしきい値電圧である。このように、バイアス回路４０は、出力ノードＮｏの電圧ＶＮｏの変化に応じて、ノードＮ２の電圧ＶＮ２を同じ極性で変化させる。
【００３８】
時刻ｔ７〜ｔ９に次のパルスＣＰがノードＮ１へ伝達される。制御信号φ１は、立上がりエッジ（時刻ｔ７）を含み、かつ、立下がりエッジ（時刻ｔ９）を含まない、時刻ｔ６〜ｔ８間において再びＨレベルへ設定される。
【００３９】
時刻ｔ６以前では、ノードＮ２の電圧ＶＮ２＝Ｖ２−ＶＴＮであり、かつ、出力電圧ＶＮｏ＝Ｖ２であるので、時刻ｔ６でのスイッチ素子３４のターンオンに応答して、電位の高い出力ノードＮｏからノードＮ２側にＡＣ電流が流れる。この結果、電圧ＶＮ２がＶＡだけ上昇する一方で、出力電圧ＶＮｏがＶＢだけ下降して、ＶＮ２＝ＶＮｏとなる。電圧変化量ＶＡおよびＶＢは、容量値ＣｐおよびＣｏによって決定される。
【００４０】
図５は、図４での時刻ｔ６前後におけるチャージポンプ回路の内部状態、具体的には、ノードＮ２および出力ノードＮｏの状態を示す回路図である。
【００４１】
図５を参照して、時刻ｔ６においてスイッチ素子３４が制御信号φ１に応答してオンすると、ノードＮ２および出力ノードＮｏは同電圧ＶＸとなる。スイッチ素子３４のターンオン前後で、他の部分との電荷授受は発生しないので電荷保存則が成立し、電圧ＶＸは下記（２）式で示される。
【００４２】
Ｃｐ・（Ｖ２−ＶＴＮ）＋Ｃｏ・Ｖ２＝（Ｃｐ＋Ｃｏ）・ＶＸ…（２）
（２）式から、電圧ＶＸは下記（３）式で与えられる。
【００４３】
ＶＸ＝（Ｃｐ・Ｖ２＋Ｃｏ・Ｖ２−Ｃｐ・ＶＴＮ）／（Ｃｐ＋Ｃｏ）
＝Ｖ２−Ｃｐ・ＶＴＮ／（Ｃｐ＋Ｃｏ）…（３）
これより、図４に示される出力ノードＮｏの電圧降下量ＶＢは下記（４）式で示される。
【００４４】
ＶＢ＝Ｃｐ・ＶＴＮ／（Ｃｐ＋Ｃｏ）…（４）
時刻ｔ７〜ｔ９での次のパルスＣＰの伝達に応答して同様のチャージポンプが実行されることにより、第２回目のチャージポンプ動作終了時における出力電圧ＶＮｏ＝２・Ｖ２−ＶＢとなる。さらに、時刻ｔ１１〜ｔ１３に、３つ目のパルスＣＰがノードＮ１に伝達されると、同様のチャージポンプ動作によって、第３回目のチャージポンプ動作終了時には、出力電圧ＶＮｏ＝３・Ｖ２−２・ＶＢとなる。
【００４５】
このように、出力電圧ＶＮｏは、パルス数制御回路２０によってノードＮ１へ伝達されたパルスＣＰの個数ｍ（ｍ：自然数）に応答して、下記（５）式に設定される。
【００４６】
ＶＮｏ＝ｍ・Ｖ２−（ｍ−１）・ＶＢ…（５）
したがって、パルスＣＰ１個当りの出力ノードＮｏの電圧変化量ΔＶは、ΔＶ＝Ｖ２−ＶＢであり、出力電圧ＶＮｏのレベルに依存しない一定値となる。
【００４７】
以上説明したように、実施の形態１に従うデジタル／アナログ変換装置１０では、デジタルデータに応じて設定されるチャージポンプ回路３０への伝達パルス数に比例した出力電圧ＶＮｏを得ることができる。これにより、低消費電力かつ単純な回路構成のデジタル／アナログ変換装置によって、等間隔かつ段階的に設定されたアナログ電圧を得ることができる。
【００４８】
［実施の形態１の変形例］
図６は、実施の形態１の変形例に従うデジタル／アナログ変換装置１１の構成を示す回路図である。
【００４９】
図６を参照して、実施の形態１の変形例に従うデジタル／アナログ変換装置１１は、図１に示した実施の形態１に従うデジタル／アナログ変換装置１０と比較して、パルス数制御回路２０に代えてパルス数制御回路２０♯を備える点で異なる。その他の部分の構成は実施の形態１に従うデジタル／アナログ変換装置１０と同様であるので詳細な説明は繰返さない。
【００５０】
パルス数制御回路２０♯は、図１に示したパルス数制御回路２０と比較して、スイッチ制御回路２７に代えてスイッチ制御回路２７♯を含む点と、ノード２１およびノードＮ１の間に、スイッチ２２〜２５とそれぞれ直列に接続されるスイッチ２２♯〜２５♯をさらに含む点とで異なる。
【００５１】
スイッチ制御回路２７♯は、図３に示した制御信号Ｃ０〜Ｃ３をスイッチ２２〜２５へそれぞれ伝達し、スイッチ２２〜２５は、制御信号Ｃ０〜Ｃ３にそれぞれ応答してオン・オフする。
【００５２】
スイッチ２２♯〜２５♯は、データビットＤ０〜Ｄ３のレベルに応答してオンオフする。具体的には、スイッチ２２♯〜２５♯の各々は、対応のデータビットＤ０〜Ｄ３が“１”のときにオンし、“０”のときにオフする。
【００５３】
したがって、図６に示したパルス数制御回路２０♯の構成によっても、パルス数制御回路２０と同様に、データビットＤ０〜Ｄ３に応じた個数のパルスＣＰをノード２１からノードＮ１へ伝達して、チャージポンプ回路３０へ入力することができる。
【００５４】
この結果、実施の形態１に従う構成と同様に、低消費電力かつ単純な回路構成のデジタル／アナログ変換装置によって、等間隔かつ段階的に設定されたアナログ電圧を得ることができる。
【００５５】
［実施の形態２］
実施の形態１およびその変形例に従うデジタル／アナログ変換装置の出力電圧ＶＮｏは、上記（４）式に示したように、容量値Ｃｐ，Ｃｏおよびしきい値電圧ＶＴＮの項を含む。通常、容量値Ｃｐ，Ｃｏの温度依存性は小さく、かつ（４）式中においてＣｐ／（Ｃｐ＋Ｃｏ）の項中で相殺される。一方、しきい値電圧ＶＴＮは温度依存性が比較的大きいため、デジタル／アナログ変換装置の動作温度が上昇すれば、これに応じて出力電圧ＶＮｏが変動してしまう。実施の形態２においては、このような問題点を解決するための構成を説明する。
【００５６】
図７は、本発明の実施の形態２に従うデジタル／アナログ変換装置１２の構成を示す回路図である。
【００５７】
図７を参照して、実施の形態２に従うデジタル／アナログ変換装置１２は、図１に示したデジタル／アナログ変換装置１０と比較して、チャージポンプ回路３０に代えてチャージポンプ回路１３０を備える点で異なる。チャージポンプ回路１３０は、チャージポンプ回路３０と比較して、バイアス回路４０に代えてバイアス回路１４０を含む点で異なる。
【００５８】
バイアス回路１４０は、ｎ型トランジスタ４１に加えて、電流制限素子４２およびｐ型トランジスタ４３をさらに有する。電流制限素子４２およびｐ型トランジスタ４３は、それぞれが異なる電圧の供給を受ける電源ノード間に直列に接続される。図７では、電流制限素子４２およびｐ型トランジスタ４３は、電源ノードＮＲおよび接地ノードの間に接続されているが、以下に述べる所定の動作が可能であれば、他の電圧が供給される電源ノード間に接続することもできる。
【００５９】
ｐ型トランジスタ４３のゲートは出力ノードＮｏと接続され、電流制限素子４２およびｐ型トランジスタ４３の接続ノードに相当するノードＮ３は、ｎ型トランジスタ４１のゲートと接続される。
【００６０】
デジタル／アナログ変換装置１２のその他の部分の構成は、図１に示したデジタル／アナログ変換装置１０と同様であるので詳細な説明は繰返さない。
【００６１】
電流制限素子４２は、代表的には抵抗素子で構成され、当該抵抗素子の抵抗値をｐ型トランジスタ４３の導通抵抗値より十分高く設定することにより、消費電力をほとんど増大させることなく、ノードＮ３の電圧ＶＮ３を下記（６）式に設定することができる。
【００６２】
Ｖ３＝ＶＮｏ＋｜ＶＴＰ｜…（６）
ここで、｜ＶＴＰ｜は、ｐ型トランジスタ４３のしきい値電圧の絶対値である。この結果、ｎ型トランジスタ４１のゲートには、出力電圧ＶＮｏよりも｜ＶＴＰ｜だけ高い電圧が入力されることになる。これにより、上記（２）式における（Ｖ２−ＶＴＮ）の項は、（Ｖ２−ＶＴＮ＋｜ＶＴＰ｜）に置き換えられる。この結果、（４）式に示した電圧ＶＢは、実施の形態２に従うデジタル／アナログ変換装置においては下記（７）式で示される。
【００６３】
ＶＢ＝Ｃｐ・（ＶＴＮ−｜ＶＴＰ｜）／（Ｃｐ＋Ｃｏ）…（７）
ｎ型トランジスタ４１およびｐ型トランジスタ４３を同様の製造プロセスで近接して作成することによる、いわゆるペアリング効果によって、ｎ型トランジスタ４１およびｐ型トランジスタ４３のしきい値電圧の絶対値の温度係数をほぼ同じにすることができる。これにより、（７）式の（ＶＴＮ−｜ＶＴＰ｜）の項の温度依存性は相殺されることになる。
【００６４】
この結果、実施の形態２に従うデジタル／アナログ変換装置は、実施の形態１に従うデジタル／アナログ変換装置が奏する効果に加えて、出力電圧の温度依存性を抑制することができる。
【００６５】
［実施の形態２の変形例］
図８は、実施の形態２の変形例に従うデジタル／アナログ変換装置１３の構成を示す回路図である。
【００６６】
図８を参照して、実施の形態２の変形例に従うデジタル／アナログ変換装置１３は、図７に示したデジタル／アナログ変換装置１２と比較して、チャージポンプ回路１３０に代えてチャージポンプ回路１３１を備える点で異なる。チャージポンプ回路１３１は、チャージポンプ回路１３０と比較して、バイアス回路１４０に代えてバイアス回路１４１を含む点で異なる。
【００６７】
バイアス回路１４１は、図７に示したバイアス回路１４０と比較して、電流制限素子４２が定電流源４４で構成されている点が異なる。定電流源４４は、一定の小電流をノードＮ３へ供給し、この小電流はｐ型トランジスタ４３を介して接地ノードへ流れる。この結果、ノードＮ３の電圧は、図７の場合と同様に設定される。
【００６８】
特に、電流制限素子４２として定電流源４４を用いることにより、ノードＮ３および電源ノードＮＲの電圧差に依存せず、ノードＮ３の電圧ＶＮ３と出力電圧ＶＮｏとの関係を一定に維持することができる。言い換えれば、バイアス回路１４０を含む図７のデジタル／アナログ変換装置１２では、抵抗素子で構成された電流制限素子４２での電圧降下量が出力電圧ＶＮｏに応じて変化する可能性があるので、出力電圧ＶＮｏの温度依存性は、図８に示したデジタル／アナログ変換装置１３よりも少し劣ることになる。
【００６９】
このように、実施の形態２の変形例に従うデジタル／アナログ変換装置では、実施の形態２に従うデジタル／アナログ変換装置が奏する効果に加えて、出力電圧ＶＮｏの段階的な電圧変化量ΔＶを、温度依存性をさらに抑制して正確に設定することができる。
【００７０】
［実施の形態３］
実施の形態２およびその変形例に従うデジタル／アナログ変換装置では、（７）式から理解されるように、出力電圧ＶＮｏに影響する電圧ＶＢは、（ＶＴＮ−｜ＶＴＰ｜）の項を含む。
【００７１】
トランジスタのしきい値電圧ＶＴＮ，｜ＶＴＰ｜のそれぞれは、製造時におけるプロセスばらつきにより変動する可能性がある。この影響により、（ＶＴＮ−｜ＶＴＰ｜）の値がばらつくと、トランジスタ特性（しきい値電圧）のばらつきに起因して、出力電圧ＶＮｏのレベルが変動する可能性がある。実施の形態３に従う構成においては、このような問題点を解決して、出力電圧ＶＮｏをさらに高精度に設定するための構成について説明する。
【００７２】
図９は、本発明の実施の形態３に従うデジタル／アナログ変換装置１４の構成を示す回路図である。
【００７３】
図９を参照して、実施の形態３に従うデジタル／アナログ変換装置１４は、図７に示したデジタル／アナログ変換装置１２と比較して、チャージポンプ回路１３０に代えてチャージポンプ回路１３２を備える点で異なる。チャージポンプ回路１３２は、チャージポンプ回路１３０と比較して、バイアス回路１４０に代えてバイアス回路１４２を含む点で異なる。
【００７４】
バイアス回路１４２は、図７に示されたバイアス回路１４０と比較して、ｎ型トランジスタ４１およびノードＮ２の間に接続されたｐ型トランジスタ４５と、ノードＮ３およびｐ型トランジスタ４３の間に接続されたｎ型トランジスタ４６とをさらに有する点で異なる。ｐ型トランジスタ４５はダイオード接続され、そのゲートはノードＮ２と接続される。同様にｎ型トランジスタ４６もダイオード接続され、そのゲートはノードＮ３と接続される。
【００７５】
デジタル／アナログ変換装置１４のその他の部分の構成は、図７に示したデジタル／アナログ変換装置１２と同様であるので詳細な説明は繰返さない。
【００７６】
バイアス回路１４２においては、ノードＮ３の電圧Ｖ３は下記（８）式で示される。
Ｖ３＝ＶＮｏ＋ＶＴＮ＋｜ＶＴＰ｜…（８）
すなわち、出力電圧ＶＮｏよりも、ＶＴＮ＋｜ＶＴＰ｜だけ大きな電圧がｎ型トランジスタ４１のゲートに印加される。一方、ダイオード接続されたｐ型トランジスタ４５を接続することによって、上記（２）式における（Ｖ２−ＶＴＮ）の項は、（Ｖ２−ＶＴＮ−｜ＶＴＰ｜）となる。この結果、上記（２）式における（Ｖ２−ＶＴＮ）の項が、Ｖ２に置換されるので、（４）式でのＶＢ＝０とすることができる。
【００７７】
この結果、実施の形態３に従うデジタル／アナログ変換装置１４における出力電圧ＶＮｏは、（１）式に示されるＶ２のみに依存して下記（９）式で示される。
【００７８】
ＶＮｏ＝ｍ・Ｖ２…（９）
この結果、実施の形態３に従うデジタル／アナログ変換装置においては、実施の形態１に従うデジタル／アナログ変換装置が奏する効果に加えて、トランジスタのしきい値電圧の製造ばらつきの影響を排除して、出力電圧ＶＮｏをより正確に生成できる。また、ΔＶの確保が容易となるので、出力電圧範囲を広くすることが可能となる。
【００７９】
［実施の形態３の変形例］
図１０は、実施の形態３の変形例に従うデジタル／アナログ変換装置１５の構成を示す回路図である。
【００８０】
図１０を参照して、実施の形態３の変形例に従うデジタル／アナログ変換装置１５は、図９に示したデジタル／アナログ変換装置１４と比較して、チャージポンプ回路１３２に代えてチャージポンプ回路１３３を備える点で異なる。チャージポンプ回路１３３は、チャージポンプ回路１３２と比較して、バイアス回路１４２に代えてバイアス回路１４３を含む点で異なる。
【００８１】
バイアス回路１４３は、図９に示したバイアス回路１４２と比較して、電流制限素子４２が定電流源４４で構成されている点が異なる。定電流源４４については、図８で説明したのと同様であるので、詳細な説明は繰り返さない。
【００８２】
このように、電流制限素子４２として定電流源４４を用いることにより、実施の形態３の変形例に従うデジタル／アナログ変換装置では、実施の形態３に従うデジタル／アナログ変換装置が奏する効果に加えて、温度依存性をさらに抑制して出力電圧ＶＮｏを正確に設定することができる。
【００８３】
なお、実施の形態２，３およびそれらの変形例に従うデジタル／アナログ変換装置１１〜１５では、図１に示したパルス数制御回路２０を備えた構成について記載したが、これらのデジタル／アナログ変換装置においても、図６に示されたパルス数制御回路２０♯をパルス数制御回路２０に代えて用いることも可能である。
【００８４】
［実施の形態４］
実施の形態４においては、実施の形態１〜３およびそれらの変形例で示されたデジタル／アナログ変換装置１０〜１５について、逆極性の、すなわち各パルスＣＰの入力に応答して出力電圧ＶＮｏが段階的に降下するデジタル／アナログ変換装置の構成について説明する。
【００８５】
図１１は、実施の形態４の第１の構成例に従うデジタル／アナログ変換装置１０♯の構成例を示す回路図である。
【００８６】
図１１を参照して、デジタル／アナログ変換装置１０♯は、図１に示したデジタル／アナログ変換装置１０に対応した構成を有し、かつ、出力電圧ＶＮｏについて逆極性を有する。
【００８７】
デジタル／アナログ変換装置１０♯は、パルス数制御回路２０（または２０♯）と、チャージポンプ回路３０♯と、プリチャージスイッチ５１〜５３とを有する。チャージポンプ回路３０♯は、ポンプ容量３２と、スイッチ素子３４と、バイアス回路４０♯とを有する。
【００８８】
バイアス回路４０♯は、電源ノードＮＲ♯およびノードＮ２の間に接続されたｐ型トランジスタ４１♯を有する。ｐ型トランジスタ４１♯のゲートは、出力ノードＮｏと接続される。プリチャージスイッチ５１〜５３は、高電圧ＶＤＨが供給される電源ノードＮＨと、ノードＮ１，Ｎ２および出力ノードＮｏとの間にそれぞれ接続され、プリチャージ信号φｐに応答してオンオフする。
【００８９】
パルス数制御回路２０または２０♯の構成および動作は、実施の形態１およびその変形例で説明したのと同様であるので詳細な説明は繰返さない。
【００９０】
高電圧ＶＤＨは、たとえば、入力デジタルデータに応じて生成される出力電圧ＶＮｏの制御範囲の最高レベルに相当し、電源ノードＮＲ♯には、少なくとも高電圧ＶＤＨよりも低い所定電圧ＶＲ♯が供給される。
【００９１】
チャージポンプ回路３０♯は、図４に示したチャージポンプ回路３０の動作波形と逆特性で動作し、ノードＮ１に１個のパルスＣＰが伝達されるたびに、パルスＣＰの立下がりエッジに応答して、出力電圧ＶＮｏをΔＶずつ段階的に下降させる。
【００９２】
したがって、実施の形態４に従うデジタル／アナログ変換装置１０♯は、図１に示したデジタル／アナログ変換装置１０と同様の効果を享受して、デジタルデータに応じて、等間隔かつ段階的に設定されたアナログ電圧を発生することができる。
【００９３】
図１２は、実施の形態４に従う第２の構成例のデジタル／アナログ変換装置１２♯の構成例を示す回路図である。
【００９４】
図１２を参照して、デジタル／アナログ変換装置１２♯は、図１１に示したデジタル／アナログ変換装置１０♯と比較して、チャージポンプ回路３０♯に代えてチャージポンプ回路１３０♯を備える点で異なる。チャージポンプ回路１３０♯は、チャージポンプ回路３０♯と比較して、バイアス回路４０♯に代えてバイアス回路１４０♯を含む点で異なる。
【００９５】
バイアス回路１４０♯は、ｐ型トランジスタ４１♯に加えて、電流制限素子４２およびｎ型トランジスタ４３♯をさらに有する。電流制限素子４２およびｎ型トランジスタ４３♯は、それぞれが異なる電圧の供給を受ける電源ノード間に直列に接続される。図１２では、電流制限素子４２およびｎ型トランジスタ４３♯は、電源ノードＮＲ♯および電源ノードＮＨの間に接続されているが、他の電圧が供給される電源ノードと接続することもできる。
【００９６】
デジタル／アナログ変換装置１２♯のその他の部分の構成は、図１１に示したデジタル／アナログ変換装置１０♯と同様であるので詳細な説明は繰返さない。
【００９７】
すなわち、デジタル／アナログ変換装置１２♯は、図７に示したデジタル／アナログ変換装置１２に対応した構成を有し、かつ、出力電圧ＶＮｏについて逆極性を有する。したがって、実施の形態４に従うデジタル／アナログ変換装置１２♯は、実施の形態２に従うデジタル／アナログ変換装置１２と同様の効果を享受して、デジタルデータに応じて、等間隔かつ段階的に設定されたアナログ電圧を発生することができる。
【００９８】
図１３は、実施の形態４に従う第３の構成例のデジタル／アナログ変換装置１３♯の構成例を示す回路図である。
【００９９】
図１３を参照して、デジタル／アナログ変換装置１３♯は、図１２に示したデジタル／アナログ変換装置１２♯と比較して、チャージポンプ回路１３０♯に代えてチャージポンプ回路１３１♯を備える点で異なる。チャージポンプ回路１３１♯は、チャージポンプ回路１３０♯と比較して、バイアス回路１４０♯に代えてバイアス回路１４１♯を含む点で異なる。バイアス回路１４１♯は、図１２に示したバイアス回路１４０♯と比較して、電流制限素子４２が定電流源４４で構成されている点が異なる
すなわち、デジタル／アナログ変換装置１３♯は、図８に示したデジタル／アナログ変換装置１３に対応した構成を有し、かつ、出力電圧ＶＮｏについて逆極性を有する。すなわち、デジタル／アナログ変換装置１２♯および１３♯の相違点は、デジタル／アナログ変換装置１２および１３の相違点と同様である。したがって、デジタル／アナログ変換装置１３♯は、実施の形態２の変形例に従うデジタル／アナログ変換装置１３と同様に、図１２のデジタル／アナログ変換装置１２♯が奏する効果に加えて、温度依存性をさらに抑制して出力電圧ＶＮｏを正確に設定することができる。
【０１００】
図１４は、実施の形態４に従う第４の構成例のデジタル／アナログ変換装置１４♯の構成例を示す回路図である。
【０１０１】
図１４を参照して、デジタル／アナログ変換装置１４♯は、図１２に示したデジタル／アナログ変換装置１２♯と比較して、チャージポンプ回路１３０♯に代えてチャージポンプ回路１３２♯を備える点で異なる。チャージポンプ回路１３２♯は、チャージポンプ回路１３０♯と比較して、バイアス回路１４０♯に代えてバイアス回路１４２♯を含む点で異なる。
【０１０２】
バイアス回路１４２♯は、図１２に示されたバイアス回路１４０♯と比較して、ｐ型トランジスタ４１♯およびノードＮ２の間に接続されたｎ型トランジスタ４５♯と、ノードＮ３およびｎ型トランジスタ４３♯の間に接続されたｐ型トランジスタ４６♯とをさらに有する点で異なる。ｎ型トランジスタ４５♯はダイオード接続され、そのゲートはノードＮ２と接続される。同様にｐ型トランジスタ４６♯もダイオード接続され、そのゲートはノードＮ３と接続される。
【０１０３】
デジタル／アナログ変換装置１４♯のその他の部分の構成は、図１２に示したデジタル／アナログ変換装置１２♯と同様であるので詳細な説明は繰返さない。すなわち、デジタル／アナログ変換装置１４♯は、図９に示したデジタル／アナログ変換装置１４に対応した構成を有し、かつ、出力電圧ＶＮｏについて逆極性を有する。
【０１０４】
したがって、デジタル／アナログ変換装置１４♯は、実施の形態３に従うデジタル／アナログ変換装置１４と同様に、図１１のデジタル／アナログ変換装置１０♯が奏する効果に加えてトランジスタのしきい値電圧の製造ばらつきの影響を排除して、出力電圧ＶＮｏをより正確に生成できる。また、ΔＶの確保が容易となるので、出力電圧範囲を広くすることが可能となる。
【０１０５】
図１５は、実施の形態４に従う第５の構成例のデジタル／アナログ変換装置１５♯の構成例を示す回路図である。
【０１０６】
図１５を参照して、デジタル／アナログ変換装置１５♯は、図１４に示したデジタル／アナログ変換装置１４♯と比較して、チャージポンプ回路１３２♯に代えてチャージポンプ回路１３３♯を備える点で異なる。チャージポンプ回路１３３♯は、チャージポンプ回路１３２♯と比較して、バイアス回路１４２♯に代えてバイアス回路１４３♯を含む点で異なる。バイアス回路１４３♯は、図１２に示したバイアス回路１４２♯と比較して、電流制限素子４２が定電流源４４で構成されている点が異なる。
【０１０７】
すなわち、デジタル／アナログ変換装置１５♯は、図１０に示したデジタル／アナログ変換装置１５に対応した構成を有し、かつ、出力電圧ＶＮｏについて逆極性を有する。すなわち、デジタル／アナログ変換装置１４♯および１５♯の相違点は、デジタル／アナログ変換装置１４および１５の相違点と同様である。したがって、デジタル／アナログ変換装置１５♯は、実施の形態３の変形例に従うデジタル／アナログ変換装置１５と同様に、図１４のデジタル／アナログ変換装置１４♯が奏する効果に加えて、温度依存性をさらに抑制して出力電圧ＶＮｏをより正確に設定することができる。
【０１０８】
［実施の形態５］
実施の形態１〜３およびその変形例ならびに実施の形態４に従うデジタル／アナログ変換装置では、出力電圧ＶＮｏのレベルは、ポンプ容量の容量値Ｃｐおよび出力容量の容量値Ｃｏの影響を受ける。したがって、出力電圧ＶＮｏを精密に設定するには、これらの容量値ＣｐおよびＣｏを調整可能であることが好ましい。
【０１０９】
図１６は、実施の形態５に従うデジタル／アナログ変換装置の構成を示す回路図である。
【０１１０】
図１６を参照して、実施の形態５に従うデジタル／アナログ変換装置１６は、パルス数制御回路２０（または２０♯）と、チャージポンプ回路を構成する、ポンプ容量３２および回路ブロック３５とを備え、出力容量５が接続された出力ノードＮｏに、入力デジタルデータに応じたアナログ電圧である出力電圧ＶＮｏを生成する。なお、回路ブロック３５は、これまで説明したチャージポンプ回路３０，１３１〜１３３（または３０♯，１３１♯〜１３３♯）からポンプ容量３２を除いた回路部分を総括的に示すものである。
【０１１１】
実施の形態５に従う構成においては、ポンプ容量３２および出力容量５は、外部入力に応答して微調整可能な構成を有している。ポンプ容量３２は、ノードＮ１およびＮ２の間に並列に接続された複数の調整ユニット３６を含む。各調整ユニット３６は、ノードＮ１およびＮ２の間に直列に接続された、単位キャパシタＳＣａおよびリンク素子ＬＫａを有する。
【０１１２】
同様に、出力容量５は、所定電圧Ｖｓｓおよび出力ノードＮｏの間に並列に接続された複数の調整ユニット３７を含む。各調整ユニット３７は、所定電圧Ｖｓｓおよび出力ノードＮｏの間に直列に接続された、単位キャパシタＳＣｂおよびリンク素子ＬＫｂを有する。
【０１１３】
各リンク素子ＬＫａは、互いに独立に、調整ユニット３６の外からのプログラム入力に応答して、ノードＮ１およびＮ２間での対応の単位キャパシタＳＣａを含む電気経路の形成および非形成を選択的に設定可能である。同様に、各リンク素子ＬＫｂは、互いに独立に、調整ユニット３７の外からのプログラム入力に応答して、出力ノードＮｏおよび所定電圧Ｖｓｓ間での対応の単位キャパシタＳＣｂを含む電気経路の形成および非形成を選択的に設定可能である。
【０１１４】
リンク素子ＬＫａ，ＬＫｂとしては、レーザ光照射をプログラム入力としてブローされるレーザヒューズや、高電圧印加をプログラム入力として溶断される電気ヒューズ等の適用が可能である。あるいは、絶縁膜破壊のための高電圧印加をプログラム入力として、非導通状態から導通状態へ変化するアンチヒューズ素子によって、当該リンク素子を構成することも可能である。
【０１１５】
このような構成とすることにより、実施の形態５に従うデジタル／アナログ変換装置においては、出力電圧ＶＮｏのレベルに影響を及ぼすポンプ容量３２の容量値Ｃｐおよび出力容量５の容量値Ｃｏを外部からのプログラム入力によって段階的に調整できる。この結果、出力電圧ＶＮｏのレベルを微調整して、より正確なアナログ電圧を得ることが可能である。
【０１１６】
［実施の形態６］
実施の形態６においては、実施の形態１〜５およびそれらの変形例で説明された、チャージポンプ動作によるデジタル／アナログ変換装置を用いて、表示装置での階調電圧を供給する構成について説明する。
【０１１７】
図１７は、実施の形態６に従う表示装置の全体構成を示すブロック図である。
図１７を参照して、実施の形態６に従う表示装置２００は、表示パネル部２２０と、ゲートドライバ２３０と、ソースドライバ２４０とを備える。なお、図１７には、ゲートドライバ２３０およびソースドライバ２４０が表示パネル部２２０と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部２２０の外部回路として設けることも可能である。
【０１１８】
表示パネル部２２０は、行列状に配置された複数の画素回路２２５を含む。画素回路の行（「画素行」とも以下称する）にそれぞれ対応してゲート線ＧＬが配置され、画素回路の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬが設けられる。図１７には、第１行の第１列および第２列の画素回路ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【０１１９】
各画素回路２２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられるスイッチ素子２２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続される保持容量２２７および液晶表示素子２２８とを有する。画素ノードＮｐおよび共通電極ノードＮＣの電圧差に応じて、液晶表示素子２２８中の液晶の配向性が変化し、これに応答して液晶表示素子２２８の表示輝度が変化する。これにより、データ線ＤＬおよびスイッチ素子２２６を介して画素ノードＮｐへ書込まれる表示電圧に応じて、各画素回路の輝度をコントロールすることが可能となる。スイッチ素子２２６は、たとえば、ｎ型トランジスタで構成される。
【０１２０】
ゲートドライバ２３０は、所定の周期に基づいて、ゲート線ＧＬを順に活性化する。スイッチ素子２２６のゲートは対応するゲート線ＧＬと接続される。したがって、対応するゲート線ＧＬの活性化（Ｈレベル）期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。スイッチ素子２２６は、一般的には、液晶表示素子２２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴで構成される。画素ノードＮｐへ伝達された表示電圧は、保持容量２２７によって伝達される。
【０１２１】
あるいは、図１８に示される、電流駆動型発光素子を含む画素回路２２５♯によって、図１７中の画素回路２２５を置換することも可能である。
【０１２２】
図１８を参照して、画素回路２２５♯は、スイッチ素子２２６と、保持容量２２７♯と、電流駆動型発光素子の代表例として示されるＥＬ（Electro-luminescence）素子２２８♯と、電流駆動トランジスタ２２９とを含む。スイッチ素子２２６は、画素回路２２５と同様に、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられ、そのゲートは、対応するゲート線ＧＬと接続される。保持容量２２７♯は、画素ノードＮｐおよび電圧Ｖｄｄの間に接続される。ＥＬ素子２２８♯および電流駆動トランジスタ２２９は、電圧Ｖｄｄおよび電圧Ｖｓｓの間に直列に接続される。電流駆動トランジスタ２２９は、たとえば、ｐ型ＴＦＴで構成される。スイッチ素子２２６および電流駆動トランジスタ２２９は、一般的には、ＥＬ素子２２８♯と同一の絶縁体基板上に形成される。
【０１２３】
スイッチ素子２２６は、対応するゲート線ＧＬの活性化（Ｈレベル）期間中において、画素ノードＮｐをデータ線ＤＬと接続する。これにより、画素ノードＮｐには、データ線ＤＬ上の表示電圧が伝達される。画素ノードＮｐの電圧は、保持容量２２７♯によって保持される。
【０１２４】
電流駆動トランジスタ２２９は、画素ノードＮｐと接続されたゲートを有し、画素ノードＮｐの電圧、すなわちデータ線から伝達された表示電圧（階調電圧）に応じた電流ＩｅｌをＥＬ素子２２８♯へ供給する。ＥＬ素子２２８♯の表示輝度は、供給された通過電流Ｉｅｌに応じて変化する。したがって、画素回路２２５♯においても、画素回路へ印加される表示電圧を段階的に設定することによって、ＥＬ素子の輝度を階調的に設定できる。
【０１２５】
なお、以下の説明で明らかになるように、実施の形態６では、各画素回路へ供給されるべき表示電圧（階調電圧）を発生する周辺回路に向けられているので、当該階調電圧に応じた輝度を表示する画素回路を有する表示装置において、画素回路の構成が限定されることなく、本発明を適用することができる。
【０１２６】
再び図１７を参照して、ソースドライバ２４０は、ｎビットの表示データＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。実施の形態６においても、ｎ＝４の場合、すなわち表示データＳＩＧがデータビットＤ０〜Ｄ３から構成される場合について代表的に説明する。実施の形態６においても、データビットＤ０が最下位桁（ＬＳＢ）であり、データビットＤ３が最上位桁（ＭＳＢ）であるものとする。したがって、実施の形態６に従う表示装置２００では、４ビットの表示データＳＩＧに基づいて、各画素回路において２4＝１６段階の階調表示が可能である。
【０１２７】
ソースドライバ２４０は、シフトレジスタ２５０と、データラッチ回路２５２，２５４と、表示電圧発生回路２７０とを含む。
【０１２８】
表示データＳＩＧは、画素回路２２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおけるデータビットＤ０〜Ｄ３は、表示パネル部２２０中の１つの画素回路２２５における表示輝度を示している。シフトレジスタ２５０は、表示データＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路２５２に対して、データビットＤ０〜Ｄ３の取込みを指示する。データラッチ回路２５２は、シリアルに生成される１つの画素行分の表示データＳＩＧを順に取込んで保持する。
【０１２９】
１つの画素行分の表示データＳＩＧがデータラッチ回路２５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路２５２にラッチされた表示データ群は、データラッチ回路２５４へ伝達される。
【０１３０】
表示電圧発生回路２７０は、各データ線ＤＬに対応して設けられた階調電圧発生回路２８０を含む。階調電圧発生回路２８０の各々は、データラッチ回路２５４に保持された対応のデータビットＤ０〜Ｄ３をデジタル−アナログ変換して得られた階調電圧を、表示電圧として出力ノードＮｏに出力する。階調電圧発生回路２８０の各出力ノードＮｏは、対応のデータ線ＤＬと接続されている。たとえば、図１７に示されたデータ線ＤＬ１およびＤＬ２にそれぞれ対応して設けられた階調電圧発生回路２８０の出力ノードＮｏ１およびＮｏ２は、データ線ＤＬ１およびＤＬ２と接続されている。
【０１３１】
階調電圧発生回路２８０は、パルス数制御回路２９０と、チャージポンプ回路２９５とを有する。パルス数制御回路２９０は、たとえば、図１および図６にそれぞれ示したパルス数制御回路２０および２０♯の構成が適用可能であり、連続的に供給されるパルスＣＰを受けて、対応のデータビットＤ０〜Ｄ３に応じた個数のパルスＣＰ＃をチャージポンプ回路２９５へ入力する。すなわち、チャージポンプ回路２９５に入力されるパルスＣＰ＃の数は、データビットＤ０〜Ｄ３をデジタル−アナログ変換して得られた値に応じて設定される。
【０１３２】
チャージポンプ回路２９５は、パルス数制御回路２９０によって入力されたパルスＣＰ＃の入力の各々に応答して、出力ノードＮｏの電圧を段階的に変化させる。チャージポンプ回路２９５としては、実施の形態１〜５およびそれらの変形例で説明した、チャージポンプ回路３０，１３１〜１３３や、チャージポンプ回路３０♯，１３１♯〜１３３♯を用いることができる。
【０１３３】
このような構成とすることにより、チャージポンプ回路を用いて、低消費電力で、階調表示のための表示電圧を発生することができる。特に、チャージポンプ回路２９５として、実施の形態１〜５およびそれらの変形例に示されたチャージポンプ回路を使用すれば、階調電圧を精度よく発生することが可能となる。あるいは、要求される階調電圧の設定精度や回路面積によっては、実施の形態１〜５およびそれらの変形例で説明したバイアス回路の配置が省略された、一般的な構成のチャージポンプ回路を適用することも可能である。
【０１３４】
しかしながら、特に液晶表示素子を各画素回路に備えた表示装置（以下、「液晶表示装置」とも称する）においては、チャージポンプ回路の出力容量に相当するデータ線ＤＬの寄生容量が温度依存性を有するため、この点に着目した対応が必要である。
【０１３５】
図１９は、液晶表示装置中のチャージポンプ回路の出力容量であるデータ線の寄生容量を説明する断面図である。
【０１３６】
図１９を参照して、液晶表示装置は、絶縁体基板の代表例として示されるガラス基板３００上に形成される。ガラス基板３００上には、絶縁層３４０、金属配線層３２０、絶縁層３５０、および液晶層３６０が順に積層され、液晶層３６０の上面には、共通電極３３０が設けられる。金属配線層３２０は、図１７に示したデータ線ＤＬが配置される。データ線ＤＬは、代表的にはアルミニウム配線で形成される。共通電極３３０は、図１７に示した共通電極ノードＮＣに相当する。
【０１３７】
さらに、図１７に示したゲート線ＧＬは、ガラス基板３００上に形成されたＴＦＴ（図示せず）のゲート電極として用いられるため、絶縁層３４０の中間に設けられた金属配線層３１０に形成される。ゲート線ＧＬは、代表的にはアルミ―クロム配線で形成される。
【０１３８】
この結果、データ線ＤＬおよびゲート線ＧＬ間の寄生容量に相当する容量Ｃａ、データ線ＤＬおよび共通電極３３０間における、絶縁層３５０部分および液晶層３６０部分のそれぞれでの寄生容量に相当する容量ＣｂおよびＣｃを用いて、データ線ＤＬの寄生容量、すなわちチャージポンプ回路の出力容量Ｃｏは、直列接続された容量ＣｂおよびＣｃと、容量Ｃａとの和で表現される。
【０１３９】
絶縁層部分に生じる容量ＣａおよびＣｂは、ほとんど温度依存性を持たないが、液晶層部分の容量Ｃｃは、温度に依存して変化する。この結果、チャージポンプ回路の出力容量（Ｃｏ）が温度依存性を有することとなる。
【０１４０】
この結果、上記（１）式および（４）式等から理解されるように、チャージポンプ回路の出力電圧ＶＮｏ、すなわち画素回路へ供給される階調電圧も温度に依存して変動することになってしまう。
【０１４１】
したがって、実施の形態６に従う表示装置においては、チャージポンプ回路内のポンプ容量、たとえば、実施の形態１〜５およびそれらの変形例に示したチャージポンプ回路内におけるポンプ容量３２を、以下に説明するように、データ線ＤＬ周辺と同様の構造に従って形成することにより、階調電圧の変動を抑制する。
【０１４２】
図２０は、実施の形態６に従うポンプ容量の形成を説明する概念図である。
図２０を参照して、実施の形態６に従う構成においては、チャージポンプ回路内のポンプ容量３２は、ノードＮ１およびＮ２に形成された容量Ｃａ♯と、ノードＮ１およびＮ２に直列接続された容量Ｃｂ♯およびＣｃ♯との並列接続で実現される。さらに、これらの容量Ｃａ♯〜Ｃｃ♯は、図１９に示した容量Ｃａ〜Ｃｃとそれぞれ同様の構造で形成される。
【０１４３】
図２１は、実施の形態６に従うポンプ容量の第１の構造例を示す図である。
図２１を参照して、ポンプ容量３２が形成される領域においても、データ線ＤＬの配置領域（図１７の表示パネル部２２０）と同様に、絶縁層３４０，３５０および液晶層３６０が形成される。さらに、データ線ＤＬと同一の金属配線層３２０に形成された、ノードＮ１およびＮ２にそれぞれ相当する電極３８０および３８２の間にポンプ容量３２が形成される。電極３８０および３８２の各々は、好ましくはデータ線ＤＬと同一素材で作製される。
【０１４４】
ポンプ容量３２は、出力容量を構成する容量Ｃａ〜Ｃｃと同様の構造を有する、容量Ｃａ♯〜Ｃｃ♯を含む。容量Ｃａ♯を形成するために、ダミー電極３１５は、ゲート線ＧＬと同一の金属配線層３１０に、絶縁層３４０を挟んで電極３８０と対向するように形成される。さらに、ダミー電極３１５は、絶縁層３４０に設けられたスルーホールに形成されたコンタクト３８３によって、電極３８２と電気的に接続される。
【０１４５】
共通電極３３０と同一層には、ダミー電極３３２が、絶縁層３５０および液晶層３６０を挟んで電極３８０と対向するように形成される。したがって、ダミー電極３３２および電極３８０の間には、絶縁層３５０部分および液晶層３６０部分のそれぞれでの寄生容量に相当する容量Ｃｂ♯およびＣｃ♯が直列接続されて存在する。
【０１４６】
さらに、電極３８２は、絶縁層３５０および液晶層３６０に設けられたスルーホールに形成されたコンタクト部を構成する、コンタクト電極３８４および導電性樹脂３８６によって、ダミー電極３３２と接続される。コンタクト電極３８４は、アルミニウムまたはＩＴＯ（Indium-Tin-Oxide）膜により形成される。ダミー電極３３２およびコンタクト電極３８４は、導電性樹脂３８６によって圧着により接続される。また、ダミー電極３３２は、絶縁膜３７０によって、少なくとも共通電極３３０とは電気的に切離される。
【０１４７】
このような構造とすることにより、電極３８０および３８２の間には、容量Ｃａ♯〜Ｃｃ♯の直並列接続によって、データ線ＤＬの寄生容量（すなわち、チャージポンプ回路の出力容量）と同様の構造で、ポンプ容量３２が形成される。ダミー電極３１５，３３２および電極３８０および３８２の面積は、容量成分Ｃａ♯〜Ｃｃ♯の合成容量である“Ｃａ♯＋Ｃｂ♯・Ｃｃ♯／（Ｃｂ♯＋Ｃｃ♯）”がＣｐとなるように設計される。
【０１４８】
このような構造でポンプ容量を設けることにより、ポンプ容量の容量値Ｃｐと、出力容量の容量値Ｃｏとの温度依存性が同様となる。このため、上記（１）、（４）式等において、容量値Ｃｐ，Ｃｏに温度依存性が発生しても、両者の比によって相殺されるため、電圧Ｖ２，ＶＢすなわち出力電圧ＶＮｏのレベルは、大きな温度依存性を持たないようになる。この結果、温度依存性を解消して、チャージポンプ回路を用いて、階調電圧を高精度に生成することができる。
【０１４９】
図２２は、実施の形態６に従うポンプ容量の第２の構造例を示す図である。
図２２を図２１と比較して、第２の構造例においては、ダミー電極３３２は、絶縁層３５０および液晶層３６０を挟んで、電極３８０および３８２の両方と対向するように、共通電極３３０と同一層に形成される。さらに、ダミー電極３３２および電極３８２の間の電気的なコンタクト、すなわち図２１におけるコンタクト電極３８４および導電性樹脂３８６の配置が省略される。さらに、ダミー電極３３２を電気的にフローティング状態とする必要があるので、必要に応じて、ダミー電極３３２を他のノード・配線等から電気的に切離すための絶縁膜３７２が設けられる。
【０１５０】
これにより、電極３８０および３８２の各々とダミー電極３３２との間には、絶縁層３５０での寄生容量である容量２Ｃｂ♯と、液晶層３６０での寄生容量である容量２Ｃｃ♯とが直列に接続され、これらの容量が直列接続される構成となっている。なお、容量２Ｃｂ♯および２Ｃｃ♯は、図２１に示した容量Ｃｂ♯およびＣｃ♯のそれぞれ２倍であるものとする。
【０１５１】
電極３８０およびダミー電極３１５の間には、図２１と同様の構造により、容量Ｃａ♯が形成されている。
【０１５２】
この結果、電極３８０および３８２間、すなわちノードＮ１およびＮ２間の容量値は、図２１の構造例と同様に、Ｃａ♯＋Ｃｂ♯・Ｃｃ♯／（Ｃｂ♯＋Ｃｃ♯）となる。したがって、図２１に示した構造例と同様に、チャージポンプ回路のポンプ容量および出力容量を同様の構造とすることによって、温度依存性を解消して階調電圧を高精度に生成することができる。さらに、図２２の構造例では、寸法精度が低い導電性樹脂による圧着が不要となるので、製造が容易になり歩留まり向上が期待できる。
【０１５３】
［実施の形態７］
実施の形態７においては、階調電圧をデータ線ＤＬへ速やかに発生することが可能な表示装置の構成について説明する。
【０１５４】
図２３は、実施の形態７に従う階調電圧発生回路の第１の構成例を示すブロック図である。
【０１５５】
図２３を参照して、実施の形態７に従う階調電圧発生回路４００は、パルス制御部４０５と、パルス数制御回路２９２と、スイッチ部４１０および４２０と、上昇型のチャージポンプ回路２９５Ｕと、降下型のチャージポンプ回路２９５Ｄとを備える。
【０１５６】
パルス制御部４０５は、パルスＣＰを反転して反転パルス／ＣＰを出力するインバータ４０６と、最上位桁のデータビットＤ３に応答して相補的にオン・オフするスイッチ４０７および４０８を有する。
【０１５７】
パルス数制御回路２９２は、パルス制御部４０５によってノードＮ４へ伝達されたパルスＣＰまたは反転パルス／ＣＰを受けて、データビットＤ０〜Ｄ３に応じた個数のパルスＣＰまたは反転パルス／ＣＰをノードＮ５に出力する。
【０１５８】
スイッチ部４１０は、ノードＮ５および上昇型のチャージポンプ回路２９５Ｕの間に設けられたスイッチ４１２と、ノードＮ５および降下型のチャージポンプ回路２９５Ｄの間に設けられたスイッチ４１４とを有する。スイッチ部４２０は、上昇型のチャージポンプ回路２９５Ｕの出力ノードとデータ線ＤＬとの間に設けられたスイッチ４２２と、降下型のチャージポンプ回路２９５Ｄの出力ノードおよびデータ線ＤＬの間に設けられたスイッチ４２４とを有する。
【０１５９】
階調電圧の発生動作時において、スイッチ４１２および４２２は、データビットＤ３が“１”のときにオンし、“０”のときにオフする。スイッチ４１４および４２４は、データビットＤ３に応じて、スイッチ４１２および４２２と相補的にオンまたはオフする。
【０１６０】
上昇型のチャージポンプ回路２９５Ｕは、パルスＣＰが１個入力されるごとに、出力ノードの電圧をΔＶずつ段階的に上昇させる。すなわち、上昇型のチャージポンプ回路２９５Ｕとしては、実施の形態１〜３およびそれらの変形例で説明したチャージポンプ回路３０，１３１〜１３３を代表的に用いることができる。
【０１６１】
降下型のチャージポンプ回路２９５Ｄは、反転パルス／ＣＰが１個入力されるごとに、出力ノードの電圧をΔＶずつ段階的に降下させる。すなわち、降下型のチャージポンプ回路２９５Ｄとしては、実施の形態４で説明したチャージポンプ回路３０♯，１３１♯〜１３３♯を代表的に用いることができる。
【０１６２】
あるいは、要求される階調電圧の設定精度や回路面積によっては、実施の形態１〜５およびそれらの変形例で説明したバイアス回路の配置が省略された、一般的な構成のチャージポンプ回路をチャージポンプ回路２９５Ｕ，２９５Ｄとして適用することも可能である。
【０１６３】
データ線ＤＬに対しては、図１７でも説明したように、選択されたゲート線ＧＬに対応する画素回路２２５（または２２５♯）が接続されている。
【０１６４】
さらに、データ線ＤＬに対して、中間電圧発生回路４４０と、中間電圧発生回路４４０およびデータ線ＤＬ間をプリチャージ信号ＰＥに応答して接続するプリチャージスイッチ４４５とが設けられている。
【０１６５】
中間電圧発生回路４４０は、階調電圧の最高レベルおよび最低レベルにそれぞれ対応する高電圧ＶＤＨおよび低電圧ＶＤＬの中間電圧Ｖｍを発生する。すなわち、高電圧ＶＤＨを（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，１，１，１）に対応する階調電圧とし、低電圧ＶＤＬを（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）に対応する階調電圧とすると、プリチャージ電圧Ｖｍは、中間レベルである（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，０，０，０）に対応する階調電圧に設定される。
【０１６６】
プリチャージスイッチ４４５は、プリチャージ信号ＰＥに応答して階調電圧の発生動作前にターンオンすることにより、データ線ＤＬを中間電圧Ｖｍにプリチャージする。一方、プリチャージスイッチ４４５は、階調電圧の発生動作時、すなわち、チャージポンプ回路２９５Ｕまたは２９５Ｄがスイッチ部４２０によってデータ線ＤＬと接続されるタイミングにおいて、オフされる。
【０１６７】
図２４は、図２３に示されたパルス数制御回路２９２の構成を示す回路図である。
図２４を参照して、パルス数制御回路２９２は、図６に示したパルス数制御回路２０♯と比較して、スイッチ制御回路２７♯に代えてスイッチ制御回路２９７を含む点が異なる。また、スイッチ２２〜２５，２２♯〜２５♯は、ノードＮ４およびＮ５の間の接続を制御するために設けられている。スイッチ２２♯〜２５♯は、スイッチ制御回路２９７からの制御信号Ｄ０♯〜Ｄ３♯にそれぞれ応答して、オン・オフする。また、スイッチ２２〜２４は、制御信号Ｃ０〜Ｃ２にそれぞれ応答してオン・オフし、スイッチ２５は、制御信号Ｃ０に応答してオン・オフする。
【０１６８】
スイッチ制御回路２９７は、制御信号Ｄ０♯〜Ｄ２♯を出力するマルチプレクサ２９３と、制御信号Ｄ３♯を出力するインバータ２９４とを含む。マルチプレクサ２９３は、データビットＤ０〜Ｄ２および、インバータによって反転されたデータビット／Ｄ０〜／Ｄ２を受けて、データビットＤ３＝“１”のときにはデータビットＤ０〜Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する一方で、データビットＤ３＝“０”のときには反転されたデータビット／Ｄ０〜／Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する。インバータ２９４は、反転されたデータビット／Ｄ３を制御信号Ｄ３♯として出力する。
【０１６９】
再び図２３を参照して、データビットＤ３＝“１”のときには、パルス制御部４０５からパルスＣＰがノードＮ４へ出力される。パルス数制御回路２９２は、発生されるべき階調電圧と中間電圧Ｖｍとの差に対応する個数のパルスＣＰをノードＮ５へ伝達するように、図２４に示した構成によって制御信号Ｄ０♯〜Ｄ３♯を生成する。
【０１７０】
ノードＮ５へ伝達されたパルスＣＰは、スイッチ４１２を介してチャージポンプ回路２９５Ｕへ入力される。チャージポンプ回路２９５Ｕの出力ノードは、スイッチ４２２によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５Ｄへは反転パルス／ＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧、すなわち階調電圧は、チャージポンプ回路２９５Ｕへ入力されたパルスＣＰの数に対応して、中間電圧ＶｍからデータビットＤ０〜Ｄ３に対応する電圧まで上昇する。
【０１７１】
これに対して、データビットＤ３＝“０”のときには、パルス制御部４０５から反転パルス／ＣＰがノードＮ４へ出力される。パルス数制御回路２９２は、発生されるべき階調電圧と中間電圧Ｖｍとの差に対応する個数の反転パルス／ＣＰをノードＮ５へ伝達するように、制御信号Ｄ０♯〜Ｄ３♯を生成する。
【０１７２】
ノードＮ５へ伝達された反転パルス／ＣＰは、スイッチ４１４を介してチャージポンプ回路２９５Ｄへ入力される。チャージポンプ回路２９５Ｄの出力ノードは、スイッチ４２４によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５ＵへはパルスＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧（階調電圧）は、チャージポンプ回路２９５Ｄへ入力された反転パルス／ＣＰの数に対応して、中間電圧ＶｍからデータビットＤ０〜Ｄ３に対応する電圧まで下降する。
【０１７３】
このように、実施の形態７に従う構成においては、データ線ＤＬを中間電圧Ｖｍにプリチャージした後に、上昇型チャージポンプ回路と降下型チャージポンプ回路を選択的に動作させて階調電圧を発生する。これにより、上昇型チャージポンプ回路および降下型チャージポンプ回路の一方のみを用いる構成と比較して、階調電圧の生成を高速化することができる。
【０１７４】
［実施の形態７の変形例］
図２５は、実施の形態７の変形例に従う階調電圧発生回路の構成例を示す回路図である。
【０１７５】
図２５を参照して、実施の形態７の変形例に従う構成においては、図２３に示した実施の形態７に従う構成と比較して、階調電圧発生回路４００に代えて階調電圧発生回路４００♯が設けられる点、ならびに、中間電圧発生回路４４０およびプリチャージスイッチ４４５に代えて、プリチャージ回路４５０が配置される点で異なる。
【０１７６】
プリチャージ回路４５０は、高電圧ＶＤＨおよびデータ線ＤＬの間に配置されたスイッチ４５２と、データ線ＤＬおよび低電圧ＶＤＬの間に設けられたスイッチ４５４とを有する。スイッチ４５２および４５４は、信号ＰＥ３および／ＰＥ３にそれぞれ応答して、図２３に示したプリチャージスイッチ４４５のターンオン期間にデータビットＤ３に応じて相補的にオンおよびオフする。
【０１７７】
階調電圧発生回路４００♯は、図２３に示した階調電圧発生回路４００と比較して、パルス数制御回路２９２に代えてパルス数制御回路２９６を含む点で異なる。さらに、スイッチ４０７，４１２，４２２およびスイッチ４０８，４１４，４２４のオン・オフが、階調電圧発生回路４００と反対に制御される。すなわち、データビットＤ３＝“１”のときには、スイッチ４０７，４１２，４２２の各々がオフしスイッチ４０８，４１４，４２４の各々がオンする一方で、データビットＤ３＝“０”のときには、スイッチ４０７，４１２，４２２の各々がオンしスイッチ４０８，４１４，４２４の各々がオフする。
【０１７８】
図２６は、図２５に示されたパルス数制御回路２９６の構成を示す回路図である。
図２６を参照して、パルス数制御回路２９６は、図２４に示したパルス数制御回路２９２と比較して、データビットＤ３に対応するスイッチ２５，２５♯の配置が不要である点と、スイッチ制御回路２９７に代えてスイッチ制御回路２９７♯を含む点とが異なる。
【０１７９】
スイッチ制御回路２９７♯は、制御信号Ｄ０♯〜Ｄ２♯を生成するマルチプレクサ２９３を含む。マルチプレクサ２９３は、図２４の場合とは反対に、データビットＤ３＝“１”のときには反転データビット／Ｄ０〜／Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する一方で、データビットＤ３＝“０”のときにはデータビットＤ０〜Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する。
【０１８０】
スイッチ２２♯〜２４♯は、スイッチ制御回路２９７♯からの制御信号Ｄ０♯〜Ｄ２♯にそれぞれ応答してオン・オフし、スイッチ２２〜２４は、制御信号Ｃ０〜Ｃ２にそれぞれ応答してオン・オフする。
【０１８１】
再び図２５を参照して、データビットＤ３＝“１”のときには、プリチャージ回路４５０によって、階調電圧の発生前にデータ線ＤＬが高電圧ＶＤＨにプリチャージされる。この状態から、パルス制御部４０５は、反転パルス／ＣＰをノードＮ４へ出力する。パルス数制御回路２９６は、発生されるべき階調電圧と高電圧ＶＤＨとの差に対応する個数の反転パルス／ＣＰをノードＮ５へ伝達するように、図２６に示す構成によって制御信号Ｄ０♯〜Ｄ２♯を生成する。
【０１８２】
ノードＮ５へ伝達された反転パルス／ＣＰは、スイッチ４１４を介してチャージポンプ回路２９５Ｄへ入力される。チャージポンプ回路２９５Ｄの出力ノードは、スイッチ４２４によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５ＵへはパルスＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧（階調電圧）は、チャージポンプ回路２９５Ｄへ入力された反転パルス／ＣＰの数に対応して、高電圧ＶＤＨからデータビットＤ０〜Ｄ３に対応する電圧まで下降する。
【０１８３】
一方、データビットＤ３＝“０”のときには、プリチャージ回路４５０によって、階調電圧の発生前にデータ線ＤＬが低電圧ＶＤＬにプリチャージされる。この状態から、パルス制御部４０５はパルスＣＰをノードＮ４へ出力する。パルス数制御回路２９６は、発生されるべき階調電圧と低電圧ＶＤＬとの差に対応する個数のパルスＣＰをノードＮ５へ伝達するように、制御信号Ｄ０♯〜Ｄ２♯を生成する。
【０１８４】
ノードＮ５へ伝達されたパルスＣＰは、スイッチ４１２を介してチャージポンプ回路２９５Ｕへ入力される。チャージポンプ回路２９５Ｕの出力ノードは、スイッチ４２２によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５Ｄへは反転パルス／ＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧（階調電圧）は、チャージポンプ回路２９５Ｕへ入力されたパルスＣＰの数に対応して、低電圧ＶＤＬからデータビットＤ０〜Ｄ３に対応する電圧まで上昇する。
【０１８５】
このように、実施の形態７の変形例に従う構成では、上昇型チャージポンプ回路および降下型チャージポンプ回路の組合せによって階調電圧を発生させるとともに、表示データの特定ビットに応じてデータ線のプリチャージ電圧を切換えることができるので、実施の形態７に従う構成と比較して、階調電圧の生成をさらに高速化することができる。
【０１８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８７】
【図１】本発明の実施の形態１に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図２】図１に示されたスイッチ制御回路の構成を示す回路図である。
【図３】図１に示されたパルス数制御回路の動作を説明する動作波形図である。
【図４】図１に示されたデジタル／アナログ変換装置の動作を説明する図である。
【図５】図４での時刻ｔ６前後におけるチャージポンプ回路の内部状態を示す回路図である。
【図６】実施の形態１の変形例に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図７】本発明の実施の形態２に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図８】実施の形態２の変形例に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図９】本発明の実施の形態３に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図１０】実施の形態３の変形例に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図１１】実施の形態４の第１の構成例に従うデジタル／アナログ変換装置の構成例を示す回路図である。
【図１２】実施の形態４の第２の構成例に従うデジタル／アナログ変換装置の構成例を示す回路図である。
【図１３】実施の形態４の第３の構成例に従うデジタル／アナログ変換装置の構成例を示す回路図である。
【図１４】実施の形態４の第４の構成例に従うデジタル／アナログ変換装置の構成例を示す回路図である。
【図１５】実施の形態４の第５の構成例に従うデジタル／アナログ変換装置の構成例を示す回路図である。
【図１６】実施の形態５に従うデジタル／アナログ変換装置の構成を示す回路図である。
【図１７】実施の形態６に従う表示装置の全体構成を示すブロック図である。
【図１８】ＥＬ素子を含む画素回路の構成例を示す回路図である。
【図１９】液晶表示装置中のチャージポンプ回路の出力容量であるデータ線の寄生容量を説明する断面図である。
【図２０】実施の形態６に従うポンプ容量の形成を説明する概念図である。
【図２１】実施の形態６に従うポンプ容量の第１の構造例を示す図である。
【図２２】実施の形態６に従うポンプ容量の第２の構造例を示す図である。
【図２３】実施の形態７に従う階調電圧発生回路の第１の構成例を示すブロック図である。
【図２４】図２３に示されたパルス数制御回路の構成を示す回路図である。
【図２５】実施の形態７の変形例に従う階調電圧発生回路の構成例を示すブロック図である。
【図２６】図２５に示されたパルス数制御回路の構成を示す回路図である。
【符号の説明】
【０１８８】
５  出力容量、１０〜１６，１０♯〜１５♯  デジタル／アナログ変換装置、２０，２９２，２９２，２９６  パルス数制御回路、２１  ノード（パルス入力）、２７，２７♯，２９７，２９７♯  スイッチ制御回路、３０，３０♯，１３０〜１３３，１３０♯〜１３３♯，２９５  チャージポンプ回路、３２  ポンプ容量、３４  スイッチ素子、３６，３７  調整ユニット、４０，４０♯，１４０〜１４３，１４０♯〜１４３♯  バイアス回路、４１，４３♯，４５♯，４６  ｎ型トランジスタ、４２  電流制限素子、４１♯，４３，４５，４６♯  ｐ型トランジスタ、４４  定電流源、５１〜５３  プリチャージスイッチ、２００  表示装置、２２０  表示パネル部、２２５，２２５♯  画素回路、２２６  スイッチ素子、２２７  保持容量、２２８  液晶表示素子、２２８♯  ＥＬ素子、２２９  電流駆動トランジスタ、２３０  ゲートドライバ、２４０  ソースドライバ、２７０  表示電圧発生回路、２８０  階調電圧発生回路、２９０，２９２，２９６  パルス数制御回路、２９５Ｄ  チャージポンプ回路（降下型）、２９５Ｕ  チャージポンプ回路（上昇型）、３００  ガラス基板、３１０，３２０  金属配線層、３１５，３３２  ダミー電極、３３０  共通電極、３４０，３５０  絶縁層、３６０  液晶層、３７０，３７２  絶縁膜、３８０，３８２  電極、３８３，３８４  コンタクト、３８６  導電性樹脂、４００，４００♯  階調電圧発生回路、４０５  パルス制御部、４４０  中間電圧発生回路、４４５  プリチャージスイッチ、４５０  プリチャージ回路、Ｃ０〜Ｃ３，Ｄ０Ｃ〜Ｄ３Ｃ  制御信号、ＣＰ  パルス、／ＣＰ  反転パルス、Ｃｏ  出力容量値、Ｃｐ  ポンプ容量値、Ｄ０〜Ｄ３  データビット、／Ｄ０〜／Ｄ３  データビット（反転）、ＤＬ  データ線、ＧＬ  ゲート線、ＬＫａ，ＬＫｂ  リンク素子、Ｎ１〜Ｎ５  ノード、ＮＨ，ＮＬ，ＮＲ，ＮＲ♯  電源ノード、ＮＣ  共通電極ノード、Ｎｏ  出力ノード、ＳＣａ，ＳＣｂ  単位キャパシタ、ＳＬ  走査線、ＶＤＨ  高電圧、ＶＤＬ  低電圧、ＶＮｏ  出力電圧、ＶＲ，Ｖｓｓ  所定電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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