(57)【要約】【課題】ＥＳＤなどによって外部から流入したサージ電流がダイレクトに支持基板に流入してしまうことを防止する。【解決手段】半導体装置１は、ＳＯＩ層１１ａをアクティブ領域１０４Ａとフィールド領域とに区画する素子分離絶縁膜１１Ａと、フィールド領域に形成された抵抗素子１３と、ＳＯＩ基板１１上に形成された１層以上の層間絶縁膜（１２−１及び／又は１２−２）と、層間絶縁膜上に形成された基板コンタクト用グランド端子ＧＮＤ２と、素子分離絶縁膜１１ＡとＢＯＸ層１１ｂとを貫通して支持基板１１ｃと電気的に接続された基板コンタクト１５−１ａと、基板コンタクト１５−１ａと抵抗素子１３とを電気的に接続する第１配線（１６−１ａ、１５−１ｂ）と、抵抗素子１３と基板コンタクト用グランド端子ＧＮＤ２とを電気的に接続する第２配線（１５−１ｃ、１６−１ｂ、１５−２、１６−２）とを有する。【選択図】図１
2008042046.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体層とを含むＳＯＩ基板と、
前記半導体層を素子形成領域と素子分離領域とに区画する素子分離絶縁膜と、
前記素子分離領域に形成された抵抗素子と、
前記ＳＯＩ基板上に形成された１層以上の層間絶縁膜と、
前記層間絶縁膜上に形成された第１端子と、
前記素子分離絶縁膜と前記絶縁膜とを貫通して前記支持基板と電気的に接続された基板コンタクトと、
前記基板コンタクトと前記抵抗素子とを電気的に接続する第１配線と、
前記抵抗素子と前記第１端子とを電気的に接続する第２配線と
を有することを特徴とする半導体装置。
【請求項２】
前記抵抗素子は、ポリシリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ポリシリコン膜は、前記素子分離絶縁膜上に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記抵抗素子は、前記素子分離領域の一部に残された前記半導体層に形成されたトランジスタ又は拡散領域であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記所定の抵抗成分の抵抗値は、２ｋΩ以上であることを特徴とする請求項１記載の半導体装置。
【請求項６】
支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体層とを含むＳＯＩ基板と、
前記半導体層を素子形成領域と素子分離領域とに区画する素子分離絶縁膜と、
前記ＳＯＩ基板上に形成された１層以上の層間絶縁膜と、
前記層間絶縁膜上に形成された第１端子と、
前記素子分離絶縁膜と前記絶縁膜とを貫通して前記支持基板と電気的に接続され、前記支持基板との接合抵抗が２ｋΩ以上である基板コンタクトと、
前記基板コンタクトと前記抵抗素子とを電気的に接続する第１配線と、
前記抵抗素子と前記第１端子とを電気的に接続する第２配線と
を有することを特徴とする半導体装置。
【請求項７】
前記半導体層に形成された半導体素子と、
前記層間絶縁膜上に形成された第２端子と、
前記第２端子と前記半導体素子とを電気的に接続する第３配線と、
前記抵抗素子から前記第１端子までの間と前記第２配線とを電気的に接続する第４配線と
をさらに有することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記層間絶縁膜上に形成された第３端子と、
前記第３端子と前記半導体素子とを電気的に接続する第５配線と、
前記第２端子と前記第３端子との間に前記半導体素子と並列に接続された保護回路と
をさらに有することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第３配線は、前記１層以上の層間絶縁膜のうち最上層の層間絶縁膜上に形成された配線であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記層間絶縁膜上に形成され、前記第１端子と隣り合う第３端子をさらに有し、
前記所定の抵抗成分は、前記第１端子と前記第３端子との間下に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
支持基板と、前記支持基板上の絶縁膜と、前記絶縁膜上の半導体層とを含むＳＯＩ基板を準備する工程と、
前記半導体層に素子分離絶縁膜を形成することで当該半導体層を素子形成領域と素子分離領域とに区画する工程と、
前記素子形成領域に第１トランジスタを形成すると共に、前記素子分離領域に抵抗素子を形成する工程と、
前記第１トランジスタ及び前記抵抗素子が形成された前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記素子分離絶縁膜と前記絶縁膜とを貫通して前記支持基板と電気的に接続された基板コンタクトを形成する工程と、
前記基板コンタクトと前記抵抗素子とを電気的に接続する第１配線と、前記抵抗素子と前記第１トランジスタとを電気的に接続する第２配線とをそれぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記抵抗素子は、前記素子分離絶縁膜上に形成されたポリシリコン膜であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記素子分離領域は、一部に前記素子分離絶縁膜が形成されていない第１領域を有し、
前記抵抗素子は、前記第１領域に形成された第２トランジスタ又は不純物拡散領域であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜は複数層形成され、
前記第２配線は、前記複数の層間絶縁膜のうち最上層の層間絶縁膜上に形成された配線を介して前記抵抗素子と前記第１トランジスタとを電気的に接続することを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置及び半導体装置の製造方法に関し、特に、ＳＯＩ基板における支持基板の電位を固定することが可能な半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＳＯＩ基板におけるシリコン薄膜（以下、ＳＯＩ層という）と埋込み酸化膜（以下、ＢＯＸ層という）とを貫通して支持基板と電気的に接続するコンタクト（以下、基板コンタクトという）を形成し、この基板コンタクトを用いることで、ＳＯＩ基板表面側から配線を介して支持基板の電位を固定するための構成が存在する（例えば特許文献１参照）。
【特許文献１】特開２００４−３１９８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、基板コンタクトを設けた構成では、半導体素子などを形成するウエハプロセス（以下、ＷＰ（Wafer Process）と略す）後の後工程や実使用の際に、静電気放電（ＥＳＤ：Electro Static Discharge）などによって外部から流入したサージ電流がダイレクトに支持基板に流入してしまう。その結果、支持基板と半導体素子との間の電位差が急峻に上昇し、支持基板と半導体素子との間のＢＯＸ層に高電界が印加されてしまうと言う問題が発生する。このような問題は、内部回路におけるＢＯＸ層の耐性不良や半導体素子の特性変動を引き起こしてしまう場合がある。
【課題を解決するための手段】
【０００４】
かかる課題を解決するために、本発明による半導体装置は、支持基板と、支持基板上の絶縁膜と、絶縁膜上の半導体層とを含むＳＯＩ基板と、半導体層を素子形成領域と素子分離領域とに区画する素子分離絶縁膜と、素子分離領域に形成された抵抗素子と、ＳＯＩ基板上に形成された１層以上の層間絶縁膜と、層間絶縁膜上に形成された第１端子と、素子分離絶縁膜と絶縁膜とを貫通して支持基板と電気的に接続された基板コンタクトと、基板コンタクトと抵抗素子とを電気的に接続する第１配線と、抵抗素子と第１端子とを電気的に接続する第２配線とを有して構成される。
【０００５】
また、本発明による半導体装置は、支持基板と、支持基板上の絶縁膜と、絶縁膜上の半導体層とを含むＳＯＩ基板と、半導体層を素子形成領域と素子分離領域とに区画する素子分離絶縁膜と、ＳＯＩ基板上に形成された１層以上の層間絶縁膜と、層間絶縁膜上に形成された第１端子と、素子分離絶縁膜と絶縁膜とを貫通して支持基板と電気的に接続され、支持基板との接合抵抗が２ｋΩ以上である基板コンタクトと、基板コンタクトと抵抗素子とを電気的に接続する第１配線と、抵抗素子と第１端子とを電気的に接続する第２配線とを有して構成される。
【０００６】
また、本発明による半導体装置の製造方法は、支持基板と、支持基板上の絶縁膜と、絶縁膜上の半導体層とを含むＳＯＩ基板を準備する工程と、半導体層に素子分離絶縁膜を形成することで半導体層を素子形成領域と素子分離領域とに区画する工程と、素子形成領域に第１トランジスタを形成する工程と、素子分離領域に抵抗素子を形成する工程と、第１トランジスタ及び抵抗素子が形成された半導体層上に層間絶縁膜を形成する工程と、層間絶縁膜と素子分離絶縁膜と絶縁膜とを貫通して支持基板と電気的に接続された基板コンタクトを形成する工程と、基板コンタクトと抵抗素子とを電気的に接続する第１配線と、抵抗素子と第１トランジスタとを電気的に接続する第２配線とをそれぞれ形成する工程とを有して構成される。
【発明の効果】
【０００７】
本発明によれば、ＥＳＤなどによって外部から流入したサージ電流がダイレクトに支持基板に流入してしまうことを防止できる半導体装置及び半導体装置の製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【０００９】
まず、本発明による実施例１について図面を用いて詳細に説明する。
【００１０】
・構成
図１は、本実施例による半導体装置１の層構造を示す断面図である。図１に示すように、半導体装置１は、ＳＯＩ基板１１と、層間絶縁膜１２−１及び１２−２と、抵抗素子１３と、基板コンタクト１５−１ａと、ビア配線１５−１ｂ〜１５−２と、最下層メタル配線１６−１ａ及び１６−１ｂと、上層メタル配線１６−２と、トランジスタ１００と、ビア配線１０５−１及び１０５−２と、最下層メタル配線１０６−１と、上層メタル配線１０６−２とを有する。
【００１１】
この構成において、ＳＯＩ基板１１は支持基板１１ｃとＢＯＸ層１１ｂとＳＯＩ層１１ａとを有する。
【００１２】
支持基板１１ｃは、例えばｐ型の不純物が例えば１×１０15／ｃｍ3程度の濃度となるようにドープされたバルクのシリコン基板である。その基板抵抗は、例えば８〜２２Ω（オーム）程度である。ただし、これに限定されず、種々の半導体基板（化合物半導体を含む）を適用することができる。
【００１３】
ＢＯＸ層１１ｂは、膜厚が例えば１０００〜２０００Å（オングストローム）程度のシリコン酸化膜である。ただし、これに限定されず、種々の絶縁膜を適用することができる。
【００１４】
ＳＯＩ層１１ａは、例えばｐ型の不純物（例えばボロンイオン）が例えば１〜３×１０15／ｃｍ3程度の比較的薄い濃度となるようにドープされたシリコン薄膜である。また、その膜厚は、例えば２００〜１０００Å程度とすることができる。なお、ＳＯＩ層１１ｃには、ノンドープのシリコン薄膜を適用することもできる。この場合の不純物濃度は、支持基板１１ａと同じ濃度、例えば１×１０15／ｃｍ3程度となる。
【００１５】
ＳＯＩ層１１ａには、素子分離絶縁膜１１Ａが形成されている。この素子分離絶縁膜１１Ａにより、ＳＯＩ層１１ａが素子形成領域（アクティブ領域ともいう）と素子分離領域（フィールド領域ともいう）とに区画される。素子分離絶縁膜１１Ａは、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などを用いて形成することができる。
【００１６】
ＳＯＩ層１１ａにおけるアクティブ領域には、半導体素子として、例えばトランジスタ１００が形成されている。トランジスタ１００は、アクティブ領域に形成された一対の拡散領域１０３と、一対の拡散領域１０３間のボディ領域１０４と、ボディ領域１０４上のゲート絶縁膜１０２と、ゲート絶縁膜１０２上のゲート電極１０４とを含む。ただし、本発明における半導体素子は、上述のトランジスタ１００に限らず、ＰＮ接合ダイオードなど、種々の半導体素子やキャパシタなどの他の素子であってもよい。
【００１７】
トランジスタ１００は、層間絶縁膜１２−１上の最下層メタル配線１０６−１及び、層間絶縁膜１２−１を貫通するビア配線１０５−１を介して、層間絶縁膜１２−１より上層に形成された配線（後述するビア配線１０５−２、上層メタル配線１０６−２等）に電気的に接続され、さらにこれらを介してグランド端子（図示せず）に接続される。
【００１８】
また、ＳＯＩ層１１ａにおけるフィールド領域上には、抵抗素子１３が形成されている。抵抗素子１３は、所望する比抵抗が得られる程度に不純物がドープされたポリシリコン膜を用いることができる。ただし、本発明はこれに限定されず、種々の抵抗素子を用いることが可能である。また、抵抗素子１３の抵抗値は、たとえば２ｋΩ（キロ・オーム）程度以上とすることが好ましい。
【００１９】
また、本実施例において、抵抗素子１３は、図２に示すように、基板コンタクト用のグランド端子（以下、基板コンタクト用グランド端子（第１端子）という）ＧＮＤ２と、これと隣り合うその他のパッドＰＡＤとの間下に形成されることが好ましい。これにより、従来のレイアウトに大幅な変更を加える必要がなくなる。結果、製造コストの増加を最小限に抑えること可能となる。なお、図２では、説明の明確化のため、層間絶縁膜を記載しない。また、基板コンタクト用グランド端子ＧＮＤ２は、最上層の層間絶縁膜上に形成される端子であり、図１における上層メタル配線１６−２と最上層メタル配線１６−３及び図示しないビア配線を介して電気的に接続されているものとする。
【００２０】
抵抗素子１３の一方の端は、層間絶縁膜１２−１上の最下層メタル配線１６−１ａ、層間絶縁膜１２−１を貫通するビア配線１５−１ｂ及び、層間絶縁膜１２−１からＢＯＸ層１１ｂまでを貫通する基板コンタクト１５−１ａを介して、支持基板１１ｃと電気的に接続される。また、抵抗素子１３の他方の端は、層間絶縁膜１２−１を貫通するビア配線１５−１ｃ及び、層間絶縁膜１２−１上の最下層メタル配線１６−１ｂを介して、層間絶縁膜１２−１より上層に形成された配線（後述するビア配線１５−２、上層メタル配線１６−２等）に電気的に接続され、さらにこれらを介して基板用グランド端子（図示せず）に接続される。
【００２１】
層間絶縁膜１２−１は、トランジスタ１００及び抵抗素子１３が形成されたＳＯＩ層１１ａと上層とを電気的に分離するための絶縁膜である。この絶縁膜には、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。また、その膜厚は、例えば８０００Å程度とすることができる。
【００２２】
層間絶縁膜１２−１上には、層間絶縁膜１２−２が形成される。この絶縁膜には、層間絶縁膜１２−１と同様に、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。また、その膜厚は、例えば８０００Å程度とすることができる。
【００２３】
層間絶縁膜１２−１上に形成された最下層メタル配線１６−１ａ、１６−１ｂ及び１０６−１、並びに、層間絶縁膜１２−２上に形成された上層メタル配線１６−２及び１０６−２は、それぞれ、例えばチタン（Ｔｉ）やアルミニウム（Ａｌ）や銅（Ｃｕ）などの金属膜若しくはこれらの合金よりなる金属膜とすることができる。また、各メタル配線１６−１ａ、１６−１ｂ、１６−２及び１０６−１、並びに１０６−１及び１０６−２それぞれの上下面には、窒化チタン（ＴｉＮ）膜や窒化アルミチタン（ＴｉＡｌＮ）膜などの導電体膜が密着層として形成されても良い。
【００２４】
また、層間絶縁膜１２−１からＢＯＸ層１１ｃまでを貫通する基板コンタクト１５−１ａ、層間絶縁膜１２−１を貫通するビア配線１５−１ｂ、１５−１ｃ及び１０５−１、並びに層間絶縁膜１２−２を貫通するビア配線１５−２及び１０５−２は、例えばタングステン（Ｗ）や銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属又は導電性を有するポリシリコンなどで形成することができる。
【００２５】
なお、層間絶縁膜１２−２上には、必要に応じて、層間絶縁膜、ビア配線及び上層／最上層メタル配線がそれぞれ形成される。
【００２６】
また、支持基板１１ｃにおいて、基板コンタクト１５−１ａと電気的に接続する部分には拡散領域１４が形成されている。拡散領域１４は、例えばｐ型の不純物（例えばボロンイオン）が例えば１×１０18／ｃｍ3程度の濃度となるようにドープされた領域である。
【００２７】
さらに、拡散領域１４と基板コンタクト１５−１ａとの接触部分には、サリサイド膜１４ａが形成されている。これにより、支持基板１１ｃ−基板コンタクト１５−１ａ間の接続抵抗が低減されている。また、ビア配線１５−１ｂ又は１５−１ｃと抵抗素子１３との接触部分にも、同様に、サリサイド膜１３ａを形成してもよい。さらにビア配線１０５−１とトランジスタ１００との接触部分にも、同様に、サリサイド膜を形成してもよい。
【００２８】
・製造方法
次に、本実施例による半導体装置１の製造方法を、図面を用いて詳細に説明する。図３（ａ）から図４（ｂ）は、本実施例による半導体装置１の製造方法を示すプロセス図である。
【００２９】
本製造方法では、まず、ＳＯＩ基板１１を準備する。続いて、ＳＯＩ基板１１におけるＳＯＩ層１１ａに、例えばＳＴＩ法やＬＯＣＯＳ法などを用いて素子分離絶縁膜１１Ａを形成する。これにより、ＳＯＩ層１１ａがアクティブ領域とフィールド領域１０４Ａとに区画される。次に、ＳＯＩ層１１ａにおけるアクティブ領域１０４Ａに、しきい値調整を目的として、所定の不純物（例えばボロンイオン）を注入する。この際、不純物濃度は、１〜３×１０15／ｃｍ3程度とすることができる。これにより、図３（ａ）に示すように、ＳＯＩ層１１ａが、素子分離絶縁膜１１Ａが形成されたフィールド領域と、しきい値調整用の不純物が注入されたアクティブ領域１０４Ａとに区画される。
【００３０】
次に、ホトリソグラフィ及びイオン注入を行うことで、アクティブ領域１０４Ａにソース及びドレインとして機能する一対の拡散領域１０３を形成する。なお、不純物濃度は、例えば１×１０18／ｃｍ3程度とすることができる。また、拡散領域１０３間に残されたアクティブ領域１０４Ａがボディ領域１０４となる。続いて、ＳＯＩ基板１１表面を熱酸化することで、アクティブ領域１０４Ａ表面に例えば膜厚が１０ｎｍ程度のシリコン酸化膜を形成する。続いて、例えばＣＶＤ法又はスパッタリング法を用いてＳＯＩ層１１ａ上全体に例えば膜厚が５００ｎｍ程度の導電性を有するポリシリコン膜を形成する。続いて、例えばホトリソグラフィ及びエッチングを行うことで、ポリシリコン膜及びシリコン酸化膜をパターニングすることで、アクティブ領域１０４Ａにおけるボディ領域１０４上にゲート絶縁膜１０２及びゲート電極１０１を形成すると共に、フィールド領域である素子分離絶縁膜１１Ａ上の一部にポリシリコン膜よりなる抵抗素子１３を形成する。これにより、図３（ｂ）に示すように、アクティブ領域１０４Ａに半導体素子としてトランジスタ１００が形成され、素子分離絶縁膜１１Ａ上に抵抗素子１３が形成される。
【００３１】
なお、本説明では、導電性を有するポリシリコン膜を形成し、これをパターニングすることで、ゲート電極１０１と抵抗素子１３とを同時に形成する場合を例に挙げたが、本発明はこれに限定されない。すなわち、例えばポリシリコン膜の代わりに例えばノンドープのポリシリコン膜を形成し、これをゲート電極１０１と抵抗素子１３との形状にパターニングした後、それぞれに所定の不純物を所望する不純物濃度となるようにドーピングする。これにより、ゲート電極１０１と抵抗素子１３とをそれぞれ形成するように構成することもできる。
【００３２】
次に、例えばＣＶＤ法を用いて、トランジスタ１００を含むＳＯＩ層１１ａ上面全体に例えば膜厚が８０００Å程度のシリコン酸化膜よりなる層間絶縁膜１２−１を形成する。続いて、ホトリソグラフィ及びエッチングを行うことで、層間絶縁膜１２−１からＢＯＸ層１１ｂまでを貫通し、支持基板１１ｃを露出させる開口ｏ３を形成する。続いて、層間絶縁膜１２−１をマスクとして用いつつ、開口ｏ３から露出した支持基板１１ｃに所定の不純物（例えばボロンイオン）を注入することで、図３（ｃ）に示すように、支持基板１１ｃのコンタクト部分に拡散領域１４を形成する。この際、不純物濃度は、例えば１×１０18／ｃｍ3程度とすることができる。
【００３３】
次に、ホトリトグラフィ及びエッチングを行うことで、トランジスタ１００における拡散領域１０３を露出させる開口ｏ４と、抵抗素子１３上の両端を露出させる開口ｏ４とを層間絶縁膜１２−１に形成する。続いて、例えばスパッタリング法を用いて、層間絶縁膜１２−１の開口ｏ３及びｏ４内に、例えばタングステン（Ｗ）などの導電体を充填することで、図４（ａ）に示すように、基板コンタクト１５−１ａ、並びにビア配線１５−１ｂ、１５−１ｃ及び１０５−１を形成する。この際、基板コンタクト１５−１ａ及びビア配線１５−１ｂ、１５−１ｃ及び１０５−１を形成するよりも先に、各開口ｏ３により露出した支持基板１１ｃ表面及び開口ｏ４から露出した抵抗素子１３表面及び拡散領域１０３表面をサリサイド化しても良い。
【００３４】
次に、層間絶縁膜１２−１上に単層又は多層の金属膜を堆積させた後、これをホトリソグラフィ及びエッチングを用いてパターニングすることで、図４（ｂ）に示すように、層間絶縁膜１２−１上に最下層メタル配線１６−１ａ、１６−１ｂ及び１０６−１を形成する。
【００３５】
その後、上層の層間絶縁膜１２−２、ビア配線１５−２及び１０５−２、並びに上層メタル配線１６−２及び１０６−１よりなる層を必要に応じて１層以上形成する。これにより、図１に示すような、本実施例による半導体装置１が製造される。
【００３６】
以上で説明したように、本実施例による半導体装置１は、支持基板１１ｃと、支持基板１１ｃ上の絶縁膜（ＢＯＸ層１１ｂ）と、絶縁膜（ＢＯＸ層１１ｂ）上の半導体層（ＳＯＩ層１１ａ）とを含むＳＯＩ基板１１と、半導体層（ＳＯＩ層１１ａ）を素子形成領域（アクティブ領域１０４Ａ）と素子分離領域（フィールド領域）とに区画する素子分離絶縁膜１１Ａと、素子分離領域（フィールド領域）に形成された抵抗素子１３と、ＳＯＩ基板１１上に形成された１層以上の層間絶縁膜（１２−１及び／又は１２−２）と、層間絶縁膜（１２−１及び／又は１２−２）上に形成された第１端子（基板コンタクト用グランド端子ＧＮＤ２）と、素子分離絶縁膜１１Ａと絶縁膜（ＢＯＸ層１１ｂ）とを貫通して支持基板１１ｃと電気的に接続された基板コンタクト１５−１ａと、基板コンタクト１５−１ａと抵抗素子１３とを電気的に接続する第１配線（最下層メタル配線１６−１ａ、ビア配線１５−１ｂ）と、抵抗素子１３と第１端子（基板コンタクト用グランド端子ＧＮＤ２）とを電気的に接続する第２配線（ビア配線１５−１ｃ、最下層メタル配線１６−１ｂ、ビア配線１５−２、上層メタル配線１６−２）とを有する。
【００３７】
このように、支持基板１１ｃと上層の配線層（例えば基板コンタクト用グランド端子ＧＮＤ２（図２参照））との間に抵抗素子１３を挿入することで、支持基板１１ｃと上層のメタル層との間に寄生する回路の時定数が大きくなる。なお、この時定数は主に挿入する抵抗素子１３の抵抗値で決定される。これにより、ＥＳＤなどによって外部から流入したサージ電流がダイレクトに支持基板１１ｃに流入してしまうことを防止できる。その結果、支持基板１１ｃの電位が急峻に上昇し、支持基板１１ｃと半導体素子（トランジスタ１００）との間のＢＯＸ層に高電界が印加されてしまうことを回避でき、内部回路におけるＢＯＸ層の耐性不良や半導体素子の特性変動を防止することが可能となる。
【００３８】
また、一般的な半導体装置では、ＥＳＤなどによって外部から流入するサージ電流に対する保護回路ＥＳＤを設ける場合がある。この場合、保護回路ＥＳＤは、図５に示すように、内部回路ＣＩＲ用の電源端子ＶＤＤ（第３端子）とグランド端子ＧＮＤ１（第２端子）との間に設けられる。この際、設計的観点から、基板コンタクト用グランド端子ＧＮＤ２とグランド端子ＧＮＤ１とをグランド線ＧＮＤＬにより電気的に接続するように構成する場合がある。ところが、電源端子ＶＤＤ又は基板コンタクト用グランド端子ＧＮＤ２に流入したサージ電流が、保護回路ＥＳＤを介してグランド端子ＧＮＤ１へ流れ出すよりも先に、基板コンタクト１５−１ａを介して支持基板１１ｃへ流入すると、この結果、支持基板１１ｃと半導体素子（トランジスタ１００）との間に高電界が印加され、内部回路ＣＩＲにおけるＢＯＸ層１１ｂの耐性不良や半導体素子の特性変動を引き起こす場合がある。そこで、本実施例のように、支持基板１１ｃと上層の配線層（例えば基板コンタクト用グランド端子ＧＮＤ２（図２又は図５参照））との間に抵抗素子１３を挿入することで、上層のメタル層にサージ電流が流入した際、このサージ電流が支持基板１１ｃへ流れ込むよりも先に、直接グランド端子ＧＮＤ１へ流れ出すか、若しくは、保護回路ＣＩＲを介してグランド端子ＧＮＤ１へ流れ出すように構成することが可能となる。この結果、サージ電流が支持基板１１ｃへ流れ込むことを防止又は低減でき、これにより、ＢＯＸ層１１ｂが破壊されることを回避できる。
【００３９】
また、以上のような基板コンタクト１５−１ａは、ＷＰにおいて形成される必要が存在する。この際、ＷＰにおいて、基板コンタクト１５−１ａと半導体素子（トランジスタ１００）のグランド端とを電気的に接続する配線を形成する場合がある。しかしながら、基板コンタクト１５−１ａと半導体素子のグランド線とを電気的に接続する配線を形成した後に支持基板１１ｃ中に発生したチャージが基板コンタクト１５−１ａ及び配線を介して半導体素子に流れ込んでしまう場合がある。このため、例えば半導体素子としてトランジスタ１００を用いた場合では、トランジスタ特性の変動やゲート絶縁膜の劣化などの不具合を引き起こす場合が存在する。
【００４０】
ＷＰ中にチャージが発生する原因には、ＣＶＤ工程やエッチング工程で印加されるステージバイアスや、ウエハをステージに吸着するために印加される静電チャックのバイアスなど、いくつかが考えられる。
【００４１】
バルク基板を用いた半導体ウエハでは、基板に発生したチャージをウエハ全体で受ける構造であるため、個々の半導体素子に与えるダメージは小さい。これに対し、ＳＯＩ基板１１を用いた半導体ウエハでは、支持基板１１ｃに発生したチャージが基板コンタクト１５−１ａを介して半導体素子に集中する構造であるため、各半導体素子に与えるダメージが大きくなる。
【００４２】
そこで、本実施例のように、支持基板１１ｃと上層の配線層（例えば基板コンタクト用グランド端子ＧＮＤ２（図２又は図５参照））との間に抵抗素子１３を挿入することで、基板コンタクト１５−１ａと半導体素子（トランジスタ１００）のグランド端とを電気的に接続する配線を形成する場合でも、ＷＰ中に支持基板１１ｃに発生したチャージがダイレクト半導体素子に流入してしまうことを防止できる。その結果、半導体素子におけるＢＯＸ層の耐性不良や半導体素子の特性変動を防止することが可能となる。なお、本実施例では、抵抗素子１３の抵抗値が保護回路ＥＳＤの抵抗値よりも高いことが好ましい。これにより、基板コンタクト１５−１ａを介して支持基板１１ｃへチャージが流れ込むよりも先に保護回路ＥＳＤが動作することを、より確実なものとすることが可能となる。
【００４３】
なお、本実施例では、抵抗素子１３としてポリシリコン膜を形成する場合を例に挙げたが、本発明はこれに限定されず、ＳＯＩ層１１ａの一部に比較的低濃度の拡散領域を形成し、これを抵抗素子として用いるように構成することも可能である。この場合、ＳＯＩ層１１ａにおける一部に素子分離絶縁膜１１Ａを形成しない領域を設け、これに所望する比抵抗が得られる程度に不純物をドープすることで、抵抗素子が形成される。
【００４４】
また、本実施例では、抵抗素子１３としてポリシリコン膜を形成する場合を例に挙げたが、本発明はこれに限定されず、例えば図６に示す半導体装置１’のように、基板コンタクト用グランド端子ＧＮＤ２と支持基板１１ｃとの間に接合抵抗として例えば２ｋΩ程度以上の抵抗成分を形成するように構成することも可能である。
【実施例２】
【００４５】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様とする。
【００４６】
・構成
図７は、本実施例による半導体装置２の層構造を示す断面図である。図７に示すように、半導体装置２は、実施例１による半導体装置１と同様の構成において、抵抗素子１３がデプレッション型のＭＯＳトランジスタ（以下、ＤＭＯＳトランジスタ）２０に置き換えられた構造を有する。なお、この他の構成は実施例１による半導体装置１と同様であるため、個々では詳細な説明を省略する。
【００４７】
本実施例によるＤＭＯＳトランジスタ２０は、トランジスタ１００と同様に、ＳＯＩ層１１ａのアクティブ領域に形成された一対の拡散領域２３と、一対の拡散領域２３間のボディ領域２４と、ボディ領域２４上のゲート絶縁膜２２と、ゲート絶縁膜２２上のゲート電極２１とを含む。したがって、本実施例では、ＳＯＩ層１１ａにおけるフィールド領域の一部に素子分離絶縁膜１１Ａを形成しない領域を設け、これにＤＭＯＳトランジスタ２０が形成される。
【００４８】
ＤＭＯＳトランジスタ２０は、実施例１における抵抗素子１３と同様に、一方の拡散領域２３がビア配線１５−１ｂと電気的に接続され、このビア配線１５−１ｂから最下層メタル配線１６−１ａ及び基板コンタクト１５−１ａを介して支持基板１１ｃに電気的に接続されている。また、他方の拡散領域２３は、実施例１における抵抗素子１３と同様に、ビア配線１５−１ｃを介して最下層メタル配線１６−１ｂに電気的に接続され、これを介して上層のメタル配線に電気的に接続されている。
【００４９】
このように本実施例では、抵抗素子としてＤＭＯＳトランジスタを用いている。ＤＭＯＳトランジスタのオン抵抗は、一般的に同一面積のポリシリコンやシリコンなどと比較して大きいため、所望する抵抗値（例えば２ｋΩ程度以上）の抵抗素子としてＤＭＯＳトランジスタ２０を用いることで、面積を縮小することが可能となる。
【００５０】
なお、本実施例によるＤＭＯＳトランジスタ２０のゲート電極２１は、フローティング状態であってもよいし、例えば基板コンタクト１５−１ａ側の配線に接続されていても良い。
【００５１】
・製造方法
次に、本実施例による半導体装置２の製造方法を、図面を用いて詳細に説明する。図８（ａ）から図９（ｂ）は、本実施例による半導体装置２の製造方法を示すプロセス図である。
【００５２】
本製造方法では、まず、ＳＯＩ基板１１を準備した後、実施例１と同様の工程にて、ＳＯＩ層１１ａに素子分離絶縁膜１１Ａを形成する。ただし、本実施例では、フィールド領域の一部に素子分離絶縁膜１１Ａを形成しない領域を設ける。続いて、実施例１において図３（ａ）を用いて説明した工程と同様の工程にてアクティブ領域並びに素子分離絶縁膜１１Ａが形成されていない領域に所定の不純物（例えばボロンイオン）を注入する。これにより、図８（ａ）に示すように、ＳＯＩ層１１ａが、素子分離絶縁膜１１Ａが形成されたフィールド領域と、しきい値調整用の不純物が注入されたアクティブ領域１０４Ａとに区画されると共に、フィールド領域の一部にしきい値調整用の不純物が注入されたアクティブ領域２４Ａが形成される。
【００５３】
次に、例えば実施例１において図３（ｂ）を用いて説明した工程と略同様の工程を用いることで、アクティブ領域１０４Ａ及び２４Ａにそれぞれトランジスタ１００及び２０を形成する。ただし、素子分離絶縁膜１１Ａ上にはポリシリコン膜よりなる抵抗素子１３は形成されない。これにより、図８（ｂ）に示すような層構造を得る。
【００５４】
次に、例えば実施例１において図３（ｃ）を用いて説明した工程と略同様の工程を用いることで、コンタクト部分に拡散領域１４が形成された開口ｏ３を有する層間絶縁膜１２−１を形成する。これにより、図８（ｃ）に示すような層構造を得る。
【００５５】
次に、例えば実施例１において図４（ａ）を用いて説明した工程と略同様の工程を用いることで、層間絶縁膜１２−１の開口ｏ３及びｏ４内に基板コンタクト１５−１ａ、並びにビア配線１５−１ｂ、１５−１ｃ及び１０５−１を形成する。この際、実施例１と同様に、基板コンタクト１５−１ａ及びビア配線１５−１ｂ、１５−１ｃ及び１０５−１を形成するよりも先に、各開口ｏ３により露出した支持基板１１ｃ表面及び開口ｏ４から露出した拡散領域２３及び１０３表面をサリサイド化しても良い。これにより、図９（ａ）に示すような層構造を得る。
【００５６】
次に、実施例１と同様に、層間絶縁膜１２−１上に単層又は多層の金属膜を堆積させた後、これをホトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、図９（ｂ）に示すように、層間絶縁膜１２−１上に最下層メタル配線１６−１ａ、１６−１ｂ及び１０６−１を形成する。
【００５７】
その後、上層の層間絶縁膜１２−２、ビア配線１５−２及び１０５−２、並びに上層メタル配線１６−２及び１０６−１よりなる層を必要に応じて１層以上形成する。これにより、図７に示すような、本実施例による半導体装置２が製造される。
【００５８】
以上のように、本実施例では、支持基板１１ｃと上層の配線層（例えば基板コンタクト用グランド端子ＧＮＤ２（実施例１における図２又は図５参照））との間に抵抗素子としてのＤＭＯＳトランジスタ２０を挿入することで、実施例１と同様の効果を得ることが可能となる。
【００５９】
さらに、本実施例によれば、抵抗素子としてポリシリコン膜よりも比抵抗が大きなＤＭＯＳトランジスタ２０を用いているため、抵抗素子を形成するための面積を縮小することが可能となり、この結果、半導体装置２を小型化することが可能となる。
【００６０】
なお、本実施例では、抵抗素子としてＤＭＯＳトランジスタ２０を形成する場合を例に挙げたが、本発明はこれに限定されず、例えば他のトランジスタやダイオードなどに置き換えることも可能である。
【実施例３】
【００６１】
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
【００６２】
本実施例では、基板コンタクト１５−１ａと半導体素子（本説明ではトランジスタ１００）のグランド端とを電気的に接続する配線を形成する場合について例を挙げて説明する。なお、以下では、本実施例を説明するにあたり、実施例１による半導体装置１の構成を引用するが、本発明はこれに限定されず、例えば実施例２による半導体装置２に対しても同様に適用することが可能である。
【００６３】
・構成
図１０は、本実施例による半導体装置３の層構造を示す断面図である。図１０に示すように、半導体装置３は、実施例１による半導体装置１と同様の構成を有すると共に、層間絶縁膜１２−３と、これに形成されたビア配線１５−２及び１０５−２並びに最上層メタル配線１６−３及び１０６−３が追加された構成を有する。
【００６４】
この構成において、層間絶縁膜１２−３は、半導体装置３の層構造における最上層に形成された層間絶縁膜である。
【００６５】
層間絶縁膜１２−３は、層間絶縁膜１２−１及び１２−２と同様に、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。また、その膜厚は、例えば１００００Å程度とすることができる。
【００６６】
層間絶縁膜１２−３上に形成された最上層メタル配線１６−３及び１０６−３は、それぞれ、例えばチタン（Ｔｉ）やアルミニウム（Ａｌ）や銅（Ｃｕ）などの金属膜若しくはこれらの合金よりなる金属膜とすることができる。また、各メタル配線１６−３及び１０６−３それぞれの上下面には、窒化チタン（ＴｉＮ）膜や窒化アルミチタン（ＴｉＡｌＮ）膜などの導電体膜が密着層として形成されても良い。
【００６７】
層間絶縁膜１２−３を貫通するビア配線１５−３及び１０５−３は、例えばタングステン（Ｗ）や銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属又は導電性を有するポリシリコンなどで形成することができる。
【００６８】
このように、基板コンタクト１５−１ａと半導体素子（トランジスタ１００）のグランド端とを最上層メタル配線１６−３により接続することで、ＷＰ中に支持基板１１ｃに発生したチャージが半導体素子に流入してしまうことを、最上層メタル配線１６−３を形成する際の工程のみに限定することが可能となる。すなわち、ＷＰ中に支持基板１１ｃに発生したチャージが半導体素子に流入してしまうことを最小限に抑えることが可能となる。その結果、半導体素子におけるＢＯＸ層の耐性不良や半導体素子の特性変動を最小限とすることが可能となる。
【００６９】
・製造方法
次に、本実施例による半導体装置３の製造方法を、図面を用いて詳細に説明する。ただし、本製造方法では、上層メタル配線１６−２及び１０６−２を形成するまでの工程が、実施例１と同様であるため、ここでは詳細な説明を省略する。
【００７０】
以上のように、図１に示す半導体装置１と同様の層構造を有する半導体装置３を形成すると、次に、例えばＣＶＤ法を用いて、層間絶縁膜１２−２上面全体に例えば膜厚が１００００Å程度のシリコン酸化膜よりなる層間絶縁膜１２−３を形成する。続いて、ホトリソグラフィ及びエッチングを行うことで、図１１に示すように、層間絶縁膜１２−３を貫通し、抵抗素子１３と電気的に接続された上層メタル配線１６−２と、トランジスタ１００のグランド側の拡散領域１０３と電気的に接続された上層メタル配線１０６−２とをそれぞれ露出させる開口ｏ３１を形成する。
【００７１】
次に、例えばスパッタリング法を用いて、層間絶縁膜１２−３の開口ｏ３１内に、例えばタングステン（Ｗ）などの導電体を充填することで、ビア配線１５−３及び１０５−３を形成する。この際、ビア配線１５−３及び１０５−３を形成するよりも先に、各開口ｏ３１により露出した上層メタル配線１６−２及び１０６−２表面をサリサイド化しても良い。
【００７２】
次に、層間絶縁膜１２−３上に単層又は多層の金属膜を堆積させた後、これをホトリソグラフィ工程及びエッチング工程を用いてパターニングすることで、ビア配線１５−３とビア配線１０５−３とを電気的に接続する最上層メタル配線１６−３を形成する。これにより、図１０に示すように、最上層で基板コンタクト１５−１ａとトランジスタ１００のグランド端とが電気的に接続された半導体装置３が製造される。
【００７３】
以上のように、本実施例では、支持基板１１ｃと上層の配線層（例えば基板コンタクト用グランド端子ＧＮＤ２（実施例１における図２又は図５参照））との間に抵抗素子１３を挿入することで、実施例１と同様の効果を得ることができる。
【００７４】
また、本実施例では、基板コンタクト１５−１ａと半導体素子（トランジスタ１００）のグランド端とが最上層のメタル配線（最上層メタル配線１６−３）で接続されているため、ＷＰ中に支持基板１１ｃに発生したチャージが半導体素子に流入してしまうことを、最上層メタル配線１６−３を形成する際の工程のみに限定することが可能となる。すなわち、ＷＰ中に支持基板１１ｃに発生したチャージが半導体素子に流入してしまうことを最小限に抑えることが可能となる。その結果、半導体素子におけるＢＯＸ層の耐性不良や半導体素子の特性変動を最小限とすることが可能となる。
【００７５】
また、上記実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１による半導体装置の層構造を示す断面図である。
【図２】本発明の実施例１における抵抗素子と基板コンタクト用グランド端子との位置関係を示す平面図である。
【図３】本発明の実施例１による半導体装置の製造工程を示すプロセス図である（１）。
【図４】本発明の実施例１による半導体装置の製造工程を示すプロセス図である（２）。
【図５】本発明の実施例１による半導体装置の概略的な回路図の例を示す図である。
【図６】本発明の実施例１による半導体装置の他の層構造を示す断面図である。
【図７】本発明の実施例２による半導体装置の層構造を示す断面図である。
【図８】本発明の実施例２による半導体装置の製造工程を示すプロセス図である（１）。
【図９】本発明の実施例２による半導体装置の製造工程を示すプロセス図である（２）。
【図１０】本発明の実施例３による半導体装置の層構造を示す断面図である。
【図１１】本発明の実施例３による半導体装置の製造工程を示すプロセス図である。
【符号の説明】
【００７７】
１、１’、２、３  半導体装置
１１  ＳＯＩ基板
１１ａ  ＳＯＩ層
１１ｂ  ＢＯＸ層
１１ｃ  支持基板
１１Ａ  素子分離絶縁膜
１２−１、１２−２、１２−３  層間絶縁膜
１３  抵抗素子
１３ａ、１４ａ  サリサイド膜
１４  拡散領域
１５−１ａ  基板コンタクト
１５−１ｂ、１５−１ｃ、１５−２、１５−３、１０５−１、１０５−２、１０５−３  ビア配線
１６−１ａ、１６−１ｂ、１０６−１  最下層メタル配線
１６−２、１０６−２  上層メタル配線
１６−３、１０６−３  最上層メタル配線
２０  ＤＭＯＳトランジスタ
２１、１０１  ゲート電極
２２、１０２  ゲート絶縁膜
２３、１０３  拡散領域
２４、１０４  ボディ領域
２４Ａ、１０４Ａ  アクティブ領域
１００  トランジスタ
ＣＩＲ  内部回路
ＧＮＤ１  グランド端子
ＧＮＤ２  基板コンタクト用グランド端子
ＧＮＤＬ  グランド線
ｏ３、ｏ４、ｏ３１  開口
ＶＤＤ  電源端子
【図１】
2008042046.tif 000003
【図２】
2008042046.tif 000004
【図３】
2008042046.tif 000005
【図４】
2008042046.tif 000006
【図５】
2008042046.tif 000007
【図６】
2008042046.tif 000008
【図７】
2008042046.tif 000009
【図８】
2008042046.tif 000010
【図９】
2008042046.tif 000011
【図１０】
2008042046.tif 000012
【図１１】
2008042046.tif 000013