(57)【要約】【課題】素子の微細化に対しても飽和電荷量の減少を抑制できる固体撮像素子及びその製造方法を提供することにある。【解決手段】Ｎ型の半導体基板１１に形成されたＰ型のウェル領域１６内に、Ｎ型の電荷蓄積領域１４が形成され、さらに電荷蓄積領域１４上に、Ｐ型のゲート領域１５ａ、及びその内側に配置されたＮ型の読み出し領域１５ｂを備えている。そして、電荷蓄積領域１４に蓄積された電荷は、ゲート領域１５ａに印加する電圧して、読み出し領域１５ｂを空乏化することによって、電荷蓄積領域１４に接続された読み出し領域１５ｂに読み出される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に形成された第２導電型の電荷蓄積領域と、
前記電荷蓄積領域上に形成された第１導電型のゲート領域と、
前記ゲート領域の内側に配置され、かつ、前記電荷蓄積領域に接続された第２導電型の読み出し領域とを備え、
前記ゲート領域に印加する電圧によって、前記電荷蓄積領域に蓄積された電荷を、前記読み出し領域に読み出す制御を行うことを特徴とする、固体撮像素子。
【請求項２】
前記ゲート領域に所定の電位を印加して、前記読み出し領域を空乏化することによって、前記電荷蓄積領域に蓄積された電荷が、前記読み出し領域に読み出される、請求項１に記載の固体撮像素子。
【請求項３】
前記読み出し領域の不純物濃度は、前記電荷蓄積領域の不純物濃度よりも低く形成されている、請求項１または２に記載の固体撮像素子。
【請求項４】
前記読み出し領域は、前記電荷蓄積領域の周辺の部位において、該電荷蓄積領域に接続されている、請求項１〜３のうちいずれか１項に記載の固体撮像素子。
【請求項５】
前記ゲート領域の周辺上に、該ゲート領域に電圧を印加するゲート電極がリング状に形成されている、請求項１〜４のうちいずれか１項に記載の固体撮像素子。
【請求項６】
第１導電型の半導体基板に、第２導電型の第１の不純物をイオン注入して、前記基板内部に不純物濃度分布のピークをもつ電荷蓄積領域を形成する工程と、
前記電荷蓄積領域の上部に、第２導電型の第２の不純物をイオン注入して、前記電荷蓄積領域の表面に、所定の不純物濃度を有する読み出し領域を形成する工程と、
前記電荷蓄積領域の上部に、第１導電型の第３の不純物を選択的にイオン注入して、前記電荷蓄積領域上に、前記読み出し領域を囲むゲート領域を形成する工程と
を備えたことを特徴とする、固体撮像素子の製造方法。
【請求項７】
前記読み出し領域にイオン注入された前記第２の不純物の濃度は、前記電荷蓄積領域にイオン注入された前記第１の不純物のピーク濃度よりも低い、請求項６に記載の固体撮像素子の製造方法。
【請求項８】
前記ゲート領域の周辺上に、ゲート電極をリング状に形成する工程をさらに備えている、請求項６又は７に記載の固体撮像素子の製造方法。
【請求項９】
前記半導体基板上に、層間絶縁膜を形成する工程をさらに備え、
前記ゲート電極は、前記層間絶縁膜内に形成される、請求項６〜８のうちいずれか１項に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びその製造方法に関し、特に素子の微細化に対しても飽和電荷量の減少を抑制できる固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
増幅型ＭＯＳセンサを用いた固体撮像素子は、画素毎にフォトダイオードで検出した信号をトランジスタで増幅するもので、高感度という特徴を有する。
【０００３】
図８（ａ）、（ｂ）は、従来の固体撮像素子の一般的な構成を示した図で、図８（ａ）はその平面図、図８（ｂ）は、VIIIb−VIIIbに沿った断面図である。
【０００４】
図８（ａ）、（ｂ）に示すように、Ｐ型シリコン基板１０１に形成された分離領域１０２で画定された画素領域に、Ｎ型拡散層からなる電荷蓄積領域１０３、電荷蓄積領域１０３に蓄積された電荷を転送するためのトランスファーゲート１０４、及び、転送された電荷を蓄積するフローティングディフュージョン（ＦＤ：Floating Diffusion）１０５がそれぞれ形成されている。
【０００５】
近年、多数の画素を高集積するために、固体撮像素子の微細化が進められているが、画素サイズの微細化に伴い、電荷蓄積領域１０３の面積が縮小してしまうことに起因して、飽和電荷量が減少してしまうという問題があった。
【０００６】
飽和電荷量の減少を抑制するためには、電荷蓄積領域１０３の不純物濃度を濃くしたり、電荷蓄積領域１０３の拡散深さを深くすることが有効であるが、前者の場合には、電荷蓄積領域の電位が高くなり、残像が起こり易くなるという問題が生じ、また後者の場合には、隣接する画素間で電荷の移動が生じて混色という問題が生じる（例えば、特許文献１を参照）。
【特許文献１】特開２００３−１４２６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、画素サイズの微細化に伴う飽和電荷量の減少を抑制するには、種々の技術的な困難が伴う。また、飽和電荷量の減少は、電荷蓄積領域の体積縮小がその本質的な要因であるため、抜本的な解決を図ることは難しい。
【０００８】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、素子の微細化に対しても飽和電荷量の減少を抑制できる、従来にない全く新規な構成からなる固体撮像素子を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明に係わる固体撮像素子は、電荷蓄積領域上に、電荷蓄積領域と反対導電型のゲート領域、及び当該ゲート領域の内側に電荷蓄積領域と同導電型の読み出し領域を設け、ゲート領域に印加する電圧によって、電荷蓄積領域に蓄積された電荷を、読み出し領域に読み出す制御を行う構成を採用する。
【００１０】
すなわち、本発明に係わる固体撮像素子は、第１導電型の半導体基板と、半導体基板内に形成された第２導電型の電荷蓄積領域と、電荷蓄積領域上に形成された第１導電型のゲート領域と、ゲート領域の内側に配置され、かつ、電荷蓄積領域に接続された第２導電型の読み出し領域とを備え、ゲート領域に印加する電圧によって、電荷蓄積領域に蓄積された電荷を、読み出し領域に読み出す制御を行うことを特徴とする。
【００１１】
このような構成によれば、従来、蓄積電荷を読み出す制御手段として電荷蓄積領域に隣接して設けられていた、トランスファーゲート、及びフローティングディフュージョンに代わり、電荷蓄積領域の上方に、ゲート領域及び読み出し領域からなる読み出し制御手段を設けることによって、画素領域全体に電荷蓄積領域を形成することが可能となる。これにより、素子の微細化に対しても、飽和電荷量の減少を抑制することができる。
【００１２】
上記構成において、ゲート領域に所定の電位を印加して、読み出し領域を空乏化することによって、電荷蓄積領域に蓄積された電荷を、読み出し領域に読み出すことが好ましい。また、読み出し領域の不純物濃度は、電荷蓄積領域の不純物濃度よりも低く形成されていることが好ましい。これにより、電荷蓄積領域に蓄積された電荷を、確実に読み出し領域に読み出すことができる。
【００１３】
本発明に係わる固体撮像素子の製造方法は、第１導電型の半導体基板に第２導電型の第１の不純物をイオン注入して、基板内部に不純物濃度分布のピークをもつ電荷蓄積領域を形成する工程と、電荷蓄積領域の表面に第２導電型の第２の不純物をイオン注入して、電荷蓄積領域の上部に所定の不純物濃度を有する読み出し領域を形成する工程と、電荷蓄積領域の上部に第１導電型の第３の不純物を選択的にイオン注入して、電荷蓄積領域上に読み出し領域を囲むゲート領域を形成する工程とを備えたことを特徴とする。
【発明の効果】
【００１４】
本発明に係る固体撮像素子によれば、画素領域全体に電荷蓄積領域（フォトダイオード）を形成することができるため、素子の微細化が進んでも、飽和電荷量の減少を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
【００１６】
（第１の実施形態）
図１（ａ）、（ｂ）は、本発明の第１の実施形態における固体撮像素子１０の構成を模式的に示した図で、図１（ａ）は固体撮像素子１０の平面図、図１（ｂ）は図１（ａ）のＩb−Ｉbに沿った断面図である。
【００１７】
図１（ａ）、（ｂ）に示すように、本実施形態における固体撮像素子１０の基本的な構成は、Ｎ型の半導体基板１１に形成されたＰ型のウェル領域１６内に、Ｎ型の電荷蓄積領域１４が形成され、さらに電荷蓄積領域１４上に、Ｐ型のゲート領域１５ａ、及びその内側に配置されたＮ型の読み出し領域１５ｂを備えたものである。そして、電荷蓄積領域１４に蓄積された電荷は、ゲート領域１５ａに印加する電圧によって、電荷蓄積領域１４に接続された読み出し領域１５ｂに読み出される。
【００１８】
なお、蓄積電荷の読み出しを確実にするには、ゲート領域１５ａに所定の電位を印加することによって、読み出し領域１５ｂを完全に空乏化することが好ましく、また、読み出し領域１５ｂの不純物濃度は、電荷蓄積領域１４の不純物濃度よりも低く形成されていることが好ましい。
【００１９】
ここで、蓄積電荷の読み出し制御は、以下のように行われる。まず、電荷蓄積時は、読み出し領域１５ｂの電位に対して、ゲート領域１５ａの電位を低くしておく。例えば、読み出し領域１５ｂを０Ｖに固定し、ゲート領域１５ａに負の電圧を印加すると、空乏層が読み出し領域１５ｂまで達しないため、電流は流れず、電荷蓄積領域１４に電荷が蓄積される。次に、電荷読み出し時は、読み出し領域１５ｂの電位に対して、ゲート領域１５ａの電位を高くする。例えば、読み出し領域１５ｂを０Ｖに固定し、ゲート領域１５ａに正の電圧を印加すると、空乏層が読み出し領域１５ｂまで広がり、電荷蓄積領域１４に蓄積された電荷は、読み出し領域１５ｂに読み出される。
【００２０】
図１（ａ）、（ｂ）に示した固体撮像素子１０の構成によれば、図８（ａ）、（ｂ）に示した従来の固体撮像素子において、蓄積電荷を読み出す制御手段として電荷蓄積領域１０３に隣接して設けられていた、トランスファーゲート１０４、及びフローティングディフュージョン１０５を省くことができるため、画素領域全体に電荷蓄積領域１４を広げることが可能となる。これにより、素子の微細化に対しても、飽和電荷量の減少を抑制することができる。
【００２１】
さらに、図１（ａ）、（ｂ）を参照しながら、本実施形態における固体撮像素子１０の構成を詳細に説明する。
【００２２】
図１（ｂ）に示すように、Ｎ型のシリコンからなる半導体基板１１の画素領域１２には、ボロン（Ｂ）の不純物拡散層からなるＰ型のウェル領域１６、砒素（Ａｓ）の不純物拡散層からなるピーク濃度１Ｅ１７〜１Ｅ１８／ｃｍ３程度、深さ０．１〜１μｍ程度のＮ型の電荷蓄積領域１４が形成されている。さらに、電荷蓄積領域１４上部には、Ｂの不純物拡散層からなるピーク濃度５Ｅ１７〜３Ｅ１８／ｃｍ３程度、深さ３０〜８０ｎｍ程度のＰ型のゲート領域１５ａと、ゲート領域１５ａに囲まれ、かつ電荷蓄積領域１４から連続して形成された、リン（Ｐ）の不純物拡散層からなるピーク濃度１Ｅ１５〜１Ｅ１６／ｃｍ３程度、深さ３０〜８０ｎｍ程度のＮ型の読み出し領域１５ｂとが形成されている。
【００２３】
半導体基板１１表面には、層間絶縁膜１９が形成され、ゲート領域１５ａに接続するゲート電極２０、及び、読み出し領域１５ｂに接続する読み出し電極２１が形成されている。なお、読み出し領域１５ｂは、画素領域１２内の任意の位置に形成することできるが、読み出し電極２１からの配線の引き回しを考慮すれば、図１（ａ）に示すように、電荷蓄積領域１４の周辺の部位に形成されていることが好ましい。また、ゲート電極２０も、画素領域１２内の任意の位置に形成することでき、例えば、図１（ａ）に示すように、画素領域１２の周辺角部に設けてもよい。
【００２４】
また、素子分離領域１３には、半導体基板１１に０．２〜１μｍ程度の深さに形成された溝部に、下地保護膜１３ｂを介して絶縁膜１３ｃが埋め込まれており、素子分離領域１３の側面に接する半導体基板１１には、Ｐ型の白キズ抑制領域１７が、また、素子分離領域１３の底部に接する半導体基板１１には、Ｎ型の分離拡散層１８が形成されている。
【００２５】
次に、本実施形態における固体撮像素子１０の製造方法について、図２（ａ）〜図３（ｃ）を参照しながら説明する。ここで、図２（ａ）〜図３（ｃ）は、図１（ａ）のＩb−Ｉbに沿った工程断面図を示す。
【００２６】
まず、図２（ａ）に示すように、Ｎ型のシリコン基板からなる半導体基板１１上に、素子分離領域１３となる領域を開口した酸化膜からなるハードマスク２３を形成し、素子分離領域１３に溝部１３ａを形成する。その後、溝部１３ａの表面上に、下地保護膜１３ｂを形成した後、溝部１３ａの側面から半導体基板１１における画素領域１２中にＰ型の不純物、ボロンをイオン注入して、溝部１３ａの側面にＰ型の白キズ抑制領域１７を形成する。
【００２７】
次に、図２（ｂ）に示すように、溝部１３ａの底部に、リン（Ｐ）をほぼ垂直の角度でイオン注入して、その後に形成するＰ型ウェル領域を分離するためのＮ型の分離拡散層１８を形成する。
【００２８】
次に、図２（ｃ）に示すように、半導体基板１１上の全面に絶縁膜を形成した後、ＣＭＰ法によりハードマスク２３上の絶縁膜を研磨除去し、その後ハードマスク２３を除去する。これにより、溝部１３ａ内に下地保護膜１３ｂを介して絶縁膜１３ｃが埋め込まれた素子分離領域１３が形成される。その後、半導体基板１１における画素領域１２に、ボロン（Ｂ）をイオン注入して、Ｐウェル領域１６を形成する。
【００２９】
次に、図３（ａ）に示すように、レジストマスク（不図示）を用いて、半導体基板１１における画素領域１２中に、Ｎ型の不純物、例えば砒素（Ａｓ）をイオン注入して、電荷蓄積領域１４を形成する。このとき、電荷蓄積領域１４は、半導体基板１１表面から０．０５〜０．１５μｍ程度の深さに、１Ｅ１７〜１Ｅ１８／ｃｍ３程度のピーク濃度をもつように形成する。これにより、電荷蓄積領域１４は、底面側に設けられたＰウェル領域１６と側面側に設けられた白キズ抑制領域１７によって囲まれた構成となる。引き続き、電荷蓄積領域１４の表面に、Ｎ型の不純物、例えばリン（Ｐ）をイオン注入して、読み出し領域１５ｂを形成する。このとき、読み出し領域１５ｂは、１Ｅ１５〜１Ｅ１６／ｃｍ３程度の不純物濃度になるように調整する。
【００３０】
次に、図３（ｂ）に示すように、レジストマスク（不図示）を用いて、半導体基板１１における画素領域１２中に、例えばＢをイオン注入して、５Ｅ１７〜３Ｅ１８／ｃｍ３程度の不純物濃度のＰ型のゲート領域１５ａを形成する。これにより、ゲート領域１５ａに囲まれ、且つ、電荷蓄積領域１４に接続している所望の読み出し領域１５ｂが形成される。
【００３１】
その後、イオン注入された不純物を熱処理により活性化を行った後、図３（ｃ）に示すように、半導体基板１１上に、層間絶縁膜１９を堆積した後、層間絶縁膜１９内にゲート領域１５ａに接続するゲート電極２０および読み出し領域１５ｂに接続する読み出し電極２１を形成して、固体撮像素子を完成する。
【００３２】
なお、図２（ｂ）に示した工程において、素子分離領域１３が深くなると、溝部１３ａの底部に、リン（Ｐ）をほぼ垂直の角度でイオン注入して、Ｎ型の分離拡散層１８を形成する際、溝部１３ａの側面にもリンがイオン注入されるおそれがある。それを防ぐために、例えば、図４に示すように、溝部１３ａの側面に、さらに注入マスクとしての側壁保護膜１３ｄを形成することによって、溝部１３ａの底部のみにリンをイオン注入することができる。
【００３３】
（第２の実施形態）
図５（ａ）、（ｂ）は、本発明の第２の実施形態における固体撮像素子１０の構成を模式的に示した図で、図５（ａ）は固体撮像素子１０の平面図、図５（ｂ）は図５（ａ）のＶb−Ｖbに沿った断面図である。図５（ａ）、（ｂ）は、図１（ａ）、（ｂ）とゲート電極２０の構成が異なっている以外は同じ構成を有している。
【００３４】
既に述べたように、ゲート領域１５ａは、読み出し領域１５ｂを除く画素領域１２のほぼ全面に亘って形成されているので、ゲート電極２０は、画素領域１２内の任意の位置に形成することできる。ゲート電極２０は、金属からなるので、画素領域１２内に入射する光を出来るだけ遮光しないためには、例えば、図１（ａ）に示したように、画素領域１２の周辺角部に設けることが好ましい。
【００３５】
一方、飽和電荷量を増加させるために、電荷蓄積領域１４が深くなると、電荷を読み出す際に、電荷蓄積領域１４が完全に空乏化されにくくなり、その結果、残像が生じやすくなる。このような場合には、ゲート電極２０を、図５（ａ）に示すように、ゲート領域１５ａの周辺上、換言すれば、画素領域１２を取り囲むようにリング状に形成することによって、電荷蓄積領域１４の完全空乏化を容易にすることができる。
【００３６】
図６（ａ）、（ｂ）は、本発明の第２の実施形態の変形例における固体撮像素子１０の構成を模式的に示した図で、図６（ａ）は固体撮像素子１０の平面図、図６（ｂ）は図６（ａ）のVIb−VIbに沿った断面図である。図６（ａ）、（ｂ）は、図１（ａ）、（ｂ）とゲート電極２０及び層間絶縁膜１９の構成が異なっている以外は同じ構成を有している。
素子が微細化されるに伴い、配線層も多層化されるようになり、入射した光が配線層で乱反射されることによって、隣接する画素領域に光が混入しやすくなる。その結果、混色の問題が生じやすくなる。このような場合には、図６（ａ）、（ｂ）に示すように、ゲート領域１５ａの周辺上にリング状のゲート電極２０を読み出し電極２１よりも高く形成することによって、隣接する画素領域からの光の混入を防止することができる。
【００３７】
次に、図７（ａ）〜（ｃ）を参照しながら、図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）に示した固体撮像素子の製造方法について説明する。
【００３８】
図７（ａ）は、半導体基板１１に、電荷蓄積領域１４、ゲート領域１５ａ、及び読み出し領域１５ｂが形成された状態を示した断面図で、第１の実施形態における図２（ａ）〜図３（ｂ）に示した工程と同じ方法で形成されたものである。
【００３９】
その後、図７（ｂ）に示すように、半導体基板１１上に層間絶縁膜１９を堆積した後、選択的エッチングと金属堆積によりゲート電極２０および読み出し電極２１を形成する。このとき、ゲート電極２０は、図５（ａ）に示したように、ゲート領域１５ａを含む画素領域１２の周辺上に形成する。
【００４０】
また、図６（ａ）、（ｂ）に示した固体撮像素子を形成する場合には、さらに、図７（ｃ）に示すように、層間絶縁膜１９上に２層目の層間絶縁膜１９ａを堆積した後、選択的エッチングと金属堆積により、ゲート電極２０に接続して積層されたゲート電極２０ａを形成する。なお、このとき、読み出し電極２１からの配線を画素領域外に導出しやすくするために、図６（ａ）に示すように、ゲート電極２０を完全に閉じたリング状に形成せず、一部が離れたリング状に形成してもよい。
【００４１】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、ウェル領域内に電荷蓄積領域を形成したが、半導体基板に電荷蓄積領域を形成してもよい。また、上記実施形態において具体的に示した各構成の不純物の極性は、それに限定されず、各構成の不純物の極性を反転させても、勿論、本発明の効果を得ることができる。
【産業上の利用可能性】
【００４２】
本発明によれば、素子の微細化に対しても飽和電荷量の減少を抑制できる、固体撮像素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態における固体撮像素子の構成を示した図で、（ａ）はその平面図、（ｂ）は、図１（ａ）のＩb−Ｉbに沿った断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法を示した工程断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態における固体撮像素子の製造方法を示した工程断面図である。
【図４】本発明の第１の実施形態の変形例における固体撮像素子の製造方法を示した工程断面図である。
【図５】本発明の第２の実施形態における固体撮像素子の構成を示した図で、（ａ）はその平面図、（ｂ）は、図５（ａ）のＶb−Ｖbに沿った断面図である。
【図６】本発明の第２の実施形態の変形例における固体撮像素子の構成を示した図で、（ａ）はその平面図、（ｂ）は、図６（ａ）のVIb−VIbに沿った断面図である。
【図７】（ａ）〜（ｃ）は、本発明の第２の実施形態における固体撮像素子の製造方法を示した工程断面図である。
【図８】従来の固体撮像素子の構成を示した断面図で、（ａ）はその平面図、（ｂ）は、図８（ａ）のVIIIb−VIIIbに沿った断面図である。
【符号の説明】
【００４４】
１０      固体撮像素子
１１      半導体基板
１２      画素領域
１３      素子分離領域
１３ａ    溝部
１３ｂ    下地保護膜
１３ｃ    絶縁膜
１３ｄ    側壁保護膜
１４      電荷蓄積領域
１５ａ    ゲート領域
１５ｂ    読み出し領域
１６      ウェル領域
１７      白キズ抑制領域
１８      分離拡散層
１９、１９ａ      層間絶縁膜
２０、２０ａ      ゲート電極
２１      読み出し電極
【図１】
2008098541.tif 000003
【図２】
2008098541.tif 000004
【図３】
2008098541.tif 000005
【図４】
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【図５】
2008098541.tif 000007
【図６】
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【図７】
2008098541.tif 000009
【図８】
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