(57)【要約】【課題】積層型不揮発性メモリ装置を提供する。【解決手段】積層型不揮発性メモリ装置は、互いの上面に積層された、複数のビット線層とワード線層とを含む。ビット線層は、高度なプロセス技術を使用して形成することができる複数のビット線を含み、装置の製造を効率的かつ費用効率の高いものとしている。装置はＮＡＮＤ演算用に構成することができる。【選択図】図２
2008098602.tif 000002
【特許請求の範囲】
【請求項１】
連続的に互いの上面上に形成された、複数のビット線層と、複数のワード線層とを含む不揮発性メモリ装置を製造する方法であって、
前記複数のビット線層を形成すること、各ビット線層を形成することは、
絶縁体上に半導体層を形成することと、
前記半導体層をパターニングおよびエッチングして複数のビット線を形成することとを含み、
前記複数のワード線層を、前記複数のビット線層の中の、先行する一つの上に形成すること、各ワード線層を形成することは、
トラップ構造と、導体層とを順次に形成することと、
前記トラップ構造と、前記導体層とをパターニングおよびエッチングして複数のワード線を形成することと
を含む方法。
【請求項２】
前記半導体層のパターニングおよびエッチングは、
前記半導体層の上にキャップ層を形成することと、
前記キャップ層と前記半導体層とをエッチングして、前記キャップ層と前記半導体層と、の残留部分を含むビット線領域を形成することと、
前記エッチングされたキャップ層と半導体層と、の上に、誘電層を形成することと、
前記誘電層の一部をエッチングして、前記ビット線の間と、前記キャップ層の前記残留部分の上とに誘電領域を形成することと、
前記キャップ層の前記残留部分を除去し、それにより前記誘電層の、前記キャップ層の上の部分を除去することと
を含む、
請求項１に記載の方法。
【請求項３】
前記キャップ層は、窒化層を含む、
請求項２に記載の方法。
【請求項４】
前記誘電層は、二酸化シリコンを含む、
請求項２に記載の方法。
【請求項５】
前記二酸化シリコンは、高密プラズマによる化学気相成長法を用いて堆積される、
請求項４に記載の方法。
【請求項６】
前記トラップ構造の形成は、シリコン‐酸化物‐窒化物‐酸化物‐シリコン（ＳＯＮＯＳ）構造を形成することを含む、
請求項１に記載の方法。
【請求項７】
前記トラップ構造の形成は、酸化物‐窒化物‐酸化物（ＯＮＯ）によるｎｉｔｒｉｄｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ（ＮＲＯＭ）構造を形成することを含む、
請求項１に記載の方法。
【請求項８】
前記トラップ構造の形成は、Ｂａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を形成することを含む、
請求項１に記載の方法。
【請求項９】
前記トラップ構造の形成は、シリコン‐酸化物‐窒化物‐シリコン（ＳＯＮＳ）構造を形成することを含む、
請求項１に記載の方法。
【請求項１０】
前記トラップ構造の形成は、トップＢＥ−ＳＯＮＯＳ構造を形成することを含む、
請求項１に記載の方法。
【請求項１１】
前記トラップ構造の形成は、トップシリコン‐酸化物‐窒化物‐酸化物‐シリコン‐酸化物‐シリコン（ＳＯＮＯＳＯＳ）構造を形成することを含む、
請求項１に記載の方法。
【請求項１２】
前記トラップ構造の形成は、ボトムＳＯＳＯＮＯＳ構造を形成することを含む、
請求項１に記載の方法。
【請求項１３】
前記トラップ構造の形成は、シリコン‐酸化物‐窒化物‐酸化物‐窒化物‐シリコン（ＳＯＮＯＮＳ）構造を形成することを含む、
請求項１に記載の方法。
【請求項１４】
前記トラップ構造の形成は、窒化シリコン（ＳｉＮ）層を形成することを含む、
請求項１に記載の方法。
【請求項１５】
前記トラップ構造の形成は、ＳｉＯＮ層を形成することを含む、
請求項１に記載の方法。
【請求項１６】
前記トラップ構造の形成は、高誘電率材料を堆積することを含む、
請求項１に記載の方法。
【請求項１７】
前記高誘電率材料は、ＨｆＯ２、ＡＩＮ、または、Ａｌ２Ｏ３である、
請求項１６に記載の方法。
【請求項１８】
さらに、
ソース・ドレイン領域を、前記複数のワード線によって覆われていない、前記複数のビット線の領域に形成すること
を含む請求項１に記載の方法。
【請求項１９】
前記半導体層はＰ型半導体材料を含み、前記ソース・ドレイン領域の形成は前記Ｐ型半導体材料内にＮ＋領域を形成することを含む、
請求項１８に記載の方法。
【請求項２０】
前記Ｎ＋領域は、ＡｓまたはＰを用いて形成される、
請求項１９に記載の方法。
【請求項２１】
前記導体層は、ポリシリコン材料を含む、
請求項１に記載の方法。
【請求項２２】
前記導体層は、ポリシリコン・シリサイド・ポリシリコン材料を含む、
請求項１に記載の方法。
【請求項２３】
前記導体層は、金属を含む、
請求項１に記載の方法。
【請求項２４】
前記金属は、アルミニウム、銅、または、タングステンである、
請求項２３に記載の方法。
【請求項２５】
前記トラップ構造と導体層のパターニングおよびエッチングは、
キャップ層を、前記トラップ構造と導体層上に形成することと、
前記キャップ層と、前記トラップ構造および導体層と、をエッチングし、前記キャップ層と、前記トラップ構造および導体層と、の残留部分を含むワード線領域を形成することと、
誘電層を、前記エッチングされたキャップ層、トラップ構造、および導体層の上に形
成することと、
前記誘電層の一部をエッチングし、前記ワード線の間と、前記キャップ層の残留部分
の上とに誘電領域を形成することと、
前記キャップ層の前記残留部分を除去し、それにより前記誘電層の、前記キャップ層の上の部分を除去することと
を含む、
請求項１に記載の方法。
【請求項２６】
前記キャップ層は、窒化層を含む、
請求項２５に記載の方法。
【請求項２７】
前記誘電層は、二酸化シリコンを含む、
請求項２５に記載の方法。
【請求項２８】
前記二酸化シリコンは、高密プラズマによる化学気相成長法を用いて堆積される、
請求項２７に記載の方法。
【請求項２９】
連続的に互いの上面上に形成された、複数のビット線層と、複数のワード線層とを含む不揮発性メモリ装置を製造する方法であって、
前記複数のビット線層を形成すること、各ビット線層を形成することは、
第１の半導体層を絶縁体上に形成することと、
キャップ層を前記半導体層の上に形成することと、
前記キャップ層と前記半導体層とをエッチングして、前記キャップ層と前記半導体層と、の残留部分を含むビット線領域を形成することと、
前記エッチングされたキャップ層と半導体層と、の上に、誘電層を形成することと、
前記誘電層の一部をエッチングして、前記ビット線領域の間に誘電領域を、また、前記キャップ層の前記残留部分の上に誘電領域を、形成することと、
前記キャップ層の前記残留部分を除去し、それにより前記誘電層の、前記キャップ層の上の部分を除去することとを含み、
前記複数のワード線層を、前記複数のビット線層の中の、先行する一つの上に形成すること、各ワード線層を形成することは、
多層構造を備えるトラップ構造と、導体層と、を順次に形成することと、
前記トラップ構造と前記導体層とをパターニングおよびエッチングして、複数のワード線を形成することと
を含む方法。
【請求項３０】
前記キャップ層は、窒化層を含む、
請求項２９に記載の方法。
【請求項３１】
前記誘電層は、二酸化シリコンを含む、
請求項２９に記載の方法。
【請求項３２】
前記二酸化シリコンは、高密プラズマによる化学気相成長法を用いて堆積される、
請求項３１に記載の方法。
【請求項３３】
前記トラップ構造の形成は、シリコン‐酸化物‐窒化物‐酸化物‐シリコン（ＳＯＮＯＳ）構造を形成することを含む、
請求項２９に記載の方法。
【請求項３４】
前記トラップ構造の形成は、酸化物‐窒化物‐酸化物（ＯＮＯ）によるＮＲＯＭ構造を形成することを含む、
請求項２９に記載の方法。
【請求項３５】
前記トラップ構造の形成は、Ｂａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を形成することを含む、
請求項２９に記載の方法。
【請求項３６】
前記トラップ構造の形成は、シリコン‐酸化物‐窒化物‐シリコン（ＳＯＮＳ）構造を形成することを含む、
請求項２９に記載の方法。
【請求項３７】
前記トラップ構造の形成は、トップＢＥ−ＳＯＮＯＳ構造を形成することを含む、
請求項２９に記載の方法。
【請求項３８】
前記トラップ構造の形成は、トップシリコン‐酸化物‐窒化物‐酸化物‐シリコン‐酸化物‐シリコン（ＳＯＮＯＳＯＳ）構造を形成することを含む、
請求項２９に記載の方法。
【請求項３９】
前記トラップ構造の形成は、ボトムＳＯＳＯＮＯＳ構造を形成することを含む、
請求項２９に記載の方法。
【請求項４０】
前記トラップ構造の形成は、シリコン‐酸化物‐窒化物‐酸化物‐窒化物‐シリコン（ＳＯＮＯＮＳ）構造を形成することを含む、
請求項２９に記載の方法。
【請求項４１】
前記トラップ構造の形成は、窒化シリコン（ＳｉＮ）層を形成することを含む、
請求項２９に記載の方法。
【請求項４２】
前記トラップ構造の形成は、ＳｉＯＮ層を形成することを含む、
請求項２９に記載の方法。
【請求項４３】
さらに、
ソース・ドレイン領域を、前記複数のワード線によって覆われていない、前記複数のビット線の領域に形成すること
を含む請求項２９に記載の方法。
【請求項４４】
前記半導体層はＰ型半導体材料を含み、前記ソース・ドレイン領域の形成は前記Ｐ型半導体材料内にＮ＋領域を形成することを含む、
請求項４３に記載の方法。
【請求項４５】
前記Ｎ＋領域は、ＡｓまたはＰを用いて形成される、
請求項４４に記載の方法。
【請求項４６】
前記導体層は、ポリシリコン材料を含む、
請求項２９に記載の方法。
【請求項４７】
前記導体層は、ポリシリコン・シリサイド・ポリシリコン材料を含む、
請求項２９に記載の方法。
【請求項４８】
前記導体層は、金属を含む、
請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００５年１２月９日付出願の米国仮特許出願６０／７４８，９１１号、発明の名称「ＴＦＴによるＮＡＮＤプロセスおよびＮｉｔｒｉｄｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｒｏｙ（ＮＲＯＭ）」の利益を主張するものであり、その内容は、参照により、本明細書に全て記載されたかの如く取り込むものとする。本願はまた、２００６年６月２２日付出願の米国特許出願１１／４２５，９５９号、発明の名称「積層型不揮発性メモリ装置およびその製造方法」に関連し、その内容も、参照により、本明細書に全て記載されたかの如く取り込むものとする。
【０００２】
本明細書に記載の実施形態は薄膜トランジスタ型不揮発性メモリ装置を製造する方法に関し、特にメモリセルの層を多数含む薄膜トランジスタ型不揮発性メモリ装置を製造する方法に関する。
【背景技術】
【０００３】
不揮発性メモリ装置は益々多くの製品において利用されている。たとえば、フラッシュ型のメモリ装置はＭＰ３プレーヤ、デジタルカメラにおいて、コンピュータファイル等の記憶装置として用いられている。このような利用が増えるにつれ、より小型のパッケージに収容されるより大容量のメモリが必要となる。それゆえ、高度に密なメモリの製造を行う必要がある。したがって、従来の不揮発性メモリ装置の密度を増大することを目的として研究・開発が行われてきている。
【０００４】
不揮発性メモリ装置の密度を増大する方法の一つは、積層型のメモリ装置、つまり、メモリセルの層が互いの上面を合わせて積層されている装置を製作することである。生憎、今日までに、ある種の積層型メモリ装置の製作にはあまり労力が割かれてこなかった。たとえば、積層型ＮＲＯＭはほとんど設計されていない。これは、部分的には、積層型メモリ装置が必ずしも最新の製造プロセスには適合せず、それにより積層型メモリ装置の製作が非効率かつ高コストになり得るためである。
【０００５】
従来の不揮発性メモリ装置の密度を増大する方法は他にもあるが、しかしながら、それらの方法は必ずしもあらゆる用途におけるニーズに対処したものではない。それゆえ、従来の不揮発性メモリ装置の密度を増大するためのさらなる、もしくはその他の方法が依然として必要とされている。
【０００６】
不揮発性メモリ装置の一特定種として、ＮＲＯＭ装置がある。図１は、従来のＮＲＯＭ構造１５０を示す図である。図示のとおり、ＮＲＯＭ１５０はシリコン基板１５２上に構成されている。シリコン基板は、Ｐ型シリコン基板でもＮ型シリコン基板でもよいが、しかし、様々な設計上の理由によりＰ型シリコン基板がしばしば好まれる。その後、ソース・ドレイン領域１５４および１５６を基板１５２にインプラントすることができる。その後、トラップ構造１５８が基板１５２上のソース・ドレイン領域１５４および１５６間に形成される。その後、制御ゲート１６０がトラップ層１５８の上に形成される。
【０００７】
ソース・ドレイン領域１５４および１５６は基板１５２とは反対の型となるようドープされたシリコン領域である。たとえば、Ｐ型シリコン基板１５２を用いた場合、Ｎ型のソース・ドレイン領域１５４および１５６をそこにインプラントすることができる。
【０００８】
電荷トラップ構造１５８は、トラップ層と基板１５２内のチャネル１６６間に窒化トラップ層と酸化絶縁層とを備える。他の実施形態においては、トラップ構造１５８は、たとえば酸化、より具体的には二酸化シリコン層等の、絶縁性または誘電性の二つの層間に挟まれた窒化トラップ層を備えることもできる。このような構成は、しばしば酸化物−窒化物−酸化物（ＯＮＯ）トラップ層と呼称される。
【０００９】
トラップ構造１５８内には電荷をソース・ドレイン領域１５４および１５６に隣接して蓄積し、かつ、閉じ込めることができ、そこには別個の独立した二つの電荷１６２および１６４が有効に蓄積されている。各電荷１６２および１６４を、トラップされた電子のポケットの有無により表される二つの状態、プログラム状態と消去状態のどちらか一つに維持することができる。これにより、２ビットの情報の蓄積が、多層セル技術に関連する複雑さなしに実現可能となる。
【００１０】
ＮＲＯＭセル１５０内の各々の記憶領域は他の記憶領域から独立してプログラムすることができる。一つのＮＲＯＭセルは、電圧を印加して、該セルの一端近傍におけるトラップ構造１５８の窒化層内へと負に帯電した電子を注入することによりプログラムされる。消去は、電圧を印加しホールを窒化層に注入することにより、窒化層においてホールが以前プログラミングの際に窒化層に蓄積された電子を相殺できることにより達成される。
【００１１】
ＮＲＯＭ装置は、たとえば図１に示すセルのようなメモリセルを配列したものを製造することにより製作される。配列構造はセルをワード線及びビット線を介して繋ぎ合わせることにより製作される。ビット線はポリシリコン線であることが多く、ワード線はポリシリコンである場合もあり、金属である場合もある。
【００１２】
図１に示す装置のようなＮＲＯＭ装置は各セルにビットを多数記憶するよう構成することができる一方で、ＮＲＯＭ装置の密度は積層構造を使用することにより増大することができる。生憎、ＮＲＯＭ装置の積層はめったに行われておらず、行われる際には、プロセスが非効率的であり、それゆえよりコストがかかる。
【発明の開示】
【課題を解決するための手段】
【００１３】
積層型不揮発性メモリ装置の製造方法を開示する。開示する方法においては、積層型の装置を製造することを目的として、効率的なプロセス技術を使用する。したがって、本明細書に記載の実施形態は、多様なレベルの積層ができるように規模を決定できる。
【００１４】
一つの側面によると、積層型ＮＲＯＭを、本明細書に記載の方法を使用して製造することができる。
【００１５】
別の側面によると、積層型ＮＲＯＭ装置は、シリコン・オン・インシュレータプロセス技術を使用して製造された薄膜トランジスタ（ＴＦＴｓ）を含むことができる。
【００１６】
別の側面によると、積層型不揮発性メモリ装置に含まれるトラップ構造が、ほんの少数を挙げてみると、ＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、ＳＯＮＳ、高誘電率材料のような、複数の構造の内の一つを含むことができる。
【００１７】
別の側面によると、本明細書に記載の方法を使用して製造された積層型メモリ装置を、ＮＡＮＤ演算用に構成することができる。
【００１８】
本発明のこれら、およびその他の特徴、側面、実施形態を、以下に、「発明を実施するための最良の形態」と題する項において説明する。
【図面の簡単な説明】
【００１９】
本発明の特徴、側面、および実施形態を、以下の添付図面とともに説明する。
【図１】従来のＮＲＯＭ構造を示す図である。
【図２】一実施形態に係る積層型ＮＲＯＭ構造を示す図である。
【図３】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図４】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図５】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図６】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図７】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図８】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図９】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１０】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１１】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１２】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１３】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１４】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１５】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１６】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１７】図２の一実施形態に係る積層型ＮＲＯＭを製造するための工程の例を示す図である。
【図１８Ａ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｂ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｃ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｄ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｅ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｆ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｇ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１８Ｈ】図２の装置に含めることができるトラップ構造の異なる実施形態を示す図である。
【図１９Ａ】図１８Ｃのトラップ構造のバンド図である。
【図１９Ｂ】図１８Ｃのトラップ構造のバンド図である。
【図２０】一実施形態に従って構成される積層型不揮発性メモリ構造の別の例を示す図である。
【図２１】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２２】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２３Ａ】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２３Ｂ】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２３Ｃ】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２４】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２５】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２６】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２７】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２８】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図２９】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図３０】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【図３１】図２４の一実施形態に従う装置を製造するためのプロセス例であるプロセス工程を示す図である。
【発明を実施するための最良の形態】
【００２０】
以下に示すいかなる寸法、測定結果、範囲、検査結果、数値データ等もその性質上、概数であり、別段断りがない限り、精密なデータとして意図されたものでないことは理解されよう。ここに含められる概数の性質は、ここに記載のデータ、文脈、および具体的な実施形態または実施態様の性質に依存する。
【００２１】
図２は、一実施形態に係るＴＦＴ型積層型ＮＲＯＭ１００の例を示す図である。図２の例において、積層型ＮＲＯＭ１００は絶縁層１０２の上面に形成されている。したがって、装置１００はＳＯＩプロセス技術を用いて製造される。たとえば、装置１００はＴＦＴプロセス技術を用いて製造することができる。ＴＦＴは、絶縁層上に金属接触用の薄膜、半導体活性層、および誘電層を堆積することにより製作される特殊な種類の電界効果トランジスタである。ＴＦＴのチャネル領域は、基板の上に堆積された薄膜であり、基板はガラス製であることが多い。
【００２２】
次に、連続するビット線層とワード線層を絶縁層１０２上に形成することができる。たとえば、図２においては、第１ビット線層１１０が絶縁層１０２上に形成される。次に第１ワード線層１２０が第１ビット線層１１０の上面に形成される。次に第２ビット線層１３０が第１ワード線層１２０の上面に形成される。最後に、第２ワード線層１４０が第２ビット線層１３０の上面に形成される。
【００２３】
さらなるビット線層およびワード線層を図１に示す層の上面に連続的に形成することができる。したがって、二つのビット線層および二つのワード線層は利便性のためにだけ示しているのであり、本明細書に記載する方法を特定の数のビット線層および／またはワード線層に限定されているものと解すべきでない。各ビット線層１１０および１３０は、絶縁領域１０６により隔離される複数のビット線１０４を備える。各ワード線層１２０および１４０は、トラップ層１０３および１０７間に挟まれるワード線導体１０５を備える。
【００２４】
図２に示す積層構造を使用することにより、より高いメモリ密度が得られる。また、以下に説明するとおり、効率的なプロセス技術を用いて構造１００を製造することができる。
【００２５】
図３〜図１７は、一実施形態に係る、構造１００を製造するための一連の工程の例である。図３に示すように、半導体層２０４を絶縁層２０２上に形成することができる。特定の実施形態においては、たとえば、絶縁層２０２は酸化材料を含んでよい。半導体層２０４はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）のようなＰ型半導体材料を含んでよい。たとえば、層２０４が、絶縁層２０２上に堆積された薄膜ポリシリコンを含むことが好ましい場合もある。その他の実施形態においては、半導体層２０４がＮ型半導体材料を含んでよいということは理解されよう。次に、キャップ層２０６を半導体層２０４上に形成することができる。特定の実施形態においては、たとえば、キャップ層２０６は窒化シリコン（ＳｉＮ）材料を含んでよい。
【００２６】
図４に示すように、従来のフォトリソグラフィ技術を使用して層２０４および２０６をパターニングおよびエッチングすることができる。図５は、この時点までに製造された装置を備える複数の層の平面図を示す図である。図４は、図５の線ＡＡ'に沿う断面図である。したがって、図５を見てわかるように、層２０６および２０４はパターニングおよびエッチングされて上面から底面へと絶縁層２０２に交差する領域２０５となっている。以下に説明するように、領域２０５は図２に示す第１ビット線層１１０のビット線を形成する。
【００２７】
図６を参照して、次に、誘電層２０９を絶縁層２０２上に図示するように形成することができる。誘電層２０９は、たとえば二酸化シリコン（ＳｉＯ２）のような酸化層であってよく、高密プラズマ（ＨＤＰ）化学気相成長法（ＣＶＤ）を用いて形成することができる。図７を参照すると、誘電層２０９の一部が除去されて、キャップ層２０６の残留部分と半導体層２０４の残留部分の一部が露出している。たとえば、従来のウェットエッチング、つまり等方性のプロセスを用いて誘電層２０９の一部を除去することができる。誘電層２０９の適量除去は、誘電層２０９とキャップ層２０６間のエッチング選択比を高くすることにより達成できる。エッチングプロセスにより、キャップ層２０６上に誘電領域２１０が、また、半導体層２０４の残留部分間にも誘電領域２１２が形成される。
【００２８】
図８は、この時点までに形成された複数の層の平面図を示す図である。図７は、これら層の線ＡＡ'に沿った断面図である。したがって、図８を見てわかるように、誘電領域２１２は今、領域２０５間に存在している。誘電領域２１０は、キャップ層２０６の一部を覆うように描かれている。
【００２９】
図９を参照して、キャップ層２０６の残留部分は除去することができ、そのプロセス中に誘電層２０９の領域２１０が除去される。たとえば、高熱のリン酸を用いてキャップ層２０６の残留部分を除去することができる。誘電層２０９の領域２１０は誘電領域２１２から分離しているので、領域２１０はキャップ層２０６の残留部分の除去中に自動的に除去される。
【００３０】
図６〜図９に示すプロセスは、本願の譲受人に譲渡され、２００２年４月３０日に発行、かつ参照として本明細書に全て記載されたかの如く取り込まれた米国特許６，３８０，０６８号、発明の名称「フラッシュメモリ装置を平坦化する方法」に記載されている。図６〜図９に記載のプロセスの結果、図９に示す残留面が効率的に平坦化される。したがって、本明細書に記載の製造プロセスはより新しく効率的なプロセス技術に適している。これにより、積層型不揮発性メモリ装置の製造が効率的かつ費用効率の高いものとなる。
【００３１】
図１０は、これまでに形成された複数の層の平面図である。図９は、図１０に示す複数層の線ＡＡ'に沿った断面図である。したがって、絶縁層２０２は今、交互に入れ替わる酸化領域２１２および半導体材料２０４の残留部分から形成されたビット線２０５により覆われている。
【００３２】
図１１に示すように、次にトラップ構造２１６を半導体層２０４の残留部分および絶縁領域２１２上に形成することができる。次に、ワード線導体層２１８をトラップ構造２１６上に形成することができる。次に、ＳｉＮ層（不図示）を層２１８上に形成することができる。ＳｉＮ層（不図示）と層２１８および２１６は次に、従来のフォトリソグラフィ技術を用いてパターニングおよびエッチングすることができる。エッチングは、ＨＤＰ酸化領域２１２がエッチングプロセス止めとして機能するようにして、実行することができる。次に、別のＨＤＰ酸化層を、ＳｉＮ層（不図示）を含むエッチングされた層の上に形成することができる。ＨＤＰ層は次に、部分的にエッチングすることができ、そしてＨＤＰ酸化層の一部は残留したＳｉＮ層（不図示）とともに、図６〜図９に示すのと同様の方法にて除去することができ、図１２に示すワード線２１９が形成される。
【００３３】
図１１の例において、トラップ構造２１６は多層構造であってもよい。多層構造の例は図１８Ａ〜図１８Ｈを参照して以下により十分に記載される。それゆえ、トラップ構造２１６はトラップ構造２１６を有する層を連続的に形成することにより形成することができる。
【００３４】
ワード線導体層２１８は、ポリシリコン材料、ポリシリコン・シリサイド・ポリシリコン材料のようなＮ＋またはＰ＋型の導体材料、またはアルミニウム（Ａｌ），銅（Ｃｕ），またはタングステン（Ｗ）のような金属から形成することができる。
【００３５】
図１２は、これまでに形成された複数の層の平面図を示す図である。したがって、ワード線２１９はビット線２０５に一部重なるように描かれている。図１３は、図１２に示す複数の層の線ＡＡ'に沿った断面図である。図１４は、図１２に示す複数の層の線ＢＢ'に沿った断面図である。
【００３６】
図１５に示すように、一旦ワード線２１９がビット線２０５上に形成されると、ソース領域およびドレイン領域２２０を、半導体層２０４の、ワード線導体２１８に覆われていないビット線２０５を含んだ領域に形成することができる。したがって、ソース領域およびドレイン領域２２０を、半導体層２０４の領域２２０にインプラントし、および、加熱することができる。理解されているであろうように、ソース領域およびドレイン領域２２０をインプラントするプロセスは、自己整合的なプロセスである。図１５の例において、半導体層２０４がＰ型半導体材料を含んでいるので、ソース領域およびドレイン領域は、たとえばヒ素（Ａｓ）またはリン（Ｐ）を用いて形成されるＮ＋型領域であるべきである。Ｐ＋型領域は、Ｎ型半導体材料を用いる実施形態において形成されるべきであることは理解されよう。
【００３７】
ソース領域およびドレイン領域２２０の形成後、半導体層２０４はＮ＋型領域であるソース・ドレイン領域２２０および、ワード線導体２１８下のＰ型領域を含んでいる。以下に説明するように、これらのＰ型領域は特定のメモリセル用のチャネル領域を形成する。
【００３８】
図１６は、これまでに形成された複数の層の、線ＢＢ'に沿った断面図である。図示のとおり、Ｎ＋型ソース・ドレイン領域２２０はワード線２１９間に形成され、誘電領域２１２により隔離されている。図１３は、これまでに形成された複数の層の線ＡＡ'に沿った断面図を依然示している。図示のとおり、層２０４はワード線導体２１８下に依然Ｐ型領域２２１を含んでいる。
【００３９】
これまでに形成された複数の層は、その後、不揮発性メモリセル２４０〜２５６を形成する。不揮発性メモリセル２４０〜２５６のソース領域およびドレイン領域が、対応するワード線２１９のどちらかの側において、Ｎ＋型ソース・ドレイン領域２２０から形成される。図１３を参照すると、ワード線２１９下においてビット線２０５を形成するポリシリコン層２０４の領域２２１は、不揮発性メモリセル２４０〜２５６のチャネル領域を形成している。これらのチャネル領域上のトラップ構造２１６は、セル２４０〜２５６の各々に電荷を蓄積するために使用される。電荷トラップ構造は、図１８Ａ〜図１８Ｈを参照して、以下により十分に記載される。
【００４０】
したがって、正しい電圧をワード線導体２１８およびソース・ドレイン領域２２０に印加することにより、電荷を適切なセル２４０〜２５６のトラップ構造２１６に蓄積することができる。同様に、適切な電圧をワード線導体２１８および対応するソース・ドレイン領域２２０に印加することにより、セル２４０〜２５６を消去することができる。また、セル２４０〜２５６のプログラム状態を、適切な電圧を適切なワード線導体２１８およびソース・ドレイン領域２２０に印加することにより、読み出すこともできる。
【００４１】
図１７に示すように、ビット線層とワード線層２１０および２２０上にそれぞれ、さらにビット線層およびワード線層を形成することにより、さらにメモリセル２６０〜２７０を形成することができる。それゆえ、さらなるトラップ構造２２２をワード線導体２１８上に形成することができ、次にさらなるビット線層２３０をトラップ構造２２２上に形成することができる。ビット線層２３０は、上述した、ビット線層２１０を形成するための工程と同じ工程を用いて形成することができる。したがって、ビット線層２３０はエッチングされたポリシリコン層２２４の残留部分を含み、該残留部分は誘電領域２２６により隔離されている。ワード線層２４０のワード線下に存在する、図１７に示すポリシリコン層２２４の残留部分は、更なるセル２６０〜２７０のチャネル領域を形成することができる。
【００４２】
ソース領域およびドレイン領域を、ワード線層２４０のワード線のどちらかの側に存在するポリシリコン層２２４の残留部分へとインプラントすることができる。
【００４３】
ワード線層２４０は、ポリシリコン層２２４の残留部分および誘電領域２２６上にトラップ構造２２８を形成し、トラップ構造２２８上にワード線導体層２３１を形成し、次にワード線導体２３１上にトラップ構造２３２を形成することにより、ビット線層２３０上に形成することができる。また、ワード線層２４０は、ワード線層２２０に関して上述したプロセス技術と同じ技術を用いて形成することができる。図１５のメモリセル２４０〜２４４が図１７に示されている。それゆえ、更なるメモリセル２６０〜２７０はセル２４０〜２４４上の複数層に形成されている。しかし、本明細書に記載のシステムおよび方法に従って製造される装置は、いかなる数の層およびいかなる数のセルをも含むことができることは理解されよう。
【００４４】
効率的なプロセス技術を用いてワード線層およびビット線層を形成しているので、プロセスの規模をいかなる数の層にも対応可能に決定できる。それゆえ、二つのビット線層および二つのワード線層は、図１７において、利便性のためにだけ示されていることは理解されよう。
【００４５】
図１８Ａ〜図１８Ｈは、装置１００において使用され得る多様なトラップ構造の実施形態例を示す図である。たとえば、図１１に戻って、図１８Ａ〜図１８Ｈに示す構造はトラップ構造２１６に使用することができる。図１８Ａに示す第一の実施形態例は、シリコン‐酸化物‐窒化物‐酸化物‐シリコン（ＳＯＮＯＳ）構造を備える。この構造は、ポリシリコン層２０４上に順次形成された酸化層２７２、窒化層２７４、および酸化層２７６を含む。酸化領域２７２はトンネル誘電層として機能し、窒化層２７４は電荷をトラップするためのトラップ層に接続する。図１８ＡのＳＯＮＯＳ構造を用いた場合、トラップ層２７４へのホールの注入により、電荷が特定のセルのトラップ構造２７４に蓄積される。セルは、ホールがトラップ構造２７４へと直接トンネリングすることにより、ホールが以前からトラップ構造２７４に蓄積されていた電子を相殺することを通じて、消去することができる。トラップ構造２７４でのホールのトンネリングは、ファウラー‐ノルドハイムトンネリング現象を介して得られる。酸化層２７２は、たとえば３ナノメータ厚さよりも薄い、薄膜酸化層であってもよい。図１８Ａに示すＳＯＮＯＳトラップ構造を用いて形成されるセルは、たとえば、ＮＡＮＤメモリの用途に利用することができる。
【００４６】
図１８Ａに示すＳＯＮＯＳトラップ構造を用いて製作されたＮＡＮＤ装置は、電荷保持時にトラップ層２７４へとホールが直接トンネリングすることにより生じるリーク電流が原因となって、電荷保持にやや劣る場合がある。
【００４７】
図１８Ｂは、ＮＲＯＭのトラップ構造を示している。またも、ＮＲＯＭのトラップ構造は、ポリシリコン領域２０４上に酸化層２７８、窒化層２８０、および第２の酸化層２８２を順次形成することにより形成されるＯＮＯ構造を備えている。しかし、本例においては、酸化層２７８の厚さが約５〜７ナノメータの範囲である。図１８ＢのＮＲＯＭ構造を用いて形成されたセルは、層２８０へと電子が注入されることによりプログラムされる。そして、図１８ＢのＮＲＯＭ構造を用いて形成されたセルは、ホットホール消去技術により消去することができる。図１８ＢのＮＲＯＭ構造はＮＯＲ用途に利用することができる。しかし、図１８ＢのＮＲＯＭ構造を用いて製作された装置は、ホットホール消去法によりやや劣化する。
【００４８】
図１８Ｃは、ｂａｎｄ−ｇａｐ  ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）−ＳＯＮＯＳ構造を示す図である。図１８ＣのＢＥ−ＳＯＮＯＳ構造は、ＯＮＯ構造２９４を順次形成し、そこに窒化層２９０および誘電層２９２を追加することにより製作される。ＯＮＯ構造２９４は、上述したように、酸化層２８４、窒化層２８６、および酸化層２８８をポリシリコン層２０４上に順次形成することにより形成される。図１８ＣのＢＥ−ＳＯＮＯＳ構造においては、図１８ＡのＳＯＮＯＳ構造と同様に、ファウラー‐ノルドハイムホールトンネリング現象を利用してメモリセルが消去されるが、しかし、図１８ＣのＢＥ−ＳＯＮＯＳ構造は、直接トンネリングによるリークによって保持に劣ることはないし、また、ホットホール消去損傷による装置劣化もない。その上、図１８ＣのＢＥ−ＳＯＮＯＳ構造は、ＮＯＲおよびＮＡＮＤのどちらの用途にも適用することができる。
【００４９】
図１９Ａおよび１９Ｂは、図１８Ｃに示すＢＥ−ＳＯＮＯＳ構造中のＯＮＯ構造２９４のバンドを示すバンド図である。図１９Ａはデータ保持時のバンド図であり、図１９Ｂは消去時のバンド図である。図１９Ａからわかるように、保持時においては、ホールは、ＯＮＯ構造２９４を備える複数の層のポテンシャル障壁を乗り越えるに十分なエネルギーを有さない。データ保持は、低電界がトラップ構造２９４を貫いて存在する際に実行される。ホールのトンネリングは構造２９４により阻止されるので、低電界が印加されている間はほとんどトンネリングによるリークが生じない。しかし、図１９Ｂに示すように、高電界がトラップ構造２９４を貫いて存在するときには、バンドは遷移し、ホールは構造２９４をトンネリングする。これは、高電界が存在する際のバンド遷移により、層２８６および２８８が現す障壁が、ホールの観点からは、ほぼ除去されるからである。
【００５０】
図１８Ｄ〜図１８Ｈは、装置１００に含められるトラップ層に用いることができる構造のその他の例を示している。たとえば、図１８Ｄは、装置１００に含められるトラップ層に利用できるＳＯＮＳ構造を示す図である。図１８Ｄに示す構造は、ポリシリコン層２０４上に形成された薄膜酸化層３０２を備える。次に、窒化層３０４が薄膜酸化層３０２上に形成される。次に、ゲート導電層２１８を窒化層３０４上に形成することができる。薄膜酸化層３０２はトンネル誘電体として機能し、電荷は窒化層３０４内に蓄積することができる。
【００５１】
図１８Ｅは、装置１００に含められるトラップ層に利用することができるトップＢＥ−ＳＯＮＯＳ構造の例である。したがって、図１８Ｅに示す構造は、ポリシリコン層２０４上に形成された酸化層３０６を備える。次に、窒化層３０８が酸化層３０６上に形成され、その後酸化層３１０、窒化層３１２、および酸化層３１４を備えるＯＮＯ構造３１５が窒化層３０８上に形成される。図１８Ｅの例において、酸化層３０６はトンネル誘電体層として機能し、電荷は窒化層３０８にトラップすることができる。
【００５２】
図１８Ｆは、装置１００に含められるトラップ層に利用することができるボトムＳＯＮＯＳＯＳ構造を示す図である。図１８Ｆに示す構造は、ポリシリコン層２０４上に形成された酸化層３１６と、酸化層３１６上に形成された窒化層３１８を備える。次に、薄膜酸化層３２０が窒化層３１８上に形成され、薄膜ポリシリコン層３２２が次に追加される。次に、別の薄膜酸化層３２４が、ポリシリコン層２２２上に形成される。したがって、層３２０、３２２、および３２４が、ゲート導体２１８近傍においてＯＳＯ構造３２１を形成した。図１８Ｆの例において、酸化層３１６はトンネル誘電体として機能可能であり、電荷は窒化層３１８に蓄積することができる。
【００５３】
図１８Ｇは、ボトムＳＯＳＯＮＯＳ構造を示す図である。本例においては、薄膜ＯＳＯ構造３２５がポリシリコン層２０４上に形成される。ＯＳＯ構造３２５は、薄膜酸化層３２６、薄膜ポリシリコン層２２８、および薄膜酸化層３３０を備える。次に、窒化層３３２をＯＳＯ構造３２５上に形成することができ、酸化層３３４を窒化層３３２上に形成することができる。図１８Ｇの例において、ＯＳＯ構造３２５はトンネル誘電体として機能することができ、電荷は窒化層３３２に蓄積することができる。
【００５４】
図１８Ｈは、装置１００に含められるトラップ構造に利用することができるＳＯＮＯＮＳ構造の例を示す図である。本例においては、酸化層３３６がポリシリコン層２０４上に形成され、窒化層３３８が酸化層３３６上に形成される。次に、ＯＮ構造３４１が窒化層３３８上に形成される。ＯＮ構造３４１は、窒化層３３８上に形成された薄膜酸化層３４０と、薄膜酸化層２４０上に形成された薄膜窒化層３４２を備える。図１８Ｈの例において、酸化層３３６はトンネル誘電体に接続することができ、電荷は窒化層３３８にトラップすることができる。
【００５５】
その他の実施形態において、トラップ構造は、ＳｉＮまたはＳｉＯＮ，またはＨｆＯ２、Ａｌ２Ｏ３、ＡＩＮ等の高誘電率材料を含むこともできる。一般的に、いかなるトラップ構造または材料であっても、それが特定の用途における要件を満たしている限り、使用することができる。
【００５６】
図２０は、別の実施形態に従って構成される積層型不揮発性メモリ装置の例を示す図である。図２１〜図３１は、図２０の装置を製造する一連の工程を示す図である。図２０〜図３１を参照して記載する実施形態においては、メモリセル間でワード線を共有しない簡易な設計を提示する。図２０からわかるように、図２１〜図３１に示すプロセスにより、絶縁性または誘電性の層２４０２を備え、ワード線層およびビット線層が絶縁体２４０２の上面に積層され層間またはモジュール間誘電層２４０４により隔離されている、積層型メモリ構造が製造される。ワード線層およびビット線層は、トラップ構造２４０８によりワード線２４０６から隔離されたビット線２４１０を備える。以下に記載するように、ビット線層を堆積し、その後パターニングおよびエッチングすることによりビット線２４１０を形成することができる。次に、トラップ構造層を堆積することができ、そしてワード線層をトラップ構造層上に堆積することができる。そして、ワード線層およびトラップ構造層をパターニングおよびエッチングすることによりワード線をビット線２４１０上に形成することができる。そして、ビット線２４１０上かつワード線２４０６下にあるトラップ構造２４０８は、メモリセルに電荷を蓄積するためのトラップ層として機能することができる。
【００５７】
図２１〜図３１は、図２０に示す装置を製造するプロセスの例を示す図である。図２１に示すように、ポリシリコン層２５０４を絶縁層２５０２上に堆積することができる。絶縁層２５０２は、酸化材料、たとえば二酸化シリコン材料（ＳｉＯ）を含むことができる。ポリシリコン層２５０４は、厚さが約２００〜１，０００オングストローム（１／５０，０００，０００〜１／１０，０００，０００メートル）の範囲をとることができる。たとえば、特定の実施形態において、ポリシリコン層２５０４の厚さは、好ましくは約４００オングストローム（１／２５，０００，０００メートル）であってよい。
【００５８】
図２２を参照して、次に、ポリシリコン層２５０４を、ビット線領域２５０６を形成することを目的として、従来のフォトリソグラフィプロセスを用いて、パターニングおよびエッチングすることができる。たとえば、領域２５０６を形成するためには、絶縁層２５０２をエッチングプロセスにおけるエッチング止めとして使用することができる。図２２に示す複数の層の全体厚さは、約２００〜１，０００オングストロームの間であることが可能であり、約４００オングストロームであることが好ましい場合もある。
【００５９】
図２３Ａ〜図２３Ｃは、ビット線領域２５０６を形成するためにポリシリコン層２５０４をエッチングするための別のプロセスを示す。図２３Ａを参照すると、キャップ層２５０８をポリシリコン層２５０４上に形成することができる。たとえば、キャップ層２５０８は、窒化シリコン（ＳｉＮ）層であってよい。次に、ポリシリコン層２５０４およびキャップ層２５０８は、従来のフォトリソグラフィ技術を用いて、図２３Ｂに示すようにパターニングおよびエッチングすることができる。またも、絶縁層２５０２は、エッチングプロセスにおけるエッチング止めとして機能することができる。
【００６０】
図２３Ｃを参照して、層２５０４および２５０８をエッチングして領域２５０６および２５１０を形成した後、キャップ層２５０８および領域２５１０は、従来のプロセスを用いて除去することができる。
【００６１】
図２４を参照して、トラップ構造層２５０８を絶縁層２５０２およびビット線領域２５０６上に形成することができる。上述したように、トラップ構造層２５０８は、ＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、トップＢＥ−ＳＯＮＯＳ、ＳＯＮＯＮＳ、ＳＯＮＯＳＬＳ、ＳＬＳＬＮＬＳ等の複数のトラップ構造のいずれであってもよい。その他の実施形態においては、トラップ構造層２５０８は、ＳｉＮ材料、ＳｉＯＮ材料、またはＨｆＯ２、Ａｌ２Ｏ３、ＡＩＮ等の高誘電率材料を含むこともできる。
【００６２】
図２５を参照して、次に、ワード線層２５１０をトラップ構造層２５０８上に形成することができる。たとえば、ワード線層２５１０は、トラップ構造層２５０８上に堆積されたポリシリコン材料を含んでよい。層２５１０および２５０８は、次に従来のフォトリソグラフィ技術を用いてパターニングおよびエッチングすることができる。これにより、図２７に示すように、ビット線２５０６上にワード線２５１０が形成される。
【００６３】
図２６からわかるように、ワード線２５１０間の領域において、トラップ構造層２５０８がエッチングされるように、エッチングプロセスを構成することができる。これにより、領域２５０６が、領域２５０６の両側にトラップ構造層２５０８の領域２５１２が残った状態で形成される。
【００６４】
図２７は、これまでに形成された複数の層の平面図を示す図である。図２５は、図２７に示す複数の層の線ＡＡ'に沿った断面図を示す図である。図２６は、図２７に示す複数の層の線ＢＢ'に沿った断面図を示す図である。
【００６５】
図３０を参照して、ソース領域およびドレイン領域２５１４を、ワード線２５１０下にないビット線２５０６の領域に堆積することができる。たとえば、ワード線２５０６がＰ型ポリシリコン材料から形成されているなら、Ｎ型のソース・ドレイン領域２５１４をワード線２５１０下にないビット線２５０６の領域へとインプラントし、加熱することができる。または、ワード線２５０６がＮ型ポリシリコン材料から形成されているならば、Ｐ型のソース・ドレイン領域をビット線２５０６へとインプラントし、加熱することができる。
【００６６】
図２８は、図３０に示す複数の層の線ＡＡ'に沿った断面図を示す図である。図２９は、図３０に示す複数の層の線ＢＢ'に沿った断面図を示す図である。したがって、ビット線２５０６は、ワード線層２５１０下にチャネル領域２５１６を備えたことがわかる。そして、ソース領域およびドレイン領域２５１４は、ワード線２５１０のどちらかの側に形成される。ソース・ドレイン領域２５１４の形成は、自己整合的なプロセスであることが理解されよう。
【００６７】
図３１を参照して、次に、層間またはモジュール間誘電層２５１８をワード線層２５１０上に形成することができる。ビット線層およびワード線層をもう一層ずつ、上述したのと同じプロセス工程を用いて層間またはモジュール間誘電体２５１８の上面に形成することができる。この方法によって、層間またはモジュール間誘電体２５１８によって隔離されるワード線層およびビット線層を何層でも絶縁層２５０２上に形成することができる。
【００６８】
図３０を参照して、次に、メモリセル２５２０〜２５２６を図示の構造内に形成することができる。メモリセル２５２０および２５２２は、図３１にも示されている。メモリセルのソース領域およびドレイン領域は、対応するワード線２５１０のどちらかの側のソース・ドレイン領域２５１４から形成される。チャネル領域は、ワード線２５１０下のビット線２５０６の領域２５１６から形成される。
【００６９】
図３０および図３１に示すセルは、トリゲート・デバイスであることが理解されよう。トリゲート・デバイスは、過剰なコーナー効果を示す場合があるが、しかし、デバイス幅が増加していることによりセル電流も増加することができる。
【００７０】
以上、本発明の特定の実施形態について説明してきたが、記載した実施形態は例示のためのみのものであることは理解されよう。したがって、本発明は、記載した実施形態に基づいて限定されるべきでない。むしろ、本明細書に記載の発明の範囲は、上述の説明および添付図面と併せ後続の請求項に照らしてのみ、限定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１８Ｇ】
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【図１８Ｈ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【外国語明細書】
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