(57)【要約】【課題】FETのチャネルの酸化やチャネルへの不純物の混入を防ぐことができ、容易に作製することができる１Ｔ方式の強誘電体メモリを提供する。【解決手段】本発明の強誘電体メモリは、ソース電極１２とドレイン電極１３の間にp型又はn型半導体から成るチャネル１４を有し、チャネル１４の上に強誘電体から成る記録層１５、及びゲート電極１６を有し、記録層１５がチャネル１４の表面に化学的に吸着した自己組織化膜から成ることを特徴とする。この強誘電体メモリを作製する際、自己組織化膜の材料の溶液にチャネル１４の表面を接触させるだけで記録層１５を容易に作製することができる。また、この記録層１５の作製の際に加熱する必要がないことにより、チャネル１４が酸化したりチャネル１４に不純物が混入することを防ぐことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース電極と、ドレイン電極と、該ソース電極及び該ドレイン電極の間に設けられたp型又はn型半導体から成るチャネルと、該チャネルに近接して設けられたゲート電極と、該チャネルと該ゲート電極の間に設けられた強誘電体から成る記録層と、を備える強誘電体メモリにおいて、
前記記録層が前記チャネルの表面に化学的に吸着した自己組織化膜から成ることを特徴とする強誘電体メモリ。
【請求項２】
前記チャネルがSi半導体から成ることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記チャネルが有機半導体から成ることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
ソース電極と、ドレイン電極と、該ソース電極及び該ドレイン電極の間に設けられたp型又はn型半導体から成るチャネルと、該チャネルに近接して設けられたゲート電極と、該チャネルと該ゲート電極の間に設けられた強誘電体から成る記録層と、を備える強誘電体メモリを製造する方法において、
前記チャネルの表面に自己組織化膜を形成することにより記録層を作製する工程を有することを特徴とする強誘電体メモリ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（FET）のゲート部に強誘電体膜が設けられた１Ｔ（１トランジスタ）方式の強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは不揮発性の書き換え可能メモリであり、情報を保持するための電源が不要であるうえ駆動速度も十分に速いという利点を有する。現在実用化されている強誘電体メモリでは、強誘電体キャパシタとトランジスタを組み合わせた１Ｔ１Ｃ（１トランジスタ１キャパシタ）方式が採用されている。１Ｔ１Ｃ方式の強誘電体メモリでは、強誘電体に抗電界を超える電界を印加してその強誘電体の分極の反転の有無を検知することによりデータの読み出しを行う。そのため、読み出しの際にデータが破壊される（破壊読み出し）ことから、１Ｔ１Ｃ方式では読み出し後にデータを書き直す必要がある。
【０００３】
それに対して近年、１Ｔ方式の強誘電体メモリが検討されている。１Ｔ方式では強誘電体膜はFETのゲート部に形成されている。データはゲート部に電圧を印加することにより強誘電体膜に生じる、チャネルの表面に対して垂直方向の分極を上向き又は下向き（チャネル表面側を下側とした場合）にすることにより記録される。この分極の向きの違いにより、FETのソース電極とドレイン電極の間にあるチャネルに誘起される電荷の量が変化するため、ソース電極とドレイン電極の間に流れる電流の大きさが変化する。これを検知することにより、強誘電体膜に記録された情報を読み取ることができる。この１Ｔ方式は、読み取りの際にデータが破壊されないため、読み出し後にデータを書き直す必要がない、という利点を有する。
【０００４】
１Ｔ１Ｃ方式の強誘電体メモリでは主に無機強誘電体、特にPb(Zr,Ti)O3 （略称:PZT）に代表される酸化物強誘電体が用いられている。このような無機強誘電体を作製する際には、原料を反応させるために加熱（例えばPZTの場合には少なくとも450℃まで加熱）が必要である。しかし、１Ｔ方式の強誘電体メモリでは、このような加熱を行うと、チャネルが酸化されたり、チャネル内に無機強誘電体を構成する金属原子から成る不純物が混入したりすることにより、キャリア数が設計値からずれ、FETが正常に動作しなくなるおそれがある。このようなチャネルにおける酸化や不純物の混入を避けるために、チャネルと強誘電体の間にバッファ層を設けることも検討されている。しかし、バッファ層が静電容量を持つことにより、バッファ層がない場合よりも強誘電体に印加される電圧が小さくなり、それにより強誘電体の分極も小さくなる。そのため、バッファ層を設けることにより、書き込み時にゲート部に印加する電圧を大きくする必要が生じる、という欠点を有する。
【０００５】
強誘電体膜として有機強誘電体を用いる場合、酸素が存在する雰囲気下で基板を加熱して成膜すると、無機強誘電体の場合と同様の問題が生じる。また、有機強誘電体のドメインを大きくすることや膜内から溶媒分子を脱気すること等を目的として、有機強誘電体膜を作製した後に更に融点近傍まで加熱すると、有機強誘電体膜は配向変化や構造変化、分子凝集により表面構造の乱れなどが生じ、膜構造を維持できなくなる場合がある。更に、蒸着法を用いた場合には、強誘電体膜はチャネルの上に物理的に吸着するため、チャネルとの密着力が弱い。そのため、力学的負荷が加えられることにより強誘電体膜がチャネルから剥がれてしまうおそれがある。
【０００６】
特許文献１には、強誘電体としてフッ化ビニリデン(VDF)オリゴマーを用いた１Ｔ方式の強誘電体メモリが記載されている。この強誘電体メモリは、チャネルを含む基板を-130℃以下に冷却し、その上にVDFオリゴマーを蒸着することにより作製される。このように、特許文献１に記載の強誘電体メモリは低温条件下で作製されるため、チャネルの酸化や不純物の混入を防ぐことができる。そのため、前述のように設計値からのキャリア数のずれを防ぎ、FETを正常に動作させることができる。
【０００７】
しかし、特許文献１に記載の強誘電体メモリにおいても、力学的負荷や成膜後の高温加熱に対して膜構造が弱いという欠点は解消していない。また、上述の通り作製時に-130℃以下に冷却する必要があるため、より容易に、特に常温で作製することができる強誘電体メモリが求められている。
【０００８】
【特許文献１】特開2004-076108号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、FETのチャネルの酸化やチャネルへの不純物の混入を防ぐことができると共に、容易に作製することができ、更には力学的負荷や熱的負荷により強誘電体膜がチャネルから剥がれることのない１Ｔ方式の強誘電体メモリを提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明では１Ｔ方式の強誘電体メモリにおいて、データを記録する記録層に強誘電体から成る自己組織化膜を用いる。自己組織化膜は、その材料を含む溶液を基材の表面に晒すだけで、その基材表面に材料が化学的に吸着して形成される。
【００１１】
即ち、上記課題を解決するために成された本発明に係る強誘電体メモリは、ソース電極と、ドレイン電極と、該ソース電極及び該ドレイン電極の間に設けられたp型又はn型半導体から成るチャネルと、該チャネルに近接して設けられたゲート電極と、該チャネルと該ゲート電極の間に設けられた強誘電体から成る記録層と、を備える強誘電体メモリにおいて、
前記記録層が前記チャネルの表面に化学的に吸着した自己組織化膜から成ることを特徴とする。
【発明の効果】
【００１２】
本発明に係る強誘電体メモリでは、情報を記録する記録層として自己組織化膜を用いている。この自己組織化膜は、チャネルを含む基材上に湿式（例えば、スピンコート、ディップコート、スプレーコート、ロールコート、グラビアコート、インクジェット）法等ににより成膜する。そのため、本発明に係る強誘電体メモリは、無機強誘電体を用いた強誘電体メモリや、特許文献１に記載のVDFオリゴマー蒸着膜を用いた強誘電体メモリよりも容易に作製することができる。
【００１３】
また、作製の際に高温に加熱する必要がないため、加熱によるチャネルの酸化やチャネルへの不純物の混入を防ぐことができる。更に、本発明の強誘電体メモリでは、記録層はチャネルの表面に直接存在し、バッファ層がないため、記録時に記録層に印加する電圧を抑えることができる。
【００１４】
更に、自己組織化膜は、チャネルの表面に化学的に強固に吸着するため、この強誘電体メモリに力学的負荷や熱的負荷が加えられてもチャネルから剥がれることがない。そのため、チャネルに有機半導体を用いる等、強誘電体メモリの各構成要素に可塑性のある材料を用いることにより、チャネルが剥がれることなくフレキシブルに変形させることができる強誘電体メモリを得ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明に係る強誘電体メモリの一実施形態（強誘電体メモリ１０）の断面図を図１に示す。基材１１の表面に、ソース電極１２及びドレイン電極１３が離間して配置されている。ソース電極１２とドレイン電極１３の間に、p型又はn型半導体から成るチャネル１４が配置されている。ここで、基材１１とチャネル１４は異なる材料で形成することもできるが、両者を一体に、即ち同じ材料で形成する方が工程を削減することができるため製造上望ましい。チャネル１４には、例えばシリコン（単結晶シリコン、ポリシリコン、アモルファスシリコンのいずれでもよい）、酸化亜鉛、インジウム錫酸化物（ITO）等の半導体を用いることができる。
【００１６】
チャネル１４の表面に、強誘電性を有する自己組織化膜から成る記録層１５が配置され、記録層１５の上にゲート電極１６が配置されている。
【００１７】
記録層１５を構成する自己組織化膜について説明する。本発明で用いる自己組織化膜は、分極により情報を記録するために、強誘電体であることが必要である。そのような自己組織化膜の材料には、例えばポリ弗化ビニリデン、弗化ビニリデン及び三弗化エチレン共重合体、弗化ビニリデン及び四弗化エチレン共重合体、弗化ビニリデン及び弗化ビニル共重合体、弗化ビニリデンと四弗化エチレン及び六弗化プロピレンからなる三成分共重合体、ポリシアン化ビニリデン、シアン化ビニリデン及び酢酸ビニル共重合体等の強誘電性高分子の一部（水素原子等）が自己組織化機能性官能基で置換されたもの、VDFオリゴマーの両方の末端がメルカプト基、有機シラン化合物に置換されたもの、フェナジン−クロラニル酸及びフェナジン−ブロマニル酸等の強誘電性有機錯体の一部（水素原子等）が自己組織化機能性官能基で置換されたもの、2-メチルブチル-p-[p-(デシルオキシベンジリデン)アミノ]シンナマート(DOBAMBC)のような低分子型強誘電性液晶、もしくは高分子型強誘電性液晶の一部（水素原子等）が自己組織化機能性官能基で置換されたものが挙げられる。
【００１８】
ここで、「自己組織化機能性官能基」とは、特定の基材表面と相互作用することにより該官能基を有する分子の自己組織化膜を形成する機能を有する官能基をいう。自己組織化によって得られた薄膜は単なる表面修飾（塗膜など）とは異なり、高い密度と同時に秩序化された構造を有することを特徴としている。
【００１９】
チャネルがシリコンである場合には、自己組織化機能性官能基には有機シラン化合物残基、酸無水物残基、ビニル基を好適に用いることができる。また、チャネルが酸化亜鉛やインジウム錫酸化物等の金属酸化物である場合には、自己組織化機能性官能基にはカルボキシル基を好適に用いることができる。
【００２０】
また、基材の材料として有機物を用いることもできる。この場合、基材と自己組織化膜の双方が可撓性を有するため、フレキシブルデバイスを容易に形成することができる。また、基材と自己組織化膜が化学的に強固に結合しているため、基材及び自己組織化膜に力学的負荷を加えた時に、自己組織化膜が基材から剥がれることはない。有機物の基材を用いる一例として、チャネルに有機半導体を用いた１Ｔ型の強誘電体メモリが挙げられる。
【００２１】
強誘電体メモリ１０の製造方法を説明する。まず、基材１１（チャネル１４を含む）、ソース電極１２及びドレイン電極１３を作製する。これらは通常のFETと同様の方法により作製することができる。次に、記録層１５の材料を含む溶液をチャネル１４の表面に接触させる。これにより、記録層１５の材料がチャネル１４表面に化学的に吸着し、その材料の自己組織化膜が形成され、記録層１５が形成される。次に、記録層１５の上にゲート電極１６を蒸着法や湿式（例えば、スピンコート、ディップコート、スプレーコート、ロールコート、グラビアコート、インクジェット）法等の従来の方法により作製することにより、本実施形態の強誘電体メモリが得られる。
【００２２】
本発明では溶液をチャネル１４の表面に接触させるだけで記録層１５を容易に作製することができる。また、加熱することなく記録層１５を作製することが可能であるため、、チャネル１４の表面が酸化したりチャネル１４内に不純物が混入したりすることを防ぐことができる。
なお、チャネル１４への記録層１５の化学吸着を促進するため、記録層１５の有機強誘電体のドメインを大きくするため、また記録層１５内から溶媒分子を脱気するため等の理由により、必要に応じてチャネルが酸化しない温度範囲（例えば200℃以下）で記録層１５の作製時に加熱してもよい。また、記録層１５の分極処理を行う際にも同様に悪影響のない範囲内で加熱することができる。これらの場合、酸化をより確実に防ぐために、酸素を排除した容器内で加熱を行うことが望ましい。
【００２３】
図２を用いて、強誘電体メモリ１０の動作を説明する。なお、図２では、説明の都合上、記録層１５を図１のものよりも厚く描いた。また、ここではチャネル１４及び基材１１がp型の半導体から成る場合を例に説明する。
データの記録（書き込み）は、記録層１５の上下の間に、強誘電体の抗電界を超える電界が形成されるようにゲート電極１６側を正とする電圧(a-1)又は負とする電圧(a-2)を印加することにより行う。これにより、記録層１５の強誘電体には電圧の極性により定まる向き（(a-1)又は(a-2)中の矢印の方向）の分極Pが生じる。この分極Pの極性の違いにより"0"又は"1"の情報が記録される。ここでは、(a-1)に示した下向きの分極Pが情報"1"を、(a-2)に示した上向きの分極Pが情報"0"を、それぞれ表すものとする。この分極は記録層１５への電圧の印加を止めても維持される。
【００２４】
データの再生（読み出し）は、ソース電極１２とドレイン電極１３の間に流れる電流を検出することにより行う。情報"1"を表す下向きの分極Pが形成されている場合には、記録層１５の下面に正の電荷が誘起される。これにより、基材１１では、分極により形成される電界により、記録層１５の近傍にp型半導体の多数キャリアである正孔がほとんどない空乏層が形成され、チャネル１４に少数キャリアである電子が引き寄せられた反転層が形成される。そのため、ソース電極１２とドレイン電極１３の間に電圧を印加すると、反転層の電子による電流Isdが流れる(b-1)。それに対して、情報"0"を表す上向きの分極Pが形成されている場合には電流Isdは流れない(b-2)。従って、電流Isdの有無を検知することにより、"1"又は"0"の情報を読み出すことができる。
本発明の強誘電体メモリは1T型であり、読み出しの際に記録層１５の分極が変化しない、即ち情報が破壊されないため、読み出し後にデータを書き直す必要がない。
【００２５】
チャネル１４及び基材１１がn型の半導体から成る場合、(a-1)に示した下向きの分極Pが形成された時には、n型半導体の少数キャリアである正孔がチャネル１４に引き付けられず電流Isdが流れないのに対して、(a-2)に示した上向きの分極Pが形成された時には、正孔がチャネル１４に引き付けられ、それにより電流Isdが流れる。
【００２６】
記録層１５に分極Pが形成された時に記録層１５内のチャネル１４との境界付近に誘起される電荷の大きさは記録層１５の厚さに依存しないため、情報を記録するという観点では、記録層１５の厚さは自己組織化膜を形成する分子の１個分であってもよい。一方、ゲート電極１６とチャネル１４の間の電流のリークを確実に防ぐという観点からは、記録層１５の厚さは分子の数個分であることが望ましい。そのような厚みのある記録層１５は、層間、あるいは層間及び層内で分子同士が化学的に結合した複数の自己組織化膜の層から成る多層膜や、チャネル表面が自己組織膜で覆われその上に有機強誘電体が物理吸着した膜から構成することができる。
【００２７】
図３及び図４を用いて、本発明に係る強誘電体メモリが多数集積されたメモリアレイの一実施形態を説明する。図３は本実施形態のメモリアレイの配線図である。強誘電体メモリ２０はマトリクス状に多数配置されている。強誘電体メモリ２０が配置された各列に対応して、図の縦方向に延びるワード線２１及びソース線２２が１本ずつ配置されている。また、強誘電体メモリ２０が配置された各行に対応して、図の横方向に延びるビット線２３が１本配置されている。各強誘電体メモリ２０のゲート電極Ｇはその強誘電体メモリ２０が属する列のワード線２１に、ソース電極Ｓはその強誘電体メモリ２０が属する列のソース線２２に、ドレイン電極Ｄはその強誘電体メモリ２０が属する行のビット線２３に、それぞれ接続されている。
【００２８】
図４に、本実施形態のメモリアレイの構造を平面図(a)及びその平面図に示した断面A-A'における断面図(b)で示す。p型又はn型半導体から成りチャネル２６を含む基材２５内の上面付近に、ソース電極Ｓ及びソース線２２、並びにドレイン電極Ｄが形成されている。ここで、ソース線２２はこの図の紙面に垂直な方向に延びており、ドレイン電極Ｄは、この図の紙面の手前において横方向に延びるビット線２３（図４には図示せず）に接続されている。基材２５の上面に、自己組織化膜から成る記録層２７が一面に形成されており、記録層２７の上面のうちチャネル２６の直上の位置にゲート電極Ｇが形成されている。ゲート電極Ｇは、紙面に垂直な方向に延びるワード線２１に接続されている（図４には図示せず）。ソース線２２とビット線２３の交点２４（図３に図示し、図４には図示せず）には、ソース線２２とビット線２３の間に絶縁材料が介挿されている。
【００２９】
本実施形態のメモリアレイの動作を説明する。メモリアレイ中に多数形成された強誘電体メモリ２０のうちの１個にデータを記録する際には、その強誘電体メモリ２０のゲート電極Ｇが接続されたワード線２１と、その強誘電体メモリ２０のドレイン電極Ｄが接続されたビット線２３の間に、記録層２７の抗電界以上の電界を形成することができる大きさの電圧を印加する。強誘電体メモリ２０のうちの１個に記録されたデータの再生は、その強誘電体メモリ２０のソース電極Ｓが接続されたソース線２２と、その強誘電体メモリ２０のドレイン電極Ｄが接続されたビット線２３の間に流れる電流を検出することにより行うことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る強誘電体メモリの一実施形態（強誘電体メモリ１０）を示す縦断面図。
【図２】強誘電体メモリ１０の動作を説明するための縦断面図。
【図３】本発明に係る強誘電体メモリの一実施形態であるメモリアレイの配線図。
【図４】本実施形態のメモリアレイの縦断面図。
【符号の説明】
【００３１】
１０、２０…強誘電体メモリ
１１、２５…基材
１２…ソース電極
１３…ドレイン電極
１４、２６…チャネル
１５、２７…記録層
１６…ゲート電極
２１…ワード線
２２…ソース線
２３…ビット線
２４…ソース線２２とビット線２３の交点
【図１】
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【図２】
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【図３】
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【図４】
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