(57)【要約】【課題】キンク効果を抑制できる半導体装置および半導体装置の製造方法を提供する。【解決手段】シリコン基板１０１に形成された素子分離領域１０２とその素子分離領域１０２以外の領域との境界を跨ぐように、シリコン基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４が形成されたＭＯＳトランジスタを備える。上記素子分離領域１０２とその素子分離領域１０２以外の領域との境界の段差領域１２０におけるゲート絶縁膜１０３の膜厚を、その段差領域１２０以外の領域におけるゲート絶縁膜１０３の膜厚に対して６５％〜１００％とする。【選択図】図１Ｂ
2008053412.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離領域とその素子分離領域以外の領域との境界を跨ぐように、上記半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＭＯＳトランジスタを備えた半導体装置であって、
上記素子分離領域とその素子分離領域以外の領域との境界の段差領域における上記ゲート絶縁膜の膜厚が、その段差領域以外の領域における上記ゲート絶縁膜の膜厚に対して６５％〜１００％であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ＭＯＳトランジスタは、
上記ゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に形成され、上記チャネル領域の導電型とは逆の導電型を有するソース拡散領域およびドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成され、電荷を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された素子分離領域とその素子分離領域以外の領域との境界を跨ぐように、ゲート電極がゲート絶縁膜を介して上記半導体基板上に形成されたＭＯＳトランジスタを備え、上記素子分離領域とその素子分離領域以外の領域との境界の段差領域における上記ゲート絶縁膜の膜厚が、その段差領域以外の領域における上記ゲート絶縁膜の膜厚に対して６５％〜１００％である半導体装置の製造方法であって、
上記半導体基板上に上記素子分離領域を形成する工程と、
上記半導体基板上に上記ゲート絶縁膜を形成する工程と、
上記素子分離領域とその素子分離領域以外の領域との境界を跨ぐように、上記ゲート絶縁膜を介して上記ゲート電極を形成する工程と
を有し、
上記ゲート絶縁膜を形成する工程は、
上記半導体基板上に化学的気相成長法により高温酸化膜を形成する工程と、
上記高温酸化膜を熱酸化する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
上記ゲート絶縁膜を形成する工程は、
上記熱酸化膜上に化学的気相成長法により高温酸化膜を形成する工程の前に、上記半導体基板上に熱酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
上記高温酸化膜は、モノクロロシラン(ＳiＨ３Ｃl)、ジクロロシラン(ＳiＨ２Ｃl２)、トリクロロシラン(ＳiＨＣl３)、または、テトラクロロシラン(ＳiＨＣl４)のうちの少なくとも１つのガスと酸素を含むガスを原料に化学的気相成長法により形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３乃至５のいずれか１つに記載の半導体装置の製造方法において、
上記高温酸化膜の形成後に行われる熱酸化は、Ｎ２ＯまたはＮＯを用いて処理されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項３乃至５のいずれか１つに記載の半導体装置の製造方法において、
上記高温酸化膜の形成後に行われる熱酸化は、スチーム酸化法により処理されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項３乃至５のいずれか１つに記載の半導体装置の製造方法において、
上記高温酸化膜を形成した後にアニール処理を施すことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記アニール処理は、上記高温酸化膜を形成する温度よりも高い温度で行われることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項３乃至９のいずれか１つに記載の半導体装置の製造方法において、
上記ゲート絶縁膜を形成した後に、フッ素注入を施すことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
上記フッ素の注入量は、１０１２〜１０１４個/ｃｍ２であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項３乃至９のいずれか１つに記載の半導体装置の製造方法において、
上記ゲート電極を形成後、水素アニール処理されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１または２に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法およびその半導体装置を搭載した携帯電子機器に関し、より詳細には、半導体装置におけるＭＯＳトランジスタのゲート絶縁膜の構造およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離領域の形成手法は、半導体素子の微細化に伴い、従来から使用されていたＬＯＣＯＳ(Local Oxidation Of Silicon：局所酸化シリコン)法からＳＴＩ(Shallow Trench Isolation；浅い溝分離)法が使用されるようになった。これは、ＬＯＣＯＳ法が熱酸化膜によって素子分離領域の酸化膜を形成していたため、素子の微細化に伴って要求される素子を分離できる十分な深さと素子分離幅の微細化の両立が困難になってきたためである。素子分離領域の十分な深さを得るために熱酸化膜を厚くすると、横方向への酸化による素子分離端のバーズビークが微細化を阻害していた。これに対して、ＳＴＩ法は、通常のリソグラフィー技術と異方性ドライエッチング技術によりシリコン基板に溝を形成して、その溝にＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法によりシリコン酸化膜を埋め込むという方法であるため、微細な素子分離幅を維持したまま、素子を分離するために十分必要な深さの素子分離領域を形成することができた。以上の理由により、現在では、素子分離領域の形成にはＳＴＩ法が広く用いられている。
【０００３】
しかし、ＳＴＩ法を用いた素子分離技術においても課題がある。図７Ａ〜図７Ｃを用いてこれを説明する。図７Ａは従来のＭＯＳトランジスタの平面レイアウトを示し、図７Ｂは図７ＡにおけるVIIb―VIIb線から見た断面を示し、図７Ｃは図７ＡにおけるVIIc−VIIc線から見た断面を示している。このＭＯＳトランジスタは、半導体基板４０１上に素子分離領域４０２と、ゲート絶縁膜４０３とゲート電極４０４が順次形成されている。ゲート電極４０４の一部は、ソース電極４０６とドレイン電極４０７を形成するときに両者のショートを防止するために素子分離領域４０２上にオーバーラップしている。ゲート電極４０４の両側面には、ゲート電極４０４とソース電極４０６またはドレイン電極４０７を電気的に分離するためにゲート電極側壁絶縁膜４０５が形成されている。図７Ａでは、このゲート電極側壁絶縁膜４０５は図示していない。ゲート電極４０４を挟んで両側かつシリコン基板４０１上に、ソース電極４０６とドレイン電極４０７がそれぞれ形成されている。
【０００４】
図示しないが、ＮチャネルＭＯＳトランジスタの場合は、Ｐ型の半導体基板４０１上にＰ型のウェル領域が形成されており、所望のしきい値電圧が得られるような表面濃度に調整されている。ソース電極４０６とドレイン電極４０７は、Ｎ型の高濃度拡散領域である。また、ゲート電極４０４とソース電極４０６およびドレイン電極４０７上には、低抵抗化のためにシリサイド膜が形成され、層間絶縁膜工程、コンタクト形成工程、メタル形成工程を経てＭＯＳトランジスタは形成される。
【０００５】
上記素子分離領域４０２は、周知のリソグラフィー技術とドライエッチング技術を用いて半導体基板４０１の素子分離領域４０２となる所定の領域にトレンチ(溝)を形成し、このトレンチにシリコン酸化膜をＣＶＤ法により埋め込み、化学的機械研磨(ＣＭＰ)法により素子分離領域４０２以外の領域のシリコン酸化膜を除去することにより形成される。このＳＴＩ法により形成された素子分離領域４０２の素子分離端部には、アスペクト比が１程度の段差領域４２０が形成される。これは、シリコン酸化膜の膜密度が素子分離端領域のみ小さくなることにより、希フッ酸処理時に素子分離端部以外の領域よりエッチング速度が大きくなるためであることが一般によく知られている。一方、ゲート酸化膜４０３は、従来から熱酸化法により形成されているが、素子分離端部の段差領域４２０は、二次元効果により熱酸化時の素子分離領域４０２方向からの酸素の拡散が抑制される、すなわち、素子分離領域４０２方向からの酸素の供給不足になると共に、段差領域４２０の面方位もその段差領域４２０以外の領域よりも熱酸化速度が遅い面方位になっているという２つの理由から、どうしても段差領域４２０のゲート酸化膜厚が薄く形成されていた。
【０００６】
本発明者が従来のＳＴＩ法により素子分離領域を試作した結果によると、透過型電子顕微鏡(ＴＥＭ)により観察した段差領域４２０のゲート酸化膜厚は、その段差領域４２０以外の領域の約６０％と薄く形成されていた。段差領域４２０のゲート酸化膜４０３が薄くなると、ゲート電極４０４からの縦電界に加えて横方向からの電界強度が強くなってキンク効果を引き起こしてしまう。キンク効果とは、段差領域４２０の上記電界の上昇によりしきい値が下がり低ゲート電圧下でのリーク電流が大きくなる現象である。
【０００７】
この課題を解決するために、上記段差領域４２０のゲート酸化膜厚を厚くする方法が提案されている(例えば、特開２０００−２２３５６２号公報(特許文献１)参照)。この方法では、段差領域４２０のシリコン基板表面中に熱酸化速度が上昇するようなイオンを注入する手法で、段差領域４２０のゲート酸化膜厚をその段差領域４２０以外の領域よりも厚く形成して、キンク効果を抑制している。
【０００８】
上記段差領域４２０のゲート酸化膜厚を厚くする方法では、熱酸化速度を上昇させるためのイオン注入工程が必要になる。このため、イオン注入工程に加えて、酸素プラズマ処理、イオン注入により硬質化したレジスト除去(通常は希フッ酸処理)および硫酸ボイルといった後処理工程が必要となり、プロセスコストが大きくなるという問題がある。また、熱酸化速度を上昇させるということは、イオン注入していない領域に形成されるゲート酸化膜より膜質が劣るゲート酸化膜が形成されることを意味する。このような増速拡散を用いて形成された熱酸化膜の膜密度は小さくなる。また、シリコンと酸素との共有結合を結んでいない不対電子(ダングリングボンド)を多く含む酸化膜となる。
【０００９】
このような膜質のゲート酸化膜が段差領域に形成されると、電荷をトラップしてトランジスタが動作中に特性変化して不具合を起こしてしまうという深刻な問題がある。これは、ＭＯＳトランジスタが微細化されると、全体のゲート幅に対する段差領域の部分の割合が大きくなり、この問題もより深刻化する。また、段差領域のゲート酸化膜が厚くなると、この領域の特性はその段差領域以外の領域の特性に比べて当然劣るため、これも微細化が進むと仕様を満たす特性が得られなくなってくる。
【００１０】
このような課題は、ゲート電極の側壁部に記憶保持領域を有する半導体記憶装置にとって特に深刻な課題となる。段差領域にトラップされる電荷に対する許容量がＭＯＳトランジスタよりも小さいためである。この領域にトランプされた電荷は、擬似書込みという半導体記憶装置にとって深刻な問題を引き起こす。擬似書込みとは、書込み時に電子が段差領域のゲート酸化膜中にトラップされるが、すぐにはシリコン基板もしくはゲート電極にリークして消滅することなく数分間保持されるといった現象のことを言う。これは、後半工程の出荷前のテスト時に、所望のしきい値まで書込みが行われているかどうかの判断ができなくなったり、できたとしても上記したように数分間はゲート酸化膜中の記憶が保持されたりするため、テスト工程の時間が膨大(高温でのベークが必要など)になってしまうという問題が生じる。
【特許文献１】特開２０００−２２３５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、キンク効果を抑制できる半導体装置および半導体装置の製造方法を提供することにある。
【００１２】
また、この発明のもう１つの課題は、擬似書込みを抑制したメモリ機能を有する半導体装置を提供することにある。
【００１３】
また、この発明のもう１つの課題は、上記半導体装置を用いた携帯電子機器を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、第１の発明の半導体装置は、
半導体基板上に形成された素子分離領域とその素子分離領域以外の領域との境界を跨ぐように、上記半導体基板上にゲート絶縁膜を介してゲート電極が形成されたＭＯＳトランジスタを備えた半導体装置であって、
上記素子分離領域とその素子分離領域以外の領域との境界の段差領域における上記ゲート絶縁膜の膜厚が、その段差領域以外の領域における上記ゲート絶縁膜の膜厚に対して６５％〜１００％であることを特徴とする。
【００１５】
ここで、ＭＯＳトランジスタは、メモリセルに用いられる電荷を保持する機能を有するＭＯＳトランジスタを含む。
【００１６】
上記構成の半導体装置によれば、上記段差領域のゲート酸化膜の膜厚がその段差領域以外の領域のゲート酸化膜の６５％よりも厚くすることによって、キンク効果を抑制することができる。また、上記段差領域のゲート酸化膜の膜厚がその段差領域以外の領域のゲート酸化膜の１００％よりも薄くすることによって、ＭＯＳトランジスタを微細化してゲート幅が小さくなっても、リーク電流の増大などの特性劣化を抑制することができる。また、この半導体装置がメモリ機能を有する場合は、ゲート絶縁膜中のダングリングボンドを極力少なくでき、擬似書込みを抑制できる。
【００１７】
また、一実施形態の半導体装置では、
上記ＭＯＳトランジスタは、
上記ゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に形成され、上記チャネル領域の導電型とは逆の導電型を有するソース拡散領域およびドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成され、電荷を保持する機能を有するメモリ機能体と
を有する。
【００１８】
上記実施形態によれば、キンク効果やリーク電流の増大などの特性劣化を抑制しつつ、ゲート絶縁膜中のダングリングボンドを極力少なくして、擬似書込みを抑制できる。
【００１９】
また、第２の発明の半導体装置の製造方法では、
半導体基板上に形成された素子分離領域とその素子分離領域以外の領域との境界を跨ぐように、ゲート電極がゲート絶縁膜を介して上記半導体基板上に形成されたＭＯＳトランジスタを備え、上記素子分離領域とその素子分離領域以外の領域との境界の段差領域における上記ゲート絶縁膜の膜厚が、その段差領域以外の領域における上記ゲート絶縁膜の膜厚に対して６５％〜１００％である半導体装置の製造方法であって、
上記半導体基板上に上記素子分離領域を形成する工程と、
上記半導体基板上に上記ゲート絶縁膜を形成する工程と、
上記素子分離領域とその素子分離領域以外の領域との境界を跨ぐように、上記ゲート絶縁膜を介して上記ゲート電極を形成する工程と
を有し、
上記ゲート絶縁膜を形成する工程は、
上記半導体基板上に化学的気相成長法により高温酸化膜を形成する工程と、
上記高温酸化膜を熱酸化する工程と
を有することを特徴とする。
【００２０】
ここで、ＨＴＯ(High Temperature Oxide)膜とは、例えば６００℃〜９００℃の生成温度でＣＶＤ法により形成される高温熱ＣＶＤ酸化膜である。また、熱酸化膜とは、シリコン等の半導体表面を高温により酸化したり水蒸気などの酸化種を供給して酸化したりすることにより形成された酸化膜である。
【００２１】
上記構成の半導体装置の製造方法によれば、段差被覆性のよいＨＴＯ膜を用いているため、段差領域のゲート絶縁膜の膜厚をその段差領域以外の領域の６５％から１００％に制御して形成することができる。また、ＨＴＯ膜の形成工程の１工程のみの追加で形成できるので、従来技術と比してプロセスコストを削減することができる。
【００２２】
また、一実施形態の半導体装置の製造方法では、
上記ゲート絶縁膜を形成する工程は、
上記熱酸化膜上に化学的気相成長法によりＨＴＯ膜を形成する工程の前に、上記半導体基板上に熱酸化膜を形成する工程を有する。
【００２３】
上記実施形態では、ＨＴＯ膜を形成する前に熱酸化膜を形成することによって、半導体基板とゲート酸化膜との界面を熱酸化膜で形成できる。したがって、界面準位を抑制することができ、駆動能力の高い半導体装置を形成することができる。
【００２４】
また、一実施形態の半導体装置の製造方法では、上記ＨＴＯ膜は、モノクロロシラン(ＳiＨ３Ｃl)、ジクロロシラン(ＳiＨ２Ｃl２)、トリクロロシラン(ＳiＨＣl３)、または、テトラクロロシラン(ＳiＨＣl４)のうちの少なくとも１つのガスと酸素を含むガスを原料に化学的気相成長法により形成される。
【００２５】
上記実施形態では、ＨＴＯ膜のシリコンソースガスとして、塩素基を含んだガスを用いている。従来技術であるモノシランガスを用いた場合は、酸素系ガスとの反応が気相反応律速になっているため、段差被覆性が良くない。これに対して、塩素基を含んだガスを用いた場合は、表面反応律速となる。このため、段差被覆性が良い。したがって、アスペクト比は１程度ある上記段差領域にもその段差領域以外の領域とほぼ同等の膜厚のＨＴＯ膜を形成することができる。また、モノシランを用いた場合よりも堆積速度を小さくできる。このため、極薄なゲート酸化膜を形成する手法としては、再現性が向上するため、生産の歩留まりが向上するという利点がある。さらに、ウエハが大口径化してもウエハ面内均一性を良好に維持することができるため、バッチ式(一度に２５枚から１００枚のウエハにＨＴＯ膜を形成する方法)の装置を使用することができる。したがって、ＴＡＴ(Turn Around Time：工期)が短縮できると共に、プロセスコストを低減することができる。
【００２６】
また、一実施形態の半導体装置の製造方法では、上記ＨＴＯ膜の形成後に行われる熱酸化は、Ｎ２ＯまたはＮＯを用いて処理される。
【００２７】
上記実施形態では、ＨＴＯ膜をＮ２ＯまたはＮＯを用いて熱酸化することによって、ＨＴＯ膜を酸窒化して、表面チャネルの例えばＰＭＯＳトランジスタでは、ゲート電極からシリコン基板へのＰ型不純物(例えばボロン)の突き抜けを抑制することができる。したがって、半導体装置のしきい値変動を抑制することができる。
【００２８】
また、一実施形態の半導体装置の製造方法では、上記ＨＴＯ膜の形成後に行われる熱酸化は、スチーム酸化法により処理される。
【００２９】
上記実施形態では、ＨＴＯ膜の形成後に行われるスチーム酸化法を用いた熱酸化は、ＨＴＯ膜のマイグレーション(流動)を起こす。このため、スチーム酸化後のゲート酸化膜の膜厚の均一性を向上させることができる。
【００３０】
また、一実施形態の半導体装置の製造方法では、ＨＴＯ膜を形成した後にアニール処理を施すことを特徴としている。
【００３１】
上記実施形態では、ＨＴＯ膜をアニール処理することによって、ＨＴＯ膜の膜密度を均一にすることができる。このため、熱酸化するときの酸素のＨＴＯ膜中の拡散密度を均一化できるので、半導体基板とゲート絶縁膜との界面を均一に保つことができる。したがって、チャネル領域の電荷の散乱を抑制して駆動力の大きな半導体装置を実現することができる。
【００３２】
また、一実施形態の半導体装置の製造方法では、上記アニール処理は、ＨＴＯ膜を形成する温度よりも高い温度で行われることを特徴としている。
【００３３】
上記実施形態では、ＨＴＯ膜を形成した後のアニール処理を、ＨＴＯ膜を形成する温度より高温で行うことによって、ＨＴＯ膜の再配置を効果的に行うことができるため、ＨＴＯ膜の膜密度を均一にすることができる。また、膜厚の均一性を向上させることができる。
【００３４】
また、一実施形態の半導体装置の製造方法では、ゲート絶縁膜を形成した後に、フッ素注入を施すことを特徴としている。
【００３５】
上記実施形態では、ゲート絶縁膜中にフッ素イオンを注入することによって、ゲート酸化膜中に存在する電荷をトラップして特性劣化を引き起こすダングリングボンドを、フッ素により終端してトラップ準位として働かないようにすることができる。
【００３６】
また、一実施形態の半導体装置の製造方法では、上記フッ素の注入量は、１０１２〜１０１４個/ｃｍ２であることを特徴としている。
【００３７】
上記実施形態では、フッ素の注入量を１０１２個/ｃｍ２より多くすることにより、ゲート酸化膜中に存在するダングリングボンドをフッ素で終端することができる。また、フッ素の注入量を１０１４個/ｃｍ２より少なくすることにより、注入したフッ素の影響により例えばＰＭＯＳトランジスタでは、ゲート電極からシリコン基板へのＰ型不純物(例えばボロン)の突き抜けを起こすことがない。
【００３８】
また、一実施形態の半導体装置の製造方法では、ゲート電極を形成後、水素アニール処理されることを特徴としている。
【００３９】
上記実施形態では、ゲート電極を形成後、水素雰囲気にてアニール処理を施している。このため、ゲート絶縁膜中に存在するダングリングボンドを水素で終端させることができる。また、ゲート絶縁膜とシリコン基板界面の準位も水素にて終端させることができるので、チャネル領域中の電荷の散乱を抑制することができる。したがって、駆動力の高いＭＯＳトランジスタを備えた半導体装置を実現することができる。
【００４０】
また、第３の発明の携帯電子機器は、上記半導体装置を備えている。
【００４１】
上記構成の携帯電子機器によれば、リーク電流の少ない、すなわち、消費電力の少ない上記半導体装置を備えているので、この携帯電子機器の駆動時間を長くすることができる。また、素子特性が良く、プロセスコストが低い上記半導体装置を備えているので、動作速度が向上すると共に、製造コストを削減できる。
【発明の効果】
【００４２】
以上より明らかなように、第１の発明の半導体装置によれば、素子分離領域とその素子分離領域以外の領域との境界の段差領域におけるゲート絶縁膜の膜厚を、その段差領域以外におけるゲート絶縁膜の膜厚に対して６５％〜１００％にすることによって、素子分離端の段差領域のゲート電極からの横方向の電界が緩和され、キンク効果を抑制することができると共に、ＭＯＳトランジスタが微細化してゲート幅が小さくなってもリーク電流の増大などの特性劣化を抑制することができる。
【００４３】
また、第２の発明の半導体装置の製造方法によれば、半導体基板上にＣＶＤ法によりＨＴＯ膜を形成する工程およびＨＴＯ膜を熱酸化する工程によりゲート絶縁膜の形成することによって、ＨＴＯ膜を形成する１工程のみを追加するだけで、上記半導体装置を形成することができるため、プロセスコストを削減できる。
【００４４】
また、第３の発明の携帯電子機器によれば、消費電力が小さく、プロセスコストが低い上記半導体装置を備えているため、この携帯電子機器の駆動時間を長くすることができると共に、動作速度が向上し、製造コストを削減することができる。
【発明を実施するための最良の形態】
【００４５】
以下、この発明の半導体装置および半導体装置の製造方法および携帯電子機器を図示の実施の形態により詳細に説明する。
【００４６】
〔第１実施形態〕
図１Ａ〜図１Ｃはこの発明の第１実施形態の半導体装置のＭＯＳトランジスタの構成を説明するものである。図１Ａは、ＭＯＳトランジスタの平面レイアウトを示し、図１Ｂは図１ＡにおけるＩb―Ｉb線から見た断面を示し、図１Ｃは図１ＡにおけるＩc―Ｉc線から見た断面を示している。
【００４７】
図１Ａ〜図１Ｃに示すように、半導体基板の一例としてのシリコン基板１０１上に素子分離領域１０２とゲート絶縁膜１０３とゲート電極１０４が順次形成されている。ゲート電極１０４の一部は、ソース拡散領域としてのソース電極１０６とドレイン拡散領域としてのドレイン電極１０７を形成するときに両者のショートを防止するために素子分離領域１０２上にオーバーラップしている。ゲート電極１０４の両側面には、ゲート電極１０４とソース電極１０６,ドレイン電極１０７を電気的に分離するためにゲート電極側壁絶縁膜１０５が形成されている。図１Ａでは、このゲート電極側壁絶縁膜１０５は図示していない。ゲート電極１０４を挟んで両側には、シリコン基板１０１上にソース電極１０６とドレイン電極１０７がそれぞれ形成されている。
【００４８】
図示しないが、ＮチャネルＭＯＳトランジスタの場合は、Ｐ型のシリコン基板１０１上にＰ型のウェル領域が形成されており、所望のしきい値電圧が得られるような表面濃度に調整されている。ソース電極１０６とドレイン電極１０７は、Ｎ型の高濃度拡散領域である。また、ゲート電極１０４とソース電極１０６およびドレイン電極１０７上には、低抵抗化のためにシリサイド膜が形成され、層間絶縁膜工程、コンタクト形成工程、メタル形成工程を経てＭＯＳトランジスタは形成される。
【００４９】
上記ゲート絶縁膜１０３は、シリコン基板１０１のみならず、素子分離領域１０２上にも形成されている。また、素子分離領域１０２とその素子分離領域１０２以外の領域との境界の段差領域１２０の膜厚が、その段差領域１２０以外の領域の６５％〜１００％になるように形成されている。段差領域１２０の膜厚がその段差領域１２０以外の領域の６５％より厚いので、段差領域１２０のゲート電極１０４からの横方向電界を効果的に緩和できるためキンク効果を抑制することができ、低電圧下でのリーク電流を小さく抑えることができる。このため、特にスタンバイ時の消費電力が小さな半導体装置を提供することができる。一方、段差領域１２０のゲート絶縁膜１０３の膜厚は、その段差領域１２０以外の領域の膜厚の１００％より薄く形成されているので、素子が微細化されてゲート幅が小さくなっても十分な駆動力を得ることができる。このため、素子特性の良い半導体装置を提供することができる。
【００５０】
次に、この第１実施形態の半導体装置の形成手順について、図１Ａ〜図１Ｃを用いて説明する。
【００５１】
素子分離領域１０２は、周知のリソグラフィー技術とドライエッチング技術を用いてシリコン基板１０１の素子分離領域１０２となる所定の領域にトレンチ(溝)を形成し、このトレンチにシリコン酸化膜をＣＶＤ法により埋め込み、ＣＭＰ法により素子分離領域１０２以外の領域のシリコン酸化膜を除去することにより形成される。このＳＴＩ法により形成された素子分離領域１０２の素子分離端部には、アスペクト比が１程度の段差領域１２０が形成される。これは、シリコン酸化膜の膜密度が素子分離端領域のみ小さくなることにより、希フッ酸処理時に素子分離端部以外の領域よりエッチング速度が大きくなるためである。
【００５２】
次に、図示しないが、ＮチャネルＭＯＳトランジスタの場合は、Ｐ型のウェル領域をシリコン基板１０１内に形成する。また、シリコン基板１０１表面は、所望のしきい値電圧が得られるように表面濃度が調整されている。ＰチャネルＭＯＳトランジスタの場合は、Ｎ型のウェル領域を形成すれば良い。
【００５３】
次に、ゲート絶縁膜１０３は、ＣＶＤ法によりＨＴＯ膜を形成した後に熱酸化するという工程で形成する。ゲート電極１０４は、多結晶シリコン膜をＣＶＤ法により形成した後、周知のリソグラフィー技術とドライエッチング技術により所望の領域に形成する。
【００５４】
また、ゲート電極側壁絶縁膜１０５は、シリコン酸化膜をＣＶＤ法により形成した後に異方性のドライエッチングによりゲート電極１０５およびシリコン基板１０１の表面が露出するまでエッチバックすることにより形成する。
【００５５】
ここで、ＨＴＯ膜、多結晶シリコン膜およびシリコン酸化膜は、減圧ＣＶＤ(ＬＰＣＶＤ)法により形成されることが好ましい。なぜなら、現在、一般的に使用されている方法であることから、この第１実施形態の半導体装置を生産するときに新たな設備投資が不要となるためである。
【００５６】
また、ゲート電極側壁絶縁膜１０５を形成する前に、ＬＤＤ(Lightly Doped Drain：ライトリ・ドープト・ドレイン)領域およびハロー領域を形成しても良い。これらを形成することは、微細なＭＯＳトランジスタでは一般的となっている。次に、周知のイオン注入技術とアニール技術を用いて、ソース電極１０６およびドレイン電極１０７を形成する。このとき、ゲート電極１０４にも同時に不純物イオンが注入され低抵抗化される。
【００５７】
次に、図示しないが、周知の方法を使用して、ゲート電極１０４表面およびソース電極１０６およびドレイン電極１０７表面に高融点シリサイド膜を選択的に形成する。また、層間絶縁膜、コンタクトホール・金属プラグ形成、およびメタル配線まで形成して、この第１実施形態の半導体装置のＭＯＳトランジスタが完成する。
【００５８】
この第１実施形態では、この発明の主眼がゲート酸化膜１０３の構造およびその形成手順にあるため、その他の構成部分の形成手順については、簡素化しており周知の方法で形成すれば良い。
【００５９】
次に、この第１実施形態で主眼となるゲート絶縁膜１０３の形成手順を詳細に説明する。まず、シリコン基板１０１および素子分離領域１０２上にＬＰＣＶＤ(低圧化学気相成長)法を用いて厚さ５ｎｍのＨＴＯ膜を形成する。形成条件は、温度が７５０℃〜８５０℃、圧力が０.３Ｔｏｒｒ、原料ガスがＳiＨ２Ｃl２／Ｎ２Ｏであり、流量比は４５ｓｃｃｍ／９０ｓｃｃｍである。
【００６０】
次に、熱酸化する。この第１実施形態では、ＨＣl／Ｏ２雰囲気で酸化した後、Ｎ２Ｏ雰囲気でアニールすることにより、最終的に７.６ｎｍの物理膜厚を有するゲート絶縁膜１０３を形成した。処理温度は８００℃から９５０℃である。このようにして形成されたゲート絶縁膜１０３は、ＨＴＯ膜の段差被覆性が良いため、段差領域１２０においてもその段差領域１２０以外の領域と同等の５ｎｍの膜厚が形成できる。このため、段差領域１２０のゲート酸化膜１０３の膜厚を、その段差領域１２０以外の領域に対して、最低でも５ｎｍ／７.６ｎｍ×１００＝約６５％以上確保できる。したがって、キンク効果を抑制することができるので、消費電力の小さい半導体装置を実現することができる。
【００６１】
実際には、段差領域１２０のゲート酸化膜の膜厚は、熱酸化のときに５ｎｍ以上に厚く形成され、約６ｎｍになっている。ただし、これは、素子分離領域１０２の形成方法の違いにより、段差領域１２０の段差形状は異なり、その違いによっては段差領域１２０の膜厚はその段差領域１２０以外の領域に対して１００％に限りなく近づく場合もある。
【００６２】
それは、素子分離領域１０２の形成時の希フッ酸処理を極力減らした場合で、段差領域１２０のアスペクト比が小さくなるので、この領域のゲート酸化膜厚が厚くなる。この第１実施形態においては、生産性を十分確保した上で、すなわち希フッ酸処理をマージン含めて十分行った場合、すなわち段差のアスペクト比が約１になっても十分なトランジスタ特性を得ることができることを実現したものである。
【００６３】
ＨＴＯ膜の形成後に熱酸化している理由は、ＨＴＯ膜はＣＶＤ法により形成しているため、膜密度が低く、膜中に電荷をトラップするダングリングボンドを多く含んでいるが、このＨＴＯ膜を高温の酸化雰囲気に曝すことで、膜密度を高くすると共に、ダングリングボンドを酸素や窒素で置換することができる。このため、ＨＴＯ膜のみをゲート絶縁膜とする場合と比して、電気的特性を飛躍的に向上することができる。また、Ｎ２Ｏにより熱酸化しているので、ＰチャネルＭＯＳトランジスタで問題となるゲート電極からのボロンの突き抜けを防止して、しきい値電圧のシフトを抑制することができる。なお、ＮＯにより熱酸化の処理を行ってもよい。
【００６４】
以上のように、従来技術のように複数の工程を追加することなく、ＨＴＯ膜を形成する工程のみの追加という低コストな方法でキンク効果を抑制して、消費電流を低減する半導体装置を実現することができる。
【００６５】
なお、ゲート絶縁膜１０３の形成手順は、上記の半導体装置の製造方法に限るものではなく、ＨＴＯ膜を形成する前に予め熱酸化膜を形成しておく方法、ＨＴＯ膜を形成した後にＨＴＯ膜の形成温度よりも高い温度の窒素雰囲気中でアニールしてから熱酸化する方法、ＨＴＯ膜を形成した後にスチーム酸化により熱酸化する方法などでも良い。重要なことは、段差領域１２０の膜厚をその段差領域１２０以外の領域に対して６５％〜１００％確保するためのＨＴＯ膜を形成することである。ただし、上述したように、ＨＴＯ膜単独では、膜質が悪くＭＯＳトランジスタには使用できないため、ＨＴＯ膜の膜質を向上させるための措置を取ることが必要となる。
【００６６】
ＨＴＯ膜を形成する前に予め熱酸化膜を形成しておく方法では、シリコン基板１０１とゲート絶縁膜１０３との界面を熱酸化膜とすることができる。したがって、ＨＴＯ膜を界面とする場合と比して、界面準位を低減して電荷の散乱を抑制して駆動力の大きなＭＯＳトランジスタを形成することができる。
【００６７】
次に、ＨＴＯ膜を形成した後にＨＴＯ膜の形成温度よりも高い温度の窒素雰囲気中でアニールしてから熱酸化する方法では、ウエハ面内のＨＴＯ膜の膜密度は不均一であるが、その形成温度より高温でアニール処理することで、膜中の分子が再配列して膜密度が均一になる。均一になってから熱酸化するため、膜中の酸素の拡散も均一に進行し、結果としてシリコン基板とゲート絶縁膜の界面を平坦に保つことができる。したがって、チャネル領域における電荷の散乱を抑制して、駆動力の大きな半導体装置を実現することができる。
【００６８】
次に、ＨＴＯ膜を形成した後にスチーム酸化により熱酸化する方法では、スチーム酸化はＨＴＯ膜のマイグレーション(流動)を起こす。特に、１０００℃以上の高温で行うとこの流動は顕著になることが言われている。例えば、素子分離形成技術において、素子分離端コーナー部分での電界を緩和するために丸め酸化(１１００℃程度のスチーム酸化)を行うことと原理は同じである。このため、スチーム酸化後のゲート酸化膜の膜厚の均一性を向上させることができる。
【００６９】
ここで、この第１実施形態で使用したスチーム酸化について説明する。この発明で使用したスチーム酸化は、ＩＳＳＧ(In−situ Steam Generation)酸化という方法で、コールドウォールのチャンバー内にウエハを搬送後、ランプ加熱方式により９５０℃以上の高温に保持した状態で水素と酸素を導入することで、ウエハ表面の雰囲気に水を発生させてスチーム酸化する方法である。
【００７０】
この第１実施形態では、ＡＭＡＴ社製のＣｅｎｔｕｒａという枚葉式のプロセス製造装置を使用した。ＩＳＳＧ酸化条件は、酸化温度は１１５０℃、圧力は１０Ｔｏｒｒ、使用ガスおよび混合比は水素／酸素＝５％／９５％で行った。なお、ＩＳＳＧ酸化条件はこれに限るわけではなく、使用する装置の制御可能な条件内であれば、同様な処理が可能である。例えば、温度は１０００℃〜１１５０℃、圧力は５〜５０Ｔｏｒｒ、水素の混合比を１％〜１０％としても良い。ただし、１０ｎｍ以下の薄いゲート絶縁膜を形成するときには、高温でかつ水素混合比が大きい条件は、酸化速度が速く、再現性が悪化する可能性が高くなるので好ましくない。
【００７１】
ところで、ＩＳＳＧ酸化の利点は、高温で短時間の処理が可能という点にある。高温下でスチーム酸化するため、ＨＴＯ膜の流動を高めて膜厚バラつきを小さくすることができる。また、短時間処理なので、従来から使用されている電気炉によるスチーム酸化と比して、熱履歴を極力抑えることができる。このため、所望のウェルプロファイルを容易に維持することができると共に、シリコン基板との界面のサブオキサイド(ＳiＯ２という化学量論的にＳiとＯが１：２になっていない状態)を抑制することができる。したがって、トランジスタ特性を向上させることができる。
【００７２】
次に、ＨＴＯ膜を用いて形成したゲート絶縁膜１０３の膜特性評価結果を説明する。複数の酸化条件で形成したゲート絶縁膜を作製して、膜厚バラつきおよびＭＯＳキャパシタ素子による電気的特性を、従来技術である熱酸化のみの場合と比較して評価した。評価した酸化条件は以下の４種類である。物理的な膜厚は全ての酸化条件が約７.６ｎｍになるように調整した。
【００７３】
Ａ：熱酸化膜(従来技術)
Ｂ：ＨＴＯ膜＋Ｎ２Ｏ酸化
Ｃ：熱酸化＋ＨＴＯ膜＋Ｎ２Ｏ酸化
Ｄ：ＨＴＯ膜＋スチーム(ＩＳＳＧ)酸化＋Ｎ２Ｏ酸化
図４は、３σまでのウエハ面内の膜厚バラつきを評価した結果である。図５および図６は、ＭＯＳキャパシタ素子により評価した電気特性結果である。図５は、ゲート絶縁膜の絶縁耐圧の評価結果であり、ウエハ面内における５点のデータからキュムプロットしてメディアン値(確率が５０％になるときの値)を示している。図６は、絶縁破壊電荷量(Ｑbd値)の評価結果であり、ウエハ面内における２０点のデータからキュムプロットしてメディアン値を示している。
【００７４】
まず、図４より、膜厚バラつきは、酸化条件ＢおよびＣにおいて、従来技術の酸化条件Ａより悪化している。しかし、そのバラつきは５％以内であり生産レベルで許容されるレベルに収まっている。これに対して、ＩＳＳＧ酸化した酸化条件Ｄは、従来技術より膜厚バラつきが改善されており、ＩＳＳＧ酸化、すなわちスチーム酸化が非常に有効であることがわかった。
【００７５】
また、図５より、ゲート絶縁膜の絶縁耐圧はどの条件もほぼ同程度であり、ＨＴＯ膜を使用しても問題無く十分な耐圧を維持できていることがわかる。
【００７６】
また、図６より、Ｑbdの値は、従来技術の酸化条件Ａと比して、ＨＴＯ膜を用いたものはどれも良い結果になっている。これは、ゲート電極が素子分離領域を跨いでおり、ゲート絶縁膜の膜厚が薄くなっている段差領域も含んだ上での評価になっている。従来技術の場合はその領域の膜厚が薄いため、ＨＴＯ膜を用いた条件より悪い結果になっていると考えられる。また、ＩＳＳＧ酸化した酸化条件Ｄは、特に良好な結果が得られており、スチーム酸化の有効性が確かめられた。ゲート絶縁膜中にトラップが多いとＱbd値は小さくなることから、ＩＳＳＧ酸化がトラップ数を減少させ、特性変動を抑制する効果があるためと考えられる。
【００７７】
このように、ゲート絶縁膜の形成にＨＴＯ膜を用いることによって、信頼性の高いゲート絶縁膜を実現することができる。この成果は、ＭＯＳトランジスタのみならず、ＳＴＩ素子分離を有する全ての半導体装置に応用可能な技術である。特に、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Silicon)に代表されるシリコン窒化膜中に電荷を保持する不揮発性メモリにとって、信頼性の高い(Ｑbd値の大きい)絶縁膜が必要とされるため、非常に有効な技術と言える。
【００７８】
〔第２実施形態〕
この第２実施形態は、半導体装置の一例としての半導体記憶装置およびその形成手順に関するものである。
【００７９】
図２を用いて、この第２実施形態の半導体記憶装置の構成を説明する。
【００８０】
図２は半導体記憶装置の構成を説明するものである。図２Ａは、ＭＯＳトランジスタの平面レイアウトを示し、図２Ｂは図２ＡにおけるIIb―IIb線から見た断面を示し、図２Ｃは図２ＡにおけるIIc−IIc線から見た断面を示している。
【００８１】
この第２実施形態の半導体記憶装置は、第１実施形態の半導体装置と同様に、半導体基板の一例としてのシリコン基板２０１上に素子分離領域２０２とゲート絶縁膜２０３とゲート電極２０４が順次形成されている。ゲート電極２０４の一部は、ソース拡散領域としてのソース電極２０６とドレイン拡散領域としてのドレイン電極２０７を形成するときに両者のショートを防止するために素子分離領域２０２上にオーバーラップしている。ゲート電極２０４の両側面には、ゲート電極２０４とソース電極２０６,ドレイン電極２０７を電気的に分離するためと電荷を入れることにより記憶情報を保持するためのメモリ機能体２６０が形成されている。このメモリ機能体２６０は、トンネル絶縁膜２５０と電荷保持膜２５１および絶縁膜２５２から構成されている。図２Ａにはこのメモリ機能体２６０は図示していない。ゲート電極２０４を挟んで両側には、シリコン基板２０１上にソース電極２０６、ドレイン電極２０７がそれぞれ形成されている。
【００８２】
図示しないが、ＮチャネルＭＯＳトランジスタの場合は、Ｐ型のシリコン基板２０１上にＰ型のウェル領域が形成されており、所望のしきい値電圧が得られるような表面濃度に調整されている。ソース電極２０６,ドレイン電極２０７は、Ｎ型の高濃度拡散領域である。ゲート電極２０４の直下のチャネル領域２４０の両側にオフセット領域２４１があり、ゲート電極２０４とソース電極２０６およびドレイン電極２０７とが離間している構造となっている。また、ゲート電極２０４とソース電極２０６およびドレイン電極２０７上には、低抵抗化のためにシリサイド膜が形成され、層間絶縁膜工程、コンタクト形成工程、メタル形成工程を経て半導体記憶装置は形成される。
【００８３】
上記ゲート絶縁膜２０３は、第１実施形態の半導体装置と同様に、素子分離領域２０２とその素子分離領域２０２以外の領域との境界の段差領域２２０の膜厚が、その段差領域２２０以外の領域の６５％〜１００％になるように形成されている。したがって、第１実施形態の半導体装置と同様な効果を得ることができる。
【００８４】
これに加えて、この第２実施形態の半導体記憶装置においては、さらに以下に示すような効果を有する。
【００８５】
半導体記憶装置においては、書込みおよび消去動作を行うときに、ゲート電極には約５Ｖの電圧を印加する。ゲート絶縁膜を従来技術において形成していたときは、上述したように、段差領域のゲート絶縁膜の膜厚がその段差領域以外の領域に対して６０％程度の膜厚である。８ｎｍの膜厚のゲート絶縁膜を形成すると、段差領域の膜厚は、８ｎｍ×０.６＝４.８ｎｍ程度となる。このため、５Ｖ／４.８×１０−７ｃｍ＝１０.４ＭＶ／ｃｍという高電界がゲート絶縁膜にかかっていた。通常１０ＭＶ／ｃｍ以上の電界がかかると絶縁破壊が起こると言われている。実際、書込み・消去動作という書換え動作を行うときに、メモリ素子が破壊されるという現象が多発していた。
【００８６】
一方、この第２実施形態の半導体記憶装置においては、段差領域２２０のゲート絶縁膜２０３の膜厚はその段差領域２２０以外の領域に対して６５％より膜厚が厚い。すなわち８ｎｍ×０.６５＝５.２ｎｍより厚く形成されている。このため、５Ｖ／５.２×１０−７ｃｍ＝９.６ＭＶ／ｃｍと１０ＭＶ／ｃｍ以下の電界となり、書換え時の絶縁破壊によるメモリ素子が破壊されるということは無くなった。このとき、ゲート絶縁膜２０３の物理膜厚は７.６ｎｍである。ＣＶ測定により電気的なゲート絶縁膜２０３の膜厚を評価すると８ｎｍとなる。これは、ゲート電極２０４の多結晶シリコン膜の空乏化の影響によりゲート電極２０４に印加した電圧がゲート絶縁膜２０３のみには印加しないために起こる。
【００８７】
また、段差領域２２０のゲート絶縁膜２０３の膜厚は、その段差領域２２０以外の領域に対して１００％以下の膜厚に形成されている。このため、ゲート絶縁膜２０３中のトラップとして働くダングリングボンドを極力少なくしているので、上述したような書込み時の擬似書込み量を小さくして、特性変動が小さく信頼性の高い半導体記憶装置を提供することができる。
【００８８】
オフセット領域２４１は、メモリ特性を大きく左右する重要なパラメータである。オフセット領域２４１の幅は、０ｎｍ〜２０ｎｍになるように、メモリ機能体２６０の幅、ソース電極２０６,ドレイン電極２０７を形成するためのＮ型不純物注入条件およびこのＮ型不純物の活性化アニール処理条件を最適化されている。
【００８９】
オフセット幅が０ｎｍより小さくなる、すなわちソース電極２０６,ドレイン電極２０７がゲート電極２０４にオーバーラップする構造となった場合、メモリ機能体２６０直下のチャネル領域が存在しなくなるため、この領域を反転させてしきい値電圧を高くする、いわゆる書込み状態にするために多量の電子を注入する必要がある。このため、書込み速度が非常に遅くなるという問題が生じるので好ましくない。
【００９０】
一方、オフセット幅が２０ｎｍより大きくなった場合、駆動電流が小さくなってメモリウィンドウが確保できなくなり、メモリ動作しなくなるので好ましくない。
【００９１】
例えば、オフセット幅を５ｎｍに設定する場合、メモリ機能体２６０の幅を８０ｎｍ、Ｎ型不純物の注入条件を、砒素、１５ｋｅＶ、５×１０１５／ｃｍ２、活性化アニール条件を急速熱処理(ＲＴＡ)にて１０４０℃、１０秒とすれば、所望のオフセット幅を得ることができる。
【００９２】
次に、この第２実施形態の半導体記憶装置の形成手順について説明する。メモリ機能体２６０の形成方法、およびソース電極２０６,ドレイン電極２０７とゲート電極２０４とを離間するように形成すること以外は、第１実施形態と同じなのでそれら以外の形成手順については説明を省略する。
【００９３】
まず、メモリ機能体２６０は、トンネル酸化膜２５０と電荷保持膜２５１および絶縁膜２５２を形成した後、ゲート電極２０４およびソース電極２０６,ドレイン電極２０７の表面が露出するまで異方性のドライエッチングによりエッチバックすることにより形成される。
【００９４】
ここで、トンネル酸化膜２５０は、熱酸化法により形成する(温度は８００℃〜９５０℃、膜厚は４ｎｍ〜１０ｎｍ)。
【００９５】
電荷保持膜２５１は、この第２実施形態では、シリコン窒化膜を使用した。シリコン窒化膜は、ＬＰＣＶＤ法を用いて、温度は７００℃から７８０℃、原料ガスおよび流量比はＳiＨ２Ｃl２／ＮＨ３＝１／５〜１０、圧力は０.１５Ｔｏｒｒ〜０.８Ｔｏｒｒ、膜厚は４ｎｍ〜１５ｎｍになるように形成した。
【００９６】
また、絶縁膜２５２は、この第２実施形態ではシリコン酸化膜を使用した。シリコン酸化膜は、ＬＰＣＶＤ法により、温度は７５０℃〜８５０℃、圧力は０.１５Ｔｏｒｒ〜０.８Ｔｏｒｒ、原料ガスはＳiＨ４／Ｎ２Ｏ、膜厚は７０ｎｍ〜９０ｎｍになるように形成した。
【００９７】
なお、トンネル酸化膜２５０は、第１実施形態にて説明した酸化条件Ｂ、ＣおよびＤにて形成しても良い。従来方法である酸化条件Ａを用いるよりＱbd値が大きいため、メモリ素子の書換え回数を増加させ、信頼性を向上させることができる。特に、酸化条件Ｄを用いると、書換え特性の信頼性が飛躍的に向上するので好ましい。
【００９８】
〔第３実施形態〕
この第３実施形態では、第１,第２実施形態にて形成したＨＴＯ膜を用いたゲート絶縁膜中に存在するダングリングボンドを終端させて、トラップ密度を減少させ、信頼性の高い半導体装置を提供する形成手順に関するものである。
【００９９】
まず、フッ素をゲート絶縁膜中にドープする場合について説明する。第１実施形態にて説明した方法でゲート絶縁膜を形成した後に、ゲート絶縁膜中にフッ素イオンを周知のイオン注入装置を用いて注入する。注入条件は、注入エネルギーが１ｋｅＶ〜３ｋｅＶ、注入量が１０１２〜１０１４個/ｃｍ２に設定した。注入エネルギーは、ゲート絶縁膜中に注入されるフッ素濃度のピークが来るように設定すればよい。また、注入量は、１０１２個／ｃｍ２以上なので、約１０１２個／ｃｍ２の面密度で存在するトラップの原因となるダングリングボンドを効果的にフッ素で終端することができる。一方、注入量は、１０１４個／ｃｍ２以下なので、Ｐチャネル型ＭＯＳトランジスタで問題となっているフッ素により顕在化されるゲート電極からシリコン基板へのボロン突き抜けを抑制することができる。
【０１００】
ボロン突き抜けが起こると、しきい値電圧が下がり低電圧での電流が大きくなり消費電力が大きくなるという問題が生じる。また、この突き抜けは、ウエハ面内に対して一様ではないため、しきい値電圧のバラつきが大きくなり、素子によって特性バラつきが大きくなるという問題も抱えており好ましくない。さらに、１０１４個／ｃｍ２以下であれば、フッ素導入によるゲート絶縁膜の低誘電率化も無視できる。ゲート絶縁膜が低誘電率化すると、容量が小さくなり駆動力が低くなるので好ましくない。
【０１０１】
この第３実施形態では、フッ素をドープするタイミングをゲート絶縁膜の形成後に行ったが、これに限るものではなく、例えば、ゲート電極形成用の多結晶シリコン膜を形成した後にフッ素をドープしても良い。その場合は、多結晶シリコン膜およびゲート絶縁膜の膜厚を考慮して、ゲート絶縁膜中にフッ素濃度のピークが来るように注入エネルギーを設定すればよい。例えば、多結晶シリコン膜の膜厚が２００ｎｍの場合、フッ素の注入エネルギーは９０ｋｅＶ〜１００ｋｅＶの範囲で設定すれば良い。
【０１０２】
次に、水素をゲート絶縁膜中にドープする場合について説明する。第１実施形態にて説明した方法でゲート絶縁膜およびゲート電極となる多結晶シリコン膜を形成した後に、電気炉を用いて、水素雰囲気中、温度を４００℃〜８５０℃、大気圧下でアニール処理することにより水素をゲート絶縁膜中にドープする。
【０１０３】
これにより、フッ素をドープしたときと同様な効果を得ることができる。これに加えて、アニール処理なので、フッ素をドープするときのようにイオン注入ダメージによる特性劣化の危険性が無い。また、第２実施形態の半導体記憶装置に適応させた場合、この水素アニール処理を７００℃〜８５０℃の高温で行うと、トンネル酸化膜２５０とシリコン基板２０１との界面まで到達して界面準位を水素により置換することができる。しかも高温状態で置換した水素は、その後の熱処理においても脱離することが無い。
【０１０４】
したがって、チャネル中を流れる電荷が界面準位の影響を受けて散乱することが無いので、高駆動力を有する半導体記憶装置を提供することができる。言い換えれば、メモリウィンドウ(しきい値電圧のシフト)を大きく確保することが可能な半導体記憶装置を提供することができる。メモリウィンドウを大きくすることができれば、その分、ゲート幅を小さく設定しても十分なメモリウィンドウを確保できることに繋がり、メモリ素子を微細に形成できるので、集積度の大きい低コストの半導体記憶装置を実現することができる。
【０１０５】
〔第４実施形態〕
図４はこの発明の携帯電子機器の一例である携帯電話の概略ブロック図を示している。
【０１０６】
図４に示すように、この携帯電話は、制御回路３０１と、電池３０２と、無線周波数回路３０３と、表示部３０４と、アンテナ３０５と、信号線３０６と、電源線３０７等によって構成されており、制御回路３０１には上述したこの発明の半導体装置が組み込まれている。
【０１０７】
この発明による半導体装置を用いることにより、低消費電力で電池寿命を長く保つことができる高性能な携帯電子機器を提供することができる。
【０１０８】
このように、この発明の半導体装置は、電池駆動の携帯電子機器に用いることができる。携帯電子機器としては、携帯電話の他に、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。より詳しくは、この発明は、次のa)〜m)等の電子機器への幅広い応用が可能である。
【０１０９】
a)  パーソナルコンピュータ、発信機、ミニコンピュータ、ワークステーション、マルチプロセッサ・コンピュータまたは他の全ての種類のコンピュータシステム等のデータ処理システム
b)  ＣＰＵ(Central Processing Unit：中央処理装置)、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品
c)  携帯電話、ＰＨＳ(Personal Handi-phone System:パーソナル・ハンディホン・システム)、モデム、ルータ等の通信機器
d)  ディスプレイパネル、プロジェクタ等の画像表示機器
e)  プリンタ、スキャナ、複写機等の事務機器
f)  ビデオカメラ、デジタルカメラ等の撮像機器
g)  ゲーム機、音楽プレーヤ等の娯楽機器
h)  携帯情報端末、時計、電子辞書等の情報機器
i)  カーナビゲーションシステム、カーオーディオ等の車載機器
j)  動画、静止画、音楽等の情報を記録、再生するためのＡＶ(Audio Visual：オーディオ・ビジュアル)機器
k)  洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品
l)  マッサージ器、体重計、血圧計等の健康管理機器
m)  ＩＣ(Integrated Circuit：集積回路)カード、メモリカード等の携帯型装置
【０１１０】
また、上記第１,第２実施形態の半導体装置の製造方法では、ジクロロシラン(ＳiＨ２Ｃl２)を用いて化学的気相成長法によりＨＴＯ膜を形成したが、モノクロロシラン(ＳiＨ３Ｃl)、、トリクロロシラン(ＳiＨＣl３)、または、テトラクロロシラン(ＳiＨＣl４)のうちの少なくとも１つのガスと酸素を含むガスを原料に用いて化学的気相成長法によりＨＴＯ膜を形成してもよい。
【図面の簡単な説明】
【０１１１】
【図１Ａ】図１Ａはこの発明の第１実施形態の半導体装置の構成を説明する図である。
【図１Ｂ】図１Ｂは図１ＡのＩb―Ｉb線から見た断面図である。
【図１Ｃ】図１Ｃは図１ＡのＩc―Ｉc線から見た断面図である。
【図２Ａ】図２Ａはこの発明の第２実施形態の半導体装置の一例としての半導体記憶装置の構成を説明する図である。
【図２Ｂ】図２Ｂは図２ＡのIIb―IIb線から見た断面図である。
【図２Ｃ】図２Ｃは図２ＡのIIc―IIc線から見た断面図である。
【図３】図３はこの発明の第４実施形態の携帯電子機器の概略の構成を説明する図である。
【図４】図４は上記第１実施形態のゲート絶縁膜の膜厚バラつきの結果を説明する図である。
【図５】図５は上記第１実施形態のゲート絶縁膜の絶縁耐圧の結果を説明する図である。
【図６】図６は上記第１実施形態のゲート絶縁膜のＱbd値の結果を説明する図である。
【図７Ａ】図７Ａは従来のＭＯＳトランジスタの構成を説明する図である。
【図７Ｂ】図７Ｂは図７ＡのVIIb―VIIb線から見た断面図である。
【図７Ｃ】図７Ｃは図７ＡのVIIc―VIIc線から見た断面図である。
【符号の説明】
【０１１２】
１０１,２０１…シリコン基板
１０２,２０２…素子分離領域
１０３,２０３…ゲート絶縁膜
１０４,２０４…ゲート電極
１０５…ゲート電極側壁絶縁膜
１０６,２０６…ソース電極
１０７,２０７…ドレイン電極
１２０,２２０…段差領域
２４０…チャネル領域
２４１…オフセット領域
２５０…トンネル酸化膜
２５１…電荷保持膜
２５２…絶縁膜
２６０…メモリ機能体
３０１…制御回路
３０２…電池
３０３…無線周波数回路
３０４…表示部
３０５…アンテナ
３０６…信号線
３０７…電源線
【図１Ａ】
2008053412.tif 000003
【図１Ｂ】
2008053412.tif 000004
【図１Ｃ】
2008053412.tif 000005
【図２Ａ】
2008053412.tif 000006
【図２Ｂ】
2008053412.tif 000007
【図２Ｃ】
2008053412.tif 000008
【図３】
2008053412.tif 000009
【図４】
2008053412.tif 000010
【図５】
2008053412.tif 000011
【図６】
2008053412.tif 000012
【図７Ａ】
2008053412.tif 000013
【図７Ｂ】
2008053412.tif 000014
【図７Ｃ】
2008053412.tif 000015