(57)【要約】【課題】シリサイド層を形成する場合に、そのシリサイド層の膜厚の制御性を高める。【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を介して第１の導電体膜を形成する工程と、前記第１の導電体膜上に第４の絶縁膜を介して第２の導電体膜としての多結晶シリコン膜を積層形成して複数のゲート電極を形成する工程と、前記複数のゲート電極間に第３の絶縁膜を埋め込む工程と、前記ゲート電極の第２の導電体膜の上部が露出するように前記第３の絶縁膜を除去する工程と、前記第２の導電体膜の上部の露出している部分の表面をＦ（フッ素）、Ｃ（炭素）またはＯ（酸素）により覆う処理を行う工程と、前記第２の導電体膜の上面に金属膜を形成した後に熱処理を行って当該第２の導電体膜の上部をシリサイド化する工程とを備えたところに特徴を有する。【選択図】図３
2008098504.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を介して第１の導電体膜を形成する工程と、
前記第１の導電体膜上に第２の絶縁膜を介して第２の導電体膜としての多結晶シリコン膜を積層形成して複数のゲート電極を形成する工程と、
前記複数のゲート電極間に第３の絶縁膜を埋め込む工程と、
前記ゲート電極の第２の導電体膜の上部が露出するように前記第３の絶縁膜を除去する工程と、
前記第２の導電体膜の上部の露出している部分の表面をＦ（フッ素）またはＯ（酸素）により覆う処理を行う工程と、
前記第２の導電体膜の上面に金属膜を形成した後に熱処理を行って当該第２の導電体膜の上部をシリサイド化する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２の導電体膜の上部をシリサイド化してシリサイド層を形成する工程では、当該シリサイド層の上面側の幅寸法が下面側の幅寸法よりも小さくなるように形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２の導電体膜の上部をシリサイド化してシリサイド層を形成する工程では、当該シリサイド層の上面側と下面側との間に幅寸法が小さくなる括れ部分が形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第２の導電体膜の上部の露出している部分の表面をＦ（フッ素）またはＯ（酸素）により覆う処理を行う工程では、プラズマ中にＣＦ４／ＣｘＦｙ／Ｏ２／ＣＯ／Ｈ２Ｏガスを単独、または組み合わせて用いることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記第２の導電体膜の上部の露出している部分の表面をＦ（フッ素）またはＯ（酸素）により覆う処理を行う工程では、リモートプラズマまたは表面波プラズマ中にＮＨ３／Ｈ２／Ｈ２Ｏ／ＮＦ３／ＳＦ６／Ｆ２ガスを単独、または組み合わせて導入し、その雰囲気中に晒す工程と、その後の熱処理工程とを実施することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の上部にシリサイド層を有する構成の半導体装置の製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置として、例えば特許文献１に示すようなものがある。これは、メモリセルトランジスタのゲート電極の上部にタングステンシリサイドなどのシリサイド層を有する構成のもので、これによって多結晶シリコン層などにより形成される制御ゲート電極の抵抗値を低減させるものである。
この構成において、最近では、素子の微細化がさらに進むことに伴い、配線幅が狭くなることから、さらなる低抵抗化が要求されてきている。この点、シリサイドを形成する材料として低抵抗となるものとしてチタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）などの金属材料がある。
【０００３】
これらの材料をシリサイド形成用の材料として用いる場合には、タングステンなどと異なり低融点材料であることから、熱処理の関係を考慮すると、最初からチタンシリサイド（ＴｉＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）膜を形成しておくことができず、あとからシリサイド化する必要がある。このため、ゲート電極の構成を成膜して加工した後にチタン膜、ニッケル膜あるいはコバルト膜を形成し、熱処理を行うことで自己整合的にシリサイドを形成する。
【０００４】
この場合、下地の多結晶シリコン膜に対してチタン膜、ニッケル膜あるいはコバルト膜を成膜してシリサイド化を行う際に、一般には、多結晶シリコン膜との反応促進のために、露出させた多結晶シリコン膜の表面をＤＨＦ（希沸酸）などのウェット処理により表面清浄化を行う必要がある。
【０００５】
しかし、ＤＨＦ（希沸酸）などのウェット処理が逆に、形成するシリサイド層の膜厚の制御を困難にしており、シリサイド層の膜厚が厚くなった場合に、例えば、ＮＡＮＤ型フラッシュメモリ装置などの半導体装置では配線構造上でゲート間絶縁膜となるＯＮＯ膜に対する耐圧が劣化する問題が生じたり、あるいはロジック素子などにおいては接合リーク（junction leak）が増大してしまうなどの問題とも密接にかかわっている。
【特許文献１】特開２００５−２８６１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、多結晶シリコン膜の上部に金属膜を形成して熱処理を行うことでシリサイド層を形成する場合に、そのシリサイド層の膜厚の制御性を高めることができるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を介して第１の導電体膜を形成する工程と、前記第１の導電体膜上に第２の絶縁膜を介して第２の導電体膜としての多結晶シリコン膜を積層形成して複数のゲート電極を形成する工程と、前記複数のゲート電極間に第３の絶縁膜を埋め込む工程と、前記ゲート電極の第２の導電体膜の上部が露出するように前記第３の絶縁膜を除去する工程と、前記第２の導電体膜の上部の露出している部分の表面をＦ（フッ素）またはＯ（酸素）により覆う処理を行う工程と、前記第２の導電体膜の上面に金属膜を形成した後に熱処理を行って当該第２の導電体膜の上部をシリサイド化する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明の半導体装置の製造方法によれば、多結晶シリコン膜の上部に金属膜を形成して熱処理を行うことでシリサイド層を形成する場合に、そのシリサイド層の膜厚の制御性を高めることができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１３】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が一対形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。なお、図２では、各ＮＡＮＤセルユニットＳＵが４個のメモリセルトランジスタＴｒｍを含むように示されているが、複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍを含むように構成することができる。
【００１４】
図３は、図２に切断線Ａ−Ａで示した本実施形態のメモリセルアレイのビット線方向の断面図である。図３において、ＮＡＮＤセルユニットＳＵは、シリコン基板１に設けられたウェル４に形成される。シリコン基板１上に第１の絶縁膜としてのゲート絶縁膜６を介して各メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧが形成される。各ゲート電極ＭＧ、ＳＧは、シリコン基板１中に形成された拡散層５を介してビット線方向（図２中Ｙ方向）に接続される。
【００１５】
メモリセルトランジスタのゲート電極ＭＧは、電荷蓄積層となるフローティングゲート電極７、フローティングゲート電極７上に形成された第２の絶縁膜としての電極間絶縁膜８、電極間絶縁膜８上に形成されたコントロールゲート電極９とを含む。
【００１６】
コントロールゲート電極９は、多結晶シリコン層９ａとシリサイド層９ｂ、例えば、コバルトダイシリサイド（ＣｏＳｉ２）の積層構造とされている。多結晶シリコン層９ａと接するシリサイド層９ｂの下面の幅寸法はシリサイド層９ｂの上面の幅寸法より大きくなるよう形成されている。また、シリサイド層９ｂの上面と下面との間の中間部には幅寸法がシリサイド層９ｂの上面の幅寸法よりさらに小さい括れ部を有する形状に形成されている。コントロールゲート電極９は、図３の紙面に垂直な方向に隣接する他のＮＡＮＤセルユニットＳＵのメモリセルトランジスタのゲート電極ＭＧに接続され、ワード線ＷＬとして機能する。
【００１７】
ＮＡＮＤセルユニットＳＵのそれぞれ端に形成された選択ゲートトランジスタのゲート電極ＳＧは、メモリセルトランジスタのゲート電極ＭＧと類似の構造であるが、電極間絶縁膜８の一部が除去された開口部８ａを有し、この開口部８ａを介してフローティングゲート電極７とコントロールゲート電極９とが電気的に接続された構成に形成されている。
【００１８】
各メモリセルトランジスタのゲート電極ＭＧの間、選択ゲートトランジスタのゲート電極ＳＧが隣接するメモリセルトランジスタのゲート電極ＭＧとの間のシリコン基板１上には、第３の絶縁膜１０が埋め込まれている。第３の絶縁膜の上面のシリコン基板１表面からの高さは、シリサイド層９ｂの下面の高さより高くかつシリサイド層９ｂの括れ部の高さより低く形成されている。選択ゲートトランジスタのゲート電極ＳＧ間には第１の絶縁膜１０がスペーサ１０ａとして各ゲート電極ＳＧの側壁に形成されている。このスペーサ１０ａの表面を覆うように第１のバリア絶縁膜１１が形成されている。
【００１９】
第１のバリア絶縁膜１１の上部に、選択ゲートトランジスタの各ゲート電極ＳＧの間を埋めるように第４の絶縁膜１２が形成されている。この第４の絶縁膜１２は選択ゲートトランジスタのゲート電極ＳＧ間において、メモリセルトランジスタのゲート電極ＭＧ間に形成された第３の絶縁膜１０と同じ高さ程度に埋め込まれた状態で形成されている。さらに、これらの構成の上面つまりメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧのシリサイド層９ｂの上面、ゲート電極ＭＧ間の第３の絶縁膜１０の上面、ゲート電極ＳＧ間の第４の絶縁膜１２の上面に、全面に渡って第２のバリア絶縁膜１３が形成されている。この第２のバリア膜１３上に第１の層間絶縁膜１４が形成されている。この第１の層間絶縁膜１４上に第２の層間絶縁膜１５が形成されている。この第２の層間絶縁膜１５上にはビット線１９が形成されている。
【００２０】
選択ゲートトランジスタのビット線コンタクト拡散層５ｄは、第４の絶縁膜１２及び第１の層間絶縁膜１４中に設けられたビット線コンタクト電極１６、第２の層間絶縁膜１５中に設けられたビット線接続部１７及び配線間コンタクト電極１８を介して、ビット線１９に接続されている。また、選択ゲートトランジスタのソース線コンタクト拡散層５ｓは、第４の絶縁膜１２及び第１の層間絶縁膜１４中に設けられたソース線コンタクト電極２０を介して、第１の層間絶縁膜１４上に形成されたソース線２１に接続される。
【００２１】
上記構成のように、ゲート電極ＭＧ、ＳＧの上部に設けるシリサイド層９ｂの下面部と上面部の幅寸法の大小関係と中間部に括れを有する形状に形成する加工を施すことで、多結晶シリコン膜とコバルト膜との反応によりコバルトダイシリサイド（ＣｏＳｉ２）を形成する場合でも、シリサイド層９ｂの厚さ寸法を抑制することができ、低抵抗配線を得ると共に過剰なシリサイド反応を抑制して耐圧の劣化やjunction leak電流を増大させることのない構成とすることができる。
【００２２】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４から図１７に示したビット線方向の工程断面図を参照して詳細に説明する。
まず、ウェル４、素子分離２を形成したシリコン基板１上に、図４に示すようにゲート電極Ｓ、ＳＧを形成するための材料を堆積する。
【００２３】
シリコン基板１に、ｐ型のウェル４と素子分離のＳＴＩ２（図示せず）を形成する。次に、素子分離により分離されたシリコン基板１の素子領域２２上の全面にゲート絶縁膜６及び第１の導電体膜７ｍを堆積し、リソグラフィ及びエッチングによりビット線方向（図２中Ｙ方向）に細長いストライプ状に加工する。その上に、電極間絶縁膜８、第２の導電体膜９ｍ、及び第５の絶縁膜２３を順に形成する。
【００２４】
ゲート絶縁膜６は、メモリセルトランジスタのトンネル酸化膜として働き、例えば、膜厚が８ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）を使用する。第１の導電体膜７ｍは、フローティングゲート電極７に加工され、第２の導電体膜９ｍは、コントロールゲート電極９の一部に加工される。第１及び第２の導電体膜７ｍ、９ｍとして、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコンを使用する。電極間絶縁膜８として、例えば、ＳｉＯ２膜／シリコン窒化膜（Ｓｉ３Ｎ４膜）／ＳｉＯ２膜の積層構造で、それぞれの膜厚が、例えば、いずれも３ｎｍから１０ｎｍである、いわゆるＯＮＯ膜を使用する。
【００２５】
第５の絶縁膜２３は、メモリセルゲート電極２２のパターニング時に、マスクとして働き、例えば、Ｓｉ３Ｎ４膜を使用する。ここで、第２の導電体膜９ｍを形成する前に、選択ゲートトランジスタのゲート電極ＳＧになる領域の一部の電極間絶縁膜８を除去して開口部８ａを設け、この開口部８ａを介してフローティングゲート電極７とコントロールゲート電極９とが接続されるようにする。
【００２６】
次に、図５に示すように、ゲート電極をパターニングし、ゲート電極間に拡散層を形成する。
まず、リソグラフィ及びエッチングにより第５の絶縁膜２３をゲート電極のパターンに加工する。引き続き、第５の絶縁膜２３をマスクとしてエッチングを行い、第５の絶縁膜２３に対して自己整合的に、第２の導電体膜９ｍ、電極間絶縁膜８、第１の導電体膜７ｍをエッチングして、メモリセルトランジスタのゲート電極ＭＧ、選択ゲートトランジスタのゲート電極ＳＧを形成する。このゲート電極ＭＧ、ＳＧの形成により、第１の導電体膜７ｍはフローティングゲート電極７に加工され、第２の導電体膜９ｍはコントロールゲート電極９の一部になる第２の導電体層９ａに加工される。また、このエッチングにより、ゲート電極ＭＧ、ＳＧ間のシリコン基板１表面のゲート絶縁膜６が露出される。
【００２７】
さらに、ゲート電極加工時のエッチングダメージを回復させるために後酸化を行い、後酸化膜２４を積層構造のゲート電極Ｇ、ＳＧの表面に形成する。
その後、ゲート電極Ｇ、ＳＧをマスクとして、ゲート電極Ｇ、ＳＧ間のシリコン基板１に、例えば、イオン注入により不純物をドープして拡散層５、５ｄ、５ｓを形成する。拡散層５ｄ、５ｓは、それぞれビット線コンタクト拡散層、ソース線コンタクト拡散層である。ドープする不純物は、ここでは、ｎ型の、例えば、砒素（Ａｓ）又はリン（Ｐ）を使用することができる。しかし、ウェル４をｎ型にした場合には、ｐ型の不純物、例えば、ホウ素（Ｂ）またはＢＦ２を使用することができる。
【００２８】
この拡散層５を介して、メモリセルアレイ内の選択ゲートトランジスタのゲート電極ＳＧ及びメモリセルトランジスタのゲート電極ＭＧが電気的に接続される。尚、この拡散層を形成するためのイオン注入は、上記のように後酸化の後に行うことができる、若しくは後酸化の前に行うことができる。
【００２９】
次に、図６に示すように、メモリセルトランジスタのゲート電極ＭＧ間に第１の絶縁膜１０を形成する。
まず、全面に第３の絶縁膜１０を堆積する。第３の絶縁膜１０の厚さは、メモリセルトランジスタのゲート電極ＭＧの間を埋め尽くすが、ビット線及びソース線コンタクト拡散層５ｄ、５ｓが形成されるコンタクト領域を完全には埋め尽くさない厚さとする。すなわち、第３の絶縁膜１０を、メモリセルトランジスタのゲート電極ＭＧ間の距離の１／２より厚く、コンタクト拡散層５ｄ、５ｓの幅の１／２よりも薄い厚さに堆積する。第３の絶縁膜１０として、例えば、ＴＥＯＳ（tetraethyl orthosilicate）−ＳｉＯ２膜又は低誘電率絶縁膜を使用することができる。尚、第３の絶縁膜１０は、膜質の異なるシリコン酸化膜を複数回堆積することによって形成することができる。
【００３０】
次に、図７に示すように、第３の絶縁膜１０をエッチバックする。
第３の絶縁膜１０を異方性エッチングによりエッチングして、コントロールゲート電極の側面の高さになるまでエッチバックする。エッチング後の第３の絶縁膜１０の高さは、第２の導電体膜９ａとマスク絶縁膜である第５の絶縁膜２３との境界より低く、電極間絶縁膜８と第２の導電体膜９ａとの境界よりも高くする。このエッチングにより、コンタクト領域の選択ゲートトランジスタのゲート電極ＳＧ側面には、側壁絶縁膜１０ａが形成される。この第３の絶縁膜１０のエッチバックにより、コンタクト拡散層５ｄ、５ｓの中央部のゲート絶縁膜６が露出する。
【００３１】
さらに、第３の絶縁膜１０より上のゲート電極ＭＧでは、側面に形成された後酸化膜２４もエッチングされて、第２の導電体膜９ａの側面が露出する。
次に、図８に示すように、第３の絶縁膜１０上に第１のバリア絶縁膜１１を形成し、全体を第４の絶縁膜１２により平坦化する。
【００３２】
露出しているゲート電極ＭＧ、ＳＧを覆うように第３の絶縁膜１０上に第１のバリア絶縁膜１１を形成すると共に、露出したコンタクト拡散層５ｄ、５ｓの中央部のゲート絶縁膜６上に第１のバリア絶縁膜１１を形成する。第１のバリア絶縁膜１１は、第３の絶縁膜１０に対してエッチングレートが異なり、水素バリア性を有する絶縁膜であり、例えば、Ｓｉ３Ｎ４膜を使用する。第１のバリア絶縁膜１１は、前の工程で露出した部分の第２の導電体膜９と直接接触する。したがって、図８に示されたように、第１のバリア絶縁膜１１は、メモリセルトランジスタのゲート電極ＭＧ間ではＵ字型に形成される。ここで、第１のバリア絶縁膜１１を形成する前に、第２の導電体膜９ａの側面に極めて薄い自然酸化膜が形成される可能性があるが、ゲート電極Ｇへの水素の侵入に関して無視できる。したがって、この場合にも、第１のバリア絶縁膜１１は、第２の導電体膜９ａと直接接触しているとみなせる。
【００３３】
その後、第１のバリア絶縁膜１１上に第４の絶縁膜１２を全面に厚く堆積して、ゲート電極ＭＧ間を第４の絶縁膜１２で埋める。第４の絶縁膜１２は、深く幅広い溝の平坦化に適した絶縁膜であることが好ましく、例えば、ＢＰＳＧ（boro-phospho-silicate glass）を使用することができる。ゲート電極Ｇより上方に堆積した第４の絶縁膜１２を、例えば、第１のバリア絶縁膜１１をストッパとしてＣＭＰ（chemical mechanical polishing）により除去して平坦化する。ここで、第５の絶縁膜２３をストッパとしてＣＭＰを行うこともできる。
【００３４】
次に、ゲート電極ＭＧ、ＳＧの上部にシリサイド層９ｂを形成する。
まず、図９に示すように、ゲート電極ＭＧ、ＳＧ上の第１のバリア絶縁膜１１、第５の絶縁膜２３および第４の絶縁膜１２をエッチング除去し、第２の導電体膜９の上部を露出させる。第５の絶縁膜２３および第１のバリア絶縁膜１２は、いずれも例えばシリコン窒化膜（Ｓｉ３Ｎ４）で形成されているので、同時に除去することができる。その後、シリコン清浄化の為にフッ酸（ＨＦ）等を用いた洗浄行う。
【００３５】
次に、図１０に示すように、スパッタ法によるコバルト（Ｃｏ）／チタン（Ｔｉ）／窒化チタン（ＴｉＮ）膜の連続成膜処理を行うが、その前に四フッ化炭素（ＣＦ４）または酸素（Ｏ２）ガスまたはＣＦ４／Ｏ２混合ガス（或いは、おのおののガスに不活性ガスを含んだもの）で数１００ｍＴｏｒｒ〜数Ｔｏｒｒの環境下で並行平板プラズマを形成し、第２の導電体膜９ａを晒す事により、第２の導電体膜９ａの表面をフッ化（Ｆ化）あるいは酸化（Ｏ化）（Ｆ化／Ｏ化処理）してＦ／Ｏ化層２５を形成する。このＦ／Ｏ化層２５は、フッ素（Ｆ）を含むシリコン酸化膜である。
【００３６】
上記のＦ化あるいはＯ化の処理をする場合のガス条件を次に示す。例えば、圧力を２００〜３００Ｐａとし、各ガスの流量を、３フッ化窒素（ＮＦ３）ガスを２５〜５００ＳＣＣＭ、窒素（Ｎ２）ガスを２５〜５００ＳＣＣＭ、水素（Ｈ２）ガスを１５〜７００ＳＣＣＭとし、マイクロウェーブの出力を５００〜４０００Ｗとしている。Ｈ２ガスの流量は、Ｈ２ガスをそのまま流す場合には１５〜７００ＳＣＣＭとし、アンモニア（ＮＨ３）ガスを流す場合には１０〜２００ＳＣＣＭ程度となり、これを水素（Ｈ２）ガスに換算すると上記の条件となる。また、アニールの条件としては、１５０〜３５０℃の範囲とし、３０秒から１０分の間で行う。アニール条件は、より好ましくは２００〜３００℃の範囲である。
【００３７】
その後に、図１１に示すように、第２の導電体膜９ａ上、第３の絶縁膜１０上、第４の絶縁膜１２上にＣｏ／Ｔｉ／ＴｉＮ膜２６を連続スパッタ法により形成する。その後Rapid Thermal Anneal法によりＣｏ／Ｔｉ／ＴｉＮ膜２６を５００℃〜６００℃程度の熱で０．５〜５分熱処理することによりコバルトシリサイド（ＣｏＳｉ）膜を形成する。続いて、硫酸（Ｈ２ＳＯ４）／過酸化水素水（Ｈ２Ｏ２）混合液を用いて未反応のＣｏ膜、Ｔｉ膜、ＴｉＮ膜を除去し、再びRapid Thermal Anneal法により７５０℃〜８５０℃程度の熱で０．５〜５分熱処理することによりコバルトダイシリサイド（ＣｏＳｉ２）膜からなるシリサイド層９ｂを形成する。
【００３８】
図１２に示すように、形成されたシリサイド層９ｂは、下面部の幅寸法Ａに対して上面部の幅寸法Ｂが小さく、しかも中間部に幅寸法Ａ、Ｂよりも小さい幅寸法の括れ部を有する形状に形成される。これは、上述したＦ化／Ｏ化処理をすることで、第２の導電体膜９ａの多結晶シリコン膜とコバルト膜との過剰反応を抑制する事に起因するものと考えられる。そして、これによって、過剰なシリサイド化により多結晶シリコン膜の膜厚が薄くなり過ぎることを防止し、ＯＮＯ耐圧を改善することが可能になる。
【００３９】
なお、シリサイド層９ｂの形状としては、上記した形状以外に、図１７（ａ）、（ｂ）に示すようなシリサイド層９ｃ、９ｄの形状も取りうる。図１７は、ゲート電極ＭＧの部分、特にシリサイド層９ｂの部分のさまざまな形状を示すもので、他の部分を一部省略して示している。図１７（ａ）に示すシリサイド層９ｃの形状は、ＣｏＳｉ２反応層に中間部分で段差ができており、下面側の幅寸法Ａが大きく、上面側の幅寸法Ｂが小さくなる形状で、前述のような括れが発生していない形状である。また、図１７（ｂ）に示すシリサイド層９ｄの形状は、ＣｏＳｉ２膜であるシリサイド層９ｄが上面および下面の双方で湾曲面となり、中間部位で括れを有する形状である。
【００４０】
このようにして、第２の導電体層９ａとシリサイド層９ｂとが積層構造になった、コントロールゲート電極９を形成する。このように、シリサイド層９ｂをコバルトダイシリサイド（ＣｏＳｉ２）とする場合には、未反応シリサイド用金属除去工程の後に、更に高温の熱処理を行う事でダイシリサイド化（ＣｏＳｉ２）をする事ができ、コバルトシリサイド（ＣｏＳｉ）膜よりも低抵抗配線を形成する事ができる。
【００４１】
次に、コンタクト電極１６および第１の配線１７を形成する。
図１３に示すように、第２のバリア絶縁膜１３を第２の導電体膜９ａ上、第３の絶縁膜１０上、第４の絶縁膜１２上に形成し、この第２のバリア絶縁膜１３上に第１の層間絶縁膜１４を全面に堆積して、必要に応じて平坦化する。そして、図１４に示すように、ビット線コンタクト拡散層５ｄとソース線コンタクト拡散層５ｓにコンタクトを取るためのコンタクト孔２７を開口する。このコンタクト孔２７を開口するためのエッチングは、まず第２のバリア絶縁膜１３をエッチングストッパとして、第１の層間絶縁膜１４をエッチングし、この後第２のバリア絶縁膜１３をエッチングする。
【００４２】
続いて、第１のバリア絶縁膜１１をエッチングストッパとして、第４の絶縁膜１２を順にエッチングする。このように、第１のバリア絶縁膜１１をエッチングストッパとしてエッチングすることにより、コンタクト孔２７のアライメントがずれても、素子分離絶縁膜が不必要にエッチングされることを防止できる。次に、第１のバリア絶縁膜１１、ゲート絶縁膜６を順次エッチングして、ビット線コンタクト拡散層５ｄ及びソース線コンタクト拡散層５ｓを露出させる。
【００４３】
次に、図１５に示すように、コンタクト孔２７をコンタクト電極用金属で埋めこむ。コンタクト電極用金属としては、例えば、薄いＴｉＮ膜１６ａを形成した後に、アルミニウム（Ａｌ）やタングステン（Ｗ）などの金属あるいは低抵抗の半導体を使用する。このようにして、ビット線コンタクト拡散層５ｄに接続するビット線コンタクト電極１６及びソース線コンタクト拡散層５ｓに接続するソース線コンタクト電極１６を形成できる。
【００４４】
この後、図１６に示すように、第１の層間絶縁膜１４上に第１の配線用金属１７を堆積し、パターニングする。これによって、ビット線コンタクト電極１６に接続するビット線接続部１７ｄ及びソース線コンタクト電極１６に接続する第１の配線（ソース線）１７ｓを形成する。第１の配線用金属としては、上記のコンタクト電極用金属用の材料を使用することができる。
【００４５】
次に、第２の配線を形成する。
図３に示すように、第２の層間絶縁膜１５を第１の層間絶縁膜１４上およびビット線接続部１７ｄ、第１の配線（ソース線）１７ｓ上に全面に堆積する。上記の工程と同様に、第２の層間絶縁膜１５中にビット線接続部１７ｄに達する第２のコンタクト孔を形成する。第２のコンタクト孔を上記のコンタクト電極用金属で埋めこみ、配線間コンタクト電極１８を形成する。さらにその上に、第２の配線用金属１９を堆積し、パターニングする。これによって、配線間コンタクト電極１８に接続する第２の配線（ビット線）１９を形成することができる。このように、第２の配線（ビット線）１９は、配線間コンタクト電極１８、ビット線接続部１７ｄ、及びビット線コンタクト電極１６を介してビット線コンタクト拡散層５ｄに接続される。
【００４６】
その後、多層配線等の半導体装置に必要な工程を行って、本実施形態のＮＡＮＤ型半導体記憶装置を完成する。
上記に説明したように、本実施形態によれば、シリサイド層９ｂを形成する際に、第２の導電体膜９ａの露出している部分に対してＦ／Ｏ化処理を行うことで、半導体装置の電気的な特性としてリーク電流が減少し、耐圧特性が改善されることが実験により裏付けられた。実際に測定した電流電圧特性について図１８に示す。実線で示すのがＦ化／Ｏ化処理を行ったものであり、破線で示すのがＦ化／Ｏ化処理を行っていないものである。なお、図では各々の場合について１本の線で示しているが、実際には多数のサンプルのデータを取得した結果の平均的なデータを代表として示している。
【００４７】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態のＮＡＮＤ型メモリセルアレイでは、４個のメモリセルトランジスタＴｒｍが選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２に挟まれた構成を示したが、メモリセルトランジスタＴｒｍの個数は４個に限定されるものではなく、例えば、１６個や３２個など、任意の数で構成することができる。
【００４８】
プラズマで多結晶シリコン表面をＦ化／Ｏ化に用いたＣＦ４ガスは、ＣｘＦｙ系ガスであってもかまわず、Ｏ２ガスはＨ２ＯをＶａｐｏｒｉｚｅしたものであってもＨ２ガスとＯ２ガスとを高温で触媒反応を用いて形成されるＨ２Ｏ＊（ラジカル）である場合にも同様の効果が得られる。
【００４９】
プラズマで多結晶シリコン表面をＦ化／Ｏ化する工程において、使用するガスはＮＨ３、Ｈ２のいずれかとＨＦ，ＮＦ３，Ｆ２，ＳＦ６のいずれかで、使用するプラズマは表面波プラズマでもリモートプラズマでもかまわない。また前記表面波プラズマを使用する場合はＮＦ３はプラズマに晒されない状態で導入されても構わない。また前記工程の後に１５０〜３５０℃の範囲の温度でアニールを施す事により前記目的を達成する事ができる。
【００５０】
多結晶シリコン表面をＦ化／Ｏ化する工程は、Ｃｏ／Ｔｉ／ＴｉＮ膜を成膜する前に５０％以上の湿度の環境下に１日以上の放置を行う事でも同様の効果が達成できる。
シリサイド層を形成する金属は、Ｎｉ、Ｐｔ，Ｔｉ，Ｔａ，Ｗを用いる事でも同様の効果を得ることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【図１２】製造工程の一段階における模式的な断面図（その９）
【図１３】製造工程の一段階における模式的な断面図（その１０）
【図１４】製造工程の一段階における模式的な断面図（その１１）
【図１５】製造工程の一段階における模式的な断面図（その１２）
【図１６】製造工程の一段階における模式的な断面図（その１３）
【図１７】シリサイド層の断面形状を示す図
【図１８】電気的特性を示す図
【符号の説明】
【００５２】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、６はゲート絶縁膜（第１の絶縁膜）、７はフローティングゲート電極、７ｍは第１の導電体膜、８は電極間絶縁膜（第２の絶縁膜）、９はコントロールゲート電極、９ａは第２の導電体層、９ｂはシリサイド層、９ｍは第２の導電体膜、１０は第３の絶縁膜、１１は第１のバリア絶縁膜、１２は第４の絶縁膜、１３は第２のバリア絶縁膜、１４は第１の層間絶縁膜、１５は第２の層間絶縁膜、２５はＦ化ａｎｄ／ｏｒＯ化層、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓ１、Ｔｒｓ２は選択ゲートトランジスタ、ＳＵはＮＡＮＤセルユニット、ＷＬはワード線、ＳＧＬ１、ＳＧＬ２は選択ゲート線である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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