(57)【要約】【課題】静電気からスイッチング素子などの破壊を防止するために走査配線同士及び／又は信号配線同士を接続する保護回路を、少ないフォトリソグラフィ工程でスイッチング素子と同時に形成することができるアレイ基板の製造方法を提供することである。【解決手段】走査配線２ａ同士及び／又は信号配線３ａ同士を半導体膜１０で接続して保護回路５，６とする簡易な構成を採用すると共に、信号配線３ａに供される導電膜３とスイッチング素子８に供される半導体膜１０とを同時にパターニングする場合において、導電膜３上に所定のパターンのレジストを形成するに際し、保護回路５，６領域のレジスト１３，１４の所定部位の厚みｔ２，ｔ３を薄く形成すると共に、スイッチング素子８領域のレジスト１２の所定部位の厚みｔ１を保護回路領域５，６のレジスト１３，１４の薄肉部１３ａ，１４ｂの厚みｔ２，ｔ３よりも薄く形成する。【選択図】図９
2008053517.tif 000002
【特許請求の範囲】
【請求項１】
基板上の走査配線同士及び／又は信号配線同士を接続する保護回路と、前記走査配線と前記信号配線との交差部近傍に設けられたスイッチング素子とを備えたアレイ基板の製造方法であって、
前記保護回路及び前記スイッチング素子に供される半導体膜と、前記信号配線に供される導電膜とを、この順に前記基板上に積層させる工程、
前記導電膜上に所定のパターンのレジストを形成するに際し、前記保護回路領域のレジストの所定部位の厚みを薄く形成すると共に、前記スイッチング素子領域のレジストの所定部位の厚みを前記保護回路領域のレジストの薄肉部よりも薄く形成する工程、
前記保護回路領域のレジスト及び前記スイッチング素子領域のレジストをマスクとして、前記導電膜及び前記半導体膜を除去する工程、
前記保護回路領域のレジストの薄肉部の厚みを減少させると共に、前記スイッチング素子領域のレジストの薄肉部の厚みを減少させて除去する工程、
薄肉部が除去された前記スイッチング素子領域のレジストをマスクとして、その薄肉部が除去された部分において露出された前記導電膜を除去することにより、前記スイッチング素子のソース電極及びドレイン電極を形成する工程、
前記保護回路領域のレジストの薄肉部の厚みを減少させて除去する工程、
薄肉部が除去された前記保護回路領域のレジストをマスクとして、その薄肉部が除去された部分において露出された前記導電膜を除去することにより、隣り合う走査配線同士及び／又は信号配線同士を接続する保護回路を形成する工程を、備えていることを特徴とするアレイ基板の製造方法。
【請求項２】
前記導電膜上に所定のパターンのレジストを形成するに際し、前記保護回路領域のレジストの所定部位の厚みを薄く形成すると共に、前記スイッチング素子領域のレジストの所定部位の厚みを前記保護回路領域のレジストの薄肉部よりも薄く形成する工程が、所定のパターンのハーフトーン露光マスクを用いることにより、同一の工程で行われていることを特徴とする請求項１に記載のアレイ基板の製造方法。
【請求項３】
前記保護回路領域のレジストの薄肉部の厚みを減少させると共に、前記スイッチング素子領域のレジストの薄肉部を減少させて除去する工程が、アッシングにより、同一の工程で行われていることを特徴とする請求項１又は２に記載のアレイ基板の製造方法。
【請求項４】
前記半導体膜は、アモルファスシリコンからなる活性半導体層と、リンがドープされたアモルファスシリコンからなる低抵抗半導体層とが、この順に積層された積層構造を有していることを特徴とする請求項１から３のいずれかに記載のアレイ基板の製造方法。
【請求項５】
請求項１から４のいずれかに記載のアレイ基板の製造方法によって製造されることを特徴とするアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気からスイッチング素子等を保護する保護回路を備えたアレイ基板の製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータやテレビなどの家電製品の表示部として、液晶表示パネルが広く用いられている。一般的に液晶表示パネルは、アレイ基板とカラーフィルター基板を小さな隙間を介して互いに対向させて、それらの周辺部で貼り合わせ、隙間に液晶を封入することによって構成される。アレイ基板上には、互いに直交する走査配線と信号配線が格子状に配列され、走査配線と信号配線で区画される各絵素領域に絵素電極が配置される。絵素電極と信号配線は、走査配線によってオン・オフ制御されるスイッチング素子を介して接続されている。
【０００３】
このようなスイッチング素子としては主にＴＦＴ素子が用いられている。一般的にＴＦＴ素子などの薄膜トランジスタは強電界に対して弱く、液晶表示装置の製造工程などにおいて発生する静電気がこのＴＦＴ素子を破壊することがある。静電気によってアレイ基板上の走査配線や信号配線が帯電すると、ＴＦＴ素子内の半導体膜の結晶構造に影響を及ぼし、ゲート電圧のしきい値が数Ｖずれることになる。従って、ＴＦＴ素子によるスイッチング動作が正常に行われなくなり、画素の表示に欠陥が生じる。
【０００４】
このような不具合の対策として、例えば、走査線及び信号線の入力端子の近傍において、隣合う走査配線同士や隣合う信号配線同士を特許文献１に記載のような保護回路で接続することが行われている。これにより、実際の駆動電圧を大幅に上回る電圧がいずれかの配線に印加された場合に、その電荷を保護回路を介して他の配線に逃がすことができ、上述した不具合を防止することができる。
【０００５】
【特許文献１】特開２００３−２０２５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アレイ基板は通常、成膜工程、レジストコート、レジストベーキング、露光、現像、エッチング、レジスト剥離等からなるフォトリソグラフィ工程を複数回経て製造される。このようなフォトリソグラフィ工程の数を、用いられるマスクの数で表現して、例えば５枚マスク工程と呼ばれている。一般的に、フォトリソグラフィー工程で用いられるマスクの数が増えるほど、塵などの付着による不良が発生し易くなるという問題がある。また、マスク一枚の単価も大型化によって高コストを招いており、用いるマスクの数を少なくすることが望まれている。
【０００７】
しかしながら、特許文献１に記載のアレイ基板は、５枚又は６枚マスク工程により製造されるが、記載されている保護回路の構成では、製造に用いるマスクの数を減らすことが難しい。
【０００８】
そこで、本発明が解決する課題は、静電気からスイッチング素子などの破壊を防止するために走査配線同士及び／又は信号配線同士を接続する保護回路を、少ないフォトリソグラフィ工程でスイッチング素子と同時に形成することができるアレイ基板の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係るアレイ基板の製造方法は、基板上の走査配線同士及び／又は信号配線同士を接続する保護回路と、前記走査配線と前記信号配線との交差部近傍に設けられたスイッチング素子とを備えたアレイ基板の製造方法であって、前記保護回路及び前記スイッチング素子に供される半導体膜と、前記信号配線に供される導電膜とを、この順に前記基板上に積層させる工程、前記導電膜上に所定のパターンのレジストを形成するに際し、前記保護回路領域のレジストの所定部位の厚みを薄く形成すると共に、前記スイッチング素子領域のレジストの所定部位の厚みを前記保護回路領域のレジストの薄肉部よりも薄く形成する工程、前記保護回路領域のレジスト及び前記スイッチング素子領域のレジストをマスクとして、前記導電膜及び前記半導体膜を除去する工程、前記保護回路領域のレジストの薄肉部の厚みを減少させると共に、前記スイッチング素子領域のレジストの薄肉部の厚みを減少させて除去する工程、薄肉部が除去された前記スイッチング素子領域のレジストをマスクとして、その薄肉部が除去された部分において露出された前記導電膜を除去することにより、前記スイッチング素子のソース電極及びドレイン電極を形成する工程、前記保護回路領域のレジストの薄肉部の厚みを減少させて除去する工程、薄肉部が除去された前記保護回路領域のレジストをマスクとして、その薄肉部が除去された部分において露出された前記導電膜を除去することにより、隣り合う走査配線同士及び／又は信号配線同士を接続する保護回路を形成する工程を、備えていることを要旨とするものである。
【００１０】
この場合、前記導電膜上に所定のパターンのレジストを形成するに際し、前記保護回路領域のレジストの所定部位の厚みを薄く形成すると共に、前記スイッチング素子領域のレジストの所定部位の厚みを前記保護回路領域のレジストの薄肉部よりも薄く形成する工程が、所定のパターンのハーフトーン露光マスクを用いることにより、同一の工程で行われている構成にすると良い。
【００１１】
また、前記保護回路領域のレジストの薄肉部の厚みを減少させると共に、前記スイッチング素子領域のレジストの薄肉部を減少させて除去する工程が、アッシングにより、同一の工程で行われている構成にすると良い。
【００１２】
更に、前記半導体膜は、アモルファスシリコンからなる活性半導体層と、リンがドープされたアモルファスシリコンからなる低抵抗半導体層とが、この順に積層された積層構造を有している構成にすると良い。
【発明の効果】
【００１３】
上記構成を有するアレイ基板の製造方法によれば、前記導電膜上に所定のパターンのレジストを形成するに際し、前記保護回路領域のレジストの所定部位の厚みを薄く形成すると共に、前記スイッチング素子領域のレジストの所定部位の厚みを前記保護回路領域のレジストの薄肉部よりも薄く形成するので、アッシングにより、先にスイッチング素子領域のレジストの薄肉部を除去し、その後、保護回路領域のレジストの薄肉部を除去することが可能になり、保護回路に供される半導体膜を効率良く形成することができる。
【００１４】
また、保護回路として、走査配線同士の間及び／又は信号配線同士の間に、半導体膜を介在させただけの簡易な構成を採用し、半導体膜のパターニングと信号配線のパターニングに用いるマスクを共用したいわゆる４枚マスク工程によるスイッチング素子の形成と同時に保護回路を形成することができる。これにより製造コストを削減することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明に係るアレイ基板の製造方法の実施の形態について図面を参照して説明する。図１は本発明の一実施形態であるアレイ基板として、液晶表示パネルに用いられるＴＦＴアレイ基板を簡略化して示す平面図である。
【００１６】
液晶表示パネルは、図示されるアレイ基板１と図示しないカラーフィルター基板を小さな隙間を介して互いに対向させて、それらの周辺部で貼り合わせ、隙間に液晶を封入することによって構成される。アレイ基板１上には、互いに直交する走査配線２ａと信号配線３ａが格子状に配列され、これら走査配線２ａと信号配線３ａで区画される各領域に絵素部４が形成される。また、走査配線２ａ及び信号配線３ａの端部には、走査配線入力端子２ｄ及び信号配線入力端子３ｅがそれぞれ形成されている。そして、隣り合う走査配線２ａ，２ａ同士及び信号配線３ａ，３ａ同士は、それぞれ走査配線側保護回路５及び信号配線側保護回路６によって接続されている。
【００１７】
図２（ａ）は絵素部４の概略を拡大して示す平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線における断面図である。図示されるように、絵素部４には絵素電極７ａが形成されている。この絵素電極７ａの周囲には、互いに直交する走査配線２ａと信号配線３ａが格子状に配列されている。走査配線２ａと信号配線３ａは、その交差部において、信号配線３ａが上側、走査配線２ａが下側となるように交差しており、交差部において走査配線２ａと信号配線３ａは電気的に絶縁されている。
【００１８】
絵素電極７ａの図中上側に配置された走査配線２ａと、絵素電極７ａの図中左側に配置された信号配線３ａとの交差部には、走査配線２ａの一部であるゲート電極２ｂに接続されたスイッチング素子としてのＴＦＴ（薄膜トランジスタ）８が形成されている。
【００１９】
図２（ｂ）に示すように、ＴＦＴ８は、ガラス基板１ａの上に、ゲート電極２ｂ、ゲート絶縁膜９、チャネル部８ａを有する第１半導体層１０ａ、第２半導体層１０ｂ、ソース電極３ｂ，ドレイン電極３ｃ、保護膜１１とが積層されることにより形成されている。また、保護膜１１の表面からドレイン電極３ｃに達するコンタクトホール１１ａが形成されており、絵素電極７ａはコンタクトホール１１ａによってＴＦＴ８のドレイン電極３ｃと接続されている。
【００２０】
図３（ａ）は走査配線側保護回路５の概略を拡大して示す平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線における断面図である。走査配線側保護回路５は、隣り合う走査配線２ａ，２ａ同士を橋渡しするようにそれぞれの走査配線２ａ，２ａに重ね合わされて配された半導体膜１０とから構成される回路である。この半導体膜１０によって、例えば一方の走査配線２ａに、静電気によって実際の駆動電圧を大幅に上回る電圧が印加された場合に、その電荷を半導体膜１０を介して他方の走査配線２ａに逃がすことができる。
【００２１】
図３（ｂ）に示すように、走査配線側保護回路５は、ガラス基板１ａの上に、走査配線２ａ，２ａ、ゲート絶縁膜９、半導体膜１０、保護膜１１が積層されることにより形成されている。この場合、半導体膜１０は、上述したＴＦＴ８に用いられているものと同じ第１半導体層１０ａ、第２半導体層１０ｂをこの順に積層したものである。
【００２２】
図４（ａ）は信号配線側保護回路６の概略を拡大して示す平面図、図４（ｂ）は図４（ａ）のＣ−Ｃ線における断面図である。信号配線側保護回路６は、隣り合う信号配線３ａ，３ａ同士を橋渡しするようにそれぞれの信号配線３ａ，３ａ重ね合わされて配された半導体膜１０とから構成される回路である。この半導体膜１０によって、例えば一方の信号配線３ａに、静電気によって実際の駆動電圧を大幅に上回る電圧が印加された場合に、その電荷を半導体膜１０を介して他方の信号配線３ａに逃がすことができる。
【００２３】
図４（ｂ）に示すように、走査配線側保護回路６は、ガラス基板１ａの上に、ゲート絶縁膜９、半導体膜１０、信号配線３ａ，３ａ、保護膜１１が積層されることにより形成されている。この場合、半導体膜１０は、上述したＴＦＴ８に用いられているものと同じ第１半導体層１０ａ、第２半導体層１０ｂをこの順に積層したものである。
【００２４】
次に、図２〜図４に示したＴＦＴ８、走査配線側保護回路５、信号配線側保護回路６を備えるアレイ基板１の製造方法について説明する。図５〜図１７はアレイ基板１の製造における各工程の状態を模式的に示す断面図である。この場合、図５〜図１７における（ａ）は図２（ｂ）と同様に図２（ａ）に示すＴＦＴ８のＡ−Ａ断面、図５〜図１７における（ｂ）は図３（ｂ）と同様に図３（ａ）に示す走査配線側保護回路５のＢ−Ｂ断面、同じく図５〜図１７における（ｃ）は図４（ｂ）と同様に図４（ａ）に示す信号配線側保護回路６のＣ−Ｃ断面を各工程順に示している。
【００２５】
図５は、ガラス基板１ａの上にゲート電極２ｂ，走査配線２ａが形成された状態を示している。まず、ガラス基板１ａ上に第１導電膜２を成膜する。そして、第１枚目のマスクを用いて、第１回目のフォトリソグラフィー工程を経て、この第１導電膜２をパターニングする。これにより、図５（ａ）及び図５（ｂ）に示すように、ゲート電極２ｂ、走査配線２ａが形成される。具体的には、ガラス基板１ａ上に、スパッタリングによりＴｉ／Ａｌ／Ｔｉ等の金属からなる第１導電膜２を成膜し、フォトリソグラフィー法によりレジストパターンを形成し、このレジストパターンをマスクとして第１導電膜２をエッチングし、その後レジストを剥離することで、ゲート電極２ｂ、走査配線２ａを形成する。
【００２６】
図６は、ゲート電極２ｂ、走査配線２ａを覆うように、図５に示したガラス基板１ａ上に、窒化シリコン（ＳｉＮｘ）等からなるゲート絶縁膜９を形成する。そして、図７に示すように、アモルファスシリコン等からな活性半導体としての第１半導体層１０ａ、及びリン等をドープしたアモルファスシリコン等からなる活性半導体としての第２半導体層１０ｂを化学蒸着（ＣＶＤ）にて成膜する。その後、図８に示すように、スパッタリングによりＡｌ／Ｔｉ等の金属からなる第２導電膜３を成膜する。
【００２７】
そして、第２枚目のマスクを用いて、第２回目のフォトリソグラフィー工程を行う。具体的には、図９に示されるような各部で異なる厚みを有するレジストパターン１２，１３，１４をＴＦＴ８領域，走査配線側保護回路５領域、信号配線側保護回路６領域にそれぞれ形成する。
【００２８】
具体的には、第２導電膜３の表面全体にレジストを塗布してレジスト層を形成した後、第２枚目のマスクとしてスリットマスク等を用いて露光量を調整することによってレジスト層にハーフトーン露光を施す。これにより、一回のレジスト塗布及び一括露光で図９に示すような各部で厚みが異なるレジストパターン１２，１３，１４が形成される。
【００２９】
図９（ａ）に示されるＴＦＴ８領域のレジストパターン１２は、ＴＦＴ８を構成する半導体膜１０、ソース電極３ｂ、ドレイン電極３ｃ、及び信号配線３ａを形成するためのパターンである。この場合、図示されるようなマスク１５のハーフトーン部１５ａによって、ＴＦＴ８のチャネル部８ａとして用いれる部分に位置するレジストの厚みがｔ１の薄肉部１２ａとして形成されている。
【００３０】
図９（ｂ）に示される走査配線側保護回路５領域のレジストパターン１３は、走査配線側護回路５に用いられる半導体膜１０を、走査配線２ａ，２ａ同士を橋渡しするように形成するためのパターンである。この場合、図示されるようなマスク１５のハーフトーン部１５ｂによって、半導体膜１０の保護回路として用いられる部分に位置するレジストの厚みが全体的にｔ２の薄肉部１３ａとして形成されている。この薄肉部１３ａの厚みｔ２は、図９（ａ）に示すレジストパターン１２の薄肉部１２ａの厚みｔ１よりも厚くなるように形成されている。
【００３１】
図９（ｃ）に示される信号配線側保護回路６領域のレジストパターン１４は、保護回路６に用いられる半導体膜１０が、信号配線３ａ，３ａ同士を橋渡しするように形成するためのパターンである。この場合、図示されるようなマスク１５のハーフトーン部１５ｃによって、半導体膜１０の保護回路として用いられる部分に位置するレジストの厚みがｔ３の薄肉部１４ａとして形成されている。この薄肉部１４ａの厚みｔ３は、同じく図９（ａ）に示すレジストパターン１２の薄肉部１２ａの厚みｔ１よりも厚くなるように形成されている。
【００３２】
図１０は、それぞれのレジストパターン１２，１３，１４をマスクとしてエッチングを施した状態を示している。それぞれレジストパターン１２，１３，１４をマスクとしてエッチングを行い、レジストパターンに覆われていない部分の第２導電膜３、半導体膜１０を除去する。これにより第２導電膜３のうちソース電極３ｂ，ドレイン電極３ｃ，信号配線３ａ等に用いられない部分の第２導電膜３とその下層の半導体膜１０が除去されることになる。
【００３３】
次に、酸素プラズマを用いて、レジストパターン１２，１３，１４をアッシングする。これにより図１１（ａ）に示されるように、レジストパターン１２の薄肉部１２ａのレジストが除去される。薄肉部１２ａが除去された部分には、第２導電膜３が露出された状態になる。このとき、図１１（ａ）のレジストパターン１２の薄肉部１２ａが除去されても、図１１（ｂ）のレジストパターン１３の薄肉部１３ａ及び図１１（ｃ）のレジストパターン１４の薄肉部１４ａは、図示されるようにアッシングによって薄くなるが、除去されずに残っている。
【００３４】
図１２は、残存するレジストパターン１２，１３，１４をマスクとしてエッチングを施した状態を示している。図１２（ａ）に示されるように、アッシングによって露出された部分の第２導電膜３が除去されると、ＴＦＴ８領域で繋がっていたソース電極３ｂとドレイン電極３ｃが分離される。また、半導体膜１０の第１半導体層１０ａは部分的にエッチングされて厚みが調整され、ＴＦＴ８のチャネル部８ａが形成される。これによりＴＦＴ８が形成される。
【００３５】
次に、再び酸素プラズマを用いて、レジストパターン１２，１３，１４をアッシングする。これにより、図１３（ｂ）に示されるように、レジストパターン１３の薄肉部１３ａのレジスト、つまりレジストパターン１３全体が除去される。レジストパターン１３が除去された部分には、第２導電膜３が露出された状態になる。また、図１３（ｃ）に示されるように、レジストパターン１４の薄肉部１４ａのレジストが除去される。薄肉部１４ａが除去された部分には、同じく第２導電膜３が露出された状態になる。
【００３６】
図１４は、残存するレジストパターン１２，１４をマスクとしてエッチングを施した状態を示している。図１４（ｂ）に示されるように、２回目のアッシングによって露出された部分の第２導電膜３が除去されると、走査配線側保護回路６に用いられる半導体膜１０だけが残る。これにより走査配線側保護回路５が形成される。また、図１４（ｃ）に示されるように、アッシングによって露出された部分の第２導電膜３が除去されると、信号配線側保護回路６領域で繋がっていた走査配線３ａ，３ａが分離される。これにより信号配線側保護回路６が形成される。
【００３７】
図１５は、残存するレジストパターン１２，１４を剥離した状態を示す図である。
【００３８】
次に、図１６に示すように保護膜１１を成膜する。この場合、第３枚目のマスクを用いて、第３回目のフォトリソグラフィー工程を行い、保護膜１１をパターニングし、図１６（ａ）に示すようなドレイン電極３ｃに達するコンタクトホール１１ａを形成する。そして、図１７に示すようなＩＴＯからなる透明導電膜７を成膜する。この場合、第４のマスクを用いて、第４回目のフォトリソグラフィー工程を行い、透明導電膜７をパターンニングし、図１７（ａ）に示すような絵素電極７ａを形成する。
【００３９】
以上の工程を経ることにより、本発明に実施の形態に係るアレイ基板１が完成する。
【００４０】
このように、第２導電膜３上に所定のパターンのレジストを形成するに際し、保護回路５，６領域のレジストの所定部位の厚みを薄く形成すると共に、ＴＦＴ８領域のレジストの所定部位の厚みを保護回路５，６領域のレジストの薄肉部よりも薄く形成する構成なので、アッシングにより、先にＴＦＴ領域のレジストの薄肉部を除去し、その後、保護回路５，６領域のレジストの薄肉部を除去することが可能になり、保護回路５，６に供される半導体膜１０を効率良く形成することができる。
【００４１】
また、保護回路として、走査配線同士の間及び／又は信号配線同士の間に、半導体膜を介在させただけの簡易な構成を採用し、半導体膜のパターニングと信号配線のパターニングに用いるマスクを共用したいわゆる４枚マスク工程によるスイッチング素子の形成と同時に保護回路を形成することができる。これにより製造コストを削減することができる。
【００４２】
以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施できることは勿論である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係るアレイ基板を模式的に示した平面図である。
【図２】（ａ）は本発明の一実施形態に係るアレイ基板が備える絵素部の概略構成を示した平面図、（ｂ）は（ａ）に示されるスイッチング素子の断面構成を示した図である。
【図３】（ａ）は本発明の一実施形態に係るアレイ基板が備える走査配線側保護回路の概略構成を示した平面図、（ｂ）は（ａ）に示される走査配線側保護回路の断面構成を示した図である。
【図４】（ａ）は本発明の一実施形態に係るアレイ基板が備える信号配線側保護回路の概略構成を示した平面図、（ｂ）は（ａ）に示される信号配線側保護回路の断面構成を示した図である。
【図５】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、第１導電膜をパターニングした状態を示した図である。
【図６】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、ゲート絶縁膜を成膜した状態を示した図である。
【図７】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、半導体膜を成膜した状態を示した図である。
【図８】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、第２導電膜を成膜した状態を示した図である。
【図９】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、レジストをパターニングした状態を示した図である。
【図１０】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、パターニングされたレジストをマスクとして第２導電膜及び半導体膜を除去した状態を示した図である。
【図１１】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、パターニングされたレジストをアッシングした状態を示した図である。
【図１２】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、アッシングされたレジストをマスクとして第２導電膜を除去すると共に、半導体膜を一部除去した状態を示した図である。
【図１３】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、パターニングされたレジストを再びアッシングした状態を示した図である。
【図１４】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、再びアッシングされたレジストをマスクとして第２導電膜を除去した状態を示した図である。
【図１５】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、再びアッシングされたレジストを剥離した状態を示した図である。
【図１６】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、保護膜をパターニングした状態を示した図である。
【図１７】図２、図３、図４に示したスイッチング素子、走査配線側保護回路、信号配線側保護回路の製造工程において、透明導電膜をパターニングした状態を示した図である。
【符号の説明】
【００４４】
１  アレイ基板
１ａ  ガラス基板
２  第１導電膜
２ａ  走査配線
２ｂ  ゲート電極
２ｄ  走査配線入力端子
３  第２導電膜
３ａ  信号配線
３ｂ  ソース電極
３ｃ  ドレイン電極
３ｅ  信号配線入力端子
４  絵素部
５  走査配線側保護回路
６  信号配線側保護回路
７  透明導電膜
７ａ  絵素電極
８  ＴＦＴ
８ａ  チャネル部
９  ゲート絶縁膜
１０  半導体膜
１０ａ  第１半導体層
１０ｂ  第２半導体層
１１  保護膜
１１ａ  コンタクトホール
１２  レジストパターン
１２ａ  薄肉部
１３  レジストパターン
１３ａ  薄肉部
１４  レジストパターン
１４ａ  薄肉部
１５  マスク
１５ａ〜１５ｃ  ハーフトーン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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