(57)【要約】【課題】受信回路のレシーバが変更になった場合にも、LVDSのビットアサインを任意に設定することを可能として、トランスミッタの汎用性をあげることができるようにする。【解決手段】LVDSトランスミッタ内蔵信号処理IC208から出力されるシリアルデータLVINは、そのまま後段の受信回路211に送られるのではなく、出力切り替え器401に一旦入力される。出力切り替え器401は、入力されたシリアルデータLVIN(n)のそれぞれを、任意の出力Pout(n)として出力するように切り替える。この切り替えは、図示しないレジスタの設定値により、任意に制御することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
原稿画像を読み取り、その画像信号をディジタルデータとして外部回路に出力する画像読み取り装置において、Ａ／Ｄ変換手段を含む信号処理手段からのディジタルデータを外部回路に出力する際のＬＶＤＳ出力のビットアサインを任意に設定可能な出力切り替え手段を備えることを特徴とする画像読み取り装置。
【請求項２】
前記出力切り替え手段は、出力形式をＬＶＤＳ出力とＴＴＬ出力とに切り替え可能であることを特徴とする請求項１記載の画像読み取り装置。
【請求項３】
前記出力切り替え手段は、デマルチプレクサを有して構成され、出力形式の切り替えをデマルチプレクサ出力でのスイッチングによりで行うことを特徴とする請求項１または２記載の画像読み取り装置。
【請求項４】
前記出力切り替え手段は、ＴＴＬ出力の出力端子を備えていることを特徴とする請求項１、２または３記載の画像読み取り装置。
【請求項５】
前記出力切り替え手段は、出力形式、ビットアサインの設定がレジスタによる設定によって制御可能であることを特徴とする請求項１ないし４のうちいずれか１記載の画像読み取り装置。
【請求項６】
前記出力形式、ビットアサインの設定は、レジスタへのアクセスによって閲覧可能であることを特徴とする請求項５記載の画像読み取り装置。
【請求項７】
前記出力切り替え手段は、レジスタ設定によるビットアサインの重複を判定する判定手段を有し、ビットアサインが重複した場合、ビットアサインの書き込みを行わないことを特徴とする請求項１ないし６のうちいずれか１記載の画像読み取り装置。
【請求項８】
前記出力切り替え手段は、レジスタの設定により設定された出力形式、ビットアサインの情報を格納するメモリを有することを特徴とする請求項１ないし７のうちいずれか１記載の画像読み取り装置。
【請求項９】
請求項１ないし８のうちいずれか１記載の画像読み取り装置を備えて構成されることを特徴とする画像形成装置。
【請求項１０】
原稿画像を読み取り、その画像信号をディジタルデータとして外部回路に出力する画像読み取り装置におけるディジタル信号処理方法において、Ａ／Ｄ変換手段を含む信号処理手段からのディジタルデータを外部回路に出力する際に、ＬＶＤＳ出力のビットアサインを任意に設定することを特徴とするディジタル信号処理方法。
【請求項１１】
前記外部回路への出力形式をＬＶＤＳ出力とＴＴＬ出力とに切り替え可能であることを特徴とする請求項１０記載のディジタル信号処理方法。
【請求項１２】
前記外部回路への出力形式、ビットアサインの設定がレジスタによる設定によって行われることを特徴とする請求項１０または１１記載のディジタル信号処理方法。
【請求項１３】
前記出力形式、ビットアサインの設定は、レジスタへのアクセスによって閲覧可能であることを特徴とする請求項１２記載のディジタル信号処理方法。
【請求項１４】
ビットアサインの重複を判定し、ビットアサインが重複した場合、ビットアサインの書き込みを行わないことを特徴とする請求項１０ないし１３のうちいずれか１記載のディジタル信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読み取り装置、画像形成装置及びディジタル信号処理方法に係り、特に、受信回路のレシーバが変更になった場合にも、ＬＶＤＳのビットアサインを任意に設定することを可能にした画像読み取り装置、画像形成装置及びディジタル信号処理方法に関する。
【背景技術】
【０００２】
図５は一般的な画像読み取り装置の構成を示す図である。図５に示すように、縮小光学系での画像読み取り装置におけるスキャン動作は、圧板読み取り時、走行体１０１が副走査方向に移動しながら、原稿情報としてコンタクトガラス１０６上に載置された原稿１０２からの反射光を読み取り、この反射光を、レンズ１０３を介して光電変換素子であるＣＣＤ１０４上に結像させ、光電変換素子であるＣＣＤ１０４が光電変換によりアナログ電気信号に変換するという動作である。得られたアナログ電気信号は、アナログ処理及びディジタル処理が施され、その画像情報がディジタルデータとして読み取られる。読み取られたディジタルデータによる画像情報は、原稿の主走査分布を均一にするために、シェーディング補正が施されるが、そのために使用する基準白板１０５の読み取りデータが、原稿をスキャンする前に毎回取得される。
【０００３】
図６は従来技術による画像データ読み取り回路の構成を示すブロック図であり、次に、図６を参照して、従来技術による画像データ読み取り回路の構成と画像データの流れとについて説明する。
【０００４】
従来技術による画像データ読み取り回路２１０は、光電変換素子であるＣＣＤ２０１と、アナログバッファ２０２と、ラインクランプ回路２０３、Ｓ＆Ｈ部２０４、ＶＧＡ２０５、Ａ／Ｄコンバータ２０６、ＬＶＤＳシリアライザー２０７を有するＬＶＤＳ内蔵入力信号処理ＩＣ２０９とにより構成される。そして、この画像データ読み取り回路２１０から出力される画像データは、後段の外部回路であるレシーバ２０８を有する受信回路２１１に入力される。
【０００５】
図６において、光電変換素子であるＣＣＤ２０１（図５に示すＣＣＤ１０４に相当する）において得られたアナログ電気信号は、アナログ処理を行うアナログ処理ブロックであるアナログバッファ２０２にＡＣ結合を介して入力される。ＣＣＤ２０１から得られるアナログ電気信号は、偶数Ｅ、奇数Ｏの２画素のＲ、Ｇ、Ｂの６つの信号が並列に出力される。これらのアナログ電気信号は、アナログバッファ２０２を介してアナログ処理部分に入力され、まず、ラインクランプ回路２０３によりＣＣＤ出力１ライン中の光シールド部分または空転送部分の出力レベルに対してラインクランプ動作が行われ、このクランプレベルが画像データの黒レベルとされる。ラインクランプが施され、Ｓ＆Ｈ部２０４でサンプルホールドした画像信号は、ＶＧＡ２０５によりＶＧＡ２０５のゲイン値で増幅される。増幅された画像信号は、Ａ／Ｄコンバータ２０６において基準電圧から生成されるリファレンスレベルに基づいてディジタル信号に変換され、原稿のディジタルデータとされる。
【０００６】
前述した原稿のディジタルデータは、後段の外部回路（以下、受信回路２１１と呼ぶことにする）に伝送する際、読み取り回路２１０によってはノイズ低減や高速伝送などの目的からＬＶＤＳ方式（低電圧差動伝送：Low Voltage Differential Signaling）によってトランスミッタとしてのＬＶＤＳシリアライザー２０７から伝送され、受信回路２１１内のレシーバ２０８によって受け取られる。ところで、ＬＶＤＳ方式で信号を伝送する場合、一般的には、Ａ／Ｄコンバータから生成されたパラレルデータがシリアルデータに変換される。受信回路２１１上のレシーバ２０８は、トランスミッタ２０７から受け取ったシリアルデータを再度パラレルデータに変換してＣＭＯＳ／ＴＴＬの信号として出力している。
【０００７】
図７はレシーバ２０８に入力される画像データ（ＬＶＤＳ信号）の流れ及びトランスミッタのビットアサインを示す図である。レシーバ２０８に入力される画像データ（ＬＶＤＳ信号）は、図７（ａ）に示すような流れてなっている。そして、レシーバ２０８におけるＣＭＯＳ／ＴＴＬ出力端子配置及び図７（ｂ）に示すトランスミッタのビットアサイン（シリアルデータに対するパラレルデータのビットの割り付け）は、デバイスごとに決まっており、このトランスミッタとレシーバのビットアサインの構成によって、受信回路の後段のデバイスへのレシーバのＣＭＯＳ／ＴＴＬ出力信号のレイアウトパターンが決定される。
【０００８】
なお、前述したようなディジタル信号処理に関する従来技術として、例えば、特許文献１等に記載された技術が知られている。
【特許文献１】特開２００１−１７７６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、前述で説明した従来技術は、設計段階で、選定するレシーバがコストや不具合などを理由に変更になった場合、変更前のレシーバと変更後のレシーバとでＣＭＯＳ／ＴＴＬ出力端子配置が違っていると、それにビットアサインを合わせなくてはならず、トランスミッタも変更しなくてはならず、受信側が限定されとしまうという問題点を有している。また、前述の従来技術は、変更後のレシーバをそのまま受信回路に実装し、受信回路のＣＭＯＳ／ＴＴＬ出力のパターンレイアウトを変更後のレシーバの出力端子配置に合わせた形に変更しなければいけないので、受信回路のレシーバ選定、評価に要する時間が大幅にかかってしまうという問題点を有している。
【００１０】
本発明の目的は、前述した従来技術の問題点を解決し、受信回路のレシーバが変更になった場合にも、ＬＶＤＳのビットアサインを任意に設定することを可能として、トランスミッタの汎用性をあげることができるようにした画像読み取り装置、画像形成装置及びディジタル信号処理方法を提供することにある。
【課題を解決するための手段】
【００１１】
前述した本発明の目的を達成するため、本発明の第１の手段は、原稿画像を読み取り、その画像信号をディジタルデータとして外部回路に出力する画像読み取り装置において、Ａ／Ｄ変換手段を含む信号処理手段からのディジタルデータを外部回路に出力する際のＬＶＤＳ出力のビットアサインを任意に設定可能な出力切り替え手段を備えることを特徴とする。
【００１２】
また、本発明の第２の手段は、第１の手段において、前記出力切り替え手段は、出力形式をＬＶＤＳ出力とＴＴＬ出力とに切り替え可能であることを特徴とする。
【００１３】
また、本発明の第３の手段は、第１または第２の手段において、前記出力切り替え手段は、デマルチプレクサを有して構成され、出力形式の切り替えをデマルチプレクサ出力でのスイッチングによりで行うことを特徴とする。
【００１４】
また、本発明の第４の手段は、第１、第２または第３の手段において、前記出力切り替え手段は、ＴＴＬ出力の出力端子を備えていることを特徴とする。
【００１５】
また、本発明の第５の手段は、第１ないし第４の手段のうちいずれか１の手段において、前記出力切り替え手段は、出力形式、ビットアサインの設定がレジスタによる設定によって制御可能であることを特徴とする。
【００１６】
また、本発明の第６の手段は、第５の手段において、前記出力形式、ビットアサインの設定は、レジスタへのアクセスによって閲覧可能であることを特徴とする。
【００１７】
また、本発明の第７の手段は、第１ないし第６の手段のうちいずれか１の手段において、前記出力切り替え手段は、レジスタ設定によるビットアサインの重複を判定する判定手段を有し、ビットアサインが重複した場合、ビットアサインの書き込みを行わないことを特徴とする。
【００１８】
また、本発明の第８の手段は、第１ないし第７の手段のうちいずれか１の手段において、前記出力切り替え手段は、レジスタの設定により設定された出力形式、ビットアサインの情報を格納するメモリを有することを特徴とする。
【００１９】
また、本発明の第９の手段は、画像形成装置において、第１の手段ないし第８の手段のうちいずれか１の手段による画像読み取り装置を備えて構成されることを特徴とする。
【００２０】
また、本発明の第１０の手段は、原稿画像を読み取り、その画像信号をディジタルデータとして外部回路に出力する画像読み取り装置におけるディジタル信号処理方法において、Ａ／Ｄ変換手段を含む信号処理手段からのディジタルデータを外部回路に出力する際に、ＬＶＤＳ出力のビットアサインを任意に設定することを特徴とする。
【００２１】
また、本発明の第１１の手段は、第１０の手段において、前記外部回路への出力形式をＬＶＤＳ出力とＴＴＬ出力とに切り替え可能であることを特徴とする。
【００２２】
また、本発明の第１２の手段は、第１０または第１１の手段において、前記外部回路への出力形式、ビットアサインの設定がレジスタによる設定によって行われることを特徴とする。
【００２３】
また、本発明の第１３の手段は、第１２の手段において、前記出力形式、ビットアサインの設定は、レジスタへのアクセスによって閲覧可能であることを特徴とする。
【００２４】
さらに、本発明の第１４の手段は、第１０ないし第１３の手段のうちのいずれか１の手段において、ビットアサインの重複を判定し、ビットアサインが重複した場合、ビットアサインの書き込みを行わないことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、設計段階で、選定するレシーバが変更になり、出力端子配置が変わっても、変更前のレシーバの出力端子配置に合わせるようにビットアサインを変更することができるので、パターンレイアウトを大幅に変えることなく、レシーバの選定、評価に要する時間を削減し、ＬＶＤＳトランスミッタの汎用性をあげることが可能となる。
【発明を実施するための最良の形態】
【００２６】
図１は本発明の一実施形態による画像データ読み取り回路の構成を示すブロック図、図２は出力切り替え器の構成を示すブロック図、図３はデマルチプレクサの構成を示すブロック図である。図１に示す本発明の一実施形態による画像データ読み取り回路は、図６に示して説明した従来技術による画像データ読み取り回路の本発明で変更した部分だけを示したもので、図１には、ＬＶＤＳトランスミッタ内蔵信号処理ＩＣ２０８内のＡ／Ｄコンバータ２０６、ＬＶＤＳトランスミッタであるＬＶＤＳシリアライザー２０７と、出力切り替え器４０１と、受信回路２１１とを示している。
【００２７】
本発明の実施形態では、図１に示すように、ＬＶＤＳトランスミッタ内蔵信号処理ＩＣ２０８から出力されるシリアルデータＬＶＩＮは、そのまま後段の受信回路２１１に送られるのではなく、本発明により読み取り回路上に新たに置かれた出力切り替え器４０１に一旦入力される。出力切り替え器４０１は、図２に示すように、デシリアライザー５０１と、デマルチプレクサ５０２と、シリアライザー５０３とがシリアルに接続されて構成されている。
【００２８】
ＬＶＤＳトランスミッタ内蔵信号処理ＩＣ２０８から出力されるシリアルデータＬＶＩＮは、出力切り替え器４０１内のデシリアライザー５０１で一旦受信されて、パラレルデータ Pin(0)〜Pin(34)に変換される。その後、図２に示すようにデシリアライザー５０１の後段のデマルチプレクサ５０２を介してシリアライザー５０３から出力される。デマルチプレクサ５０２の各出力 Pout(n)は、後段のシリアライザー５０３のフリップフロップの各入力と直結されており、出力選択信号により、デマルチプレク５０２サから出力されたパラレルデータをシリアライザー５０３のどのフリップフロップに送るかを決めることができるようにされている。この出力選択信号は、図示していないレジスタに設定されて、デマルチプレクサに入力される。
【００２９】
デマルチプレク５０２は、図３に示すように、出力毎にアドレス(n=0〜34) を割り振り、入力パラレルデータPin(n)毎に出力を選択するように、レジスタからの信号により制御する。例えば、図２に示しているデシリアライザーの場合、５chのシリアル入力、７bit のパラレル出力なので、図３に示すように、デマルチプレクサＤＭＰＸは、５×７＝３５個必要となる。パラレルデータのビット毎にどのフリップフロップに行くは、すでに説明したようにレジスタで指定され、指定されたフリップフロップにパラレルデータのビットが入力されるようにデマルチプレクサの出力が切り替えられる。
【００３０】
前述したように本発明の実施形態は、ＬＶＤＳのビットアサインをレジスタによって任意に決めることができる。設計者は、予め、検討する受信回路（レシーバ）の受信形式、出力端子配置を調べておき、評価前にレジスタを設定すればよい。また、デバッグモニタなどにより、設定したレジスタにアクセスすることによって、今現在のビットアサインを確認することもできる。
【００３１】
また、本発明の実施形態し、レジスタによるビットアサインの設定で、パラレルデータのあるビットとビットが同じアドレスのフリップフロップで重複した場合に起こり得るビット抜け等の画像の不具合を防止するために、デマルチプレクサ５０２に値を書き込む前に、レジスタ判定部５０４により、書き込まれたレジスタの値がほかのビットのレジスタ値と重複していないか判定するようにすることができる。そして、同じ値のレジスタがなければ、図示していない重複検出フラグを０とし、通常通りデマルチプレクサ５０２にその値を書き込んでいき、同じ値のレジスタがある場合、重複検出フラグを１とし、その値では書き込みを行うことができないように制御することができる。
【００３２】
また、本発明の実施形態は、図１に示している読み取り回路２１０の出力切り替え器４０１に、ＬＶＤＳ出力端子の他に別途出力端子を搭載することによって、受信回路がＬＶＤＳではなく、例えば、ＴＴＬで受けるように変更になった場合でも画像データを受信できるようにすることができ、加えて、このＴＴＬ出力の出力端子を搭載することによって、ＩＣからのＬＶＤＳ伝送データの確認も中継器を用意して確認することなく、ＴＴＬ出力端子部分で行うことが可能となる。この出力形式の切り替えは、図３に示すようにデマルチプレクサ５０２の出力に、スイッチを設けることによりＬＶＤＳ出力とＴＴＬ出力とをスイッチングによって選択することができるようにすればよい。このスイッチングの切り替えもレジスタにより行うことができる。
【００３３】
また、本発明の実施形態は、設定した出力形式、ビットアサイン情報を格納するメモリ５０５を前述したデマルチプレクサ５０２内設け、レジスタに書き込みを行う際に、その出力形式、ビットアサイン情報を保存したい場合にメモリ５０５に格納するようにすることができる。複数の受信形式を検討する場合、このメモリ５０５に格納した情報を一括して、再度ロードすることによって、受信形式を替える度に出力形式やビットアサイン情報をはじめから入れる手間を省くことができ、評価作業の効率化を図ることができる。
【００３４】
図４は前述で説明した画像読み取り装置を使用した画像形成装置の構成例を示すブロック図である。
【００３５】
図４に示すように、画像形成装置は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、ＮＶ−ＲＡＭ４、パネル制御部５、操作パネル６、エンジン制御部７、スキャン／プリントエンジン８、ディスクドライバ９、記憶装置１０、モデム１１、外部Ｉ／Ｆ１２及び通信制御部１３を含み、これらの各部がデータバス１４を介して接続されて構成されている。なお、ＣＰＵ１の制御下にＲＯＭ２ないし通信制御部１３の各部が位置する。
【００３６】
前述において、ＲＯＭ２は、プログラムコード、フォント及びその他の静的なデータを格納している。ＲＡＭ３は、ＣＰＵ１のワークメモリとして機能すると共に、一時的な記憶場所として使用される。ＮＶ−ＲＡＭ４には、不揮発性を必要とするデータが格納される。パネル制御部５と操作パネル６とは、ユーザとのインタフェースを司る。エンジン制御部７とスキャン／プリントエンジン８とは、イメージデータの入出力ユニットとして紙原稿の読み取りと転写紙への印刷とを実行する。ディスクドライバ９とハードディスク等の記憶装置１０とは、大量のイメージデータ等を蓄積したり、データベースを記憶する。通信制御部１３は、イーサネット（登録商標）等のネットワークと接続され、外部機器との通信を可能とするものである。モデム１１は、公衆回線と接続され、外部機器との通信のために使用される。外部Ｉ／Ｆ１２は、セントロニクスやＲＳ２３２等のインタフェースを用いて通信を行うために使用され、データバス１４は、前述した各種デバイス相互間及びＣＰＵ１と各デバイス間の通信に使用される。
【００３７】
前述で説明した本発明の実施形態による画像読み取り装置は、図４に示す画像形成装置のエンジン制御部７に搭載することができ、これにより、受信回路とのインターフェースを検討するに当たって、選定、評価の効率化、時間短縮を図ることができる。
【００３８】
以上説明した本発明の実施形態によれば、設計段階で、選定するレシーバが変更になり、出力端子配置が変わってもＬＶＤＳのビットアサインを任意に設定することができ、変更前のレシーバの出力端子配置に合わせるようにビットアサインを変更することにより、パターンレイアウトを大幅に変えることなく、レシーバの選定、評価に要する時間を削減し、ＬＶＤＳトランスミッタの汎用性をあげることが可能となる。
【００３９】
また、本発明の実施形態によれば、ＬＶＤＳ出力とＴＴＬ出力とを併せ持つことにより、設計段階で画像信号の受信側（受信回路）がＬＶＤＳではなく、ＴＴＬで受けることに変更になった場合でも対応することができ、画像データの受信形式の許容性を広げることができる。
【００４０】
また、本発明の実施形態によれば、出力形式の切り替えをデマルチプレクサ出力において、簡単なスイッチング動作で行うことができ、画像読み取り装置の膨大化を防止することが可能となる。
【００４１】
また、従来、信号処理ＩＣからのＬＶＤＳデータの確認は、受信回路との間に別途中継器を接続して、画像データを横取りするような形で画像確認をすることにより行っていたが、前述した本発明の実施形態によれば、画像読み取り装置にＴＴＬ出力端子を用意することにより、信号処理ＩＣからの画像データを中継器を設けること泣く確認を行うことができる。
【００４２】
また、本発明の実施形態によれば、出力形式選択のスイッチング、ビットアサインの切り替えをレジスタによっ行っており、レジスタの内容を任意に書き換えることができるので、後段の受信回路の受信形式及びレシーバを複数検討する際の選定作業の効率をあげることが可能となる。
【００４３】
また、本発明の実施形態によれば、ＬＶＤＳのビットアサインをレジスタで確認することによって、ビットアサインの異なった状態でのＬＶＤＳ伝送を防止することが可能となる。
【００４４】
また、本発明の実施形態によれば、ＬＶＤＳのビットアサインが重複したときにレジスタへの書き込みを行わないこととしているので、画像のビット抜け等の不具合発生を未然に防止することが可能となる。
【００４５】
また、本発明の実施形態によれば、出力形式、ビットアサインの情報を格納するためのメモリを画像読み取り装置の中に備えるので、設計段階で、受信回路で複数のレシーバを検討する際に、レシーバを替えるたびに発生するビットアサインの情報の入力作業をその都度ビット毎に行わなくても、メモリから読み出すことにより、評価作業の効率をあげることが可能となる。
【００４６】
さらに、本発明の実施形態による画像読み取り装置を画像形成装置に搭載することにより受信回路とのインターフェースを検討するに当たって、出力形式、デバイスの選定、評価の時間短縮を図ることが可能となる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態による画像データ読み取り回路の構成を示すブロック図である。
【図２】出力切り替え器の構成を示すブロック図である。
【図３】デマルチプレクサの構成を示すブロック図である。
【図４】本発明の実施形態による画像読み取り装置を使用した画像形成装置の構成例を示すブロック図である。
【図５】一般的な画像読み取り装置の構成を示す図である。
【図６】従来技術による画像データ読み取り回路の構成を示すブロック図である。
【図７】レシーバに入力される画像データ（ＬＶＤＳ信号）の流れ及びトランスミッタのビットアサインを示す図である。
【符号の説明】
【００４８】
１  ＣＰＵ
２  ＲＯＭ
３  ＲＡＭ
４  ＮＶ−ＲＡＭ
５  パネル制御部
６  操作パネル
７  エンジン制御部
８  スキャン／プリントエンジン
９  ディスクドライバ
１０  記憶装置
１１  モデム
１２  外部Ｉ／Ｆ
１３  通信制御部
１０１  キャリッジ
１０２  原稿
１０３  レンズ
１０４、２０１  光電変換素子
１０５  基準白板
２０２  アナログバッファ
２０３  ラインクランプ回路
２０４  Ｓ＆Ｈ部
２０５  ＶＧＡ
２０６  Ａ／Ｄコンバータ
２０７  ＬＶＤＳシリアライザー
２０８  レシーバ
２０９  ＬＶＤＳ内蔵入力信号処理ＩＣ
２１０  画像データ読み取り回路
２１１  受信回路
４０１  出力切り替え回路
５０１  デシリアライザー
５０２  デマルチプレクサ
５０３  シリアライザー
５０４  レジスタ判定部
５０５  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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