(57)【要約】【課題】メモリ部とロジックとを含む半導体装置において、工程数を増大させることなく、ロジック部に高さが異なるゲート電極を含むトランジスタを形成できるようにする。【解決手段】半導体装置は、メモリ部Ａとロジック部Ｂとを有する半導体領域１Ａ、１Ｂ、１Ｃと、半導体領域のメモリ部Ａにメモリゲート絶縁膜２を介して形成されたメモリゲート電極３１を有するメモリトランジスタ３０と、ロジック部Ｂの第１の領域Ｂ１に形成され、第１のゲート電極４１を有するｐ型トランジスタ４０と、ロジック部Ｂの第２の領域Ｂ２に形成され、第２のゲート電極５１を有するｎ型トランジスタ５０とを有している。メモリゲート電極３１は、第１電極４及び第２電極９を含み、第１のゲート電極４１は第１電極４及び第２電極９が電気的に接続され、第２のゲート電極５１は第２電極９からなり、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚い。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリ部とロジック部とを有する半導体領域と、
前記半導体領域の前記メモリ部にゲート絶縁膜を介在させて形成されたメモリゲート電極を有するメモリトランジスタと、
前記半導体領域の前記ロジック部に形成され、第１のゲート電極を有する第１トランジスタと、
前記半導体領域の前記ロジック部に形成され、第２のゲート電極を有する第２トランジスタとを備え、
前記メモリゲート電極は、下層より順に形成された第１電極及び第２電極を含む積層構造を有し、
前記第１のゲート電極は、側面上に第１の側壁絶縁膜が形成されると共に、下層より順に形成され且つ前記第１電極及び前記第２電極が電気的に接続された積層構造を有し、
前記第２のゲート電極は、側面上に第２の側壁絶縁膜が形成されると共に、前記第１電極又は前記第２電極の単層構造を有し、
前記第１の側壁絶縁膜の膜厚は、前記第２の側壁絶縁膜の膜厚よりも厚く形成されていることを特徴とする半導体装置。
【請求項２】
前記メモリゲート電極は、前記第１電極と前記第２電極とが互いに接続されるように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、下層より順に形成された下部酸化膜、窒化膜及び上部酸化膜を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記メモリゲート電極における前記第１電極と前記第２電極との間には、絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、酸化膜又は酸窒化膜を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のゲート電極は、前記第１電極と前記第２電極とが互いに接続されるように形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１トランジスタの導電型はｐ型であり、前記第２トランジスタの導電型はｎ型であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域における前記メモリ部の上に第１絶縁膜を形成する工程と、
前記半導体領域における前記ロジック部の前記第１領域の上に第２絶縁膜を形成する工程と、
前記メモリ部における前記第１絶縁膜の上及び前記ロジック部における前記第１領域の前記第２絶縁膜の上に第１導電膜を形成する工程と、
前記メモリ部において、前記第１導電膜及び第１絶縁膜に対して開口部を選択的に形成し、形成した前記開口部を通して前記半導体領域に不純物を導入することにより、ソースドレインとなるビット線拡散層を形成する工程と、
前記半導体領域の前記ロジック部における前記第２領域の上に第３絶縁膜を形成する工程と、
前記メモリ部における前記第１導電膜の上及び前記ロジック部の前記第１領域における前記第１導電膜の上に該第１導電膜とそれぞれ直接に接続すると共に、前記ロジック部の前記第２領域における前記第３絶縁膜の上に、それぞれ第２導電膜を形成する工程と、
前記メモリ部及び前記ロジック部の前記第１領域における前記第２導電膜及び第１導電膜をパターニングして、前記メモリ部においてはメモリトランジスタのメモリゲート電極を形成し、前記ロジック部の前記第１領域においては第１トランジスタの第１のゲート電極を形成し、前記ロジック部の前記第２領域においては前記第２導電膜をパターニングして第２トランジスタの第２のゲート電極を形成する工程と、
前記ロジック部において、前記第１のゲート電極及び第２のゲート電極を覆うように第４絶縁膜を形成し、形成した第４絶縁膜をエッチバックすることにより前記第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面上に前記第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、
前記半導体領域の前記ロジック部における前記第１のゲート電極の側方及び前記第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域における前記メモリ部の上に第１絶縁膜を形成する工程と、
前記半導体領域における前記ロジック部の前記第１領域の上に第２絶縁膜を形成する工程と、
前記メモリ部における前記第１絶縁膜の上及び前記ロジック部における前記第１領域の前記第２絶縁膜の上に第１導電膜を形成する工程と、
前記メモリ部における前記第１導電膜の上に第３絶縁膜を形成する工程と、
前記半導体領域における前記ロジック部の前記第２領域の上に第４絶縁膜を形成する工程と、
前記ロジック部の前記第１領域における前記第１導電膜の上に該第１導電膜と直接に接続すると共に、前記メモリ部における前記第３絶縁膜の上及び前記ロジック部の前記第２領域における前記第４絶縁膜の上にそれぞれ第２導電膜を形成する工程と、
前記メモリ部における前記第２導電膜、第３絶縁膜及び第１導電膜をパターニングして、メモリトランジスタのメモリゲート電極を形成し、前記ロジック部の前記第１領域における前記第２導電膜及び前記第１導電膜をパターニングして、第１トランジスタの第１のゲート電極を形成し、前記ロジック部の前記第２領域において前記第２導電膜をパターンニングして、第２トランジスタの第２のゲート電極を形成する工程と、
前記ロジック部において、前記第１のゲート電極及び第２のゲート電極を覆うように第５絶縁膜を形成し、形成した第５絶縁膜をエッチバックすることにより前記第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面上に前記第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、
前記半導体領域の前記ロジック部における前記第１のゲート電極の側方及び前記第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域における前記メモリ部の上に第１絶縁膜を形成する工程と、
前記半導体領域における前記ロジック部の前記第１領域及び第２領域の上に第２絶縁膜を形成する工程と、
前記メモリ部における前記第１絶縁膜の上及び前記ロジック部における前記第１領域及び第２領域の前記第２絶縁膜の上に第１導電膜を形成する工程と、
前記メモリ部において、前記第１導電膜及び第１絶縁膜に対して開口部を選択的に形成し、形成した前記開口部を通して前記半導体領域に不純物を導入することにより、ソースドレインとなるビット線拡散層を形成する工程と、
前記メモリ部における前記第１導電膜の上及び前記ロジック部の前記第１領域における前記第１導電膜の上に該第１導電膜とそれぞれ直接に接続するように第２導電膜を形成する工程と、
前記メモリ部及び前記ロジック部の前記第１領域における前記第２導電膜及び第１導電膜をパターニングして、前記メモリ部においてはメモリトランジスタのメモリゲート電極を形成し、前記ロジック部の前記第１領域においては第１トランジスタの第１のゲート電極を形成し、前記ロジック部の前記第２領域においては前記第１導電膜をパターニングして第２トランジスタの第２のゲート電極を形成する工程と、
前記ロジック部において、前記第１のゲート電極及び第２のゲート電極を覆うように第４絶縁膜を形成し、形成した第４絶縁膜をエッチバックすることにより前記第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面上に前記第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、
前記半導体領域の前記ロジック部における前記第１のゲート電極の側方及び前記第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域における前記メモリ部の上に第１絶縁膜を形成する工程と、
前記半導体領域における前記ロジック部の前記第１領域及び第２領域の上に第２絶縁膜を形成する工程と、
前記メモリ部における前記第１絶縁膜の上及び前記ロジック部における前記第１領域及び第２領域の前記第２絶縁膜の上に第１導電膜を形成する工程と、
前記メモリ部における前記第１導電膜の上に第３絶縁膜を形成する工程と、
前記ロジック部の前記第１領域における前記第１導電膜の上に該第１導電膜と直接に接続すると共に、前記メモリ部における前記第３絶縁膜の上にそれぞれ第２導電膜を形成する工程と、
前記メモリ部における前記第２導電膜、第３絶縁膜及び第１導電膜をパターニングして、メモリトランジスタのメモリゲート電極を形成し、前記ロジック部の前記第１領域における前記第２導電膜及び前記第１導電膜をパターニングして、第１トランジスタの第１のゲート電極を形成し、前記ロジック部の前記第２領域において前記第１導電膜をパターンニングして、第２トランジスタの第２のゲート電極を形成する工程と、
前記ロジック部において、前記第１のゲート電極及び第２のゲート電極を覆うように第４絶縁膜を形成し、形成した第４絶縁膜をエッチバックすることにより前記第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、前記第２のゲート電極の側面上に前記第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、
前記半導体領域の前記ロジック部における前記第１のゲート電極の側方及び前記第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１トランジスタの導電型はｐ型であり、前記第２トランジスタの導電型はｎ型であることを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記ロジック部に前記ソースドレイン拡散層を形成する工程よりも後に、前記メモリゲート電極、第１のゲート電極、第２のゲート電極及びソースドレイン拡散層の上部に金属シリサイド層を形成する工程をさらに備えていることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にメモリ部とロジック部とを搭載する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリ部とロジック部とを一のチップ上に形成することにより、付加価値が高いマイコン等の半導体装置を製造することができるようになったため、その重要性はシステムＬＳＩ（Large-Scale Integrated circuit）の微細化及び高機能化と共に増してきている。
【０００３】
なかでも、ロジック部において、ゲート電極の高さが互いに異なる２種類のトランジスタをそれぞれ異なる用途に割り当てた半導体装置が、微細化の進展に連れてその重要性を増してきている。例えば、短チャネル効果の影響を受けやすいＰＭＯＳ（P-type Metal Oxide Semiconductor）トランジスタに対して、短チャネル効果の影響を受けにくいＮＭＯＳトランジスタよりもゲート電極を高くすることにより、ＰＭＯＳトランジスタのゲート電極の側面上に形成される側壁絶縁膜の膜厚を厚くする技術が知られている。
【０００４】
より具体的には、半導体装置の微細化が進むと、特にＰＭＯＳトランジスタにおける短チャネル効果に対する対策が重要となるため、ＰＭＯＳトランジスタの側壁絶縁膜の膜厚をＮＭＯＳトランジスタの側壁絶縁膜の膜厚よりも大きくすることにより、ＰＭＯＳトランジスタの短チャネル効果の影響を受けにくくする方法が重要性を増してきている。
【０００５】
そこで、ＰＭＯＳトランジスタの側壁絶縁膜の膜厚をＮＭＯＳトランジスタよりも大きくする方法として、上記のように、ＰＭＯＳトランジスタのゲート電極の高さをＮＭＯＳトランジスタのゲート電極の高さよりも高くすることが考えられる（例えば、特許文献１を参照。）。
【０００６】
以下、ゲート電極の高さを変える半導体装置の製造方法の第１の従来例について図２８〜図３０を用いて説明する。
【０００７】
まず、図２８に示すように、例えば半導体基板１０１における第１の領域１００Ａ及び第２の領域１００Ｂの上の全面にゲート絶縁膜１０２を形成し、続いて、形成されたゲート絶縁膜１０２の上に第１の電極形成膜１０３Ａを形成する。
【０００８】
次に、図２９に示すように、第２の領域１００Ｂにおける第１の電極形成膜１０３Ａの上部を選択的にエッチングして、第２の領域１００Ｂの第１の電極形成膜１０３Ａから該第１の電極形成膜１０３Ａよりも高さが低い第２の電極形成膜１０３Ｂを形成する。
【０００９】
次に、図３０に示すように、第１の電極形成膜１０３Ａ及び第２の電極形成膜１０３Ｂをそれぞれパターニングして、第１の領域１００Ａには第１の電極形成膜１０３Ａから第１のゲート電極１０３ａを形成し、第２の領域１００Ｂには第２の電極形成膜１０３Ｂから第２のゲート電極１０３ｂを形成する。これにより、高さが互いに異なる第１のゲート電極１０３ａ及び第２のゲート電極１０３ｂを得ることができる。
【００１０】
以下、ゲート電極の高さを変える半導体装置の製造方法の第２の従来例について図３１〜図３４を用いて説明する。
【００１１】
まず、図３１に示すように、例えば半導体基板１０１における第１の領域１００Ａ及び第２の領域１００Ｂの上の全面にゲート絶縁膜１０２を形成し、続いて、形成されたゲート絶縁膜１０２の上に第１の電極形成膜１０３Ａを形成する。
【００１２】
次に、図３２に示すように、第１の領域１００Ａにおける第１の電極形成膜１０３Ａの上に絶縁膜１１０を選択的に形成する。
【００１３】
次に、図３３に示すように、第２の領域１００Ｂの上に第２の電極形成膜１０４Ａを選択的に形成する。
【００１４】
次に、図３４に示すように、第１の領域１００Ａにおいては第１の電極形成膜１０３Ａをパターニングして、第１の電極形成膜１０３Ａから第１のゲート電極１０３ａを形成する。同時に、第２の領域１００Ｂにおいては、第１の電極形成膜１０３Ａ及び第２の電極形成膜１０４Ａをパターニングして、第１の電極形成膜１０３Ａ及び第２の電極形成膜１０４Ａから下部ゲート電極１０３ｂと上部ゲート電極１０４ａとからなる第２のゲート電極１０５を形成する。これにより、高さが互いに異なる第１のゲート電極１０３ａ及び第２のゲート電極１０５を得ることができる。
【特許文献１】特開２０００−０５８６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記第１の従来例においては、第２のゲート電極１０３ｂの高さを第１のゲート電極１０３ａの高さよりも小さくするために、第１の電極形成膜１０３Ａを選択的にエッチングする新たなエッチング工程が必要となる。また、前記第２の従来例においては、第２のゲート電極１０５の高さを第１のゲート電極１０３ａの高さよりも大きくするために、第２の電極形成膜１０４Ａを第１の電極形成膜１０３Ａの上に選択的に形成する新たな成膜工程が必要となり、いずれの場合も工程数が増大するという問題が生じる。
【００１６】
その上、第１の従来例のように、電極形成膜自体をエッチングすることにより高さの調整を行なう場合は、エッチングされた第２のゲート電極１０３ｂの高さにばらつきが生じるという問題も発生する。
【００１７】
本発明は、前記従来の問題に鑑み、メモリ部とロジックとを含む半導体装置において、工程数を増大させることなく、ロジック部に互いの高さが異なるゲート電極を含むトランジスタを形成できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明は、半導体装置を、メモリ部に形成され第１電極及び第２電極を含むメモリゲート電極における第１電極及び第２電極をロジック部の第１の領域に形成される第１トランジスタの第１のゲート電極に用いる一方、ロジック部の第２の領域に形成される第２トランジスタの第２のゲート電極には、第１電極及び第２電極のいずれか一方を用いる構成とする。
【００１９】
具体的に、本発明に係る半導体装置は、メモリ部とロジック部とを有する半導体領域と、半導体領域のメモリ部にゲート絶縁膜を介在させて形成されたメモリゲート電極を有するメモリトランジスタと、半導体領域のロジック部に形成され、第１のゲート電極を有する第１トランジスタと、半導体領域のロジック部に形成され、第２のゲート電極を有する第２トランジスタとを備え、メモリゲート電極は、下層より順に形成された第１電極及び第２電極を含む積層構造を有し、第１のゲート電極は、側面上に第１の側壁絶縁膜が形成されると共に、下層より順に形成され且つ第１電極及び第２電極が電気的に接続された積層構造を有し、第２のゲート電極は、側面上に第２の側壁絶縁膜が形成されると共に、第１電極又は第２電極の単層構造を有し、第１の側壁絶縁膜の膜厚は第２の側壁絶縁膜の膜厚よりも厚く形成されていることを特徴とする。
【００２０】
本発明の半導体装置によると、ロジック部における第１トランジスタの第１のゲート電極は、側面上に第１の側壁絶縁膜が形成されると共に下層より順に形成され且つ第１電極及び第２電極が電気的に接続された積層構造を有し、一方、ロジック部における第２トランジスタの第２のゲート電極は、側面上に第２の側壁絶縁膜が形成されると共に、第１電極又は第２電極の単層構造を有し、第１の側壁絶縁膜の膜厚は第２の側壁絶縁膜の膜厚よりも厚く形成されている。このように、第１トランジスタの第１のゲート電極はメモリトランジスタのメモリゲート電極を構成する第１電極及び第２電極からなり、第２トランジスタの第２のゲート電極はメモリトランジスタのメモリゲート電極を構成する第１電極及び第２電極のいずれか一方からなるため、第１のゲート電極の高さは第２のゲート電極の高さよりも高くなる。その結果、第１のゲート電極に形成される第１の側壁絶縁膜の膜厚は第２のゲート電極に形成される第２の側壁絶縁膜の膜厚よりも厚くすることができる。すなわち、第２のゲート電極よりも高い第１のゲート電極が、メモリゲート電極を構成する第１電極及び第２電極を用いて、工程数を増大することなく形成することができるので、第１トランジスタの導電型をｐ型とすれば、ｐ型の第１トランジスタの短チャネル効果を抑制することができる。
【００２１】
本発明の半導体装置において、メモリゲート電極は、第１電極と第２電極とが互いに接続されるように形成されていることが好ましい。
【００２２】
この場合に、ゲート絶縁膜は下層より順に形成された下部酸化膜、窒化膜及び上部酸化膜を含むことが好ましい。
【００２３】
本発明の半導体装置において、メモリゲート電極における第１電極と第２電極との間には、絶縁膜が形成されていることが好ましい。
【００２４】
この場合に、ゲート絶縁膜は酸化膜又は酸窒化膜を含むことが好ましい。
【００２５】
本発明の半導体装置において、第１のゲート電極は、第１電極と第２電極とが互いに接続されるように形成されている。
【００２６】
本発明の半導体装置において、第１トランジスタの導電型はｐ型であり、第２トランジスタの導電型はｎ型であることが好ましい。
【００２７】
本発明に係る第１の半導体装置の製造方法は、メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域におけるメモリ部の上に第１絶縁膜を形成する工程と、半導体領域におけるロジック部の第１領域の上に第２絶縁膜を形成する工程と、メモリ部における第１絶縁膜の上及びロジック部における第１領域の第２絶縁膜の上に第１導電膜を形成する工程と、メモリ部において、第１導電膜及び第１絶縁膜に対して開口部を選択的に形成し、形成した開口部を通して半導体領域に不純物を導入することにより、ソースドレインとなるビット線拡散層を形成する工程と、半導体領域のロジック部における第２領域の上に第３絶縁膜を形成する工程と、メモリ部における第１導電膜の上及びロジック部の第１領域における第１導電膜の上に該第１導電膜とそれぞれ直接に接続すると共に、ロジック部の第２領域における第３絶縁膜の上に、それぞれ第２導電膜を形成する工程と、メモリ部及びロジック部の第１領域における第２導電膜及び第１導電膜をパターニングして、メモリ部においてはメモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域においては第１トランジスタの第１のゲート電極を形成し、ロジック部の第２領域においては第２導電膜をパターニングして第２トランジスタの第２のゲート電極を形成する工程と、ロジック部において、第１のゲート電極及び第２のゲート電極を覆うように第４絶縁膜を形成し、形成した第４絶縁膜をエッチバックすることにより第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、第２のゲート電極の側面上に第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、半導体領域のロジック部における第１のゲート電極の側方及び第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする。
【００２８】
第１の半導体装置の製造方法によると、メモリ部及びロジック部の第１領域における第２導電膜及び第１導電膜をパターニングして、メモリ部においてはメモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域においては第１トランジスタの第１のゲート電極を形成する。一方、ロジック部の第２領域においては第２導電膜をパターニングして第２トランジスタの第２のゲート電極を形成する。これにより、第１トランジスタの第１のゲート電極はメモリトランジスタのメモリゲート電極を構成する第１導電膜及び第２導電膜からなり、第２トランジスタの第２のゲート電極は第２導電膜からなるため、第１のゲート電極の高さは第２のゲート電極の高さよりも高くなる。その結果、第１のゲート電極に形成される第１の側壁絶縁膜の膜厚は第２のゲート電極に形成される第２の側壁絶縁膜の膜厚よりも厚くすることができる。すなわち、第２のゲート電極よりも高い第１のゲート電極が、メモリゲート電極を構成する第１電極及び第２電極を用いて、工程数を増大することなく形成することができるので、第１トランジスタの導電型をｐ型とすれば、ｐ型の第１トランジスタの短チャネル効果を抑制することができる。
【００２９】
本発明に係る第２の半導体装置の製造方法は、メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域におけるメモリ部の上に第１絶縁膜を形成する工程と、半導体領域におけるロジック部の第１領域の上に第２絶縁膜を形成する工程と、メモリ部における第１絶縁膜の上及びロジック部における第１領域の第２絶縁膜の上に第１導電膜を形成する工程と、メモリ部における第１導電膜の上に第３絶縁膜を形成する工程と、半導体領域におけるロジック部の第２領域の上に第４絶縁膜を形成する工程と、ロジック部の第１領域における第１導電膜の上に該第１導電膜と直接に接続すると共に、メモリ部における第３絶縁膜の上及びロジック部の第２領域における第４絶縁膜の上にそれぞれ第２導電膜を形成する工程と、メモリ部における第２導電膜、第３絶縁膜及び第１導電膜をパターニングして、メモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域において第２導電膜及び第１導電膜をパターニングして、第１トランジスタの第１のゲート電極を形成し、ロジック部の第２領域において第２導電膜をパターンニングして、第２トランジスタの第２のゲート電極を形成する工程と、ロジック部において、第１のゲート電極及び第２のゲート電極を覆うように第５絶縁膜を形成し、形成した第５絶縁膜をエッチバックすることにより第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、第２のゲート電極の側面上に第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、半導体領域のロジック部における第１のゲート電極の側方及び第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする。
【００３０】
第２の半導体装置の製造方法によると、メモリ部における第２導電膜、第３絶縁膜及び第１導電膜をパターニングして、メモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域における第２導電膜及び第１導電膜をパターニングして、第１トランジスタの第１のゲート電極を形成する。一方、ロジック部の第２領域において第２導電膜をパターンニングして、第２トランジスタの第２のゲート電極を形成する。これにより、第１トランジスタの第１のゲート電極はメモリトランジスタのメモリゲート電極を構成する第１導電膜及び第２導電膜からなり、第２トランジスタの第２のゲート電極は第２導電膜からなるため、第１のゲート電極の高さは第２のゲート電極の高さよりも高くなる。その結果、第１のゲート電極に形成される第１の側壁絶縁膜の膜厚は第２のゲート電極に形成される第２の側壁絶縁膜の膜厚よりも厚くすることができる。すなわち、第２のゲート電極よりも高い第１のゲート電極が、メモリゲート電極を構成する第１電極及び第２電極を用いて、工程数を増大することなく形成することができるので、第１トランジスタの導電型をｐ型とすれば、ｐ型の第１トランジスタの短チャネル効果を抑制することができる。
【００３１】
本発明に係る第３の半導体装置の製造方法は、メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域におけるメモリ部の上に第１絶縁膜を形成する工程と、半導体領域におけるロジック部の第１領域及び第２領域の上に第２絶縁膜を形成する工程と、メモリ部における第１絶縁膜の上及びロジック部における第１領域及び第２領域の第２絶縁膜の上に第１導電膜を形成する工程と、メモリ部において、第１導電膜及び第１絶縁膜に対して開口部を選択的に形成し、形成した開口部を通して半導体領域に不純物を導入することにより、ソースドレインとなるビット線拡散層を形成する工程と、メモリ部における第１導電膜の上及びロジック部の第１領域における第１導電膜の上に該第１導電膜とそれぞれ直接に接続するように第２導電膜を形成する工程と、メモリ部及びロジック部の第１領域における第２導電膜及び第１導電膜をパターニングして、メモリ部においてはメモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域においては第１トランジスタの第１のゲート電極を形成し、ロジック部の第２領域においては第１導電膜をパターニングして第２トランジスタの第２のゲート電極を形成する工程と、ロジック部において、第１のゲート電極及び第２のゲート電極を覆うように第４絶縁膜を形成し、形成した第４絶縁膜をエッチバックすることにより第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、第２のゲート電極の側面上に第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、半導体領域のロジック部における第１のゲート電極の側方及び第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする。
【００３２】
第３の半導体装置の製造方法によると、メモリ部及びロジック部の第１領域における第２導電膜及び第１導電膜をパターニングして、メモリ部においてはメモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域においては第１トランジスタの第１のゲート電極を形成する。一方、ロジック部の第２領域においては第１導電膜をパターニングして第２トランジスタの第２のゲート電極を形成する。これにより、第１トランジスタの第１のゲート電極はメモリトランジスタのメモリゲート電極を構成する第１導電膜及び第２導電膜からなり、第２トランジスタの第２のゲート電極は第１導電膜からなるため、第１のゲート電極の高さは第２のゲート電極の高さよりも高くなる。その結果、第１のゲート電極に形成される第１の側壁絶縁膜の膜厚は第２のゲート電極に形成される第２の側壁絶縁膜の膜厚よりも厚くすることができる。すなわち、第２のゲート電極よりも高い第１のゲート電極が、メモリゲート電極を構成する第１電極及び第２電極を用いて、工程数を増大することなく形成することができるので、第１トランジスタの導電型をｐ型とすれば、ｐ型の第１トランジスタの短チャネル効果を抑制することができる。
【００３３】
本発明に係る第４の半導体装置の製造方法は、メモリ部と、第１領域及び第２領域に区画されたロジック部とを有する半導体領域におけるメモリ部の上に第１絶縁膜を形成する工程と、半導体領域におけるロジック部の第１領域及び第２領域の上に第２絶縁膜を形成する工程と、メモリ部における第１絶縁膜の上及びロジック部における第１領域及び第２領域の第２絶縁膜の上に第１導電膜を形成する工程と、メモリ部における第１導電膜の上に第３絶縁膜を形成する工程と、ロジック部の第１領域における第１導電膜の上に該第１導電膜と直接に接続すると共に、メモリ部における第３絶縁膜の上にそれぞれ第２導電膜を形成する工程と、メモリ部における第２導電膜、第３絶縁膜及び第１導電膜をパターニングして、メモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域における第２導電膜及び第１導電膜をパターニングして、第１トランジスタの第１のゲート電極を形成し、ロジック部の第２領域において第１導電膜をパターンニングして、第２トランジスタの第２のゲート電極を形成する工程と、ロジック部において、第１のゲート電極及び第２のゲート電極を覆うように第４絶縁膜を形成し、形成した第４絶縁膜をエッチバックすることにより第１のゲート電極の側面上に第１の側壁絶縁膜を形成すると共に、第２のゲート電極の側面上に第１の側壁絶縁膜よりも膜厚が薄い第２の側壁絶縁膜を形成する工程と、半導体領域のロジック部における第１のゲート電極の側方及び第２のゲート電極の側方にソースドレイン拡散層を形成する工程とを備えていることを特徴とする。
【００３４】
第４の半導体装置の製造方法によると、メモリ部において第２導電膜、第３絶縁膜及び第１導電膜をパターニングして、メモリトランジスタのメモリゲート電極を形成し、ロジック部の第１領域において第２導電膜及び第１導電膜をパターニングして、第１トランジスタの第１のゲート電極を形成する。一方、ロジック部の第２領域において第１導電膜をパターンニングして、第２トランジスタの第２のゲート電極を形成する。これにより、第１トランジスタの第１のゲート電極はメモリトランジスタのメモリゲート電極を構成する第１導電膜及び第２導電膜からなり、第２トランジスタの第２のゲート電極は第１導電膜からなるため、第１のゲート電極の高さは第２のゲート電極の高さよりも高くなる。その結果、第１のゲート電極に形成される第１の側壁絶縁膜の膜厚は第２のゲート電極に形成される第２の側壁絶縁膜の膜厚よりも厚くすることができる。すなわち、第２のゲート電極よりも高い第１のゲート電極が、メモリゲート電極を構成する第１電極及び第２電極を用いて、工程数を増大することなく形成することができるので、第１トランジスタの導電型をｐ型とすれば、ｐ型の第１トランジスタの短チャネル効果を抑制することができる。
【００３５】
本発明の半導体装置の製造方法において、第１トランジスタの導電型はｐ型であり、第２トランジスタの導電型はｎ型であることが好ましい。
【００３６】
第１〜第４の半導体装置の製造方法は、ロジック部にソースドレイン拡散層を形成する工程よりも後に、メモリゲート電極、第１のゲート電極、第２のゲート電極及びソースドレイン拡散層の上部に金属シリサイド層を形成する工程をさらに備えていることが好ましい。
【発明の効果】
【００３７】
本発明の半導体装置及びその製造方法によると、メモリ部の形成工程を用いることにより、ロジック部に高さが互いに異なる２種類のゲート電極を形成することができるため、２種類の高さを持つゲート電極及び膜厚が異なる側壁絶縁膜を形成するという構成を工程数を増大することなく実現できる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３９】
図１は本発明の第１の実施形態に係る半導体装置の要部の断面構成を示している。図１に示すように、第１の実施形態に係る半導体装置は、一の半導体基板（図示せず）に形成されたメモリ部Ａとロジック部Ｂとを有し、該ロジック部Ｂは、例えば、ｐ型トランジスタ４０を含む第１領域Ｂ１と、ｎ型トランジスタ５０を含む第２領域Ｂ２とに区画されている。
【００４０】
メモリ部Ａには、半導体基板の第１のｐ型ウェル１Ａの上にそれぞれ形成されたメモリゲート絶縁膜２と、各メモリゲート絶縁膜２の上に順次形成された第１電極４及び第２電極９からなるメモリゲート電極３１とを有する複数のメモリトランジスタ３０を含む。
【００４１】
各メモリゲート絶縁膜２は、膜厚が５ｎｍ程度の下部シリコン酸化膜、膜厚が５ｎｍ程度のシリコン窒化膜及び膜厚が１０ｎｍ程度の上部シリコン酸化膜により構成されたいわゆるＯＮＯ（oxide-nitride-oxide）膜である。
【００４２】
各第１電極４は、例えば厚さが５０ｎｍのポリシリコンからなり、それぞれ島状にパターニングされている。また、メモリゲート絶縁膜２及び第１電極４同士の間には、酸化シリコン又は窒化シリコンからなる第２の絶縁膜７が充填されている。
【００４３】
各第２電極９は、ワード線であって、例えば厚さが１５０ｎｍ程度のポリシリコンからなり、行方向（図面の左右方向）にパターニングされている。また、各第２電極９の上部には、それぞれ金属シリサイド層１４が形成されている。ここで、金属シリサイド層１４の金属には、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）又はコバルト（Ｃｏ）等を用いることができる。
【００４４】
さらに、メモリトランジスタ３０は、第１のｐ型ウェル１Ａの上部であって、各メモリゲート絶縁膜２及び第１電極４の側方の領域に列方向に沿って形成されたｎ型のビット線拡散層６を有している。
【００４５】
ロジック部Ｂの第１の領域Ｂ１に形成されたｐ型トランジスタ４０は、半導体基板のｎ型ウェル１Ｂの上に形成された膜厚が２ｎｍ〜２０ｎｍ程度の第１のゲート絶縁膜３と、該第１のゲート絶縁膜３の上に順次形成された第１電極４及び第２電極９からなる第１のゲート電極４１と、該第１のゲート電極４１の両側面上に形成された第１の側壁絶縁膜１０と、ｎ型ウェル１Ｂの上部であって、第１のゲート電極４１の側方の領域に形成されたｐ型の第１のソースドレイン拡散層１２とを有している。
【００４６】
第１の側壁絶縁膜１０は、例えば酸化シリコン又は窒化シリコン等からなり、その基板面に平行な方向の膜厚は約１２０ｎｍである。
【００４７】
第１のソースドレイン拡散層１２は、第１の側壁絶縁膜１０の外側の領域に形成された高濃度拡散層１２ｂと、第１の側壁絶縁膜１０の下側の領域から高濃度拡散層１２ｂの下方にまで広がる低濃度拡散層１２ａとからなる。
【００４８】
また、第１のゲート電極４１の第２電極９の上部及び第１のソースドレイン拡散層１２の高濃度拡散層１２ｂの上部には、金属シリサイド層１４がそれぞれ形成されている。
【００４９】
ロジック部Ｂにおける第２の領域Ｂ２に形成されたｎ型トランジスタ５０は、第２のｐ型ウェル１Ｃの上に形成された膜厚が２ｎｍ〜２０ｎｍ程度の第２のゲート絶縁膜８と、該第２のゲート絶縁膜８の上に順次形成された第２電極９からなる第２のゲート電極５１と、該第２のゲート電極５１の両側面上に形成された第２の側壁絶縁膜１１と、第２のｐ型ウェル１Ｃの上部であって、第２のゲート電極５１の側方の領域に形成されたｎ型の第２のソースドレイン拡散層１３とを有している。
【００５０】
第２の側壁絶縁膜１１は、例えば酸化シリコン又は窒化シリコン等からなり、その基板面に平行な方向の膜厚は約９０ｎｍである。
【００５１】
第２のソースドレイン拡散層１３は、第２の側壁絶縁膜１１の外側の領域に形成された高濃度拡散層１３ｂと、第２の側壁絶縁膜１１の下側の領域から高濃度拡散層１３ｂの下方にまで広がる低濃度拡散層１３ａとからなる。
【００５２】
また、第２のゲート電極５１の上部及び第２のソースドレイン拡散層１３の高濃度拡散層１３ｂの上部には、金属シリサイド層１４がそれぞれ形成されている。
【００５３】
このように、ロジック部Ｂの第１の領域Ｂ１に形成されるｐ型トランジスタ４０の第１のゲート電極４１は、メモリトランジスタ３０のメモリゲート電極３１を構成する第１電極４及び第２電極９から構成される。これに対し、ロジック部Ｂの第２の領域Ｂ２に形成されるｎ型トランジスタ５０の第２のゲート電極５１は、メモリトランジスタ３０のメモリゲート電極３１を構成する第２電極９のみから構成される。
【００５４】
これにより、ロジック部Ｂにおいて、ｐ型トランジスタ４０の第１のゲート電極４１は第１電極４及び第２電極９の積層体からなるため、その高さはｎ型トランジスタ５０の第２電極９からなる第２のゲート電極５１の高さよりも大きくなる。このため、第１のゲート電極４１に形成される第１の側壁絶縁膜１０の膜厚は、第２のゲート電極５１に形成される第２の側壁絶縁膜１１の膜厚よりも確実に厚くすることができる。
【００５５】
以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法の一例を図２〜図７を参照しながら説明する。
【００５６】
まず、図２に示すように、一の半導体基板の上部に、メモリ部Ａ並びにロジック部Ｂの第１の領域Ｂ１及び第２の領域Ｂ２を素子分離領域（図示せず）により区画する。その後、イオン注入により、メモリ部Ａには第１のｐ型ウェル１Ａを形成し、ロジック部Ｂの第１の領域Ｂ１にはｎ型ウェル１Ｂを形成し、ロジック部Ｂの第２の領域Ｂ２には第２のｐ型ウェル１Ｃを形成する。ここで、各領域１Ａ、１Ｂ及び１Ｃの形成順序は問われない。続いて、メモリ部Ａにおける第１のｐ型ウェル１Ａの上に、電荷トラップ膜であってＯＮＯ膜からなるメモリゲート絶縁膜２を選択的に形成する。ここで、ＯＮＯ膜における下部酸化膜は熱酸化法又は化学的気相堆積（ＣＶＤ）法により形成でき、窒化膜はＣＶＤ法により形成でき、上部酸化膜は熱酸化法により形成することができる。具体的には、メモリゲート絶縁膜２は、例えば半導体基板の全面にＯＮＯ膜を形成した後に、形成されたＯＮＯ膜におけるロジック部Ｂに含まれる部分を、リソグラフィ法及びエッチング法により選択的に除去する。続いて、ロジック部Ｂにおけるｎ型ウェル１Ｂ及び第２のｐ型ウェル１Ｃの上に、熱酸化法等により第１のゲート絶縁膜３を形成し、その後、ＣＶＤ法により、半導体基板上の全面に第１電極４を形成する。なお、メモリゲート絶縁膜２の上部酸化膜と第１のゲート絶縁膜３とを同一の工程で形成することもできる。また、メモリゲート絶縁膜２と第１のゲート絶縁膜３との形成順序は特に問われない。
【００５７】
次に、図３に示すように、半導体基板上の全面に、例えば酸化シリコン又は窒化シリコンからなる第１の絶縁膜５を堆積し、その後、リソグラフィ法及びエッチング法により、堆積された第１の絶縁膜５におけるメモリ部Ａのビット線拡散層形成領域の上側部分とロジック部Ｂの第２の領域Ｂ２とにそれぞれ開口パターンを形成する。続いて、開口パターンが形成された第１の絶縁膜５をマスクとして、メモリ部Ａの第１電極４及びロジック部Ｂにおける第２の領域Ｂ２の第１電極４をエッチングにより除去する。続いて、第１の絶縁膜５をマスクとして、メモリ部Ａのメモリゲート絶縁膜２及び第２の領域Ｂ１の第１のゲート絶縁膜３を除去する。その後、メモリ部Ａの第１のｐ型ウェル１Ａにｎ型不純物を選択的にイオン注入することにより、第１のｐ型ウェル１Ａの上部にｎ型のビット線拡散層６を形成する。
【００５８】
次に、図４に示すように、ＣＶＤ法により、半導体基板上の全面に、例えば酸化シリコン又は窒化シリコンからなる第２の絶縁膜７を堆積して、メモリ部Ａにおけるビット線拡散層の上側部分に第２の絶縁膜７を埋め込む。続いて、化学機械研磨（ＣＭＰ）法又はエッチバック法等により、第１の絶縁膜５等の上に堆積した不要な第２の絶縁膜７を除去する。その後、熱酸化法等により、ロジック部Ｂにおける第２のｐ型ウェルＢ２の露出面上に第２のゲート絶縁膜８を形成する。このときの第２のゲート絶縁膜８を形成する際の熱処理により、ビット線拡散層６に注入されたｎ型不純物イオンの活性化が図られる。
【００５９】
次に、図５に示すように、メモリ部Ａにおける第１電極４の上に形成された第１の絶縁膜５及び該第１の絶縁膜５の開口部に充填された第２の絶縁膜７と、ロジック部Ｂにおける第１の領域Ｂ１の第１電極４の上に形成された第１の絶縁膜５とをエッチングにより選択的に除去する。その後、ＣＶＤ法により、半導体基板上の全面に第２電極９を形成する。このとき、メモリ部Ａ及びロジック部Ｂの第１の領域Ｂ１においては、第１電極４と第２電極９とは互いに接した積層構造となり、ロジック部Ｂの第２の領域Ｂ２においては第２電極９のみの単層構造となる。なお、第１電極４と第２電極９との間には、人為的な絶縁膜は存在しない。但し、第１電極４と第２電極９との間には自然酸化膜が存在する場合がある。
【００６０】
次に、図６に示すように、メモリ部Ａにおいては、第２電極９、第１電極４をエッチングにより順次パターニングして、それぞれ第１電極４及び第２電極９からなる複数のメモリゲート電極３１を形成する。ここで、各メモリゲート電極３１は、行方向に沿ってラインアンドスペース（Ｌ／Ｓ）状に形成される。同時に、ロジック部Ｂの第１の領域Ｂ１においても、第２電極９及び第１電極４を順次パターニングして、第１電極４及び第２電極９からなる第１のゲート電極４１を形成する。また、ロジック部Ｂの第２の領域Ｂ２においては、第２電極９をパターニングして、該第２電極９からなる第２のゲート電極５１を形成する。なお、第２のゲート電極５１に対するパターニングと、メモリゲート電極３１及び第１のゲート電極４１とのパターニングは同時に行なってもよく、別々に行なってもよい。
【００６１】
次に、図７に示すように、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部にｐ型の低濃度拡散層１２ａを形成する。この注入は、いわゆるＬＤＤ(lightly doped drain）注入である。その後、ロジック部Ｂの第２の領域Ｂ２において、第２のゲート電極５１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部にｎ型の低濃度拡散層１３ａを形成する。なお、これら低濃度拡散層１２ａ、１３ａの注入順序は問われない。続いて、ＣＶＤ法により、半導体基板の上の全面に酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、堆積した絶縁膜をエッチバックすることにより、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１の両側面上に第１の側壁絶縁膜１０を形成し、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１の両側面上に第２の側壁絶縁膜１１を形成する。このとき、第１のゲート電極４１の高さが第２のゲート電極５１の高さよりも大きいため、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚くなる。続いて、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１及び第１の側壁絶縁膜１０をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部に低濃度拡散層１２ａよりも浅い接合面を持つｐ型の高濃度拡散層１２ｂを形成する。この注入は、いわゆるＳ／Ｄ(source-drain）注入である。続いて、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１及び第２の側壁絶縁膜１１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部に高濃度拡散層１３ａよりも浅い接合面を持つｎ型の高濃度拡散層１３ｂを形成する。なお、これら高濃度拡散層１２ｂ、１３ｂの注入順序は問われない。その後、真空蒸着法等により、半導体基板の上に全面にわたって、例えばニッケルを堆積し、所定の熱処理を施すことにより、メモリ部Ａにおいてはメモリゲート電極３１の上部に、ロジック部Ｂの第１の領域Ｂ１においては第１のゲート電極４１の上部及び高濃度拡散層１２ｂの上部に、第２の領域Ｂ２においては第２のゲート電極５１の上部及び高濃度拡散層１３ｂの上部に、それぞれ金属シリサイド層１４を形成する。
【００６２】
このように、第１の実施形態によると、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法をｎ型トランジスタ５０の第２のゲート電極５１よりも大きくしていることから、各側壁絶縁膜１０、１１をエッチバックすると、ｐ型トランジスタ４０の第１の側壁絶縁膜１０の膜厚がｎ型トランジスタ５０の第２の側壁絶縁膜１１の膜厚よりも厚くなる。このため、ｐ型トランジスタ４０においては、第１のソースドレイン拡散層１２の高濃度拡散層１２ｂ同士の間隔が相対的に大きくなる。これにより、ｐ型トランジスタ４０においては、短チャネル効果の影響を抑制することができるので、本実施形態に係る半導体装置は、より安定した回路動作を実現することができる。
【００６３】
その上、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法を、ｎ型トランジスタ５０の第２のゲート電極５１よりも大きくする構成を、メモリ部Ａにおけるメモリトランジスタ３０のメモリゲート電極３１を構成する第１電極４及び第２電極９の堆積工程をそのまま利用して形成している。従って、工程数を増大させることなく、ロジック部Ｂに高さが互いに異なる２種類のゲート電極４１、５１を形成することができる。
【００６４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６５】
図８は本発明の第２の実施形態に係る半導体装置の要部の断面構成を示している。図８において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６６】
図８に示すように、第２の実施形態に係るメモリトランジスタ３０は、メモリゲート電極３１が、基板側から順次積層された、浮遊ゲートとしての第１電極４、容量絶縁膜１６及び制御ゲートとしての第２電極９とから構成されている。また、第１のｐ型ウェル１Ａと第１電極４との間に形成されたメモリゲート絶縁膜１５は、例えば膜厚が１０ｎｍ程度の酸化シリコン又は酸窒化シリコンからなり、トンネル絶縁膜として機能する。なお、容量絶縁膜１６には、膜厚が５ｎｍ程度の下部シリコン酸化膜、膜厚が５ｎｍ程度のシリコン窒化膜及び膜厚が５ｎｍ程度の上部シリコン酸化膜により構成されたＯＮＯ膜を用いることが好ましい。
【００６７】
また、メモリゲート電極３１の両側面上には、酸化シリコン又は窒化シリコンからなる第３の側壁絶縁膜１７が形成されている。
【００６８】
さらに、メモリトランジスタ３０は、半導体基板の第１のｐ型ウェル１Ａの上部であって、メモリゲート電極３１の側方の領域に形成されたｎ型の第３のソースドレイン拡散層１８を有している。第３のソースドレイン拡散層１８は、第３の側壁絶縁膜１７の外側の領域に形成された高濃度拡散層１８ｂと、第３の側壁絶縁膜１１の下側の領域から高濃度拡散層１８ｂの下方にまで広がる低濃度拡散層１８ａとからなる。
【００６９】
メモリゲート電極３１の上部及び第３のソースドレイン拡散層１８の高濃度拡散層１８ｂの上部には、金属シリサイド層１４がそれぞれ形成されている。
【００７０】
また、ロジック部Ｂの第１の領域Ｂ１に形成されるｐ型トランジスタ４０及び第２の領域Ｂ２に形成されるｎ型トランジスタ５０の構成は、第１の実施形態と同等である。
【００７１】
このように、第２の実施形態においても、ロジック部Ｂの第１の領域Ｂ１に形成されるｐ型トランジスタ４０の第１のゲート電極４１には、メモリゲート電極３１を構成する第１電極４及び第２電極９を積層して用い、一方、ロジック部Ｂの第２の領域Ｂ２に形成されるｎ型トランジスタ５０の第２のゲート電極５１には、メモリゲート電極３１を構成する第２電極９のみを用いている。
【００７２】
以下、前記のように構成された第２の実施形態に係る半導体装置の製造方法の一例を図９〜図１４を参照しながら説明する。
【００７３】
まず、図９に示すように、一の半導体基板の上部に、メモリ部Ａ並びにロジック部Ｂの第１の領域Ｂ１及び第２の領域Ｂ２を素子分離領域（図示せず）により区画する。その後、メモリ部Ａには第１のｐ型ウェル１Ａを形成し、ロジック部Ｂの第１の領域Ｂ１にはｎ型ウェル１Ｂを形成し、ロジック部Ｂの第２の領域Ｂ２には第２のｐ型ウェル１Ｃを形成する。ここで、各領域１Ａ、１Ｂ及び１Ｃの形成順序は問われない。続いて、メモリ部Ａにおける第１のｐ型ウェル１Ａの上に、トンネル絶縁膜となるメモリゲート絶縁膜１５を選択的に形成する。続いて、ロジック部Ｂにおけるｎ型ウェル１Ｂ及び第２のｐ型ウェル１Ｃの上に、熱酸化法等により第１のゲート絶縁膜３を形成し、その後、ＣＶＤ法により、半導体基板上の全面に第１電極４を形成する。具体的には、メモリゲート絶縁膜１５は、例えば半導体基板の全面にメモリゲート絶縁膜１５を成膜した後に、成膜されたメモリゲート絶縁膜１５におけるロジック部Ｂに含まれる部分を、リソグラフィ法及びエッチング法により選択的に除去する。続いて、ロジック部Ｂにおけるｎ型ウェル１Ｂ及び第２のｐ型ウェル１Ｃの上に、熱酸化法等により第１のゲート絶縁膜３を形成し、その後、ＣＶＤ法により、半導体基板上の全面に第１電極４を形成する。なお、メモリゲート絶縁膜１５と第１のゲート絶縁膜３との形成順序は問われない。
【００７４】
次に、図１０に示すように、リソグラフィ法及びエッチング法により、第１電極４におけるメモリ部Ａに含まれる一部の領域とロジック部Ｂの第２の領域Ｂ２に含まれる全領域とを選択的に除去する。なお、図１０においては、メモリ部Ａの第１電極４の一部が除去された領域は図示していない。
【００７５】
次に、図１１に示すように、メモリ部Ａにおける第１電極４の上にＯＮＯ膜構造を有する容量絶縁膜１６を選択的に形成する。続いて、熱酸化法等により、ロジック部Ｂの第２の領域Ｂ２の第２のｐ型ウェル１Ｃの露出部分の上に第２のゲート絶縁膜８を選択的に形成する。なお、容量絶縁膜１６と第２のゲート絶縁膜８との形成方法は種々あるが、例えば以下に示す方法がある。まず、半導体基板の全面に下部酸化膜と窒化膜とを順次堆積し、その後、堆積された下部酸化膜及び窒化膜におけるロジック部Ｂに含まれる部分を選択的に除去する。続いて、ロジック部Ｂの第２の領域Ｂ２に酸化シリコンからなる第２のゲート絶縁膜８を形成すると同時に、容量絶縁膜１６の上部に酸化シリコンからなる上部酸化膜を形成する。このとき、ロジック部Ｂにおける第１の領域Ｂ１の第１電極４の露出面上にもシリコン酸化膜が形成されるため、その後、該第１電極４の上に形成されたシリコン酸化膜を選択的に除去する。
【００７６】
次に、図１２に示すように、ＣＶＤ法により、半導体基板上の全面に第２電極９を堆積する。これにより、メモリ部Ａにおいては、第１電極４及び第２電極９は互いの対向面の間に容量絶縁膜１６を介在させた積層構造となる。また、ロジック部Ｂの第１の領域Ｂ１においては、第１電極４と第２電極９とは直接に接した積層構造となり、ロジック部Ｂの第２の領域Ｂ２においては、第２の電極９のみの単層構造となる。
【００７７】
次に、図１３に示すように、メモリ部Ａ並びにロジック部Ｂの第１の領域Ｂ１及び第２の領域Ｂ２において、それぞれゲート電極をパターニングする。すなわち、メモリ部Ａにおいては、第２電極９、容量絶縁膜１６及び第１電極４をエッチングにより順次パターニングして、第１電極４、容量絶縁膜１６及び第２電極９からなるメモリゲート電極３１を形成する。同時に、ロジック部Ｂの第１の領域Ｂ１においては、第２電極９及び第１電極４を順次パターニングして、第１電極４及び第２電極９からなる第１のゲート電極４１を形成する。また、ロジック部Ｂの第２の領域Ｂ２においては、第２電極９をパターニングして、該第２電極９からなる第２のゲート電極５１を形成する。なお、これらのゲート電極３１、４１、５１に対するパターニングは同時に行なってもよく、別々に行なってもよい。
【００７８】
次に、図１４に示すように、メモリ部Ａにおいては、メモリゲート電極３１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第１のｐ型ウェル１Ａの上部にｎ型の低濃度拡散層１８ａを形成する。その後、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部にｐ型の低濃度拡散層１２ａを形成する。続いて、ロジック部Ｂの第２の領域Ｂ２において、第２のゲート電極５１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部にｎ型の低濃度拡散層１３ａを形成する。なお、これら低濃度拡散層１８ａ、１２ａ、１３ａの注入順序は問われない。続いて、ＣＶＤ法により、半導体基板の上の全面に酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、堆積した絶縁膜をエッチバックすることにより、メモリ部Ａにおいては、メモリゲート電極３１の両側面上に第３の側壁絶縁膜１７が形成される。また、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１の両側面上に第１の側壁絶縁膜１０が形成され、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１の両側面上に第２の側壁絶縁膜１１が形成される。このとき、第１のゲート電極４１の高さが第２のゲート電極５１の高さよりも大きいため、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚くなる。
【００７９】
続いて、メモリ部Ａにおいては、メモリゲート電極３１及び第３の側壁絶縁膜１７をマスクとして、ｎ型不純物イオンをイオン注入することにより、第１のｐ型ウェル１Ａの上部に低濃度拡散層１８ａよりも浅い接合面を持つｐ型の高濃度拡散層１８ｂを形成する。その後、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１及び第１の側壁絶縁膜１０をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部に低濃度拡散層１２ａよりも浅い接合面を持つｐ型の高濃度拡散層１２ｂを形成する。続いて、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１及び第２の側壁絶縁膜１１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部に高濃度拡散層１３ａよりも浅い接合面を持つｎ型の高濃度拡散層１３ｂを形成する。なお、これら高濃度拡散層１８ｂ、１２ｂ、１３ｂの注入順序は問われない。
【００８０】
その後、真空蒸着法等により、半導体基板の上に全面にわたって、例えばニッケルを堆積し、所定の熱処理を施すことにより、メモリ部Ａにおいてはメモリゲート電極３１の上部及び高濃度拡散層１８ｂの上部に、ロジック部Ｂの第１の領域Ｂ１においては第１のゲート電極４１の上部及び高濃度拡散層１２ｂの上部に、第２の領域Ｂ２においては第２のゲート電極５１の上部及び高濃度拡散層１３ｂの上部に、それぞれ金属シリサイド層１４を形成する。
【００８１】
このように、第２の実施形態によると、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法をｎ型トランジスタ５０の第２のゲート電極５１よりも大きくしていることから、ｐ型トランジスタ４０の第１の側壁絶縁膜１０の膜厚がｎ型トランジスタ５０の第２の側壁絶縁膜１１の膜厚よりも厚くなる。このため、ｐ型トランジスタ４０においては、第１のソースドレイン拡散層１２の高濃度拡散層１２ｂ同士の間隔が相対的に大きくなる。これにより、ｐ型トランジスタ４０においては、短チャネル効果の影響を抑制することができるので、本実施形態に係る半導体装置は、より安定した回路動作を実現することができる。
【００８２】
その上、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法を、ｎ型トランジスタ５０の第２のゲート電極５１よりも大きくする構成を、メモリ部Ａにおけるメモリトランジスタ３０のメモリゲート電極３１を構成する第１電極４及び第２電極９の堆積工程をそのまま利用して形成している。従って、工程数を増大させることなく、ロジック部Ｂに高さが互いに異なる２種類のゲート電極４１、５１を形成することができる。
【００８３】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００８４】
図１５は本発明の第３の実施形態に係る半導体装置の要部の断面構成を示している。図１５において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８５】
図１５に示すように、第３の実施形態に係る半導体装置は、ロジック部Ｂの第２の領域Ｂ２に形成されるｎ型トランジスタ５０の第２のゲート電極５１を構成する電極として、メモリトランジスタ３０の第２電極９に代えて第１電極４を用いている。このようにしても、ロジック部Ｂの第１の領域Ｂ１に形成されるｐ型トランジスタ４０の第１のゲート電極４１の高さは、第２のゲート電極５１の高さよりも大きくすることができる。
【００８６】
以下、前記のように構成された第３の実施形態に係る半導体装置の製造方法の一例を図１６〜図２１を参照しながら説明する。
【００８７】
まず、図１６に示すように、一の半導体基板の上部に、メモリ部Ａ並びにロジック部Ｂの第１の領域Ｂ１及び第２の領域Ｂ２を素子分離領域（図示せず）により区画する。その後、メモリ部Ａには第１のｐ型ウェル１Ａを形成し、ロジック部Ｂの第１の領域Ｂ１にはｎ型ウェル１Ｂを形成し、ロジック部Ｂの第２の領域Ｂ２には第２のｐ型ウェル１Ｃを形成する。ここで、各領域１Ａ、１Ｂ及び１Ｃの形成順序は問われない。続いて、メモリ部Ａにおける第１のｐ型ウェル１Ａの上に、電荷トラップ膜であってＯＮＯ膜からなるメモリゲート絶縁膜２を選択的に形成する。具体的には、メモリゲート絶縁膜２は、例えば半導体基板の全面にＯＮＯ膜を形成した後に、形成されたＯＮＯ膜におけるロジック部Ｂに含まれる部分を、リソグラフィ法及びエッチング法により選択的に除去する。続いて、ロジック部Ｂにおけるｎ型ウェル１Ｂ及び第２のｐ型ウェル１Ｃの上に、熱酸化法等により第１のゲート絶縁膜３を形成し、その後、ＣＶＤ法により、半導体基板上の全面に第１電極４を形成する。なお、メモリゲート絶縁膜２の上部酸化膜と第１のゲート絶縁膜３とを同一の工程で形成することもできる。また、メモリゲート絶縁膜２と第１のゲート絶縁膜３との形成順序は特に問われない。
【００８８】
次に、図１７に示すように、半導体基板上の全面に、例えば酸化シリコン又は窒化シリコンからなる第１の絶縁膜５を堆積し、その後、リソグラフィ法及びエッチング法により、堆積された第１の絶縁膜５におけるメモリ部Ａのビット線拡散層形成領域の上側部分に開口パターンを形成する。続いて、開口パターンが形成された第１の絶縁膜５をマスクとして、メモリ部Ａの第１電極４をエッチングにより除去する。続いて、第１の絶縁膜５をマスクとして、メモリ部Ａのメモリゲート絶縁膜２を除去する。その後、メモリ部Ａの第１のｐ型ウェル１Ａにｎ型不純物を選択的にイオン注入することにより、第１のｐ型ウェル１Ａの上部にｎ型のビット線拡散層６を形成する。続いて、ビット線拡散層６に注入されたｎ型不純物イオンの活性化を図る熱処理を行なう。
【００８９】
次に、図１８に示すように、ＣＶＤ法により、半導体基板上の全面に、例えば酸化シリコン又は窒化シリコンからなる第２の絶縁膜７を堆積して、メモリ部Ａにおけるビット線拡散層の上側部分に第２の絶縁膜７を埋め込む。続いて、ＣＭＰ法又はエッチバック法等により、不要な第２の絶縁膜７を除去する。
【００９０】
次に、図１９に示すように、メモリ部Ａにおける第１電極４の上に形成された第１の絶縁膜５及び該第１の絶縁膜５の開口部に充填された第２の絶縁膜７と、ロジック部Ｂにおける第１の領域Ｂ１の第１電極４の上に形成された第１の絶縁膜５とをエッチングにより選択的に除去する。その後、ＣＶＤ法により、半導体基板上の全面に第２電極９を形成する。続いて、第２電極９におけるロジック部Ｂの第２の領域Ｂ２の上に形成された部分を、第１の絶縁膜５をエッチングストッパとして除去する。このとき、メモリ部Ａ及びロジック部Ｂの第１の領域Ｂ１においては、第１電極４と第２電極９とは互いに接した積層構造となり、ロジック部Ｂの第２の領域Ｂ２においては第１電極４のみの単層構造となる。なお、第１電極４と第２電極９との間には、人為的な絶縁膜は存在しない。但し、第１電極４と第２電極９との間には自然酸化膜が存在する場合がある。
【００９１】
次に、図２０に示すように、メモリ部Ａにおいては、第２電極９、第１電極４をエッチングにより順次パターニングして、それぞれ第１電極４及び第２電極９からなる複数のメモリゲート電極３１を形成する。ここで、各メモリゲート電極３１は、行方向に沿ってラインアンドスペース（Ｌ／Ｓ）状に形成される。同時に、ロジック部Ｂの第１の領域Ｂ１においても、第２電極９及び第１電極４を順次パターニングして、第１電極４及び第２電極９からなる第１のゲート電極４１を形成する。また、ロジック部Ｂの第２の領域Ｂ２においては、第１電極４をパターニングして、該第１電極４からなる第２のゲート電極５１を形成する。なお、第２のゲート電極５１に対するパターニングと、メモリゲート電極３１及び第１のゲート電極４１とのパターニングは同時に行なってもよく、別々に行なってもよい。
【００９２】
次に、図２１に示すように、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部にｐ型の低濃度拡散層１２ａを形成する。その後、ロジック部Ｂの第２の領域Ｂ２において、第２のゲート電極５１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部にｎ型の低濃度拡散層１３ａを形成する。なお、これら低濃度拡散層１２ａ、１３ａの注入順序は問われない。続いて、ＣＶＤ法により、半導体基板の上の全面に酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、堆積した絶縁膜をエッチバックすることにより、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１の両側面上に第１の側壁絶縁膜１０を形成し、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１の両側面上に第２の側壁絶縁膜１１を形成する。このとき、第１のゲート電極４１の高さが第２のゲート電極５１の高さよりも大きいため、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚くなる。続いて、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１及び第１の側壁絶縁膜１０をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部に低濃度拡散層１２ａよりも浅い接合面を持つｐ型の高濃度拡散層１２ｂを形成する。続いて、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１及び第２の側壁絶縁膜１１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部に高濃度拡散層１３ａよりも浅い接合面を持つｎ型の高濃度拡散層１３ｂを形成する。なお、これら高濃度拡散層１２ｂ、１３ｂの注入順序は問われない。その後、真空蒸着法等により、半導体基板の上に全面にわたって、例えばニッケルを堆積し、所定の熱処理を施すことにより、メモリ部Ａにおいてはメモリゲート電極３１の上部に、ロジック部Ｂの第１の領域Ｂ１においては第１のゲート電極４１の上部及び高濃度拡散層１２ｂの上部に、第２の領域Ｂ２においては第２のゲート電極５１の上部及び高濃度拡散層１３ｂの上部に、それぞれ金属シリサイド層１４を形成する。
【００９３】
このように、第３の実施形態によると、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法をｎ型トランジスタ５０の第２のゲート電極５１よりも大きくしていることから、ｐ型トランジスタ４０の第１の側壁絶縁膜１０の膜厚がｎ型トランジスタ５０の第２の側壁絶縁膜１１の膜厚よりも厚くなる。このため、ｐ型トランジスタ４０においては、第１のソースドレイン拡散層１２の高濃度拡散層１２ｂ同士の間隔が相対的に大きくなる。これにより、ｐ型トランジスタ４０においては、短チャネル効果の影響を抑制することができるので、本実施形態に係る半導体装置は、より安定した回路動作を実現することができる。
【００９４】
その上、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法を、ｎ型トランジスタ５０の第２のゲート電極５１よりも大きくする構成を、メモリ部Ａにおけるメモリトランジスタ３０のメモリゲート電極３１を構成する第１電極４及び第２電極９の堆積工程をそのまま利用して形成している。従って、工程数を増大させることなく、ロジック部Ｂに高さが互いに異なる２種類のゲート電極４１、５１を形成することができる。
【００９５】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００９６】
図２２は本発明の第４の実施形態に係る半導体装置の要部の断面構成を示している。図２２において、図１及び図８と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９７】
図２２に示すように、第４の実施形態に係る半導体装置は、メモリ部Ａを構成するメモリトランジスタ３０として、第２の実施形態と同様に、メモリゲート電極３１に第１電極４、容量絶縁膜１６及び第２電極９からなる積層構造を用いた、いわゆるスタック型のメモリトランジスタを用いている。また、ロジック部Ｂの第２の領域Ｂ２に含まれるｎ型トランジスタ５０は、第３の実施形態と同様に、第２のゲート電極５１に第１電極４を用いている。このようにしても、ロジック部Ｂの第１の領域Ｂ１に形成されるｐ型トランジスタ４０の第１のゲート電極４１の高さは、第２のゲート電極５１の高さよりも大きくすることができる。
【００９８】
以下、前記のように構成された第４の実施形態に係る半導体装置の製造方法の一例を図２３〜図２７を参照しながら説明する。
【００９９】
まず、図２３に示すように、一の半導体基板の上部に、メモリ部Ａ並びにロジック部Ｂの第１の領域Ｂ１及び第２の領域Ｂ２を素子分離領域（図示せず）により区画する。その後、メモリ部Ａには第１のｐ型ウェル１Ａを形成し、ロジック部Ｂの第１の領域Ｂ１にはｎ型ウェル１Ｂを形成し、ロジック部Ｂの第２の領域Ｂ２には第２のｐ型ウェル１Ｃを形成する。ここで、各領域１Ａ、１Ｂ及び１Ｃの形成順序は問われない。続いて、メモリ部Ａにおける第１のｐ型ウェル１Ａの上に、トンネル絶縁膜となるメモリゲート絶縁膜１５を選択的に形成する。続いて、ロジック部Ｂにおけるｎ型ウェル１Ｂ及び第２のｐ型ウェル１Ｃの上に、熱酸化法等により第１のゲート絶縁膜３を形成し、その後、ＣＶＤ法により、半導体基板上の全面に第１電極４を形成する。具体的には、メモリゲート絶縁膜１５は、例えば半導体基板の全面にメモリゲート絶縁膜１５を成膜した後に、成膜されたメモリゲート絶縁膜１５におけるロジック部Ｂに含まれる部分を、リソグラフィ法及びエッチング法により選択的に除去する。続いて、ロジック部Ｂにおけるｎ型ウェル１Ｂ及び第２のｐ型ウェル１Ｃの上に、熱酸化法等により第１のゲート絶縁膜３を形成し、その後、ＣＶＤ法により、半導体基板上の全面に第１電極４を形成する。なお、メモリゲート絶縁膜１５と第１のゲート絶縁膜３との形成順序は問われない。
【０１００】
次に、図２４に示すように、メモリ部Ａ及びロジック部Ｂの第２の領域Ｂ２における第１電極４の上にそれぞれ容量絶縁膜１６を選択的に形成する。具体的には、例えば、半導体基板の全面にＯＮＯ膜を堆積し、その後、堆積されたＯＮＯ膜におけるロジック部Ｂの第１の領域Ｂ１に含まれる部分を選択的に除去する。このように、容量絶縁膜１６にはＯＮＯ膜構造を用いることが好ましい。
【０１０１】
次に、図２５に示すように、ＣＶＤ法により、半導体基板上の全面に第２電極９を堆積する。その後、堆積された第２電極９におけるロジック部Ｂの第２の領域Ｂ２の上に形成された部分を、容量絶縁膜１６をエッチングストッパとして除去する。これにより、メモリ部Ａにおいては、第１電極４及び第２電極９は互いの対向面の間に容量絶縁膜１６を介在させた積層構造となる。また、ロジック部Ｂの第１の領域Ｂ１においては、第１電極４と第２電極９とは直接に接する積層構造となり、ロジック部Ｂの第２の領域Ｂ２においては、第２の電極９のみの単層構造となる。
【０１０２】
次に、図２６に示すように、メモリ部Ａ並びにロジック部Ｂの第１の領域Ｂ１及び第２の領域Ｂ２において、それぞれゲート電極をパターニングする。すなわち、メモリ部Ａにおいては、第２電極９、容量絶縁膜１６及び第１電極４をエッチングにより順次パターニングして、第１電極４、容量絶縁膜１６及び第２電極９からなるメモリゲート電極３１を形成する。同時に、ロジック部Ｂの第１の領域Ｂ１においては、第２電極９及び第１電極４を順次パターニングして、第１電極４及び第２電極９からなる第１のゲート電極４１を形成する。また、ロジック部Ｂの第２の領域Ｂ２においては、第１電極４をパターニングして、該第２電極４からなる第２のゲート電極５１を形成する。なお、これらのゲート電極３１、４１、５１に対するパターニングは同時に行なってもよく、別々に行なってもよい。
【０１０３】
次に、図２７に示すように、メモリ部Ａにおいては、メモリゲート電極３１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第１のｐ型ウェル１Ａの上部にｎ型の低濃度拡散層１８ａを形成する。その後、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部にｐ型の低濃度拡散層１２ａを形成する。続いて、ロジック部Ｂの第２の領域Ｂ２において、第２のゲート電極５１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部にｎ型の低濃度拡散層１３ａを形成する。なお、これら低濃度拡散層１８ａ、１２ａ、１３ａの注入順序は問われない。続いて、ＣＶＤ法により、半導体基板の上の全面に酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、堆積した絶縁膜をエッチバックすることにより、メモリ部Ａにおいては、メモリゲート電極３１の両側面上に第３の側壁絶縁膜１７が形成される。また、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１の両側面上に第１の側壁絶縁膜１０が形成され、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１の両側面上に第２の側壁絶縁膜１１が形成される。このとき、第１のゲート電極４１の高さが第２のゲート電極５１の高さよりも大きいため、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚くなる。
【０１０４】
続いて、メモリ部Ａにおいては、メモリゲート電極３１及び第３の側壁絶縁膜１７をマスクとして、ｎ型不純物イオンをイオン注入することにより、第１のｐ型ウェル１Ａの上部に低濃度拡散層１８ａよりも浅い接合面を持つｐ型の高濃度拡散層１８ｂを形成する。その後、ロジック部Ｂの第１の領域Ｂ１においては、第１のゲート電極４１及び第１の側壁絶縁膜１０をマスクとして、ｐ型不純物イオンをイオン注入することにより、ｎ型ウェル１Ｂの上部に低濃度拡散層１２ａよりも浅い接合面を持つｐ型の高濃度拡散層１２ｂを形成する。続いて、ロジック部Ｂの第２の領域Ｂ２においては、第２のゲート電極５１及び第２の側壁絶縁膜１１をマスクとして、ｎ型不純物イオンをイオン注入することにより、第２のｐ型ウェル１Ｃの上部に高濃度拡散層１３ａよりも浅い接合面を持つｎ型の高濃度拡散層１３ｂを形成する。なお、これら高濃度拡散層１８ｂ、１２ｂ、１３ｂの注入順序は問われない。
【０１０５】
その後、真空蒸着法等により、半導体基板の上に全面にわたって、例えばニッケルを堆積し、所定の熱処理を施すことにより、メモリ部Ａにおいてはメモリゲート電極３１の上部及び高濃度拡散層１８ｂの上部に、ロジック部Ｂの第１の領域Ｂ１においては第１のゲート電極４１の上部及び高濃度拡散層１２ｂの上部に、第２の領域Ｂ２においては第２のゲート電極５１の上部及び高濃度拡散層１３ｂの上部に、それぞれ金属シリサイド層１４を形成する。
【０１０６】
このように、第４の実施形態によると、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法をｎ型トランジスタ５０の第２のゲート電極５１よりも大きくしていることから、ｐ型トランジスタ４０の第１の側壁絶縁膜１０の膜厚がｎ型トランジスタ５０の第２の側壁絶縁膜１１の膜厚よりも厚くなる。このため、ｐ型トランジスタ４０においては、第１のソースドレイン拡散層１２の高濃度拡散層１２ｂ同士の間隔が相対的に大きくなる。これにより、ｐ型トランジスタ４０においては、短チャネル効果の影響を抑制することができるので、本実施形態に係る半導体装置は、より安定した回路動作を実現することができる。
【０１０７】
その上、ｐ型トランジスタ４０の第１のゲート電極４１の高さ寸法を、ｎ型トランジスタ５０の第２のゲート電極５１よりも大きくする構成を、メモリ部Ａにおけるメモリトランジスタ３０のメモリゲート電極３１を構成する第１電極４及び第２電極９の堆積工程をそのまま利用して形成している。従って、工程数を増大させることなく、ロジック部Ｂに高さが互いに異なる２種類のゲート電極４１、５１を形成することができる。
【０１０８】
なお、第１の実施形態と第２の実施形態とは、メモリトランジスタ３０の構成が異なる。第１の実施形態に係るメモリトランジスタ３０は、メモリゲート絶縁膜２に局所的に電荷を蓄積する構成であるため、第２の実施形態に係るスタック型のメモリトランジスタ３０と比べて、メモリゲート絶縁膜２の劣化に対する電荷の保持特性の耐性が高いという長所がある。これに対し、第２の実施形態に係るメモリトランジスタ３０は、第１の実施形態と比べてチャージアップに対する耐性が高いという長所があるため、第１の実施形態に係る半導体装置及び第２の実施形態に係る半導体装置は共に、最適な構造及び最適な製造方法となり得るので、独立した効果を持つ発明である。
【０１０９】
また、第３の実施形態に係る半導体装置及び第４の実施形態に係る半導体装置は、ロジック部Ｂの第２の領域に含まれるｎ型トランジスタ５０を構成する第２のゲート電極５１に、単層構造の第１電極４を用いている。これにより、第１の実施形態及び第２の実施形態に対して、第２のゲート電極５１の高さに新たな選択肢を与えるため、所望のトランジスタ特性を実現するうえで独立した効果を持つ発明である。
【産業上の利用可能性】
【０１１０】
本発明に係る半導体装置及びその製造方法は、メモリ部の形成工程を用いることにより、高さが互いに異なる２種類のゲート電極にそれぞれ膜厚が異なる側壁絶縁膜を形成するという構成を工程数を増大することなく実現でき、特に、ロジック部におけるゲート電極の高さに応じて用途が割り当てられるメモリ部を搭載する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る半導体装置におけるメモリ部及びロジック部の要部を示す部分的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図８】本発明の第２の実施形態に係る半導体装置におけるメモリ部及びロジック部の要部を示す部分的な断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置におけるメモリ部及びロジック部の要部を示す部分的な断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２２】本発明の第４の実施形態に係る半導体装置におけるメモリ部及びロジック部の要部を示す部分的な断面図である。
【図２３】本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２４】本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２５】本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２６】本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２７】本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示し、メモリ部及びロジック部の要部を示す部分的な断面図である。
【図２８】第１の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【図２９】第１の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【図３０】第１の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【図３１】第２の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【図３２】第２の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【図３３】第２の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【図３４】第２の従来例に係る半導体装置の製造方法の一工程を示し、電極の高さが異なるトランジスタ形成部を示す部分的な断面図である。
【符号の説明】
【０１１２】
Ａ      メモリ部
Ｂ      ロジック部
１Ａ    第１のｐ型ウェル（半導体領域）
１Ｂ    ｎ型ウェル（半導体領域）
１Ｃ    第２のｐ型ウェル（半導体領域）
２      メモリゲート絶縁膜
３      第１のゲート絶縁膜
４      第１電極
５      第１の絶縁膜
６      ビット線拡散層
７      第２の絶縁膜
８      第２のゲート絶縁膜
９      第２電極
１０    第１の側壁絶縁膜
１１    第２の側壁絶縁膜
１２    第１のソースドレイン拡散層
１２ａ  低濃度拡散層
１２ｂ  高濃度拡散層
１３    第２のソースドレイン拡散層
１３ａ  低濃度拡散層
１３ｂ  高濃度拡散層
１４    金属シリサイド層
１５    メモリゲート絶縁膜
１６    容量絶縁膜
１７    第３の側壁絶縁膜
１８    第３のソースドレイン拡散層
１８ａ  低濃度拡散層
１８ｂ  高濃度拡散層
３０    メモリトランジスタ
３１    メモリゲート電極
４０    ｐ型トランジスタ
４１    第１のゲート電極
５０    ｎ型トランジスタ
５１    第２のゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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