(57)【要約】【課題】レジスト倒れを引き起こすことなく比較的容易に微細化が可能な半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板１内に列方向に延伸する複数の拡散層ビット線２と、半導体基板１および複数の拡散層ビット線２上に形成された電荷トラップ層３と、電荷トラップ層３上に形成され、行方向に延伸するゲート電極４と、ゲート電極４の上方に行方向に延伸し、互いに同じ配線層内に所定の間隔を空けて複数個形成された第１のメタル配線６と、ゲート電極４上に形成され、ゲート電極４と各第１のメタル配線６とをそれぞれ接続するコンタクト５とを備えている。そのため、第１のメタル配線６の配線長を短くすることができる。【選択図】図１
2008098443.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に列方向に延伸する複数の拡散層ビット線と、
前記基板および前記複数の拡散層ビット線の上に形成された電荷トラップ層と、
前記電荷トラップ層上に行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成されたゲート電極と、
前記ゲート電極の上方に行方向に延伸し、同一行において互いに同じ配線層内に所定の間隔を空けて複数個形成された第１のメタル配線と、
前記ゲート電極上に形成され、前記ゲート電極と前記複数の第１のメタル配線の各々とを接続するコンタクトとを備え、
前記ゲート電極および前記複数の第１のメタル配線は１つのデコーダにより駆動されることを特徴とする半導体記憶装置。
【請求項２】
前記各第１のメタル配線の配線長は、前記各第１のメタル配線の配線幅の１０００倍以下であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極と前記各第１のメタル配線とは、前記各第１のメタル配線の両端において前記コンタクトにより接続されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記各第１のメタル配線の上方に列方向に延伸し、前記複数の拡散層ビット線の各々と電気的に接続される第２のメタル配線と、
前記各第１のメタル配線の上方に行方向に延伸し、同一行において互いに同じ配線層内に所定の間隔を空けて複数個形成された第３のメタル配線と、
前記各第１のメタル配線と前記各第３のメタル配線とをそれぞれ接続するビアとをさらに備え、
行方向に隣り合う前記各第１のメタル配線同士は、前記ビアおよび前記第３のメタル配線を介して電気的に接続されていることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体記憶装置。
【請求項５】
前記電荷トラップ層は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に積層された多層構造を有していることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体記憶装置。
【請求項６】
基板と、
前記基板内に列方向に延伸する複数の拡散層ビット線と、
前記基板および前記複数の拡散層ビット線の上に形成された電荷トラップ層と、
前記電荷トラップ層上に行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成されたゲート電極と、
前記ゲート電極の上方に行方向に延伸し、同一行において互いに同じ配線層内に所定の間隔を空けて複数個形成された第１のメタル配線と、
前記複数の第１のメタル配線と同じ配線層に形成され、前記複数の第１のメタル配線の各々の間に列方向に延伸し、前記複数の拡散層ビット線の各々と電気的に接続される第２のメタル配線と、
前記各第１のメタル配線の上方に行方向に延伸し、同一行において互いに同じ配線層内に前記各第２のメタル配線と立体的に交差するように形成され、前記第１のメタル配線と電気的に接続される第３のメタル配線と、
前記第３のメタル配線と同じ配線層内に列方向に延伸し、前記各第１のメタル配線と立体的に交差するように形成され、前記各拡散層ビット線と電気的に接続される第４のメタル配線と、
前記各ゲート電極と前記各第１のメタル配線とを接続するコンタクトと、
前記各第１のメタル配線と前記各第３のメタル配線とを接続するビアとを備え、
前記ゲート電極、前記複数の第１のメタル配線および前記複数の第３のメタル配線は１つのデコーダにより駆動されることを特徴とする半導体記憶装置。
【請求項７】
前記コンタクトと前記ビアとは平面的に見て互いに重なる部分を有していることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記各第１のメタル配線の配線長および前記各第３のメタル配線の配線長は、それぞれ前記各第１のメタル配線の配線幅および前記各第３のメタル配線の配線幅の１０００倍以下であることを特徴とする請求項６または７に記載の半導体記憶装置。
【請求項９】
前記電荷トラップ層は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が順に積層された多層構造を有していることを特徴とする請求項６〜８のうちいずれか１つに記載の半導体記憶装置。
【請求項１０】
列方向に延伸する拡散層ビット線が形成された基板上に、電荷トラップ層、行方向に延伸するゲート電極、および層間絶縁膜を順次形成する工程（ａ）と、
前記層間絶縁膜に前記ゲート電極の上面に達するホールを形成した後、前記ホールに導電体を埋め込むことによりコンタクトを形成する工程（ｂ）と、
前記層間絶縁膜および前記コンタクトの上に、第１のメタル配線膜を堆積させる工程（ｃ）と、
前記第１のメタル配線膜上にレジストを形成した後、前記第１のメタル配線膜をエッチングすることにより、所定の配線長で行方向に延伸し、隣接する前記コンタクトを介して前記ゲート電極に接続される第１のメタル配線を複数個形成する工程（ｄ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｄ）では、３以上５以下のアスペクト比を有する前記レジストを用いて、前記配線長が配線幅の１０００倍以下である前記第１のメタル配線を複数個形成することを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばバーチャルグラウンド型アレイを有するＭＯＮＯＳ型の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷をトラップさせるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリ技術が提案されている。
【０００３】
一般に、半導体記憶装置のワード線は、メモリトランジスタのゲート電極であるポリシリコンからなる下部ワード線と、ワード線の低抵抗化を実現するために設けられ、複数のコンタクトで下部ワード線に接続されるワード線用メタル配線とから構成されている。以下、図面を参照しながら、従来の半導体記憶装置におけるワード線用メタル配線の構造について説明する。
【０００４】
まず、従来の第１の半導体記憶装置について、図５（ａ）〜（ｃ）を用いて説明する。図５（ａ）は、従来の第１の半導体記憶装置におけるメモリセルアレイを示す上面図である。また図５（ｂ）は図５（ａ）に示すＶｂ−Ｖｂ線における断面図であり、図５（ｃ）は図５（ａ）に示すＶｃ−Ｖｃ線における断面図である。
【０００５】
図５（ａ）に示すように、従来の第１の半導体記憶装置は、半導体基板１０１内に列方向に形成された複数の拡散層ビット線１０２と、拡散層ビット線１０２の上方に行方向に形成された複数のゲート電極１０４とを備えている。
【０００６】
また、図５（ｂ）および図５（ｃ）に示すように、従来の第１の半導体記憶装置は、半導体基板１０１と、半導体基板１０１内に列方向に延伸する複数の拡散層ビット線１０２と、半導体基板１０１および複数の拡散層ビット線１０２の上に形成された電荷トラップ層１０３と、電荷トラップ層１０３上に行方向に延伸し、ポリシリコンなどからなるゲート電極１０４と、ゲート電極１０４の上方に行方向に延伸する第１のメタル配線１０６と、ゲート電極１０４と第１のメタル配線１０６とを電気的に接続する複数のコンタクト１０５とを備えている。なお、第１のメタル配線１０６は、デコーダ回路に接続されている。
【０００７】
さらに、従来の第１の半導体記憶装置は、第１のメタル配線１０６の上方に列方向に延伸する第２のメタル配線１０８と、ゲート電極１０４、第１のメタル配線１０６、および第２のメタル配線１０８の間にそれぞれ形成された層間絶縁膜１２０とを備えている。ここで、図示はしていないが、第２のメタル配線１０８と拡散層ビット線１０２とは電気的に接続されており、第２のメタル配線１０８は拡散層ビット線１０２のビット線用メタル配線としてビット線の抵抗を下げるために設けられている。なお、電荷トラップ層１０３は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が下から順に積層された多層構造を有している。
【０００８】
また、従来の第１の半導体記憶装置では、図５（ｃ）に示すように、電荷トラップ層１０３をゲート絶縁膜として、ゲート電極１０４を有するメモリトランジスタが所定の間隔をおいて複数個形成されている。さらに、ゲート電極１０４の上方には、各メモリトランジスタの間隔とほぼ等しい間隔をおいて、第１のメタル配線１０６が複数個形成されている。
【０００９】
以上のように、従来の第１の半導体記憶装置では、行方向に延伸しポリシリコンからなるゲート電極１０４（下部ワード線）と、該ゲート電極１０４とほぼ等しい間隔をおいて設けられ、行方向に延伸する第１のメタル配線１０６（ワード線用メタル配線）とからワード線が構成されている。その結果、ポリシリコンからなるゲート電極１０４だけでは、ワード線の抵抗を十分に下げられない場合があるが、比較的抵抗の低い第１のメタル配線１０６を設けてゲート電極１０４に接続させることにより、ワード線の抵抗を低くすることが可能となる。
【００１０】
上記の従来の第１の半導体記憶装置の構成は、ワード線のメタル配線の形成方法としてよく利用される方法である。しかし、一般に、ゲート電極１０４の膜厚に対して、第１のメタル配線１０６の膜厚が大きいため、第１のメタル配線１０６を加工する際には、ゲート電極１０４を形成する際に使用するレジストの膜厚よりも大きな膜厚のレジストを用いる必要がある。ここで、膜厚が大きいレジストを用いると、レジストのアスペクト比が大きいために、レジスト倒れが発生しやすくなる傾向がある。このため、第１のメタル配線１０６はゲート電極１０４よりも大きなピッチでしか加工ができなくなり、メモリセルサイズは第１のメタル配線１０６の加工により制限されてしまう。その結果、従来の第１の半導体記憶装置のようなワード線用メタル配線の形成方法を用いた場合には、セルサイズが比較的大きくなってしまう不具合があった。
【００１１】
この不具合を解決するために、従来の第２の半導体記憶装置が考案されている（特許文献１、２参照）。以下、従来の第２の半導体記憶装置について、図６（ａ）〜（ｄ）および図７（ａ）、（ｂ）を用いて説明する。図６（ａ）は、従来の第２の半導体記憶装置におけるメモリセルアレイを示す上面図である。また図６（ｂ）は図６（ａ）に示すＶＩｂ−ＶＩｂ線における断面図であり、図６（ｃ）は図６（ａ）に示すＶＩｃ−ＶＩｃ線における断面図である。さらに図７（ａ）は図６（ａ）に示すＶＩＩａ−ＶＩＩａ線における断面図であり、図７（ｂ）は図６（ａ）に示すＶＩＩｂ−ＶＩＩｂ線における断面図である。
【００１２】
図６（ａ）〜（ｅ）および図７（ａ）、（ｂ）に示すように、従来の第２の半導体記憶装置は、半導体基板１０１と、半導体基板１０１内に列方向に延伸する複数の拡散層ビット線１０２と、半導体基板１０１および複数の拡散層ビット線１０２の上に形成された電荷トラップ層１０３と、電荷トラップ層１０３上に行方向に延伸し、ポリシリコンなどからなるゲート電極１０４と、ゲート電極１０４の上方に行方向に延伸する第１のメタル配線１０６と、ゲート電極１０４と第１のメタル配線１０６とを電気的に接続するコンタクト１０５とを備えている。
【００１３】
さらに、従来の第２の半導体記憶装置は、ゲート電極１０４および第１のメタル配線１０６の上方に行方向に延伸する第２のメタル配線１０８と、第１のメタル配線１０６と第２のメタル配線１０８とを電気的に接続するビア１０７と、第２のメタル配線１０８の上方に列方向に延伸する第３のメタル配線１０９と、各配線の間に形成された層間絶縁膜１２０とを備えている。ここで、図示はしていないが、第３のメタル配線１０９と拡散層ビット線１０２とは電気的に接続されており、第３のメタル配線１０９は拡散層ビット線１０２のビット線用メタル配線としてビット線の抵抗を下げるために設けられている。なお、電荷トラップ層１０３は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が下から順に積層された多層構造を有している。また、第１のメタル配線１０６のうち第２のメタル配線１０８とゲート電極１０４とを接続するためのコンタクト領域に形成された部分は、コンタクト１０５とビア１０７とを接続させるためのみに設けられているため、行方向に延伸していない。
【００１４】
また、従来の第２の半導体記憶装置は、図７（ａ）に示すように、電荷トラップ層１０３をゲート絶縁膜として、ゲート電極１０４を有するメモリトランジスタが所定の間隔をおいて複数個形成されている。ゲート電極１０４の上方には、各メモリトランジスタの間隔に対してほぼ２倍の間隔をおいて第１のメタル配線１０６が複数個形成されており、第１のメタル配線１０６の上方には、同様に各メモリセルトランジスタの間隔に対してほぼ２倍の間隔をおいて第２のメタル配線１０８が複数個形成されている。このように、第１のメタル配線１０６と第２のメタル配線１０８とは、メモリセルトランジスタの上方に、交互に設けられている。
【００１５】
一方、従来の第２の半導体記憶装置は、図７（ｂ）に示すように、半導体基板１０１内に拡散層ビット線１０２が形成されていない領域の一部においては、第１のメタル配線１０６は、ゲート電極１０４の上方に各メモリセルトランジスタの間隔とほぼ同じ間隔をおいて形成されている。第１のメタル配線１０６の上方には、各メモリセルトランジスタの間隔に対してほぼ２倍の間隔をおいて第２のメタル配線１０８が形成されている。なお、第２のメタル配線１０８は、コンタクト１０５、第１のメタル配線１０６、およびビア１０７を介してゲート電極１０４と電気的に接続されている。
【００１６】
以上のように、従来の第２の半導体記憶装置では、ワード線用メタル配線として第１のメタル配線１０６および第２のメタル配線１０８の２つのメタル配線を用いることにより、従来の第１の半導体記憶装置のようにメモリセルサイズが第１のメタル配線１０６のピッチにより制限されないため、実質的にゲート電極１０４と同等の微細なピッチでワード線用メタル配線を形成することが可能となる。ただし、図７（ｂ）に示す領域においては、第１のメタル配線１０６とゲート電極１０４を同程度のピッチで加工する必要があるが、この場合、部分的に膜厚の大きなレジストを用いればよいため、第１のメタル配線１０６の加工時にレジスト倒れが起こる可能性は低い。
【特許文献１】特開平７−４５７２０号公報
【特許文献２】特開２００４−１０３７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来の第２の半導体記憶装置では、第１のメタル配線１０６を部分的にゲート電極１０４のピッチに合わせて形成することは可能であっても、全ての第１のメタル配線１０６においてゲート電極１０４の微細なピッチに合わせることは困難である。なぜなら、微細なピッチを実現するために、全体にわたってアスペクト比の大きいレジストを用いると、レジストの強度が保たれず、レジスト倒れが発生しやすくなるからである。
【００１８】
また、従来の第２の半導体記憶装置では、ワード線用メタル配線として２つのメタル配線層を必要とするため、製造コストが高くなってしまう。
【００１９】
本発明は、上記不具合に鑑みてなされたものであり、低コストで、レジスト倒れを引き起こすことなく比較的容易に微細化が可能な半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、本発明の第１の半導体記憶装置は、基板と、前記基板内に列方向に延伸する複数の拡散層ビット線と、前記基板および前記複数の拡散層ビット線の上に形成された電荷トラップ層と、前記電荷トラップ層上に行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成されたゲート電極と、前記ゲート電極の上方に行方向に延伸し、同一行において互いに同じ配線層内に所定の間隔を空けて複数個形成された第１のメタル配線と、前記ゲート電極上に形成され、前記ゲート電極と前記複数の第１のメタル配線の各々とを接続するコンタクトとを備えており、前記ゲート電極および前記複数の第１のメタル配線は１つのデコーダにより駆動される。なお、前記各第１のメタル配線の配線長は、前記各第１のメタル配線の配線幅の１０００倍以下であることが好ましい。
【００２１】
この構成によれば、ワード線を構成するゲート電極の抵抗を下げるために、第１のメタル配線が同一行において同じ配線層内で、行方向の所定の間隔を空けて分割して形成されている。これにより、レジスト倒れの発生を抑制することができ、ゲート電極と同程度の微細なピッチで第１のメタル配線を加工することが可能となる。また、第１のメタル配線を形成するための新たな配線層を設ける必要がないため、低コストで、比較的容易に半導体記憶装置を微細化することができる。さらに、本発明の第１の半導体記憶装置では、ゲート電極および複数の第１のメタル配線は１つのデコーダにより駆動されるため、メモリセルを駆動するデコーダの周辺の回路面積を小さくすることができ、半導体記憶装置の低コスト化を実現することができる。
【００２２】
また、本発明の第２の半導体記憶装置は、基板と、前記基板内に列方向に延伸する複数の拡散層ビット線と、前記基板および前記複数の拡散層ビット線の上に形成された電荷トラップ層と、前記電荷トラップ層上に行方向に延伸し、前記複数の拡散層ビット線と立体的に交差するように形成されたゲート電極と、前記ゲート電極の上方に行方向に延伸し、同一行において互いに同じ配線層内に所定の間隔を空けて複数個形成された第１のメタル配線と、前記複数の第１のメタル配線と同じ配線層に形成され、前記複数の第１のメタル配線の各々の間に列方向に延伸し、前記複数の拡散層ビット線の各々と電気的に接続される第２のメタル配線と、前記各第１のメタル配線の上方に行方向に延伸し、同一行において互いに同じ配線層内に前記各第２のメタル配線と立体的に交差するように形成され、前記第１のメタル配線と電気的に接続される第３のメタル配線と、前記第３のメタル配線と同じ配線層内に列方向に延伸し、前記各第１のメタル配線と立体的に交差するように形成され、前記各拡散層ビット線と電気的に接続される第４のメタル配線と、前記各ゲート電極と前記各第１のメタル配線とを接続するコンタクトと、前記各第１のメタル配線と前記各第３のメタル配線とを接続するビアとを備えており、前記ゲート電極、前記複数の第１のメタル配線および前記複数の第３のメタル配線は１つのデコーダにより駆動される。なお、前記コンタクトと前記ビアとは平面的に見て互いに重なる部分を有していることが好ましい。
【００２３】
本発明の第２の半導体記憶装置は、ワード線を構成するゲート電極の抵抗を下げるために、同じ配線層内に所定の配線長で分割して形成された第１のメタル配線と、該第１のメタル配線よりも上層の配線層内に所定の配線長で分割して形成された第３のメタル配線との行方向に延伸する２つのメタル配線を備えている。さらに、第１のメタル配線と第３のメタル配線とは、ビアにより電気的に接続されており、平面的に見て行方向に交互に形成されている。この構成によると、２つのメタル配線はそれぞれ所定の配線長で分割して形成されるため、レジストの強度が十分に保たれ、レジスト倒れの発生を抑制することができる。また、異なる配線層に２つのメタル配線がそれぞれ形成され、ワード線用メタル配線が立体的に配置されているため、ゲート電極のピッチに合わせてワード線用メタル配線を加工することが可能となる。
【００２４】
さらに、本発明の第２の半導体記憶装置においては、第３のメタル配線は第２のメタル配線と同じ配線層内に形成されており、新たに配線層を設けなくても、ワード線用メタル配線の数を増やしてワード線の抵抗を下げることが可能である。その結果、低コストで、比較的容易に微細化された半導体記憶装置を提供することができる。
【００２５】
また、本発明の半導体記憶装置の製造方法は、列方向に延伸する拡散層ビット線が形成された基板上に、電荷トラップ層、行方向に延伸するゲート電極、および層間絶縁膜を順次形成する工程（ａ）と、前記層間絶縁膜に前記ゲート電極の上面に達するホールを形成した後、前記ホールに導電体を埋め込むことによりコンタクトを形成する工程（ｂ）と、前記層間絶縁膜および前記コンタクトの上に、第１のメタル配線膜を堆積させる工程（ｃ）と、前記第１のメタル配線膜上にレジストを形成した後、前記第１のメタル配線膜をエッチングすることにより、所定の配線長で行方向に延伸し、隣接する前記コンタクトを介して前記ゲート電極に接続される第１のメタル配線を複数個形成する工程（ｄ）とを備えている。なお、前記工程（ｄ）では、３以上５以下のアスペクト比を有する前記レジストを用いて、前記配線長が配線幅の１０００倍以下である前記第１のメタル配線を複数個形成することが好ましい。
【００２６】
この方法によれば、工程（ｄ）において、所定の配線長で同じ配線層内に分割して第１のメタル配線を形成する。これにより、レジスト倒れの発生を抑制しつつ、ゲート電極と同程度の微細なピッチで第１のメタル配線を加工することが可能となる。その結果、本発明の半導体記憶装置の製造方法を用いると、レジスト倒れの発生を抑制しつつ微細化された半導体記憶装置を製造することができる。
【発明の効果】
【００２７】
本発明の半導体記憶装置およびその製造方法によれば、レジスト倒れの発生を抑制しつつ、ゲート電極と同程度のピッチでワード線用メタル配線を形成することができるため、比較的容易に半導体記憶装置を微細化することが可能となる。
【００２８】
また、ワード線用メタル配線を形成するための新たな配線層を設ける必要がないため、比較的低コストで、微細化された半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置およびその製造方法について、図面を参照しながら説明する。
【００３０】
最初に本実施形態の半導体記憶装置の構成について述べる。図１（ａ）は、本実施形態の半導体記憶装置のメモリセルアレイの構成を示す上面図である。また、図１（ｂ）は図１（ａ）に示すＩｂ−Ｉｂ線における断面図であり、図１（ｃ）は図１（ａ）に示すＩｃ−Ｉｃ線における断面図である。
【００３１】
図１（ａ）〜（ｃ）に示すように、本実施形態の半導体記憶装置は、半導体基板１と、半導体基板１内に列方向に延伸する複数の拡散層ビット線２と、半導体基板１および複数の拡散層ビット線２の上に形成された電荷トラップ層３と、電荷トラップ層３上に行方向に延伸し、複数の拡散層ビット線２と立体的に交差するように形成され、ポリシリコンなどからなるゲート電極４と、ゲート電極４の上方に行方向に延伸し、同じ配線内に所定の間隔を空けて複数個形成された第１のメタル配線６と、ゲート電極４上に形成され、ゲート電極４と第１のメタル配線６の両端とをそれぞれ電気的に接続するコンタクト５とを備えている。なお、第１のメタル配線６は、デコーダ回路に接続されている。
【００３２】
さらに、本実施形態の半導体記憶装置は、第１のメタル配線６の上方に列方向に延伸する第２のメタル配線８と、ゲート電極４、第１のメタル配線６、および第２のメタル配線８の間にそれぞれ形成された層間絶縁膜２０とを備えている。ここで、図示はしていないが、第２のメタル配線８と拡散層ビット線２とは電気的に接続されており、第２のメタル配線８は拡散層ビット線２のビット線用メタル配線としてビット線の抵抗を下げるために設けられている。なお、電荷トラップ層３は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が下から順に積層された多層構造を有している。また、層間絶縁膜２０は、本実施形態の半導体記憶装置の製造方法で後述するが、第１の層間絶縁膜２０ａ、第２の層間絶縁膜２０ｂ、および第３の層間絶縁膜２０ｃとから構成されている。
【００３３】
また、本実施形態の半導体記憶装置では、図１（ｃ）に示すように、電荷トラップ層３をゲート絶縁膜として、ゲート電極４を有するメモリトランジスタが所定の間隔をおいて複数個形成されている。さらに、ゲート電極４の上方には、各メモリトランジスタの間隔とほぼ等しい間隔をおいて、第１のメタル配線６が複数個形成されている。このように、本実施形態の半導体記憶装置では、ゲート電極４（下部ワード線）と、第１のメタル配線６（ワード線用メタル配線）とからワード線が構成されている。
【００３４】
本実施形態の半導体記憶装置の特徴は、ワード線の低抵抗化を実現するために設けられた第１のメタル配線６が、互いに同じ配線層内で行方向に所定の間隔を空けて複数個形成されていることにある。なお、第１のメタル配線６の配線長は、該第１のメタル配線６の配線幅の１０００倍以下であることが好ましい。このような構成で第１のメタル配線６を設けた技術的背景について以下に説明する。
【００３５】
半導体記憶装置の低コスト化を実現するためには、チップ面積に占めるメモリセルの面積効率を高くする（メモリセルを駆動するデコーダなどの周辺の回路面積を小さくする）必要がある。このためには、１つのデコーダ回路に、なるべく多くのメモリセルを接続することが望ましい。しかし、１つのデコーダ回路に多くのメモリセルを接続すると、ワード線やビット線の抵抗が高くなり、半導体記憶装置として読み出し速度が遅くなるなどの弊害が生じる。このため、特にポリシリコンからなるワード線の抵抗を低下させるため、ワード線に接続されるメタル配線を形成する技術が重要となる。
【００３６】
一般的に、ゲート電極４の加工ピッチは、第１のメタル配線６の加工ピッチよりも小さくなる。これは、第１のメタル配線６の膜厚（約５００ｎｍ）がゲート電極４の膜厚（約１５０ｎｍ）に対して大きいため、第１のメタル配線６を加工するために用いるレジストの膜厚（約３００ｎｍ）も、ゲート電極４を加工するために用いるレジストの膜厚（約２００ｎｍ）に対して大きくなることに起因している。
【００３７】
ここで、高さと幅のアスペクト比（高さ÷幅）が３を超えるレジストを用いると、レジスト倒れが発生しやすくなる傾向がある。このレジスト倒れを考慮し、例えば、上記のレジストをそれぞれ用いた場合、ゲート電極４は約６５ｎｍの配線幅で加工することが可能であり、第１のメタル配線６は約１００ｎｍの配線幅で加工することが可能である。一般に、配線幅と配線間隔は互いに同程度にしたほうが安定したレジスト寸法が得られるため、上記の配線幅でそれぞれ加工を行う際には、ゲート電極４では１３０ｎｍピッチ、第１のメタル配線６では２００ｎｍピッチの加工が限界となる。従って、アスペクト比が３を超えるレジストを用いてもレジスト倒れの発生を抑えることができれば、配線ピッチを小さくできることになる。
【００３８】
ところで、このレジスト倒れは、配線長にも影響される。そこで、本願発明者は、配線長の影響を考慮に入れてレジストの形成条件を検討したところ、アスペクト比が３以上５以下である場合、配線長が配線幅の約１０００倍を超えなければレジスト倒れが発生しくいことを見出した。これを利用すれば、第１のメタル配線６を約６５ｎｍの配線幅で加工する場合、約６５μｍの配線長に分割して形成することにより、レジスト倒れを防止することができる。なお、アスペクト比が３未満のレジストを用いた際には、配線長を１０００倍以下にしなくてもレジスト倒れの発生を抑制しつつ、メタル配線を形成することが可能な場合もある。
【００３９】
以上のことより、本実施形態の半導体記憶装置では、第１のメタル配線６が所定の配線長で同じ配線層内に行方向に分割して形成されている。これにより、レジスト倒れの発生を抑制することができ、ゲート電極４と同程度の微細なピッチで第１のメタル配線６を加工することが可能となる。また、従来の第２の半導体記憶装置のように、新たな配線層を設ける必要がないため、低コストで、比較的容易に半導体記憶装置を微細化することができる。
【００４０】
なお、本実施形態の半導体記憶装置では、各第１のメタル配線６とゲート電極４とを接続するコンタクト５が２つ設けられた例を挙げたが、各第１のメタル配線６に接続される該コンタクトは３つ以上設けられていてもよい。これにより、上記の効果に加え、ワード線を十分に低抵抗化することが可能となる。
【００４１】
次に、本実施形態の半導体記憶装置の製造方法の一例について図面を用いて説明する。図２（ａ）〜（ｄ）は、本実施形態の半導体記憶装置の製造方法を示しており、図１（ａ）に示すＩｂ−Ｉｂ線と同じ位置における断面図である。
【００４２】
まず、図２（ａ）に示す工程では、半導体基板１内に拡散層ビット線２をイオン注入法により形成する。その後、半導体基板１および拡散層ビット線２の上に、電荷トラップ層３を形成する。次に、電荷トラップ層３上に、例えばポリシリコンからなるゲート電極形成膜（図示せず）を堆積させた後、ゲートマスク（図示せず）を用いて選択的にエッチングし、行方向に延伸するゲート電極４を形成する。
【００４３】
続いて、図２（ｂ）に示す工程では、電荷トラップ層３およびゲート電極４の上に第１の層間絶縁膜２０ａを堆積させる。その後、第１の層間絶縁膜２０ａにゲート電極４の上面に達するホールを設け、該ホールに導電体を埋め込むことによりコンタクト５を形成する。
【００４４】
次に、図２（ｃ）に示す工程では、第１の層間絶縁膜２０ａおよびコンタクト５の上に、第１のメタル配線膜６ａを堆積させる。その後、第１のメタル配線膜６ａ上にレジスト１２を形成する。
【００４５】
続いて、図２（ｄ）に示す工程では、レジスト１２を用いて第１のメタル配線膜６ａを第１の層間絶縁膜２０ａが露出するまでエッチングすることにより、所定の配線長で行方向に延伸し、コンタクト５を介してゲート電極４に接続される第１のメタル配線６を複数個形成する。その後、レジスト１２を除去する。
【００４６】
最後に、図２（ｅ）に示す工程では、ここでは詳細な説明は省略するが、第１のメタル配線６および第１の層間絶縁膜２０ａの上方に、第２の層間絶縁膜２０ｂ、列方向に延伸し拡散層ビット線２と電気的に接続される第２のメタル配線８、および第３の層間絶縁膜２０ｃを順次形成する。以上の工程により、本実施形態の半導体記憶装置を製造することができる。
【００４７】
本実施形態の半導体記憶装置の製造方法では、図２（ｃ）および図２（ｄ）に示す工程において、所定の配線長で同じ配線層内に分割して第１のメタル配線６を形成する。これにより、レジスト倒れの発生を抑制しつつ、ゲート電極４と同程度の微細なピッチで第１のメタル配線６を加工することが可能となる。その結果、本実施形態の半導体記憶装置の製造方法によれば、レジスト倒れの発生を抑制しつつ微細化された半導体記憶装置を製造することができる。
【００４８】
なお、図２（ｃ）に示す工程では、アスペクト比が３以上５未満であるレジストを用いて、配線長が配線幅の１０００倍以下となるように第１のメタル配線６を形成することが好ましい。これにより、レジストの強度が十分に得られ、レジスト倒れの発生をさらに抑制することができるため、比較的容易に半導体記憶装置を製造することが可能となる。
【００４９】
また、本実施形態の半導体記憶装置の変形例として、図３に示す半導体記憶装置（第２の半導体記憶装置）を用いてもよい。図３は、第２の半導体記憶装置の構成を示す断面図である。なお、図３は、図１（ａ）に示すＩｂ−Ｉｂ線と同じ位置における断面図である。以下、第２の半導体記憶装置の構成を説明するが、上記の本実施形態の半導体記憶装置と同様な構成の部分は省略する。
【００５０】
図３に示すように、第２の半導体記憶装置は、本実施形態の半導体装置の構成に加えて、第２のメタル配線８と同じ配線層内に形成された第３のメタル配線９と、各第１のメタル配線６と第３のメタル配線９とをそれぞれ電気的に接続するためのビア７とをさらに備えている。ここで、行方向に隣り合う各第１のメタル配線６同士は、ビア７および第３のメタル配線９を介して電気的に接続されている。
【００５１】
第２の半導体記憶装置の構成によれば、第１のメタル配線６と第３のメタル配線９との２つのワード線用メタル配線が設けられているため、十分にワード線の低抵抗化することが可能となる。したがって、第２の半導体記憶装置においては、ワード線の抵抗が十分に低減され、且つ、微細化された半導体記憶装置を得ることができる。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。
【００５３】
図４（ａ）は、本実施形態の半導体記憶装置のメモリセルアレイの構成を示す上面図である。また、図４（ｂ）は図４（ａ）に示すＩＶｂ−ＩＶｂ線における断面図であり、図４（ｃ）は図４（ａ）に示すＩＶｃ−ＩＶｃ線における断面図であり、図４（ｄ）はＩＶｄ−ＩＶｄ線における断面図である。
【００５４】
図４（ａ）〜（ｄ）に示すように、本実施形態の半導体記憶装置は、半導体基板１と、半導体基板１内に列方向に延伸する複数の拡散層ビット線２と、半導体基板１および複数の拡散層ビット線２の上に形成された電荷トラップ層３と、電荷トラップ層３上に行方向に延伸し、複数の拡散層ビット線２と立体的に交差するように形成され、ポリシリコンなどからなるゲート電極４と、ゲート電極４の上方に行方向に延伸し、互いに同じ配線層内に所定の間隔を空けて複数個形成された第１のメタル配線６と、ゲート電極４上に形成され、ゲート電極４と第１のメタル配線６の両端とをそれぞれ電気的に接続するコンタクト５とを備えている。
【００５５】
さらに、本実施形態の半導体記憶装置は、第１のメタル配線６と同じ配線層のうち、各第１のメタル配線６の間に列方向に延伸する第４のメタル配線１０と、第１のメタル配線６の上方に列方向に延伸し、各第１のメタル配線６と立体的に交差するように形成された第２のメタル配線８と、第２のメタル配線８と同じ配線層内に行方向に延伸し、第４のメタル配線１０と立体的に交差するように形成された第５のメタル配線１１と、各第１のメタル配線６と各第５のメタル配線１１とを接続するためのビア７と、ゲート電極４、第１のメタル配線６、第２のメタル配線８、第４のメタル配線１０、および第５のメタル配線１１の間にそれぞれ形成された層間絶縁膜２０とを備えている。なお、第５のメタル配線１１は、デコーダ回路に接続されている。ここで、図示はしていないが、第２のメタル配線８および第４のメタル配線１０と拡散層ビット線２とはそれぞれ電気的に接続されており、第２のメタル配線８および第４のメタル配線１０は拡散層ビット線２のビット線用メタル配線として、ビット線の抵抗を下げるために設けられている。なお、電荷トラップ層３は、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜が下から順に積層された多層構造を有している。
【００５６】
本実施形態の半導体記憶装置では、図４（ｃ）および（ｄ）に示すように、電荷トラップ層３をゲート絶縁膜として、ゲート電極４を有するメモリトランジスタが所定の間隔をおいて複数個形成されている。さらに、図４（ｃ）に示すように、拡散層ビット線２が形成されている領域では、ゲート電極４の上方には、各メモリセルトランジスタの間隔とほぼ等しい間隔をおいて、第１のメタル配線６が複数個形成されている。第１のメタル配線６の上方には、第１のメタル配線６と立体的に交差するように列方向に延伸する第２のメタル配線８が形成されている。
【００５７】
また、図４（ｄ）に示すように、上記図４（ｃ）に示す拡散層ビット線２の両隣りに形成された拡散層ビット線２上では、ゲート電極４の上方に、列方向に延伸する第４のメタル配線１０が形成されている。第４のメタル配線１０の上方には、各メモリトランジスタの間隔とほぼ等しい間隔をおいて、第４のメタル配線１０と立体的に交差するように行方向に延伸する第５のメタル配線１１が形成されている。
【００５８】
以上のように、本実施形態の半導体記憶装置では、ワード線方向に隣り合う各第１のメタル配線６同士がビア７と第５のメタル配線１１とを介して電気的に接続されており、各第１のメタル配線６はコンタクト５によりゲート電極４と電気的に接続されている。本実施形態の半導体記憶装置では、ゲート電極４、第１のメタル配線６、および第５のメタル配線１１からワード線が構成されている。  
【００５９】
本実施形態の半導体記憶装置の特徴は、ワード線の抵抗を下げるために、同じ配線層内に所定の配線長で分割して形成された第１のメタル配線６と、該第１のメタル配線６よりも上層の配線層内に所定の配線長で分割して形成された第５のメタル配線１１との行方向に延伸する２つのメタル配線を備えていることにある。さらに、第１のメタル配線６と第５のメタル配線１１とは、ビア７により電気的に接続されており、平面的に見てワード線方向に交互に形成されている。この構成によると、２つのメタル配線は、それぞれ所定の配線長で分割して形成されるため、レジストの強度が十分に保たれ、レジスト倒れの発生を抑制することができる。また、異なる配線層に２つのメタル配線がそれぞれ形成され、ワード線用メタル配線が立体的に配置されているため、ゲート電極４のピッチに合わせて、ワード線用メタル配線を加工することが可能となる。
【００６０】
また、本実施形態の半導体記憶装置では、ゲート電極４と第１のメタル配線６、および第１のメタル配線６と第５のメタル配線１１を接続するために、コンタクト５およびビア７をそれぞれ１つずつ備えていればよい。このため、コンタクト５およびビア７を各メタル配線と接続する部分の面積を従来の半導体記憶装置に比べて小さくでき、微細化された半導体記憶装置を提供することが可能となる。なお、コンタクト５とビア７とは平面的に見て互いに重なる部分を有していることが好ましい。この場合、より微細化された半導体記憶装置を実現することができる。
【００６１】
また、本実施形態の半導体記憶装置においては、第５のメタル配線１１は第２のメタル配線８と同じ配線層内に形成されており、新たに配線層を設けなくても、ワード線用メタル配線の数を増やしてワード線の抵抗を下げることが可能である。その結果、低コストで、比較的容易に微細化された半導体記憶装置を提供することができる。
【産業上の利用可能性】
【００６２】
本発明の半導体記憶装置およびその製造方法は、例えば、バーチャルグラウンド型アレイを有するＮＯＭＯＳ型の不揮発性半導体記憶装置の微細化に有用である。
【図面の簡単な説明】
【００６３】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態の半導体記憶装置の変形例を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態の半導体記憶装置の構成を示す図である。
【図５】（ａ）〜（ｃ）は、従来の第１の半導体記憶装置の構成を示す図である。
【図６】（ａ）〜（ｃ）は、従来の第２の半導体記憶装置の構成を示す図である。
【図７】（ａ）、（ｂ）は、従来の第２の半導体記憶装置の構成を示す図である。
【符号の説明】
【００６４】
１        半導体基板 
２        拡散層ビット線 
３        電荷トラップ層 
４        ゲート電極 
５        コンタクト 
６        第１のメタル配線
６ａ      第１のメタル配線膜 
７        ビア 
８        第２のメタル配線 
９        第３のメタル配線 
１０      第４のメタル配線 
１１      第５のメタル配線 
１２      レジスト
２０      層間絶縁膜
２０ａ    第１の層間絶縁膜
２０ｂ    第２の層間絶縁膜
２０ｃ    第３の層間絶縁膜 
１０１    半導体基板 
１０２    拡散層ビット線 
１０３    電荷トラップ層 
１０４    ゲート電極 
１０５    コンタクト 
１０６    第１のメタル配線 
１０７    ビア 
１０８    第２のメタル配線 
１０９    第３のメタル配線 
１２０    層間絶縁膜 
【図１】
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【図２】
2008098443.tif 000004
【図３】
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【図４】
2008098443.tif 000006
【図５】
2008098443.tif 000007
【図６】
2008098443.tif 000008
【図７】
2008098443.tif 000009