(57)【要約】【課題】内部回路をＥＳＤによる破壊から効果的に保護できるＥＳＤ保護回路を提供する。【解決手段】クランプ用の第１ＮＭＯＳトランジスタ１６と、トリガ用の第２ＮＭＯＳトランジスタ１７と、負荷素子１８とを具備するＥＳＤ保護回路が開示される。第１ＮＭＯＳトランジスタは、電流通路の一端が第１の端子１１に接続され、電流通路の他端が第２の端子１２に接続され、内部回路１３を構成するＮＭＯＳトランジスタ１５と同じ厚さのゲート酸化膜を有する。第２ＮＭＯＳトランジスタ１７は、電流通路の一端が上記第１の端子に接続され、電流通路の他端及びゲートが第１ＮＭＯＳトランジスタのゲートに接続され、上記第１ＮＭＯＳトランジスタよりも薄いゲート酸化膜を有する。負荷素子は、一端が第１ＮＭＯＳトランジスタのゲートに接続され、他端が第２の端子に接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
内部回路を構成するＮＭＯＳトランジスタと同じ厚さのゲート酸化膜を有し、電流通路の一端が第１の端子に接続され、電流通路の他端が第２の端子に接続されたクランプ用の第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタよりも薄いゲート酸化膜を有し、電流通路の一端が前記第１の端子に接続され、電流通路の他端及びゲートが前記第１ＮＭＯＳトランジスタのゲートに接続されたトリガ用の第２ＮＭＯＳトランジスタと、
一端が前記第１ＮＭＯＳトランジスタのゲートに接続され、他端が前記第２の端子に接続された負荷素子と
を具備することを特徴とするＥＳＤ保護回路。
【請求項２】
前記第２ＮＭＯＳトランジスタのスナップバック電圧は、前記内部回路を構成するＮＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのスナップバック電圧よりも低く、且つ前記第１の端子に印加される電源電位よりも高いことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第１の端子に印加される電位は電源電位であり、前記第２の端子に印加される電位は接地電位であり、
前記内部回路はインバータを含むことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記内部回路に接続される第３の端子を更に具備し、
前記第１の端子に印加される電位は電源電位であり、前記第２の端子に印加される電位は接地電位であり、
前記内部回路はバッファ回路を含み、前記第３の端子から信号を入力または出力することを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項５】
内部回路を構成するＮＭＯＳトランジスタと同じ厚さのゲート酸化膜を有し、各々の電流通路の一端が第１の端子に共通接続され、各々の電流通路の他端が第２の端子に共通接続されたクランプ用の複数の第１ＮＭＯＳトランジスタと、
前記複数の第１ＮＭＯＳトランジスタよりも薄いゲート酸化膜を有し、電流通路の一端が前記第１の端子に接続され、電流通路の他端及びゲートが前記複数の第１ＮＭＯＳトランジスタのゲートに共通接続されたトリガ用の第２ＮＭＯＳトランジスタと、
一端が前記複数の第１ＮＭＯＳトランジスタのゲートに共通接続され、他端が前記第２の端子に接続された負荷素子と
を具備することを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ集積回路装置の内部回路をＥＳＤ（Electro Static Discharge）による破壊から保護するためのＥＳＤ保護回路に関する。
【背景技術】
【０００２】
一般に、ＣＭＯＳ集積回路装置には、内部回路をＥＳＤによる破壊から保護するためにＥＳＤ保護回路が内蔵されている。ＥＳＤ保護回路には種々の構造が提案されており、ＭＯＳタイプ保護素子としては、ＧＧＮＭＯＳトランジスタ（Grounded Gate Ｎチャネル型ＭＯＳトランジスタ）が知られている。ＧＧＮＭＯＳトランジスタは、ドレインが電源端子（電源パッド）に接続され、ソースが接地端子（接地パッド）に接続され、ゲートが上記接地端子（ソース）に接続されている。
【０００３】
よって、上記ＧＧＮＭＯＳトランジスタは、通常はトランジスタの動作としてはオフ状態にある。そして、ＥＳＤが印加されると、ドレインと基板（バックゲート）間のＰＮ接合がブレークダウンして内部回路を保護する。
【０００４】
保護素子であるＧＧＮＭＯＳトランジスタが動作する電圧（スナップバック電圧）Ｖｔ１は、ドレイン−バックゲート間のＮＰ接合の接合破壊電圧で決まる。ＭＯＳトランジスタを保護素子として用いる場合、スナップバック電圧Ｖｔ１と内部回路を構成するＭＯＳトランジスタのゲート破壊電圧Ｖｏｘの関係は、
Ｖｏｘ＞Ｖｔ１
が成立しなければ保護素子が動作する前に内部回路を構成するＭＯＳトランジスタのゲート破壊が起こってしまう。
【０００５】
通常、ＧＧＮＭＯＳトランジスタと内部回路の入力段のＭＯＳトランジスタを同じサイズで且つ同一プロセスで形成すると、ゲート破壊電圧Ｖｏｘはスナップバック電圧Ｖｔ１より高くなる。しかしながら、近年のサブミクロンプロセス、例えばＭＯＳトランジスタのチャネル幅が１３０ｎｍ（ゲート酸化膜厚は６０ｎｍ）以下になると、ゲート破壊電圧Ｖｏｘとスナップバック電圧Ｖｔ１との関係に逆転現象が起こり、スナップバック電圧Ｖｔ１がゲート破壊電圧Ｖｏｘより高くなる（例えば特許文献１参照）。このため、ＭＯＳタイプ保護素子では内部回路を効果的に保護できなくなって来ている。
【０００６】
また、上記ＭＯＳタイプ保護素子を、出力バッファを伴う端子、例えば出力端子（出力パッド）や入出力端子（入出力パッド）に適用すると充分な保護効果が得られないことが知られている。すなわち、出力バッファを構成するＮＭＯＳトランジスタと保護素子を構成するＮＭＯＳトランジスタのスナップバック電圧Ｖｔ１が同じであるため、保護動作時に保護素子だけでなく出力バッファの方にも電流が流れてしまう。この際、出力バッファの駆動能力が小さいと、ＥＳＤによる大電流が流れてＮＭＯＳトランジスタが破壊されてしまう。
【０００７】
更に、内部回路を効果的に保護するために、ＭＯＳタイプ保護素子を並列接続して大電流を流せるようにした構成が提案されている。しかし、並列型の構造は、いずれかの保護素子が動作した瞬間に保護素子のアノード端子の電圧が下がるため、他の保護素子が動作しなくなる恐れがある。つまり、保護素子のサイズを大きくしても、特定の保護素子に電流が集中してしまうと、期待する保護耐圧に満たなくなる。
【特許文献１】EOS/ESD SYMPOSIUM PROCEEDINGS 1994 pp.6.1.1-6.1.9 "The Impact of Technology Scaling on ESD Robustness and Protection Circuit Design" Ajith Amerasekera et.al.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、内部回路をＥＳＤによる破壊から効果的に保護できるＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によると、内部回路を構成するＮＭＯＳトランジスタと同じ厚さのゲート酸化膜を有し、電流通路の一端が第１の端子に接続され、電流通路の他端が第２の端子に接続されたクランプ用の第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタよりも薄いゲート酸化膜を有し、電流通路の一端が前記第１の端子に接続され、電流通路の他端及びゲートが前記第１ＮＭＯＳトランジスタのゲートに接続されたトリガ用の第２ＮＭＯＳトランジスタと、一端が前記第１ＮＭＯＳトランジスタのゲートに接続され、他端が前記第２の端子に接続された負荷素子とを具備するＥＳＤ保護回路が提供される。
【００１０】
また、本発明の他の一態様によると、内部回路を構成するＮＭＯＳトランジスタと同じ厚さのゲート酸化膜を有し、各々の電流通路の一端が第１の端子に共通接続され、各々の電流通路の他端が第２の端子に共通接続されたクランプ用の複数の第１ＮＭＯＳトランジスタと、前記複数の第１ＮＭＯＳトランジスタよりも薄いゲート酸化膜を有し、電流通路の一端が前記第１の端子に接続され、電流通路の他端及びゲートが前記複数の第１ＮＭＯＳトランジスタのゲートに共通接続されたトリガ用の第２ＮＭＯＳトランジスタと、一端が前記複数の第１ＮＭＯＳトランジスタのゲートに共通接続され、他端が前記第２の端子に接続された負荷素子とを具備するＥＳＤ保護回路が提供される。
【発明の効果】
【００１１】
本発明によれば、内部回路をＥＳＤによる破壊から効果的に保護できるＥＳＤ保護回路が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＥＳＤ保護回路を示している。このＥＳＤ保護回路１０は、ＣＭＯＳ集積回路装置における電源端子（ＶＤＤパッド）１１と基準電位端子（ＶＳＳパッド）１２間に設けられており、これらの端子１１，１２に印加されたＥＳＤから内部回路１３を保護する。内部回路１３は、本例ではＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５で構成されたＣＭＯＳインバータであり、上記端子１１，１２間の電圧で動作する。
【００１３】
上記ＥＳＤ保護回路１０は、クランプ用のＮＭＯＳトランジスタ１６、トリガ用のＮＭＯＳトランジスタ１７、及び負荷素子である抵抗素子１８で構成されている。上記ＮＭＯＳトランジスタ１７のドレインは電源端子１１に接続され、ゲートとソースは抵抗素子１８の一端に接続される。上記抵抗素子１８の他端は、基準電位端子１２に接続される。また、上記ＮＭＯＳトランジスタ１６のドレインは電源端子１１に接続され、ゲートは上記ＮＭＯＳトランジスタ１７と抵抗素子１８との接続ノードに接続され、ソースは基準電位端子１２に接続される。
【００１４】
図２に示すように、上記ＮＭＯＳトランジスタ１６のゲート酸化膜厚Ｔｏｘ１６は、内部回路１３を構成するＮＭＯＳトランジスタ１５のゲート酸化膜厚Ｔｏｘ１５と同じであり、ＮＭＯＳトランジスタ１７のゲート酸化膜厚Ｔｏｘ１７は、上記ＮＭＯＳトランジスタ１５，１６よりも薄くなっている。また、ＮＭＯＳトランジスタ１５のゲート絶縁膜厚Ｔｏｘ１５は、ゲート破壊電圧Ｖｏｘよりもスナップバック電圧Ｖｔ１の方が高い電圧になる膜厚である。更に、トリガ用のＮＭＯＳトランジスタ１７のスナップバック電圧Ｖｔ１は、内部回路１３を構成しているＮＭＯＳトランジスタ１５のゲート破壊電圧ＶｏｘよりもΔＶ１だけ低い。また、ＮＭＯＳトランジスタ１５のゲート絶縁膜厚Ｔｏｘ１５は、ゲート破壊電圧Ｖｏｘよりもスナップバック電圧Ｖｔ１の方が高い電圧になる膜厚である。すなわち、例えばＭＯＳトランジスタのチャネル幅が１３０ｎｍ以下のサブミクロンプロセスで形成されている。
【００１５】
上記スナップバック電圧Ｖｔ１は、上記トリガ用ＮＭＯＳトランジスタ１７のゲート酸化膜厚を調整することにより制御する。また、このＮＭＯＳトランジスタ１７は、ＥＳＤ電流を流すクランプ用ＮＭＯＳトランジスタ１６との各容量関係を調整することにより、ＮＭＯＳトランジスタ１７自身が破壊されないように設計できる。更に、上記抵抗素子１８は、ＮＭＯＳトランジスタ１７がスナップバックをした後で、内部回路１３中のトランジスタ１４，１５が破壊される前に、ＮＭＯＳトランジスタ１６をオンさせることができる抵抗値である。また、このＮＭＯＳトランジスタ１７のリーク電流では、ＮＭＯＳトランジスタ１６がオンしない程度の電圧値にしかならない抵抗値に設定されている。
【００１６】
上記のような構成において、基準電位端子１２に印加される電位ＶＳＳを基準にして、電源端子１１に正極性のＥＳＤが印加されると、図３に示すようにＮＭＯＳトランジスタ１７は内部回路１３を構成するＮＭＯＳトランジスタ１５のゲート破壊電圧Ｖｏｘよりも低い電圧Ｖ１でスナップバックをするため、内部回路１３中のＭＯＳトランジスタ１４，１５がゲート破壊を起こす前にオンする。これによって、クランプ用のＮＭＯＳトランジスタ１６のゲート電位が上昇してオンするので、ＥＳＤ保護回路１０を確実に動作させて内部回路１３を効果的に保護することができる。しかも、ＮＭＯＳトランジスタ１７のスナップバック特性を利用するので、内部回路１３の通常動作時には上記ＮＭＯＳトランジスタ１７にはリーク電流がほとんど流れず、電流消費を最小限にできる。
【００１７】
一方、電源端子１１に負極性のＥＳＤが印加された場合は、ＮＭＯＳトランジスタ１７はダイオードとして働き、このダイオードと抵抗素子１８によりクランプ用ＮＭＯＳトランジスタ１６のゲートがバイアスされてオンするので、内部回路１３を保護できる。
【００１８】
なお、ＮＭＯＳトランジスタ１７のゲート酸化膜厚がＮＭＯＳトランジスタ１５，１６と同じであると、ゲート破壊電圧Ｖｏｘより高い電圧Ｖ２でスナップバックすることになるので、ＥＳＤ保護回路１０が動作する前に内部回路１３が破壊されて充分な保護を行うことはできない。
【００１９】
［第２の実施形態］
図４は、本発明の第２の実施形態に係るＥＳＤ保護回路を示している。このＥＳＤ保護回路２０は、ＣＭＯＳ集積回路装置における出力端子（出力パッド）２１と基準電位端子（ＶＳＳパッド）２２間に設けられており、出力端子２１に印加されたＥＳＤから出力バッファ２３を保護する。出力バッファ２３は、本例ではＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５で構成されたＣＭＯＳインバータであり、電源端子（ＶＤＤパッド）２６と基準電位端子２２間の電圧で動作する。この出力バッファ２３には、内部回路から信号が供給され、上記出力端子２１からチップの外部に信号を出力するようになっている。
【００２０】
上記ＥＳＤ保護回路２０は、図１に示したＥＳＤ保護回路１０と同様に、クランプ用のＮＭＯＳトランジスタ２７、トリガ用のＮＭＯＳトランジスタ２８、及び負荷素子である抵抗素子２９で構成されている。上記ＮＭＯＳトランジスタ２８のドレインは出力端子２１に接続され、ゲートとソースは抵抗素子２９の一端に接続される。上記抵抗素子２９の他端は、基準電位端子２２に接続される。また、上記ＮＭＯＳトランジスタ２７のドレインは出力端子２１に接続され、ゲートは上記ＮＭＯＳトランジスタ２８と抵抗素子２９との接続ノードに接続され、ソースは基準電位端子２２に接続される。
【００２１】
図５に示すように、トリガ用のＮＭＯＳトランジスタ２８のゲート酸化膜厚Ｔｏｘ２８は、上記出力バッファ２３を構成するＮＭＯＳトランジスタ２５のゲート酸化膜厚Ｔｏｘ２５よりも薄くなっている。そして、出力バッファ２３を構成するＮＭＯＳトランジスタ２５のスナップバック電圧よりも、ＥＳＤ保護回路２０中のトリガ用のＮＭＯＳトランジスタ２８のスナップバック電圧の方がΔＶ２だけ低い。このため、出力端子２１へＥＳＤが印加された場合に、出力バッファ２３よりも先にＥＳＤ保護回路２０が動作する。
【００２２】
すなわち、出力端子２１へ正極性のＥＳＤが印加されると、図６に示すように必ずＥＳＤ保護回路２０中のトリガ用ＮＭＯＳトランジスタ２８の方が出力バッファ２３を構成するＮＭＯＳトランジスタ２５より先にスナップバックする。このため、出力ドライバであるＭＯＳトランジスタ２４，２５のサイズが小さい場合でも、出力バッファ２３にＥＳＤ電流が流れるのを防止でき、ＥＳＤによる破壊を抑制できる。
【００２３】
一方、出力端子２１へ負極性のＥＳＤが印加された場合は、ＮＭＯＳトランジスタ２８はダイオードとして働き、このダイオードと抵抗素子２９によりクランプ用ＮＭＯＳトランジスタ２７のゲートがバイアスされてオンするので内部回路１３を保護できる。
【００２４】
なお、上記スナップバック電圧Ｖｔ１は、上記トリガ用ＮＭＯＳトランジスタ２８のゲート酸化膜厚を調整することにより制御する。また、このＮＭＯＳトランジスタ２８は、ＥＳＤ電流を流すクランプ用ＮＭＯＳトランジスタ２７との各容量関係を調整することにより、ＮＭＯＳトランジスタ２８自身が破壊されないように設計できる。更に、上記抵抗素子２９は、ＮＭＯＳトランジスタ２８がスナップバックをした後で、出力バッファ２３中のトランジスタ２４，２５が破壊される前に、ＮＭＯＳトランジスタ２７をオンすることができる抵抗値である。また、このＮＭＯＳトランジスタ２８のリーク電流では、ＮＭＯＳトランジスタ２７がオンしない程度の電圧値にしかならない抵抗値に設定されている。
【００２５】
更に、上記第２の実施形態では出力端子（出力パッド）に印加されるＥＳＤサージから出力バッファを保護する場合を例にとって説明したが、入力端子（入力パッド）に印加されるＥＳＤサージから入力バッファを保護する場合にも同様にして適用できる。また、入出力端子（入出力パッド）に印加されるＥＳＤサージから入出力バッファを保護する場合にも適用できるのは勿論である。
【００２６】
［第３の実施形態］
図７は、本発明の第３の実施形態に係るＥＳＤ保護回路を示している。このＥＳＤ保護回路３０は、ＣＭＯＳ集積回路装置における電源端子（ＶＤＤパッド）３１と基準電位端子（ＶＳＳパッド）３２間に設けられており、これらの端子３１，３２に印加されたＥＳＤから内部回路３３を保護する。内部回路３３は、例えば第１の実施形態と同様に、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５で構成されたＣＭＯＳインバータであり、上記端子３１，３２間の電圧で動作する。
【００２７】
上記ＥＳＤ保護回路３０は、クランプ用の複数（本例では４つ）のＮＭＯＳトランジスタ３６−１〜３６−４、トリガ用のＮＭＯＳトランジスタ３７、及び負荷素子としての抵抗素子３８で構成されている。上記ＮＭＯＳトランジスタ３７のドレインは電源端子３１に接続され、ゲートとソースは抵抗素子３８の一端に接続される。上記抵抗素子３８の他端は、基準電位端子３２に接続される。また、上記ＮＭＯＳトランジスタ３６−１〜３６−４のドレインはそれぞれ電源端子３１に共通接続され、ゲートはそれぞれ上記ＮＭＯＳトランジスタ３７と抵抗素子３８との接続ノードに接続され、ソースはそれぞれ基準電位端子３２に接続される。
【００２８】
上記ＮＭＯＳトランジスタ３６−１〜３６−４のゲート酸化膜厚は、内部回路３３のＮＭＯＳトランジスタ３５と同じであり、ＮＭＯＳトランジスタ３７のゲート酸化膜厚は、上記ＮＭＯＳトランジスタ３５よりも薄くなっている。また、ＮＭＯＳトランジスタ３７のスナップバック電圧Ｖｔ１は、内部回路３３のＮＭＯＳトランジスタ３５のゲート破壊電圧Ｖｏｘよりも低い。更に、ＮＭＯＳトランジスタ３５のゲート絶縁膜厚は、ゲート破壊電圧Ｖｏｘよりもスナップバック電圧Ｖｔ１の方が高い電圧になる膜厚である。すなわち、例えばＭＯＳトランジスタのチャネル幅が１３０ｎｍ以下のサブミクロンプロセスで形成されている。
【００２９】
上記スナップバック電圧Ｖｔ１は、上記トリガ用ＮＭＯＳトランジスタ３７のゲート酸化膜厚を調整することにより制御する。また、このＮＭＯＳトランジスタ３７は、ＥＳＤ電流を流すクランプ用ＮＭＯＳトランジスタ３６−１〜３６−４との各容量関係を調整することにより、ＮＭＯＳトランジスタ３７自身が破壊されないように設計されている。更に、上記抵抗素子２９は、ＮＭＯＳトランジスタ３７がスナップバックをした後で、内部回路３３中のトランジスタ３４，３５が破壊される前に、ＮＭＯＳトランジスタ３６−１〜３６−４をオンすることができる抵抗値である。また、このＮＭＯＳトランジスタ３７のリーク電流では、ＮＭＯＳトランジスタ３６−１〜３６−４がオンしない程度の電圧値にしかならない抵抗値に設定されている。
【００３０】
上記のような構成では、電源端子３１からＥＳＤが印加されると、トリガ用のＮＭＯＳトランジスタ３７が先にスナップバックを起こし、全てのクランプ用のＮＭＯＳトランジスタ３６−１〜３６−４が同時に動作して内部回路３３を保護する。このため、図８に示すように、従来は特定の保護素子に電流が集中して保護動作の実効的なチャネル幅が低下して耐圧が下がったのに対し、ＥＳＤ耐圧をリニアな関係に保って高い保護効果が得られる。しかも、クランプ用のＮＭＯＳトランジスタ３６−１〜３６−４の寄生容量の存在によって、ＥＳＤ電流値の変化が緩やかになるのでより効果的に内部回路を保護できる。
【００３１】
一方、電源端子３１に負極性のＥＳＤが印加された場合は、ＮＭＯＳトランジスタ３７はダイオードとして働き、このダイオードと抵抗素子３８によりクランプ用ＮＭＯＳトランジスタ３６−１〜３６−４のゲートがバイアスされてオンするので、内部回路３３を保護できる。
【００３２】
なお、本第３の実施形態では、電源端子３１に印加されるＥＳＤサージから内部回路３３を保護する場合を例にとって説明したが、出力端子（出力パッド）に印加されるサージから出力バッファを保護する場合、入力端子（入力パッド）に印加されるサージから入力バッファを保護する場合、更に入出力端子（入出力パッド）に印加されるサージから入出力バッファを保護する場合のいずれにも適用できるのは勿論である。
【００３３】
上述したように、本発明の各実施形態によれば、トランジスタのスナップバック電圧Ｖｔ１と内部回路のゲート破壊電圧ＶｏｘがＶｏｘ＜Ｖｔ１の関係になる、例えばＭＯＳトランジスタのチャネル幅が１３０ｎｍ以下のサブミクロンプロセスで形成されるＣＭＯＳ集積回路装置においても、トリガ用トランジスタのスナップバック電圧Ｖｔ１と内部回路のゲート破壊電圧Ｖｏｘとの関係がＶｏｘ＞Ｖｔ１となるようにすれば、効果的に内部回路を保護できる。
【００３４】
また、上記各実施形態では、出力バッファ等の内部回路よりもスナップバック電圧Ｖｔ１を必ず低くすることができるため、他のトランジスタとの競合がなく、保護素子だけを効率よく動作させることができる。
【００３５】
更に、上記各実施形態では、トリガ用ＮＭＯＳトランジスタのスナップバック特性と、抵抗素子を使ってクランプ用ＮＭＯＳトランジスタのゲートに直接バイアス電圧を与えてオンさせるため、保護素子サイズとＥＳＤ保護能力をリニアな関係に保つことができる。そのため、ＥＳＤ保護回路のサイズを有効的に使用することが容易であるため、サイズの最適化に適している。
【００３６】
以上第１乃至第３の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るＥＳＤ保護回路を示す回路図。
【図２】上記図１に示したＥＳＤ保護回路を構成するＮＭＯＳトランジスタの素子特性について説明するためのもので、ゲート酸化膜厚、ゲート破壊電圧及びスナップバック電圧の関係を示す特性図。
【図３】上記図１に示したＥＳＤ保護回路の動作について説明するためのもので、電源電圧、ゲート破壊電圧及びスナップバック電圧の関係を示す電圧−電流特性図。
【図４】本発明の第２の実施形態に係るＥＳＤ保護回路を示す回路図。
【図５】上記図４に示したＥＳＤ保護回路を構成するＮＭＯＳトランジスタの素子特性について説明するためのもので、ゲート酸化膜厚とスナップバック電圧との関係を示す特性図。
【図６】上記図４に示したＥＳＤ保護回路の動作について説明するためのもので、ＮＭＯＳトランジスタのスナップバック電圧を示す電圧−電流特性図。
【図７】本発明の第３の実施形態に係るＥＳＤ保護回路を示す回路図。
【図８】上記図７に示したＥＳＤ保護回路におけるクランプ用ＮＭＯＳトランジスタにおける耐圧のチャネル幅依存性について説明するためのチャネル幅−耐圧特性図。
【符号の説明】
【００３８】
１０，２０，３０…ＥＳＤ保護回路、１１，２６，３１…電源端子（ＶＤＤパッド）、１２，２２，３２…基準電位端子（ＶＳＳパッド）、１３，３３…内部回路、１４，２４，３４…ＰＭＯＳトランジスタ、１５，２５，３５…ＮＭＯＳトランジスタ、１７，２８，３７…トリガ用のＮＭＯＳトランジスタ、１６，２７，３６−１〜３６−４…クランプ用のＮＭＯＳトランジスタ、１８，２９，３８…抵抗素子、２１…出力端子（出力パッド）、２３…出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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