(57)【要約】【課題】  電圧駆動型素子のターンオン時における、遅延時間、ノイズ及び損失の低減が要求されている。【解決手段】  本発明の電圧駆動型素子の駆動回路は、制御電源端子と電圧駆動型素子の制御電極との間にそれぞれ接続された、第１の駆動スイッチ（Ｍ１）と第１の抵抗（Ｒ１）とから成る第１の駆動回路と、第２の駆動スイッチ（Ｍ２）と第２の抵抗（Ｒ２）とから成る第２の駆動回路と、第３の駆動スイッチ（Ｍ３）と第３の抵抗（Ｒ３）とから成る第３の駆動回路とを有する。電圧駆動型素子のターンオン時に流れる共振電流の終了時点（ｔ３）で第３の駆動スイッチ（Ｍ３）をオンにするために、電圧駆動型素子の制御電極とグランドとの間にｄＶ／ｄｔ検出用のコンデンサＣ１と定電流回路２７とを接続する。【選択図】図２
2008029155.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の主電極と制御電極とを有し、且つ前記制御電極と前記第１の主電極との間に第１の寄生容量を有し、前記制御電極と前記第２の主電極との間に第２の寄生容量を有している電圧駆動型素子の駆動回路であって、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に第１の抵抗（Ｒ２）を介して接続された第１の駆動スイッチ（Ｍ２）と、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に第２の抵抗（Ｒ３）を介して接続された第２の駆動スイッチ（Ｍ３）と、
前記電圧駆動型素子をオフ状態に制御するための第１の電圧値と、オン状態に制御するための第２の電圧値とを有する２値の制御信号を入力させるための制御信号入力端子と、
前記制御信号入力端子と前記第１の駆動スイッチの制御電極との間に接続され、且つ前記制御信号が前記第１の電圧値から前記第２の電圧値に転換した時に前記第１の駆動スイッチ（Ｍ２）をオン制御する機能を有している第１の駆動スイッチ制御回路（９）と、
前記第２の駆動スイッチ（Ｍ３）をオン制御するものであって、前記電圧駆動型素子の前記制御電極と前記第２の主電極又はグランドとの間に定電流回路（２７）を介して接続されたコンデンサ（Ｃ１）と、前記コンデンサ（Ｃ１）を流れる電流が前記定電流回路で供給することができる所定電流値（Ｉ１）よりも大きい値まで増大した後に減少して前記所定電流値を横切る時点を検出し、前記コンデンサ（Ｃ１）を流れる電流が前記所定電流値（Ｉ１）を横切った時点を示す信号に応答して前記第２の駆動スイッチ（Ｍ３）をオン制御するための制御信号を形成して前記第２の駆動スイッチ（Ｍ３）の制御電極に供給する制御信号形成回路（２８）とを有している第２の駆動スイッチ制御回路（１０）と
を具備し、且つ前記第２の駆動スイッチ（Ｍ３）のオン開始時点が、前記電圧駆動型素子の前記制御電極と前記第２の主電極又はグランドとの間の制御電圧（Ｖｇ）が前記電圧駆動型素子のしきい値（Ｖｔｈ）を横切る時点と前記制御電圧（Ｖｇ）が飽和する時点との間に決定されていることを特徴とする電圧駆動型素子の駆動回路。
【請求項２】
第１及び第２の主電極と制御電極とを有し、且つ前記制御電極と前記第１の主電極との間に第１の寄生容量を有し、前記制御電極と前記第２の主電極との間に第２の寄生容量を有している電圧駆動型素子の駆動回路であって、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に第１の抵抗（Ｒ１）を介して接続された第１の駆動スイッチ（Ｍ１）と、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に前記第１の抵抗（Ｒ１）よりも大きい値を有する第２の抵抗（Ｒ２）を介して接続された第２の駆動スイッチ（Ｍ２）と、
制御電源端子と前記電圧制御型素子の前記制御電極との間に前記第２の抵抗（Ｒ２）よりも小さい値を有する第３の抵抗（Ｒ３）を介して接続された第３の駆動スイッチ（Ｍ３）と、
前記電圧駆動型素子をオフ状態に制御するための第１の電圧値と、オン状態に制御するための第２の電圧値とを有する２値の制御信号を入力させるための制御信号入力端子と、
前記制御信号入力端子と前記第１の駆動スイッチ（Ｍ１）の制御電極との間に接続され、且つ前記制御信号が前記第１の電圧値から前記第２の電圧値に転換した時点から前記電圧駆動型素子の前記第１の主電極と前記第２の主電極とを通って共振電流が流れる又は流れる可能性のある期間の開始時点又はこれよりも前の任意の時点までの第１の期間（Ｔ１）に前記第１の駆動スイッチ（Ｍ１）をオン制御する機能を有している第１の駆動スイッチ制御回路（８）と、
前記制御信号入力端子と前記第２の駆動スイッチ（Ｍ２）の制御電極との間に接続され、且つ前記制御信号が前記第２の電圧値を保っている全期間、又は前記第１の期間（Ｔ１）と後記第３の期間（Ｔ３）との間の第２の期間（Ｔ２）において前記第２の駆動スイッチ（Ｍ２）をオン制御する機能を有している第２の駆動スイッチ制御回路と、
前記第２の期間（Ｔ２）よりも後の第３の期間（Ｔ３）に前記第３の駆動スイッチ（Ｍ３）をオン制御するものであって、前記電圧駆動型素子の前記制御電極と前記第２の主電極又はグランドとの間に定電流回路（２７）を介して接続されたコンデンサ（Ｃ１）と、前記コンデンサ（Ｃ１）を流れる電流が前記定電流回路（２７）で供給することができる所定電流値（Ｉ１）よりも低い値から高い値になり、しかる後再び低い値になる時点（ｔ３）を検出し、前記コンデンサ（Ｃ１）を流れる電流が前記再び低い値になる時点（ｔ３）を示す信号に応答して前記第３の駆動スイッチ（Ｍ３）をオン制御するための制御信号を形成して前記第３の駆動スイッチ（Ｍ３）の制御電極に供給する制御信号形成回路（２８）とを有し、前記第３の駆動スイッチ（Ｍ３）のオン開始時点が前記共振電流が流れる又は流れる可能性のある期間の終了時点と前記制御電圧（Ｖｇ）が飽和する時点との間に決定されている第３の駆動スイッチ制御回路（１０）と
を具備していることを特徴とする電圧駆動型素子の駆動回路。
【請求項３】
前記定電流回路（２７）は、制御電源端子に抵抗を介して接続された第１の主端子とグランドに接続された第２の主端子と前記第１の主端子に接続された制御端子とを有する第１の制御半導体素子（３４）と、前記コンデンサ（Ｃ１）に接続された第１の主端子とグランドに接続された第２の主端子と第１の制御半導体素子（３４）の制御端子に接続された制御端子とを有する第２の制御半導体素子（３５）とから成り、
前記制御信号形成回路（２８）は、前記コンデンサ（Ｃ１）に接続された第１の主端子とグランドに接続された第２の主端子と前記コンデンサ（Ｃ１）に接続された制御端子とを有する第３の制御半導体素子（３８）と、前記制御電源端子に抵抗を介して接続された第１の主端子とグランドに接続された第２の主端子と前記第３の制御半導体素子（３８）の制御端子に接続された制御端子とを有する第４の制御半導体素子（３９）と、前記第４の制御半導体素子（３９）の第１の主端子に接続されたトリガパルス形成回路（４３）と、トリガパルス形成回路（４３）から得られたトリガパルスに応答して前記第２又は第３の駆動スイッチ（Ｍ３）をオン制御するための制御信号を形成するフリップフロップ（４５）とを備えていることを特徴とする請求項１又は２記載の電圧駆動型素子の駆動回路。
【請求項４】
第１及び第２の主電極と制御電極とを有し、且つ前記制御電極と前記第１の主電極との間に第１の寄生容量を有し、前記制御電極と前記第２の主電極との間に第２の寄生容量を有している電圧駆動型素子の駆動回路であって、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に第１の抵抗（Ｒ１）を介して接続された第１の駆動スイッチ（Ｍ１）と、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に前記第１の抵抗（Ｒ１）よりも大きい値を有する第２の抵抗（Ｒ２）を介して接続された第２の駆動スイッチ（Ｍ２）と、
制御電源端子と前記電圧制御型素子の前記制御電極との間に前記第２の抵抗（Ｒ２）よりも小さい値を有する第３の抵抗（Ｒ３）を介して接続された第３の駆動スイッチ（Ｍ３）と、
前記電圧駆動型素子をオフ状態に制御するための第１の電圧値と、オン状態に制御するための第２の電圧値とを有する２値の制御信号を入力させるための制御信号入力端子と、
前記制御信号入力端子と前記第１の駆動スイッチ（Ｍ１）の制御電極との間に接続され、且つ前記制御信号が前記第１の電圧値から前記第２の電圧値に転換した時点から前記電圧駆動型素子の前記第１の主電極と前記第２の主電極とを通って共振電流が流れる又は流れる可能性のある期間の開始時点又はこれよりも前の任意の時点までの第１の期間（Ｔ１）のみ前記第１の駆動スイッチ（Ｍ１）をオン制御する機能を有している第１の駆動スイッチ制御回路（８）と、
前記制御信号入力端子と前記第２の駆動スイッチ（Ｍ２）の制御電極との間に接続され且つ前記制御信号が前記第２の電圧値を保っている全期間において前記第２の駆動スイッチ（Ｍ２）をオン制御する機能を有している第２の駆動スイッチ制御回路と、
前記第３の駆動スイッチ（Ｍ３）の制御電極に接続され、且つ前記第１の期間（Ｔ１）から前記第２の期間（Ｔ２）が経過した後の第３の期間（Ｔ３）に前記第３の駆動スイッチ（Ｍ３）をオン制御するものであって、前記第３の期間（Ｔ３）の開始時点が前記共振電流が流れる又は流れる可能性のある期間の終了時点と前記制御電圧（Ｖｇ）が飽和する時点との間に決定されている第３の駆動スイッチ制御回路（１０）と
を具備していることを特徴とする電圧駆動型素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型電界効果トランジスタ（例えばMOSFET）や絶縁ゲート型バイポーラトランジスタ（IGBT）等の電圧駆動型素子の駆動回路に関する。
【背景技術】
【０００２】
MOSFET、IGBT等の電圧駆動型素子は、ゲート電極に加える電圧でドレイン・ソース間又はコレクタ・エミッタ間の電流を制御する形式の素子であるので、電流駆動型のバイポーラトランジスタよりも低い駆動電力で駆動できるという特長を有する。
【０００３】
ところで、MOSFETはゲート・ソース間容量、ドレイン・ゲート間容量を有し、IGBTはゲート・エミッタ間容量、ゲート・コレクタ間容量を有する。周知のようにこれ等の寄生容量に起因してターンオン時の遅延、ノイズ、損失の問題が生じる。
【０００４】
上記の問題を解決するために電圧駆動型素子をターンオンする時に時間の経過に応じて駆動条件を切換えることが特開平９−４６２０１号公報（特許文献１）に開示されている。即ち、この特許文献１の駆動回路は、ゲート駆動電源と電圧駆動型素子のゲートとの間に接続された第１のスイッチと第１の抵抗とによる第１の駆動回路と、第２のスイッチと第２の抵抗とによる第２の駆動回路と、第３のスイッチと第３の抵抗とによる第３の駆動回路とを有する。順次にオン制御される第１、第２及び第３のスイッチのオン期間はゲートオン信号を遅延回路で遅延することによって決定されている。第１の抵抗の値は遅延時間を短縮することができる値に設定されている。第２の抵抗の値はノイズ抑制及びターンオン損失の低減を図ることができる値に設定されている。第３の抵抗の値はターンオン損失の低減を図ることができる値に設定されている。
【特許文献１】特開平９−４６２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、電圧駆動型素子の駆動条件の切換タイミングを正確に決定することが困難であった。また、電圧駆動型素子の駆動回路の信頼性向上が要求されている。また、電圧駆動型素子の駆動回路における駆動条件の円滑な切換が要求されている。
【課題を解決するための手段】
【０００６】
上記課題を解決するための本発明を、実施例を示す図面の参照符合を伴って説明する。なお、ここでの本発明の説明及び特許請求の範囲における参照符合は本発明の理解を助けるためのものであり、本発明を限定するものではない。
本発明は、第１及び第２の主電極と制御電極とを有し、且つ前記制御電極と前記第１の主電極との間に第１の寄生容量を有し、前記制御電極と前記第２の主電極との間に第２の寄生容量を有している電圧駆動型素子の駆動回路であって、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に第１の抵抗（Ｒ２）を介して接続された第１の駆動スイッチ（Ｍ２）と、
制御電源端子と前記電圧駆動型素子の前記制御電極との間に第２の抵抗（Ｒ３）を介して接続された第２の駆動スイッチ（Ｍ３）と、
前記電圧駆動型素子をオフ状態に制御するための第１の電圧値と、オン状態に制御するための第２の電圧値とを有する２値の制御信号を入力させるための制御信号入力端子と、
前記制御信号入力端子と前記第１の駆動スイッチの制御電極との間に接続され、且つ前記制御信号が前記第１の電圧値から前記第２の電圧値に転換した時に前記第１の駆動スイッチ（Ｍ２）をオン制御する機能を有している第１の駆動スイッチ制御回路（９）と、
前記第２の駆動スイッチ（Ｍ３）をオン制御するものであって、前記電圧駆動型素子の前記制御電極と前記第２の主電極又はグランドとの間に定電流回路（２７）を介して接続されたコンデンサ（Ｃ１）と、前記コンデンサ（Ｃ１）を流れる電流が前記定電流回路で供給することができる所定電流値（Ｉ１）よりも大きい値まで増大した後に減少して前記所定電流値を横切る時点を検出し、前記コンデンサ（Ｃ１）を流れる電流が前記所定電流値（Ｉ１）を横切った時点を示す信号に応答して前記第２の駆動スイッチ（Ｍ３）をオン制御するための制御信号を形成して前記第２の駆動スイッチ（Ｍ３）の制御電極に供給する制御信号形成回路（２８）とを有している第２の駆動スイッチ制御回路（１０）と
を具備し、且つ前記第２の駆動スイッチ（Ｍ３）のオン開始時点が、前記電圧駆動型素子の前記制御電極と前記第２の主電極又はグランドとの間の制御電圧（Ｖｇ）が前記電圧駆動型素子のしきい値（Ｖｔｈ）を横切る時点と前記制御電圧（Ｖｇ）が飽和する時点との間に決定されていることを特徴とする電圧駆動型素子の駆動回路に係わるものである。
【０００７】
なお、請求項２に示すように、第１、第２及び第３の駆動スイッチ（Ｍ１，Ｍ２，Ｍ３）と第１、第２及び第３の駆動スイッチ制御回路（８，９、１０）とを設けることが望ましい。
また、請求項３に示すように、前記定電流回路（２７）は、制御電源端子に抵抗を介して接続された第１の主端子とグランドに接続された第２の主端子と前記第１の主端子に接続された制御端子とを有する第１の制御半導体素子（３４）と、前記コンデンサ（Ｃ１）に接続された第１の主端子とグランドに接続された第２の主端子と第１の制御半導体素子（３４）の制御端子に接続された制御端子とを有する第２の制御半導体素子（３５）とから成り、前記制御信号形成回路（２８）は、前記コンデンサ（Ｃ１）に接続された第１の主端子とグランドに接続された第２の主端子と前記コンデンサ（Ｃ１）に接続された制御端子とを有する第３の制御半導体素子（３８）と、前記制御電源端子に抵抗を介して接続された第１の主端子とグランドに接続された第２の主端子と前記第３の制御半導体素子（３８）の制御端子に接続された制御端子とを有する第４の制御半導体素子（３９）と、前記第４の制御半導体素子（３９）の第１の主端子に接続されたトリガパルス形成回路（４３）と、トリガパルス形成回路（４３）から得られたトリガパルスに応答して前記第２又は第３の駆動スイッチ（Ｍ３）をオン制御するための制御信号を形成するフリップフロップ（４５）とを備えていることが望ましい。
また、請求項４に示すように、第２の駆動スイッチ（Ｍ２）を電圧駆動型素子（Q1）のオン期間の全部でオン制御し、第２の抵抗Ｒ２の値を第１及び第３の抵抗Ｒ１、Ｒ３よりも大きくすることが望ましい。
【発明の効果】
【０００８】
本願請求項１又は２の発明によれば、ゲート電圧Vgの変化即ちｄV／ｄｔに従って変化するコンデンサ（C1）の電流（Ic1）に基づいて第２又は第３の駆動スイッチ（Ｍ３）のオン開始時点が決定される。従って、第２又は第３の駆動スイッチ（Ｍ３）のオン開始時点を比較的正確に決定することができ、電圧駆動型素子（Q1）の駆動条件の切換タイミングを正確に決定することができる。
請求項４の発明によれば、第２の駆動スイッチ（Ｍ２）が電圧駆動型素子（Q1）の全オン期間においてオン制御される。従って、第１の駆動スイッチ（Ｍ１）のターンオフ時、第３の駆動スイッチ（Ｍ３）のターンオン時に切換タイミングのずれで無制御状態になること、又は複数の駆動スイッチの不用な重複オン制御状態になることを防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
次に、図１〜図４を参照して本発明の実施形態を説明する。
【実施例１】
【００１０】
図１は本発明を適用することができるインバータ装置を示す。このインバータ装置は、直流電源１と負荷２との間に接続された電圧駆動型素子としての第１、第２、第３及び第４の主スイッチQ1、Q2、Q3、Q4と第１、第２、第３及び第４のダイオードD1、D2、D3、D4とを有する。第１、第２、第３及び第４のダイオードD1、D2、D3、D4はｎチャネル絶縁ゲート型電界効果トランジスタFETで示されている第１、第２、第３及び第４の主スイッチQ1、Q2、Q3、Q4に対して逆方向並列に接続されている。なお、第１〜第４のダイオードD1〜D4を第１〜第４の主スイッチQ1〜Q4の寄生ダイオード又は内蔵ダイオードとすることもできる。第１及び第２の主スイッチQ1、Q2から成る第１のアームと第３及び第４の主スイッチQ3、Q4から成る第２のアームは直流電源１の一端と他端との間に接続されている。第１及び第２の主スイッチQ1、Q2の相互接続点と第３及び第４の主スイッチQ3、Q4の相互接続点との間に負荷２が接続されている。負荷２はインダクタンス成分２aと抵抗成分２bとを有している。また、第１〜第４の主スイッチQ1〜Q4の配線導体は点線で示す寄生（浮遊）インダクタンスL１、Ｌ２，Ｌ３，Ｌ４を有している。
【００１１】
第１〜第４の主スイッチQ1〜Q4はこれ等のゲート電極に接続されたスイッチ制御回路３によってオン・オフ制御される。第１及び第４の主スイッチQ1、Q4のオン制御によって負荷２に第１の方向の電流が供給され、第２及び第３の主スイッチQ2、Q3のオン制御によって負荷２に第２の方向の電流が供給される。
【００１２】
第１〜第４の主スイッチQ1〜Q4は、制御電極としてのゲート電極と第１の主電極としてのドレイン電極との間に周知のゲート・ドレイン間容量Cgd（第１の寄生容量）を有し、ゲート電極と第２の主電極としてのソース電極との間に周知のゲート・ソース間容量（第２の寄生容量）を有する。従って、第１〜第４の主スイッチQ1〜Q4はスイッチ制御回路３からオン制御信号が供給されても直ちにオン状態にならず、遅延を有してオン状態になる。この遅延は、第１〜第４の主スイッチQ1〜Q4の高速オン・オフ動作を妨害する。また遅延は、第１〜第４の主スイッチQ1〜Q4のスイッチング損失を増大させる。
【００１３】
第１〜第４のダイオードD1〜D4は、キャリアの蓄積に基づく遅れを有する。即ち、第１〜第４のダイオードD1〜D4のバイアス電圧が順方向から逆方向に転換しても、第１〜第４のダイオードD1〜D4に蓄積されているキャリアが直ちに消滅しない。もし、ダイオードD2がキャリアの蓄積のために導通している状態で第１の主スイッチQ1がターンオン制御されると、直流電源１、第２の寄生インダクタンスL２、第２のダイオードD2、第１の寄生インダクタンスL1、第１の主スイッチQ1の経路で短絡電流が流れる。その後、もし、第２のダイオードD2のキャリアが消滅して急激に電流が減少すると、−L1(ｄi／ｄｔ)に従って過大なサージ電圧が発生する。
【００１４】
第１〜第４の主スイッチQ1〜Q4のターンオン時の遅延は、寄生容量を低減することによって短くすることができる。しかし、寄生容量をゼロにすることはできない。サージ電圧は第１〜第４のダイオードD1〜D4のストレージタイムを短くすること及び寄生インダクタンスを小さくすることによって低減できる。しかし、これ等をゼロにすることはできない。そこで、本実施例では、スイッチ制御回路３による第１〜第４の主スイッチQ1〜Q4の駆動方式を改良することによって第１〜第４の主スイッチQ1〜Q4のターンオン時の遅延を低減し、且つサージ電圧を低減し、且つスイッチング損失を低減している。
【００１５】
図２は第１の主スイッチQ1の駆動回路を示す。この第１の主スイッチQ1の駆動回路は、図１の第２〜第４の主スイッチQ2〜Q4の駆動回路、又は図１に示すインバータ装置以外のスイッチング回路における電圧駆動型素子の駆動回路、又は絶縁ゲート型FET以外のIGBT等の別の電圧駆動型素子の駆動回路にも使用可能なものである。
【００１６】
絶縁ゲート型FETから成る第１の主スイッチQ1は、第１の主電極としてのドレインDと制御電極としてのゲートGとの間に第１の寄生容量としてのゲート・ドレイン間容量Cgdを有し、ゲートGと第２の主電極としてのソースSとの間に第２の寄生容量としてのゲート・ソース間容量Cgsを有している。図２の例では、ソースがグランド（共通端子）に接続されている。
【００１７】
第１の主スイッチQ1のターンオン制御時に、時間の経過に従って駆動条件を変えるために、第１、第２及び第３の駆動スイッチM1、M2、M3と第１、第２及び第３の抵抗R1、R2、R３が設けられている。第１の抵抗R1は、駆動電圧Vccを供給するための第１の制御電源端子４aと第１の主スイッチQ1のゲートGとの間に第１の駆動スイッチM1を介して接続されている。第２の抵抗R2は、駆動電圧Vccを供給するための第２の制御電源端子４bと第１の主スイッチQ1のゲートGとの間に第２の駆動スイッチM2を介して接続されている。第３の抵抗R3は、駆動電圧Vccを供給するための第３の制御電源端子４cと第１の主スイッチQ1のゲートGとの間に第３の駆動スイッチM3を介して接続されている。なお、第１、第２及び第３の制御電源端子４a、４ｂ、４ｃを共通接続し、１つの電源端子とすることができる。
第２の抵抗R2の値は第１及び第３の抵抗R1、R３の値よりも大きく設定されている。第１、第２及び第３の抵抗R1、Ｒ２，R３の値は第１の主スイッチQ1のターンオン時の遅延をできるだけ短くし且つノイズをできるだけ抑制し且つ第１の主スイッチQ1のスイッチング損失をできるだけ小さくするように決定される。
【００１８】
第１の駆動スイッチM1は図４に示すｔ0〜ｔ1までの第１の期間T1にオン制御される。第１の期間T1の終了時点は、制御入力信号Ｖｉｎが低レベル（第１の電圧値）から高レベル（第２の電圧値）に転換した時点から第１の主スイッチQ1のドレインとソースとを通って寄生インダクタンスＬ１等に基づく共振電流が流れる又は流れる可能性のある期間の開始時点又はこれよりも前の任意の時点であることが望ましい。この実施例では第１の期間T1の終了時点が、第１の主スイッチQ1のゲート電圧Ｖｇが第１の主スイッチQ1のしきい値Ｖｔｈを横切る時点に決定されている。第１の主スイッチQ1がｔ１時点でオン状態になると寄生インダクタンスＬ１等に基づく共振電流が流れ始める。
第２の駆動スイッチM2は図４（A）の制御入力信号Vinが高レベルの全期間即ち図４のｔ0から後の第１、第２及び第３の期間T1、T2、T3の全部でオン制御される。
第３の駆動スイッチM3は、図４のｔ3よりも後の第３の期間T3のみでオン駆動される。第３の期間T3の開始時点は、前記共振電流が流れる又は流れる可能性のある期間の終了時点と第１の主スイッチQ1のゲート電圧Ｖｇが飽和する時点ｔ５との間であることが望ましく、この実施例では共振電流の終了時点に一致又はほぼ一致するように第３の期間T3の開始時点が決定されている。
【００１９】
第１の期間T1には、第１及び第２の駆動スイッチM1、M2がオン状態であるので、第１及び第２の抵抗R1、R2との両方を介してゲート・ソース間容量Cgsの充電電流が流れる。即ち、第１の期間T1には、第１及び第２の抵抗R1、R2の並列回路（比較的小さい抵抗値を有する回路）を介してゲート・ソース間容量Cgsの充電電流が流れる。従って、第１の期間T1においてゲート・ソース間容量Cgsの充電速度が速くなり、図４（B）に示す第１の主スイッチQ1のゲート電圧Vgが第１の主スイッチQ1のしきい値電圧Vthに達するまでの時間ｔ0〜ｔ1即ち第１の期間T1が第２の抵抗R2とのみを介してゲート・ソース間容量Cgsの充電電流を供給する場合に比べて短くなる。なお、制御入力電圧Vin の印加開始時点ｔ0からゲート電圧Vgがしきい値電圧Vthに達するまでの時間ｔ0〜ｔ1は第１の主スイッチQ1の遅延時間と呼ばれている。この遅延時間が短くなると、既に説明したように第１の主スイッチQ1の高速動作が可能になる。
第１の期間T1において、ゲート・ドレーン間容量Cgｄにも僅かに充電電流が流れる。第１の主スイッチQ1のゲート・ドレーン間容量Cgｄは一般的にドレーン・ソース間電圧に反比例的に変化する。
【００２０】
第２の期間T2には、第２の抵抗R2と第２の駆動スイッチM2とを介して第１の主スイッチQ1のゲートGに駆動信号が供給される。この第２の期間T2には、第１及び第３の抵抗R1、R3を介した駆動が禁止されているので、ゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdの充電が第１及び第３の期間Ｔ１，T３よりも制限される。ゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdの充電が制限されると、ゲート電圧Vgの上昇も制限され、結果として第１の主スイッチQ1のドレイン電流Idも図４（D）に示すように制限される。なお、図４（B）（C）(D)(E)において実線によって本実施例に従うVg、Ig、Id、Vdsが示され、破線によって従来のVg、Ig、Id、Vdｓが示されている。
【００２１】
図４のｔ3時点よりも後の第３の期間Ｔ３には、第２及び第３の駆動スイッチM2、M3の両方がオン制御されるので、ゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdが第２の抵抗R2を介して充電されると共に第３の抵抗R3を介しても充電される。即ち、ゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdが第２の抵抗R2と第３の抵抗R3との並列回路を介して充電される。この並列回路の抵抗値は、第２の抵抗R2の値よりも小さい。従って、第３の期間Ｔ３におけるゲート・ソース間容量Cgsの充電速度が第２の期間Ｔ２よりも速くなり、ゲート電圧Vgがｔ3〜ｔ5の比較的短時間で最大値まで上昇し、ドレイン・ソース間電圧Vdsはｔ3〜ｔ4の比較的短い時間で実質的にゼロ即ちゼロ近傍のオン電圧値（例えば０．７Ｖ）になる。この結果、ターンオン時のスイッチング損失が小さくなる。
【００２２】
次に、図２の駆動回路を更に詳しく説明する。図２における制御入力端子６は、図４（A）に示す制御入力信号Vinを入力させるものである。この実施例の制御入力信号Vinは、第１の主スイッチQ1のオフ期間に低レベル（第１の電圧値）となり、オン期間に高レベル（第２の電圧値）となる２値信号である。制御入力端子６は、NOT回路（否定回路）７を介して第１、第２及び第３の駆動スイッチ制御回路８，９，１０に接続されている。
【００２３】
第１の駆動スイッチ制御回路８は、ｎチャネル絶縁ゲート型FETから成る第１の駆動スイッチM1をオン・オフ制御するためのものであって、OR（論理和）回路１１を含む。このORゲート回路の一方の入力端子はNOT回路７を介して制御入力端子６に接続され、他方の入力端子はバッファ機能を有する２つのNOT回路１２、１３を介して第１の主スイッチQ１のゲートGに接続されている。OR回路１１の出力は、図４（A）の制御入力信号Vinが低レベルの時又はゲート電圧Vgが高レベルの時に高レベル（第２の電圧値）になる。第１の駆動スイッチ制御回路８は、更に、ｐチャネル絶縁ゲート型FET１４、nチャネル絶縁ゲート型FET１５、抵抗１６、１７、１８、ツェナーダイオード１９を含む。ｐチャネル絶縁ゲート型FET１４のゲートはOR回路１１に接続され、そのドレインは直流電圧Ｖｃｃを供給する制御電源端子４ｄに接続され、そのソースは互いに直列に接続された３つの抵抗１６、１７、１８を介してグランドに接続されている。ｎチャネル絶縁ゲート型FET１５のゲートはOR回路１１に接続され、そのドレインは抵抗１７、１８の相互接続点２０を介して第１の駆動スイッチM1のゲートに接続され、そのソースはグランドに接続されている。ツェナーダイオード１９のカソードは抵抗１６、１７の相互接続点２１に接続され、アノードはグランドに接続されている。
【００２４】
図４の（A）の制御入力信号Vinが第１の主スイッチＱ１のオフを示す低レベルの期間即ちｔ0よりも前の期間には、ORゲート回路１１の出力が高レベルになるため、ｎチャネル絶縁ゲート型FET１５がオンになり、第１の駆動スイッチM1のゲート電圧Vg1は低レベルに保たれ、第１の駆動スイッチM1は図４（Ｉ）に示すようにオフに保たれる。制御入力信号Vinがｔ0時点で低レベルから第１の主スイッチＱ１のオンを示す高レベルに転換すると、OR回路１１の出力が低レベルに転換し、ｎチャネル絶縁ゲート型FET１５がオフになり、逆にpチャネル絶縁ゲート型FET１４がオンになる。この結果、第１の駆動スイッチM1が図４（Ｉ）に示すようにｔ0時点でオンに転換する。これにより、第１の駆動電源端子４a、第１の駆動スイッチM1、第１の抵抗R1の経路によって第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄの充電電流の供給が開始する。
【００２５】
ｐチャネル絶縁ゲート型FETから成る第２の駆動スイッチM2をオン・オフ制御するための第２の駆動スイッチ制御回路９は、２つのNOT回路２２、２３を含む。第２の駆動スイッチM2のゲートは３つのNOT回路７、２２、２３を介して制御入力端子６に接続されている。従って、制御入力信号Vinが低レベルに保たれている図４のｔ0時点よりも前には、第２の駆動スイッチM2のゲート電圧が高レベルに保たれ、第２の駆動スイッチM2が図４（Ｊ）に示すようにオフに保たれる。制御入力信号Vinがｔ0時点で高レベルに転換すると、第２の駆動スイッチM2のゲート電圧が低レベルに転換し、図４（Ｊ）に示すように第２の駆動スイッチM2がオンに転換する。これにより、第２の制御電源端子４ｂ、第２の駆動スイッチM2、第２の抵抗R2の経路でゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄの充電電流が供給される。なお、第１の主スイッチQ1のゲートGとグランドとの間に抵抗２４を介してｎチャネル絶縁ゲート型FET２５が接続され、このｎチャネル絶縁ゲート型FET２５のゲートがNOT回路２６を介してNOT回路２２に接続されている。従って、ｎチャネル絶縁ゲート型FET２５は第２の駆動スイッチM2と反対にオン・オフ動作する。これにより第２の駆動スイッチM2に基づく第１の主スイッチQ1のオン・オフ動作の安定性が向上する。
【００２６】
ｔ0時点から第１の抵抗R1を含む第１の充電回路と第２の抵抗R2を含む第２の充電回路との両方でゲート・ソース間容量Cgsが充電されると、第１の主スイッチQ1のゲート電圧Vgが図４（Ｂ）に示すようにｔ0時点から第１の傾きを有して徐々に上昇する。図４（Ｂ）に示すようにｔ1時点でゲート電圧Vgが第１の主スイッチQ1のしきい値Vthに達すると、第１の主スイッチQ1がオン状態となり、図４（D）に示すようにドレイン電流Idが流れ始める。第１の駆動スイッチ制御回路８に含まれているNOT回路１２のしきい値が第１の主スイッチQ1のしきい値Vthと同一に設定されていると仮定すれば、ｔ1時点でNOT回路１２の出力が低レベルに転換し、NOT回路１３の出力が高レベルに転換する。これにより、OR回路１１の出力がｔ1時点で高レベルに転換し、pチャネル絶縁ゲート型FET１４がオフに転換し、ｎチャネル絶縁ゲート型FET１５がオンに転換する。この結果、ｔ1時点でｎチャネル絶縁ゲート型FETから成る第１の駆動スイッチM1のゲート電圧が低レベルになり、図４（I）に示すようにt１時点で第１の駆動スイッチM1がオフに転換する。なお、図４では第１の主スイッチQ1のゲート電圧Vgがしきい値Vthに達した時点に同期して第１の駆動スイッチM1をオフに転換させているが、NOT回路１２のしきい値の調整等によってｔ1時点よりも少し前又は少し後に第１の駆動スイッチM1をオフに転換させることもできる。
【００２７】
図４のｔ0〜ｔ1に示す第１の期間T1では第１及び第２の駆動スイッチM1、M2の両方を介して第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｓに充電電流が供給されるために、第１及び第２の駆動スイッチM1、M2のいずれか１つを介して充電電流を供給する場合に比べて充電速度が速くなり、第１の期間Ｔ１即ち遅延時間を短くすることができ、第１の主スイッチQ1の高速のオン・オフ動作が可能になる。
図４においてｔ1〜ｔ3に示す第２の期間T2では、第１の主スイッチQ1のゲート電圧Ｖｇの傾きが第１の期間T１の第１の傾きよりも緩い第２の傾きになる。第２の期間T2における緩い第２の傾きは、第１の主スイッチQ1の導通開始によって第１の主スイッチQ1のゲート・ドレイン間容量Cgｄの充電電流が増加するためによって生じる。第２の期間T2では、第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄの充電電流が第２の駆動スイッチM2のみを介して供給される。即ち、第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄの充電電流は比較的高い値を有する第２の抵抗Ｒ２を介して流れる。これにより、第２の期間T2における第１の主スイッチQ1のゲート・ソース間容量Cgsの充電速度が第１の期間T1よりも遅くなり、寄生インダクタンスＬ１による共振に基づいて第１の主スイッチQ1の流れるドレイン電流Idに生じる共振波形のピーク値が図４（D）のｔ２時点に示すように低くなり、ノイズ抑制効果が得られる。
ｔ1時点で第１の主スイッチQ1がオン状態になると、第１の主スイッチQ1のドレイン・ソース間電圧Vdsが図４（E）に示すように徐々に低下する。なお、ｔ1〜ｔ3期間において第１の主スイッチQ1は不完全なオン状態即ち非飽和のオン状態であり、ドレイン・ソース間電圧Vdsは徐々に低下する。
【００２８】
第３の駆動スイッチ制御回路１０は、図４（D）のｔ２時点に示す共振波形が発生した後のできるだけ早い時点ｔ３を検出し、第３の駆動スイッチM3をオン制御するためのものである。即ち、第２の期間T2においては共振波形のピーク値を抑えるために第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄの充電回路の抵抗値を高く保つことが必要であったが、共振後において充電回路の抵抗値を高く保つ必要性が無いので、第３の期間T３においては第２及び第３の駆動スイッチＭ２，M3の両方をオン制御し、第２及び第３の抵抗Ｒ２，Ｒ３の並列回路を通して第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄを充電する。
図４のｔ3時点を検出して第３の駆動スイッチM3をオン制御するためにコンデンサC1と定電流回路２７と制御信号形成回路２８とが設けられている。コンデンサC1の一端は第１の主スイッチQ1のゲートGに接続され、この他端は定電流回路２７を介してグランドに接続されている。制御信号形成回路２８は、ライン３０によってコンデンサC1と定電流回路２７との接続点２９に接続され、ライン３１によってNOT回路７に接続され、ライン３２によってNOT回路２２に接続され、ライン３３によって第３の駆動スッチM3のゲートに接続されている。
【００２９】
図３は図２の第３の駆動スイッチ制御回路１０を更に詳しく示すものである。定電流回路２７は、周知のカレントミラー回路から成り、対のｎチャネル絶縁ゲート型のFET３４、３５と抵抗３６とを有している。一方のFET３４のドレインは抵抗３６を介して直流電圧を供給する制御電源端子３７に接続され、そのソースはグランドに接続され、そのゲートはそのドレインに接続されている。他方のFET３５のドレインはコンデンサC1に接続され、そのソースはグランドに接続され、そのゲートは一方のFET３４のゲートに接続されている。この定電流回路２７で供給することができる所定電流値I1を調整することによって第３の期間T３の開始時点ｔ３を調整する。
【００３０】
制御信号形成回路２８は、対のｎチャネル絶縁ゲート型のFET３８、３９と、抵抗４０と、直流電源端子４１と、NOT回路４２と、トリガパルス形成回路４３と、AND（論理積）回路４４と、RSフリップフロップ４５とNOT回路４６と、トリガ回路４７とから成る。FET３８のドレインはコンデンサC1とFET３５との接続点２９に接続され、そのソースはグランドに接続され、そのゲートはそのドレインに接続されている。FET３９のドレインは抵抗４０を介して制御電源端子４１に接続され、そのソースはグランドに接続され、そのゲートはFET３８のゲートに接続されている。トリガパルス形成回路４３は例えばワンショットマルチバイブレータであって、NOT回路４２を介してFET３９のドレインに接続されており、FET３９のオンからオフへの転換に同期してトリガパルスを出力する。ＡＮＤ回路４４の一方の端子はライン３２によって図２のＮＯＴ回路２２に接続され、他方の入力端子はトリガパルス形成回路４３に接続されている。ＲＳフリップフロップ４５のセット端子ＳはＡＮＤ回路４４に接続され、リセット端子Ｒはトリガ回路４７とライン３１とを介して図２のＮＯＴ回路７に接続され、出力端子ＱはＮＯＴ回路４６とライン３３とを介して図２のｐチャネル絶縁ゲート型ＦＥＴから成る第３の駆動スイッチＭ3のゲートに接続されている。
【００３１】
図４のｔ0時点で第１及び第２の駆動スイッチＭ1、Ｍ2がオンになると、第１の主スイッチＱ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgｄを充電する電流が流れると共に第３の駆動スイッチ制御回路１０のコンデンサＣ1にも図４（Ｆ）に示す電流Ｉｃ1が流れる。即ち、コンデンサＣ1とＦＥＴ３５の経路に電流Ｉｃ1が流れる。この電流Ｉｃ1はゲート電圧Ｖｇの時間変化率即ちｄＶ／ｄｔに比例した値を有する。その後、電流Ｉｃ1が、定電流回路２７によって供給することが可能な図４（Ｆ）に示す所定電流値Ｉ1よりも増加すると、定電流回路２７のＦＥＴ３５を介しては所定電流Ｉ1以上の電流を流すことができないので、コンデンサＣ1の電流Ｉｃ1の所定電流Ｉ1を超えた分は制御信号形成回路２８のＦＥＴ３８を介して流れる。今、コンデンサＣ1の電流Ｉｃ1がｔ1よりも少し前のｔａ時点で所定電流Ｉ1を超えたとすれば、ＦＥＴ３８は図４（Ｇ）に示すようにｔａ時点でオン状態に転換する。なお、図４ではコンデンサＣ1の電流Ｉｃ1が所定電流値Ｉ1をｔａ時点で横切っているが、ｔａ時点よりも少し前又は少し後の時点（例えばｔ1時点）でＩｃ1がＩ1を横切るように所定電流値Ｉ1を設定することもできる。
図４のｔ1時点で第１の主スイッチＱ1がオン状態になると、第１の主スイッチＱ1のゲート・ドレイン間容量Ｃｇｄが増大し且つこの充電電流が増大するので、図４（Ｂ）に示すように第１の主スイッチＱ1のゲート電圧Ｖｇが上昇しなくなるか又はその上昇率が抑えられる。これにより、コンデンサＣ1の電流Ｉｃ１が低下し、ｔ3時点で所定電流値Ｉ1よりも低くなる。この結果、コンデンサＣ1の電流Ｉｃ1の全部が定電流回路２７のＦＥＴ３５に流れ、制御信号形成回路２８のＦＥＴ３８に電流が流れなくなり、これがｔ3時点でオフに転換する。制御信号形成回路２８のＦＥＴ３８のターンオフ時点ｔ３は、図４（Ｄ）のｔ２でピ−クになる共振波形の消滅時点の直後又はこの近傍であることが望ましい。ｔ3時点の調整は、定電流回路２７の所定電流値Ｉ１の調整又はコンデンサＣ1の容量の調整で行うことができる。
ｔ3時点においてＦＥＴ３８がターンオフすると、これに同期してＦＥＴ３９もターンオフし、ＮＯＴ回路４２の出力が低レベルに転換してワンショットマルチバイブレータから成るトリガパルス形成回路４３がトリガされ、所定時間幅を有する１つのパルスＶ43（トリガパルス）が図４（Ｈ）に示すように発生する。トリガパルス形成回路４３から得られたパルスＶ43はＡＮＤ回路４４を介してフリップフロップ４５のセット端子Ｓに入力する。なお、図４のｔ3時点ではライン３２が高レベルであるので、パルスＶ43はＡＮＤ回路４４を介してＲＳフリップフロップ４５に入力する。図４（Ａ）に示す制御入力信号Ｖｉｎが低レベルの期間にトリガパルス形成回路４３から誤ってパルスが発生してもＡＮＤ回路４４で阻止される。ＲＳフリップフロップ４５のリセット端子Ｒに接続されたトリガ回路４７は図４（Ａ）に示す制御入力信号Ｖinの高レベルから低レベルへの転換に同期してリセットパルスをRSフリップフロップ４５に与える。
RSフリップフロップ４５がｔ3時点でセット状態に転換すると、NOT回路４６の出力が低レベルに転換する。これにより、図２のpチャネル絶縁ゲート型の第３の駆動スイッチM3が図４（K）に示すようにｔ3時点からオンになる。従って、ｔ3時点よりも後の第３の期間Ｔ３では、第２及び第３の駆動スイッチM2、M3の両方がオン状態となり、この両方のオン状態は図４（A）の制御入力信号Vinが高レベルから低レベルに転換するまで継続する。ｔ3時点で第３の駆動スイッチM3がオン状態になると、第１の主スイッチQ1のゲート・ソース間容量Cgs及びゲート・ドレイン間容量Cgdの充電電流が第２及び第３の駆動スイッチM2、M3の両方を通って流れるために、第１の主スイッチQ1のゲートに流れ込むゲート電流Igは、図４（C）に示すようにｔ3時点で増大する。従来回路では第１の主スイッチQ1のドレイン・ソース間電圧Vdsがｔ6時点で零又は零に近い極めて低い値になるが、本実施例ではｔ6時点よりも前のｔ4時点で第１の主スイッチQ1のドレイン・ソース間電圧Vdsが零又は零に近い極めて低い値になる。また、第１の主スイッチQ1のゲート電極Vgは従来の飽和時点ｔ７よりも前のｔ5時点で飽和値になる。第３の期間Ｔ３におけるゲート電圧Ｖｇの増加の傾きは第２の期間Ｔ２におけるゲート電圧Ｖｇの傾きよりも大きい。
【００３２】
本実施例は次の効果を有する。
（１）第１の主スイッチQ1のゲートとグランド即ちソースとの間に定電流回路２７を介して接続されたコンデンサC1の電流Ic1は、第１の主スイッチQ1のゲート電圧Vgの変化即ちｄV／ｄｔに従って変化する。従って、コンデンサC1の電流Ic1に基づいてゲート電圧Vgの状態を正確且つ容易に判定することができる。即ち、コンデンサC1の電流Ic1と定電流回路２７の所定電流値I1との比較に基づいて共振電流が流れる期間の終了時点を正確且つ容易に検出することができる。
（２）  共振電流が流れる期間の終了時点を正確に検出すれことができれば、第３の駆動スイッチM3を適切な時点でオン状態に転換することができる。
（３）  第３の駆動スイッチM3がオン状態になると、第１の主スイッチQ1が第２及び第３の駆動スイッチＭ２，M3の両方を介して駆動される。即ち、第２及び第３の抵抗Ｒ２，Ｒ３の並列回路によって第１の主スイッチQ1のゲートが駆動される。この結果、第１の主スイッチQ1の寄生容量の充電速度が速くなり、第１の主スイッチQ1のドレイン・ソース間電圧Vdsを零又は零近くの所定オン電圧（例えば０．７Ｖ）まで低下させるための時間ｔ3〜ｔ4が短くなり、第１の主スイッチQ1のターンオン時のスイッチング損失が小さくなる。
（４）  ｔ1〜ｔ3に示す第２の期間T2には、第２の駆動スイッチM2のみをオンにするので、第１の主スイッチQ1が比較的高い値を有する第２の抵抗R2を介して駆動され、ゲート電流Igの時間変化率ｄi／ｄｔを小さくすることができ、寄生インダクタンスL1等に基づいて生じるノイズを良好に抑制することができる。
（５）定電流回路２７が、対のＦＥＴ３４，３５を含むカレントミラー回路で形成され、制御信号形成回路２８がコンデンサＣ１に接続された対のＦＥＴ３８，３９含むカレントミラー回路で形成されているので、第３の期間Ｔ３の開始時点を正確且つ容易に決定することができる。
（６）制御信号形成回路２８に含まれているＡＮＤ回路４４はノイズ等によるＲＳフリップフロップ４５の誤動作を防ぐことができる。
（７）  第２の駆動スイッチM2を第１の主スイッチQ1のオン制御期間の全部において連続的にオンにするので、第１の駆動スイッチM1のオン終了時点、第３の駆動スイッチM3のオン開始時点が目標通りに設定されない場合であっても、第１の主スイッチQ1のゲートが無制御状態にならない。即ち、もし、第１、第２及び第３の駆動スイッチM1、M2、M3を順次にオンする方式を採用すると、第１、第２及び第３の駆動スイッチM1、M2、M3の切換え時に、ゲート電圧が零になる休止期間が生じたり、第１、第２及び第３の駆動スイッチM1、M2、M3のオン期間の重なりが生じ、第１の主スイッチQ1の所望の駆動ができなくなる恐れがあるが、本実施例はそのような問題が生じない。
【００３３】
本発明は上記の実施例に限定されるものではなく例えば次の変形が可能なものである。
（１）    図１の第２〜第４の主スイッチQ2〜Q4の駆動回路も図２及び図３に示す第１の主スイッチQ1の駆動回路と同様に構成することができる。
（２）    図１の第１〜第４の主スイッチQ1〜Q4をIGBT等の別の電圧駆動型素子に置き換えることができる。IGBTの場合には第１の主電極がコレクタ、第２の主電極がエミッタとなる。
（３）    図２の第１、第２及び第３の駆動スイッチM1、M2、M3をFET以外のバイポーラトランジスタ等の別の半導体制御スイッチで形成することができる。
（４）  図２及び図３のFET１４、１５、２５，３４、３５、３８、３９をバイポーラトランジスタ等の別の制御半導体素子に置き換えることができる。
（５）  本発明を図１のインバータの第１〜第４の主スイッチQ1〜Q4に限らず、電圧駆動型素子を含む別のスイッチング回路に適用することができる。
（６）図２の回路から第１の駆動スイッチM1と第１の抵抗Ｒ１とから成る駆動回路を省き、図４の第１及び第２の期間Ｔ１，Ｔ２の両方において、第２の駆動スイッチM２と第２の抵抗Ｒ２とから成る駆動回路のみで第１の主スイッチQ1を駆動することができる。この場合には、第２の抵抗Ｒ２の値を、第１の期間Ｔ１をできるだけ短くし、第２の期間Ｔ２の共振波形のピークをできるだけ低くするように決定する。このように図２の回路から第１の駆動スイッチM1と第１の抵抗Ｒ１とから成る駆動回路を省いても、第３の駆動スイッチM３と第３の抵抗Ｒ３とから成る駆動回路を図２と同様に設けることにより、図２と同様な効果を得ることができる。
（７）図２の回路から第２の駆動スイッチM２と第２の抵抗Ｒ２とから成る駆動回路を省き、且つ図２の第１の駆動スイッチM1を図４の第１及び第２の期間Ｔ１，Ｔ２の両方においてオン制御し、第３の駆動スイッチM３を第３の期間Ｔ３にオン制御することができる。この場合には、第３の抵抗Ｒ３の値を第１の抵抗Ｒ１よりも低く決定することが望ましい。
（８）図２の回路から第２の駆動スイッチM２と第２の抵抗Ｒ２とから成る駆動回路を省き、且つ図２の第１の駆動スイッチM1を図４の第１の期間Ｔ１においてオン制御し、第３の駆動スイッチM３を図４の第２及び第３の期間Ｔ２，Ｔ３にオン制御することができる。この場合には、第１の抵抗Ｒ１の値を第３の抵抗Ｒ３よりも低く決定することが望ましい。
（９）第２の駆動スイッチM２を、第２の期間Ｔ２のみでオン制御することもできる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１に従うインバータを示す回路図である。
【図２】本発明の実施例１における第１の主スイッチの駆動回路を示す回路図である。
【図３】図２の第３の駆動スイッチ制御回路を詳しく示す回路図である。
【図４】図２及び図３の各部の状態を示す波形図である。
【符号の説明】
【００３５】
Ｑ１  第１の主スイッチ
Ｍ１，Ｍ２，Ｍ３  第１、第２、第３の駆動スイッチ
Ｒ１，Ｒ２，Ｒ３  第１、第２、第３の抵抗
Ｃ１  コンデンサ
２７  定電流回路
【図１】
2008029155.tif 000003
【図２】
2008029155.tif 000004
【図３】
2008029155.tif 000005
【図４】
2008029155.tif 000006