(57)【要約】【課題】半導体装置の実装面積を低減し、半導体装置を実装した電子装置を小型化する。【解決手段】ＲＦパワーモジュールＰＭ１は、配線基板１０１と、配線基板１０１上に搭載された半導体チップＣＨＰ１および受動部品１０２と、それらを覆う封止樹脂１０３とを有している。半導体チップＣＨＰ１内には、ＲＦパワーモジュールＰＭ１の電力増幅回路を構成するＬＤＭＯＳＦＥＴが形成されており、配線基板１０１の上面上にフリップチップ実装されている。半導体チップＣＨＰ１の表面１０７ａに形成されたバンプ電極１０８は、配線基板１０１の上面の導体パターン１０５ａと電気的に接続されている。バンプ電極１０８は、電力増幅回路を構成するＬＤＭＯＳＦＥＴのドレイン、ゲートおよびソース用のバンプ電極１０８を有している。【選択図】図５
2008042038.tif 000002
【特許請求の範囲】
【請求項１】
電力増幅回路を有する電子装置であって、
配線基板と、
前記電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子が形成され、前記配線基板の主面上にフリップチップ実装された半導体チップと、
を有することを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記配線基板が多層配線基板であることを特徴とする電子装置。
【請求項３】
請求項１記載の電子装置において、
前記配線基板の前記主面上に搭載された、前記電力増幅回路の整合回路用の受動部品を更に有することを特徴とする電子装置。
【請求項４】
請求項１記載の電子装置において、
前記電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子は、全て一つの前記半導体チップに形成されていることを特徴とする電子装置。
【請求項５】
請求項１記載の電子装置において、
前記電力増幅回路は複数の増幅回路を多段接続した多段構成を有しており、
前記各増幅回路がＬＤＭＯＳＦＥＴ素子によって構成され、
前記各増幅回路を構成するＬＤＭＯＳＦＥＴ素子が前記半導体チップに形成されていることを特徴とする電子装置。
【請求項６】
請求項５記載の電子装置において、
前記各増幅回路を構成するＬＤＭＯＳＦＥＴ素子は、複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されていることを特徴とする電子装置。
【請求項７】
請求項１記載の電子装置において、
前記電子装置は、移動体通信装置用の電力増幅モジュールであることを特徴とする電子装置。
【請求項８】
電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子を含み、表面に複数のバンプ電極が形成された半導体装置であって、
半導体基板と、
前記半導体基板の主面上に形成された半導体層と、
前記半導体層の前記ＬＤＭＯＳＦＥＴ素子形成用の第１活性領域に形成された、前記ＬＤＭＯＳＦＥＴ素子のソース領域およびドレイン領域と、
前記半導体層の前記第１活性領域上にゲート絶縁膜を介して形成された、前記ＬＤＭＯＳＦＥＴ素子のゲート電極と、
前記半導体層の前記第１活性領域に形成された第１打抜き層と、
前記半導体層の前記第１活性領域とは異なる第２活性領域に形成された第２打抜き層と、
前記半導体層上に形成された配線構造と、
を有し、
前記複数のバンプ電極はソース用バンプ電極を含み、
前記配線構造は、前記ソース用バンプ電極に電気的に接続された第１ソース配線を含み、
前記ソース領域は、前記第１打抜き層を介して前記半導体基板に電気的に接続され、
前記半導体基板は、前記第２打抜き層に電気的に接続され、
前記第２打抜き層は前記第１ソース配線に電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記ソース領域は、前記第１打抜き層、前記半導体基板、前記第２打抜き層および前記第１ソース配線を介して前記ソース用バンプ電極に電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１打抜き層および前記第２打抜き層は、底部が前記半導体基板に到達しており、
前記第１打抜き層および前記第２打抜き層の比抵抗は、前記半導体層の比抵抗よりも低いことを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記半導体基板の比抵抗は、１０ｍΩｃｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記半導体層に形成された素子分離領域を更に有し、
前記第１活性領域と前記第２活性領域とは、前記素子分離領域によって分離されていることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記半導体基板の前記半導体層を形成した側とは反対側の主面には、裏面電極が形成されていないことを特徴とする半導体装置。
【請求項１４】
請求項８記載の半導体装置において、
前記ソース領域の表面に形成された金属シリサイド層を更に有することを特徴とする半導体装置。
【請求項１５】
請求項８記載の半導体装置において、
前記配線構造は、前記第１活性領域上に形成されかつ前記ドレイン領域と電気的に接続されたドレイン配線を含み、
前記第１活性領域上には、前記ソース領域に電気的に接続された第２ソース配線が前記ドレイン配線の層数よりも少ない層数で形成されているか、あるいは、前記第１活性領域上には、前記ソース領域に電気的に接続された前記第２ソース配線が形成されていないことを特徴とする半導体装置。
【請求項１６】
請求項８記載の半導体装置において、
前記配線構造は、前記第１活性領域上に形成されかつ前記ドレイン領域と電気的に接続されたドレイン配線を含み、
前記第１ソース配線の幅は、前記ドレイン配線の幅よりも広いことを特徴とする半導体装置。
【請求項１７】
請求項８記載の半導体装置において、
前記ソース用バンプ電極は、前記第２打抜き層の上方に配置されていることを特徴とする半導体装置。
【請求項１８】
請求項８記載の半導体装置において、
前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と前記ゲート電極に電気的に接続されたゲート用バンプ電極とを更に含み、
前記ドレイン用バンプ電極、前記ゲート用バンプ電極および前記ソース用バンプ電極のうちの少なくとも一つが、前記第１活性領域の上方に配置されていることを特徴とする半導体装置。
【請求項１９】
請求項８記載の半導体装置において、
前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と前記ゲート電極に電気的に接続されたゲート用バンプ電極とを更に含み、
前記第１活性領域を介して対向する平面位置に前記ドレイン用バンプ電極と前記ソース用バンプ電極とが配置され、
前記ゲート用バンプ電極が、前記ドレイン用バンプ電極と前記ソース用バンプ電極との間でかつ前記第１活性領域の周辺となる平面位置に配置されていることを特徴とする半導体装置。
【請求項２０】
電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子を含み、表面に複数のバンプ電極が形成された半導体装置であって、
半導体基板と、
前記半導体基板の前記ＬＤＭＯＳＦＥＴ素子形成用の第１活性領域に形成された、前記ＬＤＭＯＳＦＥＴ素子のソース領域およびドレイン領域と、
前記半導体基板の前記第１活性領域上にゲート絶縁膜を介して形成された、前記ＬＤＭＯＳＦＥＴ素子のゲート電極と、
を有し、
前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と、前記ゲート電極に電気的に接続されたゲート用バンプ電極と、前記ソース領域に電気的に接続されたソース用バンプ電極とを含み、
前記第１活性領域を介して対向する平面位置に前記ドレイン用バンプ電極と前記ソース用バンプ電極とが配置され、
前記ゲート用バンプ電極が、前記ドレイン用バンプ電極と前記ソース用バンプ電極との間でかつ前記第１活性領域の周辺となる平面位置に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置および半導体装置に関し、特に、移動体通信装置に搭載される電力増幅モジュールおよびそれに用いられる半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
国際公開２００５／０２４９３１号Ａ１パンフレット（特許文献１）には、パワーＭＯＳＦＥＴのゲート電極とｎ＋型ドレイン領域との間に介在するドリフト（オフセットドレイン）領域を二重オフセット構造とし、ゲート電極に最も近いｎ−型ドリフト（オフセットドレイン）領域の不純物濃度を相対的に低く、ゲート電極から離間したｎ型ドリフト（オフセットドレイン）領域の不純物濃度を相対的に高くすることにより、従来は互いにトレードオフの関係にあったオン抵抗と帰還容量を共に小さくする技術が記載されている。
【０００５】
また、国際公開２００５／０１５６３６号Ａ１パンフレット（特許文献２）には、２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路を同一のＩＣチップ内に配置し、電力増幅回路をＩＣチップの周辺に配置し、周辺回路を電力増幅回路の間に配置させる技術が記載されている。
【特許文献１】国際公開２００５／０２４９３１号Ａ１パンフレット
【特許文献２】国際公開２００５／０１５６３６号Ａ１パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
近年、移動体通信装置の小型化、薄型化および高性能化などの要求に伴い、そこに搭載するＲＦパワーモジュールのような電子装置にも、小型化、薄型化および高性能化が要求されている。ＲＦパワーモジュールは、配線基板に半導体増幅素子チップや受動部品のような電子部品を実装した構造を有しており、各電子部品の小型化や薄型化が望まれる。
【０００８】
しかしながら、配線基板上に実装する電子部品を小型化するには限界があり、電子部品の小型化だけでＲＦパワーモジュールの小型化を図るのは効率が良くない。
【０００９】
一方、ＲＦパワーモジュールでは、配線基板上に半導体増幅素子チップを搭載し、この半導体増幅素子チップの電極を配線基板の端子にボンディングワイヤを介して電気的に接続している。
【００１０】
配線基板上に半導体増幅素子チップを搭載し、半導体増幅素子チップの電極と配線基板の端子をワイヤボンディングした場合、半導体増幅素子チップ自身の面積に加えて、ボンディングワイヤを配置するのに必要な面積を、搭載した半導体増幅素子チップの周囲に確保する必要があり、半導体増幅素子チップの実装面積が大きくなって、ＲＦパワーモジュールを構成する配線基板の平面寸法が大型化してしまう。これは、ＲＦパワーモジュールのような電子装置の小型化の妨げとなる。
【００１１】
本発明の目的は、電子装置を小型化できる技術を提供することにある。
【００１２】
また、本発明の他の目的は、半導体装置の実装面積を低減できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、電力増幅回路を有する電子装置であって、配線基板と、前記電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子が形成され、前記配線基板の主面上にフリップチップ実装された半導体チップとを有するものである。
【００１６】
また、本発明は、電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子を含み、表面に複数のバンプ電極が形成された半導体装置であって、半導体基板と、前記半導体基板の主面上に形成された半導体層と、前記半導体層の前記ＬＤＭＯＳＦＥＴ素子形成用の第１活性領域に形成された前記ＬＤＭＯＳＦＥＴ素子のソース領域およびドレイン領域と、前記半導体層の前記第１活性領域上にゲート絶縁膜を介して形成された前記ＬＤＭＯＳＦＥＴ素子のゲート電極と、前記半導体層の前記第１活性領域に形成された第１打抜き層と、前記半導体層の前記第１活性領域とは異なる第２活性領域に形成された第２打抜き層と、前記半導体層上に形成された配線構造とを有し、前記複数のバンプ電極はソース用バンプ電極を含み、前記配線構造は前記ソース用バンプ電極に電気的に接続された第１ソース配線を含み、前記ソース領域は前記第１打抜き層を介して前記半導体基板に電気的に接続され、前記半導体基板は前記第２打抜き層に電気的に接続され、前記第２打抜き層は前記第１ソース配線に電気的に接続されているものである。
【００１７】
また、本発明は、電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子を含み表面に複数のバンプ電極が形成された半導体装置であって、半導体基板と、前記半導体基板の前記ＬＤＭＯＳＦＥＴ素子形成用の第１活性領域に形成された前記ＬＤＭＯＳＦＥＴ素子のソース領域およびドレイン領域と、前記半導体基板の前記第１活性領域上にゲート絶縁膜を介して形成された前記ＬＤＭＯＳＦＥＴ素子のゲート電極とを有し、前記バンプ電極は、前記ドレイン領域に電気的に接続されたドレイン用バンプ電極と、前記ゲート電極に電気的に接続されたゲート用バンプ電極と、前記ソース領域に電気的に接続されたソース用バンプ電極とを含み、前記第１活性領域を介して対向する平面位置に前記ドレイン用バンプ電極と前記ソース用バンプ電極とが配置され、前記ゲート用バンプ電極が前記ドレイン用バンプ電極と前記ソース用バンプ電極との間でかつ前記第１活性領域の周辺となる平面位置に配置されているものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
電子装置を小型化することができる。
【００２０】
また、半導体装置の実装面積を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態は、例えばＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用（搭載）されるＲＦ（Radio Frequency）パワーモジュールなどの電力増幅モジュール（電子装置）およびそれに使用（搭載）される半導体チップ（半導体装置）である。
【００２５】
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯（８２４〜９１５ＭＨｚ）をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯（１７１０〜１９１０ＭＨｚ）をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態のＲＦパワーモジュールＰＭ１は、例えばこれらの周波数帯（高周波帯）で使用されるＲＦパワーモジュールである。
【００２６】
図１は、本実施の形態のＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール、半導体装置、電子装置）ＰＭ１の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールの回路ブロック図（増幅回路）が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００２７】
図１に示されるように、ＲＦパワーモジュールＰＭ１の回路構成は、２系統の電力増幅回路（高周波電力増幅回路）ＡＭＰ１，ＡＭＰ２と、バイアス回路ＢＡＣ１，ＢＡＣ２と、電源回路ＰＳＣ１，ＰＳＣ２と、整合回路ＡＪＣ１，ＡＪＣ２，ＡＪＣ３，ＡＪＣ４と、検出回路ＤＥＣ１，ＤＥＣ２などを有している。従って、ＲＦパワーモジュールＰＭ１は、電力増幅回路ＡＭＰ１，ＡＭＰ２を有する電子装置である。
【００２８】
電力増幅回路ＡＭＰ１は、ＧＳＭ９００用の電力増幅回路であり、複数の増幅回路（増幅段）、ここでは３つの増幅段（増幅回路）ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ１３、を多段接続した多段構成を有している。電力増幅回路ＡＭＰ２は、ＤＣＳ１８００用の電力増幅回路であり、複数の増幅回路（増幅段）、ここでは３つの増幅段（増幅回路）ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３、を多段接続した多段構成を有している。
【００２９】
バイアス回路ＢＡＣ１は、電力増幅回路ＡＭＰ１の各増幅段ＡＭＰ１１〜ＡＭＰ１３にバイアス電圧を印加するバイアス回路である。バイアス回路ＢＡＣ２は、電力増幅回路ＡＭＰ２の各増幅段ＡＭＰ２１〜ＡＭＰ２３にバイアス電圧を印加するバイアス回路である。
【００３０】
電源回路ＰＳＣ１は、電力増幅回路ＡＭＰ１の各増幅段ＡＭＰ１１〜ＡＭＰ１３の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧を生成する電源回路である。電源回路ＰＳＣ２は、電力増幅回路ＡＭＰ２の各増幅段ＡＭＰ２１〜ＡＭＰ２３の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧を生成する電源回路である。
【００３１】
整合回路ＡＪＣ１は、ＧＳＭ９００用の入力端子ＩＰＴ１とＧＳＭ９００用の電力増幅回路ＡＭＰ１（１段目の増幅段ＡＭＰ１１）の間の整合回路（入力整合回路）である。整合回路ＡＪＣ３は、ＧＳＭ９００用の出力端子ＯＰＴ１とＧＳＭ９００用の電力増幅回路ＡＭＰ１（３段目の増幅段ＡＭＰ１３）の間の整合回路（出力整合回路）である。整合回路ＡＪＣ２は、ＤＣＳ１８００用の入力端子ＩＰＴ２とＤＣＳ１８００用の電力増幅回路ＡＭＰ２（１段目の増幅段ＡＭＰ２１）の間の整合回路（入力整合回路）である。整合回路ＡＪＣ４は、ＤＣＳ１８００用の出力端子ＯＰＴ２とＤＣＳ１８００用の電力増幅回路ＡＭＰ２（３段目の増幅段ＡＭＰ２３）の間の整合回路（出力整合回路）である。各整合回路はインピーダンスの整合を行う回路である。
【００３２】
検出回路ＤＥＣ１は、ＧＳＭ９００用の電力増幅回路ＡＭＰ１からの出力（出力信号、出力電力）を検出するための検出回路である。検出回路ＤＥＣ２は、ＤＣＳ１８００用の電力増幅回路ＡＭＰ２からの出力（出力信号、出力電力）を検出するための検出回路である。
【００３３】
これらの諸回路のうち、ＧＳＭ９００用の電力増幅回路ＡＭＰ１（増幅段ＡＭＰ１１〜ＡＭＰ１３）、ＤＣＳ１８００用の電力増幅回路ＡＭＰ２（増幅段ＡＭＰ２１〜ＡＭＰ２３）、バイアス回路ＢＡＣ１，ＢＡＣ２、検出回路ＤＥＣ１，ＤＥＣ２は、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置）ＣＨＰ１内に形成されている。
【００３４】
また、図示は省略するが、増幅段ＡＭＰ１２〜ＡＭＰ１３間および増幅段ＡＭＰ２１〜ＡＭＰ２３間に整合回路（段間整合回路）を設けることもできる。また、図示は省略するが、整合回路ＡＪＣ３とＧＳＭ９００用の出力端子ＯＰＴ１の間にＧＳＭ９００用のローパスフィルタを設けることもでき、整合回路ＡＪＣ４とＤＣＳ１８００用の出力端子ＯＰＴ２の間にＤＣＳ１８００用のローパスフィルタを設けることもできる。ローパスフィルタは高調波を減衰させる回路である。
【００３５】
ＲＦパワーモジュールＰＭ１のＧＳＭ９００用の入力端子ＩＰＴ１に入力されたＲＦ入力信号は、整合回路ＡＪＣ１を経て半導体チップＣＨＰ１に入力され、半導体チップＣＨＰ１内の電力増幅回路ＡＭＰ１、すなわち３つの増幅段ＡＭＰ１１〜ＡＭＰ１３で増幅されて半導体チップＣＨＰ１から出力され、整合回路ＡＪＣ３を経てＧＳＭ９００用の出力端子ＯＰＴ１からＲＦ出力信号として出力される。
【００３６】
ＲＦパワーモジュールＰＭ１のＤＣＳ１８００用の入力端子ＩＰＴ２に入力されたＲＦ入力信号は、整合回路ＡＪＣ２を経て半導体チップＣＨＰ１に入力され、半導体チップＣＨＰ１内の電力増幅回路ＡＭＰ２、すなわち３つの増幅段ＡＭＰ２１〜ＡＭＰ２３で増幅されて半導体チップＣＨＰ１から出力され、整合回路ＡＪＣ４を経てＤＣＳ１８００用の出力端子ＯＰＴ２からＲＦ出力信号として出力される。
【００３７】
ＲＦパワーモジュールＰＭのＧＳＭ９００用のバイアス制御信号入力端子ＢＩＴ１に入力されたバイアス制御信号は、バイアス回路ＢＡＣ１に入力され、このバイアス制御信号に基づいて電力増幅回路ＡＭＰ１の増幅段ＡＭＰ１１〜ＡＭＰ１３に印加するバイアス電圧が制御される。
【００３８】
ＲＦパワーモジュールＰＭのＤＣＳ１８００用のバイアス制御信号入力端子ＢＩＴ２に入力されたバイアス制御信号は、バイアス回路ＢＡＣ２に入力され、このバイアス制御信号に基づいて電力増幅回路ＡＭＰ２の増幅段ＡＭＰ２１〜ＡＭＰ２３に印加するバイアス電圧が制御される。
【００３９】
ＧＳＭ９００用の電力増幅回路ＡＭＰ１からの出力（出力信号、出力電力）は、検出回路ＤＥＣ１で検出され、検出回路ＤＥＣ１で検出された検出信号（出力電力検出信号）は、ＲＦパワーモジュールＰＭのＧＳＭ９００用の出力検出信号の出力端子ＯＰＴ３から出力される。
【００４０】
ＤＣＳ１８００用の電力増幅回路ＡＭＰ２からの出力（出力信号、出力電力）は、検出回路ＤＥＣ２で検出され、検出回路ＤＥＣ２で検出された検出信号（出力電力検出信号）は、ＲＦパワーモジュールＰＭのＤＣＳ１８００用の出力検出信号の出力端子ＯＰＴ４から出力される。
【００４１】
上記電力増幅回路ＡＭＰ１，ＡＭＰ２のそれぞれは、上記３段の増幅段ＡＭＰ１１〜ＡＭＰ１３，ＡＭＰ２１〜ＡＭＰ２３として、３個のｎチャネル型のＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)を順次従属接続（多段接続）した回路構成を有している。すなわち、各増幅段ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ１３，ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３がｎチャネル型のＬＤＭＯＳＦＥＴ素子により形成されている。そして、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段ＡＭＰ１１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＡＭＰ１２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＡＭＰ１３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路ＡＭＰ１が形成されている。また、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段ＡＭＰ２１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＡＭＰ２２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＡＭＰ２３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路ＡＭＰ２が形成されている。なお、本実施の形態では、３段の増幅段が接続（多段接続）されて各電力増幅回路ＡＭＰ１，ＡＭＰ２を形成しているが、他の形態として、２段の増幅段または４段以上の増幅段を接続（多段接続）して各電力増幅回路ＡＭＰ１，ＡＭＰ２を形成することも可能であり、この場合、各電力増幅回路ＡＭＰ１，ＡＭＰ２は２個または４個以上のｎチャネル型ＬＤＭＯＳＦＥＴが従属接続した回路構成となる。
【００４２】
次に、図２は、本実施の形態のＲＦパワーモジュールＰＭ１を用いたデジタル携帯電話機システムＤＰＳの一例を示している。図２の符号ＡＮＴは信号電波の送受信用のアンテナ、符号１５１はフロントエンド・モジュール、符号１５２は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、符号１５３は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路１５２は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール１５１は、スイッチ回路１５４ａ，１５４ｂ、コンデンサＣ５，Ｃ６および分波器１５６を有している。スイッチ回路１５４ａ，１５４ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器１５６は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路１５４ａ，１５４ｂの切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路１５２から供給される。また、ＲＦパワーモジュールＰＭ１にスイッチ回路１５４ａ，１５４ｂを設けることもできる。
【００４３】
図３は、本実施の形態のＲＦパワーモジュールＰＭ１の構造を示す概念的な斜視図であり、図４は本実施の形態のＲＦパワーモジュールＰＭ１の概念的な上面図（平面図）であり、図５は本実施の形態のＲＦパワーモジュールＰＭ１の概念的な断面図（側面断面図）である。なお、図３および図４は、封止樹脂１０３を透視した状態が示されている。また、図５は断面図（側面断面図）に対応するが、ＲＦパワーモジュールＰＭ１の概念的な構造が示されており、図３および図４の構造を所定の位置で切断した断面とは完全には一致していない。また、図３および図４は、それぞれ斜視図と平面図であるが、図面を見やすくするために、配線基板１０１の上面１０１ａの導体パターン１０５ａに対して梨地（ドット）のハッチングを付してある。
【００４４】
図３〜図５に示される本実施の形態のＲＦパワーモジュールＰＭ１は、配線基板（多層基板、多層配線基板、モジュール基板）１０１と、配線基板１０１上に搭載（実装）された半導体チップ（半導体素子、能動素子）ＣＨＰ１と、配線基板１０１上に搭載（実装）された受動部品（受動素子、チップ部品）１０２と、半導体チップＣＨＰ１および受動部品１０２を含む配線基板１０１の上面を覆う封止樹脂（封止樹脂部）１０３とを有している。半導体チップＣＨＰ１および受動部品１０２は、配線基板１０１の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュールＰＭ１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
【００４５】
配線基板１０１は、例えば、複数の絶縁体層（誘電体層）１０４と、複数の導体層または配線層（図示せず）とを積層して一体化した多層配線基板（多層基板）である。図３および図５では、５つの絶縁体層１０４が積層されて配線基板１０１が形成されているが、積層される絶縁体層１０４の数はこれに限定されるものではなく種々変更可能である。配線基板１０１の絶縁体層１０４を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板１０１はセラミック多層基板である。配線基板１０１の絶縁体層１０４の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００４６】
配線基板１０１の上面（表面、主面）１０１ａ上と下面（裏面、主面）１０１ｂ上と絶縁体層１０４間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板１０１の最上層の導体層によって、配線基板１０１の上面１０１ａに導電体からなる導体パターン（端子、基板側端子、電極、伝送線路、配線パターン）１０５ａが形成され、配線基板１０１の最下層の導体層によって、配線基板１０１の下面１０１ｂに導電体からなる外部接続端子（端子、外部接続用端子、電極、モジュール電極）１０５ｂが形成されている。導体パターン１０５ａは、半導体チップＣＨＰ１のバンプ電極１０８や受動部品１０２の電極が接続される端子部分と、それら端子部分の間を結線する配線部分とを有している。
【００４７】
外部接続端子１０５ｂは、例えば、図１における入力端子ＩＰＴ１、ＩＰＴ２、出力端子ＯＰＴ１、ＯＰＴ２、バイアス制御信号入力端子ＢＩＴ１、ＢＩＴ２および出力検出信号の出力端子ＯＰＴ３、ＯＰＴ４などに対応するものである。配線基板１０１の内部、すなわち絶縁体層１０４の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図５では簡略化のために図示を省略している。また、配線基板１０１の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板１０１の下面１０１ｂの基準電位供給用端子１０５ｃなど）は、絶縁体層１０４の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００４８】
配線基板１０１を構成する各導体層（配線層）は、必要に応じて絶縁体層１０４に形成されたビアホール（スルーホール）１０６内の導体または導体膜を通じて電気的に接続されている。従って、配線基板１０１の上面１０１ａの導体パターン１０５ａは、必要に応じて配線基板１０１の上面１０１ａおよび／または内部の配線層（絶縁体層１０４間の配線層）やビアホール１０６内の導体膜などを介して、配線基板１０１の下面１０１ｂの外部接続端子１０５ｂに電気的に接続されている。
【００４９】
半導体チップＣＨＰ１は、図１の回路ブロック図において半導体チップＣＨＰ１を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップである。従って、半導体チップＣＨＰ１内（または表層部分）には、電力増幅回路ＡＭＰ１，ＡＭＰ２の増幅段ＡＭＰ１１〜ＡＭＰ１３，ＡＭＰ２１〜ＡＭＰ２３を構成する半導体増幅素子としてのＬＤＭＯＳＦＥＴ素子（後述するＬＤＭＯＳＦＥＴ回路１３１Ａ〜１３１Ｃ，１３２Ａ，１３２Ｃに対応）が形成されている。また、バイアス回路ＢＡＣ１，ＢＡＣ２および検出回路ＤＥＣ１，ＤＥＣ２を構成する素子（半導体素子または受動素子）なども、半導体チップＣＨＰ１内に形成されている。
【００５０】
また、本実施の形態では、電力増幅回路ＡＭＰ１，ＡＭＰ２（の増幅段ＡＭＰ１１〜ＡＭＰ１３，ＡＭＰ２１〜ＡＭＰ２３）を構成するＬＤＭＯＳＦＥＴ素子は、全て一つの半導体チップＣＨＰ１に形成されており、これにより、ＲＦパワーモジュールＰＭ１に用いる半導体チップの数を少なくして、ＲＦパワーモジュールＰＭ１を小型化することができる。
【００５１】
半導体チップＣＨＰ１の表面（半導体素子形成側の主面）１０７ａには、複数のバンプ電極（突起状電極）１０８が形成されている。バンプ電極１０８は、例えば半田バンプなどである。バンプ電極１０８として金バンプなどを用いることもできる。バンプ電極１０８は、半導体チップＣＨＰ１に形成された素子（半導体素子または受動素子）または半導体集積回路に電気的に接続されている。バンプ電極１０８は、後述するバンプ電極４０に対応するものである。
【００５２】
半導体チップＣＨＰ１は、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップＣＨＰ１に分離したものである。半導体チップＣＨＰ１の製造工程や構造については、後でより詳細に説明する。
【００５３】
半導体チップＣＨＰ１は、配線基板１０１の上面１０１ａ（主面）上にフリップチップ接続（フリップチップ実装）されている。すなわち、半導体チップＣＨＰ１は、その裏面（半導体素子形成側の主面とは逆側の主面）１０７ｂが上方を向き、その表面１０７ａが配線基板１０１の上面１０１ａに対向する向きで、配線基板１０１の上面１０１ａに搭載（実装）されている。従って、半導体チップＣＨＰ１は配線基板１０１の上面１０１ａにフェースダウンボンディングされている。半導体チップＣＨＰ１の表面１０７ａのバンプ電極１０８は、配線基板１０１の上面１０１ａの導体パターン１０５ａ（の端子部分）に接合（実装、接続）され、電気的に接続されている。このため、半導体チップＣＨＰ１に形成された素子（半導体素子または受動素子）または半導体集積回路は、バンプ電極１０８を介して配線基板１０１の上面１０１ａの導体パターン１０５ａ（の端子部分）に電気的に接続されている。
【００５４】
受動部品１０２は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品１０２は、例えば整合回路（入力整合回路）ＡＪＣ１，ＡＪＣ２や整合回路（出力整合回路）ＡＪＣ３，ＡＪＣ４などを構成する受動部品（電力増幅回路ＡＭＰ１，ＡＭＰ２の整合回路用の受動部品）である。受動部品１０２は、配線基板１０１の上面１０１ａの導体パターン１０５ａ（の端子部分）に半田１０９などの導電性の良い接合材により実装（接合、接続）されている。また、増幅段ＡＭＰ１２〜ＡＭＰ１３間および増幅段ＡＭＰ２１〜ＡＭＰ２３間の整合回路（段間整合回路）を構成する受動素子も、受動部品１０２により構成することができる。また、半導体チップＣＨＰ１内に形成した受動素子により、段間整合回路を構成することもできる。また、各整合回路に用いるインダクタ素子は、受動部品１０２により構成することができるが、受動部品１０２以外にも、配線基板１０１の導体パターンにより形成されたマイクロストリップラインにより構成することもできる。
【００５５】
半導体チップＣＨＰ１または受動部品１０２が電気的に接続された配線基板１０１の上面１０１ａの導体パターン１０５ａ（の端子部分）間は、必要に応じて配線基板１０１の上面１０１ａまたは内部の配線層やビアホール１０６内の導体膜などを介して結線され、配線基板１０１の下面１０１ｂの外部接続端子１０５ｂに電気的に接続されている。
【００５６】
封止樹脂１０３は、半導体チップＣＨＰ１および受動部品１０２を覆うように配線基板１０１の上面１０１ａ上に形成されている。封止樹脂１０３は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００５７】
図６は、本実施の形態のＲＦパワーモジュールＰＭ１を実装基板（配線基板）１１１に実装した状態を模式的に示す側面図である。
【００５８】
図６に示されるように、実装基板１１１の上面１１１ａにＲＦパワーモジュールＰＭ１や他の部品１１２（例えば受動部品など）が実装される。この際、ＲＦパワーモジュールＰＭ１の外部接続端子１０５ｂは、実装基板１１１の端子１１３に、半田１１４などを介して接合されて電気的に接続され、部品１１２の電極は、実装基板１１１の端子１１３に、半田１１４などを介して接合されて電気的に接続される。また、ＲＦパワーモジュールＰＭ１の基準電位供給用端子１０５ｃは、実装基板１１１の基準電位供給用端子１１３ｃに半田１１４などを介して接合されて電気的に接続される。このため、実装基板１１１の基準電位供給用端子１１３ｃから、半田１１４および基準電位供給用端子１１３ｃを介して、ＲＦパワーモジュールＰＭ１に基準電位を供給することができる。
【００５９】
図７は、比較例のＲＦパワーモジュールＰＭ２０１を示す斜視図であり、上記図３に対応するものである。上記図３と同様、図７においても、封止樹脂を透視した状態が示され、また、図面を見やすくするために、配線基板２０１の上面の導体パターン２０５ａに対して梨地（ドット）のハッチングを付してある。
【００６０】
図７に示される比較例のＲＦパワーモジュールＰＭ２０１は、配線基板２０１（本実施の形態の配線基板１０１に相当するもの）の上面に半導体チップＣＨＰ２０１（本実施の形態のＣＨＰ１に相当するもの）と受動部品２０２（本実施の形態の受動部品１０２に相当するもの）が実装され、それらを覆うように封止樹脂（図示せず）が形成されたものである。
【００６１】
しかしながら、本実施の形態とは異なり、比較例のＲＦパワーモジュールＰＭ２０１では、半導体チップＣＨＰ２０１は、配線基板２０１の上面にフェースアップでダイボンディングされ、半導体チップＣＨＰ２０１の表面のパッド電極が、ボンディングワイヤ（金属ワイヤ）２０３を介して、配線基板２０１の上面の導体パターン２０５ａ（本実施の形態の導体パターン１０５ａに相当するもの）と電気的に接続されている。更に、半導体チップＣＨＰ２０１の裏面に形成した裏面電極が、配線基板２０１の上面の導体パターン２０５ａに接続されている。
【００６２】
比較例のＲＦパワーモジュールＰＭ２０１では、半導体チップＣＨＰ２０１の電極と配線基板２０１の導体パターン２０５ａとの接続にボンディングワイヤ２０３を用いている。ボンディングツールを用いてワイヤボンディングを行うには、半導体チップＣＨＰ２０１の側面から、配線基板２０１の導体パターン２０５ａとボンディングワイヤ２０３との接続部分まで、ある程度の距離（例えば数百μｍ程度）が必要となり、配線基板２０１において、半導体チップＣＨＰ２０１搭載領域の周囲に余分な領域２１０が形成される。この配線基板２０１の余分な領域２１０は、電気回路的には必要ないが、半導体チップＣＨＰ２０１と配線基板２０１をワイヤボンディングするために必要となる領域（またはボンディングワイヤ２０３を配置するために必要となる領域）である。この余分な領域２１０は、配線基板２０１の平面寸法を大きくし、ＲＦパワーモジュールＰＭ２０１の平面寸法を大型化してしまう。一方、余分な領域２１０を狭くしようとすると（すなわち、半導体チップＣＨＰ２０１の側面から配線基板２０１の導体パターン２０５ａとボンディングワイヤ２０３との接続部分までの距離を短くしようとすると）、ボンディングワイヤ２０３の接続不良が生じる可能性があり、これは、ＲＦパワーモジュールＰＭ２０１の製造歩留まりを低下させてしまう。
【００６３】
それに対して、本実施の形態のＲＦパワーモジュールＰＭ１では、上記のように、配線基板１０１に半導体チップＣＨＰ１をフェースダウンボンディングしてフリップチップ実装し、半導体チップＣＨＰ１のバンプ電極１０８を配線基板１０１の導体パターン１０５ａ（の端子部分）に接続しているため、上記の余分な領域２１０に相当するものを設ける必要がない。すなわち、バンプ電極１０８接続用の導体パターン１０５ａを半導体チップＣＨＰ１の下方に配置させ、そこに半導体チップＣＨＰ１のバンプ電極１０８を接続するので、半導体チップＣＨＰ１のバンプ電極１０８と配線基板１０１の導体パターン１０５ａの接続部分が半導体チップＣＨＰ１の下に位置することになり、半導体チップＣＨＰ１搭載領域の周囲に上記余分な領域２１０に相当する領域が生じない。このため、本実施の形態のＲＦパワーモジュールＰＭ１は、ワイヤボンディングを用いた比較例のＲＦパワーモジュールＰＭ２０１に比べて、配線基板１０１における半導体チップ（半導体装置）ＣＨＰ１の実装面積（実装に要する面積）を低減することができる。従って、半導体チップＣＨＰ２０１と配線基板２０１をボンディングワイヤ２０３で接続する比較例のＲＦパワーモジュールＰＭ２０１に比べて、本実施の形態のＲＦパワーモジュールＰＭ１は、上記余分な領域２１０が不要となる分、配線基板１０１の平面寸法を小さくすることができ、ＲＦパワーモジュールＰＭ１の平面寸法を小型化することができる。また、半導体チップＣＨＰ２０１と配線基板２０１をボンディングワイヤ２０３で接続する比較例のＲＦパワーモジュールＰＭ２０１に比べて、本実施の形態のＲＦパワーモジュールＰＭ１は、ボンディングワイヤのループ高さの分だけ、封止樹脂１０３の厚みを薄くすることができ、ＲＦパワーモジュールＰＭ１の厚み（高さ）を薄く（低く）することができる。従って、ＲＦパワーモジュールＰＭ１のような電子装置を小型化することができる。
【００６４】
図８は、本実施の形態の半導体チップＣＨＰ１の平面図（平面レイアウト図）であり、半導体チップＣＨＰ１の回路配置例が示されている。なお、図８は平面図であるが、図面を見易くするために、ＬＤＭＯＳＦＥＴ回路１３１Ａ〜１３１Ｃ，１３２Ａ〜１３２Ｃおよびパッド電極ＰＤについてはハッチングを付してある。
【００６５】
図８に示されるように、本実施の形態の半導体チップＣＨＰ１は、上記増幅段ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ１３，ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３にそれぞれ対応するＬＤＭＯＳＦＥＴ回路（ＬＤＭＯＳＦＥＴ回路領域、ＬＤＭＯＳＦＥＴ形成領域、高周波増幅用トランジスタ領域、増幅素子形成領域）１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃを有している。更に、半導体チップＣＨＰ１は、容量素子、抵抗素子または制御用ＭＯＳＦＥＴなどが形成された素子形成領域１３３を有している。素子形成領域１３３に形成された各素子は、上記バイアス回路ＢＡＣ１，ＢＡＣ２や検出回路ＤＥＣ１，ＤＥＣ２などを構成する素子に対応する。また、半導体チップＣＨＰ１の表面には、複数のパッド電極ＰＤが形成されている。なお、各パッド電極ＰＤ上に、上記バンプ電極１０８が形成されている。
【００６６】
パッド電極ＰＤは、ドレイン用のパッド電極であるドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６、ソース用のパッド電極であるソースパッドＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＳ５，ＰＤＳ６、およびゲート用のパッド電極であるゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６を含んでいる。また、それ以外に、パッド電極ＰＤは、制御信号の入力や検出信号の出力などに用いるためのパッド電極ＰＤ１も含んでいる。
【００６７】
ゲートパッドＰＤＧ１は、ＬＤＭＯＳＦＥＴ回路１３１Ａ（増幅段ＡＭＰ１１に対応）のゲート電極に電気的に接続された入力用のパッド電極（整合回路ＡＪＣ１を介してＲＦ信号を入力するためのパッド電極）である。
【００６８】
ドレインパッドＰＤＤ１は、ＬＤＭＯＳＦＥＴ回路１３１Ａ（増幅段ＡＭＰ１１に対応）のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ回路１３１Ａで増幅したＲＦ信号を出力するためのパッド電極）である。
【００６９】
ソースパッドＰＤＳ１は、ＬＤＭＯＳＦＥＴ回路１３１Ａ（増幅段ＡＭＰ１１に対応）のソースに電気的に接続されたパッド電極である。
【００７０】
ゲートパッドＰＤＧ２は、ＬＤＭＯＳＦＥＴ回路１３１Ｂ（増幅段ＡＭＰ１２に対応）のゲート電極に電気的に接続された入力用のパッド電極（段間整合回路を介してＲＦ信号を入力するためのパッド電極）である。
【００７１】
ドレインパッドＰＤＤ２は、ＬＤＭＯＳＦＥＴ回路１３１Ｂ（増幅段ＡＭＰ１２に対応）のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ回路１３１Ｂで増幅したＲＦ信号を出力するためのパッド電極）である。
【００７２】
ソースパッドＰＤＳ２は、ＬＤＭＯＳＦＥＴ回路１３１Ｂ（増幅段ＡＭＰ１２に対応）のソースに電気的に接続されたパッド電極である。
【００７３】
ゲートパッドＰＤＧ３は、ＬＤＭＯＳＦＥＴ回路１３１Ｃ（増幅段ＡＭＰ１３に対応）のゲート電極に電気的に接続された入力用のパッド電極（段間整合回路を介してＲＦ信号を入力するためのパッド電極）である。
【００７４】
ドレインパッドＰＤＤ３は、ＬＤＭＯＳＦＥＴ回路１３１Ｃ（増幅段ＡＭＰ１３に対応）のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ回路１３１Ｃで増幅したＲＦ信号を出力するためのパッド電極）である。
【００７５】
ソースパッドＰＤＳ３は、ＬＤＭＯＳＦＥＴ回路１３１Ｃ（増幅段ＡＭＰ１３に対応）のソースに電気的に接続されたパッド電極である。
【００７６】
ゲートパッドＰＤＧ４は、ＬＤＭＯＳＦＥＴ回路１３２Ａ（増幅段ＡＭＰ２１に対応）のゲート電極に電気的に接続された入力用のパッド電極（整合回路ＡＪＣ２を介してＲＦ信号を入力するためのパッド電極）である。
【００７７】
ドレインパッドＰＤＤ４は、ＬＤＭＯＳＦＥＴ回路１３２Ａ（増幅段ＡＭＰ２１に対応）のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ回路１３２Ａで増幅したＲＦ信号を出力するためのパッド電極）である。
【００７８】
ソースパッドＰＤＳ４は、ＬＤＭＯＳＦＥＴ回路１３２Ａ（増幅段ＡＭＰ２１に対応）のソースに電気的に接続されたパッド電極である。
【００７９】
ゲートパッドＰＤＧ５は、ＬＤＭＯＳＦＥＴ回路１３２Ｂ（増幅段ＡＭＰ２２に対応）のゲート電極に電気的に接続された入力用のパッド電極（段間整合回路を介してＲＦ信号を入力するためのパッド電極）である。
【００８０】
ドレインパッドＰＤＤ５は、ＬＤＭＯＳＦＥＴ回路１３２Ｂ（増幅段ＡＭＰ２２に対応）のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ回路１３２Ｂで増幅したＲＦ信号を出力するためのパッド電極）である。
【００８１】
ソースパッドＰＤＳ５は、ＬＤＭＯＳＦＥＴ回路１３２Ｂ（増幅段ＡＭＰ２２に対応）のソースに電気的に接続されたパッド電極である。
【００８２】
ゲートパッドＰＤＧ６は、ＬＤＭＯＳＦＥＴ回路１３２Ｃ（増幅段ＡＭＰ２３）のゲート電極に電気的に接続された入力用のパッド電極（段間整合回路を介してＲＦ信号を入力するためのパッド電極）である。
【００８３】
ドレインパッドＰＤＤ６は、ＬＤＭＯＳＦＥＴ回路１３２Ｃ（増幅段ＡＭＰ２３に対応）のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ回路１３２Ｃで増幅したＲＦ信号を出力するためのパッド電極）である。
【００８４】
ソースパッドＰＤＳ６は、ＬＤＭＯＳＦＥＴ回路１３２Ｃ（増幅段ＡＭＰ２３に対応）のソースに電気的に接続されたパッド電極である。
【００８５】
また、半導体チップＣＨＰ１において、各ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃが形成された領域および各素子形成領域１３３は、各領域間に形成された埋込酸化膜などからなる素子分離領域（後述の素子分離領域５に対応）によって、それぞれ他の領域から電気的に分離されている。また、ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃおよび素子形成領域１３３の間や、それらとパッド電極ＰＤとの間は、必要に応じて半導体チップＣＨＰ１の内部配線により電気的に接続されている。
【００８６】
図９は、上記図７の比較例のＲＦパワーモジュールＰＭ２０１で用いた比較例の半導体チップＣＨＰ２０１の平面図（平面レイアウト図）であり、上記図８に対応するものである。
【００８７】
図９に示される比較例の半導体チップＣＨＰ２０１は、上記増幅段ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ１３，ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３にそれぞれ対応するＬＤＭＯＳＦＥＴ回路２３１Ａ，２３１Ｂ，２３１Ｃ，２３２Ａ，２３２Ｂ，２３２Ｃと、上記素子形成領域１３３に相当する素子形成領域２３３とを有している。更に、比較例の半導体チップＣＨＰ２０１は、表面に、ドレインパッドＰＤＤ２０１〜ＰＤＤ２０６と、ゲートパッドＰＤＧ２０１〜ＰＤＧ２０６と、制御信号の入力や検出信号の出力などに用いるパッド電極ＰＤ２０１が形成されており、それらパッド電極に上記ボンディングワイヤ２０３が接続される。
【００８８】
ドレインパッドＰＤＤ２０１〜ＰＤＤ２０６は、それぞれ、ＬＤＭＯＳＦＥＴ回路２３１Ａ〜２３１Ｃ，２３２Ａ〜２３２Ｃのドレインに電気的に接続された出力用のパッド電極である。ゲートパッドＰＤＧ２０１〜２０６は、それぞれ、ＬＤＭＯＳＦＥＴ回路２３１Ａ〜２３１Ｃ，２３２Ａ〜２３２Ｃのゲート電極に電気的に接続された入力用のパッド電極である。比較例の半導体チップＣＨＰ２０１の表面には、ソース用のパッド電極は形成されておらず、半導体チップＣＨＰ２０１の裏面にソース用の裏面電極（ここでは図示せず）が形成されている。上記図７のように、ワイヤボンディングを適用する半導体チップＣＨＰ２０１は、配線基板２０１にフェースアップでダイボンディングされる。このため、半導体チップＣＨＰ２０１を配線基板２０１の上面の導体パターン２０５ａ上に導電性の接着材で接合することで、半導体チップＣＨＰ２０１のソース用の裏面電極を配線基板２０１の上面の導体パターン２０５ａに電気的に接続することができ、半導体チップＣＨＰ２０１のソース用の裏面電極から、ＬＤＭＯＳＦＥＴ回路２３１Ａ〜２３１Ｃ，２３２Ａ〜２３２Ｃのソースにソース電位（基準電位）を供給することができる。
【００８９】
一方、本実施の形態のＲＦパワーモジュールＰＭ１では、図３〜図５に示されるように、配線基板１０１に半導体チップＣＨＰ１をフェースダウンボンディングしてフリップチップ実装しており、半導体チップＣＨＰ１の表面１０７ａに設けたバンプ電極１０８を配線基板１０１の導体パターン１０５ａ（の端子部分）に接続している。このため、本実施の形態の半導体チップＣＨＰ１は、ドレインパッドＰＤＤ１〜ＰＤＤ６、ゲートパッドＰＤＧ１〜ＰＤＧ６およびソースパッドＰＤＳ１〜ＰＤＳ６を半導体チップＣＨＰ１の表面１０７ａに設け、ドレインパッドＰＤＤ１〜ＰＤＤ６、ゲートパッドＰＤＧ１〜ＰＤＧ６およびソースパッドＰＤＳ１〜ＰＤＳ６上に設けたバンプ電極１０８を配線基板１０１の導体パターン１０５ａに接続する。
【００９０】
フリップチップ実装を適用する半導体チップＣＨＰ１においても、本実施の形態とは異なり、裏面１０７ｂにソース用の裏面電極を形成しておき、配線基板１０１上に半導体チップＣＨＰ１をフリップチップ実装した後に半導体チップＣＨＰ１に金属キャップを被せ、この金属キャップをソース用の裏面電極と接続して、金属キャップを介してソース用の裏面電極にソース電位（基準電位）を供給することも考えられる。しかしながら、この場合、せっかく半導体チップＣＨＰ１をフリップチップ実装して配線基板１０１における半導体チップＣＨＰ１の実装面積を低減できたとしても、半導体チップＣＨＰ１に金属キャップを被せることから、半導体チップＣＨＰ１の周囲に金属キャップを実装するのに必要な領域を確保する必要があり、金属キャップの実装に要する面積の分だけＲＦパワーモジュールの平面寸法が大型化してしまう。また、金属キャップの実装が必要なため、製造工程数の増加や、製造コスト（部材コスト）の増加を招いてしまう。
【００９１】
そこで、本実施の形態の半導体チップＣＨＰ１では、表面１０７ａ側に、ドレインパッドＰＤＤ１〜ＰＤＤ６およびゲートパッドＰＤＧ１〜ＰＤＧ６だけでなくソースパッドＰＤＳ１〜ＰＤＳ６も設け、ドレインパッドＰＤＤ１〜ＰＤＤ６、ゲートパッドＰＤＧ１〜ＰＤＧ６およびソースパッドＰＤＳ１〜ＰＤＳ６上にそれぞれ設けたバンプ電極１０８を配線基板１０１の導体パターン１０５ａに接続する。このため、配線基板１０１の導体パターン１０５ａからバンプ電極１０８を介して、半導体チップＣＨＰ１のソースパッドＰＤＳ１〜ＰＤＳ６にソース電位（基準電位）を供給でき、それによってＬＤＭＯＳＦＥＴ回路１３１Ａ〜１３１Ｃ，１３２Ａ〜１３２Ｃのソースにソース電位（基準電位）を供給することができる。従って、半導体チップＣＨＰ１の裏面１０７ｂには裏面電極（金属電極層）が形成されていない。これにより、ワイヤボンディングや金属キャップの実装が不要となり、それらに要する面積が不要となるため、ＲＦパワーモジュールＰＭ１の平面寸法を小型化することができる。また、金属キャップの実装が不要なため、製造工程数低減でき、また製造コスト（部材コスト）を低減できる。
【００９２】
次に、上記半導体チップ（半導体装置）ＣＨＰ１内に形成されたＬＤＭＯＳＦＥＴ（上記ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃ）の製造方法を図１０〜図１９を用いて工程順に説明する。
【００９３】
図１０〜図１９は、本実施の形態の半導体装置（上記半導体チップＣＨＰ１に対応）の製造工程中の要部断面図または要部平面図である。図１０〜図１９のうち、図１０、図１２、図１４、図１５、図１８および図１９は要部断面図であるが、そのうち図１０、図１２、図１４、図１５および図１８は、同じ領域の異なる工程段階の断面図が工程順に示されており、図１９はそれらとは異なる領域の断面図が示されている。また、図１０〜図１９のうち、図１１、図１３、図１６および図１７は要部平面図であるが、そのうち図１１と図１６とは同じ領域の異なる工程段階の平面図が示されており、図１３と図１７とは同じ領域の異なる工程段階の平面図が示されている。なお、図１３および図１７に示される領域は、図１１および図１６の領域ＲＧ１に相当する領域である。従って、図１３および図１７は、図１１および図１６の領域ＲＧ１に対応する領域の拡大図に相当するものである。また、図１１および図１６の工程段階では、バンプ電極４０Ｄ，４０Ｇ，４０Ｓはまだ形成されていないが、各構成要素の位置関係を明確にするために、後でバンプ電極４０Ｄ，４０Ｇ，４０Ｓが形成される位置を点線で示してある。また、平面図（図１１、図１３、図１６および図１７）に示されるＹ方向は、後述する活性領域６に形成されるＬＤＭＯＳＦＥＴのゲート電極９、ドレイン領域（ｎ−型ドリフト領域１０、ｎ型ドリフト領域１３およびｎ＋型ドレイン領域１４）、およびソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）の延在方向に対応し、Ｘ方向はＹ方向に交差（好ましくは直交）する方向である。Ｘ方向およびＹ方向に関しては、以降の平面図についても同様である。また、図１０、図１２、図１４、図１５および図１８の断面図には、上記ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃのいずれかに対応するＬＤＭＯＳＦＥＴ形成領域１Ａとソースを引き出す（取り出す）領域であるソース引き出し領域１Ｂとが示されている。また、図１９の断面図には、バンプ電極形成領域１Ｃが示されている。なお、図１１および図１６のＡ−Ａ線と図１３のＢ−Ｂ線とは同じ位置に対応し、図１０、図１２、図１４、図１５および図１８は、このＡ−Ａ線およびＢ−Ｂ線に対応する位置の断面図が示されている。
【００９４】
半導体チップＣＨＰ１を製造するには、まず、図１０に示されるように、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩｃｍ程度の低抵抗基板とされている半導体基板（以下、単に基板という）１を準備する。それから、基板（半導体基板、半導体ウエハ）１の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率（比抵抗）が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層（半導体層）２を形成する。エピタキシャル層２は、半導体層であるが、エピタキシャル層２の不純物濃度は基板１の不純物濃度よりも低く、エピタキシャル層２の抵抗率は基板１の抵抗率よりも高い。
【００９５】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２の一部（打抜き層形成領域）をエッチング（除去）し、基板１に達する溝３，３ａを形成する。この際、溝３は、ＬＤＭＯＳＦＥＴ形成領域１Ａに形成され、溝３ａは、ソース引き出し領域１Ｂに形成される。それから、溝３，３ａの内部を含む基板１上（エピタキシャル層２上）にＣＶＤ（Chemical Vapor Deposition）法などを用いてｐ型不純物（たとえばホウ素（Ｂ））がドープされたｐ型多結晶シリコン膜を溝３，３ａ内を埋めるように堆積した後、溝３，３ａの外部のｐ型多結晶シリコン膜をエッチバック法などで除去する。これにより、溝３，３ａの内部にｐ型多結晶シリコン膜からなるｐ型打抜き層（打抜き層、リーチスルー層、ｐ型半導体領域、ｐ型半導体層）４，４ａが形成される。なお、ｐ型打抜き層４（第１打抜き層）は、溝３内に埋め込まれたｐ型多結晶シリコン膜からなり、ＬＤＭＯＳＦＥＴ形成領域１Ａに形成され、ｐ型打抜き層４ａ（第２打抜き層）は、溝３ａ内に埋め込まれたｐ型多結晶シリコン膜からなり、ソース引き出し領域１Ｂに形成される。
【００９６】
ｐ型打抜き層４，４ａは、エピタキシャル層２を貫通し、ｐ型打抜き層４，４ａの底部は基板１に到達している。このように、不純物を高濃度でドープしたｐ型多結晶シリコン膜を溝３，３ａの内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層４，４ａを形成することができる。従って、ｐ型打抜き層４，４ａの不純物濃度は、エピタキシャル層２の不純物濃度よりも高く、ｐ型打抜き層４，４ａの比抵抗（抵抗率）は、エピタキシャル層２の比抵抗（抵抗率）よりも低い。なお、多結晶シリコン膜に代えて溝３，３ａの内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することもできる。
【００９７】
次に、エピタキシャル層２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域５を形成する。例えば、エッチングによりエピタキシャル層２に溝を形成し、その溝内に酸化シリコン膜などの絶縁膜を埋め込むことによって、エピタキシャル層２に素子分離領域５を形成することができる。素子分離領域５を形成することにより、図１１に示されるように、基板１の主面（エピタキシャル層２の主面）ではＬＤＭＯＳＦＥＴのセルが形成される活性領域（第１活性領域）６と、ソース引き出し用の活性領域（第２活性領域）６ａとが規定される。活性領域６および活性領域６ａは、それぞれ周囲を素子分離領域５によって囲まれている。従って、活性領域６と活性領域６ａとは、素子分離領域５によって分離（電気的に分離）されている。なお、この活性領域６が形成された領域が、ＬＤＭＯＳＦＥＴ形成領域１Ａにほぼ対応し、ソース引き出し用の活性領域６ａが形成された領域が、ソース引き出し領域１Ｂにほぼ対応する。従って、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）とソース引き出し領域１Ｂ（活性領域６ａ）との間には、素子分離領域５が形成されている。なお、図１１は平面図（要部平面図）であるが、図面を見易くするために活性領域６，６ａにハッチングを付してある。また、上記のように図１１のＡ−Ａ線の断面が、図１０にほぼ対応する。また、一群の活性領域６，６ａから構成された領域６ｂ（図１１の二点鎖線で囲まれた領域）が、後で上記ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃのいずれかに対応する領域となる。従って、図１１に示されるのは、上記ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃいずれかと、そのＬＤＭＯＳＦＥＴ回路に接続されたドレインパッド（上のバンプ電極）、ゲートパッド（上のバンプ電極）およびソースパッド（上のバンプ電極）が形成される領域である。
【００９８】
次に、図１２に示されるように、フォトレジストパターン（図示せず）をイオン注入阻止マスクにしてエピタキシャル層２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域、ｐ型半導体領域）７を形成する。このｐ型ウエル７は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ｐ型ウエル７は、ＬＤＭＯＳＦＥＴ形成領域１Ａの一部に形成され、主としてＬＤＭＯＳＦＥＴ形成領域１ＡのＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。また、ｐ型ウエル７はＬＤＭＯＳＦＥＴの閾値調整用としても用いられる。また、ソース引き出し領域１Ｂにもｐ型ウエル７を形成することができる。
【００９９】
次に、エピタキシャル層２の表面をフッ酸などで洗浄した後、基板１を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、エピタキシャル層２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜８を形成する。ゲート絶縁膜８は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜８を構成してもよい。
【０１００】
次に、ＬＤＭＯＳＦＥＴ形成領域１Ａのゲート絶縁膜８の上部にゲート電極９を形成する。ゲート電極９を形成するには、例えば、エピタキシャル層２の主面上（すなわちゲート絶縁膜８上）にＣＶＤ法などによりｎ型多結晶シリコン膜（ドープトポリシリコン膜）を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてｎ型多結晶シリコン膜をパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜からなるゲート電極９が、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）のｐ型ウエル７の表面にゲート絶縁膜８を介して形成される。
【０１０１】
次に、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ＬＤＭＯＳＦＥＴ形成領域１Ａのエピタキシャル層２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ−型ドリフト領域（ｎ−型オフセットドレイン領域）１０を形成する。ｎ−型ドリフト領域１０は、ゲート電極９に対して自己整合的に形成されるので、ｎ−型ドリフト領域１０は、その端部がチャネル形成領域と接するように、ゲート電極９の側壁下部で終端する。ｎ−型ドリフト領域１０の不純物濃度を低くすることにより、ゲート電極９とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。
【０１０２】
次に、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ＬＤＭＯＳＦＥＴ形成領域１Ａのｐ型ウエル７の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域１１を形成する。ｎ−型ソース領域１１は、ゲート電極９に対して自己整合的に形成されるので、その端部がチャネル形成領域と接するように、ゲート電極９の側壁下部で終端する。低加速エネルギーでイオン注入を行うことで、ｎ−型ソース領域１１を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【０１０３】
ｎ−型ソース領域１１の形成後、ＬＤＭＯＳＦＥＴ形成領域１Ａのｐ型ウエル７の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入（例えば斜めイオン注入）することなどにより、ｎ−型ソース領域１１の下部にｐ型ハロー領域（図示せず）を形成することもできる。ｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【０１０４】
次に、ゲート電極９の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）１２を形成する。サイドウォールスペーサ１２は、例えば、基板１上にＣＶＤ法などで酸化シリコン膜（絶縁膜）を堆積した後、この酸化シリコン膜（絶縁膜）を異方性エッチングして形成することができる。
【０１０５】
次に、ドレイン形成領域の上部に開口を有するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ＬＤＭＯＳＦＥＴ形成領域１Ａのｎ−型ドリフト領域１０の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ−型ドリフト領域１０の一部には、ゲート電極９のドレイン側の側壁に形成されたサイドウォールスペーサ１２に対して自己整合的にｎ型ドリフト領域（ｎ型オフセットドレイン領域、ドレイン高濃度領域）１３が形成される。
【０１０６】
ｎ型ドリフト領域１３形成時に注入された不純物は、ｎ−型ドリフト領域１０形成時に注入された不純物と同じ導電型の不純物（Ｐ）なので、ｎ型ドリフト領域１３の不純物濃度は、ｎ−型ドリフト領域１０の不純物濃度よりも高くなる。すなわち、ｎ型ドリフト領域１３は、ｎ−型ドリフト領域１０よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。
【０１０７】
また、ｎ−型ドリフト領域１０は、ゲート電極９に対して自己整合的に形成されるのに対し、ｎ型ドリフト領域１３は、ゲート電極９の側壁のサイドウォールスペーサ１２に対して自己整合的に形成されることから、ｎ型ドリフト領域１３は、ゲート長方向に沿ったサイドウォールスペーサ１２の膜厚に相当する分、ゲート電極９から離間して形成される。従って、ｎ型ドリフト領域１３の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。
【０１０８】
また、ｎ型ドリフト領域１３形成時のイオン注入の加速エネルギーは、ｎ−型ドリフト領域１０形成時のイオン注入の加速エネルギーと同じなので、ｎ型ドリフト領域１３の接合深さは、ｎ−型ドリフト領域１０の接合深さとほぼ同じになる。
【０１０９】
次に、ＬＤＭＯＳＦＥＴ形成領域１Ａのｎ型ドリフト領域１３の一部とソース形成領域のｐ型ウエル７のそれぞれの上部に開口を有するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ＬＤＭＯＳＦＥＴ形成領域１Ａのｎ型ドリフト領域１３の一部とソース形成領域のｐ型ウエル７にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。
【０１１０】
このイオン注入により、ＬＤＭＯＳＦＥＴ形成領域１Ａのｎ型ドリフト領域１３の一部には、ｎ型ドリフト領域１３よりも不純物濃度が高く、かつｎ型ドリフト領域１３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域）１４が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域１４を低不純物濃度のｎ型ドリフト領域１３やｎ−型ドリフト領域１０に比べて浅く形成することにより、ソース、ドレイン間の寄生容量（ドレイン容量）を低減することができる。
【０１１１】
また、このイオン注入により、ＬＤＭＯＳＦＥＴ形成領域１Ａのｐ型ウエル７には、ｎ−型ソース領域１１よりも不純物濃度が高く、かつｎ−型ソース領域１１よりも底部の位置が深いｎ＋型ソース領域１５が形成される。ｎ＋型ソース領域１５は、ゲート電極９の側壁のサイドウォールスペーサ１２に対して自己整合的に形成され、ｎ−型ソース領域１１に接して形成される。このため、ｎ＋型ソース領域１５は、ゲート長方向に沿ったサイドウォールスペーサ１２の膜厚に相当する分、チャネル形成領域から離間して形成される。
【０１１２】
このように、ゲート電極９とｎ＋型ドレイン領域１４との間に介在するドリフト領域（ＬＤＤ領域、オフセットドレイン領域）を二重オフセット構造とし、ゲート電極９に最も近いｎ−型ドリフト領域１０の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型ドリフト領域１３の不純物濃度を相対的に高くしている。これにより、ゲート電極９とドレインとの間に空乏層が広がるようになる結果、ゲート電極９とその近傍のｎ−型ドリフト領域１０との間に形成される帰還容量（Ｃgd）は小さくなる。また、ｎ型ドリフト領域１３の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。ｎ型ドリフト領域１３は、ゲート電極９から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
【０１１３】
ここまでの工程により、ｎ−型ドリフト領域１０とｎ型ドリフト領域１３とｎ＋型ドレイン領域１４とからなるドレイン（ドレイン領域）、ｎ−型ソース領域１１とｎ＋型ソース領域１５とからなるソース（ソース領域）、およびゲート電極９を有するＬＤＭＯＳＦＥＴが、ＬＤＭＯＳＦＥＴ形成領域１Ａのエピタキシャル層２の主面（活性領域６）に形成される。なお、本実施の形態および以下の実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【０１１４】
ＬＤＭＯＳＦＥＴは、次のような特徴を有するＭＩＳＦＥＴ素子である。
【０１１５】
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極９のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域１４）と、それよりも低不純物濃度のＬＤＤ領域（ここではｎ−型ドリフト領域１０およびｎ型ドリフト領域１３）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域１４）はＬＤＤ領域を介してゲート電極９（またはゲート電極９の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極９の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）１４との間の平面（エピタキシャル層２の主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
【０１１６】
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）７が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル７は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
【０１１７】
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域１１およびｎ＋型ソース領域１５からなるソース領域）とドレイン（ここではｎ−型ドリフト領域１０、ｎ型ドリフト領域１３およびｎ＋型ドレイン領域１４からなるドレイン領域）とが、ゲート電極９に対して非対称な構造を有している。
【０１１８】
次に、ｐ型打抜き層４，４ａの上部に開口を有するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ｐ型打抜き層４，４ａの表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入することにより、ｐ型打抜き層４，４ａの上部領域にｐ＋型半導体領域１６，１６ａを形成する。ｐ＋型半導体領域１６は、ＬＤＭＯＳＦＥＴ形成領域１Ａのｐ型打抜き層４の上部に形成され、ｐ＋型半導体領域１６ａは、ソース引き出し領域１Ｂのｐ型打抜き層４ａの上部に形成される。ｐ型打抜き層４，４ａの上部領域にｐ＋型半導体領域１６，１６ａを形成することで、ｐ型打抜き層４，４ａの表面を低抵抗化することができる。
【０１１９】
ここまでの工程により、図１２の構造が得られる。図１３は、図１２の工程段階に対応する要部平面図である。図１３には、ｐ型打抜き層４，４ａ、活性領域６，６ａ、ゲート電極９およびｎ＋型ソース領域１５の平面レイアウトが示され、他の構成要素は、図示を省略している。図１３では、図面を見やすくするために、ｎ＋型ソース領域１５を点線で、それ以外を実線で示してある。上記のように、図１３に示される領域は、上記図１１の領域ＲＧ１にほぼ対応する領域である。また、上記のように、図１３のＢ−Ｂ線と上記図１１のＡ−Ａ線は、同じ位置を示しており、図１０および図１２に示される断面は、図１３のＢ−Ｂ線（図１１のＡ−Ａ線）に対応する位置の断面図である。
【０１２０】
図１３に示されるように、ＬＤＭＯＳＦＥＴのゲート電極９はＹ方向に延在している。図１３では図示していないけれども、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ−型ドリフト領域１０、ｎ型ドリフト領域１３およびｎ＋型ドレイン領域１４）は、活性領域６において、隣り合うゲート電極９の間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース領域（ｎ−型ソース領域１１およびｎ＋型ソース領域１５）は、活性領域６において、隣り合うゲート電極９の他の間の領域に形成されてＹ方向に延在している。また、図１３では図示していないけれども、ｐ＋型半導体領域１６は、隣り合うＬＤＭＯＳＦＥＴのｎ＋型ソース領域１５の間の領域に形成されてＹ方向に延在している。
【０１２１】
また、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）では、図１２および図１３に示される単位セル（ＬＤＭＯＳＦＥＴの単位セル、基本セル、単位領域、単位ＬＤＭＯＳＦＥＴ素子）２０の構造が、Ｘ方向に繰り返されている。すなわち、複数の単位セル２０（単位ＬＤＭＯＳＦＥＴ素子）がＸ方向に配列している。上記領域６ｂの活性領域６に形成された複数の単位セル２０（単位ＬＤＭＯＳＦＥＴ素子）において、ゲート電極９同士は、後述するゲート配線２５Ｇ，３１Ｇ，３５Ｇおよびプラグ２４，２８を介して互いに電気的に接続され、ドレイン領域（ｎ＋型ドレイン領域１４）同士は、後述するドレイン配線２５Ｄ，３１Ｄ，３５Ｄおよびプラグ２４，２８を介して互いに電気的に接続されている。上記領域６ｂの活性領域６に形成された複数の単位セル２０（単位ＬＤＭＯＳＦＥＴ素子）において、ソース領域（ｎ＋型ソース領域１５）同士は、ｐ型打抜き層４および基板２１などを介して互いに電気的に接続されている。
【０１２２】
従って、上記電力増幅回路ＡＭＰ１，ＡＭＰ２の各増幅段ＡＭＰ１１〜ＡＭＰ１３，ＡＭＰ２１〜ＡＭＰ２３を構成するＬＤＭＯＳＦＥＴ素子は、複数の単位ＬＤＭＯＳＦＥＴ素子（上記単位セル２０からなる単位ＬＤＭＯＳＦＥＴ素子）を並列に接続して構成されている。
【０１２３】
次に、図１４に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａのｎ＋型ソース領域１５およびｐ＋型半導体領域１６の表面（上面、上部）に、例えばコバルトシリサイドなどからなる金属シリサイド層２１を形成する。
【０１２４】
金属シリサイド層２１を形成するには、ｎ＋型ソース領域１５およびｐ＋型半導体領域１６以外の領域をフォトレジスト層で覆ってから、そのフォトレジスト層をマスクとしてｎ＋型ソース領域１５およびｐ＋型半導体領域１６の表面の酸化膜をエッチングして除去する。それから、そのフォトレジスト層をマスクとして基板１上にコバルト（Ｃｏ）膜などの金属膜を堆積する。この金属膜は、エピタキシャル層２の主面において、ｎ＋型ソース領域１５およびｐ＋型半導体領域１６には接するが、他の領域にはフォトレジスト層が介在するために接触しない。その後、熱処理を施すことによって、その金属膜とエピタキシャル層１を構成するシリコンとを反応させることによって、ｎ＋型ソース領域１５およびｐ＋型半導体領域１６の表面（上部）に、コバルトシリサイドなどからなる金属シリサイド層２１を形成することができる。
【０１２５】
次に、基板２１上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜（層間絶縁膜）２２を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨)法などを用いて平坦化する。絶縁膜２２として、酸化シリコン膜などの単体膜を用いることもできる。
【０１２６】
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２２をドライエッチングすることにより、絶縁膜２２にコンタクトホール（開口部、スルーホール、貫通孔）２３を形成する。コンタクトホール２３は、ｐ型打抜き層４（ｐ＋型半導体領域１６）、ソース（ｎ＋型ソース領域１５）およびドレイン（ｎ＋型ドレイン領域１４）、ゲート電極９およびｐ型打抜き層４ａ（ｐ＋型半導体領域１６ａ）のそれぞれの上部に形成される。
【０１２７】
次に、コンタクトホール２３の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部）２４を埋め込む。例えば、コンタクトホール２３の内部（底部および側壁上）を含む絶縁膜２２上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２４を形成することができる。
【０１２８】
次に、プラグ２４が埋め込まれた絶縁膜２２上にタングステン（Ｗ）を主体（主成分）とする導電体膜（タングステン膜）からなる配線（第１層配線）２５を形成する。配線２５は、例えば、プラグ２４が埋め込まれた絶縁膜２２上にスパッタリング法などによりタングステン膜を形成し、このタングステン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。この際、タングステン膜の単体膜の代わりに、薄い窒化タングステン（ＷＮ）膜とその上に形成されたそれよりも厚いタングステン（Ｗ）膜の積層膜を用いることもできる。また、配線２５は、タングステン配線に限定されず、アルミニウム配線など他の金属材料を用いた配線とすることもできる。
【０１２９】
配線２５は、プラグ２４を介してｎ＋型ソース領域１５およびｐ＋型半導体領域１６（上の金属シリサイド層２１）に電気的に接続するソース配線２５Ｓ１と、プラグ２４を介してｎ＋型ドレイン領域１４に電気的に接続するドレイン配線２５Ｄと、プラグ２４を介してゲート電極９に電気的に接続するゲート配線２５Ｇと、プラグ２４を介してｐ＋型半導体領域１６ａに電気的に接続するソース配線２５Ｓ２とを有している。なお、ゲート配線２５Ｇは図１４の断面図には示されていないが、後述する図２２などに示されている。
【０１３０】
次に、図１５に示されるように、配線２５を覆うように絶縁膜２２上に酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２６をＣＶＤ法などにより形成する。
【０１３１】
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜２６をドライエッチングすることにより、絶縁膜２６にスルーホール（開口部、貫通孔）２７を形成する。スルーホール２７の底部では、配線２５が露出される。それから、スルーホール２７の内部にタングステン（Ｗ）膜を主体とするプラグ２８を埋め込む。プラグ２８は、上記プラグ２４とほぼ同様にして形成することができる。
【０１３２】
次に、プラグ２８が埋め込まれた絶縁膜２６上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線（第２層配線）３１を形成する。配線３１形成用の導電体膜としては、例えば、バリア膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜などを用いることができる。
【０１３３】
配線３１は、プラグ２８を介してドレイン配線２５Ｄに電気的に接続するドレイン配線３１Ｄと、プラグ２８を介してゲート配線２５Ｇに電気的に接続するゲート配線３１Ｇと、プラグ２８を介してソース配線２５Ｓ２に電気的に接続するソース配線３１Ｓ２とを有している。ドレイン配線２５Ｄとドレイン配線３１Ｄとは同じ平面パターンで形成され、ゲート配線２５Ｇとゲート配線３１Ｇとは同じ平面パターンで形成され、ソース配線２５Ｓ２とソース配線３１Ｓ２とは同じ平面パターンで形成されている。なお、ゲート配線３１Ｇは図１５の断面図には示されていないが、後述する図２２などに示されている。
【０１３４】
ここまでの工程により、図１５の構造が得られる。
【０１３５】
図１６および図１７は、図１５の工程段階に対応する要部平面図であり、それぞれ上記図１１および図１３に対応する領域が示されている。すなわち、図１６の領域ＲＧ１の拡大図が図１７に対応する。図１６には、上部から各絶縁膜を透視したときに見える配線（すなわちソース配線２５Ｓ１、ドレイン配線３１Ｄ、ゲート配線３１Ｇおよびソース配線３１Ｓ２）の平面レイアウトが示され、他の構成要素は、図示を省略している。また、図１７には、活性領域６，６ａ、ソース配線２５Ｓ１、ドレイン配線２５Ｄ，３１Ｄ、ゲート配線２５Ｇ，３１Ｇ、ソース配線２５Ｓ２，３１Ｓ２、コンタクトホール２３、スルーホール２７およびゲート電極９の平面レイアウトが示され、他の構成要素は、図示を省略している。なお、図１７では、活性領域６，６ａおよびゲート電極９は点線で示し、コンタクトホール２３およびスルーホール２７は二点鎖線で示してある。
【０１３６】
次に、図１８に示されるように、絶縁膜２６上に、配線３１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３２をＣＶＤ法などにより形成する。
【０１３７】
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜３２をドライエッチングすることにより、絶縁膜３２にスルーホール（開口部、貫通孔）３３を形成する。スルーホール３３の底部では、配線３１が露出される。
【０１３８】
次に、スルーホール３３内を含む絶縁膜３２上にアルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線（第３層配線）３５を形成する。配線３５形成用の導電体膜としては、例えば、バリア膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜などを用いることができる。
【０１３９】
配線３５は、絶縁膜３２上を延在するとともに、一部がスルーホール３３内を埋め、スルーホール３３の底部で配線３１と電気的に接続されている。従って、配線３５は、絶縁膜３２上を延在する配線部と、スルーホール３３内を埋めるビア部とが一体的に形成されることになる。
【０１４０】
配線３５は、ビア部（スルーホール３３を埋める部分）を介してドレイン配線３１Ｄに電気的に接続するドレイン配線３５Ｄと、ビア部（スルーホール３３を埋める部分）を介してゲート配線３１Ｇに電気的に接続するゲート配線３５Ｇと、ビア部（スルーホール３３を埋める部分）を介してソース配線３１Ｓ２に電気的に接続するソース配線３５Ｓ２とを有している。
【０１４１】
また、スルーホール３３形成後にスルーホール３３内にプラグを上記プラグ２４，２８と同様の手法により形成してから、プラグが埋め込まれた絶縁膜３２上に配線形成用の導電体膜を形成し、この導電体膜をパターニングして配線３５を形成することもでき、この場合、配線３５は、プラグを介して配線３１と電気的に接続されることになる。
【０１４２】
次に、絶縁膜３２上に、配線３５を覆うように、絶縁膜（表面保護膜）３６を形成する。この絶縁膜は、例えば酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、ＣＶＤ法などにより形成することができる。
【０１４３】
次に、絶縁膜３６に開口部を形成し、露出された配線３５上に上記バンプ電極１８に相当するものを形成するが、図１８の断面にはバンプ電極を形成しないので、バンプ電極形成領域１Ｃの断面が示された図１９を用いて説明する。
【０１４４】
絶縁膜３６を形成した後、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜３６をエッチングすることにより、図１９に示されるように、絶縁膜３６に開口部（スルーホール、貫通孔）３７を形成する。開口部３７は配線３５に達しており、開口部３７の底部で配線３５（ドレイン配線３５Ｄ、ゲート配線３５Ｇおよびソース配線３５Ｓ２）の一部が露出される。開口部３７で露出する配線３５がパッド電極３８となり、このパッド電極３８が上記パッド電極ＰＤとなる。従って、上記ドレインパッドＰＤＤ１〜ＰＤＤ６は、開口部３７から露出するドレイン配線３５Ｄにより形成され、上記ゲートパッドＰＤＧ１〜ＰＤＧ６は、開口部３７から露出するゲート配線３５Ｇにより形成され、上記ソースパッドＰＤＳ１〜ＰＤＳ６は、開口部３７から露出するソース配線３５Ｓ２により形成される。
【０１４５】
次に、開口部３７の側壁および底部上を含む絶縁膜３６上に（すなわち開口部３７の底部で露出する配線３５上を含む絶縁膜３６に）、導電体からなるＵＢＭ（Under Bump Metal）膜（バンプ下地金属層、電極下地膜、導電体膜、端子表面膜）３９を形成する。ＵＢＭ膜３９は、例えばパラジウム（Ｐｄ）膜とチタン（Ｔｉ）膜の積層膜あるいはクロム（Ｃｒ）膜とニッケル（Ｎｉ）系合金膜と金（Ａｕ）膜の積層膜などから形成され、例えばスパッタリング法によって形成することができる。
【０１４６】
次に、開口部３６で露出する配線３５上のＵＢＭ膜３９上にバンプ電極４０を形成する。バンプ電極４０は、上記バンプ電極１０８に対応するものである。バンプ電極４０は、例えば半田バンプなどからなる。半田バンプ（バンプ電極４０）は、例えば、ＵＢＭ膜３９上に半田ペーストを印刷した後に半導体基板（基板１）のリフロー（半田リフロー処理）を行うことによってＵＢＭ膜３９上に球形の半田バンプ（バンプ電極４０）を形成することができる。
【０１４７】
バンプ電極４０は、ドレイン配線３５Ｄ（のパッド電極３８の部分）上にＵＢＭ膜３９を介して形成されたドレイン用のバンプ電極４０Ｄと、ゲート配線３５Ｇ（のパッド電極３８の部分）上にＵＢＭ膜３９を介して形成されたゲート用のバンプ電極４０Ｇと、ソース配線３５Ｓ２（のパッド電極３８の部分）上にＵＢＭ膜３９を介して形成されたソース用のバンプ電極４０Ｓとを含んでいる。
【０１４８】
その後、ダイシングなどにより基板１を切断して各半導体チップ（半導体装置）ＣＨＰ１に分離（個片化）するが、ここではその詳細な説明は省略する。また、ダイシングの前に、基板１の裏面研削を行うこともできる。なお、基板１のエピタキシャル層２を形成した側とは反対側の主面（半導体チップＣＨＰ１の裏面１０７ｂに対応）には、裏面電極（金属電極層）は形成されない。個片化された半導体チップＣＨＰ１は、配線基板１０１にフリップチップ実装されて、ＲＦパワーモジュールＰＭ１が製造される。
【０１４９】
図２０および図２１は、製造された半導体チップＣＨＰ１の要部平面図であり、それぞれ上記図１１および図１３に対応する領域が示されている。すなわち、図２０の領域ＲＧ１の拡大図が図２１に対応する。図２０には、半導体チップＣＨＰ１の上部から各絶縁膜を透視したときに見える配線（すなわちソース配線２５Ｓ１、ドレイン配線３５Ｄ、ゲート配線３１Ｇ，３５Ｇおよびソース配線３５Ｓ２）およびバンプ電極４０の平面レイアウトが示され、他の構成要素は、図示を省略している。また、図２１には、活性領域６，６ａ、ソース配線２５Ｓ１、ドレイン配線２５Ｄ，３１Ｄ，３５Ｄ、ゲート配線２５Ｇ，３１Ｇ，３５Ｇ、ソース配線２５Ｓ２，３１Ｓ２，３５Ｓ２、スルーホール３３の平面レイアウトが示され、他の構成要素は、図示を省略している。なお、図２１では、活性領域６，６ａと下層配線である第１および第２層配線（すなわち配線２５，３１）とは点線で示し、最上層配線である第３層配線（すなわち配線３５）は実線で示し、スルーホール３３は二点鎖線で示してある。また、図２０のＣ−Ｃの断面、Ｄ−Ｄ線の断面およびＥ−Ｅ線の断面は、いずれも上記図１９とほぼ同じ構造となる。
【０１５０】
上記のように、半導体チップＣＨＰ１では、電力増幅回路ＡＭＰ１，ＡＭＰ２（の増幅段ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ１３，ＡＭＰ２１，ＡＭＰ２２，ＡＭＰ２３）を構成するＬＤＭＯＳＦＥＴ素子が、それぞれ基板１の主面上のエピタキシャル層２の活性領域６（ＬＤＭＯＳＦＥＴ形成領域１Ａ）に形成されており、エピタキシャル層２上には、配線２５，３１，３５からなる配線構造（多層配線構造）が形成されている。
【０１５１】
半導体チップＣＨＰ１では、上記図１５〜図１７などに示されるように、活性領域６（ＬＤＭＯＳＦＥＴ形成領域１Ａ）に形成されたＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域１４）に電気的に形成されたドレイン配線２５Ｄ，３１Ｄが、活性領域６のドレイン領域上に形成されている。ドレイン配線２５Ｄとドレイン配線３１Ｄは、同じパターン（平面パターン）で形成されており、同じ平面位置に形成されたドレイン配線２５Ｄとドレイン配線３１Ｄは、プラグ２４を介して互いに電気的に接続されている。活性領域６において、ドレイン領域はＹ方向に延在しているので、ドレイン配線２５Ｄ，３１Ｄも活性領域６上をＹ方向に延在しているが、活性領域６の間の素子分離領域５上にはドレイン配線２５Ｄ，３１Ｄは形成されていない。このため、ドレイン配線２５Ｄ，３１Ｄは、各活性領域６上にのみ形成された孤立パターンであるが、図１８、図２０および図２１などに示されるように、ドレイン配線２５Ｄ，３１Ｄの上部をＹ方向に延在する最上層のドレイン配線３５Ｄと、ビア部（スルーホール３３を埋める部分）を介して電気的に接続されている。最上層のドレイン配線３５Ｄは、領域６ｂにおいてＹ方向に配列する複数の活性領域６にまたがってＹ方向に延在する部分同士が端部で連結された一体的なパターン（櫛歯状のパターン）を有しており、連結部が大面積パターンとなってそこがパッド電極３８となり、ＵＢＭ膜３９を介してドレイン用のバンプ電極４０Ｄが形成されている。従って、活性領域６（ＬＤＭＯＳＦＥＴ形成領域１Ａ）で、上記各単位セル２０のドレイン領域（ｎ＋型ドレイン領域１４）を、プラグ２４、ドレイン配線２５Ｄ、プラグ２８およびドレイン配線３１Ｄを介して、最上層のドレイン配線３５Ｄまで引き上げ（引き出し）て、互いに電気的に接続させ、このドレイン配線３５Ｄにドレイン用のバンプ電極４０Ｄを形成している。
【０１５２】
また、半導体チップＣＨＰ１では、上記図１５〜図１７などに示されるように、活性領域６（ＬＤＭＯＳＦＥＴ形成領域１Ａ）に形成されたＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）に電気的に形成されたソース配線２５Ｓ１が、活性領域６のソース領域（ｎ＋型ソース領域１５）およびｐ＋型半導体領域１６上に形成されている。しかしながら、図１８、図２０および図２１などに示されるように、ソース配線２５Ｓ１上には、配線３１（ドレイン配線３１Ｄなど）と同層のソース配線（ソース配線２５Ｓ１と電気的に接続された配線）は形成されていない。従って、活性領域６上には、ソース配線２５Ｓ１は形成されているが、配線３１，３５（ドレイン配線３１Ｄ，３５Ｄなど）と同層のソース配線（ソース配線２５Ｓ１と電気的に接続された配線）は、活性領域６上には形成されていない。活性領域６において、ソース領域はＹ方向に延在しているので、ソース配線２５Ｓ１も活性領域６上をＹ方向に延在しているが、活性領域６の間の素子分離領域５上にはソース配線２５Ｓ１は形成されていない。このため、ソース配線２５Ｓ１は、各活性領域６上にのみ形成された孤立パターンである。従って、ソース配線２５Ｓ１は、それよりも上層の配線（配線３１，３５と同層の配線）には接続されておらず、上層の配線を介してバンプ電極には接続されていない。
【０１５３】
また、半導体チップＣＨＰ１では、上記図１５〜図１７などに示されるように、活性領域６ａ（ソース引き出し領域１Ｂ）に形成されたｐ型打抜き層４ａ（上のｐ＋型半導体領域１６ａ）に電気的に接続されたソース配線２５Ｓ２，３１Ｓ２が、活性領域６ａ上（ｐ型打抜き層４ａおよびｐ＋型半導体領域１６ａ上）に形成されている。ソース配線２５Ｓ２とソース配線３１Ｓ２は、同じパターン（平面パターン）で形成されており、プラグ２４を介して互いに電気的に接続されている。ソース配線２５Ｓ２，３１Ｓ２は、上記ドレイン配線２５Ｄ，３１Ｄよりも幅広で大面積のパターンとして形成されている。図１８、図２０および図２１などに示されるように、ソース配線２５Ｓ２，３１Ｓ２は、ソース配線２５Ｓ２，３１Ｓ２の上部に延在する最上層のソース配線３５Ｓ２と、ビア部（スルーホール３３を埋める部分）を介して電気的に接続されている。従って、活性領域６ａ（ソース引き出し領域１Ｂ）で、基板１を、ｐ型打抜き層４ａ、ｐ＋型半導体領域１６ａ、プラグ２４、ソース配線２５Ｓ２、プラグ２８およびソース配線３１Ｓ２を介して、最上層のソース配線３５Ｓ２まで引き上げ（引き出し）ている。図１９および図２０などに示されるように、このソース配線３５Ｓ２をバンプ電極形成領域まで延在させて、そこにソース用のバンプ電極４０Ｓを形成している。
【０１５４】
図２２は、半導体チップＣＨＰ１のゲートコンタクト部の要部断面図であり、図２１のＦ−Ｆ線の断面にほぼ対応するものである。
【０１５５】
図１６、図１７、図２１および図２２などに示されるように、ゲート電極９はＹ方向に延在し、活性領域６の周囲または間の素子分離領５上に位置する部分で、コンタクトホール２３に埋め込まれたプラグ２４を介して、ゲート配線２５Ｇに電気的に接続されている。ゲート配線２５Ｇは、プラグ２８を介して一つ上層のゲート配線３１Ｇに電気的に接続されている。ゲート配線２５Ｇとゲート配線３１Ｇは、同じパターン（平面パターン）で形成されており、ゲート配線２５Ｇ，３１Ｇは、活性領域６の周囲または間の素子分離領域５上をＸ方向に延在している。従って、Ｙ方向に延在する各ゲート電極９は、Ｘ方向に延在するゲート配線２５Ｇ，３１Ｇを介して、互いに電気的に接続されている。ゲート配線２５Ｇとゲート配線３１Ｇとを接続するためのスルーホール２７と、ゲート配線２５Ｇとゲート電極９とを接続するためのコンタクトホール２３とは、活性領域６の周囲または間の素子分離領域５上に、ほぼ同じ平面位置で形成されている。
【０１５６】
また、ゲート配線２５Ｇはドレイン配線２５Ｄおよびソース配線２５Ｓ１と同層の配線であり、ゲート配線３１Ｇはドレイン配線３１Ｄと同層の配線であるが、上記のように活性領域６の間の素子分離領域５上にはドレイン配線２５Ｄ，３１Ｄおよびソース配線２５Ｓ１が形成されておらず、そこでゲート配線２５Ｇ，３１ＧがＸ方向に延在している。従って、Ｘ方向に延在するゲート配線２５Ｇ，３１Ｇの間に、Ｙ方向に延在するドレイン配線２５Ｄ，３１Ｄおよびソース配線２５Ｓ１が配置された状態となっている。
【０１５７】
Ｘ方向に延在するゲート配線３１Ｇは、端部近傍領域において、素子分離領域５上をＹ方向に延在するゲート配線３５Ｇと、ビア部（スルーホール３３を埋める部分）を介して電気的に接続され、それによって、Ｘ方向に延在するゲート配線３１Ｇ同士はＹ方向に延在するゲート配線３５Ｇを介して互いに電気的に接続されている。従って、活性領域６の周囲または間の素子分離領域５上で、上記各単位セル２０のゲート電極９を、プラグ２４を介してゲート配線２５Ｇ，３１Ｇまで引き上げ、このゲート配線２５Ｇ，３１ＧをＸ方向に延在させて、活性領域６の外部で最上層のゲート配線３５Ｇに接続して互いに電気的に接続されるようにしている。そして、ゲート配線２５Ｇ，３１Ｇの一部を、例えば図１６および図２０などに示されるように平面的に隣り合うソース配線２５Ｓ２，３１Ｓ２間を通るように延在させて、活性領域６から離れた位置にまで延在させ、そこでゲート配線３５Ｇと同層のゲート配線３５Ｇ１とビア部（スルーホール３３を埋める部分）を介して電気的に接続している。図１９および図２０などに示されるように、このゲート配線３５Ｇ１が大面積パターンとなってそこがパッド電極３８となり、ＵＢＭ膜３９を介してゲート用のバンプ電極４０Ｇが形成されている。
【０１５８】
図２３は、上記図９に示される比較例の半導体チップＣＨＰ２０１の要部平面図であり、本実施の形態の図２０に相当するものである。
【０１５９】
比較例の半導体チップＣＨＰ２０１は、図２３に示されるように、上記ドレイン配線３５Ｄに対応するドレイン配線２３５Ｄ、上記ゲート配線２５Ｇ，３１Ｇ，３５Ｇに対応するゲート配線２２５Ｇ，２３１Ｇ、２３５Ｇおよび上記ソース配線２５Ｓ１に対応するソース配線２２５Ｓを有している。しかしながら、比較例の半導体チップＣＨＰ２０１は、ワイヤボンディング用の半導体チップであり、半導体チップＣＨＰ２０１の裏面電極からソース電位を供給することができる。このため、ＬＤＭＯＳＦＥＴのドレインとゲートを最上層配線のドレイン配線２３５Ｄとゲート配線２３５Ｇに引き上げ、ドレイン配線２３５Ｄおよびゲート配線２３５Ｇの一部を露出させることで、半導体チップＣＨＰ２０１の表面にドレインパッド２４０Ｄ（上記ドレインパッドＰＤＤ２０１〜ＰＤＤ２０６に対応）およびゲートパッド２４０Ｇ（上記ゲートパッドＰＤＧ２０１〜２０６に対応）を形成する。比較例の半導体チップＣＨＰ２０１は、ＬＤＭＯＳＦＥＴのソースを表面のソースパッドに引き上げる必要がない。
【０１６０】
それに対して、本実施の形態の半導体チップＣＨＰ１は、図３〜図５などに示されるように、フリップチップ実装用の半導体チップである。このため、表面１０７ａ側に複数のバンプ電極１０８（すなわちバンプ電極４０）が形成されている。半導体チップＣＨＰ１の表面１０７ａに形成されたバンプ電極１０８、すなわちバンプ電極４０は、図２０などに示されるように、ドレイン用のバンプ電極４０Ｄと、ゲート用のバンプ電極４０Ｇと、ソース用のバンプ電極４０Ｓとを含んでいる。すなわち、ＬＤＭＯＳＦＥＴのドレインおよびゲートを半導体チップＣＨＰ１の表面のバンプ電極４０Ｄ，バンプ電極４０Ｇに引き上げるだけでなく、ＬＤＭＯＳＦＥＴのソースを半導体チップＣＨＰ１の表面のバンプ電極４０Ｓに引き上げている。なお、上記図８では図示していないけれども、各ドレインパッドＰＤＤ１〜ＰＤＤ６上にドレイン用のバンプ電極４０Ｄが形成され、各ゲートパッドＰＤＧ１〜ＰＤＧ６上にゲート用のバンプ電極４０Ｇが形成され、各ソースパッドＰＤＳ１〜ＰＤＳ６上にソース用のバンプ電極４０Ｓが形成されている。
【０１６１】
半導体チップＣＨＰ１の表面にドレイン用のバンプ電極４０Ｄおよびゲート用のバンプ電極４０Ｇだけでなく、ソース用のバンプ電極４０Ｓも形成することで、半導体チップＣＨＰ１を配線基板１０１にフリップチップ実装した際に、バンプ電極４０Ｄ，４０Ｇを介して各ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃのドレインおよびゲート電極にそれぞれドレイン電位およびゲート電位を入力または出力することができるとともに、ソース用のバンプ電極４０Ｓを介して、各ＬＤＭＯＳＦＥＴ回路１３１Ａ，１３１Ｂ，１３１Ｃ，１３２Ａ，１３２Ｂ，１３２Ｃのソースにソース電位（基準電位）を供給することができる。
【０１６２】
半導体チップＣＨＰ１においては、図１８〜図２２などに示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成されたＬＤＭＯＳＦＥＴのドレイン（ｎ＋型ドレイン領域１４）は、プラグ２４、ドレイン配線２５Ｄ、プラグ２８、ドレイン配線３１Ｄおよびドレイン配線３５Ｄを介して、ドレイン用のバンプ電極４０Ｄに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成されたＬＤＭＯＳＦＥＴのゲート電極９は、プラグ２４、ゲート配線２５Ｇ、プラグ２８、ゲート配線３１Ｇおよびゲート配線３５Ｇ，３５Ｇ１を介して、ゲート用のバンプ電極４０Ｇに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）は、金属シリサイド層２１（およびプラグ２４とソース配線２５Ｓ１）、ｐ＋型半導体領域１６、ｐ型打抜き層４、基板１、ｐ型打抜き層４ａ、ｐ＋型半導体領域１６ａ、プラグ２４、ソース配線２５Ｓ２、プラグ２８、ソース配線３１Ｓ２およびソース配線３５Ｓ２を介して、ソース用のバンプ電極４０Ｓに電気的に接続されている。
【０１６３】
すなわち、本実施の形態の半導体チップＣＨＰ１では、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）を、ｐ型打抜き層４を介して基板１に電気的に接続している。このため、上記単位セル２０のソース領域（ｎ＋型ソース領域１５）同士は、ｐ型打抜き層４および基板２１を介して互いに電気的に接続されている。ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）とソース引き出し領域１Ｂ（活性領域６ａ）との間には素子分離領域５が形成されているので、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）のエピタキシャル層２とソース引き出し領域１Ｂ（活性領域６ａ）のエピタキシャル層２とは素子分離領域５によって電気的に分離されている。しかしながら、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）にｐ型打抜き層４を設けるだけでなく、ソース引き出し領域１Ｂ（活性領域６ａ）にもｐ型打抜き層４ａを設けており、ｐ型打抜き層４，４ａの底部を基板１に到達させ、打抜き層４，４ａの比抵抗をエピタキシャル層２の比抵抗よりも低くすることで、ｐ型打抜き層４，４ａを基板１に低抵抗で電気的に接続している。そして、基板１の比抵抗を低く、好ましくは１０ｍΩｃｍ以下としている。これにより、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）のｐ型打抜き層４とソース引き出し領域１Ｂ（活性領域６ａ）のｐ型打抜き層４ａとを、素子分離領域５の下方に位置する基板１を介して低抵抗で電気的に接続し、それによって、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）からソース引き出し領域１Ｂ（活性領域６ａ）まで、基板１中を横方向（基板１の主面に平行な方向）にソース電流が伝導できるようにしている。
【０１６４】
ＬＤＭＯＳＦＥＴ形成領域１Ａのｐ型打抜き層４は、図１８などに示されるように、ｐ＋型半導体領域１６および金属シリサイド層２１（およびプラグ２４とソース配線２５Ｓ１）を介してＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）に電気的に接続されている。ソース配線３５Ｓ２，３１Ｓ２，２５Ｓ２（第１ソース配線）は、図１８〜図２０などに示されるように、ソース用のバンプ電極４０Ｓに電気的に接続されたソース配線（第１ソース配線）であり、プラグ２４やｐ＋型半導体領域１６ａを介して、ｐ型打抜き層４ａに電気的に接続されている。
【０１６５】
このため、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）をｐ型打抜き層４などを介して基板１に電気的に接続し、基板１を、ソース引き出し領域１Ｂ（活性領域６ａ）で、ｐ型打抜き層４ａ、ｐ＋型半導体領域１６、プラグ２４，２８およびソース配線２５Ｓ２，３１Ｓ２を介して最上層のソース配線３５Ｓ２に引き上げている。この最上層のソース配線３５Ｓ２を、バンプ電極形成位置まで延在させ、そこにソース用のバンプ電極４０Ｓを形成することで、半導体チップＣＨＰ１の表面にドレインおよびゲート用のバンプ電極４０Ｄ，４０Ｇだけでなく、ソース用のバンプ電極４０Ｓも形成することができる。
【０１６６】
従って、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）とソース用のバンプ電極４０Ｓの間のソース電流の導電経路（又はソース電位の供給経路）は、金属シリサイド層２１（およびプラグ２４とソース配線２５Ｓ１）、ｐ＋型半導体領域１６、ｐ型打抜き層４、基板１、ｐ型打抜き層４ａ、ｐ＋型半導体領域１６ａ、プラグ２４、ソース配線２５Ｓ２、プラグ２８、ソース配線３１Ｓ２およびソース配線３５Ｓ２からなる経路となる。この経路を介して、ソース用のバンプ電極４０Ｓから、ＬＤＭＯＳＦＥＴ形成領域１Ａに形成されたＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）にソース電位（基準電位）を供給することができる。
【０１６７】
また、本実施の形態では、図１８〜図２０などに示されるように、ソース用のバンプ電極４０ＳからＬＤＭＯＳＦＥＴ形成領域１Ａのソース（ｎ＋型ソース領域１５）までのソース電流の導電経路（またはソース電位の供給経路）として、ＬＤＭＯＳＦＥＴ形成領域１Ａからソース引き出し領域１Ｂまで、基板１中を横方向（基板１の主面に平行な方向）に伝導させている。このため、基板１が高抵抗であると、基板１を横方向に伝導する経路の抵抗が大きくなってしまうので、基板１は低抵抗であることが好ましく、基板１の比抵抗（抵抗率）は、１０ｍΩｃｍ（１０ミリオームセンチメートル）以下であることが好ましい。これにより、ソース用のバンプ電極４０ＳからＬＤＭＯＳＦＥＴ形成領域１Ａのソース（ｎ＋型ソース領域１５）までの導電経路の抵抗を小さくすることができ、ソース抵抗を低減することができる。
【０１６８】
また、ＬＤＭＯＳＦＥＴ形成領域１Ａからソース引き出し領域１Ｂまで、基板１中を横方向に伝導する経路の長さは、活性領域６，６ａの平面レイアウトなどを調整することにより、制御することができる。一方、基板１の厚みを薄くすることは容易ではない。このため、本実施の形態の半導体チップＣＨＰ１は、上記半導体チップＣＨＰ２０１のように裏面電極からソース電位を供給する場合よりも、ソース抵抗を低減することもできる。
【０１６９】
また、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）ではなく、ＬＤＭＯＳＦＥＴ形成領域１Ａとは素子分離領域５で分離されたソース引き出し領域１Ｂ（活性領域６ａ）で基板１をｐ型打抜き層４ａやプラグ２４を介して最下層のソース配線２５Ｓ２に引き上げ、このソース配線２５Ｓ２を更に上層のソース配線３１Ｓ２および最上層のソース配線３５Ｓ２に引き上げている。ソース用のバンプ電極４０Ｓは、ソース引き出し領域１Ｂで引き上げたソース配線３５Ｓ２の一部上に形成するので、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成したソース配線２５Ｓ１は、最上層の配線３５まで引き上げる必要はない。
【０１７０】
このため、本実施の形態では、図１８などに示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）において、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域１５）に電気的に接続された配線（第２ソース配線）は、ソース配線２５Ｓ１のみとし、配線３１，３５と同層のソース配線をＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）に形成せずに済む。つまり、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）において、ソース配線（ＬＤＭＯＳＦＥＴのソースに電気的に接続された配線）を形成する配線層数（ここではソース配線２５Ｓ１の１層のみ）は、ドレイン配線（ＬＤＭＯＳＦＥＴのドレインに電気的に接続された配線）を形成する配線層数（ここではドレイン配線２５Ｄ，３１Ｄ，３５Ｄの３層）よりも少なくなっている。これにより、ドレイン配線２５Ｄに隣接するソース配線２５Ｓ１は設けられているが、ドレイン配線３１Ｄ，３５Ｄに隣接するソース配線は設けていないので、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）において、ドレイン配線とソース配線との間の寄生容量（出力容量）を低減することができる。
【０１７１】
増幅素子であるＬＤＭＯＳＦＥＴにおいて、その寄生容量は高周波出力特性に大きな影響を与えるものであり、出力容量が大きくなれば高周波帯での動作においてインピーダンス値が小さくなることから、ＬＤＭＯＳＦＥＴに流れ込む電流が増加し、また、ＬＤＭＯＳＦＥＴは寄生抵抗も有していることから、流れ込む電流が増加すればその寄生抵抗によって生じる損失（消費される電力）も増加する。このため、出力容量が大きくなると増幅素子としての電力効率が低下するが、本実施の形態では、上記のようにドレイン配線とソース配線との間の寄生容量（出力容量）を低減できることから、ＬＤＭＯＳＦＥＴに流れ込む電流も小さくなるので、増幅素子としての電力効率を向上することができる。
【０１７２】
このように、本実施の形態では、半導体チップＣＨＰ１をフリップチップ実装するため、ＬＤＭＯＳＦＥＴのソース電極を半導体チップＣＨＰ１の裏面から取り出すことは困難であるため、ゲートやドレインと同様にソースも半導体チップＣＨＰ１の表面から取り出す必要が生じる。そこで、半導体チップＣＨＰ１では、ＬＤＭＯＳＦＥＴのソースを打抜き層４を介して一旦低抵抗の基板１に接続した上で、ＬＤＭＯＳＦＥＴ形成用の活性領域６の周辺のソース引き出し用の活性領域６ａで打抜き層４ａを基板１に接続し、この抜き層４ａにソース配線２５Ｓ２，３１Ｓ２，３５Ｓ２（第１ソース配線）を電気的に接続することで、ＬＤＭＯＳＦＥＴのソースを最上層のソース配線３５Ｓ２まで引き上げている。このため、ゲートやドレインだけでなく、ソースも半導体チップＣＨＰ１の表面から取り出すことができ、半導体チップＣＨＰ１のフリップチップ実装を可能にするとともに、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）において、ソース配線の層数をドレイン配線の層数よりも少なくすることができる。従って、ＬＤＭＯＳＦＥＴ形成領域１Ａ（ＬＤＭＯＳＦＥＴ用の活性領域６上の領域）において、ソース配線とドレイン配線とが隣接することによるソース配線とドレイン配線間の寄生容量を低減でき、電力効率向上を向上することができる。
【０１７３】
また、本実施の形態では、図１４、図１５および図１８に示されるように、ｎ＋型ソース領域１５およびｐ＋型半導体領域１６の表面に、金属シリサイド層２１を形成している。金属シリサイド層２１を設けたことにより、ソース配線２５Ｓ１とソース配線２５Ｓ１に接続するプラグ２４とがなくとも、金属シリサイド層２１を介することによって、ｎ＋型ソース領域１５からｐ＋型半導体領域１６へ、ｐ＋型半導体領域１６からｐ型打ち抜き層４へ、ｐ型打ち抜き層４から基板１へソース電流を流すことが可能となる。このため、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）において、ソース配線２５Ｓ１と、ソース配線２５Ｓ１に接続されたプラグ２４（およびそのプラグ２４が埋め込まれたコンタクトホール２３）の形成を省略することもできる。図２４は、ソース配線２５Ｓ１と、ソース配線２５Ｓ１に接続されたプラグ２４およびそのプラグ２４が埋め込まれたコンタクトホール２３の形成を省略した、半導体チップＣＨＰ１の変形例の要部断面図であり、上記図１８に対応するものである。図２４に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）において、ソース配線（ｎ＋型ソース領域１５に電気的に接続された配線）が存在しないようにすることで、ドレイン配線とソース配線との間の寄生容量（出力容量）を更に低減することができ、ＬＤＭＯＳＦＥＴの増幅素子としての電力効率を更に向上することができる。
【０１７４】
但し、金属シリサイド層２１の形成を省略した場合は、ソース配線２５Ｓ１とそれに接続するプラグ２４とを形成することが好ましい。また、金属シリサイド層２１を形成した場合であっても、ソース配線２５Ｓ１とそれに接続するプラグ２４とを形成すれば、電流密度を高くすることができ、ソース電流をより多く流せるようになるので、大電流時の信頼性をより向上することができる。
【０１７５】
従って、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）では、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）に電気的に接続されたソース配線が、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域１４）に電気的に接続されたドレイン配線（ここではドレイン配線２５Ｄ，３１Ｄ，３５Ｄ）の層数よりも少ない層数で形成されているか、あるいは、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）には、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）に電気的に接続されたソース配線が形成されていないことが好ましい。これにより、ドレイン配線とソース配線との間の寄生容量（出力容量）を低減でき、ＬＤＭＯＳＦＥＴの増幅素子としての電力効率を向上することができる。
【０１７６】
また、図１７に示されるように、ソース配線２５Ｓ２，３１Ｓ２の幅Ｗ１（Ｘ方向の幅または寸法）は、それと同層のドレイン配線２５Ｄ，３１Ｄの幅Ｗ２（Ｘ方向の幅または寸法）よりも広く（Ｗ１＞Ｗ２）、図２１に示されるように、ソース配線３５Ｓ２の幅Ｗ３（Ｘ方向の幅または寸法）は、それと同層のドレイン配線３５Ｄの幅Ｗ４（Ｘ方向の幅または寸法）よりも広く（Ｗ３＞Ｗ４）なっている。これにより、ソース抵抗を低減することができる。また、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）ではなく、ソース引き出し領域１Ｂ（活性領域６ａ）にソース配線２５Ｓ２，３１Ｓ２，３５Ｓを形成しているので、それらソース配線２５Ｓ２，３１Ｓ２，３５Ｓの幅Ｗ１，Ｗ３を広くすることが容易であり、また、ソース配線２５Ｓ２，３１Ｓ２，３５Ｓの幅Ｗ１，Ｗ３を広くしても、ドレイン配線とソース配線との間の寄生容量（出力容量）が増大するのを防止できる。
【０１７７】
また、本実施の形態の半導体チップＣＨＰ１では、図１１や図２０などに示されるように、活性領域６（領域６ｂ）を介して対向する平面位置にドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓとが配置され、ゲート用のバンプ電極４０Ｇが、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓとの間でかつ活性領域６（領域６ｂ）の周辺となる平面位置に配置されている。バンプ電極４０Ｄ，４０Ｇ，４０Ｓをこのような配置とすることで、活性領域６（領域６ｂ）の周囲に配置されるドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓｂの数を、多くすることが容易となり、また、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓｂの数を同じにすることも容易となる。これにより、ＬＤＭＯＳＦＥＴ回路の特性を向上することができる。また、電力増幅回路ＡＭＰ１，ＡＭＰ２の最終段の増幅段ＡＭＰ１３，ＡＭＰ２３（すなわちＬＤＭＯＳＦＥＴ回路１３１Ｃ，１３２Ｃ）には、ソース・ドレイン間に大きな電流が流れるので、特にＬＤＭＯＳＦＥＴ回路１３１Ｃ，１３２Ｃでは、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓの数を多くすることが好ましく、また、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓｂの数を同じにすることが好ましい。
【０１７８】
また、本実施の形態では、図１４、図１５および図１８に示されるように、金属シリサイド層２１を設け、金属シリサイド層２１を介してＬＤＭＯＳＦＥＴのｎ＋型ソース領域１５とｐ＋型半導体領域１６（ｐ型打ち抜き層４）とを電気的に接続している。他の形態として、金属シリサイド層２１を設ける代わりにｎ＋型ソース領域１５とｐ＋型半導体領域１６（ｐ型打ち抜き層４）に金属膜（たとえばタングステン膜）を形成し、その金属膜を介してＬＤＭＯＳＦＥＴのｎ＋型ソース領域１５とｐ＋型半導体領域１６（ｐ型打ち抜き層４）とを電気的に接続することもできる。
【０１７９】
また、本実施の形態では、配線２５，３１，３５の３層の配線構造を形成したが、他の形態として、配線２５または配線３１の一方の形成を省略することもできる。配線２５または配線３１の一方の形成を省略する場合には、配線２５と配線３１の間の層間絶縁膜やプラグも不要となるので、絶縁膜２６およびプラグ２８の形成も省略される。
【０１８０】
（実施の形態２）
図２５〜図２７は、本実施の形態の半導体チップＣＨＰ１ａの要部平面図であり、それぞれ上記実施の形態１の図２０、図１６および図１１に対応するものである。図２８は、本実施の形態の半導体チップＣＨＰ１ａの要部断面図であり、図２５のＧ−Ｇ線の断面図にほぼ対応するものである。
【０１８１】
本実施の形態の半導体チップＣＨＰ１ａは、上記実施の形態１の半導体チップＣＨＰ１に相当するものである。上記実施の形態１の半導体チップＣＨＰ１では、ソース引き出し領域１Ｂ（活性領域６ａ）で引き出したソース配線３５Ｓ２をソース引き出し領域１Ｂ（活性領域６ａ）から離れた位置まで延在させ、その上にソース用のバンプ電極４０Ｓを形成していた。このため、ソース用のバンプ電極４０Ｓは、ソース引き出し領域１Ｂ（活性領域６ａ）から離れた位置にあり、素子分離領域５の上方に位置していた。
【０１８２】
それに対して、本実施の形態の半導体チップＣＨＰ１ａは、図２５〜図２８からも分かるように、ソース引き出し領域１Ｂ（活性領域６ａ）で引き出したソース配線３５Ｓ２の上部にソース用のバンプ電極４０Ｓを形成し、ソース用のバンプ電極４０Ｓがソース引き出し領域１Ｂ（活性領域６ａの上方）に位置するようにしている。すなわち、半導体チップＣＨＰ１ａでは、ソース用のバンプ電極４０Ｄは、打抜き層４ａの上方（直上）に配置されており、ソース用のバンプ電極４０Ｄの下方（直下）に打抜き層４ａ（や活性領域６ａ）が設けられた状態となっている。そして、活性領域６を介して対向する平面位置にドレイン用のバンプ電極４０Ｄとゲート用のバンプ電極４０Ｇとが配置され、ソース用のバンプ電極４０Ｓは、ドレイン用のバンプ電極４０Ｄとゲート用のバンプ電極４０Ｇとの間でかつ活性領域６ａ上の平面位置に配置されている。なお、図２５〜図２７では、活性領域６を介して対向する位置にソース用のバンプ電極４０Ｓを設けているが、図２５〜図２７のように両側に設けても、あるいは片側だけにソース用のバンプ電極４０Ｓを設けてもよい。半導体チップＣＨＰ１ａの他の構成は、上記実施の形態１の半導体チップＣＨＰ１とほぼ同様であるので、ここではその説明を省略する。また、半導体チップＣＨＰ１ａを用いたＲＦパワーモジュールの構成は、上記実施の形態１のＲＦパワーモジュールＰＭ１とほぼ同様であるので、ここではその説明は省略する。
【０１８３】
本実施の形態では、ソース引き出し領域１Ｂ（活性領域６ａの上方）にソース用のバンプ電極４０Ｓを配置させることにより、ソース用のバンプ電極４０Ｓをソース引き出し領域１Ｂと別の平面位置に配置させた場合に比べて、半導体チップの平面寸法を、より縮小することができる。
【０１８４】
（実施の形態３）
図２９および図３０は、本実施の形態の半導体チップＣＨＰ１ｂの要部平面図である。図２９は、上記実施の形態２の図２５に対応するものであり、半導体チップＣＨＰ１ｂの上部から各絶縁膜を透視したときに見える配線（すなわちソース配線２５Ｓ１、ドレイン配線３５Ｄ，５１Ｄ、ゲート配線３１Ｇ，３５Ｇ，５１Ｇおよびソース配線５１Ｓ２）およびバンプ電極４０Ｄ，４０Ｇ，４０Ｓの平面レイアウトが示され、他の構成要素は、図示を省略している。また、図３０には、図２９から、最上層配線であるドレイン配線５１Ｄ、ゲート配線５１Ｇおよびソース配線５１Ｓ２と、バンプ電極４０Ｄ，４０Ｇ，４０Ｓとを更に除去（透視）した図に対応する。また、図３１は、半導体チップＣＨＰ１ｂの要部断面図であり、図２９のＧ−Ｇ線またはＨ−Ｈ線の断面図に対応する。
【０１８５】
上記実施の形態１，２の半導体チップＣＨＰ１，ＣＨＰ１ａでは、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にはバンプ電極４０を配置していなかったが、本実施の形態の半導体チップＣＨＰ１ｂでは、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にバンプ電極４０（ここではドレイン用のバンプ電極４０Ｄおよびゲート用のバンプ電極４０Ｇ）を配置している。
【０１８６】
図２９〜図３１からも分かるように、本実施の形態の半導体チップＣＨＰ１ｂは、上記配線２５，３１，３５に加えて、更に最上層の配線として配線５１を有しており、配線５１上にＵＢＭ膜３９を介してバンプ電極４０を形成している。従って、配線５１の図示を省略した図３０に示される配線層が、上記実施の形態２の図２５に相当する配線層となる。本実施の形態の半導体チップＣＨＰ１ｂは、図３０に示されるように、ドレイン配線３５Ｄおよびゲート配線３５Ｇにパッド電極３８となる大面積パターンの部分を設けないこと以外は、配線３５までの構造（配線３５および配線３５よりも下層の構造）は、上記実施の形態２の半導体チップＣＨＰ１ａとほぼ同様である。
【０１８７】
本実施の形態の半導体チップＣＨＰ１ｂは、図３１に示されるように、絶縁膜３２上に、配線３５を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３６ａが形成され、絶縁膜３６ａに配線３５の一部を露出するスルーホール（図示せず）が形成され、絶縁膜３６ａ上に配線（第４層配線）５１が形成されている。配線５１は、ビア部（絶縁膜３６ａのスルーホールを埋める部分）を介してドレイン配線３５Ｄと電気的に接続するドレイン配線５０Ｄと、ビア部を介してゲート配線３５Ｇと電気的に接続するゲート配線５０Ｇと、ビア部を介してソース配線３５Ｓ２と電気的に接続するソース配線５１Ｓ２とを有している。更に、絶縁膜３６ａ上に、配線５１を覆うように、上記絶縁膜３６と同様の絶縁膜（表面保護膜）５２が形成され、絶縁膜５２に開口部５３が形成され、開口部５３から露出された配線５１上にＵＢＭ膜３９を介してバンプ電極４０が形成されている。ドレイン配線５１Ｄ上に形成されたバンプ電極４０がドレイン用のバンプ電極４０Ｄであり、ゲート配線５１Ｇ上に形成されたバンプ電極４０がゲート用のバンプ電極４０Ｇであり、ソース配線５１Ｓ２上に形成されたバンプ電極４０がソース用のバンプ電極４０Ｓである。
【０１８８】
上記実施の形態１，２の半導体チップＣＨＰ１，ＣＨＰ１ａでは、配線３５によりバンプ電極形成用のパッド電極３８を形成していたが、本実施の形態の半導体チップＣＨＰ１ｂでは、配線３５よりも上層の配線５１をバンプ電極形成用のパッド電極とし、そこにバンプ電極４０を形成している。
【０１８９】
図２９および図３０に示されるように、ソース配線５１Ｓ２は、ソース配線３５Ｓ２とほぼパターン（平面パターン）としている。ここでは図示しないけれども、ソース引き出し領域１Ｂ（活性領域６ａ）で基板１を、ｐ型打抜き層４ａ、ｐ＋型半導体領域１６、プラグ２４，２８およびソース配線２５Ｓ２，３１Ｓ２，３５Ｓを介して最上層のソース配線５１Ｓ２に引き上げ、ソース配線５１Ｓ２の一部上にソース用のバンプ電極４０Ｓを形成している。
【０１９０】
また、本実施の形態の半導体チップＣＨＰ１ｂは、図２９〜図３１に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）で、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域１４）を、プラグ２４，２８およびドレイン配線２５Ｄ，３１Ｄを介して、ドレイン配線３５Ｄまで引き上げている。これは、上記実施の形態１，２の半導体チップＣＨＰ１，ＣＨＰ１ａと同様である。本実施の形態の半導体チップＣＨＰ１ｂは、このドレイン配線３５ＤをＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）の周囲の素子分離領域５上で最上層のドレイン配線５１Ｄに電気的に接続し、このドレイン配線５１Ｄを、図２９および図３１に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にまで延在させて、そこにドレイン用のバンプ電極４０Ｄを形成している。
【０１９１】
また、本実施の形態の半導体チップＣＨＰ１ｂは、上記実施の形態１，２の半導体チップＣＨＰ１，ＣＨＰ１ａと同様、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）のゲート電極９をプラグ２４，２８およびゲート配線２５Ｇ，３１Ｇを介してゲート配線３５Ｇまで引き上げている。本実施の形態の半導体チップＣＨＰ１ｂは、このゲート配線３５ＧをＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）の周囲の素子分離領域５上で最上層のゲート配線５１Ｇに電気的に接続し、このゲート配線５１Ｇを、図２９および図３１に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にまで延在させて、そこにゲート用のバンプ電極４０Ｄを形成している。
【０１９２】
半導体チップＣＨＰ１ｂの他の構成は、上記実施の形態２の半導体チップＣＨＰ１ａとほぼ同様であるので、ここではその説明を省略する。また、半導体チップＣＨＰ１ｂを用いたＲＦパワーモジュールの構成は、上記実施の形態１のＲＦパワーモジュールＰＭ１とほぼ同様であるので、ここではその説明は省略する。
【０１９３】
本実施の形態の半導体チップＣＨＰ１ｂは、上記のように、ドレイン用のバンプ電極４０Ｄ、ゲート用のバンプ電極４０Ｇおよびソース用のバンプ電極４０Ｓのうちの少なくとも一つ（ここではドレイン用のバンプ電極４０Ｄとゲート用のバンプ電極４０Ｇ）を、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）に配置している。これにより、バンプ電極４０Ｄ，４０Ｓ，４０ＧをＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上の領域）の外部に配置した場合に比べて、半導体チップの平面寸法を、より縮小することができる。
【０１９４】
また、上記実施の形態１，２の半導体チップＣＨＰ１，ＣＨＰ１ａは、配線層の数を少なくすることができるので、製造工程数を低減することができる。
【０１９５】
（実施の形態４）
上記実施の形態１〜３では、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）とは別に設けたソース引き出し領域１Ｂ（活性領域６ａの上方）で、ソースを引き出してソース用のバンプ電極４０Ｓに電気的に接続していた。本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）でソースを引き出し、配線の引き回し（レイアウト）を工夫することで、ソース用のバンプ電極４０Ｓに電気的に接続している。
【０１９６】
図３２〜図３４は、本実施の形態の半導体チップＣＨＰ１ｃの要部平面図であり、それぞれ上記実施の形態１の図１１、図１６および図２０に対応するものである。また、図３５〜図３７は、本実施の形態の半導体チップＣＨＰ１ｃの要部断面図であり、それぞれ上記実施の形態１の図１８、図１９および図２２に対応するものである。図３５は図３３のＫ−Ｋ線に沿った位置の断面図に対応し、図３６は、図３４のＬ１−Ｌ１線、Ｌ２−Ｌ２２線またはＬ３−Ｌ３線に沿った位置の断面図に対応し、図３７は図３３のＭ−Ｍ線に沿った位置の断面図に対応する。
【０１９７】
本実施の形態の半導体チップＣＨＰ１ｃでは、図３２に示されるように、ＬＤＭＯＳＦＥＴ形成用の活性領域６は設けるが、ソース引き出し用の活性領域６ａは設けていない。従って、上記実施の形態１でソース引き出し領域１Ｂに形成したｐ型打抜き層４ａ、ｐ＋型半導体領域１６、プラグ２４，２８（ソース配線２５Ｓ２，３１Ｓ２に接続されたプラグ２４，２８）およびソース配線２５Ｓ２，３１Ｓ２，３５Ｓ２は、本実施の形態の半導体チップＣＨＰ１ｃでは形成していない。その代わりに、本実施の形態の半導体チップＣＨＰ１では、配線３１はソース配線３１Ｓ１を有し、配線３５はソース配線３５Ｓ１を有している。
【０１９８】
本実施の形態の半導体チップＣＨＰ１ｃにおいて、ＬＤＭＯＳＦＥＴ形成用の活性領域６（すなわちＬＤＭＯＳＦＥＴ形成領域１Ａ）に形成されるＬＤＭＯＳＦＥＴの構成は上記実施の形態１と同様であるので、ここではその説明を省略する。また、半導体チップＣＨＰ１ｃにおいても、上記実施の形態１と同様のソース配線Ｓ１およびドレイン配線２５Ｄ１，２５Ｄ２とそれらに接続されたプラグ２４が形成されている。
【０１９９】
上記実施の形態１と同様に、本実施の形態の半導体チップＣＨＰ１ｃにおいても、図３２〜図３７に示されるように、活性領域６（ＬＤＭＯＳＦＥＴ形成領域１Ａ）で、各単位セル２０のドレイン領域（ｎ＋型ドレイン領域１４）を、プラグ２４、ドレイン配線２５Ｄ、プラグ２８およびドレイン配線３１Ｄを介して、最上層のドレイン配線３５Ｄまで引き上げて、互いに電気的に接続させ、このドレイン配線３５Ｄにドレイン用のバンプ電極４０Ｄを形成している。
【０２００】
上記実施の形態１と同様、図３３に示されるように、ドレイン配線２５Ｄ，３１Ｄ（ドレイン配線２５Ｄとドレイン配線３１Ｄは同じ平面パターン）は、各活性領域６上にのみ形成された孤立パターンであるが、図３４〜図３７に示されるように、ドレイン配線２５Ｄ，３１Ｄの上部をＹ方向に延在する最上層のドレイン配線３５Ｄと、ビア部（スルーホール３３を埋める部分）を介して電気的に接続されている。最上層のドレイン配線３５Ｄは、Ｙ方向に配列する複数の活性領域６にまたがってＹ方向に延在する部分同士が端部で連結された一体的なパターン（櫛歯状のパターン）を有しており、連結部が大面積パターンとなってそこがパッド電極３８となり、ＵＢＭ膜３９を介してドレイン用のバンプ電極４０Ｄが形成されている。すなわち、本実施の形態におけるドレイン配線２５Ｄ，３１Ｄは上記実施の形態１のドレイン配線２５Ｄ，３１Ｄと同様のパターンであり、本実施の形態におけるドレイン配線３５Ｄは、活性領域６ａに相当する部分がなくなったこと以外は、上記実施の形態１のドレイン配線３５Ｄとほぼ同様のパターンである。
【０２０１】
従って、活性領域６に形成されたＬＤＭＯＳＦＥＴのドレイン領域からドレイン用のバンプ電極４０Ｄまでの接続経路については、上記実施の形態１とほぼ同様である。しかしながら、活性領域６に形成されたＬＤＭＯＳＦＥＴのソース領域からソース用のバンプ電極４０Ｓまでの接続経路については、上記実施の形態１とは異なっている。
【０２０２】
すなわち、図３２〜図３７に示されるように、本実施の形態の半導体チップＣＨＰ１ｃでは、配線３１からなるソース配線３１Ｓ１（すなわちドレイン配線３１Ｄと同層のソース配線３１Ｓ１）が、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にソース配線２５Ｓ１と同じパターン（平面パターン）で形成されており、プラグ２４を介してソース配線２５Ｓ１と電気的に接続されている。更に、本実施の形態の半導体チップＣＨＰ１ｃでは、配線３５からなるソース配線３５Ｓ１（すなわちドレイン配線３５Ｄと同層のソース配線３５Ｓ１）が、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）に形成されており、ビア部（スルーホール３３を埋める部分）を介してソース配線３１Ｓ１と電気的に接続されている。これにより、活性領域６（ＬＤＭＯＳＦＥＴ形成領域１Ａ）で、各単位セル２０のソース領域（ｎ＋型ソース領域１５）を、プラグ２４、ソース配線２５Ｓ１、プラグ２８およびソース配線３１Ｓ１を介して、最上層のソース配線３５Ｓ１まで引き上げて、互いに電気的に接続させ、このソース配線３５Ｓ１にソース用のバンプ電極４０Ｓを形成している。
【０２０３】
図３３に示されるように、ドレイン配線２５Ｄ，３１Ｄと同様、ソース配線２５Ｄ，３１Ｄも、各活性領域６上にのみ形成された孤立パターンであるが、図３４〜図３７に示されるように、ソース配線２５Ｄ，３１Ｄの上部をＹ方向に延在する最上層のソース配線３５Ｓ１と、ビア部（スルーホール３３を埋める部分）を介して電気的に接続されている。最上層のソース配線３５Ｓは、Ｙ方向に配列する複数の活性領域６にまたがってＹ方向に延在する部分同士が端部で連結された一体的なパターン（櫛歯状のパターン）を有しており、連結部が大面積パターンとなってそこがパッド電極３８となり、ＵＢＭ膜３９を介してソース用のバンプ電極４０Ｓが形成されている。
【０２０４】
但し、ドレイン配線３５Ｄにおいて、活性領域６上をＹ方向に延在する部分の端部同士を連結する側と、ソース配線３５Ｓにおいて、活性領域６上をＹ方向に延在する部分の端部同士を連結する側とは、活性領域６（領域６ｂ）を介して互いに反対側に位置する。すなわち、Ｙ方向に延在するドレイン配線３５Ｄとソース配線３５Ｓとが活性領域６上に交互に配列し、ドレイン配線３５Ｄとソース配線３５Ｓとで、互いに反対側の端部同士を連結している。このため、ドレイン配線３５Ｄおよびソース配線３５Ｓにおいて、それぞれの連結部の面積を大きくしてバンプ電極形成用の領域（パッド電極３８となる部分）を確保することが容易である。
【０２０５】
また、上実施の形態１と同様に、本実施の形態の半導体チップＣＨＰ１ｃにおいても、ゲート電極９はＹ方向に延在し、活性領域６の周囲または間の素子分離領５上に位置する部分で、プラグ２４，２８を介して、ゲート配線２５Ｇ，３１Ｇ（ドレイン配線２５Ｄとドレイン配線３１Ｄは同じ平面パターン）に電気的に接続されている。ゲート配線２５Ｇ，３１Ｇは、活性領域６の周囲または間の素子分離領域５上をＸ方向に延在している。従って、本実施の形態におけるゲート配線２５Ｇ，３１Ｇは、活性領域６ａに相当する部分がなくなったこと以外は、上記実施の形態１のゲート配線２５Ｇ，３１Ｇとほぼ同様のパターンである。
【０２０６】
また、ゲート配線２５Ｇはドレイン配線２５Ｄおよびソース配線２５Ｓ１と同層の配線であり、ゲート配線３１Ｇはドレイン配線３１Ｄおよびソース配線３１Ｓ１と同層の配線であるが、上記のように活性領域６の間の素子分離領域５上にはドレイン配線２５Ｄ，３１Ｄおよびソース配線２５Ｓ１，３１Ｓ１が形成されておらず、そこにゲート配線２５Ｇ，３１ＧがＸ方向に延在している。従って、図３３に示されるように、Ｘ方向に延在するゲート配線２５Ｇ，３１Ｇの間に、Ｙ方向に延在するドレイン配線２５Ｄ，３１Ｄおよびソース配線２５Ｓ１、３１Ｓ１が配置された状態となっている。
【０２０７】
Ｘ方向に延在するゲート配線３１Ｇは、活性領域６の周囲または間の素子分離領域５上をＹ方向に延在するゲート配線３５Ｇと、ビア部（スルーホール３３を埋める部分）を介して電気的に接続され、それによって、Ｘ方向に延在するゲート配線３１Ｇ同士はＹ方向に延在するゲート配線３５Ｇを介して互いに電気的に接続されている。最外側に位置するゲート配線３５Ｇは、活性領域６から離れる方向に延在して大面積パターンとなってそこがパッド電極３８となり、ＵＢＭ膜３９を介してゲート用のバンプ電極４０Ｇが形成されている。従って、活性領域６の周囲または間の素子分離領域５上で、上記各単位セル２０のゲート電極９を、プラグ２４，２８を介してゲート配線２５Ｇ，３１Ｇまで引き上げ、このゲート配線２５Ｇ，３１ＧをＸ方向に延在させて、活性領域６の外部で最上層のゲート配線３５Ｇに接続して互いに電気的に接続されるようにし、このゲート配線３５Ｇにゲート用のバンプ電極４０Ｇを形成している。
【０２０８】
半導体チップＣＨＰ１ｃの他の構成は、上記実施の形態１の半導体チップＣＨＰ１とほぼ同様であるので、ここではその説明を省略する。また、半導体チップＣＨＰ１ｃを用いたＲＦパワーモジュールの構成は、上記実施の形態１のＲＦパワーモジュールＰＭ１とほぼ同様であるので、ここではその説明は省略する。
【０２０９】
このように、本実施の形態の半導体チップＣＨＰ１ｃでは、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）に形成したＬＤＭＯＳＦＥＴのドレインとソースの両方を、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）で最上層のドレイン配線３５Ｄおよびソース配線３５Ｓ１まで引き上げている。そして、ドレイン配線３５Ｄとソース配線３５Ｓ１をＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）の互いに反対側となる外部まで延在させて、ドレイン配線３５Ｄ同士を連結してそこにドレイン用のパッド電極４０Ｄを形成し、かつソース配線３５Ｓ１同士を連結してそこにソース用のパッド電極４０Ｓを形成している。ゲート電極９は、素子領域５上でゲート配線２５Ｇ，３１Ｇに引き上げている。このゲート配線２５Ｇ，３１Ｇはドレイン配線３５Ｄとソース配線３５Ｓ１よりも下層の配線であるため、活性領域６上でのドレイン配線３５Ｄとソース配線３５Ｓ１のレイアウトに邪魔されることなく活性領域６の外側までＸ方向に引き出すことができ、活性領域６の外側の素子分離領域５上でゲート配線２５Ｇ，３１Ｇを最上層のゲート配線３５Ｇまで引き上げ、ゲート配線３５Ｇの一部上にゲート用のバンプ電極４０Ｇを形成している。このような配線構造をとることで、表面にドレイン用のバンプ電極４０Ｄ、ゲート用のバンプ電極４０Ｇおよびソース用のバンプ電極４０Ｓを有する半導体チップＣＨＰ１ｃを実現することができる。これにより、半導体チップＣＨＰ１ｃをフリップチップ実装できるので、半導体チップＣＨＰ１ｃの実装面積を低減できる。
【０２１０】
また、本実施の形態の半導体チップＣＨＰ１ｃでは、図３２〜図３４に示されるように、活性領域６（領域６ｂ）を介して対向する平面位置にドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓとが配置され、ゲート用のバンプ電極４０Ｇが、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓとの間でかつ活性領域６（領域６ｂ）の周辺となる平面位置に配置されている。上記のような配線構造をとれば、このようなバンプ電極４０Ｄ，４０Ｇ，４０Ｓの配置とすることができる。バンプ電極４０Ｄ，４０Ｇ，４０Ｓをこのような配置とすることで、活性領域６（領域６ｂ）の周囲に配置されるドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓｂの数を、多くすることが容易となり、また、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓｂの数を同じにすることも容易となる。これにより、ＬＤＭＯＳＦＥＴ回路の特性を向上することができる。また、電力増幅回路ＡＭＰ１，ＡＭＰ２の最終段の増幅段ＡＭＰ１３，ＡＭＰ２３（すなわちＬＤＭＯＳＦＥＴ回路１３１Ｃ，１３２Ｃ）には、ソース・ドレイン間に大きな電流が流れるので、特にＬＤＭＯＳＦＥＴ回路１３１Ｃ，１３２Ｃでは、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓの数を多くすることが好ましく、また、ドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｓｂの数を同じにすることが好ましい。
【０２１１】
また、本実施の形態では、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）をプラグ２４，２８およびソース配線２５Ｓ１，３１Ｓ１，３５Ｓ１を介してソース用のバンプ電極４０Ｓに電気的に接続しており、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）からソース用のバンプ電極４０Ｓまでの導電経路に基板１を経由していない。このため、本実施の形態では、基板１を低抵抗基板（比抵抗が低い基板）にしなくともよい。また、本実施の形態では、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）からソース用のバンプ電極４０Ｓまでの導電経路に基板１を経由していないため、ＬＤＭＯＳＦＥＴのソース領域を基板１に接続しなくともよく、ｐ型打抜き層４の形成を省略することもできる。また、本実施の形態では、エピタキシャル層２の形成を省略し、エピタキシャル層２ではなく基板１自体にＬＤＭＯＳＦＥＴを形成することもできる。
【０２１２】
（実施の形態５）
図３８および図３９は、本実施の形態の半導体チップＣＨＰ１ｄの要部平面図であり、それぞれ上記実施の形態３の図２９および図３０に対応するものである。図３８は、半導体チップＣＨＰ１ｄの上部から各絶縁膜を透視したときに見える配線（すなわちソース配線３５Ｓ１，５１Ｓ１、ドレイン配線３５Ｄ，５１Ｄおよびゲート配線３１Ｇ，３５Ｇ，５１Ｇ）およびバンプ電極４０Ｄ，４０Ｇ，４０Ｓの平面レイアウトが示され、他の構成要素は、図示を省略している。また、図３９には、図３８から、最上層配線であるドレイン配線５１Ｄ、ゲート配線５１Ｇおよびソース配線５１Ｓ１と、バンプ電極４０Ｄ，４０Ｇ，４０Ｓとを更に除去（透視）した図に対応する。また、図４０は、半導体チップＣＨＰ１ｄの要部断面図であり、図３８のＮ１−Ｎ１線またはＮ２−Ｎ２線の断面図に対応する。
【０２１３】
上記実施の形態４の半導体チップＣＨＰ１ｃでは、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にはバンプ電極４０を配置していなかったが、本実施の形態の半導体チップＣＨＰ１ｄでは、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にバンプ電極４０（ここではドレイン用のバンプ電極４０Ｄおよびソース用のバンプ電極４０Ｓ）を配置している。
【０２１４】
図３８〜図４０からも分かるように、本実施の形態の半導体チップＣＨＰ１ｄは、上記配線２５，３１，３５に加えて、上記実施の形態３のように、更に最上層の配線として配線５１を有しており、配線５１上にＵＢＭ膜３９を介してバンプ電極４０を形成している。
【０２１５】
すなわち、本実施の形態の半導体チップＣＨＰ１ｄは、図３８に示されるように、絶縁膜３２上に、配線３５を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３６ａが形成され、絶縁膜３６ａに配線３５の一部を露出するスルーホール（図示せず）が形成され、絶縁膜３６ａ上に配線（第４層配線）５１が形成されている。配線５１は、ビア部（絶縁膜３６ａのスルーホールを埋める部分）を介してドレイン配線３５Ｄと電気的に接続するドレイン配線５０Ｄと、ビア部を介してゲート配線３５Ｇと電気的に接続するゲート配線５０Ｇと、ビア部を介してソース配線３５Ｓ１と電気的に接続するソース配線５１Ｓ１とを有している。更に、絶縁膜３６ａ上に、配線５１を覆うように、上記絶縁膜３６と同様の絶縁膜（表面保護膜）５２が形成され、絶縁膜５２に開口部５３が形成され、開口部５３から露出された配線５１上にＵＢＭ膜３９を介してバンプ電極４０が形成されている。ドレイン配線５１Ｄ上に形成されたバンプ電極４０がドレイン用のバンプ電極４０Ｄであり、ゲート配線５１Ｇ上に形成されたバンプ電極４０がゲート用のバンプ電極４０Ｇであり、ソース配線５１Ｓ１上に形成されたバンプ電極４０がソース用のバンプ電極４０Ｓである。
【０２１６】
本実施の形態の半導体チップＣＨＰ１ｄは、図３８に示されるように、ドレイン配線３５Ｄ、ゲート配線３５Ｇおよびソース配線３５Ｓ１に、パッド電極３８となる大面積パターンの部分を設けないこと以外は、配線３５までの構造（配線３５および配線３５よりも下層の構造）は、上記実施の形態４の半導体チップＣＨＰ１ｄとほぼ同様であるので、ここではその説明は省略する。
【０２１７】
本実施の形態の半導体チップＣＨＰ１ｄは、図３８〜図４０に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）で、ＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域１４）を、プラグ２４，２８およびドレイン配線２５Ｄ，３１Ｄを介して、ドレイン配線３５Ｄまで引き上げている。これは、上記実施の形態４の半導体チップＣＨＰｃと同様である。そして、本実施の形態の半導体チップＣＨＰ１ｂは、このドレイン配線３５ＤをＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）の周囲の素子分離領域５上で最上層のドレイン配線５１Ｄに電気的に接続し、このドレイン配線５１Ｄを、図３８および図４０に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にまで延在させて、そこにドレイン用のバンプ電極４０Ｄを形成している。
【０２１８】
また、本実施の形態の半導体チップＣＨＰ１ｄは、図３８〜図４０に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）で、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域１５）を、プラグ２４，２８およびソース配線２５Ｓ１，３１Ｓ１を介して、ソース配線３５Ｓ１まで引き上げている。これは、上記実施の形態４の半導体チップＣＨＰｃと同様である。そして、本実施の形態の半導体チップＣＨＰ１ｂは、このソース配線３５Ｓ１をＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６）の周囲の素子分離領域５上で最上層のソース配線５１Ｓ１に電気的に接続し、このソース配線５１Ｓ１を、図３８および図４０に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）にまで延在させて、そこにソース用のバンプ電極４０Ｓを形成している。
【０２１９】
また、本実施の形態の半導体チップＣＨＰ１ｂは、素子分離領域５上でゲート配線３５Ｇを最上層のゲート配線５１Ｇに電気的に接続し、このゲート配線５１Ｇを、図３８および図４０に示されるように、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）の外部で延在させて、そこにゲート用のバンプ電極４０Ｇを形成している。
【０２２０】
本実施の形態の半導体チップＣＨＰ１ｄの他の構成は、上記実施の形態４の半導体チップＣＨＰ１ｄとほぼ同様であるので、ここではその説明を省略する。また、半導体チップＣＨＰ１ｄを用いたＲＦパワーモジュールの構成は、上記実施の形態１のＲＦパワーモジュールＰＭ１とほぼ同様であるので、ここではその説明は省略する。
【０２２１】
本実施の形態の半導体チップＣＨＰ１ｄは、上記のように、ドレイン用のバンプ電極４０Ｄ、ゲート用のバンプ電極４０Ｇおよびソース用のバンプ電極４０Ｓのうちの少なくとも一つ（ここではドレイン用のバンプ電極４０Ｄとソース用のバンプ電極４０Ｇ）を、ＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上）に配置している。これにより、バンプ電極４０Ｄ，４０Ｓ，４０ＧをＬＤＭＯＳＦＥＴ形成領域１Ａ（活性領域６上の領域）の外部に配置した場合に比べて、半導体チップの平面寸法を、より縮小することができる。
【０２２２】
また、上記実施の形態４の半導体チップＣＨＰ１ｃは、配線層の数を少なくすることができるので、製造工程数を低減することができる。
【０２２３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２２４】
本発明は、例えば移動体通信装置などに搭載される電力増幅モジュールおよびそれに用いられる半導体装置などに適用して好適なものである。
【図面の簡単な説明】
【０２２５】
【図１】本発明の実施の形態１のＲＦパワーモジュールの回路ブロック図である。
【図２】本発明の実施の形態のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例を示す説明図である。
【図３】本発明の一実施の形態のＲＦパワーモジュールを示す斜視図である。
【図４】図３のＲＦパワーモジュールの上面図である。
【図５】図３のＲＦパワーモジュールの断面図である。
【図６】図３のＲＦパワーモジュールを実装基板に実装した状態を示す側面図である。
【図７】比較例のＲＦパワーモジュールを示す斜視図である。
【図８】本発明の一実施の形態の半導体チップの平面図である。
【図９】図７の比較例のＲＦパワーモジュールで用いた比較例の半導体チップの平面図である。
【図１０】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１１】図１０と同じ半導体装置の製造工程中の要部平面図である。
【図１２】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２と同じ半導体装置の製造工程中の要部平面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部平面図である。
【図１７】図１５と同じ半導体装置の製造工程中の要部平面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中の他の要部断面図である。
【図２０】本発明の一実施の形態の半導体装置の要部平面図である。
【図２１】本発明の一実施の形態の半導体装置の要部平面図である。
【図２２】本発明の一実施の形態の半導体装置の要部断面図である。
【図２３】図９の比較例の半導体チップの要部平面図である。
【図２４】本発明の他の実施の形態の半導体装置の要部断面図である。
【図２５】本発明の他の実施の形態の半導体装置の要部平面図である。
【図２６】本発明の他の実施の形態の半導体装置の要部平面図である。
【図２７】本発明の他の実施の形態の半導体装置の要部平面図である。
【図２８】本発明の他の実施の形態の半導体装置の要部断面図である。
【図２９】本発明の他の実施の形態の半導体装置の要部平面図である。
【図３０】本発明の他の実施の形態の半導体装置の要部平面図である。
【図３１】本発明の他の実施の形態の半導体装置の要部断面図である。
【図３２】本発明の他の実施の形態の半導体装置の要部平面図である。
【図３３】本発明の他の実施の形態の半導体装置の要部平面図である。
【図３４】本発明の他の実施の形態の半導体装置の要部平面図である。
【図３５】本発明の他の実施の形態の半導体装置の要部断面図である。
【図３６】本発明の他の実施の形態の半導体装置の要部断面図である。
【図３７】本発明の他の実施の形態の半導体装置の要部断面図である。
【図３８】本発明の他の実施の形態の半導体装置の要部平面図である。
【図３９】本発明の他の実施の形態の半導体装置の要部平面図である。
【図４０】本発明の他の実施の形態の半導体装置の要部断面図である。
【符号の説明】
【０２２６】
１  基板
１Ａ  ＬＤＭＯＳＦＥＴ形成領域
１Ｂ  ソース引き出し領域
１Ｃ  バンプ電極形成領域
２  エピタキシャル層
３，３ａ  溝
４，４ａ  ｐ型打抜き層
５  素子分離領域
６，６ａ  活性領域
６ｂ  領域
７  ｐ型ウエル
８  ゲート絶縁膜
９  ゲート電極
１０  ｎ−型ドリフト領域
１１  ｎ−型ソース領域
１２  サイドウォールスペーサ
１３  ｎ型ドリフト領域
１４  ｎ＋型ドレイン領域
１５  ｎ＋型ソース領域
１６，１６ａ  ｐ＋型半導体領域
２１  金属シリサイド層
２２  絶縁膜
２３  コンタクトホール
２４  プラグ
２５，３１，３５，５１  配線
２５Ｄ，３１Ｄ，３５Ｄ，５１Ｄ  ドレイン配線
２５Ｇ，３１Ｇ，３５Ｇ，５１Ｇ  ゲート配線
２５Ｓ１，２５Ｓ２，３１Ｓ１，３１Ｓ２，３５Ｓ１，３５Ｓ２，５１Ｓ１  ソース配線
２６  絶縁膜
２７  スルーホール
２８  プラグ
３２  絶縁膜
３３  スルーホール
３６，３６ａ  絶縁膜
３７  開口部
３８  パッド電極
３９  ＵＢＭ膜
４０，４０Ｄ，４０Ｇ，４０Ｓ  バンプ電極
５２  絶縁膜
５３  開口部
１０１  配線基板
１０１ａ  上面
１０１ｂ  下面
１０２  受動部品
１０３  封止樹脂
１０４  絶縁体層
１０５ａ  導体パターン
１０５ｂ  外部接続端子
１０５ｃ  基準電位供給用端子
１０６  ビアホール
１０７ａ  表面
１０７ｂ  裏面
１０８  バンプ電極
１０９  半田
１１１  実装基板
１１１ａ  上面
１１２  部品
１１３  端子
１１４  半田
１３１Ａ〜１３１Ｃ，１３２Ａ〜１３２Ｃ  ＬＤＭＯＳＦＥＴ回路
１３３  素子形成領域
１５１  フロントエンド・モジュール
１５２  ベースバンド回路
１５３  変復調用回路
１５４ａ  スイッチ回路
１５４ｂ  スイッチ回路
１５６  分波器
２０１  配線基板
２０２  受動部品
２０３  ボンディングワイヤ
２０５ａ  導体パターン
２１０  領域
２３１Ａ〜２３１Ｃ，２３２Ａ〜２３２Ｃ  ＬＤＭＯＳＦＥＴ回路
２３３  素子形成領域
ＡＪＣ１〜ＡＪＣ４  整合回路
ＡＭＰ１，ＡＭＰ２  電力増幅回路
ＡＭＰ１１〜ＡＭＰ１３，ＡＭＰ２１〜ＡＭＰ２３  増幅段
ＢＡＣ１，ＢＡＣ２  バイアス回路
ＢＩＴ１，ＢＩＴ２  バイアス制御信号入力端子
Ｃ５，Ｃ６  コンデンサ
ＣＨＰ１，ＣＨＰ１ａ，ＣＨＰ１ｂ，ＣＨＰ１ｃ，ＣＨＰ１ｄ，ＣＨＰ２０１  半導体チップ
ＣＮＴ１，ＣＮＴ２  切換信号
ＤＥＣ１，ＤＥＣ２  検出回路
ＦＬＴ１，ＦＬＴ２  フィルタ
ＩＰＴ１，ＩＰＴ２  入力端子
ＯＰＴ１〜ＯＰＴ４  出力端子
ＰＤ  パッド電極
ＰＤＤ１〜ＰＤＤ６，ＰＤＤ２０１〜ＰＤＤ２０６  ドレインパッド
ＰＤＧ１〜ＰＤＧ６，ＰＤＧ２０１〜ＰＤＧ２０６  ゲートパッド
ＰＤＳ１〜ＰＤＳ６  ソースパッド
ＰＭ１，ＰＭ２０１  ＲＦパワーモジュール
ＰＳＣ１，ＰＳＣ２  電源回路
ＲＧ１  領域
Ｗ１〜Ｗ４  幅
【図１】
2008042038.tif 000003
【図２】
2008042038.tif 000004
【図３】
2008042038.tif 000005
【図４】
2008042038.tif 000006
【図５】
2008042038.tif 000007
【図６】
2008042038.tif 000008
【図７】
2008042038.tif 000009
【図８】
2008042038.tif 000010
【図９】
2008042038.tif 000011
【図１０】
2008042038.tif 000012
【図１１】
2008042038.tif 000013
【図１２】
2008042038.tif 000014
【図１３】
2008042038.tif 000015
【図１４】
2008042038.tif 000016
【図１５】
2008042038.tif 000017
【図１６】
2008042038.tif 000018
【図１７】
2008042038.tif 000019
【図１８】
2008042038.tif 000020
【図１９】
2008042038.tif 000021
【図２０】
2008042038.tif 000022
【図２１】
2008042038.tif 000023
【図２２】
2008042038.tif 000024
【図２３】
2008042038.tif 000025
【図２４】
2008042038.tif 000026
【図２５】
2008042038.tif 000027
【図２６】
2008042038.tif 000028
【図２７】
2008042038.tif 000029
【図２８】
2008042038.tif 000030
【図２９】
2008042038.tif 000031
【図３０】
2008042038.tif 000032
【図３１】
2008042038.tif 000033
【図３２】
2008042038.tif 000034
【図３３】
2008042038.tif 000035
【図３４】
2008042038.tif 000036
【図３５】
2008042038.tif 000037
【図３６】
2008042038.tif 000038
【図３７】
2008042038.tif 000039
【図３８】
2008042038.tif 000040
【図３９】
2008042038.tif 000041
【図４０】
2008042038.tif 000042