(57)【要約】【課題】ＳＡＣ技術を用いてコンタクトホールの開口を行う場合に使用されるストッパー窒化膜に、膜ストレスが発生することを防止した半導体装置の製造方法を提供する。【解決手段】サイドウォール窒化膜５２を含めてゲート電極１００を覆うように、半導体基板１上に、シリコン窒化膜のエッチングに対してエッチング選択性を有するレジスト材を塗布し、露光処理および現像処理を行う。この露光処理および現像処理によって、ゲート電極１００間の谷間の部分がレジスト膜６によって埋め込まれ、ゲート電極１００上部においてはストッパー窒化膜５３が露出し、他の部分、特にソース・ドレイン部のストッパー窒化膜５３がレジスト膜６で覆われた構成を得る。その後、露出したゲート電極１００上部のストッパー窒化膜５３を、ドライエッチングにより除去する。【選択図】図４
2008098480.tif 000002
【特許請求の範囲】
【請求項１】
(ａ)半導体基板上に、最上層がシリコン窒化膜で構成されるストライプ状のゲート電極を互いに平行するように複数配設する工程と、
(ｂ)前記ゲート電極をマスクとして、前記ゲート電極の側面外方の前記半導体基板の主面内に不純物をイオン注入してソース・ドレイン層を形成する工程と、
(ｃ)前記ゲート電極の側面を覆うようにサイドウォール窒化膜を形成する工程と、
(ｄ)前記サイドウォール窒化膜が形成された前記ゲート電極を含む前記半導体基板上を覆うように、エッチングストッパーとなるストッパー窒化膜を形成する工程と、
(ｅ)前記ストッパー窒化膜で覆われた前記ゲート電極間が埋め込まれるように、前記半導体基板上に、前記ストッパー窒化膜に対してエッチング選択性のある埋め込み膜を形成する工程と、
(ｆ)前記ゲート電極上の前記ストッパー窒化膜が露出するように前記埋め込み膜を除去する工程と、
(ｇ)前記ゲート電極上に露出した前記ストッパー窒化膜を除去する工程と、
(ｈ)前記ゲート電極間に埋め込まれた前記埋め込み膜を除去した後、前記前記ゲート電極間を含めて前記半導体基板上に層間酸化膜を形成する工程と、
(ｉ)前記層間酸化膜を貫通して、前記ソース・ドレイン層に達するコンタクトホールを形成する工程と、を備える、半導体装置の製造方法。
【請求項２】
前記工程(ｅ)は、
前記サイドウォール窒化膜を含む前記ゲート電極を覆うように、前記半導体基板上にポジ型のレジスト材を塗布し、前記埋め込み膜として前記ゲート電極間をレジスト膜で埋め込む工程を含み、
前記工程(ｆ)は、
前記レジスト膜に対して露光処理および現像処理を行う工程を含み、
前記露光処理においては、前記レジスト膜の最表面から前記ゲート電極上部の前記ストッパー窒化膜が露出するまでの部分が感光するように露光時間を設定し、
前記現像処理によって前記レジスト膜の最表面から前記ゲート電極上部の前記ストッパー窒化膜が露出するまでの部分を除去する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程(ｅ)は、
前記サイドウォール窒化膜を含む前記ゲート電極を覆うように、前記半導体基板上にシリコン酸化膜を形成し、前記埋め込み膜として前記ゲート電極間を前記シリコン酸化膜で埋め込む工程を含み、
前記工程(ｆ)は、
ドライエッチングにより、前記シリコン酸化膜を前記ゲート電極上部の前記ストッパー窒化膜が露出するまで除去する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程(ｇ)は、
前記ゲート電極上に露出した前記ストッパー窒化膜をドライエッチングにより除去する工程を含む、請求項２または請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程(ｇ)は、
前記ゲート電極上に露出した前記ストッパー窒化膜を化学機械研磨により除去する工程を含む、請求項２記載の半導体装置の製造方法。
【請求項６】
前記工程(ｅ)は、
前記サイドウォール窒化膜を含む前記ゲート電極を覆うように、前記半導体基板上にシリコン酸化膜を形成し、前記埋め込み膜として前記ゲート電極間を前記シリコン酸化膜で埋め込む工程を含み、
前記工程(ｆ)は、
化学機械研磨により、前記シリコン酸化膜を前記ゲート電極上の前記ストッパー窒化膜が露出するまで除去する工程を含み、
前記工程(ｇ)は、
前記ゲート電極上に前記ストッパー窒化膜が露出した後も前記化学機械研磨を続行して、前記ゲート電極上に露出した前記ストッパー窒化膜を除去する工程を含む、請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程(ａ)は、
前記ゲート電極として、フローティングゲートを有するゲート電極を形成する工程を含み、
前記ゲート電極は、
前記半導体基板上に配設されたトンネル酸化膜と、
前記トンネル酸化膜上に選択的に配設された前記フローティングゲートと、
前記フローティングゲート上に配設されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に配設されたコントロールゲートと、
前記コントロールゲート上に配設された金属シリサイド膜と、
前記金属シリサイド膜上に配設されたシリコン酸化膜と、
前記シリコン酸化膜上に配設された前記シリコン窒化膜と、
前記フローティングゲート、前記ゲート間絶縁膜、前記コントロールゲート、前記金属シリサイド膜、前記シリコン酸化膜および前記シリコン窒化膜の側面と、前記サイドウォール窒化膜との間に配設された側壁酸化膜と、を有する、請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、自己整合コンタクト技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリーセルの形成において自己整合コンタクト（ＳＡＣ：Self Aligned Contact）技術を用いてコンタクトホールの開口を行う場合、ゲート電極形成後にシリコン窒化膜のサイドウォールを形成し、その後にエッチングストッパーとしてさらにシリコン窒化膜を成膜する構造が一般的である。
【０００３】
なぜなら、このエッチングストッパー用のシリコン窒化膜（ストッパー窒化膜）が存在しないと、アライメントずれにより素子分離酸化膜上にコンタクトホールが係合した場合、層間酸化膜と素子分離酸化膜とではエッチング選択性がないので、コンタクトホールのエッチングにより素子分離酸化膜が大きくエッチングされる可能性があるからである。
【０００４】
このように、ＳＡＣ技術におけるストッパー窒化膜は、エッチングプロセスの加工マージンを拡大する意味では非常に重要ではあるが、一方では、膜ストレスが発生するという意味では問題も有している。
【０００５】
すなわち、当該シリコン窒化膜を成膜した後、半導体基板上がシリコン窒化膜で被覆されている状態で層間酸化膜を形成するが、層間酸化膜をゲート電極間に隙間なく埋め込むために、層間酸化膜形成後に高温熱処理（リフロー）を行う必要がある。このとき、ストッパー窒化膜に大きな膜ストレスが発生することになる。
【０００６】
このストッパー窒化膜の膜ストレスは、トランジスタのゲート酸化膜の膜質を大きく劣化させることが確認されている。例えばフラッシュメモリーでは、フローティングゲート型トランジスタのトンネル酸化膜の膜質に影響を与え、フラッシュメモリーの性能、例えば、フラッシュメモリーのイレーズ耐性（経年変化によるデータ消去の長時間化を抑制する特性）、ライト耐性（経年変化によるデータ書き込みの長時間化を抑制する特性）、リテンション特性（データ保持特性）が低下する可能性がある。
【０００７】
また、特許文献１および２においては、ＭＯＳトランジスタ上に形成されたシリコン窒化膜と、その上に形成されたシリコン酸化膜との膨張率の違いにより、後の熱工程でストレスが発生することが課題として認識されている。
【０００８】
【特許文献１】特開平２−１３７２３４号公報
【特許文献２】特開平５−２０６０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上説明したように、ＳＡＣ技術を用いてコンタクトホールの開口を行う場合、シリコン窒化膜のサイドウォールを形成し、さらにその上に、ストッパー窒化膜を成膜するが、当該ストッパー窒化膜の上に形成される層間酸化膜との材質の違いにより、層間酸化膜形成後の高温熱処理によりストッパー窒化膜に大きな膜ストレスが発生するという問題があった。
【００１０】
本発明は上記のような問題点を解消するためになされたもので、ＳＡＣ技術を用いてコンタクトホールの開口を行う場合に使用されるストッパー窒化膜に、膜ストレスが発生することを防止した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る１の実施の形態においては、以下の製造方法が提示されている。すなわち、サイドウォール窒化膜を含めてゲート電極を覆うように、半導体基板１上にレジスト材を塗布し、露光処理および現像処理を行う。この露光処理および現像処理によって、ゲート電極間の谷間の部分がレジスト膜（埋め込み膜）によって埋め込まれる。ゲート電極上部においてはストッパー窒化膜が露出し、他の部分、特にソース・ドレイン部のストッパー窒化膜がレジスト膜で覆われた構成を得る。その後、露出したゲート電極上部のストッパー窒化膜を、ドライエッチングにより除去する。
【発明の効果】
【００１２】
上記実施の形態によれば、ゲート電極上部からストッパー窒化膜を除去するので、ゲート電極上部においてストッパー窒化膜が分断された構成となる。
【００１３】
このため、層間酸化膜の形成後にリフローを行った場合でも、ストッパー窒化膜と層間酸化膜との材質の違いによりストッパー窒化膜に加わるストレスが緩和され、当該ストレスが、トンネル酸化膜の膜質に影響を与えて、フラッシュメモリーの性能に影響を与えることが防止される。
【発明を実施するための最良の形態】
【００１４】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１５】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１６】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１７】
＜Ａ．実施の形態１＞
本発明に係る実施の形態１の半導体装置の製造方法として、フローティングゲート型ＭＯＳトランジスタを有するフラッシュメモリーの製造工程について、図１〜図８を用いて説明する。なお、図１〜図８においては、図９にＡ−Ａ線で示すフローティングゲート型ＭＯＳトランジスタのゲート長方向での断面をゲート部として示し、Ｂ−Ｂ線で示すソース・ドレイン層のゲート幅方向での断面をソース・ドレイン部として示している。
【００１８】
＜Ａ−１．製造工程＞
まず、図１に示す工程において、シリコン基板等の半導体基板１を準備し、半導体基板１上にフローティングゲート型ＭＯＳトランジスタを形成する。
【００１９】
フローティングゲート型ＭＯＳトランジスタは周知の技術により形成されるが、一例を挙げるならば、まず、半導体基板１上全面に、例えばランプ酸化により厚さ約１１ｎｍのシリコン酸化膜を形成してトンネル酸化膜２２とする。ランプ酸化は、酸素を供給しながらＲＴＡ（Rapid Thermal Annealing）を行う酸化技術である。
【００２０】
次に、トンネル酸化膜２２上に、例えばＣＶＤ（Chemical Vaper Deposition）法により厚さ約１２０ｎｍのノンドープトポリシリコン膜を形成し、その後、リン等の不純物をイオン注入する。このポリシリコン膜を写真製版及びドライエッチングすることにより、フローティングゲート３１を形成する。
【００２１】
次に、フローティングゲート３１上に、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜が順に積層されたＯＮＯ膜を形成して、厚さ約１０ｎｍのゲート間絶縁膜７とする。
【００２２】
ＯＮＯ膜は、例えば、中央のシリコン窒化膜をＣＶＤ法で形成し、その上下のシリコン酸化膜を活性酸素を用いたＩＳＳＧ（In Situ Steam Generation）酸化により形成することで得ることができる。なお、ＩＳＳＧ酸化は、Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．社が提供する酸化技術である。
【００２３】
次に、ゲート間絶縁膜７上に、例えばＣＶＤ法により厚さ約８０ｎｍのドープトポリシリコン膜を形成して、コントロールゲート３２とする。ドープトポリシリコン膜の形成に際しては、リン等の不純物を含むガスを供給しながら成膜を行うことで、不純物を含んだポリシリコン層が得られる。
【００２４】
次に、コントロールゲート３２上に、例えばＣＶＤ法により、厚さ約８０ｎｍのタングステンシリサイド（ＷＳｉ）膜４を得る。
【００２５】
次に、タングステンシリサイド膜４上に、例えばＣＶＤ法によりＴＥＯＳ（tetra ethyl orthosilicate）を用いて、厚さ約１０ｎｍのシリコン酸化膜を形成してハードマスク２３とする。
【００２６】
次に、ハードマスク２３上に、例えばＣＶＤ法により厚さ約２７０ｎｍのシリコン窒化膜を形成してハードマスク５１とする。
【００２７】
その後、ハードマスク５１および２３、タングステンシリサイド膜４、コントロールゲート３２、ゲート間絶縁膜７およびフローティングゲート３１を、例えばドライエッチングによりパターニングしてゲート電極１００を得る。
【００２８】
その後、さらにＩＳＳＧ酸化を行って、ゲート電極１００の表面にシリコン酸化膜を形成して側壁酸化膜１０とする。
【００２９】
ＩＳＳＧ酸化は、シリコン窒化膜の表面も酸化するので、ハードマスク５１の表面にもシリコン酸化膜が形成されるが、その厚さはポリシリコンであるコントロールゲート３２やフローティングゲート３１の表面に形成されるシリコン酸化膜よりは薄くなるが、図においては、そのような微差については図示は省略している。
【００３０】
その後、ゲート電極１００を注入マスクとして不純物のイオン注入を行い、ゲート電極１００のゲート長方向の側面外方にソース・ドレイン層１１を形成する。
【００３１】
続いて、半導体基板１上に、例えばＣＶＤ法により厚さ約６０ｎｍのシリコン窒化膜を形成してゲート電極１００を覆った後、異方性エッチングを行って、ゲート電極１００の側面にサイドウォール窒化膜５２を形成することで、フローティングゲート型ＭＯＳトランジスタを得る。
【００３２】
なお、図１に示すように、ソース・ドレイン部においては、半導体基板１の表面内に形成された素子分離酸化膜２１によって規定される領域にソース・ドレイン層１１が形成され、ソース・ドレイン層１１上にはトンネル酸化膜２２が形成される。
【００３３】
フローティングゲート型ＭＯＳトランジスタを形成した後、図２に示す工程において、半導体基板１上面に、例えばＣＶＤ法により厚さ約１５ｎｍのシリコン窒化膜を形成して、エッチングストッパー用のシリコン窒化膜（ストッパー窒化膜）５３とする。
【００３４】
ストッパー窒化膜５３は、ソース・ドレイン部にも形成され、素子分離酸化膜２１上も覆う。
【００３５】
次に、サイドウォール窒化膜５２を含めてゲート電極１００を覆うように、半導体基板１上に、シリコン窒化膜のエッチングに対してエッチング選択性を有するレジスト材を塗布し、露光処理および現像処理を行う。
【００３６】
この露光処理および現像処理によって、図３に示されるように、ゲート電極１００間の谷間の部分がレジスト膜６（埋め込み膜）によって埋め込まれ、ゲート電極１００上部においてはストッパー窒化膜５３が露出し、他の部分、特にソース・ドレイン部のストッパー窒化膜５３がレジスト膜６で覆われた構成を得る。
【００３７】
すなわち、レジスト材としてポジ型レジストを使用し、フォトマスクを使用せずに露光を行う。このとき、レジスト膜６の最表面からゲート電極１００上部のストッパー窒化膜５３に達するまでの部分が感光するように露光時間を調整する。
【００３８】
これを現像処理することで、レジスト膜６の最表面からゲート電極１００上部のストッパー窒化膜５３に達するまでの部分が除去され、ゲート電極１００上部のストッパー窒化膜５３が露出することになる。なお、上記露光に際しては、ストッパー窒化膜５３の表面が露出するだけでなく、ゲート電極１００上部のストッパー窒化膜５３全体が露出するように露光時間を調整することが望ましい。
【００３９】
次に、図４に示す工程において、露出したゲート電極１００上部のストッパー窒化膜５３を、ドライエッチングにより除去する。
【００４０】
なお、ドライエッチングの代わりに、ＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）により除去しても良い。この場合、ドライエッチングよりは簡便にストッパー窒化膜５３を除去できる。
【００４１】
ゲート電極１００間の谷間の部分を、シリコン窒化膜のエッチングに対してエッチング選択性を有するレジスト膜６で埋め込むことで、ゲート電極１００の上部以外のストッパー窒化膜５３（特に、ソース・ドレイン部のストッパー窒化膜５３）を確実に保護することができる。
【００４２】
次に、図５に示す工程において、アッシング処理により半導体基板１上のレジスト膜６を除去する。以上の工程によりストッパー窒化膜５３が半導体基板１の全面を覆うのではなく、ゲート電極１００上部においてストッパー窒化膜５３が分断された構成が得られる。
【００４３】
ここで、図９には図５の状態におけるフローティングゲート型ＭＯＳトランジスタを、上部側から見た平面図を示す。
【００４４】
図９に示すように、フローティングゲート型ＭＯＳトランジスタのゲート電極１００は、ストライプ状をなし、それが複数平行するように形成されている。そして、当該ゲート電極１００に対して平面視的に直交するように、ストライプ状の素子分離酸化膜５１が、複数互いに平行して形成されている。
【００４５】
図９においては、ハッチングを付して示す部分がストッパー窒化膜５３で覆われている領域であり、ゲート電極１００の最上層にあたるハードマスク５１の上主面上と、その側面に形成された側壁酸化膜１０の端面上にはストッパー窒化膜５３は存在しないことが示されている。
【００４６】
このように、ゲート電極１００上部においてストッパー窒化膜５３が分断された構成を採ることで、後の工程において、層間酸化膜形成後に高温熱処理を行った場合でも、シリコン窒化膜とシリコン酸化膜との材質の違いによりストッパー窒化膜５３に加わるストレスが緩和され、当該ストレスが、トンネル酸化膜２２の膜質に影響を与えることが防止される。
【００４７】
ここで、再び製造工程の説明に戻り、図６に示す工程において、半導体基板１上に、例えばＣＶＤ法により、ＢＰＳＧ（boro-phospho silicate glass）等の熱流動性の高い材質の絶縁膜を形成してフローティングゲート型ＭＯＳトランジスタを覆い、層間酸化膜２４とする。そして、埋め込み性を向上するために高温熱処理（リフロー）を実施する。
【００４８】
次に、図７に示す工程において、写真製版および異方性エッチングを経て、ＳＡＣ技術により、ソース・ドレイン部においては層間酸化膜２４を貫通してストッパー窒化膜５３に達するコンタクトホールＣＨを形成する。このとき、ストッパー窒化膜５３上でエッチングが止まるように、エッチング状態をモニターしながらエッチングを行う。なお、コンタクトホールＣＨは、その名のようにホール状に形成される場合もあれば、複数の活性領域１１に共通して接続されるように溝状に形成される場合もある。
【００４９】
なお、コンタクトホールＣＨの底部にはストッパー窒化膜５３が存在するので、アライメントずれにより素子分離酸化膜２１上にコンタクトホールＣＨが係合した場合でも、ストッパー窒化膜５３と素子分離酸化膜２１とではエッチング選択性があるので、コンタクトホールのエッチングにより素子分離酸化膜が大きくエッチングされることがなく、ＳＡＣ技術におけるエッチングプロセスのマージンは低下しない。
【００５０】
なお、コンタクトホールＣＨ開口後は、写真製版に用いたレジスト膜（図示せず）をアッシング処理により除去する。
【００５１】
その後、図８に示す工程において、コンタクトホールＣＨ内に露出するストッパー窒化膜５３を、ドライエッチングにより除去して、半導体基板１上に達するコンタクトホールＣＨを完成する。
【００５２】
この後は、コンタクトホールＣＨ内に導体層を埋め込んで基板コンタクトを形成する工程へと続くが、以降の工程は本発明とは関連が薄いので説明は省略する。
【００５３】
＜Ａ−２．効果＞
以上説明したように、実施の形態１に係る半導体装置の製造方法においては、ゲート電極１００上部からストッパー窒化膜５３を除去するので、ゲート電極１００上部においてストッパー窒化膜５３が分断された構成となる。このため、層間酸化膜２４の形成後にリフローを行った場合でも、ストッパー窒化膜５３と層間酸化膜２４との材質の違い起因してストッパー窒化膜５３に加わる膜ストレスが緩和される。
【００５４】
ストッパー窒化膜５３は、ソース・ドレイン部においてトンネル酸化膜２２と接触するので、ストッパー窒化膜５３の膜ストレスは、トンネル酸化膜２２の膜質に影響を与える可能性があるが、本発明によれば、膜ストレスを緩和できるので、フラッシュメモリーの性能に影響を与えることが防止される。
【００５５】
＜Ａ−３．変形例＞
以上の説明においてはフローティングゲート型ＭＯＳトランジスタを有するフラッシュメモリーを例に採って説明したが、本発明の適用はフラッシュメモリーに限定されるものではなく、ＳＡＣ技術によりコンタクト部を形成する半導体装置であれば有効である。例えば、ＭＯＳトランジスタを有するＤＲＡＭに適用しても良く、この場合も、ゲート絶縁膜にストッパー窒化膜の膜ストレスが影響を与えることを防止できる。
【００５６】
＜Ｂ．実施の形態２＞
本発明に係る実施の形態２の半導体装置の製造方法として、フローティングゲート型ＭＯＳトランジスタを有するフラッシュメモリーの製造工程について、図１０〜図１２を用いて説明する。なお、図１〜図８を用いて説明した実施の形態１の製造方法と同じ工程については説明を省略する。
【００５７】
＜Ｂ−１．製造工程＞
図１および図２を用いて説明した工程を経て、半導体基板１上に、ストッパー窒化膜５３を形成した後、図１０に示す工程において、例えばＣＶＤ法により、半導体基板１上にＢＰＳＧあるいはＴＥＯＳを用いてシリコン酸化膜２５を形成して、サイドウォール窒化膜５２を含めてゲート電極１００を覆い、ゲート電極１００間の谷間の部分をシリコン酸化膜２５（埋め込み膜）で埋め込む。このとき、ソース・ドレイン部においてもシリコン酸化膜２５が形成されることは言うまでもない。
【００５８】
ここで、シリコン酸化膜２５の形成後にはリフローは行わず、埋め込みが不完全であるので膜中にボイド８が発生するが問題はない。
【００５９】
次に、図１１に示す工程において、ドライエッチングによりシリコン酸化膜２５を、ゲート電極１００上部のストッパー窒化膜５３が露出するまで除去する。このとき、ストッパー窒化膜５３の表面が露出するだけでなく、ゲート電極１００上部のストッパー窒化膜５３全体が露出するようにエッチング時間を調整することが望ましい。
【００６０】
次に、図１２に示す工程において、露出したゲート電極１００上部のストッパー窒化膜５３を、ドライエッチングにより除去する。
【００６１】
ゲート電極１００間の谷間の部分を、シリコン窒化膜のエッチングに対してエッチング選択性を有するシリコン酸化膜２５で埋め込むことで、ゲート電極１００の上部以外のストッパー窒化膜５３（特に、ソース・ドレイン部のストッパー窒化膜５３）を確実に保護することができる。
【００６２】
その後、ＨＦ（フッ酸）処理により、半導体基板１上のシリコン酸化膜２５を除去することで、図９を用いて説明したように、ゲート電極１００上部においてストッパー窒化膜５３が分断された構成を得ることができる。以後は実施の形態１において図６〜図８を用いて説明した工程を経て、ＳＡＣ技術によりコンタクトホールＣＨを得る。
【００６３】
＜Ｂ−２．効果＞
以上説明したように、実施の形態２に係る半導体装置の製造方法においては、ゲート電極１００上部からストッパー窒化膜５３を除去するので、ゲート電極１００上部においてストッパー窒化膜５３が分断された構成となる。このため、層間酸化膜２４の形成後にリフローを行った場合でも、ストッパー窒化膜５３と層間酸化膜２４との材質の違い起因してストッパー窒化膜５３に加わる膜ストレスが緩和される。
【００６４】
ストッパー窒化膜５３は、ソース・ドレイン部においてトンネル酸化膜２２と接触するので、ストッパー窒化膜５３の膜ストレスは、トンネル酸化膜２２の膜質に影響を与える可能性があるが、本発明によれば、膜ストレスを緩和できるので、フラッシュメモリーの性能に影響を与えることが防止される。
【００６５】
＜Ｂ−３．変形例＞
以上説明した実施の形態２に係る半導体装置の製造方法においては、図１１を用いて説明したように、ドライエッチングによりシリコン酸化膜２５を、ゲート電極１００上部のストッパー窒化膜５３が露出するまで除去するものとしたが、シリコン酸化膜２５の除去にはＣＭＰを用いても良い。
【００６６】
すなわち、図１３に示す工程において、半導体基板１上にＢＰＳＧあるいはＴＥＯＳをを用いてシリコン酸化膜２５を形成して、サイドウォール窒化膜５２を含めてゲート電極１００を覆い、ゲート電極１００間の谷間の部分をシリコン酸化膜２５で埋め込む。その後、図１４に示す工程において、ＣＭＰによりシリコン酸化膜２５をゲート電極１００上部のストッパー窒化膜５３が露出するまで除去し、さらに続けて、ゲート電極１００上部のストッパー窒化膜５３も除去する。この場合、ゲート電極１００上部のストッパー窒化膜５３全体が除去されるように、ＣＭＰにおける研磨時間を調整することが望ましい。
【００６７】
ＣＭＰを用いることで、ドライエッチングによるシリコン酸化膜２５の除去工程が不要となり、製造工程を簡略化できる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】本発明を適用するフローティングゲート型ＭＯＳトランジスタを、上部側から見た平面図である。
【図１０】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態２の変形例の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態２の変形例の半導体装置の製造工程を説明する断面図である。
【符号の説明】
【００６９】
４  タングステンシリサイド膜、６  レジスト膜、７  ゲート間絶縁膜、１０  側壁酸化膜、２２  トンネル酸化膜、２３，５１  ハードマスク、２４  層間酸化膜、２５  シリコン酸化膜、３１  フローティングゲート、３２  コントロールゲート、５３  ストッパー窒化膜、１００  ゲート電極。
【図１】
2008098480.tif 000003
【図２】
2008098480.tif 000004
【図３】
2008098480.tif 000005
【図４】
2008098480.tif 000006
【図５】
2008098480.tif 000007
【図６】
2008098480.tif 000008
【図７】
2008098480.tif 000009
【図８】
2008098480.tif 000010
【図９】
2008098480.tif 000011
【図１０】
2008098480.tif 000012
【図１１】
2008098480.tif 000013
【図１２】
2008098480.tif 000014
【図１３】
2008098480.tif 000015
【図１４】
2008098480.tif 000016