(57)【要約】【課題】頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正装置を実現する。【解決手段】オペアンプ回路１において、スイッチ素子Ｓ１を閉じてスイッチ素子Ｓ２を開く。ラッチ回路ＤＬはオペアンプ１ａの出力電圧をラッチしてそれに応じたＱ出力を行い、制御回路２ａはオフセット補正用信号ｓ１をオペアンプ１ａのオフセット調整入力端子ＯＲに入力する。それによってオフセット補正された出力電圧をさらにラッチ回路ＤＬによりラッチし、残りのオフセットを補正するためにオフセット補正用信号ｓ１を微調整していく。このようにして、そのときのラッチが何回目であるかに応じて重み付けしてオペアンプ１ａの出力電圧のオフセットを量子化し、２値の論理信号として制御回路２ａ内に記憶する。【選択図】図１
2008042502.tif 000002
【特許請求の範囲】
【請求項１】
入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡したときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号として記憶部に記憶し、前記記憶部に記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正することを特徴とするオフセット補正装置。
【請求項２】
前記論理信号を用いた前記オフセットの補正は、最初に前記論理信号の前記論理値を仮に決定し、前記仮に決定した前記論理値の前記論理信号に応じた前記オフセットの補正を行って、その後の前記出力電圧に対する前記論理値の決定と、決定した前記論理値の前記論理信号に応じた前記オフセットの補正とを順次繰り返して行うことにより行われることを特徴とする請求項１に記載のオフセット補正装置。
【請求項３】
前記論理信号は、各ビットが重み付けされて量子化された複数ビットの論理値からなることを特徴とする請求項１または２に記載のオフセット補正装置。
【請求項４】
入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記非反転入力端子と前記反転入力端子とを短絡するための第１のスイッチ素子と、
前記非反転入力端子と前記反転入力端子とのいずれか一方を、前記オペアンプの通常動作時の対応する信号入力端子から開放するための第２のスイッチ素子と、
前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号としてラッチして第１ラッチ信号として出力する少なくとも１つのラッチ回路を有するラッチ部と、
前記ラッチ部から複数回時系列で入力される前記第１ラッチ信号を順次ラッチして記憶し、前記順次ラッチ中を含めて複数ビットの第２ラッチ信号として出力することが可能な記憶部と、
前記記憶部から出力される前記第２ラッチ信号に応じて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正するためのオフセット補正用信号を生成して前記オペアンプに入力する制御回路とを備えていることを特徴とするオフセット補正装置。
【請求項５】
入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、
前記非反転入力端子と前記反転入力端子とを短絡するための第１のスイッチ素子と、
前記非反転入力端子と前記反転入力端子とのいずれか一方を、前記オペアンプの通常動作時の対応する信号入力端子から開放するための第２のスイッチ素子と、
前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号としてラッチして第１ラッチ信号として出力するラッチ回路を複数有し、各前記ラッチ回路のラッチ動作を行うタイミングは独立に設定可能であって、ラッチ動作を行うまでの各前記ラッチ回路の出力を所定の論理値に確定した前記第１ラッチ信号とし、全ての前記ラッチ回路の前記第１ラッチ信号を複数ビットの第２ラッチ信号として出力する記憶部と、
前記ラッチ部から出力される前記第２ラッチ信号に応じて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正するためのオフセット補正用信号を生成して前記オペアンプに入力する制御回路とを備えていることを特徴とするオフセット補正装置。
【請求項６】
前記ラッチ回路は時系列で１つずつラッチ動作を行うことを特徴とする請求項５に記載のオフセット補正装置。
【請求項７】
前記ラッチ回路による前記オペアンプの出力電圧の各ラッチ動作の直前に、前記ラッチ回路が第１の論理値の前記第１ラッチ信号を出力するような電圧を前記ラッチ回路に入力することを特徴とする請求項４ないし６のいずれか１項に記載のオフセット補正装置。
【請求項８】
前記オペアンプはオフセット調整機能端子付きオペアンプであり、前記制御回路は前記オフセット補正用信号を前記オフセット調整機能端子に入力することを特徴とする請求項４ないし７のいずれか１項に記載のオフセット補正装置。
【請求項９】
前記ラッチ回路はスタティックな回路で構成されることを特徴とする請求項４ないし８のいずれか１項に記載のオフセット補正装置。
【請求項１０】
前記制御回路は、前記第２ラッチ信号をデジタル−アナログ変換してオフセット補正用信号を生成するＤＡ変換回路であることを特徴とする請求項４ないし９のいずれか１項に記載のオフセット補正装置。
【請求項１１】
前記第２ラッチ信号の各ビットは前記制御回路で重み付けされることを特徴とする請求項４ないし１０のいずれか１項に記載のオフセット補正装置。
【請求項１２】
前記オペアンプは位相補償用の回路素子を備え、前記回路素子を前記オペアンプから開放するためのスイッチ素子を備えていることを特徴とする請求項１ないし１１のいずれか１項に記載のオフセット補正装置。
【請求項１３】
前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生するトリガ信号発生手段を備えることを特徴とする請求項１ないし１２のいずれか１項に記載のオフセット補正装置。
【請求項１４】
前記トリガ信号発生手段として、前記トリガ信号としての周期信号を発生する周期発生装置を備え、
前記周期発生装置が発生した前記周期信号の周期のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とする請求項１３に記載のオフセット補正装置。
【請求項１５】
前記トリガ信号発生手段として、前記オフセット補正装置を備える装置の電源電圧が投入されたことを検知する電源投入検知装置を備え、
前記電源投入検知装置は、前記電源電圧の投入を検知したことを示す電源投入検知信号を前記トリガ信号として出力し、
前記電源投入検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とする請求項１３に記載のオフセット補正装置。
【請求項１６】
前記トリガ信号発生手段として、記憶したデジタルデータにとって外乱となるノイズを検知するノイズ検知装置を備え、
前記ノイズ検知装置は、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、
前記ノイズ検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とする請求項１３に記載のオフセット補正装置。
【請求項１７】
前記ノイズ検知装置は、前記外乱となるノイズを検知するための論理値を記憶する検知記憶部を備え、前記ノイズによって前記検知記憶部に記憶されている論理値が変化すると、前記ノイズを検知したと判定したことを示すための判定信号を出力することを特徴とする請求項１６に記載のオフセット補正装置。
【請求項１８】
前記検知記憶部は、複数個設けられていることを特徴とする請求項１７に記載のオフセット補正装置。
【請求項１９】
前記検知記憶部は、初期化後に互いに排他的な論理値を有するペアとなる記憶素子で構成されていることを特徴とする請求項１８に記載のノイズ検知装置。
【請求項２０】
前記検知記憶部は、前記記憶部よりも前記ノイズに対してセンシティブであることを特徴とする請求項１７ないし１９のいずれか１項にオフセット補正装置。
【請求項２１】
前記オペアンプの出力電圧のオフセット補正が完了すると、前記トリガ信号発生手段を初期化することを特徴とする請求項１３ないし２０のいずれか１項に記載のオフセット補正装置。
【請求項２２】
前記オペアンプの出力電圧のオフセット補正が完了すると、前記記憶部に記憶された論理値のバックアップを行うバックアップ記憶装置を備え、
前記バックアップ記憶装置は、外乱となるノイズによって、前記記憶部に記憶されている論理値が変化すると、前記バックアップ記憶装置に記憶されているバックアップデータと書き込みイネーブル信号とを出力し、前記バックアップデータと前記書き込みイネーブル信号とによって、前記記憶部に記憶された論理値を修正することを特徴とする請求項１ないし１２のいずれか１項に記載のオフセット補正装置。
【請求項２３】
前記バックアップ記憶装置は、複数個のバックアップ記憶素子を備え、
前記ノイズによって前記バックアップ記憶素子のいずれかに記憶されている論理値が変化すると、前記記憶部に記憶されている論理値によって前記バックアップ記憶素子に記憶された論理値を修正することを特徴とする請求項２２に記載のオフセット補正装置。
【請求項２４】
前記バックアップ記憶装置は、前記ノイズによって、前記バックアップ記憶素子に記憶されている論理値と前記記憶部に記憶されている論理値とが共に変化すると、前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生することを特徴とする請求項２２または２３に記載のオフセット補正装置。
【請求項２５】
外部から入力される信号に基づいて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴とする請求項１ないし１２のいずれか１項に記載のオフセット補正装置。
【請求項２６】
請求項１ないし２５のいずれか１項に記載のオフセット補正装置を備えていることを特徴とする半導体装置。
【請求項２７】
請求項２６に記載の半導体装置を表示の駆動装置として備えていることを特徴とする表示装置。
【請求項２８】
表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置であって、
前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡させて前記オペアンプの出力電圧の、差動入力がゼロのときの理想の前記出力電圧である基準値に対するオフセットを生成するオフセット生成部と、
前記オフセット生成部が生成した前記オフセットを、前記出力電圧が前記基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、複数ビットの２値の論理信号として記憶する記憶部と、
前記表示パネルの電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して、前記オフセットの生成をトリガするオフセット生成制御部とを備えていることを特徴とする半導体装置。
【請求項２９】
表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置を含む表示装置であって、
前記半導体装置は、
前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡させて前記オペアンプの出力電圧の、差動入力がゼロのときの理想の前記出力電圧である基準値に対するオフセットを生成するオフセット生成部と、
前記オフセット生成部が生成した前記オフセットを、前記出力電圧が前記基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、複数ビットの２値の論理信号として記憶する記憶部と、
前記表示パネルの電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して、前記オフセットの生成をトリガするオフセット生成制御部とを含んでいることを特徴とする表示装置。
【請求項３０】
入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡させたときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号として記憶し、記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正することを特徴とするオフセット補正方法。
【請求項３１】
前記論理信号は、各ビットが重み付けされて量子化された複数ビットの論理値からなることを特徴とする請求項３０に記載のオフセット補正方法。
【請求項３２】
外乱となるノイズを検知するための論理値を記憶し、前記ノイズによって記憶されている前記論理値が変化すると、前記ノイズを検知したと判定することを特徴とするノイズ検知方法。
【請求項３３】
外乱となるノイズを検知するための論理値を記憶する検知記憶部を備え、前記ノイズによって前記検知記憶部に記憶されている論理値が変化すると、前記ノイズを検知したと判定したことを示すための判定信号を出力することを特徴とするノイズ検知装置。
【請求項３４】
前記検知記憶部は、複数個の記憶素子で構成されていることを特徴とする請求項３３に記載のノイズ検知装置。
【請求項３５】
前記検知記憶部は、初期化後に互いに排他的な論理値を有するペアとなる記憶素子で構成されていることを特徴とする請求項３４に記載のノイズ検知装置。
【請求項３６】
請求項３３ないし３５のいずれか１項に記載のノイズ検知装置を備えていることを特徴とする半導体装置。
【請求項３７】
請求項３６に記載の半導体装置を表示の駆動装置として備えていることを特徴とする表示装置。
【請求項３８】
表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置であって、
前記各オペアンプと、
前記各オペアンプの出力電圧のオフセットを記憶する記憶部と、
該記憶部に記憶する前記オフセットを生成するオフセット生成部と、
電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して前記オフセットの生成をトリガするオフセット生成制御部とを含むことを特徴とする半導体装置。
【請求項３９】
表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置を含む表示装置であって、
前記半導体装置は、
前記各オペアンプと、
前記各オペアンプの出力電圧のオフセットを記憶する記憶部と、
該記憶部に記憶する前記オフセットを生成するオフセット生成部と、
電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して前記オフセットの生成をトリガするオフセット生成制御部とを含んでいることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプ回路のオフセット補正に関するものであり、特に、ＴＦＴ−ＬＣＤソースドライバ回路において、出力オペアンプ回路の製造ばらつきによるランダムなオフセットばらつきを低減するためのものである。
【背景技術】
【０００２】
ＴＦＴ−ＬＣＤ駆動回路においては、表示用の信号をデジタル処理し、その信号を、ＤＡ変換回路で表示階調に応じたアナログ電圧に変換して液晶パネルを駆動する方法が一般的である。近年、液晶パネルの大型化が進むにつれ、駆動回路に対する液晶パネルの負荷は大きくなり続けている。従って、ＤＡ変換回路の出力信号を、オペアンプを用いてボルテージフォロワ回路として形成した低出力インピーダンスの出力回路に入力して、当該出力回路の出力信号に変換し、この出力信号により液晶パネルを駆動する方法が一般的となっている。
【０００３】
図１９にＴＦＴ−ＬＣＤモジュールの構成例を示す。当該ＴＦＴ−ＬＣＤモジュールは、液晶パネル１０１を、コントロール回路１０２による制御で複数のゲートドライバ回路１０３…および複数のソースドライバ回路１０４…により駆動する構成である。
【０００４】
図２０に上記ソースドライバ回路１０４の構成を示す。各ソースドライバ回路１０４は、コントロール回路１０２側から液晶パネル１０１側へ向かって順に、シフトレジスタ１０４ａ…、サンプリングラッチ回路１０４ｂ…、ホールドラッチ回路１０４ｃ…、レベルシフタ回路１０４ｄ…、ＤＡ変換回路１０４ｅ…、および、出力アンプ１０４ｆ…を備えている。
【０００５】
また、図２１に、ＴＦＴ−ＬＣＤソースドライバ回路１０４の１出力端子当たりの構成例を示す。図２１では、表示データが６ビットである場合を例に説明している。サンプリングラッチ回路１０４ｂ、ホールドラッチ回路１０４ｃ、および、レベルシフタ回路１０４ｄはそれぞれ、１ビット当たりに１つのサンプリングラッチ回路、ホールドラッチ回路、および、レベルシフタ回路を備えている。
【０００６】
図示されていないが、シフトレジスタ１０４ａ内を転送されるスタートパルス信号により表示データの各ビットがサンプリングラッチ回路１０４ｂによりサンプリングされ、ホールドラッチ回路１０４ｃにおいて、図示されていないがラッチ信号（水平同期信号）により各６ビットがラッチされる。そして、レベルシフタ回路１０４ｄにより信号レベルが変換された後、ＤＡ変換回路１０４ｅにおいて、表示データ（ここでは６ビット）に応じた階調表示用電圧が選択され、ボルテージフォロワ回路で構成される出力アンプ１０４ｆから液晶パネル１０１に出力される。
【０００７】
図２１において、通常は、シフトレジスタ１０４ａ、サンプリングラッチ回路１０４ｂ、およびホールドラッチ回路１０４ｃが論理回路であり、ＤＡ変換回路１０４ｅおよび出力アンプ１０４ｆがアナログ回路である。出力アンプ１０４ｆには、上述したように、通常、オペアンプによるボルテージフォロワ回路が使用される。レベルシフタ回路１０４ｄは、上記論理回路と上記アナログ回路との間に設けられており、論理信号の電圧レベルを液晶表示用の電圧レベルに変換する。各ＴＦＴ−ＬＣＤソースドライバ回路１０４のＬＳＩ（以下、ソースドライバＬＳＩと称する。）は、図２１に示す回路を複数内蔵しており、各回路の出力電圧が液晶パネル１０１の各表示データ線を駆動するように構成されている。
【０００８】
出力アンプ１０４ｆとして使われるオペアンプによるボルテージフォロワ回路は、出力電圧が入力電圧と等しいことが理想的であるが、実際のＬＳＩにおいては、製造ばらつき等により、オペアンプごとにランダムなばらつきを持っており、これは、オフセットばらつきと呼ばれる。ソースドライバＬＳＩにおいてこのオフセットばらつきが発生すると、液晶パネル１０１の各表示データ線に印加される駆動電圧が表示データ線ごとに異なってしまう。液晶パネル１０１は、表示データ線に印加される駆動電圧によって表示の明るさをコントロールしており、表示データ線ごとに駆動電圧が異なると、表示むらが発生する。従って、ソースドライバＬＳＩにおいては、複数の液晶駆動出力端子間での出力電圧のばらつきを、表示に影響を与えない程度にまで小さく押さえ込む必要がある。
【０００９】
ソースドライバＬＳＩに内蔵されるオペアンプのオフセットばらつきは、おもに、互いに同じ特性であるべきペア素子間での、出来上がり特性の差（ミスマッチ）が原因である。一般に、オフセットばらつきを低減するために、オペアンプを構成する回路素子の素子サイズを大きくして、マスクレイアウトでの配置設計に特別の配慮を行うほか、アンプのオフセットを補正するためのオフセット補正回路の追加が行われている。このオフセット補正回路については、従来、種々の方法が提案されている。
【００１０】
図１６に、従来技術によるオフセット補正回路の第１の例を示す（例えば特許文献１参照）。図１６において、ＩＮ１０１は同相入力端子、ＩＮ１０２は逆相入力端子、ＯＵＴ１０１は出力端子、Ｃ１０１はオフセット補正電圧を記憶保持する容量である。また、２つのスイッチ素子Ｓ１０１・Ｓ１０１と、１つのスイッチ素子Ｓ１０２とを有する。なお、この例を含めて本明細書では全て、オペアンプの入力端子を非反転入力端子および反転入力端子と記述し、便宜上、非反転入力端子に信号を入力するための同相入力端子、および、反転入力端子に信号を入力するための逆相入力端子とは区別する。ただし、両者が一致するときはそのことを記載する。
【００１１】
容量Ｃ１０１はオペアンプ１１１の反転入力端子と逆相入力端子ＩＮ１０２との間に挿入されている。また、スイッチＳ１０１は同相入力端子ＩＮ１０１と容量Ｃ１０１の逆相入力端子ＩＮ１０２側の端子との間、および、オペアンプ１１１の出力端子と反転入力端子との間に接続されている。スイッチＳ１０２は逆相入力端子ＩＮ１０２と容量Ｃ１０１との間に接続されている。そして、オペアンプ１１１のオフセット電圧は、オペアンプ１１１の非反転入力端子と同相入力端子ＩＮ１０１との間に挿入された電圧源Ｖｏｆｆで示されている。
【００１２】
この回路は、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを交互に繰り返すことで、オフセットの補正を行う。スイッチＳ１０１が閉じ、スイッチＳ１０２が開くことで、記憶状態となる。この時、容量Ｃ１０１の両端に、オフセット電圧Ｖｏｆｆと同じ電位差が充電される。その後、スイッチＳ１０１を開き、スイッチＳ１０２を閉じることで、通常の動作状態とする。この時、容量Ｃ１０１の両端の電位差はＶｏｆｆと等しいため、オフセット電圧はキャンセルされる。
【００１３】
次に、図１７および図１８に、従来技術によるオフセット補正回路の第２の例を示す。図１７は、オフセット補正回路を追加したＣＭＯＳ構成のオペアンプ回路例、図１８は、図１７の回路をボルテージフォロワ回路に応用した例である。
【００１４】
図１７のオペアンプ回路は、同相入力端子ＩＮ１１１（非反転入力端子と一致）および逆相入力端子ＩＮ１１２（反転入力端子と一致）の他に、オフセット補正用の補正入力端子ＡＵＸ１・ＡＵＸ２を有する。このオペアンプ回路は、ＮＭＯＳトランジスタＴ１０１のドレイン電流をバイアス電流とする、ＮＭＯＳトランジスタＴ１０２・Ｔ１０３からなる第１の差動入力対と、ＮＭＯＳトランジスタＴ１０４のドレイン電流をバイアス電流とする、ＮＭＯＳトランジスタＴ１０５・Ｔ１０６からなる第２の差動入力対とが、ＰＭＯＳトランジスタＴ１０７・Ｔ１０８からなるカレントミラー回路を共通の能動負荷とする構成を備えている。第１の差動入力対はオフセット補正回路の入力部であり、ＮＭＯＳトランジスタＴ１０２のゲート端子が同相入力端子ＩＮ１１１に接続され、ＮＭＯＳトランジスタＴ１０３のゲート端子が逆相入力端子ＩＮ１１２に接続されている。第２の差動入力対はオフセット調整用電圧の入力部であり、ＮＭＯＳトランジスタＴ１０５のゲート端子が一方の補正入力端子ＡＵＸ１に接続され、ＮＭＯＳトランジスタＴ１０６のゲート端子が他方の補正入力端子ＡＵＸ２に接続されている。
【００１５】
また、このオフセット補正回路は、ＮＭＯＳトランジスタＴ１０９のドレイン電流をバイアス電流とする、ＰＭＯＳトランジスタＴ１１０からなる出力トランジスタを備えている。ＰＭＯＳトランジスタＴ１１０のゲート端子は、第１の差動入力対のＮＭＯＳトランジスタＴ１０２のドレイン端子と、第２の差動入力対のＮＭＯＳトランジスタＴ１０５のドレイン端子とに接続されている。第１の差動入力対に流れるドレイン電流と、第２の差動入力対に流れるドレイン電流とから、ＰＭＯＳトランジスタＴ１１０のゲート端子に印加される電圧が決定され、オフセット補正回路の出力端子ＯＵＴ１１１となるＰＭＯＳトランジスタＴ１１０のドレイン端子から出力される電流が決定される。
【００１６】
図１８の応用例では、図１７のオフセット補正回路をオペアンプ１２１として用い、その周囲に、３つのスイッチ素子Ｓ１２１・Ｓ１２１・Ｓ１２１、１つのスイッチ素子Ｓ１２２、および、容量Ｃ１１１・Ｃ１１２を備えている。図１７の同相入力端子ＩＮ１１１はオペアンプ１２１の非反転入力端子に相当し、図１７の逆相入力端子ＩＮ１１２はオペアンプ１２１の反転入力端子に相当する。オペアンプ１２１のオフセット電圧は、オペアンプ１２１の非反転入力端子とボルテージフォロワ回路の入力端子ＩＮ１２１との間に挿入された電圧源Ｖｏｆｆで示されている。
【００１７】
入力端子ＩＮ１２１と電圧源Ｖｏｆｆとの接続点を点Ａとし、オペアンプ１２１の反転入力端子を点Ｂとすると、スイッチ素子Ｓ１２１の一つは点Ａと点Ｂとの間に接続されている。また、スイッチ素子Ｓ１２２は、オペアンプ１２１の出力端子と点Ｂとの間に接続されている。
【００１８】
容量Ｃ１１１は補正入力端子ＡＵＸ１とＧＮＤとの間に接続されており、容量Ｃ１１２は補正入力端子ＡＵＸ２とＧＮＤとの間に接続されている。スイッチ素子Ｓ１２１の他の一つは点Ａと補正入力端子ＡＵＸ１との間に接続されており、スイッチ素子Ｓ１２１の残りの一つはボルテージフォロワ回路の出力端子ＯＵＴ１２１と補正入力端子ＡＵＸ２との間に接続されている。
【００１９】
次に、図１８のボルテージフォロワ回路の動作を説明する。
【００２０】
この回路は、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを交互に繰り返すことで、オフセットの補正を行う。スイッチ素子Ｓ１２１が閉じ、スイッチ素子Ｓ１２２が開くことで、オフセット補正電圧の記憶状態となる。この時、点Ａと点Ｂとは短絡されており同電位である。補正入力端子ＡＵＸ１には入力電圧が印加され、容量Ｃ１１１に入力電圧が記憶される。補正入力端子ＡＵＸ２にはオペアンプ１２１の出力電圧が帰還される。オペアンプ１２１は、補正入力端子ＡＵＸ１・ＡＵＸ２を差動入力端子とする回路でボルテージフォロワとして動作し、その出力電圧が容量Ｃ１１２に記憶される。このとき容量Ｃ１１２に記憶される電圧は、点Ａと点Ｂとの電圧が等しい時に、オペアンプ１２１が平衡する電圧である。
【００２１】
次に、スイッチ素子Ｓ１２１が開き、スイッチ素子Ｓ１２２が閉じることで、通常の動作状態となる。点Ｂは、スイッチ素子Ｓ１２２を通してオペアンプ１２１の出力端子すなわち出力端子ＯＵＴ１２１と短絡される。容量Ｃ１１１・Ｃ１１２には、点Ａと点Ｂとの電圧が等しくなるような状態が記憶・保持されているため、点Ｂと短絡された出力端子ＯＵＴ１２１には、点Ａの電圧と同じ電圧が出力され、ボルテージフォロワとしてオフセット電圧の無い出力が得られる。
【００２２】
その他、オフセット補正回路としては、特許文献１〜３に種々の方法が提案されており、オペアンプのオフセット補正電圧を容量に記憶することで、オフセット補正を行っている。これらの方法は、回路構成は異なっているが、原理上はいずれも、同相入力端子と逆相入力端子とを短絡した状態で、オペアンプの出力電圧が正の電源電圧と負の電源電圧との中間の電位で平衡するようにオフセット調整端子に負帰還をかけ、その電圧を容量に記憶することを特徴としている。これらの方法では、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを周期的に繰り返すことで、オフセットの補正を行う。
【特許文献１】特表２００４−５１９９６９号公報（２００４（平成１６）年７月２日公表）
【特許文献２】特開平４−２７４６０５号公報（１９９２（平成４）年９月３０日公開）
【特許文献３】特開平６−３１４４９０号公報（１９９４（平成６）年１１月８日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２３】
従来、ソースドライバＬＳＩの駆動端子間のオフセットばらつきの低減は、ランダムばらつきに影響を与える構成素子のサイズを大きくしてマッティングを向上させるほか、ＬＳＩのマスクレイアウトの対称性を考慮した設計を行うことで実施されている。これらの方法は、ＬＳＩ化した場合、チップサイズの増大、製造コストの上昇に繋がる。
【００２４】
オフセットばらつきを低減する別の方法として、ソースドライバＬＳＩ内にオフセット補正回路を内蔵することが挙げられる。従来技術によるオフセット補正回路は、オペアンプのオフセット補正電圧を容量に記憶することで、オフセット補正を行っており、オフセット補正用の容量と、スイッチ素子とをもつ。一般的なＣＭＯＳ構成によるＬＳＩにおいては、スイッチ素子は、ＭＯＳ−ＦＥＴが使用される。ＭＯＳ−ＦＥＴのスイッチでは、ゲートフィードスルーと呼ばれるゲート信号の電位変化による寄生容量等を介した電荷注入現象があり、この電荷注入によりオフセット補正容量に蓄積された電荷量が期待値からずれる現象が発生する。この影響を低減するために、容量を大きくするほか、従来技術のオフセット補正回路の第２の例のように、差動回路によるオフセット補正電圧のサンプリングを行う方法が提案されているが、いずれも回路規模の増大を招き、ＬＳＩ化した場合、チップサイズの増大、製造コストの上昇に繋がる。
【００２５】
さらに、容量に記憶される電圧は、オペアンプのオフセット電圧に応じたアナログ電圧であり、この電圧は、時間の経過と共に漏れ電流などにより変動するため、周期的にリフレッシュする必要がある。従って、容量を使用した方法では、オフセット補正電圧を記憶する記憶状態と、通常のオペアンプとして動作する状態とを交互に繰り返すことで、オフセットの補正を行う。オフセット補正電圧の記憶状態においては、通常のアンプとして動作することができないため、出力信号が利用できない期間が周期的に発生する。
【００２６】
近年の大型化した液晶パネルにおいては、表示画素数の増加に伴って、１画素あたりに利用できる表示電圧の印加時間が短くなってきているため、高速な電圧印加を行う必要がある。従って、液晶駆動回路としては、連続的な電圧出力ができることが望ましく、従来技術によるオフセット補正回路は非常に採用しにくくなってきている。解決策として、２組の回路を準備し、交互にオフセット補正と出力駆動とを行うことで連続駆動をする方法も提案されているが、回路規模が２倍になることから、高コスト化は避けられない。
【００２７】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正装置、およびそれを備えた半導体装置、表示装置、ならびにオフセット補正方法、ノイズ検知装置、ノイズ検知方法を実現することにある。
【課題を解決するための手段】
【００２８】
本発明のオフセット補正装置は、上記課題を解決するために、入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡したときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号として記憶部に記憶し、前記記憶部に記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正することを特徴としている。
【００２９】
上記の発明によれば、オペアンプの出力から非反転入力端子および反転入力端子へのフィードバックをかけない状態で、非反転入力端子と反転入力端子とを短絡して入力電圧をゼロとするので、オペアンプの出力電圧の基準値からのずれをオフセットとして導出することができるとともに、正負のオフセットが発生している状態を出力電圧が飽和した状態として導出することが容易となる。
【００３０】
そして、オペアンプの出力電圧のオフセットを、出力電圧が基準値に対して正の値となるときには第１の論理値の、前記出力電圧が基準値に対して負の値となるときには第２の論理値の、２値の論理信号として記憶部に記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。
【００３１】
以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができるという効果を奏する。
【００３２】
本発明のオフセット補正装置は、上記課題を解決するために、前記論理信号を用いた前記オフセットの補正は、最初に前記論理信号の前記論理値を仮に決定し、前記仮に決定した前記論理値の前記論理信号に応じた前記オフセットの補正を行って、その後の前記出力電圧に対する前記論理値の決定と、決定した前記論理値の前記論理信号に応じた前記オフセットの補正とを順次繰り返して行うことにより行われることを特徴としている。
【００３３】
上記の発明によれば、最初に論理信号の論理値を仮に決定するので、仮に決定した論理値の論理信号に応じたオフセットを強制的に発生させることができる。そして、この発生させたオフセットに対するオフセット補正の結果に対する論理値の決定と、決定した論理値の論理信号に応じたオフセットの補正とを順次繰り返して行うので、オフセットをゼロに収束させるように徐々に小さくしてオフセット補正を行うことができるという効果を奏する。
【００３４】
本発明のオフセット補正装置は、上記課題を解決するために、前記論理信号は、各ビットが重み付けされて量子化された複数ビットの論理値からなることを特徴としている。
【００３５】
上記の発明によれば、２値の論理信号が各ビットが重み付けされて量子化された論理値からなるので、記憶した当該論理信号をアナログ信号に変換することにより、そのままオフセット補正を行うことができるという効果を奏する。
【００３６】
本発明のオフセット補正装置は、上記課題を解決するために、入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、前記非反転入力端子と前記反転入力端子とを短絡するための第１のスイッチ素子と、前記非反転入力端子と前記反転入力端子とのいずれか一方を、前記オペアンプの通常動作時の対応する信号入力端子から開放するための第２のスイッチ素子と、前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号としてラッチして第１ラッチ信号として出力する少なくとも１つのラッチ回路を有するラッチ部と、前記ラッチ部から複数回時系列で入力される前記第１ラッチ信号を順次ラッチして記憶し、前記順次ラッチ中を含めて複数ビットの第２ラッチ信号として出力することが可能な記憶部と、前記記憶部から出力される前記第２ラッチ信号に応じて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正するためのオフセット補正用信号を生成して前記オペアンプに入力する制御回路とを備えていることを特徴としている。
【００３７】
上記の発明によれば、第１のスイッチ素子でオペアンプの非反転入力端子と反転入力端子とを短絡し、第２のスイッチ素子で非反転入力端子と反転入力端子とのいずれか一方を、オペアンプの通常動作時の対応する信号入力端子から開放させることで、オペアンプをコンパレータとして動作させることとなるとともに入力電圧がゼロとなるので、オペアンプの出力電圧の基準値からのずれをオフセットとして導出することができるとともに、正負のオフセットが発生している状態を出力電圧が飽和した状態として導出することが容易となる。
【００３８】
そして、ラッチ部のラッチ回路が、オペアンプの出力電圧のオフセットを、出力電圧が基準値に対して正の値となるときには第１の論理値の、前記出力電圧が基準値に対して負の値となるときには第２の論理値の、２値の論理信号としてラッチして第１ラッチ信号として出力する。記憶部は、ラッチ部から複数回時系列で入力される第１ラッチ信号を順次ラッチして記憶し、順次ラッチ中を含めて複数ビットの第２ラッチ信号として出力するので、制御回路がラッチ部から出力される第２ラッチ信号に応じたオフセット補正用信号を生成してオペアンプに入力した結果のオフセットが再び第２ラッチ信号として制御回路に入力され、この動作が繰り返されてオフセット補正が完了する。
【００３９】
このように、オペアンプの出力電圧のオフセットを２値の論理信号として記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。
【００４０】
以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正装置を実現することができるという効果を奏する。
【００４１】
本発明のオフセット補正装置は、上記課題を解決するために、入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、前記非反転入力端子と前記反転入力端子とを短絡するための第１のスイッチ素子と、前記非反転入力端子と前記反転入力端子とのいずれか一方を、前記オペアンプの通常動作時の対応する信号入力端子から開放するための第２のスイッチ素子と、前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号としてラッチして第１ラッチ信号として出力するラッチ回路を複数有し、各前記ラッチ回路のラッチ動作を行うタイミングは独立に設定可能であって、ラッチ動作を行うまでの各前記ラッチ回路の出力を所定の論理値に確定した前記第１ラッチ信号とし、全ての前記ラッチ回路の前記第１ラッチ信号を複数ビットの第２ラッチ信号として出力する記憶部と、前記ラッチ部から出力される前記第２ラッチ信号に応じて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正するためのオフセット補正用信号を生成して前記オペアンプに入力する制御回路とを備えていることを特徴としている。
【００４２】
上記の発明によれば、第１のスイッチ素子でオペアンプの非反転入力端子と反転入力端子とを短絡し、第２のスイッチ素子で非反転入力端子と反転入力端子とのいずれか一方を、オペアンプの通常動作時の対応する信号入力端子から開放することで、オペアンプをコンパレータとして動作させることとなるとともに入力電圧がゼロとなるので、オペアンプの出力電圧の基準値からのずれをオフセットとして導出することができるとともに、正負のオフセットが発生している状態を出力電圧が飽和した状態として導出することが容易となる。
【００４３】
そして、ラッチ部のラッチ回路が、オペアンプの出力電圧のオフセットを、出力電圧が基準値に対して正の値となるときには第１の論理値の、前記出力電圧が基準値に対して負の値となるときには第２の論理値の、２値の論理信号としてラッチして第１ラッチ信号として出力する。このラッチ回路は複数設けられており、各ラッチ回路のラッチ動作を行うタイミングは独立に設定可能であって、ラッチ動作を行うまでの各ラッチ回路の出力は所定の論理値に確定しておき、これを第１ラッチ信号とする。これにより、全てのラッチ回路から常に第１ラッチ信号が出力されている状態となり、ラッチ部は、全てのラッチ回路の第１ラッチ信号を複数ビットの第２ラッチ信号として出力する。
【００４４】
制御回路はラッチ部から出力される第２ラッチ信号に応じたオフセット補正用信号を生成してオペアンプに入力するが、各ラッチ回路のラッチ動作を行うタイミングが独立に設定可能であることから、ラッチ動作を最も早く行ったラッチ回路の第１ラッチ信号が反映された第２ラッチ信号に応じたオフセット補正がまず行われ、その結果のオフセットが次にラッチ動作を行うラッチ回路の第１ラッチ信号が反映された第２ラッチ信号として制御回路に入力され、この動作が繰り返されてオフセット補正が完了する。
【００４５】
このように、オペアンプの出力電圧のオフセットを２値の論理信号として記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。
【００４６】
以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正装置を実現することができるという効果を奏する。
【００４７】
本発明のオフセット補正装置は、上記課題を解決するために、前記ラッチ回路は時系列で１つずつラッチ動作を行うことを特徴としている。
【００４８】
上記の発明によれば、ラッチ回路が１つずつオフセットのラッチを行うことにより、オフセット補正を段階的に精度よく行うことができるという効果を奏する。
【００４９】
本発明のオフセット補正装置は、上記課題を解決するために、前記ラッチ回路による前記オペアンプの出力電圧の各ラッチ動作の直前に、前記ラッチ回路が第１の論理値の前記第１ラッチ信号を出力するような電圧を前記ラッチ回路に入力することを特徴としている。
【００５０】
上記の発明によれば、各ラッチ回路に正のオフセットが存在するものとして第１ラッチ信号を出力させるので、全てのラッチ回路を確実に動作させて、オフセット補正を完了させることができるという効果を奏する。
【００５１】
本発明のオフセット補正装置は、上記課題を解決するために、前記オペアンプはオフセット調整機能端子付きオペアンプであり、前記制御回路は前記オフセット補正用信号を前記オフセット調整機能端子に入力することを特徴としている。
【００５２】
上記の発明によれば、制御回路が生成するオフセット補正用信号を、既存のオフセット調整機能端子付きオペアンプのオフセット調整機能端子に入力する信号として生成することができるという効果を奏する。
【００５３】
本発明のオフセット補正装置は、上記課題を解決するために、前記ラッチ回路はスタティックな回路で構成されることを特徴としている。
【００５４】
上記の発明によれば、オフセットを補正するための情報を容量に充電して記憶するようなダイナミックな回路を用いずに、スタティックな回路に記憶する。
【００５５】
これにより、スイッチ素子のフィードスルーなどの寄生効果を気にする必要が無く、これを補正する回路を追加する必要が無いため、チップサイズの低減・低コスト化が可能となるという効果を奏する。
【００５６】
本発明のオフセット補正装置は、上記課題を解決するために、前記制御回路は、前記第２ラッチ信号をデジタル−アナログ変換してオフセット補正用信号を生成するＤＡ変換回路であることを特徴としている。
【００５７】
上記の発明によれば、複数ビットで表される論理信号を、制御回路がデジタル−アナログ変換するので、多種類のオフセットに対して補正を行うことができるという効果を奏する。
【００５８】
本発明のオフセット補正装置は、上記課題を解決するために、前記第２ラッチ信号の各ビットは前記制御回路で重み付けされることを特徴としている。
【００５９】
上記の発明によれば、論理信号を高い分解能で量子化することができるという効果を奏する。
【００６０】
本発明のオフセット補正装置は、上記課題を解決するために、前記オペアンプは位相補償用の回路素子を備え、前記回路素子を前記オペアンプから開放するためのスイッチ素子を備えていることを特徴としている。
【００６１】
上記の発明によれば、オフセット補正の動作中に、スイッチ素子によって位相補償容量をオペアンプから切り離せば、オペアンプの高周波特性が改善され、スルーレートが向上するため、オフセット調整入力の入力信号に対する出力電圧の応答が速くなり、より短時間でオフセット補正を処理することができるという効果を奏する。
【００６２】
本発明のオフセット補正装置は、上記課題を解決するために、前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生するトリガ信号発生手段を備えることを特徴としている。
【００６３】
上記の発明によれば、トリガ信号発生手段が発生するトリガ信号によって、オフセット補正を所望のタイミングで行うことができるという効果を奏する。
【００６４】
本発明のオフセット補正装置は、上記課題を解決するために、前記トリガ信号発生手段として、前記トリガ信号としての周期信号を発生する周期発生装置を備え、前記周期発生装置が発生した前記周期信号の周期のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴としている。
【００６５】
上記の発明によれば、周期的に２値の論理信号としてのオフセットデータの収集を行ってオフセット補正を行うことができるので、外部環境が変動することにより、収集したオフセットデータが変化してしまったり、オペアンプのオフセット値そのものが変化してしまったりしても、再度オフセットデータを収集することで適切なオフセットデータを記憶し続けることができるという効果を奏する。
【００６６】
本発明のオフセット補正装置は、上記課題を解決するために、前記トリガ信号発生手段として、前記オフセット補正装置を備える装置の電源電圧が投入されたことを検知する電源投入検知装置を備え、前記電源投入検知装置は、前記電源電圧の投入を検知したことを示す電源投入検知信号を前記トリガ信号として出力し、前記電源投入検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴としている。
【００６７】
上記の発明によれば、電源がオフである期間には、一般に、２値の論理信号として収集したオフセットデータは揮発しているので、電源投入検知回路を用いて電源投入時にオフセットデータを収集するようにすると、オフセット補正を行うタイミングが適切なものとなるという効果を奏する。また、電源投入時にオフセットデータを収集するので、オフセット補正装置を表示装置に備えた場合には、表示の初期設定期間でオフセット補正を行うこととなり、表示に影響を与えずに済むという効果を奏する。
【００６８】
本発明のオフセット補正装置は、上記課題を解決するために、前記トリガ信号発生手段として、記憶したデジタルデータにとって外乱となるノイズを検知するノイズ検知装置を備え、前記ノイズ検知装置は、前記ノイズを検知したことを示すノイズ検知信号を前記トリガ信号として出力し、前記ノイズ検知信号のタイミングを用いて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴としている。
【００６９】
上記の発明によれば、２値の論理信号として収集したオフセットデータがノイズによって乱されるとオフセット補正が適正なものとならなくなってオフセットが発生するため、ノイズ検知装置を用いてノイズ検知時にオフセットデータを収集することにより、常に適切なオフセットデータを記憶することができるという効果を奏する。
【００７０】
本発明のオフセット補正装置は、上記課題を解決するために、前記ノイズ検知装置は、前記外乱となるノイズを検知するための論理値を記憶する検知記憶部を備え、前記ノイズによって前記検知記憶部に記憶されている論理値が変化すると、前記ノイズを検知したと判定したことを示すための判定信号を出力することを特徴としている。
【００７１】
上記の発明によれば、検知記憶部に記憶された論理値の変化は、外乱となるノイズが侵入したことを適切に反映しているので、ノイズ検知を良好に行うことができるという効果を奏する。
【００７２】
本発明のオフセット補正装置は、上記課題を解決するために、前記検知記憶部は、複数個設けられていることを特徴としている。
【００７３】
上記の発明によれば、複数個の検知記憶部のいずれか１つでも論理値が変化すると、ノイズが発生した可能性があるので、ノイズを感度よく検知することができるという効果を奏する。
【００７４】
本発明のオフセット補正装置は、上記課題を解決するために、前記検知記憶部は、初期化後に互いに排他的な論理値を有するペアとなる記憶素子で構成されていることを特徴としている。
【００７５】
上記の発明によれば、ペアを構成する２つの記憶素子の一方と他方とで、異なる論理値を記憶するので、２つの論理値のいずれが変化しても、ノイズを検知することができるという効果を奏する。
【００７６】
本発明のオフセット補正装置は、上記課題を解決するために、前記検知記憶部は、前記記憶部よりも前記ノイズに対してセンシティブであることを特徴としている。
【００７７】
上記の発明によれば、検知記憶部のほうが記憶部よりもノイズに対してセンシティブであるので、記憶部におけるノイズによるデータ変化を検知し損ねることがなく、確実性の高いノイズ検知を行うことができるという効果を奏する。
【００７８】
本発明のオフセット補正装置は、上記課題を解決するために、前記オペアンプの出力電圧のオフセット補正が完了すると、前記トリガ信号発生手段を初期化することを特徴としている。
【００７９】
上記の発明によれば、オフセット補正が完了するとトリガ信号発生手段を初期化するので、オフセット補正の動作を必要最小限に抑えることができるという効果を奏する。
【００８０】
本発明のオフセット補正装置は、上記課題を解決するために、前記オペアンプの出力電圧のオフセット補正が完了すると、前記記憶部に記憶された論理値のバックアップを行うバックアップ記憶装置を備え、前記バックアップ記憶装置は、外乱となるノイズによって、前記記憶部に記憶されている論理値が変化すると、前記バックアップ記憶装置に記憶されているバックアップデータと書き込みイネーブル信号とを出力し、前記バックアップデータと前記書き込みイネーブル信号とによって、前記記憶部に記憶された論理値を修正することを特徴としている。
【００８１】
上記の発明によれば、記憶部に記憶されている論理値が変化しても、バックアップ記憶装置のバックアップデータによって論理値が修正されるので、記憶部は正しい論理値を保持し続けることができるという効果を奏する。
【００８２】
本発明のオフセット補正装置は、上記課題を解決するために、前記バックアップ記憶装置は、複数個のバックアップ記憶素子を備え、前記ノイズによって前記バックアップ記憶素子のいずれかに記憶されている論理値が変化すると、前記記憶部に記憶されている論理値によって前記バックアップ記憶素子に記憶された論理値を修正することを特徴としている。
【００８３】
上記の発明によれば、バックアップ記憶素子のいずれかに記憶されている論理値が変化することによりバックアップデータが変化しても、記憶部に記憶されている論理値によってバックアップデータが修正されるので、バックアップデータが常に正しいデータとなるという効果を奏する。
【００８４】
本発明のオフセット補正装置は、上記課題を解決するために、前記バックアップ記憶装置は、前記ノイズによって、前記バックアップ記憶素子に記憶されている論理値と前記記憶部に記憶されている論理値とが共に変化すると、前記オペアンプの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生することを特徴としている。
【００８５】
上記の発明によれば、バックアップデータも、記憶部に記憶されている論理値も共に変化した場合には、正しいオフセットデータが消失したこととなるが、このときにオフセット補正を行わせることにより、極力少ないオフセット補正の回数で、正しいオフセットデータを保持し続けることができるという効果を奏する。
【００８６】
本発明のオフセット補正装置は、上記課題を解決するために、外部から入力される信号に基づいて、前記オペアンプの出力電圧のオフセット補正を行うことを特徴としている。
【００８７】
上記の発明によれば、外部から入力される信号に基づいて、２値の論理信号としてのオフセットデータの収集を行うようにすれば、オフセットデータの収集のタイミングを任意に制御することができるという効果を奏する。
【００８８】
本発明の半導体装置は、上記課題を解決するために、前記オフセット補正装置を備えていることを特徴としている。
【００８９】
上記の発明によれば、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできる半導体装置を実現することができるという効果を奏する。
【００９０】
本発明の表示装置は、上記課題を解決するために、前記半導体装置を表示の駆動装置として備えていることを特徴としている。
【００９１】
上記の発明によれば、小さな回路規模で信頼性の高いオフセット補正が行える駆動装置を用いた、高品位表示の表示装置を実現することができるという効果を奏する。
【００９２】
本発明の半導体装置は、上記課題を解決するために、表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置であって、前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡させて前記オペアンプの出力電圧の、差動入力がゼロのときの理想の前記出力電圧である基準値に対するオフセットを生成するオフセット生成部と、前記オフセット生成部が生成した前記オフセットを、前記出力電圧が前記基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、複数ビットの２値の論理信号として記憶する記憶部と、前記表示パネルの電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して、前記オフセットの生成をトリガするオフセット生成制御部とを備えていることを特徴としている。
【００９３】
上記の発明によれば、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできる半導体装置を実現することができるという効果を奏する。
【００９４】
本発明の表示装置は、上記課題を解決するために、表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置を含む表示装置であって、前記半導体装置は、前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡させて前記オペアンプの出力電圧の、差動入力がゼロのときの理想の前記出力電圧である基準値に対するオフセットを生成するオフセット生成部と、前記オフセット生成部が生成した前記オフセットを、前記出力電圧が前記基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、複数ビットの２値の論理信号として記憶する記憶部と、前記表示パネルの電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して、前記オフセットの生成をトリガするオフセット生成制御部とを含んでいることを特徴とする表示装置。
【００９５】
上記の発明によれば、小さな回路規模で信頼性の高いオフセット補正が行える駆動装置を用いた、高品位表示の表示装置を実現することができるという効果を奏する。
【００９６】
本発明のオフセット補正方法は、上記課題を解決するために、入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡させたときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号として記憶し、記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正することを特徴としている。
【００９７】
上記の発明によれば、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正方法を実現することができるという効果を奏する。
【００９８】
本発明のオフセット補正方法は、上記課題を解決するために、前記論理信号は、各ビットが重み付けされて量子化された複数ビットの論理値からなることを特徴としている。
【００９９】
上記の発明によれば、２値の論理信号が各ビットが重み付けされて量子化された論理値からなるので、記憶した当該論理信号をアナログ信号に変換することにより、そのままオフセット補正を行うことができるという効果を奏する。
【０１００】
本発明のノイズ検知方法は、上記課題を解決するために、外乱となるノイズを検知するための論理値を記憶し、前記ノイズによって記憶されている前記論理値が変化すると、前記ノイズを検知したと判定することを特徴としている。
【０１０１】
上記の発明によれば、記憶された論理値の変化は、外乱となるノイズが侵入したことを適切に反映しているので、ノイズ検知を良好に行うことができるという効果を奏する。
【０１０２】
本発明のノイズ検知装置は、上記課題を解決するために、外乱となるノイズを検知するための論理値を記憶する検知記憶部を備え、前記ノイズによって前記検知記憶部に記憶されている論理値が変化すると、前記ノイズを検知したと判定したことを示すための判定信号を出力することを特徴としている。
【０１０３】
上記の発明によれば、検知記憶部に記憶された論理値の変化は、外乱となるノイズが侵入したことを適切に反映しているので、ノイズ検知を良好に行うことができるという効果を奏する。
【０１０４】
本発明のノイズ検知装置は、上記課題を解決するために、前記検知記憶部は、複数個の記憶素子で構成されていることを特徴としている。
【０１０５】
上記の発明によれば、複数個の記憶素子のいずれか１つでも論理値が変化すると、ノイズが発生した可能性があるので、ノイズを感度よく検知することができるという効果を奏する。
【０１０６】
本発明のノイズ検知装置は、上記課題を解決するために、前記検知記憶部は、初期化後に互いに排他的な論理値を有するペアとなる記憶素子で構成されていることを特徴としている。
【０１０７】
上記の発明によれば、ペアを構成する２つの記憶素子の一方と他方とで、異なる論理値を記憶するので、２つの論理値のいずれが変化しても、ノイズを検知することができるという効果を奏する。
【０１０８】
本発明の半導体装置は、上記課題を解決するために、前記ノイズ検知装置を備えていることを特徴としている。
【０１０９】
上記の発明によれば、ノイズ検知を良好に行うことができる半導体装置を実現することができるという効果を奏する。
【０１１０】
本発明の表示装置は、上記課題を解決するために、前記半導体装置を表示の駆動装置として備えていることを特徴としている。
【０１１１】
上記の発明によれば、ノイズ検知結果を表示の駆動に良好に用いることができる表示装置を実現することができるという効果を奏する。
【０１１２】
本発明の半導体装置は、上記課題を解決するために、表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置であって、前記各オペアンプと、前記各オペアンプの出力電圧のオフセットを記憶する記憶部と、該記憶部に記憶する前記オフセットを生成するオフセット生成部と、電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して前記オフセットの生成をトリガするオフセット生成制御部とを含むことを特徴としている。
【０１１３】
上記の発明によれば、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできる半導体装置を実現することができるという効果を奏する。
【０１１４】
本発明の表示装置は、上記課題を解決するために、表示パネルにそれぞれ個別に出力電圧を供給する複数のオペアンプを備えた半導体装置を含む表示装置であって、前記半導体装置は、前記各オペアンプと、前記各オペアンプの出力電圧のオフセットを記憶する記憶部と、該記憶部に記憶する前記オフセットを生成するオフセット生成部と、電源投入時および少なくとも１つの前記半導体装置の動作時に、前記オフセット生成部に対して前記オフセットの生成をトリガするオフセット生成制御部とを含んでいることを特徴としている。
【０１１５】
上記の発明によれば、小さな回路規模で信頼性の高いオフセット補正が行える駆動装置を用いた、高品位表示の表示装置を実現することができるという効果を奏する。
【発明の効果】
【０１１６】
本発明のオフセット補正装置は、以上のように、入力端子として非反転入力端子と反転入力端子とを少なくとも有するオペアンプを備え、前記オペアンプの出力から前記非反転入力端子および前記反転入力端子へのフィードバックをかけない状態で、前記非反転入力端子と前記反転入力端子とを短絡したときの前記オペアンプの出力電圧を、前記出力電圧が、差動入力がゼロのときの理想の前記出力電圧である基準値に対して正の値となるときには第１の論理値の、前記出力電圧が前記基準値に対して負の値となるときには第２の論理値の、２値の論理信号として記憶部に記憶し、前記記憶部に記憶された前記論理信号を用いて前記オペアンプの出力電圧の前記基準値に対するオフセットを補正する。
【０１１７】
以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【０１１８】
本発明の一実施形態について図１ないし図１５に基づいて説明すると以下の通りである。
【０１１９】
図１に、本発明の実施形態に係る第１のオフセット補正回路を備えたオペアンプ回路（オフセット補正装置）１の構成を示す。
【０１２０】
オペアンプ回路１は、オペアンプ１ａ、オフセット補正回路２、同相入力端子ＩＮ１、逆相入力端子ＩＮ２、および、出力端子ＯＵＴを備えている。なお、オペアンプ１ａの出力電圧のオフセットは、オペアンプ１ａの非反転入力端子と同相入力端子ＩＮ１との間に同相入力信号の入力オフセットを表す電源として挿入された電圧源Ｖｏｆｆで示されている。従って、図ではオペアンプ１ａ自体はオフセットの原因が除去されたものとして示されているが、実際はオペアンプ１ａの内部にオフセットの原因が含まれている。以下では「図上でのオペアンプ１ａ」と断ったときにのみ、電圧源Ｖｏｆｆが上述のように挿入されていることを意味するものとする。
【０１２１】
同相入力端子ＩＮ１はオペアンプ１ａの非反転入力端子に同相入力信号を入力するための端子であり、逆相入力端子ＩＮ２はオペアンプ１ａの反転入力端子に逆相入力信号を入力するための端子である。
【０１２２】
オペアンプ１ａにはオフセット調整入力端子ＯＲが設けられている。オペアンプ１ａの入力端子としては、少なくとも非反転入力端子と反転入力端子とが備えられていればよい。
【０１２３】
オフセット補正回路（オフセット生成部）２は、スイッチ素子Ｓ１・Ｓ２、ラッチ回路ＤＬ、制御回路２ａ、ラッチパルス入力端子ＣＫ、および、リセット信号入力端子ＲＥＳＥＴを備えている。
【０１２４】
スイッチ素子（第１のスイッチ素子）Ｓ１は、オペアンプ１ａの反転入力端子と非反転入力端子との間を短絡および開放する。図上でのオペアンプ１ａでは、スイッチ素子Ｓ１の非反転入力端子側の一端は、電圧源Ｖｏｆｆの同相入力端子ＩＮ１側の一端に接続されている。スイッチ素子（第２のスイッチ素子）Ｓ２は、オペアンプ１ａの反転入力端子と逆相入力端子ＩＮ２との間を短絡および開放する。なお、スイッチ素子Ｓ２はオペアンプ１ａの非反転入力端子と同相入力端子ＩＮ１との間を短絡および開放するように設けられていてもよい。すなわち、スイッチＳ２は、オペアンプ１ａの通常動作時の反転入力端子または非反転入力端子に対応する信号入力端子から開放可能なように設けられていればよい。
【０１２５】
ラッチ回路ＤＬは、オペアンプ１ａの出力電圧をラッチする論理回路であり、ダイナミックな回路ではなく、スタティックな回路で構成される。クロック端子ＣＫに後述するラッチパルスが入力されると、オペアンプ１ａの出力電圧を入力端子Ｄからラッチしてそれに応じた論理値を出力端子Ｑから出力する。この出力信号を第１のラッチ信号とする。出力電圧が基準値に対して正であるときは、すなわち出力電圧が基準値よりも高い場合には論理値“１”（第１の論理値）とし、出力電圧が基準値に対して負であるときは、すなわち出力電圧が基準値以下である場合には論理値“０”（第２の論理値）とする。この基準値は、オペアンプ１ａをコンパレータとして動作させ、かつ、差動入力をゼロとしたときの、オペアンプ１ａの理想の出力電圧である。便宜上、出力電圧が基準値に等しいときを論理値“０”としているが、これを正の論理値“１”に含めることも可能である。また、第１の論理値を“０”、第２の論理値を“１”としてもよい。ラッチ回路ＤＬはオフセット補正回路２のラッチ部を構成しているが、ラッチ部としてはラッチ回路を少なくとも１つ備えていればよい。
【０１２６】
制御回路２ａは、ラッチ回路ＤＬから出力された論理値を、アナログ電圧のオフセット補正用信号ｓ１に変換して、オペアンプ１ａのオフセット調整入力端子ＯＲに入力する。
【０１２７】
ラッチパルス入力端子ＣＣＫには、ラッチ回路ＤＬのラッチ動作を指示するラッチパルスが入力される。リセットパルス入力端子ＲＲＥＳＥＴには、ラッチ回路ＤＬおよび制御回路２ａを初期化するリセットパルスが入力される。リセットパルス入力端子ＲＲＥＳＥＴは、ラッチ回路ＤＬのリセット入力端子Ｒ、および、制御回路２ａのリセット入力端子ＲＥＳＥＴに接続されている。
【０１２８】
図１のオペアンプ回路１において、オフセット補正を行う場合、スイッチ素子Ｓ２を開いてスイッチ素子Ｓ１を閉じることにより、オペアンプ１ａの非反転入力端子と反転入力端子とは、オペアンプ１ａに出力から入力へのフィードバックをかけない状態で短絡される。これにより、オペアンプ１ａはコンパレータとして動作する。そして、上記短絡によりオペアンプ１ａの差動入力電圧はゼロとなるので、このときのオペアンプ１ａの出力電圧の基準値からのずれをオフセットとして導出することができる。オペアンプ１ａがコンパレータとして動作しているので、利得は非常に大きく、出力電圧が飽和した状態でオフセットを導出することが容易である。このことは、ラッチ回路ＤＬによりオペアンプ１ａの出力電圧をラッチするときに、オフセットが消滅する直前まで飽和した出力電圧をラッチすることができるという利点があり、出力電圧が飽和値から低下し始めた状態は、オフセット補正が完了する直前であることを示しているので、精度の高い２値化が可能である。
【０１２９】
また、リセットパルス入力端子ＲＲＥＳＥＴにリセットパルスを入力して、ラッチ回路ＤＬおよび制御回路２ａの初期化を行う。このとき、オペアンプ１ａが正のオフセット電圧を持っていれば、オペアンプ１ａの開ループ利得すなわちコンパレータとしての利得が十分大きい場合、オペアンプ１ａの出力電圧は、ほぼ、正の電源電圧近くまで上昇して飽和する。逆に、オペアンプ１ａが負のオフセット電圧を持っていれば、オペアンプ１ａの開ループ利得が十分大きい場合、オペアンプ１ａの出力電圧は、ほぼ、負の電源電圧近くまで下降して飽和する。
【０１３０】
この２種類の出力電圧を、２値の論理信号とみなして、“１”および“０”の論理値に対応させ、ラッチパルス入力端子ＣＣＫにラッチパルスを入力することで、ラッチ回路ＤＬにオペアンプ１ａの出力電圧に応じた論理値をラッチする。“１”および“０”の論理値がどのような値の出力電圧に対応しているのかは前述した通りである。ラッチ回路ＤＬのＱ出力が制御回路２ａに入力されると、制御回路２ａは、当該Ｑ出力が示す論理値に応じて、オペアンプ１ａの出力電圧のオフセットを減少させる方向に、オフセット補正用信号ｓ１を微調整する。オフセット補正用信号ｓ１がオフセット調整入力端子ＯＲに入力されたオペアンプ１ａは、これによりオフセットが補正された出力電圧を出力端子ＯＵＴに出力する。そして、ラッチパルス入力端子ＣＣＫへのラッチパルス入力と、オフセット補正用信号ｓ１の微調整を必要な回数繰り返すことで、オペアンプ１ａの出力電圧のオフセットをゼロに近づくように補正することができる。この間、上記論理信号の“１”および“０”の論理値が時系列的に制御回路２ａ内の複数ビットのラッチに１ビットずつ順次蓄積されていき、オフセット補正用信号ｓ１が徐々に変更されていく。オフセット補正回路２では、制御回路２ａが、２値の論理信号を記憶する記憶部を含んでいる。記憶部は、ラッチ回路ＤＬから複数回時系列で入力される第１ラッチ信号を順次ラッチして記憶し、順次ラッチ中を含めて複数ビットの第２ラッチ信号として出力する。制御回路２ａは、この第２ラッチ信号からオフセット補正用信号ｓ１を生成する。
【０１３１】
このように、オフセット補正回路２では、２値の論理信号は、各ビットが重み付けされて量子化された論理値からなるので、記憶した当該論理信号をアナログ信号に変換することにより、そのままオフセット補正を行うことができる。ここでは、オフセットが正の向きにあるときにラッチ回路ＤＬが論理値“１”を出力して、ラッチが何回目であるかに対応する重み付けでオフセットを負の向きに移動させるようにし、オフセットが負の向きにあるときにラッチ回路ＤＬが論理値“０”を出力して、上記重み付けでオフセットを正の向きに移動させるようにしている。この移動量は、ラッチの回数を重ねるにつれて小さくなっていく。
【０１３２】
オフセットの補正完了後、スイッチ素子Ｓ１を開いてスイッチ素子Ｓ２を閉じると、オペアンプ１ａは通常の動作状態となる。オフセット補正に用いた論理信号のデータは、ラッチ回路ＤＬ、または、制御回路２ａの内部の、図示されない記憶回路に論理データとして保存され、１回補正を完了した後は、その補正動作状態を維持し続ける。
【０１３３】
なお、オペアンプ１ａに出力から入力へのフィードバックをかけない結果、オペアンプ回路１がトランスコンダクタンスアンプとなる場合には、出力端子ＯＵＴを負荷に接続した状態とすることが好ましい。オペアンプ１ａの出力電圧にオフセットがある場合、そのオフセットは出力端子ＯＵＴから出力される電流の値のずれとして現れる。従って、オペアンプ１ａの出力電圧は後段に接続される負荷に流れる電流によって決定される。もし、オペアンプ１ａの出力電圧にオフセットが無い場合に出力段のＰＭＯＳトランジスタとＮＭＯＳトランジスタとに流れる電流が平衡するように設計されているならば負荷側に電流が流れず問題は起こらないが、それ以外の場合には負荷側に電流が流れようとするため、出力端子ＯＵＴを負荷に対して開放していると出力端子ＯＵＴに異常電圧が発生する。
【０１３４】
次に、図２に、本発明の実施形態に係る第２のオフセット補正回路を備えたオペアンプ回路（オフセット補正装置）１１の構成を示す。
【０１３５】
オペアンプ回路１１は、図１のオペアンプ回路１において、オフセット補正回路２がオフセット補正回路１２に置き換わったものである。オフセット補正回路（オフセット生成部）１２は、オフセット補正回路２において、ラッチ部を構成するラッチ回路ＤＬがラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のｎ個のラッチ回路に置き換わり、制御回路２ａがＤＡ変換回路１２ａに置き換わったものである。ｎ個のラッチ回路ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０は、記憶部を構成している。また、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０はスタティックな回路で構成される。ラッチパルスはラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれに設けられたラッチパルス入力端子ＣＣＫ（ｎ−１）〜ＣＣＫ０のそれぞれに個別に入力され、ラッチ動作を行うタイミングが独立に設定可能である。リセットパルスはラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれに設けられたリセット入力端子ＲＲＥＳＥＴに共通に入力される。ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０の各出力を第１ラッチ信号とし、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０の全出力からなる信号を第２ラッチ信号とする。ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれの出力は、オペアンプ１ａの出力電圧のラッチ動作を行うまでは、所定の論理値、例えば“０”に確定されている。
【０１３６】
さらに、オペアンプ１ａの出力端子と、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０の入力端子Ｄとの間に、スイッチＳ３が挿入されている。そして、スイッチＳ３とラッチ回路ＤＬ（ｎ−１）〜ＤＬ０の入力端子Ｄとの間と、電圧源Ｖｓとの間に、スイッチＳ４が挿入されている。電圧源Ｖｓは、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０が“１”と判定する正の電圧を供給する電源である。
【０１３７】
このように、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０によるオペアンプ１ａの出力電圧の各ラッチ動作の直前に、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０が論理値“１”の第１ラッチ信号を出力するような電圧をラッチ回路ＤＬ（ｎ−１）〜ＤＬ０に入力することにより、各ラッチ回路に正のオフセットが存在するものとして第１ラッチ信号を出力させることになるので、全てのラッチ回路ＤＬ（ｎ−１）〜ＤＬ０を確実に動作させて、オフセット補正を完了させることができる。
【０１３８】
このように、図２の構成では、最初に論理信号の論理値を仮に決定し、仮に決定した論理値の論理信号に応じたオフセットの補正を行って、その後の出力電圧に対する論理値の決定と、決定した論理値の論理信号に応じたオフセットの補正とを順次繰り返して、全体のオフセット補正を行うようにしている。
【０１３９】
最初に論理信号の論理値を仮に決定するので、仮に決定した論理値の論理信号に応じたオフセットを強制的に発生させることができる。そして、この発生させたオフセットに対するオフセット補正の結果に対する論理値の決定と、決定した論理値の論理信号に応じたオフセットの補正とを順次繰り返して行うので、オフセットをゼロに収束させるように徐々に小さくしてオフセット補正を行うことができる。
【０１４０】
ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０はｎビットのラッチ回路として動作し、それぞれラッチパルスが入力されると、オペアンプ１ａの出力電圧を入力端子Ｄからラッチして、当該出力電圧が正であれば“１”を、負であれば“０”を出力端子Ｑから出力する。ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０の出力信号Ｄｎ−１〜Ｄ０は、Ｄｎ−１を最上位ビット、Ｄ０を最下位ビットとしてバイナリに重み付けされた論理値である。出力信号Ｄｎ−１〜Ｄ０は、当該論理値からなる２値の論理信号としてＤＡ変換回路１２ａに入力される。
【０１４１】
このように、オフセット補正回路１２では、２値の論理信号は、各ビットが重み付けされて量子化された論理値からなる。
【０１４２】
ＤＡ変換回路（制御回路）１２ａは、デジタルの出力信号Ｄｎ−１〜Ｄ０をデジタル−アナログ変換してアナログ電圧のオフセット補正用信号ｓ２を発生し、オペアンプ１ａのオフセット調整入力端子ＯＲに入力する。オフセット補正用信号ｓ２は、“１”のビットに対してはそのビットの重み付けに対応してオフセットを負の方向に移動させ、“０”のビットに対してはオフセットを移動させないような電圧が、全ビット分加算された電圧となる。
【０１４３】
図２のオペアンプ回路１１において、オフセット補正を行う場合、スイッチ素子Ｓ２を開いてスイッチ素子Ｓ１を閉じることにより、オペアンプ１ａに出力から入力へのフィードバックをかけない状態で、オペアンプ１ａの非反転入力端子と反転入力端子とを短絡する。また、リセットパルス入力端子ＲＲＥＳＥＴからリセットパルスを入力して、ラッチＤＬ（ｎ−１）〜ＤＬ０の初期化を行って、出力信号Ｄｎ−１〜Ｄ０を全て“０”にリセットする。このとき、ＤＡ変換回路１２ａは、ｎビットの２進数“００…０”に対応するオフセット補正用信号ｓ２を出力し、オフセット調整入力端子ＯＲに与える。ここで、ＤＡ変換回路１２ａは、“００…０”の入力信号に対して、オペアンプ１ａの出力電圧が最も強い正のオフセットを持つように構成されているものとする。このとき、オペアンプ１ａの出力電圧は、正の電源電圧まで上昇して飽和する。
【０１４４】
次に、スイッチＳ３を開いてスイッチＳ４を閉じることにより、ラッチ回路ＤＬ（ｎ−１）の入力を“１”にした後、ラッチパルス入力端子ＣＣＫ（ｎ−１）にラッチパルスを入力し、ラッチ回路ＤＬ（ｎ−１）でラッチする。ＤＡ変換回路１２ａの入力信号は“１０…０”に変化する。ＤＡ変換回路１２ａの出力信号であるオフセット補正用信号ｓ２は、最上位ビットが１になったために、オペアンプ１ａの出力電圧のオフセットを最上位ビット相当分だけ負に移動させるように変化する。このとき、いまだオペアンプ１ａの出力電圧のオフセットが正の状態であれば、当該出力電圧は正の電源電圧まで上昇して飽和しており、オペアンプ１ａのオフセットが負に変化していれば、出力電圧は負の電源電圧まで下降して飽和する。
【０１４５】
次に、スイッチＳ４を開いてスイッチＳ３を閉じた後、ラッチパルス入力端子ＣＣＫ（ｎ−１）にラッチパルスを入力し、オペアンプ１ａの出力電圧をラッチ回路ＤＬ（ｎ−１）でラッチする。オペアンプ１ａの出力電圧が正に飽和していれば、ラッチ回路ＤＬ（ｎ−１）の出力信号Ｄｎ−１は“１”のままであり、オペアンプ１ａの出力電圧が負に飽和していれば、ラッチ回路ＤＬ（ｎ−１）の出力信号Ｄｎ−１は“０”となる。
【０１４６】
続いて、同様に、スイッチＳ３を開いてスイッチＳ４を閉じることにより、ラッチ回路ＤＬ（ｎ−２）の入力を“１”にした後、ラッチパルス入力端子ＣＣＫ（ｎ−２）にラッチパルスを入力し、ラッチ回路ＤＬ（ｎ−２）でラッチする。ＤＡ変換回路１２ａの入力信号は“１１…０”に変化する。ＤＡ変換回路１２ａの出力信号であるオフセット補正用信号ｓ２は、最上位から２ビット目が１になったために、オペアンプ１ａの出力電圧のオフセットをビット相当分だけ負に移動させるように変化する。このとき、いまだオペアンプ１ａの出力電圧のオフセットが正の状態であれば、当該出力電圧は正の電源電圧まで上昇して飽和しており、オペアンプ１ａのオフセットが負の状態に変化していれば、オペアンプ１ａの出力電圧は負の電源電圧まで下降して飽和する。
【０１４７】
次に、スイッチＳ４を開いてスイッチＳ３を閉じた後、ラッチパルス入力端子ＣＣＫ（ｎ−２）にラッチパルスを入力し、オペアンプ１ａの出力電圧をラッチ回路ＤＬ（ｎ−２）でラッチする。オペアンプ１ａの出力電圧が正に飽和していれば、ラッチ回路ＤＬ（ｎ−２）の出力信号Ｄｎ−２は“１”のままであり、オペアンプ１ａの出力電圧が負に飽和していれば、ラッチ回路ＤＬ（ｎ−２）の出力信号Ｄｎ−２は“０”となる。
【０１４８】
このようにして、各ラッチ回路では、まず、出力信号を“１”としてオフセット補正を行った結果、オペアンプ１ａの出力電圧が正の状態になるか負の状態になるかを確認し、正の状態になればビットを“１”に確定し、負の状態になればビットを“０”に確定する。
【０１４９】
以降、上位ビットから下位ビットに向けて、同様に順次ラッチ回路の保持データを決定していくことで、オペアンプ１ａの出力電圧のオフセットは、限りなく０の状態に近づいていく。
【０１５０】
最下位ビットＤ０の値が決定した後、スイッチ素子Ｓ１を開いてスイッチ素子Ｓ２を閉じると、オペアンプ１ａは通常の動作状態となる。オフセット補正のデータは、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０にｎビットのバイナリデータとして保存され、１回補正を完了した後は、その状態を維持し続ける。オフセット補正回路１２では、ラッチ回路ＤＬ（ｎ−１〜ＤＬ０が２値の論理信号を記憶する記憶回路となっている。
【０１５１】
このように、オペアンプ回路１１では、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０は時系列で１つずつラッチ動作を行う。ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０が１つずつオフセットのラッチを行うことにより、ラッチ回路それぞれに重み付けを行うことができ、オフセット補正を段階的に精度よく行うことができる。
【０１５２】
なお、上記の構成では、ＤＡ変換回路１２ａが“００…０”の入力信号に対して、オペアンプ１ａの出力電圧が最も強い正のオフセットを持つように構成されているものとしたが、これに限らず、ＤＡ変換回路１２ａが“００…０”の入力信号に対して、オペアンプ１ａの出力電圧が最も強い負のオフセットを持つように構成されていても構わない。この場合、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０のそれぞれは、オペアンプ１ａの出力電圧が負のオフセットを有している場合には“１”を出力してＤＡ変換回路１２ａが対応するビットに対してオフセットを正の方向に移動させる電圧を割り当てるとともに、オペアンプ１ａの出力電圧が正のオフセットを有している場合には“０”を出力してＤＡ変換回路１２ａが対応するビットに対してオフセットを移動させないような電圧を割り当てればよい。また、上記“１”と“０”とは互いに論理が区別されればよいので、相互に入れ替えが可能である。
【０１５３】
次に、図３に、本発明の実施形態に係る第３のオフセット補正回路を備えたオペアンプ回路（オフセット補正装置）２１の構成を示す。
【０１５４】
オペアンプ回路２１は、図２のオペアンプ回路１１において、オペアンプ１ａを用いたボルテージフォロワとして構成された回路であり、さらに、オフセット補正回路１２がオフセット補正回路２２に置き換わったものである。オフセット補正回路（オフセット生成部）２２は、オフセット補正回路１２において、ラッチ回路ＤＬ（ｎ−１）〜ＤＬ０がラッチ回路ＤＬＬ４〜ＤＬＬ０に置き換わり、ＤＡ変換回路１２ａがＤＡ変換回路２２ａに置き換わったものである。また、ラッチ回路ＤＤＬ４〜ＤＤＬ０はスタティックな回路で構成される。
【０１５５】
また、スイッチ素子Ｓ１のＯＮ／ＯＦＦを制御する信号を信号ＮＵＬＬ、スイッチ素子Ｓ２のＯＮ／ＯＦＦを制御する信号を信号ＮＵＬＬの反転信号である信号／ＮＵＬＬ（ヌルバー）とする。
【０１５６】
ラッチ回路ＤＤＬｋ（ｋ＝１，２，３，４）は、セット入力端子ＳＥＴｋにセット信号が入力されると、出力データＤｋとしてＨｉｇｈレベルの電圧（論理値“１”）を、出力データ／Ｄｋ（Ｄｋバー）としてＬｏｗレベルの電圧（論理値“０”）を出力する。また、ラッチ回路ＤＤＬｋは、リセット入力端子ＲＳＴｋにリセット信号が入力されると、オペアンプ１ａの出力電圧をラッチし、その電圧を“１”か“０”かの論理値と見なして“１”の場合はＨｉｇｈレベルの電圧を、“０”の場合はＬｏｗレベルの電圧を、それぞれ出力データＤｋとして出力する。また、同時に、出力データＤｋの論理値を反転させた論理値を出力データ／Ｄｋ（Ｄｋバー）として出力する。また、ラッチ回路ＤＤＬｋは、ラッチ回路ＤＤＬｋの全てに共通のリセット入力端子ＲＳＴＡＬＬからリセット信号が入力されると、一斉に、出力データＤｋとしてＬｏｗレベルの電圧を、出力データ／Ｄｋ（Ｄｋバー）としてＨｉｇｈレベルの電圧を出力する。ラッチ回路ＤＤＬｋに一旦、セット信号が入力されると、リセット入力端子ＲＳＴｋあるいはリセット入力端子ＲＳＴＡＬＬからリセット信号が入力されるまで、出力データＤｋはＨｉｇｈレベルの電圧を、出力データ／Ｄｋ（Ｄｋバー）はＬｏｗレベルの電圧を保持する。また、リセット入力端子ＲＳＴＡＬＬからラッチ回路ＤＤＬｋに一旦、リセット信号が入力されると、セット信号が入力されるまで、出力データＤｋはＬｏｗレベルの電圧を、出力データ／Ｄｋ（Ｄｋバー）はＨｉｇｈレベルの電圧を保持する。
【０１５７】
ＤＡ変換回路（制御回路）２２ａは、ラッチ回路ＤＤＬ３〜ＤＤＬ０から入力される出力データＤ３〜Ｄ０および出力データ／Ｄ３〜／Ｄ０に基づいて、オペアンプ１ａのオフセット調整入力端子ＯＲに入力するオフセット補正用信号ＶＣＡＬのアナログ電圧レベルを選択して出力するＤＡ変換回路である。ラッチ回路ＤＤＬ３〜ＤＤＬ０の出力データＤ３〜Ｄ０の４ビットでは１６通りのアナログ電圧レベルを表すことができるので、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ０〜ＶＣＡＬ１５が用意されている。ここでは、ＶＣＡＬ０、ＶＣＡＬ１、…、ＶＣＡＬ１５の順序で電圧レベルが大きいものとする。また、出力データＤ３が最上位ビットで、出力データＤ２、出力データＤ１の順に下位ビットとなり、出力データＤ０が最下位ビットであるとする。
【０１５８】
ＤＡ変換回路２２ａはツリー状に配置された多数のスイッチ素子を備えており、これらのスイッチ素子は、出力データＤ３〜Ｄ０および出力データ／Ｄ３〜／Ｄ０により、当該出力データに対応した電圧ＶＣＡＬ０〜ＶＣＡＬ１５のいずれか一つがオフセット調整入力端子ＯＲに入力されるような経路を構成するようにＯＮ／ＯＦＦされる。各スイッチ素子は入力される出力データがＨｉｇｈレベルの電圧であるときにＯＮ状態となり、Ｌｏｗレベルの電圧であるときにＯＦＦ状態となる。そして、出力データＤ３〜Ｄ０の４ビットで表される２進数が大きい順に、ＶＣＡＬ０、ＶＣＡＬ１、…、ＶＣＡＬ１５の順でオフセット補正用信号ＶＣＡＬがオフセット調整入力端子ＯＲに入力される。ＶＣＡＬ０、ＶＣＡＬ１、…、ＶＣＡＬ１５の順で、オフセットを正の方向に移動させる作用が強い。
【０１５９】
図４に、図３のオペアンプ回路２１の動作をタイミングチャートで示す。オペアンプ回路２１は、図２のオペアンプ回路１２において１ビットの値を決定するのに２度ラッチパルスＣＣＫを入力する代わりに、セット信号とリセット信号とを分けて別々に１回ずつパルスを入力する点を除けば、同じ動作を行う。つまり、オペアンプ回路２１においては、ラッチ回路ＤＤＬｋでラッチされる論理信号は、セット入力端子ＳＥＴｋおよびリセット端子ＲＳＴＡＬＬが備えられていることにより、オペアンプ１ａの出力電圧とは独立に設定可能である。
【０１６０】
図４に示すように、まず、信号ＮＵＬＬをＨｉｇｈレベルの電圧、信号／ＮＵＬＬをＬｏｗレベルの電圧とすることにより、スイッチ素子Ｓ１を閉じてスイッチ素子Ｓ２を開く。これにより、オペアンプ１ａに出力から入力へのフィードバックをかけない状態で、オペアンプ１ａの非反転入力端子と反転入力端子とを短絡する。そして、ラッチ回路ＤＤＬ３〜ＤＤＬ０にリセット入力端子ＲＳＴＡＬＬからリセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０をＬｏｗレベルの電圧、出力データ／Ｄ３〜／Ｄ０をＨｉｇｈレベルの電圧とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ０を選択する。電圧ＶＣＡＬ０でオペアンプ１ａの出力電圧のオフセットを補正すると、図４に「オペアンプのオフセットの状態例」で示したように、出力電圧には正の向きに最も強いオフセットが表われる。このとき、出力電圧は図４に「ＯＵＴ出力の状態例」で示したように、正の向きに飽和する。
【０１６１】
続いて、ラッチ回路ＤＤＬ３にセット入力端子ＳＥＴ３からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１０００”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ８が選択される。電圧ＶＣＡＬ８がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように正の向きであって、出力電圧は「ＯＵＴ出力の状態例」に示すように依然飽和しているが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ３にリセット入力端子ＲＳＴ３からリセット信号としてＨｉｇｈレベルの電圧を入力することにより、ラッチ回路ＤＤＬ３でオペアンプ１ａの出力電圧をラッチする。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が正の向きに飽和していれば、ラッチ回路ＤＤＬ３の出力データＤ３は“１”となるので、出力データＤ３（Ｂｉｔ３）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０００”に対応する電圧ＶＣＡＬ８のオフセット補正用信号ＶＣＡＬで補正された値のままである。
【０１６２】
なお、ラッチ回路ＤＤＬ３にリセット入力端子ＲＳＴ３からリセット信号としてＨｉｇｈレベルの電圧を入力したときに、出力電圧が負の向きに飽和していれば、ラッチ回路ＤＤＬ３の出力データＤ３は“０”となるので、出力データＤ３（Ｂｉｔ３）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“００００”に対応する電圧ＶＣＡＬ０のオフセット補正用信号ＶＣＡＬで補正された値に戻る。
【０１６３】
次に、ラッチ回路ＤＤＬ２にセット入力端子ＳＥＴ２からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１１００”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ１２が選択される。電圧ＶＣＡＬ１２がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように負の向きとなって、出力電圧は「ＯＵＴ出力の状態例」に示すように負の向きに飽和するが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ２にリセット入力端子ＲＳＴ２からリセット信号としてＨｉｇｈレベルの電圧を入力することにより、ラッチ回路ＤＤＬ２でオペアンプ１ａの出力電圧をラッチする。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が負の向きに飽和していれば、ラッチ回路ＤＤＬ２の出力データＤ２は“０”となるので、出力データＤ２（Ｂｉｔ２）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、 “１０００”に対応する電圧ＶＣＡＬ８のオフセット補正用信号ＶＣＡＬで補正された値に戻る。
【０１６４】
なお、ラッチ回路ＤＤＬ２にリセット入力端子ＲＳＴ２からリセット信号としてＨｉｇｈレベルの電圧を入力することにより、ラッチ回路ＤＤＬ２でオペアンプ１ａの出力電圧をラッチしたときに、出力電圧が正の向きに飽和していれば、ラッチ回路ＤＤＬ２の出力データＤ２は“１”となるので、出力データＤ２（Ｂｉｔ２）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１１００”に対応する電圧ＶＣＡＬ１２のオフセット補正用信号ＶＣＡＬで補正された値のままとなる。
【０１６５】
次に、ラッチ回路ＤＤＬ１にセット入力端子ＳＥＴ１からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１０１０”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ１０が選択される。電圧ＶＣＡＬ１０がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように僅かに正の向きであって（図ではほとんどゼロであるが、僅かに正の向きにあるものとする。）、出力電圧は「ＯＵＴ出力の状態例」に示すように飽和から脱出して線形変化する領域にまで低下しているが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ１にリセット入力端子ＲＳＴ１からリセット信号としてＨｉｇｈレベルの電圧を入力することにより、ラッチ回路ＤＤＬ１でオペアンプ１ａの出力電圧をラッチする。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が正の向きにあれば、ラッチ回路ＤＤＬ１の出力データＤ１は“１”となるので、出力データＤ１（Ｂｉｔ１）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０１０”に対応する電圧ＶＣＡＬ１０のオフセット補正用信号ＶＣＡＬで補正された値のままである。
【０１６６】
なお、ラッチ回路ＤＤＬ１にリセット入力端子ＲＳＴ１からリセット信号としてＨｉｇｈレベルの電圧を入力することにより、ラッチ回路ＤＤＬ１でオペアンプ１ａの出力電圧をラッチしたときに、出力電圧が負の向きにあれば、ラッチ回路ＤＤＬ１の出力データＤ１は“０”となるので、出力データＤ１（Ｂｉｔ１）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０００”に対応する電圧ＶＣＡＬ８のオフセット補正用信号ＶＣＡＬで補正された値に戻る。
【０１６７】
次に、ラッチ回路ＤＤＬ０にセット入力端子ＳＥＴ０からセット信号としてＨｉｇｈレベルの電圧を入力することにより、出力データＤ３〜Ｄ０で表される４ビットを“１０１１”とする。これにより、オフセット補正用信号ＶＣＡＬとして電圧ＶＣＡＬ１１が選択される。電圧ＶＣＡＬ１１がオフセット調整入力端子ＯＲに入力されると、オペアンプ１ａの出力電圧のオフセットは負の向きに移動する。この場合に出力電圧に残っているオフセットは図４の「オペアンプのオフセットの状態例」で示されているように負の向きとなって、出力電圧は「ＯＵＴ出力の状態例」に示すように負の向きに飽和するが、このオフセットが正負いずれの向きに残っているかを確認するため、次いで、ラッチ回路ＤＤＬ０にリセット入力端子ＲＳＴ０からリセット信号としてＨｉｇｈレベルの電圧を入力することにより、ラッチ回路ＤＤＬ０でオペアンプ１ａの出力電圧をラッチする。このとき、図４の「ＯＵＴ出力の状態例」に示すように出力電圧が負の向きに飽和していれば、ラッチ回路ＤＤＬ０の出力データＤ０は“０”となるので、出力データＤ０（Ｂｉｔ０）を“０”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０１０”に対応する電圧ＶＣＡＬ１０のオフセット補正用信号ＶＣＡＬで補正された値に戻る。
【０１６８】
なお、ラッチ回路ＤＤＬ０にリセット入力端子ＲＳＴ０からリセット信号としてオペアンプ１ａの出力電圧を入力したときに、出力電圧が正の向きに飽和していれば、ラッチ回路ＤＤＬ０の出力データＤ０は“１”となるので、出力データＤ０（Ｂｉｔ０）を“１”に決定して保持する。このとき、オペアンプ１ａの出力電圧は、“１０１１”に対応する電圧ＶＣＡＬ１１のオフセット補正用信号ＶＣＡＬで補正された値のままとなる。
【０１６９】
以上のようにして、４ビットの論理信号が決定される。なお、上述の方法では、ラッチ回路ＤＤＬｋがオペアンプ１ａの出力電圧をリセット入力端子ＲＳＴｋからラッチしたときに、各ビットが“１”であるか“０”であるかの判定は、オペアンプ１ａの出力電圧から各ビットの重み付けに対応する補正分の電圧を差し引いた残りが正であるか負であるかによって行っている。従って、補正分の電圧を差し引いた残りが必ずしも正または負の向きに飽和している必要はない。ただし、オペアンプ１ａの開ループ利得が非常に大きい場合は、出力電圧が入力差動電圧に対して線形変化する領域は非常に狭くなるため、出力電圧は一般に飽和しやすい。なお、２値の論理信号が、重み付けされたオフセット補正量で量子化された論理値からなることは、オフセット補正回路１２の場合と同じである。
【０１７０】
ラッチ回路ＤＤＬ３〜ＤＤＬ０に記憶された出力データＤ３〜Ｄ０および出力データ／Ｄ３〜／Ｄ０はその後記憶されたままであり、スイッチ素子Ｓ１を開いてスイッチ素子Ｓ２を閉じることで、オペアンプ回路２１は、オフセット補正がなされた状態でボルテージフォロワとして動作する。
【０１７１】
なお、図３のオフセット補正回路２２から、セット入力端子ＳＥＴｋとそのための回路素子とを削除し、図２のオフセット補正回路１２と同一の動作をさせることも可能である。また、図３においては、４ビットの補正データを決定して記憶する場合を示したが、ビット数を変更することが容易であることはいうまでもない。
【０１７２】
また、オフセット補正回路２２では、ラッチ回路ＤＤＬ３〜ＤＤＬ０が２値の論理信号を記憶する記憶回路となっているが、これに限らず、記憶回路は、ＤＡ変換回路２２ａにあってもよいし、ラッチ回路ＤＤＬ３〜ＤＤＬ０とＤＡ変換回路２２ａとの両方にあってもよい。つまり、ラッチ回路ＤＤＬ３〜ＤＤＬ０とＤＡ変換回路２２ａとの全体で構成される回路の一部であればよい。
【０１７３】
次に、図５に、本実施形態で使用する、オフセット調整機能付きのオペアンプの一例を示す。図５に示すオペアンプは、図１ないし図３に示したオペアンプ１ａとして用いることのできるものであり、フォールディッドカスコードオペアンプと呼ばれる周知の構成のオペアンプである。なお、このオペアンプの回路構成およびオフセット調整入力の構成は、一般的なものの一例に過ぎず、本発明への適用範囲は図５の回路に限られない。
【０１７４】
ＮＭＯＳトランジスタＴ１・Ｔ２が差動対トランジスタをなし、ＮＭＯＳトランジスタＴ１のゲートが同相入力端子ＩＮ１（すなわち非反転入力端子）となり、ＮＭＯＳトランジスタＴ２のゲートが逆相入力端子ＩＮ２（すなわち反転入力端子）となる。ＮＭＯＳトランジスタＴ１・Ｔ２のソースとＧＮＤとの間にはＮＭＯＳトランジスタＴ３・Ｔ４が直列に接続されている。ＮＭＯＳトランジスタＴ３のゲートには電圧ＶＢＮ１が入力され、ＮＭＯＳトランジスタＴ４のゲートには電圧ＶＢＮ２が入力される。
【０１７５】
ＮＭＯＳトランジスタＴ１のドレインはＰＭＯＳトランジスタＴ５のドレインに接続されており、ＮＭＯＳトランジスタＴ２のドレインはＰＭＯＳトランジスタＴ６のドレインに接続されている。ＰＭＯＳトランジスタＴ５・Ｔ６のソースは電源ＶＣＣに接続されている。ＰＭＯＳトランジスタＴ５のゲートには電圧ＶＢＰ３が入力され、ＰＭＯＳトランジスタＴ６のゲートはオフセット調整入力端子ＯＲとなっている。
【０１７６】
ＰＭＯトランジスタＴ５・Ｔ６のドレインとＧＮＤとの間には、ＰＭＯＳトランジスタＴ７・Ｔ８の対、ＰＭＯＳトランジスタＴ９とＮＭＯＳトランジスタＴ１１との並列回路およびＰＭＯＳトランジスタＴ１０とＮＭＯＳトランジスタＴ１２との並列回路の対、および、ＮＭＯＳトランジスタＴ１３・Ｔ１４の対からなるカレントミラー回路がこの順に接続されている。
【０１７７】
ＰＭＯＳトランジスタＴ７のソースはＰＭＯＳトランジスタＴ５のドレインに接続されており、ＰＭＯＳトランジスタＴ８のソースはＰＭＯＳトランジスタＴ６のドレインに接続されている。ＰＭＯＳトランジスタＴ７・Ｔ８のゲートには電圧ＶＢＰ４が入力される。ＰＭＯＳトランジスタＴ９のソースおよびＮＭＯＳトランジスタＴ１１のドレインは、ＰＭＯＳトランジスタＴ７のドレインに接続されており、ＰＭＯＳトランジスタＴ１０のソースおよびＮＭＯＳトランジスタＴ１２のドレインは、ＰＭＯＳトランジスタＴ８のドレインと点Ａで接続されている。ＰＭＯＳトランジスタＴ９・Ｔ１０のゲートには電圧ＶＢＰ０が入力され、ＮＭＯＳトランジスタＴ１１・Ｔ１２のゲートには電圧ＶＢＮ０が入力される。ＮＭＯＳトランジスタＴ１３のドレインは、ＰＭＯＳトランジスタＴ９のドレインおよびＮＭＯＳトランジスタＴ１１のソースに接続されており、ＮＭＯＳトランジスタＴ１４のドレインは、ＰＭＯＳトランジスタＴ１０のドレインおよびＮＭＯＳトランジスタＴ１２のソースと点Ｂで接続されている。ＮＭＯＳトランジスタＴ１３のゲートとＮＭＯＳトランジスタＴ１４のゲートとは互いに接続されており、さらにＮＭＯＳトランジスタＴ１３のドレインに接続されている。ＮＭＯＳトランジスタＴ１３・Ｔ１４のソースはＧＮＤに接続されている。
【０１７８】
また、このオペアンプの出力段はＰＭＯＳトランジスタＴ１５とＮＭＯＳトランジスタＴ１６とが電源ＶＣＣとＧＮＤとの間に直列に接続されたものである。ＰＭＯＳトランジスタＴ１５のゲートは点Ａに接続されており、ＮＭＯＳトランジスタＴ１６のゲートは点Ｂに接続されている。ＰＭＯＳトランジスタＴ１５のソースは電源ＶＣＣに接続されており、ＮＭＯＳトランジスタＴ１６のソースはＧＮＤに接続されている。ＰＭＯＳトランジスタＴ１５のドレインとＮＭＯＳトランジスタＴ１６のドレインとは互いに接続されており、この点はオペアンプの出力端子ＯＵＴとなっている。
【０１７９】
また、このオペアンプには、点Ａと点Ｂとの間に、発振を防止するための位相補償容量Ｃが、点Ａと出力端子ＯＵＴとの間と、点Ｂと出力端子ＯＵＴとの間との２箇所に接続されている。そして、点Ａと出力端子ＯＵＴとの間の位相補償容量Ｃと点Ａとの間には、スイッチ素子Ｓ３が挿入されており、点Ｂと出力端子ＯＵＴとの間の位相補償容量Ｃと点Ｂとの間には、スイッチ素子Ｓ４が挿入されている。
【０１８０】
これらのスイッチ素子Ｓ３・Ｓ４は、図１から図３で説明したオフセット補正の動作中に、位相補償容量Ｃをオペアンプから開放するように操作される。位相補償容量Ｃが開放されることで、オペアンプの高周波特性が改善され、スルーレートが向上するため、オフセット調整入力の入力信号に対する出力電圧の応答が速くなり、より短時間でオフセット補正のタイミングチャートを処理することができるようになる。この応答の高速化は、図２または図３において、オフセットの残り電圧が小さくなる下位ビットの補正の場合に、特に大きな効果が得られる。
【０１８１】
以上に述べたように、本実施形態に係るオフセット補正回路２・１２・２２によれば、オペアンプ１ａの出力電圧のオフセットを２値の論理信号に変換して記憶し、記憶された論理信号を用いて出力電圧のオフセットを補正するので、アナログ電圧を記憶するときのような大きな容量や頻繁なリフレッシュを必要としない。また、個々のオフセットに対応したオフセット補正を行うことができるので、オフセットのランダムばらつきを低減することができ、ことさらに大きな素子サイズでの設計や、ＬＳＩのマスクレイアウト設計上の特別な配慮を必要とせず、チップサイズの低減・低コスト化が可能となる。
【０１８２】
以上により、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできるオフセット補正回路を実現することができる。
【０１８３】
次に、前記オフセット補正を所望のタイミングで繰り返すための構成について説明する。
【０１８４】
図６に、図３のオフセット補正回路２２によるオフセット補正を繰り返すための構成例を示す。図６では、オフセット補正回路２２に、オフセットデータ収集制御回路（オフセット生成制御部）３１が備えられていることを示している。また、オフセットデータ収集制御回路３１が備えられていることに合わせて、周期発生回路４１の付加、電源投入検知回路４２の付加、ノイズ検知回路４３の付加、および、外部信号４４の入力の、いずれか１つまたは複数が行われている。
【０１８５】
周期発生回路４１、電源投入検知回路４２、および、ノイズ検知回路４３は、オペアンプ１ａの出力電圧のオフセット補正を行うタイミングを示すトリガ信号を発生するトリガ信号発生手段として機能する。トリガ信号発生手段が発生するトリガ信号によって、オフセット補正を所望のタイミングで行うことができる。
【０１８６】
周期発生回路４１、電源投入検知回路４２、および、ノイズ検知回路４３は、オフセット補正を行うタイミングを指示するトリガ信号としてのオフセット補正指示信号をオフセットデータ収集制御回路３１のＳＴＡＲＴ端子に入力する。また、外部信号４４も、オフセット補正指示信号としてオフセットデータ収集制御回路３１のＳＴＡＲＴ端子に入力される。オフセットデータ収集制御回路３１は、ＳＴＡＲＴ端子に入力されたオフセット補正指示信号により、オフセット補正を行うべき指示が行われたと認識すると、オフセット補正回路２２にオフセットデータを収集させてオフセット補正を行わせるべく、ＮＵＬＬ、／ＮＵＬＬ、ＲＳＴＡＬＬ、ＲＳＴ０、ＳＥＴ０、ＲＳＴ１、ＳＥＴ１、ＲＳＴ２、ＳＥＴ２、ＲＳＴ３、および、ＳＥＴ３の各信号を生成してオフセット補正回路２２に供給して、オフセットの生成をトリガする。
【０１８７】
これらのトリガ信号発生手段は、オペアンプ１ａの出力電圧のオフセット補正が完了すると初期化されることが好ましい。これにより、オフセット補正が完了した後のオペアンプ１ａの通常動作時にむやみにオフセット補正が繰り返されることを避けることができ、オフセット補正の動作を必要最小限に抑えることができる。
【０１８８】
周期発生回路（周期発生装置）４１は、オフセット補正指示信号として周期信号を生成して出力し、オフセットデータ収集制御回路３１に、周期的にオフセット補正を指示するものである。周期発生回路４１を用いることにより、オフセット補正回路２１は周期的にオフセットデータを収集することができるので、外部環境が変動することにより、収集したオフセットデータが変化してしまったり、オペアンプ１ａのオフセット値そのものが変化してしまったりしても、再度オフセットデータを収集することで適切なオフセットデータを記憶し続けることができる。なお、オフセットデータの収集時にオペアンプ１ａの補正動作により表示の乱れが発生する問題がある場合には、オフセット補正指示信号の周期を長くするとよい。
【０１８９】
電源投入検知回路（電源投入検知装置）４２は、表示装置の電源電圧が立ち上がったことを検知し、電源電圧が立ち上がったことを示すオフセット補正指示信号を生成して、オフセットデータ収集制御回路３１に入力するものである。電源がオフである期間には、一般に、収集したオフセットデータはラッチ回路ＤＤＬｋから揮発しているので、電源投入検知回路４２を用いて電源投入時にオフセットデータを収集するようにすると、オフセット補正を行うタイミングが適切なものとなる。また、電源投入時にオフセットデータを収集するので、表示の初期設定期間でオフセット補正を行うこととなり、表示に影響を与えずに済む。
【０１９０】
ノイズ検知回路（ノイズ検知装置）４３は、ラッチ回路ＤＤＬｋにラッチされているオフセットデータにとって外乱となるようなノイズを検知し、ノイズを検知したことを示すオフセット補正指示信号を生成して、オフセットデータ収集制御回路３１に入力するものである。オフセットデータが乱されるとオペアンプ１ａのオフセット補正が適正なものとならなくなってオフセットが発生するため、ノイズ検知回路４３を用いてノイズ検知時にオフセットデータを収集するようにすると、常に適切なオフセットデータを記憶することができ、従って、常に適切な表示を保つことができる。
【０１９１】
外部信号４４は、外部から入力される任意の信号であり、例えば表示装置のリセット信号、垂直同期信号、水平同期信号、帰線期間を示す信号、データ転送信号などからなる。外部信号４４に基づいてオフセットデータの収集を行うようにすれば、そのタイミングを任意に制御することができる。特に、表示装置をリセットする場合には、全ての回路を初期化する必要があるため、リセット信号を利用してリセット時にオフセットデータを収集するようにすると都合がよい。また、垂直同期信号や帰線期間を示す信号を用いれば、１フレーム毎もしくは数フレーム毎といったように周期的にオフセットデータを収集することができるので、外部環境の変動によるオフセットデータやオフセットの変化に対応させることができる。特に、帰線期間内でオフセットデータの収集を行うようにすれば、オフセット補正動作が表示に影響を与えずに済む。
【０１９２】
次に、電源投入検知回路４２およびノイズ検知回路４３の具体的な構成例について説明する。
【０１９３】
図７（ａ）〜（ｃ）に、電源投入検知回路４２の第１の構成例を示す。
【０１９４】
図７（ａ）は電源投入検知回路４２のうちパワーオンリセット信号ＰＯＲの生成回路の部分の構成を示している。この回路は、定電流源Ｉ１、コンデンサＣ１、ＭＯＳトランジスタＴｒ２１、および、抵抗Ｒ０を備えている。ＭＯＳトランジスタＴｒ２１はｐチャネル型である。定電流源Ｉ１とコンデンサＣ１とは、表示装置の電源ＶＬＳとＧＮＤとの間で定電流源Ｉ１がコンデンサＣ１に電流を流し込むように構成されている。コンデンサＣ１の電源ＶＬＳ側の端子はＭＯＳトランジスタＴｒ２１のゲートに接続されている。ＭＯＳトランジスタＴｒ２１のソースは電源ＶＬＳに、ドレインは抵抗Ｒ０の一端に、それぞれ接続されている。抵抗Ｒ０の他端はＧＮＤに接続されている。ＭＯＳトランジスタＴｒ２１と抵抗Ｒ０との接続点はパワーオンリセット信号ＰＯＲの出力端子となっている。
【０１９５】
図７（ｂ）に示すように、生成されたパワーオンリセット信号ＰＯＲは、インバータ５１に入力されて信号ＮＰＯＲとなる。該信号ＮＰＯＲはインバータ５２に入力されて信号ＮＲＡＭ＿ＲＳＴＤとなる。
【０１９６】
図７（ｃ）に示すように、信号ＮＲＡＭ＿ＲＳＴＤはインバータ５３を介してＤラッチ回路Ｌ１のクロック端子ＣＬＫに入力される。Ｄラッチ回路Ｌ１のＤ端子はＨｉｇｈの論理に相当する電圧を出力する電源に接続されている。Ｄラッチ回路Ｌ１のＱ端子からの出力信号は、インバータ５４・５５を順に経て信号ＡＣＬとなる。また、Ｄラッチ回路Ｌ１は、負論理のリセット信号ＮＡＣＬでリセットされる。リセット信号ＮＡＣＬはオフセットデータ収集制御回路３１により生成される。信号ＡＣＬは、オフセット補正指示信号として、オフセットデータ収集制御回路３１のＳＴＡＲＴ端子に入力される。
【０１９７】
図８（ａ）に、電源投入が行われてからの、電源ＶＬＳの電源電圧、コンデンサＣ１の電源ＶＬＳ側端子であるとともにＭＯＳトランジスタＴｒ２１のゲートである点Ａ１の電圧、パワーオンリセット信号ＰＯＲの電圧、および、信号ＮＰＯＲの電圧の変化を示す。また、図８（ｂ）に、信号ＮＲＡＭ＿ＲＳＴＤ、リセット信号ＮＡＣＬ、および、信号ＡＣＬのタイミングチャートを示す。
【０１９８】
図８（ａ）において、初期状態ではＭＯＳトランジスタＴｒ２１がＯＮ状態であり、電源ＶＬＳの電圧が次第に上昇していくとともに、定電流源Ｉ１によりコンデンサＣ１が次第に充電されていき、点ＡすなわちＭＯＳトランジスタＴｒ２１のゲートの電圧が上昇していく（ゲート・ソース間電圧が低下していく）とともにパワーオンリセット信号ＰＯＲの電圧も上昇していく。電源ＶＬＳの電圧が立ち上がるとともにパワーオンリセット信号の電圧がＨｉｇｈレベルに飽和した後、ＭＯＳトランジスタＴｒ２１があるゲート電圧でＯＦＦ状態になり、パワーオンリセット信号ＰＯＲがＧＮＤ電位（Ｌｏｗレベル）へと変化する。このとき、それまでＧＮＤ電位（Ｌｏｗレベル）であった信号ＮＰＯＲはＨｉｇｈレベルへと変化する。また、点Ａ１の電圧は、電源ＶＬＳの電圧で規制される値で飽和する。
【０１９９】
図８（ｂ）において、電源投入前には各信号は論理が不定の状態にある。電源投入により、信号ＮＰＯＲがＬｏｗレベルからＨｉｇｈへと変化すると、信号ＮＲＡＭ＿ＲＳＴＤはＨｉｇｈレベルからＬｏｗレベルへと変化し、このレベル変化に合わせてクロック端子ＣＬＫにＨｉｇｈレベルが入力される。また、リセット信号ＮＡＣＬはＨｉｇｈレベルとして立ち上がり、リセットは解除された状態にある。これにより、Ｄラッチ回路Ｌ１のＱ端子からは、信号ＮＲＡＭ＿ＲＳＴＤのＬｏｗレベル期間にＤ端子に入力される信号が出力され、信号ＡＣＬはＨｉｇｈレベルとなる。信号ＡＣＬのＨｉｇｈレベル期間は、オフセットデータ収集期間となる。オフセット補正回路２２によるオフセット補正が完了すると、オフセットデータ収集制御回路３１は、リセット信号ＮＡＣＬをＬｏｗレベルとする。これにより、Ｄラッチ回路Ｌ１はリセットされ、信号ＡＣＬはＬｏｗレベルになる。
【０２００】
図９（ａ）〜（ｃ）に、電源投入検知回路４２の第２の構成例を示す。
【０２０１】
図９（ａ）は電源投入検知回路４２のうちパワーオンリセット信号ＰＯＲの生成回路の部分の構成を示している。この回路は、抵抗Ｒ１・Ｒ２・Ｒ３、および、ＭＯＳトランジスタＴｒ３１〜Ｔｒ３５を備えている。ＭＯＳトランジスタＴｒ３１〜Ｔｒ３３はｐチャネル型であり、ＭＯＳトランジスタＴｒ３４・Ｔｒ３５はｎチャネル型である。
【０２０２】
抵抗Ｒ１と抵抗Ｒ２とは、電源ＶＬＳとＧＮＤとの間で、抵抗Ｒ１が電源ＶＬＳ側となるように互いに直列に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続点はＭＯＳトランジスタＴｒ３１のゲートに接続されている、ＭＯＳトランジスタＴｒ３１のソースは電源ＶＬＳに、ドレインはＭＯＳトランジスタＴｒ３４のドレインに、それぞれ接続されている。
【０２０３】
ＭＯＳトランジスタＴｒ３３のソースは電源ＶＬＳに、ドレインは抵抗Ｒ３の一端に、それぞれ接続されている。ＭＯＳトランジスタＴｒ３３のゲートは自身のドレインに接続されている。抵抗Ｒ３の他端はＧＮＤに接続されている。ＭＯＳトランジスタＴｒ３３と抵抗Ｒ３との接続点は、ＭＯＳトランジスタＴｒ３２のゲートに接続されている。ＭＯＳトランジスタＴｒ３２のソースは電源ＶＬＳに、ドレインはＭＯＳトランジスタＴｒ３５のドレインに、それぞれ接続されている。
【０２０４】
ＭＯＳトランジスタＴｒ３４のゲートとＭＯＳトランジスタＴｒ３５のゲートとは互いに接続されており、これらのゲートはＭＯＳトランジスタＴｒ３４のドレインに接続されている。ＭＯＳトランジスタＴｒ３４のソースとＭＯＳトランジスタＴｒ３５のソースとは、ＧＮＤに接続されている。ＭＯＳトランジスタＴｒ３４とＭＯＳトランジスタＴｒ３５とはカレントミラー回路を構成している。
【０２０５】
ＭＯＳトランジスタＴｒ３２のドレインは、パワーオンリセット信号の出力端子となっている。
【０２０６】
図９（ｂ）に示すように、生成されたパワーオンリセット信号ＰＯＲは、インバータ６１に入力されて信号ＮＰＯＲとなる。該信号ＮＰＯＲはインバータ６２に入力されて信号ＮＲＡＭ＿ＲＳＴＤとなる。
【０２０７】
図９（ｃ）に示すように、信号ＮＲＡＭ＿ＲＳＴＤはインバータ６３を介してＤラッチ回路Ｌ２のクロック端子ＣＬＫに入力される。Ｄラッチ回路Ｌ２のＤ端子はＨｉｇｈの論理に相当する電圧を出力する電源に接続されている。Ｄラッチ回路Ｌ２のＱ端子からの出力信号は、インバータ６４・６５を順に経て信号ＡＣＬとなる。また、Ｄラッチ回路Ｌ２は、負論理のリセット信号ＮＡＣＬでリセットされる。リセット信号ＮＡＣＬはオフセットデータ収集制御回路３１により生成される。信号ＡＣＬは、オフセット補正指示信号として、オフセットデータ収集制御回路３１のＳＴＡＲＴ端子に入力される。
【０２０８】
図１０（ａ）に、電源投入が行われてからの、電源ＶＬＳの電圧、抵抗Ｒ１と抵抗Ｒ２との接続点であるとともにＭＯＳトランジスタＴｒ３１のゲートである点Ａ２の電圧、ＭＯＳトランジスタＴｒ３３と抵抗Ｒ３との接続点であるとともにＭＯＳトランジスタＴｒ３２のゲートである点Ｂ２の電圧、パワーオンリセット信号ＰＯＲの電圧、および、信号ＮＰＯＲの電圧の変化を示す。また、図１０（ｂ）に、信号ＮＲＡＭ＿ＲＳＴＤ、リセット信号ＮＡＣＬ、および、信号ＡＣＬのタイミングチャートを示す。
【０２０９】
図１０（ａ）において、電源投入が行われると、電源ＶＬＳの電圧が次第に上昇していき、点Ａ２の電圧は抵抗Ｒ１と抵抗Ｒ２とによる分圧であるので次第に上昇していく。また、点Ｂの電圧は、ＭＯＳトランジスタＴｒ３３のドレイン電圧が低いとゲート電圧が低いので電流を増加させる方向に動作点を移し、初期には点Ａ２よりも低い電圧にありながら、次第に点Ａよりも大きい増加率で上昇していく。また、点Ｂ２の電圧が低い間はＭＯＳトランジスタＴｒ３２は線形領域で動作するため、パワーオンリセット信号ＰＯＲの電圧はほぼ電源ＶＬＳの電圧と同じ大きさで上昇していく。
【０２１０】
一方、ＭＯＳトランジスタＴｒ３１は、初期には点Ａ２の電圧と電源ＶＬＳの電圧との差が小さいことから飽和領域で動作するが、両電圧の差が次第に大きくなるため、線形領域の方向に動作点を移行させる。これによりＭＯＳトランジスタＴｒ３４のドレインの電圧すなわちゲートの電圧が非常に高くなり、ＭＯＳトランジスタＴｒ３４は飽和領域で動作するものの、点Ｂ２の電圧が電源ＶＬＳの電圧に近づくことからＭＯＳトランジスタＴｒ３２が飽和領域で動作し、従って、ＭＯＳトランジスタＴｒ３５が線形領域で動作するようになる。これにより、ＭＯＳトランジスタＴｒ３５のドレイ電圧すなわちパワーオンリセット信号ＰＯＲの電圧はＧＮＤ電位（Ｌｏｗレベル）に近い値となる。
【０２１１】
このとき、それまでＧＮＤ電位（Ｌｏｗレベル）であった信号ＮＰＯＲは電源ＶＬＳの電圧の値で規制されるＨｉｇｈレベルへと変化する。また、点Ａ２・Ｂ２の電圧は、電源ＶＬＳの電圧で規制される値で飽和する。
【０２１２】
図１０（ｂ）において、電源投入前には各信号は論理が不定の状態にある。電源投入により、信号ＮＰＯＲがＬｏｗレベルからＨｉｇｈへと変化すると、信号ＮＲＡＭ＿ＲＳＴＤはＨｉｇｈレベルからＬｏｗレベルへと変化し、このレベル変化に合わせてクロック端子ＣＬＫにＨｉｇｈレベルが入力される。また、リセット信号ＮＡＣＬはＨｉｇｈレベルとして立ち上がり、リセットは解除された状態にある。これにより、Ｄラッチ回路Ｌ２のＱ端子からは、信号ＮＲＡＭ＿ＲＳＴＤのＬｏｗレベル期間にＤ端子に入力される信号が出力され、信号ＡＣＬはＨｉｇｈレベルとなる。信号ＡＣＬのＨｉｇｈレベル期間は、オフセットデータ収集期間となる。オフセット補正回路２２によるオフセット補正が完了すると、オフセットデータ収集制御回路３１は、リセット信号ＮＡＣＬをＬｏｗレベルとする。これにより、Ｄラッチ回路Ｌ２はリセットされ、信号ＡＣＬはＬｏｗレベルになる。
【０２１３】
次に、図１１に、ノイズ検知回路４３の構成例を示す。
【０２１４】
ノイズ検知回路４３はソースドライバ７１内に設けられている。ソースドライバ７１には出力セルが多数設けられており、その一つ一つが図３に示したオペアンプ回路２１に相当している。図１１では出力セル群は左右に２分割され、左側の出力セル群と右側の出力セル群との間にオフセットデータ収集制御回路３１が配置されている。
【０２１５】
ノイズ検知回路４３は、複数の検知ＲＡＭ（検知記憶部）４３ａ…と、ロジック回路４３ｂとを備えている。検知ＲＡＭ４３ａは、複数が入力ＤＩＮと出力ＤＯＵＴとを結ぶことにより従属接続されて左側の出力セル群の近傍に配置されたものと、同じく複数が従属接続されて右側の出力セル群の近傍に配置されたものとからなる。ロジック回路４３ｂは、左側に配置された検知ＲＡＭ４３ａ群と、右側に配置された検知ＲＡＭ４３ａ群との間に配置されている。検知ＲＡＭ４３ａは、ｎ個の出力セルに１個の割合というように、出力セルの数に対応して設けられている。
【０２１６】
左側に配置された検知ＲＡＭ４３ａ群では、左端の検知ＲＡＭ４３ａの入力ＤＩＮが所定の電圧とされ、その入力が右側へ伝達されて右端の検知ＲＡＭ４３ａの出力ＤＯＵＴとなり、ロジック回路４３ｂの入力ＤＯＵＴ１となる。右側に配置された検知ＲＡＭ４３ａ群では、右端の検知ＲＡＭ４３ａの入力ＤＩＮが所定の電圧とされ、その入力が左側へ伝達されて左端の検知ＲＡＭ４３ａの出力ＤＯＵＴとなり、ロジック回路４３ｂの入力ＤＯＵＴ２となる。
【０２１７】
左右の検知ＲＡＭ４３ａ群ではそれぞれ、少なくともいずれか１つの検知ＲＡＭ４３ａに記憶されたデータ（論理値）が変化すると、この変化を出力ＤＯＵＴの変化としてロジック回路４３ｂに伝達する。ロジック回路４３ｂは、入力ＤＯＵＴ１およびＤＯＵＴ２の少なくとも一方が変化すると、出力セルに記憶したオフセットデータがノイズの発生により変化した可能性が高いと認識してノイズを検知したと判定し、オフセットデータ収集制御回路３１のＳＴＡＲＴ端子に向けて、オフセット補正指示信号（判定信号）としての信号ＡＣＬを出力し、オフセット補正回路２２にオフセットデータの収集を行わせてオフセット補正を実行させる。このときにオフセットデータ収集制御回路３１がオペアンプ回路２１に向けて出力する制御信号は、図６で説明した各信号である。オフセットデータ収集制御回路３１は、オフセットが終了すると、ロジック回路４３ｂに向けてリセット信号ＮＡＣＬを出力し、ロジック回路４３ｂからの信号ＡＣＬをリセットさせる。
【０２１８】
検知ＲＡＭ４３ａに記憶された論理値の変化は、外乱となるノイズが侵入したことを適切に反映しているので、ノイズ検知回路４３はノイズ検知を良好に行うことができる。また、複数個の検知ＲＡＭ１ａのいずれか１つでも論理値が変化すると、ノイズが発生した可能性があるので、検知ＲＡＭ４３ａを複数個設けたことにより、ノイズを感度よく検知することができる。
【０２１９】
図１２（ａ）に、検知ＲＡＭ４３ａの構成例を示す。また、図１２（ｂ）・（ｃ）に、ロジック回路４３ｂの構成例を示す。
【０２２０】
図１２（ａ）において、検知ＲＡＭ４３ａは、インバータ８０〜８４、ＭＯＳトランジスタＴｒ４１〜Ｔｒ４５、ＮＡＮＤゲートＧ１・Ｇ３、および、ＮＯＲゲートＧ２・Ｇ４を備えている。なお、ＭＯＳトランジスタＴｒ４１〜Ｔｒ４５はｎチャネル型で示されているが、ｐチャネル型であってもよい。また、ＮＡＮＤゲートＧ１・Ｇ３、および、ＮＯＲゲートＧ２・Ｇ４は全て２入力である。
【０２２１】
また、検知ＲＡＭ４３ａは、アンプ７５・７６に接続されている。アンプ７５・７６はそれぞれ、図３のオペアンプ１ａに相当しており、図１１において互いに隣接する出力セルの出力アンプである。
【０２２２】
インバータ８１の出力とインバータ８２の入力とが互いに接続されるとともに、インバータ８１の入力とインバータ８２の出力とが互いに接続されることにより、１つのラッチ回路が構成されている。インバータ８１の出力およびインバータ８２の入力は、ＭＯＳトランジスタＴｒ４５を介してＧＮＤすなわちＬｏｗの論理に相当する電圧を出力する電源に接続可能とされているとともに、ＭＯＳトランジスタＴｒ４２を介してアンプ７５の出力に接続可能とされている。また、インバータ８１の入力およびインバータ８２の出力は、ＭＯＳトランジスタＴｒ４１を介してＨｉｇｈの論理に相当する電圧を出力する電源に接続可能とされている。ＭＯＳトランジスタＴｒ４５のゲートには、図３のリセット端子ＲＳＴＡＬＬに入力されるリセット信号が入力される。そして、インバータ８１の入力およびインバータ８２の出力である点Ａ３は、常時は、ＭＯＳトランジスタＴｒ４５を介して取り込んだＬｏｗレベルを論理反転したＨｉｇｈレベルをラッチしている。あるいは、ＭＯＳトランジスタＴｒ４１を介してインバータ８１の入力およびインバータ８２の出力にＨｉｇｈレベルを取り込んでラッチしてもよい。あるいは、インバータ８１の出力およびインバータ８２の入力にＭＯＳトランジスタＴｒ４２を介して、出力をＬｏｗの論理に相当する電圧としたアンプ７５からＬｏｗレベルを取り込んで、それを反転したＬｏｗレベルをラッチしてもよい。
【０２２３】
インバータ８３の出力とインバータ８４の入力とが互いに接続されるとともに、インバータ８３の入力とインバータ８４の出力とが互いに接続されることにより、１つのラッチ回路が構成されている。インバータ８３の入力およびインバータ８４の出力は、ＭＯＳトランジスタＴｒ４３を介してＧＮＤに接続可能とされている。また、インバータ８３の出力およびインバータ８４の入力は、ＭＯＳトランジスタＴｒ４４を介してアンプ７６の出力に接続可能とされている。ＭＯＳトランジスタＴｒ４３のゲートには、図３のリセット端子ＲＳＴＡＬＬに入力されるリセット信号が入力される。そして、インバータ８３の入力およびインバータ８４の出力である点Ｂ３は、常時は、ＧＮＤからＭＯＳトランジスタＴｒ４３を介して取り込んだＬｏｗレベルをラッチしている。あるいは、インバータ８３の出力およびインバータ８４の入力にＭＯＳトランジスタＴｒ４４を介して、出力をＨｉｇｈの論理に相当する電圧としたアンプ７６からＨｉｇｈレベルを取り込んでラッチしてもよい。
【０２２４】
このように、検知ＲＡＭ４３ａは、初期化後に互いに排他的な論理値を有するペアとなるラッチ回路（記憶素子）で構成されており、ペアを構成する２つのラッチ回路の一方と他方とで、異なる論理値を記憶するので、２つの論理値のいずれが変化しても、ノイズを検知することができる。
【０２２５】
また、上記各ラッチ回路は、通常はオンされることのないＭＯＳトランジスタＴｒ４２・Ｔｒ４４を介してアンプ７５・７６に接続されているが、これは、オフセットデータを収集するラッチ回路ＤＤＬｋとできる限り構成条件を等しくして、オペアンプ１ａからラッチ回路ＤＤＬｋへのノイズ伝達を検知ＲＡＭ４３ａで模擬できるようにするためである。オペアンプ１ａを表示装置のソースドライバにおける出力アンプとして用いるような場合に、このオペアンプ１ａにつながる出力パッドから侵入するノイズにより、オフセット記憶用のＲＡＭのデータ、すなわちラッチ回路ＤＤＬｋのデータが変化する虞があり、検知ＲＡＭ４３ａでも、そのような出力アンプからの侵入ノイズを直接検知することを可能にしたものである。
【０２２６】
また、各ラッチ回路は、リセット端子ＲＳＴＡＬＬに入力されるリセット信号によってラッチを行うので、検知ＲＡＭ４３ａは、図３においてオフセット補正を開始するときの各ラッチ回路ＤＤＬｋをリセットするときに、同時に、検知に用いる論理のラッチを行うことができる。
【０２２７】
ＮＡＮＤゲートＧ１の一方の入力は検知ＲＡＭ４３ａの入力ＤＩＮであり、他方の入力はＨｉｇｈレベルとされる。左右の検知ＲＡＭ４３ａ群における初段の検知ＲＡＭ４３ａのＮＡＮＤゲートＧ１の入力ＤＩＮはＨｉｇｈレベルとされる。ＮＡＮＤゲートＧ１の出力は、ＮＯＲゲートＧ２の一方の入力となる。ＮＯＲゲートＧ２の他方の入力は、前記点Ａ３の電圧をインバータ８０で論理反転した電圧である。ＮＯＲゲートＧ２の出力は、ＮＡＮＤゲートＧ３の一方の入力となる。ＮＡＮＤゲートＧ３の他方の入力はＨｉｇｈレベルとされる。ＮＡＮＤゲートＧ３の出力はＮＯＲゲートＧ４の一方の入力となる。ＮＯＲゲートＧ４の他方の入力は前記点Ｂ３の電圧である。
【０２２８】
このような構成により、常時は、ＮＯＲゲートＧ２・Ｇ４の入力が“０，０”となるため各検知ＲＡＭ４３ａの出力ＤＯＵＴが“１”となるが、いずれかの検知ＲＡＭ４３ａでノイズにより点Ａ３および点Ｂ３の少なくとも一方の論理が反転すると、従属接続されている全ての検知ＲＡＭ４３ａ出力ＤＯＵＴが“０”となる。
【０２２９】
次に、図１２（ｂ）において、ロジック回路４３ｂの入力ＤＯＵＴ１・ＤＯＵＴ２は２入力のＮＡＮＤゲートＧ５に入力される。ＮＡＮＤゲートＧ５の出力は、インバータ８５・８６・８７を順に経て信号ＮＲＡＭ＿ＲＳＴＤとなる。
【０２３０】
次に、図１３（ｃ）に示すように、信号ＮＲＡＭ＿ＲＳＴＤはインバータ８８を介してＤラッチ回路Ｌ３のクロック端子ＣＬＫに入力される。Ｄラッチ回路Ｌ３のＤ端子はＨｉｇｈの論理に相当する電圧を出力する電源に接続されている。Ｄラッチ回路Ｌ３のＱ端子からの出力信号は、インバータ８９・９０を順に経て信号ＡＣＬとなる。また、Ｄラッチ回路Ｌ３は、負論理のリセット信号ＮＡＣＬでリセットされる。リセット信号ＮＡＣＬはオフセットデータ収集制御回路３１により生成される。信号ＡＣＬは、オフセット補正指示信号として、オフセットデータ収集制御回路３１のＳＴＡＲＴ端子に入力される。
【０２３１】
図１３に、左右の検知ＲＡＭ４３ａ群における初段の検知ＲＡＭ４３ａの入力ＤＩＮ、点Ａ３、点Ｂ３、出力ＤＯＵＴ（入力ＤＯＵＴ１・ＤＯＵＴ２）、信号ＮＲＡＭ＿ＲＳＴＤ、リセット信号ＮＡＣＬ、および、信号ＡＣＬの論理変化を示すタイミングチャートを示す。
【０２３２】
初段の検知ＲＡＭ４３ａの入力ＤＩＮはＨｉｇｈレベルに固定されている。点Ａ３がＨｉｇｈレベル、点Ｂ３がＬｏｗレベルをラッチしているときに、点Ａ３の論理がノイズによりＬｏｗレベルに変化したとする。このとき、従属接続された全ての検知ＲＡＭ４３ａ…の出力ＤＯＵＴがＬｏｗレベルとなるので、入力ＤＯＵＴ１・ＤＯＵＴ２のうちノイズにより論理が変化したラッチ回路を含むものがＬｏｗレベルとなる。これにより、入力ＤＯＵＴ１・ＤＯＵＴ２のうちの少なくとも一方がＬｏｗレベルとなるので、ロジック回路４３ｂではＮＡＮＤゲートＧ５の出力がＨｉｇｈレベルとなり、信号ＮＲＡＭ＿ＲＳＴＤがＬｏｗレベルとなる。この間、リセット信号ＮＡＣＬはＨｉｇｈレベルであるため、Ｄラッチ回路Ｌ３のＱ端子からは、信号ＮＲＡＭ＿ＲＳＴＤのＬｏｗレベル期間にＤ端子に入力される信号が出力され、信号ＡＣＬはＨｉｇｈレベルとなる。信号ＡＣＬのＨｉｇｈレベル期間は、オフセットデータ収集期間となる。オフセット補正回路２２によるオフセット補正が完了すると、オフセットデータ収集制御回路３１は、リセット信号ＮＡＣＬをＬｏｗレベルとする。これにより、Ｄラッチ回路Ｌ３はリセットされ、信号ＡＣＬはＬｏｗレベルになる。
【０２３３】
なお、上述の検知ＲＡＭ４３ａは、ノイズの検知感度を高めて、ラッチ回路ＤＬＬｋでのノイズによるデータ変化を検知し損なわないようにするのが好ましい。図１４（ａ）・（ｂ）に、ノイズの検知感度が高い検知ＲＡＭの構成例を示す。
【０２３４】
図１４（ａ）の検知ＲＡＭ（検知記憶部）４３ｂは、図１２（ａ）の検知ＲＡＭ４３ａにおいて、ラッチ回路を構成するインバータ８１〜８４のそれぞれに対して、インバータ回路と電源との間にＭＯＳトランジスタＴｒ５１を挿入した構成のものである。同図では、ＭＯＳトランジスタＴｒ５１を、インバータ回路のｐチャネル型トランジスタとＨｉｇｈ側電源との間に挿入したものが示されているが、ＭＯＳトランジスタＴｒ５１を、ｎチャネル型トランジスタとＬｏｗ側電源との間に挿入した構成でもよい。ＭＯＳトランジスタＴｒ５１のゲートには一定電圧のバイアス電圧ＢＩＡＳが印加される。このようにすることで、インバータ８１〜８４の駆動能力を低下させることができ、検知ＲＡＭ４３ｂはオペアンプ回路２１の記憶部よりもノイズに対してセンシティブとなって、ラッチしたデータが変化しやすくなる。検知記憶部は、前記記憶部よりも前記ノイズに対してセンシティブであることを特徴としている。
【０２３５】
図１４（ｂ）の検知ＲＡＭ（検知記憶部）４３ｃは、図１２（ａ）の検知ＲＡＭ４３ａにおいて、ラッチ回路を構成するインバータ８１〜８４のそれぞれに対して、インバータ回路と電源との間に抵抗Ｒ５１を挿入した構成のものである。同図では、抵抗Ｒ５１を、インバータ回路のｐチャネル型トランジスタとＨｉｇｈ側電源との間に挿入したものが示されているが、抵抗Ｒ５１を、ｎチャネル型トランジスタとＬｏｗ側電源との間に挿入した構成でもよい。このようにすることで、インバータ８１〜８４の駆動能力を低下させることができ、検知ＲＡＭ４３ｃはオペアンプ回路２１の記憶部よりもノイズに対してセンシティブとなって、ラッチしたデータが変化しやすくなる。
【０２３６】
また、図１４（ａ）・（ｂ）の他にも、ラッチ回路を構成するインバータのトランジスタサイズを小さくすることによっても、ノイズの検知感度が高い検知ＲＡＭを構成することができる。
【０２３７】
このように、検知ＲＡＭのほうがオペアンプ回路２１の記憶部よりもノイズに対してセンシティブとなるようにすることにより、記憶部におけるノイズによるデータ変化を検知し損ねることがなく、確実性の高いノイズ検知を行うことができる。
【０２３８】
以上が、オフセット補正を所望のタイミングで繰り返すための構成についての説明である。なお、この構成は図３のオペアンプ回路２１に対するものであったが、図１のオペアンプ回路１や図２のオペアンプ回路１１にも容易に適用することができるのは明らかである。
【０２３９】
次に、収集したオフセットデータがノイズにより変化してしまう虞があるときに、オフセットデータを正しく保持するための、他の構成について説明する。
【０２４０】
この構成は、図１５に示すように、バックアップＲＡＭ回路（バックアップ記憶装置）４５を備えている。また、これに伴い、図６のオフセットデータ収集制御回路３１を、オフセットデータ収集制御回路３１Ａとする。
【０２４１】
バックアップＲＡＭ回路４５は、複数個のバックアップ記憶素子を備え、ノイズによってバックアップ記憶素子のいずれかに記憶されている論理値が変化すると、ノイズを検知したと判定する。
【０２４２】
図１５において、オフセットデータ収集制御回路（オフセット生成制御部）３１Ａによる制御で、オペアンプ回路２１におけるオフセット補正が終了した後、オフセットデータ収集制御回路３１ＡからバックアップＲＡＭ回路４５へパルスのリセット信号ＮＡＣＬが出力される。バックアップＲＡＭ回路４５は、このリセット信号ＮＡＣＬが入力されると、オペアンプ回路２１から、オフセット補正時に収集したオフセットデータ（ｎビットの論理データ）ＯＰＬＴＤを引き出して記憶する。以後は、オフセット補正をやり直さない限り、オペアンプ回路２１からバックアップＲＡＭ回路４５へ“０”の信号ＡＣＬが入力され続けるため、バックアップ回路４５は、オペアンプ回路２１が通常動作すなわちオフセット補正後の動作を行っていると認識する。
【０２４３】
バックアップＲＡＭ回路４５内に記憶されたオフセットデータ（以後、バックアップデータと称する）ＢＫＵＰＤがノイズにより変化した場合には、バックアップデータＢＫＵＰＤのノイズ検知を行うノイズ検知回路がこれを検知する。そして、バックアップＲＡＭ回路４５はオペアンプ回路２１からオフセットデータＯＰＬＴＤを再度引き出して、これによりバックアップデータＢＫＵＰＤを上書き修正する。
【０２４４】
オペアンプ回路２１内に記憶されたオフセットデータＯＰＬＴＤがノイズにより変化した場合には、オフセットデータＯＰＬＴＤのノイズ検知を行うノイズ検知回路がこれを検知し、バックアップＲＡＭ回路４５にこれを通知する。すると、バックアップＲＡＭ回路４５はオフセットデータＯＰＬＴＤが変化したことを示す信号、すなわちオフセット補正を行うように指示するパルスの書き込みイネーブル信号ＷＲＯＰＬをアクティブにして、オフセットデータ収集制御回路３１Ａに入力するとともに、バックアップデータＢＫＵＰＤをオフセットデータ収集制御回路３１Ａに転送する。オフセットデータ収集制御回路３１Ａは、これを受けて、オペアンプ回路２１のリセット入力端子ＲＳＴＡＬＬに入力するリセット信号をアクティブにし、オフセットデータＯＰＬＴＤの全ビットをクリアした後、バックアップデータＢＫＵＰＤの全ビットのうち“１”であるビットのみ、該当するセット入力端子ＳＥＴｋをアクティブにして、オフセットデータＯＰＬＴＤを修正する。
【０２４５】
もし、オフセットデータＯＰＬＴＤとバックアップデータＢＫＵＰＤとの両方がノイズにより変化した場合には、バックアップＲＡＭ回路４５はオフセットデータ収集制御回路３１ＡのＳＴＡＲＴ端子にトリガし、オフセットデータ収集制御回路３１Ａがオペアンプ回路２１のオフセット補正をやり直す制御を行う。
【０２４６】
図１５の構成によれば、オペアンプ回路２１の記憶部に記憶されている論理値が変化しても、バックアップＲＡＭ回路４５のバックアップデータによって論理値が修正されるので、記憶部は正しい論理値を保持し続けることができる。また、バックアップ記憶素子のいずれかに記憶されている論理値が変化することによりバックアップデータが変化しても、記憶部に記憶されている論理値によってバックアップデータが修正されるので、バックアップデータが常に正しいデータとなる。また、バックアップデータも、記憶部に記憶されている論理値も共に変化した場合には、正しいオフセットデータが消失したこととなるが、このときにオフセット補正を行わせることにより、極力少ないオフセット補正の回数で、正しいオフセットデータを保持し続けることができる。
【０２４７】
以上、本実施形態の主な構成について述べた。
【０２４８】
本実施形態で述べたオペアンプ回路は、ソースドライバなどの半導体装置に備えることができ、さらに、該半導体装置は表示の駆動装置として表示装置に備えることができる。これにより、頻繁なリフレッシュを必要とせず、小さな回路規模でオフセットばらつきを吸収してオフセット補正を行うことのできる半導体装置や、小さな回路規模で信頼性の高いオフセット補正が行える駆動装置を用いた高品位表示の表示装置を実現することができる。また、このような半導体装置や表示装置において、前記オフセット補正を所望のタイミングで行う場合には、表示装置や表示パネルの電源投入時および少なくとも１つの半導体装置の動作時に、オフセットの生成をトリガしてオフセット補正を行うと良い。
【０２４９】
なお、上記実施形態では、オペアンプ１ａとしてオフセット調整機能端子付きのオペアンプを用いたが、これに限らず、反転入力端子への入力にオフセット補正用電圧を加算することでオフセット補正を行うオペアンプも使用可能である。この場合には、例えば、オフセット補正回路２のオフセット補正用信号ｓ１、オフセット補正回路１２のオフセット補正用信号ｓ２、および、オフセット補正回路２２のオフセット補正用信号ＶＣＡＬを、図示しない反転入力端子への入力電圧加算手段に、加算する電圧を指示する信号として使用すればよい。オフセット調整機能端子付きオペアンプを用いる場合には、制御回路が生成するオフセット補正用信号を、既存のオフセット調整機能端子付きオペアンプのオフセット調整機能端子に入力する信号として生成することができる。
【０２５０】
また、上記実施形態では、ラッチ回路は、オフセットを補正するための情報を、容量に充電して記憶するようなダイナミックな回路を用いずに、スタティックな回路に記憶する。これにより、スイッチ素子のフィードスルーなどの寄生効果を気にする必要が無く、これを補正する回路を追加する必要が無いため、チップサイズの低減・低コスト化が可能となる。
【０２５１】
また、上記実施形態では、オフセット補正用信号を生成する制御回路は、第２ラッチ信号をデジタル−アナログ変換してオフセット補正用信号を生成するＤＡ変換回路である。これによれば、複数ビットで表される論理信号を、制御回路がデジタル−アナログ変換するので、多種類のオフセットに対して補正を行うことができる。さらには、第２ラッチ信号の各ビットは制御回路で重み付けされるので、論理信号を高い分解能で量子化することができる。
【０２５２】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２５３】
本発明はオペアンプを用いる回路一般に適用できる。
【図面の簡単な説明】
【０２５４】
【図１】本発明の実施形態を示すものであり、第１のオフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。
【図２】本発明の実施形態を示すものであり、第２のオフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。
【図３】本発明の実施形態を示すものであり、第３のオフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。
【図４】図３のオペアンプ回路のオフセット補正動作を説明する信号のタイミングチャートである。
【図５】オフセット調整機能付きのオペアンプの構成例を示す回路図である。
【図６】オフセット補正を行うタイミングを制御する構成を示すブロック図である。
【図７】（ａ）ないし（ｃ）は、電源投入検知回路の第１の構成を示す回路図である。
【図８】（ａ）および（ｂ）は、図７の電源投入検知回路の動作を説明する信号図である。
【図９】（ａ）ないし（ｃ）は、電源投入検知回路の第２の構成を示す回路図である。
【図１０】（ａ）および（ｂ）は、図９の電源投入検知回路の動作を説明する信号図である。
【図１１】ノイズ検知回路の構成を示すブロック図である。
【図１２】（ａ）ないし（ｃ）は、図１１のノイズ検知回路の構成を示す回路図である。
【図１３】（ａ）および（ｂ）は、図１２のノイズ検知回路の動作を説明する信号図である。
【図１４】（ａ）および（ｂ）は、ノイズ検知回路の変形例の構成を示す回路図である。
【図１５】オフセットデータを正常に保持するための他の構成を示すブロック図である。
【図１６】第１の従来技術を示すものであり、オフセット補正回路を備えたオペアンプ回路の要部構成を示す回路ブロック図である。
【図１７】第２の従来技術を示すものであり、オフセット補正回路を備えたオペアンプの構成を示す回路図である。
【図１８】図１５のオペアンプを備えたオペアンプ回路の要部構成を示す回路ブロック図である。
【図１９】ＴＦＴ−ＬＣＤモジュールの構成を示すブロック図である。
【図２０】図１９のＴＦＴ−ＬＣＤモジュールに備えられるソースドライバ回路の構成を示すブロック図である。
【図２１】図２０のソースドライバ回路の各ソース信号線に対応するブロックの構成を示すブロック図である。
【符号の説明】
【０２５５】
１、１１、２１        オペアンプ回路（オフセット補正装置）
１ａ                  オペアンプ
２、１２、２２        オフセット補正回路（オフセット生成部）
２ａ                  制御回路
１２ａ、２２ａ        ＤＡ変換回路（制御回路）
３１、３１Ａ          オフセットデータ収集制御回路（オフセット生成制御部）
４１                  周期発生回路（トリガ信号発生手段、周期発生装置）
４２                  電源投入検知回路（トリガ信号発生手段、電源投入検知装置）
４３                  ノイズ検知回路（トリガ信号発生手段、ノイズ検知装置）
４３ａ                検知ＲＡＭ（検知記憶部）
４４                  外部信号
４５                  バックアップＲＡＭ回路（バックアップ記憶装置）
Ｓ１、Ｓ２            スイッチ素子
ＤＬ、ＤＬ（ｎ−１）〜ＤＬ０、ＤＤＬ３〜ＤＤＬ０
ラッチ回路
【図１】
2008042502.tif 000003
【図２】
2008042502.tif 000004
【図３】
2008042502.tif 000005
【図４】
2008042502.tif 000006
【図５】
2008042502.tif 000007
【図６】
2008042502.tif 000008
【図７】
2008042502.tif 000009
【図８】
2008042502.tif 000010
【図９】
2008042502.tif 000011
【図１０】
2008042502.tif 000012
【図１１】
2008042502.tif 000013
【図１２】
2008042502.tif 000014
【図１３】
2008042502.tif 000015
【図１４】
2008042502.tif 000016
【図１５】
2008042502.tif 000017
【図１６】
2008042502.tif 000018
【図１７】
2008042502.tif 000019
【図１８】
2008042502.tif 000020
【図１９】
2008042502.tif 000021
【図２０】
2008042502.tif 000022
【図２１】
2008042502.tif 000023