(57)【要約】【課題】縦型ゲート半導体装置において、ソース領域と配線層とのコンタクト部の面積を小さくすることなく、ボディー領域と配線層とのコンタクト部の面積を大きくする。【解決手段】トレンチ６の上部に凹部が残るようにゲート電極１０を形成すると共に当該凹部が途中まで埋まるようにゲート電極１０上に絶縁膜１１を形成することによって、ソース領域１５と配線層とのコンタクト部をトレンチ６の壁面に設定すると共にボディー領域１３及び１６と配線層とのコンタクト部をトレンチ６の壁面及びボディー領域１６の上面に設定する。【選択図】図１
2008042166.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型のドレイン領域と、
前記ドレイン領域の上側に設けられた第２導電型の第１ボディー領域と、
前記第１ボディー領域を貫通して形成されたトレンチと、
前記トレンチの上部に凹部が残るように前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記凹部が途中まで埋まるように前記ゲート電極の上に形成された絶縁膜と、
少なくとも前記ゲート電極の上部とオーバーラップするように、少なくとも前記トレンチの壁部となる前記第１ボディー領域の上部の一領域に形成された第１導電型のソース領域と、
前記トレンチの延びる方向に沿って前記ソース領域と隣り合うように、前記第１ボディー領域の上部の他領域に形成された第２導電型の第２ボディー領域と、
前記ソース領域及び前記第２ボディー領域のそれぞれの上部に形成された第２導電型の第３ボディー領域と、
前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれとコンタクトする配線層とを備えていることを特徴とする縦型ゲート半導体装置。
【請求項２】
請求項１に記載の縦型ゲート半導体装置において、
前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれは前記トレンチの壁面に達しており、
前記絶縁膜の上面は前記ソース領域及び前記第２ボディー領域のそれぞれの上面よりも低く、
前記配線層は前記第３ボディー領域の上面、及び前記トレンチの壁面のうち前記絶縁膜よりも上側の部分を覆うように形成されており、それにより前記配線層は前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれとコンタクトすることを特徴とする縦型ゲート半導体装置。
【請求項３】
請求項１に記載の縦型ゲート半導体装置において、
前記トレンチの壁部の上端コーナーが丸められていることを特徴とする縦型ゲート半導体装置。
【請求項４】
請求項１に記載の縦型ゲート半導体装置において、
前記第１ボディー領域を貫通し且つ前記トレンチと平行に形成された他のトレンチをさらに備え、
前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれは前記トレンチと前記他のトレンチとの間に形成されており、
前記トレンチと前記他のトレンチとの間において、前記ソース領域及び前記第３ボディー領域からなる積層構造及び前記第２ボディー領域及び前記第３ボディー領域からなる積層構造はそれぞれ、頂部が丸められた凸形状を有することを特徴とする縦型ゲート半導体装置。
【請求項５】
請求項１に記載の縦型ゲート半導体装置において、
前記第３ボディー領域は、前記ソース領域のうち前記配線層とコンタクトしている部分を除く他の部分を被覆していることを特徴とする縦型ゲート半導体装置。
【請求項６】
請求項１に記載の縦型ゲート半導体装置において、
前記ソース領域と前記配線層とは前記トレンチの壁面でコンタクトすることを特徴とする縦型ゲート半導体装置。
【請求項７】
請求項１に記載の縦型ゲート半導体装置において、
前記第２ボディー領域と前記配線層とは前記トレンチの壁面でコンタクトし、
前記第３ボディー領域と前記配線層とは前記第３ボディー領域の上面でコンタクトすることを特徴とする縦型ゲート半導体装置。
【請求項８】
請求項１に記載の縦型ゲート半導体装置において、
前記ドレイン領域の耐圧は８Ｖ以上で且つ１００Ｖ以下であることを特徴とする縦型ゲート半導体装置。
【請求項９】
基板上に第１導電型のドレイン領域を形成する工程（ａ）と、
前記ドレイン領域の上側に第２導電型の第１ボディー領域を形成する工程（ｂ）と、
前記第１ボディー領域を貫通するトレンチを形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記トレンチの上部に凹部が残るように前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記凹部を埋める絶縁膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、少なくとも前記ゲート電極の上部とオーバーラップするように、少なくとも前記トレンチの壁部となる前記第１ボディー領域の上部の一領域に第１導電型のソース領域を形成する工程（ｆ）と、
前記工程（ｅ）よりも後に、前記トレンチの延びる方向に沿って前記ソース領域と隣り合うように、前記第１ボディー領域の上部の他領域に第２導電型の第２ボディー領域を形成する工程（ｇ）と、
前記工程（ｆ）及び前記工程（ｇ）よりも後に、前記ソース領域及び前記第２ボディー領域のそれぞれの上部に第２導電型の第３ボディー領域を形成する工程（ｈ）と、
前記工程（ｈ）よりも後に、前記絶縁膜の上部を除去することによって、前記トレンチの壁面に前記ソース領域、及び前記第２ボディー領域及び前記第３ボディー領域のそれぞれを露出させる工程（ｉ）と、
前記工程（ｉ）よりも後に、前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれとコンタクトする配線層を形成する工程（ｊ）とを備えていることを特徴とする縦型ゲート半導体装置の製造方法。
【請求項１０】
請求項９に記載の縦型ゲート半導体装置の製造方法において、
前記工程（ｊ）よりも前に、前記トレンチの壁部の上端コーナーを丸める工程（ｋ）をさらに備えていることを特徴とする縦型ゲート半導体装置の製造方法。
【請求項１１】
請求項９に記載の縦型ゲート半導体装置の製造方法において、
前記工程（ｆ）において、少なくとも２回以上不純物注入を行うことにより、前記ソース領域を形成することを特徴とする縦型ゲート半導体装置の製造方法。
【請求項１２】
請求項９に記載の縦型ゲート半導体装置の製造方法において、
前記工程（ｂ）において、少なくとも２回以上不純物注入を行うことにより、前記第１ボディー領域を形成し、
前記工程（ｇ）において、少なくとも２回以上不純物注入を行うことにより、前記第２ボディー領域を形成することを特徴とする縦型ゲート半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ゲート電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、エレクトロニクス機器における低消費電力化、高機能化及び高速化に伴って、それに付随する半導体装置にも低消費電力化及び高速化が要求されてきている。一般的にエレクトロニクス機器のＤＣ−ＤＣコンバータに用いられている半導体装置においても、それらの要求に対応するために、トランジスタのオン抵抗が小さいという特性が要求されている。トランジスタのオン抵抗を小さくするための１つの方法として、単位面積あたりに配置するトランジスタの密度を大きくする方法がある。具体的には、半導体装置のゲート電極を縦方向に配置する方法である。このゲート電極を縦方向に配置した縦型ゲート半導体装置においては、ゲート電極上部に対向するようにソース領域及びボディー領域が設けられていると共にゲート電極底部に対向するようにドレイン領域が設けられている。
【０００３】
しかしながら、ゲート電極を縦型配置にした場合、縦型ゲート電極の最上面と、ソース領域及びボディー領域が設けられているシリコン基板の表面とが同一平面上に存在する。このため、ソース領域又はボディーコンタクト領域に電極を接続する際に、縦型ゲート電極上部を凸形状の絶縁膜によって被覆し、それによりゲート電極とソース領域又はボディーコンタクト領域とが導通することを防止する必要があった。
【０００４】
そこで、複数の縦型ゲート電極が平行に配置された縦型ゲート半導体装置において、縦型ゲート電極の最上面を、ソース領域及びボディー領域が形成されているシリコン基板の表面よりも下方に後退させると共に縦型ゲート電極上の凹部に絶縁膜を充填し、それによって、当該絶縁膜の最上面と、ソース領域及びボディー領域が設けられているシリコン基板の表面とを同一平面上に存在させる半導体装置の製造方法が提案されている。この方法によれば、縦型ゲート電極上部を凸形状の絶縁膜によって被覆することなく、縦型ゲート電極とソース領域又はボディーコンタクト領域とを絶縁させることができる。
【０００５】
以下、特許文献１に示されている従来の縦型ゲート半導体装置及びその製造方法について、図１９を参照しながら説明する。
【０００６】
図１９に示す縦型ゲート半導体装置においては、第１導電型のシリコン基板１９上に、第１導電型のエピタキシャル層からなるドレイン領域２０及び第２導電型のボディー領域２１が順次形成されている。ボディー領域２１を貫通するようにトレンチ３１が形成されており、トレンチ３１内には絶縁物質層（ゲート絶縁膜）２２を介して縦型ゲート電極２３が形成されている。縦型ゲート電極２３はトレンチ３１の上部に凹部が残るように形成されており、当該凹部内には絶縁膜２６が充填されている。ボディー領域２１の上部におけるトレンチ３１の近傍には第１導電型のソース領域２５が形成されていると共に、ボディー領域２１の上部におけるソース領域２５と隣接する領域には第２導電型のボディーコンタクト領域２４が形成されている。以下、シリコン基板１９、ドレイン領域２０、ボディー領域２１、ボディーコンタクト領域２４及びソース領域２５を合わせて半導体基板３０と称する。すなわち、縦型ゲート電極２３の最上面は、ソース領域２５等が形成されている半導体基板３０の表面よりも下側に位置する。また、絶縁膜２６の上を含む半導体基板３０の上にはバリアメタル２７を介して配線層となるアルミニウム膜２８が形成されており、当該配線層はボディーコンタクト領域２４及びソース領域２５のそれぞれと電気的にコンタクトする。
【０００７】
また、図１９に示す縦型ゲート半導体装置においては、ドレイン領域２０、ボディー領域２１及びソース領域２５はそれぞれ、トレンチ３１の垂直壁面において絶縁物質層２２と接している。また、縦型ゲート電極２３の上部はソース領域２５と対向しており、縦型ゲート電極２３の底部はドレイン領域２０と対向している。
【０００８】
以上のように、図１９に示す縦型ゲート半導体装置は、縦型ゲート電極２３上の凹部に充填された絶縁膜２６の最上面と、ソース領域２５等が形成されている半導体基板３０の表面とが実質的に同一面上に存在する半導体装置である。このような構造を用いることにより、マスク工程を平坦な表面に対して実施できるので、半導体装置の製造を容易に行うことができる。
【特許文献１】特許第２６６２２１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の縦型ゲート構造の半導体装置においては、今後微細化が進んで隣接するトレンチゲート電極間の間隔が狭くなった場合、ソース領域及びボディー領域の配置幅もそれに従って狭くなるために、結果としてソース領域及びボディー領域のコンタクト面積が小さくなり、配線材料との接続抵抗の増大を引き起こすという短所が存在する。
【００１０】
前記に鑑み、本発明は、ソース領域と配線層とのコンタクト部の面積を小さくすることなく、ボディー領域と配線層とのコンタクト部の面積を大きくできる縦型ゲート構造の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本願発明者は、トレンチの上部に凹部が残るようにゲート電極を形成すると共に当該凹部が途中まで埋まるようにゲート電極上に絶縁膜を形成することによって、ソース領域と配線層とのコンタクト部をトレンチ壁面に設定すると共に、ボディー領域と配線層とのコンタクト部（ボディーコンタクト領域）をトレンチ壁面及び基板上面に設定するという発明をするに至った。また、配線材料埋め込み時に上記コンタクト部として用いる凹部内にボイドが発生することを抑制するため、トレンチ壁部の上端コーナーを丸めるという発明を合わせて想到した。
【００１２】
具体的には、本発明に係る縦型ゲート半導体装置は、基板上に形成された第１導電型のドレイン領域と、前記ドレイン領域の上側に設けられた第２導電型の第１ボディー領域と、前記第１ボディー領域を貫通して形成されたトレンチと、前記トレンチの上部に凹部が残るように前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記凹部が途中まで埋まるように前記ゲート電極の上に形成された絶縁膜と、少なくとも前記ゲート電極の上部とオーバーラップするように、少なくとも前記トレンチの壁部となる前記第１ボディー領域の上部の一領域に形成された第１導電型のソース領域と、前記トレンチの延びる方向に沿って前記ソース領域と隣り合うように、前記第１ボディー領域の上部の他領域に形成された第２導電型の第２ボディー領域と、前記ソース領域及び前記第２ボディー領域のそれぞれの上部に形成された第２導電型の第３ボディー領域と、前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれとコンタクトする配線層とを備えている。ここで、前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれは前記トレンチの壁面に達しており、前記絶縁膜の上面は前記ソース領域及び前記第２ボディー領域のそれぞれの上面よりも低く、前記配線層は前記第３ボディー領域の上面、及び前記トレンチの壁面のうち前記絶縁膜よりも上側の部分を覆うように形成されており、それにより前記配線層は前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれとコンタクトする。
【００１３】
本発明の縦型ゲート半導体装置によると、ソース領域と配線層とをトレンチ壁面の一部でコンタクトさせることができると共に、ボディー領域と配線層とをトレンチ壁面の一部及び基板上面（必要であればその全面）でコンタクトさせることができる。このため、ソース領域と配線層との接続抵抗を増大させることなく、ボディー領域と配線層との接続抵抗を大幅に低減することができる。従って、オン抵抗を増大させることなく、トランジスタ動作時におけるボディー領域内での電位差の発生を抑制できる結果、寄生バイポーラトランジスタが動作することを防止することができる。
【００１４】
本発明の縦型ゲート半導体装置において、前記トレンチの壁部の上端コーナーが丸められていることが好ましい。或いは、前記第１ボディー領域を貫通し且つ前記トレンチと平行に形成された他のトレンチをさらに備え、前記ソース領域、前記第２ボディー領域及び前記第３ボディー領域のそれぞれは前記トレンチと前記他のトレンチとの間に形成されており、前記トレンチと前記他のトレンチとの間において、前記ソース領域及び前記第３ボディー領域からなる積層構造及び前記第２ボディー領域及び前記第３ボディー領域からなる積層構造はそれぞれ、頂部が丸められた凸形状を有することが好ましい。ここで、「丸める」とは、対象構造の垂直面と水平面との間に、両者をつなぐ１つ以上の平面又は曲面を設けることを意味する。
【００１５】
このようにすると、トレンチ上部にコンタクト部として設けた凹部に配線材料を埋め込む際にボイドが発生することを防止できるので、配線層のカバレージが向上し、その結果、コンタクト抵抗を低減して低オン抵抗（低Ｒｏｎ）化を図ることができる。
【発明の効果】
【００１６】
本発明によると、ソース領域と配線層とをトレンチ壁面の一部でコンタクトさせることができると共に、ボディー領域と配線層とをトレンチ壁面の一部及び基板上面（必要であればその全面）でコンタクトさせることができる。このため、ソース領域と配線層との接続抵抗を増大させることなく、ボディー領域と配線層との接続抵抗を大幅に低減することができる。従って、オン抵抗を増大させることなく、トランジスタ動作時におけるボディー領域内での電位差の発生を抑制できる結果、寄生バイポーラトランジスタが動作することを防止することができる。
【００１７】
また、本発明によると、例えばトレンチ壁部の上端コーナーを丸めることによって、トレンチ上部に設けた凹部に配線材料を埋め込む際にボイドが発生することを防止できるので、配線層のカバレージが向上する結果、コンタクト抵抗を低減して低Ｒｏｎ化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
（実施形態）
以下、本発明の一実施形態に係る縦型ゲート半導体装置及びその製造方法について、図面を参照しながら説明する。図１は、本実施形態の半導体装置の鳥瞰図である。また、図２（ａ）及び（ｂ）は、図１のａ−ａ‘線及びｂ−ｂ’線の断面図である。尚、図１においては、後述する配線層の図示を省略している。
【００１９】
図１及び図２（ａ）、（ｂ）に示すように、第１導電型のシリコン基板１の上に、ドレイン領域となる第１導電型のエピタキシャル領域２が形成されている。エピタキシャル領域２の上には、反対極性の第２導電型の第１ボディー領域３が形成されている。ここで、第１ボディー領域３は、第２導電型の不純物注入を少なくとも２回以上行うことにより形成されている。第１ボディー領域３を貫通するように複数のトレンチ６が互いに平行に形成されている。各トレンチ６の上部に凹部が残るように各トレンチ６内にゲート絶縁膜８を介してゲート電極１０が形成されていると共に、当該凹部が途中まで埋まるようにゲート電極１０の上に絶縁膜１１が形成されている。少なくともトレンチ６の壁部となる第１ボディー領域３の上部の一領域に第１導電型のソース領域１５が、少なくともゲート電極１０の上部とオーバーラップするように形成されている。ここで、ソース領域１５は、第１導電型の不純物注入を少なくとも２回以上行うことにより形成されている。第１ボディー領域３の上部の他領域に第２導電型の第２ボディー領域１３が、トレンチの延びる方向に沿ってソース領域１５と隣り合うように形成されている。ここで、第２ボディー領域１３は、第２導電型の不純物注入を少なくとも２回以上行うことにより形成されている。また、基板主面における第２ボディー領域１３の配置面積とソース領域１５の配置面積との比率は例えば２：１である。ソース領域１５及び第２ボディー領域１３のそれぞれの上部には第２導電型の第３ボディー領域１６が形成されている。ここで、ソース領域１５、第２ボディー領域１３及び第３ボディー領域１６のそれぞれはトレンチ６の壁面（つまりゲート絶縁膜８）に達するように形成されている。また、第３ボディー領域１６は、ソース領域１５のうち後述する配線層とコンタクトしている部分を除く他の部分を被覆している。
【００２０】
以下、シリコン基板１、ドレイン領域２、第１ボディー領域３、ソース領域１５、第２ボディー領域１３及び第３ボディー領域１６を合わせて半導体基板Ｓと称する。すなわち、各トレンチ６内の絶縁膜１１の上面は、ソース領域１５等が形成されている半導体基板Ｓの表面よりも下側、より詳細にはソース領域１５及び第２ボディー領域１３のそれぞれの上面よりも下側に位置する。また、絶縁膜１１上の凹部を含む半導体基板Ｓの上にはバリアメタル１７を介して配線層となるアルミニウム膜１８が形成されており、当該配線層はソース領域１５、第２ボディー領域１３及び第３ボディー領域１６のそれぞれと電気的にコンタクトする。言い換えると、配線層となるアルミニウム膜１８は、第３ボディー領域１６の上面、及びトレンチ６の壁面のうち絶縁膜１１よりも上側の部分を覆うように形成されており、それにより当該配線層はソース領域１５、第２ボディー領域１３及び第３ボディー領域１６のそれぞれと電気的にコンタクトする。
【００２１】
以上のように、本実施形態によると、ソース領域１５と配線層とをトレンチ壁面の一部でコンタクトさせることができると共に、ボディー領域１３及び１６と配線層とをトレンチ壁面の一部及び基板上面（つまり第３ボディー領域１６の上面（必要であればその全面））でコンタクトさせることができる。このため、ソース領域１５と配線層との接続抵抗を増大させることなく、ボディー領域１３及び１６と配線層との接続抵抗を大幅に低減することができる。従って、オン抵抗を増大させることなく、トランジスタ動作時におけるボディー領域内での電位差の発生を抑制できる結果、寄生バイポーラトランジスタが動作することを防止することができる。
【００２２】
また、本実施形態においては、図１及び図２（ａ）、（ｂ）に示すように、トレンチ６の壁部の上端コーナーが丸められているため、トレンチ上部にコンタクト部として設けた凹部に配線材料を埋め込む際にボイドが発生することを防止できるので、配線層のカバレージが向上し、その結果、コンタクト抵抗を低減して低オン抵抗（低Ｒｏｎ）化を図ることができる。
【００２３】
また、本実施形態においては、ソース領域１５は、第１導電型の不純物注入を少なくとも２回以上行うことにより形成されているため、各注入によって形成される不純物プロファイルにおける深さ方向のピーク位置を互いに異なるようにすることによって、基板表面から見て垂直方向の濃度バラツキの小さい低抵抗のソース領域１５を形成することができる。
【００２４】
また、本実施形態においては、第１ボディー領域３及び第２ボディー領域１３はそれぞれ、第２導電型の不純物注入を少なくとも２回以上行うことにより形成されているため、各注入によって形成される不純物プロファイルにおける深さ方向のピーク位置を互いに異なるようにすることによって、基板表面から見て垂直方向の濃度バラツキの小さいボディー領域３及び１３を形成することができる。
【００２５】
また、本実施形態においては、基板主面における第２ボディー領域１３の配置面積とソース領域１５の配置面積との比率を所定値に設定しているため、寄生バイポーラトランジスタの動作をコントロールすることができる。具体的には、本実施形態においては、前記比率を２：１に設定したが、前記比率を５：１程度まで拡大しても、寄生バイポーラトランジスタの動作を抑制することができる。また、寄生バイポーラトランジスタの動作の抑制よりも、ソース抵抗の低減を主に図りたい場合には、前記比率を１：５程度まで縮小してもよい。
【００２６】
尚、本実施形態において、エピタキシャル領域２よりなるドレイン領域の耐圧は８Ｖ程度以上で且つ１００Ｖ程度以下である。
【００２７】
図３（ａ）及び（ｂ）は、図２（ａ）及び（ｂ）の断面構成に代替可能な本実施形態の変形例に係る半導体装置の断面構成を示している。図３（ａ）及び（ｂ）に示す断面構成が図２（ａ）及び（ｂ）に示す断面構成と異なっている点は、トレンチ６がより狭ピッチで設けられていること、及び、トレンチ間において、ソース領域１５及び第３ボディー領域１６からなる積層構造及び第２ボディー領域１３及び第３ボディー領域１６からなる積層構造がそれぞれ、頂部が丸められた凸形状を有することである。図３（ａ）及び（ｂ）に示す断面構成によっても、図１及び図２（ａ）、（ｂ）に示す本実施形態と同様の効果が得られる。
【００２８】
以下、図１及び図２（ａ）、（ｂ）に示す本実施形態の半導体装置の製造方法について、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、図１７（ａ）、（ｂ）及び図１８（ａ）、（ｂ）を参照しながら説明する。ここで、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）及び図１８（ａ）は、図２（ａ）の断面構成に対応する各工程での断面図であり、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）及び図１８（ｂ）は、図２（ｂ）の断面構成に対応する各工程での断面図である。
【００２９】
まず、図４（ａ）及び（ｂ）に示すように、第１導電型のシリコン基板１の上に、ドレイン領域となる第１導電型のエピタキシャル領域２を形成した後、エピタキシャル領域２の上に、反対極性の第２導電型の第１ボディー領域３を形成し、その後、例えば熱酸化によって第１ボディー領域３上に例えば厚さ５０〜５００ｎｍのシリコン酸化膜４を成膜させる。ここで、第１ボディー領域３の形成においては、第２導電型の不純物注入を少なくとも２回以上行う。続いて、図５（ａ）及び（ｂ）に示すように、レジストパターン５を用いてシリコン酸化膜４をエッチングした後、図６（ａ）及び（ｂ）に示すように、パターニングされたシリコン酸化膜４をマスクとして第１ボディー領域３及びエピタキシャル領域２に対してドライエッチングを行うことにより、第１ボディー領域３を貫通してエピタキシャル領域２に達する深さ０．８〜３．０μｍの複数のトレンチ溝６を互いに平行に形成する。
【００３０】
続いて、図７（ａ）及び（ｂ）に示すように、トレンチ６の壁部上端コーナー、底部及び壁面のダメージを緩和するために、例えば熱酸化を用いてトレンチ６の底部及び壁面に例えば厚さ２０〜１００ｎｍのシリコン酸化膜７を成長させる。続いて、図８（ａ）及び（ｂ）に示すように、一旦形成したシリコン酸化膜７をウェットエッチングにより除去する。このとき、第１ボディー領域３上のシリコン酸化膜４も部分的に除去される。その後、図９（ａ）及び（ｂ）に示すように、トレンチ６の底部及び壁面に例えば厚さ８〜１００ｎｍのシリコン酸化膜からなるゲート絶縁膜８を成長させる。
【００３１】
続いて、図１０（ａ）及び（ｂ）に示すように、トレンチ６内を含む基板全面にゲート電極材料となる例えば厚さ２００〜８００ｎｍのポリシリコン膜９を堆積させた後、図１１（ａ）及び（ｂ）に示すように、ポリシリコン膜９の全面に対してエッチングを行う。このとき、エッチング後におけるトレンチ６内のポリシリコン膜９の最上面が、第１ボディー領域３上に残存するシリコン酸化膜４の表面よりも例えば２００〜８００ｎｍ下側に後退するようにエッチングを行う。これにより、トレンチ６の上部に凹部が残るようにトレンチ６内にゲート絶縁膜８を介してゲート電極１０を形成することができる。
【００３２】
ゲート電極１０を形成した後、図１２（ａ）及び（ｂ）に示すように、前記凹部内を含む基板全面に例えば厚さ２００〜１０００ｎｍのシリコン酸化膜からなる絶縁膜１１を堆積させた後、図１３（ａ）及び（ｂ）に示すように、絶縁膜１１に対して平坦化エッチバックを行い、エッチング後の絶縁膜１１の上面を第１ボディー領域３の表面と一致させる。これにより、ゲート電極１０の形成後にトレンチ６上部に残る凹部を絶縁膜１１によって充填することができる。このとき、ゲート電極１０を含むトランジスタセル周辺の配線部においては、絶縁膜１１をレジストパターンで覆って残存させることによって層間絶縁膜を形成する。
【００３３】
続いて、図１４（ａ）及び（ｂ）に示すように、ソース形成領域を覆うレジストパターン１２を用いて第１ボディー領域３の上部に第２導電型不純物を注入することにより、第２ボディー領域１３を形成する。ここで、第２ボディー領域１３の形成においては、第２導電型の不純物注入を少なくとも２回以上行う。その後、図１５（ａ）及び（ｂ）に示すように、第２ボディー領域１３を覆うレジストパターン１４（レジストパターン１２を反転したレジストパターン）を用いて第１ボディー領域３の上部に第１導電型不純物を注入することにより、ソース領域１５を形成する。ここで、ソース領域１５の形成においては、第１導電型の不純物注入を少なくとも２回以上行う。また、ソース領域１５については、少なくともゲート電極１０の上部とオーバーラップするように、少なくともトレンチ６の壁部となる第１ボディー領域３の上部の一領域に形成する。また、第２ボディー領域１３については、トレンチ６の延びる方向に沿ってソース領域１５と隣り合うように、第１ボディー領域３の上部の他領域に形成する。尚、ソース領域１５の形成工程と第２ボディー領域１３の形成工程との前後関係は特に限定されない。
【００３４】
次に、図１６（ａ）及び（ｂ）に示すように、基板全面に第２導電型不純物を注入することにより、ソース領域１５及び第２ボディー領域１３のそれぞれの上部に第２導電型の第３ボディー領域１６を形成する。尚、ソース領域及びボディー領域のそれぞれと後述する配線層との電気的コンタクトをトレンチ壁面のみで取る場合には、図１６（ａ）及び（ｂ）に示すイオン注入工程を省略してもよい。
【００３５】
続いて、図１７（ａ）及び（ｂ）に示すように、基板全面に対して例えばドライエッチングを行うことにより、ゲート電極１０上の凹部に充填された絶縁膜１１をエッチバックしてコンタクト孔を形成する。これにより、トレンチ６の壁面にソース領域１５、第２ボディー領域１３及び第３ボディー領域１６のそれぞれを露出させることができる。具体的には、ゲート電極１０上の凹部に充填された絶縁膜１１を例えば厚さ１００〜３００ｎｍ程度エッチングし、それによって、図１７（ａ）及び（ｂ）に示すように、トレンチ６上部に凹形状のコンタクト孔を形成すると同時にトレンチ６の壁部の上端コーナーに丸みをつける。
【００３６】
最後に、図１８（ａ）及び（ｂ）に示すように、上記凹形状のコンタクト孔を含む基板全面に、配線材料となるバリアメタル１７及びアルミニウム膜１８を順次堆積した後、バリアメタル１７及びアルミニウム膜１８をパターンニングして配線層を形成し、半導体装置を完成させる。ここで、当該配線層は、ソース領域１５及び第２ボディー領域１３とはトレンチ壁面の一部で電気的にコンタクトし、第３ボディー領域１６とはその上面で電気的にコンタクトする。
【産業上の利用可能性】
【００３７】
以上に説明したように、本発明を縦型ゲート電極を有する半導体装置及びその製造方法に適用した場合には、ソース領域と配線層とのコンタクト部の面積を小さくすることなく、ボディー領域と配線層とのコンタクト部の面積を大きくできるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明の一実施形態に係る縦型ゲート半導体装置の鳥瞰図である。
【図２】図２（ａ）及び（ｂ）は、図１のａ−ａ‘線及びｂ−ｂ’線の断面図である。
【図３】図３（ａ）及び（ｂ）は、図２（ａ）及び（ｂ）の断面構成に代替可能な変形例に係る縦型ゲート半導体装置の断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１４（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１８】図１８（ａ）及び（ｂ）は本発明の一実施形態に係る縦型ゲート半導体装置の製造方法の一工程を示す断面図である。
【図１９】図１９は従来の半導体装置の断面図である。
【符号の説明】
【００３９】
１    シリコン基板
２    エピタキシャル領域
３    第１ボディー領域
４    シリコン酸化膜
５    レジストパターン
６    トレンチ
７    シリコン酸化膜
８    ゲート絶縁膜
９    ポリシリコン膜
１０    ゲート電極
１１    絶縁膜
１２    レジストパターン
１３    第２ボディー領域
１４    レジストパターン
１５    ソース領域
１６    第３ボディー領域
１７    バリアメタル
１８    アルミニウム膜
１９    シリコン基板
２０    ドレイン領域
２１    ボディー領域
２２    ゲート絶縁膜
２３    ゲート電極
２４    ボディーコンタクト領域
２５    ソース領域
２６    絶縁膜
２７    バリアメタル
２８    アルミニウム膜
３０    半導体基板
Ｓ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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