(57)【要約】【課題】本発明は、最小限の素子数で、３値入力を実現することが可能な３値入力回路を提供することを目的とする。【解決手段】本発明に係る３値入力回路は、ソースが電源ラインに接続され、ドレインが抵抗Ｒ１を介して接地ラインに接続され、ゲートが入力端子Ｔ１に接続されたＰチャネル型電界効果トランジスタＭ１と；ソースが接地ラインに接続され、ドレインが抵抗Ｒ２を介して電源ラインに接続され、ゲートが入力端子Ｔ１に接続されたＮチャネル型電界効果トランジスタＭ２と；を有して成り、トランジスタＭ１、Ｍ２の各ドレインから、それぞれ、論理信号Ｓ１、Ｓ２を出力する構成とされている。【選択図】図１
2008053885.tif 000002
【特許請求の範囲】
【請求項１】
ソース或いはエミッタが電源ラインに接続され、ドレイン或いはコレクタが第１抵抗を介して接地ラインに接続され、ゲート或いはベースが入力端子に接続されたＰチャネル型或いはＰＮＰ型の第１トランジスタと；
ソース或いはエミッタが前記接地ラインに接続され、ドレイン或いはコレクタが第２抵抗を介して前記電源ラインに接続され、ゲート或いはベースが前記入力端子に接続されたＮチャネル型或いはＰＮＰ型の第２トランジスタと；
を有して成り、第１、第２トランジスタの各ドレイン或いは各コレクタから、それぞれ第１、第２論理信号を出力することを特徴とする３値入力回路。
【請求項２】
前記電源ラインと前記入力端子との間に接続された第３抵抗、及び、前記入力端子と前記接地ラインとの間に接続された第４抵抗のうち、少なくとも一方を有して成ることを特徴とする請求項１に記載の３値入力回路。
【請求項３】
前記入力端子と第１、第２トランジスタの各ゲート或いは各ベースとの間に接続された第５抵抗を有して成ることを特徴とする請求項１〜請求項２に記載の３値入力回路。
【請求項４】
第１論理信号と第２論理信号との論理和演算を行うことで、第１出力信号を生成する論理和演算器と；
第１論理信号と第２論理信号との排他的否定論理和演算を行うことで、第２出力信号を生成する排他的否定論理和演算器と；
第１論理信号と第２論理信号との否定論理積演算を行うことで、第３出力信号を生成する否定論理積演算器と；
を有して成ることを特徴とする請求項１〜請求項３のいずれかに記載の３値入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の電圧レベルが３値（Ｈ／Ｍ／Ｌ）のいずれかであるかに応じて、所定の論理信号を出力する３値入力回路に関するものである。
【背景技術】
【０００２】
従来より、マイクロコンピュータなどの信号処理装置においては、その信号入力端子数を削減するために、３値入力回路が用いられている(例えば、特許文献１を参照）。
【０００３】
図３は、３値入力回路の一従来例を示す回路ブロック図である。
【０００４】
本図に示すように、従来の３値入力回路は、２個のコンパレータＣＭＰ１、ＣＭＰ２を用いて、３値（Ｈ（ハイ）／Ｍ（ミドル）／Ｌ（ロー））の電圧レベルを取り得る入力信号ＩＮと、２値の閾値電圧Ｖｔｈ１、Ｖｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）とを比較し、各々の比較信号Ｓ１、Ｓ２をロジック回路（不図示）に送出する構成とされていた。
【０００５】
なお、上記構成から成る従来の３値入力回路において、入力信号ＩＮがＨレベルであるときには、比較信号Ｓ１、Ｓ２の出力論理がいずれもＨレベルとなる。一方、入力信号ＩＮがＭレベルであるときには、比較信号Ｓ１の出力論理がＬレベルとなり、比較信号Ｓ２の出力論理がＨレベルとなる。また、入力信号ＩＮがＬレベルであるときには、比較信号Ｓ１、Ｓ２の出力論理がいずれもＬレベルとなる。
【特許文献１】特開平９−４４２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、図３に示した従来構成の３値入力回路であれば、入力信号ＩＮの電圧レベルが３値（Ｈ／Ｍ／Ｌ）のいずれであるかに応じて、比較信号Ｓ１、Ｓ２の出力論理の組み合わせが上記の通りに変化するので、これをロジック回路（不図示）でモニタすれば、入力信号ＩＮの電圧レベルが３値のいずれであるかを判別することが可能となる。
【０００７】
しかしながら、上記従来構成の３値入力回路では、２個のコンパレータＣＭＰ１、ＣＭＰ２を形成するために１０個以上のトランジスタが必要となるため、ウェハ上での面積が大きくなり、ＩＣのチップサイズが大きくなって、コストアップが招かれていた。
【０００８】
本発明は、上記の問題点に鑑み、最小限の素子数で、３値入力を実現することが可能な３値入力回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明に係る３値入力回路は、ソース或いはエミッタが電源ラインに接続され、ドレイン或いはコレクタが第１抵抗を介して接地ラインに接続され、ゲート或いはベースが入力端子に接続されたＰチャネル型或いはＰＮＰ型の第１トランジスタと；ソース或いはエミッタが前記接地ラインに接続され、ドレイン或いはコレクタが第２抵抗を介して前記電源ラインに接続され、ゲート或いはベースが前記入力端子に接続されたＮチャネル型或いはＰＮＰ型の第２トランジスタと；を有して成り、第１、第２トランジスタの各ドレイン或いは各コレクタから、それぞれ、第１、第２論理信号を出力する構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成る３値入力回路は、前記電源ラインと前記入力端子との間に接続された第３抵抗、及び、前記入力端子と前記接地ラインとの間に接続された第４抵抗のうち、少なくとも一方を有して成る構成（第２の構成）にするとよい。
【００１１】
また、上記第１又は第２の構成から成る３値入力回路は、前記入力端子と第１、第２トランジスタの各ゲート或いは各ベースとの間に接続された第５抵抗を有して成る構成（第３の構成）にするとよい。
【００１２】
さらに、上記第１〜第３いずれかの構成から成る３値入力回路は、第１論理信号と第２論理信号との論理和演算を行うことで、第１出力信号を生成する論理和演算器と；第１論理信号と第２論理信号との排他的否定論理和演算を行うことで、第２出力信号を生成する排他的否定論理和演算器と；第１論理信号と第２論理信号との否定論理積演算を行うことで、第３出力信号を生成する否定論理積演算器と；を有して成る構成（第４の構成）にするとよい。
【発明の効果】
【００１３】
上記したように、本発明に係る３値入力回路であれば、最小限の素子数で、３値入力を実現することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明に係る３値入力回路の一実施形態を示す回路ブロック図である。
【００１５】
本図に示すように、本実施形態の３値入力回路は、Ｐチャネル型電界効果トランジスタＭ１と、Ｎチャネル型電界効果トランジスタＭ２と、抵抗Ｒ１〜Ｒ５と、を有して成り、入力信号ＩＮの電圧レベルが３値（Ｈ（ハイ）／Ｍ（ミドル）／Ｌ（ロー））のいずれかであるかに応じて、所定の論理信号Ｓ１、Ｓ２を出力する構成とされている。
【００１６】
また、本実施形態の３値入力回路は、論理信号Ｓ１、Ｓ２から３系統の出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を生成し、これをロジック回路ＣＴＲＬに送出するロジック合成手段として、論理和演算器ＯＲと、排他的否定論理和演算器ＸＮＯＲと、否定論理積演算器ＮＡＮＤと、を有して成る。
【００１７】
トランジスタＭ１のソースは、電源ライン（例えば５［Ｖ］）に接続されている。トランジスタＭ１のドレインは、抵抗Ｒ１（例えば１００［ｋΩ］）を介して接地ラインに接続されている。トランジスタＭ１のゲートは、抵抗Ｒ５を介して入力端子Ｔ１に接続されている。トランジスタＭ１のバックゲートは、電源ラインに接続されている。なお、トランジスタＭ１のドレインからは、論理信号Ｓ１が引き出される。
【００１８】
トランジスタＭ２のソースは、接地ラインに接続されている。トランジスタＭ２のドレインは、抵抗Ｒ２（例えば１００［ｋΩ］）を介して電源ラインに接続されている。トランジスタＭ２のゲートは、抵抗Ｒ５を介して入力端子Ｔ１に接続されている。トランジスタＭ２のバックゲートは、接地ラインに接続されている。なお、トランジスタＭ２のドレインからは、論理信号Ｓ２が引き出される。
【００１９】
抵抗Ｒ３（例えば５０［ｋΩ］）は、電源ラインと入力端子Ｔ１との間に接続されている。また、抵抗Ｒ４（例えば５０［ｋΩ］）は、入力端子Ｔ１と接地ラインとの間に接続されている。このような抵抗Ｒ３、Ｒ４を接続することにより、入力端子Ｔ１がオープンとされた場合でも、入力信号ＩＮの電圧レベルを確定することができるので、３値入力回路の誤動作を防止することが可能となる。なお、本実施形態では、抵抗Ｒ３、Ｒ４を設けた構成を例示して説明を行っているが、本発明の構成はこれに限定されるものではなく、プルアップかプルダウンのいずれか一を行う構成としても構わない。
【００２０】
抵抗Ｒ５（例えば５［ｋΩ］）は、先述のように、入力端子Ｔ１とトランジスタＭ１、Ｍ２の各ゲートとの間に接続されている。このような抵抗Ｒ５を接続することにより、入力端子Ｔ１に静電サージなどの過大電圧が印加された場合でも、トランジスタＭ１、Ｍ２のゲート破壊を防止することが可能となる。
【００２１】
なお、上記した抵抗Ｒ１〜Ｒ４の各抵抗値については、消費電流の抑制とノイズ低減とのバランスを考慮して適宜設定すればよい。
【００２２】
論理和演算器ＯＲ、排他的否定論理和演算器ＸＮＯＲ、及び、否定論理積演算器ＮＡＮＤの各一端は、トランジスタＭ１のドレインに接続されており、各他端は、トランジスタＭ２のドレインに接続されている。すなわち、論理和演算器ＯＲは、論理信号Ｓ１、Ｓ２の論理和演算を行うことで、第１出力信号ＯＵＴ１を生成し、排他的否定論理和演算器ＸＮＯＲは、論理信号Ｓ１、Ｓ２の排他的否定論理和演算を行うことで、第２出力信号ＯＵＴ２を生成する。また、否定論理積演算器ＮＡＮＤは、論理信号Ｓ１、Ｓ２の否定論理積演算を行うことで、第３出力信号ＯＵＴ３を生成する。
【００２３】
次に、上記構成から成る３値入力回路の動作について、図２を参照しながら、詳細な説明を行う。
【００２４】
図２は、本発明に係る３値入力回路の真理値表である。
【００２５】
入力端子Ｔ１にＨレベル（例えば５［Ｖ］）の入力信号ＩＮが印加されたときには、トランジスタＭ１がオフとなり、トランジスタＭ２がオンとなる。従って、論理信号Ｓ１、Ｓ２の出力論理がいずれもＬレベルとなる。
【００２６】
一方、入力端子Ｔ１がオープンされ、入力信号ＩＮがＭレベル（例えば２．５［Ｖ］）となっているときには、トランジスタＭ１、Ｍ２がいずれもオンとなる。従って、論理信号Ｓ１の出力論理がＨレベルとなり、論理信号Ｓ２の出力論理がＬレベルとなる。
【００２７】
また、入力端子Ｔ１にＬレベル（例えば０［Ｖ］）の入力信号ＩＮが印加されたときには、トランジスタＭ１がオンとなり、トランジスタＭ２がオフとなる。従って、論理信号Ｓ１、Ｓ２の出力論理がいずれもＨレベルとなる。
【００２８】
このように、本実施形態の３値入力回路では、入力信号ＩＮの電圧レベルが３値（Ｈ／Ｍ／Ｌ）のいずれであるかに応じて、論理信号Ｓ１、Ｓ２の出力論理の組み合わせが上記の通りに変化するので、これをロジック回路ＣＴＲＬでモニタすれば、入力信号ＩＮの電圧レベルが３値のいずれであるかを判別することが可能となる。
【００２９】
すなわち、本実施形態の３値入力回路であれば、従来のコンパレータ（図３を参照）をトランジスタと抵抗に置き換えることにより、少ない素子数で同等の機能を実現することが可能となる。従って、ウェハ上での面積を削減することができ、ＩＣのチップサイズを小さくすることができるので、コストダウンが可能となる。
【００３０】
また、本実施形態の３値入力回路は、論理和演算器ＯＲ、排他的否定論理和演算器ＸＮＯＲ、並びに、否定論理積演算器ＮＡＮＤを用いて、論理信号Ｓ１、Ｓ２から３系統の出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を生成し、これをロジック回路ＣＴＲＬに送出する構成とされている。
【００３１】
なお、出力信号ＯＵＴ１〜ＯＵＴ３の出力論理は、図２に示したように、入力信号ＩＮがＨレベルであれば、それぞれＬ、Ｈ、Ｈとなり、入力信号ＩＮがＭレベルであれば、それぞれＨ、Ｌ、Ｈとなる。また、入力信号ＩＮがＬレベルであれば、Ｈ、Ｈ、Ｌとなる。
【００３２】
従って、ロジック回路ＣＴＲＬでは、出力信号ＯＵＴ１〜出力信号ＯＵＴ３の各出力論理と入力信号ＩＮの電圧レベルを各個に対応させることができるので、その電圧レベルの認識を容易に行うことが可能となる。
【００３３】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００３４】
例えば、上記実施形態では、Ｐチャネル型電界効果トランジスタＭ１、及び、Ｎチャネル型電界効果トランジスタＭ２を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、これらに代えて、ＰＮＰ型バイポーラトランジスタ、及び、ＮＰＮ型バイポーラトランジスタを用いても構わない。その場合、バイポーラトランジスタのコレクタ、エミッタ、ベースは、それぞれ、電界効果トランジスタのソース、ドレイン、ゲートに対応する形で接続すればよい。
【産業上の利用可能性】
【００３５】
本発明は、ディスクリートも含めた電子回路全般に有用な技術である。例えば、本発明に係る３値入力回路をＩＣのテスト信号入力部に適用した場合、３値入力が可能なテスト端子をｎ個設けることにより、（３n−１）通りのテスト項目（内部電源オフや内部クロックオフなど）を実現することが可能となる。
【図面の簡単な説明】
【００３６】
【図１】は、本発明に係る３値入力回路の一実施形態を示す回路ブロック図である。
【図２】は、本発明に係る３値入力回路の真理値表である。
【図３】は、３値入力回路の一従来例を示す回路ブロック図である。
【符号の説明】
【００３７】
Ｔ１    入力端子
Ｍ１    Ｐチャネル型電界効果トランジスタ
Ｍ２    Ｎチャネル型電界効果トランジスタ
Ｒ１〜Ｒ５    抵抗
ＯＲ    論理和演算器
ＸＮＯＲ    排他的否定論理和演算器
ＮＡＮＤ    否定論理積演算器
ＣＴＲＬ    ロジック回路
【図１】
2008053885.tif 000003
【図２】
2008053885.tif 000004
【図３】
2008053885.tif 000005