(57)【要約】【課題】  オフ特性及び耐圧の劣化を抑制可能となる半導体記憶装置の製造方法を提供する。【解決手段】  半導体基板１上の第１の埋め込み絶縁膜２上に、第１の埋め込み絶縁膜２と異なる材料からなる第２の埋め込み絶縁膜３を形成する工程と、第１及び第２の埋め込み絶縁膜２，３の一部を選択的に除去して半導体基板１の表面の一部を露出させる工程と、第２の埋め込み絶縁膜３と表面の水平レベルが一致するように、半導体基板１の露出した一部に第１の半導体層４０を埋め込む工程と、第１の半導体層４０及び第２の埋め込み絶縁膜３上に第２の半導体層４を堆積する工程を含む。【選択図】      図１２
2008053361.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲート電極及び制御ゲート電極をそれぞれ有する複数のメモリセルトランジスタの列方向の単位配列を少なくとも複数個行方向に配置してマトリクスを構成する半導体記憶装置であって、
半導体基板と、
前記半導体基板上の第１の埋め込み絶縁膜と、
前記第１の埋め込み絶縁膜上に配置され、前記第１の埋め込み絶縁膜よりも誘電率が高い材料からなる第２の埋め込み絶縁膜と、
前記第２の埋め込み絶縁膜上に配置され、前記複数のメモリセルトランジスタのそれぞれのソース領域、ドレイン領域及びチャネル領域を形成する半導体層
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記第２の埋め込み絶縁膜が、窒化ケイ素、酸窒化ケイ素、及びアルミナのいずれかの材料から選ばれることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の埋め込み絶縁膜が、酸化ケイ素からなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記列方向の単位配列の端部に位置する前記メモリセルトランジスタのソース領域をドレイン領域とし、
前記半導体層に、該ドレイン領域に接して設けられたチャネル領域と、
前記半導体層に、該チャネル領域に接して設けられたソース領域
とを有する選択ゲートトランジスタを更に備えて、セルユニットを構成することを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１及び第２の埋め込み絶縁膜が、前記単位配列並びに前記選択ゲートトランジスタのソース領域及びドレイン領域の下に選択的に配置され、
前記選択ゲートトランジスタのチャネル領域が前記半導体基板と接していることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
半導体基板上の第１の埋め込み絶縁膜上に、前記第１の埋め込み絶縁膜と異なる材料からなる第２の埋め込み絶縁膜を形成する工程と、
前記第１及び第２の埋め込み絶縁膜の一部を選択的に除去して前記半導体基板の表面の一部を露出させる工程と、
前記第２の埋め込み絶縁膜と表面の水平レベルが一致するように、前記半導体基板の露出した一部に第１の半導体層を埋め込む工程と、
前記第１の半導体層及び前記第２の埋め込み絶縁膜上に第２の半導体層を、前記第２の半導体層上にゲート絶縁膜を、前記ゲート絶縁膜上に浮遊ゲート電極層を順に堆積する工程と、
前記浮遊ゲート電極層、前記ゲート絶縁膜及び前記第２の半導体層を貫通し、列方向に延伸する素子分離絶縁膜を形成する工程と、
前記浮遊ゲート電極層上に電極間絶縁膜を、前記電極間絶縁膜上に制御ゲート電極層を順に堆積する工程と、
前記制御ゲート電極層、前記電極間絶縁膜及び前記浮遊ゲート電極層を貫通して行方向に延伸するセル分離溝部を形成して、前記セル分離溝部の下方に位置する前記第２の半導体層に、メモリセルトランジスタのソース領域及びドレイン領域を形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記第２の埋め込み絶縁膜が、前記第１の埋め込み絶縁膜に比して機械的強度が強いことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１の半導体層を埋め込む工程が、
前記第１の半導体層を成膜するステップと、
化学的機械的研磨を行い前記第１の半導体層を平坦化するステップ
を含むことを特徴とする請求項６又は７に記載の半導体記憶装置の製造方法。
【請求項９】
前記第２の埋め込み絶縁膜が、フッ酸に対して耐性を有することを特徴とする請求項６〜８のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第２の半導体層を堆積する工程が、フッ酸を用いて前記第１の半導体層の表面に形成された自然酸化膜を除去することを含むことを特徴とする請求項６〜９のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第２の埋め込み絶縁膜が、窒化ケイ素、酸窒化ケイ素、及びアルミナのいずれかの材料から選ばれることを特徴とする請求項６〜１０のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第１の埋め込み絶縁膜が、酸化ケイ素からなることを特徴とする請求項６〜１１のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１３】
半導体基板上の第１の埋め込み絶縁膜上に、前記第１の埋め込み絶縁膜と異なる材料からなる第２の埋め込み絶縁膜を形成する工程と、
前記第１及び第２の埋め込み絶縁膜の一部を選択的に除去して前記半導体基板の表面の一部を露出させる工程と、
前記第２の埋め込み絶縁膜と表面の水平レベルが一致するように、前記半導体基板の露出した一部に第１の半導体層を埋め込む工程と、
前記第２の埋め込み絶縁膜を除去する工程と、
前記第１の半導体層及び前記第１の埋め込み絶縁膜上に第２の半導体層を、前記第２の半導体層上にゲート絶縁膜を、前記ゲート絶縁膜上に浮遊ゲート電極層を順に堆積する工程と、
前記浮遊ゲート電極層、前記ゲート絶縁膜及び前記第２の半導体層を貫通し、列方向に延伸する素子分離絶縁膜を形成する工程と、
前記浮遊ゲート電極層上に電極間絶縁膜を、前記電極間絶縁膜上に制御ゲート電極層を順に堆積する工程と、
前記制御ゲート電極層、前記電極間絶縁膜及び前記浮遊ゲート電極層を貫通して行方向に延伸するセル分離溝部を形成して、前記セル分離溝部の下方に位置する前記第２の半導体層に、メモリセルトランジスタのソース領域及びドレイン領域を形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
前記第２の埋め込み絶縁膜が、前記第１の埋め込み絶縁膜よりも薄いことを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）技術に関し、特にＳＯＩ技術を用いた半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、部分ＳＯＩ基板を採用した不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。その部分ＳＯＩ基板を形成するときには、まず、半導体基板上に酸化ケイ素（ＳｉＯ2）からなる埋め込み絶縁膜（ＢＯＸ膜）を成膜して、その埋め込み絶縁膜の一部に開口部を形成した後、開口部に露出した半導体基板及び埋め込み絶縁膜上に半導体層（ＳＯＩ層）を成膜する。
【０００３】
ここで問題となるのは、半導体層を成膜するときに、開口部と埋め込み絶縁膜の境界部分において、埋め込み絶縁膜の厚さに応じた段差が生じるということである。この半導体層の段差が、露光バラツキ、プロセスバラツキを生じさせ、半導体層に形成されるトランジスタの特性劣化につながる場合がある。
【０００４】
この問題を解決する方法の一つとしては、埋め込み絶縁膜に開口部を形成し、半導体層を成膜した後に、埋め込み絶縁膜をストッパーとして化学的機械的研磨（ＣＭＰ）を行い、半導体層の表面を平坦化する。その後、埋め込み絶縁膜及び平坦化された半導体層上に再度半導体層を成膜する。これにより、半導体層の表面の平坦性が保たれる。
【０００５】
しかしながら、ＣＭＰ工程における機械的衝撃、即ち研磨傷や応力により、ストッパーとした埋め込み絶縁膜に欠陥が導入される場合がある。この欠陥が、半導体層に形成されるトランジスタのソース・ドレイン方向のキャリアパスとなってしまい、トランジスタのオフ特性を劣化させる。更に、導入された欠陥が、埋め込み絶縁膜の縦方向への欠陥を増長させ、チャネル領域から半導体基板へのリークパスを形成し、耐圧劣化を引き起こすという問題がある。
【特許文献１】特開２００６−７３９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、オフ特性及び耐圧の劣化を抑制可能となる半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、浮遊ゲート電極及び制御ゲート電極をそれぞれ有する複数のメモリセルトランジスタの列方向の単位配列を少なくとも複数個行方向に配置してマトリクスを構成する半導体記憶装置であって、（イ）半導体基板と、（ロ）半導体基板上の第１の埋め込み絶縁膜と、（ハ）第１の埋め込み絶縁膜上に配置され、第１の埋め込み絶縁膜よりも誘電率が高い材料からなる第２の埋め込み絶縁膜と、（ニ）第２の埋め込み絶縁膜上に配置され、複数のメモリセルトランジスタのそれぞれのソース領域、ドレイン領域及びチャネル領域を形成する半導体層とを備える半導体記憶装置が提供される。
【０００８】
本願発明の他の態様によれば、（イ）半導体基板上の第１の埋め込み絶縁膜上に、第１の埋め込み絶縁膜と異なる材料からなる第２の埋め込み絶縁膜を形成する工程と、（ロ）第１及び第２の埋め込み絶縁膜の一部を選択的に除去して半導体基板の表面の一部を露出させる工程と、（ハ）第２の埋め込み絶縁膜と表面の水平レベルが一致するように、半導体基板の露出した一部に第１の半導体層を埋め込む工程と、（ニ）第１の半導体層及び第２の埋め込み絶縁膜上に第２の半導体層を、第２の半導体層上にゲート絶縁膜を、ゲート絶縁膜上に浮遊ゲート電極層を順に堆積する工程と、（ホ）浮遊ゲート電極層、ゲート絶縁膜及び第２の半導体層を貫通し、列方向に延伸する素子分離絶縁膜を形成する工程と、（ヘ）浮遊ゲート電極層上に電極間絶縁膜を、電極間絶縁膜上に制御ゲート電極層を順に堆積する工程と、（ト）制御ゲート電極層、電極間絶縁膜及び浮遊ゲート電極層を貫通して行方向に延伸するセル分離溝部を形成して、セル分離溝部の下方に位置する第２の半導体層に、メモリセルトランジスタのソース領域及びドレイン領域を形成する工程とを含む半導体記憶装置の製造方法が提供される。
【０００９】
本願発明の更に他の態様によれば、（イ）半導体基板上の第１の埋め込み絶縁膜上に、第１の埋め込み絶縁膜と異なる材料からなる第２の埋め込み絶縁膜を形成する工程と、（ロ）第１及び第２の埋め込み絶縁膜の一部を選択的に除去して半導体基板の表面の一部を露出させる工程と、（ハ）第２の埋め込み絶縁膜と表面の水平レベルが一致するように、半導体基板の露出した一部に第１の半導体層を埋め込む工程と、（ニ）第２の埋め込み絶縁膜を除去する工程と、（ホ）第１の半導体層及び第１の埋め込み絶縁膜上に第２の半導体層を、第２の半導体層上にゲート絶縁膜を、ゲート絶縁膜上に浮遊ゲート電極層を順に堆積する工程と、（ヘ）浮遊ゲート電極層、ゲート絶縁膜及び第２の半導体層を貫通し、列方向に延伸する素子分離絶縁膜を形成する工程と、（ト）浮遊ゲート電極層上に電極間絶縁膜を、電極間絶縁膜上に制御ゲート電極層を順に堆積する工程と、（チ）制御ゲート電極層、電極間絶縁膜及び浮遊ゲート電極層を貫通して行方向に延伸するセル分離溝部を形成して、セル分離溝部の下方に位置する第２の半導体層に、メモリセルトランジスタのソース領域及びドレイン領域を形成する工程とを含む半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、オフ特性及び耐圧の劣化を抑制可能となる半導体記憶装置及び半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
【００１４】
本発明の実施の形態に係る半導体記憶装置としては、図１に示すような、例えばｍ×ｎ（ｍ，ｎは整数）個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnがマトリクス状に配置されてセルアレイを構成しているＮＡＮＤ型フラッシュＥＥＰＲＯＭを例示する。図１において、セルアレイの列方向に沿って、上から順に、ソース線コンタクトプラグ１８に接続されたソース線ＳＬ、選択ゲートトランジスタＳＴＳ1〜ＳＴＳmの選択ゲート電極が接続された選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ11〜ＭＴm1のそれぞれの制御ゲート電極を接続するワード線ＷＬ1、メモリセルトランジスタＭＴ12〜ＭＴm2のそれぞれの制御ゲート電極を接続するワード線ＷＬ2、メモリセルトランジスタＭＴ1n〜ＭＴmnのそれぞれの制御ゲート電極を接続するワード線ＷＬn、選択ゲートトランジスタＳＴＤ1〜ＳＴＤmの選択ゲート電極が接続された選択ゲート線ＳＧＤが配列している。行方向には、それぞれビット線コンタクトプラグ１７に接続され、列方向に延伸するビット線ＢＬ1，ＢＬ2，・・・・・，ＢＬmが順にｍ本配列されている。
【００１５】
なお、ＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnの列方向に一つの単位配列を模式的に示しているが、あくまでも例示であり、ＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnと同様の単位配列が、列方向に複数個配置されていても良い。
【００１６】
図１に示したマトリクスの列方向に沿ったＡ−Ａ切断面で見た場合の断面図を図２に示す。図２に示すように、半導体記憶装置は、ｐ+型の半導体基板１と、半導体基板１上に配置された第１の埋め込み絶縁膜（ＢＯＸ膜）２と、第１の埋め込み絶縁膜２上に配置された第１の埋め込み絶縁膜２よりも誘電率が高い材料からなる第２の埋め込み絶縁膜（ＢＯＸ膜）３と、第２の埋め込み絶縁膜３上に配置され、複数のメモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれのｎ＋型のソース領域４２１，４２２，・・・・・，４２ｎ、ｎ＋型のドレイン領域４２２，４２３，・・・・・，４２（ｎ＋１）、及びｎ型のチャネル領域４１１，４１２，・・・・・，４１ｎを、複数のメモリセルトランジスタＭＴ11〜ＭＴ1nの配列に対応させて周期的に配置した半導体層（ＳＯＩ層）４とを備える。なお、ｐ+型の半導体基板１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）であっても良い。
【００１７】
第１の埋め込み絶縁膜２の厚さは３０〜４０ｎｍ程度である。第１の埋め込み絶縁膜２としては、ＳｉＯ2膜が使用可能である。第２の埋め込み絶縁膜３の厚さは５〜１０ｎｍ程度であり、第１の埋め込み絶縁膜２よりも薄い。第２の埋め込み絶縁膜３としては、第１の埋め込み絶縁膜２よりも誘電率が高い、窒化ケイ素（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）又はアルミナ（Ａｌ2Ｏ3）等の高誘電率（Ｈｉｇｈ−ｋ）材料が使用可能である。半導体層４の材料としては、Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、又はシリコンカーバイド（３Ｃ−ＳｉＣ）等が使用可能である。
【００１８】
単位配列を構成するメモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、浮遊ゲート電極１３と制御ゲート電極１５が積層されたスタックゲート構造のデプレッション型ＭＩＳトランジスタである。例えば、メモリセルトランジスタＭＴ11は、半導体層４に対向して配置されたｎ+型のソース及びドレイン領域４２１，４２２と、ソース及びドレイン領域４２１，４２２に挟まれたｎ-型のチャネル領域４１１と、チャネル領域４１１上にゲート絶縁膜（トンネル酸化膜）１２を介して配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。メモリセルトランジスタＭＴ12は、半導体層４に対向して配置されたｎ+型のソース及びドレイン領域４２２，４２３と、ソース及びドレイン領域４２２，４２３に挟まれたｎ-型のチャネル領域４１２と、チャネル領域４１２上にゲート絶縁膜１２を介して配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。・・・・・メモリセルトランジスタＭＴ1nは、半導体層４に対向して配置されたｎ+型のソース及びドレイン領域４２ｎ，４２（ｎ＋１）と、ソース及びドレイン領域４２ｎ，４２（ｎ＋１）に挟まれたｎ-型のチャネル領域４１ｎと、チャネル領域４１ｎ上にゲート絶縁膜１２を介して配置された浮遊ゲート電極１３と、浮遊ゲート電極１３上に電極間絶縁膜１４を介して配置された制御ゲート電極１５とを備える。
【００１９】
ゲート絶縁膜１２の厚さは、１ｎｍ〜２０ｎｍ程度であり、好ましくは５ｎｍ〜１０ｎｍ程度である。ゲート絶縁膜１２の材料としては、ＳｉＯ2の他にも、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、及び酸化ジルコニウム（ＺｒＯ2）等が使用可能である。
【００２０】
電極間絶縁膜１４の厚さは、ゲート絶縁膜１２の厚さの２〜５倍程度で、好ましくは１０〜３０ｎｍ程度である。電極間絶縁膜１４の材料としては、Ｓｉ3Ｎ4、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3、ＺｒＯ2、オキサイド／ナイトライド／オキサイド（ＯＮＯ）、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ3）、酸フッ化シリコン（ＳｉＯxＦy）、及びポリイミド等の有機樹脂などの単体、又はこれらの材料を組み合わせた積層構造が使用可能である。
【００２１】
列方向の単位配列をなす複数のメモリセルトランジスタＭＴ11〜ＭＴ1nのそれぞれは、互いに隣接するメモリセルトランジスタ間で、ソース及びドレイン領域４２１〜４２（ｎ＋１）を互いに共有する。「互いに共有する」とは、互いに隣接するメモリセルトランジスタ間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、メモリセルトランジスタＭＴ11のドレイン領域４２２が、隣接するメモリセルトランジスタＭＴ12のソース領域４２２となる。ソース領域４２１〜４２ｎ、チャネル領域４１１〜４１ｎ及びドレイン領域４２２〜４２（ｎ＋１）は、逐次列方向に延伸して単位配列を構成し、隣接する単位配列のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するようにして、複数本の単位配列が平行に配列される。
【００２２】
メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の単位配列の両端には、それぞれ隣接して２つの選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が配置されている。選択ゲートトランジスタＳＴＳ1は、メモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の配列の一端に位置するメモリセルトランジスタＭＴ11のソース領域４２１と共通領域となるｎ+型のドレイン領域４２１と、ドレイン領域４２１に隣接するｐ型のチャネル領域４２と、チャネル領域４２に隣接するｎ+型のソース領域４３と、チャネル領域４２上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ａ，１５ａとを備えるエンハンスメント型ＭＩＳトランジスタである。ドレイン領域４２１、チャネル領域４２及びソース領域４３は半導体層４に設けられる。ソース領域４３上には、ソース線コンタクトプラグ１８が接続されている。
【００２３】
一方、選択ゲートトランジスタＳＴＤ1は、列方向の単位配列をなすメモリセルトランジスタＭＴ11〜ＭＴ1nの列方向の配列の他端に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）と共通領域となるｎ+型のソース領域４２（ｎ＋１）と、ソース領域４２（ｎ＋１）に隣接して配置されたｐ型のチャネル領域４４と、チャネル領域４４に隣接して配置されたｎ+型のドレイン領域４５と、チャネル領域４４上にゲート絶縁膜１２を介して配置された選択ゲート電極１３ｂ，１５ｂとを備えるエンハンスメント型ＭＩＳトランジスタである。ソース領域４２（ｎ＋１）、チャネル領域４４及びドレイン領域４５は半導体層（ＳＯＩ層）４に設けられる。ドレイン領域４５上には、ビット線コンタクトプラグ１７が接続されている。
【００２４】
図１に示したマトリクスの行方向に沿ったＢ−Ｂ切断面で見た場合の断面図を図３に示す。図３において、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21のそれぞれの浮遊ゲート電極１３及びチャネル領域４１１間には素子分離絶縁膜６が埋め込まれている。即ち、素子分離絶縁膜６により、行方向に隣接するメモリセルトランジスタＭＴ11，ＭＴ21は互いに完全に素子分離される。なお、図示を省略しているが、複数のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnからなるセルアレイの外側に半導体層４或いは半導体基板１上に配置されたセルアレイの周辺回路を更に備えることは勿論である。
【００２５】
図１〜図３に示した実施の形態に係る半導体記憶装置の等価回路を図４に示す。図４に示すように、セルアレイ１００には、複数のセルユニット１１１，１１２，１１３，・・・・・，１１ｍがそれぞれ行方向に順に配列されてマトリクスをなしている。各セルユニット１１１，１１２，１１３，・・・・・，１１ｍには、それぞれ列方向に配列されたメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnが含まれている。例えばセルユニット１１１では、メモリセルトランジスタＭＴ11〜ＭＴ1n、及び選択ゲートトランジスタＳＴＳ1，ＳＴＤ1が直列接続されている。セルユニット１１２では、選択ゲートトランジスタＳＴＳ2、メモリセルトランジスタＭＴ21〜ＭＴ2n、及び選択ゲートトランジスタＳＴＤ2が直列接続されている。・・・・・セルユニット１１ｍでは、選択ゲートトランジスタＳＴＳm、メモリセルトランジスタＭＴm1〜ＭＴmn、及び選択ゲートトランジスタＳＴＤmが直列接続されている。
【００２６】
図２から分かるように、セルユニット１１１の右の端部側に位置するメモリセルトランジスタＭＴ11のソース領域４２１には、メモリトランジスタＭＴ11〜ＭＴ1nを選択する選択ゲートトランジスタＳＴＳ1のドレイン領域４２１が接続されている。セルユニット１１１の左の端部側に位置するメモリセルトランジスタＭＴ1nのドレイン領域４２（ｎ＋１）には、メモリトランジスタＭＴ11〜ＭＴ1nを選択する選択ゲートトランジスタＳＴＤ1のソース領域４２（ｎ＋１）が接続される。図４から容易に理解できるように、セルユニット１１２，１１３，・・・・・，１１ｍについても同様な断面構造である。
【００２７】
図４に示すように、選択ゲートトランジスタＳＴＳ1〜ＳＴＳmのそれぞれのソースには、共通のソース線ＳＬが接続される。ソース線ＳＬにはソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。選択ゲートトランジスタＳＴＳ1〜ＳＴＳmの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ1〜ＳＴＤmのそれぞれに共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ11，ＭＴ21，・・・・・，ＭＴm1のワード線ＷＬ1、メモリセルトランジスタＭＴ12，ＭＴ22，・・・・・，ＭＴm2のワード線ＷＬ2、・・・・・、メモリセルトランジスタＭＴ1n，ＭＴ2n，・・・・・，ＭＴmnのワード線ＷＬnは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ1〜ＷＬn及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。選択ゲートトランジスタＳＴＤ1〜ＳＴＤmのそれぞれのドレインにはビット線ＢＬ1〜ＢＬmがそれぞれ接続される。ビット線ＢＬ1〜ＢＬmには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ1〜ＢＬmのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したデータを増幅する。
【００２８】
次に、本発明の実施の形態に係る半導体記憶装置の読み出し動作時において、読み出しを行うメモリセルトランジスタ（例えば、メモリセルトランジスタＭＴ11）の制御ゲート電極１５には０Ｖが印加される。図５に示すように、浮遊ゲート電極１３に電子が蓄積されていなければ、メモリセルトランジスタＭＴ11がオン状態となり、チャネル電流Ｉ1が流れる。このとき、消去状態（データが「１」）と判定される。一方、図６に示すように、浮遊ゲート電極１３に電子が蓄積されているとき、浮遊ゲート電極１３直下のチャネル領域４１１の空乏層Ｄ1が広がり、メモリセルトランジスタＭＴ11はオフ状態となるので、チャネル電流が流れない。このとき、書き込み状態（データが「０」）と判定される。ここで、図６に示すように、空乏層Ｄ1が第２の埋め込み絶縁膜２まで広がらない場合、チャネル領域４１１の第２の埋め込み絶縁膜２との界面近傍でキャリアパスＩ2が形成され、誤読み出しされる可能性がある。
【００２９】
この誤読み出しを防止するために、バックゲート制御が行われる。バックゲート制御を行うために、半導体基板１（或いは、ｐ型ウェル領域）全面、或いは少なくともメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmn下の半導体基板１（或いは、ｐ型ウェル領域）をバックゲートとして、ソース線コンタクトプラグ１８と同じパターンのバックゲートプラグが、セルアレイ内の複数箇所に形成されている。ソース線コンタクトプラグ１８がアースに落ちているが、バックゲートコンタクトプラグは、図７に示すバックゲート制御回路１０５に接続されている。
【００３０】
図７に示すように、読み出しを行うメモリセルトランジスタＭＴ11をオフ状態にするときに、バックゲート制御回路１０５を用いて半導体基板（バックゲート）１に電圧Ｖgを印加する。これにより、第２の埋め込み絶縁膜２に補足されている電子が誘起されて、第２の埋め込み絶縁膜２側からメモリセルトランジスタＭＴ11のチャネル領域４１１側へ空乏層Ｄ2が広がり、第２の埋め込み絶縁膜２との界面近傍のキャリアパスを抑制することができる。このように、バックゲート制御により、メモリセルトランジスタＭＴ11のオフ特性を向上することができる。
【００３１】
ここで、埋め込み絶縁膜は、絶縁性を保つため、数十ｎｍの厚さが必要である。埋め込み絶縁膜を厚くするとリーク電流の抑制効果が高くなる一方、容量が小さくなってしまい、バックゲートによるオフ特性向上効果が損なわれる。本発明の実施の形態に係る半導体記憶装置によれば、第１の埋め込み絶縁膜２上に高誘電率の第２の埋め込み絶縁膜３を用いるので、リーク電流を抑制可能な厚さを保ちつつ、所望の容量値を実現して、オフ特性向上効果を維持できる。
【００３２】
また、本発明の実施の形態に係る半導体記憶装置の書き込み動作において、書き込みを行うメモリセルトランジスタ（例えばメモリセルトランジスタＭＴ11）の制御ゲートに、書き込み電圧Ｖpp（例えば、２０Ｖ程度）を印加して半導体基板１の電位と制御ゲート電極１５の電位の差を大きくすることにより、トンネル電流を浮遊ゲートに注入する。このとき、列方向に隣接する書き込みを行わないメモリセルトランジスタ（例えばメモリセルトランジスタＭＴ21）にも同時に書き込み電圧Ｖppが印加されてしまい、メモリセルトランジスタＭＴ21にもトンネル電流が注入されて、誤書き込みされる可能性がある。このような誤書き込みを抑制するために、セルフブースト（Self-Boost）が行われる。
【００３３】
セルフブーストの動作を図４を用いて説明する。まず、ビット線ＢＬ1，ＢＬ2，・・・・・，ＢＬm側の選択ゲート線ＳＧＤをオンにする。書き込みを行わないＮＡＮＤ列ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnに接続されたビット線ＢＬ2，・・・・・，ＢＬmの電位をＶpassまで上げ、書き込みを行うメモリセルトランジスタＭＴ11を含むＮＡＮＤ列ＭＴ11〜ＭＴ1nに接続されたビット線ＢＬ1は０Ｖのまま維持する。そして、書き込みを行わない制御ゲートの電位を電圧Ｖpassまで上げることで、メモリセルトランジスタＭＴ12〜ＭＴ1n，ＭＴ22〜ＭＴ2n，・・・・・，ＭＴm2〜ＭＴmnがオン状態になり、ビット線ＢＬ1，ＢＬ2，・・・・・，ＢＬmに印加したバイアスが転送される。この結果、書き込みを行わないＮＡＮＤ列ＭＴ21〜ＭＴ2n，・・・・・，ＭＴm1〜ＭＴmnは、半導体基板１の表面が電圧Ｖpassに近づき、書き込みを行うＮＡＮＤ列ＭＴ11〜ＭＴ1nは、半導体基板１の表面が０Ｖのまま保たれる。その後、書き込みを行うメモリセルトランジスタＭＴ11の制御ゲートに書き込み電圧Ｖppを印加する。これにより、書き込みを行うメモリセルトランジスタＭＴ11に隣接する、書き込みを行わないメモリセルトランジスタＭＴ21の電位差が、書き込みを行うメモリセルトランジスタＭＴ11の電位差より小さくなるので、誤書き込みを抑制できる。
【００３４】
ここで、先に説明したバックゲートによる制御に主眼を置いた場合には、埋め込み絶縁膜にはＨｉｇｈ−ｋ材料が適しているが、セルフブーストを考慮すると、制御ゲートにバイアスを印加したときに、そのバイアスをチャネルに効率よく伝えるために、埋め込み絶縁膜の容量が小さいほうが良い。この場合、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3等のＨｉｇｈ−ｋ材料からなる単層の埋め込み絶縁膜のみを用いた場合、物理的膜厚とリーク電流の最適値を狙うのが困難である。本発明の実施の形態に係る半導体記憶装置によれば、第１の埋め込み絶縁膜２、及び第１の埋め込み絶縁膜２よりも誘電率が高い第２の埋め込み絶縁膜３の積層構造を採用したことで、リーク電流、バックゲート、及びセルフブーストを考慮に入れた最適設計の自由度を向上させることができる。
【００３５】
また、特に第２の埋め込み絶縁膜３が窒化シリコン膜（ＳｉＮ膜）であれば、ＳｉＯ2膜に比べ絶縁性が遥かに高い。即ち、ＳｉＯ2膜は、バイアスを印加しても絶縁破壊を起こすまでチャネル−基板間に殆ど電流を流さないが、絶縁破壊を起こすとハードブレイクダウンを起こして一気に電流が流れ、その後は絶縁性を示さなくなり、低い電圧を印加したときもリーク電流が流れるようになる。他方、ＳｉＮ膜は、絶縁破壊されていなくてもＳｉＯ2膜よりも大きな微小リーク電流が流れるが、電圧に応じた微小リーク電流が流れるだけであって絶縁破壊には至らず、一気に電流が流れることはない。
【００３６】
ここで、本発明の実施の形態に係る半導体記憶装置の書き込み動作において、基板側（第１及び第２の埋め込み絶縁膜２，３より下側）が０バイアスの状態で、セルフブーストを掛けたとき、チャネル側（第１及び第２の埋め込み絶縁膜２，３）に絶縁破壊を引き起こすようなバイアス（８Ｖ程度）が印加される。このとき、第１の埋め込み絶縁膜（ＳｉＯ2膜）２が絶縁破壊を起こしていなければ、第１の埋め込み絶縁膜（ＳｉＯ2膜）２によりチャネル−基板間には殆ど電流が流れないが、第１の埋め込み絶縁膜（ＳｉＯ2膜）２がＳｉＯ2膜が絶縁破壊を起こしたときでも、第２の埋め込み絶縁膜（ＳｉＮ膜）３を配置したことにより、微小リーク電流が流れるものの、絶縁性を維持することができる。なお、ＳｉＮ膜以外のＳｉＯＮ、Ａｌ2Ｏ3等のＨｉｇｈ−ｋ材料からなる第２の埋め込み絶縁膜２も、上述したＳｉＮ膜の物性と同様のことが言える。
【００３７】
また、特に第２の埋め込み絶縁膜３がシリコン酸窒化膜（ＳｉＯＮ膜）であれば、ＳｉＮに比して電子トラップが少ないので、第２の埋め込み絶縁膜３に捕捉されたキャリアによる特性バラツキを抑制できる。
【００３８】
本発明の実施の形態に係る部分ＳＯＩ基板を用いた半導体記憶装置の製造方法を説明する。ここで、図１のＡ−Ａ方向の切断面で見た列方向の工程断面図を図８（ａ），図９（ａ），・・・・・，図２７（ａ）に示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図８（ｂ），図９（ｂ），・・・・・，図２７（ｂ）に示す。
【００３９】
（イ）図８（ａ）及び図８（ｂ）に示すように、単結晶のｐ型の半導体基板１を用意する。化学気相成長（ＣＶＤ）法や熱酸化等により、半導体基板１上に、ＳｉＯ2膜からなる第１の埋め込み絶縁膜２を３０〜４０ｎｍ程度堆積する。引き続き、ＣＶＤ法等により、第１の埋め込み絶縁膜２上に、第１の埋め込み絶縁膜２と異なる材料からなる第２の埋め込み絶縁膜３を５〜１０ｎｍ程度堆積する。第２の埋め込み絶縁膜３は、ＳｉＯ2膜に比して機械的強度が強く、ＨＦに対して耐性があることが好ましい。第２の埋め込み絶縁膜３の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、又はＡｌ2Ｏ3等のＳｉＯ2よりも誘電率が高いＨｉｇｈ−ｋ材料が使用可能である。特に、Ａｌ2Ｏ3膜は、ＳｉＮ膜に比して機械的強度が強い。
【００４０】
（ロ）次に、第２の埋め込み絶縁膜３上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３の一部を選択的に除去して、選択ゲートトランジスタのチャネル領域が形成される領域に開口部２１ａ，２１ｂを形成する。その後、レジストリムーバ等を用いてレジスト膜を除去する。この結果、図９（ａ）及び図９（ｂ）に示すように、開口部２１ａ，２１ｂの底部には、半導体基板１の表面の一部が露出する。
【００４１】
（ハ）図１０（ａ）及び図１０（ｂ）に示すように、半導体基板１の露出した表面上及び第２の埋め込み絶縁膜３上に、Ｓｉ等の半導体層（第１の半導体層）４０を３０〜４０ｎｍ程度堆積する。この際、例えば、選択エピタキシャル成長、固相エピタキシャル成長、液相エピタキシャル成長又は気相エピタキシャル成長等で半導体基板１の結晶情報を持った結晶性の第１の半導体層４０を形成する。或いは、エピタキシャル成長はさせず、非晶質又は多結晶の第１の半導体層４０を形成しても良い。或いは、少なくともメモリセルトランジスタが形成される以外の領域の第１の半導体層４０は単結晶にする工程を施し、メモリセルトランジスタが形成される領域の第１の半導体層４０は単結晶、多結晶又は非晶質等、その結晶性を問わずに形成しても良い。このとき、第２の埋め込み絶縁膜３と開口部２１ａ，２１ｂとの境界部分に位置する第１の半導体層４０に、第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３の厚さに応じた段差Δｈ１が生じる。
【００４２】
（ニ）次に、図１１（ａ）及び図１１（ｂ）に示すように、化学的機械的研磨（ＣＭＰ）により、第２の埋め込み絶縁膜３の表面が露出するまで、第１の半導体層４０を平坦化する。このとき、第２の埋め込み絶縁膜３が第１の埋め込み絶縁膜２と連続した同一膜ではないため、ＣＭＰの機械的衝撃により導入された第２の埋め込み絶縁膜３の表面欠陥が断面方向に伝播していった場合でも、欠陥を第２の埋め込み絶縁膜３内に留めることができ、第１の埋め込み絶縁膜２に欠陥が導入されるのを抑制することができる。ＣＭＰを行った結果、第１の半導体層４０の表面の水平レベルが第２の埋め込み絶縁膜３の表面の水平レベルと一致する。
【００４３】
（ホ）次に、第２の半導体層４を成膜するが、前処理として、フッ酸（ＨＦ）にフッ化アンモニウム（ＮＨ4Ｆ）を混合した緩衝ＨＦ液（ＢＨＦ）等のＨＦ系のエッチング溶液を用いて、第１の半導体層４０上に形成された図示を省略した自然酸化膜を除去する。ここで、第２の埋め込み絶縁膜３として、ＨＦに対する耐性を有する絶縁膜を用いているので、第１の埋め込み絶縁膜２を保護することができる。そして、図１２（ａ）及び図１２（ｂ）に示すように、ＣＶＤ法等により、第２の埋め込み絶縁膜３及び第１の半導体層４０上に、Ｓｉ等の半導体層（第２の半導体層）４を３０〜４０ｎｍ程度成膜する。ここにおいて、第１の半導体層４０と第２の埋め込み絶縁膜３の表面の水平レベルが一致しているため、第２の半導体層４の表面の平坦性が保たれる。この際、例えば、選択エピタキシャル成長、固相エピタキシャル成長、又は気相エピタキシャル成長等で第１の半導体層４０の結晶情報を持った結晶性の第２の半導体層４を形成する。或いは、エピタキシャル成長はさせず、非晶質又は多結晶の第２の半導体層４を形成しても良い。或いは、少なくともメモリセルが形成される以外の領域の半導体層４は単結晶にする工程を施し、メモリセルが形成される領域の第２の半導体層４は単結晶、多結晶又は非晶質等、その結晶性を問わずに形成しても良い。
【００４４】
（ヘ）次に、第２の半導体層４上にレジスト膜２０を塗布し、リソグラフィ技術を用いてレジスト膜２０をパターニングする。引き続き、図１３（ａ）及び図１３（ｂ）に示すように、パターニングされたレジスト膜２０をマスクとして用いて11Ｂ+等のｐ型不純物をイオン注入する。残存したレジスト膜２０はレジストリムーバ等を用いて除去される。なお、セルアレイの他の周辺回路を形成する領域にも、必要であればレジスト膜を塗布してパターニングしたうえで適宜イオン注入が行われる。その後熱処理を行い、第１の半導体層４０及び第２の半導体層４に注入された不純物イオンを活性化する。この結果、図１４（ａ）及び図１４（ｂ）に示すように、選択ゲートトランジスタが形成される領域にｐ-型の不純物拡散層４０ａ，４０ｂが形成される。
【００４５】
（ト）次に、図１５（ａ）及び図１５（ｂ）に示すように、熱酸化法によりＳｉＯ2膜等のゲート絶縁膜（トンネル酸化膜）１２を１ｎｍ〜１５ｎｍ程度形成する。熱酸化法の他にも、ラジカル酸化法、原子層堆積（ＡＬＤ）法、減圧ＣＶＤ法又はプラズマＣＶＤ法等によりゲート絶縁膜１２を形成しても良い。そして、減圧ＣＶＤ（ＲＰＣＶＤ）法により、ゲート絶縁膜１２の上に浮遊ゲート電極となる燐ドープのポリシリコン等の第１の導電層（浮遊ゲート電極層）１３を１０ｎｍ〜２００ｎｍ程度堆積する。引き続き、ＣＶＤ法により、浮遊ゲート電極層１３上に、Ｓｉ3Ｎ4膜等のマスク膜５を５０ｎｍ〜２００ｎｍ程度堆積する。
【００４６】
（チ）次に、マスク膜５上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、マスク膜５の一部を選択的に除去する。エッチング後にレジストリムーバ等を用いてレジスト膜を除去する。引き続き、マスク膜５をマスクにしたＲＩＥ法により、浮遊ゲート電極層１３、ゲート絶縁膜１２、第２の半導体層４、第２の埋め込み絶縁膜３及び第１の埋め込み絶縁膜２の一部を列方向に選択的に除去する。この結果、図１６（ａ）及び図１６（ｂ）に示すように、浮遊ゲート電極層１３、ゲート絶縁膜１２、第２の半導体層４、第２の埋め込み絶縁膜３及び第１の埋め込み絶縁膜２を貫通して列方向に延伸する第１の溝部７が形成される。その後、図１７（ａ）及び図１７（ｂ）に示すように、熱リン酸（Ｈ3ＰＯ4）等を用いてマスク膜５を除去する。
【００４７】
（リ）次に、図１８（ａ）及び図１８（ｂ）に示すように、ＣＶＤ法等により第１の溝部７に素子分離絶縁膜６を２００ｎｍ〜１５００ｎｍ程度埋め込む。そして、図１９（ａ）及び図１９（ｂ）に示すように、ＣＭＰにより素子分離絶縁膜６の表面の水平レベルを低下させる。この結果、素子分離絶縁膜６の上面がゲート絶縁膜１２より高い位置にある。
【００４８】
（ヌ）次に、図２０（ａ）及び図２０（ｂ）に示すように、ＣＶＤ法等により、浮遊ゲート電極層１３の上面及び素子分離絶縁膜６の上面に電極間絶縁膜１４を堆積する。引き続き、電極間絶縁膜１４上にレジスト膜２３を塗布し、リソグラフィ技術を用いてレジスト膜２３をパターニングする。引き続き、図２１（ａ）及び図２１（ｂ）に示すように、パターニングされたレジスト膜２３をマスクとして用いて、ＲＩＥ等により電極間絶縁膜１４に開口部８ａ，８ｂを形成する。その後、図２２（ａ）及び図２２（ｂ）に示すように、ＣＶＤ法により電極間絶縁膜１４上に燐ドープの制御ゲート電極となるポリシリコン等の第２の導電層（制御ゲート電極層）１５を１０ｎｍ〜２００ｎｍ程度堆積する。このとき、選択ゲートトランジスタの制御ゲート電極となる制御ゲート電極層１５の一部と、のうちの選択ゲートトランジスタの浮遊ゲート電極となる浮遊ゲート電極層１３の一部が、開口部８ａ，８ｂを介して接続される。
【００４９】
（ル）次に、制御ゲート電極層１５上にレジスト膜２４を塗布し、リソグラフィ技術を用いてレジスト膜２４をパターニングする。引き続き、図２３（ａ）及び図２３（ｂ）に示すように、パターニングされたレジスト膜２４をマスクとして用いて、ＲＩＥにより行方向に制御ゲート電極層１５、電極間絶縁膜１４、及び浮遊ゲート電極層１３の一部をゲート絶縁膜１２に達するまで行方向に選択的に除去する。この結果、制御ゲート電極層１５、電極間絶縁膜１４、及び浮遊ゲート電極層１３を貫通する第２の溝部（セル分離溝部）９が形成され、制御ゲート電極１５、電極間絶縁膜１４、浮遊ゲート電極１３及びゲート絶縁膜１２からなるゲート構造の配列が形成される。なお、ＲＩＥにより行方向にゲート絶縁膜１２の一部も選択的に除去しても良い。その場合には、制御ゲート電極層１５、電極間絶縁膜１４、浮遊ゲート電極層１３、及びゲート絶縁膜１２を貫通する第２の溝部（セル分離溝部）を形成される。一方、選択ゲートトランジスタが形成される領域には、選択ゲート電極１３ａ，１５ａ；１３ｂ，１５ｂが形成される。その後、レジストリムーバ等を用いてレジスト膜２４を除去する。
【００５０】
（ヲ）次に、図２４（ａ）及び図２４（ｂ）に示すように、制御ゲート電極層１５をマスクとして、ゲート絶縁膜１２を介して自己整合的に31Ｐ+又は75Ａｓ+をイオン注入する。その後熱処理を行い、浮遊ゲート電極層１３及び制御ゲート電極層１５のｎ型不純物イオンを活性化させ、浮遊ゲート電極１３及び制御ゲート電極１５が形成される。更に、第２の半導体層４内のｐ型不純物イオン及びｎ型不純物イオンを活性化させ、図２５（ａ）及び図２５（ｂ）に示すように、第２の溝部９の下方に位置する第２の半導体層４にｎ+型の不純物拡散層（ソース及びドレイン領域）４２１〜４２（ｎ＋１）が形成され、浮遊ゲート電極層１３直下の第２の半導体層４にｎ-型のチャネル領域４１１〜４１ｎとなり、デプレッション型のメモリセルトランジスタＭＴ11〜ＭＴ1nが形成される。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。このとき、同時に、第２の半導体層４にｐ型の不純物拡散層（チャネル領域）４２、ｎ+型の不純物拡散層（ソース領域）４３が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＳ1が形成される。更に同時に、第２の半導体層４にｎ+型のドレイン領域４５、及びドレイン領域４５とソース領域４２（ｎ＋１）に挟まれたｐ-型のチャネル領域４４が形成されて、エンハンスメント型の選択ゲートトランジスタＳＴＤ1も形成される。
【００５１】
（ワ）次に、図２６（ａ）及び図２６（ｂ）に示すように、ＣＶＤ法等により層間絶縁膜２７を堆積し、層間絶縁膜２７上にレジスト膜２８を塗布する。リソグラフィ技術を用いてレジスト膜２８をパターニングする。パターニングされたレジスト膜２８をマスクとしてＲＩＥ法等により、図２７（ａ）及び図２７（ｂ）に示すように、層間絶縁膜２７をそれぞれ貫通し、ソース領域４３及びドレイン領域４５にそれぞれ達する開口部（コンタクトホール）２９ａ，２９ｂを形成する。その後、ＣＶＤ法等により金属膜を開口部２９ａ，２９ｂに埋め込んで、図１に示したソース線コンタクトプラグ１８及びビット線コンタクトプラグ１７をソース領域４３及びドレイン領域４５にそれぞれ接続されるようにそれぞれ形成する。その後、所定の配線や絶縁膜等が形成・堆積される。
【００５２】
図１１を用いて説明したＣＭＰ工程において、仮に単層の埋め込み絶縁膜（ＳｉＯ2膜）をストッパーとしてＣＭＰを行うと、埋め込み絶縁膜の表面が欠損し、欠陥が埋め込み絶縁膜の断面方向に入り絶縁破壊を起こす。これに対して、本発明の実施の形態に係る半導体記憶装置の製造方法によれば、既に述べたように、第１の埋め込み絶縁膜（ＳｉＯ2膜）２の上に第２の埋め込み絶縁膜３を成膜し、ＣＭＰ工程において第２の埋め込み絶縁膜３をストッパーとする。第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３は連続した同一膜ではないため、ＣＭＰにより導入された第２の埋め込み絶縁膜３の表面欠陥が垂直方向に伝播していった場合でも、欠陥を第２の埋め込み絶縁膜３内に留めることができる。したがって、第１の埋め込み絶縁膜２に欠陥が導入されるのを抑制することができるので、欠陥に起因して生じるメモリセルトランジスタＭＴ11〜ＭＴmn及び選択ゲートトランジスタＳＴＳ1〜ＳＴＳm，ＳＴＤ1〜ＳＴＤmのオフ特性及び耐圧の劣化を抑制可能となる。特に、第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３の開口部には選択ゲートトランジスタＳＴＳ1〜ＳＴＳm，ＳＴＤ1〜ＳＴＤmが形成されるので、選択ゲートトランジスタＳＴＳ1〜ＳＴＳm，ＳＴＤ1〜ＳＴＤmのオフ特性及び耐圧劣化の抑制が顕著である。
【００５３】
また、第２の埋め込み絶縁膜３がＳｉＯ2膜よりも機械的強度が強いので、ＣＭＰにより第２の埋め込み絶縁膜３内に導入される欠陥を、ＳｉＯ2膜をＣＭＰストッパーとして用いた場合よりも抑制することができる。
【００５４】
また、図１１を用いて説明したＣＭＰ工程後の前処理で自然酸化膜を除去するときに、仮に単層の埋め込み絶縁膜（ＳｉＯ2膜）を用いた場合には、ＨＦ系の溶液により埋め込み絶縁膜もまた溶解し、目減りしてしまう。このため、半導体基板１及び埋め込み絶縁膜上に成膜した半導体層に、埋め込み絶縁膜が目減りした分の段差が生じる。これに対して、本発明の実施の形態に係る半導体記憶装置の製造方法によれば、前処理で自然酸化膜を除去するときに、ＨＦに耐性を有する第２の埋め込み絶縁膜３を保護膜として第１の埋め込み絶縁膜２の目減りを防止できるので、第２の半導体層４の段差の形成を抑制可能となる。
【００５５】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る半導体記憶装置は、図２８の列方向の断面図、及び図２９の行方向の断面図に示すように、半導体基板１と半導体層４の間に、第１の埋め込み絶縁膜２が単層で配置されている点が、図１に示した第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３を備える半導体記憶装置と異なる。
【００５６】
本発明の実施の形態の第１の変形例に係る半導体記憶装置を製造する際には、上述したように、図８（ａ）及び図８（ｂ）〜図１１（ａ）及び図１１（ｂ）を用いて先に説明した一連の手順を経た後に、図３０（ａ）及び図３０（ｂ）に示すように、Ｈ3ＰＯ4等を用いて、第２の埋め込み絶縁膜３を剥離する。次に、図３１（ａ）及び図３１（ｂ）に示すように、第１の半導体層４０及び第１の埋め込み絶縁膜２上に、第２の半導体層４を成膜する。後の手順は、図１３（ａ）及び図１３（ｂ）〜図２７（ａ）及び図２７（ｂ）を用いて先に説明した手順と実質的に同様であるので、重複した説明を省略する。
【００５７】
図１０に示した第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３の厚さが例えば４０ｎｍ程度であったとすると、半導体層４の段差Δｈ１は４０ｎｍ程度になる。これに対して、図３１（ａ）に示した第２の埋め込み絶縁膜３は例えば５ｎｍ程度であり、第２の埋め込み絶縁膜３を剥離して形成される段差Δｈ２は、段差Δｈ１に対して１０％程度まで小さくすることができる。
【００５８】
また、図３１に示した第２の半導体層４をＣＶＤ法により堆積する場合、平坦化した第１の半導体層（単結晶Ｓｉ）４０上の堆積速度に比べて、第１の埋め込み絶縁膜（ＳｉＯ2膜）２上のＳｉの堆積速度を大きくし、第２の半導体層４の表面レベルを揃えることができる。
【００５９】
また、第２の半導体層４をエピタキシャル成長法で成膜する場合、成膜条件を選び、第１の埋め込み絶縁膜（ＳｉＯ2膜）２上の成長速度に比べて、第１の半導体層（単結晶Ｓｉ）４０上の成長速度を遅くすることにより、第２の半導体層４の表面レベルを揃えることができる。
【００６０】
本発明の実施の形態の第１の変形例に係る半導体記憶装置の製造方法によれば、第２の埋め込み絶縁膜３をストッパーとして用いてＣＭＰ工程を行ったうえで、第２の半導体層４を成膜する前に第２の埋め込み絶縁膜３を剥離するので、第１の埋め込み絶縁膜２に欠陥が導入されるのを防止でき、オフ特性及び耐圧の劣化を抑制可能となる。
【００６１】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る半導体記憶装置では、図２８及び図２９に示した構造と同様であるが、第１の埋め込み絶縁膜２として、ＳｉＯ2膜の代わりに、ＳｉＯ2に比して誘電率が高い材料からなる絶縁膜を使用する。ＳｉＯ2に比して誘電率が高い材料としては、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3等のＨｉｇｈ−ｋ材料が使用可能である。
【００６２】
本発明の実施の形態の第２の変形例に係る半導体記憶装置によれば、第１の埋め込み絶縁膜２として、ＳｉＯ2に比して誘電率が高い材料からなる絶縁膜を使用しているので、ＳｉＯ2を用いた場合に比して、リーク電流を抑制しつつ、バックゲートによるオフ特性向上効果を維持することができる。
【００６３】
本発明の実施の形態の第２の変形例に係る半導体記憶装置を製造する際には、図８（ａ）及び図８（ｂ）を用いて先に説明した手順において、第１の埋め込み絶縁膜２として、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3等のＳｉＯ2に比して誘電率が高い材料からなる絶縁膜を堆積し、第２の埋め込み絶縁膜３としてＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3等の材料からなる絶縁膜を堆積すれば良い。このとき、第２の埋め込み絶縁膜３としては、第１の埋め込み絶縁膜２に対して選択比がとれる材料を用いれば良い。後の手順は、図９（ａ）及び図９（ｂ）〜図２７（ａ）及び図２７（ｂ）を用いて先に説明した手順と実質的に同様であるので、重複した説明を省略する。
【００６４】
（第３の変形例）
本発明の実施の形態の第３の変形例として、部分ＳＯＩ領域が図１に示した半導体記憶装置と異なる一例を説明する。図３２に示すように、第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３が、メモリセルトランジスタＭＴ11〜ＭＴ1nの配列の下に選択的に配置されている。選択ゲートトランジスタＳＴＳ1のチャネル領域４２及びソース領域４３と、選択ゲートトランジスタＳＴＤ1のチャネル領域４４及びドレイン領域４５が、半導体基板１と接している。
【００６５】
本発明の実施の形態の第３の変形例によれば、第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３は、少なくとも、メモリセルトランジスタＭＴ11〜ＭＴ1nの配列の下に配置して、部分ＳＯＩ領域にメモリセルトランジスタＭＴ11〜ＭＴ1nを形成すれば良い。
【００６６】
本発明の実施の形態の第３の変形例に係る半導体記憶装置を製造する際には、上述したように、図８（ａ）及び図８（ｂ）を用いて先に説明した一連の手順を経た後に、図３２に示したメモリセルトランジスタＭＴ11〜ＭＴ1nの配列が形成される領域の第２の埋め込み絶縁膜３上をレジスト膜等でマスクして、図３２に示した選択ゲートトランジスタＳＴＳ1のソース領域４３及びチャネル領域４２と、選択ゲートトランジスタＳＴＤ1のドレイン領域４５及びチャネル領域４４とを形成する領域の第１の埋め込み絶縁膜２及び第２の埋め込み絶縁膜３を選択的に除去すれば良い。
【００６７】
なお、図３３に示すように、第１の埋め込み絶縁膜２のみが単層で配置される場合でも、第１の埋め込み絶縁膜２をメモリセルトランジスタＭＴ11〜ＭＴ1nの配列の下に選択的に配置して、部分ＳＯＩ領域にメモリセルトランジスタＭＴ11〜ＭＴ1nを形成していても良い。
【００６８】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、既に述べた本発明の実施の形態の説明においては、ｍ×ｎ個のメモリセルトランジスタＭＴ11〜ＭＴ1n，ＭＴ21〜ＭＴ2n，ＭＴ31〜ＭＴ3n，・・・・・，ＭＴm1〜ＭＴmnを示したが、現実的には更に複数のメモリセルトランジスタでセルアレイが構成されていても良い。
【００６９】
また、部分ＳＯＩ基板を適用したＮＡＮＤ型フラッシュメモリを説明したが、本発明の実施の形態に係る部分ＳＯＩ基板の形成方法は、ＮＡＮＤ型フラッシュメモリ以外のＡＮＤ型のフラッシュメモリやＤＩＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置の製造方法にも同様に適用可能である。更に、薄膜トランジスタ（ＴＦＴ）や、ＤＲＡＭやＳＲＡＭ等の種々の半導体記憶装置の製造方法にも適用しても良い。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態に係る半導体記憶装置の一例を示す平面図である。
【図２】本発明の実施の形態に係る半導体記憶装置の一例を示す列方向の断面図である。
【図３】本発明の実施の形態に係る半導体記憶装置の一例を示す行方向の断面図である。
【図４】本発明の実施の形態に係る半導体記憶装置の一例を示す等価回路図である。
【図５】本発明の実施の形態に係る半導体記憶装置の読み出し動作を説明するためのメモリセルトランジスタの断面図である。
【図６】本発明の実施の形態に係る半導体記憶装置の読み出し動作を説明するためのメモリセルトランジスタの他の断面図である。
【図７】本発明の実施の形態に係る半導体記憶装置の読み出し動作を説明するためのメモリセルトランジスタの更に他の断面図である。
【図８】図８（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための列方向の工程断面図である。図８（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための行方向の工程断面図である。
【図９】図９（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図８（ａ）に引き続く列方向の工程断面図である。図９（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図８（ｂ）に引き続く行方向の工程断面図である。
【図１０】図１０（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図９（ａ）に引き続く列方向の工程断面図である。図１０（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図９（ｂ）に引き続く行方向の工程断面図である。
【図１１】図１１（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１０（ａ）に引き続く列方向の工程断面図である。図１１（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１０（ｂ）に引き続く行方向の工程断面図である。
【図１２】図１２（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１１（ａ）に引き続く列方向の工程断面図である。図１２（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１１（ｂ）に引き続く行方向の工程断面図である。
【図１３】図１３（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１２（ａ）に引き続く列方向の工程断面図である。図１３（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１２（ｂ）に引き続く行方向の工程断面図である。
【図１４】図１４（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１３（ａ）に引き続く列方向の工程断面図である。図１４（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１３（ｂ）に引き続く行方向の工程断面図である。
【図１５】図１５（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１４（ａ）に引き続く列方向の工程断面図である。図１５（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１４（ｂ）に引き続く行方向の工程断面図である。
【図１６】図１６（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１５（ａ）に引き続く列方向の工程断面図である。図１６（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１５（ｂ）に引き続く行方向の工程断面図である。
【図１７】図１７（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１６（ａ）に引き続く列方向の工程断面図である。図１７（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１６（ｂ）に引き続く行方向の工程断面図である。
【図１８】図１８（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１７（ａ）に引き続く列方向の工程断面図である。図１８（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１７（ｂ）に引き続く行方向の工程断面図である。
【図１９】図１９（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１８（ａ）に引き続く列方向の工程断面図である。図１９（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１８（ｂ）に引き続く行方向の工程断面図である。
【図２０】図２０（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１９（ａ）に引き続く列方向の工程断面図である。図２０（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図１９（ｂ）に引き続く行方向の工程断面図である。
【図２１】図２１（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２０（ａ）に引き続く列方向の工程断面図である。図２１（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２０（ｂ）に引き続く行方向の工程断面図である。
【図２２】図２２（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２１（ａ）に引き続く列方向の工程断面図である。図２２（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２１（ｂ）に引き続く行方向の工程断面図である。
【図２３】図２３（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２２（ａ）に引き続く列方向の工程断面図である。図２３（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２２（ｂ）に引き続く行方向の工程断面図である。
【図２４】図２４（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２３（ａ）に引き続く列方向の工程断面図である。図２４（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２３（ｂ）に引き続く行方向の工程断面図である。
【図２５】図２５（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２４（ａ）に引き続く列方向の工程断面図である。図２５（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２４（ｂ）に引き続く行方向の工程断面図である。
【図２６】図２６（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２５（ａ）に引き続く列方向の工程断面図である。図２６（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２５（ｂ）に引き続く行方向の工程断面図である。
【図２７】図２７（ａ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２６（ａ）に引き続く列方向の工程断面図である。図２７（ｂ）は、本発明の実施の形態に係る半導体記憶装置の製造方法を説明するための図２６（ｂ）に引き続く行方向の工程断面図である。
【図２８】本発明の実施の形態の第１の変形例に係る半導体記憶装置の一例を示す列方向の断面図である。
【図２９】本発明の実施の形態の第１の変形例に係る半導体記憶装置の一例を示す行方向の断面図である。
【図３０】図３０（ａ）は、本発明の実施の形態の第１の変形例に係る半導体記憶装置の製造方法を説明するための列方向の工程断面図である。図３０（ｂ）は、本発明の実施の形態の第１の変形例に係る半導体記憶装置の製造方法を説明するための行方向の工程断面図である。
【図３１】図３１（ａ）は、本発明の実施の形態の第１の変形例に係る半導体記憶装置の製造方法を説明するための図３０（ａ）に引き続く列方向の工程断面図である。図３１（ｂ）は、本発明の実施の形態の第１の変形例に係る半導体記憶装置の製造方法を説明するための図３０（ｂ）に引き続く行方向の工程断面図である。
【図３２】本発明の実施の形態の第３の変形例に係る半導体記憶装置の一例を示す列方向の断面図である。
【図３３】本発明の実施の形態の第３の変形例に係る半導体記憶装置の一例を示す列方向の断面図である。
【符号の説明】
【００７１】
１…半導体基板
２…第１の埋め込み絶縁膜
３…第２の埋め込み絶縁膜
４…半導体層（第２の半導体層）
５…マスク膜
６…素子分離絶縁膜
７…第１の溝部（素子分離溝）
９…第２の溝部
１２…ゲート絶縁膜
１３…浮遊ゲート電極（浮遊ゲート電極層）
１３ａ，１５ａ…選択ゲート電極
１３ｂ，１５ｂ…選択ゲート電極
１４…電極間絶縁膜
１５…制御ゲート電極（制御ゲート電極層）
１７…ビット線コンタクトプラグ
１８…ソース線コンタクトプラグ
２０，２３，２４，２８…レジスト膜
８ａ，８ｂ，２１ａ，２１ｂ，２９ａ，２９ｂ…開口部
２７…層間絶縁膜
４０…半導体層（第１の半導体層）
４０ａ，４０ｂ…不純物拡散層
４２…チャネル領域
４３…ソース領域
４４…チャネル領域
４５…ドレイン領域
１００…セルアレイ
１０１…ロウデコーダ
１０２…センスアンプ
１０３…ソース線ドライバ
１０４…カラムデコーダ
１０５…バックゲート制御回路
１１１〜１１ｍ…セルユニット
４１１〜４１ｎ…チャネル領域
４２１〜４２（ｎ＋１）…ソース領域及びドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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