(57)【要約】【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図った電子回路装置を提供する。【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。【選択図】図１
2008042501.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＳ入力に前記第１の可変遅延回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第２の可変入力回路の出力を接続したことを特徴とする電子回路装置。
【請求項２】
ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力を前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力を前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続したことを特徴とする電子回路装置。
【請求項３】
請求項１又は２に記載の電子回路装置において、
前記第１および第２の可変遅延回路の一方を削除し、該削除部分を短絡したことを特徴とする電子回路装置。
【請求項４】
請求項１、２又は３に記載の電子回路装置において、
前記第１のエッジ検出回路に入力する信号を論理反転した信号を前記第２のエッジ検出回路の入力に入力することを特徴とする電子回路装置。
【請求項５】
請求項２又は４に記載の電子回路装置において、
前記第１のエッジ検出回路と前記第１の可変遅延回路または前記第２のエッジ検出回路と前記第２の可変遅延回路を削除し、該削除部分を短絡したことを特徴とする電子回路装置。
【請求項６】
請求項１、２、３、４又は５に記載の電子回路装置において、
前記第１および第２のエッジ検出回路が、前記第１および第２のエッジ検出回路入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする電子回路装置。
【請求項７】
請求項２、３、４、５又は６に記載の電子回路装置において、
前記第３および第４のエッジ検出回路が、前記第３および第４のエッジ検出回路に入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速信号の生成もしくは信号波形整形等を行う電子回路装置に関するものである。
【背景技術】
【０００２】
パルス信号を用いた電子回路において、異なる複数の伝送系において同一のパルス信号を伝送するとき、その信号間に発生する位相または時間の期待値からのずれであるスキューを合せるために、可変遅延回路を介して伝送する必要が発生する場合がある。この可変遅延回路は、多段のインバータやゲート素子により構成することができるが、そのような構成の場合、多段回路を通過したパルスの幅が各素子のバラツキにより広がったり狭まったりして一定しない場合が有る。
【０００３】
この問題を解決する方法として、入力パルスのパルス幅に依存しない任意のパルス幅の生成を行うパルス整形回路が提案されている（例えば、特許文献１参照）。図１０は、そのパルス整形回路４０の構成を簡略化して示したものである。この回路は、立下りエッジを検出するエッジ検出回路４１、可変遅延回路４２、ＯＲ回路４３、およびＳＲ（セット・リセット型、以下）ラッチ回路４４から構成される。
【０００４】
このパルス整形回路４０では、入力信号の立下り対応してエッジ検出回路４１の出力がハイレベルに立ち上がるときにＳＲラッチ回路４４がセットされ、そのエッジ検出回路４１の出力を可変遅延回路４２で遅延した信号がハイレベルに立ち上がるときにＳＲラッチ回路４４がリセットされることにより、入力信号が所定のパルス幅の信号に整形されてＳＲラッチ回路４４から出力される。
【特許文献１】特許第３６５３１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図１０に示したパルス整形回路は、固定のパルス幅を有する信号（例えば、クロック信号と呼ばれる繰り返し型の単純な信号やＲＺ信号等）を出力する場合には使用できるが、パルス幅を意図的に変化させる信号（例えばＮＲＺ信号）をこのパルス整形回路に入力すると、意図している信号と異なる出力となってしまうという問題がある。
【０００６】
本発明の目的は、パルス幅を意図的に変化させる信号（例えばＮＲＺ信号）の伝送においても、パルス幅のバラツキの低減を図り、さらにこれによりジッタ（位相ノイズ）の低減も図った電子回路装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明の電子回路装置は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１および第２のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＳ入力に前記第１の可変遅延回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第２の可変入力回路の出力を接続したことを特徴とす。
請求項２にかかる発明は、ＳＲラッチ回路と、第１および第２の可変遅延回路と、第１、第２、第３および第４のエッジ検出回路を備え、前記第１の可変遅延回路の入力に前記第１のエッジ検出回路の出力を接続し、前記第２の可変遅延回路の入力に前記第２のエッジ検出回路の出力を接続し、前記第１の可変遅延回路の出力を前記第３のエッジ検出回路の入力を接続し、前記第２の可変遅延回路の出力を前記第４のエッジ検出回路の入力を接続し、前記ＳＲラッチ回路のＳ入力に前記第３のエッジ検出回路の出力を接続し、前記ＳＲラッチ回路のＲ入力に前記第４のエッジ検出回路の出力を接続したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の電子回路装置において、前記第１および第２の可変遅延回路の一方を削除し、該削除部分を短絡したことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載の電子回路装置において、前記第１のエッジ検出回路に入力する信号を論理反転した信号を前記第２のエッジ検出回路の入力に入力することを特徴とする。
請求項５にかかる発明は、請求項２又は４に記載の電子回路装置において、前記第１のエッジ検出回路と前記第１の可変遅延回路または前記第２のエッジ検出回路と前記第２の可変遅延回路を削除し、該削除部分を短絡したことを特徴とする。
請求項６にかかる発明は、請求項１、２、３、４又は５に記載の電子回路装置において、前記第１および第２のエッジ検出回路が、前記第１および第２のエッジ検出回路入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする。
請求項７にかかる発明は、請求項２、３、４、５又は６に記載の電子回路装置において、前記第３および第４のエッジ検出回路が、前記第３および第４のエッジ検出回路に入力される信号の最小パルス幅よりも小さなパルス幅の信号を出力することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＮＲＺ信号用のパルス整形回路を実現することが可能であり、パルス整形回路の出力ジッタを低減することも可能である。また、第１および第２の可変遅延回路の遅延量の差を保ったまま両方の遅延量を変化させることにより、電子回路装置を可変遅延回路として使用することが可能である。さらに、第３および第４のエッジ検出回路を使用するときは、パルス整形回路の出力パルスのパルス幅の最小値の制限を緩和することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面をもとに本発明の実施例を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【実施例１】
【００１０】
図１は本発明にかかる実施例１の電子回路装置１０Ａの構成を示す図である。この電子回路装置１０Ａは、第１のエッジ検出回路１１と、第２のエッジ検出回路１２と、第１の可変遅延回路１３と、第２の可変遅延回路１４と、ＳＲラッチ回路１５を備え、前記第１の可変遅延回路１３の入力に前記第１のエッジ検出回路１１の出力１１ａを接続し、前記第２の可変遅延回路１４の入力に前記第２のエッジ検出回路１２の出力１２ａを接続し、前記ＳＲラッチ回路１５のＳ（セット、以下同じ）入力に前記第１の可変遅延回路１３の出力１３ａを接続し、前記ＳＲラッチ回路１５のＲ（リセット、以下同じ）入力に前記第２の可変遅延回路１４の出力１４ａを接続することを特徴としている。
【００１１】
第１のエッジ検出回路１１は、信号入力Ａ１のエッジ（立ち上がりもしくは立下り）を検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１１ａから出力する。第２のエッジ検出回路１２は、信号入力Ａ２のエッジ（立ち上がりもしくは立下り）を検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１２ａから出力する。
【００１２】
第１の可変遅延回路１３は、第１のエッジ検出回路１１から入力された信号を、遅延量設定入力Ｂ１により設定される遅延量だけ遅延させて、出力１３ａから出力する。第２の可変遅延回路１４は、第２のエッジ検出回路１２から入力された信号を、遅延量設定入力Ｂ２により設定される遅延量だけ遅延させて、出力１４ａから出力する。
【００１３】
ＳＲラッチ回路１５は、Ｓ入力にハイレベルの信号が入力された時にハイレベルを、Ｒ入力にハイレベルの信号が入力された時にロウレベルを、出力Ｑからそれぞれ出力する。
【００１４】
図２は、この電子回路装置１０ＡをＮＲＺ信号用のパルス整形回路として使用する場合のタイミングチャートである。ここでは、第１および第２のエッジ検出回路１１，１２が立上りエッジを検出する場合を説明する。ＮＲＺ信号用のパルス整形回路として使用する場合、信号入力Ａ２には信号入力Ａ１の信号を論理反転した信号を入力する。
【００１５】
図２に示すように、第１および第２の可変遅延回路１３，１４の遅延量の設定により、ＳＲラッチ回路１５の出力Ｑの立ち上がりタイミングと立下りタイミングを自由に設定することができる。ここでは、第１の可変遅延回路１３で遅延時間ｔ２を、第２の可変遅延回路１４で遅延時間ｔ３を、それぞれ設定している。ｔ１は入力Ａ１，Ａ２の信号の時間差である。
【００１６】
なお、以上の機能は、第１のエッジ検出回路１１と第１の可変遅延回路１３の配置を入れ替え、さらに、第２のエッジ検出回路１２と第２の可変遅延回路１４の配置を入れ替えた構成でも実現可能であるが、そのような構成では以下のような問題が有る。
【００１７】
図３に、第１のエッジ検出回路１１および第２のエッジ検出回路１２の入力を第１の可変遅延回路１３および第２の可変遅延回路１４の出力１３ａ，１４ａに接続し、第１のエッジ検出回路１１および第２のエッジ検出回路１２の出力１１ａ，１２ａをＳＲラッチ回路１５のＳ入力、Ｒ入力に接続した電子回路装置１０Ｂの構成を示し、図４Ａおよび図４Ｂに、これをＮＲＺ信号用のパルス整形回路として使用する場合のタイミングチャートを示す。
【００１８】
信号入力Ａ１およびその論理反転信号である信号入力Ａ２の最小パルス幅が十分に大きい時には、図４Ａに示すように、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの信号の論理振幅（通常の電子回路装置では、電圧振幅）の部分的な減少等の信号劣化がほとんど発生しないため、ＳＲラッチ回路１５へ入力される信号は、図２の場合と同様な信号となる。このため、ＳＲラッチ回路の出力Ｑの立ち上がりタイミングと立下りタイミングは図２の場合と同じになる。
【００１９】
しかし、信号入力Ａ１およびその論理反転信号である信号入力Ａ２の最小パルス幅がある程度まで小さくなると、図４Ｂに示すように、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの信号の論理振幅の部分的な減少が発生し、その結果、ＳＲラッチ回路１５へ入力される第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａの信号の立ち上がりのタイミングが、図２の場合と異なってくる。なお、図４Ｂでは正規な場合の波形を破線で示した。
【００２０】
その結果、ＳＲラッチ回路１５の出力Ｑの立ち上がりタイミングと立下りタイミングも図２の場合と異なるものとなる。このタイミングのずれの大きさは、図４Ｂに示しているように、一定の大きさにはならない。従って、ＳＲラッチ回路１５の出力Ｑのパルス幅が設定通りにならない。なお、このＳＲラッチ回路１５の出力Ｑのようなタイミングずれを一般的にジッタ（位相ノイズ）と呼んでいる。
【００２１】
一方、図１の電子回路装置１０ＡをＮＲＺ信号用のパルス整形回路として使用し、図４Ｂと同様な信号入力を入力した場合のタイミングチャートを図５に示す。第１および第２のエッジ検出回路１１，１２の出力１１ａ，１２ａのパルス幅は入力信号（Ａ１およびＡ２）のパルス幅に依存しない。
【００２２】
図５に示すように、第１および第２の可変遅延回路１３，１４の出力１３ａ，１４ａの信号の論理振幅が減少する場合はあるが、すべてのパルスで同様に論理振幅が減少し、その結果、ＳＲラッチ回路１５の出力Ｑのパルス幅は設定した値とほぼ同じ値となる。つまり、ＳＲラッチ回路１５の出力Ｑのジッタは図４Ｂの場合より小さくなる。
【００２３】
以上から、実施例１の電子回路装置１０Ａによれば、ＮＲＺ信号用のパルス整形回路を実現することが可能であり、パルス整形回路の出力ジッタを低減することも可能である。また、図２および図５のタイミングチャートに示すように、第１の可変遅延回路１３の遅延量の設定値と第２の可変遅延回路１４の遅延量の設定値の差を保ったまま、両方の設定値を変化させることにより、図１の電子回路装置１０Ａを可変遅延回路として使用することが可能である。
【実施例２】
【００２４】
図６は、本発明による実施例２の電子回路装置１０Ｃの構成を示す図である。この電子回路装置１０Ｃは、第１のエッジ検出回路１１と、第２のエッジ検出回路１２と、第１の可変遅延回路１３と、第２の可変遅延回路１４と、第３のエッジ検出回路１６と、第２のエッジ検出回路１７と、ＳＲラッチ回路１５を備え、前記第１の可変遅延回路１３の入力に前記第１のエッジ検出回路１１の出力１１ａを接続し、前記第２の可変遅延回路１４の入力に前記第２のエッジ検出回路１２の出力１２ａを接続し、前記第１の可変遅延回路１３の出力１３ａに前記第３のエッジ検出回路１６の入力を接続し、前記第２の可変遅延回路１４の出力１４ａに前記第４のエッジ検出回路１７の入力を接続し、前記ＳＲラッチ回路１５のＳ入力に前記第３のエッジ検出回路１６の出力１６ａを接続し、前記ＳＲラッチ回路１５のＲ入力に前記第４のエッジ検出回路１７の出力１７ａを接続することを特徴としている。
【００２５】
第１および第２のエッジ検出回路１１，１２、ならびにＳＲラッチ回路１５は実施例１の電子回路装置１０Ａにおけるものと同じである。第３のエッジ検出回路１６は、第１の可変遅延回路１３の出力１３ａのエッジ（立ち上がりもしくは立下り）を検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１６ａから出力する。第４のエッジ検出回路１７は、第２の可変遅延回路１４の出力１４ａのエッジ（立ち上がりもしくは立下り）を検出し、そのエッジのタイミングの情報を予め定められたパルス幅のパルス信号の出力タイミングとして、出力１７ａから出力する。
【００２６】
図７は、この電子回路装置１０ＣをＮＲＺ信号用のパルス整形回路として使用する場合のタイミングチャートである。ここでは、第１乃至第４のエッジ検出回路１１，１２，１６，１７が立上りエッジを検出する場合を説明する。ＮＲＺ信号用のパルス整形回路として使用する場合、信号入力Ａ２には信号入力Ａ１の信号を論理反転した信号を入力する。
【００２７】
図７に示すように、第１および第２の可変遅延回路１３，１４の遅延量の設定により、ＳＲラッチ回路１５の出力Ｑの立ち上がりタイミングと立下りタイミングを自由に設定することができる。また、第１および第２の可変遅延回路１３，１４の入力に第１および第２のエッジ検出回路１１，１２を接続する構成としていることにより、図１の電子回路装置１０Ａと同様に、ＳＲラッチ回路１５の出力Ｑのジッタを低減することが可能である。
【００２８】
なお、図１の電子回路装置１０Ａと比較した場合、図６の電子回路装置１０Ｃは、第３および第４のエッジ検出回路１６，１７が搭載されていることにより、以下の利点がある。通常、ＳＲラッチ回路は、Ｓ入力とＲ入力に同時にハイレベルの信号が入力されると正常な動作ができないという問題が有る。従って、ＳＲラッチ回路１５に入力されるパルスの幅はできるだけ小さい方が良い。
【００２９】
しかし、図１の電子回路装置１０Ａにおいては、エッジ検出回路１１，１２の出力パルス幅を極端に小さくすると、可変遅延回路１３，１４を介することにより、ＳＲラッチ回路１５に入力されるパルスの論理振幅が極端に小さくなり、そのために、ＳＲラッチ回路１５が正常動作できなくなる場合が有る。
【００３０】
一方、図６の電子回路装置１０Ｃにおいては、第３および第４のエッジ検出回路１６，１７とＳＲラッチ回路１５の間には可変遅延回路が挿入されていないため、第３および第４のエッジ検出回路１６，１７の出力のパルス幅を、図１の電子回路装置１０Ａの第１および第２のエッジ検出回路１１，１２の出力パルス幅より小さくすることができる。つまり、ＳＲラッチ回路１５に入力されるパルスの幅をより小さくすることが可能であり、その際の論理振幅を低下させないようにすることも可能である。ＳＲラッチ回路１５に入力されるパルスの幅をより小さくできるということは、ＳＲラッチ回路１５に入力されるＳ入力とＲ入力のタイミングの差の最小値、すなわち、ＳＲラッチ回路１５の出力Ｑパルスのパルス幅の最小値をより小さくできるということである。
【００３１】
以上から、実施例２の電子回路装置１０Ｃによれば、ＮＲＺ信号用のパルス整形回路を実現することが可能であり、パルス整形回路の出力ジッタを低減することも可能である。さらに、パルス整形回路の出力パルスのパルス幅の最小値の制限を緩和することが可能である。また、図７のタイミングチャートに示すように、第１の可変遅延回路１３の遅延量の設定値と第２の可変遅延回路１４の遅延量の設定値の差を保ったまま、両方の設定値を変化させることにより、この電子回路装置１０Ｃを可変遅延回路として使用することが可能である。
【実施例３】
【００３２】
図８は、本発明の実施例１，２の電子回路装置１０Ａ，１０Ｃに適用可能なエッジ検出回路１１，１２，１６，１７の構成例を示すブロック図である。図８(a)は立上りエッジ検出用のエッジ検出回路２０Ａであり、インバータ２１、遅延回路２２およびＡＮＤ回路２３で構成されている。また、図８(b)は立下りエッジ検出用エッジ検出回路２０Ｂであり、インバータ２４、遅延回路２５およびＡＮＤ回路２６で構成されている。これらのエッジ検出回路２０Ａ，２０Ｂの出力パルスのパルス幅は、遅延回路２２，２５の遅延量により決定される。これらのエッジ検出回路２０Ａ，２０Ｂを使用する場合、入力される信号の最小パルス幅をＴ秒とすると、遅延回路２２，２５の遅延量をＴ秒より小さくする必要がある。なお、高速信号の場合、入力される信号の最小パルス幅は１００ｐｓ以下となる場合がある。
【実施例４】
【００３３】
図９は、本発明の実施例１，２の電子回路装置１０Ａ，１０Ｃに適用可能な可変遅延回路１３，１４の構成例を示す図である。図９(a)は異なった遅延時間が設定できるようにした可変遅延回路３０Ａであり、異なる遅延時間が設定された遅延回路３１，３２および信号選択回路３３で構成されている。また、図９(b)は所定量遅延させるか遅延させないかを選択できるようにした可変遅延回路３０Ｂであり、遅延回路３４および信号選択回路３５で構成されている。
【実施例５】
【００３４】
なお、以上に説明した実施例１の電子回路装置１０Ａにおいて、第１の可変遅延回路１３もしくは第２の可変遅延回路１４を削除して、該削除部分を短絡した構成でも同様な効果が得られる。また、実施例２の電子回路装置１０Ｃにおいて、第１のエッジ検出回路１１と第１の可変遅延回路１３もしくは第２のエッジ検出回路１２と第２の可変遅延回路１４を削除して、該削除部分を短絡した構成でも同様な効果が得られる。さらに、ＲＺ信号等を入力する場合には、信号入力Ａ２に信号入力Ａ１と同じ信号を入力して使用することが可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１の電子回路装置の構成を示すブロック図である。
【図２】図１の電子回路装置の動作を示すタイミングチャートである。
【図３】図１の電子回路装置の変形例の構成を示すブロック図である。
【図４Ａ】図３の電子回路装置への入力信号の最小パルス幅が十分大きい場合の動作を示すタイミングチャートである。
【図４Ｂ】図３の電子回路装置への入力信号の最小パルス幅が小さい場合の動作を示すタイミングチャートである。
【図５】図１の電子回路装置への入力信号の最小パルス幅が小さい場合の動作を示すタイミングチャートである。
【図６】本発明の実施例２の電子回路装置の構成を示すブロック図である。
【図７】図６の電子回路装置の動作を示すタイミングチャートである。
【図８】本発明の電子回路装置に適用可能なエッジ検出回路の構成例を示すブロック図である。
【図９】本発明の電子回路装置に適用可能な可変遅延回路の構成例を示すブロック図である。
【図１０】従来のパルス整形回路の構成を示すブロック図である。
【符号の説明】
【００３６】
Ａ１，Ａ２：信号入力、Ｂ１，Ｂ２：遅延量設定入力、Ｑ：信号出力
１０Ａ，１０Ｂ，１０Ｃ：電子回路装置、１１，１２：エッジ検出回路、１３，１４：可変遅延回路、１５：ＳＲラッチ回路、，１６，１７：エッジ検出回路  ２０Ａ，２０Ｂ：エッジ検出回路、２１：インバータ、２２：遅延回路、２３：ＡＮＤ回路、２４：インバータ、２５：遅延回路、２６：ＡＮＤ回路
３０Ａ，３０Ｂ：可変遅延回路、３１，３２：遅延回路、３３：信号選択回路、３４：遅延回路、３５：信号選択回路
４０：パルス整形回路、４１：エッジ検出回路、４２：可変遅延回路、４３：ＯＲ回路、４４：ＳＲラッチ回路
【図１】
2008042501.tif 000003
【図２】
2008042501.tif 000004
【図３】
2008042501.tif 000005
【図４Ａ】
2008042501.tif 000006
【図４Ｂ】
2008042501.tif 000007
【図５】
2008042501.tif 000008
【図６】
2008042501.tif 000009
【図７】
2008042501.tif 000010
【図８】
2008042501.tif 000011
【図９】
2008042501.tif 000012
【図１０】
2008042501.tif 000013