(57)【要約】【課題】スモールクロックバッファをオン／オフ制御して低電力を実現することができるスモールクロックバッファを備えるメモリ装置を提供すること。【解決手段】クロックイネーブル信号をバッファリングして内部クロックイネーブル信号を出力するクロックイネーブルバッファと、前記内部クロックイネーブル信号をスモールクロック信号に同期して、第１信号及び第２信号を出力するクロックイネーブル制御部と、前記第１信号及び第２信号を受信してクロックバッファイネーブル信号及びスモールクロックバッファイネーブル信号を出力するクロック制御部と、前記クロックバッファイネーブル信号に応じて駆動しクロックをバッファリングしてクロックパルスを出力するクロックバッファと、前記スモールクロックバッファイネーブル信号に応じて駆動しクロックをバッファリングした前記スモールクロック信号を出力するスモールクロックバッファとを備える。【選択図】図７
2008091000.tif 000002
【特許請求の範囲】
【請求項１】
クロックイネーブル信号をバッファリングして内部クロックイネーブル信号を出力するクロックイネーブルバッファと、
前記内部クロックイネーブル信号をスモールクロック信号に同期して、第１信号及び第２信号を出力するクロックイネーブル制御部と、
前記第１信号及び第２信号を受信して、クロックバッファイネーブル信号及びスモールクロックバッファイネーブル信号を出力するクロック制御部と、
前記クロックバッファイネーブル信号に応じて駆動し、クロックをバッファリングしてクロックパルスを出力するクロックバッファと、
前記スモールクロックバッファイネーブル信号に応じて駆動し、クロックをバッファリングした前記スモールクロック信号を出力するスモールクロックバッファと
を備えることを特徴とするメモリ装置。
【請求項２】
前記内部クロックイネーブル信号が、
セットアップ・ホールドタイムのマージンを合せるために遅延されることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記クロックイネーブル制御部が、
前記内部クロックイネーブル信号を前記スモールクロック信号の立下がりエッジでラッチ及び反転させて前記第１信号を出力し、当該第１信号より１クロック遅い第２信号を出力することを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記クロックイネーブル制御部が、
直列に接続した第１ラッチ部〜第３ラッチ部及びそれぞれのラッチ部に接続した第１パスゲート〜第３パスゲートを備えることを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記第１ラッチ部及び第３ラッチ部が、前記スモールクロック信号が「ロー」のときにターンオンし、前記第２ラッチ部が、前記スモールクロック信号が「ハイ」のときにターンオンし、かつ、前記第１ラッチの出力を反転させて前記第１信号、前記第３ラッチの出力を反転させて前記第２信号が作られることを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記クロック制御部が、
前記第２信号を反転させて前記クロックバッファイネーブル信号を生成し、前記第１信号及び第２信号が全て「ハイ」のときにディセーブルされるスモールクロックバッファイネーブル信号を出力することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記クロック制御部が、
セルフリフレッシュ信号及びラスアイドル信号が全てディセーブルされているときは、常に前記スモールクロックバッファイネーブル信号をイネーブルすることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記クロック制御部が、
前記第２信号を反転させてクロックバッファイネーブル信号を出力する第１インバータと、
ラスアイドル及びセルフリフレッシュ信号を受信するＮＯＲゲートと、
該ＮＯＲゲートの出力を反転させる第２インバータと、
前記第１信号、前記第２信号及び前記第２インバータの出力を受信して、スモールクロックバッファイネーブル信号を出力するＮＡＮＤゲートと
を備えることを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記クロックバッファが、
２個のインバータを利用してクロックをバッファリングし、バッファリングしたクロックとバッファリングしたクロックを反転遅延させたクロックとに対してＡＮＤ演算することにより、前記クロックパルスを出力することを特徴とする請求項１に記載のメモリ装置。
【請求項１０】
前記スモールクロックバッファが、
２個のインバータを利用してクロックをバッファリングすることにより、前記スモールクロック信号を出力することを特徴とする請求項１に記載のメモリ装置。
【請求項１１】
クロックをバッファリングして、バッファリングしたクロックとクロックパルスとを出力するクロックバッファと、
前記クロックをバッファリングして、スモールクロック信号を出力するスモールクロックバッファと、
クロックイネーブル信号をバッファリングして、内部クロックイネーブル信号を出力するクロックイネーブルバッファと、
前記スモールクロック信号に応答して、前記内部クロックイネーブル信号をラッチして出力するクロックイネーブル制御部と、
前記クロックイネーブル制御部の出力信号を受信し、前記クロックバッファとスモールクロックバッファとの各イネーブルを制御する信号を出力するクロック制御部と
を備えることを特徴とするメモリ装置。
【請求項１２】
前記内部クロックイネーブル信号が、
セットアップ・ホールドタイムのマージンを合せるために遅延されることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記クロックイネーブル制御部が、
前記内部クロックイネーブル信号を前記スモールクロック信号の立下がりエッジでラッチ及び反転させて第１信号を出力し、前記第１信号より１クロック遅い第２信号を出力することを特徴とする請求項１１に記載のメモリ装置。
【請求項１４】
前記クロック制御部が、
前記第２信号を反転させて前記クロックバッファを制御するクロックバッファイネーブル信号を生成し、
前記第１信号及び第２信号が全て「ハイ」のときにディセーブルされ、前記スモールクロックバッファを制御するスモールクロックバッファイネーブル信号を出力することを特徴とする請求項１３に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、更に詳細には、クロックを使用するメモリ装置において、外部クロックをバッファリングするためのバッファに関する。
【背景技術】
【０００２】
低電力メモリ装置の場合は、パワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）及びセルフリフレッシュモード（ｓｅｌｆ  ｒｅｆｒｅｓｈ  ｍｏｄｅ）では、電力消費を低減するためにクロックバッファをオフさせるスキーム（ｓｃｈｅｍｅ）を使用しているが、図面を参照し、従来のバッファ及びその周辺の制御回路について説明する。
【０００３】
図１は、従来のバッファとその周辺部の構成図である。同図に示すように、従来のバッファとその周辺部は、クロックイネーブルバッファ１１０、クロックイネーブル制御部１２０、クロック制御部１３０及びクロックバッファ１４０で構成されており、クロックイネーブルバッファ１１０及びクロックバッファ１４０は、クロックイネーブル信号ＣＫＥ及びクロックＣＬＫをバッファリングし、クロックバッファ１４０は、その周辺にあるクロックイネーブル制御部１２０及びクロック制御部１３０の制御に応じてターンオン又はターンオフする。
【０００４】
図２は、従来のクロックバッファ１４０の詳細回路図である。従来のクロックバッファ１４０は、外部クロックをゲートで受け取るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成されたインバータ１４１、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮの制御に応じてクロックバッファ１４０をターンオン又はターンオフするＰＭＯＳトランジスタ１４２とＮＭＯＳトランジスタ１４３、インバータ１４１の出力を反転させてバッファリングしたクロックＣＬＫＴを出力するインバータ１４４及びクロックパルスＣＬＫｐ４を生成する遅延ライン１４５、ＮＡＮＤゲート１４７、２個のインバータ１４６、１４８を備えて構成される。
【０００５】
その動作を説明すれば、クロックバッファ１４０は、直列に接続した２個のインバータ１４１、１４４によって外部のクロックをバッファリングし、バッファリングしたクロックＣＬＫＴを遅延ライン１４５とインバータ１４６により遅延、反転させた後、本来のバッファリングしたクロックＣＬＫＴと、ＮＡＮＤゲート１４７を介してＮＡＮＤ演算を行い、これを再度インバータ１４８により反転させて（すなわち、ＡＮＤ演算を行なって）クロックパルスＣＬＫｐ４とを出力する。クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮをゲートで受け取るＰＭＯＳトランジスタとＮＭＯＳトランジスタ１４２、１４３は、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮが「ロー」で入力されれば、クロックバッファ１４０をオフさせる機能を果たす。
【０００６】
図３は、従来のクロックイネーブルバッファ１１０の詳細回路図である。従来のクロックイネーブルバッファ１１０は、クロックイネーブル信号ＣＫＥをバッファリングするための直列に接続した２個のインバータ１１１、１１２、バッファリングしたクロックイネーブル信号を反転させてクロックイネーブル反転信号ＣＫＥｂを出力するインバータ１１３、及びバッファリングされたクロックイネーブル信号を遅延して内部クロックイネーブル信号ＣＫＥＴを出力する遅延ライン１１４を備えて構成される。遅延ライン１１４を使用して内部クロックイネーブル信号ＣＫＥＴを遅延させる理由は、メモリ装置内でのセットアップ・ホールドタイム（ｓｅｔ  ｕｐ  ｈｏｌｄ  ｔｉｍｅ）を確保するためである。
【０００７】
図４は、従来のクロックイネーブル制御部１２０の詳細回路図である。従来のクロックイネーブル制御部１２０は、第１ラッチ〜第３ラッチ部１２２、１２３、１２４を備えて構成されるが、それぞれのラッチ部１２２、１２３、１２４ごとにクロックバッファ部１４０によりバッファリングされたクロックＣＬＫＴに応じてオン／オフするパスゲートＰＧ１、ＰＧ２、ＰＧ３を備えている。
【０００８】
動作を説明すると、内部クロックイネーブル信号ＣＫＥＴは、インバータ１２１を経て反転され、「ロー」信号の入力時にターンオンするパスゲート１ＰＧ１により、バッファリングされたクロックＣＬＫＴの立下がりエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）で第１ラッチ部１２２により反転及びラッチされる。また、「ハイ」信号の入力時にターンオンするパスゲート２ＰＧ２により、バッファリングされたクロックＣＬＫＴの前記立下がりエッジ後の立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）で再度第２ラッチ部１２３により反転及びラッチされる過程を経る。第２ラッチ部１２３によりラッチされた信号は、「ロー」信号の入力時にターンオンするパスゲート３ＰＧ３により、バッファリングされたクロックＣＬＫＴの前記立ち上がりエッジ後の立下がりエッジで再度反転及びラッチされ、最終的には、インバータ１２５により反転されてクロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂが出力される。
【０００９】
図５は、従来のクロック制御部１３０の詳細回路図である。クロック制御部１３０は、ラスアイドル信号ＲＡＳＩＤＬＥ、セルフリフレッシュ信号ＳＲＥＦ、クロックイネーブル反転信号ＣＫＥｂ及びクロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂを論理結合することにより、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮを出力するＮＯＲゲート１３１、インバータ１３２、及びＮＡＮＤゲート１３３をそれぞれ備えて構成される。
【００１０】
動作を説明すると、ラスアイドル信号ＲＡＳＩＤＬＥが「ロー」で（すなわち、アクティブ状態）、セルフリフレッシュ信号ＳＲＥＦが「ロー」のとき（セルフリフレッシュモードではないとき）には、ＮＯＲゲート１３１の出力は「ハイ」になり、これはインバータ１３２により反転されてＮＡＮＤゲート１３３に「ロー」信号が入力されるため、ＮＡＮＤゲート１３３により出力されるクロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは常に「ハイ」になる。すなわち、クロックバッファ１４０は、常にイネーブルされる。
【００１１】
ラスアイドル信号ＲＡＳＩＤＬＥとセルフリフレッシュＳＲＥＦ信号のうちのいずれか１つでも「ハイ」の場合は、ＮＡＮＤゲート１３３に「ハイ」信号が入力され、ＮＡＮＤゲート１３３の出力は、クロックイネーブル反転信号ＣＫＥｂ及びクロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂの制御を受ける。すなわち、クロックイネーブル反転信号ＣＫＥｂ及びクロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂの双方が「ハイ」の場合にのみ、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは「ロー」になって、クロックバッファ１４０をオフさせる。
【００１２】
図６は、従来の技術の問題点を示すためのタイミング図である。上述のように、クロックバッファ１４０とその周辺部１１０、１２０、１３０を構成する場合、ラスアイドル信号ＲＡＳＩＤＬＥが「ハイ」の状態で、本タイミングのようにクロックイネーブル信号ＣＫＥが入力されると、不良が発生する。メモリ装置では、（Ｎ−１）クロックの立ち上がりエッジでのクロックイネーブル信号ＣＫＥの状態が、その次のクロックであるＮクロックの状態を定義する。したがって、タイミング図のように、第２クロック（第２ＣＬＫ）の立ち上がりエッジでクロックイネーブル信号ＣＫＥが「ハイ」の場合、内部のクロックパルスＣＬＫｐ４は、第３クロック（第３ＣＬＫ）まで発生しなければならず、第４クロック（第４ＣＬＫ）の立ち上がりエッジでクロックイネーブル信号ＣＫＥが「ハイ」であるから、第５クロック（第５ＣＬＫ）でクロックパルスＣＬＫｐ４が発生しなければならない。しかし、タイミング図に示すように、第４クロック（第４ＣＬＫ）では、発生してはいけないクロックパルスＣＬＫｐ４が発生しており、第５クロック（第５ＣＬＫ）では、発生しなければならないクロックパルスＣＬＫｐ４が発生していない状態である。
【００１３】
上記の問題点の発生過程を詳説すると、以下のとおりである。ラスアイドル信号ＲＡＳＩＤＬＥが「ハイ」である待機（ｓｔａｎｄｂｙ）状態で、第２クロック（第２ＣＬＫ）の「ハイ」区間でクロックイネーブル信号ＣＫＥが「ロー」になる場合に不良が発生するが、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは、クロックイネーブル反転信号ＣＫＥｂとクロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂとのＮＡＮＤ結合であるから、２つの入力が全て「ハイ」になれば、クロックバッファイネーブル信号ＣＬＫ＿ＥＮは「ロー」にディセーブルされる。したがって、第２クロック（第２ＣＬＫ）の「ハイ」区間まで、クロックバッファイネーブル信号ＣＬＫ＿ＥＮは「ハイ」であるから、クロックバッファはオン状態になって、クロックパルスＣＬＫｐ４が発生する。ところが、第３クロック（第３ＣＬＫ）が「ロー」の区間でクロックイネーブル信号ＣＫＥが「ハイ」になると、クロックイネーブル反転信号ＣＫＥｂは「ロー」になるため、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮはしばらくの間「ロー」となってから再度「ハイ」になる。再び、第４クロック（第４ＣＬＫ）が「ハイ」の区間でクロックイネーブル信号ＣＫＥが「ロー」になると、クロックイネーブル反転信号ＣＫＥｂは「ハイ」になり、まだ第４クロック（第４ＣＬＫ）の立下がり（ｆａｌｌｉｎｇ）が起きる前であるから、クロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂは「ハイ」である。したがって、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは再度「ロー」になり、内部的にバッファリングされたクロックＣＬＫＴは「ロー」になる。このとき、再度クロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂは「ロー」になるため、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは再度「ハイ」になって、クロックバッファをオンさせ、まだクロックは「ハイ」の区間であるから、バッファリングされたクロックＣＬＫＴは再度「ハイ」になる。第４クロック（第４ＣＬＫ）の立下りが発生するまでクロックバッファはオン状態を維持し、第４クロック（第４ＣＬＫ）の立下りが発生すると、そのときクロックイネーブル遅延反転信号ＣＫＥ＿ＣＬＫｂは「ハイ」になり、かつ、バッファをオフさせる。したがって、第４クロック（第４ＣＬＫ）の「ハイ」区間には、２個のバッファリングされたクロックＣＬＫＴが「ハイ」で非正常的に発生し、第５クロック（第５ＣＬＫ）では発生しなければならないクロックパルスＣＬＫｐ４が発生しないという不良が発生する。
【００１４】
すなわち、ラスアイドル信号ＲＡＳＩＤＬＥが「ハイ」である待機（ｓｔａｎｄ  ｂｙ）状態でクロックイネーブル信号ＣＫＥが「ロー」になる場合は、メモリ装置がクロックバッファをオフさせるパワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）に移行するようになるが、再度クロックイネーブル信号ＣＫＥが「ハイ」に遷移してパワーダウンモードから復帰した場合、特定条件でクロックパルスＣＬＫｐ４が生成されないという不良が生じるものである。低電力メモリ装置でない場合には、スモールクロックバッファ（ｓｍａｌｌ  ｃｌｏｃｋ  ｂｕｆｆｅｒ）を導入して、常にオンさせておく方法により上記のような問題点を解決しているが、このように、常にスモールクロックバッファをオンさせておくと、低電力を実現することは不可能である。
【特許文献１】特開２００１−２５６７８５
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明は、上述の問題を解決するためになされたものであって、その目的は、スモールクロックバッファ（ｓｍａｌｌ  ｃｌｏｃｋ  ｂｕｆｆｅｒ）を備え、スモールクロックバッファをオン／オフするよう制御して低電力を実現することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成すべく、本発明に係る本発明メモリ装置は、クロックイネーブル信号をバッファリングして内部クロックイネーブル信号を出力するクロックイネーブルバッファと、前記内部クロックイネーブル信号をスモールクロック信号に同期して、第１信号及び第２信号を出力するクロックイネーブル制御部と、前記第１信号及び第２信号を受信して、クロックバッファイネーブル信号及びスモールクロックバッファイネーブル信号を出力するクロック制御部と、前記クロックバッファイネーブル信号に応じて駆動し、クロックをバッファリングしてクロックパルスを出力するクロックバッファと、前記スモールクロックバッファイネーブル信号に応じて駆動し、クロックをバッファリングした前記スモールクロック信号を出力するスモールクロックバッファとを備える。
【００１７】
また、前記内部クロックイネーブル信号が、セットアップ・ホールドタイムのマージンを合せるために遅延されたことを特徴とする。
【００１８】
また、前記クロックイネーブル制御部が、前記内部クロックイネーブル信号を前記スモールクロック信号の立下がりエッジでラッチ及び反転させて前記第１信号を出力し、当該第１信号より１クロック遅い第２信号を出力することを特徴とする。
【００１９】
また、前記クロック制御部が、前記第２信号を反転させて前記クロックバッファイネーブル信号を生成し、前記第１信号及び第２信号が全て「ハイ」のときにディセーブルされるスモールクロックバッファイネーブル信号を出力することを特徴とする。
【００２０】
また、上記の目的を達成すべく、本発明に係るメモリ装置は、クロックをバッファリングして、バッファリングしたクロックとクロックパルスとを出力するクロックバッファと、前記クロックをバッファリングして、スモールクロック信号を出力するスモールクロックバッファと、クロックイネーブル信号をバッファリングして、内部クロックイネーブル信号を出力するクロックイネーブルバッファと、前記スモールクロック信号に応答して、前記内部クロックイネーブル信号をラッチして出力するクロックイネーブル制御部と、前記クロックイネーブル制御部の出力信号を受信し、前記クロックバッファとスモールクロックバッファとの各イネーブルを制御する信号を出力するクロック制御部とを備える。
【００２１】
すなわち、第一の発明としては、クロックイネーブル信号をバッファリングして内部クロックイネーブル信号を出力するクロックイネーブルバッファと、前記内部クロックイネーブル信号をスモールクロック信号に同期して、第１信号及び第２信号を出力するクロックイネーブル制御部と、前記第１信号及び第２信号を受信して、クロックバッファイネーブル信号及びスモールクロックバッファイネーブル信号を出力するクロック制御部と、前記クロックバッファイネーブル信号に応じて駆動し、クロックをバッファリングしてクロックパルスを出力するクロックバッファと、前記スモールクロックバッファイネーブル信号に応じて駆動し、クロックをバッファリングした前記スモールクロック信号を出力するスモールクロックバッファとを備えることを特徴とするメモリ装置。
【００２２】
第二の発明としては、前記内部クロックイネーブル信号が、セットアップ・ホールドタイムのマージンを合せるために遅延されることを特徴とする第一の発明に記載のメモリ装置。
【００２３】
第三の発明としては、前記クロックイネーブル制御部が、前記内部クロックイネーブル信号を前記スモールクロック信号の立下がりエッジでラッチ及び反転させて前記第１信号を出力し、当該第１信号より１クロック遅い第２信号を出力することを特徴とする第一の発明に記載のメモリ装置。
【００２４】
第四の発明としては、前記クロックイネーブル制御部が、直列に接続した第１ラッチ部〜第３ラッチ部及びそれぞれのラッチ部に接続した第１パスゲート〜第３パスゲートを備えることを特徴とする第一の発明に記載のメモリ装置。權
【００２５】
第五の発明としては、前記第１ラッチ部及び第３ラッチ部が、前記スモールクロック信号が「ロー」のときにターンオンし、前記第２ラッチ部が、前記スモールクロック信号が「ハイ」のときにターンオンし、かつ、前記第１ラッチの出力を反転させて前記第１信号、前記第３ラッチの出力を反転させて前記第２信号が作られることを特徴とする第四の発明に記載のメモリ装置。
【００２６】
第六の発明としては、前記クロック制御部が、前記第２信号を反転させて前記クロックバッファイネーブル信号を生成し、前記第１信号及び第２信号が全て「ハイ」のときにディセーブルされるスモールクロックバッファイネーブル信号を出力することを特徴とする第一の発明に記載のメモリ装置。
【００２７】
第七の発明としては、前記クロック制御部が、セルフリフレッシュ信号及びラスアイドル信号が全てディセーブルされているときは、常に前記スモールクロックバッファイネーブル信号をイネーブルすることを特徴とする第六の発明に記載のメモリ装置。
【００２８】
第八の発明としては、前記クロック制御部が、前記第２信号を反転させてクロックバッファイネーブル信号を出力する第１インバータと、ラスアイドル及びセルフリフレッシュ信号を受信するＮＯＲゲートと、該ＮＯＲゲートの出力を反転させる第２インバータと、前記第１信号、前記第２信号及び前記第２インバータの出力を受信して、スモールクロックバッファイネーブル信号を出力するＮＡＮＤゲートとを備えることを特徴とする第一の発明に記載のメモリ装置。
【００２９】
第九の発明としては、前記クロックバッファが、２個のインバータを利用してクロックをバッファリングし、バッファリングしたクロックとバッファリングしたクロックを反転遅延させたクロックとに対してＡＮＤ演算することにより、前記クロックパルスを出力することを特徴とする第一の発明に記載のメモリ装置。
【００３０】
第十の発明としては、前記スモールクロックバッファが、２個のインバータを利用してクロックをバッファリングすることにより、前記スモールクロック信号を出力することを特徴とする第一の発明に記載のメモリ装置。
【００３１】
第十一の発明としては、クロックをバッファリングして、バッファリングしたクロックとクロックパルスとを出力するクロックバッファと、前記クロックをバッファリングして、スモールクロック信号を出力するスモールクロックバッファと、クロックイネーブル信号をバッファリングして、内部クロックイネーブル信号を出力するクロックイネーブルバッファと、前記スモールクロック信号に応答して、前記内部クロックイネーブル信号をラッチして出力するクロックイネーブル制御部と、前記クロックイネーブル制御部の出力信号を受信し、前記クロックバッファとスモールクロックバッファとの各イネーブルを制御する信号を出力するクロック制御部とを備えることを特徴とするメモリ装置。
【００３２】
第十二の発明としては、前記内部クロックイネーブル信号が、セットアップ・ホールドタイムのマージンを合せるために遅延されることを特徴とする第十一の発明に記載のメモリ装置。
【００３３】
第十三の発明としては、前記クロックイネーブル制御部が、前記内部クロックイネーブル信号を前記スモールクロック信号の立下がりエッジでラッチ及び反転させて第１信号を出力し、前記第１信号より１クロック遅い第２信号を出力することを特徴とする第十一の発明に記載のメモリ装置。
【００３４】
第十四の発明としては、前記クロック制御部が、前記第２信号を反転させて前記クロックバッファを制御するクロックバッファイネーブル信号を生成し、前記第１信号及び第２信号が全て「ハイ」のときにディセーブルされ、前記スモールクロックバッファを制御するスモールクロックバッファイネーブル信号を出力することを特徴とする第十三の発明に記載のメモリ装置。
【発明を実施するための最良の形態】
【００３５】
以下、本発明が属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００３６】
図７は、本発明のスモールクロックバッファを備えるメモリ装置の一実施形態の構成図である。同図に示すように、本発明は、クロックイネーブルバッファ７１０、クロックイネーブル制御部７２０、クロック制御部７３０、クロックバッファ７４０及びスモールクロックバッファ７５０を備えて構成し得る。このうち、クロックバッファ７４０は、従来のクロックバッファ１４０とその構成が同一であり、スモールクロックバッファ７５０によりバッファリングされたスモールクロックＳＣＬＫＴはクロックイネーブル制御部７２０を制御し、クロック制御部７３０の制御に応じてスモールクロックバッファ７５０もオン／オフするという点が、従来の構成と異なる。
【００３７】
図８は、スモールクロックバッファ７５０の一実施形態の構成図である。スモールクロックバッファ７５０は、外部のクロックＣＬＫをバッファリングしてスモールクロックＳＣＬＫＴを出力するために直列に接続した２個のインバータ７５１、７５２を備えて構成され、スモールクロックバッファ７５０をスモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮに応じてオン／オフするために、ゲートにスモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮが印加されるＰＭＯＳトランジスタとＮＭＯＳトランジスタ７５３、７５４を備える。スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮが「ハイ」で入力されれば、ＮＭＯＳトランジスタ７５４はターンオンし、２個のインバータ７５１、７５２により正常にバッファリングが行なわれるが、スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮが「ロー」で入力される場合には、ＰＭＯＳトランジスタ７５３はターンオンするため、インバータ７５２に「ハイ」が入力され、スモールクロックＳＣＬＫＴは「ロー」のみで出力される。クロックバッファ７４０との違いは、スモールクロックバッファ７５０の場合はクロックパルスＣＬＫｐ４を発生する必要がないため、クロックパルスＣＬＫｐ４を発生するためのロジックが削除されているという点であり、そのためクロックバッファ７４０をそのまま使用することも可能である。
【００３８】
図９は、クロックイネーブルバッファ７１０の一実施形態の構成図である。本発明のクロックイネーブルバッファ７１０は、クロックイネーブル信号ＣＫＥをバッファリングするための直列に接続した２個のインバータ７１１、７１２と、セットアップホールドタイム（ｓｅｔｕｐ  ｈｏｌｄ  ｔｉｍｅ）を確保して内部クロックイネーブル信号ＣＫＥＴを出力するための遅延ライン７１３と、を備えて構成される。従来のクロックイネーブルバッファ１１０とその構成がほとんど似ているから、従来のクロックイネーブルバッファ１１０をそのまま使用することも可能であるが、本発明ではクロックイネーブル反転信号ＣＫＥｂが使用されていないため、従来のインバータ１１３が削除されても良い。
【００３９】
図１０は、クロックイネーブル制御部７２０の一実施形態の構成図である。従来のクロックイネーブル制御部１２０は、バッファリングされたクロックＣＬＫＴに応じて内部クロックイネーブル信号ＣＫＥＴをラッチするが、本発明のクロックイネーブル制御部７２０は、スモールクロックＳＣＬＫＴ信号に応じて内部クロックイネーブル信号ＣＫＥＴをラッチして、第１信号ＣＫＥ＿ＳＣＬＫｂ及び第２信号ＣＫＥ＿ＣＬＫｂを出力する。
【００４０】
クロックイネーブル制御部７２０は、直列に接続した第１ラッチ〜第３ラッチ部７２２、７２３、７２４及びそれぞれのラッチ部に接続した第１パスゲート〜第３パスゲートＰＧ１、ＰＧ２、ＰＧ３を備えて構成され得、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されたパスゲートＰＧ１、ＰＧ２、ＰＧ３は、スモールクロック信号ＳＣＬＫＴの制御に応じてオン／オフし、ラッチ部７２２、７２３、７２４内の入出力端が相互接続したインバータにより信号がラッチされる。
【００４１】
その動作を説明すると、内部クロックイネーブル信号ＣＫＥＴがインバータ７２１により反転されて入力され、スモールクロック信号ＳＣＬＫＴが「ロー」のとき（すなわち、立下がりエッジ）、パスゲート１ＰＧ１はターンオンし、第１ラッチ部７２２により信号が反転及びラッチされる。格納された第１ラッチ部７２２の出力は、インバータ７２６により反転されて、第１信号ＣＫＥ＿ＳＣＬＫｂとして出力されてクロック制御部７３０に入力される。すなわち、第１信号ＣＫＥ＿ＳＣＬＫｂは、内部クロックイネーブル信号ＣＫＥＴをスモールクロック信号ＳＣＬＫＴの立下がりエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）でラッチ及び反転した信号となる。
【００４２】
パスゲート２ＰＧ２は、スモールクロック信号ＳＣＬＫが「ハイ」のときにターンオンし、第２ラッチ部７２３は第１ラッチ部７２２から伝達された信号を反転及びラッチし、パスゲート３ＰＧ３は、スモールクロック信号ＳＣＬＫが「ロー」のときにターンオンし、第３ラッチ部７２４は第２ラッチ部７２３から伝達された信号を反転及びラッチする。したがって、パスゲート３ＰＧ３は、パスゲート１ＰＧ１より１クロック遅くターンオンし、第３ラッチ部７２４に格納された信号はインバータ７２５によって反転されて第２信号ＣＫＥ＿ＣＬＫｂとして出力されるものであるから、第２信号ＣＫＥ＿ＣＬＫｂは、第１信号ＣＫＥ＿ＳＣＬＫｂと波形は同一であり、１クロック分だけ遅延した信号となる。
【００４３】
図１１は、クロック制御部７３０の一実施形態の構成図である。同図に示すように、クロック制御部７３０は、第２信号ＣＫＥ＿ＣＬＫｂを反転させてクロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮを出力する第１インバータ７３４、ラスアイドルＲＡＳＩＤＬＥ及びセルフリフレッシュ信号ＳＲＥＦを受信するＮＯＲゲート７３１、ＮＯＲゲート７３１の出力を反転させる第２インバータ７３２、第１信号ＣＫＥ＿ＳＣＬＫｂ、第２信号ＣＫＥ＿ＣＬＫｂ及び第２インバータ７３２の出力を受信してスモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮを出力するＮＡＮＤゲート７３３を備えて構成されることができる。
【００４４】
クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは、第２信号ＣＫＥ＿ＣＬＫｂが第１インバータ７３４に入力されて生成されるため、第２信号ＣＫＥ＿ＣＬＫｂを反転させた信号はクロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮとなって、クロックバッファ７４０をオン／オフする機能を果たす。
【００４５】
スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮは、第１信号ＣＫＥ＿ＳＣＬＫｂ、第２信号ＣＫＥ＿ＣＬＫｂ、ラスアイドル信号ＲＡＳＩＤＬＥ、セルフリフレッシュ信号ＳＲＥＦの結合により発生する。ラスアイドル信号ＲＡＳＩＤＬＥ及びセルフリフレッシュ信号ＳＲＥＦの双方が「ロー」の場合には、ＮＯＲゲート７３１の出力は「ハイ」になり、これは第２インバータ７３２により反転されて「ロー」がＮＡＮＤゲート７３３に入力されるため、第１信号ＣＫＥ＿ＳＣＬＫｂ及び第２信号ＣＫＥ＿ＣＬＫｂに係らず、スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮは「ハイ」になる。ラスアイドル信号ＲＡＳＩＤＬＥ及びセルフリフレッシュ信号ＳＲＥＦのうちの何れか１つでも「ハイ」の場合は、第２インバータ７３２の出力が「ハイ」になるため、第１信号ＣＫＥ＿ＳＣＬＫｂ及び第２信号ＣＫＥ＿ＣＬＫｂの全てが「ハイ」の場合にのみ、スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮは「ロー」になる。
【００４６】
図１２は、本発明により、不良発生が改善されたことを示す動作タイミング図である。図１２のタイミング図は、図６のタイミング図同様、ラスアイドル信号ＲＡＳＩＤＬＥが「ハイ」の待機（ｓｔａｎｄｂｙ）状態で、第２クロック（第２ＣＬＫ）の「ハイ」区間でクロックイネーブル信号ＣＫＥが「ロー」になる場合を示す。第２クロック（第２ＣＬＫ）の「ハイ」区間でクロックイネーブル信号ＣＫＥが「ロー」になれば、クロックイネーブル信号ＣＫＥにセットアップ・ホールドディレイ（ｓｅｔｕｐ  ｈｏｌｄ  ｄｅｌａｙ）を提供した内部クロックイネーブル信号ＣＫＥＴは「ロー」になる。このとき、スモールクロック信号ＳＣＬＫＴが「ハイ」であるから、第１ラッチ部７２２に内部クロックイネーブル信号ＣＫＥＴは入力されず、その後、スモールクロック信号ＳＣＬＫＴが「ロー」になると、第１ラッチ部７２２に格納され、かつ、第１信号ＣＫＥ＿ＳＣＬＫｂが「ハイ」になる。再度スモールクロック信号ＳＣＬＫＴが「ハイ」になると、第１ラッチ７２２のパスゲート１ＰＧ１は閉じられ、第２ラッチ７２３のパスゲート２ＰＧ２は開く。このとき、第３ラッチ７２４のパスゲート３ＰＧ３は閉じられており、内部クロックイネーブル信号ＣＫＥＴの情報は、第２ラッチ７２３に格納される。再度スモールクロック信号ＳＣＬＫＴが「ロー」になると、第２ラッチ７２３は閉じられ、第３ラッチ７２４は開いて、第３ラッチ７２４に内部クロックイネーブル信号ＣＫＥＴの情報が格納され、かつ、出力される。すなわち、第３クロック（第３ＣＬＫ）の立下がりエッジに同期して第２信号ＣＫＥ＿ＣＬＫｂは「ハイ」で出力される。
【００４７】
スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮは、第１信号ＣＫＥ＿ＳＣＬＫｂ及び第２信号ＣＫＥ＿ＣＬＫｂが全て「ハイ」になると「ロー」になる信号であり、クロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは、第２信号ＣＫＥ＿ＣＬＫｂの反転信号である。したがって、第３クロック（第３ＣＬＫ）の「ロー」区間にクロックイネーブル信号ＣＫＥが「ハイ」になると、第１ラッチ部７２２のパスゲート１ＰＧ１は開いている状態であるから、第１信号ＣＫＥ＿ＳＣＬＫｂが直ちに「ロー」になり、第１信号ＣＫＥ＿ＳＣＬＫｂが「ロー」になると、スモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮはしばらくの間「ロー」となってから再度「ハイ」になる。第２信号ＣＫＥ＿ＣＬＫｂは、第４クロック（第４ＣＬＫ）の立下がりエッジに同期して「ロー」になるが、したがって、このときにクロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは「ハイ」になる。第５クロック（第５ＣＬＫ）の「ハイ」区間でクロックイネーブル信号ＣＫＥは「ロー」であるから、第５クロック（第５ＣＬＫ）の立下がりエッジで第２信号ＣＫＥ＿ＣＬＫｂは「ハイ」になる。第１信号ＣＫＥ＿ＳＣＬＫｂは、第４クロック（第４ＣＬＫ）の立下がりエッジから「ハイ」であるから、タイミング図に示すように、第５クロック（第５ＣＬＫ）の立下がりエッジからスモールクロックバッファイネーブル信号ＳＣＬＫＢＵＦ＿ＥＮ及びクロックバッファイネーブル信号ＣＬＫＢＵＦ＿ＥＮは全て「ロー」になり、スモールクロックバッファ７５０及びクロックバッファ７４０は全てオフとなる。結局、第２、３、５クロックでクロックバッファ７４０はイネーブルされ、第２、３、５クロックでのみ正常のクロックパルスＣＬＫｐ４が作られ、従来発生していた第４クロック（第４ＣＬＫ）におけるクロックパルスＣＬＫｐ４の誤りは生じない。
【００４８】
本発明は、従来のクロックバッファの他にスモールクロックバッファを導入し、かつ、クロックバッファとは異なるタイミングにスモールクロックバッファがオフするように構成し、パワーダウンモードから復帰する（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ  ｅｘｉｔ）場合、特定条件でクロックパルスＣＬＫｐ４が生成されないという不良の発生を防止できる長所がある。
【００４９】
したがって、特定タイミングでの不良発生の可能性を事前に除去でき、スペック上の汎用性をより大きく有することができるという効果がある。
【００５０】
また、スモールクロックバッファをオン／オフするように制御することから、低電力装置の使用が可能という長所がある。
【００５１】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５２】
【図１】従来のバッファとその周辺部の構成図である。
【図２】従来のクロックバッファの詳細回路図である。
【図３】従来のクロックイネーブルバッファの詳細回路図である。
【図４】従来のクロックイネーブル制御部の詳細回路図である。
【図５】従来のクロック制御部の詳細回路図である。
【図６】従来の技術の問題点を示すためのタイミング図である。
【図７】本発明のスモールクロックバッファを備えるメモリ装置の一実施形態の構成図である。
【図８】スモールクロックバッファの一実施形態の構成図である。
【図９】クロックイネーブルバッファの一実施形態の構成図である。
【図１０】クロックイネーブル制御部の一実施形態の構成図である。
【図１１】クロック制御部の一実施形態の構成図である。
【図１２】本発明により不良発生が改善されたことを示す動作タイミング図である。
【符号の説明】
【００５３】
７１０      クロックイネーブルバッファ
７２０      クロックイネーブル制御部
７３０      クロック制御部
７４０      クロックバッファ
７５０      スモールクロックバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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