(57)【要約】【課題】ＳＲＡＭユニットセル面積を縮小化する。【解決手段】ロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２を備える並行型ＳＲＡＭユニットセルの配置を基準にして、少なくともいずれかの一対のトランジスタ、例えばトランスファトランジスタＴ１，Ｔ２を構成しているゲート電極５３，５４およびアクティブ領域５７，５８を、全体的にあるいは部分的に、その基準配置から所定方向に傾けて配置する。これにより、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２を含んだセル外側部分のサイズが縮小される。また、それと共に、中央部にあるロードトランジスタＬ１，Ｌ２の間隔を、基準配置よりも狭める。これにより、ＳＲＡＭユニットセル全体の面積縮小化が図られる。【選択図】図５
2008042050.tif 000002
【特許請求の範囲】
【請求項１】
中央部に第１，第２のロードトランジスタが配置され、前記中央部を挟む両側にそれぞれ、第１のドライバトランジスタおよび第１のトランスファトランジスタと、第２のドライバトランジスタおよび第２のトランスファトランジスタとが配置されたユニットセルを有し、
前記第１のロードトランジスタおよび前記第１のドライバトランジスタが備える第１のゲート電極と、前記第２のロードトランジスタおよび前記第２のドライバトランジスタが備える第２のゲート電極と、前記第２のゲート電極の長軸方向に配置された、前記第１のトランスファトランジスタが備える第３のゲート電極と、前記第１のゲート電極の長軸方向に配置された、前記第２のトランスファトランジスタが備える第４のゲート電極とが、それぞれ直線状で、かつ、互いに平行に配置され、前記第１，第２のゲート電極がそれぞれ形成される第１，第２のアクティブ領域と、前記第１，第３のゲート電極が形成される第３のアクティブ領域と、前記第２，第４のゲート電極が形成される第４のアクティブ領域とがそれぞれ、前記第１から第４のゲート電極の長軸方向に対して直交する方向に直線状に延在され、かつ、互いに平行に配置されたセル配置を基準配置にして、
一対の前記第１，第２のロードトランジスタ、一対の前記第１，第２のドライバトランジスタおよび一対の前記第１，第２のトランスファトランジスタのうち、少なくともいずれかの一対のトランジスタについて、前記第１から第４のゲート電極および前記第１から第４のアクティブ領域の、前記一対のトランジスタを構成している部分のゲート電極およびアクティブ領域を、前記基準配置から傾けて配置したことを特徴とする半導体記憶装置。
【請求項２】
前記一対のトランジスタの前記ゲート電極および前記アクティブ領域を、前記基準配置から、同じ回転方向に傾けて配置したことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記一対のトランジスタの前記ゲート電極および前記アクティブ領域を、前記基準配置から、４５°以下の範囲で傾けて配置したことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記一対のトランジスタの前記アクティブ領域内に、前記一対のトランジスタの前記ゲート電極との間に、前記基準配置のときと同じ一定距離を保って、コンタクト電極が配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記一対のトランジスタが、前記中央部を挟む両側の前記第１，第２のトランスファトランジスタである場合には、
前記中央部の前記第１，第２のロードトランジスタの前記第１，第２のゲート電極の間隔を、前記基準配置よりも狭めていることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記一対のトランジスタが、前記中央部の前記第１，第２のロードトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のドライバトランジスタおよび前記第１，第２のトランスファトランジスタが、前記基準配置よりも前記第１，第２のロードトランジスタ側に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記一対のトランジスタが、前記中央部を挟む両側の前記第１，第２のトランスファトランジスタおよび前記中央部の前記第１，第２のロードトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のドライバトランジスタおよび前記第１，第２のトランスファトランジスタが、前記基準配置よりも前記第１，第２のロードトランジスタ側に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記一対のトランジスタが、前記中央部を挟む両側の前記第１，第２のトランスファトランジスタおよび前記第１，第２のドライバトランジスタである場合には、
前記中央部の前記第１，第２のロードトランジスタの前記第１，第２のゲート電極の間隔を、前記基準配置よりも狭めていることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記一対のトランジスタが、前記中央部の前記第１，第２のロードトランジスタ、並びに前記中央部を挟む両側の前記第１，第２のトランスファトランジスタおよび前記第１，第２のドライバトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のドライバトランジスタおよび前記第１，第２のトランスファトランジスタが、前記基準配置よりも前記第１，第２のロードトランジスタ側に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記ユニットセルは、
前記第１，第２のロードトランジスタのソースがそれぞれ、電源ラインに接続され、
前記第１，第２のドライバトランジスタのソースがそれぞれ、接地ラインに接続され、
前記第１，第２のトランスファトランジスタのソースがそれぞれ、第１，第２のビットラインに接続され、
前記第１，第２のトランスファトランジスタの第３，第４のゲート電極が、共通のワードラインに接続され、
前記第１のロードトランジスタおよび前記第１のドライバトランジスタの前記第１のゲート電極が、前記第２のロードトランジスタ、前記第２のドライバトランジスタおよび前記第２のトランスファトランジスタの各ドレインに接続され、
前記第２のロードトランジスタおよび前記第２のドライバトランジスタの前記第２のゲート電極が、前記第１のロードトランジスタ、前記第１のドライバトランジスタおよび前記第１のトランスファトランジスタの各ドレインに接続されていることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にスタティック型の半導体記憶装置に関する。
【背景技術】
【０００２】
揮発性メモリの１種であるＳＲＡＭ（Static Random Access Memory）は、リフレッシュ動作が不要で、動作速度も速く、現在、様々な機器に利用されている。近年では、更なる高速化、ユニットセルの小型化、集積度の向上等が進み、その用途はいっそう広がりつつある。
【０００３】
ここで、従来のＳＲＡＭユニットセルの一例について、図１２〜図１５を参照して説明する。この図１２〜図１５には、トランジスタが形成されたバルク層と、そのバルク層上に順に形成された第１〜第３配線層を有するＳＲＡＭユニットセルを例示する。
【０００４】
図１２は従来のＳＲＡＭユニットセルのバルク層から第１配線層までの要部平面模式図、図１３は従来のＳＲＡＭユニットセルのバルク層から第２配線層までの要部平面模式図、図１４は従来のＳＲＡＭユニットセルのバルク層から第３配線層までの要部平面模式図である。また、図１５はＳＲＡＭユニットセルの等価回路図である。
【０００５】
ＳＲＡＭユニットセル１００は、ロードトランジスタＬ１，Ｌ２、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２の計６個のトランジスタで構成されている。
【０００６】
これら６個のトランジスタは、例えば図１２に示したように、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電極１０１、ロードトランジスタＬ２とドライバトランジスタＤ２のゲート電極１０２、およびトランスファトランジスタＴ１，Ｔ２のゲート電極１０３，１０４が、それぞれ長軸方向に真っ直ぐな形状で、また、それらが互いに平行な配置になっている。ウェル領域境界１５１、１５２に異なる導電形の不純物注入の境界が設けられている。この境界の左右では、ウェル領域１５３、１５５にＰ型ウェル・Ｎ型トランジスタ、ウェル領域１５４にＮ型ウェル・Ｐ型トランジスタがそれぞれ配置される。
【０００７】
ゲート電極１０１，１０２，１０３，１０４の長軸方向に対して直交する方向には、アクティブ領域１０５，１０６，１０７，１０８が延在されている。アクティブ領域１０５，１０６は、それぞれゲート電極１０１，１０２と交差するように配置されている。また、アクティブ領域１０７は、ゲート電極１０１，１０３と交差するように配置され、アクティブ領域１０８は、ゲート電極１０２，１０４と交差するように配置されている。
【０００８】
各ゲート電極１０１，１０２，１０３，１０４の端部、および各ゲート電極１０１，１０２，１０３，１０４の両側のアクティブ領域１０５，１０６，１０７，１０８内（各トランジスタのソース／ドレイン）には、それぞれに接続されるコンタクト電極が配置される。ロードトランジスタＬ１のゲート電極１０１とロードトランジスタＬ２のアクティブ領域１０６には、例えばシェアードコンタクト技術を用いたコンタクト電極が配置される。同様に、ロードトランジスタＬ２のゲート電極１０２とロードトランジスタＬ１のアクティブ領域１０５には、例えばシェアードコンタクト技術を用いたコンタクト電極が配置される。
【０００９】
各トランジスタのゲート電極１０１，１０２，１０３，１０４およびアクティブ領域１０５，１０６，１０７，１０８は、それぞれコンタクト電極を介して第１配線Ｍ１（図中鎖線）に接続されている。
【００１０】
各第１配線Ｍ１はそれぞれ、図１３に示したように、さらにコンタクト電極を介して第２配線Ｍ２（図中点線）に接続されている。このうち、トランスファトランジスタＴ１，Ｔ２のゲート電極１０３，１０４に接続されている第１配線Ｍ１間を接続する第２配線Ｍ２は、ＳＲＡＭのワードラインＷＬとなる。
【００１１】
さらに、各第２配線Ｍ２は、図１４に示したように、さらにコンタクト電極を介して第３配線Ｍ３（図中一点鎖線）に接続されている。この第３配線により、ロードトランジスタＬ１，Ｌ２が電源ラインＶｃｃに接続され、ドライバトランジスタＤ１，Ｄ２が接地ラインＶｓｓに接続され、また、トランスファトランジスタＴ１，Ｔ２がそれぞれビットラインＢＬ１，ＢＬ２に接続されるようになる。
【００１２】
これにより、図１５に示すような回路が実現されている。
このように従来のＳＲＡＭユニットセルでは、ゲート電極を、直線状でかつ互いに平行になるように配置すると共に、アクティブ領域を、ゲート電極と直交する方向に直線状でかつ互いに平行になるように配置する構成としたものが一般的である。このような配置を採用するＳＲＡＭユニットセルは、「並行型」と呼ばれ、設計および製造（加工）が容易であるというメリットがある。また、それに加え、各トランジスタを整然と配置することにより、ユニットセル面積の縮小、集積度の向上を図ることができるというメリットもある。
【００１３】
現在、ＳＲＡＭは、その用途の広がりや大容量化の要求に伴い、ユニットセルの更なる微細化が強く要望されている。
なお、近年では、ＳＲＡＭの微細化を図るために、様々な配置のＳＲＡＭユニットセルが提案されている。例えば、ゲート電極同士およびアクティブ領域同士は平行に配置し、それらを、直交するワードラインおよびビットラインに対して傾斜するように配置して、ＳＲＡＭユニットセルの面積縮小化を図ったものが提案されている（特許文献１参照）。また、平行な帯状の２本の分岐ワードライン間でゲート電極およびアクティブ領域を傾斜させて配置したＳＲＡＭユニットセルの配置も提案されている（特許文献２参照）。このほか、電源ラインおよび接地ラインを平行に配置すると共に、ワードラインをそれらと平行に配置して、各トランジスタを配置し、ワードライン方向の幅を縮小したＳＲＡＭユニットセルも提案されている（特許文献３参照）。
【特許文献１】特開平１０−３３５４８７号公報
【特許文献２】特開平６−１６９０７１号公報
【特許文献３】特開平８−９７２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来広く利用されている並行型のＳＲＡＭユニットセルの場合、その面積縮小化は、例えば、ゲート電極やアクティブ領域を平行にしたまま、技術的に可能な範囲で、その間隔を狭めて配置していくことによって行える。
【００１５】
しかし、現在では、ＳＲＡＭユニットセルの更なる微細化要求に対し、各トランジスタのゲート電極とそのアクティブ領域に接続するコンタクト電極との間の距離のマージンを確保したまま、そのユニットセルの面積を縮小することが困難になってきている。
【００１６】
また、単にゲート電極間やアクティブ領域間の間隔を狭めていくのみでは、異なるトランジスタの構成要素間の距離のマージンを確保することも困難になってきている。例えば、上記のような並行型ＳＲＡＭユニットセルにおける、トランスファトランジスタのゲート電極先端と、ロードトランジスタのシェアードコンタクト電極との間では、その距離のマージンを確保することが困難になってきている。
【００１７】
本発明はこのような点に鑑みてなされたものであり、高信頼性でかつ小型のユニットセルを備える半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明では上記課題を解決するために、中央部に第１，第２のロードトランジスタが配置され、前記中央部を挟む両側にそれぞれ、第１のドライバトランジスタおよび第１のトランスファトランジスタと、第２のドライバトランジスタおよび第２のトランスファトランジスタとが配置されたユニットセルを有し、前記第１のロードトランジスタおよび前記第１のドライバトランジスタが備える第１のゲート電極と、前記第２のロードトランジスタおよび前記第２のドライバトランジスタが備える第２のゲート電極と、前記第２のゲート電極の長軸方向に配置された、前記第１のトランスファトランジスタが備える第３のゲート電極と、前記第１のゲート電極の長軸方向に配置された、前記第２のトランスファトランジスタが備える第４のゲート電極とが、それぞれ直線状で、かつ、互いに平行に配置され、前記第１，第２のゲート電極がそれぞれ形成される第１，第２のアクティブ領域と、前記第１，第３のゲート電極が形成される第３のアクティブ領域と、前記第２，第４のゲート電極が形成される第４のアクティブ領域とがそれぞれ、前記第１から第４のゲート電極の長軸方向に対して直交する方向に直線状に延在され、かつ、互いに平行に配置されたセル配置を基準配置にして、一対の前記第１，第２のロードトランジスタ、一対の前記第１，第２のドライバトランジスタおよび一対の前記第１，第２のトランスファトランジスタのうち、少なくともいずれかの一対のトランジスタについて、前記第１から第４のゲート電極および前記第１から第４のアクティブ領域の、前記一対のトランジスタを構成している部分のゲート電極およびアクティブ領域を、前記基準配置から傾けて配置したことを特徴とする半導体記憶装置が提供される。
【００１９】
このような半導体記憶装置によれば、各一対のロードトランジスタ、ドライバトランジスタおよびトランスファトランジスタのゲート電極およびアクティブ領域がそれぞれ直線状でかつ互いに平行に配置された並行型のユニットセルが基準配置とされ、少なくともいずれかの一対のトランジスタのゲート電極およびアクティブ領域が、その基準配置から傾けて配置される。トランジスタを基準配置から傾けて配置することにより、そのトランジスタの所定方向のサイズ縮小化が図られ、それにより、ユニットセルの縮小化が図られるようになる。
【発明の効果】
【００２０】
本発明では、各一対のロードトランジスタ、ドライバトランジスタおよびトランスファトランジスタを備える並行型のユニットセルを基準配置にして、少なくともいずれかの一対のトランジスタを基準配置から傾けて配置するようにした。これにより、信頼性を損なわずにユニットセルの縮小化を図ることが可能になり、小型の半導体記憶装置が実現可能になる。あるいは、大型化を抑えて集積度を高めた半導体記憶装置が実現可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は原理構成の説明図である。図１において、（Ａ）は通常設計時のトランジスタの要部平面模式図、（Ｂ）は（Ａ）の設計を基に加工して得られるトランジスタの要部平面模式図、（Ｃ）は斜めに配置設計したトランジスタの要部平面模式図、（Ｄ）は（Ｃ）の設計を基に加工して得られるトランジスタの要部平面模式図である。
【００２２】
図１（Ａ）に示すように、トランジスタ１０は、図面左右方向に直線状に延びるゲート電極１１が配置され、その長軸方向に対して直交する方向（ゲート長方向）に、それと交差するように延びるアクティブ領域１２が配置されている。そして、ゲート電極１１の端部、およびゲート電極１１の両側のアクティブ領域１２内には、それぞれに接続されるコンタクト電極１３ａ，１３ｂ，１３ｃが配置される。
【００２３】
このようなトランジスタ１０を設計する際には、ゲート電極１１とその両側のコンタクト電極１３ｂ，１３ｃとの間にそれぞれ一定の距離（例えば設計上の最小ルールの距離）Ｘが確保されるようにして、各コンタクト電極１３ｂ，１３ｃの配置を決定する。
【００２４】
これは、一定の距離Ｘが確保されていないと、その設計に基づいて実際に製造を行う際に、ゲート電極１１の形成位置やコンタクトホール形成位置にずれが生じた場合に、ゲート電極１１とコンタクト電極１３ｂ，１３ｃ（アクティブ領域１２）との間でショートが発生してしまう可能性があるためである。したがって、たとえそのようなずれが生じてしまったような場合にも、ショートの発生を回避すべく、コンタクト電極１３ｂ，１３ｃを、ゲート電極１１との間に一定の距離Ｘを確保して配置する。
【００２５】
ところで、このような設計に基づいて実際に製造を行うと、設計上はいずれも矩形で配置（作図）したゲート電極１１、アクティブ領域１２およびコンタクト電極１３ａ，１３ｂ，１３ｃは、図１（Ｂ）に示すように、その角に丸みを帯びた形状となる。特に、コンタクト電極１３ａ，１３ｂ，１３ｃは、そのサイズによっては、円形状になる。
【００２６】
一方、図１（Ｃ）に示すトランジスタ１０は、図１（Ａ）に示したトランジスタ１０を、斜めに（トランジスタ１０を角度θだけ傾けて）設計したものである。トランジスタ１０は、直線状に延びるゲート電極１１が斜めに配置され、その長軸方向に対して直交する方向にアクティブ領域１２が配置される。そして、ゲート電極１１の端部、およびアクティブ領域１２内に、それぞれに接続されるコンタクト電極１３ａ，１３ｂ，１３ｃが配置される。
【００２７】
ただし、トランジスタ１０を斜めにして配置設計する場合には、設計の都合上、矩形のコンタクト電極１３ａ，１３ｂ，１３ｃを斜めにせずに配置（作図）するため、設計の段階では、ゲート電極１１とコンタクト電極１３ｂ，１３ｃとが、図１（Ａ），（Ｂ）に示した距離Ｘより近い配置関係になる。
【００２８】
図１（Ｃ）の設計に基づいて実際に製造を行うと、図１（Ｄ）に示すように、角に丸みを帯びた形状のゲート電極１１、アクティブ領域１２およびコンタクト電極１３ａ，１３ｂ，１３ｃが形成されるようになる。このとき、コンタクト電極１３ａ，１３ｂ，１３ｃは、円形状になるため、設計の段階では距離Ｘより近い配置関係にあったゲート電極１１とコンタクト電極１３ｂ，１３ｃは、実際の形成後には、それらの間に、それぞれ一定の距離Ｘが確保されるようになる。
【００２９】
ここで、図１（Ｂ），（Ｄ）に示したトランジスタ１０の配置を比較する。
図１（Ｂ），（Ｄ）を比較すると、図１（Ｄ）のトランジスタ１０は、図１（Ｂ）のトランジスタ１０を、角度θだけ傾けた配置になっている。ところが、トランジスタ１０を、図１（Ｂ）のような配置とした場合には、領域１４ａ，１４ｂのように、レイアウト上、余裕のある部分が存在する。トランジスタ１０を図１（Ｂ）の状態から図１（Ｄ）の状態まで傾ければ、レイアウト的にそのような領域１４ａ，１４ｂを有効利用することが可能になる。
【００３０】
すなわち、トランジスタ１０を、コンタクト電極１３ｂの中心位置を基準にして、図１（Ｂ）の状態から図１（Ｄ）の状態まで傾けると、ゲート電極１１やアクティブ領域１２の一部を、領域１４ａ，１４ｂを利用して配置することができる。さらに、このとき、コンタクト電極１３ｃの中心位置は、図面下方向に距離Ｙだけシフトするようになる。これにより、ゲート電極１１とコンタクト電極１３ｂ，１３ｃとの間の距離Ｘを狭めることなく、図面上下方向のサイズの縮小化を図ることができるようになる。
【００３１】
なお、このようにトランジスタ１０を傾けた場合、ゲート電極１１に接続されたコンタクト電極１３ａの中心位置は、図面左方向に距離Ｚだけ増加する。
この図１に示したような図面上下方向のサイズ縮小効果は、複数のトランジスタが隣接する場合に、より顕著となる。
【００３２】
さらに、トランジスタ１０が特定のユニットセルに含まれている場合、図面左右方向に長く図面上下方向に短いユニットセルであれば、たとえ図面左右方向の大きさが大きくなったとしても、面積として比較すれば、図面上下方向のサイズ縮小効果の方が図面左右方向のサイズ増加の効果より大きくなりやすい。
【００３３】
図２および図３は隣接トランジスタのサイズ縮小効果の説明図である。
例えば、この図２および図３に示すように、２つのトランジスタ２０，３０が、隣接して配置されている場合を想定する。ここで、トランジスタ２０，３０は、直線状の各ゲート電極２１，３１が、アクティブ領域４０と交差するように形成されている。ゲート電極２１，３１の端部にはそれぞれ、コンタクト電極２１ａ，３１ａが形成され、アクティブ領域４０内には、コンタクト電極４１ａ，４１ｂ，４１ｃが形成されている。
【００３４】
図２には、隣接するトランジスタ２０，３０のうち、一方のトランジスタ２０を、基準配置（トランジスタ２０を傾けていない場合の配置を言う。図２中、点線で図示。）から、角度θだけ傾けた配置を示している。このとき、ゲート電極２１，３１は、非平行の配置関係になり、アクティブ領域４０は、直線状ではなく、ゲート電極２１，３１に挟まれた領域では曲がった形状になる。このような配置とすることにより、コンタクト電極４１ｃの位置を、ゲート電極２１との距離を保ったまま、図面下方向へシフトさせることができる。したがって、隣接するトランジスタ２０，３０の図面上下方向のサイズＳを、基準配置に比べて縮小することが可能になる。
【００３５】
また、図３には、隣接するトランジスタ２０，３０を、基準配置（トランジスタ２０，３０を傾けていない場合の配置を言う。図３中、点線で図示。）から、反対方向に共に角度θだけ傾けた配置を示している。このとき、ゲート電極２１，３１は、非平行の配置関係になり、アクティブ領域４０は、ゲート電極２１，３１に挟まれた領域で、図２の場合に比べてより大きく曲がった形状になる。このような配置とすることにより、コンタクト電極４１ｃの位置を、ゲート電極２１との距離を保ったまま、図面下方向へシフトさせ、かつ、コンタクト電極４１ｂの位置を、ゲート電極３１との距離を保ったまま、図面上方向へシフトさせることができる。したがって、隣接するトランジスタ２０，３０の図面上下方向のサイズＳを、基準配置に比べて、よりいっそう縮小することが可能になる。
【００３６】
以上説明したように、トランジスタをその基準配置から一定角度θだけ傾けた配置とすることにより、ゲート電極とコンタクト電極との間の距離のマージンを確保したまま、所定方向のサイズ縮小化を図ることが可能になる。
【００３７】
なお、角度θは、０°＜θ≦４５°の範囲とする。角度θが４５°を上回る場合には、レイアウト上、構成要素間の干渉が発生する可能性が高くなり、また、上層に形成される配線のレイアウトを大きく変更する必要性が生じてくる場合がある。角度θを４５°以下の比較的小さい範囲に設定することにより、そのような構成要素間の干渉やレイアウト変更の問題を回避でき、トランジスタを傾けて配置することによる設計が著しく困難になることはない。また、その設計に基づく加工が著しく困難になることもない。
【００３８】
なお、以上の説明では、一のトランジスタ全体、すなわちそのトランジスタを構成しているゲート電極およびアクティブ領域の部分を一緒に一定角度θだけ傾ける場合について述べた。このほか、一のトランジスタについて、ゲート電極とコンタクト電極との間の距離のマージンを考慮して、そのアクティブ領域の部分のみ、あるいはそのゲート電極のみを傾けるようにすることも可能である。
【００３９】
ゲート電極とコンタクト電極との間の距離のマージンを考慮しつつ、アクティブ領域の部分のみを傾けた場合には、上記の例に従い、ゲート電極の長軸方向に直交する方向のサイズ縮小化を図ることが可能になる。
【００４０】
ゲート電極とコンタクト電極との間の距離のマージンを考慮しつつ、ゲート電極のみを傾けた場合は、その構成によっては、サイズ縮小化を図ることが可能になる。また、ゲート電極を傾けて空いたスペースに、他のトランジスタの構成要素を配置することも可能になる。なお、この点については後述する。
【００４１】
また、一のトランジスタについて、そのゲート電極の主要部分の配置とアクティブ領域の配置は変えずに、そのゲート電極の一部（例えばアクティブ領域から突出している部分）のみを傾けるようにすることも可能である。この場合も、ゲート電極の一部を傾けてできたスペースに、他のトランジスタの構成要素を配置することが可能になる。なお、この点については後述する。
【００４２】
以下に、上記のような原理をＳＲＡＭに適用した場合について詳細に説明する。
まず、第１の適用例について説明する。
ここで、まず、標準的な並行型ＳＲＡＭユニットセルの要部平面模式図を図４に示す。また、図５は第１の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【００４３】
はじめに、図４を参照して、基準となるセル配置（基準配置）について説明する。
図４に示すように、標準的なＳＲＡＭユニットセル５０ａは、中央部に配置されたロードトランジスタＬ１，Ｌ２、中央部を挟んで外側に配置されたドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２の計６個のトランジスタを用いて構成されている。異なる導電形の不純物注入の境界がウェル領域境界１６１、１６２に設けられ、これらの境界の左右で導電形の異なるトランジスタが配置される。例えば、ウェル領域１６３、１６５に含まれるドライバトランジスタＤ１，Ｄ２、トランスファトランジスタＴ１，Ｔ２をＮ型トランジスタ、ウェル領域１６４に含まれるロードトランジスタＬ１，Ｌ２をＰ型トランジスタとする。
【００４４】
これら６個のトランジスタは、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電極５１、ロードトランジスタＬ２とドライバトランジスタＤ２のゲート電極５２、およびトランスファトランジスタＴ１，Ｔ２のゲート電極５３，５４が、それぞれ長軸方向に真っ直ぐな形状で、また、それらが互いに平行な配置になっている。
【００４５】
ゲート電極５１，５２，５３，５４の長軸方向に対して直交する方向には、アクティブ領域５５，５６，５７，５８が延在されている。アクティブ領域５５は、ゲート電極５１と交差するように配置されている。アクティブ領域５６は、ゲート電極５２と交差するように配置されている。アクティブ領域５７は、ゲート電極５１，５３と交差するように配置されている。アクティブ領域５８は、ゲート電極５２，５４と交差するように配置されている。
【００４６】
各ゲート電極５１，５２，５３，５４の端部、および各ゲート電極５１，５２，５３，５４の両側のアクティブ領域５５，５６，５７，５８内には、それぞれに接続されるコンタクト電極５９ａ〜５９ｌが配置される。
【００４７】
ロードトランジスタＬ１，Ｌ２のコンタクト電極５９ａ，５９ｄは共に、上層において、電源ラインＶｃｃに接続される。すなわち、ロードトランジスタＬ１，Ｌ２のソースが電源ラインＶｃｃに接続される。
【００４８】
ドライバトランジスタＤ１，Ｄ２のコンタクト電極５９ｅ，５９ｊは共に、上層において、接地ラインＶｓｓに接続される。すなわち、ドライバトランジスタＤ１，Ｄ２のソースが接地ラインＶｓｓに接続される。
【００４９】
トランスファトランジスタＴ１のコンタクト電極５９ｇは、上層において、第１のビットラインＢＬ１に接続され、トランスファトランジスタＴ２のコンタクト電極５９ｈは、上層において、第２のビットラインＢＬ２に接続される。すなわち、トランスファトランジスタＴ１のソースが第１のビットラインＢＬ１に接続され、トランスファトランジスタＴ２のソースが第２のビットラインＢＬ２に接続される。
【００５０】
トランスファトランジスタＴ１，Ｔ２のゲート電極５３，５４に接続されたコンタクト電極５９ｋ，５９ｌは、上層において、共通のワードラインＷＬに接続される。
ゲート電極５２，５１に接続されたコンタクト電極５９ｂ，５９ｃには、シェアードコンタクト技術が用いられる。コンタクト電極５９ｂは、上層において、コンタクト電極５９ｆに接続され、コンタクト電極５９ｃは、上層において、コンタクト電極５９ｉに接続される。すなわち、ロードトランジスタＬ２とドライバトランジスタＤ２のゲート電極５２は、ロードトランジスタＬ１、ドライバトランジスタＤ１およびトランスファトランジスタＴ１の各ドレインに接続される。また、ロードトランジスタＬ１とドライバトランジスタＤ１のゲート電極５１は、ロードトランジスタＬ２、ドライバトランジスタＤ２およびトランスファトランジスタＴ２の各ドレインに接続される。
【００５１】
これにより、図１５に示したような回路が実現されている。
この図４に示したようなＳＲＡＭユニットセル５０ａのセル配置を基準配置とすると、図５に示すＳＲＡＭユニットセル５０は、構成要素間の電気的な接続関係は変えずに、トランスファトランジスタＴ１，Ｔ２を図面反時計回り方向に傾けた配置を有している（図２参照）。
【００５２】
これにより、トランスファトランジスタＴ１とドライバトランジスタＤ１の図面上下方向のサイズ、並びにトランスファトランジスタＴ２とドライバトランジスタＤ２の図面上下方向のサイズが、基準配置の場合に比べて縮小される。
【００５３】
さらに、この図５に示したＳＲＡＭユニットセル５０は、そのような外側部分の縮小化に伴い、中央部にあるロードトランジスタＬ１，Ｌ２の間隔を、図４に示したＳＲＡＭユニットセル５０ａの場合よりも小さくした配置を有している。
【００５４】
具体的には、アクティブ領域５５，５６のサイズを適当に変更し、ゲート電極５１とコンタクト電極５９ｃをゲート電極５２側へ寄せる。あるいは、ゲート電極５２とコンタクト電極５９ｂをゲート電極５１側へ寄せる。なお、ゲート電極５１とコンタクト電極５９ｂの間、およびゲート電極５２とコンタクト電極５９ｃの間には、基準配置においても、このような配置変更が行える程度の余裕が残されている。
【００５５】
このように、外側部分すなわちトランスファトランジスタＴ１，Ｔ２とドライバトランジスタＤ１，Ｄ２の図面上下方向のサイズ縮小化を行い、さらに、コンタクト電極５９ａ，５９ｅ，５９ｈおよびコンタクト電極５９ｄ，５９ｇ，５９ｊがセル境界線上に配置されてかつゲート電極５１，５２同士が平行に配置されることとなるよう、ロードトランジスタＬ１，Ｌ２の間隔を狭める。
【００５６】
このような構成とすることにより、平面長方形状とみなせる図５に示したＳＲＡＭユニットセル５０の、短辺方向（図面上下方向）のサイズを、図４に示したＳＲＡＭユニットセル５０ａに比べて縮小することができる。
【００５７】
なお、このとき、長辺方向（図面左右方向）については、若干サイズが増加する。しかしながら、ＳＲＡＭユニットセル５０が図面左右方向に長い長方形状であるため、短辺方向のサイズ縮小によるセル面積の縮小量が、長辺方向のサイズ増加によるセル面積の増加量を上回り、結果的にセル面積の縮小化を図ることができる。
【００５８】
また、このようにトランスファトランジスタＴ１，Ｔ２を傾けて配置した場合でも、アクティブ領域５７，５８のコンタクト電極５９ｇ，５９ｈ、ゲート電極５３，５４のコンタクト電極５９ｋ，５９ｌの、傾けたことによる位置変動は、比較的小さい。そのため、それらに上層で接続される配線は、トランスファトランジスタＴ１，Ｔ２を傾けた角度に応じ、それらを傾けなかった場合の位置から平行移動して配置すればよい。これは、第１，第２のビットラインＢＬ１，ＢＬ２およびワードラインＷＬについても言える。したがって、この図５に示したような配置とするのに伴い、上層の配線構造については、大きな設計変更は不要である。
【００５９】
次に、第２の適用例について説明する。
図６は第２の適用例のＳＲＡＭユニットセルの要部平面模式図である。なお、図６では、図４および図５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６０】
図６に示すＳＲＡＭユニットセル６０は、図４に示したＳＲＡＭユニットセル５０ａを基準配置にして、電気的な接続関係は変えず、ロードトランジスタＬ１，Ｌ２を図面反時計回り方向に傾けた配置を有している。このとき、ゲート電極６１，６２はそれぞれ、ドライバトランジスタＤ１，Ｄ２と傾けたロードトランジスタＬ１，Ｌ２との配置関係に応じた形状で形成される。また、ロードトランジスタＬ１，Ｌ２の間隔は、コンタクト電極５９ａ，５９ｅ，５９ｈおよびコンタクト電極５９ｄ，５９ｇ，５９ｊがセル境界線上に配置されるように、設定される。
【００６１】
さらに、この図６に示したＳＲＡＭユニットセル６０は、ドライバトランジスタＤ１とトランスファトランジスタＴ１、およびドライバトランジスタＤ２とトランスファトランジスタＴ２を、基準配置の場合よりも、ロードトランジスタＬ１，Ｌ２側へ寄せた配置を有している。
【００６２】
このように、図６に示したＳＲＡＭユニットセル６０では、その中央部のロードトランジスタＬ１，Ｌ２を傾けた配置とする。それにより、傾けなかった場合に比べ、外側のドライバトランジスタＤ１およびトランスファトランジスタＴ１との間、並びにドライバトランジスタＤ２およびトランスファトランジスタＴ２との間に、新たなスペースを空けることが可能になる。
【００６３】
そして、その空いたスペースを用いるようにしてドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２を配置することにより、図４に示したＳＲＡＭユニットセル５０ａに比べ、図面左右方向のサイズを縮小することができる。その結果、セル面積を縮小することができる。
【００６４】
なお、この図６に示したＳＲＡＭユニットセル６０を構成するに当たり、上層の配線構造について、大きな設計変更は不要である。
次に、第３の適用例について説明する。
【００６５】
図７は第３の適用例のＳＲＡＭユニットセルの要部平面模式図である。なお、図７では、図４および図５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６６】
図７に示すＳＲＡＭユニットセル７０は、図４に示したＳＲＡＭユニットセル５０ａを基準配置にして、電気的な接続関係は変えず、トランスファトランジスタＴ１，Ｔ２を図面反時計回り方向に傾けると共に、ロードトランジスタＬ１，Ｌ２を図面反時計回り方向に傾けた配置を有している。そして、ロードトランジスタＬ１，Ｌ２を傾けることによってできたスペースを利用して、ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２が配置されている。
【００６７】
ゲート電極７１，７２はそれぞれ、ドライバトランジスタＤ１，Ｄ２と傾けたロードトランジスタＬ１，Ｌ２との配置関係に応じた形状で形成される。また、ロードトランジスタＬ１，Ｌ２の間隔は、コンタクト電極５９ａ，５９ｅ，５９ｈおよびコンタクト電極５９ｄ，５９ｇ，５９ｊがセル境界線上に配置されるように、設定される。
【００６８】
このように、図７に示したＳＲＡＭユニットセル７０では、トランスファトランジスタＴ１，Ｔ２を傾けることによって図面上下方向のサイズ縮小化を図ると共に、ロードトランジスタＬ１，Ｌ２を傾けることによって図面左右方向のサイズ縮小化を図る。これにより、セル面積を縮小する。
【００６９】
なお、この図７に示したＳＲＡＭユニットセル７０を構成するに当たり、上層の配線構造について、大きな設計変更は不要である。
次に、第４の適用例について説明する。
【００７０】
図８は第４の適用例のＳＲＡＭユニットセルの要部平面模式図である。なお、図８では、図４および図５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７１】
図８に示すＳＲＡＭユニットセル８０は、図４に示したＳＲＡＭユニットセル５０ａを基準配置にして、電気的な接続関係は変えず、トランスファトランジスタＴ１，Ｔ２を図面反時計回り方向に傾けると共に、ドライバトランジスタＤ１，Ｄ２を図面時計回り方向に傾けた配置を有している（図３参照）。
【００７２】
ゲート電極８１，８２はそれぞれ、傾けたドライバトランジスタＤ１，Ｄ２とロードトランジスタＬ１，Ｌ２との配置関係に応じた形状で形成される。さらに、この図８に示したＳＲＡＭユニットセル８０は、コンタクト電極５９ａ，５９ｅ，５９ｈおよびコンタクト電極５９ｄ，５９ｇ，５９ｊがセル境界線上に配置されるように、ロードトランジスタＬ１，Ｌ２の間隔を、図４に示したＳＲＡＭユニットセル５０ａの場合よりも狭めた配置を有している。
【００７３】
このように、図８に示したＳＲＡＭユニットセル８０では、トランスファトランジスタＴ１，Ｔ２およびドライバトランジスタＤ１，Ｄ２をそれぞれ所定方向に傾け、さらにロードトランジスタＬ１，Ｌ２の間隔を狭めることによって、図面上下方向のサイズ縮小化を図る。これにより、長方形状のＳＲＡＭユニットセル８０の長辺方向のサイズがたとえ若干増加しても、短辺方向のサイズを縮小し、セル面積を効果的に縮小することができる。
【００７４】
なお、この図８に示したＳＲＡＭユニットセル８０を構成するに当たり、上層の配線構造について、大きな設計変更は不要である。
次に、第５の適用例について説明する。
【００７５】
図９は第５の適用例のＳＲＡＭユニットセルの要部平面模式図である。なお、図９では、図４および図５に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７６】
図９に示すＳＲＡＭユニットセル９０は、図４に示したＳＲＡＭユニットセル５０ａを基準配置にして、電気的な接続関係は変えず、トランスファトランジスタＴ１，Ｔ２を図面反時計回り方向に傾け、かつ、ドライバトランジスタＤ１，Ｄ２を図面時計回り方向に傾けると共に、ロードトランジスタＬ１，Ｌ２を図面反時計回り方向に傾けた配置を有している。ドライバトランジスタＤ１，Ｄ２およびトランスファトランジスタＴ１，Ｔ２は、ロードトランジスタＬ１，Ｌ２を傾けることによってできたスペースを利用して配置されている。
【００７７】
ゲート電極９１，９２はそれぞれ、傾けたドライバトランジスタＤ１，Ｄ２とロードトランジスタＬ１，Ｌ２との配置関係に応じた形状で形成される。また、ロードトランジスタＬ１，Ｌ２の間隔は、コンタクト電極５９ａ，５９ｅ，５９ｈおよびコンタクト電極５９ｄ，５９ｇ，５９ｊがセル境界線上に配置されるように、設定される。
【００７８】
このように、図９に示したＳＲＡＭユニットセル９０では、トランスファトランジスタＴ１，Ｔ２およびドライバトランジスタＤ１，Ｄ２を傾けることによって図面上下方向のサイズ縮小化を図ると共に、ロードトランジスタＬ１，Ｌ２を傾けることによって図面左右方向のサイズ縮小化を図る。これにより、セル面積を縮小する。
【００７９】
図９に示したＳＲＡＭユニットセル９０の場合、図４に示したＳＲＡＭユニットセル５０ａに比べ、少なくとも約５％のセル面積の縮小化を図ることができる。
なお、この図９に示したＳＲＡＭユニットセル９０を構成するに当たり、上層の配線構造について、大きな設計変更は不要である。
【００８０】
次に、第６の適用例について説明する。
図１０は第６の適用例のＳＲＡＭユニットセルの要部平面模式図である。なお、図１０では、図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００８１】
図１０に示すＳＲＡＭユニットセル６０ａは、トランスファトランジスタＴ１，Ｔ２のゲート電極５３ａ，５４ａの端部がそれぞれ、コンタクト電極５９ｂ，５９ｃから離れる方向に曲がった構成を有している点で、図６に示した上記第２の適用例のＳＲＡＭユニットセル６０と相違する。
【００８２】
このようなＳＲＡＭユニットセル６０ａによれば、ゲート電極５３ａ，５４ａの端部とコンタクト電極５９ｂ，５９ｃとの間の距離のマージンを確保しつつ、トランスファトランジスタＴ１，Ｔ２およびドライバトランジスタＤ１，Ｄ２をよりロードトランジスタＬ１，Ｌ２側へ寄せて配置することが可能になる。
【００８３】
次に、第７の適用例について説明する。
図１１は第７の適用例のＳＲＡＭユニットセルの要部平面模式図である。なお、図１１では、図６に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００８４】
図１１に示すＳＲＡＭユニットセル６０ｂは、トランスファトランジスタＴ１，Ｔ２のゲート電極５３ｂ，５４ｂの全体を、それぞれコンタクト電極５９ｂ，５９ｃから離れる方向に傾けて配置している。この点で、このＳＲＡＭユニットセル６０ｂは、図６に示した上記第２の適用例のＳＲＡＭユニットセル６０と相違する。
【００８５】
このようなＳＲＡＭユニットセル６０ｂによれば、上記第６の適用例の場合と同様、ゲート電極５３ａ，５４ａの端部とコンタクト電極５９ｂ，５９ｃとの間の距離のマージンを確保しつつ、トランスファトランジスタＴ１，Ｔ２およびドライバトランジスタＤ１，Ｄ２をよりロードトランジスタＬ１，Ｌ２側へ寄せて配置することが可能になる。
【００８６】
また、上記第６の適用例のゲート電極５３ａ，５４ａと比較すると、たとえゲート電極５３ｂ，５４ｂに図面左右方向等の位置ずれが生じたとしても、トランスファトランジスタＴ１，Ｔ２の構成要素の配置関係は大きく変化せず、一定の特性を安定して得ることが可能になる。
【００８７】
以上説明したように、各一対のロードトランジスタ、ドライバトランジスタおよびトランスファトランジスタを備える並行型のユニットセルを基準の配置にして、少なくともいずれかの一対のトランジスタをその基準配置から傾けて配置する。そして、そのトランジスタのアクティブ領域に形成するコンタクト電極と、そのゲート電極との間には、一定の距離、例えば設計上あるいは加工上の最小ルールの距離を確保する。これにより、信頼性を損なわずにＳＲＡＭユニットセルの縮小化を図ることができ、高信頼性でかつ小型のＳＲＡＭが実現可能になる。また、大型化を抑えて集積度を高めたＳＲＡＭが実現可能になる。
【００８８】
（付記１）  中央部に第１，第２のロードトランジスタが配置され、前記中央部を挟む両側にそれぞれ、第１のドライバトランジスタおよび第１のトランスファトランジスタと、第２のドライバトランジスタおよび第２のトランスファトランジスタとが配置されたユニットセルを有し、
前記第１のロードトランジスタおよび前記第１のドライバトランジスタが備える第１のゲート電極と、前記第２のロードトランジスタおよび前記第２のドライバトランジスタが備える第２のゲート電極と、前記第２のゲート電極の長軸方向に配置された、前記第１のトランスファトランジスタが備える第３のゲート電極と、前記第１のゲート電極の長軸方向に配置された、前記第２のトランスファトランジスタが備える第４のゲート電極とが、それぞれ直線状で、かつ、互いに平行に配置され、前記第１，第２のゲート電極がそれぞれ形成される第１，第２のアクティブ領域と、前記第１，第３のゲート電極が形成される第３のアクティブ領域と、前記第２，第４のゲート電極が形成される第４のアクティブ領域とがそれぞれ、前記第１から第４のゲート電極の長軸方向に対して直交する方向に直線状に延在され、かつ、互いに平行に配置されたセル配置を基準配置にして、
一対の前記第１，第２のロードトランジスタ、一対の前記第１，第２のドライバトランジスタおよび一対の前記第１，第２のトランスファトランジスタのうち、少なくともいずれかの一対のトランジスタについて、前記第１から第４のゲート電極および前記第１から第４のアクティブ領域の、前記一対のトランジスタを構成している部分のゲート電極およびアクティブ領域を、前記基準配置から傾けて配置したことを特徴とする半導体記憶装置。
【００８９】
（付記２）  前記一対のトランジスタの前記ゲート電極および前記アクティブ領域を、前記基準配置から、同じ回転方向に傾けて配置したことを特徴とする付記１記載の半導体記憶装置。
【００９０】
（付記３）  前記一対のトランジスタの前記ゲート電極および前記アクティブ領域を、前記基準配置から、４５°以下の範囲で傾けて配置したことを特徴とする付記１記載の半導体記憶装置。
【００９１】
（付記４）  前記一対のトランジスタの前記アクティブ領域内に、前記一対のトランジスタの前記ゲート電極との間に、前記基準配置のときと同じ一定距離を保って、コンタクト電極が配置されていることを特徴とする付記１記載の半導体記憶装置。
【００９２】
（付記５）  前記一対のトランジスタが、前記中央部を挟む両側の前記第１，第２のトランスファトランジスタである場合には、
前記中央部の前記第１，第２のロードトランジスタの前記第１，第２のゲート電極の間隔を、前記基準配置よりも狭めていることを特徴とする付記１記載の半導体記憶装置。
【００９３】
（付記６）  前記一対のトランジスタが、前記中央部の前記第１，第２のロードトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のドライバトランジスタおよび前記第１，第２のトランスファトランジスタが、前記基準配置よりも前記第１，第２のロードトランジスタ側に配置されていることを特徴とする付記１記載の半導体記憶装置。
【００９４】
（付記７）  前記一対のトランジスタが、前記中央部の前記第１，第２のロードトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のトランスファトランジスタの前記第３，第４のゲート電極の端部が、前記第１，第２のロードトランジスタから離れる方向へ、前記基準配置から傾けて配置されていることを特徴とする付記１記載の半導体記憶装置。
【００９５】
（付記８）  前記一対のトランジスタが、前記中央部の前記第１，第２のロードトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のトランスファトランジスタの前記第３，第４のゲート電極全体が、前記第１，第２のロードトランジスタから離れる方向へ、前記基準配置から傾けて配置されていることを特徴とする付記１記載の半導体記憶装置。
【００９６】
（付記９）  前記一対のトランジスタが、前記中央部を挟む両側の前記第１，第２のトランスファトランジスタおよび前記中央部の前記第１，第２のロードトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のドライバトランジスタおよび前記第１，第２のトランスファトランジスタが、前記基準配置よりも前記第１，第２のロードトランジスタ側に配置されていることを特徴とする付記１記載の半導体記憶装置。
【００９７】
（付記１０）  前記一対のトランジスタが、前記中央部を挟む両側の前記第１，第２のトランスファトランジスタおよび前記第１，第２のドライバトランジスタである場合には、
前記中央部の前記第１，第２のロードトランジスタの前記第１，第２のゲート電極の間隔を、前記基準配置よりも狭めていることを特徴とする付記１記載の半導体記憶装置。
【００９８】
（付記１１）  前記一対のトランジスタが、前記中央部の前記第１，第２のロードトランジスタ、並びに前記中央部を挟む両側の前記第１，第２のトランスファトランジスタおよび前記第１，第２のドライバトランジスタである場合には、
前記中央部を挟む両側の前記第１，第２のドライバトランジスタおよび前記第１，第２のトランスファトランジスタが、前記基準配置よりも前記第１，第２のロードトランジスタ側に配置されていることを特徴とする付記１記載の半導体記憶装置。
【００９９】
（付記１２）  前記ユニットセルは、
前記第１，第２のロードトランジスタのソースがそれぞれ、電源ラインに接続され、
前記第１，第２のドライバトランジスタのソースがそれぞれ、接地ラインに接続され、
前記第１，第２のトランスファトランジスタのソースがそれぞれ、第１，第２のビットラインに接続され、
前記第１，第２のトランスファトランジスタの第３，第４のゲート電極が、共通のワードラインに接続され、
前記第１のロードトランジスタおよび前記第１のドライバトランジスタの前記第１のゲート電極が、前記第２のロードトランジスタ、前記第２のドライバトランジスタおよび前記第２のトランスファトランジスタの各ドレインに接続され、
前記第２のロードトランジスタおよび前記第２のドライバトランジスタの前記第２のゲート電極が、前記第１のロードトランジスタ、前記第１のドライバトランジスタおよび前記第１のトランスファトランジスタの各ドレインに接続されていることを特徴とする付記１記載の半導体記憶装置。
【図面の簡単な説明】
【０１００】
【図１】原理構成の説明図である。
【図２】隣接トランジスタのサイズ縮小効果の説明図（その１）である。
【図３】隣接トランジスタのサイズ縮小効果の説明図（その２）である。
【図４】標準的な並行型ＳＲＡＭユニットセルの要部平面模式図である。
【図５】第１の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図６】第２の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図７】第３の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図８】第４の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図９】第５の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図１０】第６の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図１１】第７の適用例のＳＲＡＭユニットセルの要部平面模式図である。
【図１２】従来のＳＲＡＭユニットセルのバルク層から第１配線層までの要部平面模式図である。
【図１３】従来のＳＲＡＭユニットセルのバルク層から第２配線層までの要部平面模式図である。
【図１４】従来のＳＲＡＭユニットセルのバルク層から第３配線層までの要部平面模式図である。
【図１５】ＳＲＡＭユニットセルの等価回路図である。
【符号の説明】
【０１０１】
１０，２０，３０  トランジスタ
１１，２１，３１，５１，５２，５３，５４，５３ａ，５４ａ，５３ｂ，５４ｂ，６１，６２，７１，７２，８１，８２，９１，９２，１０１，１０２，１０３，１０４  ゲート電極
１２，４０，５５，５６，５７，５８，１０５，１０６，１０７，１０８  アクティブ領域
１３ａ，１３ｂ，１３ｃ，２１ａ，３１ａ，４１ａ，４１ｂ，４１ｃ，５９ａ，５９ｂ，５９ｃ，５９ｄ，５９ｅ，５９ｆ，５９ｇ，５９ｈ，５９ｉ，５９ｊ，５９ｋ，５９ｌ  コンタクト電極
１４ａ，１４ｂ  領域
５０ａ，５０，６０，６０ａ，６０ｂ，７０，８０，９０，１００  ＳＲＡＭユニットセル
１５１，１５２，１６１，１６２  ウェル領域境界
１５３，１５４，１５５，１６３，１６４，１６５  ウェル領域
Ｌ１，Ｌ２  ロードトランジスタ
Ｄ１，Ｄ２  ドライバトランジスタ
Ｔ１，Ｔ２  トランスファトランジスタ
Ｍ１  第１配線
Ｍ２  第２配線
Ｍ３  第３配線
Ｖｃｃ  電源ライン
Ｖｓｓ  接地ライン
ＢＬ１，ＢＬ２  ビットライン
ＷＬ  ワードライン
【図１】
2008042050.tif 000003
【図２】
2008042050.tif 000004
【図３】
2008042050.tif 000005
【図４】
2008042050.tif 000006
【図５】
2008042050.tif 000007
【図６】
2008042050.tif 000008
【図７】
2008042050.tif 000009
【図８】
2008042050.tif 000010
【図９】
2008042050.tif 000011
【図１０】
2008042050.tif 000012
【図１１】
2008042050.tif 000013
【図１２】
2008042050.tif 000014
【図１３】
2008042050.tif 000015
【図１４】
2008042050.tif 000016
【図１５】
2008042050.tif 000017