(57)【要約】【課題】バンプを用いずに低ストレスかつ高信頼性の電気的接続を実現することができる半導体チップの電極接続構造およびそれに用いられる導電部材を提供し、また、半導体チップに貫通ビアを設けなくても半導体チップの積層が可能な半導体装置およびその製造方法を提供する。【解決手段】下層の第１電極１１と上層の第２電極２１の間の接着層３に形成された横方向に窪んだ凹部４の一部または全ての面に、第１電極１１および第２電極２１を接続する導電部材５が設けられている。【選択図】図１
2008042169.tif 000002
【特許請求の範囲】
【請求項１】
下層の第１電極と上層の第２電極の間の接着層に形成された横方向に窪んだ凹部の一部
または全ての面に、第１電極および第２電極を接続する導電部材が設けられている、こと
を特徴とする半導体チップの電極接続構造。
【請求項２】
前記導電部材は、前記凹部の壁面に沿った形状を有している、
ことを特徴とする請求項１記載の半導体チップの電極接続構造。
【請求項３】
前記導電部材は、前記凹部の壁面に沿った凹型である、
ことを特徴とする請求項２記載の半導体チップの電極接続構造。
【請求項４】
前記導電部材は、下地導電層と、該下地導電層に積層された主導電層を有している、
ことを特徴とする請求項１ないし３のいずれかに記載の半導体チップの電極接続構造。
【請求項５】
前記下地導電層は、前記凹部の表面を伝う層状に形成されている、
ことを特徴とする請求項４記載の半導体チップの電極接続構造。
【請求項６】
前記下地導電層は、前記凹部の表面上に導電分子が分散して粒状に形成されている、
ことを特徴とする請求項４記載の半導体チップの電極接続構造。
【請求項７】
前記導電部材は、前記凹部を埋め込むように形成されている、
ことを特徴とする請求項１記載の半導体チップの電極接続構造。
【請求項８】
左右の第１電極同士間、左右の第２電極同士間、および上下の第１電極と第２電極間の
少なくともいずれかに絶縁部材が設けられている、
ことを特徴とする請求項１ないし７のいずれかに記載の半導体チップの電極接続構造。
【請求項９】
左右の導電部材間に絶縁部材が設けられている、
ことを特徴とする請求項１ないし７のいずれかに記載の半導体チップの電極接続構造。
【請求項１０】
前記絶縁部材は接着剤からなる、
ことを特徴とする請求項８または９記載の半導体チップの電極接続構造。
【請求項１１】
前記接着剤は接着層を構成する接着剤と同じである、
ことを特徴とする請求項１０記載の半導体チップの電極接続構造。
【請求項１２】
請求項１ないし１１のいずれかに記載の電極接続構造に用いられる導電部材。
【請求項１３】
基板上に接着層を介して１または複数の半導体チップが搭載された半導体装置であって
、
前記基板と前記半導体チップの電極間、または前記半導体チップ同士の電極間において
、請求項１ないし１１のいずれかに記載の電極接続構造を有する、
ことを特徴とする半導体装置。
【請求項１４】
前記半導体チップの側面を伝う第２導電部材をさらに有し、該第２導電部材により上下
の第１導電部材が接続されている、
ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記半導体チップの側面に絶縁層が形成されており、前記絶縁層上に前記第２導電部材
が形成されている、
ことを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記第２導電部材は、縦細帯状に形成されている、
ことを特徴とする請求項１３記載の半導体装置。
【請求項１７】
前記第２導電部材は、横広帯状に形成されている、
ことを特徴とする請求項１３記載の半導体装置。
【請求項１８】
第１電極を備えた基板もしくは半導体チップと、外周部に第２電極を備えた半導体チッ
プとを、接着層を介して接合する第１工程と、
基板と半導体チップ間または半導体チップ同士間の前記接着層に設けられた横方向に窪
んだ凹部に、前記第１電極と前記第２電極を接続する導電部材を設ける第２工程とを有す
る、
ことを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１工程と前記第２工程を繰り返すことにより、複数の半導体チップを積層する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第１工程において、複数の半導体チップを積層し、
前記第２工程において、各層の前記第１電極と前記第２電極を接続する導電部材を一括
して設ける、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記半導体チップの側面を伝って上下の第１導電部材を接続する第２導電部材を設ける
工程をさらに有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
前記第一工程は、
感光性樹脂をウエハ全面に塗布する工程と、
当該感光性樹脂を接着層として半導体チップをウエハ上にマウントする工程とを有し、
前記第二工程は、
マウント後の半導体チップをマスクとする露光工程と、
露光工程後の基板と半導体チップ間または半導体チップ同士間の前記接着層をエッチン
グして、基板と半導体チップまたは半導体チップ同士の外周部において相対する第１電極
および第２電極の表面が露出した前記凹部を形成する現像工程と、
現像工程により形成された前記凹部に、導電部材を選択的に形成する工程とを有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２３】
前記第一工程の前記露光工程にて、基板と半導体チップ間または半導体チップ間の前記
接着層の外形を半導体チップの外形より小さくできる領域まで、半導体チップをマスクと
する露光を行い、
前記第二工程の前記現像工程にて、露光後の前記領域をエッチングして、前記窪み部を
形成する、
ことを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記第２工程は、
前記導電部材の形成領域以外を覆うレジストパターンを形成する工程と、
前記レジストパターンおよび前記導電部材の形成領域を被覆する導電層を形成する工程
と、
前記レジストパターンと前記レジストパターン上に堆積した導電層を除去して、導電部
材のパターンを形成する工程とを有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２５】
前記第２工程は、
前記半導体チップおよび前記基板の表面に導電層を形成する工程と、
前記導電部材の形成領域にレジストパターンを形成する工程と、
前記レジストパターン以外の部位の導電層を除去する工程と、
前記レジストパターンを除去する工程とを有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２６】
前記第２工程は、
前記半導体チップおよび前記基板の表面に下地導電層を形成する工程と、
前記下地導電層上であって、前記導電部材の形成領域以外の領域にレジストパターンを
形成する工程と、
前記下地導電層上であって、前記導電部材の形成領域に電気めっきにより主導電層を形
成する工程と、
前記レジストパターンを除去する工程と、
前記主導電層により覆われていない前記下地導電層を除去する工程とを有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２７】
前記第２工程は、
前記導電部材の形成領域以外の領域にレジストパターンを形成する工程と、
前記導電部材の形成領域に触媒化処理を施す工程と、
前記導電部材の形成領域に無電解めっきにより選択的に導電層を形成する工程と、
前記レジストパターンを除去する工程とを有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２８】
前記第２工程は、
前記導電層の形成領域に下地導電層を形成する工程と、
前記下地導電層上に無電解めっきにより主導電層を形成する工程とを有する、
ことを特徴とする請求項１８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と半導体チップの間、もしくは上下層の半導体チップ同士の間において
それぞれの電極を接続する構造およびそれに用いられる導電部材に関し、さらに当該電極
接続構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体チップと配線基板との接続方法として、半導体チップをフェースダウンで
配線基板上に搭載し、バンプ（突起電極）を介して両者を接続する方法が知られている（
特許文献１参照）。
【０００３】
また、半導体装置として、基板に複数の半導体チップを３次元に積層した半導体モジュ
ールが知られている（特許文献１参照）。
【０００４】
図５１は、従来のフェースダウン接続構造の一例（フリップチップ接続構造）を示す断
面図である。フェースダウン接続の場合、半導体チップ１２０は、回路形成面を基板側に
向けて基板１１０上に搭載されている。基板１１０は、配線基板である。基板１１０の電
極パッド１１１と、半導体チップ１２０の電極パッド１２１とは、バンプ１１２，１２２
により接続されている。半導体チップ１２０は、封止樹脂からなる接着層１３０により基
板１１０上に固定されている。
【０００５】
図５２は、従来の３次元積層型半導体モジュールを示す断面図である。図５２に示すよ
うに、基板２１０上に複数の半導体チップ２２０が積層されている。半導体チップ２２０
には貫通ビア２２１が設けられており、貫通ビア２２１に対応する位置において、半導体
チップ２２０の表裏面には微細バンプ２２２が設けられており、貫通ビア２２１を介して
微細バンプ２２２同士が接続されている。基板２１０と半導体チップ２２０との間、並び
に半導体チップ２２０同士の間には接着層２３０が設けられており、基板２１０上に複数
の半導体チップ２２０が固定されている。基板２１０は、いわゆるインターポーザと称さ
れる中間基板であり、外部接続用のバンプ２１１を介して別の配線基板上に搭載される。
【特許文献１】特開２００５−１０９４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図５１に示した従来のフェースダウン接続構造、特にフリップチップ接
続構造では、基板１１０および半導体チップ１２０にそれぞれバンプ１１２，１２２を形
成しておく必要があり、プロセスコストの上昇の要因となっている。
【０００７】
また、バンプ１１２，１２２同士を接合するために、１００℃を超える高温で加圧する
方法が採られていたため、接合後に常温に戻した時、基板１１０、半導体チップ１２０、
接着層１３０、バンプ１１２，１２２の熱膨張係数の差によりミスフィット応力が発生し
、接続信頼性上著しい劣化を招く場合があった。
【０００８】
また、加圧によるチップ回路素子のダメージによる接続不良が問題となっていた。
【０００９】
さらに、バンプ１１２，１２２の微小化による、基板１１０と半導体チップ１２０のバ
ンプ１１２，１２２同士の位置合わせの難易度の増大から、位置合わせミスが原因となる
接続不良が問題となっていた。
【００１０】
一方、図５２に示した従来の三次元積層型半導体モジュールでは、個々の半導体チップ
２２０に対して貫通ビア２２１を形成するための複雑な加工工程が必要となる。
【００１１】
また、半導体チップ２２０の表裏面に微細バンプ２２２を形成し、半導体チップ２２０
と基板２１０を精密に位置合わせして、微細バンプ２２２同士を接続する必要があった。
この工程の煩雑化は、大幅なコストアップと工程時間の増加を招く。
【００１２】
さらに、貫通ビア２２１の加工時および加圧による微細バンプ２２２の接続時のダメー
ジにより、半導体チップ２２０の回路特性の劣化や、長期寿命信頼性に悪影響を及ぼす可
能性があった。
【００１３】
本発明は上記の事情に鑑みてなされたものであり、その目的は、バンプを用いずに、低
ストレスかつ高信頼性の電気的接続を実現することができる半導体チップの電極接続構造
、およびそれに用いられる導電部材を提供することにある。
【００１４】
本発明の他の目的は、半導体チップに貫通ビアを設けなくても、半導体チップの積層が
可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明の半導体チップの電極接続構造は、下層の第１電極
と上層の第２電極の間の接着層に形成された横方向に窪んだ凹部の一部または全ての面に
、第１電極および第２電極を接続する導電部材が設けられていることを特徴とする。
【００１６】
この電極接続構造は、また、前記導電部材が前記凹部の壁面に沿った形状を有している
ことを特徴とする。
この電極接続構造は、またさらに、前記導電部材が前記凹部の壁面に沿った凹型である
ことを特徴とする。
【００１７】
さらに、前記導電部材が下地導電層と該下地導電層に積層されている主導電層を有して
いることを特徴とする。
【００１８】
さらに、前記下地導電層が前記凹部の表面を伝う層状に形成されていることを特徴とす
る。
【００１９】
さらに、前記下地導電層が前記凹部の表面上に導電部材が分散して粒状に形成されてい
ることを特徴とする。
【００２０】
さらに、前記導電部材が前記凹部を埋め込むように形成されていることを特徴とする。
さらに、左右の第１電極同士間、左右の第２電極同士間、および上下の第１電極と第２
電極間の少なくともいずれかに絶縁部材が設けられていることを特徴とする。
さらに、左右の導電部材間に絶縁部材が設けられていることを特徴とする。
さらに、前記絶縁部材が接着剤からなることを特徴とする。
さらに、前記接着剤が接着層を構成する接着剤と同じであることを特徴とする。
【００２１】
また、上記の目的を達成するため、本発明の導電部材は、上述した電極接続構造に用い
られることを特徴とする。
【００２２】
また、上記の目的を達成するため、本発明の半導体装置は、基板上に接着層を介して１
または複数の半導体チップが積層された半導体装置であって、前記基板と前記半導体チッ
プの電極間、または前記半導体チップ同士の電極間において、上述した電極接続構造を有
することを特徴とする。
【００２３】
さらに、この半導体装置は、前記半導体チップの側面を伝う第２導電部材をさらに有し
、該第２導電部材により上下の第１導電部材が接続されていることを特徴とする。
【００２４】
さらに、前記半導体チップの側面に絶縁層が形成されており、前記絶縁層上に前記第２
導電部材が形成されていることを特徴とする。
【００２５】
さらに、前記第２導電部材が、縦細帯状に形成されていることを特徴とする。
【００２６】
さらに、前記第２導電部材が、横広帯状に形成されていることを特徴とする。
【００２７】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、第１電極を備え
た基板もしくは半導体チップと、外周部に第２電極を備えた半導体チップとを、接着層を
介して接合する第１工程と、基板と半導体チップ間または半導体チップ同士間の前記接着
層に設けられた横方向に窪んだ凹部に、前記第１電極と前記第２電極を接続する導電部材
を設ける第２工程と、を有することを特徴とする。
【００２８】
さらに、この製造方法は、前記第１工程と前記第２工程を繰り返すことにより、複数の
半導体チップを積層することを特徴とする。
【００２９】
さらに、前記第１工程において、複数の半導体チップを積層し、前記第２工程において
、各層の前記第１電極と第２電極を接続する導電部材を一括して設けることを特徴とする
。
【００３０】
さらに、前記半導体チップの側面を伝って上下の第１導電部材を接続する第２導電部材
を設けることをも特徴とする。
【００３１】
さらに、前記第一工程は、感光性樹脂をウエハ全面に塗布する工程と、当該感光性樹脂
を接着層として半導体チップをウエハ上にマウントする工程とを有し、前記第二工程は、
マウント後の半導体チップをマスクとする露光工程と、露光工程後の基板と半導体チップ
間または半導体チップ同士間の前記接着層をエッチングして、基板と半導体チップまたは
半導体チップ同士の外周部において相対する第１電極および第２電極の表面が露出した前
記凹部を形成させる現像工程と、現像工程により形成された前記凹部に、導電部材を選択
的に形成する工程とを有することを特徴とする。
【００３２】
さらに、前記第一工程の前記露光工程にて、基板と半導体チップ間または半導体チップ
間の前記接着層の外形を半導体チップの外形より小さくできる領域まで、半導体チップを
マスクとする露光を行い、前記第二工程の前記現像工程にて、露光後の前記領域をエッチ
ングして、前記凹部を形成することを特徴とする。
【００３３】
さらに、前記第２工程は、前記導電部材の形成領域以外を覆うレジストパターンを形成
する工程と、前記レジストパターンおよび前記導電部材の形成領域を被覆する導電層を形
成する工程と、前記レジストパターンと、前記レジストパターン上に堆積した導電層を除
去して、導電部材のパターンを形成する工程とを有することを特徴とする。
【００３４】
さらに、前記第２工程は、前記半導体チップおよび前記基板の表面に導電層を形成する
工程と、前記導電部材の形成領域にレジストパターンを形成する工程と、前記レジストパ
ターン以外の部位の導電層を除去する工程と、前記レジストパターンを除去する工程と、
を有することを特徴とする。
【００３５】
さらに、前記第２工程は、前記半導体チップおよび前記基板の表面に下地導電層を形成
する工程と、前記下地導電層上であって、前記導電部材の形成領域以外の領域にレジスト
パターンを形成する工程と、前記下地導電層上であって、前記導電部材の形成領域に電気
めっきにより主導電層を形成する工程と、前記レジストパターンを除去する工程と、前記
主導電層により覆われていない前記下地導電層を除去する工程とを有することを特徴とす
る。
【００３６】
さらに、前記第２工程は、前記導電部材の形成領域以外の領域にレジストパターンを形
成する工程と、前記導電部材の形成領域に触媒化処理を施す工程と、前記導電部材の形成
領域に無電解めっきにより選択的に導電層を形成する工程と、前記レジストパターンを除
去する工程とを有することを特徴とする。
【００３７】
さらに、前記第２工程は、前記導電層の形成領域に下地導電層を形成する工程と、前記
下地導電層上に無電解めっきにより主導電層を形成する工程とを有することを特徴とする
。
【発明の効果】
【００３８】
以上のとおりの特徴を有する本発明によれば、バンプを用いずに、低ストレスかつ高信
頼性の電極接続構造を実現することができる。
【００３９】
また、半導体チップに貫通ビアを設けなくても、半導体チップの積層が可能な半導体装
置を実現することができる。
【発明を実施するための最良の形態】
【００４０】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００４１】
（第１実施形態）
図１は本発明の一実施形態を示す斜視図であり、図２（ａ）はその断面図、図２（ｂ）
は導電部材の斜視図である。
【００４２】
本実施形態では、基板１上に接着層３を介して半導体チップ２が搭載されている。
【００４３】
基板１は、配線基板であっても、配線基板に搭載されるインターポーザであってもよい
。この基板１（下層）における半導体チップ２（上層）側を向いた第一面の適宜位置には
、電極パッド１１（第１電極）が形成されている。
【００４４】
半導体チップ２は、基板１側を向いた第一面の外周部に形成された電極パッド２１（第
２電極）を有しており、この電極パッド２１は基板１の電極パッド１１に対向して配置さ
れている。
【００４５】
接着層３は、これら基板１と半導体チップ２の間に設けられており、たとえば、接着性
の樹脂からなるものであって、半導体チップ２を基板１に固定している。樹脂としては、
感光性樹脂などを用いることができる。
【００４６】
このように基板１と半導体チップ２との間に介在する接着層３は、その側面（接着層壁
３１と呼ぶこととする）が半導体チップ２の側面よりもある程度内側に位置するようにし
て、設けられている。これにより、接着層壁３１を底面とする、側方（または内方）つま
り接着層壁３１の方に向かって横方向に窪んだ凹部４が形成されることとなる。
【００４７】
そして、この凹部４には、その平面状の下壁面（つまり凹部４にて露出している基板１
１およびその電極パッド１１の上面）と平面状の上壁面（つまり凹部４にて露出している
半導体チップ２およびその電極パッド２１の下面）と下壁面および上壁面の間に位置した
立面状の奥壁面（つまり接着層壁３１）とを伝う断面略Ｃ字状の導電部材５が形成されて
おり、この導電部材５によって、対向配置されている基板１の電極パッド１１および半導
体チップ２の電極パッド２１を接続している。
【００４８】
さらに説明すると、導電部材５は、たとえば、一層あるいは複数層の導電層からなり、
図１および図２（ａ）（ｂ）では、主導電層５１と、この主導電層５１を形成するために
プロセス上必要な下地導電層５２の２層構成としている。この場合、例えば、主導電層５
１は金、下地導電層５２はＮｉからなるものとできる。主導電層５１の材料およびプロセ
スに応じて下地導電層５２を形成することで、電極パッド１１，２１および接着層壁３１
上により容易に主導電層５１を形成できるようになる。
【００４９】
もちろん、電極パッド１１，２１および接着層壁３１上に主導電層５１を直接形成でき
る場合には、下地導電層５２は必要ない。
【００５０】
また、下地導電層５２は、層状である必要はなく、粒状であってもよい。金属原子が分
散したような粒状の場合であっても、下地導電層５２としての機能を果たせるからである
。下地導電層の機能としては、たとえば、無電解めっきにより主導電層を形成する場合の
触媒効果、電気めっきにより主導電層を形成する場合の給電効果、その他、主導電層の密
着性を上げる効果がある。
【００５１】
また、主導電層５１の酸化等を保護する保護膜（図示なし）を、主導電層５１上にさら
に設けても良い。
【００５２】
このような導電層からなる導電部材５は、断面形状がＣ字型となっている。ただし、後
述する図４に例示したように図１とは反対側に設けられているものは、逆Ｃ字型を有して
いるとも言える。したがって、本発明では、これらを総称して「Ｃ字型」と呼ぶこととす
る。導電部材５がＣ字型であることで、凹部４内に形成したときに電極パッド１１，２１
をより的確に接続できるようになる。
【００５３】
以上のとおりの本実施形態では、凹部４内に臨んだ基板１の電極パッド１１および半導
体チップ２の電極パッド２１を、凹部４内にて電極パッド１１から接着層壁３１を伝って
電極パッド２１へ繋がるようにパターン形成された導電部材５によって、別途のバンプ電
極を用いることなく、導電接続することができる。これにより、従来のバンプ接合におい
て懸念されていた高温処理および加圧処理が不要となり、信頼性の高い電極パッド１１，
２１の接続が実現される。
【００５４】
また、仮に上下の基板とチップ、又はチップとチップ間の接合プロセス等において上下
の電極パッド１１，２１の水平方向の位置ずれが生じたとしても、電極パッド１１の上面
部および電極パッド２１の下面に、両電極間のズレに応じた形状で両電極間をなめらかに
つなぐＣ字型の導電部材５が形成されるため、接合装置の位置合わせ性能に左右されない
、低抵抗かつ高歩留りの電気的接続が可能となる。
【００５５】
（第２実施形態）
上述した第１実施形態は、基板１と半導体チップ２の電極パッド１１，２１を接続する
構造となっているが、もちろん半導体チップ２の電極パッド２１同士の接続も可能である
。
【００５６】
図３（ａ）は、２つの半導体チップ２Ａ，２Ｂ間の電極パッド２１同士を接続する場合
の一実施形態を示す断面図であり、図３（ｂ）は、その導電部材５の斜視図である。
【００５７】
本実施形態では、半導体チップ２Ａ上に接着層３を介して他の半導体チップ２Ｂが搭載
されている。半導体チップ２Ｂはフェースダウンで搭載されており、半導体チップ２Ｂの
回路形成面は半導体チップ２Ａ側に向いている。半導体チップ２Ａも同様に図示しない基
板１にフェースダウン搭載される。
【００５８】
半導体チップ２Ａ，２Ｂそれぞれの外周部には、電極パッド２１が形成されている。半
導体チップ２Ａ（下層）上に形成された電極パッド２１（第１電極）は、半導体チップ２
Ｂ（上層）の電極パッド２１（第２電極）に対向して配置されている。
【００５９】
接着層３は、その側面（接着層壁３１と呼ぶこととする）が半導体チップ２Ａ，２Ｂの
側面よりもある程度内側に位置するように、設けられている。
【００６０】
この接着層３の側面が内側に位置していることで、半導体チップ２Ａ，２Ｂとの間には
、接着層壁３１を底面とする側方に窪んだ凹部４が形成されている。
【００６１】
そして、この凹部４の内面には、下層の半導体チップ２Ａの電極パッド２１から接着層
壁３１を伝って上層の半導体チップ２Ｂの電極パッド２１に繋がるＣ字型の導電部材５が
形成されており、この導電部材５によって上下の電極パッド２１同士が導電接続されてい
る。
【００６２】
導電部材５の詳細構成については、上述した第１実施形態のものとほぼ同じであるが、
図２（ａ）（ｂ）とは異なり下層の半導体チップ２Ａの側端面が上層の半導体チップ２Ｂ
の側端面と面一となっているので、導電部材５を構成する下板部が第１実施形態のものよ
りも短く、本実施形態の方がよりＣ字に近い形状を有している。
【００６３】
なお、図３（ｃ）に示すように、電極パッド２１は、チップ側面に現れなくてもよい。
電極パッド１１についても同様である。
【００６４】
（第３実施形態）
以上のとおりの第１および第２実施形態における電極接続構造は、たとえば図４に例示
したように、基板１上に半導体チップ２を設けた半導体装置に適用することができる。図
４はこの半導体装置の一実施形態の断面と点線円部内の拡大断面を図示している。
【００６５】
本実施形態では、基板１上に接着層３を介して半導体チップ２が搭載されてなる半導体
装置において、上述の第１実施形態と同様にして、接着層３の外周面が基板１および半導
体チップ２よりも内側に凹んで形成された、外周をぐるりと囲む溝状の凹部４に、導電部
材５が設けられており、この導電部材５によって、基板１の電極パッド１１および半導体
チップ２の電極パッド２１が導電接続されている。
【００６６】
この半導体装置では、電極接続時に従来生じていた基板１および半導体チップ２に対す
る熱や圧力によるダメージが低減されているので、回路特性および長期寿命信頼性をより
良好に確保することができる。
【００６７】
（第４実施形態）
ところで、導電部材５については、接着層３の厚さや導電部材５の形成条件によっては
、Ｃ字型以外とすることも考えられる。
【００６８】
図５は導電部材５がＣ字型以外の場合の一実施形態の断面および点線円部内の拡大断面
を図示したものである。
【００６９】
本実施形態では、基板１と半導体チップ２の間の凹部４表面を伝って、凹部４を埋め込
むように導電部材５が形成されている。
【００７０】
この場合、たとえば、Ｃ字型に形成した導電部材５を凹部４内にてめっき成長させるこ
とで、Ｃ字型の窪み部分を徐々に縮小させて、最終的に導電部材５で凹部４を埋め込んだ
状態とする。
しかしながら、めっき成長の際、図６（ａ）に示すように、下層の電極パッド１１から
成長した導電層と、上層の電極パッド２１から成長した導電層がぶつかって、導電部材５
の内部に境界線５ｐ（または「ボイド又はシーム」）が残る場合が考えられる。電流経路
に境界線５ｐが存在すると、導電部材５の抵抗が増す。まためっき液の残存などの可能性
が高くなり、接続不良等の原因となる。
【００７１】
したがって、凹部４内を導電部材５で埋め込む場合には、図６（ｂ）に示すように、導
電部材５の内部に境界線５ｐが存在しないように、導電部材５を形成することが好ましい
。
【００７２】
これを実現する一手法としては、たとえば、図７に例示したように、導電部材５となる
導電層の横方向の成長速度が、縦方向の成長速度よりも速くなるように成膜条件を調整す
る手法を採用できる。これにより、凹部４内における導電部材５の接着層壁３１側からの
成長が電極パッド１１，２１側からの成長よりも早くなるため、接着層壁３１側の窪み部
底面が徐々に押し出される成長状態となり、よって境界線５ｐが形成されずに導電部材５
の埋め込み成長を実現できる。電流経路に境界線５ｐが存在しないことから、導電部材５
の抵抗を低抵抗化できるという利点がある。
【００７３】
（第５実施形態）
図８は、上記半導体装置の製造方法の一例を説明するための図である。図８に示す基板
１は、切断前のウエハ１０状態での一部分に相当する。
【００７４】
まず、ウエハ１０状態における基板１上に電極パッド１１を形成する。一方、半導体チ
ップ２の形成工程において、半導体チップ２の外周部に電極パッド２１を形成する。電極
パッド１１，２１は、半導体チップ２を基板１に搭載させた際に互いの位置が対応するよ
うに配置される。
【００７５】
次に、基板１の中央領域に、接着樹脂を塗布する、あるいは接着テープを貼り付けるこ
とにより、接着層３を形成する。接着層３は、電極パッド１１の内側端部に載る領域であ
って、半導体チップ２の外周領域よりも内側の領域に形成される。
【００７６】
次に、接着層３を介して、基板１上に半導体チップ２を接着マウントする。このとき、
半導体チップ２の外周領域よりも内側に接着層３を形成していることにより、半導体チッ
プ２の外周部と基板１との間に、半導体チップ２の側面から中央部に向かって窪んだ凹部
４が形成される。すなわち、半導体チップ２の外周部から見て内方に凹んだ位置にある接
着層壁３１を底面とする凹部４が形成されることになる。
【００７７】
次に、凹部４内に、導電部材５を形成する。導電部材５は、基板１の電極パッド１１か
ら接着層壁３１を伝って半導体チップ２の電極パッド２１に繋がるようにＣ字型にパター
ン形成される。これにより、凹部４内の電極パッド１１と電極パッド２１とが導電部材５
を介して電気的に接続される。導電部材５の成膜方法としては、真空蒸着、スパッタリン
グ法、めっき法が挙げられる。パターニング方法としては、レジストによるエッチング法
、リフトオフ法等が挙げられる。なお、マスクを用いずに導電部材５をパターン形成する
ことも可能である。
【００７８】
以上により、従来の高温処理および加圧処理を必要としたバンプ接合を行うことなく、
凹部４を臨む電極パッド１１，２１が導電部材５を介して導電接続された半導体装置を製
造することができる。
【００７９】
（第６実施形態）
図９は、上記半導体ジュールの製造方法の別の一例を説明するための図である。
【００８０】
上述した半導体装置の作製において、凹部４を形成するためには、半導体チップ２の側
面よりも接着層壁３１が内側に位置するように、接着層３を形成することが重要である。
【００８１】
上記第５実施形態では、これを、予め接着層３の形成領域を半導体チップ２よりもある
程度小さい領域に制限して行っているが、これ以外にも、たとえば、以下に図９を参照し
て説明する製造方法を採用してもよい。
【００８２】
まず、ウエハ１０状態における基板１上に電極パッド１１を形成する。一方、半導体チ
ップ２の形成工程において、半導体チップ２の外周部に電極パッド２１を形成する。この
工程は図８と同じである。
【００８３】
次に、複数の基板１を含むウエハ１０の全面に、感光性樹脂からなる接着樹脂をスピン
コート塗布することにより、接着層３を形成する。
【００８４】
次に、接着層３を介して、ウエハ１０の各基板１上に半導体チップ２を接着マウントす
る。
【００８５】
続いて、半導体チップ２をマスクとした露光を行い、現像、ポストベークを順次施すに
より、接着層３をパターニングする。ここで、接着層３としてポジ型レジストを用いるこ
とにより、現像処理において、光が照射された部分のみが現像液に溶解される。また、露
光処理において、故意にオーバー露光することにより、半導体チップ２の外周端から裏面
にある程度回りこんだ領域、つまり半導体チップ２と基板１の間の接着層３の外形を半導
体チップ２の外形より小さくできる領域まで露光して、この領域を現像工程においてエッ
チングすることで、半導体チップ２および基板１の外周部間に凹部４を形成することがで
きる。この凹部４では、相対する半導体チップ２の電極２１と基板１の電極１１の表面が
露出することになる。もちろん、通常の露光後に、半導体チップ２と基板１の間の接着層
３の外形が半導体チップ２の外形より小さくなるまでオーバーエッチングすることで、凹
部４を形成してもよい。
【００８６】
最後に、図示していないが、図８と同様に凹部４内に導電部材５をパターン形成する。
これにより、凹部４内の電極パッド１１と電極パッド２１とが導電部材５を介して電気的
に接続される。
【００８７】
上記の製造方法によれば、ウエハ１０に一括して接着層３の形成およびパターニングを
行うことができることから、接着層３の製造時間を短縮することができ、外囲器を含む本
半導体デバイス全体の製造コストを下げることができる。また、半導体チップ２をマスク
としたオーバー露光により、自己整合的に接着層３をパターニングできることから、凹部
４の形状の精度を向上させることができる。
【００８８】
（第７実施形態）
図１０は、複数の半導体チップ２を３次元積層させた半導体装置である３次元積層型半
導体モジュールの一実施形態を示す断面図であり、図１１（ａ）はチップ側面部の拡大断
面図、図１１（ｂ）は導電部材５の斜視図、図１２はチップ側面部のある一辺の一部を切
り出した斜視図である。
【００８９】
図１０〜図１２に示すように、基板１上には、複数の半導体チップ２が積層されている
。各半導体チップ２の外周部には電極パッド２１が形成されており、半導体チップ２は回
路形成面を基板１側に向けて搭載されている。基板１および半導体チップ２の間、並びに
半導体チップ２間には接着層３が介在しており、両者は接着層３を介して接合されている
。
【００９０】
接着層３は、半導体チップ２の外周端面よりもある程度内側に形成されている。これに
より、基板１と半導体チップ２との間、および上下層の半導体チップ２同士の間において
、チップ側面からチップ中央部に向けて側方に窪んだ凹部４が設けられている。
【００９１】
そして本実施形態では、この凹部４内だけでなく、半導体チップ２の側面にも、導電部
材５が形成されている。
【００９２】
より具体的には、図１１（ａ）（ｂ）および図１２に示すように、導電部材５は、凹部
４内に形成されたＣ字型の第１導電部材５Ａと、半導体チップ２の側面に形成された縦細
帯形の第２導電部材５Ｂとを有している。
【００９３】
第１導電部材５Ａは、前述した各実施形態におけるものと同様に、主導電層５１Ａおよ
び下地導電層５２Ａからなる２層構造（図１１（ａ）参照）や主導電層５１Ａのみからな
る構造（図示なし）のＣ字型導電部材である。
【００９４】
第２導電部材５Ｂは、下層の第１導電部材５Ａの上方側端部から上層の第１導電部材５
Ａの下方側端部まで伸びた縦長の細帯形導電部材であり、第１導電部材５Ａと同様に、主
導電層５１Ｂおよび下地導電層５２Ｂからなる２層構造（図１１（ａ）参照）や主導電層
５１Ｂのみからなる構造（図示なし）とすることができる。
【００９５】
これら第１導電部材５Ａおよび第２導電部材５Ｂは、別々に形成しても、同時に形成し
てもよい。
【００９６】
そして、第１導電部材５Ａにより、基板１の電極パッド１１（第１電極）および最下層
の半導体チップ２の電極パッド２１（第２電極）、ならびに下層の半導体チップ２の電極
パッド２１（第１電極）および上層の電極パッド２１（第２電極）を接続し、第２導電部
材５Ｂにより、各層の凹部４内の第１導電部材５Ａ同士を接続している。
【００９７】
以上のとおり、３次元積層型半導体モジュールにおいて、凹部４および半導体チップ２
の側面を伝うように第１導電部材５Ａおよび第２導電部材５Ｂからなる導電部材５を設け
ることにより、半導体チップ２に貫通ビアを形成しなくとも、基板１と全半導体チップ２
が互いに電気接続されることとなる。この結果、半導体チップ２に与えるダメージを抑制
できることから、半導体チップ２の回路特性の信頼性や、長期寿命信頼性を向上させるこ
とができる。
【００９８】
なお、導電部材５間の短絡の防止および半導体チップ２の回路動作に影響を与えないよ
うにするため、第２導電部材５Ｂが形成される半導体チップ２の側面には、絶縁層２２が
形成されていることが好ましい。絶縁層２２は、例えば酸化シリコンあるいは窒化シリコ
ンからなる。
【００９９】
絶縁層２２を形成しない場合であっても、半導体チップ２の側面に絶縁処理がなされて
いることが好ましい。例えば、半導体チップ２として高抵抗Ｓｉを用いることにより、半
導体チップ２の側面を絶縁処理したのと同様の効果を得ることができる。
【０１００】
（第８実施形態）
図１３は、３次元積層型半導体モジュールの別の一実施形態を示す斜視図であり、図１
２と同様に半導体チップ２の側面部のある一辺の一部を切り出した斜視図である。
【０１０１】
上記図１２の実施形態では、対応する上下１対ずつの第１導電部材５Ａ同士を繋ぐ第２
導電部材５Ｂの例を示したが、第２導電部材５Ｂの実施形態はこれに限定されるものでは
なく、たとえば、図１３に示すように、半導体チップ２の一側面を覆うように横広帯状に
形成されている第２導電部材５Ｂにより、上層の複数の第１導電部材５Ａと下層の複数の
第１導電部材５Ａとを複数対まとめて接続する形態も採用できる。
【０１０２】
なお、横広帯状の第２導電部材５Ｂは、半導体チップ２の一側面の全てを覆っていなく
てもよい。例えば、上層のいくつか（例えば３つのうちの２つ）の第１導電部材５Ａと下
層の対応するいくつか（上側と対応する２つ）の第１導電部材５Ａを接続するように、第
２導電部材５Ｂをパターン形成してもよい。また、第２導電部材５Ｂにより接続される上
層の第１導電部材５Ａの数と下層の第１導電部材５Ａの数が異なっていても良い。
【０１０３】
以上のように、半導体チップ２の側面における第２導電部材５Ｂのパターンを変えるこ
とにより、上下の半導体チップ２間の接続の自由度を向上させることができる。
【０１０４】
（第９実施形態）
ところで、以上のとおりの３次元積層型半導体モジュールでは、基板１上の各層毎に接
着層３および半導体チップ２ならびに導電部材５が設けられているが、その製造方法とし
ては、たとえば図１４Ａ−１４Ｂに示すように、まず、基板１への接着層３の形成および
半導体チップ２の搭載を繰り返すことにより、基板１上に複数の半導体チップ２を積層し
（図１４Ａ）、次に、凹部４内および半導体チップ２の側面上に、第１導電部材５Ａおよ
び第２導電部材５Ｂからなる導電部材５を一括してパターン形成する（図１４Ｂ）方法を
採用できる。
【０１０５】
これにより、先に積層された基板１および複数の半導体チップ２間を後付けされた導電
部材５で電気的に接続した、３次元積層型半導体モジュールを作製できる。
【０１０６】
接着層３の形成は、前述と同様に、図８に示したように基板１毎にパターン形成しても
、図９に示したように一括してパターン形成してもよく、これにより、基板１と半導体チ
ップ２の間、および半導体チップ２の間に、凹部４が形成される。
【０１０７】
導電部材５の成膜方法も、前述と同様であり、真空蒸着、スパッタリング法、めっき法
が挙げられる。パターニング方法としては、レジストによるエッチング法、リフトオフ法
が挙げられる。なお、マスクを用いずに導電部材５をパターン形成することも可能である
。
【０１０８】
以上のとおり、基板１上に複数の半導体チップ２を積層した後に、一括して導電部材５
をパターン形成することにより、製造工程が簡素化されるという利点がある。
【０１０９】
（第１０実施形態）
上述した導電部材５の一括形成を採用した製造方法以外にも、たとえば図１５Ａ−１５
Ｄに示す製造方法も採用できる。
【０１１０】
まず、図１５Ａに示すように、基板１に接着層３を形成し、接着層３上に半導体チップ
２を搭載する。
【０１１１】
次に、図１５Ｂに示すように、凹部４内に、第１導電部材５Ａをパターン形成する。こ
れにより、基板１および半導体チップ２間が電気的に接続される。
【０１１２】
次に、図１５Ｃに示すように、半導体チップ２の側面に、第２導電部材５Ｂをパターン
形成する。
【０１１３】
そして、図１５Ａ−１５Ｃに示す、半導体チップ２の積層工程、第１導電部材５Ａのパ
ターン形成工程、第２導電部材５Ｂのパターン形成工程を繰り返し行うことにより、図１
５Ｄに示すように、３次元積層型の半導体モジュールが作製される。
【０１１４】
上述した製造方法では、半導体チップ２を積層させる毎に導電部材５をパターン形成す
るので、特に基板１を複数含んだウエハ１０状態で導電部材５を形成する場合において、
基板上のチップ総厚の増加により可能性が増大するマスキングもしくはパターニング時の
不良を減らし、各層毎に導電部材５をより精度良くパターンニングすることが可能となる
。
【０１１５】
（第１１実施形態）
以降の実施形態では、導電部材５の形成方法について説明する。各実施形態では、主に
、基板１と半導体チップ２の間に導電部材５を形成する例について説明するが、半導体チ
ップ２間および半導体チップ２の側面に導電部材５を形成する場合にも同様に適用され得
る。
【０１１６】
まず、本実施形態では、図１６（ａ）〜（ｄ）を用いて、リフトオフ法により導電部材
５を形成する一例について説明する。なお、各図において、左側に断面図を示し、右側に
側面図を示している。
【０１１７】
図１６（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体装置（又は半導体モ
ジュール）側部から中央部に向かって窪んだ凹部４が設けられる。
【０１１８】
次に、図１６（ｂ）に示すように、フォトレジスト等を用いてリソグラフィにより、電
極パッド１１から接着層壁３１を伝って電極パッド２１に連なるＣ字形の導電部材５を形
成すべく、基板１の側面から電極パッド１１の側端面まで覆うレジストパターン８Ａ、半
導体チップ２の側面から電極パッド２１の側端面まで覆うレジストパターン８Ｂ、および
電極パッド１１，２１に挟まれる接着層壁３１の領域を開口するようにその領域の両側を
覆うレジストパターン８Ｃを形成する。
【０１１９】
次に、図１６（ｃ）に示すように、例えば真空蒸着やスパッタリング法などにより、目
的の部位を含む壁面全体に導電層５０を形成する。このとき、接着層壁３１上および電極
パッド１１，２１上において、欠陥なく繋がった導電層５０を形成することが重要である
。この方法では、ロングスロースパッタリングやＣＶＤなど、回り込みに優れる成膜法を
用いることが望ましい。使用する金属としては、配線に用いることが可能な金属ならばよ
く、Ｃｕ，Ａｇ，Ａｕ等が挙げられる。また、密着性を増加させるためにＴｉなどの密着
層（図１等における下地導電層５２に相当）を形成してもよい。
【０１２０】
次に、図１６（ｄ）に示すように、アセトンやレジスト剥離剤などを用いて、レジスト
パターン８Ａ−８Ｃを除去するとともに、レジストパターン８Ａ−８Ｃ上の導電層５０を
同時に除去する（リフトオフ法）。
【０１２１】
このとき、得られた導電部材５の膜厚が薄いときは、無電解めっき法などを用いて所望
の膜厚まで厚くする必要がある。また、損失などを抑制するために、壁面が均一になるま
で凹部４を導電部材５で埋め込んでもよい。
【０１２２】
以上のように、リフトオフ法により、凹部４内にＣ字型の導電部材５を形成することが
できる。なお、レジストパターン８を変えることにより、凹部４および半導体チップ２の
側面に一括して導電部材５を形成することもできる。
【０１２３】
（第１２実施形態）
本実施形態では、図１７（ａ）〜（ｅ）を用いて、エッチング法により導電部材５を形
成する一例について説明する。各図において、左側に断面図を示し、右側に側面図を示し
ている。
【０１２４】
図１７（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１２５】
次に、図１７（ｂ）に示すように、例えば真空蒸着、スパッタリング法または無電解め
っき法などにより、目的の部位を含む壁面全体に導電層５０を形成する。このとき、接着
層壁３１上および電極パッド１１，２１上において、欠陥なく繋がった導電層５０を形成
することが重要である。この方法では、ロングスロースパッタリングやＣＶＤなど，回り
込みに優れる成膜法を用いることが望ましい。また、無電解めっきは、ステップカバレー
ジに優れ非導電面に均一に成膜が可能であるので、有用な方法である。ただし、触媒化処
理を施し、無電解めっきが活性な状態にする必要がある。使用する金属としては、配線に
用いることが可能な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ等が挙げられる。また、乾式成膜
法の場合、密着性を増加させるためにＴｉなどの密着層（図１等における下地導電層５２
に相当）を用いても良い。無電解めっきでは、他の金属としてＮｉ等が上げられ、密着性
のよいめっきを密着層として用いることや、化成処理による密着化処理等を行っても良い
。
【０１２６】
次に、図１７（ｃ）に示すように、フォトレジスト等を用いてリソグラフィにより、Ｃ
字型の導電部材５として残す領域を覆うレジストパターン８を形成する。ここでは、電極
パッド１１，２１間の接着層壁３１の中央領域を覆うレジストパターン８を形成する。
【０１２７】
次に、図１７（ｄ）に示すように、イオンミリング、反応性イオンエッチングまたはケ
ミカルエッチング等により、余剰析出分つまり不要な導電層５０を除去する。これにより
、導電部材５のＣ字型パターンが形成される。どのような方法を採用するかは、導電層５
０の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属種に応じて
選択する必要がある。
【０１２８】
後は、図１７（ｅ）に示すように、アセトンやレジスト剥離剤等を用いて、レジストパ
ターン８を除去する。
【０１２９】
このとき、得られた導電部材５の膜厚が薄いときは、無電解めっき法などを用いて所望
の膜厚まで厚くする必要がある。また、損失などを抑制するために、壁面が均一になるま
で凹部４を導電部材５で埋め込んでもよい。
【０１３０】
以上のように、エッチング法により、凹部４内にＣ字型の導電部材５を形成することが
できる。なお、レジストパターン８を変えることにより、凹部４および半導体チップ２の
側面に一括して導電部材５を形成することもできる。
【０１３１】
（第１３実施形態）
本実施形態では、図１８（ａ）〜（ｆ）を用いて、エッチング法により導電部材５を形
成する一例について説明する。本実施形態では、第１２実施形態と異なり、電気めっき法
を組み合わせている。各図（ａ）〜（ｆ）において、左側に断面図を示し、右側に側面図
を示している。
【０１３２】
図１８（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１３３】
次に、図１８（ｂ）に示すように、例えば真空蒸着、スパッタリング法または無電解め
っき法などにより、目的の部位を含む壁面全体にシード層となる下地導電層５２を形成す
る。シード層とは、電気めっき用の給電層である。このとき、接着層壁３１上および電極
パッド１１，２１上において、欠陥なく繋がった下地導電層５２を形成することが重要で
ある。この方法では、ロングスロースパッタリングやＣＶＤなど、回り込みに優れる成膜
法を用いることが望ましい。また、無電解めっきは、ステップカバレージに優れ非導電面
に均一に成膜が可能であるので、有用な方法である。ただし、触媒化処理を施し、無電解
めっきが活性な状態にする必要がある。使用する金属としては、配線に用いることが可能
な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ等が挙げられる。また、乾式成膜法の場合、密着性
を増加させるためにＴｉなどの密着層を用いても良い。無電解めっきでは、他の金属とし
てＮｉ等が上げられ、密着性のよいめっきを密着層として用いることや、化成処理による
密着化処理等を行っても良い。
【０１３４】
次に、図１８（ｃ）に示すように、電気めっき法により、下地導電層５２上に主導電層
５１を形成する。このとき、主導電層５１の厚さを所望の膜厚まで厚くする必要がある。
使用する金属としては、配線に用いることが可能な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ等
が挙げられる。また、損失等を抑制するために、壁面が均一になるまで凹部４を埋め込ん
でもよい。埋め込みを行うときには、Ｃｕを用いる場合には、現行技術であるビルドアッ
プ配線板用ビアフィリング用Ｃｕめっきや、ＵＬＳＩインターコネクション用ダマシンＣ
ｕめっきなどを応用することができる。
【０１３５】
次に、図１８（ｄ）に示すように、フォトレジスト等を用いたリソグラフィにより、Ｃ
字型の導電部材５として残す領域を覆うレジストパターン８を形成する。ここでは、電極
パッド１１，２１間の接着層壁３１の中央領域を覆うレジストパターン８を形成する。
【０１３６】
次に、図１８（ｅ）に示すように、イオンミリング、反応性イオンエッチングまたはケ
ミカルエッチング等により、余剰析出分つまり不要な導電層５０を除去する。これにより
、導電部材５のＣ字型パターンが形成される。どのような方法を採用するかは、導電層５
０の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属種に応じて
選択する必要がある。
【０１３７】
次に、図１８（ｆ）に示すように、アセトンやレジスト剥離剤等を用いて、レジストパ
ターン８を除去する。
【０１３８】
以上のように、電気めっき法およびエッチング法により、凹部４内にＣ字型の導電部材
５を形成することができる。なお、レジストパターン８を変えることにより、凹部４およ
び半導体チップ２の側面に一括して導電部材５を形成することもできる。
【０１３９】
（第１４実施形態）
本実施形態では、図１９（ａ）〜（ｆ）を用いて、エッチング法により導電部材５を形
成する一例について説明する。本実施形態では、第４実施形態と異なり、導電層の形成に
無電解めっき法を用いる。各図（ａ）〜（ｆ）、左側に断面図を示し、右側に側面図を示
している。
【０１４０】
図１９（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１４１】
次に、図１９（ｂ）に示すように、電極パッド１１，２１および接着層壁３１を覆い隠
すように、無電解めっき反応が開始する触媒を付与する。これにより、電極パッド１１，
２１および接着層壁３１の表面を含む領域が触媒化処理領域５０’となる。このとき、電
極パッド１１，２１以外の基板１および半導体チップ２の表面が活性化されないことが好
ましい。このような触媒として、たとえば、パラジウム系触媒が挙げられる。電極パッド
１１，２１のような金属には容易に触媒活性を付与することが可能であるが、接着層３は
一般に容易に触媒化できない。そのため、接着層壁３１をソフトエッチングすることによ
る粗化や、接着層壁３１上に密着剤を供給することにより、容易に触媒活性を付与するこ
とができる。
【０１４２】
次に、図１９（ｃ）に示すように、無電解めっき法により、触媒化処理領域５０’上に
、導電層５０を形成する。このとき、接着層壁３１上および電極パッド１１，２１上にお
いて、欠陥なく繋がった導電層５０を形成することが重要である。このとき、所望の厚さ
まで導電層５０を厚く形成する必要があるが、同一の無電解めっき法を用いても、複数種
の無電解めっき法を用いても良い。また、損失等を抑制するために、壁面が均一になるま
で凹部４を埋め込んでも良い。これらの増膜は、後述のレジストパターン除去後に行って
も良い。使用する金属としては、配線に用いることが可能な金属ならば良く、Ｃｕ，Ａｇ
，Ａｕ，Ｎｉ等が挙げられる。
【０１４３】
次に、図１９（ｄ）に示すように、フォトレジスト等を用いたリソグラフィにより、Ｃ
字型の導電部材５として残す領域を覆うレジストパターン８を形成する。ここでは、電極
パッド１１，２１間の接着層壁３１の中央領域を覆うレジストパターン８を形成する。
【０１４４】
次に、図１９（ｅ）に示すように、イオンミリング、反応性イオンエッチングまたはケ
ミカルエッチング等により、余剰析出分つまり不要な導電層５０を除去する。これにより
、導電部材５のＣ字型パターンが形成される。どのような方法を採用するかは、導電層５
０の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属種に応じて
選択する必要がある。
【０１４５】
後は、図１９（ｆ）に示すように、アセトンやレジスト剥離剤等を用いて、レジストパ
ターン８を除去する。
【０１４６】
図１９（ｃ）に示す工程において導電部材５の所望の膜厚パターンが得られなかった場
合、レジスト除去後に、無電解めっき法等を用いて所望の膜厚まで厚くすることができる
。また、損失などを抑制するために、壁面が均一になるまで凹部４を導電部材５で埋め込
んでもよい。
【０１４７】
以上のように、無電解めっき法およびエッチング法により、凹部４内にＣ字型の導電部
材５を形成することができる。めっき反応開始に必要な触媒化プロセスを選択的に行うこ
とによって、エッチングにより半導体チップ２や基板１に与えるダメージを最小限にする
ことができる。
【０１４８】
（第１５実施形態）
本実施形態では、図２０（ａ）〜（ｆ）を用いて、セミアディティブ法により導電部材
５を形成する一例について説明する。各図（ａ）〜（ｆ）において、左側に断面図を示し
、右側に側面図を示している。
【０１４９】
図２０（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１５０】
次に、図２０（ｂ）に示すように、例えば真空蒸着、スパッタリング法または無電解め
っき法などにより、目的の部位を含む壁面全体にシード層となる下地導電層５２を形成す
る。シード層とは、電気めっき用の給電層である。このとき、接着層壁３１上および電極
パッド１１，２１上において、欠陥なく繋がった下地導電層５２を形成することが重要で
ある。この方法では、ロングスロースパッタリングやＣＶＤなど、回り込みに優れる成膜
法を用いることが望ましい。また、無電解めっきは、ステップカバレージに優れ非導電面
に均一に成膜が可能であるので、有用な方法である。ただし、触媒化処理を施し、無電解
めっきが活性な状態にする必要がある。使用する金属としては、配線に用いることが可能
な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ等が挙げられる。また、乾式成膜法の場合、密着性
を増加させるためにＴｉなどの密着層を用いても良い。無電解めっきでは、他の金属とし
てＮｉ等が上げられ、密着性のよいめっきを密着層として用いることや、化成処理による
密着化処理等を行っても良い。
【０１５１】
次に、図２０（ｃ）に示すように、フォトレジスト等を用いたリソグラフィにより、電
極パッド１１から接着層壁３１を伝って電極パッド２１に連なるＣ字型の導電部材５を形
成すべく、基板１の側面から電極パッド１１の側端面まで覆うレジストパターン８Ａ、半
導体チップ２の側面から電極パッド２１の側端面まで覆うレジストパターン８Ｂ、および
電極パッド１１，２１に挟まれる接着層壁３１の領域を開口するようにその領域の両側を
覆うレジストパターン８Ｃを形成する。
【０１５２】
次に、図２０（ｄ）に示すように、電気めっき法により、レジストパターン８Ａ−８Ｃ
から露出した下地導電層５２上に選択的に主導電層５１を形成する。このとき、主導電層
５１の厚さを所望の膜厚まで厚くする必要がある。使用する金属としては、配線に用いる
ことが可能な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ等が挙げられる。また、損失等を抑制す
るために、壁面が均一になるまで凹部４を埋め込んでもよい。埋め込みを行うときには、
Ｃｕを用いる場合には、現行技術であるビルドアップ配線板用ビアフィリング用Ｃｕめっ
きや、ＵＬＳＩインターコネクション用ダマシンＣｕめっきなどを応用することができる
。
【０１５３】
次に、図２０（ｅ）に示すように、アセトンやレジスト剥離剤等を用いて、レジストパ
ターン８Ａ−８Ｃを除去する。
【０１５４】
次に、図２０（ｆ）に示すように、イオンミリング、反応性イオンエッチングまたはケ
ミカルエッチング等により、主導電層５１から露出した下地導電層５２を除去する。これ
により、導電部材５のＣ字型パターンが形成される。どのような方法を採用するかは、下
地導電層５２の金属種に応じて選択する。また、エッチングの用いる溶液やガス等も金属
種に応じて選択する必要がある。
【０１５５】
以上のように、全面にシード層として下地導電層５２を形成後、レジストパターン８を
形成して、電気めっき法により所望の部分のみに主導電層５１を形成するセミアディティ
ブ法により、凹部４内にＣ字型の導電部材５を形成することができる。セミアディティブ
法によれば、一般にエッチング法に比べて、より高い精度で導電部材５のパターン形成が
可能である。なお、レジストパターン８を変えることにより、凹部４および半導体チップ
２の側面に一括して導電部材５を形成することもできる。
【０１５６】
（第１６実施形態）
本実施形態では、図２１（ａ）〜（ｅ）を用いて、フルアディティブ法により導電部材
５を形成する一例について説明する。フルアディティブ法とは、必要部分にのみ選択的に
金属を析出させる方法である。給電層が必要なく選択析出性を有する無電解めっき法が広
く用いられる。各図（ａ）〜（ｅ）において、左側に断面図を示し、右側に側面図を示し
ている。
【０１５７】
図２１（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１５８】
次に、図２１（ｂ）に示すように、フォトレジスト等を用いたリソグラフィにより、電
極パッド１１から接着層壁３１を伝って電極パッド２１に連なるＣ字型の導電部材５を形
成すべく、基板１の側面から電極パッド１１の側端面まで覆うレジストパターン８Ａ、半
導体チップ２の側面から電極パッド２１の側端面まで覆うレジストパターン８Ｂ、および
電極パッド１１，２１に挟まれる接着層壁３１の領域を開口するようにその領域の両側を
覆うレジストパターン８Ｃを形成する。
【０１５９】
次に、図２１（ｃ）に示すように、レジストパターン８Ａ−８Ｃから露出した電極パッ
ド１１，２１および接着層壁３１上に、無電解めっき反応が開始する触媒を付与する。こ
れにより、電極パッド１１，２１および接着層壁３１の表面が触媒化処理領域５０’とな
る。例えば、パラジウム系触媒を用いる。電極パッド１１，２１のような金属には容易に
触媒活性を付与することが可能であるが、接着層３は一般に容易に触媒化できない。その
ため、接着層壁３１をソフトエッチングすることによる粗化や、接着層壁３１上に密着剤
を供給することにより、容易に触媒活性を付与することができる。
【０１６０】
次に、図２１（ｄ）に示すように、無電解めっき法により、触媒化処理領域５０’上に
、導電層５０を形成する。このとき、接着層壁３１上および電極パッド１１，２１上にお
いて、欠陥なく繋がった導電層５０を形成することが重要である。このとき、所望の厚さ
まで導電層５０を厚く形成する必要があるが、同一の無電解めっき法を用いても、複数種
の無電解めっき法を用いても良い。また、損失等を抑制するために、壁面が均一になるま
で凹部４を埋め込んでも良い。使用する金属としては、配線に用いることが可能な金属な
らば良く、Ｃｕ，Ａｇ，Ａｕ，Ｎｉ等が挙げられる。
【０１６１】
次に、図２１（ｅ）に示すように、アセトンやレジスト剥離剤等を用いて、レジストパ
ターン８Ａ−８Ｃを除去する。
【０１６２】
以上のように、レジストパターン８を形成し、レジストパターン８の開口内のみに触媒
化処理を施して、選択的に無電解めっきにより金属を析出させることにより、凹部４内に
Ｃ字型の導電部材５を形成することができる。フルアディティブ法によれば、一般にエッ
チング法に比べて、より高い精度で導電部材５のパターン形成が可能である。また、導電
部材５のエッチングが必要ないため、基板１や半導体チップ２に与えるダメージをより一
層抑制することができる。なお、レジストパターン８を変えることにより、凹部４および
半導体チップ２の側面に一括して導電部材５を形成することもできる。
【０１６３】
（第１７実施形態）
本実施形態では、図２２（ａ）〜（ｅ）を用いて、フルアディティブ法により導電部材
５を形成する他の例について説明する。各図（ａ）〜（ｅ）において、左側に断面図を示
し、右側に側面図を示している。
【０１６４】
図２２（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１６５】
次に、図２２（ｂ）に示すように、フォトレジスト等を用いたリソグラフィにより、接
着層壁３１上であって、電極パッド１１，２１に挟まれた領域以外の領域を覆うレジスト
パターン８を形成する。
【０１６６】
次に、図２２（ｃ）に示すように、電極パッド１１の側端面および上面から、レジスト
パターン８の間に露出した接着層壁３１を伝って、電極パッド２１の下面および側端面に
かけて、無電解めっき反応が開始する触媒を付与する。このとき、電極パッド１１，２１
以外の基板１および半導体チップ２の表面が活性化されないことが好ましい。このような
触媒として、たとえば、パラジウム系触媒が挙げられる。電極パッド１１，２１のような
金属には容易に触媒活性を付与することが可能であるが、接着層３は一般に容易に触媒化
できない。そのため、接着層壁３１をソフトエッチングすることによる粗化や、接着層壁
３１上に密着剤を供給することにより、容易に触媒活性を付与することができる。
【０１６７】
次に、図２２（ｄ）に示すように、無電解めっき法により、触媒化処理領域５０’上に
、導電層５０を形成する。このとき、接着層壁３１上および電極パッド１１，２１上にお
いて、欠陥なく繋がった導電層５０を形成することが重要である。このとき、所望の厚さ
まで導電層５０を厚く形成する必要があるが、同一の無電解めっき法を用いても、複数種
の無電解めっき法を用いても良い。また、損失等を抑制するために、壁面が均一になるま
で凹部４を埋め込んでも良い。これらの増膜は、後述のレジスト除去後に行っても良い。
使用する金属としては、配線に用いることが可能な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ，
Ｎｉ等が挙げられる。
【０１６８】
次に、図２２（ｅ）に示すように、アセトンやレジスト剥離剤等を用いて、レジストパ
ターン８を除去する。
【０１６９】
上記のフルアディティブ法によっても、凹部４内にＣ字型の導電部材５を形成すること
ができる。フルアディティブ法によれば、一般にエッチング法に比べて、より高い精度で
導電部材５のパターン形成が可能である。また、導電部材５のエッチングが必要ないため
、基板１や半導体チップ２に与えるダメージをより一層抑制することができる。
【０１７０】
（第１８実施形態）
本実施形態では、図２３（ａ）〜（ｃ）を用いて、マスクレス法により導電部材５を形
成する一例について説明する。各図（ａ）〜（ｃ）において、左側に断面図を示し、右側
に側面図を示している。
【０１７１】
図２３（ａ）に示すように、基板１と半導体チップ２とを接着層３を介して接合する。
半導体チップ２よりも内側に接着層３を形成することにより、半導体チップ２の側面から
中央部に向かって窪んだ凹部４が設けられる。
【０１７２】
次に、図２３（ｂ）に示すように、無電解めっき法により、電極パッド１１の側面およ
び上面から、電極パッド１１，２１に挟まれた接着層壁３１を伝って、電極パッド２１の
側面および下面にかけて、選択的にシード層となる下地導電層５２を形成する。このとき
、電極パッド１１，２１上および接着層壁３１上において、欠陥なく繋がった下地導電層
５２を形成することが重要である。触媒化無しにめっき膜が形成可能な方法としては、例
えば水素化ホウ素物やボラザン系の還元剤を用いるホウ素系めっき浴の使用が挙げられる
。このめっき浴を用いることで、電極パッド１１，２１間に優先的に金属薄膜が成長し、
電極パッド１１，２１間にのみ下地導電層５２を形成することができる。ホウ素系めっき
浴の還元剤としては、例えばジメチルアミンボランが挙げられる。また、ホウ素系めっき
浴としては、例えばＮｉＢめっき浴が挙げられ、特に還元剤にジメチルアミンボランを用
いたＮｉＢめっき浴が好んで用いられる。
【０１７３】
次に、図２３（ｃ）に示すように、無電解めっき法により、下地導電層５２上に、主導
電層５１を形成する。このとき、所望の厚さまで主導電層５１を厚く形成する必要がある
。また、損失等を抑制するために、壁面が均一になるまで凹部４を埋め込んでも良い。使
用する金属としては、配線に用いることが可能な金属ならば良く、Ｃｕ，Ａｇ，Ａｕ，Ｎ
ｉ等が挙げられる。また、下地導電層５２の厚さが十分であれば、本工程を省略すること
ができる。
【０１７４】
以上のように、例えば、ホウ素系めっき浴を用いることにより、レジストパターン等の
マスクを用いずに、凹部４内にＣ字型の導電部材５を形成することができる。マスクレス
法によれば、リソグラフィおよびエッチングを用いずに、極めて簡易にパターン形成を行
うことができる。また、導電部材５のエッチングが必要ないため、基板１や半導体チップ
２に与えるダメージをより一層抑制することができる。
（第１９実施形態）
ところで、導電部材５が設けられる凹部４については、たとえば図２４および図２５に
示すように、接着層３の側壁である接着層壁３１が、丸みを持つ凸状壁（図２４）や斜め
に走る傾斜状壁（図２５）などのように、垂直壁でない場合も考えられる。この場合の導
電部材５は、凹部４の壁面に沿った形状に形成され、図２４の例では、丸凸状側壁（また
は底壁）を持つ凹状となり、図２５の例では、傾斜状側壁を持つ凹状となっている。これ
らの形状も上述したＣ字形も含めて横方向に窪んだ凹型の導電部材５といえる。
またさらに、たとえば図２６および図２７に示すように、凹部４は垂直壁を持つが、導
電部材５が、具体的には導電部材５を構成する主導電層５１または下地導電層５２が、形
成工程や条件などに起因して、傾斜状側壁などを持つことも生じ得る。いずれの場合であ
っても、凹部４に設けられた導電部材５によって上下電極の良好な接続が達成されること
は言うまでもない。
（第２０実施形態）
以上のとおりの本発明においては、導電部材５の形成時に発生する可能性のある横方向
で互いに隣接する電極パッド１１間もしくは電極パッド２１間の電気的短絡を引き起こす
ブリッジ不良を抑制することがより好ましい。このために、本発明では、たとえば図２８
および図２９に示すように、左右に隣接する電極パッド１１間または電極パッド２１間、
および同電極パッド１１，２１上に形成された導電部材５間に、絶縁部材９を設けること
が考えられる。
この絶縁部材９は、下層における左右の電極パッド１１間および上層における左右の電
極パッド２１間のブリッジ不良を抑制することができるものであればよく、接着層３と一
体化した部材、あるいは接着層３とは別体の部材を適用させることができる。前者の場合
（図２８参照）、接着層３を構成する接着樹脂等の接着剤と同じ接着剤からなる絶縁部材
９を用い、後者の場合（図２９参照）、異なる接着剤の絶縁部材９を用いる。後者の場合
にはさらに、たとえば、接着層３の樹脂をそれが現れる凹部４にて導電部材５が形成し難
い樹脂、絶縁部材９の樹脂を導電部材５が形成し易い樹脂とすることにより、導電部材５
の形成歩留りを著しく向上させることができる。
この絶縁部材９は左右の電極パッド１１間および電極パッド２１間つまりリード間の絶
縁隔壁としての役割を果たし、電極パッド１１間および電極パッド２１間のブリッジ不良
が抑制され、よりファインピッチの電気的接続が実現できる。
図３０（ａ）は、上記絶縁部材９を有する、基板１上に半導体チップ２を積層させた半
導体装置を例示した斜視図である。図３０（ｂ）は、各層にて同様な構造を持つ複数の半
導体チップ２を積層させた３次元積層型半導体モジュールを例示した斜視図である。３次
元積層型半導体モジュールでは、各上下層の半導体チップ２間において、それぞれの第１
導電部材５Ａ同士を接続する第２導電部材５Ｂが形成されている。これは図１０〜１２の
実施形態における構造と同じであり、もちろん図１３の実施形態における構造も採用でき
る。
図３１（ａ）（ｂ）は、実際に、基板１とその上に絶縁層３を介して積層させた半導体
チップ２との間においてＣｕ電極パッド１１，２１を接続する導電部材５、および電極パ
ッド１１，２１間を絶縁する接着樹脂からなる絶縁部材９を形成させた一例のＳＥＭ画像
である。この一例では、無電解ＮｉＢめっき浴を用いたプロセスを採用している。下層に
おける左右のＣｕ電極１１および上層における左右のＣｕ電極パッド２１は２０μｍピッ
チで形成されており、その間に絶縁部材９が形成され、絶縁部材９の表面に沿ってＮｉＢ
膜が形成されている。
（第２１実施形態）
絶縁部材９に関する実施形態について、より具体的に説明する。
図３２（ａ）（ｂ）（ｃ）は、絶縁部材９の周辺エッジ部を凹凸のある櫛型形状とした
実施形態を示す。なお、図３２（ａ）の平面図では基板１上に積層される半導体チップ２
は図示していない（後述の各実施形態における各図（ａ）についても同様）。
この実施形態では、左右に隣り合う電極パッド１１間（上層においては左右の電極パッ
ド２１間）、並びに電極パッド１１（２１）上に形成された左右に隣り合う導体部材５間
に絶縁部材９による樹脂隔壁が挿入された構造となり、導体部材５の形成時に発生する可
能性のある左右に隣り合う電極パッド１１（２１）間の電気的短絡を引き起こすブリッジ
不良を抑制することができる。
絶縁部材９は接着層３と一体化されており、上方から見て全体的に、絶縁部材９が接着
層３の周端から突出した凸型形状を持つ。
この構造の製造プロセスとしては、たとえば、第１１〜１８実施形態にて説明したプロ
セスを適用することができる。
ただし、導電部材５は、たとえば図３３（ａ）に示すように、上下に対向する電極パッ
ド１１，２１における凹部４内に露出した表面を覆う下壁５０１および上壁５０２、なら
びに接着層３における凹部内に露出した接着層壁３１を覆う奥壁５０３とともに、絶縁部
材９における凹部４内に露出した側面を覆う左右側壁５０４を有し、全体的に蓋のない箱
型（壺型とも呼べる）形状となっている。
また、導電部材５は、たとえば図３３（ｂ）に示すように、奥壁５０３のない、下壁５
０１、上壁５０２、および左右側壁５０４からなる筒型形状を有するものともできる。
両形状は製膜条件等によって決まり、電極パッド１１，２１に接している接着層壁３０
１が奥まっているほど、つまり凹部４の奥行きが深いほど、筒状になりやすい。もちろん
、両形状の導電部材５ともに、良好な電極パッド１１，２１の電気的接続が得られ、且つ
、左右電極パッド１１（２１）間の絶縁部材９による絶縁効果が得られる。筒状の場合で
は、接着層３としてめっきの付き易い特性の樹脂を選ばなくてもよく、接着層の特性の選
択範囲を広げることができる。
また、いずれの形状であっても、導電部材５の側壁５０４を形成する析出量が大幅に増
えるため、導電パスがより多くなることにより、配線抵抗の大幅な減少が期待できるとい
う効果がある。
さらに、第１８実施形態として説明した図２３のマスクレス法による形成プロセスを適
用させる場合では、導電部材５の側壁５０４の存在により、シード層となる下地導電層５
２がなくても、無電解めっきが横方向に広がらなくなり、隣の電極パッド１１（２１）と
の短絡（ショート）を根本的に抑制することができる。
（第２２実施形態）
図３４（ａ）（ｂ）（ｃ）は、図３２に示す第２１実施形態における凹部４を、接着層
３の外周部に穴を形成することで設けた実施形態を示す。
より具体的には、基板１上に堆積された接着層３の外周部にて、上層の半導体チップ２
よりも外側に位置する接着層３の周縁部が残る状態で、基板１上の電極パッド１１まで達
する穴を開けて凹部４を形成する。この凹部４は、他の実施形態と同様に上下に対向する
電極パッド１１，２１間に位置する接着層３の側壁に向かって窪んだ凹部であって、さら
に上層の半導体チップ２の側面より外側の位置において上方にも開口した凹部となってい
る。
この実施形態によれば、基板１上の電極パッド１１に達しているため、図３２の実施形
態と比べて、さらに選択的な導電部材５の形成が可能となり、外周部の側面を通じて生じ
る可能性のある電極パッド１１間のブリッジ現象を抑制することができ、導電部材５の形
成による電気的接続歩留りをさらに向上させることができる。
この構造の製造プロセスとしては、たとえば、第１１〜１８実施形態にて説明したプロ
セスを適用することができる。
ただし、導電部材５は、前述の第１１実施形態の場合と同様に、壺型または筒型形状を
持つ。
また、第１１実施形態におけるプロセスを適用する場合には、凹部４への導電部材５の
埋め込みを考慮すると、ＣＶＤ等を適用することになる。
第１２，１３実施形態の場合では、シード層となる下地導電層５２の形成は、ＣＶＤま
たは無電解めっきを適用することになる。
第１４実施形態では、余剰析出分つまり不要な導電層５０の除去には、主にケミカルエ
ッチングを適用することになる。
第１５実施形態では、シード層となる下地導電層５２の形成は、ＣＶＤまたは無電解め
っきを適用し、シード部分の除去には、主にケミカルエッチングを適用することになる。
第１８実施形態では、電極パッド１１間にある接着層壁３１において、穴で露出させた
以外の側壁には下地導電層５２を形成するめっき膜が伸びることができなくなるため、電
極パッド１１間の短絡を生じない極めて安定したシード層のめっきを形成することができ
る。
（第２３実施形態）
電極パッド１１間のブリッジ抑制構造については、上述した各実施形態以外にも、たと
えば図３５（ａ）（ｂ）（ｃ）に示すように、上下の電極パッド１１，２１間に絶縁部材
９を設けることも考えられる。
より具体的には、たとえば図３２では、上方から見て、電極パッド１１，２１で形成さ
れるリードとリードの間に張り出す形で絶縁部材９ないし接着層３が存在するのに対し、
本実施形態では、逆に、リードとリードの間の絶縁部材９ないし接着層３が、リード上に
ある絶縁部材９に対して、図中矢印の方向に凹型に窪んだ形状で存在する。
上下の電極パッド１１，２１間の凹部４にて導電部材５が形成されるＸ−Ｘ’面よりも
内側に、絶縁部材９ないし接着層３を形成する樹脂端が存在することにより、リード間シ
ョートを有するリード間の樹脂表面への膜の形成が抑制されるため、凹部４が電極パッド
１１，２１間のブリッジ現象を妨げる効果があり、接続歩留りを向上させることができる
。
この構造の製造プロセスとしては、第１１〜１８実施形態におけるものを適用させるこ
とができる。
ただし、図１６〜２３では、接着層３の接着層壁３１にて、凹部４を有することとなる
。
また、第１１，１５，１６，１７実施形態では、凹部４にはレジストを充填することも
できる。もちろんプロセス後はレジストは除去される。
第１８実施形態では、左右に隣り合う電極パッド１１間または電極パッド２１間に空間
があるため、シード層となる下地導電層５２がなくても、無電解めっきが横方向に広がら
なくなり、左右の電極パッド１１間または電極パッド２１間の短絡（ショート）を、根本
的に抑制することができる。
（第２４実施形態）
図３６（ａ）（ｂ）（ｃ）は、図３５に示す第２３の実施形態における絶縁部材９を、
接着層３とは異なる樹脂で形成した実施形態を示す。
より具体的には、接着層３は樹脂Ａ、絶縁部材９は樹脂Ｂとし、たとえば、樹脂Ａとし
て半導体チップ２と基板１との接着性に優れる樹脂、樹脂Ｂとして導電部材５との密着性
の良い樹脂を用いることで、より信頼性との高い接続を実現できる。
なお、異なる樹脂ＡとＢは、お互いに接する場合と、接しない場合が考えられるが、い
ずれの場合も、上記の効果が期待できることは言うまでもない。
この構造の製造プロセスとしては、第１１〜第１８実施形態におけるものを適用させる
ことができる。
ただし、図１６〜２３では、接着層３の接着層壁３１にて、凹部４を有することとなる
。
また、電極パッド１１，２１が接する樹脂と主に接着を担う樹脂をわけることができる
。電極パッド１１，２１に接する樹脂に高解像度を有する樹脂を用いることや、金属膜の
密着性の高い樹脂を用いることで、高密度化、高信頼性化が期待できる。
また、第１１，１５，１６，１７実施形態では、凹部４にはレジストを充填することも
できる。もちろんプロセス後はレジストは除去される。
第１７実施形態では、接着用の樹脂に触媒化が不可能なので、電極パッド１１，２１に
接している樹脂のみ触媒化が可能な樹脂を選択することで、図中のレジストパターン８の
形成を省略することができ、プロセスが非常に簡単になる。
第１８実施形態では、左右に隣り合う電極パッド１１間または電極パッド２１間に空間
があるため、シード層となる下地導電層５２がなくても、無電解めっきが横方向に広がら
なくなり、電極パッド１１間および電極パッド２１間の短絡（ショート）を、根本的に抑
制することができる。また、接着用の樹脂に直接もしくは平易な前処理ではめっきが不可
能なため、電極に接している樹脂のみ直接もしくは平易な前処理ではめっきが可能な樹脂
をそれぞれ選択すれば、一般的な無電解めっきを用いることが可能になり、プロセスが非
常に簡単になる。
（第２５実施形態）
図３７（ａ）（ｂ）（ｃ）は、図３６の第２４実施形態における構造に対して、接着層
３および絶縁部材９を短冊型にした構造の実施形態を示す。
より具体的には、接着層３の端部から続く絶縁部材９を設けて、接着層３および絶縁部
材９全体で短冊型部材を形成し、これを複数本横並びに配設させている。
この構造により、電極パッド１１間および電極パッド２１間のブリッジ現象をさらに確
実に抑制すると共に、湿式による導体部材５の製膜の際、溶液の滞留を防ぎ、溶液の流れ
をスムーズに行なうことにより、より均質な導体部材５を形成し、確実な接続を行うこと
ができる。
この構造の製造プロセスとしては、第１１〜１８実施形態におけるものを適用できる。
ただし、図１６〜２３では、接着層３の接着層壁３１にて、凹部４を有することとなり
、凹部４の奥行きが十分深く、電極パッド１１，２１付近でミクロに見れば、底面が存在
しない。また、スパッタ等直進性の良い製膜方法でシード膜となる下地導電層５２、また
は主導電層５１もしくは導電層５０を作製した場合、凹部４の中の部分は、一般的に十分
深いので無視できると考える。
第１１，１５，１６，１７実施形態では、凹部４にレジストがつまらないように十分に
注意する必要がある。
第１８実施形態では、隣り合う電極パッド１１間および電極パッド２１間に空間がある
ため、シード層となる下地導電層５２がなくても、無電解めっきが横方向に広がらなくな
り、電極パッド１１間および電極パッド２１間の短絡（ショート）を、根本的に抑制する
ことができる。
なお、本実施形態においても、図３６の第２４実施形態と同様、短冊状の樹脂に、単一
種類でなく、二種類以上の樹脂を用いることで、より信頼性の高い確実な電気的接続を実
現できる。
この場合の製造プロセスとしても、第１１〜１８実施形態におけるものを適用できる。
ただし、着層３の接着層壁３１にて、凹部４を有することとなり、凹部４の奥行きが十
分深く、電極パッド１１，２１付近でミクロに見れば、底面が存在しない。また、スパッ
タ等直進性の良い製膜方法でシード膜となる下地導電層５２、または主導電層５１もしく
は導電層５０を作製した場合、凹部４の中の部分は、一般的に十分深いので無視できると
考える。また、無視できない程度に浅い場合でも、電極パッド１１，２１部分の接してい
る樹脂と接着部分とは離れているために、配線等に影響を及ぼさないとすることができる
。
その他の点については、上記第２４実施形態における異なる樹脂Ａ、Ｂを用いた場合と
同様である。
（第２６実施形態）
上述したとおりの第１〜２５実施形態における本発明については、たとえば図３８（ａ
）（ｂ）および図３９（ａ）（ｂ）に示すように、接着層３をいくつかのエリアに分割す
ることにより、周辺部ではない領域にある基板１と半導体チップ２間の電極パッド１１，
２１に導体部材５を形成することを可能にできる。図３８（ａ）（ｂ）では接着層３は上
下二つの長方エリア３Ａに分割され、図３９（ａ）（ｂ）では４つの正方エリア３Ｂに分
割されており、導電部材５は、各エリアの側面に沿って上下の電極パッド１１，２１を接
続するように形成されている。
この構造を採用することにより、プロセス上の制約から周辺部にしか配置できない電極
パッド１１，２１を内部に配置することが可能となり、より多くの端子を有する半導体素
子の電気的接続が可能になる。
なお、ここでは図示していないが、上述した第２０〜第２５実施形態を、分割されたそ
れぞれのエリアにおける樹脂層３−電極パッド１１，２１の構造に適用することで、より
確実な電気的接続を実現できる。
このエリア分割型の実施形態については、上述した各実施形態における製造プロセスを
適用できることは言うまでもない。
（第２７実施形態）
上述したエリア分割型については、たとえば図４０、図４１（ａ）（ｂ）、図４２に示
すように、接着層３をさらに多くの複数の柱状のエリア３Ｃに分割して、各エリアのコー
ナー部を含む正方領域（図４１（ａ）参照）もしくは各エリアの辺部を含む長方領域（図
４１（ｂ）参照）に電極パッド１１，２１を配置することで、微細化した柱状エリアに対
してさらなる多端子化を図ることができる。図４０では、導電部材５は、分割された接着
層３の各エリア３Ｃのコーナー部の側面に沿って上下の電極パッド１１，２１を接続する
ように形成されている。
なお、本実施形態においては、導電部材５を形成した後、さらに、半導体チップ２−基
板１間を封止樹脂で封止することにより、接続信頼性寿命を向上させることができる。
（第２８実施形態）
本実施形態では、たとえば図４３、図４４（ａ）（ｂ）、および図４５に示すように、
接着層３をさらに多くの複数の柱状のエリア３Ｄに分割し、一つの柱状エリア３Ｄに対し
て一つの電極パッド１１，２１を対応させ、各柱状接着層３の側側面に導電部材５を形成
している。図４３では、導電部材５は、分割された接着層３の各エリア３Ｄの周側面に沿
って上下の電極パッド１１，２１を接続するように形成されている。
この構造により、従来のエリア型のバンプによるフリップチップ接続と同様な電極パッ
ド配置による電気的接続、つまり導電部材５の形成が可能になり、レイアウト設計時にお
ける自由度を著しく向上させることができる。
なお、本実施形態の場合にも、本接続、つまり導体部材５の形成後、半導体チップ２−
基板１間に封止樹脂を充填することにより、信頼性寿命を向上させることができる。
（第２９実施形態）
本実施形態では、たとえば図４６、図４７（ａ）（ｂ）、および図４８に示すように、
接着層３を分割した各エリア３Ｅと電極パッド１１，２１との形状および位置の相対関係
を調整することで、個々のエリア３Ｅに対してより多くの独立した導電部材５の形成を可
能にしている。図４６、図４７（ａ）（ｂ）、および図４８では、各柱状接着層３は、断
面略十字形状を持つように形成され、電極パッド１１，２１は、十字形状に対して正方形
状を持つように形成されており、導電部材５は、接着層３の各入隅の側面に沿って形成さ
れている。他方、図４７（ｂ）では、接着層３および電極パッド１１，２１は、それぞれ
正方形状を持ち、且つ互いに４５度回転して位置ずれするように形成されており、導電部
材５は、電極パッド１１，２１に接する接着層３の側面の一部に沿って、上下の電極パッ
ド１１，２１を接続するように形成されている。
この構造によれば、機械的強度に影響する柱状接着層３の断面積を必要以上に小さくし
なくとも、同一の面積内により多くの電気的接続を実現できるため、より接続信頼性の高
い多端子接続を実現することができる。
（第３０実施形態）
本実施形態では、たとえば図４９に示すように、複数の半導体チップ２を同一の配線基
板１上に搭載した後、半導体チップ２間の表面配線と基板１−半導体チップ２間の電気的
接続を同時に行なっている。すなわち、各半導体チップにおいて、上述したとおりに基板
１−半導体チップ２間の凹部４にて電極パッド１１，２１を接続するように導電部材５を
形成するとともに、隣り合う半導体チップ２間の導電部材５同士をもその間に形成された
導電部材５で接続する。
この構造によれば、複数の半導体チップ２を搭載したマルチ・チップ・モジュールにお
いて、配線層の形成とチップ接続を同時に行うことができ、プロセス時間の短縮、それに
よるコストダウンを実現できる。
（第３０実施形態）
本実施形態では、たとえば図５０に示すように、内部にエリア配列のバンプ電極１００
を有する半導体チップ２を積層させている。基板１−半導体チップ２間は、上述したとお
りに凹部４に電極パッド１１，２１を接続するように形成された導電部材５によって電気
的接続されている。
この構造では、基板１に半導体チップ２を接合する際、まずあらかじめ基板１もしくは
半導体チップ２に塗布した樹脂による接着とバンプ電極１００による金属的な接合を同時
に行ない、しかるのちに、周辺部の導電部材５の形成を利用した電気的接続を行なうこと
ができる。これによれば、エリアバンプ接続の活用により、より多端子接続に対応が可能
となる。
【０１７５】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態で挙げた材料等
は一例であり、これに限定されるものではない。
【０１７６】
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【０１７７】
【図１】本発明の第１実施形態を示す斜視図である。
【図２】（ａ）は第１実施形態の断面図、（ｂ）は導電部材の斜視図である。
【図３】（ａ）は本発明の第２実施形態を示す断面図、（ｂ）は導電部材の斜視図である。
【図４】本発明の第３実施形態を示す断面図および拡大断面図である。
【図５】本発明の第４実施形態を示す断面図および拡大断面図である。
【図６】（ａ）（ｂ）は、第４実施形態について説明するための図である。
【図７】第４実施形態についてさらに説明するための図である。
【図８】本発明の第５実施形態に係る半導体装置製造方法の一例を示す工程図である。
【図９】本発明の第６実施形態に係る半導体装置製造方法の他の例を示す工程図である。
【図１０】本発明の第７実施形態に係る３次元積層型半導体モジュールを示す断面図である。
【図１１】（ａ）は第７実施形態の拡大断面図、（ｂ）は導電部材の斜視図である。
【図１２】第７実施形態の一部斜視図である。
【図１３】本発明の第８実施形態に係る３次元積層型半導体モジュールの他の例を示す斜視図である。
【図１４Ａ】本発明の第９実施形態に係る３次元積層型半導体モジュールの製造の一例を示す工程図である。
【図１４Ｂ】図１４Ａに続く工程図である。
【図１５Ａ】本発明の第１０実施形態に係る導電部材の製造方法を説明するための図である。
【図１５Ｂ】図１５Ａに続く工程図である。
【図１５Ｃ】図１５Ｂに続く工程図である。
【図１５Ｄ】図１５Ｃに続く工程図である。
【図１６】（ａ）〜（ｄ）は、本発明の第１１実施形態に係る導電部材の製造方法を説明するためのである。
【図１７】（ａ）〜（ｅ）は、本発明の第１２実施形態に係る導電部材の製造方法を説明するための図である。
【図１８】（ａ）〜（ｆ）は、本発明の第１３実施形態に係る導電部材の製造方法を説明するための図である。
【図１９】（ａ）〜（ｆ）は、本発明の第１４実施形態に係る導電部材の製造方法を説明するための図である。
【図２０】（ａ）〜（ｆ）は、本発明の第１５実施形態に係る導電部材の製造方法を説明するための図である。
【図２１】（ａ）〜（ｅ）は、本発明の第１６実施形態に係る導電部材の製造方法を説明するための図である。
【図２２】（ａ）〜（ｅ）は、本発明の第１７実施形態に係る導電部材の製造方法を説明するための図である。
【図２３】（ａ）〜（ｃ）は、本発明の第１８実施形態に係る導電部材の製造方法を説明するための図である。
【図２４】本発明の第１９実施形態を示す断面図である。
【図２５】本発明の別の第１９実施形態を示す断面図である。
【図２６】本発明のまた別の第１９実施形態を示す断面図である。
【図２７】本発明のさらに別の第１９実施形態を示す断面図である。
【図２８】本発明の第２０実施形態について説明する図である。
【図２９】本発明の別の第２０実施形態について説明する図である。
【図３０】（ａ）（ｂ）は、本発明の第２０実施形態に係る半導体モジュールを示す断面図である。
【図３１】（ａ）（ｂ）は、本発明に従って実際に作製した基板と半導体チップそれぞれの電極パッド間を接続する導電部材および電極パッド間を絶縁する絶縁部材のＳＥＭ画像である。
【図３２】（ａ）〜（ｃ）は、本発明の第２１実施形態を示す平面図、Ｙ−Ｙ'線断面図、およびＸ−Ｘ'線断面図である。
【図３３】（ａ）（ｂ）は、壺状および筒状の導電部材の実施形態を示す斜視図である。
【図３４】（ａ）〜（ｃ）は、本発明の第２２実施形態を示す平面図、Ｙ−Ｙ'線断面図、およびＸ−Ｘ'線断面図である。
【図３５】（ａ）〜（ｃ）は、本発明の第２３実施形態を示す平面図、Ｙ−Ｙ'線断面図、およびＸ−Ｘ'線断面図である。
【図３６】（ａ）〜（ｃ）は、本発明の第２４実施形態を示す平面図、Ｙ−Ｙ'線断面図、およびＸ−Ｘ'線断面図である。
【図３７】（ａ）〜（ｃ）は、本発明の第２５実施形態を示す平面図、Ｙ−Ｙ'線断面図、およびＸ−Ｘ'線断面図である。
【図３８】（ａ）（ｂ）は、本発明の第２６実施形態を示す平面図、およびＹ−Ｙ'線断面図である。
【図３９】（ａ）（ｂ）は、本発明の第２６実施形態を示す平面図、およびＹ−Ｙ'線断面図である。
【図４０】本発明の第２７実施形態を示す平面図である。
【図４１】（ａ）（ｂ）は、本発明の第２７実施形態を示す横断面図である。
【図４２】図４０のＹ−Ｙ‘線断面図である。
【図４３】本発明の第２８実施形態を示す平面図である。
【図４４】（ａ）（ｂ）は、本発明の第２８実施形態を示す横断面図である。
【図４５】図４３のＹ−Ｙ‘線断面図である。
【図４６】本発明の第２９実施形態を示す平面図である。
【図４７】（ａ）（ｂ）は、本発明の第２９実施形態を示す横断面図である。
【図４８】図４６のＹ−Ｙ‘線断面図である。
【図４９】本発明の第３０実施形態を示す平面図である。
【図５０】本発明の第３１実施形態を示す平面図である。
【図５１】従来のフェースダウン接続構造を示す断面図である。
【図５２】従来の３次元積層型半導体モジュールを示す断面図である。
【符号の説明】
【０１７８】
１  基板
１０  ウエハ
１１  電極パッド
２，２Ａ，２Ｂ  半導体チップ
２１  電極パッド
２２  絶縁層
３  接着層
３１  接着層壁
４    凹部
５，５’  導電部材
５Ａ  第１導電部材
５Ｂ  第２導電部材
５０  導電層
５０’  触媒化処理領域
５１，５１Ａ，５１Ｂ  主導電層
５２，５２Ａ，５２Ｂ  下地導電層
５０１  下壁
５０２  上壁
５０３  奥壁
５０４  左右側壁
５ｐ  境界線
８，８Ａ−８Ｃ  レジストパターン
９  絶縁部材
１００  バンプ電極
１１０  基板
１１１  電極パッド
１１２  バンプ
１２０  半導体チップ
１２１  電極パッド
１２２  バンプ
１３０  接着層
２１０  基板
２１１  バンプ
２２０  半導体チップ
２２１  貫通ビア
２２２  微細バンプ
２３０  接着層
【図４】
2008042169.tif 000003
【図５】
2008042169.tif 000004
【図６】
2008042169.tif 000005
【図７】
2008042169.tif 000006
【図８】
2008042169.tif 000007
【図９】
2008042169.tif 000008
【図１０】
2008042169.tif 000009
【図１１】
2008042169.tif 000010
【図１２】
2008042169.tif 000011
【図１３】
2008042169.tif 000012
【図１４Ａ】
2008042169.tif 000013
【図１５Ａ】
2008042169.tif 000014
【図１５Ｂ】
2008042169.tif 000015
【図１５Ｃ】
2008042169.tif 000016
【図１５Ｄ】
2008042169.tif 000017
【図１６】
2008042169.tif 000018
【図１７】
2008042169.tif 000019
【図１８】
2008042169.tif 000020
【図１９】
2008042169.tif 000021
【図２０】
2008042169.tif 000022
【図２１】
2008042169.tif 000023
【図２４】
2008042169.tif 000024
【図２５】
2008042169.tif 000025
【図２６】
2008042169.tif 000026
【図２７】
2008042169.tif 000027
【図３０】
2008042169.tif 000028
【図３２】
2008042169.tif 000029
【図３４】
2008042169.tif 000030
【図３５】
2008042169.tif 000031
【図３６】
2008042169.tif 000032
【図３７】
2008042169.tif 000033
【図３８】
2008042169.tif 000034
【図３９】
2008042169.tif 000035
【図４０】
2008042169.tif 000036
【図４１】
2008042169.tif 000037
【図４２】
2008042169.tif 000038
【図４３】
2008042169.tif 000039
【図４４】
2008042169.tif 000040
【図４５】
2008042169.tif 000041
【図４７】
2008042169.tif 000042
【図４８】
2008042169.tif 000043
【図４９】
2008042169.tif 000044
【図５１】
2008042169.tif 000045
【図５２】
2008042169.tif 000046
【図１】
2008042169.tif 000047
【図２】
2008042169.tif 000048
【図３】
2008042169.tif 000049
【図１４Ｂ】
2008042169.tif 000050
【図２２】
2008042169.tif 000051
【図２３】
2008042169.tif 000052
【図２８】
2008042169.tif 000053
【図２９】
2008042169.tif 000054
【図３１】
2008042169.tif 000055
【図３３】
2008042169.tif 000056
【図４６】
2008042169.tif 000057
【図５０】
2008042169.tif 000058