(57)【要約】【課題】コンタクト抵抗に対する信頼性を向上させた半導体装置及びその製造方法を提供すること。【解決手段】一対の素子分離膜１１及び該一対の素子分離膜間に形成される抵抗領域１２が形成された半導体基板と、前記半導体基板上であって、一対の素子分離膜１１外部に形成されたトランジスタゲート２と、前記半導体基板の前記抵抗領域上に形成された堆積層と、前記半導体基板、前記トランジスタゲート２及び前記堆積層上に形成され、かつ、前記堆積層と前記トランジスタゲート２との間にコンタクト４１が形成された層間膜４と、を有する半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された一対の素子分離膜と、
前記一対の素子分離膜によって挟まれる領域に形成された抵抗領域と、
前記半導体基板上であって、前記一対の素子分離膜によって挟まれる領域の外部領域に形成されたトランジスタゲートと、
前記抵抗領域上に形成された複数の堆積層と、
前記半導体基板、前記トランジスタゲート及び前記複数の堆積層上に形成され、かつ、前記複数の堆積層によって挟まれた領域にコンタクトが形成された層間膜と、
を有する半導体装置。
【請求項２】
前記トランジスタゲートは、積層構造でなり、
前記堆積層の少なくとも一つは、前記トランジスタゲートと同じ積層構造であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記堆積層は、前記コンタクトと直接接していることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板に一対の素子分離膜を形成する工程と、
前記半導体基板上であって、前記一対の素子分離膜によって挟まれる領域の外部領域にトランジスタゲートを形成する工程と、
前記一対の素子分離膜によって挟まれる領域に複数の堆積層を形成する工程と、
前記半導体基板、前記複数の堆積層及び前記ゲートを覆う層間膜を形成する工程と、
前記複数の堆積層の間にコンタクトホールを形成する工程と、
前記コンタクトホールにコンタクト材を充填するする工程と、を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年半導体装置において配線の微細化が進んでいる。この配線の微細化は、配線によって基板上に発生する凹凸の微細化ももたらす。層間膜はこれら凹凸を平坦化し、この上層に導電層等を形成するために用いられるが、凹凸の微細化により層間膜の平坦化する能力はより高いことが望まれる。この平坦化には、一般に、層間膜に含まれる不純物の濃度を上げることで実現されている。
【特許文献１】特開平１１−２０４５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献に記載の技術のように、不純物の濃度を上げた状態で上記アニール等層間膜に加熱する工程を加えると、層間膜が軟化し、コンタクトホールの形状を変形させてしまう虞がある。この変形は、コンタクトホールの径の狭小化、コンタクト材の不均等な付着やボイドの発生等をもたらし、コンタクトの高抵抗化やコンタクト抵抗のばらつき等の課題が発生する。特にこの問題はＴｉｍｅｒ系の抵抗素子等広い領域で顕著となる。
【０００４】
そこで、本発明は、コンタクト抵抗に対する信頼性を向上させた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によると、半導体基板と、前記半導体基板上に形成された一対の素子分離膜と、前記一対の素子分離膜によって挟まれる領域に形成された抵抗領域と、前記半導体基板上であって、前記一対の素子分離膜によって挟まれる領域の外部領域に形成されたトランジスタゲートと、前記抵抗領域上に形成された複数の堆積層と、前記半導体基板、前記トランジスタゲート及び前記複数の堆積層上に形成され、かつ、前記複数の堆積層によって挟まれた領域にコンタクトが形成された層間膜と、を有する装置が提供される。
【発明の効果】
【０００６】
本発明の一実施形態により、コンタクト抵抗に対する信頼性を向上させた半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、本発明は多くの異なる形態による実施が可能であり、以下に示す実施形態、実施例に限定されるわけではない。
【０００８】
（実施形態１）
図１は、本実施形態に係る半導体装置の断面概略図である。図２は、本実施形態に係る半導体装置を上面から見た場合の正面図である。図１は、図２におけるＡ−Ａ’に沿った断面図に相当する。本実施形態に係る半導体装置は、一対の素子分離膜１１と、この一対の素子分離膜１１によって挟まれる領域に抵抗領域１２が形成されたシリコン基板１と、このシリコン基板１上であって一対の素子分離膜１１によって挟まれる領域の外部領域（外側領域）に形成されるトランジスタゲート２と、抵抗領域１２上に形成される複数のダミーゲート３ａ、３ｂと、シリコン基板１、トランジスタゲート２及び複数のダミーゲート３ａ、３ｂを覆うようにシリコン基板１上に形成される層間膜４と、を有し、更に層間膜４には複数のダミーゲート３ａ、３ｂの間に配置されるコンタクト４１を有している。なお層間膜４上には更に抵抗領域１２とコンタクト４１を介して接続される導電膜５が形成され、電気的に接続している。
【０００９】
本実施形態に係る半導体基板１には、一対の素子分離膜１１の間に抵抗領域１２が形成されている。抵抗領域１２は、シリコン基板の領域にＡｓやＰ等の不純物を注入することによって実現される導電性を有する領域であるとともに、この領域の外部領域（外側領域）に存在するトランジスタゲート２の動作を阻害しないよう素子分離膜１１によって分離されている領域である。即ち本明細書にいう「抵抗領域」１２とはトランジスタ素子が配置される領域におけるソース／ドレイン領域とは区別されるものである。
【００１０】
素子分離膜１１としては、トランジスタゲート２のソース／ドレイン領域２５と抵抗領域１２とを電気的に分離できる限りにおいて特段に制限はないが、例えば、シリコン基板１にエッチング等により素子分離溝を形成し、この素子分離溝にシリコン酸化物を埋め込むこと（所謂ＳＴＩ（Ｓｈａｒｒｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））で実現することができる。
【００１１】
トランジスタゲート２は、シリコン基板１上に形成されるゲート絶縁膜２１、このゲート絶縁膜２１の上に形成されるゲート電極層２２、このゲート電極層２２の上に堆積したキャップ層２３、ゲート電極層２２及びキャップ層２３を覆う絶縁膜２４、を有して構成されている。ゲート絶縁膜２１はシリコン基板１とゲート電極２２とを電気的に分離するためのものであって、限定されるわけではないが例えばシリコン基板１表面を酸化させることにより形成できる。またゲート電極２２はシリコン基板１との間に電位差を発生させてソース／ドレイン領域２５間における電荷の移動を制御するための電極であって、限定されるわけではないが、例えば図１で示すように、ポリシリコン層２２１とこの上に形成されるタングステンシリコン層２２２により形成できる。なおゲート電極層２２の上に堆積されるキャップ層２３としては、限定されるわけではないが例えばシリコン窒化等で形成することができる。また、ゲート電極２２及びキャップ層２３を覆う絶縁膜２４は、限定されるわけではないが例えばゲート電極層２２及びキャップ層２３全体を覆うシリコン酸化膜２４１、このシリコン酸化膜２４１の周囲であってゲート電極層２２及びキャップ層２３の側面側に形成されるシリコン窒化膜２４２により形成できる。
【００１２】
本実施形態にかかる複数のダミーゲート３ａ、３ｂは、ゲート２と同様の積層構成であり、半導体基板１の拡散領域１２上に、ゲート２を形成する工程と同じ工程によって形成される。具体的には、ゲート絶縁膜、ゲート電極層３２、キャップ層３３、ゲート電極層３２とキャップ層３３の周囲に形成される絶縁膜３４を有して構成されており、ゲート電極層３２はポリシリコン層３２１とこの上に形成されるタングステンシリコン層３２２とにより形成される。なお、ダミーゲート３ａ、３ｂは、後述の層間膜４の軟化による変形を防止するために用いられるものであり、実施形態に係る半導体装置における他の導電膜と接続されている必要は必ずしもないが、接続されていてもよい。
【００１３】
層間膜４は、トランジスタゲート等半導体基板上に形成される素子を保護するとともに、これらの素子とこの上に形成される導電層５等の導電性を有する層とを分離するためのものであって、材質としては特に制限はなく、例えばＢＰＳＧ、ＰＳＧ、ＳＯＧ等が好ましい。特に本実施形態では、後述するコンタクトホールの変形を防止するための手段を採用しており、層間膜の平坦化性能を重視し、添加する不純物の濃度は通常よりも高くすることが可能である。なお、層間膜に添加される不純物としては、限定されるわけではないが例えばボロン、リン等が好ましく、添加される不純物の量としては、特に限定されるわけではないが、２×１０２１〜７×１０２１ｃｍ−２程度添加するようにすればよい。
【００１４】
コンタクト４１は、シリコン基板１の抵抗領域１２と導電層５とを接続するためのものであって、層間膜４に形成されるコンタクトホールにコンタクト材を充填することによって形成できる。コンタクト材としては導電性を有する限り特段に限定されないが、例えばチタン（Ｔｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属及びそれらの合金いずれかを用いることが好ましい。
【００１５】
導電層５は、シリコン基板１の抵抗領域１２と電気的に接続する配線等であって、導電性を有する限りにおいて特段に限定はされず、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）等の金属及びこれらの合金を用いることが好ましい。
【００１６】
本実施形態に係る半導体装置は、抵抗領域１２においてダミーゲート３を複数設けている。本実施形態に係る半導体装置においては、このダミーゲート３がダムの堤防のような役割を果し、層間膜４が高温により軟化した場合であっても、自重によるコンタクトホールの変形を抑え、コンタクトの高抵抗化、ばらつきを抑える等信頼性を向上させることができる。より具体的に説明すると、例えば、ＤＲＡＭ等の半導体装置においては、まず、層間膜４及びそれにコンタクトホールを形成した後に不純物を再び拡散させるためのアニール等の加熱工程が必要となる。この加熱する工程を加える際に、不純物を多く含む層間膜４が形成されている場合、この層間膜４が軟化し、コンタクトホールの形状を変形させてしまう場合がある。この熱によるコンタクトホールの変形は、コンタクトホールの径の狭小化、コンタクト材の不均等な付着やボイドの発生等をもたらし、コンタクトの高抵抗化やコンタクト抵抗のばらつき等をもたらす。
【００１７】
ここで、このコンタクトホール形状の変形の概念図を図３に示しておく。例えば図３では、層間膜４の厚さ方向の中間のコンタクトホール径が層間膜の上端や下端よりも狭くなってしまっている。そしてこの中間と下端との径の差はコンタクト材の円滑な充填を阻害し、不均一な付着やボイドの発生をもたらす場合がある。これは特に半導体基板上に特にゲート等の堆積層等が形成されず層間膜を支持する部材のない広い抵抗領域１２においてより顕著となる。これに対し、本実施形態に係る半導体装置によると、この広い抵抗領域１２上にダミーゲート３をあえて複数設け、これらダミーゲート３を堤防としてこの複数のダミーゲート３の間にコンタクトホールを形成することとしている。これにより、層間膜が軟化した場合であっても、コンタクトホール径の狭小化、コンタクト材の不均一な付着やボイドの発生を抑えることができるようになる。なお本実施形態では、ダミーゲート３を形成し、これを軟化した層間膜の変形防止のための堤防として用いているが、アニール等の加熱による変形を起こさない程度に十分な強度を有するものであれば他の構成からなる堆積層にすることも可能である。但し、新たな製造工程を必要としない観点から、ゲート２と同様の積層構成を有するダミーゲート３を用いることが望ましい態様である。なお、上記の構成は広い抵抗領域、トランジスタ以外の素子（トランジスタゲートを挟む一対の素子分離膜外部に形成される領域の素子）、において特に有用であり、限定されるわけではないが、具体的には、抵抗領域が０．３×１．５μｍ以上である場合にコンタクトホールの歪みの防止効果を顕著となるため好ましく、より好ましくは０．６×３．０μｍ以上である。またこの上限としては特に限定されるわけではないが本発明の実施形態に係る半導体装置の回路設計の観点から、当該抵抗領域が例えば２．４×１２μｍ以下であることが好ましく、より好ましく１．２×６．０μｍ以下である。更に、この場合において層間膜は１５０ｎｍ以上、より好ましくは２５０ｎｍ以上形成される場合に有用である。
【００１８】
ここで本実施形態に係る半導体装置の製造方法について説明する。まず、本実施形態に係る半導体装置の製造方法は、図４で示すとおり半導体基板１上に一対の素子分離膜を形成する工程（図４（Ａ））と、一対の素子分離膜で挟まれる領域の外部領域（外側領域）にトランジスタゲート２及びソース／ドレイン領域２５を形成する工程と、一対の素子分離膜で挟まれる領域にダミーゲート及び抵抗領域１２を形成する工程（図４（Ｂ））と、半導体基板、ダミーゲート及びゲートを覆う層間膜を形成し、この層間膜においてゲートと堆積層の間にコンタクトホールを形成する工程（図４（Ｃ））と、コンタクトホールにコンタクト材を充填する工程（図４（Ｄ））と、を有している。
【００１９】
シリコン基板１に一対の素子分離膜を形成する工程（図４（Ａ））は、限定されるわけではなく周知な方法を採用することができ、例えばシリコン基板１にエッチング等により素子分離溝を形成し、この素子分離溝にＣＶＤ等でシリコン酸化物を堆積させる方法によって実現することができる。これにより、トランジスタゲートが形成される領域とコンタクトが形成される広い抵抗領域とを分離することができる。
【００２０】
本実施形態においては、トランジスタゲートとダミーゲートとは同じ積層構造を採用しているため、一対の素子分離膜で挟まれる領域の外部領域（外側領域）にトランジスタゲート２及びソース／ドレイン領域２５を形成する工程と、一対の素子分離膜で挟まれる領域に複数のダミーゲート３ａ、３ｂ及び抵抗領域１２を形成する工程とは、同時に行われる（図４（Ｂ））。そして本工程は、シリコン基板１上にゲート酸化膜を形成する工程、ゲート電極層を形成する工程、ゲート電極層上にキャップ層を形成する工程、ゲート電極層及びキャップ層をパターニングする工程、拡散領域及びソース／ドレイン領域を形成する工程、パターニングされたゲート電極層及びキャップ層の周囲に絶縁層２４を形成する工程、に分けることができる。
【００２１】
また、半導体基板、ダミーゲート及びゲートを覆う層間膜を形成し、この層間膜においてゲートと堆積層の間にコンタクトホールを形成する工程（図４（Ｃ））は、更に層間膜を形成する工程と、複数のダミーゲートの間の層間膜にコンタクトホールを形成する工程と、を有している。層間膜の形成工程としては、限定されるわけではないが、ＢＰＳＧ、ＰＳＧ、ＳＯＧ等を堆積させた後、リフローを行うことで形成できる。また、コンタクトホールを形成する工程としては、限定されるわけではないがエッチング等を用いることができる。なお、本実施形態に係る半導体装置の製造方法では、コンタクトホール近傍にダミーゲートを設けているため、不純物を拡散させるための再加熱を行ったとしてもダムの堤防の役割を果たすため、コンタクトホールの形状の変形を抑えることができるという効果を有する。
【００２２】
またコンタクトホールにコンタクト材を充填する工程（図４（Ｄ））も特段に制限されず、周知の情報を用いることができる。特に本実施形態では、コンタクトホール形状の変形を抑えることができているため、コンタクトホールの径の狭小化を防止することができ、コンタクト材の高抵抗化を防止することができる。
【００２３】
以上、本実施形態により、コンタクト抵抗に対する信頼性が向上した半導体装置及びその製造方法を提供することができる。
【００２４】
（実施形態２）
本実施形態は、ほぼ実施形態１と同様であるが、ダミーゲート３の形状及びこれに伴うコンタクトの態様が異なる。
【００２５】
図５は、本実施形態に係る半導体装置の断面図であり、図６は、図５の半導体装置を上面から見た場合の図である。
【００２６】
図５が示すとおり、本実施形態に係る半導体装置は、実施形態１に記載の半導体装置とほぼ同様の構成であるが、コンタクト４１とダミーゲート３とが層間膜４を介さずに直接接している点が特徴的であり、また、ダミーゲート３の上部の一部が切欠かれている（図５中点線の丸）。本実施形態に係る半導体装置は、ダミーゲート３とコンタクト４１との間に層間膜が存在しないことから、実施形態１の効果を得ることができるのはもちろん、層間膜の軟化による変形を考慮することが更になくなり正確にコンタクト４１を形成することができるという利点を有する。なお、本実施形態においては、キャップ層３３、ゲート電極層３２及びギャップ電極層の周囲に形成される絶縁膜３４の一部が切欠かれているが、これらは絶縁物であってコンタクト４１の電気的性能に悪い影響を与えることは特段なく、またダミーゲート３を半導体装置における他の導電層と接続していなければゲート電極層とまで接していても大きく電気的性能に悪影響を与えることは無い。
【００２７】
また、図６で示すとおり、本実施形態に係る半導体装置におけるダミーゲート３は、コンタクト４１の形状とほぼ同じの四角形状であるがこれよりも少し小さく形成された孔３５を有している。このようにすることで孔３５とコンタクト４１との間に空隙を作ることなく正確な径のコンタクト４１を形成することができるようになる。
【００２８】
本実施形態に係る半導体装置の製造方法は、実施形態１に係る製造工程とほぼ同様であるが、ダミーゲート３及び抵抗領域を形成する工程において、ダミーゲート中に孔３５が形成されるようパターニングすること、コンタクトホールを形成する工程において、パターニングされた孔３５よりも少し大きな形状で層間膜を除去すること、が異なる。なおコンタクトホールを形成する工程において、ダミーゲート３の上部の一部が欠ける場合があるが、上記したとおり、正確にコンタクト４１を形成することができる一方、ダミーゲートによるコンタクトの電気的性能に悪影響を与えることはほぼ無い。ダミーゲート３は、一部が欠けた場合であっても、絶縁層が欠けるに過ぎない場合が多く、また仮にゲートの半導体層まで欠けた場合であっても、ダミーゲートである限り、回路の動作に影響を与えることはほとんどない。
【００２９】
以上、本実施形態によっても、コンタクト抵抗に対する信頼性が向上した半導体装置及びその製造方法を提供することができる。
【００３０】
なお、本実施形態は上述した断面を有する限りにおいて様々な態様が採用可能であり、本実施形態以外にも、例えば、図７で示すように、孔３５を複数のコンタクトホール４１を形成可能な程度大きくすることも可能であるし（図７（Ａ））、更に、ダミーゲート３には孔３５が設けられていないがこれらの間の距離をコンタクトホールの径よりも短くすることで実現することも可能であり（図７（Ｂ）（Ｃ））、本実施形態に限定されることは無い。また本実施形態ではダミーゲートの一部が切欠かれた部分となっているが、確実にコンタクト材とダミーゲートとが直接接するよう層間膜を除去できるようであれば、コンタクトの大きさとダミーゲートの間隔とをほぼ同じとしてもよい。
【図面の簡単な説明】
【００３１】
【図１】実施形態１に係る半導体装置の断面図である。
【図２】実施形態１に係る半導体装置の上面図である。
【図３】層間膜の侍従による変形を説明する概念図である。
【図４】実施形態１に係る半導体装置の製造方法を説明する図である。
【図５】実施形態２に係る半導体装置の断面図である。
【図６】実施形態２に係る半導体装置の上面図である。
【図７】実施形態２に係る半導体装置の他の例を示す図である。
【符号の説明】
【００３２】
１…シリコン基板
２…トランジスタゲート
３、３ａ、３ｂ…ダミーゲート
４…層間膜
５…導電膜
１１…素子分離膜
１２…抵抗領域
２１…ゲート絶縁膜
２２、３２…ゲート電極層
２３、３３…キャップ層
２４、３４、２４１、２４２、３４１、３４２…絶縁膜
２５…ソース／ドレイン領域
３５…孔
４１…コンタクト
２２１…ポリシリコン層
２２２…タングステンシリコン層
【図１】
2008053339.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008053339.tif 000007
【図６】
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【図７】
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