(57)【要約】【課題】周縁部を残して一方の面側が大きく凹まされた構造を有する半導体ウェーハにおける、その一方の面に選択的な不純物の導入を行える半導体装置の製造方法を提供する。【解決手段】第１の主面と、前記第１の主面の反対側の面における周縁部の内側に設けられ前記周縁部に囲まれた凹部と、前記凹部の底に設けられた第２の主面と、を有する半導体ウェーハにおける前記凹部に、選択的に開口が形成された不純物導入用マスクをはめ込むことで前記第２の主面を前記不純物導入用マスクで選択的に覆い、前記第２の主面に対して選択的に不純物を導入する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の主面と、前記第１の主面の反対側の面における周縁部の内側に設けられ前記周縁部に囲まれた凹部と、前記凹部の底に設けられた第２の主面と、を有する半導体ウェーハにおける前記凹部に、選択的に開口が形成された不純物導入用マスクをはめ込むことで前記第２の主面を前記不純物導入用マスクで選択的に覆い、前記第２の主面に対して選択的に不純物を導入することを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物導入用マスクは、前記周縁部も覆うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記不純物導入用マスクは、前記周縁部に対して押さえ付けられることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記不純物を導入した後、前記不純物導入用マスクを前記凹部から取り外して前記第２の主面に対してレーザ照射を行い、導入された前記不純物を活性化させることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記不純物導入用マスクは、金属、有機材料、ガラス及びセラミックスから選択される少なくともいずれか１つからなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）に比べてオン抵抗を小さくできるＩＧＢＴ（Insulated Gate Bipolar Transistor）は、特に大電流領域での使用に適している。
【０００３】
ＩＧＢＴにおいて、裏面電極側をアノードショート構造としたものも提案されている（例えば、特許文献１を参照。）。アノードショート構造の形成には、アノード層（コレクタ層）に選択的に不純物イオンを注入する工程が必要である。しかし、反りを抑制するために、周縁部を残して一方の面側が大きく凹まされた構造を有する半導体ウェーハを用いた場合に、凹みの部分の底面には、スピンコート法によるレジストの均一な塗布が困難となり、不純物イオンを選択的に注入するためのレジストマスクの形成が難しい。
【特許文献１】特開２００６−５９８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、周縁部を残して一方の面側が大きく凹まされた構造を有する半導体ウェーハにおける、その一方の面に選択的な不純物導入を行える半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１の主面と、前記第１の主面の反対側の面における周縁部の内側に設けられ前記周縁部に囲まれた凹部と、前記凹部の底に設けられた第２の主面と、を有する半導体ウェーハにおける前記凹部に、選択的に開口が形成された不純物導入用マスクをはめ込むことで前記第２の主面を前記不純物導入用マスクで選択的に覆い、前記第２の主面に対して選択的に不純物を導入することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、周縁部を残して一方の面側が大きく凹まされた構造を有する半導体ウェーハにおける、その一方の面に選択的な不純物導入を行える半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し、本発明の実施形態について説明する。
【０００８】
本実施形態では、半導体装置として、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を例に挙げて説明する。  
図７は、プレーナゲート構造のＩＧＢＴの要部断面を例示する模式図である。  
図８は、トレンチゲート構造のＩＧＢＴの要部断面を例示する模式図である。
【０００９】
図７に表すプレーナゲート構造のＩＧＢＴでは、ｐ＋型のアノード層（またはコレクタ層）２２の上に、ｎ＋型のバッファ層２１、ｎ−型ベース層５５が順に設けられている。ｎ−型ベース層５５の表層部にはｐ＋型のベース領域５６が選択的に設けられ、ベース領域５６の表面にはｎ＋型のカソード領域（またはエミッタ領域）５７が選択的に設けられている。
【００１０】
カソード領域５７の一部から、ベース領域５６を経てｎ−型ベース層５５に至る表面上には、絶縁膜５８を介して制御電極５９が設けられている。制御電極５９が、絶縁膜５８を介して対向するベース領域５６の表層部が、チャネル形成領域として機能する。
【００１１】
制御電極５９は、層間絶縁膜６１によって覆われ、その層間絶縁膜６１を覆うように第１の主電極５１が、カソード領域５７に接して設けられている。アノード層２２の裏面には、第２の主電極２５が設けられている。アノード層２２中には選択的にｎ＋領域２３が設けられ、ｎ＋領域２３は、バッファ層２１及び第２の主電極２５に接している。
【００１２】
図８に表すトレンチゲート構造のＩＧＢＴでは、ｐ＋型のアノード層（またはコレクタ層）２２の上に、ｎ＋型のバッファ層２１、ｎ−型ベース層５５が順に設けられている。ｎ−型ベース層５５の表層部にｐ＋型のベース領域６６が設けられ、ベース領域６６の表面にはｎ＋型のカソード領域（またはエミッタ領域）６７が選択的に設けられている。
【００１３】
カソード領域６７の表面から、カソード領域６７及びベース領域６６を貫通してｎ−型ベース層５５に至るトレンチが形成され、そのトレンチ内部には絶縁膜６８を介して制御電極７９が充填されている。ベース領域６６において、絶縁膜６８を介して制御電極７９が対向する部分がチャネル形成領域として機能する。
【００１４】
カソード領域６７及びベース領域６６の表面上には、第１の主電極５１が設けられ、第１の主電極５１と、制御電極７９との間には層間絶縁膜８０が介在されている。アノード層２２の裏面には、第２の主電極２５が設けられている。アノード層２２中には選択的にｎ＋領域２３が設けられ、ｎ＋領域２３は、バッファ層２１及び第２の主電極２５に接している。
【００１５】
前述したＩＧＢＴにおいて、制御電極５９、７９に所望の制御電圧（ゲート電圧）を印加すると、絶縁膜５８、６８を介して制御電極５９、７９に対向するチャネル形成領域にｎチャネルが形成され、第１の主電極５１と第２の主電極２５との間がオン状態となる。ＩＧＢＴでは、カソードから電子が、アノードから正孔が注入され、ｎ−型ベース層５５にキャリアが蓄積し、伝導度変調が起こるので、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）に比べてオン抵抗を小さくできる。
【００１６】
また、図７、８に表されるＩＧＢＴは、アノード層２２中に、第２の主電極２５に接するｎ＋領域２３が選択的に設けられたアノードショート構造を有し、スイッチングオン時にアノード層２２からｎ−型ベース層５５への正孔の注入を抑制しつつ、スイッチングオフ時にｎ＋領域２３を介して正孔を第２の主電極２５に排出することができる。この結果、ターンオフ時間の短縮化が図れる。
【００１７】
図３、４は、アノードショート構造部の形成方法を表す工程断面図である。
【００１８】
本実施形態では、第１の主面１１と、第１の主面１１の反対側の面における周縁部１４の内側に設けられその周縁部１４に囲まれた凹部１３と、凹部１３の底に設けられた第２の主面１２と、を有する半導体ウェーハＷを用いる。周縁部１４を残すように一方の主面側から半導体ウェーハを研削して薄型化することで、薄型化に伴う反りの発生を抑制することができる。半導体ウェーハＷにおいて周縁部１４が設けられた端部の厚さＸは、例えば６００〜８００（μｍ）であり、周縁部１４より内側の部分の厚さＹは、例えば１００（μｍ）である。また、周縁部１４の面方向の厚さＺ（図３において横方向の厚さ）は、例えば３（ｍｍ）である。
【００１９】
ＩＧＢＴにおける表面（第１の主面１１）側のプロセスが終了した半導体ウェーハＷの第２の主面１２に対して、まず、図３（ａ）に表すように、Ｎ型不純物及びＰ型不純物として、それぞれリンとボロンを注入する。リンは、例えば、３６０（ｋｅＶ）の加速電圧、２×１０１２／ｃｍ２のドーズ量で注入され、ボロンは、２０（ｋｅＶ）の加速電圧、２×１０１４／ｃｍ２のドーズ量で注入される。リンとボロンは、周縁部１４及び第２の主面１２の全面に注入される。
【００２０】
次に、第２の主面１２の全面に、例えば１．４（Ｊ／ｃｍ２）のエネルギー密度でレーザ照射を行い、図３（ａ）の工程にて注入されたリンとボロンを活性化する。これにより、図３（ｂ）に表すように、第２の主面１２側の表層部に、第２の主面１２側から順に、ｐ＋型のコレクタ層２２と、ｎ＋型のバッファ層２１とが形成される。
【００２１】
次に、コレクタ層２２に対して選択的にｎ型不純物イオンの注入を行う。このイオン注入は、選択的に開口が形成された不純物導入用マスクを用いて行う。
【００２２】
図１は、そのイオン注入に用いる不純物導入用マスク１の平面図である。  
図２は、不純物導入用マスク１を、半導体ウェーハＷにおける凹部１３の底にはめ込んで、第２の主面１２を不純物導入用マスク１で選択的に覆った状態を表す模式図である。
【００２３】
不純物導入用マスク１は、例えば、金属、有機材料、ガラス、セラミックス等からなる。または、金属、有機材料、ガラス、セラミックス等のうち少なくとも２つを組み合わせて、不純物導入用マスク１を構成してもよい。
【００２４】
不純物導入用マスク１は、円形プレート状を呈し、その厚さ方向を貫通して多数の開口２が形成されている。１つの開口２は、例えば、数百（μｍ）〜数（ｍｍ）四方の四角形状に形成されているが、円形状であってもよい。また、不純物導入用マスク１における開口率は、例えば、数％〜数十％である。
【００２５】
図４（ａ）に表すように、半導体ウェーハＷの凹部１３の底に不純物導入用マスク１がはめ込まれ、コレクタ層２２の表面は不純物導入用マスク１で選択的に覆われる。この状態で、リンを、例えば、６０（ｋｅＶ）の加速電圧、５×１０１４／ｃｍ２のドーズ量で注入する。リンは、コレクタ層２２において、不純物導入用マスク１の開口２から露出している部分にだけ選択的に注入される。
【００２６】
次に、不純物導入用マスク１を凹部１３から取り外した後、コレクタ層２２の全面に、例えば１．４（Ｊ／ｃｍ２）のエネルギー密度でレーザ照射を行い、図４（ａ）の工程にて注入されたリンを活性化する。これにより、図４（ｂ）に表すように、コレクタ層２２中に、選択的にｎ＋領域２３が形成される。
【００２７】
次に、図４（ｃ）に表すように、凹部１３の底面を含む内壁面に、例えばスパッタ法にて、第２の主電極２５を形成する。第２の主電極２５は、アノード層２２及びｎ＋領域２３に接する。以上のようにして、ＩＧＢＴにおける裏面側のアノードショート構造部が得られる。
【００２８】
この後、半導体ウェーハＷにおける周縁部１４より内側の薄型化された部分をくりぬく、または周縁部１４を、薄型化された部分と同じ厚さに削るなどし、そのウェーハをダイシングして個々の半導体チップに分割する。
【００２９】
本実施形態によれば、周縁部を残して半導体ウェーハの一方の面側が大きく凹まされ、スピンコート法による均一なレジストの塗布が困難な面に対しても、前述した不純物導入用マスク１を用いることで選択的なイオン注入を容易に行うことができる。
【００３０】
図５は、不純物導入用マスクの他の具体例を表す平面図である。  
図６は、図５に表す不純物導入用マスク３０を、半導体ウェーハＷにおける凹部１３にはめ込んで、第２の主面１２を不純物導入用マスク３０で選択的に覆った状態を表す模式断面図である。
【００３１】
この不純物導入用マスク３０は、円形プレート部３１と、円形プレート部３１の厚さ方向を貫通して形成された多数の開口３２と、円形プレート部３１の周縁部に一体に設けられ、円形プレート部３１に対して略垂直な筒状の側壁部３３と、側壁部３３の上端部に一体に設けられ、径外方に張り出したリング状のフランジ部３４と、を有する。
【００３２】
半導体ウェーハＷにおいて凹部１３の底に位置する第２の主面に対して選択的なイオン注入を行う際には、不純物導入用マスク３０の円形プレート部３１は、凹部１３の底にはめ込まれて第２の主面を選択的に覆う。不純物導入用マスク３０の側壁部３３は、半導体ウェーハＷにおける周縁部１４の内周面を覆い、不純物導入用マスク３０のフランジ部３４は、半導体ウェーハＷにおける周縁部１４の上端面を覆う。
【００３３】
不純物導入用マスク３０のフランジ部３４は、押さえ具４０と、半導体ウェーハＷ周縁部１４の上端面との間に狭圧され、不純物導入用マスク３０のフランジ部３４は、押さえ具４０によって、半導体ウェーハＷ周縁部１４の上端面に対して押さえ付けられる。これにより、不純物導入用マスク３０の浮き上がりによるイオン注入位置のずれなどの不具合を防止することができる。
【００３４】
上記の実施形態では、不純物の導入をイオン注入法を用いて行ったが、これ以外に、プラズマドーピング法、レーザードーピング法等を適宜用いてもよい。また、レーザ照射以外に、炉を使ったアニール等の熱処理で不純物の活性化を行ってもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る半導体装置の製造方法における選択的な不純物導入に用いる不純物導入用マスクの平面図である。
【図２】図１の不純物導入用マスクを、半導体ウェーハにおける凹部の底にはめ込んで、第２の主面を不純物導入用マスクで選択的に覆った状態を表す模式図である。
【図３】本発明の実施形態に係る半導体装置の製造方法における要部工程の工程断面図である。
【図４】図３に続く工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法における選択的なイオン注入に用いる不純物導入用マスクの他の具体例を表す平面図である。
【図６】図６の不純物導入用マスクを、半導体ウェーハにおける凹部にはめ込んで、第２の主面を不純物導入用マスクで選択的に覆った状態を表す模式断面図である。
【図７】プレーナゲート構造のＩＧＢＴの要部断面を例示する模式図である。
【図８】トレンチゲート構造のＩＧＢＴの要部断面を例示する模式図である。
【符号の説明】
【００３６】
１，３０…不純物導入用マスク、２，３２…開口、１１…第１の主面、１２…第２の主面、１３…凹部、１４…周縁部、２５…第２の主電極、５１…第１の主電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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