(57)【要約】【課題】ノイズ除去機能を有する鎖テストのためのテストロジック回路が付加されたパッドおよびテストロジック回路が付加されたパッドを用いるシステムの駆動方法を提供する。【解決手段】パッドとロジック鎖とを通じて鎖テストを実施する段階と、前記ロジック鎖を通じるノイズ伝搬が遮断されるように前記ロジック鎖をディスエーブルしかつシステムを駆動する段階と、を含む。【選択図】    図４
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【特許請求の範囲】
【請求項１】
パッドとロジック鎖とを通じて鎖テストを実施する段階と、
前記ロジック鎖を通じるノイズ伝搬が遮断されるように前記ロジック鎖をディスエーブルしかつシステムを駆動する段階と、を含むことを特徴とする鎖テストが適用されるシステムの駆動方法。
【請求項２】
前記システムの駆動時、ノイズ伝搬を遮断するために鎖制御信号を用いて前記ロジック鎖を制御することを特徴とする請求項１に記載の鎖テストが適用されるシステムの駆動方法。
【請求項３】
前記パッドは、入力、出力、または両方向パッドのうち、少なくとも一つのパッドを含むことを特徴とする請求項１に記載の鎖テストが適用されるシステムの駆動方法。
【請求項４】
外部とシステム内部のコアロジックとの間の信号伝達のためのパッドと、
前記信号と鎖入力信号および鎖制御信号の入力を受けて鎖テストを実施し、前記鎖テストの後、前記システム駆動時にディスエーブルされるテストロジック回路と、を含むことを特徴とする鎖テスト用パッドユニット。
【請求項５】
前記鎖制御信号は、前記鎖テスト時には前記テストロジック回路をイネーブルし、前記システムの駆動時にはディスエーブルすることを特徴とする請求項４に記載の鎖テスト用パッドユニット。
【請求項６】
前記テストロジック回路の出力信号である鎖出力信号は、前記システム駆動時、固定された値を有することを特徴とする請求項４に記載の鎖テスト用パッドユニット。
【請求項７】
前記テストロジック回路は、前記信号と前記鎖入力信号および前記鎖制御信号とを入力とするナンドゲートを含むことを特徴とする請求項４に記載の鎖テスト用バッドユニット。
【請求項８】
前記テストロジック回路は、前記信号を入力とし、前記鎖制御信号によって制御されるスイッチと、前記スイッチの出力と前記鎖入力信号とを入力とするナンドゲートとを含むことを特徴とする請求項４に記載の鎖テスト用パッドユニット。
【請求項９】
前記スイッチは、３状態バッファを含むことを特徴とする請求項８に記載の鎖テスト用パッドユニット。
【請求項１０】
前記スイッチは、ＭＯＳトランジスタを含むことを特徴とする請求項８に記載の鎖テスト用パッドユニット。
【請求項１１】
前記テストロジック回路は、前記信号と前記鎖入力信号とを入力とするナンドゲートと、前記ナンドゲートの出力を入力とし、前記鎖制御信号によって制御されるスイッチとを含むことを特徴とする請求項４に記載の鎖テスト用パッドユニット。
【請求項１２】
前記スイッチは、３状態バッファを含むことを特徴とする請求項１１に記載の鎖テスト用パッドユニット。
【請求項１３】
前記スイッチは、ＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の鎖テスト用パッドユニット。
【請求項１４】
前記パッドは、入力、出力、または両方向パッドのいずれかを含むことを特徴とする請求項４に記載の鎖テスト用パッドユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、鎖テスト方式のためのテストロジック回路が付加されたパッドに係り、より詳細にはテスト鎖を通じたノイズの伝搬を防止しうるテストロジック回路が付加されたパッドおよびテストロジック回路が付加されたパッドを含むシステムの駆動方法に関する。
【背景技術】
【０００２】
一般的に入出力パッドの特性の検討のための方法としてロジックテストを実施する。ロジックテストは、各ピンに対するテストを実施する場合に発生する時間的、物質的浪費を防止するために用いられ、主にロジック鎖を用いる。このようなロジックテスト時、入出力パッドのＶＩＨ（Ｈｉｇｈ  ｌｅｖｅｌ  ｉｎｐｕｔ  ｖｏｌｔａｇｅ）とＶＩＬ（Ｌｏｗ  ｌｅｖｅｌ  ｉｎｐｕｔ  ｖｏｌｔａｇｅ）および入力信号欠陥検出（Ｉｎｐｕｔ  ｓｉｇｎａｌ  ｆａｕｌｔ  ｄｅｔｅｃｔｉｏｎ）などが行われる。これに関して、集積回路の電気的特性をテストする回路に関する技術が特許文献１などに開示されている。
【０００３】
図１は従来技術による入力パッドを概略的に示した図である。
入力パッド１１０は、いかなるロジックも含まない。したがって、ロジックテスト時には外部のロジック鎖（図示せず）を入力パッド１１０と出力パッド（図示せず）との間（入力信号Ａと出力信号Ｙとの間に）接続するようにした後、鎖テストを実施する。
【０００４】
したがって、入力パッド１１０は、正常動作のみ（信号の入力）のために用いられるだけであり、テスト機能を提供することができない。実際、鎖テストのために設計者は入力パッド１１０の外部にテストロジック回路を鎖で連結して具現することによって入力パッド１１０の信号特性をテストすることができる。
【０００５】
図２を参照すると、入力パッド１２０にはナンドゲート１３０を含むテストロジック回路が接続される。このように、テストロジック回路が付加されたパッドを用いる場合には設計者が外部にロジックテストのためのテストロジック回路を別途に具現しなくてもよい。
【０００６】
ナンドゲート１３０を含むテストロジック回路は、テストのために外部の他のパッドのテストロジック回路（図示せず）と共にロジック鎖をなす。ここで、図２に示したテストロジック回路を構成するナンドゲートをナンドゲートロジック鎖のためのナンドプリミティブ（ＮＡＮＤ  Ｐｒｉｍｉｔｉｖｅ）といい、前ステージの第２入力（ＳＩ）と出力（ＳＯ）とを有する。
【０００７】
図３は、図２に示したテストロジック回路にロジック鎖を加えて鎖テストを実施する場合の例を示した図である。
入力端（２１０、２２０、２３０）は、単一パッドに具現することができるが、入力パッド（２１１、２２１、２３１）のほか、インピーダンスマッチのためのインピーダンス（図示）とバッファ（図示）とを含んで具現することもできる。
【０００８】
入力パッド（２１１、２２１、２３１）に入力された信号（ＩＮ＿Ｄ１、ＩＮ＿Ｄ２、ＩＮ＿Ｄ３）は、正常的な動作において最終的に内部システムのコアロジック（内部コアロジック）（図示せず）に入力されるが、スキャンテストではロジック鎖２４０を通じて伝達される。このような入力信号（ＩＮ＿Ｄ１、ＩＮ＿Ｄ２、ＩＮ＿Ｄ３）は外部のテスト装置（図示せず）を提供することができる。
【０００９】
入力パッド（２１１、２２１、２３１）にそれぞれ接続されたテストロジック回路（２４１、２４２、２４３）は、図３に示したように接続されロジック鎖２４０を形成する。
出力部２５０は、出力テストイネーブル信号（ＯＵＴ＿ＥＮ）に応答してロジック鎖２４０を経由したテストデータ（ＯＵＴ＿Ｄ）を出力し、テスト出力パッド２５１を含む。
【００１０】
ロジック鎖２４０を用いる鎖テストは、下記のような過程を通じて行われる。
前テストロジック回路(図示せず)から第１テストロジック回路２４１の入力パッド２１１を通じてテスト信号（ＩＮ＿Ｄ１）と鎖入力信号（ＳＩ１）とが入力される。第１テストロジック回路２４１の出力信号（Ｓ０１）は、第２テストロジック回路２４２の鎖入力信号（ＳＩ２）になる。
【００１１】
第２テストロジック回路２４２に入力パッド２２１を通じてテスト信号（ＩＮ＿Ｄ２）と鎖入力信号（ＳＩ２）とが入力される。第２テストロジック回路２４２の出力信号（Ｓ０２）は、第３テストロジック回路２４３の鎖入力信号（ＳＩ３）になる。
【００１２】
第３テストロジック回路２４３に入力パッド２３１を通じてテスト信号（ＩＮ＿Ｄ３）と鎖入力信号（ＳＩ３）とが入力される。第３テストロジック回路２４３の出力信号（ＳＯ３）は、出力テストイネーブル信号（ＯＵＴ＿ＥＮ）に応答して出力部２５０のテスト出力パッド２５１を通じてロジック鎖２４０の外部に出力される。テスト装置(図示せず)は、テスト出力パッド２５１を通じて出力される信号が予想された値を有するか否かをチェックしてテストが成功か否かを判断する。
【００１３】
テスト動作の後には正常的な動作が行われ、入力パッド（２１１、２２１、２３１）を通じて入力信号（ＩＮ＿Ｄ１、ＩＮ＿Ｄ２、ＩＮ＿Ｄ３）が内部コアロジック（図示せず）に伝達される。
【００１４】
一方、このような正常動作時にも入力信号が伝達されるとき、ロジックチェイン（鎖）２４０に影響を与える。即ち、ノイズ成分が正常動作時にもロジックチェイン２４０を通じて連鎖的に伝搬される特性があるので、よくない影響を与えるおそれがある。
【００１５】
例えば、入力パッドの中にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）レファレンスに印加される１ＭＨｚ〜１００ＮＨｚのクロックがあると、最初にノイズは微細で大きく発生する。しかし、同一の位相のノイズが発生する場合、ノイズは大きく増幅されて正常動作時にも誤動作を起こすおそれがある。実際、電源電圧が十分に高い電圧であると、このようなノイズの影響は無視することができる。
【００１６】
しかし、最近、低価、高速、及び低パワーのために半導体チップは、低電圧の電源電圧を採用している。低電圧になるほどこのようなノイズによる影響は大きくなり、これによる問題が更に増加する可能性がある。
【特許文献１】大韓民国公開特許第２００６−１１５０１号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は前述した問題点を解決するために提案されたものであって、本発明の目的は、正常動作時、ノイズの伝搬を防止しうる鎖テストのためのテストロジック回路が付加されたパッドを提供することにある。
なお、本発明の目的は、正常動作のとき、ノイズの伝搬を防止しうる鎖テストのためのロジック回路が付加されたパッドを有するシステムの駆動方法を提供することにある。
【課題を解決するための手段】
【００１８】
前述した技術的な課題を達成するために、本発明の一実施例によるテストロジックを有するパッドとロジック鎖を用いて鎖テストが適用されるシステムの駆動方法は、前記パッドとロジック鎖とを通じて鎖テストを実施する段階と、前記鎖を通じるノイズ伝搬が遮断されるように前記ロジック鎖をディスエーブルしかつ前記システムを駆動する段階と、を含む。
【００１９】
前記システムの駆動時、ノイズ伝搬を遮断するために鎖制御信号を用いて前記ロジック鎖を制御することができる。
前記パッドは、入力、出力、または両方向パッドのうち、少なくとも一つのパッドを含むことができる。
【００２０】
前述した技術的課題を達成するために、本発明の一実施例によるテストロジックを含むテスト用バッドユニットは、外部とシステム内部のコアロジックとの間の信号伝達のためのパッドと、前記信号と鎖入力信号および鎖制御信号の入力を受けて鎖テストを実施し、前記鎖テストの後、前記システム駆動時にディスエーブルされるテストロジック回路と、を含む。
【００２１】
前記鎖制御信号は、前記鎖テスト時には前記テストロジック回路をイネーブルさせ、前記システムの駆動時にはディスエーブルさせる。
前記鎖出力信号は、前記システムの駆動時、固定された値を有することができる。
【００２２】
前記テストロジック回路は、前記信号と前記鎖入力信号および前記鎖制御信号とを入力とするナンドゲートを含むことができる。
前記テストロジック回路は、前記信号を入力とし、前記鎖制御信号によって制御されるスイッチと、前記スイッチの出力と前記鎖入力信号とを入力とするナンドゲートとを含むことができる。
【００２３】
前記テストロジック回路は、前記信号と前記鎖入力信号とを入力とするナンドゲートと、前記ナンドゲートの出力を入力とし、前記鎖制御信号によって制御されるスイッチとを含むことができる。ここで、前記スイッチは、３状態バッファに具現することができ、前記スイッチは、ＭＯＳトランジスタに具現することもできる。
【００２４】
前記テストロジック回路は、前記信号、前記鎖入力信号、及び前記鎖制御信号を入力とするナンドゲートを含むことができる。
前記パッドは、入力、出力、または両方向パッドのいずれかを含む。
【００２５】
本文に開示されている本発明の実施例について、特定の構造的ないし機能的説明は、ただ本発明の実施例を説明するための目的で例示されたものであって、本発明の実施例は多様な形態で実施することができ、本文に説明された実施例に限定されるものではない。
【００２６】
本発明は、多様に変更することができ、多様な形態を有することができ、特定の実施例を図面に例示し、本文に詳細に説明する。しかし、これは、本発明を特定の開示形態に限定するものではなく、本発明の思想および技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解すべきである。各図面の説明において、類似の参照符号を類似の構成要素に対して用いている。
【発明を実施するための最良の形態】
【００２７】
テストロジック回路を通じて発生したノイズが正常動作時にもテストのためのロジック鎖を通じて伝搬され、信号特性を劣化することを防止するために、正常動作時には、鎖制御信号に応じてテストのためにパッドに付加されたテストロジック回路をディスエーブルする。言い換えれば、該当システムに対する鎖テストを実施した後、正常動作時、鎖制御信号を通じて鎖間のノイズ伝搬を遮断した状態でシステムの正常動作を実施する。
【００２８】
図４、図５、及び図６は、それぞれテストロジック回路が付加されたパッド部（ユニット）３００Ａ、テストロジック回路が付加された出力パッド部（ユニット）３００Ｂ、テストロジック回路が付加された入出力パッド部（ユニット）３００Ｃを示す。
【００２９】
既存のテストロジック回路が付加されたパッドと比較すると、本発明の実施例によるテストロジック回路が付加されたパッド部はテストロジック回路が鎖制御（ＥＮ）によって制御されるという特徴を有する。
【００３０】
図４は、ノイズ伝搬除去の機能を有するテストロジック回路３１１が付加された入力パッドを示す。入力パッド３００ＡはＡ、ＳＩ、ＥＮの３つの信号の入力を受ける。Ａは入力パッド３１０を通じて入力パッド部３００Ａの外部から提供される外部入力信号を示し、Ｙは内部コアロジック（図示せず）に提供される入力パッド出力信号を示す。ＳＩは前入力パッド部（図示せず）から提供される鎖出力信号を示す。鎖制御信号（ＥＮ）は、テスト動作時にはテストロジック回路３１１がイネーブル状態になるよう第１ロジックを維持し、テスト動作の後、ロジックが動作する正常動作時にはテストロジック回路３１１がディスエーブル状態になるよう第２ロジックを維持する。例えば、第１ロジックはロジック１であり、第２ロジックはロジック０であってもよい。また第１ロジックロジックはロジック０であり、第２ロジックはロジック１であってもよい。
【００３１】
テストロジック回路３１１を含む入力パッド部３００Ａは外部から信号の入力を受けるための入力パッド３１０と、入力パッド３１０を通じて入力された信号（Ａ）と前入力パッド部（図示せず）から提供される鎖入力信号（ＳＩ）及び鎖制御信号（ＥＮ）の入力を受け、鎖出力信号（ＳＯ）を生成するテストロジック回路３１１を含む。
【００３２】
一実施例において、テストロジック回路３１１が鎖制御信号（ＥＮ）によって非活性化の状態であるとき、鎖出力信号（ＳＯ）は、一定のロジック値を出力する。例えば、テストロジック回路３１１が非活性化の状態にあるとき、テストロジック回路３１１は常にロジック１を出力するか、常にロジック０を出力する。
【００３３】
他の実施例において、テストロジック回路３１１が非活性化の状態にあるとき、鎖出力信号（ＳＯ）はフローティング状態になる。即ち、テストロジック回路３１１が非活性である場合にロジック鎖はそれの経路が遮断されるようになる。
【００３４】
図５は、Ａ、ＳＩ、ＥＮの３つの信号の入力を受け、ノイズ伝搬除去の機能を有するテストロジック回路３２１が付加された出力パッド部３００Ｂを示す。Ａは出力パッド３２０を通じて外部に出力される信号を示し、Ｙは内部コアロジックによって出力パッド３２０に向って提供される信号を示す。ＳＩは前出力パッド部（図示せず）から提供される信号を示す。鎖制御信号（ＥＮ）はテスト動作時にはテストロジック回路３２１がイネーブル状態になるよう第１ロジックを維持し、テスト動作の後、ロジックが動作する正常動作時にはテストロジック回路３２１がディスエーブル状態になるよう第２ロジックを維持する。例えば、第１ロジックはロジック１であり、第２ロジックはロジック０であってよい。また第１ロジックはロジック０であり、第２ロジックはロジック１であってもよい。
【００３５】
テストロジック回路３２１を含む出力パッド部３００Ｂは内部コアロジックから信号の入力を受けるための出力パッド３２０と、出力パッド３２０を通じて出力される信号（Ｙ）と鎖入力信号（ＳＩ）及び鎖制御信号（ＥＮ）の入力を受け、鎖出力信号（ＳＯ）を生成するテストロジック回路３２１とを含む。
【００３６】
一実施例で、テストロジック回路３２１が非活性化の状態にあるとき、鎖出力信号（ＳＯ）は一定のロジック値を出力する。例えば、テストロジック回路３２１が非活性化の状態にあるとき、テストロジック回路３２１は常にロジック１を出力するか、ロジック０を出力する。
【００３７】
他の実施例で、テストロジック回路３２１が非活性化の状態にあるとき、鎖出力信号（ＳＯ）はフローティング状態になる。即ち、テストロジック回路３２１が非活性の状態にある場合、ロジック鎖はそれの経路が断切されるようになる。
【００３８】
図６は、Ａ、ＳＩ、ＥＮの３つの信号の入力を受け、ノイズ伝搬除去の機能を有するテストロジック回路３３１が付加された両方向パッド部３００Ｃを示す。Ａはパッド３３０を通じて外部に出力される信号またはパッド３３０を通じて内部コアロジックに入力される信号を示し、Ｙはパッド３４０を通じて外部に出力される信号またはパッド３４０を通じて内部コアロジックに入力される信号を示す。ＳＩは前の両方向パッド部(図示せず)から提供される信号を示す。鎖制御信号（ＥＮ）は、テスト動作時にはテストロジック回路３３１がイネーブル状態になるよう第１ロジックを維持し、テスト動作の後、ロジックの動作する正常動作時にはテストロジック回路３３１がディスエーブル状態になるよう第２ロジックを維持する。例えば、第１ロジックはロジック１であり、第２ロジックはロジック０であってもよい。また、第１ロジックはロジック０であり、第２ロジック１であってもよい。
【００３９】
テストロジック回路３３１を含む入出力パッド部３００Ｃは外部から信号の入力を受けるか外部に出力するためのパッド（３３０、３４０）と、パッド（３３０、３４０）を通じて伝達される信号（ＡまたはＹ）と鎖入力信号（ＳＩ）及び鎖制御信号（ＥＮ）の入力を受け、鎖出力信号（ＳＯ）を生成するテストロジック回路３３１とを含む。
【００４０】
一実施例で、テストロジック回路３３１が非活性化の状態にあるとき、鎖出力信号（ＳＯ）は一定のロジック値を出力する。例えば、テストロジック回路３３１が非活性化の状態にあるとき、テストロジック回路３３１は常にロジック１を出力するか、ロジック０を出力する。
【００４１】
他の実施例で、テストロジック回路３３１が非活性化の状態にあるとき、鎖出力信号（ＳＯ）はフローティング状態になる。即ち、テストロジック回路３３１が非活性化の状態にある場合、ロジック鎖はそれの経路が断切されるようになる。
【００４２】
ノイズ除去の機能を有するテストロジック回路（３１１、３２１、３３１）は、前述したように、鎖制御信号（ＥＮ）によってテスト動作時のイネーブルと正常動作時のディスエーブルとを繰り返すので、正常動作時にテスト鎖を通じて伝搬されるノイズ伝達による影響は除去することができる。
【００４３】
図７は、本発明の一実施例によるノイズ除去の機能を有するテストロジック回路が付加されたパッドを鎖テストのために連結した例を示す。
【００４４】
入力段（４１０、４２０、４３０）は単一パッドに具現することもできるが、入力パッド（４１１、４２１、４３１）のほかに図に示したようにインピーダンスマッチングのためのインピーダンスとバッファとを含んで具現することもできる。
【００４５】
入力パッド（４１１、４２１、４３１）に入力された信号（ＩＮ＿Ｄ１、ＩＮ＿Ｄ２、ＩＮ＿Ｄ３）はそれぞれ正常的な動作で内部コアロジック（図示せず）に入力されるが、スキャンテストではロジック鎖４４０を通じて伝達される。このような入力信号（ＩＮ＿Ｄ１、ＩＮ＿Ｄ２、ＩＮ＿Ｄ３）は外部のテスト装置を提供することができる。
【００４６】
入力パッド（４１１、４２１、４３１）にそれぞれ連結されたテストロジック回路（４４１、４４２、４４３）は図７に示したように連結されてロジック鎖４４０を形成する。
出力部４５０はロジック鎖４４０を経由したテストデータ（ＯＵＴ＿Ｄ）を出力し、テストデータ（ＯＵＴ＿Ｄ）を出力するためのテスト出力パッド４５１を含む。
【００４７】
ロジック鎖４４０を用いる鎖テストは前述した従来の鎖テストと同様の方式で実行される。
即ち、第１テストロジック回路４４１に入力パッド４１１を通じて鎖制御信号（ＥＮ）と共に第１テスト信号（ＩＮ＿Ｄ１）と前ロジック鎖（図示せず）から提供された鎖入力信号（ＳＩ１）とが入力される。第１テストロジック回路４４１の出力信号（Ｓ０１）は第２テストロジック回路４４２の鎖入力信号（ＳＩ２）になる。
【００４８】
第２テストロジック回路４４２に入力パッド４２１を通じて鎖制御信号（ＥＮ）と共に第２テスト信号（ＩＮ＿Ｄ２）と鎖入力信号（ＳＩ２）とが入力される。第２テストロジック回路４４２の出力信号（ＳＯ２）は第３テストロジック回路４４３の鎖入力信号（ＳＩ３）になる。
【００４９】
第３テストロジック回路４４３に入力パッド４３１を通じて鎖制御信号（ＥＮ）とともに第３テスト信号（ＩＮ＿Ｄ３）と鎖入力信号（ＳＩ３）とが入力される。第３テストロジック回路４４３の出力信号（Ｓ０３）は出力部４５０のテスト出力パッド４５１を通じて外部に出力される。テスト装置はテスト出力パッド４５１を通じて出力される信号（ＯＵＴ＿Ｄ）が予想された値を有するか否かをチェックしてテストが成功か否か判断する。
【００５０】
前述したようなテスト動作の後には正常的な動作が行われ、入力パッドを通じて入力信号が内部コアロジック（図示せず）に伝達される。
しかし、第１ないし第３テストロジック回路（４４１、４４２、４４３）は、図３のテストロジック回路（２４１、２４２、２４３）と違って更に鎖制御信号（ＥＮ）の入力を受ける。即ち、鎖制御信号（ＥＮ）は鎖テストを実施する時にテストロジック回路（４４１、４４２、４４３）を活性化し、鎖テストが終了した後、システムが正常的に動作するとき、テストロジック回路（４４１、４４２、４４３を非活性化する。したがって、正常動作で入力信号が伝達される時、ロジック鎖４４０への入力信号の影響が小さい。
【００５１】
図７に示したように、鎖テストのためにテストロジック回路を構成ことができるが、これは例示的なものであって他の形態にも具現することができる。また、図７では、テストロジック回路を含む入力パッドを基準に説明したが、出力パッドまたは両方向パッドに対しても鎖制御信号による制御は同一に適用することができる。
【００５２】
図８、図９、及び図１０は、それぞれテストロジック回路をレベルで具現した例を示す。
図８、図９は、鎖入力信号（ＳＩ）とパッドを通じて入力される入力信号（ＩＮ−Ｄ）を入力とする２入力ナンドゲートと鎖制御信号（ＥＮ）によって除去されるバッファ（Ｂ）とが直列接続された構造を示す。
【００５３】
図８に示したように、バッファ５１０がナンドゲート５２０の前に位置する。バッファ５１０は、３状態バッファであって鎖制御信号（ＥＮ）によって活性化または非活性化することができる。
【００５４】
バッファ５１０は、信号（ＩＮ−Ｄ）を入力とし、鎖制御信号（ＥＮ）によって制御される。ナンドゲート５２０は、バッファ５１０の出力と鎖入力信号（ＳＩ）の入力とを受け、鎖出力信号（ＳＯ）を出力する。バッファ５１０が非活性の状態にあるとき、鎖出力信号（ＳＯ）はフローティング状態になる。
【００５５】
図９に示したように、バッファ５４０はナンドゲート５３０の後に位置する。バッファ５４０は３状態バッファであって鎖制御信号（ＥＮ）によって活性化または非活性化することができる。
【００５６】
ナンドゲート５３０は、入力信号（ＩＮ−Ｄ）と鎖入力信号（ＳＩ）の入力を受ける。バッファ５４０はナンドゲート５３０の出力信号（ＯＵＴ＿Ｄ）の入力を受け、鎖出力信号（ＳＯ）を出力する。バッファ５４０は、鎖制御信号（ＥＮ）によって制御されるものの、鎖制御信号（ＥＮ）が活性状態にあるときにナンドゲート５３０の出力信号（ＯＵＴ＿Ｄ）を鎖出力信号（ＳＯ）に出力する。また、バッファ５４０は鎖制御信号（ＥＮ）が非活性の状態にあるとき、ナンドゲート５３０の出力信号（ＯＵＴ＿Ｄ）が鎖出力信号（ＳＯ）に出力されることを遮断する。その結果、鎖出力信号（ＳＯ）はフローティング状態になる。
【００５７】
３状態バッファは、鎖制御信号（ＥＮ）によってゲートが制御されるＰＭＯＳまたはＮＭＯＳトランジスタのような他のスイッチに代替してもよい。
図１０は、バッファなしに３入力ナンドゲート５５０にテストロジック回路を具現したものを示す。３入力ナンドゲートは正常動作時のパッドを通じて入力される信号（ＩＮ−Ｄ）と鎖テスト時の入力信号であるＳＩおよび鎖制御信号であるＥＮとを共通入力とする。
【００５８】
鎖制御信号（ＥＮ）は、鎖テスト動作時にロジック１であり、正常動作時にロジック０である。即ち、鎖テスト動作時にテスト鎖はイネーブルされて鎖テストが行われるが、正常動作時には鎖制御信号（ＥＮ）がロジック０のレベルを有するので、他の信号にかかわらず出力信号（ＳＯ）は常にロジック１に固定される。出力信号（ＳＯ）は固定された値を有するので、パッドに影響を与えない。
【００５９】
前述したように構成される本発明は、鎖テスト時に用いられるパッドを採用するシステムにおいて、鎖テストの後の正常動作のとき、鎖制御信号を通じて鎖を通じるノイズの伝搬を遮断することで、ノイズの伝搬による性能の劣化を防止することができることが実施例を通じてわかった。
【００６０】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６１】
【図１】従来技術による入力パッドを示す。
【図２】テストロジック回路を含む従来の入力パッドを示す。
【図３】図２のテストロジック回路を含む入力パッドを鎖テストのために連結した回路の例を示す。
【図４】本発明の一実施例によるテストロジック回路が付加された入力パッド部を示す。
【図５】本発明の他の実施例によるテストロジック回路が付加された出力パッド部を示す。
【図６】本発明の更に他の実施例によるテストロジック回路が付加された労方向入力パッド部を示す。
【図７】本発明の一実施例によるノイズ除去の機能を有するテストロジック回路が付加されたパッドを鎖テストのために連結した例を示す。
【図８】本発明の一実施例によるテストロジック回路を示す。
【図９】本発明の一実施例によるテストロジック回路を示す。
【図１０】本発明の一実施例によるテストロジック回路を示す。
【符号の説明】
【００６２】
３１０、４１１、４２１、４３１    入力パッド
３１１、３２１、３３１、４４１、４４２、４４３    テストロジック回路
３２０    出力パッド
３３０、３４０    パッド
４１０、４２０、４３０    入力段
４４０    ロジック鎖
４５０    出力部
４５１    テスト出力パッド
【図１】
2008139311.tif 000003
【図２】
2008139311.tif 000004
【図３】
2008139311.tif 000005
【図４】
2008139311.tif 000006
【図５】
2008139311.tif 000007
【図６】
2008139311.tif 000008
【図７】
2008139311.tif 000009
【図８】
2008139311.tif 000010
【図９】
2008139311.tif 000011
【図１０】
2008139311.tif 000012