(57)【要約】      （修正有）【課題】微細プロセスにおけるビアの歩留まりを、ビアの密度依存性による不良率を考慮して正確に算出することにより、歩留まりの向上を図るための方法及び装置を提供する。【解決手段】多層配線間に複数のビアを有する電子デバイスにおけるビアの歩留まりを算出する際に、評価対称エリア内の、多層配線の下層配線である第一配線と上層配線である第２配線を、一個のビアーで接続する単接続ビアーの密度別ビア数を求めると共に、別途テストチップも用いて求められた密度別ビア不良率とを用いてビアー不良率を算出する。【選択図】図２
2008098235.tif 000002
【特許請求の範囲】
【請求項１】
多層配線間に複数のビアを有する電子デバイスにおける前記複数のビアの歩留まりを算出する方法であって、
密度別ビア数と密度別ビア不良率とを用いて前記複数のビアの歩留まりを算出することを特徴とする歩留まり算出方法。
【請求項２】
請求項１に記載の密度別ビア数を求めるためのパターン解析方法であって、
前記多層配線を構成する下層の第１配線及び上層の第２配線のそれぞれのパターンレイアウトを表す第１配線パターンレイアウトデータ及び第２配線パターンレイアウトデータ、並びに前記第１配線と前記第２配線とを接続するための前記複数のビアのパターンレイアウトを表すビアパターンレイアウトデータを準備する工程（ａ）と、
前記第１配線パターンレイアウトデータにおける前記第１配線のライン部と、前記第２配線パターンレイアウトデータにおける前記第２配線のライン部とが重なる重複領域を抽出する工程（ｂ）と、
前記工程（ｂ）で抽出された全ての前記重複領域から、ビアを１個だけ含む対象重複領域を抽出する工程（ｃ）と、
前記工程（ｃ）で抽出された全ての前記対象重複領域に含まれるビアを単接続ビアとして分類する工程（ｄ）と、
前記工程（ｄ）で分類された全ての前記単接続ビアのそれぞれを中心とする評価エリアを設定し、当該評価エリア内に他のビアを含まない前記単接続ビアの数と、当該評価エリアの面積によってビア１個当たりの面積を除することにより得られる密度とを対応させる処理を、前記評価エリアの大きさを変えながら順次行うことにより、前記密度別ビア数を求める工程（ｅ）とを備えていることを特徴とするパターン解析方法。
【請求項３】
請求項２に記載のパターン解析方法において、
前記工程（ｅ）で前記評価エリアの大きさの最大値は１０μｍ□以上で且つ５０μｍ□以下であることを特徴とするパターン解析方法。
【請求項４】
請求項２又は３に記載のパターン解析方法において、
前記工程（ｅ）で、前記評価エリアの大きさが小さくなるに従って前記評価エリアの大きさを小刻みに変化させることを特徴とするパターン解析方法。
【請求項５】
請求項４に記載のパターン解析方法において、
前記工程（ｅ）で、前記評価エリアの大きさが１０μｍ□よりも大きく且つ５０μｍ□以下である場合には前記評価エリアの大きさを１０μｍ□刻みで変化させ、前記評価エリアの大きさが４μｍ□よりも大きく且つ１０μｍ□以下である場合には前記評価エリアの大きさを２μｍ□刻みで変化させ、前記評価エリアの大きさが１μｍ□よりも大きく且つ４μｍ□以下である場合には前記評価エリアの大きさを１μｍ□刻みで変化させ、前記評価エリアの大きさが１μｍ□以下である場合には前記評価エリアの大きさを０．２μｍ□刻みで変化させることを特徴とするパターン解析方法。
【請求項６】
請求項１に記載の歩留まり算出方法において、
ビア密度が所定値よりも大きい場合には前記密度別ビア不良率を固定値で表し、ビア密度が前記所定値以下である場合には前記密度別ビア不良率を、ビア密度が小さくなるに従って大きくなる関数で表すことを特徴とする歩留まり算出方法。
【請求項７】
請求項６に記載の歩留まり算出方法において、
前記所定値は０．１％以上で且つ１．０％以下であることを特徴とする歩留まり算出方法。
【請求項８】
請求項２〜５のいずれか１項に記載のパターン解析方法を実施するためのパターン解析装置であって、
前記第１配線パターンレイアウトデータ、前記第２配線パターンレイアウトデータ及び前記ビアパターンレイアウトデータを記憶する記憶装置と、
前記記憶装置から読み出した前記各データを用いて、上記パターン解析方法を実施する演算手段と、
前記演算手段によって得られた前記密度別ビア数の情報を出力する出力手段とを備えていることを特徴とするパターン解析装置。
【請求項９】
多層配線間に複数のビアを有する電子デバイスにおける前記複数のビアの歩留まりを算出する装置であって、
密度別ビア数のデータと密度別ビア不良率のデータとを記憶する記憶装置と、
前記記憶装置から読み出した前記各データを用いて、前記複数のビアの歩留まりを算出する演算手段と、
前記演算手段によって得られた前記複数のビアの歩留まりの情報を出力する出力手段とを備えていることを特徴とする歩留まり算出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビアを含む半導体装置等の電子デバイスにおいてビアの歩留まりを求めるための方法及び装置に関するものである。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置を製造する場合において、１枚の半導体基板（半導体ウェハ）から多数の良品ＬＳＩを得ることができること、つまり歩留まりを上げることは、半導体装置の低コスト化をもたらす。一方、歩留まりを低下させる要因としては、例えばＬＳＩ製造プロセスの各工程（特に配線工程）で異物等の欠陥が配線のショート若しくはオープン又はビアの形成不良を生じさせることが知られている。異物等の欠陥の密度については、例えばＬＳＩ製造を行なうクリーンルームにおけるダスト分布情報に基づいて見積もることが可能である。尚、ＬＳＩのチップサイズが大きいほど、１個当たりのＬＳＩチップに発生する異物等の欠陥の個数が多くなって歩留まりが低下する。ＬＳＩの歩留まりを向上させるためには、歩留まり低下の原因となっている工程を迅速に抽出して適切な対策を早期に実施する必要がある。
【０００３】
このようなＬＳＩの歩留まりを設計段階において算出することは、ＬＳＩの製造コストを見積もる上で重要である。
【０００４】
ところで、ＬＳＩの配線間等を接続するコンタクト又はビアの歩留まりを算出するためのテストチップとしては、一般的にビアチェーンが広く用いられている。図７は、従来用いられているビアチェーンの平面構成を模式的に示している。図７に示すように、ビアチェーンは、下層配線１と、上層配線２と、それらを接続するビア３とから構成されている。従来、図７に示すようなビアチェーンの抵抗を測定し、その結果に基づいてビアの不良率を算出していた（非特許文献１等参照）。また、このように算出されたビア又はコンタクトの不良率と、実際のレイアウトにおけるビア又はコンタクトの総数とを用いて、実品種におけるビアの歩留まりを下記（式１）のように算出することができる。
【０００５】
ＹＲＶ＝ｅｘｐ（−λv ・Ｎ）  ・・・  （式１）
ここで、λv はビア又はコンタクトの１個当たりの不良率であり、Ｎはビア又はコンタクトの個数（総数）である。尚、本願において、上下両配線間を接続するビアホール及び該ビアホールに埋め込まれた導電材料を合わせてビアと称する。また、拡散層等と配線との間を接続するコンタクトホール及び該コンタクトホールに埋め込まれた導電材料を合わせてコンタクトと称する。さらに、特に断らない限り、ビア及びコンタクトを合わせてビアと称する。
【非特許文献１】H. Nagaishi 他、Defect Reduction in Cu dual Damascene Process Using Short-Loop Test Structure 、IEEE transactions on semiconductor manufacturing、2003年８月、Vol.16、no.3
【非特許文献２】D.K.de Vries 他、Calibration of Open Interconnect Yield Models 、IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems、2003年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ビア形成工程に起因するビア不良の要因としては、例えば、多層配線間における導通不良が挙げられる。具体的には、ビアホールの形成不良によってビアホールの下側に絶縁膜残りが発生した場合、下部配線と上部配線とが電気的に接続されなくなるので、コンタクト不良が発生することになる。このようなビア不良要因に関しては、前述の（式１）を用いた、従来のビアの歩留まり算出方法によって、ある程度正確に歩留まりを求めることができる。
【０００７】
しかしながら、微細化に伴い、従来には見られなかったような、ビアの密度に影響される不良が発生するようになってきている。例えば、ビアホール形成後の層間絶縁膜上にＡＲＣ（anti-reflection coating ）を塗布した場合、ビア中へのＡＲＣの吸い込み方がビア密度によって異なるため、層間絶縁膜上でＡＲＣの膜厚が変化する。このため、ビア密度がある値よりも小さい領域ではＡＲＣは厚く塗布されてしまうので、ＡＲＣ塗布後に層間絶縁膜に上記ビアホールと接続する配線溝を形成した場合、上記ビア密度が小さい領域に形成される配線溝が浅くなる。その結果、当該配線溝下側のビアホールのアスペクト比が大きくなってしまうため、例えばビアホール底部における洗浄能力の低下に起因して異物が残ってしまい、ビア形成不良が発生しやすくなる。ところが、従来のビアの歩留まり算出方法においては、このような密度依存性を持つビア不良率を正確に求めることができないという問題がある。図８は、以上に説明した、ビア不良の発生メカニズムを模式的に示している。
【０００８】
尚、従来提案されている、ビア密度を考慮した歩留まり算出方法（例えば非特許文献２参照）は、ビアのクリティカルエリア解析を利用した方法であり、ランダムに存在する欠陥がビアの周辺に生じる確率を用いて歩留まり算出を行うため、上記微細プロセス特有のシステマチックな傾向つまりビア密度が小さくなるとビア不良が生じやすくなる傾向とは反対に、ビア密度が大きくなるほどビアの歩留まりが低く算出されるという問題がある。
【０００９】
前記に鑑み、本発明は、微細プロセスにおけるビアの歩留まりを正確に算出できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者は、後述するように、ビアの不良率の密度依存性を反映したビアの歩留まり、つまりシステマチックなビア不良の要因を考慮したビアの歩留まりを算出する方法及び装置を発明すると共に、ビアの歩留まり算出に必要な、実品種におけるビアの密度を高速に算出できる方法及び装置を発明するに至った。
【００１１】
具体的には、本発明に係る歩留まり算出方法は、多層配線間に複数のビアを有する電子デバイスにおける前記複数のビアの歩留まりを算出する方法であって、密度別ビア数と密度別ビア不良率とを用いて前記複数のビアの歩留まりを算出する。
【００１２】
本発明の歩留まり算出方法によると、密度別ビア数と密度別ビア不良率とを用いてビアの歩留まり算出を行うため、高集積化されたＬＳＩの複雑なパターンに対しても、ビア密度を考慮した実製品のビアの歩留まりを高精度に且つ容易に算出することができる。
【００１３】
また、本発明に係るパターン解析方法は、本発明の歩留まり算出方法に用いられる密度別ビア数を求めるためのパターン解析方法であって、前記多層配線を構成する下層の第１配線及び上層の第２配線のそれぞれのパターンレイアウトを表す第１配線パターンレイアウトデータ及び第２配線パターンレイアウトデータ、並びに前記第１配線と前記第２配線とを接続するための前記複数のビアのパターンレイアウトを表すビアパターンレイアウトデータを準備する工程（ａ）と、前記第１配線パターンレイアウトデータにおける前記第１配線のライン部と、前記第２配線パターンレイアウトデータにおける前記第２配線のライン部とが重なる重複領域を抽出する工程（ｂ）と、前記工程（ｂ）で抽出された全ての前記重複領域から、ビアを１個だけ含む対象重複領域を抽出する工程（ｃ）と、前記工程（ｃ）で抽出された全ての前記対象重複領域に含まれるビアを単接続ビアとして分類する工程（ｄ）と、前記工程（ｄ）で分類された全ての前記単接続ビアのそれぞれを中心とする評価エリアを設定し、当該評価エリア内に他のビアを含まない前記単接続ビアの数と、当該評価エリアの面積によってビア１個当たりの面積を除することにより得られる密度とを対応させる処理を、前記評価エリアの大きさを変えながら順次行うことにより、前記密度別ビア数を求める工程（ｅ）とを備えている。
【００１４】
本発明のパターン解析方法によると、下層配線のライン部と上層配線のライン部とが重なる重複領域を抽出した後、抽出された重複領域の中から、ビアを１個だけ含む対象重複領域を抽出し、その後、抽出された全ての対象重複領域内におけるビアを単接続ビアとして、その他のビアとは区別して分類した後、各単接続ビアを中心とする評価エリアを設定し、当該評価エリア内に他のビアを含まない単接続ビアの数と、当該評価エリアの面積によってビア１個当たりの面積を除することにより得られる密度とを対応させる処理を、評価エリアの大きさを変えながら順次行うことにより、密度別ビア数を求める。このため、本発明の歩留まり算出方法に用いられる密度別ビア数として、密度別単接続ビア数を効率良く且つ正確に計算することが可能になる。
【００１５】
従って、本発明のパターン解析方法により得られた密度別単接続ビア数を、例えば後述する密度別ビア不良率の算出式と共にビアの歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度なビアの歩留まりを高速で計算できる。
【００１６】
尚、本発明のパターン解析方法において、多層配線のパターンレイアウト中にダミービアが配置されている場合には、単接続ビアを分類する工程（ａ）〜（ｄ）においてはダミービアを対象外とし、単接続状態のダミービアであっても、単接続ビアには分類せずに、重複領域に複数配置されている非単接続ビアと同じように取り扱うことが好ましい。このようにすると、ダミービアパターンレイアウトデータは工程（ｅ）つまり密度算出計算処理にのみ使用される。すなわち、実製品のビアの歩留まりに関してはビア密度としてのみ影響するダミービアを密度算出にのみ考慮することによって、密度別単接続ビア数の算出を精度良く行うことができるので、当該密度別単接続ビア数の算出結果を用いて、実製品の歩留まりに近い、より高精度なビアの歩留まりを算出することができる。
【００１７】
また、本発明のパターン解析方法において、評価エリアの大きさの最大値は、ビア不良率が一定値となる密度と対応する大きさ以上であれば特に限定されない。例えば実際の品種レイアウトにおけるビア不良率が最大となる密度と対応する大きさ、又はビア不良率の算出に用いるテストチップにおけるビア不良率が最大となる密度と対応する大きさ等を評価エリアの大きさの最大値として用いることができ、具体的には、評価エリアの大きさの最大値を例えば１０μｍ□以上で且つ５０μｍ□以下に設定してもよい。また、前記工程（ｅ）で、前記評価エリアの大きさが小さくなるに従って前記評価エリアの大きさを小刻みに変化させることが好ましい。このようにすると、密度別ビア数算出において、計算精度を落とすことなく計算速度を大きくすることが可能になる。この場合、前記工程（ｅ）で、前記評価エリアの大きさが１０μｍ□よりも大きく且つ５０μｍ□以下である場合には前記評価エリアの大きさを１０μｍ□刻みで変化させ、前記評価エリアの大きさが４μｍ□よりも大きく且つ１０μｍ□以下である場合には前記評価エリアの大きさを２μｍ□刻みで変化させ、前記評価エリアの大きさが１μｍ□よりも大きく且つ４μｍ□以下である場合には前記評価エリアの大きさを１μｍ□刻みで変化させ、前記評価エリアの大きさが１μｍ□以下である場合には前記評価エリアの大きさを０．２μｍ□刻みで変化させてもよい。
【００１８】
本発明に係るパターン解析装置は、上記本発明のパターン解析方法を実施するためのパターン解析装置であって、前記第１配線パターンレイアウトデータ、前記第２配線パターンレイアウトデータ及び前記ビアパターンレイアウトデータを記憶する記憶装置と、前記記憶装置から読み出した前記各データを用いて、上記本発明のパターン解析方法を実施する演算手段と、前記演算手段によって得られた前記密度別ビア数の情報を出力する出力手段とを備えている。
【００１９】
すなわち、本発明のパターン解析装置によれば、上記本発明のパターン解析方法と同様の効果を得ることができる。
【００２０】
本発明の歩留まり算出方法において、ビア密度が所定値よりも大きい場合には前記密度別ビア不良率を固定値で表し、ビア密度が前記所定値以下である場合には前記密度別ビア不良率を、ビア密度が小さくなるに従って大きくなる関数で表すことが好ましい。この場合、前記所定値は０．１％以上で且つ１．０％以下であることが好ましい。
【００２１】
具体的には、例えばビアが５０μｍ□程度に１個から０．５μｍ□程度に１個までの範囲の複数の条件、又は例えばビア密度（面積率）が１０％程度から０．０００４％程度までの範囲の複数の条件でテストチップを作成し、当該テストチップを用いて密度別ビア不良率を算出する。そして、その算出結果に基づいて、例えばビア密度が１％よりも大きい場合にはビア不良率を固定値で表し、ビア密度が１％以下である場合にはビア不良率をビア密度（面積率）に依存性を持つ数式で表す。下記（式２−１）及び（式２−２）はビア密度依存性を持つビア不良率算出式の例示である。
【００２２】
ビア不良率＝０．６  （ビア密度（面積率）＞１％）  ・・・  （式２−１）
ビア不良率＝０．６×Ａ-1.5  （ビア密度（面積率）Ａ≦１％）  ・・・（式２−２）
（式２−１）及び（式２−２）における実際のパラメータ値については、テストチップの評価結果に基づいて、ビア不良率が密度依存性を持つ領域とビア不良率が一定値になる領域との境界の値、ビア不良率が一定値になる場合の当該一定値のビア不良率、及びビア密度とビア不良率との相関関係を求めることによって決定する。また、上記一定値となるビア不良率として、ロードマップに提示されているビア不良率の目標値を使用する等の手法によって、（式２−１）及び（式２−２）における実際のパラメータ値を決定してもよい。
【００２３】
このようにして求めた、ビア密度とビア不良率との関係式つまり密度別ビア不良率の算出式（式２−１）及び（式２−２）と、例えば上記本発明のパターン解析方法又はその他の方法によって求めた密度別単接続ビア数とに対して、例えばポアソンモデルを適用してビアの歩留まり算出式を下記（式３）のように記述することにより、ビア密度を考慮した実製品のビアの歩留まりを高精度に且つ容易に算出することが可能になる。
【００２４】
ビアの歩留まりＹ＝∫ｅｘｐ（−λｄ・Ｎｄ）  ・・・  （式３）
（式３）において、λｄは密度依存性を持つビア不良率であり、Ｎｄは密度別単接続ビアの個数である。
【００２５】
本発明に係る歩留まり算出装置は、多層配線間に複数のビアを有する電子デバイスにおける前記複数のビアの歩留まりを算出する装置であって、密度別ビア数のデータと密度別ビア不良率のデータとを記憶する記憶装置と、前記記憶装置から読み出した前記各データを用いて、前記複数のビアの歩留まりを算出する演算手段と、前記演算手段によって得られた前記複数のビアの歩留まりの情報を出力する出力手段とを備えている。
【００２６】
すなわち、本発明の歩留まり算出装置によれば、上記本発明の歩留まり算出方法を実施する歩留まり算出装置であるため、上記本発明の歩留まり算出方法と同様の効果を得ることができる。
【発明の効果】
【００２７】
本発明の歩留まり算出方法によると、密度別ビア数と密度別ビア不良率とを用いてビアの歩留まり算出を行うため、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度なビアの歩留まりを計算できる。
【００２８】
また、本発明のパターン解析方法によると、本発明の歩留まり算出方法に用いられる密度別ビア数として、密度別単接続ビア数を簡単且つ正確に計算することが可能になる。具体的には、本発明のパターン解析方法においては、個別のビアを認識することなく図形処理でビア密度を取り扱うことができるため、個別の単接続ビアを識別する場合と比べて、密度別単接続ビア数の計算処理時間を１０分の１程度から５０分の１程度にまで短縮することが可能になる。
【発明を実施するための最良の形態】
【００２９】
（実施形態）
以下、本発明の一実施形態に係るパターン解析方法及びパターン解析装置並びに歩留まり算出方法及び歩留まり算出装置について、ＬＳＩの多層配線構造における下層配線と上層配線とを電気的に接続するためのビアのうち単接続ビアの密度別個数をパターン解析により算出し、その算出結果と後述する密度別ビア不良率とを用いてビアの歩留まり算出を行う場合を例として、図面を参照しながら説明する。
【００３０】
図１は、本実施形態に係るパターン解析装置の構成の一例を示す図である。図１に示すように、本実施形態のパターン解析装置１００は、主制御部（ＣＰＵ：central processing unit ）１０１と、ビアパターンを含むパターンレイアウトデータ１０３及び密度別単接続ビア数情報１０４を格納するための記憶装置１０２とから構成されている。主制御部１０１は演算手段として、記憶装置１０２からパターンレイアウトデータ１０３を読み出し、当該読み出されたパターンレイアウトデータ１０３を用いて、後述する本実施形態のパターン解析方法を実行する。また、主制御部１０１は出力手段として、後述する本実施形態のパターン解析方法を実行することにより得られた計算結果である密度別単接続ビア数情報１０４を記憶装置１０２に出力する。
【００３１】
尚、以下に説明する本実施形態のパターン解析方法を行うためのパターン解析装置の構成が、図１に示す構成に限られないことは言うまでもない。
【００３２】
また、本実施形態に係る歩留まり算出装置の一構成例が、図１に示すパターン解析装置と異なっている点は以下の通りである。すなわち、主制御部１０１は演算手段として、前述のパターン解析方法を実行する機能に加えて、記憶装置１０２から密度別単接続ビア数情報１０４と別途格納されている密度別ビア不良率情報１０５とを読み出し、当該読み出された密度別単接続ビア数情報１０４及び密度別ビア不良率情報１０５を用いて、後述する本実施形態の歩留まり算出方法を実行する。また、主制御部１０１は出力手段として、本実施形態の歩留まり算出方法を実行することにより得られた計算結果である歩留まり情報を記憶装置１０２に出力する。さらに、記憶装置１０２は、パターンレイアウトデータ１０３、密度別単接続ビア数情報１０４及び密度別ビア不良率情報１０５に加えて、前記の歩留まり情報を格納する。
【００３３】
図２は、図１に示すパターン解析装置及び歩留まり算出装置を用いた、本実施形態に係るパターン解析方法及び歩留まり算出方法のフローチャートであり、図３（ａ）〜（ｄ）及び図４はそれぞれ、図２に示すフローチャートの各ステップを説明するためのレイアウト図である。
【００３４】
まず、図２のステップＳ１０１において、コンピュータの記憶領域である記憶装置１０１からパターンレイアウトデータ１０３、具体的には、特定のパターンレイアウトデータとなるマスクデータをＣＡＤ（computer aided design ）データとして読み出す。ここで、読み出されるパターンレイアウトデータは、多層配線を構成する下層配線及び上層配線のそれぞれのパターンレイアウトデータ（配線パターンレイアウトデータ）と、下層配線と上層配線とを接続するための複数のビアのパターンレイアウトデータ（ビアパターンレイアウトデータ）とから構成される。図３（ａ）は、ステップＳ１０１で読み出されたパターンレイアウトデータを示している。図３（ａ）に示すように、下層配線１３１と上層配線１３２とが複数のビア１３３によって電気的に接続されている。
【００３５】
次に、図２のステップＳ１０２において、下層配線のライン部と上層配線のライン部とが重なる重複領域を抽出する。図３（ｂ）は、ステップＳ１０２で抽出された重複領域を示している。図３（ｂ）に示すように、下層配線１３１と上層配線１３２とは重複領域１３４において互いに重なり合っている。
【００３６】
次に、図２のステップＳ１０３において、ステップＳ１０２で抽出された全ての重複領域から、ビアを１個だけ含む対象重複領域を抽出する。図３（ｃ）は、ステップＳ１０３で抽出された対象重複領域を示している。図３（ｃ）に示すように、対象重複領域１３５はビア１３３を１個だけ含んでいる。
【００３７】
次に、図２のステップＳ１０４において、ステップＳ１０３で抽出された全ての対象重複領域に含まれるビアを単接続ビアとして分類する。図３（ｄ）は、ステップＳ１０４で単接続ビアとして分類されたビアを示している。図３（ｄ）に示すように、図３（ｃ）の対象重複領域１３５に含まれるビア１３３が単接続ビア１３６に分類されている。
【００３８】
次に、図２のステップＳ１０５において、密度別単接続ビア数を算出するために、単接続ビアと当該単接続ビアに最も近接するビアとの距離に対応して、大きさの異なる評価エリア（評価領域）を複数設定する。これらの評価エリアの大きさについては、ユーザーが任意に設定できるようにしてもよいが、評価エリアの大きさの最大値は、ビア不良率が一定値となる密度と対応する大きさ以上であれば特に限定されない。例えば実際の品種レイアウトにおけるビア不良率が最大となる密度と対応する大きさ、又はビア不良率の算出に用いるテストチップにおけるビア不良率が最大となる密度と対応する大きさ等を評価エリアの大きさの最大値として用いることができ、具体的には、評価エリアの大きさの最大値を例えば１０μｍ□以上で且つ５０μｍ□以下に設定してもよい。また、評価エリアの大きさが小さくなるに従って評価エリアの大きさを小刻みに変化させてもよい。具体的には、評価エリアの大きさが１０μｍ□よりも大きく且つ５０μｍ□以下である場合には評価エリアの大きさを１０μｍ□刻みで変化させ、評価エリアの大きさが４μｍ□よりも大きく且つ１０μｍ□以下である場合には評価エリアの大きさを２μｍ□刻みで変化させ、評価エリアの大きさが１μｍ□よりも大きく且つ４μｍ□以下である場合には評価エリアの大きさを１μｍ□刻みで変化させ、評価エリアの大きさが１μｍ□以下である場合（但しデザインルールの最小寸法以上）には評価エリアの大きさを０．２μｍ□刻みで変化させてもよい。
【００３９】
本実施形態では、ステップＳ１０５において、評価エリアとして、面積の大きい順にＡ１、Ａ２、・・・、Ａｎ（ｎ：自然数）を設定する。
【００４０】
次に、図２のステップＳ１０６において、Ｋ＝１に設定して、パターン解析に用いる最初の評価エリアＡＫを、ステップＳ１０５で設定した、最大の大きさ（例えば３０μｍ□）を持つＡ１に設定する。
【００４１】
次に、図２のステップＳ１０７において、ステップＳ１０４で分類された全ての単接続ビアのそれぞれを中心として、ステップＳ１０６で設定した最も大きい評価エリアＡ１を設定する。具体的なコンピュータ処理としては、各単接続ビアを評価エリアＡ１の大きさまで拡大する。尚、評価エリアＡ１の大きさ、つまり単接続ビアの拡大倍率の大きさによっては、各単接続ビアを中心とする評価エリアＡ１同士が複数重なって一つの領域となる場合もある。
【００４２】
次に、図２のステップＳ１０８において、ステップＳ１０７で各単接続ビアを中心として設定された各評価エリアＡ１内に他のビア（非単接続ビア及びダミービアが対象。評価エリア同士が複数重なった一つの領域における他の単接続ビアは対象外。）が含まれているかどうかを判定し、他のビアが含まれていない評価エリアＡ１の数、つまり評価エリアＡ１内に他のビアを含まない単接続ビアの数「Ａ１Ｖ１Ｓ」をカウントする。
【００４３】
図４は、上記ステップＳ１０７及びステップＳ１０８を説明するための図である。図４に示すように、各単接続ビア２０１を中心として各評価エリア２０３が設定されている。各評価エリア２０３のうち、その内部に他のビア２０２を含んでいないのは（つまり単接続ビア２０１のみを含んでいるのは）、評価エリア２０４Ａ及び２０４Ｂである。尚、評価エリア２０４Ｂは、２つの評価エリア２０３が結合したものである。図４に示す場合、評価エリア２０３内に他のビア２０２を含まない単接続ビア２０１の数「Ａ１Ｖ１Ｓ」は３である。
【００４４】
尚、評価エリアＡ１内に他のビアを含まない単接続ビアについては、当該単接続ビアに最も近接するビアまでの距離が（評価エリアＡ１の面積）0.5 ／２であるとし、当該単接続ビアの密度（面積率）を、評価エリアＡ１の面積によってビア１個当たりの面積を除することにより求める。例えば図４に示す評価エリア２０３の大きさが３０μｍ□であり、ビア１個当たりの面積が０．０１μｍ2 であるとすると、ビア密度は、０．０１／（３０×３０）≒０．００００１１＝０．００１１％と算出される。すなわち、この場合、密度０．００１１％の単接続ビア２０１の数は３である。
【００４５】
次に、図２のステップＳ１０９において、Ｋ＝Ｋ＋１に設定した後、図２のステップＳ１１０において、ステップＳ１０４で分類された全ての単接続ビアのそれぞれを中心として、評価エリアＡＫを設定する。具体的なコンピュータ処理としては、各単接続ビアを評価エリアＡＫの大きさまで拡大する。
【００４６】
次に、図２のステップＳ１１１において、ステップＳ１１０で各単接続ビアを中心として設定された各評価エリアＡＫ内に他のビアが含まれているかどうかを判定し、他のビアが含まれていない評価エリアＡＫの数、つまり評価エリアＡＫ内に他のビアを含まない単接続ビアの数「ＡＫＶ１Ｓｘ」をカウントする。
【００４７】
次に、図２のステップＳ１１２において、評価エリアＡＫよりも大きい評価エリアＡ（Ｋ−１）内に他のビアを含まない単接続ビアの数「Ａ（Ｋ−１）Ｖ１Ｓｘ」を、ステップＳ１１１でカウントされた「ＡＫＶ１Ｓｘ」から差し引くことによって、評価エリアＡＫと対応する密度を持つ単接続ビアの数「ＡＫＶ１Ｓ」を求める。
【００４８】
尚、評価エリアＡＫ内に他のビアを含まない単接続ビアについては、当該単接続ビアに最も近接するビアまでの距離が（評価エリアＡＫの面積）0.5 ／２であるとし、当該単接続ビアの密度（面積率）を、評価エリアＡＫの面積によってビア１個当たりの面積を除することにより求める。すなわち、ビア１個当たりの面積が０．０１μｍ2 であるとすると、ビア密度は、（０．０１／評価エリアＡＫの面積）×１００％と算出される。
【００４９】
次に、図２のステップＳ１１３において、Ｋの値がｎに等しいかどうかを判定し、Ｋの値がｎに等しくない場合には、ステップＳ１０９からステップＳ１１３までの各ステップをＫ＝ｎになるまで繰り返し実施する。また、ステップＳ１１３でＫ＝ｎであると判定された場合には、密度別単接続ビア数のカウントを終了し、図２のステップＳ１１４において、算出済みの密度別単接続ビア数をテーブル化して、品種別の密度別単接続ビア数情報１０４として、コンピュータの記憶領域である記憶装置１０１に格納する。
【００５０】
図５は、以上に説明した本実施形態のパターン解析方法によって求めた密度別単接続ビア数の一例をグラフ化して示したものである。尚、図５において、横軸はビアの密度（面積率）を表し、縦軸はビアの個数を表している。
【００５１】
尚、本実施形態のパターン解析方法において密度別単接続ビア数を算出する際（ステップＳ１０８及びステップＳ１１１）には、評価エリア内に他のビアを含まない単接続ビアの総面積を求め、当該総面積をビア１個当たりの面積によって除することにより、実効的な密度別単接続ビア数を算出してもよい。
【００５２】
また、本実施形態のパターン解析方法において、多層配線のパターンレイアウト中にダミービアが配置されている場合には、単接続ビアを分類するステップであるステップＳ１０１からステップＳ１０４においてはダミービアを対象外とし、単接続状態のダミービアであっても、単接続ビアには分類せずに、重複領域に複数配置されている非単接続ビアと同じように取り扱うことが好ましい。このようにすると、ダミービアパターンレイアウトデータは密度算出計算処理つまりステップＳ１０８及びステップＳ１１１にのみ使用される。すなわち、実製品のビアの歩留まりに関してはビア密度としてのみ影響するダミービアを密度算出にのみ考慮することによって、密度別単接続ビア数の算出を精度良く行うことができるので、当該密度別単接続ビア数の算出結果を用いて、実製品の歩留まりに近い、より高精度なビアの歩留まりを算出することができる。
【００５３】
以下、本実施形態のパターン解析方法によって求めた密度別単接続ビア数を用いた、本実施形態の歩留まり算出方法について、引き続き図２のフローチャートを参照しながら説明する。
【００５４】
まず、図２のステップＳ２０１において、例えばビアが５０μｍ□程度に１個から０．５μｍ□程度に１個までの範囲の複数の条件、又はビア密度（面積率）が１０％程度から０．０００４％程度までの範囲の複数の条件でテストチップを作成し、当該テストチップの評価結果等に基づいてビア不良率λを算出すると共に算出したビア不良率λの密度依存性を数式化し、当該数式を密度別ビア不良率情報１０５として、コンピュータの記憶領域である記憶装置１０１に格納する。
【００５５】
本実施形態においては、ビア密度が所定値よりも大きい場合には密度別ビア不良率を固定値で表し、ビア密度が前記所定値以下である場合には密度別ビア不良率を、ビア密度が小さくなるに従って大きくなる関数で表す。ここで、前記所定値としては例えば０．１％以上で且つ１．０％以下の値を用いる。
【００５６】
図６は、テストチップの評価結果等に基づいて作成された、密度依存性を持つビア不良率λの算出式の一例を模式的に示している。図６において、横軸はビア密度（面積率）を表し、縦軸はビア不良率λを表す。図６に示すように、ビア密度（面積率）が１％よりも大きい場合には、ビア不良率λは固定値０．６１２１で表され、ビア密度（面積率）が１％以下の場合には、ビア不良率λはビア密度（面積率）Ａの関数で表される。すなわち、図６に示すビア不良率算出式は、
ビア不良率λ＝０．６１２１  （ビア密度（面積率）＞１％）  ・・・  （式４−１）
ビア不良率λ＝０．６１２１×Ａ-1.538   （ビア密度（面積率）Ａ≦１％）
・・・  （式４−２）
である。
【００５７】
尚、（式４−１）及び（式４−２）における実際のパラメータ値については、テストチップの評価結果に基づいて、ビア不良率が密度依存性を持つ領域とビア不良率が一定値になる領域との境界の値、ビア不良率が一定値になる場合の当該一定値のビア不良率、及びビア密度とビア不良率との相関関係を求めることによって決定する。また、上記一定値となるビア不良率として、ロードマップに提示されているビア不良率の目標値を使用する等の手法によって、（式４−１）及び（式４−２）における実際のパラメータ値を決定してもよい。
【００５８】
また、図６において、λ１（◆）はビア密度（面積率）が１％以下のテストチップの評価結果から得られたビア不良率を表し、λ２（■）はビア密度（面積率）が１％よりも大きいテストチップの評価結果から得られたビア不良率を表す。
【００５９】
また、本実施形態の歩留まり算出方法において、予め設定されている、密度依存性を持つビア不良率λの算出式を使用する場合には、ステップＳ２０１は不要であり、密度別ビア不良率情報１０５として記憶装置１０１に予め格納されている上記ビア不良率算出式（必要なパラメータ値を含む）を使用してもよい。
【００６０】
次に、実際にビア密度を考慮したビアの歩留まりを算出するために、ステップＳ２０２において、記憶装置１０１に格納されている品種別の密度別単接続ビア数情報１０４及び密度別ビア不良率情報（不良率算出式）１０５を読み出した後、当該読み出した各データを用いて、ステップＳ２０３において、該当品種のビアの歩留まりを算出する。ここで、歩留まり算出には、前記（式３）等のポアソンモデル式、又はその他の従来用いられているモデル式を使用する。
【００６１】
次に、ステップＳ２０４において、ステップＳ２０３で求めたビアの歩留まりと、例えば従来用いられているクリティカルエリア解析方法等により求めた配線のオープン・ショート歩留まり等とに基づいて、該当品種全体としての歩留まり予測を実施する。
【００６２】
最後に、ステップＳ２０５において、ステップＳ２０４の歩留まり予測結果を該当品種のレイアウトの最適化や事業計画策定等に活用する。
【００６３】
以上に説明したように、本実施形態の歩留まり算出方法によると、密度別ビア数と密度別ビア不良率とを用いてビアの歩留まり算出を行うため、高集積化されたＬＳＩの複雑なパターンに対しても、ビア密度を考慮した実製品のビアの歩留まりを高精度に且つ容易に算出することができる。
【００６４】
また、本実施形態のパターン解析方法によると、下層配線のライン部と上層配線のライン部とが重なる重複領域を抽出した後、抽出された重複領域の中から、ビアを１個だけ含む対象重複領域を抽出し、その後、抽出された全ての対象重複領域内におけるビアを単接続ビアとして、その他のビアとは区別して分類した後、各単接続ビアを中心とする評価エリアを設定し、当該評価エリア内に他のビアを含まない単接続ビアの数と、当該評価エリアの面積によってビア１個当たりの面積を除することにより得られる密度とを対応させる処理を、評価エリアの大きさを変えながら順次行うことにより、密度別ビア数を求める。このため、本発明の歩留まり算出方法に用いられる密度別ビア数として、密度別単接続ビア数を効率良く且つ正確に計算することが可能になる。すなわち、個別のビアを認識することなく図形処理でビア密度を取り扱うことができるため、個別の単接続ビアを識別する場合と比べて、密度別単接続ビア数の計算処理時間を１０分の１程度から５０分の１程度にまで短縮することが可能になる。従って、本実施形態のパターン解析方法により得られた密度別単接続ビア数を、例えば密度別ビア不良率の算出式と共にビアの歩留まり算出に使用することにより、高集積化されたＬＳＩの複雑なパターンに対しても、実製品の歩留まりに極めて近い高精度なビアの歩留まりを高速で計算できる。
【産業上の利用可能性】
【００６５】
本発明は、ビアを含む半導体装置等の電子デバイスにおいてビアの歩留まりを求めるための方法及び装置に関し、ビア密度を考慮した実製品のビアの歩留まりを高精度に且つ容易に算出できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００６６】
【図１】図１は本発明の一実施形態に係るパターン解析装置の構成例を示す図である。
【図２】図２は本発明の一実施形態に係るパターン解析方法及び歩留まり算出方法のフローチャートである。
【図３】図３（ａ）〜（ｄ）は図２に示すフローチャートの各ステップを説明するための図である。
【図４】図４は図２に示すフローチャートの一ステップを説明するための図である。
【図５】図５は本発明の一実施形態に係るパターン解析方法による密度別単接続ビア数の算出結果の一例を示す図である。
【図６】図６は本願発明者がテストチップの評価結果等に基づいて求めた、ビア不良率とビア密度との関係の一例を示す図である。
【図７】図７は従来ビアの歩留まり算出に用いられているビアチェーンの平面構成を模式的に示す図である。
【図８】図８はビア不良の発生メカニズムを模式的に示す図である。
【符号の説明】
【００６７】
１００    パターン解析装置
１０１    主制御部
１０２    記憶装置
１０３    パターンレイアウトデータ
１０４    密度別単接続ビア数情報
１０５    密度別ビア不良率情報
１３１    下層配線
１３２    上層配線
１３３    ビア
１３４    重複領域
１３５    対象重複領域
１３６    単接続ビア
２０１    単接続ビア
２０２    単接続ビア以外の他のビア
２０３    評価エリア
２０４Ａ、２０４Ｂ    他のビアを含まない評価エリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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