(57)【要約】【課題】周波数可変幅を拡大でき、容量素子の形成領域の面積縮小により小型化できるほか、固定容量素子に金属電極を用いて、容量としての機能を向上し、さらには、金属電極のパターニングの際にポリシリコン電極のエッジ部でオーバーエッチングによるシリコントレンチを起こす虞がない容量素子を備えた発振回路を提供する。【課題の解決手段】増幅用のインバータと、発振周波数制御用の可変容量素子１０１，１０２と、直流信号遮断用の固定容量素子７１，７３，７４，７２と、振動子を外付けするための一対の端子と、周波数制御用信号を入力するための端子を備えた半導体集積回路に搭載する発振回路であって、半導体基板表面に可変容量素子１０１，１０２を形成し、この可変容量素子１０１，１０２の上に設けたフィールド酸化膜２５ａ上に、ポリシリコン電極７２と、絶縁膜７３，７４と、金属電極７１とを順次積層して固定容量素子を形成する。【選択図】図２
2008098301.tif 000002
【特許請求の範囲】
【請求項１】
増幅用のインバータと、前記インバータの入出力端それぞれに直列接続されて設けられた発振周波数制御用の可変容量素子および直流信号遮断用の固定容量素子と、振動子を外付けするための一対の端子と、前記可変容量素子の容量値を調整し発振周波数を制御する周波数制御用信号を入力するための端子とを備えた半導体集積回路に搭載する発振回路であって、
半導体基板表面においてフィールド酸化膜により囲まれた領域にＰＮ接合を有する可変容量素子を形成し、この可変容量素子の上に絶縁層を介してポリシリコン電極と、絶縁膜と、金属電極とを順次積層してなり、前記ポリシリコン電極のエッジ部分が前記フィールド酸化膜上に位置するように延在する固定容量素子を形成してなる
ことを特徴とする発振回路。
【請求項２】
固定容量素子を構成するポリシリコン電極は、側面がテーパ状に形成されていることを特徴とする請求項１記載の発振回路。
【請求項３】
半導体基板表面の各容量素子とは上下に重ならない位置に、破壊電圧保護用のスナップバックトランジスタを形成してなることを特徴とする請求項１記載の発振回路。
【請求項４】
発振回路は、さらにフィールド酸化膜下の半導体基板表面に設けられた第１のＮ型拡散層と、前記フィールド酸化膜で区画された外側に形成された第２のＮ型拡散層とを有し、可変容量素子を構成するＮ型拡散層は、前記第１および第２のＮ型拡散層を介して外部端子に電気的に接続されるとともに、前記第２のＮ型拡散層はスナップバックトランジスタのコレクタ領域を構成することを特徴とする請求項３記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関し、特に、半導体集積回路に搭載する発振周波数制御用の可変容量素子と、直流信号遮断用の固定容量素子とを備えた発振回路に関する。
【背景技術】
【０００２】
従来のこの種の一般的な発振回路は、固定容量素子と可変容量素子とを、半導体基板上の別々の領域に形成している。ところが、このような構成によると、半導体基板上の別々の領域に固定容量素子と可変容量素子とを形成するので、半導体基板における面積の利用効率が劣るという不都合がある。また、固定容量素子は通常、フィールド酸化膜上に形成されるが、固定容量素子の下側の電極と半導体基板との間に寄生容量を生じてしまい、容量変化率が低下して、周波数可変幅が小さくなるという不都合もある。一方、導電性に優れた金属を固定容量素子の一つの電極に使用したいという要望がある。
【０００３】
従来においても、上述の不都合を解消するものとして、固定容量素子と可変容量素子とを、半導体基板上のフィールド酸化膜が存在しない同一領域に上下に重ねて形成することが提案されているが、固定容量素子に金属電極は使用されていない。
【０００４】
【特許文献１】特開２０００−３２３７２９号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記改良提案においては、固定容量素子は可変容量素子の上に直接位置し、ほぼ同サイズ、同形状で形成されている。この場合、固定容量素子の第２の電極（下部電極）上に絶縁膜を介して設けられる第３の電極（上部電極）を金属膜で構成すると、半導体基板上の全面に金属膜を形成し、エッチングして前記第３の電極（金属電極）をパターニングする際に、前記第２の電極の段差部に前記第３の電極が残らないようにオーバーエッチングをするが、その時に下地の酸化膜もエッチングされ、しまいにはシリコン基板もエッチングされ、シリコントレンチが発生する。上部電極にポリシリコンなどのシリコン系材料が使われる場合には、下地の酸化膜と選択比が良い条件でエッチングを行い、シリコントレンチが発生しないように制御することは容易であるが、金属膜を使った場合には同様の方法ではこれを防ぐことは困難である。そして、シリコントレンチが発生した場合、それが半導体基板に形成した拡散領域である可変容量素子に達し、これによってリークが発生して可変容量素子の信頼性が低下するという問題があった。本発明は、この問題を解消した発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
すなわち、本発明の請求項１に係る発振回路は、増幅用のインバータと、前記インバータの入出力端それぞれに直列接続されて設けられた発振周波数制御用の可変容量素子および直流信号遮断用の固定容量素子と、振動子を外付けするための一対の端子と、前記可変容量素子の容量値を調整し発振周波数を制御する周波数制御用信号を入力するための端子とを備えた半導体集積回路に搭載する発振回路であって、半導体基板表面においてフィールド酸化膜により囲まれた領域にＰＮ接合を有する可変容量素子を形成し、この可変容量素子の上に絶縁層を介してポリシリコン電極と、絶縁膜と、金属電極とを順次積層してなり、前記ポリシリコン電極のエッジ部分が前記フィールド酸化膜上に位置するように延在する固定容量素子を形成したものである。前記金属電極としては、モリブデン、タングステン、チタン等を用いることができる。
【０００７】
また、本発明の請求項２に係る発振回路は、上述した請求項１記載の構成において、固定容量素子を構成するポリシリコン電極は、側面がテーパ状に形成されている。
【０００８】
本発明の請求項３に係る発振回路は、上述した請求項１記載の構成において、半導体基板表面の各容量素子とは上下に重ならない位置に、破壊電圧保護用のスナップバックトランジスタを形成したものである。
【０００９】
本発明の請求項４に係る発振回路は、上述した請求項３記載の構成において、さらにフィールド酸化膜下の半導体基板表面に設けられた第１のＮ型拡散層と、前記フィールド酸化膜で区画された外側に形成された第２のＮ型拡散層とを有し、可変容量素子を構成するＮ型拡散層は、前記第１および第２のＮ型拡散層を介して外部端子に電気的に接続されるとともに、前記第２のＮ型拡散層はスナップバックトランジスタのコレクタ領域を構成するものである。
【発明の効果】
【００１０】
本発明に係る発振回路によれば、容量素子の寄生容量を低減することで、容量変化率の低下を防止して周波数可変幅を拡大でき、また、容量素子の形成領域の面積を縮小して小型化に寄与できるほか、固定容量素子の電極に金属を用いるので、導電性に優れ、容量としての機能が向上し、さらには、固定容量素子の下部電極の端をフィールド酸化膜上に設けるので、金属電極のパターニングの際にポリシリコン電極のエッジ部でオーバーエッチングによるシリコントレンチ発生の虞がなくなる。また、ポリシリコン電極の側面をテーパ状に形成すると、金属電極のパターニングの際に、前記ポリシリコン電極の側壁に金属電極材料が残らないものである。さらに、外部から入力する破壊電圧から回路を保護するためのスナップバックトランジスタを設けた場合には、他の保護素子、例えば、ＥＳＤ保護ダイオードを設けた場合と比較して占有面積を縮小することができ、小型化に寄与することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。ここにおいて、図１は水晶振動子を外付けした状態の発振回路の全体構成を示す回路図、図２は図１の鎖線Ａで囲まれた部分における容量素子構造を示す断面図、図３は同じく平面図である。まず、回路の全体構成を図１に基づいて説明する。発振回路１は、水晶振動子２を外付けするための端子３，４と、増幅用のインバータ５及びその帰還抵抗６を設ける一方、インバータ５の入力端子と前記端子３との間には、直流遮断用の固定容量素子であるモリブデン電極（図２では７１）とポリシリコン電極（図２では７２）を備えてなるコンデンサ７を設け、インバータ５の出力端子と前記端子４との間には、直列接続されたダンピング抵抗８と直流遮断用の固定容量素子であるコンデンサ９を備えている。なお、前記モリブデン電極（図２では７１）は前記端子３側、前記ポリシリコン電極（図２では７２）は前記インバータ５側に位置している。
【００１２】
また、端子３とコンデンサ７との間には、発振周波数制御用の可変容量素子であるＰＮ接合ダイオード１０のカソード側を接続している。このＰＮ接合ダイオード１０のカソード側（図２では１０２）は負荷抵抗１２を介して、周波数制御用の外部電圧を入力するための制御電圧端子１４にも接続する一方、アノード側（図２では１０１）は接地（ＶＳＳ電位）している。同様に、端子４とコンデンサ９との間には、発振周波数制御用の可変容量素子であるＰＮ接合ダイオード１１のカソード側を接続している。そして、このＰＮ接合ダイオード１１のカソード側は負荷抵抗１３を介して、周波数制御用の外部電圧を入力するための制御電圧端子１４にも接続する一方、アノード側は接地（ＶＳＳ電位）している。
【００１３】
さらに、ＰＮ接合ダイオード１０のカソードには、破壊電圧保護用のＮＰＮ型スナップバックトランジスタ１５のコレクタ端子（図２では１５１）を接続し、前記ＰＮ接合ダイオード１０のアノードには、前記スナップバックトランジスタ１５のエミッタ端子（図２では１５３）を接続している。そして、前記スナップバックトランジスタ１５のゲート端子（図２では１５２）とエミッタ端子（図２では１５３）は接地（ＶＳＳ電位）している。同様に、ＰＮ接合ダイオード１１のカソードには、破壊電圧保護用のＮＰＮ型スナップバックトランジスタ１６のコレクタ端子を接続し、前記ＰＮ接合ダイオード１１のアノードには、前記スナップバックトランジスタ１６のエミッタ端子を接続している。そして、前記スナップバックトランジスタ１６のゲート端子とエミッタ端子は接地（ＶＳＳ電位）している。
【００１４】
続いて、容量素子構造を説明する。図２に示すように、図１の鎖線Ａで囲まれた部分に対応する半導体基板（図示せず）のＰ型ウェル層２１には、このＰ型ウェル層２１よりも拡散濃度の高いＰ型拡散領域２２、このＰ型拡散領域２２よりも拡散濃度の高いＰ型拡散領域１５２とＮ型拡散領域２３，２４を形成し、これらの上にはフィールド酸化膜２５，２５ａを設けている。また、前記各領域２２，１５２，２３，２４よりも浅い領域に、より拡散濃度の高いＰ型拡散領域２７とＮ型拡散領域２６，１５１，１５３を設けている。上述したように、前記各Ｎ型拡散領域１５１，１５３とＰ型拡散領域１５２によって、ＮＰＮ型スナップバックトランジスタ（図１では１５）を構成している。そして、前記Ｎ型拡散領域２６，１５１，１５３は、発振回路を構成するＮ型ＭＯＳトランジスタのソースおよびドレイン拡散層の形成と同一工程で形成することができ、また、前記Ｐ型拡散領域２７は、発振回路を構成するＰ型ＭＯＳトランジスタのソースおよびドレイン拡散層の形成と同一工程で形成することができるため、少ない工程でＮＰＮ型スナップバックトランジスタを設けることが可能である。
【００１５】
フィールド酸化膜２５ａおよびその下の各Ｎ型拡散領域２３，２４で区画された領域には、高濃度のＰ型拡散領域１０１とＮ型拡散領域１０２からなるＰＮ接合ダイオード（図１では１０）で構成される可変容量素子を形成している。このＰＮ接合ダイオード１０１，１０２に対応する領域上には、ポリシリコン電極７２と、絶縁体であるシリコン酸化膜７４及びシリコン窒化膜７３と、モリブデン電極７１を順次積層してなる固定容量素子であるコンデンサ（図１では７）を形成している。可変容量素子を構成するＮ型拡散領域１０２と、固定容量素子を構成するポリシリコン電極７２との間には、絶縁膜７５が形成されている。
【００１６】
図３でより理解できるように、モリブデン電極７１はポリシリコン電極７２よりも平面上小さく形成されている。ポリシリコン電極７２は、図３の平面図上は明確に表されていないが、矩形状のシリコン窒化膜７３とほぼ同じ形状にて、その下層に形成されている。フィールド酸化膜２５ａは、図３上鎖線で囲まれている絶縁膜７５部分の外側で、環状に形成している。また、Ｎ型拡散領域２６とＮ型拡散領域１５１は同電位となっている。
【００１７】
上述のように、モリブデン電極７１はポリシリコン電極７２よりも平面上小さく形成される（図２参照）が、ポリシリコン電極７２のエッジ部分はフィールド酸化膜２５ａ上に位置している（図２参照）ので、モリブデン電極７１のパターニングに際して、モリブデン形成時のオーバーエッチングが起こっても、前記フィールド酸化膜２５ａの存在により、エッジ部の直下に位置するＮ型拡散領域２３，２４に達するまでエッチングされることはない。これによってＮ型拡散領域２３，２４でシリコントレンチが発生しないのでリークが生じる虞がなくなる。また、ポリシリコン電極７２の側面をテーパ状に形成することで、モリブデン電極７１のパターニングの際に、ポリシリコン電極７２の側壁にモリブデン電極材料が残らないようにすることができる。
【００１８】
図２に金属配線の取出部ａ〜ｆを示したが、金属配線による接続関係を説明すると、モリブデン電極７１は、取出部ａと取出部ｂを接続することで、Ｎ型拡散領域１５１とＮ型拡散領域１０２に接続される一方、前記取出部ａを介して端子３に接続され、前記Ｎ型拡散領域１５１は、取出部ｂに接続する取出部ａを介して端子３に接続される一方、取出部ｃを介してＮ型拡散領域２６とともに端子１４に接続される（図１参照）。このように、端子３，１４と接続するための取出部ｂ，ｃを容量素子形成領域の外部に設けたので、配線作業が容易となる。また、Ｐ型拡散領域２７には、取出部ｄからＰ型ウェル層２１を介して半導体基板に電位を与えるべく、ＶＳＳ電位が付与され、Ｎ型拡散領域１５３にも取出部ｅからＶＳＳ電位が付与されている。さらに、ポリシリコン電極７２は取出部ｆを介してインバータ５の入力端子に接続されている。このポリシリコン電極７２における他素子との接続配線は、その上部のモリブデン電極７１を小さく形成したことにより、平面上コンタクト部形成のためのスペースが確保され、容易になし得る。
【００１９】
なお、図示していないが、コンデンサ９とＰＮ接合ダイオード１１についても、上述したコンデンサ７とＰＮ接合ダイオード１０と同様に形成されるものである。また、ＮＰＮ型スナップバックトランジスタ１５，１６は、他の保護素子に換えてもよいし、保護素子を必ずしも設ける必要はない。
【図面の簡単な説明】
【００２０】
【図１】水晶振動子を外付けした状態の発振回路の全体構成を示す回路図。
【図２】図１の鎖線Ａで囲まれた部分における容量素子構造を示す断面図。
【図３】同じく平面図。
【符号の説明】
【００２１】
１      発振回路
２      水晶振動子
３，４，１４      端子
５      インバータ
７，９      コンデンサ（固定容量素子）
１０，１１      ＰＮ接合ダイオード（可変容量素子）
１５，１６      ＮＰＮ型スナップバックトランジスタ
２５，２５ａ      フィールド酸化膜
７１      モリブデン電極
７２      ポリシリコン電極
７３      シリコン窒化膜
７４      シリコン酸化膜
７５      絶縁膜
１０１      Ｐ型拡散領域
１０２      Ｎ型拡散領域
１５１，１５３      Ｎ型拡散領域
１５２      Ｐ型拡散領域
【図１】
2008098301.tif 000003
【図２】
2008098301.tif 000004
【図３】
2008098301.tif 000005