(57)【要約】【課題】高集積化の実現を可能とする不揮発性メモリを提供することを課題とする。【解決手段】行方向と列方向に対応して複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、複数の第１のワード線と、複数の第２のワード線と、複数のビット線とを設け、複数のメモリセルの各々に、直列に接続された第１のメモリトランジスタと第２のメモリトランジスタとを設け、第１のメモリトランジスタのゲート電極を第１のワード線に接続し、第２のメモリトランジスタのゲート電極を第２のワード線に接続し、第１のメモリトランジスタのソース又はドレイン領域の一方を第１のビット線に接続し、第２のメモリトランジスタのソース又はドレイン領域の他方を第２のビット線に接続し、第１のビット線及び第２のビット線を、それぞれメモリセルが設けられた列と隣接する列のメモリセルと共通化して設ける。【選択図】図１
2008042189.tif 000002
【特許請求の範囲】
【請求項１】
行方向と列方向に対応して複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
複数の第１のワード線と、
複数の第２のワード線と、
複数のビット線とを有し、
前記複数のメモリセルの各々は、直列に接続された第１のメモリトランジスタと第２のメモリトランジスタとを有し、
前記第１のメモリトランジスタのゲート電極が前記第１のワード線に接続され、
前記第２のメモリトランジスタのゲート電極が前記第２のワード線に接続され、
前記第１のメモリトランジスタのソース領域又はドレイン領域の一方が第１のビット線に接続され、
前記第２のメモリトランジスタのソース領域又はドレイン領域の他方が第２のビット線に接続され、
前記第１のビット線及び前記第２のビット線は、それぞれ前記メモリセルが設けられた列と隣接する列のメモリセルと共通化して設けられていることを特徴とする不揮発性メモリ。
【請求項２】
行方向と列方向に対応して複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
複数の第１のワード線と、
複数の第２のワード線と、
隣接して設けられた第１のビット線と第２のビット線を含む複数のビット線とを有し、
前記複数のメモリセルの各々は、直列に接続された第１のメモリトランジスタと第２のメモリトランジスタとを有し、
前記第１のメモリトランジスタのゲート電極が前記第１のワード線に接続され、
前記第２のメモリトランジスタのゲート電極が前記第２のワード線に接続され、
前記第１のメモリトランジスタのソース領域又はドレイン領域の一方が第１のビット線に接続され、
前記第２のメモリトランジスタのソース領域又はドレイン領域の他方が第２のビット線に接続され、
前記第１のビット線は、（ｊ−１）列目のメモリセルに設けられた第２のメモリトランジスタのソース領域又はドレイン領域の一方と、ｊ列目のメモリセルに設けられた第１のメモリトランジスタのソース領域又はドレイン領域の一方と接続し、
前記第２のビット線は、ｊ列目のメモリセルに設けられた第２のメモリトランジスタのソース領域又はドレイン領域の一方と、（ｊ＋１）列目のメモリセルに設けられた第１のメモリトランジスタのソース領域又はドレイン領域の一方と接続していることを特徴とする不揮発性メモリ。
【請求項３】
請求項１又は請求項２において、
前記不揮発性メモリは、１ビット毎の書き込み及び１ビット毎の消去が可能であることを特徴とする不揮発性メモリ。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記メモリセルへの書き込み及び消去がトンネル電流によって行われることを特徴とする不揮発性メモリ。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１及び前記第２のメモリトランジスタは、ｎチャネル型トランジスタであることを特徴とする不揮発性メモリ。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記第１及び前記第２のメモリトランジスタは、ｐチャネル型トランジスタであることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
近年、携帯型コンピュータ、携帯電話といった携帯機器に代表される、多機能かつ高機能な小型の半導体装置が急速に普及している。これに伴い、半導体装置を構成するメモリとして半導体不揮発性メモリが注目されている。半導体不揮発性メモリは磁気ディスクと比べて、記憶容量の大きさに劣るものの、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。最近では、半導体不揮発性メモリの問題点であった書き換え回数やデータ保持時間において十分な性能を有するものが開発されるようになり、半導体不揮発性メモリを磁気ディスクの代替品として用いる動きが高まってきた。
【０００３】
半導体不揮発性メモリは、大別するとフル機能ＥＥＰＲＯＭとフラッシュメモリの２つに分類される。フル機能ＥＥＰＲＯＭは、１ビット毎の消去が可能な半導体不揮発性メモリであり、書き込み、読みだし及び消去の動作を全て１ビット毎に行うことができる。フラッシュメモリと比較して集積度やコストは劣るが、高い機能を有する。一方、フラッシュメモリは、メモリ全体の一括消去またはメモリのブロック単位の消去を行う半導体不揮発性メモリであり、１ビット毎の消去動作を犠牲にして、高い集積密度と低コストを実現している。
【０００４】
フラッシュメモリでは、一ビットのデータの書き換えを行うために全てのデータを消去しなければならない。そのため、フル機能ＥＥＰＲＯＭと比べて消費電力が大きく、また書き換え不要なメモリセルにおいても書き換えを行うために信頼性が低下する。もちろん１ビットの消去動作が必要な用途に対してフラッシュメモリを用いることはできない。
【０００５】
ここでは従来の半導体不揮発性メモリとして、フル機能ＥＥＰＲＯＭを取り上げ、回路図、メモリセルの断面図および駆動方法について説明を行う。
【０００６】
図１２に従来のフル機能ＥＥＰＲＯＭの回路図を示す。図１２に示すフル機能ＥＥＰＲＯＭは、複数のメモリセル（１、１）〜（ｍ、ｎ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ４０５、Ｘアドレスデコーダ４０１、Ｙアドレスデコーダ４０２、および他の周辺回路４０３、４０４によって構成されている。
【０００７】
各メモリセル（代表として、メモリセル（ｉ、ｊ）を考える）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、ｎチャネル型のメモリトランジスタＴｒ１とｎチャネル型の選択トランジスタＴｒ２を有しており、これら２つのトランジスタは直列に接続されている。そして、メモリトランジスタＴｒ１のソース電極とコントロールゲート電極は、ソース線Ｓｉとワード線Ｗｊにそれぞれ接続され、選択トランジスタＴｒ２のドレイン電極とゲート電極は、ビット線Ｂｉと選択線Ｖｊにそれぞれ接続されている。また、ビット線Ｂ１〜ＢｎはＹアドレスデコーダ４０２に、ワード線Ｗ１〜Ｗｍおよび選択線Ｖ１〜ＶｍはＸアドレスデコーダ４０１にそれぞれ接続され、ソース線Ｓ１〜Ｓｎには所定の電位Ｖｓが全て共通に与えられている。
【０００８】
各メモリセルが有するメモリトランジスタが１ビットのデータを記録する場合、図１２に示すフル機能ＥＥＰＲＯＭはｍ×ｎビットの記憶容量を有する。
【０００９】
しかしながらフル機能ＥＥＰＲＯＭは、１ビットのデータを格納するメモリセルがメモリトランジスタと選択トランジスタの２つのトランジスタによって構成されるため、メモリセル面積が大きく、集積密度が低いという問題がある。そしてこのことは、フル機能ＥＥＰＲＯＭの小型化と低コスト化の妨げとなっている。
【００１０】
上記問題を解決するために、１ビットのデータを格納するメモリセルに選択トランジスタに代えて、２つのメモリトランジスタを設けることによって、集積密度を向上させる構造等が提案されている（例えば、特許文献１）。また、近年では、様々な分野において記憶素子が利用され、より小型で携帯が可能な大容量の不揮発性メモリが求められている。
【特許文献１】特開２００２−４３４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本願発明は、より高集積化の実現を可能とする不揮発性メモリを提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明の不揮発性メモリは、行方向と列方向に対応して複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、複数の第１のワード線と、複数の第２のワード線と、複数のビット線とを有し、複数のメモリセルの各々は、直列に接続された第１のメモリトランジスタと第２のメモリトランジスタとを有し、第１のメモリトランジスタのゲート電極が第１のワード線に接続され、第２のメモリトランジスタのゲート電極が第２のワード線に接続され、第１のメモリトランジスタのソース領域又はドレイン領域の一方が第１のビット線に接続され、第２のメモリトランジスタのソース領域又はドレイン領域の他方が第２のビット線に接続され、第１のビット線及び第２のビット線は、それぞれメモリセルが設けられた列と隣接する列のメモリセルと共通化して設けられていることを特徴としている。なお、ビット線が、メモリセルが設けられた列と隣接する列のメモリセルと共通化して設けられるとは、ある列（ｊ列）のメモリセルとそれに隣接する列（（ｊ＋１）列）のメモリセルとの間に１本のビット線が配置し、当該ビット線がｊ列のメモリセルに設けられたメモリトランジスタと（ｊ＋１）列に設けられたメモリトランジスタの双方と電気的に接続している状態をいう。
【００１３】
また、本発明の不揮発性メモリは、行方向と列方向に対応して複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、複数の第１のワード線と、複数の第２のワード線と、隣接して設けられた第１のビット線と第２のビット線を含む複数のビット線とを有し、複数のメモリセルの各々は、直列に接続された第１のメモリトランジスタと第２のメモリトランジスタとを有し、第１のメモリトランジスタのゲート電極が第１のワード線に接続され、第２のメモリトランジスタのゲート電極が第２のワード線に接続され、第１のメモリトランジスタのソース領域又はドレイン領域の一方が第１のビット線に接続され、第２のメモリトランジスタのソース領域又はドレイン領域の他方が第２のビット線に接続され、第１のビット線は、（ｊ−１）列目のメモリセルに設けられた第２のメモリトランジスタのソース領域又はドレイン領域の一方と、ｊ列目のメモリセルに設けられた第１のメモリトランジスタのソース領域又はドレイン領域の一方と接続し、第２のビット線は、ｊ列目のメモリセルに設けられた第２のメモリトランジスタのソース領域又はドレイン領域の一方と、（ｊ＋１）列目のメモリセルに設けられた第１のメモリトランジスタのソース領域又はドレイン領域の一方と接続していることを特徴としている。
【００１４】
また、本発明の不揮発性メモリは、１ビット毎の書き込み及び１ビット毎の消去が可能である。また、メモリセルへの書き込み及び消去がトンネル電流によって行うことが可能である。
【００１５】
なお、本発明の不揮発性メモリにおいて、メモリセルに接続される列方向の配線をビット線と呼ぶ。本発明の不揮発性メモリはソース線を有さず、従来のフル機能ＥＥＰＲＯＭにおいてソース線に接続されていたトランジスタのソース領域は、隣接するビット線に接続される。
【発明の効果】
【００１６】
本発明の不揮発性メモリは、メモリセルを２つのメモリトランジスタによって構成し且つ、従来のソース線を除去し、従来のソース線の代わりに隣接するビット線に接続することにより、集積密度が高く、小型で低コストであるフル機能ＥＥＰＲＯＭを提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１８】
（実施の形態１）
本実施の形態では、本発明の不揮発性メモリの回路図、駆動方法及びメモリセルの断面構造について説明する。
【００１９】
図１に本実施の形態で示す不揮発性メモリの回路を示す。なお、ここでは一例として、ｍ×ｎ（ｍ、ｎはそれぞれ１以上の整数）ビット不揮発性メモリの回路図を示す。
【００２０】
本実施の形態で示す不揮発性メモリは、ｍ×ｎ個のメモリセル（１、１）〜（ｍ、ｎ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ１０５、当該メモリセルアレイ１０５の駆動回路であるＸアドレスデコーダ１０１及びＹアドレスデコーダ１０２、他の周辺回路１０３、１０４によって構成されている。
【００２１】
また、各メモリセル（代表としてメモリセル（ｉ、ｊ）を考える）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、それぞれ２つのメモリトランジスタＴｒ１及びＴｒ２を有しており、これら２つのメモリトランジスタＴｒ１及びＴｒ２は直列に接続されている。メモリトランジスタＴｒ１のゲート電極は第１のワード線Ｗａｊに接続され、メモリトランジスタＴｒ２のゲート電極は第２のワード線Ｗｂｊに接続されている。
【００２２】
さらに、本実施の形態で示す不揮発性メモリは、ある行において隣接するメモリセル同士がビット線として機能する配線を共通化している。つまり、ある行（例えば、ｉ行）において、ｊ列におけるメモリトランジスタＴｒ１のソース電極と（ｊ−１）列におけるメモリトランジスタＴｒ２のドレイン電極が同一の配線（ｊ番目ビット線）に接続され、（ｊ＋１）列におけるメモリトランジスタＴｒ１のソース電極とｊ列目におけるメモリトランジスタＴｒ２のドレイン電極が同一の配線（（ｊ＋１）番目ビット線）に接続されている。
【００２３】
隣接するメモリセルにおいて、配線を共通化して設けることによって、メモリトランジスタをより高密度に集積化することが可能となるため、不揮発性メモリの小型化且つ大容量化を達成することができる。
【００２４】
それぞれのメモリトランジスタが１ビットのデータを記憶する場合には、本実施の形態の不揮発性メモリはｍ×ｎ×２ビットの記憶容量を有する。また、他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、センスアンプ、昇圧回路等が含まれ、必要に応じて設けられる。
【００２５】
メモリトランジスタＴｒ１及びＴｒ２はｎチャネル型またはｐチャネル型のいずれの導電型トランジスタでも良いが、本実施の形態では、ｎチャネル型トランジスタとした場合を示す。また、本実施の形態では１つのメモリトランジスタが１ビットのデータを記憶する場合を考えるが、多値技術により、１つのメモリトランジスタが２ビット以上のデータを記憶することも可能である。１つのメモリトランジスタがｋビット（ｋは１以上の整数）のデータを記憶する場合、本実施の形態の不揮発性メモリの記憶容量は、ｍ×ｎ×２×ｋビットとなる。
【００２６】
また、不揮発性メモリを構成するメモリトランジスタは、シリコン基板、ＳＯＩ基板及び絶縁表面を有する基板のいずれの基板上に設けられた構成でも構わない。また、メモリセルの駆動回路（本実施の形態では、Ｘアドレスデコーダ１０１とＹアドレスデコーダ１０２）、および他の周辺回路１０３、１０４をメモリトランジスタと同じ基板上に形成することにより、小型の不揮発性メモリを実現することができる。
【００２７】
特に、本実施の形態で示す不揮発性メモリを、絶縁表面を有する基板上に形成されるメモリＴＦＴ（ＴＦＴ型のメモリ素子）によって構成する場合、ＴＦＴによって構成されるいかなる半導体装置の部品とも一体形成することが可能であり、多機能または高機能であり、小型の半導体装置を提供することができる。
【００２８】
次に、本実施の形態の不揮発性メモリを構成するメモリセルの一例について図面を参照して説明する。なお、図２はメモリセルの上面図を示し、図３（Ａ）は図２におけるＡ−Ｂ間の断面図を示し、図３（Ｂ）は図２におけるＣ−Ｄ間の断面図を示している。
【００２９】
本実施の形態で示す不揮発性メモリは、基板２０１上にメモリセル２１１を構成する２つのメモリトランジスタ２１２、２１３が形成されている（図３（Ａ）参照）。メモリトランジスタ２１２は、基板２０１上に絶縁膜２０２を介して形成された半導体膜２０３、第１の絶縁膜２０４ａ、第１の導電膜２０５ａ、第２の絶縁膜２０６ａ、第２の導電膜２０７ａにより構成されている。メモリトランジスタ２１２において、半導体膜２０３は、ソース領域又はドレイン領域２０３ｃ、２０３ｄ、チャネル形成領域２０３ａを有している。
【００３０】
メモリトランジスタ２１３も同様に、基板２０１上に絶縁膜２０２を介して形成された半導体膜２０３、第１の絶縁膜２０４ｂ、第１の導電膜２０５ｂ、第２の絶縁膜２０６ｂ、第２の導電膜２０７ｂにより構成されている。メモリトランジスタ２１３において、半導体膜２０３は、ソース領域又はドレイン領域２０３ｃ、２０３ｅ、チャネル形成領域２０３ｂを有している。
【００３１】
また、行方向（Ｃ−Ｄと平行な方向）において、隣接するメモリセルの各々に設けられた半導体膜２０３、２２３等の間にビット線として機能しうる導電膜２１０ａ〜２１０ｄがそれぞれ設けられており、当該導電膜２１０ａ〜２１０ｄは行方向において隣接する半導体膜とそれぞれ電気的に接続している。具体的には、メモリセル２１１の半導体膜２０３と、メモリセル２２１の半導体膜２２３の間に導電膜２１０ｂが設けられており、当該導電膜２１０ｂは、半導体膜２０３のソース領域又はドレイン領域２０３ｅ及び半導体膜２２３のソース領域又はドレイン領域と電気的に接続している。つまり、メモリセル２１１とメモリセル２２１の間に導電膜２１０ｂが共通化して設けられている。
【００３２】
このように、行方向において隣接するメモリセルの半導体膜に接続される配線を共通化して設けることによって、半導体膜毎に配線を設ける場合と比較して、半導体膜をより高密度に集積化することが可能となる（図２、図３（Ｂ）参照）。例えば、列毎に独立なビット線とソース線を設ける場合と比較すると、列毎にソース線幅とソース線−ビット線間の距離だけ、面積を縮小することが可能となる。配線幅は、例えば０．１μｍ〜２μｍ程度、配線間距離は、例えば０．１μｍ〜２μｍ程度であり、列毎に幅を０．２μｍ〜４μｍ程度縮小できる。
【００３３】
なお、メモリトランジスタ２１２における第２の導電膜２０７ａは第１のワード線Ｗａに相当し、メモリトランジスタ２１３における第２の導電膜２０７ｂは第２のワード線Ｗｂに相当する。また、メモリトランジスタ２１２、２１３において、第１の絶縁膜２０４ａ、２０４ｂはトンネル絶縁膜として機能しうる。また、第１の導電膜２０５ａ、２０５ｂは浮遊ゲート電極として機能しうる。また、第２の絶縁膜２０６ａ、２０６ｂはコントロール絶縁膜として機能しうる。また、第２の導電膜２０７ａ、２０７ｂはコントロールゲート電極として機能しうる。
【００３４】
また、メモリトランジスタ２１２、２１３を覆うように絶縁膜２０８、２０９が形成されており、当該絶縁膜２０９上に半導体膜２０３のソース領域又はドレイン領域２０３ｃ、２０３ｅと電気的に接続する導電膜２１０ａ、２１０ｂが設けられている。
【００３５】
なお、ここでは、基板２０１上に島状の半導体膜から形成される半導体活性層を設けることにより薄膜トランジスタ型のメモリトランジスタの例を示したが、これに限られない。例えば、シリコン基板上に形成される半導体活性領域や、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上の半導体活性層を用いてメモリトランジスタを設けることも可能である。
【００３６】
また、ここでは、導電膜２１０ａ〜２１０ｄが半導体膜と重ならないように設けた例を示しているが、導電膜２１０ａ〜２１０ｄと半導体膜が重なるように設けてもよい。この場合、行方向において隣接する半導体膜の間隔を小さくすることによってメモリセル面積を縮小し、より高密度にメモリセルを集積することができる。
【００３７】
また、メモリトランジスタ２１２は、ソース領域又はドレイン領域２０３ｃ、２０３ｄと第１の導電膜２０５ａが第１の絶縁膜２０４ａ等を介して一部重なる領域（オーバーラップ領域）を有している。オーバーラップ領域は、浮遊ゲート電極として機能しうる第１の導電膜とソース領域又はドレイン領域間にトンネル電流を流すための領域である。従って、ソース領域と第１の導電膜２０５ａ間でトンネル電流を流す場合には、ソース領域と第１の導電膜２０５ａ間にオーバーラップ領域を形成することが好ましい。また、ドレイン領域と第１の導電膜２０５ａ間でトンネル電流を流す場合には、ドレイン領域と第１の導電膜２０５ａ間にオーバーラップ領域を形成することが好ましい。不揮発性メモリの駆動方法に合せて、メモリトランジスタ２１２と２１３のソース領域又はドレイン領域の一方にオーバーラップ領域を設けてもよいし、図３（Ａ）で示したようにメモリトランジスタ２１２と２１３のソース領域又はドレイン領域の双方に設けてもよい。また、特に基板（ボディ）と第１の導電膜２０５ａ間でトンネル電流を流す場合には、オーバーラップ領域は無くても構わない。
【００３８】
本実施の形態で示す不揮発性メモリの特徴は、従来のフル機能ＥＥＰＲＯＭと比較して、選択トランジスタにメモリ機能を有するメモリトランジスタを用い、且つ行方向において隣接するメモリセル間に設けられる配線を共通化することにある。その結果、１つのメモリセルについて２ビットのデータを記憶することが可能であると共に、データの書き込み、読み出しおよび消去は完全に１ビット単位で行うことができる。
【００３９】
また、本実施の形態で示す不揮発性メモリの書き込みおよび消去動作は、トンネル電流を用いることを特徴とする。
【００４０】
以下に、メモリセル（ｉ、ｊ）を例にとって、メモリトランジスタＴｒ１及びＴｒ２のそれぞれにおける書き込み、読み出し及び消去の動作方法の説明を行う。なお、以下の説明において、データを書き込むとはメモリトランジスタの浮遊ゲート電極に電子を注入することを指し、データを消去するとはメモリトランジスタの浮遊ゲート電極に蓄積されている電子を放出することを指す。
【００４１】
まず、メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ１にデータを書き込む場合を説明する。
【００４２】
メモリトランジスタＴｒ１にデータを書き込む（電子を注入する）場合は、例えば、ビット線Ｂｊを−１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜ｎ＋１）を０Ｖ、ｉ行における第１のワード線Ｗａｉを１０Ｖ、その他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖ、全ての第２のワード線Ｗｂｋ（ｋ＝１〜ｍ）を−１０Ｖとする（図４（Ａ）参照）。
【００４３】
その結果、メモリセル（ｉ、ｊ）におけるＴｒ１のゲート電極には１０Ｖ、ビット線Ｂｊに接続されるソース領域又はドレイン領域には−１０Ｖが印加され、高い電位差が生じる。そして、トンネル電流によってチャネル領域から浮遊ゲート電極へ電子が注入され、書き込みが行われる。
【００４４】
なお、ビット線Ｂｊと他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜ｎ＋１）間には１０Ｖの電位差があるが、全ての第２のワード線Ｗｂｋ（ｋ＝１〜ｍ）を−１０Ｖとすることで、全てのメモリセルにおいてメモリトランジスタＴｒ２はオフ状態となり、ビット線間に電流はほとんど流れない。また、メモリセル（ｉ、ｊ）のメモリトランジスタＴｒ１以外のメモリトランジスタには、電位差が生じるとしても高々１０Ｖ程度の電位差しか生じないため、他のメモリトランジスタへ誤って書き込みを行うことはない。
【００４５】
次に、メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ２にデータを書き込む場合を説明する。
【００４６】
メモリトランジスタＴｒ２にデータを書き込む（電子を注入する）場合は、例えば、ビット線Ｂ（ｊ＋１）を−１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ、ｊ＋２〜ｎ＋１）を０Ｖ、全ての第１のワード線Ｗａｋ（ｋ＝１〜ｍ）を−１０Ｖ、ｉ行における第２のワード線Ｗｂｉを１０Ｖ、その他の第２のワード線Ｗｂｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖとする（図４（Ｂ）参照）。
【００４７】
その結果、メモリセル（ｉ、ｊ）におけるＴｒ２のゲート電極には１０Ｖ、ビット線Ｂ（ｊ＋１）に接続されるソース領域又はドレイン領域には−１０Ｖが印加され、高い電位差が生じる。そして、トンネル電流によってチャネル領域から浮遊ゲート電極へ電子が注入され、書き込みが行われる。
【００４８】
なお、ビット線Ｂ（ｊ＋１）と他のビット線Ｂｋ（ｋ＝１〜ｊ、ｊ＋２〜ｎ＋１）間には１０Ｖの電位差があるが、全ての第１のワード線Ｗａｋ（ｋ＝１〜ｍ）を−１０Ｖとすることで、全てのメモリセルにおいてメモリトランジスタＴｒ１はオフ状態となり、ビット線間に電流はほとんど流れない。また、メモリセル（ｉ、ｊ）のメモリトランジスタＴｒ２以外のメモリトランジスタには、電位差が生じるとしても高々１０Ｖ程度の電位差しか生じないため、他のメモリトランジスタへ誤って書き込みを行うことはない。
【００４９】
次に、データの消去について説明する。まず、メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ１からデータを消去する場合を説明する。
【００５０】
メモリトランジスタＴｒ１からデータを消去（電子を放出する）場合は、例えば、ビット線Ｂｊを＋１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜ｎ＋１）を０Ｖ、ｉ行における第１のワード線Ｗａｉを−１０Ｖ、他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ＋１）を０Ｖ、全ての第２のワード線Ｗｂｋ（ｋ＝１〜ｍ）を０Ｖとする（図５（Ａ）参照）。
【００５１】
その結果、メモリセル（ｉ、ｊ）におけるＴｒ１のゲート電極には−１０Ｖ、ビット線Ｂｊに接続されるソース領域又はドレイン領域には１０Ｖが印加され、高い電位差が生じる。そして、オーバーラップ領域にトンネル電流が流れ、浮遊ゲートからソース領域又はドレイン領域へ電子が放出される。つまり、消去が行われる。
【００５２】
なお、ビット線Ｂｊと他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜ｎ＋１）間には１０Ｖの電位差があるが、全ての第２のワード線Ｗｂｋ（ｋ＝１〜ｍ）を０Ｖとすることで、全てのメモリセルにおいてメモリトランジスタＴｒ２はオフ状態となり、ビット線間に電流はほとんど流れない。また、メモリセル（ｉ、ｊ）におけるＴｒ１以外のメモリトランジスタには、電位差が生じるとしても高々１０Ｖ程度の電位差しか生じないため、他のメモリトランジスタへ誤って消去を行うことはない。
【００５３】
メモリトランジスタＴｒ２からデータを消去（電子を放出する）場合は、例えば、ビット線Ｂ（ｊ＋１）を＋１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ、ｊ＋２〜ｎ＋１）を０Ｖ、全ての第１のワード線Ｗａｋ（ｋ＝１〜ｍ）を０Ｖ、ｉ行における第２のワード線Ｗｂｉを−１０Ｖ、他の第２のワード線Ｗｂｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ＋１）を０Ｖとする（図５（Ｂ）参照）。
【００５４】
その結果、メモリセル（ｉ、ｊ）におけるＴｒ２のゲート電極には−１０Ｖ、ビット線Ｂ（ｊ＋１）に接続されるソース領域又はドレイン領域には１０Ｖが印加され、高い電位差が生じる。そして、オーバーラップ領域にトンネル電流が流れ、浮遊ゲートからソース領域又はドレイン領域へ電子が放出される。つまり、消去が行われる。
【００５５】
なお、ビット線Ｂ（ｊ＋１）と他のビット線Ｂｋ（ｋ＝１〜ｊ、ｊ＋２〜ｎ＋１）間には１０Ｖの電位差があるが、全ての第１のワード線Ｗａｋ（ｋ＝１〜ｍ）を０Ｖとすることで、全てのメモリセルにおいてメモリトランジスタＴｒ１はオフ状態となり、ビット線間に電流はほとんど流れない。また、メモリセル（ｉ、ｊ）のＴｒ２以外のメモリトランジスタには、電位差が生じるとしても高々１０Ｖ程度の電位差しか生じないため、他のメモリトランジスタへ誤って消去を行うことはない。
【００５６】
また、本実施の形態で示す不揮発性メモリは、複数のメモリトランジスタの書き込みあるいは消去を同時に行うこともできる。例えば、横一列のメモリトランジスタＴｒ１、横一列のメモリトランジスタＴｒ２、縦一列のメモリトランジスタＴｒ１、縦一列のメモリトランジスタＴｒ２、そのいずれかの一部分などが可能である。また、横一列のメモリトランジスタＴｒ１およびＴｒ２の全体、横複数列のメモリトランジスタＴｒ１およびＴｒ２の全体、横複数列のメモリトランジスタＴｒ１、横複数列のメモリトランジスタＴｒ２、縦複数列のメモリトランジスタＴｒ１、縦複数列のメモリトランジスタＴｒ２、全メモリセルのＴｒ１などの同時書き込みあるいは消去を行うことが可能である。
【００５７】
例えば、ｉ行のメモリセル（ｉ、ｋ）（ｋ＝１〜ｎ＋１）においてトランジスタＴｒ１への書き込みを同時に行う場合は、全てのビット線Ｂｋ（ｋ＝１〜ｎ＋１）を−１０Ｖ、第１のワード線Ｗａｉを１０Ｖ、他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖ、全ての第２のワード線Ｗｂｋ（ｋ＝１〜ｍ）を−１０Ｖとすればよい。また、ｊ列のメモリセル（ｋ、ｊ）（ｋ＝１〜ｍ）においてトランジスタＴｒ２の消去を同時に行う場合は、ビット線Ｂ（ｊ＋１）を１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ、ｊ＋２〜ｎ＋１）を０Ｖ、全ての第１のワード線Ｗａｋ（ｋ＝１〜ｍ）を０Ｖ、全ての第２のワード線Ｗｂｋ（ｋ＝１〜ｍ）を−１０Ｖとすればよい。
【００５８】
続いて、データの読み出し動作について図６を参照して説明する。まず、メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ１からデータを読み出す場合を説明する。
【００５９】
メモリトランジスタＴｒ１からデータを読み出す場合は、例えば、ビット線Ｂｊを読み出し回路に接続し、ビット線Ｂ（ｊ＋１）を０Ｖとし、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋２〜ｎ＋１）を浮遊状態とする。また、ｉ行における第１のワード線ＷａｉをＶｒｌ（Ｖ）、ｉ行における第２のワード線ＷｂｉをＶｒｈ（Ｖ）、他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖ、他の第２のワード線Ｗｂｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖとする（図６（Ａ）参照）。Ｖｒｈ（Ｖ）は、メモリトランジスタが書き込まれた状態であっても、消去された状態であってもオン状態となるように選択する（例えば４〜８Ｖ）。また、Ｖｒｌ（Ｖ）はメモリトランジスタが書き込まれた状態ではオフ状態であるが、消去された状態ではオン状態となるように選択する（例えば２〜４Ｖ）。
【００６０】
その結果、Ｔｒ１が書き込まれた状態ではＴｒ１はオフ状態となるが、Ｔｒ１が消去された状態ではＴｒ１およびＴｒ２はいずれもオン状態となる。つまり、メモリセル（ｉ、ｊ）の実効抵抗が大きく変化する。従って、ビット線Ｂ（ｊ＋１）を０Ｖ、ビット線Ｂｊを読み出し回路に接続することで、メモリセル（ｉ、ｊ）におけるＴｒ１の状態を読み出すことができる。
【００６１】
メモリトランジスタＴｒ２からデータを読み出す場合は、例えば、ビット線Ｂｊを読み出し回路に接続し、ビット線Ｂ（ｊ＋１）を０Ｖとし、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋２〜ｎ＋１）を浮遊状態とする。また、ｉ行における第１のワード線ＷａｉをＶｒｈ（Ｖ）、ｉ行における第２のワード線ＷｂｉをＶｒｌ（Ｖ）、他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖ、他の第２のワード線Ｗｂｋ（ｋ＝１〜ｉ−１、ｉ＋１〜ｍ）を０Ｖとする（図６（Ｂ）参照）。Ｖｒｈ（Ｖ）は、メモリトランジスタが書き込まれた状態であっても、消去された状態であってもオン状態となるように選択する（例えば４〜８Ｖ）。また、Ｖｒｌ（Ｖ）はメモリトランジスタが書き込まれた状態ではオフ状態であるが、消去された状態ではオン状態となるように選択する（例えば２〜４Ｖ）。
【００６２】
その結果、Ｔｒ２が書き込まれた状態ではＴｒ２はオフ状態となるが、Ｔｒ２が消去された状態ではＴｒ１およびＴｒ２はいずれもオン状態となる。つまり、メモリセル（ｉ、ｊ）の実効抵抗が大きく変化する。従って、ビット線Ｂ（ｊ＋１）を０Ｖ、ビット線Ｂｊを読み出し回路に接続することで、メモリセル（ｉ、ｊ）におけるＴｒ２の状態を読み出すことができる。
【００６３】
なお、読み出し回路は、接続される負荷抵抗の違いを読み出すことができる構成であればよい。抵抗分割や、プリチャージ後の放電量の比較などを行うことが出来る。また、他のビット線は全て浮遊状態であるから、読み出し動作には影響しない。
【００６４】
このように、メモリセルを２つのメモリトランジスタによって構成し且つ、ソース線を有さない（代わりに隣接する列のビット線に接続する）構成とすることにより、メモリセルを１つのメモリトランジスタと１つの選択トランジスタによって構成する従来のフル機能ＥＥＰＲＯＭ同様の機能を保ちつつ、同じメモリセル面積で２倍以上のメモリ容量を実現することが可能となる。その結果、集積密度が高く、従って小型で低コスト化が可能なフル機能ＥＥＰＲＯＭを提供することが可能となる。
【００６５】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。実際に、メモリトランジスタに印加される電圧は、メモリトランジスタの第１の絶縁膜、第２の絶縁膜、浮遊ゲート電極とゲート電極との間の容量、オーバーラップ領域の大きさ等に依存する。そしてメモリトランジスタの動作電圧もそれに従って変化する。
【００６６】
動作電圧の値は、選択するメモリセルにおいて書き込み、読みだし及び消去動作を行うのに必要な電位差を保つことが必要である。そのような条件の中で、非選択のメモリセルにおいて誤動作や信頼性の低下を引き起こすもととなるストレス（端子間に生じる不要な電位差）をなるべく低減することが好ましい。誤動作や信頼性の低下の程度が用途上問題ない範囲であれば、どのような値であっても構わない。
【００６７】
（実施の形態２）
本実施の形態では、本発明の不揮発性メモリの例として、ｐチャネル型のメモリトランジスタにより構成される、２０４８ビットの不揮発性メモリに関して図面を参照して説明する。
【００６８】
図１１に本実施の形態の不揮発性メモリの回路図を示す。図１１に示した不揮発性メモリは、１０２４個のメモリセル（１、１）〜（３２、３２）が縦３２個×横３２個のマトリクス状に配置されたメモリセルアレイ６０５、Ｘアドレスデコーダ６０１、Ｙアドレスデコーダ６０２、および他の周辺回路６０３、６０４によって構成される。各メモリセルは２つのｐチャネル型メモリトランジスタＴｒ１及びＴｒ２によって構成される。各メモリトランジスタが１ビットのデータを記憶する場合、本実施の形態の不揮発性メモリは２０４８ビットの記憶容量を有する。また、他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、センスアンプ、昇圧回路等が含まれ、必要に応じて設けられる。
【００６９】
各メモリセル（代表としてメモリセル（ｉ、ｊ）を考える）（ｉ、ｊは１以上３２以下の整数）は、それぞれ２つのメモリトランジスタＴｒ１及びＴｒ２を有しており、これら２つのメモリトランジスタＴｒ１及びＴｒ２は直列に接続されている。メモリトランジスタＴｒ１のソース領域又はドレイン領域の一方と制御ゲート電極は、ビット線Ｂｊと第１のワード線Ｗａｉにそれぞれ接続され、メモリトランジスタＴｒ２のソース領域又はドレイン領域の他方と制御ゲート電極は、ビット線Ｂ（ｊ＋１）と第２のワード線Ｗｂｉにそれぞれ接続されている。また、ビット線Ｂ１〜Ｂ３２はＹアドレスデコーダ６０２に、第１のワード線Ｗａ１〜Ｗａ３２および第２のワード線Ｗｂ１〜Ｗｂ３２はＸアドレスデコーダ６０１にそれぞれ接続されている。
【００７０】
本実施の形態の不揮発性メモリは、１つのメモリセルについて２ビットのデータを記憶することが可能であると共に、データの書き込み、読み出しおよび消去は完全に１ビット単位で行うことができる。その動作方法は、上記実施の形態１で述べたｎチャネル型不揮発性メモリの動作方法と同様、トンネル電流による書き込み及び消去を行う。以下に、ｐチャネル型不揮発性メモリの動作方法について簡単に述べる。
【００７１】
メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ１にデータを書き込む場合、例えば、ビット線Ｂｊを−１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜３３）を０Ｖ、第１のワード線Ｗａｉを１０Ｖ、その他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜３２）を０Ｖ、全ての第２のワード線Ｗｂｋ（ｋ＝１〜３２）を０Ｖとするとよい。メモリセル（ｉ、ｊ）におけるＴｒ１には、制御ゲート電極に１０Ｖ、ビット線Ｂｊと接続されるソース領域又はドレイン領域に−１０Ｖがそれぞれ印加され、オーバーラップ領域にトンネル電流が流れる。そして、ソース領域又はドレイン領域から浮遊ゲート電極へ電子が注入される。
【００７２】
メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ１からデータを消去する場合は、例えば、ビット線Ｂｊを＋１０Ｖ、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜３３）を０Ｖ、第１のワード線Ｗａｉを−１０Ｖ、他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜３２）を０Ｖ、全ての第２のワード線Ｗｂｋ（ｋ＝１〜３２）を１０Ｖとする。その結果、メモリセル（ｉ、ｊ）におけるＴｒ１の制御ゲート電極には−１０Ｖ、ビット線Ｂｊに接続されるソース領域又はドレイン領域には１０Ｖが印加され、浮遊ゲートからチャネル形成領域にトンネル電流によって電子が放出される。
【００７３】
なお、ビット線Ｂｊと他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋１〜３３）間には１０Ｖの電位差があるが、全ての第２のワード線Ｗｂｋ（ｋ＝１〜３２）を０Ｖ（書き込み時）、あるいは−１０Ｖ（消去時）とすることで、全てのメモリセルにおいてメモリトランジスタＴｒ２はオフ状態となり、ビット線間に電流はほとんど流れない。また、メモリセル（ｉ、ｊ）におけるＴｒ１以外のメモリトランジスタには高々１０Ｖ程度の電位差しか生じないため、他のメモリトランジスタへ誤って書き込みあるいは消去を行うことはない。
【００７４】
メモリセル（ｉ、ｊ）におけるメモリトランジスタＴｒ１からデータを読み出す場合、例えば、ビット線Ｂｊを読み出し回路に接続し、ビット線Ｂ（ｊ＋１）を０Ｖとし、他のビット線Ｂｋ（ｋ＝１〜ｊ−１、ｊ＋２〜３３）を浮遊状態とする。また、ｉ行における第１のワード線ＷａｉをＶｒｌ（Ｖ）、ｉ行における第２のワード線ＷｂｉをＶｒｈ（Ｖ）、他の第１のワード線Ｗａｋ（ｋ＝１〜ｉ−１、ｉ＋１〜３２）を０Ｖ、他の第２のワード線Ｗｂｋ（ｋ＝１〜ｉ−１、ｉ＋１〜３２）を０Ｖとする。Ｖｒｈ（Ｖ）は、メモリトランジスタが書き込まれた状態であっても、消去された状態であってもメモリトランジスタがオン状態となるように選択する（例えば−６Ｖ）。また、Ｖｒｌ（Ｖ）はメモリトランジスタが書き込まれた状態ではオン状態であるが、消去された状態ではオフ状態となるように選択する（例えば−３Ｖ）。その結果、Ｔｒ１が書き込まれた状態ではＴｒ１およびＴｒ２はいずれもオン状態となるが、Ｔｒ１が消去された状態ではＴｒ１はオフ状態となる。つまり、メモリセル（ｉ、ｊ）の実効抵抗が大きく変化する。従って、ビット線Ｂ（ｊ＋１）を０Ｖ、ビット線Ｂｊを読み出し回路に接続することで、メモリセル（ｉ、ｊ）におけるＴｒ１の状態を読み出すことができる。
【００７５】
このように、メモリセルを２つのメモリトランジスタによって構成し且つ、ソース線を有さない（代わりに隣接する列のビット線に接続する）構成とすることにより、メモリセルを１つのメモリトランジスタと１つの選択トランジスタによって構成する従来のフル機能ＥＥＰＲＯＭ同様の機能を保ちつつ、同じメモリセル面積で２倍以上のメモリ容量を実現することが可能となる。その結果、集積密度が高く、従って小型で低コスト化が可能なフル機能ＥＥＰＲＯＭを提供することが可能となる。
【００７６】
なお、読み出し回路は、接続される負荷抵抗の違いを読み出すことができる構成であればよい。抵抗分割や、プリチャージ後の放電量の比較などを行うことが出来る。また、他のビット線は全て浮遊状態であるから、読み出し動作には影響しない。
【００７７】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。動作電圧の値は、選択するメモリセルにおいて書き込み、読みだし及び消去動作を行うのに必要な電位差を保ちつつ、非選択のメモリセルにおいて、誤動作を引き起こさない範囲であれば、どのような値であっても構わない。
【００７８】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００７９】
（実施の形態３）
本実施の形態では、本発明の不揮発性メモリの作製方法の一例に関して図面を参照して説明する。なお、以下の説明においては、不揮発性メモリを構成する素子として、メモリセルに設けられる２つのメモリトランジスタ（ｎ型のメモリＴＦＴ）と、メモリセルの駆動回路やその他の周辺回路となるＣＭＯＳ回路を構成する２つの薄膜トランジスタ（ｐ型のＴＦＴ及びｎ型のＴＦＴ）について説明する。
【００８０】
まず、基板８０２上に絶縁膜８０４を介して島状の半導体膜８０８、８１０、８１２を形成する（図７（Ａ））。島状の半導体膜８０８、８１０、８１２は、基板８０２上にあらかじめ形成された絶縁膜８０４上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。
【００８１】
レーザー光の照射によって結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
【００８２】
基板８０２としては、ガラス基板、石英基板、金属基板（例えば、ステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００８３】
絶縁膜８０４としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜８０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜８０４を形成することによって、基板８０２からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板８０２として石英を用いるような場合には絶縁膜８０４を省略してもよい。
【００８４】
なお、半導体膜８０８、８１０、８１２にしきい値等を制御するため、あらかじめ低濃度の不純物元素を導入しておいてもよい。この場合は、半導体膜８０８、８１０、８１２において、後にチャネル形成領域となる領域にも不純物元素が導入されることとなる。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素として、ボロン（Ｂ）を５×１０１５〜５×１０１７ａｔｏｍｓ／ｃｍ３の濃度で含まれるように半導体膜８０８、８１０、８１２の全面にあらかじめ導入する。
【００８５】
次に、半導体膜８０８の一部、半導体膜８１０及び半導体膜８１２を覆うようにレジスト８１４を形成し、当該レジスト８１４をマスクとして半導体膜８０８に不純物元素を導入することによって不純物領域８１６を形成する（図７（Ｂ））。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で含まれるように半導体膜８０８の一部に導入する。
【００８６】
次に、高密度プラズマ処理を行い半導体膜８０８、８１０、８１２に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜８０８、８１０、８１２の表面にそれぞれ酸化膜、窒化膜または酸窒化膜となる絶縁膜８１８、８２０、８２２を形成し、続けて当該絶縁膜８１８、８２０、８２２を覆うように電荷蓄積層８２４を形成する（図７（Ｃ））。
【００８７】
例えば、半導体膜８０８、８１０、８１２としてＳｉを主成分とする半導体膜を用いて酸化処理又は窒化処理を行った場合、絶縁膜８１８、８２０、８２２として酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体膜８０８、８１０、８１２に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜８０８、８１０、８１２に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸素と窒素を有する膜（以下、「酸窒化膜」と記す）が形成され、絶縁膜８１８、８２０、８２２は酸化珪素膜と酸窒化膜とが積層された膜となる。
【００８８】
ここでは、絶縁膜８１８、８２０、８２２を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜８０８、８１０、８１２に酸化処理を行うことにより半導体膜８０８、８１０、８１２の表面に概略５ｎｍの酸化珪素膜を形成した後、高密度プラズマ処理により酸化珪素膜の表面に概略２ｎｍの酸窒化膜を形成する。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【００８９】
なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。
【００９０】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、絶縁膜８１８、８２０、８２２は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には絶縁膜８１８、８２０、８２２にＡｒが含まれている場合がある。
【００９１】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板８０２上に形成された被処理物（ここでは、半導体膜８０８、８１０、８１２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【００９２】
本実施の形態において、メモリ部における半導体膜８０８上に形成された絶縁膜８１８は、後に完成する不揮発性メモリにおいて、トンネル酸化膜として機能する。従って、絶縁膜８１８の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、絶縁膜８１８の膜厚が薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、絶縁膜８１８は、膜厚を薄く形成することが好ましい。
【００９３】
一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、ガラス基板等の融点が十分に高くない基板上に記憶素子を設ける場合には、熱酸化法により絶縁膜８１８を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に絶縁膜８１８上に形成される導電膜等と半導体膜とがリークする場合がある。従って、本実施の形態で示すように、高密度プラズマ処理により絶縁膜８１８を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体膜の端部を絶縁膜で十分に被覆することができる。その結果、メモリとして高速動作を可能とし、半導体装置の消費電力を低減させることができる。
【００９４】
また、他にも半導体膜８０８、８１０、８１２上にＣＶＤ法やスパッタ法を用いて酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等により絶縁膜８１８、８２０、８２２を形成してもよい。また、これらの材料を用いて絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。絶縁膜に酸化処理、窒化処理又は酸窒化処理を行うことによって、絶縁膜の表面を緻密化することができるためである。
【００９５】
電荷蓄積層８２４は、後に完成する記憶素子において、電荷を蓄積する層として機能し、一般的に浮遊ゲート（フローティングゲート）と呼ぶこともある。
【００９６】
また、電荷蓄積層８２４として、半導体膜８０８、８１０、８１２に用いる物質（例えば、シリコン（Ｓｉ））よりエネルギーギャップ（バンドギャップ）が小さい材料を用いることが好ましく、例えば、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等で形成することができる。また、他にも、半導体膜８０８、８１０、８１２に用いる物質よりエネルギーギャップ（バンドギャップ）が小さくなる材料であれば電荷蓄積層８２４として他の導電膜や半導体膜を用いることができる。
【００９７】
例えば、電荷蓄積層８２４として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。このように、半導体膜としてＳｉを主成分とする材料を用いて形成し、当該半導体膜上にトンネル酸化膜として機能する絶縁膜を介してＳｉよりエネルギーギャップの小さいゲルマニウムを含む膜を電荷蓄積層として設けた場合、半導体膜の電荷に対する絶縁膜により形成される第１の障壁に対して電荷蓄積層の電荷に対する絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、半導体膜から電荷蓄積層へ電荷を注入しやすくすることができ、電荷蓄積層から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。
【００９８】
また、電荷蓄積層８２４として、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。例えば、電荷蓄積層１２２として、窒素元素を含む絶縁層、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）膜（ｘ＞ｙ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜又はこれらの絶縁層中に導電性粒子や半導体粒子が含まれた膜で形成する。
【００９９】
次に、半導体膜８１０、８１２上に形成された電荷蓄積層８２４、絶縁膜８２０、８２２を選択的に除去し、当該半導体膜８１０、８１２の表面を露出させる。また、この際、半導体膜８０８上に残存した電荷蓄積層８２６が形成される（図７（Ｄ））。
【０１００】
次に、電荷蓄積層８２６、半導体膜８１０、８１２を覆うように絶縁膜８２８を形成する（図８（Ａ））。
【０１０１】
絶縁膜８２８は、酸化シリコン（ＳｉＯｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化シリコン（ＳｉＮｘ）膜又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等の絶縁膜で形成することができる。これらの絶縁膜は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、これらの絶縁膜をＣＶＤ法で形成した後、高密度プラズマ処理を行い当該絶縁膜に酸化処理、窒化処理又は酸窒化処理を行ってもよい。他にも、絶縁膜８２８として酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）等の材料を用いてもよい。
【０１０２】
次に、半導体膜８１０、８１２上に形成された絶縁膜８２８を選択的に除去し、当該半導体膜８１０、８１２の表面を露出させる（図８（Ｂ））。
【０１０３】
次に、高密度プラズマ処理を行うことにより、半導体膜８１０、８１２上にそれぞれ絶縁膜８３２、８３４を形成する（図８（Ｃ））。また、この際、半導体膜８０８上に残存した絶縁膜８３０が形成される。例えば、酸素雰囲気下で高密度プラズマ処理を行うことにより、半導体膜８１０、８１２の表面に酸化珪素膜を有する絶縁膜８３２、８３４が形成される。なお、絶縁膜８３２、８３４は、後に形成される薄膜トランジスタにおいてゲート絶縁膜として機能する。
【０１０４】
また、半導体膜８１０、８１２上に形成された絶縁膜８２８を除去せずゲート絶縁膜として用いてもよい。この場合、絶縁膜８２８を形成した後に高密度プラズマ処理を行い絶縁膜の表面を緻密化することが好ましい。このように作製することによって、作製工程を簡略化することができる。
【０１０５】
次に、絶縁膜８３０、絶縁膜８３２、８３４を覆うように導電膜８３６を形成する（図８（Ｄ））。
【０１０６】
導電膜８３６としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。ここでは、導電膜８３６として窒化タンタルとタングステンを順に積層させた構造で設ける。また、積層構造で設ける場合には、窒化タングステン、窒化モリブデン又は窒化チタンを下方に形成し、タンタル、モリブデン又はチタン等を上方に形成して設けることができる。
【０１０７】
次に、導電膜８３６上にレジストを選択的に設け、当該レジストをマスクとして、半導体膜８０８の上方に設けられた絶縁膜８１８、電荷蓄積層８２６、絶縁膜８３０、導電膜８３６を選択的に除去する。また、同時に、半導体膜８１０の上方に設けられた絶縁膜８３２、導電膜８３６と、半導体膜８１２の上方に設けられた絶縁膜８３４、導電膜８３６を選択的に除去する。その結果、半導体膜８０８の上方には、順に積層された絶縁膜８３８、電荷蓄積層８４０、絶縁膜８４２、導電膜８４４（以下、「積層構造１」とも記す）と、順に積層された絶縁膜８４８、電荷蓄積層８５０、絶縁膜８５２、導電膜８５４（以下、「積層構造２」とも記す）が形成される。また、半導体膜８１０の上方には、順に積層された絶縁膜８５８、導電膜８６０が形成され、半導体膜８１２の上方には、順に積層された絶縁膜８６２、導電膜８６４が形成される（図９（Ａ））。
【０１０８】
また、ここでは、半導体膜８０８において、積層構造１の端部と不純物領域８１６の一部が重なる領域８４６（オーバーラップ領域）と、積層構造２の端部と不純物領域８１６の一部が重なる領域８５６が形成されるように選択的にエッチングして、積層構造１及び積層構造２を形成する。
【０１０９】
また、半導体膜８０８の上方に形成された、絶縁膜８３８、８４８はメモリにおいてトンネル絶縁膜として機能し、絶縁膜８４２、８５２はメモリにおいてコントロール絶縁膜として機能する。
【０１１０】
次に、導電膜８４４、８５４、８６０、８６４をマスクとして、半導体膜８０８、８１０、８１２に不純物元素を導入することにより、低濃度不純物領域８６８、８７０、８７２を形成する（図９（Ｂ））。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、リン（Ｐ）を１×１０１５〜１×１０１９ａｔｏｍｓ／ｃｍ３で導入することによりｎ型を示す低濃度不純物領域８６８、８７０、８７２を形成する。
【０１１１】
次に半導体膜８０８、８１２を覆うようにレジスト８７４を選択的に形成し、導電膜８６０をマスクとして半導体膜８１０に不純物元素を導入することにより高濃度不純物領域８７６を形成する（図９（Ｃ））。高濃度不純物領域８７６は薄膜トランジスタにおいて、ソース領域又はドレイン領域として機能し、ここでは離間して設けられた高濃度不純物領域８７６の間にチャネル形成領域８７８が形成される。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ボロン（Ｂ）を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３で導入することによりｐ型を示す高濃度不純物領域８７６を形成する。
【０１１２】
次に、導電膜８４４、８５４、８６０、８６４の側面に接する絶縁膜８８０（サイドウォールともよばれる）を形成する（図９（Ｄ）。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、酸化珪素又は窒化珪素等の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜８４４、８５４、８６０、８６４の側面に接するように形成することができる。なお、絶縁膜８８０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１１３】
次に、半導体膜８１０を覆うようにレジスト８８２を選択的に形成し、導電膜８４４、８５４、８６４、絶縁膜８８０をマスクとして半導体膜８０８、８１２に不純物元素を導入することにより高濃度不純物領域８８６、８９０、８９４、９００を形成する（図１０（Ａ）。なお、高濃度不純物領域８８６、８９４の一部は、あらかじめ形成されていた不純物領域８１６に再度不純物元素が導入されている。
【０１１４】
高濃度不純物領域８８６、８９０、８９４、９００は、ソース領域又はドレイン領域として機能し、高濃度不純物領域８９０に隣接し且つ絶縁膜８８０の下方に低濃度不純物領域８８８、８９６（ＬＤＤ領域）が形成される。また、高濃度不純物領域９００に隣接し且つ絶縁膜８８０の下方に低濃度不純物領域９０２（ＬＤＤ領域）が形成され、低濃度不純物領域９０２（ＬＤＤ領域）の間にチャネル形成領域８９８が形成される。また、高濃度不純物領域８８６と低濃度不純物領域８８８の間にチャネル形成領域８８４が形成され、高濃度不純物領域８９４と低濃度不純物領域８９６の間にチャネル形成領域８９２が形成される。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、リン（Ｐ）を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３で導入することによりｎ型を示す高濃度不純物領域８８６、８９０、８９４を形成する。
【０１１５】
次に、半導体膜８０８、８１０、８１２及び導電膜８４４、８５４、８６０、８６４の上方に絶縁膜を形成する（図１０（Ｂ）。ここでは、絶縁膜として、絶縁膜９０６と絶縁膜９０８を積層して形成した例を示している。なお、絶縁膜は、単層又は３層以上の積層構造で形成してもよい。その後、絶縁膜９０６、９０８コンタクトホールを選択的に形成して半導体膜８０８、８１０、８１２のソース領域又はドレイン領域と電気的に接続する導電膜９１０、９１２、９１４、９１６、９１８を選択的に形成する。
【０１１６】
絶縁膜９０６、９０８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１１７】
導電膜９１０、９１２、９１４、９１６、９１８は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜９１０、９１２、９１４、９１６、９１８を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０１１８】
以上の工程により、メモリトランジスタ（ｎ型のメモリＴＦＴ）と、メモリセルの駆動回路やその他の周辺回路となるＣＭＯＳ回路を構成する２つの薄膜トランジスタ（ｐ型のＴＦＴ及びｎ型のＴＦＴ）を作製することができる。
【０１１９】
また、メモリトランジスタの構造を上記実施の形態で示したように、メモリセルを２つのメモリトランジスタによって構成し且つ、ソース線を有さない（代わりに隣接する列のビット線に接続する）構成とすることにより、メモリセルを１つのメモリトランジスタと１つの選択トランジスタによって構成する従来のフル機能ＥＥＰＲＯＭ同様の機能を保ちつつ、同じメモリセル面積で２倍以上のメモリ容量を実現することが可能となる。その結果、集積密度が高く、従って小型で低コストなフル機能ＥＥＰＲＯＭの作成が可能となる。
【０１２０】
なお、本実施の形態では、基板上に形成された半導体膜を用いて薄膜トランジスタ（ＴＦＴ）を形成した例を示したが、本発明の半導体装置はこれに限られない。例えば、Ｓｉ等の半導体基板を用いて直接基板にチャネル領域を形成した電界効果トランジスタ（ＦＥＴ）を用いてもよい。
【０１２１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１２２】
（実施の形態４）
本実施の形態では、上記実施の形態で示した不揮発性半導体メモリを備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０１２３】
まず、本実施の形態で示す半導体装置の上面構造の一例について、図１３（Ａ）を参照して説明する。図１３に示す半導体装置８０は、上記実施の形態で示した不揮発性メモリやロジック部を構成する複数の素子が設けられた薄膜集積回路１３１と、アンテナとして機能する導電膜１３２を含んでいる。アンテナとして機能する導電膜１３２は、薄膜集積回路１３１に電気的に接続されている。
【０１２４】
また、図１３（Ｂ）に図１３（Ａ）の断面の模式図を示す。アンテナとして機能する導電膜１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した構造において、絶縁膜９０８上に絶縁膜９２０を介してアンテナとして機能する導電膜１３２を設けることができる。
【０１２５】
また、アンテナとして機能する導電膜１３２は、薄膜集積回路１３１に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また、本実施の形態では、アンテナとして機能する導電膜１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電膜１３２の形状を適宜決めればよい。
【０１２６】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０１２７】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電膜の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電膜を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１２８】
アンテナとして機能する導電膜１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１２９】
また、アンテナを設ける場合には、１枚の基板上に薄膜集積回路１３１とアンテナとして機能する導電膜１３２を直接作り込んで設けてもよいし、薄膜集積回路１３１とアンテナとして機能する導電膜１３２を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０１３０】
次に、本実施の形態で示す半導体装置の動作の一例について説明する。
【０１３１】
半導体装置８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図１４（Ａ））。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路であり、電源回路８２は受信信号から電源電位を生成する回路であり、リセット回路８３はリセット信号を生成する回路であり、クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５は受信信号を復調して制御回路８７に出力する回路であり、データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０１３２】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性メモリを記憶回路８８に適用することができる。
【０１３３】
このように、リーダ／ライタから半導体装置８０に信号を送り、当該半導体装置８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１３４】
また、半導体装置８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１３５】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０１３６】
また、本発明の不揮発性メモリは、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性メモリを適用した電子機器として、ビデオカメラやデジタルカメラといったカメラや、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１５に示す。
【０１３７】
図１５（Ａ）、（Ｂ）は、デジタルカメラを示している。図１５（Ｂ）は、図１５（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性メモリは当該メモリ２１１６に適用することができる。
【０１３８】
また、図１５（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性メモリは当該メモリ２１２５に適用することができる。
【０１３９】
また、図１５（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図１５（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性メモリを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性メモリは、取り出し可能な構成としてもよい。
【０１４０】
また、図１５（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性メモリを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性メモリは、取り出し可能な構成としてもよい。
【０１４１】
以上の様に、本発明の不揮発性メモリの適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【０１４２】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１４３】
【図１】本発明の不揮発性メモリの一例を示す図。
【図２】本発明の不揮発性メモリの一例を示す図。
【図３】本発明の不揮発性メモリの一例を示す図。
【図４】本発明の不揮発性メモリの動作の一例を示す図。
【図５】本発明の不揮発性メモリの動作の一例を示す図。
【図６】本発明の不揮発性メモリの動作の一例を示す図。
【図７】本発明の不揮発性メモリの作製方法の一例を示す図。
【図８】本発明の不揮発性メモリの作製方法の一例を示す図。
【図９】本発明の不揮発性メモリの作製方法の一例を示す図。
【図１０】本発明の不揮発性メモリの作製方法の一例を示す図。
【図１１】本発明の不揮発性メモリの一例を示す図。
【図１２】本発明の半導体装置の使用形態の一例を示す図。
【図１３】本発明の不揮発性メモリの動作の一例を示す図。
【図１４】本発明の半導体装置の使用形態の一例を示す図。
【図１５】本発明の半導体装置の使用形態の一例を示す図。
【符号の説明】
【０１４４】
１０１    Ｘアドレスデコーダ
１０２    Ｙアドレスデコーダ
１０３    周辺回路
１０４    絶縁膜
１０５    メモリセルアレイ
１２２    電荷蓄積層
１３１    薄膜集積回路
１３２    導電膜
１７４    導電膜
２０１    基板
２０２    絶縁膜
２０３    半導体膜
２０８    絶縁膜
２０９    絶縁膜
２１１    メモリセル
２１２    メモリトランジスタ
２１３    メモリトランジスタ
２２１    メモリセル
２２３    半導体膜
３１２    メモリトランジスタ
４０１    Ｘアドレスデコーダ
４０２    Ｙアドレスデコーダ
４０３    周辺回路
４０５    メモリセルアレイ
６０１    Ｘアドレスデコーダ
６０２    Ｙアドレスデコーダ
６０３    周辺回路
６０５    メモリセルアレイ
８０２    基板
８０４    絶縁膜
８０８    半導体膜
８１０    半導体膜
８１２    半導体膜
８１４    レジスト
８１６    不純物領域
８１８    絶縁膜
８２０    絶縁膜
８２４    電荷蓄積層
８２６    電荷蓄積層
８２８    絶縁膜
８３０    絶縁膜
８３２    絶縁膜
８３４    絶縁膜
８３６    導電膜
８３８    絶縁膜
８４０    電荷蓄積層
８４２    絶縁膜
８４４    導電膜
８４８    絶縁膜
８５０    電荷蓄積層
８５２    絶縁膜
８５４    導電膜
８５８    絶縁膜
８６０    導電膜
８６２    絶縁膜
８６４    導電膜
８６８    低濃度不純物領域
８７４    レジスト
８７６    高濃度不純物領域
８７８    チャネル形成領域
８８０    絶縁膜
８８２    レジスト
８８４    チャネル形成領域
８８６    高濃度不純物領域
８８８    低濃度不純物領域
８９０    高濃度不純物領域
８９２    チャネル形成領域
８９４    高濃度不純物領域
８９６    低濃度不純物領域
８９８    チャネル形成領域
９００    高濃度不純物領域
９０２    低濃度不純物領域
９０６    絶縁膜
９０８    絶縁膜
９１０    導電膜
９２０    絶縁膜
９２２    導電膜
１０３ａ    半導体膜
１２２５    メモリ
２０３ａ    チャネル形成領域
２０３ｂ    チャネル形成領域
２０３ｃ    ドレイン領域
２０３ｅ    ドレイン領域
２０４ａ    第１の絶縁膜
２０４ｂ    第１の絶縁膜
２０５ａ    導電膜
２０５ｂ    導電膜
２０６ａ    第２の絶縁膜
２０６ｂ    第２の絶縁膜
２０７ａ    導電膜
２０７ｂ    導電膜
２１０ａ    導電膜
２１０ｂ    導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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