(57)【要約】【課題】半導体集積回路の各素子レベルでのトグル回数を平準化するバーンインテストパターンを生成する平準化工程を含む半導体集積回路の検査方法の提供。【解決手段】本発明による半導体集積回路の検査方法は、前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、該バーンインパターン生成工程は、前記半導体集積回路の各素子レベルでのトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする。【選択図】図１
2008151701.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の検査方法であって、
前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、
該バーンインパターン生成工程は、前記半導体集積回路の各素子レベルでのトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする、半導体集積回路の検査方法。
【請求項２】
前記平準化工程は、前記半導体集積回路のトグル率が目標トグル率を達成し、前記半導体集積回路の各素子レベルでのトグル回数の平準度が目標平準度を達成し、且つ、バーンインテストパターンのアドレス数が目標アドレス数以下となるような前記平準化バーンインテストパターンを生成する工程を含む、請求項１に記載の半導体集積回路の検査方法。
【請求項３】
前記平準化工程は、前記トグル回数を平準化するための回路修正情報若しくは回路追加情報を生成し、該生成した回路修正情報若しくは回路追加情報を回路設計に反映させる工程を含む、請求項１に記載の半導体集積回路の検査方法。
【請求項４】
前記平準化工程は、テストパターン自動生成ツールを用いずにマニュアル式に1個以上のバーンインテストパターンを生成し、該バーンインテストパターンを用いて前記平準化バーンインテストパターンを生成する工程を含む、請求項１に記載の半導体集積回路の検査方法。
【請求項５】
前記平準化工程は、前記半導体集積回路に含まれる各論理回路素子のノードの負荷量をパラメータとして、各ノードの負荷量を平準化する前記平準化バーンインテストパターンを生成する工程を含む、請求項１に記載の半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のバーインテストを含む半導体集積回路の検査方法に関する。
【背景技術】
【０００２】
従来から、故障検出シミュレーション結果を、回路素子の配置及び配線指定等を行うレイアウト設計に反映させる回路設計装置が知られている（例えば、特許文献１参照）。この回路設計装置では、論理回路内部の各ノードのトグル数を計測し、トグル数が一定以下のノードに対してビアの複数装入や広幅配線が実施されている。
【特許文献１】特開２００６−１７９７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、半導体集積回路を市場へ出荷するため、又は評価を行うためには、高い信頼性を確保するスクリーニングが必要となる。このスクリーニングを行うために、一般的に、バーインテストが実施されている。
【０００４】
かかる半導体集積回路のバーインテストでは、半導体集積回路の各素子レベルでのトグル回数を平準化するバーンインテストパターンを生成することが、スクリーニング精度を向上させ、高信頼性を確保する上で重要となる。これは、トグル回数に偏りが生ずると、トグルによる素子レベルでの過渡動作、特に酸化膜に対する充放電回数に偏りが生ずることになるので、高い信頼性を確保できるバーインテストが実現できないからである。
【０００５】
この点、ATPG（automatic  test  pattern  generation）やCAD(computer-aided  design)を用いて自動的に生成されるバーンインテストパターンでは、現在のところ、回路全体としてのトグル率を高めることに照準を置いていて、各素子レベルで、どのように動作しているか（何度トグルしているか）を考慮していないため、各素子レベルでのトグル回数を平準化することができないという、問題点がある。即ち、現状のバーンインテストパターン生成方法においては、各素子レベルのトグル回数をパターンに反映しておらず、トグルしていれば問題なしとする傾向にある。
【０００６】
そこで、本発明は、半導体集積回路の各素子レベルでのトグル回数を平準化するバーンインテストパターンを生成する平準化工程を含む半導体集積回路の検査方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、第１の発明は、半導体集積回路の検査方法であって、
前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、
該バーンインパターン生成工程は、前記半導体集積回路の各素子レベルでのトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする。
【０００８】
第２の発明は、第１の発明に係る半導体集積回路の検査方法において、
前記平準化工程は、前記半導体集積回路のトグル率が目標トグル率を達成し、前記半導体集積回路の各素子レベルでのトグル回数の平準度が目標平準度を達成し、且つ、バーンインテストパターンのアドレス数が目標アドレス数以下となるような前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする。
【０００９】
第３の発明は、第１の発明に係る半導体集積回路の検査方法において、
前記平準化工程は、前記トグル回数を平準化するための回路修正情報若しくは回路追加情報を生成し、該生成した回路修正情報若しくは回路追加情報を回路設計に反映させる工程を含むことを特徴とする。
【００１０】
第４の発明は、第１の発明に係る半導体集積回路の検査方法において、
前記平準化工程は、テストパターン自動生成ツールを用いずにマニュアル式に1個以上のバーンインテストパターンを生成し、該バーンインテストパターンを用いて前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする。
【００１１】
第５の発明は、第１の発明に係る半導体集積回路の検査方法において、
前記平準化工程は、前記半導体集積回路に含まれる各論理回路素子のノードの負荷量をパラメータとして、各ノードの負荷量を平準化する前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体集積回路の各素子レベルでのトグル回数を平準化するバーンインテストパターンを生成する平準化工程を含む半導体集積回路の検査方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００１４】
図１は、実施例１による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。半導体集積回路は、任意であるが、各種ＬＳＩ(large-scale  integration)やＩＣ(integrated  circuit)等であってよく、例えばＣＭＯＳ  (complementary  metal  oxide  semiconductor)により構成されたインバータや２入力ＮＡＮＤ等からなる論理回路を含む。
【００１５】
半導体集積回路の設計工程は、図１に示すように、時系列順に、仕様設計工程１０、ＲＴＬ（Resister  Transfer  Level）設計工程１２、ゲートレベル設計工程１４、レイアウト設計工程１６、製造・試作・評価工程１８、及び、量産工程１９を含む。また、ＲＴＬ設計工程１２に並行して、バーイン装置（図示せず）に半導体集積回路をテスト可能な状態で実装して搬入されるボードを設計するバーインボード設計工程２０が存在する。バーインボード設計工程２０は、仕様設計工程１０からの情報に基づいて行われ、バーインボード設計工程２０からの情報は、ゲートレベル設計工程１４に反映される。
【００１６】
仕様設計工程１０、ＲＴＬ設計工程１２、ゲートレベル設計工程１４、レイアウト設計工程１６、製造・試作・評価工程１８、及び、量産工程１９については、広く知られており、ここでは、特に詳細に言及しない。
【００１７】
本実施例１による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程３０を含み、平準化バーインテストパターン作成工程３０は、ゲートレベル設計工程１４からの情報に基づいて実行されるトグル率算出工程２２、トグル回数算出工程２４及びバーインテストパターン作成工程２６を含む。トグル率算出工程２２では、例えば、ゲートレベル設計工程１４から得られる情報に基づいて、検証用バーインテストパターンを作成し、当該検証用バーインテストパターンでのトグル率が算出される。ここで、トグル率とは、半導体集積回路の全ノードに対するトグルしたノードの数の比率をいう。トグルとは、ノードの状態が０から１又は１から０に変化することをいう。尚、検証用バーインテストパターンは、例えばトグル率を最大化する観点（目標トグル率を達成する観点）から例えばATPGにより自動的に若しくはマニュアルで作成されるものであってよい。
【００１８】
トグル回数算出工程２４では、トグル率算出工程２２で用いられた検証用バーインテストパターンでの各素子のトグル回数が算出される。
【００１９】
バーインテストパターン作成工程２６は、半導体集積回路の各素子レベルでのトグル回数の偏りを無くし、どの回路素子に対してもトグルによるバーンインストレスを均一化するバーインテストパターンを作成するための工程である。具体的には、バーインテストパターン作成工程２６では、トグル率算出工程２２及びトグル回数算出工程２４からの情報に基づいて、各素子レベルでのトグル回数が目標とする平準度を達成するような、バーインテストパターン（以下、これを「平準化バーインテストパターン」という。）が作成される。即ち、バーインテストパターン作成工程２６では、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンが作成される。これにより、トグル回数の素子間での偏りを無くし、高い信頼性を得ることができるバーインテストパターンを作成することができる。
【００２０】
バーインテストパターン作成工程２６において、平準度は、例えば以下の式で評価されてもよい。
評価値＝（最大トグル回数−最小トグル回数）／パターン総アドレス数
この場合、評価値の値が小さいほど、平準度が高いと判断することができる。尚、パターン総アドレス数とは、平準化バーインテストパターンの総アドレス数、即ちステップ数に相当する。
【００２１】
このような評価値を用いる場合、平準化バーインテストパターンでテストした場合に得られる評価値が、目標評価値（目標平準度）を達成するように、平準化バーインテストパターンが作成される。
【００２２】
或いは、簡易的に、各素子レベルでのトグル回数が、目標トグル回数を達成するように、平準化バーインテストパターンを作成してもよい。即ち、最小トグル回数が目標トグル回数より小さい場合には、最小トグル回数が目標トグル回数まで増加するように、最大トグル回数が目標トグル回数より大きい場合には、最大トグル回数が目標トグル回数まで減少するように、平準化バーインテストパターンを作成してもよい。
【００２３】
尚、平準化バーインテストパターン作成工程３０において、平準化バーインテストパターンは、上記の検証用バーインテストパターンにパターンを追加する形態で作成されてもよいし、上記の検証用バーインテストパターンとは別の新たなパターンとして作成されてもよい。
【００２４】
また、平準化バーインテストパターン作成工程３０は、バーインテストパターン自体により半導体集積回路の各素子レベルでのトグル回数の偏りを無くすだけでなく、例えば図１に示すように、バーインテストパターン作成工程２６で作成された平準化バーインテストパターンをＲＴＬ設計工程１２に反映させて半導体集積回路を修正することにより、半導体集積回路の各素子レベルでのトグル回数の偏りを無くすことを含んでよい。
【００２５】
以上説明した実施例１による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００２６】
上述の如く、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【実施例２】
【００２７】
図２は、実施例２による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。上述の実施例1と同様の工程については、同一の参照符号を付して説明を省略する。
【００２８】
本実施例２による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程３００を含み、平準化バーインテストパターン作成工程３００は、ゲートレベル設計工程１４からの情報に基づいて実行されるトグル率最大化パターンを作成する工程３１０と、各素子のトグル回数を算出すると共に、トグル回数を平均化し、且つ、バーインテストパターンを最短化するための情報を生成する工程３１２と、バーインテストパターン作成工程３１４とを含む。
【００２９】
工程３１０では、先ず、ゲートレベル設計工程１４から得られる情報に基づいて、検証用初期バーインテストパターンが作成される。検証用初期バーインテストパターンは、トグル率を最大化する観点（目標トグル率を達成する観点）から例えばATPGにより自動的に若しくはマニュアルで作成されるものであってよい。また、工程３１０では、後述の工程３１２からのパターン修正情報を基に、トグル率を最大化する観点から、作成した検証用初期バーインテストパターンに適宜修正が施される。
【００３０】
工程３１２では、検証用初期バーインテストパターンでの各素子のトグル回数が算出され、算出されたトグル回数を基に、各素子のトグル回数を平準化し、且つ、バーインテストパターンを最短化する観点から、パターン／回路修正情報が生成される。各素子のトグル回数を平準化する方法については、上述の実施例1と同様であってよい。バーインテストパターンを最短化することは、バーインテストパターンの総アドレス数を、所定の目標アドレス数まで低減することをいう。尚、所定の目標アドレス数は、半導体集積回路の回路規模に依存するが、バーンイン装置で使用可能な最大メモリ容量を超えないアドレス数に設定される。尚、回路修正情報は、図２に示すように、レイアウト設計工程１６に反映されてよい。
【００３１】
バーインテストパターン作成工程３１４は、平準化バーインテストパターンを作成する。この平準化バーインテストパターンは、工程３１０から工程３１２（パターン修正）を介して得られる検証用バーインテストパターンである。この平準化バーインテストパターンは、上述の如く工程３１０及び工程３１２での処理により、トグル率を最大化し、各素子のトグル回数を平準化し、且つ、バーインテストパターンを最短化するようなテストパターンとなっている。
【００３２】
以上説明した実施例２による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００３３】
上述の如く、実施例1と同様、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【００３４】
特に、実施例２によれば、目標トグル率と、トグル各素子レベルでのトグル回数の目標平準度（目標評価値）をパラメータとし、最終的に１つのパターンに集約した最短化された平準化バーインテストパターンを作成するので、バーンイン装置に確保しなければならないメモリ量を低減でき、バーンイン装置への実装効率を高めることができる。
【００３５】
尚、本実施例２において、平準化バーインテストパターン作成工程３００は、例えば図２に示すように、バーインテストパターン作成工程３１４で作成された平準化バーインテストパターンをＲＴＬ設計工程１２に反映させて半導体集積回路を修正することにより、トグル率を最大化し、各素子のトグル回数を平準化し、且つ、バーインテストパターンを最短化することを含んでよい。
【実施例３】
【００３６】
図３は、実施例３による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。上述の実施例２と同様の工程については、同一の参照符号を付して説明を省略する。
【００３７】
本実施例３による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程４００を含み、平準化バーインテストパターン作成工程４００は、ゲートレベル設計工程１４からの情報に基づいて実行されるトグル率最大化パターンを作成する工程３１０と、各素子のトグル回数を算出すると共に、トグル回数を平均化し、且つ、バーインテストパターンを最短化するための情報を生成する工程３１２と、バーインテストパターン作成工程３１４と、設計反映工程４１０とを含む。
【００３８】
設計反映工程４１０では、工程３１２からの回路修正情報を基に、半導体集積回路の対象回路に対して、回路修正・追加情報が作成される。回路修正・追加情報は、図３に示すように、ＲＴＬ設計工程１２やゲートレベル設計工程１４に反映させられる（例えば、論理合成やゲートレベル回路修正が実現される）。回路修正・追加情報の作成は、外部端子情報、ＳＣＡＮチェーンがある場合にはその入出力制約条件を考慮して実現される。尚、条件を変更するときは、バーインボード設計工程２０にも反映させる。
【００３９】
設計反映工程４１０では、例えば、トグル回数が少ない回路素子に対して、バーンイン環境で印加しトグルさせることができるように、バーンイン専用回路が追加される。例えば、トグルしていないノード、又は、トグル回数が目標値に達していないノードのトグル回数情報から、トグル回数が少ないノードに対して、トグル回数レベルを数段階設定し、各レベルの回路毎に擬似的に接続し、簡易に（マニュアルでも）トグル回数を増加させる。
【００４０】
以上説明した実施例３による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００４１】
上述の如く、実施例1と同様、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【００４２】
特に、実施例３によれば、半導体集積回路の対象回路に対して、トグル率を最大化し、各素子のトグル回数を平準化し、且つ、バーインテストパターンを最短化するような、バーンイン専用回路が追加されるので、半導体集積回路の実動作に影響を及ぼさない態様で、トグル回数の平準化を図ることができる。また、半導体集積回路の実動作に関連する回路と、バーンイン専用回路とを区分けして作成することで（実装領域を区分することで）、それぞれ個別の修正・改良が容易となると共に、半導体集積回路の実動作に関連する回路の設計資産としての利用可能性を高めることができる。
【実施例４】
【００４３】
図４は、実施例４による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。上述の実施例１と同様の工程については、同一の参照符号を付して説明を省略する。
【００４４】
本実施例４による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程５００を含み、平準化バーインテストパターン作成工程５００は、工程５０８から工程５５０を含む。
【００４５】
工程５０８では、ＡＴＰＧによるバーインテストパターン作成が実行される。半導体集積回路の仕様によっては、ＡＴＰＧによるバーインテストパターン作成ができないものがあるので、かかる場合には、工程５０８は省略されてよい。
【００４６】
工程５１０では、工程５０８と並列的に、マニュアル作成によりバーインテストパターンが作成される。マニュアル作成では、半導体集積回路の全体動作を考慮し、設計者が想定している半導体集積回路全体としての回路動作が損なわれないように、バーインテストパターンが作成される。
【００４７】
工程５２０では、工程５０８，５１０からのそれぞれのバーインテストパターンを合体させた全体としてトグル率が算出される。
【００４８】
工程５３０では、トグル回数情報が抽出されると共に、トグルしていないノード、又は、トグル回数が目標値に達していないノードが抽出される。
【００４９】
工程５４０では、工程５３０からの情報を基に、トグル率を最大化し、且つ、各素子のトグル回数を平準化するようなパターン／回路修正情報が生成される。パターン／回路修正情報のうちの回路修正情報は、図４に示すように、ＲＴＬ設計工程１２やレイアウト設計工程１６に反映されてよい。
【００５０】
工程５５０では、ＡＴＰＧによるバーインテストパターン及びマニュアル作成によりバーインテストパターンと、パターン修正情報を用いて、最終的なバーインテストパターン（平準化バーインテストパターン）が作成される。この平準化バーインテストパターンは、ＡＴＰＧによるバーインテストパターンとマニュアル作成によりバーインテストパターンとを合成したパターンに、パターン修正情報を反映させたものであってもよいし、パターン修正情報を反映させた２つのバーインテストパターン（ＡＴＰＧによるバーインテストパターンとマニュアル作成によるバーインテストパターン）のそれぞれからなるものであってもよい。
【００５１】
以上説明した実施例４による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００５２】
上述の如く、実施例1と同様、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【００５３】
特に、実施例４によれば、マニュアル作成によりバーインテストパターンを反映して平準化バーインテストパターンを作成することにより、半導体集積回路の全体動作を考慮した形態でバーインテストを実行することができる。特に、ＳＣＡＮチェーンを用いるようなＡＴＰＧでは半導体集積回路の基本動作が想定されていないため、設計者が想定する基本動作に対するバーンイン効果が確認できない場合があるが、本実施例４によれば設計者が想定する基本動作に対するバーンイン効果を保持することができる。また、半導体集積回路の基本動作を考慮した形態でバーインテストを実行することができるので、不具合が発生したアドレスに対し、そのアドレスが実動作にどのように影響があるのかを容易に把握することができる。
【実施例５】
【００５４】
図５は、実施例５による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。上述の実施例１と同様の工程については、同一の参照符号を付して説明を省略する。
【００５５】
本実施例５による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程６００を含み、平準化バーインテストパターン作成工程６００は、工程６１０から工程６４０を含む。
【００５６】
工程６１０では、ゲートレベル設計工程１４から得られる検証用バーインテストパターンでのトグル率が算出される。
【００５７】
工程６２０では、半導体集積回路内の各ノードの負荷量（接続ゲート数）が算出される。更に、論理回路内のノードに対して、接続されているゲート数情報を基に、各ノードの目標トグル回数係数を設定する。ここで、各論理回路素子のノードの負荷量によって、各ノードの充放電量が変化するので、目標トグル回数係数は、負荷量の小さいノードについて大きな値に設定され、負荷量が大きいノードについて小さい値に設定される。即ち、各ノードの充放電量が同様になるように各ノードの目標トグル回数係数が決定される。
【００５８】
工程６３０では、ゲートレベル設計工程１４から得られる検証用バーインテストパターンでの各素子のトグル回数が算出されると共に、各素子のトグル回数が平準化されるようなパターン／回路修正情報が生成される。パターン／回路修正情報のうちの回路修正情報は、図５に示すように、設計工程１２やレイアウト設計工程１６に反映されてよい。
【００５９】
工程６４０では、工程６３０からのパターン修正情報と、工程６２０からの目標トグル回数係数を用いて、最終的なバーインテストパターン（平準化バーインテストパターン）が作成される。例えば、ノード毎に、所与の目標トグル回数に目標トグル回数係数を乗算して補正した目標トグル回数を設定し、当該補正した目標トグル回数が各ノードで達成されるような平準化バーインテストパターンが生成される。即ち、論理回路内では全体として、各ノードで同様の過渡応答効果が得られるような平準化バーインテストパターンが生成される。尚、このようにして生成された平準化バーインテストパターンは、図５に示すように、ＲＴＬ設計工程１２に反映されてもよい。即ち、回路修正・追加により、平準化バーインテストパターンによる平準化効果が担保されてもよい。
【００６０】
以上説明した実施例５による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００６１】
上述の如く、実施例1と同様、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【００６２】
特に、実施例５によれば、論理回路内の各ノードの負荷量に応じた目標トグル回数を設定するので、過渡応答に対する充放電効果に対するスクリーニング効果を平準化することができる。
【００６３】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００６４】
【図１】実施例１による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【図２】実施例２による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【図３】実施例３による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【図４】実施例４による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【図５】実施例５による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【符号の説明】
【００６５】
２６，３００，４００，５００，６００    平準化バーインテストパターン作成工程
【図１】
2008151701.tif 000003
【図２】
2008151701.tif 000004
【図３】
2008151701.tif 000005
【図４】
2008151701.tif 000006
【図５】
2008151701.tif 000007