(57)【要約】【課題】機能回路の回路構成、配置位置、動作タイミング、およびクロックツリーに応じて、必要最小限のデカップリング容量を効率的に配置することができる半導体装置のレイアウト方法およびレイアウトプログラムを提供すること。【解決手段】半導体装置のレイアウト方法は、第１タイミングで出力動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、第１機能回路とは異なる第２タイミングで出力動作をする第２機能回路を配置するステップと、第２機能回路に必要とされるデカップリング容量値が、第１デカップリング容量素子で十分であるか否かを検証するステップと、第２機能回路のデカップリング容量値が不十分である場合に、第２機能回路に第２デカップリング容量素子を付加するステップと、を備えている。【選択図】図１
2008053606.tif 000002
【特許請求の範囲】
【請求項１】
第１タイミングで動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子を付加するステップの後、前記第１機能回路とは異なる第２タイミングで動作をする第２機能回路を配置するステップと、
前記第２機能回路を配置するステップの後、前記第２機能回路に必要とされるデカップリング容量値が、前記第１デカップリング容量素子で十分であるか否かを検証するステップと、
前記第２機能回路のデカップリング容量値を検証するステップの後、前記第２機能回路のデカップリング容量値が不十分である場合に、前記第２機能回路に第２デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウト方法。
【請求項２】
請求項１に記載の半導体装置のレイアウト方法であって、
前記第１機能回路は、クロックに同期して動作する同期回路または／およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウト方法。
【請求項３】
請求項２に記載の半導体装置のレイアウト方法であって、
前記第１デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子が付加された前記同期回路、およびクロックツリーを配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第１デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウト方法。
【請求項４】
請求項１に記載の半導体装置のレイアウト方法であって、
前記第１デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第３デカップリング容量素子を配置するステップを備え、
前記第１デカップリング容量素子を付加するステップは、前記基幹電源母線に至る経路に他の前記第１機能回路が存在しない場合には、前記第１デカップリング容量素子の容量値から、前記第３デカップリング容量素子の容量値を差し引くステップを有する
ことを特徴とする半導体装置のレイアウト方法。
【請求項５】
請求項１に記載の半導体装置のレイアウト方法であって、
前記第１機能回路に前記第１デカップリング容量素子を付加する際、前記第１機能回路に前記第１デカップリング容量素子を結合し一つのセルを形成するステップを備える
ことを特徴とする半導体装置のレイアウト方法。
【請求項６】
請求項１に記載の半導体装置のレイアウト方法であって、
前記第１および第２機能回路に付加される前記第１および第２デカップリング容量素子の容量値は、出力負荷情報に基づき決定される
ことを特徴とする半導体装置のレイアウト方法。
【請求項７】
請求項６に記載の半導体装置のレイアウト方法であって、
前記出力負荷情報に対する前記第１および第２デカップリング容量素子の容量値が対応付けられたデカップリング容量値テーブルを有する
ことを特徴とする半導体装置のレイアウト方法。
【請求項８】
第１タイミングで動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子を付加するステップの後、前記第１機能回路とは異なる第２タイミングで動作をする第２機能回路を配置するステップと、
前記第２機能回路を配置するステップの後、前記第２機能回路に必要とされるデカップリング容量値が、前記第１デカップリング容量素子で十分であるか否かを検証するステップと、
前記第２機能回路のデカップリング容量値を検証するステップの後、前記第２機能回路のデカップリング容量値が不十分である場合に、前記第２機能回路に第２デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウトプログラム。
【請求項９】
請求項８に記載の半導体装置のレイアウトプログラムであって、
前記第１機能回路は、クロックに同期して動作する同期回路または／およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウトプログラム。
【請求項１０】
請求項９に記載の半導体装置のレイアウトプログラムであって、
前記第１デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子が付加された前記同期回路、およびクロックツリーを配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第１デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウトプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源ノイズによる誤動作を防止するために半導体装置に配置されるデカップリング容量についての半導体装置のレイアウト方法およびレイアウトプログラムに関するものである。
【背景技術】
【０００２】
近年の半導体装置は、微細化または／および高集積化の進展に伴い、動作電源電圧の低電圧化または／および動作周波数の高速化が進んでいる。しかしながら、動作周波数の高速化により電源ノイズが増大する一方で、動作電源電圧が低電圧化する場合、電源ノイズに伴う誤動作等の回路動作への悪影響が問題となる。
【０００３】
こうした問題への対策として、デカップリング容量を配置して電源ノイズを抑制する方策が考えられている。特許文献１に開示されているデカップリング容量の配置方法では、論理セルの配置に先立って、対象領域にデカップリング容量を平均的に配置し、次いでデカップリング容量の空き領域に論理セルを配置する。
【０００４】
対象領域を多数の単位エリアに分割した上で、対象領域に配置する論理セルの総消費電力から各単位エリアの平均消費電力を算出する。平均消費電力と各単位エリア内に配置された論理セルの消費電力とを比較して、各単位エリアでデカップリング容量が不足するか否かを算出する。
【０００５】
各単位エリアでデカップリング容量が不足すると判断される場合には、単位エリア内の一部の論理セルを他の単位エリアに移動させることにより、または単位エリア内の論理セルの消費電力が削減されるように論理変更を行なうことにより、各単位エリアごとのデカップリング容量を充足させる。
【０００６】
また、他の関連技術として特許文献２、３が開示されている。
【０００７】
【特許文献１】特開２００６−４０９６２号公報
【特許文献２】特開２００４−５５９５４号公報
【特許文献３】特開２００２−２８８２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、微細化、高集積化され、低電圧化、高速化された半導体装置において、論理セル等の論理演算を行う機能回路の回路構成に応じて、また、機能回路のチップ上への配置位置に応じて、さらに、チップ上に配置された機能回路を確実に動作させるためのクロックツリーに応じて、回路動作に伴う電源ノイズの大きさや発生タイミングは種々変化することとなるが、特許文献１のデカップリング容量の配置方法では、これらの要因をデカップリング容量の配置に有効に反映することができず問題である。
【０００９】
例えば、半導体装置に搭載される機能回路には、大きく分けて２種類の回路がある。クロック信号に同期して動作する同期回路と、クロック信号には同期しない組み合わせ回路等に代表される非同期回路とである。大規模化された半導体装置においては、同期回路を主体とした機能回路で構成される場合がある。この場合、複数の機能回路がクロック信号に同期して略同時に動作することになり、同期回路の動作タイミングにあわせて電源ノイズのピーク値が大きくなってしまうおそれがある。半導体装置に搭載される機能回路として同期回路と非同期回路とが混在する場合に、機能回路の回路構成に応じて電源ノイズの大きさが異なることとなり、デカップリング容量の最適配置が重要である。
【００１０】
また、同期回路は、クロック信号に同期して動作することより、動作時刻が一致していることが好ましい。このため、同じタイミングで動作する同期回路を優先的に近接して配置する、いわゆるタイミングドリブンレイアウト手法が利用される場合がある。この場合、半導体装置上で、特定のタイミングで大きな電源ピークが発生する領域が局在し電源ノイズが、発生することとなる。タイミングドリブンレイアウト手法等による機能回路のレイアウトに応じて、デカップリング容量を配置することが重要である。
【００１１】
さらに、回路規模が大きくなるに従い、同期回路間で動作タイミングを一致させるために、チップ上でのクロック信号の伝播遅延（いわゆるクロックスキュー）が抑制することが重要である。これは、クロック信号の経路にクロックバッファ回路を挿入して対応する。クロックバッファ回路の挿入位置や駆動能力は、チップ上の同期回路の配置位置に応じて異なるため、通常、機能回路のレイアウトに合わせて行なわれることが一般的である。クロックバッファ回路の挿入位置、挿入数、およびクロックバッファ回路の駆動能力に応じて、デカップリング容量を配置することが重要である。
【００１２】
本発明は前記背景技術に鑑みなされたものであり、機能回路の回路構成、配置位置、動作タイミング、およびクロックツリーに応じて、必要最小限のデカップリング容量を効率的に配置することができる半導体装置のレイアウト方法およびレイアウトプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
その解決手段は、第１タイミングで動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、前記第１デカップリング容量素子を付加するステップの後、前記第１機能回路とは異なる第２タイミングで動作をする第２機能回路を配置するステップと、前記第２機能回路を配置するステップの後、前記第２機能回路に必要とされるデカップリング容量値が、前記第１デカップリング容量素子で十分であるか否かを検証するステップと、前記第２機能回路のデカップリング容量値を検証するステップの後、前記第２機能回路のデカップリング容量値が不十分である場合に、前記第２機能回路に第２デカップリング容量素子を付加するステップと、を備えることを特徴とする半導体装置のレイアウト方法である。
【００１４】
また、他の解決手段は、第１タイミングで動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、前記第１デカップリング容量素子を付加するステップの後、前記第１機能回路とは異なる第２タイミングで動作をする第２機能回路を配置するステップと、前記第２機能回路を配置するステップの後、前記第２機能回路に必要とされるデカップリング容量値が、前記第１デカップリング容量素子で十分であるか否かを検証するステップと、前記第２機能回路のデカップリング容量値を検証するステップの後、前記第２機能回路のデカップリング容量値が不十分である場合に、前記第２機能回路に第２デカップリング容量素子を付加するステップと、を備えることを特徴とする半導体装置のレイアウトプログラムである。
【００１５】
本発明の半導体装置のレイアウト方法およびレイアウトプログラムでは、第１タイミングで出力動作をする第１機能回路に消費電流に見合う第１デカップリング容量素子が付加される。第２機能回路のレイアウト後に、第２タイミングで出力動作をする第２機能回路に必要とされるデカップリング容量素子で十分であるか否かが検証される。ここで、第１機能回路と、第２機能回路とは動作タイミングが異なるため、第１デカップリング容量素子を第２機能回路のデカップリング容量素子として共有できる場合があり、第２機能回路にデカップリング容量値が十分である場合が生じる。それでもなお、第２機能回路にデカップリング容量値が不十分であると検証された場合には、第２機能回路に第２デカップリング容量素子が付加される。
【００１６】
これにより、第１機能回路に見合う第１デカップリング容量素子を確実に付加することができ、第２機能回路では第１機能回路の第１デカップリング容量素子を共有しつつ適切な第２デカップリング容量素子を付加することができる。
【発明の効果】
【００１７】
本発明によれば、機能回路の回路構成、配置位置、動作タイミング、およびクロックツリーに応じて、必要最小限のデカップリング容量を効率的に配置することができる半導体装置のレイアウト方法およびレイアウトプログラムを提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置のレイアウト方法およびレイアウトプログラムについて具体化した実施形態を図１〜図５に基づき図面を参照しつつ詳細に説明する。
【００１９】
（第１実施形態）
図１は、第１実施形態にかかる半導体装置のレイアウト方法のフローチャートである。また、図２は、第１実施形態にかかる半導体装置のレイアウト方法による物理的なレイアウトを示す概略図である。以下の説明では図１のフローチャートを中心に説明し、必要に応じて図２を参照して説明する。
ステップＳ１において、回路接続情報に基づき、半導体装置のＩ／Ｏフレームの生成や機能モジュールの概略的な配置が決定されるフロアプランが実行される。
【００２０】
ステップＳ２において、基幹電源母線下に第３デカップリング容量素子ＤＣ３が配置される。図２では、基幹電源母線ＶＤＤ１，ＶＳＳ１の下に配置された２つの第３デカップリング容量素子ＤＣ３が示されている。
【００２１】
ステップＳ３において、同期回路セルに第１デカップリング容量素子を配置したセルが生成される。このとき、回路情報に基づき同期回路セルの出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。図２では、同期回路セル１Ｃの両端に第１デカップリング容量素子ＤＣ１が配置された同期回路セル１が生成されることになる。
【００２２】
ステップＳ４において、同期回路の動作時刻が揃うように、同じタイミングで動作するステップＳ３にて生成した同期回路セルを優先的に近接して配置するタイミングドリブンレイアウトが行なわれる。
【００２３】
ステップＳ５において、クロックツリーごとのクロックバッファに第１デカップリング容量素子を配置した第１クロックバッファセルが生成される。このとき、クロックツリーに応じた回路情報に基づきクロックバッファの出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。
【００２４】
ステップＳ６において、クロックツリーに基づき、クロックバッファが配置されるクロックツリーレイアウトが行なわれる。このクロックツリーレイアウトに使用されるセルは、ステップＳ５で生成された第１クロックバッファセルである。
【００２５】
ステップＳ７において、回路接続情報に基づき、組み合わせ回路セルのレイアウトと全体配線が行なわれる。
【００２６】
ステップＳ８において、配置・配線が行なわれた後に、所望の時間で動作を行なう回路になっているか否かの検証が行なわれる。所望の時間で動作を行なう回路になっていない場合には、必要に応じて、機能セルの変更や追加を行い、タイミング調整を行なうこととなる。
【００２７】
ところで、ステップＳ８までは、組み合わせ回路セルにデカップリング容量素子は付加されていないが、同期回路セルとは動作タイミングが異なり、同期回路セルのデカップリング容量素子を共有できる場合がある。
【００２８】
図３は、同期回路と組み合わせ回路の電源電流の関係を示す図である。同期回路Ｓ１，Ｓ２が動作して、その出力変化が組み合わせ回路Ｃ１の入力に伝播して動作するため、電源電流がピークとなるタイミングがずれる。この電源電流がピークとなるタイミングのずれにより、デカップリング容量素子を同期回路セルのデカップリング容量素子と共有することができる場合が生じることとなる。
【００２９】
ステップＳ９において、組み合わせ回路セルのデカップリング容量値の検証が行なわれる。第１デカップリング容量素子と共有することで組み合わせ回路セルのデカップリング容量値に不足がないと判断される場合には、デカップリング容量を追加しない。図２において、組み合わせ回路セル６は、クロックバッファセル５における第１デカップリング容量素子ＤＣ１の容量値で十分と判断されている。すなわち、組み合わせ回路セル６は、クロックバッファセル５における第１デカップリング容量素子ＤＣ１を共有することとなる。
一方、組み合わせ回路セルのデカップリング容量値に不足があると判断される場合には、ステップＳ１０に移行する。
【００３０】
ステップＳ１０において、組み合わせ回路セルに対して、空きスペースに第２デカップリング容量素子が追加される。このとき、組み合わせ回路の回路情報に基づく出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。その後、所望の時間で動作を行なう回路になっているか否かの検証を再度行なうためステップＳ８に戻る。図２において、組み合わせ回路セル７において、デカップリング容量値に不足があると判断されたため、第２デカップリング容量素子ＤＣ２が隣接して配置されている。
【００３１】
以上のステップＳ１〜Ｓ１０の実行により、半導体装置のレイアウトが完了する。なお、本実施形態では、同期回路セルと組み合わせ回路セルの動作タイミングが異なることに着目して、デカップリング容量素子を共有しているが、半導体装置内の配置スペースに余裕がある場合、ステップＳ７における組み合わせ回路セルのレイアウトの際に、論理セルの配置に先立って、対象領域にデカップリング容量を平均的に配置し、次いでデカップリング容量の空き領域に論理セルを、動作電流に応じて、組み合わせ配置をする方法も可能である。
その場合には、ステップＳ９において、不足なしの判定になり、ステップＳ１０を経由せず終了することができる。
【００３２】
第１実施形態にかかる半導体装置のレイアウト方法およびレイアウトプログラムは、クロックタイミングで出力動作をする同期回路およびクロックバッファに、消費電流に見合う第１デカップリング容量を付加するステップ（ステップＳ３およびステップＳ５）と、クロックタイミングとは異なるタイミングで出力動作をする組み合わせ回路を配置するステップ（ステップＳ７）と、組み合わせ回路に必要とされるデカップリング容量値が、第１デカップリング容量素子で十分であるか否か検証するステップ（ステップＳ９）と、組み合わせ回路のデカップリング容量値が不十分である場合に、組み合わせ回路に第２デカップリング容量素子を付加するステップ（ステップＳ１０）とを備えている。
【００３３】
これにより、同期回路およびクロックバッファに見合う第１デカップリング容量素子を確実に付加することができ、組み合わせ回路では、同期回路およびクロックバッファの第１デカップリング容量素子を共有しつつ適切な第２デカップリング容量素子を付加することができる。
【００３４】
また、第１実施形態にかかる半導体装置のレイアウト方法およびレイアウトプログラムは、同期回路およびクロックバッファに第１デカップリング容量素子を付加する際、同期回路およびクロックバッファに第１デカップリング容量素子を結合し、一つのセルを形成するステップ（ステップＳ３およびステップＳ５）を備えている。
これにより、第１デカップリング容量素子が付加されても、第１デカップリング容量素子を付加する前と同じ論理のセルとして取り扱うことができる。
【００３５】
また、第１実施形態にかかる半導体装置のレイアウト方法およびレイアウトプログラムでは、同期回路、クロックバッファおよび組み合わせ回路に付加される第１および第２デカップリング容量素子の容量値は、それぞれの回路の出力負荷情報に基づき決定されている。
出力負荷情報に基づき第１および第２のデカップリング容量素子の容量値が決定されるため、実際の動作に即した第１および第２のデカップリング容量素子を付加することができる。
【００３６】
また、第１実施形態にかかる半導体装置のレイアウト方法およびレイアウトプログラムでは、出力負荷情報に対する第１および第２デカップリング容量素子の容量値が対応付けられたデカップリング容量テーブルＴ１を参照して、第１および第２デカップリング容量素子の容量値を決定している。
これにより、第１および第２デカップリング容量素子を付加するたびに計算する必要がなく、処理の負荷を軽減することができる。
【００３７】
（第２実施形態）
次いで、第２実施形態について説明する。図４は、第２実施形態にかかる半導体装置のレイアウト方法のフローチャートである。また、図５は、第２実施形態にかかる半導体装置のレイアウト方法による物理的レイアウトを示す概略図である。第２実施形態では、第１実施形態におけるステップＳ３が、ステップＳ３１，Ｓ３２に分割され、第１実施形態におけるステップＳ５が、ステップＳ５１，Ｓ５２に分割され、ステップＳ１１〜Ｓ１４が追加されている。従って、以下の説明では異なる処理の部分を詳細に説明し、同一の処理の部分については簡略化あるいは省略して説明する。
【００３８】
ステップＳ２において、基幹電源母線下に第３デカップリング容量素子ＤＣ３が配置される。図５では、基幹電源母線ＶＤＤ１，ＶＳＳ１の下に配置された２つの第３デカップリング容量素子ＤＣ３が示されている。
【００３９】
ステップＳ３１において、同期回路セルに第１デカップリング容量素子を配置した第１同期回路セルが生成される。このとき、回路情報に基づき同期回路セルの出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。なお、この処理自体は第１実施形態におけるステップＳ３と同様である。
【００４０】
ステップＳ３２において、電源基幹母線下に配置される第３デカップリング容量素子の容量値を差し引いて第１デカップリング容量素子を配置した第２同期回路セルが生成される。このとき、回路情報に基づき同期回路セルの出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。図５において、同期回路セル１Ｃの左端に第１デカップリング容量素子ＤＣ１が、右端に第１デカップリング容量素子ＤＣ１Ａが配置された同期回路セル１Ａが第２同期回路セルに相当する。
【００４１】
ステップＳ４において、同期回路セルの動作時刻が揃うように、同じタイミングで動作する同期回路セルを優先的に近接して配置するタイミングドリブンレイアウトがなされる。このタイミングドリブンレイアウトに使用されるセルは、ステップＳ３１で生成された第１同期回路セルである。
【００４２】
ステップＳ５１において、クロックツリーごとのクロックバッファに第１デカップリング容量素子を配置した第１クロックバッファセルが生成される。このとき、クロックツリーに応じた回路情報に基づきクロックバッファの出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。なお、この処理自体は第１実施形態におけるステップＳ５と同様である。
【００４３】
ステップＳ５２において、電源基幹母線下に配置される第３デカップリング容量素子の容量値を差し引いて第１デカップリング容量素子を配置した第２クロックバッファセルが生成される。このとき、クロックツリーに応じた回路情報に基づきクロックバッファの出力負荷容量が算出され、デカップリング容量テーブルＴ１を参照して、必要なデカップリング容量値が決定される。図５において、クロックバッファセル２Ｃの左端に第１デカップリング容量素子ＤＣ１Ａが、右端に第１デカップリング容量素子ＤＣ１が配置されたクロックバッファセル２Ａが第２クロックバッファセルに相当する。
【００４４】
ステップＳ６において、クロックツリーに基づき、クロックバッファが配置されるクロックツリーレイアウトが行なわれる。このクロックツリーレイアウトに使用されるセルはステップＳ５１で生成された第１クロックバッファセルである。
【００４５】
ステップＳ１１において、電源基幹母線との間に電源ラインを共通とする他の第１機能回路（すなわち、同期回路またはクロックバッファ）が有るか否かが判定される。有ると判定される場合には、ステップＳ１３に移行し、無いと判定される場合には、ステップＳ１２に移行する。図５において、同期回路セル３Ｃの両端に第１デカップリング容量素子ＤＣ１を備える同期回路セル３は、クロックバッファセル２Ａがあるため、第３デカップリング容量素子ＤＣ３を共有することができず、第２同期回路セルには置き換えられない。
【００４６】
ステップＳ１２において、第１同期回路セルが第２同期回路セルに置き換えられ、または、第１クロックバッファセルが第２クロックバッファセルに置き換えられる。図５において、同期回路セル１Ａは、第１同期回路セルから第２同期回路セルに置き換えられたセルであり、クロックバッファセル２Ａは、第１クロックバッファセルから第２クロックバッファセルに置き換えられたセルである。
【００４７】
ステップＳ１３において、全ての第１機能回路（すなわち、同期回路またはクロックバッファ）について、ステップＳ１１の検証が完了したか否かが判定される。検証が完了していない場合にはステップＳ１１に戻り、検証が完了している場合にはステップＳ７に移行する。なお、ステップＳ７以降の処理は第１実施形態と同様であるため説明は省略する。以上の処理により、半導体装置のレイアウトが完了する。
【００４８】
第２実施形態にかかる半導体装置のレイアウト方法およびレイアウトプログラムは、第１デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第３デカップリング容量素子を配置するステップ（ステップＳ２）を備え、第１デカップリング容量素子を付加するステップは、基幹電源母線に至る経路に電源ラインを共通とする他の第１機能回路が存在しない場合には、第１デカップリング容量素子の容量値から、第３デカップリング容量素子の容量値を差し引くステップ（ステップＳ１２）を有している。
【００４９】
これにより、基幹電源母線下の第３デカップリング容量素子を共有できるので、基幹電源母線に至る経路に電源ラインを共通とする他の第１機能回路が存在しない第１機能回路のデカップリング容量素子を削減することができる。
【００５０】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１および第２実施形態において、クロックツリーレイアウトに先立ち、タイミングドリブンレイアウトを行っているが、タイミングドリブンレイアウトに先立ち、クロックツリーレイアウトを行う場合や、タイミングドリブンレイアウトとクロックツリーレイアウトを並行して行なう場合にも本発明を適用することができる。
【００５１】
なお、第１および第２実施形態のステップＳ１０において、組み合わせ回路セルに対して、空きスペースに不足分の第２デカップリング容量素子を追加している。これに代わり、近隣の同期回路セルまたはクロックバッファが配置済みの電源ラインが使用できる空きスペースがあれば、組み合わせ回路セルをその空きスペースに配置してもよい。これにより、組み合わせ回路セルは、同期回路セルまたはクロックバッファが有する第１デカップリング容量素子を共有することができ、余分な第２デカップリング容量素子の追加を抑制することができる。
【００５２】
なお、同期回路およびクロックバッファは第１機能回路の一例、組み合わせ回路は第２機能回路の一例である。
【００５３】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  第１タイミングで動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子を付加するステップの後、前記第１機能回路とは異なる第２タイミングで動作をする第２機能回路を配置するステップと、
前記第２機能回路を配置するステップの後、前記第２機能回路に必要とされるデカップリング容量値が、前記第１デカップリング容量素子で十分であるか否かを検証するステップと、
前記第２機能回路のデカップリング容量値を検証するステップの後、前記第２機能回路のデカップリング容量値が不十分である場合に、前記第２機能回路に第２デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウト方法。
（付記２）  付記１に記載の半導体装置のレイアウト方法であって、
前記第１機能回路は、クロックに同期して動作する同期回路または／およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウト方法。
（付記３）  付記２に記載の半導体装置のレイアウト方法であって、
前記第１デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子が付加された前記同期回路、およびクロックツリーを配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第１デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウト方法。
（付記４）  付記１に記載の半導体装置のレイアウト方法であって、
前記第１デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第３デカップリング容量素子を配置するステップを備え、
前記第１デカップリング容量素子を付加するステップは、前記基幹電源母線に至る経路に他の前記第１機能回路が存在しない場合には、前記第１デカップリング容量素子の容量値から、前記第３デカップリング容量素子の容量値を差し引くステップを有する
ことを特徴とする半導体装置のレイアウト方法。
（付記５）  付記１に記載の半導体装置のレイアウト方法であって、
前記第１機能回路に前記第１デカップリング容量素子を付加する際、前記第１機能回路に前記第１デカップリング容量素子を結合し一つのセルを形成するステップを備える
ことを特徴とする半導体装置のレイアウト方法。
（付記６）  付記１に記載の半導体装置のレイアウト方法であって、
前記第１および第２機能回路に付加される前記第１および第２デカップリング容量素子の容量値は、出力負荷情報に基づき決定される
ことを特徴とする半導体装置のレイアウト方法。
（付記７）  付記６に記載の半導体装置のレイアウト方法であって、
前記出力負荷情報に対する前記第１および第２デカップリング容量素子の容量値が対応付けられたデカップリング容量値テーブルを有する
ことを特徴とする半導体装置のレイアウト方法。
（付記８）  第１タイミングで動作をする第１機能回路に、消費電流に見合う第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子を付加するステップの後、前記第１機能回路とは異なる第２タイミングで動作をする第２機能回路を配置するステップと、
前記第２機能回路を配置するステップの後、前記第２機能回路に必要とされるデカップリング容量値が、前記第１デカップリング容量素子で十分であるか否かを検証するステップと、
前記第２機能回路のデカップリング容量値を検証するステップの後、前記第２機能回路のデカップリング容量値が不十分である場合に、前記第２機能回路に第２デカップリング容量素子を付加するステップと、
を備えることを特徴とする半導体装置のレイアウトプログラム。
（付記９）  付記８に記載の半導体装置のレイアウトプログラムであって、
前記第１機能回路は、クロックに同期して動作する同期回路または／およびクロックバッファを含む
ことを特徴とする半導体装置のレイアウトプログラム。
（付記１０）  付記９に記載の半導体装置のレイアウトプログラムであって、
前記第１デカップリング容量素子を付加するステップは、
前記同期回路の配置に先立ち、回路接続情報に基づき前記同期回路に前記第１デカップリング容量素子を付加するステップと、
前記第１デカップリング容量素子が付加された前記同期回路、およびクロックツリーを配置するステップと、
配置された前記クロックツリーに応じて生成された前記クロックバッファの回路接続情報に基づき、前記クロックバッファに前記第１デカップリング容量素子を付加するステップと、
を有する
ことを特徴とする半導体装置のレイアウトプログラム。
（付記１１）  付記８に記載の半導体装置のレイアウトプログラムであって、
前記第１デカップリング容量素子を付加するステップに先立ち、基幹電源母線下に第３デカップリング容量素子を配置するステップを備え、
前記第１デカップリング容量素子を付加するステップは、前記基幹電源母線に至る経路に他の前記第１機能回路が存在しない場合には、前記第１デカップリング容量素子の容量値から、前記第３デカップリング容量素子の容量値を差し引くステップを有する
ことを特徴とする半導体装置のレイアウトプログラム。
（付記１２）  付記８に記載の半導体装置のレイアウトプログラムであって、
前記第１機能回路に前記第１デカップリング容量素子を付加する際、前記第１機能回路に前記第１デカップリング容量素子を結合し一つのセルを形成するステップを備える
ことを特徴とする半導体装置のレイアウトプログラム。
（付記１３）  付記８に記載の半導体装置のレイアウトプログラムであって、
前記第１および第２機能回路に付加される前記第１および第２デカップリング容量素子の容量値は、出力負荷情報に基づき決定される
ことを特徴とする半導体装置のレイアウトプログラム。
（付記１４）  付記１３に記載の半導体装置のレイアウトプログラムであって、
前記出力負荷情報に対する前記第１および第２デカップリング容量素子の容量値が対応付けられたデカップリング容量値テーブルを有する
ことを特徴とする半導体装置のレイアウトプログラム。
【図面の簡単な説明】
【００５４】
【図１】第１実施形態にかかる半導体装置のレイアウト方法を示すフローチャートである。
【図２】第１実施形態にかかる半導体装置のレイアウト方法による物理的レイアウトを示す概略図である。
【図３】同期回路と組み合わせ回路の電源電流の関係を示す図である。
【図４】第２実施形態にかかる半導体装置のレイアウト方法を示すフローチャートである。
【図５】第２実施形態にかかる半導体装置のレイアウト方法による物理的レイアウトを示す概略図である。
【符号の説明】
【００５５】
１、１Ａ、３  同期回路セル
２、２Ａ，５  クロックバッファセル
６、７  組み合わせ回路セル
ＤＣ１、ＤＣ１Ａ  第１デカップリング容量素子
ＤＣ２  第２デカップリング容量素子
ＤＣ３  第３デカップリング容量素子
Ｔ１  デカップリング容量テーブル
ＶＤＤ１，ＶＳＳ１  基幹電源母線
【図１】
2008053606.tif 000003
【図２】
2008053606.tif 000004
【図３】
2008053606.tif 000005
【図４】
2008053606.tif 000006
【図５】
2008053606.tif 000007