(57)【要約】【課題】半導体装置に関して、堆積膜中のシームに起因する不具合を解消すること。【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）裏面ＢＳに窒化膜１２ｂが形成された半導体基板１１の表面ＦＳにトレンチ１３を形成する工程と、（Ｂ）そのトレンチ１３を埋めるように絶縁膜１５を堆積する工程と、（Ｃ）上記（Ｂ）工程後、半導体基板１１の裏面ＢＳ上の窒化膜１２ｂを除去する工程と、（Ｄ）上記（Ｃ）工程後、絶縁膜１５のエッチングの前に、アニーリングを行う工程と、を有する。【選択図】図５
2008053338.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）裏面に窒化膜が形成された半導体基板の表面にトレンチを形成する工程と、
（Ｂ）前記トレンチを埋めるように絶縁膜を堆積する工程と、
（Ｃ）前記（Ｂ）工程後、前記半導体基板の裏面上の前記窒化膜を除去する工程と、
（Ｄ）前記（Ｃ）工程後、前記絶縁膜のエッチングの前に、アニーリングを行う工程と
を有する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（Ｂ）工程において、前記絶縁膜は、準常圧ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法により形成される
半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記（Ｂ）工程において、前記絶縁膜は、ＡＬＤ（Atomic Layer Deposition）法により形成される
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
前記（Ａ）工程は、
（Ａ１）前記半導体基板の両面に前記窒化膜を形成する工程と、
（Ａ２）フォトリソグラフィにより、前記半導体基板の表面上の前記窒化膜からマスクを形成する工程と、
（Ａ３）前記マスクを用いたエッチングにより、前記半導体基板の表面に前記トレンチを形成する工程と
を含む
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
更に、
（Ｅ）前記（Ｄ）工程後、前記絶縁膜の一部をエッチングすることにより、前記トレンチ内に素子分離構造を形成する工程と、
（Ｆ）前記半導体基板の表面上に半導体素子を形成する工程と
を有する
半導体装置の製造方法。
【請求項６】
（１）半導体基板の両面に窒化膜を形成する工程と、
（２）前記半導体基板の表面にトレンチを形成する工程と、
（３）前記トレンチを埋めるように絶縁膜を堆積する工程と、
（４）前記（３）工程後、前記半導体基板の裏面上の前記窒化膜を除去する工程と、
（５）前記（４）工程後、前記絶縁膜のエッチングの前に、アニーリングを行う工程と
を有する
半導体装置の製造方法。
【請求項７】
（ａ）半導体基板の表面にトレンチを形成する工程と、
（ｂ）前記半導体基板の表面が凸型に反るような方向にストレスを与えながら、前記トレンチを埋めるように絶縁膜を堆積する工程と、
（ｃ）前記（ｂ）工程後、前記ストレスを軽減する工程と、
（ｄ）前記（ｃ）工程後、アニーリングを行う工程と
を有する
半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記絶縁膜のエッチングの前に行われる
半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法であって、
前記（ｂ）工程において、前記絶縁膜は、準常圧ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法により形成される
半導体装置の製造方法。
【請求項１０】
請求項７又は８に記載の半導体装置の製造方法であって、
前記（ｂ）工程において、前記絶縁膜は、ＡＬＤ（Atomic Layer Deposition）法により形成される
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に、本発明は、素子分離構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置における素子分離構造として、ＳＴＩ（Shallow Trench Isolation）構造が知られている。ＳＴＩ構造は、トレンチが形成された半導体基板上に絶縁膜を堆積し、そのトレンチを絶縁膜で埋めることによって形成される。その絶縁膜の堆積には、一般的に、化学気相蒸着（CVD: Chemical Vapor Deposition）法が用いられる。
【０００３】
例えば従来、高密度プラズマ（HDP: High-Density Plasma）ＣＶＤ法により、絶縁膜の堆積が行われていた。しかしながら、デバイスの微細化に伴ってトレンチのアスペクト比が高くなってきており、ＨＤＰ−ＣＶＤ法によりトレンチを埋めることが困難になってきている。そのため近年、ＨＤＰ−ＣＶＤ法に代わって、より優れたカバレジを有する他の蒸着法が注目されている。そのような蒸着法として、Ｏ３（オゾン）−ＴＥＯＳ（テトラエトキシシラン：Tetraethoxysilane）を含むガスを使用した準常圧（SA: Sub-Atmospheric）ＣＶＤ法や、原子層蒸着（ALD: Atomic Layer Deposition）法が挙げられる。これらＳＡ−ＣＶＤ法やＡＬＤ法は、カバレッジに優れており、コンフォーマルな薄膜が形成されるという特徴を有する。
【０００４】
図１Ａ〜図１Ｃ、及び図２Ａ〜図２Ｅを参照して、半導体装置の従来の形成方法を説明する。
【０００５】
まず、熱酸化処理により、半導体基板（半導体ウエハ）１上に酸化膜（図示されない）が形成される。続いて、減圧（LP: Low-Pressure）ＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）２が形成される。この時、図１Ａに示されるように、ＳｉＮ膜２は、半導体基板１の両面に成膜される。つまり、半導体基板１の表面ＦＳ上にはＳｉＮ膜２ａが形成され、半導体基板１の裏面ＢＳ上にはＳｉＮ膜２ｂが形成される。ＳｉＮ膜２は、半導体基板１に強い引っ張り応力を与える。但し、図１Ａで示される段階では、表面ＦＳにおける応力と裏面ＢＳにおける応力は釣り合っており、半導体基板１に“反り”は発生しない。
【０００６】
次に、フォトリソグラフィ及びエッチングを通して、半導体基板１の表面ＦＳ上のＳｉＮ膜２ａからマスクが形成される。このマスクは、ＳＴＩ構造の作成に用いられるマスクであり、ＳＴＩ構造に応じたパターンを有する。図１Ｂに示されるように、ＳｉＮ膜２ａは、パターニングにより分断されるため、応力（ストレス）を開放する。その結果、表面ＦＳと裏面ＢＳとの間の応力のバランスが崩れ、半導体基板１の表面ＦＳは凸型に反る。つまり、裏面ＢＳ上のＳｉＮ膜２ｂの引っ張り応力によって、半導体基板１に凸状の反りが発生する。
【０００７】
次に、上記マスクを用いたドライエッチングにより、半導体基板１の露出部が削られる。その結果、図１Ｂに示されるように、半導体基板１の表面ＦＳにトレンチ３が形成される。続いて、酸化処理が行われ、トレンチ３の内壁に厚さ１０〜１５ｎｍの酸化膜４が形成される。その後、厚さ６〜８ｎｍのＳｉＮ膜が、ライナ膜として形成される（図示されない）。このライナ膜は、後のスチームアニール工程や酸化工程において半導体基板１の酸化を抑制する役割を果たす。
【０００８】
次に、図１Ｃに示されるように、Ｏ３−ＴＥＯＳを含むガスを使用したＳＡ−ＣＶＤ法により、半導体基板１の表面ＦＳを覆うように酸化膜５が堆積される。その結果、トレンチ３が酸化膜５で埋められる。この方法で堆積された酸化膜５は、「Ｏ３−ＴＥＯＳ−ＵＳＧ（un-doped silicate glass）」と参照される。上記ＳＡ−ＣＶＤ法は優れたカバレジを有しており、形成されるＯ３−ＴＥＯＳ−ＵＳＧはコンフォーマルな膜である。
【０００９】
コンフォーマルな膜でトレンチ３が埋められる場合に注意すべきことは、「シーム（seam）」と呼ばれる膜質の悪い部分である。シームとは、トレンチ３内で両側壁から成長してきた膜同士の合わせ目である。図１Ｃに示されるように、各トレンチ３内で堆積された酸化膜５同士が接合し、各トレンチ３内にシームＳＥが形成されている。トレンチ３のアスペクト比が大きい場合、シームＳＥは特に顕著となる。シームＳＥに対するウェットエッチングのエッチングレートは、膜の他の部分のものより高く、このことは加工上好ましくない。
【００１０】
そこで、シームＳＥを含めた酸化膜５の全体の膜質を改善するために、７００〜９５０℃の水蒸気雰囲気中でアニーリングが行われる（スチームアニール工程）。更に、１１００℃の不活性ガス（Ｎ２等）の雰囲気中でアニーリングが行われる。これにより、酸化膜５が緻密になることが期待される。しかしながら、従来技術では、このようなアニーリングによってもシームＳＥは完全には消えない。特に近年、デバイスの微細化に伴って、トレンチ３のアスペクト比は大きくなっており、シームＳＥを消滅させることは非常に困難である。
【００１１】
図２Ａは、この時のトレンチ３の周辺を拡大して示している。図２Ａに示されるように、半導体基板１の表面ＦＳにはトレンチ３が形成されている。トレンチ３の内壁には酸化膜４が形成されている。また、トレンチ３を埋めるように酸化膜５が形成されている。酸化膜５内のトレンチ３に対応する位置には、シームＳＥが形成されている。
【００１２】
次に、図２Ｂに示されるように、ＳｉＮ膜２ａが露出するまで化学的機械的研磨（CMP: Chemical Mechanical Polishing）が行われる。その結果、トレンチ３が酸化膜５で埋められたＳＴＩ構造６が形成される。ＳＴＩ構造６中にはシームＳＥが存在している。
【００１３】
次に、図２Ｃに示されるように、フッ酸を用いたウェットエッチングにより、隣接するマスク（ＳｉＮ膜２ａ）間の酸化膜５が除去される。この時、シームＳＥに対するエッチングレートは他の部分より高いため、シームＳＥ周辺の酸化膜５が速くエッチングされる。その結果、ＳＴＩ構造６の表面のシームＳＥに対応する位置に、スリット状の“くぼみＤＥ”が形成される。
【００１４】
次に、図２Ｄに示されるように、マスクとして用いられたＳｉＮ膜２ａが、エッチングにより除去される。例えば、１４０℃〜１６０℃に加熱されたリン酸を用いることにより、ウェットエッチングが行われる。この工程において、半導体基板１の裏面ＢＳ上に形成されていたＳｉＮ膜２ｂも、同時に除去される。尚、ＳＴＩ構造６の表面には、スリット状のくぼみＤＥは依然存在している。
【００１５】
次に、図２Ｅに示されるように、ゲート酸化膜（図示されない）、ゲートポリシリコン膜７、タングステン膜８、及びＳｉＮ膜９が順次積層される。その後、フォトリソグラフィ技術及びドライエッチング技術により、ＭＯＳトランジスタのゲート電極が形成される。
【００１６】
但しこの場合、くぼみＤＥの中にも、ゲート電極の材料となる導体（ゲートポリシリコン膜７）が堆積されてしまう。そして、ドライエッチングによりゲート電極が形成されても、くぼみＤＥ内の導体は除去されきれない可能性がある。くぼみＤＥ内に残留する導体は、隣接するゲート電極同士のショートの原因となり、歩留まりを悪化させる。酸化膜５中のシームＳＥに起因する不具合を解消することができる技術が望まれる。
【００１７】
半導体基板に印加される応力に起因した不具合を解消することを目的とした技術として、次のものが知られている。
【００１８】
特許文献１には、半導体基板が凹状に反った状態でＳＴＩ構造が形成され、その後に半導体基板の反りが矯正されると、ＳＴＩ構造中にクラックが発生することが記載されている。その凹状の反りの原因は、半導体基板裏面に形成された圧縮性応力膜（多結晶シリコン膜）である。この問題点を解消するために、特許文献１に記載された技術によれば、半導体基板裏面の圧縮性応力膜が除去された後に、ＳＴＩ構造が形成される。
【００１９】
特許文献２には、ゲート電極のサイドウォールを形成するための窒化シリコン膜に起因する応力を軽減する技術が記載されている。窒化シリコン膜の成膜時、半導体基板の表面だけでなく、その裏面にも窒化シリコン膜は形成されてしまう。その裏面の窒化シリコン膜に起因する応力がＭＯＳトランジスタの特性を劣化させることが指摘されている。その問題点を解消するために、特許文献２に記載された技術によれば、窒化シリコン膜の成膜後、半導体基板の表面だけに汚染防止用の酸化シリコン膜が選択的に形成される。そして、その酸化シリコン膜をマスクとして用いることにより、裏面の窒化シリコン膜が選択的にエッチングされる。その後、表面の酸化シリコン膜が選択的にエッチングされる。そして、表面の窒化シリコン膜を異方性エッチングすることにより、ゲート電極のサイドウォールが形成される。
【００２０】
【特許文献１】特開２００４−１５８７１１号公報
【特許文献２】特開２００５−３４０７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、堆積膜中のシームに起因する不具合を解消することができる技術を提供することにある。
【００２２】
本発明の他の目的は、半導体装置の歩留まりを向上させることができる技術を提供することにある。
【課題を解決するための手段】
【００２３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２４】
本発明の第１の観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）裏面（ＢＳ）に窒化膜（１２ｂ）が形成された半導体基板（１１）の表面（ＦＳ）にトレンチ（１３）を形成する工程と、（Ｂ）そのトレンチ（１３）を埋めるように絶縁膜（１５）を堆積する工程と、（Ｃ）上記（Ｂ）工程後、半導体基板（１１）の裏面（ＢＳ）上の窒化膜（１２ｂ）を除去する工程と、（Ｄ）上記（Ｃ）工程後、絶縁膜（１５）のエッチングの前に、アニーリングを行う工程と、を有する。
【００２５】
上記（Ｂ）工程において、絶縁膜（１５）は、優れたカバレッジを有する蒸着法により形成される。例えば、絶縁膜（１５）は、準常圧ＣＶＤ法、あるいは、ＡＬＤ（Atomic Layer Deposition）法により形成される。この時、トレンチ（１３）内に堆積している絶縁膜（１５）中にはシーム（ＳＥ）が発生している可能性が高い。
【００２６】
本願発明者は、絶縁膜形成後のスチームアニール工程時にシーム（ＳＥ）に印加されるストレスに着目した。そして、本願発明者は、そのストレスを制御することによってシーム（ＳＥ）の度合いを改善できることを見出した。シーム（ＳＥ）に印加されるストレスは半導体基板（１１）の反りに依存しており、その反りの度合いを制御することにより、シーム（ＳＥ）にかかるストレスを間接的に制御することが可能である。
【００２７】
上記（Ｂ）工程の段階では、半導体基板（１１）の裏面（ＢＳ）に窒化膜（１２ｂ）が付着している。その裏面（ＢＳ）上の窒化膜（１２ｂ）の引っ張り応力により、半導体基板（１１）の表面（ＦＳ）は凸状に反っている。その凸状の反りは、トレンチ（１３）内の絶縁膜（１５）中のシーム（ＳＥ）を“拡げる”方向に作用する。従って、その凸状の反りを緩和することにより、シーム（ＳＥ）における膜同士の接合力を強化することができると考えられる。凸状の反りを緩和するためには、強い引っ張り応力を与えている裏面（ＢＳ）上の窒化膜（１２ｂ）を除去すればよい。
【００２８】
そこで、本発明によれば、上記（Ｂ）工程に続く（Ｃ）工程において、半導体基板（１１）の裏面（ＢＳ）上の窒化膜（１２ｂ）が除去される。これにより、シーム（ＳＥ）を拡げようとする応力が緩和される。トレンチ（１３）中の絶縁膜（１５）の膜質を改善するのは、スチームアニール工程（上記（Ｄ）工程）であるため、そのスチームアニール工程の前に（Ｃ）工程が実行されることが好ましい。つまり、（Ｃ）工程後の（Ｄ）工程において、アニーリングが行われる。シーム（ＳＥ）における膜同士の接合力は強化されており、このアニーリングによって、シーム（ＳＥ）を十分に潰すことが可能となる。
【００２９】
上記（Ｄ）工程の後、絶縁膜（１５）の一部がエッチングされ、素子分離構造（１６）が形成される。絶縁膜（１５）中のシーム（ＳＥ）は十分消滅しているため、このエッチング工程において、素子分離構造（１６）の表面に従来のような“くぼみ（ＤＥ）”は発生しない。従って、半導体基板（１１）の表面（ＦＳ）上に半導体素子が形成されるとき、“くぼみ（ＤＥ）”中に残留する導体によるショートが防止される。例えば、隣接するＭＯＳトランジスタのゲート電極間のショートが防止される。その結果、半導体装置の歩留まりが向上する。このように、本発明によれば、シームに起因する不具合を解消することが可能となる。
【００３０】
本発明の第２の観点において、半導体装置の製造方法が提供される。その製造方法は、（ａ）半導体基板（１１）の表面（ＦＳ）にトレンチ（１３）を形成する工程と、（ｂ）半導体基板（１１）の表面（ＦＳ）が凸型に反るような方向にストレスを与えながら、トレンチ（１３）を埋めるように絶縁膜（１５）を堆積する工程と、（ｃ）上記（ｂ）工程後、ストレスを軽減する工程と、（ｄ）上記（ｃ）工程後、アニーリングを行う工程と、を有する。上記（ｄ）工程は、絶縁膜（１５）のエッチングの前に行われることが好適である。
【発明の効果】
【００３１】
本発明によれば、堆積膜中のシームに印加されるストレスが制御され、それにより、アニール工程におけるシームの除去が促進される。従って、堆積膜中のシームに起因する不具合が解消される。例えば、素子分離構造の表面に“くぼみ”が形成されることが防止され、その“くぼみ”中に残留する導体に起因するショートが防止される。結果として、半導体装置の歩留まりが向上する。
【発明を実施するための最良の形態】
【００３２】
図３Ａ〜図３Ｄ、及び図４Ａ〜図４Ｅを参照して、本発明の実施の形態に係る半導体装置の製造方法を説明する。
【００３３】
まず、熱酸化処理により、半導体基板（半導体ウエハ）１１上に酸化膜（図示されない）が形成される。続いて、ＬＰ−ＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）１２が形成される。この時、図３Ａに示されるように、ＳｉＮ膜１２は、半導体基板１１の両面に成膜される。つまり、半導体基板１１の表面ＦＳ上にはＳｉＮ膜１２ａが形成され、半導体基板１１の裏面ＢＳ上にはＳｉＮ膜１２ｂが形成される。ＳｉＮ膜１２は、半導体基板１１に強い引っ張り応力を与える。但し、図３Ａで示される段階では、表面ＦＳにおける応力と裏面ＢＳにおける応力は釣り合っており、半導体基板１１に“反り”は発生しない。
【００３４】
次に、フォトリソグラフィ及びエッチングを通して、半導体基板１１の表面ＦＳ上のＳｉＮ膜１２ａからマスクが形成される。このマスクは、ＳＴＩ構造の作成に用いられるマスクであり、ＳＴＩ構造に応じたパターンを有する。図３Ｂに示されるように、ＳｉＮ膜１２ａは、パターニングにより分断されるため、応力（ストレス）を開放する。その結果、表面ＦＳと裏面ＢＳとの間の応力のバランスが崩れ、半導体基板１１の表面ＦＳは凸型に反る。つまり、裏面ＢＳ上のＳｉＮ膜１２ｂの引っ張り応力によって、半導体基板１１に凸状の反りが発生する。
【００３５】
次に、上記マスクを用いたドライエッチングにより、半導体基板１１の露出部が削られる。その結果、図３Ｂに示されるように、半導体基板１１の表面ＦＳにトレンチ１３が形成される。続いて、酸化処理が行われ、トレンチ１３の内壁に厚さ１０〜１５ｎｍの酸化膜１４が形成される。その後、厚さ６〜８ｎｍのＳｉＮ膜が、ライナ膜として形成される（図示されない）。このライナ膜は、後のスチームアニール工程や酸化工程において半導体基板１１の酸化を抑制する役割を果たす。
【００３６】
次に、図３Ｃに示されるように、半導体基板１１の表面ＦＳを覆うように絶縁膜（酸化膜）１５が堆積される。その結果、トレンチ１３が絶縁膜１５で埋められる。この絶縁膜１５は、例えば、Ｏ３−ＴＥＯＳを含むガスを使用したＳＡ−ＣＶＤ法により形成される。その場合、絶縁膜１５は、Ｏ３−ＴＥＯＳ−ＵＳＧである。また、絶縁膜１５は、ＡＬＤ法やＬＰ−ＣＶＤ法により形成されてもよい。これら蒸着法は優れたカバレジを有しており、形成される絶縁膜１５はコンフォーマルな膜である。従って、図３Ｃに示されるように、トレンチ１３中の絶縁膜１５内には、シーム（つなぎ目）ＳＥが形成される。
【００３７】
上記絶縁膜１５の堆積工程において、半導体基板１１の表面ＦＳは凸型に反っている。つまり、半導体基板１１の表面ＦＳが凸型に反るような方向にストレスが与えられた状態で、絶縁膜１５の堆積が行われる。そのようなストレスは、絶縁膜１５中のシームＳＥを“拡げる”方向に作用する。シームＳＥにおける膜同士の接合力を強化するためには、そのようなストレスを軽減すればよい。
【００３８】
そこで、図３Ｃで示された絶縁膜１５の堆積工程に続いて、半導体基板１１にかかるストレスを軽減する工程が実行される。具体的には、図３Ｄに示されるように、強い引っ張り応力を与えている裏面ＢＳ上のＳｉＮ膜１２ｂが除去される。例えば、裏面スピンエッチャ等のツールを用いることにより、裏面ＢＳ上のＳｉＮ膜１２ｂだけが除去される。これにより、ＳｉＮ膜１２ｂの引っ張り応力が無くなる。その結果、図３Ｄに示されるように、半導体基板１１の反りが緩和され、シームＳＥを拡げようとする力も緩和される。このように、半導体基板１１の反りの度合いを制御することにより、シームＳＥにかかるストレスが間接的に制御される。
【００３９】
次に、シームＳＥを含めた絶縁膜１５の全体の膜質を改善するために、７００〜９５０℃の水蒸気雰囲気中でアニーリングが行われる（スチームアニール工程）。更に、１１００℃の不活性ガス（Ｎ２等）の雰囲気中でアニーリングが行われる。これにより、絶縁膜１５が緻密になる。本実施の形態によれば、シームＳＥでの膜同士の接合力は強化されており、アニール工程におけるシームの除去が促進される。本アニール工程によって、シームＳＥを十分に潰すことが可能である。その結果、絶縁膜１５中に膜質の悪い部分がほとんど存在しなくなる。
【００４０】
図４Ａは、アニール工程後のトレンチ１３の周辺を拡大して示している。図４Ａに示されるように、半導体基板１１の表面ＦＳにはトレンチ１３が形成されている。トレンチ１３の内壁には酸化膜１４が形成されている。また、トレンチ１３を埋めるように絶縁膜１５が形成されている。ここで、絶縁膜１５内にシームＳＥが存在していないことに留意されたい。
【００４１】
次に、図４Ｂに示されるように、ＳｉＮ膜１２ａが露出するまでＣＭＰが行われる。その結果、トレンチ１３が絶縁膜１５で埋められたＳＴＩ構造１６が形成される。
【００４２】
次に、図４Ｃに示されるように、フッ酸を用いたウェットエッチングにより、隣接するマスク（ＳｉＮ膜１２ａ）間の絶縁膜１５が除去される。絶縁膜１５中のシームＳＥは消滅しているため、このエッチング工程において、ＳＴＩ構造１６の表面に従来のような“くぼみＤＥ”は発生しない。
【００４３】
次に、図４Ｄに示されるように、マスクとして用いられたＳｉＮ膜１２ａが、エッチングにより除去される。例えば、１４０℃〜１６０℃に加熱されたリン酸を用いることにより、ウェットエッチングが行われる。
【００４４】
次に、図４Ｅに示されるように、ゲート酸化膜（図示されない）、ゲートポリシリコン膜１７、タングステン膜１８、及びＳｉＮ膜１９が順次積層される。その後、フォトリソグラフィ技術及びドライエッチング技術により、ＭＯＳトランジスタのゲート電極が形成される。本実施の形態によれば、ＳＴＩ構造１６の表面に“くぼみＤＥ”は形成されていない。従って、“くぼみＤＥ”中に残留する導体が、隣接するゲート電極間のショートを引き起こすといった不具合が防止される。結果として、半導体装置の歩留まりが向上する。
【００４５】
図５は、本実施の形態に係る半導体装置の製造方法を要約的に示すフローチャートである。まず、ＳＴＩ構造１６を作成する際に用いられるマスクの材料である窒化膜１２が形成される（ステップＳ１）。この窒化膜１２は、半導体基板１１の両面に形成される。次に、そのマスクを用いたエッチングにより、ＳＴＩ構造１６用のトレンチ１３が形成される（ステップＳ２）。次に、トレンチ１３を埋めるように絶縁膜１５が堆積される（ステップＳ３）。堆積された絶縁膜１５中には、シームＳＥが存在する。
【００４６】
次に、スチームアニール工程におけるシームＳＥの除去を促進するために、シームＳＥに印加されるストレスが制御される。具体的には、半導体基板１１の裏面ＢＳ上の窒化膜１２ｂが除去される（ステップＳ４）。その後、スチームアニール工程が実行される（ステップＳ５）。これにより、絶縁膜１５中のシームＳＥが効果的に除去される。続いて、絶縁膜１５の一部がエッチングされ、ＳＴＩ構造１６が形成される（ステップＳ６）。その後、半導体基板１１の表面ＦＳ上に、ＭＯＳトランジスタ等の半導体素子が形成される（ステップＳ７）。
【００４７】
本実施の形態によれば、堆積膜中のシームＳＥに印加されるストレスが制御され、それにより、アニール工程におけるシームＳＥの除去が促進される。従って、堆積膜中のシームに起因する不具合が解消される。例えば、ＳＴＩ構造１６の表面に“くぼみＤＥ”が形成されることが防止され、その“くぼみＤＥ”中に残留する導体に起因するショートが防止される。結果として、半導体装置の歩留まりが向上する。
【図面の簡単な説明】
【００４８】
【図１Ａ】図１Ａは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図１Ｂ】図１Ｂは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図１Ｃ】図１Ｃは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図２Ａ】図２Ａは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】図２Ｂは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】図２Ｃは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図２Ｄ】図２Ｄは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図２Ｅ】図２Ｅは、従来技術に係る半導体装置の製造工程を示す断面図である。
【図３Ａ】図３Ａは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】図３Ｂは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】図３Ｃは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】図３Ｄは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ａ】図４Ａは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｅ】図４Ｅは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を要約的に示すフローチャートである。
【符号の説明】
【００４９】
１，１１    半導体基板
２，１２    ＳｉＮ膜
３，１３    トレンチ
４，１４    酸化膜
５，１５    ＳＴＩ絶縁膜（酸化膜）
６，１６    ＳＴＩ構造
７，１７    ゲートポリシリコン膜
８，１８    タングステン膜
９，１９    ＳｉＮ膜
ＦＳ      半導体基板の表面
ＢＳ      半導体基板の裏面
ＳＥ      シーム
ＤＥ      くぼみ
【図１Ａ】
2008053338.tif 000003
【図１Ｂ】
2008053338.tif 000004
【図１Ｃ】
2008053338.tif 000005
【図２Ａ】
2008053338.tif 000006
【図２Ｂ】
2008053338.tif 000007
【図２Ｃ】
2008053338.tif 000008
【図２Ｄ】
2008053338.tif 000009
【図２Ｅ】
2008053338.tif 000010
【図３Ａ】
2008053338.tif 000011
【図３Ｂ】
2008053338.tif 000012
【図３Ｃ】
2008053338.tif 000013
【図３Ｄ】
2008053338.tif 000014
【図４Ａ】
2008053338.tif 000015
【図４Ｂ】
2008053338.tif 000016
【図４Ｃ】
2008053338.tif 000017
【図４Ｄ】
2008053338.tif 000018
【図４Ｅ】
2008053338.tif 000019
【図５】
2008053338.tif 000020