(57)【要約】【課題】高精細で低消費電力なＤＡＣ内蔵データ線駆動回路を実現すること。【解決手段】メモリ回路を第１メモリと第２メモリとレベルシフタ回路で構成し、第１スイッチ回路で第１メモリ回路の出力を切り替えてレベルシフタ回路に入力し、その出力を第２スイッチ回路で切り替えて入力することでレベルシフタ回路の数を削減することで高精細な表示装置を実現する。【選択図】図４
2008076732.tif 000002
【特許請求の範囲】
【請求項１】
順次選択される複数の出力端子を有した順次選択回路と、
前記順次選択回路の選択信号に基づき映像信号配線のデータをサンプリングしてメモリする複数の第１メモリ回路と、
前記第１メモリ回路のデータ信号をレベルシフトして出力する複数のレベルシフタ回路と、
前記レベルシフタ回路の出力データをメモリする複数の第２メモリ回路とを有したデータ線駆動回路であって、
前記第１メモリ回路の個数および前記第２メモリ回路の個数より前記レベルシフタ回路の個数が少なく、
前記第１メモリ回路と前記レベルシフタ回路の間に第１のスイッチ回路があり、
前記第２メモリ回路と前記レベルシフタ回路の間に第２のスイッチ回路がある
ことを特徴としたデータ線駆動回路。
【請求項２】
前記第１メモリ回路もしくは前記第２メモリ回路の少なくともいずれか一方は蓄積容量にデータを書き込むことでメモリ動作を行ういわゆるダイナミック型メモリであることを特徴とした請求項１に記載のデータ線駆動回路。
【請求項３】
前記第１のスイッチ回路と前記第２のスイッチ回路の少なくともいずれか一方を制御する制御信号は前記順次選択回路から出力されることを特徴とした請求項１または２に記載のデータ線駆動回路。
【請求項４】
前記第１のスイッチ回路と前記第２のスイッチ回路の少なくともいずれか一方を制御する制御信号のパルス幅は前記第１メモリ回路に入力される前記選択信号のパルス幅に比べて長いことを特徴とした請求項１から３のいずれか一つに記載のデータ線駆動回路。
【請求項５】
前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターである
ことを特徴とした請求項１から４のいずれか一つに記載のデータ線駆動回路。
【請求項６】
請求項１から５のいずれか一つに記載のデータ線駆動回路を備えた液晶表示装置。
【請求項７】
請求項６に記載の液晶表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば、データ線駆動回路、液晶表示装置およびこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスター（ＴＦＴ）回路を形成する、いわゆるＳｙｓｔｅｍ  Ｏｎ  Ｇｌａｓｓ（ＳＯＧ）技術がさかんに開発されており、液晶ディスプレイのガラス基板上にドライバー回路を内蔵する駆動回路一体型液晶表示装置、あるいはモノシリックドライバーと呼ばれる表示装置の開発が進んでおり、特にＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）回路を含むデータ線駆動回路をガラス基板上に形成することでドライバーＩＣのコストが非常に安価になることが期待され、実用化されている。このようなＤＡＣ回路内蔵のデータ線駆動回路（あるいは水平駆動回路、Ｈ−ＤＲＩＶＥＲなどと称される）をガラス基板上に構成する場合、順次選択回路（あるいはシフトレジスタ回路）、第１メモリ回路（あるいはサンプリングラッチ回路）、第２メモリ回路（あるいは線順次駆動ラッチ回路）、ＤＡＣ回路（あるいはＤ／Ａ変換回路）などで構成される。ここで第１メモリ回路は外部から入力されるデジタル映像信号を順次選択回路によって与えられる適切なタイミングで取り込むためのメモリであって、第２メモリ回路は点順次で送信されるデジタルデータを用いて線順次駆動でＤＡＣ回路を動作させるためのメモリである。このような液晶表示装置の詳細な構成例としては特許文献１などが提案されている。
【０００３】
ここで第１メモリ回路に入力される映像デジタルデータの信号振幅は消費電力の低減およびドライバーＩＣのコスト低減の両面からなるべく低いことが要請され、２．５〜５．０Ｖ程度であることが望ましい。一方、低温ポリシリコン薄膜形成技術で製造したＴＦＴの閾値電圧はＭＯＳ−ＩＣのトランジスターに比べて高いことから、ＤＡＣ回路が精度よく動作するために第２メモリ回路からの出力電位振幅は６〜１２Ｖ程度であることが要求される。この両者の要求から、第１メモリ回路もしくは第２メモリ回路で電位のレベルシフトを行う必要がある。これを実現する回路構成として、特許文献２、特許文献３などが提案されている。これらはいずれも第１メモリ回路及び第２メモリ回路の構成としてＳ−ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路を応用したものである。
【０００４】
【特許文献１】特開２０００−２４２２０９号公報
【特許文献２】特開２０００−２２１９２６号公報
【特許文献３】特開２０００−２２１９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
レベルシフタ回路をガラス基板上のデータ線駆動回路に用いる際、ＩＣに比べ１０倍程度大きなデザインルールで形成する必要があるため、精細度が低いものしかできないと言う課題があった。本発明は上記の問題点に鑑みてなされてものであり、その目的の一つはレベルシフタ回路を内蔵しても精細度の高いディスプレイを実現するものである。
【課題を解決するための手段】
【０００６】
本発明のある態様によれば、データ線駆動回路が、順次選択される複数の出力端子を有した順次選択回路と、前記順次選択回路の選択信号に基づき映像信号配線のデータをサンプリングしてメモリする複数の第１メモリ回路と、前記第１メモリ回路のデータ信号をレベルシフトして出力する複数のレベルシフタ回路と、前記レベルシフタ回路の出力データをメモリする複数の第２メモリ回路とを有している。そして、前記第１メモリ回路の個数および前記第２メモリ回路の個数より前記レベルシフタ回路の個数が少なく、前記第１メモリ回路と前記レベルシフタ回路の間に第１のスイッチ回路があり、前記第２メモリ回路と前記レベルシフタ回路の間に第２のスイッチ回路がある。このようなデータ線駆動回路を用いれば、レベルシフタ回路の配置ピッチを大きくとれるため、レイアウト上の制約となることがなく、高精細な表示装置が実現できる。
【０００７】
また本発明の他の態様によれば、前記第１メモリ回路もしくは前記第２メモリ回路の少なくともいずれか一方は蓄積容量にデータを書き込むことでメモリ動作を行ういわゆるダイナミック型メモリである。これによれば、Ｓ−ＲＡＭ型の構成に比べ、Ｄ−ＲＡＭ型の構成は素子数が少ないのでさらに高精細な表示装置が実現できる。
【０００８】
また本発明のさらに他の態様によれば、前記第１のスイッチ回路と前記第２のスイッチ回路の少なくともいずれか一方を制御する制御信号は前記順次選択回路から出力される。このような構成によって制御信号を別途外部から入力したり別回路で生成したりする必要がないため、実装端子数が軽減でき、あるいは回路面積を縮小できる。また前記第１のスイッチ回路と前記第２のスイッチ回路の少なくともいずれか一方を制御する制御信号のパルス幅は前記第１メモリ回路に入力される前記選択信号のパルス幅に比べて長いこともあわせて提案する。このような構成により映像信号の転送速度に第１メモリ回路のサンプリング速度が遅れることなくレベルシフタ回路による第２メモリ回路への書き込みが間に合わないことを防止できる。
【０００９】
さらに本発明の他の態様によれば、前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターである。ガラス基板上に形成された閾値電圧が高い薄膜トランジスターでＤＡＣ回路を構成するとＤＡＣ回路に入力するデジタル信号は高い電位振幅を必要とするが、本回路構成によって映像信号は低い電位振幅のままにおさえることができるから、ガラス基板上に形成された薄膜トランジスターで駆動回路を一体形成する際にも低消費電力な回路とすることが出来るため、ＤＡＣ回路をガラス基板上に形成することでコストを安価に出来る。
【００１０】
また、液晶表示装置が上記のデータ線駆動回路を備えることもある。さらに、電子機器がこのような液晶表示装置を備えることもある。上記データ線駆動回路を内蔵した液晶表示装置は従来のものにくらべ高精細で低消費電力であり、ガラス基板上に形成することができるからコストが低くなる。電子機器に応用すれば安価でバッテリー駆動時間が長く、表示品位の高い電子機器を実現できる。
【００１１】
上記構成によれば、レベルシフタ回路によって精細度が制限されることが無く、またメモリ回路に素子数の多いＳ−ＲＡＭでなくＤ−ＲＡＭを用いることができ、かつ映像信号からの入力信号振幅は低いままＤＡＣ回路への出力データ振幅を大きくすることができるため、高精細で低消費電力なデータ線駆動回路を低温ポリシリコンＴＦＴ回路で構成できる。
【発明を実施するための最良の形態】
【００１２】
（実施例１）
図１は本発明の第１の実施例を実現するための６ＢｉｔＤＡＣ内蔵ＶＧＡ液晶用データ線駆動回路３０２のブロック図である。
【００１３】
データ線駆動回路３０２は順次選択回路５００、メモリ回路５０１、ＤＡＣ回路５０３よりなる。順次選択回路５００は６４１個の出力端子５１０−１〜６４１を有し、適切なクロック信号ＣＬＫ、スタートパルス信号ＳＰを供給されることにより出力端子５１０−１〜６４１に順次選択信号を供給し、出力端子５１０−６４１を選択した後に終端信号ＥＰ１→ＥＰ２→ＥＰ３信号を順にメモリ回路５０１へ出力する。
【００１４】
メモリ回路５０１は６４０個の単位回路５２０−１〜６４０よりなる回路であって、各単位回路５２０−ｎには１８本のデジタル映像信号Ｄ０〜Ｄ１７が入力され、順次選択回路５００からの出力端子５１０−ｎも接続される。デジタル映像信号Ｄ０〜Ｄ１７の電位は０／３Ｖの信号である。順次選択回路５００から出力端子５１０−ｎに選択信号が出力されると、単位回路５２０−ｎ内にそのデータが取り込まれる。その後、順次選択回路５００から終端信号ＥＰ１、ＥＰ２、ＥＰ３が選択されると単位回路５２０−１〜６４０から先ほど取り込まれた０／３Ｖのデータが０／８Ｖに増幅されて出力端子５２５−１〜１１５２０へ出力される。このようにしてメモリ回路５０１の出力端子５２５−１〜１１５２０からは０〜８Ｖ信号が出力され、次に終端信号ＥＰ１〜３が選択される３５μ秒後まで保持される。
【００１５】
ＤＡＣ回路５０３はメモリ回路５０１からの出力端子５２５―１〜１１５２０を元にデジタル・アナログ変換を行い、データ線２０２−１〜１９２０へアナログ電位を書き込む。ここでＤＡＣ回路５０３は６Ｂｉｔのデジタル・アナログ変換であって、出力端子５２５−ｐ＊６−５〜出力端子５２５−ｐ＊６までの６Ｂｉｔのデータをもとにデータ線２０２−ｐへのアナログ電位に変換する。ここで、ｐは１以上１９２０以下の整数である。
【００１６】
図２は順次選択回路５００の回路図である。６４６段のＤ−ＦＦ回路５３８−１〜６４６が直列に接続されてなり、Ｄ−ＦＦ回路５３８−ｎとＤ−ＦＦ回路５３８−ｎ＋１の出力端子がＮＡＮＤ回路５３９−ｎの入力段に接続され、ＮＡＮＤ回路５３９−ｎの出力がインバーター回路５３２−ｎに接続され、インバーター回路５３２−ｎの出力が出力端子５１０−ｎに繋がる（ｎ＝１〜６４０）。初段のＤ−ＦＦ回路５３８−１の入力端子はスタートパルス信号ＳＰに接続され、Ｄ−ＦＦ回路５３８−６４２の出力端子は駆動能力を上げるためのバッファを介して終端信号ＥＰ１に、Ｄ−ＦＦ回路５３８−６４４の出力端子は同様にして終端信号ＥＰ２に、Ｄ−ＦＦ回路５３８−６４６の出力端子は同様にして終端信号ＥＰ３にそれぞれ接続される。ＥＰ１，２，３信号はインバーター回路に入力されて反転信号ＸＥＰ１，２，３も同時に出力される。これらの構成回路は全て＋８Ｖと０Ｖの電源に接続される。スタートパルス信号ＳＰは３５μ秒周期でパルス長５４ｎ秒の矩形波信号であって＋８Ｖ／０Ｖのレベルの信号である。クロック信号ＣＬＫは周期１０８ｎ秒の矩形クロック信号であって＋８Ｖ／０Ｖのレベルの信号である。このように構成することで、出力端子５１０−１→出力端子５１０−２→出力端子５１０−３...と各出力端子が順次５４ｎ秒ずつ選択され、出力端子５１０−６４０が選択された後、ＥＰ１信号→ＥＰ２信号→ＥＰ３信号がそれぞれ順に１０８ｎ秒ずつ選択される。なお、順次選択回路としては本実施例であげたようなＤ−ＦＦ回路を用いた構成の他、Ｓ−ＲＡＭラッチやＲＳ−フリップフロップを用いた構成など、既知のいかなる順次選択回路を用いても差し支えない。また、反転表示を実現するため、双方向転送回路を組み込んでもよい。
【００１７】
図３はＤＡＣ回路５０３の回路図である。ＤＡＣ回路５０３は６Ｂｉｔのデジタル・アナログ変換回路であり、１９２０個のＤＡＣユニット回路５４０−１〜１９２０と基準電位発生源５５０よりなる。基準電位発生源５５０は反転する２つの電位ＶＢとＶＷを与えられ、これを適当な抵抗で分割することで６４個の基準電位Ｖ１〜Ｖ６４を発生する。ここでＶＢとＶＷは互いに極性が反転している０−４ＶのＡＣ電位であり、周期は７０μ秒であってスタートパルス信号ＳＰが選択される直前に反転する。これによってＤＡＣ回路５０３から出力される信号は１Ｈ期間毎に反転する、１Ｈ反転駆動が実現される。ｐを１以上１９２０以下の整数とすると、ＤＡＣユニット回路５４０−ｐはメモリ回路５０１からの出力端子５２５−ｐ＊６−５〜ｐ＊６に接続され、その信号に応じてＶ１〜Ｖ６４の中から一つの電位を選択（デコード）してデータ線２０２−ｎに出力する。これによって６Ｂｉｔのデジタル・アナログ変換がなされる。なお、本実施例では基準電位発生源５５０の出力を直接データ線２０２−ｎに接続する構成をとったが、オペアンプ、ソースフォロアなどのアナログバッファを間にいれる構成にしても差し支えない。また、ＤＡＣ回路として本実施例であげた構成の他に容量を使ったＣ−ＤＡＣや階段波を用いたＰＷＭ変調ＤＡＣ等、既知のあらゆる他方式のＤＡＣと組み合わせて構わない。
【００１８】
図４はメモリ回路５０１の単位回路５２０−ｎ（ｎ＝１〜６４０）の回路構成である。
【００１９】
単位回路５２０−ｎは、１８個の第１メモリ回路５２１−ｎ−０〜１７と、６個の第１スイッチ回路５３０−ｎ−１〜６と、６個のレベルシフタ回路５２３−ｎ−１〜６と、６個の第２スイッチ回路５３１−ｎ−１〜６と、１８個の第２メモリ回路５２２−ｎ−０〜１７と、を備えている。１８個の第１メモリ回路５２１−ｎ−０〜１７のそれぞれには、１８個の映像信号配線のそれぞれが接続されており、対応する映像信号配線上に現れるデジタル映像信号Ｄｍ（ｍ＝０〜１７）が供給される。さらに、１８個の第１メモリ回路５２１−ｎ−０〜１７は、出力端子５１０−ｎが選択されるタイミングに応じて、それぞれ対応したデジタル映像信号Ｄｍに応じたそれぞれの電位を格納する。
【００２０】
６個の第１スイッチ回路５３０−ｎ−１〜６のそれぞれは、１８個の第１メモリ回路５２１−ｎ−０〜１７の３つ毎に設けられている。例えば、第１スイッチ回路５３０−ｎ−１は、第１メモリ回路５２１−ｎ−０〜２のうちのいずれか一つに格納された電位を、レベルシフタ回路５２３−ｎ−１に供給する。
【００２１】
レベルシフタ回路５２３−ｎ−１〜６のそれぞれは、第１スイッチ回路５３０−ｎ−１〜６のそれぞれから供給された電位のレベルをシフトするように構成されている。
【００２２】
６個の第２スイッチ回路５３１−ｎ−１〜６のそれぞれは、１８個の第１メモリ回路５２１−ｎ−０〜１７の３つ毎に設けられている。そして、例えば、第２スイッチ回路５３１−ｎ−１は、終端信号ＥＰ１，ＥＰ２，ＥＰ３に応じて、レベルシフタ回路５２３−ｎ−１が出力する電位に対応した電位を、第２メモリ回路５２２−ｎ−０〜２のいずれかに供給する。そして、１８個の第２メモリ回路５２２−ｎ−０〜１７のそれぞれは、供給された電位を格納するとともに、１８個の出力端子５２５−（ｎ−１）＊１８〜（ｎ−１）＊１８−１７にへ出力する。
【００２３】
以下では、説明を簡潔にする目的にで、第１メモリ回路５２１−ｎ−０〜２と、第１スイッチ回路５３０−ｎ−１と、レベルシフタ回路５２３−ｎ−１と、第２スイッチ回路５３１−ｎ−１と、第２メモリ回路５２２−ｎ−０〜２と、に着目して詳細に構造を説明するが、この説明は、第１メモリ回路５２１−ｎ−３〜１７と、第１スイッチ回路５３０−ｎ−２〜６と、レベルシフタ回路５２３−ｎ−２〜６と、第２スイッチ回路５３１−ｎ−２〜６と、第２メモリ回路５２２−ｎ−３〜１７と、にも当てはまる。
【００２４】
第１メモリ回路５２１−ｎ−０〜２のそれぞれは、１つの第１伝送ゲート６０２−ｎ−０〜２と、１つの第１蓄積容量６０３−ｎ−０〜２と、を備えていている。
【００２５】
第１伝送ゲート６０２−ｎ−０〜２のそれぞれのソースは、それぞれの映像信号配線に接続されている。第１伝送ゲート６０２−ｎ−０〜２のそれぞれのドレインは、第１蓄積容量６０３−ｎ−０〜２のそれぞれの一端に接続されている。また、第１伝送ゲート６０２−ｎ−０〜２の正負のゲート入力には、出力端子５１０−ｎからの信号と、第１インバーター回路６０１−ｎからの信号と、が供給されている。なお、第１インバーター回路６０１−ｎは、出力端子５１０−ｎからの信号を反転するように構成されている。
【００２６】
このような構成によって、出力端子５１０−ｎの選択／非選択に応じて、第１伝送ゲート６０２−ｎ−０〜２のそれぞれは、それぞれ対応する映像信号配線上に現れるデジタル映像信号Ｄｍ（ここではＤ０〜Ｄ２）に対応した電位を、それぞれの第１蓄積容量６０３−ｎ−０〜２に書き込む。
【００２７】
第１スイッチ回路５３０−ｎ−１は、終端信号ＥＰ１と、終端信号ＥＰ１に対して反転した信号ＸＥＰ１と、が正負のクロック端子に供給される第１クロックド・インバーター６０４−ｎ−１Ａと、終端信号ＥＰ２と、終端信号ＥＰ２に対して反転した信号ＸＥＰ２と、が正負のクロック端子に供給される第１クロックド・インバーター６０４−ｎ−１Ｂと、終端信号ＥＰ３と、終端信号ＥＰ３に対して反転した信号ＸＥＰ３と、が正負のクロック端子に供給される第１クロックド・インバーター６０４−ｎ−１Ｃと、を備えている。
【００２８】
第１クロックド・インバーター６０４−ｎ−１Ａは、終端信号ＥＰ１に応じて、第１蓄積容量６０３−ｎ−０に書き込まれた電位に対応した電位を、レベルシフタ回路５２３−ｎ−１に供給するように構成されている。また、第１クロックド・インバーター６０４−ｎ−１Ｂは、終端信号ＥＰ２に応じて、第１蓄積容量６０３−ｎ−１に書き込まれた電位に対応した電位を、レベルシフタ回路５２３−ｎ−１に供給するように構成されている。同様に、第１クロックド・インバーター６０４−ｎ−１Ｃは、終端信号ＥＰ３に応じて、第１蓄積容量６０３−ｎ−２に書き込まれた電位に対応した電位を、レベルシフタ回路５２３−ｎ−１に供給するように構成されている。
【００２９】
レベルシフタ回路５２３−ｎ−１はいわゆるフリップフロップ型のレベルシフタである。レベルシフタ出力は入力に対して逆相になっており、０Ｖを入力されれば８Ｖ、３Ｖが入力されれば０Ｖを出力する。
【００３０】
第２スイッチ回路５３１−ｎ−１は、終端信号ＥＰ１と、信号ＸＥＰ１と、が正負のクロック端子に供給される第２伝送ゲート６０５−ｎ−１Ａと、終端信号ＥＰ２と、信号ＸＥＰ２と、が供給される第２伝送ゲート６０５−ｎ−１Ｂと、終端信号ＥＰ３と、信号ＸＥＰ３と、が供給される第２伝送ゲート６０５−ｎ−１Ｃと、を備えている。
【００３１】
第２伝送ゲート６０５−ｎ−１Ａは、終端信号ＥＰ１に応じて、レベルシフタ回路５２３−ｎ−１が出力する電位に対応した電位を、第２メモリ回路５２２−ｎ−０に供給するように構成されている。また、第２伝送ゲート６０５−ｎ−１Ｂは、終端信号ＥＰ２に応じて、レベルシフタ回路５２３−ｎ−１が出力する電位に対応した電位を、第２メモリ回路５２２−ｎ−１に供給するように構成されている。同様に、第２伝送ゲート６０５−ｎ−１Ｃは、終端信号ＥＰ３に応じて、レベルシフタ回路５２３−ｎ−１が出力する電位に対応した電位を、第２メモリ回路５２２−ｎ−２に供給するように構成されている。
【００３２】
第２メモリ回路５２２−ｎ−０，１，２のそれぞれは、蓄積容量である。本実施例では、それらの他端は接地されている。
【００３３】
以上のような構成を有する単位回路５２０−ｎは、以下のように動作する。
【００３４】
まず、出力端子５１０−ｎ（選択信号）が選択される（＝＋８Ｖ電位となる）と、第１インバーター回路６０１−ｎからはＬｏｗ（＝０Ｖ）が出力される。第１インバーター回路６０１−ｎの電源電位は＋８Ｖ／０Ｖである。すると第１メモリ回路５２１−ｎ−０〜１７内の第１伝送ゲート６０２−ｎ−０〜１７は全て開となり、第１蓄積容量６０３−ｎ−０〜１７にはデジタル映像信号Ｄ０〜Ｄ１７の電位（＋３Ｖ又は０Ｖ）が書き込まれる。
【００３５】
次に信号ＣＬＫが反転し、出力端子５１０−ｎ（選択信号）が非選択になる（＝０Ｖ電位となる）と、第１インバーター回路６０１−ｎからはＨｉｇｈ（＝＋８Ｖ）が出力され、第１伝送ゲート６０２−ｎ−０〜１７は全て閉となる。ここで第１蓄積容量６０３−ｎ−０〜１７の容量は１ｐＦであって、第１伝送ゲート６０２−ｎ−０〜１８のリーク電流が１ｎＡ以下であるので第１蓄積容量６０３−ｎ−０〜１８の電位は次に出力端子５１０−ｎが選択になる３５μ秒後までに最大でも３５ｍＶしか変動せず、データが保持されることになる。
【００３６】
出力端子５１０−６４０が選択となって、第１蓄積容量６０３−１〜６４０−０〜１７の書き込みが終了すると、次に信号ＣＬＫが反転するタイミングで終端信号ＥＰ１が選択（８Ｖ）となる（ＸＥＰ１は０Ｖ）。すると第１スイッチ回路５３０−１〜６４０―１内の第１クロックド・インバーター６０４−１〜６４０−１Ａ〜６Ａ（電源電圧＋３／０Ｖ））が動作し、第１メモリ回路５２１−１〜６４０−０，３，６，９，１２，１５のデータが０Ｖなら＋３Ｖ、第１メモリ回路５２１−１〜６４０−０，３，６，９，１２，１５のデータが＋３Ｖなら０Ｖをレベルシフタ回路５２３−１〜６４０−１〜６へ出力する。このとき、終端信号ＥＰ２、ＥＰ３は非選択であるから、第１クロックド・インバーター６０４−１〜６４０−１Ｂ〜６Ｂと、第１クロックド・インバーター６０４−１〜６４０−１Ｃ〜６Ｃと、は非動作である。レベルシフタ回路５２３−１〜６４０−１〜６はいわゆるフリップフロップ型のレベルシフタであって、出力は逆相になっており、０Ｖを入力されれば８Ｖ、３Ｖが入力されれば０Ｖを出力する（Ｖｐ＝＋８Ｖ）。
【００３７】
終端信号ＥＰ１が８Ｖ、信号ＸＥＰ１は０Ｖであるから、第２スイッチ回路５３１−１〜６４０―１〜６内の第２伝送ゲート６０５−１〜６４０−１〜６Ａはゲート開である（第２伝送ゲート６０５−１〜６４０−１〜６Ｂ，Ｃはゲート閉）。従って第２メモリ回路５２２−１〜６４０−０，３，６，９，１５にはレベルシフタ回路５２３−１〜６４０−１〜６の出力が充電される。すなわち、第１メモリ回路５２１−１〜６４０−０，３，６，９，１２，１５のデータが０Ｖなら第２メモリ回路５２２−１〜６４０−０，３，６，９，１２，１５にも０Ｖ、第２メモリ回路５２１−１〜６４０−０，３，６，９，１２，１５のデータが３Ｖなら第２メモリ回路５２２−１〜６４０−０，３，６，９，１２，１５には８Ｖがそれぞれメモリされる。
【００３８】
１０８ｎ秒後、終端信号ＥＰ１は０Ｖ（ＸＥＰ１は８Ｖ）となり、終端信号ＥＰ２が８Ｖ（信号ＸＥＰ２は０Ｖ）になる。すると第１クロックド・インバーター６０４−１〜６４０−１Ａ〜６Ａは非動作、第２伝送ゲート６０５−１〜６４０−１Ａ〜６Ａはゲート閉となって第１クロックド・インバーター６０４−１〜６４０−１Ｂ〜６Ｂが動作、第２伝送ゲート６０５−１〜６４０−１Ｂ〜６Ｂはゲート開になる。先ほどと同様の動作で今度は第２メモリ回路５２２−１〜６４０−１，４，７，１０，１３，１６に０／８Ｖ信号が書き込まれる。さらに１０８ｎ秒後、終端信号ＥＰ２は０Ｖ（ＸＥＰ２は８Ｖ）となり、終端信号ＥＰ３が８Ｖ（ＸＥＰ３は０Ｖ）になって第２メモリ回路５２２−１〜６４０−２，５，８，１１，１４，１７に０／８Ｖ信号が書き込まれて全ての第２メモリ回路５２２−１〜６４０−０〜１７に書き込みが完了し、出力端子５２５−１〜１１５２０から０／８Ｖ信号が出力されることになる。第２伝送ゲート６０５−ｎ−１〜６Ａ，Ｂ，Ｃのリーク電流が１ｎＡ以下、第２メモリ回路５２２−１〜６４０−０〜１７の蓄積容量を１ｐＦとすればＥＰ１〜３信号が選択するまでの期間は３５μ秒であるから、出力端子５２５−１〜１９２０の電位はせいぜい３５ｍＶしか変動しないので、次のＥＰ１〜３信号が選択までの期間、出力端子５２５−１〜１１５２０の電位は保持されることとなる。
【００３９】
なお、レベルシフタ回路５２３−ｎ−１〜６の個数と第１メモリ回路５２１−ｎ−０〜１７および第２メモリ回路５２２−ｎ−０〜１７の個数の比をｊとしたとき、本実施例ではｊ＝３であり、第１スイッチ回路５３０及び第２スイッチ回路５３１を１：ｊ（ｊ＝３）あるいはｊ：１（ｊ＝３）の切り替え回路で構成したが、要求されるピッチ、レベルシフタ回路５２３の動作速度に応じてｊ＝２，４，５，６，...と任意の倍数で設定して差し支えない。また、回路を構成するトランジスターの閾値（Ｖｔｈ）が十分小さい場合は第１伝送ゲート６０２をＣＭＯＳ伝送ゲートではなく片チャネル伝送ゲートとしてもよい。この場合、第１インバーター回路６０１−ｎは省略しても差し支えない。同様に、第２伝送ゲート６０５も片チャネル伝送ゲートとしてもよい。また、第１メモリ回路５２１は本実施例のような容量を用いたダイナミック型でなく、スタティック型の構成としても良い。第１メモリ回路５２１にかわるこのような構成例として、図１０にＣＭＯＳ型Ｓ−ＲＡＭ構成の第１メモリ回路５９１−ｎ−ｍ（ｍは０以上１７以下の整数）を示す。第１メモリ回路５９１−ｎ−ｍの電源電圧は＋３Ｖ／０Ｖである。このようにスタティック型のメモリ構成とすることで、第１伝送ゲート６０２のリーク電流や保持時間を気にする必要が無く、プロセスマージンが増大する。一方で素子数は図１０の構成のほうが多くなるので、レイアウト面積は増大する。どちらを選択するかはプロセスマージン、精細度などから決定すればよい。また、同様に第２メモリ回路５２２−ｎ−０〜１７もスタティック型の構成としても良い。このような構成例を図１１の第２メモリ回路５９２−ｎ−ｍ（ｍは０以上１７以下の整数）に示す。第２メモリ回路５９２−ｎ−ｍの電源電圧は＋８Ｖ／０Ｖである。この場合のメリットとデメリットは第１メモリ回路５２１−ｎ−０〜１７で述べたことと同様である。
【００４０】
図５は図１のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１の構成図である。アクティブマトリクス基板１０１上には、４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と平行に配置されている。容量線（２０３―１〜４８０）は相互に短絡され、対向導通部（３３０）に接続され、電源回路３０４から適切な共通電位を与えられる。
【００４１】
走査線（２０１−１〜４８０）は走査線駆動回路３０１に接続されて駆動信号を与えられる。また、データ線（２０２−１〜１９２０）はデータ線駆動回路３０２に接続されて映像信号を与えられる。走査線駆動回路３０１、データ線駆動回路３０２は電源回路３０４および信号回路３０５に接続され、必要な信号（例えばSP,CLK信号）と必要な電位（例えば＋８、＋３、０VDC電源）を供給される。データ線駆動回路３０２は信号入力端子３２０からデジタル映像信号Ｄ０〜Ｄ１７を与えられる。また信号回路３０５および電源回路３０４も必要な信号（マスタークロック、ＳＹＮＣ信号など）および電源電位（例えば＋２Ｖ）を与えられる。
【００４２】
走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５はアクティブマトリクス基板の一部となるガラス基板上にポリシリコン薄膜トランジスターを集積することで形成されており、後述する画素スイッチング素子（４０１−ｎ−ｍ）と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。なお、ここでのｍは１以上１９２０以下の整数であり、ｎは１以上４８０以下の整数である。
【００４３】
図６は図５の点線３１０部で示す画素表示領域中のｍ番目のデータ線（２０２−ｍ）とｎ番目の走査線（２０１−ｎ）の交差部付近の回路図である。走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）及び同一電位に短絡される電極は容量線（２０３−ｎ）と補助容量コンデンサー（４０３−ｎ−ｍ）を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向基板電極９３０（コモン電極）とやはりコンデンサーを形成する。
【００４４】
図７は図６のアクティブマトリクス基板を用いた第１の実施例における６ＢｉｔＤＡＣ内蔵透過型ＶＧＡ解像度液晶表示装置の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１（第１の基板）と対向基板９１２（第２の基板）とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０と短絡されるコモン電位が供給されるＩＴＯ膜からなる対向基板電極９３０が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００４５】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。
【００４６】
図８は本実施例での電子機器９９０の具体的な構成を示すブロック図である。電子機器９９０において、液晶表示装置９１０は図７で説明した６ＢｉｔＤＡＣ内蔵ＶＧＡ解像度液晶表示装置であって、電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８および信号入力端子３２０を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路（７８２）を介して入出力機器（７８３）からの入力データを取得する。ここで入出力機器（７８３）とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路（７８１）は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。
【００４７】
このように構成された電子機器９９０は表示装置が高精細であって、駆動回路や信号回路がアクティブマトリクス基板１０１上に一体形成されているゆえにコストが安い上に信頼性が高い。このため、表示品位の良好で高信頼性の電子機器を安価に提供できるのである。
【００４８】
ここで電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００４９】
（実施例２）
図９は第２の実施例を実現するためのメモリ回路５０１を構成する単位回路５２０−ｎ（ｎ＝１〜６４０）の回路構成であり、第１の実施例の図４にかわるものである。なお、データ線駆動回路３０２の構成、ＤＡＣ回路５０３の回路構成、順次選択回路５００の回路構成は第１の実施例と基本的に同じなので説明を省略する。また、図９中、図４と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００５０】
図９の構成は図４の構成に比べ、レベルシフタ回路５３４−ｎ−１〜６の構成が変更となっている。ここでＶｐは第１の実施例と同じく８Ｖである。第１の実施例でのレベルシフタ回路５２３で用いたフリップフロップ型のかわりにレベルシフタ回路５３４はカレントミラーを用いた差動アンプ式レベルシフタ回路となっている。本方式は第１の実施例と比べ、出力電位振幅÷入力電位振幅の比が大きくとりやすく、回路を構成するトランジスターの閾値（Ｖｔｈ）ばらつきに対する動作マージンが広いと言う利点を有する。一方、本実施例のレベルシフタ回路５３４−ｎ−１〜６はリーク電流が流れる構成であるため、消費電力が増大する。そのため、論理回路５３５にてＥＰ１、ＥＰ２、ＸＥＰ３信号の論理合成をとってＥＮＢ信号を生成し、ＥＰ１、ＥＰ２、ＸＥＰ３信号いずれかが選択（ＥＰ１又はＥＰ２が８Ｖ、もしくはＸＥＰ３が０Ｖ）のタイミングでのみレベルシフタ回路５３４−ｎ−１〜６が動作するようにしている。なお、論理回路５３５は電源電位８Ｖ／０Ｖであるので、ＥＮＢ信号も８Ｖ／０Ｖ信号である。すなわち、順次選択回路５００の出力端子５１０−１〜６４０のいずれかが選択されている状態ではレベルシフタ回路５３４−ｎ−１〜６のリーク電流はほぼ０Ａに抑制される。このため、消費電力の増大をおさえつつトランジスターの閾値（Ｖｔｈ）ばらつきに対する動作マージンが広い回路となっている。
【００５１】
なお、レベルシフタ回路５３４−ｎ−１〜６の構成については第１の実施例および本実施例であげた構成だけでなく、既知のあらゆるレベルシフタ回路を用いて構わない。採用するレベルシフタ回路が電流駆動型でリーク電流が流れる場合には本実施例のようにリーク電流抑制の対策を行えばよい。また、レベルシフタ回路５３４の個数と第１メモリ回路数・第２メモリ回路数の比（ｊ）は任意の数でよいのは第１の実施例で述べた通りである。また、第１メモリ回路５２１のかわりに図１０の第１メモリ回路５９１を、第２メモリ回路５２２のかわりに図１１の第２メモリ回路５９２を用いてＳ−ＲＡＭ型構成としてもよいのも第１の実施例と変わらない。
【００５２】
その他の回路構成等については第１の実施例と何ら変わる点はない。本実施例のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１、液晶表示装置９１０、電子機器９９０の構成も第１の実施例と同様であるので省略する。
【産業上の利用可能性】
【００５３】
本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例に係るデータ線駆動回路のブロック図。
【図２】本発明の実施例に係る順次選択回路の回路図。
【図３】本発明の実施例に係るＤＡＣ回路の回路図。
【図４】本発明の実施例に係るメモリ回路の単位回路の回路図。
【図５】本発明の実施例に係るアクティブマトリクス基板の構成図。
【図６】本発明の実施例に係るアクティブマトリクス基板の画素回路図。
【図７】本発明の実施例に係る液晶表示装置の斜視図。
【図８】本発明の電子機器の実施例を示すブロック図。
【図９】本発明の実施例に係るメモリ回路の単位回路の回路図。
【図１０】本発明の別実施例に係わるメモリ回路の第１メモリ回路の回路図。
【図１１】本発明の別実施例に係わるメモリ回路の第２メモリ回路の回路図。
【符号の説明】
【００５５】
１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、３０２…データ線駆動回路、５０１…メモリ回路、５０３…ＤＡＣ回路、５２０−１〜６４０…メモリ回路の単位回路、５２５−１〜１１５２０…メモリ回路の出力端子、４０１…画素スイ
ッチング素子、４０２…画素電極、９１０…液晶表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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