(57)【要約】【課題】低抵抗極薄先端領域を有する新規のトランジスタおよびＶＬＳＩ生産可能製造方法を提供する。【解決手段】第１のドープ半導体材料を前記半導体基板上に前記第１の側壁スペーサの外縁に整合して形成し、ドーパントを前記半導体材料から前記基板中に前記側壁スペーサの第１の対の下に拡散させて、一対の先端領域を形成し、側壁スペーサの第２の対を前記第１の半導体基板上に前記側壁スペーサの第１の対の外縁に整合して形成し、ソース／ドレイン・コンタクト領域を形成するために、イオンを前記半導体材料中および前記基板中に前記側壁スペーサの第２の対の外縁に整合させて注入する。【選択図】図３ｆ
2008053740.tif 000002
【特許請求の範囲】
【請求項１】
ゲート誘電体層を半導体基板上に形成するステップと、
ゲート電極を前記ゲート誘電体層上に形成するステップと、
側壁スペーサの第１の対を前記ゲート電極の対向する各側に隣接して形成するステップと、
第１のドープ半導体材料を前記半導体基板上に前記第１の側壁スペーサの外縁に整合して形成するステップと、
ドーパントを前記半導体材料から前記基板中に前記側壁スペーサの第１の対の下に拡散させて、一対の先端領域を形成するステップと、
側壁スペーサの第２の対を前記第１の半導体基板上に前記側壁スペーサの第１の対の外縁に整合して形成するステップと、
ソース／ドレイン・コンタクト領域を形成するために、イオンを前記半導体材料中および前記基板中に前記側壁スペーサの第２の対の外縁に整合させて注入するステップと
を含むトランジスタを形成する方法。
【請求項２】
半導体基板の第１の表面上に形成されたゲート誘電体層と、
前記ゲート誘電体層上に形成されたゲート電極と、
前記ゲート電極の対向する各側に接した側壁スペーサの第１の対と、
前記半導体基板に形成され、前記側壁スペーサの第１の対および前記ゲート電極の対向する各側の下に延びる極薄先端領域の第１の対と、
前記側壁スペーサの前記第１の対の外縁に整合して形成され、少なくともその一部が前記半導体基板の前記第１の表面の上と下にある第１の堆積半導体材料を含む一対の隆起先端領域と
前記一対の隆起先端領域の上側に形成され、前記側壁スペーサの第１対の外側に隣接させて形成させた側壁スペーサの第２の対と
を含むトランジスタ。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の分野に関し、さらに詳細には、サブミクロン・トランジスタの超大規模製造に関する。
【背景技術】
【０００２】
今日では、文字通り数百万個の個々のトランジスタが結合されて、マイクロプロセッサ、メモリ、およびアプリケーション固有集積回路（ＩＣ）など、超大規模集積（ＶＬＳＩ）回路を形成する。現在、最も進んだＩＣは、０．５μｍ程度のゲート長を有する金属酸化物半導体（ＭＯＳ）電界効果トランジスタなど、約３百万個のトランジスタから構成される。将来の集積回路の複雑さおよび計算能力を引き続き高めるためには、より多くのトランジスタを単一のＩＣ内に収納しなければならない（すなわち、トランジスタ密度を高めなければならない）。したがって、将来の超々大規模集積（ＵＬＳＩ）回路には、０．１μｍ以下の実効ゲート長を有する非常に短いチャネル・トランジスタが必要になる。残念ながら、従来のＭＯＳトランジスタの構造および製造方法は、集積密度を高めるためのより小さいトランジスタを製造するために簡単に「縮小（ｓｃａｌｅ  ｄｏｗｎ）」することができない。
【０００３】
従来のＭＯＳトランジスタ１００の構造を図１に示す。トランジスタ１００は、ゲート誘電体層１０４上に形成された一般にポリシリコンのゲート電極１０２を含んでいる。ゲート誘電体層１０４はシリコン基板１０６上に形成される。一対のソース／ドレイン延長部または先端領域１１０が、基板１０６の上面上にゲート電極１０２の外縁に整合して形成される。先端領域１１０は一般に、周知のイオン注入技法によって形成される。ゲート電極１０２の対向する各側に隣接して先端領域１１０上に一対の側壁スペーサ１０８が形成される。次いで、基板１０６中に、一対のソース／ドレイン領域１２０がイオン注入によって側壁スペーサ１０８の外縁に実質上整合して形成される。
【０００４】
より小さいトランジスタを製造するためにトランジスタ１００のゲート長を短縮すると同時に、製造したトランジスタのパンチスルー性能を改善するために、先端領域１１０が基板１０６中に延びる厚さも短縮（すなわち減少）しなければならない。したがって、図１に示すように、従来の方法を用いて小規模のトランジスタを製造した場合、先端領域１１０は薄くかつ長くなる。先端領域１１０が薄くかつ長いので、先端領域１１０は大きい寄生抵抗を示す。寄生抵抗は、トランジスタの駆動電流に悪影響を及ぼす（電流が減少する）。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、低抵抗極薄先端領域を有する新規のトランジスタおよびＶＬＳＩ生産可能製造方法が必要である。
【課題を解決するための手段】
【０００６】
低抵抗極薄先端領域を有する新規のトランジスタおよびその製造方法について説明する。本発明の好ましい実施形態によれば、ゲート誘電体層を半導体基板の第１の表面上に形成する。次に、ゲート電極をゲート誘電体層上に形成する。次いで、側壁スペーサの第１の対をゲート電極の対向する各側に隣接して形成する。次に、一対のリセスを半導体基板中に側壁スペーサの第１の対の外縁に整合して形成する。次に、半導体材料が半導体基板の第１の表面の上ならびに下に延びるように半導体材料をリセス内に選択的に堆積する。次いで、ドーパントを半導体材料から基板中に拡散させて、極めて薄い先端領域を形成する。次いで、側壁スペーサの第２の対を半導体材料上に側壁スペーサの第１の対の外縁に隣接して形成する。次に、深い注入を側壁スペーサの第２の対の外縁に整合して行って、深い接合ソース／ドレイン・コンタクト領域を形成する。最後に、シリサイドをソース／ドレイン領域上および製造したトランジスタのゲート電極上に形成する。
【発明を実施するための最良の形態】
【０００７】
低抵抗極薄先端を有する新規のトランジスタおよびその製造方法について説明する。以下の説明では、本発明を完全に理解できるように、特定の材料、寸法およびプロセスなど、多数の特定の詳細を記載する。しかしながら、本発明は、これらの特定の詳細なしに実施できることを当業者なら理解できよう。他の場合には、周知の半導体装置およびプロセスについては、本発明を不必要に曖昧することを避けるために特に詳細に説明していない。
【０００８】
本発明の低抵抗極薄先端を有する新規のトランジスタ２００の好ましい実施形態を図２に示す。トランジスタ２００は、シリコン基板またはウエル２０１上に形成される。ゲート誘電体層２０２は、基板２０１の表面２０３上に形成され、ゲート電極２０４は、ゲート誘電体層２０２上に形成される。第１の薄い側壁スペーサ２０６の対は、ゲート電極２０４の対向する各側に形成される（スペーサ２０６は、ゲート電極２０４の「幅」に沿って延びる）トランジスタ２００はまた、第１の側壁スペーサ２０６の対の外縁に隣接して形成されたかなり大きい第２の側壁スペーサ２０８の対を含んでいる。トランジスタ２００は、それぞれ一対の先端またはソース／ドレイン延長部２１０およびソース／ドレイン・コンタクト領域２１２を含んでいる一対のソース／ドレイン領域２１１を含んでいる。
【０００９】
先端またはソース／ドレイン延長部２１０は、第２の側壁スペーサ２０８、第１の側壁スペーサ２０６の下およびゲート電極２０４の外縁の下にあるソース／ドレイン領域と定義される。先端２１０は、極薄先端部分２１４および隆起先端部分２１６を含んでいる。極薄先端部分２１４は、選択的に堆積した半導体材料２１７から基板２０１中にドーパントを「拡散（ｏｕｔ  ｄｉｆｕｓｅ）」させることによって形成されるドープ半導体基板２１５から構成される。極薄先端２１４は、第１の側壁スペーサ２０６の下からゲート電極２０４の外縁まで延びる。約０．１０ミクロン（または１０００Å）の実効ゲート長を有するトランジスタの場合、極薄先端２１４は、ゲート電極２０４の下で約１００Åまで延びることが好ましい。さらに、実効ゲート長が約０．１０μｍの場合、極薄先端２１４は、基板表面２０３の下で基板２０１中へ５００Å以下の深さに延びることが好ましい。本発明では新規の製造方法を使用しているので、極薄先端２１４は、非常に急な接合を特徴とすることを理解されたい。
【００１０】
トランジスタ２００の先端２１０はまた、隆起先端部分２１６を含んでいる。隆起先端部分２１６は、第２の側壁スペーサ２０８の下にあり、第１の側壁スペーサ２０６の外縁に隣接している。隆起先端２１６は、半導体基板２１５の表面２０３の上ならびに下に選択的に堆積されているドープされた半導体材料２１７から形成することが好ましい。隆起先端２１６の一部が半導体基板表面２０３の上に形成されているので、隆起先端２１６は「隆起」先端と呼ばれる。隆起先端はトランジスタ２００の寄生抵抗を著しく小さくし、したがってトランジスタの性能が向上する。
【００１１】
一対のソース／ドレイン・コンタクト領域２１２は、第２の側壁スペーサ２０８の外縁に隣接して形成される。ソース／ドレイン・コンタクト領域２１２は、深い接合ソース／ドレイン・コンタクト領域である。ソース／ドレイン・コンタクト領域２１２は、イオン注入か、または選択的に堆積した半導体材料２１７、「拡散」ドープ半導体基板２１５および第２の側壁スペーサ２０８の外縁に整合した基板２０１を含む領域２２０内に追加のドーパントを拡散させることによって形成される。ソース／ドレイン・コンタクト領域２１２は一部隆起したソース／ドレイン領域である。シリサイド２１８は、トランジスタ２００のコンタクト抵抗を小さくするためにソース／ドレイン領域２１２上に形成することが好ましい。さらに、本発明によれば、第１の半導体材料２１７は、ゲート電極２０４の上面上にも堆積することが好ましい。シリサイド２１８はまた、コンタクト抵抗を改善するのを助けるためにゲート電極２０４上の堆積された半導体材料２１７上に形成することが好ましい。
【００１２】
本発明の価値のある特徴は、トランジスタ２００が、極めて薄くかつ隆起した先端またはソース／ドレイン延長部２１０を含んでいることであることを理解されたい。トランジスタ２００の新規の構造では、０．１５μｍ以下の実効ゲート長を有するトランジスタ２００を製造するのに必要な先端縮小が可能である。本発明の新規の先端構造２１０のために、トランジスタ２００は、優れたパンチスルー性能および小さいＶT ロールオフを有する。さらに、先端２１０のために、トランジスタ２００は小さい寄生抵抗を有し、したがって十分な駆動電流が得られる。
【００１３】
図３ａないし図３ｆに、低抵抗極薄先端領域を有するトランジスタの現在好ましい製造方法を示す。好ましい製造方法について、ＰＭＯＳトランジスタの製造に関して説明する。好ましい方法は、単に導電型が反対であるＮＭＯＳデバイスの製造にも同様に適用できることを理解されたい。図３ａに示すように、本発明のＰＭＯＳトランジスタは、１×１０17／ｃｍ3 〜１×１０19／ｃｍ3 の濃度レベルまでドープされたｎ型基板またはウエル３００上に製造することが好ましい。基板３００は、さらに、堆積された半導体材料の上部層または複数の上部層を含んでいてもよいことを理解されたい。本発明によれば、基板は、トランジスタをその上に製造する開始材料と定義される。
本発明によれば、まず、ゲート誘電体層３０２を基板３００の上面３０４上に形成する。ゲート誘電体層３０２は、２０Å〜５０Åの厚さに形成された窒化酸化物層が好ましい。必要ならば、酸化物、窒化物およびそれらの組合せなど、他の周知のゲート誘電体層も使用できることを理解されたい。次に、ゲート電極３０６をゲート誘電体層３０２の上に形成する。ゲート電極３０６は、周知のフォトリソグラフィ技法を用いてゲート電極３０６中にパターニングされた１０００〜３５００Åのブランケット堆積したポリシリコン層から形成することが好ましい。本発明の譲受人に譲渡された１９９４年８月１０日出願の係属特許出願第０８／２８８３３２号「Ｉｎｖｅｒｔｅｄ  Ｓｐａｃｅｒ  Ｔｒａｎｓｉｓｔｏｒ」サブミクロン・フォトリソグラフィ技法およびサブフォトリソグラフィ・パターニング技法を含めて、他の周知のパターニング技法を使用してゲート電極３０６をパターニングすることもできることを理解されたい。さらに、ゲート電極３０６はポリシリコン・ゲート電極が好ましいが、必要ならば、ゲート電極３０６は、金属ゲート、単結晶シリコン・ゲート、またはそれらの組合せでもよい。
【００１４】
次に、図３ａに示すように、第１の側壁スペーサ層３０８を基板３００上およびゲート電極３０６の上面および側面上にブランケット堆積する。スペーサ層３０８は、周知のプロセスによって、約５０Å〜５００Å、好ましくは２００Åの厚さまに堆積した二酸化ケイ素層が好ましい。必要ならば、スペーサ層３０８として、シリコン窒化物および窒素酸化物など他の絶縁体も使用できることを理解されたい。スペーサ層３０８は、後で堆積される半導体材料をゲート電極３０６から電気的に絶縁するために十分厚く形成しなければならないことを理解されたい。さらに、後で理解できるように、側壁スペーサ層３０８の厚さは、得られたスペーサ厚さおよび製造したトランジスタの極薄先端部分の最小長さを規定する。
【００１５】
次に、図３ｂに示すように、第１の側壁スペーサ層３０８を周知の技法を用いて異方性ドライ・エッチングして、ゲート電極３０６の幅に沿って延びる第１の側壁スペーサ３１０の対を形成する。
【００１６】
次に、図３ｂに示すように、それぞれＣ2Ｆ6およびＨｅを２：１の割合で含む化学薬品を用いた反応性イオン・エッチング（ＲＩＥ）など周知の技法を用いて、基板３００を異方性エッチングして、シリコン基板３００中に第１の側壁スペーサ３１０の外縁に整合してリセス３１２を形成する。シリコン基板のリセス・エッチング中にポリシリコン・ゲート電極３０６が一部エッチングされることに留意されたい。ゲート電極３０６および第１の側壁スペーサ３１０は、下にあるシリコン基板表面３０４がエッチングされるのを防ぐマスクの働きをする。したがって、本発明のリセス・エッチングは、第１の側壁スペーサ３１０の外縁に自己整合する。本発明の好ましい実施形態によれば、基板３００はエッチングされて、２０Å〜１０００Åの深さ、好ましくは基板表面３０４の下２００Åの深さを有するリセス領域３１２を形成する。リセス領域３１２の深さは、製造したトランジスタの極薄先端が基板３００中に延びる最小深さを規定することを理解されたい。リセス領域が深ければ深いほど、トランジスタ・先端領域は基板３００中に延びる。
【００１７】
次に、本発明の好ましい実施形態によれば、図３ｃに示すように、半導体材料３１４をリセス３１２中およびゲート電極３０６の上面上に選択的に堆積する。半導体材料３１４は、基板３００やポリシリコン・ゲート電極３０６など露出したシリコンにのみ形成されるように選択的に堆積する。側壁スペーサ３１０上には半導体材料は形成されない。側壁スペーサ３１０は、半導体材料３１４をリセス３１２中に形成されたゲート電極３０６から電気的に絶縁する。半導体材料３１４は、２００Å〜２０００Å、好ましくは６００Åの厚さまで形成される。したがって、半導体材料３１４は、半導体基板３００の表面３０４の上下の位置に形成される。さらに、半導体材料３１４は、ホウ素などｐ型不純物を用いて、１×１０18／ｃｍ3 〜５×１０20／ｃｍ3 の濃度レベルまで、好ましくは１×１０20／ｃｍ3 の濃度までインサイチュ・ドープすることが好ましい。さらに、半導体材料は、インサイチュ・ドープする必要はなく、堆積後にイオン注入または拡散によって所望の導電レベルまでドープしてもよいことを理解されたい。例えば、ＣＭＯＳ部品またはＢｉＣＭＯＳ部品を製造する場合、標準のフォトレジスト・マスキング技法を使用して、それぞれＣＭＯＳ回路のＰＭＯＳデバイスおよびＮＭＯＳデバイス用にｐ導電型半導体材料ならびにｎ導電型半導体材料を形成することができるように、堆積後に半導体材料３１４をドープする必要がある。
【００１８】
半導体材料３１４の厚さおよびドーピング濃度レベルは、製造したトランジスタの隆起先端部分の抵抗率を決定することに留意されたい。半導体材料３１４が厚いほど、またドーピング密度が高いほど、より小さい寄生抵抗を有するトランジスタが得られる。しかしながら、ゲート電極３０６および半導体材料３１４に逆電圧が加わったときに、好ましくない容量（すなわち、ミラー容量）が発生する。ドーピング密度が高ければ高いほど、また半導体材料３１４が厚ければ厚いほど、ミラー容量は大きくなる。したがって、トランジスタの寄生抵抗とトランジスタのミラー容量との間で兼ね合いをはかる必要がある。
【００１９】
本発明によれば、半導体材料３１４は、合金の約１０〜５０％のゲルマニウムを含むシリコン／ゲルマニウム半導体合金が好ましい。シリコン／ゲルマニウム半導体合金は、５００〜８００℃の間、好ましくは６００℃の温度で、Ｈ2 雰囲気中でＳｉＨ2Ｃｌ2およびＧｅＨ4 を分解することによって形成することができる。その上記半導体材料は、堆積中にシリコンに対して優れた選択度を示し、したがって本発明の生産性が非常に高くなるので好ましい。さらに、シリコン／ゲルマニウム半導体合金は、ドーパントが半導体材料中に固体拡散するのを助ける多数の「欠陥」または「転位」を示す。選択的に堆積できる任意の半導体材料を使用して、半導体材料３１４を形成できることを理解されたい。例えば、半導体材料３１４は、６００〜９００℃の間の温度で、Ｈ2 雰囲気中でＳｉＨ2Ｃｌ2およびＨＣｌから形成された選択的に堆積した多結晶シリコン、または周知の技法によって形成された選択的に堆積した単結晶シリコンである。
【００２０】
次に、本発明によれば、図３ｄに示すように、ｐ型不純物またはドーパントを半導体材料３１４から半導体基板３００中へ拡散させて拡散半導体領域３１６を形成する。不純物の拡散により、堆積半導体材料３１４にほぼ等しい濃度レベルを有する拡散半導体領域３１６が形成される。不純物は、不純物が少なくともゲート電極３０６の外縁に達するまで、かつ好ましくはゲート電極３０６の下にも約１００Å延びるまで、第１の側壁スペーサ３１０の下に横方向（水平方向）に拡散する。拡散半導体領域３１６の、第１の側壁スペーサ３１０およびゲート電極３０６の下に横方向に延びる部分は、製造したトランジスタの極薄先端部分である。不純物の拡散はまた、不純物を基板３００中により深く（または垂直方向に）拡散させてもよいことを理解されたい。横方向拡散の２００Åごとに、ドーパントは、基板３００中に垂直方向に約２００Å拡散する。したがって、本発明の好ましい実施形態によれば、極薄先端３１７は、０．１０μｍの実効ゲート長に対して、長さ約３００Å、深さ約５００Å（または０．０５μｍ）である。
【００２１】
本発明の好ましい実施形態によれば、固体拡散ステップは、半導体材料３１４を形成した直後に、高速熱プロセス（ＲＴＰ）を用いて、８００℃〜１０００℃の温度で、窒素（Ｎ2 ）雰囲気中で５〜６０秒間行われる。本発明の固体拡散ステップは、必ずしも半導体材料３１４を形成した直後に行う必要はなく、後続のプロセス・ステップにおいて使用される後の熱サイクル中に行うこともできることを理解されたい。
【００２２】
本発明の重要な特徴は、半導体材料３１４が半導体基板表面３０４の下に形成されることである。すなわち、本発明では、ドーパントの供給源３１５は、基板３００中の、極薄先端３１７を形成すべき位置に直接隣接して配置される。したがって、固体拡散ステップ中、ドーパントは、第１の側壁スペーサ３１０の下およびポリシリコン・ゲート電極３０６の外縁の下に単一の方向（横方向）に容易に拡散することができる。その結果、基板３００との非常に鋭くかつ急な接合によって特徴づけられる極薄先端３１７が得られる。そのような急な接合は、製造したトランジスタのパンチスルー特性を改善する。さらに、極薄先端３１７を固体拡散によって形成することによって、現在標準のイオン注入技法を用いてできるものよりも導電率の高い先端を製造することができることを理解されたい。先端領域の密度が高くなれば、デバイスの性能が向上し、デバイスの寄生抵抗が小さくなる。
【００２３】
次に、図３ｅに示すように、側壁スペーサの第２の対３１８を堆積半導体材料３１４上および第１の側壁スペーサ３１０の外縁に隣接して形成する。第２の側壁スペーサ３１８は、熱壁プロセスによって形成した窒化ケイ素の共形層を異方性ドライ・エッチングすることによって形成することが好ましい。側壁スペーサ３１０と同様に、第２の側壁スペーサ３１８は、必要ならば、様々な周知の技法の１つによって形成することができる。第２の側壁スペーサ３１８は、第１の側壁スペーサ３１０よりもかなり厚く、また５００〜２５００Å、好ましくは１８００Åの厚さまで形成される。
【００２４】
次に、図３ｆに示すように、ソース／ドレイン・コンタクト領域３１９を形成することによってトランジスタ３４０の製造を完了する。図３ｅに示される第２の側壁スペーサ３１８を形成した後、基板に、ホウ素などｐ導電型不純物を堆積半導体材料３１４、拡散シリコン領域３１６、および半導体基板３００中に注入する標準の周知のイオン注入およびアニールを施す。イオン注入ステップにおいて、１×１０19／ｃｍ3 〜５×１０20／ｃｍ3 のｐ導電型レベルを有するソース／ドレイン・コンタクト領域３２２、および全厚さ０．１５〜０．２５μｍのソース／ドレイン・コンタクト領域３１９を形成することが好ましい。さらに、前にポリシリコン・ゲート電極３０６の形成中にドープされていなければ、イオン注入ステップを使用して、ポリシリコン・ゲート電極３０６をドープすることもできる。第２の側壁スペーサ３１８は、ソース／ドレイン・コンタクト領域３１９の深い、高照射量のイオン注入が先端領域３２１を侵すのを防ぐために十分なマスクとなるように、十分厚くかつ広く形成しなければならない。
【００２５】
次に、本発明の好ましい実施形態によれば、デバイスのコンタクト抵抗を大幅に小さくするために、ソース／ドレイン・コンタクト領域３１９上の半導体材料３１４の上およびゲート電極３０６上に形成された半導体材料３１４の上にシリサイド３２０を自己整合シリサイド・プロセスによって形成する。好ましいサリサイド・プロセッサでは、まずチタン層をデバイス全体上にブランケット堆積する。次いで、デバイスを温度サイクルにかけて、堆積チタン層と露出したシリコン表面（すなわち、ゲート電極３０６上の半導体材料３１４およびソース／ドレイン・コンタクト領域３１９上の半導体材料３１４）とを反応させて、チタン・シリサイド３２０（すなわち、ＴｉＳｉx ）を形成する。チタンは第２の側壁スペーサ３１８とは反応しないことを理解されたい。次に、選択エッチングを使用して、未反応のチタンを第２の側壁スペーサ３１８から除去し、チタン・シリサイド３２０を残す。タングステンなど他の耐溶性金属を使用してもシリサイド３２０を形成できることを理解されたい。さらに、第２の側壁スペーサ３１８は、シリサイドの浸食によってゲート電極がソース／ドレイン・コンタクト領域に対して電気的に短絡するのを防ぐために十分厚く形成する必要があることに留意されたい。シリサイド・プロセスが終了すると、低抵抗極薄先端領域を有する新規のトランジスタ３４０の好ましい製造方法は終了する。
【００２６】
図４は、本発明の好ましい別形態の断面図である。図４は、低抵抗極薄先端４１０および一対の一部隆起した薄い接合ソース／ドレイン・コンタクト領域４１２を有するＭＯＳトランジスタ４００である。トランジスタ４００は、それぞれ図３ａないし図３ｅおよび添付の明細書に図示され、記載されているトランジスタ３４０と同じ方法で製造される。側壁スペーサ３１８を形成した後、半導体材料の第２の選択堆積を使用して、第２の側壁スペーサ３１８の外縁に隣接した第１の堆積半導体材料３１４の上面上、およびゲート電極３０６上に形成された半導体材料３１４上に、第２の半導体材料４２０を形成する。第２の半導体材料４２０は、製造したデバイス用に十分なソース／ドレイン・コンタクト領域４１２を形成するために、１００Å〜１５００Åの十分な厚さ、および１×１０19／ｃｍ3 〜５×１０20／ｃｍ3 の十分な濃度レベルまで形成する。得られたソース／ドレイン・コンタクト領域４１２は、金属コンタクト・スパイキングに対して十分な保護を施すために十分厚くなければならないことを理解されたい。第２の半導体材料４２０は、ホウ素など、ｐ型不純物を所望の導電レベルまでドープしたシリコン／ゲルマニウム合金から形成することが好ましい。第２の側壁スペーサ３１８は、過大なミラー容量が第２の半導体材料４２０とゲート電極３０６の間に発生し、それによりデバイス性能に悪影響が及ぶのを防ぐために十分厚く形成する必要があることを理解されたい。
【００２７】
製造したトランジスタのトポグラフィを改善するために、ゲート電極３０６の上面から第２の半導体材料４２０を除去するときに、化学機械研磨プロセスを使用することが好ましい。最後に、自己整合シリサイド（サリサイド）プロセスを使用して、シリサイド３２０を第２の堆積半導体材料４２０上、およびゲート電極３０６上の半導体材料３１４上に形成する。
【００２８】
図５は、本発明の好ましい別形態の断面図である。図５は、低抵抗極薄先端領域５１０を有する埋込みチャネルＭＯＳトランジスタ５００を示す。トランジスタ５００は、半導体基板３００が１×１０17／ｃｍ3 〜１×１０19／ｃｍ3 の濃度を有するｐ型導電レベルまでドープされた２００Å〜１０００Åの厚さを有する上部堆積半導体材料５２４をも含んでいることを除いて、トランジスタ３４０と同じ方法で製造することができる。本発明の好ましい寸法は、この実施形態では半導体基板３００の上面と考えるべき堆積半導体材料５２４の上面５２６に比例することを理解されたい。堆積半導体材料５２４は、必ずしも単一の均一な半導体材料である必要はなく、複数の様々にドープされた異なる半導体材料から構成することができることを理解されたい。埋込みチャネルＭＯＳトランジスタ５００は、デバイスの駆動電流およびスイッチング速度を改善する高いチャネル・キャリア移動度を示す。
【００２９】
図６は、本発明の好ましい別形態の断面図である。図６は、低抵抗極薄先端領域６１０を有するＭＯＳトランジスタ６００を示す。トランジスタ６００は、選択半導体材３１９を堆積する前に半導体基板３００中にリセス３１２を形成しない点で、開示の本発明の他の実施形態と異なっている。代わりに、半導体材料３１４を半導体基板３００の上面３０４上に直接堆積する。図３ｂないし図３ｆおよび添付の明細書に開示した残りのすべての製造ステップを使用して、トランジスタ６００の製造を終了する。トランジスタ６００では、基板３００中に半導体材料のリセスが形成されず、したがって固体拡散ステップにより、まず基板３００中にｐ型ドーパントが下方（垂直方向）に駆動され、次いで第１の側壁スペーサ３１０の下にゲート電極３０６の外縁まで横方向（水平方向）に駆動されて、トランジスタ６００の極薄低抵抗極薄先端領域６１０を形成することを理解されたい。高性能デバイスを製造するそのような拡散プロセスを示したが、極薄先端低抵抗先端領域６１０の接合は、ドーパントを基板３００中に一部リセスが形成された半導体材料から単一の方向に拡散させた場合ほど急ではない。トランジスタ６００は、他の実施形態ほど急な極薄先端領域を有しないが、リセス・ステップがないため、プロセスの複雑さおよびコストが低減する。
【００３０】
以上、本発明の多数の別形態および詳細について説明したが、一実施形態における多数の特徴は他の実施形態にも同様に適用できることを当業者なら理解できよう。さらに、多数の特定の寸法、材料および濃度を記載したが、これらの特定の寸法、材料および濃度を限定的なものととるべきではないことを理解されたい。さらに、本発明のトランジスタを縮小して、より大きいデバイスならびにより小さいデバイスを形成できることが当業者なら理解できよう。本発明の範囲は、本発明の詳細な説明に限定されるものではなく、以下の請求の範囲によって決定されるべきである。
【００３１】
以上、低抵抗極薄先端領域を有する新規のトランジスタおよびそれらの製造方法について説明した。
【図面の簡単な説明】
【００３２】
【図１】従来のトランジスタの断面図である。
【図２】本発明の低抵抗極薄先端・トランジスタの断面図である。
【図３ａ】基板上に形成されたゲート電極の対向する各側に側壁スペーサの第１の対を形成するステップを示す断面図である。
【図３ｂ】図３ａの基板中にリセス領域を形成するステップを示す断面図である。
【図３ｃ】図３ｂの基板上に半導体材料を堆積するステップを示す断面図である。
【図３ｄ】図３ｃの基板中にドーパントを固体拡散させるステップを示す断面図である。
【図３ｅ】図３ｄの基板上に側壁スペーサの第２の対を形成するステップを示す断面図である。
【図３ｆ】図３ｄの基板中に深い接合ソース／ドレイン・コンタクト領域を形成するステップを示す断面図である。
【図４】薄い接合堆積半導体ソース／ドレイン・コンタクト領域を有する本発明の低抵抗極薄先端・トランジスタの他の好ましい実施形態を示す断面図である。
【図５】堆積半導体埋込みチャネル領域を有する本発明の低抵抗極薄先端・トランジスタの他の好ましい実施形態を示す断面図である。
【図６】垂直方向および水平方向に拡散した極薄先端領域を有する本発明の低抵抗極薄先端・トランジスタの他の好ましい実施形態を示す断面図である。
【符号の説明】
【００３３】
３０６  ゲート電極、３１０  第１の側壁スペーサ、３１４  半導体材料、３１６  拡散半導体領域、３１８  側壁スペーサの第２の対、３２０  シリサイド、３２２  ソース／ドレイン・コンタクト領域
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図４】
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【図５】
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【図６】
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