(57)【要約】【課題】選択ゲートトランジスタのゲート電極と半導体基板との短絡を防ぐ。【解決手段】不揮発性半導体記憶装置は、複数のメモリセルトランジスタＣＴが直列に接続されたメモリセル列と、メモリセル列の一端に接続され、かつ半導体基板１１上にゲート絶縁膜１３を介して設けられたゲート電極を有する選択ゲートトランジスタＳＴＤと、半導体基板１１に設けられ、かつ隣接する選択ゲートトランジスタを電気的に分離する素子分離絶縁層１６とを具備する。ゲート電極は、第１のゲート電極１４上に部分的に設けられた第１の絶縁膜１７と、第１の絶縁膜１７上に設けられた第２の絶縁膜１８と、第２の絶縁膜１８および素子分離絶縁層１６上に設けられかつ第１のゲート電極１４に電気的に接続された第２のゲート電極ＳＧＤとを含み、第２のゲート電極ＳＧＤ直下の素子分離絶縁層１６上面は、第１のゲート電極１４上面と同じ高さである。【選択図】      図３
2008053651.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
複数のメモリセルトランジスタが直列に接続されたメモリセル列と、
前記メモリセル列の一端に接続され、かつ前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極を有する選択ゲートトランジスタと、
前記半導体基板に設けられ、かつ隣接する選択ゲートトランジスタおよび隣接するメモリセル列を電気的に分離する素子分離絶縁層と
を具備し、
前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極上に部分的に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜と、第１の方向に延在しかつ前記第２の絶縁膜および前記素子分離絶縁層上に設けられかつ前記第１のゲート電極に電気的に接続された第２のゲート電極とを含み、
前記第２のゲート電極直下の素子分離絶縁層上面は、前記第１のゲート電極上面と同じ高さであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルトランジスタのそれぞれは、前記半導体基板上にゲート絶縁膜を介して設けられた浮遊ゲート電極と、前記第１の方向に延在しかつゲート間絶縁膜を介して前記浮遊ゲート電極および前記素子分離絶縁層上に設けられた制御ゲート電極とを含み、
前記素子分離絶縁層上方の制御ゲート電極底面は、前記浮遊ゲート電極上面より低いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート電極の材料および膜厚は、前記浮遊ゲート電極の材料および膜厚と同じであり、
前記第２の絶縁膜の材料および膜厚は、前記ゲート間絶縁膜の材料および膜厚と同じであることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の絶縁膜は、前記第２の絶縁膜に対してエッチング選択比を有することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の絶縁膜は、シリコン窒化膜からなり、
前記第２の絶縁膜は、高誘電体膜からなることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に電荷蓄積層と制御ゲート電極とを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体メモリとしては例えばデータの書き込み及び消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して電荷蓄積を目的とする浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が積層形成されたスタックゲート構造を有している。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタの微細化が急激に進められてきているが、微細化を困難にする特性の１つにセル間干渉が上げられる。これは、着目するメモリセルトランジスタにデータを書き込んだ後に、この着目セルの近隣のメモリセルトランジスタにデータを書き込む場合、この近隣セルの浮遊ゲート電極の電位（或いは、浮遊ゲート電極に注入された電荷の量）に影響されて、着目セルの浮遊ゲート電極の電位が変動する。このため、着目セルに書き込まれたデータが変動するという特性を指す。
【０００５】
この書き込まれたデータの変動がデバイス特性に与える影響は、メモリセルトランジスタに書き込むデータのレベルが多ければ多いほど大きくなり、また浮遊ゲート電極間の距離が小さくなればなるほど大きくなる。高密度化をもって性能とするＮＡＮＤ型フラッシュメモリにおいては、データの多値化は実現しなくてはならない特性である。よって、セル間干渉を抑制するためには、浮遊ゲート電極の膜厚を薄くして、浮遊ゲート電極の寄生容量を小さくすることが考えられる。
【０００６】
浮遊ゲート電極の膜厚を薄くすると、セル間干渉が抑制される点でメリットが生じる。一方、メモリセル列（複数のメモリセルトランジスタが直列に接続されて構成される）の両端に配置される２つの選択ゲートトランジスタにおいては、この選択ゲートトランジスタのゲート電極を構成する制御ゲート電極と浮遊ゲート電極とを電気的に短絡させなくてはならない。このため、浮遊ゲート電極の膜厚を薄くすると、浮遊ゲート電極と半導体基板との電気的短絡のマージンが少なくなり、歩留まりが低下するという問題がある。
【０００７】
この種の関連技術として、素子分離用のトレンチの内壁に窒化シリコン層を形成し、素子分離絶縁膜の膨張に起因して半導体基板に結晶欠陥が発生することを抑制することで、不揮発性半導体記憶装置の電気特性および信頼性を向上させる技術が開示されている。
【特許文献１】特開２００２−２５２２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、選択ゲートトランジスタのゲート電極と半導体基板との短絡を防ぐことができ、かつ歩留まりの低下を抑制することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一視点に係る不揮発性半導体記憶装置は、半導体基板と、複数のメモリセルトランジスタが直列に接続されたメモリセル列と、前記メモリセル列の一端に接続され、かつ前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極を有する選択ゲートトランジスタと、前記半導体基板に設けられ、かつ隣接する選択ゲートトランジスタおよび隣接するメモリセル列を電気的に分離する素子分離絶縁層とを具備する。前記ゲート電極は、第１のゲート電極と、前記第１のゲート電極上に部分的に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜と、第１の方向に延在しかつ前記第２の絶縁膜および前記素子分離絶縁層上に設けられかつ前記第１のゲート電極に電気的に接続された第２のゲート電極とを含み、前記第２のゲート電極直下の素子分離絶縁層上面は、前記第１のゲート電極上面と同じ高さである。
【発明の効果】
【００１０】
本発明によれば、選択ゲートトランジスタのゲート電極と半導体基板との短絡を防ぐことができ、かつ歩留まりの低下を抑制することが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
図１は、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリを説明する平面図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図３は、図１に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図４は、図１に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。図５は、図１に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。なお、断面図においてビット線ＢＬおよび層間絶縁膜の図示は省略している。
【００１３】
１つのユニットは、直列に接続された複数のメモリセルトランジスタＣＴ（典型的には３２個のメモリセルトランジスタＣＴ）からなるメモリセル列と、その一端（ドレイン側）に直列に接続された選択ゲートトランジスタＳＴＤと、他端（ソース側）に直列に接続された選択ゲートトランジスタＳＴＳとにより構成されている。
【００１４】
各メモリセルトランジスタＣＴは、半導体基板１１上に、ゲート絶縁膜１３、浮遊ゲート電極ＦＧ、ゲート間絶縁膜１８、および制御ゲート電極ＣＧが順に積層された構造を有している。メモリセルトランジスタＣＴのソース／ドレイン領域２１は隣接するもの同士で共有されることにより、３２個のメモリセルトランジスタＣＴは直列に接続される。そして、メモリセルトランジスタＣＴに含まれる浮遊ゲート電極ＦＧに電子を注入する、或いは浮遊ゲート電極ＦＧから電子を引き抜くことにより、メモリセルトランジスタＣＴのデータが変えられる。
【００１５】
また、浮遊ゲート電極ＦＧは、各メモリセルトランジスタに対応して設けられており、半導体基板上にゲート絶縁膜１３を介して、アイランド状に配置されている。一方、各制御ゲート電極ＣＧは、Ｘ方向に延在するように設けられ、かつＸ方向に隣接する同じ行の複数のメモリセルトランジスタで共有される。
【００１６】
メモリセルトランジスタＣＴの制御ゲート電極ＣＧは、ワード線ＷＬに対応する。ドレイン側の選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤは、第１の選択ゲート線に対応する。ソース側の選択ゲートトランジスタＳＴＳのゲート電極ＳＧＳは、第２の選択ゲート線に対応する。選択ゲートトランジスタＳＴＤのドレイン領域は、コンタクトＤＣを介してＹ方向に延在するビット線ＢＬに接続されている。選択ゲートトランジスタＳＴＳのソース領域は、コンタクトＳＣを介してＸ方向に延在するソース線ＳＬに接続されている。
【００１７】
第１及び第２の選択ゲート線は、選択ゲートトランジスタＳＴＤ，ＳＴＳのオン／オフを制御するために設けられている。選択ゲートトランジスタＳＴＤ，ＳＴＳは、データ書き込み、データ読み出し、およびデータ消去の際に、ユニット内のメモリセルトランジスタＣＴに所定の電圧を供給するためのゲートとして機能する。
【００１８】
ＮＡＮＤ型フラッシュメモリは、メモリセル部、低電圧系周辺回路部、および高電圧系周辺回路部を有している。メモリセル部は、複数のメモリセルトランジスタＣＴから構成される。
【００１９】
低電圧系周辺回路部は、電源電圧Ｖｃｃ（例えば、２．５Ｖ〜３．３Ｖ）で駆動するＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成され、具体的にはメモリセル列の両端に接続された選択ゲートトランジスタＳＴＤ，ＳＴＳが含まれる。
【００２０】
高電圧系周辺回路部は、電源電圧Ｖｃｃよりも高い電圧を扱うＭＯＳトランジスタから構成され、具体的には電源電圧Ｖｃｃから書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）を生成する電圧生成回路に用いられるＭＯＳトランジスタから構成される。この書き込み電圧Ｖｐｇｍは、メモリセルトランジスタＣＴにデータを書き込む際に用いられる。
【００２１】
次に、メモリセルトランジスタＣＴの具体的な構造について図２および図５を参照しながら説明する。Ｐ型導電性の基板１１は、例えばＰ型半導体基板、Ｐ型ウェル１２を有する半導体基板１１、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板１１としては、例えばシリコン（Ｓｉ）が用いられる。半導体基板１１は、表面領域に素子分離絶縁層１６を具備し、素子分離絶縁層１６が形成されていない半導体基板１１の表面領域が素子を形成する素子領域（ＡＡ：active area）となる。素子分離絶縁層１６は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ１６としては、例えばシリコン酸化膜が用いられる。
【００２２】
半導体基板１１上には、メモリセルトランジスタＣＴを構成するゲート絶縁膜１３、浮遊ゲート電極ＦＧ、ゲート間絶縁膜１８、および制御ゲート電極ＣＧが順に積層されたゲート積層体が設けられている。ゲート絶縁膜１３としては、例えばシリコン酸化膜が用いられる。浮遊ゲート電極ＦＧとしては、例えば多結晶シリコンが用いられる。制御ゲート電極ＣＧとしては、例えば多結晶シリコンが用いられる。
【００２３】
ゲート間絶縁膜１８としては、例えば高誘電体膜が用いられる。この高誘電体膜としては、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、あるいは酸化アルミニウムにハフニウム（Ｈｆ）が添加されたハフニウム・アルミネート（ＨｆＡｌｘＯｙ）などがあげられる。ゲート間絶縁膜１８として、シリコン酸化膜より誘電率が高い高誘電体膜を用いることで、メモリセルトランジスタＣＴのカップリング比を向上させることができる。
【００２４】
なお、カップリング比は、ＣＧ−ＦＧ間の容量Ｃ２、ＦＧ−基板間の容量Ｃ１とすると、“Ｃ２／（Ｃ１＋Ｃ２）”で表される。このカップリング比が向上するため、メモリセルトランジスタＣＴの素子特性を向上させることができる。具体的には、メモリセルトランジスタＣＴのデータ保持特性が向上する。
【００２５】
ゲート積層体の両側で半導体基板１１内（具体的には、素子領域ＡＡ内）には、メモリセルトランジスタＣＴのソース／ドレイン領域２１が設けられている。隣接するメモリセルトランジスタＣＴは、１つのソース／ドレイン領域２１を共有している。このようにして、メモリセルトランジスタＣＴが構成される。
【００２６】
このメモリセルトランジスタＣＴでは、浮遊ゲート電極ＦＧに電荷が注入され、或いは浮遊ゲート電極ＦＧに蓄積された電荷が引き抜かれることで、メモリセルトランジスタＣＴの閾値電圧が変化する。具体的には、メモリセルトランジスタＣＴのチャネル領域と制御ゲート電極ＣＧとの間の電位差を変化させることで、チャネル領域と制御ゲート電極ＣＧとの間に双方向の高電界を印加する。そして、この双方向の高電界により、浮遊ゲート電極ＦＧに電荷を注入し、或いは浮遊ゲート電極ＦＧに蓄積された電荷を引き抜く。このようにして、メモリセルトランジスタＣＴのデータを書き換えることができる。
【００２７】
次に、選択ゲートトランジスタＳＴＤの構造について図２乃至図４を参照しながら説明する。半導体基板１１上には、ゲート絶縁膜１３が設けられている。ゲート絶縁膜１３上には、浮遊ゲート電極ＦＧを形成する工程において同時に形成され、かつ浮遊ゲート電極ＦＧと同じ材料および膜厚からなる第１のゲート電極１４が設けられている。この第１のゲート電極１４は、浮遊ゲート電極ＦＧと同様に、各選択ゲートトランジスタＳＴＤに対応して設けられており、半導体基板１１上にゲート絶縁膜１３を介して、アイランド状に配置されている。
【００２８】
第１のゲート電極１４上には、この第１のゲート電極１４上に部分的に設けられ、かつ開口部２０を有する第１のゲート間絶縁膜１７が設けられている。第１のゲート間絶縁膜１７としては、例えばシリコン窒化膜が用いられる。第１のゲート間絶縁膜１７上には、開口部２０を有する第２のゲート間絶縁膜１８が設けられている。第２のゲート間絶縁膜１８は、メモリセルトランジスタＣＴに含まれるゲート間絶縁膜１８と同じ材料（すなわち、高誘電体膜）および同じ膜厚からなる。また、第２のゲート間絶縁膜１８は、メモリセルトランジスタＣＴに含まれるゲート間絶縁膜１８を形成する工程において同時に形成される。
【００２９】
第１のゲート電極１４上（すなわち、開口部２０内）、第２のゲート間絶縁膜１８上、および周辺回路部の素子分離絶縁層１６上には、第２のゲート電極ＳＧＤが設けられている。この第２のゲート電極ＳＧＤは、Ｘ方向に延在するように設けられ、かつＸ方向に隣接する同じ行の複数の選択ゲートトランジスタで共有される。第１のゲート電極１４と第２のゲート電極ＳＧＤとは、電気的に接続されている。したがって、実際には、選択ゲートトランジスタＳＴＤのゲート電極は、第１のゲート電極１４と第２のゲート電極ＳＧＤとで構成されていることになる。
【００３０】
ゲート電極ＳＧＤの両側で半導体基板１１内（具体的には、素子領域ＡＡ内）には、選択ゲートトランジスタＳＴＤのソース／ドレイン領域２１が設けられている。選択ゲートトランジスタＳＴＤとこれに隣接するメモリセルトランジスタＣＴとは、１つのソース／ドレイン領域２１を共有している。このようにして、選択ゲートトランジスタＳＴＤが構成される。
【００３１】
なお、選択ゲートトランジスタＳＴＳの構成は、選択ゲートトランジスタＳＴＤと同様である。また、高電圧系周辺回路部に含まれるもＭＯＳトランジスタについても、ゲート絶縁膜の膜厚が異なる以外は、選択ゲートトランジスタＳＴＳの構成と同じである。
【００３２】
ところで、図３に示すように、選択ゲートトランジスタＳＴＤにおいては、第２のゲート電極ＳＧＤ直下の素子分離絶縁層１６上面は、第１のゲート電極１４上面とほぼ同じ位置になっている。すなわち、半導体基板１１上面と第２のゲート電極ＳＧＤの最下面との距離は、第１のゲート電極１４とゲート絶縁膜１３との合計膜厚と同じである。
【００３３】
これは、第２のゲート電極ＳＧＤを形成する工程において、この第２のゲート電極ＳＧＤ直下のＳＴＩ１６がエッチングされないために可能となる。このように、半導体基板１１上面と第２のゲート電極ＳＧＤの最下面との距離を大きくすることができるため、選択ゲートトランジスタＳＴＤにおいて半導体基板１１と第２のゲート電極ＳＧＤとの電気的な短絡を防ぐことができる。また、浮遊ゲート電極ＦＧと同じ材料および膜厚からなる第１のゲート電極１４をより薄くすることが可能となる。
【００３４】
一方、図５に示すように、メモリセルトランジスタＣＴにおいては、制御ゲート電極ＣＧ直下のＳＴＩ１６上面は、浮遊ゲート電極ＦＧ上面より低くなっている。すなわち、制御ゲート電極ＣＧは、ゲート間絶縁膜１８を介して浮遊ゲート電極ＦＧの上面および側面にも設けられている。これにより、制御ゲート電極ＣＧと浮遊ゲート電極ＦＧとの対向する面積が大きくなるため、メモリセルトランジスタＣＴのカップリング比を向上させることができる。
【００３５】
また、選択ゲートトランジスタＳＴＤ，ＳＴＳにおいて、第１のゲート電極１４の膜厚の制約がなくなったため、浮遊ゲート電極ＦＧの膜厚をより薄くすることが可能となる。これにより、浮遊ゲート電極ＦＧの寄生容量を低減することができ、ひいてはセル間干渉を抑制することが可能となる。
【００３６】
このように、本実施形態では、選択ゲートトランジスタＳＴＤ，ＳＴＳが設けられる周辺回路部と、メモリセルトランジスタＣＴが設けられるメモリセル部とでは、素子分離絶縁層１６の上面の高さが異なっている。
【００３７】
次に、ＮＡＮＤ型フラッシュメモリの製造方法の一例について図面を参照しながら説明する。なお、図６、７、９、１１、１３、１６、１９、２３、および２７は、図１に示したＩＩ−ＩＩ線に沿った断面図である。図８、１０、１２、１４、１７、２０、２４、および２８は、図１に示したＩＩＩ−ＩＩＩ線に沿った断面図である。図２１、２５、および２９は、図１に示したＩＶ−ＩＶ線に沿った断面図である。図１５、１８、２２、２６、および３０は、図１に示したＶ−Ｖ線に沿った断面図である。
【００３８】
まず、図６に示すように、シリコン（Ｓｉ）からなる半導体基板１１上の所望の領域に低濃度のＰ−型不純物（ホウ素（Ｂ）等）を導入し、半導体基板１１内にウェル１２を形成する。次に、ウェル１２内に、チャネル領域の不純物濃度制御のためのイオン注入を行う。
【００３９】
次に、ウェル１２上に、例えばシリコン酸化膜からなるゲート絶縁膜１３を形成する。ここで、低電圧系素子領域（メモリセル部および低電圧系周辺回路部を含む）上には、膜厚８．５ｎｍ程度のゲート絶縁膜１３を形成する。一方、高電圧系素子領域（高電圧系周辺回路部を含む）上には、膜厚４０ｎｍ程度のゲート絶縁膜を形成する。なお、高電圧系周辺回路部については、図示を省略する。
【００４０】
次に、ゲート絶縁膜１３上に、膜厚５０ｎｍ程度の多結晶シリコン膜１４を堆積する。この多結晶シリコン膜１４は、メモリセルトランジスタＣＴの浮遊ゲート電極ＦＧ、および選択ゲートトランジスタＳＴＤ，ＳＴＳの第１のゲート電極１４となる。次に、多結晶シリコン膜１４上に、膜厚７０ｎｍ程度のシリコン窒化膜１５を堆積する。
【００４１】
次に、図７および図８（ＩＶ−ＩＶ線、Ｖ−Ｖ線断面も図８と同じ）に示すように、リソグラフィ工程を用いて、シリコン窒化膜１５上に、素子分離絶縁層１６を形成する領域を露出するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスク材としてＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜１５／多結晶シリコン膜１４／ゲート絶縁膜１３／半導体基板１１を順次エッチングして素子分離溝を形成する。この際、素子分離溝の深さは、半導体基板１１上面から２５０ｎｍ程度になるように設定される。その後、レジスト膜を除去する。
【００４２】
次に、ＲＩＥ工程により露出した半導体基板１１を熱酸化法により２ｎｍ程度酸化して、半導体基板１１表面にシリコン酸化膜（図示せず）を形成する。次に、装置全面に、ＨＤＰ（High Density Plasma）−ＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン酸化膜１６を５００ｎｍ程度堆積し、素子分離溝をこのシリコン酸化膜１６で埋め込む。
【００４３】
次に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン酸化膜１６を平坦化すると共に、シリコン酸化膜１６をシリコン窒化膜１５の上面までエッチングする。これにより、所望の領域に、素子分離絶縁層としてのＳＴＩ１６が形成される。
【００４４】
次に、図９および図１０（ＩＶ−ＩＶ線、Ｖ−Ｖ線断面も図１０と同じ）に示すように、ＳＴＩ１６を、多結晶シリコン膜１４の上面までＲＩＥ法を用いてエッチングする。次に、多結晶シリコン膜１４上に残存するシリコン窒化膜１５を、リン酸（Ｈ３ＰＯ４）などの薬液を用いてウェットエッチングする。この際、ＳＴＩ１６が膜減りしないようにシリコン窒化膜１５をエッチングし、多結晶シリコン膜１４の上面を露出させる。このようにして、ＳＴＩ１６の加工が終了する。
【００４５】
次に、図１１および図１２（ＩＶ−ＩＶ線、Ｖ−Ｖ線断面も図１２と同じ）に示すように、装置全面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、第１のゲート間絶縁膜１７を堆積する。第１のゲート間絶縁膜１７としては、第２のゲート間絶縁膜１８との選択比が大きい材料が用いられ、例えば、膜厚５ｎｍ程度のシリコン窒化膜が用いられる。
【００４６】
次に、図１３乃至図１５に示すように、リソグラフィ工程を用いて、第１のゲート間絶縁膜１７上に、メモリセル部を露出するレジスト膜（図示せず）を形成する。なお、ＩＶ−ＩＶ線断面は、図１４と同じである。そして、このレジスト膜をマスク材としてＲＩＥ法により、第１のゲート間絶縁膜１７をエッチングする。これにより、低電圧系周辺回路部（高電圧系周辺回路部も同様）のみに第１のゲート間絶縁膜１７が残存する。
【００４７】
さらに、メモリセルトランジスタＣＴのカップリング比を向上させる目的で、ＲＩＥ法を用いて、ＳＴＩ１６を所望の深さまで（本実施形態では、３３ｎｍ程度）エッチングする。この時、図１４に示すように、低電圧系周辺回路部（高電圧系周辺回路部も同様）では、ＳＴＩ１６がエッチングされず、ＳＴＩ１６の高さが変化していない。その後、レジスト膜を除去し、洗浄処理を施す。
【００４８】
次に、図１６乃至図１８に示すように、装置全面に、第２のゲート間絶縁膜１８を堆積する。なお、ＩＶ−ＩＶ線断面は、図１７と同じである。第２のゲート間絶縁膜１８としては、膜厚２０ｎｍ程度の高誘電体膜が用いられる。次に、第２のゲート間絶縁膜１８上に、膜厚４０ｎｍ程度の多結晶シリコン膜１９を堆積する。この多結晶シリコン膜１９は、メモリセルトランジスタＣＴの制御ゲート電極ＣＧ、および選択ゲートトランジスタＳＴＤの第２のゲート電極ＳＧＤとなる。
【００４９】
次に、図１９乃至図２２に示すように、選択ゲートトランジスタＳＴＤの第２のゲート電極ＳＧＤと第１のゲート電極１４とを電気的に短絡するために用いられる開口部２０を形成する。すなわち、リソグラフィ工程を用いて、多結晶シリコン膜１９上に、開口部２０を形成する領域を露出するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスク材としてＲＩＥ法により、多結晶シリコン膜１９／第２のゲート間絶縁膜１８を順次エッチングする。
【００５０】
次に、開口部２０形成用のレジスト膜を除去する。この際、多結晶シリコン膜１９上面の洗浄には、ＨＦ（フッ化水素）を含む薬液が用いられる。この洗浄工程において、周辺回路部のＳＴＩ１６上には第１のゲート間絶縁膜１７が残存しているため、ＳＴＩ１６の上面が低くなることはない。
【００５１】
次に、多結晶シリコン膜１４上に残存する第１のゲート間絶縁膜１７を、リン酸（Ｈ３ＰＯ４）などの薬液を用いてウェットエッチングする。これにより、多結晶シリコン膜１４の上面が露出される。このウェットエッチング工程では、ＳＴＩ１６は膜減りしない。
【００５２】
このようにして、選択ゲートトランジスタＳＴＤ，ＳＴＳが形成される低電圧系周辺回路部（高電圧系周辺回路部も同様）のみに、選択ゲートトランジスタＳＴＤの第２のゲート電極ＳＧＤと第１のゲート電極１４とを電気的に短絡するために用いられる開口部２０が形成される。なお、メモリセル部では浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの導通を確保する必要がないため開口部２０は存在しない。
【００５３】
例えば、シリコン窒化膜からなる第１の第１のゲート間絶縁膜１７を設けずに、ＳＴＩ１６上に高誘電体膜からなる第２のゲート間絶縁膜１８を直接設けたとする。この場合、高誘電体膜をエッチングする際に、ＳＴＩ１６も同時にエッチングされてしまうため、低電圧系周辺回路部のＳＴＩ１６上面が低くなってしまう。
【００５４】
しかし、本実施形態では、低電圧系周辺回路部において、多結晶シリコン膜１４と第２のゲート間絶縁膜１８との間に、第１のゲート間絶縁膜１７を備えている。第２のゲート間絶縁膜（高誘電体膜）１８は、第１のゲート間絶縁膜（シリコン窒化膜）１７に対して５以上の選択比を有するので、第２のゲート間絶縁膜１８をエッチングしても第１のゲート間絶縁膜１７の下に存在するＳＴＩ１６はエッチングされない。さらに、第１のゲート間絶縁膜１７のウェットエッチング工程によっても、ＳＴＩ１６上面が低くなることはない。
【００５５】
次に、図２３乃至図２６に示すように、装置全面に、膜厚１６０ｎｍ程度の多結晶シリコン膜を堆積する。これにより、開口部２０が多結晶シリコン膜で埋め込まれると共に、多結晶シリコン膜１９の膜厚が厚くなり、制御ゲート電極ＣＧおよび第２のゲート電極ＳＧＤとなる多結晶シリコン膜１９が形成される。また、低電圧系周辺回路部において、多結晶シリコン膜１４と多結晶シリコン膜１９とが、開口部２０に埋め込まれた多結晶シリコン膜により電気的に接続される。その後、多結晶シリコン膜１９の上面をＣＭＰ法を用いて平坦化する。
【００５６】
次に、図２７乃至図３０に示すように、リソグラフィ工程を用いて、多結晶シリコン膜１９上に、制御ゲート電極ＣＧおよび選択ゲートトランジスタＳＴＤの第２のゲート電極ＳＧＤの平面形状と同じ平面形状を有するレジスト膜を形成する。次に、このレジスト膜をマスク材としてＲＩＥ法により、多結晶シリコン膜１９／第２のゲート間絶縁膜１８／第１のゲート間絶縁膜１７／多結晶シリコン膜１４を、レジストパターンを転写するように順にエッチングする。これにより、メモリセル部においては浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧが形成され、周辺回路部においては第１のゲート電極１４および第２のゲート電極ＳＧＤが形成される。その後、レジスト膜を除去する。
【００５７】
次に、図２乃至図５に示すように、半導体基板１１内に、高濃度のＮ＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入する。そして、結晶欠陥の回復と注入された不純物の電気的活性化のために熱処理（アニ−ル）を行う。これにより、半導体基板１１内に、メモリセルトランジスタＣＴおよび選択ゲートトランジスタＳＴＤのソース／ドレイン領域２１が形成される。
【００５８】
次に、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等からなる層間絶縁膜を堆積する。その後、選択ゲートトランジスタＳＴＤ，ＳＴＳのソース／ドレイン領域２１に接続されるコンタクトを形成する。さらに、このコンタクトに接続されたビット線ＢＬおよびソース線ＳＬ等を形成する。
【００５９】
なお、選択ゲートトランジスタＳＴＳの製造方法は、選択ゲートトランジスタＳＴＤと同様である。また、高電圧系周辺回路部に含まれるもＭＯＳトランジスタの製造方法についても、ゲート絶縁膜の膜厚が異なる以外は、選択ゲートトランジスタＳＴＳと同じである。
【００６０】
以上詳述したように本実施形態では、周辺回路部に含まれる選択ゲートトランジスタＳＴＤ，ＳＴＳにおいて、ゲート絶縁膜１３上に設けられかつ浮遊ゲート電極ＦＧと同じ材料および同じ膜厚からなる第１のゲート電極１４上に、シリコン窒化膜からなる第１のゲート間絶縁膜１７と、高誘電体膜からなる第２のゲート間絶縁膜１８との２層の絶縁膜を備えている。また、第２のゲート電極ＳＧＤ，ＳＧＳ直下の素子分離絶縁層１６上面は、第１のゲート電極１４上面とほぼ同じ位置になっている。
【００６１】
これにより、選択ゲートトランジスタＳＴＤ，ＳＴＳにおいて、半導体基板１１と第２のゲート電極ＳＧＤ，ＳＧＳとの電気的な短絡を防ぐことができる。この結果、歩留まり低下を抑制することが可能となる。また、浮遊ゲート電極ＦＧと同じ材料および膜厚からなる第１のゲート電極１４をより薄くすることが可能となる。
【００６２】
また、メモリセルトランジスタＣＴにおいては、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に、高誘電体膜からなるゲート間絶縁膜１８のみが設けられている。そして、制御ゲート電極ＣＧ直下のＳＴＩ１６上面は、浮遊ゲート電極ＦＧ上面より低くなっている。これにより、メモリセルトランジスタＣＴのカップリング比を向上させることができる。
【００６３】
また、選択ゲートトランジスタＳＴＤ，ＳＴＳにおいて、第１のゲート電極１４の膜厚の制約がなくなったため、浮遊ゲート電極ＦＧの膜厚をより薄くすることが可能となる。これにより、浮遊ゲート電極ＦＧの寄生容量を低減することができ、ひいてはセル間干渉を抑制することが可能となる。
【００６４】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリを説明する平面図。
【図２】図１に示したＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図３】図１に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図４】図１に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図５】図１に示したＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図６】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図７】図６に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８】図６に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９】図７に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０】図８に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１】図９に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１２】図１０に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３】図１１に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１４】図１２に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１５】図１２に続くＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１６】図１３に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１７】図１４に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８】図１５に続くＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１９】図１６に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２０】図１７に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２１】図１７に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２２】図１８に続くＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２３】図１９に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２４】図２０に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２５】図２１に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２６】図２２に続くＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２７】図２３に続くＩＩ−ＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２８】図２４に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２９】図２５に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３０】図２６に続くＶ−Ｖ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【符号の説明】
【００６６】
ＡＡ…素子領域（アクティブ領域）、ＢＬ…ビット線、ＳＬ…ソース線、ＣＴ…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択ゲートトランジスタ、ＦＧ…浮遊ゲート電極、ＣＧ…制御ゲート電極、ＳＧＤ，ＳＧＳ，１４…ゲート電極、ＤＣ，ＳＣ…コンタクト、ＳＴＤ．ＳＴＳ…選択ゲートトランジスタ、ＳＧＤ…第２のゲート電極、ＳＧＤ．ＳＧＳ…第２のゲート電極、１１…半導体基板、１２…Ｐ型ウェル、１３…ゲート絶縁膜、１５…シリコン窒化膜、１６…素子分離絶縁層、１７…第１のゲート間絶縁膜、１８…第２のゲート間絶縁膜、１９…多結晶シリコン膜、２０…開口部、２１…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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