(57)【要約】【課題】タングステンを含み、小さな線幅を有する配線パターンを形成する。【解決手段】シリコン基板１１の上部に、タングステン層１８を表面に有する配線層を形成するステップと、配線層上に、ハードマスク１９を形成するステップと、ハードマスク１９から露出する配線層の表面上に、窒化タングステン層２１を形成するステップと、ハードマスク１９を残したまま、窒化タングステン層２１をエッチングするステップと、ハードマスク１９をマスクとして配線層をエッチングし、配線パターンを形成するステップとを有する。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
基板の上部に、タングステン層を表面に有する配線層を形成するステップと、
前記配線層上に、マスクパターンを形成するステップと、
前記マスクパターンから露出する配線層の表面上に、窒化タングステン層を形成するステップと、
前記マスクパターンを残したまま、窒化タングステン層をエッチングするステップと、
前記マスクパターンをマスクとして前記配線層をエッチングし、配線パターンを形成するステップとを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記窒化タングステン層をエッチングするステップは、窒化タングステンを前記マスクパターンよりも低いエッチレートで等方的にエッチングするプロセス条件を採用し、前記マスクパターンのパターン幅を縮小する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスクパターンが窒化シリコンから成る、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記配線層は、前記タングステン層の下層に更にバリア層を有する、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記窒化タングステン層を形成するステップは、前記タングステン層をプラズマ窒化するステップである、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記窒化タングステン層を形成するステップと、前記窒化タングステン層をエッチングするステップと、前記配線パターンを形成するステップとを同一のチャンバ内で行う、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、タングステンを含む配線を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位としてメモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとから構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
【０００３】
ＤＲＡＭでは一般に、シリコン基板上にワード線が、シリコン基板の上部に層間絶縁膜を介してビット線がそれぞれ配設され、これらワード線及びビット線を介してＭＯＳＦＥＴの駆動を制御している。ビット線には、低抵抗金属であるタングステンが用いられる。タングステンを含むビット線については、例えば特許文献１に記載されている。
【特許文献１】特開２００２−１３４４７７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来、ビット線を含む配線の線幅とスペースとの比は１：１に保たれていた。しかし、近年では、ビット線に絶縁膜から成る側壁を形成し、自己整合法によってビット線の側壁と隣接するビット線の側壁との間にプラグを形成する手法が採用されるようになっている。このため、ビット線自体の線幅を縮小する要望が高くなっている。
【０００５】
ところが、ビット線の線幅は、既にフォトリソグラフィ技術の限界に近づいており、フォトリソグラフィ技術の改良によってビット線の線幅を大幅に縮小することは困難になっている。
【０００６】
本発明は、上記に鑑み、タングステンを含む配線を備える半導体装置の製造方法であって、小さな線幅を有する配線パターンを形成可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、基板の上部に、タングステン層を表面に有する配線層を形成するステップと、
前記配線層上に、マスクパターンを形成するステップと、
前記マスクパターンから露出する配線層の表面上に、窒化タングステン層を形成するステップと、
前記マスクパターンを残したまま、窒化タングステン層をエッチングするステップと、
前記マスクパターンをマスクとして前記配線層をエッチングし、配線パターンを形成するステップとを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、配線パターンを形成するエッチングに先立って、マスクパターンをマスクとしてタングステン層上に予め窒化タングステン層を形成し、この窒化タングステン層を等方的にエッチングすることにより、マスクパターンをサイドエッチして、そのパターン幅を縮小している。このエッチングは、タングステン層が露出していない状態で行うため、マスクパターンの線幅を縮小しつつも、タングステン層がエッチングされることを抑制できる。従って、小さな線幅を有する配線パターンを形成できる。
【０００９】
本発明の好適な態様では、前記窒化タングステン層をエッチングするステップは、窒化タングステンを前記マスクパターンよりも低いエッチレートで等方的にエッチングするプロセス条件を採用することによって、前記マスクパターンのパターン幅を効率的に縮小できる。好ましくは、前記マスクパターンが窒化シリコンから成り、この場合、窒化タングステンに対するマスクパターンのエッチレートを効果的に高めることが出来る。
【００１０】
本発明の好適な態様では、前記配線層は、前記タングステン層の下層に更にバリア層を有する。タングステンの下方への拡散を抑制できる。本発明の好適な態様では、前記窒化タングステン層を形成するステップは、前記タングステン層をプラズマ窒化するステップである。マスクパターンをマスクとして、異方性の高いプラズマ窒化を行うことによって、窒化タングステン層を一定の厚みに形成できる。
【００１１】
本発明の好適な態様では、前記窒化タングステン層を形成するステップと、前記窒化タングステン層をエッチングするステップと、前記配線パターンを形成するステップとを同一のチャンバ内で行う。スループットを向上させると共に、製造コストを低減できる。本発明では、前記配線は、ビット線を構成してもよい。
【発明を実施するための最良の形態】
【００１２】
以下に、添付図面を参照し、本発明の実施形態を更に詳細に説明する。図１Ａ〜図１Ｅは、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。これらの図に示す工程に先立って、シリコン基板の表面部分にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を形成し、素子形成領域を区画する。次いで、シリコン基板上に、ゲート絶縁膜を介して、素子形成領域と交差して延びるゲート電極を形成する。引き続き、ゲート電極に隣接するシリコン基板の表面部分に不純物を注入し、ソース／ドレイン拡散層を形成する。これによって、ゲート電極とゲート電極に隣接するソース／ドレイン拡散層とから成るＭＯＳＦＥＴを形成する。なお、図１Ａ〜図１Ｅには、これら素子分離領域や、ゲート絶縁膜、ＭＯＳＦＥＴについては図示しない。
【００１３】
ゲート電極から露出するシリコン基板の表面を酸で洗浄した後、図１Ａに示すように、プラズマＣＶＤ法を用いて、酸化シリコンから成る層間絶縁膜１２を堆積する。層間絶縁膜１２を貫通して、シリコン基板１１の表面を露出させるコンタクトホール１３を開孔した後、バリアメタル層１４として、コンタクトホール１３の内部及び層間絶縁膜１２上に、窒化チタン（ＴｉＮ）膜及びチタン（Ｔｉ）膜を順次に成膜する。コンタクトホール１３の内部を埋め込んで、バリアメタル層１４上にタングステン（Ｗ）層１５を堆積した後、層間絶縁膜１２が露出するまで表面を平坦化し、バリアメタル層１４とタングステン層１５とから成るプラグ１６を形成する。
【００１４】
次いで、層間絶縁膜１２及びプラグ１６上に、１０ｎｍ程度の厚みを有する窒化タングステン（ＷＮ）層１７、及び、６０ｎｍ程度の厚みを有するタングステン（Ｗ）層１８を順次に成膜する。プラズマＣＶＤ法を用いて、タングステン層１８上に１４０ｎｍ程度の厚みを有する窒化シリコン層１９ａを成膜した後、窒化シリコン層１９ａ上にＡｒＦエキシマレーザ用のフォトレジスト膜を塗布する。引き続き、フォトリソグラフィ技術を用いて、ビット線に対応したパターン形状を有するレジストパターン２０を形成する（図１Ａ）。レジストパターン２０のパターン幅は例えば１００ｎｍであり、ピッチは例えば２００ｎｍである。
【００１５】
次いで、レジストパターン２０を用いた異方性エッチングによって、窒化シリコン層１９ａをパターニングし、ハードマスク１９を形成する。ハードマスク１９の形成に際しては、サイドエッチによってレジストパターン２０の寸法が僅かに縮小し、この縮小したレジストパターン２０に対応したパターン形状を有するハードマスク１９が形成される。ハードマスク１９のパターン幅は例えば６５ｎｍである。引き続き、プラズマを用いて、残ったレジストパターン２０を除去する（図１Ｂ）。
【００１６】
次いで、プラズマ窒化によって、図１Ｃに示すように、ハードマスク１９から露出するタングステン層１８の表面に窒化タングステン層２１を形成する。プラズマ窒化は、チャンバ内で高密度のＮ２のプラズマを生成し、ＲＦバイアスパワーを利用して、プラズマ中の窒素イオンをタングステン層１８の表面に打ち込むことによって行う。プラズマのソースガスは、例えばＮ２及びＨｅを含むガス系とし、ソースパワー及びバイアスパワーとも高い値に設定する。ソースパワーは、例えば１０００〜１５００Ｗに、バイアスパワーは、例えば１００〜３００Ｗにそれぞれ設定する。
【００１７】
次いで、窒化タングステン層２１に対してハードマスク１９のエッチレートが高い条件で等方的なエッチングを行い、図１Ｄの符号２３に示すように、ハードマスク１９を横方向にスリム化させると共に、窒化タングステン層２１を除去する。このエッチングに際しては、また、ＳＦ６、Ｃｌ２、Ｎ２、及び、Ａｒを含むガス系のプラズマを用い、圧力を４〜１０ｍTorr、ソースパワーを１０００〜１５００Ｗ、ＲＦバイアスパワーを０Ｗにそれぞれ設定する。
【００１８】
上記ガス系のプラズマを用いることによって、窒化タングステンに対する窒化シリコンのエッチレートを効果的に高めることが出来る。また、ＲＦバイアスパワーを０Ｗに下げているのは、エッチングの等方性を高めて、ハードマスク１９のスリム化を促進するためである。スリム化によって、ハードマスク１９のパターン幅を例えば５０ｎｍに縮小する。
【００１９】
引き続き、ハードマスク１９を用いた異方性エッチングを行い、図１Ｅに示すように、タングステン層１８、窒化タングステン層１７、及び、層間絶縁膜１２の上部をパターニングする。層間絶縁膜１２は、上面から２０ｎｍ程度エッチングする。これによって、順次に積層された、窒化タングステン層１７及びタングステン層１８から成るビット線２２を形成する。このエッチングに際しては、ＣＦ４、Ｏ２、Ｃｌ２、及び、Ｎ２を含むガス系のプラズマを用い、圧力を４ｍTorr、ソースパワーを１３００Ｗ、ＲＦバイアスパワーを８０Ｗにそれぞれ設定する。パターン幅が５０ｎｍのハードマスク１９を用いたパターニングによって、線幅が３５ｎｍのビット線２２が形成される。
【００２０】
本実施形態では、図１Ｃ〜図１Ｅの３つのステップは、同じチャンバ内で行う。更に、ハードマスク１９及びビット線２２を覆って層間絶縁膜１２上に、ＨＤＰ（High Density Plasma）−ＣＶＤ法などを用いて、酸化シリコン膜（ＨＤＰ膜）などを堆積する。
【００２１】
上記実施形態の製造方法によれば、タングステン層１８及び窒化タングステン層１７のパターニングに先立って、ハードマスク１９のスリム化を行うことによって、フォトリソグラフィ技術の限界よりも小さな線幅を有するビット線２２を形成できる。また、ハードマスク１９のスリム化に先立って、タングステン層１８の表面に窒化タングステン層２１を形成することによって、タングステン層１８をエッチングすることなくハードマスク１９のスリム化を行うことが出来る。
【００２２】
窒化タングステン層２１の形成に際しては、プラズマ窒化に代えて、予めタングステン層１８上に窒化タングステン層を成膜しておいてもよい。しかし、この場合、成膜工程が増加するだけでなく、ビット線２２の上部が窒化タングステン層となり、ビット線２２の断面積に占める窒化タングステン層の割合が増大することによって、その配線抵抗が増加する難点がある。従って、上記実施形態の方法では、プラズマ窒化によって、窒化タングステン層２１を形成した。
【００２３】
ところで、ビット線２２の線幅を縮小する別の方法として、ハードマスク１９のスリム化を行うことなく、ハードマスク１９を用いてタングステン層１８及び窒化タングステン層１７をパターニングする際に、オーバーエッチング時間を増やすことによって、窒化タングステン層１７、タングステン層１８、及び、ハードマスク１９のサイドエッチを行うことも考えられる。
【００２４】
しかし、この製造方法では、タングステン層１８のサイドエッチのエッチレートと、ハードマスク１９のサイドエッチのエッチレートとを揃えることが容易でなく、一般に、タングステン層１８がハードマスク１９よりも大きなエッチレートを有するため、図２に示すように、ハードマスク１９がタングステン層１８上にオーバーハングした形状に形成される。この場合、ビット線２２の倒壊などによる断線や、線幅の過度の縮小による抵抗の増大などのおそれが生じる。また、ビット線２２を覆うＨＤＰ膜の堆積に際して、タングステン層１８の側壁部分に埋込み不良が生じるおそれがある。
【００２５】
上記に対して、本実施形態の製造方法では、タングステン層１８及び窒化タングステン層１７のパターニングに先立って、ハードマスク１９のスリム化を行うので、窒化タングステン層１７、タングステン層１８、及び、ハードマスク１９の側壁の位置を揃えることができ、オーバーハングした形状に形成されることや、ＨＤＰ膜の埋込み不良を防止できる。
【００２６】
上記実施形態の製造方法では、ビット線２２の線幅を縮小できるので、絶縁膜から成るビット線２２の側壁の形成が容易になり、自己整合法によるプラグの形成を容易に行うことが出来る。
【００２７】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明の一実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図１Ｂ】図１Ａに後続する製造段階を示す断面図である。
【図１Ｃ】図１Ｂに後続する製造段階を示す断面図である。
【図１Ｄ】図１Ｃに後続する製造段階を示す断面図である。
【図１Ｅ】図１Ｄに後続する製造段階を示す断面図である。
【図２】従来の製造方法の問題点を示す断面図である。
【符号の説明】
【００２９】
１１：シリコン基板
１２：層間絶縁膜
１３：コンタクトホール
１４：バリアメタル層
１５：タングステン層
１６：プラグ
１７：窒化タングステン層
１８：タングステン層
１９：ハードマスク
１９ａ：窒化シリコン層
２０：レジストパターン
２１：窒化タングステン層
２２：ビット線
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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