(57)【要約】      （修正有）【課題】オフリーク電流を押さえて高い電流駆動力を有し、オフセット電圧が極力低減された微細な半導体装置の製造方法を提供する。【解決手段】半導体基板に、一対の素子分離絶縁膜を離間して形成し、素子領域を画定する工程と、半導体基板の素子領域におけるチャネル領域の上に、ゲート絶縁膜を介してゲート長30nm以下のゲート電極を形成する工程と、ゲート電極側面にオフセットスペーサーを形成する工程と、オフセットスペーサー及びゲート電極をマスクとしてゲート電極の直下を除く半導体基板に不純物を導入し、フラッシュランプアニールを用いて1000℃以上で100msec以下の極短時間加熱処理を施して不純物を活性化し、ゲート電極の端部から10nm以下の距離で離間した不純物拡散領域を形成する工程と、半導体基板の全面に層間絶縁膜を形成してコンタクトホールを開口し、導電材料で埋め込んで配線を形成する工程とを具備することを特徴とする。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に、一対の素子分離絶縁膜を離間して形成し、素子領域を画定する工程と、
前記半導体基板の前記素子領域におけるチャネル領域の上に、ゲート絶縁膜を介してゲート長３０ｎｍ以下のゲート電極を形成する工程と、
前記ゲート電極の側面にオフセットスペーサーを形成する工程と、
前記オフセットスペーサーおよび前記ゲート電極をマスクとして、前記ゲート電極の直下を除いた前記半導体基板に不純物を導入し、フラッシュランプアニールを用いて１０００℃以上で１００ｍｓｅｃ以下の極短時間加熱処理を施して前記不純物を活性化し、前記ゲート電極の端部から１０ｎｍ以下の距離で離間した不純物拡散領域を形成する工程と、
前記半導体基板の全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを開口し、導電材料で埋め込んで配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記極短時間加熱処理は、１０ｍｓｅｃ以下の時間で行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記極短時間加熱処理は、１ｍｓｅｃ以下の時間で行なわれることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記オフセットスペーサーの厚さは、２ｎｍ以上１５ｎｍ以下であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記オフセットスペーサーは、ＴＥＯＳからなることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記不純物拡散領域を形成後、前記ゲート電極および前記オフセットスペーサーをマスクとして用いて、前記半導体基板の前記チャネル領域に、ハロー不純物を斜めに導入する工程をさらに具備し、前記チャネル領域の表面の不純物濃度を２×１０18cm-3未満とすることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記オフセットスペーサーの側面にゲート側壁を形成する工程をさらに具備することを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ゲート側壁を形成後、前記半導体基板に不純物を導入して、深い不純物拡散領域を形成する工程をさらに具備することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法にかかり、特に高集積の半導体集積回路を構成するＭＩＳＦＥＴに関する。
【背景技術】
【０００２】
相補型ＭＯＳ（以下、ＣＭＯＳと称する）トランジスタにおけるサブスレッショルド電流およびジャンクション容量を低減するために、オフセットゲート構造が提案されている（例えば、特許文献１参照）。ここに記載されているＣＭＯＳトランジスタは、低消費電力で高速動作が可能である。
【０００３】
また、薄膜トランジスタのオン電流を増加させ、リーク電流を低減させる目的で、オフセット領域下の絶縁膜中にイオン注入を行なうことにより負電荷を埋め込んで、オフセット部を反転させることが提案されている（例えば、特許文献２参照）。さらに、オフセット量を１００〜２００μｍに規定することによって、薄膜トランジスタのＩon／Ｉoff比を増大できることが開示されている（例えば、特許文献３参照）。
【０００４】
一方で、Ionの減少を避けるために、ゲート電極とソース／ドレイン不純物拡散領域との間のオフセットを避けることもまた、提案されている（例えば、特許文献４参照）。
【０００５】
最近では、サブスレッショルド特性を改善するために、ゲート電極と不純物拡散領域との間のオフセット領域の距離を０〜１０ｎｍに規定することが提案されている（例えば、非特許文献１参照）。
【０００６】
また、微細化を推し進めた場合についてシミュレーションを用いて検討し、拡散層が箱型の不純物分布である場合に、いわゆるソース／ドレインエクステンションのゲート下のオーバーラップ領域を無くしても、Ｉoffを押さえた上でＩonを減少させないことが可能であることが示されている(例えば、非特許文献２参照)。
【０００７】
近年の半導体装置においては、さらなる微細化に伴なってゲート長は４０ｎｍ程度以下になりつつあり、このように極端に短いゲート長の場合、強い短チャネル効果によりＩoffが増大し、これを抑制しようとするとＩonが減少する。上述したようなオフセットゲート構造ないしソース・ドレインがゲートとオーバーラップを持たない構造は、いずれも、こうした非常に微細なＭＯＳＦＥＴには適用することが困難である。
【特許文献１】特開平１０−７０１９５号公報
【特許文献２】特開平７−１０６５７４号公報
【特許文献３】特開平５−１６６８３７号公報
【特許文献４】米国特許第６２９１８６１号公報
【非特許文献１】IEICE Trans.Electron, vol. E85-C, No.5, May 2002, pp1079〜1085
【非特許文献２】ESSDERC2002 Proceedings, pp503〜506
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高い電流駆動力を有するとともに、オフリーク電流が抑制され、オフセット電圧が極力低減された微細な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様にかかる半導体装置の製造方法は、
半導体基板に、一対の素子分離絶縁膜を離間して形成し、素子領域を画定する工程と、
前記半導体基板の前記素子領域におけるチャネル領域の上に、ゲート絶縁膜を介してゲート長３０ｎｍ以下のゲート電極を形成する工程と、
前記ゲート電極の側面にオフセットスペーサーを形成する工程と、
前記オフセットスペーサーおよび前記ゲート電極をマスクとして、前記ゲート電極の直下を除いた前記半導体基板に不純物を導入し、フラッシュランプアニールを用いて１０００℃以上で１００ｍｓｅｃ以下の極短時間加熱処理を施して前記不純物を活性化し、前記ゲート電極の端部から１０ｎｍ以下の距離で離間した不純物拡散領域を形成する工程と、
前記半導体基板の全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを開口し、導電材料で埋め込んで配線を形成する工程と
を具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、オフリーク電流を押さえて高い電流駆動力を有するとともに、オフセット電圧が極力低減された微細な半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。
【００１２】
図１に、本発明の一実施形態にかかる半導体装置の断面図を示す。図示するように、素子分離絶縁膜２が形成された半導体基板１の素子領域には、不純物拡散領域としてのソース領域５およびドレイン領域６が離間して形成されている。ここでは半導体基板１はｎ型であり、ソース領域５およびドレイン領域６には、ｐ型の不純物が導入されている。なお、基板としてＳＯＩ構造の基板を用いてもよい。ソース領域５とドレイン領域６との間のチャネル領域７上には、シリコン酸化膜に換算して厚さ１ｎｍのゲート絶縁膜３を介してゲート長２０ｎｍのゲート電極４が形成されており、ゲート電極の側面にはゲート側壁８が設けられている。ソース領域５およびドレイン領域６といった不純物拡散領域は、ゲート電極４とはオーバーラップせず、不純物拡散領域の端部とゲート電極４の側面との間にはゲートオフセット領域１１ａ，１１ｂが存在する。ゲート電極４直下の半導体基板１内には、ソース・ドレイン不純物は実質的に存在しないということができる。半導体基板１上には層間絶縁膜９が形成され、不純物拡散領域５，６との接続のために配線１０が設けられる。
【００１３】
本発明の実施形態にかかる半導体装置においては、ゲート電極４と不純物拡散領域５および６との間のゲートオフセット領域１１ａ，１１ｂの長さは、１０ｎｍ以下に規定される。さらに、ソース領域５およびドレイン領域６における不純物濃度の横方向の分布は、１桁／３ｎｍ以上と急峻である。なお、図１における不純物拡散領域５，６の境界１２は、不純物濃度が１×１０18ｃｍ-3の位置である。
【００１４】
ゲートオフセット領域１１ａおよび１１ｂがＭＯＳＦＥＴの電気特性に与える効果を、図２を参照して説明する。
【００１５】
図２には、チャネル領域７表面における静電ポテンシャルを、デバイスシミュレーションにより求めた結果を示す。ここでは、ソース領域５、ドレイン領域６および半導体基板１に０Ｖを与え、ゲート電極４には−０．８５Ｖの電源電圧を与えて、図１中の面Ａにおけるポテンシャル分布を求めた。この面Ａは、基板表面から２ｎｍｎ深さにあり、動作温度は３００Ｋとした。
【００１６】
なお、ゲートオフセット領域１１ａおよび１１ｂの長さは、４ｎｍ，１４ｎｍおよび２４ｎｍと変化させて、３種類のＭＯＳＦＥＴについてシミュレートし、それぞれ曲線ａ，ｂ，ｃとして図２のグラフに示した。
【００１７】
図２中のＧＥは、ゲート電極４での位置に対応する。曲線ｃに示されるように、ゲートオフセットの長さが２４ｎｍの際には、ゲート電極４下部のチャネル領域７表面とソース領域５との間には、約０．１Ｖのポテンシャル障壁ＰＢが生じている。ゲートオフセット領域１１ａの基板表面はｎ領域であるため、このポテンシャル障壁ＰＢは、ソース領域５のｐ領域との接合の内部電位により生じたものである。
【００１８】
ゲート電極４にゲート電圧がかけられているため、ゲート電極４下部のチャネル領域７表面のポテンシャルは下げられて、チャネル領域７の両側にポテンシャル障壁が生じている。ゲートオフセット領域１１ａ、１１ｂが短くなるにしたがって、ポテンシャル障壁ＰＢは低くなることが、図２のグラフに示されている。ゲートオフセット領域の長さが４ｎｍの場合には、曲線ａに示されるように、ポテンシャル障壁ＰＢは約０．０１Ｖとなる。このとき、３００Ｋにおける熱エネルギー０．０２６Ｖに比べて、ポテンシャル障壁ＰＢは小さい。また、ゲート絶縁膜の厚さを酸化膜に換算して１ｎｍと薄くしているために、ゲートの電界によりオフセット領域にも十分に少数キャリアが誘起される。このため、ドレイン領域に微小なバイアスを印加すると、オフセット電圧なしに、ドレインバイアスに応じてドレイン電流が流れる。
【００１９】
図２に示したシミュレーションにおいては、不純物拡散領域としてのソース領域５、ドレイン領域６の深さは１２ｎｍである。拡散領域の深さが３０ｎｍの場合にも、３ｎｍ程度の長さのゲートオフセット領域を設けることによって、ポテンシャルバリアが熱エネルギーよりも小さくなることが確認された。さらに、ゲートオフセット領域がより長い場合にも、チャネル不純物濃度を低くすることによって、ポテンシャルバリアが小さくなることが確認された。
【００２０】
しかしながら、不純物拡散領域の深さが３０ｎｍ程度を越えると、ゲートオフセットによるポテンシャルバリアは、熱エネルギー程度よりも大きくなる傾向がある。深い拡散領域における不純物の分布は急峻ではなく、緩やかに変化している。このため、ソース領域５端の内部にまで空乏層が広がって、接合の内部電位によるポテンシャルバリアがソース領域内部にまで広く分布することに起因する。したがって、数ナノメーターのゲートオフセットを有するオフセットゲート構造においては、ポテンシャルバリアが熱エネルギーよりも低くなる。こうした現象は、高濃度の浅い接合によるソース・ドレイン領域を用いるＭＯＳＦＥＴに特有のものである。本発明者らは、これらの構造の特性を最適化するためには、熱擾乱の影響を取り入れる必要があることを見出した。本発明は、このような知見に基づいてなされたものである。なお、熱擾乱の影響は、従来の構造における最適化の考察には含まれていない。
【００２１】
図３のグラフには、ゲートオフセットの長さとポテンシャル障壁の高さとの関係を示す。４種類の動作温度（２００Ｋ、３００Ｋ、３６５Ｋおよび４００Ｋ）について、結果を示してある。
【００２２】
図示するように、３００Ｋの場合には、ゲートオフセットの長さ１０ｎｍ程度以下でポテンシャル障壁高さは熱エネルギーより低い。このとき、キャリアはこの低いポテンシャル障壁を微小なドレインバイアスによって越えて、オフセットバイアスなしに電流が流れる。２００Ｋの場合にも、ゲートオフセットの長さ１４ｎｍ程度以下でポテンシャル障壁高さは熱エネルギーより低い。このため、ゲートオフセットの長さ１４ｎｍ程度以下で、オフセットバイアスなしにドレイン電流が流れる。また、４００Ｋの場合には、ゲートオフセットの長さ７ｎｍ程度以下で、ポテンシャル障壁高さは熱エネルギーより低い。このため、ゲートオフセットの長さ７ｎｍ程度以下で、オフセットバイアスなしにドレイン電流が流れる。動作温度に応じて、ゲートオフセット長さを適宜選択することができる。本実施形態においては、３００Ｋ動作を標準とし、ゲートオフセット長さを１０ｎｍ以下としている。より高い駆動力を得るためには、ゲートオフセット領域１１ａ、１１ｂの長さを３ｎｍ程度以下にすることが望ましい。
【００２３】
本発明の実施形態にかかる半導体装置においては、ソース領域５、ドレイン領域６での横方向の不純物濃度の分布が急峻である。具体的には、横方向での不純物濃度の分布は、１０桁／３ｎｍ以上である。図４のグラフには、深さ方向の不純物濃度の測定結果を示す。ゲートオフセット領域１１ａ，１１ｂに接する拡散領域端１２における不純物濃度は、１×１０18ｃｍ-3である。３ｎｍ程度の距離において、不純物濃度は、１×１０19ｃｍ-3に達している。さらに、３ｎｍ未満の距離において不純物濃度は２×１０20ｃｍ-3以上の高濃度に達している。その結果、ゲート側壁８下での不純物拡散領域の抵抗を低減することが可能である。このように高濃度で急峻な不純物分布によるソース・ドレインを用いてこの領域の抵抗を低減した時、チャネル領域近くにドレインの高濃度不純物領域が分布するために、ドレインバイアスがチャネルに及ぼす影響が大きくなり、ゲートの制御性が弱まり、短チャネル効果が極めて増大する。この時、より短チャネル効果の弱いチャネル長の長い場合のＭＯＳＦＥＴとは異なり、ソース・ドレインをゲートに対してオフセットさせて短チャネル効果を減少させた方が、ゲートによるチャネル電流の制御性を増大させ、高い駆動力を得ることができるのである。不純物拡散領域の横方向の分布は、１桁／２．５ｎｍ以上であることがより好ましく、１桁／２ｎｍ以上であることが最も好ましい。
【００２４】
このように、本発明の実施形態においては、急峻な不純物分布を有する拡散領域を用いて、ゲート電極４の側面とオフセットしてソース領域５、ドレイン領域６が形成される。したがって、オフセットバイアスのないオフセットゲート構造を実現できるとともに、側壁下部分の寄生抵抗を小さくして、高い駆動力を得られる。
【００２５】
図５のグラフには、ゲートオフセットの長さが３ｎｍの場合について、ドレイン電流−ドレイン電圧をシミュレーションで求めた結果を示す。オフセット電圧は生じておらず、高い駆動力が得られている。
【００２６】
以上説明したように、本発明の実施形態においては、ゲート長３０ｎｍ以下の微細なＭＯＳＦＥＴに設けられるゲートオフセット領域の長さを、１０ｎｍ以下と規定している。これによって、ゲートオフセットによるポテンシャルバリアを熱エネルギーよりも小さくし、オフセット電圧が生じない構造を実現することができた。同時に、ゲートオフセット領域によりソース・ドレインをチャネル領域から遠ざけて、短チャネル効果を抑制した。こうして、サブスレッショルド特性を改善し、オフリーク電流を低減することが可能となった。しかも、ソース・ドレイン領域における不純物濃度が横方向で急峻に変化していることから、側壁下部分の寄生抵抗を小さくして、高い駆動力を得られる。
【００２７】
本発明の実施形態においては、ソース領域・ドレイン領域の深さは、１６ｎｍ以下と浅いことが好ましく、１０ｎｍ以下がより好ましい。１６ｎｍを越えると、上述したような急峻な濃度変化で不純物を分布させることが困難となる。また、不純物拡散領域におけるシート抵抗値は、１ｋΩ/□未満であることが好ましく、０．７ｋΩ／□未満であることがより好ましい。１ｋΩ／□以上の場合には、ソース・ドレイン領域の寄生抵抗によって駆動力が著しく損なわれるおそれがある。
【００２８】
さらに、チャネル領域においては、チャネル不純物濃度が表面に向かって減少し、基板表面でのチャネル不純物濃度は２×１０18ｃｍ-3未満であることが好ましい。チャネル不純物濃度を十分に低減することによって、チャネル移動度を高くするとともに、オフセット領域のポテンシャルバリアを低くすることができる。さらに、オフセット領域が存在することによって実効的にチャネル長が長くなっても、チャネル移動度が高いためにチャネル抵抗が低く、その結果、オフセット領域を設けてＳ因子を小さくしＩoffを低くした上で高い電流駆動力を確保することが可能となる。チャネル領域表面におけるチャネル不純物濃度は、５×１０17ｃｍ-3未満であることがより好ましい。この場合には、チップ内における個々のトランジスタ特性のバラツキを著しく低減することができる。なお、チャネル領域表面には、チャネル不純物が存在しないことが最も好ましく、特に、よりチャネル表面に近い不純物がより大きくトランジスタ特性のバラツキに影響を与えるため、チャネル表面から５ｎｍの領域にはチャネル不純物が存在しないことが最も好ましい。
【００２９】
図６（ａ）および図６（ｂ）には、本発明の効果を示すシミュレーション結果を示す。ここでの条件は、ゲート長２０ｎｍとし、チャネル表面５ｎｍの領域の不純物濃度は１×１０17ｃｍ-3、５ｎｍより深い部分の不純物濃度は５×１０18ｃｍ-3とした。図６（ａ）中の矢印はＩoffを表わし、図６（ｂ）中の矢印はＩonを表わす。これらの図面における白丸印を付したものは、２．５ｎｍのオフセット領域を持つ場合であり、黒丸印を付したものはオフセットを持たずゲート電極とソース・ドレインとが２．５ｎｍのオーバーラップを持つ場合である。
【００３０】
メタルゲートを用い、２つの場合が同一のＩoff値を持つようにゲート電極の仕事関数を調節している。図６（ａ）にＩoffが一致していることを示す。図６（ｂ）に見られるように、オフセット領域を持つ場合の方が高い駆動力が得られている。ゲート電極の仕事関数を調節するのでなく、例えば、両方に高濃度のボロンを用いたポリシリコンゲート電極を用い、チャネル表面の不純物濃度の値をそれぞれ変化させることによって、Ｉoff値をそろえることもできる。特に、チャネル表面不純物濃度を変化させてＩoff値をそろえる場合には、オーバーラップを持つ構造では短チャネル効果が強くＩoffが高い。これを抑制するためには、高いチャネル不純物濃度を用いる必要がある。例えばゲート長２０ｎｍの場合であれば、チャネル表面不純物濃度を５×１０18ｃｍ-3程度以上にする必要がある。このとき、オーバーラップを持つ構造で短チャネル効果を抑制することはできるものの、不純物によりチャネル移動度が低下し、さらに駆動力は低下する。オフセット領域を有する場合にはＩoff値が低く、低いチャネル表面不純物濃度を維持でき、図６（ｂ）の高い駆動力を維持することができる。このように、オフセット領域を設けることによってＩoff値を抑制して駆動力も増加できることがシミュレーションにより確認された。
【００３１】
以上、ｐＭＯＳＦＥＴを例に挙げて説明したが、不純物および電圧の極性を逆にすることによって、本発明の実施形態をｎＭＯＳＦＥＴに適用することもできる。ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲート電極にそれぞれ異なる金属または金属化合物またはその積層膜を用い、仕事関数を調節して、デュアルゲート構造を適用してもよい。メタルゲートとしては、ゲート絶縁膜と接する部分が。ＩＶ属、Ｖ属、ＶＩ属の少なくとも１つの遷移金属元素の窒化物、炭素窒化物、珪化物、および珪素窒化物からなる群から選択される少なくとも１種で構成されているものを用いる。具体的には、上記ゲート絶縁膜と接する部分が、Ｎｉ珪化物、Ｗ窒化物、Ｍｏ窒化物、Ｔａ窒化物、Ｔｉ窒化物、Ｗ珪素窒化物、Ｍｏ珪素窒化物、Ｔａ珪素窒化物、Ｔｉ珪素窒化物、Ｔｉ炭素窒化物、Ｗ炭素窒化物、Ｍｏ炭素窒化物およびＴａ炭素窒化物の少なくとも１つで構成されるものを用いる。あるいは、これらに不純物を導入したものを用いる。あるいは、前記ゲート絶縁膜と接する部分は、酸素を含むＲｕ，窒素を含むＲｕ、および窒素を含むＲｕＯ2の少なくとも１つで構成する。いずれの場合も、高性能ＣＭＯＳが得られる。このように、本実施形態のＭＩＳＥＴ構造を用いることによって、高性能、低消費電力の集積回路を実現することができる。
【００３２】
次に、図７〜図１１を参照して、本発明の実施形態にかかる半導体装置の製造方法を説明する。
【００３３】
まず、図７に示すように、半導体基板１に常法により素子分離領域２を形成する。基板表面に５ｎｍ程度の犠牲酸化膜を形成した後、しきい電圧を調節するためのチャネル不純物（図示せず）を、イオン注入により導入する。犠牲酸化膜を剥離した後、実効酸化膜厚さ１ｎｍ程度のゲート絶縁膜３を形成する。この絶縁膜はシリコン酸化物、シリコン酸化膜よりも誘電率の高いシリコン窒化物、Ｔａ2Ｏ3、ＴｉＯ2、（Ｂａ，Ｓｒ）ＴｉＯ3、ＨｆＯ2、ＺｒＯ2、あるいはこれらの金属とＳｉとを含む酸化物等で構成することが望ましい。次に、リソグラフィの方法により、ゲート電極４を形成する。ゲート電極４は、ドープされたポリシリコンまたは金属のいずれを用いて形成してもよい。その後、基板全面にＴＥＯＳ（テトラエトキシシラン）膜を堆積し、異方性エッチングを用いた側壁残しの方法により、オフセットスペーサー２０ａ，２０ｂを形成する。
【００３４】
オフセットスペーサー２０ａ，２０ｂの厚さは適宜選択することができるが、５乃至１０ｎｍ程度であればオフセットスペーサーの効果が得られる。また、ＴＥＯＳ膜以外にも、シリコン窒素化膜、シリコン酸化膜、あるいはこれらおよびＴＥＯＳ膜のいずれかの積層膜等を用いてオフセットスペーサー２０ａ，２０ｂを形成することができる。
【００３５】
次に、図８に示すように、ソース・ドレイン不純物２１をイオン注入により基板１に導入して、図９に示すようにソース領域５、ドレイン領域６を形成する。ｐ型不純物としては、ボロン、２フッ化ボロン等を用いることができ、基板１がｐ型の場合には、ｎ型不純物として砒素、アンチモン等が導入される。ゲート電極４の側面のオフセットスペーサー２０ａ，２０ｂは、イオン注入されたソース・ドレイン不純物２１が、ゲート電極４直下の基板内に導入されないような厚さを有している必要がある。
【００３６】
図９に示すように、ソース領域５、ドレイン領域６の端部とゲート電極４側面との間には、ゲートオフセット領域１１ａ，１１ｂが形成される。このゲートオフセット領域の長さが１０ｎｍ以下の所望の値となるように、オフセットスペーサー２０ａ，２０ｂの膜厚、イオン注入２１の条件が決定される。例えば、ソース・ドレイン不純物２１として１．５ｋｅＶの入射エネルギーによりＢＦ2を導入する場合には、６〜１５ｎｍ程度の膜厚でオフセットスペーサー２０ａ，２０ｂを形成する。こうしたオフセットスペーサー２０ａ，２０ｂをゲート電極４とともにマスクとして用いて、１〜２×１０15ｃｍ-2程度のドーズ量でＢＦ2を半導体基板１に注入することによって、１０ｎｍ以下の長さのゲートオフセット領域１１ａ，１１ｂを形成することができる。不純物の導入はプラズマドーピング、または気相拡散、または固相拡散によって行ってもよい。
【００３７】
ここで、しきい電圧をさらに調節し、短チャネル効果を抑制するために、ゲート電極４およびオフセットスペーサー２０ａ，２０ｂをマスクとして、斜めイオン注入を行ない、いわゆるハロー不純物をチャネル領域７に導入してもよい。オフセットゲート領域１１ａ，１１ｂの長さは、ソース・ドレイン不純物分布、チャネル不純物分布、ハロー不純物分布と相俟って、ＭＯＳＦＥＴのしきい電圧および短チャネル効果に強く影響を与える。
【００３８】
オフセットゲート領域１１ａ，１１ｂを設けることによって、チャネル不純物濃度とハロー不純物濃度を低減することができる。特に、ゲート長が数十ナノメーターのＭＯＳＦＥＴの場合には、チャネル領域７の不純物によって移動度が劣化することによる電流駆動力の低下を抑えることができる。オフセットゲート領域１１ａ，１１ｂを設けることによって、これらのＭＯＳＦＥＴ電気特性を最適にするように設計することができる。
【００３９】
次に、図１０に示すように、側壁残しの方法により、ゲート側壁８を形成する。このゲート側壁８をマスクとして、不純物イオンをイオン注入して、深いソース領域２２、深いドレイン領域２３を形成する。ここでは、例えばＢＦ2を３ｋｅＶでイオン注入することができる。
【００４０】
続いて、極短時間の加熱処理を施して、ソース・ドレイン不純物を拡散させずにソース・ドレイン不純物を活性化することにより、低抵抗のソース・ドレイン拡散層を形成する。加熱時間は１００ｍｓｅｃ以下であることが好ましい。電子ビーム、紫外線領域の波長を有するレーザー、水銀ランプまたはキセノンランプによるフラッシュランプアニールを用いて、１０００℃以上で１００ｍｓｅｃ以下の熱処理を行ってもよい。より好ましくは、加熱時間は１０ｍｓｅｃである。例えば、フラッシュランプアニールを用いることによって、このような極短時間加熱を達成することができる。さらに、例えば５００℃程度の予備加熱を行った上で、１ｍｓｅｃ程度の極短時間のフラッシュランプアニールによりウェハ表面部分を加熱することにより、不純物を殆ど拡散させずに十分に活性化させることができる。ここで、ソース５・ドレイン６領域の上にＣｏＳｉ2層、ＴｉＳｉ2層などの金属シリサイド層を形成することもできる。
【００４１】
また、ソース・ドレイン領域５と６の活性化を深いソース・ドレイン領域形成後に行なうのでなく、ソース・ドレイン領域５および６の不純物を導入した後、ゲート側壁８を形成する前に、ソース・ドレイン領域５および６の活性化を行なってもよい。
【００４２】
極短時間の加熱処理が施されるので、活性化後のソース領域５、ドレイン領域６の深さは１６ｎｍ以下程度に抑えられる。不純物の拡散を抑制するために、後の工程においては７００℃以上の熱処理を行なわないことが望まれる。これによって、ソース・ドレイン領域においては高い活性化を実現し、チャネル領域においてはチャネル表面の不純物濃度が低いチャネル不純物プロファイルを確保することができる。
【００４３】
その後、図１１に示すように、層間絶縁膜９を全面に堆積し、化学的機械的研磨法（ＣＭＰ法）により表面を平坦化する。この層間絶縁膜９には、リソグラフィ法によりコンタクトホールを形成し、導電膜を埋め込んで配線１０を形成する。こうして一素子であるＭＯＳＦＥＴが形成される。続いて、配線２２に連なって回路が形成され（図示せず）、他の素子と供になる集積回路が形成される。
【００４４】
上述したように、本実施形態においては、オフセットスペーサーをマスクとしてソース・ドレイン不純物を半導体基板に導入した後、極短時間の加熱処理を施すことによって、ソース・ドレイン不純物の活性化が行なわれる。極短時間の加熱処理であるので、ソース・ドレイン不純物の拡散は極めて小さい。チャネル不純物の拡散もまた、従来の例えばスパイクアニールを用いた場合よりも、極めて小さいものとなる。このとき、チャネル不純物およびハロー不純物は、基板最表面でのチャネル形成部分の濃度が急激に低くなるよう分布させて、最表面近くの奥側部分により短チャネル効果を抑えるように設計することができる。
【００４５】
また、オフセットゲート領域を形成してソース・ドレイン領域を形成することによって、チャネル不純物濃度およびハロー不純物濃度を低くすることができる。このように低濃度で急峻なチャネル不純物プロファイルを設けることにより、移動度を高くして、電流駆動力を高くすることができる。このように、オフセットゲート領域を設けた上でチャネル不純物分布を最適化することによって、高性能の集積回路を実現することができる。
【産業上の利用可能性】
【００４６】
本発明により、高速かつ低い消費電力をもち安定に動作する半導体装置が得られ、その工業的価値は絶大である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態にかかる方法により製造された半導体装置の構造を表わす断面図。
【図２】静電ポテンシャルのシミュレーション結果を示すグラフ図。
【図３】ゲートオフセットの長さとポテンシャル障壁の高さとの関係を示すグラフ図。
【図４】本発明の一実施形態にかかる方法により製造された半導体装置における不純物濃度の分布を表わすグラフ図。
【図５】ドレイン電流−ドレイン電圧のシミュレーション結果を表わすグラフ図。
【図６】ゲートオフセットを持つ構造のドレイン電流−ゲート電圧特性を、ゲートオフセットを持たない構造の場合と比較するシミュレーション結果を表わすグラフ図。
【図７】本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図８】図７に引き続く工程を表わす断面図。
【図９】図８に引き続く工程を表わす断面図。
【図１０】図９に引き続く工程を表わす断面図。
【図１１】図１０に引き続く工程を表わす断面図。
【符号の説明】
【００４８】
１…半導体基板，２…素子分離絶縁膜，３…ゲート絶縁膜，４…ゲート電極，５…ソース領域，６…ドレイン領域，７…チャネル領域，８…ゲート側壁，９…層間絶縁膜，１０…配線，１１…ゲートオフセット領域，１２…不純物領域の境界，２０ａ…ソース側オフセットスペーサー，２０ｂ…ドレイン側オフセットスペーサー，２１…ソース・ドレイン不純物，２２…深いソース領域，２３…深いドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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