(57)【要約】【課題】ゲート電極およびゲート電極配線上の層間絶縁膜表面をＣＭＰした後の該層間絶縁膜のグローバル段差を充分に抑制し、ＣＭＰ後の層間絶縁膜表面に優れた平坦度をもたらす固体撮像素子およびその製造方法の提供。【解決手段】フォトダイオード保護絶縁膜をパターニング形成する工程と、フォトダイオード保護絶縁膜に対応する保護絶縁膜ダミーを周辺回路領域およびスクライブレーン領域の双方に形成する工程と、保護絶縁膜ダミーが形成されたスクライブレーン領域、駆動回路および保護絶縁膜ダミーが形成された周辺回路領域、および画素とフォトダイオード保護絶縁膜が形成された画素領域の３領域を被覆する層間絶縁膜を形成する工程とを備え、保護絶縁膜ダミーは、ＣＭＰを行う前における周辺回路領域およびスクライブレーン領域の層間絶縁膜表面の平均高さを、ＣＭＰを行う前における画素領域の層間絶縁膜表面の平均高さに近づける。【選択図】図３
2008098373.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面側に、画素領域と、前記画素領域の周辺に位置する周辺回路領域と、前記周辺回路領域の周辺に位置するスクライブレーン領域とを備えた固体撮像素子の製造方法であって、
前記画素領域に画素を形成する工程と、
前記周辺回路領域に前記画素を動作させるための駆動回路を形成する工程と、
前記画素の構成要素であるフォトダイオードを保護するフォトダイオード保護絶縁膜を前記半導体基板の主面上にパターニング形成する工程と、
前記フォトダイオード保護絶縁膜に対応する保護絶縁膜ダミーを前記周辺回路領域および前記スクライブレーン領域の双方に形成する工程と、
前記画素領域および前記周辺回路領域を含む集積回路領域を隣接集積回路領域と区画し前記保護絶縁膜ダミーが形成されたスクライブレーン領域、前記駆動回路と前記保護絶縁膜ダミーが形成された前記周辺回路領域、および前記画素と前記フォトダイオード保護絶縁膜が形成された前記画素領域の３領域を被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う工程とを備え、
前記保護絶縁膜ダミーは、前記ＣＭＰを行う前における前記周辺回路領域および前記スクライブレーン領域の前記層間絶縁膜表面の平均高さを、前記ＣＭＰを行う前における前記画素領域の層間絶縁膜表面の平均高さに近づける、固体撮像素子の製造方法。
【請求項２】
前記保護絶縁膜ダミーは、前記ＣＭＰを行う前の前記画素領域、前記周辺回路領域、および前記スクライブレーン領域の３領域のうち少なくともいずれか２領域における前記層間絶縁膜表面の平均高さを略同じにすることを特徴とする、請求項１に記載の固体撮像素子の製造方法。
【請求項３】
前記周辺回路領域または前記スクライブレーン領域の少なくともいずれか一方において、前記半導体基板の主面上にトランジスタとしての動作を行わないゲート電極ダミーを形成する工程を更に備え、
前記層間絶縁膜は、前記ゲート電極ダミーを更に被覆し、
前記ゲート電極ダミーは、前記ＣＭＰを行う前における前記周辺回路領域および前記スクライブレーン領域の前記層間絶縁膜表面の平均高さを、前記ＣＭＰを行う前における前記画素領域の層間絶縁膜表面の平均高さに近づけることを特徴とする、請求項１に記載の固体撮像素子の製造方法。
【請求項４】
前記保護絶縁膜ダミーおよび前記ゲート電極ダミーは、前記ＣＭＰを行う前の前記画素領域、前記周辺回路領域、および前記スクライブレーン領域の３領域のうち少なくともいずれか２領域における前記層間絶縁膜表面の平均高さを略同じにする、請求項３に記載の固体撮像素子の製造方法。
【請求項５】
半導体基板の主面側に、画素領域と、前記画素領域の周辺に位置する周辺回路領域と、前記周辺回路領域の周辺に位置するスクライブレーン領域とを備えた固体撮像素子であって、
前記画素領域に形成された画素と、
前記周辺回路領域に形成され前記画素を動作させるための駆動回路と、
前記半導体基板の主面上にパターニング形成され、前記画素の構成要素であるフォトダイオードを保護するフォトダイオード保護絶縁膜と、
前記周辺回路領域および前記スクライブレーン領域の双方に形成され前記フォトダイオード保護絶縁膜に対応する保護絶縁膜ダミーと、
前記画素領域および前記周辺回路領域を含む集積回路領域を隣接集積回路領域と区画し前記保護絶縁膜ダミーが形成されたスクライブレーン領域、前記駆動回路と前記保護絶縁膜ダミーが形成された前記周辺回路領域、および前記画素と前記フォトダイオード保護絶縁膜が形成された前記画素領域の３領域を被覆する層間絶縁膜とを備え、
前記保護絶縁膜ダミーは、前記層間絶縁膜の表面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う前における前記周辺回路領域および前記スクライブレーン領域の前記層間絶縁膜表面の平均高さを、前記ＣＭＰを行う前における前記画素領域の層間絶縁膜表面の平均高さに近づける、固体撮像素子。
【請求項６】
前記保護絶縁膜ダミーは、前記ＣＭＰを行う前の前記画素領域、前記周辺回路領域、および前記スクライブレーン領域の３領域のうち少なくともいずれか２領域における前記層間絶縁膜表面の平均高さを略同じにする、請求項５に記載の固体撮像素子。
【請求項７】
前記周辺回路領域または前記スクライブレーン領域の少なくともいずれか一方に形成され前記半導体基板の主面上にトランジスタとしての動作を行わないゲート電極ダミーを更に備え、
前記層間絶縁膜は、前記ゲート電極ダミーを更に被覆し、
前記ゲート電極ダミーは、前記ＣＭＰを行う前における前記周辺回路領域および前記スクライブレーン領域の前記層間絶縁膜表面の平均高さを、前記ＣＭＰを行う前における前記画素領域の層間絶縁膜表面の平均高さに近づけることを特徴とする、請求項５に記載の固体撮像素子。
【請求項８】
前記保護絶縁膜ダミーおよび前記ゲート電極ダミーは、前記ＣＭＰを行う前の前記画素領域、前記周辺回路領域、および前記スクライブレーン領域の３領域のうち少なくともいずれか２領域における前記層間絶縁膜表面の平均高さを略同じにする、請求項７に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一半導体チップ上に画素領域、周辺回路領域およびスクライブレーン領域を有する固体撮像素子およびその製造方法に関し、より詳しくは、周辺回路領域およびスクライブレーン領域にダミーパターンを設けた固体撮像素子およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の分野では回路の微細化が進む一方、固体撮像素子等の特殊な機能を持つ素子の開発も進展している。例えばＣＭＯＳイメージセンサと呼ばれる固体撮像素子には、従来の一般的な集積回路とは異なる集積回路が設けられている。その異なる集積回路は、半導体基板の主面に、画素領域と、画素領域の周辺に設けられ画素走査回路や画素信号処理回路などの各種論理回路から成る周辺回路領域と、周辺回路領域の周辺に設けられたスクライブレーン領域とを有している。これらの領域は１個の半導体チップすなわち同一半導体チップ上に一体的に形成されている。このような固体撮像素子においては、近年、チップサイズの縮小化と多画素化が進み、それに伴い、特に配線部の微細化が進んでいる。一般的な集積回路や固体撮像素子の微細化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等による層間絶縁膜表面の平坦化技術が必要となっている。
【０００３】
固体撮像素子においては、シリコン基板上に電荷読み出し用トランジスタのゲート電極が設けられ、そのゲート電極を被覆するようにチップ全体にわたり層間絶縁膜が設けられる。その層間絶縁膜の表面は平坦に成形される必要がある。その平坦化に当たり、従来、ＣＭＰを適用することにより微細パターンにおける局所的段差は低減されていた。しかしながら、チップ全体の規模にわたる層間絶縁膜表面の高低差（グローバル段差）が問題となっていた。グローバル段差とは、チップ全体のグローバルな観点から層間絶縁膜表面を見たときの、チップ中心部からチップ周縁部にかけての高低差のことである。
【０００４】
図８に、従来の固体撮像素子のグローバル段差の一例を示す。図８（ａ）は、チップ表面における画素領域、画素領域の周辺に位置する周辺回路領域、及び周辺回路領域の周辺に位置するスクライブレーン領域の配置を示している。図８（ｂ）、（ｃ）はそれぞれ、図８（ａ）のＸａ−Ｘｂ線断面、Ｙａ−Ｙｂ線断面における、ＣＭＰ後のＢＰＳＧ（ボロンフォスファーシリケートガラス）膜の表面高さ分布測定結果を示す図である。ＢＰＳＧ膜は、層間絶縁膜（コンタクト層）である。この測定結果から、ＢＰＳＧ膜の表面は、チップ中心部すなわち画素領域中心部で最も高く、チップ周縁部すなわちスクライブレーン領域周縁部で最も低いことが分かる。
【０００５】
グローバル段差は、ＢＰＳＧ膜の研磨レートが周辺回路領域およびスクライブレーン領域で高く、画素領域で低いことに起因している。ＣＭＰでは、１枚の研磨パッドによりこれら各領域で同時に研磨が行われるため、周辺回路領域の高研磨レートが、画素領域の研磨レートに影響を与える。このため、画素領域の研磨レートは、画素領域中心部から画素領域周縁部にかけて次第に高くなる。その結果、図８に示されるように、ＣＭＰ後のＢＰＳＧ膜の表面高さは、画素領域内において画素領域中心部から画素領域周縁部にかけて次第に低くなる。
【０００６】
ＢＰＳＧ膜の研磨レートが、周辺回路領域およびスクライブレーン領域で高く、画素領域で低いことは、層間絶縁膜の被研磨面積が周辺回路領域およびスクライブレーン領域で小さく、画素領域で大きいことに起因する。層間絶縁膜の被研磨面積が大きい程、研磨レート（研磨速度）が小さくなる傾向があるからである。
【０００７】
従来、層間絶縁膜の被研磨面積が周辺回路領域およびスクライブレーン領域で小さく、画素領域で大きかった理由を以下に説明する。同一半導体チップ上に画素領域、周辺回路領域、およびスクライブレーン領域を設けてなる固体撮像素子では、画素領域のゲート電極のパターン密度は、周辺回路領域およびスクライブレーン領域に比べて大きい。
【０００８】
また、画素領域にはフォトダイオードが存在する。フォトダイオード上には、回路周辺領域に設けられる画素駆動用ＭＯＳトランジスタにサイドウォールを形成する際に使用されるプラズマからフォトダイオードを保護するための絶縁膜が設けられる。一方、周辺回路領域に設けられる画素駆動用ＭＯＳトランジスタのソース領域およびドレイン領域は、プラズマから受ける影響が少ない。スクライブレーン領域にはＭＯＳトランジスタが存在しない。よって、周辺回路領域およびスクライブレーン領域には、ＭＯＳトランジスタのソース領域を保護するための絶縁膜は特に必要とされない。フォトダイオードを保護するための上記絶縁膜が設けられた後、該絶縁膜を被覆するようにチップ全体に層間絶縁膜が設けられる。この層間絶縁膜の表面を平坦化するために、その表面にＣＭＰが施される。
【０００９】
フォトダイオード保護絶縁膜が設けられ且つゲート電極のパターン密度が高い画素領域における層間絶縁膜の表面高さは、フォトダイオード保護絶縁膜が設けられず且つゲート電極のパターン密度が低い他の２領域に比べて高くなる。従って、画素領域のＣＭＰされるべき層間絶縁膜の面積は、他の２領域に比べて大きくなる。すると、画素領域の研磨レートが周辺回路領域及びスクライブレーン領域に比べて低くなる。周辺回路領域の高研磨レートが画素領域の研磨レートに影響を及ぼすことから、ＣＭＰ後において画素領域では、その中心部で層間絶縁膜の表面が最も高く、その周縁部で層間絶縁膜の表面の高さが最も低くなる。つまり、画素領域内でグローバル段差が生じる。そうすると、光信号を電気信号に変換する受光素子であるフォトダイオードと、フォトダイオード上に層間絶縁膜を介して設けられる集光用マイクロレンズとの距離が、画素領域中心部で大きくなり、画素領域周縁部で小さくなる。これは、画素領域中心部の画素と画素領域周縁部の画素とでフォトダイオードへの入射光強度が異なるシェーディング現象の要因となる。
【００１０】
このように、画素領域内でグローバル段差が生じるとシェーディングが生じ、入射光に対する感度低下や入射角特性の低下が引き起こされるため、グローバル段差は極力低減する必要がある。
【００１１】
このようなグローバル段差が生じていた従来の個体撮像素子の具体例について、図面を参照しつつ、説明する。図９および図１０は、従来の固体撮像素子の製造方法を工程順に示す図である。各図は、固体撮像素子の画素領域１１ａ、周辺回路領域１１ｂ、およびスクライブレーン領域１１ｃの断面を示している。図９（ｄ）に示される工程の次は、図１０（ａ）に示される工程である。
【００１２】
以下、従来の固体撮像素子の製造方法を説明する。
【００１３】
まず、フォトダイオード１３、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１２が形成された半導体基板上にポリシリコン１４を堆積させる（図９（ａ））。次いで、ポリシリコン１４を選択的にエッチングする。これにより、ＭＯＳトランジスタのゲート電極１４ａ、１４ｂを形成する（図９（ｂ））。周辺回路領域１１ｂには、ＭＯＳトランジスタのドレイン領域近傍の電界を緩和するために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の低濃度不純物拡散層１５を形成する（図９（ｃ））。次いで、半導体基板上全体に絶縁膜であるＴＥＯＳ（テトラエチルオルソシリケート）膜１６を堆積させる（図９（ｄ））。次いで、周辺回路領域１１ｂにこのＴＥＯＳ膜１６からなるサイドウォールスペーサ１６ｂを形成するために、周辺回路領域１１ｂにおいてプラズマを用いた強い異方性エッチングでエッチバックを行う（図１０（ａ））。このとき、画素領域１１ａでは、プラズマがフォトダイオード１３にダメージを与えないように、フォトダイオード１３上にはＴＥＯＳ膜１６ａを残留させる。フォトダイオード１３上にＴＥＯＳ膜１６ａを残留させるために、図示しないフォトレジスト膜をフォトダイオード１３に対応する位置においてＴＥＯＳ膜１６上に形成する。このフォトレジスト膜は、サイドウォールスペーサ１６ａの形成後に除去される。フォトダイオード１３上にＴＥＯＳ膜１６ａを残留させる点が固体撮像素子の製造プロセスの特徴となるところである。
【００１４】
次に高濃度ソース・ドレイン拡散層１７を形成する（図１０（ｂ））。また、エッチングによりＴＥＯＳ膜１６に形成した開口部を通じて、ゲート電極１４ａ、１４ｂの上部に金属シリサイド層１８を形成する（図１０（ｂ））。その後、ゲート電極１４ａ、１４ｂ、ＴＥＯＳ膜１６ａ、１６ｂを埋め込むように半導体基板上全体にＢＰＳＧ膜１９を形成する（図１０（ｃ））。ここで、スクライブレーン領域１１ｃにはゲート電極、ＴＥＯＳ膜は存在しない。よって、ゲート電極のパターン密度は、密度が高い領域から順に、画素領域１１ａ、周辺回路領域１１ｂ、スクライブレーン領域１１ｃとなる。また、画素領域１１ａにはフォトダイオード１３を保護するための絶縁膜１６ａが残されている。このため、画素領域１１ａ、周辺回路領域１１ｂ、およびスクライブレーン領域１１ｃにそれぞれ形成されたＢＰＳＧ膜１９のうち、画素領域１１ａに形成されたＢＰＳＧ膜１９の平均高さが最も高い。よって、画素領域１１ａ、周辺回路領域１１ｂ、およびスクライブレーン領域１１ｃのうち、ＢＰＳＧ膜１９の研磨されるべき面積が一番大きい領域は画素領域１１ａとなる。しかしながら、この状態でＣＭＰを行うと、ＣＭＰの研磨レートが小さい領域から順に、画素領域１１ａ、周辺回路領域１１ｂ、スクライブレーン領域１１ｃとなる。その結果、ＣＭＰ後において、これらの領域の各境界部分にグローバル段差１１０が生じる（図１０（ｄ））。なお、図１０（ｄ）では、グローバル段差を模式的に示すために、各領域内はそれぞれ平坦で、領域の各境界部に段差があるように示しているが、実際には図８に示したように、画素領域、周辺回路領域、スクライブレーン領域の各領域においてＢＰＳＧ膜表面に傾斜があり、画素領域の中心部からスクライブレーン領域の周縁部にかけて次第に表面高さが低下している。
【００１５】
固体撮像素子の絶縁膜表面を平坦化する技術の一例として、特許文献１に開示された技術がある（図１１参照）。しかしながら、この技術は、半導体基板１１表面に形成した素子分離領域１４の表面を平坦化する技術であって、層間絶縁膜表面の平坦化を目的とする技術ではない。
【特許文献１】特開平９−１０２５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記の如く、従来は、固体撮像素子の製造に当たり層間絶縁膜表面のグローバル段差を充分に低減することができる技術が存在しなかった。
【００１７】
本発明はこのような実情に鑑みてなされたもので、チップの周辺回路領域およびスクライブレーン領域上にダミーパターンを設けることで、ゲート電極およびゲート電極配線上の層間絶縁膜表面をＣＭＰした後の該層間絶縁膜のグローバル段差を充分に低減し、ＣＭＰ後の層間絶縁膜表面に優れた平坦度をもたらす固体撮像素子の製造方法を提供し、もって高感度、高入射角特性を有する微細セルイメージセンサを実現することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る固体撮像素子の製造方法は、半導体基板の主面側に、画素領域と、上記画素領域の周辺に位置する周辺回路領域と、上記周辺回路領域の周辺に位置するスクライブレーン領域とを備えた固体撮像素子の製造方法であって、
上記画素領域に画素を形成する工程と、
上記周辺回路領域に上記画素を動作させるための駆動回路を形成する工程と、
上記画素の構成要素であるフォトダイオードを保護するフォトダイオード保護絶縁膜を上記半導体基板の主面上にパターニング形成する工程と、
上記フォトダイオード保護絶縁膜に対応する保護絶縁膜ダミーを上記周辺回路領域および上記スクライブレーン領域の双方に形成する工程と、
上記画素領域および上記周辺回路領域を含む集積回路領域を隣接集積回路領域と区画し上記保護絶縁膜ダミーが形成されたスクライブレーン領域、上記駆動回路と上記保護絶縁膜ダミーが形成された上記周辺回路領域、および上記画素と上記フォトダイオード保護絶縁膜が形成された上記画素領域の３領域を被覆する層間絶縁膜を形成する工程と、
上記層間絶縁膜の表面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う工程とを備え、
上記保護絶縁膜ダミーは、上記ＣＭＰを行う前における上記周辺回路領域および上記スクライブレーン領域の上記層間絶縁膜表面の平均高さを、上記ＣＭＰを行う前における上記画素領域の層間絶縁膜表面の平均高さに近づける。
【００１９】
本発明によれば、保護絶縁膜ダミーは、ＣＭＰを行う前における周辺回路領域およびスクライブレーン領域の層間絶縁膜表面の平均高さを、ＣＭＰを行う前における画素領域の層間絶縁膜表面の平均高さに近づける。これにより、層間絶縁膜表面の平均高さを配線密度の異なる領域間で略同じ値とし、もって配線密度の異なる領域間での層間絶縁膜の研磨レートを略同じにすることができる。配線密度の異なる領域間での層間絶縁膜の研磨レートを略同じにすることにより、層間絶縁膜表面全体にＣＭＰを行った後において、配線密度の異なる領域間でのグローバル段差を低減することができる。また、配線密度の異なる領域間での層間絶縁膜の研磨レートを略同じにすることにより、周辺回路領域の研磨レートが画素領域の研磨レートに与える影響を抑制し、画素領域内でのグローバル段差を低減することができる。グローバル段差を低減することにより、セル配線部の微細化およびセルの縮小化、イメージセンサの高解像度化の双方を実現することができる。
【００２０】
上記保護絶縁膜ダミーは、上記ＣＭＰを行う前の上記画素領域、上記周辺回路領域、および上記スクライブレーン領域の３領域のうち少なくともいずれか２領域における上記層間絶縁膜表面の平均高さを略同じにすることが好ましい。
【００２１】
このような構成とすることで、確実にグローバル段差の発生を抑制することができる。
【００２２】
本発明においては、上記周辺回路領域または上記スクライブレーン領域の少なくともいずれか一方において、上記半導体基板の主面上にトランジスタとしての動作を行わないゲート電極ダミーを形成する工程を更に備え、
上記層間絶縁膜は、上記ゲート電極ダミーを更に被覆し、
上記ゲート電極ダミーは、上記ＣＭＰを行う前における上記周辺回路領域および上記スクライブレーン領域の上記層間絶縁膜表面の平均高さを、上記ＣＭＰを行う前における上記画素領域の層間絶縁膜表面の平均高さに近づけることが好ましい。
【００２３】
このような構成とすることで、グローバル段差の発生を抑制することが容易となる。
【００２４】
また、本発明においては、上記保護絶縁膜ダミーおよび上記ゲート電極ダミーは、上記ＣＭＰを行う前の上記画素領域、上記周辺回路領域、および上記スクライブレーン領域の３領域のうち少なくともいずれか２領域における上記層間絶縁膜表面の平均高さを略同じにすることが好ましい。
【００２５】
このような構成とすることで、グローバル段差の発生を抑制することが容易となる。
【００２６】
本発明に係る固体撮像素子は、半導体基板の主面側に、画素領域と、上記画素領域の周辺に位置する周辺回路領域と、上記周辺回路領域の周辺に位置するスクライブレーン領域とを備えた固体撮像素子であって、
上記画素領域に形成された画素と、
上記周辺回路領域に形成され上記画素を動作させるための駆動回路と、
上記半導体基板の主面上にパターニング形成され、上記画素の構成要素であるフォトダイオードを保護するフォトダイオード保護絶縁膜と、
上記周辺回路領域および上記スクライブレーン領域の双方に形成され上記フォトダイオード保護絶縁膜に対応する保護絶縁膜ダミーと、
上記画素領域および上記周辺回路領域を含む集積回路領域を隣接集積回路領域と区画し上記保護絶縁膜ダミーが形成されたスクライブレーン領域、上記駆動回路と上記保護絶縁膜ダミーが形成された上記周辺回路領域、および上記画素と上記フォトダイオード保護絶縁膜が形成された上記画素領域の３領域を被覆する層間絶縁膜とを備え、
上記保護絶縁膜ダミーは、上記層間絶縁膜の表面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う前における上記周辺回路領域および上記スクライブレーン領域の上記層間絶縁膜表面の平均高さを、上記ＣＭＰを行う前における上記画素領域の層間絶縁膜表面の平均高さに近づける。
【００２７】
本発明においては、上記保護絶縁膜ダミーは、上記ＣＭＰを行う前の上記画素領域、上記周辺回路領域、および上記スクライブレーン領域の３領域のうち少なくともいずれか２領域における上記層間絶縁膜表面の平均高さを略同じにすることが好ましい。
【００２８】
また、本発明においては、上記周辺回路領域または上記スクライブレーン領域の少なくともいずれか一方に形成され上記半導体基板の主面上にトランジスタとしての動作を行わないゲート電極ダミーを更に備え、
上記層間絶縁膜は、上記ゲート電極ダミーを更に被覆し、
上記ゲート電極ダミーは、上記ＣＭＰを行う前における上記周辺回路領域および上記スクライブレーン領域の上記層間絶縁膜表面の平均高さを、上記ＣＭＰを行う前における上記画素領域の層間絶縁膜表面の平均高さに近づけることが好ましい。
【００２９】
また、本発明においては、上記保護絶縁膜ダミーおよび上記ゲート電極ダミーは、上記ＣＭＰを行う前の上記画素領域、上記周辺回路領域、および上記スクライブレーン領域の３領域のうち少なくともいずれか２領域における上記層間絶縁膜表面の平均高さを略同じにすることが好ましい。
【発明の効果】
【００３０】
本発明にかかる固体撮像素子およびその製造方法によれば、ＣＭＰ前における層間絶縁膜表面の平均高さを配線密度の異なる領域間で略同じ値とすることができ、これにより配線密度の異なる領域間で層間絶縁膜表面の研磨レートを略同じにすることができる。層間絶縁膜の研磨レートを略同じにすることにより、層間絶縁膜表面をＣＭＰした後において、配線密度の異なる領域間および画素領域内でのグローバル段差を低減することができる。グローバル段差を低減することにより、セル配線部の微細化およびセルの縮小化、イメージセンサの高解像度化の双方を実現することができる。
【発明を実施するための最良の形態】
【００３１】
（実施形態１）
以下、本発明の実施形態１について図面を用いて説明する。図１（ｂ）は、実施形態１に係るＭＯＳ型固体撮像素子を示す断面図である。図１（ａ）は、図１（ｂ）に示される固体撮像装置の層間絶縁膜にＣＭＰを行う前の状態を示す断面図である。
【００３２】
実施形態１に係る固体撮像素子１００は、画素が形成された画素領域１ａと、画素領域１ａの周辺に形成され、画素領域１ａ内の画素を動作させるための駆動回路が形成された周辺回路領域１ｂと、周辺回路領域１ｂの周辺に形成され、画素領域１ａおよび周辺回路領域１ｂを含む集積回路領域を隣接集積回路領域（図示せず）と区画するためのスクライブレーン領域１ｃと、を半導体基板２０の主面側に備える。また、この固体撮像素子１００は、画素の構成要素として画素用トランジスタを含んでいる。画素用トランジスタは、フォトダイオード（ソース領域）３およびドレイン領域と、ゲート電極４ａおよび配線４０ａとを有している。駆動回路は、駆動回路用トランジスタを含んでいる。駆動回路用トランジスタは、ゲート電極４ｂおよび配線４０ｂと、ソース・ドレイン領域とを有している。また、固体撮像素子１００は、絶縁膜６ａ，６ｂ，６ｃ（６ａ，６ｂ，６ｃを総称して６０とする）と、層間絶縁膜９とを備えている。
【００３３】
フォトダイオード３は、画素領域１ａにおいて半導体基板２０の主面内部に形成され、画素用トランジスタのソース領域として画素を構成するものである。
【００３４】
画素用トランジスタのゲート電極４ａおよび配線４０ａは、画素領域１ａにおいて半導体基板２０の主面上に形成され、画素を構成するものである。画素用トランジスタのゲート電極４ａとしては、例えば、フォトダイオード３から電荷を読み出すための読み出し用ゲート電極がある。図示されているゲート電極４ａは、この読み出し用ゲート電極である。
【００３５】
駆動回路用トランジスタのゲート電極４ｂおよび配線（図示せず）は、周辺回路領域１ｂにおいて半導体基板２０の主面上に形成され、画素を駆動するための駆動回路を構成するものである。
【００３６】
ゲート電極ダミー４ｃは、周辺回路領域１ｂまたはスクライブレーン領域１ｃの少なくともいずれか一方において、半導体基板２０の主面上に設けられる。ゲート電極ダミー４ｃは、トランジスタとしての動作を行わない擬似電極である。
【００３７】
絶縁膜６０は、半導体基板２０の主面上に選択的にパターニング形成されている。絶縁膜６０は、例えば、ＴＥＯＳ（テトラエチルオルソシリケート）膜である。後述する固体撮像素子の製造方法では、この絶縁膜をＴＥＯＳ膜としている。絶縁膜６０は、画素用トランジスタのゲート電極４ａおよび配線４０ａを被覆する部分６ａと、フォトダイオード３を被覆する部分６ａと、周辺回路領域１ｂおよびスクライブレーン領域１ｃの各々において各ゲート電極４ａ，４ｂおよび各配線４０ａ，４０ｂが形成されていない位置で選択的に形成された部分６ｃと、駆動回路用トランジスタのゲート電極４ｂの側壁に形成されたサイドウォールスペーサ６ｂとして形成された部分とを含む。絶縁膜６ａ，６ｃ、サイドウォールスペーサ６ｂの形成工程については、後程、固体撮像素子の製造方法の説明箇所で詳述する。フォトダイオード３を被覆する部分６ｃは、特許請求の範囲で言う「保護絶縁膜ダミー」に相当する。
【００３８】
層間絶縁膜９は、絶縁膜６０を被覆するように半導体基板２０の主面側全体に形成されている。層間絶縁膜９は、例えば、ＢＰＳＧ（ボロンフォスファーシリケートガラス）膜である。後述する固体撮像素子の製造方法では、この層間絶縁膜をＢＰＳＧ膜としている。
【００３９】
絶縁膜６ｃおよびゲート電極ダミー４ｃは、ＣＭＰを行う前における周辺回路領域１ｂおよびスクライブレーン領域１ｃの層間絶縁膜９表面の平均高さを、ＣＭＰを行う前における画素領域１ａの層間絶縁膜９表面の平均高さに近づける。
【００４０】
実施形態１に係る固体撮像素子１００は、層間絶縁膜９の表面にＣＭＰを行ったとき、画素領域１ａ、周辺回路領域１ｂ、スクライブレーン領域１ｃの間に生じるグローバル段差を低減することができる。図１（ａ）に示された状態でＣＭＰを行うと、図１（ｂ）に示されるように層間絶縁膜９の表面におけるグローバル段差を低減することができる。
【００４１】
グローバル段差を低減できる理由は以下の通りである。周辺回路領域１ｂとスクライブレーン領域１ｃに、ゲート電極ダミー４ｃとパターニングした絶縁膜６ｃを形成することで、表面研磨前における層間絶縁膜９の単位面積あたりの平均高さを、配線密度の異なる領域１ａ、１ｂ、１ｃ間で略同じ値とすることができる。これにより配線密度の異なる領域１ａ、１ｂ、１ｃ間で層間絶縁膜９の研磨レートを略同じにすることができる。層間絶縁膜９の研磨レートを略同じにすることにより、層間絶縁膜９の表面にＣＭＰを行った後において、配線密度の異なる領域１ａ、１ｂ、１ｃ間のグローバル段差を低減することができる。また、各領域における研磨レートを互いに略同じとすることができるので、画素領域１ａ内のグローバル段差を低減することができる。つまり、画素領域１ａの層間絶縁膜９表面の平坦度を高めることができる。
【００４２】
実施形態１においては、ゲート電極ダミー４ｃおよび絶縁膜６０は、画素領域１ａ、周辺回路領域１ｂ、およびスクライブレーン領域１ｃの３領域で、表面研磨前における層間絶縁膜９の上記領域１ａ，１ｂ，１ｃ毎の表面平均高さが互いにほぼ同一となるように形成されていることが好ましい。ゲート電極ダミー４ｃおよび絶縁膜６０をこのように形成することにより、確実にグローバル段差の発生を抑制することができる。
【００４３】
また、実施形態１においては、ゲート電極ダミー４ｃ、各ゲート電極４ａ，４ｂ、および各配線４０ａ，４０ｂのパターン密度の合計が画素領域１ａ、周辺回路領域１ｂ、およびスクライブレーン領域１ｃの３領域でほぼ同じであることが好ましい。さらに、フォトダイオード３上に形成された絶縁膜６ａと選択的に形成された絶縁膜６ｃとサイドウォールスペーサ６ｂのパターン密度の合計が画素領域１ａ、周辺回路領域１ｂ、およびスクライブレーン領域１ｃの３領域でほぼ同じであることが好ましい。
【００４４】
また、実施形態１においては、ゲート電極ダミー４ｃは、画素用トランジスタのゲート電極４ａとほぼ同じ形状および大きさであることが好ましい。ゲート電極ダミー４ｃの形状および大きさをこのように設定することで、確実にグローバル段差の発生を抑制することができる。
【００４５】
次に、実施形態１に係る固体撮像素子の製造方法ついて、図面を用いて説明する。図２および図３は、実施形態１に係るＭＯＳ型固体撮像素子の製造方法を工程順に示す断面図である。図２（ｄ）の次の工程を示すのが図３（ａ）である。
【００４６】
まず、ＳＴＩである素子分離絶縁領域２、半導体基板２０とは反対導電型の低不純物濃度拡散領域であるフォトダイオード３を半導体基板２０の主面内部に形成する（図２（ａ））。その後、半導体基板２０上にシリコン膜４を形成する（図２（ａ））。次に、シリコン膜４を選択的にエッチング除去する。これにより、画素領域１ａに、画素を構成する各種ＭＯＳトランジスタのゲート電極４ａ（例えば、電荷読み出し用ゲート電極４ａ）および配線４０ａを形成し、周辺回路領域１ｂに、一般のロジック回路用ＭＯＳトランジスタのゲート電極４ｂおよび配線（図示せず）を形成する（図２（ｂ））。このロジック回路用ＭＯＳトランジスタは、画素領域１ａの画素を駆動するために機能する。また、シリコン膜４を選択的にエッチング除去することにより、ゲート電極４ａ、４ｂを形成すると同時に、周辺回路領域１ｂ、スクライブレーン領域１ｃにゲート電極ダミー４ｃを形成する（図２（ｂ））。
【００４７】
ゲート電極ダミーパターン４ｃは、具体的には周辺回路領域１ｂでは、ロジック回路に属するＭＯＳトランジスタのゲート電極４ｂおよび配線が密集していないスペースに形成される。ゲート電極４ｂおよび配線が密集していないスペースに形成することにより、ゲート電極４ｂ、配線、およびゲート電極ダミー４ｃを合わせたパターンの密度を周辺回路領域１ｂにおいて略均一にすることができる。スクライブレーン領域１ｃでは、ゲート電極ダミー４ｃのパターンの密度を略均一にする。画素領域１ａにおいてゲート電極４ａおよび配線４０ａを合わせたパターンの密度と、周辺回路領域１ｂにおいてゲート電極４ｂ、配線、およびゲート電極ダミー４ｃを合わせたパターンの密度と、スクライブレーン領域１ｃにおけるゲート電極ダミー４ｃのパターンの密度とを、互いに同等或いはそれに近い密度に設定する。
【００４８】
次に、ゲート電極４ａ、４ｂをマスクとして半導体基板２０の主面にイオンを注入する。このイオン注入により、ＭＯＳトランジスタにおけるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）の低濃度不純物拡散層５を形成する（図２（ｃ））。その後ＴＥＯＳ膜６を半導体基板２０の主面側全体に形成する（図２（ｄ））。その後、ＴＥＯＳ膜６上に図示しないレジスト膜パターンを形成して異方性ドライエッチングを行う。この異方性ドライエッチングは、通常、プラズマを用いて行う。このエッチングにより、画素領域１ａにおいて、ゲート電極４ａの上面の一部および配線４０ａの上面の一部にそれぞれ開口部２１が形成されるようにＴＥＯＳ膜６を除去し、この開口部２１以外はＴＥＯＳ膜６を残存させる。画素領域１ａには、各フォトダイオード３上にＴＥＯＳ膜６ａが残留することになる。また、このエッチングにより、周辺回路領域１ｂにおいてゲート電極ダミー４ｃ、スクライブレーン１ｃにおいてゲート電極ダミー４ｃをそれぞれ覆うようにＴＥＯＳ膜６ｃを残留させ、ゲート電極ダミー４ｃの周辺のＴＥＯＳ膜６を除去する（図３（ａ））。各ゲート電極ダミー４ｃの上面および側面を覆うようにＴＥＯＳ膜６ｃが残留する。また、このプラズマを用いたエッチングにより、周辺回路領域１ｂにおけるゲート電極４ｂの側壁にＴＥＯＳ膜６からなるサイドウォールスペーサ６ｂを形成する（図３（ａ））。サイドウォールスペーサ６ｂの周辺については、ＴＥＯＳ膜６を除去する。
【００４９】
ゲート電極４ｂの側壁に設けられたサイドウォールスペーサ６ｂは、ＬＤＤ構造ＭＯＳトランジスタを構成するものである。ゲート電極ダミー４ｃを覆うように形成されるＴＥＯＳ膜６ｃは、ゲート電極ダミー４ｃ上およびその周辺のみに形成されることが好ましく（図３（ａ））、ＬＤＤ構造ＭＯＳトランジスタのソース・ドレイン領域となる半導体基板領域を覆わないように形成されることが好ましい（図３（ａ））。ＴＥＯＳ膜６ｃがＬＤＤ構造ＭＯＳトランジスタのソース・ドレイン領域となる半導体基板領域を覆ってしまうと、半導体基板領域へのイオン注入がＴＥＯＳ膜６ｃによって妨げられ、ソース・ドレイン領域を形成できなくなるからである。なお、画素領域１ａにおいては、ＴＥＯＳ膜６ａは少なくともフォトダイオード３上に設けておけばよい。ＴＥＯＳ膜６ａは、サイドウォールスペーサ６ｂを形成する際に使用されるプラズマがフォトダイオード３にダメージを与えないように保護膜の機能を果たすからである。フォトダイオード３で生成された信号電荷を転送する転送トランジスタのドレイン領域、増幅トランジスタや他のトランジスタのソース・ドレイン領域は、図示されているようにＴＥＯＳ膜６で被覆されてもよいし、或いはされなくてもよい。転送トランジスタ、増幅トランジスタ、および他のトランジスタのゲート電極４ａの側壁には、図示はしないがサイドウォールスペーサを形成してもよい。
【００５０】
この後、ＭＯＳトランジスタのゲート電極４ｂとサイドウォールスペーサ６ｂをマスクとして高濃度不純物をイオン注入する。このイオン注入により、ＬＤＤ構造のソース・ドレイン領域を形成する。次に、残留したＴＥＯＳ膜６ａ、６ｂ、６ｃで覆われていない半導体基板２０表面およびゲート電極４ａ，４ｂ表面に、チタンシリサイド、コバルトシリサイドなどの金属シリサイド層７および金属シリサイド層８をそれぞれ形成する（図３（ｂ））。金属シリサイド層７および金属シリサイド層８は、チタン、コバルトなどの金属と半導体基板２０表面およびゲート電極４ａ，４ｂ表面をそれぞれ熱反応させることにより形成される（図３（ｂ））。次に、半導体基板２０の主面側全体に厚いＢＰＳＧ膜９を形成する（図３（ｃ））。これにより、ＢＰＳＧ膜９でＴＥＯＳ膜６ａ，６ｂ，６ｃを覆う。次に、ＢＰＳＧ膜９の表面にＣＭＰを行う。これにより、画素領域１ａ、周辺回路領域１ｂ、スクライブレーン領域１ｃ全領域を平坦化する（図３（ｄ））。
【００５１】
以上が固体撮像素子１００のＢＰＳＧ膜９平坦化までの製造工程である。本実施形態１では周辺回路領域１ｂ、スクライブレーン領域１ｃの各々にゲート電極ダミー４ｃを形成する。また、これらの領域において少なくともＭＯＳトランジスタを構成するゲート電極４ａ，４ｂおよび配線４０ａ，４０ｂが形成されていない位置で選択的に絶縁膜（ＴＥＯＳ膜）６を残留させる。これにより、画素領域１ａ、周辺回路領域１ｂ、およびスクライブレーン領域１ｃにおけるＴＥＯＳ膜６表面の平均高さを互いに略同一とすることができる。ＢＰＳＧ膜６表面形状はＴＥＯＳ膜６の凹凸形状を反映する。従って、画素領域１ａ、周辺回路領域１ｂ、およびスクライブレーン領域１ｃにおけるＢＰＳＧ膜９表面の平均高さを互いに略同一にすることができる。表面の平均高さが各領域で互いに略同一となった状態のＢＰＳＧ膜９の表面にＣＭＰを行うと、ＢＰＳＧ膜９の表面全体を略均一の速度で研磨することができる。よって、ＣＭＰ後のＢＰＳＧ膜９の表面が全体にわたり略平坦となる。これにより、従来の課題であったグローバル段差を低減することができる。
【００５２】
（実施形態２）
以下、本発明の実施形態２について図面を用いて説明する。図４（ｂ）は、実施形態２に係るＭＯＳ型固体撮像素子を示す断面図である。図４（ａ）は、図４（ｂ）に示される固体撮像装置の層間絶縁膜にＣＭＰを行う前の状態を示す断面図である。実施形態１と同様の構成については、同一の符号を付して説明する。
【００５３】
実施形態２に係る固体撮像素子１０１は、画素が形成された画素領域１ａと、画素領域１ａの周辺に形成され、画素領域１ａ内の画素を動作させるための駆動回路が形成された周辺回路領域１ｂと、周辺回路領域１ｂの周辺に形成され、画素領域１ａおよび周辺回路領域１ｂを含む集積回路領域を隣接集積回路領域（図示せず）と区画するためのスクライブレーン領域１ｃと、を半導体基板２０の主面側に備える。また、この固体撮像素子１０１は、画素の構成要素として画素用トランジスタを含んでいる。画素用トランジスタは、フォトダイオード（ソース領域）３およびドレイン領域と、ゲート電極４ａおよび配線４０ａとを有している。駆動回路は、駆動回路用トランジスタを含んでいる。駆動回路用トランジスタは、ゲート電極４ｂおよび配線４０ｂと、ソース・ドレイン領域とを有している。また、固体撮像素子１０１は、絶縁膜６ａ，６ｂ，６ｃ，６ｄ（６ａ，６ｂ，６ｃ，６ｄを総称して６１とする）と、層間絶縁膜９とを備えている。
【００５４】
フォトダイオード３は、画素領域１ａにおいて半導体基板２０の主面内部に形成され、画素用トランジスタのソース領域として画素を構成するものである。
【００５５】
画素用トランジスタのゲート電極４ａおよび配線４０ａは、画素領域１ａにおいて半導体基板２０の主面上に形成され、画素を構成するものである。画素用トランジスタのゲート電極４ａとしては、例えば、フォトダイオード３から電荷を読み出すための読み出し用ゲート電極がある。図示されているゲート電極４ａは、この読み出し用ゲート電極である。
【００５６】
駆動回路用トランジスタのゲート電極４ｂおよび配線（図示せず）は、周辺回路領域１ｂにおいて半導体基板２０の主面上に形成され、画素を駆動するための駆動回路を構成するものである。
【００５７】
ゲート電極ダミー４ｃは、スクライブレーン領域１ｃにおいて、半導体基板２０の主面上に設けられる。ゲート電極ダミー４ｃは、トランジスタとしての動作を行わない擬似電極である。
【００５８】
絶縁膜６１は、半導体基板２０の主面上に選択的にパターニング形成されている。絶縁膜６１は、画素用トランジスタのゲート電極４ａおよび配線４０ａを被覆する部分６ａと、フォトダイオード３を被覆する部分６ａと、スクライブレーン領域１ｃにおいて選択的に形成された部分６ｃと、周辺回路領域１ｂにおいて選択的に形成された部分６ｄと、駆動回路用トランジスタのゲート電極４ｂの側壁に形成されたサイドウォールスペーサ６ｂとして形成された部分とを含む。絶縁膜６ａ，６ｃ，６ｄ、サイドウォールスペーサ６ｂの形成工程については、後程、固体撮像素子の製造方法の説明箇所で詳述する。
【００５９】
層間絶縁膜９は、絶縁膜６１を被覆するように半導体基板２０の主面側全体に形成されている。
【００６０】
絶縁膜６ｃ，６ｄおよびゲート電極ダミー４ｃは、ＣＭＰを行う前における周辺回路領域１ｂおよびスクライブレーン領域１ｃの層間絶縁膜９表面の平均高さを、ＣＭＰを行う前における画素領域１ａの層間絶縁膜９表面の平均高さに近づける。
【００６１】
実施形態２に係る固体撮像素子１０１は、図４（ａ）に示された状態でＣＭＰを行うと、図４（ｂ）に示されるように層間絶縁膜９の表面のグローバル段差を低減することができる。図４（ｂ）では、グローバル段差を模式的に示すために、各領域内はそれぞれ平坦で、領域の各境界部に段差があるように示しているが、実際には画素領域、周辺回路領域、スクライブレーン領域の各領域において層間絶縁膜９表面に傾斜があり、画素領域１ａの中心部から帯状周辺回路領域１ｂの帯幅中心部にかけて次第に表面高さが低下し、帯状周辺回路領域１ｂの帯幅中心部からクライブレーン領域１ｃの周縁部にかけて次第に表面高さが高くなっている。しかしながら、周辺回路領域１ｂに、パターニングした絶縁膜６ｄを設けている分、周辺回路領域１ｂの層間絶縁膜９の表面高さを高めることができるので、周辺回路領域１ｂにおける層間絶縁膜９表面の研磨レートを画素領域１ａの研磨レートに近づけることができる。よって、周辺回路領域１ｂの研磨レートが画素領域１ａの研磨レートに与える影響を小さくし、画素領域１ａ内のグローバル段差を小さく抑えることができる。また、スクライブレーン領域１ｃに、ゲート電極ダミー４ｃとパターニングした絶縁膜６ｃを形成しているので、ＣＭＰ前におけるスクライブレーン領域１ｃの層間絶縁膜９の表面の平均高さを周辺回路領域１ｂの層間絶縁膜９の表面の平均高さよりも高めることができる。この状態でＣＭＰを行うと、ＣＭＰで用いられる研磨パッドが画素領域１ａとスクライブレーン領域１ｃとで支持され、画素領域１ａとスクライブレーン領域１ｃの研磨が周辺回路領域１ｂよりも先んじて行われることになる。よって、ＣＭＰ後における各領域間のグローバル段差を小さく抑えることができるとともに、画素領域１ａ内のグローバル段差の発生を抑制することができる。
【００６２】
実施形態２においては、ゲート電極ダミー４ｃおよび絶縁膜６１は、画素領域１ａおよびスクライブレーン領域１ｃの２領域で、表面研磨前における層間絶縁膜９の上記領域１ａ，１ｃ毎の表面平均高さが互いにほぼ同一となるように形成されていることが好ましい。ゲート電極ダミー４ｃおよび絶縁膜６１をこのように形成することにより、確実にグローバル段差を従来に比べて低減することができる。
【００６３】
また、実施形態２においては、ゲート電極ダミー４ｃ、ゲート電極４ａおよび配線４０ａのパターン密度の合計が画素領域１ａおよびスクライブレーン領域１ｃの２領域でほぼ同じであることが好ましい。さらに、フォトダイオード３上の絶縁膜６ａとパターニングされた絶縁膜６ｃのパターン密度の合計が画素領域１ａおよびスクライブレーン領域１ｃの２領域でほぼ同じであることが好ましい。
【００６４】
また、実施形態２においては、ゲート電極ダミー４ｃは、画素用トランジスタのゲート電極４ａとほぼ同じ形状および大きさであることが好ましい。ゲート電極ダミー４ｃの形状および大きさをこのように設定することで、確実にグローバル段差の発生を抑制することができる。
【００６５】
以下、実施形態２に係る固体撮像素子の製造方法について説明する。図５および図６は、本発明の実施形態２におけるＭＯＳ型固体撮像素子の製造方法を工程順に示す断面図である。図５（ｄ）の次の工程を示すのが図６（ａ）である。実施形態１と同様の構成については実施形態１と同じ符号を付して説明を行う。
【００６６】
実施形態２が実施形態１と異なる点は、周辺回路領域１ｂにゲート電極ダミーを設けず、ゲート電極ダミーの代わりにＴＥＯＳ膜６ｄを設ける点であり、他の工程は実施形態１と同様である。
【００６７】
まず、ＳＴＩである素子分離絶縁領域２、半導体基板とは反対導電型の低濃度不純物拡散領域であるフォトダイオード３を半導体基板の主面内部に形成する（図５（ａ））。その後、半導体基板上にシリコン膜４を形成する（図５（ａ））。次に、シリコン膜４を選択的にエッチング除去する。これにより、画素領域１ａに、画素を構成する各種ＭＯＳトランジスタのゲート電極４ａ（例えば、電荷読み出し用ゲート電極４ａ）および配線４０ａを形成し、周辺回路領域１ｂに、一般のロジック回路用ＭＯＳトランジスタのゲート電極４ｂおよび配線（図示せず）を形成する（図５（ｂ））。このロジック回路用ＭＯＳトランジスタは、画素領域１ａの画素を駆動するために機能する。また、シリコン膜４を選択的にエッチング除去することにより、ゲート電極４ａ、４ｂを形成すると同時に、スクライブレーン領域１ｃにゲート電極ダミー４ｃを形成する（図５（ｂ））。周辺回路領域１ｂにはゲート電極ダミーを形成しない点が実施形態１とは異なる。
【００６８】
スクライブレーン領域１ｃでは、ゲート電極ダミー４ｃのパターンの密度を略均一にする。画素領域１ａにおいてゲート電極４ａおよび配線４０ａを合わせたパターンの密度と、スクライブレーン領域１ｃにおけるゲート電極ダミー４ｃのパターンの密度とを、互いに同等或いはそれに近い密度に設定する。
【００６９】
次に、ゲート電極４ａ、４ｂをマスクとして半導体基板２０の主面にイオンを注入する。このイオン注入により、ＭＯＳトランジスタにおけるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）の低濃度不純物拡散層５を形成する（図５（ｃ））。その後ＴＥＯＳ膜６を半導体基板２０の主面側全体に形成する（図５（ｄ））。その後、ＴＥＯＳ膜６上に図示しないレジスト膜パターンを形成して異方性ドライエッチングを行う。この異方性ドライエッチングは、通常、プラズマを用いて行う。このエッチングにより、画素領域１ａにおいて、ゲート電極４ａの上面の一部および配線４０ａの上面の一部にそれぞれ開口部２１が形成されるようにＴＥＯＳ膜６を除去し、この開口部２１以外はＴＥＯＳ膜６を残留させる。画素領域１ａには、各フォトダイオード３上にＴＥＯＳ膜６ａが残留することになる。また、このエッチングにより、スクライブレーン領域１ｃにおいてゲート電極ダミー４ｃを覆うように残存させ、ゲート電極ダミー４ｃの周辺のＴＥＯＳ膜６を除去する（図６（ａ））。また、このプラズマを用いたエッチングにより、周辺回路領域１ｂにおけるゲート電極４ｂの側壁にＴＥＯＳ膜６からなるサイドウォールスペーサ６ｂを形成する（図６（ａ））。サイドウォールスペーサ６ｂの周囲については、ＴＥＯＳ膜６を除去する。また、このエッチングにより、画素領域１ａにおいて各フォトダイオード３上に残留させるＴＥＯＳ膜６ａとそれぞれほぼ同じ大きさのＴＥＯＳ膜６ｄを周辺回路領域１ｂに残存させ、その残存ＴＥＯＳ膜６ｄの周辺のＴＥＯＳ膜６を除去する。周辺回路領域１ｂでは、ロジック回路に属するＭＯＳトランジスタのゲート電極４ｂおよび配線が密集していないスペースにＴＥＯＳ膜６ｄが形成される。
【００７０】
ゲート電極４ｂの側壁に設けられたサイドウォールスペーサ６ｂは、ＬＤＤ構造ＭＯＳトランジスタを構成するものである。周辺回路領域１ｂに形成されるＴＥＯＳ膜６ｄは、ＬＤＤ構造ＭＯＳトランジスタのソース・ドレイン領域となる半導体基板領域を覆わないように形成されることが好ましい（図６（ａ））。ＴＥＯＳ膜６ｄがＬＤＤ構造ＭＯＳトランジスタのソース・ドレイン領域となる半導体基板領域を覆ってしまうと、半導体基板領域へのイオン注入がＴＥＯＳ膜６ｄによって妨げられ、ソース・ドレイン領域を形成できなくなるからである。なお、画素領域１ａにおいては、ＴＥＯＳ膜６ａは少なくともフォトダイオード３上に設けておけばよい。ＴＥＯＳ膜６ａは、サイドウォールスペーサ６ｂを形成する際に使用されるプラズマがフォトダイオード３にダメージを与えないように保護膜の機能を果たすからである。フォトダイオード３で生成された信号電荷を転送する転送トランジスタのドレイン領域、増幅トランジスタや他のトランジスタのソース・ドレイン領域は、図示されているようにＴＥＯＳ膜６で被覆されてもよいし、或いはされなくてもよい。転送トランジスタ、増幅トランジスタ、および他のトランジスタのゲート電極４ａの側壁には、図示はしないがサイドウォールスペーサを形成してもよい。
【００７１】
この後、ＭＯＳトランジスタのゲート電極４ｂとサイドウォールスペーサ６ｂをマスクとして高濃度不純物をイオン注入する。このイオン注入により、ＬＤＤ構造のソース・ドレイン領域３０を形成する。次に、残留したＴＥＯＳ膜６ｂ、６ｄで覆われていない半導体基板２０表面およびゲート電極４ａ，４ｂ表面に、チタンシリサイド、コバルトシリサイドなどの金属シリサイド層７および金属シリサイド層８をそれぞれ形成する（図６（ｂ））。金属シリサイド層７および金属シリサイド層８は、チタン、コバルトなどの金属と半導体基板２０表面およびゲート電極４ａ，４ｂ表面をそれぞれ熱反応させることにより形成される（図６（ｂ））。次に、半導体基板２０の主面側全体に厚いＢＰＳＧ膜９を形成する（図６（ｃ））。これにより、ＢＰＳＧ膜９でＴＥＯＳ膜６ａ，６ｂ，６ｃ，６ｄを覆う。次に、ＢＰＳＧ膜９の表面にＣＭＰを行う。これにより、画素領域１ａ、周辺回路領域１ｂ、スクライブレーン領域１ｃ全領域を平坦化する（図６（ｄ））。
【００７２】
以上が固体撮像素子１０１のＢＰＳＧ膜９平坦化までの製造工程である。
【００７３】
実施形態２において、周辺回路領域１ｂにゲート電極ダミーを設けない理由は、トランジスタ周辺にゲート電極ダミーを設けるとゲート電極ダミー周辺に寄生容量が発生し、周辺回路の高速動作などに障害が起きる可能性があるためである。より詳しく説明すると、ゲート電極ダミーは周辺回路を構成する素子のいずれにも電気的に接続されないが、導電性を有しているので配線の一種とも考えられる。従って、ゲート電極ダミーがＭＯＳトランジスタのゲート電極の近くに配置されると、ゲート電極ダミーとゲート電極の間の絶縁膜に寄生容量が発生する。また、図１の周辺回路領域１ｂを参照して、ゲート電極ダミー４ｃは導電性半導体基板２０上に薄い絶縁膜（図示せず）を介して形成される場合がある。そうすると、この薄い絶縁膜には、導電性半導体基板２０とゲート電極ダミー４ｃを両電極とする寄生容量が発生する。
【００７４】
実施形態２においても、ゲート電極４ａ、４ｂ、ゲート電極ダミー４ｃの間をＢＰＳＧ膜９で埋め込むようにＢＰＳＧ膜９を積層する。そうすると、各領域１ａ，１ｂ，１ｃ毎のＢＰＳＧ膜９の平均高さは、図６（ｃ）に示される如く、画素領域１ａとスクライブレーン領域１ｃが略同じであり、周辺回路領域１ｂは他の領域に比べてやや低くなる。この状態でＣＭＰを行うと、図６（ｄ）に示される如く、周辺回路領域１ｂの平坦面高さは、他の領域の平坦面高さよりやや低くなり、実施形態１よりもチップ全体から見た平坦性が低下する。しかしながら、図４を用いて上述したように、画素領域１ａ内のグローバル段差を低減することができ、画素領域１ａについて従来技術（図１０）よりも優れた平坦性が得られる。
【００７５】
図７に本発明の実施形態１および実施形態２に係る製造方法と従来の製造方法についてグローバル段差を比較した結果を示す。図７に示すグローバル段差は、ＣＭＰ実行後における画素領域と周辺回路領域内の層間絶縁膜表面高さの最大値（ｍａｘ）と最小値（ｍｉｎ）の差を表している。
【００７６】
図７によれば、実施形態１および実施形態２のいずれの製造方法も、従来に比べてグローバル段差が低減できていることは明らかである。
【産業上の利用可能性】
【００７７】
本発明の固体撮像素子およびその製造方法によれば、半導体チップ上の画素領域、周辺回路領域およびスクライブレーン領域にＭＯＳ型トランジスタの配置密度の差異があっても、半導体基板の主面側全体で層間絶縁膜の良好な平坦度を実現することができる。従って、ＣＭＯＳイメージセンサ等の半導体製品の製造等に有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態１に係る固体撮像素子を示す断面図
【図２】本発明の実施形態１に係る固体撮像素子の製造方法を工程順に示す断面図
【図３】本発明の実施形態１に係る固体撮像素子の製造方法について図２に示す工程以降の工程を順に示す断面図
【図４】本発明の実施形態２に係る固体撮像素子を示す断面図
【図５】本発明の実施形態２に係る固体撮像素子の製造方法を工程順に示す断面図
【図６】本発明の実施形態２に係る固体撮像素子の製造方法について図５に示す工程以降の工程を順に示す断面図
【図７】本発明の実施形態１および実施形態２に係る製造方法と従来の製造方法についてグローバル段差を比較した結果を示す図
【図８】従来の固体撮像素子のグローバル段差の一例を示す図
【図９】従来の固体撮像素子の製造方法を工程順に示す断面図
【図１０】従来の固体撮像素子の製造方法について図９に示す工程以降の工程を順に示す断面図
【図１１】特許文献１に記載の固体撮像素子の製造方法を示す断面図
【符号の説明】
【００７９】
１ａ  画素領域
１ｂ  周辺回路領域
１ｃ  スクライブレーン領域
２    ＳＴＩ
３    フォトダイオード
４    ポリシリコン
４ａ  画素領域のゲート電極
４ｂ  周辺回路領域のゲート電極
４ｃ  ゲート電極ダミー
５    ＬＤＤ拡散層
６    ＴＥＯＳ膜（絶縁膜）
６ａ  フォトダイオード保護用ＴＥＯＳ膜（フォトダイオード保護絶縁膜）
６ｂ  サイドウォールスペーサ
６ｃ，６ｄ  パターニングされたＴＥＯＳ膜（保護絶縁膜ダミー）
７，８    金属シリサイド層
９    ＢＰＳＧ膜（層間絶縁膜）
１０  グローバル段差
２０  半導体基板
１００，１０１  固体撮像素子
【図１】
2008098373.tif 000003
【図２】
2008098373.tif 000004
【図３】
2008098373.tif 000005
【図４】
2008098373.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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