(57)【要約】【課題】零電流スイッチングを行うことによりスイッチングによる電力損失を抑制することが可能な電源装置、電源装置の制御装置および電子装置を提供すること。【解決手段】  本発明は、オンすることにより中間ノードの中間電圧を確定させる第１スイッチング回路（１２）と、中間電圧を共振させる共振回路（１０）と、を有し、入力電圧を前記中間電圧を介し出力電圧に変換する電源装置の制御装置において、中間電圧が第１所定電圧以上となった場合、一定時間後に前記第１スイッチング回路をオンする第１タイミング回路（７０）を具備することを特徴とする電源装置の制御装置並びにそれを有する電源装置および電子装置である。【選択図】図３
2008061440.tif 000002
【特許請求の範囲】
【請求項１】
オンすることにより中間ノードの中間電圧を確定させる第１スイッチング回路と、前記中間電圧を共振させる共振回路と、を有し、入力電圧を前記中間電圧を介し出力電圧に変換する電源装置を制御する制御装置において、
前記中間電圧が第１所定電圧以上となった場合、一定時間後に前記第１スイッチング回路をオンする第１タイミング回路を具備することを特徴とする電源装置の制御装置。
【請求項２】
前記第１所定電圧は、前記出力電圧、前記入力電圧およびグランド電圧のいずれかであることを特徴とする請求項１記載の電源装置の制御装置。
【請求項３】
前記一定時間は、前記共振回路の共振周期の１／４に相当する時間または前記共振周期の１／４に前記共振周期の整数倍を加えた時間であることを特徴とする請求項１または２記載の電源装置の制御装置。
【請求項４】
前記電源装置は、入力電圧が入力する入力ノードと中間ノードとを接続する第１スイッチング回路と、前記中間ノードの中間電圧を共振させ、該中間電圧を平滑化し出力電圧として出力する共振回路と、を有することを特徴とする請求項１から３のいずれか一項記載の電源装置の制御装置。
【請求項５】
前記第１タイミング回路は、前記出力電圧が第２所定電圧以上の場合、前記中間電圧が前記第１所定電圧以上となった場合も前記第１スイッチング回路をオンしないことを特徴とする請求項４記載の電源装置の制御装置。
【請求項６】
前記第１タイミング回路は、前記中間電圧が一定時間以上前記第１所定電圧にならない場合、前記中間電圧が前記第１所定電圧にならない場合も前記第１スイッチング回路をオンすることを特徴とする請求項４または５記載の電源装置の制御装置。
【請求項７】
前記第１タイミング回路は、前記第１スイッチング回路を流れる電流が所定電流以上となった場合、前記第１スイッチング回路をオフすることを特徴とする請求項４から６のいずれか一項記載の電源装置の制御装置。
【請求項８】
前記第１タイミング回路は、前記第１スイッチング回路のオンオフの周期に応じ、前記一定時間を調整することを特徴とする請求項４記載の電源装置の制御装置。
【請求項９】
前記第１タイミング回路は、前記第１スイッチング回路のオンオフの周期が基準周期より長い場合、前記一定時間を短くし、前記周期が前記基準周期より短い場合、前記一定時間を長くすることを特徴とする請求項８記載の電源装置の制御装置。
【請求項１０】
前記中間ノードと前記グランドとを接続する第２スイッチング回路と、
前記中間電圧が第３所定電圧以下の場合、前記第２スイッチング回路をオンする第２タイミング回路と、を具備する請求項４から９のいずれか一項記載の電源装置の制御装置。
【請求項１１】
前記第２タイミング回路は、前記第１スイッチング回路が一定時間以上オンしている場合、前記中間電圧が第３所定電圧以下であれば、前記第２スイッチング回路をオンすることを特徴とする請求項１０記載の電源装置の制御装置。
【請求項１２】
前記第２タイミング回路は、前記第１スイッチング回路のオンの時間に応じ、前記第２スイッチング回路がオンしている時間を決定することを特徴とする請求項１０記載の電源装置の制御装置。
【請求項１３】
前記第２タイミング回路は、前記電源電圧に応じ、前記第２スイッチング素子がオンしている時間を決定することを特徴とする請求項１０または１１記載の電源装置の制御装置。
【請求項１４】
請求項１から１３のいずれか一項記載の電源装置の制御装置を有する電源装置。
【請求項１５】
電子回路と、該電子回路に電力を供給する請求項１４の電源装置と、を具備する電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、電源装置の制御装置および電子装置に関し、特にスイッチングにより電圧を変換するコンバータを有する電源装置、電源装置の制御装置および電子装置に関する。
【背景技術】
【０００２】
直流電源から所望の直流電圧を得るための電源装置にはＤＣ−ＤＣコンバータが用いられる。ＤＣ−ＤＣコンバータとして自然転流式のコンバータがある。図１は従来の降圧型の自然転流式コンバータの回路図、図２はタイミングチャートである。図１を参照に、電源電圧ＶＢが印加される入力ノードＮｉｎと中間ノードＮ１との間にスイッチング回路であるＦＥＴ１２が接続されている。中間ノードＮ１とグランド間にダイオード１３、キャパシタＣ２が接続されている。中間ノードＮ１と出力ノードＮｏｕｔとの間にインダクタＬ１、出力ノードＮｏｕｔとグランドとの間に電解コンデンサＣ１が接続されている。
【０００３】
図２を参照に、時間Ｔ１まではＦＥＴ１２はオンしており中間ノードＮ１の中間電圧Ｖｘはほぼ電源電圧ＶＢである。この間、インダクタＬ１を中間ノードＮ１から出力ノードＮｏｕｔの方向に流れるインダクタ電流ＩＬは増加する。時間Ｔ１においてＦＥＴ１２がオフすると、中間電圧Ｖｘはダイオード１３の順方向のターンオン電圧となる。インダクタ電流ＩＬは減少し、時間Ｔ２で０となる。時間Ｔ２以降はキャパシタＣ１に蓄積した電荷がインダクタＬ１を出力ノードＮｏｕｔから中間ノードＮ１に流れ負のインダクタ電流ＩＬが流れる。これにより、キャパシタＣ２に電荷が蓄積され中間電圧Ｖｘが上昇する。このようにしてインダクタ電流ＩＬおよび中間電圧Ｖｘが共振する。時間Ｔ３において、中間電圧Ｖｘが電源電圧ＶＢとなったとき、ＦＥＴ１２をオンする。つまり零電圧スイッチングする。これにより、インダクタ電流ＩＬは再び中間ノードＮ１から出力ノードＮｏｕｔの方向に流れる。このように、ＦＥＴ１２はオンオフを繰り返す、中間電圧Ｖｘは電源電圧ＶＢとダイオード１３のターンオン電圧間を繰り返す。出力電圧ＶｏｕｔはインダクタＬ１とキャパシタＣ１からなる平滑回路により直流電圧となる。このようにして、直流の電源電圧ＶＢを直流の出力電圧Ｖｏｕｔに変換する。また、ＦＥＴ１２がオンする際、ＦＥＴ１２の両端の電位差が０（零電圧スイッチング）であることにより、スイッチングによる電力損失を抑制することができる。
【０００４】
特許文献１には、スイッチングの周波数を一定とするため、スイッチングオンオフ切り換え時にデッドタイムを設ける技術が開示されている。特許文献２には、デッドタイム期間の調整するため、ソフトスイッチング動作時の両素子をオフする時間であるデッドタイムを調整する方法が開示されている。
【特許文献１】特開平７−４６８５３号公報
【特許文献２】特開２００１−２５８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、図１に示した降圧型コンバータの場合、出力電圧Ｖｏｕｔが電源電圧ＶＢの１／２以下の場合、図２において、時間Ｔ２からＴ３の間の共振状態で中間電圧Ｖｘは電源電圧ＶＢには達しない。そうするとＦＥＴ１２の両端の電位差は０とはならず零電圧スイッチングを行うことができない。このように、零電圧スイッチングが行えないと、電力損失が増大してしまう。
【０００６】
本発明は、上記課題に鑑みなされたものであり、零電流スイッチングを行うことによりスイッチングによる電力損失を抑制することが可能な電源装置、電源装置の制御装置および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、オンすることにより中間ノードの中間電圧を確定させる第１スイッチング回路と、前記中間電圧を共振させる共振回路と、を有し、入力電圧を前記中間電圧を介し出力電圧に変換する電源装置の制御装置において、前記中間電圧が第１所定電圧以上となった場合、一定時間後に前記第１スイッチング回路をオンする第１タイミング回路を具備することを特徴とする電源装置の制御装置である。本発明によれば、零電流スイッチングを行うことにより電源装置のスイッチングによる電力損失を抑制することが可能となる。
【０００８】
上記構成において、前記第１所定電圧は、前記出力電圧、前記入力電圧およびグランド電圧のいずれかである構成とすることができる。この構成によれば、零電流スイッチングが可能となる。
【０００９】
上記構成において、前記一定時間は、前記共振回路の共振周期の１／４に相当する時間または前記共振周期の１／４に前記共振周期の整数倍を加えた時間である構成とすることができる。また、上記構成において、前記第１所定電圧は、前記出力電圧である構成とすることができる。これらの構成によれば、零電流スイッチングが可能となる。
【００１０】
上記構成において、前記電源装置は、入力電圧が入力する入力ノードと中間ノードとを接続する第１スイッチング回路と、前記中間ノードの中間電圧を共振させ、該中間電圧を平滑化し出力電圧として出力する共振回路と、を有する構成とすることができる。
【００１１】
上記構成において、前記第１タイミング回路は、前記出力電圧が第２所定電圧以上の場合、前記中間電圧が前記第１所定電圧以上となった場合も前記第１スイッチング回路をオンしない構成とすることができる。この構成によれば、出力電圧が高すぎる場合は、第１スイッチング回路がオンにならず、出力電圧がさらに高くなることを抑制できる。
【００１２】
上記構成において、前記第１タイミング回路は、前記中間電圧が一定時間以上前記第１所定電圧にならない場合、前記中間電圧が前記第１所定電圧にならない場合も前記第１スイッチング回路をオンする構成とすることができる。この構成によれば、中間電圧が何らかの原因で第１所定電圧とならない場合も、電源装置が停止してしまうことを防止することができる。
【００１３】
上記構成において、前記第１タイミング回路は、前記第１スイッチング回路を流れる電流が所定電流以上となった場合、前記第１スイッチング回路をオフする構成とすることができる。この構成によれば、第１スイッチング回路に過電流が流れた場合、第１スイッチング回路をオフし第１スイッチング回路等の破損を防止することができる。
【００１４】
上記構成において、前記第１タイミング回路は、前記第１スイッチング回路のオンオフの周期に応じ、前記一定時間を調整する構成とすることができる。この構成によれば、第１スイッチング回路のオンオフの周期を調整することができる。
【００１５】
上記構成において、前記第１タイミング回路は、前記第１スイッチング回路のオンオフの周期が基準周期より長い場合、前記一定時間を短くし、前記周期が前記基準周期より短い場合、前記一定時間を長くする構成とすることができる。この構成によれば、スイッチングのオンオフの周期を一定の範囲にすることができる。よって、低負荷時においても電力損失を抑制することができる。
【００１６】
上記構成において、前記中間ノードと前記グランドとを接続する第２スイッチング回路と、前記中間電圧が第３所定電圧以下の場合、前記第２スイッチング回路をオンする第２タイミング回路と、を具備する構成とすることができる。この構成によれば、グランドから中間ノードに電流が流れることを抑制し、電力の損失を抑制することができる。
【００１７】
上記構成において、前記第２タイミング回路は、前記第１スイッチング回路が一定時間以上オンしている場合、前記中間電圧が第３所定電圧以下であれば、前記第２スイッチング回路をオンする構成とすることができる。この構成によれば、中間電圧が短い時間高電圧となった場合は、第２スイッチング回路をオンしない。よって、誤動作を抑制することができる。
【００１８】
上記構成において、前記第２タイミング回路は、前記第１スイッチング回路のオンの時間に応じ、前記第２スイッチング回路がオンしている時間を決定する構成とすることができる。この構成によれば、第１スイッチング回路のオン時間が短い場合、第２スイッチング回路を流れる電流による電力損失を抑制することができる。
【００１９】
上記構成において、前記第２タイミング回路は、前記電源電圧に応じ、前記第２スイッチング素子がオンしている時間を決定する構成とすることができる。この構成によれば、第１スイッチング回路のオン時間が長い場合は第２スイッチング回路のオン時間を長くする。よって、第２スイッチング回路を流れる電流による電力損失を抑制することができる。
【００２０】
上記電源装置の制御装置を有する電源装置および電子装置は零電流スイッチングが可能となり電力損失を抑制することができる。
【発明の効果】
【００２１】
本発明によれば、零電流スイッチングを行うことによりスイッチングによる電力損失を抑制することが可能な電源装置、電源装置の制御装置および電子装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施例につき図面を参照に説明する。
【実施例１】
【００２３】
実施例１は、降圧型コンバータ電源装置の例である。図３は実施例１に係る電源装置（コンバータ）１００のブロック図である。電源装置１００はＦＥＴ１２（第１スイッチング回路）、ＦＥＴ１４（第２スイッチング回路）、共振回路１０、制御装置として第１タイミング回路７０および第２タイミング回路８０を有している。ＦＥＴ１２は電源電圧ＶＢ（入力電圧）が入力する入力ノードＮｉｎと中間ノードＮ１との間に接続されている。ＦＥＴ１４は、中間ノードＮ１とグランドとの間に接続されている。共振回路１０は、キャパシタＣ１、Ｃ２およびインダクタＬ１を有している。キャパシタＣ１は出力ノードＮｏｕｔとグランドとの間に接続されている。キャパシタＣ２は、中間ノードＮ１とグランドとの間に接続されている。インダクタＬ１は、中間ノードＮ１と出力ノードＮｏｕｔとの間に接続されている。共振回路１０は、インダクタＬ１を流れるインダクタ電流ＩＬおよび中間電圧Ｖｘを共振させる回路である。また、共振回路１０のインダクタＬ１およびキャパシタＣ１は、中間ノードＮ１の中間電圧Ｖｘを平滑化し出力ノードＮ１から出力電圧Ｖｏｕｔとし出力させる。
【００２４】
ＦＥＴ１２のゲートには第１タイミング回路７０が接続し、ＦＥＴ１４のゲートには第２タイミング回路８０が接続される。第１タイミング回路７０は、ＦＥＴ１２をオンまたはオフさせるタイミングを制御する回路であり、第２タイミング回路８０はＦＥＴ１４をオンまたはオフさせるタイミングを制御する回路である。このように、第１タイミング回路７０および第２タイミング回路８０は電源装置１００を制御する制御装置である。
【００２５】
図４は電源装置１００のタイミングチャートである。時間Ｔ１まではＦＥＴ１２はオン、ＦＥＴ１４はオフしており中間ノードＮ１の中間電圧Ｖｘはほぼ電源電圧ＶＢである。この間、インダクタＬ１を中間ノードＮ１から出力ノードＮｏｕｔの方向に流れるインダクタ電流ＩＬは増加する。時間Ｔ１において、第１タイミング回路７０はＦＥＴ１２をオフし、第２タイミング回路８０はＦＥＴ１４をオフする。このため、中間電圧Ｖｘはほぼ０Ｖとなる。よって、図１のように中間電圧Ｖｘがダイオード１３の順方向のターンオン電圧となる場合に比べ電力損失を抑制することができる。時間Ｔ１からＴ２において、インダクタ電流ＩＬは減少し、時間Ｔ２で０となる。第２タイミング回路８０は、時間Ｔ２までの間の時間Ｔ４においてＦＥＴ１４をオフする。時間Ｔ２以降、キャパシタＣ１に蓄積した電荷によりインダクタＬ１には出力ノードＮｏｕｔから中間ノードＮ１にインダクタ電流ＩＬ（つまり負の電流）が流れキャパシタＣ２に電荷が蓄積され中間電圧Ｖｘが上昇する。このようにしてインダクタ電流ＩＬおよび中間電圧Ｖｘは共振する。時間Ｔ５において、中間電圧Ｖｘが出力電圧Ｖｏｕｔとなる。このとき、インダクタ電流ＩＬは最も小さい。第１タイミング回路７０は、時間Ｔ５から共振周波数の周期ＴＣＬの１／４に相当する時間（１／４ＴＣＬ）経過した時間Ｔ６（このときインダクタ電流ＩＬは０である）においてＦＥＴ１２をオンする。つまり零電流スイッチングする。これにより、インダクタ電流ＩＬは再び中間ノードＮ１から出力ノードＮｏｕｔの方向に流れる。このように、ＦＥＴ１２はオンオフを繰り返す、中間電圧Ｖｘは電源電圧ＶＢとグランドとの間を繰り返す。出力電圧ＶｏｕｔはインダクタＬ１とキャパシタＣ１とからなる平滑回路により直流電圧となる。
【００２６】
実施例１によれば、第１タイミング回路７０は、中間電圧Ｖｘと出力電圧Ｖｏｕｔとを比較し、中間電圧Ｖｘが第１所定電圧（例えば出力電圧Ｖｏｕｔ）以上となった場合、一定時間（Ｔ６−Ｔ５）後にＦＥＴ１２をオンさせる。また、第１所定電圧は出力電圧Ｖｏｕｔであり、一定時間（Ｔ６−Ｔ５）は、共振回路１０の共振周期の１／４に相当する時間である。これにより、零電流スイッチングを行うことが可能となる。よって、例えば、出力電圧Ｖｏｕｔが電源電圧ＶＢの１／２以下であり、零電圧スイッチングができない場合も電力損失を抑制することができる。
【００２７】
図５は図１に示した従来のコンバータにおける課題を示す図である。インダクタ電流ＩＬはコンバータの出力に接続された負荷が高負荷の場合は、インダクタ電流ＩＬとして大きな電流を要するため、図５の破線のようにオンオフの周期がＴＨと長い。一方、低負荷の場合はインダクタ電流ＩＬとして小さな電流でよいため、図５の実線のようにオンオフの周期がＴＬと短い。このため、低負荷時はスイッチングの周波数が高くなりコンバータの電力損失が増大する。
【００２８】
図６は電源装置１００において、一定時間（Ｔ７−Ｔ５）を、共振回路１０の共振周期ＴＣＬの１／４に相当する時間に共振周期の整数倍を加えた時間とした場合のタイミングチャートである。第１タイミング回路７０は、中間電圧Ｖｘが出力電圧Ｖｏｕｔとなった時間Ｔ５から、共振回路１０の（１＋１／４）周期に相当する時間経過後のＴ７にＦＥＴ１２をオンしている。これにより、零電流スイッチングを行いつつ、スイッチングのオンオフの周期を長くできる。よって、低負荷時においてもコンバータの電力損失を抑制することができる。
【実施例２】
【００２９】
実施例２は、電源装置の制御装置である第１タイミング回路７０および第２タイミング回路８０に他の機能を付加した例である。図７を参照に、第１タイミング回路は電圧比較回路２０、スイッチ制御回路３０、出力電圧検知回路４０、電源電流検知回路５０、周期検知回路６０を有している。電圧比較回路２０は比較器２２、セレクト回路２４、遅延回路２６を有している。図８より、比較器２２は中間電圧Ｖｘと出力電圧Ｖｏｕｔとを比較し、中間電圧Ｖｘが出力電圧Ｖｏｕｔ以上であればローレベル、小さければハイレベルをＶｘ−Ｍとして出力する。セレクト回路２４は、Ｖｘ−Ｍが時間Ｔ５以降にハイレベルの回数が周期検出回路６０からの出力Ｖ６８で指示された回数となった場合、ハイレベルを出力する。図８では、Ｖｘ−Ｍの３回目のハイレベルで、セレクト回路２４はハイレベルを出力している。セレクト回路２４は例えば分周器であり、Ｖｘ−Ｍのｎ回目のハイレベルでハイレベルを出力する場合は１／ｎ分周器とする。遅延回路２６はセレクト回路２４の出力Ｖ２４を共振回路１０の１／４周期遅延させ、出力Ｖ２６を出力する。
【００３０】
図７を参照に、出力Ｖ２６はスイッチ制御回路３０のＯＲ回路３１に入力する。図９は、遅延回路２６の出力Ｖ２６、遅延回路３７の出力Ｖ３７、比較器４８の出力Ｖ４８が、ＯＲ回路３１、ＡＮＤ回路３８に入力したときのＡＮＤ回路３８の出力Ｖ３８の真偽表である。出力Ｖ２６がハイレベルになると出力Ｖ４８がハイレベルであれば、ＡＮＤ回路３８の出力Ｖ３８はハイレベルとなる。図７を参照に、ショット回路３２は、入力がハイレベルになると、ハイレベルのパルスを出力する。よって、出力Ｖ４８がハイレベルとなると、フリップフロップ３３のセットＳにハイレベルのパルスが入力する。この場合、フリップフロップ３３の出力Ｖ３３はハイレベルで維持される。第１タイミング回路７０の出力はノードＮ２に接続しＦＥＴ１２に接続している。よって、ＦＥＴ１２はオンし、オンの状態で維持される。
【００３１】
以上により、第１タイミング回路７０は、中間電圧Ｖｘが出力電圧Ｖｏｕｔ以上となった場合、共振回路１０の共振周期の１／４に相当する時間に共振周期の整数倍を加えた時間後にＦＥＴ１２をオンさせることができる。
【００３２】
図７を参照に、出力検知回路４０は出力電圧Ｖｏｕｔを増幅器４２、抵抗４４、４６で反転増幅し出力Ｖ４２を出力する。比較器４８は、出力Ｖ４２を参照電圧Ｒ４９と比較し、出力Ｖ４２が参照電圧Ｒ４９以下であれば（つまり、出力電圧Ｖｏｕｔが参照電圧Ｒ４９の対応する第２所定電圧以上であれば）ローレベルを出力Ｖ４８としてＡＮＤ回路３８に出力する。図９より、Ｖ４８がローレベルであれば、Ｖ２６およびＶ３７によらず、Ｖ３８はローレベルとなる。よって、フリップフロップ３３はセットされず、ＦＥＴ１２はオフとなる。このように、第１タイミング回路７０は、出力電圧Ｖｏｕｔが参照電圧Ｒ４９に対応する第２所定電圧以上の場合、中間電圧Ｖｘが出力電圧Ｖｏｕｔ以上となった場合もＦＥＴ１２（第１スイッチング回路）をオンしない。参照電圧Ｒ４９に対応する第２所定電圧を出力電圧Ｖｏｕｔの上限の目標電圧とすることにより、出力電圧Ｖｏｕｔが高すぎる場合は、ＦＥＴ１２がオンにならず、出力電圧Ｖｏｕｔがさらに高くなることを抑制できる。
【００３３】
遅延回路３７は、出力Ｖ３３の電圧を一定時間遅延させ出力Ｖ３７としてＯＲ回路３１に出力する。図９より、出力Ｖ３７がハイレベルになると出力Ｖ４８がハイレベルであれば、出力Ｖ２６によらずＡＮＤ回路３８の出力Ｖ３８はハイレベルとなる。よって、第１タイミング回路７０は、中間電圧Ｖｘが一定時間以上出力電圧Ｖｏｕｔ（第１所定電圧）にならない場合、中間電圧Ｖｘが出力電圧Ｖｏｕｔとならない場合もＦＥＴ１２（第１スイッチング回路）をオンすることができる。これにより、中間電圧Ｖｘが何らかの原因で出力電圧Ｖｏｕｔとならない場合も、コンバータが停止してしまうことを防止することができる。
【００３４】
パルス伸張回路３５は、フリップフロップ３３の出力Ｖ３３がハイレベルとなると、伸張時間経過後に出力Ｖ３５としてハイレベルを出力する。増幅器４２の出力Ｖ４２はパルス伸張回路３５に入力する。パルス伸張回路３５はＶ４２に応じ、パルスの伸張時間を変化させる。つまり、出力電圧Ｖｏｕｔが高いときは伸張時間を短くし、出力電圧Ｖｏｕｔが低いときは伸張時間を長くする。出力Ｖ３５はＯＲ回路３６に入力する。出力Ｖ３５がハイレベルになると、ＯＲ回路３６は出力Ｖ３６としてハイレベルをフリップフロップ３３のリセットＲに出力する。よって、フリップフロップ３３の出力Ｖ３３はローレベルになり、ＦＥＴ１２はオフする。このように、第１タイミング回路７０は、出力電圧Ｖｏｕｔに応じＦＥＴ１２（第１スイッチング回路）がオンしている時間を決定する。これにより、出力電圧Ｖｏｕｔが一定になるようにフィードバックされる。
【００３５】
図７を参照に、電流検出回路５０は比較器５２、抵抗５４、定電流源５６を有している。抵抗５８がＦＥＴ１２と電源ＶＢとの間に設けられている。比較器５２は抵抗５８の両側の電圧と定電流源５６の電流を抵抗５４で変換した電圧とを比較する。抵抗５８を流れる電流（ＦＥＴ１２を流れる電流）が所定電流より大きくなると比較器５２は出力ＯＣＰにハイレベルを出力する。出力ＯＣＰはＯＲ回路３６に入力する。出力ＯＣＰがハイレベルになるとフリップフロップ３３のリセットＲにハイレベルが入力する。よって、フリップフロップ３３の出力Ｖ３３はローレベルになり、ＦＥＴ１２はオフする。このように、第１タイミング回路７０は、ＦＥＴ１２（第１スイッチング回路）を流れる電流が所定電流以上となった場合、ＦＥＴ１２をオフする。これにより、ＦＥＴ１２に過電流が流れた場合、ＦＥＴ１２をオフしＦＥＴ１２等の破損を防止することができる。
【００３６】
図７を参照に、周期検知回路６０はタイマー回路６１、比較器６２、比較器６４、分周器６６、分周器６７およびカウンタ６８を有している。図１０および図７を参照に、フリップフロップ３３の出力Ｖ３３がタイマー回路６１に入力する。タイマー回路６１はＶ３３がハイレベルになってからの時間を電流に変換し出力Ｖ６１を出力する。すなわち時間ｔ１においてＶ３３がローレベルからハイレベルになるとＶ６１は０となり、その後Ｖ６１は時間とともに一様に増加する。再度Ｖ３３がローレベルからハイレベルになるとＶ６１は０となる。比較器６２および比較器６４は出力Ｖ６１をそれぞれ参照電圧Ｒ６３およびＲ６５と比較する。比較器６２はタイマー回路６１の出力Ｖ６１が参照電圧Ｒ６３より大きければ出力Ｖ６２としてハイレベルを出力する。Ｖ６２は、時間ｔ１からｔ３はローレベルであり時間ｔ３からｔ１はハイレベルとなる。同様に、比較器６４はＶ６１が参照電圧Ｒ６５より大きければ出力Ｖ６４としてハイレベルを出力する。Ｖ６４は、時間ｔ１からｔ２はローレベルであり時間ｔ２からｔ１はハイレベルである。
【００３７】
分周器６６は例えばＶ６２を１／２倍に分周期する。このため、分周器６６の出力Ｖ６６の周期Ｔ６６はスイッチングの周期Ｔｓｗの２倍となる。つまりＴｓｗが２周期でカウンタ６８のＵｐにパルスが入力する。一方、分周器６７は例えばＶ６３を１／３倍に分周期する。このため、分周器６７の出力Ｖ６７の周期Ｔ６７はスイッチングの周期Ｔｓｗの３倍となる。つまりＴｓｗが３周期でカウンタ６８のＤｏｗｎにパルスが入力する。カウンタ６８はＵｐにハイレベルが入力するとカウントをアップし、Ｄｏｗｎにローレベルが入力するとカウントがダウンする。カウントは３ビットの出力Ｖ６８としてセレクト回路２４に出力される。セレクト回路２４は前述の通り出力Ｖ６８に応じ、ＦＥＴ１２をオンさせる時間を調整する。図１０ではＴ６６がＴ６７より短いため、カウントはアップする。
【００３８】
図１０のように、Ｖ６１の最大電圧が参照電圧Ｒ６３より大きい、つまりスイッチング周期Ｔｓｗが参照電圧Ｒ６３に相当する時間（基準周期）より長い場合、カウンタ６８のカウントはアップする。よって、中間電圧Ｖｘが出力電圧Ｖｏｕｔ以上となった場合、ＦＥＴ１２をオンさせるまでの一定時間が長くなる。
【００３９】
一方、図１１のように、Ｖ６１の最大電圧が参照電圧Ｒ６３より小さい、つまりスイッチング周期Ｔｓｗが参照電圧Ｒ６３に相当する時間（基準周期）より長い場合、Ｖ６２はローレベルのままである。よって、カウンタ６８のカウントはダウンする。よって、中間電圧Ｖｘが出力電圧Ｖｏｕｔ以上となった場合、ＦＥＴ１２をオンさせるまでの一定時間が短くなる。
【００４０】
以上のように、第１タイミング回路７０は、ＦＥＴ１２（第１スイッチング回路）のオンオフの周期に応じ、中間電圧Ｖｘが出力電圧Ｖｏｕｔ以上となった場合、ＦＥＴ１２をオンさせるまでの一定時間調整する。これにより、ＦＥＴ１２のオンオフの周期を調整することができる。また、第１タイミング回路７０は、ＦＥＴ１２のオンオフの周期が基準周期より長い場合、一定時間を短くし、オンオフの周期が基準周期より短い場合、一定時間を長くする。これにより、スイッチングのオンオフの周期を一定の範囲にすることができる。よって、低負荷時においてもコンバータの電力損失を抑制することができる。
【００４１】
第２タイミング回路８０の動作を説明する。図７を参照に、第２タイミング回路８０は、タイマー回路８１、比較器８２、比較器８４、ショット回路８６、ＡＮＤ回路８７およびフリップフロップ８８を有している。Ｖｘ−Ｍがハイレベル、すなわち中間電圧Ｖｘが出力電圧Ｖｏｕｔ（第３所定電圧）以下となると、Ｖ８２がハイレベルであればＡＮＤ回路８７はハイレベルをフリップフロップ８８のセットＳに出力する。よって、フリップフロップ８８はハイレベルをＦＥＴ１４のゲートに出力し、ＦＥＴ１４はオンする。このように、第２タイミング回路８０は、中間電圧Ｖｘが出力電圧Ｖｏｕｔ（第３所定電圧）以下の場合、ＦＥＴ１４をオンする。これにより、図４の時間Ｔ１のように、中間電圧Ｖｘがほぼ０Ｖとなった時間にＦＥＴ１４をオンすることができる。よって、グランドから中間ノードＮ１に電流が流れることを抑制し、電力の損失を抑制することができる。なお、第３所定電圧は電源電圧ＶＢより低く０Ｖとより高い値とすることができる。
【００４２】
図７を参照に、フリップフロップ３３の出力Ｖ３３がタイマー回路８１に入力する。図１２は第２タイミング回路８０のタイミングチャートである。図７および図１２を参照に、タイマー回路８１は、時間ｔ１において出力Ｖ３３がハイレベルになってから時間ｔ２においてＶ３３がローレベルになるまで一様に増加する出力Ｖ８１を出力する。時間ｔ２からｔ１の間は一様に減少する出力Ｖ８１を出力する。比較器８２は出力Ｖ８１を参照電圧Ｒ８３と比較する。比較器８２はタイマー回路８１の出力Ｖ８１が参照電圧Ｒ８３以上であれば出力Ｖ８２としてハイレベルを出力する。図１２において、時間ｔ４からｔ５の間ハイレベルを出力する。つまりＦＥＴ１２のオンしている時間（ｔ２−ｔ１）が参照電圧Ｒ８３に相当する時間（ｔ４−ｔ１）より長ければ、比較器８２はハイレベルを出力Ｖ８２としてＡＮＤ回路８７に出力する。ＦＥＴ１２がオンしている時間が（ｔ４−ｔ１）より短い場合、Ｖ８２はローレベルのままのため、Ｖｘ−ＭがローレベルからハイレベルとなってもＡＮＤ回路８７の出力Ｖ８７はハイレベルとならない。このように、第２タイミング回路８０は、ＦＥＴ１（第１スイッチング回路）が一定時間以上オンしている場合、中間電圧Ｖｘが出力電圧Ｖｏｕｔ（第３所定電圧）以下であれば、ＦＥＴ１４（第２スイッチング回路）をオンする。これにより、中間電圧Ｖｘが短い時間高電圧となった場合は、ＦＥＴ１４をオンしない。よって、ノイズ等による誤動作を抑制することができる。
【００４３】
図１３は第２タイミング回路８０のタイミングチャートである。図７および図１３を参照に、比較器８４は出力Ｖ８１を参照電圧Ｒ８５と比較する。比較器８２はタイマー回路８１の出力Ｖ８１が参照電圧Ｒ８５以上であれば出力Ｖ８４としてハイレベルを出力する。Ｖ８４は、図１３の時間ｔ６においてハイレベルとなり、時間ｔ７においてローレベルとなる。ショット回路８６はＶ４８がハイレベルからローレベルとなるとハイパルスをフリップフロップ８８のリセットＲに出力する。よって、フリップフロップ８８はローレベルを出力しＦＥＴ１４はオフする。図１３の左側のパルスの破線のように、ＦＥＴ１２がオンしている時間Ｔｏｎが時間Ｔ´ｏｎに長くなった場合、ＦＥＴ１４がオンしている時間は、（ｔ７−ｔ２）から（ｔ７´−ｔ２´）に長くなる。このように、第２タイミング回路８０は、ＦＥＴ１２のオンの時間に応じ、ＦＥＴ１４がオンしている時間を決定する。これにより、ＦＥＴ１２のオン時間が短い場合はＦＥＴ１４のオン時間が短くなる。ＦＥＴ１２のオン時間が短ければＦＥＴ１４のオン時間は短くてすむ。よって、ＦＥＴ１２のオン時間が短い場合、ＦＥＴ１４を流れる電流による電力損失を抑制することができる。
【００４４】
図７を参照に、タイマー回路８１には電源電圧ＶＢが入力し、電源電圧ＶＢに応じｔ２からｔ１までの出力Ｖ８５の一様減少の傾きを変化させる。図１３の右側のパルスの破線のように、Ｖ８５の一様減少の傾きを変化させると、ＦＥＴ１４がオンしている時間を（ｔ７−ｔ２）から（ｔ７´´−ｔ２）に変更することができる。このように、第２タイミング回路８０は、電源電圧ＶＢに応じ、ＦＥＴ１４がオンしている時間を決定することができる。電源電圧ＶＢが高い場合はＦＥＴ１４のオン時間を長くすることによりＦＥＴ１４を流れる電流による電力損失を抑制することができる。
【００４５】
実施例１に加え実施例２で付加した機能は、全ての機能を付加しなくてもよく、個々の機能を個別に実施例１に付加することもできる。また、第１タイミング回路７０および第２タイミング回路８０は、前述の各機能を有すれば、実施例２の回路には限られない。
【実施例３】
【００４６】
実施例３は昇圧型コンバータの例である。図１４は実施例３に係る電源装置（コンバータ）の回路図、図１５はタイミングチャートである。図１４を参照に、中間ノードＮ１と電源電圧ＶＢの入力する入力ノードＮｉｎとの間にインダクタＬ２が接続されている。中間ノードＮ１とグランドとの間にはＦＥＴ１６とキャパシタＣ２とが並列に接続されている。中間ノードＮ１から出力ノードＮｏｕｔに順方向にダイオードＤ１が接続される。出力ノードＮｏｕｔとグランドとの間に電解コンデンサＣ１が接続されている。ＦＥＴ１６のゲートには第１タイミング回路７０が接続される。
【００４７】
図１５を参照に、時間Ｔ１においてＦＥＴ１６がオフするとインダクタＬ２を流れるインダクタ電流ＩＬにより中間電圧Ｖｘは電源電圧ＶＢより高い出力電圧Ｖｏｕｔとなる。インダクタ電流ＩＬが減少し、時間Ｔ２においてインダクタ電流ＩＬが０となると、インダクタＬ２、キャパシタＣ２、Ｃ１により共振しインダクタ電流ＩＬが逆方向に流れる。中間電圧Ｖｘが電源電圧ＶＢとなった時間Ｔ３から共振周期の１／４周期に相当する時間（Ｔ４−Ｔ３）後の時間Ｔ４に、第１タイミング回路７０はＦＥＴ１６をオンする。これによりインダクタ電流ＩＬが０のときＦＥＴ１６がオンする。つまり零電流スイッチングが行われる。このように、昇圧型コンバータにおいても零電流スイッチングを行うことができる。
【実施例４】
【００４８】
実施例４は反転型コンバータの例である。図１６は実施例４に係る電源装置（コンバータ）の回路図、図１７はタイミングチャートである。図１６を参照に、中間ノードＮ１と電源電圧ＶＢが入力する入力ノードＮｉｎとの間にＦＥＴ１８が接続されている。中間ノードＮ１とグランドとの間にはインダクタＬ３とキャパシタＣ２とが並列に接続されている。中間ノードＮ１から出力ノードＮｏｕｔに逆方向にダイオードＤ１が接続される。出力ノードＮｏｕｔとグランドとの間に電解コンデンサＣ１が接続されている。
【００４９】
図１７を参照に、時間Ｔ１においてＦＥＴ１８がオフするとインダクタＬ２を流れるインダクタ電流ＩＬにより中間電圧Ｖｘは０Ｖより低い出力電圧Ｖｏｕｔとなる。インダクタ電流ＩＬが減少し、時間Ｔ２においてインダクタ電流ＩＬが０となると、インダクタＬ３、キャパシタＣ２、Ｃ１により共振しインダクタ電流ＩＬはが逆方向に流れる。中間電圧Ｖｘが０Ｖとなった時間Ｔ３から共振周期の１／４周期に相当する時間（Ｔ４−Ｔ３）後の時間Ｔ４に、第１タイミング回路７０はＦＥＴ１８をオンする。これによりインダクタ電流ＩＬが０のときＦＥＴ１８がオンする。つまり零電流スイッチングが行われる。このように、反転型コンバータにおいても零電流スイッチングを行うことができる。
【００５０】
実施例１から実施例４によれば、ＦＥＴ１２、１６または１８（第１スイッチング回路）はオンすることにより中間ノードＮ１の電位をグランドまたは電源電圧ＶＢに確定させる。インダクタＬ１、Ｌ２またはＬ３並びにキャパシタＣ１およびＣ２からなる共振回路は、中間電圧を共振させる。そして、第１タイミング回路７０は、中間電圧Ｖｘが出力電圧Ｖｏｕｔ、入力電圧Ｖｉｎまたは０Ｖ（第１所定電圧）となった場合、一定時間（例えば共振周期の１／４に相当する時間に共振周期の整数倍を加えた時間）後にＦＥＴ１２、ＦＥＴ１６または１８をオンする。このようにして電源電圧ＶＢ（入力電圧）を中間電圧Ｖｘを介し出力電圧Ｖｏｕｔに変換する。これにより、零電流スイッチングを行うことができる。
【００５１】
昇圧型コンバータの場合、出力電圧Ｖｏｕｔが電源電圧ＶＢの２倍以上でないと、中間電圧Ｖｘは０Ｖとならず、零電圧スイッチングを行うことができない。また、反転型コンバータは出力電圧Ｖｏｕｔが電源電圧ＶＢより大きくないと、中間電圧Ｖｘは電源電圧ＶＢとはならず、零電圧スイッチングを行うことができない。実施例３および実施例４によれば、零電圧スイッチングを行うことができない場合も零電流スイッチングを行うため電力損失を抑制することができる。
【実施例５】
【００５２】
実施例５は実施例１のコンバータを用いた電子装置の例である。図１８を参照に、実施例１のコンバータ１００の出力を電子回路１１０に接続する。コンバータ１００（電源装置）は電子回路１１０に電力を供給する。実施例５によれば電力損失の小さな電子装置を実現することができる。コンバータとしては、実施例２から実施例４に係るコンバータを用いることもできる。
【００５３】
実施例１から実施例４において、第１スイッチング回路、第２スイッチング回路としてＮ型ＭＯＳＦＥＴ１２、１４を用い説明したが、他のスイッチング回路を用いることもできる。キャパシタＣ２はＦＥＴ等の寄生容量を用いることもできる。
【００５４】
本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】図１は従来のコンバータの回路図である。
【図２】図２は従来のコンバータのタイミングチャート（その１）である。
【図３】図３は実施例１に係るコンバータのブロック図である。
【図４】図４は実施例１に係るコンバータのタイミングチャートである。
【図５】図５は従来のコンバータの負荷に対するスイッチング周期を示す図である。
【図６】図６は実施例１に係るコンバータのタイミングチャート（その２）である。
【図７】図７は実施例２に係るコンバータのブロック図である。
【図８】図８は実施例２の出力電圧検知回路のタイミングチャートである。
【図９】図９はＯＲ回路３１およびＡＮＤ回路３８の真偽表である。
【図１０】図１０は実施例２の周期検知回路のタイミングチャート（その１）である。
【図１１】図１１は実施例２の周期検知回路のタイミングチャート（その２）である。
【図１２】図１２は実施例２の第２タイミング回路のタイミングチャート（その１）である。
【図１３】図１３は実施例２の第２タイミング回路のタイミングチャート（その２）である。
【図１４】図１４は実施例３に係るコンバータの回路図である。
【図１５】図１５は実施例３に係るコンバータのタイミングチャートである。
【図１６】図１６は実施例４に係るコンバータの回路図である。
【図１７】図１７は実施例４に係るコンバータのタイミングチャートである。
【図１８】図１８は実施例５に係る電子装置のブロック図である。
【符号の説明】
【００５６】
１０                共振回路
１２、１６、１８    ＦＥＴ（第１スイッチング回路）
１４                ＦＥＴ（第２スイッチング回路）
７０                第１タイミング回路
８０                第２タイミング回路
１００              電源装置
【図１】
2008061440.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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