(57)【要約】【課題】十分な量の電荷を保持可能なキャパシタを備えた半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、基板１１内に形成されたトランジスタと、トランジスタのソース領域／ドレイン領域１４のいずれか一方の上方に形成されたキャパシタと、基板１１の上方に形成され、トランジスタのゲート長方向に延伸するビット線２４と、ソース領域／ドレイン領域１４のいずれか一方とキャパシタとを接続する第１の導体プラグ１６ａと、第１の導体プラグ１６ａに接続されないソース領域／ドレイン領域１４のいずれか一方に接続される第２の導体プラグ１６ｂと、第２の導体プラグ１６ｂ上に形成され、ビット線２４に接続される第３の導体プラグ２１とを備えている。第３の導体プラグ２１はその中心軸が第２の導体プラグ１６ｂの中心軸に対してトランジスタのゲート幅方向にずれるように形成されている。【選択図】図１
2008042085.tif 000002
【特許請求の範囲】
【請求項１】
基板内に形成されたソース領域およびドレイン領域を有するＭＩＳトランジスタと、
前記基板および前記ＭＩＳトランジスタの上に形成された第１の層間絶縁膜と、
前記ソース領域または前記ドレイン領域のいずれか一方の上方に形成されたストレージノード電極と、前記ストレージノード電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたプレート電極とを有するキャパシタと、
前記プレート電極および前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成され、前記ＭＩＳトランジスタのゲート長方向に延伸するビット線と、  
前記第１の層間絶縁膜を貫通し、前記ソース領域または前記ドレイン領域のいずれか一方と前記ストレージノード電極とを接続する第１の導体プラグと、
前記第１の導体プラグに接続されない前記ソース領域または前記ドレイン領域のいずれか一方に接続され、前記第１の層間絶縁膜を貫通する第２の導体プラグと、
前記第２の導体プラグ上に、少なくとも前記第２の層間絶縁膜を貫通し、前記第２の導体プラグと前記ビット線とを接続する第３の導体プラグとを備えており、
平面的に見て前記第３の導体プラグの中心軸は、前記第２の導体プラグの中心軸に対して前記ビット線が延伸する方向と垂直な方向にずれていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に、前記第１の導体プラグまで達する溝が設けられた第３の層間絶縁膜をさらに備えており、前記ストレージノード電極、前記容量絶縁膜、および前記プレート電極は、前記溝の内壁に沿って形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＭＩＳトランジスタおよび前記キャパシタは複数個設けられており、
前記複数のキャパシタの前記プレート電極は一体的に形成されており、前記一体化されたプレート電極には平面的に見て前記第３の導体プラグを囲む開口が形成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記一体化されたプレート電極の開口の中心軸は、前記第２の導体プラグの中心軸に対して前記ビット線が延伸する方向と垂直な方向にずれていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第３の導体プラグの下端部は前記第１の層間絶縁膜に埋め込まれており、前記第２の導体プラグの上端部の上面および側面の一部は前記第３の導体プラグと接していることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体記憶装置。
【請求項６】
ソース領域およびドレイン領域を有するＭＩＳトランジスタと、ストレージノード電極、容量絶縁膜、およびプレート電極を有するキャパシタと、第１の導体プラグ、第２の導体プラグ、および第３の導体プラグと、ビット線とを備えた半導体記憶装置の製造方法であって、
基板内に前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、
前記基板上に第１の層間絶縁膜を形成する工程（ｂ）と、
前記ソース領域および前記ドレイン領域の上に前記第１の層間絶縁膜を貫通する前記第１の導体プラグおよび前記第２の導体プラグを形成する工程（ｃ）と、
前記第１の層間絶縁膜の上方に、前記第１の導体プラグを露出させる溝が設けられた第２の層間絶縁膜を形成する工程（ｄ）と、
前記溝の内壁に沿って、前記ストレージノード電極、前記容量絶縁膜、および前記プレート電極を順次形成する工程（ｅ）と、
前記プレート電極および前記第２の層間絶縁膜の上に第３の層間絶縁膜を形成する工程（ｆ）と、
前記第２の層間絶縁膜および前記第３の層間絶縁膜を貫通して前記第２の導体プラグの一部を露出させ、且つ中心軸が前記第２の導体プラグの中心軸に対して前記ＭＩＳトランジスタのゲート幅方向にずれたコンタクトホールを形成する工程（ｇ）と、
前記コンタクトホールに導電体を埋め込み、前記第２の導体プラグに接続する前記第３の導体プラグを形成する工程（ｈ）と、
前記第３の層間絶縁膜上に形成され、前記第２の導体プラグおよび前記第３の導体プラグを介して前記ソース領域およびドレイン領域のいずれか一方と接続されるビット線を形成する工程（ｉ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記工程（ｇ）では、前記第１の層間絶縁膜の一部を除去して前記第２の導体プラグの上端部の上面および側面の一部を露出させ、前記工程（ｈ）では、下端部が前記第２の導体プラグの上端部の上面および側面の一部と接するように前記第３の導体プラグを形成することを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記工程（ｅ）は、前記第２の導体プラグの上方に形成された前記プレート電極に、前記第２の導体プラグの中心軸に対して前記ＭＩＳトランジスタのゲート幅方向にずれている中心軸を有し、前記第２の層間絶縁膜を露出させるホールを形成する工程を含んでいることを特徴とする請求項６または７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭなどの半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
揮発性の半導体メモリであるＤＲＡＭ（ダイナミックランダムアクセスメモリ）の構造として、ビット線よりもキャパシタを先に形成するビット線後作り構造（ＣＵＢ構造）が挙げられる（特許文献１参照）。図５（ａ）は、従来のＣＵＢ構造を有するＤＲＡＭの構成を示す上面図である。また、図５（ｂ）は従来のＤＲＡＭの図５（ａ）に示すＶｂ−Ｖｂ線における断面図であり、図５（ｃ）は図５（ａ）に示すＶｃ−Ｖｃ線における断面図である。
【０００３】
図５（ｂ）、（ｃ）に示すように、従来のＤＲＡＭは、シリコンからなる基板１１１内に形成されたＭＯＳトランジスタのソース領域およびドレイン領域１１４と、基板１１１上に設けられ、平面的にみてソース領域およびドレイン領域１１４の各々の間に形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３上に形成されたゲート電極１２３と、基板１１１、ソース領域およびドレイン領域１１４、およびゲート電極１２３上に形成された第１の層間絶縁膜１１５と、第１の層間絶縁膜１１５上に形成されたライナー層膜１２２とを備えている。また、従来のＤＲＡＭは、ライナー層膜１２２上に形成され、溝が設けられた第２の層間絶縁膜１１７と、ソース領域およびドレイン領域１１４のいずれか一方の上方に、溝の内壁に沿って下から順に形成されたストレージノード電極１１８、容量絶縁膜１１９、およびプレート電極１２０と、プレート電極１２０および第２の層間絶縁膜１１７の上に形成された第３の層間絶縁膜１２８と、第３の層間絶縁膜１２８上に形成され、ＭＯＳトランジスタのゲート長方向に延伸して形成されたビット線１２４とを備えている。
【０００４】
さらに、従来のＤＲＡＭは、第１の層間絶縁膜１１５を貫通し、ソース領域およびドレイン領域１１４のいずれか一方とストレージノード電極１１８とを接続する第１の導体プラグ１１６ａと、第１の導体プラグ１１６ａに接続されないソース領域およびドレイン領域１１４のいずれか一方に接続され、第１の層間絶縁膜１１５を貫通する第２の導体プラグ１１６ｂと、第２の導体プラグ１１６ｂ上に、ライナー層膜１２２、第２の層間絶縁膜１１７、および第３の層間絶縁膜１２８を貫通し、第２の導体プラグ１１６ｂとビット線１２４とを接続する第３の導体プラグ１２１とを備えている。ここで、第３の導体プラグ１２１の中心軸は、第２の導体プラグ１１６ｂの中心軸と一致している。なお、ＭＯＳトランジスタは複数個設けられており、基板１１１内に形成された素子分離用絶縁膜１１２により、複数のＭＯＳトランジスタの各々が分離されている。各ＭＯＳトランジスタと、これに接続される１つキャパシタとがメモリセルを構成する。
【０００５】
ここで、図５（ａ）に示すように、第３の導体プラグ１２１は平面的に見てプレート電極１２０のホール１２５に囲まれて形成されており、該第３の導体プラグ１２１の中心軸と第３の導体プラグ１２１の両側に形成されたストレージノード電極１１８における底面の長軸の延長線とは互いに交差するように位置している。なお、図５（ａ）では、容量絶縁膜１１９、プレート電極１２０、第３の層間絶縁膜１２８およびビット線１２４の図示は省略されているが、プレート電極１２０は基板１１１の上方に一体的に形成されており、第３の導体プラグ１２１を囲むホール１２５を有している。
【０００６】
以上のように、図５に示す従来のＤＲＡＭは、立体構造を有するキャパシタを備えており、キャパシタとして十分な容量を確保しつつ投影面積を小さくすることができるため、セル面積を縮小化することができる。  
【特許文献１】特開平１０−２４２４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年、半導体メモリのさらなる高集積化を実現するために、キャパシタの容量のさらなる増加が求められている。ここで、従来のＤＲＡＭにおいてキャパシタの容量を増加させるためには、少なくともキャパシタを構成するストレージノード電極１１８の面積を大きくする必要がある。
【０００８】
ところが、図５（ａ）に示すように、従来のＤＲＡＭでは、面積の増加を図るためにストレージノード電極１１８の長辺方向の長さを拡大しようとすると、２つのストレージノード電極１１８間に第３の導体プラグ１２１が形成されているため、必要以上にストレージノード電極１１８における長辺方向の長さを大きくすることは難しい。
【０００９】
本発明は上記の不具合を解決するためになされたものであり、十分な量の電荷を保持可能なキャパシタを備えた半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体記憶装置は、基板内に形成されたソース領域およびドレイン領域を有するＭＩＳトランジスタと、前記基板および前記ＭＩＳトランジスタの上に形成された第１の層間絶縁膜と、前記ソース領域または前記ドレイン領域のいずれか一方の上方に形成されたストレージノード電極と、前記ストレージノード電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたプレート電極とを有するキャパシタと、前記プレート電極および前記第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜の上に形成され、ＭＩＳトランジスタのゲート長方向に延伸するビット線と、前記第１の層間絶縁膜を貫通し、前記ソース領域または前記ドレイン領域のいずれか一方と前記ストレージノード電極とを接続する第１の導体プラグと、前記第１の導体プラグに接続されない前記ソース領域または前記ドレイン領域のいずれか一方に接続され、前記第１の層間絶縁膜を貫通する第２の導体プラグと、前記第２の導体プラグ上に、少なくとも前記第２の層間絶縁膜を貫通し、前記第２の導体プラグと前記ビット線とを接続する第３の導体プラグとを備えており、平面的に見て前記第３の導体プラグの中心軸は、前記第２の導体プラグの中心軸に対して前記ビット線が延伸する方向と垂直な方向にずれている。
【００１１】
この構成によると、第３の導体プラグはその中心軸が第２の導体プラグの中心軸に対してビット線が延伸する方向と垂直な方向にずれるように、第２の導体プラグ上に配置されている。これにより、第３の導体プラグとキャパシタが形成された溝との距離を拡大することができるため、溝内において、ストレージノード電極、容量絶縁膜、およびプレート電極の長辺方向の長さを拡大してキャパシタの実効面積を増加させることができる。その結果、キャパシタの容量を増加させることができ、メモリとして動作するのに十分な量の電荷を保持可能な半導体記憶装置を実現することができる。
【００１２】
また、本発明の半導体記憶装置は、前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に、前記第１の導体プラグまで達する溝が設けられた第３の層間絶縁膜をさらに備えており、前記ストレージノード電極、前記容量絶縁膜、および前記プレート電極は、前記溝の内壁に沿って形成されていることが好ましい。
【００１３】
この構成によると、立体構造を有するキャパシタを備えているため、平面構造のキャパシタを備えている半導体記憶装置に比べ、セル面積を縮小化することができる。したがって、本発明の半導体記憶装置は、上記の効果に加え、微細化された場合でも確実に記憶動作を行うことができる。
【００１４】
また、本発明の半導体記憶装置は、前記第３の導体プラグの下端部は前記第１の層間絶縁膜に埋め込まれており、前記第２の導体プラグの上端部の上面および側面の一部は前記第３の導体プラグと接していることが好ましい。
【００１５】
この構成によると、第３の導体プラグの下端部は、第２の導体プラグの上端部の上面だけでなく側面においても第２の導体プラグと接続され、第２の導体プラグと第３の導体プラグとの接触面積が大きくなっているため、コンタクト抵抗を低減させることが可能となる。
【００１６】
本発明の半導体記憶装置の製造方法は、ソース領域およびドレイン領域を有するＭＩＳトランジスタと、ストレージノード電極、容量絶縁膜、およびプレート電極を有するキャパシタと、第１の導体プラグ、第２の導体プラグ、および第３の導体プラグと、ビット線とを備えた半導体記憶装置の製造方法であって、基板内に前記ソース領域および前記ドレイン領域を形成する工程（ａ）と、前記基板上に第１の層間絶縁膜を形成する工程（ｂ）と、前記ソース領域および前記ドレイン領域の上に前記第１の層間絶縁膜を貫通する前記第１の導体プラグおよび前記第２の導体プラグを形成する工程（ｃ）と、前記第１の層間絶縁膜の上方に、前記第１の導体プラグを露出させる溝が設けられた第２の層間絶縁膜を形成する工程（ｄ）と、前記溝の内壁に沿って、前記ストレージノード電極、前記容量絶縁膜、および前記プレート電極を順次形成する工程（ｅ）と、前記プレート電極および前記第２の層間絶縁膜の上に第３の層間絶縁膜を形成する工程（ｆ）と、前記第２の層間絶縁膜および前記第３の層間絶縁膜を貫通して前記第２の導体プラグの一部を露出させ、且つ中心軸が前記第２の導体プラグの中心軸に対して前記ＭＩＳトランジスタのゲート幅方向にずれたコンタクトホールを形成する工程（ｇ）と、前記コンタクトホールに導電体を埋め込み、前記第２の導体プラグに接続する前記第３の導体プラグを形成する工程（ｈ）と、前記第３の層間絶縁膜上に形成され、前記第２の導体プラグおよび前記第３の導体プラグを介して前記ソース領域およびドレイン領域のいずれか一方と接続されるビット線を形成する工程（ｉ）とを備えている。
【００１７】
この方法によれば、コンタクトホール２９を形成する工程（ｇ）において、中心軸が第２の導体プラグの中心軸に対してＭＯＳトランジスタのゲート幅方向（ビット線の延伸方向と垂直な方向）にずれるように、コンタクトホール２９を形成する。これにより、第３の導体プラグは第２の導体プラグ上にゲート幅方向にずれて形成されるため、第３の導体プラグと該第３の導体プラグの両側にあるキャパシタが形成された溝との距離が拡がる。このため、先のキャパシタを形成する工程（ｅ）では、溝内においてストレージノード電極、容量絶縁膜、およびプレート電極の長辺方向の長さを拡大することが可能となり、キャパシタの実効面積を増加させることができる。その結果、キャパシタの容量を増加させることができ、メモリとして動作するのに十分な量の電荷を保持可能な半導体記憶装置を製造することができる。
【発明の効果】
【００１８】
本発明の半導体記憶装置およびその製造方法によれば、微細化してもメモリとして動作するのに十分な量の電荷を保持可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置およびその製造方法について図１および図２を参照しながら説明する。最初に、本実施形態に係るＤＲＡＭの半導体記憶装置の構成について述べる。図１（ａ）は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す上面図である。図１（ｂ）は、本実施形態の半導体装置の図１（ａ）に示すＩｂ−Ｉｂ線における断面図であり、図１（ｃ）は、図１（ａ）に示すＩｃ−Ｉｃ線における断面図である。
【００２０】
図１（ｂ）、（ｃ）に示すように、本実施形態の半導体記憶装置は、例えばシリコンからなる基板１１内に形成されたＭＯＳ（ＭＩＳ）トランジスタのソース領域およびドレイン領域１４と、基板１１上に設けられ、平面的にみてソース領域およびドレイン領域１４の各々の間に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極２３と、基板１１、ソース領域およびドレイン領域１４、およびゲート電極２３上に形成された第１の層間絶縁膜１５と、第１の層間絶縁膜１５上に形成されたライナー層膜２２とを備えている。また、本実施形態の半導体記憶装置は、ライナー層膜２２上に形成され、溝が設けられた第２の層間絶縁膜１７と、ソース領域およびドレイン領域１４のいずれか一方の上方に設けられ、溝の内壁に沿って下から順に形成されたストレージノード電極１８、容量絶縁膜１９、およびプレート電極２０から構成されるキャパシタと、プレート電極２０および第２の層間絶縁膜１７の上に形成された第３の層間絶縁膜２８と、第３の層間絶縁膜２８上に形成され、ＭＯＳ（ＭＩＳ）トランジスタのゲート長方向に延伸するビット線２４とを備えている。なお、第１の層間絶縁膜１５、第２の層間絶縁膜１７、および第３の層間絶縁膜２８の材料としては、例えばシリコン酸化膜を用いる。また、ライナー層膜２２の材料としては、例えばシリコン窒化膜を用いる。
【００２１】
さらに、本実施形態の半導体記憶装置は、第１の層間絶縁膜１５を貫通し、ソース領域およびドレイン領域１４のいずれか一方とストレージノード電極１８とを接続する第１の導体プラグ１６ａと、第１の導体プラグ１６ａに接続されないソース領域およびドレイン領域１４のいずれか一方に接続され、第１の層間絶縁膜１５を貫通する第２の導体プラグ１６ｂと、第２の導体プラグ１６ｂ上に形成され、ライナー層膜２２、第２の層間絶縁膜１７、および第３の層間絶縁膜２８を貫通し、第２の導体プラグ１６ｂとビット線２４とを接続する第３の導体プラグ２１とを備えている。なお、本実施形態の半導体記憶装置では、ＭＯＳ（ＭＩＳ）トランジスタが複数個設けられており、基板１１内に形成された素子分離用絶縁膜１２により、複数のＭＯＳ（ＭＩＳ）トランジスタの各々が分離されている。各ＭＯＳ（ＭＩＳ）トランジスタとこれに接続される１つのキャパシタとがメモリセルを構成する。
【００２２】
ここで、図１（ａ）に示すように、平面的に見た場合、第３の導体プラグ２１はプレート電極２０のホール２５に囲まれて形成されており、中心軸が第２の導体プラグ１６ｂの中心軸に対してビット線が延伸する方向と垂直な方向（ＭＯＳトランジスタのゲート幅方向）にずれるように配置されている。一方、第３の導体プラグ２１の両側に形成されたストレージノード電極１８における底面の長軸の延長線と、第２の導体プラグ１６ｂの中心軸は互いに交差するように配置されている。なお、図１（ａ）では、容量絶縁膜１９、プレート電極２０、第３の層間絶縁膜２８、およびビット線２４の図示は省略されているが、プレート電極２０は基板１１の上方に一体化して形成されており、第３の導体プラグ２１を囲むホール２５を有している。
【００２３】
本実施形態の半導体記憶装置の特徴は、中心軸が第２の導体プラグ１６ｂの中心軸に対してビット線が延伸する方向と垂直な方向にずれるように、第３の導体プラグ２１が第２の導体プラグ１６ｂ上に配置されていることにある。これにより、第３の導体プラグ２１を囲むホール２５とキャパシタが形成された溝との距離を拡大することができるため、図１（ａ）に示す面積増加部２７のように、溝内において、ストレージノード電極１８、容量絶縁膜１９、およびプレート電極２０の長辺方向の長さを拡大してキャパシタの実効面積を増加させることができる。その結果、キャパシタの容量を増加させることができ、メモリとして動作するのに十分な量の電荷を保持可能な半導体記憶装置を実現することができる。
【００２４】
また、本実施形態の半導体記憶装置は、立体構造を有するキャパシタを備えているため、平面構造のキャパシタを備えている半導体記憶装置に比べ、セル面積を縮小化させることができる。したがって、本実施形態の半導体記憶装置は、高容量化され、さらには微細化された場合でも確実に記憶動作を行うことができる。
【００２５】
次に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について図２を用いて説明する。図２（ａ）〜（ｆ）は本実施形態に係る半導体記憶装置の製造方法を示す断面図である。なお、図２（ａ）〜（ｆ）は、図１（ａ）に示すＩｃ−Ｉｃ線における断面図であり、図２ではトランジスタやキャパシタなどの構成の一部は図示されていない。
【００２６】
最初に、図２（ａ）に示すように、基板１１内にＭＯＳ（ＭＩＳ）トランジスタの活性領域をメモリセル毎に分離するための素子分離用絶縁膜１２を形成する。次に、基板１１上に厚みが例えば数ｎｍであるシリコン酸化膜と厚みが約１００ｎｍであるポリシリコン膜とを順次堆積する。そして、これらの堆積した膜をパターンングすることにより、ＭＯＳ（ＭＩＳ）トランジスタのシリコン酸化膜からなるゲート絶縁膜（図示せず）とポリシリコン膜からなるゲート電極（図示せず）をそれぞれ形成する。その後、基板１１内に形成された活性領域に砒素イオンを注入し、ＭＯＳ（ＭＩＳ）トランジスタのソース領域およびドレイン領域１４をそれぞれ形成する。続いて、基板１１上にシリコン酸化膜などからなる第１の層間絶縁膜１５を堆積し、ＣＭＰ（ケミカル・メカニカル・ポリッシュ）により第１の層間絶縁膜１５を平坦化する。その後、第１の層間絶縁膜１５を貫通してソース領域およびドレイン領域１４に到達するコンタクトホール２９を形成した後、該コンタクトホール２９に導電体を埋め込むことにより、第１の導体プラグ１６ａ（図示せず）および第２の導体プラグ１６ｂを形成する。
【００２７】
次に、第１の層間絶縁膜１５、第１の導体プラグ１６ａ、および第２の導体プラグ１６ｂの上に、シリコン窒化膜などからなるライナー層膜２２を形成する。続いて、ライナー層膜２２上に、シリコン酸化膜などからなる第２の層間絶縁膜１７を堆積し、ＣＭＰにより第２の層間絶縁膜１７を平坦化する。そして、パターニングされたマスクを用いて第２の層間絶縁膜１７をエッチングすることにより、第２の層間絶縁膜１７に第１の導体プラグ１６ａを露出させる溝を形成する。その後、図示していないが、第２の層間絶縁膜１７に形成された溝の内壁に沿って、キャパシタを構成するストレージノード電極１８、容量絶縁膜１９、およびプレート電極２０を順次形成する。ここで、プレート電極２０は基板の上方に一体化されて形成されている。さらに、一体化されたプレート電極２０に、第２の層間絶縁膜１７を露出させるホール２５をエッチングにより形成する。このとき、ホール２５は、その中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向にずれるように形成される。
【００２８】
次に、図２（ｂ）に示す工程では、プレート電極２０および第２の層間絶縁膜１７の上にシリコン酸化膜などからなる第３の層間絶縁膜２８を堆積した後、ＣＭＰにより第３の層間絶縁膜２８を平坦化する。
【００２９】
続いて、図２（ｃ）に示す工程では、第３の層間絶縁膜２８上に形成されたレジスト（図示せず）を用いてパターニングを行った後、第３の層間絶縁膜２８、第２の層間絶縁膜１７をライナー層膜２２が露出するまでエッチングすることで、コンタクトホール２９を形成する。このとき、コンタクトホール２９は、その中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向にずれるように形成される。
【００３０】
そして、図２（ｄ）に示す工程では、第３の層間絶縁膜２８上に形成されたレジスト（図示せず）をアッシングにより除去した後、コンタクトホール２９の底に形成されたライナー層膜２２をさらにエッチングし、第２の導体プラグ１６ｂを露出させる。
【００３１】
次に、図２（ｅ）に示す工程では、図２（ｄ）の工程で形成したコンタクトホール２９に導電体を埋め込むことにより、第３の導体プラグ２１を形成する。
【００３２】
最後に、図２（ｆ）に示す工程では、第３の層間絶縁膜２８および第３の導体プラグ２１の上に、第２の導体プラグ１６ｂおよび第３の導体プラグ２１を介して、ＭＯＳ（ＭＩＳ）トランジスタのソース領域およびドレイン領域１４のいずれか一方に接続されるビット線２４を形成する。以上の工程により、本実施形態の半導体記憶装置を作製することができる。
【００３３】
本実施形態の半導体記憶装置の製造方法の特徴は、図２（ｃ）に示すコンタクトホール２９を形成する工程において、中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向（ビット線の延伸方向と垂直な方向）にずれるように、コンタクトホール２９を形成することにある。これにより、第３の導体プラグ２１は第２の導体プラグ１６ｂ上にゲート幅方向にずれて形成されるため、第３の導体プラグ２１と該第３の導体プラグ２１の両側にあるキャパシタが形成された溝との距離が拡がり、先のキャパシタを形成する工程において、図１（ａ）に示す面積増加部２７のように、溝内において、ストレージノード電極１８、容量絶縁膜１９、およびプレート電極２０の長辺方向の長さを拡大することが可能となる。その結果、本実施形態の製造方法では、キャパシタの容量を増加させることができ、十分な容量値が確保された半導体記憶装置を作製することができる。
【００３４】
なお、本実施形態の製造方法では、例えば、プレート電極２０のホール径を２００ｎｍ、第３の導体プラグ２１の両側に形成された２つのストレージノード電極１８間との距離を２６０ｎｍとし、第３の導体プラグ２１の中心軸が第２の導体プラグ１６ｂに対してゲート幅方向に例えば４５ｎｍずれている場合、第３の導体プラグ２１の中心軸と第２の導体プラグ１６ｂの中心軸とが同じである場合に比べて、ストレージノード電極１８の表面積を約２．５％増加させることができる。
【００３５】
また、本実施形態の半導体記憶装置の製造方法では、図２（ａ）に示すプレート電極２０のホール２５を形成する工程において、該ホール２５の中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向にずれていることが好ましい。この場合、図２（ｃ）の工程において、ホール２５の中心軸と同じ中心軸となるようにコンタクトホール２９を形成すればよいため、コンタクトホール２９の位置合わせが容易になり、第３の導体プラグ２１を比較的簡単に作製することができる。
【００３６】
なお、本実施形態において、立体構造のキャパシタを備えた半導体記憶装置およびその製造方法について説明したが、これに限定されるものではなく、平面構造のキャパシタを備えた半導体記憶装置を用いた場合でも上記と同様の効果が得られる。
【００３７】
以下、本発明の第２の実施形態に係る半導体記憶装置およびその製造方法について図３および図４を参照しながら説明する。最初に、本実施形態に係るＤＲＡＭの半導体記憶装置の構成について述べる。図３（ａ）、（ｂ）は、本発明の第２の実施形態に係る半導体記憶装置の構成を示す断面図である。なお、図３（ａ）、（ｂ）は、それぞれ第１の実施形態の半導体装置の図１（ａ）に示すＩｂ−Ｉｂ線、Ｉｃ−Ｉｃ線における断面図である。
【００３８】
図３（ａ）、（ｂ）に示すように、本実施形態の半導体記憶装置は、第１の実施形態と同様に、例えばシリコンからなる基板１１内に形成されたＭＯＳ（ＭＩＳ）トランジスタのソース領域およびドレイン領域１４と、基板１１の上方に、平面的にみてソース領域およびドレイン領域１４の各々の間に下から順に形成されたゲート絶縁膜１３、ゲート電極２３と、基板１１、ソース領域およびドレイン領域１４、およびゲート電極２３上に形成された第１の層間絶縁膜１５と、第１の層間絶縁膜１５上に形成されたライナー層膜２２とを備えている。また、本実施形態の半導体記憶装置は、ライナー層膜２２上に形成され、溝が設けられた第２の層間絶縁膜１７と、ソース領域およびドレイン領域１４のいずれか一方の上方に、溝の内壁に沿って下から順に形成されたストレージノード電極１８、容量絶縁膜１９、およびプレート電極２０からなるキャパシタと、プレート電極２０および第２の層間絶縁膜１７の上に形成された第３の層間絶縁膜２８と、第３の層間絶縁膜２８上に形成され、ＭＯＳトランジスタのゲート長方向に延伸するビット線２４とを備えている。なお、第１の層間絶縁膜１５、第２の層間絶縁膜１７、第３の層間絶縁膜２８の材料としてはシリコン酸化膜を、ライナー層膜２２の材料としてはシリコン窒化膜を用いることができる。
【００３９】
さらに、本実施形態の半導体記憶装置は、第１の実施形態と同様に、ソース領域およびドレイン領域１４のいずれか一方とストレージノード電極１８とを接続する第１の導体プラグ１６ａと、第１の導体プラグ１６ａに接続されないソース領域およびドレイン領域１４のいずれか一方に接続される第２の導体プラグ１６ｂと、第２の導体プラグ１６ｂとビット線２４とを接続する第４の導体プラグ３０とを備えている。なお、本実施形態の半導体記憶装置では、ＭＯＳ（ＭＩＳ）トランジスタが複数個設けられており、基板１１内に形成された素子分離用絶縁膜１２により、複数のＭＯＳ（ＭＩＳ）トランジスタの各々が分離されている。各ＭＯＳトランジスタと、これに接続させる１つのキャパシタとが、メモリセルを構成する。
【００４０】
ここで、本実施形態の半導体記憶装置においては、図３（ｂ）に示すように、第４の導体プラグ３０の下端部は、第１の層間絶縁膜１５に埋め込まれており、第２の導体プラグ１６ｂの上端部の上面および側面の一部と接している。さらに、第１の実施形態と同様に、第４の導体プラグ３０はプレート電極２０のホール２５に囲まれて形成されており、中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向（ビット線の延伸方向と垂直な方向）にずれるように配置されている。一方、第４の導体プラグ３０の両側に形成されたストレージノード電極１８における底面の長軸の延長線と、第２の導体プラグ１６ｂの中心軸は互いに交差するように配置されている。なお、プレート電極２０は基板１１の上方に一体化して形成されており、第４の導体プラグ３０を囲むホール２５を有している。
【００４１】
本実施形態の半導体記憶装置の特徴は、第４の導体プラグ３０の中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向にずれていることにある。これにより、第４の導体プラグ３０を囲むホール２５とストレージノード電極１８との距離を拡げることができるため、ストレージノード電極１８の長辺方向の長さを拡大してストレージノード電極１８の面積を増加させることができる。その結果、キャパシタの容量を増加させることができ、高容量化された半導体記憶装置を実現することが可能となる。
【００４２】
さらに、本実施形態の半導体記憶装置では、第４の導体プラグ３０の下端部は、第２の導体プラグ１６ｂの上端部の上面だけでなく側面においても第２の導体プラグ１６ｂと接続されている。これにより、第２の導体プラグ１６ｂと第４の導体プラグ３０との接触面積が大きくなっているため、コンタクト抵抗を低減させることが可能となる。したがって、本実施形態の半導体記憶装置においては、微細化されても記憶動作を行うことができ、且つコンタクト抵抗の低減を図ることができる。
【００４３】
次に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について図４を用いて説明する。図４（ａ）〜（ｆ）は本実施形態に係る半導体記憶装置の製造方法を示す断面図である。なお、図４（ａ）〜（ｆ）は、図１（ａ）に示すＩｃ−Ｉｃ線における断面図であり、図４ではトランジスタやキャパシタなどの構成の一部は図示されていない。また、図４（ａ）〜（ｃ）に示す工程は、第１の実施形態の半導体記憶装置の製造方法における図２（ａ）〜（ｃ）に示す工程と同様であるため、ここでは簡略化して説明を行う。
【００４４】
最初に、図４（ａ）に示す工程では、素子分離用絶縁膜１２およびＭＯＳ（ＭＩＳ）トランジスタのソース領域およびドレイン領域１４が形成された基板１１上に、第１の層間絶縁膜１５を形成する。その後、第１の層間絶縁膜１５を貫通しソース領域およびドレイン領域１４に到達するコンタクトホール２９を形成した後、該コンタクトホール２９に導電体を埋め込むことにより、第１の導体プラグ１６ａ（図示せず）および第２の導体プラグ１６ｂを形成する。
【００４５】
次に、第１の層間絶縁膜１５、第１の導体プラグ１６ａ、および第２の導体プラグ１６ｂの上にライナー層膜２２、第２の層間絶縁膜１７を順次形成する。その後、図示していないが、第２の層間絶縁膜１７に形成された溝の内壁に沿って、ストレージノード電極１８、容量絶縁膜１９、およびプレート電極２０を順次積層して、キャパシタを形成する。ここで、プレート電極２０は基板の上方に一体化されて形成されている。さらに、一体化されたプレート電極２０に、第２の層間絶縁膜１７を露出させるホール２５をエッチングにより形成する。このとき、ホール２５はその中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向にずれるように形成される。
【００４６】
次に、図４（ｂ）に示す工程では、プレート電極２０および第２の層間絶縁膜１７の上にシリコン酸化膜などからなる第３の層間絶縁膜２８を形成する。
【００４７】
続いて、図４（ｃ）に示す工程では、第３の層間絶縁膜２８、第２の層間絶縁膜１７を貫通するコンタクトホール２９を形成する。このとき、コンタクトホール２９は、その中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向にずれるように形成される。
【００４８】
そして、図４（ｄ）に示す工程では、コンタクトホール２９の底に形成されたライナー層膜２２をエッチングした後、さらに第１の層間絶縁膜１５を２０〜３０ｎｍ程度オーバーエッチングすることで、第２の導体プラグ１６ｂの上端部の上面および側面の一部を露出させる。
【００４９】
次に、図４（ｅ）に示す工程では、図４（ｄ）の工程で形成したコンタクトホール２９に導電体を埋め込むことにより、第４の導体プラグ３０を形成する。
【００５０】
最後に、図４（ｆ）に示す工程では、第３の層間絶縁膜２８および第４の導体プラグ３０の上に、第２の導体プラグ１６ｂと第４の導体プラグ３０を介してＭＯＳ（ＭＩＳ）トランジスタのソース領域およびドレイン領域１４のいずれか一方に接続されるビット線２４を形成する。以上の工程により、本実施形態の半導体記憶装置を作製することができる。
【００５１】
本実施形態の半導体記憶装置の製造方法の特徴は、図４（ｄ）に示すコンタクトホール２９を形成する工程において、中心軸が第２の導体プラグ１６ｂの中心軸に対してＭＯＳ（ＭＩＳ）トランジスタのゲート幅方向（ビット線の延伸方向と垂直な方向）にずれるように、コンタクトホールを作製することにある。これにより、第１の実施形態の製造方法と同様に、第４の導体プラグ３０が第２の導体プラグ１６ｂの上にゲート幅方向にずれて形成されるため、第４の導体プラグ３０と該第４の導体プラグ３０の両側にあるキャパシタが形成された溝との距離が拡がり、キャパシタを形成する工程で、溝内においてストレージノード電極１８、容量絶縁膜１９、プレート電極２０の長辺方向の長さを拡大することが可能となる。
【００５２】
また、本実施形態の製造方法では、下端部が第２の導体プラグ１６ｂの上面だけでなく側面においても第２の導体プラグ１６ｂと接続されるように、第４の導体プラグ３０が形成される。その結果、第２の導体プラグ１６ｂと第４の導体プラグ３０との接触面積が大きくなるため、コンタクト抵抗を低減させることが可能となる。したがって、本実施形態の半導体記憶装置の製造方法では、メモリ動作に十分な電荷を保持しつつ、コンタクト抵抗が比較的小さい半導体記憶装置を作製することができる。さらに、本実施形態の製造方法では、立体構造を有するキャパシタを備えた半導体記憶装置を作製することができるため、半導体記憶装置の微細化にも有用である。
【００５３】
なお、本実施形態の半導体記憶装置およびその製造方法では、第１の実施形態と同様に立体キャパシタを備えた半導体記憶装置を例に挙げたが、これに限定されるものではなく、平面キャパシタを備えた半導体記憶装置であっても、上記と同様な効果が得られる。
【産業上の利用可能性】
【００５４】
本発明の半導体記憶装置およびその製造方法は、例えばＤＲＡＭなどの半導体記憶装置に有用である。
【図面の簡単な説明】
【００５５】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置の構成を示す上面図であり、（ｂ）は図１（ａ）におけるＩｂ−Ｉｂ線における断面図であり、（ｃ）は図１（ａ）におけるＩｃ−Ｉｃ線における断面図である。
【図２】（ａ）〜（ｆ）は、第１の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図３】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体記憶装置の構成を示す断面図である。
【図４】（ａ）〜（ｆ）は、第２の実施形態における半導体記憶装置の製造方法を示す断面図である。
【図５】（ａ）は、従来のＤＲＡＭの構成を示す上面図であり、（ｂ）は図５（ａ）におけるＶｂ−Ｖｂ線における断面図であり、（ｃ）は図５（ａ）におけるＶｃ−Ｖｃ線における断面図である。
【符号の説明】
【００５６】
１１、１１１      基板
１２、１１２      素子分離用絶縁膜
１３、１１３      ゲート絶縁膜
１４、１１４      ソース領域およびドレイン領域
１５、１１５      第１の層間絶縁膜
１６ａ、１１６ａ  第１の導体プラグ
１６ｂ、１１６ｂ  第２の導体プラグ
１７、１１７      第２の層間絶縁膜
１８、１１８      ストレージノード電極
１９、１１９      容量絶縁膜
２０、１２０      プレート電極
２１、１２１      第３の導体プラグ
２２、１２２      ライナー層膜
２３、１２３      ゲート電極  
２４、１２４      ビット線
２５、１２５      ホール
２７              面積増加部
２８、１２８      第３の層間絶縁膜
２９、            コンタクトホール
３０              第４の導体プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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