(57)【要約】【課題】半導体集積回路内の各パワー半導体素子のトグル回数を平準化することができる半導体集積回路の検査方法の提供。【解決手段】本発明は、パワー半導体素子を内蔵する半導体集積回路の検査方法であって、前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、  該バーンインパターン生成工程は、前記半導体集積回路の各パワー半導体素子のトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする。【選択図】図１
2008151541.tif 000002
【特許請求の範囲】
【請求項１】
パワー半導体素子を内蔵する半導体集積回路の検査方法であって、
前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、
該バーンインパターン生成工程は、前記半導体集積回路の各パワー半導体素子のトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする、半導体集積回路の検査方法。
【請求項２】
前記平準化工程は、前記半導体集積回路の各パワー半導体素子のトグル回数が、それぞれのパワー半導体素子の特性に応じて設定された目標トグル回数を達成するような前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする、請求項１に記載の半導体集積回路の検査方法。
【請求項３】
前記パワー半導体素子による出力回路がＨブリッジ回路である請求項１に記載の半導体集積回路の検査方法において、
前記平準化工程は、該出力回路の出力論理が１，０及びハイインピーダンス状態の３値間で平準化されるような前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする、半導体集積回路の検査方法。
【請求項４】
前記Ｈブリッジ回路に接続される負荷がコイルを含む請求項３に記載の半導体集積回路の検査方法において、
前記平準化工程は、ハイインピーダンス状態から回生電流が流されるような状態を形成する前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする、半導体集積回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子を内蔵する半導体集積回路の検査方法に関する。
【背景技術】
【０００２】
従来から、故障検出シミュレーション結果を、回路素子の配置及び配線指定等を行うレイアウト設計に反映させる回路設計装置が知られている（例えば、特許文献１参照）。この回路設計装置では、論理回路内部の各ノードのトグル数を計測し、トグル数が一定以下のノードに対してビアの複数装入や広幅配線が実施されている。
【特許文献１】特開２００６−１７９７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、パワー半導体素子を内蔵する半導体集積回路を市場へ出荷するため、又は評価を行うためには、高い信頼性を確保するスクリーニングが必要となる。このスクリーニングを行うために、一般的に、バーインテストが実施されている。
【０００４】
かかる半導体集積回路のバーインテストでは、半導体集積回路の各素子レベルでのトグル回数を平準化するバーンインテストパターンを生成することが、スクリーニング精度を向上させ、高信頼性を確保する上で重要となる。これは、トグル回数に偏りが生ずると、トグルによる素子レベルでの過渡動作、特に酸化膜に対する充放電回数に偏りが生ずることになるので、高い信頼性を確保できるバーインテストが実現できないからである。また、特に、パワー半導体素子は、素子面積が大きいので、不具合の発生する確率が高く、また、各パワー半導体素子においてトグル回数によるストレスに偏りが存在すると、バーンインによる半導体集積回路全体としてもスクリーニング効果が薄れることになるからである。
【０００５】
この点、現在のところ、ATPG（automatic  test  pattern  generation）やCAD  (computer-aided  design)を用いて自動的に生成されるバーンインテストパターンでは、回路全体としてのトグル率を高めることに照準を置いていて、各素子レベルで、どのように動作しているか（何度トグルしているか）を考慮していないため、各素子レベルでのトグル回数を平準化することができないという、問題点がある。即ち、現状のバーンインテストパターン生成方法においては、各素子レベルのトグル回数をパターンに反映しておらず、トグルしていれば問題なしとする傾向にある。
【０００６】
そこで、本発明は、半導体集積回路内の各パワー半導体素子のトグル回数を平準化することができる半導体集積回路の検査方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、第１の発明は、パワー半導体素子を内蔵する半導体集積回路の検査方法であって、
前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、
該バーンインパターン生成工程は、前記半導体集積回路の各パワー半導体素子のトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする。
【０００８】
第２の発明は、第１の発明に係る半導体集積回路の検査方法において、
前記平準化工程は、前記半導体集積回路の各パワー半導体素子のトグル回数が、それぞれのパワー半導体素子の特性に応じて設定された目標トグル回数を達成するような前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする。
【０００９】
第３の発明は、第１の発明に係る半導体集積回路の検査方法において、
前記パワー半導体素子による出力回路がＨブリッジ回路である場合において、
前記平準化工程は、該出力回路の出力論理が１，０及びハイインピーダンス状態の３値間で平準化されるような前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする。
【００１０】
第４の発明は、第３の発明に係る半導体集積回路の検査方法において、
前記Ｈブリッジ回路に接続される負荷がコイルを含む場合において、
前記平準化工程は、ハイインピーダンス状態から回生電流が流されるような状態を形成する前記平準化バーンインテストパターンを生成する工程を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、半導体集積回路内の各パワー半導体素子のトグル回数を平準化することができる半導体集積回路の検査方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００１３】
図１は、実施例１による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。半導体集積回路は、パワー半導体素子を内蔵する限り如何なる回路であってもよいが、各種ＬＳＩ(large-scale  integration)やＩＣ(integrated  circuit)等であってよい。パワー半導体素子は、例えば出力駆動回路等に用いられるものであってよい。また、半導体集積回路は、例えばパワー半導体素子を駆動するドライバ回路として、ＣＭＯＳ(complementary  metal  oxide  semiconductor)により構成されたインバータや２入力ＮＡＮＤ等からなる論理回路を含む。尚、パワー半導体素子は、ＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）や、ＰＮＰ型トランジスタ、ＮＰＮ型トランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等を含む。
【００１４】
半導体集積回路の設計工程は、図１に示すように、時系列順に、仕様設計工程１０、ＲＴＬ（Resister  Transfer  Level）設計工程１２、ゲートレベル設計工程１４、全体回路設計工程１５、レイアウト設計工程１６、製造・試作・評価工程１８、及び、量産工程１９を含む。また、ＲＴＬ設計工程１２に並行して、バーイン装置（図示せず）に半導体集積回路をテスト可能な状態で実装して搬入されるバーインボードを設計するバーインボード設計工程２０が存在する。バーインボード設計工程２０は、仕様設計工程１０からの情報に基づいて行われ、バーインボード設計工程２０からの情報は、ゲートレベル設計工程１４に反映される。
【００１５】
仕様設計工程１０、ＲＴＬ設計工程１２、ゲートレベル設計工程１４、レイアウト設計工程１６、製造・試作・評価工程１８、及び、量産工程１９については、広く知られており、ここでは、特に詳細に言及しない。
【００１６】
全体回路設計工程１５では、内蔵するパワー半導体素子に対して、バーインボード上での動作を論理動作に置き換えて、半導体集積回路全体を論理動作のみで表現するモデルが作成される。
【００１７】
本実施例１による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程３０を含み、平準化バーインテストパターン作成工程３０は、工程３２から工程３８を含む。
【００１８】
工程３２では、全体回路設計工程１５から得られる検証用バーインテストパターンを用いて、当該検証用バーインテストパターンでの対象論理回路におけるトグル率が算出される。ここで、トグル率とは、半導体集積回路の全ノードに対するトグルしたノードの数の比率をいう。トグルとは、ノードの状態が０から１又は１から０に変化することをいう。尚、検証用バーインテストパターンは、例えばトグル率を最大化する観点（目標トグル率を達成する観点）から例えばATPGにより自動的に若しくはマニュアルで作成されるものであってよい。
【００１９】
工程３４では、工程３２に並列して、検証用バーインテストパターンでの対象論理回路における各素子のトグル回数が算出される。工程３４では、更に、算出した各素子のトグル回数を基に、各素子のトグル回数が平準化されるようにパターン／回路修正情報が生成される。即ち、各素子レベルでのトグル回数が目標とする平準度を達成するようなパターン／回路修正情報が生成される。
【００２０】
ここで、平準度は、例えば以下の式で評価されてもよい。
評価値＝（最大トグル回数−最小トグル回数）／パターン総アドレス数
この場合、評価値の値が小さいほど、平準度が高いと判断することができる。尚、パターン総アドレス数とは、バーインテストパターンの総アドレス数、即ちステップ数に相当する。
【００２１】
このような評価値を用いる場合、バーインテストを実施した場合に得られる評価値が、目標評価値（目標平準度）を達成するように、パターン／回路修正情報が生成される。
【００２２】
或いは、簡易的に、各素子レベルでのトグル回数が、目標トグル回数を達成するように、パターン／回路修正情報が生成されてもよい。即ち、最小トグル回数が目標トグル回数より小さい場合には、最小トグル回数が目標トグル回数まで増加するように、最大トグル回数が目標トグル回数より大きい場合には、最大トグル回数が目標トグル回数まで減少するように、パターン／回路修正情報が生成されてもよい。
【００２３】
このようにして作成されたパターン／回路修正情報は、工程３８でのパターン生成に反映されると共に、図１に示すように、ＲＴＬ設計工程１２、ゲートレベル設計工程１４及びレイアウト設計工程１６に反映されてもよい。
【００２４】
工程３６では、工程３２に並列して、検証用バーインテストパターンでの半導体集積回路内の各パワー半導体素子のトグル回数が算出される。パワー半導体素子のトグルとは、当該パワー半導体素子がオン及びオフ間で切り替わることをいう。トグルは、半導体集積回路の論理回路部分が動作しそれに伴いパワー半導体素子も動作することにより実現される。工程３６では、更に、算出した各パワー半導体素子のトグル回数を基に、各パワー半導体素子のトグル回数が平準化されるようにパターン／回路修正情報が生成される。即ち、各パワー半導体素子レベルでのトグル回数が目標とする平準度を達成するようなパターン／回路修正情報が生成される。平準度（評価値）に関しては、上述の対象論理回路のトグル回数に関する平準度と同様の考え方が用いられてよい。
【００２５】
工程３８では、工程３２、工程３４及び工程３６から得られるパターン修正情報等に基づいて、対象論理回路における各素子のトグル回数が平準化され、且つ、各パワー半導体素子のトグル回数が平準化されるようなバーインテストパターン（以下、これを「平準化バーインテストパターン」という。）が作成される。即ち、工程３８では、対象論理回路部分のトグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）し、且つ、各パワー半導体素子のトグル回数を平均化（平準化）するような平準化バーインテストパターンが作成される。これにより、トグル回数の素子間での偏りを無くし、高い信頼性を得ることができるバーインテストパターンを作成することができる。
【００２６】
尚、平準化バーインテストパターン作成工程３０において、平準化バーインテストパターンは、上記の検証用バーインテストパターンにパターンを追加する形態で作成されてもよいし、上記の検証用バーインテストパターンとは別の新たなパターンとして作成されてもよい。
【００２７】
以上説明した実施例１による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００２８】
上述の如く、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【００２９】
特に、本実施例１によれば、トグル回数の平準化対象素子が、対象論理回路内の素子のみならず、パワー半導体素子をも含むので、パワー半導体内蔵型の半導体集積回路に対して、高い信頼性を確保できるバーインテストを実施することが可能となる。即ち、一般的なATPGなどの手法では、パワー半導体素子のトグル数は考慮されないので、トグル回数に偏りが生じ、スクリーニング効果に悪影響を及ぼす虞があるが、本実施例によれば、パワー半導体素子のトグル数を平準化して、スクリーニング精度を高めることができる。
【実施例２】
【００３０】
図２は、実施例２による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。上述の実施例1と同様の工程については、同一の参照符号を付して説明を省略する。
【００３１】
本実施例２による半導体集積回路の検査方法は、平準化バーインテストパターン作成工程３００を含み、平準化バーインテストパターン作成工程３００は、工程３２から工程３８を含む。
【００３２】
工程３５では、半導体集積回路内の各パワー半導体素子に対して目標トグル回数比が設定される。トグル回数比とは、パターン総アドレス数に対するトグル回数の比である。これは、パワー半導体素子の種類により過渡応答動作（特に酸化膜に対する充放電量）が異なること、及び、同じ種類のパワー半導体素子であっても、耐圧、素子サイズ、印加電圧、電流密度及び負荷量のような特性要因に起因して、過渡応答動作が異なることを考慮したものである。即ち、パワー半導体素子は、その素子の特性ないし特徴によって、同じファンクション動作をさせても、寄生容量の差、負荷量の差などにより同じ動作状態にはならないので、同じ種類の素子であっても、バーンイン時間全体として、どの素子も同様のスクリーニング効果を得るためには、素子毎に動作頻度を考慮する必要があることを、考慮したものである。例えば、半導体集積回路がＮチャンネル型ＭＯＳＦＥＴを内蔵ずる場合、その素子耐圧は１種類で無い場合がある。このとき、耐圧に差がある各ＭＯＳＦＥＴは、その過渡応答動作が異なり、また、素子構造の差に伴う電荷流れも異なるので、各ＭＯＳＦＥＴの耐圧に応じて目標トグル回数を変化させることが望ましい。これは、耐圧以外の上記の各因子についても同様である。このような観点から、工程３５では、半導体集積回路内の各パワー半導体素子に係る特性要因を考慮して、各パワー半導体素子に対して目標トグル回数比が設定される。即ち、各パワー半導体素子の充放電量が同様になるように各パワー半導体素子の目標トグル回数比が決定される。具体的には、目標トグル回数比は、耐圧の小さいパワー半導体素子について小さい値に設定され、耐圧が大きいパワー半導体素子について大きい値に設定される。これは、耐圧以外の上記の各因子についても同様である。
【００３３】
工程３７では、検証用バーインテストパターンでの半導体集積回路内の各パワー半導体素子のトグル回数が算出される。工程３７では、更に、算出した各パワー半導体素子のトグル回数と、上記の工程３５から得られる各パワー半導体素子に係る目標トグル回数比を基に、各パワー半導体素子のトグル回数比がそれぞれの目標トグル回数比を達成できるようなパターン／回路修正情報が生成される。即ち、各パワー半導体素子レベルでのトグル回数比が目標トグル回数比を達成するようなパターン／回路修正情報が生成される。
【００３４】
工程３８では、工程３２、工程３４及び工程３７から得られるパターン修正情報等に基づいて、対象論理回路における各素子のトグル回数が平準化され、且つ、各パワー半導体素子のトグル回数比がそれぞれの特性要因を考慮した態様で平準化されるようなバーインテストパターン（平準化バーインテストパターン）が作成される。即ち、工程３８では、対象論理回路部分のトグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）し、且つ、各パワー半導体素子のトグル回数比をそれぞれの特性に応じた態様で平均化（平準化）するような平準化バーインテストパターンが作成される。
【００３５】
以上説明した実施例２による半導体集積回路の検査方法によれば、とりわけ、以下のような優れた効果が奏される。
【００３６】
上述の如く、トグル率を高めると共に、各素子レベルでのトグル回数を平均化（平準化）する平準化バーインテストパターンを作成することにより、トグル回数の素子間での偏りを無くして、高い信頼性を確保できるバーインテストを実施することが可能となる。これにより、スクリーニング精度を高めることができる。
【００３７】
特に、本実施例２によれば、各パワー半導体素子のトグル回数比がそれぞれの特性要因を考慮した態様で平準化されるので、半導体集積回路内のパワー半導体素子全体として、各パワー半導体素子の充放電量の観点からのスクリーニング効果に偏りが無くなり、高い信頼性を確保できるバーインテストを実施することが可能となる。
【００３８】
尚、上述の実施例２では、各パワー半導体素子に対して目標トグル回数比を設定することで、各パワー半導体素子の特性要因を考慮した平準化を実現しているが、その他の方法で、各パワー半導体素子の特性要因を考慮した平準化を実現してもよい。例えば、各パワー半導体素子に対して、それぞれの特性要因を考慮して目標トグル回数を設定することも可能である。この場合、目標トグル回数は、目標トグル回数比と同様、例えば耐圧の小さいパワー半導体素子について小さい値に設定され、耐圧が大きいパワー半導体素子について大きい値に設定される。耐圧以外の上記の各因子についても同様である。
【実施例３】
【００３９】
実施例３は、半導体集積回路に内蔵されるパワー半導体素子による出力回路が、Ｈブリッジ回路を構成する場合に適用可能である。図３は、かかるＨブリッジ回路の一例を示す図である。図３に示すＨブリッジ回路は、電源側にＰチャンネル型ＭＯＳＦＥＴ、接地側にＮチャンネル型ＭＯＳＦＥＴをシリーズ接続し、ドレインを出力するハーフブリッジ回路を２個対称に配置した構成となっている。出力間には、負荷としてコイルが接続され、電流方向及び電流量が制御される。
【００４０】
Ｈブリッジ回路では、図３に示すように、電源側と接地側の双方にパワー半導体素子が存在するが、双方のパワー半導体素子がＯＦＦしているときは論理的にはＨｉＺ状態（ハイインピーダンス状態）となる。
【００４１】
本実施例３では、Ｈブリッジ回路の出力論理の１，０だけでなく、ＨｉＺ状態を含めた３値間で平準化されるような平準化バーインテストパターンが作成される。これにより、かかるＨブリッジ回路を出力回路として備える半導体集積回路に対して、３値間でのトグル回数に偏りが無くすことができ、高い信頼性を確保できるバーインテストを実施することが可能となる。
【００４２】
また、負荷としてコイルが接続されたＨブリッジ回路の場合、図４に示すように、ＨｉＺ状態から、対象とするパワー半導体素子があるハーフブリッジの反対側のパワー半導体素子（この例では下側のハーフブリッジのＮチャンネル型ＭＯＳＦＥＴ）のどちらかをＯＮさせることにより、図４に矢印で示す方向で、回生電流を流すことができる。従って、本実施例３においては、好ましくは、３値間で平準化に加えて、かかる回生電流の流れる時間をも設定されるような、平準化バーインテストパターンが作成される。これにより、ＭＯＳＦＥＴに形成される寄生ダイオードのＯＮ／ＯＦＦ動作に対するスクリーニング効果も反映させることができる。
【００４３】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００４４】
【図１】実施例１による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【図２】実施例２による半導体集積回路の仕様設計工程から量産工程に至る設計工程の流れを示す工程図である。
【図３】Ｈブリッジ回路の一例を示す図である。
【図４】回生動作時の電流経路を示す図である。
【符号の説明】
【００４５】
３０，３００    平準化バーインテストパターン作成工程
【図１】
2008151541.tif 000003
【図２】
2008151541.tif 000004
【図３】
2008151541.tif 000005
【図４】
2008151541.tif 000006