(57)【要約】【課題】コスト高、大型化を招くことなく、スキューの発生を抑止でき、多値信号の伝送を、分解能を劣化させることがなく、効率的に行うことができる送信装置、受信装置、伝送システム、変調方法、および復調方法を提供する。【解決手段】３ビット（８値）の振幅多値変調信号に変換し、その変調信号の先頭または最後尾に２値で反転するフレーム同期信号ＦＳＹＮＣを付加して伝送することで１本のシリアルデータとして伝送する送信装置２と、送信装置２から受信したフレーム同期信号ＦＳＹＮＣに基づいて、クロック信号ＣＬＫ２を再生し、再生したクロック信号ＣＬＫ２に基づいて受信したデータ信号のサンプリング等によりアナログ・デジタル変換を行って、データ再生（復調）を行う受信装置３とを有する。【選択図】図１
2008042553.tif 000002
【特許請求の範囲】
【請求項１】
多値信号を送信する送信装置であって、
フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調し、当該変調したデータの先頭または最後尾に２値で反転するフレーム同期信号を付加するデータ処理部
を有する送信装置。
【請求項２】
上記データ処理部は、複数のシリアルデータ部分にあらかじめ多値変調に適したスクランブル処理を施す
請求項１記載の送信装置。
【請求項３】
上記２値で反転するフレーム同期信号の振幅を多値変調部分のＬＳＢの整数倍に設定されている
請求項１記載の送信装置。
【請求項４】
上記２値で反転するフレーム同期信号の振幅を多値変調部分のＬＳＢの整数倍に設定されている
請求項２記載の送信装置。
【請求項５】
上記データ処理部は、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長く、当該長さを各ビットの重みの逆数に比例した値として、スクランブル処理を施して、上記多値信号を生成するデータスクランブラを含む
請求項２記載の送信装置。
【請求項６】
上記データ処理部は、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長く、当該長さを各ビットの重みの逆数に比例した値として、スクランブル処理を施して、上記多値信号を生成するデータスクランブラを含む
請求項４記載の送信装置。
【請求項７】
変調された多値信号を受信する受信装置であって、
変調された多値信号をデコードするデータ再生部を有し、
上記変調された多値信号は、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調したデータの先頭または最後尾に２値で反転するフレーム同期信号が付加されている
受信装置。
【請求項８】
上記データ再生部は、多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号の最大値と最小値を検出し、当該検出値から多値変調部分の各スライスレベルを算出して補正を行う機能を有する
請求項７記載の受信装置。
【請求項９】
受信信号をアナログ信号からデジタル信号に変換して上記データ再生部に供給するアナログ・デジタルコンバータ（ＡＤＣ）を有し、
上記データ再生部は、検出した２値のフレーム同期信号の最大値と最小値に基づいて、上記ＡＤＣの基準電圧を変化させて補正を行う機能を有する
請求項８記載の受信装置。
【請求項１０】
階調が多値変調ビット数より２ビット以上階調が細かく設定され、受信信号をアナログ信号からデジタル信号に変換して上記データ再生部に供給するアナログ・デジタルコンバータ（ＡＤＣ）を有し、
上記データ再生部は、２値のフレーム同期信号部分のデータの最大値と最小値に基づいて、多値変調部分のデジタルデータの復調を行う機能を有する
請求項８記載の受信装置。
【請求項１１】
上記変調された多値信号は、複数のシリアルデータ部分にあらかじめ多値変調に適したスクランブル処理が施されており、
上記データ再生部は、上記スクランブル処理に対するデスクランブル機能を有する
請求項８記載の受信装置。
【請求項１２】
上記変調された多値信号は、データの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長く、当該長さを各ビットの重みの逆数に比例した値として、スクランブル処理が施されている
請求項１１記載の受信装置。
【請求項１３】
フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調し、当該変調したデータの先頭または最後尾に２値で反転するフレーム同期信号を付加した多値信号を生成するデータ処理部を含み、当該多値信号を伝送路に送信する送信装置と、
上記伝送路を伝送された多値信号を受信し、受信信号をデコードするデータ再生部を含む受信装置と
を有する伝送システム。
【請求項１４】
上記データ処理部は、複数のシリアルデータ部分にあらかじめ多値変調に適したスクランブル処理を施し、
上記データ再生部は、上記スクランブル処理に対するデスクランブル機能を有する
請求項１３記載の伝送システム。
【請求項１５】
上記２値で反転するフレーム同期信号の振幅を多値変調部分のＬＳＢの整数倍に設定されている
請求項１３記載の伝送システム。
【請求項１６】
上記データ再生部は、多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号の最大値と最小値を検出し、当該検出値から多値変調部分の各スライスレベルを算出して補正を行う機能を有する
請求項１５記載の伝送システム。
【請求項１７】
受信信号をアナログ信号からデジタル信号に変換して上記データ再生部に供給するアナログ・デジタルコンバータ（ＡＤＣ）を有し、
上記データ再生部は、検出した２値のフレーム同期信号の最大値と最小値に基づいて、上記ＡＤＣの基準電圧を変化させて補正を行う機能を有する
請求項１５記載の伝送システム。
【請求項１８】
階調が多値変調ビット数より２ビット以上階調が細かく設定され、受信信号をアナログ信号からデジタル信号に変換して上記データ再生部に供給するアナログ・デジタルコンバータ（ＡＤＣ）を有し、
上記データ再生部は、２値のフレーム同期信号部分のデータの最大値と最小値に基づいて、多値変調部分のデジタルデータの復調を行う機能を有する
請求項１５記載の伝送システム。
【請求項１９】
多値信号を変調する変調方法であって、
フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調し、当該変調したデータの先頭または最後尾に２値で反転するフレーム同期信号を付加し、
上記２値で反転するフレーム同期信号の振幅を多値変調部分のＬＳＢの整数倍に設定する
変調方法。
【請求項２０】
多値変調された多値信号を復調する復調方法であって、
上記変調された多値信号は、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調したデータの先頭または最後尾に２値で反転するフレーム同期信号が付加され、
多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号の最大値と最小値を検出し、当該検出値から多値変調部分の各スライスレベルを算出して補正を行う
復調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光量に応じた光信号等の多値信号を送信する送信装置、多値信号を受信する受信装置、多値信号を送受信する伝送システム、変調方法、および復調方法に関するものである。
【背景技術】
【０００２】
近年、デジタル放送やストリーミング映像配信などの普及により、家庭内においても高速通信技術が必要とされており、そのため光通信に関する技術開発が広く行われている。
たとえば、下記特許文献１には、送信側でデータ信号に付加された参照信号の振幅に基づき、受信側でそのデータ信号を変調することで、高密度伝送を可能とする光信号のデータ伝送技術について開示されている。
【０００３】
【特許文献１】特開２０００−２４４５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、通常は、２値の高速シリアル信号に変換して伝送するか、フレームクロックで同期させた２値のデータを複数の伝送路に分配して伝送するパラレルバス伝送であった。
前者はデータのスキューの問題はないが、転送レートが非常に高く回路の構成要素への要求仕様が高くなるため、結果的に非常に高価なシステムとなる不利益がある。
後者は比較的転送レートを抑えられる代わりに伝送路が複数になることから、データのスキューの問題や回路規模やコネクタ・ワイヤーが大きくなるという不利益がある。
【０００５】
また、上記特許文献１に開示された技術では、データ信号に付加された参照信号は、振幅変調されたデータ信号を復調する目的でのみ使用され、多値伝送の際のＤＣ変動が変動等を考慮しておらず、多値伝送信号の分解能を劣化させる等の不利益が解消されていない。
また、受信装置側における多値判定のためのしきい値の算出処理の効率化が図られているとは言い難い。
【０００６】
本発明は、コスト高、大型化を招くことなく、スキューの発生を抑止でき、多値信号の伝送を、分解能を劣化させることがなく、効率的に行うことができる送信装置、受信装置、伝送システム、変調方法、および復調方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の観点は、多値信号を送信する送信装置であって、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調し、当該変調したデータの先頭または最後尾に２値で反転するフレーム同期信号を付加するデータ処理部を有する。
【０００８】
好適には、上記データ処理部は、複数のシリアルデータ部分にあらかじめ多値変調に適したスクランブル処理を施す。
【０００９】
好適には、上記２値で反転するフレーム同期信号の振幅を多値変調部分のＬＳＢの整数倍に設定されている。
【００１０】
本発明の第２の観点は、変調された多値信号を受信する受信装置であって、変調された多値信号をデコードするデータ再生部を有し、上記変調された多値信号は、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調したデータの先頭または最後尾に２値で反転するフレーム同期信号が付加されている。
【００１１】
好適には、上記データ再生部は、多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号の最大値と最小値を検出し、当該検出値から多値変調部分の各スライスレベルを算出して補正を行う機能を有する。
【００１２】
好適には、受信信号をアナログ信号からデジタル信号に変換して上記データ再生部に供給するアナログ・デジタルコンバータ（ＡＤＣ）を有し、上記データ再生部は、検出した２値のフレーム同期信号の最大値と最小値に基づいて、上記ＡＤＣの基準電圧を変化させて補正を行う機能を有する。
【００１３】
好適には、階調が多値変調ビット数より２ビット以上階調が細かく設定され、受信信号をアナログ信号からデジタル信号に変換して上記データ再生部に供給するアナログ・デジタルコンバータ（ＡＤＣ）を有し、上記データ再生部は、２値のフレーム同期信号部分のデータの最大値と最小値に基づいて、多値変調部分のデジタルデータの復調を行う機能を有する。
【００１４】
好適には、上記変調された多値信号は、複数のシリアルデータ部分にあらかじめ多値変調に適したスクランブル処理が施されており、上記データ再生部は、上記スクランブル処理に対するデスクランブル機能を有する。
【００１５】
本発明の第３の観点の伝送システムは、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調し、当該変調したデータの先頭または最後尾に２値で反転するフレーム同期信号を付加した多値信号を生成するデータ処理部を含み、当該多値信号を伝送路に送信する送信装置と、上記伝送路を伝送された多値信号を受信し、受信信号をデコードするデータ再生部を含む受信装置とを有する。
【００１６】
本発明の第４の観点は、多値信号を変調する変調方法であって、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調し、当該変調したデータの先頭または最後尾に２値で反転するフレーム同期信号を付加し、上記２値で反転するフレーム同期信号の振幅を多値変調部分のＬＳＢの整数倍に設定する。
【００１７】
本発明の第５の観点は、多値変調された多値信号を復調する復調方法であって、上記変調された多値信号は、フレームクロックとフレームクロックに同期した複数のシリアルデータを振幅多値変調したデータの先頭または最後尾に２値で反転するフレーム同期信号が付加され、多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号の最大値と最小値を検出し、当該検出値から多値変調部分の各スライスレベルを算出して補正を行う。
【００１８】
本発明によれば、送信装置のデータ処理部において、フレームクロックと、このフレームクロックに同期した複数のシリアルデータが振幅多値変調される。そして、データ処理部においては、この変調したデータの先頭または最後尾に対して、２値で反転するフレーム同期信号が付加されて、多値信号が生成される。生成された多値信号は伝送路に送信される。
伝送路を伝送された多値信号は受信装置で受信され、データ再生部でデコードされる。
【発明の効果】
【００１９】
本発明によれば、コスト高、大型化を招くことなく、スキューの発生を抑止でき、多値信号の伝送を、分解能を劣化させることがなく、効率的に行うことができる。
また、しきい値による多値判定を高速かつ正確に行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の伝送システムの一実施形態を添付図面に関連付けて説明する。
【００２１】
本実施形態においては、光多値信号を用いた光伝送システムを例に説明する。
＜第１の実施形態＞
図１は、本発明の実施形態に係る光伝送システム１の構成を示す図である。
【００２２】
本実施形態の光伝送システム１は、たとえばフレームクロックとフレームクロックに同期した複数のシリアルデータから構成されるパラレルバスで送受信されるＤＶＩ／ＨＤＭＩに実装されているＴＭＤＳ信号のようなデジタルデータ伝送を、多値変調を用いて単芯光ファイバ等でシリアル伝送する方式を採用可能に構成されている。
【００２３】
本実施形態に係る光伝送システム１は、データを送信する送信装置２、データを受信する受信装置３、送信すべきデータを生成するデータ処理装置４、および光伝送路５を含む。
【００２４】
データ処理装置４は、たとえばコンピュータ装置、画像生成装置など、所望のデジタルデータを生成する。
図１では、データ処理装置４は、たとえばデジタルデータとしてシリアルデータＤＡＴＡを生成し、送信装置２に送信する。本実施形態の伝送信システム１では、シリアルデータＤＡＴＡが、たとえばＭＡＣ（Media Access Control）フレーム形式で送信装置２に送信されるものとする。
また、データ処理装置４は、動作の基準となるクロック信号ＣＬＫを送信装置２に対して供給する。
【００２５】
送信装置２は、たとえばデータ処理装置４から送信されたＭＡＣフレームのデータをＬＳＢから順にｎビット、たとえば３ビット、４ビット、８ビット単位等で処理する。そして、その３ビット、４ビットあるいは８ビット単位のデータを光電変換し、光信号をたとえば光ファイバ線により形成される光伝送路５に送出する。この光信号は、光量（光強度）に応じた多値信号である。
送信装置２は、データ処理装置４から取得したクロック信号ＣＬＫに同期して、送信すべきデータをＭＡＣフレームの処理、送信すべき各種信号の生成を行う。
本実施形態の送信装置２は、後で説明するように、いわゆるＡＣ結合を含み、ＡＣ信号を送信する回路として構成される。
【００２６】
本実施形態の送信装置２は、たとえばＤＶＩ／ＨＤＭＩに使用されているＴＭＤＳ信号を多値変調して送受信する場合を例に下記に説明を行う。
【００２７】
図２（Ａ）,（Ｂ）は、８ビット分解能で送信するＴＭＤＳ信号およびフレーム同期信号を付加した伝送すべきシリアルデータ例を示す図である。
また、図３（Ａ），（Ｂ）は、本実施形態に係るフレーム同期信号の構成例を示す図である。
【００２８】
映像信号を８ビット分解能で送るＴＭＤＳ信号は、図２の（Ａ）に示したように、フレームクロックＣＬＫとＲ／Ｇ／ＢまたはＹ／Ｐｂ／Ｐｒの3本のシリアルデータから構成されており、それぞれがシールド付きのツイストペア電線でバランス伝送される。
そして、本実施形態の送信装置２は、図２の（Ｂ）に示すように、３本のシリアルデータを３ビット（８値）の振幅多値変調（Multi-Level Pulse Amplitude Modulation）信号に変換し、その変調信号の先頭または最後尾に２値で反転するフレーム同期信号ＦＳＹＮＣを付加して伝送することで１本のシリアルデータとして伝送するように構成されている。
【００２９】
フレーム同期信号ＦＳＹＮＣを挿入するため、サンプリングクロックは元々のＴＭＤＳよりも高くなるが、その割合は僅か２割程度であり、３倍以上になってしまう２値高速シリアル伝送より遥かに有利である。
本実施形態においては、振幅多値変調を用いるが、振幅多値変調信号の伝送に関してはＤＣバランスを保つことが重要なことから、後で詳述するように、多値変調に適したスクランブルを掛けて伝送することが望ましい。
【００３０】
また、フレーム同期信号ＦＳＹＮＣについては、クロック再生回路が充分検出できる振幅があればよいが、図２の（Ｂ）、および図３（Ａ），（Ｂ）に示すように、２値で反転するフレーム同期信号ＦＳＹＮＣの振幅を多値変調部分のＬＳＢの整数倍とすれば、この最大値と最小値をリファレンスに多値変調部分の各スライスレベルを算出することができるので、伝送経路や回路の状態によって振幅が変動した場合に自動補正（適用制御）を行うことが容易になる。
【００３１】
図２の（Ｂ）に示すフレーム同期信号ＦＳＹＮＣの振幅は多値変調信号の振幅と同レベルとして設定されている。
図３（Ａ）に示すフレーム同期信号ＦＳＹＮＣの振幅は多値変調信号の振幅より低いレベルに設定されている。
これに対して、図３（Ｂ）に示すフレーム同期信号ＦＳＹＮＣの振幅は多値変調信号の振幅より高いレベルに設定されている。
すなわち、２値で反転するフレーム同期信号ＦＳＹＮＣの振幅を多値変調部分のＬＳＢの整数倍とすればよく、フレーム同期信号ＦＳＹＮＣの振幅は多値変調信号の振幅と等しいか、低いから高いかは、システムに応じて選定すればよい。
【００３２】
送信装置２は、多値信号を伝送するにあって、ＡＣ結合を含む広帯域回路において、分解能の高い、あるいは、Ｓ／Ｎ比の高い多値伝送を可能にするため、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長くしたデータフォーマットのｎビット送信データ列を生成して、光伝送路５に送出する。
なお、本実施形態においては、各ビットの最大許容連続ビット長についてＭＳＢからＬＳＢに向かって長くするその長さは、各ビットの重みの逆数に比例した値とする。
【００３３】
ＡＣ結合の回路で多値伝送すると、ＭＳＢのＤＣ変動がＬＳＢに与える影響は無視できないケースが発生する。ＭＳＢとＬＳＢが同じデータパターンであっても、ＤＣ変動は、ＭＳＢの方が大きい。そのＤＣ変動は連続ビット長が長いほど大きくなり、多値伝送信号の分解能を劣化させることに繋がる。
そこで、本実施形態においては、各ビットの最大許容連続ビット長についてＭＳＢからＬＳＢに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としている。
なお、運用するときは、その許容値以下であれば良い。
【００３４】
さらに具体的には、送信装置２が生成する送信データにおいて、ｎビット送信データ列[n-1:0]の各ビット[k]の重みがＬＳＢの重みの2^k（なお、^はべき乗を示す、ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である場合、ｎビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、ＭＳＢの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である。
【００３５】
なお、以下の説明では、データ処理装置４から取得した、送信すべきデータを光信号に変換したものをデータ信号と称する。
送信装置２は、このデータ信号のほか、データ信号の先頭または最後尾に上述した２値のフレーム同期信号ＦＳＹＮＣを付加して受信装置３に送信する。
また、送信装置２は、たとえば後述するように、自らのＬＤ（レーザダイオード）パワー制御および受信側でのクロック再生のため、光信号としての参照信号を生成し、この参照信号をデータ信号に付加して受信装置３に送信する。
【００３６】
参照信号の間隔は、適宜設定することができるが、送信装置２〜受信装置３間のクロックずれの許容レベルや光伝送路５による損失の変動速度、温度変化に伴うＬＤパワーの変動速度に応じて、システム上必要な上限値が定まる。
本実施形態に係る光伝送システム１では、データ信号の先頭側に参照信号が付加されて送信される。
【００３７】
受信装置３は、送信装置２から送出された光信号を受信するフォトダイオードＰＤ１を備える。
受信装置３では、送信装置２から受信したフレーム同期信号ＦＳＹＮＣ（または参照信号に含まれるパルス）に基づいて、クロック信号ＣＬＫ２を再生し、再生したクロック信号ＣＬＫ２に基づいて受信したデータ信号のサンプリング等によりアナログ・デジタル変換を行って、データ再生（復調）を行う。
受信装置３は、送信装置２から光伝送路５を伝搬された多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号ＦＳＹＮＣの最大値と最小値を検出し、その値から多値変調部分の各スライスレベルを算出して自動補正（適用制御）を行う機能を有している。
受信装置３は、検出した２値のフレーム同期信号の最大値と最小値に基づいて、受信用ＡＤコンバータの基準電圧を変化させて自動補正を行う。
また、受信装置３は、送信側の多値変調ビット数より２ビット以上階調が細かいＡＤコンバータを有し、２値のフレーム同期信号部分のデータの最大値と最小値に基づいて、多値変調部分のデジタルデータの復調を行うように構成可能である。
【００３８】
次に、送信装置２の具体的な構成について説明する。
図４は、送信装置２の回路構成の一例を示す図である。
【００３９】
図４に示すように、送信装置２は、データ処理部としてのデータ並べ替え部２１、オートパワーコントロール部(APC：Auto Power Control)２２、電流制御部２３、分解能設定部２４、デジタル・アナログ変換器（ＤＡＣ）２５、発光素子としてのレーザダイオードＬＤ１、モニタ用受光素子としてのフォトダイオードＰＤ２を有する。
【００４０】
データ並べ替え部２１は、データ処理装置４から受信したＭＡＣフレームをたとえば３ビット単位で処理するために、クロック信号ＣＬＫ１に同期させるシリアルデータＤＡＴＡを３ビット（データＤ０〜Ｄ２）のパラレル信号に変換する。さらに、ｎビットデータＤ０〜Ｄ２のレベルに応じた信号が電流制御部２３に与えられる。
図４において、たとえばデータＤ２が「１」の場合には、信号Ｓ２１１が「Ｌレベル（ローレベル）」となり、信号Ｓ２１２が「Ｈレベル」となる。また、たとえばデータＤ２が「０」の場合には、信号Ｓ２１１が「Ｈレベル」となり、信号Ｓ２１２が「Ｌレベル」となる。他のデータＤ１、Ｄ０についても同様である。
【００４１】
電流制御部２３は、図４に示すように、データ並べ替え部２１のｎビット出力（データＤ０〜Ｄ２）に対応する電流がレーザダイオードＬＤ１に流れるように制御する制御回路２３０〜２３２と、レーザダイオードＬＤ１のバイアス電流を生成する電流制御回路２３３とによって構成される。
図４に示すように、それぞれデータＤ０〜Ｄ２に対応する電流制御回路２３０〜２３２は、同一の構成であるため、以下、電流制御回路２３２のみについてその構成を説明する。
【００４２】
電流制御回路２３２は、図４に示すように、負荷抵抗Ｒ１,Ｒ２、エミッタコモンのｎｐｎ型トランジスタＱ１およびＱ２、定電流源としてのｎｐｎ型トランジスタＱ３、オペアンプＯＰＡ１、抵抗Ｒ３を有する。
データＤ２が「１」のときには、信号Ｓ２１１がＬレベルとなり、信号Ｓ２１２がＨレベルとなるため、トランジスタＱ１がオフし、トランジスタＱ２がオンする。トランジスタＱ２のコレクタはレーザダイオードＬＤ１のカソード側とキャパシタＣ７を介して結合されている。したがって、定電流源であるトランジスタＱ３のエミッタ電流にほぼ等しい電流を、レーザダイオードＬＤ１側からトランジスタＱ２を介して流す（引っ張る）ことになる。
データＤ２が「０」のときには、信号Ｓ２１１がＨレベルとなり、信号Ｓ２１２がＬレベルとなるため、トランジスタＱ１がオンし、トランジスタＱ２がオフする。したがって、レーザダイオードＬＤ１側から電流は流れない（引っ張らない）。
【００４３】
データＤ２が「１」のときに定電流源であるトランジスタＱ３のエミッタを流れる電流は、オペアンプＯＰＤ１の入力端子の一方に設定される信号Ｓ２によって設定される。すなわち、オペアンプＯＰＡ１の出力端子は、トランジスタＱ３のベースを介して入力側にフィードバックされているので、釣り合い状態では、オペアンプＯＰＡ１の入力端子の他方の電圧レベルは、信号Ｓ２と同等となり、エミッタ電流Ｉ２は（Ｓ２の電圧レベル）／Ｒ３となる。
【００４４】
なお、他の電流制御回路２３０，２３１の抵抗Ｒ２と接続されたトランジスタＱ２のコレクタは、それぞれ異なるキャパシタＣ０，Ｃ１を介してレーザダイオードＬＤ１のカソード側に接続されている。
【００４５】
また、レーザダイオードＬＤ１のバイアス電流を生成する電流制御回路２３３は、たとえば電流制御回路２３０〜２３２のトランジスタＱ３、抵抗Ｒ３、オペアンプＯＰＡ１に対応するｎｐｎ型トランジスタＱ４、抵抗Ｒ４、オペアンプＯＰＡ２、およびレーザダイオードＬＤ１のカソード側と各キャパシタＣ０，Ｃ１の接続点とトランジスタＱ４のコレクタとの間に接続されたインダクタＬ１を含む。
【００４６】
本実施形態において、電流制御回路２３０〜２３７を抵抗Ｒ２で生じる電圧変化によってレーザダイオードＬＤ１を駆動するようにしたのは、以下の理由による。
たとえば各電流制御回路２３０〜２３２のトランジスタＱ２を抵抗に接続せずに、いわゆるオープンコレクタとしてキャパシタを介さずにレーザダイオードＬＤ１のカソード側に接続する場合、多値で、高速変調を行うには、オープンコレクタの出力容量がネックになる。
すなわち、出力インピーダンスの変動が大きく、それがあるビットが電流出力する際に、他のビットが電流出力しているか否かによって負荷が変わり、発光素子であるレーザダイオードＬＤ１に流れる電流が不安定になるおそれがある。すなわち、ビット間で影響しあうおそれがある。
また、出力インピーダンスが容量性であり、高速変調の際にはレーザダイオードＬＤ１だけでなく、他ビットの出力段の容量からも電流を引き抜くことになり、光出力信号の多値下がり、立ち上がりが遅くなるおそれがある。すなわち、寄生容量により変調速度が遅くなるおそれがある。
そこで、本実施形態においては、トランジスタＱ２の出力に、トランジスタの寄生容量が影響しないように、抵抗Ｒ２で生じる電圧変化によってレーザダイオードＬＤ１を駆動し、また、各ビット出力間での高周波信号の反射を防ぐため、伝送路５とインピーダンス整合させるように構成している。
抵抗を付加することによって、レーザダイオードＬＤ１のＤＣ電位とドライバ出力のＤＣ電位は均衡（バランス）しなくなることから、キャパシタＣ０〜Ｃ２を介したＡＣ結合を行う構成を採用している。
【００４７】
上述したように、本実施形態における光多値伝送の送信装置２の電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３２が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが回路のオン／オフに関わらず一定になるようにする構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続されていることから、あるビットで電流出力する際に、他のビットが電流出力状況による負荷変動がなくなり、発光素子に流れる電流が安定化する。
また、電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３２が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、駆動電流の周波数成分の必要帯域内での出力段寄生容量によるインピーダンスよりも小さくなるように構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続され、その抵抗値を、電流出力段の容量によるインピーダンスよりも小さくすることより、光出力信号の立ち上がり、立ち下がりが速くなる。
また、電流制御部２３において、各ビットの発光素子駆動回路としての電流制御回路２３０〜２３２が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、発光素子であるレーザダイオードＬＤ１へ接続される伝送路の特性インピーダンスに等しくなるように構成され、電流出力段は基準電位（本実施形態では電源電位ＶＣＣ）と抵抗を介して接続され、その抵抗値を、レーザダイオード（発光素子）ＬＤ１と電流出力段を接続する伝送路の特性インピーダンスと等しくなるようにすることにより、電流出力段と基板上の伝送路（配線）とのインピーダンス不整合による反射を抑制できる。
【００４８】
各電流制御回路２３０〜２３２は、図４のように、トランジスタＱ１とＱ２により形成される差動出力段の一方のトランジスタだけでレーザダイオードＬＤ１を駆動する構成に他、図５（Ａ）、（Ｂ）に示すように、トランジスタＱ２のコレクタをキャパシタＣ１１を介してレーザダイオードＬＤ１のカソード側に接続するとともに、抵抗Ｒ２に接続されたトランジスタＱ１のコレクタをキャパシタＣ１２を介してレーザダイオードＬＤ１のアノード側に接続して、差動出力段の両方で駆動するように構成することも可能である。
なお、図５（Ｂ）の例においては、レーザダイオードＬＤ１のアノード側のインダクタＬ２を接続して整合性の向上を図った構成を採用している。
【００４９】
分解能設定部２４では、デジタル・アナログ変換器（ＤＡＣ）２４１と複数の演算増幅器２４２を含み、オートパワーコントロール部２２によって生成される調整用信号Ｓｍｏｄをアナログ信号Ｓ２に変換するとともに、そのアナログ信号Ｓ２の電圧レベルを順に１／２倍にしていく。これによって、信号Ｓ１，Ｓ０が順に生成される。
つまり、Ｓ１＝（１／２）×Ｓ２、Ｓ０＝（１／２）×Ｓ１、となる。
【００５０】
前述したように、電流制御部２３の各電流制御回路２３０〜２３２では、対応するデータＤ０〜Ｄ２が「１」のときに、信号Ｓ０〜Ｓ２の電圧レベルに応じた定電流Ｉ０〜Ｉ２が生成される。そして、上述した信号Ｓ２，Ｓ１，Ｓ０の設定によって、定電流Ｉ２，Ｉ１，Ｉ０は、順に電流値が１／２倍されたものとなる。
つまり、Ｉ１＝（１／２）×Ｉ２、Ｉ０＝（１／２）×Ｉ１、となる。
【００５１】
デジタル・アナログ変換器（ＤＡＣ）２５は、オートパワーコントロール部２２によって生成される一定のバイアス信号Ｓｂｉａｓをアナログ信号Ｓ３に変換する。
アナログ信号Ｓ３に応じて、電流制御部２３の電流制御回路２３３は、定電流Ｉ３が生成される。この定電流Ｉ３は、データ並べ替え部２１に入力されるシリアルデータＤＡＴＡに依存せずに一定光量の光信号を確保するための電流である。
【００５２】
レーザダイオードＬＤ１には、電流制御部２３の各電流制御回路を流れる定電流を積算した電流が流れる。すなわち、レーザダイオードＬＤ１に流れる電流ＩＬＤ１は、Ｉ０＋Ｉ１＋Ｉ２＋Ｉ３である。これによって、３ビットのパラレルデータＤ０〜Ｄ２に応じた多値の電流が発光素子としてのレーザダイオードＬＤ１を流れ、多値の光信号が送出される。
このように、送信装置２では、パラレルデータＤ０〜Ｄ２のビットごとに、各電流制御回路２３０〜２３２によってビットの重みが与えられ、振幅多重化された多値の光信号が光伝送路５に送出される。
【００５３】
フォトダイオードＰＤ２およびオートパワーコントロール部２２は、レーザダイオードＬＤ１のパワー制御のためのフィードバックループを構成する。すなわち、レーザダイオードＬＤ１によって生成された光信号は、フォトダイオードＰＤ２によって受光され、光電変換されてオートパワーコントロール部２２にフィードバックされ、その値に応じて調整用信号Ｓｍｏｄが変更される。
ＬＤパワー制御は、たとえば温度変化などの環境変化によって生ずるレーザダイオードの出力特性の変化を補償するために定期的に行う、送信装置２のキャリブレーション処理である。通常、ＬＤパワー制御は、１秒〜１０秒ごとの長い期間おきに行われる。
ＬＤパワー制御が完了した後に、送出すべきデータ（たとえば３ビット単位のＭＡＣフレームのデータ）がデータ並べ替え部２１に与えられるが、そのときには、オートパワーコントロール部２２の調整用信号Ｓｍｏｄの信号レベルは固定され、フィードバックループが機能しない状態となる。
【００５４】
次に、本実施形態に係るデータ並べ替え部２１の具体的な構成例について説明する。
なお、ここでは、送信すべきデータは３ビットとして説明する。
【００５５】
図６は、本実施形態に係るデータ並べ替え部２１を形成する３ビット対応のデータスクランブラの構成例を示すブロック図である。
図７は、本実施形態に係るデータ並べ替え部２１を形成する３ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【００５６】
データスクランブラ２１０は、図６および図７に示すように、Ｍ４系列ランダム生成部２１１、Ｍ８系列ランダム生成部２１２、Ｍ１６系列ランダム生成部２１３、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）２１４、２ＳＢ用ＥＸＯＲ２１５、およびＬＳＢ用ＥＸＯＲ２１６を有している。
【００５７】
この回路は、基本的に、前述したように、各ビット[k]の重みはＬＳＢの重みの2^k(ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である。
そして、ｎ＝３の場合、ＭＳＢの最大許容連続ビット長を４ビットとすると、それを基準に、２ＳＢの最大許容連続ビット長がＭＳＢの２倍に、ＬＳＢの最大許容連続ビット長がＭＳＢの４倍になるように構成されている。
そして、前述した、送信装置２が生成する送信データにおいて、ｎビット送信データ列[n-1:0]の各ビット[k]の重みがＬＳＢの重みの2^k（なお、^はべき乗を示す、ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である場合、ｎビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、ＭＳＢの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、ＭＳＢはk=n-1、ＬＳＢはk=0)倍である、という構成を具体化した回路構成となっている。
【００５８】
Ｍ４系列ランダム生成部２１１は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１１１を形成する４個のフリップフロップＦ２１１−１〜Ｆ２１１−４と、第１段目のフリップフロップＦ２１１−１の出力と最終段のフリップフロップＦ２１１−４の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１１−１の入力端に供給するＥＸＯＲ２１１２と、を有している。
そして、ＥＸＯＲ２１４は、シフトレジスタ２１１１の最終段のフリップフロップＦ２１１−４の出力と３ビットの送信すべきデータのＭＳＢとの排他的論理和をとって、スクランブルされたＭＳＢ（あるいは擬似ＭＳＢ）を生成する。
【００５９】
Ｍ８系列ランダム生成部２１２は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１２１を形成する８個のフリップフロップＦ２１２−１〜Ｆ２１２−８と、第４段目のフリップフロップＦ２１２−４の出力と最終段のフリップフロップＦ２１２−８の出力との排他的論理和をとるＥＸＯＲ２１２２と、第３段目のフリップフロップＦ２１２−３の出力とＥＸＯＲ２１２２の出力との排他的論理和をとるＥＸＯＲ２１２３と、第２段目のフリップフロップＦ２１２−２の出力とＥＸＯＲ２１２３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１２−１の入力端に供給するＥＸＯＲ２１２４と、を有している。
そして、ＥＸＯＲ２１５は、シフトレジスタ２１２１の最終段のフリップフロップＦ２１２−８の出力と４ビットの送信すべきデータの２ＳＢとの排他的論理和をとって、スクランブルされた２ＳＢ（あるいは擬似２ＳＢ）を生成する。
【００６０】
Ｍ１６系列ランダム生成部２１３は、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１３１を形成する１６個のフリップフロップＦ２１３−１〜Ｆ２１３−１６と、第１２段目のフリップフロップＦ２１３−１２の出力と最終段のフリップフロップＦ２１３−１６の出力との排他的論理和をとるＥＸＯＲ２１３２と、第３段目のフリップフロップＦ２１３−３の出力とＥＸＯＲ２１３２の出力との排他的論理和をとるＥＸＯＲ２１３３と、第１段目のフリップフロップＦ２１３−１の出力とＥＸＯＲ２１３３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１３−１の入力端に供給するＥＸＯＲ２１３４と、を有している。
そして、ＥＸＯＲ２１６は、シフトレジスタ２１３１の最終段のフリップフロップＦ２１３−１６の出力と４ビットの送信すべきデータの３ＳＢとの排他的論理和をとって、スクランブルされたＬＳＢ（あるいは擬似ＬＳＢ）を生成する。
【００６１】
なお、前述したように、最大許容連続ビット長は、許容値以下に設定可能である。
図８および図９は、決められた、許容連続ビット長に対して、各ビットの最大連続ビット長を１ビット短くしたデータスクランブラ２１０Ａを示している。
【００６２】
図８は、本実施形態に係るデータ並べ替え部２１を形成する３ビット対応のデータスクランブラの構成例を示すブロック図である。
図９は、本実施形態に係るデータ並べ替え部２１を形成する３ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
なお、図８および図９においては、理解を容易にするため、図６および図７と同一構成部分は同一符号をもって表している。
【００６３】
データスクランブラ２１０Ａは、図８および図９に示すように、Ｍ３系列ランダム生成部２１１Ａ、Ｍ７系列ランダム生成部２１２Ａ、Ｍ１５系列ランダム生成部２１３Ａ、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）２１４、２ＳＢ用ＥＸＯＲ２１５、およびＬＳＢ用ＥＸＯＲ２１６を有している。
【００６４】
Ｍ３系列ランダム生成部２１１Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１１１Ａを形成する３個のフリップフロップＦ２１１−１〜Ｆ２１１−３と、第１段目のフリップフロップＦ２１１−１の出力と最終段のフリップフロップＦ２１１−３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ２１１−１の入力端に供給するＥＸＯＲ２１１２と、を有している。
そして、ＥＸＯＲ２１４は、シフトレジスタ２１１１Ａの最終段のフリップフロップＦ２１１−３の出力と３ビットの送信すべきデータのＭＳＢとの排他的論理和をとって、スクランブルされたＭＳＢ（あるいは擬似ＭＳＢ）を生成する。
【００６５】
Ｍ７系列ランダム生成部２１２Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１２１Ａを形成する７個のフリップフロップＦ２１２−１〜Ｆ２１２−７と、第３段目のフリップフロップＦ２１２−３の出力と最終段のフリップフロップＦ２１２−７の出力との排他的論理和をとるＥＸＯＲ２１２２と、を有している。
そして、ＥＸＯＲ２１５は、シフトレジスタ２１２１Ａの最終段のフリップフロップＦ２１２−７の出力と３ビットの送信すべきデータの２ＳＢとの排他的論理和をとって、スクランブルされた２ＳＢ（あるいは擬似２ＳＢ）を生成する。
【００６６】
Ｍ１５系列ランダム生成部２１３Ａは、クロック信号ＣＬＫが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ２１３１Ａを形成する１５個のフリップフロップＦ２１３−１〜Ｆ２１３−１５と、第１段目のフリップフロップＦ２１３−１２の出力と最終段のフリップフロップＦ２１３−１６の出力との排他的論理和をとるＥＸＯＲ２１３２と、を有している。
そして、ＥＸＯＲ２１６は、シフトレジスタ２１３１Ａの最終段のフリップフロップＦ２１３−１５の出力と３ビットの送信すべきデータの３ＳＢとの排他的論理和をとって、スクランブルされたＬＳＢ（あるいは擬似ＬＳＢ）を生成する。
【００６７】
次に、送信装置２が送出する参照信号について説明する。
参照信号は、たとえばＭＡＣフレームの８ビット単位など所定のデータ単位のデータ信号に対して挿入されるが、その目的としてＬＤパワー制御と受信側でのクロック信号再生がある。
ＬＤパワー制御は、前述したように、環境変化に対応するため１秒〜１０秒ごとの長い期間おきに行えばよいが、受信側でのクロック信号再生は、光伝送路５がたとえば光ファイバ線の場合、光ファイバ線にかかる曲げや引っ張りなどの物理的要因によって影響を受けるため、たとえばギガビット・イーサネット（登録商標）などの規格に対応した１ギガビット秒の光信号では、１００サンプルごとに１回（１ナノ秒に１回）等の非常に短い間隔で行う必要がある。
【００６８】
図１０は、参照信号の一例を示す光信号波形図であって、（Ａ）はＬＤパワー制御を行う場合、（Ｂ）はＬＤパワー制御を行わない場合、をそれぞれ示す。
図１０に示すように、ＬＤパワー制御を行う場合（図１０（Ａ））、特に電源投入時やリセット時にはレーザダイオードＬＤ１の出力が安定するまでに時間がかかり、その出力が安定した後にＬＤパワー制御を行うため、参照信号ＳＲＥＦとして長い期間を必要とする。
一方、ＬＤパワー制御を行わない場合には（図１０（Ｂ））、参照信号ＳＲＥＦは、受信装置３側でクロック信号を再生させるためのパルス（クロック再生のためには少なくとも１つあればよい）を含んでいれば足り、参照信号ＳＲＥＦとして長い期間を必要としない。
このように、参照信号ＳＲＥＦは、送信タイミングに応じて信号期間が異なる信号となっている。
【００６９】
本実施形態に係る光伝送システム１において、参照信号ＳＲＥＦは、ｎビット単位で送信されるＭＡＣフレームのフレーム番号を受信側に伝達する機能を含む。このフレーム番号は、上述したクロック信号再生用のパルスの数によって規定される。
【００７０】
図１１は、フレーム番号を規定した参照信号の一例を示す光信号波形図である。
図１１に示す例では、ｎビットのデータ信号の先頭に付加される参照信号ＳＲＥＦのパルス数が順に４→３→２と変化している。このパルス数を受信装置３側でカウントして、フレーム番号と対応付ける。
図１１において、図示していないが、データ信号ＳＤＡＴＡの先頭または最後尾にはフレーム同期信号ＦＤＹＮＣが付加される。
【００７１】
なお、フレーム番号に加えて、受信側での光信号のキャリブレーションのためのベース信号（調整用パルス）を、参照信号に含めてもよい。
光信号は、光伝送路（たとえば光ファイバ線）５の物理的要因（曲げ、引っ張り）に応じて影響を受ける伝送特性（非線形特性）の変化によって、送信した光信号の光量が同一であっても、受信装置３側における光信号の受信レベルが大きく変化する場合がある。この変化を補償するために、受信装置３側で受信レベルの調整を行う処理がキャリブレーションである。
【００７２】
図１２は、この調整用パルスとフレーム番号を示すパルスとを含む参照信号の光信号波形の一例を示す図である。
図１２に示す参照信号は、伝送特性の非線形特性を補正するために、データ信号としての光信号の最大値および最小値を含む３値のパルスを有している。この３値に対応するデジタル値の選択は、通信プロトコル上、送信装置２〜受信装置３間で予め行っておく必要がある。
図１２に示す参照信号では、３つのデジタル値に対応した振幅レベルａ，ｂ，ｃの３つのパルスを含む参照信号が受信装置３に伝達されて、データ信号の補正（キャリブレーション）のために利用される。
【００７３】
なお、図１２に示すように、参照信号において、フレーム番号を示す複数パルスの前に調整用パルスＡＰＬＳを挿入する場合、または、フレーム番号を示す複数パルスのうち最初の３パルスを調整用パルスとする場合、その調整用パルスに基づいて受信側でクロック信号を再生できるので、フレーム番号を示すパルスは、多値のパルスとしてもよい。
すなわち、パルスの数とフレーム番号とを対応付けるのではなく、異なる振幅を持つ複数パルスによってフレーム番号を規定するようにすることができる。これによって、フレーム番号の数が非常に多い場合であっても、少ないパルス数でフレーム番号を表現でき、効率的な通信が可能となる。
【００７４】
次に、受信装置３の具体的な構成について説明する。
図１３は、受信装置３の回路構成の一例を示す図である。
【００７５】
図１３に示すように、受信装置３は、受光素子としてのフォトダイオードＰＤ１、抵抗Ｒ３１、結合キャパシタＣ３１、バッファアンプ３１、クロック再生部３２、アナログ・デジタル変換器（ＡＤＣ）３３、およびデータ再生部３４を有する。
【００７６】
バッファアンプ３１は、フォトダイオードＰＤ１および抵抗Ｒ３１によって光電変換されキャパシタＣ３１を介した信号を取り込み、アナログ信号Ｓ３１を生成する。
クロック再生部３２は、送信装置２から受信したフレーム同期信号（あるいは参照信号）に基づいて、送信装置２の動作クロック信号ＣＬＫと同一周波数のクロック信号ＣＬＫ２を生成する。
クロック再生部３２は、クロック信号ＣＬＫと同一周波数のクロック信号を生成するクロック発振器を備えており、たとえば２値のフレーム同期信号ＦＳＹＮＣ（あるいは参照信号ＳＲＥＦ）に含まれるパルスの立ち上がりエッジまたは立下りエッジに基づいて、クロック発振器が生成するクロック信号の位相を調整することで、クロック信号ＣＬＫと同一のクロック信号ＣＬＫ２を生成する。
【００７７】
アナログ・デジタル変換器３３は、クロック再生部３２よりクロック信号ＣＬＫ２が与えられ、このクロック信号ＣＬＫ２に基づいて、バッファアンプ３１の出力アナログ信号Ｓ３１をデジタル信号Ｓ３３に変換する。
【００７８】
データ再生部３４は、たとえばデスクランブラを含み、ｎビット（３ビット、４ビット、ある異は８ビット等）単位で振幅多重化された光信号（データ信号）に対応したデジタル信号Ｓ３３をデコード（デスクランブル）して、たとえば３ビットの場合、元のビットデータＤ０〜Ｄ２に変換する。
データ再生部３４は、送信装置２から光伝送路５を伝搬された多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号ＦＳＹＮＣの最大値と最小値を検出し、その値から多値変調部分の各スライスレベルを算出して自動補正（適用制御）を行う機能を有している。
データ再生部３４は、検出した２値のフレーム同期信号の最大値と最小値に基づいて、受信用ＡＤコンバータの基準電圧を変化させて自動補正を行う。
また、データ再生部３４は、たとえば図示しないカウンタによりカウントされた参照信号に含まれるパルスの数をカウントし、そのカウント値に対応したフレーム番号をその変換後のたとえばｎビットデータと対応付ける機能を有するように構成することも可能である。なお、この場合、カウント値とフレーム番号との対応関係は、プロトコル上規定し、図示しないメモリに設定しておく。
【００７９】
次に、本実施形態に係るデータ再生部３４の具体的な構成例について説明する。
【００８０】
データ再生部３４Ａは、データデスクラブラ３４０１、セレクタ３４０２、演算部３４０３、多値判定部３４０４、パラレル・シリアル変換部３４０５、および電源部３４０６を有する。
【００８１】
データデスクランブラ３４０１は、パラレル・シリアル変換部３４０５によるシリアルデジタル信号をデスクランブルして３ビットデータ列を生成する。
セレクタ３４０２は、ＡＤＣ３３による受信デジタルデータＳ３３からフレーム同期信号ＦＳＹＮＣと多値変調されている３ビットデータ部分を選択してフレーム同期信号ＦＳＹＮＣを演算部３４０３のメモリに保存し、３ビットデータを多値判定部３４０４に出力する。
【００８２】
演算部３４０３は、ＬＳＢの整数倍で反転する２値のフレーム同期信号ＦＳＹＮＣの最大値と最小値を検出し、その値から多値変調部分の各スライスレベルを算出して、キャリブレーション信号を多値判定部３４０４に供給する。
演算部３４０４は、検出した２値のフレーム同期信号の最大値と最小値に基づいて、受信用ＡＤＣ３３の基準電圧を変化させて自動補正を行うように電源部３４０４に指示を出す。
多値判定部３４０４は、セレクタ３４０２によるデジタルデータから演算部３４０３により供給されたキャリブレーション信号に基づき多値判定（多値復号）を行う。
パラレル・シリアル変換部３４０５は、多値判定されたパラレル信号をシリアル信号に変換してデータデスクランブラ３４０１に出力する。
電源部３４０６は、演算部３４０３により受けた指示に従って基準電圧を変化させる。
【００８３】
次に、データデスクランブラ３４０１の構成例について説明する。
まず、受信データが、送信側の図６および図７に対応して３ビットの場合のデータ再生部について説明する。
【００８４】
図１４は、本実施形態に係るデータ再生部３４を形成する３ビット対応のデータデスクランブラの構成例を示すブロック図である。
図１５は、本実施形態に係るデータ再生部３４を形成する３ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【００８５】
データデスクランブラ３４０１は、図１４および図１５に示すように、Ｍ４系列ランダム生成部３４１、Ｍ８系列ランダム生成部３４２、Ｍ１６系列ランダム生成部３４３、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）３４４、２ＳＢ用ＥＸＯＲ３４５、およびＬＳＢ用ＥＸＯＲ３４６を有している。
【００８６】
この回路も、図６および図７と同様の回路構成を有し、ｎ＝３の場合、ＭＳＢの最大許容連続ビット長を４ビットとすると、それを基準に、２ＳＢの最大許容連続ビット長がＭＳＢの２倍に、ＬＳＢの最大許容連続ビット長がＭＳＢの４倍になるように構成されている。
【００８７】
Ｍ４系列ランダム生成部３４１は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４１１を形成する４個のフリップフロップＦ３４１−１〜Ｆ３４１−４と、第１段目のフリップフロップＦ３４１−１の出力と最終段のフリップフロップＦ３４１−４の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４１−１の入力端に供給するＥＸＯＲ３４１２と、を有している。
そして、ＥＸＯＲ３４５は、シフトレジスタ３４１１の最終段のフリップフロップＦ３４１−４の出力と４ビットの受信データのスクランブルされているＭＳＢとの排他的論理和をとって、デスクランブルされたＭＳＢを生成する。
【００８８】
Ｍ８系列ランダム生成部３４２は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４２１を形成する８個のフリップフロップＦ３４２−１〜Ｆ３４２−８と、第４段目のフリップフロップＦ３４２−４の出力と最終段のフリップフロップＦ３４２−８の出力との排他的論理和をとるＥＸＯＲ３４２２と、第３段目のフリップフロップＦ３４２−３の出力とＥＸＯＲ３４２２の出力との排他的論理和をとるＥＸＯＲ３４２３と、第２段目のフリップフロップＦ３４２−２の出力とＥＸＯＲ３４２３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４２−１の入力端に供給するＥＸＯＲ３４２４と、を有している。
そして、ＥＸＯＲ３４６は、シフトレジスタ３４２１の最終段のフリップフロップＦ３４２−８の出力と４ビットの受信データのスクランブルされている２ＳＢとの排他的論理和をとって、デスクランブルされた２ＳＢを生成する。
【００８９】
Ｍ１６系列ランダム生成部３４３は、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４３１を形成する１６個のフリップフロップＦ３４３−１〜Ｆ３４３−１６と、第１２段目のフリップフロップＦ３４３−１２の出力と最終段のフリップフロップＦ３４３−１６の出力との排他的論理和をとるＥＸＯＲ３４３２と、第３段目のフリップフロップＦ３４３−３の出力とＥＸＯＲ３４３２の出力との排他的論理和をとるＥＸＯＲ３４３３と、第１段目のフリップフロップＦ３４３−１の出力とＥＸＯＲ３４３３の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４３−１の入力端に供給するＥＸＯＲ３４３４と、を有している。
そして、ＥＸＯＲ３４６は、シフトレジスタ３４３１の最終段のフリップフロップＦ３４３−１６の出力と４ビットの受信データのスクランブルされている３ＳＢとの排他的論理和をとって、デスクランブルされたＬＳＢを生成する。
【００９０】
次に、受信データが、送信側の図８および図９に対応して３ビットの場合のデータ再生部について説明する。
【００９１】
図１６は、本実施形態に係るデータ再生部３４を形成する３ビット対応のデータデスクランブラの他の構成例を示すブロック図である。
図１７は、本実施形態に係るデータ再生部３４を形成する３ビット対応のデータデスクランブラの具体的な他の構成例を示す回路図である。
なお、図１６および図１７においては、理解を容易にするため、図１４および図１５と同一構成部分は同一符号をもって表している。
【００９２】
データデスクランブラ３４０Ａは、図１６および図１７に示すように、Ｍ３系列ランダム生成部３４１Ａ、Ｍ７系列ランダム生成部３４２Ａ、Ｍ１５系列ランダム生成部３４３Ａ、ＭＳＢ用排他的論理和ゲート（ＥＸＯＲ）３４４、２ＳＢ用ＥＸＯＲ３４５、およびＬＳＢ用ＥＸＯＲ３４６を有している。
【００９３】
Ｍ３系列ランダム生成部３４１Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４１１Ａを形成する３個のフリップフロップＦ３４１−１〜Ｆ３４１−３と、第１段目のフリップフロップＦ３４１−１の出力と最終段のフリップフロップＦ３４１−４の出力との排他的論理和をとりその結果を第１段目のフリップフロップＦ３４１−１の入力端に供給するＥＸＯＲ３４１２と、を有している。
そして、ＥＸＯＲ３４４は、シフトレジスタ３４１１Ａの最終段のフリップフロップＦ３４１−３の出力と３ビットの受信データのスクランブルされているＭＳＢとの排他的論理和をとって、デスクランブルされたＭＳＢを生成する。
【００９４】
Ｍ７系列ランダム生成部３４２Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４２１Ａを形成する７個のフリップフロップＦ３４２−１〜Ｆ３４２−７と、第３段目のフリップフロップＦ３４２−３の出力と最終段のフリップフロップＦ３４２−７の出力との排他的論理和をとるＥＸＯＲ３４２２と、を有している。
そして、ＥＸＯＲ３４５は、シフトレジスタ３４２１Ａの最終段のフリップフロップＦ３４２−７の出力と３ビットの受信データのスクランブルされている２ＳＢとの排他的論理和をとって、デスクランブルされた２ＳＢを生成する。
【００９５】
Ｍ１５系列ランダム生成部３４３Ａは、クロック信号ＣＬＫ２が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ３４３１Ａを形成する１５個のフリップフロップＦ３４３−１〜Ｆ３４３−１５と、第１段目のフリップフロップＦ３４３−１の出力と最終段のフリップフロップＦ３４３−１５の出力との排他的論理和をとるＥＸＯＲ３４３２と、を有している。
そして、ＥＸＯＲ３４６は、シフトレジスタ３４３１Ａの最終段のフリップフロップＦ３４３−１５の出力と３ビットの受信データのスクランブルされている３ＳＢとの排他的論理和をとって、デスクランブルされたＬＳＢを生成する。
【００９６】
また、図１２に示したように、参照信号ＳＲＥＦがキャリブレーション用の調整用パルスＡＰＬＳを含む場合には、データ再生部３４は、変換後のデジタルデータに対してキャリブレーションを行う。
キャリブレーションでは、参照信号ＳＲＥＦに含まれる、キャリブレーションのためのベース信号（たとえば図１２に示すような、振幅レベルａ，ｂ，ｃの３つのパルス）の受信レベル（アナログ・デジタル変換器３３の出力デジタル値）と、予め通信プロトコルによって決められた３値のデジタル値とに基づいて、非線形の伝送特性を補正するための換算式が決定される。そして、データ再生部３４は、この換算式によって、その後に受信するデータ信号のデジタル値を補正する。
３点に基づく換算式の決定方法は、多項式による補間法（たとえばスプライン補間法）など様々な方法を適用することができる。
【００９７】
また、受信装置３は、送信側の多値変調ビット数より２ビット以上階調が細かいＡＤコンバータを有し、２値のフレーム同期信号部分のデータの最大値と最小値に基づいて、多値変調部分のデジタルデータの復調を行うように構成することも可能である。
【００９８】
次に、光伝送システム１の動作を説明する。
【００９９】
先ず、システムの起動と同時に、送信装置２ではＬＤパワー制御が開始される。これによって、送信すべきデジタル信号に対して一定光量の光信号が送出されるように、レーザダイオードＬＤ１に流れる電流値が調整される。
送信装置２においては、シリアル・パラレル変換部２１で、送信すべきデータがパラレルデータＤ０〜Ｄ２に変換され、電流制御部２３により電流値が調整されてレーザダイオードＬＤ１から送出される。３ビット（８値）の送信データの先頭または最後尾には２値のフレーム同期信号ＦＳＹＮＣが付加される。
また、参照信号ＳＲＥＦも送出される。
【０１００】
そして、受信装置３においては、２値のフレーム同期信号ＦＳＹＮＣのパルスの立ち上がりエッジまたは立下りエッジを認識した時点でクロック再生ＣＬＫ２を行う。このクロック信号ＣＬＫ２はＡＤＣ３３、データ再生部３４のデータデスクランブラ３４０１、パラレル・シリアル変換武３４０２、演算部３４０３に供給される。
【０１０１】
データ再生部３４においては、セレクタ３４０２でＡＤＣ３３による受信デジタルデータＳ３３からフレーム同期信号ＦＳＹＮＣと多値変調されている３ビットデータ部分が選択されフレーム同期信号ＦＳＹＮＣが演算部３４０３のメモリに保存され、３ビットデータが多値判定部３４０４に出力される。
演算部３４０３においては、ＬＳＢの整数倍で反転する２値のフレーム同期信号ＦＳＹＮＣの最大値と最小値が検出され、その検出値から多値変調部分の各スライスレベルを算出されて、キャリブレーション信号として多値判定部３４０４に供給される。
また、演算部３４０４においては、検出した２値のフレーム同期信号の最大値と最小値に基づいて、受信用ＡＤＣ３３の基準電圧を変化させて自動補正を行うように電源部３４０４に指示が出される。
多値判定部３４０４では、セレクタ３４０２によるデジタルデータから演算部３４０３により供給されたキャリブレーション信号に基づき多値判定（多値復号）が行われ、パラレル・シリアル変換部３４０５に供給される。パラレル・シリアル変換部３４０５は、多値判定されたパラレル信号がシリアル信号に変換されてデータデスクランブラ３４０１に出力される。
そして、データデスクランブラ３４０１において、パラレル・シリアル変換部３４０５によるシリアルデジタル信号をデスクランブルして３ビットデータ列が生成される。
また、電源部３４０６により、演算部３４０３により受けた指示に従ってＡＤＣ３３の基準電圧が所望の値に変更される。
【０１０２】
以上説明したように、本実施形態に係る光伝送システム１は、たとえば３本のシリアルデータを３ビット（８値）の振幅多値変調（Multi-Level Pulse Amplitude Modulation）信号に変換し、その変調信号の先頭または最後尾に２値で反転するフレーム同期信号ＦＳＹＮＣを付加して伝送することで１本のシリアルデータとして伝送する送信装置２と、送信装置２から受信したフレーム同期信号ＦＳＹＮＣに基づいて、クロック信号ＣＬＫ２を再生し、再生したクロック信号ＣＬＫ２に基づいて受信したデータ信号のサンプリング等によりアナログ・デジタル変換を行って、データ再生（復調）を行う受信装置３とを有し、受信装置３は、送信装置２から光伝送路５を伝搬された多値変調部分のＬＳＢの整数倍で反転する２値のフレーム同期信号ＦＳＹＮＣの最大値と最小値を検出し、その値から多値変調部分の各スライスレベルを算出して自動補正（適用制御）を行う機能を有していることから、コスト高、大型化を招くことなく、スキューの発生を抑止でき、多値信号の伝送を、分解能を劣化させることがなく、効率的に行うことができる。
すなわち、比較的低いサンプリングクロックでより多くのデータを伝送できるパラレルバスと同じような利点を持ちながら、シリアル伝送の利点を併せ持つ送信データフォーマットを実現できる。
具体的には、複数本必要な伝送を1本のケーブル（電線・ファイバ）に集約してコストダウンを図ることができる。また、比較的低速な低コストデバイスで大容量伝送を実現できる等の利点がある。
【０１０３】
また、送信装置２において、多値信号を伝送するにあって、送信すべきデータの各ビットの最大許容連続ビット長を、ＭＳＢからＬＳＢに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としたデータフォーマットのｎビット送信データ列を生成して、光伝送路５に送出することから、ＡＣ結合を含む広帯域回路において、ＤＣバランスを適正に保持することが可能で、分解能の高い、あるいは、Ｓ／Ｎ比の高い多値伝送を可能にする利点がある。
【０１０４】
また、送信装置２において、たとえばｎビットのフレーム同期信号を含むデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスをカウントしてフレーム番号を認識し、ｎビットごとに受信するデータ信号と対応付けるように構成することも可能である。
【０１０５】
なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。たとえば、実施形態に係る光伝送方法は、光空間伝送にも適用することができる。
【図面の簡単な説明】
【０１０６】
【図１】実施形態に係る光伝送システムの構成を示す図である。
【図２】８ビット分解能で送信するＴＭＤＳ信号およびフレーム同期信号を付加した伝送すべきシリアルデータ例を示す図である。
【図３】本実施形態に係るフレーム同期信号の構成例を示す図である。
【図４】実施形態における送信装置の回路構成の一例を示す図である。
【図５】送信装置の電流制御回路の他の構成例を示す回路図である。
【図６】実施形態の送信装置のデータ並べ替え部を形成する３ビット対応のデータスクランブラの構成例を示すブロック図である。
【図７】実施形態の送信装置のデータ並べ替え部を形成する３ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図８】実施形態の送信装置のデータ並べ替え部を形成する３ビット対応のデータスクランブラの他の構成例を示すブロック図である。
【図９】実施形態の送信装置のデータ並べ替え部を形成する３ビット対応のデータスクランブラの他の具体的な構成例を示す回路図である。
【図１０】参照信号の一例を示す光信号波形図である。
【図１１】フレーム番号を規定した参照信号の一例を示す光信号波形図である。
【図１２】調整用信号を加えた参照信号の一例を示す光信号波形図である。
【図１３】実施形態における受信装置の回路構成の一例を示す図である。
【図１４】実施形態の受信装置のデータ再生部を形成する３ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図１５】実施形態の受信装置のデータ再生部を形成する３ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図１６】実施形態の受信装置のデータ再生部を形成する３ビット対応のデータデスクランブラの他の構成例を示すブロック図である。
【図１７】実施形態の受信装置のデータ再生部を形成する３ビット対応のデータデスクランブラの他の具体的な構成例を示す回路図である。
【符号の説明】
【０１０７】
１・・・光伝送システム、２・・・送信装置、２１・・・データ並べ替え部、２２・・・オートパワーコントロール部、２３・・・電流制御部、２４・・・分解能設定部、２５・・・デジタル・アナログ変換器（ＤＡＣ）、３・・・受信装置、３１・・・バッファアンプ、３２・・・クロック再生部、３３・・・アナログ・デジタル変換器（ＡＤＣ）、３４・・・データ再生部、３４０１・・・データデスクラブラ、３４０２・・・セレクタ、３４０３・・・演算部、３４０４・・・多値判定部、３４０５・・・パラレル・シリアル変換部、３４０６・・・電源部、ＬＤ１・・・レーザダイオード、ＰＤ１，ＰＤ２・・・フォトダイオード、４・・・データ処理装置、５・・・光伝送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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