(57)【要約】【課題】従来と比較して歩留まりを向上させることができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、素子分離膜２を形成するために、素子領域に位置する半導体基板上にマスク膜２１，２２を形成する工程と、マスク膜２１，２２の寸法を測定する工程と、マスク膜２１，２２の設計寸法に対する測定寸法の差に基づいて、素子分離膜２を形成するための熱酸化量を算出する工程と、算出した熱酸化量に従って、マスク膜２１，２２をマスクとして半導体基板１を熱酸化することにより、素子分離膜２を形成する工程とを具備する。【選択図】図１
2008042045.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜を形成するために、素子領域に位置する半導体基板上にマスク膜を形成する工程と、
前記マスク膜の幅を測定する工程と、
前記マスク膜の設計幅に対する測定幅の差に基づいて、素子分離膜を形成するための熱酸化量を算出する工程と、
前記算出した熱酸化量に従って、前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記半導体基板に素子分離膜を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜によって分離された前記半導体基板の素子領域の幅を測定する工程と、
前記素子領域に位置する半導体基板に犠牲熱酸化膜を形成する工程と、
前記素子領域の設計幅に対する測定幅の差に基づいて、前記犠牲熱酸化膜を除去するときのエッチング量を算出する工程と、
前記算出したエッチング量に従ってエッチングを行うことにより、前記犠牲熱酸化膜を除去し、かつ前記素子分離膜の表層を除去する工程と、
を具備する半導体装置の製造方法。
【請求項３】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜によって分離された前記半導体基板の素子領域の幅を測定する工程と、
前記素子領域に位置する前記半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記素子分離膜上に半導体膜を形成する工程と、
前記半導体膜上にフォトレジスト膜を形成する工程と、
前記素子領域の設計幅に対する測定幅の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることによりゲート電極を形成する工程と、
を具備する半導体装置の製造方法。
【請求項４】
第１及び第２の半導体基板それぞれにトランジスタのゲート絶縁膜を形成する工程と、
前記第１の半導体基板の前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する前記ゲート絶縁膜の測定膜厚の差に基づいて、前記第２の半導体基板の前記ゲート絶縁膜の下方に形成されるポケット領域又はＬＤＤ領域に導入する不純物量を算出する工程と、
前記算出した不純物量に従って前記第２の半導体基板のポケット領域又はＬＤＤ領域に不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項５】
半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記ゲート絶縁膜の下方に位置するポケット領域又はＬＤＤ領域に導入する不純物量を算出する工程と、
前記算出した不純物量に従って前記ポケット領域又はＬＤＤ領域に不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項６】
第１及び第２の半導体基板それぞれに半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記第１の半導体基板に形成された前記ゲート絶縁膜の膜厚を測定する工程と、
前記第２の半導体基板の前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にフォトレジスト膜を形成する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることにより、前記第２の半導体基板にゲート電極を形成する工程と、
を具備する半導体装置の製造方法。
【請求項７】
半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にフォトレジスト膜を形成する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることによりゲート電極を形成する工程と、
を具備する半導体装置の製造方法。
【請求項８】
第１及び第２の半導体基板それぞれにトランジスタのゲート絶縁膜を形成する工程と、
前記第１の半導体基板に形成された前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記第２の半導体基板に形成されるゲート電極のサイドウォールとなる絶縁膜の膜厚を算出する工程と、
前記第２の半導体基板の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上及びその周囲上に、前記算出した膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項９】
半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、ゲート電極のサイドウォールとなる絶縁膜の膜厚を算出する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上及びその周囲上に、前記算出した膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１０】
半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の幅を測定する工程と、
前記ゲート電極の設計幅に対する前記ゲート電極の測定幅の差に基づいて、前記ゲート電極のサイドウォールとなる絶縁膜の膜厚を算出する工程と、
前記ゲート電極上及びその周囲上に、前記算出した膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
第１及び第２の半導体基板それぞれに素子分離膜を形成する工程と、
前記第１及び第２の半導体基板それぞれにおいて、前記素子分離膜上に半導体膜を形成する工程と、
前記第１の半導体基板に形成された前記半導体膜の厚さを測定する工程と、
前記半導体膜の設計膜厚に対する測定膜厚の差に基づいて、前記半導体膜に導入する不純物量を算出する工程と、
前記算出した不純物量に従って、前記第２の半導体基板に形成された前記半導体膜に不純物を導入する工程と、
前記半導体膜を選択的に除去することにより、前記第２の半導体基板に抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１２】
第１及び第２の半導体基板それぞれに素子分離膜を形成する工程と、
前記第１及び第２の半導体基板それぞれにおいて、前記素子分離膜上に半導体膜を形成する工程と、
前記第１の半導体基板に形成された前記半導体膜の厚さを測定する工程と、
前記第２の半導体基板に形成された前記半導体膜を選択的に除去することにより抵抗素子を形成する工程と、
前記半導体膜の設計膜厚に対する測定膜厚の差に基づいて、前記抵抗素子に導入する不純物量を算出する工程と、
前記算出した不純物量に従って前記抵抗素子に不純物を導入する工程と、
を具備する半導体装置の製造方法。
【請求項１３】
第１及び第２の半導体基板それぞれに素子分離膜を形成する工程と、
前記第１及び第２の半導体基板それぞれにおいて、前記素子分離膜上に半導体膜を形成する工程と、
前記第１の半導体基板に形成された前記半導体膜の厚さを測定する工程と、
前記第２の半導体基板に形成された前記半導体膜上にフォトレジスト膜を形成する工程と、
前記半導体膜の設計膜厚に対する測定膜厚の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることにより、前記第２の半導体基板に抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、従来と比較して歩留まりを向上させることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１０は、第１の従来例に係る半導体装置の製造方法を説明する為の断面図である。まず、シリコン基板１００に素子分離膜１０２を形成し、素子領域を他の領域から分離する。次いで、素子領域に位置するシリコン基板１００にゲート酸化膜１０３を形成し、次いでゲート酸化膜１０３上にゲート電極１０４を形成する。次いで、２つの低濃度不純物領域１０６及び２つのポケット領域１０６ａを形成し、さらにゲート電極１０４の側壁をサイドウォール１０５で覆う。次いで、ソース及びドレインとなる２つの不純物領域１０７を形成する。これにより、トランジスタが形成される（例えば特許文献１参照）。
【０００３】
第１の従来例において、それぞれの工程の後に、それぞれの工程で形成された部材の寸法を測定し、測定結果が基準の範囲内にあるか否かを検査している。また、最終的に形成されたトランジスタの性能が基準を満たしているか否かを検査している。
【０００４】
図１１は、第２の従来例に係る半導体装置の製造方法を説明する為の断面図である。まずシリコン基板１００に素子分離膜１０２を形成し、更に素子分離膜１０２上にポリシリコン膜を形成する。次いで、ポリシリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングすることにより、ポリシリコン膜を選択的に除去する。これにより、素子分離膜１０２上にはポリシリコン抵抗１１２が形成される。その後、ポリシリコン抵抗１１２に不純物を導入する。
【０００５】
【特許文献１】特開２０００−０４０７４７号公報（図１、第７段落〜第１４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、半導体装置を製造する際には、最終的に形成されたトランジスタの性能が基準を満たしていることを検査している。例えば個々の部材の寸法が基準の範囲内にある場合でも、複数の部材の寸法が設計値から大きくずれていた場合、これらのずれに起因した性能の劣化が重なることにより、トランジスタの性能が基準を満たさなくなることがある。
【０００７】
また、抵抗素子はアナログ回路に用いられるため、抵抗値を厳密に管理する必要がある。このため、抵抗素子を有する半導体装置の歩留まりを上げるためには抵抗値のばらつきを小さくする必要がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、従来と比較して歩留まりを向上させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、素子分離膜を形成するために、素子領域に位置する半導体基板上にマスク膜を形成する工程と、
前記マスク膜の幅を測定する工程と、
前記マスク膜の設計幅に対する測定幅の差に基づいて、素子分離膜を形成するための熱酸化量を算出する工程と、
前記算出した熱酸化量に従って、前記マスク膜をマスクとして前記半導体基板を熱酸化することにより、前記半導体基板に素子分離膜を形成する工程とを具備する。
【００１０】
この半導体装置の製造方法によれば、前記マスク膜の幅によって前記素子分離膜の熱酸化量を調整し、バーズビークの大きさを調整することができる。従って、前記素子領域の幅のばらつきを小さくすることができ、半導体装置の特性のばらつきを小さくして半導体装置の歩留まりを向上させることができる。
【００１１】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記素子分離膜によって分離された前記半導体基板の素子領域の幅を測定する工程と、
前記素子領域に位置する半導体基板に犠牲熱酸化膜を形成する工程と、
前記素子領域の設計幅に対する測定幅の差に基づいて、前記犠牲熱酸化膜を除去するときのエッチング量を算出する工程と、
前記算出したエッチング量に従ってエッチングを行うことにより、前記犠牲熱酸化膜を除去し、かつ前記素子分離膜の表層を除去する工程とを具備する。
【００１２】
この半導体装置の製造方法によれば、前記素子領域の幅によって、前記犠牲熱酸化膜及び前記素子分離膜のエッチング量を調整しているため、前記素子領域の幅のばらつきを小さくすることができる。従って、半導体装置の特性のばらつきを小さくして半導体装置の歩留まりを向上させることができる。
【００１３】
本発明に係る他の半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記素子分離膜によって分離された前記半導体基板の素子領域の幅を測定する工程と、
前記素子領域に位置する前記半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記素子分離膜上に半導体膜を形成する工程と、
前記半導体膜上にフォトレジスト膜を形成する工程と、
前記素子領域の設計幅に対する測定幅の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることによりゲート電極を形成する工程とを具備する。
【００１４】
この半導体装置の製造方法によれば、前記素子領域の寸法によって前記レジストパターンを形成するときの露光量を調整し、前記ゲート電極の幅を調整することができる。従って、半導体装置の特性のばらつきを小さくして半導体装置の歩留まりを向上させることができる。なお、露光量を算出する工程は、前記素子領域の幅を測定したあと、前記レジストパターンを形成する前であれば、どのタイミングで行っても良い。
【００１５】
本発明に係る他の半導体装置の製造方法は、第１及び第２の半導体基板それぞれにトランジスタのゲート絶縁膜を形成する工程と、
前記第１の半導体基板の前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する前記ゲート絶縁膜の測定膜厚の差に基づいて、前記第２の半導体基板の前記ゲート絶縁膜の下方に形成されるポケット領域又はＬＤＤ領域に導入する不純物量を算出する工程と、
前記算出した不純物量に従って前記第２の半導体基板のポケット領域又はＬＤＤ領域に不純物を導入する工程とを具備する。
【００１６】
本発明に係る他の半導体装置の製造方法は、半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記ゲート絶縁膜の下方に位置するポケット領域又はＬＤＤ領域に導入する不純物量を算出する工程と、
前記算出した不純物量に従って前記ポケット領域又はＬＤＤ領域に不純物を導入する工程とを具備する。
【００１７】
これらの半導体装置の製造方法によれば、前記ゲート絶縁膜の膜厚によって前記ポケット領域又はＬＤＤ領域に導入する不純物量が調整される。従って、トランジスタの閾値電圧のばらつきを小さくして半導体装置の歩留まりを向上させることができる。
【００１８】
本発明に係る他の半導体装置の製造方法は、第１及び第２の半導体基板それぞれに半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記第１の半導体基板に形成された前記ゲート絶縁膜の膜厚を測定する工程と、
前記第２の半導体基板の前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にフォトレジスト膜を形成する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることにより、前記第２の半導体基板にゲート電極を形成する工程とを具備する。
【００１９】
本発明に係る他の半導体装置の製造方法は、半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にフォトレジスト膜を形成する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることによりゲート電極を形成する工程とを具備する。
【００２０】
これらの半導体装置の製造方法によれば、前記ゲート絶縁膜の膜厚によって前記ゲート電極の幅が調整される。従って、トランジスタの閾値電圧のばらつきを小さくして半導体装置の歩留まりを向上させることができる。なお、露光量を算出する工程は、前記ゲート絶縁膜の膜厚を測定したあと、前記レジストパターンを形成する前であれば、どのタイミングで行っても良い。
【００２１】
本発明に係る他の半導体装置の製造方法は、第１及び第２の半導体基板それぞれにトランジスタのゲート絶縁膜を形成する工程と、
前記第１の半導体基板に形成された前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、前記第２の半導体基板に形成されるゲート電極のサイドウォールとなる絶縁膜の膜厚を算出する工程と、
前記第２の半導体基板の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上及びその周囲上に、前記算出した膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程とを具備する。
【００２２】
本発明に係る他の半導体装置の製造方法は、半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の膜厚を測定する工程と、
前記ゲート絶縁膜の設計膜厚に対する測定膜厚の差に基づいて、ゲート電極のサイドウォールとなる絶縁膜の膜厚を算出する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上及びその周囲上に、前記算出した膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程とを具備する。
【００２３】
この半導体装置の製造方法によれば、前記ゲート絶縁膜の膜厚によって前記サイドウォールの幅が調整される。従って、トランジスタの閾値電圧のばらつきを小さくして半導体装置の歩留まりを向上させることができる。
【００２４】
本発明に係る他の半導体装置の製造方法は、半導体基板にトランジスタのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の幅を測定する工程と、
前記ゲート電極の設計幅に対する前記ゲート電極の測定幅の差に基づいて、前記ゲート電極のサイドウォールとなる絶縁膜の膜厚を算出する工程と、
前記ゲート電極上及びその周囲上に、前記算出した膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜をエッチバックすることにより、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板にソース及びドレインとなる２つの不純物領域を形成する工程とを具備する。
【００２５】
この半導体装置の製造方法によれば、前記ゲート電極の幅によって前記サイドウォールの幅が調整される。従って、トランジスタの閾値電圧のばらつきを小さくして半導体装置の歩留まりを向上させることができる。
【００２６】
本発明に係る半導体装置の製造方法は、第１及び第２の半導体基板それぞれに素子分離膜を形成する工程と、
前記第１及び第２の半導体基板それぞれにおいて、前記素子分離膜上に半導体膜を形成する工程と、
前記第１の半導体基板に形成された前記半導体膜の厚さを測定する工程と、
前記半導体膜の設計膜厚に対する測定膜厚の差に基づいて、前記半導体膜に導入する不純物量を算出する工程と、
前記算出した不純物量に従って、前記第２の半導体基板に形成された前記半導体膜に不純物を導入する工程と、
前記半導体膜を選択的に除去することにより、前記第２の半導体基板に抵抗素子を形成する工程とを具備する。
【００２７】
本発明に係る他の半導体装置の製造方法は、第１及び第２の半導体基板それぞれに素子分離膜を形成する工程と、
前記第１及び第２の半導体基板それぞれにおいて、前記素子分離膜上に半導体膜を形成する工程と、
前記第１の半導体基板に形成された前記半導体膜の厚さを測定する工程と、
前記第２の半導体基板に形成された前記半導体膜を選択的に除去することにより抵抗素子を形成する工程と、
前記半導体膜の設計膜厚に対する測定膜厚の差に基づいて、前記抵抗素子に導入する不純物量を算出する工程と、
前記算出した不純物量に従って前記抵抗素子に不純物を導入する工程とを具備する。
【００２８】
これらの半導体装置の製造方法によれば、前記抵抗素子の厚さによって前記抵抗素子に導入される不純物量が調整される。従って、前記抵抗素子の抵抗値のばらつきが小さくなり、半導体装置の歩留まりが向上する。
【００２９】
本発明に係る他の半導体装置の製造方法は、第１及び第２の半導体基板それぞれに素子分離膜を形成する工程と、
前記第１及び第２の半導体基板それぞれにおいて、前記素子分離膜上に半導体膜を形成する工程と、
前記第１の半導体基板に形成された前記半導体膜の厚さを測定する工程と、
前記第２の半導体基板に形成された前記半導体膜上にフォトレジスト膜を形成する工程と、
前記半導体膜の設計膜厚に対する測定膜厚の差に基づいて、前記フォトレジスト膜の露光量を算出する工程と、
前記フォトレジスト膜を、前記算出された露光量に従って露光し、その後現像することにより、前記半導体膜上に位置するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体膜をエッチングすることにより、前記第２の半導体基板に抵抗素子を形成する工程とを具備する。
【００３０】
この半導体装置の製造方法によれば、前記抵抗素子の厚さによって前記抵抗素子の幅が調整される。従って、前記抵抗素子の抵抗値のばらつきが小さくなり、半導体装置の歩留まりが向上する。なお、露光量を算出する工程は、前記半導体膜の膜厚を測定したあと、前記レジストパターンを形成する前であれば、どのタイミングで行っても良い。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第1の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ＬＯＣＯＳ酸化法により素子分離膜を形成するときに、素子領域を覆うマスク膜の寸法を測定し、この測定結果に基づいて酸化時間を調整することにより、素子領域の寸法のばらつきを抑制する方法である。
【００３２】
まず、図１（Ａ）に示すように、シリコン基板１上にシリコン酸化膜２１をＣＶＤ法により形成し、さらにシリコン酸化膜２１上にシリコン窒化膜２２をＣＶＤ法により形成する。次いで、シリコン窒化膜２２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン窒化膜２２及びシリコン酸化膜２１をエッチングする。これにより、シリコン窒化膜２２及びシリコン酸化膜２１は、トランジスタが形成される素子領域を除いて除去される。その後、レジストパターンを除去する。
【００３３】
次いで、シリコン窒化膜２２の幅Ｌ１を測定する。次いで、幅Ｌ１の設計値に対する測定結果の差に基づいて、シリコン基板１の熱酸化時間を算出する。具体的には、幅Ｌ１が設計値より大きい場合、熱酸化時間を標準的な時間より長くし、幅Ｌ１が設計値より小さい場合、熱酸化時間を標準的な時間より短くする。
【００３４】
次いで、図１（Ｂ）に示すようにシリコン基板１を熱酸化する。これにより、シリコン基板１には素子分離膜２が形成され、シリコン窒化膜２２及びシリコン酸化膜２１に覆われた素子領域が、他の領域から分離される。上記したように、シリコン窒化膜２２の幅Ｌ１が設計値より大きい場合、熱酸化時間は標準的な時間より長いため、バーズビーク２ａは標準的な場合より成長する。また、幅Ｌ１が設計値より小さい場合、熱酸化時間は標準的な時間より短いため、バーズビーク２ａは標準的な場合より小さくなる。従って、素子領域の寸法のばらつきを小さくすることができる。
【００３５】
その後、図１（Ｃ）に示すように、シリコン窒化膜２２及びシリコン酸化膜２１を除去する。次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１にはゲート酸化膜３が形成される。次いで、ゲート酸化膜３上にポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に第１導電型(例えばｎ型)の不純物を導入する。これにより、シリコン基板１には低濃度不純物領域（ＬＤＤ領域）６が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に第２導電型(例えばｐ型)の不純物を導入する。これにより、シリコン基板１にはポケット領域６ａが形成される。
【００３６】
次いで、ゲート電極４を含む全面上に絶縁膜（例えばシリコン窒化膜）を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、サイドウォール５、ゲート電極４、及び素子分離膜２をマスクとしてシリコン基板１に第１導電型の不純物を導入する。これにより、シリコン基板１にはソース及びドレインとして機能する２つの不純物領域７が形成される。
このようにしてシリコン基板１にはトランジスタが形成される。
【００３７】
以上、本発明の第１の実施形態によれば、素子分離膜２を形成するときのマスク膜であるシリコン窒化膜２２の幅Ｌ１が設計値より大きい場合、熱酸化時間を標準的な時間より長くし、幅Ｌ１が設計値より小さい場合、熱酸化時間を標準的な時間より短くする。このため、素子領域の寸法のばらつきを小さくすることができる。従って、トランジスタの特性のばらつきが抑制され、半導体装置の歩留まりが向上する。
【００３８】
なお、シリコン基板１にシリコン窒化膜２２及びシリコン酸化膜２１の寸法を測定するためのＴＥＧが形成される場合、このＴＥＧの測定結果に基づいて、シリコン基板１の熱酸化時間を算出しても良い。
【００３９】
図２の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、素子分離膜２を形成した後に素子領域の寸法を測定し、この測定結果に基づいて犠牲酸化膜をエッチングするときのエッチング時間を算出することにより、素子領域の寸法のばらつきを抑制する方法である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００４０】
まず、図２（Ａ）に示すように素子分離膜２を形成し、素子領域を他の領域から分離する。素子分離膜２の形成方法は、第１の実施形態と同様である。次いで、素子領域の幅Ｌ２を測定する。次いで、幅Ｌ２の設計値に対する測定値の差に基づいて、シリコン基板１に形成される犠牲酸化膜のエッチング時間を算出する。具体的には、幅Ｌ２が設計値より大きい場合、エッチング時間を標準的な時間より短くし、幅Ｌ２が設計値より小さい場合、エッチング時間を標準的な時間より長くする。
【００４１】
次いで、図２（Ｂ）に示すようにシリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１には犠牲酸化膜２３が形成される。
【００４２】
次いで、図２（Ｃ）に示すように、犠牲酸化膜２３をエッチングにより除去する。このとき素子分離膜２の表層も除去される。上記したように、素子領域の幅Ｌ２が設計値より大きい場合、エッチング時間が標準的な時間より短いため、素子分離膜２の表層は標準的な場合よりエッチングされず、バーズビークの後退量すなわち素子領域の拡大量が少なくなる。また、幅Ｌ２が設計値より小さい場合、エッチング時間を標準的な時間より長いため、素子分離膜２の表層は標準的な場合よりエッチングされ、素子領域の拡大量が大きくなる。従って、素子領域の寸法のばらつきを小さくすることができる。
【００４３】
次いで、図２（Ｄ）に示すように、ゲート酸化膜３、ゲート電極４、低濃度不純物領域６、ポケット領域６ａ、サイドウォール５、及び不純物領域７を形成する。これらの形成方法は、第１の実施形態と同様である。
【００４４】
以上、本実施形態においても第１の実施形態と同様の効果を得ることができる。なお、シリコン基板１に素子領域の寸法を測定するためのＴＥＧが形成される場合、このＴＥＧの測定結果に基づいて、犠牲酸化膜２３のエッチング時間を算出しても良い。
【００４５】
図３は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、素子分離膜２を形成した後に素子領域の寸法を測定し、この測定結果に基づいてゲート電極４をエッチングするときのフォトレジスト膜の露光量を算出することにより、トランジスタの特性のばらつきを抑制する方法である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００４６】
まず、図３（Ａ）に示すように、素子分離膜２を形成し、素子領域を他の領域から分離する。素子分離膜２の形成方法は、第１の実施形態と同様である。次いで、素子領域の幅Ｌ２を測定する。
【００４７】
次いで、図３（Ｂ）に示すように、ゲート酸化膜３を形成する。ゲート酸化膜３の形成方法は、第１の実施形態と同様である。次いで、ゲート酸化膜３上にポリシリコン膜４０を形成し、さらにポリシリコン膜４０上にフォトレジスト膜を塗布する。
【００４８】
次いで、素子領域の幅Ｌ２の設計値に対する測定値の差に基づいて、フォトレジスト膜の露光量を算出する。具体的には、幅Ｌ２が設計値より小さい場合は、形成されるレジストパターンが設計値より細くなる方向に露光量を標準値からずらす。また、幅Ｌ２が設計値より大きい場合は、形成されるレジストパターンが設計値より太くなる方向に露光量を標準値からずらす。次いで、フォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜４０上にはレジストパターン５０が形成される。レジストパターン５０の幅Ｌ３は、幅Ｌ２が設計値より小さい場合は設計値より細く、幅Ｌ２が設計値より大きい場合は設計値より太い。
【００４９】
次いで、図３（Ｃ）に示すように、レジストパターン５０をマスクとしてポリシリコン膜４０をエッチングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。上記したように、レジストパターン５０の幅Ｌ３は、素子領域の幅Ｌ２が設計値より小さい場合は設計値より細く、幅Ｌ２が設計値より大きい場合は設計値より太い。このため、ゲート電極４の幅は、幅Ｌ２が設計値より小さい場合は設計値より細く、幅Ｌ２が設計値より大きい場合は設計値より太い。素子領域の幅Ｌ２が小さくなった場合には、トランジスタの閾値電圧Ｖｔｈは高くなるが、ゲート電極４の幅が大きくなると、トランジスタの閾値電圧Ｖｔｈは小さくなる。このため、幅Ｌ２に基づいてゲート電極４の幅を調節することにより、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。
【００５０】
その後、図３（Ｄ）に示すように、レジストパターン５０を除去する。次いで、低濃度不純物領域６、ポケット領域６ａ、サイドウォール５、及び不純物領域７を形成する。これらの形成方法は、第１の実施形態と同様である。
【００５１】
以上、本実施形態によれば、素子領域の幅Ｌ２に基づいてゲート電極４の幅を調節しているため、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。従って、半導体装置の歩留まりが向上する。
【００５２】
図４の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート酸化膜の厚さに基づいてポケット領域６ａの不純物量を調節することにより、トランジスタの特性のばらつきを抑制する方法である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００５３】
まず、図４（Ａ）に示すように、シリコン基板１及びモニター基板３０に、素子分離膜２，３２及びゲート酸化膜３，３３を、同一工程で形成する。これらの形成方法は、第１の実施形態においてシリコン基板１に素子分離膜２及びゲート酸化膜３を形成する方法と同様である。
【００５４】
次いで、モニター基板３０を切断し、ゲート酸化膜３３の厚さｔ１を測定する。ゲート酸化膜３，３３は同一の工程で同時に形成されるため、ゲート酸化膜３３の厚さｔ１はゲート酸化膜３の厚さｔ２と略同じと考えることができる。次いで、ゲート酸化膜３３の厚さｔ１の設計値に対する測定値の差に基づいて、ポケット領域６ａの不純物量を算出する。
【００５５】
具体的には、ゲート酸化膜３３の厚さが設計値より薄い場合は、ポケット領域６ａの不純物量を設計値より多くし、ゲート酸化膜３３の厚さが設計値より厚い場合は、ポケット領域６ａの不純物量を設計値より少なくする。ゲート酸化膜３３が薄くなるとトランジスタの閾値電圧Ｖｔｈは下がるが、ポケット領域６ａの不純物量を多くすることにより、閾値電圧Ｖｔｈを上げることができるためである。
【００５６】
次いで、図４（Ｂ）に示すように、ゲート電極４、低濃度不純物領域６、ポケット領域６ａ、サイドウォール５、及び不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。ただし、ポケット領域６ａに導入する不純物量は、算出した値に従う。
【００５７】
以上、本実施形態によれば、ゲート酸化膜３３の厚さｔ１に基づいて、ポケット領域６ａの不純物量を算出するため、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。従って、半導体装置の歩留まりを向上させることができる。
【００５８】
なお、本実施形態において、ゲート酸化膜３３の厚さｔ１に基づいて、ポケット領域６ａの不純物量の代わりに低濃度不純物領域６の不純物量を調節してもよい。具体的には、ゲート酸化膜３３の厚さが設計値より薄い場合は、低濃度不純物領域６の不純物量を設計値より少なくし、ゲート酸化膜３３の厚さが設計値より厚い場合は、低濃度不純物領域６の不純物量を設計値より多くする。このようにしても、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくして、半導体装置の歩留まりを向上させることができる。
【００５９】
また、例えば光学的な手法によりゲート酸化膜３の膜厚ｔ２を非破壊で測定できる場合は、ゲート酸化膜３の膜厚ｔ２の設計値に対する測定値の差に基づいて、上記した実施例と同様にポケット領域６ａの不純物量又は低濃度不純物領域６の不純物量を算出しても良い。
【００６０】
図５の各図は、第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート酸化膜の厚さによってゲート電極４をエッチングするときのフォトレジスト膜の露光量を算出することにより、トランジスタの特性のばらつきを抑制する方法である。以下、第４の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００６１】
まず、図５（Ａ）に示すように、シリコン基板１及びモニター基板３０に、素子分離膜２，３２及びゲート酸化膜３，３３を形成し、ゲート酸化膜３３の厚さｔ１を測定する。これらの工程は第４の実施形態と同様である。
【００６２】
次いで、図５（Ｂ）に示すように、ゲート酸化膜３上にポリシリコン膜４０を形成し、さらにポリシリコン膜４０上にフォトレジスト膜を塗布する。次いで、ゲート酸化膜３３の厚さｔ１の設計値に対する測定値の差に基づいて、このフォトレジスト膜の露光量を算出する。具体的には、厚さｔ１が設計値より薄い場合は、形成されるレジストパターンが設計値より太くなる方向に露光量を標準値からずらす。また、厚さｔ１が設計値より厚い場合は、形成されるレジストパターンが設計値より細くなる方向に露光量を標準値からずらす。
【００６３】
次いで、フォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜４０上にはレジストパターン５０が形成される。レジストパターン５０の幅Ｌ３は、厚さｔ１が設計値より薄い場合は設計値より太く、厚さｔ１が設計値より大きい場合は設計値より細い。
【００６４】
次いで、図５（Ｃ）に示すように、レジストパターン５０をマスクとしてポリシリコン膜４０をエッチングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。ゲート電極４の幅は、厚さｔ１が設計値より薄い場合は設計値より太く、厚さｔ１が設計値より大きい場合は設計値より細い。ゲート酸化膜３の厚さｔ２が薄くなった場合には、トランジスタの閾値電圧Ｖｔｈは低くなるが、ゲート電極４の幅が小さくなると、トランジスタの閾値電圧Ｖｔｈは大きくなる。このため、ゲート電極３３の厚さｔ１に基づいてゲート電極４の幅を調節することにより、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。
【００６５】
その後、図５（Ｄ）に示すように、レジストパターン５０を除去する。次いで、低濃度不純物領域６、ポケット領域６ａ、サイドウォール５、及び不純物領域７を形成する。これらの形成方法は、第４の実施形態と同様である。
【００６６】
以上、本実施形態によれば、モニター基板３０に形成されたゲート酸化膜３３の厚さｔ１に基づいてゲート電極４の幅を調節しているため、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。従って、半導体装置の歩留まりが向上する。
【００６７】
なお、本実施形態において、例えば光学的な手法によりゲート酸化膜３の膜厚ｔ２を非破壊で測定できる場合は、ゲート酸化膜３の膜厚ｔ２の設計値に対する測定値の差に基づいて、レジストパターン５０を形成するときの露光量を算出しても良い。
【００６８】
図６の各図は、第６の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート酸化膜の厚さによってサイドウォール５となる絶縁膜の厚さを調節することにより、トランジスタの特性のばらつきを抑制する方法である。以下、第４の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００６９】
まず、図６（Ａ）に示すように、シリコン基板１及びモニター基板３０に、素子分離膜２，３２及びゲート酸化膜３，３３を形成し、ゲート酸化膜３３の厚さｔ１を測定する。次いで、ゲート酸化膜３３の厚さｔ１の設計値に対する測定値の差に基づいて、サイドウォール５となる絶縁膜の堆積時間を算出する。具体的には、厚さｔ１が設計値より薄い場合は堆積時間を基準値より長くし、厚さｔ１が設計値より厚い場合は堆積時間を基準値より短くする。
【００７０】
次いで、図６（Ｂ）に示すように、ゲート電極４、低濃度不純物領域６、及びポケット領域６ａを形成する。これらの形成方法は第４の実施形態と同様である。次いで、ゲート電極４を含む全面上に、絶縁膜５ａ（例えばシリコン窒化膜）をＣＶＤ法により形成する。このときの堆積時間は、上記したようにゲート酸化膜３３の厚さｔ１に基づいて定められるため、絶縁膜５ａは、厚さｔ１が設計値より薄い場合は基準値より厚くなり、厚さｔ１が設計値より厚い場合は基準値より薄くなる。
【００７１】
次いで、図６（Ｃ）に示すように、絶縁膜５ａをエッチバックする。これにより、サイドウォール５が形成される。ゲート酸化膜３の厚さｔ２が薄くなった場合には、トランジスタの閾値電圧Ｖｔｈは低くなり、ゲート酸化膜３の厚さｔ２が厚くなった場合には、トランジスタの閾値電圧Ｖｔｈは高くなる。本実施形態では、ゲート酸化膜３３の厚さｔ１が設計値より薄い場合、絶縁膜５ａが基準値より厚いため、サイドウォール５の幅は広くなり、トランジスタの閾値電圧Ｖｔｈは高くなる。また、ゲート酸化膜３３の厚さｔ１が設計値より厚い場合、絶縁膜５ａが基準値より薄いため、サイドウォール５の幅は広くなり、トランジスタの閾値電圧Ｖｔｈは高くなる。従って、トランジスタの閾値電圧Ｖｔｈのばらつきは小さくなる。
【００７２】
次いで、図６（Ｄ）に示すように、不純物領域７を、第４の実施形態と同様の方法により形成する。
【００７３】
以上、本実施形態によれば、モニター基板３０に形成されたゲート酸化膜３３の厚さｔ１に基づいてサイドウォール５の幅が調節されるため、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。従って、半導体装置の歩留まりが向上する。
【００７４】
なお、本実施形態において、例えば光学的な手法によりゲート酸化膜３の膜厚ｔ２を非破壊で測定できる場合は、ゲート酸化膜３の膜厚ｔ２に基づいて絶縁膜５ａの堆積時間を算出しても良い。
【００７５】
図７の各図は、第７の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極４の幅によってサイドウォール５となる絶縁膜の厚さを調節することにより、トランジスタの特性のばらつきを抑制する方法である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００７６】
まず、図７（Ａ）に示すように、シリコン基板１に、素子分離膜２、ゲート酸化膜３、及びゲート電極４を形成する。これらの形成方法は第１の実施形態と同様である。次いで、ゲート電極４の幅Ｌ４を測定する。次いで、幅Ｌ４の設計値に対する測定値の差に基づいて、サイドウォール５となる絶縁膜の堆積時間を算出する。具体的には、幅Ｌ４が設計値より狭い場合は堆積時間を基準値より長くし、幅Ｌ４が設計値より広い場合は堆積時間を基準値より短くする。
【００７７】
次いで、図７（Ｂ）に示すように、ゲート電極４、低濃度不純物領域６、及びポケット領域６ａを形成する。これらの形成方法は第４の実施形態と同様である。次いで、ゲート電極４を含む全面上に、絶縁膜５ａ（例えばシリコン窒化膜）をＣＶＤ法により形成する。このときの堆積時間は、上記したようにゲート電極４の幅Ｌ４に基づいて定められるため、絶縁膜５ａは、幅Ｌ４が設計値より狭い場合は基準値より厚くなり、幅Ｌ４が設計値より厚い場合は基準値より広くなる。
【００７８】
次いで、図７（Ｃ）に示すように、絶縁膜５ａをエッチバックする。これにより、サイドウォール５が形成される。
【００７９】
ゲート電極４の幅Ｌ４が狭くなった場合には、トランジスタの閾値電圧Ｖｔｈは低くなり、ゲート電極４の幅Ｌ４が広くなった場合には、トランジスタの閾値電圧Ｖｔｈは高くなる。これに対して、上記したように、ゲート電極４の幅Ｌ４が設計値より狭い場合、絶縁膜５ａが基準値より厚いため、サイドウォール５の幅は広くなり、トランジスタの閾値電圧Ｖｔｈは高くなる。また、ゲート電極４の幅Ｌ４が設計値より広い場合、絶縁膜５ａが基準値より薄いため、サイドウォール５の幅は広くなり、トランジスタの閾値電圧Ｖｔｈは高くなる。従って、トランジスタの閾値電圧Ｖｔｈのばらつきは小さくなる。
【００８０】
次いで、図７（Ｄ）に示すように、低濃度不純物領域６、ポケット領域６ａ、サイドウォール５、及び不純物領域７を、第１の実施形態と同様の方法により形成する。
【００８１】
以上、本実施形態によれば、ゲート電極４の幅Ｌ４に基づいてサイドウォール５の幅が調節されるため、トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることができる。従って、半導体装置の歩留まりが向上する。
【００８２】
図８は、第８の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、モニター基板３０に形成されたポリシリコン膜の厚さｔ３に基づいて、ポリシリコン抵抗に導入する不純物量を調整し、抵抗値のばらつきを小さくする方法である。
【００８３】
まず、図８（Ａ）に示すように、シリコン基板１及びモニター基板３０上に素子分離膜２，３２を形成し、さらに素子分離膜２，３２上にポリシリコン膜１２，３４を同一工程で形成する。次いで、モニター基板３０を切断し、ポリシリコン膜３４の膜厚を測定する。ポリシリコン膜１２，３４は同一の工程で同時に形成されるため、ポリシリコン膜３４の厚さｔ３はポリシリコン膜１２の厚さと略同じと考えることができる。
【００８４】
次いで、ポリシリコン膜３４の厚さｔ３の設計値に対する測定値の差に基づいて、ポリシリコン抵抗に導入される不純物量を算出する。具体的には、厚さｔ３が設計値より厚い場合、導入される不純物量を基準値より少なくし、厚さｔ３が設計値より薄い場合、導入される不純物量を基準値より多くする。
【００８５】
次いで、図８（Ｂ）に示すように、ポリシリコン膜１２に不純物を、算出された値に従って導入する。不純物の導入量は、例えばイオン注入を行う時間によって調節される。
【００８６】
次いで、図８（Ｃ）に示すように、ポリシリコン膜１２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてポリシリコン膜１２をエッチングする。これにより、ポリシリコン膜１２は選択的に除去され、ポリシリコン抵抗１２ａが形成される。
【００８７】
以上、本実施形態によれば、ポリシリコン膜３４の厚さｔ３が設計値より厚い場合、ポリシリコン抵抗１２ａに導入された不純物量が基準値より少なくなり、厚さｔ３が設計値より薄い場合、ポリシリコン抵抗１２ａに導入された不純物量が基準値より多くなる。このため、ポリシリコン抵抗１２ａの抵抗値のばらつきが小さくなり、半導体装置の歩留まりが向上する。
【００８８】
なお、本実施形態では、ポリシリコン膜１２に不純物を導入した後に、ポリシリコン膜１２を選択的に除去したが、ポリシリコン膜１２を選択的に除去してポリシリコン抵抗１２ａを形成した後に、ポリシリコン抵抗１２ａに不純物を導入しても良い。
また、ポリシリコン膜１２の膜厚を、光学的手法などにより非破壊で測定できる場合、ポリシリコン膜３４の膜厚の代わりにポリシリコン膜１２の膜厚を用いてもよい。
【００８９】
図９は、本発明の第９の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、モニター基板３０に形成されたポリシリコン膜の厚さｔ３に基づいて、ポリシリコン抵抗を形成するときのフォトレジスト膜の露光量を調整することにより、ポリシリコン抵抗の幅を調整して抵抗値のばらつきを小さくする方法である。以下、第８の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００９０】
まず、図９（Ａ）に示すように、シリコン基板１及びモニター基板３０上に素子分離膜２，３２を形成し、さらに素子分離膜２，３２上にポリシリコン膜１２，３４を同一工程で形成する。次いで、モニター基板３０を切断し、ポリシリコン膜３４の膜厚を測定する。
【００９１】
次いで、ポリシリコン膜３４の厚さｔ３に基づいて、ポリシリコン膜１２上のフォトレジスト膜の露光量を算出する。具体的には、厚さｔ３が設計値より厚い場合、形成されるレジストパターンが設計値より細くなる方向に露光量を標準値からずらす。また、厚さｔ３が設計値より薄い場合は、形成されるレジストパターンが設計値より太くなる方向に露光量を標準値からずらす。
【００９２】
次いで、図９（Ｂ）に示すように、ポリシリコン膜１２に不純物を導入する。次いで、ポリシリコン膜１２上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜１２上にはレジストパターン５２が形成される。レジストパターン５０の幅Ｌ５は、ポリシリコン膜３４の厚さｔ３が設計値より厚い場合は設計値より細く、厚さｔ３が設計値より薄い場合は設計値より広い。
【００９３】
次いで、図９（Ｃ）に示すように、レジストパターン５２をマスクとしてポリシリコン膜１２をエッチングする。これにより、ポリシリコン膜１２は選択的に除去され、ポリシリコン抵抗１２ａが形成される。ポリシリコン膜３４の厚さｔ３が設計値より厚い場合、ポリシリコン抵抗１２ａの幅が基準値より狭くなり、厚さｔ３が設計値より薄い場合、ポリシリコン抵抗１２ａの幅が基準値より広くなる。
【００９４】
このため、本実施形態によれば、ポリシリコン抵抗１２ａの抵抗値のばらつきが小さくなり、半導体装置の歩留まりが向上する。
【００９５】
なお、本実施形態では、ポリシリコン膜１２に不純物を導入した後に、ポリシリコン膜１２を選択的に除去したが、ポリシリコン膜１２を選択的に除去してポリシリコン抵抗１２ａを形成した後に、ポリシリコン抵抗１２ａに不純物を導入しても良い。
また、ポリシリコン膜１２の膜厚を、光学的手法などにより非破壊で測定できる場合、ポリシリコン膜３４の膜厚の代わりにポリシリコン膜１２の膜厚を用いてもよい。
【００９６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００９７】
【図１】（Ａ）〜（Ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ）〜（Ｄ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（Ａ）〜（Ｄ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（Ａ）及び（Ｂ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（Ａ）〜（Ｄ）は第５の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（Ａ）〜（Ｄ）は第６の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】（Ａ）〜（Ｄ）は第７の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図８】（Ａ）〜（Ｃ）は第８の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図９】（Ａ）〜（Ｃ）は第９の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図１０】第１の従来例に係る半導体装置の製造方法を説明する為の断面図。
【図１１】第２の従来例に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００９８】
１，１００…シリコン基板、２，３２，１０２…素子分離膜、２ａ…サイドウォール、３，３３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、５ａ…絶縁膜、６，１０６…低濃度不純物領域、６ａ，１０６ａ…ポケット領域、７，１０７…不純物領域、１２…ポリシリコン膜、１２ａ．３４，４０，１１２…ポリシリコン抵抗、２１…シリコン酸化膜、２２…シリコン窒化膜、２３…犠牲酸化膜、３０…モニター基板、５０，５２…レジストパターン
【図１】
2008042045.tif 000003
【図２】
2008042045.tif 000004
【図３】
2008042045.tif 000005
【図４】
2008042045.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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