(57)【要約】【課題】ライン反転駆動チップを用いて表示パネルをドット反転駆動方式で駆動可能な表示装置を提供する。【解決手段】表示パネル上の画素マトリクスでは各画素行に少なくとも２つの画素群が交互に配置されている。タイミングコントローラは外部から映像データを受信して所定の順序に再配置する。それにより、タイミングコントローラは異なる画素行の異なる画素群に対する映像データを一つの画素行に対する映像データとしてライン反転駆動チップに提供する。ライン反転駆動チップはその一つの画素行に対する映像データを同じ極性のデータ電圧に変換して同時に出力する。一方、表示パネルでは異なる画素行の異なる画素群が同じゲート信号を入力する。それにより、異なる画素行の異なる画素群に対して同じ極性のデータ電圧が印加される。ライン反転駆動チップは更にデータ電圧の極性を１水平周期で反転させる。【選択図】図２
2008139882.tif 000002
【特許請求の範囲】
【請求項１】
外部から映像データを受信して所定の順序に再配置し、再配置後の映像データを第１制御信号と共に出力し、かつ、その出力のタイミングに合わせて第２制御信号を出力するタイミングコントローラ、
極性の異なる基準電圧を１水平周期以下の所定の周期で交互に入力し、前記第１制御信号に従って前記再配置後の映像データを前記基準電圧に基づいてデータ電圧に変換することにより、極性の異なるデータ電圧を前記所定の周期で交互に出力するライン反転駆動チップ、
前記第２制御信号に応じてゲート信号を出力するゲート駆動回路、及び、
マトリクス状に配置された複数の画素であり、各画素行には少なくとも２つの画素群が交互に配置され、異なる画素行で異なる画素群が同じゲート信号に応じて同じ極性のデータ電圧を受ける複数の画素、を含む表示パネル、
を有する表示装置。
【請求項２】
各画素行は先頭の画素から順に１以上の画素ごとに異なる画素群に分けられている、請求項１に記載の表示装置。
【請求項３】
２つの連続する画素行を第１画素行と第２画素行とするとき、前記第１画素行の第１画素群と前記第２画素行の第２画素群とは第１極性のデータ電圧を受け、前記第１画素行の第２画素群と前記第２画素行の第１画素群とは、前記第１極性とは逆の第２極性のデータ電圧を受ける、請求項１に記載の表示装置。
【請求項４】
前記表示パネルは、
前記ゲート駆動回路に接続され、画素マトリクスの間を行方向に延び、異なる画素行の異なる画素群に同じゲート信号を伝達する複数のゲートライン、及び、
前記ライン反転駆動チップに接続され、画素マトリクスの間を列方向に延びて前記複数のゲートラインと交差し、画素列ごとにデータ電圧を伝達する複数のデータライン、
をさらに含む、請求項１に記載の表示装置。
【請求項５】
２つの連続する画素行を第１画素行と第２画素行とするとき、前記複数のゲートラインはそれぞれ、
前記第１画素行の第１画素群に接続された第１サブゲートライン、
前記第２画素行の第２画素群に接続された第２サブゲートライン、及び、
前記第１サブゲートラインと前記第２サブゲートラインとの間を接続する接続ライン、
を含む、請求項４に記載の表示装置。
【請求項６】
前記第１サブゲートラインは複数であり、前記第１画素行の第１画素群に含まれている所定数の画素ごとに１つずつ接続され、
前記第２サブゲートラインは複数であり、前記第２画素行の第２画素群に含まれている所定数の画素ごとに１つずつ接続され、
前記接続ラインは複数であり、それぞれが前記第１サブゲートラインの１つと前記第２サブゲートラインの１つとの間を接続している、
請求項５に記載の表示装置。
【請求項７】
前記第１サブゲートラインと前記第２サブゲートラインとは画素マトリクスの行方向に延び、前記接続ラインは画素マトリクスの列方向に延びている、請求項６に記載の表示装置。
【請求項８】
前記第１サブゲートラインと前記第２サブゲートラインとは同じ層に形成され、前記接続ラインは前記複数のデータラインと同じ層に形成されている、請求項７に記載の表示装置。
【請求項９】
前記第１サブゲートラインは前記第１画素行の全体に延び、前記第２サブゲートラインは前記第２画素行の全体に延びている、請求項５に記載の表示装置。
【請求項１０】
前記接続ラインは前記表示パネルの周辺領域において前記第１サブゲートラインと前記第２サブゲートラインとの間を接続している、請求項９に記載の表示装置。
【請求項１１】
前記第１サブゲートライン、前記第２サブゲートライン、及び前記接続ラインはいずれも同じ層に形成されている、請求項１０に記載の表示装置。
【請求項１２】
前記第１サブゲートラインと前記第２サブゲートラインとは前記接続ラインを通して前記ゲート駆動回路に接続されている、請求項１０に記載の表示装置。
【請求項１３】
前記表示パネルは、
画素マトリクスの間を行方向に延び、異なる画素行の異なる画素群に所定の電圧を伝達する複数のストレージライン、
をさらに含む、請求項１に記載の表示装置。
【請求項１４】
各画素は、
データ電圧を受ける画素電極、前記画素電極と対向する共通電極、及び、前記画素電極と前記共通電極との間に挟まれている液晶層から成る液晶キャパシタ、並びに、
前記画素電極と前記ストレージラインの１つとの間に生じる容量と等価なストレージキャパシタ、
を含む、請求項１３に記載の表示装置。
【請求項１５】
前記共通電極は外部から直流電圧を受け、前記複数のストレージラインは外部から交流電圧を受ける、請求項１４に記載の表示装置。
【請求項１６】
前記交流電圧の変動に応じて液晶キャパシタの両端電圧が上昇する、請求項１５に記載の表示装置。
【請求項１７】
前記複数のストレージラインはそれぞれ、行方向に真っ直ぐに延びている、請求項１３に記載の表示装置。
【請求項１８】
前記表示パネルは、画素マトリクスの間を列方向に延びているｐ×ｍ本（ここで、ｐ及びｍはいずれも１以上の整数である。）のデータラインを備え、
前記ライン反転駆動チップは、データ電圧の出力端子をｍ個備え、かつ前記所定の周期を１水平周期の１／ｐ倍に等しく設定し、
前記表示装置は、
１水平周期の１／ｐ倍に等しい周期で、前記ｐ×ｍ本のデータラインからｍ本を選択して前記ライン反転駆動チップの各出力端子に１本ずつ接続するライン選択回路、
をさらに有する、請求項１に記載の表示装置。
【請求項１９】
整数ｐは３である、請求項１８に記載の表示装置。
【請求項２０】
表示装置の表示パネルに複数の画素をマトリクス状に配置し、かつ各画素行に少なくとも２つの画素群を交互に配置するステップ、
前記表示装置によって外部から映像データを受信し、受信された映像データを所定の順序に再配置することにより、前記表示パネルの異なる画素行の異なる画素群に対する映像データを一つの画素行に対する映像データとして前記表示装置のライン反転駆動チップに提供するステップ、
前記ライン反転駆動チップによって前記一つの画素行に対する映像データを同じ極性のデータ電圧に変換して同時に出力するステップ、
前記表示パネルの異なる画素行の異なる画素群に同じゲート信号を出力することにより、異なる画素行の異なる画素群に対して同じ極性のデータ電圧を同時に印加するステップ、及び、
前記ライン反転駆動チップによってデータ電圧の極性を１水平周期以下の所定の周期で反転させるステップ、
を有する、表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特にその駆動方法に関する。
【背景技術】
【０００２】
一般に液晶表示装置は、互いに対向して貼り合わされたカラーフィルター基板とアレイ基板、及びそれらの基板の間に挟まれている液晶層から成る。カラーフィルター基板は共通電極で覆われている。アレイ基板では複数の画素電極がマトリクス状に配置され、各画素電極が一つの画素を構成している。液晶表示装置の駆動部は、共通電極に対しては共通電圧を印加し、各画素電極に対してはデータ電圧を個別に印加する。そのとき、各画素電極と共通電極との間に挟まれている液晶層の各部分には、データ電圧と共通電圧との差に応じた強さの電界が形成される。その電界に応じ、液晶層のその部分に含まれた液晶分子の配向が変化する。その結果、液晶層の光透過度が画素ごとに変化する。そのとき得られる光透過度の値はデータ電圧で決まる。カラーフィルター基板には更にカラーフィルター層が備えられている。各画素の色は、液晶層からの光が透過するカラーフィルター層の色で決まる。液晶表示装置はデータ電圧を画素ごとに調節することで液晶層の光透過度を画素ごとに調節する。それにより、所望のカラー映像が画素マトリクスに表示される。
【０００３】
共通電圧に対するデータ電圧の極性が一定であれば液晶層には一方向の電界しか生じないので、液晶層が劣化しやすい。従って、液晶表示装置では反転駆動方式を採用し、共通電圧に対するデータ電圧の極性を周期的に反転させる。それにより、一方向の電界に起因する液晶層の劣化を防止している。
【０００４】
反転駆動方式には、フレーム反転、ライン反転、及びドット反転の三つの駆動方式が存在する。フレーム反転駆動方式では、共通電圧を直流電圧とし、その共通電圧に対するデータ電圧の極性をフレームごとに反転させる。ライン反転駆動方式では、共通電圧を水平周期の２倍以上の交流電圧とし、その共通電圧に対するデータ電圧の極性を１本以上のライン単位で反転させる。ドット反転駆動方式では、共通電圧に対するデータ電圧の極性を画素単位で反転させる。液晶層の劣化を抑えるだけであればフレーム反転駆動方式で十分である。しかし、フレーム反転駆動方式では画面のちらつき、すなわちフリッカーが生じやすい。ライン反転駆動方式及びドット反転方式は、液晶層の劣化防止に加え、フリッカーの抑制が必要な場合に利用される。
【特許文献１】特開２０００−２８４３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フリッカーの抑制効果については、ライン反転駆動方式よりドット反転駆動方式の方が優れている。しかし、駆動系統の簡素化についてはドット反転駆動方式よりライン反転駆動方式の方が容易である。特にライン反転駆動方式ではドット反転駆動方式とは異なり、データ駆動部を単独のチップ、又は一群のチップに組み込むことが容易である。以下、そのチップをライン反転駆動チップという。従って、ライン反転駆動方式はドット反転駆動方式より表示装置の小型化／薄型化及び工程性に優れている。それ故、フリッカーの抑制効果を高く維持したまま、表示装置の更なる小型化／薄型化を実現するには、ライン反転駆動方式とドット反転駆動方式との両方の長所をいずれも生かすことのできる技術が望ましい。
本発明の目的は、ライン反転駆動チップを用いて表示パネルをドット反転駆動方式で駆動可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明による表示装置は、タイミングコントローラ、ライン反転駆動チップ、ゲート駆動回路、及び表示パネルを備えている。タイミングコントローラは、外部から映像データを受信して所定の順序に再配置し、再配置後の映像データを第１制御信号と共に出力し、かつ、その出力のタイミングに合わせて第２制御信号を出力する。ライン反転駆動チップは、極性の異なる基準電圧を１水平周期以下の所定の周期で交互に入力し、第１制御信号に従って再配置後の映像データを基準電圧に基づいてデータ電圧に変換する。それにより、ライン反転駆動チップは１水平周期以下の所定の周期で極性の異なるデータ電圧を交互に出力する。ゲート駆動回路は第２制御信号に応じてゲート信号を出力する。表示パネルは、マトリクス状に配置された複数の画素を含む。各画素行には少なくとも２つの画素群が交互に配置されている。表示パネルでは更に、異なる画素行で異なる画素群が同じゲート信号に応じて同じ極性のデータ電圧を受ける。ここで、タイミングコントローラは好ましくは、映像データの再配置により、表示パネルの異なる画素行の異なる画素群に対する映像データを一つの画素行に対する映像データとしてライン反転駆動チップに提供する。
【発明の効果】
【０００７】
本発明による表示装置では、ライン反転駆動チップから同時に出力される同じ極性のデータ電圧を、表示パネルの異なる画素行の異なる画素群が受ける。その結果、表示パネルではデータ電圧の極性が、列方向では画素行ごとに反転し、行方向では所定数の画素ごとに反転する。こうして、ライン反転駆動チップを用いたドット反転駆動が実現される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の好ましい実施形態について、添付の図面を参照しながら詳細に説明する。図１は、本発明の一実施形態による液晶表示装置のブロック図である。図１に示されているように、この液晶表示装置300は、表示パネル100、タイミングコントローラ210、ライン反転駆動チップ220、及びゲート駆動回路230を含む。
【０００９】
図１には示されていないが、表示パネル100は好ましくは、互いに対向して貼り合わされたアレイ基板とカラーフィルター基板、及びそれらの基板の間に挟まれている液晶層から成る。表示パネル100では好ましくは、その背後に設置された光源からアレイ基板の背面に光が照射され、その光が液晶層とカラーフィルター基板とを通して前方に放射される。
【００１０】
アレイ基板は好ましくは、図１に示されているように、ｍ本のデータラインDL1〜DLm、ｎ本のゲートラインGL1〜GLn、及びｎ×ｍ個の画素を含む。ｍ本のデータラインDL1〜DLmとｎ本のゲートラインGL1〜GLnとは表示パネル100の画面内で絶縁体を間に挟んで互いに交差し、画面をｎ×ｍ個の領域から成るマトリクスに分けている。各領域には画素電極が一枚ずつ備えられ、一つの画素を構成している。ｎ×ｍ個の画素は好ましくは２つの画素群PG1、PG2に分けられている。第１画素群PG1は奇数番目の列に並ぶ画素から成り、第２画素群PG2は偶数番目の列に並ぶ画素から成る。図１には示されていないが、アレイ基板には更に好ましくは、ｎ本のストレージラインが各ゲートラインGL1〜GLnに対して１本ずつ並置されている。
【００１１】
図１には示されていないが、カラーフィルター基板は共通電極で覆われている。共通電極は液晶層を隔てて各画素電極と対向している。カラーフィルター基板には更にカラーフィルター層が画素ごとに又は画素列ごとに設置されている。カラーフィルター層は好ましくは三原色、すなわち、赤、緑、青のいずれかの色光を透過させる。各画素ではアレイ基板の背面から液晶層を透過した光がカラーフィルター層を透過した後に画面から放射される。従って、各画素の色はそのカラーフィルター層の色で決まる。カラーフィルター基板にはその他にブラックマトリクスが備えられていても良い。ブラックマトリクスは画素間の境界に沿って形成され、画素間から漏れる光を遮断する。
【００１２】
タイミングコントローラ210は好ましくは、外部のグラフィックコントローラから制御信号O−CS及び入力映像データI−dataを受信する。入力映像データI−dataは各画素の目標の光透過度を示す。制御信号O−CSは好ましくは、垂直同期信号、水平同期信号、メインクロック、及びデータイネーブル信号を含む。水平同期信号及びデータイネーブル信号の周期は１水平周期（以下、１Ｈと略す）に等しい。
【００１３】
タイミングコントローラ210は外部からの制御信号O−CSに基づいてデータ制御信号CS1とゲート制御信号CS2とを生成する。データ制御信号CS1はライン反転駆動チップ220に対して印加され、ゲート制御信号CS2はゲート駆動回路230に対して印加される。データ制御信号CS1は好ましくは、水平同期開始信号、反転信号、及び出力指示信号を含む。水平同期開始信号は、ライン反転駆動チップ220に動作を開始させるときに利用される。反転信号は、ライン反転駆動チップ220にデータ電圧の極性を反転させるときに利用される。出力指示信号は、ライン反転駆動チップ220にデータ電圧の出力時期を指示するときに利用される。ゲート制御信号CS2は好ましくは、垂直同期開始信号、ゲートクロック信号、及び出力イネーブル信号を含む。垂直同期開始信号は、ゲート駆動回路230に動作を開始させるときに利用される。ゲートクロック信号は、ゲート駆動回路230にゲート信号の出力時期を指示するときに利用される。出力イネーブル信号は、ゲート駆動回路230にゲート信号のパルス幅を指示するときに利用される。
【００１４】
タイミングコントローラ210は更に、入力映像データI−dataに対してガンマ補正等、表示パネル100の特性に合わせた処理を行い、入力映像データI−dataを出力映像データO−dataに変換する。タイミングコントローラ210は特に、各画素行に対する入力映像データI−dataを再配置して２組の出力映像データO−dataに分ける。各出力映像データO−dataは好ましくは、２つの連続する画素行のうち、前の行に含まれる第１画素群PG1と後の行に含まれる第２画素群PG2とに対する映像データを含む。タイミングコントローラ210は各出力映像データO−dataを一行の画素に対する映像データとしてライン反転駆動チップ220に対して１Ｈごとに印加する。
【００１５】
ライン反転駆動チップ220は好ましくは表示パネル100の画面の外側の領域、すなわち周辺領域に、ＴＣＰ方式又はＣＯＧ方式で実装されている。ライン反転駆動チップ220は好ましくはデータ制御信号CS1に応じ、外部のガンマ基準電圧発生部から、共通電圧に対する極性が正であるガンマ基準電圧VP-GMMA及び負であるガンマ基準電圧VN-GMMAを１Ｈごとに交互に受ける。ライン反転駆動チップ220は更に、出力映像データO−dataを画素行単位で受信し、出力映像データO−dataの示すｍ個の画素の各光透過度を、同時に受けたガンマ基準電圧に基づいてデータ電圧に変換する。正のガンマ基準電圧VP-GMMAを受けたときはそれに基づいて出力映像データO−dataを正極性のデータ電圧に変換し、負のガンマ基準電圧VN-GMMAを受けたときはそれに基づいて出力映像データI−dataを負極性のデータ電圧に変換する。続いて、ライン反転駆動チップ220はデータ制御信号CS1の示すタイミングに従い、データ電圧をｍ本のデータラインDL1〜DLmに対して同時に印加する。その結果、各１Ｈでは全てのデータラインに対して同じ極性のデータ電圧が印加され、更にその極性が１Ｈごとに反転する。
【００１６】
ゲート駆動回路230は好ましくは表示パネル100の周辺領域に直に集積化されている。ゲート駆動回路230は好ましくはゲート制御信号CS2に応じ、ゲート信号をｎ本のゲートラインGL1〜GLnに対して順番に印加する。ゲート駆動回路230は更に好ましくは、ゲート制御信号CS2に従ってゲート信号のレベルをゲートオン電圧Vonとゲートオフ電圧Voffとの間で切り換える。特にゲートオン電圧Vonが各ゲートラインGL1〜GLnに対して１Ｈずつ印加される。
【００１７】
図２は、表示パネル100に備えられている画素の等価回路図である。図２には、２行３列に並ぶ６個の画素、４本のデータラインDLj、DLj+1、DLj+2、DLj+3、３本のゲートラインGLi-1、GLi、GLi+1、及び３本のストレージラインSLi-1、SLi、SLi+1が示されている（ｉ、ｊは整数を示す）。６個の画素は２つの画素群PG1、PG2に分けられている。各ストレージラインSLi-1、SLi、SLi+1は好ましくは、画素行間の境界の上を行方向、すなわち第１方向D1に沿って真っ直ぐに延びている。各データラインDLj、DLj+1、DLj+2、DLj+3は好ましくは、画素列間の境界の上を列方向、すなわち、第１方向D1と直交する第２方向D2に沿って真っ直ぐに延びている。各ゲートラインGLi-1、GLi、GLi+1は好ましくは画素行間の境界近傍を第１方向D1、特に各ストレージラインSLi-1、SLi、SLi+1に沿って、矩形状に折れ曲がりながら延びている。好ましくは、ｉ番目のゲートラインGLiは、第ｉ行の第１画素群PG1に含まれる画素と同数の第１サブゲートラインSGL1、第（ｉ−１）行の第２画素群PG2に含まれる画素と同数の第２サブゲートラインSGL2、及び複数の第１接続ラインCL1を含む。第１サブゲートラインSGL1はそれぞれ、第ｉ行の第１画素群PG1に含まれる画素に１本ずつ設置され、第１方向D1に沿って真っ直ぐに延びている。第２サブゲートラインSGL2はそれぞれ、第（ｉ−１）行の第２画素群PG2に含まれる画素に１本ずつ設置され、第１方向D1に沿って真っ直ぐに延びている。第１接続ラインCL1はそれぞれ、画素列間の境界近傍を第２方向D2に真っ直ぐに延び、ｉ−１番目の画素行の第１サブゲートラインSGL1とｉ番目の画素行の第２サブゲートラインSGL2との間を接続している。
【００１８】
図２に示されているように、第１画素群PG1の画素は好ましくは、第１スイッチング素子Tr1、第１液晶キャパシタClc1、及び第１ストレージキャパシタCst1を含む。第２画素群PG2の画素は好ましくは、第２スイッチング素子Tr2、第２液晶キャパシタClc2、及び第２ストレージキャパシタCst2を含む。各スイッチング素子Tr1、Tr2は好ましくは、アレイ基板上に集積化された薄膜トランジスタである。各液晶キャパシタClc1、Clc2は、液晶層を隔てて互いに対向する各画素の画素電極と共通電極との間に生じる容量と等価である。各ストレージキャパシタCst1、Cst2は好ましくは、同じ画素の画素電極と、その画素の片側に隣接するストレージラインとが間に誘電体層を挟んで重なった部分に生じる容量と等価である。各画素行では、第１ストレージキャパシタCst1はその画素行の片側（図２では上側）に隣接するストレージラインに結合し、第２ストレージキャパシタCst2はその画素行の反対側（図２では上側）に隣接するストレージラインに結合している。
【００１９】
図２に示されているように、ｉ−１番目の画素行では、第１スイッチング素子Tr1のゲート電極は、同じ画素に設置されたｉ番目のゲートラインGLiの第１サブゲートラインSGL1に接続され、ソース電極は各画素の同じ側（図２では左側）に隣接するデータラインDLj、DLj+1、DLj+2に接続され、ドレイン電極は同じ画素の画素電極、すなわち、第１液晶キャパシタClc1と第１ストレージキャパシタCst1とのそれぞれの一端に接続されている。一方、ｉ番目の画素行では、第２スイッチング素子Tr2のゲート電極は、同じ画素に設置されたｉ番目のゲートラインGLiの第２サブゲートラインSGL2に接続され、ソース電極は各画素の同じ側（図２では左側）に隣接するデータラインDLj、DLj+1、DLj+2に接続され、ドレイン電極は同じ画素の画素電極、すなわち第２液晶キャパシタClc2と第２ストレージキャパシタCst2とのそれぞれの一端に接続されている。従って、ゲート駆動回路230がｉ番目のゲートラインGLiに対するゲート信号のレベルをゲートオン電圧Vonに維持するとき、ｉ−１番目の画素行では第１スイッチング素子Tr1がターンオンして同じ画素の第１液晶キャパシタClc1と第１ストレージキャパシタCst1とをデータラインDLj、DLj+1、DLj+2に接続し、ｉ番目の画素行では第２スイッチング素子Tr2がターンオンして同じ画素の第２液晶キャパシタClc2と第２ストレージキャパシタCst2とをデータラインDLj、DLj+1、DLj+2に接続する。
【００２０】
液晶表示装置300は上記の構成を利用して以下のように動作する。
まず、タイミングコントローラ210が外部のグラフィックコントローラから入力映像データI−data及び制御信号O−CSを受信する。タイミングコントローラ210はそのとき、入力映像データI−dataを再配置して出力映像データO−dataに変換し、かつ、データ制御信号CS1とゲート制御信号CS2とを生成する。タイミングコントローラ210はその後、ゲート制御信号CS2をゲート駆動回路230に送り、データ制御信号CS1と出力映像データO-dataとをライン反転駆動チップ220に送る。
【００２１】
データ制御信号CS1に従い、ライン反転駆動チップ220はｉ番目の出力映像データO−dataを受信する。ここで、その出力映像データO−dataは、ｉ−１番目の画素行に含まれる第１画素群PG1とｉ番目の行に含まれる第２画素群PG2とに対する映像データを含む。ライン反転駆動チップ220はそのとき、それらの映像データから各画素の目標のデータ電圧を選択し、正のガンマ基準電圧VP-GMMA又は負のガンマ基準電圧VN-GMMAのいずれかに基づいて目標のデータ電圧を生成する。その後、ライン反転駆動チップ220は各画素に対するデータ電圧を、その画素に接続されたデータラインDL1〜DLmに対して印加する。
【００２２】
ゲート駆動回路230はゲート制御信号CS2に従ってゲートオン電圧Vonをｉ番目のゲートラインGLiに対して印加する。そのとき、ｉ−１番目の画素行では第１スイッチング素子Tr1がターンオンし、ｉ番目の画素行では第２スイッチング素子Tr2がターンオンする。従って、ライン反転駆動チップ220によって各データラインDL1〜DLmに対して印加されたデータ電圧が、ターンオンした各スイッチング素子Tr1、Tr2を通じて同じ画素の画素電極に対して印加される。すなわち、ｉ−１番目の画素行の第１画素群PG1とｉ番目の画素行の第２画素群PG2とに対して同じ極性（図２では負）のデータ電圧が同時に印加される。
【００２３】
共通電極に対しては好ましくは直流電圧が印加されている。従って、ｉ−１番目の画素行の第１画素群PG1とｉ番目の画素行の第２画素群PG2とでは、各画素電極に対して印加されたデータ電圧と共通電極の電圧との間の差によって同じ画素の液晶キャパシタClc1又はClc2が充電され、その両端電圧がデータ電圧に対応する値に調節される。その両端電圧によって液晶層には電界が生じ、その電界の強さに応じて液晶分子の配列が変化する。その結果、その画素の光透過度が入力映像データI−dataの示す目標値に調節される。
【００２４】
好ましくは、ｉ番目のストレージラインSLiに対しては外部から交流電圧が印加される。更に好ましくは、ｉ番目のゲートラインGLiに対するゲート信号のレベルがゲートオン電圧からゲートオフ電圧に下がるのと同時に、その交流電圧の中心値に対する極性が反転する。その極性反転の向きが、そのときに各データラインに対して印加されたデータ電圧の極性に合うように、交流電圧の位相は調節されている。具体的には、データ電圧の極性が正であるときは交流電圧の極性が負から正に反転し、データ電圧の極性が負であるときは交流電圧の極性が正から負に反転する。それにより、ｉ−１番目の画素行では第１液晶キャパシタClc1と第１ストレージキャパシタCst1との間で電荷の再配置が生じ、第１液晶キャパシタClc1の両端電圧が上昇する。その結果、第１液晶キャパシタClc1の両端電圧が１フレームの間、目標値に安定に維持される。同様に、ｉ番目の画素行では第２液晶キャパシタClc2と第２ストレージキャパシタCst2との間で電荷の再配置が生じ、第２液晶キャパシタClc2の両端電圧が上昇する。その結果、第２液晶キャパシタClc1の両端電圧が１フレームの間、目標値に安定に維持される。
【００２５】
ライン反転駆動チップ220は１Ｈごとにデータ電圧の極性を反転させる。一方、ゲート駆動回路230は１Ｈごとに異なるゲートラインに対してゲートオン電圧Vonを印加する。それにより、２つの連続する画素行のうち、前の行に含まれる第１画素群PG1と後の行に含まれる第２画素群PG2とに対して同じ極性のデータ電圧が印加される。このような過程の繰り返しにより、全てのゲートラインGL1〜GLnに対してゲートオン電圧Vonが印加され、全ての画素に対してデータ電圧が印加される。こうして、１フレームの映像が表示パネル100の画面に表示される。更に、図１及び図２に±の符号で示されているように、データ電圧の極性が画素ごとに反転する。すなわち、ドット反転駆動が実現される。
【００２６】
１フレームの表示が終われば次のフレームの表示が始まる。そのとき、タイミングコントローラ210はライン反転駆動チップ220に対する反転信号の状態を制御することで、ライン反転駆動チップ220に、前のフレームで利用されたガンマ基準電圧とは反対の極性のガンマ基準電圧を利用させる。こうして、データ電圧の極性はフレームごとに反転する。
【００２７】
図２に示されている等価回路は好ましくは、図３に示されている構成で実現される。図３は特に、図２に示されている破線で囲まれているアレイ基板の部分Iの平面図である。図４Ａは図３に示されている切断線II−II’に沿った断面図であり、図４Ｂは図３に示されている切断線III−III’に沿った断面図である。以下、アレイ基板の構成を製造工程順に説明する。
【００２８】
図４Ａ及び図４Ｂにはアレイ基板のベース111が示されている。ベース111の上にはシリコン膜が好ましくは低圧ＣＶＤ（ＬＰＣＶＤ）法によって蒸着されている。そのシリコン膜は更に好ましくはレーザー光の照射によって結晶化され、ポリシリコン膜を形成している。その他に、シリコン膜は非晶質シリコン膜であっても良い。そのシリコン膜を好ましくはドライエッチングによってパターニングすることで、アクティブ層A1が図３及び図４Ａに示されている位置に形成されている。アクティブ層A1は好ましくは画素ごとに一つずつ設けられ、特に画素行間の境界近傍に拡がっている。アクティブ層A1の一端は画素行間の境界に沿ってストレージラインの下地に拡がり、他端は画素列間の境界まで延びてデータラインの下地に達している。更に、ｉ−１番目の画素行の第１画素群PG1に含まれるアクティブ層A1と、ｉ番目の画素行の第２画素群PG2に含まれるアクティブ層A1とは行方向に沿って画素列ごとに交互に並んでいる。
【００２９】
ベース111の上には更に、図４Ａ及び図４Ｂに示されているように、ゲート絶縁膜112が形成され、アクティブ層A1を覆って上層部から絶縁している。ゲート絶縁膜112は好ましくはプラズマＣＶＤ（ＰＥＣＶＤ）法によって蒸着されている。好ましくは、ゲート絶縁膜112の厚さは1000Å程度である。
【００３０】
ゲート絶縁膜112及びベース112の上にはゲートメタルが形成されている。ゲートメタルは好ましくは、ゲート絶縁膜112及びベース112の表面全体に一旦蒸着された後にドライエッチングによってパターニングされる。その結果、ゲートメタルは、図３、図４Ａ、及び図４Ｂに示されているように、フローティングゲートFG、第１サブゲートラインSGL1、第２サブゲートラインSGL2、及びｎ本のストレージラインSLi（ｉ＝１、２、…、ｎ）に分割されている。
【００３１】
図３に示されているように、フローティングゲートFGは画素列間の境界で各データラインDLj（ｊ＝１、２、…、ｍ）の下地を列方向に延びている。フローティングゲートFGは更に、画素行ごとに分割されている。第１サブゲートラインSGL1は各画素行の第１画素群PG1に含まれる画素ごとに１本ずつ設置され、行方向に沿って延びている。第２サブゲートラインSGL2は各画素行の第２画素群PG2に含まれる画素ごとに１本ずつ設置され、行方向に延びている。各サブゲートラインSGL1、SGL2の先端は好ましくはデータラインの下地を越えて隣列の画素に達している。各ストレージラインSLiは画素行間の境界を行方向に真っ直ぐに延びている。ｉ−１番目の画素行の第１サブゲートラインSGL1とｉ番目の画素行の第２サブゲートラインSGL2とはｉ番目のストレージラインSLiに対して対称的に配置されている。各サブゲートラインSGL1、SGL2からは一対のゲート電極GE1、GE2が列方向に突き出し、図４Ａに示されているように、ゲート絶縁膜112を隔てて同じ画素のアクティブ層A1に重なっている。また、各ストレージラインSLiは図４Ａに示されているように、各画素でゲート絶縁膜112を隔ててアクティブ層A1に重なっている。それらの間に寄生する容量がその画素のストレージキャパシタCst1、Cst2として利用される。
【００３２】
ゲートメタルを上記のようにパターニングした後にイオン注入を行うことにより、各画素のアクティブ層A1ではゲート電極GE1、GE2で覆われた部分の両側にスイッチング素子Tr1、Tr2のソース部及びドレイン部が形成されている。ここで、スイッチング素子Tr1、Tr2がＰ型トランジスタである場合はボロン等の陽イオンがアクティブ層A1に導入され、Ｎ型トランジスタである場合はリン等の陰イオンが導入されている。
【００３３】
図４Ａ及び図４Ｂに示されているように、各サブゲートラインSGL1、SGL2、各ゲート電極GE1、GE2、及び各ストレージラインSLiは層間絶縁膜113で覆われ、上層部から絶縁されている。層間絶縁膜113は好ましくはＰＥＣＶＤ法によって蒸着されている。層間絶縁膜113は更に、アレイ基板の表面を平坦化している。
【００３４】
図３及び図４Ａに示されているように、層間絶縁膜113には画素ごとに一対のビアホールV1、V2、及び一対のコンタクトホールH1、H2が形成されている、第１ビアホールV1からはゲート絶縁膜112が除去され、その下地にあるアクティブ層A1のソース部が露出している。第２ビアホールV2からはゲート絶縁膜112が除去され、その下地にあるアクティブ層A1のドレイン部が露出している。第１コンタクトホールH1からは同じ画素又は隣列の画素の第１サブゲートラインSGL1の先端が露出し、第２コンタクトホールH2からは同じ画素又は隣列の画素の第２サブゲートラインSGL2の先端が露出している。
【００３５】
層間絶縁膜113の上にはデータメタルが形成されている。データメタルは好ましくは層間絶縁膜113の表面全体に一旦蒸着された後にドライエッチングによってパターニングされる。それにより、データメタルは、図３、図４Ａ、及び図４Ｂに示されているように、ｍ本のデータラインDLj（ｊ＝１、２、…、ｍ）、第１接続ラインCL1、ソース電極SE1、及びドレイン電極DE1、DE2に分割されている。
【００３６】
図３に示されているように、各データラインDLjは画素列間の境界を列方向に真っ直ぐに延びている。図４Ｂに示されているように、各データラインDLjは特に、列方向に一列に並んでいるｎ個のフローティングゲートFGに重なっている。好ましくは、各データラインDLjの幅は各フローティングゲートFGの幅より狭い。
【００３７】
ソース電極SE1は図４Ａに示されているように、各画素の第１ビアホールV1に形成され、そこから露出しているアクティブ層A1のソース部をその直上のデータラインDLjに接続している。ドレイン電極DE1、DE2は各画素に一つずつ形成され、図３及び図４Ａに示されているように、ゲート絶縁膜112及び層間絶縁膜113を隔てて各画素のアクティブ層A1に重なっている。各ドレイン電極DE1、DE2の端部は層間絶縁膜113を隔ててストレージラインSLiに重なっている。各ドレイン電極DE1、DE2は図４Ａに示されているように、第２ビアホールV2を通して直下のアクティブ層A1のドレイン部に接続されている。こうして、各画素では、ゲート電極GE1／GE2、ソース電極SE1、ドレイン電極DE1／DE2、ゲート絶縁膜112、及びアクティブ層A1のソース部とドレイン部が各スイッチング素子Tr1／Tr2を構成している。アクティブ層A1がポリシリコン膜である場合は各スイッチング素子Tr1、Tr2はポリシリコントランジスタとして構成されている。アクティブ層A1が非晶質シリコン膜である場合は各スイッチング素子Tr1、Tr2は非晶質シリコントランジスタとして構成されている。
【００３８】
図３に示されているように、第１接続ラインCL1は画素行間の境界に画素列ごとに１本ずつ設置され、列方向D2に真っ直ぐに延び、各ストレージラインSLiと交差している。図３及び図４Ａに示されているように、第１接続ラインCL1の一端は第１コンタクトホールH1を通して第１サブゲートラインSGL1に接続され、他端は第２コンタクトホールH2を通して第２サブゲートラインSGL2に接続されている。こうして、各ストレージラインSLiに対して対称的に配置されている第１サブゲートラインSGL1と第２サブゲートラインSGL2とが第１接続ラインCL1によって互いに接続されることにより、各ゲートラインGLiが構成されている。
【００３９】
図４Ａ及び図４Ｂに示されているように、パターニングされたデータメタルを含むアレイ基板の表面全体には保護膜114が蒸着されている。保護膜114はアレイ基板の表面全体を覆い、アレイ基板に形成されたパターンを保護する。保護膜114には好ましくは画素ごとに第３コンタクトホールH3が形成され、そこから各画素のドレイン電極DE1、DE2が露出している。
【００４０】
図３、図４Ａ、及び図４Ｂに示されているように、保護膜114の上には透明導電膜が蒸着され、パターニングによって画素ごとに画素電極PE1、PE2に分割されている。透明導電膜は好ましくは酸化インジウム錫（Indium  Tin  Oxide：ＩＴＯ）または酸化インジウム亜鉛（Indium  Zinc  Oxide：ＩＺＯ）から成る。各画素電極PE1、PE2は、ストレージラインSLiとデータラインGLiとで区切られた各画素の領域のほぼ全体を覆っている。各画素電極PE1、PE2は好ましくは、両側に配置されたフローティングゲートFGに重なっている。各画素電極PE1／PE2は更に、図４Ａに示されているように、第３コンタクトホールH3を通して同じ画素のドレイン電極DE1／DE2に接続されている。こうして、各画素電極PE1／PE2は、同じ画素のスイッチング素子Tr1／Tr2がターンオンするとき、ドレイン電極DE1／DE2、ゲート電極GE1／GE2に重なっているアクティブ層A1の部分に形成されたチャネル、及びソース電極SE1を通してデータラインDLjからデータ電圧を受ける。
【００４１】
図３及び図４Ｂに示されている例では、各データラインDLjと各画素電極PE1、PE2との間が近いので、それらの間に寄生する容量が比較的大きい。従って、各画素電極に対してデータ電圧が印加されたとき、各データラインDLjと各画素電極PE1、PE2との間の境界に面した液晶層の部分では他の部分に比べて電界の方向が乱れ、液晶分子の配向方向が他の部分の配向方向から大きく変化しやすい。その場合、液晶層のその部分では光透過度が目標値から外れやすい。しかし、図３及び図４Ｂに示されているように、フローティングゲートFGの幅が直上のデータラインDLjの幅より広く、更に各画素電極PE1、PE2の端部がフローティングゲートFGに重なっている。従って、アレイ基板の背面に入射した光はフローティングゲートFGによって遮られるので、各データラインDLjと各画素電極PE1、PE2との間の境界に面した液晶層の部分には到達しない。こうして、その部分からの光漏れが防止される。
【００４２】
図１〜３に示されている実施形態では、各画素行の画素が順番の偶奇に応じて２つの画素群PG1、PG2に分けられている。その他に、各画素行の画素が、連続して並ぶ３個の画素ごとに２つの画素群PG1、PG2に分けられていても良い。その場合でも、以下のようにしてデータ電圧の極性を画素群PG1、PG2ごとに反転できる。図５に、その場合でのアレイ基板の平面図を示す。尚、図５に示されている構成要素のうち、図３に示されている構成要素と同様なものに対しては、図３で付されている参照符号と同じ参照符号を付す。更に、それら同様な構成要素については、図３に示されているものについての上記の説明を援用する。
【００４３】
図５に示されているように、ｉ番目のゲートラインGLiの第１サブゲートラインSGL1はｉ−１番目の画素行の第１画素群PG1に設置され、特に、連続して並ぶ３個の画素ごとに１本ずつ配置されている。一方、ｉ番目のゲートラインGLiの第２サブゲートラインSGL2はｉ番目の画素行の第２画素群PG2に設置され、特に、連続して並ぶ３個の画素ごとに１本ずつ配置されている。各第１サブゲートラインSGL1には３個の画素の第１スイッチング素子Tr1が共通に接続され、各第２サブゲートラインSGL2には３個の画素の第２スイッチング素子Tr2が共通に接続されている。従って、図５に示されている構造では、データ電圧の極性が行方向では３個の画素ごとに反転する。尚、この構造では、各ゲートラインGLiに含まれる第１接続ラインCL1の総数が、図３に示されている構造での総数の１／３で良い。すなわち、１本のゲートライン当たりのコンタクトホールH1、H2の総数が図３での総数の１／３で良い。その結果、各ゲートラインGLiの接触抵抗が低い。
【００４４】
図２及び図３に示されている実施形態では、各ゲートラインが画素列ごとに列方向への折れ曲がりを繰り返しながら、行方向に延びている。その他に、以下のように、行方向に真っ直ぐに延びている２本のサブゲートラインを端点で連結して１本のゲートラインとして利用しても良い。図６に、そのゲートラインを利用した画素の等価回路図を示し、図７にその場合のアレイ基板の平面図を示す。尚、図６及び図７に示されている構成要素のうち、図２及び図３に示されている構成要素と同様なものに対しては、図２及び図３で付されている参照符号と同じ参照符号を付す。更に、それら同様な構成要素については、図３に示されているものについての上記の説明を援用する。
【００４５】
図６及び図７に示されているように、表示パネルには、画素行と同数、すなわちｎ本の第１サブゲートラインGLi（ｉ＝１、２、…、ｎ）と同数の第２サブゲートラインGL’iとが備えられている。ｉ番目の第１サブゲートラインGLi、はｉ−１番目の画素行を行方向に真っ直ぐに延びている。ｉ番目の第２サブゲートラインGL’iはｉ番目の画素行を行方向に真っ直ぐに延びている。ｉ番目の第１サブゲートラインGLiとｉ番目の第２サブゲートラインGL’iとは好ましくはｉ番目のストレージラインSLiに対して対称的に配置されている。各第１サブゲートラインGLiは各画素行の第１画素群PG1に含まれる画素でのみゲート電極GE1を含む。すなわち、第１サブゲートラインGLiには第１スイッチング素子Tr1のみが接続されている。各第２サブゲートラインGL’iは各画素行の第２画素群PG2に含まれる画素でのみゲート電極GE2を含む。すなわち、第２サブゲートラインGL’iには第２スイッチング素子Tr2のみが接続されている。ｉ番目の第１サブゲートラインGLiとｉ番目の第２サブゲートラインGL’iとは同じ側の端で第２接続ラインCL2によって接続されている。
【００４６】
第２接続ラインCL2は更にゲート駆動回路230に接続されている。ゲート駆動回路230はｉ番目のゲート信号を、第２接続ラインCL2を通してｉ番目の第１サブゲートラインGLiと第２サブゲートラインGL’iとの対に同時に出力する。こうして、一対のサブゲートラインGLi、GL’iが、同じゲート信号を伝達するゲートラインとして機能する。それにより、ｉ−１番目の画素行の第１画素群PG1とｉ番目の画素行の第２画素群PG2とに対して同じ極性（図６では負）のデータ電圧が同時に印加される。その結果、図６及び図７に±の符号で示されているようにデータ電圧の極性が画素ごとに反転する。すなわち、ドット反転駆動が実現される。
【００４７】
図６及び図７に示されている実施形態では、ｉ番目の第１サブゲートラインGLiと第２サブゲートラインGL’iとが端点でのみ接続されているので、サブゲートラインGLi、GL’i間の接触抵抗が低い。
【００４８】
尚、図６及び図７では各画素行の画素が順番の偶奇に応じて２つの画素群PG1、PG2に分けられている。その他に、各画素行の画素が図５と同様に、連続して並ぶ３個の画素ごとに２つの画素群PG1、PG2に分けられていても良い。その場合、各画素行では、連続して並ぶ３個の画素ごとに、スイッチング素子Tr1／Tr2の接続されるゲートラインが切り換えられている。
【００４９】
図１に示されている実施形態ではライン反転駆動チップ220が全てのデータラインに対してデータ電圧を同時に印加する。その他に、データラインが予め複数のグループに分けられ、ライン反転駆動チップ220がデータラインのグループごとにデータ電圧を同時に印加し、印加先のグループが周期的に切り換えられても良い。図８に、そのような機能を持つ液晶表示装置350のブロック図を示す。尚、図８に示されている構成要素のうち、図１に示されている構成要素と同様な構成要素に対しては、図１で付されている参照符号と同じ参照符号を付す。更に、それら同様な構成要素については、図１に示されている構成要素についての説明を援用する。
【００５０】
図８に示されている液晶表示装置350は、図１に示されているものに含まれる構成要素に加え、ライン選択回路240をさらに含む。ライン選択回路240は好ましくはライン反転駆動チップ220とデータラインDL1〜DL3mとの間に備えられている。この液晶表示装置350では更に、データラインが３ｍ本設置され、好ましくは画面の左端から順に１本ずつ、３つのグループに分けられている。それに合わせて各画素行に含まれる画素が、好ましくは画面の左端から順に１個ずつ、３つのグループに分けられている。各画素の構造は好ましくは図５に示されている構造と同様である。その場合、各画素行では、スイッチング素子Tr1、Tr2が画素群PG1、PG2ごとに異なるゲートラインに接続されている。一方、各画素群PG1、PG2では、連続して並ぶ３個の画素が更に異なるグループに分けられている。その他に、各画素の構造が従来のものであっても良い。その場合、各画素行では、スイッチング素子がいずれも同じゲートラインに接続されている。
【００５１】
タイミングコントローラ210は、図１に示されているものとは異なり、データ制御信号CS1を１Ｈの１／３倍、すなわちＨ／３に等しい周期で変化させる。それにより、ライン反転駆動チップ220は図１に示されているものに比べ、３倍の速度で動作する。
【００５２】
タイミングコントローラ210は更に、各画素行、すなわち３ｍ個の画素に対する入力映像データI−dataを再配置して３組の出力映像データO−dataに分ける。各出力映像データO−dataは好ましくは、各画素行の３つの画素群のいずれか、すなわちｍ個の画素に対する映像データを含む。タイミングコントローラ210は各出力映像データO−dataを一行の画素に対する映像データとしてライン反転駆動チップ220に対して印加する。但し、その印加の周期は好ましくはＨ／３に等しい。
【００５３】
一方、タイミングコントローラ210は図１に示されているものとは異なり、選択制御信号CS3を新たに生成し、ライン選択回路240に対して印加する。選択制御信号CS3は好ましくは３種類の選択信号TG1、TG2、TG3を含む。タイミングコントローラ210は各１Ｈで好ましくはＨ／３ずつ、第１選択信号TG1、第２選択信号TG2、第３選択信号TG3をその順にアクティブにする。すなわち、正論理のときは各選択信号のレベルをハイレベルにし、負論理のときはローレベルにする。
【００５４】
ライン反転駆動チップ220はｍ本の出力端子OT1〜OTmを含む。ライン反転駆動チップ220は外部から、Ｈ／３に等しい周期で正のガンマ基準電圧VP-GMMA及び負のガンマ基準電圧VN-GMMAを交互に受ける。ライン反転駆動チップ220は更に、出力映像データO−dataを画素群単位で受信し、出力映像データO−dataの示すｍ個の画素の各光透過度を、同時に受けたガンマ基準電圧に基づいてデータ電圧に変換する。正のガンマ基準電圧VP-GMMAを受けたときはそれに基づいて出力映像データO−dataを正極性のデータ電圧に変換し、負のガンマ基準電圧VN-GMMAを受けたときはそれに基づいて出力映像データO−dataを負極性のデータ電圧に変換する。ライン反転駆動チップ220は続いて、データ電圧をｍ本の出力端子OT1〜OTmから同時に出力する。その結果、各Ｈ／３では全ての出力端子から同じ極性のデータ電圧が出力され、更にその極性がＨ／３ごとに反転する。
【００５５】
ライン選択回路240の入力端子はライン反転駆動チップ220のｍ本の出力端子OT1〜OTmに接続され、それらからＨ／３ごとに正極性のデータ電圧又は負極性のデータ電圧を交互に受信する。ライン選択回路240の出力端子は３ｍ本のデータラインDL1〜DLmに接続されている。ライン選択回路240は選択制御信号CS3に従い、ｊ番目の出力端子OTj（ｊ＝１、２、…、ｍ）から受信したデータ電圧を、各１Ｈのうち、最初のＨ／３では３ｊ−２番目のデータラインDL1、DL4、…に対して印加し、次のＨ／３では３ｊ−１番目のデータラインDL2、DL5、…に対して印加し、最後のＨ／３では３ｊ番目のデータラインDL3、DL6、…に対して印加する。それにより、データ電圧の極性は、各１Ｈではデータラインごとに反転し、各データラインでは１Ｈごとに反転する。
【００５６】
図９にライン選択回路240の等価回路図を示す。図９に示されているように、ライン選択回路240は好ましくは３種類の選択素子ST1-j、ST2-j、ST3-jをｍ個ずつ含む（ｊ＝１、２、…、ｍ）。各選択素子は好ましくはトランジスタである。ライン反転駆動チップ220の各出力端子OTjには３種類の選択素子ST1-j、ST2-j、ST3-jの各入力端子が一つずつ接続されている。第１選択素子ST1-jの出力端子は３ｊ−２番目のデータラインDL3j-2に接続され、第２選択素子ST2-jの出力端子は３ｊ−１番目のデータラインDL3j-1に接続され、第３選択素子ST3-jの出力端子は３ｊ番目のデータラインDL3jに接続されている。ｍ個の第１選択素子ST1-jは第１グループG1を成し、ｍ個の第２選択素子ST2-jは第２グループG2を成し、ｍ個の第３選択素子ST3-jは第３グループG3を成す。各グループG1、G2、G3では共通の選択信号TG1、TG2、TG3に応じて全ての選択素子が同時にオンオフする。各１Ｈでは、まず第１選択信号TG1に応じて第１選択素子ST1-jがＨ／３の間、オン状態を維持する。それにより、ｊ番目の出力端子OTjから受けたデータ電圧が第１選択素子ST1-jを通して３ｊ−２番目のデータラインDL1、DL4、…に伝達される。次に、第２選択信号TG2に応じて第２選択素子ST2-jがＨ／３の間、オン状態を維持する。それにより、ｊ番目の出力端子OTjから受けたデータ電圧が第２選択素子ST2-jを通して３ｊ−１番目のデータラインDL2、DL5、…に伝達される。最後に、第３選択信号TG3に応じて第３選択素子ST3-jがＨ／３の間、オン状態を維持する。それにより、ｊ番目の出力端子OTjから受けたデータ電圧が第３選択素子ST3-jを通して３ｍ番目のデータラインDL3、DL6、…に伝達される。
【００５７】
各画素の構造が図５に示されているものである場合、ゲート駆動回路230がゲートオン電圧Vonをｉ番目のゲートラインGLiに対して印加するとき、１Ｈの間、ｉ−１番目の画素行では第１スイッチング素子Tr1がオン状態を維持し、ｉ番目の画素行では第２スイッチング素子Tr2がオン状態を維持する。それにより、同じ１Ｈの間に、ｉ−１番目の画素行では第１画素群PG1に対してデータ電圧が印加され、ｉ番目の画素行では第２画素群PG2に対してデータ電圧が印加される。更に各画素群PG1、PG2では、連続して並ぶ３個の画素に対してデータ電圧が順番にＨ／３ずつ印加される。それら３個の画素間でデータ電圧の極性が交互に反転する。従って、ｉ−１番目の画素行の第１画素群PG1とｉ番目の画素行の第２画素群PG2とでは、連続して並ぶ３個の画素間でのデータ電圧の極性のパターンが等しい。例えば、ｉ−１番目の画素行の第１画素群PG1では、連続して並ぶ３個の画素に対するデータ電圧の極性が順に＋、−、＋であるとき、ｉ番目の画素行の第２画素群PG2でも、連続して並ぶ３個の画素に対するデータ電圧の極性が順に＋、−、＋である。一方、ｉ−１番目の画素行とｉ番目の画素行とでは、同じ画素群PG1／PG2に含まれる、連続して並ぶ３個の画素間でのデータ電圧の極性のパターンが逆である。例えば、ｉ−１番目の画素行の第１画素群PG1では、連続して並ぶ３個の画素に対するデータ電圧の極性が順に＋、−、＋であるとき、ｉ番目の画素行の第１画素群PG2では、連続して並ぶ３個の画素に対するデータ電圧の極性が順に−、＋、−である。以上の結果、データ電圧の極性が画素ごとに反転する。すなわち、ドット反転駆動が実現される。
【００５８】
上述の好ましい実施形態はあくまでも例示に過ぎない。本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、上記の実施形態を様々に置換し、変形し、又は変更可能であろう。このような置換、変形、及び変更も本発明の技術的範囲に属すると解されるべきである。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態による液晶表示装置のブロック図
【図２】図１に示されている表示パネルに備えられている画素の等価回路図
【図３】図２に示されている破線Iで囲まれているアレイ基板の部分の平面図
【図４Ａ】図３に示されている切断線II−II’に沿った断面図
【図４Ｂ】図３に示されている切断線III−III’に沿った断面図
【図５】本発明の他の実施形態によるアレイ基板の平面図
【図６】本発明のさらに他の実施形態による画素の等価回路図
【図７】図６に示されている破線IVで囲まれているアレイ基板の部分の平面図
【図８】本発明の他の実施形態による液晶表示装置のブロック図
【図９】図８に示されているライン選択回路の等価回路図
【符号の説明】
【００６０】
100  表示パネル
210  タイミングコントローラ
220  ライン反転駆動チップ
230  ゲート駆動回路
240  ライン選択回路
300、350  液晶表示装置
【図１】
2008139882.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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