(57)【要約】【課題】ドレイン領域が低濃度不純物領域と高濃度不純物領域によって形成されているＭＯＳトランジスタ構造を形成する際に、高濃度不純物領域への不純物イオン導入とポリシリコンゲートへの不純物イオンの導入をマスクずれに起因する不具合を生じさせることなく行なう。【解決手段】Ｎ−ｃｈトランジスタ領域において、Ｎ型ドレイン低濃度不純物領域１３上に、Ｎ型ポリシリコンゲート１９の側面に隣接して、ゲート酸化膜１７の膜厚よりも厚く、Ｎ型ポリシリコンゲート１９の上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜２１が形成されている。Ｐ−ｃｈトランジスタ領域において、Ｐ型ドレイン低濃度不純物領域２９上に、Ｐ型ポリシリコンゲート３３の側面に隣接して、ゲート酸化膜１７の膜厚よりも厚く、Ｐ型ポリシリコンゲート３３の上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜２１が形成されている。【選択図】図１
2008053275.tif 000002
【特許請求の範囲】
【請求項１】
素子分離絶縁膜に囲まれた素子領域の半導体層に互いに間隔をもって形成されたソース領域、ドレイン領域と、ソース領域、ドレイン領域間の半導体層に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンゲートをもち、ソース領域とドレイン領域のうち少なくともドレイン領域はチャネル領域に隣接して形成された低濃度不純物領域と、チャネル領域とは反対側の低濃度不純物領域端部に隣接して形成された高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置において、
少なくとも前記ポリシリコンゲートに対してドレイン領域側の前記半導体層上に、前記ポリシリコンゲートの側面に隣接して前記ゲート絶縁膜厚よりも厚く、前記ポリシリコンゲート上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜を備え、前記低濃度不純物領域は前記側壁酸化膜下に形成されていることを特徴とする半導体装置。
【請求項２】
素子分離絶縁膜に囲まれた素子領域の半導体層に互いに間隔をもって形成されたソース領域、ドレイン領域と、ソース領域、ドレイン領域間の半導体層に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンゲートをもち、ソース領域とドレイン領域のうち少なくともドレイン領域はチャネル領域に隣接して形成された低濃度不純物領域と、チャネル領域とは反対側の低濃度不純物領域端部に隣接して形成された高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置の製造方法において、
以下の工程（Ａ）〜（Ｄ）をその順に含むことを特徴とする半導体装置。
（Ａ）前記素子領域の前記半導体層上にゲート絶縁膜を介してポリシリコンゲートを形成する工程、
（Ｂ）前記ポリシリコンゲートをマスクにして前記半導体層に不純物イオン導入を行なって低濃度不純物領域を形成する工程、
（Ｃ）少なくとも前記ポリシリコンゲートに対してドレイン領域側の前記低濃度不純物領域上に、前記ポリシリコンゲートの側面に隣接して前記ゲート絶縁膜厚よりも厚く、前記ポリシリコンゲート上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜を形成する工程、
（Ｄ）前記ポリシリコンゲート及び前記側壁酸化膜をマスクにして前記低濃度不純物領域に不純物イオン導入を行なって高濃度不純物領域を形成するとともに前記ポリシリコンゲートに不純物イオンを導入し、前記高濃度不純物領域と前記側壁酸化膜下の前記低濃度不純物領域からなるドレイン領域と、少なくとも前記高濃度不純物領域からなるソース領域を形成する工程。
【請求項３】
前記工程（Ｃ）は、前記低濃度不純物領域上及び前記ポリシリコンゲート上に前記ポリシリコンゲートよりも厚い膜厚でシリコン酸化膜を成膜し、前記シリコン酸化膜にＣＭＰ法によって平坦化処理を施した後、前記シリコン酸化膜をパターニングして前記側壁酸化膜を形成する請求項２に記載の製造方法。
【請求項４】
前記平坦化処理を前記ポリシリコンゲートの上面が露出するまで行なう請求項３に記載の製造方法。
【請求項５】
前記工程（Ｃ）は、前記低濃度不純物領域上及び前記ポリシリコンゲート上にシリコン酸化膜を成膜し、さらにその上にＳＯＧ膜を形成して、前記シリコン酸化膜と前記ＳＯＧ膜の合計膜厚が前記ポリシリコンゲートよりも厚くなるように平坦化し、前記ＳＯＧ膜及び前記シリコン酸化膜をパターニングして前記側壁酸化膜を形成する請求項２に記載の製造方法。
【請求項６】
前記ＳＯＧ膜及び前記シリコン酸化膜をパターニングする前に前記ＳＯＧ膜及び前記シリコン酸化膜に対してエッチバック処理を行なう請求項５に記載の製造方法。
【請求項７】
前記エッチバック処理を前記ポリシリコンゲートの上面が露出するまで行なう請求項６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、素子分離絶縁膜に囲まれた素子領域の半導体層に互いに間隔をもって形成されたソース領域、ドレイン領域と、ソース領域、ドレイン領域間の半導体層に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンゲートをもち、ソース領域とドレイン領域のうち少なくともドレイン領域はチャネル領域に隣接して形成された低濃度不純物領域と、チャネル領域とは反対側の低濃度不純物領域端部に隣接して形成された高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）基板上に形成されるＭＯＳトランジスタは、バルクシリコン基板上に形成されたＭＯＳトランジスタとは異なり、ＳＯＩ基板の埋込み酸化膜によって基板深さ方向に制限があるため、基板リーク電流が少ないという特徴がある。この特徴により、高温状況下においても動作するという利点がある。
【０００３】
ＳＯＩ基板、特に１μｍ（マイクロメートル）以下の薄膜ＳＯＩにおいて、高耐圧デバイスを作成するために、ドレイン領域側のみに低濃度不純物領域を作り込んでＭＯＳトランジスタのソース・ドレイン間の耐圧を上げる方法がある（特許文献１を参照。）。
この技術は、ＭＯＳトランジスタのドレイン領域側にのみ低濃度不純物領域を伸長させ、その領域を空乏化することでＭＯＳトランジスタのソース・ドレイン間の耐圧を向上させるというものである。
【０００４】
図８に従来のＮチャネル型ＭＯＳトランジスタの断面図を示す。
ＳＯＩ基板は支持基板１、埋込み酸化膜３、及びシリコン層からなるＳＯＩ層５によって構成される。ＳＯＩ層５に素子分離用のＬＯＣＯＳ（local oxidation of silicon）酸化膜７が形成されている。ＬＯＣＯＳ酸化膜７によって囲まれた素子領域のＳＯＩ層５にＮ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１が互いに間隔をもって形成されている。Ｎ型ソース高濃度不純物領域９とＮ型ドレイン高濃度不純物領域１１の間のＳＯＩ層５にＮ型ドレイン高濃度不純物領域１１に隣接して、Ｎ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１よりも低いＮ型不純物濃度をもつＮ型ドレイン低濃度不純物領域１３が形成されている。Ｎ型ソース高濃度不純物領域９とＮ型ドレイン低濃度不純物領域１３の間のＳＯＩ層５にＰ型チャネル領域１５が形成されている。Ｐ型チャネル領域１５上にゲート酸化膜１７を介してＮ型ポリシリコンゲート１７が形成されている。
このＭＯＳトランジスタでは動作時にＮ型ドレイン低濃度不純物領域１３が空乏化することでドレイン−ソース間の耐圧を上げることができる。
【０００５】
このような低濃度不純物領域をもつ構造を形成する際、ＬＤＤ（lightly doped drain）構造における側壁酸化膜を用いた方法が考えられる。
図９にＬＤＤ構造を備えた従来のＮチャネル型ＭＯＳトランジスタの断面図を示す。ＬＤＤ構造のＭＯＳトランジスタはＮ型ポリシリコンゲート１７の側面に側壁酸化膜５５を備え、側壁酸化膜５５下のＳＯＩ層５にＮ型低濃度不純物領域５７を備えている。
【０００６】
従来のＬＤＤ構造の製造方法によると、ポリシリコンゲート１７を形成し、ポリシリコンゲート１７をマスクにして低濃度不純物領域用の不純物注入を行ない、ＣＶＤ（chemical vapor deposition）法によりシリコン酸化膜を成膜した後、エッチバックを行なうことで、ポリシリコンゲート１７に側壁酸化膜５５を形成する。その後、Ｎ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１への高濃度不純物注入により、Ｎ型ポリシリコンゲート１７、Ｎ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１を形成する。
しかし、ＬＤＤ構造の製造方法ではＮ型低濃度不純物領域５７のチャネル長方向の長さが短く、高耐圧化できない。
【０００７】
そのため一般的に従来の製造方法では、図８に示したような低濃度不純物領域をもつ構造を形成するために、図１０（Ａ）に示すように、Ｎ型ドレイン低濃度不純物領域１３を形成した後、レジストマスク５９を用いてドレイン領域側のみにＮ型ドレイン低濃度不純物領域１３を確保しつつ、ソース領域とドレイン領域の形成領域に高濃度不純物注入を行なう。ここで、Ｎ型ポリシリコンゲート１７を形成するために、レジストマスク５９はポリシリコンゲート１７を覆っていてはならない。
【０００８】
上記従来の製造方法では、ポリシリコンゲート１７への不純物注入にセルフアラインを用いることができない。そのためポリシリコンゲート１７への不純物注入の際に、図１０（Ｂ）に示すように、レジストマスク５９の形成位置がドレイン領域側にずれた場合、その位置合わせ誤差分だけＮ型ドレイン低濃度不純物領域１３に高濃度不純物注入が行われてしまい、Ｐ型チャネル領域１５とＮ型ドレイン低濃度不純物領域１３の間にＮ型高濃度不純物領域６１が形成されて高耐圧化できないという問題があった。
また、図１０（Ｃ）に示すように、レジストマスク５９の形成位置がポリシリコンゲート１７側にずれた場合、その位置合わせ誤差分だけポリシリコンゲート１７に不純物注入が行われない領域６３が発生し、トランジスタ特性がバラつくという問題があった。
【０００９】
このような問題は、バルクシリコン基板に形成されるＭＯＳトランジスタも含め、ソース領域とドレイン領域のうち少なくともドレイン領域が、チャネル領域に隣接して形成された低濃度不純物領域と、チャネル領域とは反対側の低濃度不純物領域端部に隣接して形成された高濃度不純物領域によって形成されているＭＯＳトランジスタを製造する際に、レジストマスクを用いて高濃度不純物領域への不純物イオン導入と同時にポリシリコンゲートへの不純物イオンの導入を行なう際に生じる。
【００１０】
【特許文献１】特許第３２３２３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、少なくともドレイン領域が低濃度不純物領域と高濃度不純物領域によって形成されているＭＯＳトランジスタ構造を形成する際に、高濃度不純物領域への不純物イオン導入とポリシリコンゲートへの不純物イオンの導入をマスクずれに起因する不具合を生じさせることなく行なうことができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置は、素子分離絶縁膜に囲まれた素子領域の半導体層に互いに間隔をもって形成されたソース領域、ドレイン領域と、ソース領域、ドレイン領域間の半導体層に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンゲートをもち、ソース領域とドレイン領域のうち少なくともドレイン領域はチャネル領域に隣接して形成された低濃度不純物領域と、チャネル領域とは反対側の低濃度不純物領域端部に隣接して形成された高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置であって、少なくとも上記ポリシリコンゲートに対してドレイン領域側の上記半導体層上に、上記ポリシリコンゲートの側面に隣接して上記ゲート絶縁膜厚よりも厚く、上記ポリシリコンゲート上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜を備え、上記低濃度不純物領域は上記側壁酸化膜下に形成されているものである。
【００１３】
本発明にかかる半導体装置の製造方法は、素子分離絶縁膜に囲まれた素子領域の半導体層に互いに間隔をもって形成されたソース領域、ドレイン領域と、ソース領域、ドレイン領域間の半導体層に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたポリシリコンゲートをもち、ソース領域とドレイン領域のうち少なくともドレイン領域はチャネル領域に隣接して形成された低濃度不純物領域と、チャネル領域とは反対側の低濃度不純物領域端部に隣接して形成された高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置の製造方法であって、以下の工程（Ａ）〜（Ｄ）をその順に含む。
（Ａ）上記素子領域の上記半導体層上にゲート絶縁膜を介してポリシリコンゲートを形成する工程、
（Ｂ）上記ポリシリコンゲートをマスクにして上記半導体層に不純物イオン導入を行なって低濃度不純物領域を形成する工程、
（Ｃ）少なくとも上記ポリシリコンゲートに対してドレイン領域側の上記低濃度不純物領域上に、上記ポリシリコンゲートの側面に隣接して上記ゲート絶縁膜厚よりも厚く、上記ポリシリコンゲート上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜を形成する工程、
（Ｄ）上記ポリシリコンゲート及び上記側壁酸化膜をマスクにして上記低濃度不純物領域に不純物イオン導入を行なって高濃度不純物領域を形成するとともに上記ポリシリコンゲートに不純物イオンを導入し、上記高濃度不純物領域と上記側壁酸化膜下の上記低濃度不純物領域からなるドレイン領域と、少なくとも上記高濃度不純物領域からなるソース領域を形成する工程。
【００１４】
本発明の製造方法において、上記工程（Ｃ）は、上記低濃度不純物領域上及び上記ポリシリコンゲート上に上記ポリシリコンゲートよりも厚い膜厚でシリコン酸化膜を成膜し、上記シリコン酸化膜にＣＭＰ（chemical mechanical polishing）法によって平坦化処理を施した後、上記シリコン酸化膜をパターニングして上記側壁酸化膜を形成する例を挙げることができる。
さらに、上記平坦化処理を上記ポリシリコンゲートの上面が露出するまで行なう例を挙げることができる。
【００１５】
また、本発明の製造方法において、上記工程（Ｃ）は、上記低濃度不純物領域上及び上記ポリシリコンゲート上にシリコン酸化膜を成膜し、さらにその上にＳＯＧ膜を形成して、上記シリコン酸化膜と上記ＳＯＧ膜の合計膜厚が上記ポリシリコンゲートよりも厚くなるように平坦化し、上記ＳＯＧ膜及び上記シリコン酸化膜をパターニングして上記側壁酸化膜を形成する例を挙げることができる。
さらに、上記ＳＯＧ膜及び上記シリコン酸化膜をパターニングする前に上記ＳＯＧ膜及び上記シリコン酸化膜に対してエッチバック処理を行なう例を挙げることができる。
さらに、上記エッチバック処理を上記ポリシリコンゲートの上面が露出するまで行なう例を挙げることができる。
【発明の効果】
【００１６】
本発明の半導体装置では、ソース領域とドレイン領域のうち少なくともドレイン領域は低濃度不純物領域と高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置において、少なくともポリシリコンゲートに対してドレイン領域側の半導体層上に、ポリシリコンゲートの側面に隣接してゲート絶縁膜厚よりも厚く、ポリシリコンゲート上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜を備え、低濃度不純物領域は側壁酸化膜下に形成されているようにし、
本発明の製造方法では、ソース領域とドレイン領域のうち少なくともドレイン領域は低濃度不純物領域と高濃度不純物領域によって形成されているＭＯＳトランジスタを備えた半導体装置の製造方法において、素子領域の半導体層上にゲート絶縁膜を介してポリシリコンゲートを形成する工程（Ａ）、ポリシリコンゲートをマスクにして半導体層に低濃度不純物領域を形成する工程（Ｂ）、少なくともポリシリコンゲートに対してドレイン領域側の低濃度不純物領域上に、ポリシリコンゲートの側面に隣接してゲート絶縁膜厚よりも厚く、ポリシリコンゲート上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜を形成する工程（Ｃ）、ポリシリコンゲート及び側壁酸化膜をマスクにして低濃度不純物領域に不純物イオン導入を行なって高濃度不純物領域を形成するとともにポリシリコンゲートに不純物イオンを導入し、ドレイン領域とソース領域を形成する工程（Ｄ）をその順に含むようにしたので、
側壁酸化膜をマスクにしてポリシリコンゲート及び高濃度不純物領域の形成領域への不純物イオン導入をセルフアラインで行なうことができる。これにより、高濃度不純物領域への不純物イオン導入とポリシリコンゲートへの不純物イオンの導入をマスクずれに起因する不具合を生じさせることなく行なうことができ、トランジスタ特性の安定したＭＯＳトランジスタを作成できる。
【００１７】
本発明の製造方法において、上記工程（Ｃ）は、低濃度不純物領域上及びポリシリコンゲート上にポリシリコンゲートよりも厚い膜厚でシリコン酸化膜を成膜し、そのシリコン酸化膜にＣＭＰ法によって平坦化処理を施した後、そのシリコン酸化膜をパターニングして上記側壁酸化膜を形成する例を挙げることができる。
ここで、上記平坦化処理を行なった後、ポリシリコンゲート上に側壁酸化膜用のシリコン酸化膜が残存している場合には、側壁酸化膜用のシリコン酸化膜をパターニングした後、側壁酸化膜用のシリコン酸化膜に対してエッチバック処理を施してポリシリコンゲートの上面を露出させる工程が必要になる。
そこで、上記平坦化処理を上記ポリシリコンゲートの上面が露出するまで行なうようにすれば、平坦化処理を行なった後にポリシリコンゲート上に側壁酸化膜用のシリコン酸化膜が残存している場合に比べて上記エッチバック処理を施す必要がなくなり、製造工程数を少なくすることができる。
【００１８】
また、本発明の製造方法において、上記工程（Ｃ）は、上記低濃度不純物領域上及び上記ポリシリコンゲート上にシリコン酸化膜を成膜し、さらにその上にＳＯＧ膜を形成して、上記シリコン酸化膜と上記ＳＯＧ膜の合計膜厚が上記ポリシリコンゲートよりも厚くなるように平坦化し、上記ＳＯＧ膜及び上記シリコン酸化膜をパターニングして上記側壁酸化膜を形成する例を挙げることができる。
そして、上記ＳＯＧ膜及び上記シリコン酸化膜をパターニングする前に上記ＳＯＧ膜及び上記シリコン酸化膜に対してエッチバック処理を行なう例を挙げることができる。
ここで、上記エッチバック処理を行なった後、ポリシリコンゲート上に側壁酸化膜用のシリコン酸化膜が残存している場合には、上記エッチバック処理後に側壁酸化膜用のシリコン酸化膜をパターニングした後、側壁酸化膜用のシリコン酸化膜に対して２回目のエッチバック処理を施してポリシリコンゲートの上面を露出させる工程が必要になる。
そこで、上記エッチバック処理を上記ポリシリコンゲートの上面が露出するまで行なうようにすれば、エッチバック処理を行なった後にポリシリコンゲート上に側壁酸化膜用のシリコン酸化膜が残存している場合に比べて上記２回目のエッチバック処理を施す必要がなくなり、製造工程数を少なくすることができる。
【発明を実施するための最良の形態】
【００１９】
図１は半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図を示す。この実施例はＳＯＩ基板に形成されたＮチャネル型ＭＯＳトランジスタ（以下Ｎ−ｃｈトランジスタという）とＰチャネル型ＭＯＳトランジスタ（以下Ｐ−ｃｈトランジスタという）を備えている。
【００２０】
ＳＯＩ基板は、支持基板１、膜厚が３００ｎｍの埋込み酸化膜３、及び膜厚が４００ｎｍのシリコンからなるＳＯＩ層（半導体層）５によって構成されている。ＳＯＩ層５に素子分離用のＬＯＣＯＳ酸化膜（素子分離絶縁膜）７が形成されてＮ−ｃｈトランジスタ領域及びＰ−ｃｈトランジスタ領域（素子領域）が画定されている。
【００２１】
Ｎ−ｃｈトランジスタ領域において、ＳＯＩ層５にＮ型ソース高濃度不純物領域（Ｎ＋）９とＮ型ドレイン高濃度不純物領域（Ｎ＋）１１が互いに間隔をもって形成されている。
Ｎ型ソース高濃度不純物領域９とＮ型ドレイン高濃度不純物領域１１の間のＳＯＩ層５に、Ｎ型ドレイン高濃度不純物領域１１に隣接し、Ｎ型ソース高濃度不純物領域９とは間隔をもって、Ｎ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１よりも低いＮ型不純物濃度をもつＮ型ドレイン低濃度不純物領域（Ｎ−）１３が形成されている。
【００２２】
Ｎ型ソース高濃度不純物領域９とＮ型ドレイン低濃度不純物領域１３の間のＳＯＩ層５に両領域９，１３に隣接してＰ型チャネル領域（Ｐｂｏｄｙ）１５が形成されている。
Ｎ型ソース高濃度不純物領域９とＮ型ドレイン低濃度不純物領域１３の間のＰ型チャネル領域１５上に、ゲート酸化膜（ゲート絶縁膜）１７を介してＮ型ポリシリコンゲート１９が形成されている。
【００２３】
Ｎ型ドレイン低濃度不純物領域１３上に、Ｎ型ポリシリコンゲート１９の側面に隣接して、ゲート酸化膜１７の膜厚よりも厚く、Ｎ型ポリシリコンゲート１９の上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜２１が形成されている。
Ｎ型ポリシリコンゲート１９が形成されている位置とは異なる位置で、Ｐ型チャネル領域１５に隣接して、ＳＯＩ層５にＰ型ボディコンタクト領域２３が形成されている。
【００２４】
Ｐ−ｃｈトランジスタ領域において、ＳＯＩ層５にＰ型ソース高濃度不純物領域（Ｐ＋）２５とＰ型ドレイン高濃度不純物領域（Ｐ＋）２７が互いに間隔をもって形成されている。
Ｐ型ソース高濃度不純物領域２５とＰ型ドレイン高濃度不純物領域２７の間のＳＯＩ層５に、Ｐ型ドレイン高濃度不純物領域２７に隣接し、Ｐ型ソース高濃度不純物領域２５とは間隔をもって、Ｐ型ソース高濃度不純物領域２５及びＰ型ドレイン高濃度不純物領域２７よりも低いＰ型不純物濃度をもつＰ型ドレイン低濃度不純物領域（Ｐ−）２９が形成されている。
【００２５】
Ｐ型ソース高濃度不純物領域２５とＰ型ドレイン低濃度不純物領域２９の間のＳＯＩ層５に両領域２５，２９に隣接してＮ型チャネル領域（Ｎｂｏｄｙ）３１が形成されている。
Ｐ型ソース高濃度不純物領域２５とＰ型ドレイン低濃度不純物領域２９の間のＮ型チャネル領域３１上に、ゲート酸化膜１７を介してＰ型ポリシリコンゲート３３が形成されている。
【００２６】
Ｐ型ドレイン低濃度不純物領域２９上に、Ｐ型ポリシリコンゲート３３の側面に隣接して、ゲート酸化膜１７の膜厚よりも厚く、Ｐ型ポリシリコンゲート３３の上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜２１が形成されている。
Ｐ型ポリシリコンゲート３３が形成されている位置とは異なる位置で、Ｎ型チャネル領域３１に隣接して、ＳＯＩ層５にＮ型ボディコンタクト領域３５が形成されている。
【００２７】
Ｎ型ドレイン高濃度不純物領域１１、Ｎ型ドレイン高濃度不純物領域１３及びＮ型ボディコンタクト領域３５は同じ不純物濃度をもつ。また、Ｐ型ソース高濃度不純物領域２５、Ｐ型ドレイン高濃度不純物領域２７及びＰ型ボディコンタクト領域２３は同じ不純物濃度をもつ。
【００２８】
Ｎ−ｃｈトランジスタ上及びＰ−ｃｈトランジスタ上に層間絶縁膜３７（（Ａ）での図示は省略）が形成されている。層間絶縁膜３７に、Ｎ型ソース高濃度不純物領域９上、Ｎ型ドレイン高濃度不純物領域１１上、Ｎ型ポリシリコンゲート１９上、Ｐ型ボディコンタクト領域２３上、Ｐ型ソース高濃度不純物領域２５上、Ｐ型ドレイン高濃度不純物領域２７上、Ｐ型ポリシリコンゲート３３上、及びＮ型ボディコンタクト領域３５上にそれぞれコンタクトが形成されている。
【００２９】
この実施例では、Ｎ−ｃｈトランジスタ領域で、Ｎ型ポリシリコンゲート１９の側面に隣接して、ゲート酸化膜１７の膜厚よりも厚く、Ｎ型ポリシリコンゲート１９の上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜２１を備えているので、Ｎ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１を形成する際の高濃度不純物イオン注入時に、Ｎ型ポリシリコンゲート１９へのイオン注入も同時にセルフアラインで行なうことができる。
また、Ｐ−ｃｈトランジスタ領域で、Ｐ型ポリシリコンゲート３３の側面に隣接して、ゲート酸化膜１７の膜厚よりも厚く、Ｐ型ポリシリコンゲート３３の上面を覆っておらず、かつ上面が平坦なシリコン酸化膜からなる側壁酸化膜２１を備えているので、Ｐ型ソース高濃度不純物領域２５及びＰ型ドレイン高濃度不純物領域２７を形成する際の高濃度不純物イオン注入時に、Ｐ型ポリシリコンゲート３３へのイオン注入も同時にセルフアラインで行なうことができる。
これにより、従来技術の問題点であったレジストマスクの位置合わせ誤差によって、低濃度不純物領域１３，２９へ高濃度不純物が注入される点や、ポリシリコンゲート１９，３３へ高濃度不純物注入が行なわれないといった点を解消することができる。
【００３０】
図２から図４は製造方法の一実施例を説明するための工程断面図である。図２から図４は図１（Ｂ）の断面位置に対応している。図２から図４のかっこ数字は以下の工程に対応している。図１から図４を参照してこの実施例を説明する。
【００３１】
（１）支持基板１上に膜厚が３００ｎｍの埋込み酸化膜３が形成され、さらにその上に膜厚が４００ｎｍのＳＯＩ層５が形成されているＳＯＩ基板を用いる。
【００３２】
（２）一般的なＬＯＣＯＳ法にてＬＯＣＯＳ酸化膜７の形成を行なって、ＳＯＩ層５を完全に分離してＮ−ｃｈトランジスタ領域とＰ−ｃｈトランジスタ領域を画定する。ここで、ＬＯＣＯＳ法で用いる耐酸化膜の下地膜となるシリコン酸化膜（図示は省略）の形成は１０００℃のウェット酸化により１０００ｎｍ程度の膜厚に形成した。
【００３３】
（３）Ｎ−ｃｈトランジスタのしきい値電圧を調整するために、一般的な写真製版技術及びイオン注入技術を用いて、Ｎ−ｃｈトランジスタ領域及びＰ−ｃｈトランジスタのＮ型ボディコンタクト領域３５（図１（Ａ）を参照）が開口されたレジストマスク３９をパターニングし、レジストマスク３９をマスクにしてＮ−ｃｈトランジスタのチャネルドープ不純物として例えばボロンを注入エネルギーは８０ｋｅＶ、ドーズ量は８×１０11ｃｍ-2の条件でＳＯＩ層５にイオン注入を行ない、Ｎ−ｃｈトランジスタのＮ型チャネル領域１５を形成する。
【００３４】
（４）レジストマスク３９を除去する。一般的な写真製版技術及びイオン注入技術を用いて、Ｐ−ｃｈトランジスタ領域及びＮ−ｃｈトランジスタのＰ型ボディコンタクト領域２３（図１（Ａ）を参照）が開口されたレジストマスク４１をパターニングし、レジストマスク４１をマスクにしてＰ−ｃｈトランジスタのチャネルドープ不純物として例えばリンを注入エネルギーは１００ｋｅＶ、ドーズ量は１×１０12ｃｍ-2の条件でイオン注入を行ない、Ｐ−ｃｈトランジスタのＮ型チャネル領域３１を形成する。
【００３５】
（５）レジストマスク４１を除去する。ゲート酸化膜１７を４０ｎｍとなるように９２０℃のドライ酸化にて形成した後、ＬＰ−ＣＶＤ（low-pressure ＣＶＤ）法にてノンドープのポリシリコン膜４３を３５０ｎｍ程度の膜厚に成膜する。
【００３６】
（６）写真製版技術によりポリシリコンゲート形成領域にレジストマスク４５をパターニングする。ＨＢｒとＨＣｌガスを混合したドライエッチング法により、ポリシリコン膜４３をパターニングして、Ｎ−ｃｈトランジスタ領域にポリシリコンゲート１９を形成し、Ｐ−ｃｈトランジスタ領域にポリシリコンゲート３３を形成する。
【００３７】
（７）レジストマスク４５を除去する。写真製版技術により、上記工程（３）で用いたＮ−ｃｈトランジスタ領域及びＰ−ｃｈトランジスタのボディコンタクト領域が開口されたフォトマスクを用いてレジストマスク３９をパターニングする。イオン注入技術により、ポリシリコンゲート１９及びレジストマスク３９をマスクにして、Ｎ型不純物である例えばリンを注入エネルギーは７０ｋｅＶ、ドーズ量は２.５×１０13ｃｍ-2の条件でイオン注入を行ない、Ｎ−ｃｈトランジスタ領域にＮ型ドレイン低濃度不純物領域１３を形成する。このとき、ポリシリコンゲート１９にもリンが注入される。
【００３８】
（８）レジストマスク３９を除去する。写真製版技術により、上記工程（４）で用いたＰ−ｃｈトランジスタ領域及びＮ−ｃｈトランジスタのボディコンタクト領域が開口されたフォトマスクを用いてレジストマスク４１をパターニングする。イオン注入技術により、ポリシリコンゲート３３及びレジストマスク４１をマスクにして、Ｐ型不純物である例えばボロンを注入エネルギーは１５ｋｅＶ、ドーズ量は２×１０13ｃｍ-2の条件でイオン注入を行ない、Ｐ−ｃｈトランジスタ領域にＰ型ドレイン低濃度不純物領域２９を形成する。このとき、ポリシリコンゲート３３にもボロンが注入される。
【００３９】
（９）レジストマスク４１を除去する。例えばＳｉＨ4とＮ2Ｏの混合ガスを用いて、成膜温度が８００℃の条件で７００ｎｍの膜厚となるようにＬＰ−ＣＶＤでシリコン酸化膜４７を成膜する。
【００４０】
（１０）ＣＭＰ法を用いて、シリコン酸化膜４７を平坦化する。このとき、ポリシリコンゲート１９，３３上にシリコン酸化膜４７が存在している。
【００４１】
（１１）写真製版技術により、シリコン酸化膜４７上に、Ｎ型ドレイン低濃度不純物領域１３及びＰ型ドレイン低濃度不純物領域２９を残存させる領域、ならびにポリシリコンゲート１９，３３の一部分を覆うレジストマスク４９をパターニングする。Ａｒ／ＣＨＦ3／ＣＦ4の混合ガスを用いて異方性エッチングとなる条件でエッチバック処理を行ない、シリコン酸化膜パターン５１を形成する。
【００４２】
（１２）レジストマスク４９を除去する。再度、Ａｒ／ＣＨＦ3／ＣＦ4の混合ガスを用いて異方性エッチングとなる条件でポリシリコンゲート１９，３３の上面が露出するまでシリコン酸化膜パターン５１に対してエッチバック処理を行ない、ポリシリコンゲート１９，３３のドレイン領域側の側壁のみに側壁酸化膜２１を形成する。ここで、ＬＯＣＯＳ酸化膜７もエッチングされるが、図ではＬＯＣＯＳ酸化膜７をエッチバック処理前の膜厚で図示している。
【００４３】
（１３）写真製版技術により、上記工程（３）及び（７）で用いたＮ−ｃｈトランジスタ領域及びＰ−ｃｈトランジスタのボディコンタクト領域が開口されたフォトマスクを用いてレジストマスク３９をパターニングする。イオン注入技術により、ポリシリコンゲート１９及びレジストマスク３９をマスクにして、Ｎ型不純物である例えばヒ素（Ａｓ）を注入エネルギーは５０ｋｅＶ、ドーズ量は６×１０15ｃｍ-2の条件でイオン注入を行ない、Ｎ−ｃｈトランジスタのＮ型ソース高濃度不純物領域９及びＮ型ドレイン高濃度不純物領域１１と、Ｐ−ｃｈトランジスタのＮ型ボディコンタクト領域３５（図１（Ａ）を参照）を形成する。このとき、ポリシリコンゲート１９にもヒ素が注入されてＮ型ポリシリコンゲートが形成される。
【００４４】
（１４）レジストマスク３９を除去する。写真製版技術により、上記工程（４）及び（８）で用いたＰ−ｃｈトランジスタ領域及びＮ−ｃｈトランジスタのボディコンタクト領域が開口されたフォトマスクを用いてレジストマスク４１をパターニングする。イオン注入技術により、ポリシリコンゲート３３及びレジストマスク４１をマスクにして、Ｐ型不純物３２である例えば二フッ化ボロン（ＢＦ2）を注入エネルギーは５０ｋｅＶ、ドーズ量は×１０15ｃｍ-2の条件でイオン注入を行ない、Ｐ−ｃｈトランジスタのＰ型ソース高濃度不純物領域２５及びＰ型ドレイン高濃度不純物領域２７、ならびにＮ−ｃｈトランジスタのＰ型ボディコンタクト領域２３（図１（Ａ）を参照）を形成する。このとき、ポリシリコンゲート３３にも二フッ化ボロンが注入されてＰ型ポリシリコンゲートが形成される。
【００４５】
（１５）その後、一般的な半導体装置の製造方法により、ＣＶＤ酸化膜からなる層間絶縁膜３７を８００ｎｍ程度の膜厚に成膜し、例えば温度条件が９２０℃のリフロー処理を施した後、コンタクトホールを形成し、金属材料、例えばアルミニウムからなる配線パターンの形成を行なうことでトランジスタが完成する（図１を参照）。
【００４６】
この製造方法の実施例では、上記工程（１３）で説明したように、側壁酸化膜２１をマスクにしてＮ型ポリシリコンゲート１９及び高濃度不純物領域９，１１の形成領域への不純物イオン導入をセルフアラインで行なうことができる。さらに、上記工程（１４）で説明したように、側壁酸化膜２１をマスクにしてＰ型ポリシリコンゲート３３及び高濃度不純物領域２５，２７の形成領域への不純物イオン導入をセルフアラインで行なうことができる。これにより、高濃度不純物領域９，１１への不純物イオン導入とポリシリコンゲート１９への不純物イオンの導入、及び、高濃度不純物領域２５，２７への不純物イオン導入とポリシリコンゲート３３への不純物イオンの導入をマスクずれに起因する不具合を生じさせることなく行なうことができ、トランジスタ特性の安定したＭＯＳトランジスタを作成できる。
【００４７】
図５は製造方法の他の実施例を説明するための工程断面図の一部である。この実施例は、図１から図４を参照して説明した製造方法の上記実施例の工程（１０）のみが異なるものである。そこで、工程（１）〜（９）及び（１１）〜（１５）の説明は省略し、工程（１０）のみを説明する。
【００４８】
（１０）工程（９）で形成したシリコン酸化膜４７の上に、スピンコート法によりＳＯＧ膜５３を成膜した後、ベーク処理を行なってＳＯＧ膜５３の平坦化を行なう（図５参照）。
その後、上記工程（１１）〜（１５）と同じ工程を行なってトランジスタの形成を行なう。
【００４９】
この製造方法の実施例でも、図１から図４を参照して説明した製造方法の上記実施例と同様に、高濃度不純物領域９，１１への不純物イオン導入とポリシリコンゲート１９への不純物イオンの導入、及び、高濃度不純物領域２５，２７への不純物イオン導入とポリシリコンゲート３３への不純物イオンの導入をマスクずれに起因する不具合を生じさせることなく行なうことができ、トランジスタ特性の安定したＭＯＳトランジスタを作成できる。
【００５０】
図６は製造方法のさらに他の実施例を説明するための工程断面図の一部である。この実施例も、図１から図４を参照して説明した製造方法の上記実施例の工程（１０）のみが異なるものである。工程（１）〜（９）及び（１１）〜（１５）の説明は省略し、工程（１０）のみを説明する。
【００５１】
（１０−１）工程（９）で形成したシリコン酸化膜４７の上に、スピンコート法によりＳＯＧ膜５３を成膜した後、ベーク処理を行なってＳＯＧ膜５３の平坦化を行なう（図５（１０−１）参照）。
【００５２】
（１０−２）ＳＯＧ膜５３及びシリコン酸化膜４７に対してエッチバック処理を行なう。このとき、ポリシリコンゲート１９，３３上にシリコン酸化膜４７が存在している。ここでは、シリコン酸化膜４７が、図３（１０）を参照して説明した上記工程（１０）でのＣＭＰ処理後のシリコン酸化膜４７の膜厚と同程度の膜厚になるまでエッチバック処理を行なった。
その後、上記工程（１１）〜（１５）と同じ工程を行なってトランジスタの形成を行なう。
【００５３】
この製造方法の実施例でも、図１から図４を参照して説明した製造方法の上記実施例と同様に、高濃度不純物領域９，１１への不純物イオン導入とポリシリコンゲート１９への不純物イオンの導入、及び、高濃度不純物領域２５，２７への不純物イオン導入とポリシリコンゲート３３への不純物イオンの導入をマスクずれに起因する不具合を生じさせることなく行なうことができ、トランジスタ特性の安定したＭＯＳトランジスタを作成できる。
【００５４】
上記の製造方法の実施例では、シリコン酸化膜４７をパターニングしてシリコン酸化膜パターン５１を形成したとき、ポリシリコンゲート１９，３３上にシリコン酸化膜４７が存在しているが、シリコン酸化膜４７をパターニングする前にシリコン酸化膜４７をポリシリコンゲート１９，３３の上面が露出するまで行なってもよい。
【００５５】
図７は製造方法のさらに他の実施例を説明するための工程断面図の一部である。この実施例は、図１から図４を参照して説明した製造方法の上記実施例の工程（１０）〜（１２）が異なるものである。工程（１）〜（９）及び（１３）〜（１５）の説明は省略し、工程（１０）〜（１２）のみを説明する。
【００５６】
（１０）ＣＭＰ法を用いて、シリコン酸化膜４７を平坦化する。ＣＭＰ法による平坦化処理をポリシリコンゲート１９，３３の上面が露出するまで行なう。ここでの平坦化処理は、ポリシリコンゲート１９，３３の上面とシリコン酸化膜４７の上面の高さが同じであるか、シリコン酸化膜４７上面の高さの方がポリシリコンゲート１９，３３上面の高さよりも低くなるように行なう。
【００５７】
（１１）写真製版技術により、シリコン酸化膜４７上に、Ｎ型ドレイン低濃度不純物領域１３及びＰ型ドレイン低濃度不純物領域２９を残存させる領域、ならびにポリシリコンゲート１９，３３の一部分を覆うレジストマスク４９をパターニングする。レジストマスク４９をマスクにしてシリコン酸化膜４７に対して例えばＡｒ／ＣＨＦ3／ＣＦ4の混合ガスを用いて異方性エッチングとなる条件でエッチバック処理を行ない、ポリシリコンゲート１９，３３のドレイン領域側の側壁のみに側壁酸化膜２１を形成する。ここで、ＬＯＣＯＳ酸化膜７もエッチングされるが、図ではＬＯＣＯＳ酸化膜７をエッチバック処理前の膜厚で図示している。
【００５８】
（１２）レジストマスク４９を除去することにより、側壁酸化膜２１の形成が完了する。
【００５９】
この実施例では、工程（１０）でシリコン酸化膜４７をパターニングする前にシリコン酸化膜４７をポリシリコンゲート１９，３３の上面が露出するまで行なっているので、図４（１２）を参照して説明した上記工程（１２）のようには再度のエッチバック処理を行なわなくてよいので、製造工程数を少なくすることができる。また、図４（１２）を参照して説明した上記工程（１２）では、再度のエッチバック処理により、ＬＯＣＯＳ酸化膜７がエッチングされるが、この実施例では工程（１２）ではエッチバック処理を行なわないので、ＬＯＣＯＳ酸化膜７を厚く残すことができる。
【００６０】
図６を参照して説明した実施例では、上記工程（１０−２）で、シリコン酸化膜４７に対するエッチバック処理をポリシリコンゲート１９，３３上にシリコン酸化膜４７を存在させるように行なっているが、そのエッチバック処理をポリシリコンゲート１９，３３の上面が露出するまで行なってもよい。これにより、シリコン酸化膜４７をパターニングして側壁酸化膜２１を形成した後に再度の酸化膜エッチバック処理を行なわなくてもよいようになる。
【００６１】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、側壁酸化膜２１をドレイン領域側のみに形成しているが、ソース領域側にも形成するようにしてもよい。この場合、ソース領域側の側壁酸化膜の下にソース低濃度不純物領域が形成される。
【００６２】
また、上記実施例では素子分離絶縁膜としてＬＯＣＯＳ酸化膜７を用いているが、本発明はこれに限定されるものではなく、素子分離絶縁膜としてＳＴＩ（shallow trench isolation）を用いてもよい。
また、上記実施例ではＳＯＩ基板を用いているが、本発明はこれに限定されるものではなく、半導体層はバルクシリコン基板やバルクシリコン基板上に形成されたエピタキシャル成長層であってもよい。
【００６３】
また、ゲート絶縁膜は、シリコン酸化膜に限定されるものではなく、シリコン窒化膜や、シリコン酸化膜とシリコン窒化膜の積層膜など、他の絶縁性材料からなるものであってもよい。
また、上記実施例では、Ｎ型ドレイン高濃度不純物領域１１、Ｎ型ドレイン高濃度不純物領域１３及びＮ型ボディコンタクト領域３５は同じ不純物濃度をもち、Ｐ型ソース高濃度不純物領域２５、Ｐ型ドレイン高濃度不純物領域２７及びＰ型ボディコンタクト領域２３は同じ不純物濃度をもつが、本発明はこれに限定されるものではなく、ボディコンタクト領域とソース高濃度不純物領域及びドレイン高濃度不純物領域は不純物濃度が異なっていてもよい。
また、上記製造方法の実施例では、上記工程（３）、（７）及び（１３）で同じフォトマスクを用い、上記工程（４）、（８）及び（１４）で同じフォトマスクを用いているが、必ずしも同じフォトマスクを用いなくてもよい。
【図面の簡単な説明】
【００６４】
【図１】半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図を示す。
【図２】製造方法の一実施例の工程断面図の最初を示す。
【図３】同実施例の続きの工程断面図である。
【図４】同実施例の続きの工程断面図である。
【図５】製造方法の他の実施例を説明するための工程断面図の一部である。
【図６】製造方法のさらに他の実施例を説明するための工程断面図の一部である。
【図７】製造方法のさらに他の実施例を説明するための工程断面図の一部である。
【図８】従来のＮチャネル型ＭＯＳトランジスタの断面図である。
【図９】従来の他のＮチャネル型ＭＯＳトランジスタの断面図である。
【図１０】従来の製造方法の不具合を説明するための断面図である。
【符号の説明】
【００６５】
１    支持基板
３    埋込み酸化膜
５    ＳＯＩ層（半導体層）
７    ＬＯＣＯＳ酸化膜（素子分離酸化膜）
９    Ｎ型ソース高濃度不純物領域
１１    Ｎ型ドレイン高濃度不純物領域
１３    Ｎ型ドレイン低濃度不純物領域
１５    Ｐ型チャネル領域
１７    ゲート酸化膜（ゲート絶縁膜）
１９    Ｎ型ポリシリコンゲート
２１    側壁酸化膜
２５    Ｐ型ソース高濃度不純物領域
２７    Ｐ型ドレイン高濃度不純物領域
２９    Ｐ型ドレイン低濃度不純物領域
３１    Ｎ型チャネル領域
３３    Ｐ型ポリシリコンゲート
【図１】
2008053275.tif 000003
【図２】
2008053275.tif 000004
【図３】
2008053275.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008053275.tif 000009
【図８】
2008053275.tif 000010
【図９】
2008053275.tif 000011
【図１０】
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