(57)【要約】【課題】０リードおよび１リードをともに遅延しにくい状態で動作させることのできる半導体集積装置を提供。【解決手段】調整回路100は、アドレス推移検出信号（ATD）を入力し、電圧Vp生成回路142と電圧Vn生成回路132とからそれぞれ供給される電圧Vpおよび電圧Vnのレベル変動に応じて、信号ATDEQ 32のパルス幅を調整して出力する。【選択図】図１
2008090885.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルが配列されたメモリセルアレイのビットラインを充電する半導体集積装置において、該装置は、
前記ビットラインを充電するプリチャージ時間を調整する調整手段と、
前記メモリセルを流れるセル電流の増減にかかわる内部電圧を供給する電圧供給手段とを含み、
前記調整手段は、前記内部電圧に基づいてアドレス推移検出信号のパルス幅を制御することを特徴とする半導体集積装置。
【請求項２】
請求項１に記載の装置において、前記セル電流が増加するときに前記充電時間を長くし、前記セル電流が減少するときに前記プリチャージ時間を短くするように前記パルス幅を制御することを特徴とする半導体集積装置。
【請求項３】
請求項１に記載の装置において、前記調整手段は、Pチャネル型MOSトランジスタの遅延素子を含み、該遅延素子のゲートを制御して前記パルス幅を調整することを特徴とする半導体集積装置。
【請求項４】
請求項１に記載の装置において、前記調整手段は、Nチャネル型MOSトランジスタの遅延素子を含み、該遅延素子のゲートを制御して前記パルス幅を調整することを特徴とする半導体集積装置。
【請求項５】
データを記憶するメモリセルが配列されたメモリセルアレイのビットラインを充電する半導体集積装置において、該装置は、
前記ビットラインを充電するプリチャージ時間を調整する調整手段と、
前記ビットラインの充電レベルにかかわる内部電圧を供給する電圧供給手段とを含み、
前記調整手段は、前記内部電圧に基づいてアドレス推移検出信号のパルス幅を制御することを特徴とする半導体集積装置。
【請求項６】
請求項５に記載の装置において、前記内部電圧は、前記メモリセルに対する読出電圧であることを特徴とする半導体集積装置。
【請求項７】
請求項５に記載の装置において、前記ビットラインに対する充電レベルが低いときに前記プリチャージ時間を短くし、前記充電レベルが高いときに前記プリチャージ時間を長くすることを特徴とする半導体集積装置。
【請求項８】
請求項５に記載の装置において、前記調整手段は、Pチャネル型MOSトランジスタの遅延素子を含み、該遅延素子のゲートを制御して前記パルス幅を調整することを特徴とする半導体集積装置。
【請求項９】
請求項５に記載の装置において、前記調整手段は、Nチャネル型MOSトランジスタの遅延素子を含み、該遅延素子のゲートを制御して前記パルス幅を調整することを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶するメモリセルが配列されたメモリセルアレイのビットラインを充電する半導体集積装置に関するものである。
【背景技術】
【０００２】
従来、電気的書き込み可能な不揮発性メモリとして、トランジスタにて形成される複数のメモリセルがワードライン(WL)およびビットライン(BL)にそれぞれ配列されてメモリセルアレイを形成し、読み出し対象のメモリセルのビットラインを選択回路を介して読み出しアンプに接続し、このメモリセルの電流と比較用のメモリセルの電流とを比較してデータを読み出す構成の不揮発性メモリが知られている。
【０００３】
このような不揮発性メモリにおいて、読み出し対象のメモリセルを切り替えるときに、比較用のビットラインについては常に同一方向のメモリセルがつながるため、ビットラインに流れる電流量に大きい変化は発生しない。しかし、読み出し対象のメモリセルでは、データ“１”をリードする１リード("1"read)セルと、データ“０”をリードする０リード("0"read)セルとが混在するためにデータ“１”の読み出し後のデータ“０”の読み出しなどでビットラインがある程度まで充電されるまで電流が流れ続けて、０リードの判定までに時間がかかる。
【０００４】
このような不揮発性メモリの読み出し方式は、読み出しアンプの基準電圧（AMP基準電圧）としてCSV（メモリセル読出電圧）レベルを使用して、安定状態におけるビットラインの電圧をほぼ電圧CSVと同じ電圧として、読み出し対象のセル（読み出しセル）の切り替わりでアドレス推移検出(ATD)信号を発生させ、このATD信号を受けて切り替わった読み出しセルに対してそのセルにつながるビットラインをCSVレベル(AMP基準電圧)に強制的に充電することで０リードを高速化することが考えられる。
【０００５】
このようなATDEQ信号を発生する回路は、半導体集積装置にて形成される不揮発性メモリ内に備えられて、遅延用のPMOSトランジスタと同CMOSトランジスタとを使用して電圧依存、温度依存、Vt（閾値電圧）変動の影響を受けにくい回路構成が必要とされる。遅延回路としては、たとえば、MOSトランジスタの特性や周囲温度の変動に対して、遅延時間を一定とする遅延回路が特許文献１に開示されている。
【特許文献１】特開平7-38394号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ビットラインを充電する電圧CSVおよび電圧VCW (Voltage Cell Word line)などの内部発生電圧で変化するセル電流量や電圧CSVの変動を遅延回路の出力に反映することができず、このため高速化するはずの０リードが高速化しきれなかったり、１リードが遅延したりする現象が発生する可能性があった。
【０００７】
具体的には、０リードを高速化するためにビットラインをプリチャージする時間は、電圧CSVが低い場合には、充電レベルが低いので短い時間でよく、そのプリチャージ状態に到達できる。逆にプリチャージ時間が長すぎるとビットラインが過充電となるので１リードの遅延が発生する。
【０００８】
また、０リードを高速化するためにビットラインをプリチャージする時間は、電圧CSVが高い場合には、充電レベルが高いので長い時間充電する必要が出てくる。プリチャージする時間が短いと充電が足りないため、０リードの遅延が発生する。
【０００９】
電圧VCWが低いレベルの場合には、メモリセルを流れる電流（セル電流）が減少するため、充電時間が長くなると期待値１リードの遅延が発生する。よって充電時間を短くする必要がある。この場合、セル電流がもともと小さいため、短い充電時間でも期待値０リードは速く読み出すことが可能である。
【００１０】
電圧VCWが高いレベルの場合、セル電流が増加するため、充電時間が多少長くても、ビットラインに充電された電荷がメモリセルを介して適正なレベルまで速く復帰するため、期待値１リードの遅延はあまり発生しない。逆に、期待値０リードでは、書き込みの浅いメモリセルなどでリークが発生して０リードがしにくい状況となっているため充分に充電する必要がある。この場合、充電時間が短いと期待値０リードの遅延が発生する。
【００１１】
本発明はこのような従来技術の欠点を解消し、０リードおよび１リードをともに遅延しにくい状態で動作させることのできる半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は上述の課題を解決するために、データを記憶するメモリセルが配列されたメモリセルアレイのビットラインを充電する半導体集積装置において、この装置は、ビットラインを充電するプリチャージ時間を調整する調整手段と、メモリセルを流れるセル電流の増減にかかわる内部電圧を供給する電圧供給手段とを含み、調整手段は、内部電圧に基づいてアドレス推移検出信号のパルス幅を制御することを特徴とする。
【００１３】
また、本発明は上述の課題を解決するために、データを記憶するメモリセルが配列されたメモリセルアレイのビットラインを充電する半導体集積装置において、装置は、ビットラインを充電するプリチャージ時間を調整する調整手段と、ビットラインの充電レベルにかかわる内部電圧を供給する電圧供給手段とを含み、調整手段は、内部電圧に基づいてアドレス推移検出信号のパルス幅を制御することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、セル電流の増減にかかわる内部電圧、ビットラインの充電レベルに関わる内部電圧により、プリチャージ時間を調節し、ビットラインに対する過充電および充電不足を防止することができ、読み出し動作の遅延がしにくい状態に制御される。
【発明を実施するための最良の形態】
【００１５】
次に添付図面を参照して本発明による半導体集積装置の実施例を詳細に説明する。図２を参照すると、本発明が適用された不揮発性メモリのブロック図が示されている。図示するように本実施例における不揮発性メモリ10は、ワードライン(WL0,WL1,...)、ビットライン(BL0,BL1,...)およびビットライン(RefBL)がそれぞれ接続されたメモリセルアレイ14と、ビットラインを選択するビットライン選択回路20と、基準レベルを転送するビットライントランスファ回路22とを有している。
【００１６】
ビットライン選択回路20およびビットライントランスファ回路22はそれぞれ接続線24、26を介して増幅回路30が接続されている。増幅回路30は各ビットラインの電流を検出する。増幅回路30は、読み出しメモリセル12a側のビットラインに現れる電流を増幅して検出するアンプ回路40と、基準となるビットラインに現れる電流を増幅して検出するアンプ回路42とを有している。アンプ40,42にはそれぞれ基準電圧となる読出電圧CSVが供給される。
【００１７】
接続線24はさらに、ビットラインをプリチャージするトランジスタ36を有する電流供給回路38が接続される。電流供給回路38は、入力32に供給される信号ATDEQ (Address Transition Detect Equalizer)に応じて、セル電流の増減に関係する内部電圧である読出電圧CSVを接続線24のノードに供給する。電流供給回路38の入力32にはディレイ回路50が接続される。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で表わす。また不揮発性メモリ10は、さらにワードライン(WL)を選択するためのアドレス回路およびデータを書き込むための書き込み回路等を含んでいるが、その図示を省略している。
【００１８】
メモリセルアレイ14は、図３にその構成例を示すように、それぞれメモリセル12a、12bのフローティングゲートを接続する複数のワードライン(WL0,WL1,...)と、メモリセル12a、12bのソースまたはドレインを接続する複数のビットライン(BL0,BL1,...)とが直交して配置されている。ビットライン(BL0)は、ビットライン選択回路20に接続され、ビットライン(RefBL)は基準レベルを転送するビットライントランスファ22に接続されている。これら複数のビットライン(BL0,BL1,...)にはたとえば大容量化に伴ってそれぞれ寄生容量が生じている。なお、同図ではメモリセルアレイ14内の複数のメモリセル12aおよび12bのうち一部のメモリセルを示し、他のメモリセルについてはその図示を省略している。
【００１９】
接続線24を介してビットライン選択回路20が接続された電流供給回路38は、ワードライン(WL0)とワードライン(WL1)との切り替え時、つまり読み出しメモリセルの切り替わり時に発生される信号ATDEQに応動してオンし、電圧CSVをトランジスタ34を介して接続線24に印加する。接続線24はビットライン選択回路20にて選択されるビットラインBL0、BL1のいずれかが接続されて、接続されているビットラインをプリチャージする電流がアンプ40からの電流とともに供給される。これにより、選択されたビットラインの電位を、寄生容量に対する充電を含めて高速に上昇させることができる。つまり、ワードラインの切り替え時のビットラインの立ち上がりが高速化されて、アクセス遅延が防止される。
【００２０】
電流供給回路38の入力32および34に接続されたディレイ回路50は、信号ATDEQ (Address Transition Detect Equalizer)32と読出電圧CSV 34とを電流供給回路38に供給する。本実施例におけるディレイ回路50は、信号ATDEQ 32のパルス幅を調節して出力するように形成されている。ディレイ回路50の内部構成例を図１に示す。
【００２１】
図示するようにディレイ回路50は、アドレス推移を検出したことを表す信号ATD (Address Transition Detect)を入力して、そのパルス幅を電圧Vpおよび電圧Vnに応じて調節する調整回路100を含む。調整回路100は、電源VDDにそのドレインが接続されたPチャネル型MOSトランジスタ102 (以下、PMOS 102と呼ぶ)と、PMOS 102のソースに接続されたNチャネル型MOSトランジスタ104 (以下、NMOS 104と呼ぶ)と、NMOS 104のドレインに接続され電源VSSにドレインが接続されたNチャネル型MOSトランジスタ106 (以下、NMOS 106と呼ぶ)とを含む回路が二組配置されている。図示するように初段のPMOS 102およびNMOS 104の接続点108には信号ATDが入力される。
【００２２】
さらに調整回路100は、電源VDDにそのドレインが接続されたPチャネル型MOSトランジスタ110 (以下、PMOS 110と呼ぶ)と、PMOS 110のソースにドレインが接続されたPMOS 112と、PMOS 112のソースにソースが接続されたNMOS 114とを含む回路が二組配置されている。NMOS 1114のドレインは電源VSSに接続されている。PMOS 110およびNMOS 114の各ゲートは互いに接続されるとともに前段の一組のPMOS 102およびNMOS 104の接続点に接続されている。
【００２３】
Nチャネル型MOSトランジスタ104 (以下、NMOS 104と呼ぶ)と、NMOS 104のドレインに接続され、電源VSSにドレインが接続されたNチャネル型MOSトランジスタ106 (以下、NMOS 106と呼ぶ)とを含む二組が配置されている。最終段となっているPMOS
112およびNMOS 114の接続点はインバータ120に接続されて、その接続点の電位を反転した信号が信号ATDEQとして出力32に出力される。
【００２４】
それぞれのNMOS 106は、そのゲートに接続される接続線130を介して電圧Vn生成回路132に接続されて、接続線130に現れる電圧に応じて信号ATD 108のパルス幅を調節する遅延用トランジスタ素子である。また、それぞれのPMOS 110は、そのゲートに接続される接続線140を介して電圧Vp生成回路142に接続されて、接続線140に現れる電圧に応じて信号ATD 108のパルス幅を調節する遅延用トランジスタ素子である。
【００２５】
電圧Vn生成回路132は、抵抗144、146および148を直列に接続し、さらにゲートおよびソース間を接続したNチャネル型トランジスタ150（以下、NMOS 150と呼ぶ）を介して電源VSSに接続している。抵抗144および146の接続点にはNチャネル型MOSトランジスタ152（以下、NMOS 152と呼ぶ）のゲートが接続され、そのドレインが抵抗146と抵抗148との接続点とともに接続線130に接続されている。
【００２６】
電圧Vp生成回路142は、電源VDDにそれぞれPチャネル型MOSトランジスタ160（以下、PMOS 160と呼ぶ）およびPチャネル型MOSトランジスタ162（以下、PMOS 162と呼ぶ）これらPMOS 160および162のゲートおよびソース間が接続されている。一方のPMOS 160ゲートおよびソースにはさらにPチャネル型MOSトランジスタ164（以下、PMOS 164）が接続されている。PMOS 164のゲートには読出電圧CSVが供給され、そのソースは抵抗166を介して電源VSSに接続されるとともに、その接続点VCPはさらにPチャネル型MOSトランジスタ168（以下、PMOS 168と呼ぶ）のゲートに接続されている。PMOS 168のドレインはPMOS 162が接続され、PMOS 168のゲートには接続点VCPの電圧VCPが供給される。PMOS 168のソースは抵抗170を介して接続線140が接続され、接続線140にはさらにPチャネル型MOSトランジスタ172（以下、PMOS 172と呼ぶ）と抵抗174とが接続され、抵抗174はさらに抵抗176を介して電源VSSに接続されている。また、接続線140は、電圧Vp生成回路142の出力を形成し、調整回路100に接続されている。
【００２７】
以上の構成で、ディレイ回路50の動作を説明すると、電圧CSVが上昇すると接続点VCPの電圧VCPは低下し、電圧VCPが低下すると接続線140の電圧Vpが上昇する。したがって、入力108に入力される信号ATDのパルス幅を長くした状態の信号ATDEQが出力32から出力される。逆に、電圧CSVの電圧が低下すると接続点VCPの電圧VCPが上昇し、電圧VCPが高くなると接続線140の電圧Vpが低下する。したがってこの場合には、入力108に入力される信号ATDのパルス幅を短くした状態の信号ATDEQが出力32から出力される。
【００２８】
以上のように、図１に示したディレイ回路50を備える不揮発メモリ10では、電圧CSVが高くなるとプリチャージのパルス幅が長くなり、電圧CSVが低くなるとパルス幅が短くなるパルス幅の制御が行われる。これは、電圧CSVが低い状態での過充電を解消し、また電圧CSVが高い状態での充電不足を解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００２９】
次にディレイ回路50に配置される電圧Vp生成回路の他の構成例を図４を参照して説明する。図示するように電圧Vp生成回路400は、セル電流の増減に関係する内部電圧である電圧VCWおよび電圧VDDの供給を受けて電圧Vpを出力140に出力する回路であり、この出力は、たとえば図１に示した調整回路100に接続されてディレイ回路を構成する。電圧Vnを生成する生成回路もまた図１に示した電圧Vn生成回路132と同様の構成でよい。
【００３０】
電圧Vp生成回路400には、電圧VCWを生成する電源VCWと電源VSSとの間にPチャネル型MOSトランジスタ402および404（以下、それぞれPMOS 402および404と呼ぶ）と抵抗406とが接続されている。さらに電源VDDと電源VSSとの間にPチャネル型MOSトランジスタ408および410（以下、それぞれPMOS 408および410と呼ぶ）と抵抗412とが接続され、PMOS40 404と抵抗406との接続点がPMOS 410のゲートに接続されている。
【００３１】
PMOS 410のソースと抵抗412との接続点はPチャネル型MOSトランジスタ414（以下、PMOS 414と呼ぶ）のゲートが接続されて、電圧VWPが印加される。PMOS 414のドレインはPチャネル型MOSトランジスタ416を介して電源VDDに接続され、PMOS 414のソースは抵抗418、420および422を介して電源VSSに接続される。抵抗418と抵抗420との接続点はPチャネル型MOSトランジスタ424（以下、PMOS 424と呼ぶ）のドレインが接続され、PMOS 424のゲートに抵抗420と抵抗422との接続点が接続され、ソースは電源VSSに接続されている。PMOS 424のドレインには電圧VPが生成されて、電圧VPが出力140を通して調整回路100（図１）に印加される。
【００３２】
本構成例における電圧Vp生成回路400では、電圧VCWが高くなると接続点VWPの電圧VWPが低下し、電圧VWPが低下すると電圧VPが上昇する。この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が長くなるように制御される。逆に、電圧VCWが低下すると接続点VWPの電圧VWPが上昇し、電圧VWPが高くなると電圧VPが低下する。この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が短くなるように制御される。
【００３３】
以上のように、本実施例では電圧VCWが高くなるとプリチャージ用の信号ATDEQ 32のパルス幅が長くなり、電圧VCWが低くなると信号ATDEQ 32のパルス幅が短くなる。したがって、電圧VCWが低い状態での過充電を解消し、また電圧VCWが高い状態での充電不足を解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００３４】
次に図５を参照して電圧Vp生成回路のさらに他の構成例を説明する。本構成例における電圧Vp生成回路500と、図４に示した電圧Vp生成回路400との異なる点は、PMOS 416とPMOS 414との間にPチャネル型MOSトランジスタ502（以下、PMOS 502と呼ぶ）が接続され、PMOS40 502のゲートが抵抗504を介して電源VSSに接続され、このゲートがさらにPチャネル型MOSトランジスタ506および508（以下、それぞれPMOS 506およびPMOS 508と呼ぶ）を介して電源VDDに接続されて、PMOS40 506のゲートに電圧CSVを供給する点である。その他の構成については図４に示した構成例と同様の構成でよい。
【００３５】
本構成例における電圧Vp生成回路500では、電圧CSVが上昇すると接続点VCPの電圧VCPが低下し、電圧VCPが低下すると電圧VPが上昇する。この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が長くなるように制御される。逆に、電圧CSVが低下すると電圧VWPが上昇し、電圧VWPが高くなると電圧VPが低下する。この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が短くなるように制御される。
【００３６】
電圧Vp生成回路500において、電圧VCWが高くなると電圧VWPが低下し、電圧VPが上昇して、調整回路100から出力される信号ATDEQ 32のパルス幅が長くなる点と、電圧VCWが低下すると電圧VWPが上昇し、電圧VPが低下して信号ATDEQ 32のパルス幅が短くなる点とは図４に示した構成例と同等である。
【００３７】
以上のように、本実施例では電圧CSVが高くなるとプリチャージ用の信号ATDEQ 32のパルス幅が長くなり、電圧CSVが低くなるとパルス幅が短くなる。また、電圧VCWが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧VCWの電圧が低くなるとパルス幅が短くなる。したがって、電圧CSVが低い状態での過充電を解消し、また電圧VCWが高い状態での充電不足を解消し、さらに電圧VCWが低い状態での過充電と、電圧VCWが高い状態での充電不足とを解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００３８】
次に、図６を参照してディレイ回路の他の構成例を説明する。本実施例におけるディレイ回路600は、電圧Vpを生成する電圧Vp生成回路602と、電圧Vnを生成する電圧Vn生成回路604と、電圧Vp生成回路602の出力140および電圧Vn生成回路604の出力130に接続された調整回路100とを備えている。なお、同図において調整回路100の内部構成は図１に示した調整回路の構成と同様の構成でよいのでその図示を省略する。
【００３９】
電圧Vp生成回路602は、図１に示した電圧Vp生成回路142から、電圧CSVを入力して電圧VCPを生成するためのPMOS 160、PMOS 164、PMOS 168および抵抗166を取り除いた一般構成である。
【００４０】
電圧Vn生成回路604は、図１に示した電圧Vn生成回路132の抵抗148とNMOS 150との間にNチャネル型MOSトランジスタ606（以下、NMOS 606）を接続して、NMOS 606のゲートに電圧CSVを供給する構成である。電圧Vn生成回路604のその他の構成は電圧Vn生成回路132（図１）と同様の構成でよい。
【００４１】
本実施例におけるNMOS 606に印加される電圧CSVが上昇すると接続点Vnの電圧Vnが上昇する。この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が短くなるように制御される。逆に、電圧CSVが低下すると電圧Vnが低下し、この結果信号ATDEQ 32のパルス幅が長くなるように制御される。
【００４２】
以上のように、本実施例では電圧CSVが高くなるとプリチャージ用の信号ATDEQ 32のパルス幅が長くなり、電圧CSVが低くなると信号ATDEQ 32のパルス幅が短くなる。したがって、電圧CSVが低い状態での過充電を解消し、また電圧CSVが高い状態での充電不足を解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００４３】
次に図７を参照して電圧Vp生成回路のさらに他の構成例を説明する。本構成例における電圧Vp生成回路700と、図６に示したディレイ回路600内の電圧Vp生成回路600との異なる点は、NMOS 606のゲートに電圧VCWを供給する点であり、その他の構成については電圧Vp生成回路600と同様の構成でよく、本電圧Vp生成回路700が電圧Vp生成回路600に代えてディレイ回路600に備えられる。
【００４４】
本構成例の電圧Vp生成回路700では、電圧VCWが低下すると接続点Vnの電圧Vnが上昇して、この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が短くなる。逆に、電圧VCWの電圧が上昇すると電圧Vnが低下して、この結果、信号ATDEQ 32のパルス幅が長くなる。
【００４５】
以上のように、本実施例では電圧VCWが高くなるとプリチャージ用の信号ATDEQ 32のパルス幅が長くなり、電圧VCWが低くなるとパルス幅が短くなる。したがって、電圧VCWが低い状態での過充電を解消し、また電圧VCWが高い状態での充電不足を解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００４６】
次に図８を参照して電圧Vp生成回路の他の構成例を説明する。図示するように本構成例における電圧Vp生成回路800は、図７に示した電圧Vp生成回路700におけるNMOS 606とNMOS 150との間に、Nチャネル型MOSトランジスタ802（以下、NMOS 802と呼ぶ）を接続し、NMOS 802のゲートに電圧CSVを供給する点で電圧Vp生成回路700とは異なり、その他の部分については電圧Vp生成回路700と同様の構成でよい。
【００４７】
本構成例の電圧Vp生成回路800では、電圧CSVが低下して低くなると電圧Vnが上昇して、調整回路100から出力される信号ATDEQ 32のパルス幅が短くなり、電圧CSVが上昇して高くなると電圧Vnが低下して信号ATDEQ 32のパルス幅が長くなる。さらに、電圧VCWが低下すると電圧Vnが上昇して信号ATDEQ 32のパルス幅が短くなり、逆に電圧VCWが上昇して高くなると電圧Vnが低下して信号ATDEQ 32のパルス幅が長くなる。
【００４８】
以上のように、本実施例では電圧CSVが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧CSVが低くなると信号ATDEQ 32パルス幅が短くなる。また、電圧VCWが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧VCWが低くなると信号ATDEQ 32パルス幅が短くなる。したがって、電圧CSVが低い状態での過充電を解消し、電圧CSVの高い状態での充電不足を解消し、さらに電圧VCWが低い状態での過充電と電圧VCWが高い状態での充電不足とを解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００４９】
次に図９を参照してディレイ回路のさらに他の構成例を説明する。本構成例におけるディレイ回路900は、図５に示した電圧Vp生成回路500と、図８に示した電圧Vn生成回路800とを備え、これら電圧Vp生成回路500の出力140と電圧Vn生成回路800の出力130とが調整回路100に接続されて、出力32に信号ATDEQ 32を出力する構成である。
【００５０】
本構成例のディレイ回路900では、電圧CSVが上昇して高くなると接続点VCPの電圧VCPは低くなり、電圧Vpが上昇しかつ電圧Vnが低下することにより信号ATDEQ 32のパルス幅が長くなる。逆に電圧CSVが低下して低くなると接続点VCPの電圧VCPが高くなり、電圧Vpが低下しかつ電圧Vnが上昇して信号ATDEQ 32のパルス幅が短くなる。また、電圧VCWが上昇して高くなると電圧VWPは低くなり、電圧Vpが上昇しかつ電圧Vnが低下して信号ATDEQ 32のパルス幅が長くなる。逆に電圧VCWが低下して低くなると電圧VWPは高くなり、電圧Vpが低下しかつ電圧Vnが上昇して信号ATDEQ 32のパルス幅が短くなる。
【００５１】
以上のように、本実施例では電圧CSVが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧CSVが低くなると信号ATDEQ 32のパルス幅が短くなる。また、電圧VCWが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧VCWが低くなると信号ATDEQ 32のパルス幅が短くなる。したがって、電圧CSVが低い状態での過充電を解消し、電圧CSVが高い状態での充電不足を解消し、さらに電圧VCWが低い状態での過充電と、電圧VCWが高い状態での充電不足とを解消する動作となり、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。
【００５２】
次に図10を参照してディレイ回路のさらに他の構成例を説明する。本実施例におけるディレイ回路1000は、図１に示したディレイ回路50内の電圧Vp生成回路142を取り除いて、調整回路100の入力140に電圧CSVを供給する点で図１に示した実施例とは異なり、その他の構成については図１に示した構成と同様の構成でよい。
【００５３】
本実施例におけるディレイ回路1000では、調整回路100に供給される電圧CSVが低くなると信号ATDEQ 32のパルス幅が短くなり、電圧CSVが高くなると信号ATDEQ 32のパルス幅が長くなる。
【００５４】
以上のように、本実施例では電圧CSVが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧CSVが低くなるとパルス幅が短くなる。したがって電圧CSVが低い状態での過充電を解消し、電圧CSVの高い状態での充電不足を解消する動作となる。この結果、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。本実施例は、たとえば外部電圧VCCに対して内部電圧である電圧VDDの変動が少なくフラットである場合に有利に適用することができる。
【００５５】
次に図11を参照してディレイ回路のさらに他の構成例を説明する。本構成例におけるディレイ回路1100は、電圧Vp生成回路1102と、電圧Vn生成回路132とを備え、これら電圧Vp生成回路1102の出力140と電圧Vn生成回路132の出力130とが調整回路100に接続されて、出力32に信号ATDEQ 32を出力する構成である。電圧Vn生成回路132と調整回路100とは、それぞれ図１に示した同じ参照符号を付した構成と同様の構成でよい。
【００５６】
電圧Vp生成回路1102には、電圧VCWを生成する電源VCWと電源VSSとの間にPチャネル型MOSトランジスタ1104および1106（以下、それぞれPMOS 1104および1106と呼ぶ）と抵抗1108とが接続されている。PMOS 1106と抵抗1108との接続点Vpが電圧Vp生成回路1102の出力140を形成して、調整回路100に電圧Vpを供給する。
【００５７】
本構成例における電圧Vp生成回路1102では、電圧VCWが低下して低くなると接続点Vpの電圧Vpが低下して、この結果、調整回路100から出力される信号ATDEQ 32のパルス幅が短くなる。逆に、電圧VCWが上昇して高くなると電圧Vpが上昇して、信号ATDEQ 32のパルス幅が長くなる。
【００５８】
以上のように、本実施例では電圧VCWが高くなると信号ATDEQ 32のパルス幅が長くなり、電圧VCWが低くなると信号ATDEQ 32のパルス幅が短くなる。この結果、電圧VCWが低い状態での過充電が解消し、また電圧VCWが高い状態での充電不足を解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。本実施例は、たとえば外部電圧VCCに対して内部電圧である電圧VDDの変動が少なくフラットである場合に有利に適用することができる。
【００５９】
次に、ディレイ回路の他の構成例を図12を参照して説明する。図示するようにディレイ回路1200は、電圧Vp生成回路1102と、電圧Vn生成回路132とを備え、これら電圧Vp生成回路1102の出力140と電圧Vn生成回路132の出力130とが調整回路1200に接続されて、出力32に信号ATDEQ 32を出力する構成である。電圧Vp生成回路1102および電圧Vn生成回路132は、それぞれ図１に示した同じ参照符号を付した構成と同様の構成でよい。
【００６０】
本実施例における調整回路1202は、図１に示した調整回路100の内部構成に加えて、Pチャネル型MOSトランジスタ1204（以下、PMOS 1204）が、PMOS 110とPMOS40 112との間に接続されている点で調整回路100とは異なり、その他の構成については調整回路100と同様の構成でよい。PMOS 1204のゲートには電圧CSVが供給される。
【００６１】
ディレイ回路1200は、図11に示した実施例と同様に、電圧VCWが高くなると電圧Vpが上昇して、信号ATDEQ 32のパルス幅が長くなる。また、電圧VCWが低くなると電圧Vpが低下して、信号ATDEQ 32のパルス幅が短くなる。さらにディレイ回路1200は、調整回路1202に供給される電圧CSVの電圧が低くなると信号ATDEQ 32のパルス幅が短くなり、逆に、電圧CSVが高くなると信号ATDEQ 32のパルス幅が長くなる。
【００６２】
以上のように、本実施例では電圧CSVおよび電圧VCWの少なくともいずれか一方の電圧が上昇して高くなると、プリチャージ用の信号ATDEQ 32のパルス幅が長くなり、CSV、VCWいずれかもしくは両方の電圧が低くなるとパルス幅が短くなった。電圧CSVおよび電圧VCWの少なくともいずれか一方の電圧が低い状態での過充電を解消し、また電圧が高い状態での充電不足を解消する動作となって、０リード（"0"read）および１リード（"1"read）ともに遅延しにくい状態で動作させることができた。本実施例は、たとえば外部電圧VCCに対して内部電圧である電圧VDDの変動が少なくフラットである場合に有利に適用することができる。
【図面の簡単な説明】
【００６３】
【図１】ディレイ回路の構成例を示す回路図である。
【図２】不揮発性メモリの実施例を示すブロック図である。
【図３】メモリセルアレイの構成例を示す回路図である。
【図４】電圧Vp生成回路の構成例を示す回路図である。
【図５】電圧Vp生成回路の構成例を示す回路図である。
【図６】ディレイ回路の構成例を示す回路図である。
【図７】電圧Vn生成回路の構成例を示す回路図である。
【図８】電圧Vn生成回路の構成例を示す回路図である。
【図９】ディレイ回路の構成例を示す回路図である。
【図１０】ディレイ回路の構成例を示す回路図である。
【図１１】ディレイ回路の構成例を示す回路図である。
【図１２】ディレイ回路の構成例を示す回路図である。
【符号の説明】
【００６４】
50  ディレイ回路
100  調整回路
132  電圧Vp生成回路
142  電圧Vn生成回路
【図１】
2008090885.tif 000003
【図２】
2008090885.tif 000004
【図３】
2008090885.tif 000005
【図４】
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【図５】
2008090885.tif 000007
【図６】
2008090885.tif 000008
【図７】
2008090885.tif 000009
【図８】
2008090885.tif 000010
【図９】
2008090885.tif 000011
【図１０】
2008090885.tif 000012
【図１１】
2008090885.tif 000013
【図１２】
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【手続補正書】
【提出日】平成18年10月6日(2006.10.6)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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