(57)【要約】【課題】本発明によれば、半導体集積回路の入出力バッファのスイッチングによる電源ノイズを効果的に低減する半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置を提供する。【解決手段】本発明による半導体集積回路設計装置１０は、入出力バッファの電源端子に流れるノイズ電流の周波数成分を算出するインピーダンス解析部２３３と、所定の位置における電源配線間のインピーダンスの周波数特性を算出するノイズ解析部２３４と、ノイズ電流の周波数成分と、インピーダンスの周波数特性とに基づいて、デカップリング容量を搭載した第１の電源セル１４０と、その他の第２の電源セル１３０とから選択して、入出力回路領域１１０に配置する電源セルタイプ選択部２３５とを具備する。【選択図】図２
2008070924.tif 000002
【特許請求の範囲】
【請求項１】
設計対象回路に電源を供給するための第１の電源セルと、第２の電源セルとを用意するステップと、
前記第１の電源セルは、前記第２の電源セル内のデカップリング容量より大きな値のデカップリング容量を有し、
前記設計対象回路の入出力回路領域に設けられた入出力バッファの電源端子に流れるノイズ電流の周波数成分と、所定の位置における電源配線間のインピーダンスの周波数特性とに基づいて、前記第１の電源セルと前記第２の電源セルとから選択して、前記入出力回路領域に配置する選択配置ステップと、
を具備する
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記入出力回路領域内の全ての入出力バッファに対応する第１の入出力バッファモデル、前記電源配線に対応する電源配線モデル、前記第１の入出力バッファモデル及び前記電源配線モデルに接続される外部負荷モデルに基づき、第１の解析モデルを生成する第１生成ステップと、
同時に動作する入出力バッファに対応する第２の入出力バッファモデルと、前記第２の入出力バッファモデルに接続される外部負荷伝送線路モデルとに基づき第２の解析モデルを生成する第２生成ステップと、
前記第１の解析モデルを利用し、前記インピーダンスの周波数特性を求めるインピーダンス解析ステップと、
前記第２の解析モデルを利用し、前記第２の入出力バッファモデルに対応する入出力バッファの電源端子に流れるノイズ電流の周波数成分を求めるノイズ解析ステップと、
を更に具備する
半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法において、
前記所定の位置は、前記入出力回路領域において、前記第２の入出力バッファモデルを有する同時動作領域内の中心点である
半導体集積回路の設計方法。
【請求項４】
請求項３に記載の半導体集積回路の設計方法において、
前記同時動作領域内の前記第２の入出力バッファモデルは同一の動作周波数で動作する
半導体集積回路の設計方法。
【請求項５】
請求項２から４いずれか１項に記載の半導体集積回路の設計方法において、
前記選択配置ステップは、
前記ノイズ電流の周波数成分におけるピーク値の周波数と、前記インピーダンスの周波数特性から得られる共振周波数とを比較するステップと、
前記ピーク値の周波数と前記共振周波数とが離隔するように前記第１の電源セルを前記入出力回路領域に配置するステップと、
を備える
半導体集積回路の設計方法。
【請求項６】
請求項５に記載の半導体集積回路の設計方法において、
前記選択配置ステップは、
前記共振周波数が前記ピーク値の周波数以下である場合、前記第１の電源セルを追加配置するステップ
を備える半導体集積回路の設計方法。
【請求項７】
請求項２から６いずれか１項に記載の半導体集積回路の設計方法において、
前記入出力回路領域に配置された前記第１の電源セルに応じて、前記第１の解析モデルを更新するステップと、
前記更新された第１の解析モデルを利用して、新たなインピーダンスの周波数特性を求めるステップと、
前記新たなインピーダンスの周波数特性から得られる共振周波数と、前記ノイズ電流の周波数成分とに基づき、前記第１の電源セルと前記第２の電源セルとから選択し、前記入出力回路領域における電源セルの未配置領域に配置するステップと、
を更に具備する
半導体集積回路の設計方法。
【請求項８】
請求項１から７いずれか１項に記載の半導体集積回路の設計方法において、
前記第１の電源セルは第１のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備え、
前記第１のＭＯＳトランジスタのゲートは、第１の電源が供給される第１の電源配線に接続され、ドレインとソースは、第２の電源が供給される第２の電源配線に接続される
半導体集積回路の設計方法。
【請求項９】
請求項１から８いずれか１項に記載の半導体集積回路の設計方法において、
前記第２の電源セルはＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）対策用回路を備えるＥＳＤ防止用電源セルである
半導体集積回路の設計方法。
【請求項１０】
請求項９に記載の半導体集積回路の設計方法において、
前記ＥＳＤ防止用電源セルは、前記電源配線間に接続される第２のＭＯＳトランジスタを備え、
前記第２のＭＯＳトランジスタのドレイン、ソースの一方は、第１の電源が供給される第１の電源配線に接続され、ドレイン、ソースの他方とゲートは、第２の電源が供給される第２の電源配線に接続される
半導体集積回路の設計方法。
【請求項１１】
請求項９又は１０に記載の半導体集積回路の設計方法において、
前記選択配置ステップは、
前記ＥＳＤ防止用電源セルの必要最低限の個数を算出するステップと、
前記ＥＳＤ防止用電源セルを前記入出力回路領域に均等配置するステップと、
前記入出力回路領域における電源セルの未配置領域に、前記第１の電源セルと前記第２の電源セルとから選択配置するステップと、
を備える
半導体集積回路の設計方法。
【請求項１２】
請求項１から１１いずれか１項に記載の半導体集積回路の設計方法をコンピュータに実現させる
半導体集積回路設計プログラム。
【請求項１３】
設計対象回路の入出力回路領域に設けられた入出力バッファの電源端子に流れるノイズ電流の周波数成分を算出するインピーダンス解析部と、
所定の位置における電源配線間のインピーダンスの周波数特性を算出するノイズ解析部と、
前記ノイズ電流の周波数成分と、前記インピーダンスの周波数特性とに基づいて、前記設計対象回路に電源を供給するための第１の電源セルと、第２の電源セルとから選択して、前記入出力回路領域に配置する電源セルタイプ選択部とを具備し、
前記第１の電源セルは、前記第２の電源セル内のデカップリング容量より大きな値のデカップリング容量を有する
半導体集積回路設計装置。
【請求項１４】
請求項１３に記載の半導体集積回路設計装置において、
前記入出力回路領域内の全ての入出力バッファに対応する入出力バッファモデル、電源配線に対応する電源配線モデル、前記入出力バッファモデル及び前記電源配線モデルに接続される外部負荷モデルに基づき、第１の解析モデルを生成する第１の解析モデル生成部と、
同時に動作する入出力バッファに対応する入出力バッファモデルと、前記同時に動作する入出力バッファモデルに接続される外部負荷伝送線路モデルとに基づき第２の解析モデルを生成する第２の解析モデル生成部と、
を更に具備し、
前記インピーダンス解析部は、前記第１の解析モデルを利用し、前記インピーダンスの周波数特性を求め、
前記ノイズ解析部は、前記第２の解析モデルを利用し、前記同時に動作する入出力バッファの電源端子に流れるノイズ電流の周波数成分を求め、
前記電源セルタイプ選択部は、前記インピーダンスの周波数特性から得られる共振周波数と、前記ノイズ電流の周波数成分とに基づいて、前記第１の電源セルと前記第２の電源セルとから選択し、前記入出力回路領域に配置する
を備える
半導体集積回路設計装置。
【請求項１５】
請求項１４に記載の半導体集積回路設計装置において、
前記所定の位置は、前記入出力回路領域において、前記第２の入出力バッファモデルを有する同時動作領域内の中心点である
半導体集積回路設計装置。
【請求項１６】
請求項１５に記載の半導体集積回路設計装置において、
前記同時動作領域内の前記第２の入出力バッファモデルは同一の動作周波数で動作する
半導体集積回路設計装置。
【請求項１７】
請求項１４から１６いずれか１項に記載の半導体集積回路設計装置において、
前記電源セルタイプ選択部は、前記ノイズ電流の周波数成分におけるピーク値の周波数と、前記インピーダンスの周波数特性から得られる共振周波数とを比較し、前記ピーク値の周波数と前記共振周波数とが離隔するように前記第１の電源セルを前記入出力回路領域に配置する
半導体集積回路設計装置。
【請求項１８】
請求項１７に記載の半導体集積回路設計装置において、
前記電源セルタイプ選択部は、前記共振周波数が前記ピーク値の周波数以下である場合、前記第１の電源セルを追加配置する
半導体集積回路設計装置。
【請求項１９】
請求項１５から１８いずれか１項に記載の半導体集積回路設計装置において、
前記第１の解析モデル生成部は、前記入出力回路領域に配置された前記第１の電源セルに応じて、前記第１の解析モデルを更新し、
前記インピーダンス解析部は、前記更新された第１の解析モデルを利用して、新たなインピーダンスの周波数特性を求め、
前記電源セルタイプ選択部は、前記新たなインピーダンスの周波数特性から得られる共振周波数と、前記ノイズ電流の周波数成分とに基づき、前記第１の電源セルと前記第２の電源セルとから選択し、前記入出力回路領域における電源セルの未配置領域に配置する
半導体集積回路設計装置。
【請求項２０】
請求項１３から１９いずれか１項に記載の半導体集積回路設計装置において、
前記第１の電源セルは第１のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備え、
前記第１のＭＯＳトランジスタのゲートは、第１の電源が供給される第１の電源配線に接続されドレインとソースは、第２の電源が供給される第２の電源配線に接続される
半導体集積回路の設計装置。
【請求項２１】
請求項１３から２０いずれか１項に記載の半導体集積回路設計装置において、
前記第２の電源セルはＥＳＤ対策用回路を備えるＥＳＤ防止用電源セルである
半導体集積回路設計装置。
【請求項２２】
請求項２１に記載の半導体集積回路設計装置において、
前記ＥＳＤ防止用電源セルは、前記電源配線間に接続される第２のＭＯＳトランジスタを備え、
前記第２のＭＯＳトランジスタのドレイン、ソースの一方は、第１の電源が供給される第１の電源配線に接続され、ドレイン、ソースの他方とゲートは、第２の電源が供給される第２の電源配線に接続される
半導体集積回路設計装置。
【請求項２３】
請求項２２に記載の半導体集積回路設計装置において、
前記電源セルタイプ選択部は、
前記ＥＳＤ防止用電源セルの必要最低限の個数を算出し、
前記ＥＳＤ防止用電源セルを前記入出力回路領域に均等配置し、
前記入出力回路領域における電源セルの未配置領域に、前記第１の電源セルと前記第２の電源セルとから選択配置する
半導体集積回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置に関する。
【背景技術】
【０００２】
半導体集積回路（例えば、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ））は、内部回路領域とその周辺に配置されている入出力回路領域とを備えている。内部回路領域は、複数の素子（例えば、トランジスタ）で構成される内部回路を有し、各種信号処理を実行して所望の機能を実現する。入出力回路領域は、入出力バッファを備え、内部回路領域と外部装置との間の信号の転送を実行する。又、入出力回路領域は、外部からパッドを介して電源ＶＤＤ、ＶＳＳが供給される電源セルと、入出力バッファを含む入出力セルとを有する。電源セルは、電源配線を介して内部回路領域や入出力セルに電源ＶＤＤ、ＶＳＳを供給する。入出力バッファはパッドを介して外部の半導体パッケージに接続され、内部回路領域と半導体パッケージとの間における信号の入出力を行う。
【０００３】
このような半導体集積回路では、内部回路や入出力回路の動作に伴い、電源配線間にノイズ電流が発生する。ノイズ電流は、例えば、入出力バッファのスイッチング動作時に発生する同時スイッチング・ノイズ（ＳＳＮ：Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ）や、内部回路が動作する際の放射ノイズがある。電源配線間に発生するノイズ電流は、半導体集積回路の誤動作の原因となる。このため、このようなノイズ電流を抑制、あるいは防止する半導体集積回路を設計することが望まれている。
【０００４】
ノイズ電流を抑えた回路を設計する従来技術が、特開２００５−１９６４０６号公報に記載されている（特許文献１参照）。特許文献１には、半導体集積回路の設計データに基づき電源配線のインピーダンスの周波数特性を求め、そのインピーダンス周波数特性に基づき半導体集積回路を設計する設計方法が記載されている。
【０００５】
図１４に示すように、抵抗素子、容量素子等によって分離された電源配線を含む経路のインピーダンスが、ある周波数（共振周波数）で最大値を示す。半導体集積回路の動作周波数が、この共振周波数に近傍にある場合、電源配線間におけるノイズ電流は増大し、共振周波数から離れた周波数の場合、ノイズ電流は小さくなる。すなわち、上記のノイズ電流の大きさは、半導体集積回路の動作周波数に応じて変動する。例えば、半導体集積回路の動作周波数が、この共振周波数と一致、あるいは近い値である場合、この動作周波数におけるノイズ電流の値は最大値、あるいはそれに近い大きい値を示す。逆に、動作周波数がこの共振周波数から離隔していれば、ノイズ電流を低く抑えることができる。
【０００６】
特許文献１に記載の設計方法では、上記の共振周波数付近の周波数帯域であるノイズ増大周波数帯域に動作周波数が重ならないように、すなわち、ノイズ電流を低減するように電源配線インダクタンスや電源配線容量の大きさが変更される。このように、従来技術では、動作周波数と、電源配線を含む経路のインピーダンス周波数特性とに基づき、ノイズ電流を抑制するように半導体集積回路の設計を変更することができる。
【０００７】
【特許文献１】特開２００５−１９６４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の設計方法では、予め定めた回路モデルに従って、設計対象回路の電源配線のインピーダンス周波数特性を算出する。この回路モデルは、２つ以上の電源配線にそれぞれ接続されたパッケージモデルや基板モデル）のインダクタンスや容量を含む。特許文献１の設計方法では、これらのパラメータを用いて２つ以上の電源配線を含む経路のインピーダンス周波数特性が算出され、このインピーダンス周波数特性と、設計対象回路の動作周波数とに基づいてノイズ電流を低減するための設計変更が行われる。
【０００９】
しかし、入出力バッファと、入出力バッファに接続された負荷伝送線路と間では、通常インピーダンスの不整合があるため、負荷伝送線路による反射等によって、ノイズ電流は図１５のような周波数成分を有する。すなわち、ノイズ電流の大きさは動作周波数のみによって決定するものではない。又、動作周波数以外の周波数におけるノイズ電流が最大値を示す場合もある。このような場合、インピーダンス周波数特性における共振周波数を動作周波数から離隔するように設計変更しても、ノイズ電流を大きく低減することは難しく、効果的に設計変更することができない。このように、動作周波数におけるノイズ電流が他の周波数におけるノイズ電流より大きいとは限らないため、動作周波数のみによって設計変更する従来の設計方法では、ノイズ電流を最大限抑制することが困難である。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体集積回路の設計方法は、設計対象回路に電源を供給するための第１の電源セル（１４０）と、第２の電源セル（１３０）とを用意するステップと、前記設計対象回路の入出力回路領域（１１０）に設けられた入出力バッファ（１０１又は１０２）の電源端子に流れるノイズ電流の周波数成分と、所定の位置における電源配線間のインピーダンスの周波数特性とに基づいて、第１の電源セル（１４０）と第２の電源セル（１３０）とから選択して、設計対象回路の入出力回路領域（１１０）に配置する選択配置ステップとを具備する。尚、第１の電源セル（１４０）は、第２の電源セル（１３０）が有するデカップリング容量より大きな値のデカップリング容量を有する。
【００１２】
本発明では、ノイズ電流の周波数成分とインピーダンスの周波数特性とに基づいて、入出力回路領域に挿入するデカップリング容量の値が決定されるため、効果的に電源ノイズを低減することができる。
【００１３】
本発明による半導体集積回路の設計方法は、入出力回路領域（１１０）内の入出力バッファ（１０１及び１０２）に対応する第１の入出力バッファモデル（２１２）、電源配線に対応する電源配線モデル（１２３）、第１の入出力バッファモデル（２１２）及び電源配線モデル（１２３）に接続される外部負荷モデル（１２５）に基づき、第１の解析モデル（１００）を生成する第１生成ステップと、同時に動作する入出力バッファ（１０１又は１０２）に対応する第２の入出力バッファモデル（２１２）と、第２の入出力バッファモデル（２１２）に接続される外部負荷伝送線路モデル（１２５）とに基づき第２の解析モデル（２００）を生成する第２生成ステップと、第１の解析モデル（１００）を利用し、インピーダンスの周波数特性を求めるインピーダンス解析ステップと、第２の解析モデル（２００）を利用し、第２の入出力バッファモデル（２１２）に対応する入出力バッファ（１０１又は１０２）の電源端子に流れるノイズ電流の周波数成分を求めるノイズ解析ステップとを更に具備することが好ましい。この際、インピーダンスの周波数特性から得られる共振周波数と、ノイズ電流の周波数成分とに基づいて、第１の電源セルと第２の電源セルとから選択し、入出力回路領域（１１０）に配置するステップとを備えることが好ましい。
【００１４】
このように本発明では、同時に動作するバッファに対応するバッファモデル（２１２）を有する第２の解析モデル（２００）を使用して算出したノイズ電流の周波数成分を用いて電源ノイズを低減するためのデカップリング容量の大きさを決定する。動作時に発生する電源ノイズは、動作時における入出力バッファの電源端子間に生じるノイズ電流に大きく影響するため、電源ノイズを低減するのに最適なデカップリング容量の追加が可能となる。
【００１５】
インピーダンスの周波数特性を解析する所定の位置は、入出力回路領域（１１０）において、第２の入出力バッファモデル（２１２）を有する同時動作領域（１１１又は１１２）内の中心点（Ａ又はＢ）であることが好ましい。この際、同時動作領域（１１１又は１１２）内の第２の入出力バッファモデルは同一の動作周波数で動作することが好ましい。
【００１６】
又、選択配置するステップは、ノイズ電流の周波数成分におけるピーク値の周波数と、インピーダンスの周波数特性から得られる共振周波数とを比較するステップと、ピーク値の周波数と共振周波数とが離隔するように第１の電源セル（１４０）を入出力回路領域に配置するステップとを備えることが好ましい。
【００１７】
本発明に係る第１の電源セル（１４０）は第１のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（Ｐ２、Ｎ２）を備えることが好ましい。第１のＭＯＳトランジスタ（Ｐ２、Ｎ２）のゲートは、第１の電源（ＶＤＤ又はＶＳＳ）が供給される第１の電源配線に接続され、ドレインとソースは、第２の電源（ＶＳＳ又はＶＤＤ）が供給される第２の電源配線に接続される。
【００１８】
第２の電源セル（１３０）はＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）対策用回路を備えるＥＳＤ防止用電源セルであることが好ましい。これにより、ＥＳＤ対策を考慮しつつ電源ノイズを低減するための電源セルの配置が可能となる。
【００１９】
ＥＳＤ防止用電源セル（１３０）は、電源配線間に接続される第２のＭＯＳトランジスタ（Ｎ１、Ｐ１）を備えることが好ましい。第２のＭＯＳトランジスタ（Ｎ１、Ｐ１）のドレイン、ソースの一方は、第１の電源（ＶＤＤ又はＶＳＳ）が供給される第１の電源配線に接続され、ドレイン、ソースの他方とゲートは、第２の電源（ＶＳＳ又はＶＤＤ）が供給される第２の電源配線に接続される。
【００２０】
本発明による半導体集積回路設計プログラムは、上述の半導体集積回路の設計方法をコンピュータに実現させる。
【発明の効果】
【００２１】
本発明による半導体集積回路設計方法、半導体集積回路設計プログラム、及び半導体集積回路設計装置によれば、半導体集積回路の入出力バッファのスイッチングによる電源ノイズを効果的に低減することができる。
【００２２】
又、半導体集積回路内の電源ノイズを高精度に解析することができる。
【００２３】
更に、半導体集積回路の電源ノイズを低減するための設計変更を高速にできる。
【００２４】
更に、電源セルに対し、ＥＳＤ対策を考慮するとともにデカップリング容量の配分が容易にできる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照して、本発明による半導体集積回路設計装置１０の実施の形態を説明する。本実施の形態では、ＬＳＩの設計を行う半導体集積設計装置を一例に説明する。尚、図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。本実施の形態における半導体集積回路設計装置１０は、フロアプラン後の配置・配線フェーズにおいて、設計対象の半導体集積回路における電源ノイズを低減するように設計変更を実行する。本実施の形態では、パッドを介して電源に接続する電源セルとして、所定の大きさのデカップリング容量を備える第１の電源セル（以下、デカップリング容量搭載電源セル１４０と称す）と、第２の電源セル（例えばＥＳＤ対策回路を備えるＥＳＤ防止用電源セル１３０）が用意される。ここで、ＥＳＤ防止用電源セル１３０は、多少のデカップリング容量を有するが、その値は、デカップリング容量搭載電源セル１４０が有するデカップリング容量よりも小さい値である。本発明による半導体集積回路設計装置１０は、電源ノイズが低減されるように、これらの電源セルを適切に再配置する。
【００２６】
１．構成
図１及び図２を参照して、本発明による半導体集積回路設計装置１０の実施の形態における構成を説明する。図１は、本発明による半導体集積回路設計装置１０の実施の形態における構成図である。図１を参照して、半導体集積回路設計装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等の外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される回路解析の結果をユーザに対し視認可能に出力する。
【００２７】
ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の半導体設計プログラム２３を実行し、回路設計処理（ここでは、電源セル再配置処理）を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００２８】
記憶装置１３は、モデル生成用データ２１、電源セル配置用データ２２、半導体設計プログラム２３を格納している。モデル生成用データ２１は、後述する解析モデルＡ１００、又は解析モデルＢ２００を生成するための設計データである。電源セル配置用データ２２は、電源セルを再配置する際に使用される設計データである。
【００２９】
図２を参照して、モデル生成用データ２１、電源セル配置用データ２２、半導体設計プログラム２３の詳細を説明する。図２は、本発明による半導体集積回路設計装置１０の電源セル再配置処理時のブロック図である。モデル生成用データ２２は、チップ電源配線データ２１１、バッファモデル２１２、パッケージ設計データ（ＰＫＧ設計データ）２１３、ボード設計データ２１４、動作情報２１５を備える。電源セル配置用データ２２は、設計基準データ２２１、電源セル回路データ２２２、電源セル配置位置情報２２３を備える。半導体設計プログラム２３は電源セル再配置処理を実行する。電源セル再配置処理は、インピーダンス解析処理、ノイズ解析処理、電源セルタイプ選択配置処理を含む。半導体設計プログラム２３は、ＣＰＵ１１によって実行されることで、解析モデルＡ生成部２３１、解析モデルＢ生成部２３２、インピーダンス解析部２３３、ノイズ解析部２３４、電源セルタイプ選択部２３５の各機能を実現する。
【００３０】
チップ電源配線データ２１１は、シリコン基板上の配線の電気特性（抵抗、インダクタンス、容量）、電源配線構造等の情報であり、電源配線モデル１２３の生成に利用される。バッファモデル２１２は、電気回路シミュレータで用いるバッファ回路のモデルであり、トランジスタの構成や電気特性、寄生容量の情報も含まれる。ここでは、駆動能力又は機能毎のバッファモデルが用意される。ＰＫＧ設計データ２１３は、パッケージの構造や寄生ＲＬＣ（抵抗、インダクタンス、容量）等の情報であり、パッケージのＲＬＣモデルの生成に利用される。ボード設計データ２１４は、基板の構造や寄生ＲＬＣ（抵抗、インダクタンス、容量）等の情報であり、ボードモデルの生成に利用される。動作情報２１５は、入出力バッファ毎の動作周波数、動作電源電位、インピーダンス解析の周波数等の情報である。インピーダンス解析の周波数情報は、ＡＣ電源エレメント１２６の設定に利用される。
【００３１】
解析モデルＡ生成部２３１は、チップ電源配線データ２１１、バッファモデル２１２、ＰＫＧ設計データ２１３、ボード設計データ２１４を使用して図３に示すような解析モデルＡ１００を生成する。詳細には、解析モデルＡ生成部２３１は、先ず、チップ電源配線データ２１１、ＰＫＧ設計データ２１３、ボード設計データ２１４のそれぞれから抵抗、インダクタンス、容量とを含む集中定数モデルである電源配線モデル１２３、パッケージ寄生ＲＬＣモデル１２２及び１２４、ボードモデル１２１、１２５を生成する。又、尚、解析モデルＡ生成部２３１は、後述する入出力回路領域１１０内の全てのバッファ１０１、１０２に対応するバッファモデル２１２を使用する。次に、解析モデルＡ生成部２３１は、各モデルを接続し、解析モデルＡ１００を生成する。解析モデルＡ１００の一例を図３に示す。図３を参照して、解析モデルＡ１００は、ボードモデル１２１、１２５、パッケージ寄生ＲＬＣモデル１２２、１２４、電源配線モデル１２３、バッファモデル２１２、ＡＣ電源エレメント１２６を備える。内部電源が接続されたボードモデル１２１は、パッケージ寄生ＲＬＣモデル１２２に接続される。パッケージ寄生ＲＬＣモデル１２２には、電源ＶＤＤ、ＶＤＤＣ、ＶＳＳが供給される。電源配線モデル１２３は、例えば後述する中心点Ａの位置にある接続点Ａ、Ａ’を介してＡＣ電源エレメント１２６に接続される。電源配線モデル１２３は、接続するパッケージ寄生ＲＬＣモデル１２２に対し、ＡＣ電源エレメント１２６に応じた小振幅信号を伝搬する。バッファモデル２１２は、電源配線モデル１２３に接続し、電源ＶＤＤ及びＶＳＳが供給される。又、バッファモデル２１２の出力端子は、パッケージ寄生ＲＬＣモデル１２４を介して外部負荷モデルとしてのボードモデル１２５に接続される。
【００３２】
解析モデルＢ生成部２３２は、バッファモデル２１２、ＰＫＧ設計データ２１３、ボード設計データ２１４、動作情報２１５を使用して図４に示すような解析モデルＢ２００を生成する。詳細には、解析モデルＢ生成部２３２は、動作情報２１５を参照して、同じ動作周波数で動作する複数の入出力バッファ（例えば、動作周波数１００ＭＨｚで動作するバッファ１０１）に対応するバッファモデル２１２を使用する。又、そのバッファ１０１に接続されるパッケージのパッケージ寄生ＲＬＣモデル１２４と、外部負荷モデルとなるボードモデル１２５とを、それぞれＰＫＧ設計データ２１３、ボード設計データ２１４を使用して生成する。次に、解析モデルＢ生成部２３２は、抽出したバッファモデル２１２の出力端子をパッケージ寄生ＲＬＣモデル１２４を介してボードモデル１２５に接続し、解析モデルＢ２００を生成する。同様にして、他の動作周波数に対応する解析モデルＢ２００も生成する。
【００３３】
インピーダンス解析部２２３は、解析モデルＡ１００を解析して電源ＶＤＤ、ＶＳＳが供給される配線間におけるインピーダンスの周波数特性を求める。この際、インピーダンスの周波数特性を求める位置は、複数の位置が好ましい。図５は、フロアプランフェーズで生成された設計対象の半導体集積回路のレイアウト一例である。図５を参照して、インピーダンス解析部２２３が求めるインピーダンス周波数特性の解析位置の一例を説明する。
【００３４】
設計対象の半導体集積装置は、内部回路領域１１４と、その周辺に設けられた入出力回路領域１１０と、更にその周辺に設けられたパッド１１３を備える。入出力回路領域１１０には、電源セル配置領域１１５と、図６に示される入出力バッファ配置領域１１６とを含む電源配線モデル１２３が設けられる。設計対象回路が複数種類のインタフェースタイプを有する場合、それぞれの信号端子はインタフェース毎にまとまって配置される。このため、入出力回路領域１１０は、同一の動作周波数で同時に動作するバッファモデルが配置される領域を動作周波数毎に備えている。例えば、ＳＤＲ１００ＭＨｚインタフェース、ＳＤＲ６６ＭＨｚインタフェースの２種類の信号をしようするＬＳＩチップの場合、２つの動作周波数１００ＭＨｚ、６６ＭＨｚのそれぞれに対応する同時動作領域１１１、１１２が設定される。図５及び図６を参照して、本実施の形態における入出力回路領域１１０は、同一の動作周波数（例えば１００ＭＨｚ）で動作するバッファ１０１が設けられる同時動作領域１１１と、バッファ１０１と異なる動作周波数（例えば６６ＭＨｚ）で動作する複数のバッファ１０２が設けられる同時動作領域１１２とを備える。ここで、図６に示される接続点Ｂ、Ｂ’は図５に示される中心点Ｂの位置に対応し、同時動作領域１１２に対応する解析モデルＡ１００及び解析モデルＢ２００を生成するときにパッケージ寄生容量ＲＬＣと電源配線モデル１２３との接続点となる。
【００３５】
インピーダンス解析部２２３は、上述の同時動作領域１１１、１１２のそれぞれにおける中心点Ａ、Ｂにおいて、電源ＶＤＤ、ＶＳＳが供給される電源配線間のインピーダンス周波数特性を求める。中心点Ａは、同時動作領域１１１の長さが２×Ｌ１である場合、端からＬ１の地点である。同様に、中心点Ｂは、同時動作領域１１２の長さが２×Ｌ２である場合、端からＬ２の地点である。すなわち、中心点Ａ、Ｂは、同時動作領域１１１、１１２のそれぞれにおいて最もノイズ電流が大きくなる点である。
【００３６】
ノイズ解析部２３４は、解析モデルＢ２００を解析して同一動作周波数で動作するバッファの電源端子に流れる電流（ノイズ電流）の周波数成分を求める。ノイズ電流の解析はトランジェント解析によって行われる。しかし、ノイズ解析部２３４は、内部回路領域のＲＬＣモデルや、電源モデルを省略した解析モデルＢ２００を用いて解析しているため、解析時間は短縮される。ここで、ノイズ解析部２３４は、動作周波数毎に生成された解析モデルＢ２００のそれぞれのノイズ電流の周波数成分を求める。ノイズ電流の測定点は、上述の中心点Ａ、Ｂであることが好ましい。
【００３７】
尚、インピーダンス解析部２２３及びノイズ解析部２３４の解析点は、上述の中心点Ａ、Ｂではない地点でも、同時動作領域１１１、１１２のそれぞれにおいて複数の地点であっても構わない。
【００３８】
設計基準データ２２１は、電源セルを配置するために必要な、入出力回路領域１１０の位置情報や構成情報等や、電源セルに接続されるパッドの位置や大きさ等の情報を含む。電源セル回路データ２２２は、ＥＳＤ防止用電源セル１３０及びデカップリング容量搭載電源セル１４０の構成情報を含む。電源セル配置位置情報２２３は、フロアプランフェーズにおいて決定した電源セルを配置する位置情報やセルの大きさ等の情報を含む。
【００３９】
電源セルタイプ選択部２３５は、インピーダンス解析部２３３で求められたインピーダンス周波数特性と、ノイズ解析部２３４で求められたノイズ電流とから、電源セル配置領域１１５に再配置する電源セルのセルタイプ及び配置位置を決定する。本発明では、電源セルタイプ選択部２３５は、ＥＳＤ防止用電源セル１３０とデカップリング容量搭載電源セル１４０の一方を選択して電源セル配置領域１１５に再配置する。この際、電源セルタイプ選択部２３５は、設計基準データ２２１、電源セル回路データ２２２、電源セル配置位置情報２２３を用いて、電源セル配置領域１１５の位置や、電源セルを再配置していない電源セル未選択領域を確認して、電源セルを再配置する。
【００４０】
図７を参照して、電源セル配置領域１１５に配置されるＥＳＤ防止用電源セル１３０とデカップリング容量搭載電源セル１４０の詳細な構成の一例を説明する。図７は、電源セル配置領域１１５に配置されるＥＳＤ防止用電源セル１３０（図７（ａ））、デカップリング容量搭載電源セル１４０（図７（ｂ））の構成の一例である。図７（ａ）を参照して、ＥＳＤ防止用電源セル１３０は、電源ＶＳＳにソースとゲートが接続され、電源ＶＤＤにドレインが接続されたＮチャネル型ＭＯＳトランジスタＮ１と、電源ＶＤＤにソースとゲートが接続され、電源ＶＳＳにドレインが接続されたＰチャネル型ＭＯＳトランジスタＰ１とを備える。Ｎチャネル型ＭＯＳトランジスタＮ１、Ｐチャネル型ＭＯＳトランジスタＰ１のゲートのそれぞれは抵抗Ｒ１、Ｒ２を介して電源ＶＳＳに接続される。図７（ｂ）を参照して、デカップリング容量搭載電源セル１４０は、電源ＶＤＤにソースとドレインが接続され、電源ＶＳＳにゲートが接続されたＰチャネル型ＭＯＳトランジスタＰ２と、電源ＶＳＳにソースとドレインが接続され、電源ＶＤＤにゲートが接続されたＮチャネル型ＭＯＳトランジスタＮ２とを備える。本実施の形態におけるＥＳＤ防止用電源セル１３０及びデカップリング容量搭載電源セル１４０では、電源ＶＤＤ側の電源配線がパッド１１３に接続されているが、電源ＶＳＳ側の電源配線がパッド１１３に接続されていても構わない。又、電源配線間に接続されているＭＯＳトランジスタの数や導電型はこれに限らない。
【００４１】
２．動作
図８に、半導体集積回路の設計処理のフロー図を示す。図８を参照して、設計対象回路のシステム設計が終了すると、機能・論理設計処理が行われる（ステップＳ１０１）。機能・論理設計処理ではシステム設計のおけるＲＴＬ記述を詳細化し、ゲート・レベルの論理回路（ネットリスト）を得る。次に、ネットリスト等を用いて作成されたマクロセルを配置・配線するフロアプラン処理に移行する（ステップＳ１０２）。その後、詳細なマクロセルの位置や配線を決定する配置・配線処理を実行する（ステップＳ１０３）。マクロセルの配置及び各マクロセル間の配線が終了後、実配線シミュレーションを実行し、パスの遅延時間や、信号波計の乱れなどを確認する（ステップＳ１０４）。この際、遅延が大きい場合や、所望の信号レベルに満たない場合は、ステップＳ１０３又はステップＳ１０２に移行して再度配置・配線処理を行ってもよい。ステップＳ１０４において問題がないときは、設計した半導体集積回路の製造工程（当初マスク作成処理）に移行する（ステップＳ１０５）。
【００４２】
本実施の形態における半導体集積回路設計装置１０は、上述の配置・配線処理（ステップＳ１０３）において、電源セルの再配置処理を実行し、入出力バッファの電源におけるノイズ電流を低減する。詳細には、本発明による半導体集積回路設計装置１０は、電源配線間のインピーダンス周波数特性と、ノイズ電流の周波数成分とに基づき、フロアプラン処理で決定された電源セル配置領域１１５に、ＥＳＤ防止用電源セル１３０又はデカップリング容量搭載電源セル１４０を再配置する。
【００４３】
（第１の実施の形態における電源セルの再配置処理）
以下、図９から図１３を参照して、本発明による半導体集積回路設計装置１０の第１の実施の形態における電源セル再配置処理の詳細を説明する。本実施の形態では、ステップＳ１０３のフロアプラン処理によって設計対象回路のレイアウトが図５のように決定されたものとする。
【００４４】
図９は、第１の実施の形態における電源セル再配置処理の動作を示すフロー図である。再配置処理の前に、解析モデルＡ生成部２３１及び解析モデルＢ生成部２３２のそれぞれにおいて、解析モデルＡ１００及び解析モデルＢ２００が生成されているものとする。ここでは、２種類の動作周波数に対応するそれぞれ２つの解析モデルＢ２００が生成される。
【００４５】
図９を参照して、先ず、電源セルタイプ選択部２３５は、必要最低限のＥＳＤ防止用電源セル１３０の数を算出する（ステップＳ２）。詳細には、電源セルタイプ選択部２３５は、設計基準データ２２１に基づき、ＥＳＤ対策に必要な保護トランジスタの総ゲート幅の最小値を算出する。又、電源セルタイプ選択部２３５は、電源セル回路データ２２２に基づき、ＥＳＤ防止用電源セル１３０内のトランジスタＮ１、Ｐ１の総ゲート幅を取得する。電源セルタイプ選択部２３５は、算出した総ゲート幅の最小値と、トランジスタＮ１、Ｐ１の総ゲート幅との関係から入出力回路領域１１０に配置するＥＳＤ防止用電源セル１３３の個数を決定する。例えば、１つの電源系統（電源ＶＤＤ、ＶＳＳ）のＥＳＤ対策に必要な保護トランジスタの総ゲート幅が１０００μｍであり、１つのＥＳＤ防止用電源セル１３０が有するトランジスタＮ１及びＰ１の総ゲート幅が２００μｍである場合、電源セルタイプ選択部２３５は、１０００／２００＝５より、配置するＥＳＤ防止用電源セル１３０の数を５と決定する。
【００４６】
次に、電源セルタイプ選択部２３５は、入出力回路領域１１０にステップＳ２で算出した個数分のＥＳＤ防止用電源セル１３０を均等配置する（ステップＳ４）。図１０は、ＥＳＤ防止用電源セル１３０が入出力回路領域１１０に均等配置された設計対象回路の概念図である。図１０を参照して、ステップＳ４では、５つのＥＳＤ防止用電源セル１３０が、入出力回路領域１１０内において一定の間隔Ｌ３を空けて配置される。
【００４７】
一方、ノイズ解析部２３４及びインピーダンス解析部２３３のそれぞれは、ノイズ電流の周波数成分解析、インピーダンスの周波数特性解析を行う（ステップＳ６、Ｓ８）。図１２（ａ）、（ｂ）に、ノイズ電流の周波数成分解析の結果の一例を示す。インピーダンス解析部２３３は、図５に示す同時動作領域１１１に設けられるバッファ１０１のバッファモデル２１２を有する解析モデルＢ２００のノイズ電流の周波数成分（図１２（ａ））と、同時動作領域１１２に設けられるバッファ１０２のバッファモデル２１２を有する解析モデルＢ２００対するノイズ電流の周波数成分（図１２（ｂ））とを解析する。ここで、ノイズ解析部２３４は、ノイズ電流のピークに対応する周波数（それぞれ、１００ＭＨｚ及び１ＧＨｚ、１１０Ｍｚ及び１．１ＧＨｚ）を取得する。
図１１に、インピーダンスの周波数特性解析の結果の一例を示す。図１１（ａ）を参照して、インピーダンス解析部２３３は、図５に示す同時動作領域１１１の中心点Ａにおける電源配線間のインピーダンスの周波数特性（共振周波数７００ＭＨｚ）と、同時動作領域１１２の中心点Ｂにおける電源配線間のインピーダンスの周波数特性（共振周波数１ＧＨｚ）とを算出する。
【００４８】
ステップＳ４の後、ステップＳ１０からステップＳ１４に至る処理において電源セルタイプ選択部２３５は、インピーダンス解析部２３３で算出されたインピーダンスの共振周波数が、ノイズ電流のピーク値の周波数に重ならないように、デカップリング容量搭載電源セル１４０を配置する。
【００４９】
先ず、電源セルタイプ選択部２３５は、ステップＳ６及びＳ８で算出されたノイズ電流の周波数成分、及びインピーダンスの周波数特性に基づいて、インピーダンスの共振周波数の遷移先であるターゲット共振周波数を設定する（ステップＳ１０）。詳細には、電源セルタイプ選択部２３５は、同時動作領域毎のノイズ電流の周波数成分を比較し、ノイズ電流のピーク値が大きい同時動作領域に対応するインピーダンスの周波数特性とノイズ電流の周波数成分とに基づきターゲット共振周波数を決定する。例えば、同時動作領域１１１に対応するノイズ電流のピーク値が、同時動作領域１１２に対応するノイズ電流のピーク値より大きい場合、電源セルタイプ選択部２３５は、同時動作領域１１１に対応するインピーダンス周波数特性（共振周波数７００ＭＨｚ、図１１（ａ）参照）及びノイズ電流の周波数成分（ピーク周波数１００ＭＨｚ及び１ＧＨｚ、図１２（ａ）参照）に基づいて、ターゲット共振周波数を決定する。例えば、電源セルタイプ選択部２３５は、ノイズ電流が大きいピーク周波数（１００ＭＨｚ及び１ＧＨｚ）から離隔し、ノイズ電流が小さい値を示す５００ＭＨｚをターゲット共振周波数として決定する。尚、ターゲット共振周波数は、所定の幅を持たせた周波数帯でもよい。例えば、上記の場合、４８０〜５２０ＭＨｚを共振周波数（帯）として決定してもよい。
【００５０】
次に、インピーダンス解析部２３３は、同時動作領域１１１に対応するインピーダンスの共振周波数が、ターゲット共振周波数（５００ＭＨｚ）になるように、入出力回路領域１１０に配置するデカップリング容量の値（デカップリング容量搭載電源セル１４０の数）を算出する（ステップＳ１２）。ここでは、共振周波数を低い周波数に遷移する場合、入出力回路領域１１０に配置するデカップリング容量搭載電源セル１４０の数を多くし、逆に、共振周波数を高い周波数に遷移する場合は、入出力回路領域１１０に配置するデカップリング容量搭載電源セル１４０の数を少なくするように計算される。尚、ターゲット共振周波数が所定の幅を持つ周波数帯（例えば４８０〜５２０ＭＨｚ）場合、インピーダンスの共振周波数が、４８０〜５２０ＭＨｚ内になるようにデカップリング容量の値が決められる。
【００５１】
電源セルタイプ選択部２３５は、ステップＳ１２で算出された数のデカップリング容量搭載電源セル１４０を入出力回路領域１１０に配置する（ステップＳ１４）。詳細には、電源セルタイプ選択部２３５は、電源セル配置位置情報２２３と、ＥＳＤ防止用電源セル１３０が配置されている位置情報とから、電源セルを未だ再配置していない領域（電源未選択領域１２０）を確認する。次に、その電源未選択領域１２０にデカップリング容量搭載電源セル１４０を配置する。この際、ノイズ電流の大きい同時動作領域内の電源未選択領域１２０から優先的に配置されることが好ましい。すなわち、ターゲット共振周波数及びデカップリング容量値を決定した同時動作領域１１１から優先的に配置されることが好ましい。
【００５２】
ステップＳ１０からＳ１４までの動作は、同時動作領域１１１及び１１２に対応するインピーダンスの共振周波数とノイズ電流のピーク値とが、重ならなくなるまで繰り返し行われても構わない。例えば、デカップリング容量搭載電源セル１４０を追加したことで、同時動作領域１１２のインピーダンス周波数特性、及びノイズ電流特性が変化し、インピーダンスの共振周波数とノイズ電流のピーク値（又は、ピーク値に近いノイズ電流値）の周波数が重なることがある。この場合、上述のステップＳ１０及びＳ１２において計算に使用されなかった別の同時動作領域（ここでは、同時動作領域１１２）に対応するインピーダンスの共振周波数及びノイズ電流の周波数成分を用いてステップＳ１０からＳ１４の処理が行われる。以上のようにデカップリング容量搭載電源セル１４０を追加することで、図１１（ｂ）に示すように、インピーダンス周波数特性を変化させ、共振周波数をターゲット周波数に遷移することができる。
【００５３】
電源セルタイプ選択部２３５は、決定した数のデカップリング容量搭載電源セル１４０を配置すると、未だ再配置していない全ての電源未選択領域１２０にＥＳＤ防止用電源セル１３０を配置する（ステップＳ１６）。尚、再配置処理の当初におけるステップＳ４からＳ８の順番は、限定されず、同時的に実行されても構わない。
【００５４】
以上のように、第１の実施の形態における半導体集積回路設計装置１０は、同時動作領域毎の解析モデルから導出したインピーダンスの周波数特性とノイズ電流の周波数成分から、電源ノイズを低減するために最適なデカップリング容量の値を算出し、これに応じたデカップリング容量搭載電源セル１４０を入出力回路領域１１０に再配置する。このように、電源電圧変動の直接の原因となるバッファの電源端子間におけるノイズ電流の周波数成分から電源ノイズを解析するため、設計対象回路の電源ノイズを高精度で解析することができる。又、動作周波数が同じバッファによるバッファモデル２１２を利用した解析モデルＡ１００及び解析モデルＢ２００によって、同時動作領域毎のインピーダンスの周波数特性とノイズ電流の周波数成分との比較解析を行っているため、入出力バッファのスイッチングによる電源ノイズを効果的に低減するように設計できる。更に、電源ノイズを低減させるのに必要最低限のデカップリング容量搭載電源セル１４０を配置し、その他の領域には、ＥＳＤ防止用電源セル１３０を配置しているので、ＥＳＤ対策を考慮した電源セルの配置が可能となる。又、本発明では、予め決まった構成のデカップリング容量搭載電源セル１４０が用意され、これが配置されることでデカップリング容量の追加が行われる。このため、セルサイズや設計対象回路の構成やチップサイズを変更することなくデカップリング容量の追加が可能となる。
【００５５】
（第２の実施の形態における電源セルの再配置処理）
第１の実施の形態では、先にノイズ電流を低減するために最適なデカップリング容量の値を決定して、その値に応じた数のデカップリング容量搭載電源セル１４０を配置し、残りの電源セル未選択領域１２０にＥＳＤ防止用電源セル１３０を配置する。一方、第２の実施の形態では、インピーダンス周波数特性とノイズ電流の周波数成分の比較解析、比較解析に基づくデカップリング容量搭載電源セル１４０又はＥＳＤ防止用電源セル１３０の一方を選択配置処理、配置後の解析モデルＡ１００の更新及びインピーダンス解析処理を、電源セル未選択領域１２０がなくなるまで繰り返す。以下、図１３を参照して、本発明による半導体集積回路設計装置１０の第２の実施の形態における電源セル再配置処理の動作の詳細を説明する。本実施の形態では、第１の実施の形態と同様にステップＳ１０３のフロアプラン処理によって設計対象回路のレイアウトが図５のように決定されたものとする。
【００５６】
図１３は、第２の実施の形態における電源セル再配置処理の動作を示すフロー図である。再配置処理の前に、解析モデルＡ生成部２３１及び解析モデルＢ生成部２３２のそれぞれにおいて、解析モデルＡ１００及び解析モデルＢ２００が生成されているものとする。ここでは、２種類の動作周波数に対応するそれぞれ２つの解析モデルＡ１００及び解析モデルＢ２００が生成される。又、図１２を参照して、ステップＳ２からステップＳ８の動作は、第１の実施の形態と同様なので説明を省略する。尚、再配置処理の当初におけるステップＳ４からＳ８の順番は、限定されず、同時的に実行されても構わない。
【００５７】
第２の実施の形態における電源セルタイプ選択部２３５は、ステップＳ６及びＳ８において算出されたインピーダンスの周波数特性と、ノイズ電流の周波数成分とを比較し、共振周波数近傍（共振周波数帯）に大きなピーク値（例えば最大ピーク値）が存在するかを確認する（ステップＳ２０）。この際、電源セルタイプ選択部２３５は、同時動作領域毎に共振周波数近傍（共振周波数帯）に大きなピーク値（例えば最大ピーク値）が存在するかを確認する。
【００５８】
ステップ２０において、共振周波数帯にノイズ電流のピーク値の周波数が重なる場合（ステップＳ２０Ｙｅｓ）、電源セルタイプ選択部２３５は、電源セル未選択領域１２０の有無を確認する（ステップＳ２２）。電源セル未選択領域１２０がある場合（ステップＳ２２有）、ノイズ電流のピーク値が大きい同時動作領域（ここでは同時動作領域１１１）にデカップリング容量搭載電源セル１４０を１つ配置し、ステップＳ８に移行する（ステップＳ２４）。ステップＳ８では、デカップリング容量搭載電源セル１４０が１つ追加された解析モデルＡ１００を作成し、同時動作領域毎に再度インピーダンス周波数特性の解析を行う。ステップＳ２２において、電源セル未選択領域１２０がない場合（ステップＳ２２無）、エラー信号を発行し、再配置処理を終了する（ステップＳ２６）。以上のような処理を繰り返し、インピーダンスの共振周波数帯内にノイズ電流のピーク値が存在しなくなるまで、デカップリング容量搭載電源セル１４０が追加配置される。又、ステップＳ２６のように、全ての電源セル配置領域にデカップリング容量搭載電源セル１４０を配置しても、インピーダンスの共振周波数帯にノイズ電流のピーク値の周波数とが重なる場合、半導体集積回路設計装置１０は、電源セルの再配置処理を終了し、必要であれば、フロアプランフェーズに戻ってレイアウトをやり直す。
【００５９】
ステップ２０において、共振周波数帯にノイズ電流のピーク値の周波数が重ならない場合（ステップＳ２０Ｎｏ）、電源セルタイプ選択部２３５は、電源セル未選択領域１２０の有無を確認する（ステップＳ２８）。電源セル未選択領域１２０がある場合（ステップＳ２８有）、電源セルタイプ選択部２３５は、共振周波数がノイズ電流のピーク値の周波数以下であるかを確認する（ステップＳ３０）。この際、電源セルタイプ選択部２３５は、同時動作領域毎の解析モデルＡ１００及び解析モデルＢ２００を用いた解析結果から、同時動作領域毎にインピーダンスの共振周波数とノイズ電流のピーク値の周波数とを比較する。ステップＳ２８において、電源セル未選択領域１２０がない場合（ステップＳ２８無）、再配置処理を終了する。
【００６０】
ここで共振周波数がノイズ電流のピーク値の周波数以下である場合（ステップＳ３０Ｙｅｓ）、共振周波数を更に低く遷移するため（ピーク周波数から共振周波数を離隔するため）、電源セルタイプ選択部２３５によってデカップリング容量搭載電源セル１４０が電源セル未選択領域１２０に１つ追加配置され、ステップＳ８に移行する（ステップＳ３２）。この際、解析に使用された同時動作領域にデカップリング容量搭載電源セル１４０が配置されることが好ましい。ステップＳ８では、デカップリング容量搭載電源セル１４０が１つ追加された設計対象回路に対応する解析モデルＡ１００が生成され、同時動作領域毎に再度インピーダンス周波数特性の解析が行われる。
【００６１】
ステップＳ３０において、インピーダンスの共振周波数が、ノイズ電流のピーク値の周波数より大きい場合（ステップＳ３０Ｎｏ）、電源セルタイプ選択部２３５によってＥＳＤ防止用電源セル１３０が電源セル未選択領域１２０に１つ追加配置され、ステップＳ８に移行する（ステップＳ３３）。この際、解析に使用された同時動作領域にＥＳＤ防止用電源セル１３０が配置されることが好ましい。ステップＳ８では、ＥＳＤ防止用電源セル１３０が１つ追加された解析モデルＡ１００が生成され、同時動作領域毎に再度インピーダンス周波数特性の解析が行われる。尚、ステップＳ３３の後、ステップＳ８の処理を省略して、ステップＳ２０に移行しても構わない。
【００６２】
インピーダンスの共振周波数と、ノイズ電流のピーク周波数が重ならない場合、電源セル未選択領域１２０がなくなるまで、ステップＳ８からステップＳ３２又はＳ３３を繰り返し、ステップデカップリング容量搭載電源セル１４０又はＥＳＤ防止用電源セル１３０のどちらかが選択配置される。
【００６３】
以上のように、第２の実施の形態における半導体集積回路設計装置１０は、インピーダンスの周波数特性と、ノイズ電流の周波数成分とを比較結果に応じて、デカップリング容量搭載電源セル１４０又はＥＳＤ防止用電源セル１３０の一方を選択配置する。又、電源セル配置後の解析モデルＡ１００を更新、インピーダンスの周波数特性と、ノイズ電流の周波数成分との比較解析、電源セルの選択配置を繰り返すことで、同時動作領域毎にインピーダンスの共振周波数にノイズ電流のピーク周波数が重ならないように、適切な数のデカップリング容量搭載電源セル１４０を配置することができる。
【００６４】
以上のように、第２の実施の形態における半導体集積回路設計装置１０は、同時動作領域毎の解析モデルから導出したインピーダンスの周波数特性とノイズ電流の周波数成分から、配置する電源セルのセルタイプを決定する。このため、第１の実施の形態と同様に、バッファの電源端子間におけるノイズ電流の周波数成分から電源ノイズを解析するため、設計対象回路の電源ノイズを高精度で解析することができる。又、電源セルを選択配置後、解析モデルＡ１００を更新して再度電源セルの選択処理を行っているため、入出力バッファのスイッチングによる電源ノイズを効果的に低減するように設計できる。
【００６５】
本発明に係るノイズ解析部２３４では、電源配線モデル１２３、電源配線に接続される内部負荷となるパッケージモデルや電源モデルを省略した解析モデルＢ２００を用いて動作時におけるノイズ電流の解析を行う。ここでは、トランジェント解析によってノイズ電流の周波数成分が算出されるため、解析モデルＡ１００を用いて同じ解析を行う場合に比べ大幅に計算時間を削減できる。
【００６６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、同一の動作周波数で動作するバッファを有する入出力回路領域１１０を同時動作領域としたが、これに限らず、相互に異なる動作周波数で動作するバッファを有する領域を同時動作領域として、動作周波数毎に解析モデルＢ２００を生成しても構わない。この解析モデルＢ２００を解析することで、動作周波数差により発生する低周波のノイズ成分を検出することができる。このため、低周波ノイズを考慮して設計するときは、このような解析モデルＢ２００を用いて設計することが好ましい。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明による半導体集積回路設計装置の構成を示す構成図である。
【図２】図２は、本発明による半導体集積回路設計装置の電源セル再配置処理時のブロック図である。
【図３】図３は、本発明に係る解析モデルＡの構成の一例を示す図である。
【図４】図４は、本発明に係る解析モデルＢの構成の一例を示す図である。
【図５】図５は、フロアプランフェーズで生成された設計対象の半導体集積回路のレイアウトの一例である。
【図６】図６は、電源配線モデルとバッファとの接続関係を示すための入出力回路領域の構成を示す図である
【図７】図７（ａ）は、電源セル配置領域１１５に配置されるＥＳＤ防止用電源セル１３０の構成の一例を示す図である。図７（ｂ）は、デカップリング容量搭載電源セル１４０の構成の一例を示す図である。
【図８】図８は、半導体集積回路の設計処理の全体動作を示すフロー図である。
【図９】図９は、本発明による半導体集積回路設計装置の第１の実施の形態における電源セル再配置処理の動作を示すフロー図である。
【図１０】図１０は、ＥＳＤ防止用電源セルが入出力回路領域に均等配置された設計対象回路の概念図である。
【図１１】図１１（ａ）は、デカップリング容量を追加前のインピーダンスの周波数特性解析の結果を示す図である。図１１（ｂ）は、デカップリング容量を追加後のインピーダンスの周波数特性解析の結果の一例を示す図である。
【図１２】図１２（ａ）、（ｂ）は、それぞれ異なる同時動作領域に対応するノイズ電流の周波数成分解析の結果の一例を示す図である。
【図１３】図１３は、本発明による半導体集積回路設計装置の第２の実施の形態における電源セル再配置処理の動作を示すフロー図である。
【図１４】図１４は、従来技術による半導体集積回路の設計方法において、ノイズを低減するための設計方法を説明するためのインピーダンスの周波数特性と動作周波数との関係を示す図である。
【図１５】図１５は、設計対象回路のノイズ電流の周波数成分の一例を示す図である。
【符号の説明】
【００６８】
１０：半導体集積回路設計装置
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
２１：モデル生成用データ
２２：電源セル配置用データ
２３：半導体設計プログラム
２１１：チップ電源配線データ
２１２：バッファモデル
２１３：ＰＫＧ設計データ
２１４：ボード設計データ
２１５：動作情報
２３１：解析モデルＡ生成部
２３２：解析モデルＢ生成部
２３３：インピーダンス解析部
２３４：ノイズ解析部
２３５：電源セルタイプ選択部
１００：解析モデルＡ
２００：解析モデルＢ
１０１、１０２：バッファ
１１０：入出力回路領域
１１１、１１２：同時動作領域
１１３：パッド
１１４：内部回路領域
１１５：電源セル配置領域
１１６：入出力バッファ配置領域
１２０：電源セル未選択領域
１２１、１２５：ボードモデル
１２２、１２４：パッケージ寄生ＲＬＣモデル
１２３：電源配線モデル
１２６：ＡＣ電源エレメント
１３０：ＥＳＤ防止用電源セル
１４０：デカップリング容量搭載電源セル
Ｎ１、Ｎ２：Ｎチャネル型ＭＯＳトランジスタ
Ｐ１、Ｐ２：Ｐチャネル型ＭＯＳトランジスタ
Ｒ１、Ｒ２：抵抗
ＶＤＤ：第１電源
ＶＳＳ：第２電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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