(57)【要約】【課題】  低電力で安定的にレベルシフトしうる低電力レベルシフタ及びレベルシフティング方法を提供する。【解決手段】  レベルシフタは、入力部、プルダウン駆動部、プルアップ駆動部、及び遮断部を含む。遮断部は、プルアップ駆動部と入力部との間に形成される電流経路を遮断する。【選択図】    図３
2008061242.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に印加される第１電圧レベルと第２電圧レベルとの間をスイングする入力信号にしたがって電流信号を発生する入力部と、
出力端子と接続され、前記入力信号の反転された信号にしたがって前記出力端子を前記第１電圧レベルにプルダウンさせるプルダウン駆動部と、
第３電圧レベルの電源電圧と前記出力端子との間に接続され、前記電流信号をミラーリングして前記出力端子を前記第３電圧レベルにプルアップさせるプルアップ駆動部と、
前記入力部と前記プルアップ駆動部との間に位置し、前記出力端子がプルアップされる動作に応答して前記プルアップ駆動部と前記入力部との間に形成される電流経路を遮断する遮断部と、を含むことを特徴とする低電力レベルシフタ。
【請求項２】
前記入力信号を反転させ、前記プルダウン駆動部に印加するインバータを更に含むことを特徴とする請求項１に記載の低電力レベルシフタ。
【請求項３】
前記インバータは、前記第１レベル電圧と前記第２レベル電圧との間で動作することを特徴とする請求項２に記載の低電力レベルシフタ。
【請求項４】
前記入力部は、
前記入力信号の印加を受けるゲートと前記第２電圧レベルの接地電圧に接続されるソース及び前記遮断部との接続地点である第１ノードに接続されるドレインを有する第１ＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の低電力レベルシフタ。
【請求項５】
前記プルダウン駆動部は、
前記入力信号の反転信号の印加を受けるゲート、前記接地電圧に接続されるソース及び前記出力端子と接続されるドレインを有する第２ＮＭＯＳトランジスタで構成されることを特徴とする請求項４に記載の低電力レベルシフタ。
【請求項６】
前記遮断部は、
ラッチ構造の第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の低電力レベルシフタ。
【請求項７】
前記第１ＰＭＯＳトランジスタは、
前記入力部と接続され、前記電流信号の印加を受けるドレイン、前記プルアップ駆動部と接続されるソース、及び前記第２ＰＭＯＳトランジスタのドレインと接続されるゲートを有することを特徴とする請求項６に記載の低電力レベルシフタ。
【請求項８】
前記第２ＰＭＯＳトランジスタは、
前記第１ＰＭＯＳトランジスタのドレインと接続され、前記電流信号の印加を受けるゲート、前記出力端子及び前記第１ＰＭＯＳトランジスタのゲートと接続されるドレイン及び前記電源電圧に接続されるソースを有することを特徴とする請求項７に記載の低電力レベルシフタ。
【請求項９】
前記電流経路は、前記第１ＰＭＯＳトランジスタによって遮断されることを特徴とする請求項８に記載の低電力レベルシフタ。
【請求項１０】
前記プルアップ駆動部は、
第３ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタとを含むことを特徴とする請求項１に記載の低電力レベルシフタ。
【請求項１１】
前記第３ＰＭＯＳトランジスタは、
前記電源電圧に接続されるソース、前記遮断部と接続されるドレイン及び前記第４ＰＭＯＳトランジスタのゲートと接続されるゲートを有し、前記ドレインと前記ゲートとは互いに接続されることを特徴とする請求項１０に記載の低電力レベルシフタ。
【請求項１２】
前記第４ＰＭＯＳトランジスタは、
前記電源電圧に接続されるソースと前記出力端子と接続されるドレインとを有することを特徴とする請求項１１に記載の低電力レベルシフタ。
【請求項１３】
前記第３電圧レベルは、前記第１電圧レベルより高く、前記第１電圧レベルは前記第２電圧レベルより高いことを特徴とする請求項１に記載の低電力レベルシフタ。
【請求項１４】
ゲートで入力信号の印加を受ける第１ＮＭＯＳトランジスタと、
ゲートで前記入力信号の反転信号の印加を受け、接地電圧に接続される前記第１ＮＭＯＳトランジスタのソースと接続されるソース及び出力信号が出力される出力端子に接続されるドレインとを有する第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインと接続されるドレインを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのゲート及び前記出力端子と接続されるドレイン及び前記第１ＰＭＯＳトランジスタのドレインと接続されるゲートを有する第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのソースと接続されるドレインと電源電圧に接続されるソースとを有し、ゲートとドレインとが互いに接続される第３ＰＭＯＳトランジスタと、
前記電源電圧に接続されるソース、前記出力端子に接続されるドレイン及び前記第３ＰＭＯＳトランジスタのゲートに接続されるゲートを有する第４ＰＭＯＳトランジスタを含み、前記第２ＰＭＯＳトランジスタのソースは、前記電源電圧に接続されることを特徴とする低電力レベルシフタ。
【請求項１５】
前記第１ＮＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートとの間に接続されるインバータを更に含むことを特徴とする請求項１４に記載の低電力レベルシフタ。
【請求項１６】
前記インバータは、第１電源電圧レベルと接地電圧レベルとの間で動作することを特徴とする請求項１５に記載の低電力レベルシフタ。
【請求項１７】
前記入力信号は、第１電圧レベルと前記接地電圧レベルとの間をスイングし、前記出力信号は、前記電源電圧レベルと前記接地電圧レベルとの間をスイングすることを特徴とする請求項１４に記載の低電力レベルシフタ。
【請求項１８】
前記電源電圧レベルは、前記第１電圧レベルより高いことを特徴とする請求項１７に記載の低電力レベルシフタ。
【請求項１９】
入力端子に印加される第１電圧レベルと第２電圧レベルとの間をスイングする入力信号にしたがって電流信号を発生する段階と、
前記入力信号の反転された信号にしたがって出力端子を前記第１電圧レベルにプルダウンさせる段階と、
前記電流信号をミラーリングして前記出力端子を前記第３電圧レベルにプルアップさせる段階と、
前記出力端子がプルアップされる動作に応答して前記プルアップ段階で形成される電流経路を遮断する段階と、を含むことを特徴とする低電力レベルシフティング方法。
【請求項２０】
前記入力信号を反転させて前記反転入力信号を提供する段階を更に含むことを特徴とする請求項１９に記載の低電力レベルシフティング方法。
【請求項２１】
前記第３電圧レベルは、前記第１電圧レベルより高く、前記第１電圧レベルは、前記第２電圧レベルより高いことを特徴とする請求項２０に記載の低電力レベルシフティング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にレベルシフタ及びレベルシフティング方法に関する。
【背景技術】
【０００２】
多くの半導体集積回路は、本来の機能を果たす回路部分とチップ外部とのインタフェースのための回路部分を有している。なお、半導体集積回路内には多様な機能を果たす複数の回路ブロックがあり、これらの回路ブロックのための電源電圧も多様に存在する。例えば、半導体集積回路内の多くの回路ブロックは、１．２Ｖ以下の電源電圧を用いて動作するが、外部回路とインタフェースするアナログ回路ブロックは３．３Ｖまたは２．５Ｖの電源電圧を用いて動作する。
【０００３】
したがって、他の電源電圧を用いる回路ブロックの間には電圧レベルの差があるので、各ブロックの間にはインタフェースのためにレベルシフタが必要である。
【０００４】
従来のカレントミラーを用いるレベルシフタは、カレントミラーによる直流通路が生じてその分の電力損失をもたらすという問題が発生していた。
したがって、このような電力損失を減少させて低電力でも動作しうる低電力レベルシフタが必要となった。
【特許文献１】米国公開特許２００６／００７１６５６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記問題点を解決するための本発明の一目的は、レベルシフティングの際に形成される電流経路を遮断して、低電力で安定的に動作しうる低電力レベルシフタを提供することにある。
本発明の一目的は、前記低電力レベルシフティング回路を用いて低電力レベルシフティング方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するための本発明の一実施例による低電力レベルシフタは、入力部、プルダウン駆動部、プルアップ駆動部、及び遮断部を含む。
【０００７】
入力部は、入力端子に印加される第１電圧レベルと第２電圧レベルとの間をスイングする入力信号にしたがって電流信号を発生する。プルダウン駆動部は、出力端子と接続され、入力信号の反転された信号にしたがって出力端子を第１電圧レベルにプルダウンさせる。プルアップ駆動部は、第３電圧レベルの電源電圧と出力端子との間に接続され、電流信号をミラーリングして出力端子を第３電圧レベルにプルアップさせる。遮断部は、入力部とプルアップ駆動部との間に位置し、出力端子がプルアップされる動作に応答してプルアップ駆動部と入力部との間に形成される電流経路を遮断する。本発明の一実施例による低電力レベルシフタは、入力信号を反転させ、プルダウン駆動部に印加するインバータを更に含むことができる。
【０００８】
実施例で、インバータは、第１レベル電圧と第２レベル電圧との間で動作することができる。
入力部は、入力信号の印加を受けるゲート、第２電圧レベルの接地電圧に接続されるソース及び遮断部との接続地点である第１ノードに接続されるドレインを有する第１ＮＭＯＳトランジスタで構成することができる。
【０００９】
プルダウン駆動部は、入力信号の反転信号の印加を受けるゲート、接地電圧に接続されるソース及び出力端子と接続されるドレインを有する第２ＮＭＯＳトランジスタで構成することができる。
遮断部は、ラッチ構造の第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタで構成することができる。
【００１０】
第１ＰＭＯＳトランジスタは、入力部と接続され、電流信号の印加を受けるドレイン、プルアップ駆動部と接続されるソース及び第２ＰＭＯＳトランジスタのドレインと接続されるゲートを有する。第２ＰＭＯＳトランジスタは、第１ＰＭＯＳトランジスタのドレインと接続され、電流信号の印加を受けるゲート、出力端子及び第１ＰＭＯＳトランジスタのゲートと接続されるドレイン及び源電圧に接続されるソースを有する。電流経路は、第１ＰＭＯＳトランジスタによって遮断される。
【００１１】
実施例で、プルアップ駆動部は、第３ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタとを含むカレントミラーで構成することができる。第３ＰＭＯＳトランジスタは、電源電圧に接続されるソース、遮断部と接続されるドレイン及び第４ＰＭＯＳトランジスタのゲートと接続されるゲートを有し、ドレインとゲートとは互いに接続される。第４ＰＭＯＳトランジスタは、電源電圧に接続されるソースと出力端子と接続されるドレインとを有する。
【００１２】
実施例で、第３電圧レベルは、第１電圧レベルより高く、第１電圧レベルは第２電圧レベルより高い。
前記目的を達成するための本発明の他の側面による低電力レベルシフタは、ゲートで入力信号の印加を受ける第１ＮＭＯＳトランジスタと、ゲートで入力信号の反転信号の印加を受け、接地電圧に接続される第１ＮＭＯＳトランジスタのソースと接続されるソース及び出力信号が出力される出力端子に接続されるドレインを有する第２ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのドレインと接続されるドレインを有する第１ＰＭＯＳトランジスタと第１ＰＭＯＳトランジスタのゲート及び出力端子と接続されるドレイン及び第１ＰＭＯＳトランジスタのドレインと接続されるゲートを有する第２ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのソースと接続されるドレインと電源電圧に接続されるソースとを有し、ゲートとドレインとが互いに接続される第３ＰＭＯＳトランジスタと、電源電圧に接続されるソース、出力端子に接続されるドレイン及び前記第３ＰＭＯＳトランジスタのゲートに接続されるゲートを有する第４ＰＭＯＳトランジスタを含み、第２ＰＭＯＳトランジスタのソースは、電源電圧に接続される。
【００１３】
前記目的を達成するための本発明の一実施例による低電力レベルシフティング方法は、入力端子に印加される第１電圧レベルと第２電圧レベルとの間をスイングする入力信号にしたがって電流信号を発生する段階と、入力信号の反転された信号によって出力端子を第１電圧レベルにプルダウンさせる段階と、電流信号をミラーリングして出力端子を第３電圧レベルにプルアップさせる段階と、出力端子がプルアップされる動作に応答してプルアップ段階で形成される電流経路を遮断する段階と、を含む。
【００１４】
本発明の一実施例よる低電力レベルシフティング方法は、入力信号を反転させてプルダウン段階に提供する段階を更に含むことができる。第３電圧レベルは、第１電圧レベルより高く、第１電圧レベルは、第２電圧レベルより高くてもよい。
【発明を実施するための最良の形態】
【００１５】
以下、添付する図面を参照して本発明の望ましい実施例をより詳細に説明する。図面上の同一の構成要素に対しては同一の参照符号を付与し、同一の構成要素に対して重複された説明は省略する。
【００１６】
図１は、従来のカレントミラーを用いたレベルシフタを示すブロック図である。
図１を参照すると、従来のカレントミラーを用いたレベルシフタは、カレントミラー１０と入力部２０とを含む。従来のレベルシフタは、入力端子１、出力端子９、インバータ２を含む。入力部２０は、ＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とで構成され、カレントミラー１０はＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２とで構成される。
【００１７】
入力端子１に入力される入力信号がローからハイになると、ＮＭＯＳトランジスタ２１がターンオンされる。そうすると、ノード３が接地電圧（ＧＮＤ）に接続され、ＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２とがターンオンされる。そうすると、出力端子９とノード４に電源電圧（ＶＤＤＨ）が駆動するようになる。しかし、この場合にＰＭＯＳトランジスタ１１がターンオンされるので、ＶＤＤＨからＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ２１を経て接地電圧（ＧＮＤ）に至る電流経路２５が生じて継続電力損失が発生するという問題点がある。
【００１８】
図２は、図１の電流経路２５を遮断するための従来のレベルシフタを示すブロック図である。
図２のレベルシフタは、特許文献１に開示されている。
図２を参照すると、レベルシフタは、入力端子３０、出力端子８０、スイッチモジュール４０、カレントミラー５０、電圧維持部６０、及びインバータ３５を含む。スイッチモジュール４０は、ＮＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２とを含む。カレントミラー５０は、ＰＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２とを含む。電圧維持部６０は制御回路７０とＮＭＯＳトランジスタ６５とを含む。
【００１９】
入力端子３０に印加される入力信号がローからハイに遷移すると、ＮＭＯＳトランジスタ４１がターンオンされる。そうすると、ＮＭＯＳトランジスタ６５がターンオンされノード４３が接地電圧（ＧＮＤ）と接続するようになる。そうすると、ＰＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２とがターンオンされて出力端子８０が電源電圧（ＶＤＤＨ）で駆動される。ここで、電源電圧（ＶＤＤＨ）からＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ６５、ＮＭＯＳトランジスタ４１を経て接地電圧に至る電流経路が生じる。しかし、出力ノード８０と接続されるノード４４が電源電圧（ＶＤＤＨ）で駆動されるので、ＮＭＯＳトランジスタ６５はインバータ７１によってターンオフされる。それで、電流経路は遮断される。この場合に出力端子８０は、ＰＭＯＳトランジスタ７２によって電源電圧（ＶＤＤＨ）で駆動される。しかし、このような構造のレベルシフタは出力端子８０を駆動する電圧がインバータ７１を動作させるので、外部の出力電圧の駆動能力を低下させ、その分の電力がさらに必要になるので、低電力では用いることができないという問題点がある。
【００２０】
図３は、本発明の一実施例による低電力レベルシフタの構成を示すブロック図である。
図４は、本発明の一実施例によるレベルシフタに入力される信号（ＶＩ）とレベルシフタで出力される信号（ＶＯ）の電圧レベルを示す。
【００２１】
図３を参照すると、本発明の一実施例による低電力レベルシフタは、入力部１２０、プルダウン駆動部１３０、プルアップ駆動部１６０、遮断部１７０、及びインバータ１４０を含む。入力部１２０は、第１ＮＭＯＳトランジスタ（ＭＮ１）で構成され、プルダウン駆動部１３０は、第２ＮＭＯＳトランジスタ（ＭＮ２）で構成される。遮断部１７０は、第１ＰＭＯＳトランジスタ（ＭＰ１）と第２ＰＭＯＳトランジスタ（ＭＰ２）とで構成される。プルアップ駆動部１６０は、第３ＰＭＯＳトランジスタ（ＭＰ３）と第４ＰＭＯＳトランジスタ（ＭＰ４）とで構成される。
【００２２】
第１ＮＭＯＳトランジスタ（ＭＮ１）のゲートは、入力端子３０と接続され、インバータ１４０は入力端子３０と第２ＮＭＯＳトランジスタ（ＭＮ２）のゲートとの間に接続される。第１ＮＭＯＳトランジスタ（ＭＮ１）のソースと第２ＮＭＯＳトランジスタ（ＭＮ２）のソースとは互いに接続され、第２電圧レベル（ＶＳＳ）の電圧に接続される。第１ＮＭＯＳトランジスタ（ＭＮ１）のドレインは第１ＰＭＯＳトランジスタ（ＭＰ１）のドレインに接続される。第２ＮＭＯＳトランジスタ（ＭＮ２）のドレインは出力端子１８０と接続されるノード（Ｎ２）で第２ＰＭＯＳトランジスタ（ＭＰ２）のドレインと接続される。第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートは第２ＰＭＯＳトランジスタ（ＭＰ２）のドレインと接続され、第２ＰＭＯＳトランジスタ（ＭＰ２）のゲートは第１ＰＭＯＳトランジスタ（ＭＰ１）のドレインに接続される。第１ＰＭＯＳトランジスタ（ＭＰ１）のソースは、第３ＰＭＯＳトランジスタ（Ｍ３）のドレインに接続され、第２ＰＭＯＳトランジスタ（ＭＰ２）のソースは電源電圧とノード（Ｎ４）で接続される。第４ＰＭＯＳトランジスタ（ＭＰ４）のドレインはノード（Ｎ２）に接続され、第４ＰＭＯＳトランジスタ（ＭＰ４）のソースは、電源電圧と第３ＰＭＯＳトランジスタ（ＭＰ３）のソースとに接続される。第４ＰＭＯＳトランジスタ（ＭＰ４）のゲートと第３ＰＭＯＳトランジスタ（ＭＰ３）のゲートとドレインとはノード（Ｎ３）で接続される。
【００２３】
入力端子に印加される入力信号（ＶＩ）は、第１レベル電圧（ＶＤＤＬ）で第２電圧レベル（ＶＳＳ）の間をスイングする信号である。入力信号（ＶＩ）が入力部１２０に印加されると、入力部１２０を構成する第１ＮＭＯＳトランジスタ（ＭＮ１）のスイッチング動作によってノード（Ｎ１）には電流信号が生成される。この電流信号はＶＳＳ電圧による電流信号である。プルアップ駆動部１６０は、最初に入力信号（ＶＩ）がロー（即ち、ＶＳＳ）であり、ノード（Ｎ１）がハイとすると、ここで、インバータ１４０によって第２ＮＭＯＳトランジスタ（ＭＮ２）がターンオンされノード（Ｎ２）と出力端子１８０とは、ＶＳＳ（接地電圧）で駆動される。そして、ノード（Ｎ２）の電圧によってＰＭＯＳトランジスタ（ＭＰ１）がオンされるので、ノード（Ｎ３）もハイになってプルアップ駆動部１６０は動作しない。
【００２４】
次に、入力信号（ＶＩ）がローからハイに遷移すると、ノード（Ｎ１）の電圧レベルはＶＳＳになり、ここで、第１ＰＭＯＳトランジスタ（ＭＰ１）はターンオンされているので、ノード（Ｎ３）の電圧レベルもＶＳＳになる。ノード（Ｎ３）の電圧レベルもＶＳＳになると、第３ＰＭＯＳトランジスタ（ＭＰ３）と第４ＰＭＯＳトランジスタ（ＭＰ４）もターンオンされるので、ノード（Ｎ２）と出力端子１８０とは、電源電圧で駆動されるようになる。ここで、ノード（Ｎ１）の電圧レベルがＶＳＳであるので、第２ＰＭＯＳトランジスタ（ＭＰ２）もターンオンされる。ここで、ノード（Ｎ５）に示される電圧レベルはＶＤＤＨになる。したがって、第１ＰＭＯＳトランジスタ（ＭＰ１）がターンオフされるようになる。第１ＰＭＯＳトランジスタ（ＭＰ１）がターンオフされると、電源電圧で第３ＰＭＯＳトランジスタ（ＭＰ３）を通じるプルアップ駆動部１６０による電流経路が遮断される。ここで、出力端子は、安定的にＶＤＤＨ電圧レベルに駆動される。
【００２５】
図５ないし８は、図１、図２、及び図３のレベルシフタの出力がローからハイに遷移するときと、ハイからローに遷移するときの各レベルシフタの動作電流を測定したシミュレーションの結果を示す図である。
【００２６】
このシミュレーションは、９０ナノ工程を通じて行われた。図１のレベルシフタの動作電流は、ｔｙｐｉｃａｌ基準２９０μＡで測定され、図２のレベルシフタの動作電流は１．３μＡで測定された。本発明の一実施例による図３のレベルシフタの動作電流は１．２８μＡで測定された。この数値は、図１のレベルシフタの動作電流と比較したとき、動作電流を１／２５０に減少させたことになり、図２のレベルシフタの動作電流より２％減少させたことになる。
【００２７】
図７及び図８を参照すると、図１のレベルシフタでは出力電圧が遷移する前と後に電流経路によって継続消費していることを示す。また、図７を参照すると、出力電圧がローからハイに遷移するとき、即ち、レベルシフティング動作が発生するとき、図３のレベルシフタの動作電流の大きさが最も小さくて最も速く０になることがわかる。即ち、本発明の一実施例によるレベルシフタが最も小さい電力でも安定的にレベルシフト動作を行うことを示す。
【産業上の利用可能性】
【００２８】
前述したように、本発明の一実施例による低電力レベルシフタ及び低電力レベルシフティング方法は、低レベルの入力電圧を高レベルの出力電圧にレベルシフトする期間に発生するカレントミラーによる電流経路を遮断して低電力でも安定的なレベルシフティング動作を行う。
【００２９】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３０】
【図１】従来のカレントミラーを用いるレベルシフタを示すブロック図である。
【図２】図１の電流経路を遮断するための従来のレベルシフタを示すブロック図である。
【図３】本発明の一実施例による低電力レベルシフタの構成を示すブロック図である。
【図４】本発明の一実施例によるレベルシフタに入力される信号（ＶＩ）とレベルシフタで出力される信号（ＶＯ）の電圧とをレベルで示す図である。
【図５】図１、図２、及び図３のレベルシフタの出力がローからハイに遷移するときとハイからローに遷移するときの各レベルシフタの動作電流を測定したシミュレーションの結果を示す図である。
【図６】図１、図２、及び図３のレベルシフタの出力がローからハイに遷移するときとハイからローにトランジションするときの各レベルシフタの動作電流を測定したシミュレーションの結果を示す図である。
【図７】図１、図２、及び図３のレベルシフタの出力がローからハイに遷移するときとハイからローに遷移するときの各レベルシフタの動作電流を測定したシミュレーションの結果を示す図である。
【図８】図１、図２、及び図３のレベルシフタの出力がローからハイに遷移するときとハイからローに遷移するときの各レベルシフタの動作電流を測定したシミュレーションの結果を示す図である。
【符号の説明】
【００３１】
２５    電流経路
３０    入力端子
３５    インバータ
４０    スイッチモジュール
４１、４２    ＮＭＯＳトランジスタ
４２、５２    ＰＭＯＳトランジスタ
５０    カレントミラー
６０    電圧維持部
８０    出力端子
【図１】
2008061242.tif 000003
【図２】
2008061242.tif 000004
【図３】
2008061242.tif 000005
【図４】
2008061242.tif 000006
【図５】
2008061242.tif 000007
【図６】
2008061242.tif 000008
【図７】
2008061242.tif 000009
【図８】
2008061242.tif 000010