(57)【要約】【課題】伝送経路の増加を抑えながら信号の伝送の高速化を図ると共に、伝送経路間の遅延を防止することが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００では、パターン発生部１１２によりパターン信号を発生させるとシリアル変換してテストヘッド１２０側に伝送させ、伝送ケーブル１３０を経て伝送されたパターン信号をパラレル変換する処理を行う。また、複数種類のパターン信号を各アドレス毎に割り当ててそれぞれの位相制御メモリ１２４に記憶し、読み出し開始の最初のパターン信号と一致する位相が同一のパターン信号が記憶された開始アドレスを検出する処理を行う。そして、開始アドレスから読み出しを開始して、パターン信号を順次読み出しＤＵＴ１５０に出力して試験を行う。【選択図】図１
2008190975.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象を試験するためのパターン信号を発生させるパターン発生部と、
前記パターン発生部により発生したパターン信号をシリアル変換するシリアル変換部と、
前記シリアル変換部によりシリアル変換されたパターン信号を伝送する伝送経路と、
前記伝送経路を伝送したパターン信号をパラレル変換して記憶する複数のメモリと、
前記複数のメモリのそれぞれに対して、試験時のパターン信号の読み出し開始位置からパターン信号の読み出しを開始して、前記被試験対象に出力するパターン出力部とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象を試験するためのパターン信号を発生させるパターン発生部と、
前記パターン発生部により発生したパターン信号をシリアル変換するシリアル変換部と、
前記シリアル変換部によりシリアル変換されたパターン信号を伝送する伝送経路と、
前記伝送経路を伝送したパターン信号をパラレル変換するパラレル変換部と、
前記パラレル変換部によりパラレル変換されたパターン信号をアドレス毎に割り当てて記憶する複数のメモリと、
前記複数のメモリのアドレスのうち、試験時のパターン信号の読み出し開始位置に対応する開始アドレスを複数のメモリのそれぞれから検出する開始アドレス検出部と、
前記複数のメモリのそれぞれに対して、前記開始アドレス検出部により検出された前記複数のメモリのそれぞれの前記開始アドレスからパターン信号の読み出しを開始して、前記被試験対象に出力するパターン出力部とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記開始アドレス検出部は、
予め設定された試験時の読み出し開始の最初のパターン信号と、前記複数のメモリのアドレス毎に記憶されたパターン信号とを比較するパターン比較部と、
前記パターン比較部が比較した結果、前記最初のパターン信号と一致するパターン信号が記憶されたアドレスを、前記複数のメモリのそれぞれから検出するパターン比較検出部とを有することを特徴とする半導体試験装置。
【請求項４】
請求項３に記載の半導体試験装置において、
前記パターン比較部は、前記複数のメモリのアドレス毎に記憶されたパターン信号と比較するべき最初のパターン信号を任意に設定するパターン設定部を更に有することを特徴とする半導体試験装置。
【請求項５】
被試験対象を試験するためのパターン信号を発生させるパターン発生部と、
前記パターン発生部により発生したパターン信号を電圧信号から光信号に変換する第１の光変換部と、
前記第１の光変換部により変換された光信号を伝送する光伝送経路と、
前記光伝送経路を伝送した光信号を電圧信号のパターン信号に変換する第２の光変換部と、
前記第２の光変換部により変換されたパターン信号をアドレス毎に割り当てて記憶する複数のメモリと、
前記複数のメモリのアドレスのうち、試験時のパターン信号の読み出し開始位置に対応する開始アドレスを複数のメモリのそれぞれから検出する開始アドレス検出部と、
前記複数のメモリのそれぞれに対して、前記開始アドレス検出部により検出された前記複数のメモリのそれぞれの前記開始アドレスからパターン信号の読み出しを開始して、前記被試験対象に出力するパターン出力部とを備えたことを特徴とする半導体試験装置。
【請求項６】
請求項５に記載の半導体試験装置において、
前記第１の光変換部により変換された複数の光信号を合成した光合成信号を前記光伝送経路を伝送させる光合成部と、
前記光伝送経路を伝送した光合成信号を複数の光信号に分配する光分配部とを更に備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリや半導体集積回路等の被試験対象に対して、パターン信号を発生させ伝送経路を伝送させて出力して試験を行う半導体試験装置に係り、特に、パターン信号の位相をそろえて被試験対象に対して出力する回路構成に関するものである。
【背景技術】
【０００２】
従来、半導体メモリや半導体集積回路等の被試験対象（以下、ＤＵＴと称する。）に対して、ＤＵＴの機能や動作を試験するためのテストパターンを含むパターン信号を発生させて試験を行う半導体試験装置では、パターン信号を発生させるパターンジェネレータ等を含む装置本体と、ＤＵＴに接続されるテストヘッドとは同じ装置でも別体の構成となっている。実際に試験を行うときは、装置本体でパターン信号を発生させ、装置本体とテストヘッドとを繋ぐ伝送ケーブルを介してパターン信号を伝送し、そしてテストヘッドにおいてＤＵＴにパターン信号を出力（印加）して試験を行っている。近年、ＤＵＴは処理速度の高速化の度合いが増してきており、それに対応するためパターン信号を発生させる動作にも高速化が要求されている。
【０００３】
以下の特許文献１に記載された試験装置では、電子デバイスを試験するためのデバイス試験パターンを生成して光通信用信号に変換し、デバイス試験パターンを光通信手段によりテストヘッドに供給している。そして、テストヘッドは、光通信手段から受け取った、光通信用信号に変換されたデバイス試験パターンを電気信号に変換して電子デバイスの試験を行っている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−５５３０１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また、従来の半導体試験装置では、以下のようにしてパターン信号を装置本体からテストヘッドに伝送して試験を行っている。図６は、ＤＵＴの機能や動作を試験する従来の半導体試験装置２００の構成を示す説明図である。この半導体試験装置２００は、パターン信号発生手段や電源供給手段等を含む装置本体２１０と、ＤＵＴに対してパターン信号を出力するテストヘッド２２０と、これらの装置本体２１０とテストヘッド２２０の動作を制御する制御コントローラ２４０とから構成されており、装置本体２１０とテストヘッド２２０とは複数本の伝送ケーブル２３０によりパターン信号やデータの伝送が可能に接続されている。
【０００５】
実際に試験を行う際には、制御コントローラ２４０による制御の下で、装置本体２１０内のパターン発生部２１２がＤＵＴ２５０の試験信号として数十〜数百ビットの複数種類のパターン信号を発生させる。そして、クロック発生部２１１により一定時間の周期で発生したクロック信号に同期して、これらのパターン信号を複数個の送信バッファ２１３を介してそれぞれ伝送ケーブル２３０を経て伝送させる。
【０００６】
伝送ケーブル２３０によって伝送されたパターン信号は、テストヘッド２２０内で複数個の受信バッファ２２１に受信され、これらの受信バッファ２２１でＤＵＴ２５０に接続された各ピンカード２２３毎に分配されてそれぞれ出力される。各ピンカード２２３は、受信バッファ２２１から出力されたパターン信号をピンカード２２３毎の機能で実行される試験の際に、送信バッファ２１３、受信バッファ２２１を介して同様に伝送されたクロック信号に同期してＤＵＴ２５０に出力して試験を行う。従来の半導体試験装置２００では、このようなソースシンクロナス転送による方法を用いている。
【０００７】
しかしながら、このような従来技術における半導体試験装置２００では、以下のような問題がある。即ち、近年のＤＵＴ２５０の高速化に対応してパターン発生部２１２でのパターン信号の発生速度を向上させると、クロック発生部２１１のクロック信号の発生速度がそのまま同じの場合には、伝送ケーブルの本数を増やす必要がある。例えば、パターン信号の発生速度を２倍とするためにはクロック信号に同期して同じタイミングで２倍の量のパターン信号を伝送するため、それに合わせて伝送ケーブル２３０の本数を２倍にする必要がある。
【０００８】
ここで、テストヘッド２２０は、ＤＵＴ２５０を搬送して自動的に供給するハンドラ等と接続するために可動とする必要があるが、数十本〜数百本単位の伝送ケーブル２３０がさらに増加すると、これらを曲げたり、変形させたりする際の負荷が過大となり、テストヘッド２２０の可動の妨げになってしまう。
【０００９】
また、テストヘッド２２０の可動範囲を確保するため、伝送ケーブル２３０の本数を増やさずにパターン発生部２１２でのパターン信号の発生速度を向上させようとすると、今度はクロック発生部２１１でのクロック信号の発生速度を向上させる必要がある。なお、合わせて伝送ケーブル２３０の伝送速度を発生速度の向上に比例して向上させる必要もあるが、これは、光ファイバを使用すること等により実現可能である。
【００１０】
一方、伝送ケーブル２３０には信号伝送時の遅延という問題が存在する。すなわち伝送ケーブル２３０は、実際には５ｍ〜１０ｍの配線長があり、これらの伝送ケーブル２３０を数十本〜数百本単位の本数で正確に同じ長さに合わせることは非常に困難である。一般的には、伝送経路において５ｎｓ／ｍ（１ｍ当り５ｎｓ）の遅延量があり、各伝送ケーブル２３０間でも数百ｐｓ〜数ｎｓの遅延量の差が発生するおそれがある。
【００１１】
図７は、データ１〜データｎを伝送する際に、伝送ケーブルの間の遅延量の様子を示す説明図である。例えば伝送ケーブル２３０の転送速度が１Ｇｂｐｓとすると、データの転送周期は１ｎｓとなり、各伝送ケーブル２３０間で数百ｐｓ〜数ｎｓの遅延量の差が発生すると、データの転送周期の数十％〜数百％となる。１つのクロック信号の周期で、データｎにおいてこのように遅延が生じると、図７に示すように、次のクロック信号が発生するまでの間に、伝送されたデータｎを受信バッファ２２１で確定するためのＴｓｅｔｕｐの時間が足りなくなる（１周期内でデータを確定できない）ことが示されている。
【００１２】
そこで本発明は、伝送経路の増加を抑えながら信号の伝送の高速化を図ると共に、伝送経路間の遅延を防止することが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１３】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象を試験するためのパターン信号を発生させるパターン発生部と、前記パターン発生部により発生したパターン信号をシリアル変換するシリアル変換部と、前記シリアル変換部によりシリアル変換されたパターン信号を伝送する伝送経路と、前記伝送経路を伝送したパターン信号をパラレル変換して記憶する複数のメモリと、前記複数のメモリのそれぞれに対して、試験時のパターン信号の読み出し開始位置からパターン信号の読み出しを開始して、前記被試験対象に出力するパターン出力部とを備えたことを特徴とする。
【００１４】
このような構成により、パターン発生部により発生したパターン信号をパラレルに伝送経路を経て伝送するのではなく、シリアル変換して伝送するので伝送経路のケーブルの本数を増やすことなく高速化を図ることが可能である。また、複数のメモリから例えば同一のパターン信号が記憶された読み出し開始位置から読み出しを開始して被試験対象に出力するので、伝送経路間で遅延が生じていても各メモリの間で位相をそろえることができ、伝送経路間の遅延を防止することが可能となる。
【００１５】
また、本発明に係る他の半導体試験装置は、被試験対象を試験するためのパターン信号を発生させるパターン発生部と、前記パターン発生部により発生したパターン信号をシリアル変換するシリアル変換部と、前記シリアル変換部によりシリアル変換されたパターン信号を伝送する伝送経路と、前記伝送経路を伝送したパターン信号をパラレル変換するパラレル変換部と、前記パラレル変換部によりパラレル変換されたパターン信号をアドレス毎に割り当てて記憶する複数のメモリと、前記複数のメモリのアドレスのうち、試験時のパターン信号の読み出し開始位置に対応する開始アドレスを複数のメモリのそれぞれから検出する開始アドレス検出部と、前記複数のメモリのそれぞれに対して、前記開始アドレス検出部により検出された前記複数のメモリのそれぞれの前記開始アドレスからパターン信号の読み出しを開始して、前記被試験対象に出力するパターン出力部とを備えたことを特徴とする。
【００１６】
このような構成により、パターン発生部により発生したパターン信号をパラレルに伝送経路を経て伝送するのではなく、シリアル変換して伝送するので伝送経路のケーブルの本数を増やすことなく高速化を図ることが可能である。また、例えば読み出し開始の最初の信号となる同一のパターン信号を複数のメモリの開始アドレスから読み出して読み出しを開始して被試験対象に出力するので、伝送経路間で遅延が生じていても各メモリの間で位相をそろえることができ、伝送経路間の遅延を防止することが可能となる。
【００１７】
上述の半導体試験装置において、前記開始アドレス検出部は、予め設定された試験時の読み出し開始の最初のパターン信号と、前記複数のメモリのアドレス毎に記憶されたパターン信号とを比較するパターン比較部と、前記パターン比較部が比較した結果、前記最初のパターン信号と一致するパターン信号が記憶されたアドレスを、前記複数のメモリのそれぞれから検出するパターン比較検出部とを有していても良い。
【００１８】
このような構成により、予め設定された試験時の読み出し開始の最初のパターン信号を、複数のメモリのそれぞれのアドレス毎に記憶されたパターン信号と比較して同一のパターン信号を検出するので、伝送経路間で遅延が生じていても最初のパターン信号に位相をそろえることができる。
【００１９】
更に、上述の半導体試験装置において、前記パターン比較部は、前記複数のメモリのアドレス毎に記憶されたパターン信号と比較するべき最初のパターン信号を任意に設定するパターン設定部を更に有するものでも良い。
【００２０】
このような構成により、半導体試験装置が実行する試験の内容や条件に応じて、試験時の読み出し開始の最初のパターン信号を任意に変更して設定することができ、この変更したパターン信号に位相をそろえることができる。
【００２１】
本発明に係る他の半導体試験装置は、被試験対象を試験するためのパターン信号を発生させるパターン発生部と、前記パターン発生部により発生したパターン信号を電圧信号から光信号に変換する第１の光変換部と、前記第１の光変換部により変換された光信号を伝送する光伝送経路と、前記光伝送経路を伝送した光信号を電圧信号のパターン信号に変換する第２の光変換部と、前記第２の光変換部により変換されたパターン信号をアドレス毎に割り当てて記憶する複数のメモリと、前記複数のメモリのアドレスのうち、試験時のパターン信号の読み出し開始位置に対応する開始アドレスを複数のメモリのそれぞれから検出する開始アドレス検出部と、前記複数のメモリのそれぞれに対して、前記開始アドレス検出部により検出された前記複数のメモリのそれぞれの前記開始アドレスからパターン信号の読み出しを開始して、前記被試験対象に出力するパターン出力部とを備えたことを特徴とする。
【００２２】
このような構成により、パターン発生部により発生したパターン信号をパラレルに伝送経路を経て伝送するのではなく、光信号に変換して伝送するので光伝送経路の光ファイバー等を用いて本数を増やすことなく高速化を図ることが可能である。また、例えば読み出し開始の最初の信号となる同一のパターン信号を複数のメモリの開始アドレスから読み出して読み出しを開始し被試験対象に出力するので伝送経路間で遅延が生じていても各メモリの間で位相をそろえることができ、伝送経路間の遅延を防止することが可能となる。
【００２３】
また、上述の半導体試験装置において、前記第１の光変換部により変換された複数の光信号を合成した光合成信号を前記光伝送経路を伝送させる光合成部と、前記光伝送経路を伝送した光合成信号を複数の光信号に分配する光分配部とを更に備えたこととしても良い。
【００２４】
このような構成により、パターン発生部により発生したパターン信号を光信号に変換して伝送経路を経て伝送するのではなく、複数の光信号を合成して伝送するので光伝送経路の光ファイバー等を用いて本数を増やすことなく減らすことができ、更に高速化を図ることが可能である。
【発明の効果】
【００２５】
本発明に係る半導体試験装置によれば、伝送経路の増加を抑えながら信号の伝送の高速化を図ると共に、伝送経路間の遅延を防止することが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００２６】
〔第１の実施の形態〕
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明に係る半導体試験装置の一実施形態である半導体試験装置１００の構成例を示した説明図である。半導体試験装置１００は、ＤＵＴ１５０を試験するためのパターン信号を装置本体側で発生させて、このパターン信号を伝送ケーブル等を用いた伝送経路を経て伝送させ、テストヘッド側でＤＵＴ１５０に出力して試験を行う装置である。
【００２７】
半導体試験装置１００は、ＤＵＴ１５０を試験するためのパターン信号を発生させるための手段や電源を供給する手段等を含む装置本体１１０と、ＤＵＴをパフォーマンスボードに載せてパターン信号を出力し動作や機能を確認するための試験を行うテストヘッド１２０と、これらの装置本体１１０とテストヘッド１２０の動作を制御する制御コントローラ１４０とから構成されており、装置本体１１０とテストヘッド１２０とは複数本の伝送ケーブル１３０によりパターン信号やデータの伝送が可能に接続されている。
【００２８】
装置本体１１０は、半導体試験装置１００を構成する各要素と同期して動作させるためのクロック信号を発生させるクロック発生部１１１を備えている。クロック発生部１１１は、パターン発生部１１２と送信バッファ１１４に接続されており、一定時間の周期でクロック信号を発生させてパターン発生部１１２や送信バッファ１１４を介してテストヘッド１２０内の各要素に出力しクロック信号と同期して動作させる機能を有する。
【００２９】
また、装置本体１１０は、ＤＵＴ１５０を試験するためのパターン信号を発生させるパターン発生部１１２を備えている。パターン発生部１１２は、クロック発生部１１１とＰ／Ｓ変換器１１３、制御コントローラ１４０に接続されており、ＤＵＴ１５０を試験するための試験信号として数十〜数百ビットの複数種類のパターン信号をパラレルに発生させ、Ｐ／Ｓ変換器１１３に出力する。
【００３０】
装置本体１１０は、パターン発生部１１２がパラレルに発生させた複数種類のパターン信号をシリアル変換する複数のＰ／Ｓ変換器１１３を備えている。Ｐ／Ｓ変換器１１３は、それぞれパターン発生部１１２と伝送ケーブル１３０、制御コントローラ１４０に接続されており、パターン発生部１１２からパラレルに出力された複数種類のパターン信号に対してシリアル変換を行い、伝送ケーブル１３０を経てテストヘッド１２０側に伝送させる。
【００３１】
装置本体１１０は、クロック発生部１１１が発生するクロック信号を伝送ケーブル１３０を経てテストヘッド１２０側に伝送する送信バッファ１１４を備えている。
【００３２】
テストヘッド１２０は、伝送ケーブル１３０を経て伝送されたクロック信号を受け取って、後述する複数のピンカード１２６に出力する受信バッファ１２１を備えている。受信バッファ１２１は、送信バッファ１１４に接続された伝送ケーブル１３０と複数のピンカード１２６に接続されており、複数の受信回路１２２を有している。これら受信回路１２２は、伝送ケーブル１３０を経て伝送されたクロック信号を分岐して、各位相制御メモリ１２４、ピンカード１２６に出力し、クロック信号と同期して動作させる。
【００３３】
更に、テストヘッド１２０は、伝送ケーブル１３０を経て伝送されたパターン信号を受け取ってパラレル変換するＳ／Ｐ変換部１２３を備えている。Ｓ／Ｐ変換部１２３は、Ｐ／Ｓ変換部１１３に接続された伝送ケーブル１３０と位相制御メモリ１２４に接続されており、伝送ケーブル１３０を経て伝送されたパターン信号を内部に設けられたＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路で確定し、複数種類のパターン信号にパラレル変換する処理を行い、位相制御メモリ１２４に出力する機能を有する。
【００３４】
テストヘッド１２０は、Ｓ／Ｐ変換部１２３がパラレル変換したパターン信号を複数のアドレス毎に割り当てて記憶する複数の位相制御メモリ１２４を備えている。図２は、複数種類のパターン信号を各アドレス毎に割り当てて記憶する複数の位相制御メモリ１２４の構成を示す説明図である。例としてデータ１〜４を記憶する各位相制御メモリ１２４は、受信バッファ１２１とＳ／Ｐ変換部１２３、データ位相制御回路１２５、ピンカード１２６に接続されており、図２に示すように、アドレス０〜５に割り当ててＡ，Ｂ，Ｃ，Ｄで示す８ビットの複数種類のパターン信号を繰り返し記憶する。ここで、ｎ，ｎ＋１，ｎ＋２・・・は、パターン発生部１１２で同時に発生したパターン信号を示す番号である。
【００３５】
テストヘッド１２０は、位相制御メモリ１２４の複数のアドレスのうち試験時の読み出し開始の最初のパターン信号が記憶された開始アドレスを検出する処理を行うデータ位相制御回路１２５を備えている。
【００３６】
ここで開始アドレスとは、半導体試験装置１００がＤＵＴ１５０の機能や動作を確認する試験を実行し、位相制御メモリ１２４に記憶された複数種類のパターン信号を順次読み出してＤＵＴ１５０に出力する際の最初に読み出すパターン信号が記憶された読み出し開始位置に対応するアドレスである。
【００３７】
データ位相制御回路１２５は、各位相制御メモリ１２４と制御コントローラ１４０に接続されている。データ位相制御回路１２５は、図示しない操作手段をユーザが操作することにより予め設定された試験時の読み出し開始の最初のパターン信号と、位相制御メモリ１２４の各アドレス毎に記憶されたパターン信号とをデータ位相制御回路１２５内に設けられた比較器を用いて比較する処理を行う。そしてデータ位相制御回路１２５は、比較した結果、最初のパターン信号と位相が一致するパターン信号が記憶されたアドレスを検出することにより、位相制御メモリ１２４のそれぞれから開始アドレスを検出する。
【００３８】
データ位相制御回路１２５は、例えばＣＰＵとプログラム、または、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等を用いて構成され、位相制御メモリ１２４とは別の回路に設けられる。
【００３９】
テストヘッド１２０は、位相制御メモリ１２４の各アドレスに記憶されたパターン信号を順次読み出し、ＤＵＴ１５０に出力して試験を行う複数のピンカード１２６を備えている。ピンカード１２６は、それぞれテストヘッド１２０に実装された状態で受信バッファ１２１と位相制御メモリ１２４、制御コントローラ１４０、ＤＵＴ１５０に接続されており、受信バッファ１２１から出力されたクロック信号と同期して動作し、それぞれのピンカード１２６が実行する試験に応じて位相制御メモリ１２４に記憶されたパターン信号を開始アドレスから順に読み出してＤＵＴ１５０に出力する。
【００４０】
続いて、第１の実施の形態における半導体試験装置１００の動作について図３に示すフローチャートを用いて説明する。まず、ＤＵＴ１５０の機能や動作を確認するための試験に応じて、テストヘッド１２０にピンカード１２６が実装されてＤＵＴ１５０がパフォーマンスボード等に載せられてピンカード１２６に接続され、制御コントローラ１４０により半導体試験装置１００内の各要素が制御されて試験が行われる。そして、以下の動作は半導体試験装置１００の電源を投入した際の最初の試験時、または制御コントローラ１４０からキャリブレーション命令が発行されたときに実行される。
【００４１】
ステップＳ３０１：半導体試験装置１００は、パターン発生部１１２によりＤＵＴ１５０を試験するためのパターン信号を発生させる処理を行う。パターン発生部１１２がクロック発生部１１１から出力されたクロック信号に同期して動作し、複数種類のパターン信号をパラレルに発生させＰ／Ｓ変換器１１３に出力する。例えば、Ａ，Ｂ，Ｃ，Ｄで示す複数種類のパターン信号を繰り返しパラレルに発生させＰ／Ｓ変換器１１３に出力する。
【００４２】
ステップＳ３０２：半導体試験装置１００は、パターン発生部１１２がパラレルに発生させた複数種類のパターン信号をＰ／Ｓ変換器１１３によりシリアル変換する処理を行う。Ｐ／Ｓ変換器１１３がパターン発生部１１２から出力された複数種類のパターン信号を受け取ってシリアル変換し、伝送ケーブル１３０を経てテストヘッド１２０側に伝送させる。
【００４３】
ステップＳ３０３：半導体試験装置１００は、伝送ケーブル１３０を経て伝送されたパターン信号をＳ／Ｐ変換器１２３によりパラレル変換する処理を行う。Ｓ／Ｐ変換器１２３が伝送ケーブル１３０を経て伝送されたパターン信号を受け取ってパラレル変換し、位相制御メモリ１２４に出力する。
【００４４】
ステップＳ３０４：半導体試験装置１００は、複数種類のパターン信号を各アドレス毎に割り当ててそれぞれの位相制御メモリ１２４に記憶する処理を行う。各位相制御メモリ１２４が送信バッファ１１４、受信バッファ１２１を介してクロック発生部１１１から受け取ったクロック信号に同期して動作し、ステップＳ３０３においてパラレル変換した複数種類のパターン信号を１つずつ各アドレス毎に個別に割り当て、位相制御メモリ１２４に順次記憶していく。
【００４５】
例えば、図２に示すように、Ａ，Ｂ，Ｃ，Ｄで示す複数種類のパターン信号を１つずつＳ／Ｐ変換器１２３から出力された順番でアドレス０〜５に割り当てて、各位相制御メモリ１２４にデータ１〜４として順次繰り返し記憶していく。
【００４６】
ステップＳ３０５：半導体試験装置１００は、データ位相制御回路１２５により試験時の読み出し開始の最初のパターン信号と位相制御メモリ１２４の各アドレスに記憶されたパターン信号とを比較する処理を行う。データ位相制御回路１２５が予め設定された試験時の読み出し開始の最初のパターン信号を出力し、データ位相制御回路１２５内に設けられた比較器に設定記憶させる処理を行う。そして、各位相制御メモリ１２４のアドレス全てにパターン信号が記憶されたタイミング等で位相制御メモリ１２４の記憶動作を停止させ、比較器によって読み出し開始の最初のパターン信号と各アドレスに記憶されたパターン信号とを順に比較していく。
【００４７】
例えばデータ位相制御回路１２５内の比較器が、図２に示すように、読み出し開始の最初のパターン信号であるＡパターンと、アドレス０〜５に記憶されたパターン信号とを順に比較していく。
【００４８】
ステップＳ３０６：半導体試験装置１００は、データ位相制御回路１２５により位相制御メモリ１２４のそれぞれから開始アドレスを検出する処理を行う。ステップＳ３０５において読み出し開始の最初のパターン信号と順に比較した結果、各位相制御メモリ１２４内の比較器が読み出し開始の最初のパターン信号と一致する位相が同一のパターン信号が記憶された最初のアドレスを検出する。データ位相制御回路１２５がこれらの検出されたアドレスのデータをデータ位相制御回路１２５内の比較器から出力されて受け取り、各位相制御メモリ１２４毎の開始アドレスに設定する。
【００４９】
例えばデータ位相制御回路１２５内の比較器が、図２に示すように、Ａパターンとアドレス０〜５に記憶されたパターン信号とを順に比較した結果、Ａパターンが記憶された最初のアドレスとしてデータ１，２，３，４からアドレス１，２，１，０を検出する。そして、データ位相制御回路１２５がこれらの検出されたアドレスのデータを受け取り開始アドレスに設定する。
【００５０】
ステップＳ３０７：半導体試験装置１００は、各ピンカード１２６により位相制御メモリ１２４の開始アドレスから読み出しを開始して、パターン信号を順次読み出しＤＵＴ１５０に出力して試験を行う。各ピンカード１２６が送信バッファ１１４、受信バッファ１２１を介してクロック発生部１１１から受け取ったクロック信号に同期して動作し、データ位相制御回路１２５が設定した各位相制御メモリ１２４毎の開始アドレスを参照する。そして、各位相制御メモリ１２４の開始アドレスの位相が同一のパターン信号から読み出しを開始して、各アドレスから順次読み出していき、ＤＵＴ１５０に出力して試験を行う。
【００５１】
例えば各ピンカード１２６が、図２に示すように、データ位相制御回路１２５がデータ１，２，３，４の開始アドレスに設定したアドレス１，２，１，０の位相が同一のＡパターンから読み出しを開始する。そして、データ１，２，３，４の各アドレスから順次読み出していき、ＤＵＴ１５０に出力して試験を行う。
【００５２】
以上のように、第１の実施の形態における半導体試験装置１００では、パターン発生部１１２によりパターン信号を発生させるとシリアル変換してテストヘッド１２０側に伝送させ、伝送ケーブル１３０を経て伝送されたパターン信号をパラレル変換する処理を行う。また、複数種類のパターン信号を各アドレス毎に割り当ててそれぞれの位相制御メモリ１２４に記憶し、読み出し開始の最初のパターン信号と一致する位相が同一のパターン信号が記憶された開始アドレスを検出する処理を行う。そして、開始アドレスから読み出しを開始して、パターン信号を順次読み出しＤＵＴ１５０に出力して試験を行う。
【００５３】
このため、パラレルに発生させた複数種類のパターン信号をシリアル変換して伝送ケーブル１３０を経て伝送させるので、伝送ケーブル１３０の本数増加を抑えながら伝送の高速化を図ることができる。
【００５４】
パターン信号を伝送ケーブル１３０を経て伝送させた際に、伝送ケーブル１３０の種類や配線長の誤差等でケーブル間に遅延差が生じていても、位相制御メモリ１２４にパターン信号を記憶して開始アドレスを検出しておきこの開始アドレスから読み出しを開始するので、各位相制御メモリ１２４間で位相をそろえて同一のパターン信号から順次読み出していき各伝送ケーブル１３０間の遅延を防止することが可能となる。また、位相をそろえて各伝送ケーブル１３０間の遅延を防止することによって、伝送ケーブル１３０の配線長に対して過度に要求される条件等がなくなり、製造コストの低減を図ることも可能である。
【００５５】
〔第２の実施の形態〕
以下、第２の実施の形態について図面を用いて詳細に説明する。
図４は、第２の実施の形態における半導体試験装置１０１の構成例を示した説明図である。半導体試験装置１０１は、装置本体１１０においてＰ／Ｓ変換器１１３、送信バッファ１１４と伝送ケーブル１３１の間に、Ｐ／Ｓ変換器１１３がシリアル変換したパターン信号やクロック信号を電気信号から光信号に変換する複数のＥ／Ｏ変換部１１５が設けられている。テストヘッド１２０においてＳ／Ｐ変換器１２３、受信バッファ１２１と伝送ケーブル１３１の間に、伝送ケーブル１３１を伝送したパターン信号やクロック信号を光信号から電気信号に変換する複数のＯ／Ｅ変換部１２７が設けられている。
【００５６】
また、半導体試験装置１０１では、光ファイバーを用いてＥ／Ｏ変換部１１５とＯ／Ｅ変換部１２７とを接続する伝送ケーブル１３１を備えている。その他の構成は、第１の実施の形態における半導体試験装置１００と同様であり説明を省略する。
【００５７】
第２の実施の形態における半導体試験装置１０１では、Ｐ／Ｓ変換器１１３がシリアル変換したパターン信号をＥ／Ｏ変換部１１５が電気信号から光信号に変換し、伝送ケーブル１３１を経てテストヘッド１２０側に伝送させる。そして、伝送ケーブル１３１を経て伝送されたパターン信号をＯ／Ｅ変換部１２７が光信号から電気信号に変換し、Ｓ／Ｐ変換器１２３がこのパターン信号をパラレル変換し、位相制御メモリ１２４に出力する。
【００５８】
また、クロック発生部１１１が発生させたクロック信号を送信バッファ１１４を介してＥ／Ｏ変換部１１５が受け取って電気信号から光信号に変換し、伝送ケーブル１３１を経てテストヘッド１２０側に伝送させる。伝送ケーブル１３１を経て伝送されたクロック信号をＯ／Ｅ変換部１２７が光信号から電気信号に変換し、各位相制御メモリ１２４やピンカード１２６に出力する。
【００５９】
このため、伝送ケーブル１３１を経て光信号を伝送させるので、本数を増やすことなく高速に伝送でき配線長を伸ばすことが可能となる。光ファイバー等を用いることで伝送ケーブル１３１を軽量で細径とすることができ、取り扱いが容易となりテストヘッド２２０の可動の妨げを防止できる。
【００６０】
〔第３の実施の形態〕
以下、第３の実施の形態について図面を用いて詳細に説明する。
図５は、第３の実施の形態における半導体試験装置１０２の構成例を示した説明図である。半導体試験装置１０２は、光信号を伝送する際にＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ：光波長分割多重）を適用している。装置本体１１０において各Ｅ／Ｏ変換部１１５と伝送ケーブル１３１の間に、各Ｅ／Ｏ変換部１１５が変換した複数の光信号を合成して光合成信号を生成する合波部１１６が設けられている。テストヘッド１２０において各Ｏ／Ｅ変換部１２７と伝送ケーブル１３１の間に、伝送ケーブル１３１を伝送した光合成信号を複数の光信号に分配する分波部１２８が設けられている。その他の構成は、第２の実施の形態における半導体試験装置１０１と同様であり説明を省略する。
【００６１】
第３の実施の形態における半導体試験装置１０２では、各Ｅ／Ｏ変換部１１５が電気信号から変換した複数の光信号を合波部１１６が合成して光合成信号を生成し、伝送ケーブル１３１を経てテストヘッド１２０側に伝送させる。そして、伝送ケーブル１３１を経て伝送された光合成信号を分波部１２８が複数の光信号に分配し、各Ｏ／Ｅ変換部１２７が光信号から電気信号に変換する。
【００６２】
このため、第２の実施の形態と同様の効果を得ることができると共に、複数の光信号を合成した光合成信号を伝送ケーブル１３１を経て伝送させるので、１本の伝送ケーブル１３１で複数種類の光信号の伝送が可能となり本数を大幅に減らして高速に伝送できる。
【００６３】
〔他の実施の形態〕
上述の実施の形態において、データ位相制御回路１２５は、図示しない操作手段をユーザが操作することにより、試験時の読み出し開始の最初のパターン信号を変更して設定することが可能であっても良い。このような構成により、試験の内容や条件を変更した場合や伝送ケーブル１３０等の種類の変更によって伝送の遅延量が変化した場合であっても、読み出し開始の最初のパターン信号や開始アドレスを検出するためのアルゴリズムを変更して対応することができる。
【００６４】
また、位相制御メモリ１２４のアドレスの個数等の容量を変更することが可能であっても良い。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態の半導体試験装置の構成を示す説明図である。
【図２】第１の実施形態の半導体試験装置の位相制御メモリの構成を示す説明図である。
【図３】第１の実施形態の半導体試験装置の動作を示すフローチャートである。
【図４】第２の実施形態の半導体試験装置の構成を示す説明図である。
【図５】第３の実施形態の半導体試験装置の構成を示す説明図である。
【図６】従来技術の半導体試験装置の構成を示す説明図である。
【図７】従来技術の半導体試験装置のパターン信号の伝送の様子を示す説明図である。
【符号の説明】
【００６６】
１００，１０１，１０２，２００    半導体試験装置
１１０，２１０    装置本体
１２０，２２０    テストヘッド
１３０，１３１，２３０    伝送ケーブル
１４０，２４０    制御コントローラ
１５０，２５０    ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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