(57)【要約】【課題】液晶パネルを駆動する複数個の各データドライバの内部ラッチ信号のタイミングを個別に制御可能な駆動回路を提供する。【解決手段】クロック信号ＣＬＫとクロック信号に同期したデータ信号ＤＡおよびラッチ信号ＬＳがコントローラ２から複数のデータドライバ３に共通に供給される。各データドライバ３において、ラッチ信号ＬＳに応答しクロック信号ＣＬＫに同期して内部ラッチ信号が生成される。内部ラッチ信号の立ち上がりのタイミングは各データドライバ３が配置される位置情報に応じて各データドライバ３で個別に制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ラッチ信号が出力されるコントローラと，前記ラッチ信号が共通に供給され前記ラッチ信号に応答して内部ラッチ信号が生成される複数のデータドライバとを具備した平面表示装置の駆動回路において、
前記各データドライバは前記内部ラッチ信号のタイミングが個別に制御可能であることを特徴とする駆動回路。
【請求項２】
前記コントローラから前記各データドライバにクロック信号が共通に供給され、前記ラッチ信号は前記クロック信号に同期しており、前記タイミングの制御が前記クロック信号に同期して行われることを特徴とする請求項１記載の駆動回路。
【請求項３】
前記タイミングの制御が前記内部ラッチ信号の前縁に対して行われることを特徴とする請求項１記載の駆動回路。
【請求項４】
前記タイミングの制御が前記各データドライバが配置される位置情報に応じて行われることを特徴とする請求項１記載の駆動回路。
【請求項５】
前記位置情報が前記各データドライバに設けた設定端子により規定されることを特徴とする請求項４記載の駆動回路。
【請求項６】
前記コントローラから前記各データドライバの初段にスタート信号が供給されて前記各データドライバがカスケード接続され、
前記位置情報が前記各データドライバへ入力される前記スタート信号のパルス幅により規定されることを特徴とする請求項４記載の駆動回路。
【請求項７】
前記各データドライバは、前記スタート信号のカスケード出力のパルス幅がカスケード入力に対して所定幅広いことを特徴とする請求項６記載の駆動回路。
【請求項８】
前記各データドライバは、前記スタート信号のカスケード出力のパルス幅がカスケード入力に対して所定幅狭いことを特徴とする請求項６記載の駆動回路。
【請求項９】
スタート信号に応答してクロック信号に同期したシフトパルスを生成するシフトレジスタと、
データ信号をシフトパルスに同期して順次に取り込むデータレジスタと、
データレジスタに取り込まれたデータ信号をラッチするデータラッチ回路とを有する平面表示装置のデータドライバにおいて、
前記ラッチのタイミングが制御可能であることを特徴とするデータドライバ。
【請求項１０】
さらに、ラッチ信号に応答して前記クロック信号に同期した内部ラッチ信号を生成する内部ラッチ信号生成回路を有し、
前記内部ラッチ信号の前縁に同期して前記ラッチが行われることを特徴とする請求項９記載のデータドライバ。
【請求項１１】
前記内部ラッチ信号生成回路は、内部で複数のタイミングを生成し、この複数のタイミングから前記ラッチのタイミングが選択された前記内部ラッチ信号を出力することを特徴とする請求項１０記載のデータドライバ。
【請求項１２】
前記タイミングの選択が設定端子により行われることを特徴とする請求項１１記載のデータドライバ。
【請求項１３】
前記シフトレジスタは、前記スタート信号に応答して前記スタート信号のパルス幅より所定幅広い次段へのスタート信号を出力し、
前記タイミングの選択が、入力される前記スタート信号のパルス幅をカウントすることにより行われることを特徴とする請求項１１記載のデータドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は平面表示装置の駆動回路およびデータドライバに関する。
【背景技術】
【０００２】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
この種の液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）と、ＩＣからなる走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。データドライバは、多くの場合、複数個、例えば、液晶パネルの解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）の場合、１個で１２８画素の表示を分担するとして８個が配置される。
【０００４】
各データドライバは、液晶パネルの走査線１ラインごと（１水平期間ごと）に、コントローラから供給される走査線１ライン分のデジタルのデータ信号をアナログの階調電圧に変換して液晶パネルのデータ線に印加する。各データドライバは、内部の基本回路として、シフトレジスタ、データレジスタ、データラッチ回路およびドライバ回路を有し、シフトレジスタの入出力によりカスケード接続されている。
【０００５】
コントローラから各データドライバにクロック信号、デジタルのデータ信号、ラッチ信号が共通に供給され、初段のデータドライバにスタート信号が供給される。初段のデータドライバに供給されたスタート信号は、カスケード接続された２段目以降の各データドライバに順次に転送されていき、８個のデータドライバのシフトレジスタで１つのシフトレジスタとして動作する。各データドライバのシフトレジスタは、スタート信号に応答して、クロック信号に同期しながら順次にシフトする表示データを取り込むためのシフトパルスをデータレジスタに出力する。各データドライバのデータレジスタはシフトパルスに同期して順次にデータ信号を取り込む。各データドライバのデータラッチ回路は、ラッチ信号に同期して、データレジスタから供給されるデータ信号を取り込み、次にラッチ信号が供給されるまで、すなわち、１水平期間の間、取り込んだデータ信号を保持するとともにドライバ回路に出力する。ドライバ回路は、データラッチ回路からのデータ信号をＤ／Ａ変換し増幅して後、液晶パネルのデータ線に出力する。この時、データラッチ回路はラッチ信号の前縁で取り込み動作を行う。ドライバ回路は、データラッチ回路の取り込みと同時にデータ出力を切り離して、Ｄ／Ａ変換中の過渡状態の値をデータ線に出力しないようにする。その後、ラッチ信号の後縁でドライバ回路の出力をデータ線と接続し、新しいデータをデータ線に出力する。
【０００６】
ところで、上述の液晶表示装置では、コントローラから供給される１つのラッチ信号が各データドライバのデータラッチ回路に共通に入力される。そのため、各データドライバのデータラッチ回路はこのラッチ信号に同期して一斉にラッチ動作を行う。液晶パネルの画質の高精細化や大型化により画素数が増加すると、液晶表示装置全体でデータラッチ回路を構成するラッチの段数も増加する。このような状況において、上述のラッチ動作が各データドライバで一斉に行われると、表示装置に共通の電源線に全てのデータドライバのラッチ動作に関わる電流が同時に流れて、電磁波障害（以下ＥＭＩ(electro-magnetic interference)という）が増加する。
【０００７】
この問題を解決する技術が特許文献１に開示されている。特許文献１には、クロックパルスに同期してシリアルに入力された画像データを取り込み、表示タイミング信号に従ってシリアルに取り込まれた画像データに基づいて形成された表示出力信号をパラレルに出力させる液晶駆動回路が示されている。この液晶駆動回路には、入力端子の他に出力回路と出力端子が設けられており、複数からなる液晶駆動回路がカスケード接続されている。この液晶駆動回路における内部配線および出力回路を遅延手段として用いることにより各液晶駆動回路毎の表示信号の出力タイミングが時間的に分散され、上記問題を解決することができる。尚、この特許文献１の例では、表示タイミング信号だけでなく画像データやクロックパルスも、各液晶駆動回路に共通に供給されるのではなく、カスケード接続された各液晶駆動回路を上記遅延手段を介して順次に転送される。これにより、表示タイミング信号と画像データやクロックパルスとの相対的な時間関係は保たれ、画像データの取り込みや表示出力に支障が生じないようにしている。
【特許文献１】特開平８−２２２６８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述の特許文献１に記載の技術では、表示タイミング信号（ラッチ信号）のドライバ回路毎の遅延時間を、各ドライバ回路に設けた出力回路の遅延を利用して作っている。この遅延時間は、製造条件によって製品ドライバ回路毎に異なる値になり、その制御は容易ではない。また同じ製品ドライバ回路でも、この遅延時間は使用環境の温度，電源電圧に依存して変化する値であり、その制御も容易ではない。
【０００９】
一方、表示装置のＥＭＩを抑制するためには、表示装置毎に一般的に複数持っているＥＭＩアンテナとしての共振周波数と、装置の電源線に流れるドライバ回路の電源電流を周期的に増加させる動作周波数とを一致させないように制御する必要がある。しかし、特許文献１に記載の技術では、前出の理由により、この制御が容易にできない。そのため、装置とそれに搭載するドライバ回路との組み合わせや、使用環境によって、表示装置のＥＭＩの発生を抑えることができないという欠点を持っている。
【課題を解決するための手段】
【００１０】
本発明の平面表示装置の駆動回路は、ラッチ信号が出力されるコントローラと，前記ラッチ信号が共通に供給され前記ラッチ信号に応答して内部ラッチ信号が生成される複数のデータドライバとを具備した平面表示装置の駆動回路において、各データドライバは内部ラッチ信号のタイミングが個別に制御可能であることを特徴とする。
【００１１】
本発明の平面表示装置のデータドライバは、スタート信号に応答してクロック信号に同期したシフトパルスを生成するシフトレジスタと、データ信号をシフトパルスに同期して順次に取り込むデータレジスタと、データレジスタに取り込まれたデータ信号をラッチするデータラッチ回路とを有する平面表示装置のデータドライバにおいて、前記ラッチのタイミングが制御可能であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、複数の各データドライバは内部ラッチ信号のタイミングが個別に制御可能であり、複数のデータドライバ間でラッチ動作のタイミングをずらすことができる。これにより、装置の電源線に流れるドライバ回路の電源電流を、ドライバ回路毎に異なる時刻に発生させることが可能となり、その電源電流のピーク値を低く抑えてＥＭＩの発生強度を小さくすると同時に、表示装置の共振周波数を避けるように、クロック信号の周期の整数倍でその時間差を制御することにより、表示装置のＥＭＩの発生を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。図１は、本発明の一実施形態を示すものである。液晶パネル１の駆動回路は、コントローラ２と、データドライバ３とを具備している。データドライバ３は、例えば、液晶パネル１の解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）であり、１個で１２８画素の表示を分担（１２８×３ドット＝３８４出力）する場合を例として、８個（Ａ，Ｂ，…，Ｈ）が配置されている。
【００１４】
８個の各データドライバ３は、コントローラ２から初段のデータドライバＡにスタート信号ＨＳＴが供給され、各データドライバ３からのカスケード出力ＨＳＴ１，ＨＳＴ２，・・・，ＨＳＴ７によりカスケード接続されている。また、コントローラ２からクロック信号ＣＬＫ、データ信号ＤＡおよびラッチ信号ＬＳが各データドライバ３に共通に供給される。
【００１５】
コントローラ２から初段のデータドライバＡにスタート信号ＨＳＴが供給されると、データドライバＡは、内部でシフトパルスＳＰ１，ＳＰ２，・・・を順次に発生させてデータ信号ＤＡを取り込む。データドライバＢ，Ｃ，・・・，Ｈは、カスケード出力ＨＳＴ１，ＨＳＴ２，・・・，ＨＳＴ７が順次に供給され、同様にデータ信号ＤＡを取り込む。
【００１６】
コントローラ２から各データドライバ３にラッチ信号ＬＳが供給されると、各データドライバ３の内部で内部ラッチ信号が生成される。各データドライバ３は、内部ラッチ信号のタイミングを個別に制御可能である。詳しくは、以下のように制御される。タイミングの制御はクロック信号ＣＬＫに同期して行われ、内部ラッチ信号の立ち上がり（前縁）に対して行われる。内部ラッチ信号の立ち下がり（後縁）は、それぞれが同一タイミングである。また、タイミングの制御は各データドライバ３が配置される位置情報（Ａ，Ｂ，…，Ｈ）に応じて行われる。位置情報は各データドライバに設けた設定端子により規定することができる。また、別の手段によれば、位置情報は各データドライバ３へ入力されるスタート信号のパルス幅により規定することができる。この場合、各データドライバ３は、スタート信号のカスケード出力のパルス幅がカスケード入力に対して１ＣＬＫ広くなるようにしている。以上により、クロック信号ＣＬＫに同期してデータドライバＡ，Ｂ，…，Ｈの順に立ち上がりを遅延させた内部ラッチ信号が生成される。
【００１７】
各データドライバ３にデータ信号ＤＡが取り込まれると、各データドライバ３は内部ラッチ信号の立ち上がりに同期してデータ信号ＤＡを順次にラッチする。そして、内部ラッチ信号の立ち下がりは各データドライバ３とも同一タイミングであり、この立ち下がりに同期して各データドライバ３から一斉にデータ信号ＤＡがＤ／Ａ変換された階調電圧が液晶パネルのデータ線に出力される。
【００１８】
図２は、データドライバ３として適用される第１の実施例のデータドライバ１０である。データドライバ１０は、図２に示すように、一般的な基本回路として、シフトレジスタ１１、データレジスタ１２、データラッチ回路１３およびドライバ回路１４を有している。ドライバ回路１４は、レベルシフタ，Ｄ／Ａコンバータ及び出力増幅器（図示せず）を含んでいる。
【００１９】
上記基本回路の一般的な基本動作について簡単に説明する。シフトレジスタ１１は、スタート信号ＩＨＳＴに応答してクロック信号ＣＬＫに同期しながらシフトパルスＳＰ１〜ＳＰ１２８を順次、データレジスタ１２に出力するとともに、次段へのスタート信号ＯＨＳＴを出力する。データレジスタ１２は、１水平期間に液晶パネル１の走査線１ラインのデータ信号ＤＡをシフトレジスタ１１からのシフトパルスＳＰ１〜ＳＰ１２８に同期して例えば１画素ごとに順次にデータレジスタ１２に取り込む。データラッチ回路１３は、ラッチ信号ＬＳから作成した内部ラッチ信号ＩＬの立ち上がりに応答して、データレジスタ１２から供給されるデータ信号ＤＡを取り込み、次の内部ラッチ信号ＩＬの立上りまで、すなわち、１水平期間の間、取り込んだデータ信号ＤＡを保持するとともにドライバ回路１４に出力する。ドライバ回路１４は、データラッチ回路１３からのデータ信号ＤＡをＤ／Ａ変換し増幅して後、内部ラッチ信号ＩＬの立ち下がりに同期して一斉に出力する。
【００２０】
データドライバ１０は、図２に示すように、さらに、外部からラッチ信号ＬＳを受けて、内部ラッチ信号ＩＬをデータラッチ回路１３に入力する内部ラッチ信号発生回路１５を有している。本発明は、内部ラッチ信号発生回路１５に特徴がある。以下にその構成と動作を詳述する。内部ラッチ信号発生回路１５は、ラッチ信号ＬＳからクロック信号ＣＬＫに同期して、図５に示すように、順次に遅延した内部ラッチ信号ＩＬａ，ＩＬｂ，・・・，ＩＬｈを選択可能にデータラッチ回路１３に出力するための回路である。内部ラッチ信号生成回路１５は、図３に示すように、シフトレジスタ１５１、セレクト回路１５２、ＮＡＮＤ回路１５３およびインバータ１５４を有している。
【００２１】
シフトレジスタ１５１は、Ｄフリップフロップ（ＤＦＦ）からなるカスケード接続された７段のフリップフロップＦ１〜Ｆ７からなり、初段のフリップフロップＦ１のデータ端子Ｄにラッチ信号ＬＳが入力され、各フリップフロップＦ１〜Ｆ７の出力端子Ｑからの出力パルスＱ１〜Ｑ７がセレクト回路１５２に入力される。出力パルスＱ１〜Ｑ７は、立ち上がりがラッチ信号ＬＳから順次にクロック信号ＣＬＫの１ＣＬＫ分シフトし、立ち下がりはラッチ信号ＬＳの立ち下がりと同一タイミングである。
【００２２】
セレクト回路１５２は、各データドライバ１０が配置される位置情報として規定される選択信号（設定端子）ＳＥＬ１，ＳＥＬ２，ＳＥＬ３の入力により、"Ｈ"レベルおよびシフトレジスタ１５１の出力パルスＱ１〜Ｑ７のうちの１つが選択されるように設定される。選択信号（設定端子）ＳＥＬ１，ＳＥＬ２，ＳＥＬ３は、データドライバ１０のカスケード接続される順番Ａ，Ｂ，…，Ｈに応じてセレクト回路１５２の出力の立ち上がりが順次に遅延するように、"Ｈ"または"Ｌ"レベルが入力される。各データドライバ１０の選択信号（設定端子）ＳＥＬ１，ＳＥＬ２，ＳＥＬ３は液晶パネルの基板上で、例えば、図４に示すように、"Ｈ"または"Ｌ"レベルの設定を行うことにより設定される。
【００２３】
ＮＡＮＤ回路１５３は、ラッチ信号ＬＳとセレクト回路１５２の出力とが入力され、インバータ１５４を介して内部ラッチ信号ＩＬａ，ＩＬｂ，・・・，ＩＬｈのうちの選択された１つを出力する。
【００２４】
内部ラッチ信号生成回路１５の動作について説明する。
（データドライバＡに適用する場合）：設定端子ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を、図４に示すように、"Ｌ，Ｌ，Ｌ"レベルに設定する。セレクト回路１５２の出力は"Ｈ"レベルとなる（シフトレジスタ１５１の出力パルスＱ１〜Ｑ７のいずれも選択されない）。従って、ＮＡＮＤ回路１５３はラッチ信号ＬＳが入力されるインバータとして機能し、内部ラッチ信号生成回路１５からはラッチ信号ＬＳと同一タイミングの内部ラッチ信号ＩＬａが出力されることになる。
【００２５】
（データドライバＢに適用する場合）：設定端子ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を、図４に示すように、"Ｌ，Ｌ，Ｈ"レベルに設定する。セレクト回路１５２は出力パルスＱ１を選択する。従って、ＮＡＮＤ回路１５３は出力パルスＱ１が入力されるインバータとして機能し、内部ラッチ信号生成回路１５からは出力パルスＱ１と同一タイミングの内部ラッチ信号ＩＬｂが出力されることになる。すなわち、内部ラッチ信号ＩＬｂは、立ち上がりがラッチ信号ＬＳの立ち上がりからクロック信号ＣＬＫの１ＣＬＫ分遅延し、立ち下がりがラッチ信号ＬＳと同一タイミングとなる。
【００２６】
以下、データドライバＣ，・・・，Ｈに適用する場合においても、設定端子ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を、図４に示すようにそれぞれ設定すると、セレクト回路１５２は出力パルスＱ２〜Ｑ７をそれぞれ選択する。従って、ＮＡＮＤ回路１５３は出力パルスＱ２〜Ｑ７がそれぞれ入力されるインバータとして機能し、内部ラッチ信号生成回路１５からは出力パルスＱ２〜Ｑ７とそれぞれ同一タイミングの内部ラッチ信号ＩＬｃ〜ＩＬｈがそれぞれ出力されることになる。 すなわち、内部ラッチ信号ＩＬｃ〜ＩＬｈは、立ち上がりがラッチ信号ＬＳの立ち上がりからクロック信号ＣＬＫの２ＣＬＫ〜７ＣＬＫ分それぞれ遅延し、立ち下がりがラッチ信号ＬＳと同一タイミングとなる。
【００２７】
各データドライバ１０が図１に示す各データドライバ３（Ａ，Ｂ，…，Ｈ）に適用された場合の液晶パネルの駆動回路の動作について図５を参照して説明する。各データドライバ１０の設定端子ＳＥＬ１，ＳＥＬ２，ＳＥＬ３は、あらかじめ液晶パネルの基板上で、図４に示すように、データドライバ１０のカスケード接続される順番Ａ，Ｂ，…，Ｈに応じて"Ｈ"または"Ｌ"レベルに設定される。コントローラ２から初段のデータドライバ１０（Ａ）にスタート信号ＨＳＴが供給されると、データドライバＡ→Ｂ，Ｂ→Ｃ，・・・，Ｇ→Ｈの順にカスケード出力ＨＳＴ１，ＨＳＴ２，・・・，ＨＳＴ７が転送されるとともに各データドライバ１０に順次にデータ信号ＤＡが取り込まれる。各データドライバ１０の内部ラッチ信号生成回路１５にラッチ信号ＬＳが入力されると、内部ラッチ信号生成回路１５から立ち上がりがクロック信号ＣＬＫに同期して順次に遅延する内部ラッチ信号ＩＬａ，ＩＬｂ，・・・，ＩＬｈがデータラッチ回路１３に出力される。各データドライバ１０のデータラッチ回路１３は、内部ラッチ信号ＩＬａ，ＩＬｂ，・・・，ＩＬｈの立ち上がりに同期してデータ信号ＤＡを順次にラッチする。そして、内部ラッチ信号ＩＬａ，ＩＬｂ，・・・，ＩＬｈの立ち下がりは各データドライバ１０とも同一タイミングであり、この立ち下がりに同期して各データドライバ１０から一斉にデータ信号ＤＡがＤ／Ａ変換された階調電圧を液晶パネル１のデータ線に出力する。
【００２８】
以上に説明したように、各データドライバ１０の選択信号（設定端子）ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が液晶パネルの基板上で設定され、データドライバ１０のカスケード接続される順番に応じた設定がされる。これにより、内部ラッチ信号ＩＬａ，ＩＬｂ，・・・，ＩＬｈの立ち上がりタイミングをクロック信号ＣＬＫに同期して順次に遅延させることができる。従って、クロック信号と内部ラッチ信号との相対的な時間関係を保った状態で、各データドライバ１０間でラッチ動作のタイミングをずらすことができる。これにより、ラッチ動作に支障を生じることなくＥＭＩの発生を抑えることができる。
【００２９】
図３の例ではデータドライバ１０の配置順に順次ラッチ動作を行うように設定しているが、データドライバ１０間でラッチ動作が重ならないように設定すれば、その順番は任意である。また、ＥＭＩの問題がなければ、データドライバ１０をいくつかのグループに分けて、グループ毎に順次ラッチするように設定することも可能である。また、この実施例ではデータドライバ毎に１クロック信号の周期分だけ遅延させているが、シフトレジスタの段数を増やし、それに応じた選択信号端子ＳＥＬを用意すれば、１クロック周期の整数倍の任意の時間の遅延を任意のデータドライバに持たせることができる。この時、各データドライバの動作時間差を均等にしない様に設定するとラッチ時間差の周期に依存するＥＭＩ発生をも抑えることができる。
【００３０】
図６は、データドライバ３として適用される第２の実施例のデータドライバ２０である。図２と同一の構成要素には同一の符号を付してその説明は省略する。データドライバ２０は、図６に示すように、データドライバ１０と同様に、データレジスタ１２、データラッチ回路１３およびドライバ回路１４を有している。
【００３１】
データドライバ２０は、図６に示すように、さらに、シフトレジスタ１１および内部ラッチ信号生成回路１５の替わりシフトレジスタ２１および内部ラッチ信号生成回路２５を有している。本発明は、シフトレジスタ２１および内部ラッチ信号生成回路２５に特徴がある。以下にその構成と動作を詳述する。シフトレジスタ２１は、シフトレジスタ１１と同様に、シフトパルスＳＰ１〜ＳＰ１２８を順次、データレジスタ１２に出力する。シフトレジスタ２１がシフトレジスタ１１と異なる点は、シフトレジスタ１１の場合、スタート信号ＩＨＳＴとＯＨＳＴとのパルス幅が同一であったのに対して、シフトレジスタ２１の場合、スタート信号ＨＳＴに対してスタート信号ＯＨＳＴのパルス幅をクロック信号ＣＬＫの１ＣＬＫ分広くしている点である。
【００３２】
内部ラッチ信号生成回路２５が内部ラッチ信号生成回路１５と異なる点は、図７に示すように、選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を生成するカウンタ２５５を有している点である。
【００３３】
カウンタ２５５は、スタート信号ＨＳＴのパルス幅をカウントして、３ビットの選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３を生成する。選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３は、内部ラッチ信号生成回路１５と同様に、セレクト回路１５２に供給される。
【００３４】
内部ラッチ信号生成回路２５の動作について説明する。
（データドライバＡに適用する場合）：カウンタ２５５に１ＣＬＫ幅のスタート信号ＨＳＴが入力されると選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が、図４に示すように、"Ｌ，Ｌ，Ｌ"レベルでセレクト回路１５２に出力される。以下の動作は内部ラッチ信号生成回路１５と同様であり説明を省略する。
【００３５】
（データドライバＢに適用する場合）：カウンタ２５５に２ＣＬＫ幅のカスケード出力ＨＳＴ１が入力されると選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が、図４に示すように、"Ｌ，Ｌ，Ｈ"レベルでセレクト回路１５２に出力される。以下の動作は内部ラッチ信号生成回路１５と同様であり説明を省略する。
【００３６】
以下、データドライバＣ，・・・，Ｈに適用する場合においても、カウンタ２５５に３ＣＬＫ〜８ＣＬＫ幅のカスケード出力ＨＳＴ２〜ＨＳＴ７が入力されると選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が、図４に示すように、セレクト回路１５２に出力される。以下の動作は内部ラッチ信号生成回路１５と同様であり説明を省略する。
【００３７】
各データドライバ２０が図１に示す各データドライバ３（Ａ，Ｂ，…，Ｈ）に適用された場合の液晶パネルの駆動回路の動作について図８を参照して説明する。コントローラ２から初段のデータドライバ２０（Ａ）にスタート信号ＨＳＴが供給されると、データドライバＡ→Ｂ，Ｂ→Ｃ，・・・，Ｇ→Ｈの順に２ＣＬＫ〜８ＣＬＫ幅のカスケード出力ＨＳＴ１，ＨＳＴ２，・・・，ＨＳＴ７が転送される。各データドライバ２０にスタート信号ＨＳＴ，カスケード出力ＨＳＴ１，ＨＳＴ２，・・・，ＨＳＴ７が入力されると、各データドライバ２０において、データレジスタ１２にデータ信号ＤＡが取り込まれるとともに、内部ラッチ信号生成回路２５のセレクタ１５２への選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３がデータドライバ２０のカスケード接続される順番に応じて設定される。以下の動作はデータドライバ１０の場合と同様であり説明を省略する。
【００３８】
以上に説明したように、各データドライバ２０において、選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３がスタート信号ＨＳＴ，カスケード出力ＨＳＴ１，ＨＳＴ２，・・・，ＨＳＴ７により設定され、データドライバ２０のカスケード接続される順番に応じた設定がされる。これにより、データドライバ１０が適用された場合と同様に、ＥＭＩの発生を抑えることができる。データドライバ２０においては、データドライバ１０に必要な外部設定端子ＳＥＬ１，ＳＥＬ２，ＳＥＬ３が不要であり、外部端子数を増加させる必要がない。
【００３９】
この例では、データドライバ２０のカスケード接続順にクロック幅を広げていったが、逆にはじめに８クロック以上の幅を持たせて、それを縮めていっても良い。また、この例ではラッチタイミングを順次遅らせていったが、最初のラッチタイミングを遅らせて、順次早めていっても良い。また、実施例１と同様に時間差を１クロックの整数倍で設定することが可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態の液晶パネルの駆動回路の構成図。
【図２】図１に示す駆動回路に用いられる第１実施例のデータドライバの構成を示すブロック図。
【図３】図２に示すデータドライバに用いられる内部ラッチ信号生成回路の構成を示すブロック図。
【図４】図３に示す内部ラッチ信号生成回路の選択信号の設定表。
【図５】図１に示す駆動回路に図２に示すデータドライバが用いられたときの動作を説明する図。
【図６】図１に示す駆動回路に用いられる第２実施例のデータドライバの構成を示すブロック図。
【図７】図６に示すデータドライバに用いられる内部ラッチ信号生成回路の構成を示すブロック図。
【図８】図１に示す駆動回路に図６に示すデータドライバが用いられたときの動作を説明する図。
【符号の説明】
【００４１】
１  制御回路（コントローラ）
２，１０，２０  データ側駆動回路（データドライバ）
１１，２１  シフトレジスタ
１２  データレジスタ
１３  データラッチ回路
１４  ドライバ回路
１５，２５  内部ラッチ信号生成回路
１５１  シフトレジスタ
１５２  セレクト回路
１５３  ＮＡＮＤ回路
１５４  インバータ
２５５  カウンタ
ＳＥＬ１，ＳＥＬ２，ＳＥＬ３  選択信号（設定端子）
Ｆ１〜Ｆ７  フリップフロップ
【図１】
2008070641.tif 000003
【図２】
2008070641.tif 000004
【図３】
2008070641.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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