(57)【要約】【課題】消費電力を低減し、かつ動作周波数の高周波数化を図り得るトレラント入出力回路を提供する。【解決手段】出力トランジスタＰ２６を駆動する第一の論理回路１４と、第一の論理回路の出力ノードＮ１を出力トランジスタＰ２６のゲートに接続することと、入力モード時に、入出力端子Ｔｉｏに入力される電圧に関わらず出力トランジスタＰ２６をオフ状態に維持する制御回路Ｐ２５，Ｐ２２，Ｐ２３，１３と、入力モード時に、入出力端子に電源電圧ＶDDより高電圧の入力信号ＶIHが入力されたとき、第一の論理回路と電源とを遮断するスイッチ回路Ｐ２２と、入力モード時に、入出力端子に電源電圧より高電圧の入力信号が入力されたとき、バックゲートに入力信号ＶIHと同一電圧のバックゲート電圧ＶBを供給するバックゲート制御回路１５を備えた。【選択図】図１
2008042542.tif 000002
【特許請求の範囲】
【請求項１】
データとイネーブル信号に基づいて、出力モード時にプルアップ側出力トランジスタを駆動するとともに、入力モード時には前記プルアップ側出力トランジスタをオフさせる第一の論理回路と、
前記第一の論理回路の出力ノードを前記プルアップ側出力トランジスタのゲートに接続することと、
前記データとイネーブル信号に基づいて、出力モード時にはプルダウン側出力トランジスタを前記プルアップ側出力トランジスタに対し相補動作させるとともに、入力モード時には前記プルダウン側出力トランジスタをオフさせる第二の論理回路と、
前記入力モード時に、入出力端子に入力される電圧に関わらず前記プルアップ側出力トランジスタをオフ状態に維持する制御回路と、
前記入力モード時に、前記入出力端子に電源電圧より高電圧の入力信号が入力されたとき、前記第一の論理回路と電源とを遮断するスイッチ回路と、
前記入力モード時に、前記入出力端子に電源電圧より高電圧の入力信号が入力されたとき、前記第一の論理回路及びスイッチ回路を構成するＰチャネルＭＯＳトランジスタのバックゲートに前記入力信号と同一電圧のバックゲート電圧を供給するバックゲート制御回路を備えたことを特徴とする入出力回路。
【請求項２】
前記第一の論理回路は、ＮＡＮＤ回路で構成し、前記スイッチ回路には、前記入出力端子に電源電圧より高電圧の入力信号が入力されたとき、該入力信号がゲートに入力されてオフされる電源遮断用ＰチャネルＭＯＳトランジスタを備えたことを特徴とする請求項１記載の入出力回路。
【請求項３】
前記スイッチ回路は、前記入出力端子に電源電圧より高電圧の入力信号が入力されたとき、前記入出力端子と前記電源遮断用ＰチャネルＭＯＳトランジスタのゲートとを接続する転送ゲートを備えたことを特徴とする請求項２記載の入出力回路。
【請求項４】
前記第一の論理回路は、
高電位側電源と前記出力ノードとの間に直列に接続される２つの第一及び第二のＰチャネルＭＯＳトランジスタと、
前記出力ノードと低電位側電源との間に直列に接続される２つの第一及び第二のＮチャネルＭＯＳトランジスタと、
前記第一のＰチャネルＭＯＳトランジスタに並列に接続される第三のＰチャネルＭＯＳトランジスタと
を備え、
前記入力モード時には、前記イネーブル信号に基づいて前記第二のＮチャネルＭＯＳトランジスタがオフされるとともに、第三のＰチャネルＭＯＳトランジスタがオンされ、出力モード時には前記イネーブル信号に基づいて前記第二のＮチャネルＭＯＳトランジスタがオンされるとともに、第三のＰチャネルＭＯＳトランジスタがオフされることと、
前記第一のＰチャネルＭＯＳトランジスタと第一のＮチャネルＭＯＳトランジスタのゲートに前記データが入力されることと、
前記第二のＰチャネルＭＯＳトランジスタは、出力モード時に前記イネーブル信号に基づいてオンされるとともに、入力モード時には前記転送ゲートを介して電源電圧より高電圧の入力信号が入力されることと
を備えたことを特徴とする請求項３記載の入出力回路。
【請求項５】
前記第一の論理回路は、
高電位側電源と前記出力ノードとの間に直列に接続される第一及び第二のＰチャネルＭＯＳトランジスタと、
前記出力ノードと低電位側電源との間に接続される第三のＮチャネルＭＯＳトランジスタと、
前記第一のＰチャネルＭＯＳトランジスタと第三のＮチャネルＭＯＳトランジスタのゲートに、前記イネーブル信号とデータとの論理和信号を出力する論理回路と
を備え、
前記入力モード時には、前記イネーブル信号に基づいて前記第三のＮチャネルＭＯＳトランジスタがオフされるとともに、第一のＰチャネルＭＯＳトランジスタがオンされ、出力モード時には前記第一のＰチャネルＭＯＳトランジスタ及び第三のＮチャネルＭＯＳトランジスタのゲートに前記データが入力されることと、
前記第二のＰチャネルＭＯＳトランジスタは、出力モード時に前記イネーブル信号に基づいてオンされるとともに、入力モード時には前記転送ゲートを介して電源電圧より高電圧の入力信号が入力されることと
を備えたことを特徴とする請求項３記載の入出力回路。
【請求項６】
前記バックゲート制御回路は、
高電位側電源と前記入出力端子との間に第四及び第五のＰチャネルＭＯＳトランジスタ直列に接続し、前記高電位側電源に接続される第四のＰチャネルＭＯＳトランジスタのゲートを前記入出力端子に接続し、前記入出力端子に接続される第五のＰチャネルＭＯＳトランジスタのゲートを高電位側電源に接続し、前記第四及び第五のＰチャネルＭＯＳトランジスタの接続点から前記バックゲート電圧を出力することを特徴とする請求項１乃至５のいずれか１項に記載の入出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入出力端子に電源電圧より高い入力信号が入力される入出力回路に関するものである。
近年、半導体装置の高集積化及び低消費電力化を図るために、電源電圧の異なる複数のＬＳＩが接続されたり、あるいは電源電圧の異なる回路が同一チップ上に搭載されることがある。このため、入出力回路は入出力端子に電源電圧より高い電圧の入力信号が入力されても支障なく動作するトレラント入出力回路とする必要がある。そして、トレラント入出力回路の消費電力を低減し、動作周波数の向上を図ることが必要となっている。
【背景技術】
【０００２】
図４は、トレラント入出力回路の第一の従来例を示す。このトレラント入出力回路は、イネーブル信号ＥｎがＬレベルのとき出力モードとなって、データＤｏに基づいて出力トランジスタＰ１，Ｎ１のいずれかがオンされ、データＤｏと同相の出力信号が入出力端子Ｔｉｏから出力される。また、イネーブル信号ＥｎがＨレベルのとき入力モードとなって、出力トランジスタＰ１，Ｎ１がともにオフされ、外部から入出力端子Ｔｉｏに入力される入力信号Ｄｉを内部回路に供給可能となる。
【０００３】
また、消費電力を低減するために、待機時には入出力端子Ｔｉｏに接続される外部回路の状態に関わらず、電源ＶDDの供給が遮断される。
このような入出力回路では、待機時に電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力信号Ｄｉとして入力されると、ＰチャネルＭＯＳトランジスタＰ２がオンされて、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＰ１のゲートに入力信号ＶIHが印加される。この状態では出力トランジスタＰ１はオンされず、入出力端子Ｔｉｏから電源ＶDDへの電流パスは発生しない。
【０００４】
また、転送ゲート１を構成するＰチャネルＭＯＳトランジスタＰ３がオンされるが、同トランジスタＰ３のオン動作に基づいて、転送ゲート２を構成するＰチャネルＭＯＳトランジスタＰ４のゲートに入力信号ＶIHが印加される。
【０００５】
すると、転送ゲート２を構成するＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ２はともにオフされるため、入出力端子ＴｉｏからトランジスタＰ２及び転送ゲート２を介してＮＡＮＤ回路３に至る電流パスは発生しない。
【０００６】
バックゲート制御回路４は、電源ＶDDの供給が遮断されても、トランジスタＰ１〜Ｐ４のＮ−ｗｅｌｌ（バックゲート）に電源ＶDDレベル以上の電圧を供給して、電源ＶDDと同トランジスタＰ１〜Ｐ４のＮ−ｗｅｌｌとの間でＰＮ接合ダイオードの発生を防止するように構成される。
【０００７】
従って、電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されても、無用な電流パスの発生が防止され、消費電力の低減が図られている。
【０００８】
また、電源ＶDDが供給され、かつイネーブル信号ＥｎがＨレベルとなって入力モードとなっている状態で、電源ＶDDよりＰチャネルＭＯＳトランジスタのしきい値分以上高い電圧の入力信号ＶIHが入出力端子Ｔｉｏに入力されると、トランジスタＰ２がオンされて、出力トランジスタＰ１のゲートに入力信号ＶIHが印加される。
【０００９】
すると、出力トランジスタＰ１はオフされるので、入出力端子Ｔｉｏから出力トランジスタＰ１を経て電源ＶDDに至る電流パスは発生しない。
また、転送ゲート１のトランジスタＰ３がオンされて、転送ゲート２のトランジスタＰ４のゲートに入力信号ＶIHが印加されるため、同トランジスタＰ４がオフされる。すると、転送ゲート２ではＮチャネルＭＯＳトランジスタＮ２のみがオンされて、ＮＡＮＤ回路３の出力端子には電源ＶDDからトランジスタＮ２のしきい値分低下した電圧が印加される。
【００１０】
このとき、イネーブル信号ＥｎはＨレベルであり、ＮＡＮＤ回路３の出力信号はＨレベル、すなわち電源ＶDDレベルとなっている。従って、入出力端子ＴｉｏからトランジスタＰ２，Ｎ２を経てＮＡＮＤ回路３に至る電流パスは発生しない。
【００１１】
また、入力モードではＨレベルのイネーブル信号Ｅｎに基づいてＮチャネルＭＯＳトランジスタＮ３はオフされているので、入出力端子Ｔｉｏから転送ゲート１及びトランジスタＮ３を経てグランドＧＮＤに至る電流パスは発生しない。図４に示す入出力回路に類似する構成は、特許文献１に開示されている。
【００１２】
図５は、特許文献２に記載された第二の従来例を示す。このトレラント入出力回路は、イネーブル信号ＥｎがＨレベルのとき、データＤｏに基づいて出力トランジスタＰ５，Ｎ４のいずれかがオンされて、データＤｏと同相の出力信号が入出力端子Ｔｉｏから出力される。また、イネーブル信号ＥｎがＬレベルのとき、出力トランジスタＰ５，Ｎ４がともにオフされ、外部から入出力端子Ｔｉｏに入力される入力信号Ｄｉを内部回路に供給可能となる。
【００１３】
また、消費電力を低減するために、待機時には入出力端子Ｔｉｏに接続される外部回路の状態に関わらず、電源ＶDDの供給が遮断される。
このような入出力回路では、待機時に電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力信号Ｄｉとして入力されると、ＰチャネルＭＯＳトランジスタＰ６がオンされて、出力トランジスタＰ５のゲートに入力信号ＶIHが印加される。しかし、この状態では出力トランジスタＰ５はオンされず、入出力端子Ｔｉｏから電源ＶDDへの電流パスは発生しない。
【００１４】
また、ＰチャネルＭＯＳトランジスタＰ７がオンされて、ＰチャネルＭＯＳトランジスタＰ８のゲートに入力信号ＶIHが印加されるため、同トランジスタＰ８がオフされる。従って、入出力端子ＴｉｏからトランジスタＰ６，Ｐ８，Ｐ９を経て電源ＶDDに至る電流パスは発生しない。
【００１５】
また、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１はオフされるので、各トランジスタＰ５，Ｐ６，Ｐ８のＮ−ｗｅｌｌは不定状態となるため、電源ＶDDと同トランジスタＰ５，Ｐ６，Ｐ８のＮ−ｗｅｌｌとの間でＰＮ接合ダイオードの発生が防止される。
【００１６】
また、電源ＶDDが供給され、Ｌレベルのイネーブル信号Ｅｎにより入力モードとなっている状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されたときにも、同様な動作となる。
【００１７】
図６は、特許文献３に記載された第三の従来例を示す。この回路は、複数の入力信号ＩＮ１〜ＩＮＮに基づいて出力トランジスタＰ１２，Ｎ５を駆動するトレラント入出力回路である。
【００１８】
このような入出力回路では、待機時に電源ＶDDの供給が遮断された状態で、入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されると、ＰチャネルＭＯＳトランジスタＰ１３がオンされ、出力トランジスタＰ１２のゲートに入力信号ＶIHが印加される。しかし、この状態では出力トランジスタＰ１２はオンされず、入出力端子Ｔｉｏから出力トランジスタＰ１２を経て電源ＶDDに至る電流パスは発生しない。
【００１９】
また、ＰチャネルＭＯＳトランジスタＰ１４がオンされて、ＰチャネルＭＯＳトランジスタＰ１５のゲートに入力信号ＶIHが印加されるので、同トランジスタＰ１５はオフされる。従って、入出力端子ＴｉｏからトランジスタＰ１３，Ｐ１５を経て電源ＶDDに至る電流パスは発生しない。
【００２０】
また、ＰチャネルＭＯＳトランジスタＰ１６がオンされて、トランジスタＰ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ１６，Ｐ１７のＮ−ｗｅｌｌには入力信号ＶIHが印加されるので、電源ＶDDと各トランジスタＰ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ１６，Ｐ１７のＮ−ｗｅｌｌとの間でＰＮ接合ダイオードの発生が防止される。
【特許文献１】特許第３５５７６９４号公報
【特許文献２】特許第３１９０２３３号公報
【特許文献３】特許第３４４１２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図４に示す入出力回路では、ＮＡＮＤ回路３の出力信号が転送ゲート２を介して出力トランジスタＰ１のゲートに入力される。そして、ＮＡＮＤ回路３の出力信号がＬレベルからＨレベルに立ち上がるとき、まず転送ゲート２のトランジスタＮ２がオンされて、出力トランジスタＰ１のゲート電位が上昇し、次いでトランジスタＰ４がオンされて、出力トランジスタＰ１のゲート電位が電源ＶDDレベルまで上昇する。
【００２２】
また、ＮＡＮＤ回路３の出力信号がＨレベルからＬレベルに立ち下がるとき、まずトランジスタＰ４がオンされて出力トランジスタＰ１のゲート電位が低下し、次いでトランジスタＮ２がオンされて、出力トランジスタＰ１のゲート電位がＬレベルまで低下する。
【００２３】
このような動作により、ＮＡＮＤ回路３の出力信号の立ち上がり及び立ち下がりに対し、トランジスタＰ４，Ｎ２のオン抵抗により出力トランジスタＰ１のゲート電位の立ち上がり及び立ち下がりが鈍る。特に出力端子Ｔｉｏから出力される出力信号がＨレベルからＬレベルに立ち下がるとき、出力トランジスタＰ１のオフ動作が遅延して、電源ＶDDからグランドＧＮＤに貫通電流が流れる。従って、消費電力が増大するという問題点がある。
【００２４】
また、出力トランジスタＰ１のゲート電位の立ち上がり及び立ち下がりが鈍るので、データＤｏの周波数が高くなると、出力トランジスタＰ１の動作がデータＤｏに追随できなくなり、動作速度の高速化に支障を来たす。
【００２５】
また、ＮＡＮＤ回路３の出力信号の立ち上がり及び立ち下がり時に、転送ゲート２のトランジスタＮ２，Ｐ４が交互にオン動作するため、出力トランジスタＰ１のゲートに出力される転送ゲート２の出力信号波形には、その中間電位付近において変曲点が発生する。
【００２６】
そして、この変曲点が出力トランジスタＰ１のゲート電位の立ち上がり及び立ち下がりを鈍らせることになるという問題点がある。
図５に示す入出力回路では、電源ＶDDが供給された入力モード時に入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されると、トランジスタＰ７，Ｎ６がオンされる。すると、入出力端子ＴｉｏからトランジスタＰ７，Ｎ６及びプルダウン抵抗Ｒ１を経てグランドＧＮＤに至る電流パスが発生する。従って、消費電力が増大するという問題点がある。
【００２７】
また、トランジスタＰ５，Ｐ６，Ｐ８のＮ−ｗｅｌｌに入力信号ＶIHを供給する手段がなく、ＰＮ接合ダイオードを介してＮ−ｗｅｌｌが充電される。すると、Ｎ−ｗｅｌｌの充電電荷によりトランジスタＰ５，Ｐ６，Ｐ８の動作速度が低下するという問題点がある。
【００２８】
図６に示す入出力回路では、電源ＶDDが供給された入力モード時に入出力端子Ｔｉｏに電源ＶDDより高電圧の入力信号ＶIHが入力されると、トランジスタＰ１４がオンされ、かつトランジスタＮ７は常時オンされているので、入出力端子ＴｉｏからトランジスタＰ１４，Ｎ７を経てグランドＧＮＤに至る電流パスが発生する。従って、消費電力が増大するという問題点がある。
【００２９】
この発明の目的は、消費電力を低減し、かつ動作周波数の高周波数化を図り得るトレラント入出力回路を提供することにある。
【課題を解決するための手段】
【００３０】
上記目的は、データとイネーブル信号に基づいて、出力モード時にプルアップ側出力トランジスタを駆動するとともに、入力モード時には前記プルアップ側出力トランジスタをオフさせる第一の論理回路と、前記第一の論理回路の出力ノードを前記プルアップ側出力トランジスタのゲートに接続することと、前記データとイネーブル信号に基づいて、出力モード時にはプルダウン側出力トランジスタを前記プルアップ側出力トランジスタに対し相補動作させるとともに、入力モード時には前記プルダウン側出力トランジスタをオフさせる第二の論理回路と、入力モード時には、入出力端子に入力される入力信号を内部回路に供給するバッファ回路と、前記入力モード時に、前記入出力端子に入力される電圧に関わらず前記プルアップ側出力トランジスタをオフ状態に維持する制御回路と、前記入力モード時に、前記入出力端子に電源電圧より高電圧の入力信号が入力されたとき、前記第一の論理回路と電源とを遮断するスイッチ回路と、前記入力モード時に、前記入出力端子に電源電圧より高電圧の入力信号が入力されたとき、前記第一の論理回路及びスイッチ回路を構成するＰチャネルＭＯＳトランジスタのバックゲートに前記入力信号と同一電圧のバックゲート電圧を供給するバックゲート制御回路を備えた入出力回路により達成される。
【発明の効果】
【００３１】
本発明によれば、消費電力を低減し、かつ動作周波数の高周波数化を図り得るトレラント入出力回路を提供することができる。
【発明を実施するための最良の形態】
【００３２】
図１は、この発明を具体化した入出力回路の一実施の形態を示す。イネーブル信号Ｅｎは、ＮＯＲ回路（第二の論理回路）１１、インバータ回路１２ａ，１２ｂ及び転送ゲート１３を構成するＮチャネルＭＯＳトランジスタＮ２１のゲートに入力される。
【００３３】
データＤｏは、前記ＮＯＲ回路１１と、ＮＡＮＤ回路（第一の論理回路）１４を構成するＰチャネルＭＯＳトランジスタＰ２１及びＮチャネルＭＯＳトランジスタＮ２２のゲートに入力される。
【００３４】
前記ＮＯＲ回路１１の出力信号は、ＮチャネルＭＯＳトランジスタで構成される出力トランジスタＮ２５のゲートに出力される。前記インバータ回路１２ｂの出力信号はＮチャネルＭＯＳトランジスタＮ２４のゲートに入力され、そのトランジスタＮ２４のソースはグランドＧＮＤに接続され、ドレインは前記ＮＡＮＤ回路１４を構成するＰチャネルＭＯＳトランジスタＰ２２のゲートに接続される。
【００３５】
前記インバータ回路１２ａの出力信号は、前記ＮＡＮＤ回路１４を構成するＮチャネルＭＯＳトランジスタＮ２３及びＰチャネルＭＯＳトランジスタＰ２３のゲートに出力される。
【００３６】
前記ＮＡＮＤ回路１４では、トランジスタＰ２１，Ｐ２３のソースが電源ＶDDに接続され、ドレインがトランジスタＰ２２のソースに接続される。トランジスタＰ２２のドレインは、トランジスタＮ２２のドレインに接続され、トランジスタＮ２２のソースはトランジスタＮ２３のドレインに接続され、トランジスタＮ２３のソースはグランドＧＮＤに接続される。そして、トランジスタＰ２２，Ｎ２２のドレインが出力ノードＮ１に接続される。
【００３７】
このように構成されたＮＡＮＤ回路では、イネーブル信号ＥｎがＬレベルとなって出力モードとなると、トランジスタＮ２３がオンされるとともに、トランジスタＰ２３がオフされる。また、トランジスタＮ２４がオンされて、トランジスタＰ２２がオンされる。
【００３８】
従って、ＮＡＮＤ回路１４が活性化され、データＤｏの反転信号がノードＮ１に出力される。
イネーブル信号ＥｎがＨレベルとなって入力モードとなると、トランジスタＰ２３がオンされるとともに、トランジスタＮ２３がオフされて、ＮＡＮＤ回路１４は不活性化される。
【００３９】
前記ノードＮ１は、ＰチャネルＭＯＳトランジスタで構成される出力トランジスタＰ２６のゲートに接続され、その出力トランジスタＰ２６のソースは電源ＶDDに接続され、ドレインは前記出力トランジスタＮ２５のドレインに接続されている。出力トランジスタＮ２５のソースはグランドＧＮＤに接続されている。そして、出力トランジスタＰ２６，Ｎ２５のドレインが入出力端子Ｔｉｏに接続されている。
【００４０】
前記入出力端子Ｔｉｏは、前記転送ゲート１３を介して前記ＮＡＮＤ回路１４のトランジスタＰ２２に接続されている。転送ゲート１３を構成するＰチャネルＭＯＳトランジスタＰ２４のゲートは電源ＶDDに接続されている。
【００４１】
また、前記入出力端子ＴｉｏとノードＮ１はＰチャネルＭＯＳトランジスタＰ２５を介して接続され、そのトランジスタＰ２５のゲートは電源ＶDDに接続されている。
バックゲート制御回路１５は、ＰチャネルＭＯＳトランジスタＰ２７，Ｐ２８で構成され、トランジスタＰ２７のソースは電源ＶDDに接続され、ドレインはトランジスタＰ２８のドレインに接続され、トランジスタＰ２８のソースは入出力端子Ｔｉｏに接続されている。
【００４２】
前記トランジスタＰ２７のゲートは、前記トランジスタＰ２２のゲートに接続され、前記トランジスタＰ２８のゲートは電源ＶDDに接続されている。
そして、トランジスタＰ２７，Ｐ２８のドレインからバックゲート電圧ＶBが出力され、そのバックゲート電圧ＶBは、同トランジスタＰ２７，Ｐ２８と、トランジスタＰ２５，Ｐ２６，Ｐ２４，Ｐ２２に供給される。
【００４３】
このように構成されたバックゲート制御回路１５は、イネーブル信号ＥｎがＬレベルとなる出力モードでは、トランジスタＮ２４がオンされて、トランジスタＰ２７がオンされる。このとき、トランジスタＰ２８はオフされる。従って、バックゲート電圧ＶBは電源ＶDDレベルとなる。
【００４４】
一方、イネーブル信号ＥｎがＨレベルとなる入力モードでは、入出力端子ＴｉｏがＬレベルすなわちグランドＧＮＤレベルとなると、転送ゲート１３のトランジスタＮ２１がオンされるため、トランジスタＰ２７がオンされ、バックゲート電圧ＶBは電源ＶDDレベルとなる。
【００４５】
また、入力モードにおいて、入出力端子ＴｉｏがＨレベルすなわち電源ＶDDレベルとなると、トランジスタＰ２７のゲート電圧は、電源ＶDDレベルからトランジスタＮ２１のしきい値分低下した電圧となり、トランジスタＰ２７はオン状態に維持される。
【００４６】
また、入力モードにおいて、入出力端子Ｔｉｏに電源ＶDDよりＰチャネルＭＯＳトランジスタのしきい値分以上高い入力信号ＶIHが入力されると、転送ゲート１３ではトランジスタＰ２４がオンされてトランジスタＰ２７に入力信号ＶIHが入力されるため、トランジスタＰ２７はオフされる。
【００４７】
このとき、トランジスタＰ２８がオンされて、バックゲート電圧ＶBは入力信号ＶIHレベルとなる。
前記入出力端子Ｔｉｏにはバッファ回路１６が接続され、入力モード時に入出力端子Ｔｉｏに入力される信号はバッファ回路１６を介して内部回路に出力される。
【００４８】
次に、上記のように構成された入出力回路の動作を説明する。
[出力モード時の動作]
出力モード時にはイネーブル信号ＥｎはＬレベルとなる。すると、転送ゲート１３はオフ状態となり、トランジスタＮ２４はオンされる。また、ＮＡＮＤ回路１４が活性化され、ノードＮ１にはデータＤｏの反転信号が出力されるとともに、ＮＯＲ回路１１からデータＤｏの反転信号が出力される。
【００４９】
すると、出力トランジスタＰ２６，Ｎ２５はいずれかがオンされ、入出力端子ＴｉｏからデータＤｏと同相の出力信号が出力される。
このとき、バックゲート制御回路１５ではトランジスタＰ２７がオンされるとともに、トランジスタＰ２８がオフされて、電源ＶDDレベルのバックゲート電圧ＶBが出力される。
[入力モード時に入出力端子Ｔｉｏに電源電圧以下の信号が入力される場合]
入力モード時には、イネーブル信号ＥｎがＨレベルとなる。すると、ＮＯＲ回路１１の出力信号はＬレベルとなるため、出力トランジスタＮ２５はオフされる。
【００５０】
また、トランジスタＰ２３がオンされ、トランジスタＮ２３はオフされてＮＡＮＤ回路１４が不活性化され、トランジスタＮ２４はオフされる。また、転送ゲート１３のトランジスタＮ２１がオンされる。
【００５１】
この状態で、入出力端子ＴｉｏにＬレベルの信号が入力されると、転送ゲート１３を介してトランジスタＰ２２のゲートがＬレベルとなるため、同トランジスタＰ２２がオンされてノードＮ１がＨレベルとなり、出力トランジスタＰ２６がオフされる。
【００５２】
このとき、転送ゲート１３を介してトランジスタＰ２７のゲートがＬレベルとなるため、同トランジスタＰ２７がオンされる。従って、バックゲート制御回路１５から電源ＶDDレベルのバックゲート電圧ＶBが出力される。
【００５３】
また、入出力端子Ｔｉｏに電源ＶDDレベルと同電位のＨレベルの信号が入力されると、転送ゲート１３のトランジスタＮ２１を介してＮＡＮＤ回路１４のトランジスタＰ２２のゲートに電源ＶDDレベルからトランジスタＮ２１のしきい値分低下した電圧が供給される。
【００５４】
すると、トランジスタＰ２２はオン状態に維持され、ノードＮ１はＨレベルに維持されて、出力トランジスタＰ２６はオフ状態に維持される。
同様に、トランジスタＰ２７がオンされ、バックゲート制御回路１５から電源ＶDDレベルのバックゲート電圧ＶBが出力される。
[入力モード時に入出力端子Ｔｉｏに電源電圧以上の信号が入力される場合]
入力モード時において、入出力端子Ｔｉｏに電源ＶDDレベルよりＰチャネルＭＯＳトランジスタのしきい値分以上高い電圧の入力信号ＶIHが入力されると、トランジスタＰ２５がオンされて、出力トランジスタＰ２６のゲート電位が入力信号ＶIHレベルとなる。
【００５５】
すると、入出力端子Ｔｉｏに入力信号ＶIHが入力されても出力トランジスタＰ２６はオフ状態に維持され、入出力端子Ｔｉｏから出力トランジスタＰ２６を経て電源ＶDDに至る電流パスは発生しない。
【００５６】
また、転送ゲート１３のトランジスタＰ２４がオンされて、トランジスタＰ２２のゲートに入力信号ＶIHが入力されるため、トランジスタＰ２２がオフされる。従って、入出力端子ＴｉｏからトランジスタＰ２５、Ｐ２２を経て電源ＶDDに至る電流パスは発生しない。
【００５７】
また、トランジスタＮ２４はオフされているので、入出力端子ＴｉｏからトランジスタＰ２４，Ｎ２４を経てグランドＧＮＤに至る電流パスは発生しない。
バックゲート制御回路１５では、入出力端子Ｔｉｏに入力信号ＶIHが入力されると、トランジスタＰ２７はオフされるとともに、トランジスタＰ２８がオンされる。すると、入力信号ＶIHレベルのバックゲート電圧ＶBが出力される。この結果、バックゲート電圧ＶBが供給される各トランジスタＰ２７，Ｐ２８，Ｐ２５，Ｐ２６，Ｐ２４，Ｐ２２において、電源ＶDDからＮ−ｗｅｌｌへのＰＮ接合ダイオードの発生すなわち電流パスの発生が防止される。
[電源ＶDDの供給が遮断されている状態で入出力端子Ｔｉｏに電源電圧以上の信号が入力される場合]
電源ＶDDの供給が遮断されている状態で、入出力端子Ｔｉｏに電源ＶDDレベルよりＰチャネルＭＯＳトランジスタのしきい値分以上高い電圧の入力信号ＶIHが入力されると、トランジスタＰ２５がオンされて、出力トランジスタＰ２６のゲート電位が入力信号ＶIHレベルとなる。
【００５８】
すると、入出力端子Ｔｉｏに入力信号ＶIHが入力されても出力トランジスタＰ２６はオフ状態に維持され、入出力端子Ｔｉｏから出力トランジスタＰ２６を経て電源ＶDDに至る電流パスは発生しない。
【００５９】
このような動作により、トランジスタＰ２５、転送ゲート１３及びトランジスタＰ２２，Ｐ２３は入力モード時に出力トランジスタＰ２６を確実にオフさせる制御回路として動作する。
【００６０】
また、転送ゲート１３のトランジスタＰ２４がオンされて、トランジスタＰ２２のゲートに入力信号ＶIHが入力されるため、トランジスタＰ２２がオフされる。従って、トランジスタＰ２２がスイッチ回路として動作して、ノードＮ１と電源ＶDDとを遮断するため、入出力端子ＴｉｏからトランジスタＰ２５、Ｐ２２を経て電源ＶDDに至る電流パスは発生しない。
【００６１】
また、トランジスタＮ２４はオフされているので、入出力端子ＴｉｏからトランジスタＰ２４，Ｎ２４を経てグランドＧＮＤに至る電流パスは発生しない。
バックゲート制御回路１５では、入出力端子Ｔｉｏに入力信号ＶIHが入力されると、トランジスタＰ２７はオフされるとともに、トランジスタＰ２８がオンされる。すると、入力信号ＶIHレベルのバックゲート電圧ＶBが出力される。この結果、バックゲート電圧ＶBが供給される各トランジスタＰ２７，Ｐ２８，Ｐ２５，Ｐ２６，Ｐ２４，Ｐ２２において、電源ＶDDからＮ−ｗｅｌｌへのＰＮ接合ダイオードの発生すなわち電流パスの発生が防止される。
【００６２】
上記のように構成された入出力回路では、次に示す作用効果を得ることができる。
（１）出力モードでは、入出力端子ＴｉｏからデータＤｏと同相の出力信号を出力することができる。
（２）入力モードでは、入出力端子Ｔｉｏに入力される入力信号を、バッファ回路１６を介して内部回路に供給することができる。
（３）入力モード時には、入出力端子Ｔｉｏに電源ＶDDレベル以下の信号若しくは電源ＶDDレベル以上の信号が入力されても、入出力端子Ｔｉｏから電源ＶDDあるいはグランドＧＮＤに無用な電流パスが発生することはない。
（４）ＮＡＮＤ回路１４は、入力モード時にトランジスタＰ２２，Ｐ２３，Ｎ２３がオフされて不活性化されるので、入出力端子Ｔｉｏに電源ＶDDレベル以上の信号が入力されても、入出力端子ＴｉｏからＮＡＮＤ回路１４を経て電源ＶDDに至る電流パスの発生を防止することができる。
（５）ＮＡＮＤ回路１４の出力ノードＮ１を出力トランジスタＰ２６のゲートに直接に接続しても、ノードＮ１からＮＡＮＤ回路１４を経て電源ＶDDあるいはグランドＧＮＤに至る電流パスの発生を防止することができる。
（６）図４に示す従来例に対しノードＮ１と出力トランジスタＰ２６との間に転送ゲートが介在されないので、出力トランジスタＰ２６の動作周波数を高周波数化することができる。
（第二の実施の形態）
図２は、前記第一の実施の形態のＮＡＮＤ回路１４の別例を示す。この実施の形態のＮＡＮＤ回路１７は、ＡＮＤ回路１８とインバータ回路１９とで構成され、ＡＮＤ回路１８にはイネーブル信号Ｅｎの反転信号とデータＤｏが入力される。
【００６３】
インバータ回路１９は、ＰチャネルＭＯＳトランジスタＰ２９，Ｐ３０とＮチャネルＭＯＳトランジスタＮ２６とで構成される。前記トランジスタＰ２９のソースは電源ＶDDに接続され、ドレインはトランジスタＰ３０のソースに接続される。
【００６４】
前記トランジスタＰ３０のドレインは前記トランジスタＮ２６のドレインに接続され、同トランジスタＮ２６のソースはグランドＧＮＤに接続される。
前記トランジスタＰ２９，Ｎ２６のゲートには前記ＡＮＤ回路１８の出力信号が入力され、前記トランジスタＰ３０，Ｎ２６のドレインが前記ノードＮ１に接続される。また、トランジスタＰ３０のゲートは、前記第一の実施の形態のトランジスタＰ２２と同様に、トランジスタＮ２４のドレインに接続され、転送ゲート１３を介して入出力端子Ｔｉｏに接続されている。また、トランジスタＰ３０のバックゲートには、バックゲート制御回路１５からバックゲート電圧ＶBが供給される。このＮＡＮＤ回路１７以外の構成は、前記第一の実施の形態と同様である。
【００６５】
このように構成されたＮＡＮＤ回路１７では、出力モード時にイネーブル信号ＥｎがＬレベルとなると、ＡＮＤ回路１８からデータＤｏと同相の信号が出力される。また、トランジスタＰ３０はオンされるので、インバータ回路１９からノードＮ１にＡＮＤ回路１８の出力信号の反転信号が出力される。
【００６６】
また、入力モード時にイネーブル信号ＥｎがＨレベルとなると、ＡＮＤ回路１８の出力信号はＬレベルとなるため、インバータ回路１９はそのトランジスタＮ２６がオフされる。
【００６７】
この状態で、入出力端子Ｔｉｏに電源ＶDDより高い入力信号ＶIHが入力され、その入力信号ＶIHがノードＮ１に供給されても、トランジスタＰ３０のゲートに入力信号ＶIHが供給されるので、ノードＮ１からトランジスタＰ３０を経て電源ＶDDに至る電流パスは発生しない。また、トランジスタＮ２６はオフされているので、ノードＮ１からトランジスタＮ２６を経てグランドＧＮＤに至る電流パスも発生しない。
【００６８】
このように構成されたＮＡＮＤ回路１７では、前記第一の実施の形態のＮＡＮＤ回路１４と同様に動作する。そして、ノードＮ１とグランドＧＮＤとの間には一段のＮチャネルＭＯＳトランジスタＮ２６が介在されるのみであるので、ノードＮ１の立ち下がり速度を向上させて、出力トランジスタＰ２６のオフ動作からオン動作への遷移時間を短縮することができる。従って、入出力回路の動作周波数を高周波数化することができる。
（第三の実施の形態）
図３は、バックゲート制御回路の別例を示す。この実施の形態のバックゲート制御回路２０は、ＰチャネルＭＯＳトランジスタＰ３１，Ｐ３２で構成され、トランジスタＰ３１のゲートが入出力端子Ｔｉｏに接続されている点を除いて、第一の実施の形態のバックゲート制御回路１５を構成するトランジスタＰ２７，Ｐ２８と同様に接続される。
【００６９】
このような構成により、入出力端子ＴｉｏがＬレベルとなると、トランジスタＰ３１がオンされ、トランジスタＰ３２がオフされるので、電源ＶDDレベルのバックゲート電圧ＶBが出力される。
【００７０】
また、入出力端子Ｔｉｏに電源ＶDDよりＰチャネルＭＯＳトランジスタのしきい値分以上高い入力信号ＶIHが入力されると、トランジスタＰ３１がオフされ、トランジスタＰ３２がオンされて、入力信号ＶIHレベルのバックゲート電圧ＶBが出力される。
【００７１】
上記のような動作により、前記第一の実施の形態のバックゲート制御回路１５と同様な作用効果を得ることができる。
上記実施の形態は、以下の態様で実施してもよい。
・ＮＡＮＤ回路１４及びＮＯＲ回路１１は、イネーブル信号ＥｎとデータＤｏの論理に応じて、他の論理回路としてもよい。
・Ｌレベル、Ｈレベル及びハイインピーダンス出力状態を供する所謂３ステート出力端子において、ハイインピーダンス状態又は電源ＶDDの供給が遮断されている状態で、出力端子を電源ＶDDレベル以上の信号線路に接続する場合は、上記実施の形態からバッファ回路１６を省略した構成としてもよい。
【図面の簡単な説明】
【００７２】
【図１】第一の実施の形態を示す回路図である。
【図２】ＮＡＮＤ回路の別例を示す回路図である。
【図３】バックゲート制御回路の別例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例を示す回路図である。
【図６】従来例を示す回路図である。
【符号の説明】
【００７３】
１１        第二の論理回路（ＮＯＲ回路）
１３        制御回路（転送ゲート）
１４        第一の論理回路（ＮＡＮＤ回路）
１５        バックゲート制御回路
Ｐ２３      制御回路（トランジスタ）
Ｐ２５      制御回路（トランジスタ）
Ｐ２６      出力トランジスタ
Ｐ２７      出力トランジスタ
Ｎ２２      スイッチ回路（トランジスタ）
Ｅｎ        イネーブル信号
Ｄｏ        データ
ＶDD        高電位側電源
ＧＮＤ      低電位側電源
Ｔｉｏ      入出力端子
Ｎ１        出力ノード
ＶIH        入力信号
ＶB        バックゲート電圧
【図１】
2008042542.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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