(57)【要約】【課題】高精細で低消費電力なＤＡＣ内蔵データ線駆動回路を実現すること。【解決手段】順次選択回路で出力端子が選択されたタイミングで低振幅の映像信号を取り込み、別の出力端子が選択されたタイミングで信号を増幅する。さらにメモリ回路をダイナミック型で構成することで素子数を低減して高精細化を実現する。【選択図】図４
2008070615.tif 000002
【特許請求の範囲】
【請求項１】
順次選択される複数の出力端子を有した順次選択回路と、
複数の単位メモリ回路を有したメモリ回路と、
映像信号配線と、
を備えたデータ線駆動回路であって、
前記複数の単位メモリ回路のそれぞれは、前記順次選択回路の前記複数の出力端子のうちの２つであるそれぞれの第１出力端子と第２出力端子とに接続されていて、
前記複数の単位メモリ回路のそれぞれについて、
前記第１出力端子が選択されたタイミングで前記映像信号配線のデータが前記単位メモリ回路の第１ノードへ書き込まれるとともに、
前記第２出力端子が選択されたタイミングで前記第１ノードに書き込まれた前記データの電位がレベルシフトされる
ことを特徴としたデータ線駆動回路。
【請求項２】
前記複数の単位メモリ回路のそれぞれは、蓄積容量にデータを書き込むことでメモリ動作を行ういわゆるダイナミック型のメモリであるとともに、前記第２出力端子が選択されたタイミングでレベルシフトされた前記データを前記蓄積容量に書き込むことでメモリ動作を行うように構成されている
ことを特徴とした請求項１に記載のデータ線駆動回路。
【請求項３】
前記複数の単位メモリ回路のそれぞれは、昇圧用容量を有するとともに、前記第１出力端子が選択されたタイミングで前記映像信号配線と前記昇圧用容量の一端が電気的に接続されて、前記第２出力端子が選択されるタイミングで前記昇圧用容量の一端の電位に応じて前記昇圧用容量の他端の電位が変動するように構成さている
ことを特徴とした請求項１または請求項２に記載のデータ線駆動回路。
【請求項４】
前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターであることを特徴とした請求項１から請求項３のいずれか一つに記載のデータ線駆動回路。
【請求項５】
請求項１から請求項４のいずれか一つに記載のデータ線駆動回路を備えた液晶表示装置。
【請求項６】
請求項５に記載の液晶表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば、データ線駆動回路、液晶表示装置およびこれを搭載した電子機器に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜形成技術を用いてガラス基板上に薄膜トランジスター（ＴＦＴ）回路を形成する、いわゆるＳｙｓｔｅｍ  Ｏｎ  Ｇｌａｓｓ（ＳＯＧ）技術がさかんに開発されており、液晶ディスプレイのガラス基板上にドライバー回路を内蔵する駆動回路一体型液晶表示装置、あるいはモノシリックドライバーと呼ばれる表示装置の開発が進んでおり、特にＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ）回路を含むデータ線駆動回路をガラス基板上に形成することでドライバーＩＣのコストが非常に安価になることが期待され、実用化されている。このようなＤＡＣ回路内蔵のデータ線駆動回路（あるいは水平駆動回路、Ｈ−ＤＲＩＶＥＲなどと称される）をガラス基板上に構成する場合、順次選択回路（あるいはシフトレジスタ回路）、第１メモリ回路（あるいはサンプリングラッチ回路）、第２メモリ回路（あるいは線順次駆動ラッチ回路）、ＤＡＣ回路（あるいはＤ／Ａ変換回路）などで構成される。ここで第１メモリ回路は外部から入力されるデジタル映像信号を順次選択回路によって与えられる適切なタイミングで取り込むためのメモリであって、第２メモリ回路は点順次で送信されるデジタルデータを用いて線順次駆動でＤＡＣ回路を動作させるためのメモリである。このような液晶表示装置の詳細な構成例としては特許文献１などが提案されている。
【０００３】
ここで第１メモリ回路に入力される映像デジタルデータの信号振幅は消費電力の低減およびドライバーＩＣのコスト低減の両面からなるべく低いことが要請され、２．５〜５．０Ｖ程度であることが望ましい。一方、低温ポリシリコン薄膜形成技術で製造したＴＦＴの閾値電圧はＭＯＳ−ＩＣのトランジスターに比べて高いことから、ＤＡＣ回路が精度よく動作するために第２メモリ回路からの出力電位振幅は６〜１２Ｖ程度であることが要求される。この両者の要求から、第１メモリ回路もしくは第２メモリ回路で電位のレベルシフトを行う必要がある。これを実現する回路構成として、特許文献２、特許文献３などが提案されている。これらはいずれも第１メモリ回路及び第２メモリ回路の構成としてＳ−ＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路を応用したものである。
【０００４】
【特許文献１】特開２０００−２４２２０９号公報
【特許文献２】特開２０００−２２１９２６号公報
【特許文献３】特開２０００−２２１９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
駆動回路一体型液晶表示装置においては複雑な回路をＩＣに比べ１０倍程度大きなデザインルールで形成する必要があるため、精細度が低いものしかできないと言う課題がある。そこで、第１メモリ回路および第２メモリ回路についてもＤ−ＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いて回路構成を簡略化すればより高精細な駆動回路一体型液晶表示装置を製造できる。しかしながら、Ｄ−ＲＡＭ構成ではレベルシフトを行うことが難しいため、従来はＳ−ＲＡＭ回路の構成が提案されてきた。本発明は上記の問題点に鑑み、その目的の一つはＤ−ＲＡＭ構成によるレベルシフト可能なデータ線駆動回路を提案することである。
【課題を解決するための手段】
【０００６】
本発明のある態様によればデータ線駆動回路が、順次選択される複数の出力端子を有した順次選択回路と、複数の単位メモリ回路を有したメモリ回路と、映像信号配線と、を備えている。そして、前記複数の単位メモリ回路のそれぞれは、前記順次選択回路の前記複数の出力端子のうちの２つであるそれぞれの第１出力端子と第２出力端子とに接続されている。さらに、前記複数の単位メモリ回路のそれぞれについて、前記第１出力端子が選択されたタイミングで前記映像信号配線のデータが前記単位メモリ回路の第１ノードへ書き込まれるとともに、前記第２出力端子が選択されたタイミングで前記第１ノードに書き込まれた前記データの電位がレベルシフトされる。
【０００７】
上記構成によれば、素子数の多いＳ−ＲＡＭ回路の構成を用いずとも映像信号のレベルシフトが可能になり、高精細化対応が可能でかつ低消費電力なデータ線駆動回路が構成できるようになる。
【０００８】
また、本発明の他の態様によれば、前記複数の単位メモリ回路のそれぞれは、蓄積容量にデータを書き込むことでメモリ動作を行ういわゆるダイナミック型のメモリであるとともに、前記第２出力端子が選択されたタイミングでレベルシフトされた前記データを前記蓄積容量に書き込むことでメモリ動作を行うように構成されている。
【０００９】
上記構成によれば、レベルシフトがＳ−ＲＡＭ構成でなくても可能であるから、より素子数の少ないダイナミック型のメモリを用いることができ、かつレベルシフトと同一タイミングで書き込みを行うことで映像信号より高い電圧を書き込み、出力電圧を高くすることが可能である。
【００１０】
また、本発明のさらに他の態様によれば、前記複数の単位メモリ回路のそれぞれは、昇圧用容量を有するとともに、前記第１出力端子が選択されたタイミングで前記映像信号配線と前記昇圧用容量の一端が電気的に接続されて、前記第２出力端子が選択されるタイミングで前記昇圧用容量の一端の電位に応じて前記昇圧用容量の他端の電位が変動するように構成さている。
【００１１】
上記構成によれば、第２出力端子が選択された時に容易に電位振幅を２倍以上にすることができ、しかもリーク電流が生じない上に素子数の増加が少ない。
【００１２】
また、本発明のさらに他の態様によれば、前記データ線駆動回路を構成する能動素子はガラス基板上に形成された薄膜トランジスターである。
【００１３】
上記構成によれば、ガラス基板上に形成された閾値電圧が高い薄膜トランジスターでＤＡＣ回路を構成するとＤＡＣ回路に入力するデジタル信号は高い電位振幅を必要とするが、本回路構成によって映像信号は低い電位振幅のままにおさえることができるから、ガラス基板上に形成された薄膜トランジスターで駆動回路を一体形成する際にも低消費電力な回路とすることが出来るため、ＤＡＣ回路をガラス基板上に形成することでコストを安価に出来る。
【００１４】
また、上記のデータ線駆動回路を備えた液晶表示装置、およびその液晶表示装置を備えた電子機器も提案する。本発明のデータ線駆動回路を内蔵した液晶表示装置は従来のものにくらべ高精細で低消費電力であり、ガラス基板上に形成することができるからコストが低くなる。電子機器に応用すれば安価でバッテリー駆動時間が長く、表示品位の高い電子機器を実現できる。
【００１５】
上記のような構成によれば、メモリ回路に素子数の多いＳ−ＲＡＭでなくＤ−ＲＡＭを用いることができ、かつ映像信号からの入力信号振幅は低いままＤＡＣ回路への出力データ振幅を大きくすることができるため、高精細で低消費電力なデータ線駆動回路を低温ポリシリコンＴＦＴ回路で構成できる。
【発明を実施するための最良の形態】
【００１６】
（実施例１）
図１は本発明の第１の実施例を実現するための６ＢｉｔＤＡＣ内蔵ＶＧＡ液晶用データ線駆動回路３０２のブロック図である。
【００１７】
データ線駆動回路３０２は順次選択回路５００、第１メモリ回路５０１、第２メモリ回路５０２、ＤＡＣ回路５０３よりなる。順次選択回路５００は６４１個の出力端子５１０−１〜６４１を有し、適切なクロック信号ＣＬＫ、スタートパルス信号ＳＰを供給されることにより出力端子５１０−１〜６４１に順次選択信号を供給し、出力端子５１０−６４１を選択した後に終端信号ＥＰを第２メモリ回路５０２へ出力する。
【００１８】
第１メモリ回路５０１は１１５２０個の単位メモリ回路５２０−１〜１１５２０よりなるメモリ回路であって、１８本のデジタル映像信号Ｄ０〜Ｄ１７が入力される。デジタル映像信号Ｄ０〜Ｄ１７の電位は０／３Ｖの信号である。順次選択回路５００から出力端子５１０−ｋに選択信号が出力されると、各デジタル映像信号Ｄ０〜Ｄ１７に接続された１８個の単位メモリ回路５２０−ｋ＊１８−１７〜ｋ＊１８に０／３Ｖの信号が書き込まれる。次のタイミングで出力端子５１０−ｋ＋１が選択されると、単位メモリ回路５２０−ｋ＊１８−１７〜ｋ＊１８の信号はメモリ内容を保持したまま０／８Ｖの信号にレベルシフトされる。同時に、単位メモリ回路５２０−ｋ＊１８〜ｋ＊１８＋１７にデジタル映像信号Ｄ０〜Ｄ１７より０／３Ｖの信号が書き込まれている。
【００１９】
また、第２メモリ回路５０２は１１５２０個の単位メモリ回路５２１−１〜１１５２０よりなるメモリ回路であって、順次選択回路５００からの終端信号ＥＰが選択されたタイミングで第１メモリ回路の単位メモリ回路５２０−ｎの内容をコピーし、次のＥＰ信号が選択されるまでの間、その内容を保持したまま出力端子５２５−ｎに出力しつづける。これによってＤＡＣ回路５０３は線順次書き込みが可能になるのである。
【００２０】
ＤＡＣ回路５０３は第２メモリ回路５０２からの出力端子５２５―１〜１１５２０を元にデジタル・アナログ変換を行い、データ線２０２−１〜１９２０へアナログ電位を書き込む。ここでＤＡＣ回路５０３は６Ｂｉｔのデジタル・アナログ変換であって、出力端子５２５−ｎ＊６−５〜出力端子５２５−ｎ＊６までの６Ｂｉｔのデータをもとにデータ線２０２−ｎへのアナログ電位に変換する。
【００２１】
図２は順次選択回路５００の回路図である。６４３段のＤ−ＦＦ回路５３０−１〜６４３が直列に接続されてなり、Ｄ−ＦＦ回路５３０−ｎとＤ−ＦＦ回路５３０−ｎ＋１の出力端子がＮＡＮＤ回路５３１−ｎの入力段に接続され、ＮＡＮＤ回路５３１−ｎの出力がインバーター回路５３２−ｎに接続され、インバーター回路５３２−ｎの出力が出力端子５１０−ｋに繋がる。初段のＤ−ＦＦ回路５３０−１の入力端子はスタートパルス信号ＳＰに接続され、終段のＤ−ＦＦ回路５３０−６４３の出力端子は駆動能力を上げるためのバッファを介して終端信号ＥＰに接続される。これらの構成回路は全て＋８Ｖと０Ｖの電源に接続される。スタートパルス信号ＳＰは３５μ秒周期でパルス長５４ｎ秒の矩形波信号であって＋８Ｖ／０Ｖのレベルの信号である。クロック信号ＣＬＫは周期１０８ｎ秒の矩形クロック信号であって＋８Ｖ／０Ｖのレベルの信号である。このように構成することで、出力端子５１０−１→出力端子５１０−２→出力端子５１０−３...と各出力端子が順次５４ｎ秒ずつ選択され、出力端子５１０−６４１が選択された後、ＥＰ信号が１０８ｎ秒選択される。なお、順次選択回路としては本実施例であげたようなＤ−ＦＦ回路を用いた構成の他、Ｓ−ＲＡＭラッチやＲＳ−フリップフロップを用いた構成など、既知のいかなる順次選択回路を用いても差し支えない。また、反転表示を実現するため、双方向転送回路を組み込んでもよい。
【００２２】
図３はＤＡＣ回路５０３の回路図である。ＤＡＣ回路５０３は６Ｂｉｔのデジタル・アナログ変換回路であり、１９２０個のＤＡＣユニット回路５４０−１〜１９２０と基準電位発生源５５０よりなる。基準電位発生源５５０は反転する２つの電位ＶＢとＶＷを与えられ、これを適当な抵抗で分割することで６４個の基準電位Ｖ１〜Ｖ６４を発生する。ここでＶＢとＶＷは互いに極性が反転している０−４ＶのＡＣ電位であり、周期は７０μ秒であってスタートパルス信号ＳＰが選択される直前に反転する。これによってＤＡＣ回路５０３から出力される信号は１Ｈ期間毎に反転する、１Ｈ反転駆動が実現される。ＤＡＣユニット回路５４０−ｎは第２メモリ回路からの出力端子５２５−ｎ＊６−５〜ｎ＊６に接続され、その信号に応じてＶ１〜Ｖ６４の中から一つの電位を選択（デコード）してデータ線２０２−ｎに出力する。これによって６Ｂｉｔのデジタル・アナログ変換がなされる。なお、本実施例では基準電位発生源５５０の出力を直接データ線２０２−ｎに接続する構成をとったが、オペアンプ、ソースフォロアなどのアナログバッファを間にいれる構成にしても差し支えない。また、ＤＡＣ回路として本実施例であげた構成の他に容量を使ったＣ−ＤＡＣや階段波を用いたＰＷＭ変調ＤＡＣ等、既知のあらゆる他方式のＤＡＣと組み合わせて構わない。
【００２３】
図４は第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成である。
【００２４】
単位メモリ回路５２０−ｎは、第１インバーター回路６０１−ｎと、第１伝送ゲート６０２−ｎと、第１蓄積容量６０３−ｎと、ＮＡＮＤ回路６０４−ｎと、第２インバーター回路６０５−ｎと、第１クロックド・インバーター６０６−ｎと、第３インバーター６０７−ｎと、第２蓄積容量６０８―ｎと、を備えている。
【００２５】
第１伝送ゲート６０２−ｎは、出力端子５１０−ｋの選択／非選択に応じて、映像信号配線上に現れるデジタル映像信号ＤｍをノードＡへ伝送するように構成されている。ここで、ノードＡは、本実施例では第１伝送ゲート６０２−ｎの出力と、第１蓄積容量６０３−ｎの一端と、ＮＡＮＤ回路６０４−ｎの入力の一方と、第１クロックド・インバーター６０６−ｎの入力と、が接続された部分である。また、本実施例では、第１伝送ゲート６０２−ｎの２つのゲート入力には、出力端子５１０−ｋ上の信号と、出力端子５１０−ｋ上の信号に対して反転された信号と、が供給される。なお、出力端子５１０−ｋの信号に対して反転された信号は、第１インバーター回路６０１−ｎによって出力される。
【００２６】
ＮＡＮＤ回路６０４−ｎの２つの入力の他方は、順次選択回路５００の出力端子５１０−ｋ＋１に接続されている。ここで、出力端子５１０−ｋ＋１は、出力端子５１０−ｋの次に選択される出力端子である。ＮＡＮＤ回路６０４−ｎの出力は、第２インバーター回路６０５−ｎを介して、第１蓄積容量６０３−ｎの他方の端子に接続されている。
【００２７】
第１クロックド・インバーター６０６−ｎは、出力端子５１０−ｋ＋１の選択／非選択に応じて、ノードＡの電位が表す信号に対して反転した信号を表す電位をノードＢへ供給するように構成されている。ここで、ノードＢは、本実施例では、第１クロックド・インバーター６０６−ｎの出力と、第２蓄積容量６０８−ｎの一端と、単位メモリ回路５２１−ｎにおける第２クロックド・インバーター６１１−ｎの入力と、が接続された部分である。また、本実施例では、第１クロックド・インバーター６０６−ｎの正負２つのクロック端子には、出力端子５１０−ｋ＋１上の信号と、出力端子５１０−ｋ＋１上の信号に対して反転した信号と、がそれぞれ供給される。ここで、出力端子５１０−ｋ＋１上の信号に対して反転された信号は、第３インバーター６０７−ｎによって出力される。また、本実施例では、第２蓄積容量６０８−ｎの他端は接地されている。
【００２８】
単位メモリ回路５２１−ｎは、第４インバーター回路６１０−ｎと、第２クロックド・インバーター６１１−ｎと、第３蓄積容量６１２−ｎと、を備えている。
【００２９】
第２クロックド・インバーター６１１−ｎは、終端信号ＥＰに応じて、ノードＢの電位が表す信号に対して反転した信号を表す電位を、第３蓄積容量６１２−ｎの一端に供給するように構成されている。なお、本実施例では、第２クロックド・インバーター６１１−ｎの正負２つのクロック端子には、終端信号ＥＰと、第４インバーター回路６１０−ｎによって反転された終端信号ＥＰと、が供給される。また、本実施例では、第３蓄積容量６１２−ｎの他端は接地されている。
【００３０】
上述のような構成を有する単位メモリ回路５２０−ｎと単位メモリ回路５２１−ｎとは、以下のように動作する。
【００３１】
順次選択回路５００により出力端子５１０−ｋが選択される（＝Ｈｉｇｈ電位となる）と、第１インバーター回路６０１−ｎはＬｏｗ電位を出力する。なお、ここでｋ＝１〜６４０であって、ｎ＝（ｋ−１）＊１８＋ｍ＋１、ｍ＝０〜１７であり、一つの出力端子５１０−ｋに対して１８個の単位メモリが同時に動作する。ｍ＝０〜１７は外部から入力される１８本の映像信号配線に対応しており、同時に選択される各単位メモリはそれぞれ接続される映像信号配線が異なる。ここで順次選択回路５００及び第１インバーター回路６０１−ｎの電源は＋８Ｖと０Ｖであるので出力端子５１０−ｋは＋８Ｖ、第１インバーター回路６０１−ｎの出力は０Ｖである。このとき、第１伝送ゲート６０２−ｎはゲート開となり、映像信号配線と第１蓄積容量６０３−ｎとが電気的に接続されて、結果として映像信号配線上のデジタル映像信号Ｄｍ（ｍ＝０〜１７）の電位が第１蓄積容量６０３−ｎの一端であるノードＡに充電される。ここでデジタル映像信号Ｄｍは０Ｖ／＋３Ｖの電位振幅であるとする。すなわちノードＡは＋３Ｖまたは０Ｖとなる。順次選択回路５００からの出力は同時に複数が選択されることはないので、出力端子５１０−ｋ＋１の信号は必ず非選択、すなわち０Ｖである。従ってＮＡＮＤ回路６０４−ｎはＨｉｇｈを出力し、第２インバーター回路６０５−ｎはＬｏｗを出力する。ここでＮＡＮＤ回路６０４−ｎおよび第２インバーター回路６０５−ｎの電源は＋３Ｖと０Ｖである。すなわち、第２インバーター回路６０５−ｎは０Ｖを出力している。ゆえに第３インバーター６０７−ｎの出力は常にＨｉｇｈであって第１クロックド・インバーター６０６−ｎは常に無出力（ハイインピーダンス状態）である。また、第３インバーター６０７−ｎ及び第１クロックド・インバーター６０６−ｎの電源は＋８Ｖと０Ｖであって、第３インバーター６０７−ｎの出力は＋８Ｖである。
【００３２】
次にＣＬＫ信号が反転すると順次選択回路５００が動作し、出力端子５１０−ｋは非選択（＝０Ｖ）となって出力端子５１０−ｋ＋１が選択（＝＋８Ｖ）される。すると第１伝送ゲート６０２−ｎは閉状態となり、ノードＡとデジタル映像信号Ｄｍは切り離される。ノードＡに＋３Ｖが充電されていたとすると、ＮＡＮＤ回路６０４−ｎからの出力は０Ｖに反転し、第２インバーター回路６０５−ｎは＋３Ｖを出力する。ノードＡはこのときフローティング状態であるので、第１蓄積容量６０３−ｎが十分大きければ（ここでは１ｐＦ）、容量結合によって＋６Ｖに電位が増幅される。一方、ノードＡに０Ｖが充電されていたとすると、ＮＡＮＤ回路６０４−ｎからの出力は＋３Ｖ、第２インバーター回路６０５−ｎの出力は０Ｖのままであるので、ノードＡの電位は０Ｖのままである。すなわち、順次選択回路５００からの出力端子５１０−ｋ＋１が選択されたタイミングでノードＡの信号は０〜３Ｖ振幅から０〜６Ｖに増幅されるのである。第１蓄積容量６０３−ｎがこのようにノードＡの振幅を増幅することから、第１蓄積容量６０３−ｎは「昇圧用容量」とも呼ばれる。
【００３３】
さらに、出力端子５１０−ｋが非選択となり、かつ出力端子５１０−ｋ＋１が選択されるタイミングで、第１クロックド・インバーター６０６−ｎは動作を始める。第１クロックド・インバーター６０６−ｎを構成するＮｃｈ型トランジスターとＰｃｈ型トランジスターの閾値や駆動能力が等しければ、第１クロックド・インバーター６０６−ｎはゲート電極に＋６Ｖが入力されていれば約０Ｖを出力し、０Ｖが入力されていれば＋８Ｖを出力し、第２蓄積容量６０８−ｎの一端（ノードＢ）に書き込まれる。第２蓄積容量６０８−ｎの他の一端は０Ｖ電源に接続される。ゆえに、出力端子５１０−ｋが選択タイミングでのデジタル映像信号Ｄｍの電位が＋３ＶならノードＢの電位は＋０Ｖ、出力端子５１０−ｋが選択タイミングでのデジタル映像信号Ｄｍの電位が０ＶならノードＢの電位は＋８Ｖが、それぞれ出力端子５２０−ｎ＋１の選択後にメモリされることになる。
【００３４】
次にまたＣＬＫ信号が反転すると順次選択回路５００が動作し、出力端子５１０−ｋは非選択（＝０Ｖ）のまま、出力端子５１０−ｋ＋１も非選択（＝０Ｖ）になる。このとき、ノードＡの電位は＋３Ｖに戻るが、第１クロックド・インバーター６０６−ｎは非動作になるのでノードＢの電位は変動しない。次にノードＢへ書き込みが行われるのは３５μ秒後となる。この間、ノードＢの電位はクロックド・インバーター回路６０６−ｎのリーク電流（≦１ｎＡとする）によって徐々に変動するが、第２蓄積容量６０８−ｎの容量が１ｐＦであるので３５ｍＶ以下しか変動せず、ノードＢの電位は次の選択期間までほぼ保持されることになる。すなわち、第１メモリ回路５０１として動作するのである。
【００３５】
順次選択回路５００が動作を続け、出力端子５１０−６４１まで選択を終えると、次にＥＰ信号が選択（８Ｖ）される。すると第４インバーター回路６１０−ｎはＬｏｗ（０Ｖ）を出力し、第２クロックド・インバーター６１１−ｎが出力を開始する。このとき、全ての第２クロックド・インバーター６１１−１〜１１５２２０が同時に動作する。
【００３６】
ここで第４インバーター回路６１０−ｎおよび第２クロックド・インバーター６１１−ｎの電源電圧は＋８Ｖと０Ｖである。すなわち、ノードＢが電位０Ｖなら＋８Ｖを、ノードＢが電位＋８Ｖなら０Ｖをそれぞれ第３蓄積容量６１２−ｎの一端に接続されている出力端子５２５−ｎへ出力する。第３蓄積容量６１２−ｎの他端は０Ｖ電源に接続される。７０ｎ秒後にＥＰ信号が非選択になると第２クロックド・インバーター６１１−ｎは非動作となる。先ほどと同様に第２クロックド・インバーター６１１−ｎのリーク電流は１ｎＡ以下であり、第３蓄積容量６１２−ｎの容量は１ｐＦであって、次にＥＰ信号が選択するまでの期間は３５μ秒、従って電位変動は３５ｍＶ以下であるから、次のＥＰ信号選択期間までの間、出力端子５２５−ｎの電位は保持されることになる。すなわち、第２メモリ回路５０２として動作するのである。出力端子５２５−ｎの電位はそのままＤＡＣ回路５０３へ接続されるので、ＤＡＣ回路５０３ではＥＰ信号選択から次ＥＰ信号選択の間、すなわち３５μ秒間、入力電位が０／８Ｖで保持される。この間に全てのデータ線２０２−１〜１９２０へ単位メモリ回路５２１―ｎの出力（＝出力端子５２５−ｎ電位）に従ってデジタル・アナログ変換した結果を同時に書き込むのである（線順次書き込み）。
【００３７】
なお、本実施例では選択＝Ｈｉｇｈという正論理にし、レベルシフト方向もプラス側に増幅したが、選択＝Ｌｏｗという負論理で回路を構成してもよいし、レベルシフト方向をマイナスになるようにしても差し支えないのはもちろんである。この場合、インバーターを間に挟む、ＮＡＮＤ回路の変わりにＮＯＲ回路を使用するなどして論理を反転させればよい。また、十分にトランジスターの閾値（Ｖｔｈ）が低い場合は伝送ゲート６０２−ｎを片チャネル構成とし、第１インバーター回路６０１−ｎを略することもできる。また、ＮＡＮＤ回路６０４−ｎ、第２インバーター回路６０５−ｎをパスゲートＡＮＤ回路に置き換えてもよい。また、レベルシフト用の出力端子は本実施例のように隣接した出力端子（ｎ＋１）ではなく、２つ隣（ｎ＋２）やそれ以上離れた端子でも差し支えない。また、本実施例では第１インバーター回路６０１−ｎ、第３インバーター６０７−ｎ、第４インバーター回路６１０−ｎを各単位メモリ回路５２０−ｎ、５２１−ｎ内に配置しているが、２個以上の単位メモリ回路に１つの配置としても良い。第１インバーター回路６０１−ｎ、第３インバーター６０７−ｎでは最大６個の単位メモリ回路ごとでよく、第４インバーター回路６１０−ｎは全ての単位メモリ回路で一つのインバーターに統合可能である。
【００３８】
このように、本実施例のようにデータ線駆動回路３０２を構成することで素子数の多いスタティック型ＲＡＭ構成では無く、ダイナミック型ＲＡＭ構成でメモリ回路を構成できるため素子数が少なくなり、より高精細な液晶表示装置を実現可能である。また、デジタル映像信号の電位振幅を低く（０〜３Ｖ）できるので消費電力を低減できる一方、第２メモリ回路５０２からの出力電位振幅は高い（０〜８Ｖ）ので閾値の高いポリシリコン薄膜トランジスターを用いて構成したＤＡＣ回路５０３の精度が低下することが無い。
【００３９】
図５は図１のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１の構成図である。アクティブマトリクス基板１０１上には、４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行に配置されている。容量線（２０３―１〜４８０）は相互に短絡され、対向導通部（３３０）に接続され、電源回路３０４から適切な共通電位を与えられる。
【００４０】
走査線（２０１−１〜４８０）は走査線駆動回路３０１に接続されて駆動信号を与えられる。また、データ線（２０２−１〜１９２０）はデータ線駆動回路３０２に接続されて映像信号を与えられる。走査線駆動回路３０１、データ線駆動回路３０２は電源回路３０４および信号回路３０５に接続され、必要な信号（例えばSP,CLK信号）と必要な電位（例えば＋８、＋３、０VDC電源）を供給される。データ線駆動回路３０２は信号入力端子３２０からデジタル映像信号Ｄ０〜Ｄ１７を与えられる。また信号回路３０５および電源回路３０４も必要な信号（マスタークロック、ＳＹＮＣ信号など）および電源電位（例えば＋２Ｖ）を与えられる。
【００４１】
走査線駆動回路３０１、データ線駆動回路３０２、電源回路３０４、信号回路３０５はアクティブマトリクス基板の一部を構成するガラス基板上に能動素子としてのポリシリコン薄膜トランジスターを集積することで形成されており、後述する画素スイッチング素子（４０１−ｎ−ｍ）と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。
【００４２】
図６は図５の点線３１０部で示す画素表示領域中のｍ番目のデータ線（２０２−ｍ）とｎ番目の走査線（２０１−ｎ）の交差部付近の回路図である。走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）及び同一電位に短絡される電極は容量線（２０３−ｎ）と補助容量コンデンサー（４０３−ｎ−ｍ）を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向基板電極９３０（コモン電極）とやはりコンデンサーを形成する。なお、ここでのｍは１以上１９２０以下の整数であり、ｎは１以上４８０以下の整数である。
【００４３】
図７は図５のアクティブマトリクス基板を用いた第１の実施例における６ＢｉｔＤＡＣ内蔵透過型ＶＧＡ解像度液晶表示装置の斜視構成図（一部断面図）である。液晶表示装置９１０は、アクティブマトリクス基板１０１（第１の基板）と対向基板９１２（第２の基板）とをシール材９２３により一定の間隔で貼り合わせ、ネマティック相液晶材料９２２を挟持してなる。アクティブマトリクス基板１０１上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板９１２は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるためのブラックマトリクスと、アクティブマトリクス基板１０１上の対向導通部３３０と短絡されるコモン電位が供給されるＩＴＯ膜でなる対向基板電極９３０が形成される。液晶材料９２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１０１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。
【００４４】
さらに対向基板９１２の外側には、上偏光板９２４を、アクティブマトリクス基板１０１の外側には、下偏光板９２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏光板９２５下には、面光源を成すバックライトユニット９２６が配置される。バックライトユニット９２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板９２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。
【００４５】
また、アクティブマトリクス基板１０１は、対向基板９１２から張り出す張り出し部９２７が設けられ、その張り出し部９２７にある信号入力端子３２０には、ＦＰＣ（可撓性基板）９２８が実装され電気的に接続されている。
【００４６】
図８は本実施例での電子機器９９０の具体的な構成を示すブロック図である。液晶表示装置９１０は図７で説明した６ＢｉｔＤＡＣ内蔵ＶＧＡ解像度液晶表示装置であって、電源回路７８４、映像処理回路７８０がＦＰＣ（可撓性基板）９２８および信号入力端子３２０を通じて必要な信号と電源を液晶表示装置９１０に供給する。中央演算回路７８１は外部Ｉ／Ｆ回路（７８２）を介して入出力機器（７８３）からの入力データを取得する。ここで入出力機器（７８３）とは例えばキーボード、マウス、トラックボール、ＬＥＤ、スピーカー、アンテナなどである。中央演算回路（７８１）は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路７８０あるいは外部Ｉ／Ｆ回路７８２へ転送する。映像処理回路７８０は中央演算回路７８１からのコマンドに基づき映像情報を更新し、液晶表示装置９１０への信号を変更することで、液晶表示装置９１０の表示映像が変化する。
【００４７】
このように構成された電子機器９９０は表示装置が高精細であって、駆動回路や信号回路がアクティブマトリクス基板１０１上に一体形成されているゆえにコストが安い上に信頼性が高い。このため、表示品位の良好で高信頼性の電子機器９９０を安価に提供できるのである。
【００４８】
ここで電子機器９９０とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。
【００４９】
（実施例２）
図９は第２の実施例を実現するための第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成であり、第１の実施例の図４にかわるものである。なお、データ線駆動回路３０２の構成、順次選択回路５００の回路構成は第１の実施例と基本的に同じなので説明を省略する。また、図９中、図４と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００５０】
図９の構成は第１メモリ回路５０１の単位メモリ回路５２０−ｎについては第１の実施例で説明した図４と基本的に同じであり、動作も同一である。第２メモリ回路５０２の単位メモリ回路５２１−ｎについては第１の実施例における図４の第２クロックド・インバーター６１１−ｎを第２伝送ゲート６１４−ｎに置き換えている。本実施例の場合、第２蓄積容量６０８−ｎの容量と第３蓄積容量６１２−ｎの容量分割によりノードＢの電位を出力端子５２５−ｎに書き込むので、第２蓄積容量６０８−ｎの容量が第３蓄積容量６１２−ｎの容量より十分大きい必要がある。出力端子５１０−ｋ＋１が選択された時にノードＢに充電された電位をＶＢ、ＥＰ信号が選択される前の出力端子５２５−ｎの電位をＶＣ、第２蓄積容量６０８−ｎの容量をＣ２、第３蓄積容量６１２−ｎの容量をＣ３、ＤＡＣ回路５０３の入力容量をＣ４とすると、ＥＰ信号が選択された時の出力端子５２５−ｎの電位ＶＣ’はＶＣ’＝（ＶＢ＊Ｃ２＋ＶＣ＊（Ｃ３＋Ｃ４））÷（Ｃ２＋Ｃ３＋Ｃ４）であって、本実施例ではＣ２＝１０ｐＦ、Ｃ３＝１ｐＦ、Ｃ４＝１００ｆＦとするのでＶＢ＝８Ｖ、ＶＣ＝０ＶだったときにＥＰ信号が選択された時の出力端子５２５−ｎの電位ＶＣ’＝７．３Ｖとなり、ＤＡＣ回路５０３の動作上、十分な電位を出力端子５２５−ｎから出力出来る。このような構成をとると第１の実施例よりさらに構成素子数を減らすことができるが、第２蓄積容量６０８−ｎの素子サイズが大きくなるため、回路面積が大きくなる可能性があり、各種プロセス値を勘案してよりメリットのある方式を選択すればよい。また、トランジスターの閾値（Ｖｔｈ）が十分に低い場合は第２伝送ゲート６１４−ｎを片チャネル構成とし、第４インバーター回路６１０−ｎを略することができ、同様に第１伝送ゲート６０２−ｎを片チャネル構成として第１インバーター回路６０１−ｎを省略できるのは第１の実施例と同様である。
【００５１】
本実施例では第１の実施例と比較し、出力端子５２５−ｎ上の信号の極性が反転する。従って、極性及びγカーブをあわせるため、ＤＡＣ回路５０３について電位ＶＢ及び電位ＶＷの極性を第１の実施例とは逆に設定し、基準電位回路５５０内の抵抗値も設定を変更する必要がある。その他の回路構成等については図３のとおりであり、第１の実施例と何ら変わる点はない。
【００５２】
本実施例のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１、液晶表示装置９１０、電子機器９９０の構成は第１の実施例と同様であるので省略する。
【００５３】
なお、第２メモリ回路５０２についてはダイナミック型でなく、スタティック型のメモリ（Ｓ−ＲＡＭ）で構成しても良い。このような回路構成例を図１０に示す。図１０の構成では、第２メモリ回路５０２における単位メモリ５２１−ｎが、第３蓄積容量６１２−ｎを用いたダイナミック型メモリに代えて、スタティック型メモリ（Ｓ−ＲＡＭ）回路６１８−ｎを用いている。この回路はリークやＥＰ信号周期を気にする必要が無く、プロセスマージンが広くなる。一方、第１メモリ回路はダイナミック型であるので、従来の構成よりは素子数を低減でき、消費電力も低減可能である。しかしながら第１の実施例や図９の構成と比べれば素子数は大きくなるので、どちらの方式を選ぶかは以上の点を勘案して決めればよい。
【００５４】
（実施例３）
図１１は第３の実施例を実現するための第１メモリ回路５０１の単位メモリ回路５２０−ｎおよび第２メモリ回路５０２の単位メモリ回路５２１−ｎの回路構成であり、第１の実施例の図４にかわるものである。なお、データ線駆動回路３０２のブロック図、順次選択回路５００の回路図、ＤＡＣ回路５０３の回路図などは第１の実施例と基本的に同じなので説明を省略する。また、図１１中、図４と構成・動作が変わらない部分については同じ記号を用いることで詳細な説明は省略する。
【００５５】
本実施例では第１メモリ回路５０１の単位メモリ回路５２０−ｎにおける第１伝送ゲート６０２−ｎを通過したデジタル映像信号Ｄｍを表す電位は、レベルシフタ回路６３０―ｎの入力端子および第４蓄積容量６４０−ｎの一端に入力されて保持される。第４蓄積容量６４０−ｎの他端は接地されている。また、本実施例では、第１伝送ゲート６０２−ｎの出力と、第４蓄積容量６４０−ｎの一端と、レベルシフタ回路６３０−ｎの入力と、が接続された部分がノードＡである。
【００５６】
レベルシフタ回路６３０−ｎは第１トランジスター６３１−ｎと、第２トランジスター６３２−ｎと、第３トランジスター６３３−ｎと、を直列に接続した構成となっている。ここで第１トランジスター６３１−ｎおよび第２トランジスター６３２−ｎはｎチャネル型トランジスターであって、第３トランジスター６３３−ｎはｐチャネル型トランジスターである。第１トランジスター６３１−ｎは０Ｖ電源に、第３トランジスター６３３−ｎは電源電位ＶＰにそれぞれソース電極が接続される。ここで電源電位ＶＰは＋８ＶのＤＣ電源電位である。第１トランジスター６３１−ｎのゲート電極は順次選択回路５００の出力端子５１０−ｋ＋１に接続されており、第２トランジスター６３２−ｎおよび第３トランジスター６３３−ｎのゲート電極はレベルシフタ回路６３０−ｎの入力端子に接続されている。出力端子５１０−ｋ＋１が非選択（ＬＯＷ＝０Ｖ）になる場合は第１トランジスター６３１−ｎはＯＦＦ状態になり、レベルシフタ回路６３０−ｎからは常にＶＰ電位（＝８Ｖ）が出力され、貫通電流が流れないように構成されている。ここで出力端子５１０−ｋ＋１が選択（Ｈｉｇｈ＝８Ｖ）になると、レベルシフタ回路６３０−ｎの入力端子にかかる電圧が０Ｖであれば第３トランジスター６３３−ｎのインピーダンスは低くなり、第２トランジスター６３２−ｎはＯＦＦし、レベルシフタ回路６３０−ｎからは常にＶＰ電位（＝８Ｖ）が出力される。レベルシフタ回路６３０−ｎの入力端子にかかる電圧が＋３Ｖであれば第１トランジスター６３１−ｎ、第２トランジスター６３２−ｎ、第３トランジスター６３３−ｎは全てＯＮするので電源ＶＰから０Ｖ電源に向けて電流が流れるが、第３トランジスター６３３−ｎのインピーダンスは高く、第２トランジスター６３２−ｎのインピーダンスは低くなるように第１トランジスター６３１−ｎ、第２トランジスター６３２−ｎ、第３トランジスター６３３−ｎの素子サイズおよび閾値を適切に設定すれば、レベルシフタ回路６３０−ｎからは約０Ｖが出力される。例えば第１トランジスター６３１−ｎのチャネル幅１０μｍ・チャネル長５μｍ、第２トランジスター６３２−ｎのチャネル幅１００μｍ・チャネル長５μｍ、第３トランジスター６３３−ｎのチャネル幅５μｍ・チャネル長５μｍとし、第１トランジスター６３１−ｎ・第２トランジスター６３２−ｎの閾値（Ｖｔｈ）を＋１Ｖ、第３トランジスター６３３−ｎの閾値（Ｖｔｈ）を−３Ｖなどと調整すればよい。以上のようにしてノードＢには８Ｖ−約０Ｖにレベルシフトされた電位が充電される。なお、第４蓄積容量６４０−ｎの容量については第１伝送ゲート６０２−ｎのリーク電流によって決定され（ここでは１ｐＦ）、第１伝送ゲート６０２−ｎのリーク電流が十分小さければ省略しても構わない。なお、レベルシフタ回路６３０−ｎの出力は、第１の実施例で説明した第２蓄積容量６０８−ｎの一端と、単位メモリ回路５２１−ｎにおける第２クロックド・インバーター６１１−ｎの入力と、が接続された部分、すなわちノードＢに接続されている。
【００５７】
レベルシフタ回路６３０−ｎは本実施例で示した構成のみならず、出力端子５２０−ｎ＋１によって動作・非動作を制御できるようになっていれば既知のいかなる回路構成をとっても差し支えない。例えば図１２のような構成である。本構成では第２トランジスター６３２−ｎを第４トランジスター６３４−ｎに置き換えており、そのゲート電極はＶＰ電源に接続されている。回路面積や動作マージンからどちらの方式の方が良いかはトランジスターの特性によるので、プロセスの要求に応じて決めればよい。
【００５８】
本実施例のデータ線駆動回路３０２を用いたアクティブマトリクス基板１０１、液晶表示装置９１０、電子機器９９０の構成は第１の実施例と同様であるので省略する。
【産業上の利用可能性】
【００５９】
本発明は実施例の形態に限定されるものではなく、ＴＮモードではなく垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例に係るデータ線駆動回路のブロック図。
【図２】本発明の実施例に係る順次選択回路の回路図。
【図３】本発明の実施例に係るＤＡＣ回路の回路図。
【図４】本発明の第１の実施例に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図５】本発明の実施例に係るアクティブマトリクス基板の構成図。
【図６】本発明の実施例に係るアクティブマトリクス基板の画素回路図。
【図７】本発明の実施例に係る液晶表示装置の斜視図。
【図８】本発明の電子機器の実施例を示すブロック図。
【図９】本発明の第２の実施例に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図１０】本発明の第２の実施例の別実施形態に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図１１】本発明の第３の実施例に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【図１２】本発明の第３の実施例の別実施形態に係る第１メモリ回路の単位メモリ回路および第２メモリ回路の単位メモリ回路の回路図。
【符号の説明】
【００６１】
１０１…アクティブマトリクス基板、２０１…走査線、２０２…データ線、３０２…データ線駆動回路、５０１…第１メモリ回路、５０２…第２メモリ回路、５０３…ＤＡＣ回路、５２０−１〜１１５２０…第１メモリ回路の単位メモリ回路、５２１−１〜１１５２０…第２メモリ回路の単位メモリ回路、５２５−１〜１１５２０…第２メモリ回路の出力端子、４０１…画素スイッチング素子、４０２…画素電極、９１０…液晶表示装置、９９０…電子機器。
【図１】
2008070615.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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