(57)【要約】【課題】冗長化された各系に供給されるクロックの位相差を補正するにあたって、精度よく柔軟に位相制御をおこなうこと。【解決手段】スイッチカード３２３０ａは、スイッチカード３１３０ａから送信されたクロックをスイッチカード３１３０ａへ折り返す。そして、スイッチカード３２３０ａは、折り返されるクロックと、固定遅延回路３１４６ａから出力される比較基準クロックの位相を比較し、折り返されるクロックの位相が比較基準クロックの位相と一致するように、スイッチカード３２３０ａへ送信するクロックに遅延を加える可変遅延回路３１４３ａを制御する。同様の動作を全ての系で実行することにより、全てのクロックの位相が比較基準クロックと一致することとなる。【選択図】        図１
2008139903.tif 000002
【特許請求の範囲】
【請求項１】
クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数含んだ情報処理装置であって、
前記クロック供給先は、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し経路を備え、
前記クロック供給元は、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延手段と、
他のクロック供給元において供給される比較基準クロックと同位相の比較基準クロックを供給する比較基準クロック供給手段と、
対応するクロック供給先から折り返された折り返しクロックと、前記比較基準クロック供給手段によって供給された比較基準クロックの位相を比較する位相比較手段と、
前記位相比較手段の比較結果に基づいて、前記折り返しクロックの位相が前記比較基準クロックの位相と一致するように、前記可変遅延手段によって与えられる遅延量を制御する位相差制御手段とを備えたことを特徴とする情報処理装置。
【請求項２】
前記比較基準クロック供給手段は、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックに所定の大きさの固定遅延を加えることにより、前記比較基準クロックを生成し、供給することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数と、位相差を補正するための制御をおこなう位相差制御手段とを含んだ情報処理装置であって、
前記クロック供給先は、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し経路を備え、
前記クロック供給元は、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延手段と、
対応するクロック供給先から折り返された折り返しクロックと、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックの位相を比較する位相比較手段とを備え、
前記位相差制御手段は、前記位相比較手段の比較結果に基づいて、全てのクロック供給元から供給されるクロックの位相が一致するように、前記可変遅延手段によって与えられる遅延量を制御することを特徴とする情報処理装置。
【請求項４】
クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数含んだ装置における位相制御方法であって、
前記クロック供給元において、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延工程と、
前記クロック供給先において、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し工程と、
前記クロック供給元において、他のクロック供給元において供給される比較基準クロックと同位相の比較基準クロックを供給する比較基準クロック供給工程と、
前記クロック供給元において、対応するクロック供給先から折り返された折り返しクロックと、前記比較基準クロック供給工程によって供給された比較基準クロックの位相を比較する位相比較工程と、
前記クロック供給元において、前記位相比較工程の比較結果に基づいて、前記折り返しクロックの位相が前記比較基準クロックの位相と一致するように、前記可変遅延工程によって与えられる遅延量を制御する位相差制御工程と
を含んだことを特徴とする位相制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、冗長化された各系へ供給されるクロックが同期するように位相制御をおこなう情報処理装置および位相制御方法に関し、特に、精度よく柔軟に位相制御をおこなうことができる情報処理装置および位相制御方法に関する。
【背景技術】
【０００２】
高い信頼性を必要とするネットワークでは、通信経路が冗長化されるとともに、冗長構成を有する通信装置がネットワークを構成するために採用される。冗長構成を有する通信装置は、例えば、現用系と待機系からなる２重化された構成を有し、現用系の構成に障害が発生した場合に待機系の構成へ処理を引き継ぐことで通信断を回避する。
【０００３】
このように２重化された構成を有する通信装置では、可用性を高めるため、各種処理の動作タイミングを制御する基準クロックが、現用系と待機系に独立して供給されるが、現用系に供給される基準クロックと待機系に供給される基準クロックに位相差があると、現用系／待機系の切り替え時に主信号の送受信エラーが生じ、通信回線が瞬断するといった障害が発生する。
【０００４】
このような障害の発生を防止するためには、冗長化された各系に供給される基準クロックの位相差を補正し、基準クロックを正確に同期させる必要がある。基準クロックの位相差を補正するための従来技術は、特許文献１や特許文献２において開示されている。
【０００５】
特許文献１では、供給元から供給先へ伝達された基準クロックを供給元へ折り返す折り返しループを設け、この折り返しループのループ抵抗を測定した結果に基づいて供給元と供給先を接続するケーブルの長さを求め、基準クロックに与える遅延量を調整する技術が開示されている。
【０００６】
また、特許文献２では、基準クロックの供給先に遅延量の異なる固定遅延手段を複数設け、現用系と待機系の位相差が最も少なくなる固定遅延手段から出力される基準クロックを選択して使用する技術が開示されている。
【０００７】
【特許文献１】特開昭６２−２６９４３４号公報
【特許文献２】特開平１０−２４０３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、近年、通信速度の高速化に対応して、基準クロックが高速化されているため、特許文献１にて開示されている技術のように、ループ抵抗の測定結果に基づいてケーブル長を求めて遅延量を調整する方式では、遅延量を十分な精度で調整することは困難になっている。
【０００９】
また、特許文献２にて開示されている技術のように、固定遅延手段をもちいる方法では、ケーブル長公差や各種搭載部品の個体差等の様々な要因で生じる基準クロックの位相差に柔軟に対応することができず、位相差を補正できる幅が限定されてしまう。
【００１０】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、冗長化された各系に供給されるクロックの位相差を補正するにあたって、精度よく柔軟に位相制御をおこなうことができる情報処理装置および位相制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、本発明の一つの態様では、クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数含んだ情報処理装置であって、前記クロック供給先は、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し経路を備え、前記クロック供給元は、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延手段と、他のクロック供給元において供給される比較基準クロックと同位相の比較基準クロックを供給する比較基準クロック供給手段と、対応するクロック供給先から折り返された折り返しクロックと、前記比較基準クロック供給手段によって供給された比較基準クロックの位相を比較する位相比較手段と、前記位相比較手段の比較結果に基づいて、前記折り返しクロックの位相が前記比較基準クロックの位相と一致するように、前記可変遅延手段によって与えられる遅延量を制御する位相差制御手段とを備えたことを特徴とする。
【００１２】
また、本発明の他の態様では、クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数含んだ装置における位相制御方法であって、前記クロック供給元において、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延工程と、前記クロック供給先において、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し工程と、前記クロック供給元において、他のクロック供給元において供給される比較基準クロックと同位相の比較基準クロックを供給する比較基準クロック供給工程と、前記クロック供給元において、対応するクロック供給先から折り返された折り返しクロックと、前記比較基準クロック供給工程によって供給された比較基準クロックの位相を比較する位相比較工程と、前記クロック供給元において、前記位相比較工程の比較結果に基づいて、前記折り返しクロックの位相が前記比較基準クロックの位相と一致するように、前記可変遅延工程によって与えられる遅延量を制御する位相差制御工程とを含んだことを特徴とする。
【００１３】
これらの発明の態様によれば、クロック供給元において、クロック供給先から折り返されたクロックと、全てのクロック供給元で位相が一致している比較基準クロックとを比較し、クロックの位相が比較基準クロックの位相と一致するように、クロックに加える遅延量を調整することとしたので、冗長化された全ての系において、クロック供給元からクロック供給先へ供給されるクロックの位相を一致させることができる。
【００１４】
また、これらの発明の態様によれば、一旦クロック供給先へ送信されたクロックをクロック供給元へ折り返し、それを一方の比較対象として位相差を補正しているので、クロックを伝送する経路上の各種部品の個体差等に起因する位相差を精度よく補正することができる。また、これらの発明の態様によれば、可変遅延回路をもちいて位相差を補正しているので、様々な要因によって生じる位相差に柔軟に対応することができる。
【００１５】
また、これらの発明の態様によれば、各系の間でクロックを比較する処理がなく、各系がそれぞれ独立して動作して位相制御を実行することができるように構成したので、柔軟な運用が可能となる。
【００１６】
また、本発明の他の態様では、上記の発明の態様において、前記比較基準クロック供給手段は、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックに所定の大きさの固定遅延を加えることにより、前記比較基準クロックを生成し、供給することを特徴とする。
【００１７】
この発明の態様によれば、遅延を加えられる前のクロックに固定遅延を加えて比較基準クロックを生成するように構成したので、クロック供給先から折り返されるクロックよりも位相の遅れた比較基準クロックを生成し、可変遅延回路の遅延量を増加させるだけの制御で位相差を補正することが可能になる。
【００１８】
また、本発明の他の態様では、クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数と、位相差を補正するための制御をおこなう位相差制御手段とを含んだ情報処理装置であって、前記クロック供給先は、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し経路を備え、前記クロック供給元は、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延手段と、対応するクロック供給先から折り返された折り返しクロックと、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックの位相を比較する位相比較手段とを備え、前記位相差制御手段は、前記位相比較手段の比較結果に基づいて、全てのクロック供給元から供給されるクロックの位相が一致するように、前記可変遅延手段によって与えられる遅延量を制御することを特徴とする。
【００１９】
この発明の態様によれば、クロック供給先から折り返されたクロックと折り返される前のクロックとの位相差を、独立して設けられた位相差制御手段が取得し、この情報に基づいて、クロック供給先へ供給するクロックに加える遅延量を調整することとしたので、冗長化された全ての系において、クロック供給元からクロック供給先へ供給されるクロックの位相を一致させることができる。
【発明の効果】
【００２０】
本発明の一つの態様によれば、クロック供給元において、クロック供給先から折り返されたクロックと、全てのクロック供給元で位相が一致している比較基準クロックとを比較し、クロックの位相が比較基準クロックの位相と一致するように、クロックに加える遅延量を調整することとしたので、冗長化された全ての系において、クロック供給元からクロック供給先へ供給されるクロックの位相を一致させることができるという効果を奏する。
【００２１】
また、本発明の一つの態様によれば、一旦クロック供給先へ送信されたクロックをクロック供給元へ折り返し、それを一方の比較対象として位相差を補正しているので、クロックを伝送する経路上の各種部品の個体差等に起因する位相差を精度よく補正することができるという効果を奏する。
【００２２】
また、本発明の一つの態様によれば、可変遅延回路をもちいて位相差を補正しているので、様々な要因によって生じる位相差に柔軟に対応することができるという効果を奏する。
【００２３】
また、本発明の一つの態様によれば、各系の間でクロックを比較する処理がなく、各系がそれぞれ独立して動作して位相制御を実行することができるように構成したので、柔軟な運用が可能となるという効果を奏する。
【００２４】
また、本発明の一つの態様によれば、遅延を加えられる前のクロックに固定遅延を加えて比較基準クロックを生成するように構成したので、クロック供給先から折り返されるクロックよりも位相の遅れた比較基準クロックを生成し、可変遅延回路の遅延量を増加させるだけの制御で位相差を補正することが可能になるという効果を奏する。
【００２５】
また、本発明の一つの態様によれば、クロック供給先から折り返されたクロックと折り返される前のクロックとの位相差を、独立して設けられた位相差制御手段が取得し、この情報に基づいて、クロック供給先へ供給するクロックに加える遅延量を調整することとしたので、冗長化された全ての系において、クロック供給元からクロック供給先へ供給されるクロックの位相を一致させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
以下に添付図面を参照して、本発明に係る情報処理装置および位相制御方法の好適な実施の形態を詳細に説明する。なお、以下の実施例では、本発明をＳＯＮＥＴ（Synchronous Optical NETwork）／ＳＤＨ（Synchronous Digital Hierarchy）網の伝送装置に適用した場合を例にして説明をおこなうが、この実施例により本発明が特定されるものではない。
【実施例１】
【００２７】
まず、ＳＯＮＥＴ／ＳＤＨ網について例を示して説明する。図８は、ＵＰＳＲ（Unidirectional Path Switched Ring）方式で冗長化されたＳＯＮＥＴ／ＳＤＨ網の一例を示す図である。同図に示すように、ＳＯＮＥＴ／ＳＤＨ網は、光ファイバケーブルをもちいて、伝送装置と呼ばれる通信装置をリング状に接続して構成される。
【００２８】
図８の例では、伝送装置１００１〜１００６がリング状に接続されている。例えば、伝送装置１００１は、一方で伝送装置１００２と接続され、もう一方で伝送装置１００６と接続されている。このように２方向に設けられた接続の一方はＥＡＳＴ側と呼ばれ、他方はＷＥＳＴ側と呼ばれる。
【００２９】
また、ＳＯＮＥＴ／ＳＤＨ網は、リングプロテクションと呼ばれる冗長化機構を備える。図８の例では、伝送装置１００１は、伝送装置１００４へ信号を伝送するために、ＥＡＳＴ方向とＷＥＳＴ方向に同じチャネル番号をもつパスを設定している。そして、伝送装置１００１は、これらの２つのパスを通じて、同じ信号を伝送装置１００４へ向けて送信する。
【００３０】
そして、２方向から同じ信号を受信する伝送装置１００４は、品質状態のよいパスを通じて送信された信号を選択し、他方のパスを通じて送信された信号を破棄する。このようにしてパスを２重化することにより、一方のパスに障害が生じても他方のパスをもちいて通信接続を維持することが可能になる。この例に示した冗長化方式は、ＵＰＳＲと呼ばれる。
【００３１】
次に、図に示した伝送装置１００１〜１００６の構成について説明する。伝送装置１００１〜１００６は、従来のシェルフ型の伝送装置であり、複数のスロットを備えたシェルフと呼ばれる本体と、スロットに実装される各種カードとから構成される。伝送装置１００１〜１００６は、いずれも同様の構成を有するので、ここでは伝送装置１００１を例にして構成の説明をおこなう。
【００３２】
図９は、従来のシェルフ型の伝送装置１００１の構成を示すブロック図である。同図に示すように、伝送装置１００１には、高速インターフェースカード（以下、「高速Ｉ／Ｆカード」という）１１００ａ〜１１００ｄと、低速インターフェースカード（以下、「低速Ｉ／Ｆカード」という）１２００ａおよび１２００ｂと、スイッチカード１３００ａおよび１３００ｂとが実装されている。なお、図９では、説明を簡単にするため、主信号の送受信に関連する構成以外の図示を省略している。
【００３３】
高速Ｉ／Ｆカード１１００ａは、リング網を構成する光ファイバケーブルが接続されるインターフェースカードであり、受信機（Ｒｘ：Receiver）１１１０ａおよび送信機（Ｔｘ：Transmitter）１１２０ａを有する。高速Ｉ／Ｆカード１１００ｂ〜１１００ｄは、高速Ｉ／Ｆカード１１００ａと同様のインターフェースカードであり、それぞれ、受信機１１１０ｂおよび送信機１１２０ｂと、受信機１１１０ｃおよび送信機１１２０ｃと、受信機１１１０ｄおよび送信機１１２０ｄとを有する。
【００３４】
低速Ｉ／Ｆカード１２００ａは、リング網に接続されるイーサネット（登録商標）等のケーブルが接続されるインターフェースカードであり、受信機１２１０ａおよび送信機１２２０ａを有する。低速Ｉ／Ｆカード１２００ｂは、低速Ｉ／Ｆカード１２００ａと同様のインターフェースカードであり、受信機１２１０ｂおよび送信機１２２０ｂを有する。低速Ｉ／Ｆカード１２００ａおよび１２００ｂは、可用性を高めるため、一方が現用系（ＷＫ：Working）となり、他方が待機系（ＰＴ：Protected）となる冗長構成となっている。
【００３５】
スイッチカード１３００ａは、クロスコネクト処理とプロテクション切替処理をおこなう制御カードであり、ＴＳＩ（Time Slot Interchange）１３１０ａおよび１３２０ａと、パススイッチ（Ｐａｔｈ  ＳＷ）１３３０ａと、ラインスイッチ（Ｌｉｎｅ  ＳＷ）１３４０ａと、ラインブリッジ（Ｌｉｎｅ  ＢＲ）１３５０ａとを有する。
【００３６】
ＴＳＩ１３１０ａは、クロスコネクト処理をおこなう処理部であり、高速Ｉ／Ｆカード１１００ａ〜１１００ｄと、パススイッチ１３３０ａと、ラインスイッチ１３４０ａと接続される。同様に、ＴＳＩ１３２０ａも、クロスコネクト処理をおこなう処理部であり、高速Ｉ／Ｆカード１１００ａ〜１１００ｄと、パススイッチ１３３０ａと、ラインスイッチ１３４０ａと接続される。ＴＳＩ１３１０ａおよびＴＳＩ１３２０ａは、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００３７】
パススイッチ１３３０ａは、プロテクション切替処理をおこなう処理部であり、ＴＳＩ１３１０ａおよびＴＳＩ１３２０ａと、ラインブリッジ１３５０ａと接続される。ラインスイッチ１３４０ａは、低速Ｉ／Ｆカード１２００ａもしくは低速Ｉ／Ｆカード１２００ｂで受信された信号の一方をＴＳＩ１３１０ａおよび１３２０ａへ送信するスイッチであり、ラインブリッジ１３５０ａは、パススイッチ１３３０ａから送信された信号をＴＳＩ１３１０ａもしくはＴＳＩ１３２０ａへ送信するブリッジである。
【００３８】
スイッチカード１３００ｂは、クロスコネクト処理とプロテクション切替処理をおこなう制御カードであり、ＴＳＩ１３１０ｂおよび１３２０ｂと、パススイッチ１３３０ｂと、ラインスイッチ１３４０ｂと、ラインブリッジ１３５０ｂとを有する。スイッチカード１３００ａおよび１３００ｂは、同様の構成を有し、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００３９】
ここで、伝送装置１００１に対してＵＰＳＲ方式のリングプロテクションが適用されており、低速Ｉ／Ｆカード１２００ａ、スイッチカード１３００ａおよびＴＳＩ１３１０ａが現用系であると仮定して、伝送装置１００１の動作について説明する。
【００４０】
ＥＡＳＴ側の高速Ｉ／Ｆカード１１００ａの受信機１１１０ａで信号が受信されると、その信号は、ＴＳＩ１３１０ａへ送信される。信号を受信したＴＳＩ１３１０ａは、その信号を伝送したパスを確認し、そのパスが当該の伝送装置でＤＲＯＰされるパスでなければ、予め設定された経路設定に従って、受信した信号を高速Ｉ／Ｆカード１１００ｃもしくは１１００ｄへ送信し、ＷＥＳＴ側の隣接する伝送装置へ転送させる。上記の動作により、当該の伝送装置宛でない信号を反対側の伝送装置へ転送する処理が実現される。
【００４１】
一方、信号を伝送したパスが当該の伝送装置でＤＲＯＰされるパスであれば、ＴＳＩ１３１０ａは、その信号をパススイッチ１３３０ａへ送信する。パススイッチ１３３０ａは、パスアラームの検出状況等からＥＡＳＴ側とＷＥＳＴ側のいずれの回線品質が優れているかをチャネル単位で把握している。
【００４２】
そして、パススイッチ１３３０ａは、ＴＳＩ１３１０ａから信号を受信すると、その信号を伝達したパスのチャネルを確認し、そのチャネルにおいてはＷＥＳＴ側の回線品質が優れていると把握していたならばその信号を破棄し、そのチャネルにおいてはＥＡＳＴ側の回線品質が優れていると把握していたならばその信号をラインブリッジ１３５０ａ経由で低速Ｉ／Ｆカード１２００ａへ送信し、低速Ｉ／Ｆカード１２００ａに接続されたネットワークへ転送させる。
【００４３】
また、低速Ｉ／Ｆカード１２００ａの受信機１２１０ａで信号が受信されると、その信号は、ラインスイッチ１３４０ａへ送信される。信号を受信したラインスイッチ１３４０ａは、その信号をＴＳＩ１３１０ａへ送信する。そして、ＴＳＩ１３１０ａは、予め設定された経路設定に従って、受信した信号を高速Ｉ／Ｆカード１１００ａもしくは１１００ｂを経由してＥＡＳＴ側の隣接する伝送装置へ転送させ、また、高速Ｉ／Ｆカード１１００ｃもしくは１１００ｄを経由してＷＥＳＴ側の隣接する伝送装置へ転送させる。上記の動作により、ＵＰＳＲ方式のリングプロテクションが実現される。
【００４４】
このように、伝送装置１００１は、リングプロテクションにより通信経路を冗長化し、さらに、内部の構成を冗長化することにより非常に高い信頼性を実現する。
【００４５】
なお、図９では、伝送装置１００１が備えるスロットに、４つの高速Ｉ／Ｆカードと、２つの低速Ｉ／Ｆカードと、２つのスイッチカードが実装された例を示しているが、伝送装置１００１に実装される各カードの数はこの通りである必要はなく、また、伝送装置１００１はこれら以外のカードを実装することができる。
【００４６】
例えば、リング網の回線容量を増大させたい場合は、実装する高速Ｉ／Ｆカードの数を増やすことで対応することができる。また、非常に大容量のリング網を実現するために、伝送装置１００１が備えるスロットの数よりも多くのカードを実装する必要が生じた場合は、伝送装置１００１に代えて、複数のシェルフからなる伝送装置を利用することもできる。
【００４７】
次に、この複数のシェルフからなる伝送装置の構成について説明する。図１０は、複数のシェルフからなる伝送装置２０００の構成を示すブロック図である。同図に示すように、伝送装置２０００は、基本シェルフ２１００と、拡張シェルフ２２００という２つのシェルフから構成される。なお、図１０では、説明を簡単にするため、主信号の送受信に関連する構成以外の図示を省略している。
【００４８】
基本シェルフ２１００は、伝送装置２０００が動作するために必須のシェルフであり、同シェルフには、高速Ｉ／Ｆカード２１１０ａ〜２１１０ｄと、低速Ｉ／Ｆカード２１２０ａおよび２１２０ｂと、スイッチカード２１３０ａおよび２１３０ｂとが実装されている。高速Ｉ／Ｆカード２１１０ａ〜２１１０ｄは、リング網を構成する光ファイバケーブルが接続されるインターフェースカードであり、低速Ｉ／Ｆカード２１２０ａおよび２１２０ｂは、リング網に接続されるイーサネット（登録商標）等のケーブルが接続されるインターフェースカードである。
【００４９】
スイッチカード２１３０ａは、クロスコネクト処理とプロテクション切替処理をおこなう制御カードであり、高速Ｉ／Ｆカード２１１０ａおよび２１１０ｂと接続されるラインブリッジ２１３１ａおよびラインスイッチ２１３２ａと、高速Ｉ／Ｆカード２１１０ｃおよび２１１０ｄと接続されるラインブリッジ２１３３ａおよびラインスイッチ２１３４ａと、低速Ｉ／Ｆカード２１２０ａおよび２１２０ｂと接続されるラインスイッチ２１３５ａおよびラインブリッジ２１３６ａと、ＴＳＩ２１３７ａと、光アレイ２１３８ａとを有する。
【００５０】
ＴＳＩ２１３７ａは、基本シェルフ２１００および拡張シェルフ２２００が備える全ての高速Ｉ／Ｆカードおよび低速Ｉ／Ｆカードのクロスコネクト処理とプロテクション切替処理を一括しておこなう処理部である。ＴＳＩ２１３７ａは、同一カード上のラインブリッジ２１３１ａ、ラインスイッチ２１３２ａ、ラインブリッジ２１３３ａ、ラインスイッチ２１３４ａ、ラインスイッチ２１３５ａおよびラインブリッジ２１３６ａと直接接続され、さらに、光伝送ケーブル２３００ａを介して接続された拡張シェルフ２２００のスイッチカード２２３０ａ上のラインブリッジおよびラインスイッチとも接続される。
【００５１】
光アレイ２１３８ａは、光伝送ケーブル２３００ａを介してスイッチカード２１３０ａとスイッチカード２２３０ａの間で各種信号をやりとりするための光アレイである。
【００５２】
スイッチカード２１３０ｂは、クロスコネクト処理とプロテクション切替処理をおこなう制御カードであり、スイッチカード２１３０ａと同様の構成を有する。図１０では、図が複雑化するのを避けるため、スイッチカード２１３０ｂの配線の図示を省略しているが、スイッチカード２１３０ｂは、スイッチカード２１３０ａと同様に、高速Ｉ／Ｆカード２１１０ａ〜２１１０ｄと、低速Ｉ／Ｆカード２１２０ａおよび２１２０ｂと接続され、また、図示しない光伝送ケーブルを介して拡張シェルフ２２００のスイッチカード２２３０ｂとも接続される。スイッチカード２１３０ａおよび２１３０ｂは、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００５３】
拡張シェルフ２２００は、伝送装置２０００の回線収容能力等を高めるために増設されるシェルフであり、同シェルフには、高速Ｉ／Ｆカード２２１０ａ〜２２１０ｄと、低速Ｉ／Ｆカード２２２０ａおよび２２２０ｂと、スイッチカード２２３０ａおよび２２３０ｂとが実装されている。高速Ｉ／Ｆカード２２１０ａ〜２２１０ｄは、リング網を構成する光ファイバケーブルが接続されるインターフェースカードであり、低速Ｉ／Ｆカード２２２０ａおよび２２２０ｂは、リング網に接続されるイーサネット（登録商標）等のケーブルが接続されるインターフェースカードである。
【００５４】
スイッチカード２２３０ａは、クロスコネクト処理とプロテクション切替処理を基本シェルフ２１００のスイッチカード２１３０ａに依頼する制御カードであり、高速Ｉ／Ｆカード２２１０ａおよび２２１０ｂと接続されるラインブリッジ２２３１ａおよびラインスイッチ２２３２ａと、高速Ｉ／Ｆカード２２１０ｃおよび２２１０ｄと接続されるラインブリッジ２２３３ａおよびラインスイッチ２２３４ａと、低速Ｉ／Ｆカード２２２０ａおよび２２２０ｂと接続されるラインスイッチ２２３５ａおよびラインブリッジ２２３６ａと、光アレイ２２３８ａとを有する。
【００５５】
光アレイ２２３８ａは、光伝送ケーブル２３００ａを介してスイッチカード２１３０ａとスイッチカード２２３０ａの間で各種信号をやりとりするための光アレイである。
【００５６】
スイッチカード２２３０ｂは、クロスコネクト処理とプロテクション切替処理を基本シェルフ２１００のスイッチカード２１３０ｂに依頼する制御カードであり、スイッチカード２２３０ａと同様の構成を有する。図１０では、図が複雑化するのを避けるため、スイッチカード２２３０ｂの配線の図示を省略しているが、スイッチカード２２３０ｂは、スイッチカード２２３０ａと同様に、高速Ｉ／Ｆカード２２１０ａ〜２２１０ｄと、低速Ｉ／Ｆカード２２２０ａおよび２２２０ｂと接続され、また、図示しない光伝送ケーブルを介して基本シェルフ２１００のスイッチカード２１３０ｂとも接続される。スイッチカード２２３０ａおよび２２３０ｂは、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００５７】
このように、伝送装置２０００は、内部の構成を冗長化することにより非常に高い信頼性を実現する。また、伝送装置２０００は、基本シェルフ２１００に拡張シェルフ２２００を増設して構成されているので、非常に高い回線処理能力を実現することができる。なお、図１０の例では、基本シェルフ２１００に拡張シェルフ２２００を１つだけ増設した例を示しているが、さらに高い回線処理能力を必要とされる場合には、複数の拡張シェルフ２２００を増設することもできる。
【００５８】
ところで、図１０に示した伝送装置２０００の場合、拡張シェルフ２２００のスイッチカード２２３０ａが動作するための基準クロックは基本シェルフ２１００のスイッチカード２１３０ａから供給され、拡張シェルフ２２００のスイッチカード２２３０ｂが動作するための基準クロックは基本シェルフ２１００のスイッチカード２１３０ｂから供給される。
【００５９】
ここで、例えば、スイッチカード２１３０ａからスイッチカード２２３０ａへ基準クロックを供給する経路の長さと、スイッチカード２１３０ｂからスイッチカード２２３０ｂへ基準クロックを供給する経路の長さに差があると、スイッチカード２２３０ａに供給される基準クロックと、スイッチカード２２３０ｂに供給される基準クロックに位相差（Ｓｋｅｗ）が生じることになる。このような位相差は、各種搭載部品の個体差や、温度変化等の環境的な要因によっても生じることがある。
【００６０】
現用系と待機系に供給される基準クロックに位相差があると、障害の発生や運用上の理由により、現用系から待機系へ処理を切り替えようとした場合に、拡張シェルフ２２００に接続された回線において瞬断が発生してしまう。ＳＯＮＥＴ／ＳＤＨ網は、大規模ネットワークのバックボーンとして利用されることが多く、信頼性を非常に重視されるため、このような瞬断の発生は重大な問題である。
【００６１】
次に、現用系と待機系に供給される基準クロックの位相差を補正するために、従来とられてきた方法について説明する。図１１は、従来の位相制御方法を説明するためのブロック図である。なお、同図は、図１０に示した伝送装置２０００における基準クロックの伝送に関連する構成を示したものである。
【００６２】
同図に示すように、基本シェルフ２１００には、スイッチカード２１３０ａおよび２１３０ｂに加えて、クロック分配カード２１５０ａおよび２１５０ｂが実装されている。クロック分配カード２１５０ａおよび２１５０ｂは、基準クロックを生成し、シェルフ内の各部へ供給するカードであり、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００６３】
スイッチカード２１３０ａは、クロック分配カード２１５０ａおよび２１５０ｂから供給される基準クロックを受信し、スイッチカード２２３０ａへ伝送するために、スイッチ（ＳＷ）２１４１ａと、ＰＬＬ（Phase Locked Loop）回路２１４２ａと、送信機（Ｔｘ）２１４４ａとを有する。
【００６４】
スイッチ２１４１ａは、クロック分配カード２１５０ａもしくは２１５０ｂから供給されるクロックのうち、現用系から供給される基準クロックをＰＬＬ回路２１４２ａへ出力する処理部であり、ＰＬＬ回路２１４２ａは、基準クロックを安定化させる処理部であり、送信機２１４４ａは、ＰＬＬ回路２１４２ａによって安定化された基準クロックを光伝送ケーブル２３００ａを通じてスイッチカード２２３０ａへ向けて送信する処理部である。
【００６５】
スイッチカード２１３０ｂは、スイッチカード２１３０ａと同様の構成を有するカードであり、クロック分配カード２１５０ａおよび２１５０ｂから供給される基準クロックを受信し、スイッチカード２２３０ｂへ伝送するために、スイッチ（ＳＷ）２１４１ｂと、ＰＬＬ回路２１４２ｂと、送信機（Ｔｘ）２１４４ｂとを有する。
【００６６】
また、拡張シェルフ２２００には、スイッチカード２２３０ａおよび２２３０ｂに加えて、クロック分配カード２２５０ａおよび２２５０ｂが実装されている。クロック分配カード２２５０ａおよび２２５０ｂは、スイッチカード２２３０ａもしくは２２３０ｂから供給される基準クロックをシェルフ内の各部へ分配するカードであり、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００６７】
スイッチカード２２３０ａは、スイッチカード２１３０ａから供給される基準クロックを受信し、利用するために、受信機（Ｒｘ）２２４１ａと、ＰＬＬ回路２２４２ａと、固定遅延回路（ＤＬ：Delay Line）２２４３ａと、セレクタ（ＳＥＬ）２２４４ａとを有する。
【００６８】
受信機２２４１ａは、光伝送ケーブル２３００ａを通じて供給された基準クロックを受信する処理部であり、ＰＬＬ回路２２４２ａは、受信機２２４１ａにおいて受信された基準クロックをスイッチカード２２３０ａの各種動作にもちいるために安定化させる処理部である。
【００６９】
固定遅延回路２２４３ａは、受信機２２４１ａにおいて受信された基準クロックに所定の大きさの固定遅延を加える固定遅延回路であり、セレクタ２２４４ａは、受信機２２４１ａにおいて受信された基準クロックと、固定遅延回路２２４３ａによって固定遅延を加えられた基準クロックの一方を選択してクロック分配カード２２５０ａおよび２２５０ｂへ供給する処理部である。
【００７０】
スイッチカード２２３０ｂは、スイッチカード２２３０ａと同様の構成を有するカードであり、スイッチカード２１３０ｂから供給される基準クロックを受信し、利用するために、受信機（Ｒｘ）２２４１ｂと、ＰＬＬ回路２２４２ｂと、固定遅延回路（ＤＬ）２２４３ｂと、セレクタ（ＳＥＬ）２２４４ｂとを有する。
【００７１】
このように、従来の位相制御方法では、基準クロックに固定遅延を加える固定遅延回路（例えば、固定遅延回路２２４３ａや固定遅延回路２２４３ｂ）と、固定遅延を加えられた基準クロックと固定遅延を加えられていない基準クロックのいずれかを選択して出力するセレクタ（例えば、セレクタ２２４４ａやセレクタ２２４４ｂ）とを設け、各種条件に応じてセレクタの選択を切り替えることにより、基準クロックの位相差を補正していた。
【００７２】
なお、図１１の例では、固定遅延回路を１つしか設けていないが、遅延量の異なる固定遅延回路を複数設け、セレクタが、これらの固定遅延回路によって異なる大きさの遅延を加えられた基準クロックと固定遅延を加えられていない基準クロックのいずれかを選択して出力するように構成される場合もあった。
【００７３】
しかしながら、固定遅延を加えることで基準クロックの位相差を補正する従来の方式は、カードを実装するスロットの位置の違いによって生じる位相差のように、定常的な位相差を補正するためには有効であったが、ケーブル長公差や各種搭載部品の個体差等の様々な要因で生じる基準クロックの位相差に柔軟に対応することができず、位相差を補正できる幅が限定されてしまうという問題があった。
【００７４】
次に、本実施例に係る位相制御方法について説明する。図１は、本実施例に係る位相制御方法を説明するためのブロック図である。同図は、本実施例に係る位相制御方法を実行する伝送装置３０００において基準クロックの伝送に関連する構成を示している。なお、伝送装置３０００が主信号を伝送するための構成は、伝送装置２０００と同様であるものとする。
【００７５】
同図に示すように、伝送装置３０００は、基本シェルフ３１００と、拡張シェルフ３２００とからなる。なお、回線処理能力を高めるため、拡張シェルフ３２００と同様の構成を有する複数のシェルフを基本シェルフ３１００に接続することもでき、その場合も、本実施例に係る位相制御方法は有効である。
【００７６】
基本シェルフ３１００は、伝送装置３０００が動作するために必須のシェルフであり、同シェルフには、スイッチカード３１３０ａおよび３１３０ｂと、クロック分配カード３１５０ａおよび３１５０ｂとが実装されている。クロック分配カード３１５０ａおよび３１５０ｂは、基準クロックを生成し、シェルフ内の各部へ供給するカードであり、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００７７】
スイッチカード３１３０ａは、クロスコネクト処理とプロテクション切替処理をおこなうとともに、クロック分配カード３１５０ａおよび３１５０ｂから供給される基準クロックを受信し、スイッチカード３２３０ａへ伝送するカードである。
【００７８】
スイッチカード３１３０ａは、クロック分配カード３１５０ａおよび３１５０ｂから供給される基準クロックを受信し、スイッチカード３２３０ａへ伝送するために、スイッチ（ＳＷ）３１４１ａと、ＰＬＬ回路３１４２ａと、可変遅延回路（ＶＤＬ：Variable Delay Line）３１４３ａと、送信機（Ｔｘ）３１４４ａと、受信機（Ｒｘ）３１４５ａと、固定遅延回路３１４６ａと、位相比較部（ＰＣ：Phase Comparator）３１４７ａと、位相差制御部３１４８ａとを有する。
【００７９】
スイッチ３１４１ａは、クロック分配カード３１５０ａもしくは３１５０ｂから供給されるクロックのうち、現用系から供給される基準クロックをＰＬＬ回路３１４２ａへ出力する処理部であり、ＰＬＬ回路３１４２ａは、基準クロックを安定化させる処理部である。
【００８０】
可変遅延回路３１４３ａは、ＰＬＬ回路３１４２ａによって安定化された基準クロックに対して遅延を加える処理部である。可変遅延回路３１４３ａは、位相差制御部３１４８ａの制御に従って、基準クロックに加える遅延量を、一定の幅の範囲で変動させる。送信機３１４４ａは、可変遅延回路３１４３ａによって遅延を加えられた基準クロックをスイッチカード３２３０ａへ向けて送信する処理部である。
【００８１】
受信機３１４５ａは、スイッチカード３２３０ａから折り返された基準クロックを受信し、位相比較部３１４７ａへ出力する処理部である。伝送装置３０００では、スイッチカード３１３０ａからスイッチカード３２３０ａへ供給された基準クロックを、スイッチカード３１３０ａへ折り返す経路が設けられており、受信機３１４５ａは、この経路を通じて折り返された基準クロックを受信する。
【００８２】
固定遅延回路３１４６ａは、ＰＬＬ回路２１４２ａによって安定化された基準クロックに対して所定の大きさの固定遅延を加えることによって比較基準クロックを生成し、位相比較部３１４７ａへ出力する処理部である。基本シェルフ３１００の全てのスイッチカードの固定遅延回路は、十分に短い経路を通じて、同一のクロック分配カードから基準クロックを供給され、これに同じ大きさの固定遅延を加えるように構成されているので、全ての固定遅延回路が生成する比較基準クロックは、同位相となる。
【００８３】
位相比較部３１４７ａは、受信機３１４５ａから供給される基準クロックと、固定遅延回路３１４６ａから供給される比較基準クロックとの位相差を比較し、その結果を位相差制御部３１４８ａへ通知する処理部である。
【００８４】
位相差制御部３１４８ａは、位相制御のための各種制御をおこなう制御部であり、位相比較部３１４７ａから通知された位相差の比較結果に基づいて、可変遅延回路３１４３ａにおいて基準クロックに与える遅延量を制御する。具体的には、位相差制御部３１４８ａは、スイッチカード３２３０ａで折り返され、受信機３１４５ａから供給される基準クロックの位相が、比較基準クロックの位相と一致するように遅延量を制御する。
【００８５】
スイッチカード３１３０ｂは、スイッチカード３１３０ａと同様の構成を有するカードであり、クロック分配カード３１５０ａおよび３１５０ｂから供給される基準クロックを受信し、スイッチカード３２３０ｂへ伝送するために、スイッチ（ＳＷ）３１４１ｂと、ＰＬＬ回路３１４２ｂと、可変遅延回路（ＶＤＬ）３１４３ｂと、送信機（Ｔｘ）３１４４ｂと、受信機（Ｒｘ）３１４５ｂと、固定遅延回路３１４６ｂと、位相比較部（ＰＣ）３１４７ｂと、位相差制御部３１４８ｂとを有する。
【００８６】
拡張シェルフ３２００は、伝送装置３０００の回線収容能力等を高めるために増設されるシェルフであり、同シェルフには、スイッチカード３２３０ａおよび３２３０ｂと、クロック分配カード３２５０ａおよび３２５０ｂとが実装されている。クロック分配カード３２５０ａおよび３２５０ｂは、スイッチカード３２３０ａもしくは３２３０ｂから供給される基準クロックをシェルフ内の各部へ分配するカードであり、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【００８７】
スイッチカード３２３０ａは、クロスコネクト処理とプロテクション切替処理をスイッチカード３１３０ａへ依頼するとともに、スイッチカード３１３０ａから供給される基準クロックを受信し、クロック分配カード３２５０ａおよび３２５０ｂへ伝送する処理部である。また、スイッチカード３２３０ａは、位相制御のために、スイッチカード３１３０ａから供給される基準クロックをスイッチカード３１３０ａへ折り返す。
【００８８】
スイッチカード３２３０ａは、基準クロックの受信や伝送をおこなうために、受信機（Ｒｘ）３２４１ａと、ＰＬＬ回路３２４２ａと、固定遅延回路（ＤＬ）３２４３ａと、セレクタ（ＳＥＬ）３２４４ａと、送信機（Ｔｘ）３２４５ａと、折り返し経路３２４６ａとを有する。
【００８９】
受信機３２４１ａ〜セレクタ３２４４ａは、図１１に示した受信機２２４１ａ〜セレクタ２２４４ａと同様であるので説明を省略する。折り返し経路３２４６ａは、受信機３２４１ａにて受信された基準クロックを折り返して送信機３２４５ａへ伝送する経路であり、送信機３２４５ａは、折り返し経路３２４６ａを通じて伝送された基準クロックをスイッチカード３１３０ａの受信機３１４５ａへ向けて送信する処理部である。
【００９０】
スイッチカード３２３０ｂは、スイッチカード３２３０ａと同様の構成を有するカードであり、スイッチカード３１３０ｂから供給される基準クロックを受信し、クロック分配カード３２５０ａおよび３２５０ｂへ伝送するほか、位相制御のために、スイッチカード３１３０ｂから供給される基準クロックをスイッチカード３１３０ｂへ折り返す。スイッチカード３２３０ｂは、基準クロックの受信や伝送をおこなうために、受信機（Ｒｘ）３２４１ｂと、ＰＬＬ回路３２４２ｂと、固定遅延回路（ＤＬ）３２４３ｂと、セレクタ（ＳＥＬ）３２４４ｂと、送信機（Ｔｘ）３２４５ｂと、折り返し経路３２４６ｂとを有する。
【００９１】
続いて、図１に示した伝送装置３０００における位相制御方法の手順について説明する。なお、ここでは、クロック分配カード３１５０ａが現用系となっていて、スイッチカード３１３０ａおよび３１３０ｂに基準クロックを供給しているものとする。
【００９２】
クロック分配カード３１５０ａは、基準クロックを生成し、スイッチカード３１３０ａおよび３１３０ｂへ向けて送信する。そして、スイッチカード３１３０ａにおいて、スイッチ３１４１ａによって受信され、ＰＬＬ回路３１４２ａから出力された信号は、固定遅延回路３１４６ａに入力され（ステップＳ１１）、固定量の遅延を加えられた後、位相比較部３１４７ａへ出力される（ステップＳ１２）。
【００９３】
一方、ＰＬＬ回路３１４２ａから出力された信号は、可変遅延回路３１４３ａにも入力され、所定の大きさの遅延を加えられた後、送信機３１４４ａへ出力される（ステップＳ１３）。この段階では、位相差制御部３１４８ａは、予め定められた大きさの遅延量を加えるように可変遅延回路３１４３ａを制御する。
【００９４】
送信機３１４４ａに入力された信号は、光伝送ケーブルを通じて、スイッチカード３２３０ａの受信機３２４１ａへ送信され（ステップＳ１４）、折り返し経路３２４６ａを通じて送信機３２４５ａへ送信され（ステップＳ１５）、光伝送ケーブルを通じてスイッチカード３１３０ａの受信機３１４５ａへ送信された後（ステップＳ１６）、位相比較部３１４７ａへ出力される（ステップＳ１７）。
【００９５】
そして、これと平行して、スイッチカード３１３０ｂにおいても同様の動作がおこなわれ、固定遅延回路３１４６ｂによって固定量の遅延を加えられた信号と、スイッチカード３２３０ｂから折り返された信号とが位相比較部３１４７ｂによって受信される。
【００９６】
この段階で位相比較部３１４７ａおよび３１４７ｂが受信する信号の例を図２−１に示す。スイッチカード３１３０ａにおいて、ＰＬＬ回路３１４２ａから出力された信号２１ａは、固定遅延回路３１４６ａにおいて遅延量１１を加えられ、信号２２ａとなって位相比較部３１４７ａに受信される。
【００９７】
また、ＰＬＬ回路３１４２ａから出力された後、スイッチカード３２３０ａから折り返されて受信機３１４５ａから出力された信号２３ａは、伝送過程でわずかに遅延して位相比較部３１４７ａに受信される。そして、位相比較部３１４７ａに到達する段階で、信号２２ａと信号２３ａには、位相差１２が生じていることになる。
【００９８】
一方、スイッチカード３１３０ｂにおいては、ＰＬＬ回路３１４２ａから信号２１ａが出力されるのと同じタイミングで、ＰＬＬ回路３１４２ｂから信号２１ｂが出力される。スイッチカード３１３０ａとスイッチカード３１３０ｂは、同じ設計のカードであり、クロック分配カード３１５０ａからＰＬＬ回路３１４２ａおよびＰＬＬ回路３１４２ｂへの経路が十分に短いため、信号２１ａと信号２１ｂは、同位相になっている。
【００９９】
そして、信号２１ｂは、固定遅延回路３１４６ｂにおいて遅延量１１を加えられ、信号２２ｂとなって位相比較部３１４７ｂに受信されるが、固定遅延回路３１４６ａが与える遅延量と固定遅延回路３１４６ｂが与える遅延量は、いずれも遅延量１１であるため、信号２２ａと信号２２ｂも、同位相になっている。
【０１００】
また、ＰＬＬ回路３１４２ｂから出力された後、スイッチカード３２３０ｂから折り返されて受信機３１４５ｂから出力された信号２３ｂは、伝送過程でわずかに遅延して位相比較部３１４７ｂに受信される。そして、位相比較部３１４７ｂに到達する段階で、信号２２ｂと信号２３ｂには、位相差１３が生じていることになる。
【０１０１】
ここで、信号２３ａと信号２３ｂを比較すると、伝送過程で生じる遅延の大きさの差の分だけ位相差が生じている。この位相差は、例えば、スイッチカード３１３０ａとスイッチカード３２３０ａを接続するケーブルと、スイッチカード３１３０ｂとスイッチカード３２３０ｂを接続するケーブルの長さの違いによって生じる。スイッチカード間の接続には、同じ規格のケーブルが使用されるが、ケーブル長には公差があり、この公差が位相差を生じさせる。
【０１０２】
そして、固定遅延回路３１４６ａからの信号と受信機３１４５ａからの信号を受信した位相比較部３１４７ａは、両者の位相を比較し、その結果を位相差制御部３１４８ａに通知する（ステップＳ１８）。そして、位相差制御部３１４８ａは、受信機３１４５ａからの信号が、固定遅延回路３１４６ａからの信号と同位相になるように、可変遅延回路３１４３ａが加える遅延量を制御する（ステップＳ１９）。
【０１０３】
この一連の動作により、あるいは、この一連の動作を何度か繰り返すことにより、位相比較部３１４７ａにおいて、固定遅延回路３１４６ａから受信する信号の位相と、受信機３１４５ａから受信する信号の位相が一致することとなる。そして、スイッチカード３１３０ｂにおいても、同様の動作がおこなわれ、位相比較部３１４７ｂにおいて、固定遅延回路３１４６ｂから受信する信号の位相と、受信機３１４５ｂから受信する信号の位相が一致することとなる。
【０１０４】
この段階で位相比較部３１４７ａおよび３１４７ｂが受信する信号の例を図２−２に示す。スイッチカード３１３０ａにおいて、ＰＬＬ回路３１４２ａから出力された信号２１ａは、固定遅延回路３１４６ａにおいて遅延量１１を加えられ、信号２２ａとなって位相比較部３１４７ａに受信される。
【０１０５】
また、ＰＬＬ回路３１４２ａから出力された後、スイッチカード３２３０ａから折り返されて受信機３１４５ａから出力された信号２４ａは、伝送過程において生じる遅延に加えて、可変遅延回路３１４３ａにおいて、位相差１２に相当する遅延量を加えられて、位相比較部３１４７ａに受信される。可変遅延回路３１４３ａが加える遅延により、信号２２ａと信号２４ａの位相差はなくなっている。
【０１０６】
同様に、スイッチカード３１３０ｂにおいても、可変遅延回路３１４３ｂが、位相差１３に相当する遅延量を加えることにより、固定遅延回路３１４６ｂが出力する信号２２ｂと、受信機３１４５ｂが出力する信号２４ｂの位相の位相差はなくなっている。
【０１０７】
そして、信号２２ａと信号２２ｂは、既に説明したように同位相であるので、信号２２ａと信号２２ｂとの位相差をなくしたことにより、スイッチカード３１３０ａからスイッチカード３２３０ａに送信され、スイッチカード３１３０ａへ折り返された信号２４ａと、スイッチカード３１３０ｂからスイッチカード３２３０ｂに送信され、スイッチカード３１３０ｂへ折り返された信号２４ｂも同位相となり、現用系と待機系の基準クロックの位相同期が実現されたことになる。
【０１０８】
なお、上記の一連の動作は、伝送装置３０００の稼働中、常に実行されている必要はなく、伝送装置３０００の初期処理がおこなわれる期間内に上記の動作を実行して現用系と待機系の基準クロックの位相を同期させ、その後は、可変遅延回路３１４３ａと可変遅延回路３１４３ｂが、それぞれ指定された一定の遅延量を基準クロックに加え続けるように構成してもよい。
【０１０９】
次に、図１に示した位相比較部３１４７ａおよび位相差制御部３１４８ａの構成について説明する。なお、図１に示した位相比較部３１４７ｂは、位相比較部３１４７ａと同様の構成を有し、位相差制御部３１４８ｂは、位相差制御部３１４８ａと同様の構成を有する。
【０１１０】
図３は、位相比較部３１４７ａの構成を示すブロック図である。同図に示すように、位相比較部３１４７ａは、固定遅延回路３１４６ａの出力に相当するＲｅｆ．Ａと、受信機３１４５ａの出力に相当するＲｅｆ．Ｂという２つの基準クロックを受信し、それらの比較結果をＰＣｏｕｔ−Ｈ信号およびＰＣｏｕｔ−Ｌ信号として出力する回路であり、１／２分周回路１１１と、１／２分周回路１１２と、固定遅延回路１１３と、ＸＯＲ回路１１４と、ループフィルタ（ＬＰＦ）１１５と、バイアス電圧比較器１１６と、バイアス電圧比較器１１７とを有する。
【０１１１】
１／２分周回路１１１は、Ｒｅｆ．Ａを１／２分周する回路であり、１／２分周回路１１２は、Ｒｅｆ．Ｂを１／２分周する回路である。固定遅延回路１１３は、１／２分周回路１１２によって１／２分周された信号にπ／２分の遅延を加える回路である。ＸＯＲ回路１１４は、１／２分周回路１１１から出力される信号と、固定遅延回路１１３から出力される信号との排他的論理和をとる回路である。
【０１１２】
ループフィルタ１１５は、ＸＯＲ回路１１４から出力された信号を平滑化する回路である。バイアス電圧比較器１１６は、ループフィルタ１１５から出力される信号の電圧値と、ロックエリアの上限の電圧値であるＯｆｆｓｅｔ−Ｈとを比較し、ループフィルタ１１５から出力される信号の電圧値の方が高い場合に、ＰＣｏｕｔ−Ｈ信号をオンにする回路であり、バイアス電圧比較器１１７は、ループフィルタ１１５から出力される信号の電圧値と、ロックエリアの下限の電圧値であるＯｆｆｓｅｔ−Ｌとを比較し、ループフィルタ１１５から出力される信号の電圧値の方が低い場合に、ＰＣｏｕｔ−Ｌ信号をオンにする回路である。
【０１１３】
ここで、位相比較部３１４７ａの動作について具体例を示しながら説明する。図４−１は、Ｒｅｆ．ＢがＲｅｆ．Ａよりも遅れている場合の動作を示している。同図に示すように、１／２分周回路１１１は、入力されるＲｅｆ．Ａ（信号４１ａ）を１／２分周することにより、信号４２ａを生成する。
【０１１４】
同様に、１／２分周回路１１２は、入力されるＲｅｆ．Ｂ（信号４１ｂ）を１／２分周することにより、信号４２ｂを生成し、さらに、固定遅延回路１１３は、信号４２ｂにπ／２分の遅延量３１を加えて、信号４３ｂを生成する。
【０１１５】
そして、ＸＯＲ回路１１４は、信号４２ａと信号４３ｂの排他的論理和をとって、信号４４を生成する。Ｒｅｆ．ＢがＲｅｆ．Ａよりも遅れている場合、信号４４は、図４−１に示すように、ハイの状態が長い信号となり、ループフィルタ１１５の出力する信号４５は、ロックエリア４６よりも高い電圧を保つこととなる。この結果、Ｒｅｆ．ＢがＲｅｆ．Ａよりも遅れている場合には、ＰＣｏｕｔ−Ｈ信号がオンになる。
【０１１６】
一方、Ｒｅｆ．ＢがＲｅｆ．Ａよりも進んでいる場合、信号４４は、図４−２に示すように、ローの状態が長い信号となり、ループフィルタ１１５の出力する信号４５は、ロックエリア４６よりも低い電圧を保つこととなる。この結果、Ｒｅｆ．ＢがＲｅｆ．Ａよりも進んでいる場合には、ＰＣｏｕｔ−Ｌ信号がオンになる。
【０１１７】
また、Ｒｅｆ．ＢとＲｅｆ．Ａの同期がとれている場合、信号４４は、図４−３に示すように、ハイの状態の長さとローの状態の長さがほぼ均衡した信号となり、ループフィルタ１１５の出力する信号４５は、ロックエリア４６内に収まることとなる。この結果、Ｒｅｆ．ＢとＲｅｆ．Ａの同期がとれている場合には、ＰＣｏｕｔ−Ｈ信号とＰＣｏｕｔ−Ｌ信号はいずれもオフになる。
【０１１８】
図５は、位相差制御部３１４８ａの構成を示すブロック図である。同図に示すように、位相差制御部３１４８ａは、位相補正判定回路２１０と、保護回路（Ｇｕａｒｄ）２２０と、アップダウンカウンタ（Ｕｐ／Ｄｏｗｎ  ＣＴＲ）２３０と、デコーダ（ＤＥＣ）２４０とを有する。
【０１１９】
位相補正判定回路２１０は、“Ｈ”ｃｏｎｔという制御フラグと、“Ｌ”ｃｏｎｔという制御フラグと、Ｌｏｃｋという制御フラグという３つの制御フラグをもつ。“Ｈ”ｃｏｎｔは、ＰＣｏｕｔ−Ｈ信号がオンの場合に立つ制御フラグであり、Ｒｅｆ．Ｂの位相を進ませる必要があることを示す。“Ｌ”ｃｏｎｔは、ＰＣｏｕｔ−Ｌ信号がオンの場合に立つ制御フラグであり、Ｒｅｆ．Ｂの位相を遅らせる必要があることを示す。Ｌｏｃｋは、ＰＣｏｕｔ−Ｈ信号とＰＣｏｕｔ−Ｌ信号がオフの場合に立つ制御フラグであり、Ｒｅｆ．ＢとＲｅｆ．Ａの同期がとれていることを示す。
【０１２０】
保護回路２２０は、可変遅延回路３１４３ａの制御がばたつくことがないように、位相補正判定回路２１０の各制御フラグの状態が一定時間変動しないことを確認し、その後、各制御フラグの状態をアップダウンカウンタ２３０へ通知する回路である。アップダウンカウンタ２３０は、保護回路２２０からの通知に基づいて、前回の制御方向に対して制御を増加させるか、減衰させるか、あるいは、制御を中止するかを示す信号を出力する回路である。デコーダ２４０は、アップダウンカウンタ２３０の出力を可変遅延回路３１４３ａを制御するための信号へ変換する回路である。
【０１２１】
このように、位相差制御部３１４８ａは、ＰＣｏｕｔ−Ｈ信号およびＰＣｏｕｔ−Ｌ信号を受信し、それらの信号に基づいて可変遅延回路３１４３ａを制御するための信号を出力する回路となっている。
【０１２２】
上述してきたように、本実施例１に係る位相制御方法では、基準クロックの供給元において、供給先から折り返された基準クロックと、全ての供給元で位相が一致している比較基準クロックとを比較し、基準クロックの位相が比較基準クロックの位相と一致するように、基準クロックに加える遅延量を調整することとしたので、現用系において供給元から供給先へ供給される基準クロックと、待機系において供給元から供給先へ供給される基準クロックの位相差を補正し、位相を一致させることができる。
【０１２３】
また、本実施例１に係る位相制御方法では、一旦供給先へ送信された基準クロックを供給元へ折り返し、それを一方の比較対象として位相差を補正しているので、基準クロックを伝送する経路上の各種部品の個体差等に起因する位相差を精度よく補正することができる。また、本実施例１に係る位相制御方法では、可変遅延回路をもちいて位相差を補正しているので、様々な要因によって生じる位相差に柔軟に対応することができる。
【０１２４】
また、本実施例１に係る位相制御方法では、現用系と待機系の間で基準クロックを比較する処理がなく、現用系と待機系がそれぞれ独立して動作して位相制御を実行することができるため、柔軟な運用が可能となっている。
【０１２５】
例えば、現用系のみが稼動している状態において、待機系の構成を追加した場合であっても、現用系を停止させることなく、現用系と待機系の基準クロックの位相を同期させることができる。また、現用系と待機系からなる２重化された冗長構成ではなく、さらに可用性を高めるために、３重化された冗長構成をとる場合であっても、容易に基準クロックの位相差を補正することができる。
【０１２６】
なお、上記の実施例では、ＰＬＬ回路３１４２ａから出力された基準クロックに、固定遅延回路３１４６ａが固定遅延を加えることにより比較基準クロックを生成する例を示しているが、比較基準クロックは、基準クロックの供給元となる全てのスイッチカードにおいて位相が一致していればよく、他の手段によって比較基準クロックを生成することとしてもよい。
【実施例２】
【０１２７】
実施例２では、現用系における基準クロックの遅延量と、待機系における基準クロックの遅延量とを比較して、現用系と待機系の基準クロックを同期させる方法について説明する。図６は、本実施例に係る位相制御方法を説明するためのブロック図である。同図は、本実施例に係る位相制御方法を実行する伝送装置４０００において基準クロックの伝送に関連する構成を示している。なお、伝送装置４０００が主信号を伝送するための構成は、伝送装置２０００と同様であるものとする。
【０１２８】
同図に示すように、伝送装置４０００は、基本シェルフ４１００と、拡張シェルフ３２００とからなる。拡張シェルフ３２００は、図１に示したものと同様の装置である。なお、回線処理能力を高めるため、拡張シェルフ３２００と同様の構成を有する複数のシェルフを基本シェルフ４１００に接続することもでき、その場合も、本実施例に係る位相制御方法は有効である。
【０１２９】
基本シェルフ４１００は、伝送装置４０００が動作するために必須のシェルフであり、スイッチカード４１３０ａおよび４１３０ｂと、クロック分配カード４１５０ａおよび４１５０ｂと、ＣＰＵ（Central Processing Unit）カード４１６０とを有する。クロック分配カード４１５０ａおよび４１５０ｂは、基準クロックを生成し、シェルフ内の各部へ供給するカードであり、可用性を高めるため、一方が現用系となり、他方が待機系となる冗長構成となっている。
【０１３０】
スイッチカード４１３０ａは、クロスコネクト処理とプロテクション切替処理をおこなうとともに、クロック分配カード４１５０ａおよび４１５０ｂから供給される基準クロックを受信し、スイッチカード３２３０ａへ伝送するカードである。
【０１３１】
スイッチカード４１３０ａは、クロック分配カード４１５０ａおよび４１５０ｂから供給される基準クロックを受信し、スイッチカード３２３０ａへ伝送するために、スイッチ（ＳＷ）４１４１ａと、ＰＬＬ回路４１４２ａと、可変遅延回路（ＶＤＬ）４１４３ａと、送信機（Ｔｘ）４１４４ａと、受信機（Ｒｘ）４１４５ａと、位相比較部（ＰＣ）４１４７ａとを有する。
【０１３２】
スイッチ４１４１ａは、クロック分配カード４１５０ａもしくは４１５０ｂから供給されるクロックのうち、現用系から供給される基準クロックをＰＬＬ回路４１４２ａへ出力する処理部であり、ＰＬＬ回路４１４２ａは、基準クロックを安定化させる処理部である。
【０１３３】
可変遅延回路４１４３ａは、ＰＬＬ回路４１４２ａによって安定化された基準クロックに対して遅延を加える処理部である。可変遅延回路４１４３ａは、ＣＰＵカード４１６０の位相差制御部４１６１の制御に従って、基準クロックに加える遅延量を、一定の幅の範囲で変動させる。送信機４１４４ａは、可変遅延回路４１４３ａによって遅延を加えられた基準クロックをスイッチカード３２３０ａへ向けて出力する処理部である。
【０１３４】
受信機４１４５ａは、スイッチカード３２３０ａから折り返された基準クロックを受信し、位相比較部４１４７ａへ出力する処理部である。位相比較部４１４７ａは、受信機４１４５ａから供給される基準クロックと、ＰＬＬ回路４１４２ａから供給される基準クロックとの位相差を取得し、その結果を位相差制御部４１６１へ通知する処理部である。
【０１３５】
スイッチカード４１３０ｂは、スイッチカード４１３０ａと同様の構成を有するカードであり、クロック分配カード４１５０ａおよび４１５０ｂから供給される基準クロックを受信し、スイッチカード３２３０ｂへ伝送するために、スイッチ（ＳＷ）４１４１ｂと、ＰＬＬ回路４１４２ｂと、可変遅延回路（ＶＤＬ）４１４３ｂと、送信機（Ｔｘ）４１４４ｂと、受信機（Ｒｘ）４１４５ｂと、位相比較部（ＰＣ）４１４７ｂとを有する。
【０１３６】
ＣＰＵカード４１６０は、ソフトウェアを実行することによって各種制御を実行するカードであり、位相差制御部４１６１を有する。位相差制御部４１６１は、位相制御のための各種制御をおこなう制御部であり、位相比較部４１４７ａおよび位相比較部４１４７ｂから通知された情報に基づいて、現用系と待機系の基準クロックの位相差を把握し、それを補正するための制御をおこなう。
【０１３７】
続いて、図６に示した伝送装置４０００における位相制御方法の手順について説明する。なお、ここでは、クロック分配カード４１５０ａが現用系となっていて、スイッチカード４１３０ａおよび４１３０ｂに基準クロックを供給しているものとする。
【０１３８】
クロック分配カード４１５０ａは、基準クロックを生成し、スイッチカード４１３０ａおよび４１３０ｂへ向けて送信する。そして、スイッチカード４１３０ａにおいて、スイッチ４１４１ａによって受信された信号は、ＰＬＬ回路４１４２ａにおいて安定化され、位相比較部４１４７ａへ出力される（ステップＳ２１）。
【０１３９】
一方、ＰＬＬ回路４１４２ａから出力された信号は、可変遅延回路４１４３ａにも入力され、所定の大きさの遅延を加えられた後、送信機４１４４ａへ出力される（ステップＳ２２）。この段階では、位相差制御部４１６１は、予め定められた大きさの遅延量を加えるように可変遅延回路４１４３ａを制御する。
【０１４０】
送信機４１４４ａに入力された信号は、光伝送ケーブルを通じて、スイッチカード３２３０ａの受信機３２４１ａへ送信され（ステップＳ２３）、折り返し経路３２４６ａを通じて送信機３２４５ａへ送信され（ステップＳ２４）、光伝送ケーブルを通じてスイッチカード４１３０ａの受信機４１４５ａへ送信された後（ステップＳ２５）、位相比較部４１４７ａへ出力される（ステップＳ２６）。
【０１４１】
そして、これと平行して、スイッチカード４１３０ｂにおいても同様の動作がおこなわれ、ＰＬＬ回路４１４２ｂから出力された信号と、スイッチカード３２３０ｂから折り返された信号とが位相比較部４１４７ｂによって受信される。
【０１４２】
この段階で位相比較部４１４７ａおよび４１４７ｂが受信する信号の例を図７−１に示す。スイッチカード４１３０ａにおいて、ＰＬＬ回路４１４２ａから出力された信号６１ａは、位相比較部４１４７ａに受信される。また、ＰＬＬ回路４１４２ａから出力された後、スイッチカード３２３０ａから折り返されて受信機４１４５ａから出力された信号６２ａは、伝送過程でわずかに遅延して位相比較部４１４７ａに受信される。そして、位相比較部４１４７ａに到達する段階で、信号６１ａと信号６２ａには、位相差５１が生じていることになる。
【０１４３】
一方、スイッチカード４１３０ｂにおいては、ＰＬＬ回路４１４２ａから信号６１ａが出力されるのと同じタイミングで、ＰＬＬ回路４１４２ｂから信号６１ｂが出力され、位相比較部４１４７ｂに受信される。スイッチカード４１３０ａとスイッチカード４１３０ｂは、同じ設計のカードであり、クロック分配カード４１５０ａからＰＬＬ回路４１４２ａおよびＰＬＬ回路４１４２ｂへの経路が十分に短いため、信号６１ａと信号６１ｂは、同位相になっている。
【０１４４】
また、ＰＬＬ回路４１４２ｂから出力された後、スイッチカード３２３０ｂから折り返されて受信機４１４５ｂから出力された信号６２ｂは、伝送過程でわずかに遅延して位相比較部４１４７ｂに受信される。そして、位相比較部４１４７ｂに到達する段階で、信号６１ｂと信号６２ｂには、位相差５２が生じていることになる。
【０１４５】
ここで、信号６２ａと信号６２ｂを比較すると、伝送過程で生じる遅延の大きさの差の分だけ位相差が生じている。この位相差は、例えば、スイッチカード４１３０ａとスイッチカード３２３０ａを接続するケーブルと、スイッチカード４１３０ｂとスイッチカード３２３０ｂを接続するケーブルの長さの違いによって生じる。
【０１４６】
続いて、ＰＬＬ回路４１４２ａからの信号と受信機４１４５ａからの信号を受信した位相比較部４１４７ａは、両者の位相を比較し、その位相差を位相差制御部４１６１に通知する（ステップＳ２７）。位相差制御部４１６１は、位相比較部４１４７ｂからも位相差の通知を受け、位相差が小さい側の可変遅延回路に対して、位相差の差分だけ位相を遅らせるように指示する（ステップＳ２８）。
【０１４７】
この一連の動作により、あるいは、この一連の動作を何度か繰り返すことにより、位相比較部４１４７ａが検出する位相差と、位相比較部４１４７ｂが検出する位相差とが一致し、スイッチカード４１３０ａからスイッチカード３２３０ａへ供給される基準クロックと、スイッチカード４１３０ｂからスイッチカード３２３０ｂへ供給される基準クロックは、同期がとれた状態になる。
【０１４８】
この段階で位相比較部４１４７ａおよび４１４７ｂが受信する信号の例を図７−２に示す。図７−１の例では、信号６２ａの位相差５１の方が、信号６２ｂの位相差５２よりも小さかったため、位相差制御部４１６１は、可変遅延回路４１４３ａに対して、位相差５２と位相差５１の差分だけ位相を遅らせるように指示する。その結果、信号６２ａは、遅延量５３を加えられ、信号６２ｂと同位相の信号６３ａとなり、現用系と待機系の位相同期が実現されたことになる。
【０１４９】
なお、上記の一連の動作は、伝送装置４０００の稼働中、常に実行されている必要はなく、伝送装置４０００の初期処理がおこなわれる期間内に上記の動作を実行して現用系と待機系の基準クロックの位相を同期させ、その後は、可変遅延回路４１４３ａと可変遅延回路４１４３ｂが、それぞれ指定された一定の遅延量を信号に加え続けるように構成してもよい。
【０１５０】
また、伝送装置４０００が通信制御を実行している最中に上記の位相制御をおこなう場合は、現用系の可変遅延回路が基準クロックに加える遅延量を変動させずに、待機系の可変遅延回路が基準クロックに加える遅延量のみを変動させて位相制御をおこなうことで、現用系で実行されている通信制御に影響を与えることなく、現用系と待機系の基準クロックの位相を同期させることができる。
【０１５１】
上述してきたように、本実施例２では、供給先から折り返された基準クロックと折り返される前の基準クロックとの位相差を、スイッチカードとは独立して設けられたＣＰＵカード４１６０の位相差制御部４１６１が取得し、この情報に基づいて、供給先へ供給する基準クロックに加える遅延量を調整することとしたので、現用系において供給元から供給先へ供給される基準クロックと、待機系において供給元から供給先へ供給される基準クロックの位相差を補正し、位相を一致させることができる。
【０１５２】
また、本実施例２に係る位相制御方法では、一旦供給先へ送信された基準クロックを供給元へ折り返し、それをもちいて位相差を補正しているので、基準クロックを伝送する経路上の各種部品の個体差等に起因する位相差を精度よく補正することができる。また、本実施例２に係る位相制御方法では、可変遅延回路をもちいて位相差を補正しているので、様々な要因によって生じる位相差に柔軟に対応することができる。
【０１５３】
また、本実施例２に係る位相制御方法では、現用系と待機系から独立したＣＰＵカード４１６０において位相制御を実行することとしたので、現用系と待機系を構成する各種装置に変更を加えることなく、位相制御の実施タイミング等を柔軟に変更することができる。
【０１５４】
なお、上記の各実施例において説明した本発明に係る位相制御方法は、伝送装置のような通信装置だけではなく、冗長構成を有する各種の情報処理装置において位相制御を実施する場合にも有効である。また、上記の各実施例では、冗長構成の例として、現用系と待機系とからなる冗長構成の例を示したが、これ以外の冗長構成をとる装置においても本発明は有効である。
【０１５５】
（付記１）クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数含んだ情報処理装置であって、
前記クロック供給先は、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し経路を備え、
前記クロック供給元は、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延手段と、
他のクロック供給元において供給される比較基準クロックと同位相の比較基準クロックを供給する比較基準クロック供給手段と、
対応するクロック供給先から折り返された折り返しクロックと、前記比較基準クロック供給手段によって供給された比較基準クロックの位相を比較する位相比較手段と、
前記位相比較手段の比較結果に基づいて、前記折り返しクロックの位相が前記比較基準クロックの位相と一致するように、前記可変遅延手段によって与えられる遅延量を制御する位相差制御手段とを備えたことを特徴とする情報処理装置。
【０１５６】
（付記２）前記比較基準クロック供給手段は、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックに所定の大きさの固定遅延を加えることにより、前記比較基準クロックを生成し、供給することを特徴とする付記１に記載の情報処理装置。
【０１５７】
（付記３）クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数と、位相差を補正するための制御をおこなう位相差制御手段とを含んだ情報処理装置であって、
前記クロック供給先は、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し経路を備え、
前記クロック供給元は、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延手段と、
対応するクロック供給先から折り返された折り返しクロックと、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックの位相を比較する位相比較手段とを備え、
前記位相差制御手段は、前記位相比較手段の比較結果に基づいて、全てのクロック供給元から供給されるクロックの位相が一致するように、前記可変遅延手段によって与えられる遅延量を制御することを特徴とする情報処理装置。
【０１５８】
（付記４）クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数含んだ装置における位相制御方法であって、
前記クロック供給元において、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延工程と、
前記クロック供給先において、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し工程と、
前記クロック供給元において、他のクロック供給元において供給される比較基準クロックと同位相の比較基準クロックを供給する比較基準クロック供給工程と、
前記クロック供給元において、対応するクロック供給先から折り返された折り返しクロックと、前記比較基準クロック供給工程によって供給された比較基準クロックの位相を比較する位相比較工程と、
前記クロック供給元において、前記位相比較工程の比較結果に基づいて、前記折り返しクロックの位相が前記比較基準クロックの位相と一致するように、前記可変遅延工程によって与えられる遅延量を制御する位相差制御工程と
を含んだことを特徴とする位相制御方法。
【０１５９】
（付記５）前記比較基準クロック供給工程は、前記可変遅延工程によって遅延を加えられる前に分岐させたクロックに所定の大きさの固定遅延を加えることにより、前記比較基準クロックを生成し、供給することを特徴とする付記４に記載の位相制御方法。
【０１６０】
（付記６）クロック供給元と、前記クロック供給元からクロックを供給されるクロック供給先との組み合わせを複数と、位相差を補正するための制御をおこなう位相差制御手段とを含んだ装置における位相制御方法であって、
前記クロック供給元において、対応するクロック供給先へ供給するクロックに可変量の遅延を加える可変遅延工程と、
前記クロック供給先において、対応するクロック供給元から供給されたクロックを、対応するクロック供給元へ折り返す折り返し工程と、
前記クロック供給元において、対応するクロック供給先から折り返された折り返しクロックと、前記可変遅延手段によって遅延を加えられる前に分岐させたクロックの位相を比較する位相比較工程と、
前記位相差制御手段において、前記位相比較工程の比較結果に基づいて、全てのクロック供給元から供給されるクロックの位相が一致するように、前記可変遅延工程によって与えられる遅延量を制御する位相差制御工程と、
を含んだことを特徴とする位相制御方法。
【産業上の利用可能性】
【０１６１】
以上のように、本発明に係る情報処理装置および位相制御方法は、冗長化された各系へ供給されるクロックが同期するように位相制御をおこなう場合に有用であり、特に、精度よく柔軟に位相制御をおこなうことが必要な場合に適している。
【図面の簡単な説明】
【０１６２】
【図１】実施例１に係る位相制御方法を説明するためのブロック図である。
【図２−１】補正前の動作を示すタイミングチャートである。
【図２−２】補正後の動作を示すタイミングチャートである。
【図３】位相比較部の構成を示すブロック図である。
【図４−１】位相差がある場合の位相比較部の動作を示すタイミングチャートである。
【図４−２】位相差がある場合の位相比較部の動作を示すタイミングチャートである。
【図４−３】クロックの同期がとれている場合の位相比較部の動作を示すタイミングチャートである。
【図５】位相差制御部の構成を示すブロック図である。
【図６】実施例２に係る位相制御方法を説明するためのブロック図である。
【図７−１】補正前の動作を示すタイミングチャートである。
【図７−２】補正後の動作を示すタイミングチャートである。
【図８】ＵＰＳＲ方式で冗長化されたＳＯＮＥＴ／ＳＤＨ網の一例を示す図である。
【図９】従来のシェルフ型の伝送装置の構成を示すブロック図である。
【図１０】複数のシェルフからなる伝送装置の構成を示すブロック図である。
【図１１】従来の位相制御方法を説明するためのブロック図である。
【符号の説明】
【０１６３】
１１    遅延量
１２、１３  位相差
２１ａ〜２４ａ、２１ｂ〜２４ｂ  信号
３１    遅延量
４１ａ、４２ａ、４１ｂ〜４３ｂ、４４、４５  信号
４６    ロックエリア
５１、５２  位相差
５３    遅延量
６１ａ〜６３ａ、６１ｂ、６２ｂ  信号
１１１、１１２  １／２分周回路
１１３    固定遅延回路（ＤＬ）
１１４    ＸＯＲ回路
１１５    ループフィルタ（ＬＰＦ）
１１６、１１７  バイアス電圧比較器
２１０    位相補正判定回路
２２０    保護回路（Ｇｕａｒｄ）
２３０    アップダウンカウンタ（Ｕｐ／Ｄｏｗｎ  ＣＴＲ）
２４０    デコーダ（ＤＥＣ）
１００１〜１００６  伝送装置
１１００ａ〜１１００ｄ  高速Ｉ／Ｆカード
１１１０ａ〜１１１０ｄ  受信機（Ｒｘ）
１１２０ａ〜１１２０ｄ  送信機（Ｔｘ）
１２００ａ、１２００ｂ  低速Ｉ／Ｆカード
１２１０ａ、１２１０ｂ  受信機（Ｒｘ）
１２２０ａ、１２２０ｂ  送信機（Ｔｘ）
１３００ａ、１３００ｂ  スイッチカード
１３１０ａ、１３１０ｂ、１３２０ａ、１３２０ｂ  ＴＳＩ
１３３０ａ、１３３０ｂ  パススイッチ（Ｐａｔｈ  ＳＷ）
１３４０ａ、１３４０ｂ  ラインスイッチ（Ｌｉｎｅ  ＳＷ）
１３５０ａ、１３５０ｂ  ラインブリッジ（Ｌｉｎｅ  ＢＲ）
２０００    伝送装置
２１００    基本シェルフ
２１１０ａ〜２１１０ｄ  高速Ｉ／Ｆカード
２１２０ａ、２１２０ｂ  低速Ｉ／Ｆカード
２１３０ａ、２１３０ｂ  スイッチカード
２１３１ａ、２１３３ａ、２１３６ａ  ラインブリッジ（Ｌｉｎｅ  ＢＲ）
２１３２ａ、２１３４ａ、２１３５ａ  ラインスイッチ（Ｌｉｎｅ  ＳＷ）
２１３７ａ  ＴＳＩ
２１３８ａ  光アレイ
２１４１ａ、２１４１ｂ  スイッチ（ＳＷ）
２１４２ａ、２１４２ｂ  ＰＬＬ回路
２１４４ａ、２１４４ｂ  送信機（Ｔｘ）
２１５０ａ、２１５０ｂ  クロック分配カード
２２００    拡張シェルフ
２２１０ａ〜２２１０ｄ  高速Ｉ／Ｆカード
２２２０ａ、２２２０ｂ  低速Ｉ／Ｆカード
２２３０ａ、２２３０ｂ  スイッチカード
２２３１ａ、２２３３ａ、２２３６ａ  ラインブリッジ（Ｌｉｎｅ  ＢＲ）
２２３２ａ、２２３４ａ、２２３５ａ  ラインスイッチ（Ｌｉｎｅ  ＳＷ）
２２３８ａ  光アレイ
２２４１ａ、２２４１ｂ  受信機（Ｒｘ）
２２４２ａ、２２４２ｂ  ＰＬＬ回路
２２４３ａ、２２４３ｂ  固定遅延回路（ＤＬ）
２２４４ａ、２２４４ｂ  セレクタ（ＳＥＬ）
２２５０ａ、２２５０ｂ  クロック分配カード
２３００ａ  光伝送ケーブル
３０００    伝送装置
３１００    基本シェルフ
３１３０ａ、３１３０ｂ  スイッチカード
３１４１ａ、３１４１ｂ  スイッチ（ＳＷ）
３１４２ａ、３１４２ｂ  ＰＬＬ回路
３１４３ａ、３１４３ｂ  可変遅延回路（ＶＤＬ）
３１４４ａ、３１４４ｂ  送信機（Ｔｘ）
３１４５ａ、３１４５ｂ  受信機（Ｒｘ）
３１４６ａ、３１４６ｂ  固定遅延回路（ＤＬ）
３１４７ａ、３１４７ｂ  位相比較部（ＰＣ）
３１４８ａ、３１４８ｂ  位相差制御部
３１５０ａ、３１５０ｂ  クロック分配カード
３２００    拡張シェルフ
３２３０ａ、３２３０ｂ  スイッチカード
３２４１ａ、３２４１ｂ  受信機（Ｒｘ）
３２４２ａ、３２４２ｂ  ＰＬＬ回路
３２４３ａ、３２４３ｂ  固定遅延回路（ＤＬ）
３２４４ａ、３２４４ｂ  セレクタ（ＳＥＬ）
３２４５ａ、３２４５ｂ  送信機（Ｔｘ）
３２４６ａ、３２４６ｂ  折り返し経路
３２５０ａ、３２５０ｂ  クロック分配カード
４０００    伝送装置
４１００    基本シェルフ
４１３０ａ、４１３０ｂ  スイッチカード
４１４１ａ、４１４１ｂ  スイッチ（ＳＷ）
４１４２ａ、４１４２ｂ  ＰＬＬ回路
４１４３ａ、４１４３ｂ  可変遅延回路（ＶＤＬ）
４１４４ａ、４１４４ｂ  送信機（Ｔｘ）
４１４５ａ、４１４５ｂ  受信機（Ｒｘ）
４１４７ａ、４１４７ｂ  位相比較部（ＰＣ）
４１５０ａ、４１５０ｂ  クロック分配カード
４１６０    ＣＰＵカード
４１６１    位相差制御部
【図１】
2008139903.tif 000003
【図２−１】
2008139903.tif 000004
【図２−２】
2008139903.tif 000005
【図３】
2008139903.tif 000006
【図４−１】
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【図４−２】
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【図４−３】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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【図１０】
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【図１１】
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