(57)【要約】【課題】金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにする。【解決手段】半導体装置の製造方法は、半導体基板１１の上に絶縁膜１５を形成する工程（ａ）と、絶縁膜１５の上に窒素を含まない材料かなる膜である第１の導電膜１６を形成する工程（ｂ）と、第１の導電膜１６の上に窒素を含む材料からなる膜である第２の導電膜１８を形成する工程（ｃ）と、第２の導電膜１８及び第１の導電膜１６をパターニングしてゲート電極を形成すると共に、絶縁膜１５をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜の上に窒素を含まない材料からなる第１の導電膜を形成する工程（ｂ）と、
前記第１の導電膜の上に窒素を含む材料からなる第２の導電膜を形成する工程（ｃ）と、
前記第１の導電膜及び第２の導電膜をパターニングしてゲート電極を形成すると共に、前記絶縁膜をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、前記第１の導電膜を選択的にエッチングすることにより、前記半導体基板の上に前記第１の導電膜の膜厚が他の領域とは異なる領域を形成する工程（ｅ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は、ｎ型トランジスタを形成する領域とｐ型トランジスタを形成する領域とを有し、
前記工程（ｅ）において、前記第１の導電膜は、前記ｐ型トランジスタを形成する領域において前記ｎ型トランジスタを形成する領域よりも膜厚を薄くすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）において、前記ｐ型トランジスタを形成する領域においては、前記第１の導電膜を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜は、タンタル、チタン、タングステン及び希土類元素並びにこれらの硅化物若しくは炭化物のうちのいずれか１つ又は２つ以上を含む合金により形成することを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の導電膜は、タンタル、チタン、タングステン及び希土類元素のうちのいずれか１つ又は２つ以上を含む合金の窒化物からなることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２の導電膜は、硅素及び炭素のうちの少なくとも１つを含んでいることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）において、前記第１の導電膜は、物理的堆積法により形成することを特徴とする請求項１から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）において、前記第２の導電膜は、物理的堆積法、気相反応堆積法又は原子層制御堆積法により形成することを特徴とする請求項１から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第２の導電膜の上に第３の導電性膜を形成する工程（ｆ）をさらに備えていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）よりも後に、
前記ゲート電極の側面にサイドウォールを形成する工程（ｇ）をさらに備えていることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｇ）よりも後に、前記ゲート電極の両側方の部分にソースドレイン領域をそれぞれ形成する工程（ｈ）と、
ソースドレイン領域をシリサイド化する工程（ｉ）とをさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属ゲート電極を有するＭＯＳ型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。ＭＯＳＦＥＴの微細化を行うために、従来用いられてきた酸化シリコン（ＳｉＯ２）や酸窒化シリコン（ＳｉＯＮ）等からなるゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化する。従って、さらに薄膜化を進めるためには、ゲート電極の材料をポリシリコンから金属電極に代えて、電極空乏化に伴う容量低下を防ぐ等の取り組みが必要となる。
【０００３】
一方、ゲート絶縁膜の材料として、ＳｉＯ２やＳｉＯＮに代えて、ハフニウムオキサイド（ＨｆＯ２）やジルコニウムオキサイド（ＺｒＯ２）等の金属酸化物からなる高誘電体材料に置き換えることが検討されている。ゲート絶縁膜に金属酸化物を用いることにより薄いシリコン酸化膜換算膜厚を実現しながら物理的な膜厚を厚くする、すなわち、リーク電流を低減するという効果が期待できる。
【０００４】
しかし、金属酸化物をゲート絶縁膜として用いると、ゲート絶縁膜の上部界面、すなわちゲート絶縁膜とポリシリコンゲート電極との界面における反応に起因して、トランジスタを動作させる際の閾値電圧の絶対値が大きくなってしまうという問題が生じる。
【０００５】
その原因は明らかでないが、トランジスタ製造プロセスにおいて、基板が１０００℃程度の高温のプロセスに晒されるため、ゲート電極材料とゲート絶縁膜材料とが反応してしまことが疑われている。
【０００６】
ゲート電極材料とゲート絶縁膜材料とが反応することにより、ゲート電極材料の実効的な仕事関数が変化してしまう、フェルミレベルピンニングと呼ばれる現象が生じる。例えば、非特許文献１には、ゲート電極材料をポリシリコンとした場合に、ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、シリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりもややｎ＋ポリシリコン寄りに固定されることが報告されている。これにより、特にｐ型ＭＯＳＦＥＴの閾値電圧の絶対値が相当に大きくなる。
【０００７】
従って、高誘電体ゲート絶縁膜の場合には、ＳｉＯ２ゲート絶縁膜において行われている電極空乏化を抑制する取り組みの他に、金属電極を用いて最適な仕事関数を選び、閾値電圧を制御することが必要とされている。
【０００８】
ｎＭＯＳＦＥＴに適した小さい仕事関数（約４．２ｅＶ）を有する主な電極材料としては、タンタル系金属材料及びその窒化物が知られている。また、ｐＭＯＳＦＥＴに適した大きな仕事関数（約５．０ｅＶ）を有する材料としては、貴金属材料、チタン系金属材料又はタングステン系金属材料及びその窒化物が知られている。ただし貴金属を除いて、化合物となっていない金属単体は物性的に不安定であるため、金属電極には金属窒化物が用いられることが多い。
【非特許文献１】C. Hobbs 他，“Fermi level pinning at the polySi/metal oxide interface”，Proceedings of the 2003 Symposium on VLSI Technology，２００３年，ｐ．９−１０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、金属窒化膜をゲート電極に用いる場合には、その仕事関数が窒素組成に依存して変化するという問題がある。例えば、タンタル系材料の場合、仕事関数が小さくなり閾値電圧を低くすることができるため、ｎＭＯＳＦＥＴに対しては、低窒素組成のものがより適している。しかし、実際の半導体装置の製造工程においては、低窒素組成の窒化タンタルは酸化されやすく、物性的にも電気的にも不安定であるという問題がある。さらに、窒化タンタルをゲート電極として用いた場合、ゲート電極中に含まれる過剰な窒素がゲート電極と接するゲート絶縁膜中へ拡散して、デバイスの電気的信頼性を劣化させるという問題もある。
【００１０】
半導体装置の製造においては、窒素濃度及び窒素プロファイルの制御が非常に重要であるが、その制御は不十分である。例えば、アルゴンと窒素の混合プラズマ雰囲気において金属タンタルからなるターゲットをスパッタリングして、窒化タンタルを堆積する物理的な堆積法の場合、堆積工程においてプラズマ励起された窒素原子の一部が、ゲート電極に意図せず導入されてしまい、電極中の窒素組成を正確に制御することは困難である。また、有機タンタル原料とアンモニア等の窒化ガスを用いたＣＶＤ（化学気相堆積）法の場合には、電極に炭素が不純物として混入しやすい。このため、電極中の炭素不純物量を減少させるために、窒化ガスの供給量を増加させる必要があり、ゲート電極の窒素組成を低くすることができないという問題がある。
【００１１】
また、１枚のウエハの上に閾値電圧が異なる複数のＭＯＳＦＥＴを作る必要がある場合には、ゲート電極として互いに異なる仕事関数、即ち、異なる窒素組成を有する複数の金属窒化膜を形成する必要がある。この場合には、電極膜の堆積と選択除去の繰り返しが必要となり、工程が複雑になるという問題がある。
【００１２】
さらに特に高誘電体材料をゲート絶縁膜に用いた場合には、ゲート電極やゲート酸化膜界面に蓄積された窒素により生成されたトラップが、トランジスタの電子移動度を劣化させるという問題もある。
【００１３】
本発明は、前記従来の問題を解決し、金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置の製造方法を、ゲート電極を形成する際に、窒素を含まない導電膜を形成した後、窒素を含む導電膜を形成する構成とする。
【００１５】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の上に絶縁膜を形成する工程（ａ）と、絶縁膜の上に窒素を含まない材料かなる第１の導電膜を形成する工程（ｂ）と、第１の導電膜の上に窒素を含む材料からなる第２の導電膜を形成する工程（ｃ）と、第１の導電膜及び第２の導電膜をパターニングしてゲート電極を形成すると共に、絶縁膜をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えていることを特徴とする。
【００１６】
本発明の半導体装置の製造方法によれば、ゲート絶縁膜の上に窒素を含まない材料からなる第１の導電膜を形成する工程を備えているため、金属窒化膜である第２の導電膜を堆積する際に副次的に発生する窒素を第１の導電膜が捕捉する。従って、ゲート電極におけるゲート絶縁膜の直上部分の窒素組成を第１の導電膜の膜厚により制御することができるので、ゲート電極の仕事関数を最適な値にすることができる。これにより、閾値電圧が小さいＭＯＳＦＥＴを形成することが可能となる。また、ゲート電極におけるゲート絶縁膜の直上部分の組成を化合物となっていない金属単体とした場合であっても、ゲート電極の表面側は導電性の窒化物であるため、後工程において酸化性雰囲気に曝されたとしてもゲート電極の特性がばらつくことがない。さらに、窒素がゲート絶縁膜に達することを防止し、ゲート絶縁膜にキャリアトラップが発生することを抑えることができる。
【００１７】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、第１の導電膜を選択的にエッチングすることにより、半導体基板の上に第１の導電膜の膜厚が他の領域とは異なる領域を形成する工程（ｅ）をさらに備えていることが好ましい。このような構成とすることにより、閾値電圧が異なる複数のＭＯＳＦＥＴを容易に形成することができる。特にＭＯＳＦＥＴのチャネルに閾値調整用のイオン注入する必要がないため、チャネルに導入されたイオンによりキャリア散乱が生じてキャリア移動度が劣化することを防止できる。その結果、金属電極を用いても高いキャリア移動度、すなわち高い駆動電流を有する半導体装置を製造することが可能となる。
【００１８】
本発明の半導体装置の製造方法において半導体基板は、ｎ型トランジスタを形成する領域とｐ型トランジスタを形成する領域とを有し、工程（ｅ）において、第１の導電膜は、ｐ型トランジスタを形成する領域においてｎ型トランジスタを形成する領域よりも膜厚を薄くすることが好ましい。この場合において、工程（ｅ）において、ｐ型トランジスタを形成する領域においては、第１の導電膜を除去してもよい。このような構成とすることにより、ｎ型トランジスタの形成領域には窒素組成が低く仕事関数が小さいゲート電極を形成でき、ｐ型ＭＯＳトランジスタの形成領域には窒素組成が高く仕事関数が大きいゲート電極を形成できる。従って、閾値電圧が低いｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを容易に形成することができる。
【００１９】
本発明の半導体装置の製造方法において、第１の導電膜は、タンタル、チタン、タングステン及び希土類元素並びにこれらの硅化物若しくは炭化物のうちのいずれか１つ又は２つ以上を含む合金により形成することが好ましい。
【００２０】
本発明の半導体装置の製造方法において第２の導電膜は、タンタル、チタンタングステン及び希土類元素のうちのいずれか１つ又は２つ以上を含む合金の窒化物からなることが好ましい。この場合において、第２の導電膜は、硅素及び炭素のうちの少なくとも１つを含んでいてもよい。
【００２１】
本発明の半導体装置の製造方法において、工程（ｂ）において、第１の導電膜は、物理的堆積法により形成することが好ましい。
【００２２】
本発明の半導体装置の製造方法において、工程（ｃ）において、第２の導電膜は、物理的堆積法、気相反応堆積法又は原子層制御堆積法により形成することが好ましい。
【００２３】
本発明の半導体装置の製造方法において、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、金属窒化膜の上に第３の導電性膜を形成する工程（ｆ）をさらに備えていることが好ましい。このような構成とすることにより、仕事関数を決める第１の導電膜及び第２の導電膜とは独立して、低抵抗の材料をゲート電極の最上層に用いることができる。
【００２４】
本発明の半導体装置の製造方法において、工程（ｅ）よりも後に、ゲート電極の側面にサイドウォールを形成する工程（ｇ）をさらに備えていることが好ましい。
【００２５】
本発明の半導体装置の製造方法において、工程（ｇ）よりも後に、ゲート電極の両側方の部分にソースドレイン領域をそれぞれ形成する工程（ｈ）と、ソースドレイン領域をシリサイド化する工程（ｉ）とをさらに備えていることが好ましい。
【発明の効果】
【００２６】
本発明に係る半導体装置の製造方法によれば、金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できる。
【発明を実施するための最良の形態】
【００２７】
本発明の一実施形態について図面を参照して説明する。図１及び２は一実施形態に係る半導体装置の製造方法について各工程における断面構成を工程順に示している。
【００２８】
まず、図１（ａ）に示すように例えば主面の面方位が（１００）面であるシリコンからなる基板１１の上部に、シャロウトレンチ分離（ＳＴＩ：shallow Trench Isolation）からなる素子分離膜１２を選択的に形成する。
【００２９】
続いて、基板１１にイオン注入を行い、基板１１に複数のｎ型トランジスタ形成領域１３Ａとｐ型トランジスタ形成領域１３Ｂとをそれぞれ形成する。ｎ型トランジスタ形成領域１３Ａは、ｐ型のウエルを有し、ｐ型トランジスタ形成領域１３Ｂはｎ型のウエル有している。
【００３０】
続いて、基板１１の表面に対して公知の標準ＲＣＡ洗浄（アンモニア過酸化水素水洗浄と塩酸過酸化水素水洗浄を基本とするウエット洗浄である。）及び希釈フッ酸洗浄を順次行い、その後、洗浄された基板１１に対して、例えば温度が６００℃〜１０００℃程度の酸化性雰囲気で熱処理を行う。これにより、基板１１のｎ型トランジスタ形成領域１３Ａ及びｐ型トランジスタ形成領域１３Ｂの上に、酸化シリコンからなる下地膜１４をそれぞれ形成する。なお、下地膜１４はＳｉＯ２に代えて、窒化シリコン又は酸窒化シリコン等としてもよい。
【００３１】
次に、例えばＭＯＣＶＤ法を用いて、下地膜１４の上に膜厚が３ｎｍの高誘電体である金属酸化膜からなる絶縁膜１５を形成する。下地膜１４及び絶縁膜１５は、素子形成領域に形成されるＭＯＳＦＥＴのゲート絶縁膜となる。
【００３２】
絶縁膜１５は、例えば、液体のハフニウム源（Ｈｆソース）であるＨｆ（Ｏ−ｔ−Ｃ３Ｈ７）４及び液体のシリコン源（Ｓｉソース）であるＳｉ（Ｏ−ｔ−Ｃ３Ｈ７）４に窒素等からなるキャリアガスを吹き込んでバブリングを行う。これにより、Ｈｆソース及びＳｉソースを気体状にしたソースガスを発生させ、発生させたソースガスをキャリアガスと共に反応炉に導入する。これにより、シリコンを含む金属酸化膜であるハフニウムシリケートからなる絶縁膜１５を堆積する。なお、反応炉内の温度は５００℃程度の温度に設定すればよい。堆積するハフニウムシリケートのＳｉに対するＨｆの濃度は、Ｈｆソース及びＳｉソースの供給量により調整することが可能である。なお、絶縁膜１５はＭＯＣＶＤ法に代えて、物理的堆積法（スパッタ法）、原子層堆積法、レーザーアブレーション法又は分子線エピタキシ法により堆積してもよい。また、酸化ハフニウムに代えて、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化アルミニウム若しくは酸化ランタン又はハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物等を用いてもよい。
【００３３】
次に、スパッタ法を用いて、絶縁膜１５の上に、金属タンタルを堆積して第１の導電膜１６を形成する。第１の導電膜１６は例えば、圧力を０．４ｋＰａ程度としたアルゴンガス雰囲気中において、金属タンタルターゲットをスパッタリングすることにより形成すればよい。なお、第１の導電膜１６は、タンタルに代えてチタン、タングステン若しくは希土類元素又はそれらのシリサイド（硅化物）若しくはカーバイド（炭化物）としてもよい。また、これらを２つ以上含む合金であってもよい。
【００３４】
次に、ウェハ全面にレジストを塗布した後、フォトリソグラフィ技術によって、ｎ型トランジスタ形成領域を覆うようにレジスト膜１７を選択的に形成する。
【００３５】
次に、図１（ｂ）に示すように、塩素と臭化水素との混合ガスを用いてドライエッチングを行い、ｐ型トランジスタ形成領域の上に形成された第１の導電膜１６をエッチングして除去する。なお、第１の導電膜１６を完全に除去する例を示したが、エッチングを途中で止めて薄い第１の導電膜１６をｐ型トランジスタ形成領域１３Ｂの上に残してもよい。続いて、ＳＰＭ溶液(硫酸、過酸化水素水及び水の混合液)を用いてレジスト膜１７を除去する。
【００３６】
次に、図１（ｃ）に示すようにウェハ全面にスパッタ法を用いて、膜厚が１０ｎｍの窒化タンタルを堆積して第２の導電膜１８を形成する。第２の導電膜１８は、例えば圧力を０．４ｋＰａ程度としたアルゴンと窒素との混合ガス雰囲気において、金属タンタルターゲットをスパッタリングすることにより形成すればよい。金属タンタルターゲットからスパッタリングされたタンタル原子はウェハ上に堆積し、同時にプラズマ化された窒素と反応して窒化タンタルを形成する。第２の導電膜１８は、窒化タンタルに代えて窒化チタン、窒化タングステン等としてもよい。また、希土類元素、シリコン又は炭素を含む金属窒化膜を用いてもよく、これらが合金となっていてもよい。
【００３７】
次に、図１（ｄ）に示すように第２の導電膜１８の上に第３の導電膜１９を形成する。第３の導電膜１９はタングステン等の金属膜、ポリシリコン膜、アモルファスシリコン膜、ドープしたポリシリコン膜、ドープしたアモルファスシリコン膜等を用いればよい。また、膜厚は１００ｎｍ程度とすることが好ましい。
【００３８】
続いて、膜厚は１００ｎｍ程度の酸化シリコン又は窒化シリコン等からなるハードマスク形成膜２０を形成する。その後、ハードマスク形成膜２０の上にゲート電極となる部分を覆うレジスト膜２１を形成する。
【００３９】
次に、図２（ａ）に示すように、レジスト膜２１を用いてハードマスク形成膜２０をエッチングしてｎ型トランジスタ形成領域１３Ａにはハードマスク２０ａを形成し、ｐ型トランジスタ形成領域１３Ｂにはハードマスク２０ｂを形成する。さらに、ｎ型トランジスタ形成領域１３Ａにおいては、ハードマスク２０ａを用いて、第３の導電膜１９、第２の導電膜１８及び第１の導電膜１６をエッチングして、第３の導電膜１９ａ、第２の導電膜１８ａ及び第１の導電膜１６ａからなる第１のゲート電極２２Ａを形成する。また、絶縁膜１５及び下地膜１４をエッチングして絶縁膜１５ａ及び下地膜１４ａからなる第１のゲート酸化膜２３Ａを形成する。
【００４０】
ｐ型トランジスタ形成領域１３Ｂにおいては、ハードマスク２０ｂを用いて、第３の導電膜１９及び第２の導電膜１８をエッチングして、第３の導電膜１９ｂ及び第２の導電膜１８ｂからなる第２のゲート電極２２Ｂを形成し、絶縁膜１５及び下地膜１４をエッチングして絶縁膜１５ｂ及び下地膜１４ｂからなる第２のゲート酸化膜２３Ｂを形成する。
【００４１】
次に公知のイオン注入法を用いて、ｎ型トランジスタ形成領域１３Ａにはｎ型の不純物を注入し、ｐ型トランジスタ形成領域１３Ｂにはｐ型の不純物を注入してエクステンション領域を形成した後（図示せず）、第１のゲート電極２２Ａ及び第２のゲート電極２２Ｂの上からハードマスク２０ａを除去する。
【００４２】
次に、図２（ｂ）に示すように、ウエハ全面に窒化シリコン膜等の絶縁膜を堆積した後、異方性ドライエッチングにより窒化シリコン膜をエッチングして、第１のゲート電極２２Ａ及び第２のゲート電極２２Ｂの側壁上にサイドウォール２４を形成する。
【００４３】
次に、図２（ｃ）に示すように、ｎ型トランジスタ形成領域１３Ａにはｎ型の不純物をイオン注入し、ｐ型トランジスタ形成領域１３Ｂにはｐ型の不純物をイオン注入してソースドレイン領域２５をそれぞれ形成し、１０００℃以上の温度で熱処理を行い、イオン注入した不純物を活性化させる。
【００４４】
続いて、ウエハ全面にニッケルを堆積した後、３００℃程度の温度で熱処理を行い、ソースドレイン領域２５の表面をシリサイド化する。次にＳＰＭ溶液を用いて、未反応のニッケルを除去した後、結晶相を安定化させる熱処理を行うことでニッケルシリサイド２６を形成する。さらに、図示を省略するが、配線等を形成することによりＭＯＳトランジスタを備えた半導体装置が得られる。
【００４５】
本実施形態の半導体装置の製造方法は、ｎ型トランジスタ形成領域１３Ａにおいては、窒素を含まない第１の導電膜１６を堆積した上に、金属窒化膜である第２の導電膜１８を堆積している。従って、ｎ型ＭＯＳＦＥＴにおいては、第１の導電膜１６におけるゲート酸化膜の直上部分を窒素を含まない金属膜としたり、窒素組成が非常に低くい金属膜としたりすることが可能である。このため、トランジスタの閾値はゲート絶縁膜の直上の導電膜の性質により決定されるため、上層の第２の導電膜１８は仕事関数が大きい金属窒化膜であっても、ｎ型ＭＯＳＦＥＴの閾値電圧を低く抑えることができる。
【００４６】
一方、ゲート電極の上部は金属窒化膜であるため、化合物となっていない金属単体のみをゲート電極に用いる場合に比べて、膜の特性も安定しやすく、ばらつき及び特性変動を抑えることが可能となる。
【００４７】
第１の導電膜１６の上に第２の導電膜１８を堆積する際に、第２の導電膜を金属窒化膜とするためにプラズマ化された窒素を用いている。プラズマ化された窒素は活性なため、第１の導電膜１６の表面の金属とも反応する。しかし、第１の導電膜１６の膜厚をプラズマ化された窒素が膜中へ拡散する拡散長よりも厚くすることにより、窒素がゲート絶縁膜である絶縁膜１５に達することを防止できる。これにより、第１の導電膜におけるゲート絶縁膜の直上部分を窒素を含まない金属膜とすることができる。また、ゲート絶縁膜に窒素が導入されてキャリアトラップが生成されることを防ぐことも可能となる。一方、第１の導電膜１６の膜厚を変えることにより、第１の導電膜１６のゲート絶縁膜の直上部分に窒素を制御して導入することができる。これにより、閾値電圧の値を所望の値に制御することが可能となる。
【００４８】
ｐ型トランジスタ形成領域１３Ｂでは、ゲート絶縁膜の上に直接、金属窒化膜からなる第２の導電膜１８を形成しているため、ゲート電極の仕事関数を大きくすることができ、ｐ型ＭＯＳＦＥＴの閾値を小さくすることができる。
【００４９】
ｐ型ＭＯＳＦＥＴの場合、ゲート絶縁膜の上に直接、窒化タンタル等の金属窒化膜を形成するため、ゲート絶縁膜に窒素が導入されてキャリアトラップが生成されるおそれがある。しかし、ｐ型ＭＯＳＦＥＴのキャリアは正孔（ホール）であって、欠陥密度がホールの移動度、すなわち電流駆動力に与える影響は少ない。従って、キャリアトラップの影響はｎ型ＭＯＳＦＥＴと比べて限定的であって、大きなトランジスタ特性の劣化は生じない。
【００５０】
以下に、本実施形態の半導体装置の製造方法により形成したＭＯＳＦＥＴの特性を測定した結果について説明する。図３は本実施形態により形成したＭＯＳＦＥＴの閾値電圧を示している。図３においてｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとは共に第１の導電膜１６と第２の導電膜１８とを積層して形成した同一のゲート電極を有している。ゲート電極のゲート絶縁膜との界面近傍の領域における窒素組成は、Ａ、Ｂ、Ｃの順に高くなっており、Ａではほぼ完全に金属タンタルである。ゲート電極のゲート絶縁膜との界面近傍の領域における窒素組成は、第１の導電膜１６の膜厚を変化させることにより調整した。より具体的には、Ａでは約２ｎｍの金属タンタルをゲート絶縁膜直上に形成し、さらにタンタル窒化膜を積層している。Ｂ、Ｃでは、タンタル窒化膜をゲート絶縁膜上に形成しており、特にＣではタンタル窒化膜の形成において、アルゴンと窒素との混合ガスの窒素分圧を高めてより窒素を過剰に導入している。
【００５１】
図３に示すように、ゲート電極のゲート絶縁膜との界面近傍の領域にほとんど窒素が含まれていないＡのｎ型ＭＯＳＦＥＴの閾値電圧は約０．４Ｖ程度であるが、ゲート絶縁膜に含まれる窒素組成がＢ、Ｃと高くなり、仕事関数が増加すると閾値電圧が上昇している。
【００５２】
一方、ｐ型ＭＯＳＦＥＴでは、ｎ型ＭＯＳＦＥＴとは逆にゲート電極のゲート絶縁膜との界面近傍の領域における窒素組成が高くなり、仕事関数は増加するに従い閾値電圧が減少している。
【００５３】
従って、ｎ型トランジスタ形成領域及びｐ型トランジスタ形成領域に窒素を含まない金属膜である第１の導電膜を形成した後、第１の導電膜のｐ型トランジスタ形成領域に形成された部分を除去する又はｎ型トランジスタ形成領域よりも膜厚を薄くすることにより、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの両方の閾値電圧を低く抑えることができる。また、閾値電圧が高いｎ型ＭＯＳＦＥが必要な場合には、閾値電圧が高いｎ型ＭＯＳＦＥＴの形成領域において、第１の導電膜を除去したり、第１の導電膜の膜厚を薄くすればよい。閾値電圧が高いｐ型ＭＯＳＦＥが必要な場合には、閾値電圧が高いｐ型ＭＯＳＦＥＴの形成領域において、第１の導電膜を厚く残せばよい。これにより、閾値電圧を制御するために行われてきた、シリコン基板へのイオン注入技術を用いる必要がない。このため、キャリアの移動度が劣化することがなく、高い電流駆動力を有するＭＯＳＦＥＴを得ることができる。
【００５４】
図４は本実施形態の半導体装置の製造方法により作製したＭＯＳＦＥＴの界面準位密度を示している。ｎ型ＭＯＳＦＥＴにおいては、ゲート絶縁膜とシリコン基板との界面におけるトラップの数が、窒素濃度が高くなるに従い増加する。しかし、ｎ型ＭＯＳＦＥＴにおいては、閾値電圧を低く抑えるために窒素組成が低い領域を用いるため問題となることはない。ｐ型ＭＯＳＦＥＴにおいても、トラップの数が窒素濃度が高くなるに従い増加する。しかし、ｐ型ＭＯＳＦＥＴの場合にはトランジスタ動作におけるキャリアは正孔であるため、窒素の導入で発生したトラップの影響はｎ型ＭＯＳＦＥＴと比べて小さい。このため、ｐ型ＭＯＳＦＥＴにおいて閾値電圧を低く抑えるために、窒素組成を高くしても問題はない。
【００５５】
図５は本実施形態の半導体装置の製造方法により作製したＭＯＳＦＥＴの電圧印加ストレスにおける閾値変動劣化寿命を示している。
【００５６】
図５に示すようにｎ型ＭＯＳＦＥＴにおいては、ゲート電極の窒素組成が低いＡの方が閾値電圧の変動が小さく劣化しにくい。これは、ｎ型ＭＯＳＦＥＴにおいては、先に示したようにゲート電極の窒素組成が高くなると界面準位密度が高くなるため、高温での電界ストレスによってトラップに捕捉される電子が増加することによる。
【００５７】
一方、ｐ型ＭＯＳＦＥＴにおいてもゲート電極の窒素組成が引く方が閾値電圧の変動が小さく劣化しにくい。しかし、ｐＭＯＳＦＥＴの場合には、ｎＭＯＳＦＥＴと異なり劣化の度合いが小さいため、閾値電圧を下げるためにゲート電極の窒素組成を高くしても実用上問題ない。
【００５８】
本実施形態においては、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを基板に形成する例を示したが、ｎ型ＭＯＳＦＥＴ又はｐ型ＭＯＳＦＥＴの一方のみを形成する場合においても適用することができる。
【産業上の利用可能性】
【００５９】
本発明に係る半導体装置の製造方法は、金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現でき、金属窒化膜をゲート電極に有する半導体装置の製造方法等として有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法により形成したＭＯＳＦＥＴの閾値電圧を示すグラフである。
【図４】本発明の一実施形態に係る半導体装置の製造方法により形成したＭＯＳＦＥＴの界面準位密度を示すグラフである。
【図５】本発明の一実施形態に係る半導体装置の製造方法により形成したＭＯＳＦＥＴの電圧印加ストレスにおける閾値変動劣化寿命を示すグラフである。
【符号の説明】
【００６１】
１１      基板
１２      素子分離膜
１３Ａ    ｎ型トランジスタ形成領域
１３Ｂ    ｐ型トランジスタ形成領域
１４      下地膜
１４ａ    下地膜
１４ｂ    下地膜
１５      絶縁膜
１５ａ    絶縁膜
１５ｂ    絶縁膜
１６      第１の導電膜
１６ａ    第１の導電膜
１７      レジスト膜
１８      第２の導電膜
１８ａ    第２の導電膜
１８ｂ    第２の導電膜
１９      第３の導電膜
１９ａ    第３の導電膜
１９ｂ    第３の導電膜
２０      ハードマスク形成膜
２０ａ    ハードマスク
２０ｂ    ハードマスク
２１      レジスト膜
２２Ａ    第１のゲート電極
２２Ｂ    第２のゲート電極
２３Ａ    第１のゲート酸化膜
２３Ｂ    第２のゲート酸化膜
２４      サイドウォール
２５      ソースドレイン領域
２６      ニッケルシリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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