(57)【要約】【課題】高速動作可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】ｐ型半導体基板１１上にゲート絶縁膜２１を介して形成されたゲート電極２４と、ゲート電極２４側面の延長面Ａの両側に跨り、半導体基板１１内に埋め込まれたｐ型不純物元素領域３３と、ｐ型不純物元素領域３３の一部と重畳し、且つゲート電極２４端部から外方に延在するｎ型のソース・ドレイン領域３１とを具備している。そして、ｐ型不純物元素領域３３とソース・ドレイン領域３５との重畳部分における特定深さのｐ型不純物元素の濃度を、特定深さに対応する重畳部分以外のｐ型不純物元素領域３３部分におけるｐ型不純物元素の濃度より低くしている。【選択図】図１
2008098205.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側面の延長面の両側に跨り、前記半導体基板内に埋め込まれた第１導電型不純物元素領域と、
前記第１導電型不純物元素領域の一部と重畳し、且つ前記ゲート電極端部から外方に延在する第２導電型のソース・ドレイン領域と、
を具備し、
前記第１導電型不純物元素領域と前記ソース・ドレイン領域との重畳部分における特定深さの前記第１導電型不純物元素の濃度を、前記特定深さに対応する前記重畳部分以外の前記第１導電型不純物元素領域部分における前記第１導電型不純物元素の濃度より低くしたことを特徴とする半導体装置。
【請求項２】
前記半導体基板表面から一定深さにある前記第１導電型不純物元素領域の前記不純物元素は、前記第１導電型不純物元素領域の中央部で高く、前記中央部から周辺部に向かって低下する濃度分布を有することを特徴とする請求項２に記載の半導体装置。
【請求項３】
第１導電型の半導体基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極側面と間隙を置いて前記半導体基板表面にマスク部材を形成する工程と、
前記半導体基板表面に対して垂直方向から所定角度傾斜した方向から、前記間隙を通して前記半導体基板表面に第１導電型不純物元素をイオン注入し、前記ゲート電極側面の延長面の両側に跨り、且つ前記半導体基板内に埋め込まれた第１導電型不純物元素領域を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板表面に第２導電型不純物をイオン注入し、前記ゲート電極端部から外方に延在し、且つ前記第１導電型不純物元素領域の一部と重畳するソース・ドレイン領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記マスク部材を形成する工程は、
少なくとも前記ゲート電極の側面に後酸化膜を形成し、前記後酸化膜及び前記半導体基板表面を被うようにシリコン膜を形成する工程と、
前記半導体基板表面に対して垂直方向から不純物をイオン照射し、前記イオン照射された前記シリコン膜部分のエッチング液によるエッチングレートを、前記ゲート電極側面の前記シリコン膜部分のエッチングレートに比べて遅くする工程と、
前記ゲート電極側面の前記シリコン膜をエッチング除去し、前記ゲート電極側方の前記半導体基板表面に前記ゲート電極側面との間に隙間を有するマスク部材を形成する工程と、
を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン膜部分にイオン照射する不純物は、ボロン及びボロン化合物のうちの少なくともいずれか１つであることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作に適する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、集積回路の大規模化及び集積化と共に高速動作の要求が強くなっている。要求に対処するために、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下単にトランジスタと称する）等半導体装置の高速動作の改善がますます重要となっている。トランジスタの動作スピードは、例えばインバータのスイッチング時間Ｔｐｄは、一般に、ｋ×ＣＶ／Ｉで表される。ここで、Ｃはトランジスタの寄生容量、Ｉは駆動力、Ｖは動作電圧、ｋは比例定数である。
【０００３】
この式より、高速動作、すなわちＴｐｄを小さくするためには、駆動力Ｉを大きくするか、寄生容量Ｃを小さくすることが必要である。トランジスタの寄生容量はゲート容量、拡散層容量、フリンジ容量、オーバーラップ容量の和からなる。トランジスタのゲート長を短くすることで、チャネル領域の抵抗を減少させ、結果、駆動力Ｉを増大させることが可能となり、更にゲート容量を小さくすることが可能である。
【０００４】
しかし、ゲート長を短くすると、ショートチャンネル効果により、閾値が低下し、オフ電流（リーク電流）が増大するという問題がある。
【０００５】
このショートチャンネル効果を抑制する技術として、ハローイオン注入技術が提案されている。すなわち、ゲート電極をマスクとして低濃度のソース・ドレイン領域を形成した後、チャネル領域と同じ導電型の不純物を半導体基板に対して垂直方向より角度をつけて注入することにより、チャネル濃度を増大させ、チャネル深さを浅くしてショートチャネル効果を抑制する方法が提案されている（例えば、特許文献１参照。）。
【０００６】
しかしながら、この方法では、ハローイオン注入がショートチャネル効果の抑制に必要なゲート電極端部の下方のチャネル領域のみならず、ソース・ドレイン領域全体に亘って行われるため、ソース・ドレイン領域全体に亘って半導体基板がチャネル領域と同じく高濃度化される。したがって、ソース・ドレイン領域の拡散層容量及び拡散層抵抗が増大し、駆動力を劣化させるという問題が発生する。その結果、トランジスタのスイッチング動作Ｔｐｄの劣化を引き起こすことになる。
【特許文献１】特開２００５−３２７８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高速動作が可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極側面の延長面の両側に跨り、前記半導体基板内に埋め込まれた第１導電型不純物元素領域と、前記第１導電型不純物元素領域の一部と重畳し、且つ前記ゲート電極端部から外方に延在する第２導電型のソース・ドレイン領域とを具備し、前記第１導電型不純物元素領域と前記ソース・ドレイン領域との重畳部分における特定深さの前記第１導電型不純物元素の濃度を、前記特定深さに対応する前記重畳部分以外の前記第１導電型不純物元素領域部分における前記第１導電型不純物元素の濃度より低くしたことを特徴とする。
【０００９】
また、本発明の別態様の半導体装置の製造方法は、第１導電型の半導体基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極側面と間隙を置いて前記半導体基板表面にマスク部材を形成する工程と、前記半導体基板表面に対して垂直方向から所定角度傾斜した方向から、前記間隙を通して前記半導体基板表面に第１導電型不純物元素をイオン注入し、前記ゲート電極側面の延長面の両側に跨り、且つ前記半導体基板内に埋め込まれた第１導電型不純物元素領域を形成する工程と、前記ゲート電極をマスクとして前記半導体基板表面に第２導電型不純物をイオン注入し、前記ゲート電極端部から外方に延在し、且つ前記第１導電型不純物元素領域の一部と重畳するソース・ドレイン領域を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高速動作が可能な半導体装置及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照して説明する。
【実施例】
【００１２】
まず、本発明の実施例に係る半導体装置について、図１を参照して説明する。図１は半導体装置の構造を模式的に示す断面図である。
【００１３】
図１に示すように、半導体装置１は、第１導電型の半導体基板１１、ゲート絶縁膜２１、ゲート電極２４、キャップ絶縁膜２５、スペーサ３０、第２導電型のソース・ドレイン領域３１、ハロー注入領域とも言われる第１導電型不純物元素領域３３、層間絶縁膜４１、コンタクト層４５を備えている。
【００１４】
半導体基板１１は、例えばｐ型を有し、この半導体基板１１の表面には、例えばシリコン酸化膜からなるゲート絶縁膜２１を介してゲート電極２４が設けられている。
【００１５】
このゲート電極２４は、下部ゲート電極膜２２と上部ゲート電極膜２３とで構成されている。下部ゲート電極２２は、例えばリン（Ｐ）がドープされたポリシリコンで構成され、上部ゲート電極２３は、例えばタングステンシリサイド（ＷＳｉ）で構成されている。
【００１６】
キャップ絶縁膜２５は、例えばシリコン窒化膜から構成され、上部ゲート電極膜２３上に形成されている。
【００１７】
スペーサ３０は、例えばシリコン窒化膜から構成され、ゲート絶縁膜２１、ゲート電極２４、及びキャップ絶縁膜２５の側面を被うように形成されている。
【００１８】
ソース・ドレイン領域３１は、第２導電型、例えばｎ型を有し、ゲート電極２４の端部から外方に向かって半導体基板１１の表面に延在している。ソース・ドレイン領域３１は、低濃度のソース・ドレイン領域３１ａと高濃度のソース・ドレイン領域３１ｂとで構成されている。低濃度のソース・ドレイン領域３１ａは、ゲート電極２４下方のチャネル領域１３と接してスペーサ３０下方の半導体基板１１表面に設けられ、高濃度のソース・ドレイン領域３１ｂは、低濃度のソース・ドレイン領域３１ａに接してスペーサ３０の外側に設けられ、且つ低濃度のソース・ドレイン領域３１ａより深く設けられている。
【００１９】
第１導電型不純物元素領域３３は、半導体基板１１、すなわちチャネル領域１３と同じ導電型、例えばｐ型不純物元素で構成され、ゲート電極２４側面の延長面Ａの両側に跨り、しかもその延長面Ａ近傍の半導体基板１１表面に限定的に設けられている。すなわち、この第１導電型不純物元素領域３３の一部領域はソース・ドレイン領域３１側に、他の領域はチャネル領域１３側に設けられている。また、第１導電型不純物元素領域３３の一部はソース・ドレイン領域３１と重畳している。そして、第１導電型不純物元素領域３３は、半導体基板１１表面に対して垂直方向である深さ方向においては、図の左側に示すように、中央部で高く、周辺部で低い山形の濃度分布を有しており、また図の下側に示すように、半導体基板１１表面に平行な水平方向においても、深さ方向と同様に、中央部で高く、周辺部で低い山形の濃度分布を有している。
【００２０】
次に、上記構造の半導体装置１の製造方法について、図２乃至図４を参照して説明する。図２は半導体装置１の製造工程を模式的に示す工程断面図、図３は図２に示す工程に引き続いて半導体装置１の製造工程を模式的に示す工程断面図、図４は図３に示す工程に引き続いて半導体装置１の製造工程を模式的に示す工程断面図である。
【００２１】
一般に、半導体基板１１の表面領域に、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成されているが、ここでは、説明を簡単にするために、素子分離領域内の半導体基板１１部分のみを示し、その他の部分は図示を省略する。
【００２２】
まず、図２（ａ）に示すように、ｐ型半導体基板１１の表面に、例えば熱酸化法によりシリコン酸化膜からなるゲート絶縁膜２１を膜厚３．５ｎｍに形成する。このゲート絶縁膜２１の膜厚は、１．０ｎｍ〜２０ｎｍである必要があり、好ましくは３．０ｎｍ〜５．０ｎｍである。次にゲート絶縁膜２１上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコンからなる下部ゲート電極膜２２を膜厚８０ｎｍに堆積する。
【００２３】
次に、この下部ゲート電極膜２２のポリシリコン中に、イオン注入法により、例えばｎ型トランジスタの場合には、リン（Ｐ）をドープする。リン（Ｐ）がドープされた下部ゲート電極膜２２の形成は、ＣＶＤ法による堆積時に同時にリン（Ｐ）をドープしてもよい。
【００２４】
しかる後、下部ゲート電極膜２２上に、例えばスパッタリング法により、タングステンシリサイド（ＷＳｉ）からなる上部ゲート電極膜２３を膜厚５０ｎｍに堆積する。次に、上部ゲート電極膜２３上に、例えばＬＰＣＶＤ（Low Pressure CVD）法により、シリコン窒化膜からなるキャップ絶縁膜２５を膜厚２００ｎｍに堆積する。
【００２５】
次に、図２（ｂ）に示すように、リソグラフィー法、及びＲＩＥ（Reactive Ion Etching）等の異方性エッチング法により、キャップ絶縁膜２５をパターニングし、このパターニングされたキャップ絶縁膜２５をマスクとして異方性エッチング法により、上部ゲート電極膜２３、下部ゲート電極膜２２、及びゲート絶縁膜２１を順次パターニングし、上部ゲート電極膜２３及び下部ゲート電極膜２２の積層構造のゲート電極２４を形成する。
【００２６】
その後、図２（ｃ）に示すように、低圧力下で、ウェットＲＴＯ（Rapid Thermal Oxidation）法により、ゲート絶縁膜２１、ゲート電極２４、及びキャップ絶縁膜２５を被うように半導体基板１１表面に後酸化膜２６を膜厚４．０ｎｍに形成する。
【００２７】
次に、図３（ａ）に示すように、後酸化膜２６を被うように不純物がドープされていないポリシリコンからなるシリコン膜２７を、例えばＣＶＤ法により、膜厚４０ｎｍ〜５０ｎｍに堆積する。なお、シリコン膜２７はポリシリコンに限らず、例えばアモルファスシリコンでもよい。
【００２８】
その後、図３（ｂ）に示すように、半導体基板１１表面に対して垂直方向（矢印方向）からフッ化ボロン（ＢＦ２）を、エネルギー５ｋｅＶ、ドーズ量５Ｅ１４ｃｍ−２でイオン照射する。このイオン照射における照射エネルギーは、不純物が半導体基板１１表面に実質的に到達しない程度に設定される。
【００２９】
このイオン照射により、ＢＦ２が注入された半導体基板１１上面及びキャップ絶縁膜２５上面のシリコン膜２７部分のエッチング液に対するエッチングレートが、ＢＦ２が注入されなかったゲート電極２４の側壁及びキャップ絶縁膜２５の側壁上のシリコン膜２７部分のエッチングレートに比べて遅くなる。なお、このエッチングレートを変える不純物はＢＦ２に限らず、例えばボロン（Ｂ）またはボロン化合物等でも差し支えない。
【００３０】
次に、図３（ｃ）に示すように、半導体基板１１をアルカリ溶液、例えばトリメチルシラン（ＴＭＳ）溶液、もしくは水酸化カリウム（ＫＯＨ）溶液を用いてエッチングすることにより、ＢＦ２が注入されていないゲート電極２４及びキャップ絶縁膜２５の側壁上のシリコン膜２７部分が選択的に除去される。
【００３１】
しかる後、露出した後酸化膜２６を、例えばＲＩＥ等により除去する。その結果、半導体基板１１表面にゲート絶縁膜２１とシリコン膜２７とからなるマスク２８が形成され、このマスク２８とゲート電極２４の側面との間に隙間２９が形成される。この隙間２９の幅、すなわちマスク２８とゲート電極２４の側面との距離は、シリコン膜２７と後酸化膜２６との合計膜厚で、略４４ｎｍ〜５４ｎｍである。
【００３２】
次に、図４（ａ）に示すように、ｎ型トランジスタの場合には、半導体基板１１表面に対して垂直な方向から約３０度傾けた方向（矢印方向）からＢＦ２をイオン注入する。このイオン注入においては、エネルギー１０ｋｅＶ、ドーズ量１Ｅ１４〜１Ｅ１５ｃｍ−２の範囲に設定する。その後、熱処理を行う。ＢＦ２は、ゲート電極２４とマスク２８との隙間２９とこの隙間２９近傍のゲート電極２４及びマスク２８部分とからのみ半導体基板１１内に注入され、それ以外に注入されたＢＦ２は、マスク２８またはゲート電極２４により阻止され、半導体基板１１に注入されない。
【００３３】
したがって、ゲート電極２４の側面の延長面Ａの内側のチャネル領域１３部分及び外側のソース・ドレイン形成予定領域の両側に、しかもゲート電極２４の側面近傍にのみＢＦ２が注入され、ｐ型の第１導電型不純物元素領域３３が埋め込み形成され、それ以外の半導体基板１１の領域には第１導電型不純物元素領域３３は形成されない。
【００３４】
そして、第１導電型不純物元素領域３３は、半導体基板１１表面に対して垂直方向である深さ方向においては、図１の左側に示すように、中央部で高く、周辺部で低い山形の濃度分布を有しており、また図１の下側に示すように、半導体基板１１表面に平行な水平方向においても、深さ方向と同様に、中央部で高く、周辺部で低い山形の濃度分布を有している。
【００３５】
なお、イオン注入の角度は、半導体基板１１の表面に対して垂直な方向から約３０度に限定する必要はなく、第１導電型不純物元素領域３３をより適する位置に形成するように変更することは可能である。
【００３６】
しかる後、図４（ｂ）に示すように、ゲート電極２４をマスクとして半導体基板１１表面に垂直方向（矢印方向）から、第２導電型、例えば砒素（Ａｓ）を、エネルギー７ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２で半導体基板１１表面にイオン注入する。その後、熱処理を行うことにより、半導体基板１１表面に低濃度のソース・ドレイン領域３１ａを浅く形成する。
【００３７】
次に、図４（ｃ）に示すように、例えばＬＰＣＶＤ法により、ゲート絶縁膜２１、ゲート電極２４及びキャップ絶縁膜２５を被うように半導体基板１１表面に、例えばシリコン窒化膜を膜厚５．０ｎｍ〜３０ｎｍに堆積する。その後、半導体基板１１に対して異なる選択比を有するＲＩＥ法によりシリコン窒化膜をエッチバックしてゲート絶縁膜２１、ゲート電極２４及びキャップ絶縁膜２５の側壁上にスペーサ３０を形成する。
【００３８】
しかる後、スペーサ３０をマスクとして半導体基板１１表面に垂直方向（矢印方向）から、例えばＡｓをエネルギー５ｋｅＶ、ドーズ量２Ｅ１５ｃｍ−２でイオン注入し、その後、熱処理を施して高濃度のソース・ドレイン領域３１ｂを低濃度のソース・ドレイン領域３１ａよりも深く形成する。この高濃度のソース・ドレイン領域３１ｂと低濃度のソース・ドレイン領域３１ａとでソース・ドレイン領域３１を構成する。このソース・ドレイン領域３１は、破線で示すように、第１導電型不純物元素領域３３の周辺部と重畳し、且つ第１導電型不純物元素領域３３との間にジャンクションを形成する。
【００３９】
そして、図１に示すように、半導体基板１１上に、例えばＣＶＤ法により、ＢＰＳＧ（Boron Phosphorus Silicate Glass）からなる層間絶縁膜４１を堆積する。次に、異方性エッチングにより、ソース・ドレイン領域３１上の層間絶縁膜４１にコンタクトホール４３を形成する。このコンタクトホール４３は隣接するスペーサ３０間に自己整合的に形成される。次に、このコンタクトホール４３内にスパッタリング法により、例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）を形成した後、タングステン（Ｗ）を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法により研磨してコンタクトホール４３内にＷを残してコンタクト層４５を形成することにより、半導体装置１を得る。
【００４０】
上述した実施例の半導体装置１では、ゲート電極２４下方のチャネル領域１３にこのチャネル領域１３と同導電型の第１導電型不純物元素領域３３を設け、チャネル濃度を増大させると共にチャネル深さを浅くしているので、ショートチャネル効果を抑制できる。しかも、従来では不純物元素領域はソース・ドレイン領域全体に亘って設けられており、また一定の深さにおいて同じ不純物濃度を有しているが、本実施例では、第１導電型不純物元素領域３３はゲート電極２４側面の延長面Ａの近傍にしか設けられておらず、第１導電型不純物元素領域３３により高濃度化される半導体基板１１部分が従来に比べて少ない。また、第１導電型不純物元素領域３３は一定の深さにおいて中央部分が高く、周辺部に向かって低下する濃度分布を有しており、ジャンクション近傍の濃度が低くなっているため、拡散層容量を低減できる。
【００４１】
また、従来では第１導電型不純物元素領域はソース・ドレイン領域全体に亘って重畳しており、また一定の深さにおいて同じ不純物濃度を有しているが、本実施例では第１導電型不純物元素領域３３はその一部がソース・ドレイン領域３１と重畳するだけである。また、第１導電型不純物元素領域３３は一定の深さにおいて中央部分が高く、周辺部に向かって低下する濃度分布を有しており、ソース・ドレイン領域３１との重畳部分の濃度が低くなっているため、ソース・ドレイン領域３１の拡散層抵抗を低減できる。
【００４２】
したがって、駆動力の低下を抑制でき、高速動作可能な半導体装置を得ることができる。
【００４３】
また、上記半導体装置の製造方法では、ソース・ドレイン領域３１の形成予定領域をマスク２８で被っておき、マスク２８とゲート電極２４側面との間に設けた隙間２９からイオン注入して第１導電型不純物元素領域３３を形成している。したがって、所定の濃度分布を有する第１導電型不純物元素領域３３をゲート電極２４の端部下方にのみ限定的に設けることができる。
【００４４】
しかも、ゲート電極２４側面との間に隙間２９を有するマスク２８は、ゲート電極２４を被うように半導体基板１１表面にシリコン膜２７を堆積し、半導体基板１１表面に対して垂直方向からボロンをイオン照射してゲート電極２４側壁上のシリコン膜２７部分とゲート電極２４上面及び半導体基板１１上面のシリコン膜２７部分とのエッチング溶液に対するエッチングレートを変えた後、ゲート電極２４側壁上のシリコン膜２７部分のみ選択的にエッチング除去することにより、簡単に形成できる。したがって、本実施例の高速動作可能な半導体装置を容易に製造できる。
【００４５】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００４６】
例えば、第１導電型不純物元素領域と低濃度のソース・ドレイン領域との形成は、上述の実施例の順序に拘る必要はなく、低濃度のソース・ドレイン領域を第１導電型不純物元素領域より先に行うことも可能である。
【００４７】
また、上述の記実施例ではｎ型トランジスタの例を示したが、ｐ型トランジスタに適用することは可能である。ｐ型トランジスタの場合、ｎ型トランジスタで使用した不純物を全て逆の導電型不純物に置き換えれば良い。
【００４８】
また、上述の実施例では、半導体基板はバルクシリコン基板の例を示したが、ＳＯＩ（Silicon on Insulator）構造を有する基板とすることは可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例に係る半導体装置を模式的に示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程を模式的に示す工程断面図。
【図３】本発明の実施例に係る半導体装置の製造工程を模式的に示す工程断面図。
【図４】本発明の実施例に係る半導体装置の製造工程を模式的に示す工程断面図。
【符号の説明】
【００５０】
１  半導体装置
１１  半導体基板
１３  チャネル領域
２１  ゲート絶縁膜
２２  下部ゲート電極膜
２３  上部ゲート電極膜
２４  ゲート電極
２５  キャップ絶縁膜
２６  後酸化膜
２７  シリコン膜
２８  マスク
２９  隙間
３０  スペーサ
３１  ソース・ドレイン領域
３１ａ  低濃度のソース・ドレイン領域
３１ｂ  高濃度のソース・ドレイン領域
３３  第１導電型不純物元素領域
４１  層間絶縁膜
４３  コンタクトホール
４５  コンタクト層
Ａ  ゲート電極側面の延長面
【図１】
2008098205.tif 000003
【図２】
2008098205.tif 000004
【図３】
2008098205.tif 000005
【図４】
2008098205.tif 000006