(57)【要約】【課題】クロック信号とデータ信号の位相関係を効率良く個々に最適な値に調整する。【解決手段】送信器１０に各信号の位相調整を行うための調整用信号を出力する調整用信号出力機能が設けられている。また、受信器２０には、各信号の遅延量を設定可能な可変遅延部２１と、各信号の位相状態を検出する位相検出部２２と、検出された位相状態に応じて可変遅延部による各信号の遅延量を調整する遅延調整部２３とが設けられている。位相調整時には、送信器１０から調整用信号を出力させ、受信器２０の位相検出部２２によって各信号の位相状態を検出させて、検出された位相状態に応じて遅延調整部２３によって可変遅延部２１による各信号の遅延量を調整させることにより、データ信号とクロック信号の位相関係を最適化して、データ信号が安定した部分でデータを読み取らせる。【選択図】図１
2008125017.tif 000002
【特許請求の範囲】
【請求項１】
複数の各信号を送受信するシリアル通信装置において、
該各信号の位相調整を行うための調整用信号を出力可能とする送信器と、
該各信号の遅延量を設定可能とする可変遅延部、該各信号の位相状態を検出する位相検出部および、検出された位相状態に応じて該可変遅延部に対して該各信号の遅延量を調整する遅延調整部を有する受信器とを備えたシリアル通信装置。
【請求項２】
前記送信器は、前記各信号としてクロック信号と一または複数のデータ信号を生成するパラレル・シリアル変換部と、該各信号として位相調整用信号を生成する調整用信号生成部と、該各信号の通常動作時と位相調整時とに応じて該パラレル・シリアル変換部からの各信号と該調整用信号生成部からの各信号とのいずれかに選択可能とする信号選択部とを有する請求項１に記載のシリアル通信装置。
【請求項３】
前記送信器は、前記各信号としてクロック信号と一または複数のデータ信号を生成するパラレル・シリアル変換部と、該各信号を選択可能とする信号選択部とを有し、該各信号の位相調整時に、該信号選択部は、該データ信号が該クロック信号に切り替えられて位相調整用信号として前記受信器に出力される請求項１に記載のシリアル通信装置。
【請求項４】
前記可変遅延部は、前記各信号の通常動作用の遅延量が設定可能とされている遅延量設定手段を有し、該各信号の位相調整時に、該可変遅延部は、該各信号の遅延量が該遅延量設定手段に設定された設定遅延値から、前記遅延調整部からの出力遅延値に切り替えられる請求項１に記載のシリアル通信装置。
【請求項５】
前記位相検出部は、前記各信号の時間的な前後関係を前記位相状態として判別する請求項１に記載のシリアル通信装置。
【請求項６】
前記位相検出部は、前記各信号の位相調整時に、該各信号を立ち上がりエッジにおいて４分周した各第１信号をさらに立ち上がりエッジにおいてラッチした各第２信号が生成され、生成された各第２信号を用いて該各信号の立ち上がりエッジにおける位相関係が検出される請求項１または５に記載のシリアル通信装置。
【請求項７】
前記位相検出部は、前記各信号を立ち上がりエッジにおいて４分周された第１信号を生成するＤ型フリップフロップと、４分周された第１信号を立ち上がりエッジにおいてラッチした第２信号を生成するＤ型フリップフロップと、該各信号のうちの所定信号の第１信号および第２信号と該各信号のうちの別の所定信号の第２信号のＮＯＴ信号との論理積を位相検出パルスとして生成するＡＮＤ回路とを有する請求項１、５および６のいずれかに記載のシリアル通信装置。
【請求項８】
前記位相検出部は、前記各信号を立ち上がりエッジにおいて４分周した第１信号を生成するＤ型フリップフロップと、該第１信号を立ち上がりエッジにおいてラッチした第２信号を生成するＤ型フリップフロップと、該各信号のうちの所定信号の第１信号および第２信号と該各信号のうちの別の所定信号の第２信号のＮＯＴ信号とを論理積する第１ＡＮＤ回路と、該各信号のうちの所定信号の第１信号および第２信号と該各信号のうちのさらに別の所定信号の第２信号のＮＯＴ信号とを論理積する第２ＡＮＤ回路と、該第１ＡＮＤ回路および該第２ＡＮＤ回路からの各出力を論理和して位相検出パルスとして生成するＯＲ回路とを有する請求項１、５および６のいずれかに記載のシリアル通信装置。
【請求項９】
前記位相検出部は、前記位相検出パルスを入力して出力する場合に、許容可能な位相差以下の位相検出パルスを除去するローパスフィルタ手段をさらに有する請求項７または８に記載のシリアル通信装置。
【請求項１０】
前記位相検出部は、許容可能な位相差が設定されており、検出された位相差が、設定された許容可能な位相差以下である場合に、前記遅延調整部の動作が停止処理するように作用する請求項１または９に記載のシリアル通信装置。
【請求項１１】
前記遅延調整部は、前記位相検出部による検出結果から、位相が最も遅れている信号を基準にして、該信号よりも位相が進んでいる信号の遅延調整処理を行う請求項１または５に記載のシリアル通信装置。
【請求項１２】
前記遅延調整部は、前記各信号の遅延量が設定されるカウンタ手段と、前記位相検出部からの出力信号に応じてカウントイネーブル信号を出力するＤ型フリップフロップとを有し、該各信号の位相調整時に、前記位相検出部によって位相が進んでいると判別された信号に対応する該カウンタ手段のカウンタ値が１つずつインクリメントされて遅延値として出力される請求項１、５および１１のいずれかに記載のシリアル通信装置。
【請求項１３】
前記送信器から前記受信器に、前記各信号としてクロック信号と１または２以上のデータ信号とが送信され、該受信器によって受信されたクロック信号の所定タイミングによりデータ信号が読み取られる請求項１に記載のシリアル通信装置。
【請求項１４】
請求項１〜１３のいずれかに記載のシリアル通信装置によって前記各信号の位相差を調整する位相差調整方法であって、
前記各信号の位相調整時に、前記送信器から前記受信器に、該各信号の位相調整を行うための位相調整用信号を出力するステップと、
該受信器によって該位相調整用信号を受信するステップと、
前記位相検出部によって該位相調整用信号としての各信号の位相状態を検出するステップと、
検出された位相状態に応じて前記遅延調整部によって前記可変遅延部の該各信号の遅延量を調整するステップとを有するシリアル通信装置の位相差調整方法。
【請求項１５】
前記遅延調整部によって調整された遅延量を外部機器によって読み取らせて、これを前記可変遅延部による前記各信号の遅延量として固定設定する請求項１４に記載のシリアル通信装置の位相差調整方法。
【請求項１６】
前記位相調整時に、前記遅延調整部によって調整された遅延量を前記シリアル通信装置内のメモリに、通常動作時用に前記可変遅延部による各信号の遅延量として固定的に自動設定する請求項１４に記載のシリアル通信装置の位相差調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種の電子機器に搭載されるシリアル通信装置および、その通信すべき各信号の位相状態を最適な値に調整するシリアル通信装置の位相差調整方法に関する。
【背景技術】
【０００２】
この種の従来のシリアル通信装置について図７（ａ）および図７（ｂ）を用いて説明する。
【０００３】
図７（ａ）および図７（ｂ）は、従来のシリアル通信装置によるシリアル通信を説明するためのブロック図である。
【０００４】
図７（ａ）に示すように、従来のシリアル通信装置１００では、送信器３０からクロック信号とデータ信号とが受信器４０に送信され、受信器４０では受信されたクロック信号によってデータ信号が読み取られる。このような従来のシリアル通信装置１００において、送信器３０と受信器４０間が近距離であって、受信されたクロック信号とデータ信号との位相関係のずれが問題とならないような場合には、受信器４０によってデータ信号が誤って読み取られる可能性は低い。
【０００５】
これに対して、送信器３０と受信器４０との間が遠距離である場合や、図７（ｂ）に示すシリアル通信装置１０１のように各伝送路に高調波ノイズを除去するためのフィルタ５０ａ、５０ｂなどが挿入されている場合には、受信器４０によって受信された送信器３０からのクロック信号とデータ信号との位相関係のずれが問題となる場合がある。この問題について、図８（ａ）〜図８（ｃ）を用いて説明する。
【０００６】
図８（ａ）は、クロック信号の波形図であり、図８（ｂ）は、クロック信号とデータ信号との位相関係が正常な場合を示す信号波形図であり、図８（ｃ）は、クロック信号とデータ信号との位相関係が異常な場合を示す信号波形図である。
【０００７】
図８（ａ）のクロック信号と図８（ｂ）のデータ信号との位相関係が正常で、データ信号の変化点がクロック信号の立ち上がり位置にほぼ一致している場合には、クロック信号の立下り時にデータを読み込めば、最も位相マージンが大きくなるため、誤ってデータが読み込まれることはない。しかしながら、図８（ｃ）のデータ信号と図８（ａ）のクロック信号のように互いの位相関係がずれて、クロック信号の立下り時にデータ信号が変化すると、データ信号の変化点においてデータ信号が読み取られることになり、データ信号が誤って読み取られる可能性が高くなる。
【０００８】
この問題を解決するために、例えば特許文献１には、位相をずらした複数のクロック信号を生成させて、データ信号の位相状態に応じて、用いられるクロック信号を切り替えるという方法が提案されている。
【０００９】
しかしながら、この方法では、必ずしもデータ信号の変化点（エッジ）間の中心位置においてデータ信号が読み取られるとは限らず、特に、高速通信の場合には問題となる可能性がある。
【００１０】
そこで、従来のシリアル通信装置では、クロック信号とデータ信号との位相関係を調整するために、送信器と受信器の両方またはいずれか一方に、クロック信号とデータ信号との位相を変更させる機能が与えられて、受信器側で問題が生じない位相関係となるように位相が調整されている。
【００１１】
その位相の調整は、従来、作業者による実験などのマニュアル作業によって、例えば以下のようにして行われる。作業者によって、送信器または受信器に接続された外部入力機器を介して位相調整値が設定され、その設定された位相調整値によって正しく通信が行われているか否かが確認されて、現在の位相調整値が適切か否かが判断される。現在の位相調整値による位相調整が不十分であるために通信が正しく行われていない場合には、位相調整値が再設定される。このような作業が何回か繰り返されることによって、安定した通信を行うことができるように、調整値が合わせられていく。最終的には、その合わせられた調整値が固定値として設定されて製品として出荷される。
【特許文献１】特開平３−１４３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来のシリアル通信装置の位相調整方法には、以下のような問題がある。
【００１３】
クロック信号とデータ信号の位相関係を調整すべき値の組み合わせ数が多い場合には、多大な時間が必要とされる。また、同一製品であっても、使用されている半導体部品や基板配線の品質のばらつきなどによって、各個体間で各信号の位相に最適な調整値が微妙に異なってくる。これに対処するためには、全製品について１つずつ、調整値の合わせ込みを行えばよいが、上述したようなマニュアルによる調整作業では、製品の出荷段階において莫大な工数がかかってしまう。このため、従来は、ある代表的な調整値が同一製品に共通して適用されており、個々の製品にとって必ずしも最適な調整値となっていない場合も多々ある。
【００１４】
本発明は、上記従来の問題を解決するもので、クロック信号とデータ信号の位相関係（時間的な前後関係）を効率良く個々に最適な値に調整できるシリアル通信装置およびその位相差調整方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明のシリアル通信装置は、複数の各信号を送受信するシリアル通信装置において、  該各信号の位相調整を行うための調整用信号を出力可能とする送信器と、該各信号の遅延量を設定可能とする可変遅延部、該各信号の位相状態を検出する位相検出部および、検出された位相状態に応じて該可変遅延部に対して該各信号の遅延量を調整する遅延調整部を有する受信器とを備えたものであり、そのことにより上記目的が達成される。
【００１６】
また、好ましくは、本発明のシリアル通信装置における送信器は、前記各信号としてクロック信号と一または複数のデータ信号を生成するパラレル・シリアル変換部と、該各信号として位相調整用信号を生成する調整用信号生成部と、該各信号の通常動作時と位相調整時とに応じて該パラレル・シリアル変換部からの各信号と該調整用信号生成部からの各信号とのいずれかに選択可能とする信号選択部とを有する。
【００１７】
さらに、好ましくは、本発明のシリアル通信装置における送信器は、前記各信号としてクロック信号と一または複数のデータ信号を生成するパラレル・シリアル変換部と、該各信号を選択可能とする信号選択部とを有し、該各信号の位相調整時に、該信号選択部は、該データ信号が該クロック信号に切り替えられて位相調整用信号として前記受信器に出力される。
【００１８】
さらに、好ましくは、本発明のシリアル通信装置における可変遅延部は、前記各信号の通常動作用の遅延量が設定可能とされている遅延量設定手段を有し、該各信号の位相調整時に、該可変遅延部は、該各信号の遅延量が該遅延量設定手段に設定された設定遅延値から、前記遅延調整部からの出力遅延値に切り替えられる。
【００１９】
さらに、好ましくは、本発明のシリアル通信装置における位相検出部は、前記各信号の時間的な前後関係を前記位相状態として判別する。
【００２０】
さらに、好ましくは、本発明のシリアル通信装置における位相検出部は、前記各信号の位相調整時に、該各信号を立ち上がりエッジにおいて４分周した各第１信号をさらに立ち上がりエッジにおいてラッチした各第２信号が生成され、生成された各第２信号を用いて該各信号の立ち上がりエッジにおける位相関係が検出される。
【００２１】
さらに、好ましくは、本発明のシリアル通信装置における位相検出部は、前記各信号を立ち上がりエッジにおいて４分周された第１信号を生成するＤ型フリップフロップと、４分周された第１信号を立ち上がりエッジにおいてラッチした第２信号を生成するＤ型フリップフロップと、該各信号のうちの所定信号の第１信号および第２信号と該各信号のうちの別の所定信号の第２信号のＮＯＴ信号との論理積を位相検出パルスとして生成するＡＮＤ回路とを有する。
【００２２】
さらに、好ましくは、本発明のシリアル通信装置における位相検出部は、前記各信号を立ち上がりエッジにおいて４分周した第１信号を生成するＤ型フリップフロップと、該第１信号を立ち上がりエッジにおいてラッチした第２信号を生成するＤ型フリップフロップと、該各信号のうちの所定信号の第１信号および第２信号と該各信号のうちの別の所定信号の第２信号のＮＯＴ信号とを論理積する第１ＡＮＤ回路と、該各信号のうちの所定信号の第１信号および第２信号と該各信号のうちのさらに別の所定信号の第２信号のＮＯＴ信号とを論理積する第２ＡＮＤ回路と、該第１ＡＮＤ回路および該第２ＡＮＤ回路からの各出力を論理和して位相検出パルスとして生成するＯＲ回路とを有する。
【００２３】
さらに、好ましくは、本発明のシリアル通信装置における位相検出部は、前記位相検出パルスを入力して出力する場合に、許容可能な位相差以下の位相検出パルスを除去するローパスフィルタ手段をさらに有する。
【００２４】
さらに、好ましくは、本発明のシリアル通信装置における位相検出部は、許容可能な位相差が設定されており、検出された位相差が、設定された許容可能な位相差以下である場合に、前記遅延調整部の動作が停止処理するように作用する。
【００２５】
さらに、好ましくは、本発明のシリアル通信装置における遅延調整部は、前記位相検出部による検出結果から、位相が最も遅れている信号を基準にして、該信号よりも位相が進んでいる信号の遅延調整処理を行う。
【００２６】
さらに、好ましくは、本発明のシリアル通信装置における遅延調整部は、前記各信号の遅延量が設定されるカウンタ手段と、前記位相検出部からの出力信号に応じてカウントイネーブル信号を出力するＤ型フリップフロップとを有し、該各信号の位相調整時に、前記位相検出部によって位相が進んでいると判別された信号に対応する該カウンタ手段のカウンタ値が１つずつインクリメントされて遅延値として出力される。
【００２７】
さらに、好ましくは、本発明のシリアル通信装置において、前記送信器から前記受信器に、前記各信号としてクロック信号と１または２以上のデータ信号とが送信され、該受信器によって受信されたクロック信号の所定タイミングによりデータ信号が読み取られる。
【００２８】
本発明のシリアル通信装置の位相差調整方法は、本発明の上記シリアル通信装置によって前記各信号の位相差を調整する位相差調整方法であって、前記各信号の位相調整時に、前記送信器から前記受信器に、該各信号の位相調整を行うための位相調整用信号を出力するステップと、該受信器によって該位相調整用信号を受信するステップと、前記位相検出部によって該位相調整用信号としての各信号の位相状態を検出するステップと、検出された位相状態に応じて前記遅延調整部によって前記可変遅延部の該各信号の遅延量を調整するステップとを有するものであり、そのことにより上記目的が達成される。
【００２９】
また、好ましくは、本発明のシリアル通信装置の位相差調整方法において、前記遅延調整部によって調整された遅延量を外部機器によって読み取らせて、これを前記可変遅延部による前記各信号の遅延量として固定設定する。
【００３０】
また、好ましくは、本発明のシリアル通信装置の位相差調整方法において、前記位相調整時に、前記遅延調整部によって調整された遅延量を前記シリアル通信装置内のメモリに、通常動作時用に前記可変遅延部による各信号の遅延量として固定的に自動設定する。
【００３１】
上記構成により、以下に、本発明の作用について説明する。
【００３２】
本発明のシリアル通信装置では、送信器側に各信号の位相調整を行うための調整用信号を出力する調整用信号出力機能が設けられている。また、受信器側には、各信号の遅延量を設定可能な可変遅延部と、各信号の位相状態を検出する位相検出部と、検出された位相状態に応じて可変遅延部による各信号の遅延量を調整する遅延調整部とが設けられている。
【００３３】
位相調整時には、送信器から調整用信号を出力させ、受信器の位相検出部によって各信号の位相状態を検出させ、検出された位相状態に応じて遅延調整部によって可変遅延部による各信号の遅延量を個々に自動的に調整することが可能となる。
【００３４】
これにより、データ信号が安定した部分にクロック信号のタイミングを合わせて、クロック信号とデータ信号との位相関係を個々に効率よく最適化して、データ信号を安定的に読み取らせることが可能となる。
【００３５】
さらに、遅延調整部によって調整された遅延量を外部機器によって読み取らせて、個々の製品に対する固定値として適用することによって、各個体間のばらつきに応じた調整を行うことが可能となる。
【発明の効果】
【００３６】
以上により、本発明によれば、位相調整時に、送信器から位相調整用信号を出力させ、受信器の位相検出部によって、位相調整用信号を含む各信号の位相状態を検出させ、検出された位相状態に応じて遅延調整部によって可変遅延部による各信号の遅延量を調整するため、送信器と受信器との間が遠距離である場合や、伝送路に高調波ノイズを除去するためのフィルタなどが挿入されて、受信器によって受信されたクロック信号とデータ信号との間の位相関係に問題がある場合であっても、その位相関係を各個体間のばらつきに応じて効率良く最適な値に調整することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明のシリアル通信装置および位相調整方法について詳細に説明する前に、まず、その原理について図１を用いて説明する。
【００３８】
図１は、本発明のシリアル通信装置およびその位相調整方法の原理について説明するための要部構成例を示すブロック図である。
【００３９】
図１において、本発明のシリアル通信装置１は、シリアル信号生成部１１および調整用信号生成部１２を有し、各信号の位相調整を行うための位相調整用信号を出力可能とする送信器１０と、送信された各信号（位相調整時には位相調整用信号を含む）の遅延量を設定可能とする各信号用可変遅延手段２１ａ、２１ｂを有する可変遅延部２１、各信号の位相状態（各信号の時間的な前後関係）を検出する位相検出部２２、検出された位相状態に応じて各信号用可変遅延手段２１ａ、２１ｂに対して各信号の遅延量を調整可能とする遅延調整部２３および、各信号用可変遅延手段２１ａ、２１ｂの出力部から各信号をそれぞれ取り込むデータ取り込み部２４を有した受信器２０とを備えており、送信器１０と受信器２０間でクロック信号および一（または複数）のデータ信号などの複数の各信号が送受信可能とされている。
【００４０】
送信器１０では、通常動作時に、シリアル信号生成部１１によって、クロック信号とデータ信号などの各信号が生成されて、これらが受信器２０側に送信される。また、各信号の位相調整時には、位相調整用信号生成部１２によって、各信号の位相調整を行うための位相調整用信号が生成されて受信器２０側に送信される。このように、送信器１０では、シリアル信号生成部１１からの各信号と位相調整用信号生成部１２からの各信号とを、通常動作時と位相調整時とに応じて選択可能とする信号選択部が設けられている。この位相調整用信号生成部１２からの位相調整用信号としては、例えば共に同じクロック信号であってもよい。
【００４１】
受信器２０では、各信号の遅延量が信号用可変遅延手段２１ａ、２１ｂによって可変設定可能とされており、クロック信号およびデータ信号の少なくともいずれいかが、予め設定された遅延量に応じて所定時間だけ遅延されてデータ取り込み部２４に供給される。このデータ取り込み部２４では、クロック信号のタイミング（エッジ）に応じてデータ信号が読み取られる。各信号の位相調整時には、位相検出部２２によって各信号の位相状態（各信号の時間的な前後関係）が検出され、検出された位相状態に応じて、遅延調整部２３によって信号用可変遅延手段２１ａ、２１ｂに対する各信号の遅延量が個々に最適に調整可能とされている。
【００４２】
ここで、本発明のシリアル通信装置１の実施形態１、２について、図２〜図６を参照しながら詳細に説明する。
（実施形態１）
本実施形態１では、クロック信号ＣＬＫとデータ信号ＤＡＴの二つの信号について位相差を検出して遅延量を最適に調整する場合について説明する。
【００４３】
図２は、本発明の実施形態１に係るシリアル通信装置の要部構成例を示すブロック図である。
【００４４】
図２において、本実施形態１のシリアル通信装置１Ａは、シリアル信号生成部としてのパラレル・シリアル変換部（パラレル／シリアル・コンバータ）１１Ａおよび、調整用信号生成部および信号選択部として機能するセレクタ１２ａを有する送信器１０Ａと、各信号の遅延量を設定可能とする各信号用可変遅延手段２１ａ、２１ｂを含む可変遅延部２１、各信号の位相状態（各信号の時間的な前後関係）を検出する位相検出部２２、検出された位相状態に応じて各信号用可変遅延手段２１ａ、２１ｂに対して各信号の遅延量を調整可能とする遅延調整部２３および、各信号用可変遅延手段２１ａ、２１ｂから各信号をそれぞれ取り込むデータ取り込み部２４を有する受信器２０Ａとを備えており、送信器１０Ａと受信器２０Ａ間で、クロック信号やデータ信号などの複数の各信号が送受信される。
【００４５】
送信器１０Ａでは、パラレル・シリアル変換部（パラレル／シリアル・コンバータ）１１Ａによって、クロック信号およびデータ信号などのシリアル信号が生成されて、受信器２０Ａに向けて送信される。また、各信号の位相調整時には、セレクタ１２ａによって、データ信号がクロック信号に切り替えられて位相調整用信号として受信器２０Ａ側に送信される。このクロック信号は、そのまま移動調整用信号として受信器２０Ａ側に送信される。
【００４６】
受信器２０Ａでは、各信号の遅延量が可変遅延手段２１ａ、２１ｂによって可変設定可能とされており、各信号のクロック信号ＣＬＫおよびデータ信号ＤＡＴが、設定された遅延量に応じて遅延されてクロック信号ＣＬＫ  ＤＬＹおよびデータ信号ＤＡＴ  ＤＬＹが生成されてデータ取り込み部２４に供給される。このデータ取り込み部２４では、クロック信号ＣＬＫ  ＤＬＹの変化（所定エッジ）タイミングに応じてデータ信号ＤＡＴ  ＤＬＹが読み込まれる。各信号の位相調整時には、位相検出部２２によって各信号の位相状態（各信号の時間的な前後関係）が検出され、検出された位相状態に応じて、遅延調整部２３によって信号用可変遅延手段２１ａ、２１ｂによる各信号の遅延量が調整される。
【００４７】
これらの信号用可変遅延手段２１ａ、２１ｂはそれぞれ、セレクタ２６ａ、２６ｂをそれぞれ介して、各信号の通常動作時の遅延量が設定可能とされている遅延量設定手段としてのレジスタ２５ａ、２５ｂと、遅延値が出力される遅延調整部２３の各出力端とにそれぞれ接続されている。通常動作時には、レジスタ２５ａ、２５ｂに設定された遅延量（設定遅延値）がセレクタ２６ａ、２６ｂによってそれぞれ選択されて信号用可変遅延手段２１ａ、２１ｂにそれぞれ供給され、各信号の位相調整時には遅延調整部２３からの各出力遅延値がセレクタ２６ａ、２６ｂによってそれぞれ選択されて信号用可変遅延手段２１ａ、２１ｂにそれぞれ供給されて、信号用可変遅延手段２１ａ、２１ｂによる各遅延量が可変決定される。
【００４８】
位相検出部２２には、Ｄ型フリップフロップＤＦＦ１〜ＤＦＦ４と、ＮＯＴ回路１〜４と、ＡＮＤ回路ＡＮＤ１およびＡＮＤ２と、ローパスフィルタＬＰＦ１およびＬＰＦ２とが設けられている。Ｄ型フリップフロップＤＦＦ１およびＤＦＦ３のＣ端子には、信号用可変遅延手段２１ａ、２１ｂからのクロック信号ＣＬＫ  ＤＬＹおよびデータ信号ＤＡＴ  ＤＬＹがそれぞれ入力され、それらの各信号が立ち上がりエッジにおいて４分周される。これらの４分周された各信号は、Ｄ型フリップフロップＤＦＦ２およびＤＦＦ４の各Ｄ端子にそれぞれ供給される。各Ｃ端子には、信号用可変遅延手段２１ａ、２１ｂからのクロック信号ＣＬＫ  ＤＬＹおよびデータ信号ＤＡＴ  ＤＬＹがそれぞれ入力されて、４分周された各信号が立ち上がりエッジにおいてラッチされる。
【００４９】
ＡＮＤ回路ＡＮＤ１には、Ｄ型フリップフロップＤＦＦ１およびＤＦＦ２からの各出力信号と、Ｄ型フリップフロップＤＦＦ４からの出力信号をＮＯＴ回路ＮＯＴ３により反転させた信号とが入力されて３入力の論理積により位相検出パルスが生成される。また、ＡＮＤ回路ＡＮＤ２では、Ｄ型フリップフロップＤＦＦ３およびＤＦＦ４からの各出力信号と、Ｄ型フリップフロップＤＦＦ２からの出力信号をＮＯＴ回路ＮＯＴ４により反転させた信号とが入力されて３入力の論理積により位相検出パルスが生成される。
【００５０】
Ｄ型フリップフロップＤＦＦ２およびＤ型フリップフロップＤＦＦ４からの各出力信号はそれぞれ、ＮＯＴ回路ＮＯＴ１およびＮＯＴ２によりそれぞれ反転されてＤ型フリップフロップＤＦＦＦ１およびＤＦＦ３の各Ｄ端子にそれぞれ供給されている。また、ＡＮＤ回路ＡＮＤ１およびＡＮＤ２からの各位相検出パルスはそれぞれ、ローパスフィルタＬＰＦ１およびＬＰＦ２にそれぞれ入力され、許容可能な位相差以下の位相検出パルスが除去されるようになっている。このようにして、位相検出部２２は、各位相検出パルスにより各信号の位相状態を検出する。
【００５１】
以上のように、位相検出部２２は、各信号を立ち上がりエッジにおいて４分周した第１信号を生成するＤ型フリップフロップＤＦＦ１、ＤＦＦ３と、４分周された信号を立ち上がりエッジにおいてラッチした第２信号を生成するＤ型フリップフロップＤＦＦ２、ＤＦＦ４と、各信号のうちの所定信号の第１信号および第２信号と該各信号のうちの別の所定信号の第２信号のＮＯＴ信号との論理積を位相検出パルスとして生成するＡＮＤ回路ＡＮＤ１、ＡＮＤ２と、  許容可能な位相差以下の位相検出パルスを除去するローパスフィルタ手段としてのローパスフィルタＬＰＦ１、ＬＰＦ２とを有している。即ち、位相検出部２２には、各信号の位相調整時に、各信号を立ち上がりエッジにおいて４分周した第１信号をさらに立ち上がりエッジにおいてラッチした第２信号が生成され、生成された第２信号を用いて各信号の立ち上がりエッジにおける位相関係が検出される。
【００５２】
遅延調整部２３には、各信号の遅延量が設定されるカウンタＣＯＵＮＴＥＲ１およびＣＯＵＮＴＥＲ２と、Ｄ型フリップフロップＤＦＦ５およびＤＦＦ６と、ＮＯＴ回路ＮＯＴ５およびＮＯＴ６とが設けられている。Ｄ型フリップフロップＤＦＦ５およびＤＦＦ６の各Ｃ端子にはそれぞれ、位相検出部２２のＡＮＤ回路ＡＮＤ１およびＡＮＤ２からの各出力信号がそれぞれ供給され、その各信号に応じて、Ｄ型フリップフロップＤＦＦ５およびＤＦＦ６の各Ｑ端子からはそれぞれ、ＮＯＴ回路ＮＯＴ６およびＮＯＴ５をそれぞれ介してカウンタＣＯＵＮＴＥＲ２およびＣＯＵＮＴＥＲ１の各ＥＮ端子にカウントイネーブル信号がそれぞれ供給される。
【００５３】
カウンタＣＯＵＮＴＥＲ２およびＣＯＵＮＴＥＲ１の各Ｃ端子にはそれぞれ、位相検出部２２のローパスフィルタＬＰＦ１およびＬＰＦ２からの各出力信号がそれぞれ供給されており、Ｄ型フリップフロップＤＦＦ５およびＤＦＦ６の各Ｑ端子からのカウントイネーブル信号がハイレベルのときに、カウント値が１つずつインクリメントされる。このカウンタＣＯＵＮＴＥＲ１およびＣＯＵＮＴＥＲ２からの各出力値は、信号用可変遅延手段２１ａ、２１ｂの各Ｑ端子にそれぞれ接続されたセレクタ２６ａおよび２６ｂにそれぞれ供給されている。
【００５４】
以上のように、遅延調整部２３は、各信号の遅延量が設定されるカウンタ手段としてのカウンタＣＯＵＮＴＥＲ１およびＣＯＵＮＴＥＲ２と、位相検出部２２からの各出力信号に応じてカウントイネーブル信号を出力するＤ型フリップフロップＤＦＦ５およびＤＦＦ６とを有しており、各信号の位相調整時に、位相検出部２２によって位相が進んでいると判別された信号に対応するカウンタＣＯＵＮＴＥＲ１およびＣＯＵＮＴＥＲ２のカウンタ値が１つずつインクリメントされて遅延値としてセレクタ２６ａ、２６ｂにそれぞれ出力される。即ち、位相検出部２２は、各信号の時間的な前後関係を位相状態として判別し、遅延調整部２３は、位相検出部２２によるこの検出結果（判別結果）から、位相が最も遅れている信号を基準にして、この最も遅れている信号よりも位相が進んでいる他の信号に対して遅延調整処理を行うようになっている。
【００５５】
上記構成により、以下に、本実施形態のシリアル通信装置１Ａにおける各信号の位相調整方法について、図２〜図４を用いて説明する。
【００５６】
図３は、図２のシリアル通信装置１Ａについて、データ信号の方が遅れている場合の各信号の位相調整時の動作を説明するためのタイミングチャートである。図３では、データ信号ＤＡＴがクロック信号ＣＬＫに対して可変遅延部２１による可変遅延の３ステップから４ステップ未満の間の時間だけ遅れ、ローパスフィルタＬＰＦ１およびＬＰＦ２はそれぞれ可変遅延部２１による可変遅延の１ステップ未満のパルスを除去するように設定されている場合について示している。
【００５７】
図３に示すように、まず、位相調整時には、外部機器によって、送信器１０Ａおよび受信器２０Ａ共に位相調整モード（ＴＥＳＴ＝１）に設定されている。送信器１０Ａでは、セレクタ１２ａが位相調整モード（ＴＥＳＴ＝１）に設定されると、位相調整用信号として、データ信号ＤＡＴがクロック信号ＣＬＫに切り替えられて出力される。受信器２０Ａでは、位相調整モード（ＴＥＳＴ＝１）に設定されると、セレクタ２６ａおよび２６ｂによって、信号用可変遅延手段２１ａ、２１ｂによる可変遅延の設定値が、レジスタ２５ａおよび２５ｂの設定値から、位相調整部２３に設けられたカウンタＣＯＵＮＴＥＲ１およびＣＯＵＮＴＥＲ２からの各出力値側に切り替えられる。
【００５８】
このとき、クロック信号ＣＬＫ  ＤＬＹはクロック信号ＣＬＫは、信号用可変遅延手段２１ａによって遅延された信号である。ＤＦＦ１／ＱはＤ型フリップフロップＤＦＦ１によってクロック信号ＣＬＫ  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ２／ＱはＤ型フリップフロップＤＦＦ２によってＤＦＦ１／Ｑがその立ち上がりエッジでラッチされた信号である。また、データ信号ＤＡＴ  ＤＬＹはデータ信号ＤＡＴは、信号用可変遅延手段２１ｂによって遅延された信号である。ＤＦＦ３／Ｑは、Ｄ型フリップフロップＤＦＦ３によってデータ信号ＤＡＴ  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ４／Ｑは、Ｄ型フリップフロップＤＦＦ４によってＤＦＦ３／Ｑがその立ち上がりエッジでラッチされた信号である。
【００５９】
次に、位相検出部２２による位相検出は、ＤＦＦ２／Ｑ信号とＤＦＦ４／Ｑ信号を用いて行われる。データ信号ＤＡＴがクロック信号ＣＬＫに対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ１によってＤＦＦ２／Ｑ信号とＤＦＦ４／Ｑ信号のＮＯＴ信号とＤＦＦ１／Ｑ信号とが３入力で論理積されて位相検出パルスＡＮＤ１／Ｙが生成される。また、クロック信号ＣＬＫがデータ信号ＤＡＴに対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ２によってＤＦＦ２／Ｑ信号のＮＯＴ信号とＤＦＦ４／Ｑ信号とＤＦＦ３／Ｑ信号とが３入力で論理積されて位相検出パルスＡＮＤ２／Ｙが生成される。この２種類の位相検出パルスによって、クロック信号ＣＬＫとデータ信号ＤＡＴの立ち上がりエッジにおける位相関係のみが検出される。図３の例では、位相調整開始時に、データ信号ＤＡＴがクロック信号ＣＬＫに対して遅れているため、ＡＮＤ回路ＡＮＤ１では位相検出パルスＡＮＤ１／Ｙが生成され、ＡＮＤ回路ＡＮＤ２では位相検出パルスＡＮＤ２／Ｙが生成されない。
【００６０】
生成された２種類の位相検出パルスＡＮＤ１／ＹおよびＡＮＤ２／Ｙは、図示しないレジスタによって特性を設定可能なローパスフィルタＬＰＦ１およびＬＰＦ２に供給され、許容可能な位相差以下の幅のパルスが除去されて、位相検出パルスＬＰＦ１／ＹおよびＬＰＦ２／Ｙが生成される。図３の例では、位相検出パルスＡＮＤ１／Ｙが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ１によって除去されている。
【００６１】
遅延調整部２３では、位相検出パルスＡＮＤ１／Ｙによって、Ｄ型フリップフロップＤＦＦ５からの出力信号ＤＦＦ５／ＱがＨレベルにセットされてカウンタＣＯＵＮＴＥＲ２のカウントイネーブル信号ＣＯＵＮＴＥＲ２／ＥＮがＬレベルとされ、カウンタＣＯＵＮＴＥＲ２の動作が停止される。また、位相検出パルスＡＮＤ２／Ｙはパルスが生成されていないため、Ｄ型フリップフロップＤＦＦ６からの出力信号ＤＦＦ６／ＱはＬレベルにセットされてカウンタＣＯＵＮＴＥＲ１のカウントイネーブル信号ＣＯＵＮＴＥＲ１／ＥＮはＨレベルとされ、カウンタＣＯＵＮＴＥＲ１の動作は停止されない。これは、データ信号ＤＡＴがクロック信号ＣＬＫに対して遅れており、データ信号ＤＡＴを遅らせる必要はなく、クロック信号ＣＬＫを遅らせることのみが必要であるため、および、位相調整が行われる過程で、各信号の位相関係が逆転した際に、その逆転した時点で可変遅延の遅延量制御を停止させるためである。
【００６２】
ローパスフィルタＬＰＦ１からの位相検出パルスＬＰＦ１／Ｙは、カウンタＣＯＵＮＴＥＲ１の値をインクリメントさせる。このカウンタＣＯＵＮＴＥＲ１の値は、信号用可変遅延手段２１ａによる可変遅延”１”の遅延量となる。図３の例では、クロック信号ＣＬＫとデータ信号ＤＡＴとの位相差が可変遅延の３ステップから４ステップ未満の間であるため、カウンタＣＯＵＮＴＥＲ１の値は「３」までインクリメントされる。カウンタＣＯＵＮＴＥＲ２の値は、「０」のままインクリメントされない。
【００６３】
上記図３の例では、位相検出パルスＡＮＤ１／Ｙが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ１によって位相検出パルスを除去して遅延調整部２３の動作を停止させているが、ローパスフィルタＬＰＦを設けずに許容可能な位相差以下の位相検出パルスを除去しないという構成も可能である。この場合、カウンタＣＯＵＮＴＥＲ１の値がさらにインクリメントされて位相関係が逆転されることになるが、カウンタＣＯＵＮＴＥＲ２のイネーブル信号ＣＯＵＮＴＥＲ２／ＥＮがＬレベルになること、および位相検出パルスＡＮＤ１／Ｙが生成されなくなることから、カウンタＣＯＵＮＴＥＲ１およびカウンタＣＯＵＮＴＥＲ２の値は変化せず、遅延調整部２３の動作が停止される。
【００６４】
以上のようにして、位相検出部２２によってデータ信号ＤＡＴおよびクロック信号ＣＬＫの前後関係が判別され、遅延調整部２３によって位相が進んでいる信号ＣＬＫの遅延調整が行われて、位相が遅れている信号ＤＡＴに位相が合わせられる。さらに、遅延調整部２３によって調整された遅延量を、外部機器によって読み取らせて、信号用可変遅延手段２１ａによるクロック信号ＣＬＫの遅延量としてレジスタ２５ａに設定させることにより、送信器１０Ａと受信器２０Ａとの間で各信号を送受信するときに互いの位相を調整することができる。
【００６５】
図４は、図２のシリアル通信装置１Ａについて、クロック信号の方が遅れている場合の各信号の位相調整時の動作を説明するための他のタイミングチャートである。図４では、図３の場合とは逆に、クロック信号ＣＬＫがデータ信号ＤＡＴに対して可変遅延部２１による可変遅延の３ステップから４ステップ未満の間の時間だけ遅れ、ローパスフィルタＬＰＦ１およびＬＰＦ２はそれぞれ可変遅延部２１による可変遅延の１ステップ未満のパルスを除去するように設定されている場合について示している。
【００６６】
図３の場合と同様に、位相調整時には、外部機器によって、送信器１０Ａおよび受信器２０Ａ共に位相調整モード（ＴＥＳＴ＝１）に設定される。送信器１０Ａにおいて、セレクタ１２ａが位相調整モード（ＴＥＳＴ＝１）に設定されると、位相調整用信号として、データ信号ＤＡＴがクロック信号ＣＬＫに切り替えられて出力される。受信器２０Ａにおいては、位相調整モード（ＴＥＳＴ＝１）に設定されると、セレクタ２６ａおよび２６ｂによって、信号用可変遅延手段２１ａおよび２１ｂによる可変遅延の設定値が、レジスタ２５ａおよび２５ｂの設定値から、位相調整部２３に設けられたカウンタＣＯＵＮＴＥＲ１およびＣＯＵＮＴＥＲ２からの各出力値にそれぞれ切り替えられる。
【００６７】
このとき、クロック信号ＣＬＫ  ＤＬＹは、クロック信号ＣＬＫが信号用可変遅延手段２１ａによって遅延された信号である。ＤＦＦ１／Ｑは、Ｄ型フリップフロップＤＦＦ１によってクロック信号ＣＬＫ  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ２／Ｑは、Ｄ型フリップフロップＤＦＦ２によってＤＦＦ１／Ｑがその立ち上がりエッジでラッチされた信号である。また、データ信号ＤＡＴ  ＤＬＹは、データ信号ＤＡＴが信号用可変遅延手段２１ｂによって遅延された信号である。ＤＦＦ３／Ｑは、Ｄ型フリップフロップＤＦＦ３によってデータ信号ＤＡＴ  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ４／Ｑは、Ｄ型フリップフロップＤＦＦ４によってＤＦＦ３／Ｑがその立ち上がりエッジでラッチされた信号である。
【００６８】
次に、位相検出部２２による位相検出は、ＤＦＦ２／Ｑ信号とＤＦＦ４／Ｑ信号を用いて行われる。データ信号ＤＡＴがクロック信号ＣＬＫに対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ１によってＤＦＦ２／Ｑ信号とＤＦＦ４／Ｑ信号のＮＯＴ信号とＤＦＦ１／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１／Ｙが生成される。また、クロック信号ＣＬＫがデータ信号ＤＡＴに対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ２によってＤＦＦ２／Ｑ信号のＮＯＴ信号とＤＦＦ４／Ｑ信号とＤＦＦ３／Ｑ信号とが論理積されて位相検出パルスＡＮＤ２／Ｙが生成される。この２種類の位相検出パルスによって、クロック信号ＣＬＫとデータ信号ＤＡＴの立ち上がりエッジにおける位相関係のみが検出される。図４の例では、位相調整開始時に、クロック信号ＣＬＫがデータ信号ＤＡＴに対して遅れているため、ＡＮＤ回路ＡＮＤ１では位相検出パルスＡＮＤ１／Ｙが生成されず、ＡＮＤ回路ＡＮＤ２では位相検出パルスＡＮＤ２／Ｙが生成されている。
【００６９】
生成された２種類の位相検出パルスＡＮＤ１／ＹおよびＡＮＤ２／Ｙは、図示しないレジスタによって特性を設定可能なローパスフィルタＬＰＦ１およびＬＰＦ２に供給され、許容可能な位相差以下の幅のパルスが除去されて、位相検出パルスＬＰＦ１／ＹおよびＬＰＦ２／Ｙが生成される。図４の例では、位相検出パルスＡＮＤ２／Ｙが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ２によって除去されている。
【００７０】
さらに、遅延調整部２３では、位相検出パルスＡＮＤ２／Ｙによって、Ｄ型フリップフロップＤＦＦ６からの出力信号ＤＦＦ６／ＱがＨレベルにセットされてカウンタＣＯＵＮＴＥＲ１のカウントイネーブル信号ＣＯＵＮＴＥＲ１／ＥＮがＬレベルとされ、カウンタＣＯＵＮＴＥＲ１の動作が停止される。また、位相検出パルスＡＮＤ１／Ｙはパルスが生成されていないため、Ｄ型フリップフロップＤＦＦ５からの出力信号ＤＦＦ５／ＱはＬレベルにセットされてカウンタＣＯＵＮＴＥＲ２のカウントイネーブル信号ＣＯＵＮＴＥＲ２／ＥＮはＨレベルとされ、カウンタＣＯＵＮＴＥＲ２の動作は停止されない。これは、クロック信号ＣＬＫがデータ信号ＤＡＴに対して遅れており、クロック信号ＣＬＫを遅らせる必要はなく、データ信号ＤＡＴを遅らせることのみが必要であるため、および、位相調整が行われる過程で、各信号の位相関係が逆転した際に、その逆転した時点で可変遅延の遅延量制御を停止させるためである。
【００７１】
ローパスフィルタＬＰＦ２からの位相検出パルスＬＰＦ２／Ｙは、カウンタＣＯＵＮＴＥＲ２の値をインクリメントさせる。このカウンタＣＯＵＮＴＥＲ２の値は、信号用可変遅延手段２１ｂによる可変遅延”１”の遅延量となる。図４の例では、データ信号信号ＤＡＴとクロック信号ＣＬＫとの位相差が可変遅延の３ステップから４ステップ未満の間であるため、カウンタＣＯＵＮＴＥＲ２の値は「３」までインクリメントされる。カウンタＣＯＵＮＴＥＲ１の値は、「０」のままインクリメントされない。
【００７２】
上記図４の例では、位相検出パルスＡＮＤ２／Ｙが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ２によって位相検出パルスを除去して遅延調整部２３の動作を停止させているが、ローパスフィルタＬＰＦを設けずに許容可能な位相差以下の位相検出パルスを除去しないという構成も可能である。この場合、カウンタＣＯＵＮＴＥＲ２の値がさらにインクリメントされて位相関係が逆転することになるが、カウンタＣＯＵＮＴＥＲ１のイネーブル信号ＣＯＵＮＴＥＲ１／ＥＮがＬレベルになること、および位相検出パルスＡＮＤ２／Ｙが生成されなくなることから、カウンタＣＯＵＮＴＥＲ１およびカウンタＣＯＵＮＴＥＲ２の値は変化せず、遅延調整部２３の動作が停止される。
【００７３】
以上のようにして、位相検出部２２によってデータ信号ＤＡＴおよびクロック信号ＣＬＫの前後関係が判別され、遅延調整部２３によって位相が進んでいるデータ信号ＤＡＴの遅延調整が行われて、位相が遅れているクロック信号ＣＬＫに位相が合わせられる。さらに、遅延調整部２３によって調整された遅延量を、外部機器によって読み取らせて、信号用可変遅延手段２１ｂによる各信号の遅延量としてレジスタ２５ｂに設定させることにより、送信器１０Ａと受信器２０Ａ間で各信号を送受信するときに位相差を調整することができる。
（実施形態２）
上記実施形態１では、クロック信号ＣＬＫとデータ信号ＤＡＴの２本の信号について位相差を検出して遅延量を調整する場合について説明したが、本実施形態２では、クロック信号ＣＬＫとデータ信号ＤＡＴ１およびＤＡＴ２の３つの各信号について位相差を検出して遅延量を調整する場合について説明する。
【００７４】
図５は、本発明の実施形態２に係るシリアル通信装置１００Ｂの要部構成を示すブロック図である。
【００７５】
図５において、本実施形態２のシリアル通信装置１Ｂは、シリアル信号生成部としてのパラレル・シリアル変換部（パラレル／シリアル・コンバータ）１１Ｂ、調整用信号生成部として機能するセレクタ１２ａおよび１２ｂ有する送信器１０Ｂと、各信号の遅延量を設定可能とする各信号用可変遅延手段２１ａ、２１ｂ、２１ｃを含む可変遅延部２１Ｂ、各信号の位相状態を検出する位相検出部２２Ｂ、検出された位相状態に応じて各信号用可変遅延手段２１ａ、２１ｂ、２１ｃに対して各信号の遅延量を調整可能とする遅延調整部２３Ｂおよび、各信号用可変遅延手段２１ａ、２１ｂ、２１ｃから各信号をそれぞれ取り込むデータ取り込み部２４Ｂを有する受信器２０Ｂとを備えており、送信器１０Ｂと受信器２０Ｂ間でクロック信号およびデータ信号などの複数の信号が送受信される。
【００７６】
送信器１０Ｂは、パラレル・シリアル変換部（パラレル／シリアル・コンバータ）１１Ｂによって、クロック信号やデータ信号などのシリアル信号が生成されて、これらが受信器２０Ｂ側に送信される。これらのクロック信号と複数のデータ信号との各信号の位相調整時には、セレクタ１２ｂおよび１２ｃによって、データ信号ＤＡＴ１およびＤＡＴ２がクロック信号に切り替えられて調整用信号として受信器２０Ｂ側に送信される。クロック信号ＣＬＫは、そのまま、各調整用信号として受信器２０Ｂ側に送信される。
【００７７】
受信器２０Ｂは、各信号の遅延量が各信号用可変遅延手段２１ａ、２１ｂ、２１ｃによって可変設定可能とされており、クロック信号ＣＬＫ、データ信号ＤＡＴ１およびＤＡＴ２が設定された遅延量に応じて遅延されてクロック信号ＣＬＫ  ＤＬＹ、データ信号ＤＡＴ１  ＤＬＹおよびＤＡＴ２  ＤＬＹが生成されてデータ取り込み部２４Ｂに供給される。このデータ取り込み部２４Ｂでは、クロック信号ＣＬＫ  ＤＬＹのタイミングに応じてデータ信号ＤＡＴ１  ＤＬＹおよびＤＡＴ２  ＤＬＹが読み込まれる。各信号の位相調整時には、位相検出部２２Ｂによって各信号の位相状態が検出されており、検出された位相状態に応じて、遅延調整部２３Ｂによって各信号用可変遅延手段２１ａ、２１ｂ、２１ｃによる各信号の遅延量が調整される。
【００７８】
可変遅延部２１Ｂの各信号用可変遅延手段２１ａ、２１ｂ、２１ｃはそれぞれ、セレクタ２６ａ、２６ｂ、２６ｃをそれぞれ介して、レジスタ２５ａ、２５ｂ、２５ｃと、遅延調整部２３Ｂの各Ｑ出力とにそれぞれ接続されている。通常動作時には、レジスタ２５ａ、２５ｂ、２５ｃにそれぞれ設定された遅延量がセレクタ２６ａ、２６ｂ、２６ｃによってそれぞれ選択されて各信号用可変遅延手段２１ａ、２１ｂ、２１ｃにそれぞれ供給され、また、各信号の位相調整時には、遅延調整部２３Ｂからの各Ｑ出力値がセレクタ２６ａ、２６ｂ、２６ｃによってそれぞれ選択されて各信号用可変遅延手段２１ａ、２１ｂ、２１ｃにそれぞれ供給される。
【００７９】
位相検出部２２Ｂには、Ｄ型フリップフロップＤＦＦ１１、ＤＦＦ１２、ＤＦＦ１３、ＤＦＦ１４、ＤＦＦ１５およびＤＦＦ１６と、ＮＯＴ回路１〜９と、ＡＮＤ回路ＡＮＤ１１、ＡＮＤ１２、ＡＮＤ１３、ＡＮＤ１４、ＡＮＤ１５およびＡＮＤ１６と、ＯＲ回路ＯＲ１、ＯＲ２およびＯＲ３と、ローパスフィルタＬＰＦ１１、ＬＰＦ１２およびＬＰＦ１３とが設けられている。
【００８０】
これらのＤ型フリップフロップＤＦＦ１１、ＤＦＦ１３およびＤＦＦ１５のＣ端子には、各信号用可変遅延手段２１ａ、２１ｂ、２１ｃからのクロック信号ＣＬＫ  ＤＬＹ、データ信号ＤＡＴ１  ＤＬＹおよびＤＡＴ２  ＤＬＹがそれぞれ入力され、それらの各信号が立ち上がりエッジにおいて４分周される。これらの４分周された各信号は、Ｄ型フリップフロップＤＦＦ１１、ＤＦＦ１３およびＤＦＦ１５の各Ｑ端子からそれぞれ、Ｄ型フリップフロップＤＦＦ１２、ＤＦＦ１４およびＤＦＦ１６のＤ端子にそれぞれ供給され、Ｄ型フリップフロップＤＦＦ１２、ＤＦＦ１４およびＤＦＦ１６の各Ｃ端子には、各信号用可変遅延手段２１ａ、２１ｂ、２１ｃからのクロック信号ＣＬＫ  ＤＬＹ、データ信号ＤＡＴ１  ＤＬＹおよびＤＡＴ２  ＤＬＹがそれぞれ入力されて、４分周された各信号が立ち上がりエッジにおいてラッチされる。
【００８１】
Ｄ型フリップフロップＤＦＦ１２からのＱ出力信号は、ＮＯＴ回路ＮＯＴ１１により反転されてＤ型フリップフロップＤＦＦ１１のＤ端子に供給される。また、Ｄ型フリップフロップＤＦＦ１４からのＱ出力信号は、ＮＯＴ回路ＮＯＴ１２により反転されてＤ型フリップフロップＤＦＦ１３のＤ端子に供給される。さらに、Ｄ型フリップフロップＤＦＦ１６からのＱ出力信号は、ＮＯＴ回路ＮＯＴ１３により反転されてＤ型フリップフロップＤＦＦ１５のＤ端子に供給される。
【００８２】
ＡＮＤ回路ＡＮＤ１１には、Ｄ型フリップフロップＤＦＦ１１およびＤＦＦ１２からのＱ出力信号と、Ｄ型フリップフロップＤＦＦ１４からのＱ出力信号をＮＯＴ回路ＮＯＴ１４により反転させた信号とが入力されて３入力で論理積される。また、ＡＮＤ回路ＡＮＤ１２には、Ｄ型フリップフロップＤＦＦ１１およびＤＦＦ１２からの各Ｑ出力信号と、Ｄ型フリップフロップＤＦＦ１６からのＱ出力信号をＮＯＴ回路ＮＯＴ１５により反転させた信号とが入力されて３入力で論理積される。これらのＡＮＤ回路ＡＮＤ１１およびＡＮＤ１２からのＱ出力信号は、ＯＲ回路ＯＲ１に入力されて２入力の論理和により位相検出パルスが生成される。
【００８３】
同様に、ＡＮＤ回路ＡＮＤ１３には、Ｄ型フリップフロップＤＦＦ１３およびＤＦＦ１４からのＱ出力信号と、Ｄ型フリップフロップＤＦＦ１２からのＱ出力信号をＮＯＴ回路ＮＯＴ１６により反転させた信号とが入力されて３入力で論理積される。また、ＡＮＤ回路ＡＮＤ１４には、Ｄ型フリップフロップＤＦＦ１３およびＤＦＦ１４からのＱ出力信号と、Ｄ型フリップフロップＤＦＦ１６からのＱ出力信号をＮＯＴ回路ＮＯＴ１７により反転させた信号とが入力されて３入力で論理積される。これらのＡＮＤ回路ＡＮＤ１３およびＡＮＤ１４からの出力信号は、ＯＲ回路ＯＲ２に入力されて２入力の論理和により位相検出パルスが生成される。
【００８４】
同様に、ＡＮＤ回路ＡＮＤ１５には、Ｄ型フリップフロップＤＦＦ１５およびＤＦＦ１６からの各Ｑ出力信号と、Ｄ型フリップフロップＤＦＦ１２からのＱ出力信号をＮＯＴ回路ＮＯＴ１８により反転させた信号とが入力されて３入力で論理積される。また、ＡＮＤ回路ＡＮＤ１６には、Ｄ型フリップフロップＤＦＦ１５およびＤＦＦ１６からの各Ｑ出力信号と、Ｄ型フリップフロップＤＦＦ１４からのＱ出力信号をＮＯＴ回路ＮＯＴ１９により反転させた信号とが入力されて３入力で論理積される。これらのＡＮＤ回路ＡＮＤ１５およびＡＮＤ１６からの各Ｑ出力信号はＯＲ回路ＯＲ３に入力されて２入力の論理和により位相検出パルスが生成される。
【００８５】
ローパスフィルタＬＰＦ１１、ＬＰＦ１２およびＬＰＦ１３の各入力端にはそれぞれ、ＯＲ回路ＯＲ１、ＯＲ２およびＯＲ３からの各位相検出パルスがそれぞれ入力されて、許容可能な位相差以下の位相検出パルスがそれぞれ除去される。
【００８６】
遅延調整部２３Ｂには、各信号の遅延量が設定されるカウンタＣＯＵＮＴＥＲ１１、ＣＯＵＮＴＥＲ１２およびＣＯＵＮＴＥＲ１３と、Ｄ型フリップフロップＤＦＦ１７、ＤＦＦ１８、ＤＦＦ１９、ＤＦＦ２０、ＤＦＦ２１およびＤＦＦ２２と、ＡＮＤ回路ＡＮＤ１７、ＡＮＤ１８、ＡＮＤ１９と、ＮＯＴ回路ＮＯＴ２０、ＮＯＴ２１およびＮＯＴ２２とが設けられている。
【００８７】
Ｄ型フリップフロップＤＦＦ１７、ＤＦＦ１８、ＤＦＦ１９、ＤＦＦ２０、ＤＦＦ２１およびＤＦＦ２２の各Ｃ端子にはそれぞれ、位相検出部２２ＢのＡＮＤ回路ＡＮＤ１１、ＡＮＤ１２、ＡＮＤ１３、ＡＮＤ１４、ＡＮＤ１５およびＡＮＤ１６からの各出力信号がそれぞれ供給される。
【００８８】
Ｄ型フリップフロップＤＦＦ１９およびＤＦＦ２１からの各Ｑ出力信号はＡＮＤ回路ＡＮＤ１７さらにＮＯＴ回路ＮＯＴ２０を介してカウンタＣＯＵＮＴＥＲ１１のＥＮ端子にカウントイネーブル信号として供給される。また、カウンタＣＯＵＮＴＥＲ１１のＣ端子には、ローパスフィルタＬＰＦ１１から、許容可能な位相差以下の位相検出パルスが除去された出力位相検出信号が供給され、カウントイネーブル信号がハイレベルのときに、カウント値が１つずつインクリメントされる。
【００８９】
Ｄ型フリップフロップＤＦＦ１７およびＤＦＦ２２からの各Ｑ出力信号はＡＮＤ回路ＡＮＤ１８さらにＮＯＴ回路ＮＯＴ２１を介してカウンタＣＯＵＮＴＥＲ１２のＥＮ端子にカウントイネーブル信号として供給される。また、カウンタＣＯＵＮＴＥＲ１２のＣ端子には、ローパスフィルタＬＰＦ１２から、許容可能な位相差以下の位相検出パルスが除去された出力位相検出信号が供給され、カウントイネーブル信号がハイレベルのときに、カウント値が１つずつインクリメントされる。
【００９０】
Ｄ型フリップフロップＤＦＦ１およびＤＦＦ２０からの各Ｑ出力信号はＡＮＤ回路ＡＮＤ１９さらにＮＯＴ回路ＮＯＴ２２を介してカウンタＣＯＵＮＴＥＲ１３のＥＮ端子にカウントイネーブル信号として供給される。また、カウンタＣＯＵＮＴＥＲ１３のＣ端子には、ローパスフィルタＬＰＦ１３から、許容可能な位相差以下の位相検出パルスが除去された出力位相検出信号が供給され、カウントイネーブル信号がハイレベルのときに、カウント値が１つずつインクリメントされる。
【００９１】
これらのカウンタＣＯＵＮＴＥＲ１１、ＣＯＵＮＴＥＲ１２およびＣＯＵＮＴＥＲ１３からの各出力値はそれぞれ、各信号用可変遅延手段２１ａ、２１ｂ、２１ｃにそれぞれ接続されたセレクタ２６ａ、２６ｂおよび２６ｃにそれぞれ供給される。
【００９２】
上記構成により、以下に、本実施形態２のシリアル通信装置１Ｂにおける各信号の位相調整方法について、図５および図６を用いて詳細に説明する。
【００９３】
図６は、図５のシリアル通信装置１Ｂについて、各信号の位相調整時の動作を説明するためのタイミングチャートである。なお、図６では、データ信号ＤＡＴ１がクロック信号ＣＬＫに対して信号用可変遅延手段２１ｂによる可変遅延の３ステップから３．５ステップ未満の間の時間だけ遅れ、ＣＬＫ信号がデータ信号ＤＡＴ２に対して信号用可変遅延手段２１ｃによる可変遅延の２ステップから２．５ステップ未満の間の時間だけ遅れ、ローパスフィルタＬＰＦ１１、ＬＰＦ１２およびＬＰＦ１３はそれぞれ可変遅延部２１Ｂによる可変遅延の１ステップ未満のパルスを除去するように設定されている場合について示している。
【００９４】
まず、位相調整時には、外部機器によって、送信器１０Ｂおよび受信器２０Ｂ共に位相調整モード（ＴＥＳＴ＝１）に設定される。送信器１０Ｂでは、セレクタ１２ａおよび１２ｂが位相調整モード（ＴＥＳＴ＝１）に設定されると、位相調整用信号として、データ信号ＤＡＴ１およびＤＡＴ２がそれぞれクロック信号ＣＬＫにそれぞれ切り替えられて出力される。受信器２０Ｂでは、位相調整モード（ＴＥＳＴ＝１）に設定されると、各信号用可変遅延手段２１ａ、２１ｂおよび２１ｃによる可変遅延の設定値が、セレクタ２６ａ、２６ｂおよび２６ｃによって、レジスタ２５ａ、２５ｂおよび２５ｃの設定値から位相調整部２３Ｂに設けられたカウンタＣＯＵＮＴＥＲ１１（カウンタ１１）、ＣＯＵＮＴＥＲ１２（カウンタ１２）およびＣＯＵＮＴＥＲ１３（カウンタ１３）からの出力値に切り替えられる。
【００９５】
クロック信号ＣＬＫ  ＤＬＹはクロック信号ＣＬＫが信号用可変遅延手段２１ａによって遅延された信号である。ＤＦＦ１１／Ｑ信号はＤ型フリップフロップＤＦＦ１１によってクロック信号ＣＬＫ  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ２／Ｑ信号はＤ型フリップフロップＤＦＦ１２によってＤＦＦ１１／Ｑ信号がその立ち上がりエッジでラッチされた信号である。
【００９６】
データ信号ＤＡＴ１  ＤＬＹはデータ信号ＤＡＴ１が信号用可変遅延手段２１ｂによって遅延された信号である。ＤＦＦ１３／Ｑ信号はＤ型フリップフロップＤＦＦ１３によってデータ信号ＤＡＴ１  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ１４／Ｑ信号はＤ型フリップフロップＤＦＦ１４によってＤＦＦ１３／Ｑ信号がその立ち上がりエッジでラッチされた信号である。
【００９７】
データ信号ＤＡＴ２  ＤＬＹはデータ信号ＤＡＴ２が信号用可変遅延手段２１ｃによって遅延された信号である。ＤＦＦ１５／Ｑ信号はＤ型フリップフロップＤＦＦ１５によってデータ信号ＤＡＴ２  ＤＬＹがその立ち上がりエッジで４分周された信号であり、ＤＦＦ１６／Ｑ信号はＤ型フリップフロップＤＦＦ１６によってＤＦＦ１５／Ｑ信号がその立ち上がりエッジでラッチされた信号である。
【００９８】
次に、位相検出部２２Ｂによる位相検出は、ＤＦＦ１２／Ｑ信号、ＤＦＦ１４／Ｑ信号およびＤＦＦ１６／Ｑ信号を用いて行われる。データ信号ＤＡＴ１またはＤＡＴ２がクロック信号ＣＬＫに対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ１１によってＤＦＦ１２／Ｑ信号とＤＦＦ１４／Ｑ信号のＮＯＴ信号とＤＦＦ１１／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１１／Ｙが生成され、ＡＮＤ回路ＡＮＤ１２によってＤＦＦ１２／Ｑ信号とＤＦＦ１６／Ｑ信号のＮＯＴ信号とＤＦＦ１１／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１２／Ｙが生成される。同様に、クロック信号ＣＬＫまたはデータ信号ＤＡＴ２がデータ信号ＤＡＴ１に対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ１３によってＤＦＦ１２／Ｑ信号のＮＯＴ信号とＤＦＦ１４／Ｑ信号とＤＦＦ１３／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１３／Ｙが生成され、ＡＮＤ回路ＡＮＤ１４によってＤＦＦ１６／Ｑ信号のＮＯＴ信号とＤＦＦ１４／Ｑ信号とＤＦＦ１３／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１４／Ｙが生成される。さらに、クロック信号ＣＬＫまたはデータ信号ＤＡＴ１がデータ信号ＤＡＴ２に対して遅れていることを検出する際には、ＡＮＤ回路ＡＮＤ１５によってＤＦＦ１２／Ｑ信号のＮＯＴ信号とＤＦＦ１５／Ｑ信号とＤＦＦ１６／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１５／Ｙが生成され、ＡＮＤ回路ＡＮＤ１６によってＤＦＦ１４／Ｑ信号のＮＯＴ信号とＤＦＦ１５／Ｑ信号とＤＦＦ１６／Ｑ信号とが論理積されて位相検出パルスＡＮＤ１６／Ｙが生成される。これらの６種類の位相検出パルスによって、クロック信号ＣＬＫとデータ信号ＤＡＴ１およびＤＡＴ２の立ち上がりエッジにおける位相関係のみが検出される。図６の例では、位相調整開始時に、データ信号ＤＡＴ１がクロック信号ＣＬＫおよびデータ信号ＤＡＴ２に対して遅れているため、ＡＮＤ回路ＡＮＤ１１およびＡＮＤ１６では位相検出パルスＡＮＤ１１／ＹおよびＡＮＤ１６／Ｙが生成される。また、位相調整開始時に、クロック信号ＣＬＫがデータ信号ＤＡＴ２に対して遅れているため、ＡＮＤ回路ＡＮＤ１５では位相検出パルスＡＮＤ１５／Ｙが生成される。ＡＮＤ回路ＡＮＤ１２、ＡＮＤ１３およびＡＮＤ１４では位相検出パルスＡＮＤ１２／Ｙ、ＡＮＤ１３／ＹおよびＡＮＤ１４／Ｙが生成されない。
【００９９】
このようにして生成された６種類の位相検出パルスＡＮＤ１１／Ｙ、ＡＮＤ１２／Ｙ、ＡＮＤ１３／Ｙ、ＡＮＤ１４／Ｙ、ＡＮＤ１５／ＹおよびＡＮＤ１６／Ｙは、ＯＲ回路ＯＲ１、ＯＲ２およびＯＲ３によってそれぞれ、データ信号ＤＡＴ１またはＤＡＴ２がクロック信号ＣＬＫより遅れていることを示すパルスと、クロック信号ＣＬＫまたはデータ信号ＤＡＴ２がデータ信号ＤＡＴ１よりも遅れていることを示すパルスと、クロック信号ＣＬＫまたはデータ信号ＤＡＴ１がデータ信号ＤＡＴ２よりも遅れていることを示すパルスの３種類のパルスにまとめられる。これら３種類のパルスは、図示しないレジスタによって特性を設定可能なローパスフィルタＬＰＦ１１、ＬＰＦ１２およびＬＰＦ１３に供給され、所定の許容可能な位相差以下の幅のパルスが除去されて、位相検出パルスＬＰＦ１１／Ｙ、ＬＰＦ１２／ＹおよびＬＰＦ１３／Ｙが生成される。図６の例では、位相検出パルスＡＮＤ１１／ＹおよびＡＮＤ１２／Ｙをまとめたパルスが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ１１によって除去されている。また、位相検出パルスＡＮＤ１５／ＹおよびＡＮＤ１６／Ｙをまとめたパルスが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ１３によって除去されている。
【０１００】
その後、遅延調整部２３Ｂでは、位相検出パルスＡＮＤ１１／ＹによってＤ型フリップフロップＤＦＦ１７からの出力信号ＤＦＦ１７／ＱがＨレベルにセットされ、位相検出パルスＡＮＤ１５／ＹによってＤ型フリップフロップＤＦＦ２１からの出力信号ＤＦＦ２１／ＱがＨレベルにセットされ、位相検出パルスＡＮＤ１６／ＹによってＤ型フリップフロップＤＦＦ２２からの出力信号ＤＦＦ２２／ＱがＨレベルにセットされる。これらの出力信号ＤＦＦ１７／Ｑと出力信号ＤＦＦ２２／ＱとがＨレベルにセットされることによって、データ信号ＤＡＴ１が最も遅れた信号として検出され、カウンタＣＯＵＮＴＥＲ１２のカウントイネーブル信号ＣＯＵＮＴＥＲ１２／ＥＮがＬレベルとされ、カウンタＣＯＵＮＴＥＲ１２の動作が停止される。
【０１０１】
また、位相検出パルスＡＮＤ１２／Ｙ、ＡＮＤ１３／ＹおよびＡＮＤ１４／Ｙはパルスが生成されていないため、Ｄ型フリップフロップＤＦＦ１８、ＤＦＦ１９およびＤＦＦ２０からの各出力信号ＤＦＦ１８／Ｑ、ＤＦＦ１９／ＱおよびＤＦＦ２０／ＱはＬレベルにセットされ、カウンタＣＯＵＮＴＥＲ１１およびＣＯＵＮＴＥＲ１３のカウントイネーブル信号ＣＯＵＮＴＥＲ１１／ＥＮ、ＣＯＵＮＴＥＲ１３／ＥＮはＨレベルとされ、カウンタＣＯＵＮＴＥＲ１１およびＣＯＵＮＴＥＲ１３の動作は停止されない。これは、データ信号ＤＡＴ１が最も遅れており、データ信号ＤＡＴ１を遅らせる必要はなく、クロック信号ＣＬＫおよびデータ信号ＤＡＴ２を遅らせることのみが必要であるため、および、位相調整が行われる過程で、各信号の位相関係が逆転された際に、その逆転された時点で可変遅延の遅延量制御を停止させるためである。
【０１０２】
さらに、ローパスフィルタＬＰＦ１１からの位相検出パルスＬＰＦ１１／Ｙは、カウンタＣＯＵＮＴＥＲ１１の値をインクリメントさせる。このカウンタＣＯＵＮＴＥＲ１１の値は、信号用可変遅延手段２１ａによる可変遅延”１”の遅延量となる。図６の例では、クロック信号ＣＬＫとデータ信号ＤＡＴ１との位相差が可変遅延の３ステップから３．５ステップ未満の間であるため、カウンタＣＯＵＮＴＥＲ１１の値は「３」までインクリメントされる。また、ローパスフィルタＬＰＦ１３からの位相検出パルスＬＰＦ１３／Ｙは、カウンタＣＯＵＮＴＥＲ１３の値をインクリメントさせる。このカウンタＣＯＵＮＴＥＲ１３の値は、信号用可変遅延手段２１ｃによる可変遅延”１”の遅延量となる。図６の例では、データ信号信号ＤＡＴ２とＤＡＴ１との位相差が可変遅延の５ステップから６ステップ未満の間であるため、カウンタＣＯＵＮＴＥＲ１３の値は「５」までインクリメントされる。カウンタＣＯＵＮＴＥＲ１２の値は、「０」のままインクリメントされない。
【０１０３】
上記図６の例では、位相検出パルスが可変遅延の１ステップ未満である場合に、ローパスフィルタＬＰＦ１１およびＬＰＦ１３によってパルスを除去して遅延調整部２３Ｂの動作を停止させているが、ローパスフィルタＬＰＦを設けずに許容可能な位相差以下の位相検出パルスを除去しないという構成も可能である。この場合、カウンタＣＯＵＮＴＥＲ１１およびＣＯＵＮＴＥＲ１３の値がさらにインクリメントされて位相関係が逆転される。例えば、データ信号ＤＡＴ１とクロック信号ＣＬＫの位相関係が逆転されると、ＡＮＤ回路ＡＮＤ１３からの出力信号ＡＮＤ１３／Ｙにパルスが生成されて、Ｄ型フリップフロップＤＦＦ１９の出力信号ＤＦＦ１９／ＨがＨレベルにセットされて、カウンタＣＯＵＮＴＥＲ１１のイネーブル信号ＣＯＵＮＴＥＲ１１／ＥＮがＬレベルになって、ＣＯＵＮＴＥＲ１１の動作が停止される。同様に、データ信号ＤＡＴ２とクロック信号ＣＬＫの位相関係が逆転されると、ＡＮＤ回路ＡＮＤ１２からの出力ＡＮＤ１２／Ｙにパルスが生成されて、Ｄ型フリップフロップＤＦＦ１８の出力ＤＦＦ１８／ＨがＨレベルにセットされ、さらに、データ信号ＤＡＴ２とデータ信号ＤＡＴ１の位相関係が逆転されると、ＡＮＤ回路ＡＮＤ１４からの出力ＡＮＤ１４／Ｙにパルスが生成されて、Ｄ型フリップフロップＤＦＦ２０の出力ＤＦＦ２０／ＨがＨレベルにセットされ、カウンタＣＯＵＮＴＥＲ１３のイネーブル信号ＣＯＵＮＴＥＲ１３／ＥＮがＬレベルになって、カウンタＣＯＵＮＴＥＲ１３の動作が停止される。以上のように、各信号の位相関係が逆転された時点で、可変遅延部２１Ｂの遅延量制御が停止される。
【０１０４】
このようにして、位相検出部２２Ｂによってクロック信号ＣＬＫ、データ信号ＤＡＴ１およびＤＡＴ２の前後関係が判別され、遅延調整部２３Ｂによって位相が進んでいる信号ＣＬＫおよびＤＡＴ２の遅延調整が行われて、位相が遅れているデータ信号ＤＡＴ１に位相が合わせられる。さらに、遅延調整部２３Ｂによって調整された遅延量を、外部機器によって読み取らせて（カウンタ出力を読み取る場合など）、信号用可変遅延手段２１ａおよび２１ｃによるクロック信号ＣＬＫおよびデータ信号ＤＡＴ２の遅延量としてレジスタ２５ａおよび２５ｃに設定させることにより、送信器１０Ｂと受信器２０Ｂ間で各信号を送受信するときに位相関係を調整することができる。
【０１０５】
以上により、上記実施形態１，２のシリアル通信装置１（例えば１Ａまたは１Ｂ）によれば、送信器１０（例えば１０Ａまたは１０Ｂ）に各信号の位相調整を行うための調整用信号を出力する調整用信号出力機能が設けられている。また、受信器２０（例えば２０Ａまたは２０Ｂ）には、各信号の遅延量を設定可能な可変遅延部２１（例えば２１Ｂ）と、各信号の位相状態を検出する位相検出部２２（例えば２２Ｂ）と、検出された位相状態に応じて可変遅延部による各信号の遅延量を調整する遅延調整部２３（例えば２３Ｂ）とが設けられている。位相調整時には、送信器１０から調整用信号を出力させ、受信器２０の位相検出部２２によって各信号の位相状態を検出させて、検出された位相状態に応じて遅延調整部２３によって可変遅延部２１による各信号の遅延量を調整させることにより、データ信号とクロック信号の位相関係を最適化して、データ信号が安定した部分でデータを読み取らせる。これによって、シリアル通信装置１において、クロック信号とデータ信号の位相関係を効率良く最適な値に調整することができる。
【０１０６】
なお、上記実施形態１，２では、特に説明しなかったが、各信号の位相調整を行うための調整用信号を出力可能とする送信器１０Ａまたは１０Ｂと、この各信号の遅延量を設定可能とする可変遅延部２１または２１Ｂ、各信号の位相状態を検出する位相検出部２２または２２Ｂおよび、検出された位相状態に応じて可変遅延部２１または２１Ｂに対して各信号の遅延量を調整する遅延調整部２３または２３Ｂを有する受信器２０Ａまたは２０Ｂとを備えていれば、クロック信号とデータ信号の位相関係を効率良く個々に最適な値に調整できる本発明の目的を達成することができる。
【０１０７】
また、上記実施形態１，２では、遅延調整部２３または２３Ｂによって調整された遅延量を外部機器によって読み取らせて、これを可変遅延部２１または２１Ｂによる各信号の遅延量として固定的に設定（ＲＯＭに設定）する場合について説明したが、これに限らず、位相調整時のテストモード時に、遅延調整部２３または２３Ｂによって調整された遅延量（カウント値）をシリアル通信装置１Ａまたは１Ｂ内のメモリ（ＲＯＭ）に、可変遅延部２１または２１Ｂによる各信号の遅延量として固定的に自動設定するようにしてもよい。この場合、シリアル通信装置１Ａまたは１Ｂの起動時に、このメモリ（ＲＯＭ）からレジスタ２５ａ，２５ｂにそれぞれその各信号の遅延量を読み出して通常動作時に用いることができる。
【０１０８】
以上のように、本発明の好ましい実施形態１，２を用いて本発明を例示してきたが、本発明は、この実施形態１，２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１，２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０９】
本発明は、各種の電子機器に搭載されるシリアル通信装置および、その各信号の位相状態を最適な値に調整する位相差調整方法の分野において、位相調整時に、送信器から位相調整用信号を出力させ、受信器の位相検出部によって、位相調整用信号を含む各信号の位相状態を検出させ、検出された位相状態に応じて遅延調整部によって可変遅延部による各信号の遅延量を調整するため、送信器と受信器との間が遠距離である場合や、伝送路に高調波ノイズを除去するためのフィルタなどが挿入されて、受信器によって受信されたクロック信号とデータ信号との間の位相関係に問題がある場合であっても、その位相関係を各個体間のばらつきに応じて効率良く最適な値に調整することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明のシリアル通信装置およびその位相調整方法の原理について説明するための要部構成例を示すブロック図である。
【図２】本発明の実施形態１に係るシリアル通信装置の要部構成例を示すブロック図である。
【図３】図２のシリアル通信装置について、データ信号の方が遅れている場合の各信号の位相調整時の動作を説明するためのタイミングチャートである。
【図４】図２のシリアル通信装置１Ａについて、クロック信号の方が遅れている場合の各信号の位相調整時の動作を説明するためのタイミングチャートである。
【図５】本発明の実施形態２に係るシリアル通信装置の要部構成を示すブロック図である。
【図６】図５のシリアル通信装置における位相調整方法について説明するためのタイミングチャートである。
【図７】（ａ）および（ｂ）は、従来のシリアル通信装置によるシリアル通信を説明するためのブロック図である。
【図８】（ａ）〜（ｃ）は、従来のシリアル通信装置における問題を説明するためのタイミングチャートである。
【符号の説明】
【０１１１】
１、１Ａ、１Ｂ  シリアル通信装置
１０、１０Ａ、１０Ｂ  送信器
１１、  シリアル信号生成部
１１Ａ、１１Ｂ  パラレル・シリアル変換部（パラレル／シリアルコンバータ）
１２  調整用信号生成部
１２ａ、１２ｂ、２６ａ、２６ｂ、２６ｃ  セレクタ
２０、２０Ａ、２０Ｂ  受信器
２１、２１Ｂ  可変遅延部
２１ａ、２１ａ、２１ｃ  信号用可変遅延手段
２２、２２Ｂ  位相検出部
２３、２３Ｂ  遅延調整部
２４、２４Ｂ  データ取り込み部
２５ａ、２５ｂ、２５ｃ  レジスタ
【図１】
2008125017.tif 000003
【図２】
2008125017.tif 000004
【図３】
2008125017.tif 000005
【図４】
2008125017.tif 000006
【図５】
2008125017.tif 000007
【図６】
2008125017.tif 000008
【図７】
2008125017.tif 000009
【図８】
2008125017.tif 000010