(57)【要約】【課題】プラズマ表示装置及びその電圧発生器を提供する。【解決手段】プラズマ表示装置で、トランジスタの第１電極と第２電極がそれぞれ走査電極とスキャン電圧を供給する電源に連結される。トランジスタの第１電極と制御電極の間に第１抵抗が連結されており、トランジスタの制御電極とスキャン電圧を供給する電源の間に第２抵抗が連結されている。これにより、スキャン電圧を生成する電源を通して、リセット期間の最終電圧を生成でき、多様にΔＶ値を実現でき、アドレス低放電を更に容易に防止できる。【選択図】図４
2008070856.tif 000002
【特許請求の範囲】
【請求項１】
スキャン電圧が印加される走査電極と、
前記スキャン電圧を供給する電源と、
前記走査電極に第１電極が電気的に連結され、前記電源に第２電極が連結される第１トランジスタと、
前記走査電極と前記第１トランジスタの制御電極との間に電気的に連結される少なくとも一つの第１抵抗と、
前記第１トランジスタの制御電極と前記電源との間に電気的に連結される少なくとも一つの第２抵抗とを含むことを特徴とするプラズマ表示装置。
【請求項２】
前記第１トランジスタの第１電極の電圧は前記スキャン電圧より高い第１電圧であることを特徴とする請求項１に記載のプラズマ表示装置。
【請求項３】
前記第１電圧は、リセット期間で前記走査電極に最終的に印加される電圧であることを特徴とする請求項２に記載のプラズマ表示装置。
【請求項４】
前記第１トランジスタの第２電極と前記電源の間に電気的に連結される第２トランジスタを更に含むことを特徴とする請求項１に記載のプラズマ表示装置。
【請求項５】
前記第２トランジスタは、ランプスイッチ機能をして、前記第２トランジスタの導通によって、リセット期間で前記走査電極の電圧が前記スキャン電圧より高い第１電圧まで漸進的に下降することを特徴とする請求項４に記載のプラズマ表示装置。
【請求項６】
前記走査電極と前記電源の間に電気的に連結される第３トランジスタを更に含み、前記第３トランジスタの導通によって、前記走査電極に前記走査電圧が印加されることを特徴とする請求項５に記載のプラズマ表示装置。
【請求項７】
前記第１抵抗と前記第２抵抗のうちの少なくとも一つの抵抗は可変抵抗であることを特徴とする請求項１乃至請求項６のうちの何れか一項に記載のプラズマ表示装置。
【請求項８】
前記第１抵抗と前記第２抵抗のうちの少なくとも一つの抵抗は温度により変化する可変抵抗であることを特徴とする請求項１乃至請求項６のうちの何れか一項に記載のプラズマ表示装置。
【請求項９】
前記第１トランジスタはバイポーラトランジスタであることを特徴とする請求項１乃至請求項６のうちの何れか一項に記載のプラズマ表示装置。
【請求項１０】
前記第１トランジスタはＭＯＳ電界効果トランジスタであることを特徴とする請求項１乃至請求項６のうちの何れか一項に記載のプラズマ表示装置。
【請求項１１】
前記第１トランジスタは絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１乃至請求項６のうちの何れか一項に記載のプラズマ表示装置。
【請求項１２】
第１電圧を供給する電源を用いて、前記第１電圧より高い第２電圧を発生させる電圧発生器であって、
前記電源に第１電極が電気的に連結されるトランジスタと、
前記トランジスタの第１電極と前記トランジスタの制御電極との間に電気的に連結される少なくとも一つの第１抵抗と、
前記トランジスタの制御電極と前記トランジスタの第２電極との間に電気的に連結される少なくとも一つの第２抵抗を含み、前記トランジスタの第２電極に前記第２電圧が発生することを特徴とする電圧生成器。
【請求項１３】
前記第１抵抗と前記第２抵抗のうちの少なくとも何れか一つの抵抗は可変抵抗であることを特徴とする請求項１２に記載の電圧発生器。
【請求項１４】
前記第１電圧及び前記第２電圧はプラズマ表示装置の駆動に使用される電圧であることを特徴とする請求項１２に記載の電圧発生器。
【請求項１５】
前記第１電圧は、プラズマ表示装置の走査電極に印加されるスキャン電圧であり、
前記第２電圧は、前記プラズマ表示装置のリセット期間で最終的に印加される電圧であることを特徴とする請求項１２に記載の電圧発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ表示装置及びその電圧発生器に関するものである。
【背景技術】
【０００２】
プラズマ表示装置は気体放電によって、生成されたプラズマを用いて、文字又は映像を表示するプラズマ表示パネルを用いた表示装置である。このようなプラズマ表示パネルには複数の放電セルがマトリックス形態に配列されている。
【０００３】
このようなプラズマ表示装置は、１フレームがそれぞれの加重値を有する複数のサブフィールドに分割されて駆動され、各サブフィールドはリセット期間、アドレス期間及び維持期間から成る。リセット期間は、アドレス放電を安定的に行うために放電セルの状態を初期化する期間であり、アドレス期間は複数の放電セルのうち点灯されるセルと点灯されないセルを選択する期間である。そして維持期間は実際に画像を表示するために点灯されるセルに対して維持放電を遂行する期間である。
【０００４】
一般にリセット期間では放電セルの状態を初期化するために、走査電極の電圧をＶｓｅｔ電圧まで漸進的に増加させてＶｎｆ電圧まで漸進的に減少させる。そしてアドレス期間で点灯される放電セルの走査電極とアドレス電極にそれぞれスキャン電圧（ＶｓｃＬ）を有する走査パルスとＶａ電圧を有するアドレスパルスが印加される。ここで一般にＶｓｃＬ電圧はＶｎｆ電圧と同一なレベルに設定される。このようにＶｎｆ電圧とＶｓｃＬ電圧が同一な場合適切なアドレス放電がうまく発生せずに低放電が発生する場合が発生する。このような低放電の発生を防止するためにアドレス電圧のレベルを高めると、点灯されない放電セルでアドレス放電が発生して誤放電が発生しうる。
【特許文献１】米国特許第５、７４５、０８６号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、低放電を防止するプラズマ表示装置及びその駆動方法を提供することにある。
【０００６】
そして本発明の他の課題は、低放電を防止するプラズマ表示装置で電源数を減らす電圧発生器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の特徴によればプラズマ表示装置が提供される。このプラズマ表示装置は、スキャン電圧が印加される走査電極と、前記スキャン電圧を供給する電源と、前記走査電極に第１電極が電気的に連結され、前記電源に第２電極が連結される第１トランジスタと、前記走査電極と前記第１トランジスタの制御電極との間に電気的に連結される少なくとも一つの第１抵抗と、前記第１トランジスタの制御電極と前記電源との間に電気的に連結される少なくとも一つの第２抵抗とを含む。ここで、前記第１トランジスタの第１電極の電圧は前記スキャン電圧より高い第１電圧であり、前記第１電圧はリセット期間で前記走査電極に最終的に印加される電圧である。
【０００８】
そして前記プラズマ表示装置は、前記第１トランジスタの第２電極と前記電源との間に電気的に連結される第２トランジスタを更に含むことができる。ここで、前記第２トランジスタはランプスイッチ機能をし、前記第２トランジスタの導通によって、リセット期間で前記走査電極の電圧が前記スキャン電圧より高い第１電圧まで漸進的に下降する。
一方、前記プラズマ表示装置は、前記走査電極と前記電源の間に電気的に連結される第３トランジスタを更に含むことができ、前記第３トランジスタの導通によって、前記走査電極に前記走査電圧が印加される。
【０００９】
また前記第１抵抗と前記第２抵抗のうちの少なくとも一つの抵抗は可変抵抗であることもあり、前記第１抵抗と前記第２抵抗のうちの少なくとも一つの抵抗は温度により可変する可変抵抗でありうる。
【００１０】
本発明の他の特徴によれば、第１電圧を供給する電源を用いて、前記第１電圧より高い第２電圧を発生させる電圧発生器が提供される。この電圧発生器は、前記電源に第１電極が電気的に連結されるトランジスタと、前記トランジスタの第１電極と前記トランジスタの制御電極との間に電気的に連結される少なくとも一つの第１抵抗と、前記トランジスタの制御電極と前記トランジスタの第２電極との間に電気的に連結される少なくとも一つの第２抵抗とを含み、前記トランジスタの第２電極に前記第２電圧が発生する。ここで、前記第１抵抗と前記第２抵抗のうちの少なくとも何れか一つの抵抗は可変抵抗でありうる。
そして前記第１電圧は、プラズマ表示装置の走査電極に印加されるスキャン電圧であることもあり、前記第２電圧は前記プラズマ表示装置のリセット期間で最終的に印加される電圧であることもある。
【発明の効果】
【００１１】
本発明の実施例によれば、リセット期間の最終電圧とスキャン電圧を一つの電源を使って生成できる。また単純に抵抗（Ｒ１、Ｒ２）を変動させることによって多様にΔＶ値を実現できる。そしてアドレス低放電を更に容易に防止できる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して、本発明の好ましい実施例について当業者が容易に実施することができるように詳細に説明する。しかしながら、本発明は多様に異なる形態で実現できるので、ここで説明する実施例に限定されるものではない。そして図面で本発明を明確に説明するために説明と関係ない部分は省略し、明細書全体を通じて類似した部分については類似した図面符号で示すものとする。
【００１３】
明細書全体で、ある部分が他の部分と“連結”されているという時、これは“直接的に連結”されている場合だけでなく、その中間に他の素子を間において“電気的に連結”されている場合も含む。そしてある部分がある構成要素を“含む”とする時、これを否定する記載が特にない限り、他の構成要素を除外するものではなく、他の構成要素を更に包含できることを意味する。
【００１４】
また明細書全体で言及する“壁電荷”とはセルの壁（例えば、誘電体層）上で各電極に近く形成される電荷をいう。そして壁電荷は、実際に電極自体に接触することはないが、ここでは電極に“形成されること”、“蓄積されること”又は“積もること”のように説明する。“壁電圧”は、壁電荷によりセルの壁に形成される電位差をいう。
そして、明細書全体で電圧を維持するという表現は、特定の２点間の電位差が時間経過により変化しても、その変化は設計上許容できる範囲内である場合や、変化の原因が当業者の設計慣行では無視されている寄生成分による場合を含む。また、放電電圧に比べて半導体素子（トランジスタ、ダイオードなど）のしきい電圧が非常に低いのでしきい電圧を０Ｖと看做して近似処理する。
【００１５】
次に本発明の実施例によるプラズマ表示装置、その駆動方法及び電圧発生器について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の実施例によるプラズマ表示装置の概略的な構成を示す図面である。
図１に示すように本発明の実施例によるプラズマ表示装置はプラズマ表示パネル１００、制御部２００、アドレス電極駆動部３００、走査電極駆動部４００及び維持電極駆動部５００を含む。
【００１７】
プラズマ表示パネル１００は、列方向にのびている複数のアドレス電極（Ａ１〜Ａｍ）、そして行方向に互いに対を構成しながらのびている複数の維持電極（Ｘ１〜Ｘｎ）及び走査電極（Ｙ１〜Ｙｎ）を含む。維持電極（Ｘ１〜Ｘｎ）は各走査電極（Ｙ１〜Ｙｎ）に対応して形成され、一般にその一端が互いに共通に連結されている。そしてプラズマ表示パネル１００は維持及び走査電極（Ｘ１〜Ｘｎ、Ｙ１〜Ｙｎ）が配列された基板（図示せず）とアドレス電極（Ａ１〜Ａｍ）が配列された基板（図示せず）から成る。両基板は走査電極（Ｙ１〜Ｙｎ）とアドレス電極（Ａ１〜Ａｍ）及び維持電極（Ｘ１〜Ｘｎ）とアドレス電極（Ａ１〜Ａｍ）がそれぞれ直交するように放電空間を間において対向して配置される。この時、アドレス電極（Ａ１〜Ａｍ）と維持及び走査電極（Ｘ１〜Ｘｎ、Ｙ１〜Ｙｎ）の交差部にある放電空間が放電セルを形成する。このようなプラズマ表示パネル１００の構造は一例であり、以下で説明する駆動波形が適用できる他の構造のパネルも本発明に適用できる。
【００１８】
制御部２００は、外部から映像信号を受信して、アドレス電極駆動制御信号、維持電極駆動制御信号及び走査電極駆動制御信号を出力する。そして制御部２００は、１フレームを複数のサブフィールドに分割して駆動し、各サブフィールドは時間的な動作変化に表現すればリセット期間、アドレス期間及び維持期間から成る。
アドレス駆動部３００は、制御部２００からアドレス電極駆動制御信号を受信して表示しようとする放電セルを選択するための表示データ信号を各アドレス電極に印加する。
維持電極駆動部４００は、制御部２００から維持電極駆動制御信号を受信して維持電極に駆動電圧を印加する。
【００１９】
走査電極駆動部５００は、制御部２００から走査電極駆動制御信号を受信して、走査電極に駆動電圧を印加する。
【００２０】
次に図２を参照して本発明の実施例によるプラズマ表示装置の駆動波形について調べてみる。
【００２１】
図２は、本発明の実施例によるプラズマ表示装置の駆動波形を示す図面である。以下では、便宜上一つの放電セルを形成する走査電極（以下、“Ｙ電極”という）、維持電極（以下、“Ｘ電極”という）及びアドレス電極（以下、“Ａ電極”という）に印加される駆動波形についてだけ説明する。
【００２２】
図２を見れば一つのサブフィールドはリセット期間、アドレス期間及び維持期間から成り、リセット期間は上昇期間及び下降期間から成る。
【００２３】
リセット期間の上昇期間ではＡ電極及びＸ電極を基準電圧（図２では０Ｖ）に維持した状態でＹ電極の電圧をＶｓ電圧からＶｓｅｔ電圧まで漸進的に増加させる。図４ではＹ電極の電圧がランプ形態に増加するものと示した。Ｙ電極の電圧が増加する間にＹ電極とＸ電極の間及びＹ電極とＡ電極間で微弱な放電（以下、“弱放電”という）が起こりながら、Ｙ電極には（−）壁電荷が形成されて、Ｘ及びＡ電極には（＋）壁電荷が形成される。そして電極の電圧が図２のように漸進的に変わる場合には放電セルに微弱な放電が起こりながら、外部で印加された電圧と放電セルの壁電圧の合計が放電開始電圧状態を維持するように壁電荷が形成される。このような原理についてはウェーバーの 特許文献１（米国特許第５、７４５、０８６号）に開示されている。リセット期間では全ての放電セルを初期化しなければならないので、Ｖｓｅｔ電圧は全ての条件の放電セルで放電が起きうるほどの高電圧である。またＶｓ電圧は、一般に維持期間でＹ電極に印加される電圧と同一な電圧であり、Ｙ電極とＸ電極の間の放電開始電圧より低い電圧である。
【００２４】
次に、リセット期間の下降期間ではＡ電極を基準電圧に、Ｘ電極をＶｅ電圧をバイアスした状態で、Ｙ電極の電圧をＶｓ電圧からＶｎｆ電圧まで漸進的に減少させる。そうすると、Ｙ電極の電圧が減少する間にＹ電極とＸ電極の間及びＹ電極とＡ電極間で微弱な放電が起こりながらＹ電極に形成された（−）壁電荷とＸ電極及びＡ電極に形成された（＋）壁電荷が消去される。一般にＶｎｆ電圧の大きさはＹ電極とＸ電極の間の放電開始電圧近傍に設定される。そうするとＹ電極とＸ電極の間の壁電圧が殆ど０Ｖになって、アドレス期間でアドレス放電が発生しない放電セルが維持期間で誤放電（Ｙ電極とＸ電極の間の誤放電をいうこと）することを防止できる。そしてＡ電極は基準電圧に維持されているので、Ｖｎｆ電圧のレベルによってＹ電極とＡ電極の間の壁電圧が決定される。
【００２５】
次に、アドレス期間でＸ電極にＶｅ電圧を維持した状態で、点灯される放電セルを選択するためにＹ電極とＡ電極にそれぞれスキャン電圧（ＶｓｃＬ）を有する走査パルス及びＶａ電圧を有するアドレスパルスを印加する。そして選択されないＹ電極はＶｓｃＬ電圧より高いＶｓｃＨ電圧でバイアスされ、点灯されない放電セルのＡ電極には基準電圧を印加する。そうするとＶａ電圧が印加されたＡ電極とスキャン電圧（ＶｓｃＬ）が印加されたＹ電極によって、形成される放電セルではアドレス放電が起こってＹ電極に（＋）壁電荷、Ａ電極及びＸ電極にそれぞれ（−）壁電荷が形成される。このような動作を行うために、走査電極駆動部４００は走査電極（Ｙ１〜Ｙｎ）のうちスキャン電圧（ＶｓｃＬ）の走査パルスが印加されたＹ電極を選択して、例えばシングル駆動で縦方向に配列された順序通り走査電極を選択できる。そしてアドレス駆動部２００は一つのＹ電極が選択される時、当該Ｙ電極によって、形成された放電セルを通過するアドレス電極（Ａ１〜Ａｍ）のうちＶａ電圧のアドレスパルスが印加されるアドレス電極を選択する。
【００２６】
具体的には、先ず最初の行の走査電極（図１のＹ１）にＶｓｃＬ電圧の走査パルスを印加すると同時に最初の行のうち点灯される放電セルに位置するＡ電極にＶａ電圧のアドレスパルスを印加する。そうすると、最初の行のＹ電極とＶａ電圧が印加されたＡ電極間で放電が起こって、Ｙ電極に（＋）壁電荷、Ａ及びＸ電極にそれぞれ（−）壁電荷が形成される。その結果Ｙ電極とＸ電極間にＹ電極の電位がＸ電極の電位に対して高いように壁電圧（Ｖｗｘｙ）が形成される。次に、第２行のＹ電極（図２のＹ２）にＶｓｃＬ電圧の走査パルスを印加しながら第２行のうち表示しようとする放電セルに位置するＡ電極にＶａ電圧のアドレスパルスを印加する。そうすると、前述したようにＶａ電圧が印加されたＡ電極と第２行のＹ電極によって、形成される放電セルでアドレス放電が起こって、前述したように放電セルに壁電荷が形成される。同様に残り行のＹ電極に対しても順次にＶｓｃＬ電圧の走査パルスを印加しながら点灯される放電セルに位置するＡ電極にＶａ電圧のアドレスパルスを印加して壁電荷を形成する。
【００２７】
本発明の実施例によれば、スキャン電圧（ＶｓｃＬ）はリセット期間でＹ電極に印加される最終電圧のＶｎｆ電圧よりΔＶ電圧くらい低い電圧である。ここで、Ｖｎｆ電圧より低いスキャン電圧（ＶｓｃＬ）が低い場合にＶａ電圧が印加される時、放電セルでアドレス放電が起こる理由及び低放電が防止される理由について説明する。
リセット期間で最終電圧のＶｎｆ電圧がＹ電極に印加された時、Ａ電極とＹ電極の間の壁電圧とＡ電極とＹ電極の間の外部印加電圧（Ｖｎｆ）の合計はＡ電極とＹ電極の間の放電開始電圧（Ｖｆａｙ）で決定される。
【００２８】
ところでアドレス期間でＡ電極に０Ｖが印加され、Ｙ電極にスキャン電圧（ＶｓｃＬ）が印加される場合にＡ電極とＹ電極間にはＶｆａｙ電圧より高い電圧が形成されるので放電が起きうる。しかしながら、この場合の放電遅延時間が走査パルスとアドレスパルス幅より長いと放電が起こらない。
【００２９】
Ａ電極にＶａ電圧が印加され、Ｙ電極にスキャン電圧（ＶｓｃＬ）が印加される場合にはＡ電極とＹ電極間にＶｆａｙ電圧より高い電圧が形成されて、放電遅延時間が走査パルスの幅とアドレスパルス幅より短くなり放電が起こりうる。一般にＶｎｆ電圧と同一なスキャン電圧がＹ電極に印加される場合にもＡ電極とＹ電極間にＶｆａｙ電圧より高い電圧が形成されて放電が起こりうる。ところで、本発明の実施例のようにＶｎｆ電圧よりΔＶ電圧くらい低いＶｓｃＬ電圧をＹ電極に印加する場合にはＡ電極とＹ電極の間の電圧が更に高まって、放電遅延時間が更に縮まるようになって、これによってアドレス放電が更によく起こる。これによってアドレス低放電を防止できる。
【００３０】
維持期間ではハイレバル電圧（Ｖｓ）とローレベル電圧（０Ｖ）を有する維持放電パルスをＹ電極とＸ電極に反対位相に交代に印加する。そうするとアドレス期間で選択された放電セルで維持放電が発生する。ここで維持放電パルスの回数は当該サブフィールドを表示する加重値に対応する。
【００３１】
一般に本発明の実施例による駆動波形のようにリセット期間の最終電圧のＶｎｆ電圧とアドレス期間に印加されるスキャン電圧のＶｓｃＬ電圧を異なるように設定するためにはＶｎｆ電圧を生成する電源とＶｓｃＬ電圧を生成する電源が別途に必要である。以下では、別途の電源追加なしに一つの電源として２個の電圧を生成する走査電極駆動部４００について検討する。
【００３２】
図３は、本発明の実施例による走査電極駆動部４００を示す図面である。
【００３３】
図３に示すように走査電極駆動部４００は複数のスキャンＩＣ４１０、ΔＶ電圧発生器４２０、トランジスタ（Ｙｆｒ、Ｙｓｃｌ）及びその他Ｙ電極駆動回路４３０を含む。図３では各トランジスタをｎチャンネル電界効果トランジスタ、特にＮＭＯＳトランジスタで示し、これらトランジスタにはソースからドレーン方向にボディーダイオードが形成されている。そしてＮＭＯＳトランジスタの代わりに類似した機能をする他のトランジスタがこれらトランジスタとして使用されてもよい。また、図３ではトランジスタをそれぞれ一つのトランジスタで示したが、トランジスタはそれぞれ並列に連結された複数のトランジスタとして形成されてもよい。
【００３４】
複数のスキャンＩＣ４１０は、それぞれトランジスタ（ＹＨ）及びトランジスタ（ＹＬ）を含み、Ｔａ端子とＴｂ端子を共通に有する。ここで各トランジスタ（ＹＨ）のドレーンはＴａ端子に連結され、各トランジスタ素子（ＹＬ）のソースはＴｂ端子に連結される。各トランジスタ（ＹＨ）のソースと各トランジスタ（ＹＬ）のドレーンは互いに連結されており、その各接続点はそれぞれ走査電極（Ｙ１〜Ｙｎ）に連結される。そしてＴａ端子には電源（ＶｓｃＨ）によってＶｓｃＨ電圧が印加される。
【００３５】
トランジスタ（Ｙｓｃｌ）のドレーンの複数のスキャンＩＣ４１０のＴｂ端子に連結され、ソースはＶｓｃＬ電圧を供給する電源（ＶｓｃＬ）に連結される。ΔＶ電圧発生器４２０はＴｂ端子とトランジスタ（Ｙｆｒ）のドレーン間に連結され、トランジスタ（Ｙｆｒ）のソースはＶｓｃＬ電圧を供給する電源（ＶｓｃＬ）に連結される。ここでトランジスタ（Ｙｆｒ）はランプスイッチとして導通時一定した電流をＹ電極に供給してＹ電極の電圧を漸進的に下降させる。トランジスタ（Ｙｆｒ）を通じてＹ電極に一定した電流を供給してＹ電極の電圧を漸進的に下降させる方法について当業者であれば、簡単に知ることができるので以下、具体的説明は省略する。そしてΔＶ電圧発生器４２０は別途の電源の追加なしに図２に示すΔＶ（Ｖｎｆ−ＶｓｃＬ）電圧を発生させる。ΔＶ電圧発生器４２０の具体的な構成については以下の図４乃至図７で具体的に説明する。
【００３６】
一方、その他Ｙ電極駆動回路４２０はＴｂ端子に連結されてＹ電極に連結されており、Ｙ電極に印加される各種その他駆動波形（リセット期間の上昇波形、維持放電パルスなど）を生成する。その他Ｙ電極駆動回路４２０の具体的な構成は本発明と直接的に関係がないので省略する。
【００３７】
リセット期間の下降期間ではトランジスタ（Ｙｆｒ）と複数のスキャンＩＣ４１０の各トランジスタ（ＹＬ）が導通し、ΔＶ電圧発生器４２０よりＹ電極の電圧がＶｎｆ（ＶｓｃＬ＋ΔＶ）まで漸進的に下降する。トランジスタ（Ｙｆｒ）は導通によってＶｓｃＬ電圧までＹ電極の電圧を漸進的に下降させるか、或いはΔＶ電圧発生器４２０で生成されるΔＶ電圧くらいが加えられてＶｎｆ（ＶｓｃＬ＋ΔＶ）までＹ電極の電圧を下降させる。
【００３８】
そしてアドレス期間ではトランジスタ（Ｙｓｃｌ）が導通して選択される走査電極に対応するスキャンＩＣのトランジスタ（ＹＬ）が導通して、当該Ｙ電極にだけスキャン電圧（ＶｓｃＬ）が印加される。ここで選択されないＹ電極に対応するスキャンＩＣはトランジスタ（ＹＨ）が導通して、選択されないＹ電極にはＶｓｃＨ電圧が印加される。
以下では、ΔＶ電圧差を発生させるΔＶ電圧発生器４２０について図４乃至図７を参照して詳細に検討する。
【００３９】
図４は、本発明の第１実施例によるΔＶ電圧発生器（４２０ａ）を示す図面である。
ΔＶ電圧発生器（４２０ａ）はトランジスタ（Ｑ１）及び抵抗（Ｒ１、Ｒ２）を含む。ここでトランジスタ（Ｑ１）はＮＰＮ型バイポーラトランジスタである。
トランジスタ（Ｑ１）のコレクターは複数のスキャンＩＣ４１０のＴｂ端子に連結され、エミッタはｎ−ｃｈ型電界効果トランジスタ（Ｙｆｒ）のドレーンに連結される。抵抗（Ｒ１）の一端はトランジスタ（Ｑ１）のコレクター（つまり、Ｔｂ端子）に連結され、他端はトランジスタ（Ｑ１）のベースに連結される。抵抗（Ｒ２）の一端はトランジスタ（Ｑ１）のベースに連結され、他端はトランジスタ（Ｑ１）のエミッタに連結される。そして抵抗（Ｒ１）と抵抗（Ｒ２）は互いに連結され、その接続点がトランジスタ（Ｑ１）のベースに連結される。
【００４０】
電流（Ｉｏ）が少ない時はトランジスタ（Ｑ１）がオフになって、電流（Ｉｏ）は抵抗（Ｒ１、Ｒ２）にだけ流れるようになる。しかしながら、電流（Ｉｏ）がトランジスタ（Ｑ１）を導通させられるくらいになった場合には、電流（Ｉｏ）は抵抗（Ｒ１、Ｒ２）だけでなく、トランジスタ（Ｑ１）にも流れるようになる。この時トランジスタ（Ｑ１）のコレクター−エミッタ電圧（ＶＣＥ）は下記の数式１のようになる。
【００４１】
【数１】
2008070856.tif 000003
【００４２】
数式１でトランジスタ（Ｑ１）のベース電流を無視するとき、Ｉ１≒Ｉ２になる。そして電流（Ｉ２）はＩ２＝ＶＢＥ/Ｒ２になる。従ってトランジスタ（Ｑ１）のコレクター−エミッタ電圧（ＶＣＥ）は下記の数式２のようになる。
【００４３】
【数２】
2008070856.tif 000004
ここでトランジスタ（Ｑ１）のコレクター−エミッタ電圧（ＶＣＥ）はΔＶ電圧生成器（４１０ａ）によって生成されるΔＶ電圧である。数式２を参照すれば、トランジスタ（Ｑ１）のコレクター−エミッタ電圧（ＶＣＥ＝ΔＶ）は抵抗（Ｒ１、Ｒ２）の大きさの比を調節すればトランジスタ（Ｑ１）のベース−エミッタ電圧（ＶＢＥ）に比例して望む値に設定できる。
【００４４】
つまり、本発明の第１実施例によるΔＶ電圧生成器（４１０ａ）によって数式２のようなΔＶ値を生成できて、ΔＶ値は抵抗（Ｒ１、Ｒ２）の大きさ及びトランジスタ（Ｑ１）のベース−エミッタ電圧（ＶＢＥ）値によって定められる。トランジスタ（Ｑ１）のベース−エミッタ電圧（ＶＢＥ）値がトランジスタ（Ｑ１）の素子特性によって、予め定められた値である場合にも、抵抗（Ｒ１、Ｒ２）を値を変更して所望のΔＶ値を設定できる。特に図２でのΔＶ値は、低放電を改善するために多様な値に設定する必要があり、本発明の第１実施例のようなΔＶ電圧発生器を通してΔＶ値を単純に抵抗値（Ｒ１、Ｒ２）を変更することによって多様な値に設定できる。
【００４５】
一方、図５に示すように抵抗（Ｒ１、Ｒ２）を固定抵抗でない可変抵抗で代替できる。抵抗（Ｒ１、Ｒ２）の可変抵抗への代替は図５Ａ、５Ｂ、５Ｃに示すように何れか一つの抵抗を可変抵抗に代替可能である。このように抵抗（Ｒ１、Ｒ２）を可変抵抗に代替する場合、設計後にも可変抵抗（Ｒ１、Ｒ２）を調節することによってΔＶ値を望む値に変更可能である。これによって低放電を更に改善できる。
【００４６】
そして抵抗（Ｒ１、Ｒ２）を固定抵抗でなく、それぞれ温度により変化する抵抗にも代替可能である。つまり、（Ｒ１）や（Ｒ２）のような抵抗を温度が増加することによって抵抗値が増加する特性、つまり、正の温度係数（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ；以下、‘ＰＴＣ’という）特性を持つものを設定できるが、温度が増加することによって抵抗値が減少する特性、つまり、負の温度係数（Ｎｅｇａｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｃｉｅｎｔ；以下、‘ＮＴＣ’という）特性を持つものも設定できる。温度が低くなる場合放電セル内の壁電荷の動きが鈍くて、アドレス低放電が更に激しくなることがある。このような場合抵抗（Ｒ１）をＮＴＣ特性を有する抵抗に設定すると共に、抵抗（Ｒ２）をＰＴＣ特性を有する抵抗に設定すれば、温度に低くなる場合にＲ１は大きくなり、Ｒ２は小さくなるので、数式２によってΔＶ値が更に大きくなる。これによって温度が低くなる場合更に激しくなるアドレス低放電を解決できる。これと異なる場合にも適切な温度係数を持つ抵抗に設定することによって温度特性による問題点を解決できる。
【００４７】
本発明の第１実施例ではトランジスタ（Ｑ１）がバイポーラトランジスタである場合について説明したが、これをＭＯＳ電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｎｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｔｏｒ；以下、‘ＭＯＳＦＥＴ'という）又は絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；以下、‘ＩＧＢＴ’という）に代替できる。以下、これについて検討する。
【００４８】
図６は、本発明の第２実施例によるΔＶ電圧生成器（４２０ｂ）を示す図面である。
【００４９】
図６に示すように本発明の第２実施例によるΔＶ電圧生成器（４２０ｂ）はトランジスタ（Ｍ１）がＭＯＳＦＥＴに変更されたものを除いて第１実施例と同一なので以下、重複する説明は省略する。
【００５０】
本発明の第２実施例によるΔＶ電圧生成器（４２０ｂ）は第１実施例とは異なりトランジスタ（Ｍ１）がＭＯＳＦＥＴに代替されたので、ΔＶ電圧のトランジスタ（Ｍ１）のドレーン−ソース電圧（ＶＤＳ）は下記の数式３のようになる。
【００５１】
【数３】
2008070856.tif 000005
【００５２】
数式３でＶＧＳはトランジスタ（Ｍ１）のゲート−ソース電圧である。数式３に示すようにトランジスタ（Ｍ１）がＭＯＳＦＥＴである場合には数式２でトランジスタ（Ｑ１）のベース−エミッタ電圧（ＶＢＥ）がトランジスタ（Ｍ１）のゲート−ソース電圧（ＶＧＳ）に代替された。
【００５３】
このように本発明の第２実施例によるΔＶ電圧生成器（４２０ｂ）でも数式３に示すようにトランジスタ（Ｍ１）のゲート−ソース電圧（ＶＧＳ）と抵抗（Ｒ１、Ｒ２）の値によってΔＶ値が調整される。
【００５４】
そして本発明の第２実施例によるΔＶ電圧生成器（４２０ｂ）でも第１実施例のように抵抗（Ｒ１、Ｒ２）を可変抵抗に代替可能であり、温度により抵抗値が変わる抵抗に代替できる。
【００５５】
図７は、本発明の第３実施例によるΔＶ電圧生成器（４２０ｃ）を示す図面である。
【００５６】
図７に示すように本発明の第３実施例によるΔＶ電圧生成器（４２０ｃ）はトランジスタ（Ｚ１）がＩＧＢＴに変更されたものを除いて第１実施例と同一なので以下、重複する説明は省略する。
【００５７】
本発明の第３実施例によるΔＶ電圧生成器（４２０ｃ）は第１実施例とは異なりトランジスタ（Ｚ１）がＩＧＢＴに代替されたので、ΔＶ電圧のトランジスタ（Ｚ１）のコレクター−エミッタ電圧（ＶＣＥ）は下記の数式４のようになる。
【００５８】
【数４】
2008070856.tif 000006
【００５９】
数式３でＶＧＥはトランジスタ（Ｚ１）のゲート−エミッタ電圧である。数式４に示すようにトランジスタ（Ｚ１）がＩＧＢＴである場合には数式２でトランジスタ（Ｑ１）のベース−エミッタ電圧（ＶＢＥ）がトランジスタ（Ｚ１）のゲート−エミッタ電圧（ＶＧＥ）に代替された。
【００６０】
このように本発明の第３実施例によるΔＶ電圧生成器（４２０ｃ）でも数式４に示すようにトランジスタ（Ｚ１）のゲート−エミッタ電圧（ＶＧＥ）と抵抗（Ｒ１、Ｒ２）の値によってΔＶ値が調整される。
【００６１】
そして本発明の第３実施例によるΔＶ電圧生成器（４２０ｃ）でも第１実施例のように抵抗（Ｒ１、Ｒ２）を可変抵抗に代替可能であり、温度により抵抗値が変わる抵抗に代替できる。
【００６２】
このように本発明の第１実施例乃至第３実施例によるΔＶ電圧生成器（４２０ａ、４２０ｂ、４２０ｃ）を通じてΔＶ電圧の定電圧を生成することによって一つの電源（ＶｓｃＬ）を用いてＶｎｆ電圧を生成できる。つまり、本発明の第１乃至第３実施例によるΔＶ電圧生成器（４１０ａ、４２０ｂ、４２０ｃ）を通じて、一つの電源（ＶｓｃＬ）を使ってＶｎｆ電圧とＶｓｃＬ電圧を生成できる。
【００６３】
一般にトランジスタ（Ｑ１）のベース−エミッタ電圧（ＶＢＥ）、トランジスタ（Ｍ１）のゲート−ソース電圧（ＶＧＳ）及びトランジスタ（Ｚ１）のゲート−エミッタ電圧（ＶＧＥ）はＮＴＣ特性を有する。つまり、温度が増加するほどＶＢＥ、ＶＧＳ及びＶＣＥ値は小さくなる。数式２、数式３及び数式４を参照すれば、温度が増加するほどΔＶ値が小さくなるようになる。高温では放電セル内の壁電荷活動が活発になって、ΔＶ値が低くなってこそ低放電を防止できる。従って本発明の第１乃至第３実施例によるΔＶ電圧生成器を適用すればΔＶ値を減らせて、高温で低放電を更に改善できる。そして温度が減少するほどＶＢＥ、ＶＧＳ及びＶＣＥ値が大きくなるようになるのでΔＶ値が更に大きくなるようになり、これによって低温で壁電荷活動が低下して発生する低放電も防止できる。
【００６４】
以上、本発明の好ましい実施例について説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲と発明の詳細な説明及び添付した図面の範囲内で多様に変形して実施するのが可能であり、これもまた本発明の範囲に属することは当然である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例によるプラズマ表示装置の概略的な構成を示す図面である。
【図２】本発明の実施例によるプラズマ表示装置の駆動波形を示す図面である。
【図３】本発明の実施例による走査電極駆動部を示す図面である。
【図４】本発明の第１実施例によるΔＶ電圧発生器を示す図面である。
【図５Ａ】図４で抵抗が可変抵抗に代替された場合を示す図面である。
【図５Ｂ】図４で抵抗が可変抵抗に代替された場合を示す図面である。
【図５Ｃ】図４で抵抗が可変抵抗に代替された場合を示す図面である。
【図６】本発明の第２実施例によるΔＶ電圧発生器を示す図面である。
【図７】本発明の第３実施例によるΔＶ電圧発生器を示す図面である。
【符号の説明】
【００６６】
４１０  スキャンＩＣ
４２０ａ  ΔＶ電圧発生器
Ｉｏ  電流
Ｑ１  トランジスタ
Ｒ１  抵抗
Ｒ２  抵抗
ＶＢＥ  ベース−エミッタ電圧
ＶＣＥ  コレクター−エミッタ電圧
【図１】
2008070856.tif 000007
【図２】
2008070856.tif 000008
【図３】
2008070856.tif 000009
【図４】
2008070856.tif 000010
【図５Ａ】
2008070856.tif 000011
【図５Ｂ】
2008070856.tif 000012
【図５Ｃ】
2008070856.tif 000013
【図６】
2008070856.tif 000014
【図７】
2008070856.tif 000015