(57)【要約】【課題】簡易な製造工程によりセルが微細化された強誘電体記憶装置の製造方法を提供すること。【解決手段】強誘電体記憶装置の製造方法は、半導体基板１０上に強誘電体層１４を形成する工程と、前記強誘電体層１４の上に第１のハードマスク層１６を形成する工程と、前記第１のハードマスク層１６の上に第２のハードマスク層１７を形成する工程と、前記第２のハードマスク層１７と前記第１のハードマスク層１６と前記強誘電体層１４とを前記基板の主表面と垂直な方向にエッチングして、複数の並列した素子分離用の溝を形成する工程と、前記強誘電体層１４の前記溝に面した側壁上及び前記第２のハードマスク層１７上にそれぞれ分離された電極層１５−１、１５−２を形成する工程とを具備する。【選択図】      図５
2008047760.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に強誘電体層を形成する工程と、
前記強誘電体層の上に第１のハードマスク層を形成する工程と、
前記第１のハードマスク層の上に第２のハードマスク層を形成する工程と、
前記第２のハードマスク層と前記第１のハードマスク層と前記強誘電体層とを前記基板の主表面と垂直な方向にエッチングして、複数の並列した素子分離用の溝を形成する工程と、
前記強誘電体層の前記溝に面した側壁上及び前記第２のハードマスク層上にそれぞれ分離された電極層を形成する工程とを具備した
ことを特徴とする強誘電体記憶装置の製造方法。
【請求項２】
前記溝を形成する工程のエッチングにおいて、前記第２のハードマスク層及び前記強誘電体層のエッチングレートよりも前記第１のハードマスク層のエッチングレートが大きいことを利用して前記第１のハードマスク層をサイドエッチングする
ことを特徴とする請求項１に記載の強誘電体記憶装置の製造方法。
【請求項３】
前記溝を形成する工程の後であって、前記電極層を形成する工程の前において、
前記第２のハードマスク層及び前記強誘電体層のエッチングレートよりも前記第１のハードマスク層のエッチングレートが大きいことを利用して前記第１のハードマスク層をサイドエッチングする工程をさらに具備した
ことを特徴とする請求項１に記載の強誘電体記憶装置の製造方法。
【請求項４】
半導体基板内に形成されたソース領域及びドレイン領域と、
前記基板上に形成されたゲート電極と、
前記ゲート電極の上に形成された強誘電体層と、
前記強誘電体層の前記ソース領域側の側壁に形成された第１の電極部と、
前記第１の電極部に対向して前記強誘電体層の前記ドレイン領域側の側壁に形成された第２の電極部と、
前記第１の電極部と前記ソース領域とを接続する第３の電極部と、
前記第２の電極部と前記ドレイン領域とを接続する第４の電極部と、
前記強誘電体層の上に形成され、前記強誘電体層側壁よりも後退した第１のハードマスク層と、
前記第１のハードマスク層の上に形成された第２のハードマスク層と、
前記第２のハードマスク層上に形成され、前記第1の電極部及び前記第2の電極部と電気的に分離されているキャップ電極層と
を具備したことを特徴とする強誘電体記憶装置。
【請求項５】
前記第１のハードマスク層のチャネル長方向の幅が、前記強誘電体層のチャネル長方向の幅より小さい
ことを特徴とする請求項４に記載の強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ記憶装置及びその製造方法に係り、特に強誘電体キャパシタにデータを記憶させる強誘電体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
より高密度化、高速化が図れるＦｅＲＡＭとしてＴＣ（Transistor Capacitor）並列型強誘電体メモリが提案されている（たとえば、特許文献１、２、３、非特許文献１参照。）。ＴＣ並列型強誘電体メモリにおいては、トランジスタの配列に並列して３次元キャパシタの配列が形成されている。
【０００３】
この３次元キャパシタの製造、例えばその材料の１つであるＰＺＴ（ＰｂＺｒＴｉＯ３：チタン酸ジルコン酸鉛）の加工は、フォトリソグラフィーと反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によって行われている。ＰＺＴの加工の後、キャパシタの電極と接するＰＺＴの側壁を含んだＰＺＴ表面の全面に電極材料を堆積する。
【０００４】
この方法によると、複数のセルを連続して覆うように堆積した電極材料をこの後独立した電極として機能させる必要がある。そのため、堆積した電極材料を各セルの中央で分離するために、ＣＭＰ（Chemical Mechanical Polishing:化学的機械的研磨）などの工程がさらに必要になる。しかし、電極材料として用いるプラチナ（Ｐｔ）等の貴金属のＣＭＰは、現時点では未だ技術的に確立されていない。
【０００５】
従って、ＣＭＰによる分離が難しい場合には、例えばリソグラフィーとエッチングを用いて電極層を分離する手段がとられることになる。この場合には、平行平板キャパシタの幅となるＰＺＴの側壁間の幅よりも細い幅で電極材料を取り除く必要がある。従って、この部分のリソグラフィーの精度がメモリセルのサイズを決めてしまうことになり、微細化が難しいという問題をさらに有していた。
【特許文献１】特開２００２−２９９５７２
【特許文献２】特開平１０−２５５４８３
【特許文献３】米国特許第５９０３４９２号明細書
【非特許文献１】N.Nagel et. al.,“New Highly Scalable 3 Dimensional Chain FeRAM Cell with Vertical Capacitor”,IEEE Symposium on VLSI technology 2004, pp.146
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、簡易な製造工程によりセルが微細化された強誘電体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の第１の態様に係る強誘電体記憶装置の製造方法は、半導体基板上に強誘電体層を形成する工程と、前記強誘電体層の上に第１のハードマスク層を形成する工程と、前記第１のハードマスク層の上に第２のハードマスク層を形成する工程と、前記第２のハードマスク層と前記第１のハードマスク層と前記強誘電体層とを前記基板の主表面と垂直な方向にエッチングして、複数の並列した素子分離用の溝を形成する工程と、前記強誘電体層の前記溝に面した側壁上及び前記第２のハードマスク層上にそれぞれ分離された電極層を形成する工程とを具備する。
【０００８】
この発明の第２の態様に係る強誘電体記憶装置は、半導体基板内に形成されたソース領域及びドレイン領域と、前記基板上に形成されたゲート電極と、前記ゲート電極の上に形成された強誘電体層と、前記強誘電体層の前記ソース領域側の側壁に形成された第１の電極部と、前記第１の電極部に対向して前記強誘電体層の前記ドレイン領域側の側壁に形成された第２の電極部と、前記第１の電極部と前記ソース領域とを接続する第３の電極部と、
前記第２の電極部と前記ドレイン領域とを接続する第４の電極部と、前記強誘電体層の上に形成され、前記強誘電体層側壁よりも後退した第１のハードマスク層と、前記第１のハードマスク層の上に形成された第２のハードマスク層と、前記第２のハードマスク層上に形成され、前記第1の電極部及び前記第2の電極部と電気的に分離されているキャップ電極層とを具備する。
【発明の効果】
【０００９】
本発明は、簡易な製造工程によりセルが微細化された強誘電体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る強誘電体記憶装置の断面図を図１に示す。
【００１２】
図１のＴＣ並列型強誘電体メモリ１００は、シリコン（Ｓｉ）基板１０、コンタクトホール１１、ゲート電極１２、アルミナ（Ａｌ２Ｏ３）膜１３、ＰＺＴ１４（強誘電体層）、電極層１５−１、キャップ電極層１５−２、第１のハードマスク１６、第２のハードマスク１７、及び層間絶縁膜（ＩＬＤ:Inter Layer Dielectric）１８、１９を備える。
【００１３】
コンタクトホール１１は各メモリセルのトランジスタのソース・ドレイン領域２０に接続している。ソース・ドレイン領域２０は、隣接する一方のトランジスタに対してはソース領域、他方のトランジスタに対してはドレイン領域として機能する。ゲート電極１２は各トランジスタのチャネルを制御する。各トランジスタの上にはそれぞれ以下で説明する電極層１５−１と強誘電体層１４（ＰＺＴ）からなるキャパシタが形成されている。
【００１４】
ＰＺＴ１４は、各メモリセルとなる強誘電体平行平板キャパシタを構成する強誘電体層である。電極層１５−１は、対向する平行平板電極を構成してＰＺＴ１４を挟んでいるキャパシタ電極であり、プラチナ、イリジウム等貴金属の電極材料から形成されている。
【００１５】
一対の電極層１５−１の一方は、ＰＺＴ１４の一方の側壁に形成されている第１の電極部と、ソース領域２０に接続しているコンタクトホール１１と第１の電極部とを接続するように層間絶縁膜１９の上に形成されている第３の電極部とから構成されている。
【００１６】
一対の電極層１５−１の他方は、第１の電極部と対向してＰＺＴ１４の他方の側壁に形成されている第２の電極部と、ドレイン領域２０に接続しているコンタクトホール１１と第２の電極部とを接続するように層間絶縁膜１９の上に形成されている第４の電極部とから構成されている。
【００１７】
第１のハードマスク１６はＰＺＴ１４の上に形成されており、第２のハードマスク１７は第１のハードマスク１６の上に形成されている。第１のハードマスク１６のチャネル長方向の幅Ｗ１は、ＰＺＴ１４のチャネル長方向の幅Ｗ３（即ち、平行平板キャパシタの幅）及び第２のハードマスク１７のチャネル長方向の幅Ｗ２より小さくなっている。
【００１８】
キャップ電極層１５−２は電極層１５−１と同一の電極材料からなるが、第２のハードマスク１７にのみ接して形成されており、電極層１５−１から分離されることによって電気的に絶縁されている。即ち、電極材料は、一般にセル上の全面に堆積しているが、第１のハードマスク１６の両側壁上には形成されておらず、これによって対向するキャパシタ電極の電気的な分離がなされている。
【００１９】
以下に、図２乃至図５に示した断面図を用いて、本実施形態に係る強誘電体記憶装置の製造方法を説明する。
【００２０】
図２に示すように、ソース・ドレイン領域２０が形成されたシリコン基板１０上に層間絶縁膜１９を堆積させ、その上に、例えばポリシリコンからなるゲート電極１２を作成する。その後さらにゲート電極１２を覆うように層間絶縁膜１９を堆積させ、その上を平坦化する。
【００２１】
平坦化された層間絶縁膜１９の上に、例えば、シリコン窒化膜（ＳｉＮ等）、シリコン酸化膜（ＳｉＯ２）の積層膜を堆積する（図示せず）。後の強誘電体キャパシタの作成工程では、酸素雰囲気中でのアニールを数回行うことになるが、ここでのシリコン窒化膜等はこのアニールの際に、酸素がゲート電極１２まで達して、ゲート材料が酸化するのを防ぐ役割がある。
【００２２】
次に、メモリセル内のトランジスタに対してコンタクトホール１１を形成する。具体的には、フォトリソグラフィーによってホールの位置及び形状を決定した後、反応性イオンエッチングにてシリコン酸化膜、シリコン窒化膜、層間絶縁膜１９を除去する。
【００２３】
その後、バリアメタル層（図示せず）をスパッタ法あるいはＣＶＤ（Chemical Vapor Deposition：化学気相成長）法で堆積した後、ＣＶＤ法でタングステンなどの高融点金属を堆積してコンタクトホール１１に埋め込む。この後、コンタクトホール１１以外の部分のタングステンとバリアメタルをＣＭＰ法などで除去し、埋め込みコンタクトホール１１を完成させる。コンタクトホール１１はソース・ドレイン領域２０に接することになる。
【００２４】
さらにその上に、例えばアルミナ膜１３を薄く堆積する。この層は、この後この上にＰＺＴ１４を堆積して結晶化する際にＰＺＴ１４の結晶性を向上させるのに役にたつ。この後、スパッタ法やＣＶＤ法を用いてＰＺＴ１４を堆積させる。ＰＺＴ１４の堆積膜厚は例えば３００nmとする。
【００２５】
後で形成される強誘電体平行平板キャパシタの面積は、この堆積膜厚に、紙面に垂直方向のキャパシタの奥行きを掛けたものになる。もし、面積を大きくしたければ、この堆積膜厚を増やすのが一つの方法である。堆積の最中にＰＺＴ１４の結晶化を行わない場合には、引き続きＰＺＴ１４の結晶化のためのアニールを行う。ここまでの工程によって、図２の断面図で示される構造が得られる。
【００２６】
次に、図３に示すようにＰＺＴ１４の上に、反応性イオンエッチングによってＰＺＴ１４を加工するときのマスク材となる、第１のハードマスク１６及び第２のハードマスク１７を順次堆積させる。
【００２７】
このとき下側のマスク材である第１のハードマスク１６として、ＰＺＴ１４及び第２のハードマスク１７よりもこの後の反応性イオンエッチング時に横方向、即ちシリコン基板１０の主表面に平行で平行平板キャパシタの電極面に垂直な方向へのエッチングが進みやすい材料を選択する。即ち、第１のハードマスク１６として、ＰＺＴ１４及び第２のハードマスク１７よりもエッチングレートが大きい材料を選択する。
【００２８】
そして、レジストを用いたフォトリソグラフィーと反応性イオンエッチングにより、第１のハードマスク１６及び第２のハードマスク１７を加工し、さらにこれらをマスクとしてＰＺＴ１４が複数の薄い板形状となるように加工する。即ち、基板１０の主表面と垂直な方向にエッチングして、複数の並列した素子分離用の溝を形成することによってその溝の間に複数の並列したセル領域を形成する。
【００２９】
このとき、第１のハードマスク１６として上述したようにエッチングレートが大きい材料を使用すると、図４に見られるように、第１のハードマスク１６はＰＺＴ１４及び第２のハードマスク１７よりも横方向の幅が小さくなるようにサイドエッチングされる。
【００３０】
この後、例えばＣＶＤ法を用いて図５に示すようにプラチナ、イリジウム等貴金属の電極材料を堆積する。電極材料は、ＰＺＴ１４の側壁にも十分な厚みを持つように堆積させる。しかし、第１のハードマスク１６に対して第２のハードマスク１７が突き出た状態、即ちオーバーハングになっているため、電極材料は第２のハードマスク１７の側壁及び上面には堆積するものの、第１のハードマスク１６の側壁には堆積しない。即ち、電極材料の堆積が不連続的になり、いわゆる段切れを起こす。
【００３１】
その結果、形成された電極層は図５に示されるように分離された形状になる。即ち、ＰＺＴ１４を挟んで平行平板キャパシタの電極を構成する電極層１５−１と、そこから分離されて電気的に絶縁されたキャップ電極層１５−２とに自動的に分離される。
【００３２】
最後に、全体を覆うようにＳｉＯ２等の層間絶縁膜１８を堆積させると、図１のようなＴＣ並列型強誘電体メモリが形成される。
【００３３】
ここで本実施形態に係る強誘電体記憶装置の製造方法を従来技術と比較するために、ＰＺＴの加工及び電極層の分離に従来技術を用いた場合の製造方法を図６乃至図１１を用いて説明する。
【００３４】
結晶化したＰＺＴの層が形成された図２の状態で、ＰＺＴ１４の上全面にフォトレジスト６１を塗布する。次にフォトリソグラフィーにより、平行平板キャパシタの誘電体となる部位のフォトレジスト６１を残存させた状態を示すのが図６である。引き続き図７に示すように反応性イオンエッチングにより、ＰＺＴ１４を薄い板状に加工する。
【００３５】
ただし、このやり方でＰＺＴ１４を加工するためには、膜厚の厚いフォトレジストが必要となってしまい、あまり現実的な手法ではない。従って図８に示すように、フォトレジスト８１のパターンを、選択比のとりやすいハードマスク８２に一旦転写してから反応性イオンエッチングでＰＺＴ１４を加工するのがより一般的な手法である。
【００３６】
次に、図９に示すように加工後のＰＺＴ１４の表面形状に沿ってプラチナ、イリジウム等貴金属の電極層１５を堆積する。電極層１５は、ＰＺＴ１４の側壁にも十分な厚みを持つように堆積させる。
【００３７】
この後、図９の溝となった部分を埋め込むように、例えばＳｉＯ２の層間絶縁膜１８を堆積させる。そして、例えばＣＭＰによって平坦化のためのエッチングを行う。これによって層間絶縁膜１８と共に頂部の電極層１５が削り取られて電極層１５が分離される。すると、図１０に示すように、各トランジスタに対して、分離された電極層１５がＰＺＴ１４を挟んだ１つの平行平板キャパシタとして機能するようになる。
【００３８】
しかしながら、電極層１５に用いられるプラチナ、イリジウム等貴金属に対してＣＭＰを実行することは、現時点では未だ技術的に確立されていない困難な手法である。従って、その他の手法としては、例えばリソグラフィーとエッチングを用いて電極層１５を分離する手段が考えられる。
【００３９】
この場合には、図１１に示すように平行平板キャパシタの幅となるＰＺＴ１４の側壁間の幅よりも細い幅で電極層１５の頂部を取り除く必要がある。従って、この部分のリソグラフィーの精度がメモリセルのサイズを決めてしまうことになり、セルの微細化が難しいという問題が生ずる。
【００４０】
以上述べたように、従来技術を用いてＰＺＴの加工及び電極層の分離を行うには、技術的な困難や、セルの微細化が難しくなる等の問題点があった。しかし、本実施形態に係る強誘電体記憶装置の製造方法においては、ＰＺＴの上に選択した２種類のハードマスクを堆積させることによって、電極層の堆積時にその分離が自動的に行える。従って従来に比べ、電極層の分離のための工程が省かれるため、製造工程を簡略化することができる。
【００４１】
さらに、本実施形態に係る強誘電体記憶装置においては、リソグラフィーとエッチングを用いて電極層を分離した場合のようにリソグラフィーの精度によってメモリセルのサイズが制限されない。従って、メモリセルの微細化が図れる。
【００４２】
（第２の実施形態）
本発明の第２の実施形態に係る強誘電体記憶装置の製造方法を、図１２乃至図１５の断面図を用いて以下に説明する。
【００４３】
本実施形態においては、図２までの工程は第１の実施形態と同様である。
【００４４】
図２で示されるＰＺＴ１４の上に、図１２に示すようにＰＺＴ１４を加工する反応性イオンエッチングにおける２種類のマスク材である第１のハードマスク１２１及び第２のハードマスク１２２を順次堆積させる。この工程も、マスク材の選択方法以外は第１の実施形態と同様である。
【００４５】
このとき、この後の素子分離用の溝を形成する工程の後のエッチング工程で第２のハードマスク１２２及びＰＺＴ１４に比べて第１のハードマスク１２１の方がエッチングレートが大きくなるように、マスク材の材料を選択する。
【００４６】
次に、図１３に示すように、フォトリソグラフィーと反応性イオンエッチングにより、第１のハードマスク１２１及び第２のハードマスク１２２に複数の並列した素子分離用の溝が形成されるように加工する。さらに残存した第１のハードマスク１２１及び第２のハードマスク１２２をマスクとして、複数のセル領域が並列した形状となるようにＰＺＴ１４をエッチングで加工する。
【００４７】
この状態では、図１３に示されるように、ＰＺＴ１４と２種類のマスク材である第１のハードマスク１２１及び第２のハードマスク１２２は、例えばほぼ同じ幅で加工されている。
【００４８】
この後、図１４に示されるようにケミカルドライエッチング（ＣＤＥ：Chemical Dry Etching）またはウェットエッチングで第１のハードマスク１２１を等方エッチングする。このとき、上述したように２種類のマスク材を選択しておけば、第１のハードマスク１２１が第２のハードマスク１２２に比べて横方向に細くなるようにエッチングされる。
【００４９】
即ち、第１のハードマスク１２１の横方向、即ち平行平板キャパシタの電極面に垂直な方向の幅Ｗ１が、第２のハードマスク１２２の幅Ｗ２及びＰＺＴ１４の幅Ｗ３よりも小さくなるようにサイドエッチングされる。
【００５０】
本実施形態においては、図１３に示したセル領域を形成する工程と、図１４に示したサイドエッチングする工程とをそれぞれ別の工程にすることにより、製造工程におけるマスク材の最適化における選択の幅が広がるという利点がある。
【００５１】
この後、図１５に示すように、プラチナ、イリジウム等貴金属の電極材料を例えばＣＶＤ法を用いて堆積する。電極材料は、ＰＺＴ１４の側壁にも十分堆積するような方法で堆積させる。第１の実施形態と同様に、第１のハードマスク１２１に対して第２のハードマスク１２２が突き出た状態、即ちオーバーハングになっているため電極材料が連続的に堆積されず、いわゆる段切れを起こす。
【００５２】
その結果、形成された電極層は図１５に示されるように分離された形状になる。即ち、ＰＺＴ１４を挟んで平行平板キャパシタの電極を構成する電極層１５−１と、そこから分離されて電気的に絶縁されたキャップ電極層１５−２とに自動的に分離される。
【００５３】
最後に、全体を覆うようにＳｉＯ２等の層間絶縁膜１８を堆積させると、第１の実施形態と同様に図１のようなＴＣ並列型強誘電体メモリが形成される。
【００５４】
このように、本実施形態に係る強誘電体記憶装置の製造方法においても、電極層の分離が自動的に行われるのでその分の工程が省かれるために、従来に比べて製造工程を簡略化することができる。
【００５５】
さらに、本実施形態に係る強誘電体記憶装置においても、リソグラフィーとエッチングを用いて電極層を分離した場合に比べてメモリセルの微細化が図れる。
【００５６】
（第３の実施形態）
本発明の第３の実施形態に係る強誘電体記憶装置の製造方法を、図１６乃至図１９の断面図を用いて以下に説明する。
【００５７】
本実施形態では、図２までの工程は第１及び第２の実施形態と同様である。
【００５８】
図２で示されるＰＺＴ１４の上に、図１６に示すようにＰＺＴ１４を加工する反応性イオンエッチングにおける２種類のマスク材である第１のハードマスク１６１及び第２のハードマスク１６２を順次堆積させる。この工程も、マスク材の選択方法以外は第１及び第２の実施形態と同様である。
【００５９】
このとき、この後の電極材料を堆積させる工程において第２のハードマスク１６２の表面には堆積するが第１のハードマスク１６１の表面には全く堆積しないように、電極材料の堆積レートが著しく異なるマスク材の材料を選択する。
【００６０】
次に、図１７に示すように、フォトリソグラフィーと反応性イオンエッチングにより、第１のハードマスク１６１及び第２のハードマスク１６２に複数の並列した素子分離用の溝が形成されるように加工する。残存した第１のハードマスク１６１及び第２のハードマスク１６２をマスクとして、複数のセル領域が並列した形状となるようにＰＺＴ１４をエッチングで加工する。
【００６１】
この状態では、図１７に示されるように、ＰＺＴ１４と２種類のマスク材である第１のハードマスク１６１及び第２のハードマスク１６２は、例えばほぼ同じ幅で加工されている。
【００６２】
この後、図１８に示すように、プラチナ、イリジウム等貴金属の電極材料を例えばＣＶＤ法を用いて堆積する。電極材料は、ＰＺＴ１４の側壁上にも十分堆積するような方法で堆積させる。このとき、上述のように電極材料の堆積レートが著しく異なる２種類のマスク材を選択しておけば、ＰＺＴ１４及び第２のハードマスク１６２の側壁上には通常のレートで電極材料の堆積が進行するのに対して、第１のハードマスク１６１の側壁上には電極材料が全く堆積しない。
【００６３】
従って、電極材料の堆積が不連続的になって自動的に電極の分離がなされ、ＰＺＴ１４の側壁上に形成された電極層１５−１は平行平板キャパシタの電極として機能させることができる。最後に、全体を覆うようにＳｉＯ２等の層間絶縁膜１８を堆積させると図１９のようなＴＣ並列型強誘電体メモリが形成される。
【００６４】
このように、本実施形態に係る強誘電体記憶装置の製造方法においても、電極層の分離が自動的に行われるのでその分の工程が省かれるために、従来に比べて製造工程を簡略化することができる。
【００６５】
さらに、本実施形態に係る強誘電体記憶装置においても、リソグラフィーとエッチングを用いて電極層を分離した場合に比べてメモリセルの微細化が図れる。
【００６６】
上述した、本発明の第１乃至第３の実施形態においては強誘電体材料としてＰＺＴを選択した場合を例として説明しているが、本発明はＰＺＴ以外の強誘電体材料を用いた場合にも適用できることは言うまでもない。
【００６７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００６８】
【図１】第１及び第２の実施形態に係る強誘電体記憶装置の断面図。
【図２】第１乃至第３の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図３】図２に続く第１の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図４】図３に続く第１の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図５】図４に続く第１の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図６】強誘電体記憶装置の従来の製造方法を示す断面図。
【図７】図６に続く強誘電体記憶装置の従来の製造方法を示す断面図。
【図８】強誘電体記憶装置の従来の製造方法を示す断面図。
【図９】図７に続く強誘電体記憶装置の従来の製造方法を示す断面図。
【図１０】図９に続く強誘電体記憶装置の従来の製造方法を示す断面図。
【図１１】図９に続く強誘電体記憶装置の従来の製造方法を示す断面図。
【図１２】図２に続く第２の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１３】図１２に続く第２の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１４】図１３に続く第２の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１５】図１４に続く第２の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１６】図２に続く第３の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１７】図１６に続く第３の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１８】図１７に続く第３の実施形態に係る強誘電体記憶装置の製造方法を示す断面図。
【図１９】第３の実施形態に係る強誘電体記憶装置の断面図。
【符号の説明】
【００６９】
１００…ＴＣ並列型強誘電体メモリ、１０…シリコン（Ｓｉ）基板、１１…コンタクトホール、１２…ゲート電極、１３…アルミナ（Ａｌ２Ｏ３）膜、１４…ＰＺＴ、  １５、１５−１…電極層、１５−２…キャップ電極層、  １６、１２１、１６１…第１のハードマスク、  １７、１２２、１６２…第２のハードマスク、  １８、１９…層間絶縁膜（ＩＬＤ）、２０…ソース・ドレイン領域  ６１、８１…フォトレジスト、８２…ハードマスク。
【図１】
2008047760.tif 000003
【図２】
2008047760.tif 000004
【図３】
2008047760.tif 000005
【図４】
2008047760.tif 000006
【図５】
2008047760.tif 000007
【図６】
2008047760.tif 000008
【図７】
2008047760.tif 000009
【図８】
2008047760.tif 000010
【図９】
2008047760.tif 000011
【図１０】
2008047760.tif 000012
【図１１】
2008047760.tif 000013
【図１２】
2008047760.tif 000014
【図１３】
2008047760.tif 000015
【図１４】
2008047760.tif 000016
【図１５】
2008047760.tif 000017
【図１６】
2008047760.tif 000018
【図１７】
2008047760.tif 000019
【図１８】
2008047760.tif 000020
【図１９】
2008047760.tif 000021