(57)【要約】【課題】ｐチャネル型半導体活性領域とｎチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。【解決手段】ｐチャネル型半導体活性領域と、ｎチャネル型半導体活性領域と、素子分離絶縁層と、素子分離絶縁層とは異なる材料からなり、ｐチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、ｐチャネル型半導体活性領域のチャネルに対してチャネル長方向の圧縮応力を作用させる絶縁層とを備え、ｐチャネル型半導体活性領域は、チャネル長方向の両端に接する絶縁層と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層とによって周囲を囲まれ、ｎチャネル型半導体活性領域は、素子分離絶縁層によって周囲を囲まれている。【選択図】図１
2008262954.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ソース領域とｐ型ドレイン領域とを有するｐチャネル型半導体活性領域と、
ｎ型ソース領域とｎ型ドレイン領域とを有するｎチャネル型半導体活性領域と、
前記ｐチャネル型半導体活性領域と前記ｎチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
前記素子分離絶縁層とは異なる材料からなり、前記ｐチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、前記ｐチャネル型半導体活性領域のチャネルに対して前記チャネル長方向の圧縮応力を作用させる絶縁層と、
を備え、
前記ｐチャネル型半導体活性領域は、前記チャネル長方向の両端に接する前記絶縁層と、前記チャネル長方向に対して略平行な側面に接する前記素子分離絶縁層とによって周囲を囲まれ、
前記ｎチャネル型半導体活性領域は、前記素子分離絶縁層によって周囲を囲まれていることを特徴とする半導体装置。
【請求項２】
前記絶縁層における前記チャネル長方向に対して略垂直なチャネル幅方向の幅は、前記ｐチャネル型半導体活性領域における前記チャネル幅方向の幅よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離絶縁層は、等方的な引張応力を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
ｐ型ソース領域とｐ型ドレイン領域とを有するｐチャネル型半導体活性領域と、
ｎ型ソース領域とｎ型ドレイン領域とを有するｎチャネル型半導体活性領域と、
前記ｐチャネル型半導体活性領域及び前記ｎチャネル型半導体活性領域の周囲を囲んで前記ｐチャネル型半導体活性領域と前記ｎチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
前記ｐチャネル型半導体活性領域の表面を覆って設けられ、等方的な圧縮応力を有する第１のストレスライナーと、
前記ｎチャネル型半導体活性領域の表面を覆って設けられ、等方的な引張応力を有する第２のストレスライナーと、
を備え、
前記素子分離絶縁層は、前記ｐチャネル型半導体活性領域のチャネル長方向の両端に接する部分で選択的に、前記ｐチャネル型半導体活性領域の表面よりも凹んでおり、この凹んだ部分と前記ｐチャネル型半導体活性領域の表面との間に形成された段部を覆うように、前記第１のストレスライナーが設けられていることを特徴とする半導体装置。
【請求項５】
ｐ型ソース領域とｐ型ドレイン領域とを有するｐチャネル型半導体活性領域と、
ｎ型ソース領域とｎ型ドレイン領域とを有するｎチャネル型半導体活性領域と、
前記ｐチャネル型半導体活性領域及び前記ｎチャネル型半導体活性領域の周囲を囲んで前記ｐチャネル型半導体活性領域と前記ｎチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、
を備え、
前記素子分離絶縁層に対する選択的な紫外線照射により、
前記素子分離絶縁層における前記ｎチャネル型半導体活性領域の周囲を囲む部分は、等方的な引張応力を有し、
前記素子分離絶縁層における前記ｐチャネル型半導体活性領域のチャネル長方向の両端に接する部分は、実質応力を有しないもしくは圧縮応力を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくはｐチャネル型半導体活性領域とｎチャネル型半導体活性領域とを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体トランジスタに求められる性能が高まるにつれ、トランジスタを微細化するだけでは性能を向上させることが困難になってきており、新しい技術が採用され始めている。そのひとつとして、チャネルに応力を作用させてキャリア（電子または正孔）の移動度を上げてトランジスタの性能を向上させる技術がある。
【０００３】
例えば、特許文献１には、ＮＭＯＳアクティブ領域及びＰＭＯＳアクティブ領域の周囲を囲んで設けられ、それら領域を絶縁分離する絶縁層から、各領域に応力を作用させることが開示されている。
【０００４】
一般に、ＮＭＯＳアクティブ領域は、等方的に引張応力が作用するとキャリア（電子）移動度の向上が図れる。ＰＭＯＳアクティブ領域は、チャネル長方向（電流が流れる方向）のみに異方的に圧縮応力が作用するとキャリア（正孔）移動度の向上が図れる。特許文献１の構成では、ＰＭＯＳアクティブ領域にチャネル長方向の圧縮応力を作用させるための絶縁層が、ＮＭＯＳアクティブ領域におけるチャネル幅方向（チャネル長方向に対して略垂直な方向）の端に設けられているため、その絶縁層の圧縮応力がＮＭＯＳアクティブ領域にも作用してしまい、ＮＭＯＳアクティブ領域におけるキャリア移動度を低下させてしまう可能性がある。
【特許文献１】米国特許第７０８１３９５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ｐチャネル型半導体活性領域とｎチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、ｐ型ソース領域とｐ型ドレイン領域とを有するｐチャネル型半導体活性領域と、ｎ型ソース領域とｎ型ドレイン領域とを有するｎチャネル型半導体活性領域と、前記ｐチャネル型半導体活性領域と前記ｎチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、前記素子分離絶縁層とは異なる材料からなり、前記ｐチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、前記ｐチャネル型半導体活性領域のチャネルに対して前記チャネル長方向の圧縮応力を作用させる絶縁層と、を備え、前記ｐチャネル型半導体活性領域は、前記チャネル長方向の両端に接する前記絶縁層と、前記チャネル長方向に対して略平行な側面に接する前記素子分離絶縁層とによって周囲を囲まれ、前記ｎチャネル型半導体活性領域は、前記素子分離絶縁層によって周囲を囲まれていることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、ｐ型ソース領域とｐ型ドレイン領域とを有するｐチャネル型半導体活性領域と、ｎ型ソース領域とｎ型ドレイン領域とを有するｎチャネル型半導体活性領域と、前記ｐチャネル型半導体活性領域及び前記ｎチャネル型半導体活性領域の周囲を囲んで前記ｐチャネル型半導体活性領域と前記ｎチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、前記ｐチャネル型半導体活性領域の表面を覆って設けられ、等方的な圧縮応力を有する第１のストレスライナーと、前記ｎチャネル型半導体活性領域の表面を覆って設けられ、等方的な引張応力を有する第２のストレスライナーと、を備え、前記素子分離絶縁層は、前記ｐチャネル型半導体活性領域のチャネル長方向の両端に接する部分で選択的に、前記ｐチャネル型半導体活性領域の表面よりも凹んでおり、この凹んだ部分と前記ｐチャネル型半導体活性領域の表面との間に形成された段部を覆うように、前記第１のストレスライナーが設けられていることを特徴とする半導体装置が提供される。
【０００８】
また、本発明のさらに他の一態様によれば、ｐ型ソース領域とｐ型ドレイン領域とを有するｐチャネル型半導体活性領域と、ｎ型ソース領域とｎ型ドレイン領域とを有するｎチャネル型半導体活性領域と、前記ｐチャネル型半導体活性領域及び前記ｎチャネル型半導体活性領域の周囲を囲んで前記ｐチャネル型半導体活性領域と前記ｎチャネル型半導体活性領域とを絶縁分離する素子分離絶縁層と、を備え、前記素子分離絶縁層に対する選択的な紫外線照射により、前記素子分離絶縁層における前記ｎチャネル型半導体活性領域の周囲を囲む部分は、等方的な引張応力を有し、前記素子分離絶縁層における前記ｐチャネル型半導体活性領域のチャネル長方向の両端に接する部分は、実質応力を有しないもしくは圧縮応力を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、ｐチャネル型半導体活性領域とｎチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照し、本発明の実施形態について説明する。なお、各図面中、同じ構成部分には同一の符号を付している。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図２（ａ）は図１におけるＡ−Ａ断面図であり、図２（ｂ）は図１におけるＢ−Ｂ断面図である。  
図３は、同半導体装置における要部の模式斜視図である。
【００１２】
本実施形態に係る半導体装置は、同一半導体基板上に形成されたｐ型ＦＥＴ（Field Effect Transitor）とｎ型ＦＥＴとを備える。
【００１３】
ｐ型ＦＥＴは、正孔が電流伝導に寄与するｐチャネル型半導体活性領域１１を有する。ｐチャネル型半導体活性領域１１は、ｎ型半導体領域の表面に、図２（ａ）に表すように、ｐ型ソース／ｐ型ドレイン領域１３が選択的に形成された構造を有する。ｐ型ソース／ｐ型ドレイン領域１３間がチャネルとして機能し、その上にはゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０に所望の制御電圧が印加されると、ゲート絶縁膜９下のチャネルに正孔が誘起されｐチャネルができ、ｐ型ソース／ｐ型ドレイン領域１３間が導通し電流が流れる。
【００１４】
ｎ型ＦＥＴは、電子が電流伝導に寄与するｎチャネル型半導体活性領域２１を有する。ｎチャネル型半導体活性領域２１は、ｐ型半導体領域の表面にｎ型ソース／ｎ型ドレイン領域が選択的に形成された構造を有し、ｎ型ソース／ｎ型ドレイン領域間がチャネルとして機能し、その上にはｐ型ＦＥＴと同様ゲート絶縁膜９を介してゲート電極１０が設けられている。ｎ型ＦＥＴにおいて、ゲート電極１０に所望の制御電圧が印加されると、ゲート絶縁膜９下のチャネルに電子が誘起されｎチャネルができ、ｎ型ソース／ｎ型ドレイン領域間が導通し電流が流れる。
【００１５】
本実施形態では、複数（図１では例えば２つ）のｐチャネル型半導体活性領域１１が、互いのチャネル長方向（電流が流れる方向）を略平行にして設けられている。隣り合うｐチャネル型半導体活性領域１１どうしの間には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層５が介在している。
【００１６】
ｐ型ＦＥＴ領域に隣接してｎ型ＦＥＴ領域が設けられ、そのｎ型ＦＥＴ領域にｎチャネル型半導体活性領域２１が設けられている。ｎチャネル型半導体活性領域２１はそのチャネル長方向を、ｐチャネル型半導体活性領域１１のチャネル長方向に対して略平行にして設けられている。
【００１７】
ゲート電極１０は、ｐチャネル型半導体活性領域１１及びｎチャネル型半導体活性領域２１のチャネル長方向に対して略垂直な方向に延在している。
【００１８】
なお、図２では省略しているが、図３に表すように、ゲート電極１０の側面にはサイドウォール絶縁層７が設けられている。
【００１９】
素子分離絶縁層５は、例えば酸化シリコン、ＮＳＧ（Non-doped Silicate Glass）などの絶縁材料からなり、ｐチャネル型半導体活性領域１１とｎチャネル型半導体活性領域２１とを絶縁分離している。
【００２０】
ｐチャネル型半導体活性領域１１のチャネル長方向の両端には、素子分離絶縁層５とは異なる材料からなる絶縁層１２が設けられている。絶縁層１２は、ｐチャネル型半導体活性領域１１のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。ｐチャネル型半導体活性領域１１におけるチャネル幅方向（チャネル長方向に対して略垂直な方向）の幅と、絶縁層１２におけるチャネル幅方向の幅とは略等しい。
【００２１】
絶縁層１２の形成方法の一例を以下に説明する。
【００２２】
図３に表すように、例えばシリコンからなる半導体層（半導体基板）３の表層部分を選択的にエッチングしてｐチャネル型半導体活性領域１１となる部分を残し、その周囲を素子分離絶縁層５で埋め込んだ後、リソグラフィー技術とＲＩＥ（Reactive Ion Etching）技術を用いて、ｐチャネル型半導体活性領域１１のチャネル長方向の両端面に接する素子分離絶縁層５を選択的に除去し、この除去により形成された凹部に絶縁層１２を埋め込む。
【００２３】
絶縁層１２の埋め込み時、ゲート絶縁膜、ゲート電極１０、サイドウォール絶縁層７はまだ形成されておらず、絶縁層１２を構成する材料は、ｐチャネル型半導体活性領域１１及び素子分離絶縁層５の全面に堆積されるが、例えばＣＭＰ（Chemical Mechanical Polish）法により、素子分離絶縁層５内に埋め込まれた部分以外の絶縁層１２は除去される。これにより、ｐチャネル型半導体活性領域１１のチャネル長方向の両端に、周囲の素子分離絶縁層５とは異なる材料からなる絶縁層１２を形成することができる。その後、ゲート絶縁膜、ゲート電極１０、サイドウォール絶縁層７等が形成される。
【００２４】
ｐ型ＦＥＴの表面は第１のストレスライナー６ａによって覆われ、ｎ型ＦＥＴの表面は第２のストレスライナー６ｂによって覆われている。図１において、第１のストレスライナー６ａが形成された領域と、第２のストレスライナー６ｂが形成された領域との境界を２点鎖線で示す。
【００２５】
第１のストレスライナー６ａは、ｐチャネル型半導体活性領域１１の表面、そのチャネルの上に設けられたゲート電極１０、ｐチャネル型半導体活性領域１１の周囲の素子分離絶縁層５表面および絶縁層１２表面を覆っている。
【００２６】
第２のストレスライナー６ｂは、ｎチャネル型半導体活性領域２１の表面、そのチャネルの上に設けられたゲート電極１０、およびｎチャネル型半導体活性領域２１の周囲の素子分離絶縁層５表面を覆っている。
【００２７】
第１のストレスライナー６ａは、例えば窒化シリコンからなり、等方的な圧縮応力を有する。第２のストレスライナー６ｂは、例えば窒化シリコンからなり、等方的な引張応力を有する。ストレスライナー６ａ、６ｂ形成時のガス種、ガス流量、温度、圧力などのプロセス条件、膜厚等を制御することで、引張応力を持つか圧縮応力を持つか、さらにそれら応力の大きさを制御できる。
【００２８】
ｎ型ＦＥＴでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア（電子）移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、ｎチャネル型半導体活性領域２１のチャネルには、第２のストレスライナー６ｂによって、図１において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、ｎチャネル型半導体活性領域２１のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、ｎチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【００２９】
ｐチャネル型半導体活性領域１１のチャネルには、第１のストレスライナー６ａによって等方的な圧縮応力が作用する。しかし、ｐ型ＦＥＴでは、キャリア（正孔）の移動度を向上させるためには、チャネル長方向のみに異方的に圧縮応力を作用させることが望ましい。
【００３０】
そこで、本実施形態では、ｐチャネル型半導体活性領域１１のチャネル長方向の両端に接して設けた絶縁層１２によって、チャネル長方向のみの圧縮応力の選択的な増大を図っている。
【００３１】
ｐチャネル型半導体活性領域１１は、チャネル長方向の両端に接する絶縁層１２と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層５とによって周囲を囲まれている。
【００３２】
絶縁層１２は、素子分離絶縁層５よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、ｐチャネル型半導体活性領域１１のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層１２として、例えば、素子分離絶縁層５を構成する酸化シリコンやＮＳＧ（Non-doped Silicate Glass）よりも熱膨張係数の小さい材料（窒化シリコンなど）を用いることができ、ここで素子分離絶縁層５については、プロセス条件等により適宜任意の応力を作用させればよく、実質応力を有しないものを用いてもよい。
【００３３】
本実施形態では、第１のストレスライナー６ａとは別の構成（絶縁層１２）によって、ｐチャネル型半導体活性領域１１のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、等方的に圧縮応力が作用してしまう第１のストレスライナー６ａによる応力作用を補正して、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、ｐＦＥＴにおけるキャリア（正孔）移動度を向上させることができる。
【００３４】
ｎチャネル型半導体活性領域２１は、素子分離絶縁層５のみによって周囲を囲まれ、素子分離絶縁層５より大きい圧縮応力を有する絶縁層１２には接していない。したがって、ｎチャネル型半導体活性領域２１においては、第２のストレスライナー６ｂによる等方的な引張応力の影響を妨げる応力（絶縁層１２からの圧縮応力）が作用せず、第２のストレスライナー６ｂによる等方的な引張応力によってキャリア（電子）移動度を向上させることができる。
【００３５】
すなわち、本実施形態によれば、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【００３６】
なお、この第１の実施形態において、等方的な引張応力を有する素子分離絶縁層５を用いてもよい。
【００３７】
この場合、素子分離絶縁層５のみによって周囲を囲まれたｎチャネル型半導体活性領域２１に対しては、第２のストレスライナー６ｂに加えて素子分離絶縁層５からも等方的な引張応力を作用させてキャリア移動度のよりいっそうの向上が図れる。
【００３８】
また、ｐチャネル型半導体活性領域１１については、チャネル長方向の両端に接する絶縁層１２によってチャネル長方向の圧縮応力をチャネルに作用させることができ、チャネル長方向に対して略平行な側面に接する素子分離絶縁層５によってチャネル幅方向に引張応力を作用させることができる。すなわち、ｐチャネル型半導体活性領域１１については、チャネル長方向に圧縮応力を、チャネル幅方向に引張応力をというようにそれぞれの方向に適切な応力を異方的に作用させてキャリア移動度の向上が図れる。
【００３９】
次に、本実施形態におけるｐ型ＦＥＴの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【００４０】
図４は、シミュレーションに用いたモデル構造と寸法を示す。
【００４１】
ゲート電極１０下のチャネルにおける電流が流れる方向の長さ（チャネル長）を６５（ｎｍ）、ｐチャネル型半導体活性領域１１におけるチャネル長方向の中心Ｏと、チャネルとの間の長さを１００（ｎｍ）、チャネルと、ｐチャネル型半導体活性領域１１の端との間の長さを２００（ｎｍ）、サイドウォール絶縁層７のチャネル長方向の長さを５２（ｎｍ）、絶縁層１２のチャネル長方向の長さを２００（ｎｍ）、ｐチャネル型半導体活性領域１１及び絶縁層１２の厚さを３００（ｎｍ）、ｐチャネル型半導体活性領域１１及び絶縁層１２のチャネル幅方向の幅を１５０（ｎｍ）とした。
【００４２】
このようなモデルにおいて、絶縁層１２がない場合を基準に、絶縁層１２が有する圧縮応力を、１．５（ＧＰａ）、３（ＧＰａ）、７（ＧＰａ）、１５（ＧＰａ）、３０（ＧＰａ）、５０（ＧＰａ）、７０（ＧＰａ）、１００（ＧＰａ）とした場合におけるチャネルのストレス変化をシミュレーションした。
【００４３】
図５、６はそのシミュレーションの結果を示す。  
図５、６において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、ｐチャネル型半導体活性領域１１（シリコン層）に作用するチャネル長方向の応力を表し、数値の前の−（マイナス）は圧縮応力であることを示す。図６は、図５よりも大きな圧縮応力の縦軸領域を示している。
【００４４】
図５、６の各グラフにおいて、ａは絶縁層１２がない（絶縁層１２の圧縮応力がゼロ）場合を、ｂは絶縁層１２の圧縮応力が１．５（ＧＰａ）、ｃは絶縁層１２の圧縮応力が３（ＧＰａ）、ｄは絶縁層１２の圧縮応力が７（ＧＰａ）、ｅは絶縁層１２の圧縮応力が１５（ＧＰａ）、ｆは絶縁層１２の圧縮応力が３０（ＧＰａ）、ｇは絶縁層１２の圧縮応力が５０（ＧＰａ）、ｈは絶縁層１２の圧縮応力が７０（ＧＰａ）、ｉは絶縁層１２の圧縮応力が１００（ＧＰａ）の場合をそれぞれ示す。
【００４５】
比較的大きな応力を持たせることができる材料として窒化シリコンが現在用いられることが多いが、現状、窒化シリコンが有する圧縮応力としては２〜３（ＧＰａ）程度が限界とされている。本実施形態の構造によれば、絶縁層１２が３（ＧＰａ）の圧縮応力を有する場合（図５におけるグラフｃ）、チャネルに対して約１００（ＭＰａ）の圧縮応力をチャネル長方向に作用させることが可能であるが、この程度の圧縮応力であってもｐ型ＦＥＴのチャネルにおけるキャリア移動度の向上に大きな効果が得られる。
【００４６】
次第に応力の大きな窒化シリコンが開発されてきた経緯を鑑みると、将来さらに大きな圧縮応力を持った絶縁層が開発されることが期待できる。そのような材料を本実施形態における絶縁層１２の材料として用いることで、図５、６のシミュレーション結果が示すようにさらなるチャネルストレスの増大が図れ、キャリア移動度のさらなる向上が期待できる。
【００４７】
［第２の実施形態］
図７は、本発明の第２の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図８（ａ）は図７におけるＣ−Ｃ断面図であり、図８（ｂ）は図７におけるＤ−Ｄ断面図である。  
図９は、同半導体装置における要部の模式斜視図である。
【００４８】
本実施形態に係る半導体装置も、前述した第１の実施形態と同様、同一半導体基板上に形成されたｐ型ＦＥＴとｎ型ＦＥＴとを備える。ｐ型ＦＥＴの複数のｐチャネル型半導体活性領域１１と、ｎ型ＦＥＴの複数のｎチャネル型半導体活性領域２１とが、互いのチャネル長方向を略平行にして設けられている。ｐチャネル型半導体活性領域１１とｎチャネル型半導体活性領域２１との間、および隣り合うｐチャネル型半導体活性領域１１どうしの間には、素子分離絶縁層５が介在している。
【００４９】
ｐチャネル型半導体活性領域１１のチャネル長方向の両端には、素子分離絶縁層５とは異なる材料からなる絶縁層１４が設けられている。絶縁層１４は、ｐチャネル型半導体活性領域１１のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。絶縁層１４のチャネル幅方向の幅は、ｐチャネル型半導体活性領域１１のチャネル幅方向の幅よりも大きく、絶縁層１４は複数のｐチャネル型半導体活性領域１１に対して共通の（一体な）構造として設けられている。
【００５０】
ｐ型ＦＥＴの表面は、等方的な圧縮応力を有する第１のストレスライナー６ａによって覆われ、ｎ型ＦＥＴの表面は、等方的な引張応力を有する第２のストレスライナー６ｂによって覆われている。図７において、第１のストレスライナー６ａが形成された領域と、第２のストレスライナー６ｂが形成された領域との境界を２点鎖線で示す。
【００５１】
本実施形態においても、ｎチャネル型半導体活性領域２１のチャネルには、第２のストレスライナー６ｂによって等方的な引張応力が作用する。すなわち、ｎチャネル型半導体活性領域２１のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、ｎチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【００５２】
また、ｐチャネル型半導体活性領域１１は、チャネル長方向の両端に接する絶縁層１４と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層５とによって周囲を囲まれている。
【００５３】
絶縁層１４は、素子分離絶縁層５よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、ｐチャネル型半導体活性領域１１のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層１４として、例えば、素子分離絶縁層５を構成する酸化シリコンやＮＳＧ（Non-doped Silicate Glass）よりも熱膨張係数の小さい材料（窒化シリコンなど）を用いることができ、ここで素子分離絶縁層５については、プロセス条件等により適宜任意の応力を作用させればよく、実質応力を有しないものを用いてもよい。
【００５４】
本実施形態においても、第１のストレスライナー６ａとは別の構成（絶縁層１４）によって、ｐチャネル型半導体活性領域１１のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、等方的に圧縮応力が作用してしまう第１のストレスライナー６ａによる応力作用を補正して、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、ｐＦＥＴにおけるキャリア（正孔）移動度を向上させることができる。
【００５５】
ｎチャネル型半導体活性領域２１は、素子分離絶縁層５のみによって周囲を囲まれ、圧縮応力を有する絶縁層１４には接していない。したがって、ｎチャネル型半導体活性領域２１においては、第２のストレスライナー６ｂによる等方的な引張応力の影響を妨げる応力（絶縁層１４からの圧縮応力）が作用せず、第２のストレスライナー６ｂによる等方的な引張応力によってキャリア（電子）移動度を向上させることができる。
【００５６】
すなわち、本実施形態によれば、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【００５７】
なお、この第２の実施形態においても、等方的な引張応力を有する素子分離絶縁層５を用いてもよい。
【００５８】
この場合でも、素子分離絶縁層５のみによって周囲を囲まれたｎチャネル型半導体活性領域２１に対しては、第２のストレスライナー６ｂに加えて素子分離絶縁層５からも等方的な引張応力を作用させてキャリア移動度の向上が図れる。
【００５９】
また、ｐチャネル型半導体活性領域１１については、チャネル長方向の両端に接する絶縁層１４によってチャネル長方向の圧縮応力をチャネルに作用させることができ、チャネル長方向に対して略平行な側面に接する素子分離絶縁層５によってチャネル幅方向に引張応力を作用させることができる。すなわち、ｐチャネル型半導体活性領域１１については、チャネル長方向に圧縮応力を、チャネル幅方向に引張応力をというようにそれぞれの方向に適切な応力を異方的に作用させてキャリア移動度の向上が図れる。
【００６０】
次に、本実施形態におけるｐ型ＦＥＴの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【００６１】
図１０は、シミュレーションに用いたモデル構造と寸法を示す。
【００６２】
ｐチャネル型半導体活性領域１１、ゲート電極１０およびサイドウォール絶縁層７の寸法は、図４を参照して前述した第１の実施形態と同じである。絶縁層１４のチャネル長方向の長さも第１の実施形態と同じで２００（ｎｍ）であり、ｐチャネル型半導体活性領域１１及び絶縁層１４の厚さも第１の実施形態と同じで３００（ｎｍ）である。第１の実施形態と異なるのは、絶縁層１４のチャネル幅方向の幅が、ｐチャネル型半導体活性領域１１のチャネル幅方向の幅よりも大きく、２４０（ｎｍ）である。絶縁層１４は、そのチャネル幅方向の中心を、ｐチャネル型半導体活性領域１１のチャネル幅方向の中心に略一致させ、ｐチャネル型半導体活性領域１１よりもチャネル幅方向にはみ出している。
【００６３】
このようなモデルにおいて、絶縁層１４がない場合を基準に、絶縁層１４が有する圧縮応力を、１．５（ＧＰａ）、３（ＧＰａ）、７（ＧＰａ）、１５（ＧＰａ）、２０（ＧＰａ）、３０（ＧＰａ）、５０（ＧＰａ）、７０（ＧＰａ）、１００（ＧＰａ）とした場合におけるチャネルのストレス変化をシミュレーションした。
【００６４】
図１１、１２はそのシミュレーションの結果を示す。  
図１１、１２において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、ｐチャネル型半導体活性領域１１（シリコン層）に作用するチャネル長方向の応力を表し、数値の前の−（マイナス）は圧縮応力であることを示す。図１２は、図１１よりも大きな圧縮応力の縦軸領域を示している。
【００６５】
図１１、１２の各グラフにおいて、ａは絶縁層１４がない（絶縁層１４の圧縮応力がゼロ）場合を、ｂは絶縁層１４の圧縮応力が１．５（ＧＰａ）、ｃは絶縁層１４の圧縮応力が３（ＧＰａ）、ｄは絶縁層１４の圧縮応力が７（ＧＰａ）、ｅは絶縁層１４の圧縮応力が１５（ＧＰａ）、ｆは絶縁層１４の圧縮応力が２０（ＧＰａ）、ｇは絶縁層１４の圧縮応力が３０（ＧＰａ）、ｈは絶縁層１４の圧縮応力が５０（ＧＰａ）、ｉは絶縁層１４の圧縮応力が７０（ＧＰａ）、ｊは絶縁層１４の圧縮応力が１００（ＧＰａ）の場合をそれぞれ示す。
【００６６】
図５、６に表す第１の実施形態の構造のシミュレーション結果と比べると、絶縁層１２と絶縁層１４とが同じ圧縮応力を有する場合、ｐチャネル型半導体活性領域１１よりもチャネル幅方向の幅が大きい絶縁層１４を設けた方が、より大きな圧縮応力をチャネルに作用させることができ、ｐＦＥＴのキャリア（正孔）移動度の向上により効果的である。
【００６７】
［第３の実施形態］
図１３は、本発明の第３の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図１４（ａ）は図１３におけるＥ−Ｅ断面図であり、図１４（ｂ）は図１３におけるＦ−Ｆ断面図である。  
図１５は、同半導体装置における要部の模式斜視図である。
【００６８】
本実施形態に係る半導体装置も、前述した実施形態と同様、同一半導体基板上に形成されたｐ型ＦＥＴとｎ型ＦＥＴとを備える。ｐ型ＦＥＴの複数のｐチャネル型半導体活性領域１１と、ｎ型ＦＥＴの複数のｎチャネル型半導体活性領域２１とが、互いのチャネル長方向を略平行にして設けられている。ｐチャネル型半導体活性領域１１とｎチャネル型半導体活性領域２１との間、および隣り合うｐチャネル型半導体活性領域１１どうしの間には、素子分離絶縁層５が介在している。
【００６９】
素子分離絶縁層５におけるｐチャネル型半導体活性領域１１のチャネル長方向の両端面に接する部分は、図１４（ａ）に表すように、ｐチャネル型半導体活性領域１１の表面よりも凹んでいる。すなわち、ｐチャネル型半導体活性領域１１及びｎチャネル型半導体活性領域２１の周囲を囲む素子分離絶縁層５において、ｐチャネル型半導体活性領域１１のチャネル長方向の両端面に接する部分に、選択的に凹部１５が形成されている。素子分離絶縁層５において、凹部１５が形成された部分以外は、ｐチャネル型半導体活性領域１１及びｎチャネル型半導体活性領域２１の表面と略面一である。
【００７０】
ｐ型ＦＥＴの表面は、等方的な圧縮応力を有する第１のストレスライナー６ａによって覆われ、ｎ型ＦＥＴの表面は、等方的な引張応力を有する第２のストレスライナー６ｂによって覆われている。図１３において、第１のストレスライナー６ａが形成された領域と、第２のストレスライナー６ｂが形成された領域との境界を２点鎖線で示す。
【００７１】
第１のストレスライナー６ａは、ｐチャネル型半導体活性領域１１の表面、そのチャネルの上に設けられたゲート電極１０、ｐチャネル型半導体活性領域１１の周囲の素子分離絶縁層５表面を覆っている。素子分離絶縁層５の凹部１５とｐチャネル型半導体活性領域１１の表面との間には、図１４に表すように段部が形成され、第１のストレスライナー６ａは、その段部を被覆している。
【００７２】
第２のストレスライナー６ｂは、ｎチャネル型半導体活性領域２１の表面、そのチャネルの上に設けられたゲート電極１０、およびｎチャネル型半導体活性領域２１の周囲の素子分離絶縁層５表面を覆っている。
【００７３】
本実施形態においても、ｎチャネル型半導体活性領域２１のチャネルには、第２のストレスライナー６ｂによって等方的な引張応力が作用する。すなわち、ｎチャネル型半導体活性領域２１のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、ｎチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【００７４】
また、本実施形態では、素子分離絶縁層５の凹部１５を、ｐチャネル型半導体活性領域１１のチャネル長方向の両端に設けることで、ｐチャネル型半導体活性領域１１における表層部分のチャネル長方向の両端面１１ａは、素子分離絶縁層５ではなく、第１のストレスライナー６ａによって覆われる。これにより、第１のストレスライナー６ａの圧縮応力を、ｐチャネル型半導体活性領域１１のチャネルに対して両端面１１ａからチャネル長方向に作用させることができる。ｐチャネル型半導体活性領域１１のチャネル長方向に対して略平行な側面は素子分離絶縁層５によって覆われており、その側面に第１のストレスライナー６ａは接していない。
【００７５】
したがって、ｐチャネル型半導体活性領域１１のチャネルに対して、チャネル長方向のみの圧縮応力を選択的に増大させることができる。この結果、チャネル幅方向よりも相対的にチャネル長方向の圧縮応力のみを選択的に大きくすることができ、ｐＦＥＴにおけるキャリア（正孔）移動度を向上させることができる。
【００７６】
ｎチャネル型半導体活性領域２１は、素子分離絶縁層５のみによって周囲を囲まれ、第２のストレスライナー６ｂによる等方的な引張応力の影響を妨げる応力が作用せず、第２のストレスライナー６ｂによる等方的な引張応力によってキャリア（電子）移動度を向上させることができる。
【００７７】
すなわち、本実施形態によれば、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【００７８】
なお、第１のストレスライナー６ａは、凹部１５の内壁面を単に被覆するだけでなく、凹部１５内を完全に埋め込むように形成してもよい。
【００７９】
次に、本実施形態におけるｐ型ＦＥＴの構造について、チャネル長方向に作用する圧縮応力をシミュレーションした結果について説明する。
【００８０】
図１６は、シミュレーションに用いたモデル構造と寸法を示す。本モデルでは、凹部１５に、第１のストレスライナー６ａが完全に埋め込まれる構造とした。
【００８１】
ゲート電極１０下のチャネルにおける電流が流れる方向の長さ（チャネル長）を６５（ｎｍ）、ｐチャネル型半導体活性領域１１におけるチャネル長方向の中心Ｏと、チャネルとの間の長さを１００（ｎｍ）、チャネルと、ｐチャネル型半導体活性領域１１の端との間の長さを２００（ｎｍ）、サイドウォール絶縁層７のチャネル長方向の長さを５２（ｎｍ）、凹部１５のチャネル長方向の長さを２００（ｎｍ）、ｐチャネル型半導体活性領域１１の厚さを３００（ｎｍ）、ｐチャネル型半導体活性領域１１及び凹部１５のチャネル幅方向の幅を１５０（ｎｍ）とした。
【００８２】
凹部１５の深さを変化させて、チャネルに対するチャネル長方向の圧縮応力をシミュレーションした。第１のストレスライナー６ａの圧縮応力は１．５（ＧＰａ）、膜厚は５０（ｎｍ）と固定した。
【００８３】
その結果を図１７に示す。  
横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、ｐチャネル型半導体活性領域１１（シリコン層）に作用するチャネル長方向の応力を表し、数値の前の−（マイナス）は圧縮応力であることを示す。
【００８４】
図１７の各グラフにおいて、ａは凹部１５の深さが５（ｎｍ）の場合を、ｂは凹部１５の深さが１０（ｎｍ）の場合を、ｃは凹部１５の深さが２０〜３０（ｎｍ）の場合をそれぞれ示す。
【００８５】
図１７の結果より、凹部１５の深さが特に２０〜３０（ｎｍ）の場合で、チャネルに作用するチャネル長方向の圧縮応力が大きくなっている。
【００８６】
次に、第１のストレスライナー６ａの持つ圧縮応力を変化させて、チャネルに対するチャネル長方向の圧縮応力をシミュレーションした。凹部１５の深さは２００（ｎｍ）、第１のストレスライナー６ａの膜厚は５０（ｎｍ）と固定した。
【００８７】
図１８はそのシミュレーションの結果を示す。  
図１８において、横軸はチャネル長方向の位置を表し、中央付近がチャネルの位置に対応する。縦軸は、ｐチャネル型半導体活性領域１１（シリコン層）に作用するチャネル長方向の応力を表し、数値の前の−（マイナス）は圧縮応力であることを示す。
【００８８】
図１８の各グラフにおいて、ａは第１のストレスライナー６ａの圧縮応力が１．５（ＧＰａ）の場合を、ｂは第１のストレスライナー６ａの圧縮応力が３（ＧＰａ）の場合を、ｃは第１のストレスライナー６ａの圧縮応力が７（ＧＰａ）の場合を、ｄは第１のストレスライナー６ａの圧縮応力が１５（ＧＰａ）の場合ををそれぞれ示す。
【００８９】
比較的大きな応力を持たせることができる材料として窒化シリコンが現在用いられることが多いが、現状、窒化シリコンが有する圧縮応力としては２〜３（ＧＰａ）程度が限界とされている。本実施形態の構造によれば、第１のストレスライナー６ａが３（ＧＰａ）の圧縮応力を有する場合（図１８におけるグラフｂ）、チャネルに対して約１００（ＭＰａ）の圧縮応力をチャネル長方向に作用させることが可能であるが、この程度の圧縮応力であってもｐ型ＦＥＴのチャネルにおけるキャリア移動度の向上に大きな効果が得られる。
【００９０】
次第に応力の大きな窒化シリコンが開発されてきた経緯を鑑みると、将来さらに大きな圧縮応力を持った絶縁層が開発されることが期待できる。そのような材料を本実施形態における凹部１５を覆う第１のストレスライナー６ａの材料として用いることで、図１８のシミュレーション結果が示すようにさらなるチャネルストレスの増大が図れ、キャリア移動度のさらなる向上が期待できる。
【００９１】
［第４の実施形態］
図１９は、本発明の第４の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図２０は図１９におけるＧ−Ｇ断面図である。
【００９２】
本実施形態に係る半導体装置も、同一半導体基板上に形成されたｐ型ＦＥＴ（Field Effect Transitor）とｎ型ＦＥＴとを備える。
【００９３】
ｐ型ＦＥＴは、正孔が電流伝導に寄与するｐチャネル型半導体活性領域３１を有する。ｐチャネル型半導体活性領域３１は、ｎ型半導体領域の表面に、図２０に表すように、ｐ型ソース／ｐ型ドレイン領域２４が選択的に形成された構造を有する。ｐ型ソース／ｐ型ドレイン領域２４間がチャネルとして機能し、その上にはゲート絶縁膜２９を介してゲート電極３０が設けられている。ゲート電極３０に所望の制御電圧が印加されると、ゲート絶縁膜２９下のチャネルに正孔が誘起されｐチャネルができ、ｐ型ソース／ｐ型ドレイン領域２４間が導通し電流が流れる。
【００９４】
ｎ型ＦＥＴは、電子が電流伝導に寄与するｎチャネル型半導体活性領域４１を有する。ｎチャネル型半導体活性領域４１は、ｐ型半導体領域の表面にｎ型ソース／ｎ型ドレイン領域２３が選択的に形成された構造を有し、ｎ型ソース／ｎ型ドレイン領域２３間がチャネルとして機能し、その上にはｐ型ＦＥＴと同様ゲート絶縁膜２９を介してゲート電極３０が設けられている。ｎ型ＦＥＴにおいて、ゲート電極３０に所望の制御電圧が印加されると、ゲート絶縁膜２９下のチャネルに電子が誘起されｎチャネルができ、ｎ型ソース／ｎ型ドレイン領域２３間が導通し電流が流れる。
【００９５】
ｐチャネル型半導体活性領域３１とｎチャネル型半導体活性領域４１とは、互いのチャネル長方向を略平行にして設けられている。ｐチャネル型半導体活性領域３１とｎチャネル型半導体活性領域４１とは、ＳＴＩ構造の素子分離絶縁層２５及び素子分離絶縁層２５中に埋め込まれた絶縁層２６を間に介在させて、チャネル長方向に隣り合って設けられている。
【００９６】
ゲート電極３０は、ｐチャネル型半導体活性領域３１及びｎチャネル型半導体活性領域４１のチャネル長方向に対して略垂直な方向に延在している。ゲート電極３０の側面にはサイドウォール絶縁層２７が設けられている。
【００９７】
ｐチャネル型半導体活性領域３１のチャネル長方向の両端には、素子分離絶縁層２５とは異なる材料からなる絶縁層２６が設けられている。絶縁層２６は、ｐチャネル型半導体活性領域３１とｎチャネル型半導体活性領域４１との間に設けられた素子分離絶縁層２５中に埋め込まれ、ｐチャネル型半導体活性領域３１のチャネル長方向の両端における、チャネル長方向に対して略垂直な端面に接している。絶縁層２６のチャネル幅方向（チャネル長方向に対して略垂直な方向）の幅は、ｐチャネル型半導体活性領域３１のチャネル幅方向の幅と略等しい。
【００９８】
素子分離絶縁層２５は、例えば酸化シリコン、ＮＳＧ（Non-doped Silicate Glass）などの絶縁材料からなり、等方的な引張応力を有する。
【００９９】
絶縁層２６は、素子分離絶縁層２５よりも、室温測定時におけるシリコンに対する圧縮応力が大きい材料からなり、ｐチャネル型半導体活性領域３１のチャネルに対してチャネル長方向の圧縮応力を作用させる。そのような機能を有する絶縁層２６として、例えば、素子分離絶縁層２５を構成する酸化シリコンやＮＳＧよりも熱膨張係数の小さい材料（窒化シリコンなど）を用いることができる。
【０１００】
膜形成時のガス種、ガス流量、温度、圧力などのプロセス条件、膜厚等を制御することで、引張応力を持つか圧縮応力を持つか、さらにそれら応力の大きさを制御できる。
【０１０１】
図２１〜図２３は、絶縁層２６の形成方法の一例を示す工程断面図である。
【０１０２】
まず、図２１（ａ）に表すように、例えばシリコンからなる半導体層（半導体基板）４０にトレンチＴを形成した後、そのトレンチＴ内に、引張応力を有する例えば酸化シリコンからなる素子分離絶縁層２５を埋め込んで、表面をＣＭＰ法により平坦化する。半導体層４０中に埋め込まれた素子分離絶縁層２５によって、半導体層４０の表層部分が、２つの領域４０ａと領域４０ｂとに絶縁分離される。領域４０ａと領域４０ｂは、後工程の不純物注入等によって、それぞれ、ｎチャネル型半導体活性領域４１とｐチャネル型半導体活性領域３１となる。
【０１０３】
次に、図２１（ｂ）に表すように、半導体層４０及び素子分離絶縁層２５の表面上にマスク３３を形成する。このマスク３３は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜を全面に形成した後、ＲＩＥ（Reactive Ion Etching）法により、選択的に開口３４を形成する。
【０１０４】
次に、開口３４より露出する素子分離絶縁層２５をＲＩＥ法により選択的にエッチング除去し、図２２（ａ）に表すように、素子分離絶縁層２５に凹部３５が形成される。凹部３５の幅は、素子分離絶縁層２５の幅の約半分であり、凹部３５の素子分離絶縁層２５表面からの深さは、素子分離絶縁層２５の深さの半分かあるいは半分より浅くすることで、凹部３５のアスペクト比を、素子分離絶縁層２５を埋め込むときに形成したトレンチＴのアスペクト比と同程度か小さくでき、凹部３５に埋め込む絶縁層２６の埋め込み性を損ねない。
【０１０５】
次に、図２２（ｂ）に表すように、圧縮応力を有する絶縁層２６を、凹部３５内に埋め込み、マスク３３より上に堆積した部分をＣＭＰ法により研磨して平坦化する。
【０１０６】
次に、マスク３３、および素子分離絶縁層２５よりも上でマスク３３の開口内にある絶縁層２６をエッチング除去する。絶縁層２６及びマスク３３ともに、例えば等方性のウェットエッチングで除去できる。これにより、図２３に表す構造が得られる。
【０１０７】
ｎ型ＦＥＴでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア（電子）移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、ｎチャネル型半導体活性領域４１は、等方的な引張応力を有する素子分離絶縁層２５のみによって周囲を囲まれ、ｎチャネル型半導体活性領域４１のチャネルには、図１９において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、ｎチャネル型半導体活性領域４１のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、ｎチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【０１０８】
ｐ型ＦＥＴでは、キャリア（正孔）の移動度を向上させるためには、チャネルに対して、チャネル長方向には圧縮応力を、チャネル幅方向には引張応力を作用させることが望ましい。ｐチャネル型半導体活性領域３１の周囲を、単に、等方的な引張応力または圧縮応力を有するひとつの素子分離絶縁層で囲んでしまうと、ｐチャネル型半導体活性領域３１には、チャネル長方向及びチャネル幅方向ともに引張応力または圧縮応力が作用してしまい、チャネル長方向には圧縮応力を、チャネル幅方向には引張応力をというように、ｐチャネル型半導体活性領域３１にとって適切な応力を作用させることができない。
【０１０９】
そこで、本実施形態では、等方的な引張応力を有する素子分離絶縁層２５の一部、すなわちｐチャネル型半導体活性領域３１のチャネル長方向の両端面に接する部分を選択的に除去して、その部分に圧縮応力を有する絶縁層２６を埋め込むことで、ｐチャネル型半導体活性領域３１のチャネル長方向のみに選択的に圧縮応力が作用するようにしている。
【０１１０】
ｐチャネル型半導体活性領域３１は、チャネル長方向の両端面に接する絶縁層２６と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層２５とによって周囲を囲まれている。素子分離絶縁層２５は引張応力を有するため、ｐチャネル型半導体活性領域３１のチャネルに対して、チャネル幅方向には引張応力が作用する。
【０１１１】
ｎチャネル型半導体活性領域４１は、素子分離絶縁層２５のみによって周囲を囲まれ、圧縮応力を有する絶縁層２６には接していない。したがって、ｎチャネル型半導体活性領域４１のチャネルに対しては圧縮応力が作用せず、その素子分離絶縁層２５の引張応力によるキャリア（電子）移動度の向上が妨げられない。
【０１１２】
すなわち、本実施形態によれば、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【０１１３】
なお、本実施形態において、前述した第１〜第３の実施形態のように、等方的な圧縮応力を有しｐ型ＦＥＴを覆う第１のストレスライナーと、等方的な引張応力を有しｎ型ＦＥＴを覆う第２のストレスライナーを設け、これらストレスライナーからの応力もチャネルに作用させて、両トランジスタのさらなるキャリア移動度の向上を図ってもよい。この場合、素子分離絶縁層２５に対しては、プロセス条件等により適宜任意の応力を作用させてよく、例えば実質応力を有さないものを用いることもできる。
【０１１４】
［第５の実施形態］
図２４は、本発明の第５の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図２５は図２４におけるＨ−Ｈ断面図であり、ｎ型ＦＥＴを表す。  
図２６は図２４におけるＩ−Ｉ断面図であり、ｐ型ＦＥＴを表す。
【０１１５】
本実施形態に係る半導体装置も、同一半導体基板上に形成されたｐ型ＦＥＴとｎ型ＦＥＴとを備える。
【０１１６】
図２５に表すように、ｎ型ＦＥＴは、電子が電流伝導に寄与するｎチャネル型半導体活性領域６１を有する。ｎチャネル型半導体活性領域６１は、ｐ型半導体領域の表面にｎ型ソース／ｎ型ドレイン領域５３が選択的に形成された構造を有し、ｎ型ソース／ｎ型ドレイン領域５３間がチャネルとして機能し、その上にはゲート絶縁膜５９を介してゲート電極５０が設けられている。ｎ型ＦＥＴにおいて、ゲート電極５０に所望の制御電圧が印加されると、ゲート絶縁膜５９下のチャネルに電子が誘起されｎチャネルができ、ｎ型ソース／ｎ型ドレイン領域５３間が導通し電流が流れる。
【０１１７】
図２６に表すように、ｐ型ＦＥＴは、正孔が電流伝導に寄与するｐチャネル型半導体活性領域５１を有する。ｐチャネル型半導体活性領域５１は、ｎ型半導体領域の表面にｐ型ソース／ｐ型ドレイン領域５４が選択的に形成された構造を有する。ｐ型ソース／ｐ型ドレイン領域５４間がチャネルとして機能し、その上にはゲート絶縁膜５９を介してゲート電極５０が設けられている。ゲート電極５０に所望の制御電圧が印加されると、ゲート絶縁膜５９下のチャネルに正孔が誘起されｐチャネルができ、ｐ型ソース／ｐ型ドレイン領域５４間が導通し電流が流れる。
【０１１８】
図２４に表すように、ｐチャネル型半導体活性領域５１とｎチャネル型半導体活性領域６１とは、互いのチャネル長方向を略平行にして設けられている。ｐチャネル型半導体活性領域５１とｎチャネル型半導体活性領域６１とは、ＳＴＩ構造の素子分離絶縁層６０ａを間に介在させて、チャネル幅方向（ゲート電極５０の延在方向）で隣り合って設けられている。
【０１１９】
ゲート電極５０は、ｐチャネル型半導体活性領域５１及びｎチャネル型半導体活性領域６１のチャネル長方向に対して略垂直な方向に延在している。ゲート電極５０の側面にはサイドウォール絶縁層５７が設けられている。
【０１２０】
ｎチャネル型半導体活性領域６１は、その周囲を素子分離絶縁層６０ａのみによって囲まれている。ｐチャネル型半導体活性領域５１のチャネル長方向の両端には、その両端面に接して素子分離絶縁層６０が設けられている。
【０１２１】
素子分離絶縁層６０ａ及び素子分離絶縁層６０は、同じ絶縁材料、例えば窒化シリコンからなる。素子分離絶縁層６０ａと素子分離絶縁層６０との違いは、紫外線照射の有無によって、実質応力を有していないか、あるいは等方的な引張応力を有するかである。
【０１２２】
素子分離絶縁層６０ａは、紫外線照射前の初期状態では実質応力を有していない。すなわち、素子分離絶縁層６０ａは、紫外線照射前の初期状態ではチャネルのキャリア移動度に影響を与えるような応力を有していないが、紫外線が照射されることで初期状態から等方的な引張応力を有する状態にされる。すなわち、ｎチャネル型半導体活性領域６１は、その周囲を等方的な引張応力を有する素子分離絶縁層６０ａのみによって囲まれている。
【０１２３】
ｐチャネル型半導体活性領域５１のチャネル長方向の両端に接する素子分離絶縁層６０には紫外線が照射されず、初期状態、すなわち実質応力を有しない状態のままである。
【０１２４】
図２７に、素子分離絶縁層に対する選択的な紫外線照射の方法を示す。
【０１２５】
まず、図２７（ａ）に表すように、半導体層（または半導体基板）において、ｎチャネル型半導体活性領域６１及びｐチャネル型半導体活性領域５１となる部分を残すようにエッチングしてトレンチを形成し、そのトレンチ内に、紫外線照射前の初期状態で実質応力を有しない素子分離絶縁層６０を埋め込む。この状態では、ｎチャネル型半導体活性領域６１及びｐチャネル型半導体活性領域５１の周囲は、素子分離絶縁層６０のみによって囲まれている。
【０１２６】
次に、ｎチャネル型半導体活性領域６１、ｐチャネル型半導体活性領域５１および素子分離絶縁層６０の表面全面に、例えばシリコン酸化膜を堆積し、その後、リソグラフィー、エッチング工程を経て、図２７（ｂ）に表すように、ｐチャネル型半導体活性領域５１のチャネル長方向の両端に接する部分（両端の外側の部分）のみにシリコン酸化膜を残して、マスク６２を形成する。あるいは、ｐチャネル型半導体活性領域５１のチャネル長方向の両端に接する部分（両端の外側の部分）のみをレチクルで覆ってマスク６２としてもよい。
【０１２７】
次に、紫外線照射を行い、素子分離絶縁層６０においてマスク６２で覆われていない部分は紫外線が照射されて、実質応力を有しない初期状態から、図２７（ｃ）に表すように等方的な引張応力を有する素子分離絶縁層６０ａへと変質される。
【０１２８】
そして、例えばウェット処理にて、シリコン酸化膜またはレチクルからなるマスク６２を除去する。これにより、図２７（ｄ）に表す構造が得られ、マスク６２で覆われていた部分（ｐチャネル型半導体活性領域５１のチャネル長方向の両端に接する部分）は紫外線照射を受けていないため、実質応力を有しない初期状態のままである。
【０１２９】
マスク６２の位置合わせ精度によっては、ｐチャネル型半導体活性領域５１におけるチャネル幅方向の両端より外側の部分も、若干マスク６２に覆われて紫外線照射を受けない、すなわち実質応力を有しない初期状態のままとされる場合がある。しかし、この場合でも、マスク６２に覆われる部分は、ｐチャネル型半導体活性領域５１のチャネル幅方向の幅に対して約５％のほどの幅に抑えられ、この程度の幅で素子分離絶縁層の初期状態が存在しても、実質、ｐチャネル型半導体活性領域５１のチャネル幅方向の両端は、紫外線照射によって引張応力を有する状態にされた素子分離絶縁層６０によって囲まれ、その素子分離絶縁層６０からの引張応力がｐチャネル型半導体活性領域５１のチャネル幅方向にも作用する。
【０１３０】
ｎ型ＦＥＴでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア（電子）移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、ｎチャネル型半導体活性領域６１は、紫外線照射によって等方的な引張応力を有する状態とされた素子分離絶縁層６０ａのみによって周囲を囲まれ、ｎチャネル型半導体活性領域６１のチャネルには、図２４において白抜き矢印で示すように等方的な引張応力が作用する。すなわち、ｎチャネル型半導体活性領域６１のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、ｎチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【０１３１】
このようにｎ型ＦＥＴでは、等方的な引張応力がキャリア移動度の向上に有効であるが、ｐ型ＦＥＴでは、チャネル幅方向に作用する引張応力についてはキャリア移動度の向上に寄与するが、チャネル長方向に引張応力が作用してしまうと、逆にキャリア移動度を低下させてしまう。すなわち、ｐチャネル型半導体活性領域５１では、引張応力をチャネル幅方向のみに作用させ、チャネル長方向には作用させないようにすることが求められる。
【０１３２】
そこで、本実施形態では、前述したように、ｐチャネル型半導体活性領域５１及びｎチャネル型半導体活性領域６１の周囲を囲む素子分離絶縁層に対する選択的な紫外線照射によって、その素子分離絶縁層におけるｐチャネル型半導体活性領域５１のチャネル長方向の両端面に接する部分６０は実質応力を有さない状態にし、他の部分６０ａは引張応力を有する状態にしている。
【０１３３】
ｐチャネル型半導体活性領域５１は、チャネル長方向の両端を覆う素子分離絶縁層６０と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層６０ａとによって周囲を囲まれている。素子分離絶縁層６０ａは引張応力を有するため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層６０は実質応力を有さないため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル長方向には引張応力が作用せず、キャリア移動度の低下をまねかない。
【０１３４】
ｎチャネル型半導体活性領域６１は、素子分離絶縁層６０ａのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。
【０１３５】
すなわち、本実施形態によれば、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【０１３６】
［第６の実施形態］
図２８は、本発明の第６の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図２９は図２８におけるＪ−Ｊ断面図であり、ｎ型ＦＥＴを表す。  
図３０は図２８におけるＫ−Ｋ断面図であり、ｐ型ＦＥＴを表す。
【０１３７】
本実施形態に係る半導体装置も、上記第５の実施形態と同様、素子分離絶縁層への選択的な紫外線照射によって、ｐチャネル型半導体活性領域５１のチャネル長方向の両端面に接する部分７１は実質応力を有さない状態にし、他の部分７１ａは引張応力を有する状態にしている。
【０１３８】
本実施形態では、トレンチ内への素子分離絶縁層の埋め込み性を考慮して、素子分離絶縁層を異なる材料からなる積層構造としている。
【０１３９】
図２９、３０に表すように、まず、数百（ｎｍ）ほどの深さのトレンチ内に、６０（ｎｍ）程度を残して比較的埋め込み性の良い例えば酸化シリコンからなる素子分離絶縁層７０を埋め込む。そして、次に、残りの６０（ｎｍ）ほどを、比較的大きな応力を与えやすい例えば窒化シリコンからなる素子分離絶縁層７１を埋め込む。紫外線照射前の初期状態では、素子分離絶縁層７０、７１は実質応力を有していない。
【０１４０】
次に、第５の実施形態と同様、素子分離絶縁層７１におけるｐチャネル型半導体活性領域５１のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【０１４１】
これにより、マスクで覆われた部分には紫外線が照射されず、初期状態、すなわち実質応力を有しない状態のままであり、他の部分は紫外線照射を受けて初期状態から等方的な引張応力を有する素子分離絶縁層７１ａに変質される。下層の素子分離絶縁層７０には紫外線が照射されず、実質応力を有さないままである。
【０１４２】
引張応力を有する状態にされた素子分離絶縁層７１ａは、半導体層において実質電流伝導に寄与する表層部分（ソース／ドレイン領域、チャネル）の周囲を囲んでおり、チャネルに対して引張応力を作用させることができる。
【０１４３】
ｐチャネル型半導体活性領域５１は、チャネル長方向の両端を覆う素子分離絶縁層７１と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層７１ａとによって周囲を囲まれている。素子分離絶縁層７１ａは引張応力を有するため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層７１は実質応力を有さないため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル長方向には引張応力が作用せず、キャリア移動度の低下をまねかない。
【０１４４】
ｎチャネル型半導体活性領域６１は、素子分離絶縁層７１ａのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。
【０１４５】
すなわち、本実施形態でも、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【０１４６】
［第７の実施形態］
図３１は、本発明の第７の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図３２は図３１におけるＬ−Ｌ断面図であり、ｎ型ＦＥＴを表す。  
図３３は図３１におけるＭ−Ｍ断面図であり、ｐ型ＦＥＴを表す。
【０１４７】
本実施形態においても、第５の実施形態と同様、素子分離絶縁層におけるｐチャネル型半導体活性領域５１のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【０１４８】
ｎチャネル型半導体活性領域６１は、その周囲を素子分離絶縁層８０ａのみによって囲まれている。ｐチャネル型半導体活性領域５１のチャネル長方向の両端には、その両端面に接して素子分離絶縁層８０が設けられている。
【０１４９】
素子分離絶縁層８０ａ及び素子分離絶縁層８０は、同じ絶縁材料、例えば窒化シリコンからなる。素子分離絶縁層８０ａと素子分離絶縁層８０との違いは、紫外線照射の有無によって、引張応力を有するか圧縮応力を有するかである。
【０１５０】
素子分離絶縁層８０ａは、紫外線照射前の初期状態では等方的な圧縮応力を有しているが、紫外線が照射されることで等方的な引張応力を有する状態にされる。すなわち、ｎチャネル型半導体活性領域６１は、その周囲を等方的な引張応力を有する素子分離絶縁層８０ａのみによって囲まれている。
【０１５１】
ｐチャネル型半導体活性領域５１のチャネル長方向の両端に接する素子分離絶縁層８０には紫外線が照射されず、初期状態、すなわち圧縮応力を有する状態のままである。
【０１５２】
ｎ型ＦＥＴでは、そのチャネルに対して、チャネル長方向に引張応力が、チャネル幅方向にも引張応力が作用すると、キャリア（電子）移動度が向上し、トランジスタの性能の向上が図れる。本実施形態では、ｎチャネル型半導体活性領域６１は、紫外線照射によって等方的な引張応力を有する状態とされた素子分離絶縁層８０ａのみによって周囲を囲まれ、ｎチャネル型半導体活性領域６１のチャネルには等方的な引張応力が作用する。すなわち、ｎチャネル型半導体活性領域６１のチャネルには、チャネル長方向及びチャネル幅方向の両方に引張応力が作用するため、ｎチャネルにおけるキャリア移動度が向上し、トランジスタの性能向上が図れる。
【０１５３】
このようにｎ型ＦＥＴでは、等方的な引張応力がキャリア移動度の向上に有効であるが、ｐ型ＦＥＴでは、チャネル幅方向に作用する引張応力についてはキャリア移動度の向上に寄与するが、チャネル長方向に引張応力が作用してしまうと、逆にキャリア移動度を低下させてしまう。むしろ、チャネル長方向には圧縮応力が作用するとキャリア移動度が向上する。すなわち、ｐチャネル型半導体活性領域５１では、チャネル幅方向には引張応力を、チャネル長方向には圧縮応力を作用させることが望ましい。
【０１５４】
そこで、本実施形態では、前述したように、素子分離絶縁層に対する選択的な紫外線照射によって、その素子分離絶縁層におけるｐチャネル型半導体活性領域５１のチャネル長方向の両端面に接する部分８０は圧縮応力を有する状態に、他の部分８０ａは引張応力を有する状態にしている。
【０１５５】
ｐチャネル型半導体活性領域５１は、チャネル長方向の両端を覆う素子分離絶縁層８０と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層８０ａとによって周囲を囲まれている。素子分離絶縁層８０ａは引張応力を有するため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層８０は圧縮応力を有するため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル長方向には圧縮応力が作用しキャリア移動度を向上できる。
【０１５６】
ｎチャネル型半導体活性領域６１は、素子分離絶縁層８０ａのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。また、ｎチャネル型半導体活性領域６１は、素子分離絶縁層８０には接しておらず、素子分離絶縁層８０の圧縮応力は、ｎチャネル型半導体活性領域６１のチャネルに作用しない。
【０１５７】
すなわち、本実施形態によれば、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【０１５８】
［第８の実施形態］
図３４は、本発明の第８の実施形態に係る半導体装置の要部平面レイアウトを表す模式図である。  
図３５は図３４におけるＮ−Ｎ断面図であり、ｎ型ＦＥＴを表す。  
図３６は図３４におけるＯ−Ｏ断面図であり、ｐ型ＦＥＴを表す。
【０１５９】
本実施形態に係る半導体装置も、上記第７の実施形態と同様、素子分離絶縁層への選択的な紫外線照射によって、ｐチャネル型半導体活性領域５１のチャネル長方向の両端面に接する部分９１は圧縮応力を有する状態にし、他の部分９１ａは引張応力を有する状態にしている。
【０１６０】
本実施形態では、トレンチ内への素子分離絶縁層の埋め込み性を考慮して、素子分離絶縁層を異なる材料からなる積層構造としている。
【０１６１】
図３５、３６に表すように、まず、数百（ｎｍ）ほどの深さのトレンチ内に、６０（ｎｍ）程度を残して比較的埋め込み性の良い例えば酸化シリコンからなる素子分離絶縁層９０を埋め込む。そして、次に、残りの６０（ｎｍ）ほどを、比較的大きな応力を与えやすい例えば窒化シリコンからなる素子分離絶縁層９１を埋め込む。紫外線照射前の初期状態では、素子分離絶縁層９０は実質応力を有しておらず、素子分離絶縁層９１は圧縮応力を有している。
【０１６２】
次に、第５の実施形態と同様、素子分離絶縁層９１におけるｐチャネル型半導体活性領域５１のチャネル長方向の両端より外側の部分のみをマスクで覆って紫外線照射を行う。
【０１６３】
これにより、マスクで覆われた部分には紫外線が照射されず、初期状態、すなわち圧縮応力を有する状態のままであり、他の部分は紫外線照射を受けて初期状態から等方的な引張応力を有する素子分離絶縁層９１ａに変質される。下層の素子分離絶縁層９０には紫外線が照射されず、実質応力を有さないままである。
【０１６４】
引張応力を有する状態にされた素子分離絶縁層９１ａは、半導体層において実質電流伝導に寄与する表層部分（ソース／ドレイン領域、チャネル）の周囲を囲んでおり、チャネルに対して引張応力を作用させることができる。圧縮応力を有する素子分離絶縁層９１も同様に、半導体層において実質電流伝導に寄与する表層部分（ソース／ドレイン領域、チャネル）の周囲を囲んでおり、チャネルに対して圧縮応力を作用させることができる。
【０１６５】
ｐチャネル型半導体活性領域５１は、チャネル長方向の両端を覆う素子分離絶縁層９１と、チャネル長方向に対して略平行な側面を覆う素子分離絶縁層９１ａとによって周囲を囲まれている。素子分離絶縁層９１ａは引張応力を有するため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル幅方向に引張応力が作用しキャリア移動度を向上できる。素子分離絶縁層９１は圧縮応力を有するため、ｐチャネル型半導体活性領域５１のチャネルに対して、チャネル長方向に圧縮応力が作用しキャリア移動度を向上できる。
【０１６６】
ｎチャネル型半導体活性領域６１は、素子分離絶縁層９１ａのみによって周囲を囲まれ、チャネル長方向及びチャネル幅方向ともに引張応力が作用し、キャリア移動度の向上が図れる。また、ｎチャネル型半導体活性領域６１は、素子分離絶縁層９１には接しておらず、素子分離絶縁層９１の圧縮応力は、ｎチャネル型半導体活性領域６１のチャネルに作用しない。
【０１６７】
すなわち、本実施形態でも、同一半導体基板上に（同一チップ内に）、ｐ型ＦＥＴとｎ型ＦＥＴとが形成された半導体装置において、ｐ型ＦＥＴとｎ型ＦＥＴのそれぞれに適切な応力を作用させて、両トランジスタのキャリア移動度を向上させ、結果として半導体装置全体の性能向上を図れる。
【０１６８】
前述した第５〜第８の実施形態では、素子分離絶縁層への選択的な紫外線照射によって、ｐチャネル型半導体活性領域５１のチャネル長方向の両端面に接する部分は、実質応力を有しないもしくは圧縮応力を有する初期状態のままとし、他の部分は初期状態から引張応力を有する状態に変質させたが、素子分離絶縁層として紫外線照射前の初期状態で等方的な引張応力を有するものを用い、ｐチャネル型半導体活性領域５１のチャネル長方向の両端面に接する部分のみを紫外線照射によって実質応力を有しないもしくは圧縮応力を有する状態に変質させてもよい。
【０１６９】
また、第５〜第８の実施形態において、第１〜第３の実施形態のように、等方的な圧縮応力を有しｐ型ＦＥＴを覆う第１のストレスライナーと、等方的な引張応力を有しｎ型ＦＥＴを覆う第２のストレスライナーを設け、これらストレスライナーからの応力もチャネルに作用させて、両トランジスタのさらなるキャリア移動度の向上を図ってもよい。
【図面の簡単な説明】
【０１７０】
【図１】本発明の第１の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図２】（ａ）は図１におけるＡ−Ａ断面図、（ｂ）は図１におけるＢ−Ｂ断面図。
【図３】第１の実施形態に係る半導体装置における要部の模式斜視図。
【図４】第１の実施形態に係る半導体装置におけるｐ型ＦＥＴの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図５】図４のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図６】図４のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図７】本発明の第２の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図８】（ａ）は図７におけるＣ−Ｃ断面図、（ｂ）は図７におけるＤ−Ｄ断面図。
【図９】第２の実施形態に係る半導体装置における要部の模式斜視図。
【図１０】第２の実施形態に係る半導体装置におけるｐ型ＦＥＴの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図１１】図１０のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図１２】図１０のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図１３】本発明の第３の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図１４】（ａ）は図１３におけるＥ−Ｅ断面図であり、（ｂ）は図１３におけるＦ−Ｆ断面図。
【図１５】同半導体装置における要部の模式斜視図。
【図１６】第３の実施形態に係る半導体装置におけるｐ型ＦＥＴの構造について、チャネル長方向に作用する圧縮応力のシミュレーションに用いたモデル構造の模式図。
【図１７】図１６のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図１８】図１６のモデル構造を用いたシミュレーションの結果を表すグラフ図。
【図１９】本発明の第４の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図２０】図１９におけるＧ−Ｇ断面図。
【図２１】本実施形態に係る半導体装置の要部構成の製造方法を表す模式図。
【図２２】図２１に続く工程を表す模式図。
【図２３】図２２に続く工程を表す模式図。
【図２４】本発明の第５の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図２５】図２４におけるＨ−Ｈ断面図。
【図２６】図２４におけるＩ−Ｉ断面図。
【図２７】同実施形態において素子分離絶縁層に対する選択的な紫外線照射の方法を示す模式図。
【図２８】本発明の第６の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図２９】図２８におけるＪ−Ｊ断面図。
【図３０】図２８におけるＫ−Ｋ断面図。
【図３１】本発明の第７の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図３２】図３１におけるＬ−Ｌ断面図。
【図３３】図３１におけるＭ−Ｍ断面図。
【図３４】本発明の第８の実施形態に係る半導体装置の要部平面レイアウトを表す模式図。
【図３５】図３４におけるＮ−Ｎ断面図。
【図３６】図３４におけるＯ−Ｏ断面図。
【符号の説明】
【０１７１】
５，２５…素子分離絶縁層、６ａ…第１のストレスライナー、６ｂ…第２のストレスライナー、１０，３０，５０…ゲート電極、１１，３１，５１…ｐチャネル型半導体活性領域、１２，１４，２６…絶縁層、１５…凹部、２１，４１，６１…ｎチャネル型半導体活性領域、６０，６０ａ，７０，７１，７１ａ，８０，８０ａ，９０，９１，９１ａ…素子分離絶縁層
【図１】
2008262954.tif 000003
【図２】
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【図４】
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【図５】
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【図６】
2008262954.tif 000007
【図７】
2008262954.tif 000008
【図８】
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【図１０】
2008262954.tif 000010
【図１１】
2008262954.tif 000011
【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３】
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【図９】
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【図１５】
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