(57)【要約】【課題】複数のトリミング対象を備えた半導体集積回路装置の小面積化を実現する。【解決手段】複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎにおける、ある１ビットのトリミングビットに対して１個の外部入力端子ＩＮから値を設定できるように構成する。すなわち、外部切り替え端子ＳＳによって選択回路ＳＥＬ１〜ＳＥＬｎの出力を外部入力端子ＩＮからの入力側に切り替え、回路選択信号ＣＳ１が活性化する際にＩＮに仮トリミング値を入力することで、この値をトリミング対象回路ＢＬＫ１に設定する。また、回路選択信号ＣＳｎが活性化する際にＩＮに仮トリミング値を入力することで、この値をトリミング対象回路ＢＬＫｎに設定する。このように、１個の外部入力端子から複数のトリミング対象回路に仮トリミング値を設定可能とすることで、回路面積を低減できる。【選択図】図１
2008305517.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが１ビット以上のトリミングビットを備えた複数のトリミング対象回路と、
前記複数のトリミング対象回路を個別に選択して活性化させる複数の回路選択信号と、
前記複数のトリミング対象回路で共通に用いられ、前記１ビット以上のトリミングビットの１つとなる第Ｍビット目のトリミングビットに１対１で対応して設けられた外部入力端子と、
ヒューズに基づく情報を出力する内部トリミング回路と、
外部切り替え端子と、
前記内部トリミング回路からの出力信号か前記外部入力端子からの入力信号かのいずれか一方を前記外部切り替え端子からの入力信号に基づいて選択し、この選択した信号を前記複数のトリミング対象回路に向けて出力する選択回路とを具備し、
前記複数の回路選択信号のいずれかが活性化された際に、当該回路選択信号に対応するトリミング対象回路の前記第Ｍビット目のトリミングビットとして前記選択回路の出力が取り込まれることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記内部トリミング回路は、前記選択回路に向けた出力ノードと固定電圧との間でそれぞれ並列に接続された複数の第１回路を備え、
前記第１回路のそれぞれは、前記ヒューズとスイッチを含み、
前記スイッチは、前記複数の回路選択信号のいずれかによってオンおよびオフが制御されることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記複数のトリミング対象回路は、センサ素子を含んでいることを特徴とする半導体集積回路装置。
【請求項４】
それぞれが複数のトリミングビットを備えた複数のトリミング対象回路と、
前記複数のトリミング対象回路を個別に選択して活性化させる複数の回路選択信号と、
前記複数のトリミング対象回路で共通に用いられ、前記複数のトリミングビットに対応して設けられた１個の外部入力端子と、
前記複数のトリミング対象回路で共通に用いられ、前記外部入力端子からの入力信号をクロック信号に基づいてシフトし、前記複数のトリミングビットに応じた段数からなるシフトレジスタと、
ヒューズに基づく情報を出力する内部トリミング回路と、
外部切り替え端子と、
前記内部トリミング回路からの出力信号か前記シフトレジスタの各段数からの出力信号かのいずれか一方を前記外部切り替え端子からの入力信号に基づいて選択し、この選択した信号を前記複数のトリミング対象回路に向けて出力する選択回路とを具備し、
前記複数の回路選択信号のいずれかが活性化された際に、当該回路選択信号に対応するトリミング対象回路の前記複数のトリミングビットとして前記選択回路の出力が取り込まれることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記シフトレジスタに与えるクロック信号は、前記外部切り替え端子から供給されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、１つの半導体チップ内に複数のトリミング対象が形成された半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、トリミングヒューズをカットする前に仮トリミングを行ってＩＣ特性を評価することで、ヒューズカット前後でのＩＣ特性のずれを防止したヒューズトリミング回路の調整方法が記載されている。具体的には、各トリミングビット毎にセレクタとフリップフロップを設け、セレクタの一方の入力をヒューズパットに接続し、他方の入力をフリップフロップの出力に接続し、仮トリミングの際には他方の入力を選択して出力する構成となっている。各トリミングビット毎に設けられるフリップフロップは、シフトレジスタ構成となっており、トリミングデータ入力パッドとトリミングクロック入力パッドによるシリアル入力をパラレルに変換してセレクタに出力するものとなっている。
【０００３】
また、特許文献２には、ヒューズをレーザーカットする方式のヒューズトリミング回路において、特許文献１と同様にシフトレジスタを用いて仮トリミングを行えるようにした構成が示されている。
【特許文献１】特開平５−６３０９０号公報
【特許文献２】特開平１０−３３４７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体チップでは、例えば素子の製造ばらつきなどを補正するためトリミングヒューズが形成される。トリミングヒューズは、トリミング対象毎に複数のビットが設けられ、ヒューズの切断有無により各トリミングビットの値（トリミング値）を設定することで回路の電気的特性等を補正する。このトリミング値を決定するためには、例えば、各トリミングビット毎にパッドを設けたり、或いは、特許文献１，２に記載されているように１個のパッドとシフトレジスタを設けることなどで仮トリミングを実現し、この仮トリミングの状態で半導体チップのテストを行えばよい。
【０００５】
しかしながら、例えば、１つの半導体チップ内に複数のトリミング対象が存在する場合、仮トリミングの実現に要する面積オーバヘッドやトリミング値を定める際のテスト時間などが問題となってくる。すなわち、各トリミングビット毎にパッドを設ける場合、仮トリミング値をパラレルに設定できるためテスト時間は短くなるが、例えばＮ個のトリミング対象がそれぞれＫビットのトリミングビットを備えていると、Ｎ×Ｋ個のパッドが必要となるため面積オーバヘッドが増大する。
【０００６】
一方、１個のパッドとシフトレジスタを設ける場合、例えばＮ個のトリミング対象がそれぞれＫビットのトリミングビットを備えていると、１個のパッドとＮ×Ｋビットのシフトレジスタが必要となる。シフトレジスタの面積に比べてパッドの面積は非常に大きいため、前述した各トリミングビット毎にパッドを設ける場合よりは面積オーバヘッドは低減できるが、特にＮの数が増大するとシフトレジスタの面積も無視できないものとなる。さらに、この方式では、シリアル−パラレル変換でトリミング値を設定するためテスト時間が増大し、ＮやＫの数が増大する程多くの時間が必要となってしまう。
【０００７】
こうした中、近年では、例えばＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いて、１個の半導体チップ上に複数のセンサ素子やその制御回路等を搭載する場合がある。このような半導体チップでは、複数のセンサ素子を同時にパラレルで動作させずに個別にシリアルで動作させることが可能である。センサ素子は、その性質上精度が重要であるため、通常、複数のセンサ素子毎に個別にトリミングが行われる。このようなセンサの分野においても、小型化や多機能化の要求により、前述したような仮トリミングに伴う面積オーバヘッドやテスト時間を如何に低減するかが重要となってきている。
【０００８】
そこで、本発明の目的は、複数のトリミング対象を備えた半導体集積回路装置の小面積化を実現することにある。また、本発明の他の目的は、複数のトリミング対象を備えた半導体集積回路装置において、そのテスト時間の短縮を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【００１０】
本発明の半導体集積回路装置は、それぞれが１ビット以上のトリミングビットを備えると共に回路選択信号によって個別に活性化される複数のトリミング対象回路と、複数のトリミング対象回路で共通となる第Ｍビット目のトリミングビットに１対１で対応するように設けられた外部入力端子とを含んでいる。そして、この外部入力端子から与えられた仮トリミング値が、回路選択信号によって活性化された特定のトリミング対象回路の第Ｍビット目のトリミングビットに設定される構成となっている。
【００１１】
このような構成を用いると、例えば、それぞれがＫビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合に、Ｎ×Ｋ個の外部入力端子を設けることなく、Ｋ個の外部入力端子によって仮トリミングが可能になるため、回路面積を低減できる。また、Ｋ個の外部入力端子からパラレルにトリミング値を設定できるため、１個の外部入力端子からシフトレジスタによるシリアル−パラレル変換を介してトリミング値を設定する場合と比べて設定に要する時間を短縮でき、テスト時間の短縮が実現可能となる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、複数のトリミング対象を備えた半導体集積回路装置の小面積化を実現できる。また、複数のトリミング対象を備えた半導体集積回路装置のテスト時間を短縮できる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その構成例を示す回路図である。図１に示す半導体集積回路装置は、複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎと、複数の選択回路ＳＥＬ１〜ＳＥＬｎと、複数の内部トリミング回路ＴＲ１〜ＴＲｎを備えている。複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎは、それぞれ１ビット以上（図１では１ビット分のみを図示）のトリミングビットを備え、更に、それぞれに対応した回路選択信号ＣＳ１〜ＣＳｎによって個別に活性化される構成となっている。
【００１７】
内部トリミング回路ＴＲ１〜ＴＲｎのそれぞれは、電源電圧端子（電源電圧）ＶＤＤから接地電圧端子（接地電圧）ＧＮＤに向けてヒューズＦＳ、スイッチ（ここではＰＭＯＳトランジスタ）ＳＷ、抵抗Ｒが順に直列接続され、抵抗ＲとスイッチＳＷの接続部から出力を行う構成となっている。ＴＲ１では、ヒューズＦＳ１とスイッチＳＷ１と抵抗Ｒ１が直列接続され、このＳＷ１のオン／オフが回路選択信号ＣＳ１によって制御可能となっている。同様に、ＴＲｎでは、ヒューズＦＳｎとスイッチＳＷｎと抵抗Ｒｎが直列接続され、このＳＷｎのオン／オフが回路選択信号ＣＳｎによって制御可能となっている。
【００１８】
選択回路ＳＥＬ１は、一方の入力に内部トリミング回路ＴＲ１の出力が接続され、他方の入力に外部入力端子（外部入力パッド、外部入力信号）ＩＮが接続される。ＳＥＬ１は、このいずれかの入力を外部切り替え端子（外部切り替えパッド、外部切り替え信号）ＳＳによって選択し、トリミング対象回路ＢＬＫ１のトリミングビットに出力する。同様に、選択回路ＳＥＬｎは、一方の入力に内部トリミング回路ＴＲｎの出力が接続され、他方の入力に外部入力端子ＩＮが接続される。ＳＥＬｎは、このいずれかの入力を外部切り替え端子ＳＳによって選択し、トリミング対象回路ＢＬＫｎのトリミングビットに出力する。
【００１９】
このように、本実施の形態１の半導体集積回路装置は、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎに含まれる、ある１ビットのトリミングビットの値を、１個の外部入力端子ＩＮを共通に用いて設定可能になっていることが主要な特徴となっている。言い換えれば、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎに含まれる第Ｍビット目のトリミングビットの値を、第Ｍビット目に１対１で対応して設けられた１個の外部入力端子によって設定可能になっている。
【００２０】
図２は、図１の半導体集積回路装置において、その動作の一例を示す波形図である。図２に示すように、外部切り替え信号ＳＳが‘Ｌ’の場合は、選択回路ＳＥＬ１〜ＳＥＬｎによって内部トリミング回路ＴＲ１〜ＴＲｎの出力が選択される。そして、回路選択信号ＣＳ１の‘Ｈ’に伴いヒューズＦＳ１の情報がトリミング対象回路ＢＬＫ１のトリミングビットに設定され、回路選択信号ＣＳｎの‘Ｈ’に伴いヒューズＦＳｎの情報がトリミング対象回路ＢＬＫｎのトリミングビットに設定される。
【００２１】
一方、外部切り替え信号ＳＳが‘Ｈ’の場合は、選択回路ＳＥＬ１〜ＳＥＬｎによって外部入力端子ＩＮが選択される。そして、回路選択信号ＣＳ１が‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫ１のトリミングビットに設定される。同様に、回路選択信号ＣＳｎが‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫｎのトリミングビットに設定される。したがって、外部切り替え信号ＳＳを‘Ｈ’に設定した状態で、図２のように外部入力端子ＩＮからテスト入力データを与えることで仮トリミングを行うことが可能となる。
【００２２】
以上、本実施の形態１の半導体集積回路装置を用いると、例えばそれぞれが１ビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合でも、１個の外部入力端子ＩＮによって仮トリミングを実現できる。これによって、従来技術のように外部入力端子を「Ｎ×Ｋ」個設ける場合と比べて回路面積の低減が実現可能となる。
【００２３】
（実施の形態２）
本実施の形態２では、実施の形態１で述べた図１の構成例を変形することで、更に回路面積の低減を図る。図３は、本発明の実施の形態２による半導体集積回路装置において、その構成例を示す回路図である。図３に示す半導体集積回路装置は、図１の構成例と比較して、図１の内部トリミング回路ＴＲ１〜ＴＲｎを統合した内部トリミング回路ＴＲ１ｎを備え、これ伴い１つの選択回路ＳＥＬを備えた構成となっている。また、実施の形態１の場合と同様に、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎに含まれる、ある１ビットのトリミングビットの値を、１個の外部入力端子ＩＮを共通に用いて設定可能な構成となっている。
【００２４】
内部トリミング回路ＴＲ１ｎは、直列接続されたヒューズＦＳ１およびスイッチＳＷ１と、直列接続されたヒューズＦＳｎおよびスイッチＳＷｎとが、電源電圧ＶＤＤと出力ノードＮ１の間に並列に接続された構成となっている。スイッチＳＷ１は、回路選択信号ＣＳ１によって制御され、スイッチＳＷｎは、回路選択信号ＣＳｎによって制御される。また、出力ノードＮ１と接地電圧ＧＮＤの間には抵抗Ｒ０が設けられ、出力ノードＮ１は、選択回路ＳＥＬの一方の入力に接続される。選択回路ＳＥＬは、この出力ノードＮ１の信号か外部入力信号ＩＮのいずれか一方を外部切り替え信号ＳＳに基づいて選択し、その選択結果を複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎに出力する。
【００２５】
図４は、図３の半導体集積回路装置において、その動作の一例を示す波形図である。図４に示すように、外部切り替え信号ＳＳが‘Ｌ’の場合は、回路選択信号ＣＳ１の‘Ｈ’に伴いヒューズＦＳ１の情報が複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎに出力されるが、このＦＳ１の情報は、ＣＳ１によって活性化されているＢＬＫ１に取り込まれる。同様にＳＳが‘Ｌ’の場合、回路選択信号ＣＳｎの‘Ｈ’に伴いヒューズＦＳｎの情報がＢＬＫ１〜ＢＬＫｎに出力されるが、このＦＳｎの情報は、ＣＳｎによって活性化されているＢＬＫｎに取り込まれる。
【００２６】
一方、外部切り替え信号ＳＳが‘Ｈ’の場合は、選択回路ＳＥＬによって外部入力信号ＩＮが選択される。この場合、回路選択信号ＣＳ１が‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫ１のトリミングビットに設定され、回路選択信号ＣＳｎが‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫｎのトリミングビットに設定される。
【００２７】
以上のように、本実施の形態２の半導体集積回路装置を用いることで、実施の形態１と同様に、外部入力端子の数を減らすことで回路面積を低減できることに加えて、内部トリミング回路ＴＲ内の抵抗Ｒを共通化することと、選択回路ＳＥＬの数の削減によって更なる回路面積の低減が実現可能となる。
【００２８】
（実施の形態３）
本実施の形態３では、実施の形態１で述べた図１の構成例を拡張して、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個（ここでは２個）ある場合に、（ｋ＋１）個の外部入力端子によって仮トリミングを実現する例を説明する。図５は、本発明の実施の形態３による半導体集積回路装置において、図１の構成例を適用したセンサＬＳＩの構成例を示すブロック図である。図６は、図５のセンサＬＳＩにおける基本動作シーケンスの一例を示す波形図である。
【００２９】
図５に示すセンサＬＳＩは、例えば、１つの半導体チップ（半導体集積回路装置）ＣＰから構成され、内部に２種類のセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２を備えている。センサ部ＳＥＮ＿ＢＬＫ１は、センサ素子ＳＥＮ１とその制御を担うセンサ制御回路ＳＣＴＬ１を含み、センサ部ＳＥＮ＿ＢＬＫ２は、センサ素子ＳＥＮ２とその制御を担うセンサ制御回路ＳＣＴＬ２を含む。センサ素子ＳＥＮ１，ＳＥＮ２は、例えばＭＥＭＳ素子である。センサ制御回路ＳＣＴＬ１は、回路選択信号ＣＳ１によって活性化され、センサ制御回路ＳＣＴＬ２は、回路選択信号ＣＳ２によって活性化される。各センサ制御回路は、活性化された際に、入力されたトリミング値を取り込むと共に、対応するセンサ素子の情報をトリミング値による補正を反映した上で処理する。
【００３０】
この２つのセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２は、図６に示すように、回路選択信号ＣＳ１，ＣＳ２によってそれぞれ交互に動作する。すなわち、図５の半導体チップＣＰでは、外部制御端子ＣＳＰから制御信号が入力されると、制御回路ＣＴＬによって内部信号となる回路選択信号ＣＳ１とＣＳ２が交互に生成される。２つのセンサ部は、この交互に生成されたＣＳ１，ＣＳ２を受けて交互に動作すると共に、マルチプレクサＭＵＸを介して外部センサ出力端子ＯＵＴに交互にセンサ情報を出力する。
【００３１】
このようなセンサ素子ＳＥＮ１，ＳＥＮ２は、製造ばらつきにより例えば出力電圧値や出力電流値に誤差が生じる。したがって、各センサ制御回路ＳＣＴＬ１，ＳＣＴＬ２毎にトリミング値を設定し、例えばオフセットやゲイン等を調整することで各センサ素子の誤差を補正する必要がある。そこで、このトリミング値を決定するため、図５の半導体チップＣＰでは、図１の特徴を反映したトリミング回路が備わっている。
【００３２】
すなわち、ここでは各センサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２がそれぞれ（ｋ＋１）ビットのトリミングビットを備えているものとし、この２つのセンサ部のトリミングビット［０］に対応して１個の外部入力端子ＩＮ［０］およびトリミング入力回路ＴＲａ＿ＢＫ［０］が設けられている。同様に、２つのセンサ部のトリミングビット［１］に対応して１個の外部入力端子ＩＮ［１］およびトリミング入力回路ＴＲａ＿ＢＫ［１］が設けられ、トリミングビット［ｋ］に対応して１個の外部入力端子ＩＮ［ｋ］およびトリミング入力回路ＴＲａ＿ＢＫ［ｋ］が設けられている。
【００３３】
トリミング入力回路ＴＲａ＿ＢＫ［０］は、２つの内部トリミング回路ＴＲ１［０］，ＴＲ２［０］と、選択回路ＳＥＬ［０］を含んでいる。内部トリミング回路ＴＲ１［０］，ＴＲ２［０］のそれぞれは、図１に示した内部トリミング回路ＴＲ１〜ＴＲｎと同様に、ヒューズ、スイッチおよび抵抗から構成される。ここで、ＴＲ１［０］内のスイッチは回路選択信号ＣＳ１によって制御され、ＴＲ２［０］内のスイッチは回路選択信号ＣＳ２によって制御される。選択回路ＳＥＬ［０］は、このＴＲ１［０］またはＴＲ２［０］からの信号か、外部入力信号ＩＮ［０］かのいずれかを外部切り替え信号ＳＳに基づいて選択し、センサ制御回路ＳＣＴＬ１およびセンサ制御回路ＳＣＴＬ２に出力する。具体的には、例えば、ＴＲ１［０］の出力とＴＲ２［０］の出力とをＯＲ演算した信号か、外部入力信号ＩＮ［０］かを選択して出力する。
【００３４】
したがって、外部切り替え信号ＳＳを一方の電圧レベル（ここでは‘Ｈ’レベル）とし、外部制御端子ＣＳＰへの１回目の入力と共に第１データを外部入力端子ＩＮ［０］に入力し、ＣＳＰへの２回目の入力と共に第２データをＩＮ［０］に入力することで、センサ部ＳＥＮ＿ＢＬＫ１、ＳＥＮ＿ＢＬＫ２のトリミングビット［０］にそれぞれ第１データ、第２データを設定できる。また、外部切り替え信号ＳＳを他方の電圧レベル（ここでは‘Ｌ’レベル）とし、外部制御端子ＣＳＰへ１回目の入力と２回目の入力を行うと、１回目の入力に伴い内部トリミング回路ＴＲ１［０］のヒューズ情報をセンサ部ＳＥＮ＿ＢＬＫ１のトリミングビット［０］に設定でき、２回目の入力に伴いＴＲ２［０］のヒューズ情報をＳＥＮ＿ＢＬＫ２のトリミングビット［０］に設定できる。
【００３５】
このトリミング入力回路ＴＲａ＿ＢＫ［０］と同様に、トリミング入力回路ＴＲａ＿ＢＫ［１］は、２つの内部トリミング回路ＴＲ１［１］，ＴＲ２［１］と選択回路ＳＥＬ［１］を含み、トリミング入力回路ＴＲａ＿ＢＫ［ｋ］は、２つの内部トリミング回路ＴＲ１［ｋ］，ＴＲ２［ｋ］と選択回路ＳＥＬ［ｋ］を含む。ＴＲ１［１］〜［ｋ］内の各スイッチは、回路選択信号ＣＳ１によって制御され、ＴＲ２［１］〜［ｋ］内の各スイッチは、回路選択信号ＣＳ２によって制御される。
【００３６】
また、その動作についてもＴＲａ＿ＢＫ［０］の場合と同様であり、外部切り替え信号ＳＳを一方の電圧レベルとし、外部制御端子ＣＳＰと共に外部入力端子ＩＮ［１］〜ＩＮ［ｋ］に信号を入力することで、センサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２のトリミングビット［１］〜［ｋ］に所望の外部データを設定できる。また、外部切り替え信号ＳＳを他方の電圧レベルとし、外部制御端子ＣＳＰに信号を入力することで、センサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２のトリミングビット［１］〜［ｋ］に、所望の内部トリミング回路ＴＲ１［１］〜［ｋ］，ＴＲ２［１］〜［ｋ］のデータを設定できる。
【００３７】
図７は、図５の半導体集積回路装置に対してテストを行う場合の処理内容の一例を示す説明図である。まず、例えば、プローブ検査（１）において、外部切り替え信号ＳＳを‘Ｈ’とし、外部入力信号ＩＮ［０］〜ＩＮ［ｋ］の値（すなわち仮トリミング値）を逐次変更しながら、この仮トリミング値が反映された状態のセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２の電気的特性を評価することで、最適な仮トリミング値を探索する（Ｓ７０１）。なお、詳細には、外部制御信号ＣＳＰの入力も必要となるが図７では省略している。そして、これによって得られたセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２の最適な仮トリミング値がプローブ検査装置などに保存される（Ｓ７０２）。
【００３８】
ここで、Ｓ７０１での探索はループ処理によって行われるため、テスト時間を短縮するためには、仮トリミング値をセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２に設定する際の時間を短くすることが有効である。そこで、図５の構成例を用いると、外部入力端子ＩＮ［０］〜［ｋ］からパラレルにトリミングデータを設定できるため、従来技術で述べたようなシフトレジスタでシリアル−パラレル変換を行う場合に比べてテスト時間を短縮できる。
【００３９】
次いで、例えばレーザー切断装置を用いて、各内部トリミング回路ＴＲ内のヒューズＦＳを、Ｓ７０２で保存された仮トリミング値と同一のトリミング値となるようにレーザー切断する（Ｓ７０３）。その後、例えばプローブ検査（２）において、このレーザー切断後の半導体チップＣＰを対象として動作確認テスト等を行う（Ｓ７０４）。この際には、外部切り替え信号ＳＳを‘Ｌ’に設定すればよく、外部入力信号ＩＮ［０］〜ＩＮ［ｋ］の値は特に問わない。
【００４０】
以上のように、本実施の形態３の半導体集積回路装置を用いると、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個（図５の例では２個）あった場合でも、（ｋ＋１）個の外部入力端子ＩＮによって仮トリミングが可能となるため、回路面積を低減できる。さらに、仮トリミングに伴うテスト時間を短縮できる。
【００４１】
（実施の形態４）
本実施の形態４では、実施の形態２で述べた図３の構成例を拡張して、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個ある場合に、（ｋ＋１）個の外部入力端子によって仮トリミングを実現する例を説明する。図８は、本発明の実施の形態４による半導体集積回路装置において、図３の構成例を拡張した構成例を示すブロック図である。
【００４２】
図８に示す半導体集積回路装置は、Ｎ個のトリミング対象回路ＢＬＫ１〜ＢＬＫｎを含み、各トリミング対象回路が（ｋ＋１）ビットのトリミングビットを備えた構成となっている。トリミング対象回路ＢＬＫ１〜ＢＬＫｎは、それぞれ回路選択信号ＣＳ１〜ＣＳｎによって活性化される。
【００４３】
さらに、図８に示す半導体集積回路装置は、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎのトリミングビット［０］に対応して外部入力端子ＩＮ［０］およびトリミング入力回路ＴＲｂ＿ＢＫ［０］が設けられる。また、同様に、トリミングビット［１］に対応して外部入力端子ＩＮ［１］およびトリミング入力回路ＴＲｂ＿ＢＫ［１］が設けられ、トリミングビット［ｋ］に対応して外部入力端子ＩＮ［ｋ］およびトリミング入力回路ＴＲｂ＿ＢＫ［ｋ］が設けられる。
【００４４】
各トリミング入力回路ＴＲｂ＿ＢＫ［０］〜ＴＲｂ＿ＢＫ［ｋ］のそれぞれは、図３に示したトリミング入力回路ＴＲｂ＿ＢＫの構成を備えている。したがって、例えば、外部切り替え信号ＳＳが‘Ｌ’レベルで、回路選択信号ＣＳ１が‘Ｈ’の場合は、各トリミング入力回路ＴＲｂ＿ＢＫ［０］〜ＴＲｂ＿ＢＫ［ｋ］から、ヒューズＦＳ１の情報がトリミングビット［０］〜［ｋ］として出力され、このトリミングビット［０］〜［ｋ］がトリミング対象回路ＢＬＫ１によって取り込まれる。一方、外部切り替え信号ＳＳが‘Ｈ’レベルで、回路選択信号ＣＳ１が‘Ｈ’の場合は、各トリミング入力回路ＴＲｂ＿ＢＫ［０］〜ＴＲｂ＿ＢＫ［ｋ］から、外部入力信号ＩＮ［０］〜ＩＮ［ｋ］がトリミングビット［０］〜［ｋ］として出力され、このトリミングビット［０］〜［ｋ］がトリミング対象回路ＢＬＫ１によって取り込まれる。
【００４５】
以上のように、本実施の形態４の半導体集積回路装置を用いると、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合でも、（ｋ＋１）個の外部入力端子ＩＮによって仮トリミングが可能となるため、回路面積を低減できる。また、図３で述べたようにトリミング入力回路ＴＲｂ＿ＢＫの小面積化に伴い更なる回路面積の低減が可能となる。さらに、仮トリミングに伴うテスト時間を短縮できる。
【００４６】
（実施の形態５）
本実施の形態５では、図３の構成例を応用して、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個ある場合に、１個の外部入力端子と（ｋ＋１）ビットのシフトレジスタによって仮トリミングを実現する例を説明する。図９は、本発明の実施の形態５による半導体集積回路装置において、その構成の一例を示す回路図である。
【００４７】
図９に示す半導体集積回路装置は、Ｎ個のトリミング対象回路ＢＬＫ１〜ＢＬＫｎにおける各トリミングビット［０］、［１］、…、［ｋ］の値を、それぞれ、選択回路ＳＥＬ［０］、ＳＥＬ［１］、…、ＳＥＬ［ｋ］の出力から得る構成となっている。各選択回路ＳＥＬ［０］〜ＳＥＬ［ｋ］は、一方の入力が図３に示したような内部トリミング回路ＴＲ１ｎによって与えられ、他方の入力がシフトレジスタＳＲＥＧによって与えられ、このいずれかの入力を外部切り替え信号ＳＳに基づいて選択出力する。
【００４８】
シフトレジスタＳＲＥＧは、（ｋ＋１）ビットのトリミングビット［０］〜［ｋ］に対応して（ｋ＋１）個のフリップフロップＦＦ［０］〜ＦＦ［ｋ］を含み、ＦＦ［０］に入力された外部入力信号ＩＮを、クロック信号に同期して順次ＦＦ［ｋ］側へシフトしていくことでシリアル−パラレル変換を行う構成となっている。ここでは、外部切り替え端子ＳＳを、前述したような仮トリミングと内部トリミングの切り替えの他に、このクロック信号を入力するためにも用いており、これによって回路面積の低減を図っている。
【００４９】
図１０は、図９の半導体集積回路装置における仮トリミング時の動作例を示す波形図である。例えば、図９のトリミング対象回路ＢＬＫ１に仮トリミング値を設定してテストを行う場合、図１０に示すように、外部切り替え信号ＳＳと外部入力信号ＩＮを遷移させることで（ｋ＋１）ビット分のシフトレジスタＳＲＥＧの値を設定し、その後、外部切り替え信号ＳＳを‘Ｈ’レベルに維持する。そして、この状態で回路選択信号ＣＳ１を与えれば、トリミング対象回路ＢＬＫ１にＳＲＥＧからの仮トリミング値が設定されることになる。以降は、この仮トリミング値が設定された状態を維持したままトリミング対象回路ＢＬＫ１に対して所望の電気的テストを行えばよい。
【００５０】
以上のように、本実施の形態５の半導体集積回路装置を用いると、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合でも、１個の外部入力端子ＩＮと（ｋ＋１）ビットのシフトレジスタによって仮トリミングが可能となる。したがって、例えば、１個の外部入力端子と「Ｎ×（ｋ＋１）ビット」のシフトレジスタを設けるような場合と比較して回路面積を低減できる。
【００５１】
以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５２】
例えば、前述した実施の形態では、各トリミング対象回路が同数のトリミングビットを備えているものとしたが、勿論、同数である必要はない。この場合、例えば図８の構成例等では、最もトリミングビット数が多いトリミング対象回路に合わせて、このトリミングビット数と同数の外部入力端子を設ければよい。
【産業上の利用可能性】
【００５３】
本発明による半導体集積回路装置は、特に、複数のセンサ素子が１チップ上に形成された半導体製品等に適用して有益な技術であり、これに限らず、複数のトリミング対象回路を備えた半導体製品全般に対して広く適用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１による半導体集積回路装置において、その構成例を示す回路図である。
【図２】図１の半導体集積回路装置において、その動作の一例を示す波形図である。
【図３】本発明の実施の形態２による半導体集積回路装置において、その構成例を示す回路図である。
【図４】図３の半導体集積回路装置において、その動作の一例を示す波形図である。
【図５】本発明の実施の形態３による半導体集積回路装置において、図１の構成例を適用したセンサＬＳＩの構成例を示すブロック図である。
【図６】図５のセンサＬＳＩにおける基本動作シーケンスの一例を示す波形図である。
【図７】図５の半導体集積回路装置に対してテストを行う場合の処理内容の一例を示す説明図である。
【図８】本発明の実施の形態４による半導体集積回路装置において、図３の構成例を拡張した構成例を示すブロック図である。
【図９】本発明の実施の形態５による半導体集積回路装置において、その構成の一例を示す回路図である。
【図１０】図９の半導体集積回路装置における仮トリミング時の動作例を示す波形図である。
【符号の説明】
【００５５】
ＩＮ  外部入力端子
ＳＳ  外部切り替え端子
ＣＳ  回路選択信号
ＴＲ  内部トリミング回路
ＦＳ  ヒューズ
Ｒ  抵抗
ＳＷ  スイッチ
ＶＤＤ  電源電圧
ＧＮＤ  接地電圧
ＳＥＬ  選択回路
ＢＬＫ  トリミング対象回路
ＣＰ  半導体チップ
ＴＲａ＿ＢＫ，ＴＲｂ＿ＢＫ  トリミング入力回路
ＣＴＬ  制御回路
ＣＳＰ  外部制御端子
ＳＥＮ  センサ素子
ＳＣＴＬ  センサ制御回路
ＳＥＮ＿ＢＬＫ  センサ部
ＭＵＸ  マルチプレクサ
ＯＵＴ  外部センサ出力端子
ＳＲＥＧ  シフトレジスタ
ＦＦ  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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