(57)【要約】【課題】アーキテクチャに依存しないハードウェア機能記述の段階で制御性・観測性の解析を実施することによりテスト容易性の解析を行うテスト容易性解析システムを提供する。【解決手段】このテスト容易性解析システムは、アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データを入力し、前記機能記述データ中の記憶素子が推量され得るレジスタ変数を認識して、この認識されたレジスタ変数へ乱数を印加することによって引き起こされるイベントをシミュレーションし、前記シミュレーションの結果による前記機能記述データ内の変数やネットやバスなどのトグル率・イベント発生率からＬｏｇｉｃＢＩＳＴによる故障検出率低下の原因を解析する。【選択図】図２
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【特許請求の範囲】
【請求項１】
アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データを入力する入力手段と、前記機能記述データ中の記憶素子が推量され得るレジスタ変数を認識するレジスタ変数認識手段と、前記レジスタ変数認識手段によって認識されたレジスタ変数へ乱数を印加する乱数発生手段と、この乱数の印加によって引き起こされるイベントをシミュレーションするシミュレータと、前記シミュレーションの結果による前記機能記述データ内の変数やネットやバスなどのトグル率・イベント発生率からＬｏｇｉｃＢＩＳＴによる故障検出率低下の原因を解析する解析手段とを備えたことを特徴とするテスト容易性解析システム。
【請求項２】
アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データを入力する工程と、前記機能記述データ中の記憶素子が推量され得るレジスタ変数を認識する工程と、前記認識されたレジスタ変数へ乱数を印加することによってシミュレーションを実施する工程と、前記シミュレーションの結果による前記機能記述データ内の変数やネットやバスなどのトグル率・イベント発生率からＬｏｇｉｃＢＩＳＴによる故障検出率低下の原因を解析する工程とを有することを特徴とするテスト容易性解析方法。
【請求項３】
アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データから論理合成システムによって論理合成を行う際、前記ハードウェア機能記述データを請求項１に記載のテスト容易性解析システムで解析した結果から、故障検出率が極端に低いネットに対し、テストモード信号をセレクタとして、前記機能記述データ中の任意の信号に対してデータの迂回パスを設置することを特徴とするテスト容易化設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト容易性解析システムおよびテスト容易性解析方法、並びにテスト容易化設計方法に関し、具体的には、ロジックの組込み自己試験機構によって大規模集積回路のテストを実施する際、アーキテクチャに依存しないハードウェアの機能記述の段階で制御性・観測性を確認する技術に関する。
【背景技術】
【０００２】
集積回路が大規模化し複雑な動作をするようになると、これを試験するためのテストパターン作成のための作業時間が大きくなり、場合によっては集積回路の設計時間を超すような状況も現れている。
そのため大規模集積回路に対しては、あらかじめ論理設計の段階からテストの生成と実施を容易化するための手段を講じておくテスト容易化設計（ＤＦＴ；Design For Testability）が不可欠となっている。
【０００３】
このＤＦＴ技術は、近年、集積回路内で自動的にテストをする回路を組み込む組込み型テスト（ＢＩＳＴ；Built-In Self Test）が用いられており、製造中やその後の稼動中の現場でのチェックのために効率的な試験が行えるものである。
【０００４】
ＢＩＳＴは、個々のチップ内で行われるからテスト系列長に対する制限は比較的緩い反面、チップ面積の増加はできるだけ抑える必要がある。そのためＬＦＳＲ（Linear Feedback Shift Register）などの簡単なハードウェアによりテスト系列を生成することができる全数テストやランダムテストが代表的な方法である。また、出力応答はそのつど正常値と比較するのではなく、多入力のＬＦＳＲを用いて圧縮を行ってから基準値と比較する方法（シグネチャ解析）がとられる（特許文献１、特許文献２参照）。
【特許文献１】特開平５−２４１８８２号公報
【特許文献２】特許第２７１１４９２号公報
【特許文献３】特開平６−１０３１０１号公報
【特許文献４】特開平８−１５３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、集積回路内のＬｏｇｉｃＢＩＳＴ（Logic Built-In Self Test;ロジックの組込み自己試験）によるテスト設計の設計フローは、まずアーキテクチャに依存しないハードウェア機能記述から論理合成によってテクノロジに依存したネットリストを生成し、これにスキャンパステスト機構、ＬｏｇｉｃＢＩＳＴコントローラを追加した後、故障シミュレータによって故障検出率を確認している。
故障検出率が低い場合は、故障シミュレータのレポートやネットリストをもとに制御性・観測性を確認し、テスト回路の追加や場合によってはアーキテクチャに依存しないハードウェア機能記述を変更する。
【０００６】
このような従来のＬｏｇｉｃＢＩＳＴによると、次のような問題が発生する。
（１）制御性・観測性が確認できるのは故障シミュレータ実施後であって、論理合成やスキャンパス、ＬｏｇｉｃＢＩＳＴコントローラの挿入、故障シミュレータの実施の各工程でそれぞれのＣＡＤツールの実行時間が必要である。
（２）制御性・観測性の解析をテクノロジに依存したゲートレベルのネットリストで確認しなければならないために解析が困難である。
（３）制御性・観測性の解析結果をアーキテクチャに依存しないハードウェア機能記述に反映することが困難である。
（４）制御性・観測性を解析した後、ネットリスト中にテスト回路を挿入することになった場合、ハードウェアのタイミングを劣化させてしまう。
【０００７】
一方、特許文献３および特許文献４には、ＬＦＳＲによるＬｏｇｉｃＢＩＳＴが示されている。
特許文献３の技術は、故障検出率の向上を目的として、テスト容易性の解析をゲートレベルのネットリストに対して行っている。
しかしながら、アーキテクチャに依存しないハードウェアの機能記述のレベルでテスト容易性の解析を行うものではない。
また、特許文献４の技術は、ＬｏｇｉｃＢＩＳＴにおけるＸ（信号の状態が不定）伝播違反に対する防止策と乱数発生回数削減に際して、ゲートレベルのネットリストに対して講じる対策に関するものであって、アーキテクチャに依存しないハードウェアの機能記述のレベルでＸ伝播のチェックを行うものではない。
【０００８】
本発明は、上述のような問題点を解決するためになされたものであって、アーキテクチャに依存しないハードウェア機能記述の段階で制御性・観測性の解析を実施することによりテスト容易性の解析を行うテスト容易性解析システムおよびテスト容易性解析方法、並びにＸ伝播の設計制約をアーキテクチャに依存しないハードウェア機能記述の段階でチェックすることのできるテスト容易化設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題を解決するために、本発明の請求項１のテスト容易性解析システムは、アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データを入力する入力手段と、前記機能記述データ中の記憶素子が推量され得るレジスタ変数を認識するレジスタ変数認識手段と、前記レジスタ変数認識手段によって認識されたレジスタ変数へ乱数を印加する乱数発生手段と、この乱数の印加によって引き起こされるイベントをシミュレーションするシミュレータと、前記シミュレーションの結果による前記機能記述データ内の変数やネットやバスなどのトグル率・イベント発生率からＬｏｇｉｃＢＩＳＴによる故障検出率低下の原因を解析する解析手段とを備えたことを特徴とする。
また、本発明の請求項２のテスト容易性解析方法は、アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データを入力する工程と、前記機能記述データ中の記憶素子が推量され得るレジスタ変数を認識する工程と、前記認識されたレジスタ変数へ乱数を印加することによってシミュレーションを実施する工程と、前記シミュレーションの結果による前記機能記述データ内の変数やネットやバスなどのトグル率・イベント発生率からＬｏｇｉｃＢＩＳＴによる故障検出率低下の原因を解析する工程とを有することを特徴とする。
【００１０】
また、本発明の請求項３のテスト容易化設計方法は、アーキテクチャに依存しない形式によるハードウェアの機能を定義する機能記述データから論理合成システムによって論理合成を行う際、前記ハードウェア機能記述データを請求項１に記載のテスト容易性解析システムで解析した結果から、故障検出率が極端に低いネットに対し、テストモード信号をセレクタとして、前記機能記述データ中の任意の信号に対してデータの迂回パスを設置することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、アーキテクチャに依存しないハードウェア機能記述の段階でＬｏｇｉｃＢＩＳＴにおける乱数印加を実施した際のシミュレーション状況が確認できるので、トグル率・イベント発生率から制御性・観測性の解析が可能となり、従来の制御性・観測性の解析に必要となる論理合成、スキャン挿入、ＬｏｇｉｃＢＩＳＴコントローラ挿入および故障シミュレーションを実施する前に、テスト容易性の改善が可能となる。
また、解析・改善の際にもアーキテクチャに依存しないハードウェア機能記述で行うため作業が容易なため設計効率を向上させることができる。
【００１２】
また、論理合成時にＬｏｇｉｃＢＩＳＴによるテスト時のテスト容易性を確認し、トグル率・イベント発生率が極端に低いネットに対して迂回パスやテスト回路を追加できるため、従来ゲートレベルのネットリストにテスト回路を追加したことで発生するタイミングの破壊が回避できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明のテスト容易性解析システムおよびテスト容易化設計システムの実施の形態を実行するためのコンピュータ構成図である。即ち、図１のコンピュータは、入力装置１、表示装置２、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；中央処理ユニット）３、メモリ４、記憶装置５をシステムバス６で接続する。
【００１４】
入力装置１は、キーボード、マウスまたはタッチパネル等により構成され、アーキテクチャに依存しないハードウェア機能記述の入力・編集や実行を対話的に入力するのに使用される。
表示装置２は、ディスプレイ装置や液晶ディスプレイ装置等により構成され、アーキテクチャに依存しないハードウェア機能記述の表示や入力装置１から入力された情報、実行経過や実行結果などを表示するのに使用される。
ＣＰＵ３は、種々のプログラムを動作させる。
メモリ４は、プログラム自身を保持し、またそのプログラムがＣＰＵ３によって実行されるときに一時的に作成される情報等を保持する。
記憶装置５は、アーキテクチャに依存しないハードウェア機能記述、データ、本実施の形態の機能を実現したプログラムやこのプログラム実行時の一時的な情報や処理結果をファイルへ出力を指示した場合の処理結果等を保持する。
【００１５】
図２は、本発明のテスト容易性解析システムの機能構成を示すブロック図である。
図２において、本テスト容易性解析システムの機能は、入力手段１０、レジスタ変数認識手段２０、乱数発生手段３０、シミュレータ４０、解析手段５０とからなっている。
入力手段１０は、アーキテクチャに依存しないハードウェア機能記述を入力装置１から読み込み、読み込んだハードウェア機能記述は後の処理のため一旦記憶装置５へ記憶する。ここでアーキテクチャに依存しないハードウェア機能記述は、例えば、ＶＨＤＬ（VHSIC(very high speed IC)  ＨＤＬ(hardware Description Language)）やＶｅｒｉｌｏｇ−ＨＤＬなどのＩＥＥＥで標準化された記述言語を使う。
尚、この入力手段１０は、あらかじめ記憶装置５に記憶したハードウェア機能記述を取り出すようにしてもよい。
【００１６】
レジスタ変数認識手段２０は、入力手段１０で読み込んだハードウェア機能記述中で、記憶素子が推量され得るレジスタ変数を認識する。
ＶＨＤＬやＶｅｒｉｌｏｇ−ＨＤＬの記述言語では、記憶素子を推量させるための記述形式が論理合成システムによって定められており、例えば、Ｖｅｒｉｌｏｇ−ＨＤＬであれば図３に示すようにｒｅｇ変数宣言した変数に対して同期させるクロックによるａｌｗａｙｓ文のｐｏｓｅｄｇｅ記述によるセンシティビティを記述してやれば良い。
レジスタ変数認識手段２０では、読み込んだハードウェア機能記述より前記に示した記述形式を検出し、代入式の左辺にある変数を論理合成システムによってフリップフロップ回路が推量されるものとして認識する。これらのレジスタ変数は、論理合成システムによって論理合成されフルスキャンのスキャンパス挿入の結果スキャンセルに置換されるものであり、ＬｏｇｉｃＢＩＳＴの疑似乱数によるテストデータの制御点となる。
例えば、図３に記述されたハードウェア機能記述から推量されたフリップフロップ回路は図４のような回路構成になる。
【００１７】
乱数発生手段３０は、擬似乱数を発生させ、ここで発生された乱数はレジスタ変数認識手段２０で認識されたレジスタ変数へ与えられてシミュレーションが実施される。
また、この乱数発生手段３０は、シミュレータ４０へ投入するテストベンチで構成しても良い。このテストベンチで構成する場合には、例えば、Ｖｅｒｉｌｏｇシミュレータであれば、レジスタ変数認識手段２０で認識したレジスタ変数へｆｏｒｃｅ文と＄ｒａｎｄｏｍのシステムタスクによってダイレクトに乱数を印加することが可能である。
尚、Ｖｅｒｉｌｏｇシミュレータのｆｏｒｃｅ文は、印加先のデータが外部ポートでない場合でもダイレクトに印加可能である。
例えば、図５に示したような機能記述データに対して、乱数印加を行うテストベンチは図６のようになる。
【００１８】
シミュレータ４０は、記憶装置５に記憶されたハードウェア機能記述のシミュレーションを実施する機能シミュレータであって、市販のシミュレータを利用して構成してもよい。
このシミュレータ４０を用いて、レジスタ変数認識手段２０で認識したレジスタ変数へ乱数発生手段３０で発生させた乱数を印加することでＬｏｇｉｃＢＩＳＴでのテスト入力状況が確認できる。この乱数の印加によるシミュレーションは、例えばハードウェア機能記述中のバス変数のビット幅から十分なトグル率を発生可能となる回数だけ実施する。
【００１９】
解析手段５０は、シミュレーション実施後、カバレッジデータからハードウェア機能記述のネットやバス等の内部変数のイベント発生率やトグル率を集計して制御性・観測性を解析し、その結果を表示装置２へ表示する。
市販シミュレータでシミュレーションした場合、シミュレーション結果はイベント発生状況をダンプファイルとして出力するので、これより内部変数のイベント発生率やトグル率を容易に算出できる。
【００２０】
制御性・観測性の解析は、ＬｏｇｉｃＢＩＳＴにおける故障検出率の低下の原因となる個所を見つけるために、トグル率やイベント発生率が極端に低いものに着目する。
例えば、１６ビットのレジスタ値に対してＡＮＤ論理演算をもつようなアーキテクチャでは、この１６ビットレジスタの全ビットがすべて１にならなければ出力が１に変化することはない。しかし、ＬｏｇｉｃＢＩＳＴにおけるテストデータの入力値は疑似乱数であるため１６ビットのレジスタ値がすべて１になる可能性は確率的にみて低く、論理合成後のテクノロジに依存したゲートレベルのネットリストにおいても同様である。そのため、ＬｏｇｉｃＢＩＳＴによる故障検出率の向上を阻む原因となってくる。
【００２１】
仮に、このＡＮＤ演算の出力信号がデータバスのセレクタ信号であったとするとハードウェア全体の故障検出率が低下してしまう。この場合、ハードウェア機能記述を参照すれば、データバスのセレクタ信号であるかどうかは直ちに判明するので、故障検出率の低下の原因となる箇所を見つけることができ、トグル率やイベント発生率をハードウェア機能記述のビューアなどのＣＡＤツールへバックアノテートさせればデバッグも容易になる。
【００２２】
尚、上述の説明では、乱数発生手段３０はテストベンチを介して実施し、トグル率・イベント発生率はダンプファイルを介して実施したが、ＶｅｒｉｌｏｇシミュレータのＰＬＩ（Programming Language Interface）にあるアクセス関数などを利用してレジスタ変数の認識からトグル率・イベント発生率の解析結果出力までを中間ファイルを介さずに実施されるようにしても良い。
【００２３】
図７は、本テスト容易性解析システムの処理手順を示すフローチャートである。
アーキテクチャに依存しないハードウェア機能記述を入力装置１から読み込み、一時的に記憶装置５へ記憶する（ステップＳ１１）。
読み込んだアーキテクチャに依存しないハードウェア機能記述中で、記憶素子が推量され得るレジスタ変数を認識し、抽出する（ステップＳ１２）。
抽出されたレジスタ変数へ乱数を印加し、シミュレーションを実施する（ステップＳ１３）。この乱数印加によるシミュレーション実行は、複数回実施されるが、何回実施するかはハードウェア機能記述内のバス変数のビット幅などによって設計者が指定する。
シミュレーションによって発生したイベントを集計し、トグル率やイベント発生率を集計して、制御性・観測性を解析し、その結果を表示装置２へ表示する（ステップＳ１４）。
【００２４】
本発明のテスト容易化設計システムは、上述のテスト容易性解析システムの乱数印加の前にＬｏｇｉｃＢＩＳＴ実行のための制約を与えるようにしたものである。例えば、非同期リセット信号などはスキャンパスによるテスト実施の際にスキャン動作が壊れてしまわないようにオフ状態にする必要がある。
乱数印加の前にこのような制約を適切に設定しておけば、ゲートレベルのネットリストにおけるＬｏｇｉｃＢＩＳＴを実施する時と同じ状況で、乱数印加によるアーキテクチャに依存しないハードウェア機能記述に対するシミュレーションを再現できる。
【００２５】
尚、ＬｏｇｉｃＢＩＳＴでは、欧米の半導体メーカで組織しているＪＴＡＧ（Joint Test Action Group）が提案しているテスト容易化設計のバウンダリスキャンテスト機構と併用される場合があるが、この場合は乱数発生の前にＪＴＡＧのｒｕｎｂｉｓｔ命令に設定するシーケンスを与えてやれば良い。
【００２６】
図８は、本発明のテスト容易化設計システムの機能構成を示すブロック図である。
図８において、本テスト容易化設計システムは、入力手段１０、レジスタ変数認識手段２０、乱数発生手段３０、シミュレータ４０、制約設定手段６０、確認手段７０の各機能からなっている。図中、上述のテスト容易性解析システムと同じ機能を持つ構成要素には同じ符号を付してその説明を省略し、相違するものについてのみ説明する。
【００２７】
制約設定手段６０は、乱数印加の前に与える制約を設定する。
例えば、外部入力信号やレジスタ変数認識手段２０で認識したレジスタ変数へＸ（信号の状態が不定）を印加するように制約を与えておけば、シミュレータ４０におけるシミュレーションにおいて、Ｔｉｅ故障やＢｌｏｃｋ故障と呼ばれるＶＣＣ，ＧＮＤ固定ノードはＸ印加に係わらずイベントが発生せず、イベント発生回数０回の結果が得られる。
確認手段７０は、シミュレーションの結果の中に、Ｘのイベント発生が確認された場合、Ｘ伝播のルール違反として表示装置２へ表示させる。これによりハードウェア機能記述の段階でＴｉｅ故障やＢｌｏｃｋ故障を確認できる。
【００２８】
図９は、本テスト容易化設計システムの処理手順を示すフローチャートである。
アーキテクチャに依存しないハードウェア機能記述を入力装置１から読み込み、一時的に記憶装置５へ記憶する（ステップＳ２１）。
読み込んだアーキテクチャに依存しないハードウェア機能記述中で、記憶素子が推量され得るレジスタ変数を認識し、抽出する（ステップＳ２２）。
乱数印加の前に与える制約を設定する（ステップＳ２３）。例えば、外部入力信号や認識したレジスタ変数へＸ（信号の状態が不定）を印加するように制約を与える。
抽出されたレジスタ変数へ乱数を印加し、シミュレーションを実施する（ステップＳ２４）。この乱数印加によるシミュレーション実行は、複数回実施されるが、何回実施するかはハードウェア機能記述内のバス変数のビット幅などによって設計者が指定する。
シミュレーションの結果の中に、Ｘのイベント発生が確認された場合、Ｘ伝播のルール違反として表示装置２へ表示する（ステップＳ２５）。
【００２９】
従来の論理合成システムは、入力したハードウェアの機能記述をメモリに展開し、任意のネットやポートおよびセルの追加・削除を行う機能がある。
本テスト容易化設計システムは、この機能を用いて、ＬｏｇｉｃＢＩＳＴを実施する時にＯｎとなるようなテストモード信号を追加し、テスト容易性解析システムのテスト容易性の解析結果からトグル率やイベント発生率の極端に低いネットに対して、テストモードをセレクタとした迂回パスの追加を論理合成システムのメモリ上に展開されたハードウェアの機能記述データに対して実施する。
【００３０】
例えば、図１０のテスト対象回路に対してテストモード信号と迂回パスを追加した後、論理合成システムのメモリ上に展開したときのイメージ図を図１１に示す。
この場合、テストモード信号にＬＢＩＳＴＥＮ信号を追加し、さらに１６ビットの入力に関する観測性を考慮してＸＯＲ型の機能を追加し、テストモード信号ＬＢＩＳＴＥＮによって従来機能と追加機能を選択できるようにしている。
【００３１】
これにより、本テスト容易化設計システムは論理合成時にＬｏｇｉｃＢＩＳＴによるテスト時のテスト容易性を確認し、トグル率・イベント発生率が極端に低いネットに対して迂回パスやテスト回路を追加できるため、従来ゲートレベルのネットリストにテスト回路を追加したことで発生するタイミングの破壊が回避できる。
【００３２】
さらに、本発明は上記の実施の形態のみに限定されたものではない。上述した実施の形態を構成する各機能をそれぞれプログラム化し、予めＣＤ−ＲＯＭ等の記録媒体に書き込んでおき、このＣＤ−ＲＯＭを各サイトのＣＤ−ＲＯＭドライブのような媒体駆動装置を搭載したコンピュータ装置に装着して、プログラムをメモリあるいは記憶装置に格納し、コンピュータ装置のＣＰＵが記録媒体に格納されたプログラムを読出し実行することによっても、本発明の目的が達成されることは言うまでもない。
また、上述のプログラムがＲＯＭ（Read Only Memory）に記憶されている場合には、この媒体駆動装置を備えていなくてもよい。
【００３３】
この場合、記録媒体から読出されたプログラム自体が上述した実施の形態の機能を実現することになり、そのプログラムおよびそのプログラムを記録した記録媒体も本発明を構成することになる。
【００３４】
尚、記録媒体としては半導体媒体（例えば、ＲＯＭ、不揮発性メモリカード等）、光媒体（例えば、ＤＶＤ、ＭＯ、ＭＤ、ＣＤ−Ｒ等）、磁気媒体（例えば、磁気テープ、フレキシブルディスク等）のいずれであってもよい。
【００３５】
また、ロードしたプログラムを実行することにより上述した実施の形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、オペレーティングシステム等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。
【００３６】
また、上述したプログラムをサーバコンピュータの磁気ディスク等の記憶装置に格納しておき、インターネット等の通信網で接続されたユーザのコンピュータからダウンロード等の形式で頒布する場合、このサーバコンピュータの記憶装置も本発明の記録媒体に含まれる。
【図面の簡単な説明】
【００３７】
【図１】本発明を実行するためのハードウェア構成図である。
【図２】テスト容易性解析システムの機能構成を示すブロック図である。
【図３】ハードウェア機能記述をＶＨＤＬで作成した例である。
【図４】図３から推量されるフリップフロップの回路図である。
【図５】乱数印加のテストベンチを説明するための機能記述の例である。
【図６】図５の機能記述に対する乱数印加したテストベンチの例である。
【図７】テスト容易性解析システムの処理手順を示すフローチャートである。
【図８】テスト容易化設計システムの機能構成を示すブロック図である。
【図９】テスト容易化設計システムの処理手順を示すフローチャートである。
【図１０】テスト対象回路の例である。
【図１１】図１０のテスト対象回路に対してテストモード信号と迂回パスを追加した後、論理合成システムのメモリ上に展開したときのイメージ図である。
【符号の説明】
【００３８】
１…入力装置、２…表示装置、３…ＣＰＵ、４…メモリ、５…記憶装置、６…システムバス、１０…入力手段、２０…レジスタ変数認識手段、３０…乱数発生手段、４０…シミュレータ、５０…解析手段、６０…制約設定手段、７０…確認手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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