(57)【要約】【課題】ＣＭＰ研磨における残留段差を規定値以下としつつ、膜堆積プロセスとＣＭＰプロセスの製造スループット向上とコスト抑制を実現することができる半導体装置の製造技術を提供する。【解決手段】半導体製造におけるＣＭＰプロセスおよび膜堆積プロセスにおいて、ＣＭＰ研磨後に生じる残留段差が規定値以内となる研磨量を情報処理装置で予測し、その研磨量と同一もしくはより厚い膜をＣＭＰ装置で研磨する以前に予め堆積させる。これにより、膜堆積プロセスで堆積する膜の厚さを最小限に抑制でき、また堆積した膜をＣＭＰ研磨する段階においても最小限の研磨量とすることができ、製造時のスループット向上とコスト抑制が可能となる。また、過剰研磨の発生による不良発生を未然に抑止することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体製造におけるＣＭＰプロセスおよび膜堆積プロセスを含む半導体装置の製造方法であって、
ＣＭＰ研磨後に生じる残留段差が規定値以内となる研磨量を情報処理装置で予測し、
前記予測した研磨量と同一もしくはより厚い膜をＣＭＰ装置で研磨する以前に予め堆積させることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記堆積する膜の厚さは、前記残留段差が規定値以内となる研磨量の１倍から２倍までの厚さであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記残留段差の量は、前記ＣＭＰプロセスのシミュレーションによって求めることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記ＣＭＰ装置の研磨特性である、研磨パッドにかかる圧力分布、研磨パッドの硬度、および研磨速度を製造ラインにおいてプロセスモニタ装置でモニタリングし、
前記ＣＭＰ装置の研磨特性により生じる残留段差の変化を前記情報処理装置で予測し、
前記ＣＭＰ装置で研磨する以前のプロセスである前記膜堆積プロセスにおける膜堆積装置を制御して膜厚が前記残留段差と同一もしくはより厚い膜を堆積させることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素原子を含むシリコン酸化膜、タンタルを含む金属、銅を含む金属、タングステンを含む金属、有機物を含むシリコン酸化膜、リンホウ珪酸ガラス、リン珪酸ガラス、あるいはこれらの組み合わせからなることを特徴とする半導体装置の製造方法。
【請求項６】
半導体製造におけるＣＭＰプロセスおよび膜堆積プロセスを含む半導体装置の製造方法を実現するための半導体装置の製造システムであって、
研磨パッドの圧力、残留段差もしくは膜厚、および研磨速度をモニタリングするプロセスモニタ装置と、
前記プロセスモニタ装置からの情報を受け取り、この情報を処理して研磨後の残留段差を算出する情報処理装置とを有することを特徴とする半導体装置の製造システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体製造におけるＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセスおよび膜堆積プロセスに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、半導体製造におけるＣＭＰプロセスおよび膜堆積プロセスに関しては、以下に列挙する技術などが挙げられる。
【０００３】
（１）特許文献１（特開平８−６９９９９号公報）においては、デポする膜の厚さを規定する方法について記述されている。
【０００４】
（２）特許文献２（特開２００４−１９１２６６号公報）においては、成膜装置と測定装置を組み合わせることにより安定した膜厚管理を実施し、またその結果をＣＭＰプロセスにフィードフォワードする方法について記述されている。
【特許文献１】特開平８−６９９９９号公報
【特許文献２】特開２００４−１９１２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記における技術において、（１）特許文献１の技術は、単にデポする膜の厚さを規定するのみである。また、（２）特許文献２の技術に関しては、膜堆積装置の制御を主目的としたものである。よって、特許文献１，２の技術は、いずれも残留段差を予測し、その残留段差に応じて堆積する膜の厚さを変えるものではない。
【０００６】
本発明の目的は、残留段差の予測と、それに基づいた最適な厚さの膜を堆積することで、ＣＭＰ研磨における残留段差を規定値以下としつつ、膜堆積プロセスとＣＭＰプロセスの製造スループット向上とコスト抑制を実現することができる半導体装置の製造技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、上記の目的を達成するために、半導体製造におけるＣＭＰプロセスおよび膜堆積プロセスにおいて、ＣＭＰ研磨後に生じる残留段差が規定値以内となる研磨量を情報処理装置で予測し、その研磨量と同一もしくはより厚い膜をＣＭＰ装置で研磨する以前に予め堆積させることを特徴とする半導体装置の製造方法が提供される。これにより、膜堆積プロセスで堆積する膜の厚さを最小限に抑制でき、また堆積した膜をＣＭＰ研磨する段階においても最小限の研磨量とすることができる。また、過剰研磨の発生による不良発生を未然に抑止することが可能となる。すなわち、過剰研磨を抑止でき、不良発生を抑制できる。また、過剰に厚い膜を膜堆積装置によって堆積する必要がなくなり、製造ターンアラウンドタイムを向上させることができる。
【００１０】
好ましくは上記において、堆積する膜の厚さが、残留段差が規定値以内となる研磨量の１倍から２倍までの厚さであることを特徴とする半導体装置の製造方法が提供される。これにより、過剰研磨を抑止でき、不良発生を抑制できる。また、過剰に厚い膜を膜堆積装置によって堆積する必要がなくなり、製造スループットを向上させることができる。
【００１１】
好ましくは上記において、残留段差の量をＣＭＰプロセスのシミュレーションによって求める半導体装置の製造方法が提供される。これにより、より精密な膜堆積量の予測が可能となり、過剰研磨の防止と過剰に厚い膜堆積の抑止が可能となる。
【００１２】
好ましくは上記において、ＣＭＰ装置の研磨特性、特に研磨パッドにかかる圧力分布、研磨パッドの硬度、研磨速度などを製造ラインにおいてプロセスモニタ装置でモニタリングし、ＣＭＰ装置の研磨特性により生じる残留段差の変化を情報処理装置で予測し、研磨前のプロセス即ち膜堆積プロセスにおける膜堆積装置を制御して膜厚が残留段差と同一もしくはより厚い膜を堆積させることを特徴とする半導体装置の製造方法が提供される。これにより、プロセスの変動に応じて膜堆積量を変更することが可能となり、更なるターンアラウンドタイムの向上とプロセス変動による製品良品率低下の抑止が可能となる。
【００１３】
好ましくは上記に述べた膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素原子を含むシリコン酸化膜、タンタルを含む金属、銅を含む金属、タングステンを含む金属、有機物を含むシリコン酸化膜、リンホウ珪酸ガラス、リン珪酸ガラス、あるいはこれらの組み合わせからなることを特徴とする半導体装置の製造方法が提供される。これにより、様々なプロセスで製造した半導体デバイス上の膜に対して、上記までに述べたような効果を得ることが可能となる。
【００１４】
好ましくは上記における制御を実現するための、研磨パッドの圧力、残留段差もしくは膜厚、および研磨速度をモニタリングするプロセスモニタ装置と、プロセスモニタ装置からの情報を受け取り、この情報を処理して研磨後の残留段差を算出する情報処理装置を有することを特徴とする半導体装置の製造システムが提供される。これにより、高スループットでかつプロセス変動による製品良品率低下を抑止可能な半導体製造が可能となる。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
本発明によれば、ＣＭＰ研磨における残留段差を規定値以下としつつ、膜堆積プロセスとＣＭＰプロセスの製造スループット向上とコスト抑制を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
本発明に係る実施の形態を、図１〜図４を用いて半導体装置の製造方法を説明し、図５および図６を用いて半導体装置の製造システムを説明する。
【００１９】
（半導体装置の製造方法）
図１は、半導体装置の断面形状を示す説明図である。図１において、基板上に配線１５が配置されている領域と、配置されていない領域が存在する。配線１５の上部には配線同士を絶縁するための酸化膜を形成する。酸化膜の形成後には配線１５上の酸化膜はＺ１なる膜厚で形成され、酸化膜表面の断面形状は線１１で示されるような形状になっている。
【００２０】
この際、配線１５の上部と配線がない部分との間に生じる段差はｓ１なる高さを持っている。通常、ｓ１の値はほぼ配線１５の高さと同等となり、３００ｎｍ〜６００ｎｍ程度の値を持つ。このような大きな段差を放置したまま上層のリソグラフィ工程を実施すると、露光装置の焦点深度の大きさ以上に段差が大きくなると、露光不良や断線などの不良要因となる。
【００２１】
そこで、ＣＭＰ工程により段差を軽減することが行われる。ＣＭＰ工程では酸化膜を研磨し、これにより段差が軽減され、酸化膜表面の断面は線１２で表されるような形状となり、最大残留段差はｅ１となる。ここで、上記に述べた最大残留段差を、半導体装置例えば半導体デバイスチップ内（通常数ｍｍ角）で最大の残留段差と定義する。段差を完全に解消するためには理論上無限の時間が必要となるため、現実のプロセスでは残留段差ｅ１が必ず発生する。
【００２２】
そこで、ＣＭＰプロセスの研磨量ｄ１を決める際には、最大残留段差ｅ１＜規定値（以降ｅ２と呼ぶ）となるように十分な大きさのｄ１を用いるのが通例である。このためには、試験研磨を実施する必要があり、全製品種について最適なｄ１，Ｚ１を求めるには多くの時間を要する。
【００２３】
そこで、通常は典型的なパターン配置がなされた試験用チップを使って、ｄ１，Ｚ１を決定していた。しかし、実際の製品は、試験用チップとは異なるパターン配置を持っているため、あらゆる製品種で十分な大きさのｄ１を確保するためには、例えオーバースペックであったとしても必要以上の厚さの膜ｄ１を堆積する必要がある。
【００２４】
以上のようなことから、従来はテストチップを用いて製品種によらず十分な大きさのＺ１やｄ１を与えることが実施されていた。このような従来方式を、試験用チップを用いず、かつ製品種ごとに最適なＺ１，ｄ１を与えるように変えることで、製造時間のオーバーヘッドを解消できると考えられる。
【００２５】
そこで、本発明の実施の形態では、図２のようにＣＭＰシミュレーション手法を用いて最大残留段差ｅ１＜規定値ｅ２となる研磨量ｄ２を決定する。図２は、研磨量（Ｄ）に対する最大残留段差（ｅ１）の大きさをシミュレーションによって求めた結果を示すグラフである。
【００２６】
ＣＭＰシミュレーション手法については、これまでに多くの研究が成されており、例えばＴａｂｅｒ  Ｈ．Ｓｍｉｔｈ，Ｓｉｍｏｎ  Ｊ．Ｆａｎｇ，Ｄｕａｎｅ  Ｓ．Ｂｏｎｉｎｇ，Ｇｒｅｇ  Ｂ．Ｓｈｉｎｎ，ａｎｄ  Ｊｅｒｒｙ  Ａ．Ｓｔｅｆａｎｉ，“Ａ  ＣＭＰ  Ｍｏｄｅｌ  Ｃｏｍｂｉｎｉｎｇ  Ｄｅｎｓｉｔｙ  ａｎｄ  Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｃｉｅｓ，”  １９９９  Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ  ｆｏｒ  ＵＬＳＩ  Ｍｕｌｔｉｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｃｏｎｆｅｒｅｎｃｅ（ＣＭＰ−ＭＩＣ），Ｓａｎｔａ  Ｃｌａｒａ，Ｆｅｂ．１９９９．などが発表されている。
【００２７】
ＣＭＰシミュレーション手法では、研磨時間ｔおよび研磨量Ｄに対してチップ内の膜厚分布を計算することができる。研磨時間ｔを変えながらシミュレーションを実行していき、チップ内の残留段差が規格値（ｅ２）以下となったときの研磨時間をｔ２、研磨量をｄ２とする。この過程について、図３を用いて以下に説明する。図３は、ＣＭＰシミュレーションの過程を示すフロー図である。
【００２８】
まず、半導体装置の設計データを用意する。設計データには、半導体装置（通常数ｍｍ角）内に存在するあらゆるパターン（通常のＡｌ配線のほかＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）パターン、Ｃｕ配線用の溝パターン、コンタクト孔パターンなど）の形状が含まれている。このうち、研磨対象とする層のパターンだけを選び出し、メッシュ分割する（Ｓ１０１）。
【００２９】
図４は、このメッシュ分割の例を示す説明図である。最適なメッシュサイズは、対象とするＣＭＰプロセスにより異なるが、層間酸化膜の研磨では２０〜１００μｍ程度が妥当である。
【００３０】
次に、得られたメッシュ分割データにおいてパターン加工を実施する（Ｓ１０２）。この加工の内容も、対象とするＣＭＰプロセスにより異なるが、Ｏ3−ＴＥＯＳ（Ｔｅｔｒａｅｔｙｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜のようなコンフォーマルな膜の場合には、パターンサイズを拡大する処理が加えられる。メッシュ分割とパターン加工の順序は入れ替わっても構わない。
【００３１】
次に、加工したパターンを用いて、各メッシュでパターン密度を計算する（Ｓ１０３）。上記に述べたパターン密度とは、（注目メッシュに存在する加工されたパターンの占める面積）／（注目メッシュの面積）で求められる値のことである。パターン密度の計算は、半導体装置上に存在する全てのメッシュに対して実施される。
【００３２】
次に、このパターン密度の値を利用して研磨速度を求める（Ｓ１０３）。研磨速度を求める方法については、現在までに多くの方法が提唱されており、代表的なものは先に述べた文献にも記載されている。研磨速度を求めるには、研磨圧力、パターンの存在しない膜を研磨したときの研磨速度（以降ブランクレートと呼ぶ）、パッドのヤング率などに関連したパラメータが必要である。上記に述べたパラメータは、実際のＣＭＰ研磨プロセスを再現するように十分に調整されている必要がある。
【００３３】
次に、上記で求めた研磨速度を用いて、研磨時間ｔにおける半導体装置内の膜厚分布を求める（Ｓ１０４）。この処理は、半導体装置を分割している全メッシュでの膜厚を計算することに相当する。半導体装置中の膜厚の分布が分かるのであるから、当然、一番高い膜厚を示しているメッシュと一番低い膜厚を示しているメッシュの高さを比較することにより、半導体装置内の最大残留段差ｅ１を求めることができる。
【００３４】
次に、上記で求めた最大残留段差ｅ１が規格値ｅ２以内となっているかどうかを調べる（Ｓ１０５）。このとき、ｅ１＜ｅ２が満たされない場合には、研磨時間をΔｔだけ増やして（Ｓ１０６）、上記に述べた膜厚分布の計算を再実行する。一方、ｅ１＜ｅ２を満たした場合には、この時の研磨時間を最適研磨時間ｔ２として求める。ｔ２が求まれば同時に研磨量が求まり、この時の最適研磨量をｄ２とする。
【００３５】
以上のようにして得られた最適研磨量ｄ２をそのまま最適堆積量Ｚ２として用いても良いが、マージンがなくなり過剰研磨を起こすおそれがある。そこで、マージンをとるためには、ｄ２に１〜２の間の係数をかけてＺ２とすると良い。本発明者らの検討によれば、前記係数の値は１．２程度が適当であった。
【００３６】
以上のようにして求めた最適堆積量Ｚ２の値を使って膜堆積を実施し、さらに研磨段階では研磨量をｄ２とすれば速いスループットを得ながら、研磨平坦性の規格値も満足することが可能となる。また、本実施の形態において、Ｚ２とｄ２は製品種ごとに異なるため、Ｚ２およびｄ２の演算は製品種ごとに必要となる。
【００３７】
（半導体装置の製造システム）
図５は、半導体装置の製造システムを示す説明図である。図５における半導体装置の製造システムは、膜堆積装置２１、ＣＭＰ前処理装置２２、ＣＭＰ装置２３、プロセスモニタ装置２３１、情報処理装置２５、データサーバ２６、膜堆積制御装置２１１、ＣＭＰ制御装置２１２から構成されている。
【００３８】
この構成において、特に、情報処理装置２５は、コンピュータからなり、ＣＭＰ研磨後に生じる残留段差を算出し、この残留段差が規定値以内となる研磨量を予測する機能、ＣＭＰ装置の研磨特性により生じる残留段差の変化を予測する機能などを有する。また、プロセスモニタ装置２３１は、研磨パッドにかかる圧力分布、研磨パッドの硬度、研磨速度、残留段差もしくは膜厚などを製造ラインにおいてモニタリングする機能などを有する。
【００３９】
以下、図５に示した半導体装置の製造システムの動作について説明する。最適堆積量Ｚ２および研磨量ｄ２の値は、あらかじめ処理予定の製品種ごとに全て求めておき、図６のようなテーブル形式でデータサーバ２６に登録しておくことが望ましい。しかし、製品投入までの時間が極端に短い場合などについては、データサーバ２６に記憶された設計データを使い、情報処理装置２５でＺ２とｄ２を求めても良い。ここで求めたＺ２とｄ２は、データサーバ２６のテーブルに登録される。
【００４０】
処理対象となる半導体装置は、膜堆積制御装置２１１にデータサーバ２６から転送されたＺ２の値に従い、膜堆積装置２１によって膜堆積処理が実施される。次に、ＣＭＰ前処理装置２２によってＣＭＰ前処理工程が施される。次に、データサーバ２６のｄ２の値がＣＭＰ制御装置２１２に転送され、ＣＭＰ装置２３における研磨量が正確にｄ２に制御される。ＣＭＰ装置２３に連結されたプロセスモニタ装置２３１は、様々なモニタリング機能を有しており、例えば研磨パッドにかかる圧力分布、研磨パッドの硬度、研磨速度を研磨中にリアルタイム計測することができる。計測結果は、情報処理装置２５に転送され、ＣＭＰシミュレーション用のパラメータとして使われる。
【００４１】
通常、ＣＭＰにおいては、研磨パッドの特性が研磨枚数が増えていくに従って変化するため、１枚研磨するたびにパラメータは少しずつ変化していくことになる。情報処理装置２５は、上記に述べたように変化したパラメータを使ってシミュレーションを再度実施し、新たなＺ２とｄ２を求める。求められたＺ２の値によって膜堆積制御装置２１１は新たなＺ２の値だけ膜堆積を実施するよう膜堆積装置２１に指示する。新たなＺ２の値によって膜堆積された半導体装置は、ＣＭＰ前処理装置２２を経てＣＭＰ装置２３によって研磨される。この際、先ほど述べた新たに求めたｄ２の量だけＣＭＰ制御装置２１２の指示によって研磨される。
【００４２】
以上のようなサイクルを全ての半導体装置に対して実行すれば、研磨プロセスの微小なばらつきに追随しながら、最適な膜厚と研磨量を維持することが可能となり、製造スループットの向上と、規定値を超える残留段差の発生を抑制することが可能となる。
【００４３】
（半導体装置の製造システムの変形例）
上記半導体装置の製造システムにおいては、全ての半導体装置に対して、モニタリングとＺ２，ｄ２のフィードバックを実施する場合、情報処理装置２５の性能を超える量のシミュレーションが必要となる場合がある。また、多くの場合、全ての半導体装置に対してモニタリングが必要になるほどＣＭＰプロセスの変動は大きくない。
【００４４】
このようなことから、半導体装置の製造システムの変形例においては、全半導体装置ではなく、Ｎ（Ｎは正の整数）個の処理対象となる半導体装置に対して１回だけＺ２，ｄ２の見直しを行うものである。上記のＮはプロセスによっても異なるが、本発明者らの検討によれば、５程度までが許容範囲内と考えられる。
【００４５】
この半導体装置の製造システムの変形例によっても、上記半導体装置の製造システムと同様の効果が得られる。
【００４６】
（ＣＭＰプロセスの対象となる膜）
上記までに述べたＣＭＰプロセスの対象となる膜は、酸化膜として説明したが、本実施の形態においては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素原子を含むシリコン酸化膜、タンタルを含む金属、銅を含む金属、タングステンを含む金属、有機物を含むシリコン酸化膜、リンホウ珪酸ガラス、リン珪酸ガラス、あるいはこれらの組み合わせであっても、同様に適用することができ、同様の効果を得ることができる。
【００４７】
（本実施の形態の効果）
以上説明した本実施の形態において、半導体装置の製造方法および製造システムにおける効果をまとめると、以下の通りである。
【００４８】
（１）ＣＭＰ研磨後に生じる残留段差が規定値以内となる研磨量を予測し、その研磨量と同一もしくはより厚い膜をＣＭＰ装置で研磨する以前に予め堆積させることにより、過剰研磨を抑止でき、不良発生を抑制できる。また、過剰に厚い膜を膜堆積装置によって堆積する必要がなくなり、製造ターンアラウンドタイムを向上させることができる。
【００４９】
（２）堆積する膜の厚さが、残留段差が規定値以内となる研磨量の１倍から２倍までの厚さとすることにより、過剰研磨を抑止でき、不良発生を抑制できる。また、過剰に厚い膜を膜堆積装置によって堆積する必要がなくなり、製造スループットを向上させることができる。
【００５０】
（３）残留段差の量をＣＭＰプロセスのシミュレーションによって求めることにより、より精密な膜堆積量の予測が可能となり、過剰研磨の防止と過剰に厚い膜堆積の抑止が可能となる。
【００５１】
（４）研磨パッドにかかる圧力分布、研磨パッドの硬度、研磨速度などを製造ラインにおいてプロセスモニタ装置でモニタリングし、ＣＭＰ装置の研磨特性により生じる残留段差の変化を予測し、膜堆積プロセスにおける膜堆積装置を制御して膜厚が残留段差と同一もしくはより厚い膜を堆積させることにより、プロセスの変動に応じて膜堆積量を変更することが可能となり、更なるターンアラウンドタイムの向上とプロセス変動による製品良品率低下の抑止が可能となる。
【００５２】
（５）対象となる膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、炭素原子を含むシリコン酸化膜、タンタルを含む金属、銅を含む金属、タングステンを含む金属、有機物を含むシリコン酸化膜、リンホウ珪酸ガラス、リン珪酸ガラス、あるいはこれらの組み合わせからなることにより、様々なプロセスで製造した半導体デバイス上の膜に対して、上記までに述べたような効果を得ることが可能となる。
【００５３】
（６）研磨パッドの圧力、残留段差もしくは膜厚、および研磨速度をモニタリングするプロセスモニタ装置と、プロセスモニタ装置からの情報を受け取り、この情報を処理して研磨後の残留段差を算出する情報処理装置を有することにより、高スループットでかつプロセス変動による製品良品率低下を抑止可能な半導体製造が可能となる。
【００５４】
（７）上記（１）〜（６）により、ＣＭＰ研磨における残留段差を規定値以下としつつ、膜堆積プロセスとＣＭＰプロセスの製造スループット向上とコスト抑制を実現することができる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５６】
本発明は、半導体装置の製造技術に関し、特に、半導体製造におけるＣＭＰプロセスおよび膜堆積プロセスに利用可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る実施の形態において、半導体装置の製造方法における、半導体装置の断面形状を示す説明図である。
【図２】本発明に係る実施の形態において、半導体装置の製造方法における、研磨量に対する最大残留段差の大きさをシミュレーションによって求めた結果を示すグラフである。
【図３】本発明に係る実施の形態において、半導体装置の製造方法における、ＣＭＰシミュレーションの過程を示すフロー図である。
【図４】本発明に係る実施の形態において、半導体装置の製造方法における、メッシュ分割の例を示す説明図である。
【図５】本発明に係る実施の形態において、半導体装置の製造システムを示す説明図である。
【図６】本発明に係る実施の形態において、半導体装置の製造システムにおける、データベースの内容を示す説明図である。
【符号の説明】
【００５８】
１１…線（断面形状）、１２…線（断面形状）、１５：配線、
２１…膜堆積装置、２２…ＣＭＰ前処理装置、２３…ＣＭＰ装置、２５…情報処理装置、２６…データサーバ、２１１…膜堆積制御装置、２１２…ＣＭＰ制御装置、２３１…プロセスモニタ装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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