(57)【要約】      （修正有）【課題】マルチポートＳＲＡＭセルにおいてリードアクセスとライトアクセスの並行実行時においても、低電圧のもとで正確にデータの書込および読出を実行する。【解決手段】メモリセル列に対応して電源制御回路（ＰＣＫ０−ＰＣＫｎ）を設け、各列単位で、リードアクセスとライトアクセスの並行実行時のアクセス態様に応じてセルソース線（ＶＤＭ，ＶＳＭ）の電圧レベルを設定する。【選択図】図４
2008047180.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が複数のポートを介してアクセス可能である複数のスタティック型メモリセル、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの第１の電源ノードに結合される複数の第１の電源線、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの第２の電源ノードに結合される複数の第２の電源線、および
各列に対応して配置され、各々が、動作モードおよびアクセスポート指示情報に従って、対応の列の第１および第２の電源線の電圧レベルを設定する複数の電源制御回路を備える、半導体記憶装置。
【請求項２】
各メモリセル列に対応して、前記複数のポート各々に対応して配置され、各々が対応の列のメモリセルに接続される複数のビット線対をさらに備え、
各前記電源制御回路は、
対応のメモリセル列の同じポートのビット線対の電位に従って対応の列の第１の電源線の電圧を調整する第１の電源電圧調整回路と、
前記対応のメモリセル列の同じポートのビット線対の電圧をそれぞれ検出し、該検出結果に従って、対応のメモリセル列の第２の電源線の電圧レベルを調整する第２の電源電圧調整回路とを備える、請求項１記載の半導体記憶装置。
【請求項３】
各前記電源制御回路は、
前記複数のポートのうちの少なくとも２つのポートからの同時アクセス時において、少なくとも１つのポートからのデータ読出アクセス時、対応の列の選択時において対応の第１の電源線の電圧を非選択時と同じ電圧レベルに維持し、前記少なくとも２つのポートからのアクセスがともにデータ書込アクセス時においては、対応の列の第１の電源線の電圧を低下させかつ対応の第２の電源線の電圧を非選択状態時と同じ電圧レベルに維持し、さらに、前記少なくとも２つのポートの一のポートがデータ読出であり、他のポートがデータ書込時においては、対応の列の第２の電源線の電圧を高くする、請求項１記載の半導体記憶装置。
【請求項４】
各前記電源制御回路は、対応の列の各ポートに対するビット線対それぞれに対応して設けられ、対応のビット線対の電圧がともに高レベルのとき、対応の第１の電源線を第１の電源ノードに結合する複数の第１の電源調整回路を備える、請求項１記載の半導体記憶装置。
【請求項５】
各前記電源制御回路は、
対応の列の各ポートに対して設けられるビット線対の電圧をそれぞれ受け、該対応のビット線対の電位がともに高レベルのとき、低レベルの信号を生成する複数のゲート回路と、
前記複数のゲート回路の出力信号の論理レベルが一致するとき対応の第２の電源線を第２の電源ノードに結合しかつ対応の複数のゲート回路の出力信号の論理レベルが不一致のとき、該対応の第２の電源線を第２の電源ノードから分離する電圧制御ゲート回路とを備える、請求項１記載の半導体記憶装置。
【請求項６】
各前記第１の電源線および各前記第２の電源線にそれぞれ設けられるクランプ素子をさらに備える、請求項１記載の半導体記憶装置。
【請求項７】
各前記電源制御回路は、対応の第２の電源線に対して設けられ、該対応の列の電位がすべて高電位のとき、対応の第２の電源線を第２電源ノードに結合するゲート回路を備える、請求項１記載の半導体記憶装置。
【請求項８】
各前記電源制御回路は、
各ポートに対応して設けられかつ対応の第２の電源線と前記第２の電源ノードとの間に直列に接続され、それぞれのゲートに対応のポートのビット線の電位を受ける複数のトランジスタを備える、請求項１記載の半導体記憶装置。
【請求項９】
行列状に配列され、各々が複数のポートを介してアクセス可能である複数のスタティック型メモリセル、
各前記メモリセル列に対応して配置され、各々が対応の列のメモリセルの第１の電源ノードに結合される複数の第１の電源線、
各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの第２の電源ノードに結合される複数の第２の電源線、
各列に対応して配置され、各々が、動作モードとアクセスポート指示情報に従って、対応の列の第１の電源線の電圧レベルを設定する複数の第１の電源制御回路、および
各メモリセル行に対応して配置され、各々が、前記動作モードと前記アクセスポート指示情報とに従って対応の行の第２の電源線の電圧を調整する複数の第２の電源線を備える、半導体記憶装置。
【請求項１０】
各前記第１の電源制御回路は、前記複数のポートのうちの少なくとも２つのポートからの同時アクセス時において対応の列へのデータ読出アクセス時には、対応の第１の電源線の電圧レベルを、非選択時と同一電圧レベルに維持し、対応の列への複数ポートからの同時アクセスがすべて書込データアクセスのときには、対応の第２の電源線の電圧レベルを低下させる、請求項９記載の半導体記憶装置。
【請求項１１】
各第２の電源制御回路は、対応のメモリセル行への複数ポートからのアクセス時、少なくとも１つのポートからのデータ読出アクセスが行なわれるときには、該対応の第２の電源線を、非選択時と同じ電圧レベルに維持し、書込アクセスのみが行なわれるときには、該対応の第２の電源線の電圧レベルを非選択時と異なる電圧レベルに設定する、請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、複数のポートから並行してアクセスすることのできるマルチポートスタティック型半導体記憶装置に関する。より特定的には、この発明は、データ読出およびデータ書込が並行して行なわれる場合においても、安定にデータの読出および書込を行なうことのできるマルチポートスタティック型半導体記憶装置の構成に関する。
【背景技術】
【０００２】
微細化技術の進展に伴って、素子の信頼性および装置の消費電力の観点から、電圧スケーリングが必要とされる。しかしながら、微細化に伴って、素子の製造パラメータのばらつきまたはマスク位置合わせずれの影響が大きくなる。スタティック型半導体記憶装置（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）のメモリセルにおいても、このメモリセルのトランジスタの電気的特性（しきい値電圧等）のばらつきが大きくなると、動作マージンが低下する。このため、低電源電圧下においても、安定した読出および書込動作を両立する回路的工夫が必要とされる。
【０００３】
また、ＳＲＡＭには、一般的に、データの入出力ポートが一系統であるシングルポートＳＲＡＭと、データの入出力ポートが複数個設けられるマルチポートＳＲＡＭとに分類される。マルチポートＳＲＡＭは、特に、データ転送レートを改善する目的で使用される。通常、マルチポートＳＲＡＭにおいては、ポートが２つ設けられるデュアルポート（２ポート）ＳＲＡＭが使用される場合が多い。この２ポートＳＲＡＭでは、２つのポートを介して同時にアクセスすることができ、シングルポート単独動作と比較して、単純に、２倍の転送レートで動作することができ、高速動作に適している。
【０００４】
この２ポートＳＲＡＭの消費電流を低減することを意図する構成が、特許文献１（特開２００４−３６２６９５号公報）に示される。特許文献１に示される２ポートＳＲＡＭにおいては、データ読出を専用に行なうリードポートと、データ書込を行なうライトポートとの２つのポートが固定的に設けられる。メモリセルアレイにおいて、各列ごとに、メモリセルに電源電圧を供給するセル電源線が設けられる。メモリセルのデータの読出時、選択列に対しては、セル電源電圧が電源電圧ＶＤＤレベルに設定され、非選択列は、それより低い電圧（ＶＤＤ−Ｖｔｈ）レベルに設定される。選択列のメモリセルの電源電圧を高くすることにより、高速のデータ読出を図る。一方、また、非選択列の選択行においては、メモリセル電源電圧が低くされ、ビット線の電位変化を小さくして消費電流を低減する。データ書込時においては、セルの電源電圧は、データ読出時の非選択列の電圧レベルと同じ電圧ＶＤＤ−Ｖｔｈレベルに維持される。これにより、データ書込時におけるドライブトランジスタを介してのゲートリーク電流を低減し、書込時の消費電流を低減することを図る。
【０００５】
また、２ポートＳＲＡＭのスタティック・ノイズ・マージンＳＮＭを確保することを意図する構成が、特許文献２（特開２００６−１２７６６９号公報）に示される。この特許文献２に示される構成においては、同一行へ２つのポートから同時にアクセスするときには、選択ワード線の電圧を低くし、また異なる行への２つのポートからの同時アクセス時には、選択ワード線の電圧レベルを、高いまたは通常の電源電圧ＶＣＣの電圧レベルに設定する。これにより、メモリセルのアクセストランジスタのコンダクタンスを、同一行への複数ポートの同時アクセス時に小さくし、スタティック・ノイズ・マージンを確保することを図る。
【０００６】
この特許文献２は、また、別の構成として、同一行への２つのポートからの同時アクセス時、メモリセル電源線の電圧を高くして、スタティック・ノイズ・マージンを確保することを図る。また、別の実施例として、同一行への並行アクセスを禁止する構成を示す。
【０００７】
また、スタティック・ノイズ・マージンを確保しかつデータ書込特性を改善することを図る２ポートＳＲＡＭの構成が、特許文献３（特開平９−４５０８１号公報）に示される。この特許文献３においては、メモリセル電源線およびメモリセル接地線を各行に配置する。このメモリセル電源線またはメモリセル接地線を、書込時、所定期間ハイインピーダンス状態に設定する。
【０００８】
この特許文献３は、２つのポートからの同時アクセス時、アクセストランジスタの相互コンダクタンスｇｍがドライブトランジスタの相互コンダクタンスよりも小さく設定されており、データ読出速度が遅くなり、また書込マージンが低下するという問題を解消することを図る。データ読出時においては、メモリセル電源線およびメモリセル接地線は、非選択状態と同じ電圧レベルに維持される。
【０００９】
また、２ポートＳＲＡＭのメモリセル接地電圧または電源電圧を、メモリセル行単位で制御する構成が、特許文献４（特開平１１−２３２８７８号公報）に示される。この特許文献４に示される構成においては、メモリセル行に対応してプリチャージ線を配置する。このプリチャージ線は、対応の行のメモリセルのドライブトランジスタのソースノードに結合される。読出時およびスタンバイ状態時または非選択時においては、このプリチャージ線は、接地電圧レベルから、ワンショットパルスの形態で、電源電圧レベルに駆動され、Ｌレベルのストレージノードの電位を上昇させる。この後、プリチャージ線を、接地ノードから分離して、データの書込を行なって、書込完了後、再びプリチャージ線を接地ノードに結合する。
【００１０】
この特許文献４は、このプリチャージ線による内部のストレージノードの電圧レベルの変動により、メモリセルを不安定状態として、書込電圧振幅値を小さくして、メモリセルのストレージノード内に伝達する。これにより、ビット線振幅を書込時においても小さくして（アクセストランジスタはＰチャネルトランジスタ）、高速の書込を実現することを図る。
【００１１】
また、このデータ読出時、メモリセルの接地電圧を高くすることにより、データ保持特性を改善することを意図する構成が、非特許文献１（C.H. Kim et al., “PVT-Aware Leakage Reduction for On-Die Caches With Improved Read Stability,”IEEE Journal of Solid-State Circuits, Vol.41, No.1, January 2006, pp.170-177.）に示される。この非特許文献１は、読出セルにおいて、接地ノードの電圧レベルを高くすることにより、メモリセルの伝達特性曲線が高い方へシフトし、スタティック・ノイズ・マージンが改善されることを示す。
【特許文献１】特開２００４−３６２６９５号公報
【特許文献２】特開２００６−１２７６６９号公報
【特許文献３】特開平９−４５０８１号公報
【特許文献４】特開平１１−２３２８７８号公報
【非特許文献１】C.H. Kim et al., “PVT-Aware Leakage Reduction for On-Die Caches With Improved Read Stability,”IEEE Journal of Solid-State Circuits, Vol.41, No.1, January 2006, pp.170-177.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
マルチポートＳＲＡＭにおいては、複数のポートを介して、並行してアクセスすることができる。今、２ポートＳＲＡＭにおいて、２つのポートから同時に２つのメモリセルにアクセスする場合を考える。特に、同じ列アドレスでかつ異なる行アドレスの２つのメモリセルに対して並行してアクセスする場合において、一方のポートから読出動作、他方のポートからは書込動作が行なわれる状態を考える。特許文献１に示される構成においては、メモリセル列単位で、セル電源線ＶＤＤの電圧レベルを調整する。書込時においては、セル電源電圧は、読出時の非選択時と同じ電圧ＶＤＤ−Ｖｔｈレベルであり、一方、読出時においては選択列のセル電源電圧は、電圧ＶＤＤレベルである。したがって、同一列に対して、データ書込およびデータ読出が行なわれる場合、このメモリセル電源線の電圧の制御の衝突が生じる。また、この場合、例えば、読出時と同様の制御を行なって、選択列を電源電圧ＶＤＤレベルに維持すること考える。この場合、メモリセルのスタティック・ノイズ・マージンが改善され、高速の読出を行なうことができるものの、書込時においては、メモリセル電源線の電圧が、電源電圧ＶＤＤレベルであり、高速の書込を行なうことができず、書込が遅くなる。
【００１３】
この特許文献１は、上述のような複数のポートからの同時アクセス時のセル電源電圧の制御については何ら考慮していない。
【００１４】
また、特許文献２に示される構成においては、同一行に対して、２つのポートから同時にアクセスする場合には、選択ワード線の電圧を低くするかまたはメモリセルの電源線を、行単位で高くする。したがって、同一行の異なるメモリセルに対して読出および書込を行なった場合、同様、メモリセルの電源線の電圧の制御が衝突し、同一行の異なる列のメモリセルへの同時読出アクセスおよび書込アクセスを行なうことができなくなる。特許文献２は、このような、データアクセス競合時の制御の衝突については考慮していない。
【００１５】
また、特許文献３に示される構成においては、各行ごとに配置されたメモリセル電源線またはメモリセル接地線を、書込時、書込完了までハイインピーダンス状態（フローティング状態）に維持する。読出時においては、セル電源線またはセル接地線は、セル電源電圧ＶＤＤまたは接地電圧ＶＳＳレベルに保持される。この特許文献３は、２つのポートからの同一行のメモリセルへのアクセス時においては、ビット線負荷が大きくなり、書込マージンが低下し、また、読出速度が遅くなる問題を解消することを図る。しかしながら、この特許文献３も、同一行の異なる列に対して、並行して書込および読出が行なわれる場合の、ワード線に接続されるメモリセルの電源電圧の制御については考慮していない。
【００１６】
特許文献４は、読出およびスタンバイ時とライトアクセス時とで、メモリセル行ごとに配置されるプリチャージ線の電圧制御態様を異ならせている。特に、書込時において、プリチャージ線の電圧を上昇させて、メモリセルの記憶ノードの電位を上昇させて、スタティック・ノイズ・マージンを小さくする。したがって、この場合、同一行の非選択メモリセルのスタティック・ノイズ・マージンが劣化し、データ破壊が生じる可能性がある。また、この特許文献４においても、書込および読出が同一行の異なる列に対して並行して行なわれる場合のメモリセル電源電圧の制御の衝突の問題については考慮していない。
【００１７】
また、メモリセル列単位で、メモリセルの電源電圧または接地電圧を調整する構成も考えられる。しかしながら、この場合においても、同一列で異なる行のメモリセルにアクセスする場合、並行してデータ書込とデータ読出が行なわれる場合、同様、メモリセルの電源電圧またはメモリセルの接地電圧の制御の競合が生じる。
【００１８】
非特許文献１においては、単に、シングルポートＳＲＡＭにおいて、メモリセル行ごとに、仮想接地線を配置し、非選択メモリブロックの仮想接地線の電圧レベルを接地電圧よりも高い電圧レベルに維持し、リーク電流を低減する構成が示されているだけである。アクセス競合の問題については、この非特許文献１は何ら考慮していない。
【００１９】
それゆえ、この発明の目的は、データの書込および読出が並行して行なわれる場合においても、安定にデータの書込および読出を高速で行なうことのできるマルチポートスタティック型半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２０】
この発明の第１の観点に係る半導体記憶装置は、行列状に配列され、各々が複数のポートを介してアクセス可能である複数のスタティック型メモリセルと、各メモリセル列に対応して配置され、各々が対応の列のメモリセルの第１の電源ノードに結合される複数の第１の電源線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルの第２の電源ノードに結合される複数の第２の電源線と、各メモリセル列に対応して配置され、各々が、アクセスポートと動作モードとに従って、対応の列の第１および第２の電源線の電圧レベルを設定する複数の電源制御回路を備える。
【００２１】
この発明の第２の観点に係る半導体記憶装置は、行列状に配列され、各々が複数のポートを介してアクセス可能である複数のスタティック型メモリセルと、各メモリセル列に対応して配置され、各々が対応の列のメモリセルの第１の電源ノードに結合される複数の第１の電源線と、各メモリセル行に対応して配置され、各々が対応の行のメモリセルの第２の電源ノードに結合される複数の第２の電源線と、各メモリセル列に対応して配置され、各々が、動作モードとアクセスポートとに従って、対応の列の第１の電源線の電圧レベルを設定する複数の第１の電源制御回路と、各メモリセル行に対応して配置され、各々が、この動作モードとアクセスポート指示とに従って対応の行の第２の電源線の電圧レベルを調整する複数の第２の電源制御回路を備える。
【発明の効果】
【００２２】
この発明の第１の観点に係る半導体記憶装置においては、メモリセル列単位で、動作モードおよびポートアクセスに従って、第１および第２の電源線の電圧レベルを設定する。これにより、メモリセル列単位で、メモリセルの電源電圧（接地電圧を含む）を、起こり得る動作状態の組合せすべてに対して、最適な電圧レベルにメモリセル電源電圧を設定することができ、効果的に書込マージンをスタティック・ノイズ・マージンに悪影響を及ぼすことなく拡大することができる。
【００２３】
また、この発明の第２の観点に係る半導体記憶装置においては、メモリセル列単位で第１の電源線の電圧を動作モードおよびポート指示に従って調整し、また、メモリセル行単位で、動作モードおよびアクセスポートに従って第２の電源線の電圧レベルを調整する。したがって、この場合においても、同一行異なる列および異なる行かつ同一列のアクセスに対して、効果的に、これらのメモリセルの電源電圧（接地電圧を含む）を設定することが可能となり、読出時のスタティック・ノイズ・マージンに悪影響を及ぼすことなく、書込マージンを拡大することができる。
【００２４】
また、低電源電圧動作を実現することができるため、以下の効果も得ることができる。すなわち、動作下限電圧は、プロセスばらつきに起因して決定される。プロセスばらつきに起因するトランジスタの動作特性のばらつきがある場合、動作電源電圧を低下させると、局所ばらつき（局所領域におけるトランジスタ特性のバラツキ）の大きいビットセルから不良となる。読出動作と書込動作とでは、不良の発生する特性が異なり、動作を保証する動作下限電圧は、読出下限電圧および書込下限電圧のうち、高い方の下限電圧レベルにより決定される。従って、動作下限電圧は、読出動作および書込動作のうちの悪い方の特性により決定される。たとえば、ＮチャネルＭＯＳトランジスタのドレイン電流が小さく、ＰチャネルＭＯＳトランジスタのドレイン電流が大きくなる方向にプロセスが偏った場合（ＮＭＯＳが低速（スロー）、ＰＭＯＳが高速（ファースト））、アクセストランジスタおよびドライブトランジスタの電流駆動力が小さくなるため、書込特性が劣化する。負荷トランジスタは大きな電流を供給できるため、データ保持特性は大きくなる。したがって、この場合、書込特性により、動作下限電圧が決定される。この場合においても、書込マージンを拡大することにより、動作下限電圧を低下させることができ、従来の規格電圧で不良として処理された半導体記憶装置を、良品として用いることができ、歩留りを改善することができる効果が得られる。
【発明を実施するための最良の形態】
【００２５】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１と、メモリセル列それぞれのメモリセル電源電圧を、各列単位で調整するセル電源制御ユニット２を含む。
【００２６】
メモリセルＭＣは、その構成は後に説明するが、一例として２ポートメモリセルであり、ポートＡおよびポートＢから並行してアクセスすることができる。ポートＡに対して、メモリセル列それぞれに対応してポートＢビット線対ＢＬＰＡ０−ＰＬＰＡｎが設けられ、メモリセル行それぞれに対応して、ポートＡワード線ＷＬＡ０−ＷＬＡｍが設けられる。また、ポートＢに対して、メモリセル各行に対応してポートＢワード線ＷＬＢ０−ＷＬＢｍが設けられ、メモリセル列それぞれに対応してポートＢビット線対ＢＬＰＢ０−ＢＬＰＢｎが設けられる。ポートＡビット線対ＢＬＰＡ（ＢＬＰＡ０−ＢＬＰＡｎを代表的に示す）およびポートＢビット線対ＢＬＰＢ（ＢＬＰＢ０−ＢＬＰＢｎを代表的に示す）の各々は、相補ビット線ＢＬおよび／ＢＬの対を含む。
【００２７】
メモリセルアレイ１においては、メモリセル列単位でその電圧レベルが設定されるセル電源線ＰＶＬ０−ＰＶＬｎが配設される。セル電源線ＰＶＬ０−ＰＶＬｎの各々は、ハイ側電源線ＶＤＭとロー側電源線ＶＳＭとを含む。
【００２８】
セル電源制御ユニット２は、メモリセル列それぞれに対して設けられる電源制御回路ＰＣＫ０−ＰＣＫｎを含む。これらのセル電源制御回路ＰＣＫ０−ＰＣＫｎは、アクセスポートと動作モードとに従って、対応の列のセル電源線ＰＶＬ（ＰＶＬ０−ＰＶＬｎ）の電圧レベルを設定する。
【００２９】
この動作モードおよびアクセスポートの検出手法としては、動作モード指示とアクセスポート指示情報と列選択信号とに従って、対応の列へのアクセス態様（選択／非選択、書込／読出）を検出する方法が用いられても良い。しかしながら、本実施の形態１においては、対応の列のビット線対の電圧を検出して、アクセスポートおよび動作態様を検出する。すなわち、電源制御回路ＰＣＫ０−ＰＣＫｎは、それぞれ、対応の列のビット線対ＢＬＰＡおよびＢＬＰＢの電圧レベルに従って動作モードを検出し、かつ対応の列が選択されたかを判定して、対応のセル電源線ＰＶＬへのセル電源電圧の供給を選択的に遮断する（フローティング状態に設定するまたは別の電圧レベルに設定する）。
【００３０】
半導体記憶装置は、さらに、ポートＡ内部行アドレス信号ＲＡＡに従ってアドレス指定された行に対応するポートＡワード線を選択状態へ駆動するポートＡ行選択駆動回路３ａと、ポートＡ内部列アドレス信号ＣＡＡに従って選択列に対応するポートＡビット線対を選択するポートＡ列選択回路４ａと、データ書込時、ポートＡ列選択回路４ａにより選択された列に対応するビット線対へ書込データを伝達するポートＡ書込回路５ａと、データ読出時、ポートＡ列選択回路４ａにより選択された列に対応するビット線からのデータを検知し増幅して読出データを生成するポートＡ読出回路６ａと、外部からのポートＡアドレス信号ＡＤＡとポートＡ書込指示信号ＷＥＡとポートＡチップイネーブル信号ＣＥＡとに従って、ポートＡに対する内部行アドレス信号ＲＡＡ、ポートＡ用内部列アドレス信号ＣＡＡおよびポートＡアクセス動作に必要な制御信号を生成するポートＡ制御回路７ａを含む。
【００３１】
この半導体記憶装置は、さらに、ポートＢアクセスのために、ポートＡと同様、内部行アドレス信号ＲＡＢに従ってアドレス指定された行に対応するポートＢワード線ＷＬＢを選択状態へ駆動するポートＢ行選択駆動回路３ｂと、ポートＢ内部列アドレス信号ＣＡＢに従って選択列に対するポートＢビット線対ＢＬＰＢを選択するポートＢ列選択回路４ｂと、データ書込時、ポートＢ列選択回路４ｂにより選択された列に対応するビット線対へ書込データを伝達するポートＢ書込回路５ｂと、データ読出時、ポートＢ列選択回路により選択された列に対応するビット線からのデータを検知し増幅して読出データを生成するポートＢ読出回路６ｂと、ポートＢに対する外部からのアドレス信号ＡＤＢとポートＢ書込指示信号ＷＥＢとポートＢチップイネーブル信号ＣＥＢとに従って、内部行アドレス信号ＲＡＢ、内部列アドレス信号ＣＡＢおよびポートＢのアクセス動作に必要な制御信号を生成するポートＢ制御回路７ｂを含む。チップイネーブル信号ＣＥＡおよびＣＥＢは、ポートＡおよびＢのアクセス時に活性化される。このチップイネーブル信号ＣＥＡおよびＣＥＢによりアクセスポートを知ることができる。
【００３２】
行選択駆動回路３ａおよび３ｂは、各々、行アドレス信号をデコードするロウデコーダおよびこのローデコード結果に従って選択ワード線を選択状態へ駆動するワード線駆動回路を含み、対応の制御回路７ａおよび７ｂからのワード線活性化タイミング信号に従って、選択行に対応するワード線ＷＬＡ，ＷＬＢを選択状態へ駆動する。同様、列選択回路４ａおよび４ｂも、対応のポート制御回路７ａおよび７ｂからの列選択タイミング信号に従って、与えられた列アドレス信号ＣＡＡ，ＣＡＢをデコードし、このデコード結果に従って生成される列選択信号に基づいて選択列に対応するビット線を選択する。
【００３３】
書込回路５ａおよび５ｂは、各々、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩＡ，ＤＩＢに従って内部書込データを生成する。読出回路６ａおよび６ｂは、各々、センスアンプ回路および出力バッファを含む、データ読出モード時、センスアンプにより検知、増幅されたデータを出力バッファでバッファ処理して外部読出データＤＯＡ，ＤＯＢを生成する。
【００３４】
書込回路５ａ、５ｂおよび読出回路６ａ、６ｂは、各々、複数ビットのデータの書込および読出をそれぞれ行なってもよく、また、メモリセルアレイ１が１ビットの入出力データに対応して配置されていてもよい。
【００３５】
なお、メモリセルアレイ１において、また、各ビット線対ＢＬＰＡ０−ＢＬＰＡｎおよびＢＬＰＢ０−ＢＬＰＢｎ各々に対応して、ビット線を所定の電圧レベルにプリチャージしかつデータ読出時に読出電流（カラム電流）を供給するビット線負荷回路が設けられる。しかしながら、図１においては、図面の煩雑化を避けるために、ビット線負荷回路は示していない。
【００３６】
なお、ここでは、並行アクセス（同時アクセス）は、デュアルポートＳＲＡＭの動作サイクルがクロック信号により規定され、各ポートがクロック信号に同期してアクセスを行い、同一サイクルにおいてポートＡおよびポートＢがデュアルポートＳＲＡＭへアクセスする状態を示すものと規定する。しかしながら、クロック信号と非同期で各ポートがアクセスを行う場合においても、本発明の構成は適用可能である。また、同一行活動一列のメモリセルへのアクセスは、両ポートが読出アクセスを行う場合には許可されるが、それ以外は、優先順位に従ってアクセス制御が行われるかまたはアクセス競合として両アクセスが禁止される。これらのアクセス調停は、図示しないアクセス仲裁回路において行われる。このアクセス仲裁は、アドレス比較および動作モード検出により実行される。
【００３７】
図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２において、メモリセルＭＣは、フルＣＭＯＳデュアルポートＳＲＡＭセルで構成される。メモリセルＭＣは、ハイ側電源ノードＶＨとストレージノードＮＤ１との間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ:負荷トランジスタ）ＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬとの間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１（ドライブトランジスタ）と、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）ＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬとの間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２（ドライブトランジスタ）と、ポートＡワード線ＷＬＡ上の電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれ、ポートＡビット線ＢＬＡおよび／ＢＬＡに結合するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）ＮＱ３ＡおよびＮＱ４Ａと、ポートＢワード線ＷＬＢ上の電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれ、ポートＢビット線ＢＬＢおよび／ＢＬＢに結合するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）ＮＱ３ＢおよびＮＱ４Ｂを含む。
【００３８】
この図２に示すメモリセルＭＣの構成において、ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＱ２およびＮＱ２が、ＣＭＯＳインバータを構成する。これらのインバータの入力および出力が交差結合され、インバータラッチを構成する。したがって、ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。
【００３９】
図３は、図２に示すメモリセルＭＣのＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２のインバータラッチの伝達特性を示す図である。図３において、横軸にストレージノードＮＤ１の電圧レベルを示し、縦軸に、ストレージノードＮＤ２の電圧レベルを示す。曲線ｋ１が、ＭＯＳトランジスタＰ１、ＮＱ１およびＮＱ３ＡまたはＮＱ３Ｂで構成されるインバータ特性を示し、曲線ｋ２が、ＭＯＳトランジスタＰＱ２、ＮＱ２、およびＮＱ４ＡまたはＮＱ４Ｂで構成されるインバータの特性を示す。この曲線ｋ１および曲線ｋ２は、一方の曲線を傾き４５°の曲線に対して対称に折り返した関係にある。これらの曲線ｋ１および曲線ｋ２において、いわゆる「セルの目」と呼ばれる領域が形成される。この「セルの目」における図において破線で示す内接正方形の１辺の長さは、データ保持時および読出時のスタティック・ノイズ・マージンＳＮＭと称され、保持データの安定性を示す。このスタティック・ノイズ・マージンＳＮＭは、また曲線ｋ１およびｋ２の正方形の対角線または内接円の直径で規定される場合もある。曲線ｋ１およびｋ２の両端の交点Ｓ１およびＳ２は、安定点を示し、点Ｓ１が、データ“０”を示し、点Ｓ２が、データ“１”を示す。
【００４０】
この入出力伝達特性において、ハイ側電源電圧ＶＤＤの電圧レベルが低下した場合、曲線ｋ１が、曲線ｋｋ１に移動し、曲線ｋ２が、曲線ｋｋ２に移動し、応じて、スタティック・ノイズ・マージンが低下し、データの安定性が劣化する。また、ロー側電源電圧ＶＳＳを上昇させた場合、曲線ｋ２および曲線ｋ１が、同様、ハイ側電源電圧ＶＤＤの低下時と反対の方向に変化し、同様、スタティック・ノイズ・マージンが劣化する。
【００４１】
データ書込時においては、アクセストランジスタＮＱ３ＡおよびＮＱ４ＡまたはＮＱ３ＢおよびＮＱ４Ｂを介して内部のストレージノードＮＤ１およびＮＤ２が、ビット線ＢＬＡおよび／ＢＬＡまたはＢＬＢおよび／ＢＬＢに結合される。このときのメモリセルの入出力伝達特性としては、この図３に示す交点Ｓ２またはＳ１が存在せず、曲線ｋ１およびｋ２は、この部分で開いた状態となり、したがって単一の安定点を持つことが必要となる。データ書込時において、メモリセルのラッチ力が大きい場合、データの反転が生じず、データの書込を行なえない。したがって、安定にデータを書込むためには、メモリセルのラッチ力を小さくして書込マージンを大きくする必要がある。しかしながら、メモリセルのラッチ力を小さくした場合、データ読出時において、ストレージノードＮＤ１およびＮＤ２が対応のビット線に結合された場合、ビット線電圧に応じて保持データが反転する可能性がある。
【００４２】
シングルポート構成のメモリセルの場合、データ書込時に、選択列のセル電源電圧ＶＤＤまたはＶＳＳの電圧レベルを変化させて、セルのデータ保持の安定性を低下させて書込マージンを増大させることが可能である。しかしながら、デュアルポート（２ポート）ＳＲＡＭの場合、同一列において、データの書込および読出が並行して行なわれる場合がある。この場合、単に書込モードに応じて、セルの電源電圧を変化させた場合、データ読出対象のメモリセルのデータ保持特性が劣化しており、データが破壊される可能性がある。したがって、この電源制御回路ＰＣＫ０−ＰＣＫｎにおいては、同時アクセス時、データアクセスモードが書込モードであるか読出モードであるかを判定し、そのモードと対応の列の選択／非選択の組合せに従って、選択列および非選択列のセル電源電圧ＶＤＤまたはＶＳＳの電圧レベルを設定する。
【００４３】
図４は、図１に示すメモリセルアレイ１の電源線の配置をより具体的に示す図である。図４においては、メモリセルＭＣが、４行４列に配列される場合を一例として示す。メモリセル行それぞれに対応して、ポートＡワード線ＷＬＡ０−ＷＬＡ３およびポートＢワード線ＷＬＢ０−ＷＬＢ３が設けられる。メモリセル列に対応してビット線対は設けられるが、図４においては、図面を簡略化するために示していない。このメモリセル列に対応して、セル電源線ＰＶＬ０−ＰＶＬ３として、ハイ側ソース線ＶＤＭ０−ＶＤＭ３とロー側ソース線ＶＳＭ０−ＶＳＭ３が配置される。メモリセル列それぞれに対応して、セル電源制御回路ＰＣＫ０−ＰＣＫ３が設けられ、これらのセル電源制御回路ＰＣＫ０−ＰＣＫ３が、対応の列への同時アクセス時において、アクセス態様に応じて、対応のソース線ＶＤＭ０，ＶＳＭ０−ＶＤＭ３，ＶＳＭ３の電圧レベルを調整する。
【００４４】
図５は、図４に示すセル電源制御回路ＰＣＫ０−ＰＣＫ３が、各動作態様の組合わせに応じて設定するソース線ＶＤＭおよびＶＳＭの電圧レベルを一覧にして示す図である。この図５においては、同一列アドレスで異なる行アドレスで２つのポートから同時にアクセスされた場合の動作状態と対応のセル電源線の電圧を示す。図５においては、セル電源電圧の標準電圧ＶＤＤが、１．２Ｖである。
【００４５】
この図５に示すように、同一列で異なる行のメモリセルへのアクセス時の状態としては、ポートＡおよびポートＢの２つのポートが存在するため、状態の組合せとして４つの動作状態が存在する。
【００４６】
（ｉ）  ポートＡおよびポートＢがともに読出モードのとき：
選択列および非選択列にかかわらず、ハイ側ソース線ＶＤＭの電圧レベルは１．２Ｖに設定され、ロー側ソース線ＶＳＭの電圧レベルが、０Ｖに設定される。この状態は、スタンバイ時の状態と同じである。
【００４７】
（ii）  一方のポートが読出モードで他方のポートが書込モードのとき：
選択列においては、ハイ側ソース線ＶＤＭが１．２Ｖに設定され、ロー側ソース線ＶＳＭが０．３Ｖに設定される。非選択列においては、ポートＡおよびＢは、ともに読出時と同じ状態となるため、ハイ側ソース線ＶＤＭが１．２Ｖ、ロー側ソース線ＶＳＭが接地電圧（０Ｖ）に維持される。
【００４８】
（iii）  ポートＡおよびポートＢがともに書込モードのとき：
選択列において、ハイ側ソース線ＶＤＭが０．９Ｖに設定され、ロー側ソース線ＶＳＭは０Ｖに設定される。非選択列においては、ビット線は、ポートＡおよびポートＢが、ともに読出を行なう場合または両ポートがスタンバイ状態と同じであり、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭが、それぞれ１．２Ｖおよび０Ｖに設定される。
【００４９】
すなわち、少なくとも１つのポートから読出が行なわれる場合、選択列においては、ハイ側ソース線ＶＤＭの電圧レベルは、１．２Ｖに設定される。ロー側ソース線ＶＳＭは、同一選択列において、読出および書込が並行して行なわれる場合に、０．３Ｖに設定される。このように、読出セルのスタティック・ノイズ・マージンの劣化を抑制しつつ、書込マージンを拡大する。
【００５０】
なお、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭの電圧変化幅は、０．３Ｖであるものの、この幅は、動作可能な範囲（例えば０ＶからＶＤＤ／２の範囲）で設定されればよく、必ずしも、０．３Ｖに限定されない。
【００５１】
また、非選択列において、図５において括弧内に示すように、ロー側ソース線ＶＳＭは、０．３Ｖと接地電圧（０Ｖ）よりも高くしても良い。この構成の場合、先の非特許文献１においても示されているように、メモリセルのドライブトランジスタのソース電圧が高くなり、リーク電流を低減することができる。また、非選択列のオン状態のドライブトランジスタが、そのゲート−ソース間電圧が低減されるため、ゲートリーク電流を低減することができる。また、ビット線の非選択列かつ選択行において、カラム電流による読出電流が小さくなり、非選択列におけるビット線電圧振幅を小さくして、動作時の消費電力を低減することができる。以下、各状態について説明する。
【００５２】
選択列において、ポートＡおよびポートＢ両者から、異なる行に対してデータ読出が行なわれる場合には、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭの電圧は変化されず、通常のシングルポートＳＲＡＭのデータ読出と同じ動作が行われる。したがって、このポートＡおよびポートＢ両者からの同時読出動作については、説明は省略する。
【００５３】
（ａ）読出アクセスと書込アクセスが並行して行われるとき:
今、図６に示すように、同一列に配置される２つのメモリセルＭＣａおよびＭＣｂに対し、それぞれ読出（リード）アクセスおよび書込（ライト）アクセスが行なわれる場合を考える。メモリセルＭＣａにおいては、ポートＡワード線ＷＬＡａが選択状態、ポートＢワード線ＷＬＢａは、非選択状態である。一方、メモリセルＭＣｂにおいては、ポートＡワード線ＷＬＡｂが非選択状態、ポートＢワード線ＷＬＢｂが、選択状態である。この場合、ハイ側ソース線ＶＤＭは、たとえば１．２Ｖに維持され、ロー側ソース線ＶＳＭが、０．３Ｖに維持される。すなわち、図７に示すように、アクセスサイクル時、時刻ｔａにおいて、ロー側ソース線ＶＳＭの電圧レベルを、接地電圧レベルから上昇させる。メモリセルＭＣｂにおいては、ドライブトランジスタのソース電圧が上昇し、ドライブトランジスタの電流駆動力を小さくして、書込マージンを増大させる。メモリセルＭＣａにおいても、データ読出が行なわれ、そのドライブトランジスタのソースノードの電位が、上昇する。この場合、若干スタティック・ノイズ・マージンＳＮＭが悪くなる可能性があるものの、ドライブトランジスタのソースノード電位上昇であり、ハイ側ソース線ＶＤＭの電圧レベルを低下させる場合に比べて、以下に説明するように、その劣化の度合は十分小さい。
【００５４】
図８は、ロー側ソース線ＶＳＭの電圧低下時の、メモリセルＭＣａの伝達特性を示す図である。図８において、横軸に、ノードＮＤ１の電圧を示し、縦軸に、ストレージノードＮＤ２の電圧を示す。実線で示す曲線は、ロー側ソース線ＶＳＭの電圧レベルを上昇させる場合の伝達特性を示し、点線で示す伝達特性は、ロー側ソース線ＶＳＭの電圧レベルが接地電圧レベルに維持された場合を示す。この図８に示すように、ロー側ソース線ＶＳＭの電圧レベルを上昇させた場合、伝達特性が図の左側に移行し、スタティック・ノイズ・マージンが確保される。
【００５５】
ハイ側ソース線ＶＤＭの電圧レベルを低下させた場合、セルの安定点が低電圧側に移行するため、伝達特性曲線の幅が小さくなり、スタティックノイズマージンが大きく低下する。従って、ハイ側ソース線ＶＤＭの電圧を電源電圧ＶＤＤに維持して、スタティックノイズマージンの劣化を抑制する。
【００５６】
前述の非特許文献１においては、仮想ソース線を用いて、ドライブトランジスタのソース電位を上昇させる場合、スタティック・ノイズ・マージンが改善されることを示している。これは、上述のように、ロー側ソース電位が上昇し、ドライブトランジスタの基板バイアス効果により、そのしきい値電圧が上昇し、データ反転が起きにくくなるためである。この非特許文献１は、その伝達特性の中央部での仮想接地線の電圧レベルを上昇させることにより、ＤＣ利得が増大し、セルの記憶データの反転が生じにくくなることを示している。したがって、この場合、非特許文献１の仮想接地線に対応するロー側ソース線ＶＳＭの電圧レベルを、メモリセルに流れる電流により、上昇させる（ロー側ソース線ＶＳＭをフローティング状態とする）。この場合、メモリセルの書込時の内部のストレージノードの電圧レベル反転までにメモリセルを流れる電流により、ロー側ソース線ＶＳＭの電圧を上昇させるため、書込／読出時に徐々に、このロー側ソース線ＶＳＭの電圧レベルが上昇する。従って、前述の非特許文献１に示されるように、スタティック・ノイズ・マージンＳＮＭが改善される。この非特許文献１においては、仮想接地線の電圧レベルを、接地電圧より高い電圧レベルに固定的に維持した場合、スタティック・ノイズ・マージンＳＮＭが、わずかに劣化することを示している。
【００５７】
したがって、図６に示すように、同一列において、データ読出（リード）とデータ書込（ライト）が並行して行なわれる場合、ロー側ソース線ＶＳＭの電圧レベルを上昇させることにより、高速にデータの書込を行なうことができ、また安定にデータの読出を行なうことができる。したがって、低電源電圧下においても、安定に動作させることができる。
【００５８】
（ｂ）２つのポートからのアクセスがともにデータ書込のライトアクセスのとき：
図９に示すように、２つのメモリセルＭＣａおよびＭＣｂに対して、ポートＡおよびポートＢ各々から、データの書込が行なわれる場合を考える。ワード線ＷＬＡａおよびＷＬＢｂが選択状態へ駆動される。メモリセルＭＣａおよびＭＣｂに並行してデータ書込を行なう場合、ハイ側ソース線ＶＤＭを、たとえば１．２Ｖから０．９Ｖの電圧レベルに低下させ、一方、ロー側ソース線ＶＳＭは接地電圧レベルに維持する。
【００５９】
すなわち、図１０に示すように、時刻ｔｂにおいて、書込アクセスが始まるとき、ハイ側ソース線ＶＤＭの電圧レベルを、電源電圧ＶＤＤレベル（たとえば１．２Ｖ）から、０．９Ｖの電圧レベルに低下させる（メモリセルを介して流れる電流により）。ロー側ソース線ＶＳＭは、接地電圧レベル（０Ｖ）に維持する。
【００６０】
すなわち、メモリセルＭＣａおよびＭＣｂにデータ書込を行なう場合、それぞれのビット線が書込データに応じてＭＯＳレベルにフルスイングされる。したがって、一方のメモリセルへの書込完了時（内部のストレージノードの論理レベルの反転が完了すると）、書込ドライバにより、ロー側ソース線ＶＳＭが接地電圧レベルに駆動される。したがって、このロー側ソース線ＶＳＭの電圧レベルを上昇させると、書込が非完了のメモリセルに対する書込マージンが低下する可能性がある。そこで、図１０に示すように、ハイ側ソース線ＶＤＭの電圧レベルを低下させ、ロー側ソース線ＶＳＭの電圧レベルは、接地電圧レベルに維持する。
【００６１】
この２つのポートから書込アクセスが並行して行なわれる動作をより以下に、詳細に説明する。
【００６２】
図１１は、メモリセルＭＣａおよびＭＣｂに並行して、データを書込む場合のビット線およびワード線電圧を、メモリセルの構成とともに示す図である。メモリセルＭＣａおよびＭＣｂは、各々同一構成を有し、構成要素については、図２に示すメモリセルＭＣと同じ参照番号を付す。
【００６３】
メモリセルＭＣａに対して、ワード線ＷＬＢａが選択状態（Ｈレベル）であり、ワード線ＷＬＡａは、選択状態（Ｌレベル）である。メモリセルＭＣｂに対しては、ワード線ＷＬＡｂが選択状態（Ｈレベル）であり、ワード線ＷＬＢｂが、Ｌレベルである。メモリセルＭＣａにおいては、アクセストランジスタＮＱ３ＡおよびＮＱ４Ａは、オフ状態、アクセストランジスタＮＱ３ＢおよびＮＱ４Ｂは、オン状態である。メモリセルＭＣｂにおいては、アクセストランジスタＮＱ３ＡおよびＮＱ４Ａは、オン状態、アクセストランジスタＮＱ３ＢおよびＮＱ４Ｂは、オフ状態である。
【００６４】
ビット線ＢＬＡおよび／ＢＬＡは、書込データに応じて、それぞれＬレベルおよびＨレベルに駆動される。ビット線ＢＬＢおよび／ＢＬＢは、それぞれ、データ書込時、ＨレベルおよびＬレベルに駆動される。今、この図１１に示すように、ハイ側ソース線ＶＤＭの電圧レベルを、ハイ側の電源電圧ＶＤＤ（１．２Ｖレベル）に維持し、ロー側ソース線ＶＳＭの電圧レベルを変更させる場合を考える。
【００６５】
図１２は、このロー側ソース線ＶＳＭの電圧レベルを低下させる場合の書込サイクル時の動作を示す信号波形図である。以下、図１２を参照して、図１１に示すメモリセルＭＣａおよびＭＣｂに対する書込動作について説明する。
【００６６】
アクセスサイクルが始まると、ポートＡビット線ＢＬＡ，／ＢＬＡが、それぞれ、図示しない書込回路によりＬレベルおよびＨレベルにそれぞれ駆動される。ポートＢビット線ＢＬＢおよび／ＢＬＢも、同様、図示しない書込回路により、それぞれ、ＨレベルおよびＬレベルに駆動される。
【００６７】
このアクセスサイクル開始時において、ロー側ソース線ＶＳＭは、その電圧レベルが上昇される。このロー側ソース線ＶＳＭの電位上昇の手法は後に詳細に説明するが、たとえば選択列において、ロー側ソース線ＶＳＭもフローティング状態に設定してセル電流により上昇させるかまたはクランプトランジスタを介して所定電圧レベルに維持する。
【００６８】
次いで、ワード線ＷＬＡｂおよびＷＬＢａが選択状態へ駆動される。メモリセルＭＣａにおいては、ストレージノードＮＤ１ａおよびＮＤ２ａが、それぞれ、ビット線ＢＬＢおよび／ＢＬＢに、アクセストランジスタＮＱ３ＢおよびＮＱ４Ｂを介して結合され、それぞれの電圧レベルが変化する。同様、メモリセルＭＣｂにおいても、アクセストランジスタＮＱ３ＡおよびＮＱ４Ａを介して、ストレージノードＮＤ１ｂおよびＮＤ２ｂが、それぞれ、ビット線ＢＬＡおよび／ＢＬＡに結合される。
【００６９】
メモリセルＭＣａの書込が完了すると、ストレージノードＮＤ１ａは、Ｈレベルであり、メモリセルＭＣａにおいてドライブトランジスタＮＱ２がオン状態となる。このとき、アクセストランジスタＮＱ４ｂがオン状態であり、ロー側ソース線ＶＳＭがビット線／ＢＬＢに結合され、その上昇した電圧レベルが、書込回路（ライトドライバ）により接地電圧レベルに駆動される。
【００７０】
したがって、このときにメモリセルＭＣｂにおいてデータ書込が完了していない場合、書込アシストが不足し、書込マージンが低下し、書込不良が生じる可能性がある。したがって、メモリセルＭＣａおよびＭＣｂに対し、並行して書込が行なわれるとき、セル特性またはポート制御回路の特性に応じて書込動作完了時点が異なる場合、遅いメモリセルに対して正確にデータ書込を行なうことができなくなる。
【００７１】
そこで、ハイ側ソース線ＶＤＭの電圧レベルを低下させ、ロー側ソース線ＶＳＭの電圧レベルは接地電圧レベルに維持する。
【００７２】
図１３は、このハイ側ソース線ＶＤＭを選択列において低下させる場合の動作を示す信号波形図である。
【００７３】
この図１３に示す動作波形における各ワード線およびビット線の電圧レベルは、図１１に示すものと同じであり、ワード線ＷＬＡｂおよびＷＬＢａが選択状態へ駆動され、ワード線ＷＬＡａおよびＷＬＢｂが非選択状態に維持される。ビット線ＢＬＡおよび／ＢＬＡには、それぞれＬレベルおよびＨレベルの信号が伝達され、ビット線ＢＬＢおよび／ＢＬＢには、それぞれＨレベルおよびＬレベルの信号が伝達される。
【００７４】
アクセスサイクルが始まると、ビット線ＢＬＡおよび／ＢＬＡが、図示しない書込回路により、それぞれＬレベルおよびＨレベルに駆動され、ビット線ＢＬＢおよび／ＢＬＢが、図示しない書込回路により、それぞれＨレベルおよびＬレベルに駆動される。このアクセスサイクル開始時に、ハイ側ソース線ＶＤＭの電圧レベルを低下させる。この状態においては、メモリセルＭＣａにおいて、書込データに応じてストレージノードＮＤ１ａおよびＮＤ２ａの電圧レベルが変化し、ストレージノードＮＤ１ａが、Ｈレベル、ストレージノードＮＤ２ａが、Ｌレベルに駆動される。書込完了時においてドライブトランジスタＮＱ４Ｂがオン状態あっても、ロー側ソース線ＶＳＭは、接地電圧レベルであり、Ｌレベルのビット線／ＢＬＢに結合されても、その電圧レベルの変化は生じない。
【００７５】
一方、メモリセルＭＣａにおいて、ストレージノードＮＤ２ａがＬレベルへ駆動されると、負荷トランジスタＰＱ１がオン状態となり、この負荷トランジスタＰＱ１およびドライブトランジスタＮＱ３ｂを介して、ハイ側ソース線ＶＤＭがビット線ＢＬＢに結合される。しかしながら、ワード線ＷＬＢａの電圧レベルが、セル電源電圧レベルであり、ストレージノードＮＤ１ａへは、このドライブトランジスタＮＱ３Ｂのしきい値電圧分低い電圧が伝達されるだけであり、このハイ側ソース線ＶＤＭの電圧レベルが、元の電源電圧（ＶＤＤレベル）へ上昇するのは抑制される。したがって、メモリセルＭＣａの書込が先に完了しても、ハイ側ソース線ＶＤＭの電圧レベルに対する影響は生じず、低下した状態にこのハイ側ソース線ＶＤＭの電圧レベルが維持される。したがって、メモリセルＭＣｂにおいても、書込が遅い場合でも、このハイ側ソース線ＶＤＭの電圧降下により、書込マージンは十分確保され、書込アシストは十分に与えられ、正確に、ストレージノードＮＤ１ｂおよびＮＤ２ｂが、それぞれ、書込データに応じたＬレベルおよびＨレベルに駆動される。
【００７６】
以上のように、２つのポートからの並行書込アクセス時において、ハイ側ソース線の電圧レベルを低下させることにより、安定かつ高速に、低電源電圧下においてもデータの書込を行なうことができる。また、選択列の非選択行のメモリセルについては、この動作態様の時にはハイ側電源ノード（ＶＨ）の電圧が低下されるものの、この非選択メモリセルのストレージノードは、ビット線から分離されているため、データ反転は生じず、安定にデータは保持される。
【００７７】
なお、同一行の異なる列のメモリセルへの並行アクセス時においては、各メモリセルにおいて、動作モードに応じて、対応のハイ側ソース線ＶＤＭまたはロー側ソース線ＶＳＭの電圧レベルが調整されればよい。また、異なる行および異なる列に対するメモリセルへの並行アクセス時においても、同様、個々の動作ノードに応じてセルのハイ側またはロー側ソース線の電圧が調整されれば良い。
【００７８】
このデュアルポートメモリにおいて、シングルポート動作が行なわれ、１つのポートからのみのアクセスが行なわれる場合、リードアクセスまたはライトアクセスに従って、リード／リードモードまたはリード／ライトモード時の電圧制御を行なえばよい。列単位で、各電源制御回路が、アクセスポートおよび選択列に応じて、対応のハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭの電圧レベルを制御すればよい。この電源制御回路の具体的構成については、以下の実施の形態において詳細に説明する。
【００７９】
以上のように、この発明の実施の形態１に従えば、各メモリセル列ごとに、動作モードおよびアクセスポートの組合せに応じて、ハイ側ソース線およびロー側ソース線の電圧レベルを調整しており、複数ポートを有するマルチポートＳＲＡＭにおいて、低電源電圧下においても、メモリセルのデータ保持特性（スタティック・ノイズ・マージン）を劣化させることなく書込マージンを増大させることができる。
【００８０】
［実施の形態２］
図１４は、この発明の実施の形態２に従う電源制御回路の構成を示す図である。図１４においては、１列のメモリセルＭＣに対する電源制御回路の構成を代表的に示す。また、図１４においては、ポートＡワード線ＷＬＡおよびポートＢワード線ＷＬＢは、図面の煩雑化を避けるために、示していない。ビット線ＢＬＡおよび／ＢＬＡは、列選択ゲート１０ａを介して、図１に示すポートＡ書込回路５ａおよびポートＡ読出回路６ａに結合される。この列選択ゲート１０ａは、図１に示すポートＡ列選択回路４ａに含まれる。同様、ビット線ＢＬＢおよび／ＢＬＢも、列選択ゲート１０ｂに結合される。この列選択ゲート１０ｂは、図１に示すポートＢ列選択回路４ｂに含まれ、ポートＢ書込回路５ｂおよびポートＢ読出回路６ｂに結合される。列選択ゲート１０ａおよび１０ｂは、それぞれ、列選択信号ＣＳＬＡおよびＣＳＬＢが選択状態のときに導通する。
【００８１】
電源制御回路ＰＣＫは、ハイ側ソース線（第１の電源線）ＶＤＭの電圧レベルを、動作モード情報およびアクセスポート情報に応じて電圧レベルを設定するハイ側電源制御回路（第１の電源電圧調整回路;第１の電源調整回路）ＰＣＫＨと、ロー側ソース線（第２の電源線）ＶＳＭの電圧レベルを、同様、動作モード情報およびアクセスポート情報に従って設定するロー側電源制御回路（第２の電源電圧調整回路）ＰＣＫＬを含む。
【００８２】
ハイ側電源制御回路ＰＣＫＨは、ビット線ＢＬＡおよび／ＢＬＡの電圧レベルを受ける２入力ＮＡＮＤゲート２０ａと、ビット線ＢＬＢおよび／ＢＬＢの電圧を受ける２入力ＮＡＮＤゲート２０ｂと、ＮＡＮＤゲート２０ａの出力信号に従って電源ノードをハイ側ソース線ＶＤＭに結合するＰチャネルＭＯＳトランジスタ２１ａと、ＮＡＮＤゲート２０ｂの出力信号に従って選択的に、ハイ側ソース線ＶＤＭを電源ノードに結合するＰチャネルＭＯＳトランジスタ２１ｂと、このハイ側ソース線ＶＤＭの下限電圧レベルを所定値クランプするキーパー素子２２を含む。
【００８３】
ＮＡＮＤゲート２１ａは、ビット線ＢＬＡおよび／ＢＬＡの電圧レベルがＨレベルのときに、その出力信号をＬレベルに決定する。ＮＡＮＤゲート２０ｂは、ビット線ＢＬＢおよび／ＢＬＢがともにＨレベルのときに、その出力信号をＬレベルに設定する。ＭＯＳトランジスタ２１ａおよび２１ｂは、それぞれ、ＮＡＮＤゲート２０ａおよび２０の出力信号がＬレベルのときに導通する。
【００８４】
キーパ素子２２は、ダイオード接続されるＰチャネルＭＯＳトランジスタで構成され、ハイ側ソース線ＶＤＭの下限電圧値を、電圧ＶＤＤ−Ｖｔｈｐレベルにクランプする。個々で、Ｖｔｈｐは、キーパ素子２２を構成するＭＯＳトランジスタのしきい値電圧の絶対値である。
【００８５】
ビット線ＢＬＡ、／ＢＬＡ、およびＢＬＢ、／ＢＬＢは、スタンバイ状態時においては、図示しないビット線負荷回路により、所定電圧レベルにプリチャージされ、その電圧レベルは、ＮＡＮＤゲート２０ａおよび２０ｂにおいてＨレベルと判定される。データ読出時においては、ビット線ＢＬＡおよび／ＢＬＡ、またはＢＬＢおよび／ＢＬＢの電圧レベルは、メモリセルの記憶データに応じて変化する。しかしながら、データ読出時においては、ビット線負荷回路とメモリセルのドライブトランジスタのオン抵抗と、ビット線負荷回路からのカラム電流とに応じて、電圧レベルが少し低下するだけであり、ビット線の電圧レベルは、ＨレベルであるとＮＡＮＤゲート２０ａおよび２０ｂにより判定される。
【００８６】
データ書込時においては、ビット線ＢＬＡおよび／ＢＬＡまたはＢＬＢおよび／ＢＬＢは、書込データに応じてフルスイングする。この場合には、ビット線対のうち一方のビット線が、Ｌレベルとなり、対応のＮＡＮＤゲート２０ａまたは２０ｂの出力信号がＨレベルとなる。したがって、これらのＮＡＮＤゲート２０ａおよび２０ｂを用いることにより、アクセス時において、動作モードの組合せ、特に、２つのポートからの書込が並行して行なわれる動作モードおよびアクセスポートを識別することができる。すなわち、両ポートからのアクセスが共にライトアクセスの時には、ＮＡＮＤゲート２０ａおよび２０ｂの出力信号が共にＨレベルとなり、ＭＯＳトランジスタ２１ａおよび２１ｂが共にオフ状態となり、ハイ側ソース線ＶＤＭをフローティング状態に設定することができる。このハイ側ソース線ＶＤＭがフローティング状態とされるときに、その電圧の下限値が、キーパ素子２２によりＶＤＤ−Ｖｔｈｐ以下に低下するのを防止する。
【００８７】
ロー側電源制御回路ＰＣＫＬは、ビット線ＢＬＡおよび／ＢＬＡの電圧を受けるＮＡＮＤゲート２５ａと、ビット線ＢＬＢおよび／ＢＬＢの電圧を受けるＮＡＮＤゲート２５ｂと、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号を受けるＥＸＮＯＲゲート２６と、ＥＸＮＯＲゲート２６の出力信号に従ってロー側ソース線ＶＳＭを接地ノードに結合するＮチャネルＭＯＳトランジスタ２７と、ロー側ソース線ＶＳＭの上限電圧レベルをクランプするキーパ素子２８を含む。
【００８８】
キーパ素子２８は、ダイオード接続されるＮチャネルＭＯＳトランジスタ２８で構成され、ロー側ソース線ＶＳＭの上限電圧値をＶｔｈｎの電圧レベルにクランプする。個々で、Ｖｔｈｎは、キーパ素子２８を構成するＮチャネルＭＯＳトランジスタのしきい値電圧を示す。
【００８９】
ＮＡＮＤゲート２５ａおよび２５ｂは、ＮＡＮＤゲート２０ａおよび２０ｂと同様、対応のビット線に対してデータ書込が行なわれかを識別する。ＥＸＮＯＲゲート２６は、一致検出ゲートであり、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号の論理レベルが同一のときに、Ｈレベルの出力信号を出力する。したがって、２つのポートから、並行して、読出アクセスが行なわれるかまたは２つのポートから並行して書込アクセスが行なわれるときに、Ｈレベルの信号を出力して、ロー側ソース線ＶＳＭを、接地電圧ＶＳＳレベルに維持する。２つのポートのうち、一方が読出アクセス、他方が書込アクセスの場合には、ＮＡＮＤゲート２５ａおよび２５ｂの一方がＨレベル、他方がＬレベルとなる。したがって、この場合には、ＥＸＮＯＲゲート２６の出力信号はＬレベルとなり、ロー側ソース線ＶＳＭは、接地ノードから切離される。
【００９０】
すなわち、ロー側電源制御回路ＰＣＫＬにおいても、ＮＡＮＤゲート２５ａおよび２５ｂにより、対応の列の動作モードおよびアクセスポートを検出し、ＥＸＮＯＲゲート２６とにより、この検出結果に従って対応の列のロー側電源線の電圧レベルを設定する。
【００９１】
キーパー素子２８は、ロー側ソース線ＶＳＭがフローティング状態に設定されたときに、ロー側ソース線ＶＳＭの電圧レベルが、そのしきい値電圧Ｖｔｈｎ以上に上昇するのを抑制する。これらのキーパー素子２２および２８により、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭの電圧レベルがフローティング状態時に、大きく変化して、メモリセルの記憶データが破壊されるのを防止する。
【００９２】
次に、ハイ側電源制御回路ＰＣＫＨおよびロー側電源制御回路ＰＣＫＬの動作について同一列へのアクセスの各動作状態について説明する。
【００９３】
（ａ）ポートＡおよびポートＢからのアクセスがともにリードアクセスのとき：
このモードにおいては、ビット線ＢＬＡおよび／ＢＬＡの電圧レベルはともにＨレベルであり、また、ビット線ＢＬＢおよび／ＢＬＢの電圧レベルもＨレベルである。したがって、ハイ側電源制御回路ＰＣＫＨにおいては、ＮＡＮＤゲート２０ａおよび２０ｂの出力信号がともにＬレベルとなり、ＭＯＳトランジスタ２１ａおよび２１ｂがオン状態となる。応じて、ハイ側ソース線ＶＤＭは、電源ノードに結合され、電源電圧ＶＤＤレベルに維持される。
【００９４】
一方、ロー側電源制御回路ＰＣＫＬにおいて、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号はともにＬレベルであるため、ＥＸＮＯＲゲート２６の出力信号がＨレベルとなり、ＭＯＳトランジスタ２７がオン状態となる。したがって、ロー側ソース線ＶＳＭは接地ノードに結合され、接地電圧ＶＳＳレベルに維持される。
【００９５】
（ｂ）一方のポートがリードアクセスで、他方のポートがライトアクセスのとき：
このモードにおいては、ハイ側電源制御回路ＰＣＫＨにおいて、ＮＡＮＤゲート２０ａおよび２０ｂの一方の出力信号がＨレベルである。したがって、ＭＯＳトランジスタ２１ａおよび２１ｂの一方がオン状態にあり、ハイ側ソース線ＶＤＭは、電源電圧ＶＤＤレベルに維持される。
【００９６】
ロー側電源制御回路ＰＣＫＬにおいては、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号の論理レベルが異なるため、ＥＸＮＯＲゲート２６の出力信号がＬレベルとなり、ＭＯＳトランジスタ２７がオフ状態となる。応じて、ロー側ソース線ＶＳＭがフローティング状態に設定される。この状態において、書込が行なわれるメモリセルにおいては、フリップフロップを構成するインバータにおいて記憶状態の反転が完了するまで、貫通電流が流れ、ハイ側ソース線ＶＤＭからロー側ソース線ＶＳＭに電流が流れ、また、書込回路からのＨレベル信号により、同様、電流がロー側ソース線ＶＳＭに流れ込む。したがって、この場合、ロー側ソース線ＶＳＭの電圧レベルが上昇する（ロー側ソース線ＶＳＭの上限電圧値はキーパ素子２８により設定される）。
【００９７】
（ｃ）ポートＡおよびポートＢからのアクセスがともにライトアクセスのとき：
このモードにおいては、ビット線ＢＬＡおよび／ＢＬＡの一方がＬレベルに駆動され、また、ビット線ＢＬＢおよび／ＢＬＢの一方が、Ｌレベルに駆動される。したがって、ハイ側電源制御回路ＰＣＫＨにおいて、ＮＡＮＤゲート２０ａおよび２０ｂの出力信号がともにＨレベルとなり、ＭＯＳトランジスタ２１ａおよび２１ｂがオフ状態となり、ハイ側ソース線ＶＤＭは、フローティング状態となる。メモリセルＭＣへのデータ書込時において、セル内部のフリップフロップを構成するインバータを介して、書込データにより記憶状態が反転するまでの期間、電流が流れ、このハイ側ソース線ＶＤＭの電圧レベルが低下する。
【００９８】
ハイ側ソース線ＶＤＭの電圧レベルの下限値は、キーパー素子２２のしきい値電圧の絶対値Ｖｔｈｐにより規定され、電圧ＶＤＤ−Ｖｔｈｐ以上の電圧レベルにハイ側ソース線ＶＤＭは維持される。
【００９９】
一方、ロー側電源制御回路ＰＣＫＬにおいては、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号はともにＨレベルとなり、応じて、ＥＸＮＯＲゲート２６の出力信号がＨレベルとなる。したがって、ＭＯＳトランジスタ２７が、オン状態となり、ロー側ソース線ＶＳＭは接地ノードに結合され、接地電圧ＶＳＳレベルに維持される。
【０１００】
以上のように、少なくとも１つのポートからアクセスが、リードアクセスの場合には、ハイ側ソース線ＶＤＭを電源電圧ＶＤＤレベル（たとえば１．２Ｖレベル）に維持し、リードおよびライトアクセスが並行して行なわれる場合には、ロー側ソース線ＶＳＭをフローティング状態として、メモリセルからの電流により、その電圧レベルを上昇させる。
【０１０１】
非選択列においては、選択ワード線に従って、対応のメモリセルのアクセストランジスタが導通状態にあり、データの読出が内部で行なわれる。したがって、非選択列においては、選択行および非選択行にかかわらず、何れのモードにおいても、単に選択列におけるリードおよびリードアクセスモードと同じ状態が実現され（列選択ゲート１０ａおよび１０ｂは、非導通状態である）、ハイ側ソース線ＶＤＭが電源電圧ＶＤＤレベル、ロー側ソース線ＶＳＭが、接地電圧ＶＳＳレベルに維持される。
【０１０２】
また、選択列かつ非選択行のメモリセルにおいては、動作態様に応じてハイ側またはろー側電源電圧が、変更されるものの、対応のビット線とは分離されており、記憶データの反転は生じない（キーパ素子２２および２８により読出マージンの劣化は抑制される）。
【０１０３】
スタンバイ状態時においても、同様、ビット線ＢＬＡ、／ＢＬＡ、ＢＬＢおよび／ＢＬＢは、図示しないビット線負荷回路により、所定電圧レベルにプリチャージされており、ソース線ＶＤＭおよびＶＳＭは、２つのポートからリードアクセスが並行して行なわれる場合と同じ状態に、設定される。
【０１０４】
１つのポートからのみアクセスが行なわれるシングルポート動作時においては、非アクセスポートに対して設けられたビット線の電位はＨレベルである。したがって、ハイ側電源制御回路ＰＣＫＨにおいては、ＭＯＳトランジスタ２１ａおよび２１ｂのうち、少なくとも、非アクセスポートに対して設けられたＭＯＳトランジスタ２１ａまたは２１ｂがオン状態となり、ハイ側ソース線ＶＤＭは、電源電圧ＶＤＤレベルに維持される。
【０１０５】
ロー側電源制御回路ＰＣＫＬにおいては、非アクセスポートに対して設けられるＮＡＮＤゲート２５ａまたは２５ｂの出力信号が、Ｌレベルである。アクセスポートが、ライトアクセスを行なう際には、対応のＮＡＮＤゲート２５ｂまたは２５ａの出力信号がＨレベルとなる。したがって、ＥＸＮＯＲゲート２６の出力信号は不一致状態を示すＬレベルであり、ロー側ソース線ＶＳＭは、接地ノードから分離される。アクセスポートがリードアクセスを行う場合には、ＥＸＮＯＲゲート２６の出力信号がＨレベルとなり、ロー側ソース線ＶＳＭは接地電圧ＶＳＳレベルに維持される。
【０１０６】
したがって、シングルポート動作時において、リードアクセス時においては、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭがそれぞれ、電源電圧ＶＤＤおよび接地電圧ＶＳＳに維持される。ライトアクセス時においては、ハイ側ソース線ＶＤＭは、電源電圧ＶＤＤレベル、ロー側ソース線ＶＳＭはフローティング状態とされて、その電圧レベルが上昇し、書込特性が改善される。
【０１０７】
以上のように、図１４に示す電源制御回路ＰＣＫＨおよびＰＣＫＬは、２つのポートからのアクセス時および１つのポートからのみのアクセス時においても、読出マージンを劣化させずに書込特性を改善するように、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭの電圧レベルを調整することができる。
【０１０８】
さらに、同一行で異なる列に対して２つのポートから並行にアクセスされる場合には、選択列において、各々、シングルポートアクセスが行なわれるため、同様、読出を行なう列においては、ハイ側ソース線ＶＤＭが、電源電圧ＶＤＤレベル、ロー側ソース線ＶＳＭは、接地電圧ＶＳＳレベルに維持される。書込アクセスが行なわれる列に対して、ハイ側ソース線ＶＤＭが、電源電圧ＶＤＤレベル、ロー側ソース線ＶＳＭがフローティング状態とされてその電圧レベルが上昇させられて、書込特性が改善される。
【０１０９】
したがって、簡易な回路構成で、各列単位でメモリセルのソース線の電圧を調整することができ、メモリセルの選択状態およびアクセス状態の組合わせに応じて、スタティック・ノイズ・マージンを確保しつつ書込特性を改善することができる。
【０１１０】
なお、デュアルポートでなく、それより多いマルチポート動作時においては、少なくとも１つのポートがリードアクセスを行なう場合には、ハイ側ソース線ＶＤＭを電源電圧レベルに維持し、すべてのポートが書込アクセスを行なう場合にのみ、ロー側ソース線ＶＳＭをフローティング状態としてその電圧レベルを高くする。この構成は、図１４に示すハイ側電源制御回路ＰＣＫＨおよびロー側電源制御回路ＰＣＫＬの拡張により容易に実現することができる。すなわちＥＸＮＯＲゲート２６に対し、各ポートのビット線対の電位を受けるＮＡＮＤゲートの出力信号を共通に与えることにより、ロー側ソース線ＶＳＭの電位制御を実現することができる。ハイ側電源制御回路ＰＣＫＨにおいては、ポートごとに、ＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号に従って導通するＰチャネルＭＯＳトランジスタとを配置する。
【０１１１】
なお、非選択列において、ロー側ソース線ＶＳＭをフローティング状態とする構成は、単に列選択信号を利用して非選択列のロー側ソース線を接地ノードから分離する構成が利用されればよい（各ポートに対応して分離トランジスタをＭＯＳトランジスタ２７と直列に接地ノードとロー側ソース線との間に接続する。両ポートが共に非選択のときにロー側ソース線をフローティング状態に設定することができる）。
【０１１２】
以上のように、この発明の実施の形態２に従えば、ハイ側電源制御回路ＰＣＫＨにおいてはＮＡＮＤゲートと、その出力信号に応答して選択的に導通するスイッチング用のＰチャネルＭＯＳトランジスタの組を各ポートに対応して設けており、少なくとも１つのポートからのリードアクセス時において、ハイ側電源線ＶＤＭを電源電圧レベルに維持することができる。
【０１１３】
また、ロー側電源制御回路ＰＣＫＬにおいては、ＮＡＮＤゲートにより各対応のビット線電位を受け、各ＮＡＮＤゲートの出力信号の論理レベルが不一致のときに、ロー側ソース線ＶＳＭをフローティング状態に設定しており、書込アクセスが行なわれるときに、スタティック・ノイズ・マージンを確保して、書込特性を改善して、安定にデータの書込を行なうことができる。これにより、同一列に対して書込および読出を行なう場合においても、ハイ側ソース線ＶＤＭの電圧レベルを電源電圧に維持し、ロー側ソース線ＶＳＭの電圧レベルのみを変更して、メモリセルの記憶データの破壊を生じさせることなく書込特性を改善して、安定にデータの書込を行なうことができる。
【０１１４】
［実施の形態３］
図１５は、この発明の実施の形態３に従うセル電源制御回路の構成を示す図である。この図１５に示すセル電源制御回路の構成は、以下の点で、図１４に示す電源制御回路の構成と異なる。すなわち、ロー側電源制御回路ＰＣＫＬにおいて、ＥＸＮＯＲゲート２６に代えて、ＮＯＲゲート３０が用いられる。ロー側電源制御回路ＰＣＫＬの他の構成は、図１４に示すロー側電源制御回路ＰＣＫＬの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、ハイ側電源制御回路ＰＣＫＨの構成は、図１４に示すハイ側電源制御回路ＰＣＫＨの構成と同じであり、このハイ側電源制御回路ＰＣＫＨおよび周辺回路についても対応する部分には同一参照符号を付し、その詳細説明は省略する。
【０１１５】
なお、図１５においては、ビット線ＢＬＡおよび／ＢＬＡに対して設けられるビット線負荷回路ＢＱＡおよびビット線ＢＬＢおよび／ＢＬＢに対して設けられるビット線負荷回路ＢＱＢを併せて示す。これらのビット線負荷回路ＢＱＡおよびＢＱＢにより、スタンバイ状態時、ビット線ＢＬＡ，／ＢＬＡおよびＢＬＢ，／ＢＬＢは、それぞれ所定の電圧レベルにプリチャージされ、またデータ読出時においては、対応のビット線にカラム電流が供給される。これらのビット線負荷回路ＢＱＡおよびＢＱＢによるビット線ＢＬＡ，／ＢＬＡおよびＢＬＢ，／ＢＬＢのプリチャージ動作により、スタンバイ状態時、各電源制御回路ＰＣＫＨおよびＰＣＫＬにより、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭが、それぞれ電源電圧ＶＤＤレベルおよび接地電圧ＶＳＳレベルに維持される。
【０１１６】
図１６は、図１５に示す電源制御回路ＰＣＫＨおよびＰＣＫＬの同一列アクセス時の動作態様を一覧にして示す図である。ハイ側電源線ＶＤＭは、先の実施の形態２におけるハイ側電源制御回路ＰＣＫＨと同じ動作を行う。同一列に対し、２つのポートの少なくとも１つがリードアクセスを行なう場合には、ハイ側電源線ＶＤＭが、電源電圧ＶＤＤレベルに維持される。２つのポートからのアクセスがともに書込アクセスの場合には、ハイ側ソース線ＶＤＭがフローティング状態とされ、メモリセル電流により、その電圧レベルが低下される。したがって、以下の説明においては、主としてロー側電源制御回路ＰＣＫＬの動作について図１６および動作波形を示す図１７を参照して説明する。ここで、図１７においては、１つのメモリセルに対するアクセス動作波形を、代表的に示す。
【０１１７】
（ａ）ポートＡおよびＢからのアクセスが、ともにリードアクセスのとき：
この場合、図１７に示すように、ワード線ＷＬ（ＷＬＡおよびＷＬＢ）が選択状態へ駆動されると、対応のビット線ＢＬ，／ＢＬ（ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢ）の電圧レベルが、選択メモリセルの記憶データに応じて変化する。しかしながら、このビット線ＢＬおよび／ＢＬの電圧は、ＮＡＮＤゲート２５ａおよび２５ｂの入力論理しきい値Ｖｔｈｇよりも高い電圧レベルであり、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号はともにＬレベルである。したがって、ＮＯＲゲート３０の出力信号はＨレベルとなり、ロー側ソース線ＶＳＭは、接地電圧ＶＳＳレベルに維持される。この場合、メモリセルのストレージノードＮＤ１，ＮＤ２（ＮＤ１ａ，ＮＤ２ａ，ＮＤ１ｂ，ＮＤ２ｂ）は、その電圧レベルが、カラム電流により上昇するものの、スタティック・ノイズ・マージンは十分に確保され、安定にデータの読出が行なわれる。
【０１１８】
非選択列においては、対応のビット線の電位が選択行のメモリセルの記憶データに応じて変化するものの、その電圧レベルは、共に、Ｈレベルである。従って、両ポートからリードアクセスが行われるモードと同様の状態に、ハイ側およびロー側ソース線ＶＤＭおよびＶＳＭが設定される。
【０１１９】
（ｂ）一方のポートがリードアクセスで他方のポートがライトアクセスのとき：
この場合、ワード線ＷＬ（ＷＬａ，ＷＬｂ）が選択状態へ駆動され、書込対象のビット線ＢＬ，／ＢＬの電圧レベルが書込データに応じてフルスイングする。したがってこの場合、ロー側電源制御回路ＰＣＫＬにおいて、ＮＡＮＤゲート２５ａおよび２５ｂの一方の出力信号がＨレベルとなり、ＮＡＮＤ回路３０の出力信号がＬレベルとなる。応じ、ＭＯＳトランジスタ２７がオフ状態となり、ロー側ソース線ＶＳＭが、フローティング状態とされる。したがって、書込データに応じて、メモリセルの記憶状態が反転する期間のメモリセル電流により、ロー側ソース線ＶＳＭの電圧レベルが上昇する。
【０１２０】
一方、読出が行なわれるため、ハイ側電源制御回路ＰＣＫＨにおいては、ＮＡＮＤゲート２０ａおよび２０ｂの一方の出力信号がＬレベルであり、ハイ側ソース線ＶＤＭは、電源ノードに結合され、電源電圧ＶＤＤレベルに維持される。したがって、ロー側ソース線ＶＳＭの電圧レベルが上昇するものの、データ読出を行なうメモリセルの読出マージンは十分に確保され、データの破壊は生じず、安定にデータの読出を行なうことができる。また、実施の形態１において説明したように、読出ポートにおける消費電流を低減することができる。
【０１２１】
非選択列においては、データの書込は行なわれず、単に選択ワード線に従って、メモリセルデータの読出が行なわれるだけであり、両ポートからのリードアクセス時と同様、ハイ側ソース線ＶＤＭが電源電圧ＶＤＤレベル（１．２Ｖ）、ロー側ソース線ＶＳＭが接地電圧ＶＳＳ（０Ｖ）に維持される。
【０１２２】
（ｃ）両ポートからのアクセスがともにライトアクセスのとき：
この場合、選択列において、ビット線ＢＬＡ，／ＢＬＡおよびＢＬＢ，／ＢＬＢは、書込データに応じて対応のポートの一方のビット線の電圧がフルスイングする。したがって、ハイ側電源制御回路ＰＣＫＨにおいて、ＮＡＮＤゲート２０ａおよび２０ｂの出力信号はともにＨレベルとなり、ＭＯＳトランジスタ２１ａおよび２１ｂがオフ状態となる。この場合、ハイ側ソース線ＶＤＭの電圧レベルは、メモリセルのデータ書込時の状態反転時に流れる電流により、その電圧レベルが低下する。
【０１２３】
一方、ロー側電源制御回路ＰＣＫＬにおいては、ＮＡＮＤゲート２５ａおよび２５ｂの出力信号がともにＨレベルとなると、ＮＯＲゲート３０の出力信号がＬレベルであり、ＭＯＳトランジスタ２７は、オフ状態である。したがって、このロー側ソース線ＶＳＭの電圧レベルは、データ書込時のメモリセルの状態反転時において流れる電流により、その電圧レベルが上昇する。これにより、選択メモリセルにおいては、基本的にハイ側ソース線ＶＤＭの電位が降下することにより、書込マージンが改善され、高速のデータ書込を安定に行なうことができる。
【０１２４】
同一列の非選択行のメモリセルにおいては、そのハイ側電源ノードの電圧レベルが低下し、また、ロー側電源ノードの電圧レベルが上昇する。しかしながら、対応のワード線は非選択状態であり、そのストレージノードは対応のビット線には結合されず、安定にデータは保持される。
【０１２５】
同一行非選択列のメモリセルにおいては、単にデータの内部読出が行なわれるだけであり、両ポートからの読出と同様、そのハイ側ソース線ＶＤＭが電源電圧ＶＤＤ（１．２Ｖ）に維持され、ロー側ソース線ＶＳＭが、接地電圧ＶＳＳ（０Ｖ）に維持される。
【０１２６】
１つのポートのみがアクセスするシングルポート動作時においては、非アクセスポートのビット線対の電圧レベルはＨレベルである。従って、ハイ側ソース線ＶＤＭは、少なくとも一方のポートのリードアクセスを行う状態となり、電源電圧ＶＤＤレベルに維持される。ロー側ソース線ＶＳＭについては、ライトアクセスのときにＮＯＲゲート３０の出力信号がＬレベルとなり、ロー側ソース線ＶＳＭがフローティング状態に設定され、その電圧レベルが、メモリセル電流により上昇する。リードアクセスの場合には、ＮＯＲゲート３０の出力信号がＨレベルとなり、ロー側ソース線ＶＳＭは接地電圧ＶＳＳレベルに維持される。従って、シングルポート動作時においても、データ書込時においてロー側ソース線の電圧レベルが上昇し、書込マージンを改善することができる。
【０１２７】
したがって、この実施の形態３におけるように、ＥＸＮＯＲゲートに代えて、ＮＯＲゲートを用いて、ロー側ソース線ＶＳＭの電圧レベルを、動作態様およびアクセスモードに応じて、設定することにより、実施の形態２と同様の効果を得ることができる。また、ＥＸＮＯＲゲートに比べて、ＮＯＲゲート３０のトランジスタ素子数は少なく、そのロー側電源制御回路ＰＣＫＬのレイアウト面積を低減することができる。
【０１２８】
なお、非選択列において、ロー側ソース線ＶＳＭをフローティング状態とする構成は、先に実施の形態２において説明したように列選択信号を利用することにより容易に実現することができる。
【０１２９】
また、３以上のマルチポート構成においても、単に、ロー側電源制御回路において、各ビット線電位を受けるＮＡＮＤゲートを各ポートごとに設け、これらのＮＡＮＤゲートの出力信号を共通にＮＯＲゲートに与えることにより、電源制御を実現することができる。すなわち、少なくとも１つのポートがリードアクセスの時には、ハイ側ソース線ＶＤＭを電源電圧ＶＤＤに維持し、少なくとも１つのポートからのライトアクセスの時には、ロー側ソース線ＶＳＭをフローティング状態に設定することができる。全ポートがライトアクセス時に、ハイ側およびロー側ソース線ＶＤＭおよびＶＳＭをフローティング状態に設定し、全ポートがリードアクセスのときにハイ側およびロー側ソース線ＶＤＭおよびＶＳＭをそれぞれ電源電圧ＶＤＤおよび接地電圧ＶＳＳに設定することができる。
【０１３０】
［実施の形態４］
図１８は、この発明の実施の形態４に従う電源制御回路の構成を示す図である。この図１８に示す電源制御回路の構成は、先の実施の形態１および２と、以下の点でその構成が異なる。すなわち、ロー側電源回路ＰＣＫＬにおいて、ロー側ソース線ＶＳＭと接地ノードの間に直列に、ＮチャネルＭＯＳトランジスタＱＴ１−ＱＴ４が接続される。ＭＯＳトランジスタＱＴ１およびＱＴ２のゲートは、それぞれ、ポートＢビット線ＢＬＢおよび／ＢＬＢに接続され、ＭＯＳトランジスタＱＴ３およびＱＴ４のゲートが、それぞれ、ポートＡビット線／ＢＬＡおよびＢＬＡに接続される。ロー側ソース線ＶＳＭには、また、キーパー素子２８が接続され、ロー側ソース線ＶＳＭの電圧の上限値が、そのしきい値電圧
Ｖｔｈｎレベルにクランプされる。
【０１３１】
ハイ側電源制御回路ＰＣＫＨの構成は、先の実施の形態２および３に示す構成と同じであり、従って、その動作態様は、これらの実施の形態２および３と同じである。したがって、ハイ側電源制御回路ＰＣＫＨは、その構成要素について実施の形態２および３のハイ側電源制御回路の構成要素と同一の参照符号を付し、その構成および動作についての詳細説明は省略する。また、ビット線負荷回路等の周辺回路についても、実施の形態３に示す構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
【０１３２】
図１８に示すロー側電源制御回路ＰＣＫＬの構成において、ＭＯＳトランジスタＱＴ１−ＱＴ４がすべてオン状態となったときにのみ、ロー側ソース線ＶＳＭは接地電圧ＶＳＳレベルに維持される。この状態は、両ポートからのアクセスがともにリードアクセスであるか、またはスタンバイ状態、または両ポートアクセス時の非選択列の場合である。したがって、少なくとも１つのポートからのライトアクセスが行なわれたときには、Ｌデータが転送されるビット線が接地電圧レベルに駆動され、ＭＯＳトランジスタＱＴ１−ＱＴ４の１つがオフ状態となり、ロー側ソース線ＶＳＭが、接地ノードから分離される。
【０１３３】
ハイ側電源回路ＰＣＫＨにおいては、両ポートからのアクセスがライトアクセスのときのみ、このハイ側ソース線ＶＤＭを、フローティング状態に設定する。したがって、図１６に示す電源制御回路の動作態様と同じ動作を実現することができる。
【０１３４】
シングルポート動作時においても、非アクセスポートに対応するビット線はＨレベルである。従って、ロー側電源制御回路ＰＣＫＬにおいて、ライトアクセス時には、アクセスポートに対応するビット線の一方がＬレベルとなり、ロー側ソース線ＶＳＭがフローティング状態となる。リードアクセス時においては、ロー側ソース線ＶＳＭは、ＭＯＳトランジスタＱＴ１からＱＴ４がすべてオン状態となり、接地電圧レベルに維持される。ハイ側電源線ＶＤＭは、シングルポート動作時においては、非アクセスポートに対応するビット線がＨレベルであり、ハイ側ソース線ＶＤＭは、リードアクセスおよびライトアクセスいずれにおいても電源電圧ＶＤＤレベルに維持される。
【０１３５】
この図１８に示すロー側電源制御回路ＰＣＫＬの構成の場合、ロー側ソース線ＶＳＭの電位制御に、トランジスタ素子が４個用いられるだけであり、実施の形態２および３の構成と比べて、素子数を低減することができ、ロー側電源制御回路のレイアウト占有面積を低減することができる。また、実施の形態３と同様の効果を得ることができる。
【０１３６】
なお、３以上のポートを有するマルチポート構成については、単にＭＯＳトランジスタを直列に接地ノードとロー側ソース線との間に接続して、各ポートのビット線をＭＯＳトランジスタのゲートに接続することにより、容易に対応することができる。
【０１３７】
［実施の形態５］
図１９は、この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。この図１９において、メモリセルアレイ１においては、メモリセルＭＣがｍ行ｎ列に配列される。このメモリセルＭＣは、先の実施の形態１から４と同様、デュアルポートＳＲＡＭセルである。
【０１３８】
ワード線ＷＬＡ０−ＷＬＡｍおよびＷＬＢ０−ＷＬＢｍに対し、ポート別行選択駆動回路５０が設けられる。ポート別行選択駆動回路５０は、図１に示すポートＡ行選択駆動回路３ａおよびポートＢ行選択駆動回路３ｂを含み、ポート別制御回路５２から与えられる内部行アドレスＲＡＡおよびＲＡＢに従って、アクセスポートにより指定されたワード線を選択状態へ駆動する。ポート別制御回路５２は、外部からのアドレス信号ＡＤＡ／Ｂ（ＡＤＡ，ＡＤＢ）と、外部からの書込指示信号ＷＥＡ／Ｂ（ＷＥＡ，ＷＥＢ）および外部からのチップイネーブル信号ＣＥＡ／Ｂ（ＣＥＡ，ＣＥＢ）に従って、ポート別行選択駆動回路５０へ内部行アドレス信号ＲＡＡ，ＲＡＢを与えるとともに、各ポートのデータの書込／読出に関連する列系動作を制御する。このポート別制御回路５２は、図１に示す半導体記憶装置におけるポートＡ制御回路７ａとポートＢ制御回路７ｂとを含む構成に対応する。
【０１３９】
メモリセルアレイ１においては、後に詳細に説明するように、メモリセル列それぞれに、列方向に延在して、ハイ側ソース線（ＶＤＭ）が配設され、行方向に沿って各行ごとに、ロー側ソース線（ＶＳＭ）が配設される。
【０１４０】
このハイ側ソース線の電圧レベルを、アクセス態様（動作態様情報およびアクセスポート情報を含む）に応じて調整するために、ハイ側電源ユニット５４が設けられ、また、ロー側ソース線の電圧を、アクセス態様に応じて調節するためにロー側電源制御ユニット５６が設けられる。
【０１４１】
ハイ側電源制御ユニット５４は、各列に対応して設けられるハイ側電源制御回路（第１の電源制御回路）ＰＣＫＨ０−ＰＣＫＨｎを含み、ロー側電源制御ユニット５６は、各行に対応して設けられるロー側電源制御回路（第２の電源制御回路）ＰＣＫＬ０−ＰＣＫＬｍを含む。
【０１４２】
ハイ側電源制御回路ＰＣＫＨ０−ＰＣＫＨｎは、対応の列におけるアクセス態様に応じて、ハイ側ソース線（第１の電源線）の電圧レベルを調整する。この場合、アクセス態様の検出は、モード指示信号および列選択信号を用いてもよく、また先の実施の形態２から４と同様、各ポートに対応するビット線電位に従って、動作態様を識別してもよい。
【０１４３】
ロー側電源制御回路ＰＣＫＬ０−ＰＣＫＬｍは、各行単位で、アクセス態様を検出し、そのアクセス態様に従って、対応の行のロー側ソース線（第２の電源線）の電圧レベルを調整する。このロー側電源制御回路ＰＣＫＬ０−ＰＣＫＬｍも、それぞれその動作態様を識別するために、アクセス指示信号、動作モード指示信号および行選択信号を用いてもよく、また、後に説明するように、対応の行のワード線電位に従って、アクセス態様を識別してもよい。
【０１４４】
図２０は、図１９に示すメモリセルアレイ１におけるハイ側ソース線およびロー側ソース線の配置を概略的に示す図である。
【０１４５】
図２０においては、４行４列に配列されるメモリセルに対応するソース線および電源制御回路の配置を代表的に示す。図２０において、メモリセル行それぞれに対応して、ポートＡワード線ＷＬＡ０−ＷＬＡ３およびポートＢワード線ＷＬＢ０−ＷＬＢ３が設けられる。メモリセル列に対応するビット線は、図面を簡略化するために示していない。各ポートに対応して、各メモリセル列に対応してビット線対が設けられる。
【０１４６】
メモリセルＭＣの列に対応して、ハイ側電源制御回路ＰＣＫＨ０−ＰＣＫＨ３がそれぞれ設けられる。メモリセル行それぞれに対応して、ワード線と並行に、ロー側ソース線ＶＳＭ０−ＶＳＭ３が設けられる。
【０１４７】
ロー側電源制御ユニット５６においては、ロー側ソース線ＶＳＭ０−ＶＳＭ３それぞれに対応してロー側電源制御回路ＰＣＫＬ０−ＰＣＫＬ３が設けられる。ポートＡおよびＢからの並行アクセス時において、選択行および選択列のメモリセルに対して、個々にそのハイ側およびロー側ソース線の電圧レベルを制御する。
【０１４８】
図２１は、同一列かつ異なる行のメモリセルＭＣａおよびＭＣｂに並行してアクセスする場合のハイ側およびロー側ソース線の電圧のレベルを示す図である。図２１において、メモリセルＭＣａおよびＭＣｂが、それぞれ、ポートＡワード線ＷＬＡおよびポートＢワード線ＷＬＢにより選択される。これらのメモリセルＭＣａおよびＭＣｂは、ポートＡおよびポートＢビット線対ＢＬＰＡおよびＢＬＰＢに接続され、これらのビット線対ＢＬＰＡおよびＢＬＰＢは、同一列に配置される。これらのビット線対ＢＬＰＡおよびＢＬＰＢと並行に、ハイ側ソース線ＶＤＭが設けられる。
【０１４９】
図２１において、メモリセルＭＣａにリードアクセスを行なう場合、行方向に延在するロー側ソース線ＶＳＭを接地電圧ＶＳＳレベルに設定する。一方、メモリセルＭＣｂにおいてライト動作アクセスが行なわれる場合、ポートＢワード線ＷＬＢに並行して配置されるロー側ソース線ＶＳＭをフローティング状態に設定し、その電圧レベルを上昇させる。ハイ側ソース線ＶＤＭは、メモリセルＭＣａのリード動作が存在するため、電源電圧ＶＤＤレベルに維持される。
【０１５０】
図２２は、同一列かつ異なる行のメモリセルに対しともにライトアクセスが行なわれる場合のソース線の設定電圧を示す図である。メモリセルＭＣａおよびＭＣｂは、ともに同一列のビット線対ＢＬＰＡおよびＢＬＰＢにより選択される。このとき、メモリセルＭＣａおよびＭＣｂそれぞれに対するロー側ソース線ＶＳＭをフローティング状態として、それらの電圧レベルを上昇させる。一方、ともに書込モードであるため、共通に設けられるハイ側ソース線ＶＤＭの電圧レベルを低下させる（ハイ側ソース線ＶＤＭをフローティング状態に設定する）。
【０１５１】
図２３は、同一行かつ異なる列のメモリセルに対するリードおよびライトアクセスが並行して行なわれる場合のセルソース線電圧を示す図である。図２３において、メモリセルＭＣｃおよびＭＣｄが、それぞれ、同一行に対応して配置されるワード線ＷＬＡおよびＷＬＢにより選択される。メモリセルＭＣｃに対しリードアクセスが行なわれる場合、同一行においてリードアクセスされるメモリセルが存在するため、行方向に延在するロー側ソース線ＶＳＭは接地電圧ＶＳＳに設定される。一方、列方向に延在するハイ側ソース線ＶＤＭについては、リードアクセスが行なわれるメモリセルＭＣｃについては、電源電圧ＶＤＤレベルに維持される。ライトアクセスが行なわれるメモリセルＭＣｄに対しては、ハイ側ソース線ＶＤＭの電圧レベルを低下させる（フローティング状態に設定する）。
【０１５２】
同一行の異なる列のメモリセルＭＣｃおよびＭＣｄにともにライトアクセスが行なわれる場合、ロー側ソース線ＶＳＭを接地電圧ＶＳＳより高い電圧レベルに駆動する。この場合、ハイ側ソース線ＶＤＭの電圧レベルが、ライトアクセスが行なわれるメモリセルに対しては低下するため、特に、ロー側ソース線ＶＳＭの電圧レベルを上昇させる必要はない（フローティング状態に設定する必要はない）。
【０１５３】
この図２１に示すように、異なる行でかつ同一列のメモリセルＭＣａおよびＭＣｂに対し、リードアクセスおよびライトアクセスを並行して行なう場合、読出アクセス対象のメモリセルＭＣａにおいては、ハイ側ソース線ＶＤＭが電源電圧ＶＤＤレベル、ロー側ソース線ＶＳＭは、接地電圧ＶＳＳレベルである。したがって、このソース線電位の浮き上がりに起因する問題、すなわち、メモリセルのドライブトランジスタのしきい値電圧の上昇により、ビット線電位変化が遅くなり、アクセス時間が長くなる問題を解消することができる。
【０１５４】
図２４は、この発明の実施の形態５に従うハイ側電源制御回路ＰＣＫＨの構成の一例を示す図である。図２４においては、１つの列に対して設けられるハイ側電源線ＰＣＫＨの構成を代表的に示す。図２４において、ハイ側電源制御回路ＰＣＫＨは、ポートＡ列選択信号ＣＳＬＡとポートＡ読出活性化信号ＲＥＮＡとを受けるＡＮＤゲート６０と、ポートＢ列選択信号ＣＳＬＢとポートＢ読出活性化信号ＲＥＮＢとを受けるＡＮＤゲート６１と、ＡＮＤゲート６０および６１の出力信号を受けるＮＯＲゲート６２と、ＮＯＲゲート６２の出力信号に従って、ハイ側ソース線ＶＤＭを電源ノードに結合するＰチャネルＭＯＳトランジスタ６３と、Ａポート列選択信号ＣＳＬＡとＢポート列選択信号ＣＳＬＢとを受けるＯＲゲート６４と、ＯＲゲート６４の出力信号に従ってハイ側ソース線ＶＤＭを電源ノードに結合するＰチャネルＭＯＳトランジスタ６５と、ハイ側ソース線ＶＤＭの下限電圧レベルをクランプするキーパー素子６６を含む。キーパー素子６６は、ダイオード接続されるＰチャネルＭＯＳトランジスタで構成される。
【０１５５】
この図２４に示すハイ側電源制御回路ＰＣＫＨの構成において、ポートＡ列選択信号ＣＳＬＡおよびポートＢ列選択信号ＣＳＬＢは、スタンバイ状態時においては、Ｌレベルであり、選択時にＨレベルとなる。したがって、スタンバイ状態および非選択列においては、ＯＲゲート６４の出力信号がＬレベルとなり、ＭＯＳトランジスタ６５が導通し、ハイ側ソース線ＶＤＭは、電源電圧ＶＤＤレベルに維持される。
【０１５６】
メモリアクセスサイクルが行なわれ、対応の列が選択された場合、ポートＡ列選択信号ＣＳＬＡおよびポートＢ列選択信号ＣＳＬＢの少なくとも一方がＨレベルへ駆動され、ＯＲゲート６４の出力信号がＨレベルとなり、ＭＯＳトランジスタ６５はオフ状態となる。
【０１５７】
今、対応の列において、少なくとも１つのメモリセルに対して、リードアクセスが行なわれる場合、ＡＮＤゲート６０およびＡＮＤゲート６１の出力信号の少なくとも一方がＨレベルとなる。応じて、ＮＯＲゲート６２の出力信号がＬレベルとなり、ハイ側ソース線ＶＤＭは、電源ノードＶＤＤに結合される。
【０１５８】
対応の列において、列選択信号ＣＳＬＡおよびＣＳＬＢの少なくとも一方が選択状態のとき、読出動作活性化信号ＲＥＮＡおよびＲＥＮＢがともにＬレベルのときには、ＡＮＤゲート６０および６１の出力信号はともにＬレベルとなり、ＮＯＲゲート６２の出力信号がＨレベルとなる。この状態においては、ＭＯＳトランジスタ６３がオフ状態となる。したがって、対応の列において、１つのメモリセルが選択され、選択メモリセルに対してデータ書込が行なわれるか、対応の列において２つのメモリセルが選択され、対応の２つのメモリセルに並行して書込アクセスが行なわれる場合には、ハイ側ソース線ＶＤＭは、フローティング状態に設定される。この状態においては、先の実施の形態２から４の場合と同様、メモリセルの書込動作時の状態反転時に流れる電流により、ハイ側ソース線ＶＤＭの電圧レベルが低下する。
【０１５９】
この、図２４に示す構成を利用することにより、対応の列において、１つのメモリセルのみがアクセスされる場合および２つのメモリセルが並行してアクセスされる場合においても、対応の列において書込アクセスだけが行なわれる場合には、ハイ側ソース線ＶＤＭをフローティング状態に設定することができる。
【０１６０】
図２５は、図１９に示すロー側電源制御回路ＰＣＫＬ０−ＰＣＫＬｍ（ＰＣＫＬ０−ＰＣＫＬ３）の構成の一例を示す図である。これらのロー側電源制御回路は、同一構成を有するため、図２５においては、１行のメモリセルに対して設けられる１つのロー側電源制御回路ＰＣＫＬの構成を代表的に示す。
【０１６１】
図２５において、ロー側電源制御回路ＰＣＫＬは、対応の行のポートＡワード線ＷＬＡ上の信号と読出動作活性化信号ＲＥＮＡとを受けるＡＮＤゲート７０と、読出動作活性化信号ＲＥＡＢと対応の行のポートＢワード線ＷＬＢ上の信号とを受けるＡＮＤゲート７１と、ＡＮＤゲート７０および７１の出力信号を受けるＯＲゲート７２と、ＯＲゲート７２の出力信号に従ってロー側ソース線ＶＳＭを接地ノードに選択的に結合するＮチャネルＭＯＳトランジスタ７３と、対応の行のワード線ＷＬＡおよびＷＬＢ上の信号を受けるＮＯＲゲート７４と、ＮＯＲゲート７４の出力信号に従ってロー側ソース線ＶＳＭを接地ノードに結合するＮチャネルＭＯＳトランジスタ７５と、このロー側ソース線ＶＳＭの上限電圧をそのしきい値電圧レベルにクランプするキーパー素子７６を含む。このキーパー素子７６は、ダイオード接続されるＮチャネルＭＯＳトランジスタにより構成される。
【０１６２】
この図２５に示すロー側電源制御回路ＰＣＫＬの構成において、スタンバイ状態時、または非選択行においては、ワード線ＷＬＡおよびＷＬＢは、共に、接地電圧レベルのＬレベルである。したがって、ＮＯＲゲート７４の出力信号がＨレベルとなり、ロー側ソース線ＶＳＭは、ＭＯＳトランジスタ７５を介して接地ノードに結合され、その電位は、接地電圧ＶＳＳレベルに維持される。
【０１６３】
対応の行の選択時、ワード線ＷＬＡおよびＷＬＢの少なくとも一方が選択状態へ駆動される。したがって、この場合には、ＮＯＲゲート７４に出力信号がＬレベルとなり、ＭＯＳトランジスタ７５がオフ状態となる。対応の行において、少なくとも１つのメモリセルに対しリードアクセスが行なわれる場合、ＡＮＤゲート７０および７１の出力信号の少なくとも一方がＨレベルとなり、ＯＲゲート７２の出力信号がＨレベルとなる。したがって、対応の行において、少なくとも１つのメモリセルに対してリードアクセスが行なわれる場合、ロー側ソース線ＶＳＭは、接地電圧ＶＳＳレベルに維持される。
【０１６４】
一方、この選択行において、２つのメモリセルが並行して選択され、同時にライトアクセスが行なわれる場合、ＮＯＲゲート７４の出力信号はＬレベルであり、ＭＯＳトランジスタ７５はオフ状態である。また、ＡＮＤゲート７０および７１の出力信号はともにＬレベルであるため、ＯＲゲート７２の出力信号がＬレベルであり、ＭＯＳトランジスタ７３がオフ状態となる。したがって、この状態においては、ロー側ソース線ＶＳＭは、接地ノードから分離され、フローティング状態となる。この場合には、書込対象のメモリセルに対して、ロー側ソース線ＶＳＭの電圧レベルが高くされる。
【０１６５】
したがって、この図２５に示すロー側電源制御回路ＰＣＫＬの構成を利用することにより、選択行において、リードアクセス対象のメモリセルが存在しない場合には、ロー側ソース線ＶＳＭをフローティング状態に設定し、選択行において、リードアクセス対象のメモリセルが存在する場合には、接地電圧ＶＳＳレベルに維持することができる。
【０１６６】
これにより、各動作モードおよびアクセスポートの組合わせに応じて、ハイ側ソース線ＶＤＭおよびロー側ソース線ＶＳＭの電圧レベルを調整して、読出特性を劣化させることなく、書込マージンを拡大することができる。また、データ読出時において、アクセス対象のメモリセルのドライバトランジスタのソースノードの電位の浮き上がりにより、ドライブトランジスタのしきい値電圧が上昇する問題を回避することができ、応じて、リードアクセスされるドライブトランジスタのしきい値電圧上昇によるアクセス遅延は、回避することができる。
【０１６７】
以上のように、この発明の実施の形態５に従えば、ロー側ソース線を、行方向に配列して、各行単位でロー側ソース線ＶＳＭの電圧レベルを調整し、また列方向には、ハイ側ソース線ＶＤＭの電圧レベルを設定して、その電圧レベルを動作態様に応じて調整している。これにより、読出特性を劣化させることなく高速で書込を行なうことのできるマルチポート半導体記憶装置を実現することができる。
【０１６８】
なお、このハイ側ソース線ＶＤＭを行方向に延在して配置し、またロー側ソース線ＶＳＭを各列ごとに列方向に延在して配置してもよい。この場合、ハイ側電源制御回路ＰＣＫＨにおいて、列選択信号ＣＳＬＡおよびＣＳＬＢに代えて、ワード線ＷＬＡおよびＷＬＢの信号を利用し、ロー側電源制御回路ＰＣＫＬにおいて、ワード線ＷＬＡおよびＷＬＢの信号に代えて、列選択信号ＣＳＬＡおよびＣＳＬＢを利用する。
【０１６９】
また、デュアルポートＳＲＡＭではなく、３以上のポートを有するマルチポートＳＲＡＭの場合においても、図２４および図２５に示す制御回路の構成を拡張することにより、容易に対応することができる。すなわち、ハイ側電源制御回路ＰＣＫＨにおいて、ＯＲゲート６４に対して全ポートの列選択信号を与え、また、列選択信号および読出動作活性化信号を受けるＡＮＤゲートを各ポートに対応して設け、これらのＡＮＤゲートの出力信号を共通にＮＯＲゲート６２に与える。ロー側電源制御回路ＰＣＫＬにおいては、ＮＯＲゲート７４に対して全ポートのワード線の信号を与える。また、ワード線の信号と対応の読出動作活性化信号とを受けるＡＮＤゲートを各ポートに対応して設け、これらのＡＮＤゲートの出力信号を共通にＯＲゲート７２に与える。
【産業上の利用可能性】
【０１７０】
この発明は、低電圧および低消費電力が要求される条件下で用いられるマルチポートＳＲＡＭに適用することにより、起こり得るあらゆるアクセスモード状態の組合せにおいて、効果的に動作マージンを拡大することができ、高速書込および安定なデータの読出を実現することができる。特に、マイクロコンピュータに搭載するマルチポートＳＲＡＭに適用することにより、信頼性の高い低消費電力の処理システムを実現することができる。
【図面の簡単な説明】
【０１７１】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルの構成の一例を示す図である。
【図３】図２に示すメモリセルの入出力伝達特性を示す図である。
【図４】図１に示す半導体記憶装置のメモリセルアレイ内の電源の配置を概略的に示す図である。
【図５】図４に示すソース線の動作モードにおける電圧レベルを一覧にして示す図である。
【図６】この発明の実施の形態１におけるリードおよびライトアクセス並行実行時のセル電源電圧を示す図である。
【図７】図６に示す配置におけるセルソース線の電圧レベルを示す信号波形図である。
【図８】図６に示すロー側ソース線の電圧レベルにおけるメモリセルの入出力伝達特性を示す図である。
【図９】図４に示すセル配置においてライトアクセスが並行して実行される場合のセル電源電圧を示す図である。
【図１０】図９に示すセルアクセス時のセル電源電圧の変化を示す図である。
【図１１】図９に示す配置におけるメモリセルの状態を示す図である。
【図１２】図１１に示すセル電源電圧印加時の動作を示す信号波形図である。
【図１３】図９に示すセル配置のセルソース電圧印加時の動作を示す信号波形図である。
【図１４】この発明の実施の形態２に従う電源制御回路の構成を示す図である。
【図１５】この発明の実施の形態３に従う電源制御回路の構成を示す図である。
【図１６】図１５におけるセル電源制御回路の各動作モードにおける印加電圧を一覧にして示す図である。
【図１７】図１５に示す電源制御回路の動作を示す信号波形図である。
【図１８】この発明の実施の形態４に従う電源制御回路の構成を示す図である。
【図１９】この発明の実施の形態５に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２０】図１９に示す半導体記憶装置のアレイ部の電源配置を概略的に示す図である。
【図２１】図２０に示すセル配置における同一列／異なる行アクセス時のセルソース線の電圧を示す図である。
【図２２】図２０に示す電源配置における同一列に対するライトアクセス並行実行時のセルソース電圧を示す図である。
【図２３】図２０に示す電源配置における同一行異なる列へのアクセス時のセルソース電圧を示す図である。
【図２４】図２０に示すハイ側電源制御回路の構成の一例を示す図である。
【図２５】図２０に示すロー側電源制御回路の構成の一例を示す図である。
【符号の説明】
【０１７２】
１  メモリセルアレイ、２  電源制御ユニット、ＰＣＫ０−ＰＣＫｎ  電源制御回路、ＶＤＭ０−ＶＤＭ４  ハイ側ソース線、ＶＳＭ０−ＶＳＭ３  ロー側ソース線、ＭＣ  メモリセル、ＰＣＫＨ，ＰＣＫＨ０−ＰＣＫＨｍ  ハイ側電源制御回路、ＰＣＫＬ，ＰＣＫＬ０−ＰＣＫＬｍ  ロー側ソース線、２０ａ，２０ｂ，２５ａ，２５ｂ  ＮＡＮＤゲート、２１ａ，２１ｂ  ＰチャネルＭＯＳトランジスタ、２６  ＥＸＮＯＲゲート、３０  ＮＯＲゲート、２２，２８  キーパー素子、ＱＴ１−ＱＴ４  ＮチャネルＭＯＳトランジスタ、５４  ハイ側電源制御ユニット、５６  ロー側電源制御ユニット、６０，６１，７０，７１  ＡＮＤゲート、６２，７４  ＮＯＲゲート、６４，７２  ＯＲゲート、６６，７６  キーパー素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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