(57)【要約】【課題】マスク工程数を低減できるＣＭＯＳ薄膜トランジスタの製造方法を提供する。【解決手段】基板１０１上にバッファ膜１１０、ポリシリコン膜及びフォトレジスト膜を全面形成し、露光及び現像して第１フォトレジストパターン１５０を形成し、前記第１フォトレジストパターン１５０をマスクにしてエッチングして前記第１及び第２薄膜トランジスタの半導体層１１４、１２４をパターニングし、前記第１フォトレジストパターン１５０を第１次アッシングして第２フォトレジストパターンを形成し、前記第２フォトレジストパターンをマスクにして前記第２薄膜トランジスタのソース領域及びドレイン領域に第１不純物を注入し、前記第２フォトレジストパターンを第２次アッシングして第３フォトレジストパターンを形成し、前記第３フォトレジストパターンをマスクにして前記第２薄膜トランジスタに第２不純物を注入して、チャネルドーピングされた第２薄膜トランジスタを形成する。【選択図】図２Ａ
2008047891.tif 000002
【特許請求の範囲】
【請求項１】
基板上の全面にバッファ膜を形成し、
前記バッファ膜が形成された前記基板上の全面にポリシリコン膜とフォトレジスト膜を形成し、
前記フォトレジスト膜を露光及び現像して、第１薄膜トランジスタの半導体層が形成される領域では第１の厚みを有し、第２薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域では第２の厚みを有し、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域では第３の厚みを有する第１フォトレジストパターンを形成し、
前記第１フォトレジストパターンをマスクにして前記ポリシリコン膜をエッチングして、前記第１薄膜トランジスタの半導体層と前記第２薄膜トランジスタの半導体層をパターニングし、
前記第１フォトレジストパターンを第１次アッシングして、前記第１フォトレジストパターンから前記第３の厚み分除去した第２フォトレジストパターンを形成し、
前記第２フォトレジストパターンをマスクにして前記第２薄膜トランジスタの半導体層に第１不純物を注入して、前記第２薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第２フォトレジストパターンを第２次アッシングして、前記第１フォトレジストパターンから前記第２の厚み分除去した第３フォトレジストパターンを形成し、
前記第３フォトレジストパターンをマスクにして前記第２薄膜トランジスタの半導体層に第２不純物を注入して、チャネルドーピングされた第２薄膜トランジスタの半導体層を形成することを特徴とするＣＭＯＳ薄膜トランジスタの製造方法。
【請求項２】
さらに、前記第１薄膜トランジスタの半導体層と、前記チャネルドーピングされた第２薄膜トランジスタの半導体層及び前記第２薄膜トランジスタのソース領域及びドレイン領域と、が形成された前記基板上の全面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１薄膜トランジスタのチャネルが形成される領域と重なる領域に第１薄膜トランジスタのゲート電極を形成すると共に、前記第２薄膜トランジスタのチャネルが形成される領域と重なる領域に第２薄膜トランジスタのゲート電極を形成し、
前記第２薄膜トランジスタのゲート電極をマスクにして前記第２薄膜トランジスタの半導体層に第３不純物を注入して、第２薄膜トランジスタのＬＤＤ領域を形成し、前記第２薄膜トランジスタのチャネルを定義し、
前記第２薄膜トランジスタの半導体層の全領域と、前記第１薄膜トランジスタのゲート電極と、を覆う第４フォトレジストパターンを形成し、
前記第４フォトレジストパターンをマスクにして前記第１薄膜トランジスタの半導体層に第４不純物を注入して、前記第１薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第１薄膜トランジスタのソース領域及びドレイン領域が形成された前記基板上の全面に層間絶縁膜を形成し、
前記ゲート絶縁膜及び層間絶縁膜を貫通して、前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース領域及びドレイン領域を露出させるソースコンタクトホール及びドレインコンタクトホールを形成し、
前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース領域及びドレイン領域に前記ソースコンタクトホール及びドレインコンタクトホールを介して接続される前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項３】
前記第２の厚みは、
前記第１の厚みの２／３の厚みであり、
前記第３の厚みは、
前記第１の厚みの１／３の厚みであることを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項４】
前記ポリシリコン膜と前記フォトレジスト膜が全面形成された前記基板上に、前記第１薄膜トランジスタの半導体層が形成される領域に対応する領域に第１遮断部と、前記第２薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域に対応する領域に第２遮断部と、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域に対応する領域に第３遮断部と、を有するマスクを設置することを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項５】
前記マスクは、
前記第１遮断部の遮光膜が第４の厚みを有し、前記第２遮断部の遮光膜が前記第４の厚みの２／３の厚みを有し、前記第３遮断部の遮光膜が前記第４の厚みの１／３の厚みを有するように形成されることを特徴とする請求項４に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項６】
前記マスクは、
前記第３遮断部の遮光スリットのスリット間隔が第１間隔を有し、前記第２遮断部の遮光スリットのスリット間隔が前記第１間隔の２／３の間隔を有し、前記第１遮断部の遮光スリットのスリット間隔が前記第１間隔の１／３の間隔を有するように形成されることを特徴とする請求項４に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項７】
前記第１不純物は、
リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）のうち少なくとも一種類以上の不純物を含むことを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項８】
前記第２不純物は、
リン（Ｐ）またはホウ素（Ｂ）のうち少なくとも一種類以上の不純物を含むことを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項９】
前記第３不純物は、
リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）のうち少なくとも一種類以上の不純物を含み、前記第１不純物のドーズ量より少ないドーズ量を有することを特徴とする請求項２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１０】
前記第４不純物は、
ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）のうち少なくとも一種類以上の不純物を含むことを特徴とする請求項２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１１】
前記第１薄膜トランジスタは、
ＰＭＯＳ薄膜トランジスタであり、
前記第２薄膜トランジスタは、
ＮＭＯＳ薄膜トランジスタであることを特徴とする請求項１に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１２】
基板上の全面にバッファ膜を形成し、
前記バッファ膜が形成された前記基板上の全面にポリシリコン膜とフォトレジスト膜を形成し、
前記フォトレジスト膜を露光及び現像して、第２薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域では第１の厚みを有し、第１薄膜トランジスタの半導体層が形成される領域では第２の厚みを有し、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域では第３の厚みを有する第１フォトレジストパターンを形成し、
前記第１フォトレジストパターンをマスクにして前記ポリシリコン膜をエッチングして、前記第１薄膜トランジスタの半導体層と前記第２薄膜トランジスタの半導体層をパターニングし、
前記第１フォトレジストパターンを第１次アッシングして、前記第１フォトレジストパターンから前記第３の厚み分除去した第２フォトレジストパターンを形成し、
前記第２フォトレジストパターンをマスクにして前記第２薄膜トランジスタの半導体層に第１不純物を注入して、前記第２薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第２フォトレジストパターンを第２次アッシングして、前記第１フォトレジストパターンから前記第２の厚み分除去した第３フォトレジストパターンを形成し、
前記第３フォトレジストパターンをマスクにして前記第１薄膜トランジスタの半導体層に第２不純物を注入して、チャネルドーピングされた第１薄膜トランジスタの半導体層を形成することを特徴とするＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１３】
さらに、前記チャネルドーピングされた第１薄膜トランジスタの半導体層と、前記第２薄膜トランジスタのソース領域及びドレイン領域と、が形成された前記基板上の全面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記第１薄膜トランジスタのチャネルが形成される領域と重なる領域に前記第１薄膜トランジスタのゲート電極を形成すると共に、前記第２薄膜トランジスタのチャネルが形成される領域と重なる領域に前記第２薄膜トランジスタのゲート電極を形成し、
前記第２薄膜トランジスタのゲート電極をマスクにして前記第２薄膜トランジスタの半導体層に第３不純物を注入して、前記第２薄膜トランジスタのＬＤＤ領域を形成し、前記第２薄膜トランジスタのチャネルを定義し、
前記第２薄膜トランジスタの半導体層の全領域と、前記第１薄膜トランジスタのゲート電極と、を覆う第４フォトレジストパターンを形成し、
前記第４フォトレジストパターンをマスクにして前記第１薄膜トランジスタの半導体層に第４不純物を注入して、前記第１薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第１薄膜トランジスタのソース領域及びドレイン領域が形成された前記基板上の全面に層間絶縁膜を形成し、
前記ゲート絶縁膜及び層間絶縁膜を貫通して、前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース領域及びドレイン領域を露出させるソースコンタクトホール及びドレインコンタクトホールを形成し、
前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース領域及びドレイン領域に前記ソースコンタクトホール及びドレインコンタクトホールを介して接続される前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１４】
前記第２の厚みは、
前記第１の厚みの２／３の厚みであり、
前記第３の厚みは、
前記第１の厚みの１／３の厚みであることを特徴とする請求項１２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１５】
前記ポリシリコン膜と前記フォトレジスト膜が全面形成された前記基板上に、前記第２薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域に対応する領域に第１遮断部と、前記第１薄膜トランジスタの半導体層が形成される領域に対応する領域に第２遮断部と、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域に対応する領域に第３遮断部とを有するマスクを設置することを特徴とする請求項１２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１６】
前記マスクは、
前記第１遮断部の遮光膜が第４の厚みを有し、前記第２遮断部の遮光膜が前記第４の厚みの２／３の厚みを有し、前記第３遮断部の遮光膜が前記第４の厚みの１／３の厚みを有するように形成されることを特徴とする請求項１５に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１７】
前記マスクは、
前記第３遮断部の遮光スリットのスリット間隔が第１間隔を有し、前記第２遮断部の遮光スリットのスリット間隔が前記第１間隔の２／３の間隔を有し、前記第１遮断部の遮光スリットのスリット間隔が前記第１間隔の１／３の間隔を有するように形成されることを特徴とする請求項１５に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１８】
前記第１不純物は、
リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）のうち少なくとも一種類以上の不純物を含むことを特徴とする請求項１２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項１９】
前記第２不純物は、
リン（Ｐ）またはホウ素（Ｂ）のうち少なくとも一種類以上の不純物を含むことを特徴とする請求項１２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項２０】
前記第３不純物は、
リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）のうち少なくとも一種類以上の不純物を含み、前記第１不純物のドーズ量より少ないドーズ量を有することを特徴とする請求項１３に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項２１】
前記第４不純物は、
ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）のようなＰ＋不純物のうち少なくとも一種類以上の不純物を含むことを特徴とする請求項１３に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【請求項２２】
前記第１薄膜トランジスタは、
ＰＭＯＳ薄膜トランジスタであり、
前記第２薄膜トランジスタは、
ＮＭＯＳ薄膜トランジスタであることを特徴とする請求項１２に記載のＣＭＯＳ薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ薄膜トランジスタの製造方法に関し、特に、マスク数を低減できるＣＭＯＳ薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ薄膜トランジスタは、ＰＭＯＳ薄膜トランジスタとＮＭＯＳ薄膜トランジスタとを備える。したがって、ＣＭＯＳ薄膜トランジスタは、ＰＭＯＳ薄膜トランジスタやＮＭＯＳ薄膜トランジスタだけで具現化することが難しい多様な回路及びシステムを具現化できるという長所がある。
【０００３】
一方、ＣＭＯＳ薄膜トランジスタは、ＰＭＯＳ薄膜トランジスタとＮＭＯＳ薄膜トランジスタを共に備えることによって、ＰＭＯＳ薄膜トランジスタのチャネル特性とＮＭＯＳ薄膜トランジスタのチャネル特性、すなわちＰＭＯＳ薄膜トランジスタのしきい電圧とＮＭＯＳ薄膜トランジスタのしきい電圧とが互いに異なることが要求される。
【０００４】
したがって、従来のＣＭＯＳ薄膜トランジスタの製造方法は、ＰＭＯＳ薄膜トランジスタまたはＮＭＯＳ薄膜トランジスタのいずれか１つのトランジスタの半導体層に一定のドーズ量の不純物を注入して、チャネルドーピングされたＰＭＯＳ薄膜トランジスタまたはチャネルドーピングされたＮＭＯＳ薄膜トランジスタを形成することによって、ＰＭＯＳ薄膜トランジスタまたはＮＭＯＳ薄膜トランジスタのしきい電圧を互いに異なるように形成する。
【０００５】
以下、図１Ａ乃至図１Ｇを参照して、ＰＭＯＳ薄膜トランジスタの半導体層にのみチャネルドーピングを行う従来のＣＭＯＳ薄膜トランジスタの製造方法を説明する。
【０００６】
図１Ａを参照すると、従来のＣＭＯＳ薄膜トランジスタの製造方法は、基板１上の全面にバッファ膜１０及びポリシリコン膜を順に形成し、第１マスク工程でポリシリコン膜をパターニングして、ＰＭＯＳ薄膜トランジスタの半導体層１４及びＮＭＯＳ薄膜トランジスタの半導体層２４を形成する。その後、ＰＭＯＳ薄膜トランジスタの半導体層１４及びＮＭＯＳ薄膜トランジスタの半導体層２４が形成された基板１上の全面にゲート絶縁膜１２を形成する。
【０００７】
図１Ｂを参照すると、従来のＣＭＯＳ薄膜トランジスタの製造方法は、ゲート絶縁膜１２が形成された基板１上に、第２マスク工程を用いたフォトリソグラフィ工程でＮＭＯＳ薄膜トランジスタの半導体層２４を覆うフォトレジストパターン５０を形成した後、ＰＭＯＳ薄膜トランジスタの半導体層１４に微量のリン（Ｐ）またはホウ素（Ｂ）などの不純物を注入して、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１４ｂを形成する。
【０００８】
図１Ｃを参照すると、従来のＣＭＯＳ薄膜トランジスタの製造方法は、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１４ｂが形成された基板１上に、第３マスクを用いたフォトリソグラフィ工程でチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１４ｂの全領域と、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域を除いたＮＭＯＳ薄膜トランジスタの半導体層の領域とを覆うフォトレジストパターン６０を形成する。その後、フォトレジストパターン６０をマスクとして用いて露出されたＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及びビスマス（Ｂｉ）などのＮ＋不純物を注入して、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃを形成する。そして、フォトレジストパターン６０は、ストリップ工程で除去する。
【０００９】
図１Ｄを参照すると、従来のＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃが形成された基板１上に、第４マスク工程でチャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なるＰＭＯＳ薄膜トランジスタのゲート電極１３を形成すると共に、ＮＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なるＮＭＯＳ薄膜トランジスタのゲート電極２３を形成する。この時、ＮＭＯＳ薄膜トランジスタのゲート電極２３は、前記ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃを形成するためのフォトレジストパターン６０より狭い幅で形成される。その後、ＰＭＯＳ薄膜トランジスタのゲート電極１３及びＮＭＯＳ薄膜トランジスタのゲート電極２３をマスクとして用いて露出したＰＭＯＳ薄膜トランジスタの半導体層１４ｂとＮＭＯＳ薄膜トランジスタの半導体層２４にＮ−不純物を注入して、ＰＭＯＳ薄膜トランジスタのゲート電極１３と重なるチャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル１４ｂと、ＮＭＯＳ薄膜トランジスタのゲート電極２３と重なる領域をＮＭＯＳ薄膜トランジスタのチャネル２４ｂを定義し、ＮＭＯＳ薄膜トランジスタのチャネル２４ｂとＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃとの間にＮＭＯＳ薄膜トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域２４ｄを形成する。
【００１０】
図１Ｅを参照すると、従来のＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタのＬＤＤ領域２４ｄが形成された基板１上に、第５マスクを用いたフォトリソグラフィ工程でＮＭＯＳ薄膜トランジスタの半導体層２４ａ乃至２４ｄの全領域と、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域を除いたＰＭＯＳ薄膜トランジスタの半導体層の領域とを覆うフォトレジストパターン７０を形成する。その後、フォトレジストパターン７０をマスクとして用いて露出されたＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域にホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）などのＰ＋不純物を注入して、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃを形成する。そして、フォトレジストパターン７０は、ストリップ工程で除去する。
【００１１】
図１Ｆを参照すると、従来のＣＭＯＳ薄膜トランジスタの製造方法は、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃが形成された基板１上の全面に層間絶縁膜３２を形成した後、第６マスク工程でゲート絶縁膜１２及び層間絶縁膜３２を貫通して、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃと、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃを露出させるソースコンタクトホール３６及びドレインコンタクトホール３８を形成する。その後、第７マスク工程で、図１Ｇに示されたように、ソースコンタクトホール３６及びドレインコンタクトホール３８を介してＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃに接続されるＰＭＯＳ薄膜トランジスタのソース電極及びドレイン電極１５、１６、及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃに接続されるＮＭＯＳ薄膜トランジスタのソース電極及びドレイン電極２５、２６を形成する。
【００１２】
このように、ＰＭＯＳ薄膜トランジスタの半導体層のみに一定のドーズ量の不純物が注入されるＣＭＯＳ薄膜トランジスタの製造方法は、７回のマスク工程を必要とする。これは、ＮＭＯＳ薄膜トランジスタの半導体層のみに一定のドーズ量の不純物が注入されるＣＭＯＳ薄膜トランジスタの製造方法の場合にも同様である。マスク工程は、フォトレジストのフォト工程、露光及び現像工程、エッチング工程及びフォトレジストのストリップ工程などの多数の工程を含む。したがって、７回のマスク工程を含むＣＭＯＳ薄膜トランジスタの製造工程は、複雑となり、これにより、ＣＭＯＳ薄膜トランジスタの製造費用が上昇する。
【特許文献１】大韓民国特許公開第２００３−００５０２７３号明細書
【特許文献２】大韓民国特許出願第２００１−００８０６７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って、本発明の目的は、マスク工程数の低減が可能なＣＭＯＳ薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明の一実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、基板上の全面にバッファ膜を形成し、前記バッファ膜が形成された前記基板上の全面にポリシリコン膜とフォトレジスト膜を形成し、前記フォトレジスト膜を露光及び現像して、第１薄膜トランジスタの半導体層が形成される領域では第１の厚みを有し、第２薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域では第２の厚みを有し、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域では第３の厚みを有する第１フォトレジストパターンを形成し、前記第１フォトレジストパターンをマスクにして前記ポリシリコン膜をエッチングして、前記第１薄膜トランジスタの半導体層と前記第２薄膜トランジスタの半導体層をパターニングし、前記第１フォトレジストパターンを第１次アッシングして、前記第１フォトレジストパターンから前記第３の厚み分除去した第２フォトレジストパターンを形成し、前記第２フォトレジストパターンをマスクにして前記第２薄膜トランジスタの半導体層に第１不純物を注入して、前記第２薄膜トランジスタのソース領域及びドレイン領域を形成し、前記第２フォトレジストパターンを第２次アッシングして、前記第１フォトレジストパターンから前記第２の厚み分除去した第３フォトレジストパターンを形成し、前記第３フォトレジストパターンをマスクにして前記第２薄膜トランジスタの半導体層に第２不純物を注入して、チャネルドーピングされた第２薄膜トランジスタを形成することを特徴とする。
【００１５】
また、本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、基板上の全面にバッファ膜を形成し、前記バッファ膜が形成された前記基板上の全面にポリシリコン膜とフォトレジスト膜を形成し、前記フォトレジスト膜を露光及び現像して、第２薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域では第１の厚みを有し、第１薄膜トランジスタの半導体層が形成される領域では第２の厚みを有し、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域では第３の厚みを有する第１フォトレジストパターンを形成し、前記第１フォトレジストパターンをマスクにして前記ポリシリコン膜をエッチングして、前記第１薄膜トランジスタの半導体層と前記第２薄膜トランジスタの半導体層をパターニングし、前記第１フォトレジストパターンを第１次アッシングして、前記第１フォトレジストパターンから前記第３の厚み分除去した第２フォトレジストパターンを形成し、前記第２フォトレジストパターンをマスクにして前記第２薄膜トランジスタの半導体層に第１不純物を注入して、前記第２薄膜トランジスタのソース領域及びドレイン領域を形成し、前記第２フォトレジストパターンを第２次アッシングして、前記第１フォトレジストパターンから前記第２の厚み分除去した第３フォトレジストパターンを形成し、前記第３フォトレジストパターンをマスクにして前記第１薄膜トランジスタの半導体層に第２不純物を注入して、チャネルドーピングされた第１薄膜トランジスタの半導体層を形成することを特徴とする。
【発明の効果】
【００１６】
本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタまたはＰＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングを行い、ＣＭＯＳ薄膜トランジスタを５回のマスク工程で形成することができる。したがって、本発明のチャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層またはチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層が形成されたＣＭＯＳ薄膜トランジスタの製造方法は、従来のチャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層またはチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層が形成されたＣＭＯＳ薄膜トランジスタの製造方法と比較して２回のマスク工程を低減することができる。その結果、本発明のチャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層またはチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層が形成されたＣＭＯＳ薄膜トランジスタの製造方法は、製造工程を単純化することができ、ＣＭＯＳ薄膜トランジスタの製造費用を節減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、本発明に係る模範的な実施形態を詳細に説明する。しかしながら、本発明は、下記の実施形態に限定されるものではなく、様々な変形が可能である。
【００１８】
図２Ａ乃至図２Ｇは、本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【００１９】
図２Ａを参照すると、本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、基板１０１上の全面にバッファ膜１１０を形成し、全面形成されたバッファ膜１１０上の全面にポリシリコン膜及びフォトレジスト膜を形成する。次に、ポリシリコン膜及びフォトレジスト膜が全面形成された基板１０１上に、ＰＭＯＳ薄膜トランジスタの半導体層が形成される領域に対応する領域Ａに第４の厚みで形成された第１遮断部と、ＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域が形成される領域に対応する領域Ｂに前記第４の厚みの２／３の厚みで形成された第２遮断部と、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に対応する領域Ｃに前記第４の厚みの１／３の厚みで形成された第３遮断部と、を有する第１マスクを設置する。その後、基板１０１上に全面塗布されたフォトレジスト膜に露光及び現像工程を行い、ＰＭＯＳ薄膜トランジスタの半導体層が形成される領域では第１の厚みを有し、ＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域では前記第１の厚みの２／３の厚みを有し、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域では前記第１の厚みの１／３の厚みを有する第１フォトレジストパターン１５０を形成する。次に、第１フォトレジストパターン１５０をマスクとして用いてポリシリコン膜をエッチングすることによって、ＰＭＯＳ薄膜トランジスタの半導体層１１４及びＮＭＯＳ薄膜トランジスタの半導体層１２４を形成する。
【００２０】
ここで、前記第１マスクは、遮光スリットのスリット間隔が第１間隔で形成された第３遮断部と、遮光スリットのスリット間隔が前記第１間隔の２／３の間隔で形成された第２遮断部と、遮光スリットのスリット間隔が前記第１間隔の１／３の間隔で形成された第１遮断部とを備えることができる。
【００２１】
図２Ｂを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、図２Ａに示された第１フォトレジストパターン１５０に第１次アッシング（Ａｓｈｉｎｇ）工程を行う。すると、第１フォトレジストパターン１５０のうちＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域上に前記第１の厚みの１／３の厚みで形成された領域が除去される。そして、第１次アッシング工程を通じてＰＭＯＳ薄膜トランジスタの半導体層が形成される領域上に前記第１の厚みの２／３の厚みで形成され、ＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域上に前記第１の厚みの１／３の厚みで形成された第２フォトレジストパターン１６０を形成する。その後、第２フォトレジストパターン１６０をマスクとして用いて露出されたＮＭＯＳ薄膜トランジスタの半導体層１２４のうちＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量のリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）などのうち少なくとも一種類以上のＮ＋不純物が注入されるように、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃを形成する。
【００２２】
図２Ｃを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、図２Ｂに示された第２フォトレジストパターン１６０に第２次アッシング工程を行う。すると、第２フォトレジストパターン１６０のうちＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域上に前記第１の厚みの１／３の厚みで形成された領域が除去される。そして、第２次アッシング工程を通じてＰＭＯＳ薄膜トランジスタの半導体層が形成される領域上に前記第１の厚みの１／３の厚みで形成された第３フォトレジストパターン１７０を形成する。その後、第３フォトレジストパターン１７０をマスクとして用いて露出されたＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域に非常に少ない５×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量のリン（Ｐ）またはホウ素（Ｂ）などのうち少なくとも一種類以上の不純物が注入されるように、チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域１２４ｂを形成する。この時、チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域１２４ｂには、非常に少ないドーズ量の不純物が注入されるので、導電性を呈しにくい。そして、第３フォトレジストパターン１７０は、ストリップ工程で除去する。次に、ＰＭＯＳ薄膜トランジスタの半導体層１１４及びＮＭＯＳ薄膜トランジスタの半導体層１２４ａ乃至１２４ｃが形成された基板１０１上の全面にゲート絶縁膜１１２を形成する。
【００２３】
図２Ｄを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ゲート絶縁膜１１２が形成された基板１０１上に、第２マスク工程でＰＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なる領域にＰＭＯＳ薄膜トランジスタのゲート電極１１３を形成すると共に、ＮＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なる領域にＮＭＯＳ薄膜トランジスタのゲート電極１２３を形成する。この時、ＮＭＯＳ薄膜トランジスタのゲート電極１２３は、Ｎ＋不純物が注入されていないＮＭＯＳ薄膜トランジスタの半導体層１２４より狭い幅で形成される。その後、ＰＭＯＳ薄膜トランジスタのゲート電極１１３及びＮＭＯＳ薄膜トランジスタのゲート電極１２３をマスクとして用いて、露出されたＰＭＯＳ薄膜トランジスタの半導体層１１４と露出されたＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域に前記Ｎ＋不純物より少ない５×１０１８〜２×１０１９ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０１９ａｔｏｍｓ／ｃｍ３のドーズ量のリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）などのうち少なくとも一種類以上のＮ−不純物が注入されるように、ＰＭＯＳ薄膜トランジスタのゲート電極１１３と重なる領域をＰＭＯＳ薄膜トランジスタのチャネル１１４ｂと定義し、ＮＭＯＳ薄膜トランジスタのゲート電極１２３と重なる領域をチャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル１２４ｅと定義し、チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル１２４ｅとＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃとの間にＮＭＯＳ薄膜トランジスタのＬＤＤ領域１２４ｄを形成する。
【００２４】
図２Ｅを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタのＬＤＤ領域１２４ｄが形成された基板１０１上に、第３マスクを用いたフォトリソグラフィ工程でＮＭＯＳ薄膜トランジスタの半導体層１２４ａ乃至１２４ｅの全領域と、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域を除いた領域とを覆う第４フォトレジストパターン１８０を形成する。その後、第４フォトレジストパターン１８０をマスクとして用いて、露出されたＰＭＯＳ薄膜トランジスタの半導体層１１４のうちＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量のホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）などのうち少なくとも一種類以上のＰ＋不純物が注入されるように、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃを形成する。そして、第４フォトレジストパターン１８０は、ストリップ工程で除去する。
【００２５】
図２Ｆを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃが形成された基板１０１上の全面に層間絶縁膜１３２を形成した後、第４マスク工程でゲート絶縁膜１１２及び層間絶縁膜１３２を貫通して、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃと、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃを露出させるソースコンタクトホール１３６とドレインコンタクトホール１３８を形成する。その後、第５マスク工程で、図２Ｇに示すように、ソースコンタクトホール１３６及びドレインコンタクトホール１３８を介してＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃに接続されるＰＭＯＳ薄膜トランジスタのソース電極及びドレイン電極１１５、１１６を形成し、かつＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃに接続されるＮＭＯＳ薄膜トランジスタのソース電極及びドレイン電極１２５、１２６を形成する。
【００２６】
前述したように、本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、第４の厚みで形成された第１遮断部と、前記第４の厚みの２／３の厚みで形成された第２遮断部と、前記第４の厚みの１／３の厚みで形成された第３遮断部とを有する第１マスクを用いてＰＭＯＳ薄膜トランジスタの半導体層１１４と、チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル１２４ｅ及びＬＤＤ領域１２４ｄと、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃとを形成する。
【００２７】
このように、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングが行われたＣＭＯＳ薄膜トランジスタを５回のマスク工程で形成することができる。したがって、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングが行われた従来のＣＭＯＳ薄膜トランジスタの製造方法と比較して２回のマスク工程を低減することができる。その結果、本発明のＮＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングが行われたＣＭＯＳ薄膜トランジスタの製造方法は、製造工程を単純化することができ、ＣＭＯＳ薄膜トランジスタの製造費用を節減することができる。
【００２８】
図３Ａ乃至図３Ｇは、本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【００２９】
図３Ａを参照すると、本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、基板２０１上の全面にバッファ膜２１０を形成し、全面形成されたバッファ膜２１０上の全面にポリシリコン膜及びフォトレジスト膜を形成する。次に、ポリシリコン膜及びフォトレジスト膜が全面形成された基板２０１上に、ＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域に対応する領域Ｂに第４の厚みで形成された第１遮断部と、ＰＭＯＳ薄膜トランジスタの半導体層が形成される領域に対応する領域Ａに前記第４の厚みの２／３の厚みで形成された第２遮断部と、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に対応する領域Ｃに前記第４の厚みの１／３の厚みで形成された第３遮断部とを有する第１マスクを形成する。その後、基板２０１上に全面塗布されたフォトレジスト膜に露光及び現像工程を行い、ＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域上に第１の厚みで形成され、ＰＭＯＳ薄膜トランジスタの半導体層が形成される領域上に前記第１の厚みの２／３の厚みで形成され、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域上に前記第１の厚みの１／３の厚みで形成された第１フォトレジストパターン２５０を形成する。次に、第１フォトレジストパターン２５０をマスクとして用いてポリシリコン膜をエッチングすることによって、ＰＭＯＳ薄膜トランジスタの半導体層２１４及びＮＭＯＳ薄膜トランジスタの半導体層２２４を形成する。
【００３０】
ここで、前記第１マスクは、遮光スリットのスリット間隔が第１間隔で形成された第３遮断部と、遮光スリットのスリット間隔が前記第１間隔の２／３間隔で形成された第２遮断部と、遮光スリットのスリット間隔が前記第１間隔の１／３間隔で形成された第１遮断部とを備えることができる。
【００３１】
図３Ｂを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、図３Ａに示された第１フォトレジストパターン２５０に第１次アッシング（Ａｓｈｉｎｇ）工程を行う。すると、第１フォトレジストパターン２５０のうちＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域上に前記第１の厚みの１／３の厚みで形成された領域が除去される。そして、第１次アッシング工程を通じてＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域上に前記第１の厚みの２／３の厚みで形成され、ＰＭＯＳ薄膜トランジスタの半導体層２１４の領域上に前記第１の厚みの１／３の厚みで形成された第２フォトレジストパターン２６０を形成する。その後、第２フォトレジストパターン２６０をマスクとして用いて露出されたＮＭＯＳ薄膜トランジスタの半導体層２２４のうちＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量のリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）などのうち少なくとも一種類以上のＮ＋不純物が注入されるように、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２２４ａ、２２４ｃを形成する。
【００３２】
図３Ｃを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、図３Ｂに示された第２フォトレジストパターン２６０に第２次アッシング工程を行う。すると、第２フォトレジストパターン２６０のうちＰＭＯＳ薄膜トランジスタの半導体層２１４の領域上に前記第１の厚みの１／３の厚みで形成された領域が除去される。そして、第２次アッシング工程を通じてＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域が形成される領域上に前記第１の厚みの１／３の厚みで形成された第３フォトレジストパターン２７０を形成する。その後、第３フォトレジストパターン２７０をマスクとして用いて露出されたＰＭＯＳ薄膜トランジスタの半導体層に非常に少ない５×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量のリン（Ｐ）またはホウ素（Ｂ）などのうち少なくとも一種類以上の不純物が注入されるように、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層２１４ｂを形成する。この時、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層２１４ｂは、非常に少ないドーズ量の不純物が注入されるので、導電性を呈しにくい。そして、第３フォトレジストパターン２７０は、ストリップ工程で除去する。次に、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層２１４ｂ及びＮＭＯＳ薄膜トランジスタの半導体層２２４ａ及び２２４ｃが形成された基板２０１上の全面にゲート絶縁膜２１２を形成する。
【００３３】
図３Ｄを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ゲート絶縁膜２１２が形成された基板２０１上に、第２マスク工程でＰＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なる領域にＰＭＯＳ薄膜トランジスタのゲート電極２１３を形成すると共に、ＮＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なるＮＭＯＳ薄膜トランジスタのゲート電極２２３を形成する。この時、ＮＭＯＳ薄膜トランジスタのゲート電極２２３は、Ｎ＋不純物が注入されていないＮＭＯＳ薄膜トランジスタの半導体層２２４より狭い幅で形成される。その後、ＰＭＯＳ薄膜トランジスタのゲート電極２１３と、ＮＭＯＳ薄膜トランジスタのゲート電極２２３をマスクとして用いて、露出されたチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層２１４ｂと露出されたＮＭＯＳ薄膜トランジスタの半導体層のチャネル及びＬＤＤ領域が形成される領域に前記Ｎ＋不純物より少ない５×１０１８〜２×１０１９ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０１９ａｔｏｍｓ／ｃｍ３のドーズ量のリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）などのうち少なくとも一種類以上のＮ−不純物が注入されるように、ＰＭＯＳ薄膜トランジスタのゲート電極２１３と重なる領域をチャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル２１４ｂと定義し、ＮＭＯＳ薄膜トランジスタのゲート電極２２３と重なる領域をＮＭＯＳ薄膜トランジスタのチャネル２２４ｅと定義し、ＮＭＯＳ薄膜トランジスタのチャネル２２４ｅとＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２２４ａ、２２４ｃとの間にＮＭＯＳ薄膜トランジスタのＬＤＤ領域２２４ｄを形成する。
【００３４】
図３Ｅを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＮＭＯＳ薄膜トランジスタのＬＤＤ領域２２４ｄが形成された基板２０１上に、第３マスクを用いたフォトリソグラフィ工程でＮＭＯＳ薄膜トランジスタの半導体層２２４ａ乃至２２４ｅの全領域と、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域を除いた領域とを覆う第４フォトレジストパターン２８０を形成する。その後、第４フォトレジストパターン２８０をマスクとして用いて、露出されたＰＭＯＳ薄膜トランジスタの半導体層２１４のうちＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは、１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量のホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）などのうち少なくとも一種類以上のＰ＋不純物が注入されるように、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２１４ａ、２１４ｃを形成する。そして、フォトレジストパターン２８０は、ストリップ工程で除去する。
【００３５】
図３Ｆを参照すると、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２１４ａ、２１４ｃが形成された基板２０１上の全面に層間絶縁膜２３２を形成した後、第４マスク工程でゲート絶縁膜２１２及び層間絶縁膜２３２を貫通して、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２１４ａ、２１４ｃとＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２２４ａ、２２４ｃを露出させるソースコンタクトホール２３６とドレインコンタクトホール２３８を形成する。その後、第５マスク工程で、図３Ｇに示されたように、ソースコンタクトホール２３６及びドレインコンタクトホール２３８を介してＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２１４ａ、２１４ｃに接続されるＰＭＯＳ薄膜トランジスタのソース電極及びドレイン電極２１５、２１６を形成し、かつＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２２４ａ、２２４ｃに接続されるＮＭＯＳ薄膜トランジスタのソース電極及びドレイン電極２２５、２２６を形成する。
【００３６】
前述したように、本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法は、第４の厚みで形成された第１遮断部と、前記第４の厚みの２／３の厚みで形成された第２遮断部と、前記第４の厚みの１／３の厚みで形成された第３遮断部とを有する第１マスクを用いてチャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル２１４ｂと、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２２４ａ、２２４ｃを形成する。
【００３７】
このように、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＰＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングが行われたＣＭＯＳ薄膜トランジスタを５回のマスク工程で形成することができる。したがって、本発明のＣＭＯＳ薄膜トランジスタの製造方法は、ＰＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングが行われた従来のＣＭＯＳ薄膜トランジスタの製造方法と比較して２回のマスク工程を低減することができる。その結果、本発明のＰＭＯＳ薄膜トランジスタの半導体層にチャネルドーピングが行われたＣＭＯＳ薄膜トランジスタの製造方法は、製造工程を単純化することができ、ＣＭＯＳ薄膜トランジスタの製造費用を節減することができる。
【００３８】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【産業上の利用可能性】
【００３９】
本発明は、ＣＭＯＳ薄膜トランジスタの製造方法の効率化を図るために利用することができる。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図１Ｂ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図１Ｃ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図１Ｄ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図１Ｅ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図１Ｆ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図１Ｇ】従来のＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ａ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ｂ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ｃ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ｄ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ｅ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ｆ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図２Ｇ】本発明の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ａ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ｂ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ｃ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ｄ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ｅ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ｆ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【図３Ｇ】本発明の他の実施形態に係るＣＭＯＳ薄膜トランジスタの製造方法を段階的に示す断面図である。
【符号の説明】
【００４１】
１０１    基板、
１１０    バッファ膜、
１１２    ゲート絶縁膜、
１１３    ＰＭＯＳ薄膜トランジスタのゲート電極、
１１４    ＰＭＯＳ薄膜トランジスタの半導体層、
１１４ａ    ＰＭＯＳ薄膜トランジスタのソース領域、
１１４ｃ    ＰＭＯＳ薄膜トランジスタのドレイン領域、
１１４ｂ    ＰＭＯＳ薄膜トランジスタのチャネル、
１１５    ＰＭＯＳ薄膜トランジスタのソース電極、
１１６    ＰＭＯＳ薄膜トランジスタのドレイン電極、
１２３    ＮＭＯＳ薄膜トランジスタのゲート電極、
１２４    ＮＭＯＳ薄膜トランジスタの半導体層、
１２４ａ    ＮＭＯＳ薄膜トランジスタのソース領域、
１２４ｃ    ＮＭＯＳ薄膜トランジスタのドレイン領域、
１２４ｂ    チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル及びＬＤＤ領域、
１２４ｄ    ＮＭＯＳ薄膜トランジスタのＬＤＤ領域、
１２４ｅ    チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル、
１２５    ＮＭＯＳ薄膜トランジスタのソース電極、
１２６    ＮＭＯＳ薄膜トランジスタのドレイン電極、
１３２    層間絶縁膜、
１３６    ソースコンタクトホール、
１３８    ドレインコンタクトホール、
１５０    第１フォトレジストパターン、
１６０    第２フォトレジストパターン、
１７０    第３フォトレジストパターン、
１８０    第４フォトレジストパターン。
【図１Ａ】
2008047891.tif 000003
【図１Ｂ】
2008047891.tif 000004
【図１Ｃ】
2008047891.tif 000005
【図１Ｄ】
2008047891.tif 000006
【図１Ｅ】
2008047891.tif 000007
【図１Ｆ】
2008047891.tif 000008
【図１Ｇ】
2008047891.tif 000009
【図２Ａ】
2008047891.tif 000010
【図２Ｂ】
2008047891.tif 000011
【図２Ｃ】
2008047891.tif 000012
【図２Ｄ】
2008047891.tif 000013
【図２Ｅ】
2008047891.tif 000014
【図２Ｆ】
2008047891.tif 000015
【図２Ｇ】
2008047891.tif 000016
【図３Ａ】
2008047891.tif 000017
【図３Ｂ】
2008047891.tif 000018
【図３Ｃ】
2008047891.tif 000019
【図３Ｄ】
2008047891.tif 000020
【図３Ｅ】
2008047891.tif 000021
【図３Ｆ】
2008047891.tif 000022
【図３Ｇ】
2008047891.tif 000023