(57)【要約】      （修正有）【課題】メモリシステムからデータの読み出し、およびデータの書き込みのそれぞれを、可能な限り早くする。【解決手段】メモリシステムは、第１の抵抗メモリセルフィールドおよび第２の抵抗メモリセルフィールドを少なくとも有する複数の各抵抗メモリセルフィールドと、上記複数の各抵抗メモリセルフィールドの間でのデータ伝送を制御するコントローラとを含む。第１の抵抗メモリセルフィールドは、第１のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成される。第２の抵抗メモリセルフィールドは、上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成される。【選択図】図１Ａ
2008112554.tif 000002
【特許請求の範囲】
【請求項１】
第１の抵抗メモリセルフィールドおよび第２の抵抗メモリセルフィールドを少なくとも有する複数の各抵抗メモリセルフィールドと、
上記複数の各抵抗メモリセルフィールドの間でのデータ伝送を制御するコントローラとを含み、
上記第１の抵抗メモリセルフィールドは、第１のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成されており、
上記第２の抵抗メモリセルフィールドは、上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成されているメモリシステム。
【請求項２】
上記第１の抵抗メモリセルフィールドは、揮発性であり、かつ、入出力用のメモリセルフィールドとして機能するものであり、
上記第２の抵抗メモリセルフィールドは、非揮発性である請求項１に記載のメモリシステム。
【請求項３】
上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルの耐久性より、少なくとも１００倍を超える耐久性を備えたものである請求項１に記載のメモリシステム。
【請求項４】
上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、第１のプログラム用電流密度を用いてプログラムされ、
上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、上記第１のプログラム用電流密度より高い、第２のプログラム用電流密度を用いてプログラムされるものである請求項１に記載のメモリシステム。
【請求項５】
上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、複数の多記憶レベルの各メモリセルを含む請求項１に記載のメモリシステム。
【請求項６】
上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセル、および、上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、同タイプの各抵抗メモリセルを含む請求項１に記載のメモリシステム。
【請求項７】
上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセル、および、上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、複数の再構成可能な導電性フィラメントの各記憶素子を含む請求項６に記載のメモリシステム。
【請求項８】
上記複数の再構成可能な導電性フィラメントの各記憶素子は、複数のプログラム可能な各メタライゼーションセルを含む請求項７に記載のメモリシステム。
【請求項９】
上記第１の抵抗メモリセルフィールドのアーキテクチァは、上記第２の抵抗メモリセルフィールドのアーキテクチァとは異なって形成されている請求項１に記載のメモリシステム。
【請求項１０】
上記第１の抵抗メモリセルフィールドは、トランジスタアーキテクチァにより形成され、
上記第２の抵抗メモリセルフィールドは、ダイオードアーキテクチァまたはクロスポイントアーキテクチァにより形成されている請求項１に記載のメモリシステム。
【請求項１１】
上記コントローラは、上記第１の抵抗メモリセルフィールドを、上記第２の抵抗メモリセルフィールドの動作モードと異なる動作モードにて動作させる請求項１に記載のメモリシステム。
【請求項１２】
さらに、シリコンダイを含み、
上記コントローラ、上記複数の各抵抗メモリセルフィールドは、共に上記シリコンダイ上に集積されている請求項１に記載のメモリシステム。
【請求項１３】
さらに、複数の各シリコンダイを含み、
上記コントローラ、上記複数の各抵抗メモリセルフィールドは、上記複数の各シリコンダイの互いに異なる一つ上にて、それぞれ集積されている請求項１に記載のメモリシステム。
【請求項１４】
さらに、複数の各シリコンダイを含み、
上記複数の各抵抗メモリセルフィールドは、上記複数の各シリコンダイの互いに異なる一つ上にてそれぞれ集積されている請求項１に記載のメモリシステム。
【請求項１５】
上記コントローラは、上記第２の抵抗メモリセルフィールド内への単位データを記憶する前に、上記第１の抵抗メモリセルフィールド内への単位データを記憶するようになっている請求項１に記載のメモリシステム。
【請求項１６】
上記コントローラは、単位データを読み出すとき、上記単位データを上記第２の抵抗メモリセルフィールドから上記第１の抵抗メモリセルフィールドにコピーバックさせるようになっている請求項１に記載のメモリシステム。
【請求項１７】
電力ロスのとき、システムターンオフのとき、上記第１の抵抗メモリセルフィールドに対する所定の記憶容量のしきい値を超えたとき、および、所定時間内に上記第１の抵抗メモリセルフィールド内に記憶されたデータにおける予め規定されたデータ量が使用されなかったとき、からなるグループから選択された少なくとも一つのイベントの間、上記コントローラは、上記第１の抵抗メモリセルフィールド内の単位データを上記第２の抵抗メモリセルフィールド内にコピーするようになっている請求項１に記載のメモリシステム。
【請求項１８】
上記複数の各抵抗メモリセルフィールドは、第３の抵抗メモリセルフィールドを含み、
上記コントローラは、複数の各単位データを上記第１の抵抗メモリセルフィールドから上記第２の抵抗メモリセルフィールドにコピーする前に、複数の各単位データを上記第２の抵抗メモリセルフィールドから上記第３の抵抗メモリセルフィールドにコピーするようになっている請求項１に記載のメモリシステム。
【請求項１９】
上記複数の各抵抗メモリセルフィールドは、複数の各データワードに関連づけて、複数の各単位データを記憶するようになっており、
上記複数の各データワードは、上記複数の各単位データが読み出され、または転送されたときからの、アクセスの各サイクル数を少なくとも示すものである請求項１に記載のメモリシステム。
【請求項２０】
上記複数の各データワードは、上記第１の抵抗メモリセルフィールドに電力が供給されている間、上記複数の各単位データが上記第１の抵抗メモリセルフィールドにおいて恒久的に保持されていることを示すものである請求項１９に記載のメモリシステム。
【請求項２１】
上記複数の各抵抗メモリセルフィールドのそれぞれは、複数の各ビットを記憶する多記憶レベルの各抵抗メモリセルを有し、
入出力用メモリシステムの抵抗メモリセルフィールド以外における、上記複数の各抵抗メモリセルフィールドのそれぞれは、上記入出力用のメモリシステムの抵抗メモリセルフィールドに対して上流側に配置された抵抗メモリセルフィールドの各メモリセルの記憶ビット数より、大きいビット数を記憶するようになっている請求項１に記載のメモリシステム。
【請求項２２】
上記複数の各抵抗メモリセルフィールドの内における１つの抵抗メモリセルフィールドは、入出力用メモリシステムの抵抗メモリセルフィールドを含み、
上記入出力用メモリシステムの抵抗メモリセルフィールドは、揮発性の各メモリセルを含む請求項１に記載のメモリシステム。
【請求項２３】
さらに、データバス幅を備えて形成された入出力ポートと、
データバス幅変換回路とを含み、
上記複数の各抵抗メモリセルフィールドにおけるそれぞれの一つは、データバス幅を備えて形成されており、
上記データバス幅変換回路は、データサイズを、上記複数の各抵抗メモリセルフィールドの少なくとも一つから読み出されたデータバス幅から、上記入出力ポートのデータバス幅に合わせるものであり、
上記コントローラは、上記複数の各抵抗メモリセルフィールドと上記入出力ポートとの間でのデータ伝送を制御するものである請求項１に記載のメモリシステム。
【請求項２４】
上記複数の各抵抗メモリセルフィールドにおけるそれぞれの一つのデータバス幅は、上記複数の各抵抗メモリセルフィールドの上記一つの速度に基づいている請求項２３に記載のメモリシステム。
【請求項２５】
メモリシステムの動作方法であって、
上記メモリシステムの第１の抵抗メモリセルフィールドに係る複数の各抵抗メモリセルに対し、第１のデータ記憶速度にてデータを記憶するステップと、
上記メモリシステムの第２の抵抗メモリセルフィールドに係る複数の各抵抗メモリセルに対し、上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶するステップとを含むメモリシステムの動作方法。
【請求項２６】
さらに、上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルを、上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルの耐久性より、少なくとも１００倍を超える耐久性を得るように動作させるステップを含む請求項２５に記載の方法。
【請求項２７】
さらに、上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルを、第１のプログラム用電流密度を用いてプログラムするステップと、
上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルを、上記第１のプログラム用電流密度より高い、第２のプログラム用電流密度を用いてプログラムするステップとを含む請求項２５に記載の方法。
【請求項２８】
さらに、上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルを、複数の多記憶レベルの各メモリセルとして動作させるステップを含む請求項２５に記載の方法。
【請求項２９】
さらに、上記第１の抵抗メモリセルフィールドを、上記第２の抵抗メモリセルフィールドの動作モードと異なる動作モードにて動作させるステップを含む請求項２５に記載の方法。
【請求項３０】
さらに、上記第１の抵抗メモリセルフィールド内にデータを記憶するステップと、
上記第１の抵抗メモリセルフィールドから上記第２の抵抗メモリセルフィールド内に上記データをコピーするステップとを含む請求項２５に記載の方法。
【請求項３１】
さらに、上記データが読み出されるとき、上記データを上記第２の抵抗メモリセルフィールドから上記第１の抵抗メモリセルフィールドにコピーバックさせるように上記データを読み出すステップを含む請求項２５に記載の方法。
【請求項３２】
さらに、所定のイベントが生じている間、上記第１の抵抗メモリセルフィールド内に記憶されたデータを上記第２の抵抗メモリセルフィールド内にコピーするステップを含む請求項２５に記載の方法。
【請求項３３】
さらに、電力ロスのとき、システムターンオフのとき、上記第１の抵抗メモリセルフィールドに対する所定の記憶容量のしきい値を超えたとき、および、所定時間内に上記第１の抵抗メモリセルフィールド内に記憶されたデータにおける予め規定されたデータ量が使用されなかったとき、からなるグループから選択された少なくとも一つのイベントが生じている間、上記第１の抵抗メモリセルフィールド内に記憶されたデータを上記第２の抵抗メモリセルフィールド内にコピーするステップを含む請求項２５に記載の方法。
【請求項３４】
さらに、上記第２の抵抗メモリセルフィールドに記憶されたデータを上記メモリシステムの第３の抵抗メモリセルフィールドにコピーした後、上記第１の抵抗メモリセルフィールドから上記第２の抵抗メモリセルフィールドにデータを伝送するステップを含む請求項２５に記載の方法。
【請求項３５】
さらに、上記メモリシステムに係る複数の各抵抗メモリセルフィールドにおける２以上の読み出しアクセスを同時に開始するステップを含む請求項２５に記載の方法。
【請求項３６】
第１のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成された、揮発性抵抗メモリセルフィールドと
上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成された、複数の各非揮発性抵抗メモリセルフィールドと、
上記揮発性抵抗メモリセルフィールドにデータを記憶し、かつ、上記揮発性抵抗メモリセルフィールドに記憶された上記データを、上記複数の各非揮発性抵抗メモリセルフィールドの内における第１の非揮発性抵抗メモリセルフィールドにコピーするコントローラとを含むメモリシステム。
【請求項３７】
上記コントローラは、上記データを、上記複数の各非揮発性抵抗メモリセルフィールドの内における第１の非揮発性抵抗メモリセルフィールドから、上記複数の各非揮発性抵抗メモリセルフィールドの内における第２の非揮発性抵抗メモリセルフィールドにコピーするものである請求項３６に記載のメモリシステム。
【請求項３８】
上記コントローラは、上記複数の各非揮発性抵抗メモリセルフィールドのそれぞれに係る複数の各抵抗メモリセルへのプログラムとは異なるように、上記揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルをプログラムするものである請求項３６に記載のメモリシステム。
【請求項３９】
上記コントローラは、上記揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルを、第１のプログラム用電流密度を用いてプログラムし、かつ、上記複数の各非揮発性抵抗メモリセルフィールドのそれぞれに係る複数の各抵抗メモリセルを、上記第１のプログラム用電流密度より高い、第２のプログラム用電流密度を用いてプログラムするものである請求項３６に記載のメモリシステム。
【請求項４０】
上記複数の各非揮発性抵抗メモリセルフィールドの少なくともいくつかに係る複数の各抵抗メモリセルは、複数の多記憶レベルの各メモリセルを含む請求項３６に記載のメモリシステム。
【請求項４１】
上記揮発性抵抗メモリセルフィールドは、上記複数の各非揮発性抵抗メモリセルフィールドの少なくともいくつかのアーキテクチァと異なるアーキテクチァにて形成されている請求項３６に記載のメモリシステム。
【請求項４２】
揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルを第１のデータ記憶速度にてデータを記憶するステップと、
上記揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルから、非揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルに対し、上記第１のデータ記憶速度より低い第２のデータ記憶速度にて上記データをコピーするステップとを含むメモリシステムの動作方法。
【請求項４３】
さらに、上記非揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルから、他の非揮発性抵抗メモリセルフィールドに係る複数の各抵抗メモリセルに対し、上記データをコピーするステップを含み、
上記他の非揮発性抵抗メモリセルフィールドは、上記非揮発性抵抗メモリセルフィールドの第１の記憶密度、および上記非揮発性抵抗メモリセルフィールドの第２の記憶密度の双方より大きな記憶密度を提供するものである請求項４２に記載の方法。
【請求項４４】
第１の抵抗メモリセルフィールドおよび第２の抵抗メモリセルフィールドを少なくとも有する複数の各抵抗メモリセルフィールドと、
上記複数の各抵抗メモリセルフィールドの間でのデータ伝送を制御するコントローラとを含み、
上記第１の抵抗メモリセルフィールドは、第１のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成されており、
上記第２の抵抗メモリセルフィールドは、上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成されており、
上記第１の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、第１のプログラム用電流密度を用いてプログラムされ、
上記第２の抵抗メモリセルフィールドに係る上記複数の各抵抗メモリセルは、上記第１のプログラム用電流密度より高い、第２のプログラム用電流密度を用いてプログラムされるものであるメモリシステム。
【請求項４５】
第１の抵抗メモリセルフィールドおよび第２の抵抗メモリセルフィールドを少なくとも有する複数の各抵抗メモリセルフィールドと、
上記複数の各抵抗メモリセルフィールドの間でのデータ伝送を制御するコントローラとを含み、
上記第１の抵抗メモリセルフィールドは、第１のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成されており、
上記第２の抵抗メモリセルフィールドは、上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶する複数の各抵抗メモリセルを備えて形成されており、
上記第１の抵抗メモリセルフィールドのアーキテクチァは、上記第２の抵抗メモリセルフィールドのアーキテクチァとは異なって形成されているメモリシステム。
【請求項４６】
第１のメモリセルフィールドおよび第２のメモリセルフィールドを少なくとも有する複数の各メモリセルフィールドと、
上記複数の各メモリセルフィールドの間でのデータ伝送を制御するコントローラとを含み、
上記第１のメモリセルフィールドは、第１のデータ記憶速度にてデータを記憶する複数の各メモリセルを備えて形成されており、
上記第２のメモリセルフィールドは、上記第１のデータ記憶速度より低い第２のデータ記憶速度にてデータを記憶する複数の各メモリセルを備えて形成されており、
上記第１の抵抗メモリセルフィールドに係る上記各メモリセル、および、上記第２のメモリセルフィールドに係る上記各メモリセルは、同メモリセルタイプの各メモリセルであるメモリシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、一般的にメモリシステムおよび当該メモリシステムの動作方法に関する。
【０００２】
〔背景〕
従来のメモリシステムは、データを記憶させるための複数の不揮発性または揮発性メモリセルを有している。ユーザに対しては、可能な限り高い記憶容量を提供して、メモリシステム内に大量のデータを記憶できるようにすることが望ましい。
【０００３】
さらに、上記メモリシステムに対するユーザからのより高い満足度を提供するために、上記メモリシステムからデータの読み出し、および上記メモリシステムへのデータの書き込みのそれぞれを、可能な限り早くすることが求められている。
【０００４】
〔図面の簡単な説明〕
本発明および本発明の利点に関する理解をより完全にするために、添付の各図面と共に以下の各説明を参照されたい。添付の各図面は以下の通りである：
図１Ａは、トランジスタアーキテクチャを用いて構成された抵抗メモリセルフィールドの一部を示す概略図である。図１Ｂは、ダイオードアーキテクチャを用いて構成された抵抗メモリセルフィールドの一部を示す概略図である。図１Ｃは、クロスポイントアーキテクチャを用いて構成された抵抗メモリセルフィールドの一部を示す概略図である。
【０００５】
図２は、複数の抵抗メモリフィールドを備えたメモリシステムの第１の実施形態を示すブロック図である。図３は、複数の抵抗メモリフィールドを備えたメモリシステムの第２の実施形態を示す概略図である。図４は、複数の抵抗メモリフィールドを備えたメモリシステムの第３の実施形態を示す概略図である。
【０００６】
図５は、複数の抵抗メモリフィールドを備えたメモリシステムの第４の実施形態を示す概略図である。図６Ａは、単一チップ上に形成された複数の抵抗メモリフィールドの一例を示す概略図である。図６Ｂは、複数のチップ上に形成された複数の抵抗メモリフィールドの一例を示す概略図である。
【０００７】
図７Ａは、図４のメモリシステムの第１のメモリであって、本発明の一実施形態によるデータパーティションを示す図である。図７Ｂは、図５のメモリシステムのメモリであって、本発明の一実施形態によるデータパーティションを示す図である。
【０００８】
〔実施形態の詳細な説明〕
本明細書において使用されている、各素子間での接続および結合という各表現は、それぞれ、直接的な接続および結合と、間接的な接続および結合との両方を意味するものである。各素子間での「直接接続」および「直接結合」という表現は、上記各素子間において介在する素子のない接続または結合を意味している。
【０００９】
図１Ａ、図１Ｂ、および図１Ｃは、本発明を実施するために使用可能なメモリセルフィールドアーキテクチャのいくつかの例を示している。図１Ａは、非常に高速なアクセス時間を可能にするトランジスタアーキテクチャを用いて構成された抵抗メモリセルフィールド２０の一部を示している。各記憶セルは、例えば、再構成可能な導電性フィラメント記憶素子２３および選択素子２７などの抵抗メモリセルから形成されている。例えばトランジスタである選択素子２７は、再構成可能な導電性フィラメント記憶素子２３を選択するために用いられる。ワード線２４に適切な信号が印加されると、選択素子２７は、再構成可能な導電性フィラメント記憶素子２３をビット線２５に接続する。
【００１０】
再構成可能な導電性フィラメント記憶素子２３は、２つの端子間に導電性フィラメントが形成された状態にて、あるいは、代わりに導電性フィラメントがもはや存在しない状態となることにて、電気的に構成あるいは再構成されるものとすることができる。上記導電性フィラメントは、多記憶レベル化を可能にするために、より高い程度またはより低い程度の各記憶レベルにて形成することができる。
【００１１】
上記導電性フィラメントは、例えば適切な電解質材料などの絶縁材料内に形成することができる。上記導電性フィラメントは、絶縁材料の全容量内、あるいは一部の容量内に形成することができる。上記導電性フィラメントを選択的に構成および除去する電気的構成は、再構成可能な導電性フィラメント記憶素子２３の耐久性に応じて、多数回繰り返すことができる。
【００１２】
再構成可能な導電性フィラメント記憶素子２３は、再構成可能な導電性フィラメントを形成するための、例えばＧｅＳ、ＧｅＳｅ、ＷＯｘ、またはＣｕＳなどの適切な電解材料を用い、かつ、例えばＣｕ+またはＡｇ+などの適切なイオンを用いることによって構成することができる。
【００１３】
不活性電極は、例えばＷなどの適切な金属から形成することができる。周知の再構成可能な導電性フィラメント記憶素子２３の一例としては、プログラマブルメタライゼーションセル（ＰＭＣ、導電性ブリッジングランダムアクセスメモリデバイス（ＣＢＲＡＭ）とも称される）が挙げられる。
【００１４】
しかし、例えば同様の動作を行う再構成可能なデバイス（例えば再構成可能な多ビットセル）など、上記以外の再構成可能なデバイスを用いることもできる。
【００１５】
異なる各電流密度を用いて再構成可能な導電性フィラメント記憶素子２３をプログラムすることによって、様々な動作モードを得ることができる。シングルビットを記憶する場合、使用される各動作モードは基本的に２つである。
【００１６】
データを不揮発的に記憶させる際に通常行われるように、再構成可能な導電性フィラメント記憶素子２３を第１の電流密度（例えば高い電流密度）を用いてプログラムする場合、再構成可能な導電性フィラメント記憶素子２３の保持時間は、ほぼ１０年程度まで長くなり、耐久性はほぼ１０6〜１０9サイクルまで低下する。
【００１７】
第２の電流密度（例えば第１電流密度よりも低い電流密度）を用いて再構成可能な導電性フィラメント記憶素子２３をプログラムする場合、再構成可能な導電性フィラメント記憶素子２３の保持時間は、ほぼ数時間あるいは数日程度まで短くなる。しかし、低い電流密度を用いてプログラムした場合、導電性フィラメント記憶素子２３の耐久性は大幅に高くなり、例えば１０16サイクル程度にまでなり得る。
【００１８】
一般的に、本明細書における説明において、メモリセルフィールドを動作させるための「様々な動作モード」は、様々なメモリセルフィールドのメモリセルに対して様々なプログラミングまたは読み出し電圧あるいは様々なプログラミングまたは読み出し電流を用いて、様々なメモリセルフィールドのメモリセルをプログラムまたは読み出す様々なタイプとして理解することができる。
【００１９】
本明細書における説明において、「揮発性メモリセル」は、メモリシステムの電源電圧がアクティブである間、言い換えると、メモリシステムに電源電圧が供給されているステータスにおいてリフレッシュされるデータを記憶するメモリセルとして理解することができる。これとは対照的に、「不揮発性メモリセル」は、メモリシステムの電源電圧がアクティブである間にリフレッシュされないデータを記憶するメモリセルとして理解することができる。
【００２０】
しかし、本明細書において説明される「不揮発性メモリセル」は、外部からの電源供給が遮断された後にリフレッシュされるデータを記憶するメモリセルを含んでいる。例えば、記憶されたデータは、メモリシステムがオフにされた後における、あるいは、エネルギーを節減するためにメモリシステム素子の少なくとも一部または大部分が非活性化されるエネルギー非活性化モードに切り替えられた後における、ブート処理中にリフレッシュされる。
【００２１】
記憶されたデータはさらに、規則的な時間毎にリフレッシュされるが、「揮発性メモリセル」のように数ピコセカンドまたはナノセカンドまたはミリセカンド毎ではなく、数時間、数日、数週間、あるいは数ヶ月程度の範囲内においてリフレッシュされる。
【００２２】
図１Ｂは、ダイオードアーキテクチャを用いて構成された抵抗メモリセルフィールド２１の一部を示している。このダイオードアーキテクチャは、上記のトランジスタアーキテクチャよりも高い記憶密度を提供しながらも、アクセス時間は比較的高速である。
【００２３】
抵抗メモリセルフィールド２１内の各記憶セルは、再構成可能な導電性フィラメント記憶素子２３と直列接続されたツェナーダイオード２６から形成されている。ツェナーダイオード２６、および再構成可能な導電性フィラメント記憶素子２３は、ビット線２５とワード線２４との間に接続されている。
【００２４】
本発明の別の一実施形態では、ツェナーダイオード２６の代わりに、ツェナーダイオード２６と同様の特性を有する、その他任意の素子を用いることができる。その他任意の素子とは、例えば、導電方向において標準的なダイオード特性を有し、所定のブレイクスルー電圧に達したときに、直ちに逆バイアス方向において低オームになる素子である。
【００２５】
図１Ｃは、クロスポイントアーキテクチャを用いて構成された抵抗メモリセルフィールド２２の一部を示している。抵抗メモリセルフィールド２２内の各記憶セルは、ビット線２５とワード線２４との間に接続された再構成可能な導電性フィラメント記憶素子２３から形成されている。より高い記憶密度は、通常、ダイオードアーキテクチャよりもクロスポイントアーキテクチャにおいて得ることができる。しかし、アクセス時間は一般的に遅くなる。
【００２６】
本発明は、少なくともいくつかの不揮発性の各抵抗メモリフィールドを備え、アクセス時間が高速であり、かつ記憶密度の高いメモリシステムを提供することを目的としている。図２は、抵抗メモリセル手段、具体的には、複数の各抵抗メモリセルフィールド１１〜１４を備えた、メモリシステム１０の第１の実施形態を示すブロック図である。
【００２７】
メモリシステム１０は、制御手段をさらに備えている。この制御手段は、具体的には、複数の抵抗メモリセルフィールド１１〜１４と、Ｉ／Ｏポート１６および／またはバスとの間におけるデータ転送を制御するように構成されたコントローラ１５である。
【００２８】
抵抗メモリセルフィールド１１〜１４は、それぞれ充分な機能を備えたものであり、全ての必要な読み出し、プログラム（書き込み）、および消去回路を備えている。この実施形態では、４つの各抵抗メモリセルフィールド１１〜１４が図示されている。
【００２９】
しかし、本発明は、４つ以上の各抵抗メモリセルフィールドによって実施することができ、あるいは２つの各抵抗メモリセルフィールド１１〜１２によって実施することも可能である。
【００３０】
抵抗メモリセルフィールド１１は、外部デバイス（例えば、Ｉ／Ｏポート１６に接続されたマイクロコントローラおよびマイクロプロセッサ（図示せず）など）と、複数の各抵抗メモリセルフィールド１１〜１４との間における通信を可能にする入出力用（Ｉ／Ｏ）セルフィールドとして機能するように構成されている。以下の説明では、符号１１は、Ｉ／Ｏセルフィールド１１を指す場合に用いるものとする。
【００３１】
Ｉ／Ｏセルフィールド１１と、１つまたは２つ以上のその他の抵抗メモリセルフィールド１２〜１４との間におけるデータ転送について、以下に詳述する。
【００３２】
Ｉ／Ｏセルフィールド１１は、外部デバイスとメモリシステム１０との間におけるデータ転送を可能にするため、アクセス時間が非常に高速になるように構成することが望ましい。また、Ｉ／Ｏセルフィールド１１は、頻繁に読み出しおよび書き込みされるため、十分に高い耐久性を有している必要がある。Ｉ／Ｏセルフィールド１１のアクセス時間および耐久性は、Ｉ／Ｏセルフィールド１１のアーキテクチャを適切に選択することによって、および／または、Ｉ／Ｏセルフィールド１１内の抵抗メモリセルの動作条件または動作モードを適切に制御することによって、最適化することができる。
【００３３】
Ｉ／Ｏセルフィールド１１は、高速なアクセス時間を可能にする、図１Ａに示されているトランジスタアーキテクチャを用いて構成することができる。電流密度の低い動作モードを用いることによって、Ｉ／Ｏセルフィールド１１の耐久性を、十分な高さの１０16サイクル程度にすることができる。本実施例では、Ｉ／Ｏセルフィールド１１は揮発性であるため、必要に応じてリフレッシュすることができる。なお、図１Ａに示されているアーキテクチャと、上記の低電流動作モードとを用いたＩ／Ｏセルフィールド１１の構成は、適切に設計するための一例であることについて理解されたい。
【００３４】
第２の抵抗メモリセルフィールド１２は、例えば不揮発性に構成されている。これは例えば、より高いプログラミング電流を用いて第２の抵抗メモリセルフィールド１２をプログラムすることによって達成することができる。
【００３５】
第２の抵抗メモリセルフィールド１２は、Ｉ／Ｏセルフィールド１１よりも高い記憶密度を有するように構成することができ、また比較的早いアクセス時間を有するように構成することができる。より高い記憶密度とは、第２の抵抗メモリセルフィールド１２の体積当たりに記憶されるデータビット量が、Ｉ／Ｏセルフィールド１１よりも多いことを意味している。この状態を満たすための一方法として、図１Ｂに示されているダイオードアーキテクチャを用いて第２の抵抗メモリセルフィールド１２を構成することが考えられる。
【００３６】
第２の抵抗メモリセルフィールド１２の記憶密度は、多記憶レベル化（言い換えると、１メモリセル当たりにおける複数の各データビット記憶）を用いることによって、および／または、クロスポイントアーキテクチャなどの特定のアーキテクチャを用いることによって、さらに高めることができる。
【００３７】
第３の抵抗メモリセルフィールド１３、第４の抵抗メモリセルフィールド１４、および任意の追加的な抵抗メモリセルフィールドを不揮発性に構成して、可能な限り高い記憶密度を有するように構成することができる。これらのフィールドは、図１Ｂに示されているダイオードアーキテクチャか、あるいは図１Ｃに示されているクロスポイントアーキテクチャかのいずれかを用いて構成することができる。既に述べたように、記憶密度を高めるため、あるいは体積当たりのデータビット量を増やすために、追加的あるいは代替的に用いることのできるもう１つの選択肢として、多記憶レベル化がある。
【００３８】
第１の典型的な実施形態では、コントローラ１５は、まず、外部装置からＩ／Ｏポート１６を介してメモリシステムへ送られるデータをＩ／Ｏセルフィールド１１に記憶するように構成されている。次に、コントローラ１５は、ａ）所定の閾値を越えるデータによってＩ／Ｏセルフィールド１１が記憶量の上限に達したときか、あるいは、ｂ）所定量のデータが所定量の時間内にアクセスされなかったときのいずれかの条件が満たされた場合、所定の条件に応じて、Ｉ／Ｏセルフィールド１１から第２の抵抗メモリセルフィールド１２へデータをコピーする。
【００３９】
所定の規準が満たされたとき（例えば、Ｉ／Ｏセルフィールド１１が、所定の閾値のデータあるいは所定の閾値を越えるデータによって一杯になったとき）、最も長い時間アクセスされなかった所定量のデータが、第２の抵抗メモリセルフィールド１２へコピーされる。
【００４０】
コントローラ１５は、第２の抵抗メモリセルフィールド１２の所定量の記憶容量が満たされるたびに、あるいは超過されるたびに、第２の抵抗メモリセルフィールド１２から第３の抵抗メモリセルフィールド１３へデータをコピーするように構成されている。この第ｎの抵抗メモリセルフィールドから第（ｎ＋１）抵抗メモリセルフィールドへのデータコピーは、第ｎの抵抗メモリセルフィールドにおける所定量の記憶容量が満たされるたびに、あるいは超過されるたびに、バックグラウンドで（例えばユーザからは見えないように）行われる。なお、本発明の別の実施形態では、上記以外の条件および規準が用いられてもよいことに留意されたい。
【００４１】
上記第１の典型的な実施形態では、メモリシステム１０からの読み出し時において、要求したデータがＩ／Ｏセルフィールド１１において利用可能となるまで、第（ｎ＋１）の抵抗メモリセルフィールドから、第ｎの抵抗メモリセルフィールドへとデータが連続的にコピーされる。例えば、要求したデータが第３の抵抗メモリセルフィールド１３内にある場合、データは第２の抵抗メモリセルフィールド１２へコピーされ、そして第２の抵抗メモリセルフィールド１２からＩ／Ｏセルフィールド１１へコピーされる。
【００４２】
これによって、データは、メモリシステムから外部出力可能となる。後述する別の実施形態では、データは、別のセルフィールドへコピーされる必要なしに、例えばまずＩ／Ｏセルフィールド１１とその他の各セルフィールドとの１つまたは２つ以上の追加的な接続点を介して、各セルフィールドから読み出される。
【００４３】
Ｉ／Ｏセルフィールド１１が揮発性メモリフィールドであるため、コントローラ１５は、主に、メモリシステム１０が偶発的な電源不足または電源オフにさらされたときといった別の状態が生じたときに、Ｉ／Ｏセルフィールド１１から第２の抵抗メモリセルフィールド１２へとデータをコピーする。
【００４４】
第２の抵抗メモリセルフィールド１２内に、Ｉ／Ｏセルフィールド１１からのデータを記憶するための、記憶容量の十分なスペース（空き）がない場合は、第２の抵抗メモリセルフィールド１２内における全てのデータか、あるいは第２の抵抗メモリセルフィールド１２からの少なくとも一定量のデータかのいずれかを、Ｉ／Ｏセルフィールド１１からのデータを記憶するための十分なスペースを供給できる第３の抵抗メモリセルフィールド１３へコピーすることによって、上記スペースが供給される。
【００４５】
メモリシステム１０が再度オンにされるか、あるいは電源が回復した場合、コントローラ１５は、第２の抵抗メモリセルフィールド１２からのデータを、Ｉ／Ｏセルフィールド１１へ再度コピーする。本発明の別の一実施形態では、コントローラ１５は、規則的な時間毎に、言い換えると、それ以前のコピー処理後に所定時間が経過するたびに、Ｉ／Ｏセルフィールド１１からのデータを第２の抵抗メモリセルフィールド１２にコピーする。
【００４６】
実施可能なその他の特徴としては、メモリシステム１０のスイッチがオンにされたときに、Ｉ／Ｏセルフィールド１１においてデータが常に利用可能となるように、一定の単位データ（例えばデータブロック）にマークを付けることができるという点がある。この特徴を実施するための１つの方法としては、各データワードに各単位データを関連付け、そしてこのデータワードを用いて、メモリシステム１０がオンにされたときに、Ｉ／Ｏセルフィールド１１内に上記単位データが恒久的に記憶されるか否かを示す方法がある。
【００４７】
また、上記データワードを用いて、関連付けされた単位のデータが読み出しまたは移動された後に、何回のアクセスサイクルが行われたのかを示すこともできる。この場合、コントローラ１５は、関連付けされた単位のデータが、第（ｎ＋１）の抵抗メモリセルフィールドから第ｎの抵抗メモリセルフィールドへといつコピーされるべきなのかを決定するために上記ワードデータを用いることができる。これについては、既に条件ｂに関連して上述した。
【００４８】
本発明の代替に係る別の一実施形態では、上記データは、第（ｎ＋１）の抵抗メモリセルフィールドから第（ｎ−ｍ）の抵抗メモリセルフィールドへコピーすることができる。このとき、ｍは整数である。言い換えると、コピー処理中に１つまたは２つ以上の抵抗メモリセルフィールドをスキップする（飛ばす）ことができる。
【００４９】
図６Ａは、単一チップ１７上における、複数の各抵抗メモリセルフィールド１１〜１４およびコントローラ１５の一形成例を示す概略図である。図６Ｂは、垂直に積み重ねられた複数の各チップ１８、１９上における、複数の各抵抗メモリセルフィールド１１〜１４およびコントローラ１５の別の形成例を示す概略図である。
【００５０】
上記複数の各チップ１８、１９は、垂直に積み重ねられている代わりに、水平に間隔が空けられていてもよい。必要とされる水平領域は、いくつかの抵抗メモリセルフィールドを垂直に積み重ねることによって、さらに最小化することができる。
【００５１】
図示されていないが、例えば各抵抗メモリセルフィールド１３、１４を別々のチップ上に構成し、これらのチップを、抵抗メモリセルフィールド１１を有するチップおよびコントローラ１５を有する別のチップ上に垂直に積み重ねることができる。コントローラ１５は、複数の各抵抗メモリセルフィールド１１〜１４のように、同一のパッケージ内に形成されている必要は必ずしもない。
【００５２】
図３は、不揮発性の複数の各抵抗メモリセルフィールド８２、８４、８６、およびコントローラ８８を備えたメモリシステム８０の第２の実施形態の一例を示すブロック図である。コントローラ８８は、複数の抵抗メモリセルフィールド８２、８４、８６と、入出力用（Ｉ／Ｏ）ポート９０またはバスとの間におけるデータ転送を制御する。Ｉ／Ｏポート９０は、メモリシステム８０を外部デバイス（図示せず）に接続している。
【００５３】
各抵抗メモリセルフィールド８２、８４、８６を形成するために、多数の様々な種類の記憶素子を選択することができる。一例としては、各抵抗メモリセルフィールド８２、８４、８６は、例えばプログラマブルメタライゼーションセル（ＰＭＣ）などの抵抗メモリ素子、別の例では相変化メモリ素子から形成することができる。
【００５４】
全ての各抵抗メモリセルフィールド８２、８４、８６を、その他の抵抗メモリセルフィールドにおいて用いられているメモリ素子と同一種類のメモリ素子を用いて構成する必要はない。各抵抗メモリセルフィールド８２、８４、８６は、一部または全部が多記憶レベル化メモリセルフィールドであってよい。
【００５５】
コントローラ８８は、メモリシステムの複数の各抵抗メモリセルフィールド８２、８４、８６内にデータをシリアル書き込みする。本発明の別の一実施形態では、データは、メモリシステムの複数の各抵抗メモリセルフィールド８２、８４、８６内にパラレル書き込みする。
【００５６】
例えば、送信されてくるデータは、まずＩ／Ｏポート９０から第１の抵抗メモリセルフィールド８２へ書き込まれる。第１の抵抗メモリセルフィールド８２内へ記憶されるデータ量が所定の閾値に達した場合、あるいは別の所定の規準が満たされたとき、第１の抵抗メモリセルフィールド８２内に記憶されたデータの少なくとも一部、おそらく全てが、第１の抵抗メモリセルフィールド８２から第２の抵抗メモリセルフィールド８４へコピーされる。
【００５７】
第１の抵抗メモリセルフィールド８２の容量が上限に近づくと、上記所定の閾値は完全に上限に達するか、あるいはその他所望の値に達する。第２の抵抗メモリセルフィールド８４内に記憶されたデータ量が所定の閾値に達すると、第２の抵抗メモリセルフィールド８４内に記憶されたデータの少なくとも一部、おそらく全てが、第３の抵抗メモリセルフィールド８６内に書き込まれる。追加的な各抵抗メモリセルフィールドが形成されている場合は、最後のメモリに到達するまで上記の順次手順を続けることができる。
【００５８】
本発明のさらに別の一実施形態では、データは、メモリシステムの複数の各抵抗メモリセルフィールド８２、８４、８６内にパラレル書き込みされる。この場合、第１の抵抗メモリセルフィールド８２内に記憶されたデータ量がいつ所定の閾値に達したのか、あるいは、別の所定の規準がいつ満たされたのかを検出する、検出ユニットが備えられていてよい。
【００５９】
また、上記検出ユニットは、第１の抵抗メモリセルフィールド８２内に記憶されたデータ量が所定の閾値に達した場合、あるいは、別の所定の規準が満たされた場合は、１つまたは２つ以上のその他の各抵抗メモリセルフィールド８４，８６への超過データの書き込みを開始する。
【００６０】
本発明の別の実施形態では、データは、データの記憶されるべき速度に応じて、例えば抵抗メモリセルフィールド８６内へ直接記憶されるようになっていてよい。
【００６１】
抵抗メモリセルフィールド８２、８４、８６の一部または全部は、それぞれ異なる記憶容量を有していてよい。上記書き込みシーケンスにおいて下流側にある各抵抗メモリセルフィールド８２、８４、８６が、例えば、前のメモリよりも高い記憶密度を有するように構成することができる。
【００６２】
例えば、第２の抵抗メモリセルフィールド８４は、第１の抵抗メモリセルフィールド８２よりも高い記憶密度を有するように構成することができ、第３の抵抗メモリセルフィールド８６は、第２の抵抗メモリセルフィールド８４よりも高い記憶密度を有するように構成することができ、また追加的な抵抗メモリセルフィールドが形成されている場合は、それぞれの追加的な階層の記憶密度を連続的に高めることができる。記憶密度は、例えば、記憶素子の密度および／または記憶素子の記憶の複数の各レベル数を高めることによって上げることができる。
【００６３】
本実施形態では、第２の抵抗メモリセルフィールド８４は、記憶が２レベルの不揮発性メモリ（ＮＶＭ）であり、第３の抵抗メモリセルフィールド８６は、記憶が４レベルの不揮発性メモリ（ＮＶＭ）である。第３の抵抗メモリセルフィールド８６は、所望であれば、さらに高いレベル数を有するように構成することができる。各抵抗メモリセルフィールド８２、８４、８６のいずれも、例えばマルチアレイなど、多くの公知のアーキテクチャのいずれか１つを用いて形成することができる。また、各抵抗メモリセルフィールド８２、８４、８６のいずれも、複数の抵抗メモリセルフィールドを含んでいてよい。
【００６４】
各抵抗メモリセルフィールド８２、８４、８６の一部または全部は、それぞれ異なるアクセス速度を有していてよい。異なるデータ帯域幅という表現は、抵抗メモリセルフィールド８２、８４、８６が、書き込み時におけるそれぞれ異なる書き込み速度を有し、同様に読み出し時におけるそれぞれ異なる読み出し速度を有しており、そのため抵抗メモリセルフィールド８２、８４、８６の入出力用インターフェースにおいて異なる入出力タイミング動作を行うということを意味している。
【００６５】
例えば、第２の抵抗メモリセルフィールド８４が、記憶２レベルの不揮発性メモリとして構成され、そして第３の抵抗メモリセルフィールド８６が、記憶４レベルの不揮発性メモリとして構成されている場合、第３の抵抗メモリセルフィールド８６の方が複雑性が高度であるため、第２の抵抗メモリセルフィールド８４への書き込みよりも、第３の抵抗メモリセルフィールド８６への書き込みの方において、より時間がかかる。同様に、第３の抵抗メモリセルフィールド８６からの読み出しにおいても、より長い時間がかかる。
【００６６】
各抵抗メモリセルフィールド８２、８４、８６のそれぞれからマルチプレクサ９２に対し、直接のデータ出力経路が備えられている。各コマンド線ＣＭＤに印加された各コマンド信号が、読み出しが実行されるべきことを示すと、コントローラ８８は、アドレス線ＡＤＤを介してコントローラ８８へ印加されるアドレス信号に基づき、メモリシステムの複数の各抵抗メモリセルフィールド８２、８４、８６のいずれか特定の１つからデータを読み出す。
【００６７】
コントローラ８８は、マルチプレクサ９２を適切に制御して、抵抗メモリセルフィールド８２、８４、８６のいずれか適当な１つから読み出されたデータをＩ／Ｏポート９０へ配置する。
【００６８】
一部または全ての各抵抗メモリセルフィールド８２、８４、８６の読み出し速度はそれぞれ異なるため、所望のデータを出力するために必要とされる時間は、各抵抗メモリセルフィールド８２、８４、８６のうちのいずれが読み出されるのかに応じて異なる。
【００６９】
例えば、第１の抵抗メモリセルフィールド８２の読み出し速度が最も速い場合であれば、第２の抵抗メモリセルフィールド８４の読み出し速度はより遅く、第３の抵抗メモリセルフィールド８６の読み出し速度はさらに遅い。この場合、例えば、第２の抵抗メモリセルフィールド８４に記憶されたデータを得るよりも、第３の抵抗メモリセルフィールド８６に記憶されたデータを得る方について、より時間がかかる。
【００７０】
「単位データ」という表現は、例えば一定サイズのブロックなど、所定サイズのデータの集合であると規定することができる。本発明の一実施形態では、コントローラ８８は、直近にアクセスされた単位データのグループが、最も読み出し速度の高い第１の抵抗メモリセルフィールド８２内に記憶され、二番目に直近に使用された単位データのグループが、二番目に読み出し速度の高い第２の抵抗メモリセルフィールド８４内に記憶され、アクセスされてから最も時間が経過している単位データのグループが、最も読み出し速度の低い第３の抵抗メモリセルフィールド８６内に記憶されるようにデータ管理する。
【００７１】
各単位データが最後にアクセスされてからの時間が、所定の時間または所定のアクセスサイクル数を超過するたびに、あるいは別の所定の規準が満たされると、各単位データは、シリアル入力チェインにおける次のメモリにコピーされる。この、次のメモリの読み出し速度は、現時点において単位データが記憶されているメモリの読み出し速度よりも低いようになっている。
【００７２】
例えば、第２の抵抗メモリセルフィールド８４内の各単位データが最後にアクセスされてからの時間が、所定の時間または所定のアクセスサイクル数を超過するたびに、あるいは別の所定の規準が満たされると、各単位データは、第３の抵抗メモリセルフィールド８６にコピーされる。
【００７３】
コントローラ８８は上記手順を用いることによって、最後にアクセスされてからの時間が短いデータが、最後にアクセスされてからの時間が長いデータよりも短い時間で利用可能となることを確実にする。本発明のさらに別の実施形態では、上記以外のデータ記憶方式（言い換えると、上記以外のデータ書き込みおよび／または読み出し方式）を用いてもよい。
【００７４】
図４は、複数の抵抗メモリセルフィールド１１０、１１５、１２０と、例えばコントローラ１２５などの制御手段とを備えた、メモリシステム１００の第３の実施形態の一例を示すブロック図である。
【００７５】
コントローラ１２５は、複数の各抵抗メモリセルフィールド１１０、１１５、１２０を制御するための、各アドレス・制御線Ａ／Ｃ１、Ａ／Ｃ２、Ａ／Ｃ３を備えている。本実施形態では、第１の抵抗メモリセルフィールド１１０、第２の抵抗メモリセルフィールド１１５、および第３の抵抗メモリセルフィールド１２０のみが示されているが、これら以外のメモリセルフィールドが形成されていてもよい。第１の抵抗メモリセルフィールド１１０を利用するための様々な可能性が考えられる。
【００７６】
本実施形態においてもまた、第１の抵抗メモリセルフィールド１１０は、例えばトランジスタアーキテクチャおよび密度の低いプログラミング電流を用いた、揮発性メモリセルフィールドとして構成されている。その他の全ての各抵抗メモリセルフィールド１１５、１２０（および、これら以外に追加的に形成された抵抗メモリセルフィールド）は、第１の実施形態に関連して説明した方法と同様の方法によって、不揮発性抵抗メモリセルフィールドとして構成されている。
【００７７】
各抵抗メモリセルフィールド１１５、１２０の一部または全ては、多記憶レベル抵抗メモリセルフィールドとして構成することができる。抵抗メモリセルフィールド１１５、１２０は、多数存在するメモリ設計およびアーキテクチャのいずれを用いてもよく、また例えばマルチアレイから形成されていてもよい。各抵抗メモリセルフィールド１１５、１２０はまた、多記憶レベル化抵抗メモリセルフィールドを含んでいてもよい。
【００７８】
上記実施形態は、抵抗メモリセルフィールド１１５、１２０の異なる書き込み速度に対処するためにデータバス幅を拡張し、送られてくるデータのデータ転送速度またはデータ速度を低減することによって、メモリシステム１００の異なる各抵抗メモリセルフィールド１１５、１２０へデータを書き込むことに基づいている。
【００７９】
同様に、各抵抗メモリセルフィールド１１５、１２０の読み出し時にデータバス幅が縮小され、これによって、読み出しデータのデータ速度が上昇し、各抵抗メモリセルフィールド１１５、１２０の異なる読み出し速度が対処される。このように、Ｉ／Ｏ手段すなわちＩ／Ｏポート１５５におけるデータ帯域幅が、メモリシステム１００全体において一定に維持され、各抵抗メモリセルフィールド１１５、１２０における書き込み速度および読み出し速度の差は、メモリシステム１００の外からは見えないように隠すことができる。
【００８０】
例えば、メモリシステムからの読み出し時に、各抵抗メモリセルフィールド１１５、１２０のデータ帯域幅を、Ｉ／Ｏ手段すなわちＩ／Ｏポート１５５のデータ帯域幅に設定することができる。特定のメモリ、例えば第３の抵抗メモリセルフィールド１２０は、Ｉ／Ｏポート１５５の動作速度では読み出されない。このため、第３の抵抗メモリセルフィールド１２０におけるデータバス幅は、適切な係数分、Ｉ／Ｏポート１５５におけるデータバス幅よりも大きくなるように設定され、第３の抵抗メモリセルフィールド１２０におけるデータバス幅がＩ／Ｏポート１５５のデータ帯域幅と等しくなるようにする。
【００８１】
メモリシステム１００内に記憶される単位データ（例えばブロック）は、第１の部分が第２の抵抗メモリセルフィールド１１５内に記憶され、第２の部分が第３の抵抗メモリセルフィールド１２０内に記憶される、２つの各部分に分割することができる。
【００８２】
速度の低い第３の抵抗メモリセルフィールド１２０が、単位データのいずれの部分の出力も遅延させることのないように、メモリシステム１００を構成することができる。速度の低い第３の抵抗メモリセルフィールド１２０からのデータは、速度の高い第２の抵抗メモリセルフィールド１１５からのデータが読み出しおよび出力されている間に、集めて読み出しすることができる。速度の高い第２の抵抗メモリセルフィールド１１５から、単位データの第１の部分が出力された後すぐに、速度の低い第３の抵抗メモリセルフィールド１２０からのデータの第２の部分が出力可能となる。
【００８３】
本発明の一実施形態では、各抵抗メモリセルフィールド１１０、１１５、１２０のデータ帯域幅（読み出し速度および／または書き込み速度）あるいはアクセス時間は、それぞれ異なっている場合がある。これは、記憶密度がそれぞれ異なり、また管理されている１メモリセル内に記憶されるビット数が異なるためであり、あるいはその他のパラメータによるものである。
【００８４】
第２の抵抗メモリセルフィールド１１５は不揮発性であり、アクセス時間および記憶密度は中程度である。第３の抵抗メモリセルフィールド１２０は不揮発性であり、記憶密度はより高く、アクセス時間はより長い（速度がより低い）。本発明の別の実施形態では、第２の抵抗メモリセルフィールド１１５は揮発性である。さらに、本発明のさらに別の実施形態では、第３の抵抗メモリセルフィールド１２０もまた揮発性である。
【００８５】
メモリシステム１００の第３の実施形態は、データバス幅変換手段を有利に用いて、各抵抗メモリセルフィールド１１５、１２０の異なる書き込み時間または速度を補償するように設計されている。
【００８６】
上記データバス幅変換手段は、例えば、第１のシリアル−パラレルコンバータ１３０と、第２のシリアル−パラレルコンバータ１３５とを備えた、データバス幅変換回路１２９である。データバス幅変換回路１２９は、送られてくる単位データ（例えばブロック）を、複数部分（本実施形態では２つの部分）に分割する。
【００８７】
各シリアル−パラレルコンバータ１３０、１３５は、例えば、単一の入力部と、入力データがシフトインされた後にデータを供給する複数のパラレル出力部とを有する、一連のシフトレジスタから構成されている。
【００８８】
各シリアル−パラレルコンバータ１３０、１３５は、データバス幅を拡張することによって、送られてくるデータのデータ速度を低減し、これによって並列性を高める。第１のシリアル−パラレルコンバータ１３０によって必要とされるデータ速度の低減は、第２の抵抗メモリセルフィールド１１５の書き込み時間または書き込み速度に依存している。第２のシリアル−パラレルコンバータ１３５によって必要とされるデータ速度の低減は、第３のメモリセルフィールド１２０の書き込み時間または書き込み速度と、第１のシリアル−パラレルコンバータ１３０によって既に供給された送信データのデータ速度の低減とに依存している。
【００８９】
追加的な抵抗メモリセルフィールドが形成されている場合は、その追加的なメモリの書き込み時間が前のメモリの書き込み時間よりも長いと仮定して、データバス幅変換回路１２９は、その追加的なメモリのそれぞれに対して追加的なパラレルコンバータを備えることができる。各メモリを効果的に用いるため必要なページ幅は、各メモリの書き込み速度と入力データのデータ速度との比率を用いて計算される。
【００９０】
例えば、Ｉ／Ｏポート１５５へ送られるデータバス幅が１バイトである場合、第１のシリアル−パラレルコンバータ１３０は、データバス幅のサイズを８バイトに拡張することができる。これによって、第２の抵抗メモリセルフィールド１１５に入力されるデータのデータ速度が８分の１に低減される。同様に、第２のシリアル−パラレルコンバータ１３５は、データバス幅を４倍に拡張して３２バイトにし、第３の抵抗メモリセルフィールド１２０に入力されるデータのデータ速度をさらに４分の１に低減する。
【００９１】
このように、送られてくるデータの入力データ速度を調節して、異なる各抵抗メモリセルフィールド１１５、１２０の異なる書き込み時間または書き込み速度に対処することができる。書き込み時間または書き込み速度は、各抵抗メモリセルフィールド１１５、１２０の記憶密度、および管理されている１メモリセル内に記憶されるビット数における相違によって、異なっている場合がある。これらの係数は、上記処理を単に説明するために用いられたものであり、実際の係数は、各メモリセルフィールドの書き込み時間または書き込み速度に依存する。
【００９２】
メモリシステム１００への書き込み時には、抵抗メモリセルフィールド１１５と抵抗メモリセルフィールド１２０との両方に書き込みが行われる。Ｉ／Ｏポート１５５から最初に送られてきたデータは、メモリシステム１００の最も速い部分へ行き、Ｉ／Ｏポート１５５から最後に送られてきたデータは、メモリシステム１００のより遅いメモリ部分に集められ入力される。
【００９３】
例えば、サイズが５１２バイトである１単位のデータ（本実施形態では１データブロック）がメモリシステム１００に送られてきた場合、データバス幅変換回路１２９は、そのデータブロックを、２バイトの部分と５００バイトの部分とに分割することができる。最初の１２バイトは第２の抵抗メモリセルフィールド１１５へ書き込まれ、残りの５００バイトは第３の抵抗メモリセルフィールド１２０へ書き込まれる。なお、これらの数字は、単に原則を説明するためのものである。
【００９４】
第１の抵抗メモリセルフィールド１１０はバッファとして機能し、第１の抵抗メモリセルフィールド１１０内に１２バイトが集められ入力されるとすぐに書き込み動作がトリガされて、入力されたデータがデータバス１１７を用いて第２の抵抗メモリセルフィールド１１５に書き込まれる。そして、第１の抵抗メモリセルフィールド１１０内に残りの５００バイトが集められて入力されるとすぐに書き込み動作がトリガされて、入力されたデータがデータバス１１８を用いて第３の抵抗メモリセルフィールド１２０に書き込まれる（図５も参照のこと）。
【００９５】
コントローラ１２５は、制御信号経路ＣＴＲＬから制御信号を受信し、そしてステータスデータをステータス信号経路ＳＴＡＴＵＳへ供給することができる。コントローラ１２５は、Ｉ／Ｏポート１５５からデータを受信するステータスレジスタを備えている。コントローラ１２５は、ステータスデータをＩ／Ｏポート１５５へ出力することもできる。
【００９６】
メモリシステム１００は、Ｉ／Ｏポート１５５へ出力されるデータが、第２の抵抗メモリセルフィールド１１５から読み出されるデータか、あるいは第３の抵抗メモリセルフィールド１２０から読み出されるデータのいずれなのかをコントローラ１２５が選択できるように、第１のマルチプレクサ１４０を備えている。
【００９７】
メモリシステム１００は、Ｉ／Ｏポート１５５へ出力されるデータが、第１のマルチプレクサ１４０から出力されるデータか、あるいはコントローラ１２５からのステータスデータのいずれなのかをコントローラ１２５が選択できるように、第２のマルチプレクサ１５１を備えている。
【００９８】
この特徴によって、ＨＤＤ（ハードディスクドライブ）の例えばＡＴＡ（アドバンスト・テクノロジー・アタッチメント）規格、あるいはＳＣＳＩ（スモール・コンピュータ・システム・インターフェース）規格などのインターフェース規格に、メモリシステム１００を準拠させることができる。メモリシステム１００は、適切なインターフェース規格に準拠させることによって、所望であればハードディスクドライブの代替物として使用することができる。
【００９９】
次に、メモリシステム１００の読み出しについて説明する。メモリシステム１００は、別のデータバス幅変換手段を備えている。この別のデータバス幅変換手段とは、例えば、データバス幅を縮小して、各抵抗メモリセルフィールド１１５、１２０から読み出されるデータのデータ速度を高めるために機能する、データバス幅変換回路１３９である。
【０１００】
データバス幅変換回路１３９は、データバス幅を縮小して、第２の抵抗メモリセルフィールド１１５から読み出されるデータのデータ速度を高めるために、第１のパラレル−シリアルコンバータ１４５（本発明の別の実施形態では、第１のパラレル−パラレルコンバータ）を備えている。
【０１０１】
第１のパラレル−シリアルコンバータ１４５は、第１のシリアル−パラレルコンバータ１３０が行う動作と逆の動作を行う。第１のシリアル−パラレルコンバータ１３０に関する説明の際に用いた例で考えると、第１のパラレル−シリアルコンバータ１４５は、データバス幅のサイズを８バイトから１バイトに縮小し、これによって第２の抵抗メモリセルフィールド１１５から出力されるデータのデータ速度が８倍に上昇し、データ速度がＩ／Ｏポート１５５のデータ速度と合致することが分かる。
【０１０２】
データバス幅変換回路１３９は、データバス幅を縮小して、第３の抵抗メモリセルフィールド１２０から読み出されるデータのデータ速度を高めるために、第２のパラレル−シリアルコンバータ１５０（本発明の別の実施形態では、第２のパラレル−パラレルコンバータ）を備えている。
【０１０３】
第２のパラレル−シリアルコンバータ１５０は、第２のシリアル−パラレルコンバータ１３５が行う動作と逆の動作を行う。第２のシリアル−パラレルコンバータ１３５に関する説明の際に用いた例で考えると、第２のパラレル−シリアルコンバータ１５０は、データバス幅のサイズを３２バイトから８バイトに縮小し、これによって第３の抵抗メモリセルフィールド１２０から出力されるデータのデータ速度が４倍に上昇することが分かる。
【０１０４】
第３の抵抗メモリセルフィールド１２０から出力されるデータは、さらに、第１のパラレル−シリアルコンバータ１４５によって変換される。これによってデータバス幅は、８バイトから１バイトにさらに縮小され、第３の抵抗メモリセルフィールド１２０から出力されるデータのデータ速度が８倍にさらに上昇し、データ速度がＩ／Ｏポート１５５のデータ速度と合致する。
【０１０５】
サイズが５１２バイトのデータブロックがメモリシステム１００内に記憶された、上述の例について再度検討する。この例では、最初の１２バイトが第２の抵抗メモリセルフィールド１１５内に記憶され、そして残りの５００バイトが第３の抵抗メモリセルフィールド１２０内に記憶された。
【０１０６】
メモリシステム１００から読み出すためには、コントローラ１２５は、第２の抵抗メモリセルフィールド１１５および第３の抵抗メモリセルフィールド１２０に同時にアクセスする。最初の１２バイトは、第２の抵抗メモリセルフィールド１１５から読み出され、第１のパラレル−シリアルコンバータ１４５によって変換され、そしてＩ／Ｏポート１５５に出力される。同時に、残りの５００バイトは、第３の抵抗メモリセルフィールド１２０から読み出され、そして、第２のパラレル−シリアルコンバータ１５０によって変換される。残りの５００バイトは、最初の１２バイトが出力された後に出力されるために、第１のパラレル−シリアルコンバータ１４５からそしてＩ／Ｏポート１５５へと移動される。
【０１０７】
このように、より遅い第３の抵抗メモリセルフィールド１２０を読み出すために必要な時間の一部、好ましくは全てが、第２の抵抗メモリセルフィールド１１５からのデータ出力と同時に起こる。このため、第２の抵抗メモリセルフィールド１１５から読み出されたデータの出力と、第３の抵抗メモリセルフィールド１２０から読み出されたデータの出力との間においては、ごくわずかな遅延のみが生じるか、あるいは好ましくは遅延が全く生じない。
【０１０８】
図５は、メモリシステム２００の第４の実施形態の一例を示す概略図である。図２に示されているメモリシステム部分と同様に機能するメモリシステム２００の部分は、同一の符号によって示されており、ここでの再度の説明は省略する。記憶された単位データ（例えばデータブロック）は、第３の実施形態では２つの部分に分割されたが、本実施形態では３つの部分に分割される。
【０１０９】
本実施形態では、第１の抵抗メモリセルフィールド１１０は書き込みバッファとしてではなく不揮発性メモリとして構成されており、データブロックの第１の部分を記憶するために用いられる。データブロックの第２の部分は、第２の抵抗メモリセルフィールド１１５内に記憶され、データブロックの第３の部分は、第３の抵抗メモリセルフィールド１２０内に記憶される。
【０１１０】
なお、データバス１１７は第１のマルチプレクサ１４０にも接続されているため、第１のマルチプレクサ１４０は、第１の抵抗メモリセルフィールド１１０から読み出されたデータブロックの第１の部分を、第１のパラレル−シリアルコンバータ１４５に与えることができることについて留意されたい。
【０１１１】
必要であれば、データバス幅変換回路１２９に第３のシリアル−パラレルコンバータ１６０を備えさせることによって、Ｉ／Ｏポート１５５から送られてくるデータを受信し、そしてデータバス幅を拡張して、Ｉ／Ｏポート１５５から送られてくるデータのデータ速度を低減することができる。この実施例では、第３のシリアル−パラレルコンバータ１６０は、第１の抵抗メモリセルフィールド１１０内に記憶されるデータブロックの第１の部分に作用する唯一のシリアル−パラレルコンバータとなる。
【０１１２】
第１のシリアル−パラレルコンバータ１３０および第２のシリアル−パラレルコンバータ１３５は、第３のシリアル−パラレルコンバータ１６０と協働するように構成されている。このため、各メモリセルフィールド１１５、１２０は、各データバス１１７、１１８をそれぞれ介してデータを記憶するための適切なデータバス幅およびデータ速度を有するデータ（データブロックの各部分）を得る。
【０１１３】
同様に、データバス幅変換回路１３９に第３のパラレル−シリアルコンバータ１６５を備えさせて、第２の抵抗メモリセルフィールド１１５から読み出されるデータブロックの第２の部分のデータバス幅およびデータ速度を適切に変更することができる。
【０１１４】
第１のパラレル−シリアルコンバータ１４５は、全ての各抵抗メモリセルフィールド１１０、１１５、１２０から読み出されるデータ（データブロックの各部分）に作用し、Ｉ／Ｏポート１５５へ出力されるデータブロックの全ての部分が適切なデータバス幅およびデータ速度を有するように構成されている。
【０１１５】
別の構成では、第２のパラレル−シリアルコンバータ１５０からの出力を、第３のパラレル−シリアルコンバータ１６５内に多重化し、第３の抵抗メモリセルフィールド１２０から読み出されるデータブロックの第３の部分が、３つ全ての各パラレル−シリアルコンバータ１６５、１５０、１４５を通過するように構成することができる。しかし、この構成は、図面には示されていない。
【０１１６】
図７Ａは、図４に示されているメモリシステム１００の第１のメモリセルフィールド１１０の図であって、本発明の一実施形態によるデータパーティションを示している。本発明のこの実施形態では、第１のメモリセルフィールド１１０は、書き込みバッファとして機能する。図７Ａは、複数のＫ個（Ｋは０より大きい任意数）のデータブロック（個々にアドレス可能な第１のデータブロック７０２、第２のデータブロック７０４、・・・、第Ｋのデータブロック７０６）を示している。各データブロック７０２、７０４、７０６は、Ｍ（Ｍは１より大きい任意数）のデータ要素、例えば７０８データバイト（各データバイトは第８のデータビットを含んでいる）を含んでいる。
【０１１７】
図７Ａに示されているように、各ブロックのデータバイトは、第１のシリアル−パラレルコンバータ１３０および第２のシリアル−パラレルコンバータ１３５を介して、第１のメモリセルフィールド１１０へ連続的に書き込まれる。言い換えると、各ブロック７０２、７０４、７０６の第１のＮ＋１データバイト（０〜Ｎのデータバイト）が、第１のシリアル−パラレルコンバータ１３０から、第１のメモリセルフィールド１１０の第１の領域７１０に書き込まれ、そして第２のメモリセルフィールド１１５へ転送される（図７Ａのブロック７１２によって示されている）。
【０１１８】
さらに、Ｍまでのデータバイト（Ｎ＋１）が、まず第１のシリアル−パラレルコンバータ１３０から、第２のシリアル−パラレルコンバータ１３５へ書き込まれ、そして第２のシリアル−パラレルコンバータ１３５から、第１のメモリセルフィールド１１０の第２の領域７１４に書き込まれる。次に、Ｍまでのデータバイト（Ｎ＋１）は、第３のメモリセルフィールド１２０へ転送される（図４Ａのブロック７１６によって示されている）。
【０１１９】
図７Ｂは、図５に示されているメモリシステム２００のメモリセルフィールド１１０、１１５、１２０であって、本発明の別の実施形態によるデータパーティションを示す図である。本発明のこの実施形態においてもまた、第１のメモリセルフィールド１１０は、不揮発性メモリとして機能する。
【０１２０】
図７Ｂは、複数のＫ個（Ｋは０より大きい任意数）のデータブロック（個々にアドレス可能な第１のデータブロック７０２、第２のデータブロック７０４、・・・、第Ｋのデータブロック７０６）を示している。各データブロック７０２、７０４、７０６は、Ｌ（Ｌは２より大きい任意数）のデータ要素、例えば７０８データバイト（各データバイトは第８のデータビットを含んでいる）を含んでいる。
【０１２１】
図７Ｂに示されているように、各ブロックのデータバイトは、第３のシリアル−パラレルコンバータ１６０を介して第１のメモリセルフィールド１１０へ書き込まれ、第３のシリアル−パラレルコンバータ１６０および第１のシリアル−パラレルコンバータ１３０を介して第２のメモリセルフィールド１１５へ書き込まれ、そして第３のシリアル−パラレルコンバータ１６０および第２のシリアル−パラレルコンバータ１３５を介して第３のメモリセルフィールド１２０へ書き込まれる。
【０１２２】
言い換えると、各ブロック７０２、７０４、７０６の第１のＮ＋１データバイト（０〜Ｎのデータバイト）が、第３のシリアル−パラレルコンバータ１６０から、第１のメモリセルフィールド１１０のメモリ領域７１８に書き込まれ、そして、第１のメモリセルフィールド１１０内に不揮発性に維持される（図７Ｂのブロック７２０によって示されている）。
【０１２３】
さらに、Ｍまでのデータバイト（Ｎ＋１）が、まず第３のシリアル−パラレルコンバータ１６０から、第１のシリアル−パラレルコンバータ１３０へ書き込まれ、そして第１のシリアル−パラレルコンバータ１３０から、第２のメモリセルフィールド１２０のメモリ領域７２２に書き込まれる（図７Ｂのブロック７２４によって示されている）。
【０１２４】
さらに、Ｌまでのデータバイト（Ｍ＋１）が、まず第３のシリアル−パラレルコンバータ１６０から、第２のシリアル−パラレルコンバータ１３５へ読み出され、そして第２のシリアル−パラレルコンバータ１３５から、第３のメモリセルフィールド１２０のメモリ領域７２６へ読み出される（図７Ｂのブロック７２８によって示されている）。
【０１２５】
上述の説明は、例証および説明する目的のためになされたものであり、包括的、あるいは開示されている本発明の形態のみに制限されると考えられるものではない。また、開示されている教示内容に鑑みて、多くの変更および変形を加えることができることは明らかである。上述の実施形態は、本発明の原理およびその実用的な用途を最適に説明し、これによって当業者が、様々な実施形態において、想定される特定の用途に適合するように様々な変形を加えながら本発明を実施できるように選択されたものである。本発明の範囲は、特許請求の範囲によって規定される。
【図面の簡単な説明】
【０１２６】
【図１Ａ】トランジスタアーキテクチャを用いて構成された抵抗メモリセルフィールドの一部を示す概略回路図である。
【図１Ｂ】ダイオードアーキテクチャを用いて構成された抵抗メモリセルフィールドの一部を示す概略回路図である。
【図１Ｃ】クロスポイントアーキテクチャを用いて構成された抵抗メモリセルフィールドの一部を示す概略回路図である。
【図２】複数の各抵抗メモリフィールドを備えたメモリシステムの第１の実施形態を示すブロック図である。
【図３】複数の各抵抗メモリフィールドを備えたメモリシステムの第２の実施形態を示す概略回路図である。
【図４】複数の各抵抗メモリフィールドを備えたメモリシステムの第３の実施形態を示す概略回路図である。
【図５】複数の各抵抗メモリフィールドを備えたメモリシステムの第４の実施形態を示す概略回路図である。
【図６Ａ】単一チップ上に形成された複数の各抵抗メモリフィールドの一例を示す概略構成図である。
【図６Ｂ】複数の各チップ上に形成された複数の各抵抗メモリフィールドの一例を示す概略構成図である。
【図７Ａ】図４のメモリシステムの第１のメモリにおける、本発明の一実施形態によるデータパーティションを示すブロック図である。
【図７Ｂ】図５のメモリシステムの各メモリにおける、本発明の一実施形態によるデータパーティションを示すブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【外国語明細書】
2008112554000001.pdf