(57)【要約】【課題】誤動作を生じにくく、かつ素子の信頼性の高い半導体装置およびその製造方法を提供する。【解決手段】複数の凸状パターンのそれぞれはフローティングゲート８およびコントロールゲート１０を有するように、半導体基板１の表面上に形成されている。絶縁層１２は、複数の凸状パターンの側面および上面と凸状パターン間の底部とを覆っている。コンタクト層間絶縁層１５は、複数の凸状パターン間および複数の凸状パターン上に絶縁層１２を介して位置する空隙部１７を覆い、かつ貫通孔１５ａを有している。絶縁層１８は貫通孔１５ａを閉じて空隙部１７を閉塞している。【選択図】図２
2008047630.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
それぞれがゲートを有するように、前記半導体基板の表面上に形成された複数の凸状パターンと、
前記複数の凸状パターンの側面および上面と前記凸状パターン間の底部とを覆う第１の絶縁層と、
前記複数の凸状パターン間および前記複数の凸状パターン上に前記第１の絶縁層を介して位置する空隙部を覆い、かつ貫通孔を有する第２の絶縁層と、
前記第２の絶縁層の貫通孔を閉じて前記空隙部を閉塞する第３の絶縁層とを備えた、半導体装置。
【請求項２】
半導体基板と、
それぞれがゲートを有するように、前記半導体基板の表面上に形成された複数の凸状パターンと、
前記複数の凸状パターンの側面および上面と前記凸状パターン間の底部とを覆う第１の絶縁層と、
前記複数の凸状パターン間に前記第１の絶縁層を介して位置する空隙部の上であって前記第１の絶縁層の側壁に形成された側壁形状の第２の絶縁層と、
前記空隙部を閉塞するように前記第２の絶縁層間を埋め込む第３の絶縁層とを備えた、半導体装置。
【請求項３】
前記ゲートは、互いに積層されたフローティングゲートとコントロールゲートとを有していることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
平面パターンにおいて、前記コントロールゲートに交差する方向に延在するアシストゲートをさらに備えたことを特徴とする、請求項３に記載の半導体装置。
【請求項５】
それぞれがゲートを有する複数の凸状パターンを半導体基板の表面上に形成する工程と、
前記複数の凸状パターンの側面および上面と前記凸状パターン間の底部とを覆うように第１の絶縁層を形成する工程と、
前記複数の凸状パターン間を埋め込むように埋め込み層を形成する工程と、
前記埋め込み層上に第２の絶縁層を形成する工程と、
前記第２の絶縁層に前記埋め込み層に達する孔を形成する工程と、
前記孔を介して前記埋め込み層を等方性エッチングにより除去して前記凸状パターン間に空隙部を形成する工程と、
前記孔を閉じて前記空隙部を閉塞するように第３の絶縁層を形成する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記埋め込み層は、前記複数の凸状パターン間を埋め込むと共に、前記複数の凸状パターン上にも位置するように形成され、
前記第２の絶縁層は前記凸状パターン上に前記第１の絶縁層と前記埋め込み層とを介在して形成されることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記埋め込み層を形成する工程は、前記複数の凸状パターン間を埋め込むと共に、前記複数の凸状パターン上にも位置するように前記埋め込み層を成膜する工程と、前記第１の絶縁層の上面と側面の一部とが露出するまで前記埋め込み層を除去する工程とを有し、
前記第２の絶縁層は前記凸状パターン間の底部に残存した前記埋め込み層上に形成されることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁層に前記孔を形成する工程は、露出した前記第１の絶縁層の上面および側面を覆うように前記第２の絶縁層を形成する工程と、前記第１の絶縁層の上面が露出するまで前記第２の絶縁層に異方性エッチングを施すことにより前記第２の絶縁層を前記第１の絶縁層の側壁を覆う側壁形状に残存させると共に前記第２の絶縁層に前記埋め込み層に達する前記孔を形成する工程とを有することを特徴とする、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート間に空隙部を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体記憶装置の小型化および微細化が進められており、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００３】
そして近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成するための複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリが提案されている（たとえば、特許文献１参照）。
【０００４】
このＡＧ−ＡＮＤ型のフラッシュメモリの製造方法は、半導体基板の主表面上にアシストゲートを形成する工程と、このアシストゲートを覆うように絶縁膜を形成する工程と、この絶縁膜にドライエッチングを施して、アシストゲートの両側面上にサイドウォールを形成すると共に、サイドウォール間に位置する半導体基板の主表面を露出する工程と、このサイドウォール間に位置する半導体基板の主表面上に絶縁膜を成長させて、フローティングゲートのトンネル絶縁膜を形成する工程と、このサイドウォール間の凹部に導電膜を充填して、フローティングゲートを形成する工程とを備えている。
【０００５】
しかしながら、上記のようなフラッシュメモリの構成においてはフローティングゲート間に絶縁層が充填されている。このため、微細化が進められた場合、フローティングゲート同士の間隔が狭くなり、フローティングゲート間の容量が増大する。これにより、読み出し動作の際に、選択されたメモリセルに隣接したメモリセルのフローティングゲート内に蓄積された電荷量が変動すると、選択されたメモリセルのしきい値電圧が変動する、いわゆるしきい値電圧Ｖｔｈボケが生じ、誤動作が生じやすくなるという問題があった。
【０００６】
一方、配線間に絶縁物を埋め込むのではなく、配線間に空隙部を設けることにより配線間容量を大幅に減少させる技術が提案されている（たとえば、特許文献２参照）。
【０００７】
この技術では、配線の断面形状において表面部の幅が広く、下部の幅が狭くなるように配線が形成された後に、低温ＣＶＤ（Chemical Vapor Deposition）法により厚い二酸化珪素膜が堆積される。ＣＶＤ法により厚い二酸化珪素膜を堆積すると、狭い配線間には二酸化珪素膜が十分に回り込まず、その結果、配線間に空隙が生じる。
【特許文献１】特開２００５−０８５９０３号公報
【特許文献２】特開平１−２９６６４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の特許文献２の技術によれば、配線間に空隙を生じさせるために、段差被覆性（カバレッジ）の悪い絶縁膜、つまり側壁部への堆積量が少なく、平面部への堆積量が多い絶縁膜を用いる必要がある。この場合、この絶縁膜にプラズマダメージが増加するとともに、膜中水素含有量が増大などし、メモリセルなどの素子の信頼性の低下を引き起こすという問題があった。
【０００９】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、誤動作を生じにくく、かつ素子の信頼性の高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一の半導体装置は、半導体基板と、複数の凸状パターンと、第１の絶縁層と、第２の絶縁層と、第３の絶縁層とを備えている。複数の凸状パターンのそれぞれはゲートを有するように、半導体基板の表面上に形成されている。第１の絶縁層は、複数の凸状パターンの側面および上面と凸状パターン間の底部とを覆っている。第２の絶縁層は、複数の凸状パターン間および複数の凸状パターン上に第１の絶縁層を介して位置する空隙部を覆い、かつ貫通孔を有している。第３の絶縁層は、第２の絶縁層の貫通孔を閉じて空隙部を閉塞している。
【００１１】
本発明の他の半導体装置は、半導体基板と、複数の凸状パターンと、第１の絶縁層と、側壁形状の第２の絶縁層と、第３の絶縁層とを備えている。複数の凸状パターンのそれぞれはゲートを有するように半導体基板の表面上に形成されている。第１の絶縁層は、複数の凸状パターンの側面および上面と凸状パターン間の底部とを覆っている。側壁形状の第２の絶縁層は、複数の凸状パターン間に第１の絶縁層を介して位置する空隙部の上であって第１の絶縁層の側壁に形成されている。第３の絶縁層は、空隙部を閉塞するように第２の絶縁層間を埋め込んでいる。
【００１２】
本発明の半導体装置の製造方法は、それぞれがゲートを有する複数の凸状パターンを半導体基板の表面上に形成する工程と、複数の凸状パターンの側面および上面と凸状パターン間の底部とを覆うように第１の絶縁層を形成する工程と、複数の凸状パターン間を埋め込むように埋め込み層を形成する工程と、埋め込み層上に第２の絶縁層を形成する工程と、第２の絶縁層に埋め込み層に達する孔を形成する工程と、孔を介して埋め込み層を等方性エッチングにより除去して凸状パターン間に空隙部を形成する工程と、孔を閉じて空隙部を閉塞するように第３の絶縁層を形成する工程とを備えている。
【発明の効果】
【００１３】
本発明の半導体装置およびその製造方法によれば、凸状パターン間に埋め込み層が形成された後に、その埋め込み層がエッチング除去されることにより空隙部が形成される。このようにエッチングにより空隙部が形成されるため、成膜により空隙部が形成される場合のように、段差被覆性の悪い膜を成膜する必要がない。このため、膜にプラズマダメージが増加することもなく、また膜中水素含有量が増大することもなく、素子の信頼性を従来例よりも高めることができる。
【００１４】
また第２の絶縁層に設けた孔を介して埋め込み層をエッチング除去するため、孔を閉じることで容易に空隙部を閉塞することができる。
【００１５】
またゲート間に空隙部を形成することにより、ゲート間の容量を小さくできるため、誤動作を生じにくくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
本実施の形態では、たとえば両側反転層タイプのＡＧ−ＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１７】
図１は本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。また図２（ａ）、（ｂ）、（ｃ）は、それぞれ図１のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線に沿う概略断面図である。
【００１８】
主に図１を参照して、半導体基板１の表面には、活性領域２を電気的に分離するための分離領域３０が形成されている。この半導体基板１のメモリセルアレイ上には、複数のアシストゲート４の各々が互いに並走するように配置されている。このアシストゲートに直交するように、複数のコントロールゲート１０の各々が互いに並走するように配置されている。コントロールゲート１０の下側であって、アシストゲート４に挟まれる領域内にはフローティングゲート８が配置されている。
【００１９】
なお、複数のアシストゲート４の各々は、コンタクトホール１９を介して上層の配線層２０ｂ（図２（ｃ）参照）と電気的に接続されている。
【００２０】
主に図２（ａ）を参照して、半導体基板１は、たとえばｐ型領域１ａと、ｎ型埋め込み領域１ｂと、ｐ型ウエル領域１ｃとが順に積層された構成を有している。この半導体基板１に複数のメモリセルが形成されている。複数のメモリセルの各々は、１対のアシストゲート４、４と、フローティングゲート８と、コントロールゲート１０とを主に有している。なお図中破線で囲む領域内に１つのメモリセルが形成されている。
【００２１】
１対のアシストゲート４、４の各々は、半導体基板１の表面上に絶縁層３を介して形成されている。フローティングゲート８は、１対のアシストゲート４、４に挟まれるように、半導体基板１の表面上にゲート絶縁層３を介して形成されている。コントロールゲート１０は、フローティングゲート８とゲート間絶縁層９を介して対向するようにフローティングゲート８上に形成されている。
【００２２】
アシストゲート４およびフローティングゲート８の各々は、たとえば低抵抗な多結晶シリコン（不純物がドープされた多結晶シリコン）から形成されている。コントロールゲート１０は、たとえば低抵抗な多結晶シリコンからなる導体膜１０ａと、その上面に形成されたタングステンシリサイド（ＷＳｉX）などの高融点金属シリサイド膜１０ｂとの積層膜により構成されている。またアシストゲート４の下に位置する絶縁層３はたとえばシリコン酸化膜（ＳｉＯ2）よりなっている。またフローティングゲート８の下に位置するゲート絶縁層３はメモリセルのトンネル絶縁膜として機能するものであり、たとえばシリコン酸窒化膜（ＳｉＯＮ）、シリコン酸化膜などよりなっている。
【００２３】
なおアシストゲート４の上面および側面には、それぞれ絶縁層５および絶縁層６が形成されており、この絶縁層５および６の双方の側面を覆うように絶縁層７が形成されている。絶縁層５はたとえばシリコン窒化膜（Ｓｉ3Ｎ4）よりなっており、絶縁層６および７はたとえばシリコン酸化膜よりなっている。
【００２４】
コントロールゲート１０の上面には、絶縁層１２と絶縁層１８とを介して、空隙部（エアギャップ）１７が形成されている。この空隙部１７上には、絶縁層１８、コンタクト層間絶縁層１５および絶縁層１８が積層して形成されている。絶縁層１２、１８の各々はたとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）シリコン酸化膜よりなっており、コンタクト層間絶縁層１５はたとえばＴＥＯＳシリコン酸化膜、プラズマＴＥＯＳシリコン酸化膜、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜などよりなっている。
【００２５】
主に図２（ｂ）を参照して、この断面においては、フローティングゲート８とコントロールゲート１０とが積層されてなる凸状パターンが複数個形成されている。絶縁層（第１の絶縁層）１２および１８の双方は、複数の凸状パターンの各々の側面および上面と凸状パターン間の底部とを覆うように形成されている。空隙部１７は、複数の凸状パターン間および複数の凸状パターン上に絶縁層１２、１８を介して位置している。コンタクト層間絶縁層（第２の絶縁層）１５は、空隙部１７を覆い、かつ貫通孔１５ａを有している。絶縁層（第３の絶縁層）１８は、コンタクト層間絶縁層１５の貫通孔１５ａを閉じて空隙部１７を閉塞している。
【００２６】
主に図２（ｃ）を参照して、コンタクトホール１９は、絶縁層５、１１、１２、１５、１８を貫通してアシストゲート４に達している。このコンタクトホール１９内を埋め込むプラグ層２０ａと、そのプラグ層２０ａに接続するように絶縁層１８上に形成された配線層２０ｂとからなる導電層２０がアシストゲート４に電気的に接続されている。
【００２７】
次に、本実施の形態の半導体装置の製造方法について説明する。
図３〜図１１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図３を参照して、通常の製造フローでメモリセルアレイ内のフローティングゲート８にコントロールゲート（ワード線）１０をマスクとしてエッチングが行なわれ、メモリセルの積層ゲート（凸状パターン）が半導体基板１の表面上に形成される。
【００２８】
図４を参照して、この凸状パターンの上面および側面と凸状パターン間の底部とを覆うように絶縁層（第１の絶縁層）１２が形成される。この絶縁層１２は、たとえばＴＥＯＳシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法により堆積することにより形成される。また絶縁層１２は、絶縁層１２を堆積した後において、フローティングゲート８間に多結晶シリコンが入り込むための隙間、たとえば１０ｎｍ程度の幅の隙間が空くような膜厚で堆積される。
【００２９】
図５を参照して、上記の隙間を埋めきり、コントロールゲート１０の上部で平坦となる程度の膜厚で多結晶シリコン層（埋め込み層）１３が堆積される。上記の隙間の幅が１０ｎｍでコントロールゲート１０の高さが２００ｎｍの場合、多結晶シリコン層１３はたとえば１０ｎｍ以上１００ｎｍ以下の厚みで堆積されればよい。
【００３０】
図６を参照して、多結晶シリコン層１３上にフォトレジスト１４が塗布され、通常の写真製版技術により露光・現像される。これによりパターニングされたレジストパターン１４が形成される。このレジストパターン１４をマスクとしてエッチングを施すことにより、多結晶シリコン層１３がメモリセルアレイ上部にのみ残るようにパターニングされる。この後、レジストパターン１４はたとえばアッシングなどにより除去される。
【００３１】
図７を参照して、ＴＥＯＳ、あるいはプラズマＴＥＯＳ、あるいはＢＰＳＧなどを用いて、コンタクト層間絶縁層（第２の絶縁層）１５が凸状パターン上に絶縁層１２と多結晶シリコン層１３とを介在して形成される。このとき、コンタクト層間絶縁層１５の上面の平坦性に問題があれば、ＣＭＰ（Chemical Mechanical Polishing）プロセスを用いてコンタクト層間絶縁層１５の上面の平坦化が行なわれてもよい。
【００３２】
図８を参照して、コンタクト層間絶縁層１５上にフォトレジスト１６が塗布され、通常の写真製版技術により露光・現像される。これによりパターニングされたレジストパターン１６が形成される。このレジストパターン１６をマスクとしてエッチングを施すことにより、コンタクト層間絶縁層１５に多結晶シリコン層１３に達するダミーの貫通孔１５ａが開口される。この後、レジストパターン１４はたとえばアッシングなどにより除去される。またこの後、多結晶シリコンとシリコン酸化膜との選択性のある条件で、貫通孔１５ａから露出している多結晶シリコン層１３に等方性のエッチングが施される。
【００３３】
上記のエッチングの条件として、たとえば以下の文献に示されたＳＦ6ガスをベースとした等方性のプラズマエッチングが用いられてもよいし、またアンモニアと過酸化水素水との混合液（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ：ＡＰＭ）を用いたウェットエッチングが用いられてもよいし、またフッ酸と硝酸と過酸化水素水との混合液を用いたウェットエッチングが用いられてもよい。
【００３４】
文献：S. Harrison et al., "Poly-gate REplacement Through Contact Hole (PRETCH): A new method for High-K/Metal gate and multi-oxide implementation on chip", IEDM Tech. Dig., December 2004, pp.291-294．
図９を参照して、上記のエッチングにより、多結晶シリコン層１３がほぼ完全に除去され、メモリセルアレイ上の全体において、凸状パターン上および凸状パターン間に空隙部１７が形成される。なお貫通孔１５ａは、説明の便宜上、１つのみ示しているが、複数個設けられていてもよい。
【００３５】
図１０を参照して、ダミーの貫通孔１５ａを埋めて空隙部１７を閉塞させるため、段差被覆性（ステップカバレッジ）の若干悪い絶縁層（第３の絶縁層）１８を積み足しコンタクト層間膜として堆積する。このとき、ダミーの貫通孔１５ａの孔径と深さとにより、絶縁層１８に求められる段差被覆性が決まり、貫通孔１５ａのアスペクト比（深さ/孔径)が高いほど、段差被覆性の悪さは必要ない。たとえば、貫通孔１５ａの孔径が２００ｎｍ、深さが５００ｎｍであれば、ＴＥＯＳを用いたＣＶＤ法で絶縁層１８を１５０ｎｍ程度堆積すれば、ダミーの貫通孔１５ａは十分閉塞する。
【００３６】
またこのとき、空隙部１７内にも、絶縁層１２およびコンタクト層間絶縁層１５の表面を覆うように絶縁層１８が若干形成される。しかし、ダミーの貫通孔１５ａの孔径が小さい場合は、貫通孔１５ａが先に閉塞するため、空隙部１７内で特に重要なフローティングゲート８間の領域が絶縁層１８で塞がれるようなことはない。言い換えれば、貫通孔１５ａを閉塞する前にフローティングゲート８間の空隙部１７が絶縁層１８で再び埋まりきらないように、ダミーの貫通孔１５ａの深さや孔径と、絶縁層１８成膜時の段差被覆性とを選択する必要がある。
【００３７】
図１１を参照して、通常の写真製版技術およびエッチング技術を用いて、絶縁層１８、１５、１２、１１、５の各々を貫通してアシストゲート４に達するコンタクトホール１９が形成される。
【００３８】
図２を参照して、コンタクトホール１９を埋め込むようにプラグ層２０ａが形成され、このプラグ層２０ａに接続するように配線層２０ｂが形成される。これにより、本実施の形態の半導体装置が製造される。なお、この後の工程は、通常の積層配線構造のプロセスと同じであるため、その説明は省略する。
【００３９】
本実施の形態によれば、図８および図９に示すように、フローティングゲート８とコントロールゲート１０とが積層されてなる凸状パターン間に多結晶シリコン層１３が形成された後に、その多結晶シリコン層１３がエッチング除去されることにより空隙部１７が形成される。このようにエッチングにより空隙部１７が形成されるため、成膜により空隙部１７が形成される場合のように、段差被覆性の悪い膜を成膜する必要がない。このため、段差被覆性の悪い膜を成膜する際のプラズマダメージが増加することもなく、また膜中水素含有量が増大することもなく、素子の信頼性を従来例よりも高めることができる。
【００４０】
またコンタクト層間絶縁層１５に設けた貫通孔１５ａを介して多結晶シリコン層１３をエッチング除去するため、その貫通孔１５ａを閉じることで容易に空隙部１７を閉塞することができる。
【００４１】
またフローティングゲート８間に空隙部１７を形成することにより、フローティングゲート８間の寄生容量を小さくすることができる。このため、読み出し動作の際に、選択されたメモリセルのフローティングゲート内に蓄積された電荷量の変動を抑制できる。よって、選択されたメモリセルのしきい値電圧が変動する、いわゆるしきい値電圧Ｖｔｈボケを低減することができ、誤動作を生じにくくすることができる。
【００４２】
またメモリセルの書き込み、消去、リード時のワード線１０の立ち上がり遅延も小さくすることができる。
【００４３】
また上述したようにダミーの貫通孔１５ａの深さや孔径と、絶縁層１８成膜時の段差被覆性とを適切に選択することにより、貫通孔１５ａを閉塞しても、空隙部１７内に堆積する絶縁層１８の膜厚を僅かな量にすることができる。このため、この空隙部１７内の絶縁層１８が、空隙部１７の大きさや、メモリセルの信頼性劣化に及ぼす影響も小さい。
【００４４】
（実施の形態２）
図１２（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図であって、それぞれ図１のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線に沿う断面に対応する概略断面図である。図１２を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、空隙部１７の構成について主に異なっている。
【００４５】
本実施の形態において、空隙部１７は、フローティングゲート８とコントロールゲート１０との積層よりなる凸状パターン間に位置しており、その凸状パターンの側部に絶縁層（第１の絶縁層）１２を介して形成されている。この空隙部１７は、フローティングゲート８間にのみ形成されており、コントロールゲート１０の側部および上部には形成されていない。空隙部１７上であって絶縁層１２の側壁には側壁形状の絶縁層（第２の絶縁層）２１が形成されている。この絶縁層２１間には貫通孔２１ａが形成されている。この絶縁層２１間の貫通孔２１ａを埋め込んで空隙部１７を閉塞するように絶縁層（第３の絶縁層）２２が形成されている。この絶縁層２２上には絶縁層２３が形成されている。
【００４６】
コンタクトホール１９は、絶縁層５、１１、１２、２２、２３を貫通してアシストゲート４に達している。このコンタクトホール１９内を埋め込むプラグ層２０ａと、そのプラグ層２０ａに接続するように絶縁層２３上に形成された配線層２０ｂとからなる導電層２０がアシストゲート４に電気的に接続されている。
【００４７】
なお、上記以外の構成については上述した実施の形態１の構成とほぼ同じであるため同一または相当する要素について同一の符号を付し、その説明を省略する。
【００４８】
次に、本実施の形態の半導体装置の製造方法について説明する。
図１３〜図１７は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、図３〜図５に示す実施の形態１の工程と同様の工程を経る。この後、多結晶シリコン層１３にエッチバックが施される。
【００４９】
図１３を参照して、上記のエッチバックにより、絶縁層（第１の絶縁層）１２の上面と側面の一部とが露出するとともに、多結晶シリコン層（埋め込み層）１３が凸状パターン間の底部であってフローティングゲート８間に残存する。
【００５０】
図１４を参照して、露出した多結晶シリコン層１３の上面および露出した絶縁層１２の上面および側面を覆うように、絶縁層２１として、たとえばＣＶＤ法によりＴＥＯＳシリコン酸化膜が形成される。この後、絶縁層１２の上面が露出するまで、絶縁層２１に異方性のエッチバックが施される。
【００５１】
図１５を参照して、上記のエッチバックにより、多結晶シリコン層１３上であって絶縁層１２の側壁を覆う側壁形状の絶縁層（第２の絶縁層）２１が形成されるとともに、絶縁層２１間には、多結晶シリコン層１３の表面に達する貫通孔２１ａが形成される。この貫通孔２１ａにおける絶縁層２１同士の間隔はたとえば５ｎｍ以上２０ｎｍ以下となる。
【００５２】
この後、多結晶シリコンとシリコン酸化膜との選択性のある条件で、貫通孔２１ａから露出している多結晶シリコン層１３に等方性のエッチングが施される。このエッチングの条件として、たとえば上記の文献に示されたＳＦ6ガスをベースとした等方性のプラズマエッチングが用いられてもよいし、またアンモニアと過酸化水素水との混合液（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ：ＡＰＭ）を用いたウェットエッチングが用いられてもよいし、またフッ酸と硝酸と過酸化水素水との混合液を用いたウェットエッチングが用いられてもよい。
【００５３】
図１６を参照して、上記のエッチングにより、多結晶シリコン層１３がほぼ完全に除去され、フローティングゲート８間に空隙部１７が形成される。
【００５４】
図１７を参照して、この貫通孔２１ａを埋めて空隙部１７を閉塞させるため、段差被覆性の若干悪い絶縁層（第３の絶縁層）２２をギャップ閉塞膜として堆積する。このとき、貫通孔２１ａの孔径と深さとにより、絶縁層２２に求められる段差被覆性が決まり、貫通孔２１ａのアスペクト比（深さ/孔径)が高いほど、段差被覆性の悪さは必要ない。たとえば、貫通孔２１ａの孔径が２０ｎｍ、深さが２００ｎｍであれば、ＴＥＯＳを用いたＣＶＤ法で絶縁層２２を５０ｎｍ程度堆積すれば、貫通孔２１ａは十分閉塞する。
【００５５】
またこのとき、フローティングゲート８間の空隙部１７内にも、絶縁層２２が若干形成される。しかし、貫通孔２１ａの孔径が小さい場合は、貫通孔２１ａが先に閉塞するため、フローティングゲート８間の空隙部１７内が絶縁層２２で塞がれるようなことはない。言い換えれば、貫通孔２１ａを閉塞する前にフローティングゲート８間の空隙部１７が絶縁層２２で再び埋まりきらないように、貫通孔２１ａの深さや孔径と、絶縁層２２成膜時の段差被覆性とを選択する必要がある。
【００５６】
図１２を参照して、絶縁層２２上に、コンタクト層間膜として絶縁層２３が形成される。絶縁層２３の上面は必要に応じて平坦化処理が施される。この後、通常の写真製版技術およびエッチング技術を用いて、絶縁層２３、２２、１２、１１、５の各々を貫通してアシストゲート４に達するコンタクトホール１９が形成される。このコンタクトホール１９を埋め込むようにプラグ層２０ａが形成され、このプラグ層２０ａに接続するように配線層２０ｂがパターニングされて形成される。これにより、本実施の形態の半導体装置が製造される。なお、この後の工程は、通常の積層配線構造のプロセスと同じであるため、その説明は省略する。
【００５７】
本実施の形態によれば、図１５および図１６に示すように、フローティングゲート８とコントロールゲート１０とが積層されてなる凸状パターン間に多結晶シリコン層１３が形成された後に、その多結晶シリコン層１３がエッチング除去されることにより空隙部１７が形成される。このようにエッチングにより空隙部１７が形成されるため、成膜により空隙部１７が形成される場合のように、段差被覆性の悪い膜を成膜する必要がない。このため、段差被覆性の悪い膜を成膜する際のプラズマダメージが増加することもなく、また膜中水素含有量が増大することもなく、素子の信頼性を従来例よりも高めることができる。
【００５８】
また絶縁層２１に設けた貫通孔２１ａを介して多結晶シリコン層１３をエッチング除去するため、その貫通孔２１ａを閉じることで容易に空隙部１７を閉塞することができる。
【００５９】
またフローティングゲート８間に空隙部１７を形成することにより、フローティングゲート８間の寄生容量を小さくすることができる。このため、読み出し動作の際に、選択されたメモリセルのフローティングゲート内に蓄積された電荷量の変動を抑制できる。よって、選択されたメモリセルのしきい値電圧が変動する、いわゆるしきい値電圧Ｖｔｈボケを低減することができ、誤動作を生じにくくすることができる。
【００６０】
またメモリセルの書き込み、消去、リード時のワード線１０の立ち上がり遅延も小さくすることができる。
【００６１】
また上述したように貫通孔２１ａの深さや孔径と、絶縁層２２成膜時の段差被覆性とを適切に選択することにより、貫通孔２１ａを閉塞しても、空隙部１７内に堆積する絶縁層２２の膜厚を僅かな量にすることができる。このため、この空隙部１７内の絶縁層２２が、空隙部１７の大きさや、メモリセルの信頼性劣化に及ぼす影響も小さい。
【００６２】
また実施の形態１と比較して、ダミーの貫通孔１５ａの開口プロセスが必要なく、容易に安価なプロセスでセルの信頼性を確保しつつ、空隙部を有する構造を実現することができる。
【００６３】
なお上記の実施の形態２においては、両側反転層タイプのＡＧ−ＡＮＤ型のフラッシュメモリを例に挙げて説明したが、本発明はこれに限定されるものではなく、メモリセルアレイ内にコンタクトのないＮＡＮＤ型のフラッシュメモリ構造や、片側反転層タイプのＡＧ−ＡＮＤ型のフラッシュメモリ構造においても、ほぼ同じプロセスで上記の構造を実現することができ、これ以外にもゲートを有する凸状パターンを備えた素子構造に適用することができる。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６５】
本発明は、ゲート間に空隙部を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１のＩＩＡ−ＩＩＡ線に沿う概略断面図（ａ）、ＩＩＢ−ＩＩＢ線に沿う概略断面図（ｂ）、ＩＩＣ−ＩＩＣ線に沿う概略断面図（ｃ）である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１２】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図であって、図１のＩＩＡ−ＩＩＡ線に沿う断面に対応する概略断面図（ａ）、ＩＩＢ−ＩＩＢ線に沿う断面に対応する概略断面図（ｂ）、ＩＩＣ−ＩＩＣ線に沿う断面に対応する概略断面図（ｃ）である。
【図１３】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１５】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１７】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【符号の説明】
【００６７】
１  半導体基板、１ａ  ｐ型領域、１ｂ  ｎ型埋め込み領域、１ｃ  ｐ型ウエル領域、２  活性領域、４  アシストゲート、８  フローティングゲート、９  ゲート間絶縁層、１０  コントロールゲート（ワード線）、１０ａ  導体膜、１０ｂ  高融点金属シリサイド膜、１３  多結晶シリコン層、１４，１６  レジストパターン、１５  コンタクト層間絶縁層、１５ａ，２１ａ  貫通孔、１７  空隙部、１９  コンタクトホール、２０ａ  プラグ層、２０ｂ  配線層、３，５，６，７，１２，１８，２１，２２，２３  絶縁層、３０  分離領域。
【図１】
2008047630.tif 000003
【図２】
2008047630.tif 000004
【図３】
2008047630.tif 000005
【図４】
2008047630.tif 000006
【図５】
2008047630.tif 000007
【図６】
2008047630.tif 000008
【図７】
2008047630.tif 000009
【図８】
2008047630.tif 000010
【図９】
2008047630.tif 000011
【図１０】
2008047630.tif 000012
【図１１】
2008047630.tif 000013
【図１２】
2008047630.tif 000014
【図１３】
2008047630.tif 000015
【図１４】
2008047630.tif 000016
【図１５】
2008047630.tif 000017
【図１６】
2008047630.tif 000018
【図１７】
2008047630.tif 000019