(57)【要約】【課題】通常の出力信号の伝達に影響を与えることなく静電気保護を行う。【解決手段】出力端子Ｏｕｔと、接地端子ＧＮＤと、出力端子Ｏｕｔおよび接地端子ＧＮＤ間にドレインおよびソースを接続するＮｃｈトランジスタＮ１と、出力端子Ｏｕｔおよび接地端子ＧＮＤ間を接続する静電気保護素子１０ａと、ＮｃｈトランジスタＮ１のドレインとゲート間を接続する静電気保護素子２０と、を備える。ここで、ＮｃｈトランジスタＮ１のゲートには、ＮｃｈトランジスタＮ２が接続され、出力端子Ｏｕｔに静電気が印加されることで静電気保護素子２０に流れる電流と、ＮｃｈトランジスタＮ１のゲートからオン状態のＮｃｈトランジスタＮ２を見込んだ抵抗とによって、ＮｃｈトランジスタＮ１のゲートの電位が上昇してＮｃｈトランジスタＮ１のゲート・ドレイン間電圧を所望の値以下に制限するように構成する。【選択図】図１
2008263068.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と、
第２の端子と、
前記第１および第２の端子間にドレインおよびソースを接続する第１のＭＯＳトランジスタと、
前記第１および第２の端子間を接続する第１の静電気保護素子と、
前記第１のＭＯＳトランジスタのドレインとゲート間を接続する第２の静電気保護素子と、
を備えることを特徴とする静電気保護回路。
【請求項２】
前記第１のＭＯＳトランジスタのゲートには、内部回路が接続され、
前記第１の端子に静電気が印加されることで前記第２の静電気保護素子に流れる電流と、前記第１のＭＯＳトランジスタのゲートから前記内部回路を見込んだ抵抗とによって、前記第１のＭＯＳトランジスタのゲート・ドレイン間電圧を所望の値以下に制限するように構成することを特徴とする請求項１記載の静電気保護回路。
【請求項３】
前記内部回路は、前記第１のＭＯＳトランジスタのゲートにドレインを接続すると共に前記第２の端子にソースを接続する、前記第１のＭＯＳトランジスタと同導電型の第２のＭＯＳトランジスタを含み、
前記内部回路を見込んだ抵抗は、前記第２のＭＯＳトランジスタにおけるドレイン・ソース間の抵抗成分を含むことを特徴とする請求項２記載の静電気保護回路。
【請求項４】
前記第１の端子は、出力端子であって、
前記第２の端子は、電源端子または接地端子であって、
前記出力端子を出力とする出力ドライバ回路を備え、
前記第１のＭＯＳトランジスタは、前記出力ドライバ回路に含まれることを特徴とする請求項１乃至３のいずれか一に記載の静電気保護回路。
【請求項５】
前記出力ドライバ回路は、出力用の差動増幅回路を含み、
前記第１のＭＯＳトランジスタは、前記差動増幅回路における差動対の一方のトランジスタであることを特徴とする請求項４記載の静電気保護回路。
【請求項６】
前記出力ドライバ回路は、出力用の差動増幅回路を含み、
前記第１のＭＯＳトランジスタは、前記差動増幅回路における差動対のソースに接続される電流源用のトランジスタであることを特徴とする請求項４記載の静電気保護回路。
【請求項７】
請求項１乃至６のいずれか一に記載の静電気保護回路を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路に係り、特に外部端子から流入する静電気放電（ＥＳＤ：electrostatic discharge）に対する保護回路に係る。
【背景技術】
【０００２】
ＭＯＳトランジスタなどで構成される半導体集積回路装置（ＩＣ）は、静電気放電によって半導体集積回路装置の外部端子（入出力パッド）に印加されるサージ電圧及びサージ電流に対するＥＳＤ耐性が要求される。このため、一般に静電気保護回路が外部端子に接続されている。このような静電気保護回路の一つに、ゲートを接地したＮＭＯＳトランジスタによる保護素子が使われる。
【０００３】
ところで、近年、半導体集積回路装置の微細化が進み、内部トランジスタの静電気放電への耐性がより重要となってきている。図１３は、トランジスタの微細化に伴うゲート酸化膜の破壊電圧（ＶＢＤ）および保護素子のクランプ電圧（Ｖｃｌａｍｐ）の変化を示す図である。図１３において、トランジスタが微細化するにつれて、ゲート酸化膜は薄膜化していき、ＶＢＤは、ゲート酸化膜厚にほぼ比例して急速に減少している。これに対し、ゲートを接地したＮＭＯＳタイプの保護素子におけるＶｃｌａｍｐは、ほとんど下がらず、ＥＳＤ耐性を表すデザインウィンドウ（ＶＢＤ−Ｖｃｌａｍｐ）が小さくなってきている。
【０００４】
このデザインウィンドウを拡張するために、被保護素子にさらに補助的な保護回路（第２の保護素子）を設ける技術が知られている。第２の保護素子によって、メインの保護素子（第１の保護素子）の静電気放電時に発生する電圧が、そのまま被保護素子にかからず、緩和される。すなわち、デザインウィンドウを拡張することができる。ここで、第１の保護素子は、静電気放電による大電流を流しきる能力を有するものである。また、第２の保護素子は、第１の保護素子が大電流を放電している場合に生じる電圧に対して、被保護素子における最もクリティカルな箇所に生じる電圧を緩和するものである。
【０００５】
このような静電気保護回路の例が非特許文献１に記載されている（図１４参照）。図１４において、入力端子Ｉｎと接地端子ＧＮＤとの間に静電気保護素子１００ａが備えられ、入力端子Ｉｎと電源端子ＶＤＤとの間に静電気保護素子１００ｂが備えられる。また、抵抗素子Ｒ１０１が入力端子ＩｎとＮｃｈトランジスタＮ１０１およびＰｃｈトランジスタＰ１０１のゲートとの間に備えられる。さらに、この２つのゲートと接地端子ＧＮＤとの間に保護素子１０１、例えば２つのゲートにドレインを接続し、接地端子ＧＮＤにゲートおよびソースを接続するＮｃｈトランジスタＮ１０２が備えられる。ＮｃｈトランジスタＮ１０１およびＰｃｈトランジスタＰ１０１は、入力段ドライバ（インバータ回路）を構成し、入力端子Ｉｎに供給される信号を内部回路に伝達する。
【０００６】
以上のような構成の静電気保護回路において、静電気保護素子１００ａ、１００ｂが第１の保護素子（メインの保護素子）として機能し、抵抗素子Ｒ１０１および保護素子１０１が第２の保護素子として機能する。また、入力段ドライバが被保護素子に該当する。すなわち、入力端子Ｉｎに静電気放電による電圧ＶＥＳＤが印加された場合、静電気保護素子１００ａによって吸収できない放電電流Ｉｄが抵抗素子Ｒ１０１および保護素子１０１（ブレークダウンしたＮｃｈトランジスタＮ１０２）を介して接地端子ＧＮＤに流れる。この時、ＮｃｈトランジスタＮ１０１のソース・ゲート間の電圧Ｖｓｔｒｅｓｓは、ＮｃｈトランジスタＮ１０２のブレークダウン電圧で制限され、ＮｃｈトランジスタＮ１０１が静電気放電による損傷を受けることを防止する。
【０００７】
また、他の静電気保護回路の例が特許文献１に記載されている（図１５参照）。図１５において、入力端子ＩＮと接地端子ＶＳＳとの間に静電気保護素子２０６が備えられ、入力端子ＩＮと電源端子ＶＤＤとの間に静電気保護素子２０８が備えられる。また、静電気保護素子２２６が、入力端子ＩＮすなわちＮｃｈトランジスタ２０４およびＰｃｈトランジスタ２０２のゲートとＮｃｈトランジスタ２０４のソースとの間に備えられ、静電気保護素子２２８が、入力端子ＩＮとＰｃｈトランジスタ２０２のソースとの間に備えられる。さらに、Ｎｃｈトランジスタ２０４のソースと接地端子ＶＳＳとの間に抵抗素子などのインピーダンス回路２２４が備えられ、Ｐｃｈトランジスタ２０２のソースと電源端子ＶＤＤとの間に抵抗素子などのインピーダンス回路２２２が備えられる。Ｎｃｈトランジスタ２０４およびＰｃｈトランジスタ２０２は、入力段ドライバ（インバータ回路）を構成し、入力端子ＩＮに供給される信号を出力ＯＵＴＰＵＴに伝達する。
【０００８】
以上のような構成の静電気保護回路において、静電気保護素子２０６、２０８が第１の保護素子（メインの保護素子）として機能し、静電気保護素子２２６とインピーダンス回路２２４、および静電気保護素子２２８とインピーダンス回路２２２が第２の保護素子として機能する。また、入力段ドライバが被保護素子に該当する。すなわち、入力端子ＩＮに静電気放電による電圧Ｖｅｓｄが印加された場合、静電気保護素子２０６によって吸収できない放電電流は、静電気保護素子２２６とインピーダンス回路２２４を介して接地端子ＶＳＳに流れる。この時、Ｎｃｈトランジスタ２０４のソース・ゲート間の電圧は、静電気保護素子２２６のブレークダウン電圧Ｖａｓｐで制限され、Ｎｃｈトランジスタ２０４が静電気放電による損傷を受けることを防止する。なお、Ｐｃｈトランジスタ２０２に関しても、同様に静電気保護が働くように機能するのでその説明を省く。
【０００９】
【非特許文献１】ＡＪＩＴＨ  ＡＭＥＲＡＳＥＫＥＲＡ，”ＥＳＤ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”，Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ，ＷＩＬＥＹ，２００２、ｐ．１１７−１１８
【特許文献１】米国特許出願公開第２００５／０２３１８６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の静電気保護回路によれば、入力端子に静電気放電による電圧が印加された場合、第１の保護素子によって吸収できない放電電流は、第２の保護素子とインピーダンス回路（例えば非特許文献１では抵抗素子Ｒ１０１が相当し、特許文献１でインピーダンス回路２２４が相当する）とを介して接地（あるいは電源）に流れる。したがって、入力段ドライバのＮｃｈトランジスタ（Ｐｃｈトランジスタ）におけるソース・ゲート間の電圧が制限され、Ｎｃｈトランジスタ（Ｐｃｈトランジスタ）の破壊を防止することができる。このような静電気保護回路において、入力端子から入力される通常の信号に対し、第２の保護素子自体は、ハイインピーダンスに保たれるので、入力信号に影響を与えることはない。
【００１１】
しかしながら、上記のインピーダンス回路は、入力端子から入力される通常の信号に対し悪影響を与えてしまう虞がある。例えば、図１４において、抵抗素子Ｒ１０１とＮｃｈトランジスタＮ１０１およびＰｃｈトランジスタＰ１０１のゲートにおける寄生容量とによって低域通過フィルタが形成され、信号の高域成分が遮断されてしまうことになる。また、図１５において、インピーダンス回路２２４（２２２）によって、出力信号のダイナミックレンジが狭められてしまう。さらに、インピーダンス回路２２４（２２２）とＮｃｈトランジスタ２０４（Ｐｃｈトランジスタ２０２）のドレインにおける寄生容量とによって低域通過フィルタが形成され、出力信号の高域成分が遮断されてしまう可能性もある。
【００１２】
なお、以上で説明した従来の静電気保護回路は、入力回路に対するものであって、出力回路に対する静電気保護回路は知られていない。しかし、出力回路においても静電気放電による損傷を防止する必要があることを以下において説明する。
【００１３】
図１６は、出力回路において静電気が印加された場合の例を示す図である。図１６において、第１の保護素子に相当する静電気保護素子１００ａは、出力端子Ｏｕｔと接地端子ＧＮＤとの間に挿入され、第１の保護素子に相当する静電気保護素子１００ｂは、出力端子Ｏｕｔと電源端子ＶＤＤとの間に挿入される。また、ＮｃｈトランジスタＮ１２０とＰｃｈトランジスタＰ１２０とからなるＣＭＯＳ回路のプリドライバにおける出力（Ｂ点）には、ＮｃｈトランジスタＮ１１０のゲートが接続される。ＮｃｈトランジスタＮ１１０のソースは、接地端子ＧＮＤに接続される。また、ＮｃｈトランジスタＮ１１０のドレインおよびＰｃｈトランジスタＰ１１０のドレインは、共通に出力端子Ｏｕｔに接続される。なお、ＰｃｈトランジスタＰ１１０のソースは、電源端子ＶＤＤに接続され、ゲートは、図示されない内部の回路に接続される。ＮｃｈトランジスタＮ１１０およびＰｃｈトランジスタＰ１１０が最終段の出力ドライバを構成する。
【００１４】
以上のような構成の出力回路において、出力端子Ｏｕｔに静電気が印加された場合、静電気保護素子１００ａの両端に電圧ＶＥＳＤが発生する。図１３に示したデザインウィンドウが小さいと、電圧ＶＥＳＤは、被保護回路であるＮｃｈトランジスタＮ１１０の破壊電圧より大きくなり、ＮｃｈトランジスタＮ１１０が損傷を受けることになる。すなわち、図１６に示すような被保護回路が出力回路である場合、プリドライバを構成するＮｃｈトランジスタＮ１２０が、静電気印加時にオン状態に固定されるとする。この時、ＮｃｈトランジスタＮ１２０は導通し、ＮｃｈトランジスタＮ１１０のゲート電位は、接地端子ＧＮＤの電位になり、ＮｃｈトランジスタＮ１１０のドレイン・ゲート間に電圧ＶＥＳＤが印加され、ＮｃｈトランジスタＮ１１０が破壊してしまう虞がある。
【００１５】
なお、ＮｃｈトランジスタＮ１２０がオフ状態である場合には、ＮｃｈトランジスタＮ１１０のゲート電位は、中間電位となり、Ａ−Ｂ間に電圧ＶＥＳＤがそのまま印加されることなくＮｃｈトランジスタＮ１１０は破壊されにくい。しかし、静電気印加時に、ＮｃｈトランジスタＮ１２０の状態がどのように固定されるかを予想するのは難しく、どのような状態であっても、ＮｃｈトランジスタＮ１１０が破壊されないようにすることが望まれる。
【課題を解決するための手段】
【００１６】
本発明の１つのアスペクトに係る静電気保護回路は、第１の端子と、第２の端子と、第１および第２の端子間にドレインおよびソースを接続する第１のＭＯＳトランジスタと、第１および第２の端子間を接続する第１の静電気保護素子と、第１のＭＯＳトランジスタのドレインとゲート間を接続する第２の静電気保護素子と、を備える。
【発明の効果】
【００１７】
本発明によれば、静電気の印加に伴って生じる第１のＭＯＳトランジスタのゲート・ドレイン間電圧が所望の値以下に抑制され、静電気放電による第１のＭＯＳトランジスタの損傷を防止する。この場合、静電気保護素子は、通常の出力信号に対してハイインピーダンスを保つので、通常の出力信号の伝達に影響を与えることがなく静電気保護を行うことができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態に係る静電気保護回路は、第１の端子（図１のＯｕｔ）と、第２の端子（図１のＧＮＤ）と、第１の端子および第２の端子間にドレインおよびソースを接続する第１のＭＯＳトランジスタ（図１のＮ１）と、出力端子および接地端子間を接続する第１の静電気保護素子（図１の１０ａ）と、第１のＭＯＳトランジスタのドレインとゲート間を接続する第２の静電気保護素子（図１の２０）と、を備える。
【００１９】
なお、第１の端子および第２の端子間にドレインおよびソースを接続する第１のＭＯＳトランジスタを備えるにあたり、通常の出力信号の伝達および静電気の印加に伴う放電電流の流出に対して低インピーダンスを呈する回路、例えば容量素子やオン状態のＭＯＳトランジスタなどを接続経路中に挿入することも許されるものとする。また、第２の静電気保護素子を第１のＭＯＳトランジスタのドレインとゲート間を接続するにあたり、通常の出力信号の伝達および静電気の印加に伴う放電電流の流出に対して低インピーダンスを呈する回路、例えば容量素子やオン状態のＭＯＳトランジスタなどを介して接続することも許されるものとする。
【００２０】
ここで、第１のＭＯＳトランジスタのゲートには、内部回路が接続され、出力端子に静電気が印加されることで第２の静電気保護素子に流れる電流と、第１のＭＯＳトランジスタのゲートから内部回路を見込んだ抵抗（図１のＲｎ）とによって、第１のＭＯＳトランジスタのゲート・ドレイン間電圧を所望の値以下に制限するように構成することが好ましい。
【００２１】
内部回路は、第１のＭＯＳトランジスタのゲートにドレインを接続すると共に接地端子にソースを接続する、第１のＭＯＳトランジスタと同導電型の第２のＭＯＳトランジスタ（図１のＮ２）を含み、内部回路を見込んだ抵抗は、第２のＭＯＳトランジスタにおけるドレイン・ソース間の抵抗成分を含むことが好ましい。
【００２２】
出力端子を出力とする出力ドライバ回路を備え、第１のＭＯＳトランジスタは、出力ドライバ回路に含まれていてもよい。
【００２３】
出力ドライバ回路は、出力用の差動増幅回路を含み、第１のＭＯＳトランジスタは、差動増幅回路における差動対（図１１のＮ１、Ｎ１１）の一方のトランジスタ（図１１のＮ１）であってもよい。
【００２４】
また、出力ドライバ回路は、出力用の差動増幅回路を含み、第１のＭＯＳトランジスタは、差動増幅回路における差動対のソースに接続される電流源用のトランジスタ（図１２のＮ３ａ）であってもよい。
【００２５】
このような構成の静電気保護回路によれば、第１の端子に静電気が印加されることで第２の静電気保護素子に流れる電流が、第１のＭＯＳトランジスタのゲートから内部回路を見込んだ抵抗を流れる。したがって、静電気の印加に伴う第１のＭＯＳトランジスタのゲート・ドレイン間電圧が所望の値以下に抑制され、静電気放電による第１のＭＯＳトランジスタの損傷を防止することができる。そして、静電気保護素子は、通常の出力信号に対してハイインピーダンスを保ち、出力信号の出力に影響を与えることがない。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２６】
図１は、本発明の第１の実施例に係る静電気保護回路の構成を示すブロック図である。図１において、静電気保護回路は、電源端子ＶＤＤ、出力端子Ｏｕｔ、接地端子ＧＮＤ、静電気保護素子１０ａ、１０ｂ、２０、ＮｃｈトランジスタＮ１、Ｎ２、ＰｃｈトランジスタＰ１、Ｐ２を備える。静電気保護素子１０ａは、出力端子Ｏｕｔと接地端子ＧＮＤとの間に挿入され、静電気保護素子１０ｂは、出力端子Ｏｕｔと電源端子ＶＤＤとの間に挿入される。また、ＮｃｈトランジスタＮ２とＰｃｈトランジスタＰ２とからなるＣＭＯＳ回路のプリドライバにおける出力（Ｂ点）には、ＮｃｈトランジスタＮ１のゲートが接続される。ＮｃｈトランジスタＮ１のソースは、接地端子ＧＮＤに接続される。また、ＮｃｈトランジスタＮ１のドレインおよびＰｃｈトランジスタＰ１のドレインは、共通に出力端子Ｏｕｔに接続される。なお、ＰｃｈトランジスタＰ１のソースは、電源端子ＶＤＤに接続され、ゲートは、図示されない内部の回路に接続される。ＮｃｈトランジスタＮ１およびＰｃｈトランジスタＰ１が最終段の出力ドライバを構成する。さらに、静電気保護素子２０は、ＮｃｈトランジスタＮ１のドレイン・ゲート間に接続される。
【００２７】
ここで、静電気保護素子２０の構成例を図２に示す。静電気保護素子２０は、２端子（Ｔ１−Ｔ２）間にかかる電圧（端子Ｔ１の電位＞端子Ｔ２の電位）が所定の電圧以下では、高いインピーダンスを保ち、所定の電圧を超えると低インピーダンスを呈するような回路である。例えば、図２（Ａ）に示すような複数（図では３個の例を示す）のダイオードを順方向に直列接続した回路であってもよい。また、図２（Ｂ）に示すようなダイオードを逆方向に接続してｐｎ接合におけるブレークダウンを利用するようにしてもよい。さらに、図２（Ｃ）に示すようなゲートとソースを共通接続しドレイン・ソース間のブレークダウンを利用するＮｃｈトランジスタで構成してもよい。また、図２（Ｄ）に示すようなＰＮＰトランジスタとＮＰＮトランジスタとを組み合わせたサイリスタ構成であってもよい。
【００２８】
以上のような構成の静電気保護回路において、静電気保護素子１０ａ、１０ｂが第１の保護素子（メインの保護素子）として機能し、静電気保護素子２０が第２の保護素子として機能する。また、プリドライバおよび最終段の出力ドライバが静電気保護素子１０ａ、１０ｂ、２０によって保護される被保護素子に相当する。すなわち、出力端子Ｏｕｔに静電気放電による電圧ＶＥＳＤが印加された場合、静電気保護素子１０ａによって吸収できない放電電流Ｉｄが静電気保護素子２０およびオンとなっているＮｃｈトランジスタＮ２のドレイン・ソース間の抵抗Ｒｎを介して接地端子ＧＮＤに流れる。この時、抵抗Ｒｎに放電電流Ｉｄが流れることでプリドライバにおける出力（Ｂ点）の電位が上昇する。ここで抵抗Ｒｎは、ＮｃｈトランジスタＮ２のドレイン・ソース間のチャネル抵抗、ドレインおよびソースの拡散層抵抗、ドレインおよびソースのサイドウォール下のエクステンション領域の抵抗の総和に相当する。このような抵抗Ｒｎによって、ＮｃｈトランジスタＮ１のドレイン・ゲート間の電圧Ｖｓｔｒｅｓｓは、電圧ＶＥＳＤに比べて減少し、静電気放電によるＮｃｈトランジスタＮ１の損傷を防止することができる。なお、ＮｃｈトランジスタＮ２がオフとなっている場合、プリドライバにおける出力（Ｂ点）の電位は、電源端子ＶＤＤの電位と接地端子ＧＮＤの電位の中間電位となって、電圧ＶＥＳＤが直接ＮｃｈトランジスタＮ１のドレイン・ゲート間に印加されることはない。
【００２９】
また、通常のレベルの出力信号に対し、静電気保護素子１０ａ、１０ｂ、２０は、ハイインピーダンスを呈するので、出力端子Ｏｕｔからの出力信号の出力において悪影響を与えることがない。
【００３０】
半導体装置は、以上のような静電気保護回路を備えることで、通常の出力信号に対して影響を与えることなく動作すると共に、静電気放電に対し十分な耐性を有する。
【実施例２】
【００３１】
図３は、本発明の第２の実施例に係る静電気保護回路の構成を示すブロック図である。図３において、図１と同一の符号は同一物を表し、その説明を省略する。図３の静電気保護回路は、図１の静電気保護素子２０の代わりに第２の保護素子として機能する静電気保護素子３０および検出回路３５ａを備える。検出回路３５ａは、出力端子Ｏｕｔと接地端子ＧＮＤとの間に挿入され、出力端子Ｏｕｔの信号レベルを検出し、信号レベルが所定以上の場合に静電気保護素子３０が低インピーダンスとなるように静電気保護素子３０を制御する。なお、検出回路３５ａは、破線で示すように出力端子Ｏｕｔと接地端子ＶＤＤとの間に挿入され、出力端子Ｏｕｔの信号レベルを検出するようにしてもよい。
【００３２】
図４は、静電気保護素子３０および検出回路３５ａの具体的な例を示す回路である。検出回路３５ａは、一端が出力端子Ｏｕｔに接続され他端が抵抗素子Ｒｄを介して接地端子ＧＮＤに接続される容量素子Ｃｄと、抵抗素子Ｒｄとから構成される。また、静電気保護素子３０は、ゲートを容量素子Ｃｄの他端に接続し、ドレインを出力端子Ｏｕｔに接続し、ソースをプリドライバにおける出力（Ｂ点）に接続するＮｃｈトランジスタＮ３０で構成される。ここで、通常のレベルの出力信号に対して影響を与えないように、容量素子Ｃｄの容量値および抵抗素子Ｒｄの抵抗値が設定されるものとする。
【００３３】
以上のような構成の静電気保護回路において、出力端子Ｏｕｔに静電気放電による電圧ＶＥＳＤが印加された場合、容量素子Ｃｄを介してＮｃｈトランジスタＮ３０のゲートの電位が上昇する。したがって、ＮｃｈトランジスタＮ３０がオンとなり、静電気保護素子１０ａによって吸収できない放電電流ＩｄがＮｃｈトランジスタＮ３０およびオンとなっているＮｃｈトランジスタＮ２のドレイン・ソース間の抵抗Ｒｎを介して接地端子ＧＮＤに流れる。
【００３４】
抵抗ＲｎによってＮｃｈトランジスタＮ１のゲート電圧が上昇し、電圧ＶＥＳＤがＮｃｈトランジスタＮ１のドレイン・ゲート間に直接印加されることがない。このため、ＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。
【００３５】
なお、実施例１と同様にＮｃｈトランジスタＮ２がオフとなっている場合、プリドライバにおける出力（Ｂ点）の電位は、電源端子ＶＤＤの電位と接地端子ＧＮＤの電位の中間電位となって、電圧ＶＥＳＤが直接ＮｃｈトランジスタＮ１のドレイン・ゲート間に印加されることはない。また、通常のレベルの出力信号に対し、静電気保護素子１０ａ、１０ｂ、３０は、ハイインピーダンスを呈するので、出力端子Ｏｕｔから出力信号を出力するにあたって悪影響を与えることがない。
【実施例３】
【００３６】
図５は、本発明の第３の実施例に係る静電気保護回路の構成を示すブロック図である。図５において、図１と同一の符号は同一物を表し、その説明を省略する。図５の静電気保護回路は、ＮｃｈトランジスタＮ２とＰｃｈトランジスタＰ２とからなるＣＭＯＳ回路のプリドライバにおける出力（Ｂ点）には、ＰｃｈトランジスタＰ１のゲートが接続される。ＮｃｈトランジスタＰ１のソースは、電源端子ＶＤＤに接続される。また、ＮｃｈトランジスタＮ１のドレインおよびＰｃｈトランジスタＰ１のドレインは、共通に出力端子Ｏｕｔに接続される。なお、ＮｃｈトランジスタＮ１のソースは、接地端子ＧＮＤに接続され、ゲートは、図示されない内部の回路に接続される。ＮｃｈトランジスタＮ１およびＰｃｈトランジスタＰ１が最終段の出力ドライバを構成する。さらに、静電気保護素子２０ａは、ＰｃｈトランジスタＰ１のドレイン・ゲート間に接続される。なお、静電気保護素子２０ａは、図１の静電気保護素子２０と同様の構成である。
【００３７】
以上のような構成の静電気保護回路において、静電気保護素子１０ａ、１０ｂが第１の保護素子（メインの保護素子）として機能し、静電気保護素子２０ａが第２の保護素子として機能する。また、プリドライバおよび最終段の出力ドライバが静電気保護素子１０ａ、１０ｂ、２０ａによって保護される被保護素子に相当する。すなわち、出力端子Ｏｕｔに静電気放電による電圧ＶＥＳＤが印加された場合、静電気保護素子１０ｂによって吸収できない放電電流Ｉｄが静電気保護素子２０ａおよびオンとなっているＰｃｈトランジスタＰ２のドレイン・ソース間の抵抗Ｒｐを介して電源端子ＶＤＤから出力端子Ｏｕｔに流れる。この時、放電電流Ｉｄが抵抗Ｒｐに流れることでプリドライバにおける出力（Ｂ点）の電位が下降する。ここで抵抗Ｒｐは、ＰｃｈトランジスタＰ２のドレイン・ソース間のチャネル抵抗、ドレインおよびソースの拡散層抵抗、ドレインおよびソースのサイドウォール下のエクステンション領域の抵抗の総和に相当する。このような抵抗Ｒｐによって、ＰｃｈトランジスタＰ１のゲート電圧が低下し、電圧ＶＥＳＤがＰｃｈトランジスタＰ１のドレイン・ゲート間に直接印加されることがない。このため、ＰｃｈトランジスタＰ１における静電気放電による損傷が防止される。なお、ＰｃｈトランジスタＰ２がオフとなっている場合、プリドライバにおける出力（Ｂ点）の電位は、電源端子ＶＤＤの電位と接地端子ＧＮＤの電位の中間電位となって、電圧ＶＥＳＤが直接ＰｃｈトランジスタＰ１のドレイン・ゲート間に印加されることはない。
【００３８】
また、静電気保護素子１０ａ、１０ｂ、２０ａは、通常のレベルの出力信号に対してハイインピーダンスを呈し、出力端子Ｏｕｔから出力信号を出力するにあたって悪影響を与えることがない。
【実施例４】
【００３９】
図６は、本発明の第４の実施例に係る静電気保護回路の構成を示すブロック図である。図６において、図３と同一の符号は同一物を表し、その説明を省略する。図６の静電気保護回路は、図３において電源端子ＶＤＤと接地端子ＧＮＤとを入れ替え、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１とを入れ替え、ＮｃｈトランジスタＮ２とＰｃｈトランジスタＰ２とを入れ替え、検出回路３５ａの挿入位置を入れ替えて検出回路３５ｂとして構成した相補的な回路である。したがって、図６の静電気保護回路は、実施例２において説明したのと相補的に動作してＰｃｈトランジスタＰ１における静電気放電による損傷が防止される。
【実施例５】
【００４０】
図７は、本発明の第５の実施例に係る静電気保護回路の構成を示すブロック図である。図７において、図６と同一の符号は同一物を表し、その説明を省略する。図７の静電気保護回路は、図６における検出回路３５ｂの替わりに図３で示す検出回路３５ａを図３と同様の位置に挿入する。そして検出回路３５ａによって出力端子Ｏｕｔの信号レベルを検出し、出力端子Ｏｕｔに所定以上の電圧の静電気が印加された場合に静電気保護素子３０が低インピーダンスとなるように静電気保護素子３０を制御する。したがって、図７の静電気保護回路は、実施例２において説明したのと相補的に動作してＰｃｈトランジスタＰ１における静電気放電による損傷が防止される。
【実施例６】
【００４１】
図８は、本発明の第６の実施例に係る静電気保護回路の構成を示すブロック図である。図８において、図１と同一の符号は同一物を表し、その説明を省略する。図８の静電気保護回路は、図１において、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１のドレインおよび静電気保護素子２０の一端（Ｔ１）の接続点と、出力端子Ｏｕｔとの間に容量素子Ｃ１が備えられる。容量素子Ｃ１は、出力端子Ｏｕｔに対する静電気放電による電圧ＶＥＳＤの印加、および出力信号の交流信号に対しては、低インピーダンス素子と見なすことができる。したがって、図８の静電気保護回路は、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。
【実施例７】
【００４２】
図９は、本発明の第７の実施例に係る静電気保護回路の構成を示すブロック図である。図９において、図１と同一の符号は同一物を表し、その説明を省略する。図９の静電気保護回路は、図１において、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１のドレインと、静電気保護素子２０の一端（Ｔ１）および出力端子Ｏｕｔとの間に容量素子Ｃ２が備えられる。静電気保護素子２０は、容量素子Ｃ２を介してＮｃｈトランジスタＮ１のドレインとゲート間を接続する。ここで、容量素子Ｃ２は、出力端子Ｏｕｔに対する静電気放電による電圧ＶＥＳＤの印加、および出力信号の交流信号に対しては、低インピーダンス素子と見なすことができる。したがって、図９の静電気保護回路は、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。
【実施例８】
【００４３】
図１０は、本発明の第８の実施例に係る静電気保護回路の構成を示すブロック図である。図１０において、図１と同一の符号は同一物を表し、その説明を省略する。図１０の静電気保護回路は、図１において、静電気保護素子２０の他端およびＮｃｈトランジスタＮ１のゲートと、ＮｃｈトランジスタＮ２とＰｃｈトランジスタＰ２のドレインとの間に抵抗素子Ｒ１が備えられる。抵抗素子Ｒ１は、抵抗値が小さい場合、出力回路における通常の出力信号の伝達に影響を与えることは少ない。したがって、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。この場合、出力端子Ｏｕｔに静電気放電による電圧ＶＥＳＤが印加されて放電電流Ｉｄが抵抗素子Ｒ１を流れる。したがって、ＮｃｈトランジスタＮ１のゲートの電位がより上昇し、ＮｃｈトランジスタＮ１のドレイン・ゲート間の電位がより小さくなるので、抵抗素子Ｒ１は、静電気耐性の上でより好ましい効果を与える。
【実施例９】
【００４４】
図１１は、本発明の第９の実施例に係る静電気保護回路の構成を示すブロック図である。図１１において、図１と同一の符号は同一物を表し、その説明を省略する。図１１の静電気保護回路は、最終段の出力ドライバが差動増幅回路を構成する。すなわち、ＮｃｈトランジスタＮ１とＮｃｈトランジスタＮ１１とで差動対を構成し、ＮｃｈトランジスタＮ１およびＮｃｈトランジスタＮ１１のソースは、電流源となるＮｃｈトランジスタＮ３のドレインに共通に接続される。ＮｃｈトランジスタＮ３は、ソースを接地端子ＧＮＤに接続し、ゲートを図示されない内部回路に接続する。また、ＮｃｈトランジスタＮ１は、ドレインを抵抗素子Ｒ２を介して電源端子ＶＤＤに接続する。なお、ＮｃｈトランジスタＮ１１のゲート、ドレインは、それぞれ図示されない内部回路に接続される。
【００４５】
以上のような構成の静電気保護回路は、出力端子Ｏｕｔに静電気放電による電圧ＶＥＳＤが印加された場合、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。
【実施例１０】
【００４６】
図１２は、本発明の第１０の実施例に係る静電気保護回路の構成を示すブロック図である。図１２において、図１１と同一の符号は同一物を表し、その説明を省略する。図１２の静電気保護回路は、最終段の出力ドライバが差動増幅回路を構成する。すなわち、ＮｃｈトランジスタＮ１ａとＮｃｈトランジスタＮ１１とで差動対を構成し、ＮｃｈトランジスタＮ１ａおよびＮｃｈトランジスタＮ１１のソースは、ＮｃｈトランジスタＮ３ａのドレインに共通に接続される。ＮｃｈトランジスタＮ３ａは、ソースを接地端子ＧＮＤに接続する。また、電源端子ＶＤＤと接地端子ＧＮＤ間に直列接続される抵抗素子Ｒ３およびダイオード接続されたＮｃｈトランジスタＮ４の接続点にＮｃｈトランジスタＮ３ａのゲートを接続する。ＮｃｈトランジスタＮ３ａは、ＮｃｈトランジスタＮ１ａを介して出力端子Ｏｕｔと接地端子ＧＮＤ間にドレイン及びソースが接続される。このようなＮｃｈトランジスタＮ３ａは、ＮｃｈトランジスタＮ１ａおよびＮｃｈトランジスタＮ１１からなる差動対に対し電流源として機能する。静電気保護素子２０は、ＮｃｈトランジスタＮ３ａのドレイン・ゲート間に接続される。
【００４７】
以上のような構成の静電気保護回路において、ＮｃｈトランジスタＮ１ａがオン状態にあるとする。この状態で、出力端子Ｏｕｔに静電気放電による電圧ＶＥＳＤが印加された場合、実施例１において説明したＮｃｈトランジスタＮ１に対する静電気保護と同様に動作して、ＮｃｈトランジスタＮ３ａにおける静電気放電による損傷が防止される。
【００４８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施例に係る静電気保護回路の構成を示すブロック図である。
【図２】静電気保護素子の構成例を示す図である。
【図３】本発明の第２の実施例に係る静電気保護回路の構成を示すブロック図である。
【図４】本発明の第２の実施例に係る静電気保護回路の詳細を示すブロック図である。
【図５】本発明の第３の実施例に係る静電気保護回路の構成を示すブロック図である。
【図６】本発明の第４の実施例に係る静電気保護回路の構成を示すブロック図である。
【図７】本発明の第５の実施例に係る静電気保護回路の構成を示すブロック図である。
【図８】本発明の第６の実施例に係る静電気保護回路の構成を示すブロック図である。
【図９】本発明の第７の実施例に係る静電気保護回路の構成を示すブロック図である。
【図１０】本発明の第８の実施例に係る静電気保護回路の構成を示すブロック図である。
【図１１】本発明の第９の実施例に係る静電気保護回路の構成を示すブロック図である。
【図１２】本発明の第１０の実施例に係る静電気保護回路の構成を示すブロック図である。
【図１３】トランジスタの微細化に伴うゲート酸化膜の破壊電圧（ＶＢＤ）および保護素子のクランプ電圧（Ｖｃｌａｍｐ）の変化を示す図である。
【図１４】従来の静電気保護回路の第１の例を示す回路図である。
【図１５】従来の静電気保護回路の第２の例を示す回路図である。
【図１６】静電気が印加される出力回路の例を示す回路図である。
【符号の説明】
【００５０】
１０ａ、１０ｂ、２０、３０  静電気保護素子
３５、３５ａ、３５ｂ  検出回路
Ｃ１、Ｃ２、Ｃｄ  容量素子
ＧＮＤ  接地端子
Ｎ１、Ｎ１ａ、Ｎ２、Ｎ３、Ｎ３ａ、Ｎ４、Ｎ１１、Ｎ３０  Ｎｃｈトランジスタ
Ｏｕｔ  出力端子
Ｐ１、Ｐ２  Ｐｃｈトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒｄ  抵抗素子
ＶＤＤ  電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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