(57)【要約】【課題】ＤＲＡＭのセンスアンプからの差出力信号を非差動電流モード信号に変換すること。【解決手段】ＤＲＡＭのセンスアンプからの差出力信号は、これらの出力信号を非差動電流モードの信号に変換するユニット（５）に加えられる。データラインからの出力信号は小さなスイングの電圧信号に変換される（１１）。この小さなスイングの電圧信号は基準電圧レベルと比較され、それによりフルスイングの電圧出力信号を発生する（１２）。基準電圧レベルは、センサからの差信号が等しい時に、小さなスイングの電圧レベルをサンプルする、サンプル・ホールド回路によって発生される。サンプルされたレベルは、記憶された電圧レベルのセンシングから生じる小さなスイングの電圧レベルと比較するために記憶される。フルスイングの電圧出力信号はＤＲＡＭと関連するＣＭＯＳ回路とともに使用するのに適している。【選択図】図１
2008146823.tif 000002
【特許請求の範囲】
【請求項１】
差信号を受信し、フルスイング出力信号を発生するためのデータラインに結合された装置であって、
前記差信号を受信し、前記データラインに電流信号を与えるための、差電圧−電流変換ユニット、
前記データラインから前記電流信号を受信し、小さなスイング電圧信号を発生するための、電流−小さなスイング電圧信号変換ユニット、及び
前記小さなスイング電圧信号を受信し、前記フルスイング出力電圧を発生するための、小さなスイング電圧−フルスイング電圧変換ユニット、
を有することを特徴とする装置。
【請求項２】
メモリ集積回路に電流を通じる方法であって、
第１の大きさの電圧スイングを有する第１の信号を受信するステップ；
前記第１の信号のコンプリメントである第２の信号を受信するステップ；前記第２の信号は、前記第１の大きさの電圧スイングを有しており、
前記第１と第２の信号に応答する電流信号を出力するステップ；前記電流信号は、第２の大きさの電圧スイングを有しており、
前記電流信号をパスに沿って送信するステップ；
前記電流信号に応答する第１の出力電圧を発生するステップ；前記第１の出力電圧は、第３の大きさの電圧スイングを有しており、且つ
前記第１の出力電圧に応答する第２の出力電圧を発生するステップ；
を有し、前記第２の出力電圧は、前記第３の大きさより実質的に大きい第４の大きさの電圧スイングを有していることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）ユニットに関し、特にローカルな入力／出力（Ｉ／Ｏ）装置とダイナミック半導体メモリにおける記憶セルを結合する信号パスに関する。
【背景技術】
【０００２】
ＤＲＡＭユニットの速度を増大するために、電圧モード技術に対立する電流モード技術の使用が長いデータラインにわたる寄生容量の影響を最小にするために提案されている。しかし、代表的な電流モード回路は差動回路技術を用いて実現れている。差動技術は、２つの相互接続ラインが信号の検出を簡単にするという利点を有しているけれども、２つの相互接続ラインは半導体チップ上の信号路を具現するのに必要な領域で不所望な増加を与える。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、増大された実現領域の不利を負うことなく電流モード技術の増大された速度の利点のある装置および関連技術に対する必要性がある。
【課題を解決するための手段】
【０００４】
本発明によると、差出力信号をダイナミック・ランダム・アクセス・メモリ・ユニットのセンスアンプから非差動電流モード信号へ変換するユニットによって、上述のおよび他の特徴が達成される。電流モード信号はデータラインに印加される。データラインによって伝送された非差動電流モード信号が、電流モード信号を先ず小さなスイング電圧信号に変換し、それからダイナミック・ランダム・アクセス・メモリ・ユニットに結合された回路で、使用するのに適した大きなスイングの電圧信号に変換するユニットに与えられる。この小さなスイングの電圧信号を大きなスイングの電圧信号に変換するために、サンプル・ホールド装置は、小さなスイングの電圧信号が比較される基準信号を記憶（ストア）する。基準信号と、センスアンプ（センス増幅器）によって検出された論理状態によって決定される小さな電圧信号の比較はフルスイングの電圧出力信号を発生する。
本発明のこれらのおよび他の特徴は、図面を参照して、以下の記載から理解されるであろう。
【発明を実施するための最良の形態】
【０００５】
１．図面の説明
図１を参照すると、メモリ・ユニットの関連メモリ要素と共に、格納セルアレイからのデータを検索するための、本発明による非差動電流モードのデータパス（データ路）のブロック図が示されている。ローカル入力／出力信号（ローカルＩ／Ｏ信号）およびローカル・コンプリメント（ローカルＩ／Ｏ信号 ）の双方が記憶セルアレイ６から差動電圧−電流変換ユニット５に与えられる。この差動電圧−電流変換ユニットからの出力信号（ＩO ±ΔＩ）がデータライン２を介して、電流−フルスイング電圧変換ユニット１０の電流−小さなスイング電圧変換サブユニット１１に与えられる。この電流−小さなスイング電圧変換サブユニットからの出力信号（ＶO ±ΔＶ）は、小さなスイング電圧−フルスイング電圧変換サブユニット１２に与えられる。このサブユニット１２は非差動電流モードのデータパスに対して出力信号ＶOUT （０−＞ＶDD) を与える。この信号ＶOUT はバッファユニット９に印加される。データを格納セルアレイ６にストアするために、バッファユニット９は、データライン送信ユニット８により信号をデータライン２に与える。このデータライン２によって伝送された信号はデータライン受信ユニット７を介して記憶セルアレイ６のローカルＩ／Ｏ信号端子とローカルＩ／Ｏ信号 端子に与えられる。
【０００６】
図２を参照すると、本発明による非差動電流モードのデータパスの概略図が示されている。「ローカルＩ／Ｏ信号」がｎチャネル電界効果トランジスタＭＮ１のゲート端子に印加され、一方、「ローカルＩ／Ｏ信号 」がＮチャネル電界効果トランジスタＭＮ２のゲートに印加される。「ベース信号」はｎチャネル電界効果トランジスタＭＮ３のゲート端子とｎチャネル電界効果トランジスタＭＮ９のゲート端子とに印加され、一方、トランジスタＭＮ３のソース端子は電源端子ＶSSに結合されている。トランジスタＭＮ３のドレイン端子はトランジスタＭＮ１のソース端子とトランジスタＭＮ２のソース端子に結合される。トランジスタＭＮ１のドレイン端子はｐチャネル電界効果トランジスタＭＰ１のドレインとゲート端子に、およびｐチャネル電界効果トランジスタＭＰ２のゲート端子に結合される。トランジスタＭＰ１のソース端子とトランジスタＭＰ２のソース端子は電源端子ＶDDに結合されている。
【０００７】
トランジスタＭＰ２のドレイン端子はトランジスタＭＮ２のドレイン端子に、ｐチャネル電界効果トランジスタＭＰ４のゲートとドレイン端子に、ｎチャネル電界効果トランジスタＭＮ４のゲートとドレイン端子に、およびＰチャネル電界効果トランジスタＭＰ３のゲート端子に接続される。トランジスタＭＮ４のソース端子は電源端子ＶSSに結合されている。トランジスタ４のソース端子およびトランジスタＭＰ３のソース端子は電源端子ＶDDに結合されている。
【０００８】
トランジスタＭＰ３のドレイン端子はデータラインＲＥＳ１０を介してｎチャネル電界効果トランジスタＭＮ５のドレインとゲート端子、およびｎチャネル電界効果トランジスタＭＮ６のゲート端子に接続されている。データラインＲＥＳ１０は分布抵抗およびそれに関連する分布容量を有している。トランジスタＭＮ５のソース端子とトランジスタＭＮ６のドレイン端子は電源端子ＶSSに結合されている。トランジスタＭＮ６のトレイン端子はｐチャネル電界効果トランジスタＭＰ５のドレインとゲート端子に、ｎチャネル電界効果トランジスタＭＮ７のゲート端子に、およびｎチャネル電界効果トランジスタＭＮ１０のドレイン端子に接続されている。トランジスタＭＰ５のソース端子は電源端子ＶDDに結合されている。
【０００９】
トランジスタＭＮ７のドレイン端子はｐチャネル電界効果トランジスタＭＰ６のドレイン端子とゲート端子に、およびｐチャネル電界効果トランジスタＭＰ７のゲート端子に接続されている。トランジスタＭＰ６のソース端子とトランジスタＭＰ７のソース端子は電源端子ＶDDに結合されている。トランジスタＭＮ７のソース端子はトランジスタＭＮ９のドレイン端子およびｎチャネル電界効果トランジスタＭＮ８のソース端子に結合されている。トランジスタＭＮ９のソース端子は電源端子ＶSSに結合されている。トランジスタＭＮ１０のゲート端子はＥＱ信号に結合される。トランジスタＭＮ１０のソース端子はトランジスタＭＮ８のゲート端子に結合され、そしてキャパシタＣ１を介して電源端子ＶSSに結合されている。トランジスタＭＮ８のドレイン端子とトランジスタＭＰ７のドレイン端子は出力端子に結合される。
【００１０】
図３および図４を参照すると、リード‘０’トランジションに対するシミュレートされた波形（即ち「ローカルＩ／Ｏ信号」→ロー、「ローカルＩ／Ｏ信号 」→ハイ）およびリード‘１’（「ローカルＩ／Ｏ信号」→ハイ、「ローカルＩ／Ｏ信号 」→ロー）がそれぞれ示されている。最初の２０ナノセコンドの間、電圧Ｖ1 （即ち、トランジスタＭＮ７のゲート端子に印加された電圧）および電圧ＶREF （即ち、トランジスタＭＮ８のゲートに印加された電圧）は等しい。この等しい期間の後、図３のデータリード‘０’と図４のデータリード‘１’が始められる。
【００１１】
２．実施の形態の動作
本発明の非差動電流モードのデータパスの一般概念が示されている。「ローカルＩ／Ｏ信号」（およびそれらのコンプリメント(complements))はセンスアンプ（センス増幅器）からの従来のフルスイング差信号である。これらの差入力信号はほぼ一定電圧とＩ0 ±ΔＩの電流スイングの非差動電流モード信号に変換される。電圧スイングが制限（理想的には０）されているので、データラインのキャパシタンスは伝送遅延には殆ど影響がない。データラインの受信ユニット側において、電流モード信号は、結合された回路によって使用するのに適したフルスイングＣＭＯＳ出力信号レベルに変換される。電流−フルスイング変換は実際には２つのインクレメントにおいて達成される。最初のインクレメントは電流スイングを小さなスイングの電圧信号Ｖ0 ±ΔＶに変換する。この小さなスイングの電圧信号は大２のステージにおいてフルスイングＣＭＯＳレベルに変換される。
【００１２】
本発明による非差動電流モードのデータラインが図２に示されている。「ローカルＩ／Ｏ信号の差電圧は差動増幅器（即ち、トランジスタＭＰ１−ＭＰ２およびＭＮ１−ＭＮ３）を用いて信号電圧出力に変換される。差動増幅器の出力はトランジスタＭＰ３のゲートを駆動し、トランジスタＭＰ３はデータラインを介して電流を変調する。トランジスタＭＰ３のゲートに印加された電圧はトランジスタＭＰ４とＭＮ４によって制限され、トランジスタＭＰ３が飽和状態にあることを確実にする。データラインの受信ユニット側において、電流ミラーがトランジスタＭＮ５とＭＮ６によって形成される。トランジスタＭＮ６によってミラー化された電流はダイオード接続されたトランジスタＭＰ５を通して流れ、それによりトランジスタＭＮ７のゲートに電圧スイングを作る。
【００１３】
代表的な差分データラインの実現において、２つのライン間の差信号が正か負の何れかに増大するために、フルスイングの電圧信号への変換は容易に達成される。非差動状態に対して、電圧信号が正電圧の周りでスイングするので、この変換は非常に困難である。本発明の好適実施の形態において変換を行うために、トランジスタＭＮ７のゲートに印加された電圧が基準電圧と比較される。好ましい実施の形態においては、基準電圧はサンプル・ホールド技術、即ちプリチャージの間にトランジスタＭＮ７のゲートの初期電圧をサンプリングし、データのセンス動作の間このサンプルされた電圧をホールドすること、によって供給される。
【００１４】
このサンプリング・プロセスは、データパス回路の動作点に関係なくシフトする基準電圧を有すると言う問題、即ちプロセスが減少した動作マージンを生じると言う問題を除去する。
【００１５】
比較器はトランジスタＭＰ６−ＭＰ７およびＭＮ７−ＭＮ９によって形成された差動増幅器からなる。トランジスタＭＮ７のゲートにおける小さなスイング電圧はこの差動増幅器の一端に接続される。トランジスタＭＮ８のゲートにおける電圧は、センシングがＥＱ信号をハイにすることによって始まる前に、発生される。ローカルＩ／Ｏ信号はこの時等しく、従って、トランジスタＭＮ７のゲートの電圧は平衡した中央値にある。ＥＱ信号がハイで、トランジスタＭＮ７のゲートに印加された電圧とトランジスタＭＮ８のゲートに印加された電圧を等しくし、キャパシタＣ１を充電する条件で、トランジスタＭＮ１０はオンとなる。ＥＱ信号がターンオフすると、トランジスタＭＮ８のゲート電圧をキャパシタＣ１はプリチャージレベルに維持する。ローカルＩ／Ｏ信号が分離すると、トランジスタＭＮ７のゲート電圧は初期値からスイングアップするか、スイングダウンするかの何れかである。スイングの極性はセンスされた状態に依存する。従って、電圧ＶOUT は正か負にスイングする。実際には、インバータあるいはラッチユニットは、フルスイング電圧レベルが確実に維持されために、次のステージである。
【００１６】
本発明は、好ましい実施の形態を特に参照して述べられたが、この分野の通常の知識を有するものは、本発明から逸脱することなく、いろいろな変化がなされ、また好適な実施の形態の素子に対して置き換えられた等価物を理解するであろう。更に、特別な状態に適合するように、多くの変更がなされ、また本発明の本質的な教示から逸脱することなく、多くの変更は本発明の教示に重要である。
【００１７】
上述から明らかなように、本発明の幾つかの特徴は示された例示に限定されるべきでない。従って、この分野の通常の知識を有するものは他の変更および応用が可能であろう。メモリ装置を活性化し、調整するために必要な制御信号は示されていない。同様に、本発明を具現化する場合、デバイスが動作のスタンバイモードにあるとき、電流ドレインを除去するための準備がなされなければならない。従って、特許請求の範囲は、本発明の精神および範囲から逸脱しない全ての変形および応用を含むことを意図している。
【００１８】
以上の事項に関連して、以下の各項を開示する。
（１）差信号を受信し、論理レベルの出力信号を発生するための、データラインに結合された装置であって、前記装置は、
差電圧信号を受信し、前記データラインに電流信号を印加するための差動電流−電圧変換ユニット、および
前記電流信号をデータラインから受信し、フルスイングの出力電圧を発生するための電流−フルスイング電圧変換ユニット、
を有することを特徴とする装置。
【００１９】
（２）前記電流−フルスイング電圧変換ユニットは、
前記データラインからの前記電流信号を受信し、そこから小さなスイングの電圧信号を発生するための、電流−小さなスイングの電圧変換サブユニット、および
前記小さなスイングの信号を受信し、そこからフルスイングの信号を発生するための、小さなスイングの電圧−フルスイングの電圧変換サブユニット、
を有する前記（１）に記載の装置。
【００２０】
（３）前記小さなスイングの電圧−フルスイング電圧変換サブユニットは、
比較器、および
小さなスイングの電圧が比較される基準電圧を与える基準電圧装置、
を有する前記（２）に記載の装置。
【００２１】
（４）前記基準電圧装置は、サンプル・ホールド回路を含むことを特徴とする前記（３）に記載の装置。
【００２２】
（５）前記差信号は、ダイナミック・ランダム・アクセス・メモリ装置の記憶セルに関連するセンスアンプによって与えられることを特徴とする前記（４）に記載の装置。
【００２３】
（６）前記フルスイング信号は前記ダイナミック・ランダム・アクセス・メモリ装置と関連するＣＭＯＳ回路とともに使用するのに適していることを特徴とする前記（５）に記載の装置。
【００２４】
（７）前記比較器は差動増幅器を有することを特徴とする前記（６）に記載の装置。
【００２５】
（８）非差動電流モードのデータパスを与える方法であって、前記方法は、
差電圧信号をセンスアンプから非差動電流モード信号に変換し、
前記非差動電流モード信号をデータラインに与え、
前記データラインによって伝送された前記非差電流モード信号を小さなスイングの電圧信号に変換し、且つ
前記小さなスイングの電圧信号をフルスイングの電圧信号に変換することを特徴とする方法。
【００２６】
（９）前記小さなスイングの電圧信号を変換するステップは、前記小さなスイング電圧信号を基準電圧と比較するステップを含むことを特徴とする前記（８）に記載の方法。
【００２７】
（１０）前記小さなスイングの電圧信号を変換するステップは、前記センスアンプが記憶セルの電圧レベルをセンスしない時間の間、前記小さなスイングの電圧信号をサンプリングするステップを含み、前記サンプリングするステップは前記基準電圧を与えることを特徴とする前記（９）に記載の方法。
【００２８】
（１１）前記小さなスイング電圧を変換するステップは前記基準電圧を記憶するステップを含むことを特徴とする前記（１０）に記載の方法。
【００２９】
（１２）前記小さなスイングの電圧を変換するステップは、基準電圧を前記小さなスイングの電圧を比較するステップを含むことを特徴とする前記（１０）に記載の方法。
【００３０】
（１３）ダイナミック・ランダム・アクセス・メモリ装置において、センスアンプから前記メモリ装置に結合した回路へ信号を伝送するためのデータラインと関連する装置であって、前記装置は、
前記センスアンプからの差電圧信号を非差動電流モード信号へ変換するための第１の手段、前記第１の手段は前記非差動電流モード信号を前記データラインに与え、および
前記データラインからの非差動電流モード信号をＣＭＯＳ回路で使用するのに適したフルスイング電圧信号に変換するための第２の手段、
を有することを特徴とする装置。
【００３１】
（１４）前記第２の手段は、
前記非差電流モード信号を小さなスイングの電圧信号に変換する第３の手段、および
前記小さなスイングの電圧信号をフルスイングの電圧信号に変換する第４の手段、
を有することを特徴とする前記（１３）に記載の装置。
【００３２】
（１５）前記第４の手段は、
基準電圧を記憶するための記憶手段、および
前記小さなスイングの電圧信号を前記基準電圧と比較するための比較手段、
を有することを特徴とする前記（１４）に記載の装置。
【００３３】
（１６）前記基準電圧は、センスアンプからの差信号が等しいとき、ある期間の間発生されることを特徴とする前記（１５）に記載の装置。
【００３４】
（１７）前記比較手段は差動増幅器を有し、前記差動増幅器は、第１の入力端子へ印加される基準電圧と第２の入力端子に印加される前記小さなスイングの信号を有することを特徴とする前記（１６）に記載の装置。
【００３５】
（１８）前記記憶手段はキャパシタであることを特徴とする前記（１７）に記載の装置。
【００３６】
（１９）前記第３の手段は電流ミラーを有していることを特徴とする前記（１８）に記載の装置。
【００３７】
（２０）メモリ装置であって、
記憶セルアレイと、
バッファ装置と、
データラインと、
前記バッファユニットからの信号を前記データラインを介して前記記憶セルアレイに与えるための書き込み装置と、
前記記憶セルアレイからの信号を前記データラインを介して前記バッファユニットに与えるための、前記（１）に記載された読み取り装置、
を有することを特徴とするメモリ装置。
【００３８】
（２１）ＤＲＡＭのセンスアンプからの差出力信号は、これらの出力信号を非差動電流モードの信号に変換するユニットに加えられる。データラインからの出力信号は小さなスイングの電圧信号に変換される。この小さなスイングの電圧信号は基準電圧レベルと比較され、それによりフルスイングの電圧出力信号を発生する。基準電圧レベルは、センサからの差信号が等しい時に、小さなスイングの電圧レベルをサンプルする、サンプル・ホールド回路によって発生される。サンプルされたレベルは、記憶された電圧レベルのセンシングから生じる小さなスイングの電圧レベルと比較するために記憶される。フルスイングの電圧出力信号はＤＲＡＭと関連するＣＭＯＳ回路とともに使用するのに適している。
【図面の簡単な説明】
【００３９】
【図１】本発明によるデータパスの非差電流モード装置のブロック図である。
【図２】本発明によるデータパスの非差動電流モード装置の概略の回路図である。
【図３】本発明のシュミレートされたリード‘０’トランジションを示す。
【図４】本発明のシュミレートされたリード‘１’トランジションを示す。
【図１】
2008146823.tif 000003
【図２】
2008146823.tif 000004
【図３】
2008146823.tif 000005
【図４】
2008146823.tif 000006