(57)【要約】【課題】窒化膜を電荷蓄積層としたＭＯＮＯＳ型メモリセルを有する不揮発性半導体メモリにおいて、データ保持特性を向上することができる技術を提供する。【解決手段】データ消去（“１”ｐｒｏｇｒａｍ）時に、通常の消去動作（Ｅｒａｓｅ）の後に弱い書き込み動作（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行う。弱い書き込み動作とは、通常の書き込みの時よりも低い印加電圧で書き込みを行う動作、あるいは短い時間で電圧を印加して書き込みを行う動作等をいう。例えば、通常の書き込みはゲートに電圧１２Ｖを時間１ｍｓ印加し、消去はゲートに電圧−１０Ｖを時間１ｍｓ印加し、弱い書き込みはゲートに電圧４〜６Ｖを時間０．１ｍｓ印加する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
窒化膜を電荷蓄積層としたメモリセルを含む不揮発性半導体メモリであって、
データ書き込み時に、第１の電圧が前記メモリセルのゲート電極に第１の時間印加され、
データ消去時に、前記第１の電圧より低い第２の電圧が前記メモリセルのゲート電極に第２の時間印加され、その後、前記第１の電圧より低くかつ前記第２の電圧より高い第３の電圧が前記メモリセルのゲート電極に第３の時間印加されることを特徴とする不揮発性半導体メモリ。
【請求項２】
請求項１記載の不揮発性半導体メモリにおいて、
前記第１の電圧及び前記第３の電圧は正電圧であり、
前記第２の電圧は負電圧であることを特徴とする不揮発性半導体メモリ。
【請求項３】
請求項１記載の不揮発性半導体メモリにおいて、
前記メモリセルは、半導体基板上に形成された電界効果型トランジスタであり、
ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極の間のチャネル形成領域とを有し、
前記電荷蓄積層は、前記チャネル形成領域の上に配置され、
前記ゲート電極は、前記電荷蓄積層の上に配置されていることを特徴とする不揮発性半導体メモリ。
【請求項４】
請求項１記載の不揮発性半導体メモリにおいて、
前記第３の時間は、前記第１の時間より短いことを特徴とする不揮発性半導体メモリ。
【請求項５】
請求項１記載の不揮発性半導体メモリにおいて、
前記データ書き込み時に、前記第１の電圧が前記メモリセルのゲート電極に印加される前に、前記第２の電圧が前記メモリセルのゲート電極に印加されることを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリに関し、特に、窒化膜を電荷蓄積層としたＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリセルを有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、不揮発性半導体メモリにおいては、以下の技術が考えられる。
【０００３】
ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリセルとしては、例えば、酸化絶縁膜に囲まれた導電体多結晶シリコン中に電荷を蓄えるフローティング（浮遊）ゲート型や、シリコン窒化膜内の捕獲中心に電荷を蓄えるＭＯＮＯＳ型などがある。
【０００４】
フローティングゲート型の不揮発性メモリセルは、フローティングゲートの上に制御ゲートを重ねた２層構造のゲート電極を備えたトランジスタを使う。制御ゲートに高電圧を印加することで基板から電子をフローティングゲートに注入し、電荷を保持する。
【０００５】
ＭＯＮＯＳ型の不揮発性メモリセルは、ＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／シリコン）構造のゲートを有する。酸化膜／窒化膜／酸化膜（トンネル酸化膜）構造に存在している捕獲準位に電子あるいは正孔を注入し、電荷を蓄積・保持する。ＭＯＮＯＳ型は、フローティングゲート型でのフローティングゲート−シリコン基板間の酸化膜厚と比較して薄い酸化膜を使用することから、微細化の点で有利である。また、シリコン窒化膜内の電荷捕獲中心は空間的に離散していることから、電子や正孔の電荷は局所的に蓄積される。
【０００６】
なお、このような不揮発性半導体メモリに関する技術としては、例えば、特許文献１〜４に記載される技術などが挙げられる。
【特許文献１】特開平１−１１３９９７号公報
【特許文献２】特開昭６０−９５７９４号公報
【特許文献３】特開２００６−２４３０９号公報
【特許文献４】特開２００５−３３２５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のような不揮発性メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
例えば、２トランジスタ型ＭＯＮＯＳ型メモリセルを搭載したＩＣカードの消去／書き込み方式として、ＭＯＮＯＳ型メモリセルとスイッチＭＯＳトランジスタの２素子／ビット型不揮発性メモリの例がある。この方式は、閾値電圧が２レベル有る不揮発性メモリの、低い閾値電圧にしたい場合、低い閾値電圧にする電圧をゲート電極に印加する。またはその逆の、高い閾値電圧にしたい場合、高い閾値電圧にする電圧をゲート電極に印加する。低い閾値電圧は、メモリセルトランジスタの閾値電圧が負電圧となっているデプレッションモードであるがスイッチＭＯＳトランジスタの閾値電圧は正電圧となっているエンハンスモードであることから、非選択時にはスイッチＭＯＳトランジスタで電流を遮断するので、メモリセルトランジスタのゲート電極に印加する非選択時電圧が０Ｖであっても過電流が問題にならない。そのためメモリセルトランジスタがデプレッションモードとなるのに十分な時間、ゲート電極に低い閾値電圧にする電圧を印加することが可能である。しかし、ＭＯＮＯＳ型メモリセルだけの１素子／ビット型不揮発性メモリでは、デプレッションモードでは選択読み出し時だけでなく非選択時にも過電流が流れるので、メモリセルトランジスタのゲート電極に非選択時電圧として０Ｖを印加したのでは選択読み出しが不可能となる。
【０００９】
また、１素子／ビット型不揮発性メモリの消去方法として、特許文献１記載の技術がある。特許文献１は、閾値電圧が２レベル有る浮遊ゲート型不揮発性半導体メモリの、閾値電圧設定方法に関するものである。低い閾値電圧にしたい場合、低い閾値電圧にする電圧印加の前に、高い閾値電圧にする電圧印加を行う。またはその逆の、高い閾値電圧にしたい場合、高い閾値電圧にする電圧印加の前に、低い閾値電圧にする電圧印加を行う。しかし、この方法は、メモリ素子が浮遊ゲート素子であり、また非選択時電圧として０Ｖをゲート電極に印加するために２レベルの閾値電圧がどちらもエンハンスメントモードに限定されている。
【００１０】
また、１素子／ビット型不揮発性メモリの読み出し時の電圧設定方法として、特許文献２記載の技術がある。特許文献２記載の技術は、１素子／ビット型不揮発性メモリで、消去されたビットがデプレッションモードになる場合、非選択読み出しワード線にその閾値電圧より低い電圧（負電圧）を印加して、過電流が流れないようにするものである。しかし、消去動作（メモリセルトランジスタの閾値電圧を低いしきい値電圧にする電圧の印加動作）が連続的に実施される場合、閾値電圧が徐々に下がって行き、非選択読み出しワード線電位より下がる可能性が有るが、これを回避する方法に言及していない。
【００１１】
また、１素子／ビット型不揮発性メモリのプログラム方式として、特許文献３記載の技術がある。特許文献３記載の技術は、１素子／ビット型不揮発性メモリで、消去の前に短い書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を入れる事により、消去を連続して行っても閾値電圧が下がらないようにしたプログラム方式である。これにより特許文献２記載の技術の有する課題を解決することは可能である。しかし、Ｐｒｅ−Ｗｒｉｔｅの動作が追加された分、プログラム時間が長くなってしまう。
【００１２】
また、Ｆｌａｓｈ−Ｓｉｎｇｌｅ−ＭＯＮＯＳとして、特許文献４記載の技術がある。特許文献４記載の技術は、非選択メモリセルの誤消去防止のため、非選択メモリセルのトランジスタがオンになり誤書き込みが発生しない範囲内で、非選択データ線とウェルとの間に印加される電圧を最小の値にするものである。しかし、リテンション特性の改善や、Ｐｒｅ−Ｗｒｉｔｅが不要になる事については言及していない。
【００１３】
そこで、本発明の目的は、窒化膜を電荷蓄積層としたＭＯＮＯＳ型メモリセルを有する不揮発性半導体メモリにおいて、データ保持特性を向上することができる技術を提供することにある。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明による不揮発性半導体メモリは、データ消去時に、通常の消去動作の後に弱い書き込み動作（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行うものである。弱い書き込み動作とは、通常の書き込みの時よりも低い印加電圧で書き込みを行う動作、あるいは短い時間で電圧を印加して書き込みを行う動作等をいう。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１８】
（１）消去動作後の弱い書き込みにより、消去側のデータ保持特性が改善する。
【００１９】
（２）消去動作後の弱い書き込みにより、消去動作を連続して行った場合の閾値電圧の変動を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１は本発明の一実施の形態による不揮発性半導体メモリにおけるＭＯＮＯＳ型メモリセルの概略構成を示す断面図、図２はＭＯＮＯＳ型メモリセルのエネルギーバンド図、図３はＭＯＮＯＳ型メモリセルへの書き込み状態及び消去状態のドレイン電流特性を示す図である。
【００２２】
まず、図１により、本実施の形態による不揮発性半導体メモリにおけるＭＯＮＯＳ型メモリセルの概略構成の一例を説明する。本実施の形態による不揮発性半導体メモリは、ＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性の半導体メモリである。この不揮発性半導体メモリは、周知の半導体製造技術によって１個の半導体チップ上に形成され、図１に示すようなＭＯＮＯＳ型メモリセルが複数個、マトリクス状に配置されメモリアレイを構成している。そして、それぞれのメモリセルはワード線、ビット線に接続され、メモリアレイの周辺に配置されるアドレスデコーダ等の周辺回路により制御され、各々のメモリセルに対してデータの書き込み・消去及び読み出しが行われる。
【００２３】
このＭＯＮＯＳ型メモリセルは、例えば図１に示すような断面構造を有しており、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）等のゲート１０１、トップ酸化膜（Ｔｏｐ−ＳｉＯ２）１０２、離散的捕獲中心を有するシリコン窒化膜（Ｔｒａｐｐｉｎｇ−Ｓｉ３Ｎ４）１０３、トンネル酸化膜（Ｔｕｎｎｅｌ−ＳｉＯ２）１０４、ソース／ドレインとなるｎ型拡散層１０５、チャネル形成領域１０６などから構成される電界効果型トランジスタ（ＦＥＴ）である。このＭＯＮＯＳ型メモリセルは、シリコン等の半導体基板上に形成されたｐウェル１０７上にｎ型拡散層１０５、チャネル形成領域１０６が形成されている。チャネル形成領域１０６上に、厚さ２ｎｍ以下のトンネル酸化膜１０４が形成されている。トンネル酸化膜１０４上に、電子／正孔が蓄積されるシリコン窒化膜１０３が形成されている。シリコン窒化膜１０３上に、シリコン窒化膜１０３とゲート１０１間を絶縁するためのトップ酸化膜１０２が形成されている。トップ酸化膜１０２上に、データの書き込み・消去及び読み出しの制御を行うためのゲート１０１が形成されている。トップ酸化膜１０２、シリコン窒化膜１０３、トンネル酸化膜１０４の厚さは、全部で２０ｎｍ程度であり、浮遊ゲート型のメモリセルと比較して非常に薄い構造となっている。また、トンネル酸化膜１０４は約１．８ｎｍと非常に薄く、シリコン窒化膜１０３には、図２に示すように、電子も正孔も局所的にトラップされ、その電子と正孔は動きにくい。
【００２４】
このＭＯＮＯＳ型メモリセルへのデータ書き込み・消去は、ゲート１０１とｐウェル１０７間に印加する電界によって、トンネル酸化膜１０４を通してｐウェル１０７側から電荷（電子／正孔）を注入し、シリコン窒化膜１０３中の空間的離散捕獲中心に電荷を捕獲（トラップ）させる。書き込み動作においてゲート１０１に正電圧が印加されることによりシリコン窒化膜１０３中に電子が注入され、消去動作においてゲート１０１に負電圧が印加されることによりシリコン窒化膜１０３中に正孔が注入される。データ読み出しは、図３に示すように、ゲート１０１とｐウェル１０７間を０Ｖバイアスに保ち、ソース・ドレイン間を流れるチャネル電流の有無を検出して、書き込み状態“０”と消去状態“１”を判別する。すなわち、シリコン窒化膜１０３が電子又は正孔をトラップすることにより、ＦＥＴ構造を有するメモリセルの閾値電圧が変化し、その閾値電圧の変化をチャネル電流で読み取る。
【００２５】
なお、メモリセルに対する書き込み方式には、ＦＮトンネル現象を利用する方式とホットキャリアを利用する方式とがあるが、それらのどちらでもよい。ＦＮトンネル現象を利用する方式は、ゲート１０１とｐウェル１０７との間、またはゲート１０１とソースまたはドレイン（ｎ型拡散層１０５）との間に電圧を印加してＦＮトンネル現象を利用してシリコン窒化膜１０３に電子／正孔を注入したり放出したりして閾値電圧を変化させる方式である。一方、ホットキャリアを利用する方式は、ゲート１０１に高電圧を印加した状態でソース・ドレイン間（ｎ型拡散層１０５）に電流を流してチャネルで発生したホットキャリア（電子／正孔）をシリコン窒化膜１０３に注入して閾値電圧を変化させる方式である。
【００２６】
本実施の形態による不揮発性半導体メモリでは、データ消去時に、通常の消去動作の後に弱い書き込み動作（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）が行われる。弱い書き込み動作とは、通常の書き込みの時よりも低い印加電圧で書き込みを行う動作、あるいは短い時間で電圧を印加して書き込みを行う動作等をいう。
【００２７】
すなわち、消去動作でゲート１０１に負電圧が印加され、シリコン窒化膜１０３中に正孔が注入された後に、通常の書き込みより低い正電圧がゲート１０１に印加され、閾値電圧が過度に変化しない範囲内で弱い書き込みが行われ、シリコン窒化膜１０３中に電子が注入される。例えば、通常の書き込みはゲート１０１に電圧１２Ｖを時間１ｍｓ印加し、消去はゲート１０１に電圧−１０Ｖを時間１ｍｓ印加し、弱い書き込みはゲート１０１に電圧４〜６Ｖを時間０．１ｍｓ印加する。
【００２８】
図４は、消去後に弱い書き込みを行った場合と、消去のみの場合とのメモリセルの閾値電圧の変化を示す図である。図４において、縦軸は、メモリセルの閾値電圧（Ｖｔｈ）を示し、横軸は、放置時間（ｓ）を示す。また、消去の電圧印加は−１０Ｖ，１ｍｓ，１発、弱い書き込みの電圧印加は４Ｖ，０．１ｍｓ，１発である。図４に示すように、消去のみを行い放置した場合に比べ、消去後に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行うと、最初の閾値電圧は絶対値として低い電圧になるが、ある時間で逆転し、閾値電圧の変動が小さくなり、結果として、放置寿命が２桁程度延命し、データ保持特性が向上している。
【００２９】
次に、消去後に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行うと、閾値電圧の変動が小さくなり、データ保持特性が向上する理由を説明する。
【００３０】
図５は、シリコン窒化膜中における電荷分布とトラップ密度を示す図であり、（ａ）は電荷が電子の場合（書き込み後）、（ｂ）は電荷が正孔の場合（消去後）を示す。図５（ａ）において、縦軸はトラップされた電子（Ｔｒａｐｐｅｄ−ｅｌｅｃｔｒｏｎｓ）の量（ｎｅ）、横軸はシリコン窒化膜中におけるトンネル酸化膜界面からの距離、ｔｃは注入質量中心（Ｃｈａｒｇｅ−ｃｅｎｔｒｏｉｄ）を示す。図５（ｂ）において、縦軸はトラップされた正孔（Ｔｒａｐｐｅｄ−ｈｏｌｅｓ）の量（ｎｈ）、横軸はシリコン窒化膜中におけるトンネル酸化膜界面からの距離を示す。
【００３１】
書き込み後、電子は、図５（ａ）に示すように、シリコン窒化膜中においてボックス型で分布し、深い所までトラップされる。一方、消去後、正孔は、図５（ｂ）に示すように、シリコン窒化膜中において界面局所（ｅｘｐ）型で分布し、浅い所にしかトラップされない。
【００３２】
図６（ａ）は、従来の消去のみの場合（消去後の弱い書き込み無し）のシリコン窒化膜中における電荷の分布モデルを示す図、図６（ｂ）は、本実施の形態における消去後の弱い書き込み有りの場合のシリコン窒化膜中における電荷の分布モデルを示す図である。
【００３３】
図６（ａ）に示すように、消去のみの場合は、正孔がシリコン窒化膜１０３中のトンネル酸化膜１０４界面付近に蓄積され、電子がシリコン窒化膜中に蓄積されるかは不確定である。この状態で長時間放置した場合、正孔の自己電界で正孔が自然に放出してしまう。若しくはトンネル酸化膜１０４にかかる電界強度が比較的高いため、チャネル形成領域１０６に生じる電子がＦＮトンネル現象によりシリコン窒化膜に注入され、ホールと電子とが電気的に中和してしまう。
【００３４】
一方、図６（ｂ）に示すように、消去後に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行った場合は、電子がシリコン窒化膜１０３の深くまで入り込みトラップされる。この電子のクーロン引力で、シリコン窒化膜１０３中の正孔の放出が抑制される。また、シリコン窒化膜１０３の電子のクーロン反発力とトンネル酸化膜１０４にかかる電界強度が緩和されることにより、ｐウェル１０７中にある電子がシリコン窒化膜１０３中に入ってきて正孔と再結合するのが阻止される。したがって、初期の閾値電圧が浅くても、長時間放置した場合のデータ保持特性（リテンション特性）は改善される。このように、電荷蓄積層に電子も正孔も蓄積されるＭＯＮＯＳ型不揮発性メモリでは、電子と正孔のトラップ分布が異なるため、放置寿命を延命することが可能となる。なお、このような現象は、多結晶シリコンを電荷蓄積層とするフローティング（浮遊）ゲート型不揮発性メモリでは見られない現象である。
【００３５】
次に、弱い書き込みを消去の後に追加することにより、連続消去（連続“１”プログラム）における過消去問題が回避される効果について説明する。
【００３６】
図７は、従来方式による不揮発性メモリの書き込み（“０”プログラム）及び消去（“１”プログラム）のシーケンスを示す図、図８は、連続消去（連続“１”プログラム）の印加電圧パルスを示す図である。
【００３７】
図７に示すように、従来方式の不揮発性メモリの書き込み（“０”ｐｒｏｇｒａｍ）は、消去（Ｅｒａｓｅ）を行った後、書き込み（Ｗｒｉｔｅ）を行い、２ステージのシーケンスで実現していた。また、従来方式の不揮発性メモリの消去（“１”ｐｒｏｇｒａｍ）は、消去（Ｅｒａｓｅ）を行った後、書き込み阻止（Ｗｒｉｔｅ−ｉｎｈｉｂｉｔ）を行い（消去して書かない）、２ステージのシーケンスで実現していた。しかし、この方法では、図８に示すように消去（“１”ｐｒｏｇｒａｍ）が連続した場合、閾値電圧が徐々に下がり過消去の問題が発生する。
【００３８】
図９は、過消去の問題を回避するために消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を追加した不揮発性メモリの書き込み（“０”プログラム）及び消去（“１”プログラム）のシーケンスを示す図、図１０は、連続消去（連続“１”プログラム）の印加電圧パルスを示す図である。
【００３９】
図９及び図１０に示すように、消去（Ｅｒａｓｅ）の前に書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を追加することにより、連続消去による過消去の問題が回避される。すなわち、書き込み（“０”ｐｒｏｇｒａｍ）は、書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を行った後、消去（Ｅｒａｓｅ）を行い、その後、書き込み（Ｗｒｉｔｅ）を行い、３ステージのシーケンスで実現する。また、消去（“１”ｐｒｏｇｒａｍ）は、書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を行った後、消去（Ｅｒａｓｅ）を行い、その後、書き込み阻止（Ｗｒｉｔｅ−ｉｎｈｉｂｉｔ）を行い（消去して書かない）、３ステージのシーケンスで実現する。したがって、図１０に示すように消去（“１”ｐｒｏｇｒａｍ）が連続した場合であっても、消去（Ｅｒａｓｅ）の前に書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を行うため、閾値電圧は所定の電圧よりも下がることがないので過消去の問題が解消される。これはＰｒｅ−Ｗｒｉｔｅを行う直前のトンネル酸化膜１０４にかかる電圧強度に応じてシリコン窒化膜１０３に注入される電子の量が制限されるからである。この場合の電圧印加は、例えば、書き込み（Ｗｒｉｔｅ）が電圧１２Ｖ，時間１ｍｓ、書き込み（Ｐｒｅ−Ｗｒｉｔｅ）が電圧１２Ｖ，時間０．１ｍｓ、消去（Ｅｒａｓｅ）が電圧−１０Ｖ，時間１ｍｓである。
【００４０】
図１１は、連続消去による閾値電圧Ｖｔｈの変動（Ｐｒｅ−Ｗｒｉｔｅ有無の比較）を示す図である。図１１において、縦軸は閾値電圧Ｖｔｈを示す、横軸は消去（Ｅｒａｓｅ）回数を示す。波形１１０１は消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）が無い場合、波形１１０２は消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）が有る場合を示す。図１１に示すように、図７及び図８に示した消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）が無い従来方式の場合は（１１０１）、消去（Ｅｒａｓｅ）が連続すると、閾値電圧Ｖｔｈが徐々に下がっていく。しかし、図９及び図１０に示した消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）が有る場合は（１１０２）、消去（Ｅｒａｓｅ）が連続しても、閾値電圧Ｖｔｈが所定の電圧以下には下がらない。
【００４１】
以上のように、消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を追加することにより、不揮発性メモリの連続消去（連続“１”プログラム）の過消去の問題を回避することができるが、書き込み・消去の総合時間（総プログラム時間）は増加してしまう。
【００４２】
そこで、本実施の形態では、消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を行わずに、消去後の弱い書き込みを行う。
【００４３】
図１２は、過消去の問題を回避するために消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行う不揮発性メモリの書き込み（“０”プログラム）及び消去（“１”プログラム）のシーケンスを示す図、図１３は、連続消去（連続“１”プログラム）の印加電圧パルスを示す図である。
【００４４】
図１２及び図１３に示すように、消去時（“１”ｐｒｏｇｒａｍ）に、消去（Ｅｒａｓｅ）後に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行うことにより、連続消去による過消去の問題が回避される。すなわち、書き込み（“０”ｐｒｏｇｒａｍ）は、消去（Ｅｒａｓｅ）を行った後、書き込み（Ｗｒｉｔｅ）を行い、２ステージのシーケンスで実現する。また、消去（“１”ｐｒｏｇｒａｍ）は、消去（Ｅｒａｓｅ）を行った後、弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行い、２ステージのシーケンスで実現する。
【００４５】
具体的な制御としては、ワード線に接続される複数のメモリセル全てに対して消去（“１”ｐｒｏｇｒａｍ）を行う場合は弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）としてワード線に書き込み（Ｗｒｉｔｅ）を行う場合より低い電圧を印加し、または書き込み（Ｗｒｉｔｅ）を行う場合と同程度の電圧で書き込みを行う場合より短時間印加することで行うことが出来る。またはワード線には書き込みを行う場合と同じ電圧を同じ時間印加し、その印加期間中に書き込み阻止（Ｗｒｉｔｅ−ｉｎｈｉｂｉｔ）を行わない期間と書き込み阻止を行う期間とを設けるようにしてもよい。
【００４６】
またワード線に接続される複数のメモリセルのうち一部のメモリセルに対しては書き込み（Ｗｒｉｔｅ）を行い、残りのメモリセルには書き込み（Ｗｒｉｔｅ）を行わない制御を行う場合、ワード線に書き込みを行う電圧を印加している期間中において、書き込みを行わない残りのメモリセルに対して書き込み阻止（Ｗｒｉｔｅ−ｉｎｈｉｂｉｔ）を行わない期間と書き込み阻止を行う期間とを設けるようにすればよい。書き込み阻止を行わない期間には書き込みを行わない残りのメモリセルのシリコン窒化膜１０３にも電子が注入されるが、書き込み阻止を行う期間を含むことで、書き込みを行うメモリセルのシリコン窒化膜１０３に注入される電子の量よりも少ない電子が注入されることになるため、弱い書き込みを実現することができる。
【００４７】
したがって、図１３に示すように消去（“１”ｐｒｏｇｒａｍ）が連続した場合であっても、消去（Ｅｒａｓｅ）の後に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行うため、閾値電圧が下がることがないので過消去の問題が解消される。また、２ステージのシーケンスで実現しているため、書き込み・消去の総合時間は、従来の方式と同じである。なお、閾値電圧が下がらない理由は前述のとおりである。この場合の電圧印加は、例えば、書き込み（Ｗｒｉｔｅ）が電圧１２Ｖ，時間１ｍｓ、弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）が電圧４〜６Ｖ，時間０．１ｍｓ、消去（Ｅｒａｓｅ）が電圧−１０Ｖ，時間１ｍｓである。
【００４８】
図１４は、連続消去による閾値電圧Ｖｔｈの変動（Ｐｒｅ−Ｗｒｉｔｅ有り／無し、Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ有りの比較）を示す図である。図１４において、縦軸は閾値電圧Ｖｔｈを示す、横軸は消去（Ｅｒａｓｅ）回数を示す。波形１４０１は消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）も消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）も無い場合、波形１４０２は消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）が有る場合、波形１４０３は消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）が有る場合を示す。図１４に示すように、図７及び図８に示した従来方式の場合は（１４０１）、消去（Ｅｒａｓｅ）が連続すると、閾値電圧Ｖｔｈが徐々に下がっていく。しかし、本実施の形態による不揮発性半導体メモリの場合は（１４０３）、消去（“１”ｐｒｏｇｒａｍ）時に、消去（Ｅｒａｓｅ）後に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行うため、消去（Ｅｒａｓｅ）が連続しても、閾値電圧Ｖｔｈが下がり続けることがなく、一定の値を保っている。
【００４９】
したがって、本実施の形態による消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）方式の不揮発性半導体メモリによれば、総書き込み・消去時間（プログラム時間）が従来方式と同じまま、連続消去時の閾値電圧の低下を抑制することができる。
【００５０】
よって、本実施の形態の不揮発性半導体メモリによれば、以下の作用・効果が得られる。ＭＯＮＯＳ型メモリセルの場合、消去側は正孔をＯＮＯ膜（酸化膜−窒化膜−酸化膜）中に蓄積し、データ保持を行い、放置によりこの正孔が離脱する事により閾値電圧が変動する。この正孔の離脱を遅くすれば、データ保持特性が改善する。消去の後にしきい値電圧が過度に上昇しない程度に弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行い、電子を蓄積させると、この電子によるクーロン引力で正孔の離脱が遅くなり、データ保持特性が改善する。また、シリコン窒化膜の電子のクーロン反発力により、基板中にある電子がシリコン窒化膜内に入ってきて正孔と再結合するのが阻止され、データ保持特性が改善する。
【００５１】
また、この消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）により、消去を連続して行っても、閾値電圧の変動が、消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）無しでも抑えられる。
【００５２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５３】
本発明は、半導体メモリ、特に不揮発性メモリに有効であり、とりわけＭＯＮＯＳ型不揮発性メモリ、ＭＯＮＯＳ型不揮発性メモリ搭載のマイクロコンピュータ等に効果的である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態による不揮発性半導体メモリにおけるＭＯＮＯＳ型メモリセルの概略構成を示す断面図である。
【図２】ＭＯＮＯＳ型メモリセルのエネルギーバンド図である。
【図３】本発明の一実施の形態による不揮発性半導体メモリにおけるＭＯＮＯＳ型メモリセルへの書き込み状態及び消去状態のドレイン電流特性を示す図である。
【図４】消去後に弱い書き込みを行った場合と、消去のみの場合とのメモリセルの閾値電圧の変化を示す図である。
【図５】（ａ），（ｂ）はＭＯＮＯＳ型メモリセルのシリコン窒化膜中における電荷分布とトラップ密度を示す図であり、（ａ）は電荷が電子の場合（書き込み後）、（ｂ）は電荷が正孔の場合（消去後）を示す。
【図６】（ａ）は、従来の消去のみの場合（消去後の弱い書き込み無し）のＭＯＮＯＳ型メモリセルのシリコン窒化膜中における電荷の分布モデルを示す図、（ｂ）は、本発明の一実施の形態における消去後の弱い書き込み有りの場合のＭＯＮＯＳ型メモリセルのシリコン窒化膜中における電荷の分布モデルを示す図である。
【図７】従来方式による不揮発性メモリの書き込み（“０”プログラム）及び消去（“１”プログラム）のシーケンスを示す図である。
【図８】従来方式による不揮発性メモリの連続消去（連続“１”プログラム）の印加電圧パルスを示す図である。
【図９】過消去の問題を回避するために消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を追加した不揮発性メモリの書き込み（“０”プログラム）及び消去（“１”プログラム）のシーケンスを示す図である。
【図１０】過消去の問題を回避するために消去前の書き込み（Ｐｒｅ−Ｗｒｉｔｅ）を追加した不揮発性メモリの連続消去（連続“１”プログラム）の印加電圧パルスを示す図である。
【図１１】不揮発性メモリの連続消去による閾値電圧Ｖｔｈの変動（Ｐｒｅ−Ｗｒｉｔｅ有無の比較）を示す図である。
【図１２】本発明の一実施の形態において、過消去の問題を回避するために消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行う不揮発性メモリの書き込み（“０”プログラム）及び消去（“１”プログラム）のシーケンスを示す図である。
【図１３】本発明の一実施の形態において、過消去の問題を回避するために消去後の弱い書き込み（Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ）を行う不揮発性メモリの連続消去（連続“１”プログラム）の印加電圧パルスを示す図である。
【図１４】不揮発性メモリの連続消去による閾値電圧Ｖｔｈの変動（Ｐｒｅ−Ｗｒｉｔｅ有り／無し、Ｐｏｓｔ−Ｗｅａｋ−Ｗｒｉｔｅ有りの比較）を示す図である。
【符号の説明】
【００５５】
１０１  ゲート
１０２  トップ酸化膜（Ｔｏｐ−ＳｉＯ２）
１０３  シリコン窒化膜（Ｔｒａｐｐｉｎｇ−Ｓｉ３Ｎ４）
１０４  トンネル酸化膜（Ｔｕｎｎｅｌ−ＳｉＯ２）
１０５  ｎ型拡散層
１０６  チャネル形成領域
１０７  ｐウェル  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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