(57)【要約】      （修正有）【課題】総板厚が薄い半導体装置及びその製造方法を提供する。【解決手段】上面に複数の外部接続用電極５を有する半導体構成体４と、前記半導体構成体を支える支持体１と、前記半導体構成体の側方に設けられた絶縁層１２，１６とを有し、且つ前記半導体構成体の外部接続用電極上及び前記側方に設けられた絶縁層上に少なくとも１層以上の再配線層１８が設けられた半導体装置Ｐ１であって、前記半導体構成体の側方に導体層２，１１，１５を備えていると共に、前記支持体と前記導体層の間に貫通めっきスルーホール２０を備えていることを特徴とする半導体装置。【選択図】図１
2008047753.tif 000002
【特許請求の範囲】
【請求項１】
上面に複数の外部接続用電極を有する半導体構成体と、前記半導体構成体を支える支持体と、前記半導体構成体の側方に設けられた絶縁層とを有し、且つ前記半導体構成体の外部接続用電極上及び前記側方に設けられた絶縁層上に少なくとも１層以上の再配線層が設けられた半導体装置であって、前記半導体構成体の側方に導体層を備えていると共に、前記支持体と前記導体層の間に貫通めっきスルーホールを備えていることを特徴とする半導体装置。
【請求項２】
前記導体層の少なくとも一部が金属箔であることを特徴とする請求項１記載の半導体装置。
【請求項３】
支持体の上面に、複数の外部接続用電極を有する半導体構成体を配置する工程と、前記半導体構成体の側方に第一の絶縁層とキャリアを備えた第一の導体層を配置し積層する工程と、前記積層工程後前記キャリアを剥離する工程と、前記剥離工程後前記半導体構成体の側方に第二の絶縁層と第二の導体層を配置し積層する工程と、前記支持体と前記第一の導体層と前記第二の導体層の間にスルーホールを設ける工程と、前記スルーホールを設ける工程の後にめっき層を設ける工程と、前記半導体構成体の外部接続用電極上と前記側方に配置された第一の絶縁層上及び／又は第二の絶縁層上に再配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第一の導体層と前記第二の導体層が、予め窓抜きされていることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第二の導体層が、金属箔であることを特徴とする請求項３又は４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にウエハーレベルＣＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）を有機基板に内蔵し、しかも薄型化した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、電子機器の軽薄短小化が進み、機器に搭載されるウエハーレベルＣＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｃｈｉｐ  ｓｉｚｅ  ｐａｃｋａｇｅ）と呼ばれる半導体装置が使用されている。このウエハーレベルＣＳＰは、一般に複数の外部接続用の接続パッドが形成されたベアの半導体装置の上面に封止材を設け、次いで、当該封止材の各接続パッドに対応する部分に開口部を形成し、次いで、当該開口部を介して各接続パッドに接続される再配線を形成し、次いで、各再配線の他の接続部に柱状の外部接続用電極を形成すると共に、絶縁樹脂で封止後、研磨にて外部接続用電極が露出するまで研磨し、次いで、露出した外部接続用電極にはんだを形成することによって製造されている（例えば、特許文献１参照）。
【０００３】
しかしながら、通常ウエハーレベルＣＳＰは、ベアチップの半導体装置の上面に外部接続用電極をマトリクス状に配列するため、外部接続用電極数の多い半導体装置では外部接続用電極サイズ及びピッチが極端に小さくなってしまう結果、マザーボードとの接続が困難になる問題があった。すなわち、外部接続用電極のピッチが小さくなればマザーボードとの位置合わせが困難であるばかりでなく接合強度が不足し、ボンディング時に電極間の短絡が発生する。また、シリコンからなる半導体装置とマザーボードでは線膨張係数の差に起因して発生する応力により外部接続用電極が断線してしまう問題が発生する。
【０００４】
さらに、シリコンからなる半導体装置のマトリクス状の配線を狭ピッチにすることは可能だが、マザーボードと精度よく接続する関係からこれ以上半導体装置を小さくできないという問題も発生していた。
【０００５】
そこで、図１０に示すような、シリコンからなる半導体装置を小さくして、マトリクス状の狭ピッチ配線を形成し、外部接続用電極を形成し、絶縁樹脂で封止し、個片化した半導体構成体を有機基板に埋め込み再配線することでマザーボードに精度よく実装できる配線ピッチが可能となる半導体装置が提案されている（例えば、特許文献２参照）。
【０００６】
ここで、図１０に示したような従来の半導体装置の製造工程例を、図１１〜図１６を用いて説明する。
【０００７】
まず、図１１（ａ）に示すように、支持体（絶縁層）１０１の上下両面に導体層１０２を備えた基板Ｐ１０２を用意する。
【０００８】
次に、図１１（ｂ）に示すように、前記基板Ｐ１０２の上下両面にエッチングレジスト１０３ａを形成後、導体層１０２の回路形成を行い、図１１（ｃ）に示すような構造体を得る。
【０００９】
次に、図１２（ｄ）に示すように、前記エッチングレジスト１０３ａを剥離し、基板Ｐ１０３を得る。
【００１０】
次に、図１２（ｅ）に示すように、前記基板Ｐ１０３に、接着層１０８を介して半導体構成体１０４を搭載し、図１２（ｆ）に示すような構造体Ｐ１０４を得る。ここで、前記半導体構成体１０４は、シリコン１０７の上面に複数の外部接続用電極１０５を備えていると共に、前記外部接続用電極１０５の側面に封止材１０６が形成されている。
【００１１】
次に、図１３（ｇ）に示すように、前記構造体Ｐ１０４に、パンチングプレス機を用いて前記半導体構成体１０４にはめ込むための窓抜きをした絶縁埋め込み材１１２をレイアップし、真空積層プレス機を用いて積層プレスを行い、図１３（ｈ）に示すような構造体Ｐ１０５を得る。
【００１２】
次に、前記積層プレスによって半導体構成体１０４上にもフローした絶縁埋め込み材１１２を研磨機にて表面研磨し、図１３（ｋ）に示すような構造体Ｐ１０６を得る。
【００１３】
次に、図１４（ｍ）に示すように、表裏にビルドアップ材１１７、銅箔１１８をレイアップし、真空積層プレス機を用いて積層プレスを行い、図１４（ｎ）に示すような構造体Ｐ１０７を得る。
【００１４】
次に、スルーホール及び層間接続ビアの穴明け加工を施し、図１４（ｑ）に示すような構造体Ｐ１０８を得る。
【００１５】
次に、図１５（ｒ）に示すように、前記構造体図Ｐ１０８にめっき層１１８ａを形成した後、図１５（ｓ）に示すように、上下両面にエッチングレジスト１０３ｂの形成し、図１５（ｔ）に示すように、回路形成を行う。
【００１６】
次に、図１６（ｕ）に示すように、前記エッチングレジスト１０３ｂを剥離し、構造体Ｐ１１０を得る。
【００１７】
次に、再配線層１１９とソルダーレジスト１０３ｃを形成し、図１６（ｖ）に示すような半導体構成体Ｐ１１１を得る。
【００１８】
しかしながら、前記半導体装置Ｐ１１１は、予めあけられた各基材外周の穴を、基準となるピンに入れてレイアップ及び積層する、所謂ピンラミを用いた製造方法であり、基材同士の合せ位置精度に限界があった。
【００１９】
また、半導体構成体の上層に複数層の絶縁層を重ね、再配線を繰り返すとどうしても総板厚が厚くなるため、特に、携帯電話機器などのモバイル製品に適用しようとしても、厚み制限で採用されないという問題もあった。
【００２０】
一方、シリコンからなる半導体装置と側方に形成される絶縁層の線膨張係数の差を緩和するためにはどうしても外部接続用電極の高さを５０μｍ以下にすることができず、しかも、シリコンを薄くするには時間がかかる上、ウエハーの反りやウエハーへのマイクロクラックが発生し易いため、ウエハーレベルＣＳＰを薄く加工することは困難なのが実状であった。
【特許文献１】特開２００１−１６８１２８号公報
【特許文献２】特開２００４−２２１４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、上記の問題と実状に鑑みてなされたもので、総板厚が薄い半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００２２】
請求項１に係る本発明は、上面に複数の外部接続用電極を有する半導体構成体と、前記半導体構成体を支える支持体と、前記半導体構成体の側方に設けられた絶縁層とを有し、且つ前記半導体構成体の外部接続用電極上及び前記側方に設けられた絶縁層上に少なくとも１層以上の再配線層が設けられた半導体装置であって、前記半導体構成体の側方に導体層を備えていると共に、前記支持体と前記導体層の間に貫通めっきスルーホールを備えていることを特徴とする半導体装置により上記課題を解決したものである。
【００２３】
これにより、半導体構成体の側方に導体層が設けられているため、総板厚を増加させることなく内層の導体層を増加させることができる。また、前記増加させた導体層を貫通めっきスルーホールで接続するため、層間ビア接続のように、レーザ加工装置の加工条件の範囲、即ち加工限界にとらわれることなく、半導体構成体の側方の各層の厚み及び層構成を自在に設定することができる。従って、総板厚が薄い半導体装置が得られる。
【００２４】
また、請求項２に係る本発明は、前記導体層の少なくとも一部が金属箔であることを特徴とする。
【００２５】
これにより、無電解めっきを施す前に必要な被めっき面の粗化工程が不要となり、粗化条件が異なるものの同時粗化による半導体構成体表面の平滑性損失を回避できる。
【００２６】
また、請求項３に係る本発明は、支持体の上面に、複数の外部接続用電極を有する半導体構成体を配置する工程と、前記半導体構成体の側方に第一の絶縁層とキャリアを備えた第一の導体層を配置し積層する工程と、前記積層工程後前記キャリアを剥離する工程と、前記剥離工程後前記半導体構成体の側方に第二の絶縁層と第二の導体層を配置し積層する工程と、前記支持体と前記第一の導体層と前記第二の導体層の間にスルーホールを設ける工程と、前記スルーホールを設ける工程の後にめっき層を設ける工程と、前記半導体構成体の外部接続用電極上と前記側方に配置された第一の絶縁層上及び／又は第二の絶縁層上に再配線層を形成する工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
【００２７】
これにより、積層プレスによって半導体構成体上にもフローした絶縁埋め込み材を研磨機にて表面研磨する際に発生する反りが、キャリアを剥離することで緩和される。また、レーザ加工装置の加工条件の範囲、即ち加工限界にとらわれることなく、半導体構成体の側方の各層の厚み及び層構成を自在に設定することができる。従って、基材同士の合せ位置精度が高く、総板厚が薄い半導体装置が得られる。
【００２８】
また、請求項４に係る本発明は、前記第一の導体層と前記第二の導体層が、予め窓抜きされていることを特徴とする。
【００２９】
これにより、半導体構成体とその直上層に積層される基材との密着性不具合を回避できる。
【００３０】
また、請求項５に係る本発明は、前記第二の導体層が、金属箔であることを特徴とする。
【００３１】
これにより、粗化条件が異なるものの同時粗化による半導体構成体表面の平滑性損失を回避しつつ、前記スルーホールに接する導体全てとの電気的接合が可能となる。
【発明の効果】
【００３２】
本発明により、総板厚が薄い半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３３】
本発明の請求項１〜２に係る実施の形態を図１を用いて説明する。
【００３４】
図１において、Ｐ１は半導体装置で、支持体１と、前記支持体１の上面に接着層８を介して設けられた半導体構成体４と、支持体１の上下両面に設けられた導体層２と、前記半導体構成体４の側方、且つ支持体１の上方に設けられた絶縁層１２及び導体層１１と、前記半導体構成体４の側方、且つ絶縁層１２の上方に設けられた絶縁層１６及び導体層１５と、前記支持体１と前記導体層１５の間に設けられた貫通めっきスルーホール２０と、前記半導体構成体４の外部接続用電極５の上方及び前記側方に設けられた絶縁層１６の上方に、ビルドアップ材１７を介して設けられた再配線層１８と、ソルダーレジスト１９とから構成されている。因に、半導体構成体４は、シリコン７と、当該シリコン７の上面に設けられた複数の外部接続用電極５と、当該外部接続用電極５間に設けられた封止材６とから構成されている。
【００３５】
前記半導体装置Ｐ１は、半導体構成体４の側方に導体層１１及び導体層１５が設けられているため、総板厚を増加させることなく内層の導体層を増加させることができる。また、支持体１と導体層１５の間に貫通めっきスルーホール２０を設けているため、層間ビア接続のように、レーザ加工装置の加工条件の範囲、即ち加工限界にとらわれることなく、半導体構成体の側方の各層の厚み及び層構成を自在に設定することができる。従って、総板厚が薄い半導体装置が得られる。
【００３６】
次に、本発明の請求項３〜５に係る実施の形態を図２〜図９を用いて説明する。
【００３７】
まず、図２（ａ）に示すように、支持体（絶縁層）１の上下両面に導体層２を備えた基板Ｐ２を用意する。尚、前記基板Ｐ２は、多層基板でも構わない。
【００３８】
次に、図２（ｂ）に示すように、前記基板Ｐ２の上下両面のエッチングをしない箇所をエッチングレジスト３ａで覆う。尚、前記エッチングレジスト３ａは、ドライフィルム又はインキでも構わない。
【００３９】
次に、図２（ｃ）に示すように、導体層２を回路形成し、その後、エッチングレジスト３ａを剥離して、図３（ｄ）に示すような基板Ｐ３を得る。
【００４０】
次に、図３（ｅ）に示すように、前記基板Ｐ３に、接着層８を介して半導体構成体４を搭載し、図３（ｆ）に示すような構造体Ｐ４を得る。尚、半導体構成体４は、前記と同様シリコン７の上面に複数の外部接続用電極５を備えていると共に、前記外部接続用電極５間に封止材６を備えている。
【００４１】
次に、図４（ｇ）に示すように、銅箔１１にキャリア１０を備えたキャリア付き銅箔９と絶縁層（絶縁埋め込み材）１２をパンチングプレス機等を用いてパンチングし、前記半導体構成体４にはめ込む窓抜きをした後、前記構造体Ｐ４にレイアップし、真空積層プレス機等を用いて積層プレスを行い、図４（ｈ）に示すような構造体Ｐ５を得る。
【００４２】
次に、前記キャリア１０を剥離し、図４（ｋ）に示すような構造体Ｐ６を得る。
【００４３】
次に、図５（ｍ）に示すように、前記構造体Ｐ６のエッチングをしない箇所をエッチングレジスト３ｂで覆った後、図５（ｎ）に示すように、露出している箇所のエッチングを行う。
【００４４】
次に、前記エッチングレジスト３ｂを剥離し、図５（ｑ）に示すような構造体Ｐ７を得る。
【００４５】
次に、図６（ｒ）に示すように、銅箔１５及び絶縁層（絶縁埋め込み材）１６をパンチングプレス機等を用いて必要な大きさの窓抜きをした後、前記構造体Ｐ７にレイアップし、真空積層プレス機等を用いて積層プレスを行い、図６（ｓ）に示すような構造体Ｐ８を得る。
【００４６】
次に、ＮＣドリル装置やレーザにより表裏接続用のスルーホールを形成し、図６（ｔ）に示すような構造体Ｐ９を得る。
【００４７】
次に、図７（ｕ）に示すように、前記構造体Ｐ９のめっきしない箇所を覆うようにめっきレジスト３ｃを設け、図７（ｖ）に示すように、めっき層１５ａを形成した後、めっきレジスト３ｃを剥離し、図７（ｗ）に示すような貫通めっきスルーホール２０を備えた構造体Ｐ１０を得る。
【００４８】
次に、図８（ｘ）に示すように、前記構造体Ｐ１０のエッチングしない箇所を覆うようにエッチングレジスト３ｄを設け、図８（ｙ）に示すように、回路形成を実施後、エッチングレジスト３ｄを剥離し、図８（ｚ）に示すような構造体Ｐ１１を得る。
【００４９】
次に、表裏にビルドアップ材１７を設け、図９（ＡＡ）に示すような構造体Ｐ１２を得る。
【００５０】
次に、通常の基板と同様に層間接続ビア形成、再配線層１８形成、ソルダーレジスト１９の形成の各工程を経て、図９（ＢＢ）に示すような半導体装置Ｐ１３を得る。
【００５１】
尚、本発明を説明するに当たって、上記２つの実施の形態を例として説明したが、本発明の構成はこれらの限りでなく、また、これらの例により何ら制限されるものではなく、本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の半導体装置例を示す概略断面説明図。
【図２】本発明の半導体装置の製造方法例を示す概略断面工程説明図。
【図３】図２に続く概略断面工程説明図。
【図４】図３に続く概略断面工程説明図。
【図５】図４に続く概略断面工程説明図。
【図６】図５に続く概略断面工程説明図。
【図７】図６に続く概略断面工程説明図。
【図８】図７に続く概略断面工程説明図。
【図９】図８に続く概略断面工程説明図。
【図１０】従来の半導体装置例を示す概略断面説明図。
【図１１】従来の半導体装置の製造方法例を示す概略断面工程説明図。
【図１２】図１１に続く概略断面工程説明図。
【図１３】図１２に続く概略断面工程説明図。
【図１４】図１３に続く概略断面工程説明図。
【図１５】図１４に続く概略断面工程説明図。
【図１６】図１５に続く概略断面工程説明図。
【符号の説明】
【００５３】
１，１０１：支持体（絶縁層）
２，１０２：導体層
３ａ，３ｂ，３ｄ，１０３ａ，１０３ｂ：エッチングレジスト
３ｃ：めっきレジスト
４，１０４：半導体構成体
５，１０５：外部接続用電極
６，１０６：封止材
７，１０７：シリコン
８，１０８：接着層
９：キャリア付き銅箔
１０：キャリア
１１，１５，１１８：銅箔
１２，１６，１１２：絶縁層（絶縁埋め込み材）
１５ａ：めっき層
１７，１１７：ビルドアップ材
１８，１１９：再配線層
１９，１０３ｃ：ソルダーレジスト
２０：貫通めっきスルーホール
Ｐ２，Ｐ３，Ｐ１０２，Ｐ１０３：基板
Ｐ４〜Ｐ１２，Ｐ１０４〜Ｐ１１０：構造体
Ｐ１，Ｐ１３，Ｐ１０１，Ｐ１１１：半導体装置
【図１】
2008047753.tif 000003
【図２】
2008047753.tif 000004
【図３】
2008047753.tif 000005
【図４】
2008047753.tif 000006
【図５】
2008047753.tif 000007
【図６】
2008047753.tif 000008
【図７】
2008047753.tif 000009
【図８】
2008047753.tif 000010
【図９】
2008047753.tif 000011
【図１０】
2008047753.tif 000012
【図１１】
2008047753.tif 000013
【図１２】
2008047753.tif 000014
【図１３】
2008047753.tif 000015
【図１４】
2008047753.tif 000016
【図１５】
2008047753.tif 000017
【図１６】
2008047753.tif 000018