(57)【要約】【課題】  簡易に、かつ、柔軟に様々なデジタル信号処理の内容を変更することができる新たなデジタル信号処理装置を提供する。【解決手段】  不揮発性の書換え可能な外部記憶回路１７０に書き込まれたパラメータ値データを、ロード回路１８０による制御のもとで、内部記憶回路１３０へロードする。この後、演算処理回路１２０が、必要に応じて、内部記憶回路１３０に記憶されたパラメータ値を参照することにより、実行するプログラムモジュールの種類や、利用すべき定数値を決定しつつ、プログラムを実行する。かかるプログラムの実行により、デジタル入力信号ＤＩＮに対してデジタル処理が施される。【選択図】  図１
2008191708.tif 000002
【特許請求の範囲】
【請求項１】
処理対象のデジタル入力信号を、内蔵されたプログラムを実行することにより処理する演算処理手段と；
前記プログラムが利用し、それぞれが固有のビット幅を有する複数のパラメータの値が記憶される書換え可能なパラメータ記憶手段と；
前記複数のパラメータの中から前記プログラムにより指定されたパラメータの値である指定パラメータの値を前記パラメータ記憶手段から読み取るパラメータ値読取手段と；
を備えることを特徴とするデジタル信号処理装置。
【請求項２】
前記パラメータ記憶手段にロードされるデータが記憶される不揮発性の書換え可能なロードデータ記憶手段と；
前記ロードデータ記憶手段に記憶されたデータを前記パラメータ記憶手段にロードするデータロード手段と；
を更に備えることを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
前記パラメータ記憶手段では、各アドレスに記憶されるデータ幅が１ビットである、ことを特徴とする請求項１又は２に記載のデジタル信号処理装置。
【請求項４】
前記パラメータ値読取手段は、
前記プログラムによるパラメータの値の指定に際して指定された前記パラメータ記憶手段における先頭アドレスに従って、前記先頭アドレスから前記複数のパラメータのそれぞれのビット幅における最大ビット幅分のアドレスまでのデータを読み出すアドレス選択手段と；
前記プログラムによるパラメータの値の指定に際して、前記先頭アドレスとともに指定されたビット幅分を、前記アドレス選択手段による読み出し結果から選択するビット選択手段と；
を備えることを特徴とする請求項３に記載のデジタル信号処理装置。
【請求項５】
前記デジタル信号処理回路が演算処理に利用する複数の定数データがグループ分けして記憶された定数記憶手段と；
前記複数の定数データの中から前記プログラムにより指定された定数データが属するグループの前記定数記憶手段における先頭アドレスと、前記プログラムにより指定された定数データが属するグループの前記定数記憶手段におけるオフセットアドレスパラメータの値が前記指定パラメータとして指定された結果、前記パラメータ値読取手段により前記パラメータ記憶手段から読み出された前記指定パラメータとの和を算出し、前記定数記憶手段へ向けて出力する加算手段と；
を更に備えることを特徴とする請求項１〜４のいずれか一項に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に関する。
【背景技術】
【０００２】
従来から、デジタル信号処理装置が様々な分野で用いられている。例えば、近年のラジオ受信装置では、利用者が指定した放送局の電波をアンテナで受信し、チューナ部において所定の中間周波数を有する中間周波信号に変換した後、当該中間周波信号をアナログデジタル変換（以下、「ＡＤ変換」とも記す）する機種が数多く登場している。
【０００３】
かかる中間周波信号のＡＤ変換を行うラジオ受信装置では、当該ＡＤ変換の結果として得られるデジタル信号を使用して、検波処理及び復調処理をデジタル信号処理として実行するようになっている。なお、こうしたデジタル信号処理に際しては、デジタル信号処理装置を用いる方式が、一般的に採用されている（特許文献１等参照）。
【０００４】
こうしたデジタル信号処理装置では、プログラムを実行して、入力デジタル信号の処理を行うことにより、以前には様々なアナログ処理回路を組み合わせて行われていたアナログ信号処理と同等以上の処理を実現している。かかるデジタル信号処理装置では、プログラムは内蔵のプログラムメモリに記憶される。
【０００５】
かかるデジタル信号処理装置では、プログラムにおける命令の実行順序を変更する等のために、プログラムを書き換えることにより、目的とするデジタル信号処理の内容を変更することができる。このため、デジタル信号処理装置のハードウエア構成は、様々なデジタル信号処理に対して汎用的なものとすることができる。
【０００６】
【特許文献１】特開２００１−１５６６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、例えばラジオ受信装置等の特定の応用分野については、デジタル信号の処理順序の大枠は同一であり、減衰演算処理や乗算処理等の個別処理において使用される減衰率や乗数等の値のみを、機種ごとに変更することが必要である場合が多い。こうした場合においても、上述した従来のデジタル信号処理装置では、プログラムにおける命令の実行順序を変更する場合と同様に、大幅なプログラムメモリの内容の変更が必要であった。
【０００８】
このため、プログラムメモリの内容の大幅な変更を伴う場合よりも限定された範囲内ではあるが、プログラムメモリの内容の大幅な変更を行わなくとも、処理内容を簡易に変更することができるデジタル信号処理装置の技術が待望されている。かかる要請に応えることが、本発明が解決すべき課題の一つとして挙げられる。
【０００９】
本発明は、上記の事情を鑑みてなされたものであり、簡易に、かつ、柔軟に様々なデジタル信号処理の内容を変更することができる新たなデジタル信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、処理対象のデジタル入力信号を、内蔵されたプログラムを実行することにより処理する演算処理手段と；前記プログラムが利用し、それぞれが固有のビット幅を有する複数のパラメータの値が記憶される書換え可能なパラメータ記憶手段と；前記複数のパラメータの中から前記プログラムにより指定されたパラメータの値である指定パラメータの値を前記パラメータ記憶手段から読み取るパラメータ値読取手段と；を備えることを特徴とするデジタル信号処理装置である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態を、図１〜図１１を参照して説明する。なお、以下の説明及び図面においては、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
【００１２】
図１には、一実施形態に係るデジタル信号処理装置１００の概略的な構成がブロック図にて示されている。この図１に示されるように、デジタル信号処理装置１００は、デジタル処理回路１１０と、ロードデータ記憶手段としての外部記憶回路１７０と、データロード手段としてのロード回路１８０とを備えている。
【００１３】
デジタル処理回路１１０は、入力端子１９１ａから入力したデジタル入力信号ＤＩＮに対してデジタル処理を施す。デジタル処理回路１１０による処理結果は、デジタル出力信号ＤＯＳとして、出力端子１９２から出力される。なお、本実施形態においては、デジタル処理回路１１０は、１チップＩＣ（Integrated Circuit）として構成されている。
【００１４】
デジタル処理回路１１０は、演算処理手段としての演算処理回路１２０と、パラメータ記憶手段としての内部記憶回路１３０と、パラメータ値読取手段としての抽出回路１４０とを備えている。また、デジタル処理回路１１０は、加算手段としての加算回路１５０と、定数記憶手段としての定数ＲＯＭ（Read Only Memory）１６０とを備えている。
【００１５】
演算処理回路１２０は、必要に応じて、内部記憶回路１３０に記憶されたパラメータ値又は定数ＲＯＭ１６０に記憶された定数を参照しつつ、デジタル入力信号ＤＩＮに対してデジタル処理を施す。かかる機能を有する演算処理回路１２０は、プログラムメモリアレイ、プログラムカンタ、アドレスデコーダ、算出論理演算ユニット（ＡＬＵ）、アキュムレータ、等（いずれも不図示）を備えて構成される。そして、演算処理回路１２０は、当該プログラムアレイに記憶されたプログラムを、入力端子１９１ｅからの基本クロックＣＬＫに同期しつつ動作実行することにより、デジタル入力信号ＤＩＮに対してデジタル処理を施すようになっている。
【００１６】
なお、本実施形態では、演算処理回路１２０は、ロード回路１８０からの処理開始信号ＰＳＣが「Ｌ」レベルから「Ｈ」レベルへ立ち上がると、プログラムアレイのアドレス「０」からプログラムの実行を開始し、処理開始信号ＰＳＣが「Ｈ」レベルの期間にわたって、当該プログラムの実行を行うようになっている。
【００１７】
内部記憶回路１３０は、外部記憶回路１７０からロードされたパラメータ値を記憶する。この内部記憶回路１３０は、１アドレスあたり１ビットが記憶されるようになっている。本実施形態における内部記憶回路１３０は、図２に示されるように、内部記憶アドレス「０」〜「Ｍ」に対応する（Ｍ＋１）個のＤ型フリップフロップからなる記憶単位回路１３１0〜１３０Mを備えている。かかるＤ型フリップフロップは、Ｔ（トリガ）入力端子で受けた信号が「Ｌ」レベルから「Ｈ」レベルへ立ち上がった時点におけるＤ入力端子で受信している信号のデジタル値を保持し、Ｑ出力端子から出力する。
【００１８】
内部記憶回路１３０では、外部記憶回路１７０から送られてきた１ビット幅の外部記憶読出データＥＲＤを記憶単位回路１３１0のＤ入力端子で受ける。また、記憶単位回路１３１0〜１３１M-1のＱ出力端子が、記憶単位回路１３１1〜１３１MのＤ入力端子に接続される。さらに、ロード回路１８０からの内部記憶書込信号ＩＷＣを記憶単位回路１３１0〜１３１MのＴ入力端子で受ける。すなわち、本実施形態では、内部記憶回路１３０は、いわゆるシリアルＩＮ・パラレルＯＵＴのシフトレジスタとして構成されている。
【００１９】
以上のように構成された内部記憶回路１３０では、内部記憶書込信号ＩＷＣが「Ｌ」レベルから「Ｈ」レベルへ立ち上がると、当該立ち上がり時点における外部記憶読出データＥＲＤの値が記憶単位回路１３１0に記憶される。そして、当該立ち上がり時点の直前において記憶単位回路１３１0〜１３１M−１に記憶されていたデータ値が、記憶単位回路１３１1〜１３１Mに移動する。このため、内部記憶書込信号ＩＷＣが、（Ｍ＋１）回立ち上がると、内部記憶回路１３０に記憶されていた（Ｍ＋１）ビットのデータが全て書き換わる。
【００２０】
内部記憶回路１３０に記憶された（Ｍ＋１）ビットのデータは、記憶単位回路１３１0〜１３１MのＱ出力端子から出力信号ＩＤ0〜ＩＤMとして出力される。これらの出力信号ＩＤ0〜ＩＤMが、（Ｍ＋１）ビット幅の内部記憶データＩＲＤとして、抽出回路１４０へ向けて送られる。
【００２１】
内部記憶回路１３０には、様々なビット長のパラメータＡ，Ｂ，…の値が記憶される。なお、以下の説明においては、図３に示されるように、パラメータＡが２ビット長であり、そのビット構成が（ａ1，ａ0）であるものとする。また、パラメータＢが４ビット長であり、そのビット構成が（ｂ3，ｂ2，ｂ1，ｂ0）であるものとする。
【００２２】
ここで、パラメータＡは、演算処理回路１２０に内蔵されているプログラムの実行における特定の段階において、複数の実行候補モジュールがある場合に、いずれのモジュールを実行すべきかを指定するパラメータであるものとする。また、パラメータＡは、演算処理回路１２０に内蔵されているプログラムにより特定の処理を実行する際に参照する定数値として定数ＲＯＭ１６０内に複数の候補値が記憶されている場合に、いずれの値を参照するべきかを指定するパラメータであるものとする。
【００２３】
また、本実施形態では、外部記憶回路１７０から内部記憶回路１３０へのデータロードが終了した状態においては、図４に示されるように、記憶単位回路１３１0，１３１1にパラメータＡのビットａ0，ａ1が記憶されるようになっている。また、記憶単位回路１３１2〜１３１5にパラメータＢのビットｂ0〜ｂ3が記憶されるようになっている。なお、本実施形態では、内部記憶回路１３０に記憶されるパラメータの最大ビット長ＭＢＷが４ビットとなっている。
【００２４】
図１に戻り、抽出回路１４０は、演算処理回路１２０からの内部記憶データ抽出用の先頭アドレス指定ＳＡ１、及び、ビット幅指定ＢＷに従って、内部記憶データＩＲＤからのデータ抽出を行う。抽出回路１４０によるデータ抽出の結果は、パラメータデータＰＲＭとして、演算処理回路１２０及び加算回路１５０へ向けて出力される。
【００２５】
以上の機能を有する抽出回路１４０は、図５に示されるように、アドレス選択手段の一部としてのアドレス選択制御回路１４１と、アドレス選択手段の一部としてのアドレス選択回路ブロック１４２とを備えている。また、抽出回路１４０は、ビット選択手段の一部としてのビット選択制御回路１４３と、ビット選択手段の一部としてのビット選択回路ブロック１４４とを備えている。
【００２６】
アドレス選択制御回路１４１は、演算処理回路１２０からの先頭アドレス指定ＳＡ１を受ける。そして、アドレス選択制御回路１４１は、先頭アドレス指定ＳＡ１に従って、内部記憶回路１３０のアドレス「ＳＡ１」からアドレス「ＳＡ１＋ＭＢＷ−１」までのデータを選択するためのアドレス選択指定ＳＬＣを生成する。こうして生成されたアドレス選択指定ＳＬＣは、アドレス選択回路ブロック１４２へ送られる。
【００２７】
なお、先頭アドレス指定ＳＡ１は、ｍビット幅の信号となっている。ここで、値ｍは、２m≧Ｍ＋１となるように定められている。この結果、先頭アドレス指定ＳＡ１により、アドレス「０」〜「Ｍ」の任意のアドレスを特定できるようになっている。
【００２８】
かかる機能を有するアドレス選択制御回路１４１は、図６に示されるように、加算回路２１１と、加算回路２１２と、加算回路２１３とを備えている。ここで、加算回路２１１は、先頭アドレス指定ＳＡ１の値に「１」を加算し、加算結果をｍビット幅の個別アドレス選択指定ＳＣ1として出力する。また、加算回路２１２は、先頭アドレス指定ＳＡ１の値に「２」を加算し、加算結果をｍビット幅の個別アドレス選択指定ＳＣ2として出力する。また、加算回路２１３は、先頭アドレス指定ＳＡ１の値に「３」を加算し、加算結果をｍビット幅の個別アドレス選択指定ＳＣ3として出力する。なお、アドレス選択制御回路１４１は、先頭アドレス指定ＳＡ１の値をそのまま、ｍビット幅の個別アドレス選択指定ＳＣ0として出力する。こうして生成された個別アドレス選択指令信号ＳＣ0〜ＳＣ3が、４ｍビット幅のアドレス選択指令信号ＳＬＣとして、アドレス選択回路ブロック１４２へ向けて出力される。
【００２９】
図５に戻り、アドレス選択回路ブロック１４２は、内部記憶回路１３０からの内部記憶データＩＲＤを受ける。そして、アドレス選択回路ブロック１４２は、アドレス選択指定ＳＬＣにより指定された４アドレスに対応する４ビット（すなわち、内部記憶回路１３０に記憶されるパラメータの最大ビット長）のデータを選択する。こうして選択された４ビットデータは、アドレス選択データＳＬＤとして、ビット選択回路ブロック１４４へ送られる。
【００３０】
かかる機能を有するアドレス選択制御回路１４２は、図７に示されるように、アドレス選択回路２２１0〜２２１3を備えている。ここで、アドレス選択回路２２１0は、個別アドレス選択指定ＳＣ0により指定されたアドレスのデータを選択し、個別アドレス選択データＳＤ0として出力する。また、アドレス選択回路２２１1は、個別アドレス選択指定ＳＣ1により指定されたアドレスのデータを選択し、個別アドレス選択データＳＤ1として出力する。また、アドレス選択回路２２１2は、個別アドレス選択指定ＳＣ2により指定されたアドレスのデータを選択し、個別アドレス選択データＳＤ2として出力する。また、アドレス選択回路２２１3は、個別アドレス選択指定ＳＣ3により指定されたアドレスのデータを選択し、個別アドレス選択データＳＤ3として出力する。こうして生成された個別アドレス選択指令信号ＳＤ0〜ＳＤ3が、４ビット幅のアドレス選択データＳＬＤとして、ビット選択回路ブロック１４４へ向けて出力される。
【００３１】
図５に戻り、ビット選択制御回路１４３は、演算処理回路１２０からのビット幅指定ＢＷを受ける。そして、ビット選択制御回路１４３は、ビット幅指定ＢＷに従って、アドレス選択データＳＬＤの中から選択すべき個別アドレス選択データを選択するためのビット選択指定ＢＳＣを生成する。こうして生成されたビット選択指定ＢＳＣは、ビット選択回路ブロック１４４へ送られる。
【００３２】
なお、本実施形態では、アドレス選択データＳＬＤのビット幅が「４」であることから、ビット幅指定ＢＷのビット幅は「２」となっている。そして、ビット幅指定ＢＷのビット構成が（０，０）、（０，１）、（１，０）及び（１，１）に対応して、選択ビット幅が「１」、「２」、「３」及び「４」となるようになっている。
【００３３】
かかる機能を有するビット選択制御回路１４３は、図８に示されるように、「０」ビット選択制御回路２３０と、「１」ビット選択制御回路２３１とを備えている。また、ビット選択制御回路１４３は、「２」ビット選択制御回路２３２と、「３」ビット選択制御回路２３３とを備えている。
【００３４】
「０」ビット選択制御回路２３０は、ビット幅指定ＢＷの値が（０，０）、（０，１）、（１，０）及び（１，１）のいずれであっても、ビット選択すべきことを指定する１ビット幅の個別ビット指定ＢＣ0を生成する。また、「１」ビット選択制御回路２３１は、ビット幅指定ＢＷの値が（０，１）、（１，０）及び（１，１）の場合に、ビット選択すべきことを指定する１ビット幅の個別ビット指定ＢＣ1を生成する。
【００３５】
「２」ビット選択制御回路２３２は、ビット幅指定ＢＷの値が（１，０）及び（１，１）の場合に、ビット選択すべきことを指定する１ビット幅の個別ビット指定ＢＣ2を生成する。また、「３」ビット選択制御回路２３３は、ビット幅指定ＢＷの値が（１，１）の場合に、ビット選択すべきことを指定する１ビット幅の個別ビット指定ＢＣ3を生成する。
【００３６】
こうして生成された個別ビット指定ＢＣ0〜ＢＣ3は、４ビット幅のビット選択指定ＢＳＣとして、ビット選択回路ブロック１４４へ向けて出力される。
【００３７】
図５に戻り、ビット選択回路ブロック１４４は、アドレス選択回路ブロック１４２からのアドレス選択データＳＬＤを受ける。そして、ビット選択回路ブロック１４４は、ビット選択指定ＢＳＣにより選択指定されたビットのデータを選択して出力するとともに、ビット選択指定ＢＳＣにより選択指定されなかったビットについては値「０」に設定して、パラメータデータＰＲＭを生成する。こうして生成されたパラメータデータＰＲＭは、演算処理回路１２０及び加算回路１５０へ送られる。かかる機能を有するビット選択回路ブロック１４４は、図９に示されるように、ビット選択回路２４１0〜２４１3を備えている。
【００３８】
ビット選択回路２４１0は、アドレス選択データＳＬＤにおける個別アドレス選択データＳＤ0を受ける。そして、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ0により個別アドレス選択データＳＤ0を選択すべきことが指定されていた場合には、ビット選択回路２４１0は、個別アドレス選択データＳＤ0の値を１ビット幅の個別ビット選択データＢＤ0として出力する。一方、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ0により個別アドレス選択データＳＤ0を選択すべきことが指定されていない場合には、ビット選択回路２４１0は、値「０」を１ビット幅の個別ビット選択データＢＤ0として出力する。
【００３９】
なお、本実施形態では、上述したように、個別ビット選択指定ＢＣ0は、ビット幅指定ＢＷの値によらず、ビット選択すべきことを指定するので、ビット選択回路２４１0は、必ず個別アドレス選択データＳＤ0が個別ビット選択データＢＤ0として出力されるよになっている。
【００４０】
ビット選択回路２４１1は、アドレス選択データＳＬＤにおける個別アドレス選択データＳＤ1を受ける。そして、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ1により個別アドレス選択データＳＤ1を選択すべきことが指定されていた場合には、ビット選択回路２４１1は、個別アドレス選択データＳＤ1の値を１ビット幅の個別ビット選択データＢＤ1として出力する。一方、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ1により個別アドレス選択データＳＤ1を選択すべきことが指定されていない場合には、ビット選択回路２４１1は、値「０」を１ビット幅の個別ビット選択データＢＤ1として出力する。
【００４１】
ビット選択回路２４１2は、アドレス選択データＳＬＤにおける個別アドレス選択データＳＤ2を受ける。そして、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ2により個別アドレス選択データＳＤ2を選択すべきことが指定されていた場合には、ビット選択回路２４１2は、個別アドレス選択データＳＤ2の値を１ビット幅の個別ビット選択データＢＤ2として出力する。一方、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ2により個別アドレス選択データＳＤ2を選択すべきことが指定されていない場合には、ビット選択回路２４１2は、値「０」を１ビット幅の個別ビット選択データＢＤ2として出力する。
【００４２】
ビット選択回路２４１3は、アドレス選択データＳＬＤにおける個別アドレス選択データＳＤ3を受ける。そして、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ3により個別アドレス選択データＳＤ3を選択すべきことが指定されていた場合には、ビット選択回路２４１3は、個別アドレス選択データＳＤ3の値を１ビット幅の個別ビット選択データＢＤ3として出力する。一方、ビット選択指定ＢＳＣにおける個別ビット選択指定ＢＣ3により個別アドレス選択データＳＤ3を選択すべきことが指定されていない場合には、ビット選択回路２４１3は、値「０」を１ビット幅の個別ビット選択データＢＤ3として出力する。
【００４３】
こうして生成された個別ビット選択データＢＤ0〜ＢＤ3が、４ビット幅のパラメータデータＰＲＭとして、演算処理回路１２０及び加算回路１５０へ向けて出力される。なお、パラメータデータＰＲＭにおいては、個別ビット選択データＢＤ0がＬＳＢ（Least Significant Bit）となり、個別ビット選択データＢＤ3がＭＳＢ（Most Significant Bit）となっている。
【００４４】
図１に戻り、加算回路１５０は、演算処理回路１２０からの定数ＲＯＭ１６０に関する先頭アドレス指定ＳＡ２と、抽出回路１４０からのパラメータデータＰＲＭとを受ける。そして、加算回路１５０は、先頭アドレス指定ＳＡ２によって指定されたアドレス値と、パラメータデータＰＲＭの値とを加算し、アクセスアドレスＣＲＡを算出する。こうして算出されたアクセスアドレスＣＲＡは、定数ＲＯＭ１６０へ送られる。
【００４５】
定数ＲＯＭ１６０には、アドレスごとに所定の定数が記憶される。上述したようなプログラムにより特定の処理を実行する際に演算処理回路１２０が参照する定数値として複数の候補値がある場合には、これらの候補値が連続したアドレスに記憶される。
【００４６】
定数ＲＯＭ１６０は、加算回路１５０からのアクセスアドレスＣＲＡで指定されたアドレスに記憶された定数値を、定数データＣＲＤとして出力する。こうして定数ＲＯＭ１６０から出力された定数データＣＲＤは、演算処理回路１２０へ送られる。
【００４７】
外部記憶回路１７０には、内部記憶回路１３０への（Ｍ＋１）ビットのロードデータが記憶される。ここで、入力端子１９１ｂからの外部記憶書込データＥＷＤが、入力端子１９１ｃからの外部記憶書込信号ＥＷＣに従って、外部記憶回路１７０に書き込まれた結果が、当該ロードデータとして、外部記憶回路１７０内に記憶される。
【００４８】
外部記憶回路１７０に記憶されたロードデータは、ロード回路１８０からの外部記憶読出信号ＥＲＣに従って、１ビット幅の外部記憶読出データＥＲＤとして、ロード終了後に記憶単位回路１３１Mに記憶されるべきビットデータから記憶単位回路１３１0に記憶されるべきビットデータが順次出力される。外部記憶読出データＥＲＤは、内部記憶回路１３０へ送られる。
【００４９】
本実施形態では、外部記憶回路１７０は、外部記憶読出信号ＥＲＣによるデータ読出制御によりシリアルデータ出力を行う、書換え可能な不揮発性の記憶回路として構成されている。かかる本実施形態の外部記憶回路１７０では、外部記憶読出信号ＥＲＣが「Ｌ」レベルから「Ｈ」レベルへ立ち上がるたびに、外部記憶読出データＥＲＤの内容が変更されるようになっている。
【００５０】
ロード回路１８０は、入力端子１９１ｄからのリセット信号ＲＳＴと、入力端子１９１ｅからの基本クロック信号ＣＬＫとを受ける。そして、入力端子１９１ｄからのリセット信号ＲＳＴにより指示されるリセット期間が終了すると、基本クロック信号ＣＬＫに基づいて、外部記憶読出信号ＥＲＣ及び内部記憶書込信号ＩＷＣを生成する。なお、本実施形態では、外部記憶読出信号ＥＲＣは、所定周期で立ち上がりと立ち下がりとを（Ｍ＋１）回繰り返す信号とされている。また、内部記憶書込信号ＩＷＣは、外部記憶読出信号ＥＲＣ対して当該所定周期の１／２だけ遅れて、所定周期で立ち上がりと立ち下がりとを（Ｍ＋１）回繰り返す信号とされている（図１０参照）。こうして生成された外部記憶読出信号ＥＲＣ及び内部記憶書込信号ＩＷＣによる制御により、外部記憶回路１７０に記憶された（Ｍ＋１）ビットのロードデータが、内部記憶回路１３０へロードされる。
【００５１】
また、ロード回路１８０は、リセット信号ＲＳＴによりリセット期間の開始が指示されると、処理開始信号ＰＳＣを「Ｌ」レベルに設定する。そして、外部記憶回路１７０に記憶された（Ｍ＋１）ビットのロードデータの内部記憶回路１３０へのロードが完了すると、処理開始信号ＰＳＣを「Ｌ」レベルに設定する。
【００５２】
なお、デジタル信号処理装置１００を含む装置では、一般に、電源投入や、利用者によるリセット指令の操作入力等に対応して、リセット信号ＲＳＴによるリセット指令が行われるようになっている。また、本実施形態では、リセット信号ＲＳＴが「Ｌ」レベルとなることにより、リセット指令がなされる。そして、リセット信号ＲＳＴが「Ｌ」レベルである期間が、上述したリセット期間となる。
【００５３】
［動作］
次に、上記のように構成されたデジタル信号処理装置１００の動作について説明する。なお、入力端子１９１ｂからの外部記憶書込データＥＷＤ及び入力端子１９１ｃからの外部記憶書込信号ＥＷＣを用いた外部記憶回路１７０へのロードデータの書き込みが、既になされているものとする。
【００５４】
＜内部記憶回路１３０へのデータロード動作＞
デジタル信号処理装置１００を含む装置において、電源投入や、利用者によるリセット指令の操作入力等が行われると、図１０に示されるように、リセット信号ＲＳＴが「Ｌ」レベルとなり、リセット期間が開始する。こうしてリセット期間が開始すると、ロード回路１８０は、処理開始信号ＰＳＣを「Ｌ」レベルとする。
【００５５】
引き続き、リセット信号ＲＳＴが「Ｈ」レベルとなり、リセット期間が終了すると、ロード回路１８０が、外部記憶回路１７０に記憶された（Ｍ＋１）ビットのロードデータへの内部記憶回路１３０へロード動作が開始する。かかるデータロード動作に際しては、ロード回路１８０が、所定周期ＴＰで立ち上がりと立ち下がりとを（Ｍ＋１）回繰り返す外部記憶読出信号ＥＲＣを生成し、外部記憶回路１７０へ送る。
【００５６】
この外部記憶読出信号ＥＲＣを受けた外部記憶回路１７０からは、外部記憶読出信号ＥＲＣの立ち上がりのたびに、上述のように、ロード終了後に記憶単位回路１３１Mに記憶されるべきビットデータＥＤMから記憶単位回路１３１0に記憶されるべきビットデータＥＤ0（ａ0）に順次出力変化する１ビット幅の外部記憶読出データＥＲＤが出力される。この外部記憶読出データＥＲＤが、内部記憶回路１３０へ送られる。
【００５７】
かかる外部記憶読出信号ＥＲＣの生成に同期して、ロード回路１８０は、内部記憶書込信号ＩＷＣを生成する。この内部記憶書込信号ＩＷＣは、上述したように、外部記憶読出信号ＥＲＣに対して当該所定周期の１／２だけ遅れて、所定周期ＴＰで立ち上がりと立ち下がりとを（Ｍ＋１）回繰り返す信号とされている。かかる内部記憶書込信号ＩＷＣは、ロード回路１８０から内部記憶回路１３０へ送られる。
【００５８】
外部記憶読出データＥＲＤ及び内部記憶書込信号ＩＷＣを受けた内部記憶回路１３０では、記憶単位回路１３１0〜１３１Mにおける記憶内容が、内部記憶書込信号ＩＷＣの立ち上がりに同期して順次更新される。そして、最終的に、ビットデータＥＤ0（ａ0）〜ＥＤMが、記憶単位回路１３１0〜記憶単位回路１３１Mに記憶される。
【００５９】
こうして、外部記憶回路１７０に記憶された（Ｍ＋１）ビットのロードデータへの内部記憶回路１３０へロード動作が終了すると、ロード回路１８０は、処理開始信号ＰＳＣを「Ｈ」レベルとする。こうして、内部記憶回路１３０へのデータロードの動作が終了する。
【００６０】
＜デジタル信号処理動作＞
上述のようにして、内部記憶回路１３０へのデータロードの動作が終了し、処理開始信号ＰＳＣを「Ｈ」レベルとなると、演算処理回路１２０が、内蔵のプログラムアレイのアドレス「０」からプログラムの実行を開始する。かかるプログラムの実行における特定の段階において、実行すべきプログラムモジュールを、内部記憶回路１３０に記憶されているパラメータ（例えば、パラメータＡ）の値により決定することが必要となった場合には、図１１に示されるように、演算処理回路１２０は、先頭アドレス指定ＳＡ１及びビット幅指定ＢＷを抽出回路１４０へ送る。この場合の先頭アドレス指定ＳＡ１の値をＳＡ１1とし、ビット幅指定ＢＷの値をＢＷ1とする。例えば、パラメータＡを参照する場合には、値ＳＡ１1＝０であり、値ＢＷ1＝（０，１）となる。
【００６１】
この場合、抽出回路１４０では、アドレス選択制御回路１４１が先頭アドレス指定ＳＡ１による指定に基づいて生成したアドレス選択指定ＳＬＣに従って、アドレス選択回路ブロック１４２が選択したアドレス「ＳＡ１1」〜「ＳＡ１1＋３」に記憶されている４ビットのデータＳＬＤ1を、アドレス選択データＳＬＤとして出力する。例えば、パラメータＡの場合には、データＳＬＤ1のビット構成は、（ｂ1，ｂ0，ａ1，ａ0）となる。
【００６２】
引き続き、抽出回路１４０では、ビット選択制御回路１４３がビット幅指定ＢＷによる指定に基づいて生成したビット選択指定ＢＳＣに従って、アドレス選択回路ブロック１４２が生成した４ビットのデータＰＲＭ1を、パラメータデータＰＲＭとして出力する。例えば、パラメータＡの場合には、データＰＲＭ1のビット構成は、（０，０，ａ1，ａ0）となる。
【００６３】
こうして得られたパラメータデータＰＲＭは、演算処理回路１２０に報告される。この報告を受けた演算処理回路１２０は、データＰＲＭ1の値に基づいて、実行すべきプログラムモジュールを決定し、当該プログラムモジュールを実行する。
【００６４】
この後におけるプログラムの実行により、特定の処理を実行する際に参照する定数値を、内部記憶回路１３０に記憶されているパラメータ（例えば、パラメータＢ）の値により定数ＲＯＭ１６０内における複数の候補値の中から決定することが必要となった場合には、演算処理回路１２０は、先頭アドレス指定ＳＡ１及びビット幅指定ＢＷを抽出回路１４０へ送るとともに、先頭アドレス指定ＳＡ２を加算回路１５０へ送る。この場合の先頭アドレス指定ＳＡ１の値をＳＡ１2とし、ビット幅指定ＢＷの値をＢＷ2とする。例えば、パラメータＢを参照する場合には、値ＳＡ１2＝２であり、値ＢＷ1＝（１，１）となる。
【００６５】
この場合、抽出回路１４０では、アドレス選択制御回路１４１が先頭アドレス指定ＳＡ１による指定に基づいて生成したアドレス選択指定ＳＬＣに従って、アドレス選択回路ブロック１４２が選択したアドレス「ＳＡ１2」〜「ＳＡ１2＋３」に記憶されている４ビットのデータＳＬＤ2を、アドレス選択データＳＬＤとして出力する。例えば、パラメータＢの場合には、データＳＬＤ1のビット構成は、（ｂ3，ｂ2，ｂ1，ｂ0）となる。
【００６６】
引き続き、抽出回路１４０では、ビット選択制御回路１４３がビット幅指定ＢＷによる指定に基づいて生成したビット選択指定ＢＳＣに従って、アドレス選択回路ブロック１４２が生成した４ビットのデータＰＲＭ2を、パラメータデータＰＲＭとして出力する。例えば、パラメータＢの場合には、データＰＲＭ2のビット構成は、（ｂ3，ｂ2，ｂ1，ｂ0）となる。こうして得られたパラメータデータＰＲＭは、加算回路１５０へ送られる。
【００６７】
加算回路１５０では、演算処理回路１２０からの先頭アドレス指定ＳＡ２によって指定されたアドレス値ＳＡ２2と、パラメータデータＰＲＭの値ＰＲＭ2とが加算される。そして、加算結果である値ＣＲＡ2がアクセスアドレスＣＲＡとして、定数ＲＯＭ１６０へ送られる。
【００６８】
定数ＲＯＭ１６０は、加算回路１５０からのアクセスアドレスＣＲＡで指定された値ＣＲＡ2のアドレスに記憶された定数値を、定数データＣＲＤとして出力する。こうして定数ＲＯＭ１６０から出力された定数値ＣＲＤ2は、定数データＣＲＤとして、演算処理回路１２０へ報告される。この報告を受けた演算処理回路１２０は、定数値ＣＲＤ2を用いて、当該特定の処理を実行する。
【００６９】
以後、必要に応じて内部記憶回路１３０に記憶されたパラメータ値が利用されつつ、演算処理回路１２０におけるプログラム実行がなされて、デジタル入力信号ＤＩＮに対してデジタル処理が施される。
【００７０】
以上説明したように、本実施形態では、外部記憶回路１７０から内部記憶回路１３０へロードされた所定個数のパラメータ値を参照することにより、実行するプログラムモジュールの種類や、利用すべき定数値を決定しつつ、演算処理回路１２０がプログラムを実行して、デジタル入力信号ＤＩＮに対してデジタル処理を施す。したがって、本実施形態によれば、外部記憶回路１７０に記憶される内容を適宜変更することにより、回路をプリント配線板に実装したままで、簡易に、かつ、柔軟に様々なデジタル信号処理の内容を変更することができる。
【００７１】
また、本実施形態では、内部記憶回路１３０を、１ビット／アドレスの構成としている。このため、様々なビット長のパラメータ値を記憶することが必要な場合であっても、無駄な記憶ビットを発生させずに済み、内部記憶回路１３０の記憶容量を最低必要限の大きさとすることができる。
【００７２】
［実施形態の変形］
本発明は、上記の実施形態に限定されるものではなく、様々な変形が可能である。
【００７３】
例えば、上記の実施形態では、内部記憶回路１３０に記憶されるパラメータ値の最大ビット長を４ビットとし、アドレス選択回路ブロック１４２で選択されて生成されるアドレス選択データＳＬＤのビット幅を４ビットとしたが、パラメータ値の最大ビット長及びアドレス選択データＳＬＤのビット幅は、これらが同一であれば、任意のビット幅とすることができる。かかるアドレス選択データＳＬＤのビット幅の選択結果に対応して、ビット幅指定ＢＷのビット幅を適宜定めれば、上記の実施形態の場合と同様の構成で、本発明を適用することができる。
【００７４】
また、上記の実施形態では、内部記憶回路１３０をシフトレジスタとして構成したが、１ビット／アドレスの書込可能な記憶素子を用い、各アドレス単位でランダムに書換え可能とできる構成としてもよい。なお、当該記憶素子は、揮発性であってもよいし、不揮発性であってもよい。不揮発性の記憶素子を採用した場合には、外部記憶回路１７０の内容の変更がなされない間は、外部記憶回路１７０からのデータロードが不要となる。
【００７５】
なお、上記の実施形態では、内部記憶回路１３０に記憶されるパラメータ値として、２ビット長のパラメータＡ及び４ビット長のパラメータＢを例示したが、１ビット長や３ビット長のパラメータ値を記憶するようにしてもよいのは、勿論である。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係るデジタル信号処理装置の構成を概略的に示すブロック図である。
【図２】図１における内部記憶回路の構成を示すブロック図である。
【図３】図２の内部記憶回路に記憶されるパラメータのビット構成を説明するための図である。
【図４】図２の内部記憶回路によるパラメータの記憶態様を説明するための図である。
【図５】図１における抽出回路の構成を示すブロック図である。
【図６】図５におけるアドレス選択制御回路の構成を示すブロック図である。
【図７】図５におけるアドレス選択回路ブロックの構成を示すブロック図である。
【図８】図５におけるビット選択制御回路の構成を示すブロック図である。
【図９】図５におけるビット選択回路ブロックの構成を示すブロック図である。
【図１０】図１の装置の動作を説明するためのタイミングチャート（その１）である。
【図１１】図１の装置の動作を説明するためのタイミングチャート（その２）である。
【符号の説明】
【００７７】
１００  …  デジタル信号処理装置
１２０  …  演算処理回路（演算処理手段）
１３０  …  内部記憶回路（パラメータ記憶手段）
１４０  …  抽出回路（パラメータ値読取手段）
１４１  …  アドレス選択制御回路（アドレス選択手段の一部）
１４２  …  アドレス選択回路ブロック（アドレス選択手段の一部）
１４３  …  ビット選択制御回路（ビット選択手段の一部）
１４４  …  ビット選択回路ブロック（ビット選択手段の一部）
１５０  …  加算回路（加算手段）
１６０  …  定数ＲＯＭ（定数記憶手段）
１７０  …  外部記憶回路（ロードデータ記憶手段）
１８０  …  ロード回路（データロード手段）
【図１】
2008191708.tif 000003
【図２】
2008191708.tif 000004
【図３】
2008191708.tif 000005
【図４】
2008191708.tif 000006
【図５】
2008191708.tif 000007
【図６】
2008191708.tif 000008
【図７】
2008191708.tif 000009
【図８】
2008191708.tif 000010
【図９】
2008191708.tif 000011
【図１０】
2008191708.tif 000012
【図１１】
2008191708.tif 000013