(57)【要約】【課題】駆動素子が多直列・多並列された自己消弧型素子のゲート出力回路において、任意の１個の駆動素子が短絡故障した場合でも回路機能を維持可能な自己消弧型素子のゲート出力回路を提供する。【解決手段】電力変換器を構成する自己消弧型素子１のカソード・ゲート間にゲートパルスを供給するためのゲート出力回路２において、ゲート基準信号に従ってゲート信号を出力するゲート信号回路１０と、主回路が駆動素子２０から成る単位駆動回路を多直列接続した複数個の直列回路と、自己消弧型素子１のカソードとゲート電源間に設けられたゲート出力用のコンデンサ１３と、ゲート信号回路の出力電圧を変換して前記駆動素子のゲートに供給するための電圧レベル変換回路１５、１６、２１ａ、２１ｂとで構成し、直列回路の一端をゲート電源に接続し、他端を自己消弧型素子１のゲートに接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力変換器を構成する自己消弧型素子のカソード・ゲート間にゲートパルスを供給するためのゲート出力回路であって、
ゲート基準信号に従ってゲート信号を出力するゲート信号回路と、
主回路が駆動素子から成る単位駆動回路を多直列接続した複数個の直列回路と、
前記自己消弧型素子のカソードとゲート電源間に設けられたゲート出力用のコンデンサと、
前記ゲート信号回路の出力電圧を変換して前記駆動素子のゲートに供給するための電圧レベル変換回路と
を具備し、
前記直列回路の一端を前記ゲート電源に接続し、他端を前記自己消弧型素子のゲートに接続して前記ゲート信号回路からゲート信号が供給されたとき、前記駆動素子をオンしてゲートパルスを供給するようにしたことを特徴とする自己消弧型素子のゲート出力回路。
【請求項２】
いずれかの前記駆動素子が短絡故障したとき、前記短絡故障した駆動素子と直列に接続されている健全な前記駆動素子が電流集中に耐えるように前記駆動素子の定格電流を選定するようにしたことを特徴とする請求項１に記載の自己消弧型素子のゲート出力回路。
【請求項３】
前記多直列接続数を２、前記直列回路の並列数をＮとしたとき、前記駆動素子の定格電流を定常時に流れる電流のＮ×｛２／（Ｎ＋１）｝倍以上に選定するようにしたことを特徴とする請求項２に記載の自己消弧型素子のゲート出力回路。
【請求項４】
前記直列回路の対応する中間点同士を中間線によって互いに接続し、
前記直列回路のうち、前記自己消弧型素子のゲートに接続された最上段の前記駆動素子のゲートと最上段の前記中間線との間に過電圧防止抵抗を設けたことを特徴とする請求項１に記載の自己消弧型素子のゲート出力回路。
【請求項５】
前記直列回路の対応する中間点同士を中間線によって互いに接続すると共に、
前記直列回路のうち前記自己消弧型素子のゲートに接続された最上段の前記駆動素子が接続されている前記中間線の電圧を監視する中間線電圧検出手段と、
前記中間電圧検出手段が異常となったことを検出する異常判定回路と、
前記異常判定回路の判定出力により前記最上段の前記駆動素子のゲート電圧を補正するゲート電圧補正回路と
を備えたことを特徴とする請求項１に記載の自己消弧型素子のゲート出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己消弧型素子を用いた電力変換装置において、多直列・多並列のゲート出力用駆動回路を備えた自己消弧型素子のゲート出力回路に関する。
【背景技術】
【０００２】
近年、高電圧を扱う電力変換装置において、従来のサイリスタではなく、例えばＧＴＯのような自己消弧型素子が使用されるようになっている。このような自己消弧型素子のオンオフ制御は通常、ゲート基準信号をゲート出力回路で増幅して自己消弧型素子のゲートに与える構成としている。
【０００３】
このゲート出力回路の信頼性は電力変換装置にとって極めて重要である。例えば、自己消弧型素子が何らかの要因で異常となり、ゲート端子から見たインピーダンスが低下すると、ゲート出力回路の出力が過電流となり、ゲート出力回路の破損を招く恐れがある。この対策として、自己消弧型素子のオフ用のゲート出力回路における駆動回路を、コンデンサと補助スイッチの直列回路で構成し、自己消弧型素子のターンオフ時に補助スイッチに与える駆動電圧を制御して異常電流を抑制し、ゲート出力回路を保護する提案が為されている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−４２５４７号公報（第９−１０頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
自己消弧型素子のゲート出力回路の信頼性向上手段として、ゲート出力回路の駆動回路を冗長化し、駆動素子を多直列・多並列構成とすることが考えられる。この場合においても、特許文献１に示された提案と同様の考え方によって、自己消弧型素子に異常が生じた場合にゲート出力回路を保護することは可能である。
【０００５】
しかしながら、駆動素子を多直列・多並列構成とした場合、自己消弧型素子に異常が生じない場合であっても、多直列・多並列接続した駆動素子のうちの１つが短絡故障を起こしたとき、健全な他の駆動素子に悪影響を与えるという問題が生じる。これは、例えばオフ用のゲート出力回路を多直列・多並列構成とし、そのうちのゲート端子に直接接続されている駆動素子が短絡故障すると、中間接続部を介して健全な駆動素子にオン用のゲート出力回路からのオン電圧が印加され、健全な駆動素子が過電圧状態となること等によって発生する。
【０００６】
本発明は、上記問題点に鑑みて為されたもので、その目的は、駆動素子が多直列・多並列された自己消弧型素子のゲート出力回路において、任意の１個の駆動素子が短絡故障した場合でも回路機能を維持可能な自己消弧型素子のゲート出力回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の自己消弧型素子のゲート出力回路は、電力変換器を構成する自己消弧型素子のカソード・ゲート間にゲートパルスを供給するためのゲート出力回路であって、ゲート基準信号に従ってゲート信号を出力するゲート信号回路と、主回路が駆動素子から成る単位駆動回路を多直列接続した複数個の直列回路と、前記自己消弧型素子のカソードとゲート電源間に設けられたゲート出力用のコンデンサと、前記ゲート信号回路の出力電圧を変換して前記駆動素子のゲートに供給するための電圧レベル変換回路とを具備し、前記直列回路の一端を前記ゲート電源に接続し、他端を前記自己消弧型素子のゲートに接続して前記ゲート信号回路からゲート信号が供給されたとき、前記駆動素子をオンしてゲートパルスを供給するようにしたことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、駆動素子が多直列・多並列された自己消弧型素子のゲート出力回路において、任意の１個の駆動素子が短絡故障した場合でも回路機能を維持可能な自己消弧型素子のゲート出力回路を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１０】
図１は本発明の実施例１に係る自己消弧型素子のゲート出力回路の回路構成図である。
【００１１】
図１において自己消弧型素子１は例えばＧＴＯ（ゲートターンオフサイリスタ）であり、図示しない電力変換器の変換アームを構成している。この自己消弧型素子１のゲートは、ゲート出力回路２によりオンオフ制御されている。
【００１２】
ゲート出力回路２は、自己消弧型素子１のカソード・ゲート間にオフゲートパルスを供給するオフゲート出力回路３と、オンゲートパルスを供給するオンゲート出力回路４から成っている。オフゲート出力回路３とオンゲート出力回路４は、その出力電圧レベルが異なるだけで内部の回路構成は基本的に同一である。従ってオンゲート出力回路４の内部構成の図示及び動作説明を省略し、以下オフゲート出力回路３についての説明を行なう。
【００１３】
オフゲート信号回路１０は、例えば図示しない外部から与えられるゲート基準信号に従って所定のオフゲート信号を逆流防止用のダイオード１５を介して駆動回路１１ａ、１１ｂ、・・・、１１ｎに、またダイオード１６を介して駆動回路１２ａ、１２ｂ、・・・、１２ｎに与える。駆動回路１１ａ、１１ｂ、・・・、１１ｎ及び駆動回路１２ａ、１２ｂ、・・・、１２ｎはその主回路がＭＯＳＦＥＴで構成されており、駆動回路１１ａと１２ａ、駆動回路１１ｂと１２ｂ、・・・、駆動回路１１ｎと１２ｎの各々の主回路は直列接続されている。
【００１４】
これによりｎ個の直列接続された駆動回路が生成され、このｎ個の直列接続された駆動回路がお互いに並列接続されている。即ち、ダイオード１５を介してオフゲート信号が供給される側（以下、上段と称する。）である駆動回路１１ａ、１１ｂ、・・・、１１ｎのＭＯＳＦＥＴのドレイン側がオフゲート供給ラインとして互いに接続され、ダイオード１６を介してオフゲート信号が供給される側（以下、下段と称する。）である駆動回路１２ａ、１２ｂ、・・・、１２ｎのＭＯＳＦＥＴのソース側が電圧Ｖ＿ＯＦＦを供給するオフ電圧供給ラインとして互いに接続されている。
【００１５】
オフゲート供給ラインは自己消弧型素子１のゲートに接続され、オフ電圧供給ラインはオフゲート出力用コンデンサ１３を介して自己消弧型素子１のカソードに接続されている。そして、ｎ個の直列接続された駆動回路の各々の中間点とオフゲート供給ラインの間には、各々の中間電位を固定するためのクランプ抵抗１４ａ、１４ｂ、・・・、１４ｎが設けられている。
【００１６】
上段の駆動回路１１ａ、１１ｂ、・・・、１１ｎ並びに下段の駆動回路１２ａ、１２ｂ、・・・、１２ｎに与えられたオフゲート出力は分圧されて各駆動回路の主回路を構成するＭＯＳＦＥＴのゲートに供給される。この電圧変換を行なう分圧の部分は全ての駆動回路について基本的に同一であるので、主回路素子としてＭＯＳＦＥＴ２０を有する駆動回路１１ａについて以下説明し、他の説明は省略する。
【００１７】
ダイオード１５のカソードは、直列に接続された分圧抵抗２１ａ及び２１ｂを介して電圧がＶ＿Ｎ１である制御用負電源に接続されている。そして分圧抵抗２１ａ及び２１ｂの中間点はＭＯＳＦＥＴ２０のゲートに接続されている。従って、分圧抵抗２１ａ及び２１ｂと制御用負電源の電圧Ｖ＿Ｎ１を適切に選定することによりオフゲート信号回路１０がオフゲート信号を出力したとき、ＭＯＳＦＥＴ２０のゲートを適切にドライブしてＭＯＳＦＥＴ２０をオンさせて自己消弧型素子１のゲートにコンデンサ１３に蓄えられたオフ電圧Ｖ＿ＯＦＦを供給して自己消弧型素子１をオフさせる。
【００１８】
以下、駆動素子のうちの一つが短絡故障したときの本実施例の具体的動作について説明する。
【００１９】
図１において、仮にＭＯＳＦＥＴ２０と直列接続されている駆動回路１２ａのＭＯＳＦＥＴが短絡故障した場合、ターンオフ動作時にＭＯＳＦＥＴ２０に流れる電流Ｉｓは、自己消弧型素子１のゲート電流をＩＧ、駆動回路の並列数をＮとし、更に各駆動回路のＭＯＳＦＥＴのオン抵抗が全て同一であると仮定すると、
Ｉｓ＝ＩＧ×｛２／（Ｎ＋１）｝・・・（１）
と表すことができる。これは、並列に接続された駆動回路のうち、駆動回路１２ａのみが他に比べてＭＯＳＦＥＴのオン抵抗が半分となるためである。一方、各ＭＯＳＦＥＴの定常時の電流ＩｒはＩＧ／Ｎであるので、短絡故障を起こしたＭＯＳＦＥＴと直列接続されているＭＯＳＦＥＴに流れる電流の定常電流比は、
Ｋ＝Ｉｓ／Ｉｒ＝Ｎ×｛２／（Ｎ＋１）｝・・・（２）
で表せる。即ち、Ｎ＝２のときＫ＝４／３、Ｎ＝３のときＫ＝３／２、・・・となる。これらの値は図１の駆動回路の構成において、どの駆動回路のＭＯＳＦＥＴが短絡故障しても同様となる。
【００２０】
以上より、駆動回路の直列数が２のときは、駆動回路の並列数Ｎに応じて（２）式を満たすようにＭＯＳＦＥＴの定格電流を定常時の電流のＫ倍となるように選定しておけば、任意の１つの駆動回路のＭＯＳＦＥＴが短絡故障してもオフゲート出力回路３及びゲート出力回路２の機能は維持される。
【００２１】
また、駆動回路の直列数が３のときには上記（１）式に相当する式は、
Ｉｓ＝ＩＧ×｛３／（２Ｎ＋１）｝・・・（３）
となり、上記（２）式に相当する式は、
Ｋ（３）＝Ｉｓ／Ｉｒ＝Ｎ×｛３／（２Ｎ＋１）｝・・・（４）
となる。即ち、Ｎ＝２のときＫ（３）＝６／５、Ｎ＝３のときＫ（３）＝９／７、・・・となる。
【００２２】
以上延べた図１の回路構成において、逆流防止用のダイオード１５、１６と上段及び下段の駆動回路の各々の分圧抵抗２１ａ、２１ｂはオフゲート信号回路１０の出力電圧を各々の駆動回路のＭＯＳＦＥＴの制御電圧に適した電圧に変換する電圧変換回路を形成している。この電圧変換回路は、必ずしも図１の回路構成である必要はなく、例えばＤＣ−ＤＣコンバータ等を使用しても良い。
【実施例２】
【００２３】
以下、本発明の実施例２に係る自己消弧型素子のゲート出力回路を図２乃至図４を参照して説明する。
【００２４】
図２は本発明の実施例２に係る自己消弧型素子のゲート出力回路の回路構成図である。この実施例２の各部について、図１の本発明の実施例１に係る自己消弧型素子のゲート出力回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、直列接続された駆動回路１１ａと１２ａ、駆動回路１１ｂと１２ｂ、・・・、駆動回路１１ｎと１２ｎの各々の中間点を中間線で互いに接続するように構成した点、上段の駆動回路１１ａ、１１ｂ、・・・、１１ｎのＭＯＳＦＥＴのソース・ゲート間に過電圧防止抵抗２２を設ける構成とした点である。
【００２５】
本実施例の作用効果について図３及び図４を参照して以下説明する。図３は、図２の回路構成において全ての駆動回路のＭＯＳＦＥＴが健全であるときＭＯＳＦＥＴ２０の動作に焦点をあてたタイムチャートを示している。
【００２６】
図３に示したように、オフゲート信号回路１０の出力がＯＦＦのときには、オンゲート出力回路４が動作しており、オフゲート出力回路３の出力電圧であるＶＧはオンゲート出力回路４の出力電圧Ｖ＿ＯＮとなっている。そのとき、分圧抵抗２１ａ、２１ｂには電流が流れないためＭＯＳＦＥＴ２０のゲート電圧はＶ＿Ｎ１となる。また、ＭＯＳＦＥＴ２０のソ−ス電圧ＶＳ０は、Ｖ＿ＯＦＦとなっているので、ＭＯＳＦＥＴ２０のソース・ゲート間電圧ＶＧＳ０は（Ｖ＿Ｎ１−Ｖ＿ＯＦＦ）となる。
【００２７】
一方、オフゲート信号回路１０の出力がＯＮになると、分圧抵抗２１ａ、２１ｂに電流が流れ、ＭＯＳＦＥＴ２０のゲート電圧は、ＭＯＳＦＥＴ２０のソ−ス電圧Ｖ＿ＯＦＦ以上の適切な電圧となってＭＯＳＦＥＴ２０を含む全てのＭＯＳＦＥＴがオンしてオフゲート出力回路３の出力電圧ＶＧはＶ＿ＯＦＦとなる。
【００２８】
図４に示すのは、図２の回路構成でＭＯＳＦＥＴのソース・ゲート間に過電圧防止抵抗２２を設けない状態で、例えば上段の駆動回路１１ｂのＭＯＳＦＥＴが短絡故障したときのＭＯＳＦＥＴ２０の動作に焦点をあてたタイムチャートを示している。
【００２９】
この場合、図３の場合と同様オフゲート信号回路１０の出力がＯＦＦのときには、オンゲート出力回路４が動作してオフゲート出力回路３の出力電圧はＶ＿ＯＮとなっているが、このとき、ＭＯＳＦＥＴ２０のゲート電圧は、駆動回路１１ｂのＭＯＳＦＥＴが短絡しているため回り込み回路ができてＶ＿ＯＮとなる。従って、ＭＯＳＦＥＴ２０のソース・ゲート間電圧ＶＧＳ０は（Ｖ＿Ｎ１−Ｖ＿ＯＮ）となり、ＭＯＳＦＥＴ２０にとって過電圧が印加される恐れが生ずる。
【００３０】
これに対して、過電圧防止抵抗２２を設ける効果について以下考察する。尚、以下の説明で分かるように、駆動回路が２直列以上の多直列構成の場合はオフ電圧供給ラインに接続される最上段の駆動回路に過電圧防止抵抗を設ける構成とする。
【００３１】
分圧抵抗２１ａ、２１ｂの抵抗値を夫々ＲＡ、ＲＢとし、過電圧防止抵抗２２の抵抗値をＲ１とする。駆動回路１１ａ、１１ｂ、・・・、１１ｎの並列数をＮとすると、駆動回路１１ａ、１１ｂ、・・・、１１ｎのＭＯＳＦＥＴ１個のソース・ドレイン間が短絡故障した場合、図２における駆動回路１１ａ、１１ｂ、・・・、１１ｎのうち健全なＭＯＳＦＥＴのソース・ゲート間電圧ＶＧＳ０は、
ＶＧＳ０＝｛Ｒ１／（Ｒ１＋ＲＢ）｝×（Ｖ_Ｎ１−Ｖ_ＯＮ）・・・（５）
となる。
【００３２】
また、ＭＯＳＦＥＴの故障モードとして、ドレイン・ソース・ゲート間が短絡故障となった場合、健全なＭＯＳＦＥＴのソース・ゲート間電圧ＶＧＳ０は、
ＶＧＳ０＝｛Ｎ・Ｒ１・ＲＡ／（Ｎ・Ｒ１・ＲＡ＋Ｎ・ＲＡ・ＲＢ＋ＲＢ・Ｒ１）｝×（Ｖ_Ｎ１−Ｖ_ＯＮ）・・・（６）
となる。
【００３３】
今、例えば駆動回路は３並列で、Ｖ_Ｎ１＝−２５Ｖ、Ｖ＿ＯＦＦ＝−１６Ｖ、Ｖ_ＯＮ＝２Ｖ、ＲＡ＝２００Ω、ＲＢ＝５００Ω、Ｒ１＝７００Ωとすれば、上記（３）式は、ＶＧＳ０＝−４．５Ｖとなり、また上記（４）式は、ＶＧＳ０＝−１３．８Ｖとなる。従ってソース・ゲート間電圧ＶＧＳ０の耐圧が２０Ｖ程度のＭＯＳＦＥＴであれば、任意の１つの駆動回路のＭＯＳＦＥＴが短絡故障してもオフゲート出力回路３及びゲート出力回路２の機能は維持される。
【００３４】
一方、過電圧防止抵抗２２が設けられていなければ、図４に示したように、ＶＧＳ０＝−２７Ｖとなって２０Ｖを大幅にオーバーしてしまい、健全なＭＯＳＦＥＴの破損の恐れがあることは明らかである。
【００３５】
以上説明したように、（５）式及び（６）式のＶＧＳ０が駆動回路のＭＯＳＦＥＴのソース・ゲート間の耐圧を超えないように各パラメータを選定すれば、任意の１つの駆動回路のＭＯＳＦＥＴが短絡故障してもオフゲート出力回路３及びゲート出力回路２の機能は維持される。
【００３６】
尚、この実施例２の場合、各駆動回路のＭＯＳＦＥＴの電流定格は原理的には余裕を持たせる必要がないことは明らかである。
【実施例３】
【００３７】
図５は本発明の実施例３に係る自己消弧型素子のゲート出力回路の回路構成図である。この実施例３の各部について、図２の本発明の実施例２に係る自己消弧型素子のゲート出力回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例３が実施例２と異なる点は、過電圧防止抵抗２２を省いた点、中間線の電圧を検出する中間線電圧検出回路３０、この中間線電圧検出回路３０の検出値が所定値以上になったかどうかを判定する異常判定回路４０、及び異常判定回路４０の判定結果に応じてダイオード１５のカソード部に補正電圧を加算するゲート電圧補正回路５０を設ける構成とした点である。
【００３８】
中間線電圧検出回路３０は、中間線と電圧がＶ＿Ｎ２である検出用負電源間に設けられた分圧抵抗３１ａ及び３１ｂの直列回路から構成される。
【００３９】
異常判定回路４０は、電圧がＶ＿Ｐ１である判定用正電源と電圧がＶ＿Ｎ３である判定用負電源間に直列接続された分圧抵抗４１ａ及び４１ｂとＭＯＳＦＥＴ４２を直列接続し、中間線電圧検出回路３０で検出された分圧抵抗３１ａ及び３１ｂの直列回路の中間点の電圧をＭＯＳＦＥＴ４２のゲートに与える構成となっている。
【００４０】
また、ゲート電圧補正回路５０は、電圧がＶ＿Ｐ２の補正用正電源からダイオード１５のカソード部へＭＯＳＦＥＴ５１及びダイオード５２の直列回路を接続し、異常判定回路４０の分圧抵抗４１ａ及び４１ｂの中間点の電圧でＭＯＳＦＥＴ５１のゲートを駆動する構成とする。
【００４１】
以上の構成において、全ての回路が健全であれば、中間線電圧は常にＶ_ＯＦＦであるが、多直列・多並列構成とした最上段の駆動回路１１ａ、１１ｂ、・・・、１１ｎのいずれかのＭＯＳＦＥＴが短絡故障すると、既に説明したようにオフゲート信号回路１０がＯＦＦ動作時にこの中間線電圧はＶ_ＯＮとなる。
【００４２】
中間線電圧検出回路３０の分圧抵抗３１ａ及び３１ｂは、中間線電圧ＶＳ０がＶ_ＯＦＦから所定値以上変動したときに、異常判定回路４０のＭＯＳＦＥＴ４１が動作する定数を選定する。そして異常判定回路４０のＭＯＳＦＥＴ４１が作動するとゲート電圧補正回路５０のＭＯＳＦＥＴ５１が作動するように異常判定回路４０、ゲート電圧補正回路５０の各パラメータを選定する。ゲート電圧補正回路５０のＭＯＳＦＥＴ５１が作動すれば、オフゲート信号回路１０の出力部分の電位がＶ_Ｐ２となる。
【００４３】
駆動回路１１ａを健全としてその分圧抵抗２１ａをＲＡ、分圧抵抗２１ｂをＲＢとすると、ＭＯＳＦＥＴ２０のソース・ゲート間電圧ＶＧＳ０は、
ＶＧＳ０＝Ｖ_Ｎ１−Ｖ_ＯＮ＋［｛ＲＢ／（ＲＡ＋ＲＢ）｝
×（Ｖ_Ｐ２−Ｖ_Ｎ１）］・・・（７）
となる。
【００４４】
以上により、中間線電圧検出回路３０、異常判定回路４０及びゲート電圧補正回路５０を設けないときのＭＯＳＦＥＴ２０のソース・ゲート間電圧ＶＧＳ０＝Ｖ_Ｎ１−Ｖ_ＯＮとの電圧差｛ＲＢ／（ＲＡ＋ＲＢ）｝×（Ｖ_Ｐ２−Ｖ_Ｎ１）分がゲート電圧補正回路５０によって補正できるので、ソース・ゲート間電圧ＶＧＳ０の過電圧を抑制することが可能となる。尚、ＭＯＳＦＥＴの故障モードとして，ドレイン・ソース・ゲート間短絡故障した場合でも同様に過電圧を抑制することが可能となる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１に係る自己消弧型素子のゲート出力回路の回路構成図。
【図２】本発明の実施例２に係る自己消弧型素子のゲート出力回路の回路構成図。
【図３】本発明の実施例２の正常時の動作タイムチャート。
【図４】本発明の実施例２の過電圧抑制抵抗が無い場合の異常時の動作タイムチャート。
【図５】本発明の実施例３に係る自己消弧型素子のゲート出力回路の回路構成図。
【符号の説明】
【００４６】
１  自己消弧型素子
２  ゲート出力回路
３  オフゲート出力回路
４  オンゲート出力回路
１０  オフゲート信号回路
１１ａ、１１ｂ、・・・、１１ｎ  駆動回路
１２ａ、１２ｂ、・・・、１２ｎ  駆動回路
１３  コンデンサ
１４ａ、１４ｂ、・・・、１４ｎ  クランプ抵抗
１５、１６  ダイオード
２０  ＭＯＳＦＥＴ
２１ａ、２１ｂ  分圧抵抗
２２  過電圧防止抵抗
３０  中間線電圧検出回路
３１ａ、３１ｂ  分圧抵抗
４０  異常判定回路
４１ａ、４１ｂ  分圧抵抗
４２  ＭＯＳＦＥＴ
５０  ゲート電圧補正回路
５１  ＭＯＳＦＥＴ
５２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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