(57)【要約】【課題】ワードラインとビットラインで配列されたメモリセルを有する少なくとも一つのメモリブロックを含むフラッシュメモリ装置のプログラム方法を提供する。【解決手段】本発明のプログラム方法は、ワードラインのうち選択されたワードラインにプログラム電圧を印加し、選択されたワードラインに隣接する少なくとも一つのワードラインに第１パス電圧を印加し、ワードラインのうち最外郭ワードラインに第２パス電圧を印加することを含む。【選択図】図４
2008269774.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインとビットラインで配列されたメモリセルを有する少なくとも一つのメモリブロックを含むフラッシュメモリ装置のプログラム方法であって、
前記ワードラインのうち選択されたワードラインにプログラム電圧を印加し、前記選択されたワードラインに隣接する少なくとも一つのワードラインにで第１パス電圧を印加し、前記ワードラインのうち最外郭ワードラインに第２パス電圧を印加することを含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２】
前記ワードラインのうち他のワードラインは、前記第１パス電圧より高く前記プログラム電圧より低い電圧で駆動されることを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項３】
前記選択されたワードラインが前記最外郭ワードラインのうちの一つに隣接する時、前記選択されたワードラインに隣接する最外郭ワードラインに前記第２パス電圧より低い第３パス電圧が印加されることを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項４】
前記第２パス電圧は、前記第１パス電圧より低いことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項５】
前記最外郭ワードラインは、ストリング選択ラインと接地選択ラインにそれぞれ隣接することを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項６】
前記フラッシュメモリ装置はＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項７】
複数のストリングを有するメモリブロックと、
プログラム動作の時、プログラム電圧と第１乃至第４パス電圧とを発生するように構成されたワードライン電圧発生回路と、
前記プログラム電圧と前記第１乃至第４パス電圧とを受信する行デコーダ回路と、
前記プログラム動作の間、ワードラインのうち選択されたワードラインに前記プログラム電圧を印加するように、前記選択されたワードラインに隣接する少なくとも一つのワードラインに前記第１パス電圧を印加するように、そして前記ワードラインのうち最外郭ワードラインに前記第２パス電圧を印加するように、前記行デコーダ回路を制御する制御ロジックと、を含み、
前記ストリングそれぞれは、ストリング選択ラインに連結されたストリング選択トランジスタ、接地選択ラインに連結された接地選択トランジスタ、及び前記ストリング及び接地選択トランジスタの間に直列連結されたメモリセルで構成されることを特徴とするフラッシュメモリ装置。
【請求項８】
前記選択されたワードラインが前記最外郭ワードラインのうちの一つに隣接する時、前記制御ロジックは、前記選択されたワードラインに隣接する最外郭ワードラインに前記第２パス電圧より低い前記第３パス電圧を印加するように前記行デコーダ回路を制御することを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記制御ロジックは、前記ワードラインのうち他のワードラインに前記第１パス電圧より高く前記プログラム電圧より低い前記第４パス電圧を印加するように、前記行デコーダ回路を制御することを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記最外郭ワードラインは、前記ストリング選択ラインと前記接地選択ラインとにそれぞれ隣接することを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１１】
前記第２パス電圧は前記第１パス電圧より低いことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１２】
請求項７に記載されたフラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するように構成されたメモリコントローラと、を含むことを特徴とするメモリカード。
【請求項１３】
ワードラインとビットラインで配列されたメモリセルを有する少なくとも一つのメモリブロックを含むフラッシュメモリ装置のプログラム方法であって、
前記ワードラインのうち選択されたワードラインにプログラム電圧を印加し、前記選択されたワードラインに隣接する少なくとも一つのワードラインに第１パス電圧を印加し、前記ワードラインのうち最外郭ワードラインに第２パス電圧を印加し、前記ワードラインのうち他のワードラインに前記第１パス電圧より高く前記プログラム電圧より低い電圧を印加することを含み、
前記選択されたワードラインが前記最外郭ワードラインのうちの一つに隣接する時、前記選択されたワードラインに隣接する最外郭ワードラインに前記第２パス電圧より低い第３パス電圧が印加されることを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項１４】
前記第２パス電圧は前記第１パス電圧より低いことを特徴とする請求項１３に記載のフラッシュメモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳細には、フラッシュメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリは、一般に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤とした応用及びコンピュータのようなディジタルロジック設計における最も必須的なマイクロ電子素子である。従って、高い集積度及び早い速度のための縮小（ｓｃａｌｉｎｇ）により得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は、他のディジタルロジック系列の性能基準の確立に寄与する。
【０００３】
半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに区分される。揮発性半導体メモリ装置において、ロジック情報は、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の場合、双安定フリップ−フロップのロジック状態を設定することで、又ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の場合、キャパシタの充電により格納される。揮発性半導体メモリ装置の場合、電源が印加される間はデータが格納されて読み出され、電源が遮断されるとデータは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は、電源が遮断されてもデータを保存することができる。不揮発性メモリのデータ保存状態は、使用される製造技術によって永久的であるか再プログラム可能である。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、そして消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードの保存のために使用される。なお、単一チップで揮発性及び不揮発性メモリ保存モードの組み合わせが速く、再プログラム可能な不揮発性メモリを要求するシステムで、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置が使用可能である。その上、応用志向業務のための性能を最適化させるために、追加的なロジック回路を含む特定メモリ構造が開発されている。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体で消去及び書き込みが不自由であるため、一般の使用者が記憶内容を新しくすることが容易ではない。これに対し、ＥＥＲＰＯＭは電気的に消去及び書込みが可能なので、継続的な更新を必要とするシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大されている。
【特許文献１】米国特許第５，７１５，１９４号
【特許文献２】米国特許第６，０６１，２７０号
【特許文献３】米国特許第６，６６１，７０７号
【特許文献４】米国特許第７，０３１，１９０６号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、パス電圧ウィンドウを向上させることができるフラッシュメモリ装置及びその動作方法を提供することにある。
本発明の他の目的は、物理的な位置及び選択されたワードラインの位置によってパス電圧を可変できるフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく、本発明の例示的な実施の形態は、ワードラインとビットラインで配列されたメモリセルを有する少なくとも一つのメモリブロックを含むフラッシュメモリ装置のプログラム方法を提供する。前記プログラム方法は、前記ワードラインのうち選択されたワードラインにプログラム電圧を印加し、前記選択されたワードラインに隣接する少なくとも一つのワードラインにで第１パス電圧を印加し、前記ワードラインのうち最外郭ワードラインに第２パス電圧を印加することを含む。
【０００８】
例示的な実施の形態において、前記ワードラインのうち他のワードラインは、前記第１パス電圧より高く前記プログラム電圧より低い電圧で駆動される。
例示的な実施の形態において、前記選択されたワードラインが前記最外郭ワードラインのうちの一つに隣接する時、前記選択されたワードラインに隣接する最外郭ワードラインに前記第２パス電圧より低い第３パス電圧が印加される。
例示的な実施の形態において、前記最外郭ワードラインはストリング選択ラインと接地選択ラインにそれぞれ隣接する。
例示的な実施の形態において、前記フラッシュメモリ装置はＮＡＮＤフラッシュメモリ装置である。
【０００９】
本発明の他の例示的な実施の形態は、複数のストリングを有するメモリブロックと、プログラム動作の時、プログラム電圧と第１乃至第４パス電圧とを発生するように構成されたワードライン電圧発生回路と、前記プログラム電圧と前記第１乃至第４パス電圧とを受信する行デコーダ回路と、前記プログラム動作の間、ワードラインのうち選択されたワードラインに前記プログラム電圧を印加するように、前記選択されたワードラインに隣接する少なくとも一つのワードラインに前記第１パス電圧を印加するように、そして前記ワードラインのうち最外郭ワードラインに前記第２パス電圧を印加するように、前記行デコーダ回路を制御する制御ロジックと、を含み、前記ストリングそれぞれは、ストリング選択ラインに連結されたストリング選択トランジスタ、接地選択ラインに連結された接地選択トランジスタ、及び前記ストリング及び接地選択トランジスタの間に直列連結されたメモリセルで構成されるフラッシュメモリ装置を提供する。
【００１０】
例示的な実施の形態において、前記選択されたワードラインが前記最外郭ワードラインのうちの一つに隣接する時、前記制御ロジックは、前記選択されたワードラインに隣接する最外郭ワードラインに前記第２パス電圧より低い前記第３パス電圧を印加するように前記行デコーダ回路を制御する。
例示的な実施の形態において、前記制御ロジックは、前記ワードラインのうち他のワードラインに前記第１パス電圧より高く前記プログラム電圧より低い前記第４パス電圧を印加するように、前記行デコーダ回路を制御する。
例示的な実施の形態において、前記最外郭ワードラインは、前記ストリング選択ラインと前記接地選択ラインにそれぞれ隣接する。
【００１１】
本発明のまた他の例示的な実施の形態は、ワードラインとビットラインで配列されたメモリセルを有する少なくとも一つのメモリブロックを含むフラッシュメモリ装置のプログラム方法であって、前記プログラム方法は、前記ワードラインのうち選択されたワードラインにプログラム電圧を印加し、前記選択されたワードラインに隣接する少なくとも一つのワードラインに第１パス電圧を印加し、前記ワードラインのうち最外郭ワードラインに第２パス電圧を印加し、前記ワードラインのうち他のワードラインに前記第１パス電圧より高く前記プログラム電圧より低い電圧を印加することを含み、前記選択されたワードラインが前記最外郭ワードラインのうちの一つに隣接する時、前記選択されたワードラインに隣接する最外郭ワードラインに前記第２パス電圧より低い第３パス電圧が印加される。
【発明の効果】
【００１２】
本発明によれば、パス電圧ウィンドウを拡張することが可能であり、その結果、ブースト効率が向上し、プログラム特性が向上する。
【発明を実施するための最良の形態】
【００１３】
上記の一般的な説明及び下記の詳細な説明は全て例示的だということが理解されるべきであり、請求される発明の付加的な説明が提供されるとみなされるべきである。
参照符号が本発明の好ましい実施の形態に詳しく表示されており、その例が参照図面に示されている。可能な如何なる場合にも、同一の参照符号が同一のまたは類似する部分を参照するために説明及び図面に使用される。
【００１４】
下記で、本発明の特徴及び機能を説明するための例としてフラッシュメモリ装置が使用される。しかし、当技術分野に精通する人はここに記載した内容によって本発明の他の利点及び性能を容易に理解できるであろう。なお、本発明は他の実施の形態により具現または適用することができる。さらに、詳細な説明は、本発明の範囲、技術的思想及び他の目的から逸脱せず観点及び応用によって修正または変更することができる。
【００１５】
一般に、ストリング選択ラインＳＳＬとそれに隣接するワードライン（以下、第１最外郭ワードラインと称する）との間の距離は、ワードライン同士の距離より広い。同じく、接地選択ラインＧＳＬとそれに隣接するワードライン（以下、第２最外郭ワードラインと称する）との間の距離は、ワードライン同士の距離より広い。これは最外郭ワードラインそれぞれのカップリング比が増加することを意味する。最外郭ワードラインそれぞれのカップリング比の増加はパス電圧の増加に対する制限要因として作用するようになる。例えば、パス電圧が高かったら、プログラム禁止されたメモリセルを含むストリングのチャンネル電圧が高くブーストされる一方、プログラムされるメモリセルを含むストリングのメモリセルはソフトプログラムされることがある。したがって、パス電圧はチャンネルブースト効率及びプログラム特性を考慮して決定される。
【００１６】
本発明のフラッシュメモリ装置によれば、選択されないワードラインに印加されるパス電圧は、ワードライン（すなわち、最外郭ワードライン）の物理的な位置及び選択されたワードラインの物理的な位置によって可変的に決まる。例えば、ワードラインの物理的な位置及び選択されたワードラインの物理的な位置にかかわらず決まったパス電圧は、「ＶＰＡＳＳ」と表記される。基本的に、選択されたワードラインに隣接するワードラインには、ＶＰＡＳＳ電圧より△Ｖ１ほど低い電圧（以下、「ＶＰＡＳＳ１」と表記する）が供給される。最外郭ワードラインのそれぞれには、ＶＰＡＳＳ電圧より△Ｖ２ほど低い電圧（以下、「ＶＰＡＳＳ２」と表記する）が供給される。最外郭ワードラインに隣接するワードラインにプログラム電圧が供給される場合、（即ち、最外郭ワードラインに隣接するたワードラインが選択される場合）、最外郭ワードラインにはＶＰＡＳＳ電圧より△Ｖ３ほど低い電圧（以下、「ＶＰＡＳＳ３」と表記する）が供給され、選択されたワードラインに隣接するワードラインにはＶＰＡＳＳ１電圧が供給される。ここで、△Ｖ２は、△Ｖ１より大きく△Ｖ３より小さく設定される（△Ｖ１＜△Ｖ２＜△Ｖ３）。
【００１７】
このようなバイアス条件によれば、カップリング比の差にかかわらずパス電圧ウィンドウを広く定めることが可能であり、その結果、チャンネルブースト効率及びプログラム特性が向上するようになる。これに対しては、後で詳しく説明する。
【００１８】
図１は、本発明によるフラッシュメモリ装置を概略的に示すブロック図である。本発明によるフラッシュメモリ装置は、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲフラッシュメモリ装置など）に適用できることは、当分野における通常の知識を習得した者に自明である。
【００１９】
図１を参照すれば、本発明によるフラッシュメモリ装置は、１ビットそして／またはＮビットデータ情報（Ｎは２または２より大きい整数）を格納するメモリセルアレイを含む。メモリセルアレイは複数のメモリブロックで構成される。図示の便宜上、図１には一つのメモリブロック１００が図示されている。メモリブロック１００は、ビットラインＢＬ０〜ＢＬｎ−１にそれぞれ連結されたストリング１０１を含む。各ストリング１０１は、ストリング選択トランジスタ、接地選択トランジスタ及び選択トランジスタの間に直列連結されたメモリセルで構成される。各ストリング１０１において、ストリング選択トランジスタはストリング選択ラインＳＳＬにより制御され、接地選択トランジスタは接地選択ラインＧＳＬにより制御され、メモリセルは対応するワードラインＷＬ０〜ＷＬ３１によりそれぞれ制御される。ビットラインＢＬ０〜ＢＬｎ−１はページバッファ回路１１０に連結されている。ページバッファ回路１１０は、制御ロジック１２０により制御され、動作モードによって書き込みドライバ回路または感知増幅器回路として動作する。例えば、ページバッファ回路１１０は、プログラム動作モードで書き込みドライバ回路として、そして読み出し動作モードで感知増幅器回路として動作する。図面には図示されていないが、ページバッファ回路１１０は、ビットラインＢＬ０〜ＢＬｎ−１にそれぞれ連結されるか又はビットライン対にそれぞれ連結されたページバッファを含む。列デコーダ回路１３０は制御ロジック１２０により制御され、ページバッファ回路１１０と外部（例えば、メモリコントローラ）との間のデータ伝送経路を提供する。
【００２０】
続いて図１を参照すれば、本発明によるフラッシュメモリ装置は、ワードライン電圧発生回路１４０及び行デコーダ回路１５０をさらに含む。ワードライン電圧発生回路１４０は、制御ロジック１２０により制御され、動作モードに必要なワードライン電圧（例えば、プログラム電圧、パス電圧、読み出し電圧など）を発生する。ワードライン電圧発生回路１４０は、プログラム電圧発生器１４１及びパス電圧発生器１４２を含む。プログラム電圧発生器１４１は、プログラム動作の間、選択されたワードラインに供給されるプログラム電圧を発生する。パス電圧発生器１４２は、プログラム動作の間、非選択されたワードラインに供給されるパス電圧ＶＰＡＳＳ、ＶＰＡＳＳ１、ＶＰＡＳＳ２、ＶＰＡＳＳ３を発生する。プログラム及びパス電圧ＶＰＧＭ、ＶＰＡＳＳ、ＶＰＡＳＳ１、ＶＰＡＳＳ２、ＶＰＡＳＳ３は行デコーダ回路１５０に供給される。上述したように、ＶＰＡＳＳ電圧はＶＰＡＳＳ１電圧より△Ｖ１ほど高く、ＶＰＡＳＳ電圧はＶＰＡＳＳ２電圧より△Ｖ２ほど高く、ＶＰＡＳＳ電圧はＶＰＡＳＳ３電圧より△Ｖ３ほど高い。ここで、△Ｖ１は△Ｖ２より低く、△Ｖ２は△Ｖ３より低い（△Ｖ１＜△Ｖ２＜△Ｖ３）。
【００２１】
行デコーダ回路１５０は、制御ロジック１２０により制御され、選択されたワードライン及び非選択されたワードラインを、ワードライン電圧発生回路１４０からの対応するワードライン電圧（例えば、プログラム電圧及びパス電圧）でそれぞれ駆動する。行デコーダ回路１５０は、第１デコード及び駆動ブロック１５１、第２デコード及び駆動ブロック１５２、及びスイッチブロック１５３を含む。第１デコード及び駆動ブロック１５１は、ブロックアドレスＢＡに応じてブロックワードラインＢＬＫＷＬを高電圧（プログラム電圧より高い）で駆動する。第２デコード及び駆動ブロック１５２は、第１ドライバ（図面には「ＳＳ」と表記される）１５２ａ、第２ドライバ（図面には「ＧＳ」と表記される）１５２ｂ、及び第３ドライバ（図面には「Ｓｉ」と表記される）１５２ｃで構成される。第１ドライバ１５２ａは、ストリング選択ラインＳＳＬに対応する信号ラインＳＳを電源電圧または接地電圧で駆動するように構成される。第２ドライバ１５２ｂは、接地選択ラインＧＳＬに対応する信号ラインＧＳを電源電圧または接地電圧で駆動するように構成される。第３ドライバ１５２ｃは、ページアドレスＰＡに応じて、ワードラインＷＬ０〜ＷＬ３１にそれぞれ対応する信号ラインＳ０〜Ｓ３１を、対応するワードライン電圧（例えば、プログラム電圧、パス電圧を、読み出し電圧など）で駆動する。これに対しては後で詳しく説明する。スイッチブロック１５３は、ブロックワードラインＢＬＫＷＬにより制御され、第２デコード及び駆動ブロック１５２の出力ＳＳ、Ｓ３１〜Ｓ０、ＧＳを、対応するラインＳＳＬ、ＷＬ３１〜ＷＬ０、ＧＳＬにそれぞれ電気的に連結する。スイッチブロック１５３を構成するトランジスタは、当分野においてよく知られている高電圧トランジスタで構成される。
【００２２】
本発明のフラッシュメモリ装置によれば、プログラム動作が行われる時、選択されたワードラインに隣接するワードラインにはＶＰＡＳＳ電圧より△Ｖ１ほど低いＶＰＡＳＳ１電圧が供給される。この時、選択されたワードラインが最外郭ワードラインＷＬ０、ＷＬ３１に隣接しない場合、最外郭ワードラインＷＬ０、ＷＬ３１それぞれにはＶＰＡＳＳ電圧より△Ｖ２ほど低いＶＰＡＳＳ２電圧が供給される。これに対し、最外郭ワードラインＷＬ０またはＷＬ３１に隣接するワードラインＷＬ１またはＷＬ３０にプログラム電圧Ｖｐｇｍが供給される場合、即ち、最外郭ワードラインＷＬ０またはＷＬ３１に隣接するワードラインＷＬ１またはＷＬ３０が選択される場合、最外郭ワードラインＷＬ０またはＷＬ３１にはＶＰＡＳＳ電圧より△Ｖ３ほど低いＶＰＡＳＳ３電圧が供給され、選択されたワードラインに隣接するワードラインにはＶＰＡＳＳ１電圧が供給される。この時、他のワードラインはＶＰＡＳＳ電圧で駆動される。このようなバイアススキームによれば、パス電圧ウィンドウを拡張することが可能であり、その結果、ブースト効率が向上し、プログラム特性が向上する。これに対しては後で詳しく説明する。
【００２３】
当分野における熟練した者によく知られているように、選択ワードラインに連結された非選択されたメモリセルをプログラムせず、同一のワードライン上に連結された選択メモリセルをプログラムしようとする時、一つの問題点が生ずる。選択ワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたメモリセル（またはプログラムされるメモリセル）だけでなく選択ワードラインに沿って配列された選択されないメモリセル（またはプログラム禁止されるメモリセル）にも印加される。このような場合、選択ワードライン上に連結された選択されないメモリセルがプログラムされ得る。選択ワードラインに連結された非選択メモリセルの意図しないプログラムは、「プログラムディスターブ」と称される。一方、メモリセルは非選択ワードラインに印加されるパス電圧によりプログラムされ得る。非選択ワードラインに連結された非選択されたメモリセルの意図しないプログラムは、「パス電圧ディスターブ」と称される。
【００２４】
上述したプログラム及びパス電圧ディスターブ現象は、特許文献１に「ＢＩＡＳ  ＳＣＨＥＭＥ  ＯＦ  ＰＲＯＧＲＡＭ  ＩＮＨＩＢＩＴ  ＦＯＲ  ＲＡＮＤＯＭ  ＰＲＯＧＲＡＭＭＩＮＧ  ＩＮ  Ａ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ」という題目で、特許文献２に「ＭＥＴＨＯＤ  ＦＯＲ  ＰＲＯＧＲＡＭＭＩＮＧ  Ａ  ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＣＯＮＴＲＯＬ」という題目で、特許文献３に「ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＮＡＮＤ−ＴＹＰＥ  ＦＬＡＳＨ  ＭＥＭＯＲＹ」という題目で、そして特許文献４に「ＳＴＲＵＣＴＵＲＥ  ＦＯＲ  ＴＥＳＴＩＮＧ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＴＥＳＴＩＮＧ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ」という題目で各々詳細に説明されており、本出願の参照として含まれる。
【００２５】
プログラム禁止されたメモリセルの位置とパス電圧の間には、下記のような相関関係が存在する。図２に示すように、パス電圧が低い場合、プログラムディスターブに対するプログラム防止効果があるが、プログラム禁止されたメモリセルがプログラムディスターブにより望ましくなくソフトプログラムされ得る。即ち、パス電圧が低い場合、プログラム禁止されたメモリセルのチャンネル電圧が所望の電圧まで昇圧されないため、プログラム禁止されたメモリセルがソフトプログラムされ得る。一方、パス電圧が高い場合、プログラム禁止されたメモリセルに対するプログラム防止効果がある反面、プログラム禁止されたメモリセルがパス電圧ディスターブにより望ましくなくプログラムされ得る。即ち、パス電圧が高い場合、そのようなパス電圧により、プログラム禁止されたメモリセルがソフトプログラムされ得る。したがって、上述の相関関係を考慮してパス電圧の範囲を適切に設定することが重要である。かかるパス電圧の範囲を「パス電圧ウィンドウ」と称する。
【００２６】
パス電圧は、プログラムディスターブ及びパス電圧ディスターブを考慮してパス電圧ウィンドウ内の任意電圧（例えば、中央に位置する電圧）に設定される。このような方式で定まったパス電圧から、次のような問題点が発生する。
【００２７】
よく知られているように、ストリング選択ラインと最外郭ワードラインとの間の距離は、ワードライン同士の距離より長い。これは、最外郭ワードラインに対応するメモリセルのフローティングゲートのカップリング比が相対的に増加することを意味する。したがって、最外郭ワードラインにパス電圧が印加される時、最外郭ワードラインに対応するメモリセルのフローティングゲートに誘導される電圧が、他のワードラインそれぞれに対応するメモリセルのフローティングゲートに誘導される電圧より高くなる。このような理由から、パス電圧の増加は最外郭ワードラインにより制限される。例えば、パス電圧が１０Ｖで決まる時、最外郭ワードラインに対応するメモリセルのフローティングゲートに誘導される電圧が、他のワードラインそれぞれに対応するメモリセルのフローティングゲートに誘導される電圧より高くなる。このような場合、パス電圧が供給されるプログラム禁止されたメモリセルはソフトプログラムされる。したがって、パス電圧はさらに低い電圧で制限される。パス電圧が低く制限されることで、チャンネルブースト効率が低下する。これは、プログラム特性、すなわち、プログラム禁止特性が低下することを意味する。
【００２８】
このような問題点を解決するため、図３Ａに示すように、本発明のフラッシュメモリ装置の場合、プログラム動作が行われる時、選択されたワードラインＷＬｉに隣接するワードラインＷＬｉ−１、ＷＬｉ＋１にはＶＰＡＳＳ電圧より△Ｖ１ほど低いＶＰＡＳＳ１電圧が供給される。この時、最外郭ワードラインＷＬ０、ＷＬ３１それぞれにはＶＰＡＳＳ電圧より△Ｖ２ほど低いＶＰＡＳＳ２電圧が供給される。ここで、ＶＰＡＳＳ２電圧はカップリング比を考慮して決まる。最外郭ワードラインＷＬ０、ＷＬ３１にＶＰＡＳＳ２電圧が印加されても、ビットラインに電源電圧が印加されるストリングのチャンネル電圧は相対的に大きいカップリング比により十分に昇圧される。これに対し、図３Ｂまたは図３Ｃに示すように、最外郭ワードラインＷＬ０またはＷＬ３１に隣接するワードラインＷＬ１またはＷＬ３０にプログラム電圧Ｖｐｇｍが供給される場合、即ち、最外郭ワードラインＷＬ０またはＷＬ３１に隣接するワードラインＷＬ１またはＷＬ３０が選択される場合、最外郭ワードラインＷＬ０またはＷＬ３１にはＶＰＡＳＳ電圧より△Ｖ３ほど低いＶＰＡＳＳ３電圧が供給され、選択されたワードラインＷＬ０またはＷＬ３１に隣接するワードラインＷＬ２またはＷＬ２９にはＶＰＡＳＳ１電圧が供給される。この時、他のワードラインはＶＰＡＳＳ電圧で駆動される。このようなバイアス条件によれば、図４に示すように、各ワードラインの電圧はＶＰＡＳＳ電圧以上増加しない。即ち、最外郭ワードラインに印加されるパス電圧により制限されないので、最大パス電圧を高めることが可能である。すなわち、パス電圧ウィンドウを広く設定することが可能である。これは、パス電圧を相対的に高く設定しても、プログラムディスターブ及びパス電圧ディスターブを抑制しながらチャンネルブースト効率及びプログラム特性が向上することを意味する。
【００２９】
フラッシュメモリ装置は、電力が遮断されても格納されたデータを維持できる不揮発性メモリ装置である。セルラーホン、ＰＤＡ、デジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３プレーヤのようなモバイル装置の使用増加に伴い、フラッシュメモリ装置は、データストレージだけでなくコードストレージとしてもっと広く使用される。なお、フラッシュメモリ装置は、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使用することができる。本発明によるフラッシュメモリ装置を含むコンピューティングシステムが図５に概略的に示されている。本発明によるコンピューティングシステム２０００は、バス２００１に電気的に連結されたマイクロプロセッサ２１００、ユーザインタフェース２２００、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム２６００、メモリコントローラ２４００、及びフラッシュメモリ装置２５００を含む。フラッシュメモリ装置２５００は、図１に図示されたものと実質的に同様に構成される。フラッシュメモリ装置２５００には、マイクロプロセッサ２１００により処理された／処理されるＮビットデータ（Ｎは１または１より大きい整数）がメモリコントローラ２４００を介して格納される。本発明によるコンピューティングシステム２０００がモバイル装置である場合、コンピューティングシステム２０００の動作電圧を供給するためのバッテリ２３００が追加的に提供される。図面に図示されてはいないが、本発明によるコンピューティングシステム２０００には応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ：Ｃｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭなどがさらに提供され得ることは、当分野における通常的な知識を習得した者には自明である。フラッシュメモリ装置とメモリコントローラとがメモリシステムとしてメモリカード形態で構成され得ることは、当分野における通常的な知識を習得した者には自明である。
【００３０】
以上、本発明による回路の構成及び動作を上記の説明及び図面によって図示したが、これは例として説明したものに過ぎず、本発明の技術的思想から逸脱しない範囲内で様々な変化及び変更が可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明によるフラッシュメモリ装置を示すブロック図である。
【図２】パス電圧ウィンドウを説明するための図である。
【図３Ａ】本発明によるフラッシュメモリ装置のプログラム動作の際ワードラインバイアス条件を示す図である。
【図３Ｂ】本発明によるフラッシュメモリ装置のプログラム動作の際ワードラインバイアス条件を示す図である。
【図３Ｃ】本発明によるフラッシュメモリ装置のプログラム動作の際ワードラインバイアス条件を示す図である。
【図４】本発明によるフラッシュメモリ装置のプログラム動作の際パス電圧変化を示す図である。
【図５】本発明によるフラッシュメモリ装置を含むコンピューティングシステムを示す図である。
【符号の説明】
【００３２】
１００    メモリブロック
１１０    ページバッファ
１２０    制御ロジック
１３０    列デコーダ回路
１４０    ワードライン電圧発生回路
１５０    行デコーダ回路
【図１】
2008269774.tif 000003
【図２】
2008269774.tif 000004
【図３Ａ】
2008269774.tif 000005
【図３Ｂ】
2008269774.tif 000006
【図３Ｃ】
2008269774.tif 000007
【図４】
2008269774.tif 000008
【図５】
2008269774.tif 000009