(57)【要約】【目的】静電破壊に対して必要な保護性能を備える共に製造が容易な半導体集積回路及び製造方法を提供する。【構成】埋め込み酸化膜上に形成されるＳＯＩ層の一部を各々が含む複数のＭＯＳＦＥＴを含み、該複数のＭＯＳＦＥＴのうちの少なくとも１つがＥＳＤ保護トランジスタとして動作する半導体集積回路であり、該ＥＳＤ保護トランジスタは、該ＳＯＩ層上に形成されているゲート領域と、第１導電型を有すると共に該ＳＯＩ層のうちで該ゲート領域と該埋め込み酸化膜との間に形成されている第１導電型領域と、第２導電型を有すると共に該ＳＯＩ層のうちで該第１導電型領域を挟んで互いに対向する２つの第２導電型領域とを含み、 該第１導電型領域は、第１導電型濃度の高い領域をその深さ方向の中間位置よりも該埋め込み酸化膜に近い方に有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜上に形成されるＳＯＩ層の一部を各々が含む複数のＭＯＳＦＥＴを含み、前記複数のＭＯＳＦＥＴのうちの少なくとも１つがＥＳＤ保護トランジスタとして動作する半導体集積回路であって、
前記ＥＳＤ保護トランジスタは、
前記ＳＯＩ層上に形成されているゲート領域と、
第１導電型を有すると共に前記ＳＯＩ層のうちで前記ゲート領域と前記埋め込み酸化膜との間に形成されている第１導電型領域と、
第２導電型を有すると共に前記ＳＯＩ層のうちで前記第１導電型領域を挟んで互いに対向する２つの第２導電型領域と、を含み、
前記第１導電型領域は、第１導電型濃度の高い領域をその深さ方向の中間位置よりも前記埋め込み酸化膜に近い方に有することを特徴とする半導体集積回路。
【請求項２】
前記第１導電型濃度の分布が調整されていることに代えて、前記ＥＳＤ保護トランジスタにおけるＳＯＩ層の膜厚が他のトランジスタにおけるＳＯＩ層の膜厚に比してより大なることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ＥＳＤ保護トランジスタのＳＯＩ層は、前記第１導電型領域と前記第２導電型領域とに接するＬＤＤ領域を有することを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路を製造する製造方法であって、
前記ＥＳＤ保護トランジスタの少なくともボディ領域に対応する開口部分を備えるレジスト膜を前記ＳＯＩ層の上に形成するレジスト膜形成工程と、
前記開口部分に通して前記第１導電型に対応する不純物イオンを注入しつつ、そのエネルギ強度を変化せしめることで前記第１導電型濃度を調整する濃度調整ステップと、
を含むことを特徴とする製造方法。
【請求項５】
請求項２記載の半導体集積回路を製造する製造方法であって、
前記ＥＳＤ保護トランジスタを除く他のトランジスタに対応する開口部分を備える酸化防止膜を前記ＳＯＩ層の上に形成する酸化防止膜形成工程と、
前記開口部分により露出するＳＯＩ層に対して酸化及びエッチング処理を施すことで前記ＥＳＤ保護トランジスタにおけるＳＯＩ層の膜厚を調整する膜厚調整ステップと、
を含むことを特徴とする製造方法。
【請求項６】
支持基板を含むＳＯＩウエハ上の複数のＭＯＳＦＥＴから構成され、外部信号端子と電源端子と接地端子とに各々が接続される機能回路及びＥＳＤ保護回路を含む半導体集積回路であって、
前記ＥＳＤ保護回路は、
前記接地端子に接続されたゲートと前記外部信号端子に接続されたドレインと前記接地端子に接続されたソースとを備える第１保護ＭＯＳＦＥＴと、
前記第１保護ＭＯＳＦＥＴと同一導電型を有し、前記接地端子に接続されたゲートと前記電源端子に接続されたドレインと前記外部信号端子に接続されたソースとを備える第２保護ＭＯＳＦＥＴと、
前記接地端子と前記支持基板とを接続する基板線と、
を含むこと特徴とする半導体集積回路。
【請求項７】
前記基板線は、前記接地端子に接続されると共に前記ＳＯＩウエハの表面に形成されるメタル配線と、前記メタル配線に接続される共に前記ＳＯＩウエハの内部に伸張して前記支持基板に接続されるコンタクトと、を含むこと特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記コンタクトは、前記支持基板との間に形成される高濃度領域を介して前記支持基板に接続されること特徴とする請求項７記載の半導体集積回路。
【請求項９】
請求項６記載の保護ＭＯＳＦＥＴを製造する製造方法であって、
ＳＯＩウエハの上にゲート領域を形成するゲート領域形成工程と、
前記ゲート領域の周りにあるフィールド領域に前記支持基板に至る開口部を形成する開口部形成工程と、
イオン注入処理を行って、前記ゲート領域下方にドレイン領域及びソース領域を形成すると同時に前記開口部を介して露出した支持基板上に高濃度領域を形成する領域形成工程と、
形成された各領域に対して同時にイオン活性化処理を行うイオン活性化工程と、
形成された各領域に各々が至る複数のコンタクトと、前記コンタクト間を接続するメタル配線とからなる基板線を形成する基板線形成工程と、
を含むことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）基板を用いたＳＯＩ−ＣＭＯＳデバイスにより構成される半導体集積回路に関し、特に、該ＣＭＯＳデバイスをＥＳＤ（Electro-Static Damage）すなわち静電破壊から保護するための保護回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
特許文献１に開示される特許は、ＣＭＯＳトランジスタのゲート電極形成時に、入力保護回路部領域にも電極を形成し、ＣＭＯＳトランジスタのソース・ドレイン形成時に、該電極をマスクとして不純物を拡散させることによって、該入力保護回路部にダイオードを形成することで工程数を増加させることなく、入力保護回路部を備えた半導体集積回路を形成することができるとしている。
【０００３】
特許文献２には、入力保護回路が形成されるＳＯＩ層の厚さを、高速動作が要求される回路部分における完全空乏化されるＳＯＩ層の厚さよりも厚くする技術が記載されている。また、特許文献３には、保護素子のＰＮ接合部分をアモルファス化する技術が記載されている。さらに、特許文献４に開示される内容には、ＥＳＤ保護素子を支持基板に形成する技術が記載されている。
【０００４】
ところで、バルクＣＭＯＳデバイスではＰ／Ｎ型ＭＯＳトランジスタがウエル層にて分離されている。これに対し、ＳＯＩ−ＣＭＯＳデバイスは、シリコン支持基板と埋め込み酸化膜（ＢＯＸ：Buried Oxide）にて分離され，各素子間はＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜にて完全に分離されており、動作素子領域（ＳＯＩ層と呼ぶ）を絶縁体にて完全分離する構造を持っている。またＳＯＩ層の厚みが薄く（通常＜５０ｎｍ）、チャネル下のボディ領域がすべて空乏化しているものを完全空乏型（ＦＤ：Fully Depleted）ＳＯＩ、ＳＯＩ層が厚く（通常＞１００ｎｍ）、ボディ領域底部に空乏化されていない領域を持つものを部分空乏型（ＰＤ：Partially Depleted）ＳＯＩと呼ばれている。ＦＤ−ＳＯＩは、素子動作時に発生した多数キャリアがボディ部に蓄積され難いことからＰＤ−ＳＯＩに比べて基板浮遊効果が起こり難く、低電圧且つ低消費電流での動作が得られるという利点がある。
【特許文献１】特許３４１５４０１号
【特許文献２】特開平６−３１８７０２号公報
【特許文献３】特開平８−１２５０３０号公報
【特許文献４】特開２００２−３１３９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＤ−ＳＯＩで内部回路を構成した場合、静電破壊現象からかかる内部回路を保護するための保護回路は、製造プロセス上の難易度や工程上の制約から内部回路と同様にＦＤ構造にて形成するのが通常である。このように、必要な保護特性を得るに必要な保護回路を実現する上で製造上の制約がある。
【０００６】
例えば、保護回路に用いられる保護トランジスタは、想定される最大のサージ電流が発生した場合にそれを速やかに流すことによって内部回路への流入を防止することが求められる。そのため、保護トランジスタの性能として、想定される最大のサージ電流を流し切るだけの電流駆動特性や応答特性が必要であり、そのゲート幅もかかる特性に見合うサイズが必要となる。
【０００７】
十分なサージ電流を流すためにゲート幅を大きくした場合には、保護トランジスタに寄生的に形成される裏面チャネルが一様に形成されない場合があり、局所的に形成された裏面チャネルのみを通して大きなサージ電流が流れることにより、結果として保護トランジスタ自身が破壊されてしまう懸念がある。保護トランジスタの裏面チャネルの形成を適切に抑止或いは一様化する構造が望まれている。
【０００８】
本発明はかかる問題に鑑みて考案されたものであり、その目的は、静電破壊に対して必要な保護性能を備える共に製造が容易な半導体集積回路及び製造方法を提供することである。
【課題を解決するための手段】
【０００９】
請求項１に係る半導体集積回路は、埋め込み酸化膜上に形成されるＳＯＩ層の一部を各々が含む複数のＭＯＳＦＥＴを含み、該複数のＭＯＳＦＥＴのうちの少なくとも１つがＥＳＤ保護トランジスタとして動作する半導体集積回路であり、該ＥＳＤ保護トランジスタは、該ＳＯＩ層上に形成されているゲート領域と、第１導電型を有すると共に該ＳＯＩ層のうちで該ゲート領域と該埋め込み酸化膜との間に形成されている第１導電型領域と、第２導電型を有すると共に該ＳＯＩ層のうちで該第１導電型領域を挟んで互いに対向する２つの第２導電型領域とを含み、 該第１導電型領域は、第１導電型濃度の高い領域をその深さ方向の中間位置よりも該埋め込み酸化膜に近い方に有することを特徴とする。
【００１０】
請求項４に係る製造方法は、請求項１記載の半導体集積回路を製造する製造方法であり、該ＥＳＤ保護トランジスタのボディ領域に対応する開口部分を備えるレジスト膜を該ＳＯＩ層の上に形成するレジスト膜形成工程と、該開口部分に通して該第１導電型に対応する不純分イオンを注入しつつ、そのエネルギ強度を変化せしめることで該第１導電型濃度を調整する濃度調整ステップとを含むことを特徴とする。
【００１１】
請求項６に係る半導体集積回路は、支持基板を含むＳＯＩウエハ上の複数のＭＯＳＦＥＴから構成され、外部信号端子と電源端子と接地端子とに各々が接続される機能回路及びＥＳＤ保護回路を含む半導体集積回路であり、該ＥＳＤ保護回路は、該接地端子に接続されたゲートと該外部信号端子に接続されたドレインと該接地端子に接続されたソースとを備える第１保護ＭＯＳＦＥＴと、該第１保護ＭＯＳＦＥＴと同一導電型を有し、該接地端子に接続されたゲートと該電源端子に接続されたドレインと該外部信号端子に接続されたソースとを備える第２保護ＭＯＳＦＥＴと、該接地端子と該支持基板とを接続する基板線と、を含むこと特徴とする。
【００１２】
請求項９に係る製造方法は、請求項６記載の保護ＭＯＳＦＥＴを製造する製造方法であり、ＳＯＩウエハの上にゲート領域を形成するゲート領域形成工程と、
該ゲート領域の周りにあるフィールド領域に該支持基板に至る開口部を形成する開口部形成工程と、イオン注入処理を行って、該ゲート領域下方にドレイン領域及びソース領域を形成すると同時に該開口部を介して露出した支持基板上に高濃度領域を形成する領域形成工程と、形成された各領域に対して同時にイオン活性化処理を行うイオン活性化工程と、形成された各領域に各々が至る複数のコンタクトと、該コンタクト間を接続するメタル配線とからなる基板線を形成する基板線形成工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明による半導体集積回路及び製造方法によれば、保護トランジスタにおけるボディ領域の略全域に生じるべき空乏層の生成が埋め込み酸化膜の近傍で抑止される構成が与えられる。これにより静電破壊に対して必要な保護性能を備える共に製造が容易となる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１は、本発明の第１の実施例を示し、本発明による半導体集積回路の断面を示している。半導体集積回路１０は、少なくとも１つの保護回路２０と少なくとも１つの内部回路３０とを含んでいる。
【００１５】
半導体集積回路１０は、ＳＯＩ（Silicon On Insulator）構造を有し、シリコン基板１１上に形成される埋め込み酸化膜（ＢＯＸ層）１２上にさらに形成される活性シリコン層（ＳＯＩ層）に対してソース領域及びドレイン領域が形成される。かかる構造により、ソース及びドレイン領域と基板との間の寄生容量が小さくなり、高速且つ低電力動作が可能となる。また、ＢＯＸ層により各素子が完全分離されるためラッチアップが起こらなくなり、高密度レイアウトが可能となる。しかしその一方で、ＳＯＩ構造では半導体薄膜層の下に絶縁層があるため半導体薄膜層に静電気等によって高電圧が誘起された場合に静電破壊（ＥＳＤ：Electro-Static Damage）され易い。
【００１６】
保護回路２０は、内部回路３０をかかる静電破壊から保護する回路である。内部回路３０は、少なくともＣＭＯＳ構成をなす複数のトランジスタを含み、任意の所望機能に応じた回路構成を備える。
【００１７】
内部回路３０について詳細に見ると、埋め込み酸化膜１２上に予め形成されたＳＯＩ層に対してイオン注入することにより形成されるソース領域３１及びドレイン領域３３と、ソース領域３１及びドレイン領域３３に挟まれるようにしてＳＯＩ層に形成されるボディ領域３５と、ボディ領域３５上に積層されたゲート酸化膜３４上に配置されるポリシリコン膜からなるゲート領域３２とからなり、１つのＭＯＳ型電界効果トランジスタを構成する。該構成はｐＭＯＳ型であってもｎＭＯＳ型であっても良い。ＳＯＩ層の厚さＤ１は、例えば０．０５μｍである。ソース領域３１及びドレイン領域３３の両側には、予め形成されたＳＯＩ層に対して酸化熱処理を施すことで素子分離層１３ｂが形成されている。ソース領域３１、ゲート領域３２及びドレイン領域３３は、適切なコンタクトメタル等の部材を介して外部の電流路に接続されている。
【００１８】
保護回路２０について詳細に見ると、埋め込み酸化膜１２上に予め形成されたＳＯＩ層に対してイオン注入することにより形成されるソース領域２１及びドレイン領域２３と、ソース領域２１及びドレイン領域２３に挟まれるようにしてＳＯＩ層に形成されるボディ領域２５と、ボディ領域２５上に積層されたゲート酸化膜２４上に配置されるポリシリコン膜からなるゲート領域２２とからなり、１つのＭＯＳ型電界効果トランジスタを構成する。該構成はｐＭＯＳ型であってもｎＭＯＳ型であっても良い。例えば、該電界効果トランジスタをｎＭＯＳ型とすると、ソース領域２１及びドレイン領域２３は第２導電型としてｎ型を有し、ボディ領域２２は第１導電型としてｐ型を有する。
【００１９】
ＳＯＩ層の厚さＤ１は、保護回路２０及び内部回路３０に亘って略同一の厚さであり、例えば、０．０５μｍである。ソース領域２１及びドレイン領域２３の両側には、予め形成されたＳＯＩ層に対して酸化熱処理を施すことで素子分離層１３ａが形成されている。ソース領域２１、ゲート領域２２及びドレイン領域２３は、適切なコンタクトメタル等の部材を介して接地端子ＧＮＤ若しくは電源端子ＶＤＤに接続されている（図２参照）。
【００２０】
本発明の１つの特徴として、ボディ領域２５に高濃度の高濃度領域２５１が形成されている。これにより、内部回路３０をＦＤ−ＳＯＩで形成する一方で、保護回路２０のトランジスタをＰＤ−ＳＯＩで形成している。すなわち、保護回路２０のトランジスタのボディ領域（ＳＯＩ層）の底部、すなわちその深さ方向の中間位置から見て埋め込み酸化膜（ＢＯＸ層）１２に近い方にチャネル濃度が高めに設定されることにより、ボディ領域における空乏層が伸び難くなることでＰＤ型のトランジスタが形成されている。
【００２１】
尚、本発明による半導体記憶装置の保護回路２０及び／または内部回路３０に含まれるＭＯＳ型電界効果トランジスタには、短チャネル効果を抑止するためのＬＤＤ（Lightly Doped Drain）領域を含んでもよい。この場合、各トランジスタにおけるＳＯＩ層においてゲート領域とはゲート酸化膜を隔てたソース領域及びドレイン領域の近傍にＬＤＤ領域としてのエクステンション領域が設けられる。ＬＤＤ領域を含む構造とすることで、サージ電流が入った際における保護回路２０の電流駆動能力をより高めることができる。
【００２２】
図２は、図１に示された半導体集積回路１０の等価回路を示している。ここで、内部回路３０が、接地端子ＧＮＤと電源端子ＶＤＤに接続されると共に、入力端子ＰＡＤから入力される入力電圧Ｖｉｎが保護抵抗４０を介して入力され、通常、内部回路３０に含まれるＣＭＯＳ構成の両トランジスタのゲートに共通に接続される。保護回路２０は、２つのゲート接地構成のＮＭＯＳトランジスタ２０ａ及び２０ｂを含む。ＮＭＯＳトランジスタ２０ａのソースは電源端子ＶＤＤに接続され、そのドレインはＮＭＯＳトランジスタ２０ｂのソースに接続される。ＮＭＯＳトランジスタ２０ｂのドレインは接地端子ＧＮＤに接続される。
【００２３】
ＮＭＯＳトランジスタ２０ａのドレインとＮＭＯＳトランジスタ２０ｂのソースとの接続点は、入力端子ＰＡＤに接続されると共に保護抵抗４０の一端に接続され、保護抵抗４０を介して内部回路３０に接続されている。例えば、ＧＮＤ側から負のサージ電流が流入した場合には、保護回路２０に含まれるＮＭＯＳトランジスタ２０ａ及び２０ｂがＯＮして該サージ電流を電源端子ＶＤＤ側に流すことにより内部回路３０へのサージ電流の流入を防ぐことが意図されている。この場合、かかるサージ電流を速やかに流すことが求められることから、想定される最大のサージ電流を流し切るだけの電流駆動能力や耐電流特性がＮＭＯＳトランジスタ２０ａ及び２０ｂに求められる。
【００２４】
図３Ａ〜図３Ｄは、図１に示された半導体集積回路の製造プロセスを示している。ここで、通常のＳＯＩ構造の半導体集積回路の製造方法により、シリコン基板１１上に埋めこみ酸化膜１２が形成され、さらにその上に膜厚Ｄ１を略０．０５μｍ程度とするＳＯＩ層１４が形成されたＳＯＩウエハが準備されたとする。
【００２５】
図３Ａに示されるように、かかるＳＯＩウエハに対して、フォトリソグラフィ工程によりパターニングされたシリコン窒化膜を形成し酸素雰囲気下の熱処理を施すＬＯＣＯＳ（LOCal Oxidation of Silicon）工程を経ることで、素子分離領域１３ａ及び１３ｂにより分離された保護回路２０及び内部回路３０の各領域が形成される。さらに、熱酸化法の工程を経ることで、ＳＯＩ層１４上にゲート酸化膜１５が形成され、さらにゲート酸化膜１５を介して低濃度の不純物イオンをＳＯＩ層１４にイオン注入することでボディ領域が形成される。
【００２６】
図３Ｂに示されるように、ボディ領域が形成されたＳＯＩウエハに対して、フォトリソグラフィ工程によって保護回路２０のソース領域、ボディ領域に及びドレイン領域に対応する部分が開口する開口部１７を備えるレジスト膜１６を形成する。次いで、図３Ｃに示されるように、ゲート酸化膜１５を介して高濃度の不純物イオン１８を注入する。このとき、イオン注入を高いエネルギ（例えば４０ｋＶ）で行うことによりイオン注入の平均注入距離ＲｐをＳＯＩ層１４の底部に来るように設定する。これにより、ＳＯＩ層１４底部のチャネル濃度を高めにすることができる。不純物イオン１８は、保護回路２０のトランジスタがｐ型ＭＯＳ電界効果トランジスタであればｎ型不純物イオンとし、該トランジスタがｎ型ＭＯＳ電界効果トランジスタであれば、例えば、ボロン（Ｂ）やフッ化硼素（ＢＦ2）の如きｐ型不純物イオンとする。これにより、開口部１７に対向するＳＯＩ層１４の下部に高濃度領域２５１が形成される。
【００２７】
次いで、通常のＳＯＩ構造の半導体集積回路の製造方法により、減圧ＣＶＤ（Chemical Vapor Deposition）法等の工程を経て、ゲート酸化膜１５上にポリシリコン膜を堆積することで０．１５μｍ程度のゲート長を有するゲート電極２２及び３２を形成し、次いで、ゲート電極２２やレジスト膜をマスクとして、不純物イオン１８とは反対導電型の不純物イオンを注入することで自己整合的にソース領域及びドレイン領域を形成し、図３Ｄに示される構造を得る。
【００２８】
以上のように、内部回路３０を通常のＦＤ型トランジスタで形成するプロセスにフォトリソグラフィ及びイオン注入の工程を追加することで、容易に保護回路２０のトランジスタのみをＰＤ化することができる。尚、ＳＯＩ層１４の底部へのイオン注入はゲート酸化膜１５を形成する前に行ってもよい。
【００２９】
図４は、本発明の半導体集積回路についてデバイスシミュレーションを行った結果を示している。このシミュレーションは、保護回路を構成するＮチャネルトランジスタに対してチャネル不純物としてＢＦ2をイオン注入してボディ領域を形成する際に、イオン注入のエネルギを１５ｋｅＶとしてボディ領域を通常チャネルとして形成した場合と、該エネルギを１５ｋｅＶから４０ｋｅＶの範囲で調整してボディ領域を高濃度チャネル領域として形成した場合との比較である。
【００３０】
本図から明らかなように、ＳＯＩ底部のチャネル濃度を高めにすることにより、サブスレッショルドのＳ値が悪くなり、トランジスタがＰＤ動作となることがわかる。ここで、Ｓ値とは、Ｓ＝Ｖｇ／ｌｏｇ（Ｉｄｓ）で表され、ドレイン電流Ｉｄｓを１桁変化させるために必要なゲート電圧Ｖｇを意味しています。例えば、Ｓ＝６０ｍＶ／ｄｅｃであれば、Ｖｇを６０ｍＶ増やすことで、Ｉｄｓが１桁増大するということを意味する。
【００３１】
以上の第１の実施例において、上記した保護回路の構成では、ボディ領域の底部に高濃度領域が形成されことで空乏層となっていない領域に正孔が存在する。このため、支持基板にサージ電流が入った場合でも、ボディ領域のある正孔がソース側に排出されなければ、寄生トランジスタをオンさせることがない（図７参照）。ボディ領域への正孔の排出にはおおよそ数ｍｓｅｃ程度の時間が必要であることが知られており、その間に保護トランジスタの表面チャネルによる適正な動作が得られ、裏面チャネルの局所的動作がない保護回路特性が得られることになる。
【００３２】
また、本発明の半導体集積回路は、内部回路と保護回路とを構成する２種類のトランジスタを全く異なる工程から作り込む必要がなく、フォトリソグラフィ工程とイオン注入工程を追加するのみで製造され得る。これにより、プロセス上の難易度を高めることなく工程数の大幅な増大を招くことがない。
【００３３】
尚、保護トランジスタはサージ電流を逃がす際にしか動作しないため、保護トランジスタがＰＤ型であってもデバイス全体の動作には影響を与えない。
＜第２の実施例＞
図５は、第２の実施例を示し、本発明による半導体集積回路の断面を示している。ここで、第１の実施例におけると同様の内部回路３０がＦＤ−ＳＯＩにて形成される一方、保護回路２０のＳＯＩ層の膜厚が内部回路３０よりも厚く形成されている。
【００３４】
半導体集積回路１０は、少なくとも１つの保護回路２０と少なくとも１つの内部回路３０とを含んでいる。半導体集積回路１０は、ＳＯＩ（Silicon On Insulator）構造を有し、シリコン基板１１上に形成される埋め込み酸化膜（ＢＯＸ層）１２上にさらに形成される活性シリコン層（ＳＯＩ層）に対してソース領域及びドレイン領域が形成されている。保護回路２０は、内部回路３０を静電破壊から保護する回路である。内部回路３０は、少なくともＣＭＯＳ構成をなす複数のトランジスタを含み、任意の所望機能に応じた回路構成を備える。
【００３５】
内部回路３０は、埋め込み酸化膜１２上にソース領域３１及びドレイン領域３３と、ソース領域３１及びドレイン領域３３に挟まれるようにして膜厚Ｄ１のＳＯＩ層に形成されるボディ領域３５と、ボディ領域３５上に積層されたゲート酸化膜３４上に配置されるポリシリコン膜からなるゲート領域３２とからなり、１つのＭＯＳ型電界効果トランジスタを構成する。保護回路２０は、埋め込み酸化膜１２上にソース領域２１及びドレイン領域２３と、ソース領域２１及びドレイン領域２３に挟まれるようにして膜厚Ｄ２のＳＯＩ層に形成されるボディ領域２５と、ボディ領域２５上に積層されたゲート酸化膜２４上に配置されるポリシリコン膜からなるゲート領域２２とからなり、１つのＭＯＳ電界効果トランジスタを構成する。
【００３６】
本発明の他の１つの特徴として、図示されるように、保護回路２０のトランジスタのＳＯＩ層の膜厚Ｄ２は、内部回路３０のトランジスタのＳＯＩ層の膜厚Ｄ１に比して厚くなっている。膜厚Ｄ１を例えば０．０５μｍとすると、膜厚Ｄ２を０．１μｍ以上とすることが想定される。かかる構造により、保護回路２０におけるトランジスタの空乏層が完全にはＳＯＩ層の底部には伸び切らないため、該トランジスタはＰＤ型の動作を行う。
【００３７】
第２の実施例における半導体集積回路の製造方法としては、製造初期のＳＯＩウエハに対して、シリコン酸化膜とシリコン窒化膜との積層膜１９を酸化防止膜として形成し、この積層膜１９に対してフォトリソグラフィ及びエッチング工程を施すことにより、保護回路２０以外の領域をエッチングさせてＳＯＩ層１４を露出させる。さらに、露出されたＳＯＩ層１４に対して犠牲酸化膜１４１の形成及びエッチングを施すＳＯＩ層調整酸化を実施する。その後、シリコン窒化膜及びシリコン酸化膜を全てウェットエッチングで除去するとにより、保護回路部２０以外のＳＯＩ層が薄く形成されると共に、保護回路２０のみのＳＯＩ層の膜厚が厚く形成される。その後、素子分離、ゲート酸化、ゲート電極形成及びＬＤＤやソース領域及びドレイン領域形成の通常のＣＭＯＳ形成工程を実施することで、図５に示された半導体集積回路１０が製造される。
【００３８】
以上の第２の実施例において、上記した保護回路の構成では、ボディ領域の厚さが厚く形成されことで空乏層となっていない領域が残りここに正孔が存在する。このため、支持基板にサージ電流が入った場合でも、ボディ領域のある正孔がソース側に排出されなければ、寄生トランジスタをオンさせることがない（図７参照）。ボディ領域への正孔の排出にはおおよそ数ｍｓｅｃ程度の時間が必要であることが知られており、その間に保護トランジスタの表面チャネルによる適正な動作が得られ、裏面チャネルの局所的動作がない保護回路特性が得られることになる。
【００３９】
尚、保護トランジスタはサージ電流を逃がす際にしか動作しないため、保護回路のトランジスタのみがＰＤ型であっても半導体集積回路全体の動作には影響を与えない。
【００４０】
以上の実施例における半導体集積回路は、該ＣＭＯＳデバイスの内部回路を完全空乏型（ＦＤ）で形成する一方で、静電破壊現象から内部回路を保護するための保護トランジスタを部分空乏型（ＰＤ）ＳＯＩで形成することを特徴としている。従って、半導体集積回路を構成する内部回路の機能は特定の機能を果たすものに限られず、汎用ＣＰＵやモバイル機器用の多様な機能を実現するものであってもよい。
＜第３の実施例＞
図８は、第３の実施例を示し、本発明による半導体集積回路の回路構成を示している。半導体集積回路１０は、ＳＯＩ（Silicon On Insulator）構造を有し、少なくとも１つの保護回路２０と、所定機能を奏する機能回路として少なくとも１つの内部回路３０と、を含む。
【００４１】
内部回路３０は、接地端子ＧＮＤと電源端子ＶＤＤに接続されると共に、外部信号端子である入力端子ＰＡＤから入力される入力電圧Ｖｉｎが保護抵抗４０を介して入力され、通常、内部回路３０に含まれるＣＭＯＳ構成の両トランジスタのゲートに共通に接続される。
【００４２】
保護回路２０は、２つのゲート接地構成のＮＭＯＳトランジスタ２０ａ及び２０ｂを含む。ＮＭＯＳトランジスタ２０ａのソースは電源端子ＶＤＤに接続され、そのドレインはＮＭＯＳトランジスタ２０ｂのソースに接続される。ＮＭＯＳトランジスタ２０ｂのドレインは接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタ２０ａのドレインとＮＭＯＳトランジスタ２０ｂのソースとの接続点は、入力端子ＰＡＤに接続されると共に保護抵抗４０の一端に接続され、保護抵抗４０を介して内部回路３０に接続されている。例えば、ＧＮＤ側から負のサージ電流が流入した場合には、保護回路２０に含まれるＮＭＯＳトランジスタ２０ａ及び２０ｂがＯＮして該サージ電流を電源端子ＶＤＤ側に流すことにより内部回路３０へのサージ電流の流入を防ぐことが意図されている。
【００４３】
さらに、半導体集積回路１０は、ＳＯＩウエハにおけるシリコン基板に電気的に接続された基板線ＳＵＢを含み、基板線ＳＵＢは接地端子ＧＮＤに電気的に接続されている。接地端子ＧＮＤは、保護トランジスタ２０ｂのゲート及びソースに接続されていると共に、保護トランジスタ２０ａのゲートに接続されている。シリコン基板と基板線ＳＵＢとの電気的接続は、埋め込み酸化膜を貫通した基板コンタクトを介してメタル配線を行うことで容易に作成され得る。
【００４４】
尚、ＮＭＯＳトランジスタ２０ａ及び２０ｂの各々は共にＮＭＯＳ型のＭＯＳＦＥＴであるとしているが、これに代えて共にＰＭＯＳトランジスタであってもよい。
【００４５】
図９は、図８に示される回路構成における動作を説明している。本図の（ａ）を参照すると、支持基板に対して保護トランジスタが浮いている、すなわち容量Ｃを持つ状態を示している。この場合、保護トランジスタの保護動作にとって逆電位のサージ電圧が接地端子ＧＮＤに生じた場合に、ＳＯＩ構造上裏面の寄生トランジスタのゲートに相当する支持基板の電位がソース電位と同電位ないために裏面チャネルがＯＮ状態となってしまう。一方、本図の（ｂ）を参照すると、支持基板と保護トランジスタとが基板線を介して接続された状態を示している。この場合、支持基板にサージ電流が入った場合でも、保護トランジスタのソースと支持基板が同電位となるため、ＳＯＩ構造上裏面の寄生トランジスタがオンすることがなく、寄生トランジスタ動作による保護トランジスタの静電破壊現象の抑制が可能となる。
【００４６】
図１０A〜図１０Ｅは、図８に示された保護トランジスタの製造方法を示している。該製造方法の特徴は、半導体集積回路の内部回路をＳＯＩウエハに形成する際に、支持基板にコンタクトを介して接続することを特徴としている。
【００４７】
第１のステップ（図１０Ａ参照）は、既知のＣＭＯＳプロセスを用いてＳＯＩウエハ上に保護トランジスタ２０を形成する。本図ではサイドウォールまでが形成された様子が示されている。すなわち、保護トランジスタ２０には、支持基板としてのシリコン基板１１及び埋め込み酸化膜１２の上にボディ領域２５と、ボディ領域２５上に積層されたゲート酸化膜２４上に配置されるゲート領域２２と、ゲート領域２２に対して自己整合的に配置されるＬＤＤ領域４１及び４２とが形成されている。
【００４８】
第２のステップ（図１０Ｂ参照）は、フォトリソグラフィ及びエッチング技術により、埋め込み酸化膜１２を貫通する開口部５０を、ボディ領域２５に隣接するフィールド領域（図１０Ａ参照）に形成する。その後、適切なレジストマスクを用いて開口部５０、ソース領域２３及びドレイン領域２１のための高濃度インプラント処理を実施する。これにより、ソース領域２３及びドレイン領域２１の形成と同時に開口部５０のシリコン基板１１上にも高濃度領域５１が形成される。インプラント処理における注入イオンとしては、例えば、保護トランジスタ２０をｐＭＯＳ型とする場合にｐ型不純物が高濃度に注入される。
【００４９】
第３のステップ（図１０Ｃ参照）は、ＲＴＡ（Rapid Thermal Anneal）処理により不純物の活性化アニールを行った後、既知のシリサイド形成技術を用いて、保護トランジスタ２０のゲート領域２２の表面にシリサイド層４５を、ソース領域の表面にシリサイド層４４を、そしてドレイン領域２１の表面にシリサイド層４３を各々形成する。このとき、必要であれば高濃度領域５１の表面にもシリサイド層５２を形成する。シリサイド層４３、４４、４５及び５２は低抵抗の材料が用いられる。
【００５０】
第４のステップ（図１０Ｄ参照）は、保護トランジスタ２０全体に中間絶縁膜６７を堆積し、ＣＭＰ（Chemical Mechanical Polishing）技術等を用いて平坦化を実施する。
【００５１】
第５のステップ（図１Ｅ参照）は、最終的に、コンタクト形成とメタル配線を行う。すなわち、保護トランジスタ２０のシリサイド層４３はコンタクト６１を介してメタル配線６５に接続される。シリサイド層４５はコンタクト６４を介して、シリサイド層４４はコンタクト６２を介して、そしてシリサイド層５２はコンタクト６３を介してメタル配線６６に共に接続される。これにより、図８に示された回路構成が実現される。
【００５２】
以上の第３の実施例において、通常のＣＭＯＳプロセスに対して基板コンタクトのための追加的な熱処理を加えることなしにＳＯＩ構造の保護トランジスタのソースと支持基板を接続することが可能となる。追加的な熱処理工程がないことからトランジスタの特性にはまったく影響を与えることがなく、裏面チャネルのみがＯＮ状態となることのない所望の保護動作特性が得られる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施例を示し、本発明による半導体集積回路の断面を示すブロック図である。
【図２】図１に示した半導体集積回路の等価回路を示す回路図である。
【図３Ａ】図１に示された半導体集積回路の製造プロセスを示す図である。
【図３Ｂ】図１に示された半導体集積回路の製造プロセスを示す図である。
【図３Ｃ】図１に示された半導体集積回路の製造プロセスを示す図である。
【図３Ｄ】図１に示された半導体集積回路の製造プロセスを示す図である。
【図４】本発明の半導体集積回路についてデバイスシミュレーションを行った結果を示す図である。
【図５】第２の実施例を示し、本発明による半導体集積回路の断面を示すブロック図である。
【図６】図５に示された半導体集積回路の製造プロセスを示す図である。
【図７】形成される表面チャネル及び裏面チャネルの様子を説明する説明図である。
【図８】第３の実施例を示し、本発明による半導体集積回路の等価回路を示すブロック図である。
【図９】図８に示される回路構成における動作を説明する説明図である。
【図１０Ａ】図８に示された半導体集積回路の製造プロセスを示す図である。
【図１０Ｂ】図８に示された半導体集積回路の製造プロセスを示す図である。
【図１０Ｃ】図８に示された半導体集積回路の製造プロセスを示す図である。
【図１０Ｄ】図８に示された半導体集積回路の製造プロセスを示す図である。
【図１０Ｅ】図８に示された半導体集積回路の製造プロセスを示す図である。
【符号の説明】
【００５４】
１０  半導体集積回路
１１  シリコン基板
１２  埋め込み酸化膜
１３ａ、１３ｂ  素子分離層
１４  ＳＯＩ層
１５、２４、３４、ゲート酸化膜
１６  レジスト膜
１７  開口部
１８  注入イオン
１９  積層膜
２０  保護回路
２０ａ、２０ｂ  ＮＭＯＳトランジスタ
２１、３１  ソース領域
２２、３２  ゲート領域
２３、３３  ドレイン領域
２４、３４  ゲート酸化膜
２５、３５  ボディ領域
３０  内部回路
４０  保護抵抗
４３〜４５、５２  シリサイド層
５０  開口部
５１  高濃度領域
６１〜６４  コンタクト
６５、６６  メタル配線
６７  中間絶縁膜
２５１  高濃度領域
Ｄ１、Ｄ２  膜厚
ＧＮＤ  接地端子
ＰＡＤ  入力端子
ＶＤＤ  電源端子
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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