(57)【要約】      （修正有）【課題】メモリデバイスのタイミングを補償する装置及び方法を提供する。【解決手段】デバイスタイミング制約を伴う電子デバイスは、行列コマンドを搬送する相互接続構造体に接続された１組の接続部を含む。メモリコアはデータを記憶する。１組の接続部及びメモリコアにはメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生する回路を備えている。メモリコアタイミング信号は、正しいメモリコアオペレーションを確保するためにタイミング制約を有する。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。【選択図】図２９
2008305537.tif 000002
【特許請求の範囲】
【請求項１】
マスターデバイス及びスレーブデバイスを有するシステムにおいて、
通信バスを備え、この通信バスは、これに接続されるスレーブデバイスの数に依存する長さを有し、この長さの通信バス上を進行する信号は、その通信バスの長さに依存するフライト時間を有し、
更に、一対のクロックラインを備え、各クロックラインは、通信バスの長さに沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送し、上記長さの通信バス上を進行する信号のフライト時間は、いずれかの上記クロック信号のサイクルを参照して決定され、
更に、上記通信バス及び上記クロックラインに接続されたマスターデバイスを備え、このマスターデバイスは、上記通信バスに選択的に信号を供給し、そして
更に、上記通信バス及び上記クロックラインに接続された複数のスレーブデバイスを備え、これら複数のスレーブメモリデバイスの各スレーブデバイスは、上記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブデバイスは、上記関連待ち時間遅延を補償するための遅延回路を含んでいて、上記マスターデバイスが、上記通信バスへの信号の供給に応答して各スレーブデバイスに対して均一の待ち時間を観察するようにし、そして少なくとも１つのスレーブデバイスは、フロントエンド遅延均等化を確立するように列制御信号を遅延することにより列動作の開始を遅延するための遅延回路を含むことを特徴とするシステム。
【請求項２】
マスターデバイス及びスレーブデバイスを有するシステムにおいて、
通信バスを備え、この通信バスは、これに接続されるスレーブデバイスの数に依存する長さを有し、この長さの通信バス上を進行する信号は、その通信バスの長さに依存するフライト時間を有し、
更に、一対のクロックラインを備え、各クロックラインは、通信バスの長さに沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送し、上記長さの通信バス上を進行する信号のフライト時間は、いずれかの上記クロック信号のサイクルを参照して決定され、
更に、上記通信バス及び上記クロックラインに接続されたマスターデバイスを備え、このマスターデバイスは、上記通信バスに選択的に信号を供給し、そして
更に、上記通信バス及び上記クロックラインに接続された複数のスレーブデバイスを備え、これら複数のスレーブデバイスの各スレーブデバイスは、上記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブデバイスは、上記関連待ち時間遅延を補償するための遅延回路を含んでいて、上記マスターデバイスが、上記データバスへの信号の供給に応答して各スレーブデバイスに対して均一の待ち時間を観察するようにし、そして各スレーブデバイスは、バックエンド遅延均等化を確立するように読み取りデータコア出力を遅延するための遅延回路を含むことを特徴とするシステム。
【請求項３】
データを記憶するためのメモリコアと、
列コマンド及び行コマンドを搬送するために相互接続構造体に接続された複数の接続部と、
上記列コマンド及び行コマンドを受け取るように上記複数の接続部に接続されると共に、上記行コマンド及び列コマンドに基づいて上記メモリコア上で行及び列オペレーションを実行するように上記メモリコアに接続されたインターフェイス回路とを備え、上記行コマンド及び列コマンドは、上記メモリコアにおける行オペレーションと列オペレーションとの間のタイミングに一致するように構成されたタイミングオフセットで受け取られることを特徴とするメモリデバイス。
【請求項４】
データを記憶するためのメモリコアと、
上記メモリコアにおける行オペレーションと列オペレーションとの間のタイミングに一致するように構成されたタイミングオフセットで列コマンド及び行コマンドを受け取るための複数の相互接続ノードと、
上記複数の相互接続ノードと上記メモリコアとの間に接続されたインターフェイス回路であって、上記メモリコアにおいて上記列コマンド及び行コマンドの上記タイミングオフセットに基づいて行及び列オペレーションを実行するインターフェイス回路とを備えたことを特徴とするメモリデバイス。
【請求項５】
行及び列コマンドを搬送するために相互接続構造体に接続された複数の相互接続部と、
データを記憶するためのメモリコアと、
上記複数の接続部及び上記メモリコアに接続されたメモリインターフェイスとを備え、このメモリインターフェイスは、上記行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生するための回路を含み、このメモリコアタイミング信号は、正しいメモリコアオペレーションを確保するためのタイミング制約を有し、上記メモリインターフェイス回路は、上記メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整するための個々の遅延要素を含むことを特徴とするメモリデバイス。
【請求項６】
上記メモリインターフェイス回路は、センス−列遅延に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイミング信号を調整する請求項５に記載のメモリデバイス。
【請求項７】
上記メモリインターフェイス回路は、センス−プリチャージ遅延に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイミング信号を調整する請求項５に記載のメモリデバイス。
【請求項８】
上記メモリインターフェイス回路は、プリチャージ−センス遅延に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイミング信号を調整する請求項５に記載のメモリデバイス。
【請求項９】
上記メモリインターフェイス回路は、列−プリチャージ遅延に対するデバイスタイミングに一致するクロック粒度で上記メモリコアタイミング信号を調整する請求項５に記載のメモリデバイス。
【発明の詳細な説明】
【クロスレファレンス】
【０００１】
本発明は、１９９７年１０月１０日に出願された「デバイスのタイミング補償(Device Timing Compensation)」と題するプロビジョナル米国特許出願第６０／０６１，７６９号の優先権を請求するものである。
【技術分野】
【０００２】
本発明は、一般に、デジタル電子システムに係る。より詳細には、本発明は、デジタル電子システムにおいて情報を効率的に転送する技術に係る。
【背景技術】
【０００３】
一般的なマルチデバイスのデジタル電子システムにおいては、図１に示すように、多数のマスター及びスレーブデバイスが設けられていて、相互接続構造体によって接続されている。要素間のワイヤが相互接続部を形成する。相互接続部を経ての情報の搬送は、送信器から受信器へ行なわれ、マスター又はスレーブ要素が送信器又は受信器として働き得る。
特に関心のある１つのケースは、図２に示すように、スレーブがメモリデバイスでありそして１つのマスターが存在するときである。典型的なメモリ参照トラフィックでは読み取りオペレーションが頻繁に発生するので、重要なケースは、マスターからスレーブへ制御情報を送信しそしてスレーブからマスターへ読み取ったデータを返送する場合である。このラウンドトリップ遅延が、読み取り待ち時間を形成する。
【０００４】
パイプラインシステムにおいては、オペレーションを実行するための合計遅延が、全データ経路を別々のパイプ段に分割することによりクロックサイクルに分けられる。パイプライン型メモリシステムでは、全読み取り待ち時間もクロックサイクルに分けられる。動作周波数が高くなるにつれて、相互接続部及び要素の両方からの遅延変動が現われる。これらの遅延変動は、論理デバイス対デバイスの衝突を引き起こし、オペレーションパイプラインを効率の悪いものにする。従って、チャンネル上のメモリ部分の位置及びメモリデバイスの内部遅延に基づいて発生し得るこれらのタイミング変動を補償することが所望される。
メモリシステムにおけるタイミング変動の発生源について説明する前に、メモリコアの構造及びオペレーションに関する背景技術について説明する。
【０００５】
メモリ構造及びオペレーション
ここでは、メモリオペレーションについて定義する。図３は、メモリコア及びメモリインターフェイスを伴うメモリを示す。メモリインターフェイスは、相互接続構造体と相互作用する。図３の一般的なメモリ要素に対し、個々の構造要素を識別すると共に、メモリのオペレーション、及びメモリと相互接続部との相互作用を説明するように、以下に説明を展開する。
一般的なメモリコア
ここでは、行列に構成されたメモリコアの構造を説明し、そしてセンス、プリチャージ、読み取り及び書き込みの主たるオペレーションについて紹介する。
【０００６】
簡単なメモリコアは、通常、図４に示すように、記憶アレー、列デコーダ、行デコーダ及びセンス増幅器で構成される。メモリコアへのインターフェイス１００は、一般に、行アドレス１０１、列アドレス１０３、及びデータ経路１０２より成る。図６に示す記憶アレーは、記憶セルの行列に編成され、各セルは、１つの情報ビットを記憶する。記憶アレーにおける情報のアクセスは、２段階プロセスである。第１に、記憶アレーとセンス増幅器との間に情報が転送される。第２に、接続部１００を経てセンス増幅器とインターフェイスとの間に情報が転送される。
【０００７】
記憶アレーとセンス増幅器との間に情報を転送する第１の主段階は、「行アクセス」と称され、これは、プリチャージ及びセンスの副段階に分割される。プリチャージ段階は、通常、センス増幅器及びビットラインを中間点基準電圧に対して平衡させることにより、それらを感知のために準備する。センスオペレーション中に、行アドレスがデコードされ、単一のワードラインがアサートされ、記憶セルの内容がビットラインに入れられ、そしてセンス増幅器が値を全レール状態に増幅し、記憶アレーからセンス増幅器への情報の移動を完了する。重要なことは、センス増幅器が、列読み取り又は書き込みアクセスで非常に素早くアクセスできるデータの「ページ」を記憶するローカルキャッシュの役目も果たし得ることである。
【０００８】
センス増幅器とインターフェイスとの間に情報を転送する第２主段階は、「列アクセス」と称され、これは、通常、１ステップで行なわれる。しかしながら、この主段階を２つの副段階に分け、パイプライン段を列デコーダの出力に入れるという変更も考えられる。このケースでは、パイプラインのタイミングを調整しなければならない。
これら２つの主段階から、プリチャージ、センス、読み取り及び書き込みの４つの１次メモリオペレーションが生じる（読み取り及び書き込みは、列アクセスオペレーションである）。全てのメモリコアは、これら４つの１次オペレーション、又はこれらのオペレーションの幾つかのサブセットをサポートする。以下に述べるように、あるメモリ形式は、特定のメモリコア形式をサポートしなければならない付加的なオペレーションを必要とする。
【０００９】
図５に示すように、メモリコアは、多数のバンクを含むこともでき、これは、所与のコア内で同時に行オペレーションを行えるようにする。多数のバンクは、バンクの同時性を高め且つバンクの衝突を減少することによりメモリ性能を改善する。図５は、多数のバンクを伴う典型的なコア構造を示す。各バンクは、それ自身の記憶アレーを有すると共に、それ自身のセンス増幅器セットを有していて独立した行オペレーションを行うことができる。列デコーダ及びデータ経路は、通常、バンク間に共用される。
図６は、一般的な記憶アレー構造を示す。図示されたように、ワードライン１０６は、記憶セルの行をアクセスし、これは、次いで、記憶されたデータをビットライン１０７に転送する。一対のビットラインが各記憶セルに接続されて図示されているが、あるコア構成では、メモリセルの形式及び感知回路に基づいて、セル当たり１つのビットラインしか必要とされない。
【００１０】
上述した一般的なメモリコアは、メモリコア構造体及びオペレーションの基本的な枠組みを形成する。しかしながら、構造及び機能が各々若干異なる種々のコア形式が存在する。３つの主たるメモリ形式の各々について以下に説明する。
ダイナミックＲＡＭ（ＤＲＡＭ）
ここでは、従来のＤＲＡＭコアの構造及び基本的オペレーションについて説明する。従来のＤＲＡＭコアの構造が図７に示されている。図４の一般的メモリコアと同様に、従来のＤＲＡＭ構造は、行列記憶アレー編成を有し、そしてセンス増幅器を使用して、行アクセスを実行する。その結果、センス、プリチャージ、読み取り及び書き込みの４つの１次メモリオペレーションがサポートされる。列アクセスを加速するために通常使用される付加的な「列増幅器」ブロックが図示されている。
【００１１】
コアインターフェイス１００は次の信号より成る。即ち、行アドレス１０１、列アドレス１０３、データＩ／Ｏバス１０６、行制御信号１０７（これらの信号は以下で詳細に定義する）、及び列制御信号１０８（これらの信号も以下で詳細に定義する）。
図８は、多数のバンクを伴う従来のＤＲＡＭコアを示す。この図では、行デコーダ、列デコーダ及び列増幅器がバンク間に共用される。別の構成では、これらの要素を各バンクごとに設けることもできるが、これは、通常、大きなダイ領域を必要とし、従って、コストが高くなる。多数のバンクを伴う安価なコア構成では、通常、行デコーダ、列デコーダ及び列データ経路がバンク間に共用されて、ダイ領域が最小にされる。
【００１２】
従来のＤＲＡＭコアは、単一トランジスタ（１Ｔ）セルを使用する。この単一トランジスタは、図９に示すように、キャパシタに記憶されたデータ値をアクセスする。この簡単な記憶セルは、高い記憶密度を達成し、ひいては、ビット当たりのコストが安くなるが、２つの有害な副作用を招く。第１に、アクセス時間が比較的低速になる。この比較的低速なアクセス時間は、受動的な蓄積キャパシタが、限定された量の電荷しか蓄積できないためである。従来のＤＲＡＭの行感知は、ＳＲＡＭのような能動的に駆動されるセルをもつ他のメモリ形式よりも長い時間を要する。従って、安価なＤＲＡＭコアは、一般に、行アクセス及びサイクルタイムが低速になる。別の問題は、セルのリフレッシュが必要なことである。受動的なキャパシタにビット値が記憶されるので、キャパシタ内及びトランジスタを横切る漏れ電流により、記憶値の質が低下する。その結果、セルの値を周期的に「リフレッシュ」しなければならなくなる。このリフレッシュ動作は、セルの値を読み取りそしてその値をセルに再書き込みすることより成る。これら２つの付加的なメモリオペレーションは、各々、リフレッシュセンス及びリフレッシュプリチャージと称される。従来のコアでは、リフレッシュセンス及びリフレッシュプリチャージは、定期的なセンス及びプリチャージオペレーションと同じである。しかしながら、マルチバンクのコアでは、専用のリフレッシュ回路及びロジックがマルチバンクリフレッシュをサポートできるようにするために特殊なリフレッシュオペレーションが効果的である。
【００１３】
図１０は、典型的な行データ経路のビットスライスを詳細に示し、そして図１１は、プリチャージ及びセンスオペレーションのタイミング図である。行アクセスを実行するために、ビットライン及びセンス増幅器は、先ず、通常Ｖｄｄ／２中間点までプリチャージされねばならない。行プリチャージ時間ｔＲＰが図１１に示されている。
センスオペレーションを実行するために、行デコーダは、単一のワードラインを駆動して、メモリセルの行へのアクセストランジスタをターンオンする。蓄積キャパシタの電荷がビットラインに転送され、その電圧を若干変更する。センス増幅器は、この小さな電圧変化を検出し、そしてビットラインを全レール（Ｖｄｄ及びＧｎｄ）へ駆動する。ワードラインは、センス動作を完了するためにｔＲＡＳ，ｍｉｎの時間周期の大部分にわたって高レベルに保持されねばならない。ビットラインが全レールに到達する若干前に、列の読み取り又は書き込みアクセスを開始することができる。センスオペレーションの開始と、最も早い許容列アクセスとの間の時間は、行−列アクセス遅延ｔＲＣＤである。
【００１４】
プリチャージ及びセンスの両方を実行するための全時間は、行サイクルタイムｔＲＣであり、これは、コア性能の主たるメトリックである。テーブル１は、典型的なＤＲＡＭの行タイミング値を示す。
テーブル１：典型的なＤＲＡＭ行タイミングパラメータ
記号 説明 値 単位
ｔＲＰ              行プリチャージ時間        ２０    ｎｓ
ｔＲＣＤ            行−列遅延                ２６    ｎｓ
ｔＲＣ              行サイクルタイム          ８０    ｎｓ
ｔＲＡＳ，ｍｉｎ    最小行アクティブ時間      ６０    ｎｓ
メモリデバイスのタイミングパラメータは、種々のデバイス設計、製造プロセス、供給電圧、動作温度、及びプロセスの世代にわたって広範囲に変化し得ることに注意するのが重要である。メモリアーキテクチャーを広範囲に使用できるようにするためには、プロトコルがこれらの可変の行列タイミングをサポートできることが非常に重要である。
【００１５】
図１０は、ワードライン間でセルの接続を交番させる通常のセル編成を示す。これは、セルを高密度でパッキングすると共に、センス増幅器が未使用のビットライン上の電圧を差動ビットライン感知の基準として使用できるようにする。
コアインターフェイスにおいて個別のＰＲＥＣＨ及びＳＥＮＳＥ制御を使用することができる。従来のコアは、通常ＲＡＳと称する単一の制御信号を使用すると共に、立上り縁及び立下り縁を使用してセンスとプリチャージとの間を区別する。分離されたＰＲＥＣＨ及びＳＥＮＳＥ信号は、センス及びプリチャージに対する個別のバンクアドレスとあいまって、多数のバンクで行なわれるパイプライン型プリチャージ及びセンスオペレーションでコアをサポートする。
【００１６】
行感知電力は、行アドレスをデコードし、ワードラインを高レベルに駆動し、そしてセンス増幅器をターンオンする電力を含み、これは、ビットラインをＶｄｄ／２からＶｄｄ及びＧｎｄに駆動しなければならない。従って、行感知電力の大部分は、ターンオンされるセンス増幅器の数（即ち、ページサイズ）に比例する。
図１２は、多数のバンクを伴うＤＲＡＭに対する行アクセスタイミングを例示する図である。周期ｔssは、異なるバンクに対するセンスオペレーション間の最小遅延を特定する。同様に、周期ｔppは、異なるバンクに対するプリチャージオペレーション間の最小遅延を特定する。
【００１７】
図１３は、典型的なＤＲＡＭ列データ経路を詳細に示す図である。パイプライン型設計に対するレジスタに入れられる列デコーダの出力は、センス増幅器からの出力のある部分を選択する単一の列選択ラインを駆動する。選択されたセンス増幅器は、次いで、列Ｉ／Ｏワイヤへのデータを駆動する。列アクセス時間をスピードアップするために、列Ｉ／Ｏラインは、通常、差動式であり、そして差動列増幅器を使用して感知され、この増幅器は、列Ｉ／Ｏワイヤの小さな電圧差を増幅し、そしてインターフェイスへのデータＩ／Ｏバスを駆動する。列Ｉ／Ｏバスの巾は、ＣＡＳブロック粒度としても知られている各列アクセスのデータ粒度をセットする。
【００１８】
データＩ／Ｏは、書き込み及び読み取りデータが同じバス上でマルチプレクスされる両方向性であってもよいし、又は書き込み及び読み取りデータが別々のバスを有する単一方向性であってもよい。図１３は、単一方向性のデータＩ／Ｏを示す。
列アクセス電力は、列アドレスをデコードし、列選択ラインを駆動し、列増幅器をターンオンし、そして列Ｉ／Ｏワイヤを駆動する電力より成る。列電力は、列サイクル周波数及び列Ｉ／Ｏデータ経路の巾にほぼ比例する。
【００１９】
あるＤＲＡＭコアは、データ経路のあるビット又はバイトがマスクパターンに基づいて書き込まれないように書き込みデータをマスクする能力も含む。通常、マスクパターンは、列増幅器書き込み回路に与えられ、これは、書き込みデータを適宜禁止する。
列読み取りオペレーションのタイミング図が図１４に示されている。列読み取りアクセスの重要なタイミングパラメータは、次の通りである。
−  列サイクルタイムｔＰＣ：列アクセスの最小サイクルタイム。このパラメータは、メモリコアへ及びメモリコアからデータをいかに速くサイクルできるかを決定する。ＣＡＳブロック粒度をｔＰＣで除算したものが、コアデータ帯域巾に等しい。
【００２０】
−  ＣＯＬＣＹＣにセットアップされるＣＯＬＬＡＴ、ｔＣＬＳ：センス増幅器からのデータアクセスがスタートするときに列アドレスをＣＯＬＣＹＣの立上り縁にラッチする最小セットアップ時間。
−  列読み取りアクセス遅延ｔＤＡＣ：ＣＯＬＣＹＣの立上り縁から、インターフェイスにおいてＲＥＡＤＤＡＴＡが有効になるときまでの遅延。
−  ｔＣＡＳ：ＣＯＬＣＹＣが高レベルに留まる最小時間。該パラメータは、センス増幅器から列増幅器へデータを転送するのに要する最大時間をセットし、そして列プリチャージをいつスタートできるか決定する。
【００２１】
−  列プリチャージｔＣＰ：ＣＯＬＣＹＣが低レベルに留まる最小時間。このパラメータは、列Ｉ／Ｏワイヤをプリチャージするのに要する最大時間をセットする。
−  行プリチャージにセットアップされるＣＯＬＣＹＣ低レベル、ｔＣＰＳ：行プリチャージが開始する前にＣＯＬＣＹＣが低レベルに留まる最小セットアップ時間。このパラメータは、ｔＣＡＳ＋ｔＣＰＳが、列オペレーションのスタートに対して行プリチャージオペレーションをいつ開始できるかを決定するので、重要である。
−  データ出力保持時間ｔＤＯＨ：これは、次のＣＯＬＣＹＣ立上り縁の後のＲＥＡＤＤＡＴＡの最小保持時間である。注：ｔＰＣ−ｔＤＡＣ＋ｔＤＯＨは、コアインターフェイスにおけるＲＥＡＤＤＡＴＡの最小有効ウインドウを決定する。
【００２２】
−  列アドレスセットアップｔＡＳＣ：ＣＯＬＬＡＴ立上り縁の前の最小列アドレスセットアップ時間。
−  列アドレス保持ｔＣＡＨ：ＣＯＬＬＡＴ立上り縁の前の最小列アドレス保持時間。注：ｔＡＳＣ＋ｔＣＡＨは、コアに対して列オペレーションを実行するために観察されねばならない最小列アドレス有効ウインドウを決定する。
−  ＣＯＬＬＡＴ低レベル、ｔＣＬＬ：ＣＯＬＬＡＴが低レベルに留まる最小時間。
−  ＣＯＬＬＡＴ高レベル、ｔＣＬＨ：ＣＯＬＬＡＴが高レベルに留まる最小時間。
【００２３】
列書き込みオペレーションのタイミング図が図１５に示されている。ｔＰＣ、ｔＣＡＳ、ｔＣＰ、ｔＣＬＳ、ｔＣＰＳ、ｔＣＬＬ、ｔＣＬＨ、ｔＡＳＣ及びｔＣＡＨを含む多数のタイミングパラメータは、列読み取りの場合と同じである。列書き込みアクセスの付加的な重要なタイミングパラメータを以下に示す。
−  ＷＲＩＴＥＤＡＴＡセットアップｔＤＳ：ＣＯＬＣＹＣの立上り縁の前の最小ＷＲＩＴＥＤＡＴＡセットアップ時間。
−  ＷＲＩＴＥＤＡＴＡ保持ｔＤＨ：ＣＯＬＣＹＣの立下り縁の後の最小ＷＲＩＴＥＤＡＴＡ保持時間。注：ｔＤＳ＋ｔＣＡＳ＋ｔＤＨは、コアに対する書き込みオペレーションを実行するために観察されねばならない最小ＷＲＩＴＥＤＡＴＡ有効ウインドウを決定する。
【００２４】
−  ＷＭＡＳＫセットアップｔＷＥＳ：ＣＯＬＣＹＣの立上り縁の前の書き込みマスクに対する最小セットアップ時間。
−  ＷＭＡＳＫ保持ｔＷＥＨ：ＣＯＬＣＹＣの立下り縁の後の書き込みマスクに対する最小保持時間。注：ｔＷＥＳ＋ｔＣＡＳ＋ｔＷＥＨは、コアに対する書き込みマスクオペレーションを実行するために観察されねばならない最小ＷＭＡＳＫ有効ウインドウを決定する。
テーブル２は、典型的なＤＲＡＭ列タイミング値を示す。
テーブル２：典型的なＤＲＡＭ列タイミング値
記号 説明 値 単位
ｔＰＣ        列サイクルタイム            １０    ｎｓ
ｔＣＡＳ      ＣＯＬＣＹＣ高              ４      ｎｓ
ｔＣＰ        ＣＯＬＣＹＣ低              ４      ｎｓ
ｔＣＬＳ      ＣＯＬＬＡＴ対ＣＯＬ        ２      ｎｓ
ＣＹＣセットアップ
ｔＤＡＣ      ＣＯＬＣＹＣ立上りから      ７      ｎｓ
のＲＥＡＤＤＡＴＡ有効
ｔＣＰＳ      行プリチャージへのＣＯＬ    １      ｎｓ
ＣＹＣ低セットアップ時間
ｔＡＳＣ      ＣＯＬＬＡＴ立上りへの      ０      ｎｓ
ＣＯＬＡＤＤＲセットアップ
ｔＣＡＨ      ＣＯＬＬＡＴ立上りからの    ５      ｎｓ
ＣＯＬＡＤＤＲ保持
ｔＤＯＨ      次のＣＯＬＣＹＣ立上り      ３      ｎｓ
からのＲＥＡＤＤＡＴＡ保持
ｔＤＳ        ＣＯＬＣＹＣ立下りからの    １      ｎｓ
ＷＲＩＴＥＤＡＴＡ保持
ｔＤＨ        ＣＯＬＣＹＣ立下りからの    １      ｎｓ
ＷＲＩＴＥＤＡＴＡ保持
ｔＷＥＳ      ＣＯＬＣＹＣ立上りへの      ２      ｎｓ
ＷＭＡＳＫセットアップ
ｔＷＥＨ      ＣＯＬＣＹＣ立下りからの    ０      ｎｓ
ＷＭＡＳＫ保持                            
ＤＲＡＭタイミングパラメータは、種々の製造プロセス、供給電圧、動作温度、及びプロセスの世代にわたって広範囲に変化し得ることに注意するのが重要である。メモリアーキテクチャーを広範囲に使用できるようにするためには、ＤＲＡＭプロトコルがこれら可変の行列タイミングをサポートできることが非常に重要である。
【００２５】
典型的な列サイクルタイム及びアクセス時間は、センス増幅回路の形式によって大きく左右される。というのは、センス増幅器は、実際に、列Ｉ／Ｏワイヤへのデータを駆動するからである。速度の増加は、センス増幅回路により多くのトランジスタを使用して駆動能力を向上することにより達成できるが、これは、ダイの面積及びコストを著しく増加する。というのは、非常に多数のセンス増幅回路が設けられることになるからである。従って、ＤＲＡＭ商品に対するダイ面積を最小にする要望は、列アクセス速度の更なる低下を防止する。
【００２６】
スタティックＲＡＭ（ＳＲＡＭ）
ＳＲＡＭは、ＤＲＡＭと同様のコア構造及び機能的ブロックを共用する。ＤＲＡＭと同様に、アクセスは、同様の２段階プロセスで行なわれる。第１に、センスオペレーションにおいて、記憶アレーとセンス増幅器との間に情報が転送される。第２に、列アクセスオペレーションにおいて、センス増幅器とインターフェイスとの間に情報が転送される。又、ＤＲＡＭと同様に、感知を行う前にビットラインをプリチャージしなければならないが、典型的なプリチャージ値は、Ｖｄｄ／２ではなく、Ｖｄｄである。
【００２７】
重要な相違は、記憶セルにある。ＳＲＡＭにおいては、通常、多数のトランジスタの回路を使用してデータが静的に記憶される。典型的なＳＲＡＭセルが図１６に示されている。図１６のＳＲＡＭは、交差結合されたＣＭＯＳインバータを使用して単一データビットを記憶する。ワードラインは、アクセストランジスタをターンオンし、これらトランジスタは、セル回路を差動ビットラインに接続する。ＤＲＡＭセルとは異なり、ＳＲＡＭセル回路は、ビットライン上の記憶値を能動的に駆動して、アクセス時間をより速くする。ＳＲＡＭセルの静的な特性は、セルリフレッシュの必要性を排除する。しかしながら、スタティックセルは、ＤＲＡＭセルより多くのトランジスタを使用し、そしてより大きな面積を占有する。ＳＲＡＭの４つの基本的なオペレーションは、センス、プリチャージ、読み取り及び書き込みである。
【００２８】
リードオンリメモリ
リードオンリメモリコアは、行を列に接合する各セルサイトにおける電気的接続に基づいて情報を記憶する。通常、単一のトランジスタが各セルサイトの電気的接続を形成する。簡単なＲＯＭアレーが図１７に示されている。
消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュＲＯＭ及びマスクプログラマブルＲＯＭを含む種々様々なＲＯＭセル形式がある。それらの相違は、セルサイトに使用されるトランジスタの形式にある。しかしながら、全てのＲＯＭ形式は、各データアクセスに対してアドレスの行列デコードを必要とする通常の２Ｄ記憶アレー編成を共用する。
ＳＲＡＭ又はＤＲＡＭとは異なり、全てのＲＯＭがセンス増幅回路を有するのではない。センス増幅器は、高速アクセス時間を必要とする幾つかのＲＯＭのみに使用される。これらのＲＯＭについては、基本的なオペレーションがセンス、プリチャージ及び読み取りである。
【００２９】
センス増幅器を使用しない低速ＲＯＭについては、データ値が、セルから、インターフェイスを駆動する出力増幅器へ直接送られる。これらのＲＯＭについては、１つの基本的な動作が読み取りである。
メモリオペレーションの概要
テーブル３は、各メモリ形式に対する基本的なオペレーションを要約するものである。
テーブル３：メモリオペレーション
従来型ＤＲＡＭ           ＳＲＡＭ                ＲＯＭａ 
データ＝読取(デバ        データ＝読取(デバ       データ＝読取(デバ
イス、バンク、列)        イス、バンク、列)       イス、バンク、列)      
書込(デバイス、バンク、  書込(デバイス、バンク、  −
列、データ、マスク)      列、データ、マスク)                            
プリチャージ             プリチャージ             プリチャージ
(デバイス、バンク)       (デバイス、バンク)       (デバイス、バンク)    
センス(デバイス、        センス（デバイス、        −
バンク、行）             バンク、行）                                   
リフレッシュプリ          −                       −
チャージ(デバイス、
バンク)<マルチバンク> 
リフレッシュセンス        −                       −
(デバイス、バンク、
行)<マルチバンク> 
ａ．センス増幅器をもたないあるＲＯＭ編成は、プリチャージ及びセンスオペレーションを必要としない。これらの形式では、データ＝読取（デバイス、バンク、行、列）である。
【００３０】
メモリオペレーションシーケンス
上記で定義したオペレーションに基づき、ここでは、種々のメモリ形式に対するオペレーションの許容し得るシーケンスについて説明する。
センス増幅器キャッシュを伴うメモリコアのオペレーションシーケンス
オペレーションは、任意に構成することができない。行アクセスをスピードアップするためにセンスを使用するメモリコア、例えば、従来型ＤＲＡＭ及びＳＲＡＭでは、読み取り又は書き込みオペレーションを行うために、バンクがセンス状態になければならない。更に、センスオペレーションを実行するために、バンクをプリチャージしなければならない。その結果、これらのコアは、センス（オープン）又はプリチャージ（クローズド）のいずれかである各バンク状態に対して図１８に示すパターンをたどらねばならない。
【００３１】
図１８によって暗示される全てのオペレーションシーケンスが許されるが、その全部が等しい利用性を有するのではない。メモリを使用するアプリケーションは、どのオペレーションシーケンスが最も有用であるかを最終的に決定する特性アクセスパターン（ａｋａ基準パターン）を示す。これらオペレーションシーケンスは、次いで、性能を最大にし且つ電力及び面積を最小にするように実施又はプロトコル設計により最適化することができる。
一般に、アプリケーションは、あるアプリケーションアクセスから別のアプリケーションアクセスへの予想される基準ローカリティに基づいてセンス増幅メモリコアをキャッシュ式に又は非キャッシュ式に動作するよう試みる。これらの解決策を組み合わせることはできるが、任意の組合せをサポートすることは、費用のかかる提案となり、内部ではＤＲＡＭに対しそして外部では相互接続部に対して性能低下又は多量のリソース使用のいずれかを招くことになる。
【００３２】
メモリを非キャッシュ式に動作するとは、アプリケーションアクセスとアプリケーションアクセスとの間でバンク状態がクローズすることを意味する。換言すれば、そのバンクで実行された最後のメモリオペレーションがプリチャージである。このような動作方式では、各アプリケーションアクセスは、通常、センス、一連の読み取り及び／又は書き込み、プリチャージのシーケンスより成る。非キャッシュ式の使用は、低い基準ローカリティをとり、即ちその後のメモリアクセスは、おそらく同じ行に配置されない。
【００３３】
メモリをキャッシュ式に動作するとは、アプリケーションアクセスとアプリケーションアクセスとの間でバンク状態がオープンであることを意味する。換言すれば、そのバンクで実行される最後のメモリオペレーションが、センス、読み取り又は書き込みである。キャッシュ式の使用は、高い基準ローカリティをとり、即ちその後のメモリアクセスは、おそらく、同じ行に配置される。一般に、センスは、最後に実行されるメモリオペレーションとならない。というのは、もしそうであれば、最後のアプリケーションアクセスに代わって有効な作業が何も行われないことを意味するからである。対応する読み取りも書き込みも伴わないセンスを最後のアプリケーションアクセスに実行させるプリフェッチ機構もある。
【００３４】
バンク状態がオープンのままであるときには、その後のオペレーションは、読み取り、書き込み又はプリチャージとなる。それが読み取り又は書き込みの場合には、これをヒットオペレーションと称する。というのは、バンクにキャッシュされたままである行が、次のオペレーションに対して適切な行でなければならないからである。一方、それがプリチャージの場合には、正しい行がバンクにキャッシュ保持されず、従って、コントローラは、プリチャージ及びセンスシーケンスを適用して、正しい行をバンクへ移動しなければならない。この形式のアクセスをミスオペレーションと称する。
【００３５】
ＤＲＡＭをキャッシュ式に動作するときは、各アプリケーションアクセスは、通常、シーケンス「一連の読み取り及び／又は書き込み」（ヒット）、又はシーケンス「プリチャージ、センス、一連の読み取り及び／又は書き込み」（ミス）で構成される。
プリチャージ及びセンスオペレーションは時間がかかる上に、電力を消費するので、ＤＲＡＭを動作するための最適な戦略は、アプリケーションの基準特性に依存する。本発明においては、オペレーションの方法及びオペレーションの混合方法のいずれかがサポートされる。
【００３６】
他の形態
図１８は、センス増幅キャッシュを伴う一般的メモリコアのオペレーションシーケンスを示す。異なるメモリコアに対してこの図がどのように変化するか考えることもでき、これについては、以下で述べる。
図１９は、図１８に示したものと同じであるが、リフレッシュセンス及びリフレッシュプリチャージオペレーションが追加されたＤＲＡＭのオペレーションシーケンスを示す。
【００３７】
図２０は、センス増幅が１つの読み取り又は書き込みアクセスに対してのみ充分なデータを保持する一般的種類のＳＲＡＭに対するオペレーションシーケンスを示す。遷移２０２は、考えられはするが、有効ではないことに注意されたい。というのは、最後のアプリケーションアクセスに代わって有効な作業を実行しないからである。又、プリチャージ又はセンスの後に書き込みを実行できることにも注意されたい。というのは、ＳＲＡＭのセンス増幅器は、読み取り動作にのみ使用されるからである。図２１は、センス増幅を伴うリードオンリメモリのオペレーションシーケンスを示す。通常、センス増幅は、１つの読み取りアクセスに対してのみ充分なデータを保持する。遷移２０２は、考えられはするが、有効でないことに注意されたい。というのは、最後のアプリケーションアクセスに代わって有効な作業を実行しないからである。
【００３８】
タイミング変動の発生源
メモリシステムにはタイミング変動の発生源が多数ある。１つの発生源は、チャンネルとも称される相互接続部である。クロック周波数が充分に高く且つチャンネルが長い場合には、ワイヤの信号伝播遅延が、ビット時間より大きくなる。（ここで、ビットレートの周期とは、１ビットを転送するのに要する時間として定義され、ビットは各クロックの縁で転送されると仮定され、従って、ビットレートは、２ｘクロック周波数である。）その結果、相互接続遅延は、図２２に示すように、チャンネル上の物理的な位置の関数として変化する。クロックの縁は観察位置に基づいて時間的に変化することに注意されたい。この特定のクロック戦略の場合に、相互接続部は、互いに逆方向に向かう各１５の送信及び受信クロックを有し、そして図２３は、所与の位置及び時間における送信クロックと受信クロックとの間の差が１クロックサイクル以上変化することを示している。又、所与の要素に対する相互接続遅延は、その位置が固定されると、変化しないことに注意するのも重要である。
【００３９】
タイミング変動の別の発生源は、メモリデバイス自身から生じるものである。図３は、インターフェイス及びメモリコアを伴うメモリデバイスを示す。コアの内部遅延は、プロセス変動、回路設計の相違、並びに電圧及び温度に影響する動作条件の変化により、デバイスごとに変化し得る。
メモリコアは、プリチャージ、センス、読み取り及び書き込みの４つの基本的オペレーションを有する。行オペレーション（センス及びプリチャージ）、列オペレーション（読み取り及び書き込み）そして行オペレーションと列オペレーションとの間の相互作用のタイミングを含むコアタイミングの全ての要素において変動が生じ得る。
【００４０】
行のタイミングは、テーブル１のタイミングパラメータにより特徴付けされ、そして図１１のタイミング図（行タイミング）に示されている。行プリチャージ時間ｔＲＰは、コアにおけるメモリバンク内のビットライン及びセンス増幅器をプリチャージするのに要する時間である。バンクは、センスオペレーションを行う前にプリチャージされねばならない。センスオペレーションの開始とプリチャージオペレーションの開始との間の最小時間は、ｔＲＡＳ，ｍｉｎである。同じメモリバンクに対するセンスオペレーション間の最小時間は、行サイクルタイムｔＲＣである。
【００４１】
テーブル２は、図１４及び１５の読み取り及び書き込みタイミング図に示された基本的な列タイミングパラメータを示す。ｔＣＡＣは、列アドレスのラッチと、コア出力への読み取りデータの出力との間の遅延である。ｔＣＡＣは、２つの要素ｔＣＬＳ及びｔＤＡＣを有する。ｔＣＬＳは、ＣＯＬＬＡＴの立上り縁（列アドレスがラッチされたとき）と、ＣＯＬＣＹＣの立上り縁（感知増幅器からのデータアクセスが開始するとき）との間の時間である。ｔＤＡＣは、ＣＯＬＣＹＣの立上り縁と、読み取りデータがコア出力に供給されるときとの間の時間である。ｔＰＣは、列サイクルタイム、即ち列オペレーションと列オペレーションとの間の最小時間である。
【００４２】
行オペレーションと列オペレーションとの間の相互作用は、タイミングパラメータｔＲＣＤ及びｔＣＰＳによって特徴付けられ、図１１、図１４及び図１５に示されている。ｔＲＣＤは、行−列遅延であり、センスオペレーションの開始と列オペレーション（ＣＯＬＣＹＣの立上り縁）との間の時間を表わす。ｔＣＰＳは、列プリチャージ−行プリチャージの時間であり、列プリチャージの開始（ＣＯＬＣＹＣの立下り縁）と行プリチャージオペレーションの開始との間の時間を表わす。
これら全てのコアタイミングは、製造プロセス、プロセス世代、回路設計、供給電圧変動、及び動作温度にわたって広範囲に変化し得る。更に、これらのコアタイミング変動は、相互接続部の遅延変動と組合わされて、デバイスごとの累積システムタイミング変動を形成する。
【００４３】
タイミング変動制御の動機付け
パイプライン型メモリシステムでは、デバイス対デバイスのタイミング変動を調整又は制御してパイプラインの効率を最適化し、特に読み取りオペレーションに対してデータ帯域巾を最大化することが所望される。その目標は、図２４に示すように、データが送信器から受信器へ転送されるときに完全にパックされたデータ相互接続を得ることである。上述したように、マスター又はスレーブのいずれかが送信器又は受信器として働くことができ、図２４は、各々のケースに対するパックされたチャンネルを示す。
【００４４】
別の要望は、待ち時間を最小にすることである。例えば、所与のｔＲＣＤをもつデバイスの場合には、行コマンドと列コマンドとの間に充分細かい粒度のタイミング制御を与え、センス及び列コア制御信号の供給が、ｔＲＣＤに厳密に一致するオフセットを有するようにすることが望まれる。２つのコマンド間の付加的な遅延は、大きなアクセス待ち時間を生じる。
更に別の要望は、複雑さを最小にすることである。タイミング調整は、送信器又は受信器のいずれで行うこともできる。コストを低く保つことが著しく望まれるので、特にメモリデバイスにおいてタイミング調整を実行する全てのメカニズムは、ダイ面積及びコストをできるだけ低く保つように複雑さを低減しなければならない。
【００４５】
公知技術  従来のメモリシステムは、図２５に示すように、データ信号及び制御／アドレス信号が互いに直交する二次元デバイストポロジーを使用する。異なるトレース長さ、容量性負荷及び不一致の信号インピーダンスのために、データ及び制御／アドレス信号に対する伝播遅延が著しく異なる。更に、デバイスタイミングも、異なる部分間で変化する。このために、メモリコントローラは、通常、考えられる最悪の相互接続及びデバイスタイミングを仮定し、従って、全てのタイミング変動は一定の定数で処理され、コントローラは、各部分がどれほど速くなければならないか及びそのシステムにプラグインされる全ての部分がこれらの最小タイミングをいかに満足しなければならないかを特定する。不都合なことに、最悪のケースが厳密にどんなものであるかを知ることは、しばしば困難である。更に、この解決策では、メモリコントローラは、所与のシステムにおけるデバイス又は相互接続部の実際の速度を調整するのではなく、考えられる最も低速の部分及び相互接続部の速度で常に動作する。これらシステムは、インストールされた部分の実際のデバイス性能を検査するブート時間手順を伴うことなく初期化する。
【００４６】
多くの既存の同期メモリシステムでは、相互接続遅延が単一のクロックサイクルに限定され、従って、相互接続遅延の補償は必要とされない。ある既存のメモリデバイスでは、行タイミング、特に、ｔＲＡＳ,ｍｉｎ、ｔＲＰ及びｔＲＣＤの変動が「内部で計時され」、即ち行タイミング遅延が、コアタイミングに一致するサイクルカウントを記憶する内部カウンタ及びプログラマブルレジスタで処理される。ｔＣＰＳのようなあるコアタイミングは、固定設計の定数として処理される。
【００４７】
ある既存のメモリデバイスでは、列読み取り及び書き込み遅延の変動は、レジスタの値を変更することによりプログラムできる単一の遅延値により取り扱われる。レジスタの遅延及び範囲は、デバイスタイミングの変動を取り扱うようにのみ設計され、相互接続タイミングは取り扱わない。更に、ｔＣＬＳ及びｔＤＡＣのような多数の列読み取り待ち時間成分をカバーするために単一の遅延値が使用される。例えば、１つの例においては、レジスタは、図２６に示すように、列制御と列読み取りデータとの間のクロックサイクルの数を特定する。
【００４８】
これらの技術は、どちらも、コストと利益を有する。全ての関連遅延は、内部メモリデバイスの実施詳細で変化しない簡単な制御モデルをアプリケーションに与える。しかしながら、これは、メモリデバイスが、プログラムされた遅延をいかに使用すべきかをそれ自身でデコードすることを必要とする。これは、いずれのデバイスの遅延も設計時点では分からないので、非常に困難な問題となる。更に複雑なことは、デバイス遅延を測定できるときでも最終テスト時に、オペレーション中のクロックの周期が分からないことである。この問題を解決する簡単な方法は、明らかでない。内部メモリのデバイス遅延をクロック周期で分割することを含む方法は、簡単であるとは考えられない。
【００４９】
ある既存のメモリデバイスでは、相互接続制御リソースの過負荷により微細なタイミング制御が制限される。図２７は、全ての行列コマンドが同じコマンドバスを経て発生される１つのこのようなデバイスの相互接続構造を示す。又、単一のアドレスバスが行及び列オペレーションに対して共用される。行タイミング（ｔＲＰ及びｔＲＡＳ,ｍｉｎ）及び行−列タイミング（ｔＲＣＤ、ｔＣＰＳ）の変動は、単一の制御バスリソース上での制御情報の配置を調整することによって取り扱われる。衝突のために、単一リソース上の行及び列コマンドの過負荷は、図２８に示すように、実際のデバイスタイミングに一致するように行及び列制御を最適に配置する微細なタイミング制御を実行する機能をしばしば制限する。センス、プリチャージ、読み取り及び書き込みコマンドが同じコマンドバス上に発生されるので、特に、コマンドが多数のバンクへ同時に発生されるときには、リソースが急速に過負荷状態になる。例えば、この図では、デバイスに１サイクルの分離しか許されていなくても、バンクａへの書き込みコマンドがあるために、バンクｂに対するプリチャージとセンスとの間の分離が強制的に２サイクルとされる。
【００５０】
要約すれば、既存のメモリデバイスは、高速パイプラインメモリシステムにおいて最適なタイミング補償を制限する多数の欠陥を有している。第１に、既存のデバイスは、マルチサイクル相互接続遅延変動を補償するように設計されていない。第２に、既存のデバイスは、単一の共用された相互接続制御及び／又はアドレスリソースを有し、これは、制御情報がパケット化され（多数のサイクルを占有し）そしてこれらのパラメータが「内部で計時」されないときに行タイミング及び行−列タイミングの変動を制御する能力を制限する。第３に、列アクセス待ち時間のタイミング変動は、通常、単一の番号で制御され、コアの列アクセス待ち時間を作り上げる基本的遅延成分に区画化されない。第４に、列アクセス−行プリチャージ遅延（ｔＣＰＳ）は、デバイスの固定定数であると考えられ、外部制御情報のタイミングを調整することにより補償されねばならない。最後に、列サイクルタイムの変動は、外部制御情報のタイミングを調整することにより補償されねばならない。
【発明の開示】
【００５１】
デバイスタイミング制約を伴う電子デバイスは、行及び列コマンドを搬送する相互接続構造体に接続された１組の接続部を備えている。メモリコアはデータを記憶する。１組の接続及びメモリコアにメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生するための回路を備えている。メモリコアタイミング信号は、正しいメモリコアオペレーションを確保するためのタイミング制約を有する。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。
【発明を実施するための最良の形態】
【００５２】
以下、対応部分が同じ参照番号で示された添付図面を参照して、本発明の好ましい実施形態を詳細に説明する。
相互接続遅延変動に対するタイミング補償
上述したように、チャンネルは、それが充分な容量を有するに足る長さであるときに多数のサイクルの巾であるフライト時間を有する。このようなシステムでは、送信器がフライト時間の遅延を介在することなくデバイスからデバイスへ切り換えできるのが重要である。このようになっていない場合には、異なるデバイスがアドレスされるたびに、帯域巾に受け入れられないロスが生じる。
【００５３】
シグナリング技術が遅延を伴わずにドライバ／ドライバの切り換えをサポートすると仮定すれば、メモリ要素内のデータ経路に遅延素子を追加して、論理的なデバイス対デバイスの衝突を排除し即ちチャンネルを「均等化」するようにチャンネルに読み取りデータを供給する論理層を得ることができる。これは、相互接続遅延変動を処理するのに遅延素子が使用されない場合とは異なることに注意されたい。
図２９は、マルチサイクル相互接続部に接続された遅延素子をもつデバイスを示す。基本的な考え方は、チャンネル上の位置に基づいて各デバイスに適当な量の遅延を追加するようにこれら遅延レジスタを使用し、マスターが全てのデバイスに対して均一な最小待ち時間を見るようにすることである。これら遅延レジスタは、デバイス変動ではなく相互接続遅延を補償するのに使用されることに注意されたい。
【００５４】
図３０のタイミング図は、遅延レジスタが相互接続タイミング変動をいかに調整しそしてデータ相互接続部を完全にパック状態にできるようにするかを示す。この図は、チャンネル上に４つのデバイスを示し、各デバイスは、異なるクロックドメインに配置され、即ちマスターからの信号伝播遅延が、デバイスａ、ｂ、ｃ及びｄに対して各々０、１、２及び３サイクルに等しい。デバイスａ、ｂ、ｃ及びｄにおける遅延レジスタは、各々、３、２、１及び０サイクルとなるようにプログラムされる。図中のタイミング図は、制御パケットがマスターから送信されるとき及び列オペレーションが各デバイスに対して始まる（ＣＯＬＣＹＣパルス）ときを示している。デバイスａの出力は、追加の３サイクルだけ遅延されるので、デバイスｄからａへのバック−バック読み取りは、マスターに受信されるときにバック−バックデータパケットを生じる。図示されたように、たとえ各デバイスが不規則な間隔で読み取りデータの送信を開始するとしても、チャンネルを下る異なる伝播時間により、マスターにおいて完全にパックされたデータ流を生じる。
【００５５】
遅延素子機構は、多数のやり方で実施することができる。典型的な列読み取りデータ経路が図３１に示されている。相互接続部を経て列制御パケットを受信した後に、列ロジックは、コアにおいて列読み取りオペレーションを開始する。列オペレーションのコア制御信号は、バンク及び列アドレスと、アドレスをラッチする信号（ＣＯＬＬＡＴ）と、列オペレーションを開始する信号（列サイクルを意味するＣＯＬＣＹＣ）と、読み取り又は書き込みを特定する信号（ｒ／ｗ）とを含む。列読み取りオペレーションは、多数の段階に分割される。ある遅延の後に、コアのＲｅａｄＤａｔａ出力にデータが現われる。このデータは、次いで、別の負荷制御ＬｏａｄＲｄによりコアと出力データ経路との間に配置された記憶素子（例えば、ラッチ）にロードされる。データは、次いで、個別の負荷信号（ＬｏａｄＰｉｐｅ）を使用して出力データ経路に別々にロードされ、そしてインターフェイスから放出される。読み取りオペレーションに対する簡単なタイミング図が図３２に示されている。
【００５６】
読み取りデータの遅延は、読み取りデータ経路のどこかに遅延素子を配置することにより行うことができる。読み取りデータを遅延する１つの方法は、コアへの列制御信号を遅延することにより列オペレーションの開始を遅らせることであり、これは、フロントエンドレベリング（均等化）と称される。他の解決策は、データがコアを出た後にコア出力において読み取りデータを遅延することであり、これは、バックエンドレベリング（均等化）と称される。
フロントエンドレベリングの実施を説明するために、図３３は、列論理ブロックにおける追加の遅延ブロックを示し、これは、ＣＯＬＣＹＣコマンドの発生を遅らせる。遅延ブロックは、可変遅延を許すようにプログラムすることができる。図３４は、ＣＯＬＣＹＣを遅延することによりデータも遅延されることを示している。
【００５７】
列読み取りオペレーションの開始を遅延することに伴う問題は、それが行プリチャージオペレーションとの相互作用を導入し、制御の複雑さを高めると共に、性能を低下することである。図３５は、フロントエンドレベリングを用いた２つのデバイスのオペレーションを示す。一方のデバイスは、３サイクルのレベリング遅延と、０サイクルの相互接続遅延をもつように示され、即ち「近い」デバイスである。下方のデバイスは、０サイクルの追加遅延と、３サイクルの相互接続遅延をもつように示され、即ち「遠い」デバイスである。
【００５８】
メモリシステムは、メモリシステム内の各デバイスに対して同じ制御パターン及びインターバルで動作するのが好ましい。これは、メモリオペレーションを実行するときに各デバイスの仕様を見ることを必要とするマスターの複雑さを低減する。又、これは、メモリデバイスへのパイプライン型アクセスの異なる段階に対して一貫した繰り返しシーケンスを維持することにより帯域巾を増加する。或いは又、コントローラは、各デバイスのタイミングを追跡できるが、これは、コントローラの複雑さを著しく高め、そして可変ｔＲＡＳ,ｍｉｎは、効率的なパイプラインを形成するのを困難にする。
【００５９】
図３５は、「近い」デバイスの遅い読み取りが、ｔcps,minの制約を満足するようにプリチャージを実行できる最も早い時間を定義することを示している。読み取りは、「遠い」デバイスに対し、プリチャージを３サイクル早く実行することができそしてｔCPS,min及びｔRAS,minの両方の制約を満足することを示すように配置される。
有効なｔRAS,minは、各デバイスの実際のｔRAS,minより３サイクル長い。これは、任意の行に対するバンクの占有時間を増加して、同じバンク内の異なる行にアクセスするための待ち時間を増加すると共に性能を低下させる。又、遅延されたプリチャージは、別のバンクが最適な時間にプリチャージされるのを妨げる。
【００６０】
読み取りデータを遅延する好ましい方法は、データがコアから到着した後にそれを遅延することである。このように、コア読み取りオペレーションのタイミングは固定状態に保たれ、そしてプリチャージとの相互作用が排除される。図３６は、ＣＯＬＣＹＣ位置が２つのデバイスに対して同じであるために図３５に示された問題がバックエンドレベリングで発生しないことを示している。
図３１に示した列読み取りデータ経路は、ラッチ及び出力データ経路の両方における個別の負荷制御ポイント（ＬｏａｄＲｄ及びＬｏａｄＰｉｐｅ）を示す。インターフェイスは、読み取り遅延を導入するための２つの場所を与え、そして図３７は、両制御信号に使用されるプログラム可能な遅延素子を示す。これらの両遅延素子は、相互接続部のタイミング変動を補償するのに使用できる。図３８は、出力データ経路へのデータを遅延することにより読み取りを遅延するオペレーションを示す。図３９は、ＬｏａｄＲｄ及びＬｏａｄＰｉｐｅ信号を使用した列読み取りタイミングを示す。
【００６１】
ＬｏａｄＲｄの遅延は、ある一定範囲の追加遅延しか許さないこと注意されたい。というのは、コアからの読み取りデータの出力有効ウインドウに制限があり（図１４に示すように、読み取り有効ウインドウ＝ｔＰＣ−ｔＤＡＣ＋ｔＤＯＨである）、ラッチの設定及び保持要求を満足しなければならないからである。この一定の範囲を越えると、読み取り有効ウインドウサイズを増加するために付加的なバッファが必要となる。これは、最小の読み取り待ち時間が所望される場合に、面積を追加しそしてより重大な経路上の問題を導入することになる。
２つの制御ポイントをもつことが特に有用である。というのは、各負荷信号に対するプログラム可能な遅延量が、通常、ハードウェア及びタイミング制約により制限されるためである。２つの制御ポイントは、読み取り遅延の全範囲を増加し、そしてより多くのクロックドメインを伴うより長いマルチサイクルチャンネルを許す。更に、以下に述べるように、ＬｏａｄＲｄの遅延を使用して、ｔＤＡＣをプログラム可能に変化させることもできる。この場合には、ｔＤＡＣに対して使用されない残りの遅延は、バックエンドレベリングを行うのに使用できる。
【００６２】
これらの遅延素子を制御する多数の方法がある。例えば、 − メモリサブシステムが初期化されるときにレジスタをセットする。この形態において、各基準は、チャンネル上の両方の位置及び内部デバイス遅延を考慮して、最悪の場合のメモリ要素によりセットされた待ち時間を有する。初期化方法は、図４０に示すように、実際にインストールされる要素の遅延及び位置を特徴付ける情報を検索し、そしてデバイスの遅延レジスタを適宜プログラムする。
−  他の制御情報と共に遅延を送信する。この場合、コントローラは、読み取りデータの位置を動的に制御することができ、これは、どのデバイスが以前のデータブロックを送信したか及びどのデバイスが次のデータブロックを送信するかに基づいてコントローラが待ち時間及び帯域巾を最適化できるようにする。
１つの実施形態は、ＤＲＡＭ内の静的制御を使用する。この選択は、不充分なリソースである制御帯域巾を保存し、そしてＤＲＡＭインターフェイス内の臨界経路を最小にする。
【００６３】
デバイス遅延変動に対するタイミング補償
各メモリデバイスは、プロセス変動、回路設計、供給電圧及び動作温度により遅延変動を受ける。これらの変動は、行及び列のオペレーション時間や、行オペレーションと列オペレーションとの間の相互接続のタイミングに影響を及ぼす。
本発明は、デバイスで誘起されるタイミング変動を補償するための次の機構を備えている。
−  分割制御相互接続リソースを経て送信される制御コマンド間のタイミングオフセットを使用して、内部デバイスオペレーションに対して微細なタイミング制御を行う。
−  内部デバイス遅延要素に適合するデバイス内の多数のプログラム可能な遅延機構を使用して、微細粒度のタイミング制御を行えるようにする。
【００６４】
分割制御間のタイミングオフセット
本発明は、分割制御相互接続リソースを経て送信された制御コマンド間のタイミングオフセットを使用して、内部デバイスオペレーションに対する微細な制御を与えることを含む。メモリデバイスの主たるオペレーションは、プリチャージ、センス、列読み取り及び列書き込みである。１つの実施形態では、デバイスが図４１に示す相互接続構造を有し、ここでは、制御ワイヤ及び内部制御データ経路が個別のプリチャージ、センス、及び列制御バスに分割される。図４２のタイミング図は、この実施形態に対し列タイミング及び行−列タイミングを制御するためにタイミングオフセットをいかに使用できるかを示す。ここで、コントローラは、センス−列遅延ｔＲＣＤ、センス−プリチャージ遅延ｔＲＡＳ,ｍｉｎ、及びプリチャージ−センス遅延ｔＲＰに対するタイミング遅延に一致するようにクロックサイクル粒度でセンス、プリチャージ及び列コマンド間のタイミングオフセットを調整することができる。この図は、３０ｎｓ及び２０ｎｓのｔＲＣＤ、５０ｎｓ及び４２．５ｎｓのｔＲＡＳ、そして２０ｎｓ及び２５ｎｓのｔＲＰに対するタイミングオフセットを示している。センス及び列に対する相互接続リソースは分割されそして独立しているので、これら内部デバイスオペレーションの微細なタイミング制御が達成される。
【００６５】
別の実施形態は、デバイス及びシステムコストを下げるように相互接続リソースを結合することができる。これらの妥協は、一般に、低いコスト又は長い待ち時間（情報のパケット化による）のためにオフセットを用いてタイミングを微細に制御する能力を低減する。その一例は、プリチャージ及びセンスを単一の相互接続リソースに結合し、図４３に示すように、センス／プリチャージ及び列制御バスしか存在しないようにする。この場合に、タイミングオフセット技術は、センス−プリチャージタイミングの相互作用を制御するように使用できないが、センス−列タイミング（ｔＲＣＤ）及び列−プリチャージタイミング（ｔＣＰＳ）を制御するのに使用できる。その別の例は、プリチャージ及びセンスを単一の相互接続リソースに結合すると共に、列及びプリチャージを別の相互接続リソースに結合し、いずれのソースからもプリチャージを制御できるようにする。
【００６６】
デバイスで誘起されるタイミング変動に対するプログラム可能な遅延機構
又、本発明は、微細粒度のタイミング制御を行えるように内部デバイス遅延成分に適合する多数のプログラム可能な遅延機構をデバイス内部に使用する。その一例は、列読み取り待ち時間の制御である。メモリコアにおける列読み取り待ち時間ｔＣＡＣは、図１４に示すように、列データ経路の異なる部分から発生する２つの成分ｔＣＬＳ及びｔＤＡＣを含む。ｔＣＬＳは、列アドレスがコアにラッチされるときのＣＯＬＬＡＴの立上り縁と、列アクセスが開始されそしてコアのセンス増幅器からデータがアクセスされるときのＣＯＬＣＹＣの立上り縁との間の遅延である。これら２つの遅延は、プロセス変動、回路設計、供給電圧及び動作温度に基づいてデバイスごとに変化し得る。
【００６７】
公知のデバイスは、列読み取り待ち時間における遅延変動を補償するために遅延素子を使用しているが、多数の列読み取り待ち時間成分をカバーするのに単一の遅延値しか使用していない。本発明は、デバイスの内部遅延の特定部分に対応する個々の遅延成分が使用されるという点で公知技術とは相違する。
これら技術の各々は、そのコストと利益を有する。全ての関連する遅延は、内部メモリデバイスの実施詳細と共に変化しないアプリケーションに対してクリーンな制御モデルを与える。しかしながら、これは、単一のプログラムされた遅延を列データ経路の別々の遅延にいかに分割すべきかそして正しい数のクロックサイクルにいかに変換すべきかをメモリデバイスがそれ自身でデコードすることを必要とする。これは非常に困難な問題である。というのは、いずれのデバイスの遅延も設計時点では分からないからである。更なる複雑さは、たとえデバイス遅延を測定できるときでも最終テスト時にオペレーション中のクロックの周期が分からないことである。クロック周期により内部メモリデバイスの遅延を分割することを含む方法は、簡単であるとは考えられず、デバイスに組み込むのに論理的に経費のかかるオペレーションとなる。
【００６８】
コード化された遅延を、内部メモリデバイス遅延に対応する部分に分割し、そしてそれらをコントローラに使用できるようにする（例えば、内部デバイスレジスタを経て）ことは、全ての判断がアプリケーション層に押し戻されるのでメモリデバイスに対して分割の問題を容易なものにする。ここで、アプリケーションには、オペレーションの周波数を知り、デバイスの遅延要求を読み取り、そしてそれらの各々をプログラムする方法を使用するに充分なインテリジェンスを持たせるという負担が生じる。分割の問題は、ソフトウェアで容易に実行することができ、そしてメモリデバイスから排除される。メモリデバイスは、ソフトウェアがタスクを実行するように適切な制御機構を与えるだけでよい。又、分割されたコード化遅延は、各遅延段に等しく作用しない処理変動を有用に補償する微細粒度のタイミング制御も与える。
【００６９】
図３１は、列読み取り経路の要素を示す。上述したように、列読み取りアクセス待ち時間ｔＣＡＣは、２つの成分ｔＣＬＳ及びｔＤＡＣを含む。
図４４は、ｔＣＬＳに対してプログラム可能な遅延を実施する１つの方法を示し、これは、ＣＯＬＣＹＣ制御信号を遅延しそしてｔＣＬＳを有効に増加するものである。ｔＣＬＳの変化が図４５に示されている。
【００７０】
変数ｔＤＡＣは、ＬｏａｄＲｄ信号をコア出力においてラッチへと遅延することにより得られる。上述したように、ＬｏａｄＲｄの遅延範囲には制限がある。というのは、コアからの読み取りデータの出力有効ウインドウが制限され（図１４に示すように、読み取り有効ウインドウ＝ｔＰＣ−ｔＤＡＣ＋ｔＤＯＨ）、そしてラッチの設定及び保持要求を満足しなければならないからである。この一定の範囲を越えると、読み取り有効ウインドウサイズを増加するために付加的なバッファが必要となる。これは、最小の読み取り待ち時間が所望される場合に、面積を追加しそしてより重大な経路上の問題を導入することになる。ＬｏａｄＲｄのプログラム可能な遅延を使用して、変数ｔＤＡＣ又は相互接続遅延変動を補償できることに注意されたい。ｔＤＡＣに使用されない残りの遅延を使用して、バックエンドレベリングを実行し、相互接続遅延変動を補償することができる。
【００７１】
列オペレーションの他のタイミングパラメータもプログラムできる。例えば、図１４のタイミング図に示すように、列−行プリチャージタイミングｔＣＰＳは、列ロジックによってトリガーされてプリチャージ状態マシンへ送信されるプリチャージ信号にプログラム可能な遅延を追加することによりプログラムできる。又、ＣＯＬＣＹＣの立上り縁と立下り縁との間の時間ｔＣＡＳもプログラム可能とすることができ、そしてそれらの縁がコアによっていかに使用されるかに基づいて有効となる。例えば、立上り縁を使用して列アクセスオペレーションをスタートし、そして立下り縁を使用して列プリチャージを実行するコア設計である場合には、プログラム可能なｔＣＡＳは、列アクセスがスタートした後に列プリチャージを開始できるときにタイミング変動がある場合に非常に有効となる。これを実行するために、プログラム可能な遅延素子は、立下り縁の可変タイミングを許すためにＣＯＬＣＹＣロジックに追加されねばならない。
【００７２】
デバイスで誘起されるタイミング変動に対してこれらの遅延素子を制御する主たる技術は、相互接続で誘起されるタイミング変動に対して述べたものと同様であるが、次のような若干の相違がある。
−  動的なコード化遅延：この場合、メモリコアへの一定遅延を付与できるとき以外の時間に制御が実際にメモリデバイスに送られ、むしろ、基準と共に送信される制御情報により決定される付加的な遅延が、制御情報の受信から、メモリコアへのその付与まで、公称制御遅延に追加される。
−  静的なコード化遅延：この場合、初期化時にプログラムされるメモリデバイス内のレジスタは、制御情報の受信と、コアへのその付与との間に、どれほどの遅延が追加されるかを制御する。図４６に示すように、初期化方法は、実際にインストールされた要素の遅延及び位置を特徴付ける情報を検索し、そしてデバイスにおける遅延レジスタを適宜プログラムする。
【００７３】
メモリ要素の列オペレーションの内部デバイス遅延は、特定のコントローラの寿命にわたって安定状態に保たれる容易にパラメータ化されるエレメントに分割することができる。これは真であるから、好ましい実施形態は、静的にコード化された個々の遅延成分を使用する。これでも、入念な設計をしないと、重大な経路問題を引き起こすことがある。
デバイスで誘起される全ての遅延成分は、いったん補償されると、チャンネルの帯域巾に影響を及ぼさないので、静的に補償することができる。それらは、平均チャンネルサービス時間に若干の影響を及ぼすだけである。チャンネル性能に対する影響が比較的僅かであるから、遅延を動的にコード化してもほとんど何も得られない。というのは、特に、臨界経路作用が著しいからである。
【００７４】
当業者であれば、次のことが理解されよう。受信器及び送信器は、１つのデバイスに結合することができ、マスター及びスレーブは、１つのデバイスに結合することができ、別の実施形態では、列アクセス経路の異なる区画を制御でき、別の実施形態では、異なる機構を用いて制御可能なインターバルを制御することができ、相互接続で誘起される遅延変動に対して、及び種々のオペレーションを有すると共にそれらオペレーション間に変化する遅延制約を有する内部ブロックを含むデバイスに対して、これらの方法を使用することができ、そして本発明は、メモリコアをもつデバイスに限定されるものではなく、一般的に、いかなる形式のデバイスにも適用できる。
【００７５】
以上、本発明を完全に理解するために、特定の用語を使用して説明した。しかしながら、本発明を実施するために特定の細部は必要とされないことが当業者に明らかであろう。その他、本発明を理解する上での不必要な混乱を回避するために、良く知られた回路及びデバイスはブロック図形態で示した。従って、本発明の特定の実施形態の以上の説明は、本発明を単に例示する目的でなされたものである。本発明は、ここに開示された詳細な形態に限定されるものではなく、上記の技術に鑑み、多数の変更や修正がなされ得ることは明らかである。上記の実施形態は、本発明の原理及びその実際の応用を説明するために選択されたものであり、従って、当業者であれば、本発明及び種々の実施形態を、意図された特定の用途に適した種々の変更を加えて最良に利用することができよう。本発明の範囲は、請求の範囲及びその等効物のみによって限定されるものとする。
【図面の簡単な説明】
【００７６】
【図１】多数のマスター及び多数のスレーブをもつ公知のメモリシステムを示す図である。
【図２】１つのマスター及び多数のスレーブをもつ公知のメモリシステムを示す図である。
【図３】公知のメモリ構造体の一般的な概略図である。
【図４】単一のメモリバンクをもつ公知のメモリコアの一般的な概略図である。
【図５】多数のメモリバンクをもつ公知のメモリコアの一般的な概略図である。
【図６】公知のメモリ記憶アレーの一般的な概略図である。
【図７】公知の単一バンクＤＲＡＭメモリコアの一般的な概略図である。
【図８】公知の多バンクＤＲＡＭメモリコアの一般的な概略図である。
【図９】公知のＤＲＡＭメモリセルの回路図である。
【図１０】公知のＤＲＡＭデータ経路行の回路図である。
【図１１】単一メモリバンクに対する公知の行アクセスタイミングを示すタイミング図である。
【図１２】異なるメモリバンクに対する公知の行アクセスタイミングを示すタイミング図である。
【図１３】公知のＤＲＡＭ列データ経路を示す図である。
【図１４】公知の列読み取りアクセスタイミングを示すタイミング図である。
【図１５】公知の列書き込みアクセスタイミングを示すタイミング図である。
【図１６】公知のＳＲＡＭメモリセルの回路図である。
【図１７】公知のＲＯＭアレーを示す図である。
【図１８】行センスを伴うメモリコアに対する公知のオペレーションシーケンスを示す図である。
【図１９】リフレッシュオペレーションを伴うＤＲＡＭに対する公知のオペレーションシーケンスを示す図である。
【図２０】狭いページサイズをもつＳＲＡＭに対する公知のオペレーションシーケンスを示す図である。
【図２１】センス増幅器をもつＲＯＭに対する公知のオペレーションシーケンスを示す図である。
【図２２】公知のメモリシステムにおけるマルチサイクルタイミングを示す図である。
【図２３】公知のメモリシステムにおけるスレーブデバイスに対するマルチサイクルタイミングを示す図である。
【図２４】完全にパックされたデータ相互接続部を示す図である。
【図２５】公知のメモリシステムトポロジーを示す図である。
【図２６】公知技術によるプログラマブル列アクセス信号（ＣＡＳ）待ち時間タイミング図である。
【図２７】過負荷の相互接続制御リソースをもつ公知のメモリデバイスを示す図である。
【図２８】相互接続リソースの公知過負荷を示すタイミング図である。
【図２９】本発明の実施形態による遅延要素をもつメモリデバイスを示す図である。
【図３０】本発明の実施形態による相互接続遅延変動を伴うパックされたデータチャンネルのタイミング図である。
【図３１】本発明の実施形態による列読み取りデータ経路を示す図である。
【図３２】本発明の実施形態による列読み取りタイミングを示す図である。
【図３３】本発明の実施形態により列オペレーションの開始を遅延するための列ロジック内の遅延ブロックを示す図である。
【図３４】本発明の実施形態により列オペレーションの開始を遅延することにより読み取りを遅延するオペレーションを示す図である。
【図３５】本発明の実施形態によるフロントエンドレベリングを示す図である。
【図３６】本発明の実施形態によるバックエンドレベリングを示す図である。
【図３７】本発明の実施形態により出力データ経路のデータを遅延するための遅延回路を示す図である。
【図３８】本発明の実施形態により出力データ経路へのデータを遅延することにより読み取りを遅延するオペレーションを示す図である。
【図３９】本発明の実施形態による列読み取りタイミングを示す図である。
【図４０】本発明の初期化方法に関連した処理段階を示す図である。
【図４１】本発明の実施形態による分割制御バスを伴うメモリデバイスを示す図である。
【図４２】本発明の実施形態による行及び列コマンドのタイミングオフセットを示す図である。
【図４３】本発明の実施形態による個別の列制御を伴う合併制御バスを示す図である。
【図４４】本発明の実施形態による選択された遅延を伴う列制御ロジックを示す図である。
【図４５】本発明の実施形態による変更された遅延信号を示す図である。
【図４６】本発明の実施形態によるデバイス誘起補償機構に対する初期化方法に関連した処理段階を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【手続補正書】
【提出日】平成20年6月12日(2008.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通信バスと、
一対のクロックラインであって、各クロックラインは、上記通信バスの長さに沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送する、一対のクロックラインと、
上記通信バス及び上記クロックラインを備えるデータバスに接続され、上記通信バスに選択的に信号を供給するマスターデバイスと、
上記データバスに接続された複数のスレーブメモリデバイスであって、これら複数のスレーブメモリデバイスの各スレーブメモリデバイスは、上記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブメモリデバイスは、上記関連待ち時間遅延を補償するためのプログラム可能な遅延回路を含んでいて、上記マスターデバイスが、上記通信バスへの信号の供給に応答して各スレーブメモリデバイスに対して均一の待ち時間を観察するようにし、そして少なくとも１つのスレーブメモリデバイスは、フロントエンド遅延均等化を確立するように列制御信号を遅延することにより列オペレーションの開始を遅延するためのプログラム可能な遅延回路を含む、複数のスレーブメモリデバイスと、を備えるシステム。
【請求項２】
上記データバスにおける位置から生じる上記関連待ち時間遅延は、上記スレーブメモリデバイスのうちの第１及び第２のスレーブメモリデバイスの間で、少なくとも１クロックサイクル分異なる、請求項１に記載のシステム。
【請求項３】
通信バスと、
一対のクロックラインであって、各クロックラインは、上記通信バスの長さに沿ったルートをとり、一方のクロックラインは、一方の方向に進行するクロック信号を搬送し、他方のクロックラインは、逆方向に進行するクロック信号を搬送する、一対のクロックラインと、
上記通信バス及び上記クロックラインを備えるデータバスに接続され、上記通信バスに選択的に信号を供給するマスターデバイスと、
上記データバスに接続された複数のスレーブメモリデバイスであって、これら複数のスレーブメモリデバイスの各スレーブメモリデバイスは、上記データバスにおけるその位置から生じる関連待ち時間遅延を有し、各スレーブメモリデバイスは、上記関連待ち時間遅延を補償するためのプログラム可能な遅延回路を含んでいて、上記マスターデバイスが、上記通信バスへの信号の供給に応答して各スレーブメモリデバイスに対して均一の待ち時間を観察するようにし、そして各スレーブメモリデバイスは、バックエンド遅延均等化を確立するように読み取りデータコア出力を遅延するためのプログラム可能な遅延回路を含む、複数のスレーブメモリデバイスと、を備えるシステム。
【請求項４】
上記データバスにおける位置から生じる上記関連待ち時間遅延は、上記スレーブメモリデバイスのうちの第１及び第２のスレーブメモリデバイスの間で、少なくとも１クロックサイクル分異なる、請求項３に記載のシステム。
【手続補正書】
【提出日】平成20年10月8日(2008.10.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を通信する相互接続構造と、
前記相互接続構造に接続されたメモリコントローラデバイスと、
各々が前記メモリコントローラデバイスから前記相互接続構造を介して制御信号を受信するように、前記相互接続構造に結合された複数のメモリコンポーネントと、
を備え、
前記メモリコントローラデバイスから前記複数のメモリコンポーネントの各々に伝搬する前記制御信号の信号伝搬遅延は異なっており、
前記複数のメモリコンポーネントの各々に対応する読み出しデータの転送は、前記メモリコントローラデバイスから各々のメモリコンポーネントへ伝搬する、対応する前記制御信号の前記信号伝搬遅延に基づいて選択的に遅延される、システム。
【請求項２】
各メモリコンポーネントの中にレジスタを備え、当該レジスタは、前記複数のメモリコンポーネントのうち対応するメモリコンポーネントが出力した前記読み出しデータの前記転送を選択的に遅延させる遅延要素を制御する、請求項１記載のシステム。
【請求項３】
前記複数のメモリコンポーネントの各々の中にメモリコアをさらに備え、
前記遅延要素は、列制御信号の前記メモリコアへの適用を遅延させて、対応する前記読み出しデータの転送を遅延させ、
前記列制御信号は、読み出し動作を示す制御信号に応答して生成される、請求項２記載のシステム。
【請求項４】
前記複数のメモリコンポーネントの各々の中にメモリコアをさらに備え、
前記遅延要素は、前記メモリコアからアクセスされた読み出しデータの前記出力を遅延する、請求項２記載のシステム。
【請求項５】
前記メモリコンポーネントは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である、請求項１〜４の何れか１項記載のシステム。
【請求項６】
前記制御信号の伝搬遅延は、前記複数のメモリコンポーネントの他の何れのメモリコンポーネントよりも最も遠い距離において前記相互接続構造に結合された前記メモリコンポーネントに伝搬する前記制御信号のためのクロック信号の１周期よりも長い、請求項１〜５の何れか１項記載のシステム。
【請求項７】
前記制御信号は、各メモリコンポーネントの読み出しデータの前記転送の前記選択的な遅延に対応する遅延情報を含む、請求項１、５又は６記載のシステム。
【請求項８】
メモリコントローラデバイスが相互接続構造を介して複数のメモリコンポーネントに制御信号を与えることと、
前記複数のメモリコンポーネントが前記メモリコントローラデバイスから前記制御信号を受信することと、
前記メモリコントローラデバイスから各々のメモリコンポーネントへ伝搬する、対応する前記制御信号の前記信号伝搬遅延に基づいて、前記複数のメモリコンポーネントの各々に対応する読み出しデータの転送を選択的に遅延させることと
を備え、
前記メモリコントローラデバイスから前記複数のメモリコンポーネントの各々に伝搬する前記制御信号の信号伝搬遅延は異なっている、システムにおける動作方法。
【請求項９】
前記複数のメモリコンポーネントの各々にあるレジスタをプログラミングすることをさらに備え、当該レジスタは、前記複数のメモリコンポーネントのうち対応するメモリコンポーネントが出力した前記読み出しデータの前記転送を選択的に遅延させる遅延要素を制御する、請求項８記載の方法。
【請求項１０】
前記複数のメモリコンポーネントの各々に対応する読み出しデータの転送を選択的に遅延させることは、各メモリコンポーネントにおいて、列制御信号の前記メモリコアへの適用を遅延させて、対応する前記読み出しデータの転送を遅延させることを含み、
前記列制御信号は、読み出し動作を示す制御信号に応答して生成される、請求項８又は９記載の方法。
【請求項１１】
前記複数のメモリコンポーネントの各々に対応する読み出しデータの転送を選択的に遅延させることは、各メモリコンポーネントにおいて、読み出し動作を示す制御信号に応答して前記メモリコアからアクセスされた読み出しデータの前記出力を遅延させることを含む、請求項８、９又は１０記載のシステム。