(57)【要約】【課題】本発明の課題は、回路設計段階における配線のダミー発生時に半導体の積層構造による下層からの段差影響を吸収するように配線することによって、上層への段差影響を抑止することを目的とする。【解決手段】上記課題は、コンピュータが半導体の回路設計に係るレイアウトデータを作成する半導体レイアウトデータ作成方法であって、該コンピュータが、前記レイアウトデータから下層の配線データを参照し、該下層の配線の配線幅に応じて、該下層の配線の領域に相当する処理層の領域にダミー配線データを発生させるダミー発生手順を実行することを特徴とする半導体レイアウトデータ作成方法により達成される。【選択図】図５
2008305814.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の積層構造による上層への段差影響を抑止するコンピュータを用いた半導体装置の設計方法であって、該コンピュータが、
階層毎にレイアウトデータから下層の配線データを参照し、該下層の配線の配線幅に応じて、該下層の配線の領域に相当する処理層の領域にダミー配線データを発生させるダミー発生手順と、
階層毎の前記ダミー配線データを用いてレイアウトデータを更新するレイアウトデータ更新手順とを実行することを特徴とする半導体装置の設計方法。
【請求項２】
前記ダミー発生手順は、
前記下層の配線データのうちメッキ厚に２倍のカバレッジを乗算した値以上の配線幅を示す配線データを用いて、該下層の配線の領域に相当する処理層の領域を特定するダミー発生領域特定手順を有することを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
前記ダミー発生手順は、更に、
前記レイアウトデータから前記処理層の配線データを参照して該処理層のメッキ後の形状を図形的に作成する形状作成手順と、
前記形状から前記処理層の領域内のメッキ後開口サイズを算出して、該メッキ後開口サイズに応じた規則に従って該処理層に前記ダミー配線データを発生させる処理層ダミー発生手順とを有することを特徴とする請求項１又は２記載の半導体装置の設計方法。
【請求項４】
前記ダミー発生手順は、更に、
前記処理層ダミー発生手順後の前記処理層の領域内のメッキ後開口サイズを算出して、該メッキ後開口サイズに応じた規則に従って前記下層の配線の領域にスリットを挿入するスリット挿入手順を有することを特徴とする請求項３記載の半導体装置の設計方法。
【請求項５】
下層の配線の配線幅に応じて該配線幅に対応する領域にダミーが配線されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路設計段階における配線のダミー発生時に半導体の積層構造による下層からの段差影響を吸収するように配線することによって、上層への段差影響を抑止する半導体装置の設計方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化、高性能化に伴い、半導体装置の回路面積の有効利用と素子間の配線長の減少のために配線がより多層化する傾向にある。配線材料にＣｕを用いることが標準化しており、ダマシン法による製造において、配線の積層構造により下層の段差影響が積み重なって上層で形成されるグローバルな段差がＣＭＰ（Chemical Mechanical Polish）の際に削り残り（以下、Ｃｕ残という）を発生し、ショート等の不具合を発生する場合があった。
【０００３】
このような問題に対して、多層化によるグローバルな段差が形成される要因であるＣＭＰ研磨工程における幅広配線のディッシングを抑制するために、埋め込み配線技術を用いて配線を形成する工程において、形成した幅広配線溝の中央部に所定の幅のスリット溝パターンを設けることが提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２１７２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来技術では、配線を形成する工程でスリット溝パターンを設けることが成されるため、配線レイアウトの変更による配線の抵抗率が規定値内であることを検証する必要があり、また、この配線レイアウトの変更を回路設計工程へフィードバックする必要があるなど処理負荷が掛かるといった問題があった。
【０００５】
回路設計段階において設計データで配線ダミーを配置するなどして平坦化することが考えられるが、設計ルールの微細化に伴うＳＯＣ（System On Chip）化でＲＦ素子などが同一チップに載るようになり、単一層での密度の均一化は困難な状況となっている。
【０００６】
また、設計データからＣＭＰシミュレータを用いてＣＭＰ後の段差形状を計算し、この段差データを用いてＣｕ残の発生し易い領域ではＣＭＰの強度を大きく調整することが考えられる。
【０００７】
しかしながら、様々な設計データに対してＣＭＰシミュレーションを実行し、製造時のＣＭＰ条件を決定するのは、コスト及び時間が掛かるといった問題がある。
【０００８】
よって、本発明の目的は、回路設計段階における配線のダミー発生時に半導体装置の積層構造による下層からの段差影響を吸収するように配線することによって、上層への段差影響を抑止する半導体装置の設計方法及び半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の設計方法は、半導体装置の積層構造による上層への段差影響を抑止するコンピュータを用いた半導体装置の設計方法であって、該コンピュータが、階層毎にレイアウトデータから下層の配線データを参照し、該下層の配線の配線幅に応じて、該下層の配線の領域に相当する処理層の領域にダミー配線データを発生させるダミー発生手順と、階層毎の前記ダミー配線データを用いてレイアウトデータを更新するレイアウトデータ更新手順とを実行するように構成される。
【００１０】
本発明に係る半導体装置は、下層の配線の配線幅に応じて該配線幅に対応する領域にダミーが配線されるように構成される。
【００１１】
上記課題を解決するための手段として、本発明は、上記半導体装置の設計方法による処理手順をコンピュータに実行させる半導体装置の設計プログラム、該半導体装置の設計プログラムを記憶した記憶媒体とすることもできる。
【発明の効果】
【００１２】
本発明は、半導体の回路設計段階で半導体の積層構造による下層からの段差影響を吸収するように配線し、上層への段差影響を抑止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
本発明に係る半導体集積回路（以下、ＬＳＩという）を設計するためのシミュレーションにおいてＬＳＩの積層構造による上層への段差影響を抑止するレイアウトデータを作成するシミュレータ装置は、コンピュータ装置であって、図１に示すようなハードウェア構成を有する。図１は、本発明の一実施例に係るシミュレータ装置のハードウェア構成を示す図である。
【００１５】
図１において、シミュレータ装置１００は、コンピュータによって制御される装置であって、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、記憶装置１７と、ドライバ１８とで構成され、システムバスＢに接続される。
【００１６】
ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従ってシミュレータ装置１００を制御する。メモリユニット１２は、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等にて構成され、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
【００１７】
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、利用者からの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、利用者がシミュレータ装置１００が処理を行なうための必要な各種情報を入力するために用いられる。
【００１８】
記憶装置１７は、例えば、ハードディスクユニットにて構成され、各種処理を実行するプログラム等のデータを格納する。
【００１９】
シミュレータ装置１００よって行われるレイアウトデータ作成方法での処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disk Read-Only Memory）等の記憶媒体１９によってシミュレータ装置１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。
【００２０】
尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本発明に係る処理を実現するプログラムは、通信装置などによってネットワークを介してダウンロードし、記憶装置１７にインストールするようにしても良い。
【００２１】
先ず、多層（ｎ層）に配線されたＬＳＩにおいて、ｎ層とｎ−１層との関係においてＣｕ残の発生の有無を図２から図４で考察する。
【００２２】
図２は、ＬＳＩが積層される工程の概略を説明するための図である。図２（ａ）では、ｎ−１層のＣｕ配線の上に絶縁膜２１を積んだ後の断面を示している。図２（ａ）において、ｎ層のＣｕはパターニングされていない状態であり、ｎ−１層のＣｕ配線の粗密の影響によってｎ層の絶縁膜２１は理想表面２０に対して凹凸を示している。図２（ｂ）では、絶縁膜２１にｎ層のパターニングを施した後の断面を示している。
【００２３】
図２（ｃ）では、Ｃｕをメッキにて埋め込んだ後のＣＭＰ前の断面を示している。図２（ｃ）において、Ｃｕ堆積厚ａは、絶縁膜２１の凹部以外でのＣＭＰ前のメッキ２２の厚さを示す。Ｃｕパターニング箇所では、パターニング形状と絶縁膜２１の凹凸の影響によって均一な断面にならない。メッキ後のＣｕ形状で凹部が発生する場合がある。
【００２４】
そこで、図３に示すように、理想面２０より窪んでいる部分の開口サイズをメッキ後開口サイズｐとする。
【００２５】
図４は、メッキ後のＣｕ残の発生の有無を説明するための図である。図４（ａ）では、理想面２０に対してメッキ後開口ｐがないため、絶縁膜２１の凹部にＣｕが厚く堆積された状態となっている。パターニングされる前の絶縁膜２１の凹部の表面に対するＣｕ堆積厚ｂは、ＣＭＰ前のＣｕ堆積厚ａより厚い（ｂ>ａ）状態となる。ＣＭＰの削り条件は、絶縁膜２１の凹部以外でのＣＭＰ前のＣｕ堆積厚ａで決定するが、ｂ>ａ状態となる絶縁膜２１の凹部では、充分な研磨が行われず、この場合は、Ｃｕ残を発生する。
【００２６】
一方、図４（ｂ）では、絶縁膜２１の凹部にて理想面２０に対してメッキ後開口ｐがあり、Ｃｕ堆積厚ｂは、ＣＭＰ前のＣｕ堆積厚ａより薄い（ｂ<ａ）状態となる。ＣＭＰで絶縁膜２１の凹部のＣｕを充分に研磨することができるため、Ｃｕ残を発生しない。
【００２７】
従って、１層下のｎ−１層のＣｕ配線のレイアウトデータを参照することによって、絶縁膜２１に凹部が発生する領域を特定することができ、その上のｎ層のＣｕ配線データのメッキ後開口をレイアウトデータで調整すれば、事前にｎ層のＣｕ配線でＣｕ残が発生することを抑止することができる。
【００２８】
更に、Ｃｕメッキによる配線溝のカバレッジをαとすれば、ｎ層のＣｕ配線幅（図４（ｂ）に示すＣｕ配線幅ｃ）がＣｕメッキ厚（上述したＣｕ堆積厚ａ）に対して２α倍（Ｃｕメッキ厚×２α）以上であれば、必然的にメッキ後開口ｐが形成され、Ｃｕ残をレイアウトデータ作成の段階で抑止することができる。
【００２９】
例えば、ｎ層において、図４（ａ）に示す絶縁膜２１の凹部のＣｕ配線幅ｄをＣｕ堆積厚ａの２α倍以上となる図４（ｂ）に示す絶縁膜２１の凹部のＣｕ配線幅ｃが形成されるように、Ｃｕ配線データを変更したレイアウトデータを作成することである。
【００３０】
また、ｎ−１層にてＣｕ配線幅ｆを示すようなある程度幅広のＣｕ配線がなされた部分でｎ層で絶縁膜２１の凹部が形成されるため、単に１階層下のレイアウトデータを参照するのみで、絶縁膜２１の凹部が形成されうる領域を特定することができる。
【００３１】
本発明に係る半導体レイアウトデータ作成方法について図５及び図６で説明する。図５は、半導体レイアウトデータ作成方法の全体を説明するためのフローチャート図である。
【００３２】
図５において、ＣＰＵ１１は、階層毎にステップＳ１からステップＳ８までを行う。処理対象のｎ層において、ＣＰＵ１１は、レイアウトデータ３を参照してｎ−１層の配線幅が所定幅より広い領域を特定し、その特定した領域に係るデータを潜在的にＣｕ残が発生する可能性のあるＣｕ発生懸念領域データとしてＣｕ発生懸念領域データベース１ａに格納する（ステップＳ１）。
【００３３】
ＣＰＵ１１は、レイアウトデータ３から読み出したｎ層のＣｕ配線データを用いて、ｎ層のＣｕメッキ後の形状を図形的に作成する（ステップＳ２）。ここでは、パターニングされた絶縁膜２１から、ｎ層のＣｕ配線データに基づいて片側のＣｕメッキ厚分をマイナスシフトさせた形状を図形的に作成する。配線幅がＣｕメッキ厚の２α倍（Ｃｕメッキ厚×２α）以下のデータは消える。αはカバレッジを示す。
【００３４】
そして、ＣＰＵ１１は、Ｃｕ発生懸念領域データベース１ａに格納したＣｕ発生懸念領域データ毎に、ｎ層の該当する領域でのメッキ後開口サイズｐから面積比を計算してメッキ後開口率を計算する（ステップＳ３）。
【００３５】
ＣＰＵ１１は、ステップＳ３で算出したｎ層のＣｕのメッキ後開口率が予め設定された基準値を示すクライテリア以下であるか否かを判断する（ステップＳ４）。メッキ後開口率がクライテリア以下でない場合、つまり、その領域でＣｕ残が発生しない場合、ＣＰＵ１１は、ｎ層でのこの半導体レイアウトデータ作成処理を終了する。
【００３６】
一方、メッキ後開口率がクライテリア以下である場合、つまり、その領域でＣｕ残が発生する可能性がある場合、ＣＰＵ１１は、その領域内にｎ層のメッキ後開口率に応じた基準でｎ層のＣｕ配線ダミーを発生して、ｎ層のメッキ後開口率を上げる（ステップＳ５）。発生されたＣｕ配線ダミーに係るレイアウトデータは、ｎ層ダミー配線データとしてｎ層ダミー配線データベース１ｂに格納される。
【００３７】
ＣＰＵ１１は、再度、ｎ層のメッキ後開口率がクライテリア以下であるか否かを判断する（ステップＳ７）。これは、ステップＳ５でｎ層のＣｕ配線データが既に比較的密でダミーを発生できない等によって十分に対応がとれていない場合があるからである。
【００３８】
そのような状態においては、ＣＰＵ１１は、メッキ後開口率がクライテリア以下であると判断し、レイアウトデータ３を参照して、ステップＳ１で特定した領域に対応するｎ−１層の領域に形成されるＣｕ配線内にスリットをｎ層のＣｕのメッキ後開口率に応じた基準で発生させ、その発生させたスリットに係るデータをｎ−１層配線スリットデータとしてｎ−１層配線スリットデータベース１ｃに格納する（ステップＳ８）。ステップＳ８の処理によって、例えば図４（ａ）において、ｎ−１層のＣｕ配線幅ｆを示す配線領域にスリットが挿入される。そして、ＣＰＵ１１は、ｎ層でのこの半導体レイアウトデータ作成処理を終了する。
【００３９】
一方、メッキ後開口率がクライテリア以下でないと判断した場合、ＣＰＵ１１は、ｎ層でのこの半導体レイアウトデータ作成処理を終了する。
【００４０】
全層に対してステップＳ１からＳ８の処理が終了すると、Ｃｕ残発生懸念領域データベース１ａと、ｎ層ダミー配線データベース１ｂと、ｎ−１層配線スリットデータベース１ｃとを用いて、レイアウトデータ３を更新する。
【００４１】
次に、図５のステップＳ１で行なわれる、Ｃｕ残が発生する可能性のある領域をＣｕ発生懸念領域として抽出する方法について図６で説明する。図６は、Ｃｕ発生懸念領域の抽出方法を説明するためのフローチャート図である。
【００４２】
図６において、ＣＰＵ１１は、レイアウトデータ３からｎ−１層のＣｕ配線データを参照してメッキ後の形状を図形的に作成する（ステップＳ１１）。Ｃｕメッキ厚ΔＬ、カバレッジαとして、配線レイアウトを片側に−２αΔＬシフトさせた形状を図形的に作成する。そして、ＣＰＵ１１は、このマイナスシフト処理によって残った配線データ、つまり、２αΔＬの幅以上を示す配線データを用いて密度検証を実施する（ステップＳ１２）。ＣＰＵ１１は、高密度領域を潜在的にＣｕ残が発生する可能性のあるＣｕ発生懸念領域データとしてＣｕ発生懸念領域データベース１ａに格納する（ステップＳ１３）。
【００４３】
次に、図５のステップＳ５で行われるダミーサイズ調整法の一例について説明する。ダミー径Ｌ、ダミー間隔Ｓ、Ｃｕメッキ厚ΔＬとすると、ダミーによるｎ層のメッキ後開口率ｙは、カバレッジαとしたとき、
【００４４】
【数１】
2008305814.tif 000003
で表される。
【００４５】
したがって、α、ΔＬはテクノロジで固定なので、所望の開口率をｙとすれば、逆算されるダミー径Ｌとダミー間隔Ｓとの組み合わせでダミーを発生させれば、Ｃｕ発生懸念領域データベース１ａに格納されているＣｕ発生懸念領域データで示される領域内のＣｕメッキ後開口率は、所望の開口率に近づく。一般にダミー間隔Ｓはあまり小さくできないので、ダミー間隔Ｓを固定としてダミー径Ｌを解けばよい。
【００４６】
ここで、所望の開口率とは、ｎ−１層のメッキ後Ｃｕ開口率と同じが望ましい。
【００４７】
また、ｎ−１層のメッキ後開口率も、ｎ−１層のＣｕ配線幅と上記（１）式の関係にあるため、開口率を揃えるためのｎ層のＣｕ配線幅は、配線層によって、カバレッジα、Ｃｕメッキ厚ΔＬ、ダミー間隔Ｓが異なることを考慮にいれてもｎ−１層のＣｕ配線幅と一次式の関係にある。この関係でｎ層の配線をレイアウトすれば、Ｃｕ残の問題は発生しない。
【００４８】
また、ｎ−１層のＣｕ配線データをコピーしてｎ層のＣｕ配線をレイアウトしてもよいし、ｎ−１層のＣｕ配線を切断した形状でｎ層にダミーを発生させても、ｎ層のＣｕ開口率はｎ−１層のＣｕ開口率に近づく。
【００４９】
また、図５のステップＳ８でもスリット発生法について示す。ダミー同様、スリット径Ｌ、スリット間隔Ｓ、Ｃｕメッキ厚ΔＳとすると、スリットによるｎ−１層のメッキ後開口率ｙはカバレッジαとして、
【００５０】
【数２】
2008305814.tif 000004
で表される。ダミー基準と同様に、所望の開口率ｙから逆算すればよい。この場合の所望の開口率とは、図５のステップＳ６で算出されたｎ層のＣｕメッキ後開口率となる。また、Ｃｕメッキ後開口率ｙにルート演算を行うことによって本数を取得することができる。
【００５１】
図５のステップＳ８での処理をステップＳ５での処理後の結果に応じて行なうようにすることで、ｎ−１層における配線の低効率の上昇を最小にすることができる。
【００５２】
本発明によれば、設計段階でＣｕ残を抑制することが可能であり、ＣＭＰでの処理負荷を軽減することができる。また、ダミーフィルツール、ＣＡＤ体系に取り込むことが可能である。
【００５３】
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体装置の積層構造による上層への段差影響を抑止するコンピュータを用いた半導体装置の設計方法であって、該コンピュータが、
階層毎にレイアウトデータから下層の配線データを参照し、該下層の配線の配線幅に応じて、該下層の配線の領域に相当する処理層の領域にダミー配線データを発生させるダミー発生手順と、
階層毎の前記ダミー配線データを用いてレイアウトデータを更新するレイアウトデータ更新手順とを実行することを特徴とする半導体装置の設計方法。
（付記２）
前記ダミー発生手順は、
前記下層の配線データのうちメッキ厚に２倍のカバレッジを乗算した値以上の配線幅を示す配線データを用いて、該下層の配線の領域に相当する処理層の領域を特定するダミー発生領域特定手順を有することを特徴とする付記１記載の半導体装置の設計方法。
（付記３）
前記ダミー発生手順は、更に、
前記レイアウトデータから前記処理層の配線データを参照して該処理層のメッキ後の形状を図形的に作成する形状作成手順と、
前記形状から前記処理層の領域内のメッキ後開口サイズを算出して、該メッキ後開口サイズに応じた規則に従って該処理層に前記ダミー配線データを発生させる処理層ダミー発生手順とを有することを特徴とする付記１又は２記載の半導体装置の設計方法。
（付記４）
前記ダミー発生手順は、更に、
前記処理層ダミー発生手順後の前記処理層の領域内のメッキ後開口サイズを算出して、該メッキ後開口サイズに応じた規則に従って前記下層の配線の領域にスリットを挿入するスリット挿入手順を有することを特徴とする付記３記載の半導体装置の設計方法。
（付記５）
下層の配線の配線幅に応じて該配線幅に対応する領域にダミーが配線されていることを特徴とする半導体装置。
（付記６）
前記配線幅は、メッキ厚に２倍のカバレッジを乗算した値以上であることを特徴とする付記５記載の半導体装置。
（付記７）
前記下層の配線の配線幅と前記ダミーの配線幅とは一次式の関係があることを特徴とする付記５又は６記載の半導体装置。
（付記８）
前記下層の配線と同形状又は該下層の配線の切断形状のダミーが配置されていることを特徴とする付記５乃至７のいずれか一項記載の半導体装置。
（付記９）
半導体装置の積層構造による上層への段差影響を抑止する半導体装置であって、
階層毎にレイアウトデータから下層の配線データを参照し、該下層の配線の配線幅に応じて、該下層の配線の領域に相当する処理層の領域にダミー配線データを発生させるダミー発生手段、
階層毎の前記ダミー配線データを用いてレイアウトデータを更新するレイアウトデータ更新手段とを有することを特徴とする半導体設計装置。
【００５４】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施例に係るシミュレータ装置のハードウェア構成を示す図である。
【図２】ＬＳＩが積層される工程の概略を説明するための図である。
【図３】理想面に対する窪み部分を示す図である。
【図４】メッキ後のＣｕ残の発生の有無を説明するための図である。
【図５】半導体レイアウトデータ作成方法の全体を説明するためのフローチャート図である。
【図６】Ｃｕ発生懸念領域の抽出方法を説明するためのフローチャート図である。
【符号の説明】
【００５６】
１ａ          Ｃｕ残発生懸念領域データベース
１ｂ          ｎ層ダミー配線データベース
１ｃ          ｎ−１層配線スリットデータベース
３            レイアウトデータ
１１          ＣＰＵ
１２          メモリユニット
１３          表示ユニット
１４          出力ユニット
１５          入力ユニット
１６          通信ユニット
１７          記憶装置
１８          ドライバ
１９          記憶媒体
２０          理想表面
２１          絶縁膜
２２          メッキ
ａ            ＣＭＰ前のＣｕ堆積厚
ｂ            絶縁膜凹部Ｃｕ堆積厚
ｐ            メッキ後開口サイズ
Ｓ１          Ｃｕ残発生懸念領域特定ステップ
Ｓ２          ｎ層Ｃｕメッキ後イメージ作成ステップ
Ｓ３          ｎ層Ｃｕメッキ後開口率計算ステップ
Ｓ４          ｎ層Ｃｕメッキ後開口率チェック
Ｓ５          ｎ層Ｃｕダミー発生
Ｓ６          ｎ層Ｃｕメッキ後開口率計算ステップ
Ｓ７          ｎ層Ｃｕメッキ後開口率チェック
Ｓ８          ｎ−１層スリット発生
Ｓ９          ｎ−１層メッキ後イメージ作成ステップ
Ｓ１０        ｎ−１層メッキ後密度検証
Ｓ１１        Ｃｕ残発生懸念領域指定ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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