(57)【要約】【課題】不要輻射ノイズの悪影響を抑制しつつ、駆動基板上の配線パターンを単純にすることができる駆動基板及び当該駆動基板に搭載されている半導体パワーモジュールを提供する。【解決手段】Ｙ電極側駆動基板１に搭載される半導体パワーモジュール９は、サステインパルス電流が流れる主な回路である分離回路４、サステイン回路５及び電力回収回路６を含んでいるので、Ｙ電極側駆動基板１上の配線パターンを単純にすることができ、且つその基板面積を縮小することができる。また、半導体パワーモジュール９内部の回路パターン及び端子配列は、サステインパルス電流経路が最短経路となるようにレイアウトされているので、内部の回路パターンに寄生するインダクタンス、及び回路パターンの引き回しによる電圧降下を低減することができる。【選択図】図１
2008112179.tif 000002
【特許請求の範囲】
【請求項１】
プラズマディスプレイパネルの走査電極に選択電圧を印加するスキャンドライバ回路に、パルス電圧を供給する駆動基板であって、
半導体パワーモジュールを備え、
前記半導体パワーモジュールは、
パルス電圧を供給するサステイン回路と、
前記サステイン回路と電気的に接続され、前記ディスプレイパネルからの電力を回収する電力回収回路と、
前記サステイン回路と前記スキャンドライバ回路間の電流経路を選択的に分離する分離回路とを含む
ことを特徴とする駆動基板。
【請求項２】
前記駆動基板は、
前記スキャンドライバ回路にリセット電圧を供給するリセット電圧生成回路と、
前記スキャンドライバ回路にスキャン電圧を供給するスキャン電圧生成回路とを備え、
前記分離回路は、
前記サステイン回路と前記リセット電圧生成回路間の電流経路を分離する第１分離スイッチと、
前記サステイン回路と前記スキャン電圧生成回路間の電流経路を分離する第２分離スイッチとを有する
ことを特徴とする請求項１に記載の駆動基板。
【請求項３】
前記半導体パワーモジュールは、
前記サステイン回路をサステイン電源と電気的に接続するためのサステイン電源端子と、
前記分離回路を前記スキャンドライバ回路と電気的に接続するための主出力端子とを備え、
前記サステイン電源端子から前記主出力端子までの半導体パワーモジュール内の大電流パルス経路が、直線的に形成されている
ことを特徴とする請求項２に駆動基板。
【請求項４】
前記半導体パワーモジュールは、
前記サステイン回路を接地するためのパワー接地端子を備え、
前記主出力端子から前記パワー接地端子までの半導体パワーモジュール内の大電流パルス経路が直線的に形成されている
ことを特徴とする請求項３に記載の駆動基板。
【請求項５】
前記サステイン回路は、プッシュプル回路を含み、当該プッシュプル回路の第１端が前記サステイン電源端子と電気的に接続され、その第２端が前記主出力端子と電気的に接続され、その第３端が前記パワー接地端子と電気的に接続され、第１端と第２端との間に上アームスイッチが電気的に接続され、第２端と第３端との間に下アームスイッチが電気的に接続されており、
前記第１分離スイッチの第１出力端子と、第２分離スイッチの第１出力端子が、共に前記リセット電圧生成回路と電気的に接続され、
前記第２端と、前記第１分離スイッチの第２出力端子が電気的に接続され、前記第２分離スイッチの第２出力端子が前記スキャン電圧生成回路及び前記スキャンドライバ回路と電気的に接続されている
ことを特徴とする請求項４に記載の駆動基板。
【請求項６】
前記第１分離スイッチ、前記第２分離スイッチ、前記上アームスイッチ及び前記下アームスイッチは、パワーＭＯＳＦＥＴで構成されている
ことを特徴とする請求項１〜５のうちいずれか１項に記載の駆動基板。
【請求項７】
前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、ワイドバンドギャップ半導体で作られている
ことを特徴とする請求項１〜６のうちいずれか１項に記載の駆動基板。
【請求項８】
前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、単一のスイッチであることを特徴とする請求項１〜７のうちいずれか１項に記載の駆動基板。
【請求項９】
前記駆動基板は、多層基板であって、アースパターン層を有し、
前記半導体パワーモジュールは、金属基板の主表面上に電気的絶縁層、その上に回路パターンが形成された金属ベースプリント基板を有し、
前記回路パターン上に前記各スイッチと当該スイッチを駆動するためのハイサイドドライバＩＣが配置され、
前記各スイッチの上部電極と前記回路パターンは、金属ワイヤで電気的に接続され、
前記金属基板と前記回路パターン上の接地端子が電気的に接続され、
前記金属基板と前記アースパターン層とが電気的に接続されている
ことを特徴とする請求項２に記載の駆動基板。
【請求項１０】
前記半導体パワーモジュールの金属基板の裏面に放熱板が取り付けられ、当該放熱板は金属基板と電気的に接続されていることを特徴とする請求項９に記載の駆動基板。
【請求項１１】
前記半導体モジュールのサステイン電源端子の直近に電源用コンデンサを搭載し、前記半導体モジュールの主出力端子の直近にスキャンドライバ回路への接続コネクタを設けていることを特徴とする請求項３に記載の駆動基板。
【請求項１２】
前記駆動基板は、多層基板であって、アースパターン層を有し、
前記半導体パワーモジュールのパワー接地端子が、前記アースパターン層と電気的に接続されていることを特徴とする請求項４に記載の駆動基板。
【請求項１３】
プラズマディスプレイパネルの走査電極に選択電圧を印加するスキャンドライバ回路に、パルス電圧を供給する駆動基板に搭載された半導体パワーモジュールであって、
パルス電圧を供給するサステイン回路と、
前記サステイン回路と電気的に接続され、前記ディスプレイパネルからの電力を回収する電力回収回路と、
前記サステイン回路と前記スキャンドライバ回路間の電流経路を選択的に分離する分離回路とを含む
ことを特徴とする半導体パワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（以下、「ＰＤＰ」という。）の走査電極に選択電圧を印加するスキャンドライバ回路に、サステインパルス電圧を供給する駆動基板及び当該駆動基板に搭載される半導体パワーモジュールに関し、特に不要輻射ノイズの悪影響を抑制しつつ、配線パターンを単純にする技術に関する。
【背景技術】
【０００２】
現在、薄型大画面テレビの表示素子としてＰＤＰが広く普及している。
ＰＤＰの発光表示には放電現象を利用しているため、ＰＤＰを搭載した表示装置（以下、「ＰＤＰ装置」という。）には、高速・大電流パルスを供給するための駆動基板が備わっている。
ところで、従来から問題とされているように、高速・大電流パルスが配線パターン上を流れることにより不要輻射ノイズが発生し、制御系回路に誤動作等の悪影響を与えることがある。
【０００３】
この悪影響を抑制するために、従来では、高速・大電流パルスが流れる配線パターンのパターン幅を広くすることで不要輻射ノイズの低減を図ったり、不要輻射ノイズによる制御系回路への悪影響を回避するような配線パターンの引き回しをする等の措置を取っていた。
また、下記の特許文献に開示されている半導体モジュールは、駆動基板に搭載される集積回路であって、半導体モジュール内で発生する不要輻射ノイズを低減するべく、維持放電回路（以下、「サステイン回路」という。）等の電力系回路を複数のブロックに分離する構成としていることを特徴としている。
【０００４】
これにより、半導体モジュール内に流れる高速・大電流パルスは、複数のブロックに分散されるので、その内部において生じる不要輻射ノイズを低減する効果がある。
ここで、従来のＰＤＰ装置について、図８を用いて簡単に説明する。
図８に示すＰＤＰ装置１０００は、ＰＤＰ１０１、アドレスドライバ回路１０２、波形制御回路１０３、電極Ｘ側駆動基板１０４、スキャンドライバ回路１１７、電極Ｙ側駆動基板１１８を備える。
【０００５】
図８に示すようにＰＤＰ１０１には、維持電極Ｘ１〜Ｘｎと走査電極Ｙ１〜Ｙｎがそれぞれ対になって入れ子に平行配置され、これらと直交してアドレス電極Ａ１〜Ａｍが配置され、ｍ×ｎ個の画素がマトリクス状に形成されている。
以下、アドレス電極Ａ１〜Ａｍ、維持電極Ｘ１〜Ｘｎ及び走査電極Ｙ１〜Ｙｎをそれぞれ電極Ａ、電極Ｘ、電極Ｙと呼ぶ。
【０００６】
電極Ｘ側駆動基板１０４は、ＰＤＰ１０１の電極Ｘと接続されており、その基板上に半導体パワーモジュール１２６、コイル１１５及び回収コンデンサ１１６が配置されている。
半導体パワーモジュール１２６は、集積回路であり、サステイン回路１０５、電力回収回路１０６を含む。
【０００７】
電極Ｙ側駆動基板１１８は、ＰＤＰ１０１の電極Ｙと接続されているスキャンドライバ回路１１７と接続されており、その基板上にスキャン電圧生成回路１１９、リセット電圧生成回路１２０、分離回路１２１、半導体パワーモジュール１２７、コイル１２４及び回収コンデンサ１２５が配置されている。
スキャン電圧生成回路１１９は、スキャン電圧ＶＳＣＮをスキャンドライバ回路１１７に出力する機能を有する。
【０００８】
リセット電圧生成回路１２０は、リセット電圧ＶＳＥＴを分離回路１２１を介してスキャンドライバ回路１１７へ出力する機能を有する。
半導体パワーモジュール１２７は、集積回路であり、サステイン回路１２２、電力回収回路１２３を含む。
サステイン回路１２２は、波形制御回路１０３からの信号に基づいてサステインパルス電圧ＶＳＵＳを分離回路１２１に出力する機能を有する。
【０００９】
分離回路１２１は、複数のスイッチ素子が並列接続されて成り、波形制御回路１０３からの信号に基づいて各スイッチ素子のオン・オフ制御を行って、維持放電期間以外にスキャン電圧生成回路１１９及びリセット電圧生成回路１２０から印加される電圧が、サステイン回路１２２側へ出力されないように各回路を分離する機能を有する。
波形制御回路１０３は、アドレスドライバ回路１０２、スキャンドライバ回路１１７、分離回路１２１、半導体パワーモジュール１２６、１２７を制御する信号を発生する機能を有する。
【特許文献１】特開２０００−８９７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、サステイン回路１０５，１２２及び電力回収回路１０６，１２３により電極Ｘ、電極Ｙ間に交互に反転するサステインパルス電圧ＶＳＵＳが印加されて維持放電が行われる期間は、実際にＰＤＰが放電している期間であるため、パネルに供給される電力がもっとも大きく、サステインパルス電圧ＶＳＵＳが流れる配線にはピーク電流が２００Ａ程度の大電流が流れる。
【００１１】
そして、サステインパルス電圧ＶＳＵＳの電圧波形は、電圧が１７０Ｖ，１周期が５μｓ程度であり、サステインパルス電流のｄｉ／ｄｔが大きいため、パルス電流に起因する誘導等で輻射ノイズが発生する。
従来の電極Ｙ側駆動基板１１８は、半導体パワーモジュール１２７から分離回路１２１に流れるサステインパルス電流による不要輻射ノイズの悪影響を抑制するために、分離回路１２１の配線パターンの幅を広くしたり、配線の引き回しを行っていた。
【００１２】
その結果、電極Ｙ側駆動基板１１８の基板面積が大きくなり、配線パターンが複雑化するという問題を招いていた。
本発明は、係る問題を解決するべくなされたものであり、不要輻射ノイズの悪影響を抑制しつつ、駆動基板上の配線パターンを単純にすることができる駆動基板及び当該駆動基板に搭載されている半導体パワーモジュールを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る駆動基板は、プラズマディスプレイパネルの走査電極に選択電圧を印加するスキャンドライバ回路に、パルス電圧を供給する駆動基板であって、半導体パワーモジュールを備え、前記半導体パワーモジュールは、パルス電圧を供給するサステイン回路と、前記サステイン回路と電気的に接続され、前記ディスプレイパネルからの電力回収を行う電力回収回路と、前記サステイン回路と前記スキャンドライバ回路間の電流経路を選択的に分離する分離回路とを含むことを特徴としている。
【００１４】
また、前記駆動基板は、前記スキャンドライバ回路にリセット電圧を供給するリセット電圧生成回路と、前記スキャンドライバ回路にスキャン電圧を供給するスキャン電圧生成
回路とを有し、前記分離回路は、前記サステイン回路と前記リセット電圧生成回路間の電流経路を分離する第１分離スイッチと、前記サステイン回路と前記スキャン電圧生成回路間の電流経路を分離する第２分離スイッチとを有することを特徴としている。
【００１５】
更に、前記サステイン回路は、プッシュプル回路を含み、当該プッシュプル回路の第１端が前記サステイン電源端子と電気的に接続され、その第２端が前記主出力端子と電気的に接続され、その第３端が前記パワー接地端子と電気的に接続され、第１端と第２端との間に上アームスイッチが電気的に接続され、第２端と第３端との間に下アームスイッチが電気的に接続されており、前記第１分離スイッチの第１出力端子と、第２分離スイッチの第１出力端子が、共に前記リセット電圧生成回路と電気的に接続され、前記第２端と、前記第１分離スイッチの第２出力端子が電気的に接続され、前記第２分離スイッチの第２出力端子が前記スキャン電圧生成回路及び前記スキャンドライバ回路と電気的に接続されているとしてもよい。
【００１６】
また、前記サステイン回路、前記電力回収回路、前記分離回路内の各スイッチは、パワーＭＯＳＦＥＴで構成されているとしてもよい。
また、前記半導体モジュールのサステイン電源端子の直近に電源用コンデンサを搭載し、前記半導体モジュールの主出力端子の直近にスキャンドライバ回路への接続コネクタを設けているとしてもよい。
【００１７】
また、前記駆動基板は、多層基板であって、アースパターン層を有し、前記半導体パワーモジュールのパワー接地端子が、前記アースパターン層と電気的に接続されているとしてもよい。
【発明の効果】
【００１８】
上記構成の駆動基板を、ＰＤＰの電極Ｙ側駆動基板として用いれば、サステインパルス電流が流れる経路が全て半導体パワーモジュール内に収められているので、不要輻射ノイズの悪影響を抑制するために行う駆動基板上の配線パターンの引き回しをする必要がなくなり、配線パターンを単純にすることができ、駆動基板の面積を縮小することができる。
また、前記半導体パワーモジュールは、前記サステイン回路をサステイン電源と電気的に接続するためのサステイン電源端子と、前記分離回路を前記スキャンドライバ回路と電気的に接続するための主出力端子とを備え、前記サステイン電源端子から前記主出力端子までの半導体パワーモジュール内の大電流パルス経路が、直線的に形成されていてもよいし、更に、前記半導体パワーモジュールは、前記サステイン回路を接地するためのパワー接地端子を備え、前記主出力端子から前記パワー接地端子までの半導体パワーモジュール内の大電流パルス経路が直線的に形成されているものであってもよい。
【００１９】
この構成により、半導体パワーモジュールは、その内部の大電流パルス経路が最短経路となるように回路構成されるため、配線パターンに寄生するインダクタンスの低減、電圧降下を極力抑えることができる。
また、前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、ワイドバンドギャップ半導体で作られているとしてもよい。
【００２０】
この構成により、オン抵抗とスイッチング時間を小さくすることができ、従来のシリコン半導体の上限であったジャンクション温度１５０℃を超える条件で使用できるようになり、スイッチ素子の並列接続個数を大幅に削減し回路サイズを小さくすることができる。
また、前記サステイン回路、前記電力回収回路及び前記分離回路内の各スイッチが、単一のスイッチであることとしてもよい。
【００２１】
この構成により、従来スイッチ素子としてディスクリート部品を用いた場合、パッケー
ジのサイズにより半導体チップサイズに制限があったが、半導体パワーモジュール内にスイッチ素子を配置することで各スイッチを単一のスイッチ素子で構成でき、スイッチ素子間の特性や配線インピーダンス差による電流集中の問題を解消し、スイッチ素子の電流能力をより効率的に小さくすることができる。
【００２２】
また、前記駆動基板は、多層基板であって、アースパターン層を有し、前記半導体パワーモジュールは、金属基板の主表面上に電気的絶縁層、その上に回路パターンが形成された金属ベースプリント基板を有し、前記回路パターン上に前記各スイッチと当該スイッチを駆動するためのハイサイドドライバＩＣが配置され、前記各スイッチの上部電極と前記回路パターンは、金属ワイヤで電気的に接続され、前記金属基板と前記回路パターン上の接地端子が電気的に接続され、前記金属基板と前記アースパターン層とが電気的に接続されているとしてもよい。
【００２３】
この構成により、前記金属基板を駆動基板のアースパターン層と同等にアース電流を流すことができ、駆動基板上に流れるアース電流を低減し、駆動基板上で発生する輻射ノイズを低減することが可能である。
また、前記金属基板の裏面に放熱板が取り付けられ、当該放熱板は金属基板と電気的に接続されていることとしてもよい。
【００２４】
この構成により、前記金属基板及び放熱板を駆動基板のアースパターン層と同等にアース電流を流すことができ、駆動基板上に流れるアース電流を低減し、駆動基板上で発生する輻射ノイズを低減することが可能である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の一実施形態について、図面を用いて説明する。
＜１  ＰＤＰ装置１００＞
図１は、本実施形態に係るＰＤＰ装置の機能構成を示す図である。
ＰＤＰ装置１００は、ＰＤＰ１０１、アドレスドライバ回路１０２、波形制御回路１０３、電極Ｘ側駆動基板１０４、スキャンドライバ回路１１７、電極Ｙ側駆動基板１を備える。
【００２６】
従来と異なる点は、電極Ｙ側駆動基板１及び電極Ｙ側駆動基板１に配置されている半導体パワーモジュール９であり、それぞれの構成が本発明の特徴であるが、これらを詳しく説明する前に、ＰＤＰ装置１００の各機能部、ＰＤＰ装置１００の発光表示動作について説明する。
なお、背景技術において説明したＰＤＰ装置１０００の機能部と同一のものについては、同じ符号を付与している。
【００２７】
＜１．１  ＰＤＰ１０１＞
ＰＤＰ１０１は、図１に示すように維持電極Ｘ１〜Ｘｎと走査電極Ｙ１〜Ｙｎがそれぞれ対になって入れ子に平行配置され、これらと直交してアドレス電極Ａ１〜Ａｍが配置され、ｍ×ｎ個の画素がマトリクス状に形成されている。
＜１．２  アドレスドライバ回路１０２＞
アドレスドライバ回路１０２は、電極Ａと接続されており、波形制御回路１０３からの信号に基づいて、所定のアドレス電圧ＶＡＤを電極Ａに印加する機能を有する。
【００２８】
＜１．３  電極Ｘ側駆動基板１０４＞
電極Ｘ側駆動基板１０４は、電極Ｘと接続されており、半導体パワーモジュール１２６、コイル１１５及び回収コンデンサ１１６を備える。
＜１．３．１  半導体パワーモジュール１２６＞
半導体パワーモジュール１２６は、サステイン回路１０５、電力回収回路１０６を含む。
【００２９】
サステイン回路１０５は、スイッチ素子１０７、１０８及びハイサイドドライバＩＣ１１３で構成され、スイッチ素子１０７、１０８でプッシュプル回路を構成し、ハイサイドドライバＩＣ１１３によってスイッチ素子のオン・オフが制御される。
プッシュプル回路の共通出力部は電極Ｘに接続され、上アーム側スイッチ素子１０７の他の出力端子には、ＰＤＰ１０１を発光表示させる維持放電用のサステインパルス電圧ＶＳＵＳが印加され、下アーム側スイッチ素子１０８の他の出力端子はグランドに接地されている。
【００３０】
ハイサイドドライバＩＣ１１３は、波形制御回路１０３からの信号に基づいて駆動し、電極Ｘにサステインパルス電圧ＶＳＵＳを印加する制御を行う。
電力回収回路１０６は、スイッチ素子１０９、１１０、ダイオード１１１、１１２、ハイサイドドライバＩＣ１１４で構成される。
スイッチ素子１０９の出力の一端及びスイッチ素子１１０の出力の一端は、グランドに接地された回収コンデンサ１１６と接続され、スイッチ素子１０９の出力の他端は、ダイオード１１１の入力端に接続され、スイッチ素子１１０の出力の他端は、ダイオード１１２の出力端に接続されており、ハイサイドドライバＩＣ１１４によってスイッチ素子のオン・オフが制御される。
【００３１】
ダイオード１１１の出力端及びダイオード１１２の入力端は、共通接続されてコイル１１５の一端に接続され、電力回収回路１０６の出力部となる。
コイル１１５の他端は、サステイン回路１０５の出力部に接続されている。
ハイサイドドライバＩＣ１１４は、波形制御回路１０３からの信号に基づいて駆動し、回収コンデンサ１１６に蓄積された電荷をコイル１１５及びサステイン回路１０５の出力部を介して電極Ｘに供給し、電極Ｘからの電荷を回収コンデンサ１１６に蓄積する制御を行う。
【００３２】
＜１．４  スキャンドライバ回路１１７＞
スキャンドライバ回路１１７は、電極Ｙと接続されており、波形制御回路１０３からの信号に基づいて、電極Ｙ側駆動基板１１８から印加された電圧を電極Ｙ１〜Ｙｎへ選択出力する機能を有する。
＜１．５  波形制御回路１０３＞
波形制御回路１０３は、アドレスドライバ回路１０２、スキャンドライバ回路１１７、半導体パワーモジュール９、１２６を制御する信号を発生する機能を有する。
【００３３】
＜１．６  電極Ｙ側駆動基板１＞
電極Ｙ側駆動基板１は、スキャンドライバ回路１１７と接続されており、スキャン電圧生成回路２、リセット電圧生成回路３、コイル７、回収コンデンサ８及び半導体パワーモジュール９を備える。
スキャン電圧生成回路２は、スキャン電圧ＶＳＣＮをスキャンドライバ回路１１７に出力する機能を有する。
【００３４】
リセット電圧生成回路３は、リセット電圧ＶＳＥＴを分離回路４を介してスキャンドライバ回路１１７へ出力する機能を有する。
半導体パワーモジュール９は、集積回路であって、分離回路４、サステイン回路５及び電力回収回路６を含み、リセット電圧生成回路３、スキャン電圧生成回路２、波形制御回路１０３、スキャンドライバ回路１１７と接続されている。
【００３５】
＜１．７  発光表示動作＞
ここで、波形制御回路１０３の制御によるＰＤＰ装置１００の発光表示動作について説明する。
図２は、ＰＤＰ装置１００の発光表示動作を説明するために用いるタイミングチャートである。
【００３６】
まず、リセット期間にリセット電圧生成回路３で生成されたリセット電圧ＶＳＥＴを電極Ｙに印加し、電極Ｘと電極Ｙ間で全面放電を行う。
次に、アドレス期間にスキャン電圧生成回路２で生成されたスキャン電圧ＶＳＣＮを、スキャンドライバ回路１１８を介して電極Ｙの選択電極に印加し、アドレスドライバ回路１０２によってアドレス電圧ＶＡＤを電極Ａの選択電極に印加し、電極Ｙと電極Ａの間でアドレス放電を行って放電セルを選択する。
【００３７】
その後、維持放電期間において、サステイン回路５、１０５により電極Ｘ、電極Ｙ間に交互に反転するサステインパルス電圧ＶＳＵＳが印加されて維持放電が行われることによって、ＰＤＰ１０１の発光表示が実行される。そして次の消去期間において、電極Ｘに消去電圧Ｖｅを印加して維持放電を消滅させる。
以上のようなリセット期間、アドレス期間、維持放電期間、消去期間からなるサブフィールドを複数回組み合わせて１フィールドを作り、各サブフィールドの維持放電の回数を変更して輝度に重み付けを行うことにより階調表示を行っている。
＜２  半導体パワーモジュール９の等価回路＞
次に半導体パワーモジュール９について、等価回路を用いて説明する。
【００３８】
図３は半導体パワーモジュール９の等価回路の一例を示す図である。
破線４で囲っている箇所が分離回路であり、破線５で囲っている箇所がサステイン回路、破線６で囲っている箇所が電力回収回路である。
図３では各回路の主要構成部品のみを記載している。
パワーＭＯＳＦＥＴ１０、１１、１２、１３、１６、１７及びダイオード１４、１５は、各々の電流定格に応じて複数個の素子が並列接続されているが、ここでは等価回路として示すため並列接続されている各素子の図示は省略している。
【００３９】
＜２．１  サステイン回路５＞
サステイン回路５に含まれるパワーＭＯＳＦＥＴ１０、１１はプッシュプル回路を形成している。
上アームスイッチとなるパワーＭＯＳＦＥＴ１０のドレイン端子は、サステインパルス電圧ＶＳＵＳが印加されるサステイン電源端子ＳＵＳに接続されている。
【００４０】
下アームスイッチとなるパワーＭＯＳＦＥＴ１１のソース端子は、接地電位が印加されるパワー接地端子ＰＧＮＤに接続されている。
パワーＭＯＳＦＥＴ１０のソース端子とパワーＭＯＳＦＥＴ１１のドレイン端子は、共通接続され、モジュール外部でコイル７の一方の端子と接続する端子ＯＵＴ（Ｓ１）に接続されている。
【００４１】
また、パワーＭＯＳＦＥＴ１０、１１のゲート端子はそれぞれハイサイドドライバＩＣ１８に接続されている。
ハイサイドドライバＩＣ１８は、波形制御回路１０３からの信号に基づいて、パワーＭＯＳＦＥＴ１０、１１のオン／オフ制御を行う（図示せず）。
＜２．２  分離回路４＞
分離回路４に含まれるパワーＭＯＳＦＥＴ１６、１７の各ドレイン端子は共通接続され、リセット電圧生成回路３からのリセット電圧ＶＳＥＴが印加されるサブ出力端子である
端子ＳＥＴ（Ｓ２）に接続されている。
【００４２】
パワーＭＯＳＦＥＴ１６のソース端子は、端子ＯＵＴ（Ｓ１）に接続されている。
パワーＭＯＳＦＥＴ１７のソース端子は、主出力端子である端子ＳＣＮ（Ｓ３）に接続されている。端子ＳＣＮは、図示していないが、半導体パワーモジュール９外部でスキャン電圧生成回路２及びスキャンドライバ回路１１７と共通接続されている。
また、パワーＭＯＳＦＥＴ１６のゲート端子は、ハイサイドドライバＩＣ１９に接続され、パワーＭＯＳＦＥＴ１７のゲート端子は、ハイサイドドライバＩＣ２０に接続されている。
【００４３】
ハイサイドドライバＩＣ１９、２０は、波形制御回路１０３からの信号に基づいて、パワーＭＯＳＦＥＴ１６、１７のオン／オフ制御を行い（図示せず）、パワーＭＯＳＦＥＴ１６、１７はリセット電圧生成回路３とサステイン回路５の電流経路を分離するスイッチ、及びスキャン電圧生成回路２とリセット電圧生成回路３の電流経路を分離するスイッチとして機能する。
【００４４】
＜２．３  電力回収回路６＞
電力回収回路６に含まれるパワーＭＯＳＦＥＴ１２のドレイン端子は端子ＰＣ１（Ｓ４）に接続され、パワーＭＯＳＦＥＴ１３のソース端子は端子ＰＣ２（Ｓ５）に接続され、端子ＰＣ１、ＰＣ２はモジュール外部で共通接続され回収コンデンサ８と接続されている。
【００４５】
パワーＭＯＳＦＥＴ１２のソース端子は、ダイオード１４のアノード端子に接続され、ダイオード１４のカソード端子は端子ＰＬ１（Ｓ６）に接続されている。
パワーＭＯＳＦＥＴ１３のドレイン端子は、ダイオード１５のカソード端子に接続され、ダイオード１５のアノード端子は、端子ＰＬ２に接続されている。
端子ＰＬ１、ＰＬ２はモジュール外部で共通接続されコイル７と接続されている。
【００４６】
パワーＭＯＳＦＥＴ１２、１３のゲート端子は、ハイサイドドライバＩＣ２１に接続されている。
ハイサイドドライバＩＣ２１は、波形制御回路１０３からの信号に基づいて、パワーＭＯＳＦＥＴ１２、１３のオン／オフ制御を行う（図示せず）。
以上の各回路の構成により、維持放電期間に端子ＳＵＳから印加されたサステインパルス電流は、パワーＭＯＳＦＥＴ１０、１６、１７を通り端子ＳＣＮから出力されスキャンドライバ回路に出力される。
【００４７】
すなわち、電極Ｙ側駆動基板１上でサステインパルス電流が流れる経路は全て半導体パワーモジュール９内に形成されているため、電極Ｙ側駆動基板１上の電流配線パターンは極めて単純にすることができる。
なお、ハイサイドドライバＩＣ１８、１９、２０、２１が半導体パワーモジュール９の外部に配置され、モジュール外部からパワーＭＯＳＦＥＴ１０、１１、１２、１３、１６、１７のオン/オフの制御を行う場合でも、同様の効果を得ることができる。
＜３  半導体パワーモジュール９内部レイアウト＞
次に半導体パワーモジュール９の内部レイアウトについて説明する。
【００４８】
図４は半導体パワーモジュール９の平面透過図である。図４に示すように半導体パワーモジュール９は、回路パターンが配設された金属ベースプリント基板２２の主表面に、各種回路部品（上述したパワーＭＯＳＦＥＴ１０、１１、１２、１３、１６、１７及びダイオード１４、１５）が表面実装された構成となっている。
各種回路部品は、所定位置にハンダ等で固着され電気的に接続されており、パワーＭＯ
ＳＦＥＴ及びダイオードの上部電極には、回路パターンとそれぞれ複数の金属ワイヤで電気的に接続されている。
【００４９】
なお、図中では省略しているが、パワーＭＯＳＦＥＴと回路パターンの間に放熱性向上の目的でヒートスプレッダ（放熱性金属ベース）を挿入してもよい。
図４中、金属ベースプリント基板２２の向かって左右各辺側には、各種外部接続端子が配置されている。例えば、左辺側には、端子ＳＵＳ及び端子ＰＧＮＤが配置され、右辺側には端子ＳＥＴ及び端子ＳＣＮ等が配置されている。
【００５０】
制御回路の入出力端子及び電力回収回路の出力端子等の端子配置については、配置規制が無いので説明を省略する。
端子ＳＵＳと電気的に接続されている回路パターン２３上には、複数個のパワーＭＯＳＦＥＴ１０が一列に配置されており、各パワーＭＯＳＦＥＴ１０のソースワイヤは、回路パターン２４と電気的に接続されている。
【００５１】
端子ＳＥＴと電気的に接続されている回路パターン２５上には、複数個のパワーＭＯＳＦＥＴ１６、１７がそれぞれ縦に一列に配置されており、各パワーＭＯＳＦＥＴ１６のソースワイヤは、回路パターン２４と電気的に接続されている。
各パワーＭＯＳＦＥＴ１７のソースワイヤは、端子ＳＣＮと電気的に接続されている回路パターン２６に接続されている。
【００５２】
パワーＭＯＳＦＥＴ１０、１６、１７はそれぞれ回路パターン上で略並列に配置されている。
複数個のパワーＭＯＳＦＥＴ１１は、図４中で回路パターン２４上のパワーＭＯＳＦＥＴ１０のソースワイヤが接続されている位置よりも下側に、パワーＭＯＳＦＥＴ１６のソースワイヤが接続されている位置の直近に一列に配置されている。
【００５３】
各パワーＭＯＳＦＥＴ１１のソースワイヤは、端子ＰＧＮＤに電気的に接続されている回路パターン２７に接続されている。パワーＭＯＳＦＥＴ１１、１６、１７は回路パターン上で略並列に配置されている。
回路パターン２３、２４、２５、２６、２７は、高電圧が印加されるため、各パターン間の絶縁距離を１ｍｍ〜１０ｍｍとしている。
【００５４】
また、インダクタンス低減のため、端子ＳＵＳ、ＰＧＮＤ、ＳＥＴ、ＳＣＮは複数本の端子が配置され、回路パターン２３、２４、２５、２６、２７は各パワーＭＯＳＦＥＴやソースワイヤが配置できる最小スペースを確保しつつ横方向距離が最短になるように形成され、回路パターン２３、２６、２７は電気的に接続されている各端子の近接に配置される。
【００５５】
以上説明した半導体パワーモジュール９において、モジュール内でサステインパルス電流が流れるサステイン電源端子ＳＵＳから主出力端子ＳＣＮまでの電流経路Ｉ１、及び主出力端子ＳＣＮからパワー接地端子ＰＧＮＤまでの電流経路Ｉ２が、直線的に最短距離で形成されるため、モジュール内の寄生インダクタンスを低減することが可能であり、回路パターンの引き回しによる電圧降下を低減することができる。
＜４  電極Ｙ側駆動基板１上のレイアウト＞
次に、図５を用いて電極Ｙ側駆動基板１上のレイアウトについて説明する。
【００５６】
図５は電極Ｙ側駆動基板１の平面図である。
同図に示す接続コネクタ２８は、電極Ｙ側駆動基板で生成されたリセット電圧、サステインパルス電圧、スキャン電圧等をスキャンドライバ回路１１７へ供給するコネクタであ
り、配線抵抗低減のため複数個配置されている。
出力配線パターン２９は、半導体パワーモジュール９の主出力端子ＳＣＮからサステインパルス電圧ＶＳＵＳを接続コネクタ２８と電気的に接続させるための配線パターンである。
【００５７】
図示していないが、電極Ｙ側駆動基板１は、複数層の配線層を有する多層配線基板であり、本実施形態では、第１層目に出力配線パターン２９が配設されている。
半導体パワーモジュール９は主出力端子ＳＣＮと接続コネクタ２８の直線距離ｔ１が最短になるように近接配置されている。
サステイン電源用コンデンサ３０は、半導体パワーモジュール９のサステイン電源端子ＳＵＳにサステインパルス電圧を供給するためのコンデンサであり、配線パターンのインダクタンスを極力少なくするために、サステイン電源端子ＳＵＳに近接して配置される。
【００５８】
電源配線パターン３１は、サステイン電源用コンデンサ３０のプラス端子とサステイン電源端子ＳＵＳを電気的に接続するための配線パターンであり、出力配線パターン２９と同様、第１層に配設されている。
半導体パワーモジュール９のパワー接地端子ＰＧＮＤは、電極Ｙ側駆動基板１の下層に設けられているアースパターン層（図示せず）と電気的に接続されており、サステイン電源用コンデンサ３０のマイナス端子も同様にアースパターン層と電気的に接続されている。
【００５９】
アースパターン層は入出力電流など大電流が流れる層、制御信号などの微細電流が流れる層とは別の層に設けられていると好適である。
以上説明した電極Ｙ側駆動基板１において、大電流経路はほとんどモジュール内で形成されているため、電極Ｙ側駆動基板１上に配設される大電流配線パターンを極めて単純化することができ、アース電流配線パターンも大面積で形成できる。
【００６０】
従って、高速・大電流パルスによって半導体パワーモジュール９内及び電極Ｙ側駆動基板１上に発生する電圧降下変動が抑えられ、不要輻射ノイズを低減することができる。
＜５  補足＞
なお、上述の実施形態は本発明の一実施形態であって、これに限定されないことは勿論である。すなわち、
（１）図３及び図４で示したパワーＭＯＳＦＥＴ１０、１１、１２、１３、１６、１７及びダイオード１４、１５等のスイッチ素子として、窒化ガリウム等のワイドバンドギャップ半導体で作られたスイッチ素子を用いてもよい。
【００６１】
図６は、ワイドバンドギャップ半導体スイッチ素子を用いた半導体パワーモジュール９Ａの局部平面透過図である。
窒化ガリウム半導体で作られたスイッチ素子は高耐圧、高電流密度、低オン抵抗、高速動作、高温動作などシリコン半導体と比較して多くの優位性を持つことが知られている。
そのため、図３及び図４で示したパワーＭＯＳＦＥＴ１０、１１、１２、１３、１６、１７を、オン抵抗が小さくスイッチング時間の小さいパワーＭＯＳＦＥＴ１０Ａ、１１Ａ、１２Ａ、１６Ａ、１７Ａに置き換えた場合、シリコン半導体のジャンクション温度上限である１５０℃を超える条件で使用できるようになり、例えば、ジャンクション温度４００℃以上の高温での使用も実現可能となる。すなわち、ジャンクション温度の制約がほぼ無くなるので、全体のスイッチ素子及び回路を小さくでき、並列接続個数を大幅に削減でき、スイッチ素子の放熱機構を大幅に簡略化できる。
【００６２】
例えば、図４においてパワーＭＯＳＦＥＴ１０は、３個の素子で構成していたが、図６では１個のパワーＭＯＳＦＥＴ１０Ａに置き換えることができる。但し、各パワーＭＯＳ
ＦＥＴの並列接続個数削減比率は上記に限定されるものではない。
また、図４に示したダイオード１４、１５を、フォワード電圧、リカバリ電流、リカバリ時間の小さいダイオード１４Ａ、１５Ａに置き換えることができる。
【００６３】
更に、半導体パワーモジュール内素子として窒化ガリウム半導体で作られたスイッチ素子を用いれば、各スイッチを単一のスイッチ素子で構成することができるので、従来、サステイン回路や電力回収回路、分離回路等の電力系回路をディスクリート部品で構成した場合、各ディスクリート部品のパッケージサイズにより半導体チップサイズに制限が生じていた問題や、スイッチ素子間の特性や配線インピーダンス差による電流集中の問題を解消することができ、スイッチ素子の電流能力をより効率化できる。また、各スイッチ素子１０Ａ〜１７Ａのチップ形状は、モジュールの回路パターン形状に最適な形状にすることができ、各スイッチを単一のスイッチ素子で形成することも可能となる。
【００６４】
また、更に、半導体パワーモジュール９Ａと上述の電極Ｙ側駆動基板１を組み合わせることで、高速・大電流パルスによって半導体パワーモジュール９Ａ内及び電極Ｙ側駆動基板１上に発生する電圧降下変動を抑えることができ、不要輻射ノイズを低減させることができる。
（２）本発明に係る駆動基板及び半導体パワーモジュールの接続関係は、次に説明するようなものであってもよい。
【００６５】
図７は、駆動基板４１、半導体パワーモジュール９Ｂ及び放熱板４２の接続関係を説明するために用いる模式的断面図である。
半導体パワーモジュール９Ｂの金属ベースプリント基板３６は、金属層３３、電気的絶縁層３４、回路パターン３５の各層から成る。
ハイサイドドライバＩＣ３７は、パワーＭＯＳＦＥＴ３８を駆動するためのＩＣであり、それぞれ回路パターン３５の所望の位置に配置され、金属ワイヤ３９によって回路パターン３５と電気的に接続されている。
【００６６】
パワー接地端子４０、及び金属ベースプリント基板３６の四端に配置される接地端子４４は、半導体パワーモジュール９Ｂと駆動基板４１のアースパターン層４１ｂと電気的に接続する端子である。
放熱板４２は、半導体パワーモジュール９Ｂで発生する熱を効率的に放出するための放熱板であり、金属プリント基板３６の金属基板３３と電気的に接続されている。
【００６７】
ボルト４３は、半導体パワーモジュール９Ｂと放熱板４２を接着固定するためのボルトであり、半導体パワーモジュール９Ｂの回路パターン３５を介して接地端子４４と電気的に接続されている。
なお、パワー接地端子４０、接地端子４４と金属基板３３は、ボルト４３によって電気的に接続されているが、電気的絶縁層３４の一部を開口し所望の回路パターンと金属基板３３を金属ワイヤで接続してもよい。
【００６８】
以上の構成により、金属基板３３及び放熱板４２が駆動基板４１のアースパターン層４１ｂと電気的に接続されているため、アースパターン層４１ｂにアース電流を流すことができるので、駆動基板４１上に流れるアース電流を低減でき、駆動基板上で発生する輻射ノイズを低減することができる。
【産業上の利用可能性】
【００６９】
本発明は、高速・大電流パルスが必要とされるＰＤＰ装置の駆動基板及び当該駆動基板に搭載される半導体パワーモジュールとして有用である。
【図面の簡単な説明】
【００７０】
【図１】ＰＤＰ装置１００の機能構成を示す図である。
【図２】ＰＤＰ装置１００の駆動回路の発光表示動作を説明するためのタイミングチャートである。
【図３】半導体パワーモジュール９の等価回路の一例を示した図である。
【図４】半導体パワーモジュール９の平面透過図である。
【図５】電極Ｙ側駆動基板１の平面図である。
【図６】半導体パワーモジュール９Ａの局部平面透過図の一例である。
【図７】半導体パワーモジュール９Ｂの模式的断面図の一例である。
【図８】従来のＰＤＰ装置１００の機能構成を示す図である。
【符号の説明】
【００７１】
１、１１８  電極Ｙ側駆動基板
２、１１９  スキャン電圧生成回路
３、１２０  リセット電圧生成回路
４、１２１  分離回路
５、１０５、１２２  サステイン回路
６、１０６、１２３  電力回収回路
７、１１５、１２４  コイル
８、３２、１１６、１２５、１２６、１２７  回収コンデンサ
９、９Ａ、９Ｂ  半導体パワーモジュール
１０、１１、１２、１３、１６、１７、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１６Ａ、１７Ａ、３８、１０７、１０８、１０９、１１０  パワーＭＯＳＦＥＴ
１４、１５、１４Ａ、１５Ａ、１１１、１１２  ダイオード
１８、１９、２０、２１、３７、１１３、１１４  ハイサイドドライバＩＣ
２２  金属ベースプリント基板
２３、２４、２５、２６、２７  回路パターン
２８  接続コネクタ
２９  出力配線パターン
３０  サステイン電源用コンデンサ
３１  電源配線パターン
３３  金属基板
３４  電気的絶縁層
３５  回路パターン
３６  金属ベースプリント基板
３９  金属ワイヤ
４０  パワー接地端子
４４  接地端子
４１  駆動基板
４２  放熱板
４３  ボルト
１０１  ＰＤＰ
１０２  アドレスドライバ回路
１０３  波形制御回路
１０４  電極Ｘ側駆動基板
１１７  スキャンドライバ回路
【図１】
2008112179.tif 000003
【図２】
2008112179.tif 000004
【図３】
2008112179.tif 000005
【図４】
2008112179.tif 000006
【図５】
2008112179.tif 000007
【図６】
2008112179.tif 000008
【図７】
2008112179.tif 000009
【図８】
2008112179.tif 000010