(57)【要約】【課題】電磁放射線検出器が出力するアナログ量をデジタル化する方法を提供する。【解決手段】元素センサのマトリクスを備える電磁放射線検出器が出力するアナログ量(VE)をデジタル化する方法であって、マトリクスの各行または各列に関して、積分器ステージを使用してアナログ量の第１の積分段階を実行する処理と、積分されたアナログ量(VS)を比較器ステージの出力端子に接続された２進カウンタ及びメモリ素子により第１の数値(B)に変換する処理と、第１の数値をアナログ信号(VDAC)に変換する処理と、アナログ信号(VDAC)をアナログ量(VE)から減算する処理と、減算結果(VE-VDAC)を第１の数値に相当する利得で増幅する処理と、増幅されたアナログ信号“2B・(VE-VDAC)”に比例する第２の数値(M)を生成するために、第２の積分段階を実行する処理と、アナログ量(VE)に相当する数“N”を形成するために第１の数値と第２の数値とを加算する処理とを含む。【選択図】図４
2008211774.tif 000002
【特許請求の範囲】
【請求項１】
電磁放射線、特に赤外線の検出器によって生成されたアナログ量（ＶＥ）をデジタル化するための方法であって、
前記検出器が、前記放射線との相互作用が前記アナログ量（ＶＥ）を生成する並列配置された元素センサのマトリクスを備えると共に、
前記方法が、前記マトリクスの各行または各列に関して、以下の、
−第１の時間間隔の間、積分器ステージ（４１０）を使用して前記アナログ量の第１の積分段階（３０２）を実行する処理と、
−一方の入力端子が前記積分器ステージ（４１０）の出力端子に接続されると共に、他方の入力端子が基準値（Ｖｒｅｆ）を供給する基準回路に接続される比較器ステージ（４２０）によって前記第１の積分段階（３０２）の中断を命令する処理と、
−それによって積分されたアナログ量（ＶＳ）を、前記比較器ステージ（４２０）の出力端子に接続された２進カウンタ（４４２）及びメモリ素子（４４１）によって第１の数値（Ｂ）に変換する処理と、
−最上位側ビットに相当する前記第１の数値（Ｂ）を第１の２進数形式で格納する処理とから構成される段階を含み、
前記方法が、前記マトリクスの各行または各列に関して、更に以下の、
−それによって獲得された前記第１の数値（Ｂ）を、アナログ−デジタル変換器（４５１）によって、デジタル化されるべき前記アナログ量（ＶＥ）と同類であるアナログ信号（ＶＤＡＣ）に変換する処理と、
−前記アナログ信号（ＶＤＡＣ）をデジタル化されるべき前記アナログ量（ＶＥ）から減算する処理と、
−前記減算の結果として得られる信号（ＶＥ−ＶＤＡＣ）を、前記第１の数値（Ｂ）に相当する利得によって増幅する処理と、
−それによって増幅されたアナログ信号“２Ｂ・（ＶＥ−ＶＤＡＣ）”に比例する第２の数値（Ｍ）を生成するために、前記積分器ステージ（４１０）を使用して第２の積分段階（３０３）を実行すると共に、最下位側ビットに相当する第２の２進数を形成する処理と、
−デジタル化されるべき前記アナログ量（ＶＥ）に相当する数（Ｎ）を形成するために、前記第１の数値（Ｂ）と前記第２の数値（Ｍ）とを加算する処理とから構成される段階を含む
ことを特徴とする方法。
【請求項２】
前記利得（２Ｂ）が、数“２”を前記第１の数値でべき乗した値を有する
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記変換段階の前に比較器ステージ（４２０）によって提示される電圧オフセットを補正するために、前記第１の数値（Ｂ）が１単位だけ増やされる
ことを特徴とする請求項２に記載の方法。
【請求項４】
前記積分器ステージ（４１０）が、コンデンサ（Ｃ）を備えると共に、
前記方法が、
−変換されるべき前記アナログ量によって前記コンデンサ（Ｃ）を充電する処理と、
−第１の積分段階（３０２）の間、一定の高負荷電流（Ｉ）によって前記コンデンサ（Ｃ）を放電する処理と、
−デジタル化されるべき前記アナログ量（ＶＥ）と、第１の変換段階の結果との間の差異に応じて決まる電圧（ＶＥ−ＶＤＡＣ）によって前記コンデンサ（Ｃ）を再充電する処理と、
−第２の積分段階（３０３）の間、一定の低負荷電流（Ｉ／２Ｂ）によって前記コンデンサ（Ｃ）を放電する処理とから構成される段階を含む
ことを特徴とする請求項１から請求項３のいずれか一項に記載の方法。
【請求項５】
前記基準値（Ｖｒｅｆ）が、前記検出器の感度範囲の関数として決定される
ことを特徴とする請求項１から請求項４のいずれか一項に記載の方法。
【請求項６】
電磁放射線、特に赤外線の検出器によって生成されたアナログ量（ＶＥ）をデジタル化するための装置であって、
前記検出器は、前記放射線との相互作用が前記アナログ量（ＶＥ）を生成する並列配置された元素センサのマトリクスを備え、
前記装置は、前記マトリクスの各行または各列に関して、以下の、
−演算増幅器（４１４）、そして前記演算増幅器（４１４）の出力端子と反転入力端子（−）との間に並列に接続された少なくとも１つのコンデンサ（Ｃ）及び電気的に制御可能な切り替え装置（４１１）を有する積分器ステージ（４１０）と、
−反転入力端子（−）が前記積分器ステージの出力に接続されると共に、他方の入力端子が基準値（Ｖｒｅｆ）を供給する基準回路に接続される１つの演算増幅器（４２１）を有する比較器ステージ（４２０）と、
−前記比較器ステージ（４２０）の出力端子によって制御される２つのメモリ素子（４４１、４４３）と接続されると共に、前記積分されたアナログ量（ＶＳ）に比例する第１の数値（Ｂ）を決定するのに適している２進カウンタ（４４２）と、
−前記第１の数値（Ｂ）を格納するための手段と、
−入力端子が前記メモリ素子（４４１）の出力端子に接続されると共に、・前記第１の数値（Ｂ）を前記アナログ量（ＶＥ）と同類であるアナログ信号（ＶＤＡＣ）に変換するのに適している変換器（４５１）、・前記アナログ信号（ＶＤＡＣ）を前記アナログ量（ＶＥ）から減算するための手段（４５２）、及び・前記減算の結果として得られる信号（ＶＥ−ＶＤＡＣ）を、前記第１の数値のビットの数（Ｂ）に応じて決まる利得（２Ｂ）によって増幅するための手段（４５３）を有する負帰還回路（４５０）と、
−デジタル化されるべき前記アナログ量（ＶＥ）に相当する数（Ｎ）を形成するために、前記第１の数値（Ｂ）と前記第２の数値（Ｍ）とを加算するための手段（４６０）とを備え、
−前記積分器ステージ（４１０）は、前記切り替え装置（４１１）が開放状態にある場合に、前記アナログ量（ＶＥ）を積分するのに適していると共に、
−前記積分器ステージ（４１０）が、それによって増幅されたアナログ信号“２Ｂ・（ＶＥ−ＶＤＡＣ）”に比例する第２の数値（Ｍ）を生成するように、前記負帰還回路（４５０）の出力端子が、前記積分器ステージ（４１０）の入力端子（４１５）に接続されている
ことを特徴とする装置。
【請求項７】
前記２進カウンタ（４４２）が、相殺されると共に、各列に配置された複数のアナログ−デジタル変換器に共通である
ことを特徴とする請求項６に記載の装置。
【請求項８】
前記格納手段が、前記２進カウンタ（４４２）の出力端子に接続された２つの保持回路メモリ（４４１、４４３）を備える
ことを特徴とする請求項６または請求項７のいずれか一項に記載の方法。
【請求項９】
前記負帰還回路（４５０）が、
アナログ−デジタル変換機能を実行するのに適している復号化システムと、
並列に実装されると共に、スイッチを用いて個々に切り替え可能な複数の蓄積手段と
を備えることを特徴とする請求項６から請求項８のいずれか一項に記載の方法。
【請求項１０】
電磁放射線、特に赤外線の検出器であって、
並列配置された元素センサのマトリクスを備えると共に、
請求項６から請求項９のいずれか一項に記載の装置を備える
ことを特徴とする検出器。
【請求項１１】
前記マトリクスが、単一の行または単一の列を有する
ことを特徴とする請求項１０に記載の電磁放射線の検出器。
【請求項１２】
前記元素センサが、ボロメーターである
ことを特徴とする請求項１０または請求項１１のいずれか一項に記載の電磁放射線の検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ量、特に電磁放射線検出器によって生成されたアナログ量のデジタル信号への変換を実行するための方法に関するものである。更に、本発明は、そのような変換を実行するための装置に関するものである。
【０００２】
本発明は、従って、より一般的には、電磁放射線検出器の分野、及びそれらの読み出し回路の構造及び動作に関係するものである。
【背景技術】
【０００３】
電磁放射線検出器が、多数の行及び列を有するマトリクスを形成するために、複数の並列配置された元素センサから構成されることが、ある意味では本質的に知られている。入射する電磁放射線と、同様にピクセルとも呼ばれるこれらの元素センサとの相互作用は、入射する放射線のエネルギー磁束に対応する電気量の変動を生成する。
【０００４】
マイクロボロメーター（microbolometric）の赤外線の画像網膜は、そのような検出器の１つの特別な例である。この場合、検出器は、元素センサにおいて提供された読み出し回路によって、所定期間の間の所定のバイアス電圧の作用でそれを通過する電流の積分で測定される熱放射に対して敏感なサーミスタンス（thermistance）のように動作する。
【０００５】
それによって積分された電荷は、アナログ信号、またはアナログ量を形成する。読み出し回路外部の電子機器との電気的なインタフェースを単純化するため、これらのアナログ量は、観測された状況を表す２次元画像を再構成するようにデジタル信号に変換される。
【０００６】
検出器の性能、従ってそれが供給するデータ（例えばデジタル画像）の品質は、特に、入射する放射線と元素センサとの間の相互作用に相当するアナログ量のデジタル信号への変換の特性によって決まるということが知られている。従来技術から、読み出し回路に統合されたアナログ量からデジタル信号への変換に関する３つの方式が本質的に知られている。
【０００７】
第一に、検出器が存在すると、それに関して、１つの変換装置、または変換器は、マトリクスから構成されるセンサの各々によって送信されたアナログデータを連続してデジタル化する。一般的に、そのような検出器の読み出しは、行を順次にスキャンし、次に列を順次にスキャンすることによって実行される。この場合に、継続期間、またはアナログ−デジタル変換時間は、せいぜい検出マトリクスの元素センサの読み出し時間に等しい。
【０００８】
第２の変換方式によれば、検出器の各列が、変換装置を装備している。アナログ−デジタル変換時間は、その場合に、せいぜい検出器の行の読み出し時間に等しい。
【０００９】
第３の変換方式によれば、検出器の各センサが、そのような変換装置を装備している。アナログ−デジタル変換時間は、その場合に、せいぜいマトリクスの全てのセンサの累積的な読み出し時間に等しい。
【００１０】
これらの様々な解決策の間で、変換方式、及び従って装置または方法の選択は、例えば変換装置の変換時間、変換装置の分解能、変換装置のサイズ、変換装置の電力消費量等のような基準に従って実行され得る。
【００１１】
特に、マトリクスの各列がその独自の変換装置を有しているという第２の解決策において、それらのサイズは、ピクセルの隣接した２つの列の間の繰返しステップまで削減されなければならず、第３の場合には、サイズは、両方の寸法において、元素のピクセルの繰返しステップまで削減されなければならない。繰返しステップは、実際には、２つの隣接するセンサの間の距離であると共に、一般的に最終的なデジタル画像のピクセルのサイズに対応する。
【００１２】
更に、同じ回路上で複数の高分解能変換装置の使用が実行される場合、変換装置の各々は、近隣の変換装置によって生成された電気妨害に敏感であり得る。実際には、変換器の分解能が高くなると、２つの連続するデジタル値に対応する電圧差異は小さくなると共に、その結果、それは外部の妨害に対してより敏感になる。この感度は、特に、電気的に独立していないが、しかしこれに反して、同じ基板、及び同じフレームまたは同じ電源を共有する変換装置の構造に起因する。
【００１３】
一方で、電子部品の数、位置決め、及び配置である変換装置の構造の選択は、読み出し回路の全電力消費量を最小限にするために定義されなければならない。実際には、赤外線の画像処理が基板上の電子システムに関係する事実の他に、その中の電力貯蔵装置が大変重要な必需品であり、同様に、検出器のマトリクスが本質的に熱環境に対して敏感であるので、焦点面の消耗を制限することが重要である。
【００１４】
従来技術の変換器の構成において実装された変換方式に共通して、いわゆる“電圧時間変換（voltage time conversion）”と呼ばれる方式が言及され得る。この方法は、それが基準値に到達するまで、時間とともに、アナログ量の電圧を積分することにある。積分は、この基準値に到達する場合に、実際の積分段階の終わりを示して中断される。従来の単一の傾斜路と単一の勾配の積分器アレイ（single ramp single slope integrator array）によって実行された積分の場合には、このアナログ量がこの基準値に到達するまでに要した時間は、このアナログ量の値に直接比例する。
【００１５】
実際には、積分器の組立品が単一の勾配を有するので、積分時間にわたるアナログ量の変化は直線である。アナログ量をデジタル化することである、このアナログ量の値を変換することは、従って、積分時間を時間周期の計数の数として測定するのに十分であるということが、ある意味では本質的に知られている。従って、この継続時間を直接測定する基準クロックによって供給されたパルスの数の単純な計数は、積分されたアナログ量の数値を供給する。
【００１６】
計算の終りを決定するために、差動装置構造がアナログ量を基準値と比較し、それらの差異が解消されると共に、符号が反転する場合に、この比較器は、カウンタの現在のデジタル値を固定するための信号を送信すると共に、それによってアナログ量の値を判定する。
【００１７】
カウンタが基準クロックからパルスを受け取る場合に、それは２進数を一単位だけインクリメントするということが、実際には、そしてある意味では本質的に知られている。その結果、カウンタビットの数は、変換装置に必要とされる分解能、すなわち最大のアナログ量をサンプリングするのに使用される数値化ステップの数によって必然的に決まる。
【００１８】
従って、積分されるべきアナログ量のサンプリングに“２Ｎ”数値化ステップを使用する変換装置のために、カウンタはＮ個の計数ビットを備えなければならない。そのような変換器によるアナログ量の変換時間は、その場合に。ゼロと最大“２Ｎ／ｆｈ”との間に存在し、ここで“ｆｈ”はクロック周波数である。従って、もし“Ｐ”が、アナログ量が比較器ステージの基準値に到達するまでにクロックによって供給されたパルスの数に相当する場合、“Ｐ”は、信号のデジタル値に等しいと共に、信号の変換時間は、“Ｐ／ｆｈ”である。
【００１９】
しかしながら、そのような変換方法は、そのようなアナログ−デジタル変換器の性能を制限する傾向があるという欠点を有している。従って、その分解能を増加させるために、及び／またはその変換時間を減少させるために、クロックが供給する更に高い周波数におけるパルスが使用されなければならない。実際には、一方では、最大クロック周波数に対する科学技術上の制限が存在し、他方では、変換器の電力消費量がこの周波数によって増加すると共に、従って特定の応用例にとって過度の状態になり得るということが良く知られている。
【００２０】
この問題を解決するために、従来技術の１つの解決策は、変換器の積分勾配（integration slope）の数を増加させることにあり、従って単一の傾斜路と複数の勾配の変換装置を設計することにある。従って、単一の傾斜路と２つの勾配の変換装置の場合に、第１の積分勾配は、高い（大きい）数値化ステップによって、入力アナログ量の値に対応する数“Ｐ”を定義するために使用される。逆に、第２の勾配は、入力アナログ値と数“Ｐ”に正確に対応する高いアナログ値との間の差異によって定義された残りを、細かい数値化ステップによって変換するために使用される。この残りまたは残余は、低いアナログ量に対応する。
【００２１】
一般的に、“最上位側ビット（most significant bits：最上位ビットを含む上位側ビット）”と呼ばれる複数ビットによって符号化された第１の数値と、“最下位側ビット（least significant bits：最下位ビットを含む下位側ビット）”と呼ばれる複数ビットによって符号化された第２の数値との間は区別される。言語の乱用を通して、積分されたアナログ量は、デジタル化段階の後のアナログ量を表す数値（複数ビット）と同じ方法（最上位側、最下位側）で示される。本特許の状況において、“数値”は、“０”及び“１”で構成される２進数を意味する。
【００２２】
従って、変換器に関するビットの数“Ｎ”は、すなわち“ＮＭＳＢ”（ＭＳＢは“最上位側ビット（Most Significant Bits）”に対応する）で表示された最上位側ビット対応する数と、“ＮＬＳＢ”（ＬＳＢは“最下位側ビット（Least Significant Bits）”に対応する）で表示された最下位側ビット対応する数である、２個の“補助的な数（sub-numbers）”に分解される。当然のことながら、２つの数“ＮＭＳＢ”と“ＮＬＳＢ”の和は、変換器装置によって所有されているビットの全数“Ｎ”である。
【００２３】
２勾配積分方法（two slope integration method）は、検出器の変換時間を減少させるように機能するということが、ある意味では本質的に知られている。実際には、積分されるべきアナログ量の値に応じて、この時間は、ゼロと最大“（２ＮＭＳＢ＋２ＮＬＳＢ）／ｆｈ”との間で変化する。この時間は、従って、単一の勾配の変換装置に必要不可欠である最大時間の“２Ｎ／ｆｈ”より、必然的に短い。
【００２４】
図１は、従来技術の単一の傾斜路と２つの勾配の変換方法を例証するグラフを示す。このグラフにおいて、ｘ軸は、時間“ｔ”を示すと共に、ｙ軸は、積分回路によるその処理の間にセンサと放射線との間の相互作用によって生成されたアナログ量である出力電圧“ＶＳ”を示す。
【００２５】
そのような単一の傾斜路と２つの勾配の変換方法によれば、曲線１０１は、積分回路に入る入力電圧“ＶＥ”の積分を示す。曲線１０１は、高い勾配と呼ばれる勾配部分１０２と、低い勾配と呼ばれる勾配部分１０３とを備える。本発明の状況において、“高い勾配”は、その勾配係数が高い絶対値を有する勾配を意味し、一方“低い勾配”は、その勾配係数が低い絶対値を有する勾配を意味する。従って、高い勾配部分１０２は、最上位側ビット（高いアナログ量）の積分の段階に相当し、一方低い勾配部分１０３は、最下位側ビット（低いアナログ量）の積分の段階に相当する。
【００２６】
当然のことながら、各積分段階は、この時間間隔の下限及び上限をそれぞれ構成する２つの時点によって境界付けられた時間間隔の間に起こる。第１の積分段階“ｔ０−ｔ１”（高い勾配部分１０２）は、積分された電圧“ＶＥ”が基準値“Ｖｒｅｆ”を越えた場合に、すなわち積分された電圧“ＶＥ”と基準値“Ｖｒｅｆ”との差異が解消される場合に、クロック周波数“ｆｈ”と同期して中断される。この状態は、それによって積分段階“ｔ０−ｔ１”の時間間隔の上限“ｔ１”を定義する。
【００２７】
この変換方法によれば、第２の積分段階（低い勾配部分１０３）が、第１の積分段階の終りにおいて始まる。すなわち、第２の時間間隔“ｔ１−ｔ２”の下限“ｔ１”は、実質的には、第１の時間間隔“ｔ０−ｔ１”の上限“ｔ１”と結合される。そして、この第２の積分段階は、２つの積分段階の間に積分された電圧の和が入力電圧“ＶＥ”の値を超える場合に、中断される。
【００２８】
上述のように、時間は、基準クロック（図示せず）によって供給されたパルスの数で測定される。曲線１０２及び曲線１０３は線分であるので、クロックパルスは、従って積分された電圧の同数の数値化段階を表し、従ってこの積分電圧そのものを表す。従って、名前は、このタイプの“電圧−時間”アナログ−デジタル変換方法に起因する。
【００２９】
この方法によれば、勾配の各々、高い勾配部分１０２または低い勾配部分１０３は、それぞれ最上位側ビット（ＭＳＢ：most significant bits）及び最下位側ビット（ＬＳＢ：least significant bits）に相当する数を符号化するように機能する。これらの数は、それによって、観測された状況を表す画像を、２進デジタル量として再構成するように機能する。従って、アナログ量は、少なくとも１２ビットの分解能と６０［μｓ］の変換時間によってデジタル信号に変換され得る。
【００３０】
実際には、この変換時間は、一般的に３２０×２４０行から構成される検出器に関する６０［画像／秒］の走査と互換性がある。それどころか、単一の勾配の“電圧−時間”変換方法は、そのような分解能には長すぎる変換時間を提供するであろう。本状況において、変換器の分解能は、２つの隣接する積分された電圧の間を区別する変換器の能力を意味する。この解像度は、特に、検出器に関して望まれる応用例に従って選択される。明らかに、この分解能が更に高く設定されるならば、アナログ−デジタル変換時間は、より長くなる。
【００３１】
実際には、分解能は、積分されるべき量の数値化よって決まらない。この数値化段階は、“２Ｎ”（数“２”を、このダイナミックレンジの最大値を符号化するビットの数“Ｎ”でべき乗した値）によって除算された検出器のダイナミックレンジの値を有していることが、ある意味では本質的に知られている。
【００３２】
実際には、この変換方法を実行するために、マトリクスの検出器の各列は、変換装置、またはアナログ−デジタル変換器を装備している。図２は、そのような従来技術の変換器を示す。それは、連続して、積分器ステージ２１０、差動装置または比較器ステージ２２０、制御ステージ２３０、及び計数ステージ２４０を備える。
【００３３】
積分器ステージ２１０は、元素センサの列によって生成される入力電圧“ＶＥ”を積分するように設計されている。差動装置ステージ２２０は、“ｔ０−ｔ１”で表される“ｔ０”から“ｔ１”の第１の積分段階、及び“ｔ１−ｔ２”で表される“ｔ１”から“ｔ２”の第２の積分段階を決定するために、積分された電圧“ＶＥ”を基準値“Ｖｒｅｆ”と比較するように機能する。制御ステージ２３０は、２つの積分段階を高い勾配部分１０２と低い勾配部分１０３で連続して実行するために、積分器ステージ２１０を制御するように機能する。最後に、計数ステージ２４０は、これらの積分段階“ｔ０−ｔ１”そして“ｔ１−ｔ２”の間にクロック２５０によって供給されるパルスの数を計数し、従って積分された電圧“ＶＥ”を数値化するように機能する。
【００３４】
積分器ステージ２１０は、演算増幅器２１４の反転入力端子２１５に接続された入力抵抗器２１１と、演算増幅器２１４の反転入力端子２１５と出力端子２１６との間に並列に実装されたコンデンサ２１２とを備えているということが、ある意味では本質的に知られている。コンデンサ２１２は、入力アナログ量“ＶＥ”の積分を実行するように機能する。
【００３５】
比較器ステージ２２０は、本質的に２つの比較器２２１、２２３を備えると共に、その非反転入力２２２、２２４は、それぞれ基準電圧“Ｖｒｅｆ１”及び基準電圧“Ｖｒｅｆ２”に接続される。比較器２２１、２２３の反転入力端子に印加される、積分器ステージ２１０によって積分された電圧“ＶＥ”は、従って、これらの２つの基準電圧と比較され得る。上述のように、それらの差異のこの“比較”または測定は、積分段階の高い勾配部分１０２の上限“ｔ１”、そして積分段階の低い勾配部分１０３の上限“ｔ２”を定義するように機能する。
【００３６】
更に、２つのスイッチ２３２及び２３３は、積分コンデンサ２１２を放電するための一方の電源“Ｉ”または他方の電源“Ｉ／２Ｂ”を選択するために、制御ステージにおいて、並列に実装される。スイッチは、開放状態から短絡状態に、そして逆もまた同様に、回路を切り替えることに適しているあらゆる装置を意味する。実際には、トランジスタがスイッチを構成し得る。その際に、制御ステージ２３０は、積分コンデンサ２１２の静電容量に反比例することがある意味では本質的に知られている、２つの積分段階１０２及び１０３のそれぞれの利得を決定する。
【００３７】
更に、それが、比較器ステージによって送信された“中止”信号を受信する場合、ロジック制御回路２３１は、その出力端子２３４、２３５に適切な信号を送信することによって、リファレンスクロックによって供給されたパルスのカウンタ２４１、２４２を停止する。
【００３８】
動作中、積分された電圧“ＶＥ”と基準電圧“Ｖｒｅｆ”との間の差異が解消されると共に、その符号が反転する場合、比較器２２１は、制御ステージ２３０のロジック制御回路２３１に“中止”信号を送信する。このロジック制御回路２３１は、クロック２５０の周波数“ｆｈ”に同期的に、２つのカウンタ２４１及び２４２を順繰りに制御する。
【００３９】
時間間隔“ｔ０−ｔ１”の間、カウンタ２４１は、積分されたアナログ量を構成する最上位側ビットを数値化する。その次に、時間間隔“ｔ１−ｔ２”の間、カウンタ２４２は、前記積分されたアナログ量を構成する最下位側ビットを数値化する。最上位側ビット、及び最下位側ビットは、その場合に、積分されたアナログ量の値に相当する２進数を形成するために、構成要素２６０を使用して、２進法で加算されることができる。
【００４０】
図１における変換器に関して上述された電気的な構造は、従って、この従来技術の変換方法を実行するための必要な電子部品を備える。その際に、このタイプの変換器がＣ個の列を有するマトリクスの検出器において使用される場合、変換を実行するために、以下のものが必要である。
・Ｃ個の積分回路。
・２Ｃ個の比較回路。
・２Ｃ個のカウンタ。
【００４１】
実際には、電子部品がより多数になると、それらの全体の電力消費量がより高くなると共に、回路がより熱くなる。更に、これらの電子部品によって占有されるサイズは、センサの２つの隣接する列の間の繰り返しステップの細かさを制限する。更に、生産力は比例して低くなり、従って、製造原価は、変換器における多数の電子部品によって、明らかに更に高くなる。
【００４２】
この２つの勾配の変換法は、変換時間が“ｔｃｏｎｖ１＝（２Ｂ＋２Ｍ）／ｆｈ”であるので、従って、アナログ量を変換するための時間を減少させるように機能すると共に、ここで、“Ｂ”及び“Ｍ”は、それぞれ最上位側ビット及び最下位側ビットの数を表し、“１／ｆｈ”は、サンプリング期間もしくはクロックパルス“Ｔｈ”の継続時間を表す。
【００４３】
一方で、単一の勾配の変換システムは、“ｔｃｏｎｖ２＝２Ｎ／ｆｈ”の変換時間を必要とすると共に、ここで、“Ｎ”は、全体のビットの数“Ｂ＋Ｍ”である。
【００４４】
“ｔｃｏｎｖ１＜ｔｃｏｎｖ２”であることを確認することは、容易である。
【発明の開示】
【発明が解決しようとする課題】
【００４５】
しかしながら、２つの積分勾配を操作する変換方法及び装置は、現在のところ、それらのデジタル化性能を制限するいくつかの難しさに直面している。
【００４６】
第一に、マトリクスの検出器の各列は、それに特有の変換装置を有しており、そのサイズは、繰り返しステップの削減、従って検出器の小型化を制限する。実際には、図２において示された装置のような従来技術の変換装置は、積分されたアナログ量を符号化するための２つの比較器及び２つのカウンタの実装を必要とする。これらの２つの構成要素の実装は、従って、例えば単一の傾斜路の変換装置のサイズと比較して、変換装置のサイズを増大させる。
【００４７】
更に、各比較器２２１及び２２３は、それに特有の切り替えしきい値を有する。実際には、これらの２つの比較器のしきい値の間の電圧オフセットは、とても小さく、最下位側ビットをデジタル化するのに十分な正確度によって基準電圧“Ｖｒｅｆ１”と基準電圧“Ｖｒｅｆ２”を生成することは、困難である。
【００４８】
従って、例えば、第１の積分段階“ｔ０−ｔ１”が、最上位側ビット（最上位ビットを含む上位側ビット）と呼ばれる８ビットを使用して、積分されるべきアナログ量を数値化する場合に、２つの比較器のしきい値の間の電圧オフセットは、検出器の全体のダイナミックレンジを“２８”で除算した値を有する。このオフセットの小ささは、従って、“Ｖｒｅｆ２＞Ｖｒｅｆ１”の状態の基準電圧“Ｖｒｅｆ１”と基準電圧“Ｖｒｅｆ２”を生成する際に高精度を必要とする。
【００４９】
更に、もし我々が２つの比較器の電圧オフセットを考慮するならば、我々は、対照的な符号を有する場合に、“Ｖｒｅｆ２＋Ｖｏｆｆ２＞Ｖｒｅｆ１＋Ｖｏｆｆ１”という状態を満足しないということを発見する。
【００５０】
最下位側ビットをデジタル化するように設計された比較器２２３が、それを雑音、及び特にスイッチ２３２及び２３３の切り替えの間に回路で発生する電気妨害に対して非常に敏感にさせる制限された電圧範囲で動作するという事実から、別の困難性が生じる。演算増幅器２２３のために必要とされる数値化の正確度は、変換器の最下位側ビットより、更に低くなければならない。最大許容誤差は、“２Ｎ”で除算された検出器の全体のダイナミックレンジより低くなければならないと共に、ここで、“Ｎ”は変換装置の分解能である。“Ｎ”が高くなるほど、この誤差がとても小さくなることが分かる。
【００５１】
更に、異なる勾配の２つの傾斜路１０２及び１０３、すなわち低い勾配及び高い勾配のための２つの異なる演算比較増幅器（operational comparator amplifier）２２１及び２２３の使用は、結果として各比較器に関する異なるヒステリシスとなる。ヒステリシスにおけるこの差異は、時刻ｔ１において発生する勾配の変わり目において不規則性または非線形性を発生させる。
【００５２】
更に、２つの放電電流Ｉ及びＩ／２Ｂの間の比率は、同様に、非線形性を回避するために、雑音なしで十分に正確に定義されなければならない。特に、各列の終りの変換については、列の数が多いとき、トランジスタの電源の間の組み合わせの問題に遭遇する。
【００５３】
解決策は、比較器として実装された増幅器の電圧オフセットを補償すると共に、高い勾配と低い勾配との間の利得における差異を補正するための従来技術において得られる。例えば、変換装置に統合されると共に、ポテンショメーターのような追加の電子部品を備えた自己較正システムを使用することが可能である。
【００５４】
しかしながら、これらの追加の電子部品は、組み立てを複雑にすると共に、何にもまして、変換装置によって占有される領域を増加させる。実際には、そのような変換器は、その１つの寸法が、一般的に１５［μｍ］と４５［μｍ］との間で、そして明らかに最小限にされなければならないピクセルの繰り返しステップによって定義される小さなエリアに対する、各列の終りにおける提供に適していなければならない。
【００５５】
更に、一般的に赤外線画像処理の分野で利用される２点の補正方式は、利得を補正すると共に、各ピクセルの電圧オフセットを補償するように機能するということが注視される。しかしながら、この補正は、図１において時刻“ｔ１”で示される２つの傾斜路の変換器の勾配の変わり目で発生するオフセットには効果がなく、すなわちこの補正は直線性誤差には効果がない。
【００５６】
従来技術の変換方法及び変換装置が遭遇した困難性を、そのような変換器に占有される必然的な領域の増加を必要とせずに回避することが本発明の目的である。
【課題を解決するための手段】
【００５７】
本発明は、従って、アナログ量をデジタル信号に変換するための方法及び装置に関係すると共に、それは、従来技術の方法及び装置の性能を大幅に改善するように機能する。本発明は、特に、従来技術の変換器と比較して、電子部品の数、それらの電力消費量、それらのサイズ、及びアナログ−デジタル変換器の製造原価を削減しながら、変換の正確度を増加させることを目的としている。
【００５８】
本発明の第一の対象物は、積分されるべきアナログ量の正確で、かつ繰り返し可能な変換を可能にするアナログ−デジタル変換のための方法である。そのような方法は、電磁放射線、特に赤外線の検出器によって生成されたアナログ量をデジタル化することに適している。前記検出器は、前記放射線との相互作用が前記アナログ量を生成する並列配置された元素センサのマトリクスを備える。本発明によれば、前記方法は、前記マトリクスの各行または各列に関して、以下の、−第１の時間間隔の間、積分器ステージを使用して前記アナログ量の第１の積分段階を実行する処理と、−一方の入力端子が前記積分器ステージの出力端子に接続されると共に、他方の入力端子が基準値を供給する基準回路に接続される比較器ステージによって前記第１の積分段階の中断を命令する処理と、−それによって積分されたアナログ量を、前記比較器ステージの出力端子に接続された２進カウンタによって第１の数値に変換する処理と、−最上位側ビットに相当する前記第１の数値を第１の２進数形式で格納する処理と、−それによって獲得された前記第１の数値を、アナログ−デジタル変換器によって、デジタル化されるべき前記アナログ量と同類であるアナログ信号に変換する処理と、−前記アナログ信号をデジタル化されるべき前記アナログ量から減算する処理と、−前記減算の結果として得られる信号を、前記第１の数値に相当する利得によって増幅する処理と、−それによって増幅されたアナログ信号に比例する第２の数値を生成するために、前記積分器ステージを使用して第２の積分段階を実行すると共に、最下位側ビットに相当する第２の２進数を形成する処理と、−デジタル化されるべき前記アナログ量に相当する数を形成するために、前記第１の数値と前記第２の数値とを加算する処理とから構成される段階を含む。
【００５９】
このように、積分されるべきアナログ量のデジタル化は、それぞれ最上位側ビット及び最下位側ビットのための２つの積分段階（２つの勾配）に分解され、それによって単一の比較器を使用しながらアナログ量を迅速にデジタル化するように機能する。第２の積分段階の間、積分されるべき残余は、積分されるべきアナログ量からアナログに変換された最上位側ビットを無視することによって評価される。更に、最下位側ビットに相当するアナログ信号は、正確度を増加、すなわち第２の積分段階の最大誤差を減少させるように機能する利得によって増幅される。
【００６０】
実際には、その利得は、数“２”を第１の数値でべき乗した値を有し得る。
【００６１】
このように、積分されるべきアナログ量の残余の増幅は、従って第２の積分段階の最大誤差を減少させ、それ故にこのアナログ−デジタル変換器の正確度の制約を減少させるように機能する。
【００６２】
実際には、第１の数値は、比較ステージによって提示された電圧オフセットを補正するために、前記変換段階の前に、１つの最下位ビットだけ増加させられ得る。
【００６３】
本発明に従った方法のこの特徴は、従って、比較器ステージの演算増幅器によって提示された電圧オフセットを補償するように機能する。
【００６４】
本発明の特別な実施例によれば、前記積分器ステージはコンデンサを備えると共に、前記方法は、−変換されるべき前記アナログ量によって前記コンデンサを充電する処理と、−第１の積分段階の間、一定の高負荷電流によって前記コンデンサを放電する処理と、−デジタル化されるべき前記アナログ量と、第１の変換段階の結果との間の差異に応じて決まる電圧によって前記コンデンサを再充電する処理と、−第２の積分段階の間、一定の低負荷電流によって前記コンデンサを放電する処理とから構成される段階を含む。
【００６５】
形容詞の“高い”及び“低い”は、相対的な概念を示す。実際には、実行する上で、低電流の強さは、数“２”を第１の数値のビット数に等しい数値でべき乗した値に対する高電流の強さの比率に等しくなるように選択され得る。例えば、もしこの第１の数値が８ビットである場合に、低電流の強さは、高電流の強さの“１／２５６”の値を有している。そのような放電電流は、積分段階のそれぞれの間において良好な正確度を得るのに十分な勾配を定義するように機能する。更に、放電が定電流で実行されるので、電圧と時間との間に直接の因果関係が確立される。
【００６６】
実際には、基準値は、検出器の感度範囲の関数として決定され得る。
【００６７】
この特徴は、選択された検出器のダイナミックレンジに対して、全てのアナログ量の変換時間の平均を最適化するように機能する。
【００６８】
更に、本発明は、電磁放射線検出器から出力されるアナログ量をデジタル化するための装置に関係する。本発明によれば、前記装置は、前記マトリクスの各列に関して、以下の、−演算増幅器、そして前記演算増幅器の出力端子と反転入力端子との間に並列に接続された少なくとも１つのコンデンサ及び前記コンデンサを初期化するように機能する電気的に制御可能な切り替え装置を有する積分器ステージと、−一方の入力端子が前記積分器ステージの出力に接続されると共に、他方の入力端子が基準値を供給する基準回路に接続される１つの演算増幅器を有する比較器ステージと、−前記比較器ステージの出力端子に接続されると共に、前記積分されたアナログ量に比例する第１の数値を決定するのに適しているが、しかしながら、領域及び電力消費量の観点で利得を考慮して、相殺されると共に、全ての列に共通であり得る２進カウンタと、−直列に、・前記第１の数値を前記アナログ量と同類であるアナログ信号に変換するのに適している変換器、・前記アナログ信号をデジタル化されるべき前記アナログ量から減算するための手段、及び・前記減算の結果として得られる信号を、前記第１の数値のビットの数に応じて決まる利得によって増幅するための手段を有する前記カウンタのデジタル−アナログ変換のフィードバック回路と、−２つの変換段階の結果として生じる第１及び第２の数値を格納するための手段と、−デジタル化されるべき前記アナログ量に相当する数を形成するために、前記第１の数値と前記第２の数値とを加算するための手段とを備え、−前記積分器ステージは、前記切り替え装置が開放状態にある場合に、前記アナログ量を積分するのに適していると共に、−前記積分ステージが、それによって増幅されたアナログ信号に比例する第２の数値を生成するように、前記負帰還回路の出力端子が、前記積分ステージの入力端子に接続されている。
【００６９】
すなわち、本発明のアナログ−デジタル変換器は、単一の演算積分増幅器（operational integrator amplifier）と、単一の演算比較増幅器（operational comparator amplifier）を備える。更に、それは、積分されたアナログ量において残余と最上位側ビットを分離し、前記値をアナログ量に変換し、最初のアナログ信号からそれを減算し、そしてデジタル化の正確度及び反復率を増加させるために、前記弱い信号を増幅するように機能するアナログ−デジタル負帰還回路を備える。
【００７０】
実際には、積分器ステージの電子部品は、コンデンサである。そのような電子部品は、実際に都合よくアナログ量の積分を実行するのに適している。
【００７１】
本発明の実用的な実施例によれば、格納手段は、２進カウンタの出力端子に接続された、考察される技術分野において“ラッチ”として良く知られている保持回路メモリを備え得る。そのようなメモリは、小さな領域を占有するという利点を有する。
【００７２】
更に、実際的に、アナログ−デジタル負帰還回路は、復号化システムと、並列に実装されると共に、前記復号化システムによって制御されるスイッチを用いて個々に切り替え可能な複数のコンデンサとを備える。
【００７３】
そのような負帰還回路は、限られた空間を占有する一方、第２の積分段階に通じる段階を実行するように機能する。
【００７４】
更に、本発明は、同様に、並列配置された元素センサのマトリクスと、前述のような装置とを備える電磁放射線、特に赤外線の検出器に関係する。
【００７５】
本発明の主題は、それによって電磁放射線を受信すると共に、それをデジタル信号に変換するのに適している完全な検出器である。
【００７６】
実際には、この検出器のマトリクスは、単一の行または単一の列を有し得る。
【００７７】
更に、元素センサは、ボロメーター（bolometer）であり得る。これは、周囲温度で動作している器具を使用して、対象物の熱画像を生成するように機能する。
【００７８】
本発明、及びその利点が、更に、一例として提供されると共に、制限しない図面で例証された特別な実施例の説明から、明らかになる。
【発明を実施するための最良の形態】
【００７９】
図３は、経時的な電圧の積分を表すタイミング図を示す。従ってｘ軸は時間であり、及びｙ軸が電圧であることを示す。図３において、従って曲線３０１は、直線傾斜路３０２を有する第１の積分段階によって始まり、直線傾斜路３０３を有する第２の積分段階によって終わる入力電圧“ＶＥ”の積分を示す。
【００８０】
ここで積分されたアナログ量は、電圧である。しかしながら、このアナログ量は、入射する放射線とのそれらの相互作用の間に検出器の元素センサによって表示される性質に相当する他の電気量から構成されるであろう。従って、それは、例えば電荷の量であろう。
【００８１】
時刻“ｔ１”及び“ｔ２”は、再初期化と呼ばれる段階が実行される間の水平域３０４で分離される。この再初期化段階は、最上位側ビットに相当する第１の数値を、積分されるべきアナログ量“ＶＥ”から分離され、そして第２の積分段階の前に増幅されるアナログ信号に変換するように機能する。この増幅は、時間“ｔ２”に位置する垂直の線分によって例証される。図３において示されたように、この増幅の利得は、ここでは数“２”を“Ｂ”でべき乗した値を有すると共に、“Ｂ”は、積分されたアナログ量“ＶＳ”の第１の部分を符号化するように機能する最上位側ビットの数に対応する。
【００８２】
第１の積分段階は、基準クロック（図示せず）に同期して、時刻“ｔ０”で始まり、その後で符号が変化する、積分された電圧“ＶＳ＝ＶＥ”と基準値“Ｖｒｅｆ”との差異が解消された後の時刻“ｔ１”で終わる。
【００８３】
第２の積分段階は、時刻“ｔ２”で始まり、その後で符号が変化する、積分された電圧“ＶＳ＝２Ｂ・（ＶＥ−ＶＤＡＣ）”と基準値“Ｖｒｅｆ”との差異が解消された後の時刻“ｔ３”で終わる。グラフの理解を容易にするために、基準値“Ｖｒｅｆ”のレベルが水平の点線によって示される。
【００８４】
本発明の方法において、それを基準にしてここでは電圧によって表されるアナログ量の積分の２つの段階が実行される２つの期間“ｔ０−ｔ１”及び“ｔ２−ｔ３”は、その間に積分が実行されない時間ずれ３０４によって分離される。この時間ずれは、積分の欠如を象徴する（一定の積分された電圧による）水平域によって示される。本発明によれば、そして以下で述べられるように、この時間ずれは、本発明のデジタル化装置の様々なステージにおける再初期化動作を実行するために利用されることができる。
【００８５】
図４は、本発明によるそのような変換装置が、積分器ステージ４１０、差動装置または比較器ステージ４２０、放電電流制御ステージ４３０、及び計数及び格納ステージ４４０を備えていることを示す。これらの様々なステージは、図２に関連して説明された従来技術の変換器の対応するステージと同じ機能を十分に果たす。
【００８６】
更に、本発明のデジタル化装置は、アナログ−デジタル負帰還回路４５０を備える。この負帰還回路４５０は、カウンタ４４２の記憶素子４４１の出力と積分器ステージ４１０の入力端子４１５との間に負帰還で組み込まれる分岐から構成される。上述のように、負帰還回路４５０は、第１の積分段階３０２の後で獲得される第１の数値を、最上位側ビット（Ｂ＋１）に対応する積分されたアナログ量の一部分に相当するアナログ信号に変換することを目的とするアナログ−デジタル変換器４５１を備える。
【００８７】
負帰還回路４５０は、更に、それによって変換されたアナログ信号を積分されるべきアナログ量“ＶＥ”から減算するための手段４５２を備える。その場合に、減算結果の信号［ＶＥ−ＶＤＡＣ］に信号に、ここでは“２Ｂ”の値、または数“２”を“Ｂ”でべき乗した値を有する利得を乗算するために、負帰還回路に増幅手段４５３が提供される。上述のように、この増幅は、図３における図式において、時刻“ｔ２”に適用された直線の線分によって示される。前もって、変換器４５１によるアナログ−デジタル変換、及び手段４５２による減算は、積分が実行されない時間３０４の間に実行されなければならない。時刻“ｔ０”において、電圧“ＶＥ”は、スイッチ（図示せず）の設定のおかげで、積分器ステージ４１０の入力端子４１５に直接印加され、回路４５２及び４５３は動作せず、そしてそれぞれ減算と増幅のどちらも実行しないということが気付かれるべきである。
【００８８】
水平域３０４は、クロック管理装置に規定されている最小限の継続時間を有する。しかしながら、その継続時間は、それが“ＶＥ”の値に依存する場合には、変動する。実際には、時刻“”ｔ０及び“”ｔ２は固定であると共に、一方で時刻“ｔ１”及び“ｔ３”は“ＶＥ”によって決まることが知られている。
【００８９】
積分器ステージ４１０は、第１の積分段階の間、元素センサからの入力電圧“ＶＥ”を積分すると共に、第２の積分段階の間、残余の電圧“２Ｂ・（ＶＥ−ＶＤＡＣ）”を積分するように設計される。差動装置ステージ４２０は、第１及び第２の積分段階を停止することを判定するために、積分された電圧“ＶＳ”を基準値“Ｖｒｅｆ”と比較するように機能する。放電電流制御ステージ４３０は、高い積分勾配部分３０２と低い積分勾配部分３０３を順番に実行するために、積分ステージ４１０を制御するように機能する。最後に、計数及び格納ステージ４４０は、各積分段階の間に基準クロックＭＣによって送信されたパルスの数を格納し、従って積分された電圧“ＶＥ”を数値化またはデジタル化するように機能する。計数の始まりを決定する時刻“ｔ０”及び“ｔ２”は、全ての列のアナログ−デジタル変換器に関して同じである。従って、カウンタ４４２は、全てのアナログ−デジタル変換器に共通であり得ると共に、時刻“ｔ０”そして“ｔ２”において始動する。
【００９０】
各アナログ−デジタル変換器ステージにおいて、記憶素子４４１、４４３は、実行中、それぞれ、時刻“ｔ１”及び時刻“ｔ３”において、値を取得するように機能すると共に、それは、従って、列のアナログ−デジタル変換器のそれぞれに関して異なり得る。共通のカウンタ４４２は、全体のダイナミックレンジをカバーするために、各積分に関して、“ｔ１ｍａｘ”そして“ｔ３ｍａｘ”において計数する。
【００９１】
本発明の変換器の積分器ステージ４１０は、従って、従来技術の変換器の積分器ステージ２１０に類似している。従って、演算増幅器２１４及び４１４は、それらの非反転入力端子によって、それぞれ電気的な基準２１９及び４１９と接続される。この基準は、ダイナミックレンジ、及び読み出し回路の技術に特有であり、変換システムに影響を与えない。
【００９２】
一方、図２において示された比較器ステージに対して、図４における変換器の差動装置ステージは、演算増幅器４２１に装備された単一の比較器アセンブリ（assembly）しか備えていない。演算増幅器４２１の反転入力端子は、積分された電圧“ＶＳ”を受け取ると共に、その非反転入力端子は、基準電圧“Ｖｒｅｆ”を供給する回路に接続される。この基準電圧を生成するための方法は、従来技術によって実行されており、ここでは詳細に説明されない。
【００９３】
その結果、比較器ステージ４２０は、従来技術の比較器ステージ２２０によって占有される領域より、更に小さい領域を占有する。更に、それは、実質的に低い電力を消費する。従って、これらの回路において発生する温度上昇は、積分器ステージ２２０の回路において発生する温度上昇より、実質的に低い。更に、差動装置ステージ４２０の材料原価及び製造原価は、ステージ２２０の材料原価及び製造原価より低い。
【００９４】
放電電流制御ステージ４３０は、スイッチ４３２及び４３３を介して動作し、それによって、積分器ステージ４１０の出力端子と反転入力端子との間に実装されたコンデンサＣを放電する１つの電源“Ｉ”または他の電源“Ｉ／２Ｂ”を選択する。そうすることで、制御ステージ４３０は、２つの積分段階３０２及び３０３のそれぞれにおける利得を決定すると共に、その利得は、積分器コンデンサＣの静電容量に反比例するということが、ある意味では本質的に知られている。
【００９５】
しかしながら放電制御ステージは、電流装置よりも静電容量と関連付けられた電圧傾斜路によって提供され得る。これらの２つ技術は、当業者には完全に知られていると共に、それぞれ独自の利点及び欠点を有している。それらは、本発明の方式を変更しない。ここでは、説明を明瞭にするために、電流の方式が選択される。
【００９６】
便宜上、直接積分に関与する電気的接続と、制御ステージ４３０によって送信されるスイッチ４３２及び４３３に対する制御リンクとを区別するために、制御ステージ４３０によって送信されるスイッチ４３２及び４３３に対する制御リンクは、一点鎖線によってプロットされた。実際には、明らかに、リンク４３２及び４３３に断線部分は存在しない。
【００９７】
計数ステージ４４０は、２つの記憶素子４４１及び４４３を備える。複数のアナログ−デジタル変換器に共通であり得るカウンタ４４２は、それ自身基準クロックＭＣによってパルスを供給される。カウンタ４４２の出力は、その中にカウンタの現在値を書き込むためにメモリ４４１、４４３と接続される。メモリ４４１、４４３は、保持回路メモリか、または“ラッチ”であり得る。それらは、それぞれ、最上位側ビットに対応する“Ｂ＋１”ビットの数、及び最下位側ビットに対応する“Ｍ”ビットの数を格納するのに適している。
【００９８】
動作中、コンデンサＣは、電圧“ＶＥ”で充電され、そして電流“Ｉ”で放電される。積分器ステージ４１０は、比較器ステージ４２０によって測定された積分電圧“ＶＳ”と基準電圧“Ｖｒｅｆ”との間の差異が符号を反転するまで、それによって、入力電圧“ＶＥ”の第１の積分段階３０２を実行する。この差異は、この第１の積分段階３０２の終わりを示す信号を、放電電流制御ステージ４３０及び計数ステージ４４０に同時に供給する演算増幅器４２１によって測定される。
【００９９】
この第１の積分段階の終りに、比較器ステージ４２０は、それが、最上位側ビットに対応する、２進数の形式で積分された数値を格納するように、計数ステージ４４０に停止信号を送信する。カウンタ４４２は、従って、積分段階の“時間的調節（timing）”機能を有する。この目的のために、基準クロックＭＣによって供給されたパルスの増加を一単位として計数し、そして従って増加された数値を、このタイプの構造のためのバスバー（busbar）を介して、計数ステージ４４０のメモリ４４１に送信する。
【０１００】
カウンタの現在値がメモリ４４１に記録された場合、カウンタ４４２は、最高“２Ｂ＋１”ビットまで計数を継続し、そしてそれは、最下位側ビットに対応する第２の積分段階の継続時間を含めるために、時刻“ｔ２”でゼロにリセットされなければならない。積分された電圧“ＶＳ”が基準値“Ｖｒｅｆ”に到達するか、実際に基準値“Ｖｒｅｆ”を超える時点まで、積分器ステージ４１０によって、第２の積分段階が、更に実行される。
【０１０１】
図３において、この時点は、時刻“ｔ３”で表示される。それは、カウンタ４４２の現在値が最下位側ビットのメモリ４４３に記録される時刻に対応する。
【０１０２】
本発明によれば、再初期化段階の間、コンデンサＣは、電圧“２Ｂ［ＶＥ−ＶＤＡＣ］”によって充電される。この再初期化の後、制御ステージ４３０は、電流源“Ｉ”及び“Ｉ／２Ｂ”を活性化及び／または非活性化させるために、スイッチ４３２及び４３３を切り替える。この切り替えは、積分器ステージ４１０が、第２の積分段階３０３の間、コンデンサＣを低い強度の電流“Ｉ／２Ｂ”で放電することを可能にする。これは、比較的により遅い、従って正確な第２の積分段階を実行するように機能する。それによって、高精度が最下位側ビットにもたらされる。
【０１０３】
更に、積分されるべき残余［ＶＥ−ＶＤＡＣ］の利得“２Ｂ”の増幅は、従って、アナログ−デジタル変換器４５１の正確度を圧迫する制限を減少させるように機能する。実際には、従来技術の変換装置に関して、積分段階の間の最大誤差が利得“２Ｎ”によって除算された全体のダイナミックレンジの値を有するのに対して、第２の積分段階の間の最大誤差は、利得“２Ｎ−Ｂ”によって除算された全体のダイナミックレンジの値であり、ここで、Ｎは、変換装置によって積分可能な最高電圧を符号化するために必需な、全体のダイナミックレンジと実際に対応するビットの数である。
【０１０４】
この利点は、従って、図５において示されたアナログ−デジタル変換器４５１を使用するのに役立つ。そのような変換器は、スイッチドキャパシタンス（switched capacitance）“Ｃｉ”のシステム、及びスイッチを復号するためのシステムを備える。キャパシタンスＣｉの組み合わせが、変換器の利得及び出力電圧“ＶＤＡＣ”の正確度を決定する。この電圧は、“ＶＲ＋”及び“ＶＲ−”の関数である。
【０１０５】
従って、第１の積分段階の最上位側ビット“Ｂ”は、復号化することによって、段階３０４の間に、“Ｂ”の値に従って、“ＶＥ”及び／または“ＶＲ＋”及び／または“ＶＲ−”に接続されることになるキャパシタンス選択スイッチを支配する。
【０１０６】
その場合に、スイッチ４１３は、時刻“ｔ２”において閉じられると共に、図５に示される装置の様々なキャパシタンスＣｉと積分器のコンデンサ４１２との比率は、負帰還回路４５０において象徴された以下の３つの動作を実行するのに役立つ。
・（復号化とスイッチに関連付けられたキャパシタンスによる“ＶＲ＋”／“ＶＲ−”の選択による）アナログ−デジタル変換、従って“ＶＤＡＣ”の生成。
・キャパシタンスの組み合わせによる減算“ＶＥ−ＶＤＡＣ”。
・時刻“ｔ２”における、図５のキャパシタンスＣｉと積分器のコンデンサ４１２との比率による利得“２Ｂ”の増幅。
【０１０７】
従って、単一の演算増幅器４１４が、負帰還回路４５０及び積分器ステージ４１０の機能を実行するために使用される。
【０１０８】
キャパシタンスＣｉの組み合わせは、電子部品の実装領域（この場合にはピクセルの間の繰り返しステップ）が限られているので、比例して、獲得することがより難しい。その結果、利得“２Ｂ”による変換器の正確度の要求の減少は、比例して、この実装の制限を減少させる。変換器の寸法は、利得を定義するビットの数“Ｂ”とキャパシタンスＣｉによって占有される領域との妥協の結果として得られる。適用される利得“Ｇ”の関数である、アナログ−デジタル変換器の消費と増幅器４１４の通過帯域との間に存在する平衡が、更に考慮される。
【０１０９】
第２の積分段階は、その勾配係数が第１の積分段階３０２によって表示された勾配より低い勾配部分３０３を有している。実際には、積分器ステージ４１０のコンデンサＣの放電電流は、値“Ｉ／２Ｂ”を有し、すなわち第１の積分段階３０２の放電電流“Ｉ”が“２Ｂ”によって除算される一方、負帰還回路によって送信されたアナログ信号は、利得“２Ｂ”によって増幅される。
【０１１０】
アナログ−デジタル変換器４５１に関しては、比較器ステージ４２０に必要とされる正確度は、第２の積分段階の勾配部分３０３を増幅する利得“２Ｂ”によって削減され得る。これに対して、従来技術の変換装置において、第２の勾配部分１０３は、はるかに小さいと共に、更に正確なデジタル化を必要とする。
【０１１１】
両方の段階に関して、有利に、積分の開始の１クロック半の期間後にカウンタ４４２を作動させることによって、電圧オフセットの補正が実行される。カウンタ４４２が作動している間、このオフセットは、その場合に、最後の最上位側ビット“Ｂ＋１”と最初の最下位側ビット“Ｍ”との加算の間に補償される。電圧オフセットの１桁によるこの補正は、従って、第１の積分の間に数値オフセットを系統的に加えることにある。実際には、そのオフセットは、カウンタ４４２が作動している間に生成された半周期の時間ずれによって作成される。この方式は、特に“フラッシュ−パイプライン（flash-pipeline）”タイプの変換器において、当業者に知られている。
【０１１２】
第２の積分段階の終りに、比較器ステージ４２０は、最下位側ビット、すなわち積分された電圧の残りの部分に対応する（Ｍビットで符号化された）第２の数値“Ｍ”のメモリ４４３への格納を命令する。手段４６０は、その場合に、２つの積分段階が出力する、数値“Ｍ”とメモリ４４１に格納されていた数値“Ｂ＋１”との（２進数の）加算を実行し、それによって電圧オフセットの補正を行う。この和を符号化する、その結果生じる数値“Ｎ＝Ｂ＋Ｍ”は、積分されるべき最大電圧“ＶＥ”を符号化するのに適しているビットの数“Ｎ”を含んでいる。
【０１１３】
カウンタ４４２は、従って、（より長い積分時間を必要とする、）最上位側ビット“Ｂ”より更に多数である“Ｍ”ビットの最下位側ビットを数値化するために大きさが決められると共に、それは式“Ｍ＞Ｂ＋１”によって要約される。そのようなカウンタ４４２は、従って、第１の積分段階の“Ｂ”ビットの最上位側ビットを数値化し、そしてその再初期化（ゼロリセット）の後に、第２の積分段階の間の“Ｍ”ビットの最下位側ビットを数値化するのに適している。
【０１１４】
従って、単一の演算比較増幅器４２１を有する比較器ステージ４２０の構造は、製造原価、電力消費量、及びアナログ−デジタル変換装置を実装するのに必要な空間を節約することを可能にする。
【０１１５】
更に、単一の演算増幅器４２１の使用は、従来技術の検出器に対する別の利点を獲得する。それは、実質的に、演算増幅器の使用に固有の電圧オフセットまたは差動誤差電圧を解消することによって、比較機能を実行するように機能する。
【０１１６】
実際には、実行する上で、２つの入力端子の間の電圧差異が特定のオフセット電圧に対応する場合に、電圧比較演算増幅器の出力は切り替わるということが知られている。理想的な場合、この電圧にオフセットはゼロである。実際には、科学技術上の理由のために、このオフセット電圧を制御することは難しく、従ってそれはゼロではない。
【０１１７】
従来技術の変換器の場合は、差動誤差は、２つの演算増幅器２２１及び２２３の電圧オフセットの間の差異である。それは、結果として高価なオフセット解消システムを必要とすると共に、その結果、第２の勾配のための比較器は、第１の勾配のための比較器の前に作動しない。それに対して、本発明の変換器の場合、差異を測定する演算増幅器４２１が同じであるので、電圧オフセットは、２つの積分段階において同じである。その結果、第２の積分段階の間の電圧オフセットは、第１の積分段階の間の電圧オフセットを補償すると共に、差動誤差は解消される。本発明の変換器は、従って、従来技術の変換器より更に正確である。
【０１１８】
本発明の方法または装置の他の実施例は、必ず前記発明の範囲を超えずに実現可能である。特に、本発明の変換方式は、際だった難しさなしで、複数の傾斜路及び複数の勾配の変換器に拡張され得る。
【０１１９】
本発明は、入射する電磁放射線及び利用される検出器のタイプにかかわらず、特に一次元の検出器（細片：“strips”）を含むマトリクスの検出器の分野において応用例を発見する。本発明は、更に特に、マトリクスの検出器、すなわち赤外放射線の二次元の検出器の分野において応用例を発見する。
【図面の簡単な説明】
【０１２０】
【図１】従来技術との関係で説明される、従来技術の変換方法を示す電圧／時刻グラフの略図である。
【図２】従来技術との関係で説明される、従来技術の実施例によるアナログ／デジタル変換装置の略図である。
【図３】本発明によってカバーされる方法の実施例を例証するグラフの略図である。
【図４】本発明の実施例によるデジタル化装置の略図である。
【図５】図４において示されたデジタル化装置の負帰還回路の詳細を示す略図である。
【符号の説明】
【０１２１】
１０１    曲線
１０２    高い勾配部分
１０３    低い勾配部分
２１０    積分器ステージ
２１１    入力抵抗器
２１２    積分コンデンサ
２１４    演算増幅器
２１５    反転入力端子
２１６    出力端子
２１９    電気的な基準
２２０    差動装置または比較器ステージ
２２１、２２３    比較器
２２２、２２４    非反転入力
２３０    制御ステージ
２３１    ロジック制御回路
２３２、２３３    スイッチ
２３４、２３５    出力端子
２４０    計数ステージ
２４１、２４２    カウンタ
２５０    クロック
２６０    構成要素
３０１    曲線
３０２    第１の積分段階（高い積分勾配部分）
３０３    第２の積分段階（低い積分勾配部分）
３０４    水平域
４１０    積分器ステージ
４１１    スイッチ
４１２    積分コンデンサ
４１３    スイッチ
４１４    演算増幅器
４１５    入力端子
４１９    電気的な基準
４２０    差動装置または比較器ステージ
４２１    演算増幅器
４３０    放電電流制御ステージ
４３２、４３３    スイッチ
４４０    計数及び格納ステージ
４４１    記憶素子
４４２    カウンタ
４４３    記憶素子
４５０    アナログ−デジタル負帰還回路
４５１    アナログ−デジタル変換器
４５２    減算するための手段
４５３    増幅手段
４６０    加算手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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