(57)【要約】【課題】従来の半導体集積回路装置では、十分なソフトエラー耐性を得ることが困難であった。【解決手段】本発明にかかる半導体集積回路装置は、環状に形成されたゲート電極と、ゲート電極の内側に形成されるドレイン拡散層と、ゲート電極の外側に形成されるソース拡散層とを有する第１、第２の電界効果トランジスタと、同導電型の第１、第２の電界効果トランジスタのソース拡散層のそれぞれに接するように配置され、ソース拡散層とは異なる導電型の半導体で形成される基板電位拡散層又はウェル電位拡散層と、を有し、同導電型の第１、第２の電界効果トランジスタのゲート電極には、それぞれ異なる信号が入力され、同導電型の第１、第２の電界効果トランジスタが配列される第１の方向において第１、第２の電界効果トランジスタの間には素子分離絶縁膜が存在しないことを特徴とするものである。【選択図】図１
2008112857.tif 000002
【特許請求の範囲】
【請求項１】
環状に形成されたゲート電極と、前記ゲート電極の内側に形成されるドレイン拡散層と、前記ゲート電極の外側に形成されるソース拡散層とを有する第１、第２の電界効果トランジスタと、
同導電型の前記第１、第２の電界効果トランジスタのソース拡散層のそれぞれに接するように配置され、当該ソース拡散層とは異なる導電型の半導体で形成される基板電位拡散層又はウェル電位拡散層と、を有し、
同導電型の前記第１、第２の電界効果トランジスタの前記ゲート電極には、それぞれ異なる信号が入力され、
前記基板電位拡散層又はウェル電位拡散層は、前記第１の電界効果トランジスタの前記ソース拡散層と前記第２の電界効果トランジスタの前記ソース拡散層との間に形成され、
同導電型の前記第１、第２の電界効果トランジスタが配列される第１の方向において前記第１、第２の電界効果トランジスタの間には素子分離絶縁膜が存在しないことを特徴とする半導体集積回路装置。
【請求項２】
前記基板電位拡散層又はウェル電位拡散層は、前記ソース拡散層を囲むように配置されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記基板電位拡散層又はウェル電位拡散層は、前記ソース拡散層とシリサイド化された拡散層で接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記ソース拡散層と前記基板電位拡散層又はウェル電位拡散層との境界線上にコンタクトが設けられていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記ソース拡散層または前記基板電位拡散層又はウェル電位拡散層のどちらかにはコンタクトが設けられていないことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記第１、第２の電界効果トランジスタのうち少なくとも１つは、フリップフロップ回路又はラッチ回路の一部を構成するトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記第１、第２の電界効果トランジスタは、ＳＲＡＭ回路の負荷トランジスタ又は駆動トランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
環状に形成されたゲート電極と、該ゲート電極の内側に形成された第１導電型のドレイン拡散層と、該ゲート電極の外側に形成された第１導電型のソース拡散層と、前記ソース拡散層の外側に前記第１導電型のソース拡散層に接するように形成された第１導電型とは異なる第２導電型の基板電位拡散層又はウェル電位拡散層と、を有する第１導電型の電界効果トランジスタと、
環状に形成されたゲート電極と、該ゲート電極の内側に形成された第２導電型のドレイン拡散層と、該ゲート電極の外側に形成された第２導電型のソース拡散層と、前記ソース拡散層の外側に前記第２導電型のソース拡散層に接するように形成された第２導電型とは異なる第１導電型のウェル電位拡散層又は基板電位拡散層と、を有する第２導電型の電界効果トランジスタとを有し、
前記第１導電型の電界効果トランジスタは、前記第１導電型のソース拡散層と前記第２導電型の基板電位拡散層又はウェル電位拡散層とが同電位となるようにシリサイド化された拡散層で接続され、
前記第２導電型の電界効果トランジスタは、前記第２導電型のソース拡散層と前記第１導電型のウェル電位拡散層又は基板電位拡散層とが同電位となるようにシリサイド化された拡散層で接続され、
前記第１導電型の電界効果トランジスタ及び前記第２導電型の電界効果トランジスタは、各々の前記ゲート電極に同じ信号が入力されるか、各々の前記ドレイン拡散層が同電位であるかのうち少なくともどちらかを満たすことを特徴とする半導体集積回路装置。
【請求項９】
前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタとは、素子分離絶縁膜を介して隣接し、前記第２導電型の基板電位拡散層又はウェル電位拡散層と前記第１導電型のウェル電位拡散層又は基板電位拡散層は、それぞれ前記素子分離絶縁膜に接していることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタとは、インバータ回路として動作することを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１１】
前記インバータ回路は、複数が直列に接続される発振器の一部として動作することを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
複数の前記第１導電型の電界効果トランジスタと、複数の前記第２導電型の電界効果トランジスタとは、前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタとの間の境界面に対して平行な第１の方向に対して素子分離絶縁膜を介さずに隣接してそれぞれ形成されることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１３】
複数の前記第１導電型の電界効果トランジスタは、前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタとの間の境界面に対して平行な第１の方向に対して第２導電型の基板電位拡散層又はウェル電位拡散層を介さずに隣接し、
複数の前記第２導電型の電界効果トランジスタは、前記第１の方向に対して第１導電型のウェル電位拡散層又は基板電位拡散層を介さずに隣接して形成されることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１４】
環状に形成される第１のゲート電極と、前記第１のゲート電極の内側に形成される第１のドレイン拡散層と、前記第１のゲート電極の外側に形成される第１のソース拡散層とを有する第１の電界効果トランジスタと、
前記第１のゲート電極の外側に環状に形成される第２のゲート電極の内側の前記第１のソース拡散層を第２のドレイン拡散層とし、前記第２のゲート電極の外側に第２のソース拡散層が形成される第２の電界効果トランジスタと、
前記第２のソース拡散層を周囲に前記第２のソース拡散層に接するように形成された前記第２のソース拡散層とは異なる導電型の基板電位拡散層又はウェル電位拡散層とを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にゲート電極が環状に形成され、このゲート電極の外側にソース拡散層を有し、さらにソース拡散層の外側に基板電位拡散層又はウェル電位拡散層が形成される電界効果トランジスタを有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置では製造プロセスの微細化と動作電源電圧の低電圧化が進んでいる。このような半導体集積回路装置では、メモリセル、フリップフロップ回路（以下、Ｆ／Ｆ回路と称す）、ラッチ回路などの情報保持回路や信号の伝搬経路になる論理回路を構成する電界効果トランジスタ（以下、場合に応じて単にトランジスタと称す）に放射線等がヒットした際にシングル・イベント・アップセット（ＳＥＵ：Single Event Upset）と呼ばれるソフトエラーが発生する。このソフトエラーが発生した場合、トランジスタが保持していた論理情報が反転し、その後の信号処理で不具合が生じる問題がある。
【０００３】
このソフトエラーに関する対策技術が特許文献１（従来例）に開示されている。この従来例では、回路にトランジスタを追加し、回路構成を工夫することでソフトエラーの発生を抑制することが開示されている。また、従来例では、回路の情報記憶ノードに容量を付加することでソフトエラーの発生を抑制することが開示されている。
【０００４】
ソフトエラーの発生率（ソフトエラー率ＳＥＲ：Soft Error Rate）を低減するためには、ソフトエラーの発生原因について知る必要がある。そこで、ソフトエラーの発生原因について以下で説明する。ソフトエラーは、放射線や荷電粒子の突入によって、基板領域（以下、トランジスタのウェル領域を含むものとする）中で発生したキャリアが情報記憶ノードの拡散層へ流入して発生する。例えば、Ｎ型半導体で形成される情報記憶ノード拡散層がハイレベル（以下、Ｈレベルと記す）を保持している場合に、このノードに電荷が流入すると情報記憶ノード拡散層はＨレベルからロウレベル（以下、Ｌレベルと記す）になる。一方、Ｐ型半導体で形成される情報記憶ノード拡散層がＬレベルを保持している場合に、このノードに電荷が流入すると情報記憶ノード拡散層はＬレベルからＨレベルになる。基板領域中で発生したキャリアがどのように情報記憶ノード拡散層に収集されるかが非特許文献１に開示されている。
【０００５】
また、ソフトエラー率ＳＥＲに影響する他の事象として、寄生バイポーラトランジスタが動作することによる情報反転現象がある。トランジスタのソース拡散層近傍で電子・正孔が大量に発生すると、ソースをエミッタ、基板をベース、ドレインをコレクタとする寄生バイポーラトランジスタが形成される。この寄生バイポーラトランジスタが動作するとドレインの電位が低下（又は上昇）してこのノードに記憶されている情報が反転する。このことが非特許文献２に開示されている。
【０００６】
この寄生バイポーラトランジスタによる情報反転を抑制する技術が非特許文献３（従来例）に開示されている。この従来例では、ＢＢＤ（Bulk Bias Diffusion、以下サブコンタクトと称す）を、隣接するトランジスタのソース拡散層の間やドレイン拡散層の間に設けている。これによって、従来例では、基板領域の電位を安定させ、寄生バイポーラトランジスタが動作することを抑制している。
【０００７】
しかしながら、近年の微細化されたトランジスタは、素子の大きさが小さく、隣接する素子間の距離も近い。そのため、反転する電位を有する領域の距離が近づき、寄生バイポーラトランジスタのベース領域として動作する部分の距離が実質的に短くなる。これによって、寄生バイポーラトランジスタが動作しやすい状態となるため、サブコンタクトだけでは、寄生バイポーラトランジスタの動作を十分に抑制できない問題がある。このことについて以下に説明する。
【０００８】
図１８に、従来のトランジスタを上面視した場合のレイアウトの一例を示す。図１８に示すように、従来のトランジスタは、隣接するトランジスタのソース拡散層（Ｓ１及びＳ２）の間にサブコンタクト（図中のＢＢＤ）を有している。また、図１８のＸ６−Ｘ６'断面に沿ったトランジスタの断面図を図１９に示す。図１９に示すように、隣接するトランジスタのソース拡散層（Ｓ１及びＳ２）の間にはサブコンタクトが形成されている。しかしながら、近年のトランジスタは、微細化によってソース拡散層−ドレイン拡散層間の距離が非常に短くなっている。そのため、寄生バイポーラトランジスタのベース領域の距離（図１９におけるドレイン拡散層Ｄ１とドレイン拡散層Ｄ２の距離）が短くなっており、寄生バイポーラトランジスタが動作しやすい状態となる。
【０００９】
例えば、トランジスタＴｒ１のドレイン拡散層Ｄ１がＬレベルであって、トランジスタＴｒ２のドレイン拡散層Ｄ２がＨレベルであった場合、ドレイン拡散層Ｄ１とドレイン拡散層Ｄ２との距離が短いために、ドレイン拡散層Ｄ１をエミッタとして、ドレイン拡散層Ｄ２をコレクタとし、基板領域をベースとした寄生バイポーラトランジスタが動作する。この寄生バイポーラトランジスタが動作するとドレイン拡散層Ｄ２のＨレベルがＬレベルに反転する。
【００１０】
また、他の一例として、図２０に図１８とは異なるレイアウトを有する半導体装置を上面視した場合のレイアウトを示す。図２０に示す半導体装置は、トランジスタＴｒ１とトランジスタＴｒ２とが隣接して配置されている。そして、２つのトランジスタのドレイン拡散層は、サブコンタクトが間に形成された状態で隣接している。また、トランジスタＴｒ２のソース拡散層Ｓ２側の離れた領域には、ドレイン拡散層Ｄ３がソース拡散層Ｓ２側になるようにトランジスタＴｒ３が形成される。
【００１１】
また、図２０のＸ７−Ｘ７'断面に沿ったトランジスタの断面図を図２１に示す。図２１に示すように、隣接するトランジスタのドレイン拡散層（Ｄ１及びＤ２）の間にはサブコンタクトが形成されている。しかしながら、サブコンタクトを介さずに隣り合うように配置されるトランジスタＴｒ２、Ｔｒ３の間に寄生バイポーラトランジスタが形成される。図２１に示す例では、トランジスタＴｒ３のドレイン拡散層Ｄ３がＨレベルである場合に、トランジスタＴｒ２のソース拡散層Ｓ２をエミッタ、基板領域をベース、トランジスタＴｒ３のドレイン拡散層Ｄ３をコレクタとして寄生バイポーラトランジスタが形成される。この寄生バイポーラトランジスタが動作すると、トランジスタＴｒ３のドレイン拡散層Ｄ３はＨレベルからＬレベルに情報が反転する。
【００１２】
一方、トランジスタＴｒ３のドレイン拡散層Ｄ３がＬレベルであって、トランジスタＴｒ２のドレイン拡散層Ｄ２がＨレベルであった場合、トランジスタＴｒ３のドレイン拡散層Ｄ３をエミッタ、基板領域をベース、トランジスタＴｒ２のドレイン拡散層Ｄ２をコレクタとした寄生バイポーラトランジスタが形成される。この寄生バイポーラトランジスタが動作すると、トランジスタＴｒ２のドレイン拡散層は、ＨレベルからＬレベルに情報反転する。
【００１３】
寄生バイポーラトランジスタの動作によって生じる不具合にラッチアップがある。このラッチアップも寄生バイポーラトランジスタが動作し、通常動作とは異なる経路で電流が流れる不具合である。このラッチアップに対応する技術が特許文献２、３に開示されている。
【００１４】
特許文献２では、ＳＲＡＭ（Static Random Access Memory）を構成するトランジスタのウェル電位を安定化させるためにバッティッドコンタクトを用いている。これによって、ウェル電位をより安定させて寄生バイポーラトランジスタの動作を抑制する。また、特許文献３では、ガードバンド拡散層でトランジスタを囲むことで寄生バイポーラトランジスタが動作することを抑制している。このとき、このガードバンド拡散層をバッティッドコンタクト構造としても良い。また、特許文献３では、受けた放射線の量によって起こるトータルドーズ効果を防止する。このトータルドーズ効果は、受けた放射線の量によってトランジスタの素子特性劣化（リーク特性の劣化）が発生する現象である。
【００１５】
また、このトータルドーズ効果によるリーク特性の劣化を防止する技術が非特許文献４に開示されている。この技術では、環状に形成されたゲート電極を用いる。このような、環状ゲートを用いたトランジスタは、非特許文献５、特許文献４、５に他の例が示されている。非特許文献５では、ゲート電極を環状とすることで、ＳＲＡＭのセルサイズを小さくしながら、トランジスタの有効面積を増やすものである。また、この例では、記憶ノード領域の面積が削減されるため、ソフトエラー率が低減されることが開示されている。
【００１６】
特許文献４に記載の例では、ゲート電極を矩形状あるいは環状に形成し、拡散層をこのゲート電極に応じて形成することで、α粒子が半導体基板内を走行した場合に、α粒子がトランジスタの拡散層部を走行する距離を短くする。特許文献４では、このようなレイアウトとすることで情報記憶ノードへの電荷収集量を小さくしてソフトエラー率ＳＥＲを向上させる。
【００１７】
特許文献５に記載の例は、静電破壊対策用素子（以下、ＥＳＤ保護素子と称す）として利用される環状に形成されたゲート電極を有するトランジスタである。このトランジスタは、環状に形成されたゲート電極の外側にソース拡散層が形成され、さらにその外側に基板電位拡散層が形成される。また、このトランジスタは、１つのトランジスタを４つのトランジスタ領域に分離して形成している。ＥＳＤ保護素子は、一般的にこのように分割されたトランジスタの各端子を同じ配線に接続する。また、半導体装置の通常動作では、トランジスタが動作しないように各端子が接続される。
【特許文献１】特開２００３−２７３７０９号公報
【特許文献２】特開２００５−１５９１３１号公報
【特許文献３】特開昭６２−２６２４６２号公報
【特許文献４】特開平９−３３０９８６号公報
【特許文献５】米国特許６，０９７，０６６
【非特許文献１】Eiji Takeda, et al., "A Cross Section of α-Particle-Induced Soft-Error Phenomena in VLSI's", IEEE TRANSACTION ON ELECTRON DEVICES, Vol.36, No.11, pp2567-2575, 1989
【非特許文献２】Kenichi Osada, et al., "SRAM Immunity to Cosmic-Ray-Induced Multierrors Based on Analysis of an Induced Parasitic Bipolar Effect", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.39, No.5, pp827-833, 2004
【非特許文献３】T.Calin, et al., "Topology-Related Upset Mechanisms in Design Hardened Storage Cells", RADECS98, Fourth European Conference on Radiation and Its Effect on Components and System, pp484-488, 1998
【非特許文献４】Donald C. Mayer, et al., "Reliability Enhancement in High-Performance MOSFETs by Annular Transistor Design", IEEE TRANSACTION ON NUCLEAR SCIENCE, Vol.51, No.6, pp3615-3620, 2004
【非特許文献５】K.Yuzuriha, et al., "A Large Cell-Ratio and Low Node Leak 16M-bit SRAM Cell Using Ring-Gate Transistors", 1991 International Electron Devices Meeting, pp485-488, 1991
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従来技術では、情報記憶ノードや論理回路のドレイン拡散層への電荷収集の抑制と、寄生バイポーラトランジスタによる情報反転の防止とを十分に行うことができず、ソフトエラー率ＳＥＲを十分に低減することができない問題があった。
【課題を解決するための手段】
【００１９】
本発明にかかる半導体集積回路装置は、環状に形成されたゲート電極と、前記ゲート電極の内側に形成されるドレイン拡散層と、前記ゲート電極の外側に形成されるソース拡散層とを有する第１、第２の電界効果トランジスタと、同導電型の前記第１、第２の電界効果トランジスタのソース拡散層のそれぞれに接するように配置され、当該ソース拡散層とは異なる導電型の半導体で形成される基板電位拡散層又はウェル電位拡散層と、を有し、同導電型の前記第１、第２の電界効果トランジスタの前記ゲート電極には、それぞれ異なる信号が入力され、前記基板電位拡散層又はウェル電位拡散層は、前記第１の電界効果トランジスタの前記ソース拡散層と前記第２の電界効果トランジスタの前記ソース拡散層との間に形成され、同導電型の前記第１、第２の電界効果トランジスタが配列される第１の方向において前記第１、第２の電界効果トランジスタの間には素子分離絶縁膜が存在しないことを特徴とするものである。
【００２０】
本発明にかかる半導体集積回路装置によれば、ソース拡散層の周囲に基板電位拡散層又はウェル電位拡散層がそれぞれ配置されている。そのため、ソース拡散層と基板電位拡散層又はウェル電位拡散層とが順方向バイアスされることを防止することが可能である。このことより、ソース拡散層をエミッタとし、基板電位拡散層又はウェル電位拡散層をベース領域とした寄生バイポーラトランジスタは動作しない。また、環状に形成されたゲート電極の内側のドレイン拡散層の周囲にはソース拡散層及び基板電位拡散層又はウェル電位拡散層が存在する。これによって、放射線によって発生した電荷は、ドレイン拡散層と、ソース拡散層と、基板電位拡散層又はウェル電位拡散層とに分散して収集される。つまり、ドレイン拡散層に集中して電荷が収集されることはない。
【発明の効果】
【００２１】
本発明にかかる半導体集積回路装置によれば、寄生バイポーラトランジスタが動作することによる情報反転と、情報記憶ノードへの電荷収集によって発生する情報反転との両方を防止することが可能である。
【発明を実施するための最良の形態】
【００２２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる半導体集積回路装置は、複数の電界効果トランジスタを有するものであり、この電界効果トランジスタの形状によってソフトエラー率ＳＥＲを低減する。以下の説明では、電界効果トランジスタとしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例に説明する。なお、このＭＩＳＦＥＴは、第１導電型（例えば、Ｎ型）の半導体でゲート・ソース拡散層が形成されるＮＭＩＳＦＥＴ（以下、ＮＭＩＳトランジスタと称す）と、第２導電型（例えば、Ｐ型）の半導体によってドレイン・ソース拡散層が形成されるＰＭＩＳＦＥＴ（以下、ＰＭＩＳトランジスタと称す）とがある。実施の形態１では、本発明の一態様として、半導体集積回路装置に形成される複数の電界効果トランジスタのうち２つのＮＭＩＳトランジスタに関して説明する。なお、ＰＭＩＳトランジスタの場合は、拡散層を構成する半導体の導電型を適宜変更すれば良い。
【００２３】
図１に示すレイアウト図は、２つのＮＭＩＳトランジスタを上面視した図である。図１に示すように、本実施の形態の半導体集積回路装置は、ＮＭＩＳトランジスタＴｒ１とＮＭＩＳトランジスタＴｒ２とが隣接して形成されている。そして、ＮＭＩＳトランジスタＴｒ１のソース拡散層Ｓ１とＮＭＩＳトランジスタＴｒ２のソース拡散層Ｓ２とのそれぞれを囲むように基板電位拡散層ＰＷが形成される。なお、図１では、ＮＭＩＳトランジスタＴｒ１とＮＭＩＳトランジスタＴｒ２とを説明するために便宜的に基板電位拡散層ＰＷ上に破線でトランジスタの境界線が示されているが、基板電位拡散層ＰＷは、一体に形成されるものである。また、以下の説明では、ソース拡散層に接し、ソース拡散層の外周を囲むように形成され、ソース拡散層とは異なる導電型の拡散層をバッティッドコンタクト拡散層と便宜上記す。このバッティッドコンタクト拡散層は、基板電位拡散層又はウェル電位拡散層である。
【００２４】
ここで、本実施の形態にかかるＮＭＩＳトランジスタについてさらに詳細に説明する。図１に示すように、ＮＭＩＳトランジスタＴｒ１は、ゲート電極Ｇ１、ドレイン拡散層Ｄ１、ソース拡散層Ｓ１を有している。ゲート電極Ｇ１は、環状（図１の例では矩形の環として示される）に形成されている。そして、ドレイン拡散層Ｄ１は、ゲート電極Ｇ１の内側を満たすように形成される。ソース拡散層Ｓ１は、ゲート電極Ｇ１の外周を囲むように形成される。また、基板電位拡散層ＰＷは、ソース拡散層Ｓ１に接し、ソース拡散層Ｓ１の外周を囲むように形成される。なお、図１では、ゲート電極が基板電位拡散領域ＰＷの外に出ており、基板電位拡散領域を分断しているが、ゲート電極は極細であるので、後述する寄生バイポーラトランジスタ動作の抑制や放射線入射時の電荷収集の影響は無視できる。もし必要ならば、ゲート電極を基板電位拡散層の外へは出さずに、ゲート電極の電位をとるようにしても良い（不図示）。
【００２５】
ドレイン拡散層Ｄ１及びソース拡散層Ｓ１は、本実施の形態では、Ｎ型の半導体で形成される。一方、基板電位拡散層ＰＷは、Ｐ型の半導体で形成される。また、ゲート電極Ｇ１は、ポリシリコンなどで形成される。ここで、本実施の形態にかかる電界効果トランジスタは、ＮＭＩＳトランジスタであるため、ソース拡散層Ｓ１及び基板電位拡散層ＰＷは、コンタクト（例えば、プラグコンタクトＰ）を介して接地電位ＶＳＳに接続されるものとする。また、ドレイン拡散層Ｄ１は、プラグコンタクトＰを介して他の素子に接続される。そして、ゲート電極Ｇ１は、図示しないがプラグコンタクトＰを介して他の素子からの信号が入力されているものとする。
【００２６】
一方、ＮＭＩＳトランジスタＴｒ２は、ＮＭＩＳトランジスタＴｒ１と実質的に同じ形状のゲート電極Ｇ２、ドレイン拡散層Ｄ２、ソース拡散層Ｓ２を有している。また、ＮＭＩＳトランジスタＴｒ２のソース拡散層Ｓ１の外周を囲むように基板電位拡散層ＰＷが形成される。この基板電位拡散層ＰＷは、ＮＭＩＳトランジスタＴｒ１側の基板電位拡散層ＰＷと一体に形成されるものである。なお、ＮＭＩＳトランジスタＴｒ２のゲート電極Ｇ２とＮＭＩＳトランジスタＴｒ１のゲート電極Ｇ１とは、異なる素子からの信号が入力されているものとする。つまり、ＮＭＩＳトランジスタＴｒ１とＮＭＩＳトランジスタＴｒ２とは、互いに独立して動作するトランジスタである。
【００２７】
図１に示すＮＭＩＳトランジスタの断面構造について説明する。図１においてＸ１−Ｘ１'で示される部分の断面図を図２に示す。なお、図２に示す断面図では、ゲートサイドウォールやゲート絶縁膜等の付加的な部分は図示を省略する（以下の説明で示す断面図においても同様に省略する）。図２に示すように、ＮＭＩＳトランジスタＴｒ１、Ｔｒ２は、基板領域Ｐ−ｓｕｂの表面にＮ型半導体で形成されるソース拡散層Ｓ１、Ｓ２、ドレイン拡散層Ｄ１、Ｄ２、基板電位拡散層ＰＷ、素子分離絶縁膜ＳＴＩが選択的に形成される。また、基板領域Ｐ−ｓｕｂの上層には、ゲート電極Ｇ１、Ｇ２、プラグコンタクトＰが形成される。
【００２８】
ドレイン拡散層Ｄ１は、ＮＭＩＳトランジスタＴｒ１が形成される領域のうち略中央付近に形成され、ドレイン拡散層Ｄ２は、ＮＭＩＳトランジスタＴｒ２が形成される領域のうち略中央付近に形成される。また、ソース拡散層Ｓ１は、ゲート電極Ｇ１の下部に位置する基板領域Ｐ−ｓｕｂを介してドレイン拡散層Ｄ１と隣接するように形成される。一方、ソース拡散層Ｓ２は、ゲート電極Ｇ２の下部に位置する基板領域Ｐ−ｓｕｂを介してドレイン拡散層Ｄ２と隣接するように形成される。また、基板電位拡散層ＰＷは、ＮＭＩＳトランジスタＴｒ１が形成される領域の外側であって、ソース拡散層Ｓ１接する領域と、ＮＭＩＳトランジスタＴｒ２が形成される領域の外側であって、ソース拡散層Ｓ２接する領域と、に形成される。なお、ソース拡散層Ｓ１とソース拡散層Ｓ２とに挟まれる領域に形成される基板電位拡散層ＰＷは、一体に形成されている。
【００２９】
素子分離絶縁膜ＳＴＩは、例えばシリコン酸化膜などの絶縁物質で形成されるものである。そして、本実施の形態では、ＮＭＩＳトランジスタＴｒ１、Ｔｒ２及びＮＭＩＳトランジスタＴｒ１、Ｔｒ２の外周を囲む基板電位拡散層ＰＷが形成される領域の両端部にそれぞれ形成される。つまり、本実施の形態にかかるＮＭＩＳトランジスタは、基板電位拡散層ＰＷを介して同じ導電型のトランジスタが隣接する第１の方向においては、電界効果トランジスタの間に素子分離絶縁膜ＳＴＩが存在しない。
【００３０】
そして、基板電位拡散層ＰＷとソース拡散層Ｓ１、Ｓ２との上層にはプラグコンタクトＰが形成されている。基板電位拡散層ＰＷとソース拡散層Ｓ１、Ｓ２とは、プラグコンタクトＰを介して図示しない金属配線に接続され、接地電位ＶＳＳが与えられる。また、ドレイン拡散層Ｄ１、Ｄ２の上層にもプラグコンタクトＰが形成され、図示しない金属配線に接続されている。ドレイン拡散層Ｄ１、Ｄ２は、このプラグコンタクトＰと金属配線とを介して他の素子に接続される。
【００３１】
ここで、ＮＭＩＳトランジスタＴｒ１、Ｔｒ２の等価回路図を図３に示す。図３に示すように、ＮＭＩＳトランジスタＴｒ１、Ｔｒ２は、基板電位拡散層ＰＷにてソース拡散層Ｓ１、Ｓ２とバックゲート領域が互いに接続され、同電位（例えば、接地電位ＶＳＳ）となる。また、ドレイン拡散層Ｄ１、Ｄ２は、基板電位拡散層ＰＷと電気的に接続はされていないものの、基板電位拡散層ＰＷに囲まれる。
【００３２】
上記説明より、本実施の形態にかかるＮＭＩＳトランジスタは、環状に形成されたゲート電極の周囲にソース拡散層が形成される。また、ソース拡散層は、基板電位拡散層ＰＷと接し、この基板電位拡散層ＰＷが周囲を囲むように形成される。そして、ソース拡散層と基板電位拡散層ＰＷとはともに同電位（例えば、接地電位ＶＳＳ）とされる。これによって、ソース拡散層をエミッタとし、基板領域Ｐ−ｓｕｂをベースとする寄生バイポーラトランジスタのベース−エミッタ間は順方向にバイアスされるのを防ぐ。従って、この寄生バイポーラトランジスタが動作するのを抑制する。つまり、この寄生バイポーラトランジスタが動作することに起因して発生する情報記憶ノード（例えば、ドレイン拡散層）の情報反転を防止することが可能である。
【００３３】
また、本実施の形態にかかる電界効果トランジスタは、隣接する電界効果トランジスタの間に形成される寄生バイポーラトランジスタの動作を防止する。例えば、第１のトランジスタ（例えば、ＮＭＩＳトランジスタＴｒ１）のソース拡散層Ｓ１又はドレイン拡散層Ｄ１をエミッタとし、基板領域Ｐ−ｓｕｂをベース、第２のトランジスタ（例えば、ＮＭＩＳトランジスタＴｒ２）のドレイン拡散層Ｄ２をコレクタとする寄生バイポーラトランジスタの動作が考えられる。しかし、本実施の形態にかかるＮＭＩＳトランジスタＴｒ２のドレイン拡散層Ｄ２の周囲に基板電位拡散層ＰＷが形成される。従って、この基板電位拡散層ＰＷがドレイン拡散層Ｄ２の周囲の基板領域Ｐ−ｓｕｂの電位を安定させるため、ＮＭＩＳトランジスタＴｒ１、Ｔｒ２の間に形成される寄生バイポーラトランジスタは動作が抑制される。
【００３４】
一方、本実施の形態にかかる電界効果トランジスタは、情報記憶ノードへの電荷収集量を低減することが可能である。本実施の形態にかかる電界効果トランジスタは、環状に形成されたゲート電極の内側にドレイン拡散層を有し、環状に形成されたゲート電極の周囲にソース拡散層が形成される。これによって、放射線が入射することによって基板領域Ｐ−ｓｕｂに発生した電荷は、ドレイン拡散層とその周囲に形成されるソース拡散層とに分散して収集される。つまり、本実施の形態にかかる電界効果トランジスタは、情報記憶ノードとなるドレイン拡散層への電荷収集量を少なくし、電荷収集による情報反転を防止することが可能である。このような電界効果トランジスタをＳＲＡＭの情報記憶ノードを構成する負荷トランジスタ又は駆動トランジスタとして利用した場合、その効果は顕著なものとなる。
【００３５】
つまり、本実施の形態にかかる電界効果トランジスタは、寄生バイポーラトランジスタの動作の抑制と、情報記憶ノードへの電荷収集量の低減とにより、情報記憶ノードの情報反転を防止するものである。これによって、本実施の形態にかかる電界効果トランジスタは、ソフトエラー率ＳＥＲを低減することが可能である。また、本実施の形態にかかるＮＭＩＳトランジスタのレイアウトは、素子の面積を縮小するために工夫することが可能である。以下では、上記説明のＮＭＩＳトランジスタの変形例について説明する。
【００３６】
まず、第１の変形例にかかるＮＭＩＳトランジスタのレイアウトを示す図を図４に示す。図４に示すように、第１の変形例にかかるＮＭＩＳトランジスタは、ソース拡散層Ｓ１、Ｓ２及び基板電位拡散層ＰＷの幅が上記実施の形態にかかるＮＭＩＳトランジスタよりも小さい。そして、ソース拡散層Ｓ１、Ｓ２と基板電位拡散層ＰＷとの境界線上にプラグコンタクトＰが形成される。
【００３７】
ここで、図４に示すＸ２−Ｘ２'断面に沿ったＮＭＩＳトランジスタの断面図を図５に示す。図５に示すように、第１の変形例にかかるＮＭＩＳトランジスタは、基板電位拡散層ＰＷ、ソース拡散層Ｓ１、Ｓ２、ゲート電極Ｇ１、Ｇ２、ドレイン拡散層Ｄ１、Ｄ２の表面がシリサイド化（シリコンとチタンなどの金属との合金化）されている。第１の変形例のＮＭＩＳトランジスタは、このシリサイド化された拡散層（以下、シリサイド層ＳＬと称する）によって、ソース拡散層Ｓ１、Ｓ２と基板電位拡散層ＰＷとが電気的に接続された状態となる。そして、このシリサイド層ＳＬの上層からプラグコンタクトＰを接続する。これによって、１つのプラグコンタクトＰで、シリサイド層ＳＬで接続されたソース拡散層と基板電位拡散層を同電位とすることが可能である。
【００３８】
つまり、第１の変形例にかかるＮＭＩＳトランジスタは、隣接するＮＭＩＳトランジスタの間に配置されるプラグコンタクトＰの数を削減することが可能である。また、基板電位拡散層ＰＷ及びソース拡散層の冗長な領域を削減して全体的なレイアウト面積を削減することが可能である。
【００３９】
次に、第２の変形例にかかるＮＭＩＳトランジスタについて説明する。第２の変形例にかかるＮＭＩＳトランジスタのレイアウトを示す図を図６に示す。図６に示すように、第２の変形例では、ＮＭＩＳトランジスタＴｒ１とＮＭＩＳトランジスタＴｒ２との間の基板電位拡散層ＰＷの上層にプラグコンタクトＰを有する。そして、このプラグコンタクトＰは、ソース拡散層Ｓ１、Ｓ２と基板電位拡散領層ＰＷの境界線上やソース拡散層Ｓ１、Ｓ２の間の基板電位拡散層ＰＷの中央線上に設けられている。
【００４０】
また、図６に示すＸ３−Ｘ３'に沿ったＮＭＩＳトランジスタの断面図を図７に示す。図７に示すように、第２の変形例にかかるＮＭＩＳトランジスタも、素子表面がシリサイド化されている。つまり、ソース拡散層Ｓ１、Ｓ２及び基板電位拡散層ＰＷは、シリサイド層ＳＬで電気的に接続される。つまり、このシリサイド層ＳＬの上層にプラグコンタクトＰを１つ配置することで、シリサイド層ＳＬで接続されるソース拡散層Ｓ１、Ｓ２及び基板電位拡散層ＰＷに共通で電位を供給することが可能である。図７に示す例では、基板電位拡散層ＰＷの上部に１つのプラグコンタクトＰが配置される。
【００４１】
第２の変形例にかかるＮＭＩＳトランジスタは、ＮＭＩＳトランジスタＴｒ１とＮＭＩＳトランジスタＴｒ２との間に配置するプラグコンタクトＰが一列で良いため、この領域の面積を第１の変形例にかかるＮＭＩＳトランジスタより削減することが可能である。
【００４２】
ここで、第２の変形例にかかるＮＭＩＳトランジスタと、従来の一般的なＮＭＩＳトランジスタとの面積の違いについて説明する。ここで、説明に用いる一般的なＮＭＩＳトランジスタは、第２の変形例にかかるＮＭＩＳトランジスタと、ソフトエラーに関する性能以外をほぼ同等としたものとする。一般的なＮＭＩＳトランジスタのレイアウトを示す図を図８に示す。また、第２の変形例にかかるＮＭＩＳトランジスタの面積を説明するレイアウト図を図９に示す。
【００４３】
図８に示すように、従来の一般的なＮＭＩＳトランジスタの第１の方向における幅は、基板電位拡散層ＰＷの幅をａ、ソース拡散層及びドレイン拡散層の幅をｄ、ゲート電極のゲート長をＬ、ソース拡散層又はドレイン拡散層と基板電位拡散層ＰＷとのマージンの幅をｂとすると、４ｄ＋２Ｌ＋３ａ＋４ｂ程度である。ここで、ソース拡散層と隣り合う基板電位拡散層ＰＷをバッティッドコンタクト構成とすることで、従来の一般的なＮＭＩＳトランジスタの第１の方向における幅は、４ｄ＋２Ｌ＋３ａ＋２ｂ程度となる。また、ソース拡散層又はドレイン拡散層と基板電位拡散層ＰＷとのマージンの幅ｂは、近年の製造プロセスでは、ソース拡散層及びドレイン拡散層の幅ｄと同程度である。このようなことから、従来の一般的なＮＭＩＳトランジスタの第１の方向における幅は、６ｄ＋２Ｌ＋３ａ〜８ｄ＋２Ｌ＋３ａ程度である。
【００４４】
一方、図９に示すように、第２の変形例にかかるＮＭＩＳトランジスタの第１の方向における幅は、基板電位拡散層ＰＷの幅をａ'、ソース拡散層の幅をｄ'、ドレイン拡散層の幅をＤ、ゲート電極のゲート長をＬとすると、２Ｄ＋４Ｌ＋３ａ'＋４ｄ'程度である。ここで、基板電位拡散層ＰＷの幅ａ'は、一般的なＮＭＩＳトランジスタの基板電位拡散層ＰＷの幅ａ以下とすることが可能である。また、ソース拡散層の幅ｄ'は、一般的なＮＭＩＳトランジスタのソース拡散層及びドレイン拡散層の幅ｄ以下とすることが可能である。これらの幅は、第１、第２の変形例においては、ソース拡散層及び基板電位拡散層との合計の幅が、プラグコンタクトＰを配置できる程度の幅であれば良い。そして、第２の変形例２のドレイン拡散層の幅Ｄは、プラグコンタクトＰを配置することを考慮すると、一般的なＮＭＩＳトランジスタのソース拡散層及びドレイン拡散層の幅ｄの３倍程度である。このようなことから、第２の変形例にかかるＮＭＩＳトランジスタの第１の方向における幅は、実質的に７ｄ＋４Ｌ＋３ａ程度となる。
【００４５】
つまり、第２の変形例にかかるＮＭＩＳトランジスタの第１の方向における幅は、一般的なＮＭＩＳトランジスタの第１の方向における幅と大きな差はない。つまり、ソフトエラーに対する耐性を考慮すると、本実施の形態にかかるＮＭＩＳトランジスタは、面積を犠牲にすることなく、従来のＮＭＩＳトランジスタに対して顕著なソフトエラー耐性の改善が可能である。
【００４６】
実施の形態２
実施の形態２にかかる半導体集積回路装置は、実施の形態１にかかる電界効果トランジスタを複数用いた回路を有するものである。その回路の一例として、複数のインバータ回路が直列に接続されたインバータ回路群について説明する。このように接続されたインバータ回路群は、例えば発振器（例えば、リングオシレータ）やクロックツリーを構成するクロック遅延回路等で用いられる。
【００４７】
図１０に実施の形態２にかかるインバータ回路群のレイアウト図示す。図１０に示すように、インバータ回路群は、第１の方向（例えば、図面の左から右に向かう方向）に同一の導電型の電界効果トランジスタが配置され、第２の方向（例えば、図面の下から上に向かう方向）に異なる導電型の電界効果トランジスタが配置される。図１０に示す例では、第２の方向に向かって下側に第１導電型の電界効果トランジスタ（例えば、ＮＭＩＳトランジスタ）が複数配置され、上側に第２導電型の電界効果トランジスタ（例えば、ＰＭＩＳトランジスタ）が複数配置される。また、ＰＭＩＳトランジスタは、図面左側からＭＰ１、ＭＰ２、ＭＰ３の順で並べられ、ＮＭＩＳトランジスタは、図面左側からＭＮ１、ＭＮ２、ＭＮ３の順で並べられている。
【００４８】
そして、ＰＭＩＳトランジスタＭＰ１のゲート電極ＰＧ１とＮＭＩＳトランジスタＭＮ１のゲート電極ＮＧ１とが互いに接続され、この２つのトランジスタによって第１のインバータ回路ＩＮＶ１が構成される。ＰＭＩＳトランジスタＭＰ２のゲート電極ＰＧ２とＮＭＩＳトランジスタＭＮ２のゲート電極ＮＧ２とが互いに接続され、この２つのトランジスタによって第２のインバータ回路ＩＮＶ２が構成される。ＰＭＩＳトランジスタＭＰ３のゲート電極ＰＧ３とＮＭＩＳトランジスタＭＮ３のゲート電極ＮＧ３とが互いに接続され、この２つのトランジスタによって第３のインバータ回路ＩＮＶ３が構成される。
【００４９】
また、第１のインバータ回路ＩＮＶ１のゲート電極ＰＧ１、ＮＧ１には、金属配線を介して図示しない他の回路から信号入力される。また、第１のインバータ回路ＩＮＶ１のドレイン拡散層ＰＤ１、ＮＤ１は、互いに接続されて第１のインバータ回路ＩＮＶ１の出力端子となっている。この出力端子は第２のインバータ回路ＩＮＶ２のゲート電極ＰＧ２、ＮＧ２に接続される。第２のインバータ回路ＩＮＶ２のドレイン拡散層ＰＤ２、ＮＤ２は、互いに接続されて第２のインバータ回路ＩＮＶ２の出力端子となっている。この出力端子は第３のインバータ回路ＩＮＶ３のゲート電極ＰＧ３、ＮＧ３に接続される。第３のインバータ回路ＩＮＶ３のドレイン拡散層ＰＤ３、ＮＤ３は、互いに接続されて第３のインバータ回路ＩＮＶ３の出力端子となっている。この出力端子は図示しない他の回路に接続される。
【００５０】
なお、図示しないが、ＰＭＩＳトランジスタＭＰ１〜ＭＰ３のソース拡散層及びウェル電位拡散層ＮＷには、金属配線を介して電源電位ＶＤＤが供給される。また、ＮＭＩＳトランジスタＭＮ１〜ＭＮ３のソース拡散層及び基板電位拡散層ＰＷには、金属配線を介して接地電位ＶＳＳが供給される。さらに、第１の方向に向かって配置されるＰＭＩＳトランジスタＭＰ１〜ＭＰ３は、素子間に素子分離絶縁膜は形成されない。また、第１の方向に向かって配置されるＮＭＩＳトランジスタＭＮ１〜ＭＮ３は、素子間に素子分離絶縁膜は形成されない。一方、第２の方向に向かって配置されるＮＭＩＳトランジスタとＰＭＩＳトランジスタとの間には素子分離絶縁膜が形成される。なお、ウェル電位拡散層ＮＷ及び基板電位拡散層ＰＷは、素子分離絶縁膜に接するように形成されている。
【００５１】
実施の形態２にかかるインバータ回路群は、実施の形態１で説明したソフトエラー耐性の高い電界効果トランジスタを用いて構成されている。リングオシレータやクロック遅延回路等の常時動作する回路において、ソフトエラーが発生すると、他の回路に不具合が伝搬して装置全体の動作に不具合が生じる場合がある。一般的に、このような誤った論理情報の伝搬によるエラーは、ＳＥＵ(Single Event Upset)やＳＥＴ(Single Event Transient)と呼ばれる。そのため、常時動作する回路に、本発明の電界効果トランジスタを適用することは、ソフトエラーによる不具合を回避する上で非常に大きな効果がある。
【００５２】
図１１、１３に先の図１０を変形してソース拡散層にはコンタクトが設けてられていないレイアウトの例を示す。また、図１１、１３のそれぞれに対応する断面図を図１２、１４に示す。なお、図１１〜１４では、簡単化のためＰＭＩＳトランジスタＭＰ１、ＭＰ２のみを示した。これらの図に示すようにソース拡散層にコンタクトを設けていなくても、バッティッドコンタクト拡散層とソース拡散層とは、シリサイド層で接続されているため、ソース電位の供給に問題はない。このような構造にすることでソース拡散層の面積を少なくすることが可能である。第１の方向のソース拡散層にコンタクトがないだけでも回路ブロック面積が削減可能である。逆にソース拡散層にだけコンタクトを設け、バッティッド拡散層にコンタクトを設けないようにしても良い。
【００５３】
また、他の変形例として、バッティッドコンタクト拡散層をコの字型としたレイアウトの例を図１５に示す。図１５に示すように、この例では、第２の方向においてＰＭＩＳトランジスタとＮＭＩＳトランジスタとが対向する辺には、バッティッドコンタクト拡散層が形成されていない。そして、ＰＭＩＳトランジスタとＮＭＩＳトランジスタとは、素子分離絶縁膜を介して隣接している。この辺の間の距離は、電界効果トランジスタ同士が素子分離絶縁膜を介して隣接しているため、バッティッドコンタクト拡散層が形成されていなくても、ある程度の長さになる。従って、ＰＭＩＳトランジスタとＮＭＩＳトランジスタとの間に形成される寄生バイポーラトランジスタの動作は抑制される。つまり、電界効果トランジスタをこのような形状としたとしても、ソフトエラー率ＳＥＲを十分に低減させることが可能である。
【００５４】
実施の形態３
実施の形態３にかかる半導体集積回路装置は、直列に接続される同じ導電型の電界効果トランジスタを有するものである。実施の形態３にかかる電界効果トランジスタのレイアウト図を図１６に示す。なお、ここでは電界効果トランジスタの一例としてＮＭＩＳトランジスタについて説明する。
【００５５】
図１６に示すように、実施の形態３にかかる半導体集積回路装置は、第１の電界効果トランジスタ（例えば、ＮＭＩＳトランジスタＴｒ１）と第２の電界効果トランジスタ（例えば、ＮＭＩＳトランジスタＴｒ２）とを有している。そして、ＮＭＩＳトランジスタＴｒ１は、第１のゲート電極Ｇ１、第１のドレイン拡散層Ｄ１、第１のソース拡散層Ｓ１を有している。また、ＮＭＩＳトランジスタＴｒ２は、第２のゲート電極Ｇ２、第２のドレイン拡散層Ｄ２、第１のソース拡散層Ｓ２を有している。
【００５６】
第１のゲート電極Ｇ１は環状に形成されている。そして、第１のドレイン拡散層Ｄ１は、ゲート電極Ｇ１の内側を満たすように形成されている。また、第１のソース拡散層Ｓ１は、第１のゲート電極Ｇ１を囲むように形成される。この第１のソース拡散層Ｓ１は、ＮＭＩＳトランジスタＴｒ２の第２のドレイン拡散層Ｄ２としての機能を併せ持つ。第２のゲート電極Ｇ２は、第２のドレイン拡散層Ｄ２の外側に環状に形成される。第２のソース拡散層Ｓ２は、第２のゲート電極Ｇ２の外側に形成される。さらに、この第２のソース拡散層Ｓ２の外側には、バッティッドコンタクト拡散層として基板電位拡散層ＰＷが第２のソース拡散層Ｓ２を囲むように形成される。なお、基板電位拡散層ＰＷと第２のソース拡散層Ｓ２とは、接するように形成され、表面がシリサイド層で覆われており、電気的に接続された状態となっている。
【００５７】
つまり、実施の形態３にかかる半導体集積回路装置は、第１のソース拡散層Ｓ１と第２のドレイン拡散層Ｄ２とが同じ領域を共用することで、２つのトランジスタが接続される構造となる。実施の形態３にかかる半導体集積回路装置の等価回路図を図１７に示す。図１７に示すように、実施の形態３にかかる半導体集積回路装置は、ＮＭＩＳトランジスタが直列に接続され、直列に接続されたＮＭＩＳトランジスタのバックゲートが基板電位拡散層ＰＷによって電気的に接続される構造となる。なお、実施の形態３にかかる半導体集積回路装置においても、第１のゲート電極Ｇ１と第２のゲート電極Ｇ２は、電気的には接続されておらず、異なる信号に基づいてＮＭＩＳトランジスタＴｒ１、Ｔｒ２が独立して動作する。
【００５８】
このような接続のトランジスタは、例えばフリップフロップ回路やラッチ回路などの回路で用いられる。フリップフロップ回路やラッチ回路は、論理回路の情報記憶ノードを有している回路である。また、実施の形態３にかかる半導体集積回路装置は、フリップフロップ回路やラッチ回路のような回路であってもソフトエラーに対する耐性を向上させることが可能である。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、トランジスタを構成する半導体は上記実施の形態で示したものに限らず適宜変更することが可能である。
【図面の簡単な説明】
【００６０】
【図１】実施の形態１にかかる電界効果トランジスタのレイアウト図である。
【図２】実施の形態１にかかる電界効果トランジスタの断面図である。
【図３】実施の形態１にかかる電界効果トランジスタの等価回路図である。
【図４】実施の形態１にかかる電界効果トランジスタの第１の変形例のレイアウト図である。
【図５】実施の形態１にかかる電界効果トランジスタの第１の変形例の断面図である。
【図６】実施の形態１にかかる電界効果トランジスタの第２の変形例のレイアウト図である。
【図７】実施の形態１にかかる電界効果トランジスタの第２の変形例の断面図である。
【図８】従来の一般的なトランジスタのサイズを示す図である。
【図９】実施の形態１にかかる電界効果トランジスタのサイズを示す図である。
【図１０】実施の形態２にかかる電界効果トランジスタのレイアウト図である。
【図１１】実施の形態２にかかる電界効果トランジスタの変形例のレイアウト図である。
【図１２】実施の形態２にかかる電界効果トランジスタの変形例の断面図である。
【図１３】実施の形態２にかかる電界効果トランジスタの変形例のレイアウト図である。
【図１４】実施の形態２にかかる電界効果トランジスタの変形例の断面図である。
【図１５】実施の形態２にかかる電界効果トランジスタの変形例のレイアウト図である。
【図１６】実施の形態３にかかかる電界効果トランジスタのレイアウト図である。
【図１７】実施の形態３にかかかる電界効果トランジスタの等価回路図である。
【図１８】従来の電界効果トランジスタのレイアウト図である。
【図１９】図１８に示す電界効果トランジスタの断面図である。
【図２０】従来の電界効果トランジスタのレイアウトの他の一例を示す図である。
【図２１】図２０に示す電界効果トランジスタの断面図である。
【符号の説明】
【００６１】
ａ    従来の基板電位拡散層ＰＷの幅
ｂ    従来の基板電位拡散層ＰＷと
ソース拡散層又はドレイン拡散層とのマージンの幅
ｄ    従来のソース拡散層又はドレイン拡散層の幅
ａ'    本発明の基板電位拡散層ＰＷの幅
ｄ'    本発明のソース拡散層の幅
Ｄ    本発明のドレイン拡散層の幅
Ｌ    ゲート長
Ｄ１、Ｄ２、ＮＤ１〜ＮＤ３、ＰＤ１〜ＰＤ３    ドレイン拡散層
Ｓ１、Ｓ２、ＮＳ１〜ＮＳ３、ＰＳ１〜ＰＳ３    ソース拡散層
Ｇ１、Ｇ２、ＮＧ１〜ＮＧ３、ＰＧ１〜ＰＧ３    ゲート電極
ＩＮＶ１〜ＩＮＶ３    インバータ回路
ＭＮ１〜ＭＮ３    ＮＭＩＳトランジスタ
ＭＰ１〜ＭＰ３    ＰＭＩＳトランジスタ
Ｔｒ１〜Ｔｒ３    電界効果トランジスタ
ＰＷ    基板電位拡散層
ＮＷ    ウェル電位拡散層
Ｐ    プラグコンタクト
Ｐ−ｓｕｂ    基板領域
ＳＴＩ    素子分離絶縁膜
ＳＬ    シリサイド層
【図１】
2008112857.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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