(57)【要約】【課題】スタティック型半導体記憶装置のセル面積の増大を抑えつつ、スタティックノイズマージンおよび書き込みマージンを同時に増大させること。【解決手段】  ＰＭＯＳトランジスタであるロードトランジスタＰＬ１、ＰＬ２に対して、ドレイン電極がノード１、ノード２において共通に接続されるとともにゲート電極も共通に接続されたＰＭＯＳトランジスタである追加トランジスタＰ１、Ｐ２を備え、追加トランジスタＰ１のソース電極は、ノード１がＨレベルからＬレベルへと遷移する場合におけるワード線の活性化期間にＬレベルとなるように制御し、追加トランジスタＰ２のソース電極は、ノード２がＨレベルからＬレベルへと遷移する場合におけるワード線の活性化期間にＬレベルとなるように制御する。【選択図】図１
2008305533.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン同士が第１のノードで接続され、ゲート同士が第２のノードで接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む第１のＣＭＯＳインバータと、
ドレイン同士が前記第２のノードで接続され、ゲート同士が前記第１のノードで接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む第２のＣＭＯＳインバータと、
ソース・ドレインの一方が前記第１のノードに、他方が第１のビット線に接続された第１のアクセストランジスタと、
ソース・ドレインの一方が前記第２のノードに、他方が第２のビット線に接続された第２のアクセストランジスタと、
ソース・ドレインの一方が前記第１のノードに、ゲートが前記第２のノードに接続された第１の追加トランジスタと、
ソース・ドレインの一方が前記第２のノードに、ゲートが前記第１のノードに接続された第２の追加トランジスタと、
を含むＳＲＡＭセルと、
前記第１、第２の追加トランジスタのソース・ドレインの他方がそれぞれ接続された追加トランジスタ制御回路と、を含むスタティック型半導体記憶装置。
【請求項２】
前記追加トランジスタ制御回路は、前記スタティック型半導体記憶装置への書き込み信号と、書き込みアドレス信号と、書き込みデータ信号と、を受けて、前記第１、第２の追加トランジスタをそれぞれ制御する信号を前記ソース・ドレインの他方へそれぞれ出力することを特徴とする請求項１記載のスタティック型半導体記憶装置。
【請求項３】
前記第１、第２のビット線を一対のビット線対とする複数のビット線対と、複数のワード線とがマトリクス状に設けられ、
前記複数のビット線対と前記複数のワード線との各交点にそれぞれ対応して前記ＳＲＡＭセルが配置され、各ＳＲＡＭセルの第１、第２のアクセストランジスタのゲートがそれぞれ対応するワード線に接続され、
前記追加トランジスタ制御回路が、それぞれビット線対毎に設けられ、
前記書き込み信号がアクティブとなり、前記書き込みアドレス信号と、前記書き込みデータ信号に対応して、対応する第１のビット線、第２のビット線のいずれかが、ローレベルになるとき、第１または第２の追加トランジスタのうち、いずれか一方の対応する追加トラジスタのソース・ドレインの他方をローレベルにする請求項２記載のスタティック型半導体記憶装置。
【請求項４】
前記ＳＲＡＭセルが、ソース・ドレインの一方が前記第１のノードに、他方が第３のビット線に接続された第３のアクセストランジスタと、
ソース・ドレインの一方が前記第２のノードに、他方が第４のビット線に接続された第４のアクセストランジスタと、
を含み、
前記第１、第２のアクセストランジスタのゲートが、第１のワード線に、前記第３、第４のアクセストランジスタのゲートが第２のワード線に接続され、
前記第１ないし第４のビット線を一組とする複数組のビット線と、前記第１、第２のワード線を一対のワード線とする複数対のワード線対がマトリクス状に設けられ、
各組のビット線と各ワード線対との交点にそれぞれ対応して前記ＳＲＡＭセルが配置され、前記第１、第２のビット線と、第１のワード線が第１のポートに、第３、第４のビット線と、第２のワード線が第２のポートに接続されるデュアルポート型のスタティック型半導体記憶装置であって、
前記追加トランジスタ制御回路は、それぞれ前記ビット線の組毎に設けられ、前記書き込み信号がアクティブとなり、前記書き込みアドレス信号と、前記書き込みデータ信号に対応して、対応する第１乃至第４のビット線のいずれかが、ローレベルになるとき、第１または第２の追加トランジスタのうち、いずれか一方の対応する追加トラジスタのソースドレインの他方をローレベルにする請求項２記載のスタティック型半導体記憶装置。
【請求項５】
前記各アクセストランジスタがＮＭＯＳトランジスタであり、
前記第１、第２の追加トランジスタがＰＭＯＳトランジスタである請求項１乃至４いずれか１項記載のスタティック型半導体記憶装置。
【請求項６】
第１および第２のＣＭＯＳインバータからなるラッチ回路を備えたスタティック型半導体記憶装置であって、
前記第１のＣＭＯＳインバータを構成するＰＭＯＳトランジスタであるロードトランジスタに対して、ゲート電極同士が共通に接続されるとともにドレイン電極同士が第１のノードにおいて共通に接続されたＰＭＯＳトランジスタである第１の追加トランジスタと、
前記第２のＣＭＯＳインバータを構成するＰＭＯＳトランジスタであるロードトランジスタに対して、ゲート電極同士が共通に接続されるとともにドレイン電極同士が第２のノードにおいて共通に接続されたＰＭＯＳトランジスタである第２の追加トランジスタとを備え、
前記第１の追加トランジスタのソース電極は、前記第１のノードがＨレベルからＬレベルへと遷移する場合におけるワード線の活性化期間に限ってＬレベルに制御されるように構成され、
前記第２の追加トランジスタのソース電極は、前記第２のノードがＨレベルからＬレベルへと遷移する場合におけるワード線の活性化期間に限ってＬレベルに制御されるように構成されたことを特徴とするスタティック型半導体記憶装置。
【請求項７】
前記請求項６に記載のスタティック型半導体記憶装置が、６トランジスタで構成される１ポートＳＲＡＭに前記第１及び第２の追加トランジスタを付加した構成であることを特徴とするスタティック型半導体記憶装置。
【請求項８】
前記請求項６に記載のスタティック型半導体記憶装置が、８トランジスタで構成されるデュアルポートＳＲＡＭに前記第１及び第２の追加トランジスタを付加した構成であることを特徴とするスタティック型半導体記憶装置。
【請求項９】
ＮＭＯＳトランジスタである第１および第２のドライバトランジスタとＰＭＯＳトランジスタである第１および第２のロードトランジスタと第１および第２のアクセストランジスタとを備え、前記両ドライバトランジスタのソース電極はそれぞれ接地に接続され、前記両ロードトランジスタのソース電極はそれぞれ電源に接続され、前記第１のドライバトランジスタ、前記第１のロードトランジスタおよび前記第１のアクセストランジスタそれぞれのドレイン電極ならびに前記第２のドライバトランジスタおよび前記第２のロードトランジスタそれぞれのゲート電極は第１のノードにおいて共通に接続され、前記第２のドライバトランジスタ、前記第２のロードトランジスタおよび前記第２のアクセストランジスタそれぞれのドレイン電極ならびに前記第１のドライバトランジスタおよび前記第１のロードトランジスタのゲート電極は第２のノードにおいて共通に接続され、前記第１のアクセストランジスタのソース電極は第１のビット線に接続されるとともにゲート電極は第１のワード線に接続され、前記第２のアクセストランジスタのソース電極は第２のビット線に接続されるとともにゲート電極は前記第１のワード線に接続されたスタティック型半導体記憶装置において、
ドレイン電極が前記第１のノードに接続されるとともにゲート電極が前記第２のノードに接続されたＰＭＯＳトランジスタである第１の追加トランジスタと、
ドレイン電極が前記第２のノードに接続されるとともにゲート電極が前記第１のノードに接続されたＰＭＯＳトランジスタである第２の追加トランジスタとを備え、
前記第１の追加トランジスタのソース電極は、前記第１のノードがＨレベルからＬレベルへと遷移する場合における前記ワード線の活性化期間に限ってＬレベルに制御されるように構成され、
前記第２の追加トランジスタのソース電極は、前記第２のノードがＨレベルからＬレベルへと遷移する場合における前記ワード線の活性化期間に限ってＬレベルに制御されるように構成されたことを特徴とするスタティック型半導体記憶装置。
【請求項１０】
ドレイン電極が前記第１のノードに接続され、ゲート電極が第２のワード線に接続され、ソース電極が第３のビット線に接続された第３のアクセストランジスタと、
ドレイン電極は前記第２のノードに接続され、ゲート電極が前記第２のワード線に接続され、ソース電極が第４のビット線に接続された第４のアクセストランジスタと、を備えたことを特徴とする、請求項９に記載のスタティック型半導体記憶装置。
【請求項１１】
前記スタティック型半導体記憶装置が、さらに、追加トランジスタ制御回路を含み、前記第１、第２の追加トランジスタのソース電極が、前記追加トランジスタ制御回路に接続されていることを特徴とする請求項６乃至１０いずれか１項記載のスタティック型半導体記憶装置。
【請求項１２】
前記追加トランジスタ制御回路が、前記スタティック型半導体記憶装置への書き込み動作を制御する信号と、書き込みアドレス信号と、書き込みデータ信号を受けて、前記第１、第２の追加トランジスタをそれぞれ制御する信号を前記それぞれのソース電極へ出力することを特徴とする請求項１１記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、スタティック型半導体記憶装置に関する。
【背景技術】
【０００２】
図４は、従来の一般的なスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルの回路図である。
【０００３】
ＳＲＡＭセルは、ＮＭＯＳトランジスタである一対のドライバトランジスタＮＤ１、ＮＤ２と、ＰＭＯＳトランジスタである一対のロードトランジスタＰＬ１、ＰＬ２と、ＮＭＯＳトランジスタである一対のアクセストランジスタＮＡ１、ＮＡ２と、を備えている。
【０００４】
ドライバトランジスタＮＤ１、ＮＤ２のソース電極は、それぞれ接地（ＧＮＤ）に接続されている。また、ロードトランジスタＰＬ１、ＰＬ２のソース電極は、それぞれ電源ＶＤＤに接続されている。ドライバトランジスタＮＤ１のドレイン電極は、ロードトランジスタＰＬ１のドレイン電極に接続されている。この接続点を以下では「ノード１」という。ドライバトランジスタＮＤ２のドレイン電極は、ロードトランジスタＰＬ２のドレイン電極に接続されている。この接続点を以下「ノード２」という。ドライバトランジスタＮＤ１のゲート電極とロードトランジスタＰＬ１のゲート電極は、ともにノード２に接続されている。また、ドライバトランジスタＮＤ２のゲート電極とロードトランジスタＰＬ２のゲート電極は、ともにノード１に接続されている。ドライバトランジスタＮＤ１とロードトランジスタＰＬ１とからなるＣＭＯＳインバータ、および、ドライバトランジスタＮＤ２とロードトランジスタＰＬ２とからなるＣＭＯＳインバータによってラッチ回路が形成されている。アクセストランジスタＮＡ１のソース・ドレイン電極の一方は、ノード１に接続され、他方はビット線Ｔｒｕｅに接続されている。アクセストランジスタＮＡ２のソース・ドレイン電極の一方は、ノード２に接続され、他方はビット線Ｂａｒに接続されている。アクセストランジスタＮＡ１、ＮＡ２のゲート電極は、それぞれワード線に接続されている。
【０００５】
ＳＲＡＭセルにおいては、通常、ワード線によって起動されるアクセストランジスタＮＡ１、ＮＡ２とラッチ部のドライバトランジスタＮＤ１、ＮＤ２との電流駆動能力の比を約１：３とし、ラッチ部のロードトランジスタＰＬ１、ＰＬ２の電流駆動能力をアクセストランジスタＮＡ１、ＮＡ２と同等またはそれ以下とすることにより、高速かつ安定な動作を実現している。
【０００６】
メモリセルに記憶したデータの安定性を示す指標であるスタティックノイズマージンは、ロードトランジスタＰＬ１、ＰＬ２の電流駆動能力をドライバトランジスタＮＤ１、ＮＤ２に対して大きくすることで改善される。
【０００７】
しかし、ロードトランジスタＰＬ１、ＰＬ２の電流駆動能力をドライバトランジスタＮＤ１、ＮＤ２に対して大きくした場合、書き込み時において、ノードのＨｉｇｈを保持する能力が高くなり、ノードの電荷を抜きにくくなる（Ｌｏｗに反転しにくくなる）ため、書き込みマージンが悪化する。
【０００８】
すなわち、スタティックノイズマージンと書き込みマージンとはトレードオフ関係にあるため、両者を同時に改善することは困難である。
【０００９】
図５は、特許文献１において開示されている、スタティックノイズマージンを改善したＳＲＡＭセルの構成図である。
【００１０】
ＳＲＡＭセルは、ＮＭＯＳトランジスタである一対のドライバトランジスタ１１、１２と、ＰＭＯＳトランジスタである一対のロードトランジスタ１３、１４と、ＮＭＯＳトランジスタである一対のアクセストランジスタ１５、１６と、を備えている。
【００１１】
ドライバトランジスタ１１、１２のソース電極は、それぞれ接地（ＧＮＤ）に接続されている。また、ロードトランジスタ１３、１４のソース電極は、それぞれ電源ＶＤＤに接続されている。ドライバトランジスタ１１のドレイン電極は、ロードトランジスタ１３のドレイン電極とアクセストランジスタ１５のドレイン電極とに接続されている。この接続点を以下では「ノードＮ１」という。アクセストランジスタ１５のソース電極は、ビット線１８に接続され、ゲート電極は、ワード線１７に接続されている。ドライバトランジスタ１２のドレイン電極は、ロードトランジスタ１４のドレイン電極とアクセストランジスタ１６のドレイン電極とに接続されている。この接続点を以下では「ノードＮ２」という。アクセストランジスタ１６のソース電極は反転ビット線１９に接続され、ゲート電極はワード線１７に接続されている。ドライバトランジスタ１１のゲート電極とロードトランジスタ１３のゲート電極は、ともにノードＮ２に接続されている。また、ドライバトランジスタ１２のゲート電極とロードトランジスタ１４のゲート電極は、ともにノードＮ１に接続されている。
【００１２】
図５に示すＳＲＡＭのメモリセルはバルク型であるが、この構成において、ビット線１８はロードトランジスタ１４のウェルに接続され、反転ビット線１９はロードトランジスタ１３のウェルに接続されている。ノードＮ１はＬレベル、ノードＮ２はＨレベルである。リード時にはビット線１８および反転ビット線１９はＨレベルにプリチャージされる。ワード線１７がＨレベルに立ち上がるとドライバトランジスタ１１にカラム電流が流れる。ビット線１８の電位がＬレベルに変化すると、同時にロードトランジスタ１４のウェル電位がＬレベルに変化する。したがって、ロードトランジスタ１４の電流駆動能力が向上し、ノードＮ１の電位がノイズ等によって上昇して、ドライバトランジスタ１２がわずかにオン動作した場合であっても、ノードＮ２における電位のＨレベルからの低下が抑制され、ビット線１８、１９の電位差の読み取りが可能となり、リード時の誤動作が抑制される。
【００１３】
【特許文献１】特開２００６−０６６５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明において以下の分析を行った。すなわち、図５の回路構成からなるメモリセル（特許文献１）をシリコンで実現するには、ＰＭＯＳトランジスタであるロードトランジスタ１３、１４のウェルが異電位であるため、ウェルを分離しなければならない。一般に、トランジスタはＰ型シリコン基板上に形成されるため、ウェルを分離するために、Ｎウェル同士を分離しなければならない。このとき、分離したＮウェルの電位が異なる場合であっても、そのＮウェル間でショートを起こさないように最低限の距離を保って分離する必要がある。これにより、ＳＲＡＭセルの面積が大幅に増大するという問題がある。
【００１５】
また、次のデータ読み出しのプリチャージ時間を無くし、読み出し動作の高速化を計る目的で、非選択アドレスのビット線対に接続されたプリチャージトランジスタをオフしないままで読み出し動作を行う方式のＳＲＡＭがある。特許文献１に開示されたＳＲＡＭセルの構成は、かかる方式のＳＲＡＭにおいて、スタティックノイズマージンを改善することができない。これは、非選択アドレスのＳＲＡＭセルのビット線の電位がＬレベルに変化しないため、ロードトランジスタのウェル電位がＬレベルにならず、電流駆動能力が向上しないためである。
【００１６】
したがって、スタティック型半導体記憶装置のセル面積の増大を抑えつつ、スタティックノイズマージンおよび書き込みマージンを同時に増大させることが課題となる。
【課題を解決するための手段】
【００１７】
本発明のある視点に係るスタティック型半導体記憶装置は、ＳＲＡＭセルと、追加トランジスタ制御回路とを含み、前記ＳＲＡＭセルが、ドレイン同士が第１のノードで接続され、ゲート同士が第２のノードで接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む第１のＣＭＯＳインバータと、ドレイン同士が前記第２のノードで接続され、ゲート同士が前記第１のノードで接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含む第２のＣＭＯＳインバータと、ソース・ドレイン端の一端が前記第１のノードに、他端が第１のビット線に接続された第１のアクセストランジスタと、
ソース・ドレイン端の一端が前記第２のノードに、他端が第２のビット線に接続された第２のアクセストランジスタと、ソース・ドレイン端の一端が前記第１のノードに、ゲートが前記第２のノードに接続された第１の追加トランジスタと、ソース・ドレイン端の一端が前記第２のノードに、ゲートが前記第１のノードに接続された第２の追加トランジスタと、を含むＳＲＡＭセルであり、前記追加トランジスタ制御回路が、前記第１、第２の追加トランジスタのソース・ドレイン端の他端がそれぞれ接続された追加トランジスタ制御回路であることを特徴とする。
【００１８】
本発明の別な視点に係るスタティック型半導体記憶装置は、第１および第２のＣＭＯＳインバータからなるラッチ回路を備えたスタティック型半導体記憶装置であって、前記第１のＣＭＯＳインバータを構成するＰＭＯＳトランジスタであるロードトランジスタに対して、ゲート電極同士が共通に接続されるとともにドレイン電極同士が第１のノードにおいて共通に接続されたＰＭＯＳトランジスタである第１の追加トランジスタと、前記第２のＣＭＯＳインバータを構成するＰＭＯＳトランジスタであるロードトランジスタに対して、ゲート電極同士が共通に接続されるとともにドレイン電極同士が第２のノードにおいて共通に接続されたＰＭＯＳトランジスタである第２の追加トランジスタとを備え、前記第１の追加トランジスタのソース電極は、前記第１のノードがＨレベルからＬレベルへと遷移する場合におけるワード線の活性化期間に限ってＬレベルに制御されるように構成され、前記第２の追加トランジスタのソース電極は、前記第２のノードがＨレベルからＬレベルへと遷移する場合におけるワード線の活性化期間に限ってＬレベルに制御されるように構成されたことを特徴とする（構成１）。
【発明の効果】
【００１９】
両追加トランジスタは、両ＣＭＯＳインバータのロードトランジスタと同一のウェルに形成することができるため、セル面積の増大を抑制することができる。
【００２０】
また、両追加トランジスタのうち、ＨレベルからＬレベルへ遷移するノードにドレイン電極が接続された追加トランジスタのソース電極を、かかる遷移におけるワード線の活性化期間に亘ってＬレベルとなるように制御し、そのノードの電位を下げることによって、書き込みマージンが増加する。
【００２１】
さらに、両追加トランジスタのソース電極をＨレベルとし、Ｈレベルのノードにドレイン電極が接続された追加トランジスタを介した電流によってオン電流が増加することにより、読み出し時および保持状態における、スタティックノイズマージンが増加する。
【００２２】
また、追加トランジスタ制御回路により、追加トランジスタを制御し、書き込みマージン、スタティックノイズマージンを確保することもできる。
【発明を実施するための最良の形態】
【００２３】
本発明のある視点に係るスタティック型半導体記憶装置の形態としては、上述したとおりである。
【００２４】
本発明のさらに別な視点に係る半導体記憶装置の形態としては、ＮＭＯＳトランジスタである第１および第２のドライバトランジスタとＰＭＯＳトランジスタである第１および第２のロードトランジスタと第１および第２のアクセストランジスタとを備え、前記両ドライバトランジスタのソース電極はそれぞれ接地に接続され、前記両ロードトランジスタのソース電極はそれぞれ電源に接続され、前記第１のドライバトランジスタ、前記第１のロードトランジスタおよび前記第１のアクセストランジスタそれぞれのドレイン電極ならびに前記第２のドライバトランジスタおよび前記第２のロードトランジスタそれぞれのゲート電極は第１のノードにおいて共通に接続され、前記第２のドライバトランジスタ、前記第２のロードトランジスタおよび前記第２のアクセストランジスタそれぞれのドレイン電極ならびに前記第１のドライバトランジスタおよび前記第１のロードトランジスタのゲート電極は第２のノードにおいて共通に接続され、前記第１のアクセストランジスタのソース電極は第１のビット線に接続されるとともにゲート電極は第１のワード線に接続され、前記第２のアクセストランジスタのソース電極は第２のビット線に接続されるとともにゲート電極は前記第１のワード線に接続されたスタティック型半導体記憶装置において、ドレイン電極が前記第１のノードに接続されるとともにゲート電極が前記第２のノードに接続されたＰＭＯＳトランジスタである第１の追加トランジスタと、ドレイン電極が前記第２のノードに接続されるとともにゲート電極が前記第１のノードに接続されたＰＭＯＳトランジスタである第２の追加トランジスタとを備え、前記第１の追加トランジスタのソース電極は、前記第１のノードがＨレベルからＬレベルへと遷移する場合における前記ワード線の活性化期間に限ってＬレベルに制御されるように構成され、前記第２の追加トランジスタのソース電極は、前記第２のノードがＨレベルからＬレベルへと遷移する場合における前記ワード線の活性化期間に限ってＬレベルに制御されるように構成されたことを特徴とする（構成２）。
【００２５】
第１の展開形態のスタティック型半導体記憶装置は、上記構成１に記載の形態において、６トランジスタで構成される１ポートＳＲＡＭに前記第１及び第２の追加トランジスタを付加した構成であることを特徴とする（構成１−１）。
【００２６】
第２の展開形態のスタティック型半導体記憶装置は、上記構成１に記載の形態において、８トランジスタで構成されるデュアルポートＳＲＡＭに前記第１及び第２の追加トランジスタを付加した構成であることを特徴とする（構成１−２）。
【００２７】
第３の展開形態のスタティック型半導体記憶装置は、上記構成２に記載の形態において、ドレイン電極が前記第１のノードに接続され、ゲート電極が第２のワード線に接続され、ソース電極が第３のビット線に接続された第３のアクセストランジスタと、ドレイン電極は前記第２のノードに接続され、ゲート電極が前記第２のワード線に接続され、ソース電極が第４のビット線に接続された第４のアクセストランジスタと、を備えたことを特徴とする（構成２−１）。
【実施例１】
【００２８】
図１は本発明の第１の実施例に係るＳＲＡＭセルの回路図である。
【００２９】
ＳＲＡＭセルは、図１を参照すると、ＮＭＯＳトランジスタである一対のドライバトランジスタＮＤ１、ＮＤ２と、ＰＭＯＳトランジスタである一対のロードトランジスタＰＬ１、ＰＬ２と、ＮＭＯＳトランジスタである一対のアクセストランジスタＮＡ１、ＮＡ２と、を備える。
【００３０】
ドライバトランジスタＮＤ１、ＮＤ２のソース電極はそれぞれ接地（ＧＮＤ）に接続される。ロードトランジスタＰＬ１、ＰＬ２のソース電極はそれぞれ電源ＶＤＤに接続される。ドライバトランジスタＮＤ１のドレイン電極はロードトランジスタＰＬ１のドレイン電極に接続される。以下、この接続点を「ノード１」という。ドライバトランジスタＮＤ２のドレイン電極はロードトランジスタＰＬ２のドレイン電極に接続される。以下、この接続点を「ノード２」という。ドライバトランジスタＮＤ１のゲート電極とロードトランジスタＰＬ１のゲート電極は、ともにノード２に接続されている。ドライバトランジスタＮＤ２のゲート電極とロードトランジスタＰＬ２のゲート電極は、ともにノード１に接続されている。ドライバトランジスタＮＤ１とロードトランジスタＰＬ１とからなるＣＭＯＳインバータ、および、ドライバトランジスタＮＤ２とロードトランジスタＰＬ２とからなるＣＭＯＳインバータによってラッチ回路が形成されている。アクセストランジスタＮＡ１のソース・ドレイン電極の一方はノード１に接続され、他方はビット線Ｔｒｕｅに接続されている。アクセストランジスタＮＡ２のソース・ドレイン電極の一方はノード２に接続され、他方はビット線Ｂａｒに接続されている。アクセストランジスタＮＡ１、ＮＡ２のゲート電極はそれぞれワード線に接続されている。
【００３１】
ＰＭＯＳトランジスタＰ１はソース・ドレイン電極の一方がノード１に接続され、他方が制御信号Ｓ１に接続され、ゲート電極がノード２に接続される。ＰＭＯＳトランジスタＰ２はソース・ドレイン電極の一方がノード２に接続され、他方が制御信号Ｓ２に接続され、ゲート電極がノード１に接続される。
【００３２】
ＰＭＯＳトランジスタＰ１、Ｐ２、ロードトランジスタＰＬ１、ＰＬ２は、同一のＮウェルにおいて形成することができる。
【００３３】
制御信号Ｓ１、Ｓ２は、ライトイネーブル信号、カラム選択信号、データインプット信号、ロウ選択信号の論理から生成することで、書き込み、読み出しおよび保持の各動作において必要とされる制御を行うことができる。
【００３４】
ノード１の電位が”Ｈ”のとき、ノード２の電位は”Ｌ”となり、ノード１の電位が”Ｌ”のときは、ノード２の電位は”Ｈ”となる。
【００３５】
図２は、本発明の第１の実施例に係るＳＲＡＭセルのタイミングチャートである。
【００３６】
図２の「”０”書き込み」の箇所を参照して、電位がＨレベルになっているノード１の電位をＬレベルにする場合について説明する。ノード１の電位がＨレベルのときＰ１はオン、Ｐ２はオフである。ワード線がＨレベルになる前に制御信号Ｓ１をＬレベルとし、Ｓ２はＨレベルのままとする。制御信号Ｓ１をＬレベルにすると、Ｐ１とＰＬ１のオン抵抗分割によってノード１の電位が下がる。ＷｒｉｔｅＢｕｆｆｅｒによってビット線ＴｒｕｅをＬレベルのままとし、ビット線ＢａｒをＨレベルのままとすると、ノード１の電荷はアクセストランジスタＮＡ１からＷｒｉｔｅＢｕｆｆｅｒへのパスを介してＧＮＤに抜け、ノード１はＬレベルになる。
【００３７】
図２の「”０”読み出し」の箇所を参照して、電位がＬレベルになっているノード１のデータを読み出す動作について説明する。このとき、Ｐ１はオフ、Ｐ２はオンである。まず、ビット線ＴｒｕｅをＨレベルにプリチャージし、その後ワード線をＨレベル、制御信号Ｓ１、Ｓ２はＨレベルとしておくことで、ビット線Ｔｒｕｅの電荷がアクセストランジスタＮＡ１およびドライバトランジスタＮＤ１を介してＧＮＤに抜け、センスアンプへ信号を送る。このとき、ビット線ＢａｒはＨレベルを保持する。
【００３８】
図２の「”１”書き込み」における動作は、上述の「”０”書き込み」の説明において、ノード１とノード２、ビット線Ｔｒｕｅとビット線Ｂａｒ、制御信号Ｓ１と制御信号Ｓ２をそれぞれ置換したものとして説明される。
【００３９】
図２の「”１”読み出し」における動作も、上述の「”０”読み出し」の説明において、同様の置換を行ったものとして説明される。
【００４０】
図２の「保持」の箇所を参照して、ラッチ部のデータを保持する、すなわち、書き込みも読み出しも行わないときについて説明する。このとき、ワード線をＬレベル、制御信号Ｓ１およびＳ２をＨレベルとすることで、ラッチ部のデータを保持する。
【００４１】
読み出し時および保持状態において、Ｈレベルの制御信号Ｓ１、Ｓ２にソース電極が接続されたＰＭＯＳトランジスタＰ１、Ｐ２により、電位がＨレベルとなっているノード１または２にドレイン電極が接続された並列ＰＭＯＳトランジスタ（Ｐ１およびＰＬ１またはＰ２およびＰＬ２）におけるオン電流が増加することで、スタティックノイズマージンが増大する。
【００４２】
書き込み時において、制御信号Ｓ１およびＳ２を制御し、Ｈレベルになっているノード１または２の電位を直列ＰＭＯＳトランジスタ（Ｐ１およびＰＬ１またはＰ２およびＰＬ２）のオン抵抗分割分下げることによって、書き込みマージンが増大する。
【００４３】
つまり、制御信号Ｓ１、Ｓ２によって、読み出し時および保持時と書き込み時との間で、ラッチ部の特性のバランスを変えることにより、従来トレードオフ関係であったスタティックノイズマージンおよび書き込みマージンを同時に増大させることができる。
【００４４】
また、面積の増加につながるウェル分離を行う必要がないため、制御信号Ｓ１、Ｓ２の配線２本を追加したとしても、セルの面積の増加をわずかに抑えることができる。
【００４５】
さらに、読み出し動作高速化のため非選択セルのプリチャージトランジスタをオフしないで読み出す方式を採用しても、ビット線の電位に影響しない独立した制御信号Ｓ１、Ｓ２により、通常の動作モードのときと同様に、スタティックノイズマージンを改善することができる。
【実施例２】
【００４６】
図６は、８トランジスタ構成の各ポートからデータの読み出し書き込みが可能な従来のデュアルポートＳＲＡＭの構成図である。
【００４７】
図３は、本発明を、このデュアルポートＳＲＡＭに適用した場合のセルの構成図である。
【００４８】
デュアルポートＳＲＡＭにおいても、１ポートＳＲＡＭ（図１参照）の場合と同様に、２つのＰＭＯＳトランジスタＰ１、Ｐ２のドレインとゲートは、それぞれ異なるノード１、ノード２に接続され、ソースは制御信号Ｓ１、Ｓ２に接続される。１ポートＳＲＡＭの場合と同様に、読み出し時および保持状態のスタティックノイズマージンおよび書き込みマージンの増加により、安定した動作を行うことができる。
【００４９】
８トランジスタ構成のデュアルポートＳＲＡＭ（ＷＲ＋ＷＲ）に適用した場合、１ポートＳＲＡＭに適用した場合と比較して、ＰＭＯＳトランジスタＰ１、Ｐ２を２個追加することによって生じる面積増加率を小さくすることができる。
【実施例３】
【００５０】
次に、上述した追加トランジスタを制御する追加トランジスタ制御回路のバリエーションについて、説明する。上述した実施例においては、制御信号Ｓ１、Ｓ２は、ライトイネーブル信号、カラム選択信号、データインプット信号に加えて、ロウ選択信号も論理に加えて生成していた。このようにロウ選択信号も論理に加えることで、制御信号Ｓ１、Ｓ２を、第１または、第２のノードがＨレベルからＬレベルへと遷移する場合に限ってＬレベルに制御することができる。
【００５１】
しかし、制御信号Ｓ１、Ｓ２を制御する論理にロウ選択信号を加えなくても、ロウ選択信号を論理に加えた場合とほぼ同等な効果を得られることができる。その場合は、制御信号Ｓ１、Ｓ２を制御する追加トランジスタ制御回路の構成を簡単にすることができ、かつ、ビット線を共有するＳＲＡＭセル間で追加トランジスタ制御回路を共有することができる。
【００５２】
図７は、ビット線を共有するＳＲＡＭセル間で追加トランジスタ制御回路を共有にするスタティック型半導体記憶装置全体のブロック図である。図７においてローデコーダ１からＲＡＭセルアレイ２に対して、複数のワード線が出力される。また、「カラムセレクタ及びリード／ライト制御回路３」からビット線Ｔｒｕｅ、ビット線Ｂａｒからなるビット線対がＲＡＭセルアレイ２に対して複数伸びている。実施例１で述べたＳＲＡＭセルは、この複数のワード線と、複数のビット線対のそれぞれの交点に対応してマトリクス状に複数設けられている。この実施例では、追加トランジスタを制御する追加トランジスタ制御回路４は、「カラムセレクタ及びリード／ライト制御回路３」の中に設けられる。「カラムセレクタ及びリード／ライト制御回路３」から伸びる複数のビット線対にそれぞれ対応して制御信号Ｓ１、Ｓ２がＲＡＭセルアレイ２に出力される（図示省略）。ＲＡＭセルアレイ２の中で制御信号Ｓ１、Ｓ２は、ビット線対と平行に配線されてもよい。
【００５３】
図８は、追加トランジスタ制御回路４の回路図である。この追加トランジスタ制御回路は、上述したように「カラムセレクタ及びリード／ライト制御回路３」の中に設けられる。ＮＡＮＤゲート５は、ライトイネーブル信号ＷＥ、データインプット反転信号ＤＩＢ、ｋ番目のカラム選択信号であるＣＳｋを入力し、ｋ番目のＳ１信号であるＳ１ｋを出力する。
【００５４】
同様に、ＮＡＮＤゲート６は、ライトイネーブル信号ＷＥ、データインプット信号ＤＩ、ｋ番目のカラム選択信号であるＣＳｋを入力し、ｋ番目のＳ１信号であるＳ１ｋを出力する。ここで、ＣＳｋ信号は、カラムアドレスをデコードして生成されるｎ本（ｎは２以上の整数）のカラム選択信号のうちの、ｋ番目（ｋはｎ以下の自然数）のカラムを選択する信号であり、この追加トランジスタ制御回路４は、「カラムセレクタ及びリード／ライト制御回路３」からＲＡＭセルアレイ２の伸びるビット線対がｎ組ある場合は、ｎ組設けられる。
【００５５】
このような構成にすると、同じビット線対に接続される複数のＳＲＡＭセルに対して、追加トランジスタ制御回路４を共用しているので、直接書き込みを行わないセルに対しても制御信号Ｓ１、Ｓ２がＬレベルに制御される場合が生じる。しかし、ワード線がＨレベルになるのは、書き込みを行うセルだけであるので、書き込みを行わないセルについては、制御信号Ｓ１、Ｓ２がＬレベルになったとしても、そのことにより、セルのデータが破壊されてしまうような不具合は、発生しない。
【実施例４】
【００５６】
次に、図９に、デュアルポートＳＲＡＭの追加トランジスタ制御回路の一例を示す。図９には、ｎ列に配置されたデュアルポートＳＲＡＭセルのうち、ｋ列目に配置されたＳＲＡＭセルに対する制御信号Ｓ１ｋ、Ｓ２ｋのうち、制御信号Ｓ１ｋを生成する追加トランジスタ制御回路の回路図である。図９に示す追加トランジスタ制御回路は、ポートＡからのアクセスに関連する制御信号を生成するＡＮＤ部７、ポートＢからのアクセスに関連する制御信号を生成するＡＮＤ部８、ＡＮＤ部７、８で生成した制御信号を合成するＮＯＲ部９からなる。
【００５７】
ＡＮＤ部７は、ポートＡに対するライトイネーブル信号ＷＥＡ、ポートＡに対するデータインプット反転信号ＤＩＡＢ、ポートＡに関連するアクセスに関連してｋ列目のセルを選択するカラムセレクタ信号ＣＳｋＡを入力し、ポートＡからｋ列目のセルのいずれかにデータ０を書き込むときにＨレベルを出力する。
【００５８】
また、ＡＮＤ部８は、ポートＢに対するライトイネーブル信号ＷＥＢ、ポートＢに対するデータインプット反転信号ＤＩＢＢ、ポートＢに対するｋ番目のカラムセレクタ信号ＣＳｋＢを入力し、ポートＢからｋ列目のセルのいずれかにデータ０を書き込むときにＨレベルを出力する。
【００５９】
ＮＯＲ部９は、ＡＮＤ部７、８で生成した信号を合成し、ポートＡまたはＢからｋ列目のセルにデータ０を書き込むときローレベルをＳ１ｋ信号として出力する。追加トランジスタ制御回路を上記のようなものとすることで、デュアルポートＳＲＡＭにおいても、追加トランジスタに対して制御信号を出力する追加トランジスタ制御回路が実現できる。
【００６０】
なお、図９では、ＡＮＤ部７、８とＮＯＲ部９とが一体となったＡＮＤＮＯＲゲートとして構成しているが、それぞれ独立のゲートとして構成してもよい。たとえば、デュアルポートＳＲＡＭにおいて、ポートＡの「カラムセレクタ及びリード／ライト制御回路」と、ポートＢの「カラムセレクタ及びリード／ライト制御回路」が離れてレイアウトされる場合は、ＡＮＤ部７をポートＡの「カラムセレクタ及びリード／ライト制御回路」に、ＡＮＤ部８をポートＢの「カラムセレクタ及びリード／ライト制御回路」に、別々に配置することもできる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施例に係るＳＲＡＭセルの回路図である。
【図２】本発明の第１の実施例に係るＳＲＡＭセルのタイミングチャートである。
【図３】本発明の第２の実施例に係るＳＲＡＭセルの回路図である。
【図４】従来の６トランジスタで構成されるＳＲＡＭセルの回路図である。
【図５】従来のＳＲＡＭセルの回路図である。
【図６】従来の８トランジスタで構成されるデュアルポートＳＲＡＭセルの回路図である。
【図７】本発明の第３の実施例に係るスタティック型半導体記憶装置全体のブロック図である。
【図８】本発明の第３の実施例に係る追加トランジスタ制御回路の回路図である。
【図９】本発明の第４の実施例に係るデュアルポートＳＲＡＭの追加トランジスタ制御回路の回路図である。
【符号の説明】
【００６２】
１  ローデコーダ
２  ＲＡＭセルアレイ
３  カラムセレクタ及びリードライト制御回路
４  追加トランジスタ制御回路
７、８  ＡＮＤ部
９  ＮＯＲ部
１１、１２  ドライバトランジスタ
１３、１４  ロードトランジスタ
１５、１６  アクセストランジスタ
１７、２１  ワード線
１８、２２  ビット線
１９  反転ビット線
２３  ＳＲＡＭセル
ＧＮＤ  接地
Ｎ１  ノード１
Ｎ２  ノード２
ＮＡ１、ＮＡ２、ＮＡ１＿Ａ、ＮＡ１＿Ｂ、ＮＡ２＿Ａ、ＮＡ２＿Ｂ  アクセストランジスタ
ＮＤ１、ＮＤ２  ドライバトランジスタ
Ｐ１、Ｐ２  ＰＭＯＳトランジスタ
ＰＬ１、ＰＬ２  ロードトランジスタ
Ｓ１、Ｓ２  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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