(57)【要約】【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。【解決手段】薄膜トランジスタと、薄膜トランジスタ上に第１の層間絶縁膜と、第１の層間絶縁膜上の、ソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、ソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、第１の層間絶縁膜、第１の電極、及び第２の電極上に形成された第２の層間絶縁膜と、第２の層間絶縁膜上の、第１の電極または第２の電極の一方に電気的に接続される第１の配線と、第２の層間絶縁膜上の、第１の電極または第２の電極の他方に電気的に接続されない第２の配線とを有し、第２の配線と前記第１の電極または第２の電極の他方は、第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されない半導体装置及びその作製方法に関するものである。【選択図】図１
2008047882.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜と、ゲート絶縁膜と、ゲート電極と、を有する薄膜トランジスタと、
前記薄膜トランジスタ上に第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記ソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、
前記第１の層間絶縁膜上に形成され、前記ソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、
前記第１の層間絶縁膜、前記第１の電極、及び前記第２の電極上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記第１の電極または第２の電極の一方に電気的に接続される第１の配線と、
前記第２の層間絶縁膜上に形成され、前記第１の電極または第２の電極の他方に電気的に接続されない第２の配線と、
を有し、
前記第２の配線と前記第１の電極または第２の電極の他方は、前記第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されないことを特徴とする半導体装置。
【請求項２】
基板上に、
第１のチャネル形成領域と、第１のソース領域またはドレイン領域を有する第１の島状半導体膜と、ゲート絶縁膜と、第１のゲート電極と、を有する第１の薄膜トランジスタと、
第２のチャネル形成領域と、第２のソース領域またはドレイン領域を有する第２の島状半導体膜と、前記ゲート絶縁膜と、第２のゲート電極と、を有する第２の薄膜トランジスタと、
前記第１及び第２の薄膜トランジスタ上に、第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記第１のソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、
前記第１の層間絶縁膜上に形成され、前記第１のソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、
前記第１の層間絶縁膜上に形成され、前記第２のソース領域またはドレイン領域の一方に電気的に接続される第３の電極と、
前記第１の層間絶縁膜上に形成され、前記第２のソース領域またはドレイン領域の他方に電気的に接続される第４の電極と、
前記第１の層間絶縁膜、前記第１の電極乃至第４の電極上に形成された、第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記第１の電極に電気的に接続された第１の配線と、
前記第２の層間絶縁膜上に形成され、前記第２の電極に電気的に接続された第２の配線と、
前記第２の層間絶縁膜上に形成され、前記第３の電極に電気的に接続されない第３の配線と、
前記第２の層間絶縁膜上に形成され、前記第４の電極に電気的に接続された第４の配線と、
を有し、
前記第３の配線と前記第３の電極は、前記第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されないことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記薄膜トランジスタは、不揮発性メモリ回路に用いられることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１及び第２の薄膜トランジスタは、不揮発性メモリ回路に用いられることを特徴とする半導体装置。
【請求項５】
基板上に、島状半導体膜、ゲート絶縁膜、ゲート電極を形成し、
前記島状半導体膜中に、一導電性を付与する不純物を添加して、島状半導体膜中に、チャネル形成領域、ソース領域またはドレイン領域を形成し、
前記島状半導体膜、前記ゲート絶縁膜、前記ゲート電極を覆って、第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に、前記ソース領域またはドレイン領域の一方に電気的に接続する第１の電極を形成し、
前記第１の層間絶縁膜上に、前記ソース領域またはドレイン領域の他方に電気的に接続する第２の電極を形成し、
前記第１の層間絶縁膜、前記第１の電極、及び前記第２の電極を覆って、第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜中に、前記第１の電極に達する第１のコンタクトホールを形成し、
前記第２の層間絶縁膜中に、前記第２の電極に達する第２のコンタクトホールを形成し、
前記第１の電極及び第２の電極を電解液に浸し、前記第１の電極または第２の電極の一方に電圧をかけ、前記第１の電極または第２の電極の一方を溶解させて分断領域を形成し、
前記第２の層間絶縁膜上に、前記第１あるいは第２のコンタクトホールの一方の中に、前記第１の電極または第２の電極の一方に電気的に接続されない第１の配線を形成し、
前記第２の層間絶縁膜上に、前記第１あるいは第２のコンタクトホールの他方を介して、前記第１の電極または第２の電極の他方に電気的に接続される第２の配線を形成することを特徴とする半導体装置の作製方法。
【請求項６】
基板上に、第１の島状半導体膜、第２の島状半導体膜、ゲート絶縁膜、第１のゲート電極、第２のゲート電極を形成し、
前記第１及び第２の島状半導体膜中に、一導電性を付与する不純物を添加して、前記第１の島状半導体膜中に、第１のチャネル形成領域、第１のソース領域またはドレイン領域を、前記第２の島状半導体膜中に、第２のチャネル形成領域、第２のソース領域またはドレイン領域を形成し、
前記第１及び第２の島状半導体膜、前記ゲート絶縁膜、前記第１及び第２のゲート電極を覆って、第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に、前記第１のソース領域またはドレイン領域の一方に電気的に接続される第１の電極を形成し、
前記第１の層間絶縁膜上に、前記第１のソース領域またはドレイン領域の他方に電気的に接続される第２の電極を形成し、
前記第１の層間絶縁膜上に、前記第２のソース領域またはドレイン領域の一方に電気的に接続される第３の電極を形成し、
前記第１の層間絶縁膜上に、前記第２のソース領域またはドレイン領域の他方に電気的に接続される第４の電極を形成し、
前記第１の層間絶縁膜、前記第１の電極乃至第４の電極を覆って第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜中に、前記第１の電極に達する第１のコンタクトホールを形成し、
前記第２の層間絶縁膜中に、前記第２の電極に達する第２のコンタクトホールを形成し、
前記第２の層間絶縁膜中に、前記第３の電極に達する第３のコンタクトホールを形成し、
前記第２の層間絶縁膜中に、前記第４の電極に達する第４のコンタクトホールを形成し、
前記第１の電極乃至第４の電極を電解液に浸し、前記第３の電極に電圧をかけ、前記第３の電極を溶解させて分断領域を形成し、
前記第２の層間絶縁膜上に、前記第１のコンタクトホールを介して、前記第１の電極に電気的に接続される第１の配線を形成し、
前記第２の層間絶縁膜上に、前記第２のコンタクトホールを介して、前記第２の電極に電気的に接続される第２の配線を形成し、
前記第２の層間絶縁膜上に、前記第３のコンタクトホール中に、前記第３の電極に電気的に接続されない第３の配線を形成し、
前記第２の層間絶縁膜上に、前記第４のコンタクトホールを介して、前記第４の電極に電気的に接続される第４の配線を形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項５において、
前記薄膜トランジスタは、不揮発性メモリ回路に用いられることを特徴とする半導体装置の作製方法。
【請求項８】
請求項６において、
前記第１及び第２の薄膜トランジスタは、不揮発性メモリ回路に用いられることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信など非接触手段により、交信が可能な半導体装置及びその製造方法に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識方法が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が必要とされると予想できる。その一方、バーコードによる情報認識などではバーコードリーダーがバーコードとの接触を必要とすることや、またバーコードに記録できる情報量が少ないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。
【０００３】
このような要望から、近年ＩＣを用いた無線通信が可能な半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）が開発されている。このような半導体装置ではＩＣ内のメモリ回路に記憶されている情報を、非接触手段、一般的には無線手段を用いて読み取る。このような半導体装置の実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になる。
【０００４】
上記のＩＣを用いた無線通信が可能な半導体装置を用いた個体認証システムの概要について図２、図３、図４（Ａ）〜図４（Ｂ）を用いて説明する。図２はバッグの個体情報を非接触で認識することを目的とした個体認証システムの概要を示す図である。
【０００５】
特定の個体情報を記憶した半導体装置２２１はバッグ２２４に貼り付けられている、もしくは埋め込まれている。この半導体装置２２１に対して質問器（リーダ／ライタともいう）２２３に電気的に接続されたアンテナユニット２２２より信号が送信される。その信号を受信すると半導体装置２２１はその半導体装置が持っている個体情報をアンテナユニット２２２に対して送信する。アンテナユニット２２２は送信された個体情報を質問器２２３に送り、質問器２２３は個体情報の判別をおこなう。このようにして、バッグ２２４の個体情報を質問器２２３は認識することができる。また、このシステムを用いることによって物流管理、集計、偽造品の除去などが可能になる。
【０００６】
このような半導体装置としては例えば図３に示す構成を有するものがある。このような半導体装置２００はアンテナ回路２０１、整流回路２０２、安定電源回路２０３、アンプ２０８、復調回路２１３、論理回路２０９、メモリコントロール回路２１２、メモリ回路２１１、論理回路２０７、アンプ２０６、変調回路２０５を有している。
【０００７】
また、例えばアンテナ回路２０１はアンテナコイル２４１、容量２４２によって構成される（図４（Ａ）参照）。また、例えば整流回路２０２はダイオード２４３及び２４４、容量２４５によって構成される（図４（Ｂ）参照）。
【０００８】
このようなＩＣを用いた無線通信が可能な半導体装置の動作を以下に説明する。アンテナ回路２０１で受信した無線信号はダイオード２４３及び２４４によって半波整流され、容量２４５によって平滑される。この平滑された電圧は複数のリップルを含んでいるため、安定電源回路２０３で安定化され、安定化された後の電圧を復調回路２１３、変調回路２０５、アンプ２０６、論理回路２０７、アンプ２０８、論理回路２０９、メモリ回路２１１、メモリコントロール回路２１２に供給する。
【０００９】
一方、アンテナ回路２０１で受信された信号はアンプ２０８を介して、クロック信号として、論理回路２０９に入力される。また、アンテナコイル２４１から入力された信号は復調回路２１３で復調され、データとして論理回路２０９に入力される。
【００１０】
論理回路２０９において、入力されたデータはデコードされる。質問器２２３がデータをエンコードして送信するため、それを論理回路２０９はデコードする。デコードされたデータは、メモリコントロール回路２１２に送られ、それに従いメモリ回路２１１に記憶された情報が読み出される。
【００１１】
メモリ回路２１１は電源が切れても保持できる不揮発性メモリ回路である必要があり、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などが使用される（特許文献１参照）。
【００１２】
送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯなどにより規格が設定されている。また、送受信の際の変調・復調方式も規格が設定されている。
【特許文献１】特許第３５７８０５７号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のようなＩＣを用いた無線通信が可能な半導体装置を作製するには、上記のように不揮発性メモリ回路、例えばマスクＲＯＭを形成する必要があった。
【００１４】
ところが、マスクＲＯＭ（以下、単に「ＲＯＭ」ともいう）は半導体装置の製造時以外ではデータ書き込みをおこなうことができないので、半導体装置の製造時にマスクＲＯＭを作ると同時にデータも作り込まれる。
【００１５】
個々の半導体装置のＩＤ番号等の固有データは、ＲＯＭに記憶されている。ＩＤ番号等の固有データは個々の半導体装置で全て異なる。しかしながら、一般的にＲＯＭはフォトリソグラフィを用いて作製するので、個々の半導体装置でＩＤ番号等の固有データを異ならせるためには、その都度フォトマスクを作らなければならない。そのため、全て異なるＩＤ番号等の固有データを作製するとなると、作製コスト、作成作業共に大きな負担がかかってしまう。
【００１６】
ＩＤ番号とは、個々の半導体装置を識別するための番号であり、個々の半導体装置それぞれによって異なっている。
【００１７】
そこで本発明では、異なるＩＤ番号等の固有データを有するＲＯＭが形成された、ＩＣを用いた無線通信が可能な半導体装置、並びに、このような半導体装置を作製する方法を提供する。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明では、無線通信により交信が可能な半導体装置において、配線材料を電解液に浸して電圧をかけることにより、配線材料を溶かして電気的接続を遮断した配線と、電気的接続を維持した配線を形成することにより、それぞれの半導体装置に対して異なるデータを書き込むことを特徴とする。
【００１９】
より具体的には、半導体装置内のメモリ回路のメモリセルアレイを形成するＴＦＴの、活性層に電気的に接続する電極または配線において、電解液に浸して、電気的接続を遮断させたい電極または配線に電圧をかけることにより、その電極または配線を溶解させる。これにより電気的接続を遮断した電極または配線と、電気的接続を維持した電極または配線を作り分けることが可能になる。
【００２０】
本発明において上記の半導体装置に対して異なるデータとは、それぞれの半導体装置に対応するＩＤ番号等の固有データである。
【００２１】
本発明の無線通信により交信が可能な半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）には、ＲＯＭとロジック回路が形成され、それぞれ薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を有している。
【００２２】
本発明は、基板上に、チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜と、ゲート絶縁膜と、ゲート電極と、を有する薄膜トランジスタと、前記薄膜トランジスタ上に第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され、前記ソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、前記第１の層間絶縁膜上に形成され、前記ソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、前記第１の層間絶縁膜、前記第１の電極、及び前記第２の電極上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成され、前記第１の電極または第２の電極の一方に電気的に接続される第１の配線と、前記第２の層間絶縁膜上に形成され、前記第１の電極または第２の電極の他方に電気的に接続されない第２の配線とを有し、前記第２の配線と前記第１の電極または第２の電極の他方は、前記第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されないことを特徴とする半導体装置に関するものである。
【００２３】
また本発明は、基板上に、島状半導体膜、ゲート絶縁膜、ゲート電極を形成し、前記島状半導体膜中に、一導電性を付与する不純物を添加して、島状半導体膜中に、チャネル形成領域、ソース領域またはドレイン領域を形成し、前記島状半導体膜、前記ゲート絶縁膜、前記ゲート電極を覆って、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜上に、前記ソース領域またはドレイン領域の一方に電気的に接続する第１の電極を形成し、前記第１の層間絶縁膜上に、前記ソース領域またはドレイン領域の他方に電気的に接続する第２の電極を形成し、前記第１の層間絶縁膜、前記第１の電極、及び前記第２の電極を覆って、第２の層間絶縁膜を形成し、前記第２の層間絶縁膜中に、前記第１の電極に達する第１のコンタクトホールを形成し、前記第２の層間絶縁膜中に、前記第２の電極に達する第２のコンタクトホールを形成し、前記第１の電極及び第２の電極を電解液に浸し、前記第１の電極または第２の電極の一方に電圧をかけ、前記第１の電極または第２の電極の一方を溶解させて分断領域を形成し、前記第２の層間絶縁膜上に、前記第１あるいは第２のコンタクトホールの一方の中に、前記第１の電極または第２の電極の一方に電気的に接続されない第１の配線を形成し、前記第２の層間絶縁膜上に、前記第１あるいは第２のコンタクトホールの他方を介して、前記第１の電極または第２の電極の他方に電気的に接続される第２の配線を形成することを特徴とする半導体装置の作製方法に関するものである。
【００２４】
本発明において、前記薄膜トランジスタは、不揮発性メモリ回路に用いられるものである。
【００２５】
本発明は、基板上に、第１のチャネル形成領域と、第１のソース領域またはドレイン領域を有する第１の島状半導体膜と、ゲート絶縁膜と、第１のゲート電極とを有する第１の薄膜トランジスタと、第２のチャネル形成領域と、第２のソース領域またはドレイン領域を有する第２の島状半導体膜と、前記ゲート絶縁膜と、第２のゲート電極とを有する第２の薄膜トランジスタと、前記第１及び第２の薄膜トランジスタ上に、第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され、前記第１のソース領域またはドレイン領域の一方に電気的に接続される第１の電極と、前記第１の層間絶縁膜上に形成され、前記第１のソース領域またはドレイン領域の他方に電気的に接続される第２の電極と、前記第１の層間絶縁膜上に形成され、前記第２のソース領域またはドレイン領域の一方に電気的に接続される第３の電極と、前記第１の層間絶縁膜上に形成され、前記第２のソース領域またはドレイン領域の他方に電気的に接続される第４の電極と、前記第１の層間絶縁膜、前記第１の電極乃至第４の電極上に形成された、第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成され、前記第１の電極に電気的に接続された第１の配線と、前記第２の層間絶縁膜上に形成され、前記第２の電極に電気的に接続された第２の配線と、前記第２の層間絶縁膜上に形成され、前記第３の電極に電気的に接続されない第３の配線と、前記第２の層間絶縁膜上に形成され、前記第４の電極に電気的に接続された第４の配線とを有し、前記第３の配線と前記第３の電極は、前記第２の層間絶縁膜中に形成された分断領域によって、電気的に接続されないことを特徴とする半導体装置に関するものである。
【００２６】
本発明は、基板上に、第１の島状半導体膜、第２の島状半導体膜、ゲート絶縁膜、第１のゲート電極、第２のゲート電極を形成し、前記第１及び第２の島状半導体膜中に、一導電性を付与する不純物を添加して、前記第１の島状半導体膜中に、第１のチャネル形成領域、第１のソース領域またはドレイン領域を、前記第２の島状半導体膜中に、第２のチャネル形成領域、第２のソース領域またはドレイン領域を形成し、前記第１及び第２の島状半導体膜、前記ゲート絶縁膜、前記第１及び第２のゲート電極を覆って、第１の層間絶縁膜を形成し、前記第１の層間絶縁膜上に、前記第１のソース領域またはドレイン領域の一方に電気的に接続される第１の電極を形成し、前記第１の層間絶縁膜上に、前記第１のソース領域またはドレイン領域の他方に電気的に接続される第２の電極を形成し、前記第１の層間絶縁膜上に、前記第２のソース領域またはドレイン領域の一方に電気的に接続される第３の電極を形成し、前記第１の層間絶縁膜上に、前記第２のソース領域またはドレイン領域の他方に電気的に接続される第４の電極を形成し、前記第１の層間絶縁膜、前記第１の電極乃至第４の電極を覆って第２の層間絶縁膜を形成し、前記第２の層間絶縁膜中に、前記第１の電極に達する第１のコンタクトホールを形成し、前記第２の層間絶縁膜中に、前記第２の電極に達する第２のコンタクトホールを形成し、前記第２の層間絶縁膜中に、前記第３の電極に達する第３のコンタクトホールを形成し、前記第２の層間絶縁膜中に、前記第４の電極に達する第４のコンタクトホールを形成し、前記第１の電極乃至第４の電極を電解液に浸し、前記第３の電極に電圧をかけ、前記第３の電極を溶解させて分断領域を形成し、前記第２の層間絶縁膜上に、前記第１のコンタクトホールを介して、前記第１の電極に電気的に接続される第１の配線を形成し、前記第２の層間絶縁膜上に、前記第２のコンタクトホールを介して、前記第２の電極に電気的に接続される第２の配線を形成し、前記第２の層間絶縁膜上に、前記第３のコンタクトホール中に、前記第３の電極に電気的に接続されない第３の配線を形成し、前記第２の層間絶縁膜上に、前記第４のコンタクトホールを介して、前記第４の電極に電気的に接続される第４の配線を形成することを特徴とする半導体装置の作製方法に関するものである。
【００２７】
本発明において、前記第１及び第２の薄膜トランジスタは、不揮発性メモリ回路に用いられるものである。
【００２８】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【発明の効果】
【００２９】
本発明により、個々の、ＩＣを用いた無線通信が可能な半導体装置に、異なるＩＤ番号等の固有データを付けることを容易に行うことができる。
【００３０】
これにより、ＩＣを用いた無線通信が可能な半導体装置の作製時間、作製コストを低減させることが可能となる。
【発明を実施するための最良の形態】
【００３１】
［実施の形態１］
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
本実施の形態を、図１、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｃ）、図８（Ａ）〜図８（Ｂ）、図９（Ａ）〜図９（Ｂ）、図１０、図１１、図１２、図１３、図１４、図１５を用いて説明する。
【００３３】
図１０はマスクＲＯＭの回路図であり、列デコーダ１５、行デコーダ１６、ｎチャネル型ＴＦＴ１１８〜１２１を含むメモリセルアレイ１１、ビット線（データ線）２４および２５、ワード線Ｗ１及びＷ２、高電圧電源（ＶＤＤ）２２、低電圧電源（ＶＳＳまたはＧＮＤ）２３、列スイッチＳＷ１〜ＳＷ４、列デコーダ１５により制御されるアドレス線Ｓ１およびＳ２、出力線１４および制御線１７、高電圧電源２２に電気的に接続されている配線２７および２８を有している。
【００３４】
図１は、図１０に示すメモリセルアレイ１１に含まれるＴＦＴ１１８及び１１９の断面図である。図１に示すマスクＲＯＭは、マスクＲＯＭ内に形成されるメモリセルを形成するＴＦＴのソース領域またはドレイン領域の他方と配線を電気的に接続するかどうかで、記憶状態を表すものである。ＴＦＴ１１８は配線２７に電気的に接続されており、ＴＦＴ１１９は配線２８に電気的に接続されていない。
【００３５】
なお、図１０では説明簡略化のため、４ビット分のメモリセルアレイを示しているが、本発明の不揮発性メモリ回路は、もちろん４ビットに限定されるものではない。
【００３６】
図１及び図１０において、ＴＦＴ１１８〜１２１はｎチャネル型ＴＦＴであり、図１に示すように、ＴＦＴ１１８は、活性層である島状半導体膜１３１、下層ゲート電極１０３ａ及び上層ゲート電極１０３ｂを含むゲート電極１０３を有している。ＴＦＴ１１９は、活性層である島状半導体膜１３２、下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂを含むゲート電極１０４を有している。
【００３７】
ゲート電極１０３及び１０４は、ワード線Ｗ１と電気的に接続されている。なお図１０に示すＴＦＴ１２０及び１２１もそれぞれ、ＴＦＴ１１８または１１９のいずれかと同じ構造を有しており、ＴＦＴ１２０及び１２１のゲート電極は、それぞれワード線Ｗ２と電気的に接続されている。
【００３８】
ＴＦＴ１１８のソース領域またはドレイン領域の一方、及び、ＴＦＴ１２０のソース領域またはドレイン領域の一方は、ビット線２４（配線１７５と同じ）に電気的に接続されている。またＴＦＴ１１９のソース領域またはドレイン領域の一方、及び、ＴＦＴ１２１のソース領域またはドレイン領域の一方は、ビット線２５（配線１７７に同じ）に電気的に接続されている。
【００３９】
ＴＦＴ１１８〜１２１それぞれの、ソース領域またはドレイン領域の他方は、必要に応じて、配線２７（配線１７６に同じ）または配線２８（配線１７８に同じ）を介して、高電圧電源２２に電気的に接続される。高電圧電源２２に電気的に接続されるか否かで、マスクＲＯＭの記憶状態が決定される。
【００４０】
また図１に示すように、ＴＦＴ１１８は、基板１５１上に形成された、下地膜１５３上に形成される。ＴＦＴ１１８は、島状半導体膜１３１、ゲート絶縁膜１５４、下層ゲート電極１０３ａ及び上層ゲート電極１０３ｂからなるゲート電極１０３、サイドウォール１７１ａ及び１７１ｂを有している。島状半導体膜１３１には、ソース領域またはドレイン領域の一方である領域１６３、ソース領域またはドレイン領域の他方である領域１６４、低濃度不純物領域１６２ａ及び１６２ｂ、チャネル形成領域１６１が含まれている。
【００４１】
ＴＦＴ１１９は、基板１５１上に形成された、下地膜１５３上に形成される。ＴＦＴ１１９は、島状半導体膜１３２、ゲート絶縁膜１５４、下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂからなるゲート電極１０４、サイドウォール１９１ａ及び１９１ｂを有している。島状半導体膜１３２には、ソース領域またはドレイン領域の一方である領域１８４、ソース領域またはドレイン領域の他方である領域１８３、低濃度不純物領域１８２ａ及び１８２ｂ、チャネル形成領域１８１が含まれている。
【００４２】
なお図１において、下地膜１５３は１層であるが、必要に応じて層数を決めればよい。
【００４３】
ＴＦＴ１１８及び１１９上には、第１層間絶縁膜１５５が形成され、さらに第２層間絶縁膜１５６が形成されている。
【００４４】
なお、ＴＦＴ１２０及び１２１については、ＴＦＴ１１８もしくはＴＦＴ１１９のいずれかと同様の断面構造を有している。
【００４５】
第２層間絶縁膜１５６上に、領域１６３に電気的に接続する電極１０９、領域１６４に電気的に接続する電極１１３、領域１８３に電気的に接続する電極１１４、領域１８４に電気的に接続する電極１１０が形成されている。電極１０９及び電極１１３はそれぞれ、ＴＦＴ１１８のソース電極またはドレイン電極として機能し、電極１１４及び電極１１０は、ＴＦＴ１１９のソース電極またはドレイン電極として機能する。
【００４６】
ただし電極１１０については、電極１１０を形成後に電圧をかけながら電解液に浸すことにより、部分的にエッチングされている。これにより電極１１０は、後の工程で形成される配線１７８とは電気的に接続されない。
【００４７】
第２層間絶縁膜１５６、電極１０９、電極１１３、電極１１４、電極１１０上には、第３層間絶縁膜１３５が形成される。
【００４８】
第３層間絶縁膜１３５上には、配線１７５（ビット線２４に同じ）、配線１７７（ビット線２５に同じ）、配線１７６（配線２７に同じ）、配線１７８（配線２８に同じ）が形成されている。配線１７５（ビット線２４）は、電極１０９と電気的に接続されており、配線１７７（ビット線２５）は、電極１１４と電気的に接続されており、配線１７６（配線２７）は、電極１１３に接続されている。ただし上述したように、配線１７８（配線２８）は、電極１１０とは分断されているので、電気的には接続されない。
【００４９】
図１１にマスクＲＯＭを制御するロジック回路（論理回路ともいう）のＴＦＴの断面図、図１２にその回路図を示す。ロジック回路の基本構成は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが相補的に接続されたＣＭＯＳ回路である。後述の列デコーダ及び行デコーダは、このようなＣＭＯＳ回路を用いて形成されている。図１１及び図１２ではＣＭＯＳ回路を用いたインバータを示している。
【００５０】
図１１及び図１２において、ゲート電極４４３、ゲート電極４４４は同じ材料、同じ工程で形成される。また配線４０７、配線４０４、配線４０５は、同じ材料、同じ工程で形成される。さらに電源線４３１、配線４３２、電源線４３３も同じ材料、同じ工程で形成される。ただし、もちろん必要に応じて違う工程や違う材料で形成してもよいのは言うまでもない。
【００５１】
図１１に示すように、ｎチャネル型ＴＦＴ４１１は、基板４５１上に形成された、下地膜４５３上に形成される。ＴＦＴ４１１は、活性層である島状半導体膜４１２、ゲート絶縁膜４５４、下層ゲート電極４４３ａ及び上層ゲート電極４４３ｂからなるゲート電極４４３、サイドウォール４７１ａ及び４７１ｂを有している。なお下地膜４５３は１層であるが、必要に応じて層数を決めればよい。
【００５２】
島状半導体膜４１２には、チャネル形成領域４６１、低濃度不純物領域４６２ａ及び４６２ｂ、ソース領域またはドレイン領域の一方である領域４６３、ソース領域またはドレイン領域の他方である領域４６４が形成されている。
【００５３】
ＴＦＴ４１１のソース領域またはドレイン領域の一方である領域４６３は、配線４０４に接続されており、ソース領域またはドレイン領域の他方である領域４６４は、配線４０７に接続されている。
【００５４】
ｐチャネル型ＴＦＴ４２１は、基板４５１上に形成された、下地膜４５３上に形成される。ＴＦＴ４２１は、活性層である島状半導体膜４２２、ゲート絶縁膜４５４、下層ゲート電極４４４ａ及び上層ゲート電極４４４ｂからなるゲート電極４４４、サイドウォール４９１ａ及び４９１ｂを有している。
【００５５】
島状半導体膜４２２には、チャネル形成領域４８１、ソース領域またはドレイン領域の一方である領域４８４、ソース領域またはドレイン領域の他方である領域４８３が形成されている。
【００５６】
ＴＦＴ４２１のソース領域またはドレイン領域の一方である領域４８４は、配線４０５に接続されており、ソース領域またはドレイン領域の他方である領域４８３は、配線４０７に接続されている。
【００５７】
なお本実施の形態では、ｐチャネル型ＴＦＴ４２１は、低濃度不純物領域を形成していないが、必要であれば低濃度不純物領域を形成してもよい。
【００５８】
配線４０７は、ｎチャネル型ＴＦＴ４１１のソース領域またはドレイン領域の他方である領域４６４と、ｐチャネル型ＴＦＴ４２１のソース領域またはドレイン領域の他方である領域４８３を電気的に接続している。
【００５９】
ＴＦＴ４１１及び４２１上には、第１の層間絶縁膜４５５及び第２の層間絶縁膜４５６が形成されている。
【００６０】
第２の層間絶縁膜４５６上に配線４０４、配線４０５、配線４０７が形成され、配線４０４は領域４６３に電気的に接続される。また配線４０５は、領域４８４に電気的に接続される。配線４０７は、領域４６４及び領域４８３に電気的に接続される。
【００６１】
第２の層間絶縁膜４５６、配線４０４、配線４０５、配線４０７上に、第３の層間絶縁膜４５８が形成される。
【００６２】
第３の層間絶縁膜４５８上に配線４０４に電気的に接続される電源線４３１、配線４０５に電気的に接続される電源線４３３、配線４０７に電気的に接続される配線４３２が形成される。配線４３２はインバータの出力端子になっている。またゲート電極４４３及びゲート電極４４４に電気的に接続された配線４３４が形成されており、配線４３４はインバータの入力端子となっている。
【００６３】
以上の工程により作成された本発明を有するマスクＲＯＭの動作について、図１０を用いて説明する。なお、メモリセルに記憶されたまたは書き込まれたＩＤ番号等の固有データを読み出すことができる回路であれば、以下の回路構成および動作の説明に限定されるものではない。また、図１０においては、説明の簡略化のため、４ビットのマスクＲＯＭを例に、２ビット分のメモリセルの動作説明を行うが、マスクＲＯＭのビット数、動作はこの説明に限定されるものではなく、よりビット数の多い場合でも有効であり、全てのビットのメモリセルのデータを読み出すものとする。
【００６４】
図１０に示すように、本発明を有するマスクＲＯＭは、列デコーダ１５、行デコーダ１６、ｎチャネル型ＴＦＴ１１８〜１２１を含むメモリセルアレイ１１、ビット線（データ線）２４および２５、ワード線Ｗ１及びＷ２、高電圧電源（ＶＤＤ）２２、低電圧電源（ＶＳＳまたはＧＮＤ）２３、列スイッチＳＷ１〜ＳＷ４、列デコーダ１５により制御されるアドレス線Ｓ１およびＳ２、出力線１４および制御線１７から構成されている。
【００６５】
はじめに、１ビットのメモリセルに記憶または書き込まれているＩＤ番号等の固有データを読み出すにあたり、読み出し時間の１／４を使用して、低電圧電源（ＶＳＳまたはＧＮＤ）の電位をプリチャージする動作について説明する。
【００６６】
制御線１７に読み出し時間の１／４だけ、ＳＷ３およびＳＷ４が選択された状態になり、ビット線（データ線）２４および２５が低電圧電源（ＶＳＳまたはＧＮＤ）２３に電気的に接続される信号を送る。そうすることで、ビット線（データ線）２４および２５は低電圧電源（ＶＳＳまたはＧＮＤ）になる。
【００６７】
このとき、ワード線Ｗ１及びＷ２はｎチャネル型ＴＦＴ１１８〜１２１を選択された状態にしていない。ここで、選択された状態とは、ｎチャネル型ＴＦＴ１１８〜１２１のソース端子とドレイン端子が電気的に接続されることである。
【００６８】
また、列デコーダ１５により制御されるアドレス線Ｓ１およびＳ２も列スイッチＳＷ１およびＳＷ２を選択された状態にしていない。ここで、選択された状態とは、ビット線（データ線）２４および２５と出力線１４が電気的に接続されることである。
【００６９】
なお、プリチャージする電圧であるが、回路構成、方式、論理の違い等により、本発明のように低電圧電源（ＶＳＳまたはＧＮＤ）にプリチャージする場合、高電圧電源（ＶＤＤ）にプリチャージする場合、および、それ以外の生成電圧にプリチャージする場合と様々であり、限定されるものではない。場合によって最適な電圧を選択すればよい。
【００７０】
次に、読み出し時間の残りの３／４を使用して、本発明を有するマスクＲＯＭからＩＤ番号等の固有データを読み出す動作について説明する。ここでは、読み出されたＩＤ番号等の固有データとして、高電圧電源（ＶＤＤ）と同じ電圧が出力された場合をハイ、低電圧電源（ＶＳＳまたはＧＮＤ）と同じ電圧が出力された場合をローとする。なお、読み出されたＩＤ番号等の固有データがハイなのかローなのかは、回路構成、方式、論理の違い等により異なるので、本説明に限定されない。
【００７１】
行デコーダ１６によってワード線Ｗ１が選択され、列デコーダ１５によってアドレス線Ｓ１が選択された場合、ｎチャネル型ＴＦＴ１１８が選択される。そして、ｎチャネル型ＴＦＴ１１８のソース端子とドレイン端子が電気的に接続される。つまり、ｎチャネル型ＴＦＴ１１８のソース端子とドレイン端子にあたる、ビット線（データ線）２４と高電圧電源（ＶＤＤ）２２が電気的に接続される。ビット線は高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１１８の閾値分低い電圧まで充電される。さらに、列デコーダ１５によってアドレス線Ｓ１が選択されているので、ビット線（データ線）２４と出力線１４が電気的に接続される。ここで、ビット線は高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１１８の閾値分低い電圧まで充電されているので、出力線１４も同じ電位になっていることになる。つまり、出力線１４には、高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１１８の閾値分低い電圧が出力されたことになる。
【００７２】
図示していないが、高電圧電源（ＶＤＤ）２２よりもｎチャネル型ＴＦＴ１１８の閾値分低い電圧を増幅器に通すことで、高電圧電源（ＶＤＤ）と同じ電圧を出力させる。ここで増幅器とは、電圧または電流を増大させることができる回路であり、インバータを２段接続した構成でもよいし、比較器等を用いた構成でもよい。
【００７３】
このようにして、ｎチャネル型ＴＦＴ１１８に記憶または書き込まれていたＩＤ番号等の固有データであるハイが出力線１４に出力される。
【００７４】
同様にして、行デコーダ１６によってワード線Ｗ１が選択され、列デコーダ１５によってアドレス線Ｓ２が選択された場合、ｎチャネル型ＴＦＴ１１９が選択される。ｎチャネル型ＴＦＴ１１９の一方の端子はどこにも接続されていないが、前記のプリチャージする動作によって、他方の端子であるビット線（データ線）２５が低電圧電源（ＶＳＳまたはＧＮＤ）２３になっている。つまり、ｎチャネル型ＴＦＴ１１９の一方の端子と他方の端子は低電圧電源（ＶＳＳまたはＧＮＤ）２３とほぼ同じ電圧になっている。さらに、列デコーダ１５によってアドレス線Ｓ２が選択されているので、ビット線（データ線）２５と出力線１４が電気的に接続される。つまり、出力線１４には、低電圧電源（ＶＳＳまたはＧＮＤ）２３とほぼ同じ電圧が出力されたことになる。
【００７５】
このようにして、ｎチャネル型ＴＦＴ１１９に記憶または書き込まれていたＩＤ番号等の固有データであるローが出力線１４に出力される。
【００７６】
以上により、本発明を有するマスクＲＯＭに記憶されたまたは書き込まれたＩＤ番号等の固有データを読み出すことができる。
【００７７】
以下にメモリセルアレイのＴＦＴを作製する工程について、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｃ）、図８（Ａ）〜図８（Ｂ）、図９（Ａ）〜図９（Ｂ）を用いて説明する。
【００７８】
まず図５（Ａ）に示すように、基板１５１上に下地膜１５３を成膜する。基板１５１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板、あるいは、絶縁表面に単結晶半導体層を形成したいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。また、ＰＥＴ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ））、ＰＥＳ（ｐｏｌｙ（ｅｔｈｅｒ  ｓｕｌｆｏｎｅ））、ＰＥＮ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ  Ｎａｐｈｔｈａｌａｔｅ））に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。以下、基板１５１として、ガラス基板を用いて場合について説明する。
【００７９】
下地膜１５３は基板１５１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて酸化珪素膜を１０〜１００ｎｍ（好ましくは２０〜７０ｎｍ、さらに好ましくは５０ｎｍ）、並びに、窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ、さらに好ましくは１００ｎｍ）の膜厚になるように積層して成膜する。
【００８０】
なお下地膜１５３は窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００８１】
次に下地膜１５３上に半導体膜１０１を形成する。半導体膜１０１の膜厚は２５ｎｍ〜１００ｎｍ（好ましくは３０ｎｍ〜８０ｎｍ）とする。なお半導体膜１０１は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン（Ｓｉ）だけではなくシリコンゲルマニウム（ＳｉＧｅ）も用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。本実施の形態では、半導体膜１０１として非晶質珪素膜を６６ｎｍの厚さで成膜する。
【００８２】
次に図５（Ｂ）に示すように、半導体膜１０１にレーザ照射装置から線状ビーム１１１を照射し、結晶化を行なう。
【００８３】
レーザ結晶化を行なう場合、レーザ結晶化の前に、レーザに対する半導体膜１０１の耐性を高めるために、５００℃、１時間の加熱処理を半導体膜１０１に加えてもよい。
【００８４】
レーザ結晶化は、連続発振のレーザ、または擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。
【００８５】
具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ、多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザなどが挙げられる。
【００８６】
また擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振させることができるのであれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザのようなパルス発振レーザを用いることができる。
【００８７】
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レーザと同等の効果を示すものである。
【００８８】
例えば連続発振が可能な固体レーザを用いる場合、第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。例えば、連続発振のＹＡＧレーザから射出されたレーザ光を非線形光学素子により高調波に変換して、半導体膜６０４に照射する。エネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）とすれば良い。そして走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００８９】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能なものであり、Ｑスイッチ動作やモード同期などを行うことによってパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００９０】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００９１】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅に出力が向上する。
【００９２】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【００９３】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【００９４】
上述した半導体膜１０１へのレーザ光の照射により、結晶性がより高められた結晶性半導体膜１０２が形成される。
【００９５】
次に、図５（Ｃ）に示すように結晶性半導体膜１０２を用いて島状半導体膜１３１及び１３２を形成する。この島状半導体膜１３１及び１３２は、以降の工程で形成されるＴＦＴの活性層となる。
【００９６】
なお本実施の形態では、基板１５１としてガラス基板を用いた場合について説明しているが、基板１５１としてＳＯＩ基板を用いた場合は、単結晶半導体層を島状に成形して、ＴＦＴの活性層とすればよい。
【００９７】
次に島状半導体膜１３１及び１３２にしきい値制御のための不純物を導入する。本実施の形態においてはジボラン（Ｂ２Ｈ６）をドープすることによってホウ素（Ｂ）を島状半導体膜１３１及び１３２中に導入する。
【００９８】
次に島状半導体膜１３１及び１３２上にゲート絶縁膜１５４を成膜する。ゲート絶縁膜１５４には、例えば膜厚１０〜１１０ｎｍの酸化珪素、窒化珪素または窒素を含んだ酸化珪素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。本実施の形態では、プラズマＣＶＤ法で、膜厚２０ｎｍで成膜した窒素を含む酸化珪素膜を用いてゲート絶縁膜１５４を形成する。
【００９９】
次に、ゲート絶縁膜１５４上に第１の導電膜１１５及び第２の導電膜１１６を成膜する（図６（Ａ）参照）。
【０１００】
第１の導電膜１１５及び第２の導電膜１１６として、それぞれタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を用いてもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【０１０１】
本実施の形態では、第１の導電膜１１５として窒化タンタル膜を１０〜５０ｎｍ、例えば３０ｎｍの膜厚で成膜したものと、第２の導電膜１１６としてタングステン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で成膜した積層膜を形成する。
【０１０２】
次いで、第１の導電膜１１５及び第２の導電膜１１６をエッチングして、第１の導電膜１１５から下層ゲート電極１０３ａ及び１０４ａ、第２の導電膜１１６から上層ゲート電極１０３ｂ及び１０４ｂを形成する。これにより下層ゲート電極１０３ａ及び上層ゲート電極１０３ｂを有するゲート電極１０３、並びに、下層ゲート電極１０４ａ及び上層ゲート電極１０４ｂを有するゲート電極１０４が形成される（図６（Ｂ）参照）。ただしゲート電極１０３及び１０４は積層膜ではなく、単層膜でもよい。
【０１０３】
ゲート電極１０３及び１０４は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極１０３及び１０４を接続してもよい。
【０１０４】
次いで島状半導体膜１３１及び１３２に、一導電性を付与する不純物を添加する。一導電性を付与する不純物として、ｎ型を付与する不純物であれば、リン（Ｐ）やヒ素（Ａｓ）を用いればよい。またｐ型を付与する不純物であれば、ホウ素（Ｂ）を用いればよい。
【０１０５】
本実施の形態では、まず、第１の添加工程として、ｎ型を付与する不純物を島状半導体膜１３１及び１３２に添加する（図６（Ｃ）参照）。具体的には、フォスフィン（ＰＨ３）を用いて、リン（Ｐ）を、印加電圧を４０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１５ｃｍ−２として島状半導体膜１３１及び１３２中に導入する。本実施の形態では、フォスフィンを用いて、印加電圧６０ｋｅＶ、ドーズ量２．６×１０−１３ｃｍ−２でリンを島状半導体膜１３１及び１３２中に添加する。これにより不純物領域１２５〜１２８が形成される。またこの不純物導入の際にチャネル形成領域１６１及び１８１となる領域が決定される。
【０１０６】
その後図７（Ａ）に示すように、ゲート電極１０３及び１０４の側面を覆うように、絶縁膜、いわゆるサイドウォール１７１及び１９１を形成する。すなわちゲート電極１０３の側面にサイドウォール１７１（１７１ａ及び１７１ｂ）、ゲート電極１０４の側面にサイドウォール１９１（１９１ａ及び１９１ｂ）を形成する。
【０１０７】
サイドウォール１７１及び１９１は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、プラズマＣＶＤ法により酸化珪素膜を膜厚５０〜２００ｎｍ、好ましくは１００ｎｍで成膜し、次いで酸化珪素膜をエッチングすることにより、テーパー状のサイドウォール１７１及び１９１を形成する。またサイドウォール１７１及び１９１は窒素を含む酸化珪素膜を用いて形成してもよい。
【０１０８】
またサイドウォール１７１及び１９１の端部はテーパー形状を有さなくともよく、矩形状であってもよい。
【０１０９】
次いで第２の添加工程として、島状半導体膜１３１及び１３２中に、フォスフィン（ＰＨ３）を用いて、印加電圧１０〜５０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量５．０×１０１４〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入する。
【０１１０】
この第２の添加工程において、ゲート電極１０３、サイドウォール１７１をマスクとして、島状半導体膜１３１にリンが導入され、島状半導体膜１３１中にソース領域またはドレイン領域の一方の領域１６３、ソース領域またはドレイン領域の他方の領域１６４、さらには低濃度不純物領域１６２ａ及び１６２ｂが形成される。同様に、ゲート電極１０４、サイドウォール１９１をマスクとして、島状半導体膜１３２にリンが導入され、島状半導体膜１３２中にソース領域またはドレイン領域の一方の領域１８３、ソース領域またはドレイン領域の他方の領域１８４、さらには低濃度不純物領域１８２ａ及び１８２ｂが形成される。
【０１１１】
本実施の形態においては、ｎチャネル型ＴＦＴ１１８のソース領域及びドレイン領域である領域１６３及び領域１６４、ｎチャネル型ＴＦＴ１１９のソース領域及びドレイン領域である領域１８３及び領域１８４それぞれには、１×１０１９〜５×１０２１ｃｍ−３の濃度でリン（Ｐ）が含まれることとなる。
【０１１２】
またｎチャネル型ＴＦＴ１１８の低濃度不純物領域１６２ａ及び１６２ｂ、ｎチャネル型ＴＦＴ１１９の低濃度不純物領域１８２ａ及び１８２ｂのそれぞれには、１×１０１８〜５×１０１９ｃｍ−３の濃度でリン（Ｐ）が含まれる。
【０１１３】
次いで、島状半導体膜１３１及び１３２、ゲート絶縁膜１５２、ゲート電極１０３及び１０４、サイドウォール１７１及び１９１を覆って、第１層間絶縁膜１５５を形成する（図７（Ｃ）参照）。
【０１１４】
第１層間絶縁膜１５５としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。もちろん、第１層間絶縁膜１５５は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１１５】
本実施の形態では、窒素を含む酸化珪素膜をプラズマＣＶＤ法により５０ｎｍ形成し、レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【０１１６】
次にプラズマＣＶＤ法により窒化珪素膜を１００ｎｍ形成し、更に酸化珪素膜を６００ｎｍ形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び酸化珪素膜の積層膜が第１層間絶縁膜１５５である。
【０１１７】
次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。
【０１１８】
次に第１層間絶縁膜１５５を覆って、第２層間絶縁膜１５６を形成する。
【０１１９】
第２層間絶縁膜１５６としては、ＣＶＤ法、スパッタリング法、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法等により、珪素の酸化物や珪素の窒化物等の無機材料を用いることができる。本実施の形態では、第２層間絶縁膜１５６として酸化珪素膜を成膜する。
【０１２０】
また第２層間絶縁膜１５６として、シロキサンを用いた絶縁膜を形成してもよい。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成されるものであり、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１２１】
なお、第２層間絶縁膜１５６上にパシベーション膜を形成してもよい。パシベーション膜としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜または窒素を含む酸化珪素膜、炭素を主成分とする薄膜（例えばダイヤモンドライクカーボン膜（ＤＬＣ膜）、窒化炭素膜（ＣＮ膜））などを用いることができる。
【０１２２】
次いで第２層間絶縁膜１５６上に導電膜を成膜し、それを用いて、ソース電極またはドレイン電極となる電極１０９、電極１１３、電極１１４、電極１１０を形成する（図８（Ａ）参照）。
【０１２３】
ＴＦＴ１１８のソース電極またはドレイン電極の一方である電極１０９は領域１６３に、ソース電極またはドレイン電極の他方である電極１１３は領域１６４にそれぞれ電気的に接続される。ＴＦＴ１１９のソース電極またはドレイン電極の一方である電極１１４は領域１８３に、ソース電極またはドレイン電極の他方である電極１１０は領域１８４に電気的に接続される。
【０１２４】
本実施の形態では、電極１０９、電極１１３、電極１１４、電極１１０として、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。電極１０９、電極１１３、電極１１４、電極１１０は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、電極１０９、電極１１３、電極１１４、電極１１０を形成する材料として最適である。またアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。
【０１２５】
本実施の形態では、チタン膜（Ｔｉ）、窒化チタン膜、アルミニウム膜（Ａｌ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、５０ｎｍ、５００ｎｍ、１００ｎｍに積層したものを用いて、電極１０９、電極１１３、電極１１４、電極１１０を形成する。
【０１２６】
また電極１０９、電極１１３、電極１１４、電極１１０はそれぞれ、電極と配線を同じ材料で同一工程で形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
【０１２７】
次いで、電極１０９、電極１１３、電極１１４、電極１１０上、並びに、第２層間絶縁膜１５６上に、あるいはパシベーション膜を形成していればパシベーション膜上に、第３層間絶縁膜１３５を形成する（図８（Ｂ）参照）。第３層間絶縁膜１３５は第２層間絶縁膜１５６と同様の材料を用いて形成すればよい。
【０１２８】
第３層間絶縁膜１３５中に、電極１０９に到達するコンタクトホール１６５、電極１１３に到達するコンタクトホール１６６、電極１１４に到達するコンタクトホール１６７、電極１１０に到達するコンタクトホール１６８を形成する（図９（Ａ）参照）。
【０１２９】
次いで、基板全体を電解液に浸す。電解液は電極１０９、電極１１３、電極１１４、電極１１０の材料を溶解させる電解液を選べばよい。例えば、電極１０９、電極１１３、電極１１４、電極１１０の材料としてアルミニウムを用いた場合は、電解液として水酸化カリウムあるいはリン酸塩を用いることができる。ただし電解液に浸すのは必ずしも基板全体でなくてもよく、電極を溶解させうる程度に電解液に電極が浸されていればよい。
【０１３０】
表１に電極１０９、電極１１３、電極１１４、電極１１０を形成するための材料とその材料に対する電解液の組み合わせの例を示す。
【０１３１】
【表１】
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【０１３２】
電極を電解液に浸し、電極に電圧をかけると、電極表面の金属がイオンとして電解液中に溶け出し、電極材料が溶解する。図９（Ｂ）に示すように、電極１１０の一部が溶解して分断領域１６９が形成される。なお、このとき電極１１４が溶解しないようにするため、ＴＦＴ１１９はノーマリーオフであることが好ましい。または、電極１１４に到達するコンタクトホールは、分断領域１６９を形成した後に形成してもよい。
【０１３３】
次いで図１に示すように、第３層間絶縁膜１３５上に、電極１０９に電気的に接続される配線１７５、電極１１３に電気的に接続される配線１７６、電極１１４に電気的に接続される配線１７７が形成される。
【０１３４】
第３層間絶縁膜１３５上かつ電極１１０の上方に、配線１７８が形成されるが、配線１７８は分断領域１６９に達するように形成されるため、配線１７８と電極１１０は電気的に接続されない。
【０１３５】
なお、配線１７５〜１７８は、上述した、電極１０９等を形成する材料のうちのいずれかを用いて形成すればよい。
【０１３６】
以上によりメモリセルアレイのＴＦＴが形成される。なおロジック回路のＴＦＴもメモリセルアレイのＴＦＴと同様に形成してもよいし、別の基板に形成した後に、剥離してメモリセルアレイのＴＦＴに電気的に接続させてもよい。
【０１３７】
本発明により、異なるＩＤ番号の情報を有するマスクＲＯＭのメモリセルを容易に形成することができるので、ＩＣを用いた無線通信が可能な半導体装置の作製時間、作製コストを低減させることが可能となる。
【０１３８】
図１３は本発明のメモリセルアレイを含むマスクＲＯＭの上面図を示す。マスクＲＯＭ９００には、本発明のメモリセルアレイ９２０（図１０のメモリセルアレイ１１に同じ）が形成され、上述のロジック回路のＴＦＴを用いて、列デコーダ９２１（図１０の列デコーダ１５に同じ）及び行デコーダ９２２（図１０の行デコーダ１６に同じ）が形成される。
【０１３９】
図１３のマスクＲＯＭ９００を有する、ＩＣを用いた無線通信が可能な半導体装置の例を図１４に示す。なお図１４に示す半導体装置は一例であり、本発明は図１４に示す構成に限定されない。
【０１４０】
図１４に示す半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）９３１は、アンテナ９１７、高周波回路９１４、電源回路９１５、リセット回路９１１、整流回路９０６、復調回路９０７、アナログアンプ９０８、クロック発生回路９０３、変調回路９０９、信号出力制御回路９０１、ＣＲＣ回路９０２、コード抽出回路９０４、コード判定回路９０５およびマスクＲＯＭ９００の回路ブロックを有する。また、電源回路９１５は、整流回路９１３および保持容量９１２の回路ブロックを有する。さらに、マスクＲＯＭ９００は、図１３に示すように、メモリセルアレイ９２０、列デコーダ９２１および行デコーダ９２２を有する。
【０１４１】
そして図９（Ｂ）に示す電極１１０を溶解させて分断領域１６９を形成する工程においては、図１５に示す回路９５１及びコンピュータ９５５がメモリセルアレイ９２０に接続されている。回路９５１はメモリセルアレイ９２０と同じ基板上に形成してもよいし、外付けにしてもよい。
【０１４２】
回路９５１には、メモリセルアレイ９２０のそれぞれのＴＦＴに対応したＴＦＴが形成されている。回路９５１は、コンピュータ９５５からの信号により、メモリセルアレイ９２０中の個々の配線（電極）に選択的に狙いの電圧を加えられるものとする。この電圧を加えた状態にて、基板を電解液に浸し、電解液と配線材料を考慮した、配線溶出条件の電圧を配線に加えることにより、開口部の配線が電解液に溶出する。このようにして基板面内の個々の配線（電極）が選択的に分断される。
【０１４３】
またコンピュータ９５５に接続し、開口部まで達する回路９５１の一部は、基板表面のスペース確保のため、裏面に形成してもよい。このとき、基板には表面から裏面に達する開口部が設けられ、配線を貫通させて繋ぐことになる。
【０１４４】
本発明により、ＩＣを用いた無線通信が可能な半導体装置に、異なるＩＤ番号等の固有データを付けることを容易に行うことができる。特に大面積基板内に無線通信が可能な半導体装置を大量に作成する際に、タクトやコストを低減させることが可能となる。
【０１４５】
なお本実施の形態は、必要であれば他の実施の形態及び実施例のいずれの記載と組み合わせることが可能である。
【０１４６】
［実施の形態２］
本実施の形態では、メモリセルアレイのＴＦＴ及びロジック回路のＴＦＴを同一基板に作製する工程について、図１６（Ａ）〜図１６（Ｄ）、図１７（Ａ）〜図１７（Ｃ）、図１８（Ａ）〜図１８（Ｃ）、図１９（Ａ）〜図１９（Ｂ）、図２０（Ａ）〜図２０（Ｂ）を用いて説明する。
【０１４７】
まず図１６（Ａ）に示すように、基板６０１上に下地膜６０２を成膜する。基板６０１には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板、あるいは、絶縁表面に単結晶半導体層を形成したいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。また、ＰＥＴ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ））、ＰＥＳ（ｐｏｌｙ（ｅｔｈｅｒ  ｓｕｌｆｏｎｅ））、ＰＥＮ（ｐｏｌｙ（ｅｔｈｙｌｅｎｅ  Ｎａｐｈｔｈａｌａｔｅ））に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。以下、基板６０１として、ガラス基板を用いる場合について説明する。
【０１４８】
下地膜６０２は基板６０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いて酸化珪素膜を１０〜１００ｎｍ（好ましくは２０〜７０ｎｍ、さらに好ましくは５０ｎｍ）、並びに、窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ、さらに好ましくは１００ｎｍ）の膜厚になるように積層して成膜する。
【０１４９】
なお下地膜６０２は窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【０１５０】
次に下地膜６０２上に半導体膜６０４を形成する。半導体膜６０４の膜厚は２５ｎｍ〜１００ｎｍ（好ましくは３０ｎｍ〜８０ｎｍ、）とする。なお半導体膜６０４は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン（Ｓｉ）だけではなくシリコンゲルマニウム（ＳｉＧｅ）も用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。本実施の形態では、半導体膜６０４として非晶質珪素膜を６６ｎｍの厚さで成膜する。
【０１５１】
次に図１６（Ｂ）に示すように、半導体膜６０４にレーザ照射装置から線状ビーム６０３を照射し、結晶化を行なう。
【０１５２】
レーザ結晶化を行なう場合、レーザ結晶化の前に、レーザに対する半導体膜６０４の耐性を高めるために、５００℃、１時間の加熱処理を半導体膜６０４に加えてもよい。
【０１５３】
レーザ結晶化は、連続発振のレーザ、または擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。
【０１５４】
具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ２レーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ、多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザなどが挙げられる。
【０１５５】
また擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振させることができるのであれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザのようなパルス発振レーザを用いることができる。
【０１５６】
このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レーザと同等の効果を示すものである。
【０１５７】
例えば連続発振が可能な固体レーザを用いる場合、第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。例えば、連続発振のＹＡＧレーザから射出されたレーザ光を非線形光学素子により高調波に変換して、半導体膜６０４に照射する。エネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）とすれば良い。そして走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【０１５８】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒレーザ、Ｋｒレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能なものであり、Ｑスイッチ動作やモード同期などを行うことによってパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１５９】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【０１６０】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅に出力が向上する。
【０１６１】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。
【０１６２】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【０１６３】
上述した半導体膜６０４へのレーザ光の照射により、結晶性がより高められた結晶性半導体膜６０５が形成される。
【０１６４】
次に、図１６（Ｃ）に示すように結晶性半導体膜６０５を用いて島状半導体膜６１１〜６１４を形成する。この島状半導体膜６１１〜６１４は、以降の工程で形成されるＴＦＴの活性層となる。
【０１６５】
なお本実施の形態では、基板６０１としてガラス基板を用いた場合について説明しているが、基板６０１としてＳＯＩ基板を用いた場合は、単結晶半導体層を島状に成形して、ＴＦＴの活性層とすればよい。
【０１６６】
次に島状半導体膜６１１〜６１４にしきい値制御のための不純物を導入する。本実施の形態においてはジボラン（Ｂ２Ｈ６）をドープすることによってホウ素（Ｂ）を島状半導体膜６１１〜６１４中に導入する。
【０１６７】
次に島状半導体膜６１１〜６１４上にゲート絶縁膜６１５を成膜する。ゲート絶縁膜６１５には、例えば膜厚１０〜１１０ｎｍの酸化珪素、窒化珪素または窒素を含んだ酸化珪素等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。本実施の形態では、プラズマＣＶＤ法で、膜厚２０ｎｍで成膜した窒素を含む酸化珪素膜を用いてゲート絶縁膜６１５を形成する。
【０１６８】
次に、ゲート絶縁膜６１５上に導電膜を成膜した後、導電膜を用いて、ゲート電極６２１〜６２４を形成する。
【０１６９】
ゲート電極６２１〜６２４は、導電膜を単層または２層以上積層させた構造を用いて形成する。導電膜を２層以上積層させている場合は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極６２１〜６２４を形成してもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。本実施の形態では、下層ゲート電極６２１ａ〜６２４ａとして窒化タンタル膜を１０〜５０ｎｍ、例えば３０ｎｍの膜厚で成膜したものと、上層ゲート電極６２１ｂ〜６２４ｂとしてタングステン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で成膜した積層膜を用いて、ゲート電極６２１〜６２４を形成する。
【０１７０】
ゲート電極６２１〜６２４は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極６２１〜６２４を接続してもよい。
【０１７１】
次いで島状半導体膜６１１〜６１３に、一導電性を付与する不純物を添加する。なおこの添加工程の際に、島状半導体膜６１４及びゲート電極６２４、すなわちｐチャネル型ＴＦＴ６９４となる領域は、レジスト６１８によって覆われており、一導電性を付与する不純物は島状半導体膜６１４中には添加されない。
【０１７２】
一導電性を付与する不純物として、ｎ型を付与する不純物であれば、リン（Ｐ）やヒ素（Ａｓ）を用いればよい。またｐ型を付与する不純物であれば、ホウ素（Ｂ）を用いればよい。
【０１７３】
本実施の形態では、まず、第１の添加工程として、ｎ型を付与する不純物を島状半導体膜６１１〜６１３に添加する（図１６（Ｄ）参照）。具体的には、フォスフィン（ＰＨ３）を用いて、リン（Ｐ）を、印加電圧を４０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１５ｃｍ−２として島状半導体膜６１１〜６１３中に導入する。本実施の形態では、フォスフィンを用いて、印加電圧６０ｋｅＶ、ドーズ量２．６×１０−１３ｃｍ−２でリンを島状半導体膜６１１〜６１３中に添加する。この不純物導入の際にチャネル形成領域６３１、６４１、６５１となる領域が決定される。
【０１７４】
その後図１７（Ａ）に示すように、ゲート電極６２１から６２４の側面を覆うように、絶縁膜、いわゆるサイドウォール６２６〜６２９を形成する。すなわちゲート電極６２１の側面にサイドウォール６２６（６２６ａ及び６２６ｂ）、ゲート電極６２２の側面にサイドウォール６２７（６２７ａ及び６２７ｂ）、ゲート電極６２３の側面にサイドウォール６２８（６２８ａ及び６２８ｂ）、ゲート電極６２４の側面にサイドウォール６２９（６２９ａ及び６２９ｂ）を形成する。
【０１７５】
サイドウォール６２６〜６２９は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、プラズマＣＶＤ法により酸化珪素膜を膜厚５０〜２００ｎｍ、好ましくは１００ｎｍで成膜し、次いで酸化珪素膜をエッチングすることにより、テーパー状のサイドウォール６２６〜６２９を形成する。またサイドウォール６２６〜６２９は窒素を含む酸化珪素膜を用いて形成してもよい。
【０１７６】
またサイドウォール６２６〜６２９の端部はテーパー形状を有さなくともよく、矩形状であってもよい。
【０１７７】
次に図１７（Ｂ）に示すように、島状半導体膜６１４、ゲート電極６２４、サイドウォール６２９、すなわち後にｐチャネル型ＴＦＴ６９４となる領域を覆って、レジスト６１６を形成する。
【０１７８】
次いで第２の添加工程として、島状半導体膜６１１〜６１３中に、フォスフィン（ＰＨ３）を用いて、印加電圧１０〜５０ｋｅＶ、例えば２０ｋｅＶ、ドーズ量５．０×１０１４〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入する。
【０１７９】
この第２の添加工程において、ゲート電極６２１、サイドウォール６２６をマスクとして、島状半導体膜６１１にリンが導入され、島状半導体膜６１１中にソース領域またはドレイン領域の一方の領域６３３、ソース領域またはドレイン領域の他方の領域６３４、さらには低濃度不純物領域６３２ａ及び６３２ｂが形成される。同様に、ゲート電極６２２、サイドウォール６２７をマスクとして、島状半導体膜６１２にリンが導入され、島状半導体膜６１２中にソース領域またはドレイン領域の一方の領域６４３、ソース領域またはドレイン領域の他方の領域６４４、さらには低濃度不純物領域６４２ａ及び６４２ｂが形成される。さらにゲート電極６２３、サイドウォール６２８をマスクとして、島状半導体膜６１３にリンが導入され、島状半導体膜６１３中にソース領域またはドレイン領域の一方の領域６５３、ソース領域またはドレイン領域の他方の領域６５４、さらには低濃度不純物領域６５２ａ及び６５２ｂが形成される。
【０１８０】
本実施の形態においては、ｎチャネル型ＴＦＴ６９１のソース領域及びドレイン領域である領域６３３及び領域６３４、ｎチャネル型ＴＦＴ６９２のソース領域及びドレイン領域である領域６４３及び領域６４４、ｎチャネル型ＴＦＴ６９３のソース領域及びドレイン領域である領域６５３及び領域６５４それぞれには、１×１０１９〜５×１０２１ｃｍ−３の濃度でリン（Ｐ）が含まれることとなる。
【０１８１】
またｎチャネル型ＴＦＴ６９１の低濃度不純物領域６３２ａ及び６３２ｂ、ｎチャネル型ＴＦＴ６９２の低濃度不純物領域６４２ａ及び６４２ｂ、ｎチャネル型ＴＦＴ６９３の低濃度不純物領域６５２ａ及び６５２ｂのそれぞれには、１×１０１８〜５×１０１９ｃｍ−３の濃度でリン（Ｐ）が含まれる。
【０１８２】
次いでさらにレジスト６１６を除去し、島状半導体膜６１１〜６１３、ゲート電極６２１〜６２３、サイドウォール６２６〜６２８、すなわちｎチャネル型ＴＦＴ６９１〜６９３となる領域を覆ってレジスト６１７を形成する。
【０１８３】
ｐチャネル型ＴＦＴ６９４を作製するために、上記一導電型を付与する不純物と逆の導電型を付与する不純物、すなわちｐ型を付与する不純物を島状半導体膜６１４に添加する。具体的には、ジボラン（Ｂ２Ｈ６）を用いて印加電圧６０〜１００ｋｅＶ、例えば８０ｋｅＶ、ドーズ量１×１０１３〜５×１０１５ｃｍ−２、例えば３×１０１５ｃｍ−２の条件で、島状半導体膜６１４中にホウ素（Ｂ）を導入する。これによりｐチャネル型ＴＦＴのソース領域及びドレイン領域である領域６６３及び領域６６４、またこの不純物導入の際にチャネル形成領域６６１が形成される（図１７（Ｃ）参照）。
【０１８４】
なおｐチャネル型ＴＦＴ６９４について、ホウ素の導入に際しては、印加電圧が高いために、サイドウォール６２９及びゲート絶縁膜６１５を通しても、領域６６３及び領域６６４を形成するために十分なホウ素が島状半導体膜６１４中に添加される。
【０１８５】
ｐチャネル型ＴＦＴ６９４のソース領域及びドレイン領域である領域６６３及び６６４には、それぞれ１×１０１９〜５×１０２１ｃｍ−３の濃度でボロン（Ｂ）が含まれる。
【０１８６】
次いでレジスト６１７を除去し、島状半導体膜６１１〜６１４、ゲート絶縁膜６１５、ゲート電極６２１〜６２４、サイドウォール６２６〜６２９を覆って、第１層間絶縁膜６７１を形成する。
【０１８７】
第１層間絶縁膜６７１としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。もちろん、第１層間絶縁膜６７１は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１８８】
本実施の形態では、窒素を含む酸化珪素膜をプラズマＣＶＤ法により５０ｎｍ形成し、レーザ照射方法によって不純物を活性化する。又は窒素を含む酸化珪素膜形成後、窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【０１８９】
次にプラズマＣＶＤ法により窒化珪素膜を１００ｎｍ形成し、更に酸化珪素膜を６００ｎｍ形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び酸化珪素膜の積層膜が第１層間絶縁膜６７１である。
【０１９０】
次に全体を４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。
【０１９１】
次に第１層間絶縁膜６７１を覆って、第２層間絶縁膜６７２を形成する（図１８（Ａ）参照）。
【０１９２】
第２層間絶縁膜６７２としては、ＣＶＤ法、スパッタリング法、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法等により、珪素の酸化物や珪素の窒化物等の無機材料を用いることができる。本実施の形態では、第２層間絶縁膜６７２として酸化珪素膜を成膜する。
【０１９３】
また第２層間絶縁膜６７２として、シロキサンを用いた絶縁膜を形成してもよい。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成されるものであり、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１９４】
なお、第２層間絶縁膜６７２上に第３層間絶縁膜を形成してもよい。第３の層間絶縁膜としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜または窒素を含む酸化珪素膜、炭素を主成分とする薄膜（例えばダイヤモンドライクカーボン膜（ＤＬＣ膜）、窒化炭素膜（ＣＮ膜））などを用いることができる。
【０１９５】
次いで、第１層間絶縁膜６７１及び第２層間絶縁膜６７２中に、島状半導体膜６１１、６１２、６１３、６１４それぞれとの電気的接続を行うためのコンタクトホールを形成する。
【０１９６】
第１層間絶縁膜６７１及び第２層間絶縁膜６７２に、島状半導体膜６１１の領域６３３に到達するコンタクトホール６７３、島状半導体膜６１１の領域６３４に到達するコンタクトホール６７４、島状半導体膜６１２の領域６４３に到達するコンタクトホール６７５、島状半導体膜６１２の領域６４４に到達するコンタクトホール６７６、島状半導体膜６１３の領域６５３に到達するコンタクトホール６７７、島状半導体膜６１３の領域６５４に到達するコンタクトホール６７８、島状半導体膜６１４の領域６６３に到達するコンタクトホール６７９、島状半導体膜６１４の領域６６４に到達するコンタクトホール６８０を形成する（図１８（Ｂ）参照）。
【０１９７】
またコンタクトホール６７３〜６８０は、１つのコンタクトホールによって構成されていてもよいし、複数のコンタクトホールによって構成されていてもよい。
【０１９８】
次いで第２層間絶縁膜６７２上に導電膜を成膜し、それを用いて、ソース電極またはドレイン電極６８１、６８２、６８３、６８４、６８５、６８６、６８７を形成する（図１８（Ｃ）参照）。
【０１９９】
ＴＦＴ６９１のソース電極またはドレイン電極の一方である電極６８１は領域６３３に、ソース電極またはドレイン電極の他方である電極６８２は、領域６３４に電気的に接続される。ＴＦＴ６９２のソース電極またはドレイン電極の一方である電極６８３は領域６４３に電気的に接続される。ＴＦＴ６９２のソース電極またはドレイン電極の他方である電極６８４は領域６４４に電気的に接続される。
【０２００】
ＴＦＴ６９３のソース電極またはドレイン電極の一方である電極６８５は領域６５３に、電気的に接続されている。ＴＦＴ６９３のソース電極またはドレイン電極の他方であり、ＴＦＴ６９４のソース電極またはドレイン電極の一方である電極６８６は、領域６５４及び領域６６３に電気的に接続される。ＴＦＴ６９４のソース電極またはドレイン電極の他方である電極６８７は、領域６６４に電気的に接続される。これによりＴＦＴ６９３及び６９４はＣＭＯＳ回路６９５を構成している。
【０２０１】
本実施の形態では、電極６８１〜６８７として、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。電極６８１〜６８７は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、電極６８１〜６８７を形成する材料として最適である。またアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。
【０２０２】
本実施の形態では、チタン膜（Ｔｉ）、窒化チタン膜、アルミニウム膜（Ａｌ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、５０ｎｍ、５００ｎｍ、１００ｎｍに積層したものを用いて、電極６８１〜６８７を形成する。
【０２０３】
また電極６８１〜６８７はそれぞれ、電極と配線を同じ材料で同一工程で形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
【０２０４】
次いで、電極６８１〜６８７上、並びに、層間絶縁膜６７２上に、あるいはパシベーション膜を形成していればパシベーション膜上に、層間絶縁膜６９７を形成する（図１９（Ａ）参照）。層間絶縁膜６９７は層間絶縁膜６７２と同様の材料を用いて形成すればよい。
【０２０５】
層間絶縁膜６７２中に、電極６８１に到達するコンタクトホール８５１、電極６８２に到達するコンタクトホール８５２、電極６８３に到達するコンタクトホール８５３、電極６８４に到達するコンタクトホール８５４、電極６８５に到達するコンタクトホール８５５、電極６８６に到達するコンタクトホール８５６、電極６８７に到達するコンタクトホール８５７を形成する（図１９（Ｂ）参照）。
【０２０６】
次いで、基板全体を電解液に浸す。電解液は電極６８１〜６８７の材料を溶解させる電解液を選べばよい。電極６８１〜６８７を形成するための材料とその材料に対する電解液の組み合わせは、実施の形態１で述べた表１から選べばよい。ただし電解液に浸すのは必ずしも基板全体でなくてもよく、電極を溶解させうる程度に電解液に電極が浸されていればよい。
【０２０７】
電極を電解液に浸し、電極に電圧をかけると、電極表面の金属がイオンとして電解液中に溶け出し、電極材料が溶解する。図２０（Ａ）に示すように、電極６８３の一部が溶解して分断領域８６０が形成される。
【０２０８】
次いで図２０（Ｂ）に示すように、層間絶縁膜６９７上に、電極６８１に電気的に接続される配線８７１、電極６８２に電気的に接続される配線８７２、電極６８４に電気的に接続される配線８７４、電極６８５に電気的に接続される配線８７５、電極６８６に電気的に接続される配線８７６、電極６８７に電気的に接続される配線８７７が形成される。
【０２０９】
層間絶縁膜６７２上の、電極６８３の上方に、配線８７３が形成されるが、配線８７３は分断領域８６０に達するように形成されるため、配線８７３と電極６８３は電気的に接続されない。
【０２１０】
なお、配線８７１〜８７７は、上述した、電極６８１等を形成する材料のうちのいずれかを用いて形成すればよい。
【０２１１】
以上により、同一基板上にメモリセルアレイのＴＦＴ及びロジック回路のＴＦＴが形成される。
【０２１２】
なお本実施の形態は、必要であれば他の実施の形態及び実施例と組み合わせることが可能である。
【０２１３】
［実施の形態３］
本実施の形態では、実施の形態１及び実施の形態２と異なるＩＣを用いた無線通信が可能な半導体装置の作製方法について、図１４、図２１（Ａ）〜図２１（Ｂ）、図２２（Ａ）〜図２２（Ｂ）、図２３を用いて説明する。なお本実施の形態において、実施の形態１及び実施の形態２と同じものは同じ符号を用いるものとする。
【０２１４】
まず実施の形態２の記載に基づいて、図２０（Ｂ）に示す半導体装置を作製する。ただし、下地膜６０２に代えて、剥離層８０２、第１の下地膜８０３、第２の下地膜８０４を形成する。
【０２１５】
剥離層８０２は、非晶質半導体膜、多結晶半導体膜、セミアモルファス半導体膜を用いて形成する。例えば、非晶質シリコン、多結晶シリコン、単結晶シリコン、セミアモルファスシリコン等、シリコンを主成分とする層を用いることができる。剥離層８０２は、スパッタ法、プラズマＣＶＤ法等を用いて形成することができる。本実施の形態では、膜厚５００ｎｍ程度の非晶質シリコンをスパッタ法で形成し、剥離層８０２として用いる。
【０２１６】
なおセミアモルファス半導体膜（以下ＳＡＳ膜ともいう）とは、非晶質半導体膜と結晶構造を有する半導体（単結晶、多結晶を含む）膜の中間的な構造の半導体を含む膜である。このセミアモルファス半導体膜は、自由エネルギー的に安定な第３の状態を有する半導体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。
【０２１７】
また、未結合手（ダングリングボンド）を終端化させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。
【０２１８】
本明細書では便宜上、上記の半導体膜をセミアモルファス半導体（ＳＡＳ）膜と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。なお微結晶半導体膜（マイクロクリスタル半導体膜）もセミアモルファス半導体膜に含まれる。
【０２１９】
セミアモルファス半導体膜として、代表的な物にセミアモルファスシリコン膜が挙げられる。セミアモルファスシリコン膜は、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。
【０２２０】
またセミアモルファスシリコン膜はシリコンを含む気体をグロー放電分解することにより得ることができる。代表的なシリコンを含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、このシリコンを含む気体を希釈して用いることで、セミアモルファスシリコン膜の形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲でシリコンを含む気体を希釈することが好ましい。またさらに、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
【０２２１】
また第１の下地膜８０３及び第２の８０４は、酸化珪素膜、窒化珪素膜または酸素を含む窒化珪素膜、窒素を含む酸化珪素膜などの絶縁膜により形成する。本実施の形態では、第１の下地膜８０３として酸素を含む窒化珪素膜を１０〜２００ｎｍ、第２の下地膜８０４として窒素を含む酸化珪素膜を５０〜２００ｎｍの厚さに順に積層形成する。
【０２２２】
実施の形態２の記載に基づいて、配線８７１〜８７７まで形成したら、層間絶縁膜６９７上に層間絶縁膜８０６を形成し、アンテナとして機能する電極８１１〜８１６を形成する。アンテナとして機能する電極８１１〜８１６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２２３】
そしてアンテナとして機能する電極８１１〜８１６を覆うように、層間絶縁膜８０６上に保護層８０７を形成する。保護層８０７は、後に剥離層８０２をエッチングにより除去する際に、アンテナとして機能する電極８１１〜８１６を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層８０７を形成することができる（図２１（Ａ）参照）。
【０２２４】
次に、剥離層８０２を分離するための溝８０８を形成する（図２１（Ｂ）参照）。溝８０８は、剥離層８０２が露出する程度であれば良い。溝８０８の形成は、エッチング、ダイシング、スクライビング、あるいはレーザ照射法などを用いることができる。
【０２２５】
次に、剥離層８０２をエッチングにより除去する（図２２（Ａ）参照）。本実施の形態では、エッチングガスとしてフッ化ハロゲンを用い、該ガスを溝８０８から導入する。本実施の形態では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行う。また、ＣｌＦ３ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ３等のフッ化ハロゲンを用いることで、剥離層８０２が選択的にエッチングされ、基板６０１を剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
【０２２６】
次に、剥離されたＴＦＴ６９１及び６９２を含むメモリセルアレイ、並びに、ＴＦＴ６９３及び６９４を含むロジック回路を、接着材８２２を用いて支持体８２１に貼り合わせる（図２２（Ｂ）参照）。接着材８２２は、支持体８２１と第１の下地膜８０３とを貼り合わせることができる材料を用いる。接着材８２２は、例えば反応硬化型接着材、熱硬化型接着材、紫外線硬化型接着材等の光硬化型接着材、嫌気型接着材などの各種硬化型接着材を用いることができる。
【０２２７】
支持体８２１として、フレキシブルな紙またはプラスチックなどの有機材料を用いることができる。または支持体８２１として、フレキシブル無機材料を用いていても良い。支持体８２１は集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有するのが望ましい。
【０２２８】
なおメモリセルアレイおよびロジック回路の集積回路を基板６０１から剥離する方法は、本実施の形態で示したようにシリコンを主成分とする層のエッチングを用いる方法に限定されず、他の様々な方法を用いることができる。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して集積回路を剥離することができる。また例えば、剥離層をレーザー光の照射により破壊し、集積回路を基板から剥離することもできる。また例えば、集積回路が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで、集積回路を基板から剥離することもできる。
【０２２９】
また対象物の表面が曲面を有しており、それにより該曲面に貼り合わされた、メモリセルアレイ及びロジック回路を有する半導体装置の支持体が、錐面、柱面など母線の移動によって描かれる曲面を有するように曲がってしまう場合、該母線の方向とＴＦＴのキャリアが移動する方向とを揃えておくことが望ましい。上記構成により、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのを抑えることができる。また、島状半導体膜が集積回路内において占める面積の割合を、１〜３０％とすることで、支持体が曲がっても、それによってＴＦＴの特性に影響が出るのをより抑えることができる。
【０２３０】
以上の作製工程により、本発明のＩＣを用いた無線通信が可能な半導体装置が作製される。
【０２３１】
なお、本実施の形態では、半導体装置が形成されている基板と同一基板上に、アンテナを形成したが、半導体装置を形成した後に、半導体装置が形成されている基板上に印刷法によりアンテナを形成してもよい。またアンテナを半導体装置が形成される基板とは別に形成し、半導体装置が形成された基板とアンテナが形成された基板を貼り合わせ、半導体装置とアンテナを電気的に接続させてもよい。
【０２３２】
アンテナを半導体装置が形成される基板とは別に形成し、半導体装置が形成された基板とアンテナが形成された基板を貼り合わせ、半導体装置とアンテナを電気的に接続させた例を図２３及び図１４を用いて説明する。
【０２３３】
メモリセルアレイ及びロジック回路を含む半導体装置１６０２が設けられた基板１６０１上に、端子電極等を含む端子部１６０５を設ける。
【０２３４】
そして、端子部１６０５に、基板１６０１とは別の基板１６１１上に設けられたアンテナ１６１２を電気的に接続する。端子部１６０５に接続するように、基板１６０１と、アンテナ１６１２が設けられた基板１６１１とを貼り合わせている。基板１６０１と基板１６１１の間には、導電性粒子１６０３と樹脂１６０４が設けられている。導電性粒子１６０３によって、アンテナ１６１２と端子部１６０５とは電気的に接続されている。なお図２３に示すアンテナ１６１２は、図１４に示すアンテナ９１７と同等なものであり、アンテナ１６１２及びアンテナ９１７は、接地電位（ＧＮＤ）、並びに、電源回路９１５、高周波回路９１４等の回路に電気的に接続されている。
【０２３５】
本実施の形態は、他の実施の形態や実施例と組み合わせて用いることが可能である。
【実施例１】
【０２３６】
本実施例では、図２、図１０および図１４を用いて、本発明を用いて作成されたＩＣを用いた無線通信が可能な半導体装置の構成と動作について説明する。
【０２３７】
始めに構成について説明する。図１４に示すように、本発明を用いて作成された半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）９３１は、アンテナ９１７、高周波回路９１４、電源回路９１５、リセット回路９１１、整流回路９０６、復調回路９０７、アナログアンプ９０８、クロック発生回路９０３、変調回路９０９、信号出力制御回路９０１、ＣＲＣ回路９０２、コード抽出回路９０４、コード判定回路９０５およびマスクＲＯＭ９００の回路ブロックを有する。また、電源回路９１５は、整流回路９１３および保持容量９１２の回路ブロックを有する。さらに、図１３に示すように、マスクＲＯＭ９００は、メモリセルアレイ９２０、列デコーダ９２１および行デコーダ９２２を有する。
【０２３８】
ここで、アンテナ９１７は、ダイポールアンテナ、パッチアンテナ、ループアンテナ、及び八木アンテナのいずれのアンテナも用いることができる。
【０２３９】
また、アンテナ９１７において無線信号を送受信する方式は、電磁結合方式、電磁誘導方式、及び電波方式のいずれであってもよい。
【０２４０】
なお、本発明を用いて作成された半導体装置９３１は図２の半導体装置２２１に適用される。
【０２４１】
次に、本発明を用いて作成された半導体装置９３１の動作について説明する。質問器（リーダ／ライタともいう）２２３に電気的に接続されたアンテナユニット２２２から無線信号が送信される。無線信号には質問器（リーダ／ライタともいう）２２３から半導体装置９３１への命令が含まれている。
【０２４２】
アンテナ９１７により受信された無線信号は高周波回路９１４を介して各回路ブロックに送られる。高周波回路９１４を介して電源回路９１５に送られた信号が整流回路９１３に入力される。
【０２４３】
ここで、整流回路９１３は無線信号の極性を整える作用を持っている。当該信号は整流され、さらに保持容量９１２により平滑化される。そして、高電源電位（ＶＤＤ）が生成される。
【０２４４】
また、アンテナ９１７により受信された無線信号は高周波回路９１４を介して整流回路９０６にも送られる。当該信号は整流され、復調回路９０７により復調される。復調された信号は、アナログアンプ９０８により増幅される。
【０２４５】
さらに、アンテナ９１７により受信された無線信号は高周波回路９１４を介してクロック発生回路９０３にも送られる。クロック発生回路９０３に送られた信号は分周されて基本クロック信号となる。ここで、基本クロック信号は各回路ブロックに送られ、信号のラッチ、信号の選択等で用いられる。
【０２４６】
前記アナログアンプ９０８により増幅された信号および前記基本クロック信号は、コード抽出回路９０４に送られる。コード抽出回路９０４では、前記アナログアンプ９０８により増幅された信号から、前記質問器（リーダ／ライタともいう）２２３から半導体装置９３１へ送られた命令を抽出する。また、コード判定回路９０５を制御する信号も作成している。
【０２４７】
前記コード抽出回路９０４により抽出された命令は、コード判定回路９０５に送られる。コード判定回路９０５では、前記質問器（リーダ／ライタともいう）２２３からどのような命令が送られてきたのかを判別する。また、ＣＲＣ回路９０２、マスクＲＯＭ９００、信号出力制御回路９０１を制御する役割も有している。
【０２４８】
こうして、前記質問器（リーダ／ライタともいう）２２３からどのような命令が送られてきたのかを判別し、判別された命令により、ＣＲＣ回路９０２、マスクＲＯＭ９００、信号出力制御回路９０１を動作させる。そして、マスクＲＯＭ９００に記憶または書き込まれたＩＤ番号等の固有データを含んだ信号を出力する。
【０２４９】
ここで、マスクＲＯＭ９００はメモリセルアレイ９２０、列デコーダ９２１および行デコーダ９２２を有している。
【０２５０】
また、信号出力制御回路９０１は、マスクＲＯＭ９００に記憶または書き込まれたＩＤ番号等の固有データを含んだ信号を、ＩＳＯ等の規格に則った符号化方式で符号化した信号に変える役割ももっている。
【０２５１】
最後に、前記符号化された信号にしたがって、変調回路９０９により、アンテナ９１７に送られてきている信号に変調をかける。
【０２５２】
変調をかけられた信号は、質問器（リーダ／ライタともいう）２２３に電気的に接続されたアンテナユニット２２２で受信される。そして、受信された信号は質問器（リーダ／ライタともいう）２２３で解析され、本発明を用いて作成された半導体装置９３１のＩＤ番号等の固有データを認識することができる。
【０２５３】
本発明を用いて作成されたＩＣを用いた無線通信が可能な半導体装置９３１を用いた無線通信システムでは、半導体装置９３１と公知の構成の質問器（リーダ／ライタともいう）、質問器（リーダ／ライタともいう）に電気的に接続されたアンテナ、及び質問器（リーダ／ライタともいう）を制御する制御用端末を用いることができる。半導体装置９３１と質問器（リーダ／ライタともいう）に電気的に接続されたアンテナとの通信方式は、単方向通信または双方向通信であって、空間分割多重化方式、偏波面分割多重化方式、周波数分割多重化方式、時分割多重化方式、符号分割多重化方式、直交周波数分割多重化方式のいずれも用いることができる。
【０２５４】
前記無線信号は、搬送波を変調した信号である。搬送波の変調は、アナログ変調またはデジタル変調であって、振幅変調、位相変調、周波数変調、及びスペクトラム拡散のいずれであってもよい。
【０２５５】
また、搬送波の周波数は、サブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚ、短波である３ＭＨｚ〜３０ＭＨｚ、中波である３００ＫＨｚ〜３ＭＨｚ、長波である３０ＫＨｚ〜３００ＫＨｚ、及び超長波である３ＫＨｚ〜３０ＫＨｚのいずれの周波数も用いることができる。
【０２５６】
なお本実施例は、必要であれば実施の形態や他の実施例のと組み合わせて用いることが可能である。
【実施例２】
【０２５７】
本実施例では本発明を用いて形成された半導体装置に外付けのアンテナをつけた例について図２４（Ａ）〜図２４（Ｅ）、図２５（Ａ）〜図２５（Ｂ）を用いて説明する。
【０２５８】
図２４（Ａ）は半導体装置の周りを一面のアンテナで覆ったものである。基板１０００上にアンテナ１００１を形成し、本発明を用いて形成された半導体装置１００２を電気的に接続する。図２４（Ａ）では半導体装置１００２の周りをアンテナ１００１で覆う構成になっているが、基板全面をアンテナ１００１で覆い、その上に電極を構成した半導体装置１００２を貼り付けるような構造を取っても良い。
【０２５９】
図２４（Ｂ）では、アンテナが半導体装置の周りを回るように配置されたコイルアンテナの例を示す。基板１００３上にアンテナ１００４を形成し、本発明を用いて形成された半導体装置１００５を電気的に接続する。なお、アンテナの配置は一例であってこれに限定するものではない。
【０２６０】
図２４（Ｃ）は高周波用のアンテナである。基板１００６上にアンテナ１００７を形成し、本発明を用いて形成された半導体装置１００８を電気的に接続する。
【０２６１】
図２４（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナである。基板１００９上にアンテナ１０１０を形成し、本発明を用いて形成された半導体装置１０１１を電気的に接続する。
【０２６２】
図２４（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１３を形成し、本発明を用いて形成された半導体装置１０１４を電気的に接続する。
【０２６３】
また図２５（Ａ）は、コイルアンテナの別の例である。基板１０１５上に、アンテナ１０１６を形成し、本発明を用いて形成した半導体装置１０１７を電気的に接続する。なおアンテナ１０１６の一方の端部は、半導体装置１０１７に接続されており、アンテナ１０１６の他方の端部は、アンテナ１０１６とは別工程で形成された配線１０１８と接続されており、配線１０１８を介して半導体装置１０１７と電気的に接続されている。なお図２５（Ａ）では配線１０１８はアンテナ１０１６の上方に形成されているが、下方に形成されていても構わない。
【０２６４】
また図２５（Ｂ）は、コイルアンテナの別の例である。基板１０２５上に、アンテナ１０２６を形成し、本発明を用いて形成した半導体装置１０２７を電気的に接続する。なおアンテナ１０２６の一方の端部は、半導体装置１０２７に接続されており、アンテナ１０２６の他方の端部は、アンテナ１０２６とは別工程で形成された配線１０２８と接続されており、配線１０２８を介して半導体装置１０２７と電気的に接続されている。なお図２５（Ｂ）では配線１０２８はアンテナ１０２６の上方に形成されているが、下方に形成されていても構わない。
【０２６５】
本発明を用いて形成された半導体装置とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと半導体装置をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ  ｃｏｎｄｕｃｔｉｖｅ  ｆｉｌｍ；異方性導電性フィルム）を用いて貼り付けることができる。
【０２６６】
アンテナに必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）の長さとするとよい。
【０２６７】
なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。本実施例は実施の形態および他の実施例のどのような組み合わせからなる構成を用いても実現することができる。
【実施例３】
【０２６８】
本実施例では、実施の形態１と異なる分断領域の形成方法について、図２６（Ａ）〜図２６（Ｃ）を用いて説明する。
【０２６９】
実施の形態１においては、図９（Ｂ）に示すように、電極１１０は、第３層間絶縁膜１３５中に形成されたコンタクトホール１６８を介して電解液に接触する。しかし本実施例では、絶縁膜の一部をあらかじめ除去し開口部を形成し、開口部に形成された電極あるいは配線を、電圧をかけながら電解液に浸すことで除去する。
【０２７０】
図２６（Ａ）に示すように、絶縁膜２５１には開口部２５２が設けられている。さらに開口部２５２中に電極あるいは配線２５３が形成されている。なお図２６（Ａ）では電極あるいは配線２５３は、絶縁膜２５１上に形成されているが、必要であれば電極あるいは配線２５３上に絶縁膜２５１を形成し、その後開口部２５２を形成してもよい。
【０２７１】
次いで開口部２５２中の電極あるいは配線２５３を電解液に浸し電圧をかけることにより溶解する。これにより分断領域２５４が形成される（図２６（Ｂ）参照）。電極あるいは配線２５３の材料及び電解液は表１に示されるものを用いればよい。
【０２７２】
次いで分断領域２５４中に電極あるいは配線２５５を形成する。分断領域２５４によって、電極あるいは配線２５３と２５５の電気的接続は遮断される。
【０２７３】
なお、必要であれば、本実施例は実施の形態および他の実施例のとも組み合わせることができる。
【産業上の利用可能性】
【０２７４】
本発明に係る半導体装置は、流通分野において商品の包装箱や商品に添付する荷札として利用されるＩＣタグとして利用することができる。また、航空機や鉄道輸送において旅客の手荷物に付すＩＣタグとして利用することができる。さらに医療分野において、例えばカルテに付することにより、カルテの取り扱いを正確に、かつ迅速に行うことができる。本発明の半導体装置は、ユビキタス社会においてあらゆる分野で用いることが可能である。
【０２７５】
これらのＩＣタグは個々に識別用の情報を記憶させる必要があるので、本発明を適用することにより、識別情報を予め記憶したＩＣタグの生産性が向上し、作製時間、作製コストを低減させることが可能となる。
【図面の簡単な説明】
【０２７６】
【図１】本発明の半導体装置の断面図。
【図２】個体認証システムの概要を示す図。
【図３】従来の半導体装置の構成を示すブロック図。
【図４】従来の半導体装置の構成を示すブロック図。
【図５】本発明の半導体装置の作製工程を示す断面図。
【図６】本発明の半導体装置の作製工程を示す断面図。
【図７】本発明の半導体装置の作製工程を示す断面図。
【図８】本発明の半導体装置の作製工程を示す断面図。
【図９】本発明の半導体装置の作製工程を示す断面図。
【図１０】本発明の半導体装置の回路図。
【図１１】本発明の半導体装置の断面図
【図１２】本発明の半導体装置の回路図。
【図１３】本発明の半導体装置の構成を示すブロック図。
【図１４】本発明の半導体装置の構成を示すブロック図。
【図１５】本発明の半導体装置の作製工程を示すブロック図。
【図１６】本発明の半導体装置の作製工程を示す断面図。
【図１７】本発明の半導体装置の作製工程を示す断面図。
【図１８】本発明の半導体装置の作製工程を示す断面図。
【図１９】本発明の半導体装置の作製工程を示す断面図。
【図２０】本発明の半導体装置の作製工程を示す断面図。
【図２１】本発明の半導体装置の作製工程を示す断面図。
【図２２】本発明の半導体装置の作製工程を示す断面図。
【図２３】本発明の半導体装置の作製工程を示す断面図。
【図２４】本発明の半導体装置の上面図。
【図２５】本発明の半導体装置の上面図。
【図２６】本発明の半導体装置の上面図。
【符号の説明】
【０２７７】
１１    メモリセルアレイ
１４    出力線
１５    列デコーダ
１６    行デコーダ
１７    制御線
２２    高電圧電源（ＶＤＤ）
２３    低電圧電源（ＶＳＳまたはＧＮＤ）
２４    ビット線
２５    ビット線
２７    配線
２８    配線
１０１    半導体膜
１０２    結晶性半導体膜
１０３    ゲート電極
１０３ａ    下層ゲート電極
１０３ｂ    上層ゲート電極
１０４    ゲート電極
１０４ａ    下層ゲート電極
１０４ｂ    上層ゲート電極
１０９    電極
１１０    電極
１１１    線状ビーム
１１３    電極
１１４    電極
１１５    導電膜
１１６    導電膜
１１８    ＴＦＴ
１１９    ＴＦＴ
１２０    ＴＦＴ
１２１    ＴＦＴ
１２５    不純物領域
１２６    不純物領域
１２７    不純物領域
１２８    不純物領域
１３１    島状半導体膜
１３２    島状半導体膜
１３５    層間絶縁膜
１５１    基板
１５２    ゲート絶縁膜
１５３    下地膜
１５４    ゲート絶縁膜
１５５    層間絶縁膜
１５６    層間絶縁膜
１６１    チャネル形成領域
１６２ａ    低濃度不純物領域
１６２ｂ    低濃度不純物領域
１６３    領域
１６４    領域
１６５    コンタクトホール
１６６    コンタクトホール
１６７    コンタクトホール
１６８    コンタクトホール
１６９    分断領域
１７１    サイドウォール
１７１ａ    サイドウォール
１７１ｂ    サイドウォール
１７５    配線
１７６    配線
１７７    配線
１７８    配線
１８１    チャネル形成領域
１８２ａ    低濃度不純物領域
１８２ｂ    低濃度不純物領域
１８３    領域
１８４    領域
１９１    サイドウォール
１９１ａ    サイドウォール
１９１ｂ    サイドウォール
２００    半導体装置
２０１    アンテナ回路
２０２    整流回路
２０３    安定電源回路
２０５    変調回路
２０６    アンプ
２０７    論理回路
２０８    アンプ
２０９    論理回路
２１１    メモリ回路
２１１      メモリ回路
２１２    メモリコントロール回路
２１３    復調回路
２２１    半導体装置
２２２    アンテナユニット
２２３    質問器
２２４    バッグ
２４１    アンテナコイル
２４２    容量
２４３    ダイオード
２４５    容量
２５１    絶縁膜
２５２    開口部
２５３    電極あるいは配線
２５４    分断領域
２５５    電極あるいは配線
４０１    ゲート配線
４０２    配線
４０３    配線
４０４    配線
４０５    配線
４０７    配線
４１１    ＴＦＴ
４１２    島状半導体膜
４２１    ＴＦＴ
４２２    島状半導体膜
４３１    電源線
４３２    配線
４３３    電源線
４３４    配線
４４３    ゲート電極
４４３ａ    下層ゲート電極
４４３ｂ    上層ゲート電極
４４４    ゲート電極
４４４ａ    下層ゲート電極
４４４ｂ    上層ゲート電極
４５１    基板
４５３    下地膜
４５４    ゲート絶縁膜
４５５    層間絶縁膜
４５６    層間絶縁膜
４５８    層間絶縁膜
４６１    チャネル形成領域
４６２ａ    低濃度不純物領域
４６２ｂ    低濃度不純物領域
４６３    領域
４６４    領域
４７１ａ    サイドウォール
４７１ｂ    サイドウォール
４８１    チャネル形成領域
４８３    領域
４８４    領域
４９１ａ    サイドウォール
４９１ｂ    サイドウォール
６０１    基板
６０２    下地膜
６０３    線状ビーム
６０４    半導体膜
６０５    結晶性半導体膜
６１１    島状半導体膜
６１２    島状半導体膜
６１３    島状半導体膜
６１４    島状半導体膜
６１５    ゲート絶縁膜
６１６    レジスト
６１７    レジスト
６１８    レジスト
６２１    ゲート電極
６２１ａ    下層ゲート電極
６２１ｂ    上層ゲート電極
６２２    ゲート電極
６２２ａ    下層ゲート電極
６２２ｂ    上層ゲート電極
６２３    ゲート電極
６２３ａ    下層ゲート電極
６２３ｂ    上層ゲート電極
６２４    ゲート電極
６２４ａ    下層ゲート電極
６２４ｂ    上層ゲート電極
６２６    サイドウォール
６２６ａ    サイドウォール
６２６ｂ    サイドウォール
６２７    サイドウォール
６２７ａ    サイドウォール
６２７ｂ    サイドウォール
６２８    サイドウォール
６２８ａ    サイドウォール
６２８ｂ    サイドウォール
６２９    サイドウォール
６２９ａ    サイドウォール
６２９ｂ    サイドウォール
６３１    チャネル形成領域
６３２ａ    低濃度不純物領域
６３２ｂ    低濃度不純物領域
６３３    領域
６３４    領域
６４２ａ    低濃度不純物領域
６４２ｂ    低濃度不純物領域
６４３    領域
６４４    領域
６５２ａ    低濃度不純物領域
６５２ｂ    低濃度不純物領域
６５３    領域
６５４    領域
６６１    チャネル形成領域
６６３    領域
６６４    領域
６７１    層間絶縁膜
６７２    層間絶縁膜
６７３    コンタクトホール
６７４    コンタクトホール
６７５    コンタクトホール
６７６    コンタクトホール
６７７    コンタクトホール
６７８    コンタクトホール
６７９    コンタクトホール
６８０    コンタクトホール
６８１    電極
６８２    電極
６８３    電極
６８４    電極
６８５    電極
６８６    電極
６８７    電極
６９１    ＴＦＴ
６９２    ＴＦＴ
６９３    ＴＦＴ
６９４    ＴＦＴ
６９５    ＣＭＯＳ回路
６９７    層間絶縁膜
８０２    剥離層
８０３    下地膜
８０４    下地膜
８０６    層間絶縁膜
８０７    保護層
８０８    溝
８１１    電極
８１２    電極
８１３    電極
８１４    電極
８１５    電極
８１６    電極
８２１    支持体
８２２    接着材
８５１    コンタクトホール
８５２    コンタクトホール
８５３    コンタクトホール
８５４    コンタクトホール
８５５    コンタクトホール
８５６    コンタクトホール
８５７    コンタクトホール
８６０    分断領域
８７１    配線
８７２    配線
８７３    配線
８７４    配線
８７５    配線
８７６    配線
８７７    配線
９００    マスクＲＯＭ
９０１    信号出力制御回路
９０２    ＣＲＣ回路
９０３    クロック発生回路
９０４    コード抽出回路
９０５    コード判定回路
９０６    整流回路
９０７    復調回路
９０８    アナログアンプ
９０９    変調回路
９１１    リセット回路
９１２    保持容量
９１３    整流回路
９１４    高周波回路
９１５    電源回路
９１７    アンテナ
９２０    メモリセルアレイ
９２１    列デコーダ
９２２    行デコーダ
９３１    半導体装置
９５１    回路
９５５    コンピュータ
１０００    基板
１００１    アンテナ
１００２    半導体装置
１００３    基板
１００４    アンテナ
１００５    半導体装置
１００６    基板
１００７    アンテナ
１００８    半導体装置
１００９    基板
１０１０    アンテナ
１０１１    半導体装置
１０１２    基板
１０１３    アンテナ
１０１４    半導体装置
１０１５    基板
１０１６    アンテナ
１０１７    半導体装置
１０１８    配線
１０２５    基板
１０２６    アンテナ
１０２７    半導体装置
１０２８    配線
１６０１    基板
１６０２    半導体装置
１６０３    導電性粒子
１６０４    樹脂
１６０５    端子部
１６１０    基板
１６１１    基板
１６１２    アンテナ
【図１】
2008047882.tif 000004
【図２】
2008047882.tif 000005
【図３】
2008047882.tif 000006
【図４】
2008047882.tif 000007
【図５】
2008047882.tif 000008
【図６】
2008047882.tif 000009
【図７】
2008047882.tif 000010
【図８】
2008047882.tif 000011
【図９】
2008047882.tif 000012
【図１０】
2008047882.tif 000013
【図１１】
2008047882.tif 000014
【図１２】
2008047882.tif 000015
【図１３】
2008047882.tif 000016
【図１４】
2008047882.tif 000017
【図１５】
2008047882.tif 000018
【図１６】
2008047882.tif 000019
【図１７】
2008047882.tif 000020
【図１８】
2008047882.tif 000021
【図１９】
2008047882.tif 000022
【図２０】
2008047882.tif 000023
【図２１】
2008047882.tif 000024
【図２２】
2008047882.tif 000025
【図２３】
2008047882.tif 000026
【図２４】
2008047882.tif 000027
【図２５】
2008047882.tif 000028
【図２６】
2008047882.tif 000029