(57)【要約】【課題】データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供する。【解決手段】入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段、及び前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されたクロックを、制御電圧によって可変とされた遅延を有するようにして、分配クロックとして出力する電圧制御分配手段と、
入力されたデータと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段と
を備える、ことを特徴とするクロック分配回路。
【請求項２】
前記電圧制御分配手段は、複数のバッファーを備えており、前記複数のバッファーの電源端に前記制御電圧が印加されることを特徴とする、請求項１に記載のクロック分配回路。
【請求項３】
前記制御電圧生成手段は、
前記データと前記分配クロックの入力を受け、その位相差を示す位相差検出信号を出力する位相検出器と、
前記位相差検出信号による充電または放電に応じて基準電圧を生成するチャージポンプと、
前記基準電圧によって前記制御電圧を可変とさせる整流器と
を備えることを特徴とする、請求項１に記載のクロック分配回路。
【請求項４】
前記整流器には前記制御電圧がフィードバックされるように構成されていることを特徴とする、請求項３に記載のクロック分配回路。
【請求項５】
前記位相差検出信号は、アップ信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より小さな場合前記アップ信号を出力するように構成されることを特徴とする、請求項３に記載のクロック分配回路。
【請求項６】
前記位相差検出信号は、ダウン信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より大さな場合前記ダウン信号を出力するように構成されることを特徴とする、請求項５に記載のクロック分配回路。
【請求項７】
データおよびクロックを受信するための受信手段と、
前記受信されたデータとクロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正するループ回路と、
前記ループ回路において補正されたクロックによってデータをラッチするラッチ手段と
を備えることを特徴とする、インターフェース装置。
【請求項８】
データとクロックを送信する第１インターフェース回路と、
前記送信されたデータと前記クロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正し、前記遅延の補正されたクロックによってデータを入力処理するように構成された第２インターフェース回路と
を備えることを特徴とする、インターフェース装置。
【請求項９】
前記第１インターフェース回路は、
前記データを送信するためのデータ送信手段と、
前記クロックを送信するためのクロック送信手段と
を備えることを特徴とする、請求項８に記載のインターフェース装置。
【請求項１０】
前記データと前記クロックの位相差を補正して前記データ送信手段およびクロック送信手段に伝送するためのスキュー除去回路をさらに備えることを特徴とする、請求項９に記載のインターフェース装置。
【請求項１１】
前記第２インターフェース回路は、
データおよびクロックを受信するための受信手段と、
前記受信されたデータとクロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正するループ回路と、
前記ループ回路において補正されたクロックによってデータをラッチするラッチ手段と
を備えることを特徴とする、請求項８に記載のインターフェース装置。
【請求項１２】
前記ループ回路は、
入力されたクロックを、制御電圧によって可変とされた遅延を有するようにして、分配クロックとして出力する電圧制御分配手段と、
前記データと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段と
を備えることを特徴とする、請求項７又は１１に記載のインターフェース装置。
【請求項１３】
前記電圧制御分配手段は、複数のバッファーを備えており、前記複数のバッファーの電源端に前記制御電圧が印加されることを特徴とする、請求項１２に記載のインターフェース装置。
【請求項１４】
前記制御電圧生成手段は、
前記データと前記分配クロックの入力を受け、その位相差を示す位相差検出信号を出力する位相検出器と、
前記位相差検出信号による充電または放電に応じて基準電圧を生成するチャージポンプと、
前記基準電圧によって前記制御電圧を可変とさせる整流器と
を備えることを特徴とする、請求項１２に記載のインターフェース装置。
【請求項１５】
前記整流器には前記制御電圧がフィードバックされるように構成されていることを特徴とする、請求項１４に記載のインターフェース装置。
【請求項１６】
前記位相差検出信号は、アップ信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より小さな場合前記アップ信号を出力するように構成されることを特徴とする、請求項１４に記載のインターフェース装置。
【請求項１７】
前記位相差検出信号は、ダウン信号を含み、
前記位相検出期は、前記データと分配クロックの位相のためが設定値より大さな場合前記ダウン信号を出力するように構成されることを特徴とする、請求項１６に記載のインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関し、特にクロック信号を分配して出力するクロック分配回路およびそれを用いたインターフェース装置に関するものである。
【背景技術】
【０００２】
最近インターフェース技術、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のようなメモリコントローラ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）とＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のインターフェース技術を見てみると、データ送／受信速度がＧｂｐｓ以上に高まっている。このように高速のデータ送／受信が可能な半導体メモリインターフェースが可能になるためには、クロック（Ｃｌｏｃｋ  Ｓｉｇｎａｌ）のジッター発生を制御し、受信機のセットアップ／ホールドマージンを極大化しなければならない。
【０００３】
従来の技術では、ＧＰＵに備えられた送信インターフェース装置が互いに異なるチャネルを介してデータとクロックを送信し、ＤＲＡＭに備えられた受信インターフェース装置がそれを受信し、定められた信号処理過程を経てメモリセルとデータ処理関連回路が備えられたコアブロック（Ｃｏｒｅ  ｂｌｏｃｋ）に伝送するように構成される。
前記ＧＰＵから出力されるデータとクロックの遅延が一致してこそ、それを受信するＤＲＡＭがデータを正確に受信することができる。
【０００４】
しかし、上述したインターフェース装置には静的スキュー（Ｓｔａｔｉｃ  Ｓｋｅｗ）が存在する（例えば、特許文献１）。すなわち、ＤＲＡＭのクロック分配回路の信号処理による遅延が基本的に存在し、ボード（Ｂｏａｒｄ）や印刷回路基板（ＰＣＢ）のミスマッチ（Ｍｉｓｍａｔｃｈ）による遅延が加えられ、その結果データとクロックのスキューが生じる。
したがって、このような静的スキューを除去するためにデータとクロックを送信する送信側機器、すなわちＧＰＵに上述したクロック分配回路、ボードまたは印刷回路基板によるスキューを予め補償する方式を適用した。
【０００５】
しかし、従来技術では、上述した静的スキューの他にも実質的な動作環境において生じ得るスキュー、すなわち温度変化または電源電圧ノイズによるジッター（Ｊｉｔｔｅｒ）成分によるスキューが生じ得るが、上述した送信側機器に備えられたスキュー除去回路ではそれを解決することができず、その結果データの伝送速度および信頼性が低下する問題がある。
【特許文献１】特開平１１−２４９７５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、データの伝送速度および信頼性の低下を防止できるようにしたクロック分配回路およびそれを用いたインターフェース装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るクロック分配回路は、入力されたクロックを制御電圧によって可変とされた遅延を有するようにして分配クロックとして出力する電圧制御分配手段と、入力されたデータと前記分配クロックの位相差を用いて前記制御電圧を生成する制御電圧生成手段とを備えることを特徴とする。
【０００８】
本発明に係るインターフェース装置は、データおよびクロックを受信するための受信手段と、前記受信されたデータとクロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正するループ回路と、前記ループ回路において補正されたクロックによってデータをラッチするラッチ手段とを備えることを特徴とする。
【０００９】
本発明に係るインターフェース装置は、データとクロックを送信する第１インターフェース回路と、前記送信されたデータと前記クロックの位相差に応じて制御電圧を生成し、前記制御電圧を用いて前記クロックの遅延を補正し、前記遅延の補正されたクロックによってデータを入力処理するように構成された第２インターフェース回路を備えることをまた他の特徴とする。
【発明の効果】
【００１０】
本発明に係るクロック分配回路およびそれを用いたインターフェース装置は、温度変化または電源電圧ノイズが生じてもそれに合わせてクロックの遅延を変化させてデータとクロックの位相差を一定に維持するので、データの伝送速度およびデータの送／受信に対する信頼性を向上することができる。
【００１１】
本発明に係るクロック分配回路およびそれを用いたインターフェース装置は、受信側システムにおいてデータとクロックの位相差をリアルタイムで制御するので、送信側システムにスキュー除去回路を備えなくても良いため、より簡潔なインターフェース回路の構築が可能である。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明に係るクロック分配回路およびそれを用いたインターフェース装置の望ましい実施例を説明すれば次の通りである。
図１に示すように、本発明に係るインターフェース装置は、ＧＰＵ１０に備えられた第１インターフェース装置、すなわち送信インターフェース装置がチャネル２０，３０を介してデータとクロックを送信し、ＤＲＡＭ１００に備えられた第２インターフェース装置、すなわち受信インターフェース装置が前記データとクロックを受信し、位相差補正など定められた信号処理過程を経て、メモリセルとデータ処理関連回路が備えられたコアブロック５０に伝送するように構成される。
【００１３】
前記ＧＰＵ１０は、スキュー除去回路１１、データ送信機（Ｔｘ＿Ｄ）１２、およびクロック送信機（Ｔｘ＿Ｃ）１３を含む送信インターフェース回路を備える。前記ＧＰＵ１０では、場合によっては前記スキュー除去回路１１を省略することもできる。前記スキュー除去回路１１を省略できるのは本発明のＤＲＡＭ１００のインターフェース回路において能動的なスキュー除去機能を行うことができるからである。それに関する詳細な説明は後述する。
【００１４】
前記ＤＲＡＭ１００は、データ受信機（Ｒｘ＿Ｄ）４１、クロック受信機（Ｒｘ＿Ｃ）４２、ラッチ部４３、直／並列コンバータ（Ｓｅｒｉａｌ  ｔｏ  Ｐａｒａｌｌｅｌ  Ｃｏｎｖｅｒｔｅｒ：ＳＴＰ）４４、およびクロック分配回路２００を含む受信インターフェース回路を備える。前記ＤＲＡＭ１００は、前記受信インターフェース回路の他にメモリセルおよび各種信号処理回路を有するコアブロック５０などを備える。
【００１５】
前記ラッチ部４３は、前記データのビット数ぐらいのラッチ、すなわちフリップフロップ（Ｆｌｉｐ  Ｆｌｏｐ）で構成することができる。前記直／並列コンバータ４４は、入力された直列データを並列データに変換して前記コアブロック５０に伝送する。
【００１６】
前記クロック分配回路２００は、入力されたクロックＣＬＫを分配して分配クロックＣＬＫＲを出力し、データと前記分配クロックＣＬＫＲの位相差に応じて生成した制御電圧Ｖｒｅｇを用いて前記分配クロックＣＬＫＲの遅延をリアルタイムで補正するように構成される。
【００１７】
前記クロック分配回路２００は、入力されたクロックＣＬＫを前記制御電圧Ｖｒｅｇによって変化される遅延を有するように分配する電圧制御分配部３００、および前記データと前記分配クロックＣＬＫＲの位相差を用いて前記制御電圧Ｖｒｅｇを生成する制御電圧生成部４００を備える。
【００１８】
前記制御電圧生成部４００は、図２に示すように、位相検出器４１０、チャージポンプ４２０、フィルタ４３０、整流器４４０、およびキャパシタＣ１２を備える。
【００１９】
前記位相検出器４１０は、データＤａｔａと分配クロックＣＬＫＲの位相を比較して位相差検出信号（ＵＰ，ＤＮ）を出力する。前記位相検出器４１０は、前記データＤａｔａと分配クロックＣＬＫＲの位相差が定められた値より小さくなればアップ信号ＵＰを出力し、前記位相差が定められた値より大きくなればダウン信号ＤＮを出力する。
【００２０】
前記チャージポンプ４２０は、前記アップ信号ＵＰとダウン信号ＤＮに応じて前記フィルタ４３０として用いられるキャパシタＣ１１を充／放電させることにより、前記キャパシタＣ１１の電圧レベルに相応する基準電圧Ｖｃｔｒｌが出力されるようにする。
【００２１】
前記フィルタ４３０は、前記基準電圧Ｖｃｔｒｌのレベルを生成すると同時にノイズ成分、例えば、電源電圧ノイズによる高周波成分を除去する。
【００２２】
前記整流器４４０の出力により前記キャパシタＣ１２を介して前記制御電圧Ｖｒｅｇが出力される。前記整流器４４０は前記基準電圧Ｖｃｔｒｌの変動に相応するように前記制御電圧Ｖｒｅｇを変化させる。
【００２３】
前記電圧制御分配部３００はインバータＩＶの対からなるバッファーＢＦを複数備える。前記バッファーＢＦには動作電圧として前記可変制御される制御電圧Ｖｒｅｇが供給される。前記バッファーＢＦを構成するインバータＩＶは、ソース端子に供給される動作電圧が高いほど入出力遷移タイミングが速くなり、動作電圧が低いほど入出力遷移タイミングが遅くなる。言い換えれば、前記バッファーＢＦは動作電圧に応じて信号処理の遅延が変化される。
【００２４】
前記電圧制御分配部３００は、図３に示すように、クロックＣＬＫを１つまたはそれ以上のバッファーＢＦを通過させた後に分岐させ、前記分岐した出力がまた他のバッファーＢＦに入力されるようにした後に再び分岐させて出力する連結構造を有する。前記分岐回数およびバッファーＢＦの数は回路設計によって変わり得る。
【００２５】
前記位相検出器４１０、チャージポンプ４２０、フィルタ４３０、整流器４４０、キャパシタＣ１２、および電圧制御分配部３００はネガティブフィードバックループ（Ｎｅｇａｔｉｖｅ  Ｆｅｅｄｂａｃｋ  Ｌｏｏｐ）をなす。
【００２６】
このように構成された本発明に係るクロック分配回路およびそれを用いたインターフェース装置の実施例の動作を説明すれば次の通りである。
ＧＰＵ１０のデータ送信機１２およびクロック送信機１３から各チャネル（２０，３０）を介してデータとクロックＣＬＫが送信される。
【００２７】
前記送信されたデータとクロックＣＬＫは各々データ受信機４１およびクロック受信機４２を介して受信される。
前記データとクロックＣＬＫは９０°の位相差を有する。前記クロックＣＬＫは０°と１８０°の２つの位相を有する。
【００２８】
前記ラッチ部４３は、前記クロックＣＬＫの２つの位相（０°，１８０°）において各々１回ずつ、合わせて２回データをサンプリングして直／並列コンバータ４４に出力する。
【００２９】
前記直／並列コンバータ４４は、前記ラッチ部４３においてサンプリングされた直列データを前記コアブロック５０に記録可能なタイミングに合わせて並列データとして出力する。
【００３０】
前記データがラッチ部４３において正確にサンプリングされるためには、前記クロックＣＬＫの２つの位相がデータと９０°と２７０°の位相差を有しなければならない。しかし、実際には、温度変化または電源電圧ノイズのため、前記クロックＣＬＫとデータの位相差が９０°と２７０°にならない場合が生じ得る。クロック分配回路部２００が温度変化または電源電圧ノイズによる誤差を補償してクロックＣＬＫとデータの位相差が９０°と２７０°になるようにする。それについて詳細に説明すれば次の通りである。
【００３１】
前記位相検出器４１０は、データと分配クロックＣＬＫＲの位相を比較して、データと分配クロックＣＬＫＲの位相差が定められた値より小さければアップ信号ＵＰを出力し、前記位相差が定められた値より大きければダウン信号ＤＮを出力する。
【００３２】
前記チャージポンプ４２０は、アップ信号ＵＰが入力されればフィルタ４３０のキャパシタＣ１１を充電し、ダウン信号ＤＮが入力されれば前記キャパシタＣ１１を放電する。
前記キャパシタＣ１１の充／放電に応じて整流器４４０に入力される基準電圧Ｖｃｔｒｌのレベルが高くなったり低くなったりする。
【００３３】
前記整流器４４０の出力により、キャパシタＣ１２を介して制御電圧Ｖｒｅｇが出力される。前記整流器４４０は自身の出力を可変とすることによって制御電圧Ｖｒｅｇが前記基準電圧Ｖｃｔｒｌの変動に合わせて変化するようにし、細部動作は下記の通りである。
【００３４】
前記整流器４４０は、前記基準電圧Ｖｃｔｒｌが高くなれば、出力調整によって前記キャパシタＣ１２の電圧レベルを低くして、制御電圧Ｖｒｅｇが低くなるようにする。前記整流器４４０は、前記基準電圧Ｖｃｔｒｌが低くなれば、出力調整によって前記キャパシタＣ１２の電圧レベルを高くして、制御電圧Ｖｒｅｇが高くなるようにする。
【００３５】
前記電圧制御分配部３００は、制御電圧Ｖｒｅｇの変化に相応して各バッファーＢＦの信号処理の遅延が可変となり、前記可変とした遅延に応じて入力されたクロックＣＬＫを分配して分配クロックＣＬＫＲを出力する。
【００３６】
前記位相検出器４１０、チャージポンプ４２０、フィルタ４３０、整流器４４０、キャパシタＣ１２、および電圧制御分配部３００からなるネガティブフィードバックループ（Ｎｅｇａｔｉｖｅ  Ｆｅｅｄｂａｃｋ  Ｌｏｏｐ）が繰り返し動作するので、分配クロックＣＬＫＲの遅延補正がリアルタイムで行われる。
【００３７】
上述した本発明によれば、データと分配クロックＣＬＫＲの位相差は温度変化または電源電圧ノイズによるジッター成分に関わらずシステムが所望するレベルで一定に維持される。
【００３８】
前記ラッチ部４３は、前記分配クロックＣＬＫＲによりデータと９０°と２７０°の位相差を有する時点で前記データをサンプリングしてラッチし、直／並列コンバータ４４に出力する。
【００３９】
前記直／並列コンバータ４４は前記ラッチ部４３から出力された直列データを並列データに変換してコアブロック５０に伝送する。
【００４０】
前記コアブロック５０は前記並列データを、内部信号処理回路を経てメモリセルに記録する。
【００４１】
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形した形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４２】
【図１】本発明に係るインターフェース装置を示すブロック図である。
【図２】図１のクロック分配回路の回路図である。
【図３】図１の電圧制御分配部の回路図である。
【符号の説明】
【００４３】
１０…ＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）
１１…スキュー除去回路
１２…データ送信機（Ｔｘ＿Ｄ）
１３…クロック送信機（Ｔｘ＿Ｃ）
２０，３０…チャネル
１００…ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）
４１…データ受信機（Ｒｘ＿Ｄ）
４２…クロック受信機（Ｒｘ＿Ｃ）
４３…ラッチ部
４４…直／並列コンバータ（Ｓｅｒｉａｌ  ｔｏ  Ｐａｒａｌｌｅｌ  Ｃｏｎｖｅｒｔｅｒ…ＳＴＰ）
２００…クロック分配回路
３００…電圧制御分配部
４００…制御電圧生成部
４１０…位相検出器
４２０…チャージポンプ
４３０…フィルタ
４４０…整流器
【図１】
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【図２】
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【図３】
2008262539.tif 000005