(57)【要約】【課題】負荷駆動能力を低減することなく、ＥＭＩノイズを抑制する。【解決手段】入力信号によって駆動される第１のＣＭＯＳインバータ２と、前記入力信号を遅延する遅延回路４と、前記第１のＣＭＯＳインバータ２が前記入力信号に応じて状態を変化させるとき該状態変化開始から前記遅延回路の遅延時間だけ前記第１のＣＭＯＳインバータ２と同相で状態を変化させその後オフとなる第２のＣＭＯＳインバータ３とを備え、前記第１のＣＭＯＳインバータ２の出力部と前記第２のＣＭＯＳインバータ３の出力部を出力端子に共通接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号によって駆動される第１のＣＭＯＳインバータと、前記入力信号を遅延する遅延回路と、前記第１のＣＭＯＳインバータが前記入力信号に応じて状態を変化させるとき該状態変化開始から前記遅延回路の遅延時間だけ前記第１のＣＭＯＳインバータと同相で状態を変化させその後オフとなる第２のＣＭＯＳインバータとを備え、前記第１のＣＭＯＳインバータの出力部と前記第２のＣＭＯＳインバータの出力部を出力端子に共通接続してなることを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路において、
前記第１のＣＭＯＳインバータの前段に、前記入力信号を反転させる第１のプリバッファを設け、
前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタ側の前段に、前記入力信号が“Ｈ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタをオンさせる第２のプリバッファを設け、
前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタ側の前段に、前記入力信号が“Ｌ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタをオンさせる第３のプリバッファを設けた、
ことを特徴とする出力バッファ回路。
【請求項３】
請求項１又は２に記載の出力バッファ回路において、
前記遅延回路の遅延時間が、ＤＬＬ回路によって設定されるようにしたことを特徴とする出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、負荷を駆動する出力バッファ回路にかかり、特にＥＭＩ（Electro Magnetic Interference）ノイズの低減を図った出力バッファ回路に関するものである。
【背景技術】
【０００２】
通常、ＡＳＩＣでは、例えば図３に示すように、低速動作論理回路３０と高速動作論理回路４０のような、動作周波数の異なる論理回路が混在している。低速動作論理回路３０の出力バッファ回路１０と高速動作論理回路４０の出力バッファ回路２０には、共通の電源（又はＧＮＤ）が供給されている。このため、高速動作論理回路４０の出力バッファ回路２０で発生するＥＭＩノイズは、ＡＳＩＣ内の電源（又はＧＮＤ）を経由して、低速動作論理回路３０の出力バッファ回路１０に影響を与えることになる。すなわち、高速動作論理回路４０の出力バッファ回路２０で生じたＥＭＩノイズが、電源（又はＧＮＤ）を経由して低速動作論理回路３０の出力バッファ回路１０の出力信号の“Ｈ”、“Ｌ”のレベルに重畳することになる。よって、高速動作論理回路４０のみが動作した場合に比べて、ＡＳＩＣ外部にＥＭＩノイズが漏れ出てしまう危険性が高まることになる。これは、電源系や高速系の回路は半導体チップ外部にＥＭＩノイズが出ないように対策が採られているが、低速動作論理回路３０の出力バッファ回路１０の出力系はＥＭＩノイズに対して無防備であり、特に低速系の出力信号ラインをチップ外部で引き回す際には、そのラインがアンテナとなって、ＥＭＩノイズを放射し易い。
【０００３】
そこで、これを回避するために最も容易に行われているのが、電源メタル配線の分離である。例えば、ＢＧＡパッケージに半導体チップを封止する場合では、半導体チップ内部で高速動作回路側と低速動作回路側で電源メタル配線の分離を行い、ＢＧＡパッケージ内部でそれらを結合させる方法が採られ、その結合の際、ＥＭＩノイズ伝播を避けるためにＢＧＡパッケージ内部にデカップリングコンデンサを付加する場合もある。
【０００４】
ところが、実際のＡＳＩＣでは、ＢＧＡパッケージばかりではなく、低コストを目指すために、ＱＦＰパッケージに半導体チップを封止する場合も数多くある。ＱＦＰパッケージの場合では、半導体チップ内部で分離された電源メタル配線が、そのまま外部に出力されるため、ＥＭＩノイズ伝播に対する耐性は良いが、反面、ＥＳＤ破壊に対する対策が個々の電源系に必要となる。そのため、ＥＳＤ保護回路をＡＳＩＣ内部に電源系毎に設ける必要が生じ、回路規模が増大し、コスト削減の障害となる。
【０００５】
このようなことから、低速動作論理回路３０の出力バッファ回路１０自体について、ＥＭＩノイズ対策を施すことが提案されている（例えば、特許文献１参照）。これは、図４に示すように、入力信号の反転信号を出力する出力バッファ回路１０Ｂを、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１からなるインピーダンスの大きなＣＭＯＳインバータ１１と、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３からなるインピーダンスの小さいＣＭＯＳインバータ１２とを並列接続したものである。この出力バッファ回路１０Ｂでは、ＣＭＯＳインバータ１２は信号遷移時にのみ一時的に動作し、通常動作時はインピーダンスの大きなＣＭＯＳインバータ１１のみが動作し、ＥＭＩノイズの出力側への伝播を抑制している。
【特許文献１】特開２０００−２４４３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図４に示した出力バッファ回路は、ＣＭＯＳインバータ１２が瞬時の内にオフとなるので、負荷によっては、それを十分駆動することができない場合がある。
【０００７】
本発明の目的は、負荷駆動能力を低減することなく、ＥＭＩノイズを抑制できるようにした出力バッファ回路を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明の出力バッファ回路は、入力信号によって駆動される第１のＣＭＯＳインバータと、前記入力信号を遅延する遅延回路と、前記第１のＣＭＯＳインバータが前記入力信号に応じて状態を変化させるとき該状態変化開始から前記遅延回路の遅延時間だけ前記第１のＣＭＯＳインバータと同相で状態を変化させその後オフとなる第２のＣＭＯＳインバータとを備え、前記第１のＣＭＯＳインバータの出力部と前記第２のＣＭＯＳインバータの出力部を出力端子に共通接続してなることを特徴とする。
請求項２にかかる発明は、請求項１に記載の出力バッファ回路において、前記第１のＣＭＯＳインバータの前段に、前記入力信号を反転させる第１のプリバッファを設け、前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタ側の前段に、前記入力信号が“Ｈ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＰＭＯＳトランジスタをオンさせる第２のプリバッファを設け、前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタ側の前段に、前記入力信号が“Ｌ”のとき前記遅延回路の遅延時間の期間だけ前記第２のＣＭＯＳインバータのＮＭＯＳトランジスタをオンさせる第３のプリバッファを設けた、ことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の出力バッファ回路において、前記遅延回路の遅延時間が、ＤＬＬ回路によって設定されるようにしたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、遅延回路の遅延時間だけ、第１および第２のインバータが同時に動作し、それ以外では第１のインバータのみが動作するので、ＥＭＩノイズを出力側に伝播させることを効果的に抑制することができるとともに、遅延回路の遅延時間は負荷に応じて設定可能であるので、負荷に応じて駆動能力を発揮させることが可能となる。よって、負荷駆動能力を低減することなく、ＥＭＩノイズを抑制することができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の１つの実施例を示す図であって、図３で説明した低速動作論理回路３０の出力信号を入力して負荷を駆動する出力バッファ回路１０として使用する出力バッファ回路１０Ａを示す回路図である。１はナンド回路ＮＡＮＤ１とノア回路ＮＯＲ１からなる第１のプリバッファ、２はＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなる第１のＣＭＯＳインバータ、３はＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなる第２のＣＭＯＳインバータ、４は遅延回路、５，６はＣＭＯＳインバータ、７はナンド回路ＮＡＮＤ２からなる第２のプリバッファ、８はノア回路ＮＯＲ２からなる第３のプリバッファである。
【００１１】
図２は図１の出力バッファ回路１０Ａの動作の波形図である。入力信号Ｓ１が立ち上がると、遅延回路４によって遅延された信号Ｓ２がＣＭＯＳインバータ５，６で反転され信号Ｓ３，Ｓ４としてナンド回路７とノア回路８に入力されるので、ナンド回路７の出力信号Ｓ５は遅延回路４による遅延時間Ｔ１だけ“Ｌ”となり、ＣＭＯＳインバータ３のトランジスタＭＰ２をオンさせる。これに対して、プリバッファ１の出力信号Ｓ７は入力信号Ｓ１の“Ｈ”の期間に応じて“Ｌ”となり、ＣＭＯＳインバータ２のトランジスタＭＰ１をオンさせる。つまり、出力端子の電圧が“Ｈ”になるときは、遅延回路４で設定された遅延時間Ｔ１だけ、トランジスタＭＰ１，ＭＰ２が同時にオンするが、その遅延時間Ｔ１の経過の後はトランジスタＭＰ１のみがオンを継続する。なお、トランジスタＭＮ１，ＭＮ２はオフのままである。
【００１２】
一方、入力信号Ｓ１が立ち下がると、ノア回路８の出力信号Ｓ６は遅延回路４による遅延時間Ｔ１だけ“Ｈ”となり、ＣＭＯＳインバータ３のトランジスタＭＮ２をオンさせる。これに対して、プリバッファ１の出力信号Ｓ８は入力信号Ｓ１の“Ｌ”の期間に応じて“Ｈ”となり、ＣＭＯＳインバータ２のトランジスタＭＮ１をオンさせる。つまり、出力端子の電圧が“Ｌ”になるときは、遅延回路４で設定された遅延時間Ｔ１だけ、トランジスタＭＮ１，ＭＮ２が同時にオンするが、その遅延時間Ｔ１の経過の後はトランジスタＭＮ１のみがオンを継続する。なお、トランジスタＭＰ１，ＭＰ２はオフのままである。
【００１３】
以上により、ＣＭＯＳインバータ２は入力信号Ｓ１に応じて常時動作するが、ＣＭＯＳインバータ３は入力信号Ｓ１の遷移時に遅延回路４で設定された時間Ｔ１だけ動作する。したがって、入力信号遷移時は２個のＣＭＯＳインバータ２，３が同時に動作するので、大きな駆動力を発揮して負荷を駆動する。しかし、それ以外では、一方のＣＭＯＳインバータ２のみによって駆動するので、バッファ回路１０Ａの出力インピーダンスが大きくなり、電源（又はＧＮＤ）に伝播してきたＥＭＩノイズを出力端子側に出力することが抑制される。
【００１４】
しかも、本実施例では、ＣＭＯＳインバータ２，３を同時駆動する時間を、遅延回路４の遅延時間Ｔ１によって自在に設定することができるので、負荷の大きさに応じて駆動能力を設定することができる。負荷が大きい場合は、遅延回路４の遅延時間Ｔ１を長くすれば良い。
【００１５】
なお、第１のＣＭＯＳインバータ２と第２のＣＭＯＳインバータ３のトランジスタサイズについては述べなかったが、第１のＣＭＯＳインバータ２のトランジスタサイズを第２のＣＭＯＳインバータ３のトランジスタサイズよりも小さくすれば、ＥＭＩノイズ抑制と駆動力増大がより効果的となる。また、遅延回路４として電圧制御遅延回路を使用する場合は、基準クロックを利用したＤＬＬ回路によりその電圧制御遅延回路を制御することによって正確な遅延時間を設定することができるとともに、その遅延時間を外部から調整できるので、駆動する負荷の大きさに応じて遅延時間が調整可能となる。また、この場合、複数の出力バッファ回路のそれぞれの遅延回路を共通のＤＬＬ回路で制御することも可能であり、このときは、そのＤＬＬ回路をＩＯバッファ領域に配置することが望ましい。
【図面の簡単な説明】
【００１６】
【図１】本発明の１つの実施例の出力バッファ回路の回路図である。
【図２】図１の出力バッファ回路の動作波形図である。
【図３】一般的なＡＳＩＣの出力部分の概略構成図である。
【図４】従来の出力バッファ回路の回路図である。
【符号の説明】
【００１７】
１０，１０Ａ，１０Ｂ：出力バッファ回路
１：第１のプリバッファ、２：第１のＣＭＯＳインバータ、３：第２のＣＭＯＳインバータ、４：遅延回路、５，６：ＣＭＯＳインバータ、７：第２のプリバッファ、８：第３のプリバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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