(57)【要約】【課題】カラムリダンダンシ回路の提供。【解決手段】リフレッシュ信号よりも大きいイネーブル区間幅を持つリフレッシュフラグ信号と制御信号を受信してプルアップ制御信号を生成するプルアップ制御信号生成部１２と、リフレッシュフラグ信号とアドレス信号を受信してプルダウン制御信号を生成するプルダウン制御信号生成部１４と、プルアップ制御信号及びプルダウン制御信号を受信してリダンダントセルアクセス信号を生成するカラムリペアフューズ部１６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
リフレッシュ信号よりも大きいイネーブル区間幅を持つリフレッシュフラグ信号と制御信号を受信してプルアップ制御信号を生成する第１制御信号生成部と、
前記リフレッシュフラグ信号とアドレス信号を受信してプルダウン制御信号を生成する第２制御信号生成部と、
前記プルアップ制御信号及び前記プルダウン制御信号を受信してリダンダントセルアクセス信号を生成するカラムリペアフューズ部と、
を備えることを特徴とするカラムリダンダンシ回路。
【請求項２】
前記リフレッシュ信号を受信して所定区間遅延させる遅延部と、
前記リフレッシュ信号と前記遅延部の出力信号を受信して前記リフレッシュフラグ信号を生成する論理素子と、
を更に備えることを特徴とする請求項１に記載のカラムリダンダンシ回路。
【請求項３】
前記論理素子は、否定論理積演算を行うことを特徴とする請求項２に記載のカラムリダンダンシ回路。
【請求項４】
前記プルアップ制御信号は、前記リフレッシュ信号に応答してイネーブルされないことを特徴とする請求項１に記載のカラムリダンダンシ回路。
【請求項５】
前記第１制御信号生成部は、前記制御信号及び前記リフレッシュフラグ信号を受信して論理演算を行う論理素子を備えることを特徴とする請求項１に記載のカラムリダンダンシ回路。
【請求項６】
前記論理素子は、否定論理和演算を行うことを特徴とする請求項５に記載のカラムリダンダンシ回路。
【請求項７】
前記第１制御信号生成部は、前記論理素子の出力信号をバッファリングするバッファを更に備えることを特徴とする請求項５に記載のカラムリダンダンシ回路。
【請求項８】
前記プルダウン制御信号は、前記リフレッシュ信号に応答してイネーブルされないことを特徴とする請求項１に記載のカラムリダンダンシ回路。
【請求項９】
前記第２制御信号生成部は、前記アドレス信号及び前記リフレッシュフラグ信号を受信して論理演算を行う論理素子を備えることを特徴とする請求項１に記載のカラムリダンダンシ回路。
【請求項１０】
前記論理素子は、否定論理和演算を行うことを特徴とする請求項９に記載のカラムリダンダンシ回路。
【請求項１１】
前記第２制御信号生成部は、前記論理素子の出力信号をバッファリングするバッファを更に備えることを特徴とする請求項９に記載のカラムリダンダンシ回路。
【請求項１２】
前記カラムリペアフューズ部は、
電源電圧と出力ノードとの間に連結され、前記プルアップ制御信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードに並列連結された複数のフューズと、
接地端と前記フューズのそれぞれに連結され、前記プルダウン制御信号に応答して前記出力ノードをプルダウン駆動する複数のプルダウン素子と、
前記出力ノードの信号をラッチするラッチと、
を備えることを特徴とする請求項１に記載のカラムリダンダンシ回路。
【請求項１３】
前記プルアップ素子はｐＭＯＳ（positive channel Metal Oxide Semiconductor）トランジスタであり、前記プルダウン素子はｎＭＯＳ（negative channel Metal Oxide Semiconductor）トランジスタである、請求項１２に記載のカラムリダンダンシ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラムリダンダンシ回路に係り、より具体的には、イネーブル区間幅の調節されたリフレッシュ信号を用いてロー経路と関連した制御信号がトグリングされるのを防止することによって、リフレッシュモードにおいて電流消耗を減少させることができるカラムリダンダンシ回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の単位セルは、一つのスイッチングトランジスタと一つの格納用のキャパシタとで構成されているため、ＳＲＡＭ（Static RAM）やフラッシュメモリとは違い、漏れ電流によって時間の経過につれてセルに格納されたデータを失ってしまうという現象が起きる。このような現象を防止するために、外部から一定周期にセルに格納されたデータを再び書き込む動作を行うようにしており、このような動作をリフレッシュ（Refresh）という。リフレッシュは、メモリセルアレイ中の各セルが持つリテンション時間（retention time）内に少なくとも一回ずつワードラインを選択し、該選択されたワードラインに連結されたセルのデータを感知及び増幅させた後、セルに再記録するような方式で行われる。ここで、リテンション時間とは、セルにあるデータを記録した後、リフレッシュ無しにデータがセルで維持されうる時間のことをいう。
【０００３】
一般に、リフレッシュは、リフレッシュコマンドに応答して内部カウンタで生成されたローアドレスに対して行われる。したがって、リフレッシュは、ローアドレスの変更だけで可能になるため、リフレッシュモードにおいてカラム経路の動作は不要である。
【０００４】
一方、メモリ素子において一部メモリセルに欠陥（defect）が発生するとチップが正常に動作しないため、あらかじめ余分のメモリセルを生成しておき、テスト時に欠陥発生セルと判断されるセルを余分のセロで置換するリペア動作が行われる。このようなリペア動作のうち、カラムリダンダンシ回路を介して行われるカラムリペア動作には、図7のように特定セルにフェイルが発生した場合、フェイルの発生しなかったセルまで含めて全てのセルをリペアする方式、又は、図8のようにフェイルの発生したブロックのセルのみをカラムリペアする方式が用いられる。
【０００５】
このリペア動作についての特許文献としては、例えば下記特許文献１等がある。
【特許文献１】米国特許公開第２００７／００３３４５０公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、イネーブル区間幅の調節されたリフレッシュ信号を用いてロー経路と関連した制御信号がトグリングされるのを防止することによって、リフレッシュモードにおいて電流消耗を減少させることができるカラムリダンダンシ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一側面において、上記目的を達成するカラムリダンダンシ回路は、リフレッシュ信号よりも大きいイネーブル区間幅を持つリフレッシュフラグ信号と制御信号を受信してプルアップ制御信号を生成する第１制御信号生成部と、前記リフレッシュフラグ信号とアドレス信号を受信してプルダウン制御信号を生成する第２制御信号生成部と、前記プルアップ制御信号及び前記プルダウン制御信号を受信してリダンダントセルアクセス信号を生成するカラムリペアフューズ部と、を備える。
【０００８】
好ましくは、上記本発明のカラムリダンダンシ回路は、前記リフレッシュ信号を受信して所定区間遅延させる遅延部と、前記リフレッシュ信号と前記遅延部の出力信号を受信して前記リフレッシュフラグ信号を生成する論理素子と、を更に備える。
【０００９】
本発明において、前記プルアップ制御信号は、前記リフレッシュ信号に応答してイネーブルされないことが好ましい。
【００１０】
本発明において、前記第１制御信号生成部は、前記制御信号及び前記リフレッシュフラグ信号を受信して論理演算を行う論理素子を備えることが好ましい。
【００１１】
前記第１制御信号生成部は、前記論理素子の出力信号をバッファリングするバッファを更に備えることが好ましい。
【００１２】
本発明において、前記プルダウン制御信号は、前記リフレッシュ信号に応答してイネーブルされないことが好ましい。
【００１３】
本発明において、前記第２制御信号生成部は、前記アドレス信号及び前記リフレッシュフラグ信号を受信して論理演算を行う論理素子を備える。
【００１４】
本発明において、前記第２制御信号生成部は、前記論理素子の出力信号をバッファリングするバッファを更に備える。
【００１５】
本発明において、前記カラムリペアフューズ部は、電源電圧と出力ノードとの間に連結され、前記プルアップ制御信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、前記出力ノードに並列連結された複数のフューズと、接地端と前記フューズのそれぞれに連結され、前記プルダウン制御信号に応答して前記出力ノードをプルダウン駆動する複数のプルダウン素子と、前記出力ノードの信号をラッチするラッチと、を備える。
【発明の効果】
【００１６】
本発明によれば、イネーブル区間幅の調節されたリフレッシュ信号を用いてロー経路と関連した制御信号がトグリングされるのを防止し、リフレッシュモードにおいて電流消耗を減少させることが可能になる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の一実施例によるカラムリダンダンシ回路の構成を示すブロック図である。
【００１８】
図１に示すように、本実施例のカラムリダンダンシ回路は、リフレッシュ信号REFを受信して、リフレッシュ信号REFよりも大きいイネーブル区間幅を持つリフレッシュフラグ信号REFFLAGを生成するリフレッシュ信号生成部１０と、リフレッシュフラグ信号REFFLAGと制御信号PCGDLY1を受信してプルアップ制御信号WLCB_YFを生成するプルアップ制御信号生成部１２と、リフレッシュフラグ信号REFFLAGとアドレス信号XMAT<0:15>を受信してプルダウン制御信号XMAT_YF<0:15>を生成するプルダウン制御信号生成部１４と、プルアップ制御信号WLCB_YF及びプルダウン制御信号XMAT_YF<0:15>を受信してリダンダントセルアクセス信号YRAを生成するカラムリペアフューズ部１６とを備える。
【００１９】
図２に示すように、リフレッシュ信号生成部１０は、リフレッシュ信号REFを反転させるインバータＩＶ２０と、インバータＩＶ２０の出力信号を既設定された区間だけ遅延させる遅延部２０と、リフレッシュ信号REFと遅延部２０の出力信号を受信し、否定論理積演算によってリフレッシュフラグ信号REFFLAGを生成するＮＡＮＤゲートＮＤ２０とを含む。ここで、リフレッシュ信号REFは、リフレッシュ命令が入力されるとイネーブルされる信号である。
【００２０】
リフレッシュ信号生成部１０は、リフレッシュ信号REFを受信し、リフレッシュ信号REFよりも大きいイネーブル区間を持つリフレッシュ信号であるリフレッシュフラグ信号REFFLAGを生成する。これについてより具体的に説明すると、ＮＡＮＤゲートＮＤ２０の一入力端にはリフレッシュ信号REFの反転信号が入力され、ＮＡＮＤゲートＮＤ２０の他の入力端には遅延部２０の出力信号、すなわち、リフレッシュ信号REFの遅延信号が入力される。したがって、ＮＡＮＤゲートＮＤ２０から出力されるリフレッシュフラグ信号REFFLAGは、リフレッシュ信号REFよりもイネーブル区間幅（ハイレベルを維持する区間）が大きくなる。本実施例においてリフレッシュ信号REF及びリフレッシュ信号生成部１０で生成されるリフレッシュフラグ信号REFFLAGの波形は、図６から確認できる。
【００２１】
プルアップ制御信号生成部１２は、図３に示すように、制御信号PCGDLY1をバッファリングするインバータＩＶ３１と、インバータＩＶ３１の出力信号とリフレッシュフラグ信号REFFLAGを受信し、否定論理和演算を行うＮＯＲゲートＮＲ３０と、ＮＯＲゲートＮＲ３０の出力信号をバッファリングしてプルアップ制御信号WLCB_YFを生成するインバータチェーンと、を備える。ここで、インバータチェーンは、１対のインバータＩＶ３２、ＩＶ３３で構成される。また、制御信号PCGDLY1は、読出し、書込み、リフレッシュ命令などによってメモリセルが活性化（active）したのち、一定の遅延区間の経過後にイネーブルされる信号である。プルアップ制御信号生成部１２は、リフレッシュフラグ信号REFFLAGがローレベルである状態では、制御信号PCGDLY1と同じレベルのプルアップ制御信号WLCB_YFを生成し、リフレッシュモードにおいてリフレッシュフラグ信号REFFLAGがハイレベルに遷移した状態では、制御信号PCGDLY1によらずローレベルのプルアップ制御信号WLCB_YFを生成する。ここで、リフレッシュフラグ信号REFFLAGは、少なくとも制御信号PCGDLY1がリフレッシュ命令によってハイレベルを維持する区間の間にハイレベルを維持するよう、リフレッシュ信号生成部１０でイネーブル区間幅が調節される。したがって、制御信号PCGDLY1のレベルによらずリフレッシュモードにおいてプルアップ制御信号WLCB_YFはローレベルを維持する。
【００２２】
プルダウン制御信号生成部１４は、図４に示すように、アドレス信号XMAT<0:15>及びリフレッシュフラグ信号REFFLAGを受信して否定論理和演算を行うＮＯＲゲートＮＲ４０と、ＮＯＲゲートＮＲ４０の出力信号をバッファリングしてプルダウン制御信号XMAT_YF<0:15>を生成するインバータチェーンとを備える。ここで、インバータチェーンは、１対のインバータＩＶ４０、ＩＶ４１で構成される。また、プルダウン制御信号生成部１４は、印加されるアドレス信号XMAT<0:15>の数だけ備えられる。プルダウン制御信号生成部１４は、アドレス信号XMAT<0:15>及びリフレッシュフラグ信号REFFLAGのうち少なくとも一つがハイレベルにイネーブルされる場合にローレベルを維持するプルダウン制御信号XMAT_YF<0:15>を生成する。ここで、リフレッシュフラグ信号REFFLAGがリフレッシュモードではハイレベルを維持するので、プルダウン制御信号XMAT_YF<0:15>はリフレッシュ区間の間にローレベルを維持する。
【００２３】
カラムリペアフューズ部１６は、図５に示すように、電源電圧ＶＤＤとノードＡ間に連結され、プルアップ制御信号WLCB_YFに応答してノードＡをプルアップ駆動するｐＭＯＳトランジスタＰ５０と、ノードＡに並列連結された複数のフューズＦ５０〜Ｆ５９と、接地端ＶＳＳと複数のフューズＦ５２〜Ｆ５９のそれぞれに連結され、プルダウン制御信号XMAT_YF<0:15>に応答してノードＡをプルダウン駆動する複数のｎＭＯＳトランジスタＮ５０〜５７と、ノードＡの信号をラッチし、該当のアドレスに割り当てられたリダンダントセルをアクセスするためにイネーブルされるリダンダントセルアクセス信号YRAを生成するインバータＩＶ５０、ＩＶ５１からなるインバータ対で構成されたラッチとを備える。ノードＡと接地端ＶＳＳ間に連結されたキャパシタＣ５０は、回路の寄生キャパシタンス成分をモデリングしたもので、ｎＭＯＳトランジスタＮ５０〜５７がターンオンされる場合、キャパシタＣ５０に蓄電された電荷が接地端ＶＳＳに流出される。すなわち、電流経路が形成される。
【００２４】
以下、上記のように構成された本実施例によるカラムリダンダンシ回路の動作を、図６に示すタイミング図を参照して具体的に説明する。
【００２５】
まず、リフレッシュ信号生成部１０は、リフレッシュモードにおいてハイレベルにイネーブルされるリフレッシュ信号REFを受信してリフレッシュフラグ信号REFFLAGを生成する。リフレッシュフラグ信号REFFLAGは、少なくとも制御信号PCGDLY1がリフレッシュ命令によってハイレベルである区間の間にはハイレベルを維持するようにイネーブル区間幅が調節された信号である。リフレッシュ区間の間にハイレベルを維持するリフレッシュフラグ信号REFFLAGを受信したプルアップ制御信号生成部１２は、制御信号PCGDLY1のレベルによらずリフレッシュモードでローレベルを維持するプルアップ制御信号WLCB_YFを生成して出力する。なお、プルダウン制御信号生成部１４もアドレス信号XMAT<0:15>によらずリフレッシュモードでローレベルを維持するプルダウン制御信号XMAT_YF<0:15>を生成して出力する。
【００２６】
ローレベルのプルアップ制御信号WLCB_YFによってｐＭＯＳトランジスタＰ５０はターンオンされ、ローレベルのプルダウン制御信号XMAT_YF<0:15>によってｎＭＯＳトランジスタＮ５０〜５７はターンオフされるので、ノードＡはハイレベルにプリチャージされ、リダンダントセルアクセス信号YRAをハイレベルにイネーブルさせる。このようにリフレッシュモードではアドレス信号XMAT<0:15>のレベルによらずローレベルを維持するプルダウン制御信号XMAT_YF<0:15>によってｎＭＯＳトランジスタＮ５０〜５７が全てターンオフされるので、リフレッシュモードでｎＭＯＳトランジスタＮ５０〜５７を介して形成された電流経路から電流が消耗されるのを防止できる。
【００２７】
一方、ノーマルモードでは、リフレッシュ信号REFがローレベルにディセーブルされる。図６に示すように、制御信号PCGDLY1はプリチャージ区間ではローレベルにディセーブルされ、アクティブ区間ではハイレベルにイネーブルされる。したがって、プリチャージ区間ではプルアップ制御信号WLCB_YFがローレベルとなってＰＭＯＳトランジスタＰ５０をターンオンさせ、ノードＡをプリチャージし、アクティブ区間ではプルアップ制御信号WLCB_YFがハイレベルとなってＰＭＯＳトランジスタＰ５０をターンオフさせ、ノードＡに対するプリチャージを中断する。
【００２８】
その後、印加されたアドレス信号XMAT<0:15>のうちハイレベルを 有する アドレス信号に対応するフューズＦ５０〜Ｆ５２が切断されていない状態である場合、すなわち、該当のアドレスがリペアアドレスでない場合には、ｎＭＯＳトランジスタＮ５０〜５７がターンオンされ、ノードＡをローレベルにプルダウン駆動する。
【００２９】
一方、印加されたアドレス信号XMAT<0:15>のうちハイレベルを有するアドレス信号に対応するフューズＦ５０〜Ｆ５２が切断された状態である場合、すなわち、該当のアドレスがリペアアドレスである場合には、ｎＭＯＳトランジスタＮ５０〜５７がターンオフされ、ノードＡをハイレベルに維持させ、リダンダントセルアクセス信号YRAをローレベルにイネーブルさせる。これにより、該当のアドレスに割り当てられたリダンダントセルをアクセスする。
【００３０】
本実施例では、リフレッシュモードでハイレベルを維持するリフレッシュフラグ信号REFFLAGを用いて、プルアップ制御信号WLCB_YF及びプルダウン制御信号XMAT_YF<0:15>がリフレッシュモードでローレベルを維持するようにしている。特に、リフレッシュモードでロー経路と関連したプルダウン制御信号XMAT_YF<0:15>がハイレベルに遷移するのを防止し、リフレッシュモードで電流消耗を低減している。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例によるカラムリダンダンシ回路の構成を示すブロック図である。
【図２】図１におけるリフレッシュ信号生成部の回路図である。
【図３】図１におけるプルアップ制御信号生成部の回路図である。
【図４】図１におけるプルダウン制御信号生成部の回路図である。
【図５】図１におけるカラムリペアフューズ部の回路図である。
【図６】本発明の一実施例によるカラムリダンダンシ回路の内部信号タイミング図である。
【図７】従来技術によるカラムリペア方式の一例を示す図である。
【図８】従来技術によるカラムリペア方式の他の例を示す図である。
【符号の説明】
【００３２】
１０    リフレッシュ信号生成部
１２    プルアップ制御信号生成部
１４    プルダウン制御信号生成部
１６    カラムリペアフューズ部
２０    遅延部
ＩＶ２０、ＩＶ３１、ＩＶ３２、ＩＶ３３、ＩＶ４０、ＩＶ４１、ＩＶ５０、ＩＶ５１、ＩＶ５２    インバータ
ＮＤ２０    ＮＡＮＤゲート
ＮＲ３０    ＮＯＲゲート
ＮＲ４０    ＮＯＲゲート
Ａ    ノード
Ｐ５０    ＰＭＯＳトランジスタ
Ｆ５０、Ｆ５１、Ｆ５２、Ｆ５３、Ｆ５４、Ｆ５５、Ｆ５６、Ｆ５７、Ｆ５８、Ｆ５９    フューズ
Ｎ５０、Ｎ５１、Ｎ５２、Ｎ５３、Ｎ５４、Ｎ５５、Ｎ５６、Ｎ５７    ｎＭＯＳトランジスタ
Ｃ５０    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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