(57)【要約】【課題】カウンタが一時的に不定状態となっても、再起動することなく自動回復可能なレイテンシカウンタを提供する。【解決手段】それぞれ入力ゲート１６０ｉｎ〜１６７ｉｎ及び出力ゲート１６０ｏｕｔ〜１６７ｏｕｔを備える複数のラッチ回路１６０−１〜１６０−７が並列接続され、内部コマンドＭＤＲＤＴが入力ゲートに共通に供給されるポイントシフト型ＦＩＦＯ回路１６０と、入力ゲートのいずれか及び出力ゲートのいずれかを導通させるセレクタ２００とを備える。セレクタ２００は、入力ゲート及び出力ゲートの選択動作を切り替えるカウンタ１２０を含み、カウンタ１２０は、内部クロックＩＣＬＫに同期してカウント値をバイナリ形式で出力する。このように、バイナリ形式のカウンタを用いていることから、カウント値がエラーとなること自体が無くなる。【選択図】図１
2008047267.tif 000002
【特許請求の範囲】
【請求項１】
内部クロックに同期して内部コマンドのレイテンシをカウントするレイテンシカウンタであって、
それぞれ入力ゲート及び出力ゲートを備える複数のラッチ回路が並列接続され、前記内部コマンドが前記入力ゲートに共通に供給されるポイントシフト型ＦＩＦＯ回路と、前記入力ゲートのいずれか及び前記出力ゲートのいずれかを導通させるセレクタとを備え、
前記セレクタは、前記入力ゲート及び前記出力ゲートの選択動作を切り替えるカウンタを含み、前記カウンタは、前記内部クロックに同期してカウント値をバイナリ形式で出力することを特徴とするレイテンシカウンタ。
【請求項２】
前記カウンタは、前記カウント値を構成する複数のビットの変化タイミングを一致させる手段を含んでいることを特徴とするレイテンシカウンタ。
【請求項３】
前記カウンタはリップルカウンタであり、前記手段は遅延回路であることを特徴とする請求項２に記載のレイテンシカウンタ。
【請求項４】
前記セレクタは、バイナリ形式の前記カウント値をデコードするデコーダをさらに備え、前記デコーダの出力値に基づいて、導通させる前記入力ゲート及び前記出力ゲートの一方を指定することを特徴とする請求項１乃至３のいずれか一項に記載のレイテンシカウンタ。
【請求項５】
前記セレクタは、前記内部クロックを遅延させた第１の遅延クロックに同期して前記デコーダの出力を前記ポイントシフト型ＦＩＦＯ回路に供給する同期回路をさらに備え、
前記内部クロックに対する前記第１の遅延クロックの遅延量は、前記カウンタの遅延時間と前記デコーダの遅延時間の和に相当することを特徴とする請求項４に記載のレイテンシカウンタ。
【請求項６】
前記セレクタは、あらかじめ定められた前記入力ゲートと前記出力ゲートとの対応関係に基づいて、導通させる前記入力ゲート及び前記出力ゲートの他方を指定するシフト回路をさらに備えることを特徴とする請求項４又は５に記載のレイテンシカウンタ。
【請求項７】
前記シフト回路は、前記入力ゲートと前記出力ゲートとの前記対応関係を設定信号に基づいて変更可能であることを特徴とする請求項６に記載のレイテンシカウンタ。
【請求項８】
前記出力ゲートに共通接続され、前記内部クロックに同期して前記ポイントシフト型ＦＩＦＯ回路の出力を取り込むタイミング補正回路をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載のレイテンシカウンタ。
【請求項９】
前記タイミング補正回路は、従属接続された複数のラッチ回路によって構成されており、前記タイミング補正回路を構成する前記複数のラッチ回路のうち、少なくとも初段のラッチ回路は前記内部クロックを遅延させた第２の遅延クロックに同期して動作し、少なくとも最終段のラッチ回路は前記内部クロックに同期して動作することを特徴とする請求項８に記載のレイテンシカウンタ。
【請求項１０】
内部クロックに同期して内部コマンドのレイテンシをカウントするレイテンシカウンタであって、
ｎ個（ｎは２以上の整数）のラッチ回路と、
ｊ番目（ｊは０〜ｎ−１の整数）のラッチ回路に対して前記内部コマンドを入力許可し、ｋ番目（ｋは０〜ｎ−１の整数）のラッチ回路に対して前記内部コマンドを出力許可する手段と、
前記内部クロックに同期してｊ及びｋの一方の値をインクリメント又はデクリメントするバイナリ型のカウンタと、
ｊ−ｋ又はｋ−ｊの値を一定に保ちつつ、ｊ及びｋの前記一方の値から他方の値を生成するシフト回路と、を備えることを特徴とするレイテンシカウンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はレイテンシカウンタに関し、特に、同期式メモリ内において内部コマンドのレイテンシをカウントするレイテンシカウンタに関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリは、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロックを使用することによって、データ転送レートを高めることが可能である。
【０００３】
しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
【０００４】
この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。つまり、５クロック後に最初のデータが出力されることになる。このようなレイテンシをカウントするカウンタは、「レイテンシカウンタ」と呼ばれる。
【０００５】
レイテンシカウンタとしては、非特許文献１に記載された回路が知られている。非特許文献１に記載されたレイテンシカウンタは、リードコマンドをラッチする複数のラッチ回路と、ラッチ回路のいずれかからリードコマンドを読み出すスイッチと、リードコマンドをラッチさせるラッチ回路を順に循環しながら選択する第１のリングカウンタと、リードコマンドを読み出すラッチ回路を順に循環しながら選択する第２のリングカウンタとを備えている。これにより、ラッチされたリードコマンドは、第１のリングカウンタのカウント値と第２のリングカウンタのカウント値との差に応じたタイミングで出力されることになる。
【０００６】
しかしながら、入力用と出力用とで異なるリングカウンタを用いた場合、クロックの周波数が高くなると２つのリングカウンタの動作を同期させることが困難となる。また、リセット時においてこれら２つのリングカウンタを同時にリセットすることができない場合も生じる。このため、レイテンシのカウント数がずれてしまい、誤動作を起こしてしまうという問題があった。
【特許文献１】Ho Young Song、外１５名、"A 1.2Gb/s/pin Double Data Rate SDRAM with On-Die-Termination", ISSCC 2003/SESSION 17/SRAM AND DRAM/PAPER 17.8、（米国）、IEEE, 2003年, p.314
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような問題を解決すべく、本発明者は、入力用と出力用とでリングカウンタを共有する方法を提案した。この方法は、リングカウンタの値を出力用の値として用い、リングカウンタの値を所定値分ずらした値を入力用の値として用いることによって、リングカウンタの共有を可能としている。
【０００８】
しかしながら、本発明者がさらに検討を重ねた結果、場合によってはリングカウンタ自体が誤動作する可能性があることが判明した。つまり、リングカウンタは、循環接続された複数のラッチ回路のうち、いずれか１つのラッチ回路にアクティブレベル（例えばハイレベル）がラッチされ、これが循環的に移動する構成を有している。ところが、セルフリフレッシュモードやパワーダウンモードにエントリーする際、タイミングによっては内部クロックにハザードが出力されることがあり、これによってリングカウンタが不定状態になることがある。
【０００９】
リングカウンタが不定状態になると、複数のラッチ回路にアクティブレベルがラッチされたり、全てのラッチ回路に非アクティブレベルがラッチされるなどのエラーが生じてしまう。このようなエラーはメモリ全体を再起動しない限り回復できないことから、レイテンシカウンタはもはや正常な動作を行うことができなくなる。
【００１０】
本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は改良されたレイテンシカウンタを提供することである。
【００１１】
また、本発明の他の目的は、カウンタが一時的に不定状態となっても、再起動することなく自動回復可能なレイテンシカウンタを提供することである。
【課題を解決するための手段】
【００１２】
本発明によるレイテンシカウンタは、内部クロックに同期して内部コマンドのレイテンシをカウントするレイテンシカウンタであって、それぞれ入力ゲート及び出力ゲートを備える複数のラッチ回路が並列接続され、内部コマンドが入力ゲートに共通に供給されるポイントシフト型ＦＩＦＯ回路と、入力ゲートのいずれか及び出力ゲートのいずれかを導通させるセレクタとを備え、セレクタは、入力ゲート及び出力ゲートの選択動作を切り替えるカウンタを含み、カウンタは、内部クロックに同期してカウント値をバイナリ形式で出力することを特徴とする。
【００１３】
カウンタの種類については、カウント値をバイナリ形式で出力するカウンタであれば特に限定されず、例えば、リップルカウンタを用いることができる。リップルカウンタを用いた場合、インクリメント又はデクリメントする際、上位ビットほど変化が遅れるという問題があるが、この問題は、各ビットの変化タイミングを一致させる手段、例えば遅延回路を用いることによって解決することができる。
【００１４】
この場合、カウンタの出力が内部クロックに対して遅れることになるが、ポイントシフト型ＦＩＦＯ回路の出力を内部クロックに同期して取り込むタイミング補正回路を用いることによって、この遅れを補正することが可能である。遅れが比較的大きい場合には、従属接続された複数のラッチ回路によってタイミング補正回路を構成すればよい。具体的には、タイミング補正回路を構成する複数のラッチ回路のうち、少なくとも初段のラッチ回路については内部クロックを遅延させた遅延クロックに同期して動作し、少なくとも最終段のラッチ回路については内部クロックに同期して動作するよう構成すれば、確実に補正を完了することが可能となる。
【発明の効果】
【００１５】
このように、本発明によれば、セレクタによる選択動作を制御するカウンタとして、カウント値をバイナリ形式で出力するカウンタを用いていることから、カウント値がエラーとなること自体が無くなる。つまり、リングカウンタであれば、１つのラッチ回路にのみアクティブレベルがラッチされている必要があり、その他の状態はエラーとなるが、カウント値をバイナリ形式で出力するカウンタにはそのような制約が無い。
【００１６】
このため、カウンタが一時的に不定状態となり、その結果、カウンタのカウント値が変化してしまったとしても、レイテンシのカウント動作には何らの影響もない。つまり、カウンタが不定状態から自動回復することから、再起動することなく通常動作を継続することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態によるレイテンシカウンタ１００の回路図である。
【００１９】
本実施形態によるレイテンシカウンタ１００は、リード動作時においてリードコマンドのＣＡＳレイテンシをカウントするカウンタ（ＣＬカウンタ）であるが、本発明の適用対象がこれに限定されるものではない。
【００２０】
図１に示すように、本実施形態によるレイテンシカウンタ１００は、並列接続された複数のラッチ回路からなるポイントシフト型ＦＩＦＯ回路１６０と、その動作を制御するセレクタ２００とを備えている。セレクタ２００は、内部クロックＬＣＬＫに同期してカウント値をインクリメント（又はデクリメント）するカウンタ１２０と、カウンタ１２０のカウント値をデコードするデコーダ１３０と、デコーダ１３０の出力を内部クロックＬＣＬＫに同期させる同期回路１４０と、同期回路１４０の出力をシフトさせるシフト回路１５０によって構成されている。
【００２１】
内部クロックＬＣＬＫは、図示しないＤＬＬ（Delay Locked Loop）回路によって生成されるクロックである。セルフリフレッシュ時やパワーダウン時においては、消費電力を低減するため、レイテンシカウンタ１００に供給される内部クロックＬＣＬＫは、停止回路１１０によって遮断される。
【００２２】
図２は、停止回路１１０の回路図である。
【００２３】
図２に示すように、停止回路１１０は、アイドル信号ＩＤＬＥ、セルフリフレッシュ信号ＳＲ及びパワーダウン信号ＰＤを受けるＡＮＤ回路１１１と、内部クロックＬＣＬＫに同期してＡＮＤ回路１１１の出力を取り込むラッチ回路１１２を有している。アイドル信号ＩＤＬＥ、セルフリフレッシュ信号ＳＲ及びパワーダウン信号ＰＤは、いずれも通常動作時においてはハイレベルを維持している。このため、通常動作時においてはラッチ回路１１２の出力もハイレベルに維持される。
【００２４】
ラッチ回路１１２の出力はＮＡＮＤ回路１１３の一方の入力端に供給される。ＮＡＮＤ回路１１３の他方の入力端には、内部クロックＬＣＬＫをインバータ１１４によって反転した信号が供給される。このため、通常動作時においては、停止回路１１０は内部クロックＬＣＬＫをそのまま通過させる。
【００２５】
一方、アイドル信号ＩＤＬＥ、セルフリフレッシュ信号ＳＲ及びパワーダウン信号ＰＤの少なくとも一つがローレベルとなった場合、つまり、アイドル状態、セルフリフレッシュモード及びパワーダウンモードのいずれかにエントリーした場合には、ラッチ回路１１２にはローレベルが取り込まれることになる。その結果、内部クロックＬＣＬＫはＮＡＮＤ回路１１３によって遮断されることになる。
【００２６】
このような停止回路１１０を通過した内部クロックＬＣＬＫは、図１に示したカウンタ１２０及び同期回路１４０に供給される。
【００２７】
図３は、カウンタ１２０、デコーダ１３０及び同期回路１４０の回路図である。また、図４は、カウンタ１２０、デコーダ１３０及び同期回路１４０の回路構成をより詳細に示す図である。
【００２８】
図３に示すように、カウンタ１２０は、リップル型のフリップフロップ１２１〜１２３が従属接続された３ビットのリップルカウンタである。フリップフロップ１２１のクロック端には内部クロックＬＣＬＫが供給されており、したがって、フリップフロップ１２１の出力ビットＢ１はバイナリ信号の最下位ビットを示す。フリップフロップ１２２の出力ビットＢ２はバイナリ信号の第２ビットであり、フリップフロップ１２３の出力ビットＢ３はバイナリ信号の最上位ビットである。フリップフロップ１２１の詳細な回路構成は図４に示すとおりであり、内部クロックＬＣＬＫがローレベルからハイレベルへの変化したことに応答して、保持している値を反転させる。
【００２９】
これらフリップフロップ１２１〜１２３の出力ビットＢ１〜Ｂ３は、デコーダ１３０に供給される。しかしながら、出力ビットＢ１〜Ｂ３の変化タイミングは同時ではなく、下位ビットから順次変化する。つまり、上位ビットほど変化が遅れる。本実施形態では、このような変化タイミングの差を無くすために、遅延回路１０１〜１０３を用いている。これら遅延回路１０１〜１０３は、いずれもフリップフロップ１段分に相当する遅延量を有している。
【００３０】
図３及び図４に示すように、遅延回路１０１，１０２は、フリップフロップ１２１とデコーダ１３０との間に直列に接続されている。このため、フリップフロップ１２１の出力ビットＢ１は、フリップフロップ２段分の遅延が与えられた後、デコーダ１３０に入力される。また、遅延回路１０３は、フリップフロップ１２２とデコーダ１３０との間に接続されている。このため、フリップフロップ１２２の出力ビットＢ２は、フリップフロップ１段分の遅延が与えられた後、デコーダ１３０に入力される。
【００３１】
これにより、デコーダ１３０に入力されるビットＢ１〜Ｂ３の変化タイミングは実質的に一致することになる。デコーダ１３０は、バイナリ形式であるビットＢ１〜Ｂ３に基づいて、８本（＝２３）の出力のいずれか一つをハイレベルに活性化させる。デコーダ１３０の詳細な回路構成は図４に示すとおりである。
【００３２】
デコーダ１３０の出力を受ける同期回路１４０は、デコーダ１３０の出力に対応する８つのＡＮＤ回路１４０−０〜１４０−７によって構成されている。ＡＮＤ回路１４０−０〜１４０−７には、遅延回路１０４〜１０７によって内部クロックを遅延させた遅延クロックＬＣＬＫ１が共通に供給される。
【００３３】
ここで、遅延回路１０４〜１０６は、遅延回路１０１〜１０３と同じ回路構成を有しており、いずれもフリップフロップ１段分に相当する遅延量を有している。これに対し、遅延回路１０７は、デコーダ１３０の動作時間に相当する遅延量を有しており、具体的には、図４に示す回路構成を有している。したがって、内部クロックＬＣＬＫに対する遅延クロックＬＣＬＫ１の遅延量は、カウンタ１２０の遅延時間とデコーダ１３０の遅延時間の和に相当することになる。
【００３４】
これにより、デコーダ１３０の出力と遅延クロックＬＣＬＫ１とのスキューはほとんどなくなり、動作マージンを十分に確保することが可能となる。同期回路１４０の出力は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７として用いられる。
【００３５】
出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７は、図１に示したシフト回路１５０に供給される。シフト回路１５０は、これに基づいて入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７を生成する。
【００３６】
図５は、シフト回路１５０の回路図である。
【００３７】
図５に示すように、シフト回路１５０は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７をそれぞれ遅延させる遅延回路１５１−０〜１５１−７と、いずれも遅延回路１５１−０〜１５１−７の出力を受けるマルチプレクサ１５２−０〜１５２−７とを備えている。
【００３８】
遅延回路１５１−０〜１５１−７は、内部クロックＬＣＬＫに同期している出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７を外部クロック（ＣＫ）に同期させるべく、これらのタイミング差を相殺するための回路である。また、マルチプレクサ１５２−０〜１５２−７は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７のうち、所定の一つがハイレベルとなった場合に、その出力である入力ゲート制御信号ＣＩＴ１〜ＣＩＴ７をハイレベルに活性化させる回路である。
【００３９】
どの出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７がハイレベルとなった場合に入力ゲート制御信号ＣＩＴ１〜ＣＩＴ７をハイレベルとするかは、マルチプレクサ１５２−０〜１５２−７によって全て異なっている。その指定は、レイテンシ設定信号ＣＬによって行われる。
【００４０】
図６は、シフト回路１５０の機能を説明するための模式図である。
【００４１】
図６に示す外側のリングＣＯＴは出力ゲート制御信号に対応し、内側のリングＣＩＴは入力ゲート制御信号に対応している。そして、これらリングＣＯＴ，ＣＩＴに付された目盛りが一致する信号同士が対応する信号であることを意味する。
【００４２】
より具体的に説明すると、図６（ａ）は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７と入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７との差分を「０」に設定した例を示している。この場合、出力ゲート制御信号ＣＯＴ０がハイレベルになれば、これに対応する入力ゲート制御信号ＣＩＴ０がハイレベルとなり、出力ゲート制御信号ＣＯＴ１がハイレベルになれば、これに対応する入力ゲート制御信号ＣＩＴ１がハイレベルとなる。つまり、出力ゲート制御信号ＣＯＴｋ（ｋは０〜７の整数）と入力ゲート制御信号ＣＩＴｊ（ｊは０〜７の整数）が対応しているとすると、ｊ＝ｋの状態である。
【００４３】
一方、図６（ｂ）は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７と入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７との差分を「７」に設定した例を示している。これは、内側のリングＣＩＴを左回りに７目盛り分回転させたイメージである。この場合、出力ゲート制御信号ＣＯＴ０がハイレベルになれば、これに対応する入力ゲート制御信号ＣＩＴ７がハイレベルとなり、出力ゲート制御信号ＣＯＴ１がハイレベルになれば、これに対応する入力ゲート制御信号ＣＩＴ０がハイレベルとなる。つまり、ｊ−ｋ＝７又は−１の状態である。
【００４４】
差分は０〜７まで任意に設定可能であり、設定された状態においては、出力ゲート制御信号と入力ゲート制御信号との対応関係は固定される。このように、シフト回路は、出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７をシフトさせて、入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７を生成する。
【００４５】
このようにして、セレクタ２００は出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７及び入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７を生成する。生成されたこれら制御信号は、図１に示したポイントシフト型ＦＩＦＯ回路１６０に供給される。
【００４６】
ポイントシフト型ＦＩＦＯ回路１６０は、８つのラッチ回路１６０−０〜１６０−７によって構成される。ラッチ回路１６０−０〜１６０−７は、それぞれフリップフロップ１６０ｆ〜１６７ｆと、これらフリップフロップに対応してそれぞれ設けられた入力ゲート１６０ｉｎ〜１６７ｉｎ及び出力ゲート１６０ｏｕｔ〜１６７ｏｕｔによって構成されている。入力ゲート１６１ｉｎ〜１６７ｉｎには、シフト回路１５０の出力である入力ゲート制御信号ＣＩＴ０〜ＣＩＴ７がそれぞれ供給される。また、入力ゲート１６１ｏｕｔ〜１６７ｏｕｔには、同期回路１４０の出力である出力ゲート制御信号ＣＯＴ０〜ＣＯＴ７がそれぞれ供給される。
【００４７】
図７は、ラッチ回路１６０−０の回路図である。
【００４８】
図７に示すように、ラッチ回路１６０−０は、入力ゲート制御信号ＣＩＴ０がハイレベルになると入力ゲート１６０ｉｎが開き、リードコマンドＭＤＲＤＴを取り込む。取り込まれたリードコマンドＭＤＲＤＴは、フリップフロップ１６０ｆによって保持される。そして、出力ゲート制御信号ＣＯＴ０がハイレベルになると出力ゲート１６０ｏｕｔが開き、取り込まれたリードコマンドＭＤＲＤＴを出力する。
【００４９】
また、ラッチ回路１６０−１にはリセット回路１６０ｒが設けられている。リセット回路１６０ｒは、出力ゲート制御信号ＣＯＴ０がハイレベルからローレベルに変化したことに応答してフリップフロップ１６０ｆに保持されたリードコマンドＭＤＲＤＴを消去する。また、リセット信号ＲＥＳＥＴがハイレベルとなった場合には、フリップフロップ１６０ｆに保持されたリードコマンドＭＤＲＤＴを強制的に消去する。
【００５０】
他のラッチ回路１６０−１〜１６０−７の回路構成についても、入力ゲート制御信号ＣＩＴ１〜ＣＩＴ７及び出力ゲート制御信号ＣＯＴ１〜ＣＯＴ７が供給される他は、図７に示したラッチ回路１６０−０と同じ回路構成を有している。これらラッチ回路１６０−０〜１６０−７の出力は共通接続され、リードコマンドＤＲＣａとして用いられる。
【００５１】
図１に戻って、本実施形態によるレイテンシカウンタ１００は、ポイントシフト型ＦＩＦＯ回路１６０の後段に接続されたタイミング補正回路１７０をさらに備えている。
【００５２】
タイミング補正回路１７０は、ラッチ回路１７１〜１７３が従属接続された構成を有している。このうち、初段のラッチ回路１７１には、遅延回路１７４によって内部クロックＬＣＬＫを遅延させた遅延クロックＬＣＬＫ２がタイミング信号として供給される。一方、後段のラッチ回路１７２，１７３には、タイミング信号として内部クロックＬＣＬＫがそのまま供給される。
【００５３】
これは、セレクタ２００内で遅延回路１０１〜１０７を使用している結果、ポイントシフト型ＦＩＦＯ回路１６０の出力であるリードコマンドＤＲＣａが内部クロックＬＣＬＫに対して所定の遅れを有しているからである。リードデータを制御するためには、リードコマンドＤＲＣａを内部クロックＬＣＬＫに同期させる必要があり、これを実現するために、タイミング補正回路１７０を用いている。
【００５４】
本実施形態では、初段のラッチ回路１７１によって内部クロックＬＣＬＫに対する遅れを低減させたリードコマンドＤＲＣｂを生成し、さらに、後段のラッチ回路１７２，１７３によって内部クロックＬＣＬＫと完全に同期したリードコマンドＤＲＣｃを生成している。このように複数のラッチ回路１７１〜１７３を用いているのは、単一のラッチ回路によって内部クロックＬＣＬＫに対する遅れを無くそうとすると、ラッチマージンが不足するおそれがあるからである。したがって、内部クロックＬＣＬＫに対する遅れが小さい場合には、必ずしも複数のラッチ回路を用いる必要はない。
【００５５】
以上が本実施形態によるレイテンシカウンタ１００の構成である。次に、本実施形態によるレイテンシカウンタ１００の動作について説明する。
【００５６】
図８は、本実施形態によるレイテンシカウンタ１００の動作を説明するためのタイミング図である。
【００５７】
図８では、外部クロックＣＫのエッジ０に同期してリードコマンドＲＤが発行された例を示している。図８に示すように、リードコマンドＲＤが発行されてから、内部のリードコマンドＭＤＲＤＴが生成されるまでには所定の時間がかかる。リードコマンドＭＤＲＤＴは、シフト回路１５０の出力に基づいて、ポイントシフト型ＦＩＦＯ回路１６０を構成する８つのフリップフロップ１６０ｆ〜１６７ｆのいずれかに保持される。本例では、リードコマンドＭＤＲＤＴが生成されたタイミングにおいて入力ゲート制御信号ＣＩＴ７が選択された状態を示している。したがって、この場合、リードコマンドＭＤＲＤＴはフリップフロップ１６７ｆに格納されることになる。
【００５８】
フリップフロップ１６７ｆに格納されたリードコマンドＭＤＲＤＴは、カウンタ１２０のインクリメントによって出力ゲート制御信号ＣＯＴ７が選択されるまで、フリップフロップ１６７ｆに保持される。そして、出力ゲート制御信号ＣＯＴ７が選択されると、ポイントシフト型ＦＩＦＯ回路１６０の出力であるリードコマンドＤＲＣａが活性化する。リードコマンドＤＲＣａは、その後、内部クロックＬＣＬＫに同期してラッチ回路１７１〜１７３を進み、最終段のラッチ回路１７３からリードコマンドＤＲＣｃとして出力される。
【００５９】
リードコマンドＤＲＣｃは内部クロックＬＣＬＫに同期しており、これを用いて実際にリードデータＤＱが出力される。
【００６０】
その後、セルフリフレッシュモードやパワーダウンモードにエントリーすると、図１に示した停止回路１１０によって内部クロックＬＣＬＫが遮断される。これにより、レイテンシカウンタ１００の動作は停止する。この時、タイミングによっては内部クロックＬＣＬＫにハザードが出力されることがあり、これによってカウンタ１２０が不定状態になることがある。
【００６１】
しかしながら、本実施形態によるレイテンシカウンタ１００では、カウント値自体に意味はなく、通常動作時において正しくインクリメント（又はデクリメント）されれば問題は全く生じない。つまり、カウント値がエラーとなること自体が無く、不定状態となることによってカウント値が変化しても、そのまま次の動作を実行することができる。
【００６２】
以上説明したように、本実施形態によるレイテンシカウンタ１００によれば、内部クロックＬＣＬＫのハザードに起因するエラーを防止することが可能となる。
【００６３】
しかも、レイテンシをカウントしている間、リードコマンドＭＤＲＤＴはポイントシフト型ＦＩＦＯ回路１６０内の一つのフリップフロップに保持されたままの状態であることから、リードコマンドの同期対象を外部クロックＣＫから内部クロックＬＣＬＫに移し替える時間的余裕を十分に確保することも可能となる。
【００６４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【００６５】
【図１】本発明の好ましい実施形態によるレイテンシカウンタ１００の回路図である。
【図２】停止回路１１０の回路図である。
【図３】カウンタ１２０、デコーダ１３０及び同期回路１４０の回路図である。
【図４】カウンタ１２０、デコーダ１３０及び同期回路１４０の回路構成をより詳細に示す図である。
【図５】シフト回路１５０の回路図である。
【図６】シフト回路１５０の機能を説明するための模式図である。
【図７】ラッチ回路１６０−０の回路図である。
【図８】レイテンシカウンタ１００の動作を説明するためのタイミング図である。
【符号の説明】
【００６６】
１００      レイテンシカウンタ
１０１〜１０７，１５１−０〜１５１−７，１７４      遅延回路
１１０      停止回路
１１１，１４０−０〜１４０−７      ＡＮＤ回路
１１２，１６０−０〜１６０−７，１７１〜１７３      ラッチ回路
１１３      ＮＡＮＤ回路
１１４      インバータ
１２０      カウンタ
１２１〜１２３，１６０ｆ〜１６７ｆ      フリップフロップ
１３０      デコーダ
１４０      同期回路
１５０      シフト回路
１５２−０〜１５２−７      マルチプレクサ
１６０      ポイントシフト型ＦＩＦＯ回路
１６０ｉｎ〜１６７ｉｎ      入力ゲート
１６０ｏｕｔ〜１６７ｏｕｔ      出力ゲート
１６０ｒ    リセット回路
１７０      タイミング補正回路
２００      セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成19年9月14日(2007.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記カウンタは、前記カウント値を構成する複数のビットの変化タイミングを一致させる手段を含んでいることを特徴とする請求項１に記載のレイテンシカウンタ。