(57)【要約】【課題】発振回路を構成するリングオシレータと電流制御回路をそれぞれ個別に特性調整することを可能にする。【解決手段】発振回路３０の電流制御回路１には定電流源３、第１の電流決定回路４、第２の電流決定回路５、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられる。第１の電流決定回路４はＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２から構成され、第２の電流決定回路５はＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２から構成される。ダイオード接続されるＮｃｈ  ＭＯＳトランジスタＮＴ１は低電位側電源Ｖｓｓ側に一定な電流Ｉ１を流す。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は低電位側電源Ｖｓｓ側に電流Ｉ１に対応する一定な電流Ｉ２を流す。ダイオード接続されるＰｃｈ  ＭＯＳトランジスタＰＴ１は低電位側電源Ｖｓｓ側に電流Ｉ２を流す。Ｐｃｈ  ＭＯＳトランジスタＰＴ２は低電位側電源Ｖｓｓ側に電流Ｉ２に対応する一定な電流Ｉ３を流す。【選択図】図１
2008236133.tif 000002
【特許請求の範囲】
【請求項１】
ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  トランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  トランジスタと、前記Ｐｃｈ  トランジスタと前記Ｎｃｈ  トランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、
一端が前記高電位側電源に接続される定電流源と、
前記定電流源の他端に接続され、前記低電位側電源側に一定な第１の電流を流す第１の電流出力手段と、前記第１の電流出力手段と相対向し、前記第１の電流に対応する一定な第２の電流を前記低電位側電源側に流す第２の電流出力手段とを有する第１の電流決定回路と、
前記高電位側電源と前記第２の電流出力手段の間に設けられ、前記第２の電流を流す第３の電流出力手段と、前記第３の電流出力手段と相対向し、前記高電位側電源に接続され、前記第２の電流に対応する一定な第３の電流を前記低電位側電源側に流す第４の電流出力手段とを有し、前記第１のバイアス電圧信号を出力する第２の電流決定回路と、
前記第４の電流出力手段と前記低電位側電源の間に設けられ、制御端子が第１の端子に接続され、第２の端子が前記低電位側電源に接続され、制御端子側から前記第２のバイアス電圧信号を出力するトランジスタと、
を具備することを特徴とする発振回路。
【請求項２】
ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  トランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  トランジスタと、前記Ｐｃｈ  トランジスタと前記Ｎｃｈ  トランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、
一端が前記高電位側電源に接続される定電流源と、
制御端子が前記定電流源の他端及び第１の端子に接続され、第２の端子が前記低電位側電源に接続される第１のトランジスタと、制御端子が前記第１のトランジスタの制御端子に接続され、第２の端子が前記低電位側電源に接続される第２のトランジスタとを有する第１の電流決定回路と、
第２の端子が前記高電位側電源に接続され、制御端子が第１の端子に接続され、第１の端子が前記第２のトランジスタの第１の端子に接続される第３のトランジスタと、第２の端子が前記高電位側電源に接続され、制御端子が前記第３のトランジスタの制御端子に接続される第４のトランジスタとを有し、前記第３及び４のトランジスタの制御端子側から前記第１のバイアス電圧信号を出力する第２の電流決定回路と、
第１の端子が前記第４のトランジスタの第１の端子に接続され、制御端子が第１の端子に接続され、第２の端子が前記低電位側電源に接続され、制御端子側から前記第２のバイアス電圧信号を出力する第５のトランジスタと、
を具備することを特徴とする発振回路。
【請求項３】
ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  トランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  トランジスタと、前記Ｐｃｈ  トランジスタと前記Ｎｃｈ  トランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、
一端が前記高電位側電源に接続される定電流源と、
制御端子が前記定電流源の他端及び第１の端子に接続され、第２の端子が前記低電位側電源に接続される第１のトランジスタと、制御端子が前記第１のトランジスタの制御端子に接続され、第２の端子が前記低電位側電源に接続される第２のトランジスタと、制御端子が前記第１のトランジスタの制御端子に接続され、第２の端子が前記低電位側電源に接続される第３のトランジスタとを有する第１の電流決定回路と、
第２の端子が前記高電位側電源に接続され、制御端子が第１の端子に接続される第４のトランジスタと、第２の端子が前記高電位側電源に接続され、制御端子が前記第４のトランジスタの制御端子に接続される第５のトランジスタとを有し、前記第４及び５のトランジスタの制御端子側から前記第１のバイアス電圧信号を出力する第２の電流決定回路と、
前記第４のトランジスタの第１の端子と前記第２のトランジスタの第１の端子の間に設けられ、第１の選択信号により、前記第４のトランジスタの第１の端子と前記第２のトランジスタの第１の端子の間を導通或いは非導通にする第１の選択手段と、
前記第４のトランジスタの第１の端子と前記第３のトランジスタの第１の端子の間に設けられ、第２の選択信号により、前記第４のトランジスタの第１の端子と前記第３のトランジスタの第１の端子の間を導通或いは非導通にする第２の選択手段と、
第１の端子が前記第５のトランジスタの第１の端子に接続され、制御端子が第１の端子に接続され、第２の端子が前記低電位側電源に接続され、制御端子側から前記第２のバイアス電圧信号を出力する第６のトランジスタと、
を具備することを特徴とする発振回路。
【請求項４】
前記第１の電流決定回路には、制御端子が前記第１のトランジスタの制御端子に接続され、第２の端子が前記低電位側電源に接続される第７のトランジスタが設けられ、
前記第４のトランジスタの第１の端子と前記第７のトランジスタの第１の端子の間に設けられ、第３の選択信号により、前記第４のトランジスタの第１の端子と前記第７のトランジスタの第１の端子の間を導通或いは非導通にする第３の選択手段を具備することを特徴とする請求項２に記載の発振回路。
【請求項５】
前記選択手段は、トランジスタ、トランスファーゲート、或いはスイッチであることを特徴とする請求項３又は４に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
発振回路には、ＬＣ共振などを用いたアナログ回路から構成される発振回路とＣＭＯＳなどを用いたデジタル回路から構成される発振回路がある。デジタル回路を使用した発振回路は、インバータをリング状に奇数段接続したリングオシレータと周波数可変用のバイアス電圧信号をリングオシレータに出力する電流回路から構成される。電流制御回路は、例えば定電流源、カレントミラー回路、及びダイオード接続されたトランジスタから構成され、ダイオード接続されたトランジスタからリングオシレータの高電位側電源側に設けられるＰｃｈ  トランジスタを制御するＰｃｈ側バイアス電圧信号が出力され、カレントミラー回路からリングオシレータの低電位側電源側に設けられるＮｃｈ  トランジスタを制御するＮｃｈ側バイアス電圧信号が出力される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される発振回路などでは、電流制御の特性を保つために、カレントミラー回路を構成する２つのＮｃｈ  トランジスタとリングオシレータの低電位側電源側に設けられるＮｃｈ  トランジスタのトランジスタ形状を合わせる必要がある。また、リングオシレータの動作中の信号変化がＮｃｈ側バイアス電圧信号へ影響して電流制御回路の特性に影響を与える。このため、その影響を低減するために定電流源に、所定レベル以上の電流を流さなければならないという問題点がある。また、カレントミラー回路を構成する２つのＮｃｈ  トランジスタとリングオシレータの低電位側電源側に設けられるＮｃｈ  トランジスタのトランジスタ形状を合わせる必要があるなど設計の自由度が少ないという問題点がある。つまり、リングオシレータと電流制御回路とをそれぞれ個別に特性調整することができない。
【特許文献１】特開平８−１８６４７４号公報（頁９、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、リングオシレータと電流制御回路とをそれぞれ個別に特性調整することができる発振回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の発振回路は、ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  トランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  トランジスタと、前記Ｐｃｈ  トランジスタと前記Ｎｃｈ  トランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、一端が前記高電位側電源に接続される定電流源と、前記定電流源の他端に接続され、前記低電位側電源側に一定な第１の電流を流す第１の電流出力手段と、前記第１の電流出力手段と相対向し、前記第１の電流に対応する一定な第２の電流を前記低電位側電源側に流す第２の電流出力手段とを有する第１の電流決定回路と、前記高電位側電源と前記第２の電流出力手段の間に設けられ、前記第２の電流を流す第３の電流出力手段と、前記第３の電流出力手段と相対向し、前記高電位側電源に接続され、前記第２の電流に対応する一定な第３の電流を前記低電位側電源側に流す第４の電流出力手段とを有し、前記第１のバイアス電圧信号を出力する第２の電流決定回路と、前記第４の電流出力手段と前記低電位側電源の間に設けられ、制御端子が第１の端子に接続され、第２の端子が前記低電位側電源に接続され、制御端子側から前記第２のバイアス電圧信号を出力するトランジスタとを具備することを特徴とする。
【０００６】
更に、本発明の他態様の発振回路は、ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  トランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  トランジスタと、前記Ｐｃｈ  トランジスタと前記Ｎｃｈ  トランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、一端が前記高電位側電源に接続される定電流源と、制御端子が前記定電流源の他端及び第１の端子に接続され、第２の端子が前記低電位側電源に接続される第１のトランジスタと、制御端子が前記第１のトランジスタの制御端子に接続され、第２の端子が前記低電位側電源に接続される第２のトランジスタとを有する第１の電流決定回路と、第２の端子が前記高電位側電源に接続され、制御端子が第１の端子に接続され、第１の端子が前記第２のトランジスタの第１の端子に接続される第３のトランジスタと、第２の端子が前記高電位側電源に接続され、制御端子が前記第３のトランジスタの制御端子に接続される第４のトランジスタとを有し、前記第３及び４のトランジスタの制御端子側から前記第１のバイアス電圧信号を出力する第２の電流決定回路と、第１の端子が前記第４のトランジスタの第１の端子に接続され、制御端子が第１の端子に接続され、第２の端子が前記低電位側電源に接続され、制御端子側から前記第２のバイアス電圧信号を出力する第５のトランジスタとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、リングオシレータと電流制御回路とをそれぞれ個別に特性調整することができる発振回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る発振回路について、図面を参照して説明する。図１は発振回路の構成を示す回路図、図２は発振回路に用いられるＮｃｈ  ＭＯＳトランジスタの特性を示す図である。本実施例では、電流制御回路にＮｃｈ  ＭＯＳトランジスタから構成される電流決定回路とＰｃｈ  ＭＯＳトランジスタから構成される電流決定回路を設けている。
【００１０】
図１に示すように、発振回路３０は電流制御回路１とリングオシレータ２から構成される。発振回路３０から出力される発振信号は、例えばロジック回路などのデジタル回路のタイミング用としてのクロック信号などに使用される。
【００１１】
電流制御回路１には、定電流源３、第１の電流決定回路４、第２の電流決定回路５、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられる。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１２】
第１の電流決定回路４にはＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の電流決定回路５にはＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられ、第１の電流決定回路４及び第２の電流決定回路５はカレントミラー回路である。定電流源３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ１を流す。定電流源は、例えば抵抗から構成される。
【００１３】
Ｎｃｈ  ＭＯＳトランジスタ（第１の電流出力手段）ＮＴ１は、ドレイン（第１の端子）がノードＮ１に接続され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源Ｖｓｓに接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ１を流す。
【００１４】
Ｎｃｈ  ＭＯＳトランジスタ（第２の電流出力手段）ＮＴ２は、ドレイン（第１の端子）がノードＮ２に接続され、ゲート（制御端子）がＮｃｈ  ＭＯＳトランジスタＮＴ１のゲートに接続され、ソース（第２の端子）が低電位側電源Ｖｓｓに接続され、低電位側電源Ｖｓｓ側に電流Ｉ１に対応する一定な電流Ｉ２（ミラー比の電流）を流す。
【００１５】
Ｐｃｈ  ＭＯＳトランジスタ（第３の電流出力手段）ＰＴ１は、ソース（第２の端子）が高電位側電源Ｖｄｄに接続され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ドレイン（第１の端子）がノードＮ２に接続され、低電位側電源Ｖｓｓ側に電流Ｉ２を流す。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタ（第４の電流出力手段）ＰＴ２は、ソース（第２の端子）が高電位側電源Ｖｄｄに接続され、ゲート（制御端子）がＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートに接続され、ドレイン（第１の端子）がノードＮ３に接続され、低電位側電源Ｖｓｓ側に電流Ｉ２に対応する一定な電流Ｉ３（ミラー比の電流）を流す。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１ゲート、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のゲート、及びノードＮ２（Ｐｃｈ  ＭＯＳトランジスタＰＴ１ゲートのドレイン）から、リングオシレータ２の高電位側電源側のＰｃｈ  ＭＯＳトランジスタのゲートに第１のバイアス電圧信号ＢＩＡＳＰが出力される。
【００１８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ドレイン（第１の端子）がノードＮ３に接続され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源Ｖｓｓに接続され、低電位側電源Ｖｓｓ側に電流Ｉ３を流す。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３のゲート及びノードＮ３（Ｎｃｈ  ＭＯＳトランジスタＮＴ３のドレイン）から、リングオシレータ２の低電位側電源側のＮｃｈ  ＭＯＳトランジスタのゲートに第２のバイアス電圧信号ＢＩＡＳＮが出力される。
【００２０】
リングオシレータ２には、コンデンサＣ１、コンデンサＣｎ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ｎ、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ２１ｎ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａ、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ｎ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２１ａ、及びＰｃｈ  ＭＯＳトランジスタＰＴ２１ｎが設けられる。
【００２１】
リングオシレータ２は、奇数段（ここではｎ段）のインバータを有し、第１のバイアス電圧信号ＢＩＡＳＰ及び第２のバイアス電圧信号ＢＩＡＳＮを入力し、第１のバイアス電圧信号ＢＩＡＳＰ及び第２のバイアス電圧信号ＢＩＡＳＮにもとづいて、周波数可変された発振信号ＯＳＣＯＵＴを出力する。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートに第１のバイアス電圧信号ＢＩＡＳＰが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１ａは、ソースがＰｃｈ  ＭＯＳトランジスタＰＴ１１ａのドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ２１ａのゲートに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２１ａのドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２１ａは、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１１ａのドレインに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１ａとＮｃｈ  ＭＯＳトランジスタＮＴ２１ａは１段目のインバータを構成する。図示しない２番目のインバータの入力側に１段目のインバータの出力信号が入力される。
【００２３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１ａは、ソースが低電位側電源Ｖｓｓに接続され、ゲートに第２のバイアス電圧信号ＢＩＡＳＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１ａ及びＮｃｈ  ＭＯＳトランジスタＮＴ２１ａのドレイン（１段目のインバータの出力側）と低電位側電源Ｖｓｓの間に、コンデンサＣ１が設けられる。
【００２４】
同様に、ｎ段目のＰｃｈ  ＭＯＳトランジスタＰＴ１１ｎは、ソースが高電位側電源Ｖｄｄに接続され、ゲートに第１のバイアス電圧信号ＢＩＡＳＰが入力される。ｎ段目のＰｃｈ  ＭＯＳトランジスタＰＴ２１ｎは、ソースがＰｃｈ  ＭＯＳトランジスタＰＴ１１ｎのドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ２１ｎのゲートに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２１ｎのドレインに接続される。ｎ段目のＮｃｈ  ＭＯＳトランジスタＮＴ２１ｎは、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１１ｎのドレインに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１ｎとＮｃｈ  ＭＯＳトランジスタＮＴ２１ｎはｎ段目のインバータを構成する。ｎ段目のインバータには図示しない（ｎ−１）段目のインバータの出力信号が入力され、ｎ段目のインバータの出力信号が１段目のインバータの入力側に入力される。
【００２５】
ｎ段目のＮｃｈ  ＭＯＳトランジスタＮＴ１１ｎは、ソースが低電位側電源Ｖｓｓに接続され、ゲートに第２のバイアス電圧信号ＢＩＡＳＮが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２１ｎ及びＮｃｈ  ＭＯＳトランジスタＮＴ２１ｎのドレイン（ｎ段目インバータの出力側）と低電位側電源Ｖｓｓの間に、コンデンサＣｎが設けられる。
【００２６】
ここで、電流制御回路に第２の電流決定回路を設けない従来の場合では、第１の電流決定回路を用いて直接、第２のバイアス信号ＢＩＡＳＮをリングオシレータの低電位側電源Ｖｓｓ側のＮｃｈ  ＭＯＳトランジスタのゲートに出力してこのトランジスタを制御している
一方、本実施例では、電流制御回路１に第２の電流決定回路５を設け、リングオシレータ２の低電位側電源Ｖｓｓ側のＮｃｈ  ＭＯＳトランジスタＮＴ１１ａ、・・・ＮＹ１１ｎを制御する第２のバイアス信号ＢＩＡＳＮを第２の電流決定回路５及びダイオード接続されるＮｃｈ  ＭＯＳトランジスタを用いて発生させている。このため、電流Ｉ１と電流Ｉ３をそれぞれ別個に設定できるので、第１の電流決定回路４を構成するＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２と、リングオシレータ２のＮｃｈ  ＭＯＳトランジスタＮＴ１１ａ、・・・ＮＹ１１ｎとをそれぞれ異なるディメンジョン(ゲート幅寸法Ｗｇ、ゲート長寸法Ｌｇ、ゲート形状など)のトランジスタに設計することができ、設計の自由度が大幅に向上させることができる。
【００２７】
また、別々のディメンジョンでトランジスタを設計することが可能となることから、図２に示すように、Ｎｃｈ  ＭＯＳトランジスタのゲート・ソース間電圧Vｇｓに対するドレイン電流Ｉｄｓ特性を任意に設定することができる。
【００２８】
例えば、リングオシレータ２の発振周波数の温度特性を略一定にさせたい場合、リングオシレータ２の電流値をＡ点の電流値になるように、Ｎｃｈ  ＭＯＳトランジスタＮＴ１のディメンジョンを設定することができる。そして、高温時での発振周波数が所定の規格を満足させることができない場合、リングオシレータ２の電流値を、例えば比較的電流レベルの小さなＣ点になるようにＮｃｈ  ＭＯＳトランジスタＮＴ１のディメンジョンを設定することができる。
【００２９】
上述したように、本実施例の発振回路では、電流制御回路１とリングオシレータ２が設けられる。電流制御回路１には、定電流源３、第１の電流決定回路４、第２の電流決定回路５、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられる。第１の電流決定回路４にはカレントミラー回路を構成するＮｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられる。第２の電流決定回路５にはカレントミラー回路を構成するＰｃｈ  ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。ダイオード接続されるＮｃｈ  ＭＯＳトランジスタＮＴ１は低電位側電源Ｖｓｓ側に一定な電流Ｉ１を流す。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は低電位側電源Ｖｓｓ側に電流Ｉ１に対応する一定な電流Ｉ２（ミラー比の電流）を流す。ダイオード接続されるＰｃｈ  ＭＯＳトランジスタＰＴ１は、低電位側電源Ｖｓｓ側に電流Ｉ２を流す。Ｐｃｈ  ＭＯＳトランジスタＰＴ２は低電位側電源Ｖｓｓ側に電流Ｉ２に対応する一定な電流Ｉ３（ミラー比の電流）を流す。Ｐｃｈ  ＭＯＳトランジスタＰＴ１及び２のゲート側からリングオシレータ２の高電位側電源側のＰｃｈ  ＭＯＳトランジスタのゲートに第１のバイアス電圧信号ＢＩＡＳＰが出力される。ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ２のドレインに接続され、ダイオード接続されるＮｃｈ  ＭＯＳトランジスタＮＴ３は低電位側電源Ｖｓｓ側に電流Ｉ３を流す。Ｎｃｈ  ＭＯＳトランジスタＮＴ３のゲート側からリングオシレータ２の低電位側電源側のＮｃｈ  ＭＯＳトランジスタのゲートに第２のバイアス電圧信号ＢＩＡＳＮが出力される。
【００３０】
このため、第１の電流決定回路４のＮｃｈ  ＭＯＳトランジスタＮＴ１側に流れる電流Ｉ１に対してダイオード接続されるＮｃｈ  ＭＯＳトランジスタＮＴ３に流れる電流Ｉ３を別個に設定することができる。したがって、第１の電流決定回路４を構成するＮｃｈ  ＭＯＳトランジスタと、リングオシレータ２の低電位側電源側に設けられるＮｃｈ  ＭＯＳトランジスタとをそれぞれ異なるディメンジョンのトランジスタに設計することができ、設計の自由度が大幅に向上させることができる。また、別々のディメンジョンでトランジスタを設計することが可能となることから、第１の電流決定回路４を構成するＮｃｈ  ＭＯＳトランジスタのゲート・ソース間電圧Vｇｓに対するドレイン電流Ｉｄｓ特性を任意に設定することができる。
【００３１】
なお、本実施例では、発振回路３０を構成するトランジスタにＭＯＳトランジスタを用いているがＭＩＳ（Metal  Insulator  Semiconductor）トランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００３２】
次に、本発明の実施例２に係る発振回路について、図面を参照して説明する。図３は電流制御回路の構成を示す回路図である。本実施例では、電流制御回路のＮｃｈ  ＭＯＳトランジスタから構成される電流決定回路を変更している。
【００３３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３４】
図３に示すように、発振回路を構成する電流制御回路１ａには、定電流源３、第１の電流決定回路６、第２の電流決定回路５、Ｎｃｈ  ＭＯＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴＴｎ、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられる。ここで、発振回路を構成するリングオシレータは実施例１と同一構成である。
【００３５】
第１の電流決定回路６には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２−１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２−２、及びＮｃｈ  ＭＯＳトランジスタＮＴ２−ｎが設けられる。ここで、ｎは３以上の整数である。
【００３６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２−１は、ゲートがＮｃｈ  ＭＯＳトランジスタのゲートに接続され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２−２は、ゲートがＮｃｈ  ＭＯＳトランジスタのゲートに接続され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２−ｎは、ゲートがＮｃｈ  ＭＯＳトランジスタのゲートに接続され、ソースが低電位側電源Ｖｓｓに接続される。
【００３７】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−１とが１番目のカレントミラー回路を構成し、Ｎｃｈ  ＭＯＳトランジスタＮＴ２−１から低電位側電源Ｖｓｓ側に電流Ｉ２−１を流す。Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−２とが２番目のカレントミラー回路を構成し、ＭＯＳトランジスタＮＴ２−２から低電位側電源Ｖｓｓ側に電流Ｉ２−２を流す。Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−ｎとがｎ番目のカレントミラー回路を構成し、Ｎｃｈ  ＭＯＳトランジスタＮＴ２−ｎから低電位側電源Ｖｓｓ側に電流Ｉ２−ｎを流す。つまり、第１の電流決定回路６には、ｎ個のカレントミラー回路が設けられる。
【００３８】
Ｎｃｈ  ＭＯＳトランジスタ（第１の選択手段）ＮＴＴ１は、ドレインがノードＮ２に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２−１のドレインに接続され、ゲートに選択信号Ｓ１が入力され、選択信号Ｓ１によりＮｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−１とから構成される１番目のカレントミラー回路をアクティブにする。
【００３９】
Ｎｃｈ  ＭＯＳトランジスタ（第２の選択手段）ＮＴＴ２は、ドレインがノードＮ２に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２−２のドレインに接続され、ゲートに選択信号Ｓ２が入力され、選択信号Ｓ２によりＮｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−２とから構成される２番目のカレントミラー回路をアクティブにする。
【００４０】
Ｎｃｈ  ＭＯＳトランジスタ（第ｎの選択手段）ＮＴＴｎは、ドレインがノードＮ２に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ２−ｎのドレインに接続され、ゲートに選択信号Ｓｎが入力され、選択信号ＳｎによりＮｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−ｎとから構成されるｎ番目のカレントミラー回路をアクティブにする。
【００４１】
ここで、選択信号Ｓ１乃至ｎとＮｃｈ  ＭＯＳトランジスタＮＴＴ１乃至ｎを用いて、リングオシレータの発振周波数を容易に切り替えることができる。更に、Ｎｃｈ  ＭＯＳトランジスタＮＴ２−１乃至ｎの並列接続個数を調整することにより、２の倍数以外の逓倍周波数を生成することができる。
【００４２】
上述したように、本実施例の発振回路では、発振回路を構成する電流制御回路１ａには、定電流源３、第１の電流決定回路６、第２の電流決定回路５、Ｎｃｈ  ＭＯＳトランジスタＮＴＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴＴｎ、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられる。第１の電流決定回路６には、ｎ個のカレントミラー回路が設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−１から構成される１番目のカレントミラー回路のＮｃｈ  ＭＯＳトランジスタＮＴ２−１から低電位側電源Ｖｓｓ側に電流Ｉ２−１が流れる。Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−２から構成される２番目のカレントミラー回路のＮｃｈ  ＭＯＳトランジスタＮＴ２−２から低電位側電源Ｖｓｓ側に電流Ｉ２−２が流れる。Ｎｃｈ  ＭＯＳトランジスタＮＴ１とＮｃｈ  ＭＯＳトランジスタＮＴ２−ｎから構成されるｎ番目のカレントミラー回路のＮｃｈ  ＭＯＳトランジスタＮＴ２−ｎから低電位側電源Ｖｓｓ側に電流Ｉ２−ｎが流れる。ｎ個のカレントミラー回路は、選択信号Ｓ１乃至ｎにもとづいてそれぞれ動作するＮｃｈ  ＭＯＳトランジスタＮＴＴ１、ＮＴＴ２、・・・ＮＴＴｎによりそれぞれ制御される。
【００４３】
このため、実施例１の効果の他に、選択信号Ｓ１乃至ｎとＮｃｈ  ＭＯＳトランジスタＮＴＴ１乃至ｎにもとづいて、リングオシレータの発振周波数を容易に切り替えることができる。また、Ｎｃｈ  ＭＯＳトランジスタＮＴ２−１乃至ｎの並列接続個数を調整することにより、２の倍数以外の逓倍周波数を生成することができる。
【００４４】
なお、本実施例では、選択手段としてＮｃｈ  ＭＯＳトランジスタＮＴＴ１乃至ｎを用いているが、代わりにトランスファーゲート或いはスイッチなどを用いてもよい。
【実施例３】
【００４５】
次に、本発明の実施例３に係る発振回路について、図面を参照して説明する。図４は電流制御回路の構成を示す回路図である。本実施例では、電流決定回路にバイポーラトランジスタを用い、回路構成を変更している。
【００４６】
図４に示すように、発振回路を構成する電流制御回路１ｂには、定電流源３、第１の電流決定回路４ｂ、第２の電流決定回路５ｂ、及びＮＰＮトランジスタＮＰＴ４が設けられる。ここで、発振回路を構成するリングオシレータは実施例１と同一構成である。
【００４７】
第１の電流決定回路４ｂには、ＮＰＮトランジスタＮＰＴ１乃至３が設けられ、第２の電流決定回路５ｂにはＰＮＰトランジスタＰＮＴ１乃至３が設けられ、第１の電流決定回路４ｂ及び第２の電流決定回路５ｂはウィルソン型カレントミラー回路である。定電流源３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１１に接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ１を流す。
【００４８】
なお、ウィルソン型カレントミラー回路は、トランジスタ及びダイオード接続のトランジスタから構成されるカレントミラー回路よりも高精度に電流を低電位側電源側に流すことができる。
【００４９】
ＮＰＮトランジスタＮＰＴ１（第１の電流出力手段）は、コレクタ（第１の端子）がノードＮ１１に接続され、ベース（制御端子）がＮＰＮトランジスタＮＰＴ２のベース（制御端子）及びコレクタ（第１の端子）に接続され、エミッタ（第２の端子）が低電位側電源Ｖｓｓに接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ１を流す。
【００５０】
ＮＰＮトランジスタＮＰＴ２は、コレクタ（第１の端子）がノードＮ１３に接続され、ベース（制御端子）がノードＮ１３に接続され、エミッタ（第２の端子）が低電位側電源Ｖｓｓに接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ２を流す。
【００５１】
ＮＰＮトランジスタＮＰＴ３は、コレクタ（第１の端子）がノードＮ１２に接続され、ベース（制御端子）がノードＮ１１に接続され、エミッタ（第２の端子）がノードＮ１３に接続される。ＮＰＮトランジスタＮＰＴ２及び３は第２の電流出力手段として機能する。
【００５２】
ＰＮＰトランジスタＰＮＴ１（第３の電流出力手段）は、エミッタ（第２の端子）が高電位側電源Ｖｄｄに接続され、ベース（制御端子）がＰＮＰトランジスタＰＮＴ２のベース（制御端子）及びコレクタ（第１の端子）に接続され、コレクタ（第１の端子）がノードＮ１２に接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ２を流す。
【００５３】
ＰＮＰトランジスタＰＮＴ２は、エミッタ（第２の端子）が高電位側電源Ｖｄｄに接続され、ベース（制御端子）がノードＮ１４に接続され、コレクタ（第１の端子）がノードＮ１４に接続され、低電位側電源Ｖｓｓ側に一定な電流を流す。
【００５４】
ＰＮＰトランジスタＰＮＴ３は、エミッタ（第２の端子）がノードＮ１４に接続され、ベース（制御端子）がノードＮ１２に接続され、コレクタ（第１の端子）がノードＮ１５に接続される。ノードＮ１４から第１のバイアス信号ＢＩＡＳＰが出力される。ＰＮＰトランジスタＰＮＴ２及び３は第４の電流出力手段として機能する。
【００５５】
ＮＰＮトランジスタＮＰＴ４は、ベース（制御端子）及びコレクタ（第１の端子）がノードＮ１５に接続され、エミッタ（第２の端子）が低電位側電源Ｖｓｓに接続され、低電位側電源Ｖｓｓ側に一定な電流Ｉ３を流す。ノードＮ１５から第２のバイアス電圧信号ＢＩＡＳＮが出力される。
【００５６】
上述したように、本実施例の発振回路では、発振回路を構成する電流制御回路１ｂには、定電流源３、第１の電流決定回路４ｂ、第２の電流決定回路５ｂ、及びＮＰＮトランジスタＮＰＴ４が設けられる。第１の電流決定回路４ｂには、ウィルソン型カレントミラー回路を構成するＮＰＮトランジスタＮＰＴ１乃至３が設けられ、第２の電流決定回路５ｂにはウィルソン型カレントミラー回路を構成するＰＮＰトランジスタＰＮＴ１乃至３が設けられる。ウィルソン型カレントミラー回路は、カレントミラー回路よりも高精度に電流を低電位側電源側に流すことができる。
【００５７】
このため、実施例１の効果の他に、実施例１よりも第１のバイアス電圧信号ＢＩＡＳＰ及び第２のバイアス電圧信号ＢＩＡＳＮの精度を向上させることができる。
【００５８】
なお、本実施例では、第１及び第２の電流決定回路をバイポーラトランジスタから構成されるウィルソン型カレントミラー回路を用いているが、ＭＯＳトランジスタから構成されるウィルソン型カレントミラー回路を用いてもよい。
【実施例４】
【００５９】
次に、本発明の実施例４に係る発振回路について、図面を参照して説明する。図５は電流決定回路を示す回路図、図５（ａ）は低電位側電源側に設けられる電流決定回路を示す回路図、図５（ｂ）は高電位側電源側に設けられる電流決定回路を示す回路図である。本実施例では、電流制御回路に用いられる電流決定回路の構成を変更している。
【００６０】
図５に示すように、発振回路の電流制御回路に使用される第１の電流決定回路４ｃには、Ｎｃｈ  ＭＯＳトランジスタＮＴ３１乃至３４が設けられ、発振回路の電流制御回路に使用される第２の電流決定回路５ｃには、Ｐｃｈ  ＭＯＳトランジスタＰＴ３１乃至３４が設けられ、第１の電流決定回路４ｃと第２の電流決定回路５ｃは２段縦続接続されたカレントミラー回路からそれぞれ構成され、高精度ウィルソン型カレントミラー回路とも呼称される。ここで、発振回路を構成するリングオシレータ及び電流制御回路の第２のバイアス信号ＢＩＡＳＮを出力するＮｃｈ  ＭＯＳトランジスタは実施例１と同一構成である。
【００６１】
なお、高精度ウィルソン型カレントミラー回路は、トランジスタ及びダイオード接続のトランジスタから構成されるカレントミラー回路よりも、温度ドリフトが少なく、高精度に電流を低電位側電源側に流すことができる。
【００６２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３１は、ドレインがノードＮ１に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ３２のゲート及びノードＮ１に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ３３のドレインに接続される。  Ｎｃｈ  ＭＯＳトランジスタＮＴ３２は、ドレインがノードＮ２に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ３４のドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３１及び３２はカレントミラー回路を構成する。
【００６３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３３は、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ３４のゲート及びドレインに接続され、ソースが低電位側電源Ｖｓｓに接続される。  Ｎｃｈ  ＭＯＳトランジスタＮＴ３４は、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ３３及び３４はカレントミラー回路を構成する。
【００６４】
Ｐｃｈ  ＭＯＳトランジスタＮＴ３１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＴ３２のゲート及びドレインに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ３３のソースに接続される。Ｐｃｈ  ＭＯＳトランジスタＮＴ３２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ３４のソースに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ３１及び３２は、カレントミラー回路を構成する。
【００６５】
Ｐｃｈ  ＭＯＳトランジスタＮＴ３３は、ゲートがＰｃｈ  ＭＯＳトランジスタＰＴ３４のゲート及びドレインに接続され、ドレインがノードＮ２に接続される。Ｐｃｈ  ＭＯＳトランジスタＮＴ３４は、ドレインがノードＮ３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ３３及び３４は、カレントミラー回路を構成する。Ｐｃｈ  ＭＯＳトランジスタＮＴ３２のドレインとＰｃｈ  ＭＯＳトランジスタＮＴ３４のソースの間から第１のバイアス電圧信号ＢＩＡＳＰが出力される。
【００６６】
上述したように、本実施例の電流決定回路では、電流制御回路の第１の電流決定回路４ｃには、Ｎｃｈ  ＭＯＳトランジスタＮＴ３１乃至３４が設けられ、発第２の電流決定回路５ｃには、Ｐｃｈ  ＭＯＳトランジスタＰＴ３１乃至３４が設けられる。第１の電流決定回路４ｃと第２の電流決定回路５ｃは２段縦続接続されたカレントミラー回路からそれぞれ構成される。２段縦続接続されたカレントミラー回路（高精度ウィルソン型カレントミラー回路）は、カレントミラー回路よりも、温度ドリフトが少なく、高精度に電流を低電位側電源側に流すことができる。
【００６７】
このため、実施例１の効果の他に、実施例１よりも第１のバイアス電圧信号ＢＩＡＳＰ及び第２のバイアス電圧信号ＢＩＡＳＮの精度を向上させることができる。
【００６８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６９】
例えば、実施例２では、第１の電流決定回路にｎ個のカレントミラー回路を設けているが、回路構成及び動作を簡略化するために２個のカレントミラー回路構成にしてもよい。また、実施例４のカレントミラー回路を２段縦続接続された高精度ウィルソン型カレントミラー回路の縦ずみ順序を入れ替えてもよい。
【００７０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  ＭＯＳトランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  ＭＯＳトランジスタと、前記Ｐｃｈ  ＭＯＳトランジスタと前記Ｎｃｈ  ＭＯＳトランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、一端が前記高電位側電源に接続される定電流源と、ゲートが前記定電流源の他端及びドレインに接続され、ソースが前記低電位側電源に接続される第１のＭＯＳトランジスタと、ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第２のＭＯＳトランジスタとを有する第１の電流決定回路と、ソースが前記高電位側電源に接続され、ゲートがドレインに接続され、ソースが前記第２のＭＯＳトランジスタのドレインに接続される第３のＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第３のＭＯＳトランジスタのゲートに接続される第４のＭＯＳトランジスタとを有し、前記第３及び４のＭＯＳトランジスタのゲート側から前記第１のバイアス電圧信号を出力する第２の電流決定回路と、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、ゲート側から前記第２のバイアス電圧信号を出力する第５のＭＯＳトランジスタとを具備する発振回路。
【００７１】
（付記２）  ソースが高電位側電源に接続され、ゲートに第１のバイアス電圧信号が入力されるＰｃｈ  ＭＯＳトランジスタと、ソースが低電位側電源に接続され、ゲートに第２のバイアス電圧信号が入力されるＮｃｈ  ＭＯＳトランジスタと、前記Ｐｃｈ  ＭＯＳトランジスタと前記Ｎｃｈ  ＭＯＳトランジスタの間に設けられるインバータとが奇数段設けられ、前記インバータの出力側が次段のインバータの入力側に接続され、前記第１及び第２のバイアス電圧信号により、周波数可変された発振信号を出力するリングオシレータと、一端が前記高電位側電源に接続される定電流源と、ゲートが前記定電流源の他端及びドレインに接続され、ソースが前記低電位側電源に接続される第１のＭＯＳトランジスタと、ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第２のＭＯＳトランジスタと、ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第３のＭＯＳトランジスタとを有する第１の電流決定回路と、ソースが前記高電位側電源に接続され、ゲートがドレインに接続される第４のＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第４のＭＯＳトランジスタのゲートに接続される第５のＭＯＳトランジスタとを有し、前記第４及び５のＭＯＳトランジスタのゲート側から前記第１のバイアス電圧信号を出力する第２の電流決定回路と、前記第４のＭＯＳトランジスタのドレイントと前記第２のＭＯＳトランジスタのドレインの間に設けられ、第１の選択信号により、前記第４のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインの間を導通或いは非導通にする第１の選択手段と、前記第４のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインの間に設けられ、第２の選択信号により、前記第４のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインの間を導通或いは非導通にする第２の選択手段と、ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続され、ゲート側から前記第２のバイアス電圧信号を出力する第６のＭＯＳトランジスタとを具備する発振回路。
【００７２】
（付記３）  前記第１及び第２の選択手段は、ＭＯＳトランジスタ、トランスファーゲート、或いはスイッチである付記２に記載の発振回路。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る電流決定回路の構成を示す回路図。
【図２】本発明の実施例１に係る電流決定回路に用いられるＮｃｈ  ＭＯＳトランジスタの特性を示す図。
【図３】本発明の実施例２に係る電流制御回路の構成を示す回路図。
【図４】本発明の実施例３に係る電流制御回路の構成を示す回路図。
【図５】本発明の実施例４に係るゲート電圧発生部の構成を示す回路図、図５（ａ）は低電位側電源側に設けられる電流決定回路、図５（ｂ）は高電位側電源側に設けられる電流決定回路。
【符号の説明】
【００７４】
１、１ａ、１ｂ  電流制御回路
２  リングオシレータ
３  定電流源
４、４ｂ、４ｃ、６  第１の電流決定回路
５、５ｂ、５ｃ  第２の電流決定回路
３０  発振回路
ＢＩＡＳＰ  第１のバイアス電圧信号
ＢＩＡＳＮ  第２のバイアス電圧信号
Ｃ１、Ｃｎ  コンデンサ
Ｉ１、Ｉ２、Ｉ３、Ｉ２−１、Ｉ２−２、Ｉ２−ｎ  電流
Ｎ１〜３、Ｎ１１〜１５  ノード
ＮＰＴ１〜４  ＮＰＮトランジスタ
ＮＴ１〜３、ＮＴ１１ａ、ＮＴ１１ｎ、ＮＴ２１ａ、ＮＴ２１ｎ、ＮＴ２−１、ＮＴ２−２、ＮＴ２−ｎ、ＮＴＴ１、ＮＴＴ２、ＮＴＴｎ、ＮＴ３１〜３４  Ｎｃｈ  ＭＯＳトランジスタ
ＯＳＣＯＵＴ  発振信号
ＰＮＴ１〜３  ＰＮＰトランジスタ
ＰＴ１、ＰＴ２、ＰＴ１１ａ、ＰＴ１１ｎ、ＰＴ２１ａ、ＰＴ２１ｎ、ＰＴ３１〜３４  Ｐｃｈ  ＭＯＳトランジスタ
Ｓ１、Ｓ２、Ｓｎ−１  選択信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2008236133.tif 000003
【図２】
2008236133.tif 000004
【図３】
2008236133.tif 000005
【図４】
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【図５】
2008236133.tif 000007