(57)【要約】【課題】インターフェース回路用電源電圧ＶＣＣＩＯと、内部ロジック／アナログ用電圧ＶＣＣとを、任意のタイミングで自由に入力可能とする。【解決手段】表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、インターフェース回路用電源電圧ＶＣＣＩＯと、インターフェース回路用電源電圧ＶＣＣＩＯ以上の内部ロジック／アナログ用電圧ＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）が入力される表示装置であって、前記駆動回路は、前記インターフェース回路用電源電圧ＶＣＣＩＯの電圧が入力されていない状態を検出するレベルセンス回路とを有し、前記レベルセンス回路において、前記ＶＣＣＩＯの電圧が入力されていない状態を検出した時に、パワーオンリセット信号の出力を停止させる。【選択図】図１
2008242109.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを備え、
前記駆動回路には、インターフェース用電源電圧と、前記インターフェース用電源電圧以上の内部回路用電源電圧が入力される表示装置であって、
前記インターフェース用電源電圧が入力された状態を検出するレベルセンス回路と、
前記駆動回路をリセットするリセット回路とを有し、
前記レベルセンス回路において、前記インターフェース用電源電圧が入力された状態を検出した後に、前記リセット回路からリセット信号を出力することを特徴とする表示装置。
【請求項２】
前記レベルセンス回路は、前記内部回路用電源電圧が安定したことを示す信号と、前記インターフェース電源電圧とが入力することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記レベルセンス回路は前記インターフェース電源電圧が入力していない場合に前記内部回路用電源電圧を出力することを特徴とする請求項１に記載の表示装置。
【請求項４】
表示パネルと、
前記表示パネルの各画素を駆動する駆動回路と、
外部から前記駆動回路に電源電圧を供給するフレキシブル基板とを備え、
前記駆動回路には、前記フレキシブル基板を介してインターフェース用電源電圧と、前記インターフェース用電源電圧以上の内部回路用電源電圧が入力される表示装置であって、
前記駆動回路は、
前記インターフェース用電源電圧が入力された状態を検出するレベルセンス回路と、
前記駆動回路をリセットするリセット回路とを有し、
前記レベルセンス回路において、前記インターフェース用電源電圧が入力された状態を検出した後に、前記リセット回路からリセット信号を出力することを特徴とする表示装置。
【請求項５】
前記レベルセンス回路は、前記内部回路用電源電圧が安定したことを示す信号と、前記インターフェース電源電圧とが入力することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記レベルセンス回路は前記インターフェース電源電圧が入力していない場合に前記内部回路用電源電圧を出力することを特徴とする請求項4に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、表示装置の電源をオンとするときに有効な技術に関する。
【背景技術】
【０００２】
小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、携帯電話機、デジタルカメラ等の表示部として広く使用されている。
【０００３】
この小型の液晶表示装置では、外部から入力される外部入力電圧として、インターフェース回路用電源電圧（ＶＣＣＩＯ）と、内部ロジック／アナログ用電圧（ＶＣＣ）の２つがある。また、液晶表示モ装置の内部の電源回路において、ロジック回路用の電源電圧ＶＤＤを内部ロジック／アナログ用電圧ＶＣＣから生成している。
【０００４】
一方、信号の電圧レベルを、インターフェース回路用電源電圧ＶＣＣＩＯの電圧レベルから内部ロジック／アナログ用電圧ＶＣＣの電圧レベルに変換する場合には、レベル変換回路が使用される。
【０００５】
特許文献１には、電源投入時にフリップフロップ回路にリセット信号を出力し、電源投入時におけるシフトレジスタの誤動作をなくし、液晶表示パネル表示動作を良好に開始する技術の記載がある。しかしながら、特許文献１にはインターフェース回路用電源電圧ＶＣＣＩＯと、内部ロジック／アナログ用電圧ＶＣＣと、リセット信号とに関する問題点については記載がない。
【０００６】
【特許文献１】特開２００２−１２３２２９号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述した液晶表示装置において、電源投入時に駆動回路内部をリセットするときには、外部制御回路からリセット信号を入力する場合と、駆動回路内部でリセット信号を生成する所謂パワーオンリセット回路内蔵とする場合がある。
【０００８】
また、液晶表示装置において、電磁波ノイズ（ＥＭＩ）対策のために、インターフェース回路用電源電圧ＶＣＣＩＯの低電圧化要求がある。例えば、内部ロジック／アナログ用電圧ＶＣＣが３．０〜３．６Ｖであるのに対して、インターフェース回路用電源電圧ＶＣＣＩＯを１．５〜１．８Ｖとする要求がある。
【０００９】
パワーオンリセット回路内蔵とする場合に、パワーオンリセット回路の電源をインターフェース回路用電源電圧ＶＣＣＩＯとすると、電源電圧の下限が低いためパワーオンリセット回路の安定動作が厳しくなる。よって、パワーオンリセット回路の電源は内部ロジック／アナログ用電圧ＶＣＣを用いることとなる。
【００１０】
さらに、電源投入時にインターフェース回路用電源電圧ＶＣＣＩＯと内部ロジック／アナログ用電圧ＶＣＣのどちらが先に液晶表示装置に入力されても、問題無く動作する、所謂電源入力シーケンスのフリー化が要求されている。
【００１１】
しかしながら、インターフェース回路用電源電圧ＶＣＣＩＯが先に投入される場合は、パワーオンリセット回路の電源は内部ロジック／アナログ用電圧ＶＣＣであり問題が無いが、内部ロジック／アナログ用電圧ＶＣＣが先に投入されると、インターフェース回路用電源電圧ＶＣＣＩＯが立ち上がる前にリセット解除となり、インターフェース回路が安定動作可能となる前にリセットすることとなり問題が発生する。
【００１２】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、低電圧駆動の駆動回路を用いるとともに、インターフェース回路用電源電圧ＶＣＣＩＯと、内部ロジック／アナログ用電圧ＶＣＣとを、任意のタイミングで自由に入力することが可能となる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１５】
表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、インターフェース回路用電源電圧ＶＣＣＩＯと、前記インターフェース回路用電源電圧ＶＣＣＩＯ以上の内部ロジック／アナログ用電圧ＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）が入力される表示装置であって、前記駆動回路は、前記インターフェース回路用電源電圧ＶＣＣＩＯが入力されていない状態を検出するレベルセンス回路と、パワーオンリセット回路とを有し、前記レベルセンス回路において、前記インターフェース回路用電源電圧ＶＣＣＩＯが入力された状態を検出した時に、前記パワーオンリセット回路を動作させる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００１７】
本発明によれば、低電圧駆動の駆動回路を有する表示装置において、インターフェース回路用電源電圧ＶＣＣＩＯと、内部ロジック／アナログ用電圧ＶＣＣとを、任意のタイミングで自由に入力することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１９】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２０】
図１は、本発明の実施例の液晶表示装置の概略構成を示すブロック図であり、同図において、１００はコントローラ回路、１２０は電源回路、１２１はＶＤＤ生成回路、１３０はソースドライバ、１４０はゲートドライバ、１５０はメモリ回路、ＰＮＬは液晶表示パネル、ＤＬは映像線（ソース線またはドレイン線）、ＧＬは走査線（またはゲート線）、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極、ＣＴは対向電極（共通電極、または、コモン電極ともいう）、ＬＣは液晶容量、Ｃａｄｄは保持容量、ＳＵＢ１は第１のガラス基板、ＤＲＶは駆動回路、ＦＰＣはフレキシブル配線基板である。
【００２１】
液晶表示パネル（ＰＮＬ）には、複数の走査線（ＧＬ）と、映像線（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して、サブピクセルが設けられる。
【００２２】
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶表示パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
【００２３】
各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）が形成される。
【００２４】
液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１のガラス基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２のガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
【００２５】
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。
【００２６】
図１に示す液晶表示装置において、第１のガラス基板（ＳＵＢ１）上には、駆動回路（ＤＲＶ）が搭載される。
【００２７】
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶表示パネル（ＰＮＬ）の映像線（ＤＬ）を駆動するソースドライバ１３０と、液晶表示パネル（ＰＮＬ）の走査線（ＧＬ）を駆動するゲートドライバ１４０と、液晶表示パネル（ＰＮＬ）に画像を表示するために必要な電源電圧などを生成する電源回路１２０と、メモリ回路１５０とを有する。
【００２８】
本実施例では、インターフェース回路用電源電圧ＶＣＣＩＯと、内部ロジック／アナログ用電圧ＶＣＣが、外部から入力され、また電源回路１２０のＶＤＤ生成回路１２１が、ロジック回路用電源電圧ＶＤＤを、内部ロジック／アナログ用電圧ＶＣＣから生成している。
【００２９】
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
【００３０】
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
【００３１】
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１のガラス基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
【００３２】
コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
【００３３】
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
【００３４】
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
【００３５】
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
【００３６】
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。
【００３７】
ＰＬは電源信号線で、外部よりフレキシブル基板ＦＰＣを介してインターフェース回路用電源電圧ＶＣＣＩＯと内部ロジック／アナログ用電圧ＶＣＣとが駆動回路ＤＲＶに供給されている。
【００３８】
本実施例は、インターフェース回路用電源電圧ＶＣＣＩＯよりも先に内部ロジック／アナログ用電圧ＶＣＣが入力された場合に、パワーオンリセット回路の動作を停止することにより、インターフェース回路用電源電圧ＶＣＣＩＯと、内部ロジック／アナログ用電圧ＶＣＣとを、任意のタイミングで自由に入力可能とした点が大きな特徴である。以下、この点について説明する。
【００３９】
次に問題となる内部ロジック／アナログ用電圧ＶＣＣのみが、外部から入力された場合について説明する。この場合には、インターフェース回路用電源電圧ＶＣＣＩＯが、外部から入力されていない状態を検出する必要がある。
【００４０】
図２は、本実施例における、インターフェース回路用電源電圧ＶＣＣＩＯが、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。
【００４１】
図２に示すレベルセンス回路１１０は、内部ロジック／アナログ用電圧ＶＣＣと出力端子との間に、ＰＭＯＳトランジスタ（ＰＭ２１）とＰＭＯＳトランジスタ（ＰＭ２２）とを並列に接続し、出力端子と接地電圧（ＧＮＤ）との間に、ＮＭＯＳトランジスタ（ＮＭ２１）とＮＭＯＳトランジスタ（ＮＭ２２）とを直列に接続し、ＰＭＯＳトランジスタ（ＰＭ２１）のゲート端子とＮＭＯＳトランジスタ（ＮＭ２２）のゲート端子にインターフェース回路用電源電圧ＶＣＣＩＯを入力し、ＰＭＯＳトランジスタ（ＰＭ２２）のゲート端子とＮＭＯＳトランジスタ（ＮＭ２１）のゲート端子に電圧検出回路の検出信号が入力する。この検出信号は、内部ロジック／アナログ用電圧ＶＣＣがある値を超えたときに、ハイ（Ｈｉｇｈ）レベルの検出信号（ＰＯＮＲＥＳＮ）を出力する。
【００４２】
図２に示すレベルセンス回路１１０は、内部ロジック／アナログ用電圧ＶＣＣを電源電圧とし、インターフェース回路用電源電圧ＶＣＣＩＯと、検出信号ＰＯＮＲＥＳＮを入力とするナンド回路の出力にインバータ回路を設けたものである。
【００４３】
図２に示すレベルセンス回路１１０の真理値表を図３に示す。図３の真理値表から分かるように、インターフェース回路用電源電圧ＶＣＣＩＯ＝“０”（ロウレベル）、あるいは、検出信号ＰＯＮＲＥＳＮ＝“０”の時に、出力（ＲＥＳＥＴＮ）は“０”、インターフェース回路用電源電圧ＶＣＣＩＯ＝“１”（ハイレベル）、かつ、検出信号ＰＯＮＲＥＳＮ＝“１”の時にのみ、出力（ＲＥＳＥＴＮ）は“１”となる。
【００４４】
図４に内部ロジック／アナログ用電圧ＶＣＣに遅れてインターフェース回路用電源電圧ＶＣＣＩＯが立ち上がる場合を示す。
【００４５】
内部ロジック／アナログ用電圧ＶＣＣが立ち上がって、図５に示す（１）の時点で、電圧検出回路（１２０ａ）から検出信号ＰＯＮＲＥＳＮが出力する。この時点では、インターフェース回路用電源電圧ＶＣＣＩＯが立ち上がっていないので、インターフェース回路用電源電圧ＶＣＣＩＯ＝“０”、検出信号ＰＯＮＲＥＳＮ＝“１”のため、レベルセンス回路１１０の出力ＲＥＳＥＴＮは“０”である。
【００４６】
その後、インターフェース回路用電源電圧ＶＣＣＩＯが立ち上がる（２）のタイミングでインターフェース回路用電源電圧ＶＣＣＩＯ＝“１”、検出信号ＰＯＮＲＥＳＮ＝“１”となり、レベルセンス回路１１０の出力ＲＥＳＥＴＮは“１”となる。
【００４７】
次に図５に電圧検出回路を示す。図５に示す電圧検出回路（１２０ａ）は、ＰＭＯＳトランジスタ（ＰＭ１）とＰＭＯＳトランジスタ（ＰＭ２）の２つのｐ型ＭＯＳトランジスタから成るカレントミラー回路と、抵抗Ｒと、ベース・コレクタ間にダイオード接続のＰＮＰトランジスタ（ＴＮ２）が接続されたＰＮＰトランジスタ（ＴＮ１）で構成される。
【００４８】
本実施例の液晶表示装置では、電源投入時に、図４に示すように、内部ロジック／アナログ用電圧ＶＣＣが立ち上がる。図５に示す電圧検出回路（１２０ａ）では、内部ロジック／アナログ用電圧ＶＣＣが、内部のダイオード電圧（ＰＮＰトランジスタ（ＴＮ１）のベース・エミッタ間電圧、および、ＰＮＰトランジスタ（ＴＮ２）のベース・エミッタ間電圧）を超えたとき（図４の（１）の時点）に、Ｈｉｇｈレベルの検出信号（ＰＯＮＲＥＳＮ）を出力する。
【００４９】
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
【００５０】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００５１】
【図１】本発明の液晶表示装置の概略構成を示すブロック図である。
【図２】図１に示す電源回路における、リセット信号回路の概略回路図である。
【図３】図２に示すリセット信号回路の真理値表である。
【図４】本発明の液晶表示装置の電源投入時のタイミングチャートである。
【図５】本発明の液晶表示装置の電圧検出回路を示す概略回路図である。
【符号の説明】
【００５２】
１１０  レベルセンス回路
１２０  電源回路
１２０ａ  電圧検出回路
１２１  ＶＤＤ生成回路
１３０  ソースドライバ
１４０  ゲートドライバ
１５０  メモリ回路
ＰＮＬ  液晶表示パネル
ＤＬ  映像線（ソース線またはドレイン線）
ＧＬ  走査線（またはゲート線）
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極
ＬＣ  液晶容量
Ｃａｄｄ  保持容量
ＳＵＢ  第１のガラス基板
ＤＲＶ  駆動回路
ＦＰＣ  フレキシブル配線基板
ＰＭ１、ＰＭ２、ＰＭ２１、ＰＭ２２  ｐ型ＭＯＳトランジスタ
ＮＭ２１、ＮＭ２２  ｎ型ＭＯＳトランジスタ
ＴＮ１，ＴＮ２  ＰＮＰトランジスタ
Ｒ  抵抗
【図１】
2008242109.tif 000003
【図２】
2008242109.tif 000004
【図３】
2008242109.tif 000005
【図４】
2008242109.tif 000006
【図５】
2008242109.tif 000007