(57)【要約】【課題】ＭＩＳ構造ＧａＮ系半導体ＦＥＴにおいて、リーク電流を抑制すること。【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられた絶縁膜（２２）と、絶縁膜（２２）上に設けられたゲート電極（３４）と、を具備し、ゲート電極（３４９の中央部下の絶縁膜（２２）の膜厚は、ゲート電極（３４）の端部（３５）下の絶縁膜（２４）の膜厚よりも薄い半導体装置である。【選択図】図３
2008112868.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられたＧａＮ電子走行層と、
前記電子走行層上に設けられ２次元電子ガスを前記電子走行層に生成するＡｌＧａＮ電子供給層と、
前記電子供給層上に設けられた絶縁膜と、
前記絶縁膜上に設けられたゲート電極と、を具備し、
前記ゲート電極の中央部下の前記絶縁膜の膜厚は、前記ゲート電極の端部下の前記絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２】
前記電子供給層と前記絶縁膜との間に、前記絶縁膜と接して設けられたＧａＮ層を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の前記中央部下の前記絶縁膜は第１絶縁膜からなり、前記ゲート電極の端部の下の前記絶縁膜は第１絶縁膜と第１絶縁膜上の第２絶縁膜とからなることを特徴とする請求項1記載の半導体装置。
【請求項４】
前記第１絶縁膜の誘電率は前記第２絶縁膜の誘電率より大きいことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、エンハンスメント・モードであることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記電子供給層がＰ型であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記電子供給層の前記ゲート電極が形成されるべき領域にリセスが設けられ、
当該リセスに接して前記絶縁膜、前記絶縁膜上に前記ゲート電極が順に設けられてなることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＧａＮ系半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）を含むＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴの開発が進められている。なお、ＧａＮ系半導体とはＧａおよびＮを含む半導体であり、例えば、ＧａＮ、ＧａＮとＡｌＮ（窒化アルミニウム）との混晶であるＡｌＧａＮ、ＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。
【０００３】
ゲート電圧が０Ｖ以上でピンチオフするエンハンスメント・モード（Ｅモード）ＦＥＴは、待機電圧を低減できるためスイッチング素子等に用いられている。また、ＥモードＦＥＴは、増幅器として使用する際、負電源が不要なため単一の電源を用い増幅器を形成できる。よって、回路の簡略化が可能となる。例えばＧａ［０００１］方向に結晶成長されたＧａＮ電子走行層、電子走行層より電子親和力の小さいＡｌＧａＮ電子供給層からなるＧａＮ系半導体ＦＥＴにおいては、ＡｌＧａＮとＧａＮとの界面の歪みに起因するピエゾ分極および結晶の対称性に起因する自発分極によりＡｌＧａＮ／ＧａＮ界面のＧａＮ側に２ＤＥＧ（２  Ｄｉｍｅｎｔｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２次元電子ガス）が形成される。このように、電子供給層は２次元電子ガスを電子走行層に生成させる。この２ＤＥＧをゲート電極で制御することによりＦＥＴとして機能する。このようなＦＥＴをＥモードとするためには２ＤＥＧ濃度を小さくすることが求められるが、電子供給層を薄膜化してＥモードを形成するとチャネル抵抗が高くなり電気的輸送特性の劣化を招く。
【０００４】
そこで、特許文献１には、ＧａＮ系半導体ＦＥＴにおいて電子供給層にリセスを設けＥモードを実現する技術が開示されている。また、特許文献２にはリセスを有するＧａＮ系半導体ＦＥＴにおいて、電子供給層とゲート電極との間に酸化膜を設けたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の技術が開示されている。
【特許文献１】特開２００６−３２６５０号公報
【特許文献２】特開２００５−１８３７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
リセスを設けるなどして電子供給層を薄化すると、トンネリング現象等により電子供給層の見かけ上のショットキバリアが低くなる。このため、リーク電流が増大する。よって、ゲート電圧を大きくした場合、ゲート電流のリーク電流が大きくなってしまう。ＭＩＳ構造を採用することにより、このような課題を解決することができる。
【０００６】
しかしながら、ＭＩＳ構造の電子供給層とゲート電極との間の絶縁層は薄いことが好ましい。一方、絶縁層が薄いと、ゲート電極の端部下の絶縁層が破壊されリーク電流が生じる。また、ゲート電極とソース電極またはドレイン電極との間にリーク電流が生じる。本発明は、ＭＩＳ構造ＧａＮ系半導体ＦＥＴにおいて、リーク電流を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基板上に設けられたＧａＮ電子走行層と、前記電子走行層上に設けられ２次元電子ガスを前記電子走行層に生成するＡｌＧａＮ電子供給層と、前記電子供給層上に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極と、を具備し、前記ゲート電極の中央部下の前記絶縁膜の膜厚は、前記ゲート電極の端部下の前記絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。本発明によれば、ゲート電極の端部下には膜厚が厚く良好な膜質の絶縁膜が形成されているため、ゲート電極とソース電極およびドレイン電極との間のリーク電流を抑制することができる。
【０００８】
上記構成において、前記電子供給層と前記絶縁膜との間に、前記絶縁膜と接して設けられたＧａＮ層を具備する構成とすることができる。この構成によれば、ＧａＮ層により、電子供給層と第１絶縁層と間に界面準位が形成されることを抑制することができる。
【０００９】
上記構成において、前記ゲート電極の前記中央部下の前記絶縁膜は第１絶縁膜からなり、前記ゲート電極の端部の下の前記絶縁膜は第１絶縁膜と第１絶縁膜上の第２絶縁膜とからなる構成とすることができる。この構成によれば、ゲート電極の中央部下の絶縁膜である第１絶縁層の膜厚を均一に再現性よく形成することができる。
【００１０】
上記構成において、前記第１絶縁膜の誘電率は前記第２絶縁膜の誘電率より大きい構成とすることができる。この構成によれば、閾値電圧を大きくすることができる。よって、ＥモードＦＥＴが容易に実現できる。
【００１１】
上記構成において、前記半導体装置は、エンハンスメント・モードである構成とすることができる。
【００１２】
上記構成において、前記電子供給層がＰ型である構成とすることができる。この構成によれば、ＥモードＦＥＴを容易に実現することができる。
【００１３】
上記構成において、前記電子供給層と前記第１絶縁層との間にＰ型ＧａＮ層を具備する構成とすることができる。この構成によれば、ゲート電極と電子供給層との間の界面準位を低減できる。また、ゲート電極とチャネルとの間にＰ型ＧａＮ層が形成されているため、ゲート電極の直下のチャネルの電子濃度が低下し、閾値電圧を大きくすることができる。
【００１４】
上記構成において、前記電子供給層の前記ゲート電極が形成されるべき領域にリセスが設けられ、当該リセスに接して前記絶縁膜、前記絶縁膜上に前記ゲート電極が順に設けられてなる構成とすることができる。この構成によれば、リセスを設けることにより、電気的輸送特性の劣化を抑制することができる。
【発明の効果】
【００１５】
本発明によれば、ＭＩＳ構造ＧａＮ系半導体ＦＥＴにおいて、ゲート電極のリーク電流、ゲート電極とソース電極およびドレイン電極との間のリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
まず、ＭＩＳ構造ＦＥＴＧａＮ系半導体の課題について比較例を用い説明する。図１は比較例の断面図である。サファイア基板１０上にｉ−ＧａＮからなる電子走行層１２、電子走行層１２上にｉ−ＡｌＧａＮからなる電子供給層１４が設けられている。電子走行層１２の電子供給層１４界面付近には２ＤＥＧ１３が形成されている。電子供給層１４にリセス３０が設けられており、リセス３０の底面および側面並びに電子供給層１４上には絶縁膜２１が設けられている。リセス３０の絶縁膜２１上にゲート電極３４が設けられ、電子供給層１４上にソース電極３６およびドレイン電極３８が設けられている。
【００１７】
ＭＩＳ構造ＦＥＴにおいて、閾値電圧ＶＭＩＳは数式１で表される。ここで、ＶＭＥＳは絶縁膜２１を形成せずゲート電極３４を直接電子供給層１４上に形成した場合の閾値電圧であり、負である。ｄＭＩＳは絶縁膜２１の厚さ、ｄＢはリセス３０底面下の電子供給層１４の厚さ、εＭＩＳは絶縁膜２１の誘電率、εＢは電子供給層の誘電率である。数式１よりＶＭＩＳはＶＭＥＳより負となる。しかし、絶縁膜２１を設けたことによる閾値電圧の負への変動を小さくするためには、ｄＭＩＮは薄く、εＢは厚いことが好ましい。
【数１】
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【００１８】
リセス３０を有するＭＩＳ構造ＦＥＴにおいては、電子供給層１４にリセス３０を形成した後に絶縁膜２１を形成し、その後にゲート電極３４を形成することとなる。よって、リセス３０を形成したマスクを用いゲート電極３４を形成することはできない。このため、リセス３０とゲート電極３４との合わせマージンを確保するためには、ゲート電極３４はリセス３０より幅広く形成される。よって、領域５２のように、リセス３０横の絶縁膜２１上にゲート電極３４の端部が形成される。また、電子供給層１４とゲート電極３４との間に形成された絶縁膜２１は、その後のプロセスで電子供給層１４等の半導体層を保護するための保護膜として機能させることが好ましい。よって、絶縁膜２１は、ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４上にも形成される。
【００１９】
閾値電圧ＶＭＩＳを大きくするためリセス３０の底面上の絶縁膜２１を薄くするとゲート電極３４とソース電極３６およびドレイン電極３８との間の絶縁膜２１も薄くなってしまう。そうすると、領域５２において、ゲート電極３４の端部下の絶縁膜２１に電界が集中し絶縁膜２１が破壊しリーク電流が発生する。また、薄い絶縁膜２１は膜質が悪いため、ゲート電極３４とソース電極３６またはドレイン電極３８との間（領域５４）にリーク電流が発生する。
【００２０】
以上のように、リセス３０を有するＭＩＳ構造ＧａＮ系半導体ＦＥＴにおいて、閾値電圧を大きくし、かつリーク電流を抑制することは困難であった。以下、上記課題を解決するための実施例を説明する。
【実施例１】
【００２１】
実施例１はリセス３０上の絶縁膜をエッチングし薄くする例である。図２（ａ）を参照に、ｃ−サファイア基板１０上に電子走行層１２として膜厚が例えば２．０μｍのｉ−ＧａＮを形成する。電子走行層１２上に電子供給層１４として膜厚が例えば３０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎを形成する。電子走行層１２および電子供給層１４は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy)法またはＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法を用いＧａ面［０００１］方向に成膜する。サファイア基板１０はＧａＮ系半導体が形成できる基板であればよく、例えばＳｉＣ（炭化シリコン）基板、（１１１）面のＳｉ（シリコン）基板でもよい。電子走行層１２と電子供給層１４との分極率の差および電子親和力の差に起因し電子走行層１２の電子供給層１４との界面には２ＤＥＧ１３が形成される。
【００２２】
図２（ｂ）を参照に、電子供給層１４および電子走行層１２を例えばＢＣｌ３／Ｃｌ２等の塩素系ガスを用いドライエッチングする。これにより素子分離領域３１を形成する。なお、イオン注入法を用い素子分離領域を形成してもよい。電子供給層１４を例えば塩素系ガスを用いドライエッチングし、電子供給層１４に深さ約２０ｎｍのリセス３０を形成する。電子供給層１４の膜厚は例えば１０ｎｍから５０ｎｍ、リセス３０の電子供給層の膜厚は例えば３から１０ｎｍとすることが好ましい。
【００２３】
図２（ｃ）を参照に、リセス３０の底面および側面並びに電子供給層１４上に絶縁膜２４として例えば１００ｎｍの厚さの酸化シリコン膜をＣＶＤ法またはスパッタ法を用い形成する。絶縁膜２４の膜厚は例えば１００ｎｍ以上であることが好ましい。また、絶縁膜２４として、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等を用いることもできる。
【００２４】
図２（ｄ）を参照に、リセス３０の絶縁膜２４をエッチングし絶縁膜２２を形成する。絶縁膜２２の膜厚は例えば１０ｎｍから２０ｎｍとする。リセス３０とエッチングマスクの合わせマージンを確保するため、絶縁膜２２となる領域５６はリセス３０より広くすることが好ましい。
【００２５】
図３を参照に、リセス３０の絶縁膜２２上にゲート電極３４としてＮｉ／Ａｕを蒸着法およびリフトオフ法を用い形成する。ゲート電極３４としてはＮｉ／ＡｌやＴａ／Ａｕ等を用いることもできる。ソース電極３６およびドレイン電極３８を形成すべき絶縁膜２４および電子供給層１４の一部を除去し、電子供給層１４上にソース電極３６およびドレイン電極３８としてＴｉ／Ａｕを蒸着法およびリフトオフ法を用い形成する。ソース電極３６およびドレイン電流３８としてはＴｉ／Ａｌ等を用いることもできる。以上により実施例１に係るＦＥＴが完成する。
【００２６】
実施例１によれば、ゲート電極３４の中央部下の絶縁膜２２の膜厚は、ゲート電極３４の端部下の絶縁膜２４の膜厚よりも薄い。これにより、ゲート電極３４下の絶縁膜２２が薄く形成できるため、閾値電圧を大きくすることができる。また、ゲート電極３４とソース電極３６およびドレイン電極３８との間には膜厚が厚く良好な膜質の絶縁膜２４が形成されているため、ゲート電極３４とソース電極３６およびドレイン電極３８との間のリーク電流を抑制することができる。また、電界の集中するゲート電極３４の端部３５下の絶縁膜２４の膜厚が厚いため、ゲート電極３４下の電界集中を緩和することができる。
【００２７】
さらに、実施例１では、図２（ｃ）のように、リセス３０の底面および側面および電子供給層１４上に絶縁膜２４を形成し、リセス３０の底面上の絶縁膜２４の上部をエッチングし、絶縁膜２２を形成している。これにより、ゲート電極３４とソース電極３６およびドレイン電極３８との間では厚く良好な膜質の絶縁膜２４を形成し、リセス３０底面には膜厚の薄い絶縁膜２２を形成することができる。
【実施例２】
【００２８】
実施例２は絶縁膜２８として第１絶縁膜２５と第２絶縁膜２６とを形成する例である。図４（ａ）を参照に、実施例１の図２（ｂ）の後、リセス３０の底面および側面並びに電子供給層１４上に第１絶縁膜２５として例えば１０ｎｍの厚さの窒化アルミニウム膜をスパッタ法を用い形成する。第１絶縁膜２５上に第２絶縁膜２６として例えば１００ｎｍの厚さの酸化シリコン膜をＣＶＤ法またはスパッタ法を用い形成する。これにより、第１絶縁膜２５と第２絶縁膜２６とからなる絶縁膜２８が形成される。なお、図２（ｂ）で説明した素子分離領域３１については、図７までは図示せず説明を省略する。
【００２９】
図４（ｂ）を参照に、リセス３０の第２絶縁膜２６を第１絶縁膜２５に対し選択的にエッチングし第１絶縁膜２５を残存させる。リセス３０とエッチングマスクの合わせマージンを確保するため、第３絶縁膜２６をエッチングする領域５６はリセス３０より広くすることが好ましい。
【００３０】
図４（ｃ）を参照に、実施例１の図３と同様に、ゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。以上により実施例２に係るＦＥＴが完成する。
【００３１】
実施例２においては、ゲート電極３４の中央部下の絶縁膜は第１絶縁膜２５からなり、ゲート電極３４の端部の下の絶縁膜２８は第１絶縁膜２５と第１絶縁膜２５上の第２絶縁膜２６とからなる。このような構成は、図４（ａ）のように、リセス３０の底面および側面および電子供給層１４上に第１絶縁膜２５と第２絶縁膜２６とを形成し、図４（ｂ）のように、リセス３０の底面の第２絶縁膜２６をエッチングすることにより実現できる。これにより、第２絶縁膜２６を第１絶縁膜２５に対し選択的にエッチングすることができる。よって、第１絶縁膜２５の膜厚を均一に再現性よく形成することができる。
【００３２】
また、数式１より第１絶縁膜２５の誘電率が大きいほど、ショットキーゲート構造に対するゲート絶縁構造にした場合の閾値電圧の変化を小さくすることができる。したがって、Ｅモードが達成し易くなる。よって、第１絶縁膜２５は誘電率の大きい材料であることが好ましい。一方、第２絶縁膜２６は膜質がよく、ゲート電圧３４と電子供給層１４との破壊電圧を向上させる程度の膜厚であればよい。さらに、第２絶縁膜２６の誘電率が大きいと、ゲート電極３４の端部の寄生容量が大きくなる。よって、第１絶縁膜２５は第２絶縁膜２６より誘電率が大きいことが好ましい。窒化シリコン膜や窒化アルミニウム膜は、酸化シリコン膜や酸化アルミニウム膜より誘電率が大きい。よって、第１絶縁膜２５として窒化シリコン膜や窒化アルミニウム膜、第２絶縁膜２６として、酸化シリコン膜や酸化アルミニウム膜を用いることが好ましい。さらに、第１絶縁膜２５としては誘電率の大きい酸化ハフニウムや酸化ジルコニウムを用いることもできる。
【実施例３】
【００３３】
実施例３は電子供給層と絶縁膜との間に、絶縁膜と接して設けられたＧａＮ層を有する例である。図５を参照に、実施例１の図２（ｂ）でリセスを形成した後、リセス３０の底面および側面並びに電子供給層１４上にキャリア濃度が例えば３×１０１８ｃｍ−３のＮ型ＧａＮ層１６をＭＯＣＶＤ法を用い再成長する。その後、実施例１の図２（ｃ）以降を行う。以上により実施例３に係るＦＥＴが完成する。
【００３４】
実施例３によれば、Ｎ型ＧａＮ層１６により、リセス３０の底面の電子供給層１４と絶縁膜２２と間に界面準位が形成されることを抑制することができる。よって、ゲート電極３４のリーク電流やドレインコラプス等を抑制することができる。さらに、ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４と絶縁膜２２および絶縁膜２４との界面に界面準位が形成されることを抑制することができる。ゲート電極３４とソース電極３６およびドレイン電極３８との間の界面に界面準位は、ゲート電極３４とソース電極３６およびドレイン電極３８との間のリーク電流やコラプス等の一因ともなっている。よって、コラプス等を一層抑制することができる。
【実施例４】
【００３５】
実施例４はリセス３０内に選択的にＰ型ＧａＮ層１８を形成する例である。図６を参照に、実施例１の図２（ａ）の後に、リセス３０を形成するためのマスク層３２として酸化シリコン膜を形成する。リセス３０内にキャリア濃度が例えば３×１０１８ｃｍ−３のＰ型ＧａＮ層１８を選択成長する。その後、実施例１の図２（ｃ）以降を行う。以上により実施例４に係るＦＥＴが完成する。
【００３６】
実施例４に係るＦＥＴは、電子供給層１４と絶縁膜２２および絶縁膜２４との間にＰ型ＧａＮ層１８を有する。これにより、ゲート電極３４と電子供給層１４との間の界面準位を低減できるとともにゲート電極３４と２ＤＥＧ１３との間にＰ型ＧａＮ層１８が形成されているため、ゲート電極３４の直下の２ＤＥＧ１３の濃度が低下し、Ｅモードを簡単に実現することができる。また、ゲート電極３４直下以外の電子供給層１４や電子走行層１２にはＰ型領域が形成されていないため、ゲート電極３４直下以外の２ＤＥＧ１３の濃度は低下することがない。よって、相互コンダクタンス（ｇｍ）等の特性を劣化させることなくＥモードを実現することができる。
【実施例５】
【００３７】
図７（ａ）のように、電子走行層１２内にＰ型ＧａＮ層１９を設けることができる。すなわち、電子走行層１２として、ｉ−ＧａＮ下部層１２ａ，Ｐ型ＧａＮ層１９，ｉ−ＧａＮ上部層１２ｂが設けられている。また、図７（ｂ）のように、電子供給層１５をＰ型ＡｌＧａＮ膜とすることもできる。その他の構成は実施例１と同じであり説明を省略する。
【００３８】
図７（ａ）および図７（ｂ）のように、電子走行層１２または電子供給層１４の全部または一部をＰ型とすることにより、２ＤＥＧ１３のエネルギーレベルをフェルミレベルに対し高く持ち上げる。よって、２ＤＥＧ１３の電子濃度が低下し、Ｅモードを簡単に実現することができる。なお、Ｐ型の層のキャリア濃度および膜厚は目標とする閾値電圧に応じ適宜選択することができる。
【実施例６】
【００３９】
図８を参照に、実施例６に係るＦＥＴは、実施例１の図３に対し、電子走行層１２のゲート電極３４下にＰ型ＧａＮ層４０を設けている。製造方法は、以下である。ＧａＮ電子走行層１２のうち下部層１２ａを成長した後酸化シリコン等をマスク層としＰ型ＧａＮ層４０を形成する。マスク層を除去する。その後、ＧａＮ電子走行層１２のうち上部層１２ｂを成長する。または、ＧａＮ電子走行層１２のうち下部層１２ａおよびＰ型ＧａＮ層４０を積層した後、Ｐ型ＧａＮ層４０の所定領域を除去する。その後、ＧａＮ電子走行層１２のうち上部層１２ｂを成長する。実施例６においても、実施例５の図７（ａ）と同様に、ＥモードＦＥＴを実現することができる。
【実施例７】
【００４０】
図９を参照に、実施例７に係るＦＥＴは、実施例５の図７（ｂ）のようにＰ型電子供給層１５と実施例５の図７（ａ）のように電子走行層１２内にＰ型ＧａＮ層１９を有する。実施例７によれば、Ｐ型電子供給層１５とＰ型ＧａＮ層１９とが２ＤＥＧ１３のエネルギーレベルをフェルミレベルに対し高く持ち上げるため、ＥモードＦＥＴをより実現することができる。
【実施例８】
【００４１】
図１０を参照に、実施例８に係るＦＥＴは、実施例５のＰ型電子供給層１５と実施例６のＰ型ＧａＮ層４０とを有する構造である。実施例８においても、実施例７と同様に、ＥモードＦＥＴをより容易に実現することができる。
【実施例９】
【００４２】
図１１を参照に、実施例９に係るＦＥＴは、実施例１の図３に対し、基板１０上にＡｌＮ層４４が設けられ、ＡｌＮ層４４上にＡｌＧａＮ層４２に設けられている。２ＤＥＧ１３は電子供給層１４とＡｌＧａＮ層４２とで挟まれており、いわゆるダブルヘテロ接合型となっておる。このように、バンドギャップの大きいＡｌＧａＮ層で挟むことにより、２ＤＥＧのエネルギーレベルが高くなり、ＥモードＦＥＴを簡単に実現することができる。
【実施例１０】
【００４３】
図１２を参照に、実施例１０に係るＦＥＴは、実施例９に対しＡｌＧａＮ層４２がＰ型ＡｌＧａＮ層４８となっている。ＡｌＧａＮ層４２をＰ型ＡｌＧａＮ層４８とすることにより、ＥモードＥＦＴを実現することがより容易となる。
【実施例１１】
【００４４】
図１３参照に、実施例１１に係るＦＥＴは，実施例４の電子走行層１２のゲート電極３４下にＰ型ＡｌＧａＮ層５０が埋め込まれている。Ｐ型ＧａＮ層１８とＰ型ＡｌＧａＮ層５０とで２ＤＥＧ１３のエネルギーを持ち上げることができる。よって、ＥモードＦＥＴを実現することがより容易となる。
【実施例１２】
【００４５】
図１４を参照に、実施例１１に係るＦＥＴは、Ｐ型ＡｌＧａＮ層５０下にＡｌＮ層４４が設けられている。Ｐ型ＡｌＧａＮ層５０とＡｌＮ層４４とで２ＤＥＧ１３のエネルギーを持ち上げることができる。よって、ＥモードＦＥＴを実現することが容易となる。
【００４６】
ＥモードＦＥＴを実現するためには、２ＤＥＧ１３のエネルギーレベルをフェルミレベルに対し高く持ち上げることが求められる。そこで、実施例５から実施例１２のように、電子供給層１４側および電子走行層１２側の少なくとも一方の全部または一部をＰ型またはバンドギャプの大きい層とすることにより、２ＤＥＧ１３のエネルギーレベルをフェルミレベルに対し高く持ち上げることができ、ＥモードＦＥＴを実現することができる。
【００４７】
また、実施例６、実施例８、実施例１１および実施例１２のように、電子走行層１２内のＰ型ＧａＮ層４０またはＰ型ＡｌＧａＮ層５０はゲート電極３４の下に局所的に配置することが好ましい。これにより、Ｐ型層がソース電極３６およびドレイン電極３８下まで延在する場合に比べチャネル抵抗やコンタクト抵抗の低減、Ｐ型不純物の拡散による信頼性低下の抑制、コラスプの抑制を行うことができる。
【００４８】
実施例１から実施例１２に係るＦＥＴは、電子供給層１４のゲート電極３４が形成されるべき領域にリセス３０が設けられ、リセス３０上に絶縁膜２２、絶縁膜２２上にゲート電極３４が順に設けられている。このようにリセス構造を有することにより、電子供給層１４を薄く形成した場合もチャネル抵抗や電気的輸送特性の劣化を抑制することができる。よって、ＥモードＦＥＴを形成した場合、特に有利である。
【実施例１３】
【００４９】
図１５を参照に、実施例１３は、電子供給層１４にリセス３０が設けられていない。その他の構成は実施例１と同じであり説明を省略する。実施例１３のように、リセス構造を有さない平面構造であっても、ゲート電極３４下の絶縁膜２２は薄く形成できるため、閾値電圧を大きくすることができる。また、ゲート電極３４とソース電極３６およびドレイン電極３８との間には膜厚が厚く良好な膜質の絶縁膜２４が形成されているため、ゲート電極３４とソース電極３６およびドレイン電極３８との間のリーク電流を抑制することができる。
【００５０】
実施例３から実施例１３は、実施例２のように、絶縁膜２８が第１絶縁膜２５と第２絶縁膜２６とから構成される場合であってもよい。
【００５１】
実施例１から実施例１３において、電子走行層１２はＧａＮ層、電子供給層１４はＡｌＧａＮ層を例に説明した。電子走行層１２はＧａＮ系半導体、電子供給層１４は電子走行層１２より電子親和力が小さいＧａＮ系半導体であればよい。電子供給層１４が電子走行層１２より電子親和力が小さいことにより電子走行層１２内にＤＥＧ１３を形成することができる。
【００５２】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】図１は比較例に係るＦＥＴの断面図である。
【図２】図２（ａ）からび図２（ｄ）は実施例１に係るＦＥＴの製造工程を示す断面図である。
【図３】図３は実施例２に係るＦＥＴの断面図である。
【図４】図４（ａ）から図４（ｃ）は実施例２に係るＦＥＴの製造工程を示す断面図である。
【図５】図５は実施例３に係るＦＥＴの断面図である。
【図６】図６は実施例４に係るＦＥＴの断面図である。
【図７】図７（ａ）および図７（ｂ）は実施例５に係るＦＥＴの断面図である。
【図８】図８は実施例６に係るＦＥＴの断面図である。
【図９】図９は実施例７に係るＦＥＴの断面図である。
【図１０】図１０は実施例８に係るＦＥＴの断面図である。
【図１１】図１１は実施例９に係るＦＥＴの断面図である。
【図１２】図１２は実施例１０に係るＦＥＴの断面図である。
【図１３】図１３は実施例１１に係るＦＥＴの断面図である。
【図１４】図１４は実施例１２に係るＦＥＴの断面図である。
【図１５】図１５は実施例１３に係るＦＥＴの断面図である。
【符号の説明】
【００５４】
１０              基板
１２              電子走行層
１３              ２ＤＥＧ
１４              電子供給層
１５              Ｐ型電子供給層
１６              Ｎ型ＧａＮ層
１８              Ｐ型ＧａＮ層
１９              Ｐ型ＧａＮ層
２０              ＧａＮ層
２２、２４、２８  絶縁膜
２５              第１絶縁膜
２６              第２絶縁膜
３０              リセス
３２              マスク層
３４              ゲート電極
３６              ソース電極
３８              ドレイン電極
４０              Ｐ型ＧａＮ層
４２              ＡｌＮ層
４４              ＡｌＧａＮ層
４６              Ｐ型ＡｌＧａＮ層
５０              Ｐ型ＡｌＧａＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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