(57)【要約】【課題】書き換え回数が増大した場合であっても、消去不良の発生を防止し、不良素子を減少できる半導体記憶装置およびその制御方法が得られる。【解決手段】半導体記憶装置は、メモリセルアレイ１２と、電圧発生回路２０と、前記メモリセルアレイの消去電圧の基準パルス回数およびパラメタを記憶する記憶回路１５と、消去電圧のパルス回数が前記消去電圧の基準パルス回数よりも上回った場合に、前記パラメタに従い少なくともイレイズベリファイレベルを高くするように前記電圧発生回路を制御する制御回路１４とを具備する。【選択図】図１
2008047273.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
電圧発生回路と、
前記メモリセルアレイの消去電圧の基準パルス回数およびパラメタを記憶する記憶回路と、
消去電圧のパルス回数が前記消去電圧の基準パルス回数よりも上回った場合に、前記パラメタに従い少なくともイレイズベリファイレベルを高くするように前記電圧発生回路を制御する制御回路とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記記憶回路から基準パルス回数およびパラメタが一括して読み出される複数のキャッシュメモリと、
読み出された前記基準パルス回数およびパラメタがセットされる複数のパラメタレジスタとを更に具備すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、消去電圧のパルス回数が前記消去電圧の基準パルス回数よりも上回った場合に、前記パラメタに従って更に、プログラムベリファイレベル、読み出しレベル、および中間電位レベルを高くするように前記電圧発生回路を制御すること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記消去電圧の基準パルス回数およびパラメタは、前記メモリセルアレイの消去単位ごとまたは読み出し単位ごとに記憶されること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
メモリセルアレイと、電圧発生回路と、前記メモリセルアレイの消去電圧の基準パルス回数およびパラメタを記憶する記憶回路と、前記電圧発生回路を制御する制御回路と備え、
前記制御回路は、前記消去電圧のパルス回数が消去電圧の基準パルス回数よりも上回っているか否かをチェックして前記メモリセルアレイの劣化情報を検出し、
前記消去電圧のパルス回数が消去電圧の基準パルス回数よりも上回っている場合には、少なくともイレイズベリファイレベルを高くするように前記パラメタを変更し、
前記変更後のパラメタを用いて、前記メモリセルアレイに消去電圧を印加するように前記電圧発生回路を制御し、消去動作を行うこと
を特徴とする半導体記憶装置の制御方法。
【請求項６】
前記消去動作の後に、前記制御回路は、前記パラメタが変更されているか否かをチェックして前記メモリセルアレイの劣化情報を検出し、
前記パラメタが変更されている場合は、読み出し動作の際に、読み出しレベルを高くするように変更された前記パラメタを用いて、前記メモリセルアレイに読み出し動作を行うこと
を特徴とする請求項５に記載の半導体記憶装置の制御方法。
【請求項７】
前記消去動作の後に、前記制御回路は、前記パラメタが変更されているか否かをチェックして前記メモリセルアレイの劣化情報を検出し、
前記パラメタが変更されている場合は、書き込み動作の際に、プログラムベリファリレベルを高くするように変更された前記パラメタを用いて、前記メモリセルアレイに書き込み動作を行うこと
を特徴とする請求項５または６に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその制御方法に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
近年、その記憶容量の増大に伴って、不揮発性メモリの需要が増大している。例えば、不揮発性メモリの一つとして、ＮＡＮＤ型フラッシュメモリがある（例えば、特許文献１参照）。
【０００３】
しかし、ＮＡＮＤ型フラッシュメモリのメモリセルでは、書き込み・消去動作の書き換えを繰り返すと、メモリセルの特性が変化して、消去が遅くなり、書き込みが速くなることが知られている。
【０００４】
例えば、消去動作の際には、消去電圧Ｖeraを徐々にステップアップさせ、目的のしきい値に達するまで複数のパルスを印加する。しかし、消去電圧Ｖeraの印加電圧およびパルス数には上限がある。そのため、セル特性が変化して消去が遅くなると、消去電圧Ｖeraの上限に達しても目的のしいき値電圧に達せず、消去が終了しない消去不良が発生する。そして、この消去不良となったメモリセルは、不良素子となってしまう。また、このような消去不良となった不良素子を救済し得る方法も無かった。
【０００５】
上記のように、従来の半導体記憶装置およびその制御方法では、書き換え回数が増大すると、消去不良が発生し、不良素子が増大するという問題があった。
【特許文献１】特開２００４−１４０４３  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、書き換え回数が増大した場合であっても、消去不良の発生を防止し、不良素子を減少できる半導体記憶装置およびその制御方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、メモリセルアレイと、電圧発生回路と、前記メモリセルアレイの消去電圧の基準パルス回数およびパラメタを記憶する記憶回路と、消去電圧のパルス回数が前記消去電圧の基準パルス回数よりも上回った場合に、前記パラメタに従い少なくともイレイズベリファイレベルを高くするように前記電圧発生回路を制御する制御回路とを具備する半導体記憶装置を提供できる。
【０００８】
この発明の一態様によれば、メモリセルアレイと、電圧発生回路と、前記メモリセルアレイの消去電圧の基準パルス回数およびパラメタを記憶する記憶回路と、前記電圧発生回路を制御する制御回路と備え、前記制御回路は、前記消去電圧のパルス回数が消去電圧の基準パルス回数よりも上回っているか否かをチェックして前記メモリセルアレイの劣化情報を検出し、前記消去電圧のパルス回数が消去電圧の基準パルス回数よりも上回っている場合には、少なくともイレイズベリファイレベルを高くするように前記パラメタを変更し、前記変更後のパラメタを用いて、前記メモリセルアレイに消去電圧を印加するように前記電圧発生回路を制御し、消去動作を行う半導体記憶装置の制御方法を提供できる。
【発明の効果】
【０００９】
この発明によれば、書き換え回数が増大した場合であっても、消去不良の発生を防止し、不良素子を減少できる半導体記憶装置およびその制御方法が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
[第１の実施形態]
まず、図１および図２を用いてこの発明の第１の実施形態に係る半導体記憶装置を説明する。図１はこの実施形態に係る半導体記憶装置を示すブロック図であり、図２はこの実施形態に係る半導体記憶装置を示す回路図である。本例では、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１２】
図示するように、ＮＡＮＤ型フラッシュメモリ１１は、電圧発生回路２０、メモリセルアレイ１２、ロウデコーダ１３、センスアンプＳ／Ａ、制御回路１４、パラメタレジスタＲ０〜Ｒm+1を備えている。
【００１３】
電圧発生回路２０は、書込み電圧、消去電圧、読み出し電圧等の所定の値の電圧を発生するように構成されている。
【００１４】
メモリセルアレイ１２は、複数のブロック（Block n-1, Block n, Block n+1,…）および記憶回路１５を備えている。本例では、記憶回路１５は、後述する単位記憶領域である１ページである。
【００１５】
例えば、ブロックBlock nは、１つのメモリセルトランジスタＭＴに１ビットのデータを記録することが可能なＳＬＣ（Single Level Cell）領域として構成された２値ＮＡＮＤ型フラッシュメモリである。
【００１６】
図示するように、ブロックBlock nは、ワード線ＷＬ０〜ＷＬ３１とビット線ＢＬ０〜ＢＬ m+1との交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴ０〜ＭＴ m+1を備えている。
【００１７】
メモリセルトランジスタＭＴ０〜ＭＴ m+1のそれぞれは、半導体基板上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルトランジスタＭＴは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に、本例では、３２個接続するように配置されている。
【００１８】
電流経路の一端および他端が直列に接続されたメモリセルトランジスタＭＴおよび選択トランジスタＳ１、Ｓ２は、ＮＡＮＤセル列１９を構成している。選択トランジスタＳＴ１、ＳＴ２により、このＮＡＮＤセル列１９を選択する。ＮＡＮＤセル列１９の電流経路の一端はセンスアンプＳ／Ａに接続され、電流経路の他端はソース線ＳＲＣに接続されている。
【００１９】
尚、メモリセルトランジスタＭＴの個数は、本例の３２個に限らず、例えば、８個、１６個等であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列１９を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
【００２０】
各ロウ方向（ワード線ＷＬ方向）のメモリセルトランジスタＭＴ０〜ＭＴ m+1の制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。選択トランジスタＳＴ１のゲートはセレクトゲートＳＧＳに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲートＳＧＤに共通接続されている。選択トランジスタＳ１のソースは、ソース線ＳＲＣに接続され、選択トランジスタＳＴ２のドレインは、ビット線ＢＬ０〜ＢＬ m+1のいずれかに接続されている。
【００２１】
また、破線内で示すように、ワード線ＷＬ方向に沿って、ワード線ＷＬ０〜ＷＬ３１ごとに１ページ（PAGE）が存在する。例えば、ワード線ＷＬ２には、ページPAGE２が存在する。ＳＬＣ領域であるこのブロックBlock nでは、ワード線ＷＬごとに１ページが存在する。このページごとにデータが書き込まれ、読み出される。消去動作は、ブロックBlock n単位で一括して行われる。
【００２２】
他のブロックBlock n-1, Block n+1は、１つのメモリセルトランジスタＭＴに多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである。その他の構成は、上記ブロックBlock nと同様である。
【００２３】
記憶回路１５は、メモリセルトランジスタＭＴ0〜ＭＴm+1により構成された単位記憶領域である１ページ（PAGE）である。
【００２４】
例えば、本例のPAGE２は、図３に示すように構成されている。図示するように、ブロックBlock n のPAGE２は、データ等を格納するデータ領域１５−１（本例では、512Byte）、および冗長領域（16Byte）１５−２を備えている。冗長領域１５−２には、ＥＣＣ（誤り訂正符合：Error Correcting Code）領域１５−３（3Byte）、パラメタ２２、消去電圧の基準パルス回数Ｎeraが格納されている。
【００２５】
例えば、上記消去電圧（Ｖera）の基準パルス回数Ｎeraは、１５回等である。パラメタ２２は、後述するようにイレイズベリファイレベル（Erase verify Level）等を決定する。
【００２６】
ロウデコーダ１３は、メモリコントローラ（図示せず）から指定されたアドレスに従い、ワード線ＷＬ０〜ＷＬ３１、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。ロウデコーダ１３は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタ（高電圧系トランジスタ）ＴＲ０〜ＴＲ３１を備えている。
【００２７】
転送トランジスタＴＲ０〜ＴＲ３１は、メモリセルトランジスタＭＴの制御電極ＣＧに、消去電圧Ｖere、書き込み電圧Ｖpgm等の所定の電圧を印加する。
【００２８】
センスアンプＳ／Ａは、ビット線ＢＬ０〜ＢＬm+1から読み出されたページごとのデータを増幅するように構成されている。例えば、本例では、入力がビット線ＢＬ０〜ＢＬm+1に接続され、出力が出力端子（Ｉ／Ｏ）に接続された複数のラッチ回路１６−０〜１６−m+1を備えている。
【００２９】
ラッチ回路１６−０は、インバータ１７−０、１８−０を備えている。インバータ１７−０の入力はビット線ＢＬ０に接続され、出力はインバータ１８−０の入力に接続されている。インバータ１８−０の出力は出力端子（Ｉ／Ｏ）に接続されている。その他のラッチ回路１６−１〜１６−m+1についても同様の構成を備えている。
【００３０】
＜消去動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である消去動作について、図４乃至図１０を用いて説明する。この説明においては、図４のフロー図に則して説明する。
【００３１】
（ステップＳＴ１−１）
まず、図５に示すように、制御回路１４は、記憶回路（ページ２（PAGE２））１５に記憶されたデータをセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。そのため、記憶回路（PAGE２）１５に記憶されたパラメタ２２および基準パルス回数Ｎeraを、パラメタレジスタＲ０、Ｒm+1にそれぞれセットされる。このように、一旦パラメタレジスタＲ０〜Ｒm+1に記憶回路１５のデータをセットする理由は、センスアンプＳ／Ａが占有されるのを防止するためである。センスアンプＳ／Ａが占有されていると、データ読出・書込・消去の動作ができないため、センスアンプＳ／Ａを空けるためにパラメタレジスタＲ０〜Ｒm+1にデータをコピーする必要がある。
【００３２】
この際、続くステップＳＴ１−２に際にカウントされ格納される消去電圧のパルス回数２５は、０回として、パラメタレジスタＲm-1にセットされている。
【００３３】
（ステップＳＴ１−２（セルの劣化情報の検出））
続いて、制御回路１４は、イレイズベリファイレベル（Erase verify level）の変更が必要否かのチェックを行うことにより、メモリセルＭＴの劣化情報の検出を行う。
【００３４】
これは、図６に示すように、消去の際には、“０”閾値分布から消去電圧Ｖeraを徐々にステップアップさせて印加し、目的の“１”閾値分布３１に達するまで複数のパルスを印加する。しかし、メモリセルＭＴの書き込み・消去の書き換え回数が増大（例えば、１０６回程度）すると、セルＭＴの特性が変化して消去が遅くなる。そのため、セルＭＴの消去電圧Ｖeraのパルス回数をカウントすることで、セルＭＴが消去され難くなっていることでセルＭＴの劣化情報を検出できる。具体的には、制御回路１４は、消去電圧Ｖeraのパルス回数２５をカウントしてパラメタレジスタＲm-1にセットし、あらかじめパラメタレジスタＲm+1にセットされた消去電圧Ｖeraの基準パルス回数Ｎeraと比較する。
【００３５】
即ち、制御回路１４は、パラメタレジスタＲm-1にセットされた消去電圧Ｖeraのパルス回数２５が、パラメタレジスタＲm+1にセットされた消去電圧Ｖeraの基準パルス回数Ｎeraよりも大きいか否か（Ｖeraのパルス回数２５＞Ｖeraの基準パルス回数Ｎera？）のチェックを行う。例えば、Ｖeraの基準パルス回数Ｎeraが１５回の場合、実際にカウントされたＶeraのパルス回数２５が、この１５回よりも大きいか否かをチェックする。
【００３６】
（ステップＳＴ１−３）
続いて、図７に示すように、上記チェックにおいて、イレイズベリファイレベル３３の変更が必要な場合は、メモリセルＭＴの書き換え回数が増大し、劣化していると判断できる。そのため、図示するように、“１”、“０”閾値分布は、電圧値が大きい側にシフトし、裾野が広がっていること（“１”閾値分布３１→３１´、“０”閾値分布３２→３２´）が検出できる。
【００３７】
そのため、図８および図９に示すように、制御回路１４は、イレイズベリファイレベル３３、“０”／“１”判定レベル３４、プログラムベリファイレベル３５、および中間電位３６の値をそれぞれ大きくするように（電圧値が大きい側にシフトするように）パラメタ２２を変更したパラメタ２２´を、例えば、パラメタレジスタＲmにセットする。
【００３８】
ここで、“０”／“１”判定レベル３４、３４´は、読み出し電位レベルである。中間電位３６、３６´は、読み出し動作の際に、非選択セルに対して印加する電位レベルである。
【００３９】
（ステップＳＴ１−４）
続いて、上記チェックにおいて、イレイズベリファイレベル３３の変更が必要でない場合（メモリセルＭＴが劣化していない場合）には、制御回路１４は、前回設定のパラメタ２２でメモリセルアレイ１２中の所定のブロックBlock nに消去パルスの印加を行うように電圧発生回路２０を制御する。
【００４０】
一方、イレイズベリファイレベル３３の変更が必要である場合（メモリセルＭＴが劣化している場合）には、制御回路１４は、イレイズベリファイレベル３３等の値を大きくするパラメタ２２´を用いて電圧発生回路２０を制御する。そのため、制御回路１４は、変更後のイレイズベリファイレベル３３´となるように電圧発生回路２０を制御する。
【００４１】
（ステップＳＴ１−５）
続いて、制御回路１４は、イレイズベリファイレベル３３のパスができるか否かのチェックを行う。具体的には、制御回路１４は、ワード線ＷＬにイレイズベリファイレベル（erase verify level）の電圧を印加し、所定のメモリセルＭＴが消去されている否かをチェックする。
【００４２】
（ステップＳＴ１−６）
続いて、図１０に示すように、制御回路１４は、上記チェックにおいて、イレイズベリファイレベル３３のパスができない場合には、実際にカウントした更新後の消去電圧のパルス回数２５´をパラメタレジスタＲm-1にセットする。そして、再度、制御回路１４は、更新後の消去電圧のパルス回数２５´と消去電圧の基準回数Ｎeraとを比較することにより、イレイズベリファイレベルの変更が必要か否かのチェック（ステップＳＴ１−２）を行う。
【００４３】
（ステップＳＴ１−７）
続いて、図１１に示すように、制御回路１４は、上記チェックにおいて、イレイズベリファイレベルのパスができる場合には、パラメタレジスタＲm-1にセットされた消去電圧Ｖeraのパルス回数２５を、メモリセルＭＴm-1に書き込む。
【００４４】
以後、同様のステップＳＴ１−１〜ＳＴ１−７を繰り返し、本例に係る半導体記憶装置の消去動作を行う。
【００４５】
＜読み出し動作＞
次に、この実施形態に係る半導体記憶装置の制御方法の一態様である読み出し動作について、図１２を用いて説明する。以下、このフロー図に則して説明する。
【００４６】
（ステップＳＴ２−１）
まず、制御回路１４は、記憶回路１５であるページ２（PAGE２）の値をセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。
【００４７】
（ステップＳＴ２−２）
続いて、制御回路１４は、セットされた劣化情報（パルス回数Ｎera、パラメタ２２）を用いて、読み出しレベル（Read level）の変更か必要か否かのチェックを行う。
【００４８】
上記図８に示したように、書き込み・消去動作の書き換え回数が増大すると、“０”、“１”に対応する閾値分布３１´、３２´は、高い電圧側にシフトし、裾野が広っている。そのため、読み出しレベルも高い電源側にシフトする必要があるからである。
【００４９】
そのため、制御回路１４は、パラメタ２２が変更されているかをもとに、読み出しレベル（Read level）の変更が必要か否かをチェックする。
【００５０】
（ステップＳＴ２−３）
続いて、上記チェックにおいて、読み出しレベルの変更が必要な場合には、制御回路１４は、読み出しパラメタ２２を変更し、変更後の読み出しパラメタ２２´（イレイズベリファイレベル３３´、“０”／“１”判定レベル３４´、プログラムベリファイレベル３５´、中間電位３６´）を、例えば、パラメタレジスタＲmにセットする。
【００５１】
（ステップＳＴ２−４）
続いて、上記チェックにおいて、読み出しレベルの変更が必要でない場合には、制御回路１４は、変更前の読み出しパラメタ２２（イレイズベリファイレベル３３、“０”／“１”判定レベル３４、プログラムベリファイレベル３５、中間電位３６）でメモリセルアレイ１２中の所定のページの読み出しを行うように電圧発生回路２０を制御する。
【００５２】
一方、読み出しレベルの変更が必要な場合には、変更後のパラメタ２２´（イレイズベリファイレベル３３´、“０”／“１”判定レベル３４´、プログラムベリファイレベル３５´、中間電位３６´）を用いてメモリセルアレイ１２中の所定のページのデータ読み出しを行うように電圧発生回路２０を制御する。
【００５３】
以後、同様のステップＳＴ２−１〜ＳＴ２−４を繰り返し、本例に係る半導体記憶装置の読み出し動作を行う。本例のような読み出し動作を行うことにより、変更前後のいずれの場合であっても、所定のページのデータ読み出しを行うことができる。
【００５４】
＜書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である書き込み動作について、図１３を用いて説明する。この説明においては、図１３のフロー図に則して説明する。
【００５５】
（ステップＳＴ３−１）
まず、制御回路１４は、記憶回路１５であるページ２（PAGE２）の値をセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。
【００５６】
（ステップＳＴ３−２）
続いて、制御回路１４は、プログラムベリファイレベル（Program verify level）３３の変更が必要か否かのチェックを行う。
【００５７】
上記図８に示したように、書き込み・消去動作の書き換え回数が増大すると、“０”、“１”に対応する閾値分布３１´、３２´は、高い電圧側にシフトし、裾野が広っている。そのため、プログラムベリファイレベル３３も高い電源側にシフトする必要があるからである。
【００５８】
そのため、制御回路１４は、パラメタ２２が変更されているかをもとに、プログラムベリファイレベル（Program verify level）の変更が必要か否かをチェックする。
【００５９】
（ステップＳＴ３−３）
続いて、上記チェックにおいて、プログラムベリファイレベル３５の変更が必要な場合には、制御回路１４は、パラメタ２２を変更し、変更後の読み出しパラメタ２２´（イレイズベリファイレベル３３´、“０”／“１”判定レベル３４´、プログラムベリファイレベル３５´、中間電位３６´）を、例えば、パラメタレジスタＲmにセットする。
【００６０】
（ステップＳＴ３−４）
続いて、上記チェックにおいて、プログラムベリファイレベル３５の変更が必要でない場合には、制御回路１４は、変更前の読み出しパラメタ２２（イレイズベリファイレベル３３、“０”／“１”判定レベル３４、プログラムベリファイレベル３５、中間電位３６）でメモリセルアレイ１２中の所定のページの書き込みを行うように電圧発生回路２０を制御する。
【００６１】
一方、上記チェックにおいて、プログラムベリファイレベル３５の変更が必要な場合には、変更後のパラメタ２２´（イレイズベリファイレベル３３´、“０”／“１”判定レベル３４´、プログラムベリファイレベル３５´、中間電位３６´）を用いてメモリセルアレイ１２中の所定のページのデータの書き込みを行うように電圧発生回路２０を制御する。
【００６２】
以後、同様のステップＳＴ３−１〜ＳＴ３−４を繰り返し、本例に係る半導体記憶装置の書き込み動作を行う。本例のような書き込み動作を行うことにより、変更前後のいずれの場合であっても、所定のページのデータ書き込みを行うことができる。
【００６３】
この実施形態に係る半導体記憶装置およびその制御方法によれば、少なくとも下記（１）乃至（４）の効果が得られる。
【００６４】
（１）書き換え回数が増大した場合であっても、消去不良の発生を防止し、不良素子を減少できる。
【００６５】
本例に係る半導体記憶装置は、記憶回路１５におけるメモリセルトランジスタＭＴm+1に消去電圧の基準回数Ｎeraを記憶している。
【００６６】
そして、消去動作の際に制御回路１４は、パラメタレジスタＲm-1にセットされた消去電圧Ｖeraのパルス回数２５が、パラメタレジスタＲm+1にセットされた消去電圧Ｖeraの基準パルス回数Ｎeraがよりも大きいか否か（パルス回数２５＞基準パルス回数Ｎera？）のチェックを行う（ステップＳＴ１−２）。上記チェックを行うことにより、メモリセルトランジスタＭＴの劣化情報を検出することができる。
【００６７】
続いて、制御回路１４は、イレイズベリファイレベル３３の値をそれぞれ大きくする（電圧値が大きい側にシフトする）よう変更したイレイズベリファイレベル３３´となるパラメタ２２´を、例えば、パラメタレジスタＲmにセットする（ステップＳＴ１−３）。続いて、制御回路１４は、このパラメタ２２´によりイレイズベリファイレベル３３´の値となるように電圧発生回路２０を制御し、消去動作を行う。
【００６８】
そのため、図１４に示すように、例えば、書き換え回数が１０６回程度なされ、メモリセルトランジスタＭＴのしきい値分布が大きい値の側にシフトした場合であっても、消去不良の発生を防止することができる。その結果、従来消去不良であった不良素子を救済でき、不良素子を減少できる。
【００６９】
（２）書き換え回数が増大した場合であっても、誤読み出しを防止できる。
【００７０】
上記のように、読み出し動作の際、制御回路１４は、パラメタ２２が変更されているかをもとに、読み出しレベル（Read level）の変更が必要か否かをチェックする（ＳＴ２−２）。続いて、制御回路１４は、読み出しレベルの変更が必要な場合には、変更後のパラメタ２２´（イレイズベリファイレベル３３´、“０”／“１”判定レベル３４´、プログラムベリファイレベル３５´、中間電位３６´）を用いてメモリセルアレイ１２中の所定のページのデータ読み出しを行うように電圧発生回路２０を制御し、読み出し動作を行うことができる。
【００７１】
このように、制御回路１４は、書き換え回数が増大し、メモリセルトランジスタＭＴのしきい値分布が大きい値の側にシフトした場合であっても、上記ステップＳＴ２−２の際にセルの劣化情報を検出することができる。
【００７２】
さらに、制御回路１４が変更後のパラメタ２２´により読み出し動作を行うことにより、セルＭＴの劣化状態に合わせて“０”／“１”判定レベル３４、中間電位３６の値をより大きい側にシフトさせた“０”／“１”判定レベル３４´および中間電位３６´により読み出し動作を行うことができる。
【００７３】
そのため、書き換え回数（例えば、１０６回程度）が増大した場合であっても、誤読み出しを防止できる。
【００７４】
（３）書き換え回数が増大した場合であっても、オーバープログラムを防止でき、不良素子を減少できる。
【００７５】
上記のように、書き込み動作の際に、制御回路１４は、パラメタ２２が変更されているかをもとに、読み出しレベル（Read level）の変更が必要か否かをチェックする（ステップＳＴ３−２）。続いて、制御回路１４は、上記チェックにおいて、プログラムベリファイレベル３５の変更が必要な場合には、制御回路１４は、パラメタ２２を変更し、変更後のパラメタ２２´（イレイズベリファイレベル３３´、“０”／“１”判定レベル３４´、プログラムベリファイレベル３５´、中間電位３６´）を、例えば、パラメタレジスタＲ０にセットする（ステップＳＴ３−３）。
【００７６】
このように、制御回路１４は、書き換え回数が増大し、メモリセルトランジスタＭＴのしきい値分布が大きい値の側にシフトした場合であっても、上記ステップＳＴ３−２の際にセルの劣化情報を検出することができる。
【００７７】
さらに、制御回路１４が変更後のパラメタ２２´により書き込み動作を行うことにより、セルＭＴの劣化状態に合わせてプログラムベリファイレベル３５の値をより大きい側にシフトさせたプログラムベリファイレベル３５´により書き込み動作を行うことができる。
【００７８】
ここで、セルの書き換え回数が増大することによりセルが劣化すると、セルの書き込みが速くなる。そのため、目的のしきい値にまで必要なパルス数が減少し、オーバープログラムが発生する。このようなオーバープログラムとなるセルは、不良素子となってしまう。
【００７９】
しかし、上記のように制御回路１４は、上記チェックにおいてセルの劣化情報を検出でき（ステップＳＴ３−２）、必要な場合には、大きい側にシフトさせたプログラムベリファイレベル３５´により書き込み動作を行うことができる。
【００８０】
そのため、書き換え回数（例えば、１０６回程度）が増大した場合であっても、オーバープログラムを防止でき、不良素子を減少することができる。
【００８１】
（４）実装後のセルＭＴの劣化状態に対応して、消去動作等を行うことができる。
【００８２】
本例の場合、記憶回路１５を構成するメモリセルトランジスタＭＴ０〜ＭＴm+1は、データの書き込みおよび消去等が電気的に可能である。
【００８３】
そのため、ＮＡＮＤ型フラッシュメモリ１１の実装後であっても、消去電圧Ｖeraの基準パルス回数Ｎeraおよびパラメタ２２の値を再プログラムすることにより変更することができる（ステップＳＴ１−７）。その結果、実装後のセルＭＴの劣化状態に対応して、消去動作等を行うことができる。
【００８４】
また、本例の場合、劣化情報であるパラメタ２２および消去電圧の基準パルス回数Ｎeraを格納した記憶回路１５は、ブロックBlockごとに設けられている。そのため、ブロックBlockごとの劣化状態に合わせて、消去動作等を行える点で有利である。
【００８５】
［第２の実施形態（キャッシュメモリを備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１５を用いて説明する。この実施形態は、キャッシュメモリを更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８６】
図示するように、本例に係る半導体記憶装置は、入力がセンスアンプＳ／Ａに接続され、出力がパラメタレジスタＲ０〜Ｒm+1に接続されたキャッシュメモリＣ０〜Ｃm+1を更に備えている点で、上記第１の実施形態と相違している。例えば、キャッシュメモリＣ０〜Ｃm+1は、ＳＲＡＭ(Static Random Access Memory)が適用される。
【００８７】
このキャッシュメモリＣ０〜Ｃm+1には、電源を入れた時(パワーオン動作時)等の際に、記憶回路１５中のパラメタ２２等がセンスアンプＳ／Ａを経由し、あらかじめ一括して読み出されている。例えば、パワーオン動作時には、キャッシュメモリＣm、Ｃm+1に、パラメタ２２および消去電圧の基準パルス回数Ｎeraがそれぞれ読み出されている。
【００８８】
＜消去動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である消去動作について、図１６に則して説明する。
【００８９】
（ステップＳＴ４−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1に読み出されたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。例えば、キャッシュメモリＣmに記憶されたパラメタ２２およびキャッシュメモリＣm+1に記憶された基準パルス回数Ｎeraは、対応するパラメタレジスタＲ０、Ｒm+1にそれぞれセットされる。
【００９０】
このように、消去動作の際に、即座に制御回路１４が、パラメタ２２等をパラメタレジスタＲ０〜Ｒm+1にセットすることができるのは、パワーオン動作時の際に記憶回路１５中のパラメタ２２等がキャッシュメモリＣ０〜Ｃm+1にあらかじめ一括して読み出しているからである。
【００９１】
続いて、上記第１の実施形態と同様の消去動作のステップＳＴ４−２〜ＳＴ４−６を行う。
【００９２】
（ステップＳＴ４−７）
続いて、制御回路１４は、上記チェックにおいて、イレイズベリファイレベルのパスができる場合には、パラメタレジスタＲm-1にセットされた消去電圧Ｖeraのパルス回数２５を、メモリセルＭＴm-1とキャッシュメモリＣm-1に書き込む。
【００９３】
以上のように、上記のステップＳＴ４−１〜ＳＴ４−６を行い、本例の消去動作を行う。
【００９４】
＜読み出し動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である読み出し動作について、図１７に則して説明する。
【００９５】
（ステップＳＴ５−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1に読み出されたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。例えば、キャッシュメモリＣ０に記憶されたパラメタ２２およびキャッシュメモリＣm+1に記憶された基準パルス回数Ｎeraは、対応するパラメタレジスタＲ０、Ｒm+1にそれぞれセットされる。
【００９６】
このように、読み出し動作の際に、即座に制御回路１４が、パラメタ２２等をパラメタレジスタＲ０〜Ｒm+1にセットすることができるのは、同様にパワーオン動作時の際に記憶回路１５中のパラメタ２２等がキャッシュメモリＣ０〜Ｃm+1にあらかじめ一括して読み出しているからである。
【００９７】
以下、上記第１の実施形態と同様に読み出し動作のステップＳＴ５−２〜ＳＴ５−４を行い、本例に係る読み出し動作を行う。
【００９８】
＜書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である書き込み動作について、図１８に則して説明する。
【００９９】
（ステップＳＴ６−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1に読み出されたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。例えば、キャッシュメモリＣ０に記憶されたパラメタ２２およびキャッシュメモリＣm+1に記憶された基準パルス回数Ｎeraは、対応するパラメタレジスタＲ０、Ｒm+1にそれぞれセットされる。
【０１００】
このように、書き込み動作の際に、即座に制御回路１４が、パラメタ２２等をパラメタレジスタＲ０〜Ｒm+1にセットすることができるのは、上記消去動作および読み出し動作と同様の理由による。
【０１０１】
以下、上記第１の実施形態と同様に書き込み動作のステップＳＴ６−２〜ＳＴ６−４を行い、本例に係る読み出し動作を行う。
【０１０２】
上記のように、本例によれば、上記（１）乃至（４）と同様の効果が得られる。さらに、（５）に示す効果が得られる。
【０１０３】
（５）高速化に有利である。
【０１０４】
上記のように、本例に係る半導体記憶装置は、キャッシュメモリＣ０〜Ｃm+1を備えている。さらに、制御回路１４は、パワーオン動作時に、記憶回路１５に格納されたパラメタ２２等のデータをキャッシュメモリＣ０〜Ｃm+1にあらかじめ一括して読み出しておく。
【０１０５】
そのため、メモリセルアレイ１２の記憶回路１５から上記消去、読み出し、書き込み動作の都度にパラメタ２２等を読み出すステップを省略することができ、ＮＡＮＤ型フラッシュメモリ１１全体の動作を高速化できる点で有利である。
【０１０６】
また、上記キャッシュメモリＣ０〜Ｃm+1は、例えば、高速動作可能なＳＲＡＭ等で構成されている。そのため、高速アクセスできる点で有利である。
【０１０７】
このように、必要に応じて本例のような構成および動作を適用することが可能である。
【０１０８】
尚、上記第１、第２の実施形態においては、ＳＬＣ領域であるブロックBlock nを一例として説明した。しかし、ＭＬＣ領域である他のブロックBlock n-1, Block n+1であっても同様に適用でき、同様の効果を得ることが可能である。この場合の単位記憶領域である１ページは、例えば、図１９のように表わされる。
【０１０９】
図示するように、ＭＬＣ領域の冗長領域１５−２中の誤り訂正符号領域１５−３が占める割合（本例では、約６割程度）は、図３で示したＳＬＣ領域の冗長領域１５−１中の誤り訂正符号領域１５−３が占める割合（本例では、約２割程度）よりも大きくなるように構成されている。そのため、本例では、ＭＬＣ領域の誤り訂正符号領域が占める割合は、ＳＬＣ領域の誤り訂正符号領域が占める割合よりも、約３倍程度大きくなるように構成されている。
【０１１０】
また、記憶回路１５は、ブロックBlockごとに設ける場合を一例に挙げて説明した。しかし、記憶回路１５は、その他、ページごとに設けること等も可能である。この場合には、ページごとのより詳細なセルの劣化状態に対応して、書き込み動作等を行える点で有利である。
【０１１１】
［第３の実施形態（多値ＮＡＮＤ型フラッシュメモリの一例）］
次に、第３の実施形態に係る半導体記憶装置について、図２０乃至図３０を用いて説明する。この実施形態は、一つのメモリセルＭＴに多ビットデータを記憶可能な多値ＮＡＮＤ型フラッシュメモリに適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。本例は、多値ＮＡＮＤ型フラッシュメモリの一例として、４値の多値ＮＡＮＤ型フラッシュメモリを一例として説明する。
【０１１２】
＜構成例＞
まず、図２０を用いて、本例に係る半導体記憶装置の構成例について説明する。  
図示するように、本例に係る半導体記憶装置は、以下の点で、上記第１の実施形態と相違している。
【０１１３】
まず、記憶回路１５に、基準パルス回数ＮeraＸ、センス時の電圧ＶsenＸ、およびしきい値の裾シフト量ＶshiftＸが格納されている。ここで、上記Ｘには、ＥＶ，ＡＶ，ＢＶ，ＣＶ，ＡＲ，ＢＲ，ＣＲ，Ｕがそれぞれ挿入される。そのため、実際には、記憶回路１５に基準パルス回数ＮeraＥＶ〜ＮeraＣＲ、センス時の電圧ＶsenＥＶ〜ＶsenＣＲ、しきい値の裾シフト量ＶshiftＥＶ〜ＶshiftＣＲ、が格納されている。但し、非選択のワード線ＷＬ用の記憶回路１４には、基準パルス回数ＮeraＵ、センス時の電圧ＶsenＵ、しきい値の裾シフト量ＶshiftＵが格納されている。
【０１１４】
さらに、本例では、パラメタを決定する演算回路５５を備えている。  
この演算回路５５は、劣化情報（α）検出回路５６、およびシフト量決定回路５７から構成されている。
【０１１５】
劣化情報（α）検出回路５６は、パラメタ２５と基準パルス回数ＮeraＸとから、劣化情報αを検出する関数ｆ（パラメタ２５，ＮeraＸ）を実行するように構成されている。
【０１１６】
シフト量決定回路５７は、上記劣化情報αと、センス時の電圧ＶsenＸおよびしきい値の裾シフト量ＶshiftＸからシフト量を決定する関数ｇ（α，ＶsenＸ，ＶshiftＸ）を実行するように構成されている。
【０１１７】
＜記憶回路に格納される基準パルス回数等および閾値分布（４値）について＞
次に、図２１および図２２を用いて、記憶回路１５に格納される上記基準パルス回数ＮeraＸ、センス時の電圧ＶsenＸ、しきい値の裾シフト量ＶshiftＸ、パラメタ２５および閾値分布（４値）について、詳細に説明する。
【０１１８】
記憶回路１５に格納される上記基準パルス回数ＮeraＸ、センス時の電圧ＶsenＸ、しきい値の裾シフト量ＶshiftＸ、パラメタ２５、は図２１のように示される。
【０１１９】
さらに、本例に係る多値ＮＡＮＤ型フラッシュメモリの閾値分布は、図２２のように示される。図示するように、閾値分布は、“消去状態”である”１１（Ｅ）“と、“書き込み状態”である“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”との４つの閾値により識別される。
【０１２０】
そのため、図２１に示す基準パルス回数ＮeraＸ等は、以下のように定義される。  
ＮeraＥＶ:”11(E)”レベルの上裾(イレイズベリファイレベル)を動かすかどうかを決める基準パルス回数
ＮeraＡＶ:”01(A)”レベルの下裾(プログラムベリファイレベル)を動かすかどうかを決める基準パルス回数
ＮeraＢＶ:”10(B)”レベルの下裾(プログラムベリファイレベル)を動かすかどうかを決める基準パルス回数
ＮeraＣＶ:”00(C)”レベルの下裾(プログラムベリファイレベル)を動かすかどうかを決める基準パルス回数
ＮeraＡＲ:”11(E)"/"01(A)"判別レベル(読み出しレベル)を動かすかどうかを決める基準パルス回数
ＮeraＢＲ: "01(A)"/"10(B)"判別レベル(読み出しレベル)を動かすかどうかを決める基準パルス回数
ＮeraＣＲ: "10(B)"/"00(C)"判別レベル(読み出しレベル)を動かすかどうかを決める基準パルス回数
ＮeraＵ  :非選択ワード線（ＷＬ）用の基準パルス回数。
【０１２１】
センス時の電圧ＶsenＸは、後述する消去、読み出し、書き込み動作の際に、シフト量決定回路５７に挿入され、以下のように定義される。
【０１２２】
ＶsenＥＶ:イレイズベリファイレベル電圧
ＶsenＡＶ:"01"(A)レベルのプログラムベリファイレベル電圧
ＶsenＢＶ:"10"(B)レベルのプログラムベリファイレベル電圧
ＶsenＣＶ:"00"(C)レベルのプログラムベリファイレベル電圧
ＶsenＡＲ:"11(E)"/"01(A)"判別レベル電圧
ＶsenＢＲ:"01(A)"/"10(B)"判別レベル電圧
ＶsenＣＲ:"10(B)"/"00(C)"判別レベル電圧
ＶsenＵ  :非選択ワード線（ＷＬ）用のセンス時の電圧。
【０１２３】
しきい値分布の裾シフト量ＶshiftＸも同様に、後述する消去、読み出し、書き込み動作の際に、シフト量決定回路５７に挿入され、以下のように定義される。
【０１２４】
ＶshiftＥＶ:イレイズベリファイレベル電圧のシフト量
ＶshiftＡＶ:"01"(A)レベルのプログラムベリファイレベル電圧のシフト量
ＶshiftＢＶ:"10"(B)レベルのプログラムベリファイレベル電圧のシフト量
ＶshiftＣＶ:"00"(C)レベルのプログラムベリファイレベル電圧のシフト量
ＶshiftＡＲ:"11(E)"/"01(A)"判別レベル電圧のシフト量
ＶshiftＢＲ:"01(A)"/"10(B)"判別レベル電圧のシフト量
ＶshiftＣＲ:"10(B)"/"00(C)"判別レベル電圧のシフト量
ＶshiftＵ  :非選択ワード線（ＷＬ）用のシフト量。
【０１２５】
上記基準パルス回数ＮeraＸ、センス時の電圧ＶsenＸ、しきい値の裾シフト量ＶshiftＸは、初期状態から記憶回路１５に格納されているものである。
【０１２６】
一方、パラメタ２５は、消去時に印加したパルス回数であって、消去動作の際に記憶回路１５に格納されるものである。
【０１２７】
＜消去動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である消去動作について、図２３乃至図２４を用いて説明する。この説明においては、図２３のフロー図に則して説明する。
【０１２８】
（ステップＳＴ７−１）
まず、制御回路１４は、記憶回路（ページ２（PAGE２））１５に記憶されたデータをセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。
【０１２９】
この際、続くステップＳＴ７−２に際にカウントされ格納される消去電圧のパルス回数２５は、０回として、パラメタレジスタにセットされている。
【０１３０】
（ステップＳＴ７−２（セルの劣化情報（α）の検出））
続いて、しきい値分布の調整が必要否かのチェックを行うことにより、メモリセルＭＴの劣化情報αの検出を行う。具体的には、劣化情報（α）検出回路５６が、パラメタ２５と基準パルス回数ＮeraＸとから、劣化情報αを検出する関数ｆ（パラメタ２５，ＮeraＸ）を実行する。本例の場合、関数ｆ（パラメタ２５，ＮeraＸ）は、以下の式（※）に示す演算を実行する。
【０１３１】
ｆ（パラメタ２５，ＮeraＥＶ）＝ＮeraＥＶ−２５＝α    …  式（※）
即ち、劣化情報検出回路５６は、劣化情報αが０よりも小さいか否か（α＜０？）を演算する。
【０１３２】
より具体的には、パラメタレジスタにセットされカウントされた消去電圧Ｖeraのパルス回数（パラメタ）２５と消去電圧Ｖeraの基準パルス回数ＮeraＥＶとの差分を計算する。
【０１３３】
例えば、Ｖeraの基準パルス回数ＮeraＥＶが３回の場合、実際にカウントされたＶeraのパルス回数２５と、３回との差分を演算する。演算の結果、この劣化情報αが負であるほど、メモリセルの劣化していることが検出できる。
【０１３４】
演算の結果、劣化情報αが負でない場合、パラメタ２２を変更せずに、消去パルスを印加するステップＳＴ７−４に進む。
【０１３５】
（ステップＳＴ７−３（シフト量の演算））
続いて、上記演算において、αが負であることが演算され、しきい値分布の調整が必要である場合には、メモリセルＭＴの書き換え回数が増大し、劣化していると判断できる。その結果、閾値分布は、電圧値が大きい側にシフトし、裾野が広がっていることが検出できる。そのため、このステップＳＴ７−３の際に、閾値分布”１１（Ｅ）“において、どの程度センス時の電圧ＶsenＥＶをシフトするかをシフト量決定回路５７により演算する。
【０１３６】
具体的には、シフト量決定回路５７が、上記劣化情報α、センス電圧ＶsenＥＶ、およびシフト量ＶshiftＥＶから、シフト量を演算する関数ｇ（α，ＶsenＥＶ，ＶshiftＥＶ）を実行する。本例の場合、関数ｇ（α，ＶsenＥＶ，ＶshiftＥＶ）は、以下の式（※※）に示す演算を実行する。
【０１３７】
関数ｇ（α，ＶsenＥＶ，ＶshiftＥＶ）＝ＶsenＥＶ＋ＶshiftＥＶ×|α|＝２２´  
…  式（※※）
即ち、本例の場合、シフト量決定回路５７は、劣化情報αに比例したシフト量を決定する。
【０１３８】
そして、制御回路１４は、センス時の電圧ＶsenＥＶの値を大きくするように（電圧値が大きい側にシフトするように）パラメタ２２を変更したパラメタ２２´を、パラメタレジスタＲmにセットする。
【０１３９】
（ステップＳＴ７−４（消去パルス印加））
続いて、上記ステップＳＴ７−２において閾値分布の調整が必要ないと判断した場合、制御回路１４はパラメタ２２を用いて、消去パルスを印加する。
【０１４０】
一方、閾値分布の調整が必要であると判断した場合、制御回路１４は、変更したパラメタ２２´を用いて、消去パルスを印加する。
【０１４１】
（ステップＳＴ７−５（Erase verifyパス？））
続いて、制御回路１４は、イレイズベリファイレベルのパスができるか否かのチェックを行う。具体的には、制御回路１４は、ワード線ＷＬにイレイズベリファイレベル（erase verify level）の電圧を印加し、所定のメモリセルＭＴが消去されている否かをチェックする。
【０１４２】
この際、パラメタ２２が変更されている場合には、変更後のパラメタ２２´を用いて変更後のイレイズベリファイレベルＶsenＥＶ´により判断する。
【０１４３】
この際の閾値分布”１１（Ｅ）“のシフト量Ｗ−Ｅは、劣化情報αや関数ｇに挿入するＶsenＥＶやＶshiftＥＶ、さらには、関数ｆの定義式（※）、関数ｇの定義式（※※）そのもの等により、種々変形することが可能である。そのため、閾値分布”１１（Ｅ）“の消去の劣化状態に合わせて最適なシフト量を選択できる。
【０１４４】
（ステップＳＴ７−６）
続いて、制御回路１４は、上記チェックにおいて、イレイズベリファイレベル３３のパスができない場合には、実際にカウントした更新後の消去電圧のパルス回数２５´を、例えば、パラメタレジスタＲm-1にセットする。そして、再度、制御回路１４は、ステップＳＴ７−２を行う。
【０１４５】
（ステップＳＴ７−７）
続いて、制御回路１４は、上記チェックにおいて、イレイズベリファイレベルのパスができる場合には、パラメタレジスタＲm-1にセットされた消去電圧Ｖeraのパルス回数２５を、メモリセルＭＴm-1に書き込む。
【０１４６】
以後、同様のステップＳＴ７−１〜ＳＴ７−７を繰り返し、本例に係る半導体記憶装置の消去動作を行う。
【０１４７】
＜読み出し動作＞
次に、この実施形態に係る半導体記憶装置の制御方法の一態様である読み出し動作について、図２５および図２６を用いて説明する。以下、図２５に則して説明する。
【０１４８】
（ステップＳＴ８−１）
まず、制御回路１４は、記憶回路１５であるページ２（PAGE２）の値をセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。
【０１４９】
（ステップＳＴ８−２（劣化情報αの検出））
続いて、セットされた値（パラメタ２５，パルス回数ＮeraＸ；Ｘ＝ＡＲ，ＢＲ，ＣＲ，Ｕ）を用いて、しきい値分布の調整が必要否かのチェックを行うことにより、メモリセルＭＴの劣化情報αの検出を行う。
【０１５０】
具体的には、劣化情報検出回路５６が、パラメタ２５と基準パルス回数ＮeraＸとから、劣化情報αを検出する関数ｆ（パラメタ２５，ＮeraＸ；Ｘ＝ＡＲ，ＢＲ，ＣＲ，Ｕ）を実行する。本例の場合、関数ｆ（パラメタ２５，ＮeraＸ）は、上記式（※）に示す演算を実行する。即ち、劣化情報検出回路５６は、劣化情報αが０よりも小さいか否か（α＜０？）を演算する。
【０１５１】
上記関数ｆの演算の結果、劣化情報αが負でない場合、パラメタ２２を変更せずに、メモリセルアレイ１２から読み出し動作を行うステップＳＴ８−４に進む。
【０１５２】
（ステップＳＴ８−３（シフト量の演算））
続いて、上記演算において、αが負であることが演算され、しきい値分布の調整が必要である場合には、メモリセルＭＴの書き換え回数が増大し、劣化していると判断できる。そのため、図２６に示すように、３つの閾値分布“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”は、電圧値が大きい側にシフトし（Ａ→Ａ´，Ｂ→Ｂ´，Ｃ→Ｃ´）、裾野が広がっていることが検出できる。そのため、３つの閾値分布 “０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”のそれぞれにおいて、どの程度センス時の判別レベル電圧ＶsenＡＲ，ＶsenＢＲ，ＶsenＣＲ，ＶsenＵをシフトするかをシフト量決定回路５７により演算する。
【０１５３】
具体的には、シフト量決定回路５７が、上記劣化情報α、センス電圧ＶsenＸ、およびシフト量ＶshiftＸ（Ｘ＝ＡＲ，ＢＲ，ＣＲ，Ｕ）から、シフト量を演算する関数ｇ（α，ＶsenＸ，ＶshiftＸ；Ｘ＝ＡＲ，ＢＲ，ＣＲ，Ｕ）を実行する。本例の場合、関数ｇ（α，ＶsenＸ，ＶshiftＸ；Ｘ＝ＡＲ，ＢＲ，ＣＲ，Ｕ）は、上記式（※※）に示す演算を実行する。
【０１５４】
即ち、シフト量決定回路５７は、劣化情報αに比例した判別レベル電圧のシフト量を決定する。
【０１５５】
そして、制御回路１４は、センス時の判別レベル電圧ＶsenＡＲ，ＶsenＢＲ，ＶsenＣＲ，ＶsenＵの値を大きくするように（電圧値が大きい側にシフトするように）パラメタ２２を変更したパラメタ２２´を、パラメタレジスタにセットする。
【０１５６】
（ステップＳＴ８−４）
続いて、上記チェックにおいて、読み出しレベルの変更が必要でない場合には、制御回路１４は、変更前の読み出しパラメタ２２でメモリセルアレイ１２中の所定のページの読み出しを行うように電圧発生回路２０を制御する。
【０１５７】
一方、読み出しレベルの変更が必要な場合には、制御回路１４は、変更後のパラメタ２２´を用いて、変更したセンス時の判別レベル電圧ＶsenＡＲ´，ＶsenＢＲ´，ＶsenＣＲ´，ＶsenＵ´によりメモリセルアレイ１２中の所定のページのデータ読み出しを行うように電圧発生回路２０を制御する。
【０１５８】
ここで、上記シフト量Ｗ−ＡＲ，Ｗ−ＢＲ，Ｗ−ＣＲ，Ｗ−Ｕは、劣化情報αや関数ｇに挿入するＶsenＸやＶshiftＸ、さらには、関数ｆの定義式（※）、関数ｇの定義式（※※）そのもの等により、種々変形することが可能である。そのため、３つの閾値分布“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”の読み出しの劣化状態に合わせて、最適なセンス時の判別レベル電圧ＶsenＡＲ，ＶsenＢＲ，ＶsenＣＲ，ＶsenＵのシフト量を選択できる。
【０１５９】
以後、同様のステップＳＴ８−１〜ＳＴ８−４を繰り返し、本例に係る半導体記憶装置の読み出し動作を行う。本例のような読み出し動作を行うことにより、変更前後のいずれの場合であっても、所定のページのデータ読み出しを行うことができる。
【０１６０】
＜書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である書き込み動作について、図２７および図２８を用いて説明する。この説明においては、図２７のフロー図に則して説明する。
【０１６１】
（ステップＳＴ９−１）
まず、制御回路１４は、記憶回路１５であるページ２（PAGE２）の値をセンスアンプＳ／Ａにて読み出し、対応するパラメタレジスタＲ０〜Ｒm+1にセットする。
【０１６２】
（ステップＳＴ９−２（劣化情報αの検出））
続いて、セットされた値（パラメタ２５，パルス回数ＮeraＸ；Ｘ＝ＡＶ，ＢＶ，ＣＶ）を用いて、しきい値分布の調整が必要否かのチェックを行うことにより、メモリセルＭＴの劣化情報αの検出を行う。
【０１６３】
具体的には、劣化情報検出回路５６が、パラメタ２５と基準パルス回数ＮeraＸとから、劣化情報αを検出する関数ｆ（パラメタ２５，ＮeraＸ；Ｘ＝ＡＶ，ＢＶ，ＣＶ）を実行する。本例の場合、関数ｆ（パラメタ２５，ＮeraＸ）は、上記式（※）に示す演算を実行する。即ち、劣化情報検出回路５６は、劣化情報αが０よりも小さいか否か（α＜０？）を演算する。
【０１６４】
上記関数ｆの演算の結果、劣化情報αが負でない場合、パラメタ２２を変更せずに、メモリセルアレイ１２から書き込み動作を行うステップＳＴ９−４に進む。
【０１６５】
（ステップＳＴ９−３（シフト量の演算））
続いて、上記演算において、αが負であることが演算され、しきい値分布の調整が必要である場合には、メモリセルＭＴの書き換え回数が増大し、劣化していると判断できる。そのため、図２８に示すように、３つの閾値分布“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”は、電圧値が大きい側にシフトし（Ａ→Ａ´，Ｂ→Ｂ´，Ｃ→Ｃ´）、裾野が広がっていることが検出できる。そのため、３つの閾値分布 “０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”のそれぞれにおいて、どの程度プログラムベリファイレベル電圧ＶsenＡＶ，ＶsenＢＶ，ＶsenＣＶをシフトするかをシフト量決定回路５７により演算する。
【０１６６】
具体的には、シフト量決定回路５７が、上記劣化情報α、センスプログラムベリファイレベル電圧ＶsenＸ、およびシフト量ＶshiftＸ（Ｘ＝ＡＶ，ＢＶ，ＣＶ）から、シフト量を演算する関数ｇ（α，ＶsenＸ，ＶshiftＸ；Ｘ＝ＡＶ，ＢＶ，ＣＶ）を実行する。本例の場合、関数ｇ（α，ＶsenＸ，ＶshiftＸ；Ｘ＝ＡＶ，ＢＶ，ＣＶ）は、上記式（※※）に示す演算を実行する。
【０１６７】
即ち、シフト量決定回路５７は、劣化情報αに比例したプログラムベリファイレベル電圧のシフト量を決定する。
【０１６８】
そして、制御回路１４は、センス時のプログラムベリファイレベル電圧ＶsenＡＶ，ＶsenＢＶ，ＶsenＣＶの値を大きくするように（電圧値が大きい側にシフトするように）パラメタ２２を変更したパラメタ２２´を、パラメタレジスタにセットする。
【０１６９】
（ステップＳＴ９−４）
続いて、上記チェックにおいて、プログラムベリファイレベル電圧の変更が必要でない場合には、制御回路１４は、変更前の読み出しパラメタ２２でメモリセルアレイ１２中の所定のページの書き込みを行うように電圧発生回路２０を制御する。
【０１７０】
一方、プログラムベリファイレベル電圧の変更が必要な場合には、制御回路１４は、変更後のパラメタ２２´を用いて、変更したセンス時の判別レベル電圧ＶsenＡＶ´，ＶsenＢＶ´，ＶsenＣＶ´によりメモリセルアレイ１２中の所定のページのデータ書き込みを行うように電圧発生回路２０を制御する。
【０１７１】
ここで、上記シフト量Ｗ−ＡＶ，Ｗ−ＢＶ，Ｗ−ＣＶ、劣化情報αや関数ｇに挿入するＶsenＸやＶshiftＸ（Ｘ＝ＡＶ，ＢＶ，ＣＶ）、さらには、関数ｆの定義式（※）、関数ｇの定義式（※※）そのもの等により、種々変形することが可能である。そのため、３つの閾値分布“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”の書き込みの劣化状態に合わせて、最適なセンス時の電圧ＶsenＡＶ，ＶsenＢＶ，ＶsenＣＶのシフト量を選択できる。
【０１７２】
以後、同様のステップＳＴ９−１〜ＳＴ９−４を繰り返し、本例に係る半導体記憶装置の書き込み動作を行う。本例のような書き込み動作を行うことにより、変更前後のいずれの場合であっても、所定のページのデータ読み出しを行うことができる。
【０１７３】
＜本例の係る効果＞
この実施形態に係る半導体記憶装置およびその制御方法によれば、上記（１）乃至（４）と同様の効果が得られる。さらに、少なくとも以下の（６）および（７）の効果を得ることができる。
【０１７４】
（６）多値ＮＡＮＤ型フラッシュメモリのメモリセルＭＴが劣化した場合であっても、閾値分布ごとの劣化状態に合わせて最適なシフト量を選択でき、不良素子を低減することができる。
【０１７５】
本例では、記憶回路１５に、基準パルス回数ＮeraＸ、センス時の電圧ＶsenＸ、およびしきい値の裾シフト量ＶshiftＸが格納され、劣化情報検出回路５６およびシフト量決定回路５７から構成されパラメタを決定する演算回路５５を備えている。  
そのため、例えば、図２４に示したように、消去動作において、劣化情報検出回路５６が演算した劣化情報αをもとに、シフト量決定回路５７がイレイズベリファイレベル電圧ＶsenＥＶ´を演算することができる。
【０１７６】
この際、閾値分布”１１（Ｅ）“のイレイズベリファイレベル電圧のシフト量Ｗ−Ｅは、劣化情報αや関数ｇに挿入するＶsenＥＶやＶshiftＥＶ、さらには、関数ｆの定義式（※）、関数ｇの定義式（※※）そのもの等により、種々変形することが可能である。そのため、閾値分布”１１（Ｅ）“の劣化状態に合わせて最適なシフト量を選択できる。
【０１７７】
同様に、図２６に示したように、読み出し動作において、判別レベル電圧ＶsenＡＲ´，ＶsenＢＲ´，ＶsenＢＲ´，ＶsenＣＲ´それぞれにおいて、最適な判別レベル電圧のシフト量Ｗ−ＡＲ，Ｗ−ＢＲ，Ｗ−ＣＲ，Ｗ−Ｕにより読み出し動作を行うことができる。
【０１７８】
同様に、図２８に示したように、書き込み動作において、プログラムベリファイレベル電圧ＶsenＡＶ´，ＶsenＢＶ´，ＶsenＣＶ´それぞれにおいて、最適なプログラムベリファイレベル電圧のシフト量Ｗ−ＡＶ，Ｗ−ＢＶ，Ｗ−ＣＶにより書き込み動作を行うことができる。
【０１７９】
以上のように、多値ＮＡＮＤ型フラッシュメモリのメモリセルＭＴが劣化した場合であっても、閾値分布ごとの劣化状態に合わせて最適なシフト量を選択でき、不良素子を低減することができる。
【０１８０】
（７）書き込み破壊（Program Disturb）や読み出し破壊（Read Disturb）が発生した場合であっても、閾値分布の劣化状態に合わせて最適なシフト量を選択でき、不良素子を低減することができる。
【０１８１】
例えば、図２９に示すように、書き込み破壊（Program Disturb）が発生した場合には、
４つの閾値分布”１１（Ｅ）“，“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”の上裾がそれぞれ電圧値の大きい側にシフトする。しかし、この上裾のシフトの幅は、閾値分布それぞれにより異なっている。図示するように、シフトの大きさは、”１１（Ｅ）“，“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”の順番で小さくなるため、幅Ｗ−Ｅ１、幅Ｗ−Ａ１、幅Ｗ−Ｂ１、幅Ｗ−Ｃ１の順番で大きくなる。
【０１８２】
しかし、上記のように、本例では、閾値分布の劣化状態に合わせて、例えば、判別レベル電圧ＶsenＡＲ´，ＶsenＢＲ´，ＶsenＣＲ´，ＶsenＵ´を選択することができる。その結果、書き込み破壊（Program Disturb）が発生した場合であっても、閾値分布の劣化状態に合わせて最適なシフト量を選択でき、不良素子を低減することができる。
【０１８３】
加えて、図３０に示すように、読み出し破壊（Read Disturb）が発生した場合には、
４つの閾値分布”１１（Ｅ）“，“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”の上裾がそれぞれ電圧値の大きい側に更にシフトする。同様に、この上裾のシフトの幅は、閾値分布それぞれにより異なっている。図示するように、シフトの大きさは、”１１（Ｅ）“，“０１（Ａ）”，“１０（Ｂ）”，“００（Ｃ）”の順番で小さくなるため、幅Ｗ−Ｅ２、幅Ｗ−Ａ２、幅Ｗ−Ｂ２、幅Ｗ−Ｃ２の順番で大きくなる。
【０１８４】
しかし、上記のように、本例では、閾値分布の劣化状態に合わせて、例えば、判別レベル電圧ＶsenＡＲ´，ＶsenＢＲ´，ＶsenＣＲ´，ＶsenＵ´を選択することができる。その結果、読み出し破壊（Read Disturb）が発生した場合であっても、閾値分布の劣化状態に合わせて最適なシフト量を選択でき、不良素子を低減することができる。
【０１８５】
また、判別レベル電圧に限らず、全体の閾値分布の劣化状態に合わせて、イレイズベリファイレベル電圧ＶsenＥＶ等のその他の電圧レベルを、劣化情報αや関数ｇに挿入するＶsenＥＶやＶshiftＥＶ、さらには、関数ｆの定義式（※）、関数ｇの定義式（※※）そのもの等を選択することにより、種々変形することが可能である。
【０１８６】
このように、多値ＮＡＮＤ型フラッシュメモリでは、隣接する閾値分布の閾値電圧の間隔が、２値ＮＡＮＤ型フラッシュメモリに比べて狭くなる。そのため、本例を多値ＮＡＮＤ型フラッシュメモリに適用した場合、閾値分布の劣化状態に合わせて最適なシフト量を選択できるメリットは大きい。
【０１８７】
尚、本例では、多値ＮＡＮＤ型フラッシュメモリの一例として、４値の多値ＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、４値に限られず、８値、１６値、３２値等の多値ＮＡＮＤ型フラッシュメモリであっても同様に適用でき、同様の効果を得ることが可能である。さらに、８値、１６値、３２値等のように、多値化が進むほど、隣接する閾値分布の閾値電圧の間隔が狭くなるため、本例を適用した場合によるメリットは大きいと考えられる。
【０１８８】
［第４の実施形態（キャッシュメモリを備える一例）］
次に、第４の実施形態に係る半導体記憶装置について、図３１乃至図３３を用いて説明する。この実施形態は、多値ＮＡＮＤ型フラッシュメモリであってキャッシュメモリを更に備える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１８９】
本例に係る半導体記憶装置は、図１５に示したように、入力がセンスアンプＳ／Ａに接続され、出力がパラメタレジスタＲ０〜Ｒm+1に接続されたキャッシュメモリＣ０〜Ｃm+1を更に備えている点で、上記第３の実施形態と相違している。例えば、キャッシュメモリＣ０〜Ｃm+1は、ＳＲＡＭ(Static Random Access Memory)が適用される。
【０１９０】
このキャッシュメモリＣ０〜Ｃm+1には、電源を入れた時(パワーオン動作時)等の際に、記憶回路１５中のパラメタ２２等がセンスアンプＳ／Ａを経由し、あらかじめ一括して読み出されている。例えば、パワーオン動作時には、キャッシュメモリＣ０〜Ｃm+1に、パラメタ２２および消去電圧の基準パルス回数ＮeraＸ，ＶsenＸ，ＶshiftＸ（Ｘ＝ＥＶ，ＡＶ，ＢＶ，ＣＶ，ＡＲ，ＢＲ，ＣＲ，Ｕ）がそれぞれ読み出されている。
【０１９１】
＜消去動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である消去動作について、図３１に則して説明する。
【０１９２】
（ステップＳＴ１０−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1に読み出されたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする点で、上記第３の実施形態と相違している。例えば、キャッシュメモリに記憶されたパラメタ２２および基準パルス回数ＮeraＸ，ＶsenＸ，ＶshiftＸ（Ｘ＝ＥＶ，ＡＶ，ＢＶ，ＣＶ，ＡＲ，ＢＲ，ＣＲ，Ｕ）は、対応するパラメタレジスタにそれぞれセットされる。
【０１９３】
このように、消去動作の際に、即座に制御回路１４が、パラメタ２２等をパラメタレジスタＲ０〜Ｒm+1にセットすることができるのは、パワーオン動作時の際に記憶回路１５中のパラメタ２２等がキャッシュメモリＣ０〜Ｃm+1にあらかじめ一括して読み出しているからである。
【０１９４】
続いて、上記第３の実施形態と同様の消去動作のステップＳＴ１０−２〜ＳＴ１０−６を行い、本例に係る消去動作を行う。
【０１９５】
（ステップＳＴ１０−７）
続いて、制御回路１４は、上記チェックにおいて、イレイズベリファイレベルのパスができる場合には、パラメタレジスタＲm-1にセットされた消去電圧Ｖeraのパルス回数２５を、メモリセルＭＴm-1とキャッシュメモリＣm-1に書き込む。
【０１９６】
以上のように、上記ステップＳＴ１０−１〜ＳＴ１０−７を行い、本例に係る消去動作を行う。
【０１９７】
＜読み出し動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である読み出し動作について、図３２に則して説明する。
【０１９８】
（ステップＳＴ５−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1に読み出されたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする点で上記第３の実施形態と相違している。例えば、キャッシュメモリに記憶されたパラメタ２２およびＮeraＸ，ＶsenＸ，ＶshiftＸ（Ｘ＝ＥＶ，ＡＶ，ＢＶ，ＣＶ，ＡＲ，ＢＲ，ＣＲ，Ｕ）は、対応するパラメタレジスタにそれぞれセットされる。
【０１９９】
以下、上記第３の実施形態と同様に読み出し動作のステップＳＴ１１−２〜ＳＴ１１−４を行い、本例に係る読み出し動作を行う。
【０２００】
＜書き込み動作＞
次に、本例に係る半導体記憶装置の制御方法の一態様である書き込み動作について、図３２に則して説明する。
【０２０１】
（ステップＳＴ１２−１）
まず、制御回路１４は、キャッシュメモリＣ０〜Ｃm+1に読み出されたデータを、対応するパラメタレジスタＲ０〜Ｒm+1にセットする点で第３の実施形態と相違している。例えば、キャッシュメモリに記憶されたパラメタ２２および基準パルス回数基準パルス回数ＮeraＸ，ＶsenＸ，ＶshiftＸ（Ｘ＝ＥＶ，ＡＶ，ＢＶ，ＣＶ，ＡＲ，ＢＲ，ＣＲ，Ｕ）は、対応するパラメタレジスタにそれぞれセットされる。
【０２０２】
以下、上記第３の実施形態と同様に書き込み動作のステップＳＴ１２−２〜ＳＴ１２−４を行い、本例に係る読み出し動作を行う。
【０２０３】
上記のように、本例によれば、上記（１）乃至（７）と同様の効果が得られる。さらに、上記（５）に示したように、本例よれば、高速化に有利である。
【０２０４】
＜上記実施の形態に含まれる態様＞
また、上記実施の形態は、以下の態様を含む。
【０２０５】
（１）  メモリセルアレイと、
電圧発生回路と、
前記メモリセルアレイの消去電圧の基準パルス回数およびパラメタを記憶する記憶回路と、
消去電圧のパルス回数が前記消去電圧の基準パルス回数よりも上回った場合に、前記パラメタに従い少なくともイレイズベリファイレベルを高くするように前記電圧発生回路を制御する制御回路とを具備する半導体記憶装置。
【０２０６】
（２）  （１）の態様に係る半導体記憶装置において、
前記記憶回路から基準パルス回数およびパラメタが一括して読み出される複数のキャッシュメモリと、
読み出された前記基準パルス回数およびパラメタがセットされる複数のパラメタレジスタとを更に具備する。
【０２０７】
（３）  （１）の態様に係る半導体記憶装置において、前記制御回路は、消去電圧のパルス回数が前記消去電圧の基準パルス回数よりも上回った場合に、前記パラメタに従って更に、プログラムベリファイレベル、読み出しレベル、および中間電位レベルを高くするように前記電圧発生回路を制御する。
【０２０８】
（４）  （１）の態様に係る半導体記憶装置において、前記消去電圧の基準パルス回数およびパラメタは、前記メモリセルアレイの消去単位ごとまたは読み出し単位ごとに記憶される。
【０２０９】
（５）  （１）の態様に係る半導体記憶装置は、前記メモリセルアレイ中に配置された一つのメモリセルに多ビットデータを記憶可能な半導体記憶装置であって、
前記記憶回路に、複数の基準パルス回数、複数のセンス時の電圧、および複数のしきい値の裾シフト量が格納され、
前記複数の基準パルス回数、複数のセンス時の電圧、および複数のしきい値の裾シフト量より、パラメタを決定する演算回路を更に具備する。
【０２１０】
（６）  （５）の態様に係る半導体記憶装置において、前記演算回路は、前記パラメタおよび前記複数の基準パルス回数から、劣化情報を検出する劣化情報検出回路と、
前記劣化情報、前記複数のセンス時の電圧、および前記複数のしきい値の裾シフト量からシフト量を決定するシフト量決定回路とを備えている。
【０２１１】
以上、第１乃至第４の実施の形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０２１２】
【図１】この発明の第１の実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１の実施形態に係る半導体記憶装置を示す回路図。
【図３】第１の実施形態に係る半導体記憶装置のＳＬＣ領域の単位記憶領域を示す図。
【図４】第１の実施形態に係る半導体記憶装置の消去動作を示すフロー図。
【図５】第１の実施形態に係る一消去動作（ステップＳＴ１−１）を説明するための図。
【図６】第１の実施形態に係る一消去動作（ステップＳＴ１−２）を説明するための図。
【図７】第１の実施形態に係る半導体記憶装置の書き換え回数の増大後のしきい値分布を示す図。
【図８】第１の実施形態に係る一消去動作（ステップＳＴ１−３）を説明するための図。
【図９】第１の実施形態に係る一消去動作（ステップＳＴ１−３）を説明するための図。
【図１０】第１の実施形態に係る一消去動作（ステップＳＴ１−６）を説明するための図。
【図１１】第１の実施形態に係る一消去動作（ステップＳＴ１−７）を説明するための図。
【図１２】第１の実施形態に係る半導体記憶装置の読み出し動作を示すフロー図。
【図１３】第１の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。
【図１４】第１の実施形態に係る半導体記憶装置の一効果を説明するための図。
【図１５】この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。
【図１６】第２の実施形態に係る半導体記憶装置の消去動作を示すフロー図。
【図１７】第２の実施形態に係る半導体記憶装置の読み出し動作を示すフロー図。
【図１８】第２の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。
【図１９】この発明のその他の一例に係る半導体記憶装置のＭＬＣ領域の単位記憶領域を示す図。
【図２０】この発明の第３の実施形態に係る半導体記憶装置を示すブロック図。
【図２１】第３の実施形態に係る記憶回路に格納されるパラメタ等を説明するための図。
【図２２】第３の実施形態に係る半導体記憶装置の閾値分布（４値）を示す図。
【図２３】第３の実施形態に係る半導体記憶装置の消去動作を説明するためのフロー図。
【図２４】第３の実施形態に係る半導体記憶装置の一消去動作（ステップＳＴ７−３）の閾値分布を示す図。
【図２５】第３の実施形態に係る半導体記憶装置の読み出し動作を説明するためのフロー図。
【図２６】第３の実施形態に係る半導体記憶装置の一読み出し動作（ステップＳＴ８−３）の閾値分布を示す図。
【図２７】第３の実施形態に係る半導体記憶装置の一書き込み動作を示すフロー図。
【図２８】第３の実施形態に係る半導体記憶装置の一書き込み動作（ステップＳＴ９−３）の閾値分布を示す図。
【図２９】第３の実施形態に係る半導体記憶装置の書き込み破壊（Program Disturb）が発生した場合の閾値分布を示す図。
【図３０】第３の実施形態に係る半導体記憶装置の読み出し破壊（Read Disturb）が発生した場合の閾値分布を示す図。
【図３１】この発明の第４の実施形態に係る半導体記憶装置の消去動作を説明するためのフロー図。
【図３２】第４の実施形態に係る半導体記憶装置の読み出し動作を説明するためのフロー図。
【図３３】第４の実施形態に係る半導体記憶装置の書き込み動作を説明するためのフロー図。
【符号の説明】
【０２１３】
１１…ＮＡＮＤ型フラッシュメモリ、１２…メモリセルアレイ、ＢＬ０〜ＢＬm+1…ビット線、ＷＬ…ワード線、ＭＴ…メモリセルトランジスタ、Block…ブロック（消去単位）、１３…ロウデコーダ、１４…制御回路、１５…記憶回路、１５−１…データ領域、１５−２…冗長領域、２２…パラメタ、Ｆ０〜Ｆm+1…ヒューズ、Ｃ０〜Ｃm+1…キャッシュメモリ、Ｓ／Ａ…センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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