(57)【要約】【課題】クロック信号のタイミングをプログラマブルに調整することにより、スキューに対してデスキュー回路の遅延調整幅を柔軟に対応させることが可能な半導体試験装置を提供する。【解決手段】半導体試験装置１００では、デスキュー回路１２２で試験信号と出力信号の間のスキューを調整する処理を行い、スキューがデスキュー回路１２２の遅延調整幅から外れた場合には、ドライバ用、コンパレータ用のクロック信号のタイミングを所定周期以下の間隔で遅延等させてこの遅延調整幅に収めるように個別に調整し、ドライバ１２３、コンパレータ１２４によりタイミングが個別に調整されたドライバ用、コンパレータ用のクロック信号と同期して動作させ、デスキュー回路１２２によってスキューを調整する処理を行う。【選択図】図２
2008241272.tif 000002
【特許請求の範囲】
【請求項１】
所定周期でクロック信号を発生させるクロック発生部と、
前記クロック発生部により発生されたクロック信号に基づいて、被試験対象を試験するための試験信号を発生させる信号発生部と、
前記信号発生部により発生された試験信号および前記試験信号の印加に応じて前記被試験対象から出力された出力信号の伝送過程で生じたスキューを調整するデスキュー回路と、
前記クロック発生部により発生するクロック信号のタイミングを前記所定周期以下の間隔で調整するクロック調整部とを備えたことを特徴とする半導体試験装置。
【請求項２】
所定周期でクロック信号を発生させるクロック発生部と、
前記クロック発生部により発生されたクロック信号に基づいて、被試験対象を試験するための試験信号を発生させる信号発生部と、
前記信号発生部により発生された試験信号を前記被試験対象に対して印加するドライバと、
前記試験信号の印加に応じて前記被試験対象から出力される出力信号が入力されるコンパレータと、
前記クロック信号に基づき、前記試験信号および出力信号の伝送過程で生じたスキューを調整するデスキュー回路と、
前記クロック発生部により発生するクロック信号のタイミングを前記所定周期以下の間隔で調整するクロック調整部とを備えたことを特徴とする半導体試験装置。
【請求項３】
請求項２に記載の半導体試験装置において、
前記クロック調整部は、
プログラマブル・ディレー・ラインで構成されていることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス等の被試験対象に対して動作確認等の試験を行う半導体試験装置に係り、特に、信号の伝送において生じたスキューを調整する構成に関するものである。
【背景技術】
【０００２】
従来、半導体デバイス等の被試験対象（以下、ＤＵＴと称する。）に対して、試験信号を出力して動作確認の試験を行う半導体試験装置では、所定周期のクロック信号に基づいて各種の試験毎に用意されたカードによって試験信号を発生させ、それぞれのカードに接続されたＤＵＴに対して試験信号に従った内容の試験を行っている。
【０００３】
また、試験信号やＤＵＴから出力された出力信号が半導体試験装置内を伝送される際には、ＤＵＴに試験信号を出力するための配線や、ＤＵＴからの出力信号を入力するための配線の物理的な長さの違いによる伝送遅延時間の相違、つまり、スキューが生じている。このスキューは試験で行われる処理のタイミング誤差の原因となり、正確な試験の妨げとなるため、デスキュー回路を用いてスキューの調整を行っている。
【０００４】
以下の特許文献１に記載された半導体試験装置では、デスキュー回路に直列に遅延時間調整回路を挿入し、微調整用のデスキュー回路で調整できない粗レベルの伝播遅延時間を調整するために、デスキュー回路の可変遅延量の単位時間を大きく設定している。
【０００５】
デスキューに先立って時間測定器で伝播遅延時間が最も遅いピンを探し、その遅延時間と他のピンの遅延時間とを比較して、他のピンの遅延時間を最も遅いピンの遅延時間に合わせ込む粗調整を行っている。そして、その後デスキューによる微調整を行っている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２０６２１２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
また、従来の半導体試験装置では、以下のようにして信号の伝送によって生じたスキューを調整している。図４は、スキューの調整を行う従来の半導体試験装置２００の構成を示す説明図である。
【０００７】
半導体試験装置２００は、図示しないクロック発生部によって所定周期で発生したクロック信号をカードＡ２１０を介して複数のカードＢ２２０のそれぞれに入力する。各カードＢ２２０では、このクロック信号に基づいてタイミング発生器／フォーマットコントローラ２２１（以下、ＴＧ／ＦＣ２２１と称する。）が、ＤＵＴの動作確認等の試験を行うための試験信号を発生させ、デスキュー回路２２２、ドライバ２２３を介してカードＢ２２０が接続されたベースボード２３０およびプローブカード２４０上のＤＵＴに出力する。
【０００８】
そして、試験信号が印加されたことに応じてＤＵＴから出力された出力信号をカードＢ２２０に入力し、カードＢ２２０では、この出力信号をコンパレータ２２４を介してデスキュー回路２２２が受け取る。デスキュー回路２２２は、試験信号および出力信号の伝送遅延時間が異なって生じたスキューを調整している。
【０００９】
このような従来技術における半導体試験装置２００では、ＤＵＴに試験信号を出力するまでのドライバ２２３等を介した配線や、出力信号をデスキュー回路２２２に入力するまでのコンパレータ２２４等を介した配線の物理的な長さの違い等によって試験信号および出力信号の伝送遅延時間が異なってスキューが生じている。
【００１０】
デスキュー回路２２２の特性、つまり、スキューを調整できる遅延調整幅（デスキュースパン）や分解能等は、デスキュー回路２２２自身の製品スペックで予め規定されている。通常、スキュー調整はデスキュー回路２２２のスペックに合う範囲内で行われる。
【００１１】
一方、カード上での配線の変更等によって長さが変わると伝送遅延時間の位相も変わり、図６中の破線で記される楕円部分（矢印Ｂ）に示すように、試験信号および出力信号の間で伝送遅延時間が大きくずれてしまう。このときの位相のずれがデスキュー回路２２２で調整可能な遅延調整幅から外れた場合には、カードＡ２１０においてシフトレジスタ２１１の選択値を段階的に切り換え、クロック信号を伝送させるタイミングを所定周期間隔で調整する。こうしてデスキュー回路２２２で調整可能な遅延調整幅に収める処理を行ってから、実際のスキューをデスキュー回路２２２によって調整している。
【００１２】
しかしながら、シフトレジスタ２１１では、図５に示すようにクロック信号の周期で段階的にしかタイミングを調整できないため、タイミングの微調整はできない。また、デスキュー回路２２２で調整可能な遅延調整幅とスキューとの間に大きくずれがある場合には、もはやデスキュー回路２２２ではスキュー調整ができなくなるという問題が生じる。
【００１３】
そこで本発明は、クロック信号のタイミングをプログラマブルに調整することにより、スキューに対してデスキュー回路の遅延調整幅を柔軟に対応させることが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
以上のような課題を達成するために、本発明に係る半導体試験装置は、所定周期でクロック信号を発生させるクロック発生部と、前記クロック発生部により発生されたクロック信号に基づいて、被試験対象を試験するための試験信号を発生させる信号発生部と、前記信号発生部により発生された試験信号および前記試験信号の印加に応じて前記被試験対象から出力された出力信号の伝送過程で生じたスキューを調整するデスキュー回路と、前記クロック発生部により発生するクロック信号のタイミングを前記所定周期以下の間隔で調整するクロック調整部とを備えたことを特徴とする。
【００１５】
このような構成により、試験信号および出力信号の間のスキューが大きくなり、デスキュー回路で調整可能な遅延調整幅から外れた場合においても、クロック調整部がクロック信号のタイミングを所定周期以下の間隔でプログラマブルに適切に調整し、デスキュー回路の遅延調整幅に収めることが可能となる。このため、様々な大きさのスキューに対してデスキュー回路の遅延調整幅を柔軟に対応させてスキューを調整することが可能となる。
【００１６】
また、本発明に係る他の半導体試験装置は、所定周期でクロック信号を発生させるクロック発生部と、前記クロック発生部により発生されたクロック信号に基づいて、被試験対象を試験するための試験信号を発生させる信号発生部と、前記信号発生部により発生された試験信号を前記被試験対象に対して印加するドライバと、前記試験信号の印加に応じて、前記被試験対象から出力された出力信号が入力されるコンパレータと、前記クロック信号に基づき、前記試験信号および出力信号の伝送過程で生じたスキューを調整するデスキュー回路と、前記クロック発生部により発生するクロック信号のタイミングを前記所定周期以下の間隔で調整するクロック調整部とを備えたことを特徴とする。
【００１７】
本発明によれば、ドライバやコンパレータを介した伝送過程で試験信号および出力信号の間のスキューが大きくなり、デスキュー回路で調整可能な遅延調整幅から外れた場合においても、クロック調整部がクロック信号のタイミングを所定周期以下の間隔でプログラマブルに適切に調整し、デスキュー回路の遅延調整幅に収めることが可能となる。これにより、様々な大きさのスキューに対してデスキュー回路の遅延調整幅を柔軟に対応させてスキューを調整することが可能となる。
【００１８】
上述の半導体試験装置において、前記クロック調整部は、プログラマブル・ディレー・ラインで構成されていることを特徴とする。これにより、現時点で汎用品として入手可能な部品を用いても、クロック信号のタイミングを１０ｐｓ間隔の微妙な時間単位でプログラマブルに適切に調整でき、デスキュー回路の遅延調整幅に収めることが可能となる。
【発明の効果】
【００１９】
本発明に係る半導体試験装置によれば、クロック信号のタイミングをプログラマブルに調整することにより、スキューに対してデスキュー回路の遅延調整幅を柔軟に対応させることが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明に係る半導体試験装置の一実施形態である半導体試験装置１００の構成例を示した説明図である。半導体試験装置１００は、所定周期で発生するクロック信号に基づいて各種の試験ごとに用意されたカードによって試験信号を発生させ、それぞれのカードに接続されたＤＵＴに対して試験を行い、配線の物理的な長さ等によって試験信号やＤＵＴからの出力信号の間で生じたスキューを調整するデスキュー回路を備えた装置である。
【００２１】
半導体試験装置１００は、図示しないテストヘッド内に実装されたカードＡ１１０及び複数のカードＢ１２０を備えている。このうちカードＡ１１０は、図示しないクロック発生部により所定周期で発生させた複数種類のクロック信号を受け取り、このクロック信号に対してタイミングの調整を行って出力する。すなわち、カードＡ１１０はクロック調整回路１１１を備えており、このクロック調整回路１１１によりタイミング調整したクロック信号を複数のカードＢ１２０にそれぞれ出力する。
【００２２】
クロック調整回路１１１は、作業者のコンピュータ等を用いて操作したプログラムや設定に従ってプログラマブルにクロック信号の遅延調整を行うことができる。具体的には、クロック調整回路１１１は、各カードＢ１２０のそれぞれで生じたスキューに応じて、所定周期で発生したクロック信号のタイミングを所定周期以下（例えば１０ｐｓ）の間隔で遅延することにより、個別に調整する機能を有する。このようなクロック調整回路１１１としては、例えばオン・セミコンダクター社から発売されているMC100EP196のようなプログラマブル・ディレー・ラインを用いることができる。
【００２３】
また複数のカードＢ１２０は、カードＡ１１０から出力されたクロック信号に基づいてＤＵＴに対して試験を行うための試験信号を発生させることができる。
【００２４】
さらに複数のカードＢ１２０は、ベースボード１３０およびプローブカード１４０に接続されている。カードＢ１２０には、カードＡ１１０から出力されたクロック信号に基づいて試験信号を生成するＴＧ／ＦＣ１２１と、この試験信号とＤＵＴから出力された出力信号との間で生じたスキューを調整するデスキュー回路１２２と、入力された試験信号をＤＵＴに対して印加（出力）するドライバ１２３と、ＤＵＴから出力された出力信号を期待値との比較のために入力するコンパレータ１２４とが実装されている。
【００２５】
デスキュー回路１２２は、ドライバ１２３を通じてＤＵＴに試験信号を印加する際の伝送経路と、ＤＵＴからの出力信号をコンパレータ１２４を通じて入力する際の伝送経路にそれぞれ使用される同軸線の物理的な長さの違いにより発生するスキューを調整する。すなわち、ドライバ１２３を通じてカードＢ１２０からベースボード１３０、プローブカード１４０、そしてＤＵＴという伝送過程で生じた試験信号の伝送遅延時間と、ＤＵＴからの出力信号がプローブカード１４０、ベースボード１３０、そしてコンパレータ１２４を通じて入力されるまでの伝送過程で生じた伝送遅延時間との違いによるスキューが調整される。なお、デスキュー回路１２２にてスキュー調整が可能な遅延調整幅（スキュースパン）や分解能は、予めデスキュー回路２２２の製品スペックに応じて規定されている。
【００２６】
ドライバ１２３は、カードＡ１１０から出力されたドライバ用のクロック信号と同期して動作し、ＴＧ／ＦＣ１２１が生成した試験信号をデスキュー回路１２２を介して入力する。この試験信号をベースボード１３０およびプローブカード１４０と接触したＤＵＴに出力する。
【００２７】
コンパレータ１２４は、カードＡ１１０から出力されたコンパレータ用のクロック信号と同期して動作し、ドライバ１２３から試験信号が印加されたことに応じてＤＵＴから出力された出力信号を入力する。この出力信号に対して試験の判定を行うための期待値データ等と比較する処理等を行い、その比較結果をデスキュー回路１２２に出力する機能を有する。
【００２８】
半導体試験装置１００は、複数のカードＢ１２０のそれぞれに接続されて試験信号を受け取りＤＵＴと接触して信号を入出力するベースボード１３０およびプローブカード１４０とを備えている。
【００２９】
続いて、本実施の形態における半導体試験装置１００の動作について説明する。まず、ＤＵＴの試験に際し、クロック発生部が所定周期でクロック信号を発生させる。
【００３０】
カードＡ１１０は、クロック発生部からクロック信号を受け取り、クロック調整回路１１１を介して各カードＢ１２０のそれぞれに分配して出力する。各カードＢ１２０は、ＴＧ／ＦＣ１２１によりクロック信号に基づいてそれぞれの機能に応じた試験を行うための試験信号を生成し、デスキュー回路１２２、ドライバ１２３を介してベースボード１３０およびプローブカード１４０と接触したＤＵＴに出力する。
【００３１】
ＤＵＴがドライバ１２３から試験信号が印加されたことに応じて、ＤＵＴ毎の動作や処理を行い出力信号が出力されると、各カードＢ１２０は、コンパレータ１２４によりこの出力信号を入力し、期待値データ等と比較する処理等を行ってコンパレータ１２４からデスキュー回路１２２に出力する。
【００３２】
ここで、各カードＢ１２０のデスキュー回路１２２では、カードＢ１２０内のドライバ１２３や同軸線、ベースボード１３０、プローブカード１４０内のプローブピンを介した配線経路上を伝送する試験信号の伝送遅延時間を検出する。またデスキュー回路２２２は、ベースボード１３０やプローブカード１４０内のプローブピン、同軸線、カードＢ１２０内のコンパレータ１２４を介した配線経路上を伝送する出力信号の伝送遅延時間を検出して、これらの伝送遅延時間を比較する処理等によって試験信号および出力信号のスキューを調整する処理を行う。
【００３３】
このとき、デスキュー回路２２２の遅延調整幅（ＤＥＳＫＥＷ  ＳＰＡＮ）にスキューが収まっていれば問題なくスキュー調整が行われるが、例えば各カードＢ１２０で各配線の変更等が行われると、配線経路の物理的な長さの違いが大きくなり、試験信号および出力信号の伝送遅延時間の差が大きくなることがある。この結果、試験信号および出力信号のスキューが遅延調整幅から外れた場合には、カードＡ２１０において各クロック調整回路１１１により、各カードＢ１２０のドライバ１２３用、コンパレータ１２４用に分配して出力されるクロック信号のタイミングを個別に調整する処理を行い、デスキュー回路１２２の遅延調整幅にスキューが収まるようにする。
【００３４】
特にクロック調整回路１１１では、ドライバ１２３用、コンパレータ１２４用の各クロック信号のタイミングを所定周期以下の例えば１０ｐｓの間隔でプログラマブルに調整することができる。これにより、図２に示すように、各カードＢ１２０での様々な大きさのスキューに対応してプログラマブルに選択値を選択し、デスキュー回路１２２で調整可能な遅延調整幅に収めるように遅延量をリニアに調整することができる。この結果、図３中の破線で記される楕円の部分（矢印Ａ）に示すように、デスキュー回路１２２で調整可能な遅延調整幅を様々な大きさのスキューに対応させることができる。
【００３５】
このように、クロック調整回路１１１によって個別に調整されたタイミングで出力されたクロック信号を用いて、各カードＢ１２０は、ＴＧ／ＦＣ１２１により試験信号を生成してドライバ１２３に入力する。ドライバ１２３は、クロック調整回路１１１によってタイミングが個別に調整されたドライバ用のクロック信号と同期して動作し、試験信号をＤＵＴに出力する。
【００３６】
また、各カードＢ１２０では、ＤＵＴからの出力信号がコンパレータ１２４に入力される。コンパレータ１２４は、クロック調整回路１１１によってタイミングが個別に調整されたコンパレータ用のクロック信号と同期して動作し、入力された出力信号をデスキュー回路１２２に出力する。そしてデスキュー回路１２２は、試験信号および出力信号の伝送遅延時に生じたスキューを調整する処理を行う。
【００３７】
デスキュー回路１２２でスキューの調整が行われると、各カードＢ１２０は、試験信号および出力信号を用いて試験の判定や試験結果の集計、統計演算等の処理を行う。
【００３８】
以上のように、本実施の形態における半導体試験装置１００では、各カードＢ１２０のデスキュー回路１２２で試験信号の伝送遅延時間と、出力信号の伝送遅延時間を検出して、これらの伝送遅延時間が異なって生じたスキューを調整する処理を行う。また、試験信号および出力信号の間で伝送遅延時間が大きくずれ、スキュースパン（位相）がデスキュー回路１２２で調整可能な遅延調整幅から外れた場合には、クロック調整回路１１１により、各クロック信号のタイミングを個別に調整する処理を行う。
【００３９】
そして、ドライバ用、コンパレータ用のクロック信号のタイミングを所定周期以下（例えば１０ｐｓ）の間隔で遅延させてデスキュー回路１２２で調整可能な遅延調整幅に収めるようにプログラマブルに調整することにより、配線長が大きく変わった場合でも、デスキュー回路１２２によって試験信号および出力信号のスキューを調整することができる。
【００４０】
このため、従来技術のようにシフトレジスタ等を用いて所定周期毎の大きな時間間隔で段階的に調整を行う場合に比較して、デスキュー回路１２２の遅延調整幅を実際のスキューに柔軟に対応させることができる。
【００４１】
また、所定周期の間隔とデスキュー回路１２２の遅延調整幅との間に大きく差がある場合等においても、様々な大きさのスキューに対応してドライバ用、コンパレータ用のクロック信号のタイミングを例えば１０ｐｓ間隔の微小な時間単位でリニアに調整して適切にデスキュー回路１２２の遅延調整幅に収めることが可能となる。これにより、様々な大きさのスキューに対してデスキュー回路１２２の遅延調整幅を柔軟に対応させてスキューを調整することが可能となる。
【００４２】
より具体的には、デスキュー回路２２２単品あたりのスペックとして遅延調整幅が１０ｎｓ、分解能が１０ｐｓのものを採用した場合、カードＢ１２０上で複数のデスキュー回路２２２をカスケードに接続すれば、その分、全体としての遅延調整幅（レンジ）を広げることができる。これにより、例えば最も短い配線と最も長い配線とで物理的な長さが極端に違っている場合であっても、デスキュー回路２２２の遅延調整幅を柔軟に広げてスキュー調整を行うことができる。
【００４３】
なお、上記の場合の調整方法は、各デスキュー回路２２２を１０ｂｉｔのデジタル信号で制御するものとする。デスキュー回路２２２が１０ｐｓ間隔の分解能を有していれば、実用上、ほぼリニアに遅延調整幅を調整できると考えてよい。例えば、クロック周波数が２８０ＭＨｚであったとすると、従来技術であれば３５７１ｐｓ（クロック周期）の分解能でしかなっかたところ、これを本実施の形態では１０ｐｓまで向上することができるため、その差は歴然である。
【００４４】
〔他の実施の形態〕
上述の実施の形態において、スキューがデスキュー回路１２２で調整可能な遅延調整幅から外れた場合に、クロック調整回路１１１によってドライバ用、コンパレータ用のクロック信号のタイミングを所定周期以下の間隔でプログラマブルに調整を行っていたが、これに限られず、カードＢ１２０内のＴＧ／ＦＣ１２１等のその他の構成要素の動作を制御するクロック信号のタイミングを調整しても良い。
【００４５】
なお、クロック調整回路１１１は、半導体試験装置１００内でカードＡ１１０に接続された各カードＢ１２０や各カードＢ１２０のそれぞれによって試験を行う全てのＤＵＴに対して、試験信号及び出力信号の間のスキューを個別に調整することができる構成であっても良い。
【００４６】
上記の形態であれば、カードＢ１２０やベースボード１３０およびプローブカード１４０内の各配線について、その中で最も長い配線に合わせて物理的な配線長を設計しなくてもよい。このため、例えばＤＵＴ個数の増加によって配線がより高密度化した場合であっても、個別に配線長を最適化することができ、その分のコストの低減や装置の小型化を実現することができる。また、装置の小型化に伴って試験を行うＤＵＴの個数を増加させることができ、半導体試験装置１００の性能向上に大きく貢献する。
【図面の簡単な説明】
【００４７】
【図１】本実施形態の半導体試験装置の構成を示す説明図である。
【図２】本実施形態の半導体試験装置のクロック信号のタイミングを調整する様子を示す説明図である。
【図３】本実施形態の半導体試験装置の試験信号および出力信号の間で生じたスキューを示す説明図である。
【図４】従来技術の半導体試験装置の構成を示す説明図である。
【図５】従来技術の半導体試験装置のクロック信号のタイミングを調整する様子を示す説明図である。
【図６】従来技術の半導体試験装置の試験信号および出力信号の間で生じたスキューを示す説明図である。
【符号の説明】
【００４８】
１００，２００    半導体試験装置
１１０，２１０    カードＡ
１１１    クロック調整回路
１２０，２２０    カードＢ
１２１，２２１    タイミング発生器／フォーマットコントローラ（ＴＧ／ＦＣ）
１２２，２２２    デスキュー回路
１２３，２２３    ドライバ
１２４，２２４    コンパレータ
１３０，２３０    ベースボード
１４０，２４０    プローブカード
２１１    シフトレジスタ
【図１】
2008241272.tif 000003
【図２】
2008241272.tif 000004
【図３】
2008241272.tif 000005
【図４】
2008241272.tif 000006
【図５】
2008241272.tif 000007
【図６】
2008241272.tif 000008