(57)【要約】【課題】消去又は書き換えられる不揮発性メモリのブロックに偏りを発生させない。【解決手段】書き込み制御回路６には、カウンタ制御回路６１とアドレス制御回路６２が設けられ、アドレス情報を入力し、ＣＰＵ１からコマンド情報を入力する。カウンタ制御回路６１は、アドレス情報信号Ｓ２３をアドレス情報格納ブロック２１に出力し、カウント情報信号Ｓ２２をカウンタ情報格納ブロック２２に出力し、アドレス情報格納ブロック２１から情報伝達信号Ｓ２５と、カウント情報格納ブロック２２から情報伝達信号Ｓ２４とを入力する。アドレス制御回路６２は、カウンタ制御回路６１から出力される情報伝達信号Ｓ２６を入力し、書き込み制御信号Ｓ２１をフラッシュメモリ２に出力する。書き込み制御信号Ｓ２１により、フラッシュメモリ内蔵マイクロコンピュータ３０にアクセスされるフラッシュメモリ２のブロックに偏りが発生しないように情報が書き込まれる。【選択図】図２
2008242819.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを有するメモリブロック、前記メモリブロックのマッピング情報を格納
するアドレス情報格納ブロック、及び前記メモリブロックのブロック或いはチップの消去
回数をブロック毎に格納するカウント情報格納ブロックを備える不揮発性メモリと、
コマンド情報及びアドレス情報が入力され、ブロック消去後、ブロック消去されるブロッ
クのカウント数をカウントアップし、チップ消去後、前記カウント情報格納ブロックのカ
ウント情報からカウント値の一番小さなブロックを選択し、前記アドレス情報格納ブロッ
クのマッピング情報を更新し、ブロック書き込みコマンド実行のとき、前記更新されたマ
ッピング情報をもとにしてアドレス情報にアクセスする先のブロックを決定し、前記アド
レス情報を対応するアドレスに変換する書き込み制御回路と、
を具備することを特徴とする情報処理装置。
【請求項２】
複数のブロックを有するメモリブロック、前記メモリブロックのマッピング情報を格納
するアドレス情報格納ブロック、及び前記メモリブロックのブロック或いは消去の回数を
ブロック毎に格納するカウント情報格納ブロックを備える不揮発性メモリと、
アドレス情報及びコマンド情報が入力され、前記コマンド情報がブロック消去の場合、消
去されるブロックのカウント数をカウントアップし、前記コマンド情報がチップ消去の場
合、前記カウント情報格納ブロックの各ブロックのカウント情報からカウント値の一番小
さいブロックを選択して前記アドレス情報格納ブロックのマッピング情報を更新し、更新
された前記カウント情報格納ブロックのカウント情報と、更新された前記アドレス情報格
納ブロックのマッピング情報とを出力するカウンタ制御回路と、前記アドレス情報及び前
記更新されたマッピング情報が入力され、前記更新されたマッピング情報をもとに前記ア
ドレス情報にアクセスする先のブロックを決定して、前記アドレス情報を対応するアドレ
スに変換するアドレス制御回路とを有する書き込み制御回路と、
を具備することを特徴とする情報処理装置。
【請求項３】
順番に配置されたブロックを複数有するメモリブロック、及び前記メモリブロックのマ
ッピング情報を格納するアドレス情報格納ブロックを備える不揮発性メモリと、
ブロック書き込みされ、チップ消去或いはブロック消去後、新たなブロック書き込みコマ
ンドが発生した場合、前記アドレス情報格納ブロックに書き込まれたマッピング情報をア
ドレスデコードし、ブロック書き込みされたブロックの次のブロックを書き込み選択する
書き込み制御回路と、
を具備することを特徴とする情報処理装置。
【請求項４】
前記メモリブロックのブロック数が２ｎの場合（ただし、ｎは２以上の整数）、前記ア
ドレス情報格納ブロックの総ｂｉｔ数は２ｎ×ｎであり、前記アドレス情報格納ブロック
を構成する各ブロックに対応するｂｉｔ数はｎであることを特徴とする請求項１乃至３の
いずれか１項に記載の情報処理装置。
【請求項５】
前記コマンド情報は、ＣＰＵから出力されることを特徴とする請求項１乃至４のいずれ
か１項に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを内蔵した情報処理装置に関する。
【背景技術】
【０００２】
不揮発性メモリとしてのフラッシュメモリは、ＥＰＲＯＭ（Erasable  Programmable  
Read  Only  Memory）などとは異なり、データの書き込み／消去とも電気的に実行できる
ので、一度書き込んだプログラム／データ類の変更が容易にできるなどの利点がある。こ
のため、従来のＥＰＲＯＭやマスクＲＯＭの代わりにデータ格納用として使用する、フラ
ッシュメモリ内蔵マイクロコンピュータなどのフラッシュメモリ内蔵情報処理装置が急速
に市場を拡大している（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるマイクロコンピュータに内蔵されるフラッシュメモリは、
書き込み回数が、例えば１０５回程度で限界がある。フラッシュメモリの通常のコマンド
フローでは、データ書き込み動作、チップ消去動作、及びブロック消去動作を繰り返す場
合、アクセスされるフラッシュメモリのブロックにかたよりが出てしまい、フラッシュメ
モリの書き込み限界を早めるという問題点がある。
【特許文献１】特開２００２−３２２５６号公報（頁１１、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、消去又は書き換えられる不揮発性メモリのブロックに偏りを発生させない情
報処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の情報処理装置は、複数のブロックを有するメモリブロック、前記メモ
リブロックのマッピング情報を格納するアドレス情報格納ブロック、及び前記メモリブロ
ックのブロック或いはチップの消去回数をブロック毎に格納するカウント情報格納ブロッ
クを備える不揮発性メモリと、コマンド情報及びアドレス情報が入力され、ブロック消去
後、ブロック消去されるブロックのカウント数をカウントアップし、チップ消去後、前記
カウント情報格納ブロックのカウント情報からカウント値の一番小さなブロックを選択し
、前記アドレス情報格納ブロックのマッピング情報を更新し、ブロック書き込みコマンド
実行のとき、前記更新されたマッピング情報をもとにしてアドレス情報にアクセスする先
のブロックを決定し、前記アドレス情報を対応するアドレスに変換する書き込み制御回路
とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の情報処理装置は、複数のブロックを有するメモリブロック、前
記メモリブロックのマッピング情報を格納するアドレス情報格納ブロック、及び前記メモ
リブロックのブロック或いは消去の回数をブロック毎に格納するカウント情報格納ブロッ
クを備える不揮発性メモリと、アドレス情報及びコマンド情報が入力され、前記コマンド
情報がブロック消去の場合、消去されるブロックのカウント数をカウントアップし、前記
コマンド情報がチップ消去の場合、前記カウント情報格納ブロックの各ブロックのカウン
ト情報からカウント値の一番小さいブロックを選択して前記アドレス情報格納ブロックの
マッピング情報を更新し、更新された前記カウント情報格納ブロックのカウント情報と、
更新された前記アドレス情報格納ブロックのマッピング情報とを出力するカウンタ制御回
路と、前記アドレス情報及び前記更新されたマッピング情報が入力され、前記更新された
マッピング情報をもとに前記アドレス情報にアクセスする先のブロックを決定して、前記
アドレス情報を対応するアドレスに変換するアドレス制御回路とを有する書き込み制御回
路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、消去又は書き換えられる不揮発性メモリのブロックに偏りを発生させ
ない情報処理装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る情報処理装置について、図面を参照して説明する。図１
は情報処理装置としてのフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロッ
ク図、図２はフラッシュメモリのハードマクロ及び書き込み制御回路の構成を示す図、図
３はアドレス情報格納ブロック及びカウント情報格納ブロックの構成を示す図、図４はア
ドレス情報格納ブロックとメモリブロックの関係を示す図である。本実施例では、フラッ
シュメモリ内蔵マイクロコンピュータにアクセスされる不揮発性メモリのブロックに偏り
を発生させない不揮発性メモリ書き込み制御回路を設けている。
【００１０】
図１に示すように、情報処理装置としてのフラッシュメモリ内蔵マイクロコンピュータ
３０には、ＣＰＵ（Central  Processing  Unit）１、フラッシュメモリ２、メモリ（Ｒ
ＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、及び書き込み制御回路６が設けられる。
【００１１】
アドレスバス１１は、ＣＰＵ１、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、及び書き込み制御回
路６を接続し、アドレス情報の受け渡しを行う。データバス１２は、ＣＰＵ１、フラッシ
ュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、及び書き込み制御回路６を接続し、データ
情報の受け渡しを行う。制御バス１３は、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡ
Ｍ）３、Ｉ／Ｏ４、及び書き込み制御回路６を接続し、制御情報（コマンド情報）の受け
渡しを行う。
【００１２】
ＣＰＵ１は、種々のレジスタや各種の制御信号を生成する制御装置などを有し、マイク
ロコンピュータ３０全体を指揮・統括し、所定の命令にもとづいて、解読、計算、読み出
しなどの演算処理を行う。
【００１３】
アドレスデコーダ５は、ＣＰＵ１とメモリ（ＲＡＭ）３、Ｉ／Ｏ４、及び書き込み制御
回路６の間に設けられ、入力されるアドレス情報をデコードしたアドレス情報信号Ｓ１１
をメモリ（ＲＡＭ）３、Ｉ／Ｏ４、及び書き込み制御回路６に出力する。例えば、アドレ
ス情報信号Ｓ１１ａをメモリ（ＲＡＭ）３に、アドレス情報信号Ｓ１１ｂを書き込み制御
回路６に、アドレス情報信号Ｓ１１ｃをＩ／Ｏ４にそれぞれ出力する。
【００１４】
メモリ（ＲＡＭ）３には、各種情報が記憶・格納され、例えば、予めフラッシュメモリ
２に書き込まれたプログラムやデータなどの情報が書き込まれる。
【００１５】
図２に示すように、書き込み制御回路６には、カウンタ制御回路６１とアドレス制御回
路６２が設けられ、アドレス情報を入力し、ＣＰＵ１からコマンド情報を入力する。書き
込み制御回路６は、フラッシュメモリ内蔵マイクロコンピュータ３０にアクセスされる不
揮発性メモリのブロックに偏りが発生しないように動作する。
【００１６】
フラッシュメモリ２のハードマクロには、メモリブロック２０、アドレス情報格納ブロ
ック２１、及びカウント情報格納ブロック２２が設けられる。メモリブロック２０には、
例えば４ＫｂｙｔｅのブロックＡ乃至Ｄが設けられる（メモリサイズ１６Ｋｂｙｔｅ）。
フラッシュメモリ２は、書き込み制御回路６を介してプログラムやデータ類などの書き込
みを実行する。アドレス情報格納ブロック２１は、ブロックの配置を示すマッピング情報
を格納し、カウント情報格納ブロック２２は、ブロックの書き込みカウント情報を格納す
る。
【００１７】
ここで、フラッシュメモリ２は、ＮＯＲ型フラッシュメモリを用いているがＮＡＮＤ型
やＡＮＤ型のフラッシュメモリ、或いはフラッシュメモリ以外の不揮発性メモリなどを用
いてもよい。
【００１８】
カウンタ制御回路６１は、アドレス情報格納ブロック２１及びカウント情報格納ブロッ
ク２２とアドレス制御回路６２の間に設けられ、アドレス情報信号Ｓ２３をアドレス情報
格納ブロック２１に出力し、カウント情報信号Ｓ２２をカウンタ情報格納ブロック２２に
出力し、アドレス情報格納ブロック２１からマッピング情報としての情報伝達信号Ｓ２５
と、カウント情報格納ブロック２２からカウント情報としての情報伝達信号Ｓ２４とを入
力する。
【００１９】
アドレス制御回路６２は、カウンタ制御回路６１とメモリブロック２０の間に設けられ
、カウンタ制御回路６１から出力されるメモリブロック２０の情報である情報伝達信号Ｓ
２６を入力し、メモリブロック２０の書き込み実行を行うための書き込み制御信号Ｓ２１
をフラッシュメモリ２に出力する。
【００２０】
Ｉ／Ｏ４は、外部データバス１３により外部に接続され、外部から入力される情報を入
力し、マイクロコンピュータ３０で処理される情報を外部に出力する。
【００２１】
図３に示すように、アドレス情報格納ブロック２１は、ブロックの配置を示すマッピン
グ情報を有し、例えば８ｂｉｔ構成からなり、最初の２ｂｉｔにブロックＡ、次の２ｂｉ
ｔにブロックＢが、次の２ｂｉｔにブロックＣが、最後の２ｂｉｔにブロックＤがそれぞ
れ割り与えられる。カウント情報格納ブロック２２は、４つのブロック（ブロックＡ乃至
Ｄ）から構成され、ブロックの書き込みカウント数情報が別々に格納される。
【００２２】
図４に示すように、アドレス情報格納ブロック２１がチップ消去前（“Ａ状態”）、例
えばアドレス情報格納ブロック２１のブロックＡに“００”、ブロックＢに“０１”、ブ
ロックＣに“１０”、ブロックＤに“１１”の情報がそれぞれ格納されている場合、ブロ
ックＡの先頭アドレスが００００Ｈ、ブロックＢの先頭アドレスが１０００Ｈ、ブロック
Ｃの先頭アドレスが２０００Ｈ、ブロックＤの先頭アドレスが３０００Ｈとそれぞれ認識
される。アドレス情報格納ブロック２１がチップ消去後（“Ｂ状態”）、例えばブロック
Ｂの書き込みカウント数が最小と判断され、アドレス情報格納ブロック２１のブロックＢ
に“００”の情報がセットされた場合、アドレス情報格納ブロック２１のブロックＡに“
１１”、ブロックＢに“００”、ブロックＣに“０１”、ブロックＤに“１０”の情報が
それぞれ格納される。そして、ブロックＢの先頭アドレスが００００Ｈ、ブロックＣの先
頭アドレスが１０００Ｈ、ブロックＤの先頭アドレスが２０００Ｈ、ブロックＡの先頭ア
ドレスが３０００Ｈとそれぞれ認識される。
【００２３】
カウント情報格納ブロック２２がチップ消去前（“Ａ状態”）、ブロックＡに“１００
０”、ブロックＢに“１１１”、ブロックＣに“１００１”、ブロックＤに“１０００”
のカウント情報がそれぞれ格納されている場合、チップ消去された後、ブロックＢのカウ
ント情報が更新され、ブロックＡに“１０００”、ブロックＢに“１０００”、ブロック
Ｃに“１００１”、ブロックＤに“１０００”のカウント情報がそれぞれ格納される。
【００２４】
次に、フラッシュメモリのコマンド実行について図５乃至図８を参照して説明する。図
５はフラッシュメモリのコマンド実行を示す図、図６はブロック書き込みを説明する図、
図７はブロック書き込みを説明する図、図８はカウンタ情報格納ブロックデータの更新を
説明する図である。
【００２５】
図５に示すように、まず、フラッシュメモリ内蔵マイクロコンピュータ３０がパワーオ
ン状態或いはリセット復帰後の状態にされる。このとき、図６に示すように、アドレス情
報格納ブロック２１には、マッピング情報として、例えばブロックＡに“００”、ブロッ
クＢに“０１”、ブロックＣに“１０”、ブロックＤに“１１”の情報がそれぞれ格納さ
れている（ステップＳ１）。
【００２６】
次に、ブロック書き込みコマンドで、例えば“００１１Ｈ”に情報書き込み命令が発生
されると、コマンド情報がカウンタ制御回路６１に、アドレス情報がアドレス制御回路６
２にそれぞれ入力される。カウンタ制御回路６１には、アドレス情報格納ブロック２１の
マッピング情報である情報伝達信号Ｓ２５が常に入力（ここでは、図６に示す情報が入力
）され、その情報である情報伝達信号Ｓ２６がアドレス制御回路６２に入力される。アド
レス制御回路６２から書き込み制御信号Ｓ２１がフラッシュメモリ２に出力される（ステ
ップＳ２）。
【００２７】
続いて、指定されたアドレス“００１１Ｈ”への情報書き込み命令に対して、書き込み
制御信号Ｓ２１にもとづいて、フラッシュメモリのハードマクロ内のアドレス“００１１
Ｈ”に情報が書き込まれる（ステップＳ３）。
【００２８】
そして、書き込みコマンド実行後にチップ消去を実行する場合、アドレス情報がカウン
タ制御回路６１及びアドレス制御回路６２に入力され、コマンド情報がカウンタ制御回路
６１に入力される。このとき、アドレス情報格納ブロック２１から情報伝達信号Ｓ２５が
、カウント情報格納ブロック２２から情報伝達信号Ｓ２４が常にカウンタ制御回路６１に
入力される。
【００２９】
カウンタ制御回路６１は、入力されたカウント情報ブロック２２のカウント情報をもと
に、カウント数の最小のブロックがどれであるかを判断し、アドレス情報格納ブロック２
１のカウント最小に対応するブロックを“００”とセットするアドレス情報信号Ｓ２３を
アドレス情報格納ブロック２１に出力する。アドレス情報信号Ｓ２３により、アドレス情
報格納ブロック２１のカウント最小に対応するブロックが“００”とセットされる。
【００３０】
アドレス情報格納ブロック２１の情報は、常にカウンタ制御回路６１及びアドレス制御
回路６２に出力されるので、図７に示すように、アドレス制御回路６２でアドレスデコー
ドされる。ここでは、ブロックＢの消去回数が最小の場合で、アドレス情報格納ブロック
２１のブロックＢが“００”にセットされる。その情報をもとに、アドレス制御回路６２
がフラッシュメモリ２のハードマクロ内のブロックＢをブロックＡと認識するようにデコ
ードする（ステップＳ４）。
【００３１】
次に、チップ消去後のブロック書き込みでは、デコード後アドレスに書き込まれるので
、書き込み実行コマンドで指定されたアドレスが、例えば“００１１Ｈ”の場合、フラッ
シュメモリ２のハードマクロ内のアドレス“０１１１Ｈ”に情報が書き込まれる（ステッ
プＳ５）。続いて、書き込み実行コマンドで指定されたアドレスが、例えば“００Ａ０Ｈ
”の場合、フラッシュメモリ２のハードマクロ内のアドレス“０１Ａ０Ｈ”に情報が書き
込まれる（ステップＳ６）。
【００３２】
そして、ブロック消去を実行する場合、カウント情報格納ブロック２２のカウント情報
は図８に示すように更新される。ここでは、ブロックＢのカウント情報“１１１”が“１
０００”にカウントアップされる。ブロック消去され、アドレス制御回路６２でアドレス
デコードされた後、例えば、フラッシュメモリ２のブロックＡの消去命令がされると、フ
ラッシュメモリのハードマクロ内のブロックＢのデータが消去される。
【００３３】
具体的には、コマンド情報及びアドレス情報がカウンタ制御回路６１に入力され、アド
レス情報がアドレス制御回路６２に入力される。カウンタ制御回路６１には常にカウント
情報格納ブロック２２からカウント情報信号Ｓ２４と、アドレス情報格納ブロック２１か
らからカウント情報信号Ｓ２５とが入力される。カウンタ情報格納ブロック２２の情報は
、アドレス情報格納ブロック２１から出力された情報にもとづいて、ブロック消去が実行
されるブロックがアップカウントされ、カウント情報格納ブロック２２の情報が更新され
る。アドレス情報格納ブロックの情報は、カウンタ制御回路６１からアドレス制御回路６
２に出力され、アドレス制御回路６２から出力される書き込み制御信号Ｓ２１によりブロ
ック消去動作が実行される（ステップＳ７）。
【００３４】
次に、フラッシュメモリ２のブロックＡの消去命令がされ、カウント情報格納ブロック
の情報が更新された後、例えば“００１１Ｈ”に情報書き込み命令が発生されると、ブロ
ック情報格納ブロック２２のブロック書き込みカウント数データを参照して、例えばアド
レス制御回路６２がフラッシュメモリ２のハードマクロ内のブロックＣをブロックＡと認
識するようにデコードし、フラッシュメモリ２のハードマクロ内のブロックＣに情報が書
き込まれる（ステップＳ８）。
【００３５】
続いて、書き込まれた情報を読み出す場合、読み出し信号がカウンタ制御回路６１に入
力され、読み出すアドレス情報がアドレス制御回路６２に入力される。カウンタ制御回路
６１からアドレス情報格納ブロック２１の情報がアドレス制御回路６２に入力され、アド
レス制御回路６２からデコードされた情報にもとづいて、読み出し動作が実行される（ス
テップＳ９）。
【００３６】
ここで、メモリブロック２０のブロック数をブロックA乃至D（ブロック数がｎ＝４）に
し、アドレス情報格納ブロック２１のビット数を８ｂｉｔ（２ｂｉｔ×４）に設定してい
るが、メモリブロック２０のブロック数が２ｎの場合には、アドレス情報格納ブロックの
ビット数を２ｎ×ｎに設定するのが好ましい。例えば、ｎが３の場合、メモリブロック２
０のブロック数が８つで、アドレス情報格納ブロックのビット数が２４ｂｉｔ（各ブロッ
ク３ｂｉｔ）となる。
【００３７】
上述したように、本実施例の情報処理装置では、フラッシュメモリ２のハードマクロに
、メモリブロック２０、アドレス情報格納ブロック２１、及びカウント情報格納ブロック
２２が設けられる。メモリブロック２０にはブロックＡ乃至Ｄが設けられる。アドレス情
報格納ブロック２１は８ｂｉｔの情報から構成され、ブロックＡ乃至Ｄに対応する２ｂｉ
ｔの情報が与えられる。カウント情報格納ブロック２２はブロックＡ乃至Ｄのカウント情
報を有し、書き込み及び消去後されたブロックのカウント情報はアップカウントされる。
書き込み制御回路６には、カウンタ制御回路６１とアドレス制御回路６２が設けられ、ア
ドレス情報を入力し、ＣＰＵ１からコマンド情報を入力する。カウンタ制御回路６１は、
アドレス情報信号Ｓ２３をアドレス情報格納ブロック２１に出力し、カウント情報信号Ｓ
２２をカウンタ情報格納ブロック２２に出力し、アドレス情報格納ブロック２１からマッ
ピング情報としての情報伝達信号Ｓ２５と、カウント情報格納ブロック２２からカウント
情報としての情報伝達信号Ｓ２４とを入力する。アドレス制御回路６２は、カウンタ制御
回路６１から出力されるメモリブロック２０の情報である情報伝達信号Ｓ２６を入力し、
メモリブロック２０の書き込み実行を行うための書き込み制御信号Ｓ２１をフラッシュメ
モリ２に出力する。書き込み制御信号Ｓ２１により、フラッシュメモリ内蔵マイクロコン
ピュータ３０にアクセスされるフラッシュメモリ２のブロックに偏りが発生しないように
情報が書き込まれる。
【００３８】
このため、特定のブロックにアクセスが集中せずに、フラッシュメモリの書き込み回数
を従来よりも多くすることができる。
【００３９】
なお、本実施例では、情報処理装置としてのマクロコンピュータにＲＯＭなどのメモリ
を追加してもよい。
【実施例２】
【００４０】
次に、本発明の実施例２に係る情報処理装置について、図面を参照して説明する。図９
はフラッシュメモリのハードマクロ及び書き込み制御回路の構成を示す図である。本実施
例では、フラッシュメモリのハードマクロ及び書き込み制御回路の構成を変更している。
【００４１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。
【００４２】
図９に示すように、フラッシュメモリ内蔵マイクロコンピュータのフラッシュメモリ２
ａのハードマクロには、メモリブロック２０、及びアドレス情報格納ブロック２１が設け
られる。ここで、フラッシュメモリ内蔵マイクロコンピュータは、実施例１のフラッシュ
メモリ内蔵マイクロコンピュータ３０とはフラッシュメモリ２ａ及び書き込み制御回路６
ａの構成が異なるが、他は同様な構成である。
【００４３】
アドレス情報格納ブロック２１は、書き込み制御回路６ａから出力されるアドレス情報
であるアドレス情報信号を入力し、その情報を書き込み、書き込まれたマッピング情報を
情報伝達信号Ｓ２５として常に書き込み制御回路６ａに出力する。ここで、アドレス情報
格納ブロック２１は実施例１と同様に８ｂｉｔの情報から構成され、ブロックＡ乃至Ｄに
対応する２ｂｉｔの情報が与えられる。
【００４４】
書き込み制御回路６ａは、フラッシュメモリ内蔵マイクロコンピュータにアクセスされ
る不揮発性メモリのブロックに偏りが発生しないように動作する。書き込み制御回路６ａ
には、アドレス情報と、ＣＰＵ１からコマンド情報と、アドレス情報格納ブロック２１と
が入力される。そして、書き込み制御回路６ａには、ブロック書き込み及びブロック消去
後、新たなブロック書き込み命令が発生されると、アドレス情報格納ブロック２１に書き
込まれているマッピング情報が入力され、その情報をアドレスデコードし、書き込み制御
信号Ｓ２１をフラッシュメモリ２に出力する。書き込み制御信号Ｓ２１により、ブロック
書き込み及びブロック消去後のステップで書き込まれたブロックの次のブロックに情報が
書き込まれる。例えば、ブロック書き込み及びブロック消去後のステップで書き込まれた
ブロックがブロックＡの場合、次のブロックはブロックＢが選択される。
【００４５】
上述したように、本実施例の情報処理装置では、フラッシュメモリ２のハードマクロに
、メモリブロック２０とアドレス情報格納ブロック２１が設けられる。メモリブロック２
０にはブロックＡ乃至Ｄが設けられる。アドレス情報格納ブロック２１は８ｂｉｔの情報
から構成され、ブロックＡ乃至Ｄに対応する２ｂｉｔの情報が与えられる。書き込み制御
回路６ａは、アドレス情報と、ＣＰＵ１からコマンド情報と、アドレス情報格納ブロック
２１とを入力する。そして、ブロック書き込み及びブロック消去後に、新たなブロック書
き込み命令が発生されると、アドレス情報格納ブロック２１に書き込まれているアドレス
情報を入力し、その情報をアドレスデコードし、書き込み制御信号Ｓ２１をフラッシュメ
モリ２に出力する。書き込み制御信号Ｓ２１により、ブロック書き込み及びブロック消去
後のステップで書き込まれたブロックの次のブロックに情報が書き込まれる。
【００４６】
このため、フラッシュメモリ内蔵マイクロコンピュータ３０にアクセスされるフラッシ
ュメモリ２のブロックに偏りが発生しないように情報が書き込まれる。したがって、特定
のブロックにアクセスが集中せずに、フラッシュメモリの書き込み回数を従来よりも多く
することができる。また、簡略な構成及び制御動作なので、実施例１よりもフラッシュメ
モリ内蔵マイクロコンピュータのシステムコストを低減化することができる。
【００４７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種
々、変更してもよい。
【００４８】
例えば、実施例では、情報処理装置をマイクロコンピュータにしているが、情報処理装
置をプロセッサや移動体通信などの端末装置などにしてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１に係る情報処理装置としてのフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図。
【図２】本発明の実施例１に係るフラッシュメモリのハードマクロ及び書き込み制御回路の構成を示す図。
【図３】本発明の実施例１に係るアドレス情報格納ブロック及びカウント情報格納ブロックの構成を示す図。
【図４】本発明の実施例１に係るアドレス情報格納ブロックとメモリブロックの関係を示す図。
【図５】本発明の実施例１に係るフラッシュメモリのコマンド実行を示すフローチャート。
【図６】本発明の実施例１に係るブロック書き込みを説明する図。
【図７】本発明の実施例１に係るブロック書き込みを説明する図。
【図８】本発明の実施例１に係るカウンタ情報格納ブロックデータの更新を説明する図。
【図９】本発明の実施例２に係るフラッシュメモリのハードマクロ及び書き込み制御回路の構成を示す図。
【符号の説明】
【００５０】
１  ＣＰＵ
２、２ａ  フラッシュメモリ
３  メモリ（ＲＡＭ）
４  Ｉ／Ｏ
５  アドレスデコーダ
６、６ａ  書き込み制御回路
１１  アドレスバス
１２  データバス
１３  制御バス
１４  外部データバス
２０  メモリブロック
２１  アドレス情報格納ブロック
２２  カウント情報格納ブロック
６１  カウンタ制御回路
６２  アドレス制御回路
Ｓ１１（Ｓ１１ａ〜ｃ）、Ｓ２３  アドレス情報信号
Ｓ２１  書き込み制御信号
Ｓ２２  カウント情報信号
Ｓ２４〜２６  情報伝達信号
【図１】
2008242819.tif 000003
【図２】
2008242819.tif 000004
【図３】
2008242819.tif 000005
【図４】
2008242819.tif 000006
【図５】
2008242819.tif 000007
【図６】
2008242819.tif 000008
【図７】
2008242819.tif 000009
【図８】
2008242819.tif 000010
【図９】
2008242819.tif 000011