(57)【要約】【課題】  可変抵抗素子を備えてなるメモリセルアレイに対するデータの書き換えが高速且つ低消費電流で可能な半導体記憶装置を提供する。【解決手段】  第１書き換え電圧の印加で電気抵抗が第１状態から第２状態に、第２書き換え電圧の印加で電気抵抗が第２状態から第１状態に変化する可変抵抗素子１１の一端と、選択トランジスタ１２のソースまたはドレインを接続してなるメモリセル１０をマトリクス状に配列したメモリセルアレイ２０を有し、可変抵抗素子１１の電気抵抗を第１状態から第２状態への変化させる第１書き換え動作に要する第１書き換え電流が、第２状態から第１状態への変化させる第２書き換え動作に要する第２書き換え電流より大きく、第１書き換え動作を同時に実行する第１メモリセル数より、第２書き換え動作を同時に実行する第２メモリセル数が多く、少なくとも第２メモリセル数が複数である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端と一端が電気的に接続したスイッチ素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
前記メモリセルアレイの中から１または複数の書き換え対象のメモリセルを選択して、選択されたメモリセルの前記可変抵抗素子の両端に前記第１書き換え電圧を印加して電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作と、前記選択されたメモリセルの前記可変抵抗素子の両端に前記第２書き換え電圧を印加して電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作を各別に実行する書き換え手段と、を有する半導体記憶装置であって、
前記メモリセルが、前記第１書き換え電圧の印加によって電気抵抗が前記第１状態から前記第２状態に変化する時に流れる第１書き換え電流の方が、前記第２書き換え電圧の印加によって電気抵抗が前記第２状態から前記第１状態に変化する時に流れる第２書き換え電流より大きい書き換え電流特性を有し、
前記メモリセルアレイの一部または全部の前記メモリセルに対して、前記書き換え手段が前記第１書き換え動作を同時に実行するメモリセルの最大数である第１メモリセル数より、前記書き換え手段が前記第２書き換え動作を同時に実行するメモリセルの最大数である第２メモリセル数の方が多く、前記第１メモリセル数と前記第２メモリセル数の内、少なくとも前記第２メモリセル数が複数であることを特徴とする半導体記憶装置。
【請求項２】
前記第２メモリセル数が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比以上に設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセル数と前記第２メモリセル数の内の一方が所定値に設定された状態で、前記第２メモリセル数を前記第１メモリセル数で除したメモリセル数比が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比との誤差が最小となるように設定されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１メモリセル数と前記第２メモリセル数の何れもが複数であることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記第１書き換え電圧の絶対値が、前記第２書き換え電圧の絶対値より大きいことを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記スイッチ素子がＭＯＳＦＥＴで構成された選択トランジスタであって、前記可変抵抗素子の一端と電気的に接続した前記スイッチ素子の一端が、前記選択トランジスタのソースまたはドレインの何れか一方であることを特徴とする請求項１〜５に記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイが、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を有し、同一行の複数の前記メモリセルの前記各選択トランジスタのゲートが共通の前記ワード線に接続し、同一列の複数の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端または前記各選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方が共通の前記ビット線に接続して構成されており、
前記選択トランジスタがＮチャンネルＭＯＳＦＥＴであり、
前記書き換え手段が前記選択されたメモリセルに前記第１書き換え電圧を印加する場合に、前記選択されたメモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記選択されたメモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に正の電圧を印加することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第１書き換え電圧と第２書き換え電圧の極性が異なり、
前記書き換え手段が前記選択されたメモリセルに前記第２書き換え電圧を印加する場合に、前記選択されたメモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記選択されたメモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に負の電圧を印加することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記書き換え手段が、予め組み込まれた書き換え制御手順に基づいて、前記第２メモリセル数の前記メモリセルに対して前記第２書き換え動作を同時に実行する前に、電気抵抗を前記第２状態に揃えるための予備的な前記第１書き換え動作を実行することを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
【請求項１０】
前記書き換え手段が、予め組み込まれた書き換え制御手順に基づいて、前記予備的な前記第１書き換え動作を実行する前に、前記第２書き換え動作を同時に実行する対象である前記第２メモリセル数の前記メモリセルに対して読み出し動作を実行することで、電気抵抗が前記第２状態でないメモリセルを抽出して、抽出したメモリセルに対してのみ前記予備的な前記第１書き換え動作を実行することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端と一端が電気的に接続したスイッチ素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、前記メモリセルが、前記第１書き換え電圧の印加によって電気抵抗が前記第１状態から前記第２状態に変化する時に流れる第１書き換え電流の方が、前記第２書き換え電圧の印加によって電気抵抗が前記第２状態から前記第１状態に変化する時に流れる第２書き換え電流より大きい書き換え電流特性を有する半導体記憶装置において、前記メモリセルアレイの一部または全部の前記メモリセルに対する情報の書き換えを行う半導体記憶装置の書き換え方法であって、
前記メモリセルアレイの中の１または複数の書き換え対象のメモリセルの少なくとも一部に対して、前記可変抵抗素子の両端に前記第１書き換え電圧を印加して電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作を行う第１書き換え工程と、
前記書き換え対象のメモリセルの少なくとも他の一部に対して、前記可変抵抗素子の両端に前記第２書き換え電圧を印加して電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作を行う第２書き換え工程と、を少なくとも有し、
前記第１書き換え工程において前記第１書き換え動作が同時に実行されるメモリセルの最大数である第１メモリセル数より、前記第２書き換え工程において前記第２書き換え動作が同時に実行されるメモリセルの最大数である第２メモリセル数の方が多く、前記第１メモリセル数と前記第２メモリセル数の内、少なくとも前記第２メモリセル数が複数であることを特徴とする半導体記憶装置の書き換え方法。
【請求項１２】
前記第２メモリセル数が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比以上に設定されていることを特徴とする請求項１１に記載の半導体記憶装置の書き換え方法。
【請求項１３】
前記第１メモリセル数と前記第２メモリセル数の内の一方が所定値に設定された状態で、前記第２メモリセル数を前記第１メモリセル数で除したメモリセル数比が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比との誤差が最小となるように設定されていることを特徴とする請求項１１または１２に記載の半導体記憶装置の書き換え方法。
【請求項１４】
前記第２書き換え工程前に電気抵抗を前記第２状態に揃えるための予備的な前記第１書き換え動作を実行する予備的第１書き換え工程を有し、
予め組み込まれた書き換え制御手順に基づいて、前記予備的第１書き換え工程、前記第２書き換え工程、及び、前記第１書き換え工程を順番に実行することを特徴とする請求項１１〜１３の何れか１項に記載の半導体記憶装置の書き換え方法。
【請求項１５】
前記予備的第１書き換え工程前に、前記第２書き換え動作を同時に実行する対象である前記第２メモリセル数の前記メモリセルに対して読み出し動作を実行することで、電気抵抗が前記第２状態でないメモリセルを抽出する予備的読み出し工程を有し、
前記予備的読み出し工程で抽出されたメモリセルに対してのみ前記予備的第１書き換え工程において予備的な前記第１書き換え動作を実行することを特徴とする請求項１４に記載の半導体記憶装置の書き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧印加による電気抵抗の変化により情報を記憶可能な可変抵抗素子とスイッチ素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能で、しかも電源を切ってもデータが消えない不揮発性であることから、容易に持ち運びの可能なメモリカードや携帯電話機等、或いは、装置稼動の初期設定として不揮発的に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能であること等が主たる理由と想定される。
【０００３】
また、近年新しい材料を用いた不揮発性半導体記憶装置が幾つか提案されており、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）はその有望な候補の一つである。ＲＲＡＭは読み出し電流よりも大きな電流を流すことで抵抗が変化する可変抵抗素子を用いてメモリ機能を実現しているもので、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【０００４】
下記の特許文献１では、可変抵抗素子（抵抗変化素子）を備えてなる不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向及び列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置が開示されている。
【０００５】
上記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのドレインを接続してなり、且つ、メモリセルアレイ内において、可変抵抗素子の他端側と選択トランジスタのソースの何れか一方を列方向に沿ってビット線に共通接続し、その他方をソース線に共通接続し、選択トランジスタのゲートを行方向に沿ってワード線に共通接続している。メモリセルアレイに接続するワード線、ビット線、及び、ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセルアレイ内の消去対象のメモリセル内の可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の情報を消去する消去手段が備えられている。当該消去手段は、メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全てのメモリセルを一括に消去する一括消去モードと個別消去モードを備えることで、書き換え速度の向上及びデータの効率的な使用を達成している。
【０００６】
つまり、メモリセルアレイ内に構成されているメモリセルに対してプログラムデータ等を格納して、一括して書き換えるような場合には一括消去モードを採用し、メモリセルアレイ内に構成されているメモリセルに対してコードデータ等を格納して、個別にコードデータを書き換えるような場合には個別消去モードを採用するというように、電圧の印加条件によって消去モードを切り替え可能に構成してあるので、メモリセルに記憶されるデータの特性に応じて効率的に使用することが可能となる。
【０００７】
上記消去手段は、メモリセルアレイの少なくとも一つに対し、当該メモリセルアレイ内の全てのメモリセルを、電圧印加条件を一括消去モードの印加条件に設定して一括に消去可能に、また、メモリセルアレイの他の少なくとも一つに対し、当該メモリセルアレイ内の一部のメモリセルを、電圧印加条件を個別消去モードの印加条件に設定して個別に消去可能に構成されていれば、メモリセルアレイ毎に一括消去モードと個別消去モードとを切り替え設定できるので、メモリセルに記憶されるデータの特性に応じてメモリセルアレイを効率的に使用することが可能となる。
【０００８】
【特許文献１】特開２００４−１８５７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記特許文献１に開示の手法は、メモリセルに可変抵抗素子を用いた半導体記憶装置の基本的な消去手段を提示したものであり、その一括消去では、消去電流に関しては考慮がなされていなかった。即ち、その一括消去では、回路内部の消去電流が大きくなることが想定されるが、消去電流の増大に伴い、回路内に消去電流の供給源となる大規模な昇圧回路（ポンプ回路）が必要となり、チップ面積の増大、コスト増大等招くといった実現面での課題には考慮がなされていない。
【００１０】
回路内に大規模な昇圧回路の設置が困難な場合には、その大きな消去電流を外部から供給する必要があり、消去電流の供給がチップの使用環境に依存し、半導体記憶装置の使用範囲や応用機器が大幅に限定されるという問題があった。
【００１１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、可変抵抗素子を備えてなるメモリセルアレイに対するデータの書き換えが高速且つ低消費電流で可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の半導体記憶装置は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端と一端が電気的に接続したスイッチ素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、前記メモリセルアレイの中から１または複数の書き換え対象のメモリセルを選択して、選択されたメモリセルの前記可変抵抗素子の両端に前記第１書き換え電圧を印加して電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作と、前記選択されたメモリセルの前記可変抵抗素子の両端に前記第２書き換え電圧を印加して電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作を各別に実行する書き換え手段と、を有する半導体記憶装置であって、前記メモリセルが、前記第１書き換え電圧の印加によって電気抵抗が前記第１状態から前記第２状態に変化する時に流れる第１書き換え電流の方が、前記第２書き換え電圧の印加によって電気抵抗が前記第２状態から前記第１状態に変化する時に流れる第２書き換え電流より大きい書き換え電流特性を有し、前記メモリセルアレイの一部または全部の前記メモリセルに対して、前記書き換え手段が前記第１書き換え動作を同時に実行するメモリセルの最大数である第１メモリセル数より、前記書き換え手段が前記第２書き換え動作を同時に実行するメモリセルの最大数である第２メモリセル数の方が多く、前記第１メモリセル数と前記第２メモリセル数の内、少なくとも前記第２メモリセル数が複数であることを第１の特徴とする。
【００１３】
上記第１の特徴の半導体記憶装置によれば、メモリセルが有する２つの書き換え動作間における書き換え電流の非対称性を効果的に利用し、つまり、第２書き換え動作を同時に実行する第２メモリセル数が複数であり、且つ、第１書き換え動作を同時に実行する第１メモリセル数より多いことから、書き換え電流の小さい方の第２書き換え動作を第１書き換え動作より多くのメモリセルで同時に実行することで、同時供給すべき書き換え電流の増大を抑制しつつ、単位メモリセル当たりの書き換え時間を効率的に短縮できる。この結果、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、メモリセルアレイに対する電流供給源の大規模化を回避し、且つ、効果的に書き換え時間の短縮が図れる。
【００１４】
尚、スイッチ素子は、スイッチ素子の導通状態をオンオフすることでスイッチ素子を介して可変抵抗素子を流れる電流の導通を制御できる素子であれば、その端子数、オンオフの制御、及び、素子構造は、可変抵抗素子と具体的に接続可能である限りにおいて、特定のスイッチ素子に限定されるものではない。
【００１５】
ところで、従来の不揮発性半導体記憶装置の代表であるフラッシュメモリでは、消去動作がメモリセル単位で行えないという事情が反映して一括消去動作が行われている側面があるが、可変抵抗素子を使用した半導体記憶装置の場合は、第１書き換え動作と第２書き換え動作は何れもメモリセル単位で行えるため、データの書き換えが必要なメモリセル群のみを選択的に書き換えることが可能であるところ、本発明に係る半導体記憶装置によれば、データ書き換え単位を不必要に大きくすることがないため、必要最小限の書き換え単位に対して消費電流を抑制しつつ書き換え速度の効率的な高速化が図れる。
【００１６】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第２メモリセル数が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比以上に設定されていることを第２の特徴とする。
【００１７】
上記第２の特徴の半導体記憶装置によれば、書き換え電流の大きい方の第１書き換え動作をメモリセル単位で行った場合の第１書き換え電流以上に設定されている書き換え電流の供給能力を上限として、第２メモリセル数のメモリセルに対して同時に第２書き換え動作を行った場合の総書き換え電流を第１書き換え電流以上に増加させることができる。この結果、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、第２書き換え動作の実行回数を最大限に低減することができ、書き換え時間全体の効率的な短縮が図れる。
【００１８】
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記第１メモリセル数と前記第２メモリセル数の内の一方が所定値に設定された状態で、前記第２メモリセル数を前記第１メモリセル数で除したメモリセル数比が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比との誤差が最小となるように設定されていることを第３の特徴とする。
【００１９】
上記第３の特徴の半導体記憶装置によれば、第１メモリセル数のメモリセルに対して同時に第１書き換え動作を行う場合の総書き換え電流と、第２メモリセル数のメモリセルに対して同時に第２書き換え動作を行う場合の総書き換え電流が、略等しくなるので、２つの書き換え動作においてピーク時の消費電流を揃えることができる。この結果、共通の電流供給源で２つの書き換え電流を供給する場合に、最も効率的な電流供給が可能となる。
【００２０】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１メモリセル数と前記第２メモリセル数の何れもが複数であることを第４の特徴とする。
【００２１】
上記第４の特徴の半導体記憶装置によれば、第２メモリセル数と同様に第１メモリセル数も複数となるため、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、第１書き換え動作の実行回数を低減することができ、書き換え時間全体の効率的な短縮が更に図れる。
【００２２】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第１書き換え電圧の絶対値が、前記第２書き換え電圧の絶対値より大きいことを第５の特徴とする。
【００２３】
上記第５の特徴の半導体記憶装置によれば、同時に書き換えるメモリセル数の多い方の第２書き換え動作に要する第２書き換え電圧の絶対値の方が、第１書き換え電圧の絶対値より小さいため、第２書き換え動作を第２メモリセル数分同時に実行する際の消費電力を抑制することができる。
【００２４】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記スイッチ素子がＭＯＳＦＥＴで構成された選択トランジスタであって、前記可変抵抗素子の一端と電気的に接続した前記スイッチ素子の一端が、前記選択トランジスタのソースまたはドレインの何れか一方であることを第６の特徴とする。
【００２５】
上記第６の特徴の半導体記憶装置によれば、スイッチ素子をＭＯＳＦＥＴで構成された選択トランジスタとすることにより、現在のＣＭＯＳプロセスとの整合性がよく、開発期間の短縮や回路構成の容易性の観点から好ましい。
【００２６】
更に、本発明に係る半導体記憶装置は、上記第６の特徴に加えて、前記メモリセルアレイが、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を有し、同一行の複数の前記メモリセルの前記各選択トランジスタのゲートが共通の前記ワード線に接続し、同一列の複数の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端または前記各選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方が共通の前記ビット線に接続して構成されており、前記選択トランジスタがＮチャンネルＭＯＳＦＥＴであり、書き換え対象の前記メモリセルに前記第１書き換え電圧を印加する場合に、書き換え対象の前記メモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記書き換え対象の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に正の電圧を印加することを第７の特徴とする。
【００２７】
上記第７の特徴の半導体記憶装置によれば、メモリセルの可変抵抗素子側に正電圧が印加されるため、選択トランジスタのゲート電圧から閾値電圧分だけ電圧降下した電圧値に制限されずに、書き換え対象のメモリセルの両端に印加された電圧を、可変抵抗素子の両端に印加することができる。よって、絶対値が第２書き換え電圧より大きい第１書き換え電圧を効率的に可変抵抗素子に印加でき、効率的な第１書き換え動作を実行できる。
【００２８】
更に、本発明に係る半導体記憶装置は、上記第７の特徴に加えて、前記第１書き換え電圧と第２書き換え電圧の極性が異なり、書き換え対象の前記メモリセルに前記第２書き換え電圧を印加する場合に、書き換え対象の前記メモリセルの前記選択トランジスタの前記可変抵抗素子の一端と接続していないソースまたはドレインの他方を基準として、前記書き換え対象の前記メモリセルの前記各可変抵抗素子の前記選択トランジスタのソースまたはドレインの一方と接続していない他端に負の電圧を印加することを第８の特徴とする。
【００２９】
上記第８の特徴の半導体記憶装置によれば、極性の異なる第１書き換え電圧と第２書き換え電圧を可変抵抗素子に印加する際に、絶対値が第２書き換え電圧より大きい第１書き換え電圧を、選択トランジスタのゲート電圧から閾値電圧分だけ電圧降下した電圧値に制限されずに印加でき、逆に、絶対値が第１書き換え電圧より小さい第２書き換え電圧を可変抵抗素子に印加する際に、選択トランジスタのゲート電圧から閾値電圧分だけ電圧降下した電圧値に制限された印加となるため、メモリセルには、第２書き換え電圧より絶対値の大きい電圧を印加する必要が生じるが、元々、第２書き換え電圧の絶対値が第１書き換え電圧より小さいため、第１書き換え動作と第２書き換え動作においてメモリセルの両端に印加すべき書き換え電圧に大きな差が生じず、可変抵抗素子または選択トランジスタを適正に設計することで、第１書き換え動作と第２書き換え動作においてメモリセルの両端に印加すべき書き換え電圧を同電圧に設計することが可能となる。
【００３０】
更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記書き換え手段が、予め組み込まれた書き換え制御手順に基づいて、前記第２メモリセル数の前記メモリセルに対して前記第２書き換え動作を同時に実行する前に、電気抵抗を前記第２状態に揃えるための予備的な前記第１書き換え動作を実行することを第９の特徴とする。
【００３１】
上記第９の特徴の半導体記憶装置によれば、第２書き換え動作の対象となるメモリセルの電気抵抗の第２状態における抵抗値がより狭い範囲内に揃うため、第２書き換え動作後における電気抵抗の第２状態における抵抗値がより狭い範囲内に揃い、最終的な書き換え動作後の電気抵抗の第１状態及び第２状態の各抵抗値がより狭い範囲内に揃い、読み出し動作における動作マージン及び読み出し速度の向上が図れる。
【００３２】
更に、本発明に係る半導体記憶装置は、上記第９の特徴に加えて、前記書き換え手段が、予め組み込まれた書き換え制御手順に基づいて、前記予備的な前記第１書き換え動作を実行する前に、前記第２書き換え動作を同時に実行する対象である前記第２メモリセル数の前記メモリセルに対して読み出し動作を実行することで、電気抵抗が前記第２状態でないメモリセルを抽出して、抽出したメモリセルに対してのみ前記予備的な前記第１書き換え動作を実行することを第１０の特徴とする。
【００３３】
上記第１０の特徴の半導体記憶装置によれば、予備的な第１書き換え動作の対象となるメモリセル数を当該第１書き換え動作の必要なメモリセルにのみ限定することで、予備的な第１書き換え動作の実行回数を低減でき、予備的な第１書き換え動作に要する時間を短縮でき、総合的な書き換え時間の短縮を図ることができる。
【００３４】
上記目的を達成するための本発明の半導体記憶装置の書き換え方法は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の可変抵抗素子と、前記可変抵抗素子の一端と一端が電気的に接続したスイッチ素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、前記メモリセルが、前記第１書き換え電圧の印加によって電気抵抗が前記第１状態から前記第２状態に変化する時に流れる第１書き換え電流の方が、前記第２書き換え電圧の印加によって電気抵抗が前記第２状態から前記第１状態に変化する時に流れる第２書き換え電流より大きい書き換え電流特性を有する半導体記憶装置において、前記メモリセルアレイの一部または全部の前記メモリセルに対する情報の書き換えを行う半導体記憶装置の書き換え方法であって、前記メモリセルアレイの中の１または複数の書き換え対象のメモリセルの少なくとも一部に対して、前記可変抵抗素子の両端に前記第１書き換え電圧を印加して電気抵抗を前記第１状態から前記第２状態に変化させる第１書き換え動作を行う第１書き換え工程と、前記書き換え対象のメモリセルの少なくとも他の一部に対して、前記可変抵抗素子の両端に前記第２書き換え電圧を印加して電気抵抗を前記第２状態から前記第１状態に変化させる第２書き換え動作を行う第２書き換え工程と、を少なくとも有し、前記第１書き換え工程において前記第１書き換え動作が同時に実行されるメモリセルの最大数である第１メモリセル数より、前記第２書き換え工程において前記第２書き換え動作が同時に実行されるメモリセルの最大数である第２メモリセル数の方が多く、前記第１メモリセル数と前記第２メモリセル数の内、少なくとも前記第２メモリセル数が複数であることを第１の特徴とする。
【００３５】
上記第１の特徴の半導体記憶装置の書き換え方法によれば、メモリセルが有する２つの書き換え動作間における書き換え電流の非対称性を効果的に利用し、つまり、第２書き換え動作を同時に実行する第２メモリセル数が複数であり、且つ、第１書き換え動作を同時に実行する第１メモリセル数より多いことから、書き換え電流の小さい方の第２書き換え動作を第１書き換え動作より多くのメモリセルで同時に実行することで、同時供給すべき書き換え電流の増大を抑制しつつ、単位メモリセル当たりの書き換え時間を効率的に短縮できる。この結果、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、メモリセルアレイに対する電流供給源の大規模化を回避し、且つ、効果的に書き換え時間の短縮が図れる。
【００３６】
更に、本発明に係る半導体記憶装置の書き換え方法は、上記第１の特徴に加えて、前記第２メモリセル数が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比以上に設定されていることを第２の特徴とする。
【００３７】
上記第２の特徴の半導体記憶装置の書き換え方法によれば、書き換え電流の大きい方の第１書き換え動作をメモリセル単位で行った場合の第１書き換え電流以上に設定されている書き換え電流の供給能力を上限として、第２メモリセル数のメモリセルに対して同時に第２書き換え動作を行った場合の総書き換え電流を第１書き換え電流以上に増加させることができる。この結果、メモリセルアレイ中の一定数の複数のメモリセルに対して第１書き換え動作と第２書き換え動作を伴うデータの書き換えを行う場合に、第２書き換え動作の実行回数を最大限に低減することができ、書き換え時間全体の効率的な短縮が図れる。
【００３８】
更に、本発明に係る半導体記憶装置の書き換え方法は、上記第１の特徴に加えて、前記第１メモリセル数と前記第２メモリセル数の内の一方が所定値に設定された状態で、前記第２メモリセル数を前記第１メモリセル数で除したメモリセル数比が、前記第１書き換え電流を前記第２書き換え電流で除した書き換え電流比との誤差が最小となるように設定されていることを第３の特徴とする。
【００３９】
上記第３の特徴の半導体記憶装置の書き換え方法によれば、第１メモリセル数のメモリセルに対して同時に第１書き換え動作を行う場合の総書き換え電流と、第２メモリセル数のメモリセルに対して同時に第２書き換え動作を行う場合の総書き換え電流が、略等しくなるので、２つの書き換え動作においてピーク時の消費電流を揃えることができる。この結果、共通の電流供給源で２つの書き換え電流を供給する場合に、最も効率的な電流供給が可能となる。
【００４０】
更に、本発明に係る半導体記憶装置の書き換え方法は、上記何れかの特徴に加えて、前記第２書き換え工程前に電気抵抗を前記第２状態に揃えるための予備的な前記第１書き換え動作を実行する予備的第１書き換え工程を有し、予め組み込まれた書き換え制御手順に基づいて、前記予備的第１書き換え工程、前記第２書き換え工程、及び、前記第１書き換え工程を順番に実行することを第４の特徴とする。
【００４１】
上記第４の特徴の半導体記憶装置の書き換え方法によれば、第２書き換え動作の対象となるメモリセルの電気抵抗の第２状態における抵抗値がより狭い範囲内に揃うため、第２書き換え動作後における電気抵抗の第２状態における抵抗値がより狭い範囲内に揃い、最終的な書き換え動作後の電気抵抗の第１状態及び第２状態の各抵抗値がより狭い範囲内に揃い、読み出し動作における動作マージン及び読み出し速度の向上が図れる。
【００４２】
更に、本発明に係る半導体記憶装置の書き換え方法は、上記第５の特徴に加えて、前記予備的第１書き換え工程前に、前記第２書き換え動作を同時に実行する対象である前記第２メモリセル数の前記メモリセルに対して読み出し動作を実行することで、電気抵抗が前記第２状態でないメモリセルを抽出する予備的読み出し工程を有し、前記予備的読み出し工程で抽出されたメモリセルに対してのみ前記予備的第１書き換え工程において予備的な前記第１書き換え動作を実行することを第５の特徴とする。
【００４３】
上記第５の特徴の半導体記憶装置の書き換え方法によれば、予備的な第１書き換え動作の対象となるメモリセル数を当該第１書き換え動作の必要なメモリセルにのみ限定することで、予備的な第１書き換え動作の実行回数を低減でき、予備的な第１書き換え動作に要する時間を短縮でき、総合的な書き換え時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明に係る半導体記憶装置及びその書き換え方法（以下、適宜「本発明装置」及び「本発明方法」と称す。）の実施の形態を、図面に基づいて説明する。
【００４５】
〈第１実施形態〉
本発明装置は、図１に示すように、メモリセル１０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬ１〜ＷＬｍと複数のビット線ＢＬ１〜ＢＬｎを配列し、更に行方向に延伸するソース線ＳＬを配列してなるメモリセルアレイ２０を、１または複数備えて構成してある。尚、図１では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｍと平行に行方向に延伸し、各行に１本ずつ設けてメモリセルアレイ２０の外部で夫々を共通に接続する構成となっているが、隣接する２行間で１本のソース線ＳＬを共有する構成であってもよく、また、行方向ではなく列方向に延伸する構成でも構わない。更に、１つのメモリセルアレイ２０内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成してもよい。
【００４６】
また、メモリセルアレイ２０は、図１に示す等価回路の構成に限定されるものではなく、可変抵抗素子１１と選択トランジスタ１２（スイッチ素子の一例）を備えたメモリセル１０をワード線とビット線、ソース線を用いて夫々接続し、メモリセルアレイを成していればよく、特にその具体的な回路構成によって本発明装置が限定されるものではない。
【００４７】
本実施形態では、メモリセル１０は、可変抵抗素子１１の一端と選択トランジスタ１２のソースまたはドレインの一方を接続して直列回路を形成し、可変抵抗素子１１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ１２のソースまたはドレインの他方がソース線ＳＬに、選択トランジスタ１２のゲートがワード線ＷＬ１〜ＷＬｍに夫々接続している。選択トランジスタ１２は、後述するメモリセルアレイ２０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じＭＯＳＦＥＴで、ソース及びドレインの導電型がＮ型で閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．０Ｖ程度、好ましくは、＋０．５Ｖ程度）のエンハンスメント型のＮチャネルＭＯＳＦＥＴである。
【００４８】
可変抵抗素子１１は、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することによって情報を記憶可能な２端子構造の不揮発性記憶素子である。本実施形態では、可変抵抗素子１１の両端に印加される第１書き換え電圧と第２書き換え電圧は互いに逆極性であり、可変抵抗素子１１は、第１書き換え電圧の印加により電気抵抗が第１状態から第２状態に変化する時に流れる第１書き換え電流の方が、第２書き換え電圧の印加によって電気抵抗が第２状態から第１状態に変化する時に流れる第２書き換え電流より大きい、印加する書き換え電圧の極性に対して非対称な書き換え電流特性を有している。図２は、可変抵抗素子１１の非対称な書き換え電流特性の一例を模式的に示す電流−電圧特性図であり、当該電流−電圧特性がヒステリシス（メモリ特性）を有することから、第１書き換え電圧（負極性側）の印加により、電気抵抗が第１状態（低抵抗状態）から第２状態（高抵抗状態）に変化し、第２書き換え電圧（正極性側）の印加により、電気抵抗が第２状態（高抵抗状態）から第１状態（低抵抗状態）に変化していることが分かる。ここで、第１書き換え電圧印加時の第１書き換え電流が、第２書き換え電圧印加時の第２書き換え電流より大きくなっている。
【００４９】
尚、図２は、本発明装置で使用する可変抵抗素子１１の非対称な書き換え電流特性の理解の容易のための一例であって、正負両極性の２つの書き換え電圧に対してヒステリシス（メモリ特性）を有し、正負両極性の書き換え電圧に対して書き換え電流が非対称となっている典型例を示したものであり、可変抵抗素子１１の電流−電圧特性は、図２に示す特性に限定されるものではない。例えば、第１書き換え電圧と第２書き換え電圧の極性が反転していても構わない。更に、電気抵抗の第１状態と第２状態の定義も上記定義と反転していても構わない。
【００５０】
また、図１に示す回路構成では、可変抵抗素子１１の他端がビット線ＢＬ１〜ＢＬｎに、選択トランジスタ１２のソースまたはドレインの他方がソース線ＳＬに接続する構成となっているが、図３に示すように、可変抵抗素子１１の他端がソース線ＳＬに、選択トランジスタ１２のソースまたはドレインの他方がビット線ＢＬ１〜ＢＬｎに接続する構成であっても構わない。
【００５１】
図４と図５に、図１に示す回路構成のメモリセル１０及びメモリセルアレイ２０の概略の平面構成と断面構成を模式的に示す。尚、図４及び図５中に便宜的に示すＸ、Ｙ及びＺ方向は夫々、行方向、列方向、半導体基板表面に垂直な方向に相当する。図５は、ＹＺ面での断面図である。図４及び図５に示すように、Ｐ型半導体基板（またはＰ型ウェル）４０上の少なくとも一部を、例えばＳＴＩ （Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離膜３１により分離された活性領域面とし、当該活性領域面の少なくとも一部にゲート絶縁膜３２が形成され、ゲート絶縁膜３２の少なくとも一部を覆うように例えば多結晶シリコンからなるゲート電極３３が形成され、更に、ゲート絶縁膜３２の下部にチャネル領域３４が形成され、チャネル領域３４の両側に半導体基板３０と逆導電型（Ｎ型）の不純物拡散層３５、３６が形成され、夫々ドレイン、ソースを成し、選択トランジスタ１２を形成している。選択トランジスタ１２のゲート電極３３を行方向（Ｘ方向）に隣接するメモリセル同士で相互に接続して各ワード線ＷＬ（ＷＬ１〜ＷＬｍ）を構成している。
【００５２】
不純物拡散層３５には、その上部の層間絶縁膜に内部に導電性材料が充填されたコンタクトホール３７が形成され行方向（Ｘ方向）に延伸するソース線ＳＬと接続している。また、不純物拡散層３６には同様のコンタクトホール３８が形成され、可変抵抗素子１１の下部電極１３と接続している。可変抵抗素子１１の上部電極１５は、列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）を構成している。尚、図４の平面図では、行方向（Ｘ方向）に延伸するソース線ＳＬと列方向（Ｙ方向）に延伸して各ビット線ＢＬ（ＢＬ１〜ＢＬｎ）の記載は、それらの下部構造を示すために省略している。
【００５３】
可変抵抗素子１１は、下部電極１３と可変抵抗体１４と上部電極１５が順番に積層された３層構造で形成されるのが一般的である。尚、可変抵抗素子１１は、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化する素子であって、図２に示すような非対称な書き換え電流特性を有するのであれば、素子形状及び可変抵抗体１４の材料は特に問わないが、可変抵抗体１４としては、例えば、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜等の使用、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料の使用が想定される。尚、可変抵抗体１４は、前記マンガンを含有するペロブスカイト構造の酸化物や金属の酸化物、酸窒化物の上下を例えば、アルミニウム、銅、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄等を含む金属やその金属を含む導電性酸化膜、または、窒化膜、酸窒化膜で挟み込んだ構造としてもよく、上述の如く、第１書き換え電圧を両端に印加することで電気抵抗が第１状態から第２状態に変化し、第２書き換え電圧を両端に印加することで電気抵抗が前記第２状態から前記第１状態に変化することで所望の抵抗状態及び抵抗状態の変化が得られ、非対称な書き換え電流特性を有する限りにおいては、その形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。
【００５４】
尚、図６に、可変抵抗素子１１の一例として、可変抵抗体１４にチタンを含む酸窒化物を用いた場合の電圧印加に伴う電気抵抗のスイッチング状況（書き換え特性）を示す。図６に示す例では、一方の電極を基準として他方の電極に正電圧を印加すると（図中＋記号で表示）、可変抵抗素子１１の電気抵抗が低抵抗状態から高抵抗状態に変化し、逆に、上記一方の電極を基準として上記他方の電極に負電圧を印加すると（図中−記号で表示）、可変抵抗素子１１の電気抵抗が高抵抗状態から低抵抗状態に変化し、可変抵抗素子１１の両端に印加する書き換え電圧の極性を交互に変化させることで、可変抵抗素子１１の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、この抵抗状態の変化によって２値データ（“０”／“１”）を可変抵抗素子１１に記憶し、且つ、書き換えできることが分かる。
【００５５】
次に、本発明装置における書き換え動作につき説明する。先ず、メモリセル内の可変抵抗素子に対する書き換え電圧の印加条件の基本について説明する。
【００５６】
可変抵抗素子の抵抗状態を第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化させる第１書き換え動作では、可変抵抗素子の一端である下部電極を基準（０Ｖ）として、可変抵抗素子の他端である上部電極に正極性の第１書き換え電圧（例えば、＋３Ｖ）を印加する。換言すれば、可変抵抗素子の他端である上部電極を基準（０Ｖ）として、可変抵抗素子の一端である下部電極に負極性の第１書き換え電圧（例えば、−３Ｖ）を印加したことと等価になり、図２の電流−電圧特性の負極性側の特性に対応する。このとき、可変抵抗素子の上部電極から下部電極へ流れる第１書き換え電流は、例えば、約１００μＡである。また、可変抵抗素子の抵抗状態を第２状態（高抵抗状態）から第１状態（低抵抗状態）へ変化させる第２書き換え動作では、可変抵抗素子の他端である上部電極を基準（０Ｖ）として、可変抵抗素子の一端である下部電極に第２書き換え電圧（例えば、＋２．５Ｖ）を印加する。図２の電流−電圧特性の正極性側の特性に対応する。このとき、可変抵抗素子の下部電極から上部電極へ流れる第２書き換え電流は、例えば、約１μＡであり、第１書き換え電流の約１００分の１と小さい。
【００５７】
即ち、図２の電流−電圧特性に示す非対称な書き換え電流特性と同様に、上記具体例における可変抵抗素子は、一方の抵抗状態から他方への抵抗状態へ抵抗値が変化する際に流れる書き換え電流（第１書き換え電流と第２書き換え電流）が可変抵抗素子の両端に印加される書き換え電圧の極性によって異なる非対称性を示す。
【００５８】
次に、複数のメモリセルに対し一括して同時に「消去動作」を行い、任意のメモリセルに対して個別に「書き込み動作」を行う場合について説明する。本実施形態では、「消去動作」として第２書き換え動作を実行し、「書き込み動作」として第１書き換え動作を実行する場合を想定する。メモリセルが消去状態にある場合、その可変抵抗素子の電気抵抗は第１状態（低抵抗状態）であり、メモリセルが書き込み状態にある場合、その可変抵抗素子の電気抵抗は第２状態（高抵抗状態）である。本実施形態では、書き換え電流の小さい方の書き換え動作である「消去動作」を複数のメモリセルに対し一括して同時に行うことで、一括消去動作時の総書き換え電流を書き込み動作時の書き換え電流に対して増大し過ぎないように抑制することが可能となる。また、書き換え対象の複数のメモリセルの全数に対して一括して同時に「消去動作」を行うことで、消去動作に要する書き換え時間を大幅に短縮でき、書き換え動作全体の所要時間を短縮できる。
【００５９】
仮に上記の「消去動作」に代えて「書き込み動作」を複数のメモリセルに対し一括して同時に行うとすれば、書き込み動作に要する書き換え時間を短縮でき、上記と同様に書き換え動作全体の所要時間を短縮できるが、一括書き込み動作時の総書き換え電流が極端に増加して、具体的には、一括消去動作時と比較して約１００倍となり、半導体装置が備える書き換え電流の供給能力を超えてしまい、第１書き換え電圧を供給する電源回路の内部抵抗によって出力電圧（第１書き換え電圧）が低下して、書き込み動作が不十分或いは不可能となる可能性がある。ここで、電源回路の書き換え電流の供給能力について考察すれば、メモリセル単位での書き換え電流は、第１書き換え動作の第１書き換え電流が第２書き換え動作の第２書き換え電流より大きいので、第１書き換え動作をメモリセル単位で行うとしても、最低でも電源回路の書き換え電流の供給能力は、第１書き換え電流より大きく適当な余裕を備えていなければならない。従って、一括消去動作時の総書き換え電流（書き換え対象の複数のメモリセルの第２書き換え動作の対象となる最大数で規定される第２メモリセル数に第２書き換え電流を乗じた電流値）は、第１書き換え電流以上で、当然に電源回路の書き換え電流の供給能力以内に設定することで、消去動作に要する書き換え時間を最大限に短縮できる。つまり、上記第２メモリセル数を、第２書き換え電流を第１書き換え電流で除した書き換え電流比以上とすればよい。
【００６０】
可変抵抗素子の両端に印加する書き換え電圧の極性に対する書き換え電流の非対称性は、上部電極及び下部電極の方向に対して一義的に決定されるものではなく、製造プロセスや素子構造に依存して変化する。従って、単純に可変抵抗素子の電気抵抗の第１状態または第２状態の何れか一方の抵抗状態（低抵抗状態または高抵抗状態）を固定的に消去状態として、書き換え対象の複数のメモリセルに対して一括して消去動作を実行する方法では、可変抵抗素子と選択トランジスタの構成に関するアーキテクチャや、ビット線及びソース線に印加する電圧構成等の選択によっては、消去動作に対応する第１または第２書き換え動作が必ずしも書き換え電流の小さい方の書き換え動作とはならず、総書き換え電流の極端な増加を招く結果となって好ましくない。本発明装置では、書き換え電流が小さい方の第２書き換え動作を消去動作として選択して、書き換え対象の複数のメモリセルに対して一括して消去動作を行うようにしたので、総書き換え電流が半導体装置の備える書き換え電流の供給能力を超過することなく、書き換え動作全体の所要時間を短縮できる半導体記憶装置を実現できる。
【００６１】
次に、上述の複数のメモリセルに対し一括して同時に「消去動作」を行い、任意のメモリセルに対して個別に「書き込み動作」を一連の書き換え制御手順に沿って行う本発明方法の各書き換え動作における、図１に示すメモリセルアレイ２０の各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加条件について説明する。
【００６２】
以下に説明する一連の書き換え制御手順では、図７に示すように、一括消去動作（＃１０）、消去ベリファイ動作（＃１１）、再消去動作（＃１２）、書き込み動作（＃１３）、書き込みベリファイ動作（＃１４）、再書き込み動作（＃１５）の順番に処理を実行する。ここで、消去ベリファイ動作は、その直前の消去動作が正常に行われたかを、記憶データ（抵抗状態）を読み出して、所期の正常動作が行われた否かを検証（ベリファイ）する一種の読み出し動作である。再消去動作は、消去ベリファイ動作結果に基づいて、未消去のメモリセルが存在する場合に、未消去メモリセルに対する個別消去動作または未消去メモリセルを含む複数のメモリセルに対する一括消去動作である。書き込みベリファイ動作は、その直前の動作ステップにおける書き込み動作が正常に行われたかを、記憶データ（抵抗状態）を読み出して、所期の正常動作が行われた否かを検証（ベリファイ）する一種の読み出し動作である。再書き込み動作は、書き込みベリファイ動作結果に基づいて、未書き込みのメモリセルが存在する場合に、未書き込みメモリセルに対する書き込み動作である。
【００６３】
先ず、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへ後述する所定の電圧を印加するための周辺回路構成について説明する。図８に、本発明装置の周辺回路構成の一例を模式的に示す。
【００６４】
図８に示すように、本発明装置は、図１に示すメモリセルアレイ２０の周辺に、列デコーダ２１、行デコーダ２２、電圧スイッチ回路２３、読み出し回路２４、及び、制御回路２５を備えて構成される。
【００６５】
列デコーダ２１と行デコーダ２２は、アドレス線２６から制御回路２５に入力されたアドレス入力に対応したメモリセルアレイ２０の中から、読み出し動作（消去ベリファイ動作及び書き込みベリファイ動作を含む）、書き込み動作（第１書き換え動作）、或いは、消去動作（第２書き換え動作）の対象となるメモリセルを選択する。ベリファイ動作を除く通常の読み出し動作において、行デコーダ２２は、アドレス線２６に入力された信号に対応するメモリセルアレイ２０のワード線を選択し、列デコーダ２１は、アドレス線２６に入力されたアドレス信号に対応するメモリセルアレイ２０のビット線を選択する。また、書き込み動作、消去動作、及び、これらに付随するベリファイ動作では、行デコーダ２２は、制御回路２５で指定された行アドレスに対応するメモリセルアレイ２０の１または複数のワード線を選択し、列デコーダ２１は、制御回路２５で指定された列アドレスに対応するメモリセルアレイ２０の１または複数のビット線を選択する。行デコーダ２２で選択された選択ワード線と列デコーダ２１で選択された選択ビット線に接続するメモリセルが選択メモリセルとして選択される。
【００６６】
制御回路２５は、メモリセルアレイ２０の書き込み動作、消去動作（一括消去動作を含む）、読み出し動作の各動作における制御を行う。特に、複数のメモリセルに対する書き換え動作では、上述の一連の書き換え制御手順の実行制御を行う。制御回路２５は、アドレス線２６から入力されたアドレス信号、データ線２７から入力されたデータ入力（書き込み時）、制御信号線２８から入力された制御入力信号に基づいて、行デコーダ２２、列デコーダ２１、電圧スイッチ回路２３、メモリセルアレイ２０の読み出し、書き込み、及び、消去の各動作を制御する。図８に示す例では、制御回路２５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００６７】
電圧スイッチ回路２３は、メモリセルアレイ２０の読み出し、書き込み、消去の各動作時に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線の各印加電圧を動作モードに応じて切り替え、メモリセルアレイ２０に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路２３から行デコーダ２２を介して供給され、選択ビット線と非選択ビット線に印加される電圧は、電圧スイッチ回路２３から列デコーダ２１を介して供給され、ソース線に印加される電圧は、電圧スイッチ回路２３からソース線に直接供給される。尚、図８中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｒは読み出し電圧、Ｖｐは書き込み動作用の供給電圧（第１書き換え電圧の絶対値）、Ｖｅは消去動作用の供給電圧（第２書き換え電圧の絶対値）、Ｖｗｒは読み出し動作用の選択ワード線電圧、Ｖｗｐは書き込み動作用の選択ワード線電圧、Ｖｗｅは消去動作用の選択ワード線電圧である。尚、書き込み動作用の供給電圧（書き込み電圧）Ｖｐと消去動作用の供給電圧（消去電圧）Ｖｅが同電圧の場合には、両者は共通に利用可能であり、書き込み動作用の選択ワード線電圧Ｖｗｐと消去動作用の選択ワード線電圧Ｖｗｅが同電圧の場合には、両者は共通に利用可能である。
【００６８】
読み出し回路２４は、列デコーダ２１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路２５に転送し、データ線２７へ出力する。
【００６９】
次に、図７のステップ＃１０に示すメモリセルアレイ２０を一括消去動作単位として消去動作を行う場合の電圧印加条件について説明する。メモリセルアレイ２０を一括消去動作単位とする場合は、図９に示すように、全ワード線ＷＬ１〜ＷＬｍが選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｅ（例えば、３Ｖ）が印加される。また、全ビット線ＢＬ１〜ＢＬｎが選択ビット線として列デコーダ２１により選択され、０Ｖ（接地電圧Ｖｓｓ）が印加される。ソース線ＳＬには消去電圧Ｖｅ（例えば、３Ｖ）が印加される。これにより、各メモリセルの選択トランジスタは全てオン状態となり、ソース線ＳＬに印加された消去電圧Ｖｅが、選択トランジスタのゲート電圧（Ｖｗｅ）から選択トランジスタの閾値電圧（Ｖｔｈ）分を差し引いた電圧値（Ｖｗｅ−Ｖｔｈ）を上限として、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して０Ｖ（接地電圧Ｖｓｓ）が印加されるため、各メモリセルの可変抵抗素子の両端には、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加されることになり、実効的な閾値電圧（Ｖｔｈ）が０．５Ｖとすれば、可変抵抗素子の両端には、上部電極を基準として＋２．５Ｖ（第２書き換え電圧に相当）が印加されることになり、図２の電流−電圧特性の正極性側の特性に対応する第２書き換え動作が実行される。結果として、各メモリセルの可変抵抗素子の抵抗状態は第２状態（高抵抗状態）から第１状態（低抵抗状態）に変化し、一括消去動作が行われる。
【００７０】
ここで、選択ワード線電圧Ｖｗｅを消去電圧Ｖｅと閾値電圧（Ｖｔｈ）の合計より高く設定することで、可変抵抗素子の両端に消去電圧Ｖｅを印加することができる。従って、選択ワード線電圧Ｖｗｅが消去電圧Ｖｅと閾値電圧（Ｖｔｈ）の合計より低い場合には、各メモリセルの可変抵抗素子の両端に印加される実効的な消去電圧（第２書き換え電圧）が低下するため、当該第２書き換え電圧の低下を抑制する必要がある場合には、選択ワード線電圧Ｖｗｅを高電圧化するか、閾値電圧（Ｖｔｈ）の低電圧化を行う必要がある。従って、選択ワード線電圧Ｖｗｅを低電圧に維持し、且つ、オン状態での閾値電圧分の電圧低下を抑制するために、選択トランジスタの閾値電圧（Ｖｔｈ）をオフ状態（ゲート電圧が０Ｖ）でのオフリーク電流を十分に抑制できる範囲で出来る限り低電圧に設定するのが好ましい。本実施形態では、一例として、０．５Ｖ程度の閾値電圧を想定している。
【００７１】
また、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加することで、選択ワード線に接続する選択メモリセルの選択トランジスタだけがオン状態となり、可変抵抗素子の両端に上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ２０内の一部のメモリセルを１または複数の行単位で一括消去動作可能となる。尚、複数のワード線を任意に選択する場合には、行デコーダ２２に任意のワード線を複数選択する機能を追加すればよい。
【００７２】
更に、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の列単位で複数のメモリセルを一括消去動作する場合は、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ０Ｖ（接地電圧Ｖｓｓ）を印加し、その他の非選択ビット線には消去電圧Ｖｅを印加するかフローティング状態（高インピーダンス状態）とすることで、選択ビット線に接続する選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ２０内の一部のメモリセルを１または複数の列単位で一括消去動作可能となる。尚、複数のビット線を任意に選択する場合には、列デコーダ２１に任意のビット線を複数選択する機能を追加すればよい。
【００７３】
更に、メモリセルアレイ２０内の一部のメモリセルを一括消去動作の対象とする場合、例えば、１または複数の行及び列で規定される複数のメモリセルを一括消去動作する場合は、上述の要領で、一括消去動作の対象となっている行に対応する１または複数のワード線を選択し、選択されたワード線にのみ選択ワード線電圧Ｖｗｅを印加し、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）を印加し、更に、一括消去動作の対象となっている列に対応する１または複数のビット線を選択し、選択されたビット線にのみ０Ｖ（接地電圧Ｖｓｓ）を印加し、その他の非選択ビット線には消去電圧Ｖｅを印加するかフローティング状態とすることで、一括消去動作の対象となっている選択メモリセルの可変抵抗素子の両端にだけ、上部電極を基準として下部電極に正電圧（Ｖｗｅ−Ｖｔｈ）が印加され、メモリセルアレイ２０内の一部のメモリセルを一部の行及び列で規定して一括消去動作可能となる。
【００７４】
次に、図７のステップ＃１０に示す一括消去動作が終了すると、ステップ＃１１の消去ベリファイ動作が実行される。消去ベリファイ動作は、一括消去動作の対象となった複数のメモリセルに対して可変抵抗素子の抵抗状態が正しく第１状態となっているかを検証するための読み出し動作を行う。従って、単なる読み出し動作だけではなく、読み出したデータに対して期待値（抵抗状態が第１状態）との比較を行い、一括消去動作の対象となった全てのメモリセルが消去状態か否かを判定する。読み出し動作を行う場合の電圧印加条件については、後にまとめて説明する。
【００７５】
ここで、全てのメモリセルが消去状態である場合は（ステップ＃１１でＹＥＳ分岐）、ステップ＃１３の書き込み動作に移行する。しかし、全てのメモリセルが消去状態でない場合は（ステップ＃１１でＮＯ分岐）、ステップ＃１２の再消去動作に移行する。
【００７６】
ステップ＃１２の再消去動作では、ステップ＃１０と同じ一括消去動作を書き換え対象の全メモリセルに対して実行する。この場合、メモリセルアレイ２０を一括消去動作単位とする一括消去動作に代えて、ステップ＃１１の消去ベリファイ動作で未消去状態と判定された未消去メモリセルを含む、行単位或いは列単位の一括消去動作を実行しても構わない。一部のメモリセルに対する一括消去動作における電圧印加条件はステップ＃１０で説明したのと同じであり、重複する説明は割愛する。
【００７７】
再消去動作を１または複数の行単位で行う場合は、当該行単位でステップ＃１１の消去ベリファイ動作を行い、当該行単位内に未消去メモリセルが含まれる場合にのみ、当該行単位での再消去動作を実行し、順次、対象となる行単位を変更しながらステップ＃１１の消去ベリファイ動作とステップ＃１２の再消去動作をメモリセルアレイ２０の全ての行について行う。同様に、再消去動作を１または複数の列単位で行う場合は、当該列単位でステップ＃１１の消去ベリファイ動作を行い、当該列単位内に未消去メモリセルが含まれる場合にのみ、当該列単位での再消去動作を実行し、順次、対象となる列単位を変更しながらステップ＃１１の消去ベリファイ動作とステップ＃１２の再消去動作をメモリセルアレイ２０の全ての列について行う。
【００７８】
また、ステップ＃１２の再消去動作を、未消去と判定されたメモリセル単位で行うようにしても構わない。この場合、メモリセル単位でステップ＃１１の消去ベリファイ動作を行い、未消去状態と判定された場合にのみメモリセル単位での再消去動作を実行し、順次、対象となるメモリセルを変更しながら、ステップ＃１１の消去ベリファイ動作とステップ＃１２の再消去動作をメモリセルアレイ２０の全ての一括消去動作の対象メモリセルについて行う。
【００７９】
次に、図７のステップ＃１３に示すメモリセルアレイ２０内のメモリセルをメモリセル単位で個別に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件について説明する。単体のメモリセルを書き込み動作単位とする場合、図１０に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を個別書き込み動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、書き込み電圧Ｖｐ（例えば、３Ｖ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧Ｖｓｓ）が、オン状態の選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して書き込み電圧Ｖｐ（例えば、３Ｖ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に負電圧（−Ｖｗｐ＝−３Ｖ、負の第１書き換え電圧に相当）が印加されることになり、図２の電流−電圧特性の負極性側の特性に対応する第１書き換え動作が実行される。結果として、選択メモリセルＭ１１の可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化し、書き込み動作が行われる。
【００８０】
ここで、メモリセルアレイ２０内のメモリセルを、複数のメモリセル単位で同時に書き込み動作（第１書き換え動作）を行う場合の電圧印加条件については、書き込み動作単位のメモリセルが、同一行または同一列に配置されるようにすればよい。例えば、同一行において複数のメモリセル単位で同時に書き込み動作を行う場合には、個別書き込み動作と同様に、行デコーダ２２により選択された選択ワード線に所定の選択ワード線電圧Ｖｗｐ（例えば、３Ｖ）が印加され、その他の非選択ワード線には０Ｖ（接地電圧Ｖｓｓ）が印加される。また、書き込み動作単位の複数のメモリセルに接続する各ビット線が選択ビット線として列デコーダ２１により選択され、書き込み電圧Ｖｐ（例えば、３Ｖ）が印加され、その他の非選択ビット線はフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、書き込み動作単位の複数の選択メモリセルにのみ、上部電極を基準として下部電極に負電圧（−Ｖｗｐ＝−３Ｖ、負の第１書き換え電圧に相当）が印加されることになり、図２の電流−電圧特性の負極性側の特性に対応する第１書き換え動作が実行される。結果として、書き込み動作単位の複数の選択メモリセルの可変抵抗素子の抵抗状態が第１状態（低抵抗状態）から第２状態（高抵抗状態）へ変化し、書き込み動作が行われる。
【００８１】
複数のメモリセル単位で同時に書き込み動作（第１書き換え動作）を行う場合には、書き換え電流の大きい方の書き換え動作を同時に行うため、書き込み動作時における書き換え電流の供給能力が問題となる。従って、第１書き換え電圧をメモリセルアレイに供給する電源回路の電流供給能力は、同時に書き込み動作を行うメモリセル数の最大値で規定される第１メモリセル数に第１書き換え電流を乗じた電流値以上となるように予め設計しておく必要がある。ここで、一括消去動作時の最大メモリセル数で規定される第２メモリセル数と当該第１メモリセル数の関係について考察すれば、一つの電源回路で書き込み動作時の書き換え電流の供給と一括消去動作時の書き換え電流の供給を共通に行う場合には、第１メモリセル数に第１書き換え電流を乗じた電流値（書き込み動作時の総書き換え電流）と第２メモリセル数に第２書き換え電流を乗じた電流値（一括消去動作時の総書き換え電流）が略等しくなるように、第２メモリセル数と第１メモリセル数のメモリセル数比を規定することで、電源回路を一方の書き換え動作のために不必要に規模を拡大する必要がなく、チップサイズの増大を抑制して製造コストの低廉化を図ることが可能となる。
【００８２】
次に、図７のステップ＃１３に示す書き込み動作が終了すると、ステップ＃１４の書き込みベリファイ動作が実行される。書き込みベリファイ動作は、書き込み動作の対象となった選択メモリセルに対して可変抵抗素子の抵抗状態が正しく第２状態となっているかを検証するための読み出し動作を行う。従って、単なる読み出し動作だけではなく、読み出したデータに対して期待値（抵抗状態が第２状態）との比較を行い、書き込み動作の対象となった選択メモリセルが書き込み状態か否かを判定する。読み出し動作を行う場合の電圧印加条件については、後にまとめて説明する。
【００８３】
ここで、選択メモリセルが書き込み状態である場合は（ステップ＃１４でＹＥＳ分岐）、ステップ＃１６に移行して、全ての書き込み動作の対象となったメモリセルの書き込み動作が終了したか否かの判定を行い、全ての書き込み動作の対象となったメモリセルの書き込み動作が終了していれば（ＹＥＳ分岐）、一連の書き換え動作を終了する。全ての書き込み動作の対象となったメモリセルの書き込み動作が終了していなければ（ＮＯ分岐）、書き込み対象の選択メモリセルを変更して、ステップ＃１３の書き込み動作を繰り返す。しかし、ステップ＃１４で選択メモリセルが書き込み状態でない場合は（ステップ＃１４でＮＯ分岐）、ステップ＃１５の再書き込み動作に移行する。ステップ＃１５の再書き込み動作では、ステップ＃１３と同じ書き込み動作を同じ選択メモリセルに対して再度実行する。
【００８４】
次に、メモリセルアレイ２０内のメモリセルに対してメモリセル単位で個別に読み出し動作を行う場合の電圧印加条件について説明する。単体のメモリセルを読み出し動作単位とする場合、図１１に示すように、例えば、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルＭ１１を読み出し動作の対象とする場合には、ワード線ＷＬ１が選択ワード線として行デコーダ２２により選択され、所定の選択ワード線電圧Ｖｗｒ（例えば、１Ｖ）が印加され、その他の非選択ワード線ＷＬ２〜ＷＬｍには０Ｖ（接地電圧Ｖｓｓ）が印加される。また、ビット線ＢＬ１が選択ビット線として列デコーダ２１により選択され、読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加され、その他の非選択ビット線ＢＬ２〜ＢＬｎはフローティング状態（高インピーダンス状態）とする。ソース線ＳＬには０Ｖ（接地電圧Ｖｓｓ）が印加される。これにより、選択メモリセルＭ１１の選択トランジスタはオン状態となり、ソース線ＳＬに印加された０Ｖ（接地電圧Ｖｓｓ）が、選択トランジスタを介して可変抵抗素子の下部電極に印加され、同時に、可変抵抗素子の上部電極にはビット線ＢＬ１を介して読み出し電圧Ｖｒ（例えば、０．５Ｖ）が印加されるため、選択メモリセルＭ１１の可変抵抗素子の両端にのみ、上部電極を基準として下部電極に負電圧（−Ｖｒ＝−０．５Ｖ）が印加されることになり、選択メモリセルＭ１１の可変抵抗素子には、上部電極から下部電極に向けて当該可変抵抗素子の抵抗状態に応じた読み出し電流が流れる。従って、当該読み出し電流が選択ビット線ＢＬ１からソース線ＳＬに流れるため、列デコーダ２１を介して当該読み出し電流を読み出し回路２４にて検出することで、選択メモリセルＭ１１の記憶データを読み出すことができる。尚、本読み出し動作の電圧印加条件は、消去動作及び書き込み動作に付随する検証動作（ベリファイ動作）にも同様に適用可能である。
【００８５】
ここで、注目すべきは、読み出し動作時の可変抵抗素子の両端に印加される読み出し電圧の極性と、書き換え電流の大きい方の書き換え動作である書き込み動作時の可変抵抗素子の両端に印加される第１書き換え電圧の極性が同じとなるため、可変抵抗素子の両端に印加される電圧値は異なるものの、逆極性で電圧印加する場合に比べて抵抗状態の違いに応じた大きな読み出し電流差が得られることになり、読み出し動作マージンを大きくすることができる。
【００８６】
〈第２実施形態〉
次に、本発明装置及び本発明方法の第２実施形態について説明する。具体的には、本発明方法の書き換え制御手順が、第１実施形態の制御手順の図７に示すステップ＃１０の一括消去動作を実行する前に、一括消去動作の対象となりメモリセルの抵抗状態を全て第２状態に揃える前処理動作を追加した実施形態について説明する。尚、第２実施形態の本発明装置は、制御回路２５の行う一連の書き換え制御手順に上記前処理動作が追加されている点で相違する以外は、第１実施形態の構成と同じであるので、重複する説明は割愛する。
【００８７】
上記第１実施形態では、データの書き換え動作は、先ず、書き換え対象の複数のメモリセルの全数に対して一括して消去動作を行った後、或いは、書き換え対象の複数のメモリセルの一部に対して一括して消去動作を繰り返し順番に行った後、書き込み状態にしたいメモリセルに対してのみ書き込み動作を行う場合について説明した。しかし、書き換え対象の複数のメモリセルの一括消去動作前の記憶状態（可変抵抗素子の抵抗状態）は必ずしも一様ではない。従って、メモリセルの可変抵抗素子の消去特性によっては、初期の抵抗状態の異なる複数の可変抵抗素子に同じ消去動作条件で電圧印加を行った場合の各可変抵抗素子の消去状態（電気抵抗が第１状態）にバラツキが発生し、当該バラツキのある消去状態から書き込み動作を行うと、更に、書き込み動作後の書き込み状態（電気抵抗が第２状態）にバラツキが重畳的に発生する虞があり、一連の書き換え動作後の通常の読み出し動作に影響を与える可能性がある。
【００８８】
本第２実施形態では、図１２に示すように、可変抵抗素子の消去状態の上記バラツキを抑制するために、一括消去動作前に、既に消去状態にあるメモリセルを読み出し動作によって検出して（ステップ＃２０）、消去状態にあるメモリセルに対して予備的な書き込み動作を行う（ステップ＃２１）。当該予備的な書き込み動作後に、ステップ＃２０の読み出し動作と実質的に同じ書き込みベリファイ動作を行い（ステップ＃２２）、書き込み状態に達していないメモリセルについては再度ステップ＃２１の予備的な書き込み動作を書き込み状態に達するまで繰り返し、当該処理を全ての消去状態にあったメモリセルに対して実行する（ステップ＃２３）。全ての消去状態にあったメモリセルに対して予備的な書き込み動作が終了すると（ステップ＃２３のＹＥＳ分岐）、図７に示す一括消去動作（＃１０）に移行する。また、ステップ＃２０とステップ＃２２の読み出し動作と書き込みベリファイ動作については、第１実施形態で説明した読み出し動作と同じである。
【００８９】
ここで、ステップ＃２１の予備的な書き込み動作については、必ずしもメモリセル単位で個別に実行する必要はなく、例えば、同じワード線上にある消去状態のメモリセルを同時に書き込み動作の対象としても構わない。この場合、図１０に示す電圧印加条件（第１実施形態の場合）において、例えば、列デコーダ２１により選択される選択ビット線を複数にすればよく、列デコーダ２１に任意のビット線を複数選択する機能を追加すればよい。
【００９０】
〈別実施形態〉
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００９１】
〈１〉上記各実施形態において、メモリセル１０及びメモリセルアレイ２０の概略の平面構成と断面構成は、図４と図５に示す構成のものを想定したが、メモリセル１０及びメモリセルアレイ２０の構成は、これらの構成に限定されるものではない。例えば、選択トランジスタ１２の不純物拡散層３５の上部に形成されるコンタクトホール３７が、ソース線ではなく、列方向（Ｙ方向）に延伸するビット線ＢＬ（ＢＬ１〜ＢＬｎ）に接続し、逆に、可変抵抗素子１１の上部電極１５が、行方向（Ｘ方向）または列方向（Ｙ方向）に延伸して、ソース線ＳＬを構成する実施の形態であっても構わない。この場合、メモリセルアレイ２０の等価回路の一例として、図３に示すようになる。また、ソース線ＳＬとビット線ＢＬ間に印加される電圧極性が、可変抵抗素子１１の上部電極１５と下部電極１３間において、上記各実施形態とは反転するため注意を要する。つまり、各ワード線ＷＬ１〜ＷＬｍ、各ビット線ＢＬ１〜ＢＬｎ、及び、ソース線ＳＬへの電圧印加は、メモリセルアレイの全メモリセルに対する一括消去動作では、図１３に示すような電圧印加条件となり、メモリセルＭ１１を選択メモリセルとする書き込み動作では、図１４に示すような電圧印加条件となり、メモリセルＭ１１を選択メモリセルとする読み出し動作では、図１５に示すような電圧印加条件となる。何れの動作においても、各ビット線ＢＬ１〜ＢＬｎに印加する電圧（消去動作）または選択ビット線ＢＬ１に印加する電圧（書き込み動作、読み出し動作）と、ソース線ＳＬに印加する電圧が、上記第１実施形態の電圧印加条件と比べて、相互に入れ替わった関係となっており、その他の電圧印加条件は第１実施形態の場合と同じである。
【００９２】
〈２〉上記各実施形態では、説明の簡単のため、メモリセルアレイ２０が１つの場合について例示的に説明したが、メモリセルアレイ２０の個数は、１つに限定されるものではなく、複数であっても構わず、本発明における書き換え時間短縮の効果は、メモリセルアレイ２０毎に有効である。また、一括消去動作は、複数のメモリセルアレイを対象として実行しても構わない。
【００９３】
〈３〉上記各実施形態では、２端子間の導通状態をオンオフ可能なスイッチ素子の一例として、３端子スイッチ素子であるソース・ドレイン間の導通状態を制御可能なＭＯＳＦＥＴで構成された選択トランジスタを使用したが、スイッチ素子はＭＯＳＦＥＴに限定されるものではなく、他の３端子スイッチ素子或いは２端子スイッチ素子（例えば、ダイオード等）を使用してもよい。メモリセルのアドレスを選択することで選択メモリセル及び非選択メモリセルの各スイッチ素子の各端子に所定の電位配置が実現されることで対応するスイッチ素子の導通がオン及びオフし、所定のメモリセル内の可変抵抗素子の両端に所望の電圧を印加できる手段を有することができれば、スイッチ素子の端子数や構造、及び、スイッチ素子と可変抵抗素子間の電気的接続を制限するものではない。
【００９４】
例えば、スイッチ素子としてダイオードを使用する場合でも、適切な電位配置を用いることで本発明の効果を同様に得ることができる。但し、ダイオードを使用する場合には、書き換え電位差としては同極性のものを使用することに限定されるという制限が伴う。
【００９５】
〈４〉上記各実施形態における、書き換え動作（消去動作、書き込み動作）の動作手順、各動作手順での具体的な電位配置等の情報は、本発明装置内の制御回路のメモリ内にソフトウェアプログラムとしてソフト的に保存されていても、制御回路内の具体的な回路の結線状態としてハード的に保存されていても構わない。或いは、当該情報が本発明装置の外部の制御システムに保存されていても、本発明装置が同様の書き込み手順で動作することが可能であれば、書き換え動作の制御手段は、特定の制御方法に限定されるものではない。
【産業上の利用可能性】
【００９６】
本発明に係る半導体記憶装置は、電圧印加による電気抵抗の変化により情報を記憶可能な可変抵抗素子とスイッチ素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に利用可能であり、メモリセルアレイに対するデータの書き換え動作の高速化に有用である。
【図面の簡単な説明】
【００９７】
【図１】本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの一構成例を模式的に示す回路図
【図２】本発明に係る半導体記憶装置の一実施形態におけるメモリセルに使用する可変抵抗素子の非対称な書き換え電流特性の一例を模式的に示す電流−電圧特性図
【図３】本発明に係る半導体記憶装置の一実施形態におけるメモリセルアレイの別の構成例を模式的に示す回路図
【図４】本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の平面構成を模式的に示す概略平面図
【図５】本発明に係る半導体記憶装置の一実施形態で使用されるメモリセル及びメモリセルアレイの概略の断面構成を模式的に示す概略断面図
【図６】本発明に係る半導体記憶装置の一実施形態で使用される可変抵抗素子の書き換え特性の一例を示す図
【図７】本発明に係る半導体記憶装置の書き換え方法の第１実施形態におけるデータの書き換え動作の処理手順を示すフローチャート
【図８】本発明に係る半導体記憶装置の一実施形態における概略の構成を示すブロック図
【図９】本発明に係る半導体記憶装置の一実施形態における一括消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図
【図１０】本発明に係る半導体記憶装置の一実施形態における書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図
【図１１】本発明に係る半導体記憶装置の一実施形態における読み出し動作を行う場合の電圧印加条件を示す図
【図１２】本発明に係る半導体記憶装置の書き換え方法の第２実施形態における前処理動作の処理手順を示すフローチャート
【図１３】本発明に係る半導体記憶装置の別実施形態における一括消去動作（第２書き換え動作）を行う場合の電圧印加条件を示す図
【図１４】本発明に係る半導体記憶装置の別実施形態における書き込み動作（第１書き換え動作）を行う場合の電圧印加条件を示す図
【図１５】本発明に係る半導体記憶装置の別実施形態における読み出し動作を行う場合の電圧印加条件を示す図
【符号の説明】
【００９８】
１０：  メモリセル
１１：  可変抵抗素子
１２：  選択トランジスタ（スイッチ素子）
１３：  下部電極
１４：  可変抵抗体
１５：  上部電極
２０：  メモリセルアレイ
２１：  列デコーダ
２２：  行デコーダ
２３：  電圧スイッチ回路
２４：  読み出し回路
２５：  制御回路
２６：  アドレス線
２７：  データ線
２８：  制御信号線
３０：  半導体基板
３１：  素子分離膜
３２：  ゲート絶縁膜
３３：  ゲート電極
３４：  チャネル領域
３５，３６：  不純物拡散層
３７，３８：  コンタクトホール
Ｍ１１：個別書き込み動作または読み出し動作対象の選択メモリセル
ＢＬ，ＢＬ１〜ＢＬｎ：  ビット線
ＳＬ：  ソース線
ＷＬ，ＷＬ１〜ＷＬｍ：  ワード線
Ｖｃｃ：電源電圧
Ｖｓｓ：接地電圧
Ｖｒ：  読み出し電圧
Ｖｐ：  書き込み電圧（第１書き換え電圧の絶対値）
Ｖｅ：  消去電圧（第２書き換え電圧の絶対値）
Ｖｗｒ：読み出し動作用の選択ワード線電圧
Ｖｗｐ：書き込み動作用の選択ワード線電圧
Ｖｗｅ：消去動作用の選択ワード線電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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