(57)【要約】【課題】半導体基板上に設けられる層構造を平坦化しやすく、しかも、半導体素子部の素子構造とＭＥＭＳ構造体の相互間の影響を受けにくい構造を実現する。【解決手段】本発明のＭＥＭＳ・半導体複合回路は、半導体基板１０と、該半導体基板の表層部に設けられたＭＥＭＳ構造体３０Ｓ及び半導体素子部２０とを有し、前記半導体基板の前記表層部には、前記ＭＥＭＳ構造体の前記半導体基板に対する素子分離を行うための表面凹部及びその内部に配置された絶縁体よりなるＭＥＭＳトレンチ構造３１と、前記半導体素子部の素子分離を行うための素子境界部に設けられた表面溝及びその内部に配置された絶縁体よりなる境界トレンチ構造２１とが形成され、前記ＭＥＭＳトレンチ構造内の前記絶縁体３１ｄの表面３２ａは前記半導体基板の基板表面１０ａより低く構成され、該絶縁体の表面上に前記ＭＥＭＳ構造体が形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子部と、を有するＭＥＭＳ・半導体複合回路において、
前記半導体基板の前記表層部には、前記ＭＥＭＳ構造体の前記半導体基板に対する素子分離を行うための表面凹部及びその内部に配置された絶縁体よりなるＭＥＭＳトレンチ構造と、前記半導体素子部の素子分離を行うための素子境界部に設けられた表面溝及びその内部に配置された絶縁体よりなる境界トレンチ構造とが形成され、
前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面は前記半導体基板の基板表面より低く構成され、該絶縁体の表面上に前記ＭＥＭＳ構造体が形成されていることを特徴とするＭＥＭＳ・半導体複合回路。
【請求項２】
半導体基板と、該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子部と、を有するＭＥＭＳ・半導体複合回路の製造方法において、
前記半導体基板の前記表層部に、前記ＭＥＭＳ構造体の前記半導体基板に対する素子分離を行うための表面凹部及びその内部に配置された絶縁体よりなり、該絶縁体の表面が前記半導体基板の表面より低く構成されたＭＥＭＳトレンチ構造を形成すると同時に、前記半導体素子部の素子分離を行うための素子境界部に設けられた表面溝及びその内部に配置された絶縁体よりなる境界トレンチ構造を形成するトレンチ形成工程と、
前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面上に前記ＭＥＭＳ構造体を形成するＭＥＭＳ形成工程と、
を具備することを特徴とするＭＥＭＳ・半導体複合回路の製造方法。
【請求項３】
前記トレンチ形成工程では、前記ＭＥＭＳトレンチ構造の前記表面凹部及び前記絶縁体並びに前記境界トレンチ構造の前記表面溝及び前記絶縁体を形成する段階と、前記ＭＥＭＳトレンチ構造、前記境界トレンチ構造及びその他の前記半導体基板の表面を平坦化する段階と、前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面を前記半導体基板の表面より低く加工する段階とが順次に実施されることを特徴とする請求項２に記載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項４】
前記トレンチ形成工程では、前記ＭＥＭＳ構造体の厚みの一部に相当する分だけ、前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面が前記半導体基板の表面より低く形成されることを特徴とする請求項２又は３に記載のＭＥＭＳ・半導体複合回路の製造方法。
【請求項５】
前記ＭＥＭＳ構造体が上部構造体と下部構造体で形成され、前記下部構造体の上面位置が前記基板表面と同じ高さに設定されている請求項１記載のＭＥＭＳ・半導体複合回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＥＭＳ・半導体複合回路及びその製造方法に係り、特に、ＭＥＭＳ素子と半導体回路とを一体化する場合に好適な製造技術に関する。
【背景技術】
【０００２】
一般に、ＭＥＭＳ構造体と半導体回路を半導体基板上に半導体製造技術を用いて形成する場合、ＭＥＭＳ構造体と基板との間の寄生容量を低減するために、ＭＥＭＳ構造体の下部構造と、基板との電気的アイソレーションを行う絶縁膜を形成する必要がある。このような電気的アイソレーション用の絶縁膜としては、例えば、ＬＯＣＯＳフィールド酸化膜を用いる場合がある（例えば、以下の特許文献１参照）。また、絶縁膜付き半導体基板を用い、その絶縁膜上にＭＥＭＳ構造体の下部構造を形成し、さらに基板上に形成した層間絶縁膜に孔を形成し、この孔内にＭＥＭＳ構造体の上部構造を凹状に形成する場合もある（例えば、以下の特許文献２参照）。
【特許文献１】特表２００４−５２６２９９号公報
【特許文献２】特開２００４−１８１５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前述の従来の製造方法では、半導体基板上に絶縁膜を形成し、その上にＭＥＭＳ構造体を形成するようにしているため、半導体基板の表層部に形成される半導体素子部（ＭＯＳトランジスタ等の素子構造やこれらが集合したＣＭＯＳ等の半導体回路構造）よりも上層にＭＥＭＳ構造が配置されることとなることから、半導体基板上に形成される層構造の平坦化が難しく、上層に形成される配線や層間絶縁膜の被覆性が悪化し、断線等を引き起こすという問題点がある。また、先に形成された半導体素子部の素子構造が、後に行われるＭＥＭＳ構造体の形成工程による処理、例えば加熱処理で影響を受けることにより、特性変化を生ずるという問題点もある。
【０００４】
そこで、本発明は上記問題点を解決するものであり、その課題は、半導体基板上に設けられる層構造を平坦化しやすく、しかも、半導体素子部の素子構造とＭＥＭＳ構造体の相互間の影響を受けにくい構造を実現することにより、ＭＥＭＳ構造体と半導体素子部とを一体化したＭＥＭＳ・半導体複合回路を支障なく提供することにある。また、ＭＥＭＳ・半導体複合回路の構成を簡易な製造工程により低コストで製造できる方法を提供することにある。
【課題を解決するための手段】
【０００５】
斯かる実情に鑑み、本発明のＭＥＭＳ・半導体複合回路は、半導体基板と、該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子部と、を有するＭＥＭＳ・半導体複合回路において、前記半導体基板の前記表層部には、前記ＭＥＭＳ構造体の前記半導体基板に対する素子分離を行うための表面凹部及びその内部に配置された絶縁体よりなるＭＥＭＳトレンチ構造と、前記半導体素子部の素子分離を行うための素子境界部に設けられた表面溝及びその内部に配置された絶縁体よりなる境界トレンチ構造とが形成され、前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面は前記半導体基板の基板表面より低く構成され、該絶縁体の表面上に前記ＭＥＭＳ構造体が形成されていることを特徴とする。
【０００６】
本発明によれば、ＭＥＭＳ構造体がＭＥＭＳトレンチ構造上に形成されることにより、半導体基板とのアイソレーションを容易に行うことができるとともに、ＭＥＭＳトレンチ構造内の絶縁体の表面が基板表面よりも低く形成されていることにより、基板上に構成される層構造の平坦化を容易に実現することができる。また、ＭＥＭＳ構造体と半導体素子部との素子分離がＭＥＭＳトレンチ構造だけではなく境界トレンチ構造によってもなされるので、ＭＥＭＳトレンチ構造内の絶縁体表面を低く構成しても素子分離効果を確保することができる。
【０００７】
また、本発明のＭＥＭＳ・半導体複合回路の製造方法は、半導体基板と、該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子部と、を有するＭＥＭＳ・半導体複合回路の製造方法において、前記半導体基板の前記表層部のうち、前記ＭＥＭＳ構造体が形成される平面範囲であるＭＥＭＳ領域に、前記ＭＥＭＳ構造体の前記半導体基板に対する素子分離を行うための表面凹部及びその内部に配置された絶縁体よりなり、該絶縁体の表面が前記半導体基板の表面より低く構成されたＭＥＭＳトレンチ構造を形成すると同時に、前記半導体素子部の素子分離を行うための素子境界部に設けられた表面溝及びその内部に配置された絶縁体よりなる境界トレンチ構造を形成するトレンチ形成工程と、前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面上に前記ＭＥＭＳ構造体を形成するＭＥＭＳ形成工程と、を具備することを特徴とする。
【０００８】
本発明によれば、ＭＥＭＳトレンチ構造と境界トレンチ構造をトレンチ形成工程において同時に形成することにより、工程数を増加させずに素子間の電気的アイソレーションと同時にＭＥＭＳ構造体と基板との間のアイソレーションを実現できる。特に、ＭＥＭＳ構造体と半導体素子部との素子分離がＭＥＭＳトレンチ構造だけでなく境界トレンチ構造によってもなされるので、ＭＥＭＳ構造体内の絶縁体表面が低く構成されていても、素子分離効果を確保できる。さらに、ＭＥＭＳトレンチ構造内の絶縁体表面が低く構成されることで、ＭＥＭＳ構造体を基板表面より低い面上に形成できるため、基板上の層構造を容易に平坦化することが可能になる。したがって、各層の被覆性を確保でき、配線の段線等を防止できるとともに、基板上のＭＥＭＳ領域と半導体素子部とで容易に配線や層間絶縁膜等の層構造を共通化できるため、ＭＥＭＳ素子と半導体回路との一体化が可能になる。
【０００９】
本発明において、前記トレンチ形成工程では、前記ＭＥＭＳトレンチ構造の前記表面凹部及び前記絶縁体並びに前記境界トレンチ構造の前記表面溝及び前記絶縁体を形成する段階と、前記ＭＥＭＳトレンチ構造、前記境界トレンチ構造及びその他の前記半導体基板の表面を平坦化する段階と、前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面を前記半導体基板の表面より低く加工する段階とが順次に実施されることが好ましい。これによれば、ＭＥＭＳトレンチ構造及び境界トレンチ構造の表面が一旦平坦化されることにより、その後に加工されるＭＥＭＳトレンチ構造内の絶縁体表面の深さが正確に設定でき、また、基板表面の平坦性も向上するため、これらの上に形成されるＭＥＭＳ構造体や半導体素子部の構造を確実に形成できるとともに、上層構造のさらなる平坦化を容易に図ることが可能になる。なお、上記の平坦化する段階では、前記ＭＥＭＳトレンチ構造、前記境界トレンチ構造及びその他の前記半導体基板の表面に化学的機械研摩（Chemical Mechanical polishing）処理が施されることが好ましい。
【００１０】
本発明において、前記トレンチ形成工程では、前記ＭＥＭＳ構造体の厚みの一部に相当する分だけ、前記ＭＥＭＳトレンチ構造内の前記絶縁体の表面が前記半導体基板の表面より低く形成されることが好ましい。これによれば、ＭＥＭＳ構造体の厚みの一部に相当する分だけＭＥＭＳトレンチ構造内の絶縁体表面が低く形成されるため、基板上の層構造の平坦化と、ＭＥＭＳ構造体と基板との素子分離性の向上或いはトレンチ形成工程の工程時間の削減とを両立させることができる。
【００１１】
本発明のＭＥＭＳ・半導体複合回路は、前記ＭＥＭＳ構造体が上部構造体と下部構造体で形成され、前記下部構造体の上面位置が前記基板表面と同じ高さに設定されていることが好ましい。
これによれば、基板上の層構造の平坦化と、ＭＥＭＳ構造体と基板との素子分離性の向上或いはトレンチ形成工程の工程時間の削減とを両立させることができる。
【発明を実施するための最良の形態】
【００１２】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１乃至図８は本実施形態に係るＭＥＭＳ・半導体複合回路の製造工程を簡略化して示す概略工程図である。
【００１３】
図１に示す半導体基板１０は例えば数百μｍ程度の厚みを有するウエハであり、本実施形態ではシリコン単結晶等で構成される。ただし、本発明においては半導体基板としてＧａＡｓ等の化合物半導体で構成される基板を用いても構わない。この半導体基板１０の表層部にはトレンチ構造２１，３１が形成される。トレンチ構造２１，３１は、半導体基板１０の表面１０ａに表面溝２１ａ、表面凹部３１ａを形成し、この表面溝２１ａ、表面凹部３１ａ内に絶縁層２１ｂ、３１ｂを充填してなるものである。例えば、上記の表面溝２１ａ、表面凹部３１ａをエッチング（例えばドライエッチング）で形成し、その後、表面溝２１ａ、表面凹部３１ａの内部に酸化シリコン等よりなる絶縁層を形成する。
【００１４】
トレンチ構造２１，３１を形成した後の表面の平坦性を高める場合には、表面溝２１ａ及び表面凹部３１ａを形成した後に半導体基板１０の表面１０ａ上にＣＶＤ法等により酸化シリコン等の絶縁層を形成し、その後、基板の表面を平坦化（研摩）することにより上記の絶縁層を表面溝２１ａ及び表面凹部３１ａ内にのみ残すことで、上記絶縁層２１ｂ、３１ｂが形成される。上記の平坦化（研摩）処理としては、化学研摩作用と機械研摩作用とを併用した化学的機械研摩処理を用いることが好ましい。
【００１５】
ここで、トレンチ構造の表面凹部若しくは表面溝の深さは一般的に１〜５μｍの範囲であり、特に、２〜３μｍ程度であることが好ましい。
【００１６】
なお、トレンチ構造２１は、半導体素子部２０に設けられる後述する半導体素子を素子分離するために、素子境界部（ＭＥＭＳ素子と半導体素子との間、或いは、半導体素子間）に形成される上記境界トレンチ構造であり、トレンチ構造３１は、ＭＥＭＳ領域３０内において後述するＭＥＭＳ構造体３０Ｓを半導体基板１０に対して素子分離するための上記ＭＥＭＳトレンチ構造である。ここで、本実施形態では、上記の平坦化（研摩）処理により、半導体基板１０の表面１０ａと、トレンチ構造２１の絶縁層２１ｂの表面２１ｃと、トレンチ構造３１の絶縁層３１ｂの表面３１ｃとは同一高さとなるように形成される。
【００１７】
次に、図２に示すように、トレンチ構造３１では、上記絶縁層３１ｂの表面３１ｃがＨＦやＢＨＦ等のエッチング液を用いてエッチングされ、十分に深くなったところで、その上に窒化シリコン等で構成される絶縁層３２が形成される。ここで、絶縁層３２の表面３２ａは半導体基板１０の表面１０ａよりも低く形成される（以上、トレンチ形成工程）。ここで、表面３２ａは基板表面１０ａよりも０．３〜２．０μｍ程度低くなるように構成される。特に、表面３２ａが基板表面１０ａより０．５〜１．５μｍ程度低くなっていることが好ましい。
【００１８】
なお、上記の絶縁層３２は絶縁層３１ｂとともにトレンチ構造３１内に配置される絶縁体３１ｄを構成する。ただし、この絶縁層３２は後述するリリース工程においてエッチングストップ層として機能するものであり、絶縁層３１ｂが犠牲層となる絶縁膜１１と選択的にエッチングできる素材であるなど、ＭＥＭＳ構造体のリリースに支障がなければ、上記絶縁体３１ｄを絶縁層３１ｂのみで構成してもよい。
【００１９】
さらに、図３に示すように、上記絶縁層３２上には導電性ポリシリコン等により下部構造層３３が形成され、パターニング処理により第１電極層３３ａと第２電極層３３ｂとに分割される。これらの下部構造層３３の上面位置は、上記表面３２ａが基板表面１０ａよりも低くなっていることにより基板表面１０ａよりも大きく上方へ突出することがなく、好ましくは基板表面１０ａと同じ高さに、或いは、基板表面１０ａよりも低くなるように設定される。
【００２０】
図示例では、ＭＥＭＳ構造体３０Ｓの厚みの一部（下部）がトレンチ構造３１内に配置されており、その結果、ＭＥＭＳ構造体３０Ｓの厚みの残部（上部）のみが基板表面１０ａよりも上に突出している。このようにすると、ＭＥＭＳ構造体３０Ｓの下方にある絶縁体３１ｄの厚みを或る程度維持しつつ、ＭＥＭＳ構造体３０Ｓの基板表面１０ａよりの突出量も或る程度に抑制することができる。ただし、トレンチ構造３１の深さをＭＥＭＳ構造体３０Ｓの厚みより大きくし、トレンチ構造３１内の絶縁体表面上にＭＥＭＳ構造体３０Ｓを形成しても、当該ＭＥＭＳ構造体３０Ｓの上部が基板表面１０ａより上方へ突出しないように構成しても構わない。このようにすれば、トレンチ構造３１を深くする必要があるため手間がかかる反面、半導体基板１０上の層構造の平坦化がきわめて容易に実現できる。
【００２１】
次に、ＰＳＧその他の酸化シリコン等よりなる絶縁膜１１が形成され、この絶縁膜１１は上記基板表面１０ａ上とともに、上記の下部構造層３３上にも形成される。その後、パターニング処理により絶縁膜１１の上記第２電極層３３ｂ上にある部分が除去されて開口部となり、しかる後に、導電性ポリシリコン等により上部構造層３４が形成され、パターニングされる。上部構造層３４は上記開口部を通して第２電極層３３ｂと接続される。ここで、下部構造層３３及び上部構造層３４はＭＥＭＳ構造体３０Ｓを構成する（以上、ＭＥＭＳ形成工程）。ここで、下部構造層３３及び上部構造層３４の厚みはそれぞれ０．５〜１．５μｍ程度である。
【００２２】
一方、半導体素子部２０では、トレンチ構造２１で素子分離された領域において、例えば、ゲート絶縁膜２２が形成された後、その上にゲート電極２３が形成され、その後、イオン注入等により半導体基板１０の表層部に不純物が注入されてソース領域２４ａ及びドレイン領域２４ｂが形成され、これによってＭＯＳトランジスタからなる半導体素子２０Ｓが形成される（半導体素子形成工程）。なお、図示例の半導体素子部２０では単一の半導体素子２０Ｓ（トランジスタ構造）のみを示してあるが、複数の半導体素子２０Ｓを有する半導体回路、例えば、ＣＭＯＳ回路等を構成してもよい。
【００２３】
本実施形態においては、半導体素子部２０に設けられる半導体素子２０Ｓと、ＭＥＭＳ領域３０に設けられるＭＥＭＳ構造体３０Ｓとを同時並行して形成してもよく、半導体素子２０Ｓを先に形成してもよいが、半導体素子２０Ｓの特性がＭＥＭＳ構造体３０Ｓの形成工程による影響を受けて特性が変化しないように、半導体素子２０ＳをＭＥＭＳ構造体３０Ｓが形成された後に形成することが好ましい。これは、例えば、ＭＥＭＳ構造体３０Ｓの形成プロセスにおいて下部構造層３３（３３ａ，３３ｂ）や上部構造層３４を形成する際にドーピング処理、アニール処理、高温での成膜処理等を要する場合には、このドーピング処理、アニール処理、成膜処理等による加熱によって半導体素子２０Ｓの特性が影響を受ける虞があるからである。
【００２４】
その後、上記ＭＥＭＳ構造体３０Ｓ及び半導体素子２０Ｓ上に層間絶縁膜１２を形成する。この層間絶縁膜１２はスパッタリング法やＣＶＤ法などで形成することができる。ここで、層間絶縁膜１２を形成した後に、表面の平坦化処理を実施し、例えば化学的機械研摩処理により層間絶縁膜１２の表面を平坦に加工してもよい。このようにすると、層間絶縁膜１２より上層の構造にＭＥＭＳ構造体３０Ｓによる段差の影響を与えないようにすることができる。層間絶縁膜１２の厚みは、ＭＥＭＳ構造体３０Ｓの基板表面１０ａに対する上方突出分を十分に被覆することができるだけの値に設定される。例えば、上方突出分が例えば１．０〜１．５μｍであれば、層間絶縁膜１２の厚みは少なくともそれらより０．５μｍ程度厚く、例えば１．５〜２．０μｍ程度とすることが好ましい。
【００２５】
次に、図４に示すように、上記層間絶縁膜１２に開口部１２ａを形成した後、アルミニウム等により配線層１３を形成する。この配線層１３は、上記開口部１２ａを介して下層に形成されたＭＥＭＳ構造体３０Ｓや半導体素子２０と導電接続される。なお、図示例では配線層１３によりＭＥＭＳ構造体３０Ｓと半導体素子２０Ｓとが導電接続されているが、本発明はこのような態様に限定されるものではない。
【００２６】
その後、図５に示すように、配線層１３上にさらに層間絶縁膜１４を形成し、この層間絶縁膜１４に開口部１４ａを形成して、その上に配線層１５を形成する。この配線層１５は開口部１４ａを通して下層の配線層１３に導電接続されている。なお、上記層間絶縁膜１２、配線層１３、層間絶縁膜１４、配線層１５といった絶縁膜と配線の積層構造は、それぞれ絶縁膜と配線が一層ずつの２層構造であってもよく、また、それぞれ２以上の任意数の層が交互に積層されていても構わない。
【００２７】
次に、図６に示すように、層間絶縁膜１４及び配線層１５上に表面保護膜１６を形成する。表面保護膜１６は例えば窒化シリコン等で構成される。そして、この表面保護膜１６を部分的に開口して開口部１６ａを形成し、開口部１６ａを通して配線層１５の一部が露出することによって接続パッドが形成される。また、表面保護膜１６だけでなく、その下層の層間絶縁膜１２，１４をも除去することで開口凹部Ｐを形成する。この開口凹部Ｐを形成する工程は、上記ＭＥＭＳ構造体３０Ｓの周囲の絶縁層を除去して動作可能に構成するためのリリース工程を可能にするために、予め不要な上層構造を除去して開口させておく開口工程である。
【００２８】
その後、図７に示すように、リリース工程として、緩衝弗酸（ＢＨＦ）等よりなるエッチング液を用いて開口凹部Ｐ内をエッチングし、上部構造層３４の周囲の絶縁膜１１及び層間絶縁膜１２を除去することにより、ＭＥＭＳ構造体３０Ｓを動作（変形）可能に構成するとともに、下部構造層３３と上部構造層３４とを空間を隔てて対向させる。このリリース工程では、ＭＥＭＳ構造体３０Ｓの構造や機能に応じて不要部分が除去されればよいので、図示例の場合に限定されるものではない。例えば、櫛歯状の一対の電極が基板上において支持ビームによって移動可能に支持されている構造であれば、一対の電極間及びこれらの電極と下地面との間に酸化シリコン等よりなる犠牲層を形成しておき、この犠牲層をリリース工程で除去すればよい。これによって、ＭＥＭＳ構造体３０Ｓは、半導体基板１０の上方に形成された開口空間Ｓ内に配置された状態となる。
【００２９】
最後に、図８に示すように、必要に応じてＭＥＭＳ構造体３０Ｓが配置される開口空間Ｓを封止材１７で閉鎖する。封止材１７は有機樹脂や無機ガラス材等で構成できる。ここで、開口空間Ｓが減圧された後に封止材１７によって減圧状態（真空状態）で閉鎖されてもよく、常圧状態で閉鎖されてもよい。
【００３０】
以上説明した本実施形態によれば、半導体基板１０にトレンチ構造２１，３１を形成し、トレンチ構造３１内の絶縁体である絶縁層３１ｂをエッチング等により除去して絶縁体３１ｄの表面３２ａを基板表面１０ａより低く形成し、この表面３２ａ上にＭＥＭＳ構造体３０Ｓを形成してある。したがって、ＭＥＭＳトレンチ構造であるトレンチ構造３１内の絶縁体３１ｄによりＭＥＭＳ構造体３０Ｓを半導体基板１０に対して電気的に分離することができるとともに、半導体素子２０Ｓに対しては、上記絶縁体３１ｄに加えて境界トレンチ構造２１によっても素子分離効果を得ることができるため、寄生容量等の電気的な影響を低減することができるとともに、基板表面１０ａより低いトレンチ構造３１内の絶縁体３１ｄの表面３２ａ上にＭＥＭＳ構造体３０Ｓが形成されていることにより、上層構造の平坦性を高めることができ、平坦化が容易になることから、平坦性の欠如による種々の問題点を回避することができ、ＭＥＭＳ領域３０と半導体素子部２０との一体化が容易になる。
【００３１】
尚、本発明のＭＥＭＳ・半導体複合回路及びその製造方法は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００３２】
【図１】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図２】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図３】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図４】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図５】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図６】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図７】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【図８】実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。
【符号の説明】
【００３３】
１０…半導体基板、１０ａ…基板表面、１１…絶縁膜（犠牲層）、１２、１４…層間絶縁膜、１３、１５…配線層、１６…表面保護膜、２０…半導体素子部、２０Ｓ…半導体素子、２１…トレンチ構造（境界トレンチ構造）、２１ａ…表面溝、２１ｂ…絶縁層、２１ｃ…表面、２２…ゲート絶縁膜、２３…ゲート電極、２４ａ…ソース、２４ｂ…ドレイン、３０…ＭＥＭＳ領域、３０Ｓ…ＭＥＭＳ構造体、３１…トレンチ構造（ＭＥＭＳトレンチ構造）、３１ａ…表面凹部、３１ｂ…絶縁層、３１ｃ…表面、３１ｄ…絶縁体、３２…絶縁層、３２ａ…表面、３３…下部構造層、３４…上部構造層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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