(57)【要約】【課題】メモリセルを構成する記憶素子の抵抗値のばらつきの発生を抑制することができ、情報の記録の動作や記録した情報の読み出しを安定して行うことができる記憶装置を提供する。【解決手段】２つの電極の間に、希土類元素の酸化物から成る記憶層２が配置され、この記憶層２に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素を含む層３が設けられた記憶素子を備え、２つの電極間に電圧を印加することにより、記憶素子の記憶層２内の局所領域に、金属元素（Ｃｕ，Ａｇ，Ｚｎ）を含有する伝導パス３１が形成され、かつこの伝導パス３１の結晶学的な構造が非晶質である記憶装置を構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
２つの電極の間に、希土類元素の酸化物から成る記憶層が配置され、前記記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素を含む層が設けられた記憶素子を備え、
前記２つの電極間に電圧を印加することにより、前記記憶素子の前記記憶層内の局所領域に、前記金属元素を含有する伝導パスが形成され、かつ前記伝導パスの結晶学的な構造が非晶質である
ことを特徴とする記憶装置。
【請求項２】
前記記憶素子の前記金属元素を含む層に、さらにＴｅ，Ｓ，Ｓｅから選ばれる元素が含まれていることを特徴とする請求項１の記憶装置。
【請求項３】
前記記憶素子の前記金属元素を含む層に接する電極側が正となるように電圧が印加されることにより、前記伝導パスが形成されることを特徴とする請求項１の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電極に極性の異なる電位を印加することにより、記憶層の抵抗値が変化する記憶素子を備えた記憶装置に関わり、不揮発メモリに適用して好適なものである。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、抵抗変化を生じる前述したイオン導電体が、製造プロセス中での温度上昇、記録電流のジュール熱による温度上昇、データの長期保存時の長期間による熱負荷等により、結晶化が促進されて、全面的又は部分的な結晶化が生じることにより、記憶素子の抵抗値の変化や、記録・消去動作電圧の変化等、本来の電気的特性が変化してしまう、という問題を有していた。
【０００９】
そこで、本出願人は、先に、抵抗が変化することにより情報が記録される記憶層に各種酸化物の薄膜を用いて、比較的高抵抗の記憶層を構成すると共に、記憶層に接してＣｕ，Ａｇ，Ｚｎを含有する層を配置した記憶素子を提案している（特許文献２参照）。
記憶層に酸化物の薄膜を用いることにより、この記憶層が電気伝導上のバリアの役割を果たす。
【００１０】
また、この記憶素子において、Ｃｕ，Ａｇ，Ｚｎを含有する層に、Ｔｅ，Ｓ，Ｓｅから選ばれる元素（カルコゲン元素）を含有させることができる。このようにカルコゲン元素を含有させることにより、Ｃｕ，Ａｇ，Ｚｎの金属元素とカルコゲン元素とが結合して、金属カルコゲナイド層が形成される。
この金属カルコゲナイド層は、主に非晶質構造を有しており、イオン導体としての役割を果たす。
【００１１】
この記憶素子では、Ｃｕ，Ａｇ，Ｚｎを含む層側の一方の電極に正電位を印加すると、Ｃｕ，Ａｇ，Ｚｎがイオン化して記憶層（酸化物薄膜）中に拡散し、記憶層側の他方の電極付近で電子と結合して析出することにより、或いは記憶層中に留まり絶縁層の不純物準位を形成することにより、記憶層の抵抗値が低くなり、記憶素子の抵抗値も低くなる。これにより、情報の書き込みが行われる。
一方、この状態から、Ｃｕ，Ａｇ，Ｚｎを含む層側の一方の電極に負電位を印加すると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎが再びイオン化して、一方の電極側の層に戻ることにより、記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなる。これにより、書き込んだ情報の消去が行われる。
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の書き込み過程で「０」から「１」に変えて、負電圧の印加による情報の消去過程で、「１」から「０」に変えることができる。
【００１２】
この記憶素子では、記憶層に酸化物を用いていることにより、高温環境下或いは長期保存時においても、記録された情報を安定して保持することができ、上述した問題を解決することが可能になる。
【００１３】
【特許文献１】特表２００２−５３６８４０号公報
【特許文献２】特開２００５−１９７６３４号公報
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前述の記憶層に酸化物の薄膜を用いた記憶素子において、記憶素子を低抵抗状態から高抵抗状態に変化させる、消去過程後の抵抗値が、ばらつくことがある。
【００１５】
消去過程後の抵抗値にばらつきがあると、記録された情報を読み出す際に、正確に読み出すことができず読み出しエラーとなることがある。
従って、このような消去過程後の抵抗値のばらつきを解消することが望まれる。
【００１６】
上述した問題の解決のために、本発明においては、メモリセルを構成する記憶素子の抵抗値のばらつきの発生を抑制することができ、情報の記録の動作や記録した情報の読み出しを安定して行うことができる記憶装置を提供するものである。
【課題を解決するための手段】
【００１７】
本発明の記憶装置は、２つの電極の間に、希土類元素の酸化物から成る記憶層が配置され、この記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素を含む層が設けられた記憶素子を備え、２つの電極間に電圧を印加することにより、記憶素子の記憶層内の局所領域に、金属元素（Ｃｕ，Ａｇ，Ｚｎ）を含有する伝導パスが形成され、かつこの伝導パスの結晶学的な構造が非晶質であるものである。
【００１８】
上述の本発明の記憶装置の構成によれば、２つの電極の間に、希土類元素の酸化物から成る記憶層が配置され、この記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素を含む層が設けられた記憶素子を備えていることにより、記憶層の抵抗値の変化により記憶素子に情報を記録することが可能になる。
また、２つの電極間に電圧を印加することにより、記憶素子の記憶層内の局所領域に金属元素（Ｃｕ，Ａｇ，Ｚｎ）を含有する伝導パスが形成されるので、この伝導パスの形成により、伝導パスを通じて金属元素を含む層と記憶層の側との電極とが導通すると共に、伝導パスによって記憶層の抵抗値が高抵抗状態から低抵抗状態となる。
そして、記憶層が低抵抗状態となっているときに、２つの電極間に伝導パスを形成するときとは逆の極性の電圧を印加すると、伝導パスの金属元素が元の層（金属元素を含む層）に戻るので、伝導パスが解消して、金属元素を含む層と記憶層の側との電極との導通が切れると共に、記憶層の抵抗値が低抵抗状態から高抵抗状態となる。
さらに、伝導パスの結晶的な構造が非晶質である場合は、伝導パス内の金属元素の多くが、記憶層内に金属イオンの状態で存在するので、２つの電極間に伝導パスを形成するときとは逆の極性の電圧を印加して伝導パスを解消する際に、クーロン力の効果による金属元素の移動が容易であり、高抵抗状態において記憶層内に金属元素が残存することを抑制することが可能になる。これにより、記憶層を低抵抗状態から高抵抗状態に変化させる過程（前述した消去過程）後の抵抗値のばらつきを抑制することが可能になる。
【発明の効果】
【００１９】
上述の本発明によれば、記憶層を低抵抗状態から高抵抗状態に変化させる過程（消去過程）後の抵抗値のばらつきを抑制することが可能になるので、情報の記録の動作や記録した情報の読み出しを安定して行うことができる。
従って、本発明により、動作が安定した信頼性の高い記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２０】
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
【００２１】
本発明者等は、消去過程後の抵抗値のばらつきの要因を明らかにするために、透過電子顕微鏡（ＴＥＭ）及びＴＥＭに付随したエネルギー分散型Ｘ線分光装置（ＥＤＸ）を用いて、メモリセルを構成する記憶素子の結晶構造及び組成分布構造を解析した。
解析の結果、消去過程後の抵抗値のばらつきを左右する要因が、書き込み過程で記憶層中に形成される伝導パスの結晶学的な構造であることを見出した。
【００２２】
そこで、本発明は、書き込み過程において、記憶層中にＣｕ，Ａｇ，Ｚｎを含有する伝導パスが形成され、かつこの伝導パスの結晶学的な構造が非晶質である構成とする。
この伝導パスが非晶質であることにより、消去過程後の抵抗値のばらつきを抑制することが可能になる。
【００２３】
一方、この伝導パスが結晶質であると、消去過程後の抵抗値にばらつきを生じやすくなる。
これは、伝導パスを形成していたＣｕ，Ａｇ，Ｚｎが、消去過程後も記憶層中に残存しているためと考えられる。
書き込み過程では、Ｃｕ，Ａｇ，Ｚｎがイオン化した後に、電流により発生した熱やクーロン力によって拡散する。そして、書き込み過程において、電流量が大きかったり、温度が高かったりすると、金属イオンの還元反応が促進され、結晶化しやすくなる。消去過程では、クーロン力と電流により発生した熱の効果によって、金属元素が記憶層から抜けて元に戻るが、伝導パスが結晶化して金属結合性材料の性質を持つようになると、イオン化のためのエネルギーが多く必要になり、クーロン力の効果が相対的に小さくなってしまう。
【００２４】
従って、書き込み過程において、伝導パスが結晶化しないように、記憶素子に流れる電流量や記憶素子の温度（特に記憶層の温度）を制御することが望ましい。
【００２５】
続いて、本発明の具体的な実施の形態を説明する。
【００２６】
本発明の一実施の形態の記憶装置を構成する、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。
【００２７】
抵抗変化素子１０は、下部電極１と上部電極４との間に、抵抗状態が変化することにより情報が記録される記憶層２と、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の元素を含有する層３とが挟まれて成る。
このＣｕ，Ａｇ，Ｚｎから選ばれる１種以上の元素は、前述したようにイオン化して記憶層２の抵抗値を変化させるので、イオン源となるものである。
以下、このＣｕ，Ａｇ，Ｚｎから選ばれる１種以上の元素（イオン源元素）を含有する層を、イオン源層３と呼ぶこととする。
【００２８】
また、イオン源層３には、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の元素（イオン源元素）の他に、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素（カルコゲナイド元素）を含有させてもよい。
上述のイオン源層３として、具体的には、例えばＣｕＴｅＧｅＧｄ膜やＣｕＴｅＧｅ膜を用いることができる。
【００２９】
記憶層２には、希土類元素の酸化物を用いる。
記憶層２に、希土類元素の酸化物を用いることにより、希土類元素の酸化物の融点が高いため、高温環境下での記憶層２の安定性を高くすることができる。
【００３０】
記憶層２に用いる希土類元素としては、任意の希土類元素を用いることが可能であるが、好ましくは、Ｙ，Ｌａ，Ｎｄ，Ｓｍ，Ｇｄ，Ｔｂ，Ｄｙから選ばれる１種類以上の希土類元素を用いる。
【００３１】
また、図１の構成において、それぞれの抵抗変化素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図２参照）に接続される。
【００３２】
さらに、メモリセルアレイの部分（メモリ部）全体にわたって、各メモリセルを構成する抵抗変化素子１０が、記憶層２・イオン源層３・上部電極４の各層を共有している。言い換えれば、各抵抗変化素子１０が、それぞれ同一層の記憶層２・イオン源層３・上部電極４により構成されている。
【００３３】
そして、共通に形成された上部電極４は、後述するプレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの抵抗変化素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００３４】
また、本実施の形態の記憶素子の模式的平面図を図２に示す。
図２においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図中２１は、抵抗変化素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００３５】
図２に示すように、プレート電極ＰＬがメモリセルアレイの部分（メモリ部）全体にわたって形成されている。
【００３６】
続いて、図１及び図２に示す構成の記憶素子の製造方法を説明する。
この記憶素子は、例えば次のようにして、製造することができる。
【００３７】
まず、半導体基板１１にＭＯＳトランジスタＴｒを形成する。
その後、表面を覆って絶縁層を形成する。
次に、この絶縁層にビアホールを形成する。
続いて、ＣＶＤ法或いはメッキ等の方法により、ビアホールの内部を、例えばＷ，ＷＮ，ＴｉＷ等の電極材で充填する。
次に、表面をＣＭＰ法等により平坦化する。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成することができ、下部電極１をメモリセル毎にパターニングすることができる。
【００３８】
続いて、メモリセル毎に分離して形成された下部電極１上に、希土類元素の酸化物から成る記憶層２を全面的に堆積させる。
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
例えば、記憶層２として、ガドリニウム酸化膜を堆積させる。このガドリニウム酸化膜は、金属ガドリニウム膜を堆積させた後に、熱酸化或いは、酸素含有プラズマ雰囲気中でのプラズマ酸化等を行うことにより形成することができる。このガドリニウム酸化膜の結晶学的な構造は非晶質である。
【００３９】
次に、記憶層２上に、イオン源層３を全面的に堆積する。例えば、イオン源層３として、厚さ２０ｎｍのＣｕＴｅＧｅＧｄ膜を堆積させる。このＣｕＴｅＧｅＧｄは抵抗が低い材料であるため、そのまま上部電極４として用いることも可能であるが、上部電極４にはさらに抵抗の低い材料を用いることが望ましい。
【００４０】
さらに、イオン源層３上に、上部電極４を全面的に堆積する。例えば、上部電極４として、イオン源層３の材料よりも抵抗の低い金属材料、シリサイド、ＴａＮ，Ｗｎ等の低抵抗窒化物を堆積させる。
【００４１】
その後、全面的に形成された記憶層２・イオン源層３・上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングする。
このとき、メモリセルアレイの部分（メモリ部）全体にわたるパターンに加工するため、最先端の極微細加工技術を用いる必要がない。
なお、全ての工程の後に、熱処理を行うことにより、記憶素子を熱安定性の高い構造にすることができる。
【００４２】
本実施の形態においては、特に、書き込み過程（高抵抗状態から低抵抗状態へ遷移させる過程）において、図１の記憶素子の要部の拡大図を図３に示すように、記憶層２内に、下部電極１とイオン源層３とをつないでイオン源元素（Ｃｕ，Ａｇ，Ｚｎ）を含有する伝導パス３１が形成され、かつ、この伝導パス３１の結晶学的な構造が非晶質である構成とする。
【００４３】
伝導パス３１の結晶学的な構造が非晶質であることにより、詳細を後述するように、消去過程（低抵抗状態から高抵抗状態へ遷移させる過程）後の抵抗値のばらつきを低減することができる。
【００４４】
伝導パス３１の結晶学的な構造は、本発明の概要で前述したように、伝導パス３１を形成する書き込み過程における、電流量や温度に依存するので、伝導パス３１が結晶化しないように、抵抗変化素子１０に流れる電流量や記憶層２の温度等を制御して、書き込み過程を行うようにする。
【００４５】
続いて、本実施の形態の記憶装置における、記憶素子の動作を説明する。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレイン１３を介して、選択されたメモリセルの下部電極１に電圧が印加される。
【００４６】
ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、イオン源層３に含有されるイオン源となる金属元素（Ｃｕ，Ａｇ，Ｚｎ）がイオンとして下部電極１方向に移動する。このイオンが記憶層２に注入されて、拡散もしくは析出することによって、記憶層２の電気的な性質が局所的に変化して、記憶層２内に図３に示した伝導パス３１が形成されるので、記憶層２の抵抗値が低抵抗状態になり、抵抗変化素子１０の抵抗値も低抵抗状態へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に情報を書き込むことができる。
【００４７】
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である電圧を印加することにより、記憶層２内の伝導パス３１の金属元素がイオンとなって、上部電極４（プレート電極ＰＬ）方向に移動することによって、記憶層２内の伝導パス３１が解消されるので、記憶層２の抵抗値が高抵抗状態になり、抵抗変化素子１０の抵抗値も高抵抗状態へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に対して、書き込まれた情報を消去することができる。
【００４８】
そして、この低抵抗状態から高抵抗状態へ遷移させる消去過程後においては、上述したように伝導パス３１が解消する。
しかしながら、伝導パス３１の結晶学的構造が結晶質であると、金属結合した状態の金属元素がイオン化するために必要なエネルギーが大きくなるため、消去過程後においても記憶層２内に伝導パス３１の金属元素が残存して、この残存した金属元素によって記憶層２の抵抗値が低くなることがある。このような現象により、消去過程後の抵抗値のばらつきが生じるものと考えられる。
これに対して、伝導パス３１の結晶学的構造が非晶質であると、伝導パス３１内の金属元素の多くは、記憶層２内に金属イオンの状態で存在するので、クーロン力の効果による金属元素の移動が容易であり、消去過程時に記憶層２内に金属元素が残らないようにすることが可能になる。これにより、消去過程後の抵抗値のばらつきを抑制することが可能になると考えられる。
【００４９】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、抵抗変化素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続された図示しないセンスアンプを介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、抵抗変化素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００５０】
なお、記憶層２の膜厚を、例えば数ｎｍ程度と非常に薄くすることにより、隣接するメモリセル間の干渉を抑制することが可能となる。
また、記憶層２は、少なくとも、高抵抗状態と低抵抗状態とで、読み出し信号が充分確保できる程度に、抵抗値の差があることが必要である。例えば、３０％以上の差があることが必要である。
【００５１】
上述の本実施の形態によれば、記憶層２を高抵抗状態から低抵抗状態へ遷移させる、書き込み過程において、記憶層２内に、下部電極１とイオン源層３とをつないでイオン源元素（Ｃｕ，Ａｇ，Ｚｎ）を含有する伝導パス３１を形成し、この伝導パス３１の結晶学的な構造が非晶質となるように制御する。
これにより、記憶層２を低抵抗状態から高抵抗状態へ遷移させる消去過程において、イオン源元素をイオン化させてイオン源層３に戻して伝導パス３１を解消させるときに、イオン源元素を容易にイオン化させてイオン源層３に移動させることができる。このため、消去過程後に記憶層２にイオン源元素が残存することを抑制して、消去過程後の記憶層２のばらつきを抑制することができる。
【００５２】
このように消去過程後の記憶層２の抵抗値のばらつきを抑制することが可能になるので、読み出しエラーの発生をなくして、記録された情報を正確に読み出すことが可能になる。また、消去過程後の記憶層２の抵抗値が低抵抗状態のままである、消去の失敗を回避することができる。
これにより、情報の記録の動作や記録した情報の読み出しを安定して行うことができる。
従って、動作が安定した信頼性の高い記憶装置を実現することができる。
【００５３】
上述の実施の形態では、ある程度多数のメモリセルにおいて、記憶層２等の各層を共通に形成してメモリセルアレイを構成していたが、各層を共通に形成するメモリセルの範囲は特に限定されず、同一行又は同一列のメモリセルのみ、２行又は２列のメモリセル、４×２等縦横数個のメモリセル等、様々な構成が可能である。
【００５４】
上述の実施の形態では、記憶層２・イオン源層３・上部電極４を隣接するメモリセルで共通に形成していたが、各層をメモリセル毎にパターニングして個別に形成してもよい。
また、隣接するメモリセルで共通に形成する層の範囲を上述の実施の形態とは変えて、記憶層のみ、もしくは記憶層及びイオン源層を共通に形成しても構わない。
さらに、記憶層とイオン源層の積層順序を逆にして、イオン源層の上に記憶層を形成しても構わない。
さらにまた、本発明において、記憶素子の膜構成は、上述の実施の形態で挙げた膜構成に限定されるものではなく、その他の膜構成も可能である。
【００５５】
（実施例）
ここで、実際に記憶装置を構成する記憶素子を作製して、特性や内部構造等を調べた。
【００５６】
抵抗変化素子１０の各層を、下部電極１をＷＮ、記憶層２を厚さ２ｎｍのガドリニウム酸化物層（Ｇｄ−Ｏ層）、イオン源層３を厚さ２０ｎｍのＣｕＴｅＧｅ膜、上部電極４をＷＮ、とそれぞれ選定して、図１に示した記憶素子を作製した。
【００５７】
そして、ＭＯＳトランジスタＴｒのゲートのサイズの異なる、２種類のサンプルを作製した。具体的には、ＭＯＳトランジスタＴｒのゲート電極１４を変えることにより、ソース領域とドレイン領域との間のゲートのサイズを変えることができる。
サンプル１は、ＭＯＳトランジスタＴｒのゲートのサイズを０．３６μｍ×０．１８μｍとした。
サンプル２は、ＭＯＳトランジスタＴｒのゲートのサイズを２．５μｍ×０．１８μｍとした。
【００５８】
作製した各サンプルに対して、記憶素子の下部電極１に−２Ｖのパルス電圧を１μｓｅｃ印加することにより書き込み過程を行い、下部電極１に＋２Ｖのパルス電圧を１μｓｅｃ印加することにより消去過程を行った。
メモリセルに流れる電流は、ＭＯＳトランジスタＴｒのゲートのサイズにより制限されるものであり、サンプル１では２５０μＡ、サンプル２では２ｍＡであった。
【００５９】
記憶層２のＧｄ−Ｏ層は、電気伝導上のバリアの役割を果たし、イオン源層３はイオン導体としての役割を果たす。
未記録状態のメモリセルの抵抗変化素子１０の抵抗値は、Ｇｄ−Ｏ層の抵抗で決定されるが、今回の各サンプルでは、５００ｋΩであった。
【００６０】
（ＥＤＸマッピング像の観察）
各サンプルにおいて、初期状態、書き込み状態（書き込み過程後の状態）、消去状態（消去過程後の状態）の各状態のＴＥＭ及びＥＤＸ分析用の試料を採取した。具体的には、抵抗変化素子１０の各層２，３，４の積層方向の断面を、ＦＩＢ（収束Ｇａイオンビームエッチング）により薄膜化して、試料を作製した。
作製した試料について、ＥＤＸ分析を行い、ＥＤＸマッピング像を得た。ＥＤＸ分析では、試料の断面上で約１ｎｍ径に収光した電子線を１ｎｍ間隔でスキャンしながら、各ポイントにおけるＥＤＸスペクトルを取得した。そして、Ｃｕ−Ｋα１，Ｇｄ−Ｌα１，Ｔｅ−Ｌα１のＥＤＸピークの積分強度をグレースケールのコントラストで表し、その面分布をプロットすることにより、Ｃｕ，Ｇｄ，Ｔｅの各元素のマッピング像を得た。ただし、ピーク強度を示すグレースケールは定量化されていないので、ＥＤＸの元素マッピング像は、定性的な元素分布状況を示している。
【００６１】
サンプル１において、初期状態、書き込み状態、消去状態の各状態の断面のＥＤＸマッピング像を、それぞれ図４、図５、図６に示す。
サンプル２において、書き込み状態、消去状態の各状態の断面のＥＤＸマッピング像を、それぞれ図７、図８に示す。
図４〜図８では、各図の左側に組成分布構造を説明する模式図を示し、各図の右側に、Ｃｕ，Ｇｄ，Ｔｅの各元素のマッピング像を並べて示している。
【００６２】
図４に示す、サンプル１の初期状態のＥＤＸマッピング像から、Ｇｄ−Ｏ層とＣｕＴｅＧｅ層との積層構造を有していることがわかる。なお、成膜時のＣｕＴｅＧｅＧｄ膜に含まれていたＧｄ元素は、Ｏ元素との強い結合力によって、成膜後にＧｄ−Ｏ層内に取り込まれている。
【００６３】
図５に示す、サンプル１の書き込み状態のマッピング像から、書き込み状態では、Ｇｄ−Ｏ層内の局所領域にＣｕ組成リッチな伝導パスと、下部電極側にＣｕ組成リッチな析出相が観察される。
この伝導パスの径は、５ｎｍ程度と見積もられる。伝導パス内では、Ｃｕ元素がＧｄ−Ｏ層中に留まり、絶縁膜の不純物準位を形成することによって、もしくは金属導電性を有することによって、抵抗値が低くなるものと考えられる。
金属カルコゲナイド（ＣｕＴｅＧｅ）層内のＣｕイオンが、Ｇｄ−Ｏ層の局所領域に拡散・侵入し、伝導パスを形成するための駆動力として、Ｃｕイオンが電界から受けるクーロン力の効果と、ジュール熱による熱拡散の効果が考えられる。
【００６４】
ここで、サンプル１の書き込み状態の試料に対して、伝導パスの部分に（約１ｎｍ径に）収束させた電子線を照射することにより、電子回折図形（ナノエリアディフラクション）を得た。得られた電子回折図形を、図９Ａに示す。
図９Ａより、得られた電子回折図形において、回折ピークの位置が明確でなく、幅広いピーク強度分布をもつ光輪状のパターン（以下、ハローパターン（halo-pattern）と呼ぶ）が観察される。
この結果は、伝導パスの結晶学的な構造が、非晶質であることを示している。
【００６５】
また、記憶層２のＧｄ−Ｏ層に対して、高分解能ラザフォード後方散乱法（ＨＲＢＳ：High-resolution Rutherford Back-scattering Spectroscopy）により、Ｇｄ及びＯの各元素の元素密度を測定した。
測定結果を、結晶Ｇｄ２Ｏ３の値と比較して、表１に示す。
【００６６】
【表１】
2008047709.tif 000003
【００６７】
表１より、記憶層２のＧｄ−Ｏ層は、結晶Ｇｄ２Ｏ３（標準試料）に較べて、２０〜３０％密度が低い、隙間の多い構造を有していることがわかる。
【００６８】
電子線回折結果（図９Ａ）及びＨＲＢＳの結果（表１）より、図５の伝導パスは、非晶質Ｇｄ−Ｏ層の隙間にＣｕ元素が拡散・侵入した構造を持つと考えられる。
そして、Ｇｄ−Ｏ層はイオン結合性の強い酸化物なので、Ｇｄ−Ｏ層内に拡散・侵入したＣｕの多くは、Ｃｕイオンとして存在していると考えられる。
【００６９】
図６に示す、サンプル１の消去状態のマッピング像から、消去状態では、下部電極側にＣｕ組成リッチな析出相が観察される。また、析出相に隣接するＧｄ−Ｏ層内には、少量のＣｕが観察されるが、図５において析出相とＣｕＴｅＧｅ層を結んでいた、Ｃｕ組成リッチな伝導パスが解消されて導通が遮断されている。
【００７０】
伝導パスが解消されて導通が遮断されるメカニズムとして、下記の現象が起こっていると考えられる。
ＣｕＴｅＧｅ層と接する上部電極側に負電位が印加されることにより、伝導パス内のＣｕは、ジュール熱による熱拡散効果と電界から受けるクーロン力との相乗効果によって、ＣｕＴｅＧｅ層内へ移動・拡散しはじめる。伝導パス内のＣｕ組成が低下し、伝導パスが解消され導通が遮断された時点で、電流はストップする。電流が流れなくなると、ジュール熱による熱拡散の効果はなくなるので、Ｃｕは移動・拡散するのに十分な駆動力を失い、導通が遮断された状態を保持する。
導通が遮断されることによって、Ｇｄ−Ｏ層の抵抗が元の高い状態に戻り、抵抗変化素子１０の抵抗も高くなるので、これにより、書き込まれた情報の消去を行うことが可能になる。
消去後の抵抗変化素子１０の抵抗値は、未記録状態とほぼ等しく、５００ｋΩ程度であった。
【００７１】
図７に示す、サンプル２の書き込み状態のマッピング像から、書き込み状態では、Ｇｄ−Ｏ層内の局所領域にＣｕ組成リッチな伝導パスと、下部電極側にＣｕ組成リッチな析出相が観察される。この点は、図５に示したサンプル１の書き込み状態と同様である。
また、伝導パスの径は、１０ｎｍ程度と見積もられ、サンプル１の伝導パスよりも大きい値を示している。
【００７２】
ここで、サンプル２の書き込み状態の試料に対して、伝導パスの部分に（約１ｎｍ径に）収束させた電子線を照射することにより、電子回折図形を得た。得られた電子回折図形を、図９Ｂに示す。
図９Ｂより、得られた電子回折図形において、スポット状の回折ピークが観察され、伝導パスの結晶学的な構造が、結晶質であることを示している。
そして、この電子回折図形中には、０．２ｎｍの面間隔をもつｆｃｃ（１１１）の回折ピークと、０．１２ｎｍのｆｃｃ（２２０）の回折ピークが含まれている。この結果は、伝導パス内にｆｃｃ（面心立方格子）構造を有する金属Ｃｕが析出したことを示唆している。
【００７３】
サンプル２の伝導パスが結晶化した要因としては、書き込みの際の電流値がサンプル１よりも大きいことに起因して、伝導パス内のＣｕ濃度が上昇した効果、或いは、ジュール熱による結晶化の効果等が考えられる。
【００７４】
図８に示す、サンプル２の消去状態のマッピング像から、消去状態では、下部電極側にＣｕ組成リッチな析出相が観察される。また、析出相に隣接するＧｄ−Ｏ層内には、残存したＣｕ組成が観察され、その残存量はサンプル１よりも大きい。この結果、図７において析出相とＣｕＴｅＧｅ層を結んでいた、Ｃｕ組成リッチな伝導パスが充分に解消されずに、低抵抗の原因となっている。
なお、サンプル２の初期状態のマッピング像は、図示しないが、サンプル１の初期状態のマッピング像とほぼ同様である。
【００７５】
（抵抗値のばらつき）
サンプル１及びサンプル２の記憶素子において、それぞれ４０００個のメモリセルに対して書き込み及び消去を行い、各メモリセルの初期状態・書き込み状態・消去状態の各状態の抵抗値を測定した。
測定結果として、各状態の抵抗値の積算分布をプロットして、図１０Ａ及び図１０Ｂに示す。図１０Ａはサンプル１の抵抗値の積算分布を示し、図１０Ｂはサンプル２の抵抗値の積算分布を示している。積算分布では、特定の抵抗値（Ｒ）以下のセル数が全体（４０００個）の何％であるかを表している。
【００７６】
図１０Ａ及び図１０Ｂにおいて、消去状態の抵抗値のばらつきを比較する。
図１０Ａに示すサンプル１では、９０％以上のセルで初期状態の抵抗値と同程度の値（５００ｋΩ程度）である。残りの１０％のセルで５０ｋΩ〜５００ｋΩの抵抗値を有しているが、書き込み状態の抵抗値（５ｋΩ）とは一桁以上の抵抗値の差が確保されている。
即ち、サンプル１では、消去状態の抵抗値のばらつきが充分に小さくなっていることがわかる。
一方、図１０Ｂに示すサンプル２では、消去状態の抵抗値が２ｋΩ〜５００ｋΩの広い範囲に分布しており、ばらつきが大きくなっている。そして、書き込み状態の抵抗値（１ｋΩ程度）との識別が困難なメモリセルが数１０％程度存在する。さらに、高抵抗状態に戻っておらず、消去できていないメモリセルも、存在している。
【００７７】
ここで、サンプル２の消去状態の抵抗値のばらつきが、サンプル１に比べて大きい理由を考察する。
サンプル２では、伝導パス内の金属Ｃｕが結晶質になっているため、消去電圧印加時に受けるクーロン力がＣｕイオンに比べて小さくなるために、ＣｕＴｅＧｅ層への移動が充分に進行せずに、伝導パス内にＣｕ組成が残ってしまう。消去電圧印加後の抵抗値は、伝導パス内に残ったＣｕ組成分布に依存するために、結果として、消去抵抗値にばらつきを生じたと考えられる。
【００７８】
以上の解析結果より、消去抵抗値のばらつきを小さくするためには、伝導パスの結晶学的な構造を非晶質に制御することが必要であると結論される。
【００７９】
上記実施例では、消去抵抗値のばらつきの書き込み電流依存性に注目したが、抵抗値のばらつきの直接的な要因は、伝導パスの結晶学的な構造である。
書き込み電流以外の要因でも、書き込み時の伝導パスの温度上昇や伝導パス内のＣｕ組成に影響を与える要因、例えば、書き込み電圧、イオン源内の元素組成比、構成材料の熱伝導率等によっても、伝導パスの結晶学的な構造が影響を受ける可能性がある。
いずれの場合においても、抵抗値のばらつきは伝導パスの結晶学的な構造に依存し、伝導パスを非晶質に制御することにより、抵抗値のばらつきを小さく抑えることができる。
【００８０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施の形態の記憶装置を構成する記憶素子の概略構成図（断面図）である。
【図２】図１の記憶素子の模式的平面図である。
【図３】図１の記憶素子の要部の拡大断面図である。
【図４】サンプル１の初期状態のＥＤＸマッピング像である。
【図５】サンプル１の書き込み状態のＥＤＸマッピング像である。
【図６】サンプル１の消去状態のＥＤＸマッピング像である。
【図７】サンプル２の書き込み状態のＥＤＸマッピング像である。
【図８】サンプル２の消去状態のＥＤＸマッピング像である。
【図９】Ａ  サンプル１の伝導パスの電子回折図形である。  Ｂ  サンプル２の伝導パスの電子回折図形である。
【図１０】Ａ  サンプル１の各状態の抵抗値の積算分布である。  Ｂ  サンプル２の各状態の抵抗値の積算分布である。
【符号の説明】
【００８２】
１  下部電極、２  記憶層、３  イオン源層、４  上部電極、１０  抵抗変化素子（メモリセル）、１４  ゲート電極、３１  伝導パス、Ｔｒ  ＭＯＳトランジスタ、ＢＬ  ビット線、ＷＬ  ワード線、ＰＬ  プレート電極
【図１】
2008047709.tif 000004
【図２】
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【図３】
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【図１０】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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