(57)【要約】【課題】  電子回路装置設計方法、電子ビーム露光データ作成方法、及び、電子ビーム露光方法に関し、特に多く使用されるセルのコンタクト層と第１メタル配線層のブロック作成数の合計を、ブロックマスクに搭載できる最大の個数以内に抑えて、ショット数を圧縮する。【解決手段】  電子回路装置を構築する複数のセルから２種類のセル１，２を選定し、２種類のセル１，２の一方のセル１を回転させ、または反転させ、または回転且つ反転させ、回転後または反転後または回転且つ反転後のセル３〜５を２種類のセル１，２の他方のセル２に置き換えてデータベース化してセルライブラリを作成する。【選択図】          図１
2008047857.tif 000002
【特許請求の範囲】
【請求項１】
電子回路装置の回路パターンを電子ビームで露光するための電子回路装置設計方法であって、前記電子回路装置を構築する複数のセルから２種類のセルを選定し、前記２種類のセルの内、一方のセルを回転させ、または反転させ、または、回転且つ反転させ、前記回転後または反転後または回転且つ反転後のセルを、前記２種類のセルの他方のセルに置き換えてデータベース化してセルライブラリを作成することを特徴とする電子回路装置設計方法。
【請求項２】
上記セルを回転させ、または反転させ、または、回転且つ反転させる工程において、配線層パターンから電源配線を除くことを特徴とする請求項１記載の電子回路装置設計方法。
【請求項３】
上記セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンをトランジスタ同士を接続する第１の配線層パターン、ゲート層に入力を伝える第２の配線層パターン、電源配線を構成する第３の配線層パターン、前記電源配線をｎ型領域及びｐ型領域に接続する第４の配線層パターン、ｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンに区分し、複数の上記電子回路装置の回路パターンに対して前記第３の配線パターン及び第５の配線パターンを除いて配線層パターンを共通化することを特徴とする請求項１記載の電子回路装置設計方法。
【請求項４】
電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光データ作成方法であって、
請求項１乃至３のいずれか１項に記載のセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、前記ブロックに対応する電子ビーム露光データを作成して、前記ブロックに対応する電子ビーム露光データから前記ブロックを搭載したブロックマスクを作成する工程と、
前記セルライブラリを基に作成した電子回路装置設計データからセルを抽出し、前記ブロックに対応する電子ビーム露光データに基づいてウェーハ製造用露光データを作成する工程を有することを特徴とする電子ビーム露光データ作成方法。
【請求項５】
電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光方法であって、請求項４記載のウェーハ製造用露光データを露光装置に入力して、請求項４記載のブロックマスクを使用して一括露光することを特徴とする電子ビーム露光方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路装置設計方法、電子ビーム露光データ作成方法、及び、電子ビーム露光方法に関するものであり、各電子回路装置、典型的には、半導体装置に共通して、特に多く使用されるセルのコンタクト層と第１メタル配線層のブロック作成数の合計をブロックマスクに搭載できる最大の個数以内に抑えるための構成に特徴のある電子回路装置設計方法、電子ビーム露光データ作成方法、及び、電子ビーム露光方法に関するものである。
【背景技術】
【０００２】
半導体装置を製造する過程において、ウェーハに塗布したレジスト上に半導体装置のパターンを転写する露光が行われるが、従来、この半導体装置の製造工程における露光工程には紫外線を用いた紫外線露光が行われている。
【０００３】
しかし、半導体装置の微細化の進展とともに、紫外光を使用する紫外線露光よりも微細なパターンの転写が可能な電子ビーム露光方法が次世代の露光方法として開発されている。
なお、電子ビーム露光は、従来においても露光マスクの作成工程等に用いられている。
【０００４】
この電子ビーム露光方法としては、可変矩形露光方法とブロックマスクを用いた一括露光方法が知られているので、ここで、図４６乃至図５０を参照して従来の電子ビーム露光方法を説明する。                                                                  図４６参照  
図４６は、従来の可変矩形電子ビーム露光装置の概念的構成図であり、電子銃９１から放射された電子ビーム９２は第１アパーチャ９３で、例えば、5 μｍ□の矩形に成形され、成形された電子ビーム９２を第２アパーチャ９４で任意のサイズに成形し、ウェーハ９７に露光する。
この時、電子ビーム９２の照射位置は、第２アパーチャ照射位置決め用の偏向器９５とウェーハ照射位置決め用の偏向器９６により、磁力によって制御される。
【０００５】
図４７参照  
図４７は、従来の一括電子ビーム露光装置の概念的構成図であり、電子銃９１から放射された電子ビーム９２は第１アパーチャ９３で、例えば、5 μｍ□の矩形に成形され、成形された電子ビーム９２を第２アパーチャ位置に設置したブロックマスク９８に搭載された各ブロックの開口９９に照射して、開口９９で成形された電子ビーム９１をウェーハ９７に露光する。
この場合の開口９９のパターンは、例えば、最大で１００種類である。
なお、成形された電子ビーム９１の照射位置の制御方法は可変矩形電子ビーム露光装置と同一である。
【０００６】
この一括露光方法は可変矩形露光よりも露光回数、即ち、ショット数が少ないので、半導体装置製造のスループットを向上させることができる。
なお、ブロックマスク９８のブロックの開口９９として設ける一括露光するパターン群のサイズは、縦横共に、例えば、５μｍ以内である。
【０００７】
次に、図４８及び図４９を参照して電子ビーム露光データ作成方法を説明するが、露光データ作成工程にはブロックマスク製造用露光データ処理工程とウェーハ製造用露光データ処理工程とがある（例えば、特許文献１或いは特許文献２参照）。
【０００８】
図４８参照  
図４８はブロックマスク製造用露光データ処理工程の説明図であり、まず、ブロックマスク製造用露光データ処理工程においては、セルライブラリ１００から、例えば、セルの配線層パターンをブロックとして抽出し、ブロックの図形情報（パターン座標、頂点数など）とブロックのブロックマスク９８上の位置などをブロックマスク製造用露光データ１０１に格納し、格納したブロックマスク製造用露光データ１０１からブロックマスク９８を作成する。
【０００９】
このセルライブラリ１００には複数のセルが格納されており、セルは、例えば、素子分離層、ゲート層、コンタクト層、配線層、ビア層など複数の層のパターン群で構成されており、露光は層毎に行われ、ブロックも層毎に作成することになる。
また、複数のセルを組み合わせて、例えば、設計データ１０２、設計データ１０３、設計データ１０４等を作成する。
【００１０】
図４９参照  
図４９はウェーハ製造用露光データ処理工程の説明図であり、まず、設計データ１０２、設計データ１０３、設計データ１０４からセルをブロックとして抽出し、抽出したブロックがブロックマスク製造用露光データ１０１に格納されているブロックと同一であるか確認して、抽出したブロックのブロックマスク９８上の位置及びブロックをウェーハ１０６，１０８，１１０上に露光する位置などを、それぞれウェーハ製造用露光データ１０５，１０７，１０９に格納する。
【００１１】
なお、その他、ブロックとして抽出されないパターンは可変矩形露光パターンとし、上述の可変矩形露光パターンをウェーハ上に露光する位置などを、それぞれウェーハ製造用露光データ１０５，１０７，１０９に格納する。
【００１２】
露光処理工程では、電子ビーム露光装置にウェーハ製造用露光データ１０５、ウェーハ製造用露光データ１０７、及び、ウェーハ製造用露光データ１０９をその都度入力し、ブロックマスク９８を使用して、ウェーハ１０６、ウェーハ１０８、及び、ウェーハ１１０にそれぞれのパターンを露光する。
【００１３】
なお、ブロックマスク９８はマスクメーカーに発注してから納品されるまで、例えば、２週間程度かかるので、半導体装置ごとに作成せず、セルライブラリ毎に予め作成しておくものであり、例えば、９０ｎｍテクノロジ用、６５ｎｍテクノロジ用などである。
【００１４】
また、同一テクノロジでも、半導体装置の動作周波数ごとにセルライブラリが用意されている場合があり、例えば、低周波数（〜２００ＭＨｚ）用、中周波数（２００〜５００ＭＨｚ）用、高周波数（５００ＭＨｚ〜１ＧＨｚ）用などである。
また、露光処理工程では、半導体装置の設計に使用されたセルライブラリに応じて、ブロックマスクを選択することになる。
【００１５】
９０ｎｍテクノロジまたは６５ｎｍテクノロジ以降の半導体装置の多くはスタンダードセル方式で作成されるが、このスタンダードセル方式では、セルライブラリから抽出したセルを配置し、セル同士の配線を行うレイアウト作業をＥＤＡツールで自動で行う。
【００１６】
セルはテクノロジ毎の設計基準に従い、パターン形状、パターン幅、パターン同士の間隔などを決定して、パターンエディタなどで対話形式で作成する。
セルの内で最も多く使用されるのは論理演算を行うセルであり、以下に論理機能別、入力数別、駆動能力別に主なセルを示す。
【００１７】
論理機能別セルとしては、                                                        ＮＡＮＤセル、ＮＯＲセル、ＩＮＶＥＲＴＥＲセル、ＡＮＤセル、ＯＲセル
ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル、ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル、
ＸＯＲセル、ＸＮＯＲセル
等が挙げられ、
また、入力数としては、例えば、入力数は２または３であり、
２入力ＮＡＮＤセル、３入力ＮＡＮＤセル
２入力ＮＯＲセル、３入力ＮＯＲセル
等が挙げられ、
【００１８】
また、駆動能力としては、半導体装置においては、配線が長いほど遅延時間が増大するため、動作速度を高めるために駆動能力を高めたセルを使用する。
特に、ＮＡＮＤセルとＮＯＲセルでは、高速用のセルを用意する場合が多い。
【００１９】
このような論理演算を行うセルにおいて、各半導体装置に共通して、特に多く使用される種類の数は２０〜２５程度であるが、セルの配置方法においては、例えば、０度回転、１８０度回転、Ｘ軸反転、Ｘ軸反転且つ１８０度回転と、４種類の方法でセルを配置するので、合計で８０〜１００程度になる。
【００２０】
図５０参照  
図５０はセルの配置方法の説明図であり、矩形のパターンが配置されたセル１１１、それを１８０度回転したセル１１２、Ｘ軸反転したセル１１３、及び、Ｘ軸反転且つ１８０度回転したセル１１４を示している。
【００２１】
なお、ブロック作成においては、９０ｎｍテクノロジまたは６５ｎｍテクノロジ以降では、使用頻度の高いセルのサイズはブロックサイズ（５μｍ）以内なので、ブロック作成数も８０〜１００程度になる。
【００２２】
また、ウェーハプロセスにおける配線工程では、コンタクト層、第１〜Ｎメタル配線層、第１ビア層〜第Ｍビア層などの露光を行うが、特にショット数が多いのはコンタクト層と第１メタル配線層であり、２つの層で配線工程全層の半分以上を占める場合が多い。
このコンタクト層と第１メタル配線層のパターンはセルとして予め作成されているので、ブロックとして抽出すれば、ショット数を大きく削減することができる。
【００２３】
また、ＳＲＡＭを多く搭載している半導体装置においては、コンタクト層と第１メタル配線層のＳＲＡＭのパターンをブロックとして抽出し、ブロックマスクに搭載すれば、大幅にショット数を削減することかできる。
【００２４】
テクノロジが同一の半導体装置には、通常、同一のＳＲＡＭが搭載されており、同一のブロックマスクで一括露光することができる。
例えば、９０ｎｍテクノロジまたは６５ｎｍテクノロジ以降では、ブロックサイズ（例えば、５μｍ）以内に２０〜２８セル（１セルは１ビット分のデータを記憶）を格納できるので、４種類の回転とコンタクト層および第１メタル配線層、２層分でブロック作成数は８個（４種類×２層）、さらに同一テクノロジで、ポート数なとが異なる４〜６種類のＳＲＡＭが使用されているので、ブロック作成数は３２〜４８個になる。
【００２５】
その他、配線層には、回路の動作には関係がない補助パターン（以下、ダミーパターンと称する）が大量に配置されており、このダミーパターンもブロックとして抽出し、ブロックマスクに搭載すれば、大幅にショット数を削減することができる。
なお、回路の動作には関係がない補助パターンとは、配線層をダマシン法で形成する場合のディッシング防止のためのダミーパターン等である。
【特許文献１】特開２００２−０２５９００号公報
【特許文献２】特開２００４−３０３８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかし、ブロックマスクに搭載できるブロックの開口数は、上述のように、例えば、１００個が最大であり、コンタクト層と第１メタル配線層のブロック作成数がそれぞれ８０〜１００程度とすれば、前記２層合計で１６０〜２００のブロックの開口が必要となるが、このような多数の開口を搭載することは不可能であり、大幅にショット数を削減することができないという問題がある。
【００２７】
また、上述のように、論理演算セルから抽出したブロックの作成数と、ＳＲＡＭから抽出したブロックの作成数およびダミーパターンを抽出したブロックの作成数を合計すると、１００個以内に抑えることは不可能であることは自明である。
【００２８】
したがって、本発明は、各電子回路装置、典型的には、半導体装置に共通して、特に多く使用されるセルのコンタクト層と第１メタル配線層のブロック作成数の合計を、ブロックマスクに搭載できる最大の個数以内に抑えて、ショット数を圧縮することを目的とする。
【課題を解決するための手段】
【００２９】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、電子回路装置の回路パターンを電子ビームで露光するための電子回路装置設計方法であって、電子回路装置を構築する複数のセルから２種類のセル１，２を選定し、２種類のセル１，２の内、一方のセル１を回転させ、または反転させ、または回転且つ反転させ、回転後または反転後または回転且つ反転後のセル３〜５を２種類のセル１，２の他方のセル２に置き換えてデータベース化してセルライブラリを作成することを特徴とする。
【００３０】
このように、任意の２種類のセル１，２の内、一方のセル１を回転させ、または反転させ、または回転且つ反転させ、回転後または反転後または回転且つ反転させた後のセル３〜５を２種類のセル１，２の他方のセル１に置き換えてセルライブラリを作成することにより、セルの種類数を半分に削減できる。
【００３１】
例えば、コンタクト層と第１メタル配線層のブロック作成数の合計は８０〜１００程度となり、ブロックマスクに搭載できる最大の個数以内に抑えることが可能になり、大幅にショット数を減少させ、短ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）で電子回路装置、典型的には半導体集積回路装置を製造することができる。
【００３２】
この場合、セル１，２を回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンから電源配線を除くことが必要になる。
【００３３】
また、セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンをトランジスタ同士を接続する第１の配線層パターン、ゲート層に入力を伝える第２の配線層パターン、電源配線を構成する第３の配線層パターン、電源配線をｎ型領域及びｐ型領域に接続する第４の配線層パターン、ｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンに区分し、複数の電子回路装置の回路パターンに対して第３の配線パターン及び第５の配線パターンを除いて配線層パターンを共通化することが望ましい。
【００３４】
このように、電源配線を構成する第３の配線層パターンとｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンを除いて配線層パターンを共通化することにより、ブロックマスクに搭載するセルパターンを半減することができる。
【００３５】
なお、セル１，２がインバータセルの場合、回転後或いは反転後も同一セル３，４になるように回路パターンの配置を決定する必要がある。
【００３６】
また、電子ビーム露光データ作成方法としては、上述のセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、ブロックに対応する電子ビーム露光データを作成して、ブロックに対応する電子ビーム露光データからブロックを搭載したブロックマスクを作成するとともに、セルライブラリを基に作成した電子回路装置設計データからセルを抽出し、ブロックに対応する電子ビーム露光データに基づいてウェーハ製造用露光データを作成すれば良い。
【００３７】
また、電子ビーム露光方法としては、上述のウェーハ製造用露光データを露光装置に入力して、上述のブロックマスクを使用して一括露光すれば良い。
【００３８】
上述のブロックマスクの作成工程でブロックマスクを作成することによって、ブロックマスクに設けるコンタクト層と第１メタル配線層のブロック作成数の合計は８０〜１００程度となり、ブロックマスクに搭載できる最大の個数以内に抑えることができる。
【００３９】
典型的には、ＮＡＮＤセル用のコンタクト層パターン及び配線層パターンと、ＮＯＲセル用のコンタクト層パターン及び配線層パターンとを共用することができる。
【００４０】
また、電源配線を構成する第３の配線層パターンとｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンを除いて配線層パターンを共通化した場合には、回路動作に関係のないダミーパターンを搭載することも可能になる。
【発明の効果】
【００４１】
本発明によれば、任意の論理演算セルの組において、セルの種類数を半分に削減する設計方法を駆使することにより、ブロック作成数も半分に削減できるので、ブロックマスクにより多くの論理演算セルのブロックを搭載し、より多くのショット数を削減することができる。
【００４２】
また、電源配線を構成する第３の配線層パターンとｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンを除いて配線層パターンを共通化した場合には、第１メタル配線層のブロック作成数を１種類とすることができるとともに、セルパターンの種類を半減することができるので、ＳＲＡＭパターンやダミーパターン等の他のパターン群をブロックマスクに搭載することが可能になるとともに、より多くのショット数を削減することができる。
【００４３】
また、任意のブロックへの電子ビーム照射の後、異なるブロックに照射する度に制御の時間が発生し、ブロック数が多いほど制御時間が増加することになるが、本発明の場合、ブロックマスクに搭載するブロック数を半分に削減できるので、第２アパーチャ照射位置決め偏向器による電子ビーム制御の時間を削減できる。
【００４４】
また、ブロックマスクの中心から搭載位置までの距離が大きいブロックほど、ブロックで露光したレジスト上におけるパターンの寸法精度が悪くなるが、本発明の場合、ブロックマスクに搭載するブロック数を半分に削減できるので、レジスト上におけるパターンの寸法精度を向上することができる。
【００４５】
また、電子ビーム露光装置にブロックマスクを設置するたびに各種制御の調整を行うため膨大な時間を要するが、本発明の場合、ブロックマスクに搭載するブロック数を半分に削減できるので、異なるセルライブラリから抽出したブロックを１枚のマスクに搭載して、ブロックマスク交換の時間を削減することができる。
【発明を実施するための最良の形態】
【００４６】
本発明は、
（Ａ）電子回路装置を構築する回路パターン群からなるセルの内の任意の２種類のセルの内、一方のセルを回転または反転および回転且つ反転させ、回転後または反転後および回転かつ反転後のセルを他方のセルに置き換えてデータベース化してセルライブラリを作成し、
（Ｂ）作成したセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、ブロックを格納した電子ビーム露光データを作成して、電子ビーム露光データからブロックを搭載したブロックマスクを作成するとともに、
（Ｃ）セルライブラリを基に作成した半導体装置設計データからセルをブロックとして抽出し、ブロックを格納したウェーハ製造用露光データを作成し、
（Ｄ）作成したウェーハ製造用露光データを露光装置に入力して、ブロックマスクを使用して一括露光するものである。
【００４７】
また、本発明は、上記（Ａ）の工程において、配線層パターンをトランジスタ同士を接続する第１の配線層パターン、ゲート層に入力を伝える第２の配線層パターン、電源配線を構成する第３の配線層パターン、電源配線をｎ型領域及びｐ型領域に接続する第４の配線層パターン、ｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンに区分し、各電子回路装置の回路パターンに対して第３の配線パターン及び第５の配線パターンを除いて配線層パターンを共通化して、第１メタル配線層のブロック作成数を１種類とするものである。
【実施例１】
【００４８】
ここで、図２乃至図１９を参照して、本発明の実施例１の電子ビーム露光方法、それに伴う半導体装置設計方法及び電子ビーム露光データ作成方法を説明する。
まず、論理演算セルとして、各半導体装置に共通して、特に多く使用される論理演算セルを以下に示す。全セル共にサイズはブロックサイズ（５μｍ）以内である。
入力数が２種類（２，３）で、駆動能力の種類が２種類（１倍，２倍）のセルとして、  ＮＡＮＤセル，ＮＯＲセル
が挙げられ、セル毎に種類数は４となり、１８０度回転、Ｘ軸反転、及び、Ｘ軸反転且つ１８０度回転も含めると４倍の１６となる。
【００４９】
また、入力数が１種類（１）で、駆動能力の種類が１種類（１倍）のセルとしては、
ＩＮＶＥＲＴＥＲセル  
が挙げられ、セル毎に種類数は１となり、１８０度回転、Ｘ軸反転、及び、Ｘ軸反転且つ１８０度回転も含めると４倍の４となる。
【００５０】
また、入力数が１種類（２）で、駆動能力の種類が１種類（１倍）のセルとしては、
ＡＮＤセル，ＯＲセル，ＸＯＲセル，ＸＮＯＲセル
が挙げられ、セル毎に種類数は１となり、１８０度回転、Ｘ軸反転、及び、Ｘ軸反転且つ１８０度回転も含めると４倍の４となる。
【００５１】
また、入力数が４種類（３，４，５，６）で、駆動能力の種類が１種類（１倍）のセルとしては、
ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル，ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
が挙げられ、入力数が４のセルは３種類で、他の入力数のセルは１種類なので、セル毎に種類数は６となり、１８０度回転、Ｘ軸反転、及び、Ｘ軸反転且つ１８０度回転も含めると４倍の２４となる。
【００５２】
したがって、これらのセルの全種類数は２５となり、１８０度回転、Ｘ軸反転、及び、Ｘ軸反転且つ１８０度回転も含めると４倍の１００となる。
【００５３】
次に、図２を参照してＮＡＮＤセルを説明する。
図２参照  
図２は、２入力ＮＡＮＤのトランジスタレベル回路図とセルの説明図であり、回路は直列接続された２個のｎチャネル型ＭＯＳＦＥＴＡ1 ，Ａ2 と並列接続された２個のｐチャネル型ＭＯＳＦＥＴＢ1 ，Ｂ2 とで構成され、２つの入力（ＩＮ1 ，〜ＩＮ2 ）と１つの出力（ＯＵＴ）が設定されている。
【００５４】
ＮＡＮＤセル１０には、ｎ型拡散層パターン１１、ｐ型拡散層パターン１２、ゲート層パターン１３，１４、コンタクト層パターン１５〜２１、配線層パターン２２〜２９が配置されており、ゲート層パターン１３とｎ型拡散層パターン１１の交差箇所がｎチャネル型ＭＯＳＦＥＴＡ1 、ゲート層パターン１３とｐ型拡散層パターン１２の交差箇所がｐチャネル型ＭＯＳＦＥＴＢ1 、ゲート層パターン１４とｎ型拡散層パターン１１の交差箇所がｎチャネル型ＭＯＳＦＥＴＡ2 、ゲート層パターン１４とｐ型拡散層パターン１２の交差箇所がｐチャネル型ＭＯＳＦＥＴＢ2 、配線層パターン２２が低電圧電源配線、配線層パターン２３が高電圧電源配線となる。
【００５５】
このｎチャネル型ＭＯＳＦＥＴＡ1 とｎチャネル型ＭＯＳＦＥＴＡ2 は直列回路を構成し、低電圧電源配線である配線層パターン２２と配線層パターン２６を介して接続しているコンタクト層パターン１７の付近の領域がソース領域、出力用の配線層パターン２９と接続しているコンタクト層パターン２０の付近の領域がドレイン領域である。
【００５６】
また、ｐチャネル型ＭＯＳＦＥＴＢ1 とｐチャネル型ＭＯＳＦＥＴＢ2 は並列回路を構成し、高電圧電源配線である配線層パターン２３と配線層パターン２７，２８を介して接続しているコンタクト層パターン１８，１９の付近の領域がソース領域、出力用の配線層パターン２９と接続しているコンタクト層パターン２１の付近の領域がドレイン領域である。
【００５７】
２つの入力（ＩＮ1 ，〜ＩＮ2 ）は電圧として、コンタクト層パターン１５，１６を介して、ゲート（１３，１４）に伝えられ、ゲート（１３）は回路のｎチャネル型ＭＯＳＦＥＴＡ1 とｐチャネル型ＭＯＳＦＥＴＢ1 を制御し、ゲート（１４）は回路のｎチャネル型ＭＯＳＦＥＴＡ2 とｐチャネル型ＭＯＳＦＥＴＢ2 を制御する。
【００５８】
ゲート（１３）とゲート（１４）に共に高い電圧（論理演算として真、値は１）が印加された場合、電子がソースからドレインに移動、即ち、電流はドレインからソースに流れ、低電圧電源配線への放電により、出力が低電圧（論理演算として偽、値は０）となり、出力はコンタクト層パターン２０を介して、配線層パターン２９に伝えられる。
【００５９】
ゲート（１３）とゲート（１４）のどちらか一方に低い電圧（論理演算として偽、値は０）がかけられた場合、どちらか一方のソースからドレインに正孔が移動、即ち、電流はソースからドレインに流れ、高電圧電源配線による充電が行われ、出力が高電圧（論理演算として真、値は１）となり、出力コンタクト層パターン２１を介して、配線層パターン２９に伝えられる。
【００６０】
なお、右下図は、ゲート層パターン１３とコンタクト層パターン１５の配置を示したもので、このコンタクト層パターン１５に対してゲート引出線となる配線層パターン２４が設けられる。
また、図示は省略するが、ゲート層パターン１４に対しても同様にコンタクト層パターン１６が設けられ、このコンタクト層パターン１６に対してゲート引出線となる配線層パターン２５が設けられる。
【００６１】
次に、図３を参照してＮＯＲセルを説明する。
図３参照  
図３は、２入力ＮＯＲのトランジスタレベル回路図とセルの説明図であり、回路は並列接続された２個のｎチャネル型ＭＯＳＦＥＴＡ1 ，Ａ2 と直列接続された２個のｐチャネル型ＭＯＳＦＥＴＢ1 ，Ｂ2 とで構成され、２つの入力（ＩＮ1 ，〜ＩＮ2 ）と１つの出力（ＯＵＴ）が設定されている。
【００６２】
ＮＯＲセル３０には、図２に示したＮＡＮＤセル１０と同様に、ｎ型拡散層パターン３１、ｐ型拡散層パターン３２、ゲート層パターン３３，３４、コンタクト層パターン３５〜４１、配線層パターン４２〜４９が配置されており、ゲート層パターン３３とｎ型拡散層パターン３１の交差箇所がｎチャネル型ＭＯＳＦＥＴＡ1 、ゲート層パターン３３とｐ型拡散層パターン３２の交差箇所がｐチャネル型ＭＯＳＦＥＴＢ1 、ゲート層パターン３４とｎ型拡散層パターン３１の交差箇所がｎチャネル型ＭＯＳＦＥＴＡ2 、ゲート層パターン３４とｐ型拡散層パターン３２の交差箇所がｐチャネル型ＭＯＳＦＥＴＢ2 、配線層パターン４２が低電圧電源配線、配線層パターン４３が高電圧電源配線となる。
【００６３】
このｎチャネル型ＭＯＳＦＥＴＡ1 とｎチャネル型ＭＯＳＦＥＴＡ2 は並列回路を構成し、低電圧電源配線である配線層パターン４２と配線層パターン４７，４８を介して接続しているコンタクト層パターン３８，３９の付近の領域がソース領域、出力用の配線層パターン４９と接続しているコンタクト層パターン４０の付近の領域がドレイン領域である。
【００６４】
また、ｐチャネル型ＭＯＳＦＥＴＢ1 とｐチャネル型ＭＯＳＦＥＴＢ2 は直列回路を構成し、高電圧電源配線である配線層パターン４３と配線層パターン４６を介して接続しているコンタクト層パターン３７の付近の領域がソース領域、出力用の配線層パターン４９と接続しているコンタクト層パターン４１の付近の領域がドレイン領域である。
【００６５】
ゲート（３３）とゲート（３４）のどちらか一方に高い電圧（論理演算として真、値は１）がかけられた場合、電子がソースからドレインに流れ、低電圧電源配線への放電により、出力が低電圧（論理演算として偽、値は０）となり、出力はコンタクト層パターン４０を介して、配線層パターン４９に伝えられる。
【００６６】
ゲート（３３）とゲート（３４）に共に低い電圧（論理演算として偽、値は０）が印加された場合、正孔がソースからドレインに流れ、高電圧電源配線による充電が行われ、出力が高電圧（論理演算として真、値は１）となり、出力コンタクト層パターン４１を介して、配線層パターン４９に伝えられる。
【００６７】
次に、図４乃至図６を参照して、セル種類数の削減方法を説明するが、まず、ＮＡＮＤセルとＮＯＲセルの削減方法を説明する。
図４参照  
図４は図２に示したＮＡＮＤセル１０、１８０度回転したＮＡＮＤセル１０r 、Ｘ軸反転したＮＡＮＤセル１０x 、Ｘ軸反転且つ１８０°回転したＮＡＮＤセル１０xrの構成説明図である。
【００６８】
ここで、１８０度回転したＮＡＮＤセル１０r について、配線パターン２３を低電圧電源配線、配線層パターン２２を高電圧電源配線、ｐ型拡散層パターン１２をｎ型拡散層、ｎ型拡散層パターン１１をｐ型拡散層として、図３に示したＮＯＲセルと同様に２つのｎチャネル型ＭＯＳＦＥＴが並列回路を構成するとともに、２つのｐチャネル型ＭＯＳＦＥＴが直列回路を構成するようにする。
【００６９】
同様に、Ｘ軸反転したＮＡＮＤセル１０x において、配線パターン２３を低電圧電源配線、配線層パターン２２を高電圧電源配線、ｐ型拡散層パターン１２をｎ型拡散層、ｎ型拡散層パターン１１をｐ型拡散層とすると、図３に示したＮＯＲセルと同様に２つのｎチャネル型ＭＯＳＦＥＴが並列回路を構成するとともに、２つのｐチャネル型ＭＯＳＦＥＴが直列回路を構成することになり、Ｘ軸反転且つ１８０°回転したＮＡＮＤセル１０rxの場合も同様である。
【００７０】
図５参照  
図５は、４種類の２入力ＮＯＲセルの配置図であり、配線層パターン５１が低電圧電源配線、配線層パターン５２と配線層パターン５３が高電圧電源配線である。
セル３０rxがＮＯＲセル３０をＸ軸反転かつ１８０度回転させたセル、セル３０r がＮＯＲセル３０を１８０度回転させたセル、セル３０x がＮＯＲセル３０をＸ軸反転させたセルである。
【００７１】
図６参照  
図６は、ＮＯＲセル−ＮＡＮＤセル変換図であり、上述の４種類のＮＯＲセル３０，３０r ，３０x ，３０rxのコンタクト層パターンと電源配線を除く配線層パターンを、４種類のＮＡＮＤセル i１０， i１０r ， i１０x ， i１０rxのコンタクト層パターンと電源配線を除く配線層パターンに置き換えた例を示している。
なお、ＮＡＮＤセル i１０， i１０r ， i１０x ， i１０rxはそれぞれＮＡＮＤセル１０，１０r ，１０x ，１０rxの導電型を反転させたものである。
【００７２】
ＮＯＲセル３０をＮＡＮＤセル i１０r に、ＮＯＲセル３０rxをＮＡＮＤセル i１０x に、ＮＯＲセル３０r をＮＡＮＤセル i１０に、ＮＯＲセル３０x をＮＡＮＤセル i１０rxに置き換えた構成となっており、ｎチャネル型ＭＯＳＦＥＴ同士は並列に、ｐチャネル型ＭＯＳＦＥＴ同士は直列に組み合わされているので、論理演算機能に問題はない。
【００７３】
次に、図７を参照して、ＩＮＶＥＲＴＥＲセルの種類数削減方法について説明する。
図７参照  
図７は、ＩＮＶＥＲＴＥＲセルのトランジスタレベル回路図とセルの説明図である。
ＩＮＶＥＲＴＥＲは、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴからなり、１つの入力（ＩＮ）と１つの出力（ＯＵＴ）が設定されている。
【００７４】
また、ＩＮＶＥＲＴＥＲセル６０を基本として、ＮＡＮＤセル或いはＮＯＲセルと同様に１８０度回転したＩＮＶＥＲＴＥＲセル６０r 、Ｘ軸反転したＩＮＶＥＲＴＥＲセル６０x 、Ｘ軸反転且つ１８０°回転したＩＮＶＥＲＴＥＲセル６０rxを示しているが、図から明らかなように、ＩＮＶＥＲＴＥＲセル６０とＸ軸反転したＩＮＶＥＲＴＥＲセル６０x 、１８０度回転したＩＮＶＥＲＴＥＲセル６０r とＸ軸反転且つ１８０°回転したＩＮＶＥＲＴＥＲセル６０rxとは同一のセル構造になる。
【００７５】
次に、図８乃至図１６を参照してその他のセルの種類数削減方法について説明するが、ここでは、２入力ＮＡＮＤセルと２入力ＮＯＲセルを除くセルのトランジスタレベル回路図と、セルのＭＩＬ記号およびゲートレベル回路図を示す。
なお、駆動能力は全セル共に１倍であり、また、入力に対する各トランジスタ回路への配線を図示していないが、入力Ａ〜Ｆの値（０または１）、入力値による電圧（高電圧または低電圧）は、トランジスタレベル回路図中のＡ〜Ｆのｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴに与えられる。
【００７６】
回路の電力消費増加を抑えるためには、低電圧電源配線と高電圧電源配線の間を流れる電流、即ち、定常電流を抑えることが重要であり、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを組み合わせたＣＭＯＳ回路では、定常電流を流さない低消費電力回路を実現できる。
【００７７】
ｎチャネル型ＭＯＳＦＥＴは入力が高電圧の時に電流を流し、低電圧の時は流さず、一方、ｐチャネル型ＭＯＳＦＥＴは入力が高電圧の時に電流を流さず、低電圧の時は流す。
また、ｎチャネル型ＭＯＳＦＥＴの直列回路とｐチャネル型ＭＯＳＦＥＴの並列回路、ｎチャネル型ＭＯＳＦＥＴの並列回路とｐチャネル型ＭＯＳＦＥＴの直列回路は互いに入力に対して、電流を流す、流さないの結果が逆になるので、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆であれば、定常電流を流さない回路を実現できる。
【００７８】
図２に示した２入力ＮＡＮＤセルと図３に示した２入力ＮＯＲセルにおいても、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆であり、ＩＮＶＥＲＴＥＲ回路を除いて、その他のセルも同様である。
【００７９】
以下、個々のその他のセルについて説明するが、まず、３入力ＮＡＮＤセルと３入力ＮＯＲセルについて説明する。
図８参照  
図８は、３入力ＮＡＮＤセルと３入力ＮＯＲセルのＭＩＬ記号およびゲートレベル回路図であり、左図に示すＮＡＮＤセル６１ではｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列であり、右図に示すＮＯＲセル６２のｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００８０】
図９参照  
図９は、２入力ＡＮＤセルと２入力ＯＲセルのＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤセル６３ではＩＮＶＥＲＴＥＲ回路６３inv を除いて、ＮＡＮＤ回路１０と同様に、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列である。
【００８１】
一方、右図に示すＯＲセル６４ではＩＮＶＥＲＴＥＲ回路６４inv を除いて、ＮＯＲ回路１０と同様に、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であるので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００８２】
図１０参照  
図１０は、３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルのＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ６５ではではｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列であり、右図に示すＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル６６のｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力ＡとＢ回路と入力Ｃの回路において、直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００８３】
図１１参照  
図１１は、４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（１）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（１）のＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル６７においては、入力Ａ，Ｂについては、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列である。
【００８４】
一方、右図に示すＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル６８では、入力Ａ，Ｂについては、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力ＡとＢの回路と入力Ｃと入力Ｄの回路において、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル６７とＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ６８では、直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００８５】
図１２参照  
図１２は、４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（２）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（２）のＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル６９においては、入力Ａ，Ｂ，Ｃについては、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列である。
【００８６】
一方、右図に示すＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル７０では、入力Ａ，Ｂ，Ｃについては、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力ＡとＢとＣの回路と入力Ｄの回路において、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル６９とＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ７０では、直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００８７】
図１３参照  
図１３は、４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（３）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（３）のＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル７１においては、入力Ａ，Ｂについては、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列であり、入力Ｃ，Ｄについても、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列である。
【００８８】
一方、右図に示すＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル７２では、入力Ａ，Ｂについては、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力Ｃ，Ｄについても、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力ＡとＢの回路と入力ＣとＤの回路において、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル７１とＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ７２では、直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００８９】
図１４参照  
図１４は、６入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと６入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルのＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル７３においては、入力Ａ，Ｂ、入力Ｃ，Ｄ、及び、入力Ｅ，Ｆのそれぞれにおいて、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列である。
【００９０】
一方、右図に示すＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル７４では、入力Ａ，Ｂ、入力Ｃ，Ｄ、及び、入力Ｅ，Ｆのそれぞれにおいて、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力ＡとＢの回路と入力ＣとＤの回路と入力ＥとＦの回路において、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル７３とＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ７４では、直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００９１】
図１５参照  
図１５は、５入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと５入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルのＭＩＬ記号およびゲートレベル回路図であり、左図に示すＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル７５においては、入力Ａ，Ｂ及び入力Ｃ，Ｄのそれぞれにおいて、ｎチャネル型ＭＯＳＦＥＴ回路は直列、ｐチャネル型ＭＯＳＦＥＴ回路は並列である。
【００９２】
一方、右図に示すＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル７６では、入力Ａ，Ｂ及び入力Ｃ，Ｄのそれぞれにおいて、ｎチャネル型ＭＯＳＦＥＴ回路は並列、ｐチャネル型ＭＯＳＦＥＴ回路は直列であり、入力ＡとＢの回路と入力ＣとＤの回路と入力Ｅ回路において、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル７５とＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ７６では、直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
【００９３】
図１６参照  
図１６は、ＸＯＲ回路とＸＮＯＲ回路のＭＩＬ記号およびゲートレベル回路図であり、上図に示すＸＯＲ回路７７の各回路要素７７1 〜７７4 と下図に示すＸＮＯＲ回路７８の各回路要素７８1 〜７８4 におけるｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の直列、並列の関係が逆になっているので、図５及び図６に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
なお、回路要素７７3 はＮＯＲ回路、回路要素７８3 はＮＡＮＤ回路、回路要素７７2 ．７８2 はＩＮＶＥＲＴＥＲ回路である。
【００９４】
以上より、図２に示した２入力ＮＡＮＤセルと図３に示した２入力ＮＯＲセル、図８乃至図１６に示したその他の各セルの組において、互いにｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆になっており、また、ＩＮＶＥＲＴＥＲ回路は回転、反転後も同一のセルになるので、一方のセルを回転、反転させた４種類のセルを作成し、図６のように前記４種類のセルのコンタクト層パターンと電源配線を除く配線層パターンを、他方のセルのコンタクト層パターンと電源配線を除く配線層パターンに置き換えることができる。
【００９５】
次に、駆動能力の異なるセルの種類数削減方法を説明する。
図１７参照  
図１７は、駆動能力が２倍の２入力ＮＡＮＤセルと２入力ＮＯＲセルのＭＩＬ記号およびゲートレベル回路図であり、ＮＡＮＤセル７９とＮＯＲセル８０とは、図２に示したＮＡＮＤセル１０と図３に示したＮＯＲセル３０との関係と同様にｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係は互いに逆になっており、トランジスタ回路の数も同一である。
【００９６】
図１８参照  
図１８は、駆動能力が２倍の３入力ＮＡＮＤセルと３入力ＮＯＲセルのＭＩＬ記号およびゲートレベル回路図であり、ＮＡＮＤセル８１とＮＯＲセル８２とは、図８に示したＮＡＮＤセル６１とＮＯＲセル６２との関係と同様にｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係は互いに逆になっており、トランジスタ回路の数も同一である。
【００９７】
以上より、ＮＡＮＤセル７９とＮＯＲセル８０、ＮＡＮＤセル８１とＮＯＲセル８２において、一方のセルを回転、反転させた４種類のセルを作成し、図６のように４種類のセルのコンタクト層パターンと電源配線を除く配線層パターンを、他方のセルのコンタクト層パターンと電源配線を除く配線層パターンに置き換えることができる。
【００９８】
また、駆動能力の増強においては、図１７及び図１８に示すように、回路全体を複写して作成する場合が多いので、図８乃至図１６の各セルの駆動能力が２倍以上でも、互いに駆動能力が同一であれば、一方のセルを回転、反転させた４種類のセルを作成し、図６のように４種類のセルのコンタクト層パターンと電源配線を除く配線層パターンを、他方のセルのコンタクト層パターンと電源配線を除く配線層パターンに置き換えることができる。
【００９９】
なお、２入力ＮＡＮＤセルと２入力ＮＯＲセル、図８乃至図１６に示したその他の各セルの組以外でも、互いにｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆で、トランジスタ回路の数も同一であれば、一方のセルを回転、反転させた４種類のセルを作成し、図６のように４種類のセルのコンタクト層パターンと電源配線を除く配線層パターンを、他方のセルのコンタクト層パターンと電源配線を除く配線層パターンに置き換えることができる。
【０１００】
次に、半導体装置設計方法を説明する。
例えば、２入力ＮＡＮＤセルと２入力ＮＯＲセル、図８乃至図１６に示したその他の各セルの組において、駆動能力別に、一方のセルのみ回転、反転させた４種類のセルを作成し、セルライブラリに登録する。
なお、セル作成においては、配線層パターンから電源配線を除く。
【０１０１】
図１９参照  
図１９はセルの登録方法の説明図であり、登録においては、例えば、回転、反転させた4 種類の２入力ＮＡＮＤセル８３，８３r ，８３x ．８３rxの登録と、セル８３，８３r ，８３x ．８３rxを２入力ＮＯＲセル８４，８４r ，８４x ．８４rxとして登録する処理を行う。
【０１０２】
また、ＩＮＶＥＲＴＥＲセルのコンタクト層パターンと電源配線を除く配線層パターンにおいて、回転後または反転後も同一のセルになるようにパターンの配置を決定し、異なる２種類のセルを登録する。
この場合も、セル作成においては、配線層パターンから電源配線を除くようにする。
【０１０３】
レイアウト作業においては、上記手法で作成したセルライブラリから抽出したセルを配置し、セル同士の配線を行う。
その際、レイアウト作業において、電源配線の作成をＥＤＡツールで自動で行う。
以上、説明した本発明の半導体装置設計方法によれば、上述の論理演算セルとして挙げたセルの種類の数を半分以下にすることができる。
【０１０４】
次に、電子ビーム露光データ作成方法を説明する。
まず、ブロックマスク製造用露光データ処理において、上述の半導体装置設計方法により作成したセルライブラリから、上述の論理演算セルとして挙げたセルのコンタクト層パターンと配線層パターンをブロックとして抽出し、ブロックマスク製造用露光データを作成する。
【０１０５】
その際、同一のブロック同士はブロックマスク製造用露光データに格納しない。
例えば、上述の半導体装置設計方法により、２入力ＮＡＮＤセル（駆動能力：１倍）と２入力ＮＯＲセル（駆動能力：１倍）から抽出したブロックは同一になる。
また、ＩＮＶＥＲＴＥＲセルから抽出したブロックは２種類のみなので、コンタクト層パターンのブロック作成数と、配線層パターンブロック作成数はそれぞれ５０になり、合計で１００となるので、上述の論理演算セルとして挙げたセルから抽出したブロックを１枚のブロックマスクに搭載することができる。
【０１０６】
次に、ウェーハ製造用露光データ処理工程において、上述の半導体装置設計方法により作成した設計データと上述の電子ビーム露光データ作成方法で作成したブロックマスク製造用露光データを入力し、設計データから論理演算セルとして挙げたセルのコンタクト層パターンと配線層パターンをブロックとして抽出して、ウェーハ製造用露光データを作成する。
【０１０７】
そして、露光は、上述のウェーハ製造用露光データ処理工程で作成したウェーハ製造用露光データを電子ビーム露光装置に入力し、上述のブロックマスク製造用露光データ処理工程で作成したブロックマスクを使用して行う。
【実施例２】
【０１０８】
次に、図２０乃至図４３を参照して、本発明の実施例２の電子ビーム露光方法、それに伴う半導体装置設計方法及び電子ビーム露光データ作成方法を説明するが、基本的な論理演算セルについては、サイズ、入力数及び駆動能力について種類は、上記の実施例１と全く同様である。
【０１０９】
また、セル毎に種類数も、実施例１と同様に、１８０度回転、Ｘ軸反転、及び、Ｘ軸反転且つ１８０度回転も含めると４種類であるが、後述するように、第１メタル配線層パターンを統一化することにより、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆になる論理演算セル同士は、回転後または反転後のブロック同士が同一になり、また、ＩＮＶＥＲＴＥＲセルにおいては、回転後または反転後のブロック同士が同一になるので、夫々の種類数の１／２になる。
【０１１０】
図２０参照  
図２０は、３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ回路のセルとトランジスタレベル回路図およびＭＩＬ記号であり、トランジスタレベル回路図およびＭＩＬ記号は図１０と全く同様であり、３つの入力（Ａ，Ｂ，Ｃ）と１つの出力（ＯＵＴ）が設定されており、入力Ａ，Ｂ，Ｃの値（０または１）は、回路図１２０において、Ａ，Ｂ，Ｃと図示されているｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴに電圧として入力される。
【０１１１】
また、セル１３０は従来のセル構造の一例を示すものであり、ゲート層パターン１３１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン１３２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン１３３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを制御し、それぞれのトランジスタが電流を流すスイッチの役目を果たす。
【０１１２】
入力の電圧（値０が低電圧、値１が高電圧）は、第１メタル配線層パターン１３４、第１メタル配線層パターン１３５、第１メタル配線層パターン１３６から図において黒の四角形で示すコンタクト層パターンを介して、それぞれ、ゲート層パターン１３１、ゲート層パターン１３２，ゲート層パターン１３３伝えられる。
【０１１３】
また、出力の電圧（値０が低電圧、値１が高電圧）は、ｎ型拡散層パターンとｐ型拡散層パターンから、それぞれ、コンタクト層パターンを介して、第１メタル配線層パターン１４４に伝えられる。
その他、第１メタル配線層パターン１４１は高電圧電源配線、第１メタル配線層パターン１４２は低電圧電源配線である。
【０１１４】
第１メタル配線層パターン１４１から第１メタル配線層パターン１４４に電流が流れた場合、出力は高電圧（値は１）となり、一方、第１メタル配線層パターン１４４から第１メタル配線層パターン１４２に電流が流れた場合、出力は低電圧（値は０）となる。
例えば、入力ＢとＣの値が０であった場合、ゲート層パターン１３２とゲート層パターン１３３はｐチャネル型ＭＯＳＦＥＴのスイッチをＯＮするので、第１メタル配線層パターン１４１から、第１メタル配線層パターン１５１、コンタクト層パターン１６１、ｐ型拡散層パターンおよびコンタクト層パターン１６４を介して、第１メタル配線層パターン１４４に電流が流れる。
【０１１５】
入力ＡとＣの値が０の場合は、ゲート層パターン１３１とゲート層パターン１３３のｐチャネル型ＭＯＳＦＥＴのスイッチがＯＮになり、第１メタル配線層パターン１４１から、第１メタル配線層パターン１５１、コンタクト層パターン１６１を介して、ｐ型拡散層パターンの領域１６５に電流が流れ、次に、コンタクト層パターン１６２、第１メタル配線層パターン１４３、コンタクト層パターン１６３を介して、ｐ型拡散層パターンの領域１６６に電流が流れて、最後にコンタクト層パターン１６４を介して、第１メタル配線層パターン１４４に電流が流れる。
【０１１６】
回路図１２０から明らかなように、ｐチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＢは並列回路を形成しており、共に両端がｐチャネル型ＭＯＳＦＥＴＣに接続されている。
また、ｐチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＣにおいては、トランジスタを制御するゲート層パターン１３２とゲート層パターン１３３が隣接していることで接続となり、ｐチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＣにおいては、コンタクト層パターン１６２とコンタクト層パターン１６３および第１メタル配線層パターン１４３を介して接続している。
【０１１７】
ｎチャネル型ＭＯＳＦＥＴ回路においては、１つのトランジスタに２つ以上のトランジスタが接続されていないので、トランジスタ同士を接続する第１メタル配線層パターンは不要になる。
【０１１８】
このように、論理演算回路は、概して、トランジスタの並列回路と直列回路で構成されており、第１メタル配線層には、ゲート層パターンに入力値を伝えるパターン（例えば、パターン１３４，１３５，１３６）、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続し、両方の回路からの値が出力されるパターン（例えば、パターン１４４）、電源を供給するパターン（電源配線パターン、例えば、パターン１４１，１４２）、電源配線パターンとｎ型拡散層パターンおよびｐ型拡散層パターンを接続するパターン（例えば、パターン１５１，１５２，１５３）、トランジスタ同士を接続するパターン（例えば、パターン１４３）が配置されている。
【０１１９】
そこで、本発明の実施例２においては、第１メタル配線層パターンを一括露光するためにはその統一化を計ることにするので、以下に説明する。
まず、第１メタル配線層パターンの統一化のために、論理演算セルごとに第１メタル配線層パターンの形状は異なるが、その機能毎に、以下の
ａ．ゲート層パターンに入力値を伝えるパターン
ｂ．ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続し、両方の      回路から値が出力されるパターン
ｃ．電源配線パターン
ｄ．電源配線パターンとｎ型拡散層パターンおよびｐ型拡散層パターンと接続するパタ      ーン
ｅ．トランジスタ同士を接続するパターン
のａ〜ｅの５つの種類に分類する。
【０１２０】
したがって、ａ〜ｅの機能を保持しつつ、全ての論理演算セルを構築できるパターン形状を作成し、それらのパターンをブロックとして抽出すれば、少ない種類のブロックで、より多くの論理演算セルを一括露光することが可能になる。
【０１２１】
図２１参照  
図２１は、本発明の実施例２の３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲと３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲの説明図であり、符号１７０は３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲのセル、符号２３０は３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲのセルであり、第１メタル配線層パターン群は共に同一である。
なお、符号２２０は３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲのトランジスタレベル回路図である。
【０１２２】
この場合、３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル１７０のパターン構成としては、
・１７１，１７２は電源配線パターンである。
・１８１〜１８６はトランジスタ同士を接続するパターンであり、そのうちの各一つの    パターン、ここでは、１８３，１８４はｎチャネル型ＦＥＴ回路またはｐチャネル型    ＭＯＳＦＥＴ回路から値が出力されるパターンである。
・１９１はｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続する    パターンである。
・２０１〜２０８は電源配線パターンとｎ型拡散層パターンおよびｐ型拡散層パターン    を接続するパターンである。
・２１１〜２１３はゲート層パターンに入力値を伝えるパターンである。
【０１２３】
また、３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル２３０のパターン構成としては、
・２３１，２３２は電源配線パターンである。
・２４１〜２４６はトランジスタ同士を接続するパターンであり、そのうちの各一つの    パターン、ここでは、２４３，２４４はｎチャネル型ＦＥＴ回路またはｐチャネル型    ＭＯＳＦＥＴ回路から値が出力されるパターンである。
・２５１はｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続する    パターンである。
・２６１〜２６８は電源配線パターンとｎ型拡散層パターンおよびｐ型拡散層パターン    を接続するパターンである。
・２７１〜２７３はゲート層パターンに入力値を伝えるパターンである。
【０１２４】
したがって、上記のｂの機能を３つのパターン（〔１８３，１８４，１９１〕と〔２４３，２４４，２５１〕）で構成し、上記のｄの機能のパターンにおいては、論理演算セルごとにコンタクト層パターンを介して電源を供給する位置が異なるので、図に示すように、２０１〜２０８及び２６１〜２６８として全てのゲート層パターンの左右に配置する。
【０１２５】
また、図２１に示す２つの回路では、１つのトランジスタに２つ以上のトランジスタが接続されている箇所が１箇所であるが、他の論理演算回路の場合には、前記箇所が２箇所の回路も存在するので、上記ｅの機能のパターンを２つずつ（〔１８１，１８２〕，〔１８５，１８６〕，〔２４１，２４２〕，〔２４５，２４６〕）配置する。
【０１２６】
但し、第１メタル配線パターン１８３，１８４，２４３，２４４は、論理演算セルの構成によっては、上記ｅの機能を兼ねることになる。
なお、使用しない第１メタル配線層パターンにはコンタクト層パターンを配置しないので、論理演算は正確に行われることになる。
【０１２７】
図２２参照
図２２はコンタクト層パターンを除いた論理演算セルの構成図であり、論理演算セル２８０では、第１メタル配線層パターンの形状が全ての論理演算セルを構築できるように作成されており、コンタクト層パターンは論理演算セルごとに必要な箇所に配置する。
なお、この論理演算セル２８０の場合、ゲート層パターンが８個配置されているので、最大８入力の論理演算セルを構築できる。
【０１２８】
図２３参照  
図２３は、論理演算セル２８０から第１メタル配線層パターンを抽出したブロック２８１の構成図であり、電源配線パターンはブロック２８１に抽出していない。
ブロック２８１には、論理演算セルの入力数に応じて、部分的に電子ビームを照射し、露光を行うものであり、例えば、入力数が１の場合、２８２の領域にのみ部分的に電子ビームを照射する。同様に入力数が２の場合、２８３の領域にのみ、入力数が３の場合、２８４の領域にのみ、入力数が４の場合、２８５の領域にのみ、入力数が５の場合、２８６の領域にのみ、入力数か６の場合、２８７の領域にのみ、入力数が７の場合、２８８の領域にのみ部分的に電子ビームを照射し、入力数が８の場合はブロック全体に電子ビームを照射する。
【０１２９】
図２４参照  
図２４は、部分照射した場合の説明図であり、ここでは、電子ビーム２８９をブロック２８１の２８４の領域に部分照射し、入力数３の第１メタル配線層パターンの露光を行っている。
【０１３０】
なお、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続するパターンの配置位置は入力数に応じて異なるため、図２１における第１メタル配線層パターン１９１，２５１に相当するパターンに対しては可変矩形露光を行う。
【０１３１】
また、電子ビーム露光装置で一括露光できるブロックの最大サイズは、例えば、５μｍ四方であり、９０ｎｍテクノロジまたは６５ｎｍテクノロジ以降ではサイズＨとサイズＬは共に５μｍ以内である。５μｍ四方であれば、９０ｎｍテクノロジの場合、１５〜２０個、６５ｎｍテクノロジの場合、２０〜２５個のゲート層パターンを配置できるので、９０ｎｍテクノロジの場合、１５〜２０入力数、６５ｎｍテクノロジの場合、２０〜２５入力数の論理演算セルを一括露光できる。
【０１３２】
また、電源配線パターンは、複数の論理演算セルに共有されており、ブロックに抽出すると逆にショット数が増加する場合があるので、電源配線パターンはブロックに抽出せずに可変矩形露光を行うので、この様子を図２５を用いて説明する。
【０１３３】
図２５参照  
図２５は、電源配線パターンのショット数例の説明図であり、上段図は３つの論理演算セルを配置した例を示している。
符号２９１が高電圧電源配線、符号２９２が低電圧電源配線であり、サイズＬは１０μｍであり、破線２９３〜２９５に囲まれた位置に３つの論理演算セルが配置されているとする。
【０１３４】
中段図は、３つの論理演算セルを電源配線パターンを含めて一括露光する場合のショット数例の説明図であり、各論理演算セルと同時に露光された電源配線パターンを接続するために、電源配線パターンは８個のパターン３０１〜３０８に分割され、可変矩形露光のショット数は８となる。
【０１３５】
下段図は、３つの論理演算セルを電源配線パターンを含めずに一括露光する場合のショット数例の説明図であり、電源配線パターンは５μｍずつ可変矩形露光され、ショット数は３１１〜３１４の４となる。
なお、統一化した第１メタル配線層用のブロック２８１は１８０度回転後、Ｘ軸反転後、Ｘ軸反転かつ１８０度回転後も同一形状になるので、論理演算セルの回転後および反転後も含めたブロック作成数は１個、即ち、ブロック２８１のみになる。
【０１３６】
次に、各種の論理演算回路セルにおける第１メタル配線層パターンの統一化例を説明するが、ここでは、図２３に示した論理演算セル２８０を基に構築した例を示す。
この場合、論理演算回路の入力数に応じて、論理演算セル２８０の全体、または一部を抽出し、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続するパターンとコンタクト層パターン、および必要に応じて、その他の第１メタル配線層パターンを配置する。
【０１３７】
また、トランジスタレベル回路図とＭＩＬ記号も併せて図示するが、入力（Ａ〜Ｆ）の値（０または１）は、ぞれぞれのトランジスタレベル回路図において、Ａ−Ｆと図示されているｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴに電圧として入力される。
【０１３８】
図２６参照  
図２６は、２入力ＮＡＮＤセルと２入力ＮＯＲセルの構成説明図であり、上図が２入力ＮＡＮＤセルの構成説明図であり、下図が２入力ＮＯＲセルの構成説明図である。
上図に示す２入力ＮＡＮＤセル３２０においては、ゲート層パターン３２１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３２２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン１７１，１７２とパターン３２３以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン３２３には可変矩形露光を行う。
【０１３９】
下図に示す２入力ＮＯＲセル３３０においては、ゲート層パターン３３１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３３２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン２３１，２３２とパターン３３３以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン３３３には可変矩形露光を行う。
【０１４０】
図２７参照  
図２７は、３入力ＮＡＮＤセルと３入力ＮＯＲセルの構成説明図であり、上図が３入力ＮＡＮＤセルの構成説明図であり、下図が３入力ＮＯＲセルの構成説明図である。
上図に示す３入力ＮＡＮＤセル３４０においては、ゲート層パターン３４１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３４２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン３４３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを制御する。
電源配線パターン１７１，１７２とパターン３４４以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン３４４には可変矩形露光を行う。
【０１４１】
下図に示す３入力ＮＯＲセル３５０においては、ゲート層パターン３５１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３５２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン３５３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを制御する。
電源配線パターン２３１，２３２とパターン３５４以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン３５４には可変矩形露光を行う。
【０１４２】
図２８参照  
図２８は、４入力ＮＡＮＤセルと４入力ＮＯＲセルの構成説明図であり、上図が４入力ＮＡＮＤセルの構成説明図であり、下図が４入力ＮＯＲセルの構成説明図である。
上図に示す４入力ＮＡＮＤセル３６０においては、ゲート層パターン３６１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３６２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン３６３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン３６４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン１７１，１７２とパターン３６５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン３６５には可変矩形露光を行う。
【０１４３】
下図に示す４入力ＮＯＲセル３７０においては、ゲート層パターン３７１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３７２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン３７３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン３７４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン２３１，２３２とパターン３７５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン３７５には可変矩形露光を行う。
【０１４４】
図２９参照  
図２９は、２入力ＡＮＤセルと２入力ＯＲセルの構成説明図であり、上図が２入力ＡＮＤセルの構成説明図であり、下図が２入力ＯＲセルの構成説明図である。
上図に示す２入力ＡＮＤセル３８０においては、ゲート層パターン３８１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン３８２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン１７１，１７２とパターン３８３、３８４、３８５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン３８３、３８４、３８５には可変矩形露光を行う。
【０１４５】
なお、２入力ＡＮＤ回路３９０は、トランジスタレベル回路図から明らかなように、ＮＡＮＤ回路３９１とＩＮＶＥＲＴＥＲ回路３９２により構成され、第１メタル配線層パターン３８４によりＮＡＮＤ回路３９１の出力をＩＮＶＥＲＴＥＲ回路３９２に入力する。
【０１４６】
下図に示す２入力ＯＲセル４００においては、ゲート層パターン４０１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４０２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン２３１，２３２とパターン４０３、４０４、４０５以外の第１メタル配線屠パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン４０３、４０４、４０５には可変矩形露光を行う。
【０１４７】
なお、２入力ＯＲ回路４１０は、トランジスタレベル回路図から明らかなように、ＮＯＲ回路４１１とＩＮＶＥＲＴＥＲ回路４１２により構成され、第１メタル配線層パターン４０４によりＮＯＲ回路４１１の出力をＩＮＶＥＲＴＥＲ回路４１２に入力する。
【０１４８】
図３０参照  
図３０は、４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（１）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（１）の構成説明図であり、上図が４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（１）の構成説明図であり、下図が４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（１）の構成説明図である。
【０１４９】
上図に示す４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（１）４２０においては、ゲート層パターン４２１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４２２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４２３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４２４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン１７１，１７２とパターン４２５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン４２５には可変矩形露光を行う。
【０１５０】
下図に示す４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（１）４３０においては、ゲート層パターン４３１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４３２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４３３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４３４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン２３１，２３２とパターン４３５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン４３５には可変矩形露光を行う。
【０１５１】
図３１参照  
図３１は、４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（２）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（２）の構成説明図であり、上図が４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（２）の構成説明図であり、下図が４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（２）の構成説明図である。
【０１５２】
上図に示す４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（２）４４０においては、ゲート層パターン４４１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４４２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４４３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４４４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン１７１，１７２とパターン４４５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン４４５には可変矩形露光を行う。
【０１５３】
下図に示す４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（２）４５０においては、ゲート層パターン４５１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４５２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４５３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４５４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン２３１，２３２とパターン４５５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン４５５には可変矩形露光を行う。
【０１５４】
図３２参照  
図３２は、４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（３）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（３）の構成説明図であり、上図が４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（３）の構成説明図であり、下図が４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（３）の構成説明図である。
【０１５５】
上図に示す４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（３）４６０においては、ゲート層パターン４６１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４６２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４６３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４６４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン１７１，１７２とパターン４６５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン４６５には可変矩形露光を行う。
【０１５６】
下図に示す４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（３）４７０においては、ゲート層パターン４７１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４７２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４７３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４７４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを制御する。
電源配線パターン２３１，２３２とパターン４７５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン４７５には可変矩形露光を行う。
【０１５７】
図３３及び図３４参照  
図３３及び図３４は、５入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと５入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルの構成説明図であり、図３３が５入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルの構成説明図であり、図３４が５入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルの構成説明図である。
【０１５８】
図３３に示す５入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル４９０においては、ゲート層パターン４９１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン４９２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン４９３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン４９４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを、ゲート層パターン４９５がｎチャネル型ＭＯＳＦＥＴＥとｐチャネル型ＭＯＳＦＥＴＥを制御する。
電源配線パターン１７１，１７２とパターン４９６以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン４９６には可変矩形露光を行う。
【０１５９】
図３４に示す５入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル５００においては、ゲート層パターン５０１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５０２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン５０３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン５０４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを、ゲート層パターン５０５がｎチャネル型ＭＯＳＦＥＴＥとｐチャネル型ＭＯＳＦＥＴＥを制御する。
電源配線パターン２３１，２３２とパターン５０６以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン５０６には可変矩形露光を行う。
【０１６０】
図３５及び図３６参照  
図３５及び図３６は、６入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと６入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルの構成説明図であり、図３５が６入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルの構成説明図であり、図３６が６入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルの構成説明図である。
【０１６１】
図３５に示す６入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル５１０においては、ゲート層パターン５１１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５１２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン５１３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン５１４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを、ゲート層パターン５１５がｎチャネル型ＭＯＳＦＥＴＥとｐチャネル型ＭＯＳＦＥＴＥを、ゲート層パターン５１６がｎチャネル型ＭＯＳＦＥＴＦとｐチャネル型ＭＯＳＦＥＴＦを制御する。
電源配線パターン１７１，１７２とパターン５１７以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン５１７には可変矩形露光を行う。
【０１６２】
図３６に示す６入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル５２０においては、ゲート層パターン５２１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５２２がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン５２３がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを、ゲート層パターン５２４がｎチャネル型ＭＯＳＦＥＴＤとｐチャネル型ＭＯＳＦＥＴＤを、ゲート層パターン５２５がｎチャネル型ＭＯＳＦＥＴＥとｐチャネル型ＭＯＳＦＥＴＥを、ゲート層パターン５２６がｎチャネル型ＭＯＳＦＥＴＦとｐチャネル型ＭＯＳＦＥＴＦを制御する。
電源配線パターン２３１，２３２とパターン５２７以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン５２７には可変矩形露光を行う。
【０１６３】
図３７及び図３８参照  
図３７及び図３８は、ＸＯＲセル及びＸＮＯＲセルの構成説明図であり、図３７がＸＯＲセルの構成説明図であり、図３８がＸＮＯＲセルの構成説明図である。
図３７に示すＸＯＲセル５３０においては、ゲート層パターン５３１と５３３がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５３２と５３４がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン１７１，１７２とパターン５３５、５３６、５３７以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン５３５、５３６、５３７には可変矩形露光を行う。
【０１６４】
なお、ＸＯＲ回路５４０はトランジスタレベル回路図から明らかなように、ＮＯＲ回路５４１と３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ回路５４２とからなり、ＮＯＲ回路５４１の出力を第１メタル配線パターン５３６により３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ回路５４２に入力する。
【０１６５】
図３８に示すように、ＸＮＯＲセル５５０においては、ゲート層パターン５５１と５５３がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５５２と５５４がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。  電源配線パターン２３１，２３２とパターン５５５、５５６、５５７以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン５５５、５５６、５５７には可変矩形露光を行う。
【０１６６】
なお、ＸＮＯＲ回路５６０はトランジスタレベル回路図から明らかなように、ＮＡＮＤ回路５６１と３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ回路５６２とからなり、ＮＡＮＤ回路５６１の出力を第１メタル配線パターン５５６により３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲ回路に入力する。
【０１６７】
図３９参照  
図３９は、駆動能力が２倍の２入力ＮＡＮＤセルと２入力ＮＯＲセルの構成説明図であり、上図が２入力ＮＡＮＤセルの構成説明図であり、下図が２入力ＮＯＲセルの構成説明図である。
【０１６８】
上図に示す駆動能力が２倍の２入力ＮＡＮＤセル５７０においては、ゲート層パターン５７１と５７４がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５７２と５７３がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン１７１，１７２とパターン５７５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン５７５には可変矩形露光を行う。
【０１６９】
下図に示す駆動能力が２倍の２入力ＮＯＲセル５８０においては、ゲート層パターン５８１と５８４がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５８２と５８３がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを制御する。
電源配線パターン２３１，２３２とパターン５８５以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン５８５には可変矩形露光を行う。
【０１７０】
図４０及び図４１参照  
図４０及び図４１は、駆動能力が２倍の３入力ＮＡＮＤセルと３入力ＮＯＲセルの構成説明図であり、図４０が３入力ＮＡＮＤセルの構成説明図であり、図４１が３入力ＮＯＲセルの構成説明図である。
【０１７１】
図４０に示す駆動能力が２倍の３入力ＮＡＮＤセル５９０においては、ゲート層パターン５９１と５９６がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン５９２と５９５がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン５９３と５９４がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを制御する。
電源配線パターン１７１，１７２とパターン５９７以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン５９７には可変矩形露光を行う。
【０１７２】
図４１に示す駆動能力が２倍の３入力ＮＯＲセル６００においては、ゲート層パターン６０１と６０６がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを、ゲート層パターン６０２と６０５がｎチャネル型ＭＯＳＦＥＴＢとｐチャネル型ＭＯＳＦＥＴＢを、ゲート層パターン６０３と６０４がｎチャネル型ＭＯＳＦＥＴＣとｐチャネル型ＭＯＳＦＥＴＣを制御する。
電源配線パターン２３１，２３２とパターン６０７以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン２３１，２３２とパターン６０７には可変矩形露光を行う。
【０１７３】
図４２参照  
図４２は、ＩＮＶＥＲＴＥＲセルの構成説明図であり、ＩＮＶＥＲＴＥＲ６１０においては、ゲート層パターン６１１がｎチャネル型ＭＯＳＦＥＴＡとｐチャネル型ＭＯＳＦＥＴＡを制御する。
電源配線パターン１７１，１７２とパターン６１２以外の第１メタル配線層パターンは、ブロック２８１に電子ビームを部分照射して露光を行い、電源配線パターン１７１，１７２とパターン６１２には可変矩形露光を行う。
【０１７４】
以上、図２０乃至図４２に図示した論理演算回路以外でも、１つのトランジスタに２つ以上のトランジスタが接続されている箇所が２箇所以内であれば、論理演算セル２８０で構築し、ブロック２８１で露光することができる。
【０１７５】
以上においては、１つのトランジスタに２つ以上のトランジスタが接続されている箇所が２箇所以内の場合を説明したが、次に、図４３を参照して、１つのトランジスタに２つ以上のトランジスタが接続されている箇所が３箇所存在する論理演算回路における第１メタル配線パターンの統一化について説明する。
【０１７６】
図４３参照  
図４３は、１つのトランジスタに２つ以上のトランジスタが接続されている箇所が３箇所存在する論理演算セルの構成説明図であり、論理演算セル７００では、トランジスタ同士を接続するパターンを４個、即ち、パターン７０１〜７０４及びパターン７０５〜７０８配置するものであり、この内の１個ずつ、例えば、パターン７０４とパターン７０５を機能ｂ、即ち、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続し、両方の回路から値が出力されるパターンとする。                          
【０１７７】
図４３は、１つのトランジスタに２つ以上のトランジスタが接続されている箇所が３箇所存在する場合の論理演算セルであるが、同様に、２つ以上のトランジスタが接続されている箇所が増加するごとに、トランジスタ同士を接続するパターンを増加すれば良い。
【０１７８】
以上は、論理演算セルが、０度回転、１８０度回転、Ｘ軸反転、Ｘ軸反転かつ１８０度回転する場合を説明したが、次に、図４４を参照して、論理演算セルが、９０度回転、２７０度回転、Ｘ軸反転かつ９０度回転、Ｘ軸反転かつ２７０度回転で配置される場合の論理演算回路における第１メタル配線パターンの統一化について説明する。
【０１７９】
図４４参照  
図４４は、論理演算セルが、９０度回転、２７０度回転、Ｘ軸反転かつ９０度回転、Ｘ軸反転かつ２７０度回転で配置される場合の論理演算セルの構成説明図であり、この場合の論理演算セル７１０は、図２３に示した論理演算セル２８０を９０度回転したものである。
【０１８０】
次に、図４５を参照してダミーパターンを抽出したブロックを説明する。
図４５参照  
図４５は、ダミーパターンを抽出したブロックの構成説明図であり、ダミーパターン用ブロック７２０には、矩形パターンからあるダミーパターン７２１が設けられ、このダミーパターン用ブロック７２０はブロックマスクに１個格納する。
【０１８１】
次に、本発明の実施例２における半導体装置設計方法を説明する。
まず、各論理演算回路のセルを、例えば、論理演算セル２８０を基に構築するが、その際に、論理演算回路の入力数に応じて、論理演算セル２８０の全体、または一部を抽出し、コンタクト層パターン、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続する第１メタル配線層パターン、及び、ＡＮＤセルのように論理演算回路と論理演算回路との間を接続する第１メタル配線層パターンを配置する。
【０１８２】
作成したセルは、上記の実施例２における半導体装置設計方法と同様に、セルライブラリとして格納し、レイアウト作業時には、セルライブラリからセルを抽出して、ＥＤＡツール、セルの自動配置およびセル同士の自動配線を行い、設計データを作成する。
【０１８３】
次に、本発明の実施例２における電子ビーム露光データ作成方法を説明する。
まず、ブロックマスク製造用露光データ処理において、上述の半導体装置設計方法により作成したセルライブラリを参照し、例えば、ブロック２８１をブロックマスク製造用露光データに格納する。
【０１８４】
また、このセルライブラリから、上述の２５種類の各論理演算回路のコンタクト層パターンをブロックとして抽出するが、このブロックの回転後または反転後のブロックも格納するので、合計で格納するブロックの数は１００個（＝２５種×４）になる。
【０１８５】
その際、同一のブロック同士はブロックマスク製造用露光データに格納しない。
例えば、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆になっている論理演算回路のセル同士では、上記の実施例１で示したように回転後または反転後のブロック同士が同一になるので、図２６乃至図４１に示した論理演算セル同士では、ｎチャネル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路の関係が逆になっており、回転後または反転後のブロック同士が同一になる。
【０１８６】
また、図４２に示したＩＮＶＥＲＴＥＲセルにおいては、上記の実施例１に示したように、セルの回転後または反転後のブロック同士が同一になり、ブロックの数は２になる。
したがって、論理演算回路セルについて格納するブロックの数は５０個〔＝（２５種×４）／２〕となる。
【０１８７】
その他、ＳＲＡＭのコンタクト層と第１メタル配線層のパターンをブロックとして抽出すると、例えば、ＳＲＡＭが上述のように６種類であれば、格納するブロックの数は４８個になる。
【０１８８】
また、図４５に示したダミーパターンを抽出したブロックを１個格納すると、ブロックマスク製造用露光データに格納するブロックの数は１００個になる。
即ち、１個の第１メタル配線層パターンを統一化した論理演算セルのブロック２８１、５０個の論理演算回路セルのブロック、４８個のＳＲＡＭ用ブロック、及び、１個のダミーパターン用ブロックの計１００個となる。
【０１８９】
次に、ブロックマスクを上述のブロックマスク製造用露光データから作成するが、本発明のウェーハ製造用露光データ処理工程においては、まず、
ａ．上述の半導体装置設計方法により作成した設計データと上述のブロックマスク製造用    露光データ処理で作成したブロックマスク製造用露光データを入力する。
ｂ．次いで、設計データから、論理演算セルの第１メタル配線層パターンとコンタクト層    パターンをブロックとして抽出する。
ｃ．次いで、コンタクト層パターンにおいては、抽出したブロックがブロックマスク製造    用露光データに格納されているブロックと同一であるか確認する。
ｄ．次いで、第１メタル配線層パターンにおいては、抽出したブロックとブロックマスク    製造用露光データに格納されているブロックを比較し、電源配線パターン、ｎチャネ    ル型ＭＯＳＦＥＴ回路とｐチャネル型ＭＯＳＦＥＴ回路を接続するパターン、論理演    算回路と論理演算回路との間を接続するパターンなど、一致しないパターンを可変矩    形露光パターンとする。
ｅ．その他、ＳＲＡＭのコンタクト層パターンと第１メタル配線層パターン、ダミーパタ    ーンをブロックとして抽出し、ブロックマスク製造用露光データに格納されているブ    ロックと同一であるか確認する。
ｆ．次いで、ブロックマスク製造用露光データに格納されているブロックと一致がとれた    ブロックおよびブロックのブロックマスク上の位置、ブロックをウェーハ上に露光す    る位置などをウェーハ製造用露光データに格納する。
同様に、可変矩形露光パターンおよび可変矩形露光パターンをウェーハ上に露光す    る位置などをウェーハ製造用露光データに格納する。
【０１９０】
また、露光工程においては、上記ａ〜ｆの工程により作成したウェーハ製造用露光データを電子ビーム露光装置に入力し、上述のブロックマスク作成工程で作成したブロックマスクを使用して露光を行う。
【０１９１】
以上説明したように、本発明の実施例２においては、第１メタル配線層パターンを統一化した論理演算セルを用いているので、ブロックマスクに異なるセルライブラリからＳＲＡＭのコンタクト層パターンと第１メタル配線層パターンおよびダミーパターンなど、その他のパターン群をブロックとして抽出し、ブロックマスクに搭載することが可能となり、より多くのショット数を削減することができる。
【０１９２】
以上、本発明の各実施例を説明したが、本発明は上記の各実施例に記載した構成に限定されるものではなく、回路構成等において駆動能力の変更、入力数、出力数等に応じて各種の変更が可能であることはいうまでもない。
【０１９３】
例えば、上記の実施例２においては、各論理演算セルを電源配線パターンを含めずに一括露光し、電源配線パターンは可変矩形露光パターンとして別途露光しているが、上記の図２５の中段図に示したように、各論理演算セルを電源配線パターンを含めて一括露光し、各論理演算セルと同時に露光された電源配線パターンを接続するために、接続用の電源配線パターンを別途可変矩形露光により露光しても良いものである。
【０１９４】
ここで、再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１）  電子回路装置の回路パターンを電子ビームで露光するための電子回路装置設計方法であって、電子回路装置を構築する複数のセルから２種類のセル１，２を選定し、前記２種類のセル１，２の一方のセル１を回転させ、または反転させ、または回転且つ反転させ、前記回転後または反転後または回転且つ反転後のセル３〜５を前記２種類のセル１，２の他方のセル２に置き換えてデータベース化してセルライブラリを作成することを特徴とする電子回路装置設計方法。
（付記２）  上記セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンから電源配線を除くことを特徴とする付記１記載の電子回路装置設計方法。
（付記３）  上記セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンをトランジスタ同士を接続する第１の配線層パターン、ゲート層に入力を伝える第２の配線層パターン、電源配線を構成する第３の配線層パターン、前記電源配線をｎ型領域及びｐ型領域に接続する第４の配線層パターン、ｎ型トランジスタとｐ型トランジスタとを接続するとともに出力を取り出す第５の配線層パターンに区分し、複数の電子回路装置の回路パターンに対して前記第３の配線パターン及び第５の配線パターンを除いて配線層パターンを共通化することを特徴とする付記１記載の電子回路装置設計方法。
（付記４）  上記セル１，２がインバータセルの場合、回転後または反転後も同一セル３，４になるように上記回路パターンの配置を決定することを特徴とする付記１乃至３のいずれか１に記載の電子回路装置設計方法。
（付記５）  電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光データ作成方法であって、付記１乃至４のいずれか１に記載のセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、前記ブロックに対応する電子ビーム露光データを作成して、前記ブロックに対応する電子ビーム露光データから前記ブロックを搭載したブロックマスクを作成する工程と、前記セルライブラリを基に作成した電子回路装置設計データからセルを抽出し、前記ブロックに対応する電子ビーム露光デタに基づいてウェーハ製造用露光データを作成する工程を有することを特徴とする電子ビーム露光データ作成方法。
（付記６）  電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光方法であって、付記５記載のウェーハ製造用露光データを露光装置に入力して、付記５記載のブロックマスクを使用して一括露光することを特徴とする電子ビーム露光方法。
（付記７）  付記５記載のブロックマスクの作成工程で作成したことを特徴とするブロックマスク。
（付記８）  ダミーパターンを抽出したブロックを搭載していることを特徴とする付記７記載のブロックマスク。
（付記９）  ＮＡＮＤセル用のコンタクト層パターン及び配線層パターンと、ＮＯＲセル用のコンタクト層パターン及び配線層パターンとを共用していることを特徴とする付記７または８に記載のブロックマスク。
【産業上の利用可能性】
【０１９５】
本発明の活用例としては、半導体装置の設計方法、電子ビーム露光データ作成方法、或いは、電子ビーム露光方法が典型的であるが、半導体装置に限られるものではなく、超伝導デバイス等の論理回路を組み合わせて使用する他の電子回路装置にも適用されるものである。
【図面の簡単な説明】
【０１９６】
【図１】本発明の原理的構成の説明図である。
【図２】２入力ＮＡＮＤのトランジスタレベル回路図とセルの説明図である。
【図３】２入力ＮＯＲのトランジスタレベル回路図とセルの説明図である。
【図４】図２に示したＮＡＮＤセル１０の１８０度回転後、Ｘ軸反転後、及び、Ｘ軸反転且つ１８０°回転後のセル構造の構成説明図である。
【図５】４種類の２入力ＮＯＲセルの配置図である。
【図６】ＮＯＲセル−ＮＡＮＤセル変換図である。
【図７】ＩＮＶＥＲＴＥＲセルのトランジスタレベル回路図とセルの説明図である。
【図８】３入力ＮＡＮＤセルと３入力ＮＯＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図９】２入力ＡＮＤセルと２入力ＯＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図１０】３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図１１】４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（１）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（１）のＭＩＬ記号およびゲートレベル回路図である。
【図１２】４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（２）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（２）のＭＩＬ記号およびゲートレベル回路図である。
【図１３】４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（３）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（３）のＭＩＬ記号およびゲートレベル回路図である。
【図１４】６入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと６入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図１５】５入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルと５入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図１６】ＸＯＲ回路とＸＮＯＲ回路のＭＩＬ記号およびゲートレベル回路図である。
【図１７】駆動能力が２倍の２入力ＮＡＮＤセルと２入力ＮＯＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図１８】駆動能力が２倍の３入力ＮＡＮＤセルと３入力ＮＯＲセルのＭＩＬ記号およびゲートレベル回路図である。
【図１９】セルの登録方法の説明図である。
【図２０】３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲ回路の説明図である。
【図２１】本発明の実施例２の３入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲと３入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲの説明図である。
【図２２】コンタクト層パターンを除いた論理演算セルの構成図である。
【図２３】論理演算セルから第１メタル配線層パターンを抽出したブロックの構成図である。
【図２４】部分照射した場合の説明図である。
【図２５】電源配線パターンのショット数例の説明図である。
【図２６】２入力ＮＡＮＤセルと２入力ＮＯＲセルの構成説明図である。
【図２７】３入力ＮＡＮＤセルと３入力ＮＯＲセルの構成説明図である。
【図２８】４入力ＮＡＮＤセルと４入力ＮＯＲセルの構成説明図である。
【図２９】２入力ＡＮＤセルと２入力ＯＲセルの構成説明図である。
【図３０】４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（１）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（１）の構成説明図である。
【図３１】４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（２）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（２）の構成説明図である。
【図３２】４入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル（３）と４入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル（３）の構成説明図である。
【図３３】５入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルの構成説明図である。
【図３４】５入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルの構成説明図である。
【図３５】６入力ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセルの構成説明図である。
【図３６】６入力ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセルの構成説明図である。
【図３７】ＸＯＲセルの構成説明図である。
【図３８】ＸＮＯＲセルの構成説明図である。
【図３９】駆動能力が２倍の２入力ＮＡＮＤセルと２入力ＮＯＲセルの構成説明図である。
【図４０】駆動能力が２倍の３入力ＮＡＮＤセルの構成説明図である。
【図４１】駆動能力が２倍の３入力ＮＯＲセルの構成説明図である。
【図４２】ＩＮＶＥＲＴＥＲの構成説明図である。
【図４３】１つのトランジスタに２つ以上のトランジスタが接続されている箇所が３箇所存在する論理演算セルの構成説明図である。
【図４４】論理演算セルが、９０度回転、２７０度回転、Ｘ軸反転かつ９０度回転、Ｘ軸反転かつ２７０度回転で配置される場合の論理演算セルの構成説明図である。
【図４５】ダミーパターンを抽出したブロックの構成説明図である。
【図４６】従来の可変矩形電子ビーム露光装置の概念的構成図である。
【図４７】従来の一括電子ビーム露光装置の概念的構成図である。
【図４８】ブロックマスク製造用露光データ処理工程の説明図である。
【図４９】ウェーハ製造用露光データ処理工程の説明図である。
【図５０】セルの配置方法の説明図である。
【符号の説明】
【０１９７】
１  セル
２  セル
３  回転後のセル
４  反転後のセル
５  回転且つ反転後のセル
１０  ＮＡＮＤセル
１１  ｎ型拡散層パターン
１２  ｐ型拡散層パターン
１３  ゲート層パターン
１４  ゲート層パターン
１５〜２１  コンタクト層パターン
２２〜２９  配線層パターン
３０  ＮＯＲセル
３１  ｎ型拡散層パターン
３２  ｐ型拡散層パターン
３３  ゲート層パターン
３４  ゲート層パターン
３５〜４１  コンタクト層パターン
４２〜４９  配線層パターン
５１  配線層パターン
５２  配線層パターン
５３  配線層パターン
６０  ＩＮＶＥＲＴＥＲセル
６１  ＮＡＮＤセル
６２  ＮＯＲセル
６３  ＡＮＤセル
６４  ＯＲセル
６５  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル
６６  ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
６７  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル
６８  ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
６９  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル
７０  ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
７１  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル
７２  ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
７３  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル
７４  ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
７５  ＡＮＤ−ＯＲ−ＩＮＶＥＲＴＥＲセル
７６  ＯＲ−ＡＮＤ−ＩＮＶＥＲＴＥＲセル
７７  ＸＯＲ回路
７７1 〜７７4   回路要素
７８  ＸＮＯＲ回路
７８1 〜７８4   回路要素
７９  ＮＡＮＤセル
８０  ＮＯＲセル
８１  ＮＡＮＤセル
８２  ＮＯＲセル
８３  ２入力ＮＡＮＤセル
８４  ２入力ＮＯＲセル
９１  電子銃
９２  電子ビーム
９３  第１アパーチャ
９４  第２アパーチャ
９５  偏向器
９６  偏向器
９７  ウェーハ
９８  ブロックマスク
９９  開口
１００  セルライブラリ
１０１  ブロックマスク製造用露光データ
１０２  設計データ
１０３  設計データ
１０４  設計データ
１０５  ウェーハ製造用露光データ
１０６  ウェーハ
１０７  ウェーハ製造用露光データ
１０８  ウェーハ
１０９  ウェーハ製造用露光データ
１１０  ウェーハ
１１１〜１１４  セル
１２０  トランジスタレベル回路
１３０  セル
１３１〜１３３  ゲート層パターン
１３４〜１３６  第１メタル配線層パターン
１４１〜１４４  第１メタル配線層パターン
１５１〜１５３  第１メタル配線層パターン
１６１〜１６４  コンタクト層パターン
１６５，１６６  領域
１７１，１７２  電源配線パターン
２３１，２３２  電源配線パターン
２８０  論理演算セル
２８１  ブロック
７２０  ダミーパターン用ブロック
７２１  ダミーパターン
【図１】
2008047857.tif 000003
【図２】
2008047857.tif 000004
【図３】
2008047857.tif 000005
【図４】
2008047857.tif 000006
【図５】
2008047857.tif 000007
【図６】
2008047857.tif 000008
【図７】
2008047857.tif 000009
【図８】
2008047857.tif 000010
【図９】
2008047857.tif 000011
【図１０】
2008047857.tif 000012
【図１１】
2008047857.tif 000013
【図１２】
2008047857.tif 000014
【図１３】
2008047857.tif 000015
【図１４】
2008047857.tif 000016
【図１５】
2008047857.tif 000017
【図１６】
2008047857.tif 000018
【図１７】
2008047857.tif 000019
【図１８】
2008047857.tif 000020
【図１９】
2008047857.tif 000021
【図２０】
2008047857.tif 000022
【図２１】
2008047857.tif 000023
【図２２】
2008047857.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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