(57)【要約】【課題】半導体装置内部の遅延値を測定でき、回路規模の増加を抑制し、ノイズの発生が少ない遅延測定装置を提供する。【解決手段】半導体装置の内部に配置される遅延測定装置Ａは、入力データ値をクロックＣＫのエッジで取り込んで保持するフリップフロップ（記憶素子）１と、フリップフロップ１の反転出力端子ＮＱに接続された遅延素子２と、外部入力データ値Ｄinと遅延素子２による遅延出力データ値ＤＬのいずれか一方を選択しフリップフロップ１へ出力するセレクタ３と、フリップフロップ１の正転出力端子Ｑに接続された測定結果出力端子Ｏ１とを備える。フリップフロップ１は、セレクタ３の選択信号ＳＥが“１”の場合、外部入力データ値Ｄinを入力し、クロックＣＫの立ち上がりエッジで取り込む。また、選択信号ＳＥが“０”の場合、遅延出力データ値ＤＬを入力し、クロックＣＫの立ち上がりエッジで取り込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の内部に配置される遅延測定装置であって、
入力データ値をクロックのエッジで取り込んで保持する記憶素子と、
前記記憶素子の反転出力端子に接続された遅延素子と、
外部入力データ値と前記遅延素子の出力データ値のいずれか一方を選択し前記記憶素子へ出力するセレクタと、
前記記憶素子の正転出力端子に接続された測定結果出力端子とを備えた遅延測定装置。
【請求項２】
前記記憶素子の反転出力端子に接続された前記遅延素子が複数あり、前記セレクタは前記複数の遅延素子の出力データ値を択一的に選択するように構成されている請求項１に記載の遅延測定装置。
【請求項３】
前記複数の遅延素子は直列に接続されている請求項２に記載の遅延測定装置。
【請求項４】
さらに、前記記憶素子で保持されるデータ値を判定する手段を備えている請求項１から請求項３までのいずれかに記載の遅延測定装置。
【請求項５】
前記セレクタと前記記憶素子との間に、前記セレクタの出力と外部信号入力端子からの入力信号のいずれか一方を選択し前記記憶素子へ出力する第２のセレクタが挿入されている請求項１から請求項４までのいずれかに記載の遅延測定装置。
【請求項６】
請求項１から請求項５までのいずれかに記載の遅延測定装置の複数個が内部の複数箇所に配置された上で、これら複数の遅延測定装置が直列に接続され、個々の遅延測定装置における前記記憶素子に対して外部入力データ値をシフト動作により設定するように構成されている半導体装置。
【請求項７】
前記複数の遅延測定装置のうち少なくとも１つの遅延測定装置は電源端子の近辺に配置され、その電源端子近辺の遅延測定装置による測定遅延値とそれ以外の遅延測定装置による測定遅延値を比較する手段を備えている請求項６に記載の半導体装置。
【請求項８】
さらに、電源電圧を変化させることにより、前記電源端子近辺の遅延測定装置に対する電源電圧と測定時のクロックの特定の周期との相関関係を得る手段を備えている請求項７に記載の半導体装置。
【請求項９】
請求項１から請求項５までのいずれかに記載の遅延測定装置を内蔵した同一機能の回路ブロックを複数備えた半導体装置であって、前記複数の遅延測定装置それぞれの測定遅延値を比較し、比較結果により各回路ブロックの処理内容を選択するように構成されている半導体装置。
【請求項１０】
前記同一機能の回路がＣＰＵである請求項９に記載の半導体装置。
【請求項１１】
測定遅延値とタスクの重要度によって処理を行うＣＰＵを切り替える請求項１０に記載の半導体装置。
【請求項１２】
前記同一機能の回路が半導体メモリであり、測定遅延値と保存するデータの内容によりデータの保存領域を切り替える請求項９に記載の半導体装置。
【請求項１３】
前記遅延測定装置における前記遅延素子がコンデンサと抵抗で構成され、前記半導体メモリがダイナミックメモリで構成されている請求項１２に記載の半導体装置。
【請求項１４】
前記半導体メモリは、前記測定遅延値をアドレス空間に割り当てる請求項１２または請求項１３に記載の半導体装置。
【請求項１５】
半導体装置の任意の箇所の遅延値を、周辺の複数の遅延測定装置の結果から推定して得る請求項６から請求項１４までのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として半導体装置内部の遅延値を測定するための遅延測定装置に関する。また、遅延測定装置を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の大型化に伴い、１つの半導体チップの内部での特性のばらつきが顕著になってきている。そのため、高品質な半導体装置を製造するためには、半導体チップ内部での遅延値を把握する必要が高まってきている。
【０００３】
しかし、従来の技術では、半導体チップ内部の複数箇所の遅延値の測定を行うように構成すると、遅延測定装置への配線が膨大となり、回路面積の増大を招く。あるいは、回路面積を削減するには、測定箇所を減らさなければならない。
【０００４】
以下に、特許文献１に記載の従来の遅延測定装置について説明する。
【０００５】
図７は従来の遅延測定装置の構成を示す回路図である。この遅延測定装置は、２入力ＮＡＮＤゲート３１と、ＮＡＮＤゲート３１の出力部に対して縦続接続された偶数個のインバータ３２ａ，３２ｂ…３２ｎを備える。最終段のインバータ３２ｎの出力はＮＡＮＤゲート３１の一方の入力端子に帰還し、リングオシレータを構成する。リングオシレータは、インバータ３２ａ，３２ｂ…３２ｎの遅延特性により、遅延値の変化に合わせた周波数のクロックを出力する。
【０００６】
図８も従来の遅延測定装置の構成を示す回路図である。この遅延測定装置は、縦続接続された複数のバッファ４１ａ，４１ｂ…４１ｎ、フリップフロップ４２ａ，４２ｂ…４２ｎおよびデコーダ４３を備える。バッファ４１ａ，４１ｂ…４１ｎの各出力が対応するフリップフロップ４２ａ，４２ｂ…４２ｎのデータ入力（Ｄ）に接続され、各フリップフロップ４２ａ，４２ｂ…４２ｎのクロック端子が共通のクロックＣＫの供給ラインに接続され、各フリップフロップ４２ａ，４２ｂ…４２ｎのＱ出力がデコーダ４３に入力される。
【０００７】
このような遅延測定装置の構成において、縦続接続されたバッファ４１ａ，４１ｂ…４１ｎにパルスＰinを入力すると、順にパルスが伝播していく。続いて、パルスＰinの入力から所定の時間経過後に計測用パルスＣＫ′を入力すると、バッファ列の各バッファに並行して接続されているフリップフロップ４２ａ，４２ｂ…４２ｎは、一斉に各バッファ４１ａ，４１ｂ…４１ｎの出力信号をラッチする。ラッチされた時点でｍ段目まで信号が伝播していた場合、フリップフロップの出力は“１”がｍ個並び、（ｎ−ｍ）個が“０”となる。この出力をデコーダ４３にてデコードすることにより、出力信号を生成し、遅延値を割り出す。
【特許文献１】特開２００５−３２２８６０号公報（第６−７頁、第３−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のリングオシレータを用いた図７の遅延測定装置は、遅延値を反映したクロックを出力をするが、その結果を用いようとすると、別途、周波数測定装置による数値化が必要となる。さらに、複数の遅延測定装置を半導体チップに配置する場合において、各遅延測定装置毎に配線が必要となり、面積の増大が見込まれる。また、リングオシレータを用いると、遅延測定中に連続した特定の周波数のクロックを発生し続けるため、周辺回路に対してノイズの影響を与えやすいという問題がある。
【０００９】
一方、図８の従来の遅延測定装置においては、１箇所の遅延値の測定に複数のフリップフロップを必要とし、遅延測定装置自体の面積が大きいという問題がある。
【００１０】
本発明は、このような事情に鑑みて創作したものであり、半導体装置に占める面積が小さく、ノイズの発生が少ない遅延測定装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明による遅延測定装置は、半導体装置の内部に配置される遅延測定装置であって、
入力データ値をクロックのエッジで取り込んで保持する記憶素子と、
前記記憶素子の反転出力端子に接続された遅延素子と、
外部入力データ値と前記遅延素子の出力データ値のいずれか一方を選択し前記記憶素子へ出力するセレクタと、
前記記憶素子の正転出力端子に接続された測定結果出力端子とを備えたものである。
【００１２】
上記の構成においては、セレクタにおける選択切り替えによって遅延素子による遅延出力データ値が選択され、記憶素子に入力される。これにより、記憶素子に入力される値が論理反転される。そして、次のクロックのエッジ（ｔ２）で記憶素子に保持される。これが記憶素子の内部で論理反転され、記憶素子の反転出力端子から出力され、さらに遅延素子で遅延された上でセレクタに戻され、再び記憶素子に入力される（ｔd）。そして、さらに次のクロックのエッジ（ｔ３）で記憶素子に保持され（ｔe ）、記憶素子の正転出力端子から出力される。
【００１３】
上記において、次のクロックエッジのタイミングｔe と遅延素子の遅延が確定するタイミングｔd との前後関係は、遅延素子における遅延値によって入れ替わる。遅延値が比較的小さいときは、タイミングｔdはタイミングｔe より前にくる。遅延値が比較的大きいときは、タイミングｔd はタイミングｔe より後ろにくる。遅延値が小さくタイミングｔd がタイミングｔe より前にきたときは、タイミングｔdでの論理反転がタイミングｔe で活かされ、記憶素子内部での論理反転した値が記憶素子の正転出力端子から出力される。一方、遅延値が大きくタイミングｔd がタイミングｔeより後ろにきたときは、タイミングｔe ではタイミングｔd での論理反転は間に合わず、記憶素子内部での論理反転前の値が記憶素子の正転出力端子から出力される。このように、遅延素子における遅延値によって、記憶素子の正転出力端子からの出力値の論理が変化する。換言すれば、記憶素子の正転出力端子からの出力値の論理によって、遅延値を測定することが可能となる。
【００１４】
この構成によれば、記憶素子と遅延素子とセレクタとで簡単に構成できるため、遅延測定装置の面積を小さく抑えることが可能となる。また、リングオシレータのような連続した発振を行わないため、ノイズの発生も抑えることが可能となる。
【００１５】
上記構成の遅延測定装置において、前記記憶素子の反転出力端子に接続された前記遅延素子が複数あり、前記セレクタは前記複数の遅延素子の出力データ値を択一的に選択するように構成されているという態様がある。このように構成すれば、互いに異なる複数の遅延値のもとで遅延測定を行うことが可能で、より精度高く遅延値を測定することが可能となる。
【００１６】
また上記構成の遅延測定装置において、前記複数の遅延素子は直列に接続されているという態様がある。このように構成すれば、半導体装置における複数箇所の遅延値を簡単な構成で得ることが可能となる。
【００１７】
また上記構成の遅延測定装置において、さらに、前記記憶素子で保持されるデータ値を判定する手段を備えているという態様がある。このように構成すれば、内部で判定を行えるので外部で測定を行う必要がなくなり、ＬＳＩ単体で半導体装置自体の遅延値を測定することが可能となる。
【００１８】
また上記構成の遅延測定装置において、前記セレクタと前記記憶素子との間に、前記セレクタの出力と外部信号入力端子からの入力信号のいずれか一方を選択し前記記憶素子へ出力する第２のセレクタが挿入されているという態様がある。このように構成すれば、実動作時に遅延測定装置を記憶素子（スキャンフリップフロップ）として使用することが可能で、面積抑制に有効である。
【００１９】
また、別の態様として、本発明による半導体装置は、上記構成の遅延測定装置の複数個が内部の複数箇所に配置された上で、これら複数の遅延測定装置が直列に接続され、個々の遅延測定装置における前記記憶素子に対して外部入力データ値をシフト動作により設定するように構成してもよい。このように構成すれば、半導体装置における複数箇所の遅延値を測定することが可能となる。しかも、少ない配線で複数の遅延測定装置を接続している。
【００２０】
また上記構成の半導体装置において、前記複数の遅延測定装置のうち少なくとも１つの遅延測定装置は電源端子の近辺に配置され、その電源端子近辺の遅延測定装置による測定遅延値とそれ以外の遅延測定装置による測定遅延値を比較する手段を備えているという態様がある。このように構成すれば、電源端子の近辺に配置した遅延測定装置による測定遅延値と他の遅延測定装置による測定遅延値を比較することにより、遅延測定装置の近辺の電圧降下を推定することが可能となる。
【００２１】
また上記構成の半導体装置において、さらに、電源電圧を変化させることにより、前記電源端子近辺の遅延測定装置に対する電源電圧と測定時のクロックの特定の周期との相関関係を得る手段を備えているという態様がある。このように構成すれば、電源電圧を振ることにより、電源電圧と遅延値の相関関係を示す情報を得ることができ、他の遅延測定装置の遅延値と比較すれば、他の遅延測定装置の近辺の電圧降下を推定することが可能となる。
【００２２】
本発明による半導体装置は、上記のいずれかの遅延測定装置を内蔵した同一機能の回路ブロックを複数備えた半導体装置であって、前記複数の遅延測定装置それぞれの測定遅延値を比較し、比較結果により各回路ブロックの処理内容を選択するように構成されているものである。この構成によれば、それぞれの回路ブロックでの遅延値を測定し、その測定遅延値に基づいて処理内容を決め、特性のより良い回路ブロックで重要度の高い処理を行うことにより、品質を高めることが可能となる。
【００２３】
上記構成の半導体装置において、前記同一機能の回路がＣＰＵであるという態様がある。このように構成すれば、遅延測定装置での測定遅延値により、特性のより良いＣＰＵで重要度の高いプログラムを動作させることにより、品質を高めることが可能となる。
【００２４】
また上記構成の半導体装置において、測定遅延値とタスクの重要度によって処理を行うＣＰＵを切り替えるという態様がある。このように構成すれば、プロセスのプライオリティを用いる簡単な手段により、処理の品質を高めることが可能となる。
【００２５】
また上記構成の半導体装置において、前記同一機能の回路が半導体メモリであり、測定遅延値と保存するデータの内容によりデータの保存領域を切り替えるという態様がある。このように構成すれば、遅延測定装置による測定遅延値と保存するデータの重要度により、半導体メモリにおける保存領域を切り替えることにより、処理の品質を高めることが可能となる。
【００２６】
また上記構成の半導体装置において、前記遅延測定装置における前記遅延素子がコンデンサと抵抗で構成され、前記半導体メモリがダイナミックメモリで構成されているという態様がある。このように構成すれば、コンデンサに溜まる電荷の減少速度の測定によってダイナミックメモリにおけるデータ保持時間を推定し制御することにより、処理の品質を高めることが可能となる。
【００２７】
また上記構成の半導体装置において、前記半導体メモリは、前記測定遅延値をアドレス空間に割り当てるという態様がある。このように構成すれば、半導体メモリに接続されるデータバスのアドレスから測定遅延値を読み出すことにより、読み出し専用の配線が不要となり、面積を抑えることが可能となる。
【００２８】
また上記構成の半導体装置において、半導体装置の任意の箇所の遅延値を、周辺の複数の遅延測定装置の結果から推定して得るという態様がある。このように構成すれば、遅延測定装置がない箇所においても遅延値を推定することが可能となる。
【発明の効果】
【００２９】
本発明によれば、記憶素子（フリップフロップ）と遅延素子とセレクタとで簡単に構成でき、遅延測定装置や半導体装置の面積を抑制することができる。また、リングオシレータのように連続した発振を行う必要がないため、ノイズの発生も抑えることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明にかかわる遅延測定装置および半導体装置の実施の形態を図面を用いて詳細に説明する。
【００３１】
（実施の形態１）
本発明の実施の形態１は、外部からデータ入力してフリップフロップを設定し、遅延素子により遅延させたフリップフロップのＮＱ出力を取り込むようにした後、フリップフロップにクロックを２回入れることにより、遅延値の測定を行うものである。
【００３２】
図１は本発明の実施の形態１における遅延測定装置Ａの構成を示す回路図である。遅延測定装置Ａは、半導体集積回路の内部に配置されるもので、データ入力（Ｄ）における入力データ値をクロックＣＫのエッジで取り込んで保持する記憶素子としてのフリップフロップ１と、フリップフロップ１の反転出力端子ＮＱに接続された遅延素子２と、外部入力データ値Ｄinと遅延素子２の出力データ値ＤＬのいずれか一方を選択しフリップフロップ１のデータ入力（Ｄ）へ出力するセレクタ３と、フリップフロップ１の正転出力端子Ｑに接続された測定結果出力端子Ｏ１とを備えて構成されている。Ｉ１は外部入力データ値Ｄinを入力するデータ入力端子、Ｉ２はセレクタ３を切り替え制御するための選択信号ＳＥを入力する選択信号入力端子、Ｉ３はクロックＣＫを入力するクロック入力端子である。
【００３３】
セレクタ３は、選択信号ＳＥが“１”のときに外部入力データ値Ｄinを選択し、選択信号ＳＥが“０”のときに遅延素子２からの遅延出力データ値ＤＬを選択する。
【００３４】
セレクタ３の選択信号ＳＥが“１”の場合、フリップフロップ１は外部入力データ値Ｄinを入力し、クロックＣＫの立ち上がりエッジで外部入力データ値Ｄinを取り込む。また、セレクタ３の選択信号ＳＥが“０”の場合、フリップフロップ１は遅延出力データ値ＤＬを入力し、クロックＣＫの立ち上がりエッジで遅延出力データ値ＤＬを取り込む。所定のタイミングで測定結果出力端子Ｏ１より出力される値を判定することにより、遅延値の測定が行われる。
【００３５】
次に、上記のように構成された本実施の形態の遅延測定装置の動作を図２のタイミングチャートに従って説明する。Ｗ１は遅延素子２の遅延値τ１が小さい場合の動作波形であり、Ｗ２は遅延素子２の遅延値τ２が大きい場合の動作波形である。
【００３６】
最初、タイミングｔ０近傍で、外部入力データ値Ｄinが“０”となっている。フリップフロップ１のデータ入力（Ｄ）は“０”であり、正転出力端子Ｑは“０”、反転出力端子ＮＱは“１”、遅延出力データ値ＤＬは“１”となっている。この状態では選択信号ＳＥが“１”であり、外部入力データ値Ｄin（＝“０”）が選択されてフリップフロップ１のデータ入力（Ｄ）に入力され、タイミングｔ１のクロックＣＫの立ち上がりエッジで外部入力データ値Ｄin（＝“０”）がフリップフロップ１に取り込まれる。タイミングｔ１では、正転出力端子Ｑは“０”、反転出力端子ＮＱは“１”を保持し、遅延出力データ値ＤＬは“１”となっている。
【００３７】
次に、タイミングｔ２において、選択信号ＳＥが“１”から“０”に反転し、セレクタ３が遅延出力データ値ＤＬ（＝“１”）を選択する結果、フリップフロップ１のデータ入力（Ｄ）に遅延出力データ値ＤＬ（＝“１”）が入力されることになる。
【００３８】
次に、タイミングｔ３において、クロックＣＫの立ち上がりエッジで遅延出力データ値ＤＬ（＝“１”）がフリップフロップ１に取り込まれ、正転出力端子Ｑが“０”から“１”に反転するとともに、反転出力端子ＮＱが“１”から“０”に反転する。
【００３９】
反転出力端子ＮＱの“１”から“０”への反転が遅延素子２において遅延され、タイミングｔd において遅延出力データ値ＤＬが“１”から反転して“０”となる。この遅延素子２の出力である遅延出力データ値ＤＬの極性反転のタイミングｔdが、遅延素子２での遅延値τ１，τ２の大小変化に応じて前後に変化する。遅延値τ１が小さいモードＷ１では、極性反転タイミングｔd は相対的に前方にあり、遅延値τ２が大きいモードＷ２では、極性反転タイミングｔdは相対的に後方にくる。
【００４０】
そこで、遅延値τ１と遅延値τ２との間にくるタイミングｔ４において、クロックＣＫを立ち上げるように、クロックＣＫをタイミング制御する。このときのクロックＣＫの周期は、通常のクロック周期（フリップフロップ１へのデータ入力のタイミングｔ１とフリップフロップ１からのデータ出力のタイミングｔ３との間隔）よりも短い間隔となっている。タイミングｔ４でのクロックＣＫの立ち上がりエッジで、フリップフロップ１は再度、そのデータ入力（Ｄ）にデータ値を取り込むことになるが、このとき、セレクタ３が選択している遅延出力データ値ＤＬがどうなっているかが問題となる。
【００４１】
遅延値τ１が小さいモードＷ１では、タイミングｔ４（＝再取り込みタイミングｔe ）で遅延出力データ値ＤＬはすでに反転を完了していて“０”となっており、したがって、フリップフロップ１の正転出力端子Ｑは“１”から“０”へと反転する。
【００４２】
一方、遅延値τ２が大きいモードＷ２では、タイミングｔ４（＝再取り込みタイミングｔe ）で遅延出力データ値ＤＬはまだ反転を完了しておらず、依然として“１”のままとなっており、したがって、フリップフロップ１の正転出力端子Ｑは“１”を保ったままとなる。
【００４３】
このように、遅延素子２における遅延値τ１，τ２によって、フリップフロップ１の正転出力端子Ｑからの出力値の論理が変化する。換言すれば、フリップフロップ１の正転出力端子Ｑからの出力値の論理によって、遅延素子２における遅延値τ１，τ２を測定することが可能となる。
【００４４】
そして、タイミングｔ３とタイミングｔ４との間隔の周期Ｔｃを調整することにより、遅延素子２における遅延値τを高精度に測定することが可能となる。
【００４５】
次のタイミングｔ５では、選択信号ＳＥを“１”に戻す。そして、タイミングｔ６でクロックＣＫが立ち上がると、遅延測定装置Ａが初期化される。
【００４６】
本実施の形態によれば、遅延測定装置Ａをフリップフロップ１と遅延素子２とセレクタ３とで簡単に構成できるため、遅延測定装置Ａの面積を小さく抑えることができ、また、従来のリングオシレータのような連続した発振を行わないため、ノイズの発生も抑えることができる。
【００４７】
（実施の形態２）
本発明の実施の形態２は、実施の形態１の遅延測定装置Ａを複数個接続したものを内蔵し、複数箇所の遅延値の測定を行うものである。
【００４８】
図３は本発明の実施の形態２における遅延測定装置Ａ１の構成を示す回路図である。３つの遅延測定装置Ａ，Ａ，Ａは実施の形態１における遅延測定装置Ａと同一のものであり、前段の遅延測定装置Ａの出力を後段の遅延測定装置Ａの入力に直列に接続している。４は制御部、５はＶＤＤ端子、６はＶＳＳ端子、７は可変電源である。
【００４９】
制御部４から供給されるクロックＣＫと選択信号ＳＥは３つの遅延測定装置Ａに共通となっている。先頭の遅延測定装置Ａの外部入力データ値Ｄinは制御部４から出力され、最後尾の遅延測定装置Ａの出力データ値Ｄin′は制御部４に入力されるようになっている。ここで、最後尾の遅延測定装置Ａは、ＶＤＤ端子５とＶＳＳ端子６の近辺に配置されている。
【００５０】
次に、上記のように構成された本実施の形態の遅延測定装置Ａ１の動作を説明する。
【００５１】
制御部４から外部入力データ値Ｄinに初期値を出力し、セレクタ３において外部入力データ値Ｄinを選ぶように選択信号ＳＥを“１”に設定する。そして、クロックＣＫを３つ（遅延測定装置Ａの個数分）入力することにより、すべての遅延測定装置Ａのフリップフロップ１に初期値を設定する。
【００５２】
次に、遅延素子２による遅延出力データ値ＤＬを選択するように選択信号ＳＥを“０”に設定し、さらに特定の周期Ｔｃで２発のクロックＣＫを入れる。
【００５３】
次に、外部入力データ値Ｄinを選ぶように選択信号ＳＥを“１”に設定し、クロックＣＫを３つ入力することにより、各遅延測定装置Ａのフリップフロップ１に蓄えられた測定結果を出力データ値Ｄin′として読み出し、制御部４に入力する。
【００５４】
制御部４は測定結果を判定し、それぞれの遅延測定装置Ａの遅延値τと設定した特定の周期Ｔｃとの大小を比較する。特定の周期Ｔｃを変化させて複数回、同様の測定を行えば、さらに高精度に遅延値τを測定できる。
【００５５】
本実施の形態によれば、少ない配線で複数の遅延測定装置を接続しており、半導体装置における複数箇所の遅延値を簡単な構成で得ることができる。また、複数のフリップフロップ１で保持されたデータ値を判定する制御部４を内部に備えているので、外部での測定は必要がなくなり、ＬＳＩ単体で半導体装置自体の遅延値を測定することができる。
【００５６】
なお、図３では３つの遅延測定装置Ａを例として示しているが、さらに個数を増やし、測定箇所を増やしてもよい。
【００５７】
また、ＶＤＤ端子５とＶＳＳ端子６の近辺に配置された最後尾の遅延測定装置Ａに対して、可変電源７の電源電圧を変化させ、さらに制御部４によって測定時のクロックＣＫの周期Ｔｃを変化させることにより、電源電圧と周期Ｔｃとの相関関係を明らかにし、その後、電源電圧を一定にし、先頭および次段の遅延測定装置Ａの遅延値τを測定するようにすれば、両遅延測定装置Ａの近辺のＩＲドロップによる電圧降下を推定することも可能となる。
【００５８】
（実施の形態３）
本発明の実施の形態３は、実施の形態１における遅延測定装置Ａの遅延素子２の個数を増やし、複数の遅延情報を得て測定を行うものである。
【００５９】
図４は本発明の実施の形態３における遅延測定装置Ａ２の構成を示す回路図である。図４において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態の遅延測定装置Ａ４は、３つの遅延素子２ａ，２ｂ，２ｃと、これら３つの遅延素子２ａ，２ｂ，２ｃの遅延出力データ値ＤＬａ，ＤＬｂ，ＤＬｃを選択してフリップフロップ１に供給するセレクタ３′を備えている。
【００６０】
セレクタ３′は、選択信号ＳＥの値によって、３つの遅延素子２ａ，２ｂ，２ｃの遅延出力データ値ＤＬａ，ＤＬｂ，ＤＬｃのいずれか１つを選択し、フリップフロップ１のデータ入力（Ｄ）に出力する。
【００６１】
本実施の形態によれば、フリップフロップ１に値を取り込む際に入力するクロックＣＫの周期Ｔｃを変化させなくても、互いに異なる複数の遅延出力データ値ＤＬａ，ＤＬｂ，ＤＬｃのもとで遅延測定を行うので、より精度高く遅延値を測定することができる。
【００６２】
なお、上記では３つの遅延素子を用いているが、遅延素子をさらに増やすことにより、より詳細な遅延値の測定を行うこともできる。
【００６３】
また、本実施の形態の遅延測定装置Ａ２を図３の実施の形態２に適用してもよい。
【００６４】
（実施の形態４）
本発明の実施の形態４は、遅延測定装置を備えた同一機能を有する回路ブロックを搭載した半導体装置に関するものである。図５は本発明の実施の形態４における半導体装置Ｂの構成を示す回路図である。図５において、１１ａ，１１ｂは実施の形態１の遅延測定装置Ａを内蔵するＣＰＵ、１２ａ，１２ｂは遅延測定装置Ａを内蔵するＤＲＡＭ、１３は制御部、１４はＣＰＵ、１５はアドレスバス、１６はデータバスである。
【００６５】
半導体装置Ｂは、内部に同一機能の２つのＣＰＵ１１ａ，１１ｂおよび同一機能の２つのＤＲＡＭ１２ａ，１２ｂをもっている。ＣＰＵ１１ａ，１１ｂ、ＤＲＡＭ１２ａ，１２ｂはそれぞれ遅延測定装置Ａをもち、それら複数の遅延測定装置Ａのすべてが直列に接続され、全体が制御部１３で制御されるようになっている。
【００６６】
制御部１３は、同一機能を有するＣＰＵ１１ａ，１１ｂのそれぞれの遅延測定装置Ａによる遅延値を継続的に観測し、その観測の結果、ＣＰＵ１１ａ，１１ｂに遅延値の相違が現れることになるが、それを基により重要度が高い処理をより安定した方の回路ブロック（ＣＰＵ）に割り振るように制御すれば、安定した動作を行わせることができる。
【００６７】
また、制御部１３は、同一機能を有するＤＲＡＭ１２ａ，１２ｂのそれぞれの遅延測定装置Ａによる遅延値を継続的に観測し、その観測の結果、ＤＲＡＭ１２ａ，１２ｂに遅延値の相違が現れることになるが、それを基により重要度が高い処理をより安定した方の回路ブロック（ＤＲＡＭ）に割り振るように制御すれば、安定した動作を行わせることができる。
【００６８】
ＤＲＡＭ１２ａ，１２ｂについては、測定遅延値に基づいてリフレッシュ間隔の制御を行うようにしてもよい。
【００６９】
ＤＲＡＭ１２ａはアドレスバス１５、データバス１６を介してＣＰＵ１４に接続されている。ＣＰＵ１４は、アドレスバス１５とデータバス１６を用いて遅延測定装置Ａによる測定遅延値を読み取り、読み取った結果に応じて制御信号Ｓｃにより制御部１３を制御する。
【００７０】
また、制御部が存在しない被測定箇所１７の遅延値は、近辺の複数の遅延測定装置Ａ′の遅延値に基づいて推定を行うことができる。
【００７１】
本実施の形態によれば、同一機能の回路ブロックを複数備えた半導体装置において、各回路ブロックの複数の遅延測定装置の遅延値を比較し、各回路ブロックの処理内容を選択するので、特性のより良い回路ブロックで重要度の高い処理を行うことができ、品質を高めることができる。回路ブロックがＣＰＵの場合には、特性のより良いＣＰＵで重要度の高いプログラムを動作させることができる。また、測定遅延値とタスクの重要度によって処理を行うＣＰＵを切り替えるようにすれば、プロセスのプライオリティを用いる簡単な手段により、処理の品質を高めることができる。回路ブロックがＤＲＡＭの場合には、測定遅延値と保存するデータの内容によりデータの保存領域を切り替えるようにすれば、データの重要度を加味して処理の品質を高めることができる。
【００７２】
（実施の形態５）
本発明の実施の形態５は、実施の形態１における遅延測定装置に第２のセレクタを追加することにより、実動作回路でスキャンフリップフロップとして用いることができるようにしたものである。
【００７３】
図６は本発明の実施の形態５における遅延測定装置Ａ３の構成を示す回路図である。遅延測定装置Ａ３は、図１の構成において、さらに第２のセレクタ３ｂが追加されている。元のセレクタ３は第１のセレクタ３ａとする。第２のセレクタ３ｂは、第１のセレクタ３ａとフリップフロップ１との間に挿入されている。第１のセレクタ３ａは、選択信号入力端子Ｉ２１からの第１の選択信号ＳＥ１に応じて外部入力データ値Ｄinと遅延出力データ値ＤＬとの選択切り替えを行い、その選択結果を第２のセレクタ３ｂに出力する。第２のセレクタ３ｂは、選択信号入力端子Ｉ２２からの第２の選択信号ＳＥ２に応じてランダムロジック２１からの入力データ値Ｄin１と第１のセレクタ３ａからの出力データ値との選択切り替えを行い、その選択結果をフリップフロップ１のデータ入力（Ｄ）に出力する。
【００７４】
本実施の形態によれば、追加した第２のセレクタ３ｂの存在により、遅延測定装置Ａ３を遅延値測定だけでなく、実動作時に遅延測定装置Ａ３をスキャンフリップフロップとして回路に組み込んで用いることが可能となり、面積抑制に有効である。
【産業上の利用可能性】
【００７５】
本発明は、半導体集積回路の特性評価を行う遅延測定装置に適用でき、特に大規模論理回路を有する半導体集積回路のＩＲドロップ解析を行う遅延測定装置として有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１における遅延測定装置の構成を示す回路図
【図２】本発明の実施の形態１における遅延測定装置の動作を示すタイミングチャート
【図３】本発明の実施の形態２における遅延測定装置の構成を示す回路図
【図４】本発明の実施の形態３における遅延測定装置の構成を示す回路図
【図５】本発明の実施の形態４における半導体装置の構成を示す回路図
【図６】本発明の実施の形態５における遅延測定装置の構成を示す回路図
【図７】従来の技術における遅延測定装置の構成１を示す回路図
【図８】従来の技術における遅延測定装置の構成２を示す回路図
【符号の説明】
【００７７】
１  フリップフロップ
２，２ａ，２ｂ，２ｃ  遅延素子
３  セレクタ
４  制御部
５  ＶＤＤ端子
６  ＶＳＳ端子
７  可変電源
１１ａ，１１ｂ  ＣＰＵ
１２ａ，１２ｂ  ＤＲＡＭ
１３  制御部
１４  ＣＰＵ
１５  アドレスバス
１６  データバス
１７  被測定箇所
２１  ランダムロジック
Ａ，Ａ１  遅延測定装置
Ｂ  半導体装置
ＣＫ  クロック
ＤＬ，ＤＬａ，ＤＬｂ，ＤＬｃ  遅延出力データ値
Ｄin  外部入力データ値
Ｄin′  出力データ値
Ｉ１  データ入力端子
Ｉ２  選択信号入力端子
Ｉ３  クロック入力端子
Ｏ１  測定結果出力端子
ＳＥ，ＳＥ１，ＳＥ２  選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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