(57)【要約】【課題】より小面積の回路を使ってリペアを行う半導体メモリ装置を提供すること。【解決手段】本発明に係る半導体メモリ装置は、複数のメモリバンクと、該バンクのそれぞれに属する複数のセルアレイと、該セルアレイのそれぞれに属する複数のワードラインと、前記セルアレイのそれぞれに属する１つ以上のリペアワードラインと、前記ワードラインのうち、前記リペアワードラインに代わるワードラインに関するバンク情報とロウアドレスとを格納する複数のリペア情報格納部とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のメモリバンクと、
該バンクのそれぞれに属する複数のセルアレイと、
該セルアレイのそれぞれに属する複数のワードラインと、
前記セルアレイのそれぞれに属する１つ以上のリペアワードラインと、
前記ワードラインのうち、前記リペアワードラインに代わるワードラインに関するバンク情報とロウアドレスとを格納する複数のリペア情報格納部と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記リペア情報格納部が、
２つ以上のバンクによって共有されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記リペア情報格納部が、
前記バンクごとに１つずつ備えられる前記セルアレイに属する前記ワードラインに関するリペア情報を格納することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記リペア情報格納部が、
リペアすべき前記ワードラインの位置を格納する複数のヒューズを備えて構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記リペア情報格納部が、
半導体メモリ装置が前記リペアすべきワードラインにアクセスしようとする場合、代わりに前記リペアワードラインにアクセスさせることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記リペア情報格納部が、
前記リペアすべきワードラインが属するバンク情報を格納する第１格納部と、
前記リペアすべきワードラインのロウアドレスを格納する第２格納部と、
前記第１格納部によってイネーブルされ、かつ、メモリ装置がアクセスしようとするロウアドレスと前記第２格納部に格納されているロウアドレスとが一致する場合、前記リペアワードラインをイネーブルする信号を出力する出力部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第１格納部と第２格納部とが、
前記リペアすべきワードラインに関する情報を格納する複数のヒューズを備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置が、
前記リペア情報格納部に格納されている情報に応じて、前記ワードライン又は前記リペアワードラインを駆動する駆動回路を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記セルアレイが、
自体に属するワードラインのリペアを１つのリペア情報格納部ではなく、複数のリペア情報格納部に選択的に担当させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置が、前記リペアワードラインをイネーブルする信号がイネーブルされると、メインワードラインの駆動を防止する信号を出力する回路を更に備え、
該回路が、２つ以上のリペア情報格納部によって共有されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
複数のワードラインとリペアワードラインとを含む複数の単位メモリブロックを各々備える複数のバンクと、
リペアすべきワードラインのバンク情報とロウアドレスとを格納する複数のリペアヒューズ回路と
を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記リペアヒューズ回路が、
２つ以上のバンクによって共有されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記リペアヒューズ回路が、
半導体メモリ装置が前記リペアすべきワードラインにアクセスしようとする場合、代わりに前記リペアワードラインにアクセスさせることを特徴とする請求項１１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳しくは、半導体メモリ装置の欠陥を修復するリペア（ｒｅｐａｉｒ）に関する。半導体メモリ装置でメモリセルに欠陥が発生して使用できなくなると、ＸアドレスとＹアドレスとに分けて欠陥を修復することができる。本発明は、Ｘアドレス、すなわち、ロウ（ｒｏｗ）性欠陥の修復に関する。
【背景技術】
【０００２】
図１は、従来の半導体メモリ装置のブロック図である。同図に示すように、従来の半導体メモリ装置は、各々セルアレイ１０２，１１２，１２２，１３２と、リペア情報格納部１０４，１１４，１２４，１３４とからなる複数のバンク１００，１１０，１２０，１３０で構成される。
【０００３】
図２は、図１のバンク１１０を詳細に示すブロック図である。同図に示すように、１つのバンク内には、複数のセルアレイ１１２′，１１２″，…と、複数のリペア情報格納部１１４′，１１４″，…と、複数のＸＨＩＴ部１１１′，１１１″，…と、ＨＩＴＢ＿ＳＵＭ部１１９′と、複数のＢＬＳＡアレイ（ビットラインセンスアンプアレイ）１１３′，１１３″，１１３?…と、複数のＢＬＳＡコントローラ（ビットラインセンスアンプ制御部）１１５′，１１５″，１１５?…とが備えられ、各ブロックに対応する複数のロウコントロール（ｒｏｗ  ｃｏｎｔｒｏｌ）（以下、ブロックコントロールと呼ぶことがある）回路が備えられている。
【０００４】
各セルアレイにはメインワードライン（ＭＷＬ）と、リペアメインワードライン（ＲＭＷＬ）とが備えられ、また、ＭＷＬドライバ１１６′，１１６″，…とＲＭＷＬドライバ１１８′，１１８″，…とが接続されているが、これらは、ブロックコントロール１１７′，１１７″，…によって駆動される。ブロックコントロールに、アクティブ情報とＸアドレス情報とを有するＢＡＸ<０：Ｍ>信号と、ブロック選択情報を有するＢＳ信号とが印加されると、リペア情報格納部から出力されるＸＨＩＴ、ＮＸＥ判断情報に応じて、メインワードライン（ＭＷＬ）又はリペアメインワードライン（ＲＭＷＬ）が駆動する。
【０００５】
これを簡単に説明すると、リペア情報格納部には、欠陥のあるメインワードライン（ＭＷＬ）が何れのワードラインなのかに関する情報が格納されるが、メモリ装置が、欠陥のあるメインワードライン（ＭＷＬ）にアクセスしようとする場合、リペア情報格納部は、欠陥のあるメインワードライン（ＭＷＬ）に代わって、リペアメインワードライン（ＲＭＷＬ）にメモリ装置をアクセスさせる信号を出力する。
【０００６】
図３は、図１と図２のリペア情報格納部を詳細に示すブロック図である。同図に示すように、リペア情報格納部は、該リペア情報格納部が使われるか否かに関する情報を格納する第１格納部３１０と、リペアすべきメインワードライン（ＭＷＬ）のＸアドレスを格納する第２格納部３２０と、入力されるアドレスＡＤＤＲＥＳＳ<０：Ｎ>と第２格納部３２０に格納されている情報とが一致する場合、リペアワードライン（ＲＭＷＬ）を駆動するＨＩＴＢ信号を出力する出力部３３０とを備える。ここで、第１格納部３１０及び第２格納部３２０は、半導体メモリ装置の製造後に発見された欠陥に関する情報を格納する部分であって、一般的にリペアに関する情報を格納する複数のヒューズを備えて構成される。
【０００７】
セルアレイに備えられるリペアメインワードライン（ＲＭＷＬ）の数は、リペア情報格納部の数と物理的に一致する。すなわち、各セルアレイごとにリペアメインワードライン（ＲＭＷＬ）が１つずつ備えられている場合、リペア情報格納部も１つずつ備えられる。
【０００８】
実際に、リペア情報格納部を用いてリペアを行う場合について説明すると、特定のセルアレイ内のメモリセルで欠陥が発見された場合、リペア情報格納部を使うために、第１格納部３１０のヒューズをカットし、第２格納部３２０で欠陥のあるＸアドレスに対応するヒューズをカットする。第１格納部３１０のヒューズをカットすると、ＦＵＳＥ＿ＰＷＲ信号とＦＵＳＥ＿ＥＮ信号とがイネーブルされて第２格納部３２０に伝達されるが、これによって第２格納部３２０がイネーブルされる。第２格納部３２０では、入力されるアドレスＡＤＤＲＥＳＳ<０：Ｎ>と自体に格納されているアドレスとが一致する場合、すなわち、メモリ装置が欠陥のあるメインワードライン（ＭＷＬ）にアクセスしようとする場合、ＨＩＴ<０：Ｎ>信号を出力部３３０に出力する。そして、出力部３３０に、アクティブ信号ＡＣＴと欠陥に関する情報であるＨＩＴ<０：Ｎ>とが入力されると、出力部３３０は、ＨＩＴＢ信号を「ローレベル」にイネーブルして出力する。
【０００９】
図２のリペア情報格納部１１４″を詳細に示した図３とともに参照して説明する。ＨＩＴＢ  １信号が「ローレベル」にイネーブルされ、ＸＨＩＴブロック１１１″とＨＩＴＢ＿ＳＵＭブロック１１９′とに入力される。ＸＨＩＴブロック１１１″とＨＩＴＢ＿ＳＵＭ１１９′ブロックからは、ＸＨＩＴ  １信号とＮＸＥ信号が各々イネーブルされて出力されるが、ＮＸＥ信号は、各々のブロックコントロール１１７″に伝達されて、メインワードライン（ＭＷＬ）が駆動できないようにし、ＸＨＩＴ  １信号は、セルアレイ１１２″のリペアメインワードライン１（ＲＭＷＬ１）が駆動できるようにする。
【００１０】
すなわち、各セルアレイごとに備えられるリペア情報格納部は、リペアすべきメインワードライン（ＭＷＬ）に関する情報を格納し、メモリ装置が欠陥のあるメインワードライン（ＭＷＬ）にアクセスしようとする場合、該欠陥のあるメインワードライン（ＭＷＬ）に代わって、リペアメインワードライン（ＲＭＷＬ）にメモリ装置をアクセスさせるＨＩＴＢ信号を出力する。
【００１１】
上述したように、従来の半導体メモリ装置は、ロウ（ｒｏｗ：ｘ）リペアを行うために、各セルアレイごとにリペア情報格納部を備える構造を有する。しかし、このようなリペア情報格納部は、ロウパス（ｒｏｗ  ｐａｔｈ）に配列される回路のうち、面積を大きく占める部分である。このため、リペア情報格納部によって半導体メモリ装置の全体回路面積が増加し、これは、半導体メモリ装置の面積部分において、大きな負担になるという問題がある。
【特許文献１】特開２００２−３３４５９４
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、半導体メモリ装置がロウリペア（ｒｏｗ  ｒｅｐａｉｒ）を行うのに必要な回路の面積を減らすことにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために以下の半導体メモリ装置を提供する。
【００１４】
第１発明では、複数のメモリバンクと、該バンクのそれぞれに属する複数のセルアレイと、該セルアレイのそれぞれに属する複数のワードラインと、前記セルアレイのそれぞれに属する１つ以上のリペアワードラインと、前記ワードラインのうち、前記リペアワードラインに代わるワードラインに関するバンク情報とロウアドレスとを格納する複数のリペア情報格納部とを備えることを特徴とする半導体メモリ装置を提供する。
【００１５】
第２発明では第１発明を基本とし前記リペア情報格納部が、２つ以上のバンクによって共有されることを特徴とする半導体メモリ装置を提供する。
【００１６】
第３発明では第１発明を基本とし、前記リペア情報格納部が、前記バンクごとに１つずつ備えられる前記セルアレイに属する前記ワードラインに関するリペア情報を格納することを特徴とする半導体メモリ装置を提供する。
【００１７】
第４発明では第１発明を基本とし、前記リペア情報格納部が、リペアすべき前記ワードラインの位置を格納する複数のヒューズを備えて構成されることを特徴とする半導体メモリ装置を提供する。
【００１８】
第５発明では、第１発明を基本とし、前記リペア情報格納部が、半導体メモリ装置が前記リペアすべきワードラインにアクセスしようとする場合、代わりに前記リペアワードラインにアクセスさせることを特徴とする半導体メモリ装置を提供する。
【００１９】
第６発明では、第１発明を基本とし前記リペア情報格納部が、前記リペアすべきワードラインが属するバンク情報を格納する第１格納部と、前記リペアすべきワードラインのロウアドレスを格納する第２格納部と、前記第１格納部によってイネーブルされ、かつ、メモリ装置がアクセスしようとするロウアドレスと前記第２格納部に格納されているロウアドレスとが一致する場合、前記リペアワードラインをイネーブルする信号を出力する出力部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２０】
第７発明では、第６発明を基本とし、前記第１格納部と第２格納部とが、前記リペアすべきワードラインに関する情報を格納する複数のヒューズを備えることを特徴とする半導体メモリ装置を提供する。
【００２１】
第８発明では、第１発明を基本とし、前記半導体メモリ装置が、前記リペア情報格納部に格納されている情報に応じて、前記ワードライン又は前記リペアワードラインを駆動する駆動回路を更に備えることを特徴とする半導体メモリ装置を提供する。
【００２２】
第９発明では、第１発明を基本とし、前記セルアレイが、自体に属するワードラインのリペアを１つのリペア情報格納部ではなく、複数のリペア情報格納部に選択的に担当させることを特徴とする半導体メモリ装置を提供する。
【００２３】
第１０発明では、第６発明を基本とし、前記半導体メモリ装置が、前記リペアワードラインをイネーブルする信号がイネーブルされると、メインワードラインの駆動を防止する信号を出力する回路を更に備え、該回路が、２つ以上のリペア情報格納部によって共有されることを特徴とする半導体メモリ装置を提供する。
【００２４】
第１１発明では、複数のワードラインとリペアワードラインとを含む複数の単位メモリブロックを各々備える複数のバンクと、リペアすべきワードラインのバンク情報とロウアドレスとを格納する複数のリペアヒューズ回路とを備えることを特徴とする半導体メモリ装置を提供する。
【００２５】
第１２発明では、第１１発明を基本とし、前記リペアヒューズ回路が、２つ以上のバンクによって共有されることを特徴とする半導体メモリ装置を提供する。
【００２６】
第１３発明では、第１１発明を基本とし、前記リペアヒューズ回路が、半導体メモリ装置が前記リペアすべきワードラインにアクセスしようとする場合、代わりに前記リペアワードラインにアクセスさせることを特徴とする請求項１１に記載の半導体メモリ装置を提供する。
【発明の効果】
【００２７】
本発明により、半導体メモリ装置がロウリペア（ｒｏｗ  ｒｅｐａｉｒ）を行うのに必要な回路の面積を減らすことが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施し得るように、本発明の最も好ましい実施形態について添付図を参照して説明する。
【００２９】
図４は、本発明に係る半導体メモリ装置の一実施形態を示すブロック図である。同図に示すように、本発明に係る半導体メモリ装置は、複数のメモリバンクと、該バンクに属する複数のセルアレイと、該セルアレイに属する複数のワードラインと、前記セルアレイに属する１つ以上のリペアワードラインと、前記ワードラインのうち、リペアワードラインに代わるワードラインに関するバンク情報とロウアドレスとを格納する複数のリペア情報格納部とを備える。
【００３０】
従来のリペア情報格納部は、リペア情報格納部とセルアレイとが１対１で対応し、１つのリペア情報格納部は、１つのセルアレイに対するロウリペアを担当する役割をする。しかし、本発明におけるリペア情報格納部は、セルアレイと１対１で対応するのではなく、１つのリペア情報格納部が複数のセルアレイに対するロウリペアを担当する。ここで、リペアを担当するというのは、リペアすべきワードラインに関する情報を格納することを意味する。
【００３１】
リペア情報格納部は、２つ以上のバンクによって共有することを特徴とするが、図４にはリペア情報格納部が４つのバンク４１０，４２０，４３０，４４０に対応する場合を示している。同図に示すように、リペア情報格納部４１４′は、バンク４１０、４２０、４３０、４４０内のセルアレイ４１２′、４２２′、４３２′、４４２′に接続されて、４つのセルアレイのリペアに関する情報を格納する。したがって、リペア情報格納部は、従来のようにリペアすべきワードラインのロウアドレスのみを格納するのではなく、バンクに関する情報をも格納する。
【００３２】
また、本発明のセルアレイは、自体に属するワードラインのリペアを１つのリペア情報格納部ではなく、複数のリペア情報格納部に選択的に担当させることを特徴とする。例えば、セルアレイ４１２′に対するリペアは、リペア情報格納部４１４′が担当することもでき、又は、リペア情報格納部４２４′が担当することもできる。これは、複数のバンク又は複数のセルアレイがリペア情報格納部を共有し、従来とは異なり、リペア情報格納部がロウアドレス情報だけでなく、バンクに関する情報をも格納するためである。
【００３３】
同図には、１つのリペア情報格納部が各バンクごとに、１つのセルアレイに対するリペアを担当する場合を示している。例えば、リペア情報格納部４１４′は、各バンクごとに備えられる最上段のセルアレイを担当し、リペア情報格納部４１４″は、各バンクごとに備えられる上から２番目のセルアレイを担当する場合を示している。もちろん、本発明の核心思想は、リペア情報格納部が１つのセルアレイに制限されず、他のバンクのリペアも担当することができるということであり、図面とは異なり、多様な設計が可能なことは明らかである。
【００３４】
参考までに、半導体メモリ装置は、ワードラインによってメモリセルのアクセスを制御するスキームと、メインワードラインとサブワードラインとに分けてメモリセルのアクセスを制御するスキームとがある。上記では単にワードライン及びリペアワードラインと説明したが、本発明が適用されるメモリ装置のスキームによって、メインワードライン及びリペアメインワードライン、又は、サブワードライン及びリペアサブワードラインにもなり得る。すなわち、本発明に係る半導体メモリ装置は、複数のワードラインとリペアワードラインとを含む複数の単位メモリブロック（例えば、セルアレイ）を各々備える複数のバンクと、リペアすべきワードラインのバンク情報とロウアドレスとを格納する複数のリペアヒューズ回路（リペア情報格納部）とを備えることを特徴とする。そして、半導体メモリ装置が前記リペアすべきワードラインにアクセスしようとする場合、該リペアすべきワードラインに代わって、リペアワードラインに半導体メモリ装置をアクセスさせるリペアヒューズ回路が複数のバンクによって共有されることによって、半導体メモリ装置の面積を減らすことができる。
【００３５】
以下、本発明が適用される具体的な実施形態について説明する。本発明の核心思想は、上記図４についての説明に含まれており（リペア情報格納部を共有し、このために、リペア情報格納部は、バンク情報をも格納する）、以下は、これを適用するための具体的な実施形態である。すなわち、図５以下の部分については半導体メモリ装置の様々なスキームによって変形して実現することができる。例えば、本発明と直接係りのない各種のドライバ及びブロックコントロール方法などについては、既に様々なスキームがあり、これは図４で説明した思想を適用するにあたって相違点をもたらす。
【００３６】
図５は、図４の一実施形態の詳細に示すブロック図である。同図に示すように、各バンクには複数のセルアレイとＢＬＳＡアレイ（ビットラインセンスアンプアレイ）とが備えられ、これらをコントロールする各種のブロックコントロールとドライバとが備えられている。例えば、バンク４１０は、複数のセルアレイ５１２′，…と、複数のＢＬＳＡアレイ（ビットラインセンスアンプアレイ）５１３′，…と、複数のＢＬＳＡコントローラ（ビットラインセンスアンプ制御部）５１５′，…とで構成される。各々のセルアレイ５１２′は、メインワードライン（ＭＷＬ）とリペアメインワードライン（ＲＭＷＬ）とを備え、ＭＷＬドライバ５１６′，…とＲＭＷＬドライバ５１８′，…とが接続されているが、これらは、ブロックコントロール５１７′，…によって駆動される。ブロックコントロールに、アクティブ情報とＸアドレス情報とを有するＢＡＸ<０：Ｍ>信号と、ブロック選択情報を有するＢＳ００信号とが印加されると、リペア情報格納部４１４′，４２４′，…から出力されるＸＨＩＴ  Ｕ０、ＸＨＩＴ  Ｄ０、ＮＸＥ判断情報に応じて、メインワードライン（ＭＷＬ）又はリペアメインワードライン（ＲＭＷＬ）を駆動する。バンク４２０，４３０，４４０も同様の構造を有し、同様に動作する。各バンクのセルアレイがリペア情報格納部を共有するという点が従来の半導体メモリ装置との相違点である。
【００３７】
従来とは異なり、リペア情報格納部にはＡＣＴ０、ＡＣＴ１、ＡＣＴ２、ＡＣＴ３信号が区分されて入力されるが、これについては後述する。
【００３８】
図６は、図４のリペア情報格納部の一実施形態を示すブロック図である。同図に示すように、本発明のリペア情報格納部４１４′は、リペアすべきワードラインが属するバンク情報を格納する第１格納部６１１，６１２，６１３，６１４と、リペアすべきワードラインのロウアドレスを格納する第２格納部６２０と、第１格納部６１１，６１２，６１３，６１４によってイネーブルされ、かつ、メモリ装置がアクセスしようとするロウアドレスＡＤＤＲＥＳＳ<０：Ｎ>と前記第２格納部６２０に格納されているロウアドレスとが一致する場合、リペアワードラインをイネーブルする信号、すなわち、図５のＨＩＴＢ  Ｕ０、ＨＩＴＢ  Ｄ０を出力する出力部６３０とを備えて構成される。ここで、第１格納部６１１，６１２，６１３，６１４と第２格納部６２０は、従来のリペア情報格納部と同様、リペア情報を格納する複数のヒューズを備えて構成することができる。
【００３９】
第１格納部６１１，６１２，６１３，６１４は、リペアすべきワードラインが何れのバンクに属しているかに関する情報を格納する。例えば、バンク４１０に属するワードラインをリペアする場合は、第１格納部６１１のヒューズをカットし、バンク４３０に属するワードラインをリペアする場合は、第１格納部６１３のヒューズをカットする。第１格納部６１１，６１２，６１３，６１４に入力されるＡＣＴ０、ＡＣＴ１、ＡＣＴ２、ＡＣＴ３信号は、バンクアクティブ情報を有するパルス信号である。
【００４０】
第２格納部６２０は、従来と同様、リペアすべきワードラインのロウアドレスを格納する。また、出力部６３０は、メモリ装置がアクセスしようとするロウアドレスＡＤＤＲＥＳＳ<０：Ｎ>と前記第２格納部６２０に格納されているロウアドレスとが一致する場合、該当ワードラインに代わって、リペアワードラインにアクセスさせるＨＩＴＢ信号を出力する。
【００４１】
第１格納部６１１，６１２，６１３，６１４は、自体のヒューズがカットされて、自体に入力されるＡＣＴ０、ＡＣＴ１、ＡＣＴ２、ＡＣＴ３信号がイネーブルされると、出力部６３０をイネーブルするＦＵＳＥ＿ＥＮ０、ＦＵＳＥ＿ＥＮ１、ＦＵＳＥ＿ＥＮ２、ＦＵＳＥ＿ＥＮ３信号を出力する。第２格納部６２０は、自体に格納されているロウアドレスとメモリ装置がアクセスしようとするロウアドレスＡＤＤＲＥＳＳ<０：Ｎ>とが一致する場合、出力部６３０をイネーブルする信号ＦＵＳＥ＿ＥＮ＿ＳＵＭとＨＩＴ<０：Ｎ>信号とを出力部６３０に出力する。そして、出力部６３０は、該当ワードラインに代わって、リペアワードラインを用いるようにするＨＩＴＢ信号を出力する。
【００４２】
参考までに、ＡＣＴ０、ＡＣＴ１、ＡＣＴ２、ＡＣＴ３は、バンクアクティブ情報を有するパルス信号であり、これによってイネーブルされるＦＵＳＥ＿ＥＮ０、ＦＵＳＥ＿ＥＮ１、ＦＵＳＥ＿ＥＮ２、ＦＵＳＥ＿ＥＮ３信号もパルス信号に該当する。各バンクは同時にアクティブにならず、一定期間のマージン（ｔＲＲＤ）を確保するようになる。これにより、ＦＵＳＥ＿ＥＮ０、ＦＵＳＥ＿ＥＮ１、ＦＵＳＥ＿ＥＮ２、ＦＵＳＥ＿ＥＮ３信号が互いに干渉することがないため、リペア情報の各バンクへの伝達に問題が発生しない。
【００４３】
本発明のリペア情報格納部から出力されるＨＩＴＢ信号は、図５のＸＨＩＴブロックとＨＩＴＢ＿ＳＵＭブロックとに伝達されるが、ＸＨＩＴブロックは、リペア情報格納部を共有する全てのバンクのブロックコントロールにＸＨＩＴ信号を同時に伝達させる。図示のように、ＨＩＴＢ信号及びＸＨＩＴ信号は、各々を出力するリペア情報格納部及びＸＨＩＴ部によって区別して示されている（＿Ｕ０／＿Ｄ０）。そして、ＨＩＴＢ＿ＳＵＭブロックで生成されるＮＸＥ信号は、共有している全てのバンク内のブロックコントロールに伝達される。しかし、全てのバンクでメインワードライン（ＭＷＬ）がリペアワードライン（ＲＭＷＬ）に代わるのではなく、第１格納部６１１，６１２，６１３，６１４に格納されているバンクに対してのみリペアが行われる。これは、複数のバンクがＸＨＩＴ信号とＮＸＥ信号とを共有するようになることを意味するが、このような共有が可能な理由は、ＸＨＩＴ信号及びＮＸＥ信号がアクティブ情報を有するパルス信号であり、実際バンクにおけるアクティブは、ブロック選択信号であるＢＳ信号がイネーブルされなければ、行われないためである。
【００４４】
すなわち、本発明のリペア情報格納部は、第１格納部６１１，６１２，６１３，６１４内の何れのバンクに対応するヒューズがカットされても、そのタイミングが異なるだけで（ＡＣＴ０、ＡＣＴ１、ＡＣＴ２、ＡＣＴ３がイネーブルされるタイミング）、最終的には同じＨＩＴＢ信号を出力部６３０から出力する。しかし、各バンクごとに別々にリペアが行われるが、これは実際のバンクにおけるアクティブは、ＢＳ信号がイネーブルされなければならないためである。
【００４５】
基本的に、本発明のリペア情報格納部は、１つのロウアドレスのみを格納するため、何れかのバンクのリペアを担当するようヒューズがカットされると、他のバンクのリペアを担当することはできないが、他のバンクで同じロウアドレスに対応するワードラインに欠陥が発生した場合は、両バンクのリペアを同時に担当することができる。
【００４６】
図５のセルアレイ５１２′に属するワードラインの欠陥をリペアワードライン００（ＲＭＷＬ００）に代わると仮定して具体的な動作について説明する。まず、バンク４１０における欠陥であるため、第１格納部６１１のヒューズをカットし、第２格納部６２０を該当ロウアドレスにしたがってカットする。そうすることによって、メモリ装置がバンク４１０にアクセスしようとする場合、ＡＣＴ０がイネーブルされて、第１格納部６１１でＦＵＳＥ＿ＥＮ０がイネーブルされて出力される。また、メモリ装置がアクセスしようとするロウアドレスＡＤＤＲＥＳＳ<０：Ｎ>と前記第２格納部６２０に格納されているロウアドレス（ヒューズカット情報）とが一致する場合、第２格納部６２０ではＨＩＴ<０：Ｎ>とＦＵＳＥ＿ＥＮ＿ＳＵＭとをイネーブルし、出力部６３０ではＨＩＴＢ  Ｕ０信号を「ローレベル」にイネーブルして出力する。ＨＩＴＢ  Ｕ０信号は、ＸＨＩＴ＿Ｕ０ブロックとＨＩＴＢ＿ＳＵＭブロックとに入力され、これらから出力されるＸＨＩＴ  Ｕ０信号とＮＸＥ信号ともイネーブルされる。このとき、ＮＸＥ信号は、接続されている全てのブロックコントロールに伝達されて、ワードラインが駆動できないようにし、ＸＨＩＴ  Ｕ０信号は、リペアワードラインが駆動できるようにする。しかし、ブロック選択信号であるＢＳ００によって選択されるバンクは、バンク４１０であるため、結局、リペアワードライン００（ＲＭＷＬ００）のみ駆動でき、ＲＭＷＬ１０、ＲＭＷＬ２０、ＲＭＷＬ３０は駆動できない。
【００４７】
前述したように、本発明は、互いに異なるバンクでリペア情報格納部を共有する。したがって、全体のリペア情報格納部の数を減らすことができ、これはメモリ装置の全面積を減らすのに多くの利点を与える。全体のリペア情報格納部の数が減るため、リペア可能なワードラインの合計数が減るという短所がある。しかし、図４に示すように、４つのバンク内の４つのセルアレイが２つのリペア情報格納部を共有するように構成する場合、４つのバンクで計２つまでのセルアレイに対するリペアが可能になるため、このような短所は克服することができる。
【００４８】
また、リペア情報格納部を共有することによって、ＨＩＴＢ＿ＳＵＭブロックのように、リペアワードラインをイネーブルする信号（ＨＩＴＢ信号及びこれによってイネーブルされるＸＨＩＴ信号）がイネーブルされたとき、メインワードライン（ＭＷＬ）の駆動を防止する（ＮＸＥ信号によって）回路も２つ以上のバンクによって共有されることが可能になるため、更に面積を減らすことができるという長所がある。
【００４９】
本発明は、半導体メモリ装置でロウリペアを行うリペア情報格納部の全体数を減らすことができ、これにより、半導体メモリ装置の全体回路面積を相当減らすことができるという長所がある。
【００５０】
本発明の技術的思想は、上記好ましい実施形態によって具体的に記述されたが、上記実施形態は、その説明のためのものであって、その限定のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが分かるであろう。
【図面の簡単な説明】
【００５１】
【図１】従来の半導体メモリ装置のブロック図である。
【図２】図１のバンクを詳細に示すブロック図である。
【図３】図１と図２のリペア情報格納部を詳細に示すブロック図である。
【図４】本発明に係る半導体メモリ装置の一実施形態を示すブロック図である。
【図５】図４の一実施形態を詳細に示すブロック図である。
【図６】図４のリペア情報格納部の一実施形態を示すブロック図である。
【符号の説明】
【００５２】
１０４、１１４、１２４、１３４、４１４、４２４        リペア情報格納部
３１０、６１１、６１２、６１３、６１４                第１格納部
３２０、６２０                                        第２格納部
３３０、６３０                                        出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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