(57)【要約】【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。【解決手段】この半導体装置１０は、互いに所定の間隔を隔てて配列され、かつ、各々の開口端が上面側に位置している複数のトレンチ２を有し、隣り合うトレンチ２間の各領域を介して電流が流れるｎ型シリコン基板１と、複数のトレンチ２の各々に埋め込まれた複数の埋め込み電極４と、ｎ型シリコン基板１の下面側に配置され、ｎ型シリコン基板１とショットキー接触するドレイン電極７とを備えている。そして、隣り合うトレンチ２間の各領域を介して流れる電流は、トレンチ２の周辺に形成される空乏層９で隣り合うトレンチ２間の各領域が塞がれた状態になることにより遮断される。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに所定の間隔を隔てて配列され、かつ、各々の開口端が上面側に位置している複数のトレンチを有し、隣り合う前記トレンチ間の各領域が電流通路となる一導電型の半導体層と、
前記半導体層の前記複数のトレンチの各々を埋め込むように、前記複数のトレンチの各々の内面上に絶縁膜を介して形成された複数の埋め込み電極と、
前記半導体層の上面上および下面上のいずれか一方に設けられ、前記半導体層とショットキー接触する電極層とを備え、
前記トレンチの周辺に形成される空乏層で前記半導体層の隣り合うトレンチ間の各領域が塞がれることにより電流の流れが遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流が流れるように構成されており、
前記電極層は、前記半導体層の上面側に形成されている場合には、前記半導体層の隣り合うトレンチ間の各領域の上面に対してショットキー接触している一方、前記半導体層の下面側に形成されている場合には、前記半導体層の下面に対してショットキー接触していることを特徴とする、半導体装置。
【請求項２】
前記電極層は、少なくとも、前記半導体層と接触するバリアメタル層を含むことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記隣り合うトレンチ間の距離は、前記隣り合うトレンチの各々の周辺に形成された空乏層の一部が互いに重なる距離に設定されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記埋め込み電極の上面上に形成される層間絶縁膜をさらに備え、
前記埋め込み電極は、前記トレンチの途中の深さまでを埋め込んでおり、
前記層間絶縁膜は、前記層間絶縁膜の上面が前記半導体層の上面に対して面一となるように、前記トレンチの前記埋め込み電極が埋め込まれていない残りの部分に埋め込まれていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、スイッチング機能などを有する半導体装置に関する。
【背景技術】
【０００２】
従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。
【０００３】
図１１は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１１を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ+型不純物領域（ソース領域）１０２ｃが形成されている。
【０００４】
また、エピタキシャル層１０２には、ｎ+型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。
【０００５】
また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面（下面）上には、ドレイン電極１０８が形成されている。
【０００６】
上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。
【０００７】
具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。
【０００８】
このように、従来のＭＯＳＦＥＴでは、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。
【０００９】
また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。
【００１０】
【特許文献１】特開２００１−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１１に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列され、かつ、各々の開口端が上面側に位置している複数のトレンチを有し、隣り合うトレンチ間の各領域が電流通路となる一導電型の半導体層と、半導体層の複数のトレンチの各々を埋め込むように、複数のトレンチの各々の内面上に絶縁膜を介して形成された複数の埋め込み電極と、半導体層の上面上および下面上のいずれか一方に設けられ、半導体層とショットキー接触する電極層とを備えている。そして、トレンチの周辺に形成される空乏層で半導体層の隣り合うトレンチ間の各領域が塞がれることにより電流の流れが遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流が流れるように構成されており、電極層は、半導体層の上面側に形成されている場合には、半導体層の隣り合うトレンチ間の各領域の上面に対してショットキー接触している一方、半導体層の下面側に形成されている場合には、半導体層の下面に対してショットキー接触している。なお、本発明の半導体層は、半導体基板を含む。
【００１４】
この一の局面による半導体装置では、上記のように、トレンチの周辺に形成される空乏層で半導体層の隣り合うトレンチ間の各領域が塞がれることにより電流の流れが遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流が流れるように構成することによって、トレンチの周辺に形成される空乏層の形成状態は埋め込み電極に対する印加電圧に応じて変化するので、埋め込み電極に対する印加電圧を制御することにより、オン状態（半導体層の隣り合うトレンチ間の各領域を介して電流が流れる状態）からオフ状態（半導体層の隣り合うトレンチ間の各領域を介して流れる電流が遮断される状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチ機能を持たせることができる。そして、上記した構成では、オン時において、半導体層の隣り合うトレンチ間の各領域の空乏層が消滅した部分の全てを電流通路として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００１５】
また、一の局面による半導体装置では、上記のように、半導体層の上面上および下面上のいずれか一方に、半導体層とショットキー接触する電極層を形成するとともに、半導体層の上面側に電極層を形成する場合には、半導体層の隣り合うトレンチ間の各領域の上面に対してショットキー接触するように形成する一方、半導体層の下面側に電極層を形成する場合には、半導体層の下面に対してショットキー接触するように形成することによって、半導体層の隣り合うトレンチ間の各領域の上面側、または、半導体層の下面側にショットキーバリアダイオードを形成することができる。ここで、電極層と半導体層とをオーミック接触させる場合には、半導体層の電極層と接触する領域の不純物濃度を高濃度にしておく必要があるのに対して、電極層と半導体層とをショットキー接触させる場合には、半導体層の電極層と接触する領域の不純物濃度は低濃度のままでよい。したがって、ショットキーバリアダイオードの形成に際しては、半導体層に不純物を高濃度に導入する工程が不要となるので、その分、製造工数を削減することができる。すなわち、ショットキーバリアダイオードを形成することによって、半導体装置を安価に製造することができる。
【００１６】
また、上記した構成では、トレンチの周辺に形成される空乏層で半導体層の隣り合うトレンチ間の各領域を塞ぐことができるので、ショットキーバリアダイオードを流れる電流を遮断することができる。これにより、ショットキーバリアダイオードにおけるリーク電流の発生を抑制することができる。その一方、トレンチの周辺に形成された空乏層を消滅させることにより、ショットキーバリアダイオードを電流が流れるようにすることができる。その結果、半導体装置のオン／オフの制御によって、ショットキーバリアダイオードを流れる電流を制御することができる。
【００１７】
上記一の局面による半導体装置において、好ましくは、電極層は、少なくとも、半導体層と接触するバリアメタル層を含む。このように構成すれば、電極層を、半導体層と良好にショットキー接触させることができるので、ショットキーバリアダイオードを容易に形成することができる。
【００１８】
上記一の局面による半導体装置において、好ましくは、隣り合うトレンチ間の距離は、隣り合うトレンチの各々の周辺に形成された空乏層の一部が互いに重なる距離に設定されている。このように構成すれば、確実に、隣り合うトレンチの各々の周辺に形成された空乏層を互いに連結させることができる。
【００１９】
上記一の局面による半導体装置において、好ましくは、埋め込み電極の上面上に形成される層間絶縁膜をさらに備え、埋め込み電極は、トレンチの途中の深さまでを埋め込んでおり、層間絶縁膜は、層間絶縁膜の上面が半導体層の上面に対して面一となるように、トレンチの埋め込み電極が埋め込まれていない残りの部分に埋め込まれている。このように構成すれば、隣り合うトレンチ間の距離を小さくしたとしても、半導体層の上面側の部分（半導体層の隣り合うトレンチ間の領域の上端部）が層間絶縁膜で覆われてしまうことがない。これにより、隣り合うトレンチ間の距離を小さくすることができるので、隣り合うトレンチの各々の周辺に形成された空乏層を互いに連結させやすくすることが可能となる。
【発明の効果】
【００２０】
以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面斜視図である。図２は、図１に示した第１実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。図３は、図１に示した第１実施形態による半導体装置の等価回路図である。まず、図１〜図３を参照して、本発明の第１実施形態による半導体装置１０の構造について説明する。なお、第１実施形態の半導体装置１０は、ノーマリオフ型のスイッチ装置として機能するように構成されている。また、図３では、便宜上、ＭＯＳＦＥＴで一般的に用いられている回路記号を用いて、第１実施形態による半導体装置１０の等価回路を図示している。
【００２３】
第１実施形態による半導体装置１０では、図１および図２に示すように、約１０μｍの厚みを有するとともに、ｎ型不純物が低濃度（たとえば、約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3）で導入されたｎ型シリコン基板１に、複数のトレンチ２が形成されている。この複数のトレンチ２は、ｎ型シリコン基板１の所定領域がその上面（主表面）側から厚み方向にエッチングされることによって形成されている。すなわち、複数のトレンチ２の各々の開口端は、ｎ型シリコン基板１の上面側に位置している。なお、ｎ型シリコン基板１は、本発明の「一導電型の半導体層」の一例である。
【００２４】
また、複数のトレンチ２は、その各々がｎ型シリコン基板１の上面に対して平行な所定方向（Ｙ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ２は、ｎ型シリコン基板１の上面に対して平行で、かつ、トレンチ２が延びる方向（Ｙ方向）と直交する方向（Ｘ方向）に互いに約０．０５μｍ〜約０．３μｍの距離を隔てて配列されている。さらに、複数のトレンチ２の各々の溝深さは、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ２の各々のＸ方向の幅は、約０．１μｍ〜約１μｍに設定されている。
【００２５】
また、複数のトレンチ２の各々の内面上には、ｎ型シリコン基板１を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜３が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。なお、シリコン酸化膜３は、本発明の「絶縁膜」の一例である。
【００２６】
また、複数のトレンチ２の各々の内面上には、シリコン酸化膜３を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）４が形成されている。この複数の埋め込み電極（ゲート電極）４は、図２に示すように、その各々に同じ電圧が印加されるように、互いに電気的に接続されている。また、複数の埋め込み電極（ゲート電極）４の各々は、対応するトレンチ２の途中の深さまでを埋め込んでいる。なお、埋め込み電極（ゲート電極）４の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。
【００２７】
第１実施形態では、上記のような複数の埋め込み電極（ゲート電極）４を設けることによって、複数の埋め込み電極（ゲート電極）４に対する印加電圧を制御すれば、複数のトレンチ２の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣り合うトレンチ２間の距離は、複数のトレンチ２の各々の周辺に空乏層を形成した時に、隣り合うトレンチ２の各々に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ２の各々の周辺に空乏層を形成した場合には、隣り合うトレンチ２の各々の周辺に形成された空乏層が互いに連結される。このため、第１実施形態では、複数のトレンチ２の各々の周辺に空乏層を形成すれば、隣り合うトレンチ２間の各領域を空乏層によって塞ぐことができる。
【００２８】
また、図１および図２に示すように、複数のトレンチ２の各々の埋め込み電極（ゲート電極）４が埋め込まれていない残りの部分（埋め込み電極４よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜５が埋め込まれている。この複数の層間絶縁膜５の各々は、対応する埋め込み電極（ゲート電極）４と後述するソース電極６との間で絶縁を行うために設けられている。また、複数の層間絶縁膜５の各々の厚みは、対応するトレンチ２の埋め込み電極（ゲート電極）４が埋め込まれていない残りの部分（埋め込み電極４よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜５の各々の上面は、ｎ型シリコン基板１の上面（隣り合うトレンチ２間の各領域の上端部の上面）に対して面一となっている。
【００２９】
また、ｎ型シリコン基板１の上面側の部分（隣り合うトレンチ２間の各領域の上端部）には、ｎ型シリコン基板１の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域１ａが形成されている。このｎ型シリコン基板１の高濃度領域１ａは、後述するソース電極６との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型シリコン基板１の他の部分の濃度よりも高くなっている。また、ｎ型シリコン基板１の高濃度領域１ａの厚み（イオン注入による拡散後の深さ）は、層間絶縁膜５の厚みよりも小さくなるように設定されている。すなわち、ｎ型シリコン基板１の高濃度領域１ａの下端部は、埋め込み電極（ゲート電極）４の上端部よりも上方に位置していることになる。
【００３０】
また、ｎ型シリコン基板１の上面上には、複数のトレンチ２の各々の開口端を覆うように、Ａｌ層からなるソース電極６が形成されている。このソース電極６は、ｎ型シリコン基板１の高濃度領域（隣り合うトレンチ２間の各領域の上端部）１ａに対してオーミック接触している。また、ｎ型シリコン基板１の下面（裏面）上には、ドレイン電極７が形成されている。なお、ドレイン電極７は、本発明の「電極層」の一例である。
【００３１】
ここで、第１実施形態では、ドレイン電極７は、ｎ型シリコン基板１の下面（裏面）とショットキー接触するように形成されている。具体的には、ｎ型シリコン基板１の下面（裏面）は、低濃度領域となっており、この低濃度領域に接触するようにドレイン電極７がｎ型シリコン基板１の下面（裏面）上に形成されている。また、ドレイン電極７は、複数の金属層が積層された多層構造体から構成されている。具体的には、ドレイン電極７は、ＴｉＮなどから構成されるバリアメタル層７ａと、その他の金属層７ｂとから構成されている。また、バリアメタル層７ａは、多層構造体の最もｎ型シリコン基板１側に配置されており、その上面全面が、ｎ型シリコン基板１の下面（裏面）と直接接触するように形成されている。これにより、第１実施形態による半導体装置１０では、ｎ型シリコン基板１の下面側に、ドレイン電極７をアノード電極とするショットキーバリアダイオードが形成されている。そして、上記した構造を有する第１実施形態の半導体装置１０は、図３に示すような等価回路で表すことができる。
【００３２】
上記した構成では、ソース電極６とドレイン電極７との間に電圧を印加した場合に、ソース電極６とドレイン電極７との間を流れる電流（ｎ型シリコン基板１の厚み方向に流れる電流）は、ｎ型シリコン基板１の隣り合うトレンチ２間の各領域を通過することになる。すなわち、上記した構成では、ｎ型シリコン基板１の隣り合うトレンチ２間の各領域がチャネル８として機能することになる。
【００３３】
図４および図５は、本発明の第１実施形態による半導体装置の動作を説明するための断面図である。図４には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図５には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図４および図５を参照して、第１実施形態のスイッチ装置として機能する半導体装置１０の動作について説明する。
【００３４】
なお、以下の説明では、ソース電極６に負電位が印加され、ドレイン電極７に正電位が印加されているとする。
【００３５】
まず、スイッチ装置として機能する半導体装置１０がオフ状態の場合には、図４に示すように、埋め込み電極（ゲート電極）４が埋め込まれたトレンチ２の周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）４に対する印加電圧が制御されている。これにより、トレンチ２の周辺には、空乏層９が形成されている。
【００３６】
この際、隣り合うトレンチ２間の領域において、隣り合うトレンチ２の各々の周辺に形成された空乏層９の一部が互いに重なる。すなわち、隣り合うトレンチ２間の領域において、隣り合うトレンチ２の各々の周辺に形成された空乏層９が互いに連結された状態となる。これにより、チャネル８が空乏層９によって塞がれた状態となるので、チャネル８を流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置１０がオフ状態となる。同時に、ショットキー接触している部分（ショットキーバリアダイオード）におけるリーク電流の発生が抑制される。
【００３７】
次に、スイッチ装置として機能する半導体装置１０をオフ状態からオン状態に切り替える場合には、図５に示すように、埋め込み電極（ゲート電極）４に対して所定の正電位（所定電圧）を印加することによって、トレンチ２の周辺に形成された空乏層９（図４参照）を消滅させる。すなわち、チャネル８を塞いでいた空乏層９（図４参照）を消滅させる。これにより、ショットキー接触している部分（ショットキーバリアダイオード）を通過した電流は、チャネル（電流通路）８を介して図５中の矢印方向に流れることになる。したがって、スイッチ装置として機能する半導体装置１０をオン状態にすることが可能となる。
【００３８】
また、スイッチ装置として機能する半導体装置１０をオン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）４に対する所定の正電位（所定電位）の印加を解除する。これにより、図４に示した状態に戻るので、スイッチ装置として機能する半導体装置１０をオフ状態にすることが可能となる。
【００３９】
なお、第１実施形態による半導体装置１０は、図６に示すように、ＤＣ／ＤＣコンバータを構成する部品の一部として用いることができる。第１実施形態による半導体装置１０を、ＤＣ／ＤＣコンバータを構成する部品の一部として用いることによって、ＤＣ／ＤＣコンバータの電源効率を向上させることが可能となる。ここで、図６中の符号１１は、コイルであり、符号１２は、コンデンサ（キャパシタ）である。
【００４０】
第１実施形態では、上記のように、複数のトレンチ２の各々の周辺に形成される全ての空乏層９でチャネル（隣り合うトレンチ２間の各領域）８が塞がれることにより、電流の流れが遮断される一方、複数のトレンチ２の各々の周辺に形成された全ての空乏層９が消滅することにより電流が流れるように構成することによって、トレンチ２の周辺に形成される空乏層９の形成状態は埋め込み電極（ゲート電極）４に対する印加電圧に応じて変化するので、埋め込み電極（ゲート電極）４に対する印加電圧を制御することにより、オン状態（チャネル８を介して電流が流れる状態）からオフ状態（チャネル８を介して流れる電流が遮断される状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置１０にスイッチ機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ２間の各領域の空乏層９が消滅した部分の全てを電流通路として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネル８を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００４１】
また、第１実施形態では、上記のように、ｎ型シリコン基板１の下面上に、ｎ型シリコン基板１の下面とショットキー接触するようにドレイン電極７を形成することによって、ｎ型シリコン基板１の下面側にショットキーバリアダイオードを形成することができる。ここで、ドレイン電極７とｎ型シリコン基板１とをオーミック接触させる場合には、ｎ型シリコン基板１の下面側に高濃度領域を形成する必要があるのに対して、ドレイン電極７とｎ型シリコン基板１とをショットキー接触させる場合には、ｎ型シリコン基板１の下面側は低濃度領域のままでよい。したがって、ショットキーバリアダイオードの形成に際しては、ｎ型シリコン基板１の下面側に高濃度領域を形成する必要がないため、不純物を高濃度に導入する工程が不要となる。これにより、製造工数を削減することができる。すなわち、ショットキーバリアダイオードを形成することによって、半導体装置１０を安価に製造することができる。
【００４２】
また、第１実施形態では、上記のように、トレンチ２の周辺に形成される空乏層９でチャネル（隣り合うトレンチ２間の各領域）８を塞ぐことができるので、ショットキーバリアダイオードを流れる電流を遮断することができる。これにより、ショットキーバリアダイオードにおけるリーク電流の発生を抑制することができる。その一方、トレンチ２の周辺に形成された空乏層９を消滅させることにより、ショットキーバリアダイオードに電流が流れるようにすることができる。その結果、半導体装置１０のオン／オフの制御によって、ショットキーバリアダイオードを流れる電流を制御することができる。
【００４３】
また、第１実施形態では、上記のように、ドレイン電極７を、ｎ型シリコン基板１と直接接触するバリアメタル層７ａを含む多層構造体から構成することによって、ドレイン電極７を、ｎ型シリコン基板１の下面と良好にショットキー接触させることができるので、ショットキーバリアダイオードを容易に形成することができる。
【００４４】
また、第１実施形態では、上記のように、隣り合うトレンチ２間の距離を、隣り合うトレンチ２の各々の周辺に形成された空乏層９の一部が互いに重なる距離に設定することによって、確実に、隣り合うトレンチ２の各々の周辺に形成された空乏層９を互いに連結させることができる。
【００４５】
また、第１実施形態では、上記のように、層間絶縁膜５を、その上面がｎ型シリコン基板１の上面に対して面一となるように、トレンチ２の埋め込み電極（ゲート電極）４が埋め込まれていない残りの部分に埋め込むことによって、隣り合うトレンチ２間の距離を小さくしたとしても、ｎ型シリコン基板１の上面側の部分（ｎ型シリコン基板１の隣り合うトレンチ２間の領域の上端部）が層間絶縁膜５で覆われてしまうことがない。これにより、隣り合うトレンチ２間の距離を小さくすることができるので、隣り合うトレンチ２の各々の周辺に形成された空乏層９を互いに連結させやすくすることが可能となる。
【００４６】
（第２実施形態）
図７は、本発明の第２実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。図７を参照して、この第２実施形態による半導体装置２０では、埋め込み電極（ゲート電極）４が、互いに別個に電圧が印加される２種類の埋め込み電極４ａおよび４ｂに分けられている。一方の埋め込み電極４ａは、所定の制御信号に対する電圧が印加されるように構成されている。また、他方の埋め込み電極４ｂは、ソース電極６に電気的に接続されている。すなわち、他方の埋め込み電極４ｂは、ソース電極６と同電位となるように構成されている。また、埋め込み電極４ａおよび４ｂは、Ｘ方向に１つずつ交互に配置されている。したがって、２つの埋め込み電極４ａ（４ｂ）の間に１つの埋め込み電極４ｂ（４ａ）が配置されていることになる。
【００４７】
なお、第２実施形態による半導体装置２０のその他の構成は、上記第１実施形態と同様である。
【００４８】
図８および図９は、本発明の第２実施形態による半導体装置の動作を説明するための断面図である。図８には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図９には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図８および図９を参照して、第２実施形態のスイッチ装置として機能する半導体装置２０の動作について説明する。
【００４９】
まず、図８および図９に示すように、ソース電極６およびドレイン電極７の各々に負電位および正電位が印加されているとすると、埋め込み電極４ｂがソース電極６に電気的に接続されているため、埋め込み電極４ｂに対して負電位が印加されることになる。したがって、埋め込み電極４ｂが埋め込まれたトレンチ２（以下、トレンチ２ｂと言う）の周辺には、多数キャリアが減少した状態となっている。すなわち、トレンチ２ｂの周辺には、オン状態およびオフ状態にかかわらず、空乏層９（９ｂ）が形成されている。
【００５０】
そして、図８に示すように、半導体装置２０がオフ状態の場合には、埋め込み電極４ａが埋め込まれたトレンチ２（以下、トレンチ２ａと言う）の周辺に存在する多数キャリアが減少するように、埋め込み電極４ａに対する印加電圧が制御されている。これにより、トレンチ２ａの周辺には、トレンチ２ｂの周辺に形成された空乏層９（９ｂ）と同様の空乏層９（９ａ）が形成されている。
【００５１】
この際、トレンチ２ａとトレンチ２ｂとの間の領域では、トレンチ２ａおよび２ｂの各々の周辺に形成された空乏層９ａおよび９ｂの一部が互いに重なる。すなわち、トレンチ２ａとトレンチ２ｂとの間の領域では、空乏層９ａおよび９ｂが互いに連結された状態となる。これにより、チャネル（電流通路）８が空乏層９ａおよび９ｂによって塞がれた状態となるので、チャネル８を介して流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置２０がオフ状態となる。同時に、ショットキー接触している部分（ショットキーバリアダイオード）におけるリーク電流の発生が抑制される。
【００５２】
次に、図９に示すように、スイッチ装置として機能する半導体装置２０をオフ状態からオン状態に切り替える場合には、埋め込み電極４ａに対して所定の正電位（所定電圧）を印加することによって、トレンチ２ａの周辺に形成された空乏層９ａ（図８参照）を消滅させる。すなわち、チャネル８の埋め込み電極４ａ側を塞いでいた空乏層９ａ（図８参照）を消滅させる。これにより、ショットキー接触している部分（ショットキーバリアダイオード）を通過した電流は、チャネル（電流通路）８の埋め込み電極４ａ側の部分を介して図９中の矢印方向に流れることになる。したがって、スイッチ装置として機能する半導体装置２０をオン状態にすることが可能となる。
【００５３】
また、スイッチ装置として機能する半導体装置２０をオン状態からオフ状態に切り替える場合には、埋め込み電極４ａに対する所定の正電位（所定電位）の印加を解除する。これにより、図８に示した状態に戻るので、スイッチ装置として機能する半導体装置２０をオフ状態にすることが可能となる。
【００５４】
第２実施形態では、上記のように、複数のトレンチ２の各々の周辺に形成される空乏層９でチャネル（隣り合うトレンチ２間の各領域）８が塞がれることにより、電流の流れが遮断される一方、複数のトレンチ２の周辺に形成された空乏層９の少なくとも一部（トレンチ２ａの周辺に形成された空乏層９ａ）が消滅することにより電流が流れるように構成することによって、トレンチ２の周辺に形成される空乏層９の形成状態は埋め込み電極４に対する印加電圧に応じて変化するので、埋め込み電極４に対する印加電圧を制御することにより、オン状態（チャネル８を介して電流が流れる状態）からオフ状態（チャネル８を介して流れる電流が遮断される状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置２０にスイッチ機能を持たせることができる。そして、上記した構成では、オン時において、隣り合うトレンチ２間の各領域の空乏層９が消滅した部分の全てを電流通路として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置２０）と比べて、チャネル８を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置２０）と比べて、オン抵抗を大幅に低減することができる。
【００５５】
なお、第２実施形態による半導体装置２０のその他の効果は、上記第１実施形態と同様である。
【００５６】
図１０は、本発明の第１および第２実施形態の変形例による半導体装置を示した断面斜視図である。図１０を参照して、第１および第２実施形態の変形例による半導体装置３０では、ｎ型シリコン基板１の上面側に、ソース電極１６をアノード電極とするショットキーバリアダイオードが形成されている。具体的には、第１および第２実施形態の変形例による半導体装置３０では、上記した第１および第２実施形態による半導体装置１０および２０と異なり、ｎ型シリコン基板１の上面側の部分（隣り合うトレンチ２間の各領域の上端部）には高濃度領域１ａ（図１および図７参照）が形成されておらず、隣り合うトレンチ２間の各領域の上面は低濃度領域となっている。そして、ソース電極１６がｎ型シリコン基板１の上面上に形成されることによって、ソース電極１６が、ｎ型シリコン基板１の隣り合うトレンチ２間の各領域の上面に対してショットキー接触している。なお、ソース電極１６は、本発明の「電極層」の一例である。また、ソース電極１６は、図示しないバリアメタル層を含んでおり、このバリアメタル層（図示せず）とｎ型シリコン基板１とが直接接触することによって、ショットキーバリアダイオードが形成されている。
【００５７】
一方、ｎ型シリコン基板１の下面側の部分には、ｎ型シリコン基板１の下面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域１１ａが形成されている。このｎ型シリコン基板１の高濃度領域１１ａは、後述するドレイン電極１７との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型シリコン基板１の他の部分の濃度よりも高くなっている。そして、ｎ型シリコン基板１の下面（裏面）上には、複数の金属層が積層された多層構造体からなるドレイン電極１７が形成されている。このドレイン電極１７は、ｎ型シリコン基板１に対してオーミック接触している。
【００５８】
第１および第２実施形態の変形例による半導体装置３０のその他の構成は、上記第１および第２実施形態と同様である。
【００５９】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６０】
たとえば、上記第１および第２実施形態では、ｎ型シリコン基板にトレンチなどを形成した例を示したが、本発明はこれに限らず、ｎ型シリコン基板上にｎ型エピタキシャル層を形成するとともに、形成したｎ型エピタキシャル層にトレンチなどを形成するようにしてもよい。また、その後、ｎ型シリコン基板を研磨等で除去するようにしてもよい。
【００６１】
また、上記第１および第２実施形態では、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がｎ型シリコン基板の上面と面一となるように形成した例を示したが、本発明はこれに限らず、埋め込み電極の上面上に形成された層間絶縁膜を、その上面がｎ型シリコン基板の上面から突出するように形成してもよいし、その上面がｎ型シリコン基板の上面よりも下方（トレンチ内部側）に位置するように形成してもよい。
【００６２】
また、上記第１および第２実施形態では、ｎ型のシリコン基板（半導体層）を用いて半導体装置を構成した例を示したが、本発明はこれに限らず、ｐ型のシリコン基板（半導体層）を用いて半導体装置を構成してもよい。すなわち、導電型を全て逆にした構成にしてもよい。
【００６３】
また、上記第１および第２実施形態では、基板にシリコン基板を用いた例を示したが、本発明はこれに限らず、ＳｉＣなどから構成される基板（半導体基板）を用いるようにしてもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態による半導体装置を示した断面斜視図である。
【図２】図１に示した第１実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。
【図３】図１に示した第１実施形態による半導体装置の等価回路図である。
【図４】本発明の第１実施形態による半導体装置の動作を説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置の動作を説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置を用いたＤＣ／ＤＣコンバータの一例を示した回路図である。
【図７】本発明の第２実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。
【図８】本発明の第２実施形態による半導体装置の動作を説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の動作を説明するための断面図である。
【図１０】本発明の一実施形態の変形例による半導体装置を示した断面斜視図である。
【図１１】特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。
【符号の説明】
【００６５】
１                    ｎ型シリコン基板（一導電型の半導体層）
１ａ                  高濃度領域
２、２ａ、２ｂ        トレンチ
３                    シリコン酸化膜（絶縁膜）
４、４ａ、４ｂ        埋め込み電極
５                    層間絶縁膜
６                    ソース電極
７                    ドレイン電極（電極層）
７ａ                  バリアメタル層
８                    チャネル（電流通路）
９、９ａ、９ｂ        空乏層
１０、２０、３０      半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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