(57)【要約】【課題】不揮発性メモリ装置の消去方法を提供する。【解決手段】不揮発性メモリ装置でポストプログラムを行う消去方法において、ダミーメモリセルに対してポストプログラムを行うステップ、第１電圧を利用して前記ダミーメモリセルのしきい電圧を検証するステップ、ノーマルメモリセルに対してポストプログラムを行うステップ及び第２電圧を利用してノーマルメモリセルのしきい電圧を検証するステップを含み、前記第１電圧は、前記第２電圧と相異なる電圧レベルを有しうる不揮発性メモリ装置の消去方法である。これにより、接合ポテンシャルが増加してセルの信頼性を向上し、ダミーメモリセルのターンオンによるノーマルメモリセルのプログラムを妨害する現象を防止しうる。【選択図】図２
2008305536.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置でポストプログラムを行う消去方法において、
ダミーメモリセルに対してポストプログラムを行うステップと、
第１電圧を利用して前記ダミーメモリセルのしきい電圧を検証するステップと、
ノーマルメモリセルに対して前記ポストプログラムを行うステップと、
第２電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップと、を含み、
前記第１電圧は、
前記第２電圧とは相異なる電圧レベルを有することを特徴とする不揮発性メモリ装置の消去方法。
【請求項２】
前記第１電圧は、
前記第２電圧より高い電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項３】
前記不揮発性メモリ装置の消去方法は、
前記ダミーメモリセルのしきい電圧が前記第１電圧より低い場合、前記ダミーメモリセルに対してポストプログラムを再び行うステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項４】
前記不揮発性メモリ装置の消去方法は、
前記ノーマルメモリセルのしきい電圧が前記第２電圧より低い場合、前記ノーマルメモリセルに対してポストプログラムを再び行うステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項５】
前記ダミーメモリセルに対してポストプログラムを行うステップは、
前記ダミーメモリセルに対して前記ポストプログラムを行うように、前記ダミーメモリセルに連結されたダミーワードラインにプログラム電圧を印加するステップと、
前記ノーマルメモリセルに対して前記ポストプログラムを行わないように、前記ノーマルメモリセルに連結されたノーマルワードラインにパス電圧を印加するステップと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項６】
前記ノーマルメモリセルに対してポストプログラムを行うステップは、
前記ノーマルメモリセルに対して前記ポストプログラムを行うように、前記ノーマルメモリセルに連結されたノーマルワードラインにプログラム電圧を印加するステップと、
前記ダミーメモリセルに対して前記ポストプログラムを行わないように、前記ダミーメモリセルに連結されたダミーワードラインにパス電圧を印加するステップと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項７】
前記ダミーメモリセルのしきい電圧を検証するステップは、
前記ダミーメモリセルに連結されたダミーワードラインに前記第１電圧を印加するステップと、
前記ノーマルメモリセルに連結されたノーマルワードラインに第３電圧を印加するステップと、を含み、
前記第３電圧は、
前記第１電圧及び前記第２電圧よりは高い電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項８】
前記ノーマルメモリセルのしきい電圧を検証するステップは、
前記ノーマルメモリセルに連結されたノーマルワードラインに前記第２電圧を印加するステップと、
前記ダミーメモリセルに連結されたダミーワードラインに第３電圧を印加するステップと、を含み、
前記第３電圧は、
前記第１電圧及び前記第２電圧よりは高い電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項９】
前記ノーマルメモリセルに対して前記ポストプログラムを行うステップ及び前記ノーマルメモリセルのしきい電圧を検証するステップは、前記ダミーメモリセルに対してポストプログラムを行うステップ及び前記ダミーメモリセルのしきい電圧を検証するステップ以前に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項１０】
前記ダミーメモリセルに対してポストプログラムを行うステップ及び前記ダミーメモリセルのしきい電圧を検証するステップは、前記ノーマルメモリセルに対して前記ポストプログラムを行うステップ及び前記ノーマルメモリセルのしきい電圧を検証するステップ以前に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項１１】
前記ダミーメモリセルに対してポストプログラムを行うステップ及び前記ノーマルメモリセルに対して前記ポストプログラムを行うステップは、前記ノーマルメモリセルのしきい電圧を検証するステップ及び前記ダミーメモリセルのしきい電圧を検証するステップ以前に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の消去方法。
【請求項１２】
不揮発性メモリ装置でポストプログラムを行う消去方法において、
第１ダミーメモリセルに対してポストプログラムを行うステップと、
第１電圧を利用して前記第１ダミーメモリセルのしきい電圧を検証するステップと、
第２ダミーメモリセルに対して前記ポストプログラムを行うステップと、
第２電圧を利用して前記第２ダミーメモリセルのしきい電圧を検証するステップと、
ノーマルメモリセルに対して前記ポストプログラムを行うステップと、
第３電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップと、を含み、
前記第３電圧は、
前記第１電圧及び前記第２電圧とは相異なる電圧レベルを有することを特徴とする不揮発性メモリ装置の消去方法。
【請求項１３】
前記不揮発性メモリ装置の消去方法は、
前記第１ダミーメモリセルのしきい電圧が前記第１電圧より低い場合、前記第１ダミーメモリセルに対してポストプログラムを再び行うステップをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項１４】
前記不揮発性メモリ装置の消去方法は、
前記第２ダミーメモリセルのしきい電圧が前記第２電圧より低い場合、前記第２ダミーメモリセルに対してポストプログラムを再び行うステップをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項１５】
前記不揮発性メモリ装置の消去方法は、
前記ノーマルメモリセルのしきい電圧が前記第３電圧より低い場合、前記ノーマルメモリセルに対してポストプログラムを再び行うステップをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項１６】
前記第１ダミーメモリセルに対してポストプログラムを行うステップは、
前記第１ダミーメモリセルに対して前記ポストプログラムを行うように、前記第１ダミーメモリセルに連結された第１ダミーワードラインにプログラム電圧を印加するステップと、
前記第２ダミーメモリセル及び前記ノーマルメモリセルに対して前記ポストプログラムを行わないように、前記第２ダミーメモリセルに連結された第２ダミーワードライン及び前記ノーマルメモリセルに連結されたノーマルワードラインにパス電圧を印加するステップと、を含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項１７】
前記第２ダミーメモリセルに対してポストプログラムを行うステップは、
前記第２ダミーメモリセルに対して前記ポストプログラムを行うように、前記第２ダミーメモリセルに連結された第２ダミーワードラインにプログラム電圧を印加するステップと、
前記第１ダミーメモリセル及び前記ノーマルメモリセルに対して前記ポストプログラムを行わないように、前記第１ダミーメモリセルに連結された第１ダミーワードライン及び前記ノーマルメモリセルに連結されたノーマルワードラインにパス電圧を印加するステップと、を含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項１８】
前記ノーマルメモリセルに対してポストプログラムを行うステップは、
前記ノーマルメモリセルに対して前記ポストプログラムを行うように、前記ノーマルメモリセルに連結されたノーマルワードラインにプログラム電圧を印加するステップと、
前記第１ダミーメモリセル及び前記第２ダミーメモリセルに対して前記ポストプログラムを行わないように、前記第１ダミーメモリセルに連結された第１ダミーワードライン及び前記第２ダミーメモリセルに連結された第２ダミーワードラインにパス電圧を印加するステップと、を含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項１９】
前記第１ダミーメモリセルのしきい電圧を検証するステップは、
前記第１ダミーメモリセルに連結された第１ダミーワードラインに前記第１電圧を印加するステップと、
前記第２ダミーメモリセルに連結された第２ダミーワードライン及び前記ノーマルメモリセルに連結されたノーマルワードラインに第４電圧を印加するステップと、を含み、
前記第２ダミーメモリセルのしきい電圧を検証するステップは、
前記第２ダミーメモリセルに連結された第２ダミーワードラインに前記第２電圧を印加するステップと、
前記第１ダミーメモリセルに連結された第１ダミーワードライン及び前記ノーマルメモリセルに連結されたノーマルワードラインに前記第４電圧を印加するステップと、を含み、
前記ノーマルメモリセルのしきい電圧を検証するステップは、
前記ノーマルメモリセルに連結されたノーマルワードラインに前記第３電圧を印加するステップと、
前記第１ダミーメモリセルに連結された第１ダミーワードライン及び前記第２ダミーメモリセルに連結された第２ダミーワードラインに前記第４電圧を印加するステップと、を含み、
前記第４電圧は、 
前記第１電圧ないし第３電圧より高い電圧レベルを有することを特徴とする請求項１２に記載の不揮発性メモリ装置の消去方法。
【請求項２０】
不揮発性メモリ装置でポストプログラムを行う消去方法において、
ノーマルメモリセル及びダミーメモリセルに対してポストプログラムを行うステップと、
第１電圧を利用して前記ダミーメモリセルのしきい電圧を検証するステップと、
第２電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップと、
前記しきい電圧が検証されないダミーメモリセル及び前記しきい電圧が検証されないノーマルメモリセルを含むメモリセルグループに対して前記ポストプログラムを行うステップと、を含み、
前記第１電圧は、
前記第２電圧とは相異なる電圧レベルを有することを特徴とする不揮発性メモリ装置の消去方法。
【請求項２１】
前記ポストプログラムを行うステップは、
第１メモリセルグループのメモリセルに対して前記ポストプログラムを行うように、前記第１メモリセルグループに連結されたワードラインにプログラム電圧を印加するステップと、
第２メモリセルグループのメモリセルに対して前記ポストプログラムを行わないように、前記第２メモリセルグループに連結されたワードラインにパス電圧を印加するステップと、を含み、
前記第１メモリセルグループは、 
前記しきい電圧が前記第１電圧より低いダミーメモリセル及び前記しきい電圧が前記第２電圧より低いノーマルメモリセルを少なくとも一つ含み、
前記第２メモリセルグループは、
前記しきい電圧が前記第１電圧以上であるダミーメモリセル及び前記しきい電圧が前記第２電圧以上であるノーマルメモリセルを含むことを特徴とする請求項２０に記載の不揮発性メモリ装置の消去方法。
【請求項２２】
不揮発性メモリ装置でポストプログラムを行う消去方法において、
ノーマルメモリセル、第１ダミーメモリセル及び第２ダミーメモリセルに対してポストプログラムを行うステップと、
第１電圧を利用して前記第１ダミーメモリセルのしきい電圧を検証するステップと、
第２電圧を利用して前記第２ダミーメモリセルのしきい電圧を検証するステップと、
第３電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップと、
前記しきい電圧が検証されない第１ダミーメモリセル、前記しきい電圧が検証されない第２ダミーメモリセル及び前記しきい電圧が検証されないノーマルメモリセルを含むメモリセルグループに対して前記ポストプログラムを行うステップと、を含み、
前記第３電圧は、
前記第１電圧及び前記第２電圧とは相異なる電圧レベルを有することを特徴とする不揮発性メモリ装置の消去方法。
【請求項２３】
前記ポストプログラムを行うステップは、
第１メモリセルグループのメモリセルに対して前記ポストプログラムを行うように、前記第１メモリセルグループに連結されたワードラインにプログラム電圧を印加するステップと、
第２メモリセルグループのメモリセルに対して前記ポストプログラムを行わないように、前記第２メモリセルグループに連結されたワードラインにパス電圧を印加するステップと、を含み、
前記第１メモリセルグループは、
前記しきい電圧が第１電圧より低い第１ダミーメモリセル、前記しきい電圧が第２電圧より低い第２ダミーメモリセル及び前記しきい電圧が第３電圧より低いノーマルメモリセルを少なくとも一つ含み、
前記第２メモリセルグループは、
前記しきい電圧が第１電圧以上である第１ダミーメモリセル、前記しきい電圧が第２電圧以上である第２ダミーメモリセル及び前記しきい電圧が第３電圧以上であるノーマルメモリセルを含むことを特徴とする請求項２２に記載の不揮発性メモリ装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のように、電源が切れるとデータを失い、かつデータの入出力が速い揮発性メモリ装置と、一度データを入力すれば、その状態を維持し、データの入出力が揮発性メモリに比べて相対的に遅い不揮発性メモリ装置とに大別される。不揮発性メモリ装置は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）に分類される。ＥＥＰＲＯＭまたは一括消去機能を有するフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）は、フローティングゲートと制御ゲートとが積層されたスタック型ゲート構造を有する。
【０００３】
フラッシュメモリ装置のメモリアレイは、ストリングを基本単位とし、多数のストリングを備える。このストリングは、セレクトトランジスタと多数のメモリセルとが直列に接続された構造よりなる。この場合、フラッシュメモリ装置は、ドレインセレクトラインに隣接したワードラインに連結されたメモリセル及びソースセレクトラインに隣接したワードラインに連結されたメモリセルでプログラム速度が落ちる問題が発生した。この問題点を解決するために、最近では、ストリングにダミーワードラインに連結されるメモリセルを追加する構造が使われている。ダミーワードラインを備えるフラッシュメモリ装置の実施形態については、特許文献１に開示されている。
【０００４】
フラッシュメモリ装置の消去動作は、プレプログラム動作、メイン消去動作及びポストプログラム動作に大別される。プレプログラム動作は、次に行う消去動作時に過度に消去されるメモリセルの発生を防止するために、正常的なプログラム動作と同じバイアス条件を利用して行われる。消去されるメモリセルは、何れもプレプログラムされる。プレプログラム以後にセクタの全てのメモリセルがオン−セル状態を有するように、メイン消去動作が行われる。メイン消去動作が開始されれば、セクタ内の全てのメモリセルが同時に消去される。最後に、メイン消去動作によって過度に消去されたメモリセルを治癒するために、ポストプログラム動作が行われる。ポストプログラム動作は、バイアス条件を除外すれば、プレプログラム動作と同一に行われる。
【０００５】
ダミーワードラインを備えたフラッシュメモリ装置でポストプログラム動作を行う場合、従来は、ダミーワードラインに連結されたダミーメモリセル及びノーマルワードラインに連結されたノーマルメモリセルに対して区別なしに一括的にポストプログラム動作を行った。すなわち、ポストプログラムを行った結果、ノーマルメモリセル及びダミーメモリセルは、同じしきい電圧を有する。この場合、消去動作が終了した後にプログラム動作を行うとき、ターンオフされねばならないダミーメモリセルがターンオンされる場合が発生して、ノーマルメモリセルのプログラムを妨害する場合が発生する。
【特許文献１】米国特許公開第２００６−１３９９７号公報（２００６年６月２９日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、ノーマルワードラインに連結されたノーマルメモリセル及びダミーワードラインに連結されたダミーメモリセルに対して別途にポストプログラムを行う不揮発性メモリ装置の消去方法を提供することである。
【課題を解決するための手段】
【０００７】
前記課題を達成するための本発明の実施形態による不揮発性メモリ装置の消去方法は、不揮発性メモリ装置でポストプログラムを行う消去方法において、ダミーメモリセルに対してポストプログラムを行うステップ、第１電圧を利用して前記ダミーメモリセルのしきい電圧を検証するステップ、ノーマルメモリセルに対して前記ポストプログラムを行うステップ及び第２電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップを含み、前記第１電圧は、前記第２電圧とは相異なる電圧レベルを有しうる。
【０００８】
前記第１電圧は、前記第２電圧より高い電圧レベルを有することが望ましい。
前記不揮発性メモリ装置の消去方法は、前記ダミーメモリセルのしきい電圧が前記第１電圧より低い場合、前記ダミーメモリセルに対してポストプログラムを再び行うステップをさらに含むことが望ましい。
前記不揮発性メモリ装置の消去方法は、前記ノーマルメモリセルのしきい電圧が前記第２電圧より低い場合、前記ノーマルメモリセルに対してポストプログラムを再び行うステップをさらに含むことが望ましい。
【０００９】
前記ダミーメモリセルに対してポストプログラムを行うステップは、前記ダミーメモリセルに対して前記ポストプログラムを行うように、前記ダミーメモリセルに連結されたダミーワードラインにプログラム電圧を印加するステップ及び前記ノーマルメモリセルに対して前記ポストプログラムを行わないように、前記ノーマルメモリセルに連結されたノーマルワードラインにパス電圧を印加するステップを含むことが望ましい。
【００１０】
前記ノーマルメモリセルに対してポストプログラムを行うステップは、前記ノーマルメモリセルに対して前記ポストプログラムを行うように、前記ノーマルメモリセルに連結されたノーマルワードラインにプログラム電圧を印加するステップ及び前記ダミーメモリセルに対して前記ポストプログラムを行わないように、前記ダミーメモリセルに連結されたダミーワードラインにパス電圧を印加するステップを含むことが望ましい。
【００１１】
前記ノーマルメモリセルに対して前記ポストプログラムを行うステップ及び前記ノーマルメモリセルのしきい電圧を検証するステップは、前記ダミーメモリセルに対してポストプログラムを行うステップ及び前記ダミーメモリセルのしきい電圧を検証するステップ以前に行われることが望ましい。
前記ダミーメモリセルに対してポストプログラムを行うステップ及び前記ダミーメモリセルのしきい電圧を検証するステップは、前記ノーマルメモリセルに対して前記ポストプログラムを行うステップ及び前記ノーマルメモリセルのしきい電圧を検証するステップ以前に行われることが望ましい。
【００１２】
前記ダミーメモリセルに対してポストプログラムを行うステップ及び前記ノーマルメモリセルに対して前記ポストプログラムを行うステップは、前記ノーマルメモリセルのしきい電圧を検証するステップ及び前記ダミーメモリセルのしきい電圧を検証するステップ以前に行われることが望ましい。
【００１３】
前記課題を達成するための本発明の他の実施形態による不揮発性メモリ装置の消去方法は、不揮発性メモリ装置でポストプログラムを行う消去方法において、第１ダミーメモリセルに対してポストプログラムを行うステップ、第１電圧を利用して前記第１ダミーメモリセルのしきい電圧を検証するステップ、第２ダミーメモリセルに対して前記ポストプログラムを行うステップ、第２電圧を利用して前記第２ダミーメモリセルのしきい電圧を検証するステップ、ノーマルメモリセルに対して前記ポストプログラムを行うステップ及び第３電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップを含み、前記第３電圧は、前記第１電圧及び前記第２電圧とは相異なる電圧レベルを有しうる。
【００１４】
前記課題を達成するための本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法は、不揮発性メモリ装置でポストプログラムを行う消去方法において、ノーマルメモリセル及びダミーメモリセルに対してポストプログラムを行うステップ、第１電圧を利用して前記ダミーメモリセルのしきい電圧を検証するステップ、第２電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップ及び前記しきい電圧が検証されないダミーメモリセル及び前記しきい電圧が検証されないノーマルメモリセルを含むメモリセルグループに対して前記ポストプログラムを行うステップを含み、前記第１電圧は、前記第２電圧とは相異なる電圧レベルを有しうる。
【００１５】
前記課題を達成するための本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法は、不揮発性メモリ装置でポストプログラムを行う消去方法において、ノーマルメモリセル、第１ダミーメモリセル及び第２ダミーメモリセルに対してポストプログラムを行うステップ、第１電圧を利用して前記第１ダミーメモリセルのしきい電圧を検証するステップ、第２電圧を利用して前記第２ダミーメモリセルのしきい電圧を検証するステップ、第３電圧を利用して前記ノーマルメモリセルのしきい電圧を検証するステップ及び前記しきい電圧が検証されない第１ダミーメモリセル、前記しきい電圧が検証されない第２ダミーメモリセル及び前記しきい電圧が検証されないノーマルメモリセルを含むメモリセルグループに対して前記ポストプログラムを行うステップを含み、前記第３電圧は、前記第１電圧及び前記第２電圧とは相異なる電圧レベルを有しうる。
【発明の効果】
【００１６】
本発明による不揮発性メモリ装置の消去方法は、ノーマルメモリセル及びダミーメモリセルに対して別途にポストプログラムを行うことによって、接合ポテンシャルが増加してセルの信頼性を向上させ、ダミーメモリセルのターンオンによるノーマルメモリセルのプログラムを妨害する現象を防止しうる。
【発明を実施するための最良の形態】
【００１７】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を表す。
【００１８】
図１は、不揮発性半導体メモリ装置の回路図である。
図１では、不揮発性半導体メモリ装置の一つのストリング１００を示した。図１を参照すれば、不揮発性半導体メモリ装置、特に、フラッシュメモリ装置の一つのストリング１００は、第１セレクトトランジスタＧＳＴ、第２セレクトトランジスタＳＳＴ、第１ダミーメモリセルＤＣ１、第２ダミーメモリセルＤＣ２及び複数のノーマルメモリセルＣ０，…，Ｃ３０，Ｃ３１を備える。図１では、３２個のメモリセルが直列に連結された場合について示しているが、１６個、６４個のメモリセルを直列に連結した場合にも、本発明の方法による場合、同じ効果が得られるというのは、当業者に自明な事項である。
【００１９】
第１セレクトトランジスタＧＳＴのゲートラインは、第１セレクトラインＧＳＬとなり、第２セレクトトランジスタＳＳＴのゲートラインは、第２セレクトラインＳＳＬとなり、ノーマルメモリセルＣ０，…，Ｃ３１のゲートラインは、ノーマルワードラインＷＬ０，…，ＷＬ３１となる。また、第１ダミーメモリセルＤＣ１のゲートラインは、第１ダミーワードラインＤＷＬ１となり、第２ダミーメモリセルＤＣ２のゲートラインは、第２ダミーワードラインＤＷＬ２となる。本発明の実施形態によるポストプログラム動作を行う方法については、以下で詳細に説明する。
【００２０】
図２は、本発明の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
図２は、不揮発性メモリ装置の消去方法のうち、特にポストプログラム動作を行う方法について示している。図１及び図２を参照して、３２個のノーマルメモリセル及び２個のダミーメモリセルが直列に連結されたストリングを有する不揮発性メモリ装置で前記ポストプログラムを行う場合について説明する。一旦、ノーマルワードラインＷＬ０，…，ＷＬ３１に連結されたノーマルメモリセルＣ０，…，Ｃ３１については、ポストプログラムを行わず、ダミーワードラインＤＷＬ１，ＤＷ２に連結されたダミーメモリセルＤＣ１，ＤＣ２に対してポストプログラムを行う（Ｓ２１０）。ダミーメモリセルＤＣ１，ＤＣ２に対するポストプログラムが終了すれば、ダミーメモリセルＤＣ１，ＤＣ２に対してポストプログラムが正常的に行われたか否かを検証する。すなわち、第１電圧を利用してダミーメモリセルＤＣ１，ＤＣ２のしきい電圧を検証する（Ｓ２２０）。前記第１電圧は、ダミーメモリセルＤＣ１，ＤＣ２に対して前記ポストプログラムを行って変更しようとするしきい電圧値である。
【００２１】
検証の結果、ダミーメモリセルＤＣ１，ＤＣ２のしきい電圧が前記第１電圧より低い場合、ダミーメモリセルＤＣ１，ＤＣ２に対して再びポストプログラムを行う（Ｓ２１０）。
前記検証結果、ダミーメモリセルＤＣ１，ＤＣ２のしきい電圧が前記第１電圧以上である場合、ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムを行う（Ｓ２３０）。ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムが終了すれば、ポストプログラムが正常的に行われたか否かを検証する。すなわち、第２電圧を利用してポストプログラムが行われたノーマルメモリセルのしきい電圧を検証する（Ｓ２４０）。第２電圧は、ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムを行って変更しようとするしきい電圧値である。第１電圧は、第２電圧より高い電圧レベルを有することが望ましい。
検証の結果、ノーマルメモリセルのしきい電圧が第２電圧より低い場合、ノーマルメモリセルに対して再びポストプログラムを行う（Ｓ２３０）。
【００２２】
図３は、図２の実施形態によるポストプログラムを行う場合、電圧条件を示すテーブルである。
図１ないし図３を参照すれば、ダミーメモリセルＤＣ１，ＤＣ２に対してポストプログラムを行うＳ２１０の場合、ダミーワードラインＤＷＬ１，ＤＷＬ２には、プログラム電圧Ｖｐｇｍを印加し、ノーマルワードラインＷＬ０，…，ＷＬ３１には、パス電圧Ｖｐａｓｓを印加する。プログラム電圧Ｖｐｇｍは、ポストプログラムを行うメモリセルのゲートに連結されたワードラインに印加される電圧であって、例えば、２５Ｖの電圧を使用しうる。パス電圧Ｖｐａｓｓは、ポストプログラムを行わないメモリセルのゲートに連結されたワードラインに印加される電圧であって、例えば、８Ｖの電圧を使用しうる。
【００２３】
第１電圧を利用してダミーメモリセルＤＣ１，ＤＣ２のしきい電圧を検証するＳ２２０は、ダミーワードラインＤＷＬ１，ＤＷＬ２に第１電圧Ｖｒ１を印加し、ノーマルワードラインＷＬ０，…，ＷＬ３１に第３電圧Ｖｒｅａｄを印加する。第３電圧Ｖｒｅａｄは、検証しないワードラインに印加される電圧であって、第１電圧Ｖｒ１より高い電圧レベルを有することが望ましい。例えば、第３電圧Ｖｒｅａｄは、６.５Ｖでありうる。
【００２４】
ダミーメモリセルＤＣ１，ＤＣ２に対する検証が完了して、ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムを行うＳ２３０の場合、Ｓ２１０とは逆に、ノーマルメモリセルＣ０，…，Ｃ３１に連結されたノーマルワードラインＷＬ０，…，ＷＬ３１に対しては、プログラム電圧Ｖｐｇｍを印加し、ダミーワードラインＤＷＬ１，ＤＷＬ２に対しては、パス電圧Ｖｐａｓｓを印加する。第３電圧Ｖｒｅａｄは、第２電圧Ｖｒ２より高い電圧レベルを有することが望ましい。
【００２５】
図４は、本発明の他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
図１、図２及び図４を参照すれば、図４の実施形態は、図２の実施形態と順序を異ならせている。すなわち、図２の実施形態は、ダミーメモリセルＤＣ１，ＤＣ２に対して、まずポストプログラム（Ｓ２１０）及び検証（Ｓ２２０）を行った後、ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラム（Ｓ２３０）及び検証（Ｓ２４０を行った。しかし、図４の実施形態では、ノーマルメモリセルＣ０，…，Ｃ３１に対して、まずポストプログラム（Ｓ４１０）を行い、第２電圧を利用してノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧を検証する（Ｓ４２０）。前記ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラム及び検証を完了した後、ダミーメモリセルＤＣ１，ＤＣ２に対してポストプログラム（Ｓ４３０）を行い、第１電圧を利用してダミーメモリセルＤＣ１，ＤＣ２のしきい電圧を検証する（Ｓ４４０）。前記各ステップでの動作は、図２の場合と同一であるので、以下では詳細な説明を省略する。
【００２６】
図５は、本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
図６は、図５の実施形態によるポストプログラムを行う場合、電圧条件を示すテーブルである。
【００２７】
図１、図５及び図６を参照すれば、図５の実施形態は、ダミーメモリセルＤＣ１，ＤＣ２のそれぞれが異なるしきい電圧を有するようにポストプログラムを行う。すなわち、第１ダミーワードラインＤＷＬ１に連結された第１ダミーメモリセルＤＣ１に対して、まずポストプログラムを行う（Ｓ５１０）。第１ダミーワードラインＤＷＬ１には、プログラム電圧Ｖｐｇｍを印加し、第２ダミーワードラインＤＷＬ２及びノーマルワードラインＷＬ０，…，ＷＬ３１には、パス電圧Ｖｐａｓｓを印加する。このポストプログラム動作が完了すれば、第１電圧Ｖｒ１’を利用して第１ダミーメモリセルＤＣ１のしきい電圧を検証する（Ｓ５２０）。すなわち、第１ダミーワードラインＤＷＬ１には、第１電圧Ｖｒ１’を印加し、第２ダミーワードラインＤＷＬ２及びノーマルワードラインＷＬ０，…，ＷＬ３１には、第４電圧Ｖｒｅａｄを印加する。第４電圧Ｖｒｅａｄは、図３の第３電圧Ｖｒｅａｄと同じ電圧レベルを有する。
【００２８】
検証の結果、第１ダミーメモリセルＤＣ１のしきい電圧が第１電圧Ｖｒ１’より低い場合、第１ダミーメモリセルＤＣ１に対して再びポストプログラムを行う（Ｓ５１０）。検証の結果、第１ダミーメモリセルＤＣ１のしきい電圧が第１電圧Ｖｒ１以上である場合、第２ダミーメモリセルＤＣ２に対してポストプログラムを行う（Ｓ５３０）。
【００２９】
第２ダミーメモリセルＤＣ１に対してポストプログラムを行う場合（Ｓ６３０）、第２ダミーワードラインＤＷＬ２には、プログラム電圧Ｖｐｇｍを印加し、第１ダミーワードラインＤＷＬ１及びノーマルワードラインＷＬ０，…，ＷＬ３１には、パス電圧Ｖｐａｓｓを印加する。このポストプログラム動作が完了すれば、第２電圧Ｖｒ２’を利用して第２ダミーメモリセルＤＣ２のしきい電圧を検証する（Ｓ５４０）。第２電圧Ｖｒ２’は、第２ダミーメモリセルＤＣ２に対してポストプログラムを行って変更しようとするしきい電圧値であって、第１電圧Ｖｒ１’と相異なる電圧レベルを有する。第２ダミーワードラインＤＷＬ２には、第２電圧Ｖｒ２’を印加し、第１ダミーワードラインＤＷＬ１２及びノーマルワードラインＷＬ０，…，ＷＬ３１には、第４電圧Ｖｒｅａｄを印加する。
【００３０】
前記検証結果、第２ダミーメモリセルＤＣ２のしきい電圧が第２電圧Ｖｒ２’より低い場合、第２ダミーメモリセルＤＣ２に対して再びポストプログラムを行う（Ｓ５３０）。検証の結果、第２ダミーメモリセルＤＣ２のしきい電圧が第２電圧Ｖｒ２’以上である場合、それぞれのノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムを行う（Ｓ５５０）。
【００３１】
ノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラム（Ｓ５５０）及び検証（Ｓ５６０）を行うステップは、図２の場合と同一であるので、以下では説明を省略する。図６の第３電圧Ｖｒ３’は、図２の第２電圧Ｖｒ２と同じ電圧レベルを有する。
但し、図５の実施形態では、第１ダミーメモリセルＤＣ１、第２ダミーメモリセルＤＣ２及びノーマルメモリセルの順序でポストプログラム及び検証を行っているが、順序が変わっても同じ効果が得られるということは、当業者に自明な事項である。
【００３２】
図７は、本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
図１、図３及び図７を参照すれば、図７の実施形態は、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２に対して同時にポストプログラム動作を行う（Ｓ７１０）。すなわち、ダミーワードラインＤＷＬ１，ＤＷＬ２及びノーマルワードラインＷＬ０，…，ＷＬ３１にプログラム電圧Ｖｐｇｍを印加する。
【００３３】
ポストプログラム動作が完了した後、ダミーメモリセルＤＣ１，ＤＣ２及びノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムが正常的に行われたか否かを検証する（Ｓ７２０）。すなわち、第１電圧Ｖｒ１を利用してダミーメモリセルＤＣ１，ＤＣ２のしきい電圧を検証し、第２電圧Ｖｒ２を利用してノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧を検証する。ダミーワードラインＤＷＬ１，ＤＷＬ２に対して検証を行うために、ダミーワードラインＤＷＬ１，ＤＷＬ２には、第１電圧Ｖｒ１を印加し、ノーマルワードラインＷＬ０，…，ＷＬ３１には、第３電圧Ｖｒｅａｄを印加する。また、ノーマルワードラインＷＬ０，…，ＷＬ３１に対して検証を行うために、ノーマルワードラインＷＬ０，…，ＷＬ３１には、第２電圧Ｖｒ２を印加し、ダミーワードラインＤＷＬ１，ＤＷＬ２には、第３電圧Ｖｒｅａｄを印加する。
【００３４】
検証の結果、それぞれのしきい電圧が対応する電圧レベルとならないメモリセルに対して再びポストプログラムを行い（Ｓ７３０）、ポストプログラムが正常的に行われたか否かを検証する（Ｓ７４０）。すなわち、第１メモリセルグループのメモリセルに対しては、ポストプログラムを行い、第２メモリセルグループのメモリセルに対しては、ポストプログラムを行わない。第１メモリセルグループは、しきい電圧が第１電圧Ｖｒ１より低いダミーメモリセル及びしきい電圧が第２電圧Ｖｒ２より低いノーマルメモリセルのうち少なくとも一つを含む。第２メモリセルグループは、しきい電圧が第１電圧Ｖｒ１以上であるダミーメモリセル及びしきい電圧が第２電圧Ｖｒ２以上であるノーマルメモリセルを含む。
【００３５】
例えば、検証の結果、ダミーメモリセルＤＣ１，ＤＣ２のしきい電圧が第１電圧Ｖｒ１となったならば、第１メモリセルグループは、ノーマルメモリセルＣ０，…，Ｃ３１を含み、第２メモリセルグループは、ダミーメモリセルＤＣ１，ＤＣ２を含む。したがって、第２メモリセルグループのダミーメモリセルＤＣ１，ＤＣ２に対しては、再びポストプログラムを行わず、第１メモリセルグループのノーマルメモリセルＣ０，…，Ｃ３１に対してのみ、再びポストプログラムを行う。再びポストプログラムを行った第１メモリセルグループのノーマルメモリセルＣ０，…，Ｃ３１に対して検証し、その結果、ノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧が第２電圧Ｖｒ２以上となったならば、ポストプログラム動作を完了する。
【００３６】
図８は、本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
図１、図６、図７及び図８を参照すれば、図８の実施形態は、ダミーメモリセルＤＣ１，ＤＣ２のそれぞれが異なるしきい電圧を有するようにポストプログラムを行う。すなわち、図７のように、ノーマルメモリセルＣ０，…，Ｃ３１、第１ダミーメモリセルＤＣ１及び第２ダミーメモリセルＤＣ２に対して同時にポストプログラム動作を行う（Ｓ８１０）。
【００３７】
ポストプログラム動作が完了した後、第１ダミーメモリセルＤＣ１、第２ダミーメモリセルＤＣ２及びノーマルメモリセルＣ０，…，Ｃ３１に対してポストプログラムが正常的に行われたか否かを検証する（Ｓ８２０）。すなわち、第１電圧Ｖｒ１’を利用して第１ダミーメモリセルＤＣ１のしきい電圧を検証し、第２電圧Ｖｒ２’を利用して第２ダミーメモリセルＤＣ２のしきい電圧を検証し、第３電圧Ｖｒ３’を利用してノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧を検証する。第２電圧Ｖｒ２’は、第２ダミーメモリセルＤＣ２に対してポストプログラムを行って変更しようとするしきい電圧値であって、第１電圧Ｖｒ１’とは相異なる電圧レベルを有する。第３電圧Ｖｒ３’は、図３の第２電圧Ｖｒ２と同じ電圧レベルを有する。
【００３８】
第１ダミーメモリセルＤＣ１に対して検証を行うために、第１ダミーワードラインＤＷＬ１には、第１電圧Ｖｒ１’を印加し、第２ダミーワードラインＤＷＬ２及びノーマルワードラインＷＬ０，…，ＷＬ３１には、第４電圧Ｖｒｅａｄを印加する。第２ダミーメモリセルＤＣ２に対して検証を行うために、第２ダミーワードラインＤＷＬ２には、第２電圧Ｖｒ２’を印加し、第１ダミーワードラインＤＷＬ１及びノーマルワードラインＷＬ０，…，ＷＬ３１には、第４電圧Ｖｒｅａｄを印加する。また、ノーマルメモリセルＣ０，…，Ｃ３１に対して検証を行うために、ノーマルワードラインＷＬ０，…，ＷＬ３１には、第３電圧Ｖｒ３’を印加し、第１ダミーワードライン及び第２ダミーワードラインＤＷＬ１，ＤＷＬ２には、第４電圧Ｖｒｅａｄを印加する。第４電圧Ｖｒｅａｄは、図３の第３電圧Ｖｒｅａｄと同じ電圧レベルを有する。
【００３９】
検証の結果、それぞれの対応する電圧より低いしきい電圧を有するメモリセルに対して、再びポストプログラムを行い（Ｓ８３０）、ポストプログラムが正常的に行われたか否かを検証する（Ｓ８４０）。すなわち、第１メモリセルグループのメモリセルに対してはポストプログラムを行い、第２メモリセルグループのメモリセル野に対しはポストプログラムを行わない。第１メモリセルグループは、しきい電圧が第１電圧Ｖｒ１’より低い第１ダミーメモリセルＤＣ１、しきい電圧が第２電圧Ｖｒ２’より低い第２ダミーメモリセルＤＣ２及びしきい電圧が第３電圧Ｖｒ３’より低いノーマルメモリセルを少なくとも一つ含む。第２メモリセルグループは、しきい電圧が第１電圧Ｖｒ１’以上となった第１ダミーメモリセルＤＣ１、しきい電圧が第２電圧Ｖｒ２’以上となった第２ダミーメモリセルＤＣ２及び前記しきい電圧が第３電圧Ｖｒ３’以上となった前記ノーマルメモリセルを含む。
【００４０】
例えば、検証の結果、ノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧が第３電圧レベルＶｒ３’となったならば、第１メモリセルグループは、第１ダミーメモリセルＤＣ１、第２ダミーメモリセルＤＣ２を含む。第２メモリセルグループは、ノーマルメモリセルＣ０，…，Ｃ３１を含む。したがって、第１メモリセルグループのメモリセルＤＣ１，ＤＣ２に対して再びポストプログラムを行う。
【００４１】
再びポストプログラムを行って検証した結果、第１ダミーメモリセルＤＣ１のしきい電圧が第１電圧レベルＶｒ１’以上となったならば、第１メモリセルグループは、第２ダミーメモリセルＤＣ２を含み、第２メモリセルグループは、第１ダミーメモリセルＤＣ１及びノーマルメモリセルＣ０，…，Ｃ３１を含む。したがって、前記第１メモリセルグループのメモリセルＤＣ２に対して再びポストプログラムを行う。
【００４２】
図９Ａは、従来の技術によるメモリセルのしきい電圧Ｖｔｈの分布度を示すグラフである。
図１及び図９Ａを参照すれば、メイン消去動作が完了した場合、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２のしきい電圧Ｖｔｈは、（ａ）のような分布度を有する。従来は、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２に対して別途のポストプログラムを行わなかったので、ポストプログラムを行った以後には、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２のしきい電圧Ｖｔｈは、（ｂ）のような分布度を有する。
【００４３】
図９Ｂは、図２、図４及び図７の実施形態によるメモリセルのしきい電圧Ｖｔｈの分布度を示すグラフである。
図２、図４及び図７の実施形態による場合、図１及び図９Ｂを参照すれば、メイン消去動作が完了した後には、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２は、図９Ａと同様に、（ａ）の分布度を有する。但し、前述の実施形態では、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２に対して別途にポストプログラムを行う。したがって、ポストプログラムを行った場合、ノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧Ｖｔｈは、第２電圧Ｖｒ２を含む（ｂ）の分布度に変更される。また、ダミーメモリセルＤＣ１，ＤＣ２のしきい電圧Ｖｔｈは、第１電圧Ｖｒ１を含む（ｃ）の分布度に変更される。
【００４４】
図９Ｃは、図５及び図８の実施形態によるメモリセルのしきい電圧Ｖｔｈの散布度を示すグラフである。
図５及び図８の実施形態による場合、図１及び図９Ｃを参照すれば、メイン消去動作が完了した後には、ノーマルメモリセルＣ０，…，Ｃ３１及びダミーメモリセルＤＣ１，ＤＣ２は、図９Ａと同様に、（ａ）の分布度を有する。但し、前述の実施形態では、ノーマルメモリセルＣ０，…，Ｃ３１、第１ダミーメモリセルＤＣ１及び第２ダミーメモリセルＤＣ２に対して別途にポストプログラムを行う。したがって、ポストプログラムを行った場合、ノーマルメモリセルＣ０，…，Ｃ３１のしきい電圧Ｖｔｈは、第３電圧Ｖｒ３’を含む（ｂ）の分布度に変更される。また、第１ダミーメモリセルＤＣ１のしきい電圧Ｖｔｈは、第１電圧Ｖｒ１’を含む（ｃ）の分布度に変更され、第２ダミーメモリセルＤＣ２のしきい電圧Ｖｔｈは、第２電圧Ｖｒ２’を含む（ｄ）の分布度に変更される。
【００４５】
以上のように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４６】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】不揮発性半導体メモリ装置の回路図である。
【図２】本発明の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
【図３】図２の実施形態によるポストプログラムを行う場合に電圧条件を示すテーブルである。
【図４】本発明の他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
【図５】本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
【図６】図５の実施形態によるポストプログラムを行う場合に電圧条件を示すテーブルである。
【図７】本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
【図８】本発明のさらに他の実施形態による不揮発性メモリ装置の消去方法を示すフローチャートである。
【図９Ａ】従来の技術によるメモリセルのしきい電圧の散布度である。
【図９Ｂ】図２、図４及び図７の実施形態によるメモリセルのしきい電圧の分布度である。
【図９Ｃ】図５及び図８の実施形態によるメモリセルのしきい電圧の分布度である。
【図１】
2008305536.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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