(57)【要約】【課題】強誘電体膜の劣化を防止した強誘電体キャパシタ及びこれを効率よく製造する方法を提供する。【解決手段】下地絶縁膜４上に電荷蓄積部５を形成する工程と、電荷蓄積部５及び第１プラグ導電部８１の上面を覆って、水素バリア膜６１を形成する工程と、電荷蓄積部５上の水素バリア膜６１と第１プラグ導電部８１上の水素バリア膜６１とを覆って、ストッパ膜６５を形成する工程と、下地絶縁膜４上に層間絶縁膜７を形成する工程と、層間絶縁膜７とストッパ膜６５と水素バリア膜６１とをエッチングして、第１プラグ導電部８１を露出させる第１コンタクトホール７１及び、上部電極５３を露出させる第２コンタクトホール７２を同時に形成する工程と、を有する。ストッパ膜６５は、コンタクトホール７１、７２を形成する工程のエッチングのエッチングレートが、層間絶縁膜７よりも小さい材料を用いて形成する。【選択図】図３
2008305960.tif 000002
【特許請求の範囲】
【請求項１】
基板上に下地絶縁膜を形成し、この下地絶縁膜の所定位置に第１プラグ導電部を形成する工程と、
前記下地絶縁膜上に、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部を形成する工程と、
前記電荷蓄積部及び前記第１プラグ導電部の上面を覆って、水素バリア膜を形成する工程と、
少なくとも前記電荷蓄積部上の水素バリア膜と前記第１プラグ導電部上の水素バリア膜とを覆って、ストッパ膜を形成する工程と、
前記ストッパ膜及び前記水素バリア膜を含む下地絶縁膜上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記ストッパ膜と前記水素バリア膜とをエッチングして、前記第１プラグ導電部の上面を露出させる第１コンタクトホール及び、前記電荷蓄積部の上部電極を露出させる第２コンタクトホールを同時に形成する工程と、
前記第１コンタクトホール内に、第２プラグ導電部を形成する工程と、
前記第２コンタクトホール内に、前記上部電極の上面を覆って水素バリア性の導電材料で密着層を形成する工程と、
前記密着層が形成された前記第２コンタクトホール内に、第３プラグ導電部を形成する工程と、を有し
前記ストッパ膜を形成する工程では、前記第１コンタクトホール及び第２コンタクトホールを形成する工程のエッチングにおいて、前記ストッパ膜のエッチングレートが前記層間絶縁膜のエッチングレートよりも小さい材料で、前記ストッパ膜を形成することを特徴とする強誘電体キャパシタの製造方法。
【請求項２】
前記ストッパ膜を形成する工程では、ストッパ膜の材料として、ＳｉＮ、ＩｒＯｘ、Ｉｒ、Ｐｔのうち少なくとも一種を用いることを特徴とする請求項１に記載の強誘電体キャパシタの製造方法。
【請求項３】
基板上に形成された下地絶縁膜と、
前記下地絶縁膜の所定位置に形成された第１プラグ導電部と、
前記下地絶縁膜上に形成された、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部と、
前記電荷蓄積部及び前記第１プラグ導電部の上面の周辺部を覆って形成された水素バリア膜と、
少なくとも前記電荷蓄積部上の前記水素バリア膜と前記第１プラグ導電部上の周辺の前記水素バリア膜とを覆って形成されたストッパ膜と、
前記ストッパ膜及び前記水素バリア膜を含む前記下地絶縁膜上の全面に形成された層間絶縁膜と、
前記第１プラグ導電部上において、前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを貫通して形成され、かつ前記第１プラグ導電部と電気的に接続された第２プラグ導電部と、
前記電荷蓄積部上において、前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを貫通して形成され、かつ前記上部電極と電気的に接続された第３プラグ導電部と、
前記上部電極と前記第３プラグ導電部との間に形成された、水素バリア性の導電材料からなる密着層と、を備え、
前記第３プラグ導電部は、エッチングで形成されてなる第２コンタクトホール内に形成され、
前記ストッパ膜は、第２コンタクトホール形成のエッチングのエッチングレートが、前記層間絶縁膜に対するエッチングレートよりも小さい材料からなっていることを特徴とする強誘電体キャパシタ。
【請求項４】
前記ストッパ膜は、ＳｉＮ、ＩｒＯｘ、Ｉｒ、Ｐｔのうち少なくとも一種を材料に用いて形成されていることを特徴とする請求項３に記載の強誘電体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの製造方法及び強誘電体キャパシタに関する。
【背景技術】
【０００２】
強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体材料の自発分極を利用した低電圧及び高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できる。そのため、ＤＲＡＭ並の集積化が可能であることから、大容量の不揮発性メモリとして期待されている。
【０００３】
一般に、強誘電体メモリ装置のメモリセルは、基板上にトランジスタ、下地絶縁膜、電荷蓄積部、層間絶縁膜、配線層が順次形成されたスタック構造となっている。トランジスタは、ゲート電極と一対のソース／ドレイン領域とを有しており、例えばゲート電極は配線層に設けられたワード線に、ソース領域は配線層に設けられたビット線に、ドレイン領域は電荷蓄積部の下部電極に、それぞれ接続されており、電荷蓄積部の上部電極は配線層に設けられたグランド線に接続されている。これらの接続は、下地絶縁膜や層間絶縁膜に設けられたプラグ導電部を介して行われている。以上のような構成のメモリセルは、ゲート電極に電圧が印加されると、一対のソース／ドレイン領域間で電流が流れることが可能となり、電荷蓄積部にデータ（電荷）を書込み、あるいは電荷蓄積部からデータを読出しできるようになっている。
【０００４】
先述の電荷蓄積部は、上部電極と下部電極との間に強誘電体材料からなる強誘電体膜を備えている。強誘電体材料としては、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有するもの、具体的にはチタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３、以下ＰＺＴと称す）等が一般的である。このように、強誘電体材料は酸化物であるので、強誘電体メモリ装置を製造する際には、強誘電体膜が還元されて劣化してしまうことが無いように留意する必要がある。強誘電体膜の劣化が防止された強誘電体キャパシタとしては、電荷蓄積部を覆って水素バリア膜が形成されているもの（例えば、特許文献１）が挙げられる。
【特許文献１】特開２００６−３１０６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
先述したように、スタック構造の強誘電体メモリ装置では、電荷蓄積部上のグランド線接続用のプラグ導電部や、ビット線接続用のプラグ導電部等の複数のプラグ導電部が、層間絶縁膜に形成されている。これらプラグ導電部はエッチングで形成されたコンタクトホール内に形成されているが、ビット線接続用のプラグ導電部は、グランド線接続用のプラグ導電部よりも電荷蓄積部の厚さだけ厚いので、これらプラグ導電部に対応するコンタクトホールは異なる深さに形成する必要がある。
【０００６】
異なる深さのコンタクトホールを同じエッチング工程で形成すると、水素バリア膜や上部電極に膜減りや突き抜けを生じてしまい、強誘電体膜を劣化させるおそれがある。そのため通常は、複数回数のパターニングを行って、コンタクトホールを深さごとに形成する。しかしながら、このような方法では、レジスト等からなるマスクパターンの形成や、これを除去するためのアッシング処理、ウエット洗浄処理等を複数回数行うことによって生産性が損なわれることや、パターニングを複数回数行うことによるアライメントのずれに起因して歩留まりが低下すること等の不都合がある。
【０００７】
また、ウエット洗浄処理を複数回数行うので、特許文献１に開示されている半導体装置等の水素バリア膜を備えた強誘電体キャパシタは、電荷蓄積部上の水素バリア膜の開口部側壁にえぐれを生じ、強誘電体膜を劣化させてしまうおそれがある。詳しくは、水素バリア膜は一般にアルミニウム酸化物等で形成されており、ウエット洗浄処理の洗浄液に曝されるとの開口側壁がエッチングされてしまい、ここにえぐれを生じることがある。また、複数回数のウエット洗浄処理を行うと、えぐれ部が洗浄液に曝される時間が長くなりさらにエッチングされて、拡大し顕在化して水素バリア膜と電荷蓄積部との剥離部分となってしまう。
【０００８】
すると、このような剥離部分は、コンタクトホール内に水素バリア性のバリア導電膜（密着層）を形成する際に、バリア導電膜材料のカバレッジ性が悪くなるので、バリア導電膜のウィークポイントとなってしまう。そして、コンタクトホール内に還元雰囲気でプラグを形成する際には、バリア導電膜のウィークポイントを通って電荷蓄積部に侵入した還元ガスが、強誘電体膜を劣化させてしまう問題があった。
【０００９】
本発明は、以上のような事情を鑑みてなされたもので、水素バリア膜のえぐれを軽減させて強誘電体膜の劣化を防止し、優れたヒステリシス特性を有する強誘電体キャパシタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の強誘電体キャパシタの製造方法は、
基板上に下地絶縁膜を形成し、この下地絶縁膜の所定位置に第１プラグ導電部を形成する工程と、
前記下地絶縁膜上に、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部を形成する工程と、
前記電荷蓄積部及び前記第１プラグ導電部の上面を覆って、水素バリア膜を形成する工程と、
少なくとも前記電荷蓄積部上の水素バリア膜と前記第１プラグ導電部上の水素バリア膜とを覆って、ストッパ膜を形成する工程と、
前記ストッパ膜及び前記水素バリア膜を含む下地絶縁膜上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜と前記ストッパ膜と前記水素バリア膜とをエッチングして、前記第１プラグ導電部の上面を露出させる第１コンタクトホール及び、前記電荷蓄積部の上部電極を露出させる第２コンタクトホールを同時に形成する工程と、
前記第１コンタクトホール内に、第２プラグ導電部を形成する工程と、
前記第２コンタクトホール内に、前記上部電極の上面を覆って水素バリア性の導電材料で密着層を形成する工程と、
前記密着層が形成された前記第２コンタクトホール内に、第３プラグ導電部を形成する工程と、を有し
前記ストッパ膜を形成する工程では、前記第１コンタクトホール及び第２コンタクトホールを形成する工程のエッチングにおいて、前記ストッパ膜のエッチングレートが前記層間絶縁膜のエッチングレートよりも小さい材料で、前記ストッパ膜を形成することを特徴とする。
【００１１】
このようにすれば、第１、第２コンタクトホールを同じエッチング工程で略同時に形成することができる。詳しくは、第１、第２コンタクトホール形成部の層間絶縁膜を同時にエッチングすると、第２コンタクトホールは第１コンタクトホールよりも電荷蓄積部の厚さだけ浅いので、第２コンタクトホール形成部の層間絶縁膜が先に貫通し、ここにストッパ膜が露出する。ストッパ膜は、前記エッチングのエッチングレートが、層間絶縁膜よりも小さい（例えば１／１０）材料で形成されているので、電荷蓄積部上のストッパ膜が露出した後にそのままエッチングを継続した場合に、第２コンタクトホール形成部のエッチングの進行は、ストッパ膜のエッチングレートに規定され、第１コンタクトホール形成部（層間絶縁膜）のエッチングの進行よりも遅くなる。
【００１２】
したがって、層間絶縁膜の材料や厚さ、電荷蓄積部の厚さ、エッチャントの種類等に応じてストッパ膜の材料を選択することにより、第１コンタクトホール形成部の層間絶縁膜をエッチングして貫通させ第１プラグ導電部上のストッパ膜を露出させるまでの時間に、電荷蓄積部上のストッパ膜がエッチングされる量はごく少量となる。よって、第１プラグ導電部上のストッパ膜と、電荷蓄積部上のストッパ膜とを、例えばストッパ膜用のエッチャントを用いてエッチングすることにより、ほぼ同じ時間でエッチングすることができる。また、それぞれの下地となる水素バリア膜も同様に、ほぼ同じ時間でエッチングすることができる。
【００１３】
従来の方法では、ストッパ膜を形成しないので、第１、第２コンタクトホールを同じエッチング工程で形成すると、電荷蓄積部の上部電極、あるいはこの上の水素バリア膜が長時間エッチャントに曝されてエッチングされることにより、膜減りや突き抜け等の不具合が生じる。この不具合を回避するためには、第１、第２コンタクトホールを個々に形成する必要があった。
ところが本発明の方法では、ストッパ膜を形成しているので、上部電極がエッチングされる等の不具合を生じることなく、第１、第２コンタクトホールを同じエッチング工程で形成することができる。したがって、第１、第２コンタクトホールを形成する際のパターニングの回数を減らすことができ、パターニングに伴うレジストパターン形成や、レジストパターン除去のアッシング処理、ウエット洗浄処理等の回数を減らすことができる。よって、強誘電体キャパシタを効率的に生産することができる。また、パターニングの回数を減らすことがでるので、アライメントのずれに起因する歩留まりの低下を抑制することができる。
【００１４】
また、パターニングに用いたレジストパターンを除去するウエット洗浄処理の回数を減らすことができるので、水素バリア膜と電荷蓄積部の上部電極との剥離を防止することができ、電荷蓄積部の強誘電体膜の劣化を防止することができる。
詳しくは、例えば従来の方法のように、電荷蓄積部上の第２コンタクトホールを形成した後にパターニングに用いたレジストパターンを除去し、その後に第１コンタクトホール用のレジストパターンを形成して第１コンタクトホールを形成し、再びレジストパターンを除去すると、前記水素バリア膜の開口側壁は少なくとも２回のウエット洗浄処理中に洗浄液に曝さる。すると、水素バリア膜の開口側壁は、洗浄液によってエッチングされえぐれ（ピット）を生じ、これが顕在化して水素バリア膜と電荷蓄積部の上部電極との間の剥離部分となってしまう。そして、第２コンタクトホール内に密着層を形成すると、前記剥離部分では密着層材料のカバレッジ性が損なわれるので、この部分に密着層の弱い部分（ウィークポイント）が生じてしまう。そして、第３プラグ導電部は、通常は第２コンタクトホール内に還元雰囲気でタングステン等の導電材料を埋め込んで形成するが、このときの還元ガスが前記ウィークポイントを通って電荷蓄積部に侵入し、酸化物からなる強誘電体膜を還元して劣化させてしまう。
【００１５】
ところが、本発明の方法では、第１、第２コンタクトホールを同じエッチング工程で形成するので、パターニングに用いたレジストパターンを除去するウエット洗浄処理を１回行えばよく、前記水素バリア膜の開口側壁が洗浄液に曝される時間を短縮することができる。したがって、開口側壁のえぐれが顕在化することが防止され、水素バリア膜と上部電極との間に剥離が生じることが防止される。よって、ウィークポイントのない良好な密着層を形成することができ、第３プラグ導電部形成時の還元ガスが強誘電体膜を劣化させることが防止される。このようにして、優れた強誘電体特性の強誘電体膜を備えた、優れたヒステリシス特性の強誘電体キャパシタを製造することができる。
【００１６】
また、前記ストッパ膜を形成する工程では、ストッパ膜の材料として、ＳｉＮ、ＩｒＯｘ、Ｉｒ、Ｐｔのうち少なくとも一種を用いることが好ましい。
これらの材料は、第１、第２コンタクトホール形成の一般的なエッチング方法であるフッ素系ガスを用いたドライマエッチングにおいて、層間絶縁膜の一般的な材料であるＳｉＯ２よりも、エッチングのエッチングレートが非常に小さいので、前記ストッパ膜を確実に機能させることができる。
【００１７】
本発明の強誘電体キャパシタは、
基板上に形成された下地絶縁膜と、
前記下地絶縁膜の所定位置に形成された第１プラグ導電部と、
前記下地絶縁膜上に形成された、下部電極と強誘電体膜と上部電極とからなる電荷蓄積部と、
前記電荷蓄積部及び前記第１プラグ導電部の上面の周辺部を覆って形成された水素バリア膜と、
少なくとも前記電荷蓄積部上の前記水素バリア膜と前記第１プラグ導電部上の周辺の前記水素バリア膜とを覆って形成されたストッパ膜と、
前記ストッパ膜及び前記水素バリア膜を含む前記下地絶縁膜上の全面に形成された層間絶縁膜と、
前記第１プラグ導電部上において、前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを貫通して形成され、かつ前記第１プラグ導電部と電気的に接続された第２プラグ導電部と、
前記電荷蓄積部上において、前記層間絶縁膜と前記水素バリア膜と前記ストッパ膜とを貫通して形成され、かつ前記上部電極と電気的に接続された第３プラグ導電部と、
前記上部電極と前記第３プラグ導電部との間に形成された、水素バリア性の導電材料からなる密着層と、を備え、
前記第３プラグ導電部は、エッチングで形成されてなる第２コンタクトホール内に形成され、
前記ストッパ膜は、第２コンタクトホール形成のエッチングのエッチングレートが、前記層間絶縁膜に対するエッチングレートよりも小さい材料からなっていることを特徴とする。
【００１８】
前記ストッパ膜が形成されているので、前記第２コンタクトホールの形成と並行して、前記第１プラグ導電部上にコンタクトホール（第１コンタクトホール）を形成した場合に、電荷蓄積部の上部電極、あるいはこの上の水素バリア膜に膜減りや突き抜けが生じることが防止される。これにより、第１、第２コンタクトホールを並行して良好に形成することができ、これらコンタクトホールが個々に形成された場合よりも、レジストパターンを除去するウエット洗浄処理の回数を減らすことができる。したがって、前記水素バリア膜の開口側壁が、前記ウエット洗浄処理の洗浄液に曝される時間が短縮され、水素バリア膜の開口側壁が洗浄液にエッチングされてえぐれが顕在化することが防止されている。よって、えぐれが顕在化して生じる水素バリア膜と電荷蓄積部との間の剥離部分に起因して密着層にウィークポイントが生じることが防止され、第３プラグ導電部形成時の還元ガスがウィークポイントを通って強誘電体膜を劣化させることが防止されている。このようにして、本発明の強誘電体キャパシタは、劣化が防止された強誘電体膜を備えた、優れたヒステリシス特性のものとなっている。
【００１９】
また、前記ストッパ膜は、ＳｉＮ、ＩｒＯｘ、Ｉｒ、Ｐｔのうち少なくとも一種を材料に用いて形成されていることが好ましい。
一般に、層間絶縁膜はＳｉＯ２を材料として形成されており、この層間絶縁膜に第１、第２コンタクトホールを形成するエッチングとしてはフッ素系ガスをエッチャントとするドライエッチングが用いられる。前記のＳｉＮ、ＩｒＯｘ、Ｉｒ、Ｐｔを用いて形成されたストッパ膜は、前記ドライエッチングにおいて、ＳｉＯ２からなる層間絶縁膜よりもエッチングレートが非常に小さいので、確実に機能させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の一実施形態を、強誘電体キャパシタを備えた強誘電体メモリ装置のメモリセルを例に用いて説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。また、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００２１】
図１は、本発明に係る強誘電体キャパシタの一実施形態を示すメモリセルの断面構成図である。図１に示すように、メモリセル１は、単結晶シリコン等からなる基板２上に形成されたスイッチングトランジスタ３と、スイッチングトランジスタ３を覆って形成された下地絶縁膜４と、下地絶縁膜４上に形成された電荷蓄積部５と、電荷蓄積部５を覆って形成された水素バリア膜６１と、水素バリア膜６１を覆って形成されたストッパ膜６５と、ストッパ膜６５を覆って形成された層間絶縁膜７と、を備えて構成されている。また、層間絶縁膜７上には、例えばＡｌ（アルミニウム）等からなる配線パターン９が形成されており、本実施形態では配線パターン９はビット線９１とグランド線９２とを備えている。
【００２２】
前記スイッチングトランジスタ３は、本実施形態では基板２上に熱酸化法等で形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成された多結晶シリコン等からなるゲート電極３２と、イオン注入法等で形成されたドープ領域３３、３４と、ＳｉＮ等からなるサイドウォール３５と、から構成されている。本実施形態では、ドープ領域３３はソース領域となっており、ドープ領域３４はドレイン領域となっている。このような構成により、図示しないワード線によってゲート電極３２に電圧が印加されると、ソース領域３３からドレイン領域３４へ電流が流れることが可能となる。
【００２３】
前記下地絶縁膜４は、例えばＳｉＯ２からなるものであり、この下地絶縁膜４を貫通してビット線側下部コンタクトホール４１及びグランド線側下部コンタクトホール４２が形成されている。ビット線側下部コンタクトホール４１及びグランド線側下部コンタクトホール４２内壁には、例えばＴｉやＴｉＮ等の水素バリア性の導電材料からなる密着層４５、４６が形成されており、さらに密着層４５、４６上には、例えばタングステン等からなる導電部が埋設されている。本実施形態では、前記導電部として、前記ビット線側下部コンタクトホール４１内のビット線側下部プラグ８１と、前記グランド線側下部コンタクトホール４２内のグランド線側下部プラグ８２と、が形成されている。
【００２４】
前記電荷蓄積部５は、例えば下部電極５１、強誘電体膜５２、上部電極５３が下地絶縁膜４のグランド線側下部プラグ８２上に、順次形成されてなるものである。また、本実施形態では、下部電極５１とグランド線側下部プラグ８２との間に、下地導電部５５が形成されている。下地導電部５５は、本実施形態ではＴｉＡｌＮからなるものであり、前記グランド線側下部プラグ８２と前記下部電極５１とを電気的に接続するものである。また、下地導電部５５は、ＴｉＡｌＮが自己配向性を有しているので下部電極５１を結晶配向が揃ったものとすることができる。また、下地導電部５５は、ＴｉＡｌＮが水素バリア性と酸素バリア性とを兼ね備えているので、下部電極５１が還元されることや、グランド線側下部プラグ８２が酸化されることが防止できるようになっている。
【００２５】
前記下部電極５１は、前記下地導電部５５上に例えばＩｒ（イリジウム）薄膜、ＩｒＯｘ（イリジウム酸化物）薄膜、Ｐｔ（プラチナ）薄膜が順次形成されてなるもので、前記Ｉｒ薄膜は、前記下地導電部５５及び前記グランド線側下部プラグ８２を介して前記スイッチングトランジスタ３のドレイン領域３４と電気的に接続されている。また、前記強誘電体膜５２は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する材料からなるもので、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられた強誘電体材料によって形成されている。また、前記上部電極５３は、強誘電体膜５２上にＰｔ薄膜、ＩｒＯｘ薄膜、Ｉｒ薄膜が順次形成されてなるもので、Ｉｒ薄膜は後述するグランド線側上部プラグ（第３プラグ導電部）８４を介してグランド線９２と電気的に接続されている。下部電極５１と上部電極５３との間に電圧が印加されると、これら電極に挟持された前記強誘電体膜５２に電荷を蓄積できるようになっている。
【００２６】
前記水素バリア膜６１は、例えばＡｌＯｘ（アルミニウム酸化物）からなるものであり、本実施形態では、後述するグランド線側上部プラグ８４と対応する部分を除く前記電荷蓄積部５の上面及び側面と、前記電荷蓄積部５周辺の前記下地絶縁膜４上と、後述するビット線側上部プラグ８３と対応する部分を除く前記ビット線側下部プラグ８１上及びその周辺の前記下地絶縁膜４上と、に形成されている。電荷蓄積部５は、水素バリア膜６１に覆われることにより、後述する層間絶縁膜７を形成する際の水素ガスや水蒸気等の還元ガスに曝されることが防止されている。先述したように電荷蓄積部５の強誘電体膜５２は酸化物を材料としているので、還元ガスに曝されて還元されると強誘電体特性が損なわれて劣化してしまうが、水素バリア膜６１によって劣化が防止できるようになっている。
【００２７】
前記ストッパ膜６５は、後述する層間絶縁膜７に第２コンタクトホール７２を形成するエッチングにおいて、層間絶縁膜７よりもエッチングレートが小さい材料で形成されている。具体的な材料としては、ＩｒＯｘ、Ｉｒ、Ｐｔ、ＳｉＮ等を用いることができ、本実施形態ではＳｉＮを用いて形成されている。また、本実施形態では、後述するグランド線側上部プラグ８４と対応する部分を除く前記電荷蓄積部５上の水素バリア膜６１の上面と、後述するビット線側上部プラグ８３と対応する部分を除く前記ビット線側下部プラグ８１上及びその周辺の前記下地絶縁膜４上の水素バリア膜６１の上面と、に形成されている。
【００２８】
前記層間絶縁膜７は、例えばＴＥＯＳ（テトラエトキシシラン）等を材料に用いて形成されたものである。また、前記下地絶縁膜４のビット線側下部プラグ８１と対応する位置には、ビット線側上部コンタクトホール（第１コンタクトホール）７１が形成されており、前記電荷蓄積部５上にはグランド線側上部コンタクトホール（第２コンタクトホール）７２が形成されている。ビット線側上部コンタクトホール７１の内壁及びグランド線側上部コンタクトホール７２の内壁には、前記密着層４５、４６と同様に、ＴｉやＴｉＮ等の水素バリア性の導電材料からなる密着層７５、７６が形成されており、さらに密着層７５、７６上には、例えばタングステン等からなる導電部が埋設されている。本実施形態では、前記導電部として、前記ビット線側上部コンタクトホール７１内のビット線側上部プラグ（第２プラグ導電部）８３と、前記グランド線側上部コンタクトホール７２内のグランド線側上部プラグ（第３プラグ導電部）８４と、が形成されている。
【００２９】
以上のように、電荷蓄積部５の上部電極５３がグランド線側上部プラグ８４等を介してグランド線９２と電気的に接続され、下部電極５１が、下地導電部５５、グランド線側下部プラグ８２、ビット線側下部プラグ８１、ビット線側上部プラグ８３等を介してビット線９１と電気的に接続されることにより、上部電極５３と下部電極５１との間に電圧を印加することができ、これら電極間に挟持された強誘電体膜５２に電荷を蓄積することができるようになっている。したがって、電荷蓄積部５は強誘電体キャパシタとして機能させることができるようになっている。
【００３０】
また、ビット線側下部プラグ８１とグランド線側下部プラグ８２との間にスイッチングトランジスタ３を介することにより、ビット線９１から電荷蓄積部５へ伝達される電気信号をオンオフすることが可能となり、強誘電体キャパシタとスイッチングトランジスタ３とを備えたメモリセル１はデータを読出し、あるいは書込みすることができるようになっている。
【００３１】
次に、本発明の強誘電体キャパシタの製造方法を、前記メモリセル１の製造に適用した場合を例として説明する。なお、以下の説明で用いる図のうち、図３（ａ）〜（ｄ）及び、図４（ａ）では、基板２（図１参照）等の下層構造を一部省略して示している。
【００３２】
まず、図２（ａ）に示すように、基板２上にスイッチングトランジスタ３を形成する。具体的には、まず単結晶シリコン等からなる基板２の所定位置に、ＬＯＣＯＳ法で素子分離領域２１を形成する。素子分離領域２１が形成されることにより、素子分離領域２１の間が、メモリセル領域となる。そして、基板２上に熱酸化法等でゲート絶縁膜３１を形成し、この上に多結晶シリコン等からなるゲート電極３２を形成する。そして、ゲート電極３２と素子分離領域２１との間の基板２中にイオン注入法で不純物イオンを注入し、ドープ領域３３、３４を形成する。そして、例えば基板２上の全面にＳｉＮを成膜し、エッチバックすることによりサイドウォール３５を形成する。そして、素子分離領域２１とサイドウォール３５との間のドープ領域３３、３４にイオン注入法で再度不純物イオンを注入することで、この部分のイオン濃度を高めて高濃度不純物領域（図示せず）を形成する。これらは公知の方法で形成することができる。
【００３３】
次に、図２（ｂ）に示すように、スイッチングトランジスタ３が形成された基板２上に、下地絶縁膜４を形成し、下地絶縁膜４の所定位置にビット線側下部プラグ８１及びグランド線側下部プラグ８２を形成する。具体的には、例えばＴＥＯＳを原料ガスとしてＣＶＤ法で下地絶縁膜４を形成する。そして、下地絶縁膜４上に例えばポジ型のフォトレジストを成膜し、前記ドープ領域３３、３４と対応する位置を露光／現像してこの部分を除去し、レジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとして下地絶縁膜４をエッチングし、前記ドープ領域３３に通じるビット線側下部コンタクトホール４１と、前記ドープ領域３４に通じるグランド線側下部コンタクトホール４２と、を形成する。
【００３４】
そして、ビット線側下部コンタクトホール４１の内壁と、グランド線側下部コンタクトホール４２の内壁と、に例えばスパッタリング法でＴｉ、ＴｉＮを順次成膜して、密着層４５、４６を形成する。そして、下地絶縁膜４の全面に例えばＷ（タングステン）をＣＶＤ法で成膜して、これをビット線側下部コンタクトホール４１内と、グランド線側下部コンタクトホール４２内と、に埋め込む。ビット線側下部コンタクトホール４１内壁と、グランド線側下部コンタクトホール４２内壁と、には前記密着層４５、４６が形成されており、ビット線側下部コンタクトホール４１内と、グランド線側下部コンタクトホール４２内と、にタングステンを良好に埋め込むことができる。そして、下地絶縁膜４上を下地絶縁膜４が露出するまでＣＭＰ法等で研磨し、下地絶縁膜４上のＴｉ膜、ＴｉＮ膜、タングステン膜を除去する。このようにして、ビット線側下部コンタクトホール４１内にビット線側下部プラグ８１を、グランド線側下部コンタクトホール４２内にグランド線側下部プラグ８２を、それぞれ形成する。これらは公知の方法で形成することができる。
【００３５】
次に、図２（ｃ）に示すように、前記下地絶縁膜４上に下地導電部５５及び、下部電極５１と、強誘電体膜５２と、上部電極５３とからなる電荷蓄積部５を形成する。具体的には、まず前記下地絶縁膜４上に、下地導電部５５の材料として、例えばＴｉＡｌＮ（チタンアルミナイトライド）をスパッタリング法で形成する。そして、この上に下部電極５１の材料として、例えばＩｒ（イリジウム）、ＩｒＯｘ（イリジウム酸化物）、Ｐｔ（プラチナ）をスパッタリング法で順次成膜する。そして、この上に強誘電体膜５２の材料として、例えば（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３（チタン酸ジルコン酸鉛、以下ＰＺＴと称す）をゾルゲル法やスパッタリング法等で成膜する。そして、この上に上部電極５３の材料として、例えばＰｔ、ＩｒＯｘ、Ｉｒをスパッタリング法で順次成膜する。そして、これら材料膜の上面、すなわち上部電極５３となる膜上に、例えばフォトリソグラフィ法でレジストパターンを形成し、これをマスクとして前記材料膜をエッチングして、下地導電部５５と、この上に下部電極５１、強誘電体膜５２、上部電極５３が順次積層された電荷蓄積部５とを形成する。
【００３６】
次に、図３（ａ）に示すように、本実施形態では前記電荷蓄積部５を含む下地絶縁膜４上の全面に、例えばＡｌＯｘ（アルミニウム酸化物）をスパッタリング法で成膜し、このＡｌＯｘ膜をパターニングすることによって、前記電荷蓄積部５の上面及び側面と、前記電荷蓄積部５周辺の前記下地絶縁膜４上と、前記ビット線側下部プラグ８１上及びその周辺の前記下地絶縁膜４上と、に水素バリア膜６１を形成する。
【００３７】
そして、水素バリア膜６１の全面を覆ってストッパ膜６５の材料を成膜し、この材料膜をパターニングすることによって、前記電荷蓄積部５上と、前記ビット線側下部プラグ８１上及びその周辺の前記下地絶縁膜４上と、の水素バリア膜６１上にストッパ膜６５を形成する。ストッパ膜６５の材料としては、後述する層間絶縁膜７に第２コンタクトホール７２を形成するエッチングにおいて、層間絶縁膜７よりもエッチングレートが小さい（例えば１／１０）材料を用いることができ、例えばＩｒＯｘ、Ｉｒ、Ｐｔ、ＳｉＮ等を用いることができる。
【００３８】
次に、図３（ｂ）に示すように、前記水素バリア膜６１及び前記ストッパ膜６５を含む下地絶縁膜４上の全面に、例えばＴＥＯＳ等を原料ガスに用いたＣＶＤ法によりＳｉＯ２からなる層間絶縁膜７を形成する。一般に、層間絶縁膜７の原料ガス（ＴＥＯＳ）が化学反応する際には、水素ガスや水蒸気等の還元ガスが発生する。前記電荷蓄積部５の強誘電体膜５２は、酸化物であるＰＺＴからなっており、したがって前記還元ガスに還元されると、強誘電体膜５２は強誘電体特性が損なわれて劣化してしまう。しかしながら本実施形態の製造方法では、電荷蓄積部５を覆って水素バリア膜６１及びストッパ膜６５を形成しており、前記電荷蓄積部５が水素ガスに曝されないので、強誘電体膜５２が劣化されることなく層間絶縁膜７を形成することができる。
【００３９】
次に、図３（ｃ）に示すように、前記層間絶縁膜７と前記ストッパ膜６５と前記水素バリア膜６１とをエッチングして、前記第１プラグ導電部（ビット線側下部プラグ）８１の上面を露出させる第１コンタクトホール（ビット線側上部コンタクトホール）７１と、前記電荷蓄積部５の上部電極５３を露出させる第２コンタクトホール（グランド線側上部コンタクトホール）７２と、を同時に、すなわち同一工程で形成する。具体的には、層間絶縁膜７上に例えばポジ型のフォトレジストを成膜し、前記上部電極５３と対応する位置とビット線下部プラグ８１と対応する位置とを露光／現像してこの部分を除去し、レジストパターン（図示せず）を形成する。
【００４０】
そして、レジストパターンをマストとして、例えばフッ素系ガスをエッチャントに用いたドライエッチングで層間絶縁膜７をエッチングする。ここで、層間絶縁膜７の厚さが、電荷蓄積部５上では前記ビット線側下部プラグ８１上よりも、電荷蓄積部５の厚さだけ薄いので、電荷蓄積部５上の層間絶縁膜７（グランド線上部コンタクトホール７２形成部）が先に貫通する。そのため、電荷蓄積部５上のストッパ膜６５は、ビット線側下部プラグ８１上の層間絶縁膜７（ビット線側上部コンタクトホール７１形成部）が貫通するまでの間、前記エッチャントに過剰に曝される。
【００４１】
ところが、本発明の方法では、前記エッチングのエッチングレートが、層間絶縁膜７よりも小さい材料でストッパ膜６５を形成しているので、グランド線上部コンタクトホール７２形成部のエッチングの進行をビット線側上部コンタクトホール７１形成部のエッチングの進行よりも遅らせることができる。したがって、層間絶縁膜の材料や厚さ、電荷蓄積部の厚さ、エッチャントの種類等に応じてストッパ膜の材料を選択することにより、前記ビット線側下部プラグ８１上の層間絶縁膜７がエッチングされて貫通するまでの、エッチングによる前記ストッパ膜６５の膜厚減少量を非常に小さくすることができる。よって、前記ビット線側下部プラグ８１上の層間絶縁膜７がエッチングによって貫通し、ここにストッパ膜６５が露出したとき、ストッパ膜６５の厚さは、電荷蓄積部５上とビット線側下部プラグ８１上とで、ほぼ同じになっている。
【００４２】
そして、電荷蓄積部５上及びビット線側下部プラグ８１上のストッパ膜６５が露出した後に、ストッパ膜６５の材料に応じたエッチャントを用いて、これらストッパ膜６５の露出部をエッチングする。先述したように、電荷蓄積部５上とビット線側下部プラグ８１上とで、ストッパ膜６５の厚さは、ほぼ同じになっているので、これら露出部のストッパ膜６５は、ほぼ同じ時間でエッチングすることができる。このようにして、電荷蓄積部５上及びビット線側下部プラグ８１上のストッパ膜６５をエッチングして、ここに前記水素バリア膜６１を露出させる。
【００４３】
そして、水素バリア膜６１の露出部を、水素バリア膜６１の材料に応じたエッチャントを用いてエッチングして、電荷蓄積部５の上部電極５３と、ビット線側下部プラグ８１とを露出させる。電荷蓄積部５上の水素バリア膜６１とグランド線側下部プラグ８１上の水素バリア膜６１とは、先述したストッパ膜６５のエッチングと同様に、ほぼ同じ時間でエッチングすることができるので、上部電極５３及びグランド線側下部プラグ８１の露出面が、過剰にエッチャントに曝されることを防止することができ、エッチングによる上部電極５３等の損傷を防止することができる。このようにして、ビット線側上部コンタクトホール７１及びグランド線側上部コンタクトホール７２を同時に形成する。
【００４４】
次に、ビット線側上部コンタクトホール７１及びグランド線側上部コンタクトホール７２を形成する際に用いた前記レジストパターンを、例えばアッシング処理して灰化し、さらにその残渣（有機汚染物）をウエット洗浄処理して除去することにより、レジストパターンを除去する。具体的なウエット洗浄処理の方法としては、硫酸と過酸化水素水の混合溶液（硫酸過水）を洗浄液として用いる方法（ＳＰＭ洗浄）や、アンモニア水溶液と過酸化水素水との混合溶液（アンモニア過水）を洗浄液として用いる方法（ＡＰＭ洗浄）等が挙げられる。本実施形態では、アンモニア、過酸化水素水、水を適切な比率で混合したアンモニア過水を７５〜８５℃程度に加熱してＡＰＭ洗浄を行う。本発明の方法では、ビット線側上部コンタクトホール７１及びグランド線側上部コンタクトホール７２を同時に形成しているので、グランド線側上部コンタクトホール７２内に露出した前記水素バリア膜６１の開口側壁６１ａに、前記ウエット洗浄処理によってえぐれが生じることが軽減されている。
【００４５】
詳しくは、従来の方法では、ストッパ膜６５を形成しないので、ビット線側上部コンタクトホール７１及びグランド線側上部コンタクトホール７２を同時に形成すると、上部電極５３がエッチングされて損傷する不都合が生じる。そのため、ビット線側上部コンタクトホール７１と、グランド線側上部コンタクトホール７２と、を個々に形成している。すなわち、例えば電通荷蓄積部５上を開口させたレジストパターンを層間絶縁膜７上に形成し、これをマスクとしてエッチングしグランド線側上部コンタクトホール７２を形成する。そして、先述したアッシング処理及びウエット洗浄処理で前記レジストパターンを除去し、ビット線側下部プラグ８１上を開口させたレジストパターンを形成する。そして、これをマスクとしてエッチングしビット線側上部コンタクトホール７１を形成して、再びアッシング処理及びウエット洗浄処理で前記レジストパターンを除去する。このような方法によれば、ビット線側上部コンタクトホール７１及びグランド線側上部コンタクトホール７２を形成するために少なくとも２回のウエット洗浄処理を行う必要があり、前記水素バリア膜６１の開口側壁６１ａが洗浄液に長時間曝されてしまうので、開口側壁６１ａが洗浄液によってエッチングされてえぐれが生じ、これが顕在化して上部電極５１と水素バリア膜６１との間に剥離部分を生じてしまう。
しかしながら、本発明の方法では、ストッパ膜６５を形成し、ビット線側上部コンタクトホール７１及びグランド線側上部コンタクトホール７２を同時に形成するので、レジストパターンを除去するウエット洗浄処理は１回行えばよく、開口側壁６１ａが洗浄液に曝される時間を大幅に短縮することができる。したがって、洗浄液にエッチングされることによる開口側壁６１ａのえぐれが軽減される。
【００４６】
次に、図３（ｃ）に示すように、前記ビット線側下部プラグ８１の露出面を含むビット線側上部コンタクトホール７１内壁全体と、前記上部電極５３の露出面を含むグランド線側上部コンタクトホール７２内壁全体と、に例えばＴｉ、ＴｉＮをスパッタリング法で順次成膜して、密着層７５、７６を形成する。このように、本実施形態では、上部電極５３の露出面のみを覆うのではなく、グランド線側上部コンタクトホール７２内壁全体を覆うようにして密着層７６を形成している。先述したように、前記水素バリア膜６１の開口側壁６１ａのえぐれを軽減していており、したがってえぐれ部分で密着層７６材料（Ｔｉ、ＴｉＮ）のカバレッジ性が損なわれることがなく、弱い部分（ウィークポイント）のない良好な密着層７６を形成することができる。
【００４７】
次に、図４（ａ）に示すように、前記密着層７５を含むビット線側上部コンタクトホール７１内にビット線側上部プラグ（第２プラグ導電部）８３を形成し、前記密着層７６を含むグランド線側上部コンタクトホール７２内にグランド線側上部プラグ（第３プラグ導電部）８４を形成する。具体的には、例えばタングステンを層間絶縁膜７の全面にＣＶＤ法で成膜して、これをビット線側上部コンタクトホール７１内及びグランド線側上部コンタクトホール７２内に埋め込む。ビット線側上部コンタクトホール７１内壁と、グランド線側上部コンタクトホール７２内壁と、には前記密着層７５、７６が形成されており、タングステンを良好に埋め込むことができる。通常は、還元雰囲気でタングステンを成膜するが、前記上部電極５３を覆って水素バリア性の材料で密着層７６を形成しているので、水素ガス等の還元ガスが密着層７６側から電荷蓄積部５に侵入して強誘電体膜５２を還元して劣化させてしまうことが防止されている。
【００４８】
そして、例えば層間絶縁膜７上をＣＭＰ法で層間絶縁膜７上面が露出するまで研磨して、層間絶縁膜７上のタングステン膜や、Ｔｉ膜、ＴｉＮ膜等を除去して、ビット線側上部コンタクトホール７１内にビット線側上部プラグ８３を、グランド線側上部コンタクトホール７２内にグランド線側上部プラグ８４を、それぞれ形成する。
【００４９】
次に、図４（ｂ）に示すように、層間絶縁膜７上に配線パターン９を形成する。具体的には、層間絶縁膜７上に例えばＡｌをスパッタリング法で成膜する。そして、Ａｌ膜上にフォトレジストを成膜し、その所定位置を露光／現像してレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてＡｌ膜をエッチングし、配線パターン９を形成する。本実施形態では、電荷蓄積部５上のグランド線側上部プラグ８４と接続する配線パターン９をグランド線９２とし、ビット線側上部プラグ８３と接続する配線パターン９をビット線９１とする。このようにして、メモリセル１を製造する。
【００５０】
以上のような、本発明の強誘電体キャパシタの製造方法によれば、ストッパ膜６５を形成しているので、電荷蓄積部５の上部電極５３がエッチングされて損傷することなく、第１コンタクトホール（ビット線側上部コンタクトホール）７１と第２コンタクトホール（グランド線側上部コンタクトホール）７２とを１回のパターニングで同時に形成することができる。したがって、第１コンタクトホール７１及び第２コンタクトホールのパターニングに伴うレジストパターン形成や、レジストパターン除去のアッシング処理及びウエット洗浄処理等の回数を減らすことができ、効率よく強誘電体キャパシタを製造することができる。また、パターニングの回数を減らすことができるので、アライメントのずれによる歩留まりの低下を抑制することができる。
【００５１】
また、レジストパターンを除去するウエット洗浄処理の回数を減らすことができるので、洗浄液によって水素バリア膜６１の開口側壁６１ａに生じるえぐれを軽減することができる。したがって、えぐれに起因する密着層７６のウィークポイントの発生を抑制することができ、グランド線側上部プラグ８４形成時の還元ガスがウィークポイントを通って電荷蓄積部５に侵入し強誘電体膜５２を還元し劣化させることが防止される。よって、強誘電体膜５２の強誘電体特性が損なわれることが防止され、優れたヒステリシス特性の強誘電体キャパシタを製造することができる。
【００５２】
また、本実施形態の方法によれば、ストッパ膜６５をＳｉＮで形成しており、ビット線側上部コンタクトホール７１とグランド線側上部コンタクトホール７２とを形成するエッチングにおいて、ストッパ膜６５のエッチングレートが、ＳｉＯ２からなる側間絶縁膜７のエッチングレートよりも極めて小さいので、ストッパ膜６５を確実に機能させることができる。
【００５３】
なお、本実施形態では、電荷蓄積部５の上部電極５３側の配線パターン９をグランド線９１としたが、これをビット線として構成することもできる。また、例えば層間絶縁膜７上にワード線等の配線を形成して、これとゲート電極３２とをプラグを介して接続する場合には、このプラグも第２プラグ導電部８３と同様にして形成することができる。
【００５４】
また、層間絶縁膜７上のタングステン膜やＴｉ、膜ＴｉＮ膜等は、ＣＭＰ法で研磨して除去するのではなく、配線パターン９を形成する際にＡｌ膜をエッチングする工程でＡｌ膜の除去部分とともに除去してもよい。
【図面の簡単な説明】
【００５５】
【図１】強誘電体キャパシタの断面構成図である。
【図２】（ａ）〜（ｃ）は、強誘電体キャパシタの製造方法を説明する図である。
【図３】（ａ）〜（ｄ）は、強誘電体キャパシタの製造方法を説明する図である。
【図４】（ａ）、（ｂ）は、強誘電体キャパシタの製造方法を説明する図である。
【符号の説明】
【００５６】
１・・・メモリセル、２・・・基板、３・・・スイッチングトランジスタ、４・・・下地絶縁膜、４１・・・ビット線側下部コンタクトホール、４２・・・グランド線側下部コンタクトホール、５・・・電荷蓄積部、５１・・・下部電極、５２・・・強誘電体膜、５３・・・上部電極、５５・・・下地導電部、６１・・・水素バリア膜、６１ａ・・・開口側壁、６５・・・ストッパ膜、７・・・層間絶縁膜、７１・・・ビット線側上部コンタクトホール（第１コンタクトホール）、７２・・・グランド線側上部コンタクトホール（第２コンタクトホール）、７５、７６・・・密着層、８１・・・ビット線側下部プラグ（第１プラグ導電部）、８２・・・グランド線側下部プラグ、８３・・・ビット線側上部プラグ（第２プラグ導電部）、８４・・・グランド線側上部プラグ（第３プラグ導電部）、９・・・配線パターン、９１・・・ビット線、９２・・・グランド線
【図１】
2008305960.tif 000003
【図２】
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【図３】
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【図４】
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