(57)【要約】【課題】高出力化の要求に対応することができる半導体装置を実現すること。【解決手段】接地電位が与えられる接地パターン１１２が形成された下面と、接地パッド１１０および信号パッド１１１が形成された上面とを有する回路基板１０３を備えたものである。接地パッド１１０は、接地パターン１１２および半導体素子１０４の接地電極１１３に電気的に接続される。信号パッド１１１は、半導体素子１０４の信号電極１１５および外部端子１０２に電気的に接続される。【選択図】図１
2008112810.tif 000002
【特許請求の範囲】
【請求項１】
接地電極および信号電極を有する半導体素子が搭載される基体と、
前記基体に設けられた外部端子と、
接地電位が与えられる接地パターンが形成された下面と、前記接地パターンおよび前記半導体素子の接地電極に電気的に接続される接地パッドと前記半導体素子の信号電極および前記外部端子に電気的に接続される信号パッドとが形成された上面とを有しており、前記基体上に配置された回路基板と、を備えた半導体素子収納用パッケージ。
【請求項２】
前記回路基板は、前記接地パターンと前記接地パッドとを電気的に接続する導体パターンが形成された側面を有していることを特徴とする請求項１記載の半導体素子収納用パッケージ。
【請求項３】
前記接地パッドは、前記半導体素子に形成された複数の接地電極に電気的に接続されることを特徴とする請求項２記載の半導体素子収納用パッケージ。
【請求項４】
前記接地パッドは、前記複数の接地電極に対応して複数形成されており、
前記導体パターンは、前記複数の接地パッドに対応して複数形成されている、ことを特徴とする請求項３記載の半導体素子収納用パッケージ。
【請求項５】
前記回路基板は、前記接地パターンと前記接地パッドとを電気的に接続するビア導体を有していることを特徴とする請求項１記載の半導体素子収納用パッケージ。
【請求項６】
前記回路基板は、前記接地パターンと前記接地パッドとを電気的に接続する導体パターンが形成されたキャスタレーションを有していることを特徴とする請求項１記載の半導体素子収納用パッケージ。
【請求項７】
前記接地パッドは、前記半導体素子に形成された複数の接地電極に電気的に接続されることを特徴とする請求項６記載の半導体素子収納用パッケージ。
【請求項８】
前記接地パッドは、前記複数の接地電極に対応して複数形成されており、
前記キャスタレーションおよび前記導体パターンは、前記複数の接地パッドに対応して複数形成されている、ことを特徴とする請求項７記載の半導体素子収納用パッケージ。
【請求項９】
請求項１〜８のいずれかに記載の半導体素子収納用パッケージと、
前記接地パッドに電気的に接続された接地電極と前記信号パッドに電気的に接続された信号電極とを有しており、前記半導体素子収納用パッケージの前記基体上に搭載された半導体素子と、を備えた半導体装置。
【請求項１０】
接地電極および信号電極を有する半導体素子が搭載される基体と、
前記基体に設けられた外部端子と、
金属材料からなり、接地電位が与えられる蓋と、
前記蓋および前記半導体素子の接地電極に電気的に接続される接地パッドと前記半導体素子の信号電極および前記外部端子に電気的に接続される信号パッドとが形成された上面を有しており、前記基体上に配置された回路基板と、を備えた半導体素子収納用パッケージ。
【請求項１１】
前記蓋は、前記接地パッドに電気的に接続される突起部を有していることを特徴とする請求項９記載の半導体素子収納用パッケージ。
【請求項１２】
請求項１０または請求項１１に記載の半導体素子収納用パッケージと、
前記接地パッドに電気的に接続された接地電極と前記信号パッドに電気的に接続された信号電極とを有しており、前記半導体素子収納用パッケージの前記基体上に搭載された半導体素子と、を備えた半導体装置。
【請求項１３】
絶縁材料からなり、上面および下面を有する基板と、
前記基板の前記下面に形成されており、接地電位が与えられる接地パターンと、
前記基板の前記上面に形成されており、前記接地パターンおよび半導体素子の接地電極に電気的に接続される接地パッドと、
前記基板の前記上面に形成されており、前記半導体素子の信号電極およびパッケージに設けられた外部端子に電気的に接続される信号パッドと、を備えた回路基板。
【請求項１４】
絶縁材料からなる基板と、
前記基板の前記上面に形成されており、接地電位が与えられる金属製の蓋および半導体素子の接地電極に電気的に接続される接地パッドと、
前記基板の前記上面に形成されており、前記半導体素子の信号電極およびパッケージに設けられた外部端子に電気的に接続される信号パッドと、を備えた回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば通信システムなど高周波帯域にて用いられる半導体装置に関するものである。
【背景技術】
【０００２】
従来、例えば通信システムなど高周波帯域などにて用いられる半導体装置として、ガリウム砒素電界効果トランジスタ（ＧａＡｓ  ＦＥＴ）などの半導体素子が搭載された高周波増幅器などがある。この高周波増幅器は、内蔵されたガリウム砒素ＦＥＴなどの半導体素子によって、入力信号を増幅した信号を出力するものである。
【０００３】
このガリウム砒素ＦＥＴなどの半導体素子は、入力ノードに電気的に接続されたゲート電極と、接地ノードに電気的に接続されたソース電極と、出力ノードに電気的に接続されたドレイン電極とを有している。従来の高周波増幅器において、ガリウム砒素ＦＥＴなどの半導体素子のソース電極は、例えばガリウム砒素ＦＥＴのＧａＡｓ基板を貫通するビア導体などによって、接地電位が供給されていた。
【特許文献１】特開平９−１５３８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、通信システムなどの発展に伴って、高周波増幅器などの半導体装置において、高出力化の要求が高まっている。
【０００５】
半導体装置における高出力化の要求に関しては、半導体素子を薄くすることにより半導体素子の放熱性を向上させることや、半導体素子の材料に関する改良などの研究が進められてきた。
【０００６】
ここで、放熱性を向上させるために半導体素子を薄くする場合には、従来、半導体素子の基板に設けられていたビア導体を形成することが困難となってきた。
【０００７】
半導体素子の材料に関しては、窒化ガリウム（ＧａＮ）などのガリウム砒素（ＧａＡｓ）とは異なる材料の研究が進められてきたが、例えば窒化ガリウム（ＧａＮ）を用いた半導体素子においては基板にビア導体を形成することが困難である。
【０００８】
本発明は、このような課題に鑑みて案出されたものであり、高出力化の要求に対応することができる半導体装置を実現することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、接地電位が与えられる接地パターンが形成された下面と、接地パッドおよび信号パッドが形成された上面とを有する回路基板を有するものである。接地パッドは、接地パターンおよび半導体素子の接地電極に電気的に接続される。信号パッドは、半導体素子の信号電極および外部端子に電気的に接続される。
【発明の効果】
【００１０】
本発明は、接地パターンが形成された下面と、接地パッドおよび信号パッドが形成された上面とを有する回路基板を備えていることにより、高出力化の要求に対応した半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】
（第１の実施の形態）図１〜４を用いて、本発明の第１の実施の形態について説明する。図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。図１（ａ）において、半導体装置の内部の構成を示すために、蓋１０５を省略して示している。図１（ｂ）は、図１（ａ）に示した半導体装置のＸ−Ｘ’線における断面図である。図２は、本発明の半導体装置の回路構成を示す回路ブロック図である。図３は、図１（ｂ）に示した半導体装置の回路基板１０３の拡大図である。図４は、図１に示した半導体装置の回路基板１０３の構成を示す斜視図である。
【００１３】
本実施の形態の半導体装置は、基体１０１と、基体１０１に設けられた外部端子１０２と、基体１０１上に設けられた回路基板１０３とからなるパッケージを備えている。本実施の形態の半導体装置は、パッケージの基体１０１上に搭載された半導体素子１０４と、基体１０１上に配置された蓋１０５とを備えている。
【００１４】
ここで、図２を用いて、本発明の半導体装置の回路構成について説明する。本実施の形態における半導体装置は、マイクロ波電力増幅器であり、電界効果トランジスタ（ＦＥＴ）である半導体素子１０４を備えている。本実施の形態において、半導体素子１０４は、窒化ガリウム（ＧａＮ）からなる電界効果トランジスタである。半導体素子１０４は、ゲート電極Ｇ（信号電極１１５）、ドレイン電極Ｄ（信号電極１１５）およびソース電極Ｓ（接地電極１１３）を有している。
【００１５】
半導体素子１０４において、信号が入力されるゲート電極Ｇは、入力側整合回路２１に電気的に接続されている。入力側整合回路２１は、システム信号ラインのインピーダンス（例えば、５０Ω）を半導体素子１０４のインピーダンス（例えば、０．０５Ω）に変換する機能を有する。入力側整合回路２１は、入力ノード２３（外部端子１０２ａ）と半導体素子１０４との間に電気的に接続されているとともに、接地電位が与えられる接地ノードＧＮＤに電気的に接続されている。入力側整合回路２１は、図１に示した構成において、入力端子１０２ａ側に設けられた回路基板１０３に形成されている。
【００１６】
半導体素子１０４において、信号が出力されるドレイン電極Ｄは、出力側整合回路２２に電気的に接続されている。出力側整合回路は、半導体素子１０４のインピーダンス（例えば、０．０５Ω）をシステム信号ラインのインピーダンス（例えば、５０Ω）に変換する機能を有する。出力側整合回路２２は、半導体素子１０４と出力ノード２４（外部端子１０２ｂ）との間に電気的に接続されているとともに、接地電位が与えられる接地ノードＧＮＤに電気的に接続されている。出力側整合回路２２は、図１に示した構成において、出力端子１０２ｂ側に設けられた回路基板１０３に形成されている。
【００１７】
本実施の形態における半導体装置は、入力側整合回路２１と入力ノード２３との間に電気的に接続された直流阻止用のコンデンサ２５と、出力側整合回路２２と出力ノード２４との間に電気的に接続された直流阻止用のコンデンサ２６とを備えている。
【００１８】
半導体素子１０４において、ソース電極Ｓは、接地電位が与えられる接地ノードＧＮＤに電気的に接続されている。図１に示した構成において、半導体素子１０４の接地電極１１３（ソース電極）は、回路基板１０３において接地電位が与えられる接地パターン１１２に電気的に接続されている。図１に示した構成において、半導体素子１０４の接地電極１１３（ソース電極）は、入力端子１０２ａ側に設けられた回路基板１０３の接地パターン１１２と、出力端子１０２ｂ側に設けられた回路基板１０３の接地パターン１１２とに電気的に接続されている。
【００１９】
ここで、図１〜４を用いて、本実施の形態の半導体装置の構造について説明する。
【００２０】
基体１０１は、銅などの金属製の基板１０６と、基板１０６に接合された矩形で枠状の側壁１０７とからなる。外部端子１０２は、基体１０１の側壁１０７に設けられている。本実施の形態において、外部端子１０２は、回路基板１０３に電気的に接続されたボンディングパッド１０８が形成された絶縁体１０９に設けられている。絶縁体１０９はセラミックスからなる。
【００２１】
回路基板１０３は、接地パッド１１０および信号パッド１１１が形成された上面１０３ａと、接地パターン１１２が形成された下面１０３ｂとを有しており、基体１０１の基板１０６上に設けられている。
【００２２】
回路基板１０３の接地パッド１１０は、基体１０１上に搭載された半導体素子１０４の接地電極１１３に電気的に接続されている。本実施の形態において、回路基板１０３の接地パッド１１０および半導体素子１０４の接地電極１１３は、接地用ボンディングワイヤ１１４により電気的に接続されている。
【００２３】
回路基板１０３の信号パッド１１１は、半導体素子１０４の信号電極１１５および外部端子１０２（ボンディングパッド１０８）に電気的に接続されている。本実施の形態において、回路基板１０３の信号パッド１１１および半導体素子１０４の信号電極１１５は、信号用ボンディングワイヤ１１６により電気的に接続されている。信号パッド１１１およびボンディングパッド１０８は、信号用ボンディングワイヤ１１７により電気的に接続されている。
【００２４】
回路基板１０３の接地パッド１１０は、回路基板１０３の下面１０３ｂに形成された接地パターン１１２に電気的に接続されている。回路基板１０３の接地パターン１１２には接地電位が与えられる。本実施の形態において、回路基板１０３の接地パッド１１０および接地パターン１１２は、導体パターン１１８により電気的に接続されている。
【００２５】
ここで、図３，４を用いて、本実施の形態における回路基板１０３について詳細に説明する。回路基板１０３は、絶縁材料からなる基板１１９と、接地パッド１１０と、信号パッド１１１と、接地パターン１１２と、導体パターン１１８とからなる。
【００２６】
基板１１９は誘電体材料からなる。本実施の形態において、基板１１９は、酸化チタンまたはチタン酸バリウムを材料とした高誘電体セラミック，アルミナセラミックまたはガラスセラミックなどのセラミックス材料からなる。接地パッド１１０は、基板１１９の上面１１９ａにおける半導体素子１０４側の端部に帯状に形成されており、半導体素子１０４に形成された複数の接地電極１１３に電気的に接続されている。信号パッド１１１は、基板１１９の上面１１９ａにおける外部端子１０２側（半導体素子１０４とは反対側）の端部に形成されており、半導体素子１０４に形成された複数の信号電極１１５に対応して複数個設けられている。
【００２７】
接地パターン１１２は、基板１１９ｂの下面１１９ｂに形成されており、接地パッド１１０に対応して設けられている。導体パターン１１８は、基板１１９の側面１１９ｃにおける上端部と下端部との間に形成されており、接地パッド１１０および接地パターン１１２を電気的に接続している。
【００２８】
本実施の形態における半導体素子１０４は、ＧａＮ基板上に接地電極１１３（ソース電極）および信号電極１１５（ゲート電極，ドレイン電極）が形成されたものである。
【００２９】
本発明の第１の実施の形態において、接地パターン１１２が形成された下面１０３ｂと、接地パターン１１２に電気的に接続された接地パッド１１０と信号パッド１１とが形成された上面１０３ａとを有する回路基板１０３を備えていることにより、半導体素子にビア導体を形成することなく半導体素子に接地電位を供給することができ、高出力化の要求に対応した半導体装置を実現することができる。
【００３０】
（第２の実施の形態）図５を用いて、本発明の第２の実施の形態について説明する。図５は、本発明の第２の実施の形態に係る半導体装置における回路基板２０３の構成を示す斜視図である。
【００３１】
本実施の形態の半導体装置において、図１〜４に示した第１の実施の形態の半導体装置と異なる構成は、回路基板２０３における接地パッド２１０と接地パターン１１２との接続構造である。本実施の形態の半導体装置において、その他の構成は、第１の実施の形態の半導体装置と同様である。本実施の形態の半導体装置において、第１の実施の形態の半導体装置と同様の構成には同一の符号を付している。
【００３２】
本実施の形態の半導体装置において、回路基板２０３は、複数の接地パッド２１０および複数の信号パッド１１１が形成された上面２０３ａと、接地パターン１１２が形成された下面２０３ｂとを有している。
【００３３】
本実施の形態において、回路基板２０３の複数の接地パッド２１０は、半導体素子１０４の複数の接地電極１１３に対応して設けられており、接地用ボンディングワイヤ１１４を介して半導体素子１０４の複数の接地電極１１３に電気的に接続されている。
【００３４】
本実施の形態において、回路基板２０３は、複数の導体パターン２１８が形成された側面を有している。回路基板２０３の複数の導体パターン２１８は、複数の接地パッド２１０に対応して設けられており、複数の接地パッド２１０と接地パターン１１２とを電気的に接続している。
【００３５】
本実施の形態の構成により、半導体素子にビア導体を形成することなく半導体素子に接地電位を供給することができ、高出力化の要求に対応した半導体装置を実現することができる。
【００３６】
（第３の実施の形態）図６，７を用いて、本発明の第３の実施の形態について説明する。図６は、本発明の第３の実施の形態に係る半導体装置における回路基板３０３の構成を示す断面図である。図７は、本発明の第３の実施の形態に係る半導体装置における回路基板３０３の構成を示す斜視図である。
【００３７】
本実施の形態の半導体装置において、図１〜４に示した第１の実施の形態の半導体装置と異なる構成は、回路基板３０３における接地パッド３１０と接地パターン１１２との接続構造である。本実施の形態の半導体装置において、その他の構成は、第１の実施の形態の半導体装置と同様である。本実施の形態の半導体装置において、第１の実施の形態の半導体装置と同様の構成には同一の符号を付している。
【００３８】
本実施の形態の半導体装置において、回路基板３０３は、複数の接地パッド３１０および複数の信号パッド１１１が形成された上面３０３ａと、接地パターン１１２が形成された下面３０３ｂとを有している。
【００３９】
本実施の形態において、複数の接地パッド３１０は、半導体素子１０４の複数の接地電極１１３に対応して設けられており、接地用ボンディングワイヤ１１４を介して複数の接地電極１１３に電気的に接続されている。
【００４０】
本実施の形態において、回路基板３０３は、接地パッド３１０と接地パターン１１２とを電気的に接続するビア導体３１８を有している。図６，６に示した半導体装置において、ビア導体３１８は、複数の接地パッド３１０に対応して複数形成されている。
【００４１】
本実施の形態の構成により、半導体素子にビア導体を形成することなく半導体素子に接地電位を供給することができ、高出力化の要求に対応した半導体装置を実現することができる。
【００４２】
（第４の実施の形態）図８を用いて、本発明の第４の実施の形態について説明する。図８は、本発明の第４の実施の形態に係る半導体装置における回路基板４０３の構成を示す斜視図である。
【００４３】
本実施の形態の半導体装置において、図１〜４に示した第１の実施の形態の半導体装置と異なる構成は、回路基板４０３の側面にキャスタレーション４２０が形成されている点である。本実施の形態の半導体装置において、その他の構成は、第１の実施の形態の半導体装置と同様である。本実施の形態の半導体装置において、第１の実施の形態の半導体装置と同様の構成には同一の符号を付している。
【００４４】
本実施の形態の半導体装置において、回路基板４０３は、接地パッド４１０および信号パッド１１１が形成された上面４０３ａと、接地パターン１１２が形成された下面４０３ｂと、キャスタレーション４２０が形成された側面４０３ｃとを有している。回路基板４０３のキャスタレーション４０２には、接地パッド４１０と接地パターン１１２とを電気的に接続する導体パターン４１８が形成されている。
【００４５】
本実施の形態において、接地パッド４１０は、複数の接地用ボンディングワイヤ１１４を介して半導体素子１０４の複数の接地電極１１３に電気的に接続されている。回路基板４０３の接地パッド４１０および導体パターン４１８は、半導体素子１０４の複数の接地電極１１３に対して共通して設けられている。
【００４６】
本実施の形態の構成により、半導体素子にビア導体を形成することなく半導体素子に接地電位を供給することができ、高出力化の要求に対応した半導体装置を実現することができる。
【００４７】
（第５の実施の形態）図９を用いて、本発明の第５の実施の形態について説明する。図９は、本発明の第５の実施の形態に係る半導体装置における回路基板５０３の構成を示す斜視図である。
【００４８】
本実施の形態の半導体装置において、図１〜４に示した第１の実施の形態の半導体装置と異なる構成は、回路基板５０３の側面に複数のキャスタレーション５２０が形成されている点である。本実施の形態の半導体装置において、その他の構成は、第１の実施の形態の半導体装置と同様である。本実施の形態の半導体装置において、第１の実施の形態の半導体装置と同様の構成には同一の符号を付している。
【００４９】
本実施の形態の半導体装置において、回路基板５０３は、複数の接地パッド５１０および複数の信号パッド１１１が形成された上面５０３ａと、接地パターン１１２が形成された下面２０３ｂと、複数のキャスタレーション５２０が形成された側面５０３ｃとを有している。
【００５０】
本実施の形態において、回路基板５０３の複数の接地パッド５１０は、半導体素子１０４の複数の接地電極１１３に対応して設けられており、複数の接地用ボンディングワイヤ１１４を介して半導体素子１０４の複数の接地電極１１３に電気的に接続されている。
【００５１】
本実施の形態において、回路基板５０３の複数のキャスタレーション５２０には、複数の導体パターン５１８が形成されている。回路基板５０３の複数の導体パターン５１８は、複数の接地パッド５１０に対応して設けられており、複数の接地パッド５１０と接地パターン１１２とを電気的に接続している。
【００５２】
本実施の形態の構成により、半導体素子にビア導体を形成することなく半導体素子に接地電位を供給することができ、高出力化の要求に対応した半導体装置を実現することができる。
【００５３】
（第６の実施の形態）図１０，１１を用いて、本発明の第６の実施の形態について説明する。図１０は、本発明の第６の実施の形態に係る半導体装置の構成を示す断面図である。図１１は、本発明の第６の実施の形態に係る半導体装置における回路基板６０３の構成を示す斜視図である。
【００５４】
本実施の形態の半導体装置において、図１〜４に示した第１の実施の形態の半導体装置と異なる構成は、蓋６０５が、回路基板６０３の接地パッド６１０に電気的に接続された突起部６０５ａを有している点である。本実施の形態の半導体装置において、その他の構成は、第１の実施の形態の半導体装置と同様である。本実施の形態の半導体装置において、第１の実施の形態の半導体装置と同様の構成には同一の符号を付している。
【００５５】
本実施の形態において、回路基板６０３は、半導体素子１０４の接地電極１１３に電気的に接続された接地パッド６１０と半導体素子１０４の信号電極１１５に電気的に接続された信号パッド１１１とが形成された上面６０３ａを有している。
【００５６】
回路基板６０３の上面には、接地パッド６１０に電気的に接続された接地パターン６２１が形成されている。回路基板６０３の上面６０３ａに形成された接地パターン６２１は、蓋６０５の突起部６０５ａに電気的に接続されている。蓋６０５は、金属材料からなり、接地電位が与えられる。
【００５７】
図１０に示した半導体装置において、回路基板６０３の接地パッド６１０は、半導体素子１０４の複数の接地電極１１３に対して共通に設けられている。接地パッド６１０は、複数の設置用ボンディングワイヤ１１４を介して半導体素子１０４の複数の接地電極１１３に電気的に接続されている。
【００５８】
本実施の形態の構成により、半導体素子にビア導体を形成することなく半導体素子に接地電位を供給することができ、高出力化の要求に対応した半導体装置を実現することができる。
【図面の簡単な説明】
【００５９】
【図１】（ａ）は、本発明の第１の実施の形態に係る半導体装置の構成を示す平面図である。（ｂ）は、（ａ）に示した半導体装置のＸ−Ｘ’線における断面図である。
【図２】本発明の半導体装置の回路構成を示す回路ブロック図である。
【図３】図１（ｂ）に示した半導体装置の回路基板１０３の拡大図である。
【図４】図１に示した半導体装置の回路基板１０３の構成を示す斜視図である。
【図５】本発明の第２の実施の形態に係る半導体装置における回路基板２０３の構成を示す斜視図である。
【図６】本発明の第３の実施の形態に係る半導体装置における回路基板３０３の構成を示す断面図である。
【図７】本発明の第３の実施の形態に係る半導体装置における回路基板３０３の構成を示す斜視図である。
【図８】本発明の第４の実施の形態に係る半導体装置における回路基板４０３の構成を示す斜視図である。
【図９】本発明の第５の実施の形態に係る半導体装置における回路基板５０３の構成を示す斜視図である。
【図１０】本発明の第６の実施の形態に係る半導体装置の構成を示す断面図である。
【図１１】本発明の第６の実施の形態に係る半導体装置における回路基板６０３の構成を示す斜視図である。
【符号の説明】
【００６０】
１０１  基体
１０２  外部端子
１０３  回路基板
１０４  半導体素子
１１０  接地パッド
１１１  信号パッド
１１３  接地電極
１１５  信号電極
【図１】
2008112810.tif 000003
【図２】
2008112810.tif 000004
【図３】
2008112810.tif 000005
【図４】
2008112810.tif 000006
【図５】
2008112810.tif 000007
【図６】
2008112810.tif 000008
【図７】
2008112810.tif 000009
【図８】
2008112810.tif 000010
【図９】
2008112810.tif 000011
【図１０】
2008112810.tif 000012
【図１１】
2008112810.tif 000013