(57)【要約】【課題】ブートストラップロスを可能な限り抑制して画面のユニフォーミティの高い表示装置を提供する。【解決手段】サンプリングトランジスタＴｒ１は、映像信号を保持容量Ｃｓに書き込む。ドライブトランジスタＴｒｄは、書き込まれた映像信号に応じた駆動電流を発光素子ＥＬに供給する。保持容量Ｃｓは、サンプリングトランジスタＴｒ１がオフしてドライブトランジスタＴｒｄのゲートＧが信号線ＳＬから切り離された時、ソースＳの電位に追従してゲートＧの電位が変動するようにブードストラップ動作を行う。保持容量Ｃｓは、サンプリングトランジスタＴｒ１のゲート絶縁膜と同層の誘電体膜で構成されているとともに、誘電体膜はゲート絶縁膜に比べて厚みが小さくなっており、ドライブトランジスタＴｒｄのソース電位の変動分に対するゲート電位の変動分の比率を表すブートストラップゲインの低下を抑制する。【選択図】図２
2008203656.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部とこれを駆動して映像を表示する駆動部とを含み、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記駆動部は、各走査線に制御信号を供給するとともに各信号線に映像信号を供給し、
各画素は、少なくともサンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを含み、
前記サンプリングトランジスタは、そのゲートが該走査線に接続し、ソース及びドレインが該信号線と該ドライブトランジスタのゲートとの間に接続し、
前記ドライブトランジスタは、そのドレインが電源ラインに接続し、そのソースが該発光素子に接続し、
前記保持容量は該ドライブトランジスタのゲートとソースとの間に接続している表示装置であって、
前記サンプリングトランジスタは、該走査線から供給された制御信号に応じてオンし信号線から供給された映像信号を該保持容量に書き込み、
前記ドライブトランジスタは、該保持容量に書き込まれた映像信号に応じた駆動電流を該発光素子に供給し、
前記保持容量は、該サンプリングトランジスタがオフして該ドライブトランジスタのゲートが該信号線から切り離された時、該ドライブトランジスタのソース電位に追従してそのゲート電位が変動するようにブードストラップ動作を行い、
前記保持容量は、該サンプリングトランジスタのゲート絶縁膜と同層の誘電体膜で構成されているとともに、
前記誘電体膜は該ゲート絶縁膜に比べて厚みが小さくなっており、該ソース電位の変動分に対する該ゲート電位の変動分の比率を表すブートストラップゲインの低下を抑制することを特徴とする表示装置。
【請求項２】
前記画素は、該映像信号の書き込みに先立って該ドライブトランジスタの閾電圧に相当する電圧を該保持容量に書き込んでおく閾電圧補正手段を含むことを特徴とする請求項１記載の表示装置。
【請求項３】
前記画素は、該映像信号を書き込む際、該ドライブトランジスタに流れる駆動電流を該保持容量に負帰還して、該ドライブトランジスタの移動度に応じた補正を該映像信号にかける移動度補正手段を含むことを特徴とする請求項１記載の表示装置。
【請求項４】
請求項1に記載の表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動して表示を行なう表示装置に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。また本発明はアクティブマトリクス型の表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【特許文献６】特開２００６−２１５２１３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１７は、従来の画素回路の一例を示す模式図である。この画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線ＳＬとが交差する部分に配され、サンプリングトランジスタＴｒ１と保持容量ＣｓとドライブトランジスタＴｒｄと発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、走査線から供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号をサンプリングする。保持容量Ｃｓは、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタＴｒｄは、保持容量Ｃｓに保持された入力電圧に応じて所定の発光期間に出力電流Ｉｄｓを供給する。なお一般に、出力電流ＩｄｓはドライブトランジスタＴｒｄのチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒｄから供給された出力電流により映像信号に応じた輝度で発光する。なお図１１の従来例は、保持容量ＣｓがドライブトランジスタＴｒｄのゲートＧと電源電位Ｖｃｃとの間に接続されている。一方発光素子ＥＬはアノードがドライブトランジスタＴｒｄのソースＳに接続し、カソードが接地されている。ドライブトランジスタＴｒｄのドレインは電源電位Ｖｃｃに接続されている。
【０００５】
ドライブトランジスタＴｒｄは、保持容量Ｃｓに保持された入力電圧をゲートＧに受けてソースＳ／ドレインＤ間に出力電流Ｉｄｓを流し、発光素子ＥＬに通電する。一般に発光素子ＥＬの発光輝度は通電量に比例している。さらにドライブトランジスタＴｒｄの出力電流供給量はゲート電圧Ｖｇｓ即ち保持容量Ｃｓに書き込まれた入力電圧によって制御される。この画素回路は、ドライブトランジスタＴｒｄのゲートＧに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子ＥＬに供給する電流量を制御している。
【０００６】
ここでドライブトランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
【０００７】
ところで有機ＥＬ素子などからなる発光素子に必要な駆動電流Ｉｄｓは１画素当り数μＡと大きく、映像信号の振幅を下げて低消費電力化を図るためにも、ドライブトランジスタは移動度μが高いＮチャネル型が望ましい。図１１に示した画素回路は、Ｎチャネル型のトランジスタをドライブトランジスタＴｒｄに用いたソースフォロワー型となっている。
【０００８】
しかしながら図１７に示した画素回路では、発光素子ＥＬの電流−電圧特性（Ｉ‐Ｖ特性）の劣化を補正できないという課題が生じる。図１７は、発光素子ＥＬのＩ‐Ｖ特性を示すグラフである。横軸に発光素子のアノード電圧Ｖａを取り、縦軸に駆動電流Ｉｄｓを取ってある。図１７の回路では、このアノード電位ＶａはドライブトランジスタＴｒｄのソース電位と等しく、駆動電流はドライブトランジスタＴｒｄに流れるドレイン電流Ｉｄｓである。図１８のグラフに示すように、有機ＥＬデバイスなどの発光素子は時間の経過と共にＩ‐Ｖ特性が劣化し、時間の経過と共に特性カーブがねてくる。その為、図１７に示したソースフォロワー型の画素回路では、この発光素子のＩ‐Ｖ特性劣化に伴い、ドライブトランジスタＴｒｄの動作点（ソース電位）が変化してしまい、画像の焼付きが残ってしまう。
【０００９】
この従来の問題に対処するため、最近ではソースフォロワー型の画素回路に代えて、ブートストラップ型の画素回路も提案されている。このブートストラップ型の画素回路は、保持容量をドライブトランジスタのゲートＧとソースＳとの間に接続した構成となっている。このブートストラップ型の画素回路は、発光素子のＩ‐Ｖ特性の経時変化により、アノード電位（即ちドライブトランジスタのソース電位）が変動しても、常にドライブトランジスタＴｒｄのゲート電圧Ｖｇｓが保持容量に保持されているので、発光素子ＥＬのＩ‐Ｖ特性の影響を受けることなく、常にゲート電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子に流し続けることが出来る。これにより発光素子のＩ‐Ｖ特性が劣化しても、画面輝度の劣化や焼付きなどの画質低下が生じることは無い。
【００１０】
画素回路は、発光素子のＩ‐Ｖ特性の変動に加え、ドライブトランジスタＴｒｄの特性自体も個々の画素によってばらつきがある。実際には、ポリシリコン又はアモルファスシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。そこで従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
【００１１】
上述のようにブートストラップ型の画素回路は、サンプリングトランジスタがオフしてドライブトランジスタのゲートが信号線から切り離されたとき、ドライブトランジスタのソース電位に追従してそのゲート電位が変動するようにブートストラップ動作を行う。ここでソース電位の変動分に対するゲート電位の変動分の比率をブートストラップゲインと呼ぶ。理想的には完全にブートストラップ動作が行われた場合、ソース電位とゲート電位は同じ量だけ上方変動するので、ブートストラップゲインは１となる。しかしながら実際には画素回路に含まれる寄生容量などの影響で、ブートストラップゲインは１にならず、ロスがある。以下本明細書ではこのブートストラップゲインの損失分をブートストラップゲインロス或いはブートストラップロスと呼ぶ場合がある。
【００１２】
ブートストラップロスの大きさを決めるファクタには寄生容量の他ドライブトランジスタＴｒｄの閾電圧が含まれる。前述したように閾電圧は個々の画素でばらついている。したがって閾電圧Ｖｔｈのばらつき自体は閾電圧をキャンセルする機能（閾電圧補正機能）で取り除くことが出来るが、ブートストラップロスに残された閾電圧Ｖｔｈのばらつきの影響はキャンセルすることが出来ない。したがってブートストラップロスがある程度大きいと、この閾電圧Ｖｔｈのばらつきの影響が現れ、画素毎に発光輝度がばらつき、画面のユニフォーミティを損なうという課題がある。
【課題を解決するための手段】
【００１３】
上述した従来の技術の課題に鑑み、本発明はブートストラップロスを可能な限り抑制して画面のユニフォーミティの高い表示装置を提供することを目的とする。かかる目的を達成するための以下の手段を講じた。即ち本発明は、画素アレイ部とこれを駆動して映像を表示する駆動部とを含み、前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、前記駆動部は、各走査線に制御信号を供給するとともに各信号線に映像信号を供給し、各画素は、少なくともサンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを含み、前記サンプリングトランジスタは、そのゲートが該走査線に接続し、ソース及びドレインが該信号線と該ドライブトランジスタのゲートとの間に接続し、前記ドライブトランジスタは、そのドレインが電源ラインに接続し、そのソースが該発光素子に接続し、前記保持容量は該ドライブトランジスタのゲートとソースとの間に接続している表示装置であって、前記サンプリングトランジスタは、該走査線から供給された制御信号に応じてオンし信号線から供給された映像信号を該保持容量に書き込み、前記ドライブトランジスタは、該保持容量に書き込まれた映像信号に応じた駆動電流を該発光素子に供給し、前記保持容量は、該サンプリングトランジスタがオフして該ドライブトランジスタのゲートが該信号線から切り離された時、該ドライブトランジスタのソース電位に追従してそのゲート電位が変動するようにブードストラップ動作を行い、前記保持容量は、該サンプリングトランジスタのゲート絶縁膜と同層の誘電体膜で構成されているとともに、前記誘電体膜は該ゲート絶縁膜に比べて厚みが小さくなっており、該ソース電位の変動分に対する該ゲート電位の変動分の比率を表すブートストラップゲインの低下を抑制することを特徴とする。
【００１４】
好ましくは前記画素は、該映像信号の書き込みに先立って該ドライブトランジスタの閾電圧に相当する電圧を該保持容量に書き込んでおく閾電圧補正手段を含む。又前記画素は、該映像信号を書き込む際、該ドライブトランジスタに流れる駆動電流を該保持容量に負帰還して、該ドライブトランジスタの移動度に応じた補正を該映像信号にかける移動度補正手段を含む。
【発明の効果】
【００１５】
ブートストラップゲインの損失（即ちブートストラップロス）は画素回路に含まれる寄生容量や保持容量によってその大きさが決まる。原理的には寄生容量が大きいほどブートストラップロスは大きくなる一方、保持容量を大きくするほどブートストラップロスが小さくなり、画面のユニフォーミティが向上する。ここで寄生容量には画素回路に含まれるトランジスタのゲート容量が含まれる。一方保持容量は通常ゲート絶縁膜と同層の誘電体膜で構成されている。そこでゲート絶縁膜に比べて誘電体膜を例えば選択的エッチングで厚みを小さくしている。これによりゲート寄生容量に比べて保持容量は大きくなり、ブートストラップロスを可能な限りなくすことが出来、仮にドライブトランジスタの閾電圧にばらつきがあってもその影響をほとんど受けることなく、画面のユニフォーミティを高めることが出来る。
【発明を実施するための最良の形態】
【００１６】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の全体構成を示すブロック図である。図示する様に、本表示装置は基本的に画素アレイ部１とスキャナ部と信号部とで構成されている。画素アレイ部１は、行状に配された第１走査線ＷＳ、第２走査線ＡＺ１、第３走査線ＡＺ２及び第４走査線ＤＳと、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＡＺ１，ＡＺ２，ＤＳ及び信号線ＳＬに接続した行列状の画素回路２と、各画素回路２の動作に必要な第１電位Ｖｓｓ１，第２電位Ｖｓｓ２及び第３電位Ｖｃｃを供給する複数の電源線とからなる。信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第一補正用スキャナ７１及び第二補正用スキャナ７２からなり、それぞれ第１走査線ＷＳ、第４走査線ＤＳ、第２走査線ＡＺ１及び第３走査線ＡＺ２に制御信号を供給して順次行毎に画素回路を走査する。
【００１７】
図２は、図１に示した表示装置に組み込まれる画素回路の構成例を示す回路図である。図示する様に画素回路２は、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、保持容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に第１走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を保持容量Ｃｓにサンプリングする。保持容量Ｃｓは、サンプリングされた映像信号の信号電位に応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中ドライブトランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。
【００１８】
第１スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち第２走査線ＡＺ１から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのゲートＧを第１電位Ｖｓｓ１に設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち第３走査線ＡＺ２から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのソースＳを第２電位Ｖｓｓ２に設定する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち第４走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続し、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を保持容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び第４走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。
【００１９】
以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の保持容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることが出来る。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
【００２０】
図３は、図２に示した表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図３に基づいて、画素回路２の動作を説明する。
【００２１】
図４は、図３に示した画素回路のタイミングチャートである。図４を参照して、図３に示した画素回路の動作を具体的に説明する。図４は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。
【００２２】
図４のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。
【００２３】
当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。
【００２４】
当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。
【００２５】
続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
【００２６】
タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、保持容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
【００２７】
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを保持容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて保持容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が保持容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が保持容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ６まで行われる。すなわちタイミングＴ５‐Ｔ６がサンプリング期間に相当する。
【００２８】
続いてタイミングＴ７で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。その前のタイミングＴ６で制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１は既にオフしている。この為ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離されている。映像信号Ｖｓｉｇの印加が解除されているので、スイッチングトランジスタＴｒ４のオンと共に、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。なお本実施形態の画素回路はドライブトランジスタＴｒｄのソースと発光素子ＥＬのアノードとが接続している。その為、ドライブトランジスタＴｒｄのソース電位（Ｓ）は同時に発光素子ＥＬのアノード電位Ｖａでもある。図４のタイミングチャートは、この発光素子ＥＬのアノード電位Ｖａも示してある。この発光期間は次のフィールドに入る前のタイミングＴ８で終わる。
【００２９】
上述したようにタイミングＴ７では、ドライブトランジスタＴｒｄのゲート電位（Ｇ）が上昇可能となり、これと連動してソース電位（Ｓ）が上昇していく。これがブートストラップ動作である。このブートストラップ動作の間、保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ＋Ｖｔｈ）の値を維持する。つまりこのブートストラップ動作は、保持容量Ｃｓに保持されたＶｇｓを一定に維持したまま、発光素子ＥＬのアノード電位Ｖａの上昇を可能にするものである。ドライブトランジスタのソース電位（Ｓ）の上昇即ち発光素子ＥＬのアノード電位Ｖａの上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。このときのドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ＋Ｖｔｈを代入することで、以下の式２のように与えられる。
Ｉｄｓ＝ｋ・μ（Ｖｇｓ−Ｖｔｈ）２＝Ｋ・μ（Ｖｓｉｇ）２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しないことがわかる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光することになる。加えて本画素回路はドライブトランジスタのソース電位即ち発光素子のアノード電位Ｖａに依存することなく、常にゲート電圧Ｖｇｓを一定に維持している。このブートストラップ機能のため、本画素回路は発光素子ＥＬのＩ‐Ｖ特性の経時変動の影響を受けることなく、画面輝度を安定的に維持することが出来る。
【００３０】
この様にブートストラップ機能及び閾電圧補正機能を組み込んだ本画素回路でも、なお解決すべき課題がある。この点につき、本発明の説明に入る前に、図５を参照して簡潔に説明する。図５は、図２に示した表示装置から画素回路一個分を取り出した模式図である。基本的には図３に示した画素回路の模式図と同じであるが、説明の都合上寄生容量Ｃｐも加えてある。薄膜トランジスタはそのゲートとソースの間に寄生容量Ｃｐが存在している。本画素回路では特にサンプリングトランジスタＴｒ１やスイッチングトランジスタＴｒ２の寄生容量Ｃｐが、ドライブトランジスタＴｒｄの動作に悪影響を与えている。具体的には、これらのトランジスタＴｒ１，Ｔｒ２の寄生容量Ｃｐにより、ブートストラップ動作で電圧ロスが生じ、これがドライブトランジスタＴｒｄの閾電圧Ｖｔｈのばらつきと絡み合って、画面上に輝度差が生じてしまう。理想的なブートストラップ動作では、ドライブトランジスタのソース電位の上昇分とゲート電位の上昇分とが完全に同じで、ゲート電圧Ｖｇｓが一定に維持される。即ちブートストラップゲインが１になることが理想である。しかしながら実際には寄生容量Ｃｐの影響でブートストラップゲインにロスが生じ、その分だけゲート電位はソース電位に比べて上昇分が少ない。ここで問題となるのは、このブートストラップゲインロスが画素間で一定ではなく、個々の画素回路のドライブトランジスタの閾電圧Ｖｔｈの影響を受けてばらつくことである。このブートストラップゲインロスのばらつきにより、画面上で画素間に輝度差が生じ、ユニフォーミティを損ねている。
【００３１】
引き続き図５を参照してブートストラップゲインロスに付き詳細に説明にする。信号電圧Ｖｓｉｇを書き込んだ後のドライブトランジスタＴｒｄのゲート／ソース間電圧Ｖｇｓは、予めＶｔｈ補正を行っているため、Ｖｇｓ＝Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈとなる。次にサンプリングトランジスタＴｒ１をオフした後スイッチングトランジスタＴｒ４をオンすることで、ドライブトランジスタＴｒｄが電源Ｖｃｃに接続し、ドレイン電流Ｉｄｓが発光素子ＥＬに流れる。このときドレイン電流Ｉｄｓに相当する電圧が発光素子ＥＬのアノード端子に印加される。図４のタイミングチャートでは、このときのアノード電圧（ドライブトランジスタのソース電圧）をＶａで表してある。よって、発光動作時には、ドライブトランジスタのソース電圧はＶａ−Ｖｓｓ１＋Ｖｔｈだけ上昇する。一方、ドライブトランジスタＴｒｄのゲート電圧は寄生容量Ｃｐがあるため、その上昇分は（Ｖａ−Ｖｓｓ１＋Ｖｔｈ）×Ｃｓ／（Ｃｓ＋Ｃｐ）となる。以上により、ブートストラップ動作後のＶｇｓは以下の式３で表される。またこのＶｇｓに対応するドレイン電流Ｉｄｓは以下の式４で与えられる。但し下記の式３では、簡単のためＶｓｓ１を０Ｖにしている。
Ｖｇｓ＝Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ−
（Ｖａ−Ｖｓｓ１＋Ｖｔｈ）・Ｃｐ／（Ｃｓ＋Ｃｐ）
＝Ｖｓｉｇ＋Ｖｔｈ−（Ｖａ＋Ｖｔｈ）・Ｃｐ／（Ｃｓ＋Ｃｐ）・・・（３）
Ｉｄｓ＝ｋ・μ（Ｖｓｉｇ−（Ｖａ＋Ｖｔｈ）・Ｃｐ／（Ｃｓ＋Ｃｐ））２・（４）
【００３２】
ブートストラップ後のＶｇｓを表す上記式３は、その三項目にブートストラップゲインロス項を含んでおり、理想的な値よりも小さくなる。このブートストラップゲインロス項を見ると、Ｃｐ／（Ｃｓ＋Ｃｐ）を係数部として変数ＶａとＶｔｈを含んでいる。一般に画素間で発光素子特性にそれほどばらつきはないので、アノード電位Ｖａのばらつきは無視できる。これに対しドライブトランジスタの閾電圧Ｖｔｈは画素毎にばらついてしまう。この為ブートストラップゲインロス項は画素毎にばらつき、発光輝度が画素間で一様にならない。
【００３３】
一般的に保持容量Ｃｓは２００ｆＦ程度であり寄生容量Ｃｐは５ｆＦ程度である。よってブートストラップゲインロスＣｐ／（Ｃｓ＋Ｃｐ）は約２．５％である。この為Ｖｔｈばらつきの２．５％程度のばらつきが数式４で示した発光電流Ｉｄｓに含まれてしまう。例えばドライブトランジスタＴｒｄのＶｔｈばらつきの最小最大幅が２Ｖであったとすると、ブートストラップゲインロスによるＶｇｓばらつきは５０ｍＶとなる。ここで画面ユニフォーミティーが最も目立つ白表示の時Ｖｇｓ＝２Ｖとすると、５０ｍＶの差による輝度ばらつきは約５％となり、目視されてしまう。これによりパネルの歩留りが低下してしまう。一般に、製造プロセス上ドライブトランジスタＶｔｈのばらつきは画面でスジ状に分布する。よって画面にスジ状のムラが生じ、パネルの歩留りが低下してしまう。
【００３４】
ドライブトランジスタの閾電圧Ｖｔｈのばらつきを小さくすることは、デバイス構造上及び製造プロセス上困難が伴う。よってＶｇｓばらつきの要因となるブートストラップロスにＶｔｈばらつきのファクタが入ることは避けられない。この場合ブートストラップロスを可能な限り小さくすることで、Ｖｔｈばらつきの影響もその分小さくすることが出来る。前述したようにブートストラップロスはＣｐ／（Ｃｓ＋Ｃｐ）で決まる。この式から明らかなように保持容量Ｃｓを大きくすることで、ブートストラップロスを小さくすることが出来る。例えば従来保持容量Ｃｓが２００ｆＦ程度であったものを、４００ｆＦまで大容量化すれば、ブートストラップロスは従来の２．５％からおよそその半分に抑えられる。よってＶｔｈばらつきによる輝度のムラは従来の約５％からその半分の２．５％程度になる。一般に白階調のユニフォーミティで目視される輝度差は２〜３％であるので、上述したように保持容量Ｃｓを少なくとも従来より倍増すればブートストラップロスによる輝度ばらつきはほとんど視認出来ないレベルにすることが可能である。これによりパネルの製造歩留を改善することが出来る。
【００３５】
通常画素回路の保持容量Ｃｓは、サンプリングトランジスタＴｒ１のゲート絶縁膜と同層の誘電体膜で構成されている。本発明の特徴事項として、この誘電体膜はゲート絶縁膜に比べて厚みが小さくなっており、その分保持容量Ｃｓはその容量値が大きくなっている。これによりブートストラップゲインの低下を抑制することが出来、ユニフォーミティの改善につながる。図５に示した通り、ブートストラップゲインに悪影響を与える寄生容量Ｃｐは、サンプリングトランジスタＴｒ１のゲート容量とスイッチングトランジスタＴｒ２のゲート容量である。これに対しスイッチングトランジスタＴｒ３やＴｒ４は直接ドライブトランジスタＴｒｄのゲートに接続していないので、その寄生容量は問題とならない。したがってスイッチングトランジスタＴｒ３やＴｒ４のゲート絶縁膜は、保持容量Ｃｓの誘電体膜と同じように薄くしても構わない。もちろんサンプリングトランジスタＴｒ１やスイッチングトランジスタＴｒ２と同様に、スイッチングトランジスタＴｒ３やＴｒ４のゲート絶縁膜も厚いままであっても良い。なお場合によっては発光素子ＥＬの等価容量Ｃｏｌｅｄを補助するため、発光素子ＥＬと並行に補助容量Ｃｓｕｂを接続する場合がある。この場合補助容量Ｃｓｕｂは保持容量Ｃｓと同じく、その誘電体膜を薄くしても良い。あるいは補助容量Ｃｓｕｂはブートストラップゲインに関与しないので、その誘電体膜の厚みは大きいままでも良い。
【００３６】
図６は、図１及び図２に示した本発明にかかる表示装置に含まれる画素のデバイス構造を示す模式的な断面図である。理解を容易にするため、サンプリングトランジスタＴｒ１と保持容量Ｃｓの部分を表している。図示しないが、これらトランジスタＴｒ１や保持容量Ｃｓの上には、有機ＥＬ発光層をアノード電極とカソード電極で挟んだ積層型の発光素子が配されている。
【００３７】
続いて図６を参照して、サンプリングトランジスタＴｒ１及び保持容量Ｃｓの製造方法を説明する。まずガラス基板４０の上にサンプリングトランジスタＴｒ１のゲート電極４１を形成する。この時同時に保持容量Ｃｓの下側電極４１ａを形成する。この下側電極４１ａは図示しないがドライブトランジスタＴｒｄのソースＳに接続する。具体的なプロセスとしては、スパッタ法などでゲート電極４１及び下側電極４１ａとなるＭｏなどの高融点金属を１００ｎｍ程度成膜する。この高融点金属をリソグラフィー技術とドライエッチングもしくはウェットエッチングで所定の形状にパタニングし、サンプリングトランジスタＴｒ１のゲート電極４１及び保持容量Ｃｓの下側電極４１ａに加工する。
【００３８】
さらにその上に、減圧化学気相成長法（ＬＰ‐ＣＶＤ法）、プラズマＣＶＤ法、スパッタ法などにより、ゲート絶縁膜となるチッ化シリコン膜４２を１００ｎｍ程度成膜する。さらにその上にＬＰ‐ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、ゲート絶縁膜となる酸化シリコン膜４３を同じく１００ｎｍ程度成膜する。ここでドライエッチングあるいはウェットエッチングで、選択的に酸化シリコン膜４３を保持容量Ｃｓの下側電極４１ａの上から除去する。この結果、サンプリングトランジスタＴｒ１のゲート絶縁膜はチッ化シリコン膜４２と酸化シリコン膜４３の二層構造となり、厚みは２００ｎｍ程度である。これに対し保持容量Ｃｓの誘電体膜はチッ化シリコン膜４２のみからなり、その厚みは１００ｎｍ程度である。この様に、ゲート絶縁膜を二層構造とし、保持容量Ｃｓの下側電極４１ａの上から一層のみを選択的に除去することで、誘電体膜を薄膜化することが出来る。但し本発明はこれに限られるものではなく、単層のゲート絶縁膜の厚みの一部を選択的にエッチングすることで、薄膜化しても良い。
【００３９】
さらにゲート絶縁膜及び誘電体膜に重ねて、薄膜トランジスタの活性層となる半導体薄膜４４を例えば４０ｎｍ程度の厚みで堆積する。本例では半導体薄膜４４として非晶質シリコン（アモルファスシリコン）を堆積している。これに代え、比較的粒径の小さい多結晶シリコン（ポリシリコン）を堆積しても良い。堆積した半導体薄膜４４を所定の形状にパタニングして、サンプリングトランジスタＴｒ１の素子領域とする。その際半導体薄膜４４の一部は保持容量Ｃｓの下側電極４１ａの上部まで延設されており保持容量Ｃｓの上側電極４４ａとなる。この後エキシマレーザでパルス状のレーザ光を照射し、非晶質シリコンあるいは比較的粒径の小さな多結晶シリコンからなる半導体薄膜４４を、比較的粒径の大きな多結晶シリコンに転換する。これにより多結晶シリコンの粒径は例えば、３００〜４００ｎｍ程度まで拡大される。続いて所定のマスクを介して多結晶化された半導体薄膜４４に不純物を注入し、ソース領域Ｓ及びドレイン領域Ｄを形成する。マスクにより不純物が注入されなかった部分が、チャネル領域ＣＨとして残される。このチャネル領域ＣＨはほぼゲート電極４１に整合している。図から明らかな様に、サンプリングトランジスタＴｒ１のドレイン領域Ｄはそのまま延設して保持容量Ｃｓの上側電極４４ａとなっている。
【００４０】
この様にして作成されたサンプリングトランジスタＴｒ１及び保持容量Ｃｓを被覆するように、絶縁膜４５を成膜する。例えば酸化シリコンをＣＶＤで３００ｎｍ程度堆積する。この絶縁膜４５にソース領域Ｓ及びドレイン領域Ｄに連通するコンタクトホールをエッチングで開口する。この絶縁膜４５の上にアルミニウムもしくはアルミニウムとシリコンの化合物からなる金属膜を、例えばスパッタ法で５００ｎｍ程度成膜する。成膜した金属を所定のマスクによりパタニングして、サンプリングトランジスタＴｒ１の配線４６Ｓ，４６Ｄに加工する。サンプリングトランジスタＴｒ１のソースＳに接続した配線４６Ｓは、図示しない信号配線につながっている。一方サンプリングトランジスタＴｒ１のドレイン領域Ｄに接続した配線４６Ｄは、図示しないがドライブトランジスタＴｒｄのゲートＧに接続している。
【００４１】
図７は、本発明にかかる表示装置に含まれる画素のデバイス構造の他の例を示す模式的な断面図である。図６に示したデバイス構造は多結晶シリコン薄膜トランジスタを用いているが、本例は非晶質シリコン薄膜トランジスタの例である。まずガラス基板５０上に１％程度のネオジュウムが添加されたアルミニウム（膜厚３００ｎｍ）とその上層のモリブデン（膜厚５０ｎｍ）とのニ層構造の金属からなるゲート電極５１をパタニング形成する。この時同時に保持容量Ｃｓの下側電極５１ａも同じ金属材料でパタニング形成する。
【００４２】
その後プラズマＣＶＤ法により、チッ化シリコン膜５２を約１００ｎｍ程度の膜厚に形成し、引き続き酸化シリコン膜５３を同じく１００ｎｍ程度の膜厚に形成する。これにより、チッ化シリコン膜５２とその上層の酸化シリコン膜５３とからなるニ層構造のゲート絶縁膜を得る。この後酸化シリコン膜５３を保持容量Ｃｓの下側電極５１ａの上から除去し、誘電体膜を薄膜化する。続いて酸化シリコン膜５３の上に、非晶質シリコン（アモルファスシリコン）からなるチャネル層５４を例えば５０ｎｍの膜厚で形成する。このチャネル層５４の形成に引き続き、チャネル層５４内の水素を脱利させるための熱処理を行う。この熱処理に引き続き、チャネル層５４の表面に対して水素化処理を行う。この水素化処理としては水素ガスプラズマにチャネル層５４を晒す水素プラズマ処理が行われる。続いてプラズマＣＶＤ法により、チャネル層５４の上にチッ化シリコンからなる保護ストッパ層５７を２００ｎｍの膜厚に形成する。続いてフォトリソグラフィー工程とエッチング工程を経ることによって、ゲート電極５１の直上のみに保護ストッパ層５７を残すようにパタニングする。
【００４３】
その後パタニングされた保護ストッパ層５７を覆う状態で、チャネル層５４の上にリンを含むｎ型アモルファスシリコン膜５８を約５０ｎｍ程度の膜厚に形成する。その後フォトリソグラフィーとエッチングプロセスを経て、ｎ型アモルファスシリコン膜５８とその下層のチャネル層５４とを島状にパタニングする。続いてｎ型アモルファスシリコン膜５８を覆う状態で、ソース／ドレイン電極膜５６をスパッタ法によって形成する。その後ソース／ドレイン電極膜５６をパタニングすることによって、ソース電極５６Ｓとドレイン電極５６Ｄとを形成する。この時ドレイン電極５６Ｄは保持容量Ｃｓの下側電極５１ａの上部まで延設されており、保持容量Ｃｓの上側電極５６ａとなっている。以上の工程により、保護ストッパ層５７によってチャネル層５４が保護されたアモルファスシリコン薄膜トランジスタＴｒ１が形成される。この薄膜トランジスタＴｒ１は、酸化シリコン膜５３を表面層としたゲート絶縁膜上に、アモルファスシリコンからなるチャネル層５４を備えたボトムゲート型の薄膜トランジスタとなる。このとき同時に保持容量Ｃｓも形成される。図から明らかなように保持容量Ｃｓの誘電体膜の厚みは、サンプリングトランジスタＴｒ１のゲート絶縁膜の厚みよりも薄膜化されている。
【００４４】
図８は、図２及び図３に示した表示装置の駆動方法の他の例を示すタイミングチャートである。図４に示したタイミングチャートと同様の表記を採用して理解を容易にしている。図４に示した駆動方法と異なる点は、本駆動方法が閾電圧補正動作及びブートストラップ動作に加え、移動度補正動作を行っていることである。以下、図８に示した駆動方法を詳細に説明する。当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。
【００４５】
当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。
【００４６】
続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
【００４７】
タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが保持容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、保持容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
【００４８】
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを保持容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて保持容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が保持容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が保持容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。
【００４９】
サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本例では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図４のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。
【００５０】
タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式５のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）２＝ｋμ（Ｖｓｉｇ−ΔＶ）２・・・式５
上記式５において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式５からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式５の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。
【００５１】
最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返される事になる。
【００５２】
図９は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が保持容量Ｃｓに負帰還され、移動度の補正が行われる。
【００５３】
図１０は上述したトランジスタ特性式５をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式５も合わせて示してある。図１０のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。
【００５４】
そこで本実施例では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。先のトランジスタ特性式１から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１０のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
【００５５】
以下上述した移動度補正の数値解析を行う。図９に示したように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式６に示す通りである。
【数１】
2008203656.tif 000003
【００５６】
またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、以下の式７に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。
【数２】
2008203656.tif 000004
【００５７】
式７に式６を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６‐Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式８のように与えられる。
【数３】
2008203656.tif 000005
【００５８】
図９に示した画素回路構成では、発光時に発光素子ＥＬに駆動電流Ｉｄｓが流れ、ドライブトランジスタＴｒｄのソースＳの電位が上昇する。この上昇幅はドライブトランジスタＴｒｄを流れる駆動電流Ｉｄｓに対して、発光素子ＥＬのＩ‐Ｖ特性によって決まる。一方ドライブトランジスタＴｒｄのゲートＧの電位は保持容量Ｃｓを介してソースＳに接続されており、インピーダンスが高い状態になっているので、ソースＳの電位上昇に対してゲートＧの電位も上昇する。ここでドライブトランジスタＴｒｄのゲートＧにはサンプリングトランジスタＴｒ１の拡散容量からなる寄生容量Ｃｐがあり、ソース電位の上昇分ΔＶｓに対して、ゲート電位の上昇分ΔＶｇは、式９で示すように小さくなってしまう。
ΔＶｇ＝ΔＶｓ×Ｃｓ／（Ｃｓ＋Ｃｐ）・・・式９
【００５９】
このΔＶｓとΔＶｇの差分が式８の電圧項に入ってしまう。ここでΔＶｓは発光時のＶｏｌｅｄとドライブトランジスタＴｒｄのＶｔｈによって決まるので、この差分項は以下の式１０のようになる。
【数４】
2008203656.tif 000006
さらに式１０の結果から駆動電流Ｉｄｓは以下の式１１のようになる。
【数５】
2008203656.tif 000007
つまりＶｔｈばらつきがブートストラップゲインによって式１１の右辺に入ってしまい、そのため発光輝度に差が生じてしまう。パネルが高精細化するにつれ、保持容量Ｃｓを十分に取ることが困難になるので、このブートストラップ分のＶｔｈばらつきの割合は大きくなってしまう。そこで本発明は、上述したようにドライブトランジスタＴｒｄのゲートＧとソースＳの間に挿入された保持容量Ｃｓを大きくしている。具体的には誘電体膜を薄膜化している。一方でドライブトランジスタＴｒｄのゲートＧに接続しているサンプリングトランジスタＴｒ１やスイッチングトランジスタＴｒ２はそのゲート絶縁膜を薄膜化しない。これによりブートストラップゲインを向上することが出来、ブートストラップロスによる駆動トランジスタＴｒｄのＶｔｈばらつきに起因する画質低下を抑制し、高いユニフォーミティを得ることが出来る。
【００６０】
本発明にかかる表示装置は、図１１に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００６１】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
【００６２】
図１２は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００６３】
図１３は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００６４】
図１４は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００６５】
図１５は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００６６】
図１６は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００６７】
【図１】本発明にかかる表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置に形成される画素を示す回路図である。
【図３】図２に示した画素回路の動作説明に供する模式図である。
【図４】図２及び図３に示した表示装置の動作説明に供するタイミングチャートである。
【図５】本発明にかかる表示装置の説明に供する模式的な回路図である。
【図６】本発明にかかる表示装置に含まれる画素のデバイス構造を示す断面図である。
【図７】同じくデバイス構造の他の例を示す模式的な断面図である。
【図８】図２及び図３に示した表示装置の動作説明に供する他のタイミングチャートである。
【図９】本発明にかかる表示装置の説明に供する模式図である。
【図１０】同じく本発明にかかる表示装置の説明に供するグラフである。
【図１１】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図１２】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図１３】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図１４】本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図１５】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図１６】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【図１７】従来の画素回路の一例を示す回路図である。
【図１８】発光素子の電流‐電圧特性を示すグラフである。
【符号の説明】
【００６８】
１・・・画素アレイ部、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、４０・・・ガラス基板、４１・・・ゲート電極、４１ａ・・・下側電極、４２・・・酸化シリコン膜、４３・・・チッ化シリコン膜、４４・・・半導体薄膜、４４ａ・・・上側電極、４５・・・絶縁膜、７１・・・第一補正用スキャナ、７２・・・第二補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・第１スイッチングトランジスタ、Ｔｒ３・・・第２スイッチングトランジスタ、Ｔｒ４・・・第３スイッチングトランジスタ、Ｔｒｄ・・・ドライブトランジスタ、Ｃｓ・・・保持容量、ＥＬ・・・発光素子、Ｖｓｓ１・・・第１電源電位、Ｖｓｓ２・・・第２電源電位、Ｖｃｃ・・・第３電源電位、ＷＳ・・・第１走査線、ＡＺ１・・・第２走査線、ＡＺ２・・・第３走査線、ＤＳ・・・第４走査線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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