(57)【要約】【課題】小さい占有面積で急峻な減衰特性を有するフィルタを備える半導体装置を提供する。【解決手段】インダクタ３，４は、シリコン基板９の上方から見た場合に、シリコン基板９の主表面の面内方向に沿って並べられる。インダクタ３，４は、シリコン基板９の上方から見た場合に、主表面の所定の領域ＲＧを囲むように渦巻状に形成される。フィルタ５０には複数のインダクタが含まれるので、急峻な減衰特性を得ることが可能になる。領域ＲＧを囲むようにインダクタ３，４を渦巻状に形成することによって、インダクタ３，４をシリコン基板９の主表面の面内方向に単に並べて配置するよりもインダクタ３，４の占有面積を小さくできる。【選択図】図１
2008263074.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成される絶縁層と、
前記絶縁層を介して前記半導体基板上に形成され、前記半導体基板の上方から見た場合に、前記半導体基板の主表面の面内方向に沿って並べられる第１および第２のインダクタとを備え、
前記第１および第２のインダクタは、前記半導体基板の上方から見た場合に、前記主表面の所定の領域を囲むように渦巻状に形成される、半導体装置。
【請求項２】
前記第１および第２のインダクタは、前記所定の領域内に位置する共通の中心点の周りに配置され、
前記第１のインダクタの直径は、前記第２のインダクタの直径と異なる、請求項１に記載の半導体装置。
【請求項３】
前記所定の領域の形状は、正方形であり、
前記共通の中心点は、前記正方形の中心点である、請求項２に記載の半導体装置。
【請求項４】
前記第１および第２のインダクタの各々は、
前記半導体基板上に積層され、かつ互いに接続された複数の配線を含む、請求項１に記載の半導体装置。
【請求項５】
前記複数の配線のうちの１つの配線の厚みは、他の配線の厚みよりも小さく、
前記１つの配線の幅は、前記他の配線の幅より広い、請求項４に記載の半導体装置。
【請求項６】
前記所定の領域に配置される容量をさらに備える、請求項１に記載の半導体装置。
【請求項７】
前記容量は、複数の容量素子を含み、
前記半導体装置は、
前記複数の容量素子を接続する配線をさらに備え、
前記配線は、前記半導体基板の上方から見た場合に、閉ループを含まないように形成される、請求項６に記載の半導体装置。
【請求項８】
前記半導体装置は、入力端子と出力端子とをさらに備え、
前記第１および第２のインダクタは、前記入力端子と前記出力端子との間に直列に接続され、
前記容量は、前記第１および第２のインダクタの接続点と、接地ノードとの間に接続される、請求項６に記載の半導体装置。
【請求項９】
前記半導体装置は、入力端子と出力端子とをさらに備え、
前記第１のインダクタは、前記入力端子と前記出力端子との間に接続され、
前記第２のインダクタの一方端は、前記出力端子に接続され、
前記容量は、前記第２のインダクタの他方端と接地ノードとの間に接続される、請求項６に記載の半導体装置。
【請求項１０】
前記半導体装置は、
前記絶縁層内において、前記半導体基板と前記第１のインダクタとの間、および、前記半導体基板と前記第２のインダクタとの間に設けられ、基準電位と接続されるシールド部をさらに備え、
前記シールド部は、
前記第１および第２のインダクタを構成する配線と直交する複数の配線を含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体基板上に形成されたインダクタを備える半導体装置に関する。
【背景技術】
【０００２】
携帯端末およびその基地局などの通信機器は、より小型であり、かつ高性能であることが求められている。そのため、これらの通信機器に組み込まれる装置（例えば高周波デバイス）の小型化および高性能化が進められている。
【０００３】
携帯端末などの通信機器では、送信周波数帯としてＧＨｚ帯が多く用いられている。近年ではＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの微細化技術の進展によってシリコン基板に形成されたトランジスタの動作周波数が高くなり、ＧＨｚ帯の信号を処理する半導体装置をシリコン基板に作ることが可能になっている。このため、従来からシリコン基板上に作成されていたデジタル回路と、信号の送受信のためのアナログ回路とを１つのシリコン基板上に作ることが可能になっている。この結果、半導体装置を小さく安価に製造することができる。
【０００４】
送信用アナログ回路は、高パワーの信号を出力するためのパワーアンプと、その後段に設けられ、不要周波数成分を除去するためのフィルタとを含む。一般に、これらの回路は受動素子であるインダクタを含む。ＧＨｚ帯の信号を扱うアナログ回路に含まれるインダクタの直径はたとえば数１０μｍ〜数１００μｍであり、トランジスタなどの能動素子に比べてインダクタの占有面積は大きい。したがって、アナログ回路を備えた半導体装置を小型化するためにはインダクタを小さくすることが有効である。
【０００５】
インダクタの設計課題としてＱ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）を高くすることが挙げられる。しかし、パワーアンプやその後段に設けられるフィルタに含まれるインダクタのＱ値を高くすると、そのインダクタには大きな電流が流れる。インダクタに大電流が流れると、インダクタの配線を流れる電子によって配線中の金属原子が移動する。これにより配線の欠陥が誘起されてエレクトロマイグレーション(断線)が発生する。よって、Ｑ値を高くするだけでなくエレクトロマイグレーションを防ぐこともインダクタにとっての課題となる。
【０００６】
上述の課題を解決するために、たとえばＣＭＯＳ技術の１つである多層配線技術を利用したインダクタが提案されている。このインダクタは、シリコン基板上の層間絶縁膜中に形成された複数の金属配線層のパターンをヴィアホールにより接続した配線を含む（特許文献１参照）。インダクタの他の従来例としては、厚い金属配線層を用いて形成されたインダクタがある（たとえば特許文献２参照）。
【特許文献１】特開２０００−１２４４０３号公報（４頁［００１９］、図１）
【特許文献２】特開平１０−２７０２４８号公報（３頁［００１１］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
パワーアンプの後段に設けられるフィルタにおいて、禁止帯域で急峻な減衰特性を得るためにはフィルタの次数を高くする必要がある。特許文献１や特許文献２に開示されたインダクタを含むフィルタにおいてフィルタの次数を高くするためには、複数のインダクタを並べて配置する必要がある。これによりフィルタの占有面積が大きくなるので半導体装置の小型化が困難になる。
【０００８】
さらに、パワーアンプの後段に設けられるフィルタには電流が多く流れる。複数のインダクタを備えるフィルタでは、インダクタ間の相互インダクタンスによってインダクタ本来の特性を得ることができなくなるために、フィルタの特性が設計値と異なるという問題が生じる。すなわち、複数のインダクタの配置に応じてフィルタの特性が変化するという問題がある。
【０００９】
この問題を解決するために、インダクタ間の距離を大きくすることによってインダクタ間の電磁結合を弱めることが考えられる。インダクタ間の電磁結合を弱めることでインダクタ単体の特性を得ることができるので、フィルタの特性を設計値に近づけることができる。しかしフィルタの占有面積が大きくなるため半導体装置の小型化が困難になる。
【００１０】
本発明は、上記のような問題点を解決するためになされたものであり、その目的は、小さい占有面積で急峻な減衰特性を有するフィルタを備える半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は要約すれば、半導体装置であって、半導体基板と、半導体基板上に形成される絶縁層と、第１および第２のインダクタとを備える。第１および第２のインダクタは、絶縁層を介して半導体基板上に形成され、半導体基板の上方から見た場合に、半導体基板の主表面の面内方向に沿って並べられる。第１および第２のインダクタは、半導体基板の上方から見た場合に、主表面の所定の領域を囲むように渦巻状に形成される。
【発明の効果】
【００１２】
本発明によれば、占有面積を小さくしつつ急峻な減衰特性を有するフィルタを実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１４】
［実施の形態１］
図１は、本発明の実施の形態１による半導体装置の要部を示す透過平面図である。なお図１は、半導体基板の上方から半導体装置を見た図である。
【００１５】
図１を参照して、この半導体装置では、シリコン基板９の表面に、図示しない絶縁膜（絶縁層）を介してフィルタ５０が形成されている。半導体基板はシリコン基板に限定されず、たとえばＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板等でもよい。
【００１６】
図２は、図１に示すフィルタ５０の等価回路図である。図２および図１を参照して、フィルタ５０は、入力端子１と、出力端子２と、インダクタ３（第１のインダクタ）と、インダクタ４（第２のインダクタ）と、容量５，６とを備える。図１においてインダクタ３を実線Ａで示し、インダクタ４を破線Ｂで示す。
【００１７】
インダクタ３，４はシリコン基板９の主表面の面内方向に沿って並べられ、シリコン基板９の主表面の領域ＲＧを囲むように渦巻状に形成される。インダクタ３，４は入力端子１と出力端子との間に直列接続される。パワーアンプ（図１，２に示さず）から出力された高周波信号は入力端子１に入力されて、インダクタ３，４を通り、出力端子２から出力される。
【００１８】
容量５は、インダクタ３，４の中央部、すなわち領域ＲＧに配置される。これによりフィルタの占有面積を小さくすることができる。容量５の上部電極は、インダクタ３とインダクタ４との接続点（ノードＮ１）に接続され、容量５の下部電極は接地ノード７に接続される。容量５はノードＮ１と接地ノード７との間に並列に接続された複数の容量素子５１を含む。容量６の上部電極はインダクタ４の終端部に接続され、容量６の下部電極は接地ノード８に接続される。
【００１９】
すなわち図２に示されるようにフィルタ５０は２次のローパスフィルタである。フィルタ５０には複数のインダクタが含まれるので、急峻な減衰特性を得ることが可能になる。
【００２０】
図３は、インダクタ３，４の構成を説明するための図である。図３を参照して、領域ＲＧは正方形であり、点Ｏは領域ＲＧの中心点である。インダクタ３（実線Ａで示す）とインダクタ４（破線Ｂで示す）とは、ともに点Ｏを中心として領域ＲＧに沿って渦巻状に形成される。インダクタ３の巻き数は１であり、インダクタ４の巻き数は１．５である。インダクタ３の配線とインダクタ４の配線との間隔Ｓは一定値である。点Ｏからインダクタ３の各配線までの距離と、点Ｏからインダクタ４の各配線までの距離とは互いに等しくなる。
【００２１】
インダクタ３とインダクタ４とでは巻き方向が互いに逆である。インダクタ３は時計方向に回転するに従って点Ｏに近づくのに対し、インダクタ４は反時計方向に回転するに従って点Ｏに近づく。
【００２２】
インダクタの直径は、インダクタの中心である点Ｏとその最外郭配線の中心線（正方形の１辺）との間の距離で定義される。インダクタ３の距離はＤ１であり、インダクタ３の距離はＤ２である。なおＤ１＜Ｄ２である。
【００２３】
領域ＲＧを囲むようにインダクタ３，４を渦巻状に形成することによって、これらのインダクタをシリコン基板の主表面の面内方向に単に並べて配置するよりもインダクタの占有面積を小さくできる。特に、インダクタ３，４は同心上に配置され、かつ、インダクタ３の直径とインダクタ４の直径とが異なるので、インダクタの占有面積をより小さくすることができる。このようにインダクタ３，４を配置することでインダクタ３，４により３ポートのインダクタが構成される。後述するように３ポートのインダクタをフィルタに用いることによって、フィルタの特性を設計値にあわせることができる。
【００２４】
領域ＲＧを囲むようにインダクタ３，４を渦巻状に形成する方法としては、シリコン基板９の主表面に垂直な方向にインダクタ３，４を積み上げる方法も考えられる。しかしながらこの場合には、配線層の数が増えるため配線層を形成するためのコストが上昇する。また、下層側のインダクタが半導体基板表面に近づくため、導電性の基板（たとえばシリコン基板）の上方にインダクタを形成した場合にはインダクタのＱ値が低下することも起こる。本実施の形態ではインダクタ３，４はシリコン基板９の表面からの高さが同じになるように配置されているため、このような問題を防ぐことができる。
【００２５】
図４は、図１におけるＩＶ−ＩＶ断面図である。図５は、図１におけるＶ−Ｖ断面図である。図１、図４および図５を参照して、４つの金属配線層は絶縁膜により互いに絶縁され、フィルタ５０はこれら４つの金属配線層を用いたＣＭＯＳプロセスで作製される。
【００２６】
実施の形態１では、下層の配線層から上層の配線層にかけて、第１配線層、第２配線層、第３配線層、および第４配線層がある。第１から第４の配線層には配線１１〜１４がそれぞれ形成される。配線１１〜１３の厚みは同じであるが、最上層の配線である配線１４は他の金属配線層の配線よりも厚い。
【００２７】
なお通常は防湿や半導体装置の表面の保護のために、配線１４の上にパッシベーション膜が形成される。ただし図が煩雑になるのを防ぐために、図１，３，４にはパッシベーション膜を示していない（以後の図においても同様である）。
【００２８】
インダクタ３，４は主として、配線１２と配線１３とをヴィアホール１６で接続した配線、および、配線１３と配線１４とをヴィアホール１７で接続した配線により形成される。シリコン基板９の上方から見た場合には、インダクタ３（４）において配線１２で形成されたインダクタと、配線１３で形成されたインダクタと、配線１４で形成されたインダクタとは重なり合う。
【００２９】
図５に示されるように、配線１３により形成されるインダクタの配線幅は、配線１２により形成されるインダクタの配線幅、および配線１４により形成されるインダクタの配線幅のいずれよりも広い。一方、配線１３により形成されるインダクタの配線の間隔は、配線１２により形成されるインダクタの配線の間隔、および配線１４により形成されるインダクタの配線の間隔のいずれよりも狭い。実施の形態１では、各金属配線の配線について、配線厚さを配線幅で割った値（アスペクト比）は１以下である。
【００３０】
また、図１に示されるように、インダクタ３とインダクタ４とが交差する部分では配線１２と配線１３を用いて各インダクタの配線が形成される。この部分は１層の金属配線であるため、他の部分に比べ配線の幅を広くすることで電流容量を大きくしている。
【００３１】
容量５（複数の容量素子５１）および容量６は配線１１と、配線１２と、配線１１，１２間に挿入された誘電体膜１５とにより形成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量である。配線１２によりＭＩＭ容量の上部電極が形成され、配線１１によりＭＩＭ容量の下部電極が形成される。容量５の下部電極を構成する配線１１の一部が接地ノード７となる。容量６の下部電極を構成する配線１１の一部が接地ノード８となる。
【００３２】
本実施の形態では、インダクタの占有面積を小さくしつつ、所望の特性を持つフィルタを得ることができる。この点についてより詳細に説明する。
【００３３】
図６は、インダクタ３およびインダクタ４の等価回路を示す図である。この等価回路は、シリコン基板上に作製されたインダクタ（２ポート）の等価回路を示すためによく用いられるものである。
【００３４】
図６においてＬｓはインダクタ３のインダクタンス、Ｒｓはインダクタ３の抵抗値、Ｃｓは入力端子１および出力端子２間の容量値である。Ｃｏｘ１，Ｃｏｘ２はそれぞれ入力端子１および出力端子２に付随する容量値（層間絶縁膜の容量値）である。Ｃｓｉ１，Ｃｓｉ２はそれぞれ入力端子１および出力端子２に付随するシリコン基板容量値、Ｒｓｉ１，Ｒｓｉ２はそれぞれ入力端子１および出力端子２に付随するシリコン基板抵抗値である。通常ではインダクタの等価回路を導出するためには２ポートのインダクタンス素子の高周波評価を行なって図６のモデルに示した各パラメータを抽出する。
【００３５】
図７は、図２に示すフィルタ５０に２ポートのインダクタを適用した場合の等価回路図である。図７を参照して、インダクタンスＬ１は、インダクタ３のインダクタンスであり、インダクタンスＬ２は、インダクタ４のインダクタンスである。インダクタンスＬ１，Ｌ２はインダクタンス素子の高周波評価により求めることができるため、インダクタンスＬ１，Ｌ２をフィルタ５０の設計に反映させることができる。ただし、インダクタ３，４間の相互インダクタンス（結合定数をｋとするとｋ×（Ｌ１×Ｌ２）1/2)については、インダクタンス素子単体での高周波評価では明らかにすることができない。
【００３６】
さらに、２ポートのインダクタを用いた場合、容量５の上部電極はインダクタ３およびインダクタ４に接続され、容量５の下部電極は接地ノードに短絡される。容量５の上部電極をインダクタ３およびインダクタ４に接続するためには配線２０を引き回す必要がある。配線２０の抵抗成分およびインダクタンス成分は、フィルタのレイアウトに起因して変化するが、配線２０が長くなると抵抗成分およびインダクタンス成分が高周波領域において無視できなくなる。
【００３７】
これらのパラメータが存在するために、２ポートのインダクタを用いた場合にはフィルタの設計値とフィルタの測定値とを一致させることが困難になる。つまり、フィルタの次数を高くしようとして複数のインダクタ（２ポート）を単に並べただけではフィルタの特性を設計値とおりとすることは困難である。
【００３８】
図８は、図２に示すフィルタ５０に３ポートのインダクタを適用した場合の等価回路図である。図８を参照して、インダクタＬＡは３ポートのインダクタであり、インダクタ３およびインダクタ４を等価的に示すものである。２ポートのインダクタに比べてインダクタＬＡでは、配線２０の引き回しが生じないので、配線２０に起因する寄生抵抗および寄生インダクタンスが存在しない。つまり、３ポートのインダクタでは、レイアウトに起因して変化するパラメータが存在しないので、フィルタの設計値と測定値とを一致させることが容易になる。
【００３９】
３ポートのインダクタの等価回路の導出は、３ポートの素子による評価でも可能であり、容量５，６を外し、容量５に代えてポートに接地電位を接続した素子でも評価することができる。
【００４０】
以上のように、本実施の形態では、インダクタのレイアウトに起因するパラメータ（配線２０の寄生抵抗あるいは寄生インダクタンス）を除いたり、インダクタのレイアウトに起因するパラメータ（相互インダクタンス）を含めたりしてフィルタを設計することができる。よって、所望の特性を有するフィルタを実現できる。
【００４１】
さらに、実施の形態１では、配線１３で形成されるインダクタの配線間隔を配線１２（１４）で形成されるインダクタの配線よりも狭くすることによって、インダクタの配線間での磁力線を密にすることができる。これによりインダクタの直径を小さくしながらインダクタンス値を大きくすることができる。すなわち、同じインダクタンス値を得るために必要なインダクタの面積を小さくすることができる。
【００４２】
さらに、実施の形態１では配線１２〜１４を相互に接続してインダクタ３（４）を形成するのでインダクタ３（４）の抵抗成分を小さくすることができる。これによりインダクタ３（４）のＱ値を高くすることができる。特に、３ＧＨｚ以下の帯域でフィルタを使用する場合には、これらの配線を積層することによって、インダクタの配線のエレクトロマイグレーション耐性を向上させることができるとともに、Ｑ値の低周波領域での傾きを大きくすることができる。この結果、Ｑ値を高くすることができる。
【００４３】
さらに、配線１３以外の配線（実施の形態１では配線１２および配線１４）で形成されるインダクタにおいて、配線の線幅を配線１３より狭くし、かつ、配線の間隔を配線１３により形成されるインダクタの配線間隔より広くすることによって、インダクタの配線間の容量成分を小さくすることができる。これにより配線間の容量結合を小さくすることができるので、入力端子に入力された高周波信号が容量結合により出力端子に漏れることを防ぐことができる。この結果、急峻な減衰特性を持つフィルタを得ることができる。
【００４４】
さらに、各金属配線層で形成される配線のアスペクト比が１以下であるので、エッチング処理によってインダクタを容易に形成できる。特に、メッキ法やリフトオフ法により配線を形成する場合にアスペクト比が１以下の配線を容易に形成することができる。
【００４５】
さらに、実施の形態１では薄くて幅の広い配線１３の上層に、配線１３よりも厚く、かつ、幅の狭い配線１４を用いてインダクタが形成される。これによりマスクのアライメントずれの許容値を大きくすることが可能になる。なお、ヴィアホール１７を用いずに配線１３で形成したインダクタに配線１４を直接積層する場合においても同様である。
【００４６】
なお、実施の形態１では、最上層の金属配線層である配線１４が最も厚いが、どの金属配線層の配線が最も厚いかは特に限定されるものではない。また、インダクタを構成する金属配線層の数は３層に限定されるものではない。
【００４７】
さらに、実施の形態１では、容量５は複数の容量素子５１を含み、複数の容量素子５１の上部電極同士をつなぐ配線、および下部電極同士をつなぐ配線がともに閉ループを含まないように形成される。これにより容量５の電極において磁場を打ち消す方向に流れる電流を小さくすることができる。
【００４８】
図９に示すように、容量素子５１の上部電極をすべて配線１２により接続した場合には、閉ループが形成される。インダクタ３，４に矢印の向きに電流が流れた場合、紙面の裏から表への向き（第１の金属配線層から第４の金属配線層に向かう向き）に磁場が発生する。しかしながら図９に示すように容量５の上部電極が接続された場合、配線１２に電流が流れると、インダクタにより発生した磁場を打ち消す向きに磁場が発生する。この結果、インダクタ３，４のインダクタンスおよびＱ値が低下する。
【００４９】
実施の形態１では、配線１２が閉ループを含まないため、配線１２に電流が流れてもインダクタ３，４により発生した磁界を打ち消す磁場が生じない。よって磁束密度の減少を防ぐことができるのでインダクタンスおよびＱ値の低下を防止することができる。
【００５０】
なお、実施の形態１では、容量５，６は、配線１１と、配線１２とで誘電体膜１５を挟んで構成される。ただし４つの金属配線層のいずれの２つの層の配線を用いて容量を構成しても、その配線が閉ループを含まなければ上述の効果が得られる。また、ＭＩＭ容量以外の容量としてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）容量や拡散層を用いた容量でも同様の効果が得られる。
【００５１】
さらに容量５は複数の容量素子５１を含むので、配線パターンのマスクを変更することによって、配線工程のみで容量５の容量値を変更することが可能である。
【００５２】
［実施の形態２］
図１０は、本発明の実施の形態２による半導体装置の要部を示す透過平面図である。図１０、および図１を参照して、フィルタ５０Ａは、インダクタ４の終端部と出力端子２とを接続する接続部２１、および、シールド２２をさらに備える点でフィルタ５０と異なる。シールド２２は、インダクタ３とシリコン基板９との間およびインダクタ４とシリコン基板９との間に配置される。なお図１０では、図１と同様にインダクタ３を実線Ａで示し、インダクタ４を破線Ｂで示す。
【００５３】
実施の形態２ではインダクタ３の終端部は容量５とインダクタ４の始端部とに共通に接続される。インダクタ４の終端部は接続部２１を介して出力端子２に接続されるだけでなく、容量６にも接続される。容量６は、複数の容量素子６１を含む。
【００５４】
図１１は、シールド２２の透過平面図である。図１１を参照してシールド２２は、複数の短冊形状の配線から構成されている。短冊形状の配線はインダクタ３，４の巻き方向と直交する方向に配置される。短冊形状の配線はグランド（接地ノード）に電気的に接続される。
【００５５】
図１２は、図１０に示すフィルタ５０Ａの等価回路図である。図１２および図２を参照して、フィルタ５０Ａは、容量５の一方端および容量６の一方端がシールド２２に接続される点、容量６が出力端子２とシールド２２との間に並列に接続される複数の容量素子６１を含む点でフィルタ５０と異なる。フィルタ５０Ａの他の部分の構成はフィルタ５０と同様である。すなわちフィルタ５０Ａは２次のローパスフィルタである。
【００５６】
図１３は、図１０のフィルタ５０Ａにおけるインダクタ３，４の構成を説明するための図である。図１３を参照して、領域ＲＧ１はシリコン基板９の主表面上の領域であり、点Ｏは領域ＲＧ１の中心点である。領域ＲＧ１の形状は長方形である。インダクタ３，４は点Ｏを中心として、領域ＲＧ１に沿って渦を巻くように形成される。
【００５７】
実施の形態２ではインダクタ３，４はともに時計方向に回転するに従って点Ｏに近づく。インダクタ３の巻き数は１であり、インダクタ４の巻き数は１．５である。また、インダクタ３の直径をＤ１、インダクタ４の直径をＤ２とすると、Ｄ１＜Ｄ２である。実施の形態２では実施の形態１と同様に、複数の渦巻状のインダクタを所定の領域を囲むように（より特定的には同心上に）配置することによってインダクタの占有面積を小さくすることができる。
【００５８】
図１４は、図１０におけるＸＩＶ−ＸＩＶ断面図である。図１５は、図１０におけるＸＶ−ＸＶ断面図である。図１０、図１４および図１５を参照して、インダクタ３，４は主として、配線１３と配線１４とをヴィアホール１７で接続した配線により形成される。実施の形態１と同様に、配線１３により形成されるインダクタの線幅は配線１４により形成されるインダクタの線幅より広く、配線１３により形成されるインダクタの配線間隔は配線１４により形成されるインダクタの配線間隔よりも狭い。各金属配線層の配線パターンのアスペクト比は、実施の形態１と同様に１以下である。
【００５９】
インダクタ４と出力端子２とを接続する接続部２１は、配線１１と、配線１２と、配線１１，１２を接続するヴィアホール１９とを含む。接続部２１の構成は図１４に示す構成に限定されるものではなく、インダクタ４に流れ得る電流量に応じて適切に定めることができる。
【００６０】
入力端子１は、配線１３と、配線１４と、配線１３，１４を接続するヴィアホール１７とを含む。出力端子２は、配線１３と、配線１４と、配線１３，１４を接続するヴィアホール１７と、接続部２１と配線１３と接続するヴィアホールとを含む。
【００６１】
図１０に示されるように、容量５（複数の容量素子５１）および容量６（複数の容量素子６１）はインダクタ３，４の中央部（図１３に示す領域ＲＧ１）に配置される。容量５（６）の上部電極同士を接続する配線および下部電極同士を接続する配線は、閉ループを含まないように形成される。
【００６２】
容量５，６の各々の下部電極は、配線１１により形成されたシールド２２に接続される。図１４，図１５に示されるように、容量素子５１および容量素子６１は、配線１２と配線１１との間に誘電体膜１５を挟むことで形成されるＭＩＭ容量である。
【００６３】
シールド２２はインダクタ３および４からシリコン基板９へ流れ込む誘導電流を抑制する。また、シールド２２の短冊状の配線は、インダクタ３，４の巻き方向と直交するように形成されるためシールド２２自体に生じる誘導電流を抑制できる。この結果、シリコン基板９での損失やシリコン基板９において磁場を打ち消す方向に流れる電流を防止することができるので、インダクタのＱ値を高くすることができる。これにより実施の形態２によれば、実施の形態１よりも急峻な減衰特性を持つフィルタを得ることができる。
【００６４】
［実施の形態３］
図１６は、本発明の実施の形態３による半導体装置の要部を示す透過平面図である。図１７は、図１６のフィルタ５０Ｂの等価回路図である。図１６および図１７を参照して、フィルタ５０Ｂは、入力端子１と、出力端子２と、インダクタ３と、インダクタ４と、接続部２１と、容量２５とを備える。実施の形態１，２と同様にインダクタ３を実線Ａで示し、インダクタ４を破線Ｂで示す。インダクタ３とインダクタ４とはともに、点Ｏを中心とする正方形（領域ＲＧ）を囲むように渦巻状に形成される。インダクタ３とインダクタ４とでは渦を巻く方向が逆である。
【００６５】
接続部２１は、インダクタ３の終端部と出力端子２とを接続するとともに、インダクタ３の終端部とインダクタ４の始端部とを接続する。インダクタ４の終端部は容量２５の上部電極に接続される。容量２５の下部電極は図示しないグランドに接続される。すなわち図１７に示すように、フィルタ５０Ｂは、誘導Ｍ型フィルタである。誘導Ｍ型フィルタは、遮断周波数付近の不要周波数成分の除去と通過域でのインピーダンス整合とに優れている。
【００６６】
誘導Ｍ型フィルタでは、遮断周波数とインピーダンスと減衰極とによってインダクタンスおよび容量値が決定される。ただし実施の形態３では、構成を簡単にするためインダクタ３の直径Ｄ１とインダクタ４の直径Ｄ２とは等しく、かつ、インダクタ３，４の巻き数はともに１．５である。
【００６７】
図１８は、図１６におけるＸＶＩＩＩ−ＸＶＩＩＩ断面図である。図１９は、図１６におけるＸＩＸ−ＸＩＸ断面図である。図１６、図１８および図１９を参照して、インダクタ３，４は主として、配線１２と配線１３とをヴィアホール１６により接続した配線および、配線１３と配線１４とをヴィアホール１７により接続した配線により形成される。インダクタ３とインダクタ４との交差する部分の構造は実施の形態１と同様である。また、各金属配線層における配線パターンのアスペクト比は実施の形態１，２と同様に１以下である。
【００６８】
実施の形態３によれば、実施の形態１と同様に、複数の渦巻状のインダクタを所定の領域を囲むように（より特定的には同心上に）配置することによって、インダクタの占有面積を小さくすることができる。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１による半導体装置の要部を示す透過平面図である。
【図２】図１に示すフィルタ５０の等価回路図である。
【図３】インダクタ３，４の構成を説明するための図である。
【図４】図１におけるＩＶ−ＩＶ断面図である。
【図５】図１におけるＶ−Ｖ断面図である。
【図６】インダクタ３およびインダクタ４の等価回路を示す図である。
【図７】図２に示すフィルタ５０に２ポートのインダクタを適用した場合の等価回路図である。
【図８】図２に示すフィルタ５０に３ポートのインダクタを適用した場合の等価回路図である。
【図９】容量素子５１の上部電極に閉ループが形成された場合の問題点を説明する図である。
【図１０】本発明の実施の形態２による半導体装置の要部を示す透過平面図である。
【図１１】シールド２２の透過平面図である。
【図１２】図１０に示すフィルタ５０Ａの等価回路図である。
【図１３】図１０のフィルタ５０Ａにおけるインダクタ３，４の構成を説明するための図である。
【図１４】図１０におけるＸＩＶ−ＸＩＶ断面図である。
【図１５】図１０におけるＸＶ−ＸＶ断面図である。
【図１６】本発明の実施の形態３による半導体装置の要部を示す透過平面図である。
【図１７】図１６のフィルタ５０Ｂの等価回路図である。
【図１８】図１６におけるＸＶＩＩＩ−ＸＶＩＩＩ断面図である。
【図１９】図１６におけるＸＩＸ−ＸＩＸ断面図である。
【符号の説明】
【００７１】
１  入力端子、２  出力端子、３，４，ＬＡ  インダクタ、５，６，２５  容量、７，８  接地ノード、９  シリコン基板、１０  絶縁膜、１１〜１４，２０  配線、１５  誘電体膜、１６，１７，１９  ヴィアホール、２１  接続部、２２  シールド、５０，５０Ａ，５０Ｂ  フィルタ、５１，６１  容量素子、Ｎ１  ノード、Ｏ  点、Ｓ  間隔、ＲＧ，ＲＧ１  領域。
【図１】
2008263074.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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