(57)【要約】【課題】パッケージ段階のＢＩテストを実施する前に、ウェハー段階においてメモリーデバイスのワード線不良をテストする方法を提供し、不良ＷＬ修理を可能にする。【解決手段】メモリーデバイスのワード線不良をテストする方法を提供するものであって、メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が：ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンまたはオフとすること；および前記ワード線ドライバーの駆動能力を低減することを含むものである。【選択図】図７
2008305455.tif 000002
【特許請求の範囲】
【請求項１】
メモリーデバイスのワード線不良をテストする方法であって、
前記メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が：
ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンとすること；および
前記ワード線ドライバーの駆動能力を低減すること
を含むものであるメモリーデバイスのワード線不良をテストする方法。
【請求項２】
前記ワード線の前記先決定電圧レベルが、Ｖｐｐである請求項１記載の方法。
【請求項３】
前記ワード線ドライバーの前記駆動能力を低減するための先決定タイミングが、内部遅延回路により制御されるものである請求項１記載の方法。
【請求項４】
前記方法が、前記メモリーデバイスのパッケージ段階の前に実行されるものである請求項１記載の方法。
【請求項５】
メモリーデバイスのワード線不良をテストする方法であって、
前記メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が：
ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオフとすること；および
前記ワード線ドライバーの駆動能力を低減すること
を含むものであるメモリーデバイスのワード線不良をテストする方法。
【請求項６】
前記ワード線の前記先決定電圧レベルが、Ｖｓｓである請求項５記載の方法。
【請求項７】
前記ワード線ドライバーの前記駆動能力を低減するための先決定タイミングが、内部遅延回路により制御されるものである請求項５記載の方法。
【請求項８】
前記方法が、前記メモリーデバイスのパッケージ段階の前に実行されるものである請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリーデバイスに関し、特に、パッケージ段階の前にメモリーデバイスのワード線不良をテストする（testing a ward line failure）方法に関する。
【背景技術】
【０００２】
メモリーデバイスは、様々な種類の電子機器に広く使用されている。メモリーデバイスの主要部分は、通常、メモリーセルアレイと、前記メモリーセルアレイを駆動ならびに制御するための関連回路を含んでいる。メモリーセルは、図１Ａに示したような基本的な１Ｔ１Ｃ（one transistor and one capacitor）構造にすることができる。図１Ａにおいて、トランジスターのゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがキャパシターに接続される。ワード線が読み出しのために活性化される（activated）ので、トランジスターＴがオンとなり、キャパシターＣに蓄積されたデータがストレージノードＳＮ・トランジスターＴを経てビット線へ伝送される。
【０００３】
製造工程またはその他の幾つかの状況において、図１Ｂに示すように、それにより生じる微粒子またはエッチング残留物がワード線ＷＬおよびビット線ＢＬ間に短絡回路（short circuit）を引き起こす、即ち小さな電気抵抗がワード線ＷＬおよびビット線ＢＬ間に生成される。ワード線ＷＬおよびビット線ＢＬは、もはや絶縁されず、これがメモリーセルの読み出しにおいて機能不全を引き起こす。以下、読み出し操作および短絡回路がメモリー操作にいかに影響を及ぼすか更に検討する。
【０００４】
図２は、メモリーセルおよびその対応するセンス増幅器ＳＡ、そのうち１セルが２つのビット線ＢＬ，ＢＬに対応する概略構造を示すものである。センス増幅器ＳＡは、交互結合のＮチャネルおよびＰチャネルトランジスターを含むことができる。ビット線ＢＬ，ＢＬ間の小さい電圧レベル差をセンス増幅器により増幅することができるので、メモリーセルに蓄積されたデータが読み出される。
【０００５】
図３は、正常メモリーセルを読むための能動サイクルでの概略波形を示すものである。この場合、メモリーセルに対応するワード線およびビット線は、図１Ａと同じく短絡していない。図３は、低い電圧レベルのデータを如何に読むかを説明するものである。先ず、スタンバイ期間において、ビット線ＢＬ，ＢＬの電圧レベルは、ＢＬプリチャージおよび等化回路により１／２Ｖｃｃにある。一方、ワード線ＷＬは、低い電圧レベル（Ｖｓｓ）にある。ＡＣＴコマンドが入力される時、ワード線ＷＬが活性化、即ち選択されるとともに、高い電圧レベルＶｐｐとなる。そして、キャパシターＣ（低い）に蓄積されたセルデータがＢＬへ読み出される（伝送される）。これがビット線ＢＬを少し低くするとともに、ビット線ＢＬがその電圧レベル（１／２Ｖｃｃ）をキープする。次に、センス増幅器ＳＡがビット線ＢＬ，ＢＬ間の小さい差を増幅する。この場合、ビット線ＢＬが低い電圧レベル（Ｖｓｓ）となり、ビット線ＢＬが高い電圧レベル（Ｖｐｐ）となる。次の読み周期（図示せず）において、ビット線ＢＬ上の低い電圧レベルがＩ／Ｏラインおよびバスラインを介して低い（Ｌ）として正確に読み出され出力となる。
【０００６】
図４は、異常なメモリーセルを読むための概略的な波形を示すものである。この場合、ワード線とビット線とが図１Ｂのように短絡している。これにより低いレベルのデータが高いレベルのデータとして不正確に読み出される。図４は、異常なワード線が選択されていることを説明するものである。ワード線ＷＬが活性化される前に（即ちスタンバイ期間において）、ビット線ＢＬ，ＢＬの電圧レベルは、同じになるが図３の正常なＢＬレベル（１／２Ｖｃｃ）よりも低い。スタンバイ期間において、ワード線ＷＬは、低い電圧レベルにあるとともに、ワード線とビット線ＢＬとが短絡している。これによりビット線ＢＬ，ＢＬの電圧レベルが低くなる。ビット線ＢＬ，ＢＬの降下した電圧レベルは、ワード線およびビット線間の電気抵抗に依存している。
【０００７】
ワード線が活性化（選択）される時、メモリーセルの低いレベルのデータがＢＬへ読み出される。これによりビット線のレベルが少し低くなる。ワード線およびビット線間の短絡回路によって、ビット線の電圧レベルがワード線電圧（Ｖｐｐ）により引き上げられ、一方、ビット線ＢＬがスタンバイ期間においてその電圧レベルをキープする。短絡回路によって、ワード線ＷＬの電圧レベルも引き下げられるが、電圧降下は、ＷＬドライバーの強力な駆動能力のために少しだけである。次に、センス増幅器ＳＡが活性化されるとともに、ビット線ＢＬ，ＢＬ間の電圧差が増幅される。この場合、ビット線ＢＬの電圧レベルがＶｃｃに接近し、ビット線ＢＬがＶｓｓに接近する。言い換えれば、メモリーセルのデータが低いものとして読み出されなければならないのに、高いものとして不正確に読み出される。
【０００８】
以下に述べるのは、ＷＬがそのＢＬに短絡したメモリーセルでの能動操作の場合である。しかしながら、同一ＢＬ上の他のメモリーセルであるが正常なＷＬに接続されたものは、異なるモードで不良となる。これらのデータは、ＢＬが活性化されていない短絡したＷＬに接続されているため、常に低いレベルとして読み出される。従って、それらの不良モードは、図５に示すような、ハイ・ツー・ロウ（High-to-low = H->L）エラーである。
【０００９】
図５は、正常なＷＬに接続されているが異常なＢＬ上のセルのＷＬおよびＢＬの波形を示すものである。この場合、高い電圧レベルを有するデータ（Ｈ）がメモリーセルに蓄積されていることを示している。ＷＬが活性化（選択）される時、セルに蓄積された高いレベルを有するデータがＢＬへ読み出される。これによりＢＬの電圧レベルが少し高くなる。しかしながら、ＢＬは、選択されていないＷＬと短絡している。それは、ＷＬが低い電圧レベルにありＢＬの電圧レベルを低いものに引き下げると同時に、ＢＬがスタンバイ期間においてその電圧レベルをキープしていることを意味している。
【００１０】
次に、センス増幅器ＳＡが活性化して、ＢＬおよびＢＬ間の電圧差が増幅される。そして、ＢＬが電圧レベルＶｓｓに接近するとともにＢＬが電圧レベルＶｃｃに接近する。正常な場合、メモリーセルが高いレベルとして読まれなければならないが、この場合、メモリーセルがＢＬへ低いレベルとして不正確に読み出される。従って、このメモリーセルは、次の読みサイクル（図示せず）で「不良」（ハイ・ツー・ロウ（ H->L）不良）と決定される。
【００１１】
図６は、ＷＬ−ＢＬが短絡したメモリーセルと他のセルとの関係を示すものである。図６において、ＷＬ−ＢＬ短絡を有するセルが図４に示すL->H不良となり、ＢＬ上の他のセルが図５のようなH->L不良となる。ＢＬ上の全てのセルは、非選択のＷＬにより異常なＢＬの電圧レベルが低くなるので、容易にL->H不良となる。従って、ＢＬ上のセルは、相対的にL->H不良となる。
【００１２】
上述したように、ＤＲＡＭのメモリーセルがＷＬ−ＢＬ短絡という問題を有する時、２つの線が幾つかの電気抵抗に接続されており互いにノイズとなっている。ほとんどのＷＬ−ＢＬ短絡回路がＢＬ不良だけとなる。ワード線ＷＬもまたノイズを有するけれども、ＷＬドライバーの駆動能力がワード線の電圧レベルを安定的に維持するのに十分に強力であるために、それ（ノイズ）は、それほど強くない。従って、ワード線不良が発生しない。ＢＬ不良が決定されるので、不良なＢＬは、余分なＢＬにより修理されてＢＬ不良を回復する。そして、ＤＲＡＭがバーンイン（burn-in = BI）テストの対象となって、ＤＲＡＭの信頼性をテストするために、それに電圧ならびに温度ストレスが印加される。ＢＩテスト中、印加されるストレスおよび電圧がＷＬ−ＢＬ短絡効果をより強力なものとする。つまり、ＷＬおよびＢＬ間の電気抵抗が小さくなりノイズが大きくなる。このノイズによりワード線ＷＬの電圧レベルがメモリーセルにハイレベルを蓄積するために十分なほど正常な電圧レベルより低いものとなる。その結果、ＤＲＡＭのＷＬ不良は、ＢＩテスト後に決定される。
【００１３】
一般に、ＢＩテストは、ＤＲＡＭがパッケージされてから実施される。従って、ＢＩテスト中にＷＬ不良が一旦発生すると、ＷＬ不良が余分なワード線を使用して修理できなくなる。よって、ＢＩテスト前にＷＬ不良を如何に発見するかが緊急な課題である。ＷＬ不良がウェハー段階で発見されることができれば、不良なＷＬは、対応する余分なＷＬにより修理することができる。
【発明の開示】
【課題を解決するための手段】
【００１４】
そこで、この発明の目的は、メモリーデバイスのワード線不良をテストする方法を提供することにある。メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものである。前記方法が：ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンとすること；および前記ワード線ドライバーの駆動能力を低減することを含むものである。
【００１５】
この発明は、更に、メモリーデバイスのワード線不良をテストする方法を提供するものである。メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものである。前記方法が：ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオフとすること；および前記ワード線ドライバーの駆動能力を低減することを含むものである。
【発明の効果】
【００１６】
上記した発明に基づいて、ウェハー段階のメモリーセルアレイをＢＬおよびＷＬ不良テストの対象とすることができる。従って、ＢＩテストが実施される前に、全ての不良なワード線およびビット線を余分なワード線ならびにビット線により修理することができる。その結果、ＢＩテスト後に如何なるワード線不良も発生しない。
【００１７】
つまり、この発明に従って、ウェハー段階のメモリーセルアレイをＷＬ不良テストの対象とすることができる。従って、パッケージ段階においてＢＩテストが実施される前に、全ての不良なワード線およびビット線を余分なワード線ならびにビット線により修理することができる。その結果、ＢＩテスト後に如何なるワード線不良も発生しないものとなる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
本実施形態は、ＤＲＡＭが特別なテストモード（またはＷＬ不良テストモード）に入った時、ＷＬドライバーの駆動能力を低減する方法を提供する。更に詳細には、このテストモードにおいて、ＷＬドライバーがノーマルモードより短い期間だけ操作するものである（即ちワンショットドライブ）。その期間後に、駆動能力がより小さく又はゼロになって、ワード線がノイズを容易に得るものとなる。そして、ＷＬ−ＢＬ短絡がＷＬ不良として発見することができるものとなる。ＢＬ不良も上記のように検知される。ＷＬおよびＢＬ不良は、余分なＷＬならびにＢＬにより修理される。従って、ＢＩテスト後に新しい不良が発見されなくなる。
【００１９】
次に、異なる条件のために、ＷＬドライバーの駆動能力を低減させる幾つかの方法が提供される。図１０は、この発明の第１実施形態に従って、ＷＬドライバーの駆動能力を低減させるためのＷＬ駆動波形を示すものであり、図７は、ＷＬ不良テストモードにおける異常メモリーセル（ＷＬ−ＢＬ短絡）の能動サイクル波形を示すものである。
【００２０】
図１０において、ＢＬに短絡したワード線がＷＬ不良テストモードで活性化される時、ワード線活性化開始の後、Ｔ１でＷＬドライバーの駆動能力がわずかに少量だけ低減またはゼロになる。タイミングＴ１は、内部遅延回路（internal delay circuit）、例えば、直列接続遅延ユニット（serially connected delay units）により制御することができる。この方法によって、ＷＬドライバーの駆動能力をワンショット制御期間（1-shot drive period）の後に低下またはゼロにする。
【００２１】
図７において、先決定タイミングＴ１の前に、ＷＬが全能力、即ち電圧レベルＶｐｐで駆動される。そして、先決定タイミングＴ１の後に、駆動能力が全能力からゼロに低減または少量だけ低減される（図１０に図示）。図７は、ゼロ駆動能力の場合を示しており、ＷＬレベルが短絡したＢＬの妨害のためＶｃｃに低減している。
【００２２】
プリチャージコマンドが入力された時、ＷＬ波形がＶｓｓレベルまで引き下げられ、ＷＬに接続された全セルのデータが蓄積される。正常ＷＬ（ＢＬに短絡していない）の電圧レベルが少量だけ電圧レベルＶｐｐより低いので、ハイレベルデータを有するセルがほとんど全Ｖｃｃ（Ｖｃｃは、ビット線電圧レベル）として蓄積されることができる。しかしながら、ＷＬ不良テストモードにおいて、異常ＷＬ（ＢＬに短絡している）の電圧レベルは、ほぼ電圧レベルＶｃｃにある。従って、ハイレベルデータは、電圧レベル「Ｖｃｃ−Ｖｔｈ」（Ｖｔｈ：しきい電圧  threshold voltage）として蓄積できるだけである。正常モードにおける次の読みサイクルで、セルのデータ電圧レベルは、十分に高くなく、容易にハイ−ツウ−ロウ不良（high-to-low failure）という結果となる。そして、ＷＬ不良を決定することができる。
【００２３】
一旦、ＷＬ不良が決定されたら、不良なワード線は、余分なＷＬで置き換えることができる。メモリーセルアレイがまだパッケージされていないので、不良なワード線は、修理することができる。その結果、後続のＢＩテストが実施される時、不良なワード線が既に修理されているため、もはやＷＬ不良が発生しない。
【００２４】
図１１は、この発明の第２実施形態に従ってＷＬドライバーの駆動能力を低減するためのＷＬ駆動波形を示すものであり、図８は、ＷＬ不良テストモードにおける非選択異常メモリーセル（ＷＬ−ＢＬが短絡）の能動サイクル波形を示すものである。
【００２５】
図１１において、スタンバイ期間または非選択なワード線の条件を有する能動期間で、ＷＬ電圧レベルが無理やり（forced）電圧レベルＶｓｓにされる。この方法は、ＡＣＴコマンドから幾らかの遅延の後に、ＷＬに強要する（force）ために駆動能力を低減させる。ＷＬドライバーの駆動能力が低減された後、ＷＬ電圧レベルが容易に電圧レベルＶｓｓより高くなり、ＷＬ上の全メモリーセルをオンとする。そして、これらのセルに蓄積されたデータが破壊されて、ＷＬ不良が次の正常な読みサイクルで発生する。
【００２６】
この方法は、異常なＷＬが選択されていないケースを示すものである。図１１において、非選択ＷＬのためのＷＬドライバーの全駆動能力は、ＷＬ波形の最低電圧レベル、即ちＶｓｓである。先決定タイミングＴ２で、ＷＬ駆動能力は、ＷＬ不良テストモード中にフルからゼロに低減または少量だけ低減される。駆動能力が低減されるので、ＷＬ電圧レベルが電圧レベルＶｃｃ近くまで引き上げられ、非選択ＷＬ上のセルがオンとされる。
【００２７】
図８において、プリチャージコマンドが入力される時、ＷＬドライバーの駆動能力が全駆動能力に戻る。そして、非選択異常ＷＬ電圧レベルが電圧レベルＶｓｓに引き下げられ、ＷＬに接続された全セルのデータが蓄積される。もしも選択されたＷＬに接続されたメモリーセルのデータが非選択ＷＬに接続されたメモリーセルのデータと同じでないならば、不正確な蓄積データによって正常モードにおける次の読みサイクルでＷＬ不良をなす。そして、ＷＬ不良を決定することができる。
【００２８】
一旦、ＷＬ不良が決定されれば、不良なワード線を余分なＷＬに置き換えることができる。メモリーセルアレイがまだパッケージされていないため、不良なＷＬを修理することができる。その結果、後続するＢＩテストが実施される時、不良なＷＬが既に修理されているため、もはやＷＬ不良が発生しない。
【００２９】
図１２は、この発明の第３実施形態に従ってＷＬドライバーの駆動能力を低減するためのＷＬ駆動波形を示すものであり、図９は、ＷＬ不良テストモードにおける異常ＷＬ能動およびスタンバイサイクルの波形を示すものである。この実施形態は、プリチャージ後にＷＬドライバーの駆動能力を低減するものである。この処置は、またスタンバイ期間にメモリーセルをオンとするためにＷＬ電圧レベルを十分に高くさせるものであり、それによりＷＬ−ＢＬ短絡をＷＬ不良として発見するものである。
【００３０】
図９において、プリチャージコマンドの先決定期間後に、このＷＬ不良テストモードがＷＬドライバーの駆動能力をフルからゼロに低減または少量だけ低減するものである。ビット線と短絡しているため、異常ＷＬは、その電圧レベルをＶｓｓからほぼ１／２Ｖｃｃ（ＢＬ電圧レベル）へ上昇させる。その結果、このＷＬ電圧レベル異常ＷＬに接続された全メモリーセルをオンとするが、図８の説明を参照されたい。
【００３１】
ＷＬドライバーの駆動能力は、Ｔ３から幾らかの期間後にフルに戻るとともに、ＷＬ電圧レベルが正常にＶｓｓに引き下げられる。駆動能力を低減するタイミングは、内部遅延回路または同一機能を有する任意の回路により制御することができる。ＷＬ電圧レベルがより高くなる時、上昇したＷＬ電圧レベルが不良なＷＬ上のセルに蓄積されたデータを破壊する。その結果、これらのセルが次の読みサイクルで不正確に読み出されてしまう。正常なＷＬについて言えば、ＢＬからの妨害がないため、ワード線がたとえゼロ駆動能力により駆動されたとしても電圧レベルＶｓｓをキープする。
【００３２】
同様に、一旦、ＷＬ不良が決定されたら、不良なワード線を余分なＷＬに置き換えることができる。メモリーセルアレイがまだパッケージされていないため、不良なＷＬを修理することができる。その結果、後続するＢＩテストが実施される時、不良なＷＬが既に修理されているため、もはやＷＬ不良が発生しない。
【００３３】
図１３Ｂ〜１３Ｄは、上述したテスト方法を達成するためのＷＬ駆動回路の幾つかの例を示すものである。図１３Ａは、比較のために従来のＷＬドライバーを示すものである。図１３Ａ〜１３Ｄにおいて、信号ＲＤＳ，Ｖｈ，ＲＳＬおよびＸｚは、列復号信号（row decoder signal = RDS）、ＷＬ（Ｖｄｄより大きい）のオン転換および駆動のための高電圧（Ｖｈ）、列選択ライン信号（row select line = RSL）およびテストモードでのＷＬ  Ｈｉ−Ｚ信号を表している。図１３Ｂ〜１３Ｄの回路および波形タイミングは、それぞれ図７〜９に説明している。
【００３４】
基本的に、メモリーセル用のワード線不良テストのための回路は、それぞれが対応するワード線に結合されている複数のワード線ドライバー１０と、それぞれがワード線ドライバーに結合され、選択されたワード線ドライバーの駆動能力を低減するための制御ユニットＴとを含む。制御ユニットＴは、ワード線不良テストを実施するために選択されたワード線ドライバーの駆動能力を低減することを不活発化するものである。
【００３５】
図１３Ｂ／１３Ｃにおいて、制御ユニットＴは、選択／非選択ワード線ドライバーの駆動能力を低減するためにオン／オフを切り換えるスイッチ回路である。例えば、スイッチ回路は、少なくとも１つのトランジスターからなり、トランジスターのゲートが制御信号を受信するために使用される。別な設計では、制御ユニットＴがタイミング制御器に組み込まれている。
【００３６】
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００３７】
【図１Ａ】従来技術にかかる正常な１Ｔ１Ｃメモリーセルを示す概略的な回路図である。
【図１Ｂ】ワード線およびビット線間の短絡回路を発生させた異常な１Ｔ１Ｃメモリーセルを示す概略的な回路図である。
【図２】メモリーセルおよびそれに対応するセンス増幅器を示す概略的な回路図である。
【図３】正常モードで正常メモリーセルを読むための波形を示す概略的な波形図である。
【図４】正常モードで異常メモリーセルを読むための波形を示す概略的な波形図である。
【図５】異常ＢＬ（ＷＬに短絡）に接続され、かつ正常ＷＬに接続されるセルのＷＬおよびＢＬの波形図である。
【図６】メモリーセルと他のセルに短絡したＷＬ−ＢＬの不良モードを示す回路図である。
【図７】ＷＬ不良テストモードの選択された異常メモリーセル（ＷＬ−ＢＬが短絡）の能動サイクル波形を示す波形図である。
【図８】ＷＬ不良テストモードの非選択な異常メモリーセル（ＷＬ−ＢＬが短絡）の能動サイクル波形を示す波形図である。
【図９】ＷＬ不良テストモードの異常ＷＬ能動およびスタンバイサイクルの波形を示す波形図である。
【図１０】この発明の第１実施形態にかかるＷＬドライバーの駆動能力を低減するためのＷＬ制御波形を示す波形図である。
【図１１】この発明の第２実施形態にかかるＷＬドライバーの駆動能力を低減するためのＷＬ制御波形を示す波形図である。
【図１２】この発明の第３実施形態にかかるＷＬドライバーの駆動能力を低減するためのＷＬ制御波形を示す波形図である。
【図１３Ａ】比較のために従来のＷＬドライバーを示す回路構成および波形図である。
【図１３Ｂ】上記したテスト方法を達成するためのＷＬ駆動回路の例を示す回路構成および波形図である。
【図１３Ｃ】上記したテスト方法を達成するためのＷＬ駆動回路の例を示す回路構成および波形図である。
【図１３Ｄ】上記したテスト方法を達成するためのＷＬ駆動回路の例を示す回路構成および波形図である。
【符号の説明】
【００３８】
ＷＬ  ワード線
ＢＬ  ビット線
Ｔ１〜Ｔ３  タイミング
【図１Ａ】
2008305455.tif 000003
【図１Ｂ】
2008305455.tif 000004
【図２】
2008305455.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2008305455.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008305455.tif 000014
【図１２】
2008305455.tif 000015
【図１３Ａ】
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【図１３Ｂ】
2008305455.tif 000017
【図１３Ｃ】
2008305455.tif 000018
【図１３Ｄ】
2008305455.tif 000019
【外国語明細書】
2008305455.tif 000020
2008305455.tif 000021
2008305455.tif 000022
2008305455.tif 000023
2008305455.tif 000024
2008305455.tif 000025
2008305455.tif 000026
2008305455.tif 000027
2008305455.tif 000028
2008305455.tif 000029
2008305455.tif 000030
2008305455.tif 000031
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