(57)【要約】【課題】装置全体における耐圧を向上させることができる、半導体装置を提供する。【解決手段】半導体装置１は、たとえば、ＳＯＩ基板３１を基体とする半導体チップ２を備えている。ＳＯＩ基板３１の表層部には、たとえば、ｐＭＯＳおよびｎＭＯＳが形成されている。半導体装置１では、ＳＯＩ基板３１の裏面の電位（基板電位）がグランド電位と高圧電源電位との間の中間電位に制御される。これにより、基板電位をグランド電位にしたときと比較して、ｐＭＯＳを高耐圧化することができる。また、基板電位を電源電位にしたときと比較して、ｎＭＯＳを高耐圧化することができる。その結果、従来の半導体装置と比較して、装置全体における耐圧を向上させることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に形成されるｐチャネルＭＯＳトランジスタと、
前記半導体基板の表層部に形成され、電源とグランドとの間で前記ｐチャネルＭＯＳトランジスタと直列に接続されるｎチャネルＭＯＳトランジスタと、
前記半導体基板の裏面の電位を、グランド電位よりも高く、前記電源の電位よりも低い中間電位に制御するための基板電位制御回路とを含む、半導体装置。
【請求項２】
前記ｐチャネルＭＯＳトランジスタのドレインが電源に接続され、
前記ｎチャネルＭＯＳトランジスタのソースが前記グランドに接続され、
前記ｐチャネルＭＯＳトランジスタのソースと前記ｎチャネルＭＯＳトランジスタのドレインとが接続されている、請求項１記載の半導体装置。
【請求項３】
前記基板電位制御回路は、
一端が前記電源に接続され、他端が前記グランドに接続される抵抗と、
前記抵抗の途中部と前記半導体基板の裏面とを電気的に接続するための接続線とを備えている、請求項１または２に記載の半導体装置。
【請求項４】
前記基板電位制御回路は、
前記半導体基板上に形成され、ゲートおよびドレインが前記電源に接続され、ソースが電圧出力端子に接続される自己帰還用ｐチャネルＭＯＳトランジスタと、
前記半導体基板上に形成され、ゲートおよびソースが前記グランドに接続され、ドレインが前記電圧出力端子に接続される自己帰還用ｎチャネルＭＯＳトランジスタと、
前記電圧出力端子と前記半導体基板の裏面とを電気的に接続するための接続線とを備えている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）およびｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）が混載された半導体装置に関し、とくに、ｐＭＯＳおよびｎＭＯＳがＳＯＩ（Silicon On Insulator）基板上に混載された半導体装置に関する。
【背景技術】
【０００２】
完全誘電体分離技術は、ＰＤＰ（プラズマディスプレイパネル）用ＩＣや車載アプリケーション用ＩＣなどの半導体装置に使用されている。
このような半導体装置として、たとえば、ＳＯＩ基板の表層部（シリコン層）に、そのＳＯＩ基板の表面から深く掘り下げて形成されたディープトレンチが形成され、このディープトレンチによりｐＭＯＳおよびｎＭＯＳが分離（ＤＴＩ：Deep Trench Isolation）された構造のものがある。
【特許文献１】特開２００６−５３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ｐＭＯＳおよびｎＭＯＳがそれぞれ適当な耐圧を有することにより、装置全体における耐圧の向上が図られた、半導体装置を提供することである。
【課題を解決するための手段】
【０００４】
前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板の表層部に形成されるｐＭＯＳと、前記半導体基板の表層部に形成され、電源とグランドとの間で前記ｐＭＯＳと直列に接続されるｎＭＯＳと、前記半導体基板の裏面の電位を、グランド電位よりも高く、前記電源の電位よりも低い中間電位に制御するための基板電位制御回路とを含む、半導体装置である。
【０００５】
半導体基板上のｐＭＯＳおよびｎＭＯＳは、それぞれ異なる耐圧特性を有する。ｐＭＯＳおよびｎＭＯＳの耐圧特性は、半導体基板の裏面の電位（基板電位）に依存することが一般に知られている。すなわち、図７に示すように、ｐＭＯＳは、基板電位が低いと耐圧が低く、基板電位が高いと耐圧が高いといった特性を有している。一方、ｎＭＯＳは、基板電位が低いと耐圧が高く、基板電位が高いと素子耐圧が低いといった特性を有している。
【０００６】
そのため、共通の半導体基板にｐＭＯＳとｎＭＯＳとを混載した半導体装置（半導体チップ）では、基板電位をグランド電位にすると、半導体装置全体における耐圧（半導体装置上のｐＭＯＳおよびｎＭＯＳにブレークダウンが発生しない最大電圧）がｐＭＯＳの耐圧となる。また、基板電位を高圧電源電位にすると、半導体装置全体における耐圧がｎＭＯＳの耐圧となる。すなわち、半導体装置全体における耐圧は、基板電位をグランド電位としたときのｐＭＯＳの耐圧または基板電位を高圧電源電位としたときのｎＭＯＳの耐圧以上にはならない。
【０００７】
請求項１記載の構成によれば、ｐＭＯＳおよびｎＭＯＳが混載された半導体基板の裏面の電位（基板電位）が、グランド電位と電源の電位（電源電位）との間の中間電位に制御される。これにより、半導体基板の電位をグランド電位にしたときと比較して、ｐＭＯＳを高耐圧化することができる。また、基板電位を電源電位にしたときと比較して、ｎＭＯＳを高耐圧化することができる。その結果、従来の半導体装置と比較して、装置全体における耐圧を向上させることができる。
【０００８】
なお、請求項２に記載のように、前記ｐＭＯＳのドレインが電源に接続され、前記ｎＭＯＳのソースが前記グランドに接続され、前記ｐＭＯＳのソースと前記ｎＭＯＳのドレインとが接続されていてもよい。
請求項３記載の発明は、前記基板電位制御回路は、一端が前記電源に接続され、他端が前記グランドに接続される抵抗と、前記抵抗の途中部と前記半導体基板の裏面とを電気的に接続するための接続線とを備えている、請求項１または２に記載の半導体装置である。
【０００９】
この構成によれば、抵抗の一端が電源に接続され、その他端が接地（グランドに接続）されているので、抵抗の途中部と半導体基板とを接続線で接続することにより、基板電位をグランド電位と電源電位との間の中間電位にすることができる。
また、基板電位（接続線が接続される途中部の電位）は、抵抗の一端から接続線が接続される途中部までの抵抗値とその途中部から抵抗の他端までの抵抗値との比に依存する。したがって、抵抗における接続線の接続位置（途中部の位置）を適切に設定することにより、基板電位をｐＭＯＳの耐圧とｎＭＯＳの耐圧とが一致するような電位にすることができる。これにより、装置全体における耐圧のさらなる向上を図ることができる。
【００１０】
請求項４記載の発明は、前記基板電位制御回路は、前記半導体基板上に形成され、ゲートおよびドレインが前記電源に接続され、ソースが電圧出力端子に接続される自己帰還用ｐＭＯＳと、前記半導体基板上に形成され、ゲートおよびソースが前記グランドに接続され、ドレインが前記電圧出力端子に接続される自己帰還用ｎＭＯＳと、前記電圧出力端子と前記半導体基板の裏面とを電気的に接続するための接続線とを備えている、請求項１または２に記載の半導体装置である。
【００１１】
なお、前記自己帰還用ｐＭＯＳの耐圧は、同じ基板電位における前記ｐＭＯＳの耐圧よりも低い。また、自己帰還用ｎＭＯＳの耐圧は、同じ基板電位における前記ｎＭＯＳの耐圧よりも低い。
この構成によれば、自己帰還用ｐＭＯＳに２次降伏に即したリーク電流が発生すると、電圧出力端子の電位が電源電位側にシフトし、基板電位が電源電位側にシフトする。基板電位が電源電位側にシフトすると、ｐＭＯＳの耐圧が上がるので、ｐＭＯＳにおけるブレークダウンの発生を防止することができる。一方、基板電位が電源電位側にシフトすると、ｎＭＯＳおよび自己帰還用ｎＭＯＳの耐圧が下がる。しかし、ｎＭＯＳにおけるブレークダウンの発生よりも前に、自己帰還用ｎＭＯＳに２次降伏に即したリーク電流が発生し、これにより、電圧出力端子の電位がグランド側にシフトし、基板電位がグランド側にシフトする。その結果、ｎＭＯＳの耐圧が上がるので、ｎＭＯＳにおけるブレークダウンの発生を防止することができる。よって、装置全体における耐圧のさらなる向上を図ることができる。
【００１２】
そのうえ、自己帰還用ｐＭＯＳおよび自己帰還用ｎＭＯＳからなる基板電位制御回路は、回路面積が小さいので、半導体装置のサイズアップを回避することができるという利点を有する。また、消費電流が小さいという利点も有する。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構成を模式的に示す断面図である。
半導体装置１は、たとえば、ＳＯＩ基板３１（図３参照）を基体とする半導体チップ２を備えている。ＳＯＩ基板３１の表層部（シリコン層）には、たとえば、後述するＰＤＰ用スキャンドライバ回路１０が形成されている。また、ＳＯＩ基板３１の表面上には、後述する抵抗分割回路３０が形成されている。半導体チップ２の最表面には、ＰＤＰ用スキャンドライバ回路１０との電気接続のための複数のメインパッド（図示せず）と、抵抗分割回路３０との電気接続のための３つの基板電位制御用パッド（図示せず）とが配置されている。
【００１４】
半導体チップ２は、ダイパッド３にダイボンディングされている。ダイパッド３の周囲には、複数のリード４が整列して設けられている。半導体チップ２の表面のメインパッドは、ボンディングワイヤ５を介してリード４と電気的に接続されている。また、半導体チップ２の表面の基板電位制御用パッドは、そのうちの２つがボンディングワイヤ５を介してリード４と電気的に接続され、残りの１つが接続線６を介してダイパッド３と電気的に接続されている。
【００１５】
そして、半導体チップ２は、ダイパッド３、リード４、ボンディングワイヤ５および接続線６とともに、樹脂パッケージ７により封止されている。リード４の一部は、樹脂パッケージ７から露出し、プリント配線基板との接続のための外部接続部（アウターリード部）として機能する。
図２は、ＰＤＰ用スキャンドライバ回路の回路図である。
【００１６】
ＰＤＰ用スキャンドライバ回路１０は、低電圧信号回路１１、レベルシフト回路１２および出力回路１３を備えている。
低電圧信号回路１１は、動作電圧５Ｖで動作し、信号ＩＮ１，ＩＮ２，ＩＮ３を出力する。信号ＩＮ１，ＩＮ３は、同位相でＨｉ（ハイレベル）／Ｌｏ（ローレベル）が切り替わり、信号ＩＮ２は、信号ＩＮ１，ＩＮ３と逆位相でＨｉ／Ｌｏが切り替わる。
【００１７】
レベルシフト回路１２は、２つのｐＭＯＳ１４，１５と、２つのｎＭＯＳ１６，１７とを備えている。ｐＭＯＳ１４，１５のドレインは、半導体チップ２（図１参照）の最表面に配置されたメインパッドを介して、高圧電源ＶＤＤに接続される。ｎＭＯＳ１６，１７のソースは、メインパッドを介して、グランドＧＮＤに接続（接地）される。ｐＭＯＳ１４のソースとｎＭＯＳ１６のドレインとは、接続点１８で接続されている。また、ｐＭＯＳ１５のソースとｎＭＯＳ１７のドレインとは、接続点１９で接続されている。ｐＭＯＳ１４のゲートは、ｐＭＯＳ１５とｎＭＯＳ１７との接続点１９に接続されている。ｐＭＯＳ１５のゲートは、ｐＭＯＳ１４とｎＭＯＳ１６との接続点１８に接続されている。
【００１８】
出力回路１３は、ｐＭＯＳ２０およびｎＭＯＳ２１を備えている。ｐＭＯＳ２０のドレインは、メインパッドを介して、高圧電源ＶＤＤに接続される。ｎＭＯＳ２１のソースは、メインパッドを介して、グランドＧＮＤに接続される。ｐＭＯＳ２０のソースとｎＭＯＳ２１のドレインとは、接続点２２で接続されている。この接続点２２は、出力端子２３に接続されている。また、ｐＭＯＳ２０のゲートは、ｐＭＯＳ１５とｎＭＯＳ１７との接続点１９に接続されている。
【００１９】
低電圧信号回路１１からの信号ＩＮ１は、レベルシフト回路１２のｎＭＯＳ１６のゲートに入力される。低電圧信号回路１１からの信号ＩＮ２は、レベルシフト回路１２のｎＭＯＳ１７のゲートに入力される。また、低電圧信号回路１１からの信号ＩＮ３は、出力回路１３のｎＭＯＳ２１のゲートに入力される。
ｎＭＯＳ１６のゲートに入力される信号ＩＮ１およびｎＭＯＳ２１のゲートに入力される信号ＩＮ３がＬｏからＨｉに切り替わり、これと同時にｎＭＯＳ１７のゲートに入力される信号ＩＮ２がＨｉからＬｏに切り替わると、ｎＭＯＳ１６およびｎＭＯＳ２１がオンになり、ｎＭＯＳ１７がオフになる。ｎＭＯＳ１６がオンになると、接続点１８の電位がグランド電位（０Ｖ）になり、ｐＭＯＳ１５がオンになる。ｐＭＯＳ１５がオンになると、接続点１９の電位が高圧電源電位（たとえば、２００Ｖ）になり、ｐＭＯＳ２０がオフになる。その結果、接続点２２の電位がグランド電位になり、出力端子２３からローレベル信号が出力される。
【００２０】
一方、ｎＭＯＳ１６のゲートに入力される信号ＩＮ１およびｎＭＯＳ２１のゲートに入力される信号ＩＮ３がＨｉからＬｏに切り替わり、これと同時にｎＭＯＳ１７のゲートに入力される信号ＩＮ２がＬｏからＨｉに切り替わると、ｎＭＯＳ１６およびｎＭＯＳ２１がオフになり、ｎＭＯＳ１７がオンになる。ｎＭＯＳ１７がオンになると、接続点１９の電位がグランド電位になり、ｐＭＯＳ１４がオンになる。ｐＭＯＳ１４がオンになると、接続点１８の電位が高圧電源電位になり、ｐＭＯＳ１５がオフになる。また、接続点１９の電位がグランド電位になると、ｐＭＯＳ２０がオンになる。その結果、接続点２２の電位が高圧電源電位になり、出力端子２３からハイレベル信号が出力される。
【００２１】
図３は、抵抗分割回路の模式的な平面図である。また、図４は、図３に示す抵抗分割回路の回路図である。
抵抗分割回路３０は、矩形状のＳＯＩ基板３１の表面上に、その周縁に沿って形成されている。この抵抗分割回路３０は、高抵抗導電性材料（たとえば、ポリシリコン）からなる抵抗線３２と、低抵抗導電性材料（たとえば、Ａｕ、Ｃｕ、Ａｌなど、一般的にボンディングワイヤに使用されている材料）からなる短絡線３３とを備えている。
【００２２】
抵抗線３２は、平面視において、一端がＳＯＩ基板３１の一角部近傍に配置され、ＳＯＩ基板３１の周縁に沿って延び、その一端が配置された一角部近傍に他端が配置されている。抵抗線３２の一端は、半導体チップ２（図１参照）の最表面に配置された基板電位制御用パッドを介して、高圧電源ＶＤＤに接続される。また、抵抗線３２の他端は、基板電位制御用パッドを介して、グランドＧＮＤに接続される。さらに、抵抗線３２の中間部３４は、基板電位制御用パッドと電気的に接続されており、この基板電位制御用パッドに接続される接続線６およびダイパッド３を介して、ＳＯＩ基板３１の裏面と電気的に接続されている。したがって、ＳＯＩ基板３１の裏面の電位（基板電位）は、抵抗線３２の中間部３４の電位と同電位になる。
【００２３】
短絡線３３は、抵抗線３２の内側において、抵抗線３２と平行をなして配設されている。短絡線３３の一端は、抵抗線３２の一端に接続されている。また、短絡線３３の他端は、抵抗線３２の他端に接続されている。さらに、短絡線３３は、抵抗線３２の途中３箇所に、それぞれ接続部３５，３６，３７を介して接続されている。接続部３５，３６，３７は、抵抗線３２をほぼ４等分する各位置に接続されている。
【００２４】
短絡線３３を切断することにより、抵抗線３２の中間部３４の電位を変更することができる。すなわち、短絡線３３の一端と接続部３５との間、接続部３５と接続部３６との間、接続部３６と接続部３７との間、および接続部３７と短絡線３３の他端との間の各間において、短絡線３３を切断することにより、抵抗線３２の中間部３４の電位を高圧電源電位のほぼ１／２の電位にすることができる。また、接続部３５と接続部３６との間のみにおいて、短絡線３３を切断することにより、抵抗線３２の中間部３４の電位を高圧電源電位のほぼ２／３の電位にすることができる。さらにまた、接続部３６と接続部３７との間のみにおいて、短絡線３３を切断することにより、抵抗線３２の中間部３４の電位を高圧電源電位のほぼ１／３の電位にすることができる。
【００２５】
短絡線３３は、少なくとも１箇所で切断される。これにより、抵抗線３２の中間部３４の電位は、グランド電位と高圧電源電位との間の中間電位にされる。そのため、この半導体装置１では、中間部３４の電位と同電位である基板電位がグランド電位と高圧電源電位との間の中間電位に制御される。これにより、基板電位をグランド電位にしたときと比較して、ＰＤＰ用スキャンドライバ回路１０に含まれるｐＭＯＳ１４，１５，２０を高耐圧化することができる。また、基板電位を電源電位にしたときと比較して、ＰＤＰ用スキャンドライバ回路１０に含まれるｎＭＯＳ１６，１７，２１を高耐圧化することができる。その結果、従来の半導体装置と比較して、装置全体における耐圧を向上させることができる。
【００２６】
また、短絡線３３を適当に切断して、基板電位をｐＭＯＳ１４，１５，２０の耐圧とｎＭＯＳ１６，１７，２１の耐圧とが一致するような電位にすることにより、装置全体における耐圧のさらなる向上を図ることができる。
しかも、抵抗分割回路３０は、ＳＯＩ基板３１の周縁に形成されている。これにより、抵抗分割回路３０を設けることによる半導体チップ２のサイズの増大を回避することができる。ただし、抵抗分割回路３０を必ずしもＳＯＩ基板３１の周縁に形成しなければならないわけではなく、ＳＯＩ基板３１の周縁以外に空きスペース（素子などが形成されていないスペース）があれば、その空きスペースに抵抗分割回路３０を形成することにより、抵抗分割回路３０を設けることによる半導体チップ２のサイズの増大を回避することができる。
【００２７】
図５は、半導体チップの他の構成を示す模式的な平面図である。
この半導体チップ２では、抵抗分割回路３０に代えて、半導体チップ２の基体をなすＳＯＩ基板３１の表層部（シリコン層）の表層部に、基板電位を自己帰還的に制御するための自己帰還回路４０が形成されている。
半導体チップ２の最表面には、自己帰還回路４０との電気接続のための３つの基板電位制御用パッド（図示せず）とが配置されている。基板電位制御用パッドは、そのうちの２つがボンディングワイヤ５（図１参照）を介してリード４（図１参照）と電気的に接続され、残りの１つが接続線６を介してダイパッド３（図１参照）と電気的に接続されている。
【００２８】
図６は、図５に示す自己帰還回路の回路図である。
自己帰還回路４０は、ｐＭＯＳ４１およびｎＭＯＳ４２を備えている。ｐＭＯＳ４１のゲートおよびドレインは、基板電位制御用パッドを介して、高圧電源ＶＤＤに接続される。ｎＭＯＳ４２のゲートおよびソースは、基板電位制御用パッドを介して、グランドＧＮＤに接続される。ｐＭＯＳ４１のソースとｎＭＯＳ４２のドレインとは、接続点４３で接続されている。この接続点４３は、電圧出力端子４４に接続されている。
【００２９】
電圧出力端子４４は、基板電位制御用パッドと電気的に接続されており、この基板電位制御用パッドに接続される接続線６およびダイパッド３を介して、ＳＯＩ基板３１の裏面と電気的に接続されている。したがって、ＳＯＩ基板３１の裏面の電位（基板電位）は、電圧出力端子４４の電位と同電位に制御される。
この構成によれば、自己帰還回路４０のｐＭＯＳ４１に２次降伏に即したリーク電流が発生すると、電圧出力端子４４の電位が電源電位側にシフトし、基板電位が電源電位側にシフトする。基板電位が電源電位側にシフトすると、ＰＤＰ用スキャンドライバ回路１０のｐＭＯＳ１４，１５，２０の耐圧が上がるので、ｐＭＯＳ１４，１５，２０におけるブレークダウンの発生を防止することができる。一方、基板電位が電源電位側にシフトすると、ＰＤＰ用スキャンドライバ回路１０のｎＭＯＳ１６，１７，２１および自己帰還回路４０のｎＭＯＳ４２の耐圧が下がる。しかし、ｎＭＯＳ１６，１７，２１におけるブレークダウンの発生よりも前に、ｎＭＯＳ４２に２次降伏に即したリーク電流が発生し、これにより、電圧出力端子の電位がグランド側にシフトし、基板電位がグランド側にシフトする。その結果、ｎＭＯＳ１６，１７，２１の耐圧が上がるので、ｎＭＯＳ１６，１７，２１におけるブレークダウンの発生を防止することができる。よって、装置全体における耐圧のさらなる向上を図ることができる。
【００３０】
そのうえ、ｐＭＯＳ４１およびｎＭＯＳ４２からなる自己帰還回路４０は、回路面積が小さいので、半導体チップ２（半導体装置１）のサイズアップを回避することができるという利点を有する。また、消費電流が小さいという利点も有する。
以上、本発明のいくつかの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、高圧電源ＶＤＤとグランドＧＮＤとの間で直列に接続されるｐＭＯＳおよびｎＭＯＳにおいて、ｐＭＯＳのドレインが高圧電源ＶＤＤに接続され、ｎＭＯＳのソースがグランドＧＮＤに接続され、ｐＭＯＳのソースとｎＭＯＳのドレインとが接続されている。しかしながら、高圧電源ＶＤＤとグランドＧＮＤとの間で直列に接続されるｐＭＯＳおよびｎＭＯＳにおいて、ｎＭＯＳのドレインが高圧電源ＶＤＤに接続され、ｐＭＯＳのソースがグランドＧＮＤに接続され、ｎＭＯＳのソースとｐＭＯＳのドレインとが接続されてもよい。
【００３１】
また、ＰＤＰスキャンドライバ回路１０を有する構成を例にとったが、本発明は、車載アプリケーション用ＩＣやモータドライバＩＣなどを有する半導体装置に広く適用することが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】図１に示す半導体装置に備えられるＰＤＰ用スキャンドライバ回路の回路図である。
【図３】図１に示す半導体装置に備えられる抵抗分割回路の模式的な平面図である。
【図４】図３に示す抵抗分割回路の回路図である。
【図５】半導体チップ（半導体装置）の他の構成を示す模式的な平面図である。
【図６】図５に示す自己帰還回路の回路図である。
【図７】ｐＭＯＳおよびｎＭＯＳの耐圧の基板電位依存性を表すグラフである。
【符号の説明】
【００３３】
１      半導体装置
２      半導体チップ
６      接続線
１４    ｐＭＯＳ
１５    ｐＭＯＳ
１６    ｎＭＯＳ
１７    ｎＭＯＳ
２０    ｐＭＯＳ
２１    ｎＭＯＳ
３０    抵抗分割回路（基板電位制御回路）
３１    ＳＯＩ基板（半導体基板）
３２    抵抗線
４０    自己帰還回路（基板電位制御回路）
４１    ｐＭＯＳ（自己帰還用ｐチャネルＭＯＳトランジスタ）
４２    ｎＭＯＳ（自己帰還用ｎチャネルＭＯＳトランジスタ）
４４    電圧出力端子
ＧＮＤ  グランド
ＶＤＤ  高圧電源
【図１】
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【図２】
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【図３】
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【図４】
2008263088.tif 000006
【図５】
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【図６】
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【図７】
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