(57)【要約】【課題】回路破壊以外の方法でのカウント値のリセットや改竄が不可能であり、カウント値がカウント限界値に達した後は、その値を保持できるようにした電子回路からなるカウンタを提供する。【解決手段】アップカウンタ７は、カウントアップ動作を実行する毎に、強誘電体キャパシタ１３−１から順に“１”が書き込まれるように、アップカウンタ制御回路３によりスイッチ素子をなすＮＭＯＳトランジスタ１２−１〜１２−３２、１４−１〜１４−３２のＯＮ、ＯＦＦが制御される。【選択図】図４
2008211460.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチ素子と、
一端を前記第１のスイッチ素子の一端に接続した書き換え可能な不揮発性の記憶媒体と、
一端を前記記憶媒体の一端に接続した第２のスイッチ素子と、
入力端子を前記第２のスイッチ素子の他端に接続し、出力端子をカウント値信号出力端子とするセンスアンプを有する第１〜第ｎ（ｎは２以上の整数）の単位カウンタを有し、前記第１の単位カウンタの第１のスイッチ素子の他端を電源に接続し、第ｐ（ｐは２以上、ｎ以下の整数）の単位カウンタの第１のスイッチ素子の他端を第ｐ−１の単位カウンタのセンスアンプの出力端子に接続したアップカウンタと、
カウントアップ動作を実行する毎に、第１の単位カウンタの記憶媒体から順に論理１が書き込まれるように、また、カウント値出力動作時には、第１〜第ｎの単位カウンタの第１のスイッチ素子が非導通、第２のスイッチ素子が導通となるように、前記第１〜第ｎの単位カウンタの第１、第２のスイッチ素子の導通、非導通を制御する制御回路を有する
ことを特徴とするカウンタ。
【請求項２】
ライト値生成回路と、
一端を前記ライト値生成回路の出力端子に接続した第１のスイッチ素子と、
一端を前記第１のスイッチ素子の他端に接続した書き換え可能な不揮発性の第１の記憶媒体と、
一端を前記第１の記憶媒体の一端に接続した第２のスイッチ素子と、
入力端子を前記第２のスイッチ素子の他端に接続した第１のセンスアンプと、
一端を前記第１のセンスアンプの出力端子に接続した第３のスイッチ素子と、
一端を前記第３のスイッチ素子の他端に接続した書き換え可能な不揮発性の第２の記憶媒体と、
一端を前記第２の記憶媒体の一端に接続した第４のスイッチ素子と、
入力端子を前記第４のスイッチ素子の他端に接続し、出力端子をカウント値信号出力端子とする第２のセンスアンプを有する第１〜第ｎ（ｎは２以上の整数）の単位カウンタを有し、
前記第１の単位カウンタのライト値生成回路は、前記第１の単位カウンタの第２のセンスアンプの出力論理値を反転した論理値を出力するように構成され、
第ｐ（ｐは２以上、ｎ以下の整数）の単位カウンタのライト値生成回路は、前記第１の単位カウンタから第ｐ−１の単位カウンタの第２のセンスアンプの出力が全て論理１で、前記第ｐの単位カウンタの第２のセンスアンプの出力が論理０の場合、又は、前記第１の単位カウンタから前記第ｐ−１の単位カウンタの第２のセンスアンプの出力が全て論理１の場合以外で、前記第ｐの単位カウンタの第２のセンスアンプの出力が論理１の場合に、論理１を出力するように構成されたアップカウンタと、
カウントアップ動作を実行する毎に、第１の単位カウンタの第２の記憶媒体の記憶論理値を最下位ビットとして第１〜第ｎの単位カウンタの第２の記憶媒体の記憶論理値がカウント値を２進数で示すように、また、カウント値出力動作時には、第１〜第ｎの単位カウンタの第１〜第３のスイッチ素子が非導通、第４のスイッチ素子が導通となるように、前記第１〜第ｎの単位カウンタの第１〜第４のスイッチ素子の導通、非導通の制御及び前記第１〜第ｎの単位カウンタの記憶媒体の他端の電圧を制御する第１の制御回路と、
前記第１〜第ｎの単位カウンタの第２のセンスアンプの出力が論理１となったときは、前記アップカウンタにカウントアップ動作を実行させないように、前記第１の制御回路を制御する第２の制御回路を有する
ことを特徴とするカウンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路からなるカウンタに関する。
【背景技術】
【０００２】
従来、電子回路からなるカウンタとして、種々のものが提案されているが、カウント値がカウント限界値に達した後は、その値を保持し、回路破壊以外の方法でのカウント値のリセットや改竄が不可能とされた電子回路からなるカウンタは提案されていない。このようなカウンタは、使用時間や使用回数に制限を設ける必要がある機器に使用して好適である。
【特許文献１】特開平７−５６８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、回路破壊以外の方法でのカウント値のリセットや改竄が不可能であり、カウント値がカウント限界値に達した後は、その値を保持できるようにした電子回路からなるカウンタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明中、第１の発明のカウンタは、アップカウンタと制御回路を有しており、アップカウンタは、第１〜第ｎ（但し、ｎは２以上の整数であり、以下、同様である。）の単位カウンタを有している。また、第１〜第ｎの単位カウンタは、各々、第１、第２のスイッチ素子と、書き換え可能な不揮発性の記憶媒体と、センスアンプを有している。
【０００５】
制御回路は、アップカウンタにカウントアップ動作及びカウント値出力動作を実行させるものであり、アップカウンタにカウントアップ動作を実行させる毎に、第１の単位カウンタの記憶媒体から順に論理１が書き込まれるように、また、カウント値出力動作時には、第１〜第ｎの単位カウンタの第１のスイッチ素子が非導通、第２のスイッチ素子が導通となるように、第１〜第ｎの単位カウンタの第１、第２のスイッチ素子の導通、非導通を制御するものである。
【０００６】
第１の単位カウンタは、自身の記憶媒体の一端を自身の第１のスイッチ素子の一端に接続し、自身の第２のスイッチ素子の一端を自身の記憶媒体の一端に接続し、自身のセンスアンプの入力端子を自身の第２のスイッチ素子の他端に接続し、自身の第１のスイッチ素子の他端を自身のセンスアンプの出力端子に接続して構成されており、自身のセンスアンプの出力端子は、第１のカウント値信号出力端子とされる。
【０００７】
第ｐ（但し、ｐは２以上、ｎ以下の整数である。）の単位カウンタは、自身の記憶媒体の一端を自身の第１のスイッチ素子の一端に接続し、自身の第２のスイッチ素子の一端を自身の記憶媒体の一端に接続し、自身のセンスアンプの入力端子を自身の第２のスイッチ素子の他端に接続し、自身の第１のスイッチ素子の他端を第ｐ−１の単位カウンタのセンスアンプの出力端子に接続して構成されており、自身のセンスアンプの出力端子は、第ｐのカウント値信号出力端子とされる。
【０００８】
本発明中、第２の発明のカウンタは、アップカウンタと第１、第２の制御回路とを有しており、アップカウンタは、第１〜第ｎの単位カウンタを有している。また、第１〜第ｎの単位カウンタは、各々、ライト値生成回路と、第１〜第４のスイッチ素子と、書き換え可能な不揮発性の第１、第２の記憶媒体と、第１、第２のセンスアンプを有している。
【０００９】
第１の制御回路は、アップカウンタにカウントアップ動作及びカウント値出力動作を実行させるものであり、アップカウンタにカウントアップ動作を実行させる毎に、第１の単位カウンタの第２の記憶媒体の記憶論理値を最下位ビットとして第１〜第ｎの単位カウンタの第２の記憶媒体の記憶論理値がカウント値を２進数で示すように、また、カウント値出力動作時には、第１〜第ｎの単位カウンタの第１〜第３のスイッチ素子が非導通、第４のスイッチ素子が導通となるように、第１〜第ｎの単位カウンタの第１〜第４のスイッチ素子の導通、非導通の制御及び前記第１〜第ｎの単位カウンタの記憶媒体の他端の電圧を制御するものである。
【００１０】
第２の制御回路は、第１〜第ｎの単位カウンタの第２のセンスアンプの出力が論理１となったときは、アップカウンタにカウントアップ動作を実行させないように、第１の制御回路を制御するものである。
【００１１】
第１の単位カウンタは、自身のライト値生成回路を自身の第２のセンスアンプの出力論理値を反転した論理値を出力するものとし、自身の第１のスイッチ素子の一端を自身のライト値生成回路の出力端子に接続し、自身の第１の記憶媒体の一端を自身の第１のスイッチ素子の他端に接続し、自身の第２のスイッチ素子の一端を自身の第１の記憶媒体の一端に接続し、自身の第１のセンスアンプの入力端子を自身の第２のスイッチ素子の他端に接続し、自身の第３のスイッチ素子の一端を自身の第２のセンスアンプの出力端子に接続し、自身の第２の記憶媒体の一端を自身の第３のスイッチ素子の他端に接続し、自身の第４のスイッチ素子の一端を自身の第２の記憶媒体の一端に接続し、自身の第２のセンスアンプの入力端子を自身の第４のスイッチ素子の他端に接続して構成されており、自身のセンスアンプの出力端子は、第１のカウント値信号出力端子とされる。
【００１２】
第ｐの単位カウンタは、自身のライト値生成回路を第１の単位カウンタから第ｐ−１の単位カウンタの第２のセンスアンプの出力が全て論理１で、自身の第２のセンスアンプの出力が論理０の場合、又は、第１の単位カウンタから第ｐ−１の単位カウンタの第２のセンスアンプの出力が全て論理１の場合以外で、自身の第２のセンスアンプの出力が論理１の場合に、論理１を出力するものとしている。
【００１３】
そして、第ｐの単位カウンタは、自身の第１のスイッチ素子の一端を自身のライト値生成回路の出力端子に接続し、自身の第１の記憶媒体の一端を自身の第１のスイッチ素子の他端に接続し、自身の第２のスイッチ素子の一端を自身の第１の記憶媒体の一端に接続し、自身の第１のセンスアンプの入力端子を自身の第２のスイッチ素子の他端に接続し、自身の第３のスイッチ素子の一端を自身の第２のセンスアンプの出力端子に接続し、自身の第２の記憶媒体の一端を自身の第３のスイッチ素子の他端に接続し、自身の第４のスイッチ素子の一端を自身の第２の記憶媒体の一端に接続し、自身の第２のセンスアンプの入力端子を自身の第４のスイッチ素子の他端に接続して構成されており、自身のセンスアンプの出力端子は、第ｐのカウント値信号出力端子とされる。
【発明の効果】
【００１４】
第１の発明においては、制御回路は、カウントアップ動作を実行する毎に、第１の単位カウンタの記憶媒体から順に論理１が書き込まれるように、第１〜第ｎの単位カウンタの第１、第２のスイッチ素子の導通、非導通を制御する。即ち、カウントアップ動作が実行される毎に、第ｎ、第ｎ−１、…、第３、第２、第１の単位カウンタの記憶媒体の記憶論理値は、“００…００１”（カウント値＝１）、“００…０１１”（カウント値＝２）、“００…１１１”（カウント値＝３）、…、“０１…１１１”（カウント値＝ｎ−１）、“１１…１１１”（カウント値＝ｎ）と変化する。
【００１５】
また、制御回路は、カウント値出力動作時には、第１〜第ｎの単位カウンタの第１のスイッチ素子が非導通、第２のスイッチ素子が導通となるように、第１〜第ｎの単位カウンタの第１、第２のスイッチ素子の導通、非導通を制御する。この結果、第１〜第ｎの単位カウンタの記憶媒体の記憶論理値がカウント値として、第１〜第ｎのカウント値信号出力端子に出力される。
【００１６】
このように構成された第１の発明によれば、アップカウンタは、アップカウントのみを実行し、回路破壊以外の方法でのカウント値のリセットや改竄は不可能であり、カウント値がカウント限界値（ｎ）に達すると、その後、その値（ｎ）を保持することができる。したがって、使用時間や使用回数に制限を設ける必要がある機器に使用して好適な電子回路からなるカウンタを提供することができる。
【００１７】
第２の発明においては、第１の制御回路は、カウントアップ動作を実行する毎に、カウント値が第１の単位カウンタの第２の記憶媒体の記憶論理値を最下位ビットとして第１〜第ｎの単位カウンタの第２の記憶媒体の記憶論理値がカウント値を２進数で示すように、第１〜第ｎの単位カウンタの第１〜第４のスイッチ素子の導通、非導通の制御及び第１〜第ｎの単位カウンタの記憶媒体の他端の電圧を制御する。
【００１８】
この結果、カウントアップ動作が実行される毎に、第ｎ、第ｎ−１、…、第３、第２、第１の単位カウンタの第２の記憶媒体の記憶論理値は、“００…００１”（カウント値＝１）、“００…０１０”（カウント値＝２）、“００…０１１”（カウント値＝３）、“００…１００”（カウント値＝４）、…、“１１…１１０”（カウント値＝２ｎ−２）、“１１…１１１”（カウント値＝２ｎ−１）と変化する。
【００１９】
また、第１の制御回路は、カウント値出力動作時には、第１〜第ｎの単位カウンタの第１〜第３のスイッチ素子が非導通、第４のスイッチ素子が導通となるように、第１〜第ｎの単位カウンタの第１〜第４のスイッチ素子の導通、非導通を制御する。この結果、第１〜第ｎの単位カウンタの第２の記憶媒体の記憶論理値がカウント値として、第１〜第ｎのカウント値信号出力端子に出力される。
【００２０】
また、第２の制御回路は、第１〜第ｎの単位カウンタの第２のセンスアンプの出力が論理１となったときは、アップカウンタにカウントアップ動作を実行させないように、第１の制御回路を制御する。
【００２１】
したがって、第２の発明によれば、アップカウンタは、アップカウントのみを実行し、回路破壊以外の方法でのカウント値のリセットや改竄は不可能であり、カウント値がカウント限界値（ｎ）に達すると、その後、その値（ｎ）を保持することができる。したがって、使用時間や使用回数に制限を設ける必要がある機器に使用して好適な電子回路からなるカウンタを提供することができる。
【発明を実施するための最良の形態】
【００２２】
（第１実施形態）
図１は本発明の第１実施形態（本発明中、第１の発明の一実施形態）を示す回路図である。図１中、１は本発明の第１実施形態に対してカウントアップ動作を指示するカウントアップ指示信号ＣＵを入力するためのカウントアップ指示信号入力端子、２は本発明の第１実施形態にカウント値の出力を指示するカウント値出力指示信号ＲＤを入力するためのカウント値出力指示信号入力端子である。
【００２３】
３はアップカウンタ制御回路、Ｗ１〜Ｗ３、Ｗ３１、Ｗ３２はライト信号、Ｒ１〜Ｒ３、Ｒ３１、Ｒ３２はリード信号、ＶＰ１〜ＶＰ３、ＶＰ３１、ＶＰ３２はプレート電圧であり、ライト信号Ｗ４〜Ｗ３０、リード信号Ｒ４〜Ｒ３０及びプレート電圧ＶＰ４〜ＶＰ３０は、図示を省略している。
【００２４】
アップカウンタ制御回路３は、電源電圧ＶＤＤ（正の電圧）、ＶＳＳ（０Ｖ）、カウントアップ指示信号ＣＵ及びカウント値出力指示信号ＲＤを入力し、ライト信号Ｗ１〜Ｗ３２、リード信号Ｒ１〜Ｒ３２及びプレート電圧ＶＰ１〜ＶＰ３２を出力するものであり、プレート電圧ＶＰ１〜ＶＰ３２は、本発明の第１実施形態の使用時には、０Ｖとされる。
【００２５】
４−１〜４−３、４−３１、４−３２はライト信号線、５−１〜５−３、５−３１、５−３２はリード信号線、６−１〜６−３、６−３１、６−３２はプレート電圧線であり、ライト信号線４−４〜４−３０、リード信号線５−４〜５−３０及びプレート電圧線６−４〜６−３０は、図示を省略している。
【００２６】
アップカウンタ制御回路３が出力するライト信号Ｗｉ（但し、ｉ＝１、２、…、３２であり、以下、同様である。）、リード信号Ｒｉ及びプレート電圧ＶＰｉは、それぞれライト信号線４−ｉ、リード信号線５−ｉ及びプレート電圧線６−ｉに出力される。
【００２７】
７はアップカウンタ制御回路３によりカウントアップ動作及びカウント値出力動作が制御されるアップカウンタであり、カウント限界値を「３２」とするものである。８−１〜８−３、８−３１、８−３２はアップカウンタ７を構成する単位カウンタであり、単位カウンタ８−４〜８−３０は、図示を省略している。
【００２８】
９−１〜９−３、９−３１、９−３２はカウント値信号出力端子、Ｄ１〜Ｄ３、Ｄ３１、Ｄ３２はカウント値信号であり、カウント値信号出力端子９−４〜９−３０及びカウント値信号Ｄ４〜Ｄ３０は、図示を省略している。
【００２９】
図２はアップカウンタ７にカウントアップ動作を実行させる場合のアップカウンタ制御回路３の動作を示すタイミングチャートであり、（Ａ）はカウントアップ指示信号ＣＵ、（Ｂ）はカウント値出力指示信号ＲＤ、（Ｃ）はライト信号Ｗ１〜Ｗ３、Ｗ３０〜Ｗ３２、（Ｄ）はリード信号Ｒ１〜Ｒ３、Ｒ３０〜Ｒ３２、（Ｅ）はプレート電圧ＶＰ１〜ＶＰ３２を示している。
【００３０】
即ち、本発明の第１実施形態においては、アップカウンタ制御回路３は、Ｈレベル信号であるカウントアップ指示信号ＣＵ及びカウント値出力指示信号ＲＤが与えられない間は、ライト信号Ｗ１〜Ｗ３２及びリード信号Ｒ１〜Ｒ３２をＬレベル（０Ｖ）にする。
【００３１】
そして、カウントアップ指示信号ＣＵが与えられると、アップカウンタ制御回路３は、ライト信号Ｗ３２、Ｗ３１、…、Ｗ１の順にライト信号Ｗ３２、Ｗ３１、…、Ｗ１を一定幅のＨレベル（ＶＤＤレベル）信号とすると共に、ライト信号Ｗｊ（但し、ｊ＝２、３、…、３２であり、以下、同様である。）に同期してリード信号Ｒｊ−1をライト信号Ｗｊと同一幅のＨレベル信号とする。
【００３２】
図３はアップカウンタ７にカウント値出力動作を実行させる場合のアップカウンタ制御回路３の動作を示すタイミングチャートであり、（Ａ）はカウントアップ指示信号ＣＵ、（Ｂ）はカウント値出力指示信号ＲＤ、（Ｃ）はライト信号Ｗ１〜Ｗ３、Ｗ３０〜Ｗ３２、（Ｄ）はリード信号Ｒ１〜Ｒ３、Ｒ３０〜Ｒ３２、（Ｅ）はプレート電圧ＶＰ１〜ＶＰ３２を示している。
【００３３】
即ち、本発明の第１実施形態においては、アップカウンタ制御回路３は、カウント値出力指示信号ＲＤが与えられると、ライト信号Ｗ１〜Ｗ３２のレベルをＬレベルに維持し、リード信号Ｒ１〜Ｒ３２を同時に一定幅のＨレベル信号とする。
【００３４】
このように動作するアップカウンタ制御回路３は、カウントアップ指示信号ＣＵを受けてライト信号Ｗ１〜Ｗ３２及びリード信号Ｒ１〜Ｒ３２を生成する部分については、カウントアップ指示信号ＣＵを入力して遅延するシフトレジスタを用いて構成することができる。また、カウント値出力指示信号ＲＤを受けてリード信号Ｒ１〜Ｒ３２を生成する部分については、例えば、カウント値出力指示信号ＲＤをバッファリングするバッファ回路により構成することができる。
【００３５】
図４はアップカウンタ７の構成を示す回路図である。１１は電源電圧ＶＤＤを供給するＶＤＤ電源線、１２−１〜１２−３、１２−３１、１２−３２は第１のスイッチ素子をなすＮＭＯＳトランジスタ、１３−１〜１３−３、１３−３１、１３−３２は書き込み可能な不揮発性記憶媒体である強誘電体キャパシタ、１４−１〜１４−３、１４−３１、１４−３２は第２のスイッチ素子をなすＮＭＯＳトランジスタ、１５−１〜１５−３、１５−３１、１５−３２はセンスアンプである。
【００３６】
なお、単位カウンタ８−４〜８−３０の構成は、図示を省略しているが、これら単位カウンタ８−４〜８−３０は、単位カウンタ８−２、８−３、８−３１、８−３２と同様に構成されており、単位カウンタ８−４〜８−３０には、ＮＭＯＳトランジスタ１２−４〜１２−３０、強誘電体キャパシタ１３−４〜１３−３０、ＮＭＯＳトランジスタ１４−４〜１４−３０及びセンスアンプ１５−４〜１５−３０が設けられている。
【００３７】
センスアンプ１５−１〜１５−３２は、強誘電体キャパシタ１３−１〜１３−３２の記憶論理値をセンスし、記憶論理値が“１”の場合には、Ｈレベル（ＶＤＤ）を出力し、記憶論理値が“０”の場合には、Ｌレベル（０Ｖ）を出力するように構成される。
【００３８】
ＮＭＯＳトランジスタ１２−１は、ドレインをＶＤＤ電源線１１に接続し、ゲートをライト信号線４−１に接続し、ソースを強誘電体キャパシタ１３−１の一方の電極１６−１に接続しており、強誘電体キャパシタ１３−１の他方の電極１７−１はプレート電圧線６−１に接続されている。
【００３９】
ＮＭＯＳトランジスタ１４−１は、ドレインを強誘電体キャパシタ１３−１の一方の電極１６−１に接続し、ゲートをリード信号線５−１に接続し、ソースをセンスアンプ１５−１の入力端子１８−１に接続しており、センスアンプ１５−１の出力端子１９−１はカウント値信号出力端子９−１に接続されている。
【００４０】
ＮＭＯＳトランジスタ１２−ｊは、センスアンプ１５−（ｊ−１）の出力端子１９−（ｊ−１）に接続し、ゲートをライト信号線４−ｊに接続し、ソースを強誘電体キャパシタ１３−ｊの一方の電極１６−ｊに接続しており、強誘電体キャパシタ１３−ｊの他方の電極１７−ｊはプレート電圧線６−ｊに接続されている。
【００４１】
ＮＭＯＳトランジスタ１４−ｊは、ドレインを強誘電体キャパシタ１３−ｊの一方の電極１６−ｊに接続し、ゲートをリード信号線５−ｊに接続し、ソースをセンスアンプ１５−ｊの入力端子１８−ｊに接続しており、センスアンプ１５−ｊの出力端子１９−ｊはカウント値信号出力端子９−ｊに接続されている。
【００４２】
図５〜図９はアップカウンタ７の動作を説明するための回路図である。図５は本発明の第１実施形態の一部分の初期状態を示しており、本発明の第１実施形態の初期状態においては、アップカウンタ制御回路３は、ライト信号Ｗ１〜Ｗ３２のレベル＝Ｌレベル、リード信号Ｒ１〜Ｒ３２のレベル＝Ｌレベル、プレート電圧ＶＰ１〜ＶＰ３２のレベル＝Ｌレベルとする。この場合、ＮＭＯＳトランジスタ１２−１〜１２−３２、１４−１〜１４−３２はＯＦＦとなる。
【００４３】
図５の例は、本発明の第１実施形態の製造時に、強誘電体キャパシタ１３−１〜１３−３２に予め“０”を書き込んでおいた例である。強誘電体キャパシタ１３−１〜１３−３２に対する“０”の書き込みは、電極１６−１〜１６−３２に０Ｖを印加し、電極１７−１〜１７−３２に電源電圧ＶＤＤを印加することにより行うことができる。
【００４４】
なお、本発明の第１実施形態の初期状態時には、強誘電体キャパシタ１３−１〜１３−３２は分極がない状態としても良い。このようにする場合には、プレート電圧線６−１〜６−３２は必要でなく、強誘電体キャパシタ１３−１〜１３−３２の電極１７−１〜１７−３２はＶＳＳ電源線に接続する。
【００４５】
図５に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路３は、図３に示すように、リード信号Ｒ１〜Ｒ３２のレベル＝Ｈレベルとする。この結果、ＮＭＯＳトランジスタ１４−１〜１４−３２の状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…０００”となり、これまでのカウント値が０であることが示される。
【００４６】
その後、最初のカウントアップ指示信号ＣＵが与えられると、アップカウンタ制御回路３は、図２に示すように、ライト信号Ｗ３２、Ｗ３１、…、Ｗ１の順にライト信号Ｗ３２、Ｗ３１、…、Ｗ１を一定幅のＨレベル信号とすると共に、ライト信号Ｗｊに同期してリード信号Ｒｊ−1をライト信号Ｗｊと同一幅のＨレベル信号とし、アップカウンタ７に１回目のカウントアップ動作を実行させる。
【００４７】
ここで、図６に一部分を示すように、ライト信号Ｗ１のレベル＝Ｈレベル、ライト信号Ｗ２〜Ｗ３２のレベル＝Ｌレベル、リード信号Ｒ１〜Ｒ３２のレベル＝Ｌレベル、ＮＭＯＳトランジスタ１２−１の状態＝ＯＮ、ＮＭＯＳトランジスタ１２−２〜１２−３２、１４−１〜１４−３２の状態＝ＯＦＦとなったとき、電源電圧ＶＤＤがＮＭＯＳトランジスタ１２−１を介して強誘電体キャパシタ１３−１の電極１６−１に与えられ、強誘電体キャパシタ１３−１に“１”が書き込まれる。
【００４８】
図６に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路３は、図３に示すように、リード信号Ｒ１〜Ｒ３２のレベル＝Ｈレベルとする。この結果、ＮＭＯＳトランジスタ１４−１〜１４−３２の状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…００１”となり、これまでのカウント値が１であることが示される。
【００４９】
その後、２番目のカウントアップ指示信号ＣＵが与えられると、アップカウンタ制御回路３は、図２に示すように、ライト信号Ｗ３２、Ｗ３１、…、Ｗ１の順にライト信号Ｗ３２、Ｗ３１、…、Ｗ１を一定幅のＨレベル信号とすると共に、ライト信号Ｗｊに同期してリード信号Ｒｊ−1をライト信号Ｗｊと同一幅のＨレベル信号とし、アップカウンタ７に２回目のカウントアップ動作を実行させる。
【００５０】
ここで、図７に一部分を示すように、ライト信号Ｗ２のレベル＝Ｈレベル、ライト信号Ｗ１、Ｗ３〜Ｗ３２のレベル＝Ｌレベル、リード信号Ｒ１のレベル＝Ｈレベル、リード信号Ｒ２〜Ｒ３２のレベル＝Ｌレベル、ＮＭＯＳトランジスタ１２−２、１４−１の状態＝ＯＮ、ＮＭＯＳトランジスタ１２−１、１２−３〜１２−３２、１４−２〜１４−３２の状態＝ＯＦＦとなったときに、強誘電体キャパシタ１３−１の電極１６−１の電圧がセンスアンプ１５−１で増幅されて強誘電体キャパシタ１３−２の電極１６−２に与えられ、強誘電体キャパシタ１３−２に“１”が書き込まれる。
【００５１】
図７に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路３は、図３に示すように、リード信号Ｒ１〜Ｒ３２のレベル＝Ｈレベルとする。この結果、ＮＭＯＳトランジスタ１４−１〜１４−３２の状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…０１１”となり、これまでのカウント値が２であることが示される。
【００５２】
その後、３番目のカウントアップ指示信号ＣＵが与えられると、アップカウンタ制御回路３は、図２に示すように、ライト信号Ｗ３２、Ｗ３１、…、Ｗ１の順にライト信号Ｗ３２、Ｗ３１、…、Ｗ１を一定幅のＨレベル信号とすると共に、ライト信号Ｗｊに同期してリード信号Ｒｊ−1をライト信号Ｗｊと同一幅のＨレベル信号とし、アップカウンタ７に３回目のカウントアップ動作を実行させる。
【００５３】
ここで、図８に一部分を示すように、ライト信号Ｗ３のレベル＝Ｈレベル、ライト信号Ｗ１、Ｗ２、Ｗ４〜Ｗ３２のレベル＝Ｌレベル、リード信号Ｒ２のレベル＝Ｈレベル、リード信号Ｒ１、Ｒ３〜Ｒ３２のレベル＝Ｌレベル、ＮＭＯＳトランジスタ１２−３、１４−２の状態＝ＯＮ、ＮＭＯＳトランジスタ１２−１、１２−２、１２−４〜１２−３２、１４−１、１４−３〜１４−３２の状態＝ＯＦＦとなったときに、強誘電体キャパシタ１３−２の電極１６−２の電圧がセンスアンプ１５−２で増幅されて強誘電体キャパシタ１３−３の電極１６−３に与えられ、強誘電体キャパシタ１３−３に“１”が書き込まれる。
【００５４】
図８に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路３は、図３に示すように、リード信号Ｒ１〜Ｒ３２のレベル＝Ｈレベルとする。この結果、ＮＭＯＳトランジスタ１４−１〜１４−３２の状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…１１１”となり、これまでのカウント値が３であることが示される。
【００５５】
以下、同様に、カウントアップ指示信号ＣＵが与えられる毎に、アップカウンタ制御回路３は、図２に示すように、ライト信号Ｗ３２、Ｗ３１、…、Ｗ１の順にライト信号Ｗ３２、Ｗ３１、…、Ｗ１を一定幅のＨレベル信号とすると共に、ライト信号Ｗｊに同期してリード信号Ｒｊ−1をライト信号Ｗｊと同一幅のＨレベル信号とする。この結果、強誘電体キャパシタ１３−４〜１３−３２に順に“１”が書き込まれる。
【００５６】
図９は３２回目のカウントアップ動作において、ライト信号Ｗ３２のレベル＝Ｈレベル、ライト信号Ｗ１〜Ｗ３１のレベル＝Ｌレベル、リード信号Ｒ３１のレベル＝Ｈレベル、リード信号Ｒ１〜Ｒ３０、Ｒ３２のレベル＝Ｌレベル、ＮＭＯＳトランジスタ１２−３２、１４−３１の状態＝ＯＮ、ＮＭＯＳトランジスタ１２−１〜１２−３１、１４−１〜１４−３０、１４−３２の状態＝ＯＦＦとなり、強誘電体キャパシタ１３−３１の電極１６−３１の電圧がセンスアンプ１５−３１で増幅されて強誘電体キャパシタ１３−３２の電極１６−３２に与えられ、強誘電体キャパシタ１３−３２に“１”が書き込まれた状態を示している。
【００５７】
図９に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路３は、図３に示すように、リード信号Ｒ１〜Ｒ３２のレベル＝Ｈレベルとする。この結果、ＮＭＯＳトランジスタ１４−１〜１４−３２の状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“１１…１１１”となり、これまでのカウント値が３２であることが示される。
【００５８】
このように、強誘電体キャパシタ１３−１〜１３−３２に“１”が書き込まれ、カウント値がカウント限界値の「３２」になると、その後、アップカウンタ制御回路３がアップカウンタ７にカウントアップ動作を実行させても、強誘電体キャパシタ１３−１〜１３−３２の記憶論理値“１１…１１１”に変更は発生しない。
【００５９】
以上のように、本発明の第１実施形態によれば、アップカウンタ制御回路３は、カウントアップ動作を実行する毎に、強誘電体キャパシタ１３−１から順に“１”が書き込まれるように、ＮＭＯＳトランジスタ１２−１〜１２−３２、１４−１〜１４−３２のＯＮ、ＯＦＦを制御する。
【００６０】
この結果、カウントアップ動作が実行される毎に、強誘電体キャパシタ１３−３２、１３−３１、…、１３−３、１３−２、１３−１の記憶論理値は、“００…００１”、“００…０１１”、“００…１１１”、…、“０１…１１１”、“１１…１１１”と変化する。この場合、“１”の数がこれまでのカウント値を示すことになる。
【００６１】
また、アップカウンタ制御回路３は、カウント値出力動作時には、ＮＭＯＳトランジスタ１２−１〜１２−３２がＯＦＦ、ＮＭＯＳトランジスタ１４−１〜１４−３２がＯＮとなるように、ＮＭＯＳトランジスタ１２−１〜１２−３２、１４−１〜１４−３２のＯＮ、ＯＦＦを制御する。この結果、強誘電体キャパシタ１３−１〜１３−３２の記憶論理値がカウント値として、カウント値信号出力端子９−１〜９−３２に出力される。
【００６２】
すなわち、本発明の第１実施形態によれば、アップカウンタ７は、アップカウントのみを実行し、回路破壊以外の方法でのカウント値のリセットや改竄は不可能であり、カウント値がカウント限界値である「３２」に達すると、その後、カウントアップ動作を実行させても、カウント値が「０」に戻ることはなく、カウント値としてカウント限界値である「３２」を保持することができる。したがって、使用時間や使用回数に制限を設ける必要がある機器に使用して好適な電子回路からなるカウンタを提供することができる。
【００６３】
（第２実施形態）
図１０は本発明の第２実施形態（本発明中、第２の発明の一実施形態）を示す回路図である。図１０中、２１は本発明の第２実施形態に対してカウントアップ動作を指示するカウントアップ指示信号ＣＵを入力するためのカウントアップ指示信号入力端子、２２は本発明の第２実施形態にカウント値の出力を指示するカウント値出力指示信号ＲＤを入力するためのカウント値出力指示信号入力端子である。
【００６４】
２３は第１の制御回路をなすアップカウンタ制御回路、Ｗ１Ａ、Ｗ２Ａ、Ｗ３２Ａ、Ｗ１Ｂ、Ｗ２Ｂ、Ｗ３２Ｂはライト信号、Ｒ１Ａ、Ｒ２Ａ、Ｒ３２Ａ、Ｒ１Ｂ、Ｒ２Ｂ、Ｒ３２Ｂはリード信号、ＶＰ１Ａ、ＶＰ２Ａ、ＶＰ３２Ａ、ＶＰ１Ｂ、ＶＰ２Ｂ、ＶＰ３２Ｂはプレート電圧であり、ライト信号Ｗ３Ａ〜Ｗ３１Ａ、Ｗ３Ｂ〜Ｗ３１Ｂ、リード信号Ｒ３Ａ〜Ｒ３１Ａ、Ｒ３Ｂ〜Ｒ３１Ｂ及びプレート電圧ＶＰ３Ａ〜ＶＰ３１Ａ、ＶＰ３Ｂ〜ＶＰ３１Ｂは、図示を省略している。
【００６５】
２４−１Ａ、２４−２Ａ、２４−３２Ａ、２４−１Ｂ、２４−２Ｂ、２４−３２Ｂはライト信号線、２５−１Ａ、２５−２Ａ、２５−３２Ａ、２５−１Ｂ、２５−２Ｂ、２５−３２Ｂはリード信号線、２６−１Ａ、２６−２Ａ、２６−３２Ａ、２６−１Ｂ、２６−２Ｂ、２６−３２Ｂはプレート電圧線であり、ライト信号線２４−３Ａ〜２４−３１Ａ、２４−３Ｂ〜２４−３１Ｂ、リード信号線２５−３Ａ〜２５−３１Ａ、２５−３Ｂ〜２５−３１Ｂ及びプレート電圧線２６−３Ａ〜２６−３１Ａ、２６−３Ｂ〜２６−３１Ｂは、図示を省略している。
【００６６】
アップカウンタ制御回路２３が出力するライト信号ＷｉＡ、ＷｉＢ、リード信号ＲｉＡ、ＲｉＢ及びプレート電圧ＶＰｉＡ、ＶＰｉＢは、それぞれライト信号線２４−ｉＡ、２４−ｉＢ、リード信号線２５−ｉＡ、２５−ｉＢ及びプレート電圧線２６−ｉＡ、２６−ｉＢに出力される。
【００６７】
２７はアップカウンタ制御回路２３によりカウントアップ動作及びカウント値出力動作が制御されるアップカウンタであり、カウント限界値を「２32−１」とするものである。２８−１、２８−２、２８−３２はアップカウンタ２７を構成する単位カウンタ、ＢＬ１、ＢＬ２、ＢＬ３２はビット線であり、単位カウンタ２８−３〜２８−３１及びビット線ＢＬ３〜ＢＬ３１は、図示を省略している。
【００６８】
２９−１、２９−２、２９−３２はカウント値信号出力端子、Ｄ１、Ｄ２、Ｄ３２はカウント値信号であり、カウント値信号出力端子２９−３〜２９−３１及びカウント値信号Ｄ３〜Ｄ３１は、図示を省略している。
【００６９】
３０は第２の制御回路をなす３２入力のＡＮＤ回路であり、ビット線ＢＬ１〜ＢＬ３２上のカウント値信号Ｄ１〜Ｄ３２をＡＮＤ処理するものである。ＡＮＤ回路３０の出力Ｓ３０はアップカウンタ制御回路２３に与えられ、アップカウンタ制御回路２３は、ＡＮＤ回路３０の出力Ｓ３０が“０”である間は、アップカウンタ２７に対するカウントアップ制御を行い、ＡＮＤ回路３０の出力Ｓ３０が“１”になると、カウントアップ指示信号ＣＵが与えられたときでも、アップカウンタ２７に対するカウントアップ制御を実行しないように構成される。
【００７０】
図１１はアップカウンタ２７にカウントアップ動作を実行させる場合のアップカウンタ制御回路２３の動作を示すタイミングチャートであり、（Ａ）はカウントアップ信号ＣＵ、（Ｂ）はカウント値出力指示信号ＲＤ、（Ｃ）はライト信号Ｗ１Ａ〜Ｗ３２Ａ、（Ｄ）はライト信号Ｗ１Ｂ〜Ｗ３２Ｂ、（Ｅ）はリード信号Ｒ１Ａ〜Ｒ３２Ａ、（Ｆ）はリード信号Ｒ１Ｂ〜Ｒ３２Ｂ、（Ｇ）はプレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂを示している。
【００７１】
即ち、本発明の第２実施形態においては、アップカウンタ制御回路２３は、Ｈレベル信号であるカウントアップ指示信号ＣＵ及びカウント値出力指示信号ＲＤが与えられない間は、ライト信号Ｗ１Ａ〜Ｗ３２Ａ、Ｗ１Ｂ〜Ｗ３２Ｂ、リード信号Ｒ１Ａ〜Ｒ３２Ａ、Ｒ１Ｂ〜Ｒ３２Ｂ及びプレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２ＢをＬレベルにする。
【００７２】
そして、Ｈレベル信号からなるカウントアップ指示信号ＣＵが与えられると、アップカウンタ制御回路２３は、ライト信号Ｗ１Ａ〜Ｗ３２Ａ及びリード信号Ｒ１Ｂ〜Ｒ３２Ｂを一定幅のＨレベル信号とする。また、後述する強誘電体キャパシタ３３−１Ａ〜３３−３２Ａの中に記憶論理値を“０”から“１”に書き換える強誘電体キャパシタがある場合には、対応するプレート電圧をライト信号Ｗ１Ａ〜Ｗ３２Ａ及びリード信号Ｒ１Ｂ〜Ｒ３２Ｂと共にＨレベルとする。
【００７３】
その後、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂ及びリード信号Ｒ１Ａ〜Ｒ３２Ａを一定幅のＨレベル信号とする。また、後述する強誘電体キャパシタ３３−１Ｂ〜３３−３２Ｂの中に、記憶論理値を“０”から“１”に書き換える強誘電体キャパシタがある場合には、対応するプレート電圧をライト信号Ｗ１Ｂ〜Ｗ３２Ｂ及びリード信号Ｒ１Ａ〜Ｒ３２Ａと共にＨレベルとする。
【００７４】
図１２はアップカウンタ２７にカウント値出力動作を実行させる場合のアップカウンタ制御回路２３の動作を示すタイミングチャートであり、（Ａ）はカウントアップ信号ＣＵ、（Ｂ）はカウント値出力指示信号ＲＤ、（Ｃ）はライト信号Ｗ１Ａ〜Ｗ３２Ａ、（Ｄ）はライト信号Ｗ１Ｂ〜Ｗ３２Ｂ、（Ｅ）はリード信号Ｒ１Ａ〜Ｒ３２Ａ、（Ｆ）はリード信号Ｒ１Ｂ〜Ｒ３２Ｂ、（Ｇ）はプレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、（Ｈ）はプレート電圧ＶＰ１Ｂ〜ＶＰ３２Ｂを示している。
【００７５】
即ち、カウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路２３は、ライト信号Ｗ１Ａ〜Ｗ３２Ａ、Ｗ１Ｂ〜Ｗ３２Ｂ＝Ｌレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａ＝Ｌレベル、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂ＝Ｌレベルを維持し、リード信号Ｒ１Ｂ〜Ｒ３２Ｂとして、一定幅のＨレベル信号を出力する。
【００７６】
このように動作するアップカウンタ制御回路２３は、カウントアップ指示信号ＣＵを受けてライト信号Ｗ１Ａ〜Ｗ３２Ａ、Ｗ１Ｂ〜Ｗ３２Ｂ及びリード信号Ｒ１Ａ〜Ｒ３２Ａ、Ｒ１Ｂ〜Ｒ３２Ｂを生成する部分については、例えば、それぞれカウントアップ指示信号ＣＵを遅延するシフトレジスタを用いて構成することができる。
【００７７】
また、カウント値出力指示信号ＲＤを受けてリード信号Ｒ１Ｂ〜Ｒ３２Ｂを生成する部分については、例えば、カウント値出力指示信号ＲＤをバッファリングするバッファ回路により構成することができる。また、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂを生成する部分については、カウントアップ指示信号ＣＵを遅延するシフトレジスタと強誘電体キャパシタの記憶論理値を監視する回路を含めて構成することができる。
【００７８】
図１３は単位カウンタ２８−１〜２８−３の構成を示す回路図、図１４は単位カウンタ２８−ｋ（但し、ｋ＝４、５、…、３１であり、以下、同様である。）の構成を示す回路図、図１５は単位カウンタ２８−３２の構成を示す回路図である。
【００７９】
図１３〜図１５において、４０−１はライト値生成回路をなすインバータ、４０−２、４０−３、４０−ｋ、４０−３２はライト値生成回路、３２−１Ａ〜３２−３Ａ、３２−ｋＡ、３２−３２Ａは第１のスイッチ素子をなすＮＭＯＳトランジスタ、３３−１Ａ〜３３−３Ａ、３３−ｋＡ、３３−３２Ａは書き換え可能な不揮発性の第１の記憶媒体である強誘電体キャパシタである。３４−１Ａ〜３４−３Ａ、３４−ｋＡ、３４−３２Ａは第２のスイッチ素子をなすＮＭＯＳトランジスタ、３５−１Ａ〜３５−３Ａ、３５−ｋＡ、３５−３２Ａは第１のセンスアンプである。
【００８０】
３２−１Ｂ〜３２−３Ｂ、３２−ｋＢ、３２−３２Ｂは第３のスイッチ素子をなすＮＭＯＳトランジスタ、３３−１Ｂ〜３３−３Ｂ、３３−ｋＢ、３３−３２Ｂは書き換え可能な不揮発性の第２の記憶媒体である強誘電体キャパシタである。３４−１Ｂ〜３４−３Ｂ、３４−ｊＢ、３４−３２Ｂは第４のスイッチ素子をなすＮＭＯＳトランジスタ、３５−１Ｂ〜３５−３Ｂ、３５−ｊＢ、３５−３２Ｂは第２のセンスアンプ、ＢＬ１〜ＢＬ３、ＢＬｋ、ＢＬ３２はビット線である。
【００８１】
ＮＭＯＳトランジスタ３２−１Ａは、ドレインをインバータ４０−１の出力端子に接続し、ゲートをライト信号線２４−１Ａに接続し、ソースを強誘電体キャパシタ３３−１Ａの一方の電極３６−１Ａに接続しており、強誘電体キャパシタ３３−１Ａの他方の電極３７−１Ａはプレート電圧線２６−１Ａに接続されている。
【００８２】
ＮＭＯＳトランジスタ３４−１Ａは、ドレインを強誘電体キャパシタ３３−１Ａの電極３６−１Ａに接続し、ゲートをリード信号線２５−１Ａに接続し、ソースをセンスアンプ３５−１Ａの入力端子３８−１Ａに接続している。
【００８３】
ＮＭＯＳトランジスタ３２−１Ｂは、ドレインをセンスアンプ３５−１Ａの出力端子３９−１Ａに接続し、ゲートをライト信号線２４−１Ｂに接続し、ソースを強誘電体キャパシタ３３−１Ｂの一方の電極３６−１Ｂに接続しており、強誘電体キャパシタ３３−１Ｂの他方の電極３７−１Ｂはプレート電圧線２６−１Ｂに接続されている。
【００８４】
ＮＭＯＳトランジスタ３４−１Ｂは、ドレインを強誘電体キャパシタ３３−１Ｂの一方の電極３６−１Ｂに接続し、ゲートをリード信号線２５−１Ｂに接続し、ソースをセンスアンプ３５−１Ｂの入力端子３８−１Ｂに接続しており、センスアンプ３５−１Ｂの出力端子３９−１Ｂはビット線ＢＬ１に接続され、ビット線ＢＬ１はカウント値信号出力端子２９−１及びインバータ４０−１の入力端子に接続されている。
【００８５】
ＮＭＯＳトランジスタ３２−ｊＡは、ドレインをライト値生成回路４０−ｊの出力端子に接続し、ゲートをライト信号線２４−ｊＡに接続し、ソースを強誘電体キャパシタ３３−ｊＡの一方の電極３６−ｊＡに接続しており、強誘電体キャパシタ３３−ｊＡの他方の電極３７−ｊＡはプレート電圧線２６−ｊＡに接続されている。
【００８６】
ＮＭＯＳトランジスタ３４−ｊＡは、ドレインを強誘電体キャパシタ３３−ｊＡの一方の電極３６−ｊＡに接続し、ゲートをリード信号線２５−ｊＡに接続し、ソースをセンスアンプ３５−ｊＡの入力端子３８−ｊＡに接続している。
【００８７】
ＮＭＯＳトランジスタ３２−ｊＢは、ドレインをセンスアンプ３５−ｊＡの出力端子３９−ｊＡに接続し、ゲートをライト信号線２４−ｊＢに接続し、ソースを強誘電体キャパシタ３３−ｊＢの一方の電極３６−ｊＢに接続しており、強誘電体キャパシタ３３−ｊＢの他方の電極３７−ｊＢはプレート電圧線２６−ｊＢに接続されている。
【００８８】
ＮＭＯＳトランジスタ３４−ｊＢは、ドレインを強誘電体キャパシタ３３−ｊＢの一方の電極３６−ｊＢに接続し、ゲートをリード信号線２５−ｊＢに接続し、ソースをセンスアンプ３５−ｊＢの入力端子３８−ｊＢに接続しており、センスアンプ３５−ｊＢの出力端子３９−ｊＢはビット線ＢＬｊに接続され、ビット線ＢＬｊはカウント値信号出力端子２９−ｊに接続されている。
【００８９】
図１６はライト値生成回路４０−２の構成を示す回路図である。図１６中、４１−２−１、４１−２−２は入力端子、４２−２−１、４２−２−２はＡＮＤ回路、４３−２はＯＲ回路、４４−２は出力端子である。入力端子４１−２−１はビット線ＢＬ１に接続され、入力端子４１−２−２はビット線ＢＬ２に接続されている。
【００９０】
ＡＮＤ回路４２−２−１は、Ｌアクティブ入力端子を入力端子４１−２−１に接続し、Ｈアクティブ入力端子を入力端子４１−２−２に接続している。ＡＮＤ回路４２−２−２は、Ｈアクティブ入力端子を入力端子４１−２−１に接続し、Ｌアクティブ入力端子を入力端子４１−２−２に接続している。
【００９１】
ＯＲ回路４３−２は、第１の入力端子をＡＮＤ回路４２−２−１の出力端子に接続し、第２の入力端子をＡＮＤ回路４２−２−２の出力端子に接続し、自身の出力端子を出力端子４４−２に接続している。
【００９２】
このように構成されたライト値生成回路４０−２においては、ビット線ＢＬ１のレベル＝Ｈレベル、ビット線ＢＬ２のレベル＝Ｌレベルの場合、又は、ビット線ＢＬ１のレベル＝Ｌレベル、ビット線ＢＬ２のレベル＝Ｈレベルの場合には、ＯＲ回路４３−２の出力レベル＝Ｈレベルとなり、これ以外の場合には、ＯＲ回路４３−２の出力レベル＝Ｌレベルとなる。
【００９３】
図１７はライト値生成回路４０−３の構成を示す回路図である。図１７中、４１−３−１〜４１−３−３は入力端子、４２−３−１〜４２−３−３はＡＮＤ回路、４３−３はＯＲ回路、４４−３は出力端子である。入力端子４１−３−１はビット線ＢＬ１に接続され、入力端子４１−３−２はビット線ＢＬ２に接続され、入力端子４１−３−３はビット線ＢＬ３に接続されている。
【００９４】
ＡＮＤ回路４２−３−１は、Ｌアクティブ入力端子を入力端子４１−３−１に接続し、Ｈアクティブ入力端子を入力端子４１−３−３に接続している。ＡＮＤ回路４２−３−２は、Ｌアクティブ入力端子を入力端子４１−３−２に接続し、Ｈアクティブ入力端子を入力端子４１−３−３に接続している。
【００９５】
ＡＮＤ回路４２−３−３は、第１のＨアクティブ入力端子を入力端子４１−３−１に接続し、第２のＨアクティブ入力端子を入力端子４１−３−２に接続し、Ｌアクティブ入力端子を入力端子４１−３−３に接続している。
【００９６】
ＯＲ回路４３−３は、第１の入力端子をＡＮＤ回路４２−３−１の出力端子に接続し、第２の入力端子をＡＮＤ回路４２−３−２の出力端子に接続し、第３の入力端子をＡＮＤ回路４２−３−３の出力端子に接続し、自身の出力端子を出力端子４４−３に接続している。
【００９７】
このように構成されたライト値生成回路４０−３においては、ビット線ＢＬ１、ＢＬ２のレベル＝Ｈレベル、ビット線ＢＬ３のレベル＝Ｌレベルの場合、又は、ビット線ＢＬ１、ＢＬ２のレベル＝Ｈレベルの場合以外で、ビット線ＢＬ３のレベル＝Ｈレベルの場合には、ＯＲ回路４３−３の出力レベル＝Ｈレベルとなり、これ以外の場合には、ＯＲ回路４３−３の出力レベル＝Ｌレベルとなる。
【００９８】
図１８はライト値生成回路４０−ｋの構成を示す回路図である。図１７中、４１−ｋ−１〜４１−ｋ−３、４１−ｋ−（ｋ−１）、４１−ｋ−ｋは入力端子であり、入力端子４１―ｋ−４〜４１−ｋ−（ｋ−２）は図示を省略している。
【００９９】
４２−ｋ−１〜４２−ｋ−３、４２−ｋ−（ｋ−１）は２入力のＡＮＤ回路、４２−ｋ−ｋはｋ入力のＡＮＤ回路であり、２入力のＡＮＤ回路４２−ｋ−４〜４２−ｋ−（ｋ−２）は図示を省略している。４３−ｋはｋ入力のＯＲ回路、４４−ｋは出力端子である。
【０１００】
入力端子４１−ｋ−ｍ（但し、ｍ＝１、２、…、ｋ−１であり、以下、同様である。）は、ビット線ＢＬｍに接続され、入力端子４１−ｋ−ｋは、ビット線ＢＬｋに接続されている。ＡＮＤ回路４２−ｋ−ｍは、Ｌアクティブ入力端子を入力端子４１−ｋ−ｍに接続し、Ｈアクティブ入力端子を入力端子４１−ｋ−ｋに接続している。
【０１０１】
ＡＮＤ回路４２−ｋ−ｋは、第ｍのＨアクティブ入力端子を入力端子４１−ｋ−ｍに接続し、Ｌアクティブ入力端子を入力端子４１−ｋ−ｋに接続している。ＯＲ回路４３−ｋは、第ｍの入力端子をＡＮＤ回路４２−ｋ−ｍの出力端子に接続し、第ｋの入力端子をＡＮＤ回路４２−ｋ−ｋの出力端子に接続し、自身の出力端子を出力端子４４−ｋに接続している。
【０１０２】
このように構成されたライト値生成回路４０−ｋにおいては、ビット線ＢＬ１〜ＢＬｋ−１のレベル＝Ｈレベル、ビット線ＢＬｋのレベル＝Ｌレベルの場合、又は、ビット線ＢＬ１〜ＢＬｋ−１のレベル＝Ｈレベルの場合以外で、ビット線ＢＬｋのレベル＝Ｈレベルの場合には、ＯＲ回路４３−ｋの出力レベル＝Ｈレベルとなり、これ以外の場合には、ＯＲ回路４３−ｋの出力レベル＝Ｌレベルとなる。
【０１０３】
図１９はライト値生成回路４０−３２の構成を示す回路図である。図１８中、４１−３２−１〜４１−３２−４、４１−３２−３１、４１−３２−３２は入力端子、４２−３２は３１入力のＡＮＤ回路、４３−３２はＯＲ回路、４４−３２は出力端子である。
【０１０４】
入力端子４１−ｋ−ｉはビット線ＢＬｉに接続されている。ＡＮＤ回路４２−３２は、第１〜第３１の入力端子を入力端子４１−３２−１〜４１−３２−３１に接続している。ＯＲ回路４３−３２は、第１の入力端子をＡＮＤ回路４２−３２の出力端子に接続し、第２の入力端子を入力端子４１−３２−３２に接続し、自身の出力端子を出力端子４４−３２に接続している。
【０１０５】
このように構成されたライト値生成回路４０−３２においては、ビット線ＢＬ１〜ＢＬ３１のレベル＝Ｈレベル、ビット線ＢＬ３２のレベル＝Ｌレベルの場合、又は、ビット線ＢＬ１〜ＢＬ３１のレベル＝Ｈレベルの場合以外で、ビット線ＢＬ３２のレベル＝Ｈレベルの場合には、ＯＲ回路４３−３２の出力レベル＝Ｈレベルとなり、これ以外の場合には、ＯＲ回路４３−３２の出力レベル＝Ｌレベルとなる。
【０１０６】
即ち、ライト値生成回路４０−ｊは、センスアンプ３５−１〜３５−（ｊ−１）の出力が全て論理１で、センスアンプ３５−ｊの出力が論理０の場合、又は、センスアンプ３５−１〜３５−（ｊ−１）が全て論理１の場合以外で、センスアンプ３５−ｊの出力が論理１の場合に、論理１を出力し、これ以外の場合には、論理０を出力するように構成されている。
【０１０７】
図２０〜図２８はアップカウンタ２７の動作を説明するための回路図である。図２０は本発明の第２実施形態の一部分（単位カウンタ２８−１〜２８−３の部分）の初期状態を示している。
【０１０８】
本発明の第２実施形態の初期状態においては、アップカウンタ制御回路２３は、ライト信号Ｗ１Ａ〜Ｗ３２Ａ、Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｌレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａ、Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｌレベル、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂのレベル＝Ｌレベルとする。この場合、ＮＭＯＳトランジスタ３２−１Ａ〜３２−３２Ａ、３２−１Ｂ〜３２−３２Ｂ、３４−１Ａ〜３４−３２Ａ、３４−１Ｂ〜３４−３２ＢはＯＦＦとなる。
【０１０９】
図２０の例は、本発明の第２実施形態の製造時に、強誘電体キャパシタ３３−１Ａ〜３３−３２Ａ、３３−１Ｂ、３３−３２Ｂに予め“０”を書き込んでおいた例である。強誘電体キャパシタ３３−１Ａ〜３３−３２Ａ、３３−１Ｂ、３３−３２Ｂに対する“０”の書き込みは、電極３６−１Ａ〜３６−３２Ａ、３６−１Ｂ〜３６−３２Ｂに０Ｖを印加し、電極３７−１Ａ〜３７−３２Ａ、３３−１Ｂ〜３３−３２Ｂに電源電圧ＶＤＤを印加することにより行うことができる。なお、強誘電体キャパシタ３３−１Ａ〜３３−３２Ａ、３３−１Ｂ、３３−３２Ｂは分極がない状態としても良い。
【０１１０】
図２０に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路２３は、図１２に示すように、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。この結果、ＮＭＯＳトランジスタ３４−１Ｂ〜３４−３２Ｂの状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“０００…００”となり、これまでのカウント値が０であることが示される。
【０１１１】
その後、最初のカウントアップ指示信号ＣＵ１が与えられると、アップカウンタ制御回路２３は、図１１及び図２１にその一部を示すように、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｌレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｌレベル、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂのレベル＝Ｌレベルを維持し、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｈレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。
【０１１２】
この場合、インバータ４０−１の出力レベル＝Ｈレベル、ライト値生成回路４０−２〜４０−３２の出力レベル＝Ｌレベルとなる。したがって、強誘電体キャパシタ３３−１Ａの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−２Ａ〜３３−３２Ａの記憶論理値は“０”に維持される。
【０１１３】
次に、アップカウンタ制御回路２３は、図１１及び図２２に一部分を示すように、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｌレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｌレベルとし、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｈレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｈレベルとする。この結果、センスアンプ３５−１Ａの出力レベル＝Ｈレベルとなるので、強誘電体キャパシタ３３−１Ｂの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−２Ｂ〜３３−３２Ｂの記憶論理値は“０”に維持される。
【０１１４】
図２２に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路２３は、図１２に示すように、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。この場合、ＮＭＯＳトランジスタ３４−１Ｂ〜３４−３２Ｂの状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…００１”となり、これまでのカウント値が１であることが示される。
【０１１５】
次に、２番目のカウントアップ指示信号ＣＵ２が与えられると、アップカウンタ制御回路２３は、図１１及び図２３に一部分を示すように、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｌレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｌレベル、プレート電圧ＶＰ２Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂのレベル＝Ｌレベルを維持し、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｈレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベル、プレート電圧ＶＰ１Ａ＝Ｈレベルとする。
【０１１６】
この場合、インバータ４０−１の出力レベル＝Ｌレベル、ライト値生成回路４０−２の出力レベル＝Ｈレベル、ライト値生成回路４０−３〜４０−３２の出力レベル＝“０”となる。したがって、強誘電体キャパシタ３３−１Ａの記憶論理値は“１”から“０”に書き換えられ、強誘電体キャパシタ３３−２Ａの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−３Ａ〜３３−３２Ａの記憶論理値は“０”に維持される。
【０１１７】
次に、アップカウンタ制御回路２３は、図１１及び図２４に一部分を示すように、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｌレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｌレベル、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ２Ｂ〜ＶＰ３２Ｂ＝Ｌレベルとし、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｈレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｈレベル、プレート電圧ＶＰ１Ｂ＝Ｈレベルとする。
【０１１８】
この場合、センスアンプ３５−１Ａの出力レベル＝Ｌレベル、センスアンプ３５−２Ａの出力レベル＝Ｈレベル、センスアンプ３５−３Ａ〜３５−３２Ａの出力レベル＝Ｌレベルとなる。したがって、強誘電体キャパシタ３３−１Ｂの記憶論理値は“１”から“０”に書き換えられ、強誘電体キャパシタ３３−２Ｂの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−３Ｂ〜３３−３２Ｂの記憶論理値は“０”に維持される。
【０１１９】
図２４に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路２３は、図１２に示すように、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。この場合、ＮＭＯＳトランジスタ３４−１Ｂ〜３４−３２Ｂの状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…０１０”となり、これまでのカウント値が２であることが示される。
【０１２０】
次に、３番目のカウントアップ指示信号ＣＵ３が与えられると、アップカウンタ制御回路２３は、図１１及び図２５に一部分を示すように、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｌレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｌレベル、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂのレベル＝Ｌレベルを維持し、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｈレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。
【０１２１】
この場合、インバータ４０−１の出力レベル＝Ｈレベル、ライト値生成回路４０−２の出力レベル＝Ｈレベル、ライト値生成回路４０−３〜４０−３２の出力レベル＝Ｌレベルとなる。したがって、強誘電体キャパシタ３３−１Ａの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−２Ａの記憶論理値は“１”に維持され、強誘電体キャパシタ３３−３Ａ〜３３−３２Ａの記憶論理値は“０”に維持される。
【０１２２】
次に、アップカウンタ制御回路２３は、図１１及び図２６に一部分を示すように、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｌレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｌレベルとし、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｈレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｈレベルとする。
【０１２３】
この場合、センスアンプ３５−１Ｂの出力レベル＝Ｈレベル、センスアンプ３５−２Ａの出力レベル＝Ｈレベル、センスアンプ３５−３Ａ〜３５−３２Ａの出力レベル＝Ｌレベルとなる。したがって、強誘電体キャパシタ３３−１Ｂの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−２Ｂの記憶論理値は“１”に維持され、強誘電体キャパシタ３３−３Ｂ〜３３−３２Ｂの記憶論理値は“０”に維持される。
【０１２４】
図２６に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路２３は、図１２に示すように、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。この場合、ＮＭＯＳトランジスタ３４−１Ｂ〜３４−３２Ｂの状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…０１１”となり、これまでのカウント値が３であることが示される。
【０１２５】
次に、４番目のカウントアップ指示信号ＣＵ４が与えられると、アップカウンタ制御回路２３は、図１１及び図２７に一部分を示すように、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｌレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｌレベル、プレート電圧ＶＰ３Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜３２Ｂのレベル＝Ｌレベルを維持し、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｈレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベル、プレート電圧ＶＰ１Ａ、ＶＰ２Ａのレベル＝Ｈレベルとする。
【０１２６】
この場合、インバータ４０−１の出力レベル＝Ｌレベル、ライト値生成回路４０−２の出力レベル＝Ｌレベル、ライト値生成回路４０−３の出力レベル＝Ｈレベル、ライト値生成回路４０−４〜４０−３２の出力レベル＝Ｌレベルとなる。したがって、強誘電体キャパシタ３３−１Ａ、３３−２Ａの記憶論理値は“１”から“０”に書き換えられ、強誘電体キャパシタ３３−３Ａの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−４Ａ〜３３−３２Ａの記憶論理値は“０”に維持される。
【０１２７】
次に、アップカウンタ制御回路２３は、図１１及び図２８に一部分を示すように、ライト信号Ｗ１Ａ〜Ｗ３２Ａのレベル＝Ｌレベル、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｌレベル、プレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ３Ｂ〜ＶＰ３２Ｂのレベル＝Ｌレベルを維持し、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂのレベル＝Ｈレベル、リード信号Ｒ１Ａ〜Ｒ３２Ａのレベル＝Ｈレベル、プレート電圧ＶＰ１Ｂ、ＶＰ２Ｂのレベル＝Ｈレベルとする。
【０１２８】
この場合、センスアンプ３５−１Ａ、３５−２Ａの出力レベル＝Ｌレベル、センスアンプ３５−３Ａの出力レベル＝Ｈレベル、センスアンプ３５−４Ａ〜３５−３２Ａの出力レベル＝Ｌレベルとなる。したがって、強誘電体キャパシタ３３−１Ｂ、３３−２Ｂの記憶論理値は“１”から“０”に書き換えられ、強誘電体キャパシタ３３−３Ｂの記憶論理値は“０”から“１”に書き換えられ、強誘電体キャパシタ３３−４Ｂ〜３３−３２Ｂの記憶論理値は“０”に維持される。
【０１２９】
図２８に示す状態で、もしカウント値出力指示信号ＲＤが与えられると、アップカウンタ制御回路２３は、図１２に示すように、リード信号Ｒ１Ｂ〜Ｒ３２Ｂのレベル＝Ｈレベルとする。この場合、ＮＭＯＳトランジスタ３４−１Ｂ〜３４−３２Ｂの状態＝ＯＮとなり、カウント値信号Ｄ３２、Ｄ３１、…、Ｄ３、Ｄ２、Ｄ１は“００…１００”となり、これまでのカウント値が４であることが示される。
【０１３０】
以後、同様に、カウントアップ指示信号ＣＵが与えられると、アップカウンタ制御回路２３は、ライト信号Ｗ１Ａ〜Ｗ３２Ａ及びリード信号Ｒ１Ｂ〜Ｒ３２Ｂを一定幅のＨレベル信号とする。また、強誘電体キャパシタ３３−１Ａ〜３３−３２Ａの中に、記憶論理値を“０”から“１”に書き換える強誘電体キャパシタがある場合には、対応するプレート電圧をライト信号Ｗ１Ａ〜Ｗ３２Ａ及びリード信号Ｒ１Ｂ〜Ｒ３２Ｂと共にＨレベルとする。
【０１３１】
そして、その後、ライト信号Ｗ１Ｂ〜Ｗ３２Ｂ及びリード信号Ｒ１Ａ〜Ｒ３２Ａを一定幅のＨレベル信号とする。また、強誘電体キャパシタ３３−１Ｂ〜３３−３２Ｂの中に、記憶論理値を“０”から“１”に書き換える強誘電体キャパシタがある場合には、対応するプレート電圧をライト信号Ｗ１Ｂ〜Ｗ３２Ｂ及びリード信号Ｒ１Ａ〜Ｒ３２Ａと共にＨレベルとする。
【０１３２】
以上のように、アップカウンタ制御回路２３は、アップカウンタ２７にカウントアップ動作を実行させる毎に、強誘電体キャパシタ３３−１Ｂの記憶論理値を最下位ビットとして強誘電体キャパシタ３３−１Ｂ〜３３−３２Ｂの記憶論理値がカウント値を２進数で示すように、ＮＭＯＳトランジスタ３２−１Ａ〜３２−３２Ａ、３２−１Ｂ〜３２−３２Ｂ、３４−１Ａ〜３４−３２Ａ、３４−１Ｂ〜３４−３２ＢのＯＮ、ＯＦＦの制御及びプレート電圧ＶＰ１Ａ〜ＶＰ３２Ａ、ＶＰ１Ｂ〜ＶＰ３２Ｂを制御する。
【０１３３】
この結果、アップカウンタ２７がカウントアップ動作を実行する毎に、強誘電体キャパシタ３３−３２Ｂ、３３−３１Ｂ、…、３３−３Ｂ、３３−２Ｂ、３３−１Ｂの記憶論理値は、００…００１”（カウント値＝１）、“００…０１０”（カウント値＝２）、“００…０１１”（カウント値＝３）、“００…１００”（カウント値＝４）、…、“１１…１１０”（カウント値＝２ｎ−２）、“１１…１１１”（カウント値＝２ｎ−１）と変化する。
【０１３４】
ここで、強誘電体キャパシタ３３−３２Ｂ、３３−３１Ｂ、…、３３−３Ｂ、３３−２Ｂ、３３−１Ｂの記憶論理値が“１１…１１１”となった後、カウントアップ指示信号ＣＵが与えられると、ビット線ＢＬ１〜ＢＬ３２のレベルは“１１…１１１”となるので、ＡＮＤ回路３０の出力Ｓ３０は“１”となる。この結果、以後、アップカウンタ制御回路３０は、カウントアップ制御を実行しなくなる。強誘電体キャパシタ３３−３２Ｂ、３３−３１Ｂ、…、３３−３Ｂ、３３−２Ｂ、３３−１Ｂの記憶論理値が“１１…１１１”となった後、カウント値出力指示信号ＲＤが与えられた場合も同様である。
【０１３５】
すなわち、本発明の第２実施形態によれば、アップカウンタ２７は、アップカウントのみを実行し、回路破壊以外の方法でのカウント値のリセットや改竄は不可能であり、カウント値がカウント限界値である「２32−１」に達すると、その後、カウントアップ動作は実行不能となり、カウント値として、カウント限界値である「２32−１」を保持することができる。したがって、使用時間や使用回数に制限を設ける必要がある機器に使用して好適な電子回路からなるカウンタを提供することができる。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態において、アップカウンタにカウントアップ動作を実行させる場合のアップカウンタ制御回路の動作を示すタイミングチャートである。
【図３】本発明の第１実施形態において、アップカウンタにカウント値出力動作を実行させる場合のアップカウンタ制御回路の動作を示すタイミングチャートである。
【図４】本発明の第１実施形態が備えるアップカウンタの構成を示す回路図である。
【図５】本発明の第１実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図６】本発明の第１実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図７】本発明の第１実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図８】本発明の第１実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図９】本発明の第１実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図１０】本発明の第２実施形態を示す回路図である。
【図１１】本発明の第２実施形態において、アップカウンタにカウントアップ動作を実行させる場合のアップカウンタ制御回路の動作を示すタイミングチャートである。
【図１２】本発明の第２実施形態において、アップカウンタにカウント値出力動作を実行させる場合のアップカウンタ制御回路の動作を示すタイミングチャートである。
【図１３】本発明の第２実施形態が備えるアップカウンタの第１〜第３の単位カウンタの構成を示す回路図である。
【図１４】本発明の第２実施形態が備えるアップカウンタの第ｋの単位カウンタの構成を示す回路図である。
【図１５】本発明の第２実施形態が備えるアップカウンタの第３２の単位カウンタの構成を示す回路図である。
【図１６】本発明の第２実施形態が備える第２の単位カウンタ内のライト値生成回路の構成を示す回路図である。
【図１７】本発明の第２実施形態が備える第３の単位カウンタ内のライト値生成回路の構成を示す回路図である。
【図１８】本発明の第２実施形態が備える第ｋの単位カウンタ内のライト値生成回路の構成を示す回路図である。
【図１９】本発明の第２実施形態が備える第３２の単位カウンタ内のライト値生成回路の構成を示す回路図である。
【図２０】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２１】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２２】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２３】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２４】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２５】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２６】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２７】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【図２８】本発明の第２実施形態が備えるアップカウンタの動作を説明するための回路図である。
【符号の説明】
【０１３７】
１…カウントアップ指示信号入力端子
２…カウント値出力指示信号入力端子
３…アップカウンタ制御回路
４−ｉ…ライト信号線
５−ｉ…リード信号線
６−ｉ…プレート電圧線
７…アップカウンタ
８−ｉ…単位カウンタ
９−ｉ…出力端子
１１…ＶＤＤ電源線
１２−ｉ…ＮＭＯＳトランジスタ
１３−ｉ…強誘電体キャパシタ
１４−ｉ…ＮＭＯＳトランジスタ
１５−ｉ…センスアンプ
１６−ｉ、１７−ｉ…強誘電体キャパシタの電極
１８−ｉ…センスアンプの入力端子
１９−ｉ…センスアンプの出力端子
２１…カウントアップ指示信号入力端子
２２…カウント値出力指示信号入力端子
２３…アップカウンタ制御回路
２４−ｉＡ、２４−ｉＢ…ライト信号線
２５−ｉＡ、２５−ｉＢ…リード信号線
２６−ｉＡ、２６−ｉＢ…プレート電圧線
２７…アップカウンタ
２８−ｉ…単位カウンタ
２９−ｉ…出力端子
３０…ＡＮＤ回路
３２−ｉＡ、３２−ｉＢ…ＮＭＯＳトランジスタ
３３−ｉＡ、３３−ｉＢ…強誘電体キャパシタ
３４−ｉＡ、３４−ｉＢ…ＮＭＯＳトランジスタ
３５−ｉＡ、３５−ｉＢ…センスアンプ
３６−ｉＡ、３６−ｉＢ、３７−ｉＡ、３７−ｉＢ…強誘電体キャパシタの電極
３８−ｉＡ、３８−ｉＢ…センスアンプの入力端子
３９−ｉＡ、３９−ｉＢ…センスアンプの出力端子
４０−１…インバータ
４０−ｊ…ライト値生成回路
【図１】
2008211460.tif 000003
【図２】
2008211460.tif 000004
【図３】
2008211460.tif 000005
【図４】
2008211460.tif 000006
【図５】
2008211460.tif 000007
【図６】
2008211460.tif 000008
【図７】
2008211460.tif 000009
【図８】
2008211460.tif 000010
【図９】
2008211460.tif 000011
【図１０】
2008211460.tif 000012
【図１１】
2008211460.tif 000013
【図１２】
2008211460.tif 000014
【図１３】
2008211460.tif 000015
【図１４】
2008211460.tif 000016
【図１５】
2008211460.tif 000017
【図１６】
2008211460.tif 000018
【図１７】
2008211460.tif 000019
【図１８】
2008211460.tif 000020
【図１９】
2008211460.tif 000021
【図２０】
2008211460.tif 000022
【図２１】
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【図２２】
2008211460.tif 000024
【図２３】
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【図２４】
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【図２５】
2008211460.tif 000027
【図２６】
2008211460.tif 000028
【図２７】
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【図２８】
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