(57)【要約】      （修正有）【課題】メモリセルアレイを備えた集積回路、および集積回路の形成方法を提供する。【解決手段】第１方向６２に沿って伸びる各ビット線６１と、第１方向６２とは実質的に直交する第２方向６３に沿って伸びる各ワード線６０と、各能動領域４０と、各ビット線コンタクト５７とを提供する。各ビット線コンタクト５７は、第２方向６３に沿って伸びる各列と、第１方向６２に沿って伸びる各行とに配置されている。隣り合う各ビット線６１間の距離をｄＬとし、隣り合う各ビット線コンタクト５７間における第１方向６２に対して平行な距離をｄＣとすると、１／２．２５≦ｄＬ／ｄＣ≦１／１．７５という関係が成り立っている。【選択図】図２
2008263201.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを備えた集積回路であって、
各メモリセルと、
第１方向に沿って伸びる各ビット線と、
上記第１方向とは実質的に直交する第２方向に沿って伸びる各ワード線と、
各能動領域セグメントと、
上記第２方向に伸びる各列および上記第１方向に伸びる各行に配置された各ビット線コンタクトとを含み、
互いに隣り合う上記各ビット線間の距離をｄＬとし、隣り合う上記各ビット線コンタクト間における、上記第１方向に対して平行な距離をｄＣとすると、
１／２．２５≦ｄＬ／ｄＣ≦１／１．７５である、集積回路。
【請求項２】
上記各能動領域セグメントのそれぞれに２つの各メモリセルが形成されている、請求項１に記載の集積回路。
【請求項３】
上記各能動領域セグメントは、各能動領域線の一部を形成しており、
共通の上記各能動領域線にそれぞれ割り当てられた上記各能動領域セグメントは、各分離デバイスによって互いに絶縁されている、請求項１に記載の集積回路。
【請求項４】
上記分離デバイスは、分離電界効果トランジスタである、請求項３に記載の集積回路。
【請求項５】
上記分離デバイスは、誘電体材料が充填されたセグメンテーショントレンチである、請求項３に記載の集積回路。
【請求項６】
上記各能動領域線は、それぞれ直線である、請求項３に記載の集積回路。
【請求項７】
上記各能動領域線と上記各ビット線とがなす角度は、約１５°〜３５°である、請求項３に記載の集積回路。
【請求項８】
上記各ビット線コンタクトのそれぞれは、上記能動領域セグメントの１つの内に形成された２つの隣り合う各トランジスタに関連付けられている、請求項１に記載の集積回路。
【請求項９】
共通の能動領域線の一部を形成する能動領域セグメントに接続された、隣り合う各ビット線コンタクトは、隣り合う各ビット線にそれぞれ接続されている、請求項３に記載の集積回路。
【請求項１０】
さらに、上記各分離電界効果トランジスタの一部を形成する各分離ゲート電極に接続された各分離ゲート線を含み、
上記各分離ゲート線は、２つの上記各ワード線間にそれぞれ配置されている、請求項４に記載の集積回路。
【請求項１１】
上記分離電界効果トランジスタの上記ゲート電極の幅は、上記メモリセルのゲート電極の幅よりも大きい、請求項４に記載の集積回路。
【請求項１２】
上記各分離ゲート線は、上記各ワード線よりも幅が広い、請求項１０に記載の集積回路。
【請求項１３】
上記各メモリセルのそれぞれは、ＦｉｎＦＥＴを含んでいる、請求項１に記載の集積回路。
【請求項１４】
上記各ワード線の２つは、上記各分離ゲート線の１つに接続され、
上記各分離ゲート線の１つは、上記各ワード線の２つに接続されている、請求項１０に記載の集積回路。
【請求項１５】
上記各能動領域は、半導体表面を有する基板内に形成されており、
上記各ワード線および上記各分離ゲート線の上面は、それぞれ、上記半導体基板の上記表面の下方に配置されている、請求項１０に記載の集積回路。
【請求項１６】
上記各能動領域は、表面を有する半導体基板内に形成されており、
上記各ワード線の上面は、それぞれ、上記半導体基板の上記表面の下方に配置されている、請求項１に記載の集積回路。
【請求項１７】
上記各ビット線は、それぞれ、直線のビット線として形成されている、請求項１に記載の集積回路。
【請求項１８】
メモリセルアレイを備えた集積回路であって、
各メモリセルと、
第１方向に沿って伸びる各ビット線と、
上記第１方向とは実質的に直交する第２方向に沿って伸びる各ワード線と、
第３の方向に伸びる各能動領域線の一部を形成し、共通の各能動領域に割り当てられ、また、分離デバイスによって互いに絶縁されている、各能動領域セグメントと、
上記第２方向に伸びる各列および上記第１方向に伸びる各行に配置された各ビット線コンタクトとを含み、
上記第３の方向と上記各ビット線とがなす角度が約１５°〜３５°である、集積回路。
【請求項１９】
上記各能動領域線の１つの一部を形成する各能動領域セグメントに接続され、隣り合う上記各ビット線コンタクトは、隣り合う上記各ビット線にそれぞれ接続されている、請求項１８に記載の集積回路。
【請求項２０】
上記各ビット線は、それぞれ、直線のビット線として形成されている、請求項１９に記載の集積回路。
【請求項２１】
メモリセルアレイを備えた集積回路の形成方法であって、
表面を有する基板内に各能動領域線を規定するステップと、
各ビット線コンタクトが形成されるべき各位置において上記各能動領域線と交差する、第１ハードマスク材料の各線を設けるステップと、
上記第１ハードマスク材料の上記各線の各位置に対して自己整合するように、上記各能動領域内に各分離構造を設けるステップとを含む、集積回路の形成方法。
【請求項２２】
上記各分離構造を設ける上記ステップは、
犠牲材料からなる第１線および第２線を、上記第１ハードマスク材料の上記各線の第１側部および第２側部にそれぞれ隣り合って設けるステップと、
第２ハードマスク材料からなる第１線および第２線を、上記犠牲材料の上記第１線の第１側部と、上記犠牲材料の上記第２線の第２側部とにそれぞれ隣り合って設けるステップと、
上記第２ハードマスク材料の上記第２線と上記第１線との間に、被覆されていない各基板部分をそれぞれ規定して形成するステップと、
上記被覆されていない各基板部分の各位置に上記各分離構造をそれぞれ規定して形成するステップとを含んでいる、請求項２１に記載の集積回路の形成方法。
【請求項２３】
上記犠牲材料の上記各線を除去して、上記基板表面の各部分を露出して各ゲート開口部を規定するステップと、
上記各ゲート開口部の各位置に各ゲート電極をそれぞれ設けるステップとをさらに含んでいる、請求項２２に記載の集積回路の形成方法。
【請求項２４】
上記第１ハードマスク材料の上記各線を除去して、各ビット線コンタクトを形成するための各開口部を規定するステップと、
各ビット線コンタクトを形成するための上記各開口部の位置に各ビット線コンタクトを形成するステップとをさらに含んでいる、請求項２３に記載の集積回路の形成方法。
【請求項２５】
上記第２ハードマスク材料の上記各線を除去して、各キャパシタコンタクト開口部を規定するステップと、
上記各キャパシタコンタクト開口部の位置に各キャパシタコンタクトを形成するステップとをさらに含んでいる、請求項２４に記載の集積回路の形成方法。
【請求項２６】
上記犠牲材料の上記各線をスペーサ形成処理によって形成するステップを含んでいる、請求項２２に記載の集積回路の形成方法。
【請求項２７】
上記第２ハードマスク材料の上記各線をスペーサ形成処理によって形成するステップを含んでいる、請求項２２に記載の集積回路の形成方法。
【請求項２８】
上記第１ハードマスク材料は、上記第２ハードマスク材料と同一である、請求項２２に記載の集積回路の形成方法。
【請求項２９】
上記第１ハードマスク材料の上記各線は、それぞれ直線である、請求項２１に記載の集積回路の形成方法。
【請求項３０】
分離構造を規定する上記ステップは、セグメンテーショントレンチを形成するように、上記基板材料をエッチングするステップを含んでいる、請求項２１に記載の集積回路の形成方法。
【請求項３１】
上記セグメンテーショントレンチにゲート誘電体および導電性材料を充填して、分離ゲート線を形成するステップを含んでいる、請求項３０に記載の集積回路の形成方法。
【請求項３２】
上記ゲート各開口部内に上記ゲート電極を設ける上記ステップは、
上記基板材料をエッチングして、ゲート溝を規定して形成するステップと、
上記ゲート溝内にゲート誘電体を設けるステップと、
上記ゲート溝内に導電性材料を設けるステップとを含んでいる、請求項２１に記載の集積回路の形成方法。
【請求項３３】
上記各能動領域線を規定する上記ステップの後であって、上記第１ハードマスク材料の上記各線を設ける上記ステップの前に、ハードマスク層を堆積するステップをさらに含む、請求項２１に記載の集積回路の形成方法。
【請求項３４】
インターフェースと、
上記インターフェースとインターフェース接続されるように構成されているとともにメモリセルアレイを備えているメモリデバイスと、を含み
上記メモリセルアレイは、
各メモリセルと、
第１方向に沿って伸びる各ビット線と、
上記第１方向とは実質的に直交する第２方向に沿って伸びる各ワード線と、
各能動領域セグメントと、
上記第２方向に伸びる各列および上記第１方向に伸びる各行に配置された各ビット線コンタクトとを含んでおり、
互いに隣り合う上記各ビット線間の距離をｄＬとし、隣り合う上記各ビット線コンタクト間における、上記第１方向に対して平行な距離をｄＣとすると、
１／２．２５≦ｄＬ／ｄＣ≦１／１．７５である、電子デバイス。
【請求項３５】
さらに、電子システムを実施するために適合された部材類を含み、
上記電子システムは、コンピュータ、サーバ、ルータ、ゲーム機、グラフィックスカード、パーソナルデジタルアシスタント、デジタルカメラ、携帯電話、オーディオシステム、およびビデオシステムからなる群から選択されるものである、請求項３４に記載の電子デバイス。
【請求項３６】
ＤＲＡＭ素子を含んだコンピュータシステムであって、
当該各ＤＲＡＭ素子は、
各メモリセルと、
第１方向に沿って伸びる各ビット線と、
上記第１方向とは実質的に直交する第２方向に沿って伸びる各ワード線と、
各能動領域セグメントと、
上記第２方向に伸びる各列および上記第１方向に伸びる各行に配置された各ビット線コンタクトとを有しており、
互いに隣り合う上記各ビット線間の距離をｄＬとし、隣り合う上記各ビット線コンタクト間における、上記第１方向に対して平行な距離をｄＣとすると、
１／２．２５≦ｄＬ／ｄＣ≦１／１．７５である、コンピュータシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕以下の説明は、複数の各メモリセルを有するメモリセルアレイを備えた集積回路に関する。以下の説明は、さらに、メモリセルアレイを備えた上記集積回路の形成方法に言及する。
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の各メモリセルは、一般的には、記憶される情報を示す電荷を蓄積するためのストレージキャパシタと、当該ストレージキャパシタに接続されたアクセストランジスタとを備えている。
【０００３】
今日用いられているＤＲＡＭメモリセルでは、ストレージキャパシタは、基板内を基板の表面方向に対して直交して伸びるトレンチ内に２つの各キャパシタ電極が配置された、トレンチキャパシタとして形成することができる。ＤＲＡＭメモリセルの別の形態によると、上記電荷が、基板における表面の上方に形成されたスタックドキャパシタ内に蓄積される。上記および上記以外の各理由により、本発明が必要とされる。
【０００４】
〔図面の簡単な説明〕本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
【０００５】
図１は、本発明の一実施形態に係るメモリセルアレイの平面図である。図２は、図１の実施形態に係るメモリセルアレイの別の平面図である。図３Ａは、本発明の別の実施形態に係るメモリセルアレイの概略平面図である。図３Ｂは、本発明のさらに別の実施形態に係るメモリセルアレイの典型的な簡略平面図である。図３Ｃは、本発明のさらに別の実施形態に係るメモリセルアレイの簡略平面図である。
【０００６】
図４は、本発明の一実施形態に係るメモリセルアレイを備えたメモリデバイスの概略配置を示す回路ブロック図である。図５は、本発明の一実施形態に係る方法のフローチャートである。図６Ａ〜図６Ｒは、一実施形態に係るメモリセルアレイの形成方法の各ステップをそれぞれ示す平面図および断面図である。図７Ａ〜図７Ｈは、メモリセルアレイの形成方法の各ステップをそれぞれ示す断面図である。
【０００７】
図８は、本発明の一実施形態に係るメモリセルアレイの断面図である。図９は、本発明の別の実施形態に係る方法の概略フローチャートである。図１０Ａおよび図１０Ｂは、それぞれ、各実施形態に係る各電子デバイスの概略平面図である。図１１は、本発明の別の実施形態に係るメモリセルアレイの断面図である。
【０００８】
〔詳細な説明〕以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って、以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【０００９】
本発明の実施形態は、メモリセルアレイを備えた集積回路、および集積回路の形成方法を提供する。本発明は、一実施形態において、インターフェース、およびメモリセルアレイを備えたメモリデバイスを含んでいる。別の実施形態では、上記集積回路は、ホストに結合されてシステムを形成している。別の実施形態では、当該システムは、メモリセルアレイを備えたコンピュータシステムである。
【００１０】
メモリセルアレイを備えた集積回路、およびメモリセルアレイを備えた集積回路の形成方法について、スタックドキャパシタとして形成されたストレージキャパシタを備えたＤＲＡＭメモリセルアレイを参照しながら詳細に説明する。
【００１１】
しかし、以下に説明する当該メモリセルアレイおよび当該メモリセルアレイの形成方法は、任意の種類のメモリデバイスに適用できることについて明確に理解されたい。例えば、上記メモリセルアレイは、任意の種類のメモリセルを有していてよい。例としては、トランジスタおよび記憶素子などのアクセスデバイスを備えたメモリセルが挙げられる。
【００１２】
これら記憶素子の例としては、ストレージキャパシタおよび抵抗記憶素子等が挙げられる。メモリデバイスの具体的な例としては、磁気メモリデバイス（ＭＲＡＭ)、相変化メモリ（ＰＣＲＡＭ)、導電性ブリッジメモリ（ＣＢＲＡＭ)、強誘電体メモリ（ＦｅＲＡＭ）等が挙げられる。
【００１３】
図１は、一実施形態に係るメモリセルアレイの典型的な集積回路の配置を示している。図示されているように、集積回路は、各メモリセルと、第１方向に沿って伸びる各ビット線と、当該第１方向とは実質的に直交して伸びる第２方向に沿って伸びる各ワード線と、各能動領域セグメントと、各ビット線コンタクトとを有する、メモリセルアレイを備えている。互いに隣り合う上記各ビット線コンタクトは、第２方向に伸びる各列と、第１方向に伸びる各行とに配置されている。
【００１４】
図２に示されているように、互いに隣り合う各ビット線の間の距離は、上記第１方向に対して直交する方向にて測定されるｄＬである。また、互いに隣り合う各ビット線コンタクト間の距離は、上記第１方向に対して平行な方向にて測定されるｄＣである。以下の実施形態では、１／２．２５≦ｄＬ／ｄＣ≦１／１．７５という関係が維持される。
【００１５】
図１および図２に見られるように、上記メモリセルアレイは、第１方向６２に沿って伸びる複数の各ビット線６１を有している。上記アレイは、上記第１方向とは実質的に直交している第２方向６３に沿って伸びる各ワード線６０をさらに有している。これらの各ビット線６１は、第２方向６３に沿って測定される固定された距離ｄＬの間隔を有して配置されていてよい。
【００１６】
さらに、各ワード線６０は、互いの距離が不規則となるように配置されていてよい。上記メモリセルアレイは、半導体基板内に配置されていてよい。「ビット線コンタクト」という呼称は、ビット線が、対応する能動領域と接続されている位置、あるいは当該能動領域と接触している位置を指している。換言すると、「ビット線コンタクト」は一般的に、ビット線が、対応する能動領域と交差している位置を称している。
【００１７】
上記各メモリセルのそれぞれは、記憶素子と、当該記憶素子に接続されたトランジスタとを備えていてよい。当該トランジスタは、第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、当該第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続するチャネルと、当該第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に流れる電流を制御するゲート電極とを有していてよい。
【００１８】
上記トランジスタは、少なくとも部分的には半導体基板内に形成されていてよい。上記トランジスタが形成される位置は、一般的には能動領域と称される。上記ゲート電極は、ゲート誘電体によって、上記チャネルから電気的に分離されている。上記ゲート電極は、ワード線の一部を形成していてよく、あるいは、対応するワード線に接続された、分離されたゲート電極として形成することもできる。上記ゲート電極は、任意の方法によって形成することができる。
【００１９】
上記ゲート電極は、例えば平面ゲート電極として形成することができ、あるいは半導体基板内に形成されたゲート溝内に配置することができる。上記トランジスタは、ＦｉｎＦＥＴとして形成することができる。従って、上記ゲート電極は、上記チャネルを取り囲む垂直部分をさらに有していてよい。例えば、上記チャネルの２つまたは３つの面が、上記ゲート電極によって取り囲まれていてよい。上記トランジスタは、例えば、ゲート溝内にゲート電極がさらに配置されたＦｉｎＦＥＴとして形成することができる。
【００２０】
記憶素子内に記憶されている情報は、対応するワード線を介してアクセストランジスタをアドレスすることによって読み出される。情報は、例えば、ビット線コンタクトを介して、対応するビット線に読み出される。従って、上記アクセストランジスタは、記憶素子を、対応するビット線に電気的に結合するように構成されている。上記記憶素子は、例えばストレージキャパシタであってよい。
【００２１】
各能動領域は、半導体基板内に形成される。例えば、上記各能動領域は、絶縁材料にて充填される各分離トレンチを規定することによって形成されてもよい。図２から理解されるように、各能動領域線４４が形成されている。これらの各能動領域線４４は、各ビット線６１および各ワード線６０と交差している。例えば、図１に示されている配置では、１つの能動領域４０に対して、２つの互いに隣り合う各メモリセル５０が割り当てられている。
【００２２】
各メモリセル５０のそれぞれは、トランジスタ（図１には示さず）および記憶素子５６を有している。これらの各トランジスタは、対応するワード線６０によってアドレスされる。さらに、上記各トランジスタのそれぞれの第２ソース／ドレイン部分５３は、対応するビット線コンタクト５７に接続されている。
【００２３】
これらの各ビット線コンタクト５７は、対応する各ビット線６１にそれぞれ接続されている。図２に示されているように、各ビット線コンタクト５７は、第１方向に沿って測定される距離ｄＣの間隔を有して配置されている。各ビット線コンタクト５７は、一般的には、ビット線とビット線に対応する能動領域との交点によって規定される領域内に形成されている。
【００２４】
図から分かるように、互いに隣り合う各ビット線コンタクトは、第２方向に伸びる各列と、第１方向に伸びる各行とに配置されている。つまり、これらの各ビット線コンタクトは、規則的な格子状にて形成されている。従って、これらの各ビット線コンタクトは、以下に説明するように、各ラインと各空隙を有するマスクを用いて容易にパターン形成することができる。このマスクは、フォトマスク、任意の適切なハードマスク、あるいはその他のマスクであってよい。
【００２５】
一実施形態によると、ｄＬとｄＣとの比率は、１／２．２５以上であり、１／１．７５以下であり、より好ましくは、１／２．２５よりも大きく、１／１．７５よりも小さい。ｄＬとｄＣとの比率は、例えば約０．５であってよい。従って、上記各能動領域線と各ビット線６１とが成す角度αは、約２０°〜３０°であってよく、例えば２５°〜２８°、例えば２６．５°（２６．５°＝逆正接関数（１／２))であってよい。この点において、各能動領域線４４と各ビット線とが成す角度αは、斜めにシフトしたビット線コンタクトを接続する線によって規定される。
【００２６】
このような線は、選択されたビット線コンタクトから、別のビット線コンタクトへと伸びる。このとき、別のビット線コンタクトとは、選択された当該ビット線コンタクトを、それと隣り合うビット線コンタクトへと第１方向６２に沿って移動させ、またこのビット線コンタクトを、それと隣り合うビット線コンタクトへと第２方向６３に沿って移動させ、以後同様に、または逆方向に移動させることによって到達されるビット線コンタクトである。
【００２７】
図２は、上記一実施形態に係るメモリセルアレイの配置を示す別の平面図である。図２に見られるように、各能動領域４０は、直線として構成された各能動領域線４４を形成するように配置することができる。同一の能動領域線４４に割り当てられている各能動領域４０は、分離デバイス４２によって互いに分離することができる。例えば、分離デバイス４２は、絶縁材料によって充填されるセグメンテーショントレンチとして構成することができる。あるいは、分離デバイス４２は、オフ状態においてトランジスタとして機能する分離ゲート線として構成することもできる。
【００２８】
上記分離ゲート線の幅は、例えば、各ワード線６０の幅よりも大きくてよい。互いに隣り合う上記各ビット線コンタクトは、それらと隣り合う各ビット線に接続されている。この点において、互いに隣り合うこれら各ビット線コンタクトは、１つの能動領域線に割り当てられた各ビット線コンタクトを指している。
【００２９】
図２にさらに見られるように、記憶素子５６は六角形に構成することができる。例えば、中心となる１つの記憶素子６４の周囲に配置された６つの各記憶素子６５、６６からなる六角形に構成することができる。この六角形は、例えば、垂直方向に位置をずらした２つの各記憶素子６５と、斜めに位置をずらした４つの各記憶素子６６とを有していてよい。垂直方向に位置をずらした上記各記憶素子６５と、中心に位置する記憶素子６４との間の距離は、ｄＬに対応する距離である。さらに、斜めに位置をずらした上記各記憶素子６６と、中心に位置する記憶素子６４との距離は、ｄｓに対応する距離である。例えば、ｄｓはｄＬと異なっていてよい。
【００３０】
図３に見られるように、各能動領域４０は、セグメント化された各能動領域４０として形成することができる。この点において、「セグメント化された能動領域」という呼称は、初期における処理ステップにおいてセグメント化された能動領域を指している。従って、これら各能動領域は、各分離トレンチを規定することによって、分離された各能動領域として形成することができる。
【００３１】
分離デバイス４２によって分離されている各能動領域４０の場合、上記各能動領域４０は、まず、能動領域線または線状構造として形成され、そして、後の処理ステップにおいてセグメント化される。このように、本発明の各実施形態は、初期の処理ステップにおいてセグメント化される能動領域と、後の処理ステップにおいて分離される能動領域とを含んでいてもよい。
【００３２】
個々の能動領域４０は、セグメント化能動領域として形成された場合でも、各能動領域線と称される線内に配置することができる。各線４１は、直線であってよく、あるいは折り曲げられた線であってもよい。例えば図３Ｂには、能動領域線４４が、折り曲げられた能動領域線４４として形成された実施形態が示されている。例えば、図３Ｂに示されている実施形態では、互いに隣り合う各能動領域４０は、各能動領域４０の長手方向に対して直交する方向に沿ってシフトされている。
【００３３】
さらに、能動領域４０は、セグメントとして形成されている場合は、図３Ａまたは図３Ｂにそれぞれ示されている形状を有している必要はない。図３Ｃに見られるように、個々の能動領域４０は、例えば、コンタクト領域を広げるために、折れ曲がった形状を有していてもよい。図３Ｃに見られるように、各能動領域セグメント４０は、また、各能動領域線４４内に配置されており、上記能動領域線の方向は、各能動領域４０の長手方向によって規定される。図３Ｃの実施形態では、能動領域線４４は直線として構成されている。
【００３４】
図４は、一実施形態に係る一対の各メモリセルアレイ５、５’を示す概略図である。各メモリセルアレイ５、５’は、図１〜図４を参照しながら説明した方法によって形成することができる。これらの各アレイのそれぞれは、トランジスタ５１および記憶素子５６を有するメモリセル５０を採用した、オープンビット線構造として形成することができる。
【００３５】
各メモリセルアレイ５、５’は、各ビット線６１、６１’の各グループのそれぞれと、および各ワード線６０、６０’の各グループのそれぞれとに結合されていてよい。各ビット線６１、６１’のこれら２つの各グループは、各メモリセルアレイ５、５’を各センスアンプ５９に結合することができる。これら各センスアンプ５９は、通常は、メモリデバイスの周辺部分に形成されている。
【００３６】
読み出し動作では、例えば１つのワード線６０を活性化することによって、メモリセル５０が選択される。ワード線６０は、各トランジスタ５１の各ゲート電極に結合されている。ビット線６１は、ビット線コンタクト５７を介して、これらトランジスタ５１のうちのいずれか１つの第１ソース／ドレイン領域に結合されている。トランジスタ５１がオンにされると、記憶素子内に蓄積されていた電荷が、関連するビット線６１に結合される。センスアンプ５９は、記憶素子５６からビット線６１に結合された電荷を検知する。
【００３７】
センスアンプ５９は、この信号と、基準信号とを比較する。上記基準信号は、基準電荷ｑｒｅｆなどの基準信号、または、対応するワード線６０’に電圧が印加されることなく対応するビット線６１’を検知することによって得られるものである。センスアンプ５９は、得られる信号を増幅し、そして増幅された信号を適切な時間ラッチする。
【００３８】
これによって、記憶素子５６内に蓄積されていた電荷によって示されるデータへのアクセスが可能となり、また記憶素子５６が、データを示す電荷をメモリセル５０から再びメモリセル５１へと蓄積することができる。当業者には明らかであるように、公知の垂直方向にねじれたビット線アレイアーキテクチャなど、他のアレイアーキテクチャを用いることもできる。
【００３９】
図５は、一実施形態に係るメモリセルアレイの形成方法の各ステップを示すフローチャートである。後述するように、メモリセルアレイの形成方法は、表面を有する基板内に各能動領域線を規定して形成するステップを含んでいる。第１ハードマスク材料の各線は、各能動領域線と交差するように設けられる。第１ハードマスク材料からなる上記各線は、各ビット線コンタクトが形成されるべき位置に設けられる。これらの各能動領域内には、第１ハードマスク材料からなる各線の位置に対して自己整合するように、各分離構造が設けられる。
【００４０】
図示されているように、最初に、表面を有する基板内に各能動領域線が規定されて形成される（ステップ１、図５、図９、および図５、図９に関する以下の記載では、ステップはＳと略称される)。次に、各ビット線コンタクトが形成されるべき位置に、第１ハードマスク材料の各線が設定される。第１ハードマスク材料の各線を、各能動領域線と交差して設定する（Ｓ２)。
【００４１】
次に、第３ハードマスク材料からなる各線の位置に対して自己整合するように、各能動領域内に各分離構造が設けられる（Ｓ５)。これは、例えば、犠牲材料からなる第１線および第２線を設けることによって行うことができる。犠牲材料からなるこれら第１線および第２線は、それぞれ、第３ハードマスク材料からなる各線の第１側部および第２側部と隣接するように設けられる（Ｓ３)。
【００４２】
次に、第２ハードマスク材料からなる第１線および第２線が、それぞれ、上記犠牲材料からなる第１線の第１側部と、上記犠牲材料からなる第２線の第２側部とに隣接するように設けられる（Ｓ４)。この結果、第２ハードマスク材料からなる第２線と第１線との間に、それぞれ、被覆されていない基板部分が残される。あるいは、表面部分上に、下地膜層またはハードマスク層が配置されるようにしてもよい。
【００４３】
従って、上記下地膜層またはハードマスク層の一部を除去することによって、被覆されていない基板部分が構成される。次に、被覆されていないこれら基板部分に分離構造が構成される。次に、必要に応じて、上記犠牲材料からなる線が除去されて、基板表面の一部が露出される。この位置には、ゲート開口部が構成される（Ｓ６)。ゲート開口部の位置には、ゲート電極が設けられる（Ｓ７)。
【００４４】
次のプロセスでは、上記第１ハードマスク材料の各線が除去されて、各ビット線コンタクトを形成するための各開口部が規定されて形成される（Ｓ８)。次に、各ビット線コンタクトを形成するための各開口部の各位置に、各ビット線コンタクトがそれぞれ形成される（Ｓ９)。さらに、上記第２ハードマスク材料からなる線が除去されて、キャパシタコンタクト用の各開口部が構成される（Ｓ１０)。さらに、これらキャパシタコンタクトの各開口部の位置に、各キャパシタコンタクトがそれぞれ構成される。その後、これら各キャパシタコンタクトに接続された複数の各記憶素子が設けられる。
【００４５】
一実施形態に係る方法では、上記第１および第２ハードマスク材料からなる各線は、同時に除去してもよく、あるいは連続的に順次除去してもよい。さらに、上記各ビット線コンタクトおよび各ビット線を、例えば、共通の各処理によって形成することができる。上記表面上に導電層を堆積し、この導電層をパターン形成することによって、上記各ビット線コンタクトおよび各ビット線を同時に形成することができる。
【００４６】
例えば、上記犠牲材料からなる各線は、犠牲材料をコンフォーマルに堆積するステップと、異方性エッチングを行って当該犠牲材料の水平部分を除去し、垂直部分を残すステップとを含む、スペーサ形成プロセスによって形成することができる。上記第２ハードマスク材料の各線も、同様の方法を用いたスペーサ形成プロセスによって形成することができる。
【００４７】
例えば、上記第１ハードマスク材料は、上記第２ハードマスク材料と同一であってよいが、異なっていてもよい。上記絶縁構造は、任意の方法によって形成することができる。例えば、基板材料をエッチングしてセグメンテーショントレンチを形成し、続いて、例えば、上記セグメンテーショントレンチ内に絶縁材料を充填することによって形成することができる。さらに、上記セグメンテーショントレンチに、ゲート誘電体材料に続いて導電性材料を充填し、分離ゲート線を形成することも可能である。上記方法は、さらに、各能動領域線を規定した後、かつ第１ハードマスク材料の各線を形成する前に、ハードマスク層を堆積するステップ（ステップ２１）をさらに含んでいてもよい。
【００４８】
以下では、一実施形態に係るメモリセルアレイの形成方法について詳述する。本方法は、図１〜図３に示されているメモリセルアレイの製造にも用いることができることについて明確に理解されたい。本方法はまた、任意に配置されたメモリセルアレイの製造にも用いることができる。本方法では、一般的な方法と同様に、特定の各材料層をパターン形成するために複数の各処理が行われる。一般的には、各材料層をパターン形成するために、フォトリソグラフィ法を用いて適切なフォトレジスト材料が形成される。
【００４９】
このフォトレジスト材料は、適切なフォトマスクを用いたフォトリソグラフィによってパターン形成される。パターン形成されたフォトレジスト層は、後の処理においてマスクとして用いることができる。例えば、一般的なように、パターン形成される上記材料層上に、ハードマスク層または適切な材料（例えば窒化ケイ素、ポリシリコン、または炭素）からなる層を設けることができる。上記ハードマスク層は、例えばエッチング処理を用いたフォトリソグラフィによってパターン形成される。上記材料層は、パターン形成されたハードマスク層をエッチングマスクとして用いてパターン形成される。
【００５０】
半導体基板が設けられる。この半導体基板は、例えばシリコンウェハ、例えばｐ型ドープされたシリコンウェハであってよい。まず、各能動領域線４４が規定されて形成される。図６Ａに示されているように、これらの各能動領域線４４は、例えば半導体基板表面内に各分離トレンチを形成することによって規定することができる。これらの各分離トレンチを規定して形成するためには、まず、パッド酸化物層が堆積され、続いて比較的厚い窒化ケイ素層（図示せず)が堆積される。
【００５１】
これらの各分離トレンチは、別々の処理ステップにおいて形成されるワード線およびビット線に対して傾斜した方向に伸びるように、フォトリソグラフィによって形成することができる。これらの分離トレンチは、例えば直線として形成することができるが、当業者には明らかであるように、折れ曲がり線として形成することもできる。これらの各分離トレンチは、また、セグメント化された、各線または各島状部として能動領域が形成されるように規定されて形成されることもできる。これら各変形例の形態は当業者には全て明らかであるため、これ以上の説明は省略する。
【００５２】
以下では、説明を簡単にするために、各能動領域線４４は、それぞれ各直線として形成されるものとする。従って、各直線として形成される各分離トレンチ４１は、従来通りに、基板表面内にエッチングによって形成され、そして、絶縁材料によって充填される。この結果、図６Ａに示されている構造が得られる。図６Ａは、内部に各能動領域線４４が規定されて形成された半導体基板の平面図である。これらの各能動領域線４４は、各分離トレンチ４１によって互いに分離されている。これらの各分離トレンチ４１は、従来通りに、絶縁材料によって充填される。これらの各分離トレンチ４１は、また、第１方向６２と第２方向６３との双方に交差する方向に伸びて形成されている。
【００５３】
次に、スペーサ形成の各処理によって、所定の材料の各線が形成される。より具体的には、犠牲材料の各線が形成された後に、当該材料からなる各線の各側壁に、所定の材料からなる層が形成される。犠牲材料の上記各線は除去され、サブリソグラフィック最小加工寸法を有する各線が残る。例えば、所定の材料からなる層をコンフォーマルに堆積し、コンフォーマルに堆積された層の水平部分を異方性エッチング処理によってエッチングすることによって、スペーサを形成することができる。この結果、用いる技術によって得られるフォトリソグラフィック最小加工寸法Ｆよりも厚さの小さい各線が形成される。
【００５４】
以下の各図は、図６Ａの能動領域線に沿った切断線Ｉ−Ｉ間において切断した状態を示す断面図である。
【００５５】
以下に説明する方法では、様々な各ハードマスク層および各犠牲層が用いられる。これらの各ハードマスクおよび各犠牲層に用いる材料の例としては、酸化ケイ素（例えばＳｉＯ2）、窒化ケイ素（例えばＳｉ3Ｎ4）、ＳｉＯＮ、ポリシリコン、炭素（例えば元素炭素からなる炭素層）、および当該分野において一般的に用いられている他の適切な各ハードマスク層が挙げられる。以下では、これらの各層に対して具体的な各例が挙げられているが、例として挙げられたそのような材料に仕様が限定されるものではなく、これら各層に対して他の適切な材料を用いることができることについて明確に理解されたい。
【００５６】
必要に応じて、図６Ａに示されている基板上において、例えばイオン注入プロセスを行って、後に形成されるトランジスタの各ソース／ドレイン部分を形成することができる。
【００５７】
次に、第１ハードマスク材料からなる各線が形成される。得られる典型的な構造の断面図は、図６Ｂに示されている。上記第１ハードマスク材料は、例えば窒化ケイ素であってよい。各窒化ケイ素線１１を形成するためには、まず、窒化ケイ素層１１が堆積され、そしてフォトリソグラフィによってパターン形成される。これら各窒化ケイ素線１１の線幅Ｗは、後に形成されるビット線コンタクトのコンタクト領域に対応していてよい。これら各窒化ケイ素線１１は、距離ｄを有してそれぞれ配置される。これら各窒化ケイ素線１１は、半導体基板１の表面１０上に形成される。さらに具体的には、これら各窒化ケイ素線１１は、各能動領域線４４の表面上に形成される。
【００５８】
次に、薄い窒化ケイ素層２９が形成され、基板１の表面１０上が被覆される。窒化ケイ素層２９の厚さは、例えば２ｎｍよりも大きく、例えば１０ｎｍよりも小さく、例えば３ｎｍであってよい。窒化ケイ素層２９は、窒化処理によって形成することができる。これら層２９および各線１１は、同一の材料によって形成されてもよく、あるいは異なる材料によって形成されてもよいことについて明確に理解されたい。
【００５９】
また、これら層２９および各線１１については、必要に応じて、連続した各層２９、１１であってもよい。例えば、層２９の後に各線１１が堆積されてもよく、あるいは、上述したように各線１１の後に層２９が形成されるようにしてもよい。従って、これら各線１１は、基板表面１に直接接触していてよく、あるいは、基板表面１に直接接触する層２９に隣接していてもよい。
【００６０】
次に、犠牲材料（例えばポリシリコン）からなる第１線１２ａおよび第２線１２ｂが形成される。この形成のためには、まずポリシリコン層がコンフォーマルに堆積され、続いて、各ポリシリコン線が各窒化ケイ素線１１の各側壁に直接的に隣接するように異方性エッチング処理が行われる。各第１ポリシリコン線１２ａおよび各第２ポリシリコン線１２ｂのそれぞれの幅は、後に形成される埋め込みの各ワード線の幅に対応していてよい。得られる構造は図６Ｃに示されている。
【００６１】
次に、図６Ｄに見られるように、上述されたスペーサ形成処理によって、第２ハードマスク材料からなる別の各線（例えば各窒化ケイ素線１３ａ、１３ｂ）のセットが形成される。各第１窒化ケイ素線１３ａは、各第１ポリシリコン線１２ａに隣接しており、各第２窒化ケイ素線１３ｂは、各第２ポリシリコン線１２ｂに隣接している。各窒化ケイ素線１３ａ、１３ｂの幅は、後に形成されるキャパシタコンタクトのランド領域に対応していてよい。得られる構造は図６Ｄに示されている。各窒化ケイ素線１１の両側に見られるように、ポリシリコン線１２ａ、１２ｂの形成順序位置に続いて窒化ケイ素線１３ａ、１３ｂが形成される。第２窒化ケイ素線１３ｂと第１窒化ケイ素線１３ａとの間には、各部分１４２がそれぞれ配置されている。
【００６２】
次に、第１ポリシリコン線１２および第２ポリシリコン線１２ｂが除去され、続いて窒化ケイ素にエッチング処理が施される。これにより、各基板部分１４が露出される。これらのエッチング処理は、例えば選択的に行うことができる。例えば、上記第１ポリシリコン線および第２ポリシリコン線を窒化ケイ素に対して選択的にエッチングすることができ、あるいはこの逆も可能である。さらに、任意のエッチング処理を異方性に行うことができる。得られる構造は図６Ｅに示されている。
【００６３】
次に、図６Ｆに示されているように、選択的エッチング処理によって、シリコン基板材料および酸化ケイ素が窒化ケイ素に対して選択的にエッチングされる。この結果、分離デバイス溝４５またはセグメンテーショントレンチ４３およびゲート溝５４１が形成される。より具体的には、次に、各トレンチ４３、４５内に分離デバイスが形成される。
【００６４】
この分離デバイスは、絶縁材料からなる絶縁構造を有する分離電界効果トランジスタとして形成することができる。あるいは、上記分離デバイスは、互いに隣り合う各能動領域間に電流が流れるのを防ぐために、オフ状態において動作する分離ゲートとして形成することもできる。上記ゲート溝５４１の幅および深さは、分離デバイス溝４５またはセグメンテーショントレンチ４３の幅および深さとは異なっていてよい。図示されていないが、分離デバイス溝４５またはセグメンテーショントレンチ４３の幅は、ゲート溝５４１の幅よりも広くてよい。
【００６５】
必要に応じて、さらにエッチングを行って、後に形成されるゲート電極の各垂直部分を規定して形成してもよい。これらの各垂直部分は、例えば上記各分離トレンチの内部、あるいは、図示されている面の前後において上記各分離トレンチに隣接するように形成することができる。
【００６６】
次に、各ゲート溝５４１および各開口部４３、４５の表面上に、ゲート誘電体が形成される。その後、これらのゲート溝５４１および各開口部４３、４５は、導電性ゲート材料５４によって充填される。次に、リセス処理を行って、ゲート溝５４１および各開口部４３、４５から、ゲート材料の上部が除去される。得られる構造は図６Ｇに示されている。
【００６７】
上述したように、ゲート材料５４およびゲート誘電体５５は、各開口部４３、４５内に保持され、これによって分離デバイス４２を形成する。しかし、ゲート材料５４は、開口部から除去されてもよい。このためには、適切なレジスト材料４７が塗布およびパターン形成され、分離デバイス溝４５の表面が露出される。次に、エッチング処理によって、開口部４３からゲート電極材料５４およびゲート誘電体５５が除去される。得られる構造は図６Ｈに示されている。
【００６８】
次に、レジスト材料４７が除去される。開口部４３内およびゲート材料５４の最上部に、一般的に知られている方法によって、誘電体材料１９（例えば酸化ケイ素、スピンオンガラス、または当該分野において周知の他の絶縁材料）が設けられる。得られる構造は図６Ｉに示されている。
【００６９】
図６Ｉに見られるように、対応する各ワード線の一部を成すゲート電極が、完全に埋め込まれたワード線として形成される。これによって、各ゲート電極５４のそれぞれの表面の位置は基板表面１０の下方になる。
【００７０】
以下では、上記分離デバイスが誘電体材料によって充填された溝として形成される場合に、メモリセルアレイに対してさらに行われる処理について説明する。しかし当業者には明らかであるように、メモリセルアレイは、図６Ｇに示されている分離ゲートを用いた場合と同様に処理することができる。
【００７１】
一実施形態では、窒化ケイ素にエッチング処理を施して、全ての各窒化ケイ素線１１、１３を除去してもよい。各窒化ケイ素線１１、１３の除去後、各ビット線コンタクトが後に形成される位置１６において、基板表面１０が露出される。基板表面１０はさらに、キャパシタコンタクトが後に形成される位置２５において露出される。得られる構造は図６Ｊに示されている。
【００７２】
図６Ｊに示されている構造を始点として、まずイオン注入プロセスを行って、各第１ソース／ドレイン部分５２および各第２ソース／ドレイン部分５３が形成される。次に、従来の方法によって、各ビット線コンタクトを有する各ビット線が設けられる。さらに、各キャパシタコンタクトが形成され、そして、得られる構造表面の最上部にストレージキャパシタが形成される。
【００７３】
以下では、典型的な処理の流れについて説明する。まず、ラインアンドスペースパターンを有するマスクを用いたフォトリソグラフィ法によって、誘電体層２１が堆積およびパターン形成される。例えば、誘電体層２１の最上部にフォトレジスト層３０が配置される。誘電体層２１は、例えば、メモリデバイスの支持部分において用いられるゲート誘電体層であってよい。適切なマスクを用いてフォトレジスト層３０がパターン形成された後、エッチング処理が施されて、後にビット線コンタクト開口部１６が形成される位置から誘電体層２１が除去される。図６Ｋには、典型的な断面図が示されている。例えば、フォトレジスト材料３０からなる層は、図１および図３に示されている各ワード線６０に対して平行に伸びるように形成することができる。
【００７４】
フォトレジスト層３０の残りの部分が除去された後、ポリシリコンまたは他の適切な導電性材料（例えば金属または半導体金属化合物）など、別の導電性材料２２が堆積される。さらに、金属層または金属化合物層２２１など、別の導電性材料２２１が堆積される。例えば、上記支持部分にゲート電極を形成するために、導電性材料２２または層２２と層２２１との組み合わせを用いてもよい。次に、窒化ケイ素層２３などの適切な絶縁層が堆積される。得られる構造は図６Ｌに示されている。
【００７５】
図に見られるように、誘電体材料１９における互いに隣り合う各線との間にポリシリコン材料がそれぞれ充填され、これによって各ビット線コンタクト５７が形成される。各ビット線をエッチングにより形成するためのエッチングマスクを形成するために、適切なレジスト材料２４１が堆積およびパターン形成される。例えば、上記第１方向に伸びるラインアンドスペースパターンを有するマスクを用いて各ビット線がパターン形成される。このパターン形成ステップによって、キャパシタコンタクト開口部２５を形成することができる。
【００７６】
残りのレジスト材料２４１が除去される。窒化ケイ素スペーサを形成するための窒化ケイ素層がコンフォーマルに堆積され、そして異方性エッチングされて、窒化ケイ素スペーサ２８が形成される。誘電体材料（図示せず）が堆積され、異方性エッチングされて、得られる各ビット線の側方が絶縁される。得られる構造は、例えば図６Ｍに示されている。
【００７７】
図６Ｍに見られるように、互いに隣り合うビット線とビット線との間において、基板表面１０と接触する位置に、キャパシタコンタクト開口部２５が形成される。これらのキャパシタコンタクト開口部は、その上方における直径が下方における直径よりも大きくなるように形成することができる。これらキャパシタコンタクト開口部２５内には、ポリシリコン２６などの導電性材料が充填される。平坦な表面を得るために、平坦化処理が行われる。ＣＭＰステップなどの平坦化ステップが行われた後、各能動領域が個々にセグメント化されている。得られる構造は図６Ｎに示されている。
【００７８】
さらなるリソグラフィ処理が施されて、セグメンテーショントレンチ４３に伸びる開口部が形成されて、互いに隣り合うトランジスタ同士が分離される。これらの開口部３０を形成するためには、第２マスク材料２４２が堆積され、そしてフォトリソグラフィによってパターン形成される。得られる構造は図６Ｏに示されている。
【００７９】
これらの開口部３０内に誘電体材料２７が充填されて、互いに隣り合う各キャパシタコンタクト５８同士が絶縁される。得られる構造は図６Ｐに示されている。最後に、従来の方法によって、窒化ケイ素層２３の最上部にストレージキャパシタが設けられる。このためには、まず、第１キャパシタ電極が形成され、続いてキャパシタ誘電体７８および第２キャパシタ電極７７が形成される。
【００８０】
次に、上記各キャパシタ間にさらなる誘電体材料７９１が充填される。これら各第２キャパシタ電極７７は、誘電体材料７９２によって上記各キャパシタコンタクトから絶縁される。しかし、上記ストレージキャパシタは、任意の方法によって形成可能であることについて明確に理解されたい。上記メモリセルの断面図は、例えば図８に示されている。
【００８１】
別の実施形態によると、図６Ｑに示されているように、まず、各第２窒化ケイ素線１３ａ、１３ｂが、適切なマスク材料２０（例えばフォトレジスト材料または適切なハードマスク材料）によってマスクされる。この結果、第１窒化ケイ素線１１は露出されたままとなる。
【００８２】
次に、窒化ケイ素に対してエッチング処理が施される。この結果、第１窒化ケイ素線１１は除去され、各第２窒化ケイ素線１３ａ、１３ｂはカバー層２０によって保護される。これにより、互いに隣り合うカバー層２０の各部分間に、各ビット線コンタクト開口部１６が形成される。得られる構造は図６Ｑに示されている。別の実施形態では、上記各線の各グループを、互いに選択的にエッチング可能な異なる材料によって形成することによって、上述したフォトレジストまたは他の適切なハードマスク材料の使用を回避できる。
【００８３】
次のプロセスでは、カバー層２０の残りの部分が除去される。イオン注入プロセスを行って、第２ソース／ドレイン部分５３を形成してもよい。その後、上記各ビット線および上記各ビット線コンタクトを構成するための導電性材料が堆積されて、上記各ビット線および上記各ビット線コンタクトを形成するようにパターン形成してもよい。
【００８４】
その後、窒化ケイ素層がコンフォーマルに堆積され、続いて異方性エッチング処理を行って、各窒化ケイ素スペーサを形成する。このエッチングステップ中には、第２窒化ケイ素線１３が、除去されてもよい。図６Ｒは、上記ビット線スペーサを形成した後に得られる典型的な構造を示す図である。
【００８５】
この後に、イオン注入ステップを行うことによって、第１ソース／ドレイン部分５２を形成することが可能である。従来通りに、結果として生じるこの構造の表面上に、キャパシタコンタクトおよびストレージキャパシタを設けることが可能である。その後、例えば、図６Ｎ〜６Ｐに関連して既に説明したような方法によって、上記メモリセルアレイを処理する。例えば、図８は、結果として生じるメモリセルの断面図を示している。
【００８６】
図７は、本発明の他の実施形態に係るメモリセルアレイを形成するための一連の各プロセスを示す各断面図である。複数の各能動領域線が形成された半導体基板を設けることが可能であり、ここでは、隣り合う各能動領域線４４は、図６Ａに示したように、分離トレンチ４１によって互いに分離されている。最初に、適切なハードマスク材料の層４８を堆積させることが可能である。これは、例えば炭素のような材料であってもよい。ハードマスク層４８の厚さは、約５０ｎｍよりも厚くてもよい。さらに、このハードマスク層４８の厚さは、１００ｎｍよりも薄くてもよい。
【００８７】
その後、各窒化ケイ素線１１のような第１ハードマスク材料の各線を、図６Ｂに関連して既に説明した方法によって形成することが可能である。得られる構造は図７Ａに示されている。例えば、窒化ケイ素線１１は、幅Ｗを有することが可能であり、この幅Ｗは、採用されている技術によって得られる構造の最小加工寸法に相当する。線幅Ｗは、後のプロセスステップにおいて形成される各ビット線コンタクトの寸法に相当する。さらに、隣り合う各窒化ケイ素線１１間の距離は、４．０×Ｆであり得る。例えばＦは、１００ｎｍ、９０ｎｍ、８０ｎｍ、または、７０ｎｍよりも短く、例えば５０ｎｍまたは４０ｎｍであることが可能であり、さらなる一形態では４５ｎｍよりも短いことが可能である。
【００８８】
その後、図６Ｃに関連して説明した方法と同様に、犠牲材料の複数の各線、例えば第１ポリシリコン線および第２ポリシリコン線を、各窒化ケイ素線１１に隣接して形成することが可能である。例えば、第１ポリシリコン線１２ａおよび第２ポリシリコン線１２ｂを、前述のスペーサ形成処理によって形成することが可能である。各第１ポリシリコン線１２ａは、各窒化ケイ素線１１の第１側部に隣接し、その一方で、各第２ポリシリコン線１２ｂは、各窒化ケイ素線１１の第２側部に隣接している。各ポリシリコン線１２ａ、１２ｂの幅は、形成され得る埋め込み各ワード線の幅に相当することが可能である。
【００８９】
その後、図６Ｄに関連して説明した方法と同様に、第２ハードマスク材料のさらなる１セットの各線、例えば１セットの各窒化ケイ素線１３ａ、１３ｂを、スペーサ形成処理によって形成する。第１窒化ケイ素線１３ａは、第１ポリシリコン線１２ａに隣接し、その一方で、第２窒化ケイ素線１３ｂは、第２ポリシリコン線１２ｂに隣接している。各窒化ケイ素線１３ａ、１３ｂの幅は、形成されるキャパシタコンタクトのランド領域に相当し得る。得られる構造は図７Ｃに示されている。図示するように、各窒化ケイ素線１１のそれぞれの各側部上には、続いて、ポリシリコン線１２ａ、１２ｂが形成され、当該一連のポリシリコン線には、さらなる窒化ケイ素線１３ａ、１３ｂが続いてそれぞれ形成されている。被膜されていないハードマスク部分１４１が、第２窒化ケイ素線１３ｂと第１窒化ケイ素線１３ａとの間に、それぞれ配置される。
【００９０】
その後、スペーサとしての各ポリシリコン線１２ａ、１２ｂを除去する。例えば、これは、ポリシリコンを窒化ケイ素およびハードマスク層４８の材料に対して選択的にエッチングする選択的エッチング処理によって、実現することが可能である。得られる構造は図７Ｄに示されている。その後、ハードマスク材料４８をエッチングする。例えば、これは、ハードマスク材料４８を窒化ケイ素線１１および第２ハードマスク材料１３に対して選択的にエッチングすることによって、実現することが可能である。例えば、ハードマスク材料４８が炭素であるならば、この材料は、例えば酸素を用いるプラズマエッチング処理によってエッチングされることが可能である。この結果、基板部分１４が露出される。得られる構造は図７Ｅに示されている。
【００９１】
その後、各線１１および各線１３ａ、１３ｂを除去する。例えば、これは、窒化ケイ素エッチングステップによって実現することが可能である。その後、パターン形成されたハードマスク層４８を、エッチングマスクとして用いて、ゲート溝５４１およびセグメンテーショントレンチl４３、または、分離デバイス溝４５をエッチングにより形成する。例えば、これは、シリコンおよび酸化ケイ素を炭素材料に対して選択的にエッチングすることによって、実現することが可能である。
【００９２】
各ゲート溝５４１は、例えば、各開口部４３、４５の深度および幅とは異なる幅および深度を有していることが可能である。得られる構造は図７Ｆに示されている。その後、ハードマスク層４８の残りの部分を、公知の方法によって除去する。得られる構造は図７Ｇに示されている。その後、ゲート溝５４１および各開口部４３、４５を、ゲート誘電体およびゲート材料５４によって充填する。ゲート誘電体５５およびゲート材料５４は、一般的に用いられているようなものであってよい。例えば、ゲート誘電体５５は、１ｎｍよりも厚く、５ｎｍよりも薄い厚さを有し得る。その後、リセス処理を行って、上記ゲート材料の上部を除去する。得られる構造は図７Ｈに示されている。
【００９３】
その後、一実施形態に従って、ゲート材料５４およびゲート誘電体５５を、開口部４３、４５から除去することが可能である。これに応じて、図６Ｈに関連して既に説明したように、好適なレジスト材料４７を塗布すると共にパターン形成して、各開口部４３、４５を露出させる。複数のエッチング処理を行って、ゲート材料５４およびゲート誘電体５５の上部を除去する。
【００９４】
その後、図７Ｈの構造、または、セグメンテーショントレンチ１４３内に絶縁材料を含む類似の構造をさらに処理する。例えば、１つの絶縁層を堆積させ、その後、エッチングバックまたはＣＭＰプロセスを行って、ゲート導電性材料５４、および、場合によっては、セグメンテーショントレンチ４３の絶縁材料の上の空間を充填する。この結果、上記基板内に形成された複数のゲート電極は、埋め込みワード線として形成される。その後、上記構造を、例えば、図６Ｊに関連して既に説明した方法、および、図７Ｃ〜７Ｏに関連して説明する方法によって、さらに処理することが可能である。例えば、図８では、上記メモリセルの断面図が示されている。
【００９５】
図８は、結果として生じるメモリセルアレイの断面図である。図８に図示されているように、能動領域線４４には、複数の各セグメント化能動領域４０が形成されており、当該複数の各セグメント化能動領域は、セグメンテーショントレンチ４３によって互いに分離されている。セグメンテーショントレンチ４３内には、絶縁材料が充填される。既に詳細に説明したように、上記セグメント化能動領域は、他の分離デバイスによっても分離される。
【００９６】
各能動領域４０のそれぞれでは、２つの各トランジスタ５１が形成されている。各トランジスタ５１のそれぞれは、第１ソース／ドレイン部分５２、および、第２ソース／ドレイン部分５３、並びに、当該第１ソース／ドレイン部分と当該第２ソース／ドレイン部分との間に配置されたチャネルを含む。チャネル５６の伝導性は、ゲート電極５４によって制御される。ゲート電極５４は、上記基板表面に形成されたゲート溝５４１内に配置される。さらに、正確には、ゲート電極５４の表面は、基板表面１０の真下に配置される。ゲート電極５４の上には、絶縁材料１９が配置される。絶縁材料１９の表面は、基板表面１０の上に配置される。
【００９７】
上記第１ソース／ドレイン部分は、キャパシタコンタクト５８を介して、対応するストレージキャパシタの第１キャパシタ電極７６に接続されている。各ストレージキャパシタ５６のそれぞれは、第１キャパシタ電極７６、および、第２キャパシタ電極７７、並びに、第１キャパシタ電極７６と第２キャパシタ電極７７との間に配置されたキャパシタ誘電体７８を含む。
【００９８】
選択された１つのメモリセルをアクティブにする場合には、上記ゲート電極は、対応するワード線をアクティブにすることによってアドレス指定され、ストレージキャパシタ５６内に記憶された電荷は、上記キャパシタコンタクト、並びに、第１ソース／ドレイン領域５２および第２ソース／ドレイン領域５３を介して、対応するビット線６１に読み出されることが可能である。図８に図示されているように、ビット線６１は、基板表面１０と接触するように形成されることが可能である。これに応じて、第２ソース／ドレイン領域５３は、ビット線６１に直接接触することが可能である。
【００９９】
図９は、別の実施形態に係るメモリセルアレイ製造方法を示す概略的なフローチャートである。図９に図示されているように、最初に、表面を有する基板内に、複数の各能動領域線を形成する（Ｓ１１）。その後、第１ハードマスク材料の各線を、分離構造が形成され得る位置に設ける（Ｓ１２）。ここでは、上記第１ハードマスク材料の線は、上記能動領域線と交差している。
【０１００】
その後、上記各能動領域内に、各ビット線コンタクトを上記第１ハードマスク材料の各線の位置に対してそれぞれ自己整合させて形成する（Ｓ１５）。例えば、上記各ビット線コンタクトを、犠牲材料の第１線および第２線を設けることによって設けること（Ｓ１３）が可能であり、当該犠牲材料は、上記第１ハードマスク材料の各線の第１側部および第２側部にそれぞれ隣接している。第２ハードマスク材料の各第１線および各第２線を、それぞれ、犠牲材料からなる上記第１線の第１側部に隣接させると共に、当該犠牲材料の第２線の第２側部に隣接させて設ける（Ｓ１４）。この結果、被覆されていない基板部分が、上記第２ハードマスク材料の第２線と第１線との間に、それぞれ残留する。
【０１０１】
上記各ビット線コンタクトは、当該被覆されていない各基板部分の位置において規定される（Ｓ１５）。任意により、この方法は、上記犠牲材料の各線を除去するステップをさらに含んでもよく、ここでは、当該各基板表面の部分を露出させると共に各ゲート開口部が規定されて形成される（Ｓ１６）。その後、上記各ゲート電極を、上記各ゲート開口部の位置に設けてもよい（Ｓ１７）。
【０１０２】
この方法は、上記第１ハードマスク材料の各線を除去し、これによって上記各分離構造を形成するための各開口部を規定して形成するステップをさらに含んでもよい（Ｓ１８）。上記各分離構造を、当該各分離構造を形成するための各開口部の位置に形成する（Ｓ１９）。任意により、第２ハードマスク材料の各線を除去し、これによって、各キャパシタコンタクト開口部を形成してもよい（Ｓ２０）。さらに、上記各キャパシタコンタクトを、上記キ各ャパシタコンタクトの各開口部の位置にそれぞれ形成してもよい。この方法は、上記各能動領域線を形成するステップの後、かつ、上記第１ハードマスク材料の各線を設けるステップの前に、ハードマスク層を堆積するステップをさらに含んでもよい（ステップ２１）。
【０１０３】
図９は、実施形態に係る方法を概略的に示す図であり、該方法を、図６および図７に関連してそれぞれ説明した方法と相似の方法によって実施することが可能である。さらに、具体的には、異なる材料の複数の各線を設けて、キャパシタコンタクトを上記第１ハードマスク材料の各線に対して自己整合させて形成する。当該第１ハードマスク材料は、上記各ビット線コンタクトが形成され得る位置に配置されている。上記メモリセルアレイの各部材を設ける個々の各プロセスを、上述の方法と同じ方法であるが異なる順番に実施する。従って、簡潔にするために、これに関する繰り返しの説明は省略する。
【０１０４】
図１０Ａは、本発明の一実施形態に係る電子デバイスを概略的に示す図である。図１０Ａに図示されているように、当該電子デバイス８は、インターフェース８１と、インターフェース８１によってインターフェース接続されるように適合されたメモリデバイス８３とを含む。上記メモリデバイス８３は、本発明に係る上述のようなメモリセルアレイを含む。例えば、メモリデバイス８３は、インターフェース８１に接続されてもよい。
【０１０５】
上記接続以外にも、当業者には明らかであるように、上記電子デバイス８とメモリデバイス８３との間において、どのような種類のインターフェースでも実施することもできる。例えば、メモリデバイス８３は、電子デバイス８に収納されている。さらなる一実施例のように、電子デバイス８は、スロット８２を含んでもよく、メモリデバイス８３が当該スロット８２の中に挿入されてインターフェース８１に電気的に接続されていてもよい。
【０１０６】
電子デバイス８は、データを処理する制御演算装置８４をさらに含んでもよい。加えて、電子デバイス８は、データを表示するディスプレイ８５をさらに含んでもよい。電子デバイス８は、電気システムを実施するように適合された部材をさらに含んでもよい。
【０１０７】
当該電気システムの例は、コンピュータ、例えばパーソナルコンピュータまたはノートブック型コンピュータ、サーバ、ルータ、ゲーム機、例えばビデオゲーム機であり、さらなる例としては、ポータブルビデオゲーム機、グラフィックスカード、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、任意の種類の音楽プレーヤのようなオーディオシステム、または、ビデオシステムである。
【０１０８】
上記電気システム以外にも、当業者には明らかであるように、上記電気システムは、デジタルデータが処理されるか、または、転送されるか、または、記憶される、任意の他の種類のデバイスによって例示されるものであってもよい。
【０１０９】
図１０Ｂは、本発明の一実施形態に係るパーソナルコンピュータシステム９を示す図である。図示されているように、パーソナルコンピュータシステム９は、１つ以上のＤＲＡＭ部材９１を含み、各ＤＲＡＭ部材９１は、それぞれ複数の各メモリセルを含んでいる。当該ＤＲＡＭ部材９１は、上述のような複数の各メモリデバイスを含む。パーソナルコンピュータシステム９は、データを処理する制御演算装置８４、データを表示するディスプレイ８５、および、他の部材をさらに含んでもよい。
【０１１０】
上述の各実施形態では、上記各ワード線は、埋め込みの各ワード線として実施されており、上記各ビット線は、上記基板表面に対し隣り合っているが、上述のレイアウトは、任意の種類のメモリセルアレンジメントに実施してもよいことを明確に理解されたい。
【０１１１】
他の実施形態によれば、上記各ビット線は、上記基板表面の上方にも配置されていることが可能であり、その結果、当該各ビット線は、対応するトランジスタの第２ソース／ドレイン部分にビット線コンタクトを介して接続されており、上記各ワード線は、基板表面１０の上方に配置されていることが可能である。
【０１１２】
図１１は、上述の配置にて用いられるメモリセルを示す典型的な断面図である。ドープされた各部分９８、９９は、基板表面１０に隣接して形成されている。図１１に図示されているように、当該ドープされた各部分は、隣り合う各トランジスタ９７１の各第１ソース／ドレイン部分９８が、互いに隣接するように配置されていることが可能である。
【０１１３】
各第１ソース／ドレイン部分９８は、前述されたように任意の種類の分離デバイス９７２によって、互いに分離されていてもよい。例えば、２つの隣り合う各トランジスタ９７１は、共通のビット線コンタクト９６１を共有してもよい。上記構成以外にも、上記メモリデバイスの特定のアーキテクチャに応じて、任意の他のアレンジメントを実施してもよいことは明らかである。
【０１１４】
図１１に示した各メモリセル９７は、ストレージキャパシタ９２、および、トランジスタ９７１を含む。トランジスタ９７１は、上記第１ソース／ドレイン部分、および、上記第２ソース／ドレイン部分を形成する、第１ドープされた部分９８、および、第２ドープされた部分９９を含む。トランジスタ９７１は、ゲート電極９９１をさらに含み、当該ゲート電極は、上記基板から絶縁されていると共に、第１ソース／ドレイン部分９８と第２ソース／ドレイン部分９９との間に形成されたチャネルの伝導性を制御するように形成されている。ゲート電極９９１は、任意の方法において実施されてもよい。例えば、当該ゲート電極は、基板表面１０の上方に完全に配置されていてもよい。
【０１１５】
さらに、当該ゲート電極は、各垂直部分を有する任意の種類のＦｉｎＦＥＴを形成してもよい。上記各垂直部分は、能動領域、または、この図面の図示した平面の前および背後に配置された分離トレンチの中まで伸びていてもよい。
【０１１６】
その上、ゲート電極９９１は、上述のような溝内に形成されていてもよい。ゲート電極９９１は、対応するワード線９９２の一部を形成することが可能である。あるいは、各ゲート電極９９１は、分離された各ゲート電極として形成されていてもよく、当該分離された各ゲート電極は、上記基板表面の上方に配置された対応するワード線９９２を介して外部に接続されている。
【０１１７】
各ワード線９９２は、基板表面１０の上方に配置されることが可能である。さらに、第２ソース／ドレイン部分９９は、ビット線コンタクト９６１を介して対応するビット線９６に接続されていることが可能である。ビット線９６は、例えば、上記ＭＯメタライゼーション層、例えば、上記メモリデバイス内に存在する最下層のメタライゼーション層内に配置されることが可能である。第１ソース／ドレイン領域９８は、キャパシタコンタクト９４を介して、対応するストレージキャパシタ９２のストレージ電極９２１に接続されていることが可能である。
【０１１８】
ストレージキャパシタ９２は、キャパシタ誘電体９２２、および、カウンタ電極９２３をさらに含んでもよい。絶縁材料９５が、ビット線９６を、隣り合うストレージ電極９２１から絶縁するために配置されている。図１１に示す構成は、上記メモリデバイスの様々な部材が、任意の方法によって実施され得ることを、一例としてのみ示すものである。
【０１１９】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または、同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適合または変形を含んでいる。従って、本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【０１２０】
【図１】本発明の一実施形態に係るメモリセルアレイの平面図である。
【図２】上記図１の実施形態に係るメモリセルアレイの別の平面図である。
【図３Ａ】本発明の別の実施形態に係るメモリセルアレイの概略平面図である。
【図３Ｂ】本発明のさらに別の実施形態に係るメモリセルアレイの典型的な簡略平面図である。
【図３Ｃ】本発明のさらに別の実施形態に係るメモリセルアレイの簡略平面図である。
【図４】本発明の一実施形態に係るメモリセルアレイを備えたメモリデバイスの概略配置を示す回路ブロック図である。
【図５】本発明の一実施形態に係る方法のフローチャートである。
【図６Ａ】本発明の一実施形態に係るメモリセルアレイの形成方法の一ステップを示す平面図である。
【図６Ｂ】上記メモリセルアレイの形成方法の他のステップを示す断面図である。
【図６Ｃ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｄ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｅ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｆ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｇ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｈ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｉ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｊ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｋ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｌ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｍ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｎ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｏ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｐ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｑ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図６Ｒ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図７Ａ】本発明に係るメモリセルアレイの形成方法の一ステップを示す断面図である。
【図７Ｂ】上記メモリセルアレイの形成方法の他のステップを示す断面図である。
【図７Ｃ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図７Ｄ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図７Ｅ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図７Ｆ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図７Ｇ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図７Ｈ】上記メモリセルアレイの形成方法のさらに他のステップを示す断面図である。
【図８】本発明の一実施形態に係るメモリセルアレイの断面図である。
【図９】本発明の別の実施形態に係る方法の概略フローチャートである。
【図１０Ａ】本発明の一実施形態に係る電子デバイスの概略平面図である。
【図１０Ｂ】本発明の他の実施形態に係る電子デバイスの概略平面図である。
【図１１】本発明の別の実施形態に係るメモリセルアレイの断面図である。
【図１】
2008263201.tif 000003
【図２】
2008263201.tif 000004
【図３Ａ】
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【図３Ｂ】
2008263201.tif 000006
【図３Ｃ】
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【図４】
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【図５】
2008263201.tif 000009
【図６Ａ】
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【図６Ｂ】
2008263201.tif 000011
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図６Ｎ】
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【図６Ｏ】
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【図６Ｐ】
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【図６Ｑ】
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【図６Ｒ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
2008263201.tif 000034
【図７Ｈ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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