(57)【要約】      （修正有）【課題】スタックトキャパシタ構造を有するＤＲＡＭ装置等の半導体装置において、断面凹状の下部電極を有するキャパシタの、所望のキャパシタ容量を安定して得ることができる製造方法を提供する。【解決手段】半導体装置は、凹部１０を有する層間絶縁膜９と、層間絶縁膜９の上に形成され、凹部１０を露出する開口部１５ａを有する保護絶縁膜１５と、凹部１０の底面及び側面上に形成された断面凹状の下部電極１１と、下部電極１１の上に形成された容量絶縁膜１２と、容量絶縁膜１２の上に形成された上部電極１３とを備えている。層間絶縁膜９の凹部１０の開口径は保護絶縁膜１５の開口部１５ａの開口径よりも大きく、且つ保護絶縁膜１５の開口部１５ａ側の端部は、層間絶縁膜９の凹部１０の側面から内側に突き出す庇状に形成されている。【選択図】図１
2008211227.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｂ）と、
前記第２の絶縁膜に開口部を形成すると共に、前記第１の絶縁膜に前記開口部を通して凹部を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２の絶縁膜をマスクとして前記開口部から露出する前記第１の絶縁膜の凹部に対してエッチングを行なって、前記凹部の開口径を前記第２の絶縁膜の開口部の開口径よりも大きくすることにより、前記第２の絶縁膜の開口部側の端部が前記第１の絶縁膜の凹部の側面から内側に突き出す庇状とする工程（ｄ）と、
前記工程（ｄ）の後に、前記第２の絶縁膜の上に前記凹部の底面及び側面を含むように下部電極用導電膜を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記下部電極用導電膜が形成された凹部にレジストを充填する工程（ｆ）と、
前記レジストをマスクとして、前記下部電極用導電膜における前記第２の絶縁膜上部分をエッチングすることにより、前記凹部に前記下部電極用導電膜からなる断面凹状の下部電極を形成する工程（ｇ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｈ）と、
前記容量絶縁膜上に上部電極を形成する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２の絶縁膜のエッチングレートは、前記第１の絶縁膜のエッチングレートよりも小さいことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第２の絶縁膜の庇状部分の突き出し幅が、前記下部電極用導電膜の膜厚と同等か又はそれよりも大きくなるように形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜はＢＰＳＧ膜であり、前記第２の絶縁膜は不純物を含まないシリコン酸化膜又はシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置の製造方法において、
前記下部電極用導電膜はドープドポリシリコン膜であり、
前記工程（ｅ）の後で且つ前記工程（ｆ）よりも前に、前記ドープドポリシリコン膜の表面に粗面化ポリシリコンを形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記粗面化ポリシリコンにおける前記第１の絶縁膜の凹部の側面上部分が前記第２の絶縁膜の庇状部分の内側に位置するように、前記第１の絶縁膜の凹部を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にメモリセルキャパシタがトランジスタの上方に積層されてなるスタックトキャパシタ(stacked capacitor）構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置等の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ装置において、単位占有面積当たりのメモリセルの記憶容量を大きくすることによりメモリセルの占有面積を小さくし、ＤＲＡＭのチップサイズの縮小化を図り、記憶容量の増大に対応する試みが行なわれている。
【０００３】
従来のＤＲＡＭ装置におけるスタックトキャパシタ構造として、ＭＩＳトランジスタ上に形成された層間絶縁膜に溝部を設け、その溝部に断面凹状の下部電極を形成するキャパシタ電極構造が提案されている（例えば、特許文献１を参照。）。
【０００４】
図５は従来のスタックトキャパシタ構造を有する半導体装置の断面構成を示している。図５に示すように、従来の半導体装置は、半導体基板１０１の主面におけるシャロートレンチ分離１０２によって区画された活性領域にそれぞれ形成されたスイッチトランジスタである複数のＭＩＳトランジスタ１００と、該ＭＩＳトランジスタ１００の上方に第１の層間絶縁膜１０７を介在させて形成されたキャパシタ１２２とを有している。
【０００５】
各ＭＩＳトランジスタ１００は、半導体基板１０１の活性領域の上に形成されたゲート絶縁膜１０３、その上のゲート電極１０４、該ゲート電極１０４の側面に形成された絶縁性サイドウォール１０５並びに活性領域の上部に形成されたソース領域１０６Ａ及びドレイン領域１０６Ｂとにより構成されている。
【０００６】
キャパシタ１２２は、各ＭＩＳトランジスタ１００を覆う第１の層間絶縁膜１０７の上に成膜された第２の層間絶縁膜１０９の溝部１１０に順次積層されて形成されており、断面凹状の下部電極１１１、容量絶縁膜１１２及び上部電極１１３により構成されている。下部電極１１１は、第１の層間絶縁膜１０７に形成された第１のプラグ１０８ＡによりＭＩＳトランジスタ１００のソース領域１０６Ａと電気的に接続されている。
【０００７】
第２の層間絶縁膜１０９の上には、キャパシタ１２２を覆うように第３の層間絶縁膜１１４が形成され、該第３の層間絶縁膜１１４の上にはビット配線１１９が形成されている。ビット配線１１９は、第１の層間絶縁膜１０７に形成された第２のプラグ１０８Ｂと、第３の層間絶縁膜１１４及び第２の層間絶縁膜１０９に形成された第３のプラグ１１８とによって、ＭＩＳトランジスタ１００のドレイン領域１０６Ｂと電気的に接続されている。
【０００８】
次に、従来のスタックトキャパシタ構造を有する半導体装置の製造方法を図６（ａ）〜図６（ｄ）に示す。ここではキャパシタ１２２の製造方法のみを示す。
【０００９】
まず、図６（ａ）に示す工程において、半導体基板１０１の活性領域にＭＩＳトランジスタ（図示せず）のソース領域１０６Ａをイオン注入により形成した後、ＭＩＳトランジスタを覆う第１の層間絶縁膜１０７を形成する。続いて、第１の層間絶縁膜１０７にソース領域１０６Ａを露出するコンタクトホールを形成し、形成したコンタクトホールに導電膜を埋め込んで第１のプラグ１０８Ａを形成する。その後、第１のプラグ１０８Ａ及び第１の層間絶縁膜１０７の上に第２の層間絶縁膜１０９を形成し、続いて、第２の層間絶縁膜１０９のキャパシタ形成領域に第１のプラグ１０８Ａを露出する溝部１１０を形成する。
【００１０】
次に、図６（ｂ）に示す工程において、溝部１１０を含む第２の層間絶縁膜１０９の上に不純物がドープされたポリシリコン膜１１１Ａを形成する。その後、第２の層間絶縁膜１０９の上に溝部１１０を含む全面にわたってレジスト膜１２０を塗布した後、塗布したレジスト膜１２０に対して異方性ドライエッチングによるエッチバックを行なって、キャパシタ形成領域における溝部１１０の内部にのみレジスト膜１２０を残存させる。
【００１１】
次に、図６（ｃ）に示す工程において、レジスト膜１２０をマスクとして、ポリシリコン膜１１１Ａの第２の層間絶縁膜１０９上部分を異方性ドライエッチングによって除去する。これにより、第２の層間絶縁膜１０９の溝部１１０の内側に断面凹状の下部電極１１１が形成される。
【００１２】
次に、図６（ｄ）に示す工程において、レジスト膜１２０を除去した後、第２の層間絶縁膜１０９及び下部電極１１１の上に、容量用絶縁膜１１２及び上部電極用導電膜を形成する。その後、容量用絶縁膜及び上部電極用導電膜をパターニングして、容量絶縁膜１１２及び上部電極１１３を形成する。これにより、下部電極１１１と容量絶縁膜１１２と上部電極１１３とからなるキャパシタ１２２が形成される。
【００１３】
このように、従来のキャパシタ１２２の製造方法によると、下部電極１１１が断面凹状を有しているため、側部における表面積が増大して単位占有面積当たりの記憶容量を増大することができる。
【特許文献１】特開平１０−７９４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来のキャパシタすなわち半導体装置の製造方法には、下記のような問題がある。従来の製造方法は、図６（ｃ）に示すように、レジスト膜１２０をマスクとして、ポリシリコン膜１１１Ａの第２の層間絶縁膜１０９上に位置する部分を異方性ドライエッチングによって除去することにより、溝部１１０の内部に断面凹状の下部電極１１１を形成する。このとき、第２の層間絶縁膜１０９の上にポリシリコン膜１１１Ａが残存しないようにオーバーエッチングを行なう必要がある。このオーバーエッチングによって、下部電極１１１の側部の上端が除去されて予期しないリセス１２３が形成される。これにより、断面凹状の下部電極１１１における上端部の高さが低くなり、下部電極１１１の表面積が縮小される結果、キャパシタ１２２の容量が減少する。例えば、ポリシリコン膜１１１Ａの膜厚が５０ｎｍの場合にはリセス１２３の深さは１５０ｎｍ程度にもなる。また、下部電極１１１の表面積を増大すべく粗面化ポリシリコンを形成する場合には、該粗面化ポリシリコンは下部電極１１１を構成するドープドポリシリコンよりもエッチングされにくいため、下部電極１１１のリセス１２３がさらに深く形成される。その上、ポリシリコン膜１１１Ａに対するオーバーエッチングによって生じるリセス１２３の深さは、半導体基板１０１の面内においては必ずしも一様ではなく、従って、半導体基板１０１上に形成される複数の下部電極１１１の表面積にもばらつきが生じる結果、所望のキャパシタ容量を安定して得ることができないという問題がある。
【００１５】
本発明は、断面凹状の下部電極を有するキャパシタにおいて、所望のキャパシタ容量を安定して得ることができるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため本発明は、半導体装置を、断面凹状の下部電極を形成する絶縁膜の上に保護絶縁膜を形成し、形成した保護絶縁膜における絶縁膜の凹部の周囲に庇状に突き出す開口部を設ける構成とする。
【００１７】
具体的に、本発明に係る半導体装置は、凹部を有する第１の絶縁膜と、第１の絶縁膜の上に形成され、凹部を露出する開口部を有する第２の絶縁膜と、凹部の底面及び側面上に形成された断面凹状の下部電極と、下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、第１の絶縁膜の凹部の開口径は第２の絶縁膜の開口部の開口径よりも大きく且つ第２の絶縁膜の開口部側の端部は、第１の絶縁膜の凹部の側面から内側に突き出す庇状に形成されていることを特徴とする。
【００１８】
本発明の半導体装置によると、第１の絶縁膜の凹部の開口径は保護絶縁膜である第２の絶縁膜の開口部の開口径よりも大きく且つ該第２の絶縁膜の開口部側の端部は第１の絶縁膜の凹部の側面から内側に突き出す庇状に形成されているため、凹部の底面及び側面上に形成された断面凹状の下部電極の側部は、第２の絶縁膜の庇状部分の下側に位置することになる。このため、下部電極を形成する際の下部電極形成膜のオーバーエッチングを受けても、断面凹状の下部電極の側部の上端部はエッチングされることがなくなるので、下部電極の表面積は所定の値となる。その上、下部電極の表面積は半導体基板上においてばらつきが生じなくなるので、所望のキャパシタ容量を安定して得ることができるようになる。
【００１９】
本発明の半導体装置において、第２の絶縁膜における庇状部分の突き出し幅は、下部電極の膜厚と同等か又はそれよりも大きいことが好ましい。
【００２０】
本発明の半導体装置において、第２の絶縁膜の膜厚は第１の絶縁膜の膜厚よりも小さいことが好ましい。
【００２１】
本発明の半導体装置において、第１の絶縁膜はＢＰＳＧ膜であり、第２の絶縁膜は不純物を含まないシリコン酸化膜又はシリコン窒化膜であることが好ましい。このようにすると、第２の絶縁膜の開口部の周囲に庇状部分を形成する際にウエットエッチングを用いると、不純物を含まないシリコン酸化膜又はシリコン窒化膜のエッチングレートは、ボロン及びリンを添加されたＢＰＳＧ膜のエッチングレートよりも小さい（遅い）ため、第２の絶縁膜に庇状部分を確実に形成することができる。
【００２２】
本発明の半導体装置において、下部電極はドープドポリシリコン膜からなり、且つ、下部電極の表面には粗面化ポリシリコンが形成されていることが好ましい。このようにすると、下部電極の表面積が粗面化ポリシリコンにより増大するため、キャパシタの容量を増大することができる。
【００２３】
本発明の半導体装置において、粗面化ポリシリコンにおける第１の絶縁膜の凹部の側面上部分は、第２の絶縁膜の庇状部分の内側に位置することが好ましい。このようにすると、下部電極の表面に形成された粗面化ポリシリコンに対しても、オーバーエッチング時のリセスが生じなくなる。
【００２４】
本発明に係る半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｂ）と、第２の絶縁膜に開口部を形成すると共に、第１の絶縁膜に開口部を通して凹部を形成する工程（ｃ）と、工程（ｃ）の後に、第２の絶縁膜をマスクとして開口部から露出する第１の絶縁膜の凹部に対してエッチングを行なって、凹部の開口径を第２の絶縁膜の開口部の開口径よりも大きくすることにより、第２の絶縁膜の開口部側の端部が第１の絶縁膜の凹部の側面から内側に突き出す庇状とする工程（ｄ）と、工程（ｄ）の後に、第２の絶縁膜の上に凹部の底面及び側面を含むように下部電極用導電膜を形成する工程（ｅ）と、工程（ｅ）の後に、下部電極用導電膜が形成された凹部にレジストを充填する工程（ｆ）と、レジストをマスクとして、下部電極用導電膜における第２の絶縁膜上部分をエッチングすることにより、凹部に下部電極用導電膜からなる断面凹状の下部電極を形成する工程（ｇ）と、下部電極上に容量絶縁膜を形成する工程（ｈ）と、容量絶縁膜上に上部電極を形成する工程（ｉ）とを備えていることを特徴とする。
【００２５】
本発明の半導体装置の製造方法によると、第２の絶縁膜に開口部を形成すると共に第１の絶縁膜に開口部を通して凹部を形成した後、第２の絶縁膜をマスクとして開口部から露出する第１の絶縁膜の凹部に対してエッチングを行なって、凹部の開口径を第２の絶縁膜の開口部の開口径よりも大きくすることにより、第２の絶縁膜の開口部側の端部が第１の絶縁膜の凹部の側面から内側に突き出す庇状とする。このように、第１の絶縁膜の上に形成する第２の絶縁膜の開口部に庇状部分を形成するため、その後の工程（ｇ）において、下部電極を形成する際の下部電極用導電膜に対するオーバーエッチング時にも、断面凹状の下部電極の側部の上端部はエッチングされることがなくなるので、下部電極の表面積は所定の値となる。その上、下部電極の表面積は半導体基板上においてばらつきが生じなくなるので、所望のキャパシタ容量を安定して得ることができるようになる。
【００２６】
本発明の半導体装置の製造方法において、第２の絶縁膜のエッチングレートは、第１の絶縁膜のエッチングレートよりも小さい（遅い）ことが好ましい。
【００２７】
本発明の半導体装置の製造方法において、工程（ｄ）では、第２の絶縁膜の庇状部分の突き出し幅が、下部電極用導電膜の膜厚と同等か又はそれよりも大きくなるように形成することが好ましい。
【００２８】
本発明の半導体装置の製造方法において、第１の絶縁膜はＢＰＳＧ膜であり、第２の絶縁膜は不純物を含まないシリコン酸化膜又はシリコン窒化膜であることが好ましい。
【００２９】
本発明の半導体装置の製造方法において、下部電極用導電膜はドープドポリシリコン膜であり、本発明の半導体装置の製造方法は、工程（ｅ）の後で且つ工程（ｆ）よりも前に、ドープドポリシリコン膜の表面に粗面化ポリシリコンを形成する工程をさらに備えていることが好ましい。
【００３０】
本発明の半導体装置の製造方法において、工程（ｄ）では、粗面化ポリシリコンにおける第１の絶縁膜の凹部の側面上部分が第２の絶縁膜の庇状部分の内側に位置するように、第１の絶縁膜の凹部を形成することが好ましい。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によると、下部電極を形成する際の下部電極形成膜に対するオーバーエッチングにも、断面凹状の下部電極の側部の上端部はエッチングされることがなくなるため、下部電極の表面積は所定の値となる。その上、下部電極の表面積は半導体基板上においてばらつきが生じなくなるので、所望のキャパシタ容量を安定して得ることができるようになる。
【発明を実施するための最良の形態】
【００３２】
本発明の一実施形態について図面を参照しながら説明する。
【００３３】
図１は本発明の一実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態に係る半導体装置は、半導体基板１の主面に選択的に形成されたシャロートレンチ分離２と、該シャロートレンチ分離２によって区画された活性領域にそれぞれ形成されたスイッチトランジスタである複数のＭＩＳトランジスタ２０と、該ＭＩＳトランジスタ２０の上方に第１の層間絶縁膜７を介在させて形成されたキャパシタ３０とを有している。
【００３４】
各ＭＩＳトランジスタ２０は、半導体基板１の活性領域上に形成されたゲート絶縁膜３、該ゲート絶縁膜３の上に形成されたゲート電極４、該ゲート電極４の両側面に形成された絶縁性サイドウォール５並びに活性領域の上部にイオン注入により形成された不純物拡散層よりなるソース領域６Ａ及びドレイン領域６Ｂとにより構成されている。
【００３５】
キャパシタ３０は、各ＭＩＳトランジスタ２０を覆う第１の層間絶縁膜７の上に成膜された第２の層間絶縁膜９の凹部１０の底面及び側面上に形成され、断面凹状例えば有底筒状の下部電極１１と、該下部電極１１の上に順次形成された容量絶縁膜１２及び上部電極１３とにより構成されている。下部電極１１の内面上には、半球形状（hemispherical grain:ＨＳＧ）粒からなる粗面化ポリシリコン１６が形成され、下部電極１１の表面積のさらなる増大を図っている。また、下部電極１１は、第１の層間絶縁膜７に形成された第１のプラグ８ＡによりＭＩＳトランジスタ２０のソース領域６Ａと電気的に接続されている。
【００３６】
ここでは、下部電極１１及び上部電極１３には、リン（Ｐ）又はヒ素（Ａｓ）をドープしたドープドポリシリコンを用い、容量絶縁膜１２には窒化シリコン膜を酸化シリコン膜で挟んでなる、いわゆるＯＮＯ膜を用いている。但し、下部電極１１、上部電極１３及び容量絶縁膜１２の構成はこれらに限られない。すなわち、容量絶縁膜１２に高誘電体である酸化タンタル（Ｔａ２Ｏ５）を用いてもよく、この場合の上部電極１３には窒化チタン（ＴｉＮ）を用いることができる。さらには、容量絶縁膜１２に酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）又は酸化ハフニウム（ＨｆＯ２）等の金属酸化物を用いる場合には、下部電極１１及び上部電極１３のそれぞれに窒化チタンを用いてもよい。なお、容量絶縁膜１２には、タンタル、アルミニウム及びハフニウムのうち少なくとも２つを含む金属酸化物をも用いることができる。
【００３７】
本実施形態の特徴として、第２の層間絶縁膜９と第３の層間絶縁膜１４との間には、第２の層間絶縁膜９の凹部１０を露出する開口部１５ａを有する保護絶縁膜１５が形成されている。保護絶縁膜１５における開口部１５ａ側の端部は、第２の層間絶縁膜９の凹部１０の側面から内側に突き出す庇状に形成されている。
【００３８】
保護絶縁膜１５の上には、キャパシタ３０を覆うように第３の層間絶縁膜１４が形成され、該第３の層間絶縁膜１４の上にはビット配線１９が形成されている。ビット配線１９は、第１の層間絶縁膜７を貫通する第２のプラグ８Ｂと、第３の層間絶縁膜１４、保護絶縁膜１５及び第２の層間絶縁膜９を貫通する第３のプラグ１１８とによって、ＭＩＳトランジスタ２０のドレイン領域６Ｂと電気的に接続されている。
【００３９】
本実施形態によると、第２の層間絶縁膜９の上に形成された保護絶縁膜１５における開口部１５ａ側の端部は凹部１０の内側に庇状に突出しているため、該凹部１０の側面上に形成された下部電極１１は、下部電極１１を形成する際のオーバーエッチングによってエッチングされることが防止される。これにより、断面凹状を有する下部電極１１における側部の上端部の高さがオーバーエッチングの処理時間によって変化しなくなるため、下部電極１１の表面積の減少及びばらつきが共に防止されるので、所望のキャパシタ容量を安定して得ることができる。
【００４０】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４１】
図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、図４（ａ）及び図４（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４２】
まず、図２（ａ）に示す工程において、例えばＰ型シリコンからなる半導体基板１の上部に、酸化シリコンからなるシャロートレンチ分離２を形成した後、該シャロートレンチ分離２に囲まれた半導体基板１からなる活性領域上に、酸化シリコンからなるゲート絶縁膜３及びリン（Ｐ）がドープされたポリシリコンからなるゲート電極４を順次形成する。その後、ゲート電極４の両側面上に絶縁性サイドウォール５を形成した後、ゲート電極４及びサイドウォール５をマスクとし、半導体基板１にＮ型不純物をイオン注入してＮ型のソース領域６Ａ及びＮ型のドレイン領域６Ｂを形成する。これにより、メモリセルのスイッチトランジスタであるＭＩＳトランジスタ２０が形成される。続いて、半導体基板１上に各ＭＩＳトランジスタ２０を覆うように第１の層間絶縁膜７を形成し、その上面を平坦化する。その後、第１の層間絶縁膜７にＭＩＳトランジスタ２０のソース領域６Ａ及びドレイン領域６Ｂをそれぞれ露出するコンタクトホールを形成する。続いて、コンタクトホールの内部にそれぞれＮ型のポリシリコンからなる導電性材料を埋め込んで、ソース領域６Ａに接続される第１のプラグ８Ａとドレイン領域６Ｂに接続される第２のプラグ８Ｂとを形成する。続いて、第１の層間絶縁膜７の上に、例えば、化学気相堆積（ＣＶＤ）法により、ＢＰＳＧ(Boro-Phospho-Silicate Glass）からなり、膜厚が約６００ｎｍの第２の層間絶縁膜９と、例えば、高密度プラズマ堆積法により、不純物を含まない酸化シリコン（ＨＤＰ−ＮＳＧ：High-Density-Plasma Non-Silicate Glass）からなり、膜厚が約１００ｎｍでＢＰＳＧと比べてそのウェットエッチングによるエッチングレートが小さい保護絶縁膜１５とを順次成膜する。ここで、保護絶縁膜１５はＨＤＰ−ＮＳＧに限られず、第２の層間絶縁膜９を構成する材料と比べてウェットエッチングによるエッチングレートが小さい絶縁膜、例えば窒化シリコン等の絶縁膜を用いてもよい。
【００４３】
次に、図２（ｂ）に示す工程において、第２の層間絶縁膜９及び保護絶縁膜１５におけるＭＩＳトランジスタのソース領域６Ａの上側部分をフルオロカーボンを主成分とするエッチングガスにより異方性のドライエッチングを行なう。これにより、第２の層間絶縁膜９及び保護絶縁膜１５を貫通して第１のプラグ８Ａを露出する開口部９ａ及び１５ａを形成する。
【００４４】
次に、図２（ｃ）に示す工程において、保護絶縁膜１５をマスクとし、開口部１５ａから露出する第２の層間絶縁膜９に対して、例えばフッ酸系溶液を用いたウェットエッチングによる等方性のエッチングを行なうことにより、第２の層間絶縁膜９における開口部９ａの側面を保護絶縁膜１５の開口部１５ａの端部から所定の距離だけ、例えば７５ｎｍだけ後退させる。これにより、第２の層間絶縁膜９に、保護絶縁膜１５の開口部１５ａの開口幅よりも大きい開口幅を持つ凹部１０を形成する。その結果、第２の層間絶縁膜９の凹部１０の側面から、保護絶縁膜１５の開口部１５ａの端部が庇状に突き出して形成される。このウェットエッチングにより、凹部１０から露出する第１のプラグ８Ａの表面に形成されていた自然酸化膜をも同時に除去することができる。
【００４５】
なお、第２の層間絶縁膜９における凹部１０の後退量、すなわち保護絶縁膜１５の開口部１５ａ側に突き出す庇状部分の突き出し幅は、後工程で形成する下部電極用導電膜の膜厚と同等かそれ以上に設定することが望ましい。
【００４６】
また、本実施形態においては、保護絶縁膜１５に庇状部分を形成するエッチングにウェットエッチングを用いたが、ドライエッチングによっても形成することは可能である。例えば、エッチングガスには、四フッ化炭素（ＣＦ４)と酸素（酸素Ｏ２）との混合ガスを用いれば可能である。
【００４７】
次に、図３（ａ）に示す工程において、減圧ＣＶＤ法により、保護絶縁膜１５の上に、第２の層間絶縁膜９の凹部１０を含む全面にわたって、例えばリンがドープされたドープドポリシリコンからなり、膜厚が約２５ｎｍの下部電極用導電膜１１Ａを成膜する。このとき、下部電極用導電膜１１Ａを減圧ＣＶＤ法により成膜することにより、保護絶縁膜１５における開口部１５ａの端部及び第２の層間絶縁膜９における凹部１０の側面上にもカバレッジ良く下部電極用導電膜１１Ａを成膜することができる。その後、減圧ＣＶＤ法により、下部電極用導電膜１１Ａの上に膜厚が約２５ｎｍのアモルファスシリコン膜を堆積し、続いて、堆積したアモルファスシリコン膜に対して熱処理を行なって、アモルファスシリコン膜のＨＳＧ化（粗面化）処理を行なうことにより、下部電極用導電膜１１Ａの上に多数のＨＳＧ粒（粗面化ポリシリコン）１６を形成する。このとき、下部電極用導電膜１１Ａの空乏化を防ぐために、アモルファスシリコン膜の成膜時にアモルファスシリコン膜に対してリン等のドープを行なってもよい。
【００４８】
次に、図３（ｂ）に示す工程において、凹部１０を含むＨＳＧ粒１６の上に、レジスト膜４０を塗布した後、酸素ガスを主成分とする異方性のドライエッチングによるエッチバックを行なって、第２の層間絶縁膜９の凹部１０にのみレジスト膜４０を残存させる。
【００４９】
次に、図３（ｃ）に示す工程において、凹部１０の内部に残存したレジスト膜４０をマスクとして、ＨＳＧ粒１６及び下部電極用導電膜１１Ａの第２の層間絶縁膜９上部分を、塩素（Ｃｌ２）若しくは臭化水素（ＨＢｒ）からなるエッチングガス、又はＣｌ２及びＨＢｒの少なくとも１つを主成分とし、酸素（Ｏ２）を添加したハロゲン系ガス、例えばＣｌ２／Ｏ２、Ｃｌ２／ＨＢｒ／Ｏ２若しくはＨＢｒ／Ｏ２からなるエッチングガスを用いた異方性のドライエッチングによって除去する。これにより、第２の層間絶縁膜９の凹部１０の底面及び側面上にＨＳＧ粒１６を有する断面凹状の下部電極１１が形成される。このとき、本実施形態の特徴として、下部電極用導電膜１１Ａに対してオーバーエッチングを行なったとしても、下部電極１１のリセス量２２を一定値とすることができる。これは、保護絶縁膜１５の開口部１５ａの端部の庇状部分によって、該庇状部分の下側に形成されている少なくとも下部電極用導電膜１１Ａにはエッチングイオンの入射が妨げられるためである。従って、下部電極１１は、保護絶縁膜１５の上面から保護絶縁膜１５の膜厚に相当するリセス量２２が生じるものの、第２の層間絶縁膜９の上面からのリセス量はほとんど生じない。
【００５０】
なお、本実施形態においては、ＨＳＧ粒（粗面化ポリシリコン）１６の側部は保護絶縁膜１５の庇状部分の内側には含まれていないが、第２の層間絶縁膜９の凹部１０の開口幅をＨＳＧ粒１６の側部が保護絶縁膜１５の庇状部分に覆われる程度に大きくすることにより、ＨＳＧ粒１６をも保護絶縁膜１５の庇状部分の内側に入るようにすることが好ましい。
【００５１】
次に、図４（ａ）に示す工程において、レジスト膜４０を除去した後、ＣＶＤ法により、保護絶縁膜１５の上に下部電極１１及びＨＳＧ粒１６を含む全面にわたって、例えばＯＮＯ膜からなる容量用絶縁膜及びリンをドープしたドープドポリシリコンからなる上部電極用導電膜を堆積する。その後、リソグラフィ法及びエッチング法により、堆積した容量用絶縁膜及び上部電極用導電膜を凹部１０及びその近傍に残すように所定の形状にパターニングして、容量絶縁膜１２及び上部電極１３を形成する。これにより、第２の層間絶縁膜９の溝部１０にＨＳＧ粒１６を有する下部電極１１と、容量絶縁膜１６と、上部電極１３とからなるキャパシタ３０が形成される。
【００５２】
次に、図４（ｂ）に示す工程において、キャパシタ３０を含む保護絶縁膜１５の上に第３の層間絶縁膜１４を堆積し、その後、堆積した第３の層間絶縁膜１４の表面を平坦化する。続いて、第３の層間絶縁膜１４、保護絶縁膜１５及び第２の層間絶縁膜９を貫通し、ＭＩＳトランジスタ２０のドレイン領域６Ｂ上の第２のプラグ８Ｂと接続される第３のプラグ１８を形成する。その後、第３の層間絶縁膜１４の上に第３のプラグ１８と接続される金属配線からなるビット配線１９を選択的に形成する。
【００５３】
このように、本実施形態に係る半導体装置の製造方法によると、図３（ｃ）に示すように、断面凹状の下部電極１１を形成するための凹部１０を有する第２の層間絶縁膜９の上に、該凹部１０の上部を庇状に覆う開口部１５ａを有する保護絶縁膜１５を設けるため、該保護絶縁膜１５の庇状部分によって、第２の層間絶縁膜９の凹部１０の側面上に形成された下部電極１１が、該下部電極１１の形成時のオーバーエッチングよってエッチングされることを防止することができる。これにより、断面凹状の下部電極１１の側部の上端部の高さがオーバーエッチングのエッチング時間によって変化しなくなるため、下部電極１１の表面積が縮小されず且つ表面積のばらつきをも抑制されるので、所望のキャパシタ容量を安定して得ることができる。
【００５４】
なお、本実施形態においては、下部電極１１の表面にＨＳＧ粒（粗面化ポリシリコン）１６を形成したが、ＨＳＧ粒１６は必ずしも形成する必要はない。
【００５５】
また、本実施形態においては、キャパシタ３０の下部電極１１をＭＩＳトランジスタ２０を覆う第１の層間絶縁膜７を貫通する第１のプラグ８Ａを介して接続したが、第１の層間絶縁膜７を設けずに下部電極１１をソース領域６Ａと直接に接続されるように形成してもよい。
【産業上の利用可能性】
【００５６】
本発明に係る半導体装置及びその製造方法は、断面凹状の下部電極における表面積に所定の値を得られる上にその表面積にばらつきが生じなくなるため、所望のキャパシタ容量を安定して得ることができるという効果を得られ、スタックトキャパシタ構造を有するＤＲＡＭ装置等に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係る半導体装置の要部を示す構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図４】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】従来の半導体装置の要部を示す構成断面図である。
【図６】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の構成断面図である。
【符号の説明】
【００５８】
１      半導体基板
２      素子分離分離
３      ゲート絶縁膜
４      ゲート電極
５      絶縁性サイドウォール
６Ａ    ソース領域
６Ｂ    ドレイン領域
７      第１の層間絶縁膜
８Ａ    第１のプラグ
８Ｂ    第２のプラグ
９      第２の層間絶縁膜
９ａ    開口部
１０    凹部
１１    下部電極
１１Ａ  下部電極用導電膜
１２    容量絶縁膜
１３    上部電極
１４    第３の層間絶縁膜
１５    保護絶縁膜
１５ａ  開口部
１６    ＨＳＧ粒（粗面化ポリシリコン）
１８    第３のプラグ
１９    ビット配線
２０    ＭＩＳトランジスタ
２２    リセス量
３０    キャパシタ
４０    レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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