(57)【要約】【課題】基板面積や部品コストを大幅に増大させることなく、試験装置にＤＵＴを接続させたまま自己診断機能を実現することのできる半導体試験装置を提供する。【解決手段】被試験対象２００との間で信号の授受を行う複数の入出力系回路４１〜４Ｎ，５１〜５Ｍと、複数の入出力系回路４１〜４Ｎ，５１〜５Ｍの入出力端子にそれぞれ接続可能な校正用信号経路２を有し、該校正用信号経路２を介した信号の送受信により各入出力系回路４１〜４Ｎ，５１〜５Ｍの動作タイミングの校正を行うタイミング校正手段３と、直流系の計測を行うＤＣ計測手段９とを備えた半導体試験装置である。そして、ＤＣ計測手段９を校正用信号経路２の途中に接続可能な割込用信号経路Ｌｓ１，Ｌｆ１と、割込用信号経路Ｌｓ１，Ｌｆ１と校正用信号経路２との接続をオン／オフする割込リレー１０とを備えている。【選択図】図１
2008203073.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象へ信号の出力または被試験対象から信号の入力を行う複数の入出力系回路と、
該複数の入出力系回路の入出力端子にそれぞれ接続可能な校正用信号経路を有し、該校正用信号経路を介した信号の送受信により前記複数の入出力系回路の動作タイミングの校正を行うタイミング校正手段と、
前記入出力系回路の入出力端子を前記被試験対象につながる信号線側と前記校正用信号経路側とに切換え可能な複数の機能切換リレーと、
直流系の計測を行うＤＣ計測手段と、
を備えた半導体試験装置において、
前記ＤＣ計測手段を前記校正用信号経路の途中に接続可能な割込用信号経路と、
該割込用信号経路と前記校正用信号経路との接続をオン／オフする割込リレーとを備えたことを特徴とする半導体試験装置。
【請求項２】
前記入出力系回路の直流系の計測を行って当該入出力系回路の異常診断を行う診断制御手段を備え、
前記診断制御手段は、
前記機能切換リレーにより前記入出力系回路を前記被試験対象につながる信号線から切断して前記校正用信号経路側に接続させ、かつ、前記割込リレーをオンさせて前記割込用信号経路を前記校正用信号経路に接続させ、
この状態で前記ＤＣ計測手段により前記入出力系回路の直流系の計測を実行させることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記割込リレーと前記校正用信号経路との間にインピーダンス素子が接続されていることを特徴とする請求項１または２に記載の半導体試験装置。
【請求項４】
前記診断制御手段は、
前記ＤＣ計測手段により前記校正用信号経路を介した電流の出力および電圧の検出を行って当該校正用信号経路の線路抵抗を予め求める線路抵抗算出手段と、
求めた線路抵抗を記憶させる線路抵抗記憶手段と、
前記ＤＣ計測手段による前記校正用信号経路を介した直流系の計測時に計測結果から前記線路抵抗の影響を除去する線路抵抗補正手段と、
を備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体試験装置。
【請求項５】
前記ＤＣ計測手段の入出力端子を前記被試験対象につながる信号線に直接的に接続可能なＤＣ計測用信号経路と、
前記ＤＣ計測用信号経路と前記被試験対象につながる信号線との接続をオン／オフするＤＣ計測用リレーと、を備え、
前記診断制御手段は、
前記校正用信号経路を介さずに前記ＤＣ計測用信号経路を介して前記入出力系回路の直流系の計測も実行可能であることを特徴とする請求項１〜４のいずれか１項に記載の半導体試験装置。
【請求項６】
前記ＤＣ計測手段の計測用端子を前記割込用信号経路側または前記ＤＣ計測用信号経路側に切換可能な切換スイッチを備えたことを特徴とする請求項５記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、被試験対象との間で信号の授受を行って被試験対象の良否判定等を行う半導体試験装置に関する。
【背景技術】
【０００２】
以前より、半導体ウエハ上の集積回路、あるいは、パッケージングされた半導体集積回路に対して種々の動作試験を行って良否判定等を行う半導体試験装置としてのＩＣテスタが知られている。
【０００３】
ＩＣテスタは、一般に、図１１に示すように、被試験対象の集積回路（以下、ＤＵＴ：Device under Testと記す）２００に接続される多数の信号線Ｌ１１〜Ｌ１Ｎと、ＤＵＴ２００に種々の信号を出力する複数のドライバ回路４１〜４Ｎと、ＤＵＴ２００からの応答信号の検出を行う複数のコンパレータ回路５１〜５Ｍと、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの動作タイミングの校正を行うタイミング校正装置３と、ＤＵＴ２００の直流系の信号印加および計測等を行うＤＣ計測ユニット９と、タイミング校正装置３をドライバ回路４１〜４Ｎおよびコンパレータ回路５１〜５Ｍのいずれか１個の入出力端子に接続するためのリレートーナメント２と、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの入出力端子を信号線Ｌ１１〜Ｌ１Ｎ側に切り換える複数の出力リレー８と、信号線Ｌ１１〜Ｌ１Ｎの接続をリレートーナメント２側に切り換える複数の校正系リレー１と、信号線Ｌ１１〜Ｌ１Ｎの接続をＤＣ計測ユニット９側に切り換える複数のフォースリレー６や複数のセンスリレー７等を備える。
【０００４】
また、一般的なＩＣテスタでは、上記構成のうち信号線Ｌ１１〜Ｌ１Ｎ、ドライバ回路４１〜４Ｎ、コンパレータ回路５１〜５Ｍを、それぞれ多数設けることにより、各信号線Ｌ１１〜Ｌ１Ｎを複数のＤＵＴ２００の多数の入出力端子や電源端子に接続して、複数のＤＵＴ２００を同時に試験することを可能としている。
【０００５】
タイミング校正装置３は、各ドライバ回路４１〜４Ｎや各コンパレータ回路５１〜５Ｍとリレートーナメント２を介して個々に信号の送受信を行い、各ドライバ回路４１〜４Ｎの出力タイミングや各コンパレータ回路５１〜５Ｍのラッチタイミングの校正処理を行う。
【０００６】
リレートーナメント２は、複数のドライバ回路４１〜４Ｎおよび複数のコンパレータ回路５１〜５Ｍのうちいずれか１つを選択的にタイミング校正装置３と接続可能とするもので、全ての信号経路において同数のリレーが介在するようにトーナメント戦の対戦ラインの形態で信号経路が設けられ、経路上の各段にリレーが設けられたものである。
【０００７】
また、従来のＩＣテスタでは、ＤＣ計測ユニット９をＤＵＴ２００のＤＣ計測に使用するのみでなく、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５ＭのＤＣ計測に使用して、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍに異常がないか自己診断する機能を備えるものもあった（例えば特許文献１）。
【特許文献１】特開２００２−９０４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＩＣテスタによる自己診断機能は次のように実行されるのが通常である。すなわち、図１２に示すように、あるドライバ回路４１の診断を行うときには、このドライバ回路４１に対応する出力リレー８、フォースリレー６、および、センスリレー７をオンさせて、そのセンス線Ｌｓとフォース線ＬｆとをＤＵＴ２００につながる信号線Ｌ１１を介してドライバ回路４１の出力端子に接続する。そして、このドライバ回路４１を所定の動作状態に設定して電圧を計測したり、フォース線Ｌｆに電流を流しつつ電圧を計測するなどして、ドライバ回路４１の出力電圧、インピーダンス、リーク電流等を確認し、異常がないか診断する。
【０００９】
また、図１３に示すように、あるコンパレータ回路５Ｍの診断を行うときには、このコンパレータ回路５Ｍに対応する出力リレー８、フォースリレー６、および、センスリレー７をオンさせて、ＤＣ計測ユニット９のセンス線Ｌｓとフォース線ＬｆとをＤＵＴ２００につながる信号線Ｌ１Ｎを介してコンパレータ回路５Ｍの入力端子に接続する。そして、このコンパレータ回路５Ｍを所定状態に設定して種々の電圧を印加したり、フォース線Ｌｆに電流を流しつつ電圧を計測するなどして、コンパレータ回路５Ｍの動作、インピーダンス、リーク電流等を確認し、異常がないか診断する。
【００１０】
しかしながら、上記従来の自己診断機能では、ＤＣ計測ユニット９が信号線Ｌ１１〜Ｌ１Ｎを介して診断対象のドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍに接続する必要があるため、ＩＣテスタにＤＵＴ２００を取り付けたままでは自己診断処理を行えないという問題があった。ＤＵＴ２００を接続させたまま上記の診断処理を行ったのでは、フォース線Ｌｆから印加される電圧や電流がＤＵＴ２００にも出力され、これら電圧や電流によりＤＵＴ２００が破壊される恐れがあったり、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの正確な計測値が得られないことが考えられた。
【００１１】
また、ＩＣテスタの自己診断は、ＤＵＴ２００の試験途中に行う必要性がしばしば生じる。例えば、ＤＵＴ２００の試験中に歩留まりが急に低下してＩＣテスタの故障が疑われる場合などである。この場合、自己診断を行うためにＩＣテスタからＤＵＴ２００を取り外す必要があると、例えば、ウエハ上の集積回路を試験している場合には、ウエハ上の多数の端子に信号線を接続させるプローバと呼ばれる装置を操作してウエハとの接続を切り離すなど、大変煩雑で時間のかかる工程が必要となった。
【００１２】
他方、複数の信号線Ｌ１１〜Ｌ１Ｎの各々に（フォースリレー６やセンスリレー７が接続される結節点よりＤＵＴ２００側に）リレーを設け、自己診断時にこのリレーをオフさせて、信号線Ｌ１１〜Ｌ１ＮからＤＵＴ２００を切り離せるようにすることで、ＩＣテスタからＤＵＴ２００を取り外すことなく自己診断処理を実行できるとも考えられた。しかしながら、この場合、多数の信号線Ｌ１１〜Ｌ１Ｎの各々に１個ずつリレーを設ける必要が生じ、信号線Ｌ１１〜Ｌ１Ｎは膨大な数（例えば数百本から数千本）あることから、基板面積や部品コストが大幅に増大するという問題があった。
【００１３】
この発明の目的は、基板面積や部品コストを大幅に増大させることなく、試験装置にＤＵＴを接続させたまま自己診断機能を実現することのできる半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、請求項１記載の発明は、
被試験対象へ信号の出力または被試験対象から信号の入力を行う複数の入出力系回路と、
該複数の入出力系回路の入出力端子にそれぞれ接続可能な校正用信号経路を有し、該校正用信号経路を介した信号の送受信により前記複数の入出力系回路の動作タイミングの校正を行うタイミング校正手段と、
前記入出力系回路の入出力端子を前記被試験対象につながる信号線側と前記校正用信号経路側とに切換え可能な複数の機能切換リレーと、
直流系の計測を行うＤＣ計測手段と、
を備えた半導体試験装置において、
前記ＤＣ計測手段を前記校正用信号経路の途中に接続可能な割込用信号経路と、
該割込用信号経路と前記校正用信号経路との接続をオン／オフする割込リレーとを備えたことを特徴としている。
【００１５】
請求項２記載の発明は、さらに、
前記入出力系回路の直流系の計測を行って当該入出力系回路の異常診断を行う診断制御手段を備え、
前記診断制御手段は、
前記機能切換リレーにより前記入出力系回路を前記被試験対象につながる信号線から切断して前記校正用信号経路側に接続させ、かつ、前記割込リレーをオンさせて前記割込用信号経路を前記校正用信号経路に接続させ、
この状態で前記ＤＣ計測手段により前記入出力系回路の直流系の計測を実行させることを特徴としている。
【００１６】
請求項３記載の発明は、さらに、前記割込リレーと前記校正用信号経路との間にインピーダンス素子が接続されていることを特徴としている。
【００１７】
請求項４記載の発明は、さらに、前記診断制御手段は、
前記ＤＣ計測手段により前記校正用信号経路を介した電流の出力および電圧の検出を行って当該校正用信号経路の線路抵抗を予め求める線路抵抗算出手段と、
求めた線路抵抗を記憶させる線路抵抗記憶手段と、
前記ＤＣ計測手段による前記校正用信号経路を介した直流系の計測時に計測結果から前記線路抵抗の影響を除去する線路抵抗補正手段と、
を備えていることを特徴としている。
【００１８】
請求項５記載の発明は、さらに、前記ＤＣ計測手段の入出力端子を前記被試験対象につながる信号線に直接的に接続可能なＤＣ計測用信号経路と、
前記ＤＣ計測用信号経路と前記被試験対象につながる信号線との接続をオン／オフするＤＣ計測用リレーと、を備え、
前記診断制御手段は、
前記校正用信号経路を介さずに前記ＤＣ計測用信号経路を介して前記入出力系回路の直流系の計測も実行可能であることを特徴としている。
【００１９】
請求項６記載の発明は、さらに、前記ＤＣ計測手段の計測用端子を前記割込用信号経路側または前記ＤＣ計測用信号経路側に切換可能な切換スイッチを備えたことを特徴としている。
【発明の効果】
【００２０】
上記発明によれば、ＤＣ計測手段による割込用信号経路を介した入出力系回路の測定によって、半導体試験装置から被試験対象を切り離さずに、入出力系回路の異常診断を実行できるという効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて説明する。
［第１実施形態］
図１は、本発明の第１実施形態のＩＣテスタにおけるピンエレクトロニクス部の主要部を示す構成図、図２は、ＩＣテスタのコントローラとピンエレクトロニクス部の接続構成を示したブロック図である。
【００２２】
本実施の形態である半導体試験装置としてのＩＣテスタは、主に、ＩＣ試験の統括的な制御や各部への電源供給等を行うメインフレームと、ピンエレクトロニクス部９０を内蔵しＤＵＴ（被試験対象デバイス）２００と信号の送受信を行うテストヘッド等から構成される。
【００２３】
メインフレームは、その全体の構成は省略するが、装置の統括的な制御を行うＴＳＣ（Test Sequence Controller）１００を備え、このＴＳＣ１００がインターフェース４０を介してピンエレクトロニクス部９０にコマンドを送信することで、ピンエレクトロニクス部９０にてコマンドに応じた動作が行われるようになっている。ＴＳＣ１００は、内部にＣＰＵ（中央演算処理装置）、ＲＡＭ（Random Access Memory）、制御プログラムや制御データを格納した記憶装置等を備えたコンピュータである。
【００２４】
テストヘッドは、主に複数のピンエレクトロニクス部９０を内蔵して構成され、ＤＵＴ２００に対する種々の試験動作を実行するものである。テストヘッドとメインフレームは例えばケーブルを介して接続され、各種コマンドや制御データの送受信ならびに各種電源電圧の供給等が行われるようになっている。
【００２５】
図１に示すように、ピンエレクトロニクス部９０は、ＤＵＴ２００の複数の端子にそれぞれ接続される複数の信号線Ｌ１１〜Ｌ１Ｎと、ＤＵＴ２００に信号を出力する入出力系回路としての複数のドライバ回路４１〜４Ｎと、ＤＵＴ２００から出力された信号の検出を行う入出力系回路としてのコンパレータ回路５１〜５Ｍと、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの入出力端子と信号線Ｌ１１〜Ｌ１Ｎとの接続をオン／オフする出力リレー８１〜８Ｎと、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの動作タイミングを校正するタイミング校正装置３と、タイミング校正装置３とドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍとを一対一で接続可能なリレートーナメント２と、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの入出力端子をリレートーナメント２側に接続可能な校正系リレー１とを備えている。これらのうち、複数の出力リレー８と複数の校正系リレー１により機能切換リレーが構成される。
【００２６】
また、ピンエレクトロニクス部９０には、ＤＵＴ２００の直流系の計測を行うＤＣ計測ユニット９と、ＤＣ計測ユニット９のフォース線Ｌｆ０およびセンス線Ｌｓ１を信号線Ｌ１１〜Ｌ１Ｎに接続可能な複数のフォースリレー６および複数のセンスリレー７と、ＤＣ計測ユニット９のもう一方のフォース線Ｌｆ１およびセンス線Ｌｓ１をリレートーナメント２の経路途中に接続可能な割込リレー１０と、この割込リレー１０とリレートーナメント２の経路との間に直列接続されるインピーダンス素子１１と、各リレーのオン・オフ制御を行うリレー制御回路２０等を備えている。これらの内、上記のフォース線Ｌｆ１およびセンス線Ｌｓ１により割込用信号経路が構成され、上記複数のフォースリレー６および複数のセンスリレー７によりＤＣ計測用リレーが構成されている。
【００２７】
なお、ピンエレクトロニクス部９０には、その他、タイミング発生器やパターンメモリなど種々の回路構成が備わるが、これらについては図示を省略している。また、上記の各種リレーは、機械接点を有するリードリレーや半導体リレーなどのほか、接続・非接続の状態を作り出せるスイッチ機能があれば、種々の部品を適用することができる。
【００２８】
信号線Ｌ１１〜Ｌ１Ｎは、図１では省略しているが、複数のＤＵＴ２００の各端子に接続されるように多数（例えば数百本〜数千本）設けられている。校正系リレー１、フォースリレー６、センスリレー７、および、出力リレー８も、各信号線Ｌ１１〜Ｌ１Ｎに対応させて多数設けられ、また、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍも各信号線Ｌ１１〜Ｌ１Ｎに対応させて多数設けられている。
【００２９】
なお、ドライバ回路４１〜４Ｎとコンパレータ回路５１〜５Ｍは、１本の信号線Ｌ１Ｘに両方が形成されている形態と、１本の信号線Ｌ１Ｘにいずれか一方のみが形成されている形態がある。また、１枚のピンエレクトロニクス部９０において、ドライバ回路４１〜４Ｎのみが形成され、コンパレータ回路５１〜５Ｍが形成されていない形態や、その逆の形態の場合もある。
【００３０】
リレートーナメント２は、トーナメント戦の対戦ラインのような形態で信号経路が形成され、その信号経路の各段にリレーを介在させてなるもので、各段のリレーを１つずつオンさせることで、複数の校正系リレー１のいずれか１個につながる信号経路が導通可能になっている。
【００３１】
タイミング校正装置３は、リレートーナメント２を介して１個のドライバ回路４Ｘやコンパレータ回路５Ｘと接続され、これらドライバ回路４Ｘやコンパレータ回路５Ｘと信号の送受信を行って、各ドライバ回路４１〜４Ｎや各コンパレータ回路５１〜５Ｍの動作タイミングのズレを検出しその校正を行うものである。コンパレータ回路５１〜５Ｍは、入力信号の電圧を上限側のしきい値と下限側のしきい値とで比較する機能のほか、入力信号をラッチする機能も有しており、上記の動作タイミングとして入力信号のラッチタイミングの校正が行われる。
【００３２】
ＤＣ計測ユニット９は、電圧の出力や電流出力を行うフォース端子と、電圧の検出を行うセンス端子とを有し、フォース端子につながるフォース線Ｌｆ０，Ｌｆ１とセンス端子につながるセンス線Ｌｓ０，Ｌｓ１とを介して直流系の計測を行うようになっている。ＤＣ計測ユニット９は、ＤＵＴ２００に対する直流系の計測のほか、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍに対しても直流系の計測を行って異常がないか自己診断することが可能になっている。
【００３３】
また、ＤＣ計測ユニット９には、ＣＰＵ、ＲＡＭ、制御プログラムや制御データを格納した不揮発性メモリが内蔵され、これらによって所定のプログラム処理を実行することが可能にされている。このＤＣ計測ユニット９におけるＣＰＵのプログラム処理により、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの異常診断を行う診断制御手段が実現される。
【００３４】
インピーダンス素子１１は、信号線の線路インピーダンスと比較して高周波信号に対して十分に高いインピーダンスを有し、低周波信号に対して低いインピーダンスを有するものであり、例えば、フェライトビーズなどを適用することができる。その他、インダクタンス成分を有する種々の素子を用いることができる。また、ＤＣ計測ユニット９により電流出力や電流計測が行われないような場合には、比較的大きな抵抗成分を有する素子を用いることもできる。
【００３５】
このようなインピーダンス素子１１を介在させることで、タイミング校正処理の際にリレートーナメント２を介して送受信される高速な信号に対して割込リレー１０やそれよりＤＣ計測ユニット９側の影響を無視できるレベルに小さくすることができる。
【００３６】
リレー制御回路２０は、ＤＣ計測ユニット９やタイミング校正装置３から制御コマンドや制御データを受けて指定のリレーをオン・オフ動作させるものである。
【００３７】
図２に示すように、上記のＤＣ計測ユニット９、タイミング校正装置３、リレー制御回路２０はバス接続されて互いに制御コマンドや制御データをやり取りできるようになっている。また、このバスにはインターフェース４０を介してメインフレーム側のＴＳＣ１００も接続され各種の制御コマンドや制御データが送受信できるようになっている。
【００３８】
次に、上記構成のＩＣテスタにおける自己診断処理の動作について説明する。
図３には、自己診断処理においてドライバ回路の計測状態を表わした説明図を、図４には、自己診断処理においてコンパレータ回路の計測状態を表わした説明図を示す。
【００３９】
自己診断処理は、特に制限されないが、例えば、オペレータが外部コンピュータからＴＳＣ１００に制御コマンドを送信し、これに基づきＴＳＣ１００がＤＣ計測ユニット９に自己診断処理の開始コマンドを送信することで開始される。この際、ＤＵＴ２００が切り離されていない場合には校正用経路を介した自己診断処理が実行され、ＤＵＴ２００が切り離されている場合にはＤＣ計測用の経路を介した自己診断処理が実行されるようにしてもよい。また、何れの経路を用いた自己診断を行うかオペレータにより選択できるようにしてもよい。ここでは、校正用経路を介した自己診断処理について説明する。
【００４０】
自己診断処理が開始されると、ＤＣ計測ユニット９は、内部のソフトウェア処理により、複数のドライバ回路４１〜４Ｎと複数のコンパレータ回路５１〜５Ｍに対して１個ずつ異常がないか診断処理を実行する。
【００４１】
図３に示すように、１個のドライバ回路４１について診断処理を実行する場合には、まず、リレー制御回路２０にコマンドを送信して、全ての出力リレー８をオフ、該当のドライバ回路４１に対応する校正系リレー１をオン、リレートーナメント２のうち該当のドライバ回路４１につながる経路のリレーをオン、リレートーナメント２の初段のリレーをオフ、ならびに、割込リレー１０をオンさせる。このようなリレーの切り換えにより、校正用経路を介して該当のドライバ回路４１の出力端子がＤＣ計測ユニット９のセンス線Ｌｓ１とフォース線Ｌｆ１に接続される。
【００４２】
次いで、この状態で、該当のドライバ回路４１から設定電圧を出力させてセンス線Ｌｓ１により電圧を測定したり、フォース線Ｌｆ１に所定電流を流しながらセンス線Ｌｓ１で電圧を検出したりすることで、該当のドライバ回路４１の出力電圧、出力インピーダンス、リーク電流などに異常がないか確認する。そして、このような処理を全てのドライバ回路４１〜４Ｎに対して実行する。
【００４３】
また、図４に示すように、１個またはドライバ回路４Ｎと対にされたコンパレータ回路５Ｍについて診断処理を実行する場合には、同様のリレーの切り替えを行って、該当のコンパレータ回路５Ｍの入力端子に校正用経路を介してＤＣ計測ユニット９のセンス線Ｌｓ１とフォース線Ｌｆ１とが接続されるようにする。
【００４４】
そして、この状態で、コンパレータ回路５Ｍの上限側の閾値や下限側の閾値を所定の値に設定し、かつ、フォース線Ｌｆ１から種々の電圧を出力してコンパレータ回路５Ｍの出力を確認したり、所定電圧を印加したときのフォース線Ｌｆ１の電流を計測したりすることで、コンパレータ回路５Ｍの動作、入力インピーダンス、リーク電流などに異常がないか確認する。そして、このような処理を全てのコンパレータ回路５１〜５Ｍに対して実行する。
【００４５】
全てのドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍに対して診断処理が完了したら、その結果データをＴＳＣ１００に送信するなどしてこの自己診断処理を終了する。このような自己診断処理により、ＩＣテスタにＤＵＴ２００が取り付けられたままで、内部回路に異常がないか自己診断を行うことが可能となる。
【００４６】
なお、上記の校正用経路を介したＤＣ計測では、センス線Ｌｓ１がリレートーナメント２の前段でフォース線Ｌｆ１と結線されているため、フォース線Ｌｆ１から電流が流れている状態で電圧を計測した場合、リレートーナメント２を含む校正用経路の抵抗分だけ電圧値に狂いが生じる。そこで、この実施形態のＩＣテスタでは、上記のような診断処理の実行以前に、校正用経路の各抵抗値を求めて記憶装置に記憶させておき、診断処理で電圧計測を行った際に、この線路抵抗の影響を排除すべく電圧の計測値を補正する処理が行われるようになっている。このような処理は、例えば、ＤＣ計測ユニット９のソフトウェア処理により実行され、このソフトウェアにより線路抵抗算出手段、線路抵抗記憶手段、線路抵抗補正手段が構成される。補正処理については電流値×線路抵抗を電圧計測値から加減算するだけなので詳細は省略する。
【００４７】
図５には、ＤＣ計測ユニット９のＣＰＵにより実行される初期設定処理のフローチャートの一例を示す。
【００４８】
上記の校正用経路の各抵抗値の計測は、例えば、図５の初期設定処理により実現される。この初期設定処理は、例えば、ＩＣテスタの所定のメンテナンス時に実行されるようにしたり、工場出荷時に実行されるようにしたり、あるいは、自己診断処理の直前に実行されるようにしてもよい。この初期設定処理では、まず、リレートーナメント２の所定のリレーをオンさせて一つの校正用経路を導通させ（ステップＳ１）、次いで、この校正用経路に接続されたドライバ回路４Ｘやコンパレータ回路５Ｘを所定状態に設定する（ステップＳ２）。そして、フォース線Ｌｆ１から所定電流を出力してセンス線Ｌｓ１で電圧検出し（ステップＳ３，Ｓ４）、次に、フォース線Ｌｆ１の電流を停止してセンス線Ｌｓ１で電圧検出を行う（ステップＳ５，Ｓ６）。そして、これらの検出電圧の差分からこの校正用経路の抵抗値を求め、それを補正データとして記憶させる（ステップＳ７，Ｓ８）。そして、ステップＳ９の分岐処理により、これをリレートーナメント２の全経路について繰り返し行う。
【００４９】
このような初期設定処理により、校正用経路の各抵抗値が予め求められて、さらに記憶され、自己診断処理の際にこれを使用して、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの入出力端子の電圧測定値を補正により正確な値にすることが可能となる。
【００５０】
次に、この実施形態のＩＣテスタにおける追加機能として、自己診断処理で故障が確認された場合に、その故障部位を特定する故障部位特定処理について説明する。
図６と図７には、故障部位特定処理における第１計測状態と第２計測状態を表わした説明図を示す。
【００５１】
故障部位特定処理は、あるドライバ回路４Ｘやコンパレータ回路５Ｘに異常があると判断された場合に、故障部位がその回路周辺にあるのか、校正用経路側にあるのか、信号線Ｌ１１〜Ｌ１ＮやＤＣ計測用経路側にあるのか、切り分けを行う処理である。この故障部位特定処理は、ＤＣ計測ユニット９のＣＰＵによるソフトウェア処理により実行させたり、ＴＳＣ１００を介したオペレータ操作により実行させるように構成することができるが、この故障部位特定処理を実行する際には、ＤＵＴ２００を切り離した状態にする必要がある。次に、図６の一番上のドライバ回路４１に異常があると判断された場合の処理について説明する。
【００５２】
ドライバ回路４１に異常があると判断されたら、図６に示すように、このドライバ回路４１に対応する出力リレー８およびセンスリレー７をオンさせて、ＤＣ計測用経路側のセンス線Ｌｓ０をドライバ回路４１の出力端子に接続する。そして、ドライバ回路４１に設定値の電圧出力を行わせ、この電圧を測定する。次に、図７に示すように、先の出力リレー８やセンスリレー７をオフさせるとともに、このドライバ回路４１に対応する校正系リレー１、リレートーナメント２のリレーおよび割込リレー１０をオンさせて校正用経路に割り込むセンス線Ｌｓ１をリレートーナメント２を介してドライバ回路４１の出力端子に接続する。そして、ドライバ回路４１の設定値の電圧出力を行わせ、この電圧を測定する。
【００５３】
その結果、ドライバ回路４１の設定値とＤＣ計測用経路を介した計測で得た計測データＡが一致し、ドライバ回路４１の設定値と校正用経路を介した計測で得た計測データＢ（線路抵抗の補正済みのデータ）が不一致の場合には、校正用経路のリレーやその線路自体に故障部位があると判定する。また、その逆であれば、ＤＣ計測用経路のリレーやその線路自体に故障部位があると判定する。また、ドライバ回路４１の設定値と両計測データＡ，Ｂが不一致で、かつ、両計測データＡ，Ｂが一致している場合には、このドライバ回路４１やその設定回路に故障部位があると判定する。
【００５４】
そして、このような判定データがＴＳＣ１００側に送られてオペレータに出力されるようになっている。このような異常部位特定処理により、自己診断処理等で異常が確認された場合に、異常の発生部位を小さい範囲で切り分けることができるので、故障修理等で実際の異常部位を特定していく際に大変参考にすることができる。
【００５５】
以上のように、この実施形態のＩＣテスタによれば、割込リレー１０と校正用経路を介したドライバ回路４１〜４Ｎやコンパレータ回路５１〜５ＭのＤＣ計測により、ＩＣテスタからＤＵＴ２００を切り離すことなく、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍに異常がないか自己診断することができる。従って、例えば、ＤＵＴ２００の試験途中に急に歩留まりが低下してＩＣテスタの故障が疑われる場合でも、ＤＵＴ２００をＩＣテスタから取り外すといった煩雑で時間のかかる工程を行わずに、ＩＣテスタの自己診断処理を行ってＩＣテスタ側の故障なのかＤＵＴ２００側の異常なのか確認することが可能となる。また、このために追加される部品は割込リレー１０やインピーダンス素子１１等であり、また、ＤＣ計測ユニット９のチャンネルを１つ増設するだけなので、回路基板や部品コストを大幅に増大させることがない。
【００５６】
また、校正用経路の抵抗を予め計測しておき、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５ＭのＤＣ計測を行う場合に、校正用経路の抵抗分の補正を行うようになっているので、複数のリレーが介在された校正用経路を介したＤＣ計測であっても比較的正確な測定値を求めることが可能である。
【００５７】
また、割込リレー１０とリレートーナメント２の間にインピーダンス素子１１を設けているので、タイミング校正装置３による校正処理の際に、割込リレー１０からＤＣ計測ユニット９側の影響を無視できるレベルに小さくすることができる。
【００５８】
［第２実施形態］
図８は、第２実施形態のＩＣテスタにおけるピンエレクトロニクス９０Ｂの主要部を示した構成図である。
【００５９】
第２実施形態は、ＤＣ計測ユニット９のフォース線やセンス線をリレートーナメント２の途中に割り込ませるのに、その割込位置を、第１実施形態ではリレートーナメント２の１段目にしているのに対して、リレートーナメント２の中段に設定したものである。
【００６０】
リレートーナメント２は初段から一段ずつ後段にずれるごとに信号経路が倍々に増えていくため、この実施形態では、リレートーナメント２に割り込ませるセンス線Ｌｓ１〜Ｌｓｎ、ならびに、フォース線Ｌｆ１〜Ｌｆｎを、それに対応してｎ本ずつ設けている。また、これらｎ本分のセンス線Ｌｓ１〜Ｌｓｎやフォース線Ｌｆ１〜Ｌｆｎに対応させて、ＤＣ計測ユニット９もｎチャンネル分設け、それぞれが並列的にＤＣ計測を実行可能なように構成されている。さらに、これらｎチャンネルのセンス線Ｌｓ１〜Ｌｓｎやフォース線Ｌｆ１〜Ｌｆｎに対応させて、割込リレー１０やインピーダンス素子１１もｎ個ずつ形成している。
【００６１】
このような構成によれば、ＤＣ計測ユニット９や割込リレー１０等をｎチャンネル分設ける分、回路規模や部品コストが大きくなるものの、ＤＣ計測ユニット９を並列動作させることで、複数のドライバ回路４１〜４Ｎや複数のコンパレータ回路５１〜５ＭのＤＣ計測をｎ個ずつ同時に行うことができるので、それにより、自己診断処理を比較的短時間で遂行できるという効果が得られる。
【００６２】
なお、フォース線Ｌｆ１〜Ｌｆｎやセンス線Ｌｓ１〜Ｌｓｎの割込位置をリレートーナメント２の前段側とすれば、部品点数を少なくできる一方、自己診断処理にかかる時間が長くなる。また、上記割込位置をリレートーナメント２の後段側とすることで、部品点数が多くなる一方、自己診断処理に掛かる時間を短くすることができる。そのため、両方の利点と欠点を考慮して上記の割込位置を適宜決定するとよい。
【００６３】
［第３実施形態］
図９は、第３実施形態のＩＣテスタにおけるピンエレクトロニクス９０Ｃの主要部を示した構成図である。
【００６４】
第３実施形態は、ＤＣ計測ユニット９の１チャンネル分の入出力線に切換スイッチ１３を設け、この１チャンネルの入出力を校正用経路側のフォース線Ｌｆ１およびセンス線Ｌｓ１と、信号線Ｌ１１〜Ｌ１Ｎに直接的に接続させるフォース線Ｌｆ０およびセンス線Ｌｓ０とで切り換え可能にしたものである。
【００６５】
このような構成によれば、ＤＣ計測ユニット９のチャンネル数を増やすことなく、両方の経路で自己診断処理時のＤＣ計測を行うことが可能となる、回路規模や部品コストの低減を図ることができる。なお、切換スイッチ１３は、ＤＣ計測ユニット９内に設けるようにしてもよい。
【００６６】
［第４実施形態］
図１０は、第４実施形態のＩＣテスタにおけるピンエレクトロニクス９０Ｄの主要部を示した構成図である。
【００６７】
第４実施形態の構成は、校正用経路に割り込ませる信号線をフォース線Ｌｆ１のみとし、これに対応するセンス線Ｌｓ１を専用の信号線を形成して各ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの入出力端子に接続させたものである。
【００６８】
センス線Ｌｓ１の専用の信号線は、例えば図１０に示すように、リレートーナメント２と同様の線路状に形成し、センス線Ｌｓ１がいずれかの一つの経路で導通されるように、リレートーナメント２と同様の形態で複数のセンスリレー７ａを設けるようにしてもよい。
【００６９】
また、この専用の信号線の先端側には、インピーダンス素子１１ａを直列に挿入し、タイミング校正処理の際にこの信号線やセンスリレー７ａが悪影響を及ぼさないように構成するとよい。インピーダンス素子１１ａには、前述のインピーダンス素子１１と同様のものを適用することができるし、また、センス線Ｌｓ１には電流は殆んど流れないため高い抵抗成分を有するものを用いることもできる。
【００７０】
このような構成によれば、新たに追加するリレーの数が増大するという課題があるものの、ドライバ回路４１〜４Ｎやコンパレータ回路５１〜５Ｍの入出力端子の電圧を、リレートーナメント２の線路抵抗の影響なく、センス線Ｌｓ１を介して直接的に計測することができるという効果が得られる。
【００７１】
なお、本発明は、上記第１〜第４の実施形態に限られるものでなく、様々な変更が可能である。例えば、上記実施形態では、ＤＣ計測ユニット９のＣＰＵがソフトウェア処理により異常診断処理を実行する例を示したが、例えば、ＴＳＣ１００側のソフトウェア処理により異常診断処理を実行させたり、その他、別の制御装置により異常診断処理を実行させるようにしてもよい。また、異常診断を行う入出力系回路としてドライバ回路４１〜４Ｎとコンパレータ回路５１〜５Ｍとを示しているが、その他、ＤＵＴと信号の授受を行う回路であればそれらを含めるようにしてもよい。
【００７２】
また、校正用経路としてリレートーナメント２を例示しているが、例えば、マトリクスリレーを用いるなど校正用経路の形態は特に制限されるものではない。また、フォース線と割込リレーとの間にリレーを設けてセンス線のみを校正用経路に接続可能な構成としてもよい。その他、実施の形態で示した細部等は発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１実施形態のＩＣテスタにおけるピンエレクトロニクス部の主要部を示す構成図である。
【図２】ＩＣテスタのコントローラとピンエレクトロニクス部の接続構成を示したブロック図である。
【図３】ドライバ回路の異常診断を実行している状態を示す説明図である。
【図４】コンパレータ回路の異常診断を実行している状態を示す説明図である。
【図５】ＤＣ計測ユニットのＣＰＵにより実行される初期設定処理の一例を示すフローチャートである。
【図６】故障部位特定処理における第１計測状態を示す説明図である。
【図７】故障部位特定処理における第２計測状態を示す説明図である。
【図８】本発明の第２実施形態のピンエレクトロニクス部の主要部を示す構成図である。
【図９】本発明の第３実施形態のピンエレクトロニクス部の主要部を示す構成図である。
【図１０】本発明の第４実施形態のピンエレクトロニクス部の主要部を示す構成図である。
【図１１】従来のＩＣテスタにおけるピンエレクトロニクス部の主要部を示す構成図である。
【図１２】従来のＩＣテスタにおいてドライバ回路の異常診断を実行している状態を示す説明図である。
【図１３】従来のＩＣテスタにおいてコンパレータ回路の異常診断を実行している状態を示す説明図である。
【符号の説明】
【００７４】
１      校正系リレー
２      リレートーナメント
３      タイミング校正装置
４１〜４Ｎ  ドライバ回路
５１〜５Ｍ  コンパレータ回路
６      フォースリレー
７      センスリレー
８      出力リレー
９      ＤＣ計測ユニット
１０    割込リレー
１１    インピーダンス素子
１３    切換スイッチ
２０    リレー制御回路
４０    インターフェース
１００  ＴＳＣ
２００  ＤＵＴ
Ｌ１１〜Ｌ１Ｎ  ＤＵＴにつながる信号線
Ｌｓ０，Ｌｓ１  センス線
Ｌｆ０，Ｌｆ１  フォース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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