(57)【要約】【課題】大きな読み出し電圧を得ることができ、しかも強誘電体キャパシタのヒステリシス特性の変化にも影響を受け難い半導体記憶装置を提供する。【解決手段】センスアンプ回路４は、読み出し動作前に正の定電圧Ｖｐを与えられるノードＮＸと、読み出し動作前に負の定電圧Ｖｎを与えられるノードＮＹと、読み出し動作時にノードＮＸ及びＮＹと接続されるノードＮＺとを有する。トランジスタＱＮ１３は、ノードＮＸとビット線ＢＬとの間に接続されビット線ＢＬの電位が接地電位ＧＮＤよりも低くなった場合に導通する。トランジスタＱＰ１３は、ノードＮＹとビット線ＢＬとの間に接続されビット線ＢＬの電位が接地電位ＧＮＤよりも大きくなった場合に導通する。【選択図】図３
2008305469.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、
前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、
前記選択トランジスタの一端に接続されるビット線と、
前記ビット線の電圧を検知増幅するセンスアンプ回路と、
を備え、
前記センスアンプ回路は、
読み出し動作前に固定電位より大きい正の第１定電圧を与えられる第１ノードと、
読み出し動作前に前記固定電位より小さい負の第２定電圧を与えられる第２ノードと、
読み出し動作時に前記第１及び第２ノードと接続される第３ノードと、
前記第１ノードと前記ビット線との間に接続され前記ビット線の電位が前記固定電位よりも小さくなった場合に導通する第１トランジスタと、
前記第２ノードと前記ビット線との間に接続され前記ビット線の電位が前記固定電位よりも大きくなった場合に導通する第２トランジスタと、
前記第１ノードと前記固定電位との間に接続される第１キャパシタと、
前記第２ノードと前記固定電位との間に接続される第２キャパシタと
前記第３ノードの電位を参照電位と比較して増幅する差動増幅回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記第１トランジスタは、読み出し動作中にゲートに閾値電圧を印加され前記ビット線の電圧が前記固定電位よりも小さくなった場合に導通するｎ型ＭＯＳトランジスタであり、
前記第２トランジスタは、読み出し動作中にゲートに閾値電圧を印加され前記ビット線の電圧が前記固定電位よりも大きくなった場合に導通するｐ型ＭＯＳトランジスタである
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線の電位と前記固定電位とを差動増幅して出力信号を出力する差動増幅器を備え、
前記第１及び第２のトランジスタは、前記差動増幅器の出力信号に従って導通するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記差動増幅器は、前記ビット線の電位が前記固定電位よりも大きくなった場合に前記固定電位より大きい正の電圧の出力信号を出力する一方、前記ビット線の電位が前記固定電位よりも小さくなった場合に前記固定電位より小さい負の電圧の出力信号を出力するように構成され、
前記第１トランジスタは、前記出力信号が前記固定電位より小さい負の電圧を有する場合に導通するｐ型ＭＯＳトランジスタであり、
前記第２トランジスタは、前記出力信号が前記固定電位より大きい正の電圧を有する場合に導通するｎ型ＭＯＳトランジスタである
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記差動増幅器は、前記ビット線の電位が前記固定電位よりも大きくなった場合に前記固定電位より小さい負の電圧の出力信号を出力する一方、前記ビット線の電位が前記固定電位よりも小さくなった場合に前記固定電位より大きい正の電圧の出力信号を出力するように構成され、
前記第１トランジスタは、前記出力信号が前記固定電位より大きい正の電圧を有する場合に導通するｎ型ＭＯＳトランジスタであり、
前記第２トランジスタは、前記出力信号が前記固定電位より小さい負の電圧を有する場合に導通するｐ型ＭＯＳトランジスタである
ことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に強誘電体キャパシタとトランジスタにより構成されるメモリセルを備えた強誘電体メモリに関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。
【０００３】
従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタと選択トランジスタが直列接続して構成される。これを複数個格子状に配置して、メモリセルアレイを構成する。データ読み出し等を行う場合には、読み出し等を行いたいメモリセルのワード線（選択線）を立ち上げ、選択トランジスタがオンすることによりビット線にメモリセルを接続させる。そして、プレート線にプレート線電圧を印加することにより、強誘電体キャパシタの残留分極に応じてビット線に生じる電位の変化をセンスアンプで検知増幅して、データ読み出しを行う。
【０００４】
しかし、上記の構造の場合、ビット線の容量が増大することにより、強誘電体キャパシタの端子間に十分な電圧が印加されず、その結果残留分極情報が十分に読み出されず、読み出し信号量が小さいという問題がある（問題１）。また、温度変化、経年変化等により、強誘電体キャパシタのヒステリシス特性が変化すると、“０”データを保持するメモリセルと“１”データを保持するメモリセルのいずれにおいても読み出し電圧が変化し、センスアンプにおいて参照電圧の設定が困難になるという問題がある（問題２）。
【０００５】
これに対し、ビット線電位を０に維持して読み出し動作を行う方式を採用した強誘電体メモリが、特許文献１により提案されている。この方式の場合、強誘電体キャパシタの残留分極情報は全て読み出し可能であるので上記の問題１は解消されるが、問題２はやはり解消されない。
【０００６】
一方、プレート線電位を一端上げて電荷を読み出した後、再びプレート線電位を接地電位まで下げた状態においてセンス動作を行うようにした非特許文献２の方式は、“０”データを保持するメモリセルではビット線が必ず０Ｖとなり、そのため問題２は解消されるが、問題１は残る。
【特許文献１】特開２００２−１３３８５７号公報
【非特許文献２】Yeonbae Chung et al. “A 3.3-V、 4Mb nonvolatile ferroelectric RAM with selectively driven double pulsed plate read/write-back Scheme”、 IEEE journal of soli-state circuits、 Vol.35、No. 5、 PP/697-704、 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、大きな読み出し電圧を得ることができ、しかも強誘電体キャパシタのヒステリシス特性の変化にも影響を受け難い半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一の態様に係る半導体記憶装置は、強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、前記選択トランジスタの一端に接続されるビット線と、前記ビット線の電圧を検知増幅するセンスアンプ回路とを備え、前記センスアンプ回路は、読み出し動作前に接地電位より大きい正の第１定電圧を与えられる第１ノードと、読み出し動作前に接地電位より小さい負の第２定電圧を与えられる第２ノードと、読み出し動作時に前記第１及び第２ノードと接続される第３ノードと、前記第１ノードと前記ビット線との間に接続され前記ビット線の電位が接地電位よりも小さくなった場合に導通する第１トランジスタと、前記第２ノードと前記ビット線との間に接続され前記ビット線の電位が接地電位よりも大きくなった場合に導通する第２トランジスタと、前記第１ノードと接地電位との間に接続される第１キャパシタと、前記第２ノードと接地電位との間に接続される第２キャパシタと、前記第３ノードの電位を参照電位と比較して増幅する差動増幅回路と
を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、大きな読み出し電圧を得ることができ、しかも強誘電体キャパシタのヒステリシス特性の変化にも影響を受け難い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
図１は、第１の実施の形態による強誘電体メモリのブロック構成を示している。
【００１２】
メモリセルアレイ１は、強誘電体キャパシタＣと選択トランジスタＴとからなるメモリセルＭが配列されて構成される。メモリセルＭは、ワード線ＷＬ及びプレート線ＰＬとビット線ＢＬの各交差部に配置される。このメモリセルアレイ１のワード線ＷＬを選択駆動するのが、ロウデコーダ２であり、プレート線ＰＬを選択駆動するのがプレート線デコーダ３である。
【００１３】
メモリセルアレイ１は、１対の相補ビット線対ＢＬ、ＢＢＬについて示すと図２のように構成されている。ここでは、メモリセルＭｉ（ｉ＝０〜ｎ）が一つの選択トランジスタＴｉと一つの強誘電体キャパシタＣｉにより構成される１トランジスタ／１キャパシタ構成の例を示している。選択トランジスタＴｉの一端はビット線ＢＬ又はＢＢＬに接続され、ゲートはワード線ＷＬｉに接続される。強誘電体キャパシタＣｉの端子（プレート電極）はプレート線ＰＬｉに接続されている。
【００１４】
ワード線ＷＬｉを駆動するワード線駆動回路２３は、ロウデコーダ２に含まれる。プレート線ＰＬｉを駆動するプレート線駆動回路２４は、プレート線デコーダ３に含まれる。ビット線ＢＬ、ＢＢＬは、セルアレイ内部とセンスアンプ回路４の領域の間で、選択ゲート２２のＮＭＯＳトランジスタＱＮ６、ＱＮ７により分離されている。選択ゲート２２は、選択ゲート駆動回路２５からの選択信号によりオンオフ制御される。
【００１５】
選択ゲート２２の外のビット線ＢＬ、ＢＢＬにはビット線イコライズ回路２１、及びセンスアンプ回路４が設けられている。センスアンプ回路４の構成の詳細は後述する。
【００１６】
イコライズ回路２１は、ビット線ＢＬ、ＢＢＬ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ１０と、各ビット線ＢＬ、ＢＢＬに一端が接続されたプリチャージ用ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２を有する。これらのトランジスタのゲートは共通にイコライズ信号ＥＱＬにより制御される。
【００１７】
また、メモリセルから読み出された読み出し電圧と比較するための参照電位を発生させるダミーセルＤＣが設けられている。ダミーセルＤＣは、リセットトランジスタＱＮ１４と、選択トランジスタＱＮ１５、ＱＮ１６と、ダミーキャパシタＤＣＣとを備えている。
【００１８】
選択トランジスタＱＮ１５は、ビット線ＢＬとダミーキャパシタＤＣＣの一端との間に接続され、選択トランジスタＱＮ１６は、ビット線ＢＢＬとダミーキャパシタＤＣＣの一端との間に接続される。ダミーキャパシタＤＣＣの他端は、ダミープレート電位ＤＰＬを与えられている。
【００１９】
また、両選択トランジスタＱＮ１５、ＱＮ１６のゲートには、ダミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。また、リセットトランジスタＱＮ１４の一端はダミーキャパシタＤＣＣの一端に接続され、他端には基準電位ＶＤＣが与えられる。これにより、ダミーキャパシタＤＣＣの一端は、リセット信号ＤＲＳＴにより、基準電位ＶＤＣにリセットされる。
【００２０】
また、ビット線ＢＬ、ＢＢＬは、カラムゲート５を構成するＮＭＯＳトランジスタＱＮ４、ＱＮ５を介してデータ線ＤＱ、ＢＤＱに接続される。カラムゲート５は、カラムデコーダ６により制御される。読み出しデータは、データバッファ７を介してＩ／Ｏ端子に出力される。またＩ／Ｏ端子から入力される書き込みデータはデータバッファ７を介し、カラムゲート５により選択されたカラムのセンスアンプ回路４に転送されて、メモリセルアレイ１の選択メモリセルに書き込みがなされる。
【００２１】
メモリセルアレイ１の読み出し書き込みの制御を行う制御回路８は、ロウ系制御回路８−１、カラム系制御回路８−２及び、リード／ライト制御回路８−３を有する。
【００２２】
ロウ系制御回路８−１は、ロウアドレスを取り込んで、ロウデコーダ２やプレート線デコーダ３を制御する。カラム系制御回路８−２は、カラムアドレスを取り込んでカラムデコーダ６を制御する。リード／ライト制御回路８−３は、ビット線イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ、ＢＳＡＮ等を発生する。
【００２３】
また、外部電源電圧Ｖｅｘｔが供給されて、内部電源電圧Ｖｉｎｔを発生する内部電源回路９も設けられている。この内部電源回路９は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
【００２４】
続いて、センスアンプ回路４の構成の詳細を、図３を参照して説明する。
【００２５】
センスアンプ回路４は、図３に示すように、ＮＭＯＳトランジスタＱＮ１及びＱＮ２からなるＮＭＯＳフリップフロップ、並びにＰＭＯＳトランジスタＱＰ１及びＱＰ２からなるＰＭＯＳフリップフロップとからなる差動増幅器４−１を備えている。ＮＭＯＳフロップフリップ、ＰＭＯＳフリップフロップは、それぞれセンスアンプイネーブル信号ＢＳＡＮ、ＳＡＰで動作が制御される。
【００２６】
ＰＭＯＳフリップフロップを構成するｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２は、ビット線対ＢＬ、ＢＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対ＢＢＬ、ＢＬに接続され、フリップフロップ回路を構成している。また、ＮＭＯＳフリップフロップを構成するｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２は、ビット線対ＢＬ、ＢＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対ＢＢＬ、ＢＬに接続されている。
【００２７】
センスアンプ回路４は更に、図３に示すように、ビット線ＢＬと差動増幅器４−１との間に、ビット線制御回路４−２を備えており、また、ビット線ＢＢＬと差動増幅器４−１との間に、ビット線制御回路４−３を備えている。
【００２８】
ビット線制御回路４−２は、ビット線ＢＬに接続されるメモリセルＭからデータ読み出しが行われる場合において、ビット線ＢＬの電位を接地電位ＧＮＤに固定するよう制御を行う。また、ビット線制御回路４−２はノードＮＸ、ＮＹを有している。上述のビット線ＢＬの電位の制御により、ノードＮＸ、ＮＹの電位は変化する。ノードＮＹの電位は、メモリセルＭのデータによって異なる。従って、このノードＮＸ、ＮＹがノードＮＺと接続され、ノードＮＺの電位を検出することにより、メモリセルＭの保持データが“１”であるのか“０”であるのかを判定することができる。
【００２９】
ビット線制御回路４−２とビット線制御回路４−３とは、同一の構成を有している。図３に示すように、ビット線制御回路４−２は、ｎ型ＭＯＳトランジスタＱＮ１３〜ＱＮ１５、ｐ型ＭＯＳトランジスタＱＰ１３〜ＱＰ１５、並びにキャパシタＣｐ及びＣｎから構成されている。ビット線制御回路４−３中の構成要素である、ｎ型ＭＯＳトランジスタＱＮ１３´〜ＱＮ１５´、ｐ型ＭＯＳトランジスタＱＰ１３´〜ＱＰ１５´、並びにキャパシタＣｐ´及びＣｎ´は、それぞれｎ型ＭＯＳトランジスタＱＮ１３〜ＱＮ１５、ｐ型ＭＯＳトランジスタＱＰ１３〜ＱＰ１５、並びにキャパシタＣｐ及びＣｎに対応する。従って、以下ではビット線制御回路４−２についてのみ説明する。
【００３０】
ｎ型ＭＯＳトランジスタＱＮ１３とｐ型ＭＯＳトランジスタＱＰ１３とは、一端をビット線ＢＬに接続され、他端をそれぞれノードＮＸ、ノードＮＹに接続されている。
【００３１】
ノードＮＹは、一端に接地電位ＧＮＤよりも小さい負の定電圧Ｖｎ（＜０）を与えられたｎ型ＭＯＳトランジスタＱＮ１４の他端にも接続される。ノードＮＹは、トランジスタＱＮ１４がゲート信号Ａ＝“Ｈ”を受けてオンすることにより、読み出し動作の間負の定電圧Ｖｎを与えられる（この点は、動作の説明の部分で後述する）。
【００３２】
一方、ノードＮＸは、一端に接地電位ＧＮＤよりも大きい正の定電圧Ｖｐ（＞０）を与えられたｐ型ＭＯＳトランジスタＱＰ１４の他端にも接続される。ノードＮＸは、トランジスタＱＰ１４が、ゲート信号Ａの反転信号であるゲート信号／Ａ＝“Ｌ”を受けてオンすることにより、読み出し動作の間正の定電圧Ｖｐを与えられる（この点は、動作の説明の部分で後述する）。なお、ＶｐとＶｎはその絶対値が等しいのが好適であるが、必ずしもこれに限定されるものではない。
【００３３】
トランジスタＱＮ１３は、後述するように、読み出し動作の間、そのゲートに信号Ｃを与えられる。信号Ｃの大きさは、トランジスタＱＮ１３の閾値電圧Ｖｔｎ（＞０）に略等しい。このため、トランジスタＱＮ１３は、ビット線ＢＬの電位が０より僅かでも小さくなることによりオンする。
【００３４】
一方、トランジスタＱＰ１３は、そのゲートに信号Ｄを与えられる。信号Ｄの大きさは、トランジスタＱＰ１３の閾値電圧Ｖｔｐ（＜０）に略等しい。このため、トランジスタＱＰ１３は、ビット線ＢＬの電位が０より僅かでも大きくなることによりオンする。
【００３５】
キャパシタＣｐは、このノードＮＸと接地電位ＧＮＤとの間に接続され、ノードＮＸに与えられた電圧に応じた電荷を保持する役割を有する。キャパシタＣｎは、このノードＮＹと接地電位ＧＮＤとの間に接続され、ノードＮＹに与えられた電圧に応じた電荷を保持する役割を有する。なお、キャパシタＣｐとＣｎは同一の容量を有するのが好適であるが、必ずしもこれに限定されるものではない。
【００３６】
また、ｐ型ＭＯＳトランジスタＱＰ１５とｎ型ＭＯＳトランジスタＱＮ１５とは、ノードＮＸとノードＮＹとの間に直列接続されている。両トランジスタＱＰ１５、ＱＮ１５の接続ノードは、ノードＮＺとなっている。両トランジスタＱＰ１５、ＱＮ１５は、それぞれゲート信号Ｂ、この反転信号／Ｂにより同時にオンとされる。トランジスタＱＰ１５、ＱＮ１５がオンとなることにより、ノードＮＸ、及びＮＹはノードＮＺと接続される。なお、トランジスタＱＰ１５，ＱＮ１５は、それぞれｐ型、ｎ型のＭＯＳトランジスタであるが、必ずしもこれに限るものではなく、ノードＮＸ、ＮＹとＮＺの接続、遮断を切り替えられるようになっていればよい。
【００３７】
次に、この第１の実施の形態の強誘電体メモリの動作について、図４のタイミングチャートを参照して説明する。
【００３８】
まず、時刻ｔ１において、ゲート信号Ａが所定期間負の定電位Ｖｎよりも高い“Ｈ”に立ち上がり、ゲート信号／Ａは所定期間所定期間接地電位ＧＮＤより低い“Ｌ”になる。これにより、ｐ型ＭＯＳトランジスタＱＰ１４、及びｎ型ＭＯＳトランジスタＱＮ１４がオンとなり、ノードＮＸ、ＮＹがそれぞれ電圧Ｖｐ、Ｖｎまで充電される。これと同時に、ゲート信号Ｃ、ゲート信号Ｄの電圧は、それぞれの閾値電圧に略等しいＶｔｎ、Ｖｔｐに設定される。
【００３９】
続いて、時刻ｔ２において、読み出し対象のメモリセルＭにつながるプレート線ＰＬの電位を電源電圧ＶＡＡまで上昇させる。同時に、そのメモリセルにつながるワード線ＷＬの電位を“Ｈ”にする。すると、強誘電体キャパシタＣの電荷がビット線ＢＬに転送されてビット線ＢＬの電位が接地電位ＧＮＤから上昇を開始する。しかし、ビット線ＢＬの電位が接地電位ＧＮＤから僅かでも上昇すると、ゲートに閾値電圧Ｖｔｐ（ゲート信号Ｄ）を与えられたｐ型ＭＯＳトランジスタＱＰ１３がオンして、ビット線ＢＬの電荷はノードＮＹに転送される。これによりビット線ＢＬの電位が低下して接地電位ＧＮＤに戻ると、ｐ型ＭＯＳトランジスタＱＰ１３は再びオフする。すなわち、強誘電体キャパシタＣから流出した電荷ｑ１は、全てノードＮＹに転送され、キャパシタＣｎに蓄えられる。ノードＮＹの電位は、この電荷ｑ１の分だけ上昇する。上昇の度合は、メモリセルＭの保持データによって異なり、保持データが“１”の場合の方が“０”の場合に比べ上昇の度合が大きい（図４のＮＹのチャートを参照）。また、この間においてビット線ＢＬの電位が接地電位ＧＮＤに維持されることで、ビット線容量による信号量の低下は生じない。
【００４０】
次に、時刻ｔ３においてプレート線ＰＬの電位を接地電位ＧＮＤに戻す。すると、ビット線ＢＬの電位は接地電位ＧＮＤより低い電位へと下降を開始する。
【００４１】
しかし、ｎ型ＭＯＳトランジスタＱＮ１３のゲートには閾値電圧Ｖｔｎ（ゲート信号Ｃ）が与えられているので、ビット線ＢＬの電位が接地電位ＧＮＤから僅かでも低くなると、ｎ型ＭＯＳトランジスタＱＮ１３がオンして、ノードＮＸから、つまりキャパシタＣｐからビット線ＢＬへと電荷が転送される。これによりビット線ＢＬの電位が上昇して接地電位ＧＮＤに戻ると、ｎ型ＭＯＳトランジスタＱＮ１３は再びオフする。すなわち、強誘電体キャパシタＣに流入した電荷ｑ２は、全てノードＮＸすなわちキャパシタＣｐから供給される。ノードＮＸの電位は、この電荷ｑ２の分低下する。なお、このときのノードＮＸの電位の変化は、読み出し対象のメモリセルの保持データによっては変化しない。
【００４２】
その後、時刻ｔ４において、ゲート信号Ｃ、Ｄの電圧を接地電位ＧＮＤに戻すと共に、ゲート信号Ｂを所定期間“Ｈ”とする。また、ゲート信号／Ｂを所定期間“Ｌ”にする。これにより、ｐ型ＭＯＳトランジスタＱＰ１５、ｎ型ＭＯＳトランジスタＱＮ１５がオンとなり、ノードＮＸ、ＮＹ、ＮＺが互いに接続される。
【００４３】
メモリセルＭの保持データが“０”である場合には、ノードＮＺの電位は接地電位ＧＮＤとなる。これは、時刻ｔ２〜ｔ３で強誘電体キャパシタＣから流出した電荷ｑ１と、時刻ｔ３〜ｔ４で強誘電体キャパシタに流入した電荷ｑ２とが等しいためである。したがって、ノードＮＺの電位は接地電位ＧＮＤとなる。
【００４４】
一方、メモリセルＭの保持データが“１”である場合には、ノードＮＺの電位は接地電位ＧＮＤよりも大きくなる。これは、時刻ｔ２〜ｔ３で強誘電体キャパシタＣから流出した電荷ｑ１の方が、時刻ｔ３〜ｔ４で強誘電体キャパシタに流入した電荷ｑ２よりも大きいためである。
【００４５】
これを図５に示す強誘電体キャパシタＣのヒステリシス特性を参照して説明する。
【００４６】
メモリセルＭの保持データが“０”の場合、読み出し前の強誘電体キャパシタＣに電圧が印加されていない状態では（時刻ｔ１）、強誘電体キャパシタＣは点Ｂの状態にある。ここから時刻ｔ２でプレート線ＰＬに電圧を印加して読み出しを開始すると、強誘電体キャパシタＣは点Ｅの状態に移行する。その後、プレート線ＰＬの電位が時刻ｔ３で接地電位ＧＮＤに戻されると、強誘電体キャパシタＣは再び点Ｂの状態に戻る。このため、点Ｂの状態から点Ｅへの状態への移行により強誘電体キャパシタＣから流出した電荷ｑ１と、点Ｅから点Ｂの状態への移行により強誘電体キャパシタに流入した電荷ｑ２とが等しく、結局トータルとして強誘電体キャパシタＣから電荷は出てこないこととなり、ノードＮＺの電位の変化は生じない。
【００４７】
一方、メモリセルＭの保持データが“１”である場合には、時刻ｔ２でプレート線ＰＬに電圧を印加して読み出しを開始すると、点Ａの状態から点Ｅの状態に移行する。その後、プレート線ＰＬの電位が時刻ｔ３で接地電位ＧＮＤに戻されると、点Ａの状態には戻らず、点Ｂの状態に移行する。即ち、読み出し動作の前後で状態が異なる破壊読出しとなり、このため、上述の電荷ｑ１は、電荷ｑ２よりも大きくなり、従ってノードＮＺの電位は接地電位ＧＮＤよりも大きくなる。
【００４８】
以上説明したように、本実施の形態によれば、ビット線ＢＬの電位は、読み出し動作の間、接地電位ＧＮＤに固定されるので、ビット線容量の増大に関係なく、強誘電体キャパシタの端子間に十分な電圧を印加することができ、大きな読み出し信号を得ることができる。
【００４９】
また、メモリセルの保持データが“０”である場合には、強誘電体キャパシタのヒステリシス特性と関係なくノードＮＺの電位は接地電位ＧＮＤとなるので、参照電圧はこの接地電位ＧＮＤよりも僅かに大きな値に設定しておけばよく、参照電圧の設定が容易である。
【００５０】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る半導体記憶装置を、図面を参照して説明する。この実施の形態の全体構成は、第１の実施の形態と同様であるので（図１）、説明は省略する。この実施の形態は、センスアンプ回路４の構造において第１の実施の形態と異なっている。
【００５１】
図６は、第２の実施の形態に係る半導体記憶装置のセンスアンプ回路４の構成を示す回路図である。この実施の形態のセンスアンプ回路４は、図６に示すように、ビット線ＢＬと差動増幅器４−１との間に、ビット線制御回路４−２Ａを備えており、また、ビット線ＢＢＬと差動増幅器４−１との間に、ビット線制御回路４−３Ａを備えている。ビット線制御回路４−２Ａと４−３Ａとは、同一の構成を有しているので、図６では前者の構成のみを図示している。なお、第１の実施の形態（図３）のビット線制御回路４−２と同一の構成要素については図６でも同一の符号を付しているので、その詳細な説明は省略する。
【００５２】
第１の実施の形態（図３）のビット線制御回路４−２と異なっているのは、トランジスタＱＮ１３とＱＰ１３の接続順が逆にされている（トランジスタＱＰ１３の方がノードＮＸ側に接続されている）点である。もう１つの相違点は、そのトランジスタＱＰ１３とノードＮＸとの間、及び、トランジスタＱＮ１３とノードＮＹの間に、ｐ型ＭＯＳトランジスタＱＰ１６およびｎ型ＭＯＳトランジスタＱＮ１６がそれぞれ接続されている点である。両トランジスタＱＰ１３、ＱＮ１３の間の接続ノードに、ビット線ＢＬが接続されている。トランジスタＱＰ１６、及びトランジスタＱＮ１６は、ビット線ＢＬとノードＮＸ、ＮＹの接続、遮断を制御するために設けられている。トランジスタＱＰ１６のゲートに与えられるゲート信号Ｆ、及びトランジスタＱＮ１６のゲートに与えられるゲート信号Ｅは、いずれも閾値電圧よりも十分に大きい電圧値を有する信号とされている。
【００５３】
また、この実施の形態は、ビット線ＢＬの電位と接地電位ＧＮＤとを差動増幅する差動増幅器４−４を備えており、この点でも第１の実施の形態と異なっている。この差動増幅器４−４は、ｐ型ＭＯＳトランジスタＱＰ２１、ＱＰ２２と、ｎＭＯＳトランジスタＱＮ２１、ＱＮ２２、ＱＮ２３を備えている。トランジスタＱＰ２１とＱＮ２１、ＱＮ２３は、正電圧Ｖｐと負電圧Ｖｎとの間に直列接続されている。また、トランジスタＱＰ２１はダイオード接続されている。また、トランジスタＱＰ２２、ＱＮ２２及びＱＮ２３は、正電圧Ｖｐと負電圧Ｖｎとの間に直列接続されている。また、トランジスタＱＰ２１のゲートとＱＰ２２のゲートとは互いに接続されている。また、トランジスタＱＮ２１のゲートとＱＮ２２のゲートには、それぞれビット線ＢＬ、及び接地電位ＧＮＤが接続されている。また、トランジスタＱＰ２２とＱＮ２２の接続ノードは出力信号Ｗの出力ノードとされ、この出力信号ＷはトランジスタＱＰ１３、ＱＮ１３のゲートに入力されている。なお、トランジスタＱＮ２３のゲートには、このトランジスタＱＮ２３の閾値電圧よりも若干高いバイアス信号ｂｉａｓが与えられる。これにより、このトランジスタＱ２３は定電流源として機能する。
【００５４】
次に、この実施の形態の動作を図７のタイミングチャートを参照して説明する。
【００５５】
まず、時刻ｔ１において、ゲート信号Ａが所定期間接地電位ＧＮＤより高い“Ｈ”に立ち上がり、ゲート信号／Ａは所定期間接地電位ＧＮＤより低い“Ｌ”になる。これにより、ｐ型ＭＯＳトランジスタＱＰ１４、及びｎ型ＭＯＳトランジスタＱＮ１４がオンとなり、ノードＮＸ、ＮＹがそれぞれ電圧Ｖｐ、Ｖｎまで充電される。
【００５６】
続いて、時刻ｔ２において、ゲート信号Ｅを“Ｈ”にしてトランジスタＱＮ１６をオンとすると共に、読み出し対象のメモリセルＭにつながるプレート線ＰＬの電位を電源電圧ＶＡＡまで上昇させる。同時に、そのメモリセルにつながるワード線ＷＬの電位を“Ｈ”にする。すると、強誘電体キャパシタＣの電荷がビット線ＢＬに転送されてビット線ＢＬの電位が接地電位ＧＮＤから上昇を開始する。
【００５７】
ビット線ＢＬの電位が接地電位ＧＮＤから僅かでも上昇すると、これが差動増幅器４−４において比較増幅され、出力電圧Ｗの電圧が“Ｈ”となる。これによりトランジスタＱＮ１３がオンとなり、ビット線ＢＬの電荷はノードＮＹに転送される。これによりビット線ＢＬの電位が接地電位ＧＮＤに戻ると、出力電圧Ｗも接地電位ＧＮＤとなり、このためＭＯＳトランジスタＱＮ１３は再びオフする。すなわち、強誘電体キャパシタＣから流出した電荷ｑ１は、全てノードＮＹに転送され、キャパシタＣｎに蓄えられる。
【００５８】
次に、時刻ｔ３においてプレート線ＰＬの電位を接地電位ＧＮＤに戻し、且つゲート信号Ｅを接地電位ＧＮＤに戻すと共に、ゲート信号Ｆを接地電位ＧＮＤよりも低い“Ｌ”とする。これにより、トランジスタＱＰ１６がオンとなる。これにより、ビット線ＢＬの電位は接地電位ＧＮＤより低い電圧へと下降を開始する。これが差動増幅器４−４で増幅され、出力電圧Ｗは接地電位ＧＮＤよりも低い電圧とされる。これにより、トランジスタＱＰ１３がオンして、ノードＮＸから、つまりキャパシタＣｐからビット線ＢＬへと電荷が転送される。これによりビット線ＢＬの電位が上昇して接地電位ＧＮＤに戻るとＭＯＳトランジスタＱＰ１３は再びオフする。すなわち、強誘電体キャパシタＣに流入した電荷ｑ２は、全てノードＮＸすなわちキャパシタＣｐから供給される。
【００５９】
その後、時刻ｔ４において、ゲート信号Ｆの電圧を接地電位ＧＮＤに戻すと共に、ゲート信号Ｂを所定期間、接地電位ＧＮＤよりも高い“Ｈ”とする。また、ゲート信号／Ｂを所定期間接地電位ＧＮＤよりも低い“Ｌ”にする。これにより、ｐ型ＭＯＳトランジスタＱＰ１５、ｎ型ＭＯＳトランジスタＱＮ１５がオンとなり、ノードＮＸ、ＮＹ、ＮＺが接続される。
【００６０】
第１の実施の形態と同様の理由で、メモリセルＭの保持データが“０”である場合には、ノードＮＺの電位は接地電位ＧＮＤとなる。一方、メモリセルＭの保持データが“１”である場合には、ノードＮＺの電位は接地電位ＧＮＤよりも大きくなる。従って、本実施の形態でも、第１の実施の形態と同様に、参照電圧の設定が容易になり、またビット線ＢＬの電位が接地電位ＧＮＤに固定されるので、大きな読み出し信号を得ることができる。加えて、本実施の形態の場合、ビット線ＢＬの電位が差動増幅器４−４により増幅され、その出力信号Ｗにより電荷転送用のトランジスタＱＰ１６、ＱＮ１６がオン、オフ制御される。従って、第１の実施の形態に比べ、高速な動作が期待できる。
【００６１】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る半導体記憶装置を、図面を参照して説明する。この実施の形態の全体構成は、第１の実施の形態と同様であるので（図１）、説明は省略する。この実施の形態は、センスアンプ回路４の構造において第１の実施の形態と異なっている。
【００６２】
図８は、第３の実施の形態に係る半導体記憶装置のセンスアンプ回路４の構成を示す回路図である。この実施の形態のセンスアンプ回路４は、図８に示すように、ビット線ＢＬと差動増幅器４−１との間に、ビット線制御回路４−２Ｂを備えており、また、ビット線ＢＢＬと差動増幅器４−１との間に、ビット線制御回路４−３Ｂを備えている。
【００６３】
ビット線制御回路４−２Ｂと４−３Ｂとは、同一の構成を有しているので、図９では前者の構成のみを図示している。なお、第１の実施の形態（図３）のビット線制御回路４−２と同一の構成要素については図６でも同一の符号を付しているので、その詳細な説明は省略する。
【００６４】
この実施の形態では、ノードＮＸとＮＹの間に直列接続される電荷転送用のトランジスタＱＮ１７、ＱＰ１７が、ノードＮＸ側から見てこの順に接続されている。この点は、第１の実施の形態（トランジスタＱＮ１３、ＱＰ１３）と共通している。ただし、トランジスタＱＮ１７、ＱＰ１７のゲートに、差動増幅器４−４Ｂの出力電圧Ｗが入力されている点で第１の実施の形態と異なっている。
【００６５】
また、差動増幅器４−４Ｂは、ビット線ＢＬの電位がゲートに与えられるｎ型ＭＯＳトランジスタＱＮ２２と、これに直列接続されるｐ型ＭＯＳトランジスタＱＰ２２との接続ノードが出力電圧Ｗの出力ノードとされている点で、第２の実施の形態と異なっている（図６の差動増幅器４−４は、接地電位がゲートに与えられるｎ型ＭＯＳトランジスタＱＮ２２と、これに直列接続されるｐ型ＭＯＳトランジスタＱＰ２２との接続ノードが出力電圧Ｗの出力ノードとされている）。
【００６６】
次に、この実施の形態の動作を図９のタイミングチャートを参照して説明する。
【００６７】
まず、時刻ｔ１において、ゲート信号Ａが所定期間接地電位ＧＮＤより高い“Ｈ”に立ち上がり、ゲート信号／Ａは所定期間接地電位ＧＮＤより低い“Ｌ”になる。これにより、ｐ型ＭＯＳトランジスタＱＰ１４、及びｎ型ＭＯＳトランジスタＱＮ１４がオンとなり、ノードＮＸ、ＮＹがそれぞれ電圧Ｖｐ、Ｖｎまで充電される。
【００６８】
続いて、時刻ｔ２において、読み出し対象のメモリセルＭにつながるプレート線ＰＬの電位を電源電圧ＶＡＡまで上昇させる。同時に、そのメモリセルにつながるワード線ＷＬの電位を“Ｈ”にする。すると、強誘電体キャパシタＣの電荷がビット線ＢＬに転送されてビット線ＢＬの電位が接地電位ＧＮＤから上昇を開始する。
【００６９】
ビット線ＢＬの電位が接地電位ＧＮＤから僅かでも上昇すると、これが差動増幅器４−４において比較増幅され、出力電圧Ｗの電圧が接地電位ＧＮＤよりも低い“Ｌ”となる。すると、ｐ型ＭＯＳトランジスタＱＰ１７がオンとなり、ビット線ＢＬの電荷はノードＮＹに転送される。これによりビット線ＢＬの電位が接地電位ＧＮＤに戻ると、出力電圧Ｗも接地電位ＧＮＤとなり、このためｐ型ＭＯＳトランジスタＱＰ１７は再びオフする。すなわち、強誘電体キャパシタＣから流出した電荷ｑ１は、全てノードＮＹに転送され、キャパシタＣｎに蓄えられる。
【００７０】
次に、時刻ｔ３においてプレート線ＰＬの電位を接地電位ＧＮＤに戻す。これにより、ビット線ＢＬの電位は接地電位ＧＮＤより低い電圧へと下降を開始する。これが差動増幅器４−４Ｂで増幅され、出力電圧Ｗは接地電位ＧＮＤよりも高い電圧とされる。このためｎ型ＭＯＳトランジスタＱＮ１７がオンして、ノードＮＸから、つまりキャパシタＣｐからビット線ＢＬへと電荷が転送される。これによりビット線ＢＬの電位が上昇して接地電位ＧＮＤに戻るとｎ型ＭＯＳトランジスタＱＮ１７は再びオフする。すなわち、強誘電体キャパシタＣに流入した電荷ｑ２は、全てノードＮＸすなわちキャパシタＣｐから供給される。
【００７１】
その後、時刻ｔ４において、ゲート信号Ｂを所定期間接地電位ＧＮＤよりも大きい“Ｈ”とする。また、ゲート信号／Ｂを所定期間接地電位ＧＮＤよりも小さい“Ｌ”にする。これにより、ｐ型ＭＯＳトランジスタＱＰ１５、ｎ型ＭＯＳトランジスタＱＮ１５がオンとなり、ノードＮＸ、ＮＹ、ＮＺが接続される。
【００７２】
上記の実施の形態と同様に、メモリセルＭの保持データが“０”である場合には、ノードＮＺの電位は接地電位ＧＮＤとなる。一方、メモリセルＭの保持データが“１”である場合には、ノードＮＺの電位は接地電位ＧＮＤよりも大きくなる。従って、本実施の形態でも、第１の実施の形態と同様に、参照電圧の設定が容易になり、またビット線ＢＬの電位が接地電位ＧＮＤに固定されるので、大きな読み出し信号を得ることができる。加えて、本実施の形態の場合、ビット線ＢＬの電位が差動増幅器４−４Ｂにより増幅されるので、第２の実施の形態と同様に、高速な動作が期待できる。
【００７３】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、ＤＲＡＭ類似の構造を有する強誘電体メモリに本発明を適用した場合の例を示したが、図１０に示すように、１トランジスタ／１キャパシタのメモリセルＭを複数個（図の場合、８個）直列にチェーン接続したＴＣ並列ユニット直列接続型の強誘電体メモリにも同様にこの発明を適用することができる。このＴＣ並列ユニット直列接続型の強誘電体メモリの場合、待機状態では全ワード線ＷＬを“Ｈ”として、強誘電体キャパシタの両端を短絡した状態を保ち、選択されたワード線を“Ｌ”として読み出し書き込みを行う。
【００７４】
また、第２の実施の形態で採用した、ビット線ＢＬとノードＮＸ、ＮＹの接続、遮断を制御するためのトランジスタＱＰ１６、ＱＮ１６は、第１、第２の実施の形態において採用することも可能である。要するに、ノードＮＸとビット線ＢＬとの間に接続されビット線ＢＬの電位が接地電位ＧＮＤよりも高くなった場合に導通する第１のトランジスタと、ノードＮＹとビット線ＢＬとの間に接続されビット線ＢＬの電位が接地電位ＧＮＤよりも大きくなった場合に導通する第２のトランジスタとを有するものであれば、さまざまな形式が採用可能である。
【図面の簡単な説明】
【００７５】
【図１】第１の実施の形態による強誘電体メモリのブロック構成を示している。
【図２】図１のメモリセルアレイ１の構造を、１対の相補ビット線対ＢＬ、ＢＢＬについて示したものである。
【図３】センスアンプ回路４の構成の詳細を示す回路図である。
【図４】第１の実施の形態の強誘電体メモリの動作を説明するタイミングチャートである。
【図５】第１の実施の形態の強誘電体メモリの動作を強誘電体キャパシタＣのヒステリシス特性を参照して説明している。
【図６】第２の実施の形態に係る半導体記憶装置のセンスアンプ回路４の構成を示す回路図である。
【図７】第２の実施の形態の強誘電体メモリの動作を説明するタイミングチャートである。
【図８】第３の実施の形態に係る半導体記憶装置のセンスアンプ回路４の構成を示す回路図である。
【図９】第３の実施の形態の強誘電体メモリの動作を説明するタイミングチャートである。
【図１０】ＴＣ並列ユニット直列接続型の強誘電体メモリに本実施の形態を適用した場合を示している。
【符号の説明】
【００７６】
１・・・メモリセルアレイ、  ＢＬ・・・ビット線、  Ｍ・・・メモリセル、  ＰＬ・・・プレート線、  ＷＬ・・・ワード線、  ２・・・ロウデコーダ、  ３・・・プレート線デコーダ、  ４・・・センスアンプ回路、  ５・・・カラムゲート、  ６・・・カラムデコーダ、  ７・・・データバッファ、  ８・・・制御回路、  ９・・・内部電源回路、  ２１・・・ビット線イコライズ回路、  ２２・・・選択ゲート、  ２３・・・ワード線駆動回路、  ２４・・・プレート線駆動回路、  ２５・・・選択ゲート駆動回路、  ＤＣ・・・ダミーセル、  ４−１・・・差動増幅器、  ４−２、４−３・・・ビット線制御回路、  ４−４・・・差動増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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