(57)【要約】【課題】書き込み不良の発生確率を低減させること。【解決手段】本発明に係る半導体記憶装置は、記憶素子（１）と、記憶素子（１）に対するデータ書き込みに用いられる書き込み電流（ＩＷＬ、ＩＢＬ）を発生させる電流源（１１０、２１０）と、電流波形調整回路（１００、２００）と、を備える。電流波形調整回路（１００、２００）は、電流源（１１０、２１０）の出力に接続され、書き込み電流（ＩＷＬ、ＩＢＬ）の遷移時間（立ち上がり時間ΔｔＲ、立ち下がり時間ΔｔＦ）を調整する。【選択図】図１４
2008047214.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子と、
前記記憶素子に対するデータ書き込みに用いられる書き込み電流を発生させる電流源と、
前記電流源の出力に接続され、前記書き込み電流の遷移時間を調整する電流波形調整回路と
を備える
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記遷移時間は、前記書き込み電流が所定の電流値から前記データ書き込みに必要な電流値に達するまでの立ち上がり時間である
半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置であって、
前記遷移時間は、前記書き込み電流が前記データ書き込みに必要な電流値から所定の電流値に下がるまでの立ち下がり時間である
半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記電流波形調整回路は、前記遷移時間を１ｎｓ以上に設定する
半導体記憶装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記電流波形調整回路は、前記遷移時間を複数の時間のうち制御信号で指定される１つに設定する
半導体記憶装置。
【請求項６】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
更に、前記書き込み電流が流れる経路に設けられた可変抵抗を備え、
前記電流波形調整回路は、前記可変抵抗の抵抗値をある時間幅で遷移させることによって、前記書き込み電流を前記ある時間幅で遷移させる
半導体記憶装置。
【請求項７】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
更に、前記書き込み電流が流れる経路に設けられたＭＯＳトランジスタを備え、
前記電流波形調整回路は、前記ＭＯＳトランジスタのゲート電極に印加されるゲート電圧をある時間幅で遷移させることによって、前記書き込み電流を前記ある時間幅で遷移させる
半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置であって、
前記電流波形調整回路は、前記ゲート電極に一端が接続されたキャパシタを有し、前記キャパシタを充放電することによって前記ゲート電圧を遷移させる
半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置であって、
前記電流波形調整回路は更に、前記キャパシタの一端に接続された調整電流源を有し、
前記調整電流源は、書き込み信号に応答して前記キャパシタの充電あるいは放電を行う
半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置であって、
前記調整電流源は、
第１調整電流を流すことによって前記キャパシタの充電を行う第１調整電流回路と、
第２調整電流を流すことによって前記キャパシタの放電を行う第２調整電流回路と
を含む
半導体記憶装置。
【請求項１１】
請求項８に記載の半導体記憶装置であって、
前記電流波形調整回路は更に、前記キャパシタの一端に接続された複数の調整電流源を有し、
前記複数の調整電流源のうち選択信号で指定される組み合わせは、書き込み信号に応答して前記キャパシタの充電あるいは放電を行う
半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置であって、
前記複数の調整電流源の各々は、
第１調整電流を流すことによって前記キャパシタの充電を行う第１調整電流回路と、
第２調整電流を流すことによって前記キャパシタの放電を行う第２調整電流回路と
を含み、
前記選択信号は、
前記第１調整電流回路の指定を行う第１選択信号と、
前記第２調整電流回路の指定を行う第２選択信号と
を含む
半導体記憶装置。
【請求項１３】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
更に、前記書き込み電流が流れる経路に並列に設けられた複数のＭＯＳトランジスタを備え、
前記電流波形調整回路は、前記複数のＭＯＳトランジスタを順番にスイッチすることによって、前記書き込み電流をある時間幅で遷移させる
半導体記憶装置。
【請求項１４】
請求項１３に記載の半導体記憶装置であって、
前記電流波形調整回路は、前記複数のＭＯＳトランジスタのそれぞれのゲート電極に接続された複数の遅延素子を有し、
前記複数のＭＯＳトランジスタのそれぞれをスイッチするための信号は、前記複数の遅延素子を通して、前記それぞれのゲート電極に順番に印加される
半導体記憶装置。
【請求項１５】
請求項１４に記載の半導体記憶装置であって、
前記複数の遅延素子のそれぞれによる遅延時間は可変である
半導体記憶装置。
【請求項１６】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記電流源は、複数の単位電流源を有し、
前記電流波形調整回路は、前記複数の単位電流源のそれぞれの出力に接続された複数の単位回路を有し、
前記複数の単位電流源は、それぞれ複数の単位書き込み電流を発生させ、
前記複数の単位回路は、前記複数の単位書き込み電流のそれぞれの遷移時間を調整し、
前記複数の単位書き込み電流のうち少なくとも一つが前記書き込み電流として用いられる
半導体記憶装置。
【請求項１７】
請求項１６に記載の半導体記憶装置であって、
更に、前記複数の単位書き込み電流が流れる経路にそれぞれ設けられた複数の可変抵抗を備え、
前記複数の単位回路のそれぞれは、前記複数の可変抵抗の抵抗値をある時間幅で遷移させることによって、前記複数の単位書き込み電流のそれぞれを前記ある時間幅で遷移させる
半導体記憶装置。
【請求項１８】
請求項１乃至１７のいずれかに記載の半導体記憶装置であって、
更に、
前記記憶素子を有し、第１電流経路を通して前記電流源から前記書き込み電流が供給される第１メモリセルアレイと、
前記記憶素子を有し、前記第１電流経路よりも長い第２電流経路を通して前記電流源から前記書き込み電流が供給される第２メモリセルアレイと
を備え、
前記電流波形調整回路は、前記第１メモリセルアレイに対する前記書き込み電流の前記遷移時間を、前記第２メモリセルアレイに対する前記書き込み電流の前記遷移時間より長く設定する
半導体記憶装置。
【請求項１９】
請求項１乃至１８のいずれかに記載の半導体記憶装置であって、
前記記憶素子は、磁気トンネル接合（MTJ：Magnetic Tunnel Junction）素子である
半導体記憶装置。
【請求項２０】
請求項１９に記載の半導体記憶装置であって、
更に、
前記電流源に接続され、前記書き込み電流としての第１書き込み電流が流れる第１書き込み配線と、
前記電流源に接続され、前記書き込み電流としての第２書き込み電流が流れる第２書き込み配線と
を備え、
前記第１書き込み配線と前記第２書き込み配線は、前記磁気トンネル接合素子を挟むように設けられ、
前記電流波形調整回路は、前記第２書き込み電流の立ち上がり時間を、前記第１書き込み電流の立ち上がり時間よりも長く設定する
半導体記憶装置。
【請求項２１】
請求項２０に記載の半導体記憶装置であって、
前記第１書き込み電流の供給開始タイミングと、前記第２書き込み電流の供給開始タイミングは、同じである
半導体記憶装置。
【請求項２２】
請求項１９に記載の半導体記憶装置であって、
更に、
第１ビット線と、
第２ビット線と、
前記第１ビット線及び前記記憶素子の一端にソース／ドレインが接続された第１選択トランジスタと、
前記第２ビット線及び前記一端にソース／ドレインが接続された第２選択トランジスタと、
前記第１選択トランジスタ及び前記第２選択トランジスタのゲート電極に接続されたワード線と
を備え、
前記電流源は、
前記第１ビット線から前記第２ビット線に流れ込む前記書き込み電流を供給する第１電流源と、
前記第２ビット線から前記第１ビット線に流れ込む前記書き込み電流を供給する第２電流源と
を含み、
前記電流波形調整回路は、
前記第１電流源の出力に接続され、前記第１ビット線から前記第２ビット線に流れ込む前記書き込み電流の前記遷移時間を調整する第１電流波形調整回路と、
前記第２電流源の出力に接続され、前記第２ビット線から前記第１ビット線に流れ込む前記書き込み電流の前記遷移時間を調整する第２電流波形調整回路と
を含む
半導体記憶装置。
【請求項２３】
半導体記憶装置のテスト方法であって、
（Ａ）データ書き込みに用いられる書き込み電流の遷移時間を初期値に設定するステップと、
（Ｂ）前記設定された遷移時間を有する前記書き込み電流を用いて、前記半導体記憶装置に対する書き込み試験を行うステップと、
（Ｃ）前記（Ｂ）ステップの結果、書き込み不良が発生したか否か判定するステップと、
（Ｄ）前記書き込み不良が発生した場合、前記遷移時間を別の値に設定し、前記（Ｂ）及び（Ｃ）ステップを再度実行するステップと
を有する
テスト方法。
【請求項２４】
請求項２３に記載のテスト方法であって、
前記（Ｄ）ステップにおいて、前記遷移時間はより長くなるように設定される
テスト方法。
【請求項２５】
請求項２４に記載のテスト方法であって、
前記（Ａ）ステップにおいて、前記初期値は、前記遷移時間として設定され得る値のうちの最小値である
テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置におけるデータ書き込み技術に関する。
【背景技術】
【０００２】
近年、携帯電話等の急速な普及に伴い、不揮発性、高速アクセス、大容量、低動作電圧、低消費電力といった特性を有するメモリに対する需要が高まっている。磁気ランダムアクセスメモリ（ＭＲＡＭ: Magnetic Random Access Memory）は、そのような特性を備えるメモリとして有望である（例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照）。以下、従来のＭＲＡＭ、特に、従来のＭＲＡＭにおけるデータ書き込み方法について説明する。
【０００３】
図１は、ＭＲＡＭの記憶素子として一般的に用いられる磁気トンネル接合（MTJ: Magnetic Tunnel Junction）素子の一例を示している。図１に示されるＭＴＪ素子１ａは、固定磁性層（ピン層）２、自由磁性層（フリー層）３、及び固定磁性層２と自由磁性層３に挟まれたトンネル絶縁層４を有している。固定磁性層２と自由磁性層３は、いずれも、自発磁化を有する強磁性層を含んでいる。固定磁性層２の磁化の向き（orientation）は、製造時に所定の方向に固定されている。一方、自由磁性層３の磁化の向きは反転可能であり、固定磁性層２の磁化の向きと平行、又は反平行になることが許されている。
【０００４】
固定磁性層２と自由磁性層３の磁化の向きが“反平行”である場合のＭＴＪ素子１ａの抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなることが知られている。ＭＲＡＭは、このようなＭＴＪ素子１ａをメモリセルとして用い、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。例えば、平行状態はデータ「０」に対応づけられ、反平行状態はデータ「１」に対応づけられる。データの書き換えは、自由磁性層３の磁化の向きを反転させることによって行われる。
【０００５】
図２は、上記ＭＴＪ素子１ａをメモリセルとして用いるＭＲＡＭの構成を概略的に示している。ＭＲＡＭのメモリセルアレイ１０において、複数のＭＴＪ素子１ａ（メモリセル）がマトリックス状に配置されている。また、メモリセルアレイ１０の下方に、複数のワード線ＷＬがＸ方向に沿って設けられており、メモリセルアレイ１０の上方に、複数のビット線ＢＬがＹ方向に沿って設けられている。図２においては、符号“Ｓ”で示されるメモリセル１ａを挟むように設けられたワード線ＷＬとビット線ＢＬが示されている。
【０００６】
ワード線ＷＬに書き込み電流ＩＷＬが流れると、メモリセル１ａにはＹ方向の磁場ＨＹが印加される。一方、ビット線ＢＬに書き込み電流ＩＢＬが流れると、メモリセル１ａにはＸ方向の磁場ＨＸが印加される。これら磁場ＨＸ，ＨＹの印加によって、メモリセル１ａにおける自由磁性層３の磁化の向きを反転させることができる。
【０００７】
図３は、従来のメモリセル１ａに対する書き込み処理をより詳細に示しており、書き込み電流ＩＷＬ，ＩＢＬのタイミングチャート及び自由磁性層３における磁化状態の変遷を示している。自由磁性層３の磁化は“Ｍ”で表されている。メモリセル１ａは、自由磁性層３の磁化容易軸がＸ方向と平行になるように配置されているとする。
【０００８】
時刻ｔ１において、書き込み電流ＩＷＬがワード線ＷＬへ供給され始める。次に、時刻ｔ２において、書き込み電流ＩＢＬがビット線ＢＬへ供給され始める。ここで、データ「１」の書き込み時とデータ「０」の書き込み時との間で、書き込み電流ＩＢＬの方向は逆になっている。次に、時刻ｔ３において、書き込み電流ＩＷＬの供給が停止する。最後に、時刻ｔ４において、書き込み電流ＩＢＬの供給が停止する。図３に示されるように、印加される磁場（ＨＸ，ＨＹ，ＨＸ＋ＨＹ）の方向の変化に従って、自由磁性層３の磁化Ｍの方向が変わっていく。ここで、磁場ＨＸ，ＨＹの組み合わせが所定の条件を満たした場合に、磁化Ｍの向きが反転することが知られている。
【０００９】
図４は、その所定の条件（閾値）を示すグラフ図である。図４で示される曲線ＣＲは「磁化反転曲線」あるいは「アステロイドカーブ」と呼ばれており、自由磁性層３の磁化Ｍの反転に必要な最低限の磁場ＨＸ，ＨＹの組み合わせを表している。磁場ＨＸ，ＨＹの組み合わせが磁化反転曲線ＣＲの外側（反転領域）に位置する場合、磁化Ｍは反転し、データの書き換えが行われる。一方、磁場ＨＸ，ＨＹの組み合わせが磁化反転曲線ＣＲの内側（保持領域）に位置する場合、磁化Ｍは反転しない。
【００１０】
例えば、磁場ＨＤＸ，ＨＤＹが、図２で示される選択セルＳに印加される場合を考える。この場合、印加磁場の組み合わせ（（ＨＸ，ＨＹ）＝（ＨＤＸ，ＨＤＹ））が反転領域に位置するため、選択セルＳにおいて磁化Ｍは反転する。また、図２中のワード線ＷＬ直上の非選択セルＵｘには、磁場（０，ＨＤＹ）が印加され、ビット線ＢＬ直下の非選択セルＵｙには、磁場（ＨＤＸ，０）が印加される。それら磁場の組み合わせは共に、保持領域に位置するため、非選択セルＵｘ，Ｕｙにおいて磁化反転は起こらない。すなわち、選択的書き込みが実現される。
【００１１】
しかしながら、磁場ＨＸがＸ切片Ｈ０Ｘより大きくなった場合、非選択セルＵｙにおいても磁化が反転してしまう。同様に、磁場ＨＹがＹ切片Ｈ０Ｙより大きくなった場合、非選択セルＵｘにおいても磁化が反転し得る。すなわち、磁場ＨＸ，ＨＹの組み合わせが図４で示される「多重選択領域」に位置する場合、選択セルＳだけでなく、非選択セルにおいても磁化反転が発生してしまう。すなわち、誤書き込みエラーが発生する。
【００１２】
このように、選択的書き込みを行うためには、図４で示される反転領域内の磁場ＨＸ，ＨＹを発生させる必要があり、書き込み電流ＩＷＬ，ＩＢＬを正確に調整することが必要である。
【００１３】
上述の書き込み方式とは別に、広い書き込みマージンを特徴とする「トグル書き込み方式（Toggle Write Mode）」も知られている（例えば、特許文献５参照）。以下、トグル書き込み方式のＭＲＡＭについて説明する。
【００１４】
図５は、トグル書き込み方式で用いられるＭＴＪ素子１ｂの構成を示している。このＭＴＪ素子１ｂにおいて、自由磁性層３は、反強磁性的に結合した第１自由磁性層３−１と第２自由磁性層３−２を含み、第１自由磁性層３−１と第２自由磁性層３−２との間には、薄い非磁性層３−３が挟まれている。この反強磁性結合により、図５中の矢印で示されているように、第１自由磁性層３−１と第２自由磁性層３−２の磁化方向は、安定状態において反平行となる。
【００１５】
固定磁性層２と第１自由磁性層３−１の磁化の向きが“反平行”である場合のＭＴＪ素子１ｂの抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなる。トグル書き込み方式のＭＲＡＭは、このようなＭＴＪ素子１ｂをメモリセルとして用い、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。例えば、平行状態はデータ「０」に対応づけられ、反平行状態はデータ「１」に対応づけられる。
【００１６】
データの書き換えは、第１自由磁性層３−１及び第２自由磁性層３−２の磁化の向きを反転させることによって行われる。ここで、第１自由磁性層３−１及び第２自由磁性層３−２は、互いに反強磁性的に結合しているため、一方の磁化が反転した場合、反平行状態を保つように、他方の磁化も反転する。つまり、トグル書き込み方式によれば、自由磁性層３の磁化状態は、書き込み動作の度にトグルスイッチのように変化する。
【００１７】
図６は、トグル書き込み方式における書き込み処理をより詳細に示しており、書き込み電流ＩＷＬ，ＩＢＬのタイミングチャート及び自由磁性層３における磁化状態の変遷を示している。第１自由磁性層３−１の磁化は“Ｍ１”で表されており、第２自由磁性層３−２の磁化は“Ｍ２”で表されている。また、トグル書き込み方式のメモリセル１ｂにおいては、第１自由磁性層３−１、第２自由磁性層３−２の磁化容易軸がＸ方向あるいはＹ方向と約４５度の角をなす。
【００１８】
時刻ｔ１において、書き込み電流ＩＷＬがワード線ＷＬへ供給され始める。次に、時刻ｔ２において、書き込み電流ＩＢＬがビット線ＢＬへ供給され始める。次に、時刻ｔ３において、書き込み電流ＩＷＬの供給が停止する。最後に、時刻ｔ４において、書き込み電流ＩＢＬの供給が停止する。図６に示されるように、印加される磁場（ＨＸ，ＨＹ，ＨＸ＋ＨＹ）の方向の変化に従って、第１自由磁性層３−１の磁化Ｍ１と第２自由磁性層３−２の磁化Ｍ２の合成磁化Ｍの方向が変わっていく。その結果、磁化Ｍ１、Ｍ２の双方の向きが反転し得る、すなわち、トグル動作が起こり得る。ここで、磁場ＨＸ，ＨＹの組み合わせが所定の条件を満たした場合に、トグル動作が起こることが知られている。
【００１９】
図７は、その所定の条件（閾値）を示すグラフ図である。図７において、磁化反転曲線ＣＲは、磁化反転（トグル動作）に必要な最低限の磁場ＨＸ，ＨＹの組み合わせを表している。磁場ＨＸ，ＨＹの組み合わせが磁化反転曲線ＣＲの外側（反転領域）に位置する場合（例：ＨＸ＝ＨＤＸ，ＨＹ＝ＨＤＹ）、トグル動作が起こり、データの書き換えが行われる。一方、磁場ＨＸ，ＨＹの組み合わせが磁化反転曲線ＣＲの内側（保持領域）に位置する場合、トグル動作は起こらない。ここで、磁化反転曲線ＣＲがＸ切片及びＹ切片を有していないことに留意されたい。つまり、トグル書き込み方式によれば、選択セルＳにおける磁化反転のための磁場ＨＸ，ＨＹが、非選択セルＵｘ，Ｕｙにおける磁化を反転させることはない。よって、書き込み対象の選択性が向上し、非選択セルＵｘ、Ｕｙに対する誤書き込みが防止される。
【００２０】
ただし、印加される磁場がある値よりも大きくなると、磁化Ｍ１、Ｍ２は完全に同じ方向を向いてしまう。これは、「磁化飽和」と呼ばれている。その場合、書き込み電流の供給が終了する時刻ｔ４の後、自由磁性層３の磁化状態は「０」あるいは「１」のいずれかとなり、不定である。つまり、選択セルＳに対する誤書き込みが発生する可能性がある。従って、過剰な書き込み電流を供給することはできない。磁化飽和が起こらない限界の磁場（飽和磁場）は、図７において曲線ＣＳで表されている。
【００２１】
磁場ＨＸ，ＨＹの組み合わせが曲線ＣＳの外側（磁化飽和領域）に位置する場合、自由磁性層３の磁化状態は不安定になる。書き込みを安定的に行うためには、図７で示される反転領域内の磁場ＨＸ，ＨＹを発生させる必要がある。つまり、トグル書き込み方式においても、書き込み電流ＩＷＬ，ＩＢＬを正確に調整することは重要である。
【００２２】
このように、ＭＲＡＭにおいて書き込み電流ＩＷＬ，ＩＢＬの制御は最も重要な技術の１つである。図８は、書き込み電流ＩＷＬ，ＩＢＬを供給するための従来の回路構成を示している。図８においては、書き込みに関連する回路だけが抽出されて示されており、センスアンプ等の読み出しに関連する回路は省略されている。
【００２３】
メモリセルアレイ１０には、書き込みに用いられる複数のワード線ＷＬ及び複数のビット線ＢＬが形成されている。複数のワード線ＷＬは、Ｘ側セレクタ１１及びＸ側電流終端回路１２に接続されている。複数のビット線ＢＬは、Ｙ側セレクタ２１及びＹ側電流終端回路２２に接続されている。Ｘ側セレクタ１１及びＹ側セレクタ２１は、選択セルのアドレスを指定するセレクタ活性化信号ＸＤＥＮＷにより活性化され、１本のワード線ＷＬ及び１本のビット線ＢＬをそれぞれ選択する。Ｘ側電流源回路１３は、書き込み信号ＷＥＮＸにより活性化され、選択されたワード線ＷＬにＸ側セレクタ１１を通して書き込み電流ＩＷＬを供給する。Ｙ側電流源回路２３は、書き込み信号ＷＥＮＹにより活性化され、選択されたビット線ＢＬにＹ側セレクタ２１を通して書き込み電流ＩＢＬを供給する。制御信号発生回路３０は、セレクタ活性化信号ＸＤＥＮＷをセレクタ１１、２１に出力し、また、書き込み信号ＷＥＮＸ、ＷＥＮＹをそれぞれＸ側電流源回路１３、Ｙ側電流源回路１３に出力する。
【００２４】
図９には、従来のＸ側電流源回路１３の詳細が示されている。Ｘ側電流源回路１３は、電源とＸ側セレクタ１１との間に直列に接続されたＰＭＯＳ（ＭＰ１，ＭＰ２，ＭＰＳ）を備えている。ＭＰＳのゲートには、書き込み信号ＷＥＮＸの反転信号が供給される。ＭＰ１、ＭＰ２のゲートには、電圧生成回路１４から出力される電圧ＶＰ１、ＶＰ２がそれぞれ印加される。２つのＰＭＯＳ（ＭＰ１，ＭＰ２）により、高い出力インピーダンスが得られる。ＭＰ１、ＭＰ２、ＭＰＳが全てＯＮすると、電源からＸ側セレクタ１１に書き込み電流ＩＷＬが流れる。Ｙ側電流源回路２３も同様の構成を有する。
【００２５】
図１０は、図８及び図９で示された回路による書き込み動作を示すタイミングチャートである。信号に関しては、Ｈｉｇｈレベル（Ｈ）が電源電圧Ｖｄｄに対応し、Ｌｏｗレベル（Ｌ）がグランド電圧Ｇｎｄに対応している。
【００２６】
時刻ｔ０において、セレクタ活性化信号ＸＤＥＮＷがＨｉｇｈに変わる。その結果、Ｘ側セレクタ１１、Ｙ側セレクタ２１が活性化され、指定アドレスに対応したワード線ＷＬ及びビット線ＢＬが選択される。時刻ｔ１において、書き込み信号ＷＥＮＸがＨｉｇｈに変わり、ＭＰＳがＯＮする。その結果、電源とメモリセルアレイ１０が接続され、選択ワード線ＷＬに書き込み電流ＩＷＬが流れる。時刻ｔ２において、書き込み信号ＷＥＮＹがＨｉｇｈに変わり、同様に、選択ビット線ＢＬに書き込み電流ＩＢＬが流れる。時刻ｔ３において、書き込み信号ＷＥＮＸがＬｏｗに変わり、ＭＰＳがＯＦＦする。その結果、電源とメモリセルアレイ１０が電気的に切り離され、書き込み電流ＩＷＬはゼロになる。時刻ｔ４において、書き込み信号ＷＥＮＹがＬｏｗに変わり、同様に、書き込み電流ＩＢＬはゼロになる。時刻ｔ５において、セレクタ活性化信号ＸＤＥＮＷがＬｏｗに変わり、書き込み動作は終了する。このようにして、図３及び図６で示されたタイミングで書き込み電流ＩＷＬ、ＩＢＬが供給される。
【００２７】
【特許文献１】特開２００３−２５７１７５号公報
【特許文献２】特開２００４−１８５６９８号公報
【特許文献３】特開２００４−２３４８１６号公報
【特許文献４】特開２００４−３４８９３４号公報
【特許文献５】米国特許６，５４５，９０６号
【発明の開示】
【発明が解決しようとする課題】
【００２８】
本願発明者は、図８及び図９で示された従来の書き込み回路を用いることによって、書き込み試験を行った。書き込み試験の対象は、４ＫｂｙｔｅのＭＲＡＭチップであった。書き込み電流ＩＷＬ、ＩＢＬの大きさは、印加磁場が図７中の反転領域に位置するように、最適な値に制御された。その上で、連続的に１０００回の書き込み試験が行われた。
【００２９】
図１１は、その試験の結果を示している。横軸は試験の回数を示し、縦軸は各試験毎の書き込み不良セルの数を示す。図１１に示されるように、連続１０００回のうち３５回の試験において書き込み不良セルが出現した。それら書き込み不良セルのアドレスを分析した結果、発明者は、毎回同じセルが不良を示しているわけではないことを発見した。突然新たな不良セルが発生する場合もあり、また、頻繁に不良を示していたセルが正常に動作する場合もあった。
【００３０】
一般的な書き込み不良の原因として、ディスターブや電流不足等が考えられる。しかしながら、その場合は毎回同じセルが不良を示すはずである。上述のような、不規則的に生じる書き込み不良に関しては、別の原因を究明する必要がある。また、毎回同じセルが不良を示す場合は、その不良セルをリダンダンシセルで置換することが可能であり、対策は比較的容易である。一方、不規則的に生じる書き込み不良に対しては、対策が非常に困難である。
【課題を解決するための手段】
【００３１】
本願発明者は、不規則的に生じる書き込み不良に関する研究を行い、それが書き込み電流の「立ち上がり時間（rise time）」や「立ち下がり時間（fall time）」に関連していることを解明した。
【００３２】
例えば、書き込み電流の立ち上がりが急峻過ぎる場合、自由磁性層（フリー層）の磁化が動的に急速に飽和する。これは、一種の「強磁性共鳴（ferromagnetic resonance）」であると考えられる。自由磁性層における磁化Ｍは、次のＬＬＧ（Landau-Lifshitz-Gilbert）方程式に従う。
【００３３】
【数１】
2008047214.tif 000003
【００３４】
ここで、Ｈｅｆｆは、外部磁場を含めた有効磁場（effective field）である。γは、ジャイロ磁気定数（gyromagnetic constant）であり、約１．１×１０５ｇ（ｍ／Ａ・ｓ）である。αは、ダンピング係数（damping coefficient）であり、約０．０２である。上記式（１）によれば、１００［Ｏｅ］程度の有効磁場Ｈｅｆｆの条件下においては、強磁性共鳴周波数は３００ＭＨｚ程度となる。よって、反転領域に対応する低い書き込み電流の場合でも、通常の電流パルスによって磁化が飽和し、誤書き込みが発生する可能性がある。つまり、書き込み電流の周波数成分があるＭＲＡＭセルにおける強磁性共鳴に関連する共鳴周波数を含んでいる場合、予期せぬ誤書き込みが生じうることが想定される。
【００３５】
図１２は、既出の図６に対応する図であり、トグル書き込み方式において想定される誤書き込みの過程を示している。図１２において、データ「１」の書き込みが想定されているが、データ「０」の書き込みの場合も同様である。書き込み電流ＩＷＬ、ＩＢＬの大きさは、図７中の反転領域中の磁場（ＨＤＸ，ＨＤＹ）に対応するように設定されている。また、自由磁性層における磁化状態の変遷を示す模式図において、上段は正常書き込みの過程（Ｐ１〜Ｐ４）を示し、下段は磁化飽和による誤書き込みの過程（Ｆ１〜Ｆ４）を示している。
【００３６】
時刻ｔ１において、書き込み電流ＩＷＬが立ち上がる。この時、状態（Ｐ１）で示されるように、第１自由磁性層の磁化Ｍ１と第２自由磁性層の磁化Ｍ２の合成磁化Ｍが磁場ＨＸの方向を向くことが想定されている。しかしながら、書き込み電流ＩＷＬの立ち上がりが急峻すぎる場合は、状態（Ｆ１）で表されるように、強磁性共鳴により磁化飽和が発生する可能性がある。その場合は、書き込み処理後の自由磁性層の磁化状態は不定となり、所望のデータ「１」が書き込まれない可能性がある。つまり、誤書き込みが発生する。
【００３７】
時刻ｔ２において、書き込み電流ＩＢＬが立ち上がる。この時、状態（Ｐ２）で示されるように、合成磁化Ｍが合成磁場ＨＸ＋ＨＹの方向を向くことが想定されている。しかしながら、書き込み電流ＩＢＬの立ち上がりが急峻すぎる場合は、状態（Ｆ２）で表されるように、強磁性共鳴により磁化飽和が発生する可能性がある。つまり、誤書き込みが発生する可能性がある。更に、時刻ｔ３、ｔ４における書き込み電流ＩＷＬ、ＩＢＬの供給の停止時、その立ち下がりが急峻すぎる場合は、同様に誤書き込みが発生する可能性がある。
【００３８】
このように、上述の不規則な書き込み不良の原因は、書き込み電流ＩＷＬ、ＩＢＬのスイッチング（立ち上がり・立ち下がり）が急峻すぎることによって生じる磁化の動的な飽和であると考えられる。従って、上記問題点を解決するためには、書き込み電流ＩＷＬ、ＩＢＬの立ち上がりと立ち下がりをより緩やかに設計する必要がある。立ち上がり時間・立ち下がり時間をある一定値以上に設計できれば、書き込み過程をより静的なものに近づけることが出来、不規則な誤書き込みの発生確率を低減出来ると考えられる。
【００３９】
従って、本発明に係る半導体記憶装置には、書き込み電流の「立ち上がり時間」及び「立ち下がり時間」の少なくとも一方を調整可能な回路が設けられる。より詳細には、本発明に係る半導体記憶装置は、記憶素子と、記憶素子に対するデータ書き込みに用いられる書き込み電流を発生させる電流源と、電流波形調整回路とを備える。電流波形調整回路は、電流源の出力に接続され、書き込み電流の遷移時間（スイッチング時間）を調整する。
【００４０】
本願発明者は、本発明に係る回路を用いることによって、上述の書き込み試験と同様の試験を行った。つまり、本発明に係る電流波形調整回路が搭載された４ＫｂｙｔｅのＭＲＡＭチップに対して、連続的に１０００回の書き込み試験が行われた。書き込み電流ＩＷＬ、ＩＢＬの大きさは、印加磁場が図７中の反転領域に位置するように、最適な値に制御された。書き込み電流ＩＷＬ，ＩＢＬの遷移時間（立ち上がり時間および立ち下がり時間）は、電流波形調整回路によって、０．２ｎｓ、４ｎｓ、８ｎｓ、１８ｎｓの４通りに設定された。
【００４１】
図１３は、その試験の結果を示している。横軸は、立ち上がり時間・立ち下がり時間を示し、横軸は、書き込み不良回数を表している。遷移時間が最短の０．２ｎｓに設定された場合、１０００回のうち３５回の試験において書き込み不良セルが発生した。この割合は、従来技術における試験結果と同等である。遷移時間が４ｎｓに設定された場合、１８回の試験において書き込み不良セルが発生した。０．２ｎｓの場合と比較して、割合はほぼ半減している。遷移時間が８ｎｓに設定された場合、書き込み不良の発生確率は更に低減されている。更に、遷移時間が１８ｎｓに設定された場合、１０００回連続の書き込み試験においても書き込み不良セルは出現しなかった。引き続き行われた１０４回書き込み試験においても、書き込み不良セルは検出されなかった。このように、遷移時間をより長く設定することによって、書き込み不良の発生確率をより低減させることが可能となる。図１３から、遷移時間を少なくとも１ｎｓ以上に設定することにより、効果が得られることが分かる。
【００４２】
また、立ち下がり時間が０．２ｎｓに固定された状態で、同様な連続書き込み試験が行われた。この場合、立ち上がり時間を変化させるだけで、上記とほぼ同じ結果が得られた。従って、不規則的な書き込み不良には、書き込み電流の立ち上がり時間が強く影響していると考えられる。更に、立ち上がり時間が１８ｎｓに固定された状態でも、同様な連続書き込み試験が行われた。この場合、最急峻条件（立ち下がり時間＝０．２ｎｓ）において、わずかながら書き込み不良セルが出現した。しかし、立ち下がり時間を大きくすることによって、それら書き込み不良は無くなった。従って、不規則的な書き込み不良には、書き込み電流の立ち下がり時間も影響を及ぼしていると考えられる。
【発明の効果】
【００４３】
以上に説明されたように、本発明に係る半導体記憶装置には、書き込み電流の遷移時間を調整可能な電流波形調整回路が設けられる。その電流波形調整回路によって、書き込み電流の立ち上がり時間や立ち下がり時間を適切な値に設定し、不規則的な誤書き込みを防止することが可能となる。従って、半導体記憶装置の動作信頼性が向上する。また、半導体記憶装置における安定的な書き込み動作を長期にわたって保障することが可能となる。
【発明を実施するための最良の形態】
【００４４】
添付図面を参照して、本発明を実施するための様々な形態を説明する。上述の通り、本発明に係る半導体記憶装置は、書き込み電流の遷移時間（立ち上がり時間、立ち下がり時間）を調整するための電流波形調整回路を備えている。その電流波形調整回路の構成としては、様々な構成が考えられる。よって、主に電流波形調整回路に着目し、本発明に係る半導体記憶装置の様々な形態を説明する。
【００４５】
以下に説明される実施の形態において、半導体記憶装置としてＭＲＡＭが例示される。但し、同様の効果が得られるものであれば、本発明はＭＲＡＭ以外の半導体記憶装置にも適用され得る。また、本発明は下記の実施の形態に限定されず、本発明の技術的思想の範囲内において、各実施の形態は当業者によって適宜変更され得る。
【００４６】
１．第１の実施の形態
１−１．構成
図１４は、第１の実施の形態に係るＭＲＡＭの構成を示すブロック図である。図１４においては、書き込みに関連する回路だけが抽出されて示されており、センスアンプ等の読み出しに関連する回路は省略されている。
【００４７】
メモリセルアレイ１０、Ｘ側セレクタ１１、Ｘ側電流終端回路１２、Ｙ側セレクタ２１、及びＹ側電流終端回路２２は、一般的なＭＲＡＭにおけるものと同様である。つまり、メモリセルアレイ１０において、複数のメモリセルがマトリックス状に配置されている。各メモリセルは、図１で示されたＭＴＪ素子１ａあるいは図５で示されたＭＴＪ素子１ｂを、データを記憶する記憶素子として有する。また、各メモリセルは、書き込み用のワード線ＷＬ（第１書き込み配線）とビット線ＢＬ（第２書き込み配線）の交差点に設けられており、それらワード線ＷＬとビット線ＢＬによって挟まれている（図２参照）。
【００４８】
書き込みに用いられる複数のワード線ＷＬ及び複数のビット線ＢＬは、互いに交差するように設けられている。複数のワード線ＷＬは、Ｘ側セレクタ１１及びＸ側電流終端回路１２に接続されている。複数のビット線ＢＬは、Ｙ側セレクタ２１及びＹ側電流終端回路２２に接続されている。Ｘ側セレクタ１１及びＹ側セレクタ２１は、選択セルのアドレスを指定するセレクタ活性化信号ＸＤＥＮＷにより活性化され、１本のワード線ＷＬ及び１本のビット線ＢＬをそれぞれ選択する。
【００４９】
複数のワード線ＷＬは、Ｘ側セレクタ１１及びＸ側電流波形調整回路１００ａを介して、Ｘ側電流源回路１１０に接続されている。Ｘ側電流源回路１１０は、データ書き込みに用いられる書き込み電流ＩＷＬ（第１書き込み電流）を発生させる。その書き込み電流ＩＷＬは、Ｘ側セレクタ１１によって選択された１本のワード線ＷＬに供給される。一方、複数のビット線ＢＬは、Ｙ側セレクタ２１及びＹ側電流波形調整回路２００ａを介して、Ｙ側電流源回路２１０に接続されている。Ｙ側電流源回路２１０は、データ書き込みに用いられる書き込み電流ＩＢＬ（第２書き込み電流）を発生させる。その書き込み電流ＩＢＬは、Ｙ側セレクタ２１によって選択された１本のビット線ＢＬに供給される。
【００５０】
Ｘ側電流波形調整回路１００ａは、Ｘ側電流源回路１１０とＸ側セレクタ１１の間に設けられており、ワード線ＷＬを流れる書き込み電流ＩＷＬをコントロールする。具体的には、Ｘ側電流波形調整回路１００ａは、書き込み信号ＷＥＮＸに基づいて、書き込み電流ＩＷＬの供給を開始又は停止する、すなわち、書き込み電流ＩＷＬのスイッチングを行う。更に、Ｘ側電流波形調整回路１００ａは、そのスイッチング時の書き込み電流ＩＷＬの遷移時間（立ち上がり時間、立ち下がり時間）を調整する機能を有する。
【００５１】
同様に、Ｙ側電流波形調整回路２００ａは、Ｙ側電流源回路２１０とＹ側セレクタ２１の間に設けられており、ビット線ＢＬを流れる書き込み電流ＩＢＬをコントロールする。具体的には、Ｙ側電流波形調整回路２００ａは、書き込み信号ＷＥＮＹに基づいて、書き込み電流ＩＢＬの供給を開始又は停止する、すなわち、書き込み電流ＩＢＬのスイッチングを行う。更に、Ｙ側電流波形調整回路２００ａは、そのスイッチング時の書き込み電流ＩＢＬの遷移時間（立ち上がり時間、立ち下がり時間）を調整する機能を有する。
【００５２】
制御信号発生回路３００は、上述のセレクタ活性化信号ＸＤＥＮＷ、書き込み信号ＷＥＮＸ及びＷＥＮＹを発生させる。制御信号発生回路３００は、セレクタ活性化信号ＸＤＥＮＷをＸ側セレクタ１１及びＹ側セレクタ２１に出力する。また、制御信号発生回路３００は、書き込み信号ＷＥＮＸ、ＷＥＮＹを、それぞれＸ側電流波形調整回路１００ａ、Ｙ側電流波形調整回路２００ａに出力する。
【００５３】
図１５は、本実施の形態における書き込み回路の詳細を示す回路図である。図１５において、Ｘ側の書き込み回路だけが示されているが、Ｙ側の書き込み回路に関しても同様である。Ｘ側電流源回路１１０は、書き込み電流ＩＷＬ０を出力する電流回路１１１を有している。その書き込み電流ＩＷＬ０の大きさは、データ書き込みに必要な値に設定されている（図４、図７参照）。ワード線ＷＬを流れる書き込み電流ＩＷＬは、０〜ＩＷＬ０の範囲で変化する。つまり、立ち上がり時、書き込み電流ＩＷＬは０からＩＷＬ０まで増加し、立ち下がり時、書き込み電流ＩＷＬはＩＷＬ０から０まで減少する。
【００５４】
Ｘ側電流波形調整回路１００ａは、Ｘ側電流源回路１１０の出力に接続されている。Ｘ側電流源回路１１０の出力とＸ側セレクタ１１との間の電流経路には、ＰＭＯＳトランジスタＭＰＳが設けられている。Ｘ側電流波形調整回路１００ａは、ＰＭＯＳトランジスタＭＰＳをＯＮ／ＯＦＦさせることによって、書き込み電流ＩＷＬのスイッチングを行うことができる。ここで、ＰＭＯＳトランジスタＭＰＳのゲート電極に印加されるゲート電圧ＶＳＷＸを徐々に変化させることによって、書き込み電流ＩＷＬの大きさを徐々に変化させることが可能である。すなわち、Ｘ側電流波形調整回路１００ａは、ゲート電圧ＶＳＷＸをある時間幅で遷移させることによって、書き込み電流ＩＷＬをその時間幅で遷移させることが可能である。その時間幅は可変に設定可能であり、それにより、書き込み電流ＩＷＬの遷移時間を調整することが可能となる。
【００５５】
上記ＰＭＯＳトランジスタＭＰＳは、可変抵抗の役割を果たしているとも言える。つまり、Ｘ側電流源回路１１０の出力とＸ側セレクタ１１との間の電流経路には、可変抵抗が設けられていると言える。その可変抵抗の抵抗値をある時間幅で変化させることによって、書き込み電流ＩＷＬの大きさをその時間幅で０からＩＷＬ０へ、あるいは、ＩＷＬ０から０に変化させることができる。
【００５６】
より詳細には、図１５に示されるように、本実施の形態におけるＸ側電流波形調整回路１００ａは安定化容量ＣＳＷＸを備えている。安定化容量ＣＳＷＸの一端は、ＰＭＯＳトランジスタＭＰＳのゲート電極に接続されており、その電圧がゲート電圧ＶＳＷＸとなる。安定化容量ＣＳＷＸの他端は、グランドに接続されている。安定化容量ＣＳＷＸの構造の一例が、図１６に示されている。図１６に示されるように、安定化容量ＣＳＷＸは、基板上に形成されたＭＯＳトランジスタで構成され得る。そのＭＯＳトランジスタのゲート電極が、上記ＰＭＯＳトランジスタＭＰＳのゲート電極に接続される。電流波形調整回路１００ａは、このような安定化容量ＣＳＷＸを充放電することによって、上記ゲート電圧ＶＳＷＸを遷移させることができる。その充放電に関連する時定数が、ゲート電圧ＶＳＷＸすなわち書き込み電流ＩＷＬの遷移時間に反映される。
【００５７】
安定化容量ＣＳＷＸを充放電するために、Ｘ側電流波形調整回路１００ａには、第１調整電流回路１２１及び第２調整電流回路１２２が設けられている。第１調整電流回路１２１は、ＮＭＯＳトランジスタＭＮ１を介して安定化容量ＣＳＷＸの一端に接続されている。一方、第２調整電流回路１２２は、ＰＭＯＳトランジスタＭＰ１を介して安定化容量ＣＳＷＸの一端に接続されている。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１は、インバータを構成している。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲート電極には、書き込み信号ＷＥＮＸが印加される。
【００５８】
第１調整電流回路１２１は、グランドと安定化容量ＣＳＷＸとの間に調整電流ＩＲＸを流すことによって、安定化容量ＣＳＷＸの放電を行う。一方、第２調整電流回路１２２は、電源と安定化容量ＣＳＷＸとの間に調整電流ＩＦＸを流すことによって、安定化容量ＣＳＷＸの充電を行う。調整電流ＩＲＸ，ＩＦＸは、それぞれ可変に設定され得る。これら第１調整電流回路１２１、第２調整電流回路１２２、ＭＯＳトランジスタＭＰ１及びＭＮ１は、調整電流ＩＲＸ，ＩＦＸを供給する「調整電流源」を構成していると言える。調整電流源は、書き込み信号ＷＥＮＸに応答して、安定化容量ＣＳＷＸの充電あるいは放電を行う。
【００５９】
１−２．動作
図１７は、第１の実施の形態における書き込みの一例を示すタイミングチャートである。書き込み方式は、図３で示された一般的な書き込み方式でも、図６で示されたトグル書き込み方式でもよい。尚、本明細書に現れる信号に関しては、Ｈｉｇｈレベル（Ｈ）が電源電圧Ｖｄｄに対応し、Ｌｏｗレベル（Ｌ）がグランド電圧Ｇｎｄに対応しているとする。
【００６０】
書き込みが行われていない時、書き込み信号ＷＥＮＸは“Ｌ”に設定される。この時、トランジスタＭＰ１はＯＮし、トランジスタＭＮ１はＯＦＦしているため、安定化容量ＣＳＷＸは充電されている。従って、ゲート電圧ＶＳＷＸは電源電圧Ｖｄｄであり、書き込み電流ＩＷＬは流れない。
【００６１】
時刻ｔ０において、セレクタ活性化信号ＸＤＥＮＷが“Ｈ”に変わり、Ｘ側セレクタ１１が活性化される。続いて、時刻ｔ１において、書き込み信号ＷＥＮＸが活性化され、“Ｌ”から“Ｈ”に変わる。それに応答して、トランジスタＭＰ１はＯＦＦする一方、トランジスタＭＮ１がＯＮする。その結果、電流ＩＳＷＸ（＝調整電流ＩＲＸ）が安定化容量ＣＳＷＸから流出し、ゲート電圧ＶＳＷＸは徐々に減少する。ゲート電圧ＶＳＷＸが“Ｖｄｄ−｜Ｖｔｐ｜”（Ｖｔｐ：トランジスタＭＰＳの閾値電圧）より小さくなると、トランジスタＭＰＳがＯＮし始め、時刻ｔ２において、トランジスタＭＰＳは完全にＯＮする（ＶＳＷＸ＝Ｌ）。時刻ｔ１から時刻ｔ２までの期間ΔｔＲは、次の式（２）で与えられる。
【００６２】
ΔｔＲ＝ｔ２−ｔ１≒ＣＳＷＸ・Ｖｄｄ／ＩＲＸ      ・・・（２）
【００６３】
この期間ΔｔＲに、書き込み電流ＩＷＬは０からＩＷＬ０まで増加する。つまり、この期間ΔｔＲが、書き込み電流ＩＷＬの立ち上がり時間（Rise Time）に相当する。本実施の形態において、立ち上がり時間ΔｔＲは、第１調整電流回路１２１が安定化容量ＣＳＷＸから一定量の電荷を引き抜くのに要する時間に相当している。式（２）で示されるように、立ち上がり時間ΔｔＲは、安定化容量ＣＳＷＸの大きさと調整電流ＩＲＸの大きさに依存している。
【００６４】
時刻ｔ３において、書き込み信号ＷＥＮＸが非活性化され、“Ｈ”から“Ｌ”に変わる。それに応答して、トランジスタＭＮ１はＯＦＦする一方、トランジスタＭＰ１がＯＮする。その結果、電流ＩＳＷＸ（＝調整電流ＩＦＸ）が安定化容量ＣＳＷＸに流入し、ゲート電圧ＶＳＷＸは徐々に増加する。時刻ｔ４において、トランジスタＭＰＳは完全にＯＦＦする（ＶＳＷＸ＝Ｈ）。時刻ｔ３から時刻ｔ４までの期間ΔｔＦは、次の式（３）で与えられる。
【００６５】
ΔｔＦ＝ｔ４−ｔ３≒ＣＳＷＸ・Ｖｄｄ／ＩＦＸ      ・・・（３）
【００６６】
この期間ΔｔＦに、書き込み電流ＩＷＬはＩＷＬ０から０まで減少する。つまり、この期間ΔｔＦが、書き込み電流ＩＷＬの立ち下がり時間（Fall Time）に相当する。本実施の形態において、立ち下がり時間ΔｔＦは、第２調整電流回路１２２が安定化容量ＣＳＷＸに一定量の電荷を蓄積するのに要する時間に相当している。式（３）で示されるように、立ち下がり時間ΔｔＦは、安定化容量ＣＳＷＸの容量値と調整電流ＩＦＸの大きさに依存している。
【００６７】
時刻ｔ５において、セレクタ活性化信号ＸＤＥＮＷが“Ｌ”に変わり、Ｘ側セレクタ１１が非活性化される。これにより、書き込み動作が終了する。
【００６８】
１−３．効果
以上に説明されたように、本実施の形態によれば、書き込み電流ＩＷＬの立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦとして、ある時間幅を確保することが可能である。式（２）、（３）から明らかなように、立ち上がり時間ΔｔＲや立ち下がり時間ΔｔＦは、容量値ＣＳＷＸと調整電流ＩＲＸ、ＩＦＸの大きさで決定される。それらパラメータを調整することによって、立ち上がり時間ΔｔＲや立ち下がり時間ΔｔＦを自由に設定することが可能である。例えば、調整電流ＩＲＸ、ＩＦＸを制御することによって、立ち上がり時間ΔｔＲや立ち下がり時間ΔｔＦを可変に設定することが可能である。これにより、不規則的な誤書き込みを抑制することが可能となる。例えば図１３で示されたように、立ち上がり時間ΔｔＲや立ち下がり時間ΔｔＦを１８ｎｓ以上に設定することによって、誤書き込みを完全に防止することが可能となる。
【００６９】
このように、電流波形調整回路を設けることにより、半導体記憶装置の動作信頼性を向上させることが可能となる。また、半導体記憶装置における安定的な書き込み動作を長期にわたって保障することが可能となる。特にＭＲＡＭの場合、本発明に係る技術により、高信頼性・高歩留まりのチップを供給することが出来る。
【００７０】
電流波形調整回路の他の利点は、複数のメモリセルアレイ１０における書き込み電流の遷移時間を揃えることができる点である。例えば、図１８には、書き込み用の電流源回路１１０に並列に接続されたＭ個のメモリセルアレイ１０−１〜１０−Ｍが示されている。電流波形調整回路の図示は省略されている。メモリセルアレイ１０−１〜１０−Ｍの各々は、上記メモリセルアレイ１０と同じ構成を有しているとする。電流源回路１１０からメモリセルアレイ１０−１〜１０−Ｍのそれぞれには、異なる長さの電流経路を介して書き込み電流ＩＷＬが供給される。
【００７１】
書き込み電流ＩＷＬが流れる電流経路には、一般に、寄生抵抗と寄生容量が存在する。メモリセルアレイ間に存在する寄生抵抗はＲＰＡで表され、メモリセルアレイ間に存在する寄生容量はＣＰＡで表されるとする。また、各メモリセルアレイ内に存在する寄生容量はＣＭＡで表され、寄生抵抗はＲＭＡで表されるとする。この場合、図１８中のｉ番目（ｉ＝１〜Ｍ）のメモリセルアレイ１０−ｉに対して書き込み電流ＩＷＬが供給されるとき、寄生容量の充電に必要とされる電荷量Ｑｉは、次の式（４）で表される。
【００７２】
Ｑｉ＝［ＲＭＡ・（ＣＭＡ＋ｉ・ＣＰＡ）＋ｉ・（ｉ−１）・ＲＰＡ・ＣＰＡ／２］・ＩＷＬ      ・・・（４）
【００７３】
式（４）から明らかなように、電流源回路１１０から離れるにつれて、寄生容量の充電に必要な電荷量Ｑｉは増加し、必然的に書き込み電流ＩＷＬの立ち上がり・立ち下がりは緩やかになる。一方、電流源回路１１０に比較的近いメモリセルアレイに関しては、電荷量Ｑｉは比較的少なく、書き込み電流ＩＷＬの立ち上がり・立ち下がりは急峻になる。よって、電流波形調整回路は、電流源回路１１０に近いメモリセルアレイほど書き込み電流ＩＷＬの遷移時間が長くなるように設定を行えばよい。書き込み電流ＩＢＬに関しても同様である。これにより、書き込み対象のメモリセルアレイの場所によらず、書き込み電流の遷移時間を揃えることが可能となる。その結果、全てのメモリセルアレイにおいて誤書き込みを均等に抑制することが可能となる。
【００７４】
電流波形調整回路の更に他の利点は、ワード線ＷＬを流れる書き込み電流ＩＷＬの立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦ、ビット線ＢＬを流れる書き込み電流ＩＢＬの立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦを、それぞれ個別に設定することが可能な点である。
【００７５】
例えば、不規則的な書き込み不良が書き込み電流ＩＷＬの立ち上がり時間ΔｔＲに主に依存している場合を考える。この場合、Ｘ側電流波形調整回路１００ａにおける調整電流ＩＲＸを比較的小さく設定することによって、書き込み電流ＩＷＬの立ち上がり時間ΔｔＲを比較的長く設定することができる。図１９は、そのような設定が行われた場合の、書き込み電流ＩＷＬ、ＩＢＬのタイミングチャートの一例を示している。図１９において、書き込み電流ＩＷＬの立ち上がり時間はｔ１’−ｔ１で与えられ、他の遷移時間よりも長く設定されている。その結果、不規則的な書き込み不良は十分に抑制される。尚、時刻ｔ１’から書き込み電流ＩＢＬが立ち上がる時刻ｔ２までには、ｔ２−ｔ１’の時間的余裕がある。つまり、時間的なオーバーヘッドは生じておらず、書き込み動作において問題は何ら発生しない。
【００７６】
また、不規則的な書き込み不良が書き込み電流ＩＢＬの立ち上がり時間ΔｔＲに主に依存している例を考える。この場合、Ｙ側電流波形調整回路２００ａにおける調整電流ＩＲＸを比較的小さく設定することによって、書き込み電流ＩＢＬの立ち上がり時間ΔｔＲを比較的長く設定することができる。図２０は、そのような設定が行われた場合の、書き込み電流ＩＷＬ、ＩＢＬのタイミングチャートの一例を示している。図２０において、書き込み電流ＩＢＬの供給開始タイミングは、書き込み電流ＩＷＬの供給開始タイミング（時刻ｔ１）と同じである。すなわち、書き込み電流ＩＷＬとＩＢＬの供給は、同じ書き込み信号によって制御されている。但し、書き込み電流ＩＢＬの立ち上がり時間はｔ２−ｔ１で与えられ、他の遷移時間よりも長く設定されている。その結果、不規則的な書き込み不良は十分に抑制される。尚、時刻ｔ１〜ｔ２の期間、書き込み電流ＩＢＬは小さいため、書き込み処理は書き込み電流ＩＷＬに主に依存する。また、時刻ｔ２から書き込み電流ＩＷＬが立ち下がる時刻ｔ３までには、ｔ３−ｔ２の時間的余裕がある。従って、書き込み動作上問題は生じず、時間的なオーバーヘッドも生じない。
【００７７】
２．第２の実施の形態
次に、本発明の第２の実施の形態に係るＭＲＡＭを説明する。第２の実施の形態において、第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【００７８】
２−１．構成
図２１は、第２の実施の形態に係るＭＲＡＭの構成を示すブロック図である。第１の実施の形態と比較して、Ｘ側電流波形調整回路１００ａの代わりに、Ｘ側電流波形調整回路１００ｂが設けられている。また、Ｙ側電流波形調整回路２００ａの代わりに、Ｙ側電流波形調整回路２００ｂが設けられている。Ｘ側電流波形調整回路１００ｂには、新たに、立ち上がり時間選択信号ＲＳＥＬＸ［ｎ：１］及び立ち下がり時間選択信号ＦＳＥＬＸ［ｎ：１］が入力されている。Ｙ側電流波形調整回路２００ｂには、新たに、立ち上がり時間選択信号ＲＳＥＬＹ［ｎ：１］及び立ち下がり時間選択信号ＦＳＥＬＹ［ｎ：１］が入力されている。これら、選択信号ＲＳＥＬ及びＦＳＥＬは、書き込み電流の立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦを調整するための「制御信号」である。
【００７９】
図２２は、第２の実施の形態における書き込み回路の詳細を示す回路図である。図２２において、Ｘ側の書き込み回路だけが示されているが、Ｙ側の書き込み回路に関しても同様である。本実施の形態に係る電流波形調整回路１００ｂは、複数の調整電流源１３０−１〜１３０−ｎを有している。複数の調整電流源１３０−１〜１３０−ｎの各々は、安定化容量ＣＳＷＸの一端に接続されており、書き込み信号ＷＥＮＸに応答して安定化容量ＣＳＷＸの充電あるいは放電を行う機能を備えている。また、複数の調整電流源１３０−１〜１３０−ｎは、それぞれ異なる調整電流供給能力を有している。
【００８０】
１つの調整電流源１３０−ｊ（ｊ＝１〜ｎ）は、第１の実施の形態と同様に、安定化容量ＣＳＷＸを充放電するための第１調整電流回路１２１−ｊ及び第２調整電流回路１２２−ｊを有している。ＮＭＯＳトランジスタＭＮｊのゲート電極には、ＡＮＤ１３１−ｊが接続されており、ＰＭＯＳトランジスタＭＰｊのゲート電極には、ＮＡＮＤ１３２−ｊの出力が接続されている。ＡＮＤ１３１−ｊには、書き込み信号ＷＥＮＸと立ち上がり時間選択信号ＲＳＥＬ［ｊ］が入力される。一方、ＮＡＮＤ１３２−ｊには、書き込み信号の反転信号／ＷＥＮＸと立ち下がり時間選択信号ＦＳＥＬ［ｊ］が入力される。
【００８１】
信号ＷＥＮＸが“Ｈ”であり、且つ、信号ＲＳＥＬ［ｊ］が“Ｈ”の場合、ＮＭＯＳトランジスタＭＮｊはＯＮし、第１調整電流回路１２１−ｊは、調整電流ＩＲＸ［ｊ］を流すことによって安定化容量ＣＳＷＸの放電を行う。信号ＲＳＥＬ［ｊ］が“Ｌ”の場合、第１調整電流回路１２１−ｊは調整電流ＩＲＸ［ｊ］を流さない。このように、ｎビットの立ち上がり時間選択信号ＲＳＥＬ［１：ｎ］を用いることによって、ｎ個の調整電流回路１２１−１〜１２１−ｎのうち用いられる回路の組み合わせを指定することが可能である。電流波形調整回路１００ｂは、書き込み電流ＩＷＬの立ち上がり時間ΔｔＲを、２ｎパターンのうち立ち上がり時間選択信号ＲＳＥＬ［１：ｎ］で指定される１つに設定する。
【００８２】
また、信号ＷＥＮＸが“Ｌ”であり、且つ、信号ＦＳＥＬ［ｊ］が“Ｈ”の場合、ＰＭＯＳトランジスタＭＰｊはＯＮし、第２調整電流回路１２２−ｊは、調整電流ＩＦＸ［ｊ］を流すことによって安定化容量ＣＳＷＸの充電を行う。信号ＦＳＥＬ［ｊ］が“Ｌ”の場合、第２調整電流回路１２２−ｊは調整電流ＩＦＸ［ｊ］を流さない。このように、ｎビットの立ち下がり時間選択信号ＦＳＥＬ［１：ｎ］を用いることによって、ｎ個の調整電流回路１２２−１〜１２２−ｎのうち用いられる回路の組み合わせを指定することが可能である。電流波形調整回路１００ｂは、書き込み電流ＩＷＬの立ち下がり時間ΔｔＦを、２ｎパターンのうち立ち下がり時間選択信号ＦＳＥＬ［１：ｎ］で指定される１つに設定する。
【００８３】
２−２．動作
図２３は、第２の実施の形態における書き込みの一例を示すタイミングチャートである。簡単のため、ｎビットの制御信号ＲＳＥＬＸ［１：ｎ］のうちＲＳＥＬＸ［ｎ］だけが“Ｈ”に設定され、また、ｎビットの制御信号ＦＳＥＬＸ［１：ｎ］のうちＦＳＥＬＸ［ｎ］だけが“Ｈ”に設定されるとする。
【００８４】
書き込みが行われていない時、書き込み信号ＷＥＮＸは“Ｌ”に設定される。この時、トランジスタＭＰｎはＯＮし、トランジスタＭＮｎはＯＦＦしているため、安定化容量ＣＳＷＸは充電されている。従って、ゲート電圧ＶＳＷＸは電源電圧Ｖｄｄであり、書き込み電流ＩＷＬは流れない。
【００８５】
時刻ｔ０において、セレクタ活性化信号ＸＤＥＮＷが“Ｈ”に変わり、Ｘ側セレクタ１１が活性化される。続いて、時刻ｔ１において、書き込み信号ＷＥＮＸが活性化され、“Ｌ”から“Ｈ”に変わる。それに応答して、トランジスタＭＰｎはＯＦＦする一方、トランジスタＭＮｎがＯＮする。その結果、電流ＩＳＷＸ（＝調整電流ＩＲＸ［ｎ］）が安定化容量ＣＳＷＸから流出し、ゲート電圧ＶＳＷＸは徐々に減少する。そして、上記式（２）で与えられる立ち上がり時間ΔｔＲ（＝ｔ２−ｔ１）で、書き込み電流ＩＷＬが０からＩＷＬ０まで増加する。Ｙ側の各パラメータ（書き込み信号ＷＥＮＹ、ゲート電圧ＶＳＷＹ、電流ＩＳＷＹ、書き込み電流ＩＢＬ）の変化も、同様である。
【００８６】
時刻ｔ３において、書き込み信号ＷＥＮＸが非活性化され、“Ｈ”から“Ｌ”に変わる。それに応答して、トランジスタＭＮｎはＯＦＦする一方、トランジスタＭＰｎがＯＮする。その結果、電流ＩＳＷＸ（＝調整電流ＩＦＸ［ｎ］）が安定化容量ＣＳＷＸに流入し、ゲート電圧ＶＳＷＸは徐々に増加する。そして、上記式（３）で与えられる立ち下がり時間ΔｔＦ（＝ｔ４−ｔ３）で、書き込み電流ＩＷＬがＩＷＬ０から０まで減少する。Ｙ側の各パラメータ（書き込み信号ＷＥＮＹ、ゲート電圧ＶＳＷＹ、電流ＩＳＷＹ、書き込み電流ＩＢＬ）の変化も、同様である。
【００８７】
２−３．効果
本実施の形態によれば、第１の実施の形態と同様の効果が得られる。それは、電流波形調整回路１００ｂ、２００ｂによって立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦが調整され得るからである。
【００８８】
また、本実施の形態によれば、制御信号ＲＳＥＬ、ＦＳＥＬを用いることによって、書き込み電流の遷移時間を容易に調整することができる。図２４は、シミュレーションにより得られた書き込み電流ＩＷＬの波形を示しており、その波形の制御信号ＲＳＥＬＸ［１：ｎ］、ＦＳＥＬＸ［１：ｎ］に対する依存を示している。例えば、ｎは４であるとする。また、ｊ（＝１〜４）が大きくなるにつれて、調整電流ＩＲＸ［ｊ］、ＩＦＸ［ｊ］は小さくなるとする。
【００８９】
制御信号ＲＳＥＬＸ［１］だけが“Ｈ”に設定され、残りの制御信号ＲＳＥＬＸ［４：２］が“Ｌ”に設定される場合、書き込み電流ＩＷＬの立ち上がりは急峻になる。一方、制御信号ＲＳＥＬＸ［４］だけが“Ｈ”に設定され、残りの制御信号ＲＳＥＬＸ［３：１］が“Ｌ”に設定される場合、書き込み電流ＩＷＬの立ち上がりは最も緩やかになる。このように、制御信号ＲＳＥＬＸの設定を変更することにより、例えば図１３に示された４通りの立ち上がり時間ΔｔＲ（０．２ｎｓ、０．４ｎｓ、８ｎｓ、１８ｎｓ）が容易に実現される。制御信号ＦＳＥＬＸによる立ち下がり時間ΔｔＦの制御に関しても同様である。
【００９０】
制御信号ＲＳＥＬ、ＦＳＥＬの設定は、図２４に示されたものに限られない。上述の通り、立ち上がり時間ΔｔＲは、制御信号ＲＳＥＬ［１：ｎ］の２ｎパターンの組み合わせに応じて、高精度・高分解能で調整され得る。同様に、立ち下がり時間ΔｔＦは、制御信号ＦＳＥＬ［１：ｎ］の２ｎパターンの組み合わせに応じて、高精度・高分解能で調整され得る。図１８で示されたような、複数のメモリセルアレイ１０−１〜１０−Ｍにおける書き込み電流の遷移時間を揃えることも容易に実現され得る。
【００９１】
このように、本実施の形態によれば、制御信号ＲＳＥＬ、ＦＳＥＬを用いることによって、立ち上がり時間ΔｔＲと立ち下がり時間ΔｔＦをそれぞれ独立に、且つ、容易に、且つ、高精度に調整することが可能となる。
【００９２】
３．第３の実施の形態
次に、本発明の第３の実施の形態に係るＭＲＡＭを説明する。第３の実施の形態において、第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【００９３】
３−１．構成
図２５は、第３の実施の形態に係るＭＲＡＭの構成を示すブロック図である。本実施の形態において、制御信号発生回路３００ｃは、ｎビットの書き込み信号ＷＥＮＸ［ｎ：１］を、Ｘ側電流波形調整回路１００ｃに出力する。更に、Ｘ側電流源回路１１０ｃは、ｎ種類の書き込み電流ＩＷＬ０［ｎ：１］を、Ｘ側電流波形調整回路１００ｃに供給する。また、制御信号発生回路３００ｃは、ｎビットの書き込み信号ＷＥＮＹ［ｎ：１］を、Ｙ側電流波形調整回路２００ｃに出力する。更に、Ｙ側電流源回路２１０ｃは、ｎ種類の書き込み電流ＩＢＬ０［ｎ：１］を、Ｙ側電流波形調整回路２００ｃに供給する。
【００９４】
図２６は、第３の実施の形態における書き込み回路の詳細を示す回路図である。図２６において、Ｘ側の書き込み回路だけが示されているが、Ｙ側の書き込み回路に関しても同様である。本実施の形態における電流源回路１１０ｃは、複数の単位電流源回路１１１−１〜１１１−ｎを有している。ｎ個の単位電流源回路１１１−１〜１１１−ｎのそれぞれは、ｎ種類の書き込み電流ＩＷＬ０［１］〜ＩＷＬ０［ｎ］を発生させる。この単位電流源回路１１１が生成する書き込み電流ＩＷＬ０は、以下「単位書き込み電流ＩＷＬ０」と参照される。単位書き込み電流ＩＷＬ０［１］〜ＩＷＬ０［ｎ］の大きさはそれぞれ異なっていてもよい。
【００９５】
本実施の形態における電流波形調整回路１００ｃは、複数の単位電流源回路１１１−１〜１１１−ｎのそれぞれの出力に接続された複数の単位回路１２０−１〜１２０−ｎを有している。複数の単位回路１２０−１〜１２０−ｎのそれぞれは、複数の単位書き込み電流ＩＷＬ０［１］〜ＩＷＬ０［ｎ］の供給を制御し、且つ、複数の単位書き込み電流ＩＷＬ０［１］〜ＩＷＬ０［ｎ］の遷移時間を調整する機能を有する。
【００９６】
例えば、複数の単位回路１２０−１〜１２０−ｎの各々は、第１の実施の形態で示された電流波形調整回路１００ａと同じ構成を有している。すなわち、１つの単位回路１２０−ｊ（ｊ＝１〜ｎ）は、ＰＭＯＳトランジスタＭＰＳ［ｊ］、安定化容量ＣＳＷＸ［ｊ］、第１調整電流回路１２１−ｊ、第２調整電流回路１２２−ｊ、ＰＭＯＳトランジスタＭＰｊ、ＮＭＯＳトランジスタＭＮｊから構成されている。ＰＭＯＳトランジスタＭＰＳ［ｊ］は、単位電流源回路１１１−ｊから出力される単位書き込み電流ＩＷＬ０［ｊ］が流れる経路に設けられている。トランジスタＭＰｊ、ＭＮｊのゲート電極には、書き込み信号ＷＥＮＸ［ｊ］が印加される。このように、単位回路１２０−ｊは、書き込み信号ＷＥＮＸ［ｊ］に基づいて単位書き込み電流ＩＷＬ０［ｊ］の供給を制御し、且つ、単位書き込み電流ＩＷＬ０［１］の遷移時間を調整する。
【００９７】
ＰＭＯＳトランジスタＭＰＳ［ｊ］がＯＮの場合、単位書き込み電流ＩＷＬ０［ｊ］は、そのＰＭＯＳトランジスタＭＰＳ［ｊ］を通り、単位回路１２０−ｊから単位書き込み電流ＩＷＬ１［ｊ］として出力される。出力された単位書き込み電流ＩＷＬ１［ｊ］の合計が、書き込み電流ＩＷＬとしてＸ側セレクタ１１に供給される。少なくとも１つの単位書き込み電流ＩＷＬ１［ｊ］が、書き込み電流ＩＷＬとして用いられる。
【００９８】
複数の単位書き込み電流ＩＷＬ１［１］〜ＩＷＬ１［ｎ］のうち用いられる組み合わせは、ｎビットの書き込み信号ＷＥＮＸ［ｎ：１］によって決定される。つまり、書き込み電流ＩＷＬの大きさ及び遷移時間は、書き込み信号ＷＥＮＸ［ｎ：１］に応じて２ｎ通りに設定され得る。言い換えれば、電流波形調整回路１００ｃは、書き込み電流ＩＷＬの大きさ及び遷移時間を、２ｎパターンのうち書き込み信号ＷＥＮＸ［ｎ：１］で指定される１つに設定する。その意味で、本実施の形態に係る書き込み信号ＷＥＮＸ［ｎ：１］も、書き込み電流ＩＷＬを調整するための「制御信号」であると言える。
【００９９】
３−２．動作
図２７は、第３の実施の形態における書き込みの一例を示すタイミングチャートである。簡単のため、書き込み動作時に、書き込み信号ＷＥＮＸ［ｎ］だけが活性化され、他の書き込み信号ＷＥＮＸ［ｎ−１：１］は活性化されないとする。
【０１００】
書き込みが行われていない時、書き込み信号ＷＥＮＸ［ｊ］（ｊ＝１〜ｎ）は“Ｌ”に設定される。この時、トランジスタＭＰｊはＯＮし、トランジスタＭＮｊはＯＦＦしているため、安定化容量ＣＳＷＸ［ｊ］は充電されている。従って、ゲート電圧ＶＳＷＸ［ｊ］は電源電圧Ｖｄｄであり、書き込み電流ＩＷＬ１［ｊ］は流れない。
【０１０１】
時刻ｔ０において、セレクタ活性化信号ＸＤＥＮＷが“Ｈ”に変わり、Ｘ側セレクタ１１が活性化される。続いて、時刻ｔ１において、書き込み信号ＷＥＮＸ［ｎ］が活性化され、“Ｌ”から“Ｈ”に変わる。それに応答して、トランジスタＭＰｎはＯＦＦする一方、トランジスタＭＮｎがＯＮする。その結果、電流ＩＳＷＸ［ｎ］（＝調整電流ＩＲＸ［ｎ］）が安定化容量ＣＳＷＸ［ｎ］から流出し、ゲート電圧ＶＳＷＸ［ｎ］は徐々に減少する。そして、上記式（２）で与えられる立ち上がり時間ΔｔＲ（＝ｔ２−ｔ１）で、書き込み電流ＩＷＬ［ｎ］が０からＩＷＬ０［ｎ］まで増加する。
【０１０２】
時刻ｔ３において、書き込み信号ＷＥＮＸ［ｎ］が非活性化され、“Ｈ”から“Ｌ”に変わる。それに応答して、トランジスタＭＮｎはＯＦＦする一方、トランジスタＭＰｎがＯＮする。その結果、電流ＩＳＷＸ［ｎ］（＝調整電流ＩＦＸ［ｎ］）が安定化容量ＣＳＷＸ［ｎ］に流入し、ゲート電圧ＶＳＷＸ［ｎ］は徐々に増加する。そして、上記式（３）で与えられる立ち下がり時間ΔｔＦ（＝ｔ４−ｔ３）で、書き込み電流ＩＷＬ［ｎ］がＩＷＬ０［ｎ］から０まで減少する。
【０１０３】
３−３．効果
本実施の形態によれば、第１の実施の形態と同様の効果が得られる。それは、電流波形調整回路１００ｃ、２００ｃによって立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦが調整され得るからである。
【０１０４】
また、書き込み信号ＷＥＮＸ［ｎ：１］を用いることによって、第２の実施の形態と同様に、立ち上がり時間ΔｔＲと立ち下がり時間ΔｔＦを容易に、且つ、高精度に調整することが可能となる。
【０１０５】
更に、本実施の形態によれば、複数の単位電流源回路１１１−１〜１１１−ｎが設けられるため、書き込み電流の“大きさ（最大値）”をも調整することが可能である。例えば、製造ばらつき等により書き込み電流値の微調整が必要な場合、本実施の形態は有効である。書き込み電流値の大きさを最適値に設定することにより、書き込みマージンを拡大し、歩留まりを向上させることが可能である。
【０１０６】
尚、上記説明において、各単位回路１２０の構成として、第１の実施の形態で示された電流波形調整回路１００ａの構成が例示された。しかしながら、単位回路１２０の構成は、それに限られない。各単位回路１２０は、既出の実施の形態あるいは後述の実施の形態で示される電流波形調整回路と同じ構成を有していてもよい。
【０１０７】
４．第４の実施の形態
次に、本発明の第４の実施の形態に係るＭＲＡＭを説明する。第４の実施の形態において、第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【０１０８】
４−１．構成
図２８は、第４の実施の形態に係るＭＲＡＭの構成を示すブロック図である。第１の実施の形態と比較して、Ｘ側電流波形調整回路１００ａの代わりに、Ｘ側電流波形調整回路１００ｄが設けられている。また、Ｙ側電流波形調整回路２００ａの代わりに、Ｙ側電流波形調整回路２００ｄが設けられている。
【０１０９】
図２９は、第４の実施の形態における書き込み回路の詳細を示す回路図である。図２９において、Ｘ側の書き込み回路だけが示されているが、Ｙ側の書き込み回路に関しても同様である。本実施の形態に係る電流波形調整回路１００ｄは、複数のＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］を備えている。それらＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］は、Ｘ側電流源回路１１０の出力とＸ側セレクタ１１との間の電流経路に、並列に設けられている。
【０１１０】
電流波形調整回路１００ｄは、ＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］を順番にスイッチすることによって、書き込み電流ＩＷＬをある時間幅で遷移させることが可能である。つまり、並列に接続されたＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］は、可変抵抗の役割を果たしていると言える。電流波形調整回路１００ｄは、その可変抵抗の抵抗値をある時間幅で変化させることによって、書き込み電流ＩＷＬの大きさをその時間幅で変化させることができる。
【０１１１】
より詳細には、図２９に示されるように、ＰＭＯＳトランジスタＭＰＳ［２］〜ＭＰＳ［ｎ］のゲート電極には、それぞれ遅延素子１４０が接続されている。それぞれの遅延素子１４０は直列に接続されており、一群の遅延素子１４０の一端には、書き込み信号ＷＥＮＸの反転信号／ＷＥＮＸが入力される。反転信号／ＷＥＮＸは、ＰＭＯＳトランジスタＭＰＳ［１］のゲート電極にも印加される。１つの遅延素子１４０は、例えば複数個のインバータ素子の縦列接続で構成され、１つの遅延素子１４０による遅延時間はΔｔｄであるとする。
【０１１２】
このような構成により、反転信号／ＷＥＮＸは、遅延素子１４０を通して、ＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］のそれぞれのゲート電極に順番に印加される。反転信号／ＷＥＮＸは、ＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］をスイッチングするための信号であり、結果として、ＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］は順番にスイッチされることになる。これにより、書き込み電流ＩＷＬをある時間幅で遷移させることが可能となる。
【０１１３】
４−２．動作
図３０は、第４の実施の形態における書き込みの一例を示すタイミングチャートである。書き込みが行われていない時、書き込み信号ＷＥＮＸは“Ｌ”であり、反転信号／ＷＥＮＸは“Ｈ”である。この時、ＰＭＯＳトランジスタＭＰＳ［ｊ］（ｊ＝１〜ｎ）は全てＯＦＦしており、書き込み電流ＩＷＬは流れない。
【０１１４】
時刻ｔ１において、書き込み信号ＷＥＮＸが活性化され、反転信号／ＷＥＮＸ（ゲート電圧ＶＧ１）が“Ｌ（グランド電圧Ｇｎｄ）”に変わる。それに応答して、ＰＭＯＳトランジスタＭＰＳ［１］がＯＮし、そのサイズに応じた書き込み電流ＩＷＬが流れる。遅延時間Δｔｄ後の時刻ｔ２（＝ｔ１＋Δｔｄ）において、ゲート電圧ＶＧ２がグランド電圧Ｇｎｄに変わり、ＰＭＯＳトランジスタＭＰＳ［２］のサイズに応じて書き込み電流ＩＷＬが増加する。それ以降（時刻ｔ３、ｔ４・・・）、遅延時間Δｔｄ毎に、ゲート電圧ＶＧ３、ＶＧ４・・・が順番にグランド電圧Ｇｎｄに変わり、ＰＭＯＳトランジスタＭＰＳ［ｊ］が順番にＯＮしていく。結果として、書き込み電流ＩＷＬは、図３０で示される立ち上がり幅で増加することになる。その立ち上がり幅は、遅延時間Δｔｄを調整することにより、可変に設定され得る。
【０１１５】
時刻ｔ５において、書き込み信号ＷＥＮＸが非活性化され、反転信号／ＷＥＮＸ（ゲート電圧ＶＧ１）が“Ｈ（電源電圧Ｖｄｄ）”に変わる。それに応答して、ＰＭＯＳトランジスタＭＰＳ［１］がＯＦＦし、そのサイズに応じた電流が流れなくなる。遅延時間Δｔｄ後の時刻ｔ６（＝ｔ５＋Δｔｄ）において、ゲート電圧ＶＧ２が電源電圧Ｖｄｄに変わり、ＰＭＯＳトランジスタＭＰＳ［２］のサイズに応じて書き込み電流ＩＷＬが減少する。それ以降（時刻ｔ７、ｔ８・・・）、遅延時間Δｔｄ毎に、ゲート電圧ＶＧ３、ＶＧ４・・・が順番に電源電圧Ｖｄｄに変わり、ＰＭＯＳトランジスタＭＰＳ［ｊ］が順番にＯＦＦしていく。結果として、書き込み電流ＩＷＬは、図３０で示される立ち下がり幅で減少することになる。その立ち下がり幅は、遅延時間Δｔｄを調整することにより、可変に設定され得る。
【０１１６】
４−３．効果
本実施の形態によれば、第１の実施の形態と同様の効果が得られる。それは、電流波形調整回路１００ｄ、２００ｄによって立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦが調整され得るからである。更に、本実施の形態によれば、安定化容量ＣＳＷＸが必要ではないため、回路面積が低減されるという効果が得られる。
【０１１７】
５．第５の実施の形態
次に、本発明の第５の実施の形態に係るＭＲＡＭを説明する。第５の実施の形態において、第４の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【０１１８】
５−１．構成
図３１は、第５の実施の形態に係るＭＲＡＭの構成を示すブロック図である。第４の実施の形態と比較して、Ｘ側電流波形調整回路１００ｄの代わりに、Ｘ側電流波形調整回路１００ｅが設けられている。また、Ｙ側電流波形調整回路２００ｄの代わりに、Ｙ側電流波形調整回路２００ｅが設けられている。Ｘ側電流波形調整回路１００ｅには、ｍビットの遅延選択信号ＤＳＥＬＸ［ｍ：１］が入力される。Ｙ側電流波形調整回路２００ｅには、ｍビットの遅延選択信号ＤＳＥＬＹ［ｍ：１］が入力される。
【０１１９】
図３２は、第５の実施の形態における書き込み回路の詳細を示す回路図である。図３２において、Ｘ側の書き込み回路だけが示されているが、Ｙ側の書き込み回路に関しても同様である。本実施の形態に係る電流波形調整回路１００ｅは、遅延素子１４０の代わりに、遅延時間選択回路１５０を有している。遅延時間選択回路１５０とＰＭＯＳトランジスタＭＰＳ［１］〜ＭＰＳ［ｎ］との接続関係は、第４の実施の形態と同様である。
【０１２０】
各々の遅延時間選択回路１５０には、ｍビットの遅延選択信号ＤＳＥＬＸ［ｍ：１］が入力される。この遅延選択信号ＤＳＥＬＸ［ｍ：１］に応じて、遅延時間選択回路１５０は、複数種類の遅延時間のうち１つを選択する。遅延時間選択回路１５０における遅延時間が変動すると、それに応じて、書き込み電流ＩＷＬの立ち上がり時間ΔｔＲや立ち下がり時間ΔｔＦも変動する。その意味で、本実施の形態における遅延選択信号ＤＳＥＬＸ［ｍ：１］も、書き込み電流の遷移時間を調整するための制御信号であると言える。
【０１２１】
図３３は、遅延時間選択回路１５０の構成の一例を示している。例えば、ｍは４である。１つの遅延時間選択回路１５０は、複数の遅延素子１４０とＮＡＮＤ１５１〜１５５から構成されている。ＮＡＮＤ１５１〜１５４のそれぞれには、遅延選択信号ＤＳＥＬＸ［４］〜ＤＳＥＬＸ［１］のそれぞれが入力される。また、ＮＡＮＤ１５１〜１５４には、それぞれ異なる数の遅延素子１４０を通して、入力信号ＩＮが入力される。１個の遅延素子１４０による遅延時間がΔｔｄの場合、図３３に示された遅延時間選択回路１５０は、４種類の遅延時間０、Δｔｄ、２Δｔｄ、４Δｔｄを提供することができる。遅延選択信号ＤＳＥＬＸ［４：１］を用いることにより、遅延時間選択回路１５０における遅延時間を、容易に、且つ、可変に設定することが可能である。
【０１２２】
５−２．動作
図３４は、第５の実施の形態における書き込みの一例を示すタイミングチャートである。本例において、遅延選択信号ＤＳＥＬＸ［４］だけが“Ｈ”に設定され、他の遅延選択信号ＤＳＥＬＸ［３：１］は“Ｌ”に設定されているとする。この時、遅延時間選択回路１５０における遅延時間は、４Δｔｄである。
【０１２３】
書き込みが行われていない時、書き込み信号ＷＥＮＸは“Ｌ”であり、反転信号／ＷＥＮＸは“Ｈ”である。この時、ＰＭＯＳトランジスタＭＰＳ［ｊ］（ｊ＝１〜ｎ）は全てＯＦＦしており、書き込み電流ＩＷＬは流れない。
【０１２４】
時刻ｔ１において、書き込み信号ＷＥＮＸが活性化され、反転信号／ＷＥＮＸ（ゲート電圧ＶＧ１）が“Ｌ（グランド電圧Ｇｎｄ）”に変わる。それに応答して、ＰＭＯＳトランジスタＭＰＳ［１］がＯＮし、そのサイズに応じた書き込み電流ＩＷＬが流れる。遅延時間４Δｔｄ後の時刻ｔ２（＝ｔ１＋４Δｔｄ）において、ゲート電圧ＶＧ２がグランド電圧Ｇｎｄに変わり、ＰＭＯＳトランジスタＭＰＳ［２］のサイズに応じて書き込み電流ＩＷＬが増加する。それ以降（時刻ｔ３、ｔ４・・・）、遅延時間４Δｔｄ毎に、ゲート電圧ＶＧ３、ＶＧ４・・・が順番にグランド電圧Ｇｎｄに変わり、ＰＭＯＳトランジスタＭＰＳ［ｊ］が順番にＯＮしていく。結果として、書き込み電流ＩＷＬは、図３４で示される立ち上がり幅で増加することになる。
【０１２５】
時刻ｔ５において、書き込み信号ＷＥＮＸが非活性化され、反転信号／ＷＥＮＸ（ゲート電圧ＶＧ１）が“Ｈ（電源電圧Ｖｄｄ）”に変わる。それに応答して、ＰＭＯＳトランジスタＭＰＳ［１］がＯＦＦし、そのサイズに応じた電流が流れなくなる。遅延時間４Δｔｄ後の時刻ｔ６（＝ｔ５＋４Δｔｄ）において、ゲート電圧ＶＧ２が電源電圧Ｖｄｄに変わり、ＰＭＯＳトランジスタＭＰＳ［２］のサイズに応じて書き込み電流ＩＷＬが減少する。それ以降（時刻ｔ７、ｔ８・・・）、遅延時間４Δｔｄ毎に、ゲート電圧ＶＧ３、ＶＧ４・・・が順番に電源電圧Ｖｄｄに変わり、ＰＭＯＳトランジスタＭＰＳ［ｊ］が順番にＯＦＦしていく。結果として、書き込み電流ＩＷＬは、図３４で示される立ち下がり幅で減少することになる。
【０１２６】
５−３．効果
本実施の形態によれば、第４の実施の形態と同様の効果が得られる。それは、電流波形調整回路１００ｅ、２００ｅによって立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦが調整され得るからである。更に、遅延選択信号ＤＳＥＬＸ、ＤＳＥＬＹを用いることによって、立ち上がり時間ΔｔＲ及び立ち下がり時間ΔｔＦを容易に調整することが可能になる。
【０１２７】
６．第６の実施の形態
次に、本発明の第６の実施の形態に係るＭＲＡＭを説明する。第６の実施の形態において、既出の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【０１２８】
６−１．構成
図３５は、第６の実施の形態に係るＭＲＡＭの構成を示すブロック図である。本実施の形態によれば、電流波形調整回路２００ｆ及び電流源回路２１０ｆが、Ｙ側にのみ設けられており、Ｘ側には設けられていない。制御信号発生回路３００ｆは、セレクタ活性化信号ＸＤＥＮＷをＸ側セレクタ１１とＹ側セレクタ２１に出力する。また、制御信号発生回路３００ｆは、書き込み信号ＷＥＮＹを、電流波形調整回路２００ｆに出力する。
【０１２９】
本実施の形態におけるメモリセル１ｆは、特有のセル構造を有しており、書き込み用の選択トランジスタＴ１、Ｔ２を備えている。セル構造に関する詳細は、特許文献４（特開２００４−３４８９３４）を参照されたい。図３５及び図３６に示されるレイアウトを参照して、セル構造の概略だけを説明する。
【０１３０】
１つのメモリセル１ｆは、２つの選択トランジスタＴ１、Ｔ２、及びＭＴＪ素子で構成されている。ＭＴＪ素子の一端は、選択トランジスタＴ１とＴ２を連結する引き出し配線７に接続され、その他端はグランドに接続されている。選択トランジスタＴ１のソース／ドレイン６の一方は第１ビット線ＢＬ１に接続され、他方は引き出し配線７に接続されている。選択トランジスタＴ２のソース／ドレイン６の一方は第２ビット線ＢＬ２に接続され、他方は引き出し配線７に接続されている。選択トランジスタＴ１、Ｔ２のゲート電極には、ワード線ＷＬが接続されている。
【０１３１】
データ書き込み時にはまず、選択セル上のワード線ＷＬが活性化される。次に、一対のビット線ＢＬ１、ＢＬ２の間に書き込み電流ＩＢＬが流される。引き出し配線７を流れる書き込み電流ＩＢＬにより、選択セルにのみ書き込み磁場が印加され、選択的に磁化反転が行われる。ＭＴＪ素子は、自由磁性層の磁化困難軸が引き出し配線７の長手方向に対して一定の角度（好適には４５度）を有するように配置されている。そのため、書き込み磁場も、磁化困難軸に対して一定の角度を有するように生成される。従って、磁化反転に必要な磁場を、書き込み電流ＩＢＬだけで生成することが出来る。
【０１３２】
データ「０」の書き込みとデータ「１」の書き込みは、引き出し配線７を流れる書き込み電流ＩＢＬの方向をスイッチすることによって実現される。例えば、データ「０」の書き込み時、第１ビット線ＢＬ１から第２ビット線ＢＬ２へ、書き込み電流ＩＢＬが供給される。一方、データ「１」の書き込み時、第２ビット線ＢＬ２から第１ビット線ＢＬ１へ、書き込み電流ＩＢＬが供給される。
【０１３３】
図３７は、第６の実施の形態における書き込み回路の詳細を示す回路図である。電流源回路２１０ｆは、第１電流源回路２１０−１と第２電流源回路２１０−２を有している。第１電流源回路２１０−１は、第１ビット線ＢＬ１に接続されており、第１ビット線ＢＬ１から第２ビット線ＢＬ２に流れ込む書き込み電流ＩＢＬ１を生成する。一方、第２電流源回路２１０−２は、第２ビット線ＢＬ２に接続されており、第２ビット線ＢＬ２から第１ビット線ＢＬ１に流れ込む書き込み電流ＩＢＬ２を生成する。
【０１３４】
また、電流波形調整回路２００ｆは、書き込み電流ＩＢＬ１、ＩＢＬ２のそれぞれに対して設けられた第１電流波形調整回路２００−１と第２電流波形調整回路２００−２を有している。第１電流波形調整回路２００−１は、第１電流源回路２１０−１の出力に接続されており、書き込み電流ＩＢＬ１の供給を制御し、且つ、書き込み電流ＩＢＬ１の遷移時間を調整する機能を有している。第２電流波形調整回路２００−２は、第２電流源回路２１０−２の出力に接続されており、書き込み電流ＩＢＬ２の供給を制御し、且つ、書き込み電流ＩＢＬ２の遷移時間を調整する機能を有している。
【０１３５】
第１電流波形調整回路２００−１と第２電流波形調整回路２００−２の各々は、既出の実施の形態における電流波形調整回路のいずれであってもよい。図３７では、例として、第１の実施の形態における電流波形調整回路と同様の構成が適用されている。
【０１３６】
第１電流波形調整回路２００−１は、安定化容量ＣＳＷ１、ＭＯＳトランジスタＭＰ１、ＭＮ１、調整電流ＩＲ１を生成する第１調整電流回路２０１−１、調整電流ＩＦ１を生成する第２調整電流回路２０２−１を有している。ＭＯＳトランジスタＭＰ１、ＭＮ１のゲート電極はＡＮＤ２２０−１の出力に接続されており、そのＡＮＤ２２０−１には、書き込み信号ＷＥＮＹ及びデータ０書き込み信号ＤＡＴＡ０が入力される。このような構成により、第１電流波形調整回路２００−１は、ＰＭＯＳトランジスタＭＰＳ１のゲート電圧ＶＳＷ１を制御し、書き込み電流ＩＢＬ１の遷移時間を調整する。
【０１３７】
第２電流波形調整回路２００−２は、安定化容量ＣＳＷ２、ＭＯＳトランジスタＭＰ２、ＭＮ２、調整電流ＩＲ２を生成する第１調整電流回路２０１−２、調整電流ＩＦ２を生成する第２調整電流回路２０２−２を有している。ＭＯＳトランジスタＭＰ２、ＭＮ２のゲート電極はＡＮＤ２２０−２の出力に接続されており、そのＡＮＤ２２０−２には、書き込み信号ＷＥＮＹ及びデータ１書き込み信号ＤＡＴＡ０が入力される。このような構成により、第２電流波形調整回路２００−２は、ＰＭＯＳトランジスタＭＰＳ２のゲート電圧ＶＳＷ２を制御し、書き込み電流ＩＢＬ２の遷移時間を調整する。
【０１３８】
また、ＰＭＯＳトランジスタＭＰＳ１とＹ側セレクタ２１との間の電流経路は、電流引き込み用のＭＯＳトランジスタＭＳ１を介してグランドに接続されている。同様に、ＰＭＯＳトランジスタＭＰＳ２とＹ側セレクタ２１との間の電流経路は、電流引き込み用のＭＯＳトランジスタＭＳ２を介してグランドに接続されている。ＭＯＳトランジスタＭＳ１、ＭＳ２のゲート電極には、書き込み信号ＷＥＮＹあるいはその反転信号／ＷＥＮＹが入力される。
【０１３９】
６−２．動作
データ０の書き込み時、書き込み信号ＷＥＮＹと信号ＤＡＴＡ０が“Ｈ”に設定され、信号ＤＡＴＡ１は“Ｌ”に設定される。その結果、第１電流波形調整回路２００−１が活性化される一方、第２電流波形調整回路２００−２は非活性のままである。また、ＭＯＳトランジスタＭＳ１のゲート電極には反転信号／ＷＥＮＹ（“Ｌ”）が入力され、ＭＯＳトランジスタＭＳ１はＯＦＦする。一方、ＭＯＳトランジスタＭＳ２のゲート電極には書き込み信号ＷＥＮＹ（“Ｈ”）が入力され、ＭＯＳトランジスタＭＳ２はＯＮする。
【０１４０】
その結果、書き込み電流ＩＢＬは、第１ビット線ＢＬ１から第２ビット線ＢＬ２に流れ、ＭＯＳトランジスタＭＳ２を通ってグランドに流れ込む。第１電流波形調整回路２００−１は、既出の実施の形態と同様に、書き込み電流ＩＢＬの遷移時間を調整する。つまり、書き込み電流ＩＢＬは、立ち上がり時間ΔｔＲで０からＩＢＬ１まで増加し、また、立ち下がり時間ΔｔＦでＩＢＬ１から０まで減少する。図３８は、そのようなデータ０の書き込み時のタイミングチャートを示している。
【０１４１】
データ１の書き込み時、書き込み信号ＷＥＮＹと信号ＤＡＴＡ１が“Ｈ”に設定され、信号ＤＡＴＡ０は“Ｌ”に設定される。その結果、第２電流波形調整回路２００−２が活性化される一方、第１電流波形調整回路２００−１は非活性のままである。また、ＭＯＳトランジスタＭＳ１のゲート電極には書き込み信号ＷＥＮＹ（“Ｈ”）が入力され、ＭＯＳトランジスタＭＳ１はＯＮする。一方、ＭＯＳトランジスタＭＳ２のゲート電極には反転信号／ＷＥＮＹ（“Ｌ”）が入力され、ＭＯＳトランジスタＭＳ２はＯＦＦする。
【０１４２】
その結果、書き込み電流ＩＢＬは、第２ビット線ＢＬ２から第１ビット線ＢＬ１に流れ、ＭＯＳトランジスタＭＳ１を通ってグランドに流れ込む。第２電流波形調整回路２００−２は、既出の実施の形態と同様に、書き込み電流ＩＢＬの遷移時間を調整する。つまり、書き込み電流ＩＢＬは、立ち上がり時間ΔｔＲで０からＩＢＬ２まで増加し、また、立ち下がり時間ΔｔＦでＩＢＬ２から０まで減少する。
【０１４３】
６−３．効果
本実施の形態によれば、既出の実施の形態と同様の効果が得られる。
【０１４４】
７．スクリーニング方法
本発明に係る電流波形調整回路を用いることによって、不良セルのスクリーニングを効率よく実行することが可能である。図３９は、そのスクリーニング方法（半導体記憶装置のテスト方法）を示すフローチャートである。
【０１４５】
まず、電流波形調整回路は、書き込み電流の遷移時間を初期値に設定する。その初期値は、例えば、最急峻条件に設定される。すなわち、遷移時間の初期値は、遷移時間として設定され得る値のうち最小値に設定される（ステップＳ１）。次に、設定された遷移時間で遷移する書き込み電流を用いることにより、半導体記憶装置に対する連続書き込み試験が行われる（ステップＳ２）。連続書き込み試験の後、書き込み不良セルが発生したか否かの調査が行われる（ステップＳ３）。書き込み不良セルが無いと判定された場合（ステップＳ４；Ｎｏ）、テストは終了する。
【０１４６】
一方、書き込み不良セルが有ると判定された場合（ステップＳ４；Ｙｅｓ）、周知の手段によって、その書き込み不良セルがリダンダンシセルで置換される（ステップＳ５）。例えば、不良セルのアドレスをヒューズ等で構成されるアドレス記憶領域に記録することにより、セルの置換が行われる。次に、書き込み電流の遷移時間が別の値に変更される。具体的には、電流波形調整回路を用いることにより、遷移時間がより長くなるように設定変更が行われる（ステップＳ６）。そして、ステップＳ２〜ステップＳ４が再度実行される。書き込み不良セルが無くなるまで、同じ処理が繰り返し実行される。テストが終了すると、その時点での書き込み条件が、設定ヒューズ等を用いることにより保存される。
【０１４７】
図４０は、そのような半導体記憶装置のテストの一例を示すフローチャートである。本例において、第２の実施の形態で示された電流波形調整回路１００ｂ、２００ｂが用いられる。
【０１４８】
まず、時刻ｔ０〜ｔ３のテストモード（１）において、制御信号ＲＳＥＬ［１］、ＦＳＥＬ［１］が“Ｈ”に設定される。この時、書き込み電流の波形が最も急峻となる（図２４参照）。この条件下で、連続書き込み試験が行われる。時刻ｔ１、ｔ２・・・において、急峻な立ち上がり・立ち下がり波形を有する書き込み電流が流れる。
【０１４９】
時刻ｔ３において連続書き込み試験が終了すると、書き込み不良が発生したか否かが判定される。書き込み不良が発生している場合、不良セルがリダンダンシセルで置換される。
【０１５０】
次に、時刻ｔ４〜ｔ７のテストモード（２）において、制御信号ＲＳＥＬ［２］、ＦＳＥＬ［２］が“Ｈ”に設定される。これにより、書き込み電流の遷移波形がより緩やかになる。この条件下で、連続書き込み試験が行われる。時刻ｔ５、ｔ６・・・において、より緩やかな立ち上がり・立ち下がり波形を有する書き込み電流が流れる。以下同様に、書き込み不良が無くなるまで、波形の傾きの変更と連続書き込み試験が繰り返される。
【０１５１】
以上に説明されたように、電流波形調整回路を用いることによって、出荷前に書き込み試験を行い、不良セルを選別・置換することが可能となる。書き込み電流の波形の傾きが急峻な条件下で、不良セルがあらかじめ検出・置換される。これにより、半導体記憶装置の信頼性を確保し、安定的に動作する半導体記憶装置を提供することが可能となる。特にＭＲＡＭの場合、この技術により、高信頼性・高歩留まりのチップを供給することが出来る。
【図面の簡単な説明】
【０１５２】
【図１】図１は、ＭＲＡＭで用いられる典型的なＭＴＪ素子の構成を示す模式図である。
【図２】図２は、ＭＲＡＭのメモリセルアレイを示す平面図である。
【図３】図３は、ＭＲＡＭの書き込み動作における、書き込み電流の印加タイミング及び自由磁性層の磁化状態の変遷を示す概念図である。
【図４】図４は、ＭＲＡＭのメモリセルに関する磁化反転曲線を示すグラフ図である。
【図５】図５は、トグル書き込み方式のＭＲＡＭで用いられるＭＴＪ素子の構成を示す模式図である。
【図６】図６は、トグル書き込み方式のＭＲＡＭの書き込み動作における、書き込み電流の印加タイミング及び自由磁性層の磁化状態の変遷を示す概念図である。
【図７】図７は、トグル書き込み方式のＭＲＡＭのメモリセルに関する磁化反転曲線を示すグラフ図である。
【図８】図８は、従来のＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図９】図９は、従来のＭＲＡＭにおける電流源回路の構成を示す回路図である。
【図１０】図１０は、従来のＭＲＡＭにおける書き込み動作を示すタイミングチャートである。
【図１１】図１１は、従来のＭＲＡＭに対する連続書き込み試験の結果を示すグラフ図である。
【図１２】図１２は、不規則な書き込み不良の発生過程を説明するための図である。
【図１３】図１３は、本発明に係るＭＲＡＭに対する連続書き込み試験の結果を示すグラフ図である。
【図１４】図１４は、本発明の第１の実施の形態に係るＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図１５】図１５は、第１の実施の形態における電流波形調整回路の構成を示す回路図である。
【図１６】図１６は、安定化容量の構造を示す模式図である。
【図１７】図１７は、第１の実施の形態における書き込み動作を示すタイミングチャートである。
【図１８】図１８は、書き込み電流経路に存在する寄生抵抗及び寄生容量を説明するための概念図である。
【図１９】図１９は、ワード線を流れる書き込み電流の立ち上がり時間の設定例を示すタイミングチャートである。
【図２０】図２０は、ビット線を流れる書き込み電流の立ち上がり時間の設定例を示すタイミングチャートである。
【図２１】図２１は、本発明の第２の実施の形態に係るＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図２２】図２２は、第２の実施の形態における電流波形調整回路の構成を示す回路図である。
【図２３】図２３は、第２の実施の形態における書き込み動作を示すタイミングチャートである。
【図２４】図２４は、第２の実施の形態における書き込み電流の立ち上がり時間・立ち下がり時間の設定を示すグラフ図である。
【図２５】図２５は、本発明の第３の実施の形態に係るＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図２６】図２６は、第３の実施の形態における電流波形調整回路の構成を示す回路図である。
【図２７】図２７は、第３の実施の形態における書き込み動作を示すタイミングチャートである。
【図２８】図２８は、本発明の第４の実施の形態に係るＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図２９】図２９は、第４の実施の形態における電流波形調整回路の構成を示す回路図である。
【図３０】図３０は、第４の実施の形態における書き込み動作を示すタイミングチャートである。
【図３１】図３１は、本発明の第５の実施の形態に係るＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図３２】図３２は、第５の実施の形態における電流波形調整回路の構成を示す回路図である。
【図３３】図３３は、遅延時間選択回路の構成例を示す回路図である。
【図３４】図３４は、第５の実施の形態における書き込み動作を示すタイミングチャートである。
【図３５】図３５は、本発明の第６の実施の形態に係るＭＲＡＭにおける書き込み動作に関連する回路構成を示すブロック図である。
【図３６】図３６は、第６の実施の形態におけるメモリセルのレイアウトを示す平面図である。
【図３７】図３７は、第６の実施の形態における電流波形調整回路の構成を示す回路図である。
【図３８】図３８は、第６の実施の形態における書き込み動作を示すタイミングチャートである。
【図３９】図３９は、本発明に係る半導体記憶装置のテスト方法を示すフローチャートである。
【図４０】図４０は、本発明に係る半導体記憶装置のテスト方法を示すタイミングチャートである。
【符号の説明】
【０１５３】
１      ＭＴＪ、メモリセル
２      固定磁性層
３      自由磁性層
４      トンネル絶縁層
１０      メモリセルアレイ
１１      Ｘ側セレクタ
１２      Ｘ側電流終端回路
２１      Ｙ側セレクタ
２２      Ｙ側電流終端回路
１００      Ｘ側電流波形調整回路
１１０      Ｘ側電流源回路
１１１      電流源
１２０      単位回路
１２１、１２２    調整電流回路
１３０      調整電流源
１４０      遅延素子
１５０      遅延時間選択回路
２００      Ｙ側電流波形調整回路
２００−１  第１電流波形調整回路
２００−２  第２電流波形調整回路
２０１、２０２    電流源
２１０      Ｙ側電流源回路
２１０−１  第１電流源回路
２１０−２  第２電流源回路
３００      制御信号発生回路
ＷＬ      書き込み用ワード線
ＢＬ      書き込み用ビット線
ＷＥＮＸ    書き込み信号
ＷＥＮＹ    書き込み信号
ＸＤＥＮＷ  セレクタ活性化信号
ＲＳＥＬ    立ち上がり時間選択信号
ＦＳＥＬ    立ち下がり時間選択信号
ＤＳＥＬ    遅延選択信号
【図１】
2008047214.tif 000004
【図２】
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【図３】
2008047214.tif 000006
【図４】
2008047214.tif 000007
【図５】
2008047214.tif 000008
【図６】
2008047214.tif 000009
【図７】
2008047214.tif 000010
【図８】
2008047214.tif 000011
【図９】
2008047214.tif 000012
【図１０】
2008047214.tif 000013
【図１１】
2008047214.tif 000014
【図１２】
2008047214.tif 000015
【図１３】
2008047214.tif 000016
【図１４】
2008047214.tif 000017
【図１５】
2008047214.tif 000018
【図１６】
2008047214.tif 000019
【図１７】
2008047214.tif 000020
【図１８】
2008047214.tif 000021
【図１９】
2008047214.tif 000022
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2008047214.tif 000027
【図２５】
2008047214.tif 000028
【図２６】
2008047214.tif 000029
【図２７】
2008047214.tif 000030
【図２８】
2008047214.tif 000031
【図２９】
2008047214.tif 000032
【図３０】
2008047214.tif 000033
【図３１】
2008047214.tif 000034
【図３２】
2008047214.tif 000035
【図３３】
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【図３４】
2008047214.tif 000037
【図３５】
2008047214.tif 000038
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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