(57)【要約】【課題】  消去外処理の実行の際、空き領域を確保するために消去外処理の実行前に実行されるガーベジコレクション処理に伴う待ち時間を削減する不揮発性半導体記憶装置を提供する。【解決手段】  消去外処理Ｔ１を実行後、空き容量を確保すべくガーベジコレクション処理Ｇ１を実行する場合、前記処理Ｇ１を、データ移動処理Ｇｄ１、消去前処理Ｇｒ１、消去本処理Ｇｅ１、消去後処理Ｇｏ１の各ガーベジコレクション構成処理毎に分割し、各ガーベジコレクション構成処理が終了した時点でガーベジコレクション処理を中断して消去外処理を実行させる。即ち、データ移動処理Ｇｄ１、消去外処理Ｔ２、消去前処理Ｇｒ１、消去外処理Ｔ３、消去本処理Ｇｅ１、消去外処理Ｔ４、消去後処理Ｇｏ１をこの順に実行する。消去後処理Ｇｏ１が終了してガーベジコレクション処理Ｇ１が完了すると、その後は空き容量が不足するまで更に他の消去外処理Ｔ５、Ｔ６、…を順次実行する。【選択図】        図１
2008146341.tif 000002
【特許請求の範囲】
【請求項１】
データ移動処理、消去前処理、消去本処理、消去後処理がこの順に行われることで対象ブロックに属する複数のメモリセルに記録された必要情報を保持しつつ空き領域を確保するガーベジコレクション処理が行われる不揮発性半導体記憶装置であって、
前記データ移動処理が、前記対象ブロック以外の移動先ブロックに属する複数のメモリセルに書き込みを行うことで前記必要情報を前記移動先ブロックへ移動させる処理であり、
前記消去前処理が、前記消去本処理の実行前に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、
前記消去本処理が、前記対象ブロックに属する全てのメモリセルに対する消去電圧印加処理を含み、
前記消去後処理が、前記消去本処理の実行後に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、
前記ガーベジコレクション処理が、
前記対象ブロック以外の非対象ブロックに対する消去外処理の実行を開始するために、前記データ移動処理、前記消去前処理、前記消去本処理、及び前記消去後処理の各ガーベジコレクション構成処理の内少なくとも何れか一の処理が完了後に自動的に中断可能であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各ガーベジコレクション構成処理の内の少なくとも一の処理が、前記対象ブロックを構成する複数の小ブロック単位で自動的に中断可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記消去本処理が、前記対象ブロックに属する全てのメモリセルに対する消去電圧印加処理とベリファイ処理とを含み、前記対象ブロック以外の非対象ブロックに対する消去外処理の実行を開始するために、複数の前記小ブロック単位で前記ベリファイ処理を自動的に中断可能であることを特徴とする請求項２又は請求項３に記載の不揮発性半導体記憶装置。
【請求項４】
前記各小ブロックが、同数の前記メモリセルで構成されることを特徴とする請求項２又は請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
請求項１に記載の不揮発性半導体記憶装置における処理方法であって、
前記対象ブロック全体に対する前記消去後処理の終了前において、一の前記ガーベジコレクション構成処理を終了後、他の前記ガーベジコレクション構成処理の開始前に、前記対象ブロック以外の非対象ブロックに対する消去外処理を実行することを特徴とする処理方法。
【請求項６】
請求項２に記載の不揮発性半導体記憶装置における処理方法であって、
一の前記ガーベジコレクション構成処理内であって、一の前記小ブロックに対する処理が完了すると当該ガーベジコレクション構成処理を中断して前記消去外処理を実行し、前記消去外処理の実行完了後、前記対象ブロックに属する複数の前記小ブロックの内、当該消去外処理の実行前に当該ガーベジコレクション構成処理が行われていない一の前記小ブロックに対して電圧印加処理又はベリファイ処理を実行することを特徴とする処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリやＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等の不揮発性半導体記憶装置及びその処理方法に関する。
【背景技術】
【０００２】
今日の半導体プロセスの微細化に伴い、同一サイズの半導体チップに搭載可能な回路素子数も増大しており、例えばＩＣカード等のように小型で高機能な半導体装置が各種提供されている。
【０００３】
ＩＣカード等の上記半導体装置においては、年々、取り扱う対象となるデータ数の増加に伴い、当該装置内に処理データの格納領域として備えられる不揮発性メモリ領域においては、従来のＥＥＰＲＯＭに代わりフラッシュメモリが利用されるようになっている。
【０００４】
フラッシュメモリは、複数のメモリセルで構成されるブロック単位で記録された情報の消去動作が行われる構成である。この１ブロック当たりの容量としては通常６４ｋＢ或いは１６ｋＢを採用しているが、小容量データを取り扱う場合には、無駄領域を少なくするために１ｋＢ或いは２ｋＢ程度の小容量ブロックが採用されている（例えば、特許文献１参照）。このような小容量ブロックを採用する場合においても、上述したように、処理データが増加すると処理に必要な空き領域を確保するために、ブロック毎の消去動作が必要となる。
【０００５】
又、フラッシュメモリの場合、データをオーバーライト（上書き）して更新することができないため、データを書き込むのに十分な空き領域が存在するブロックに対して書き込みを行うことで情報を記憶する。このとき、一部領域にのみ情報が書き込まれたブロックが順次発生することとなり、データを書き込む際に十分な空き領域を有するブロックが次第に減少する。このため、一部領域にのみ情報の書き込まれたブロックに対し、当該ブロックに書き込まれた情報の内、必要な情報のみを他のブロックに移動すると共に、移動後にブロック全体に対して消去処理を施すことで十分な空き領域を確保する処理を行う場合があり、かかる処理を「ガーベジコレクション処理」と称する（適宜「ＧＣ処理」と略称する）。
【０００６】
図６は、従来のガーベジコレクション処理（ＧＣ処理）を説明するための概念的ブロック図である。図６に示されるメモリセルアレイ９０は、複数のメモリセルで構成される複数のブロックで構成されている。図６の内、ブロックＢ１〜Ｂ７の７ブロックが記憶領域であり、ブロックＢ８がアドレス管理等を行うためのファイル管理プログラム格納領域であるとする。
【０００７】
今、図６におけるブロックＢ１に対して、所定のデータｄ１を書き込む場合について説明する。このデータｄ１は、ある程度のデータ長を有しており、且つ、ブロックＢ１には既に所定の情報が記録されていてこのデータｄ１を完全に記憶させるために必要な空き領域が確保できない状態にあるとする。
【０００８】
このような場合に、ＧＣ処理を実行することでブロックＢ１にデータｄ１の格納領域を確保する。即ち、ブロックＢ１に記録されている情報の内、保持する必要のある情報（以下、「必要情報」と称する）を他のブロック（例えばブロックＢ２とする）に移動させた後、ブロックＢ１に対して消去処理を施すことでブロックＢ１に空き領域を形成することで、データｄ１の格納領域を確保する。以下に、このＧＣ処理の内容を説明する。
【０００９】
まず、ブロックＢ１に記録された必要情報を読み出すと共に、ブロックＢ２に書き込みを行う（以下、「データ移動処理」と称する）。次に、ブロックＢ１に対して消去前処理、消去本処理、消去後処理をこの順に実行することでブロックＢ１に記録された情報の消去を行う。ここで、消去前処理とは、消去対象メモリセルの消去前の閾値電圧のバラツキを揃えると共に消去前の閾値電圧の低いメモリセルが過剰消去されるのを防止する目的で消去本処理前に実行される書き込み処理を含み、消去本処理とは、消去対象となる対象ブロックに属する各メモリセルに対する消去電圧の印加処理を含み、消去後処理とは、消去後の閾値電圧が他のメモリセルの閾値電圧より低い過剰消去状態のメモリセルに対して閾値電圧を上げる目的で消去本処理後に実行される書き込み処理を含む。又、各処理後には、正しく書き込み或いは消去が実行されたかどうかを確認するベリファイ処理が実行される。これら一連の処理が実行された後、ブロックＢ１に対して情報の書き込み処理が行われることとなる。
【００１０】
即ち、データ移動処理、消去前処理、消去本処理、消去後処理の各処理によってＧＣ処理が構成されており、以下では、これらの各処理を「ガーベジコレクション構成処理」と称する（適宜「ＧＣ構成処理」と略称する）。
【００１１】
図７は、ＧＣ処理に要する時間（以下、「ＧＣ処理時間」と称する）を各ブロックの容量別に示したグラフであり、図７（ａ）はブロック容量が６４ｋＢの場合、図７（ｂ）はブロック容量が１６ｋＢの場合、図７（ｃ）はブロック容量が８ｋＢの場合についてのＧＣ処理時間を夫々示している。図７（ａ）によれば、ブロック容量が６４ｋＢの場合にＧＣ処理を実行すると、データ移動処理に３２０ｍｓ、消去前処理に約６４０ｍｓ、消去本処理に約２００ｍｓ、消去後処理に約６４０ｍｓ要し、ＧＣ処理時間として約１．８ｓ程度を要している。又、図７（ｂ）によれば、ブロック容量が１６ｋＢの場合にＧＣ処理を実行すると、データ移動処理に８０ｍｓ、消去前処理に約１６０ｍｓ、消去本処理に約２００ｍｓ、消去後処理に約１６０ｍｓ要し、ＧＣ処理時間として約０．６ｓ程度を要している。更に、図７（ｃ）によれば、ブロック容量が８ｋＢの場合にＧＣ処理を実行すると、データ移動処理に４０ｍｓ、消去前処理に約８０ｍｓ、消去本処理に約２００ｍｓ、消去後処理に約８０ｍｓ要し、ＧＣ処理時間として約０．４ｓ程度を要している。
【００１２】
【特許文献１】米国特許第５５８１５０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ＩＣカードを例に挙げると、データ書き込みや認証等の消去を伴わない通常の処理（以下、「消去外処理」と称する）を行うに際し、空き容量を確保する目的で当該消去外処理の実行前に前記ＧＣ処理を行うことが想定される。図８は、消去外処理の実行前に空き容量を確保する目的で行われるＧＣ処理を含む不揮発性半導体記憶装置の各処理フローを概念的に示したものである。消去外処理Ｔ９０、Ｔ９１を順次実行後に空き容量が確保できなくなった場合、消去外処理Ｔ９２の実行前にＧＣ処理Ｇ９０を実行することで空き容量を確保した後、消去外処理Ｔ９２、Ｔ９３、…を順次実行する。このＧＣ処理Ｇ９０は、上述したように、データ移動処理Ｇｄ９０、消去前処理Ｇｒ９０、消去本処理Ｇｅ９０、及び消去後処理Ｇｏ９０がこの順に実行されて構成される。ＧＣ処理Ｇ９０の実行完了後、消去外処理を順次実行し、空き容量が不足した場合には、再びＧＣ処理を実行して空き容量を確保する。
【００１４】
上記の場合、消去外処理Ｔ９２は、ＧＣ処理Ｇ９０が終了後に実行されるため、消去外処理Ｔ９２の実行の指示が行われてから実際に消去外処理Ｔ９２が完了するまでに要する時間は上述したＧＣ処理Ｇ９０と消去外処理Ｔ９２に要する時間（数ｍｓ〜数十ｍｓ）の合計となり、例えばブロック容量が６４ｋＢの場合であれば約１．８ｓ程度の時間を要する。更に、ＩＣカード全体の応答時間として、この合計時間の２倍程度の時間を必要とする場合には、消去外処理の実行の指示が行われてから実際に消去外処理が完了するまでに約３．６ｓ程度の待ち時間を要することとなる。ＧＣ処理の実行がない場合の消去外処理の待ち時間は消去外処理の実行時間である数ｍｓから長くても数十ｍｓ程度であることを考慮すれば、ＧＣ処理が実行された場合の消去外処理の待ち時間は利用者に対して処理が遅いという印象を与える可能性がある。
【００１５】
図９は、各ブロックの容量別に消去外処理（認証処理、課金処理等）及びＧＣ処理について各処理毎の処理時間を時系列にグラフ化したものであり、図９（ａ）はブロック容量が６４ｋＢの場合、図９（ｂ）はブロック容量が１６ｋＢの場合、図９（ｃ）はブロック容量が８ｋＢの場合について夫々示している。
【００１６】
消去外処理が複数回実行されることで空き領域が確保できなくなると、ＧＣ処理が実行され、このＧＣ処理終了後に再び消去外処理が実行されることとなる。例えばブロック容量が６４ｋＢの場合（図９（ａ））、消去外処理Ｔ９１の終了後、次の消去外処理Ｔ９２を実行する前に空き領域の確保のためにＧＣ処理Ｇ９０を実行しており、消去外処理Ｔ９１が終了してから次の消去外処理Ｔ９２が終了するまでに約１．８ｓ程度、ＩＣカードが応答するまでに約３．６ｓ程度の時間を必要とし、この時間がＩＣカード利用者に対して処理の遅さを感じさせることとなる。このようなＧＣ処理は、空き領域が確保できなくなる都度、通常は数十回程度の消去外処理につき一回自動実行され、その都度ＩＣカード利用者は処理の遅さに対してストレスを感じることとなる。
【００１７】
同様に、ブロック容量が１６ｋＢの場合、図９（ｂ）に示されるようにデータ移動処理Ｇｄ９０に約８０ｍｓ、消去前処理Ｇｒ９０に約１６０ｍｓ、消去本処理Ｇｅ９０に約２００ｍｓ、消去後処理Ｇｏ９０に約１６０ｍｓを要し、ＧＣ処理Ｇ９０全体で約０．６ｓ程度の時間を要する。これに消去外処理に要する時間を考慮すれば、ＩＣカード全体の応答時間には約１．２ｓ程度の時間を要し、この時間がＩＣカード利用者に対して処理の遅さを感じさせることとなる。
【００１８】
同様に、ブロック容量が８ｋＢの場合、図９（ｃ）に示されるようにデータ移動処理Ｇｄ９０に約４０ｍｓ、消去前処理Ｇｒ９０に約８０ｍｓ、消去本処理Ｇｅ９０に約２００ｍｓ、消去後処理Ｇｏ９０に約８０ｍｓを要し、ＧＣ処理Ｇ９０全体で約０．４ｓ程度の時間を要する。これに消去外処理に要する時間を考慮すれば、ＩＣカード全体の応答時間には約０．８ｓ程度の時間を要し、この時間がＩＣカード利用者に対して処理の遅さを感じさせることとなる。
【００１９】
本発明は、上記の問題点に鑑み、消去外処理の実行の際、空き領域を確保するために消去外処理の実行前に実行されるＧＣ処理に伴う待ち時間を削減する不揮発性半導体記憶装置を提供することを目的とする。又、本発明は、このような不揮発性半導体記憶装置の処理方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、データ移動処理、消去前処理、消去本処理、消去後処理がこの順に行われることで対象ブロックに属する複数のメモリセルに記録された必要情報を保持しつつ空き領域を確保するガーベジコレクション処理が行われる不揮発性半導体記憶装置であって、前記データ移動処理が、前記対象ブロック以外の移動先ブロックに属する複数のメモリセルに書き込みを行うことで前記必要情報を前記移動先ブロックへ移動させる処理であり、前記消去前処理が、前記消去本処理の実行前に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、前記消去本処理が、前記対象ブロックに属する全てのメモリセルに対する消去電圧印加処理を含み、前記消去後処理が、前記消去本処理の実行後に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、前記ガーベジコレクション処理が、前記対象ブロック以外の非対象ブロックに対する消去外処理の実行を開始するために、前記データ移動処理、前記消去前処理、前記消去本処理、及び前記消去後処理の各ガーベジコレクション構成処理の内少なくとも何れか一の処理が完了後に中断可能であることを第１の特徴とする。
【００２１】
本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、一のガーベジコレクション処理において消去される対象である対象ブロックに対するガーベジコレクション処理が完全に終了していなくても、ガーベジコレクション処理の実行を途中で中断し、中断後に消去外処理の実行することができる。従来は、認証処理、課金処理等の消去外処理の実行後、次の消去外処理を実行する前に空き領域の確保のためにガーベジコレクション処理を実行する必要がある場合、対象ブロック全体に対してガーベジコレクション処理が完了するまで次の消去外処理が実行されないため、ガーベジコレクション処理後の消去外処理が完了するまでには多くの待ち時間がかかったが、本構成によれば、対象ブロック全体に対してガーベジコレクション処理が完了していなくても、ガーベジコレクション構成処理単位で中断することができるため、中断後に消去外処理を実行することで消去外処理の実行開始を早めることができ、これによって消去外処理が完了するまでの待ち時間を短縮化することができる。
【００２２】
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記各ガーベジコレクション構成処理の内の少なくとも一の処理が、前記対象ブロックを構成する複数の小ブロック単位で自動的に中断可能であることを第２の特徴とする。
【００２３】
本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、対象ブロック全体に対してガーベジコレクション構成処理が完了していなくても、対象ブロックを構成する複数の小ブロック単位でガーベジコレクション構成処理を中断することができるため、中断後に消去外処理を実行することで消去外処理の実行開始を早めることができ、これによって消去外処理が完了するまでの待ち時間を短縮化することができる。
【００２４】
尚、ガーベジコレクション構成処理が中断された後に消去外処理の実行が完了すると、中断されたガーベジコレクション構成処理の中断箇所を記憶しておくと共に、中断箇所から引き続いてガーベジコレクション構成処理が実行される構成であるものとして良い。このとき、各ガーベジコレクション構成処理においてベリファイ処理が実行される場合、ガーベジコレクション構成処理を中断後に消去外処理を実行し、再び中断箇所からガーベジコレクション構成処理を再開する場合において、当該中断箇所を前記ベリファイ処理の対象となるメモリセルのアドレスであるベリファイアドレスによって記憶するものとすることができる。
【００２５】
又、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記消去本処理が、前記対象ブロックに属する全てのメモリセルに対する消去電圧印加処理とベリファイ処理とを含み、前記対象ブロック以外の非対象ブロックに対する消去外処理の実行を開始するために、複数の前記小ブロック単位で前記ベリファイ処理を自動的に中断可能であることを第３の特徴とする。
【００２６】
又、本発明に係る不揮発性半導体記憶装置は、上記第２又は第３の特徴構成に加えて、前記各小ブロックが、同数の前記メモリセルで構成されることを第４の特徴とする。
【００２７】
本発明に係る不揮発性半導体記憶装置の上記第４の特徴構成によれば、同一のガーベジコレクション構成処理を構成する各ガーベジコレクション構成小処理に要する処理時間を略均一化することができ、ガーベジコレクション構成処理前に実行されていた消去外処理の実行完了後、ガーベジコレクション構成小処理後に実行される消去外処理の実行開始までに要する時間を略均一化することができる。又、行われているガーベジコレクション構成小処理が同一のガーベジコレクション構成処理をＮ分割（Ｎは２以上の自然数）した内の何番目の処理に該当するかによってガーベジコレクション構成処理の中断箇所を容易に設定することが可能である。例えば、各小ブロック毎のベリファイ処理が完了した時点でガーベジコレクション構成処理を中断する場合、ｍ（ｍはＮ以下の自然数）番目のガーベジコレクション構成小処理の中断箇所としてはベリファイ対象となる対象ブロックに属する全メモリセルの略ｍ／Ｎ位置に該当するアドレスを設定するものとすれば良い。
【００２８】
又、本発明に係る不揮発性半導体記憶装置の処理方法は、上記第１の特徴構成を有する不揮発性半導体記憶装置における処理方法であって、前記対象ブロック全体に対する前記消去後処理の終了前において、一の前記ガーベジコレクション構成処理を終了後、他の前記ガーベジコレクション構成処理の開始前に、前記対象ブロック以外の非対象ブロックに対する消去外処理を実行することを第１の特徴とする。
【００２９】
本発明に係る不揮発性半導体記憶装置の処理方法の上記第１の特徴によれば、ガーベジコレクション構成処理の完了後にガーベジコレクション処理を一時中断して消去外処理の実行を開始することができるため、ガーベジコレクション処理が完全に完了するまで消去外処理の実行が開始されなかった従来構成と比較して、消去外処理の実行開始を大幅に早めることができる。従って、ガーベジコレクション処理前に実行されていた消去外処理の実行完了後、次の消去外処理の実行が完了するまでに要する待ち時間を大幅に短縮することができる。
【００３０】
又、本発明に係る不揮発性半導体記憶装置の処理方法は、上記第２の特徴構成を有する不揮発性半導体記憶装置における処理方法であって、一の前記ガーベジコレクション構成処理内であって、一の前記小ブロックに対する処理が完了すると当該ガーベジコレクション構成処理を中断して前記消去外処理を実行し、前記消去外処理の実行完了後、前記対象ブロックに属する複数の前記小ブロックの内、当該消去外処理の実行前に当該ガーベジコレクション構成処理が行われていない一の前記小ブロックに対して電圧印加処理又はベリファイ処理を実行することを第２の特徴とする。
【００３１】
本発明に係る不揮発性半導体記憶装置の処理方法の上記第２の特徴によれば、各小ブロックに対するガーベジコレクション構成処理の完了後にガーベジコレクション構成処理を一時中断して消去外処理の実行を開始することができるため、ガーベジコレクション構成処理の途中であっても消去外処理の実行を開始することができ、消去処理が完全に完了するまで消去外処理の実行が開始されなかった従来構成と比較して、消去外処理の実行開始を大幅に早めることができる。従って、ガーベジコレクション処理前に実行されていた消去外処理の実行完了後、次の消去外処理の実行が完了するまでに要する待ち時間を大幅に短縮することができる。
【発明の効果】
【００３２】
本発明の構成によれば、消去外処理の実行の際、空き領域を確保するために消去外処理の実行前に実行されるガーベジコレクション処理に伴う待ち時間を大幅に削減することができる。
【発明を実施するための最良の形態】
【００３３】
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）、及びその処理方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図４の各図を参照して説明する。
【００３４】
本発明装置は、データ書き込み等の消去処理以外の処理（以下、「消去外処理」と総称する）を実行する際に、空き容量が不足した場合には当該空き容量を確保すべく消去外処理の実行前にガーベジコレクション処理（ＧＣ処理）を実行する不揮発性半導体記憶装置であって、ＧＣ処理の実行方法に特徴を有することで、当該ＧＣ処理の実行に伴う消去外処理の実行の時間遅れの削減を可能にするものである。以下の各実施形態では、本発明装置の特徴部分であるＧＣ処理の実行を含む各処理方法についての説明を中心に行い、従来構成と同一の部分については再度の説明を省略する。
【００３５】
図１は、本発明装置の概念的動作フローを従来構成の図８に倣って示したものである。図１では、消去外処理Ｔ１を実行後に空き容量が確保できなくなった場合を想定している。尚、図１内における処理群ｔ１〜ｔ６についての説明は後述する。
【００３６】
図１に示されるように、消去外処理Ｔ１を実行後、空き容量を確保すべくＧＣ処理Ｇ１を実行する。このとき、ＧＣ処理Ｇ１を、データ移動処理Ｇｄ１、消去前処理Ｇｒ１、消去本処理Ｇｅ１、消去後処理Ｇｏ１の各ガーベジコレクション（ＧＣ）構成処理毎に分割し、各ＧＣ構成処理が終了した時点でＧＣ処理を中断して消去外処理を実行させる。即ち、データ移動処理Ｇｄ１を終了後に消去外処理Ｔ２を実行し、この消去外処理Ｔ２の終了後に消去前処理Ｇｒ１を実行し、この消去前処理Ｇｒ１を終了後に消去外処理Ｔ３を実行し、この消去外処理Ｔ３の終了後に消去本処理Ｇｅ１を実行し、この消去本処理Ｇｅ１を終了後に消去外処理Ｔ４を実行し、この消去外処理Ｔ４の終了後に消去後処理Ｇｏ１を実行する。消去後処理Ｇｏ１が終了してＧＣ処理Ｇ１が完了すると、その後は空き容量が不足するまで更に他の消去外処理Ｔ５、Ｔ６、…が順次実行される。
【００３７】
従来構成の説明で参照した図６に倣って、ＧＣ処理Ｇ１の対象ブロックをブロックＢ１とし、データ移動処理Ｇｄ１によって移動される移動先のブロックをブロックＢ２として説明すると、まず、消去外処理Ｔ１が実行された後、ブロックＢ１に記録されている情報の内、保持すべき情報を読み出して同一の情報をブロックＢ２内のメモリセルに書き込む（データ移動処理Ｇｄ１）。
【００３８】
この書き込み処理が終了すると、ＧＣ処理Ｇ１を一次中断し、消去外処理Ｔ２、即ち対象ブロックＢ１以外の任意のブロックに属するメモリセルに対する消去処理以外の通常処理が行われる。
【００３９】
そして、消去外処理Ｔ２が完了すると、対象ブロックＢ１を構成する全メモリセルの内、閾値電圧の低い全体のメモリセルに対し、消去前の閾値電圧のバラツキを揃えると共に消去前の閾値電圧の低いメモリセルが過剰消去されるのを防止する目的で書き込み処理を行う（消去前処理Ｇｒ１）。具体的には、対象ブロックＢ１を構成する全メモリセルの閾値電圧が所定の基準値を上回っているかどうかを確認すると共に、この基準値を下回っているメモリセルに対して書き込み電圧を印加して閾値電圧を上昇させる。そして、全メモリセルの閾値電圧が前記基準値を上回っているかどうかの確認を行い、当該条件を充足するまで書き込み電圧印加が行われる。この書き込み処理が終了すると、再びＧＣ処理Ｇ１を一時中断し、消去外処理Ｔ２と同様に消去外処理Ｔ３が実行される。
【００４０】
そして、消去外処理Ｔ３が完了すると、対象ブロックＢ１全体のメモリセルに対し消去電圧が印加されて情報の消去動作が行われる（消去本処理Ｇｅ１）。具体的には、対象ブロックＢ１を構成する全メモリセルに対して消去電圧を印加した後、各メモリセルにおいて正しく情報の消去が行われたかどうかを確認するためのベリファイ処理が消去電圧印加後に行われる。そして、対象ブロックＢ１全体のメモリセルに対するベリファイ処理が完了すると、ＧＣ処理Ｇ１を一次中断し、消去外処理Ｔ４が実行される。
【００４１】
消去外処理Ｔ４が完了すると、対象ブロックＢ１全体のメモリセルに対し、消去後の閾値電圧が他のメモリセルの閾値電圧より低い過剰消去状態のメモリセルに対して閾値電圧を上げる目的で書き込み処理を行う（消去後処理Ｇｏ１）。具体的には、対象ブロックＢ１を構成する全メモリセルの閾値電圧が所定の基準値を上回っているかどうかを確認すると共に、この基準値を下回っているメモリセルに対して書き込み電圧を印加して閾値電圧を上昇させる。そして、全メモリセルの閾値電圧が前記基準値を上回っているかどうか、即ち過剰消去状態のメモリセルが存在しないかどうかの確認を行い、過剰消去メモリセルが存在する場合には、正常な閾値電圧の範囲内に収まるよう書き込み電圧印加が行われる。この消去後処理Ｇｏ１の完了によって一連のＧＣ処理Ｇ１が完了することとなる。その後は、空き容量が不足するまで更に他の消去外処理Ｔ５、Ｔ６、…が順次実行される。
【００４２】
図２は、従来構成の図９に倣って消去外処理及びＧＣ処理について各処理毎の処理時間を時系列にグラフ化したものである。図２では、例として各ブロック容量が１６ｋＢである場合であって、各消去外処理が５１２Ｂ毎に行われるものとして説明する。又、図３は、図２における各処理毎の動作対象ブロックを概念的に図示したものである（処理群ｔ１〜ｔ４）。
【００４３】
消去外処理Ｔ１の実行後、次の消去外処理Ｔ２を実行する前に空き領域の確保のためにＧＣ処理Ｇ１を実行する場合、上述したように、まず消去外処理Ｔ１終了後、データ移動処理Ｇｄ１を実行し、当該処理終了後に消去外処理Ｔ２を実行する（処理群ｔ１）。その後、消去前処理Ｇｒ１を実行後に、次の消去外処理Ｔ３を実行する（処理群ｔ２）。その後、消去本処理Ｇｅ１を実行後に、次の消去外処理Ｔ４を実行する（処理群ｔ３）。その後、消去後処理Ｇｏ１を実行後に、次の消去外処理Ｔ５を実行する（処理群ｔ４）。消去後処理Ｇｏ１の終了によってＧＣ処理Ｇ１が完了し、これによって空き領域が確保されたため、空き領域が不足するまで順次消去外処理Ｔ６（処理群ｔ５）、Ｔ７（処理群ｔ６）が実行される。尚、この消去外処理Ｔ５の終了後、次の消去外処理を実行する際に他のブロックに対して空き領域を確保するためにＧＣ処理を行う必要がある場合には、上記処理群ｔ１〜ｔ４に該当する処理群を再度実行させることとなる。
【００４４】
例えば図３に示されるように、消去外処理Ｔ２〜Ｔ５が、データ移動処理の移動先ブロックと同一のブロックＢ２に属するメモリセルに対する処理であるとした場合、処理群ｔ１によって、ブロックＢ２の内の一の書き込みブロックＢ２ａに対してブロックＢ１からのデータが移されて書き込まれると共に、別の書き込みブロックＢ２ｂに対して消去外処理が施される。そして、処理群ｔ２によって、ブロックＢ１全体に対して消去前処理が施されると共に、ブロックＢ２の別の書き込みブロックＢ２ｃに対して消去外処理が施される。そして、処理群ｔ３によって、ブロックＢ１全体に対して消去本処理が施されると共に、ブロックＢ２の別の書き込みブロックＢ２ｄに対して消去外処理が施され、更に処理群ｔ４によって、ブロックＢ１全体に対して消去後処理が施されると共に、ブロックＢ２の別の書き込みブロックＢ２ｅに対して消去外処理が施される。これらの処理群ｔ１〜ｔ４によってブロックＢ１に対するＧＣ処理Ｇ１が完了するので、その後は、処理群ｔ５（消去外処理Ｔ６）、或いは処理群ｔ６（消去外処理Ｔ７）によって例えばブロックＢ１に対して書き込み処理を行っても良いし、ブロックＢ２やその他のブロックに対して書き込みを行っても良い。
【００４５】
このように構成されるとき、消去外処理Ｔ１の終了後、次の消去外処理Ｔ２が終了するまでに要する待ち時間は、データ移動処理Ｇｄ１に要する時間（約８０ｍｓ）、及び消去外処理Ｔ２に要する時間（約５ｍｓ）の合計となり、約８５ｍｓ程度となる。従って、ＩＣカード全体の応答時間としてこの合計時間の２倍程度の時間を必要とする場合であっても、消去外処理Ｔ２の実行の指示が行われてから実際に消去外処理Ｔ２が完了するまでに要する待ち時間は約０．１７ｓ程度に短縮される。これによって従来の処理方法の場合の１６ｋＢメモリブロックを有するＩＣカード全体の応答時間約１．２１ｓと比較すると大幅に待ち時間の短縮化が図られることとなる。
【００４６】
同様に、消去外処理Ｔ２の終了後、次の消去外処理Ｔ３が終了するまでに要する待ち時間は、消去前処理Ｇｒ１に要する時間（約１６０ｍｓ）、及び消去外処理Ｔ３に要する時間（約５ｍｓ）の合計となり、約１６５ｍｓ程度となる。従って、ＩＣカード全体の応答時間としてこの合計時間の２倍程度の時間を必要とする場合であっても、消去外処理Ｔ３の実行の指示が行われてから実際に消去外処理Ｔ３が完了するまでに要する待ち時間は約０．３３ｓ程度に短縮される。これによって従来の処理方法の場合のＩＣカード全体の応答時間約１．２１ｓと比較すると大幅に待ち時間の短縮化が図られることとなる。
【００４７】
同様に、消去外処理Ｔ３の終了後、次の消去外処理Ｔ４が終了するまでに要する待ち時間は、消去本前処理Ｇｅ１に要する時間（約２００ｍｓ）、及び消去外処理Ｔ４に要する時間（約５ｍｓ）の合計となり、約２０５ｍｓ程度となる。従って、ＩＣカード全体の応答時間としてこの合計時間の２倍程度の時間を必要とする場合であっても、消去外処理Ｔ４の実行の指示が行われてから実際に消去外処理Ｔ４が完了するまでに要する待ち時間は約０．４１ｓ程度に短縮される。これによって従来の処理方法の場合のＩＣカード全体の応答時間約１．２１ｓと比較すると大幅に待ち時間の短縮化が図られることとなる。
【００４８】
更に同様に、消去外処理Ｔ４の終了後、次の消去外処理Ｔ５が終了するまでに要する待ち時間は、消去後処理Ｇｏ１に要する時間（約１６０ｍｓ）、及び消去外処理Ｔ５に要する時間（約５ｍｓ）の合計となり、約１６５ｍｓ程度となる。従って、ＩＣカード全体の応答時間としてこの合計時間の２倍程度の時間を必要とする場合であっても、消去外処理Ｔ５の実行の指示が行われてから実際に消去外処理Ｔ５が完了するまでに要する待ち時間は約０．３３ｓ程度に短縮される。これによって従来の処理方法の場合のＩＣカード全体の応答時間約１．２１ｓと比較すると大幅に待ち時間の短縮化が図られることとなる。
【００４９】
即ち、本実施形態の構成によれば、消去外処理の実行が完了するまでの待ち時間を従来構成より大きく短縮することができるため、例えば本発明装置をＩＣカード等に利用する場合、消去外処理としてＩＣカードの通常処理（認証処理、課金処理等）が行われる際、処理が完了するまでの待ち時間が大きく短縮され、利用者に対するストレスを軽減することができる。
【００５０】
尚、上述の図２では、各ブロック容量が１６ｋＢであって各消去外処理が５１２Ｂ毎に行われるものとして説明を行ったが、これらの数値は一例であって、各ブロック容量の大きさ、及び各消去外処理の処理ブロック容量の大きさはこれらの数値に限られるものではない。
【００５１】
又、本実施形態では、各ＧＣ構成処理が完了した後消去外処理を実行する構成としたが、必ずしも各ＧＣ構成処理完了後に消去外処理を実行する必要はなく、ＧＣ処理を構成する複数のＧＣ構成処理の内の一部のＧＣ構成処理が完了した時点でガーベジコレクションを中断して消去外処理を実行するものとしても良い。従って、例えば、データ移動処理Ｇｄ１の終了後にＧＣ処理Ｇ１を中断して消去外処理Ｔ２を実行し、消去外処理Ｔ２の終了後、消去前処理Ｇｒ１、及び消去本処理Ｇｅ１を連続して実行し、消去本処理Ｇｏ１の終了後にＧＣ処理Ｇ１を中断して消去外処理Ｔ３を実行し、消去外処理Ｔ３の終了後、消去後処理Ｇｏ１を実行してＧＣ処理Ｇ１を完了する構成であっても良い。
【００５２】
更に、上述の実施形態では、ＧＣ構成処理の完了後にＧＣ処理を一時中断して消去外処理を実行する場合について説明したが、各ＧＣ構成処理の途中で消去外処理を中断しても良い。以下、この場合について説明する。
【００５３】
図４は、本発明装置の別の概念的動作フローを図１に倣って示したものであり消去外処理Ｔ１１の実行後に空き容量が確保できなくなった場合において、空き容量を確保すべくＧＣ処理Ｇ２を実行する場合を想定している。以下では、ＧＣ処理Ｇ２を構成するデータ移動処理Ｇｄ２、消去前処理Ｇｒ２、消去本処理Ｇｅ２、及び消去後処理Ｇｏ２の各ＧＣ構成処理毎にＧＣ処理Ｇ２を中断して消去外処理を実行すると共に、消去本処理Ｇｅ２を２つの消去本小処理に分割し、各消去本処理が完了した時点で消去本処理を中断して消去外処理を実行する場合について説明を行う。即ち、データ移動処理Ｇｄ２を終了後に消去外処理Ｔ１２を実行し、この消去外処理Ｔ１２の終了後に消去前処理Ｇｒ２を実行し、この消去前処理Ｇｒ２を終了後に消去外処理Ｔ１３を実行し、この消去外処理Ｔ１３の終了後に消去小本処理Ｇｅ２ａを実行し、この消去小本処理Ｇｅ２ａを終了後に消去外処理Ｔ１４を実行し、この消去外処理Ｔ１４の終了後に消去小本処理Ｇｅ２ｂを実行し、この消去小本処理Ｇｅ２ｂを終了後に消去外処理Ｔ１５を実行し、この消去外処理Ｔ１５の終了後に消去後処理Ｇｏ２を実行する。消去後処理Ｇｏ２が終了してＧＣ処理Ｇ２が完了すると、その後は空き容量が不足するまで更に他の消去外処理Ｔ１６、Ｔ１７、…が順次実行される。
【００５４】
尚、以下では、消去小本処理Ｇｅ２ａ或いはＧｅ２ｂのように一のＧＣ構成処理（ここでは消去本処理Ｇｅ２）を分割してなる小処理を「ガーベジコレクション構成小処理」と総称する（適宜「ＧＣ構成小処理」と略称する）。
【００５５】
消去小本処理Ｇｅ２ａは、消去本処理Ｇｅ２の対象となるメモリセルの内、略半分のメモリセルに対して消去本処理を施す処理であり、消去小本処理Ｇｅ２ｂは、消去本処理Ｇｅ２の対象となるメモリセルの内、消去小本処理Ｇｅ２ａで処理されなかった残りのメモリセルに対して消去本処理を施す処理である。尚、消去小本処理Ｇｅ２ａの実行完了後、消去小本処理Ｇｅ２ｂの実行開始前まで、消去小本処理Ｇｅ２ａによって消去本処理が施されたメモリセルのアドレスが内部において記録されており、消去外処理Ｔ１４の完了後消去小本処理Ｇｅ２ｂを実行する際には、このアドレスを読み出すと共に、当該読み出されたアドレス位置にあるメモリセルを含む残りのメモリセルに対して消去本処理を施す構成であるとして良い。
【００５６】
図５は、本発明装置における消去本処理の概念的な動作フローの一例である。消去外処理Ｔ１３終了後に行われる消去小本処理Ｇｅ２ａと、消去外処理Ｔ１４の終了後に行われる消去小本処理Ｇｅ２ｂとは、ベリファイ処理の開始アドレス及び終了アドレスが異なるのみであって、動作のフローとしては共に共通である。以下では、まず消去小本処理Ｇｅ２ａが実行される場合の説明を行い、次に消去小本処理Ｇｅ２ｂの説明を行う。
【００５７】
消去外処理Ｔ１３の終了後、消去電圧が印加（ステップ＃１）されて消去小本処理Ｇｅ２ａの実行が開始される。この消去電圧はパルス電圧で構成されており、例えばパルス幅４ｍｓの消去パルス電圧が１０回断続的に印加されるものとすることができる。
【００５８】
次に、ベリファイアドレスを設定する（ステップ＃２）。消去小本処理Ｇｅ２ａの場合、予め初期値として定められているアドレスが設定される。
【００５９】
次に、設定された初期アドレスに該当するメモリセルに対してベリファイ処理を行う（ステップ＃３）。このとき、当該メモリセルに対して情報の消去が正しく行えていなかった場合（ベリファイに失敗した場合：ステップ＃３においてＮｏ）、再びステップ＃１に戻って消去電圧を印加する。一方、情報の消去が正しく行えていた場合（ベリファイに成功した場合：ステップ＃３においてＹｅｓ）、ベリファイアドレスが予め定められた終期アドレスと一致しているか否かの判定を行う（ステップ＃４）。ここで、消去小本処理Ｇｅ２ａの場合、終期アドレスとしては、例えば前記初期値のアドレスに該当するメモリセルから順次アドレスがインクリメントされた場合において、対象ブロックに属する全メモリセルのアドレスの略中間位置に該当するアドレスを終期アドレスとして設定することができる。尚、この終期アドレスは、予め本発明装置内部にて一時的に記憶されているものとする。
【００６０】
ベリファイアドレスがこの終期アドレスと一致した場合（ステップ＃４においてＹｅｓ）、当該消去小本処理を終了し、次の処理に移行する（ステップ＃５）。現時点では、ベリファイ処理を行ったメモリセルのアドレスは初期アドレスであるため、終期アドレスとは一致せず（ステップ＃４においてＮｏ）、ベリファイアドレスをインクリメントして新たにベリファイ対象となるメモリセルのアドレス設定をし（ステップ＃２）、当該メモリセルに対してベリファイ処理を行う（ステップ＃３）。以後、この動作を繰り返す。
【００６１】
消去小本処理Ｇｅ２ａにおいて、ベリファイアドレスが終期アドレスと一致した場合（ステップ＃４においてＹｅｓ）、次の処理、即ち消去外処理Ｔ１４へと移行する（図４参照）。つまり、消去小本処理Ｇｅ２ａにおいては、ベリファイ処理が対象ブロックに属するメモリセル全てに対して行われず、ベリファイ処理の途中で消去本処理Ｇｅ２が中断された状態になっていると言える。
【００６２】
そして、消去外処理Ｔ１４が終了後、消去小本処理Ｇｅ２ｂを開始する。消去小本処理Ｇｅ２ｂにおいても、消去電圧を印加した後（ステップ＃１）、ベリファイアドレスを設定する（ステップ＃２）。このとき、消去小本処理Ｇｅ２ａの終期アドレスを内部より読み出すと共にこのアドレスをインクリメントすることで、消去小本処理Ｇｅ２ａの終期アドレスの次のアドレスをベリファイアドレスとして設定する。これによって、消去小本処理Ｇｅ２ａで中断されたベリファイ処理に引き続いて消去小本処理Ｇｅ２ｂにおいてベリファイ処理が実行されることとなる。
【００６３】
そして、消去小本処理Ｇｅ２ｂにおいて、ベリファイアドレスが終期アドレスと一致した場合（ステップ＃４においてＹｅｓ）、次の処理、即ち消去外処理Ｔ１５へと移行する。その後、消去後処理Ｇｏ２を実行してＧＣ処理Ｇ２を完了する。その後は、空き容量が不足するまで更に他の消去外処理Ｔ１６、Ｔ１７、…が順次実行される。
【００６４】
このように消去本処理内でＧＣ処理を中断する場合であっても、一連のＧＣ処理が完了するまで消去外処理を実行しない従来構成と比較するとその待ち時間を大幅に短縮することができる。
【００６５】
尚、上記では消去本処理の途中でＧＣ処理を中断して消去外処理を実行する場合について説明したが、消去本処理以外のＧＣ構成処理（データ移動処理、消去前処理、消去後処理）においても同様に処理の途中で中断して消去外処理を実行する構成としても良い。この場合においても、対象ブロックＢ２を複数の小ブロックに分割すると共に、各小ブロック毎にＧＣ構成処理を実行し、各小ブロックに対するＧＣ構成処理（ＧＣ構成小処理）が完了した時点で当該ＧＣ構成処理を中断して消去外処理を実行し、消去外処理の完了後、中断されたアドレス位置のメモリセルから再びＧＣ構成処理を実行するものとすれば良い。即ち、各ＧＣ構成小処理は、対象ブロックを複数の小ブロック毎に分割したときの各小ブロックに属するメモリセルに対するＧＣ構成処理を実行する構成である。
【００６６】
尚、消去本処理とは異なり、データ移動処理、消去前処理、及び消去後処理は何れも書き込み処理を伴うため、各小ブロック毎に書き込み電圧の印加処理（ステップ＃１における「消去電圧印加」を「書き込み電圧印加」と読み替え）とベリファイ処理（ステップ＃２〜ステップ＃４）を実行するものとして構わない。この場合、ＧＣ構成処理が中断後、消去外処理を実行した後に再び当該ＧＣ構成処理を再開する場合には、当該ＧＣ構成処理の対象となる小ブロックに対し、書き込み電圧の印加処理とベリファイ処理を実行することとなる。
【００６７】
更に、このとき、各ＧＣ構成処理を３以上のＧＣ構成小処理に分割するものとしても良い。一般的にＮ（Ｎは２以上の自然数）のＧＣ構成小処理に分割する場合、図５のステップ＃５における終期アドレスは行われているＧＣ構成小処理が同一のＧＣ構成処理をＮ分割した内の何番目の処理に該当するかによって定められ、例えばｍ（ｍはＮ以下の自然数）番目のＧＣ構成小処理である場合には、終期アドレスとして消去対象となる対象ブロックに属する全メモリセルの略ｍ／Ｎ位置に該当するアドレスを設定するものとすれば良い。例えば消去前処理Ｇｒ２を４つの消去前小処理Ｇｒ２ａ、Ｇｒ２ｂ、Ｇｒ２ｃ、及びＧｒ２ｄに分割する場合を想定すると、各消去前処理内において行われるベリファイ処理時に、消去前小処理Ｇｒ２ａは初期値のアドレスに該当するメモリセルから順次アドレスがインクリメントされた場合において対象ブロックに属する全メモリセルのアドレスの１／４位置に該当するアドレスまでベリファイ処理を行った時点で終了して消去外処理を実行し、消去外処理の実行後に消去前小処理Ｇｒ２ａの終期アドレスの次のアドレスから消去前小処理Ｇｒ２ｂを実行すると共に、全メモリセルアドレスの１／２位置に該当するアドレスまでベリファイ処理を行った時点で終了して消去外処理を実行する。以下、消去前小処理Ｇｒ２ｃ、Ｇｒ２ｄについても同様である。
【００６８】
尚、消去本処理を分割する場合において、同一消去本小処理（ＧＣ構成小処理）においてベリファイされるベリファイ対象メモリセル数が少ないほど、各ベリファイ処理内において正しく消去動作が行えなかったメモリセルをベリファイ対象とする確率が低下するため、一の消去本処理をＮの消去小本処理に分割した場合において各消去小本処理内でベリファイ処理が施されるメモリセル数に応じて、即ち、各消去小本処理内におけるベリファイ処理対象メモリセル数が略同数である場合には分割数Ｎに応じて、消去電圧印加処理の印加回数を変化させるものとしても良い。例えば、ベリファイ処理対象メモリセル数が略同数である場合、分割数Ｎが５以下であればパルス幅４ｍｓの消去パルス電圧の印加回数を１０回とし、Ｎが６以上であればパルス幅４ｍｓの消去パルス電圧の印加回数を５回とすることができる。
【００６９】
このように設定することにより、分割数Ｎが少ない場合、即ち、一の消去本小処理におけるベリファイ対象メモリセル数が多い場合には、分割数Ｎが多い場合、即ち一の消去本小処理におけるベリファイ対象メモリセル数が少ない場合と比較して、正しく消去動作がされないメモリセルがベリファイ対象として含まれる可能性が高いことから、予め電圧パルスを多く印加しておくことでより確実に消去動作が行われるようにしておき、逆に、分割数Ｎが多い場合、即ち、一の消去本小処理におけるベリファイ対象メモリセル数が少ない場合には、正しく消去動作がされないメモリセルがベリファイ対象として含まれる可能性が低いことから、分割数Ｎが少ない場合よりも印加する電圧パルス数を少なくしておくことで、処理時間の短縮化を図ることができる。
【００７０】
又、上述の実施形態では、消去外処理を実行する際に空き容量を確保すべくＧＣ処理を実行する場合を想定して説明を行ったが、消去外処理の実行に拘らずＧＣ処理のみを実行する場合には、必ずしもＧＣ処理を各ＧＣ構成処理毎に分割して実行する必要はない。即ち、ガーベジコレクション対象ブロックに属する全てのメモリセルのＧＣ処理を中断なく実行するものとしても良い。
【００７１】
又、上述の各実施形態では、本発明装置がＩＣカードに搭載される場合を例に挙げて説明をしたが、本発明装置の用途はＩＣカードに限定されるものではなく、他の半導体集積装置に対しても利用可能であり、半導体集積装置に本発明装置を搭載することで処理完了までに要する待ち時間を削減して処理の遅さに由来する利用者の待ちストレスを軽減する効果を奏することができる。
【図面の簡単な説明】
【００７２】
【図１】消去外処理の実行前に空き容量を確保する目的で行われるガーベジコレクション処理を含む本発明装置における概念的動作フロー
【図２】本発明装置における消去外処理及びガーベジコレクション処理について各処理毎の処理時間を時系列にグラフ化したもの
【図３】図２における各処理毎の動作対象ブロックを概念的に図示したもの
【図４】本発明装置における別の概念的動作フロー
【図５】本発明装置における消去本処理の概念的な動作フロー
【図６】従来のガーベジコレクション処理を説明するための概念的ブロック図
【図７】ガーベジコレクション処理に要する時間を各ブロックの容量別に示したグラフ
【図８】消去外処理の実行前に空き容量を確保する目的で行われるガーベジコレクション処理を含む従来構成の不揮発性半導体記憶装置における概念的動作フロー
【図９】従来構成の不揮発性半導体記憶装置における消去外処理及びガーベジコレクション処理について各処理毎の処理時間を各ブロックの容量別に時系列にグラフ化したもの
【符号の説明】
【００７３】
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６、Ｔ１７：    消去外処理
Ｇ１、Ｇ２：    ガーベジコレクション処理
Ｇｄ１、Ｇｄ２：    データ移動処理
Ｇｒ１、Ｇｒ２：    消去前処理
Ｇｅ１、Ｇｅ２：    消去本処理
Ｇｅ２ａ、Ｇｅ２ｂ：    消去小本処理
Ｇｏ１、Ｇｏ２：    消去後処理
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８：    ブロック
Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃ、Ｂ２ｄ：    小ブロック
Ｔ９０、Ｔ９１、Ｔ９２、Ｔ９３：    消去外処理
Ｇ９０：    従来のガーベジコレクション処理
Ｇｄ９０：    データ移動処理
Ｇｒ９０：    消去前処理
Ｇｅ９０：    消去本処理
Ｇｏ９０：    消去後処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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