(57)【要約】【課題】ＡＳＩＣのデータ取り込み速度を引き上げることなく、通常解像度での処理のためにＡＳＩＣに用意された性能を最大限に発揮して、低解像度での処理を高速に実行し得る画像処理装置を提供する。【解決手段】低解像度での処理の際に、通常画素レート及びそれよりも高い高画素レートを含む複数の画素レートの１つを選択するＣＰＵ１０と、選択された画素レートで画素データが出力されるようにＣＣＤラインセンサ２１を制御するＴＧ２３と、ＴＧ２３から与えられる制御信号ＰＳＥＬに従って、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択するスイッチ２２３と、前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なるフィルタ１７１、１７２を取り込まれた画素データに適用するＡＳＩＣ１７とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、
前記低解像度での処理の際に、前記通常解像度での処理に用いられる通常画素レートよりも高い高画素レートを含む複数の画素レートの中から１つを選択し、選択された画素レートで画素データが出力されるように前記ラインセンサを制御する制御手段と、
連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択する選択手段と、
前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタを前記取り込まれた画素データに適用することによって、目的データを生成する画像処理手段と
を備えることを特徴とする画像処理装置。
【請求項２】
前記制御手段は、ユーザによる指定操作に応じて、前記画素レートを選択する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記選択手段は、連続するＮ個（Ｎは２以上の整数）のラインを読み取って得られる画素データの中から、ライン内の同じ位置にある画素の画素データを一つだけ選択する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記画像処理手段は、
１つの空間フィルタを２つに分離してなる空間フィルタをそれぞれ第１の空間フィルタ及び第２の空間フィルタとして、
前記取り込んだ画素データに対して前記第１の空間フィルタを適用することによって、連続する２つのラインのうち一方のラインに位置する目的データを生成し、
前記取り込んだ画素データに対して前記第２の空間フィルタを適用することによって、前記２つのラインのうち他方のラインに位置する目的データを生成する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項５】
原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、
前記低解像度での処理の際に、連続する複数のラインを読み取ることにより全ての画素データが第１画素レートで得られる場合に、前記全ての画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データを前記第１画素レートよりも低い第２画素レートで出力する選択手段と、
前記選択された画素データを蓄積し、蓄積された画素データを前記第１画素レートで出力するバッファ部、及び前記バッファ部から出力される画素データに、得ようとする目的データが位置するラインに応じて異なる空間フィルタを適用することによって、目的データを生成するフィルタ部を有する画像処理手段と
を備えることを特徴とする画像処理装置。
【請求項６】
原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理するネットワーク複合機であって、
プリンタと、
ファクシミリ通信手段と、
ネットワーク通信手段と、
前記低解像度での処理の際に、前記通常解像度での処理に用いられる通常画素レートよりも高い高画素レートを含む複数の画素レートの中から１つを選択し、選択された画素レートで画素データが出力されるように前記ラインセンサを制御する制御手段と、
連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択する選択手段と、
前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタを前記取り込まれた画素データに適用することによって、目的データを生成する画像処理手段と、
前記生成された目的データを、前記プリンタ、前記ファクシミリ通信手段、及び前記ネットワーク通信手段のうちの少なくとも１つへ転送することによって、前記原稿のコピー、ファクシミリ送信、前記ネットワーク通信手段を介して接続される端末装置への送信のうちの少なくとも１つを行う出力手段と
を備えることを特徴とするネットワーク複合機。
【請求項７】
原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理するネットワーク複合機であって、
プリンタと、
ファクシミリ通信手段と、
ネットワーク通信手段と、
前記低解像度での処理の際に、連続する複数のラインを読み取ることにより第１画素レートで得られる全画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データを前記第１画素レートよりも低い第２画素レートで出力する選択手段と、
前記選択された画素データを蓄積し、蓄積された画素データを前記第１画素レートで出力するバッファ部、及び前記バッファ部から出力される画素データに、得ようとする目的データが位置するラインに応じて異なる空間フィルタを適用することによって、目的データを生成するフィルタ部を有する画像処理手段と、
前記生成された目的データを、前記プリンタ、前記ファクシミリ通信手段、及び前記ネットワーク通信手段のうちの少なくとも１つへ転送することによって、前記原稿のコピー、ファクシミリ送信、前記ネットワーク通信手段を介して接続される端末装置への送信のうちの少なくとも１つを行う出力手段と
を備えることを特徴とするネットワーク複合機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の異なる解像度で原稿画像を処理することができる画像処理装置及びネットワーク複合機に関する。
【背景技術】
【０００２】
近年、省スペース化を指向して、コピー機能、ファクシミリ通信機能、及びネットワークスキャナ機能を一台で兼ね備えたネットワーク複合機の普及が進んでいる。ネットワーク複合機において、原稿画像は、例えばファクシミリ通信では３００ｄｐｉ、コピー機能やネットワークスキャナ機能では６００ｄｐｉというように、機能ごとの標準的な解像度や、ユーザの指定に応じた解像度で処理される。
【０００３】
従来、そのような複数の解像度で原稿画像を処理する用途に利用可能な画像処理装置が周知となっている（例えば、特許文献１を参照）。この画像処理装置は、イメージセンサから奇数画素及び偶数画素についてそれぞれ得られる濃淡情報を画像処理部（特許文献１では画像処理マスクと呼ばれる）に交互に格納する。そして、この画像処理部で、奇数画素については周辺の奇数画素のみを参照して画像処理し、偶数画素については周辺の偶数画素のみを参照して画像処理した後、その画像処理部からその画像処理の結果得られた濃淡情報列を出力する。
【０００４】
この画像処理装置において、奇数画素についての画像処理の結果、及び偶数画素についての画像処理の結果のうち一方を採用し他方を破棄することにより、低解像度（本来の半分の解像度）での画像処理が実現される。
【０００５】
前記イメージセンサが、奇数画素の濃淡情報と偶数画素の濃淡情報とをそれぞれ異なるシフトレジスタを用いて出力する場合、それぞれの濃淡情報にシフトレジスタの特性差に応じた不整合が生じる場合がある。その場合でも、奇数画素及び偶数画素の一方だけを処理することで、その不整合が顕在化することを回避し画像処理結果の品質劣化を防止できる。
【特許文献１】特開２０００−５９５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の画像処理装置によれば、画像を低解像度処理する場合でも、イメージセンサから全ての画素について得られた濃淡情報を画像処理部へ一旦取り込むため、次のような問題が生じる。
【０００７】
図１１は、従来の一般的な画像処理装置９０の構成を概念的に示す図である。ここでは、画像処理部９３を一般に画像データに対する空間フィルタと解し、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で実現されるとして説明する。
【０００８】
この画像処理装置９０において、ＣＣＤラインセンサ９１は、奇数画素及び偶数画素の濃淡情報をそれぞれ図示しない独立したシフトレジスタを用いて転送し、マルチプレクサ９２へ出力する。ＣＣＤラインセンサ９１は、奇数画素及び偶数画素のそれぞれについてＲ画素／秒のレートで濃淡情報を出力する。
【０００９】
マルチプレクサ９２は、奇数画素及び偶数画素の濃淡情報を多重化することによって、全画素の濃淡情報を２Ｒ画素／秒のレートで画像処理部９３へ出力する。画像処理部９３は、この全画素の濃淡情報を取り込んで、通常解像度又は低解像度での画像処理を行う。
【００１０】
低解像度で原稿画像を処理する場合、画像処理部９３が処理すべきデータ量は通常解像度で処理すべきデータ量の実質的に半分だから、通常解像度での処理のために用意された画像処理性能を最大限に発揮するためには、画像処理部９３は、例えば通常解像度での処理時の速度の２倍の速度でデータを取り込むことが望まれる。
【００１１】
ところが、画像処理部９３を実現するためのＡＳＩＣの製造プロセスによっては、そのような高速なデータ取り込みを実現できない場合があり、また逆に、高速なデータ取り込みを実現可能な製造プロセスが画像処理性能にとって過剰である場合にそのような製造プロセスを採用することは、画像処理部９３のコストを無駄に引き上げる可能性がある。
【００１２】
本発明は、このような状況に鑑みてなされたものであり、ＡＳＩＣのデータ取り込み速度を引き上げることなく、通常解像度での処理のためにＡＳＩＣに用意された性能を最大限に発揮して、低解像度での処理を実行し得る画像処理装置を提供することを第１の目的とする。また、その画像処理装置において、低解像度で原稿画像を処理する際の処理速度と消費電力のトレードオフを調整可能にすることを第２の目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る画像処理装置は、原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、前記低解像度での処理の際に、前記通常解像度での処理に用いられる通常画素レートよりも高い高画素レートを含む複数の画素レートの中から１つを選択し、選択された画素レートで画素データが出力されるように前記ラインセンサを制御する制御手段と、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択する選択手段と、前記選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタを前記取り込まれた画素データに適用することによって、目的データを生成する画像処理手段とを備える。
【００１４】
ここで、前記制御手段は、ユーザによる指定操作に応じて、前記画素レートを選択してもよい。
【００１５】
また、前記選択手段は、連続するＮ個（Ｎは２以上の整数）のラインを読み取って得られる画素データの中から、ライン内の同じ位置にある画素の画素データを一つだけ選択してもよい。
【００１６】
また、前記画像処理手段は、１つの空間フィルタを２つに分離してなる空間フィルタをそれぞれ第１の空間フィルタ及び第２の空間フィルタとして、前記取り込んだ画素データに対して前記第１の空間フィルタを適用することによって、連続する２つのラインのうち一方のラインに位置する目的データを生成し、前記取り込んだ画素データに対して前記第２の空間フィルタを適用することによって、前記２つのラインのうち他方のラインに位置する目的データを生成してもよい。
【００１７】
この構成によれば、低解像度での処理に用いるべき画素データの選択（言い換えれば、低解像度での処理時に不必要な画素データの破棄又は間引きによるデータ量の削減）を選択手段が行うので、画像処理手段は、選択手段で選択された必要最小限の画素データを取り込むことにより低解像度での処理を行うことができる。
【００１８】
その結果、画像処理手段は、低解像度での処理時に、通常解像度での処理時の速度を上回る速度で全ての画素データを取り込む必要がなくなるので、画素データの取り込み速度を引き上げることなく、つまり、通常解像度での処理のために画像処理手段に用意された性能の範囲内で、低解像度での処理も良好に実行可能となる。
【００１９】
制御手段は、ラインセンサを通常画素レートよりも高い高画素レートで制御することにより、低解像度で処理されるべき選択後の画素データが、通常解像度で処理されるべき全画素データの画素レートと同等の画素レートで得られるようにしてもよい。この場合、画像処理手段は、低解像度での処理を、通常解像度での処理のために用意された性能を最大限に発揮して高速に実行することができる。つまり、低解像度高速モードが実現される。
【００２０】
また、制御手段は、低解像度での処理時にラインセンサを通常画素レートで制御することにより、低解像度で処理されるべき選択後の画素データが、通常解像度で処理されるべき全画素データの画素レートよりも低い画素レートで得られるようにしてもよい。この場合、画像処理手段は、画素レートの低下に追従して駆動クロックを低下させる等により、低解像度での処理を通常解像度での処理時に比べて少ない消費電力で実行することができる。つまり、低解像度低電力モードが実現される。
【００２１】
また、選択された画素データに空間フィルタを適用することによって目的データを得るので、画素の重心位置の補正及び画素データの平滑化を同時に達成できる。
【００２２】
つまり、選択された画素の配置に起因する周期性のノイズ（例えば、ライン交互に奇数画素と偶数画素とを選択する場合の画素が斜めに整列することに起因するモアレ等）が低減される。また、奇数画素及び偶数画素のそれぞれの画素データに特性差が含まれている場合でも、複数のラインにわたる画素データに空間フィルタを適用するので、その特性差がある程度均一に混合されることにより、知覚上の不整合が軽減される。
【００２３】
さらにまた、奇数画素及び偶数画素の一方だけを使う従来の技術と比べて、使用する画素の空間的な分布をより均等に設定できるため、得られる画像の画質向上が期待できる。
【００２４】
また、本発明に係る画像処理装置は、原稿をラインセンサで読み取って得られる画素データを通常解像度及び前記通常解像度よりも低い低解像度で処理する画像処理装置であって、前記低解像度での処理の際に、連続する複数のラインを読み取ることにより全ての画素データが第１画素レートで得られる場合に、前記全ての画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データを前記第１画素レートよりも低い第２画素レートで出力する選択手段と、前記選択された画素データを蓄積し、蓄積された画素データを前記第１画素レートで出力するバッファ部、及び前記バッファ部から出力される画素データに、得ようとする目的データが位置するラインに応じて異なる空間フィルタを適用することによって、目的データを生成するフィルタ部を有する画像処理手段とを備えてもよい。
【００２５】
この構成によれば、画像処理手段におけるバッファ部は、選択手段から第２画素レートで得られる低解像度処理されるべき画素データを蓄積し、通常解像度で処理されるべき全画素データの画素レートと等しい第１画素レートで出力するので、画像処理手段におけるフィルタ部は、低解像度での処理を、通常解像度での処理のために用意された性能を最大限に発揮して高速に実行することができる。つまり、ラインセンサを制御するための画素レートを切り替えることなく低解像度高速モードを実現する他の構成が得られる。
【００２６】
なお、本発明は、このような画像処理装置として実現できるだけでなく、このような画像処理装置を内蔵するネットワーク複合機として実現することもできる。
【発明の効果】
【００２７】
本発明に係る画像処理装置及びネットワーク複合機では、低解像度での処理に必要な画素データの選択を選択手段が行うので、画像処理手段は、選択手段で選択された必要最小限の画素データを取り込むことにより低解像度での処理を行うことができる。
【００２８】
その結果、画像処理手段は、低解像度での処理時に、通常解像度での処理時の速度を上回る速度で全ての画素データを取り込む必要がなくなるので、画素データの取り込み速度を引き上げることなく、つまり、通常解像度での処理のために画像処理手段に用意された性能の範囲内で、低解像度での処理も良好に実行可能となる。
【００２９】
このとき、制御手段がラインセンサを高画素レートで制御するか、通常画素レートで制御するかに応じて、前述した低解像度高速モード又は低解像度低電力モードが実現されるので、低解像度で原稿画像を処理する際の処理速度と消費電力のトレードオフが調整可能となる。
【００３０】
さらには、画像データを低解像度で処理する場合には、画像処理手段が取り込むべき画像データの量を通常解像度で処理する場合よりも少なくできるので、画像処理手段での処理時間（処理データ量）が少なくなるという効果も得られる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００３２】
図１は、本発明に係るネットワーク複合機を含む通信システムの構成の一例を示す図である。
【００３３】
この通信システムは、ネットワーク複合機１及び２、端末装置３及び４、ＰＳＴＮ（Ｐｕｂｌｉｃ  Ｓｗｉｔｃｈｅｄ  Ｔｅｌｅｐｈｏｎｅ  Ｎｅｔｗｏｒｋｓ：公衆電話交換回線網）５、並びにＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）６から構成される。
【００３４】
ここで、ネットワーク複合機１が本発明に係るネットワーク複合機であり、ＰＳＴＮ５を介してネットワーク複合機２と接続され、またＬＡＮ６を介して端末装置３及び４と接続される。
【００３５】
ネットワーク複合機１は、スキャナで読み取った原稿を、ＰＳＴＮ５を介してネットワーク複合機２へファクシミリ送信し、ＬＡＮ６を介して端末装置３及び４へ送信し、また内蔵されるプリンタでプリントアウトする。
【００３６】
図２は、ネットワーク複合機１のハードウェア構成の一例を示すブロック図である。
【００３７】
ネットワーク複合機１は、原稿をラインセンサで読み取って得られる画素データを処理する画像処理装置の一例であって、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１１、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２、モデム１３、ＮＣＵ（Ｎｅｔｗｏｒｋ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１４、操作パネル１５、ディスプレイ１６、ＡＳＩＣ１７、プリンタ１８、ＬＡＮＩ／Ｆ（ＬＡＮ  インターフェース）１９、及びスキャナ２０を備える。
【００３８】
ＣＰＵ１０は、ＲＯＭ１１に格納された制御プログラム１１ａを実行することにより、ネットワーク複合機１の全体を制御する。
【００３９】
ＣＰＵ１０は、操作パネル１５からユーザによる解像度の指定操作を示す信号を受け付けることにより、その指定に従って通常解像度又は低解像度を示す制御信号をスキャナ２０へ供給する。そして、その制御信号に応じてスキャナ２０から通常解像度又は低解像度で出力される画素データにＡＳＩＣ１７で画像処理を施すことによって得られた画像データをＲＡＭ１２に保持し、保持された画像データをＲＡＭ１２からプリンタ１８、モデム１３、及びＬＡＮＩ／Ｆ１９へ転送する。これにより、ユーザによって指定された解像度に従って、それぞれ原稿のコピー、ファクシミリ送信、及び端末装置３等への送信が行われる。
【００４０】
ＲＯＭ１１は、ＣＰＵ１０が実行する制御プログラム１１ａを保持する読み出し専用メモリである。
【００４１】
ＲＡＭ１２は、ＣＰＵ１０が制御プログラム１１ａを実行する際に用いられるワークデータ、スキャナ２０から得られた画素データ、及びＡＳＩＣ１７で得られた画像データを保持する読み書き可能なメモリである。
【００４２】
モデム１３は、ＲＡＭ１２に保持された画像データをファクシミリ信号に変調して送信し、また外部からから受信されたファクシミリ信号を画像データに復調する。モデム１３は、例えばＧ３規格に準拠したファックスモデムである。
【００４３】
ＮＣＵ１４は、モデム１３とＰＳＴＮ５との接続を制御する網制御装置である。
【００４４】
操作パネル１５は、前述した解像度の指定操作を含む、ユーザからの操作を受け付けるタッチパネルである。
【００４５】
ディスプレイ１６は、ユーザへの操作ガイドや、ネットワーク複合機１の動作状態を表示する表示装置であり、例えばＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：液晶表示装置）である。
【００４６】
ＡＳＩＣ１７は、スキャナ２０から出力される画素データを取り込んで処理するための特定の回路を備える集積回路であり、例えば平滑化（ローパス）機能を果たす空間フィルタ回路を備える。
【００４７】
プリンタ１８は、印刷装置であり、ＣＰＵ１０の制御下で、例えばＲＡＭ１２に保持された画像データによって表される原稿イメージを印刷出力する。
【００４８】
ＬＡＮＩ／Ｆ１９は、ネットワーク複合機１とＬＡＮ６とを接続する通信アダプタであり、ＣＰＵ１０の制御下で、例えばＲＡＭ１２に保持された画像データを端末装置３等へ送信する。
【００４９】
スキャナ２０は、画像読み取り装置であり、ＣＰＵ１０の制御下で、ＣＣＤラインセンサを用いて原稿を光学的に読み取ることによって得た画素データの全て、又はその一部を出力する。ＣＰＵ１０から通常解像度を示す制御信号が与えられた場合は、ＣＣＤラインセンサから得られた全ての画素データを出力し、低解像度を示す制御信号が与えられた場合は、その画素データの一部を出力する。
【００５０】
ここで、ＣＣＤラインセンサは、周知のように、ライン状に配置された複数の画素回路と、各画素回路で光電変換の結果得られる信号を転送するＣＣＤとを含む撮像装置である。
【００５１】
ネットワーク複合機１は、とりわけ、原稿画像を低解像度で処理する際にスキャナ２０、及びＡＳＩＣ１７が行う動作によって特徴付けられる。
【００５２】
すなわち、原稿画像を低解像度処理する際には、スキャナ２０は、連続する複数のラインを読み取って得られる画素データの中から、ラインごとにライン内の異なる位置にある画素の画素データを選択し、選択された画素データのみを出力する。
【００５３】
スキャナ２０は、連続するＮ個（Ｎは２以上の整数）のラインを読み取って得られる画素データの中から、ライン内の同じ位置にある画素の画素データを一つだけ選択してもよい。つまり、ライン内の画素をＮ個のグループに分割し、連続するＮ個のラインのそれぞれにおいて相異なる１つのグループに属する画素の画素データを選択してもよい。
【００５４】
例えば、Ｎが２であれば、ライン内の画素を奇数番目の画素と偶数番目の画素とに分割し、連続する２つのラインのうち、一方のラインにおいて奇数番目の画素の画素データを選択し、他方のラインにおいて偶数番目の画素の画素データを選択する。
【００５５】
ＡＳＩＣ１７は、スキャナ２０で選択された画素データを取り込み、得ようとする目的データが位置するラインに応じて異なる空間フィルタ（以下、簡略にフィルタと言う）を前記取り込まれた画素データに適用することによって目的データを生成する。
【００５６】
このフィルタは、画素データを平滑化（ローパス）して目的データを生成する機能を少なくとも有するものであって、さらに輪郭補正機能等を含んでもよい。また、ＡＳＩＣ１７はアフィン変換等を用いて画像の傾きや歪を補正してもよく、さらには９０度回転、圧縮、伸張等の種々の画像処理を行うこともできる。
【００５７】
次に、ネットワーク複合機１における本発明に係る特徴部分について詳細に説明する。
【００５８】
図３は、本発明の特徴部分の機能的な構成の一例を示すブロック図である。
【００５９】
この特徴部分は、ＣＰＵ１０、ＡＳＩＣ１７、並びにスキャナ２０の内部的な構成要素としてのＣＣＤラインセンサ２１、ＡＦＥ（アナログフロントエンド）２２、及びＴＧ（タイミング生成器）２３から構成される。
【００６０】
この構成において、特許請求の範囲に記載の制御手段の一例がＣＰＵ１０及びＴＧ２３であり、選択手段の一例がＡＦＥ２２であり、画像処理手段の一例がＡＳＩＣ１７である。
【００６１】
なお、スキャナ２０は、ＦＢＳ（フラットベッドスキャン）方式及びＡＤＦ（自動原稿供給）方式で原稿を読み取るための周知の機構を備えるものとする。スキャナ２０の機械的な構成については、本発明の特徴ではないため、説明を省略する。
【００６２】
ＣＣＤラインセンサ２１は、複数の画素回路がライン状に配置されてなる画素部２１１、奇数番目の画素回路の出力に接続されそれぞれの画素回路で得られる信号電荷を転送するＣＣＤ２１２、及び偶数番目の画素回路の出力に接続されそれぞれの画素回路で得られる信号電荷を転送するＣＣＤ２１３を含む。
【００６３】
画素部２１１は、ＴＧ２３から与えられる制御信号φＣに同期して、光電変換を行うことにより信号電荷を蓄積し、蓄積された信号電荷をＣＣＤ２１２及びＣＣＤ２１３へ出力する。
【００６４】
ＣＣＤ２１２及びＣＣＤ２１３は、ＴＧ２３から与えられる駆動クロックφＴに同期して並行して信号電荷を転送し、終端まで転送された信号電荷に応じた画素信号ＣＣＤＯＵＴ１及び画素信号ＣＣＤＯＵＴ２を、それぞれＣＣＤ２１２及びＣＣＤ２１３の出力端子から順次出力する。
【００６５】
ＡＦＥ２２は、画素信号ＣＣＤＯＵＴ１を奇数番目の画素に関する奇数画素データＯＤＤに変換するＡ／Ｄ（アナログデジタル変換器）２２１、画素信号ＣＣＤＯＵＴ２を偶数番目の画素に関する偶数画素データＥＶＥＮに変換するＡ／Ｄ２２２、奇数画素データＯＤＤ及び偶数画素データＥＶＥＮのうち制御信号ＰＳＥＬに応じた一方を選択してＡＦＥＯＵＴとして出力するスイッチ２２３を含む。
【００６６】
なお、ＡＦＥ２２は、一般的に、ここに明示される構成の他に画素信号ＣＣＤＯＵＴ１及び画素信号ＣＣＤＯＵＴ２をサンプルホールドし、オフセット及びゲイン調整を施す機能部を有しているが、ここでは説明を省略する。
【００６７】
ＴＧ２３は、ＣＰＵ１０から、通常解像度、低解像度低電力モード、又は低解像度高速モードを示す制御信号ＭＯＤＥを与えられ、制御信号ＭＯＤＥに応じて予め定められているタイミングで制御信号φＣ及び駆動クロックφＴを生成する。
【００６８】
ＴＧ２３は、制御信号ＭＯＤＥが通常解像度又は低解像度低電力モードを示していれば、ＣＣＤラインセンサ２１を通常画素レートで制御するために基本周波数の駆動クロックφＴを生成し、制御信号ＭＯＤＥが低解像度高速モードを示していれば、ＣＣＤラインセンサ２１を高画素レートで制御するために基本周波数の２倍の周波数の駆動クロックφＴを生成する。
【００６９】
ＴＧ２３は、制御信号ＭＯＤＥが通常解像度を示していれば、駆動クロックφＴの一周期内で奇数画素データと偶数画素データとを順次選択するための制御信号ＰＳＥＬを生成する。また、ＴＧ２３は、制御信号ＭＯＤＥが低解像度低電力モード又は低解像度高速モードを示していれば、連続する２つのラインのうち一方のラインで奇数画素データのみを選択し、他方のラインで偶数画素データのみを選択するための制御信号ＰＳＥＬを生成する。
【００７０】
ＴＧ２３は、制御信号φＣ及び駆動クロックφＴをＣＣＤラインセンサ２１へ出力し、制御信号ＰＳＥＬをＡＦＥ２２へ出力する。
【００７１】
なお、複数の色成分を検出可能なカラースキャナには、図３に示されるＣＣＤラインセンサ２１及びＡＦＥ２２と同一の構成が、検出される色成分の数だけ（例えば、赤、緑、青、及び原稿の明るさのみを検出するモノクロ用の４組）設けられることに注意する。これらの各構成は、図３に示される制御信号によって共通に制御することができる。
【００７２】
ＡＳＩＣ１７は、ＡＦＥ２２から取得した画素データを所定のライン数まで保持するバッファ１７０、バッファ１７０に保持されている画素データを、それぞれ異なるフィルタ係数を用いて処理することにより、目的データを生成するフィルタ１７１、１７２、及びフィルタ１７１、１７２の出力のうち制御信号ＦＳＥＬに応じた一方を選択してＡＳＩＣＯＵＴとして出力するスイッチ１７３を含む。
【００７３】
ここで、フィルタ１７１は、低解像度での処理時に、奇数ラインに位置する目的データを生成するために使用され、フィルタ１７２は、低解像度での処理時に、偶数ラインに位置する目的データを生成するために使用される。
【００７４】
ＣＰＵ１０は、奇数ライン及び偶数ラインの何れに位置する目的データが生成されるべきかを示す制御信号ＦＳＥＬをＡＳＩＣ１７に出力する。スイッチ１７３は、フィルタ１７１及びフィルタ１７２のうち制御信号ＦＳＥＬに応じた一方からの出力をＡＳＩＣＯＵＴとして出力する。
【００７５】
次に、ＴＧ２３の制御下でのＣＣＤラインセンサ２１及びＡＦＥ２２の動作タイミングについて、詳細に説明する。
【００７６】
図４は、ＣＣＤラインセンサ２１及びＡＦＥ２２の動作に係る主要な信号のタイミングを、通常解像度、低解像度高速モード、及び低解像度低電力モードのそれぞれについて示す図である。
【００７７】
図４の上段には、通常解像度で原稿画像を処理する場合、つまりＣＰＵ１０から通常像度を示す制御信号ＭＯＤＥが与えられた場合の、主要な信号のタイミングが示されている。図４の中段、及び下段には、低解像度低電力モード、及び低解像度高速モードで原稿画像を処理する場合、つまりＣＰＵ１０から低解像度低電力モード、及び低解像度高速モードを示す制御信号ＭＯＤＥが与えられた場合に変更される信号が示されている。
【００７８】
まず、ＴＧ２３は、何れの解像度及びモードにも共通に制御信号φＣを出力することにより、画素部２１１に信号電荷を蓄積させ、蓄積された信号電荷をＣＣＤ２１２及びＣＣＤ２１３へ出力させる。
【００７９】
次に、ＴＧ２３は、駆動クロックφＴを出力する。通常解像度、及び低解像度低電力モードでは、基本周波数の駆動クロックφＴが出力される。この駆動クロックφＴに同期して、ＣＣＤラインセンサ２１は、画素信号ＣＣＤＯＵＴ１及び画素信号ＣＣＤＯＵＴ２をそれぞれ通常画素レートで個別の出力端子から並列に出力する。低解像度高速モードでは、基本周波数の２倍の周波数の駆動クロックφＴが出力される。この駆動クロックφＴに同期して、ＣＣＤラインセンサ２１は、画素信号ＣＣＤＯＵＴ１及び画素信号ＣＣＤＯＵＴ２をそれぞれ高画素レートで個別の出力端子から並列に出力する。
【００８０】
並列出力された２つの画素信号ＣＣＤＯＵＴ１及び画素信号ＣＣＤＯＵＴ２は、それぞれＡ／Ｄ２２１及びＡ／Ｄ２２２により奇数画素データＯＤＤ及び偶数画素データＥＶＥＮにデジタル化される。
【００８１】
通常解像度での処理時には、ＴＧ２３は、駆動クロックφＴの一周期内でローレベルとハイレベルとになる（つまり駆動クロックφＴと同一の）制御信号ＰＳＥＬを出力する。
【００８２】
スイッチ２２３は、制御信号ＰＳＥＬに従って、駆動クロックφＴの１周期内で奇数画素データＯＤＤと偶数画素データＥＶＥＮとを多重化しＡＦＥＯＵＴとして出力する。このＡＦＥＯＵＴには、ＣＣＤラインセンサ２１から出力される全ての画素に関する画素データが含まれる。
【００８３】
このとき、奇数画素データＯＤＤ及び偶数画素データＥＶＥＮの出力レートをそれぞれＲ画素／秒とすれば、ＡＦＥＯＵＴの出力レートは２Ｒ画素／秒である。
【００８４】
他方、低解像度低電力モード、及び低解像度高速モードでの処理時には、ＴＧ２３は、連続する２つのラインの一方（例えば奇数ライン）ではローレベルとなり、他方（例えば偶数ライン）ではハイレベルとなる制御信号ＰＳＥＬを出力する。
【００８５】
スイッチ２２３は、制御信号ＰＳＥＬに従って、奇数ラインでは奇数画素データＯＤＤを選択し、偶数ラインでは偶数画素データＥＶＥＮを選択する。これにより、低解像度での処理時には、奇数ラインでは奇数画素データＯＤＤのみを示すＡＦＥＯＵＴが出力され、偶数ラインでは偶数画素データＥＶＥＮのみを示すＡＦＥＯＵＴが出力される。つまり、全画素の半数に対応する低解像度の画素データがＡＦＥＯＵＴとして出力される。
【００８６】
奇数画素データＯＤＤ及び偶数画素データＥＶＥＮの出力レートをそれぞれＲ画素／秒とすれば、ＡＦＥＯＵＴの出力レートは、低解像度低電力モードではＲ画素／秒であり、低解像度高速モードでは２Ｒ画素／秒である。
【００８７】
ＡＳＩＣ１７は、このＡＦＥＯＵＴによって示される画素データを取り込み、取り込んだ画素データにフィルタを適用する。このフィルタの詳細については後述する。
【００８８】
本実施の形態の構成によれば、低解像度高速モードでは、ＡＦＥＯＵＴの出力レートが、通常解像度処理時のＡＦＥＯＵＴの出力レート２Ｒ画素／秒と一致することから、明らかに、ＡＳＩＣ１７の画像データ取り込み速度を引き上げることなく、通常解像度での処理のためにＡＳＩＣ１７に用意された性能を最大限に発揮して、低解像度での処理を高速に実行できる。
【００８９】
また、低解像度低電力モードでは、ＡＦＥＯＵＴの出力レートが、通常解像度処理時のＡＦＥＯＵＴの出力レートの半分のＲ画素／秒になることに追従して、ＡＳＩＣ１７の駆動クロックを半分に落とすなどして、ＡＳＩＣ１７での消費電力を低減することができる。
【００９０】
低解像度低電力モード又は低解像度高速モードの選択は、例えば、ユーザによる指定操作に応じてなされてもよい。具体的には、操作パネル１５が所定の指定操作を検出したことを示す信号をＣＰＵ１０へ出力し、ＣＰＵ１０が低解像度低電力モード及び低解像度高速モードのうちのその信号に応じた一方を選択し、その選択結果を示す制御信号ＭＯＤＥを出力することで、ユーザによる指定操作に応じた選択が実現される。
【００９１】
応用的には、ＣＰＵ１０は、既定では低解像度低電力モードを選択し、原稿枚数が多い等のために高速処理を求めるユーザの指定操作があった場合に、低解像度高速モードを選択してもよい。
【００９２】
また、ユーザの指定操作による他にも、ＦＢＳ方式で原稿を読み取る場合には低解像度低電力モードを選択し、ＡＤＦ方式で原稿を読み取る場合には低解像度高速モードを選択してもよい。
【００９３】
さらには、ＡＤＦ方式で原稿を読み取る場合でも、スキャナ２０の自動原稿供給部に載置された原稿の量を例えば厚みや重量によって検出し、少ない量が検出された場合には低解像度低電力モードを選択し、多い量が検出された場合には低解像度高速モードを選択してもよい。
【００９４】
次に、低解像度での処理時に、ＡＳＩＣ１７が取り込んだ画素データに対して行うフィルタ処理について詳細に説明する。
【００９５】
図５は、ＣＣＤラインセンサ２１から出力される全ての画素１００のうち、低解像度での処理の対象となる画素を示す図である。図５において、横方向の１行が、ＣＣＤラインセンサ２１の１ラインに対応する。図５には、画素位置の理解のために、各ラインにおいて処理の対象として選択される画素が符号で示されると共に、選択されない画素も斜線で示される。
【００９６】
図５は、例えば、第１ラインでは奇数画素Ｐ１１、Ｐ１３、Ｐ１５、Ｐ１７、・・・が処理対象として選択され、第２ラインでは偶数画素Ｐ２２、Ｐ２４、Ｐ２６、Ｐ２８、・・・が処理対象として選択されることを示している。
【００９７】
画素範囲１００ａは、一例として、第３ライン第３画素に位置する目的データを生成するためにフィルタ１７１を適用すべき画素の範囲を示している。
【００９８】
画素範囲１００ｂは、一例として、第４ライン第３画素に位置する目的データを生成するためにフィルタ１７２を適用すべき画素の範囲を示している。
【００９９】
この例では、画素範囲１００ａ、１００ｂは、何れも５ライン５画素の矩形領域である。
【０１００】
図６は、ＡＳＩＣ１７のバッファ１７０に保持される画素データのフォーマットの一例を示す図である。バッファ１７０は、少なくともフィルタの適用範囲を含むライン（この例では第１ライン〜第５ライン）を出所とする画素データを保持する。選択されない画素の領域は詰められる。
【０１０１】
例えば、バッファ１７０に第１ラインから第５ラインまでを出所とする画素データが保持されているとき、その画素データに、画素位置を順次ずらせながらフィルタ１７１を複数回適用することによって、第３ラインに位置する複数の目的データが生成される。
【０１０２】
その生成が終わると、バッファ１７０は第１ラインの画素データを破棄し、第６ラインの画素データを取り込む。その結果、バッファ１７０に、第２ラインから第６ラインまでを出所とする画素データが保持される。その画素データに、画素位置を順次ずらせながらフィルタ１７２を複数回適用することによって、第４ラインに位置する複数の目的データが生成される。
【０１０３】
図７（Ａ）は、フィルタ１７１のフィルタ係数の具体例を示す図である。フィルタ１７１は、各フィルタ係数とバッファ１７０において等しい相対位置にある画素値との積和を取ることにより、目的データを生成する。このフィルタ係数は、平滑化（ローパス）機能を発揮するフィルタ係数の一例である。
【０１０４】
図７（Ｂ）は、フィルタ１７１のフィルタ係数を、選択されない画素をも含めて表した画素範囲１００ａに配置して示す図である。
【０１０５】
図８（Ａ）は、フィルタ１７２のフィルタ係数の具体例を示す図である。フィルタ１７２は、各フィルタ係数とバッファ１７０において等しい相対位置にある画素値との積和を取ることにより、目的データを生成する。このフィルタ係数は、平滑化（ローパス）機能を発揮するフィルタ係数の一例である。
【０１０６】
図８（Ｂ）は、フィルタ１７２のフィルタ係数を、選択されない画素をも含めて表した画素範囲１００ｂに配置して示す図である。
【０１０７】
ここで、図７（Ｂ）と図８（Ｂ）とを参照すれば、フィルタ１７１とフィルタ１７２とが、１つのフィルタから一部の係数と残部の係数とを抽出してなることが理解される。すなわち、フィルタ１７１とフィルタ１７２とは、１つのフィルタを２つに分離することによって得られる。
【０１０８】
ここで、フィルタ１７１及びフィルタ１７２の何れの画素重心も適用範囲の中心において一致していることに注意する。この一致のために、奇数ラインにおける目的データを生成するために用いる画素データの分布と、偶数ラインにおける目的データを生成するために用いる画素データの分布とが異なっているにも係わらず、奇数ラインと偶数ラインとで、ライン内の同一の位置に目的データを得ることができる。
【０１０９】
このように、選択された画素データに空間フィルタを適用することによって目的データを得るので、画素の重心位置の補正及び画素データの平滑化を同時に達成できる。
【０１１０】
なお、図７（Ａ）及び図８（Ａ）に示したフィルタ１７１とフィルタ１７２とは一例に過ぎない。他のフィルタを用いた場合も、本発明に含まれる。
【０１１１】
例えば、より小さい３ライン３画素の画素範囲に適用することで平滑化（ローパス）機能が発揮されるフィルタを用いれば、バッファ１７０が保持すべきデータ量を削減することができる。以下に具体例を示す。
【０１１２】
図９（Ａ）及び図９（Ｂ）は、奇数ラインにおける目的データの生成に用いられるフィルタ１７１ａのフィルタ係数の一例を示す図である。
【０１１３】
図１０（Ａ）及び図１０（Ｂ）は、偶数ラインにおける目的データの生成に用いられるフィルタ１７２ａのフィルタ係数の一例を示す図である。
【０１１４】
フィルタ１７１ａとフィルタ１７２ａもまた、１つのフィルタを２つに分離することによって得られる。
【０１１５】
ここまで、異なる２つのフィルタによる処理結果の一方を選択的に使用する例により、ＡＳＩＣ１７について機能的に説明した。このようなＡＳＩＣ１７の機能は、実際のハードウェア実装に即して、１つのフィルタ回路に対して異なる２つのフィルタ係数を切り替えることによって実現することももちろん可能である。
【０１１６】
例えば、５ライン３画素の適用領域を持つ１つのフィルタ回路に対して、２つのフィルタ係数を切り替えることで、フィルタ１７１及びフィルタ１７２を実現することができる。そのような２つのフィルタ係数は、それぞれ図７（Ａ）又は図８（Ａ）に示されるフィルタ係数を、係数値が欠落している位置に係数値０を補うように拡張することによって得られる。
【０１１７】
また、３ライン２画素の適用領域を持つ１つのフィルタ回路に対して、図９（Ａ）及び図１０（Ａ）に示されるフィルタ係数を同様に拡張して得られる２つのフィルタ係数を切り替えることで、フィルタ１７１ａ及びフィルタ１７２ａを実現することができる。
【０１１８】
以上説明したように、ネットワーク複合機１では、低解像度での処理に必要な画素データの選択をＴＧ２３から与えられる制御信号ＰＳＥＬに従ってＡＦＥ２２のスイッチ２２３が行うので、ＡＳＩＣ１７は、スイッチ２２３で選択された必要最小限の画素データを取り込むことにより低解像度での処理を行うことができる。
【０１１９】
その結果、ＡＳＩＣ１７は、低解像度での処理時に、通常解像度での処理時の速度を上回る速度で全ての画素データを取り込む必要がなくなるので、画素データの取り込み速度を引き上げることなく、つまり、通常解像度での処理のためにＡＳＩＣ１７に用意された性能の範囲内で、低解像度での処理も良好に実行可能となる。
【０１２０】
より好ましくは、低解像度での処理時に、ＴＧ２３は、駆動クロックφＴの周波数を通常解像度での処理時に比べて２倍に高めてもよい。そうすれば、低解像度での処理時、及び通常解像度での処理時に、ＡＦＥＯＵＴの出力レートが統一されるので、通常解像度での処理のためにＡＳＩＣ１７に用意された性能を、低解像度での処理時にも余すことなく使い切ることができる。
【０１２１】
さらには、画像データを低解像度で処理する場合には、ＡＳＩＣ１７が取り込むべき画像データの量を通常解像度で処理する場合よりも少なくできるので、ＡＳＩＣ１７での処理時間（処理データ量）が少なくなるという効果も得られる。
【０１２２】
また、変形例として、ＣＣＤラインセンサ２１を、前述した通常解像度及び低解像度低電力モードの場合と同じ基本周波数の駆動クロックφＴで制御しながらも、通常解像度での処理のためにＡＳＩＣ１７に用意された性能を最大限に発揮させる低解像度高速モードを実現する他の構成を考えることもできる。
【０１２３】
この構成では、ＣＣＤラインセンサ２１は、基本周波数の駆動クロックφＴで制御されることにより、奇数画素及び偶数画素を含む全画素信号を２Ｒ画素／秒の画素レートで出力する。ＡＦＥ２２は、ラインごとに奇数画素データＯＤＤのみ、又は偶数画素データＥＶＥＮのみを選択し、選択された画素データをＡＦＥＯＵＴとしてＲ画素／秒の画素レートで出力する。
【０１２４】
ＡＳＩＣ１７におけるバッファ１７０は、ＡＦＥ２２からＲ画素／秒の画素レートで出力されるＡＦＥＯＵＴを蓄積し、蓄積された画素データを２Ｒ画素／秒の画素レートでフィルタ１７１及びフィルタ１７２へ出力する。
【０１２５】
この２Ｒ画素／秒の画素レートは、奇数画素データＯＤＤ及び偶数画素データＥＶＥＮを合わせた全画素データの画素レートと等しいので、フィルタ１７１及びフィルタ１７２は、低解像度での処理を、通常解像度での処理のために用意された性能を最大限に発揮して高速に実行することができる。
【０１２６】
特に、バッファ１７０からの出力速度（画素レート）が、バッファ１７０への入力速度（画素レート）の２倍である場合には、バッファ１７０に先のラインの画素データが半分蓄積された後、次のラインの画素データの蓄積が開始される前までに、バッファ１７０から先のラインの画素データの読み出しを開始することが望ましい。
【０１２７】
そうすれば、１ライン分の画素データを途切れる（途中で読み出すべき画素データがなくなってしまう）ことなく読み出し、なおかつ必要なバッファ１７０の容量を１ライン分のみとすることができる。
【０１２８】
バッファ１７０からの画素データの読み出しが、バッファ１７０への画素データの書き込みよりも速い速度で行われることで、フィルタ１７１及びフィルタ１７２に画素データの待ち時間が生じるので、その待ち時間にＡＳＩＣ１７で他の処理を行うことでスループットの向上を図るか、又はＡＳＩＣ１７の駆動クロックを止めるなどして低電力化を図ることができる。
【０１２９】
また、駆動クロックを止めない場合でも、ＡＳＩＣ１７の稼動時間が短くなっているので、低電力化を図ることができる。
【産業上の利用可能性】
【０１３０】
本発明は、原稿をラインセンサで読み取って得られる画素データを処理する画像処理装置として、例えば、ネットワーク複合機、コピー機、ファクシミリ装置、スキャナ装置などに利用することができる。
【図面の簡単な説明】
【０１３１】
【図１】本発明に係るネットワーク複合機を含む通信システムの構成の一例を示す図
【図２】ネットワーク複合機のハードウェア構成の一例を示す図
【図３】本発明の特徴部分の機能構成の一例を示すブロック図
【図４】本発明の特徴動作に係る主要な信号のタイミングを示す図
【図５】全ての画素のうち低解像度での処理の対象となる画素を示す図
【図６】バッファに保持される画素データのフォーマットの一例を示す図
【図７】（Ａ）及び（Ｂ）奇数ラインに位置する目的データの生成のためのフィルタ係数の一例を示す図
【図８】（Ａ）及び（Ｂ）偶数ラインに位置する目的データの生成のためのフィルタ係数の一例を示す図
【図９】（Ａ）及び（Ｂ）奇数ラインに位置する目的データの生成のためのフィルタ係数の他の例を示す図
【図１０】（Ａ）及び（Ｂ）偶数ラインに位置する目的データの生成のためのフィルタ係数の他の例を示す図
【図１１】従来の一般的な画像処理装置の構成を概念的に示す図
【符号の説明】
【０１３２】
１、２  ネットワーク複合機
３、４  端末装置
５    ＰＳＴＮ
６    ＬＡＮ
１０    ＣＰＵ
１１    ＲＯＭ
１１ａ  制御プログラム
１２    ＲＡＭ
１３    モデム
１４    ＮＣＵ
１５    操作パネル
１６    ディスプレイ
１７    ＡＳＩＣ
１８    プリンタ
１９    ＬＡＮＩ／Ｆ
２０    スキャナ
２１    ＣＣＤラインセンサ
２２    ＡＦＥ
２３    ＴＧ
９０    画像処理装置
９１    ＣＣＤラインセンサ
９２    マルチプレクサ
９３    画像処理部
１００    全ての画素
１００ａ、１００ｂ  画素範囲
１７０    バッファ
１７１、１７１ａ、１７２、１７２ａ  フィルタ
１７３    スイッチ
２１１    画素部
２１２、２１３  ＣＣＤ
２２１、２２２  Ａ／Ｄ
２２３    スイッチ
【図１】
2008263388.tif 000003
【図２】
2008263388.tif 000004
【図３】
2008263388.tif 000005
【図４】
2008263388.tif 000006
【図５】
2008263388.tif 000007
【図６】
2008263388.tif 000008
【図７】
2008263388.tif 000009
【図８】
2008263388.tif 000010
【図９】
2008263388.tif 000011
【図１０】
2008263388.tif 000012
【図１１】
2008263388.tif 000013