(57)【要約】【課題】伝送線の本数を削減し伝送線路の輻射ノイズが小さい状態で信号伝送する。【解決手段】信号送信装置１００Ｅは伝送信号Ｓ１Ｃと伝送信号Ｓ３Ｃを２４０度だけ移相させた信号の反転信号Ｓ１６Ｃとを合成して合成伝送信号Ｓ２１Ｅを発生し、伝送信号Ｓ２Ｃを１２０度だけ移相させた信号Ｓ１３Ｃと伝送信号Ｓ１Ｃの反転信号Ｓ１２Ｃとを合成して合成伝送信号Ｓ２２Ｅを発生し、伝送信号Ｓ３Ｃを２４０度だけ移相させた信号Ｓ１５Ｃと伝送信号Ｓ２Ｃを１２０度だけ移相させた信号の反転信号Ｓ１４Ｃとを合成して合成伝送信号Ｓ２３Ｅを発生し、各合成伝送信号Ｓ２１Ｅ〜Ｓ２３Ｅを伝送線３１〜３３を介して信号受信装置２００Ｅに伝送する。信号受信装置２００Ｅは合成伝送信号Ｓ２１Ｅ〜Ｓ２３Ｅに基づいて受信信号Ｓ３１Ａ〜Ｓ３３Ａを発生し、各受信信号Ｓ３１Ａ〜Ｓ３３に基づいて各伝送信号Ｓ１Ｃ〜Ｓ３Ｃの復号化信号Ｓ４１Ｅ〜Ｓ４３Ｅを検出する。【選択図】図１
2008236624.tif 000002
【特許請求の範囲】
【請求項１】
所定の周期を有する第１のクロック信号に同期して発生される第１乃至第３の伝送信号を、第１乃至第３の伝送線を含む伝送線路を介して送信する信号送信装置において、
それぞれ２ビットの送信データに基づいて発生される４値のバイポーラ信号である第１乃至第３の伝送信号を、上記各伝送信号に対する移相量が異なるように移相させることにより、移相後の第１乃至第３の伝送信号を発生して、第１乃至第３の移相信号として出力する移相手段と、
上記第１の移相信号と上記第３の移相信号の反転信号とを合成することにより第１の合成伝送信号を発生して上記第１の伝送線に送信し、上記第２の移相信号と上記第１の移相信号の反転信号とを合成することにより第２の合成伝送信号を発生して上記第２の伝送線に送信し、上記第３の移相信号と上記第２の移相信号の反転信号とを合成することにより第３の合成伝送信号を発生して上記第３の伝送線に送信する合成送信手段とを備えたことを特徴とする信号送信装置。
【請求項２】
請求項１記載の信号送信装置によって送信された第１乃至第３の合成伝送信号を、第１乃至第３の伝送線を含む伝送線路を介してそれぞれ受信する信号受信装置であって、
上記第１の合成伝送信号と上記第２の合成伝送信号の反転信号と上記第３の合成伝送信号とを合成することにより第１の受信信号を生成し、上記第２の合成伝送信号と上記第３の合成伝送信号の反転信号と上記第１の合成伝送信号とを合成することにより第２の受信信号を生成し、上記第３の合成伝送信号と上記第１の合成伝送信号の反転信号と上記第２の合成伝送信号とを合成することにより第３の受信信号を生成する受信手段と、
上記周期の１／ｎの周期（ｎは自然数である。）を有する第２のクロック信号に基づく互いに異なる第１乃至第３の処理タイミングで、上記第１乃至第３の受信信号の信号レベルをそれぞれ検出し、当該検出した第１乃至第３の受信信号の信号レベルに基づいて、上記信号送信装置における上記第１乃至第３の伝送信号をそれぞれ復号化して上記第１乃至第３の伝送信号の復号化信号として出力する復号化手段とを備えたことを特徴とする信号受信装置。
【請求項３】
上記復号化手段は、
上記第１乃至第３の処理タイミングで、上記第１乃至第３の伝送信号の復号化信号をそれぞれ、一時的に記憶する第１の記憶手段と、
上記第１乃至第３の受信信号のうちの処理すべき各受信信号の信号レベル及び現在の処理タイミングよりも１つ前の処理タイミングで上記第１の記憶手段に記憶された上記各伝送信号の復号化信号と、当該処理すべき各受信信号に対する復号化信号との間の関係を示すテーブルを記憶する第２の記憶手段とを備え、
上記復号化手段は、上記テーブルを参照して、上記第１乃至第３の受信信号のうちの処理すべき各受信信号の信号レベル及び現在の処理タイミングよりも１つ前の処理タイミングで上記第１の記憶手段に記憶された上記各伝送信号の復号化信号に基づいて、当該処理すべき各受信信号に対する復号化信号を発生して出力することを特徴とする請求項２記載の信号受信装置。
【請求項４】
請求項１記載の信号送信装置と、
請求項２又は３記載の信号受信装置と、
上記信号送信装置と上記信号受信装置とを接続する３本の伝送線を含む伝送線路とを備えたことを特徴とする信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の伝送信号を伝送する信号送信装置、複数の伝送信号を受信する信号受信装置、及び上記信号送信装置及び信号受信装置を備えた信号伝送システムに関する。
【背景技術】
【０００２】
近年、液晶テレビやプラズマテレビに代表されるフラットパネルディスプレイにおいて、ＶＧＡ(Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ)からＸＧＡ(ｅＸｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ)へと高画質となるに従い、画像情報を転送する信号速度は高速化が進んでいる。そこで、高速ディジタルデータ伝送の方式として、低振幅の差動伝送方式が用いられるようになった。この伝送方式は、１本の平衡ケーブル又はプリント基板上に形成された２本の配線パターンを介して、互いに逆相で振幅の等しい信号を伝送する方式である。特徴としては、低ノイズ、外来ノイズに対する強耐性、低電圧振幅、高速データ伝送などがあり、高速伝送の手法として、特にディスプレイの分野において導入が進んでいる。しかしながら、差動伝送方式は、１つのデータビット伝送に配線を２本必要とするため、複数のデータビットを伝送する場合に配線数が比較的多くなり、プリント基板上の配線領域が広くなるという課題があった。
【０００３】
特許文献１に記載の従来技術に係るデータ伝送システムによれば、３個のデータビットの各々の差動伝送を３本の伝送線で実現でき、上記従来の差動伝送方式に比較して伝送線の数を削減できる。
【０００４】
【特許文献１】特開平４−２３０１４７号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術に係るデータ伝送システムによれば、３本の伝送線にそれぞれ出力される信号のレベルは互いに異なる必要があり、送信する３個のデータビットが全てビット値「０」を有する場合及び送信する３個のデータビットが全てビット値「１」を有する場合にはデータを伝送できないという課題があった。また、従来技術に係るデータ伝送システムは、伝送線の本数をさらに削減できず、プリント基板上の配線領域をさらに削減できないという課題があった。さらに、従来技術に係るデータ伝送システムによれば、３本の伝送線を介して伝送される信号の各電圧レベルが相殺されず、従来の差動伝送方式に比較して、上記の３本の伝送線を含む伝送線路からの輻射ノイズが大きくなるという課題があった。
【０００６】
本発明の目的は以上の問題点を解決し、従来技術に比較して伝送線の本数を削減でき、伝送線路からの輻射ノイズを比較的小さい状態で信号伝送できる信号送信装置、信号受信装置、及び上記信号送信装置及び信号受信装置を備えた信号伝送システムを提供することにある。
【課題を解決するための手段】
【０００７】
第１の発明に係る信号送信装置は、所定の周期を有する第１のクロック信号に同期して発生される第１乃至第３の伝送信号を、第１乃至第３の伝送線を含む伝送線路を介して送信する信号送信装置において、
それぞれ２ビットの送信データに基づいて発生される４値のバイポーラ信号である第１乃至第３の伝送信号を、上記各伝送信号に対する移相量が異なるように移相させることにより、移相後の第１乃至第３の伝送信号を発生して、第１乃至第３の移相信号として出力する移相手段と、
上記第１の移相信号と上記第３の移相信号の反転信号とを合成することにより第１の合成伝送信号を発生して上記第１の伝送線に送信し、上記第２の移相信号と上記第１の移相信号の反転信号とを合成することにより第２の合成伝送信号を発生して上記第２の伝送線に送信し、上記第３の移相信号と上記第２の移相信号の反転信号とを合成することにより第３の合成伝送信号を発生して上記第３の伝送線に送信する合成送信手段とを備えたことを特徴とする。
【０００８】
第２の発明に係る信号受信装置は、上記信号送信装置によって送信された第１乃至第３の合成伝送信号を、第１乃至第３の伝送線を含む伝送線路を介してそれぞれ受信する信号受信装置であって、
上記第１の合成伝送信号と上記第２の合成伝送信号の反転信号と上記第３の合成伝送信号とを合成することにより第１の受信信号を生成し、上記第２の合成伝送信号と上記第３の合成伝送信号の反転信号と上記第１の合成伝送信号とを合成することにより第２の受信信号を生成し、上記第３の合成伝送信号と上記第１の合成伝送信号の反転信号と上記第２の合成伝送信号とを合成することにより第３の受信信号を生成する受信手段と、
上記周期の１／ｎ（ｎは自然数である。）の周期を有する第２のクロック信号に基づく互いに異なる第１乃至第３の処理タイミングで、上記第１乃至第３の受信信号の信号レベルをそれぞれ検出し、当該検出した第１乃至第３の受信信号の信号レベルに基づいて、上記信号送信装置における上記第１乃至第３の伝送信号をそれぞれ復号化して上記第１乃至第３の伝送信号の復号化信号として出力する復号化手段とを備えたことを特徴とする。
【０００９】
上記信号受信装置において、上記復号化手段は、
上記第１乃至第３の処理タイミングで、上記第１乃至第３の伝送信号の復号化信号をそれぞれ、一時的に記憶する第１の記憶手段と、
上記第１乃至第３の受信信号のうちの処理すべき各受信信号の信号レベル及び現在の処理タイミングよりも１つ前の処理タイミングで上記第１の記憶手段に記憶された上記各伝送信号の復号化信号と、当該処理すべき各受信信号に対する復号化信号との間の関係を示すテーブルを記憶する第２の記憶手段とを備え、
上記復号化手段は、上記テーブルを参照して、上記第１乃至第３の受信信号のうちの処理すべき各受信信号の信号レベル及び現在の処理タイミングよりも１つ前の処理タイミングで上記第１の記憶手段に記憶された上記各伝送信号の復号化信号に基づいて、当該処理すべき各受信信号に対する復号化信号を発生して出力することを特徴とする。
【００１０】
第３の発明に係る信号伝送システムは、上記信号送信装置と、上記信号受信装置と、上記信号送信装置と上記信号受信装置とを接続する３本の伝送線を含む伝送線路とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明に係る信号送信装置、信号受信装置及び信号伝送システムによれば、複数ビット列を多値化して３つのビット列データの出力位相を少なくとも１つ以上異なるようにすることで、信号受信装置での電流の打ち消しが発生しない。従って、伝送ノイズが比較的小さい状態で３本の伝送線を用いて３ビットの信号伝送が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１３】
図１は、本発明の実施形態に係る、信号送信装置１００Ｅ及び信号受信装置２００Ｅを備えた信号伝送システムの概略構成を示すブロック図である。図１において、本発明の実施形態に係る信号伝送システムは、信号発生器１０１Ｂ乃至１０３Ｂと、信号送信装置１００Ｅと、３本の伝送線３１乃至３３を含む伝送線路３０と、信号受信装置２００Ｅと、クロック信号発生器１５１とを備えて構成される。
【００１４】
ここで、信号送信装置１００Ｅは、移相器１２及び１３を含む移相回路１０と、差動ドライバアンプ２１乃至２３を含む合成送信回路１１と、入力端子Ｔ１乃至Ｔ３と、出力端子Ｔ１１乃至Ｔ１３とを備えて構成される。移相器１２は、入力される信号を１２０度だけ移相させて、移相信号として差動ドライバアンプ２２に出力し、移相器１３は、入力される信号を２４０度だけ移相させて、移相信号として差動ドライバアンプ２３に出力する。また、差動ドライバアンプ２１の非反転出力端子は差動ドライバアンプ２３の反転出力端子に接続され、差動ドライバアンプ２２の非反転出力端子は差動ドライバアンプ２１の反転出力端子に接続され、差動ドライバアンプ２３の非反転出力端子は差動ドライバアンプ２２の反転出力端子に接続される。ここで、差動ドライバアンプ２１乃至２３はそれぞれ、１Ｖの出力電圧を出力する電源及び２Ｖの出力電圧を出力する電源によって駆動される。
【００１５】
また、信号受信装置２００Ｅは、入力端子Ｔ２１乃至Ｔ２４と、出力端子Ｔ３１乃至Ｔ３３とを備えて構成される。なお、信号受信装置２００Ｅの構成については、図２を参照して詳細後述する。
【００１６】
図１において、クロック信号発生器１５１は、所定の周期Δｔ１で周期的に繰り返すパルス形状を有するクロック信号ＣＬを発生して、信号発生器１０１Ｂ乃至１０３Ｂ及び移相器１２及び１３に出力する。さらに、クロック信号ＣＬは、クロック信号線３４及び入力端子Ｔ２４を介して信号受信装置２００Ｅに入力される。
【００１７】
また、図１において、送信データＤ１Ａ乃至Ｄ３Ａはそれぞれ、２ビットのデータ値を有する。
【００１８】
信号発生器１０１Ｂは、１Ｖの出力電圧を出力する電源及び２Ｖの出力電圧を出力する電源によって駆動され、クロック信号ＣＬの立ち下がりエッジの各タイミングにおいて、データ値「００」を有する送信データＤ１Ａに基づいて、例えば−１Ｖの信号電圧を有する伝送信号Ｓ１Ｃを発生し、データ値「０１」を有する送信データＤ１Ａに基づいて、例えば１Ｖの信号電圧を有する伝送信号Ｓ１Ｃを発生し、データ値「１０」を有する送信データＤ１Ａに基づいて、例えば−２Ｖの信号電圧を有する伝送信号Ｓ１Ｃを発生し、データ値「１１」を有する送信データＤ１Ａに基づいて、例えば２Ｖの信号電圧を有する伝送信号Ｓ１Ｃを発生する。これにより、信号発生器１０１Ｂは、２ビットの送信データＤ１Ａに基づいて、４値のバイポーラ信号である伝送信号Ｓ１Ｃを発生する。さらに、発生された伝送信号Ｓ１Ｃは、入力端子Ｔ１を介して差動ドライバアンプ２１に出力される。さらに、差動ドライバアンプ２１からの非反転信号Ｓ１１Ｃと、差動ドライバアンプ２３からの反転信号Ｓ１６Ｃとは合成されて、合成結果の合成伝送信号Ｓ２１Ｅは出力端子Ｔ１１、伝送線３１及び入力端子Ｔ２１を介して信号受信装置２００Ｅに入力される。
【００１９】
また、信号発生器１０２Ｂは、１Ｖの出力電圧を出力する電源及び２Ｖの出力電圧を出力する電源によって駆動され、クロック信号ＣＬの立ち下がりエッジの各タイミングにおいて、データ値「００」を有する送信データＤ２Ａに基づいて、例えば−１Ｖの信号電圧を有する伝送信号Ｓ２Ｃを発生し、データ値「０１」を有する送信データＤ２Ａに基づいて、例えば１Ｖの信号電圧を有する伝送信号Ｓ２Ｃを発生し、データ値「１０」を有する送信データＤ２Ａに基づいて、例えば−２Ｖの信号電圧を有する伝送信号Ｓ２Ｃを発生し、データ値「１１」を有する送信データＤ２Ａに基づいて、例えば２Ｖの信号電圧を有する伝送信号Ｓ２Ｃを発生する。これにより、信号発生器１０２Ｂは、２ビットの送信データＤ２Ａに基づいて、４値のバイポーラ信号である伝送信号Ｓ２Ｃを発生する。さらに、発生された伝送信号Ｓ２Ｃは、入力端子Ｔ２を介して移相器１２に出力される。移相器１２は、入力される伝送信号Ｓ２Ｃを１２０度だけ移相させて、差動ドライバアンプ２２に伝送信号Ｓ２Ｃの移相信号として出力する。さらに、伝送信号Ｓ２Ｃの移相信号である差動ドライバアンプ２２からの非反転信号Ｓ１３Ｃと、伝送信号Ｓ１Ｃの移相信号の反転信号である差動ドライバアンプ２１からの反転信号Ｓ１２Ｃとは合成されて、合成結果の合成伝送信号Ｓ２２Ｅは出力端子Ｔ１２、伝送線３２及び入力端子Ｔ２２を介して信号受信装置２００Ｅに入力される。
【００２０】
さらに、信号発生器１０３Ｂは、１Ｖの出力電圧を出力する電源及び２Ｖの出力電圧を出力する電源によって駆動され、クロック信号ＣＬの立ち下がりエッジの各タイミングにおいて、データ値「００」を有する送信データＤ３Ａに基づいて、例えば−１Ｖの信号電圧を有する伝送信号Ｓ３Ｃを発生し、データ値「０１」を有する送信データＤ３Ａに基づいて、例えば１Ｖの信号電圧を有する伝送信号Ｓ３Ｃを発生し、データ値「１０」を有する送信データＤ３Ａに基づいて、例えば−２Ｖの信号電圧を有する伝送信号Ｓ３Ｃを発生し、データ値「１１」を有する送信データＤ３Ａに基づいて、例えば２Ｖの信号電圧を有する伝送信号Ｓ３Ｃを発生する。これにより、信号発生器１０３Ｂは、２ビットの送信データＤ３Ａに基づいて、４値のバイポーラ信号である伝送信号Ｓ３Ｃを発生する。さらに、発生された伝送信号Ｓ３Ｃは、入力端子Ｔ３を介して移相器１３に出力される。移相器１３は、入力される伝送信号Ｓ３Ｃを２４０度だけ移相させて、差動ドライバアンプ２３に伝送信号Ｓ３Ｃの移相信号として出力する。さらに、伝送信号Ｓ３Ｃの移相信号である差動ドライバアンプ２３からの非反転信号Ｓ１５Ｃと、伝送信号Ｓ２Ｃの移相信号の反転信号である差動ドライバアンプ２２からの反転信号Ｓ１４Ｃとは合成されて、合成結果の合成伝送信号Ｓ２３Ｅは出力端子Ｔ１３、伝送線３３及び入力端子Ｔ２３を介して信号受信装置２００Ｅに入力される。
【００２１】
図２は、図１の信号受信装置２００Ｅの概略構成を示すブロック図である。図２において、信号受信装置２００Ｅは、逓倍器８１と、ワンショットマルチバイブレータ８２と、遅延器８３及び８４と、受信回路２０１と、復号化回路２０２Ａと、入力端子Ｔ２１乃至Ｔ２４と、出力端子Ｔ３１乃至Ｔ３３とを備えて構成される。また、受信回路２０１は、抵抗４１乃至４３と、差動増幅器４４乃至４６と、加算器４７乃至４９とを備えて構成される。ここで、受信回路２０１において、抵抗４１は入力端子Ｔ２１と入力端子Ｔ２２との間に接続され、抵抗４２は入力端子Ｔ２２と入力端子Ｔ２３との間に接続され、抵抗４３は、入力端子Ｔ２３と入力端子Ｔ２１との間に接続される。また、復号化回路２０２Ａは、Ａ／Ｄ変換器７１乃至７３と、４ビットレジスタ７４乃至７６と、テーブルメモリ９２を備えたＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）にてなる復号処理器９１と、２ビットレジスタ９３乃至９５と、立ち上がり検出信号発生器９９とを備えて構成される。
【００２２】
図２において、逓倍器８１は、入力端子Ｔ２４を介して入力されるクロック信号ＣＬの周波数１／Δｔ１を３逓倍して、所定の周期Δｔ３（Δｔ３＝Δｔ１／３である。）で周期的に繰り返すパルス形状を有するクロック信号ＣＬ３を発生して、ワンショットマルチバイブレータ８２及び立ち上がり検出信号発生器９９に出力する。ワンショットマルチバイブレータ８２は、入力されるクロック信号ＣＬ３の立ち下がりエッジの各タイミングで、パルス長がΔｔ４（Δｔ４＝Δｔ１／２＝３×Δｔ３／２である。）であるローレベルのパルス信号を発生することにより、所定の周期Δｔ１で周期的に繰り返し、ハイレベルの時間期間とローレベルの時間期間とが等しい時間期間Δｔ４を有するパルス形状を有するクロック信号ＣＬ３１を発生して、遅延器８３と、Ａ／Ｄ変換器７１と、４ビットレジスタ７４と、２ビットレジスタ９３及び９４と、復号処理器９１とに出力する。さらに、遅延器８３は、入力されるクロック信号ＣＬ３１を遅延時間Δｔ３だけ遅延させてクロック信号ＣＬ３２を発生して、遅延器８４と、Ａ／Ｄ変換器７２と、４ビットレジスタ７５と、２ビットレジスタ９４及び９５と、復号処理器９１とに出力する。またさらに、遅延器８４は、入力されるクロック信号ＣＬ３２を遅延時間Δｔ３だけ遅延させてクロック信号ＣＬ３３を発生して、Ａ／Ｄ変換器７３と、４ビットレジスタ７６と、２ビットレジスタ９３及び９５と、復号処理器９１とに出力する。
【００２３】
図２において、合成伝送信号Ｓ２１Ｅは、入力端子Ｔ２１を介して、差動増幅器４４の非反転入力端子と、加算器４８と、差動増幅器４６の反転入力端子に入力される。また、信号Ｓ２２Ｅは、入力端子Ｔ２２を介して、差動増幅器４５の非反転入力端子と、加算器４９と、差動増幅器４４の反転入力端子に入力される。さらに、合成伝送信号Ｓ２３Ｅは、入力端子Ｔ２３を介して、差動増幅器４６の非反転入力端子と、加算器４７と、差動増幅器４５の反転入力端子に入力される。
【００２４】
加算器４７は、差動増幅器４４からの出力信号と入力端子Ｔ２３からの合成伝送信号Ｓ２３Ｅとを加算して、加算結果の信号を受信信号Ｓ３１Ａとして、Ａ／Ｄ変換器７１及び立ち上がり検出信号発生器９９に出力する。さらに、Ａ／Ｄ変換器７１は、クロック信号ＣＬ３１の立ち下がりエッジの各タイミングで、入力される受信信号Ｓ３１Ａを４ビットのディジタル信号にＡ／Ｄ変換し、Ａ／Ｄ変換後の受信信号Ｓ３１Ａを４ビットレジスタ７４に出力する。４ビットレジスタ７４は、入力されるＡ／Ｄ変換後の受信信号Ｓ３１Ａを一時的に記憶し、クロック信号ＣＬ３１の立ち下がりエッジの各タイミングで、復号処理器９１に出力する。
【００２５】
加算器４８は、差動増幅器４５からの出力信号と入力端子Ｔ２１からの合成伝送信号Ｓ２１Ｅとを加算して、加算結果の信号を、受信信号Ｓ３２Ａとして、Ａ／Ｄ変換器７２及び立ち上がり検出信号発生器９９に出力する。さらに、Ａ／Ｄ変換器７２は、クロック信号ＣＬ３２の立ち下がりエッジの各タイミングで、入力される受信信号Ｓ３２Ａを４ビットのディジタル信号にＡ／Ｄ変換し、Ａ／Ｄ変換後の受信信号Ｓ３２Ａを４ビットレジスタ７５に出力する。４ビットレジスタ７５は、入力されるＡ／Ｄ変換後の受信信号Ｓ３２Ａを一時的に記憶し、クロック信号ＣＬ３２の立ち下がりエッジの各タイミングで、復号処理器９１に出力する。
【００２６】
加算器４９は、差動増幅器４６からの出力信号と入力端子Ｔ２２からの合成伝送信号Ｓ２２Ｅとを加算して、加算結果の信号を、受信信号Ｓ３３Ａとして、Ａ／Ｄ変換器７３及び立ち上がり検出信号発生器９９に出力する。さらに、Ａ／Ｄ変換器７３は、クロック信号ＣＬ３３の立ち下がりエッジの各タイミングで、入力される受信信号Ｓ３３Ａを４ビットのディジタル信号にＡ／Ｄ変換し、Ａ／Ｄ変換後の受信信号Ｓ３３Ａを４ビットレジスタ７６に出力する。４ビットレジスタ７６は、入力されるＡ／Ｄ変換後の受信信号Ｓ３３Ａを一時的に記憶し、クロック信号ＣＬ３３の立ち下がりエッジの各タイミングで、復号処理器９１に出力する。
【００２７】
図１において、信号受信装置２００Ｅは、信号送信装置１００Ｅからの合成伝送信号Ｓ２１Ｅ乃至Ｓ２３Ｅの伝送の開始前に、電源が投入される。立ち上がり検出信号発生器９９は、信号受信装置２００Ｅの電源投入後、ローレベルの立ち上がり検出信号ＳＲを発生して復号処理器９１に出力する。その後、立ち上がり検出信号発生器９９は、クロック信号ＣＬ３の立ち下がりエッジの各タイミングで、入力される受信信号Ｓ３１Ａ乃至Ｓ３３Ａの各電圧レベルを検出し、少なくとも１つの受信信号が０Ｖ以外の電圧レベルを有することを検出すると、当該検出したタイミングから時間期間２Δｔ３経過したタイミングで、ハイレベルの立ち上がり検出信号ＳＲを発生して復号処理器９１に出力する。
【００２８】
図８は、図２のテーブルメモリ９２に予め記憶される参照テーブルの一例を示す図である。復号処理器９１は、クロック信号ＣＬ３１の立ち下がりエッジの各タイミングで立ち上がり検出信号ＳＲのレベルを検出するとともに、クロック信号ＣＬ３１の立ち下がりエッジの各タイミングで２ビットレジスタ９４のレジスタ値を読み出す。さらに、復号処理器９１は、テーブルメモリ９２に予め記憶される参照テーブルを参照して、検出された立ち上がり検出信号ＳＲのレベルと、クロック信号ＣＬ３１の立ち下がりエッジの各タイミングで入力される４ビットレジスタ７４からのレジスタ値と、読み出された２ビットレジスタ９４のレジスタ値とに基づいて、２ビットの復号化信号Ｓ４１Ｅのビット値を決定し、決定されたビット値を示す復号化信号Ｓ４１Ｅを発生する。次いで、復号処理器９１は、発生された復号化信号Ｓ４１Ｅを、出力端子Ｔ３１を介して出力するとともに、クロック信号ＣＬ３１の立ち下がりエッジの各タイミングで２ビットレジスタ９３に出力する。
【００２９】
また、復号処理器９１は、クロック信号ＣＬ３２の立ち下がりエッジの各タイミングで立ち上がり検出信号ＳＲのレベルを検出するとともに、クロック信号ＣＬ３２の立ち下がりエッジの各タイミングで２ビットレジスタ９５のレジスタ値を読み出す。さらに、復号処理器９１は、テーブルメモリ９２に予め記憶される参照テーブルを参照して、検出された立ち上がり検出信号ＳＲのレベルと、クロック信号ＣＬ３２の立ち下がりエッジの各タイミングで入力される４ビットレジスタ７５からのレジスタ値と、読み出された２ビットレジスタ９５のレジスタ値とに基づいて、２ビットの復号化信号Ｓ４２Ｅのビット値を決定し、決定されたビット値を示す復号化信号Ｓ４２Ｅを発生する。次いで、復号処理器９１は、発生された復号化信号Ｓ４２Ｅを、出力端子Ｔ３２を介して出力するとともに、クロック信号ＣＬ３２の立ち下がりエッジの各タイミングで２ビットレジスタ９４に出力する。
【００３０】
さらに、復号処理器９１は、クロック信号ＣＬ３３の立ち下がりエッジの各タイミングで立ち上がり検出信号ＳＲのレベルを検出するとともに、クロック信号ＣＬ３３の立ち下がりエッジの各タイミングで２ビットレジスタ９３のレジスタ値を読み出す。さらに、復号処理器９１は、テーブルメモリ９２に予め記憶される参照テーブルを参照して、検出された立ち上がり検出信号ＳＲのレベルと、クロック信号ＣＬ３３の立ち下がりエッジの各タイミングで入力される４ビットレジスタ７６からのレジスタ値と、読み出された２ビットレジスタ９３のレジスタ値とに基づいて、２ビットの復号化信号Ｓ４３Ｅのビット値を決定し、決定されたビット値を示す復号化信号Ｓ４３Ｅを発生する。ついて、復号処理器９１は、発生された復号化信号Ｓ４１Ｅを、出力端子Ｔ３３を介して出力するとともに、クロック信号ＣＬ３３の立ち下がりエッジの各タイミングで２ビットレジスタ９５に出力する。
【００３１】
上述のように、信号受信装置２００Ｅは、信号送信装置１００Ｅによって送信された合成伝送信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅを、３本の伝送線３１，３２，３３を含む伝送線路３０を介してそれぞれ受信する。ここで、受信回路２０１は、合成伝送信号Ｓ２１Ｅと合成伝送信号Ｓ２２Ｅの反転信号と合成伝送信号Ｓ２３Ｅとを合成することにより受信信号Ｓ３１Ａを生成し、合成伝送信号Ｓ２２Ｅと合成伝送信号Ｓ２３Ｅの反転信号と合成伝送信号Ｓ２１Ｅとを合成することにより受信信号Ｓ３２Ａを生成し、合成伝送信号Ｓ２３Ｅと合成伝送信号Ｓ２１Ｅの反転信号と合成伝送信号Ｓ２２Ｅとを合成することにより受信信号Ｓ３３Ａを生成する。次いで、復号化回路２０２Ａは、クロック信号ＣＬの周期の１／３の周期を有するクロック信号ＣＬ３に基づく互いに異なる３つの処理タイミングで、上記３つの受信信号の信号レベルをそれぞれ検出し、当該検出した３つの受信信号Ｓ３１Ａ，Ｓ３２Ａ，Ｓ３３Ａの信号レベルに基づいて、信号送信装置１００Ｅにおける３個の伝送信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅをそれぞれ復号化して上記３個の伝送信号の復号化信号Ｓ４１Ｅ，Ｓ４２Ｅ，Ｓ４３Ｅとして出力する。
【００３２】
ここで、復号化回路２０２Ａは、上記３つの処理タイミングで、上記３個の伝送信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅの復号化信号Ｓ４１Ｅ，Ｓ４２Ｅ，Ｓ４３Ｅをそれぞれ、一時的に記憶する３個の２ビットレジスタ９３，９４，９５と、上記３個の受信信号Ｓ３１Ａ，Ｓ３２Ａ，Ｓ３３Ａのうちの処理すべき各受信信号Ｓ３１Ａ，Ｓ３２Ａ，Ｓ３３Ａの信号レベル及び現在の処理タイミングよりも１つ前の処理タイミングで上記３個の２ビットレジスタ９３，９４，９５に記憶された上記各伝送信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅの復号化信号Ｓ４１Ｅ，Ｓ４２Ｅ，Ｓ４３Ｅと、当該処理すべき各受信信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅに対する復号化信号Ｓ４１Ｅ，Ｓ４２Ｅ，Ｓ４３Ｅとの間の関係を示すテーブルを記憶するテーブルメモリ９２とを備える。ここで、復号化回路２０２Ａの復号処理器９１は、テーブルメモリ９２内のテーブルを参照して、上記３個の受信信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅのうちの処理すべき各受信信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅの信号レベル及び現在の処理タイミングよりも１つ前の処理タイミングで上記３個の２ビットレジスタ９３，９４，９５に記憶された上記各伝送信号Ｓ２１Ｅ，Ｓ２２Ｅ，Ｓ２３Ｅの復号化信号Ｓ４１Ｅ，Ｓ４２Ｅ，Ｓ４３Ｅに基づいて、当該処理すべき各受信信号Ｓ３１Ａ，Ｓ３２Ａ，Ｓ３３Ａに対する復号化信号を発生して出力することを特徴としている。
【００３３】
図３乃至図７を参照して、以上のように構成された信号伝送システムの動作を説明する。以下の動作例において、１６個の連続するデータ値「００」を有する送信データと、１６個の連続するデータ値「０１」を有する送信データと、１６個の連続するデータ値「１０」を有する送信データと、１６個の連続するデータ値「１１」を有する送信データとをそれぞれ、連続して送信データＤ１Ａとして伝送する。また、４個の連続するデータ値「００」を有する送信データと、４個の連続するデータ値「０１」を有する送信データと、４個の連続するデータ値「１０」を有する送信データと、４個の連続するデータ値「１１」を有する送信データとをそれぞれ、連続して４回繰り返して、送信データＤ２Ａとして伝送する。さらに、４個の連続するデータ値「００」、「０１」、「１０」及び「１１」を有する送信データをそれぞれ、連続して１６回繰り返して、送信データＤ３Ａとして伝送する。
【００３４】
図３（ａ）は、図１の信号発生器１０１Ｂから信号送信装置１００Ｅの入力端子Ｔ１に出力される伝送信号Ｓ１Ｃの信号電圧を示す波形図であり、図３（ｂ）は、図１の信号発生器１０２Ｂから信号送信装置１００Ｅの入力端子Ｔ２に出力される伝送信号Ｓ２Ｃの信号電圧を示す波形図であり、図３（ｃ）は、図１の信号発生器１０３Ｂから信号送信装置１００Ｅの入力端子Ｔ３に出力される伝送信号Ｓ３Ｃの信号電圧を示す波形図である。図３（ａ）に示すように、信号発生器１０１Ｂは、２ビットの送信データＤ１Ａに基づいて、４値のバイポーラ信号である伝送信号Ｓ１Ｃを発生して、入力端子Ｔ１を介して差動ドライバアンプ２１に出力する。また、図３（ｂ）に示すように、信号発生器１０２Ｂは、２ビットの送信データＤ２Ａに基づいて、４値のバイポーラ信号である伝送信号Ｓ２Ｃを発生して、移相器１２に出力する。さらに、図３（ｃ）に示すように、信号発生器１０３Ｂは、２ビットの送信データＤ３Ａに基づいて、４値のバイポーラ信号である伝送信号Ｓ３Ｃを発生して、入力端子Ｔ３を介して移相器１３に出力する。
【００３５】
また、図４（ａ）は、図１の差動ドライバアンプ２１の非反転出力端子からの非反転信号Ｓ１１Ｃの信号電圧を示す波形図及び差動ドライバアンプ２１の反転出力端子からの反転信号Ｓ１２Ｃの信号電圧を示す波形図であり、図４（ｂ）は、図１の差動ドライバアンプ２２の非反転出力端子からの非反転信号Ｓ１３Ｃの信号電圧を示す波形図及び差動ドライバアンプ２２の反転出力端子からの反転信号Ｓ１４Ｃの信号電圧を示す波形図であり、図４（ｃ）は、図１の差動ドライバアンプ２３の非反転出力端子からの非反転信号Ｓ１５Ｃの信号電圧を示す波形図及び差動ドライバアンプ２３の反転出力端子からの反転信号Ｓ１６Ｃの信号電圧を示す波形図である。さらに、図５（ａ）は、図１の信号送信装置１００Ｅの出力端子Ｔ１１と、伝送線３１と、信号受信装置２００Ｅの入力端子Ｔ２１とを介して信号受信装置２００Ｅに出力される合成伝送信号Ｓ２１Ｅの入力端子Ｔ２１における信号電圧を示す波形図であり、図５（ｂ）は、図１の合成伝送信号Ｓ２２Ｅの入力端子Ｔ２２における信号電圧を示す波形図であり、図５（ｃ）は、図１の合成伝送信号Ｓ２３Ｅの入力端子Ｔ２３における信号電圧を示す波形図である。
【００３６】
図３乃至図５に示すように、伝送信号Ｓ１Ｃの非反転信号Ｓ１１Ｃと、移相器１３によって２４０度だけ移相された伝送信号Ｓ３Ｃの反転信号Ｓ１６Ｃとは合成され、合成結果の合成伝送信号Ｓ２１Ｅは、出力端子Ｔ１１、伝送線３１及び入力端子Ｔ２１を介して信号受信装置２００Ｅに伝送される。また、移相器１２によって１２０度だけ移相された伝送信号Ｓ２Ｃの非反転信号Ｓ１３Ｃと、伝送信号Ｓ１Ｃの反転信号Ｓ１２Ｃとは合成され、合成結果の合成伝送信号Ｓ２２Ｅは、出力端子Ｔ１２、伝送線３２及び入力端子Ｔ２２を介して信号受信装置２００Ｅに伝送される。さらに、移相器１３によって２４０度だけ移相された伝送信号Ｓ３Ｃの非反転信号Ｓ１５Ｃと、移相器１２によって１２０度だけ移相された伝送信号Ｓ２Ｃの反転信号Ｓ１４Ｃとは合成され、合成結果の合成伝送信号Ｓ２３Ｅは、出力端子Ｔ１３、伝送線３３及び入力端子Ｔ２３を介して信号受信装置２００Ｅに伝送される。
【００３７】
図６（ａ）は、図２の加算器４７からの受信信号Ｓ３１Ａの信号電圧を示す波形図であり、図６（ｂ）は、図２の加算器４８からの受信信号Ｓ３２Ａの信号電圧を示す波形図であり、図６（ｃ）は、図２の加算器４９からの受信信号Ｓ３３Ａの信号電圧を示す波形図である。図６に示すように、加算器４７は、合成伝送信号Ｓ２１Ｅから合成伝送信号Ｓ２２Ｅを減算した信号と合成伝送信号Ｓ２３Ｅとを加算して、加算結果の信号を、受信信号Ｓ３１ＡとしてＡ／Ｄ変換器７１及び立ち上がり検出信号発生器９９に出力する。また、加算器４８は、合成伝送信号Ｓ２２Ｅから合成伝送信号Ｓ２３Ｅを減算した信号と合成伝送信号Ｓ２１Ｅとを加算して、加算結果の信号を、受信信号Ｓ３２ＡとしてＡ／Ｄ変換器７２及び立ち上がり検出信号発生器９９に出力する。さらに、加算器４９は、合成伝送信号Ｓ２３Ｅから合成伝送信号Ｓ２１Ｅを減算した信号と合成伝送信号Ｓ２２Ｅとを加算して、加算結果の信号を、受信信号Ｓ３３ＡとしてＡ／Ｄ変換器７３及び立ち上がり検出信号発生器９９に出力する。
【００３８】
図７は、図２の信号受信装置２００Ｅの動作の一例を示すタイミングチャートである。タイミングｔ１において、信号送信装置１００Ｅは、図５の合成伝送信号Ｓ２１Ｅ乃至Ｓ２３Ｅの伝送を開始する。また、立ち上がり検出信号発生器９９は、タイミングｔ１で受信信号の電圧レベル（−１Ｖである。）を検出し、タイミングｔ３で、ハイレベルの立ち上がり検出信号ＳＲを発生して復号処理器９１に出力する。
【００３９】
タイミングｔ１で、Ａ／Ｄ変換器７１は、受信信号Ｓ３１Ａの信号電圧（−１Ｖである。）を検出して、データ値「１００１」を有するディジタル信号を発生して、４ビットレジスタ７４を介して復号処理器９１に出力する。また、タイミングｔ１で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ローレベル（Ｌ）である。）を検出する（なお、このとき、４ビットレジスタ７４の値は不定である。）。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７４からのレジスタ値「１００１」と、ローレベルの立ち上がり検出信号ＳＲとに基づいて、ビット値「００」を有する復号化信号Ｓ４１Ｅを発生して、出力端子Ｔ３１を介して出力するとともに、２ビットレジスタ９３に出力する。
【００４０】
タイミングｔ２で、Ａ／Ｄ変換器７２は、受信信号Ｓ３２Ａの信号電圧（−１Ｖである。）を検出して、データ値「１００１」を有するディジタル信号を発生して、４ビットレジスタ７５を介して復号処理器９１に出力する。また、タイミングｔ２で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ローレベルである。）を検出する。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７５からのレジスタ値「１００１」と、ローレベルの立ち上がり検出信号ＳＲとに基づいて、ビット値「００」を有する復号化信号Ｓ４２Ｅを発生して、出力端子Ｔ３２を介して出力するとともに、２ビットレジスタ９４に出力する。
【００４１】
タイミングｔ３で、Ａ／Ｄ変換器７３は、受信信号Ｓ３３Ａの信号電圧（０Ｖである。）を検出して、データ値「００００」を有するディジタル信号を発生して、４ビットレジスタ７６を介して復号処理器９１に出力する。また、タイミングｔ３で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベル（Ｈ）である。）を検出するとともに、２ビットレジスタ９３のレジスタ値「００」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７６からのレジスタ値「００００」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９５からのレジスタ値「００」とに基づいて、ビット値「００」を有する復号化信号Ｓ４３Ｅを発生して、出力端子Ｔ３３を介して出力するとともに、２ビットレジスタ９５に出力する。
【００４２】
タイミングｔ４で、Ａ／Ｄ変換器７１は、受信信号Ｓ３１Ａの信号電圧（０Ｖである。）を検出して、データ値「００００」を有するディジタル信号を発生して、４ビットレジスタ７４を介して復号処理器９１に出力する。また、タイミングｔ４で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベルである。）を検出するとともに、２ビットレジスタ９４のレジスタ値「００」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７４からのレジスタ値「００００」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９４からのレジスタ値「００」とに基づいて、ビット値「００」を有する復号化信号Ｓ４１Ｅを発生して、出力端子Ｔ３１を介して出力するとともに、２ビットレジスタ９３に出力する。
【００４３】
タイミングｔ５で、Ａ／Ｄ変換器７２は、受信信号Ｓ３２Ａの信号電圧（０Ｖである。）を検出して、データ値「００００」を有するディジタル信号を発生して、４ビットレジスタ７５を介して復号処理器９１に出力する。また、タイミングｔ５で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベルである。）を検出するとともに、２ビットレジスタ９５のレジスタ値「００」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７５からのレジスタ値「００００」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９５からのレジスタ値「００」とに基づいて、ビット値「００」を有する復号化信号Ｓ４２Ｅを発生して、出力端子Ｔ３２を介して出力するとともに、２ビットレジスタ９４に出力する。
【００４４】
タイミングｔ６で、Ａ／Ｄ変換器７３は、受信信号Ｓ３３Ａの信号電圧（２Ｖである。）を検出して、データ値「００１０」を有するディジタル信号を発生して、４ビットレジスタ７６を介して復号処理器９１に出力する。また、タイミングｔ６で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベルである。）を検出するとともに、２ビットレジスタ９３のレジスタ値「００」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７６からのレジスタ値「００１０」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９５からのレジスタ値「００」とに基づいて、ビット値「０１」を有する復号化信号Ｓ４３Ｅを発生して、出力端子Ｔ３３を介して出力するとともに、２ビットレジスタ９５に出力する。
【００４５】
タイミングｔ７で、Ａ／Ｄ変換器７１は、受信信号Ｓ３１Ａの信号電圧（０Ｖである。）を検出して、データ値「００００」を有するディジタル信号を発生して、４ビットレジスタ７４を介して復号処理器９１に出力する。また、タイミングｔ７で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベルである。）を検出するとともに、２ビットレジスタ９４のレジスタ値「００」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７４からのレジスタ値「００００」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９４からのレジスタ値「００」とに基づいて、ビット値「００」を有する復号化信号Ｓ４１Ｅを発生して、出力端子Ｔ３１を介して出力するとともに、２ビットレジスタ９３に出力する。
【００４６】
タイミングｔ８で、Ａ／Ｄ変換器７２は、受信信号Ｓ３２Ａの信号電圧（−２Ｖである。）を検出して、データ値「１０１０」を有するディジタル信号を発生して、４ビットレジスタ７５を介して復号処理器９１に出力する。また、タイミングｔ８で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベルである。）を検出するとともに、２ビットレジスタ９５のレジスタ値「０１」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７５からのレジスタ値「１０１０」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９５からのレジスタ値「０１」とに基づいて、ビット値「００」を有する復号化信号Ｓ４２Ｅを発生して、出力端子Ｔ３２を介して出力するとともに、２ビットレジスタ９４に出力する。
【００４７】
タイミングｔ９で、Ａ／Ｄ変換器７３は、受信信号Ｓ３３Ａの信号電圧（−１Ｖである。）を検出して、データ値「１００１」を有するディジタル信号を発生して、４ビットレジスタ７６を介して復号処理器９１に出力する。また、タイミングｔ９で、復号処理器９１は、立ち上がり検出信号ＳＲのレベル（ハイレベルである。）を検出するとともに、２ビットレジスタ９３のレジスタ値「００」を読み出す。さらに、復号処理器９１は、参照テーブルを参照し、４ビットレジスタ７６からのレジスタ値「００１０」と、ハイレベルの立ち上がり検出信号ＳＲと、２ビットレジスタ９５からのレジスタ値「００」とに基づいて、ビット値「１０」を有する復号化信号Ｓ４３Ｅを発生して、出力端子Ｔ３３を介して出力するとともに、２ビットレジスタ９５に出力する。
【００４８】
以下、上記の各タイミングｔ１乃至ｔ９と同様に、各タイミングｔ１０，ｔ１３，ｔ１６，ｔ１９，ｔ２２での受信信号Ｓ３１Ａの各信号電圧と、各タイミングｔ１１，ｔ１４，ｔ１７，ｔ２０，ｔ２３での受信信号Ｓ３２Ａの各信号電圧と、各タイミングｔ１２，ｔ１５，ｔ１８，ｔ２１，ｔ２４での受信信号Ｓ３３Ａの各信号電圧とに基づいて、各復号化信号Ｓ４１Ｅ乃至Ｓ４３Ｅを発生して、出力端子Ｔ３１乃至Ｔ３３を介してそれぞれ出力する。
【００４９】
上記の実施形態において、クロック信号発生器１５１が発生したクロック信号ＣＬをクロック信号線３４を介して信号受信装置２００Ｅに伝送したが、本発明はこれに限らず、伝送線路３０を介して伝送される信号３１乃至３３に基づいてクロック信号ＣＬを再生して逓倍器８１に出力してもよい。
【００５０】
また、上記の実施形態において、移相回路１０は移相器１２及び１３を備えたが、本発明はこれに限らず、伝送信号Ｓ１Ｃ乃至Ｓ３Ｃを、上記各伝送信号Ｓ１Ｃ乃至Ｓ３Ｃに対する移相量が互いに２π／３だけ互いに異なるように移相させることにより、移相後の３個の伝送信号Ｓ１Ｃ乃至Ｓ３Ｃを発生して、差動ドライバアンプ２１乃至２３にそれぞれ出力する移相回路であってもよい。さらに、上記の実施形態において、伝送信号Ｓ１Ｃ乃至Ｓ３Ｃは移相量が互いに２π／３だけ互いに異なるように移相させるとしたが、本発明はこれに限らず、少なくとも１つの信号を移相させればよい。この場合、その移相量に応じて、復号化のクロックＣＬ３の周波数及び遅延器８３、８４の遅延量を調整すればよい。ここで、クロックＣＬ３の周期は一般にクロックＣＬの周期の１／ｎ（ｎは自然数である。）であればよい。
【００５１】
さらに、上記の実施形態において、差動ドライバアンプ２１からの非反転信号Ｓ１１Ｃと差動ドライバアンプ２３からの反転信号Ｓ１６Ｃとを合成することにより合成伝送信号Ｓ２１Ｅを発生し、差動ドライバアンプ２２からの非反転信号Ｓ１３Ｃと差動ドライバアンプ２１からの反転信号Ｓ１２Ｃとを合成することにより合成伝送信号Ｓ２２Ｅを発生し、差動ドライバアンプ２３からの非反転信号Ｓ１５Ｃと差動ドライバアンプ２２からの反転信号Ｓ１４Ｃとを合成することにより合成伝送信号Ｓ２３Ｅを発生したが、本発明はこれに限られない。この場合、差動ドライバアンプ２１からの非反転信号Ｓ１１Ｃと差動ドライバアンプ２２からの反転信号Ｓ１４Ｃとを合成することにより合成伝送信号Ｓ２１Ｅを発生し、差動ドライバアンプ２２からの非反転信号Ｓ１３Ｃと差動ドライバアンプ２３からの反転信号Ｓ１６Ｃとを合成することにより合成伝送信号Ｓ２２Ｅを発生し、差動ドライバアンプ２３からの非反転信号Ｓ１５Ｃと差動ドライバアンプ２１からの反転信号Ｓ１２Ｃとを合成することにより合成伝送信号Ｓ２３Ｅを発生してもよい。このとき、信号受信装置２００Ｅの受信回路２０１において、合成伝送信号Ｓ２１Ｅを差動増幅器４４の非反転入力端子と差動増幅器４５の反転入力端子と加算器４９に出力し、合成伝送信号Ｓ２２Ｅを差動増幅器４５の非反転入力端子と差動増幅器４６の反転入力端子と加算器４７に出力し、合成伝送信号Ｓ２３Ｅを差動増幅器４６の非反転入力端子と差動増幅器４４の反転入力端子と加算器４８に出力すればよい。さらに、信号受信装置２００Ｅの復号化回路２０２Ａにおいて、復号処理器９１は、２ビットレジスタ９３のレジスタ値をクロック信号ＣＬ３２の各立ち下がりエッジのタイミングで読み出し、２ビットレジスタ９４のレジスタ値をクロック信号ＣＬ３３の各立ち下がりエッジのタイミングで読み出し、２ビットレジスタ９５のレジスタ値をクロック信号ＣＬ３１の各立ち下がりエッジのタイミングで読み出せばよい。
【００５２】
またさらに、上記の実施形態において、差動増幅器４４からの出力信号と合成伝送信号Ｓ２３Ｅとを加算することにより受信信号Ｓ３１Ａを発生し、差動増幅器４５からの出力信号と合成伝送信号Ｓ２１Ｅとを加算することにより受信信号Ｓ３２Ａを発生し、差動増幅器４６からの出力信号と合成伝送信号Ｓ２２Ｅとを加算することにより受信信号Ｓ３３Ａを発生したが、本発明はこれに限られない。この場合、合成伝送信号Ｓ２１Ｅと合成伝送信号Ｓ２２Ｅの反転信号と合成伝送信号Ｓ２３Ｅとを合成することにより受信信号Ｓ３１Ａを発生し、合成伝送信号Ｓ２２Ｅと合成伝送信号Ｓ２３Ｅの反転信号と合成伝送信号Ｓ２１Ｅとを合成することにより受信信号Ｓ３２Ａを発生し、合成伝送信号Ｓ２３Ｅと合成伝送信号Ｓ２１Ｅの反転信号と合成伝送信号Ｓ２２Ｅとを合成することにより受信信号Ｓ３３Ａを発生してもよい。
【００５３】
また、上記の実施形態において、信号受信装置２００Ｅは受信信号Ｓ３１Ａ乃至Ｓ３３Ａの信号電圧に基づいて、伝送信号Ｓ１Ｃ乃至Ｓ３Ｃを復号化して、伝送信号Ｓ１Ｃ乃至Ｓ３Ｃの復号化信号Ｓ４１Ｅ乃至Ｓ４３Ｅとして出力したが、本発明はこれに限らず、受信信号Ｓ３１Ａ乃至Ｓ３３Ａの信号レベルに基づいて、伝送信号Ｓ１Ｃ乃至Ｓ３Ｃの復号化信号Ｓ４１Ｅ乃至Ｓ４３Ｅを検出してもよい。
【産業上の利用可能性】
【００５４】
以上詳述したように、本発明に係る信号送信装置、信号受信装置及び信号伝送システムによれば、複数ビット列を多値化して３つのビット列データの出力位相を少なくとも１つ以上異なるようにすることで、信号受信装置での電流の打ち消しが発生しない。従って、伝送ノイズが比較的小さい状態で３本の伝送線を用いて３ビットの信号伝送が可能になる。
【００５５】
特に、本発明に係る信号伝送システムは、例えば従来以上の高画質を実現するためのディスプレイにディジタル画像信号を伝送する多ビット信号伝送システムや、小型化が必要な機器における高速伝送システムとして利用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る、信号送信装置１００Ｅ及び信号受信装置２００Ｅを備えた信号伝送システムの概略構成を示すブロック図である。
【図２】図１の信号受信装置２００Ｅの概略構成を示すブロック図である。
【図３】（ａ）は、図１の信号発生器１０１Ｂから信号送信装置１００Ｅの入力端子Ｔ１に出力される伝送信号Ｓ１Ｃの信号電圧を示す波形図であり、（ｂ）は、図１の信号発生器１０２Ｂから信号送信装置１００Ｅの入力端子Ｔ２に出力される伝送信号Ｓ２Ｃの信号電圧を示す波形図であり、（ｃ）は、図１の信号発生器１０３Ｂから信号送信装置１００Ｅの入力端子Ｔ３に出力される伝送信号Ｓ３Ｃの信号電圧を示す波形図である。
【図４】（ａ）は、図１の差動ドライバアンプ２１の非反転出力端子からの非反転信号Ｓ１１Ｃの信号電圧を示す波形図及び差動ドライバアンプ２１の反転出力端子からの反転信号Ｓ１２Ｃの信号電圧を示す波形図であり、（ｂ）は、図１の差動ドライバアンプ２２の非反転出力端子からの非反転信号Ｓ１３Ｃの信号電圧を示す波形図及び差動ドライバアンプ２２の反転出力端子からの反転信号Ｓ１４Ｃの信号電圧を示す波形図であり、（ｃ）は、図１の差動ドライバアンプ２３の非反転出力端子からの非反転信号Ｓ１５Ｃの信号電圧を示す波形図及び差動ドライバアンプ２３の反転出力端子からの反転信号Ｓ１６Ｃの信号電圧を示す波形図である。
【図５】（ａ）は、図１の合成伝送信号Ｓ２１Ｅの入力端子Ｔ２１における信号電圧を示す波形図であり、（ｂ）は、図１の合成伝送信号Ｓ２２Ｅの入力端子Ｔ２２における信号電圧を示す波形図であり、（ｃ）は、図１の合成伝送信号Ｓ２３Ｅの入力端子Ｔ２３における信号電圧を示す波形図である。
【図６】（ａ）は、図２の加算器４７からの受信信号Ｓ３１Ａの信号電圧を示す波形図であり、（ｂ）は、図２の加算器４８からの受信信号Ｓ３２Ａの信号電圧を示す波形図であり、（ｃ）は、図２の加算器４９からの受信信号Ｓ３３Ａの信号電圧を示す波形図である。
【図７】図２の信号受信装置２００Ｅの動作の一例を示すタイミングチャートである。
【図８】図２のテーブルメモリ９２に予め記憶される参照テーブルの一例を示す図である。
【符号の説明】
【００５７】
１０…移相回路、
１１…合成送信回路、
１２，１３…移相器、
２１〜２３…差動ドライバアンプ、
３０…伝送線路、
３１〜３３…伝送線、
３４…クロック信号線、
４１〜４３…抵抗、
４４〜４６…差動増幅器、
４７〜４９…加算器、
７１〜７３…Ａ／Ｄ変換器、
７４〜７６…４ビットレジスタ、
９１…復号処理器、
９２…テーブルメモリ、
９３〜９５…２ビットレジスタ、
９９…立ち上がり検出信号発生器、
８１…逓倍器、
８２…ワンショットマルチバイブレータ、
８３，８４…遅延器、
１００Ｅ…信号送信装置、
１０１Ｂ〜１０３Ｂ…信号発生器、
１５１…クロック信号発生器、
２００Ｅ…信号受信装置、
２０１…受信回路、
２０２Ａ…復号化回路、
Ｔ１〜Ｔ３，Ｔ２１〜Ｔ２４…入力端子、
Ｔ１１〜Ｔ１３，Ｔ３１〜Ｔ３３…出力端子。
【図１】
2008236624.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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