(57)【要約】【課題】本発明の目的は、パラレル-シリアル間の等価伝送容量変換を行うデータ伝送制御装置を具備し、パラレルバス幅、シリアルレーンを独立することでカスタマイズ可能とし、独立して最適な入出力バス幅の組み合わせを実現することにある。【解決手段】パラレルバス幅とシリアルレーン数の幅どちらか大きい側にその幅が合うよう整合されたバッファメモリと、入力データをバッファメモリに空き空間無く充足する前段バス切り替え部と、読み出したデータを任意数のシリアルレーンの幅に空き空間無く充足する後段バス切り替え部とを有する等価伝送容量変換と、入力データをバッファメモリに空き空間無く充足する前段バス切り替え部と、バッファメモリから読み出したデータを任意幅のパラレルバスに空き空間無く充足する後段バス切り替え部を有する等価伝送容量逆変換とを含むデータ伝送装置を有する半導体検査装置。【選択図】図１
2008263020.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ表面を撮像するイメージセンサ等の大容量データ生成装置と、
前記大容量データ生成装置で生成されたデータを送信制御するデータ送信制御部または受信制御するデータ受信制御部の少なくともいずれか一つを有するデータ伝送装置と、
伝送された前記データを処理する処理装置とを具備してなる半導体検査装置において、
前記データ送信制御部は、前記大容量データ生成装置から伝送されたデータ容量を等価的に変換する等価伝送容量変換部と、前記等価伝送容量変換部から伝送されたデータを外部へ送信する送信制御部とを有し、
前記データ受信制御部は、前記送信制御部から伝送されたデータを受信するデータ受信制御部と、前記するデータ受信制御部から伝送された前記データ容量を等価的に逆変換する等価伝送容量逆変換部とを有し、
前記等価伝送容量変換部は、第１パラメータにより指定される任意幅のパラレルバスが有するパラレルバス幅、または第２パラメータにより指定される任意数のシリアルレーンが有するシリアルレーン数の幅のいずれか大きい幅に合うように整合されたバッファメモリと、
前記パラレルバスからの入力データを、前記バッファメモリに空き空間を作ることなく充足する前段バス切り替え部と、
前記バッファメモリから読み出したデータを、前記任意数のシリアルレーンの幅に空き空間を作ることなく充足する後段バス切り替え部と、
前記バッファメモリから読み出したデータを用いてシリアル伝送フレームを構成するフレーム作成手段とを有し、
前記等価伝送容量逆変換部は、前記パラレルバス幅、または前記シリアルレーン数の幅どちらか大きい幅に合うように整合されたバッファメモリと、
前記シリアルレーンからの受信フレームデータを受け取り受信フレームを分解する手段と、
入力データを前記バッファメモリに空き空間を作ることなく充足する前段バス切り替え部と、
前記バッファメモリから読み出したデータを前記任意幅のパラレルバスに空き空間を作ることなく充足する後段バス切り替え部、とを有し、
前記データ伝送装置は、前記第１パラメータおよび前記第２パラメータを外部より入力する入力部と、前記入力部より入力された第１パラメータおよび第２パラメータに基づき、前記パラレルバス幅、および前記シリアルレーン数が、所望の値に設定可能な前記データ送信制御部、および前記データ受信制御部とを有する回路モジュールを少なくとも一つ有することを特徴とする半導体検査装置。
【請求項２】
前記データ送信制御部において、
前記パラレルバス幅と前記シリアルレーン数の幅の関係が整除されない場合で、前記第１パラメータにより指定される任意幅のパラレルバス幅が、前記第２パラメータにより指定される任意数のシリアルレーンのバス幅よりも小さい場合に、
前記パラレルバスから伝送される入力データを、前記前段バス切り替え部により前記バッファメモリの空間に空き空間がないように充足させてバス幅変換を行う時に前記前段バス切り替え部で生じたバス幅変換残りを、前記前段バス切り替え部と前記後段バス切り替え部との間に設けたバッファメモリに保存することにより、伝送容量を低下させることなく等価伝送容量変換を可能とすることを特徴とする請求項１記載の半導体検査装置。
【請求項３】
前記データ送信制御部において、
前記パラレルバス幅と前記シリアルレーン数の幅の関係が整除されない場合で、
前記第１パラメータにより指定される任意幅のパラレルバス幅が、前記第２パラメータにより指定される任意数のシリアルレーンのバス幅よりも大きい場合に、
前記バッファメモリから読み出したデータを、前記後段バス切り替え部に前記シリアルレーンの幅で空き空間がないように充足させてバス幅変換を行う時に生じたバス幅変換残りを、前記前段バス切り替え部と前記後段バス切り替え部との間に設けたバッファメモリに保存することにより、伝送容量を低下させることなく等価伝送容量変換を可能とすることを特徴とする請求項１記載の半導体検査装置。
【請求項４】
前記データ受信制御部において、
前記パラレルバス幅と前記シリアルレーン数の幅の関係が整除されない場合で、
前記第１パラメータにより指定される任意幅のパラレルバス幅が、前記第２パラメータにより指定される任意数のシリアルレーンのバス幅よりも小さい場合に、
前記バッファメモリから読み出したデータを、前記後段バス切り替え部に前記パラレルバスの幅で空き空間がないように充足させてバス幅変換を行う時に生じたバス幅変換残りを、前記前段バス切り替え部と前記後段バス切り替え部との間に設けたバッファメモリに保存することにより、伝送容量を低下させることなく等価伝送容量変換を可能とすることを特徴とする請求項１記載の半導体検査装置。
【請求項５】
前記データ受信制御部において、
前記パラレルバス幅と前記シリアルレーン数の幅の関係が整除されない場合で、
前記第１パラメータにより指定される任意幅のパラレルバス幅が、前記第２パラメータにより指定される任意数のシリアルレーンのバス幅よりも大きい場合に、
前記パラレルバスから伝送される入力データを、前記バッファメモリに空き空間がないように充足させてバス幅変換を行う時に生じたバス幅変換残りを、前記前段バス切り替え部と前記後段バス切り替え部との間に設けたバッファメモリに保存することにより、伝送容量を低下させることなく等価伝送容量変換を可能とすることを特徴とする請求項１記載の半導体検査装置。
【請求項６】
前記パラレルバスからの入力データを、前記バッファメモリに空き空間無く充足するバス切り替え手段に、リング状バス切り替え処理を用いることにより、単位幅のバッファメモリそれぞれが処理するデータ容量は、それぞれのバッファメモリで均一になることを特徴とする請求項１記載の半導体検査装置。
【請求項７】
前記データ送信制御部におけるバス切り替え手段に、リング状バス切り替え処理を用いることにより、単位幅のバッファメモリからデータを読み出す処理においてそのデータ容量が、それぞれのバッファメモリで均一になることを特徴とする請求項１記載の半導体検査装置。
【請求項８】
前記シリアルレーンからの入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段に、リング状バス切り替え処理を用いることにより、単位幅のバッファメモリそれぞれが処理をするデータ容量が、それぞれのバッファメモリで均一になることを特徴とする請求項１記載の半導体検査装置。
【請求項９】
前記バッファメモリから読み出したデータを前記の任意幅のパラレルバスに空き空間無く充足するバス切り替え手段に、リング状バス切り替え処理を用いることにより、
単位幅のバッファメモリそれぞれからデータを読み出す処理についてそのデータの容量が、それぞれのバッファメモリで均一になることを特徴とする請求項１記載の半導体検査装置。
【請求項１０】
前記バッファメモリから読み出したデータを、前記任意数のシリアルレーンの幅に空き空間無く充足するバス切り替え手段において、
バス幅変換し前記バッファメモリから読み出したデータでシリアル伝送フレームを構成する際に、伝送データに隙間が生じる場合、前記隙間を埋め合わせるための特殊な空白データを生成してシリアル伝送フレームを構成するパディング処理を行うことを特徴とする請求項１記載の半導体検査装置。
【請求項１１】
複数のパラレルポートを具備する送信側データ伝送制御装置と、受信側データ伝送制御装置とを有し、
前記複数のパラレルポートに入力される半導体検査装置内で生成された各種のデータを、
一括した単一のデータ伝送系にて伝送を行うことを特徴とする請求項１記載の半導体検査装置。
【請求項１２】
ウェハ表面を撮像するイメージセンサ等の大容量データ生成装置と、
前記大容量データ生成装置で生成されたデータを送信制御するデータ送信制御部または受信制御するデータ受信制御部の少なくともいずれか一つを有するデータ伝送装置と、伝送された前記データを処理する処理装置とを具備する半導体検査装置にであって、
前記データ送信制御部は、
第１パラメータにより指定される任意幅のパラレルバスが有するパラレルバス幅、または第２パラメータにより指定される任意数のシリアルレーンが有するシリアルレーン数の幅のいずれか大きい幅に合うように整合されたバッファメモリと、
前記パラレルバスからの入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、
前記バッファメモリから読み出したデータを前記の任意数のシリアルレーンの幅に空き空間無く充足するバス切り替え手段と、
前記バッファメモリから読み出したデータでシリアル伝送フレームを構成する手段と、を有し、
前記データ受信制御部は、
第１パラメータにより指定される任意幅のパラレルバスが有するパラレルバス幅、または第２パラメータにより指定される任意数のシリアルレーンが有するシリアルレーン数の幅のいずれか大きい幅に合うように整合されたバッファメモリと、
前記シリアルレーンからの受信フレームデータを受け取り受信フレームを分解する手段と、
入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、
前記バッファメモリから読み出したデータを前記の任意幅のパラレルバスに空き空間無く充足するバス切り替え手段、とを有し、
前記データ送信制御部および前記データ受信制御部は、それぞれ回路モジュールにより構成され、
前記回路モジュールのそれぞれは、前記第１パラメータ、前記第２パラメータ、送信制御および受信制御の用途を入力可能な端子を有し、
前記端子より入力された前記第１パラメータおよび前記第２パラメータによりそれぞれパラレルバス幅、シリアルレーン数の幅の広さを調整し、
前記端子より入力された送信制御および受信制御の用途に応じて、前記回路モジュールのそれぞれについて要、不要を選別し組み合わせを行い、
前記データ送信制御部および前記データ受信制御部のそれぞれの装置を自動的にカスタマイズするプログラムを有することを特徴とする半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査装置に係り、特に、半導体検査装置におけるデータ伝送装置、データ伝送方式に関する。
【背景技術】
【０００２】
今日の半導体集積回路装置の微細化、基板配線の高密度化等により、半導体ウェハ上に形成される回路パターンは急速に微細化している。これに伴い、ウェハ外観検査装置、走査型電子顕微鏡などに代表される半導体検査装置では、要求される画像処理能力が年々増大してきている。これに伴い、画像データの伝送容量は増大し、データ転送速度はより高速なものが望まれる。例えば、特許文献１（特開２００２−２２３２０３号公報）には、ウェハ外観検査装置、走査型電子顕微鏡などに代表される装置において、膨大な量の画像データを送信器から受信器にシリアル伝送することが記載されている。
【０００３】
また、近年の半導体検査装置においては、ユーザの検査ニーズの広がりから、撮像画素の大きさ、検査領域サイズの種類などが増大しており、転送する画像データサイズにバリエーションが発生している。また、主となる画像データ伝送以外にも、検査装置自体の制御系複雑さが増し、デバッグ等のためのモニタリングデータ取得のニーズも高まっている。
【０００４】
これに伴い、半導体検査装置内部のデータ伝送系はそのバス幅、伝送容量の大小において多くの種類の伝送系が求められている。これらニーズに対しては、通常、個々の伝送系に適したLSIを独自に開発し、適用してきた。また、これらニーズを容易に解決するための技術が非特許文献１（「SerialLite User Guide」）や非特許文献２（「Aurora Protocol User Guide」）に記載されている。これらは、カスタマイズ可能なLSI内部のシリアル伝送制御コアを束ね、可変伝送容量を達成する記述がある。また、伝送系の伝送容量、バス幅の大小に柔軟に対応すべく、幅変換機構を持つ汎用のデータ伝送系技術が特許文献２（特開2003-308694号公報）に記述がある。
【０００５】
【特許文献１】特開2002-223203号公報
【特許文献２】特開2003-308694号公報
【非特許文献１】「SerialLite MegaCore Function User Guide」、Altera Corporation、http://www.altera.com/literature/ug/ug_sl.pdf
【非特許文献２】「Aurora Protocol Specification」、Xilinx Inc.、http://www.xilinx.com/aurora/aurora_protocol_member/aurora_protocol_spec_sp002.pdf
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高速かつ大容量な画像データを伝送するために、高速シリアルデータ伝送装置を用いるのは一般的である。これら高速シリアルデータ伝送装置は従来、シリアルレーン数、伝送速度をカスタマイズ可能な既成のシリアル伝送制御回路モジュールを用いることが多い。ここで生じる課題は、シリアル１レーンに対し、パラレルバスのBit幅が16Bit毎に固定されてしまう事である。これは、シリアル伝送制御モジュールで用いる、SERDES装置(パラレル、シリアル変換装置)が、8B/10Bエンコード、デコード方式を採用しているためである。8B/10Bエンコード、デコード方式とは、シリアル伝送線路におけるDCバランスを取るためのバイト単位エンコード/デコード方式であり、シリアルデータ伝送一般に広く用いられている。DCバランスとは、シリアル伝送路上の’1’状態と’0’状態の信号としての個数の偏りを示しており、これが’1’もしくは’0’に偏った場合、ジッタ成分が増加し、ビットエラー増大を招く。この8B/10Bエンコード/デコード方式では、例えば”11110000”といったDCバランスが偏ったデータ8Bitのデータを”0110110001”(もしくは”1001001110”)という10Bitのデータに変換されることとなり、シリアル伝送路上のDCバランスが安定し、ビットエラーレートを減少させる効果がある。この8B/10Bエンコードを用いた場合、SERDES １個で扱う入出力データの単位は自ずと8Bit単位となるのは自明である。SerialLite、Auroraといった既存のモジュールにおいては、パラレルバス幅インタフェースはレーン毎のバイト幅とレーン数を掛け合わせたサイズに固定されており、例えばこのパラレルバス幅インタフェースを、ハードウェアの制約に合わせ、サイズを自由に上下する事は出来ない。結果として、半導体検査装置内部に存在する各データ伝送系に対し、必要な伝送容量を達成するシリアルレーン数にて伝送系を構成した場合、それぞれに適したパラレルバス幅での実装は困難となり、装置内で幅広いシリアルデータ伝送装置の適用が困難となる。
【０００７】
また、バス幅、伝送容量が異なる個々の伝送系に対し、独自のシリアルデータ伝送装置を開発する場合も存在する。しかし、この場合、新規開発コスト増大という問題や、それぞれ開発したデータ伝送装置は別々の回路構成となる事から、信頼性が高まらない問題点があった。
【０００８】
本発明の目的は、必要伝送容量の異なる多種のデータ伝送系を内包する装置において、データ伝送装置を各伝送系に実装する際の上記のパラレルバス幅とシリアルレーン数固定による適用範囲の低下という、データ伝送装置自身が抱える課題と、データ伝送装置の個別開発による開発コスト上昇、伝送系の信頼性低下という装置としての課題を解決し、自由度の高い、組み込み容易性に優れたデータ伝送装置及びデータ伝送方式を実現することで、装置内のデータ伝送系を共通化し、装置コストを低く抑えた半導体検査装置を提供する事にある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の主たるものは、
１）ウェハ表面を撮像するイメージセンサ等の大容量データ生成装置と、前記大容量データ生成装置で生成されたデータを送信制御するデータ送信制御部または受信制御するデータ受信制御部の少なくともいずれか一つを有するデータ伝送装置と、伝送された前記データを処理する処理装置とを具備してなる半導体検査装置において、前記データ送信制御部は、前記大容量データ生成装置から伝送されたデータ容量を等価的に変換する等価伝送容量変換部と、前記等価伝送容量変換部から伝送されたデータを外部へ送信する送信制御部とを有し、前記データ受信制御部は、前記送信制御部から伝送されたデータを受信するデータ受信制御部と、前記するデータ受信制御部から伝送された前記データ容量を等価的に逆変換する等価伝送容量逆変換部とを有し、前記等価伝送容量変換部は、第１パラメータにより指定される任意幅のパラレルバスが有するパラレルバス幅、または第２パラメータにより指定される任意数のシリアルレーンが有するシリアルレーン数の幅のいずれか大きい幅に合うように整合されたバッファメモリと、前記パラレルバスからの入力データを、前記バッファメモリに空き空間を作ることなく充足する前段バス切り替え部と、前記バッファメモリから読み出したデータを、前記任意数のシリアルレーンの幅に空き空間を作ることなく充足する後段バス切り替え部と、前記バッファメモリから読み出したデータを用いてシリアル伝送フレームを構成するフレーム作成手段とを有し、前記等価伝送容量逆変換部は、前記パラレルバス幅、または前記シリアルレーン数の幅どちらか大きい幅に合うように整合されたバッファメモリと、前記シリアルレーンからの受信フレームデータを受け取り受信フレームを分解する手段と、入力データを前記バッファメモリに空き空間を作ることなく充足する前段バス切り替え部と、前記バッファメモリから読み出したデータを前記任意幅のパラレルバスに空き空間を作ることなく充足する後段バス切り替え部、とを有し、前記データ伝送装置は、前記第１パラメータおよび前記第２パラメータを外部より入力する入力部と、前記入力部より入力された第１パラメータおよび第２パラメータに基づき、前記パラレルバス幅、および前記シリアルレーン数が、所望の値に設定可能な前記データ送信制御部、および前記データ受信制御部とを有する回路モジュールを少なくとも一つ有することを特徴とする。
または、
２）ウェハ表面を撮像するイメージセンサ等の大容量データ生成装置と、前記大容量データ生成装置で生成されたデータを送信制御するデータ送信制御部または受信制御するデータ受信制御部の少なくともいずれか一つを有するデータ伝送装置と、伝送された前記データを処理する処理装置とを具備する半導体検査装置にであって、前記データ送信制御部は、
第１パラメータにより指定される任意幅のパラレルバスが有するパラレルバス幅、または第２パラメータにより指定される任意数のシリアルレーンが有するシリアルレーン数の幅のいずれか大きい幅に合うように整合されたバッファメモリと、前記パラレルバスからの入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータを前記の任意数のシリアルレーンの幅に空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータでシリアル伝送フレームを構成する手段と、を有し、前記データ受信制御部は、第１パラメータにより指定される任意幅のパラレルバスが有するパラレルバス幅、または第２パラメータにより指定される任意数のシリアルレーンが有するシリアルレーン数の幅のいずれか大きい幅に合うように整合されたバッファメモリと、前記シリアルレーンからの受信フレームデータを受け取り受信フレームを分解する手段と、入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータを前記の任意幅のパラレルバスに空き空間無く充足するバス切り替え手段、とを有し、前記データ送信制御部および前記データ受信制御部は、それぞれ回路モジュールにより構成され、前記回路モジュールのそれぞれは、前記第１パラメータ、前記第２パラメータ、送信制御および受信制御の用途を入力可能な端子を有し、前記端子より入力された前記第１パラメータおよび前記第２パラメータによりそれぞれパラレルバス幅、シリアルレーン数の幅の広さを調整し、前記端子より入力された送信制御および受信制御の用途に応じて、前記回路モジュールのそれぞれについて要、不要を選別し組み合わせを行い、前記データ送信制御部および前記データ受信制御部のそれぞれの装置を自動的にカスタマイズするプログラムを有することを特徴とする。
【発明の効果】
【００１０】
本発明による効果は、パラレル-シリアル間の等価伝送容量変換を行うデータ伝送制御装置を具備し、パラレルバス幅、シリアルレーンを独立しカスタマイズ可能としたことにより、パラメータにより伝送容量と入出力バス幅が一意に固定される従来の方式に比べ、独立して最適な入出力バス幅の組み合わせを実現する。
【００１１】
また、伝送装置を、パラメータ可変な回路モジュールとしたことで、半導体検査装置内、複数のデータ伝送系に対し、設計品質が保障された同一の回路モジュールをパラメータ変更し個々に実装可能とし、個々の伝送系を新規に開発する場合に存在する、信頼性の低下、新規開発コストの低減というメリットが存在する。
【００１２】
また、半導体検査装置においては必要伝送容量が異なる各基板、デバイス等々に対し電気実装コストを引き上げるシリアルレーン数を必要な伝送容量分だけ用いる事を可能とし、コスト低減を実現する。
【発明を実施するための最良の形態】
【００１３】
必要伝送容量の異なる多種のデータ伝送系を内包する半導体検査装置において、データ伝送装置を各伝送系に実装する際のパラレルバス幅とシリアルレーン数固定による適用範囲の低下をさせず、装置内のデータ伝送系を共通化し、装置コストを低く抑えた半導体検査装置を提供する目標を、等価伝送容量変換を行う事を特徴としたデータ伝送制御装置およびデータ伝送方式を用いる事で、データ伝送装置の個別開発による開発コスト上昇、伝送系の信頼性も損なわず、実現した。
【実施例１】
【００１４】
ここで、本発明に係る半導体製造装置の実施の形態について、半導体検査装置を例として、図面を参照して説明する。
半導体検査装置としては、光学式やSEM式外観検査装置及びSEM測長装置などがある。
検査装置におけるデータ伝送装置は、画像データ取得手段から得られる膨大な画像データを高速かつ大容量に伝送する必要が生じてきている。
【００１５】
図１は、本発明に係る半導体製造装置の実施の形態について、光学式外観検査装置の一実施例を示す概略構成図である。
光源13から出射された光（例えばUV光、DUV光）を集約レンズ12でスリット状に集光して対物レンズを通して所定方向に移動するウェハ11上に照射する。
ウェハ上に形成された回路パターンから反射された光を対物レンズ14で集光して結像された回路パターンの像をTDIセンサ等のイメージセンサ15で撮像して、画像情報16を出力する。
【００１６】
この画像情報は、AD変換機17において、アナログ量からディジタル情報に変換する。
このディジタル化した画像データ180を、データ送信制御部2000に送る。画像データはデータ送信制御部2000内において、パラレルバス18から等価伝送容量変換2100を通じて、シリアル送信制御2200、2201、...、220nのバス幅に合致するようデータ変換を行う。
例えば、パラレルバス180を64Bitとし、シリアル伝送レーン2200、2201、...、220nとして３レーン用いた場合、１レーンのバス幅が16Bitであるため、シリアル送信制御全体でのバス幅は46Bitとなる。つまり、等価伝送容量変換2100では、64Bitバスを46Bitバスに変換する処理を行う。
【００１７】
シリアル送信制御2200、2201、...、220nから、データ受信制御部2600にシリアル伝送線2300、2301、...、230nを用いてデータ伝送する。データ受信制御部2600においては、伝送されたシリアルデータを受信制御2400、2401、...、240nにおいて各パラレルデータに変換する。変換したパラレルデータは等価伝送容量逆変換機2500を用い、パラレルバスデータに変換し、最初のデータ処理装置A 2700へデータ伝送する。ここで処理されたデータ2800を、次の処理を行うため別のデータ送信制御部2010へ送る。データ送信制御部2010、データ受信制御部2610においては、前述のデータ送信制御部2000、データ受信制御部2600と同様、等価伝送容量変換2110、等価伝送容量逆変換2510を施し、データ伝送を行い、データ処理装置B 2710にてデータ処理を行う。最後、データ送信制御部20y0、データ受信制御部26y0、データ処理装置n 27y0までデータ伝送、データ処理を終えた後、各結果を元に、共通バス19を通じデータ統合処理ユニット20にて最終的な画像処理を行い、結果を全体制御部21に送る。
【００１８】
図１は、本発明の伝送装置を適用した、ある半導体検査装置の一例を示している。
図４に、本発明のデータ送信制御部を示す。パラレルバス入力データ23を送信制御部4300、4301、4302、...、430nでの単位伝送幅毎にバス分割部3400で分割し、前段バス切り替え部3500にてFIFO等のバッファ3800、3801、3802、...、380nに分散、後段バス切り替え部3900を用い、フレーム作成部8000、8001、8002、...、800nにそれぞれ均等にデータを分散、フレーム作成部8000、8001、8002、...、800nにてシリアル伝送に適した伝送フレームにし、送信制御部4300、4301、4302、...、430nを用いてデータ伝送を行う。ここで、前段バス切り替え部3500、FIFO等のバッファ3800、3801、3802、...、380n、後段バス切り替え部3900、フレーム作成部8000、8001、8002、...、800nを具備する事で、等価容量変換を行う。
【００１９】
また、図５に、本発明のデータ受信制御部を示す。
データ送信制御部から送信されたシリアルデータを受け取るシリアル受信制御部4400、4401、4402、...、440nから出力されたパラレルデータは、フレーム分解部8300、8301、8302、...、830nへ送り、伝送フレームから伝送データを取り出す。取り出した伝送データは、前段バス切り替え部4800に入力し、バス切り替え処理を行い、FIFO等のバッファ4900、4901、4902、...、490nへデータを格納する。そのデータを後段バス切り替え部5000を通じ、バス結合部5100で結合する。ここで、フレーム分解部8300、8301、8302、...、830n、前段バス切り替え部4800、FIFO等のバッファ4900、4901、4902、...、490n、後段バス切り替え部5000を具備する事で、等価容量逆変換を行う。
【００２０】
本発明は、ウェハ表面を撮像するイメージセンサ等の大容量データ生成系と、データ送信制御部またはデータ受信制御部またはその両方から構成されるデータ伝送装置と、伝送されたデータを処理する処理装置から構成される半導体検査装置に適用される。
【００２１】
ここで、データ送信制御部は、第１パラメータにより指定される任意幅のパラレルバスと、第２パラメータにより指定される任意数のシリアルレーンと、パラレルバス幅とシリアルレーン数の幅どちらか大きい側にその幅が合うよう整合されたFIFO等のバッファメモリと、パラレルバスからの入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータを前記の任意数のシリアルレーンの幅に空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータでシリアル伝送フレームを構成する手段と、から構成される。
【００２２】
ここで、また、データ受信制御部は、第１パラメータにより指定される任意幅のパラレルバスと、第２パラメータにより指定される任意数のシリアルレーンと、パラレルバス幅とシリアルレーン数の幅どちらか大きい側にその幅が合うよう整合されたFIFO等のバッファメモリと、シリアルレーンからの受信フレームデータを受け取り受信フレームを分解する手段と、入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータを前記の任意幅のパラレルバスに空き空間無く充足するバス切り替え手段、から構成される。
【００２３】
前記データ送信制御部、データ受信制御部の組み合わせにより等価伝送容量変換を特徴とするデータ伝送制御装置を構成する。データ送信制御部、データ受信制御部は、複製し、パラメータ変更することで、任意のパラレルバス幅、シリアルレーン数の組み合わせで用いることが可能な、回路モジュールとして提供される。
前記半導体検査装置は、前記回路モジュールを、半導体検査装置内のデータ伝送制御部にてひとつ以上用いる事を特徴とする。
【００２４】
例えば、図１に示した半導体検査装置においては、パラレルバス入力データ23を送信制御部4300、4301、4302、...、430nでの単位伝送幅毎にバス分割部3400で分割し、前段バス切り替え部3500にてFIFO等のバッファ3800、3801、3802、...、380nに分散、後段バス切り替え部3900を用い、フレーム作成部8000、8001、8002、...、800nにそれぞれ均等にデータを分散、フレーム作成部8000、8001、8002、...、800nにてシリアル伝送に適した伝送フレームにし、送信制御部4300、4301、4302、...、430nを用いてデータ伝送を行い、前段バス切り替え部3500、FIFO等のバッファ3800、3801、3802、...、380n、後段バス切り替え部3900、フレーム作成部8000、8001、8002、...、800nを具備する事で、等価容量変換を行う、データ送信制御部を具備する。
【００２５】
このデータ送信制御部から送信されたシリアルデータを受け取るシリアル受信制御部4400、4401、4402、...、440nから出力されたパラレルデータは、フレーム分解部8300、8301、8302、...、830nへ送り、伝送フレームから伝送データを取り出し、取り出した伝送データは、前段バス切り替え部4800に入力し、バス切り替え処理を行い、FIFO等のバッファ4900、4901、4902、...、490nへデータを格納し、そのデータを後段バス切り替え部5000を通じ、バス結合部5100で結合をおこない、フレーム分解部8300、8301、8302、...、830n、前段バス切り替え部4800、FIFO等のバッファ4900、4901、4902、...、490n、後段バス切り替え部5000を具備する事で、等価容量逆変換を行う、データ受信制御部を具備する。
【００２６】
また、この２つのデータ伝送制御部から等価容量変換を具備するデータ伝送制御部を実現すること、これらデータ伝送装置およびこれらを用いたデータ伝送方式、また、これらを具備する半導体検査装置に関する。
【００２７】
上記は実施例として、半導体検査装置内で必要伝送容量が異なる複数のデータ伝送装置に対し、それぞれ本特許を適用した一例である。本実施例によれば、例えば64Bitパラレルバス入出力を持つデータ伝送装置を構成した場合、従来であれば４本のシリアルレーンが必要となるが、必要伝送容量が３本のシリアルレーンで済む場合、本発明に係る技術開発により、64Bitから46Bitへの等価伝送容量変換を行う事で、比較的高価なシリアル伝送レーンの本数を１本減らし、３レーンでの伝送を可能にし、装置コストの低減を実現する。また、複数のデータ伝送装置を、一つの検証済み回路IPを複製して作成しており、データ伝送系の新規開発コスト低減、信頼性向上に寄与している。
【００２８】
なお、各データ送信制御部2000、2010、...、20y0と各データ受信制御部2600、2610、...、26y0が分かれている理由としては、各データ処理装置2700、2710、...、27y0がそれぞれ別々の基板上に実装されているなどの理由がある。
シリアル伝送による画像データ伝送は、バス接続に比べ電気的相互干渉や信号間スキューの考慮が不要となり、伝送速度を高めることができ、また、シリアル化することで、信号線数が大幅に削減でき、配線領域を小さくできることから装置サイズの小形化が容易になる。
＜従来例との比較＞
本発明により解決した事項について説明する。
各々のデータ送信制御部2000、2010、...、20y0、データ受信制御部2600、2610、...、26y0を、SerialLite、Auroraといった従来既存のモジュールで構成した場合を考える。
【００２９】
図２に、従来既存のデータ送信制御部3300を示す。
パラレルバス入力データ23を送信制御部4300、4301、4302、...、430nでの単位伝送幅毎にバス分割部3400で分割し、フレーム作成部8000、8001、8002、...、800nにそれぞれ均等にデータを分散、フレーム作成部8000、8001、8002、...、800nにおいてシリアル伝送に適した伝送フレームにし、送信制御部4300、4301、4302、...、430nを用いてデータ伝送を行う。
【００３０】
同様に、図３に従来既存のデータ受信制御部を示す。
シリアル伝送系路を通じ受信したデータはシリアル受信制御部4400、4401、4402、...、440nにてパラレルデータに変換し、フレームデータとしてフレームデータ分解部8300、8301、8302、...、830nに送られる。フレームから取り出された伝送データはバス結合部5100にて結合し、パラレルバスに出力する。
ここで、AD変換機17の出力データ180の必要伝送容量、パラレルバス幅と、データ処理装置A 2700の出力データ2800の必要伝送容量、パラレルバス幅は、異なる事が多い。
同様に、データ送信制御部20y0、データ受信制御部26y0、データ処理装置n 27y0にて用いる必要伝送容量、パラレルバス幅は、他のデータ伝送制御部、データ受信制御部と異なる場合がある。
【００３１】
つまり、複数のデータ送信制御部、データ受信制御部、処理系等で構成される半導体検査装置においては、処理内容、対象とする画像サイズ、等が異なるため、必要となるパラレルバス幅、伝送容量が各々データ伝送制御部、データ受信制御部、で異なる場合がある。
また、AD変換機17の出力データ180が本来必要とする伝送容量、パラレルバス幅と、データ送信制御部2000、データ受信制御部2600が達成する伝送容量、パラレルバス幅が、完全に合致しない場合がある。
【００３２】
また、同様に、データ処理装置A 2700の出力データ2800の本来の必要伝送容量、パラレルバス幅と、データ送信制御部2010、データ受信制御部2610が達成する伝送容量、パラレルバス幅が、完全に合致しない場合がある。
これら各データ送信制御部、データ受信制御部に対し、従来既存のデータ送信制御部、データ受信制御部を用いた場合、パラレルバス幅インタフェースはレーン毎のバイト幅とレーン数を掛け合わせたに固定されており、例えばこのパラレルバス幅インタフェースを、ハードウェアの制約に合わせ、サイズを自由に上下する事は出来ない。結果として、半導体検査装置内部に存在する各データ伝送系に対し、必要な伝送容量を達成するシリアルレーン数にて伝送系を構成した場合、それぞれに適したパラレルバス幅での実装は困難となり、装置内で幅広いシリアルデータ伝送装置の適用が困難となる。また、バス幅、伝送容量が異なる個々の伝送系に対し、独自のシリアルデータ伝送装置を開発する場合も存在する。しかしこの場合、新規開発コスト増大という問題や、それぞれ開発したデータ伝送装置は別々の回路構成となる事から、信頼性が高まらない問題点があった。
＜バス幅の変更処理＞
本発明の等価伝送容量変換、等価伝送容量逆変換処理の中心となる、バス幅の変更処理に関し説明する。
まず、バス幅変更処理を実現に関し、解決しなければならない課題が存在する。
入力のバス幅と出力のバス幅が同じ幅、もしくは比率として1/2、3/1といった関係にある時、入力から出力へのバス幅の変更は、バス切り替え回路を利用するだけで達成できる。
具体的には、図１７に入力データと出力データのシーケンス85を示す、入力データが32Bitで、出力データが64Bitの場合のバス幅変更であるが、入力側のデータを単純に64Bit幅に分配切り替え処理を行い、64Bit幅に整列し、出力側64Bit幅で取り出す。これを繰り返す事により、入力から出力へのバス幅変換が可能となる。
【００３３】
しかし、装置内複数存在する各伝送系において、上記が達成可能となる状況は少数であり、これはつまり、入力が96Bitで出力が64Bitの場合、入出力の幅の関係が３対２となり、出力側が１サイクルで入力データを取り出した場合、入力側には32Bitのデータが幅変換されずに残る。この幅変換残りとなったデータは、次の出力側サイクルで出力側バスに載せる事になるが、その場合、次の入力データ96Bitのうち32Bitのみが出力側に流れ、残り64Bitデータは、また、幅変換残りデータとなる。この幅変換残りデータが存在する場合、入力側バスはデータを入力する事が出来ず、データ入力を中断しなければならなく、伝送容量低下の原因となり、また、制御系も複雑になる。具体的には図１８に入力データと出力データのシーケンス86を示す。入力側、サイクル2において入力データ32Bitがあまり、サイクル2において入力データ1の入力が出来なくなっている。つまり、伝送容量の低下を招いている。
【００３４】
つまり、入力のバス幅と出力のバス幅が同じ幅、もしくは比率として1/2、3/1といった関係ではない場合、バススイッチ回路を利用しただけでは、幅変換残りが発生し、幅変換が達成できない事となる。
本発明の半導体検査装置内データ伝送制御回路については、入力と出力のバス幅について独立して自由なバス幅を設定可能とするため、この課題を解決しなければならなかった。
この課題に対し今回、データ送信制御部内に、前段バス切り替え部3500、FIFO等のバッファ3800、3801、3802、...、380n、後段バス切り替え部3900、具備する事で、等価容量変換を行うこととし、データ受信制御部内に、前段バス切り替え部4800、FIFO等のバッファ4900、4901、4902、...、490n、後段バス切り替え部5000を具備し、等価容量逆変換を行うこととした。
【００３５】
このバッファは、入力側バス、出力側バスの幅の広いほうに合わせ構成するものとし、16Bit幅のバッファをひとつの単位とする。
これは、例えばFPGA内に内蔵されるSERDESで扱うパラレルバス幅が１レーンあたり16Bitで構成されるものが多いためである。
例えば、図８の5400に示すように、入力が64Bit幅で出力が96Bit幅であった場合、このバッファは６個用い、96Bit幅とする。
＜バッファの必要性＞
データ送信制御部内に、FIFO等のバッファ3800、3801、3802、...、380n、FIFO等のバッファ4900、4901、4902、...、490n、を具備する必要性について説明する。
ここでは、前段バス切り替え部と後段バス切り替え部とバッファのそれぞれのBit幅の広さの関係により異なるため、以下具体的な例を示し、説明する。
例えば、入力が96Bit幅で出力が64Bit幅であった場合を図１９のシーケンス87で説明する。
バッファは６個用い、96Bit幅となる。
この場合、前段バス切り替え部は、入力バス幅とバッファのバス幅は同じであるため、特に処理は行わず、入力バスデータは各サイクルにおいて、バッファに書き込まれる。
【００３６】
後段バス切り替え部は、バッファメモリからデータを取り出す際、初めに、バッファメモリのインデクス１番目から４番目までのバッファのデータを64Bit幅で取り出す。次に、インデクス５番目、６番目、１番目、２番目のバッファメモリに入力側からデータが入力された事を確認出来たら、インデクス５番目、６番目、１番目、２番目のバッファメモリから64Bit幅のデータを取り出す。次に、インデクス３番目、４番目、５番目、６番目のバッファメモリに入力側からデータが入力された事を確認出来たら、インデクス３番目、４番目、５番目、６番目のバッファメモリから64Bit幅のデータを取り出す。以降、この処理を繰り返す。
【００３７】
また、例えば、入力が64Bit幅で出力が96Bit幅であった場合を、図２０のシーケンス88で説明する。
バッファは６個用い、96Bit幅となる。
この場合の前段バス切り替え部は、バッファメモリにデータを書き込む際、初めに、バッファメモリのインデクス１番目から４番目までのバッファに対し、64Bit幅のデータを書き込む。次のサイクルでは、インデクス５番目、６番目、１番目、２番目のバッファメモリに64Bit幅のデータを書き込む。次のサイクルで、インデクス３番目、４番目、５番目、６番目のバッファメモリに64Bit幅のデータを書き込む。以降、この処理を繰り返す。
後段バス切り替え部は、バッファのバス幅と出力バス幅は同じであるため、バッファメモリからデータを普通に取り出すだけであるが、バッファ内データが96Bit幅に充足された事を判断し、出力処理を行う。
【００３８】
つまり、バッファを、前段バス切り替え部と後段バス切り替え部の間に持つ構成とする事により、入力が96Bitで出力が64Bitの場合、入出力の幅の関係が３対２となり、出力側が１サイクルで入力データを取り出した場合、入力側には32Bitのデータが幅変換されずに残るが、これはバッファ上に残っており、フリップフロップなどと違って次の入力側サイクルで上書きされるものではないため、入力側のデータ入力処理は中止する事が無いため、入力側伝送容量低下は発生せず、また、入力側バス、出力側バス共に、その動作は通常と変わらないため、制御系が複雑になる事も無く、バス幅変換処理が達成可能となった。
【実施例２】
【００３９】
次に、図４に示す前段バス切り替え部3500および後段バス切り替え部3900、および図５に示す前段バス切り替え部4800および後段バス切り替え部5000の動作について説明する。
これら、前段バス切り替え部と後段バス切り替え部について、例として、リング状バス切り替え処理を行う場合を説明する。
【００４０】
図１０では、リング状幅変換について動作を概念的に説明する。左側、パラレルバスは32Bit幅でデータが入力されるとする。一回目のデータ入力5700において、データをバス分割し16Bitデータ２個に分割する。同様に、２回目のデータ入力5701、３回目のデータ入力5702と、入力サイクルごと、パラレルバスの幅分、リング上にスライドする。シリアル送信制御部側は４レーン、64Bitであると仮定する。パラレルバス入力側で２回目のデータ入力5701が完了したとき、リング上には64Bitのデータ5800が用意される。この64Bitデータを、フレーム用バス出力一回目のデータとして用いる。以下、パラレルバスの入力データが64Bitデータとして準備完了した時点で、フレーム用バス出力を行う。このリング状バス幅変換方式においては、リング状にパラレルデータを入力する側のクロック速度、リング状からシリアル用データを出力するバス出力側のクロック速度は、必ずしも一致している必要は無く、どちらも自由に設定可能とする。
【００４１】
また、上記動作概要から、パラレルバスのバス幅、フレーム用バス出力のバス幅が、それぞれシリアル送信制御部が持つ単位伝送バス幅の整数倍であるならば、それぞれのバス幅はシリアル送信制御部が持つ単位伝送バス幅の整数倍の範囲内で自由に設定可能となる事は自明となる。
なお、このリング状幅変換回路を用いての実際のデータ幅変換処理の詳細を、パラレル96Bit、シリアル64Bitの場合を図１１に、パラレル64Bit、シリアル96Bitの場合を図１２に示す。
【実施例３】
【００４２】
また、この等価伝送容量変換によって生成されるシリアル伝送フレーム形状を、例として64Bit幅入力、シリアル送信制御単位バス幅16Bitとして３レーン使用、46Bitバス幅にて送信する場合を想定し、図１３にて示す。パラレル側より、64Bitで計７サイクルデータ6300が入力された場合、等価伝送容量変換6400によって、伝送フレームは6500、6501、6502の計３本生成される。図中、”S”はフレームの先頭、”E”はフレームの終了を示す。
【００４３】
”E”は後段バス切り替え部によって付加されたパディングデータ、すなわち無効データを示すが、これについて以下説明する。
後段バス切り替え部の処理として、バス幅変換時に生じる伝送データの隙間を埋めるパディング処理も行う。
これは例えば、図１３において入力が64Bitで出力が46Bitの場合、入力側より64Bit幅データを７サイクル入力したとする。この場合、出力側においては９サイクル、46Bitデータとして取り出すが、次の10サイクル目においては、入力側７サイクル目のデータのうち幅変換残りの16Bitのみが入力されており、46Bit幅には満たされない。このような場合、シリアル伝送フレームとしてはそのままでは構成できない。よって、後段バス切り替え部において、空白となっている32Bit分のデータは埋め合わせ用の特殊な空白データを生成し、96Bitデータを構成し、シリアル伝送フレームを構成する。
【００４４】
このリング状のバス切り替え処理を行う事により、幅変換後のデータ伝送容量の偏りを抑えている。以上の処理より、パラレルバスより入力されたデータは、伝送容量は変化させる事なく、バス幅のみを変更し、等価伝送容量変換を達成している。等価容量逆変換処理については、等価容量変換の逆の処理を行う事で、元のデータを取得する。
【実施例４】
【００４５】
本発明では、データ伝送装置におけるパラレルバスBit幅が、シリアル送信制御装置側バスBit幅より広い場合にも適用可能である。例として、パラレルバス64Bit幅、シリアル送信制御装置側バス46Bit幅とした場合のデータ送信側制御部の構成を図６の5200に、データ受信側制御部の構成を図７の5300に、幅変換後のフレーム形状について図１３に示す。
【００４６】
また、本発明では、等価伝送容量変換を施したフレームデータ図１３の6500、6501、6502について、必ずフレームの先頭より、第１パラメータで設定されるパラレルバスデータが順に隙間無く充足される。これにより受信側の等価伝送容量逆変換装置においては、受信したフレームの先頭より、第１パラメータ毎にパラレルデータとしてデコードすれば良い。このことから、本発明による送受信データ伝送装置間においては、等価伝送容量変換のための特別な配線、ハードウェアが不要となっている。
【実施例５】
【００４７】
また、例として、パラレルバス64Bit幅、シリアル送信制御装置側バス96Bit幅とした場合のデータ送信側制御部の構成を図８の5400に、データ受信側制御部の構成を図９の5500に、幅変換後のフレーム形状について図１４に、それぞれ示す。この図に示すとおり、本発明は、データ伝送装置におけるパラレルバスBit幅が、シリアル送信制御装置側バスBit幅より狭い場合にも適用可能である。
【００４８】
また、本発明では、等価伝送容量変換を施したフレームデータ図１４の6800、6801、6802について、必ずフレームの先頭より、第１パラメータで設定されるパラレルバスデータが順に隙間無く充足される。これにより受信側の等価伝送容量逆変換装置においては、受信したフレームの先頭より、第１パラメータ毎にパラレルデータとしてデコードすれば良い。このことから、本発明による送受信データ伝送装置間においては、等価伝送容量変換のための特別な配線、ハードウェアが不要となっている。
【実施例６】
【００４９】
図１５に、本発明によるシリアル送信側制御装置、シリアル受信側制御装置、それぞれをPC上のソフトウェアによって自動生成する場合の実施例を示す。データ送信制御部内、第１パラメータにより指定される任意幅のパラレルバスと、第２パラメータにより指定される任意数のシリアルレーンと、パラレルバス幅とシリアルレーン数の幅どちらか大きい側にその幅が合うよう整合されたFIFO等のバッファメモリと、パラレルバスからの入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータを前記の任意数のシリアルレーンの幅に空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータでシリアル伝送フレームを構成する手段と、データ受信制御部内、第１パラメータにより指定される任意幅のパラレルバスと、第２パラメータにより指定される任意数のシリアルレーンと、パラレルバス幅とシリアルレーン数の幅どちらか大きい側にその幅が合うよう整合されたFIFO等のバッファメモリと、シリアルレーンからの受信フレームデータを受け取り受信フレームを分解する手段と、入力データを前記バッファメモリに空き空間無く充足するバス切り替え手段と、前記バッファメモリから読み出したデータを前記の任意幅のパラレルバスに空き空間無く充足するバス切り替え手段、それぞれを別々の回路モジュールとして作成しておき、図１５における、装置を一般的な回路モジュールとして認識するための名称7000、第１パラメータであるパラレルバスBit幅7100、第２パラメータであるシリアルレーン数7200、送受信生成回路選択7300、それぞれを任意に設定することで、前記回路モジュールそれぞれについて必要、不必要を場合分けによって選別し、組み合わせ、第１パラメータ、第２パラメータの値によりバス幅等の広さを調整し、それぞれカスタマイズが完了した形のデータ送信制御部、データ受信制御部、それぞれの装置が自動で生成される。制御装置のパラメータを全て手で書き換えるなどの時間的コスト、また設定ミスなどのバグを排除可能とした。
【実施例７】
【００５０】
また、本発明による伝送装置の実施例として、半導体検査装置内におけるイメージデータ等の大容量データ伝送系のみならず、カメラ等の撮像機、ウェハを鏡体内で移動するステージ制御系等各部位において発生する各計測データ、デバッグデータ等を、前記複数のパラレルポートを具備する送信側データ伝送制御装置、受信側データ伝送制御装置を用い、大容量データ伝送系と各計測データ、デバッグデータ等をあわせ、単一のデータ伝送系にて伝送を行う例が挙げられる。これを図１６に示す。鏡体上ウェハ11を移動させるために、XYステージ10を設けている。このステージは、レーザ光を用いて自己の位置を随時測定し、位置誤差を調整しながら、X方向、Y方向へウェハを移動している。例えばこの位置測定データ24を独立したデータ伝送系で出力する場合、新規伝送系開発コストがかかってしまう。
【００５１】
ここで、本発明によれば、シリアル送信側伝送制御装置7400の等価伝送容量変換7500の前に、複数のパラレルポートからの入力を受ける、マルチパラレルポート検索7600を設ける事とする。マルチパラレルポート検索7600はバス幅、駆動周波数の異なる複数のパラレルポートを具備する事が可能で、常に全パラレルポートからの入力データが無いか確認する。接続したいずれかのパラレルポートからデータの入力があった場合、そのパラレルポートと等価伝送容量変換7500の入力ポートを接続する機能を持つ。
【００５２】
また、シリアル受信側伝送制御装置7700の等価伝送容量逆変換装置7800の出力に、マルチパラレルポート選択7900を設ける事とする。マルチパラレルポート選択7900は、シリアル受信制御部にて受信したフレームデータを判断し、マルチパラレルポート選択7900の出力側に接続されている全てのパラレルポートのうち、どのパラレルポート対象のデータなのか判断、等価伝送容量逆変換7800の出力と、その選択されたパラレルポートをつなぐ役割を持つ。XYステージ10から出力されたデバッグデータは、シリアル送信側伝送制御装置7400のマルチパラレルポート検索7600でポート選択され、等価伝送容量変換7500にて変換され、シリアルデータ伝送され、受信側にて再度等価伝送容量逆変換7800され、マルチパラレルポート選択7900にてデバッグデータであると判断され、半導体検査装置外に存在するデバッグデータ処理用PC 25へデータを転送する。デバッグデータはメインの画像データ伝送パスに比べ必要伝送容量が1/10など極端に少ない場合が多い。そういった低必要伝送容量のデータ伝送系に対し、既存のデータ伝送系を活用する形でデータ伝送を実現し、装置の低コスト化を実現する。
【産業上の利用可能性】
【００５３】
本発明は伝送装置のパラレルバス、シリアルレーン数について独立して幅の設定を行う事を可能にする等価伝送容量変換を行なうものであり、パラレルバス、シリアルレーン数については、独立して設定可能な、自由度の高い組み合わせが可能である。
また、パラレルバス幅、シリアルレーン数の設定によりそれぞれに最適化された回路モジュールをソフトウェアにより自動で生成する機構も有し、新規開発コストもかけず、動作検証済みの回路ブロックとして、信頼性高く用いる事が可能である。
よって、パラレルバス幅、シリアルレーン数、必要伝送容量が異なる複数のデータ伝送系が必要な様々な装置に対し、本発明は有効である。
【図面の簡単な説明】
【００５４】
【図１】光学式外観検査装置の一実施例を示す概略構成図。
【図２】従来既存のデータ送信制御部を示す図。
【図３】従来既存のデータ受信制御部を示す図。
【図４】本発明のデータ送信制御部を示す図。
【図５】本発明のデータ受信制御部を示す図。
【図６】データ伝送装置におけるパラレルバスBit幅が、シリアル送信制御装置側バスBit幅より広い場合のデータ送信側制御部を示す図。
【図７】データ伝送装置におけるパラレルバスBit幅が、シリアル送信制御装置側バスBit幅より広い場合のデータ受信側制御部を示す図。
【図８】パラレルバス64Bit幅、シリアル送信制御装置側バス96Bit幅とした場合のデータ送信側制御部を示す図。
【図９】パラレルバス64Bit幅、シリアル送信制御装置側バス96Bit幅とした場合のデータ受信側制御部を示す図。
【図１０】リング状幅変換についての動作を概念的に説明した図。
【図１１】リング状幅変換回路を用いての実際のデータ幅変換処理の詳細(パラレル96Bit、シリアル64Bit)を示す図。
【図１２】リング状幅変換回路を用いての実際のデータ幅変換処理の詳細(パラレル64Bit、シリアル96Bit)を示す図。
【図１３】64Bit幅入力、シリアル送信側46Bitバス幅にて送信する場合のシリアル伝送フレーム形状を示す図。
【図１４】パラレルバス64Bit幅、シリアル送信制御装置側バス96Bit幅とした場合のフレーム形状を示す図。
【図１５】本発明によるシリアル送信側制御装置、シリアル受信側制御装置、それぞれをPC上のソフトウェアによって自動生成する場合の実施例を示す図。
【図１６】半導体検査装置内におけるイメージデータ等の大容量データ伝送系と各計測データ等をあわせ、単一のデータ伝送系にて伝送を行う例を示す図。
【図１７】入力データが32Bitで、出力データが64Bitの場合のバス幅変更に関する、入力データと出力データのシーケンスを示す図。
【図１８】入力が96Bitで出力が64Bitの場合の、入力データと出力データのシーケンスを示す図。
【図１９】入力が96Bit幅で出力が64Bit幅であった場合の、入力データと出力データのシーケンスを示す図。
【図２０】入力が64Bit幅で出力が96Bit幅であった場合の、入力データと出力データのシーケンスを示す図。
【符号の説明】
【００５５】
10…XYステージ、11…ウェハ、12…集光レンズ、13…光源、14…対物レンズ、15…イメージセンサ、16…光学系からの画像情報、17…A/D変換機、18…パラレルバス
19…共通バス、20…データ統合処理ユニット、180…A/D変換後の画像データ
2000〜20y0,7400…データ送信制御部、
2100〜21y0,7500…等価伝送容量変換部、
21…半導体検査装置全体制御部、
22…イメージセンサ制御情報、
2200〜22yx,4300〜430n…シリアル送信制御部、
23…入力パラレルバス、
2300〜23yx…シリアル伝送線路、
24…XYステージ出力のデバッグデータ、
2400〜24yx,4400〜440n…シリアル受信制御部、
25…デバッグ用外部処理装置、
2500〜25y0,7800…等価伝送容量逆変換、
2600〜26y0,7700…データ受信制御部、
2700〜27y0…データ処理装置、
2800〜28y0…各データ処理装置出力データ、
3300…データ送信制御部、
3400…バス分割部、
3600〜360n…分割後の入力パラレルバス入力データ、
3500,4800…前段バス切り替え部、
3800〜380n,4900〜490n…バッファ、
3900,5000…後段バス切り替え部、
4000〜400n…送信側伝送フレーム開始信号、
4100〜410n…送信側伝送フレームデータ、
4200〜420n…送信側伝送フレーム終了信号、
4500〜450n…受信側伝送フレーム開始信号、
4600〜460n…受信側伝送フレームデータ、
4700〜470n…受信側伝送フレーム終了信号、
5100…バス結合部、
5200…データ伝送装置におけるパラレルバスBit幅が、シリアル送信制御装置側バスBit幅より広い場合のデータ送信側制御部、
5300…データ伝送装置におけるパラレルバスBit幅が、シリアル送信制御装置側バスBit幅より広い場合のデータ受信側制御部、
5400…パラレルバス64Bit幅、シリアル送信制御装置側バス96Bit幅とした場合のデータ送信側制御部、
5500…パラレルバス64Bit幅、シリアル送信制御装置側バス96Bit幅とした場合のデータ受信側制御部、
5600…リング状幅変換動作におけるリングバッファ、
5700〜5703…パラレルバスのデータ入力、
5800〜5801…シリアルレーンへのデータ出力、
5900…96Bitパラレル入力データ、
6000…64Bitシリアル出力データ、
6100…64Bitパラレル入力データ、
6200…96Bitシリアル出力データ、
6300,6600…パラレル入力データ、
6400,6700,9000,9100…等価伝送容量変換部、
6500〜6502,6800〜6805…シリアル伝送フレーム、
6900…本発明によるシリアル送信側制御装置、シリアル受信側制御装置、それぞれを自動生成するPC上のソフトウェアの画面例、
7000…装置を一般的な回路モジュールとして認識するための名称、
7100…第１パラメータであるパラレルバスBit幅、
7200…第2パラメータであるシリアルレーン数、
7300…送受信生成回路選択、
7600…マルチパラレルポート変換部、
7900…マルチパラレルポート選択部、
8000〜800n…フレーム作成部、
8100…送信側共通制御部、
8200…送信側共通制御信号、
8300〜830n…フレーム分解部、
8400…受信側共通制御部、
85…入力データが32Bitで、出力データが64Bitの場合のバス幅変更シーケンス、
8500…受信側共通制御信号、
86…入力データが96Bitで出力データが64Bitの場合のバス幅変更シーケンス、
87…入力が96Bit幅で出力が64Bit幅であった場合の、バッファを含んだ状態でのバス幅変更シーケンス、
88…入力が64Bit幅で出力が96Bit幅であった場合の、バッファを含んだ状態でのバス幅変更シーケンス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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