(57)【要約】【課題】  レイアウト設計工程における変更量をおさえつつ、電源電圧の電圧降下や接地電圧の変動等による製造後の動作不良を低減することができる半導体装置、該半導体装置の設計方法及び設計支援装置を提供する。【解決手段】  複数の回路ブロックＭ１〜Ｍ４、Ｓ１が分散配置され、回路ブロックＭ１〜Ｍ４、Ｓ１の夫々に対し、外部電源電圧が電源配線を介して供給され、外部接地電圧が接地配線を介して供給される半導体装置であって、外部電源電圧を受ける電源電圧入力端子と回路ブロックＭ１〜Ｍ４、Ｓ１の少なくとも一つの間の電源配線、または、外部接地電圧を受ける接地電圧入力端子と回路ブロックＭ１〜Ｍ４、Ｓ１の少なくとも一つの間の接地配線に、電源配線または接地配線からの入力電圧を受けてチップ外部からの制御信号に応じた制御電圧を出力可能な電源ブロックＥを設けてなる。【選択図】        図１
2008047557.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックが分散配置され、前記回路ブロックの夫々に対し、外部電源電圧が電源配線を介して供給され、外部接地電圧が接地配線を介して供給される半導体装置であって、
前記外部電源電圧を受ける電源電圧入力端子と前記回路ブロックの少なくとも一つの間の前記電源配線、または、前記外部接地電圧を受ける接地電圧入力端子と前記回路ブロックの少なくとも一つの間の前記接地配線に、前記電源配線または前記接地配線からの入力電圧を受けてチップ外部からの制御信号に応じた制御電圧を出力可能な電源ブロックを設けてなり、少なくとも一つの前記回路ブロックが前記電源ブロックから前記制御電圧を供給されるように構成されていることを特徴とする半導体装置。
【請求項２】
前記電源ブロックは、前記電源配線または前記接地配線が配置される電源接地配線領域に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源ブロックは、前記電源配線から前記回路ブロック夫々に供給される内部電源電圧の前記外部電源電圧に対する電圧降下量、または、前記接地配線から前記回路ブロック夫々に供給される内部接地電圧の前記外部接地電圧に対する変動量が所定の変動範囲内となるように、位置及び前記制御電圧が設定されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
請求項３に記載の半導体装置を設計するための設計方法であって、
前記回路ブロック夫々の配置情報、及び、前記電源配線及び前記接地配線の概略配線情報を含む概略配置配線情報に基づいて、前記回路ブロック毎に、前記内部電源電圧の前記外部電源電圧に対する前記電圧降下量または前記内部接地電圧の前記外部接地電圧に対する前記変動量を算出する算出工程と、
所定の抽出条件に基づいて少なくとも２つの前記回路ブロックを抽出し、抽出された前記回路ブロック間で前記電圧降下量または前記変動量の差が所定量以下となるように、抽出された前記回路ブロックの内の少なくとも一つに対して前記制御電圧を供給するように構成すると共に、前記電源ブロックの位置及び前記制御電圧を設定し、抽出された前記回路ブロックと前記電源ブロックを新たな１つの前記回路ブロックとする電源ブロック配置工程と、
前記回路ブロックが抽出されなくなるまで前記電源ブロック配置工程を繰り返し実行した後、設定された前記電源ブロックの位置及び前記概略配置配線情報に基づいて、前記電源ブロックの配置処理及び前記電源配線または前記接地配線の詳細配線処理を実行する配置配線処理工程と、を実行することを特徴とする設計方法。
【請求項５】
前記電源ブロック配置工程において、前記電源配線上に前記電源ブロックを配置する場合には、前記電源電圧入力端子と前記回路ブロックの間の前記電源配線の長さが長いものから順に、前記接地配線上に前記電源ブロックを配置する場合には、前記接地電圧入力端子と前記回路ブロックの間の前記接地配線の長さが長いものから順に、前記回路ブロックを抽出することを特徴とする請求項４に記載の設計方法。
【請求項６】
前記電源ブロック配置工程において、前記電源配線上に前記電源ブロックを配置する場合には前記電圧降下量が大きいものから順に、前記接地配線上に前記電源ブロックを配置する場合には前記変動量が大きいものから順に、前記回路ブロックを抽出することを特徴とする請求項４または５に記載の設計方法。
【請求項７】
前記配置配線処理工程において、前記回路ブロック別に消費電流量を算出し、前記電源ブロックと前記回路ブロック夫々の間の前記電源配線または前記接地配線に対する前記詳細配線処理の処理順序を前記消費電流量に基づいて設定し、設定された前記処理順序に基づいて前記詳細配線処理を実行することを特徴とする請求項４〜６の何れか１項に記載の設計方法。
【請求項８】
請求項３に記載の半導体装置を設計するための設計支援装置であって、
前記回路ブロック夫々の配置情報、及び、前記電源配線及び前記接地配線の概略配線情報を含む概略配置配線情報を受け付ける入力手段と、
前記概略配置配線情報に基づいて、前記回路ブロック毎に、前記内部電源電圧の前記外部電源電圧に対する前記電圧降下量または前記内部接地電圧の前記外部接地電圧に対する前記変動量を算出する算出手段と、
所定の抽出条件に基づいて少なくとも２つの前記回路ブロックを抽出し、抽出された前記回路ブロック間で前記電圧降下量または前記変動量の差が所定量以下となるように、抽出された前記回路ブロックの内の少なくとも一つに対して前記制御電圧を供給するように構成すると共に、前記電源ブロックの位置及び前記制御電圧を設定し、抽出された前記回路ブロックと前記電源ブロックを新たな１つの前記回路ブロックとする電源ブロック配置手段と、
前記電源ブロック配置手段によって設定された前記電源ブロックの位置及び前記概略配置配線情報に基づいて、前記電源ブロックの配置処理及び前記電源配線または前記接地配線の詳細配線処理を実行する配置配線処理手段と、を備えてなることを特徴とする設計支援装置。
【請求項９】
前記算出手段は、前記回路ブロック別の消費電流の算出を並行処理で行い、前記回路ブロック別の消費電流算出結果を用いて前記回路ブロック別の前記電圧降下量または前記変動量を算出するように構成されていることを特徴とする請求項８に記載の設計方法。
【請求項１０】
前記電源ブロック配置手段は、前記電源配線上に前記電源ブロックを配置する場合には、前記電源電圧入力端子と前記回路ブロックの間の前記電源配線の長さが長いものから順に、前記接地配線上に前記電源ブロックを配置する場合には、前記接地電圧入力端子と前記回路ブロックの間の前記接地配線の長さが長いものから順に、前記回路ブロックを抽出することを特徴とする請求項８または９に記載の設計方法。
【請求項１１】
前記電源ブロック配置手段は、前記電源配線上に前記電源ブロックを配置する場合には前記電圧降下量が大きいものから順に、前記接地配線上に前記電源ブロックを配置する場合には前記変動量が大きいものから順に、前記回路ブロックを抽出することを特徴とする請求項８〜１０の何れか１項に記載の設計方法。
【請求項１２】
前記配置配線処理手段は、前記電源ブロックと前記回路ブロック夫々の間の前記電源配線または前記接地配線に対する前記詳細配線処理の処理順序を、前記回路ブロック別に算出された消費電流量に基づいて設定し、設定された前記処理順序に基づいて前記詳細配線処理を実行することを特徴とする請求項８〜１１の何れか１項に記載の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路内のセルやブロックに電源電圧を供給するための電源配線及び接地電圧を供給するための接地配線の設計方法、特に、機能検証によって検出される電源電圧の電圧降下量または接地電圧の変動量に応じた電源配線または接地配線の設計方法に関する。
【背景技術】
【０００２】
近年、ＶＬＳＩ（Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：超大規模集積回路）に対し、搭載する回路の大規模化や高性能化、多機能化がユーザから強く要望されている。更に、近年、製品の市場でのライフサイクルの短縮化が進み、製品の企画から投入までの期間が短くなってきており、設計期間の短縮が求められている。
【０００３】
しかし、プロセスの微細化により、搭載可能な回路規模は非常に大きなものとなってきているが、従来のプロセスと比べて回路設計にかかる設計期間が非常に長くなってきているという問題がある。具体的には、ＶＬＳＩの設計は、アーキテクチャ設計工程、ロジック設計工程、及び、物理設計工程等からなり、各設計工程で扱うデータは、設計工程が進むにつれて抽象度が低くなる。ここで、電源配線及び接地配線からなる電源供給系ネットワークの配置配線処理における電圧降下や電源電圧値の検証は、従来、比較的抽象度の高いデータを用い、検証対象における信号の時間変化に基づいて消費電力を解析することにより行なわれる。ここでの回路解析は、トランジスタレベルでの検証であるため、相当の処理時間が必要となる。
【０００４】
このため、製品の設計において、多くの自動化技術が取り入れられてきている。回路設計にかかる時間を短縮するための技術としては、例えば、複数系統の電源を使用する半導体装置の電源供給系ネットワークの配置配線処理において、論理レベルのネットリストをトランジスタレベルのネットリストに展開する際に、各トランジスタに自動的に指定した電源を接続する設計支援装置（例えば、特許文献１参照）がある。
【０００５】
しかしながら、プロセスの微細化に伴い、従来では見られなかった物理的な現象がＶＬＳＩの動作に影響を与え、設計段階で正常動作を確認しているにもかかわらず、製造後の検査では動作不良が発生するといった問題が発生するようになってきている。具体的には、チップ内のトランジスタに電源電圧を供給するための金属材料からなる電源配線で電圧降下が発生し、チップ内での電源電圧値が不均一になることにより、所望の動作が得られない場合がある。
【０００６】
製造後に発生する電源電圧の電圧降下等による動作不良を設計段階でより確実に対応するための技術として、例えば、回路設計データ、回路検証データ及び実時間を含むタイミングデータに基づいて、回路検証データ毎に消費電流を解析し、該解析結果に基づいて電源配線及び接地配線の最適化を実施する設計支援装置（例えば、特許文献２参照）がある。
【０００７】
【特許文献１】特開２００３−５８５９３号公報
【特許文献２】特開平１０−１４９３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に記載の技術では、電源供給系ネットワークの配置配線後に、該電源供給系ネットワークを対象として局所的な電圧降下を抑制するために、電源配線の配線幅や配線経路を若干変更する。配置配線データを変更するので、電源供給系ネットワークの最適化に非常に手間がかかり、更に、配線幅や配線経路の変更ができない場合には、最適化を実施することは困難であった。また、設計時間の短縮のために、電源電圧の電圧降下を抑制するためのレイアウト設計での変更を行なわないまたはできるだけ少なくするような手法は提案されていない。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、レイアウト設計工程における変更量をおさえつつ、電源電圧の電圧降下や接地電圧の変動等による製造後の動作不良を低減することができる半導体装置を提供する点にある。更に、該半導体装置の設計方法、及び、設計支援装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る半導体装置は、複数の回路ブロックが分散配置され、前記回路ブロックの夫々に対し、外部電源電圧が電源配線を介して供給され、外部接地電圧が接地配線を介して供給される半導体装置であって、前記外部電源電圧を受ける電源電圧入力端子と前記回路ブロックの少なくとも一つの間の前記電源配線、または、前記外部接地電圧を受ける接地電圧入力端子と前記回路ブロックの少なくとも一つの間の前記接地配線に、前記電源配線または前記接地配線からの入力電圧を受けてチップ外部からの制御信号に応じた制御電圧を出力可能な電源ブロックを設けてなり、少なくとも一つの前記回路ブロックが前記電源ブロックから前記制御電圧を供給されるように構成されていることを第１の特徴とする。
【００１１】
上記特徴の本発明に係る半導体装置は、前記電源ブロックは、前記電源配線または前記接地配線が配置される電源接地配線領域に配置されていることを第２の特徴とする。
【００１２】
上記何れかの特徴の本発明に係る半導体装置は、前記電源ブロックは、前記電源配線から前記回路ブロック夫々に供給される内部電源電圧の前記外部電源電圧に対する電圧降下量、または、前記接地配線から前記回路ブロック夫々に供給される内部接地電圧の前記外部接地電圧に対する変動量が所定の変動範囲内となるように、位置及び前記制御電圧が設定されていることを第３の特徴とする。
【００１３】
上記目的を達成するための本発明に係る設計方法は、上記第３の特徴の半導体装置を設計するための設計方法であって、前記回路ブロック夫々の配置情報、及び、前記電源配線及び前記接地配線の概略配線情報を含む概略配置配線情報に基づいて、前記回路ブロック毎に、前記内部電源電圧の前記外部電源電圧に対する前記電圧降下量または前記内部接地電圧の前記外部接地電圧に対する前記変動量を算出する算出工程と、所定の抽出条件に基づいて少なくとも２つの前記回路ブロックを抽出し、抽出された前記回路ブロック間で前記電圧降下量または前記変動量の差が所定量以下となるように、抽出された前記回路ブロックの内の少なくとも一つに対して前記制御電圧を供給するように構成すると共に、前記電源ブロックの位置及び前記制御電圧を設定し、抽出された前記回路ブロックと前記電源ブロックを新たな１つの前記回路ブロックとする電源ブロック配置工程と、前記回路ブロックが抽出されなくなるまで前記電源ブロック配置工程を繰り返し実行した後、設定された前記電源ブロックの位置及び前記概略配置配線情報に基づいて、前記電源ブロックの配置処理及び前記電源配線または前記接地配線の詳細配線処理を実行する配置配線処理工程と、を実行することを第１の特徴とする。
【００１４】
上記特徴の本発明に係る設計方法は、前記電源ブロック配置工程において、前記電源配線上に前記電源ブロックを配置する場合には、前記電源電圧入力端子と前記回路ブロックの間の前記電源配線の長さが長いものから順に、前記接地配線上に前記電源ブロックを配置する場合には、前記接地電圧入力端子と前記回路ブロックの間の前記接地配線の長さが長いものから順に、前記回路ブロックを抽出することを第２の特徴とする。
【００１５】
上記何れかの特徴の本発明に係る設計方法は、前記電源ブロック配置工程において、前記電源配線上に前記電源ブロックを配置する場合には前記電圧降下量が大きいものから順に、前記接地配線上に前記電源ブロックを配置する場合には前記変動量が大きいものから順に、前記回路ブロックを抽出することを第３の特徴とする。
【００１６】
上記何れかの特徴の本発明に係る設計方法は、前記配置配線処理工程において、前記回路ブロック別に消費電流量を算出し、前記電源ブロックと前記回路ブロック夫々の間の前記電源配線または前記接地配線に対する前記詳細配線処理の処理順序を前記消費電流量に基づいて設定し、設定された前記処理順序に基づいて前記詳細配線処理を実行することを第４の特徴とする。
【００１７】
上記目的を達成するための本発明に係る設計支援装置は、上記第３の特徴の半導体装置を設計するための設計支援装置であって、前記回路ブロック夫々の配置情報、及び、前記電源配線及び前記接地配線の概略配線情報を含む概略配置配線情報を受け付ける入力手段と、前記概略配置配線情報に基づいて、前記回路ブロック毎に、前記内部電源電圧の前記外部電源電圧に対する前記電圧降下量または前記内部接地電圧の前記外部接地電圧に対する前記変動量を算出する算出手段と、所定の抽出条件に基づいて少なくとも２つの前記回路ブロックを抽出し、抽出された前記回路ブロック間で前記電圧降下量または前記変動量の差が所定量以下となるように、抽出された前記回路ブロックの内の少なくとも一つに対して前記制御電圧を供給するように構成すると共に、前記電源ブロックの位置及び前記制御電圧を設定し、抽出された前記回路ブロックと前記電源ブロックを新たな１つの前記回路ブロックとする電源ブロック配置手段と、前記電源ブロック配置手段によって設定された前記電源ブロックの位置及び前記概略配置配線情報に基づいて、前記電源ブロックの配置処理及び前記電源配線または前記接地配線の詳細配線処理を実行する配置配線処理手段と、を備えてなることを第１の特徴とする。
【００１８】
上記特徴の本発明に係る設計支援装置は、前記算出手段は、前記回路ブロック別の消費電流の算出を並行処理で行い、前記回路ブロック別の消費電流算出結果を用いて前記回路ブロック別の前記電圧降下量または前記変動量を算出するように構成されていることを第２の特徴とする。
【００１９】
上記何れかの特徴の本発明に係る設計支援装置は、前記電源ブロック配置手段は、前記電源配線上に前記電源ブロックを配置する場合には、前記電源電圧入力端子と前記回路ブロックの間の前記電源配線の長さが長いものから順に、前記接地配線上に前記電源ブロックを配置する場合には、前記接地電圧入力端子と前記回路ブロックの間の前記接地配線の長さが長いものから順に、前記回路ブロックを抽出することを第３の特徴とする。
【００２０】
上記何れかの特徴の本発明に係る設計支援装置は、前記電源ブロック配置手段は、前記電源配線上に前記電源ブロックを配置する場合には前記電圧降下量が大きいものから順に、前記接地配線上に前記電源ブロックを配置する場合には前記変動量が大きいものから順に、前記回路ブロックを抽出することを第４の特徴とする。
【００２１】
上記何れかの特徴の本発明に係る設計支援装置は、前記配置配線処理手段は、前記電源ブロックと前記回路ブロック夫々の間の前記電源配線または前記接地配線に対する前記詳細配線処理の処理順序を、前記回路ブロック別に算出された消費電流量に基づいて設定し、設定された前記処理順序に基づいて前記詳細配線処理を実行することを第５の特徴とする。
【発明の効果】
【００２２】
上記特徴の半導体装置によれば、電源配線または接地配線からの入力電圧を受けてチップ外部からの制御信号に応じた制御電圧を出力可能な電源ブロックを、電源パッド、電源配線及び接地配線等で構成される電源供給ネットワークに配置するので、回路ブロック間で生じた内部電源電圧及び内部接地電圧の電圧ばらつきを補正することが可能になる。また、電源ブロックを、外部からの制御信号に応じて制御電圧を設定可能に構成したので、半導体装置内を安定して動作させることができる。
【００２３】
また、電源ブロックを、電源配線または接地配線が配置される電源接地配線領域に配置することで、元の回路ブロックを構成するセルの配置等を変更する必要がない。更に、電源接地配線領域上に電源ブロックを配置することにより、詳細配線処理を実行した後のチップ面積が、詳細配線処理を実行する前のチップ面積より増大するのを防ぐことが可能になる。
【００２４】
更に、内部電源電圧の外部電源電圧に対する電圧降下量または内部接地電圧の外部接地電圧に対する変動量が所定量以下となるように、電源ブロックの位置及び制御電圧を設定すれば、電源電圧の電圧降下量及び接地電圧の変動量がブロック回路毎に異なり、各ブロック回路に供給される内部電源電圧及び内部接地電圧がブロック回路毎に異なることに起因するＶＬＳＩ特性のばらつきを抑制し、ＶＬＳＩの品質を向上させることが可能になる。
【００２５】
上記特徴の設計方法によれば、内部電源電圧及び内部接地電圧の電圧ばらつきを補正する電源ブロックを配置した上記特徴の半導体装置を設計するための設計方法の具体的な実施態様を得ることができ、電源電圧の電圧降下量または接地電圧の変動量を算出し、各回路ブロック間で電圧降下量または変動量の差が所定量以下となるように電源ブロックの位置及び制御電圧の値を設定するので、回路ブロック間で生じた内部電源電圧及び内部接地電圧の電圧ばらつきを補正することが可能になる。また、所定の抽出条件に基づいて抽出された回路ブロック間で電圧降下量または変動量の差が所定量以下となるように電源ブロックの位置及び制御電圧を設定するように構成したので、電源ブロックの数を最小化することができる。更に、本発明によれば、電源ブロックを配置して回路ブロック間の電圧降下量及び変化量の差を補正するので、電源配線やグランド配線、信号配線の配線幅の変更等、比較的手間のかかる処理を行なう必要がなく、電源ブロックの配置等の比較的簡単な処理で回路ブロック間の電圧降下量及び変化量の差を補正することができ、設計期間の短縮を図ることが出来る。
【００２６】
上記特徴の設計支援装置によれば、内部電源電圧及び内部接地電圧の電圧ばらつきを補正する電源ブロックを配置した上記特徴の半導体装置を設計するための設計支援装置の具体的な実施態様を得ることができ、電源電圧の電圧降下量または接地電圧の変動量を算出し、各回路ブロック間で電圧降下量または変動量の差が所定量以下となるように電源ブロックの位置及び制御電圧の値を設定するので、回路ブロック間で生じた内部電源電圧及び内部接地電圧の電圧ばらつきを補正することが可能になる。また、所定の抽出条件に基づいて抽出された回路ブロック間で電圧降下量または変動量の差が所定量以下となるように電源ブロックの位置及び制御電圧を設定するように構成したので、電源ブロックの数を最小化することができる。更に、本発明によれば、電源ブロックを配置して回路ブロック間の電圧降下量及び変化量の差を補正するので、電源配線やグランド配線、信号配線の配線幅の変更等、比較的手間のかかる処理を行なう必要がなく、電源ブロックの配置等の比較的簡単な処理で回路ブロック間の電圧降下量及び変化量の差を補正することができ、設計期間の短縮を図ることが出来る。
【００２７】
更に、上記特徴の設計支援装置の算出手段において、回路ブロック別の消費電流の算出を並行処理で行うように構成すれば、直列処理する場合に比べ、レイアウトにかかる時間を短縮することが可能になり、特に、大規模な回路に対して電流解析を行なう場合に有用である。
【００２８】
更に、上記特徴の設計方法の配置配線処理工程及び上記特徴の設計支援装置の配置配線処理手段において、回路ブロック別に消費電流量を算出し、電源ブロックと電源供給系ネットワークに対する詳細配線処理の処理順序を消費電流量に基づいて設定するように構成すれば、電流供給量の多い回路ブロックに接続する電源配線及び接地配線から再配線処理を行なうことができる。これによって、半導体装置内で特定の電源配線及び接地配線に電流集中が生じるのを緩和するように詳細配線処理を行なうことができ、エレクトロマイグレーションを防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る半導体装置、設計方法（以下、適宜「本発明方法」と称する）及び設計支援装置の実施形態を図面に基づいて説明する。
【００３０】
〈半導体装置〉
先ず、本発明に係る半導体装置の構成について図１及び図２を基に説明する。ここで、図１は、本発明に係る半導体装置１の一構成例を示す概略ブロック図であり、図２は、半導体装置１で用いる電源ブロックＥの一構成例を示す概略回路図である。
【００３１】
本発明に係る半導体装置１は、図１に示すように、チップ内部に複数のマクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１（回路ブロックに相当）が分散配置され、チップ外周部に接地電圧入力端子９、電源電圧入力端子１０及び入出力用セル１１等の外部装置と接続するためのＩＯ（Ｉｎｐｕｔ  Ｏｕｔｐｕｔ）セルが配置されており、マクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１の夫々に対し、外部電源電圧が電源配線を介して供給され、外部接地電圧が接地配線を介して供給されるように構成されている。更に、本実施形態の半導体装置１は、外部電源電圧を受ける電源電圧入力端子１０と、マクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１の少なくとも一つとの間の電源配線に、電源配線からの入力電圧を受けてチップ外部からの制御信号に応じた制御電圧を出力可能な電源ブロックＥを設けて構成されている。
【００３２】
電源ブロックＥは、図２に示すように、電源配線からの入力電圧を受ける電源入力端子２１、外部からの制御信号を受ける制御信号入力端子２２、シリアル転送方式の制御信号をパラレル信号に変換するシリアルパラレル変換回路２３、パラレル信号を昇降圧回路２５で認識可能な内部制御信号に変換する電圧制御信号発生回路２４、内部制御信号に応じて電源入力端子２１で受けた電源電圧を昇圧または降圧する昇降圧回路２５、電源入力端子２１で受けた電源電圧を出力する基準電圧出力端子２６、及び、昇降圧回路２５から出力される直流電圧を出力する制御電圧出力端子２７を備えて構成される。
【００３３】
本実施形態では、電源ブロックＥは、外部から供給される外部電源電圧をマクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１夫々に供給するための電源配線が分岐する箇所に配置され、分岐先の回路ブロック間で電圧降下による電源電圧の差が所定量以下となるように、電源配線の電源電圧を制御する。
【００３４】
続いて、電源ブロックＥの動作について簡単に説明する。制御信号入力端子２２に、１本の信号線でデータを転送するシリアル転送方式の制御信号が入力されると、該制御信号は、シリアルパラレル変換回路２３及び電圧制御信号発生回路２４によって昇降圧回路２５で認識可能な制御信号に変換処理される。昇降圧回路２５は、シリアルパラレル変換回路２３及び電圧制御信号発生回路２４によって処理された制御信号に基づいて、電源入力端子２１で受けた電源電圧を昇圧または降圧し、直流電圧を出力する。
【００３５】
〈設計支援装置〉
次に、本発明に係る設計支援装置及び本発明方法について、図３〜図１７を基に説明する。尚、本実施形態の設計支援装置は、コンピュータのハードウェアとそのハードウェア上で実行される本発明方法を実行するためのアプリケーションソフトウェアを用いて構成されている。
【００３６】
先ず、設計支援装置の構成について図３を基に説明する。図３に示すように、設計支援装置１００は、自動配置配線処理を行う制御手段１１０、制御手段１１０によって実行される自動配置配線処理を行うための制御プログラムが記憶された第１記憶手段１２１、回路設計装置２００で作成された回路設計データ１〜ｉが記憶された第２記憶手段１２２、回路設計装置２００で作成された回路検証データ（各信号配線接続要求の信号遷移係数）１〜ｋが記憶された第３記憶手段１２３、自動配置処理の結果である配置データ１〜ｍが記憶された第４記憶手段１２４、自動配線処理の結果である配線データ１〜ｎが記憶された第５記憶手段１２５、制御手段１１０におけるデータの処理結果等を一時的に保持する一時記憶手段１３０、配置パラメータ及び配線パラメータを入力する為のパラメータ入力手段１４０、及び、回路設計装置２００及びマスクデータ作成装置３００と相互にデータ通信を行う入出力手段１５０を備えて構成される。また、設計支援装置１００は、回路設計データ１〜ｉ、回路検証データ１〜ｋ、回路ブロック夫々の配置データ（配置情報）、及び、電源配線及び接地配線の概略配線データ（概略配線情報）を含む概略配置配線データ（概略配置配線情報）を作成する回路設計装置２００と、回路設計データ１〜ｉ、回路ブロック夫々の配置情報、及び、詳細配線データ（詳細配線情報）を含む詳細配置配線データ（詳細配置配線情報）から集積回路製造のためのマスクデータを作成するマスクデータ作成装置３００が接続されている。尚、概略配置配線データは、接続端子数、回路規模により統計情報から導出される電源配線及び接地配線の配線抵抗及び配線容量値等である。ここでは、更に、回路ブロック及び回路ブロック内の各セルの配置処理が完了した後に実行される概略配線（仮想配線）により導出される信号配線の配線抵抗及び配線容量を含む。
【００３７】
制御手段１１０は、中央演算装置１１１及びメインプログラム１１２を備えて構成されている。中央演算装置１１１は、メインプログラム１１２に基づいて各手段を制御し、データの選択、処理及び転送等を行っている。
【００３８】
より詳細には、制御手段１１０は、メインプログラム１１２及び制御プログラムを中央演算装置１１１が実行することにより、概略配置配線データに基づいて、回路ブロック毎に、内部電源電圧の外部電源電圧に対する電圧降下量を算出する算出手段、所定の抽出条件に基づいて少なくとも２つの回路ブロックを抽出し、抽出された回路ブロック間で電圧降下量の差が所定量以下となるように、抽出された回路ブロックの内の少なくとも一つに対して制御電圧を供給するように電源ブロックＥの位置及び制御電圧を設定し、抽出された回路ブロックと電源ブロックＥを新たな１つの回路ブロックとする電源ブロック配置手段、及び、電源ブロック配置手段によって設定された電源ブロックＥの位置及び概略配置配線データに基づいて、電源ブロックＥの配置処理及び電源配線の詳細配線処理を実行する配置配線処理手段としての機能を実現可能に構成されている。
【００３９】
第１記憶手段１２１〜第５記憶手段１２５は、ハードディスク等の補助記憶装置や大容量メモリで構成されている。配置データ１〜ｍは、各回路ブロック内のセル夫々のチップ上での位置情報と配置状態を示す方向情報で構成されており、配線データ１〜ｎは、各セル間の配線要求で使用している配線コンポーネントとその位置情報で構成されている。一時記憶手段１３０は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等で構成されている。
【００４０】
パラメータ入力手段１４０は、配置パラメータ（回路設計データ中のバス情報や、回路ブロックの配置情報の自動生成に用いる回路ブロック数）と配線パラメータ（配線コンポーネントや配線コンポーネント間距離を記したテクノロジ情報）等の自動配置配線処理に必要なパラメータデータを設計者の入力操作に基づいて、制御手段１１０に入力する。尚、パラメータ入力手段１４０としては、一般的なキーボード、マウス、タブレット等の入力装置であっても良いし、パラメータデータが格納された他の記憶装置との情報伝送経路やインターフェースであっても良い。
【００４１】
〈設計支援装置における処理手順〉
本発明に係る設計支援装置１００の動作について図４〜図１７を基に説明する。本実施形態では、設計支援装置１００は、回路設計及び概略配線処理等を行なう前処理、本発明方法を実行して電源供給系ネットワークの再構築を行なう本処理、及び、マスクデータの作成のための後処理を行なう。
【００４２】
〈設計支援装置における処理手順：前処理〉
先ず、本発明方法の前処理について説明する。前処理では、制御手段１１０が、設計支援装置１００において本処理の処理対象となる全ての回路設計データ及び回路検証データ（入力端子に与える信号値と回路内を伝播する内部信号の遷移情報）を回路設計装置２００から入出力手段１４０を介して読み出し、回路設計データを第２記憶手段１２２に書き込み、回路検証データを第３記憶手段１２３に書き込む。続いて、制御手段１１０は、パラメータ入力手段１４０からパラメータデータを取得し、一時記憶手段１３０に書き込む。引き続き、制御手段１１０は、第１記憶手段１２１に記憶された制御プログラムを実行し、第２記憶手段１２２に書き込まれた回路設計データ、第３記憶手段１２３に書き込まれた回路検証データ及びパラメータデータを用いて概略配置配線処理を行なう。そして、制御手段１１０は、概略配置配線処理によって生成した配置データ１〜ｍを逐次第４記憶手段１２４に、生成した配線データ１〜ｎを逐次第５記憶手段１２５に書き込む。
【００４３】
ここで、前処理における半導体装置１のレイアウトモデルについて図４を基に説明する。図４（ａ）は、回路ブロックであるマクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１を最適配置設計した結果、所謂フロアプランを示しており、図４（ｂ）は、半導体装置１のスタンダードセルブロックＳ１を構成するスタンダードセル１３の一例を示している。詳細には、マクロセルブロックＭ１〜Ｍ４は、外周部に配置された接続端子１２によりチップ内部の他の回路ブロックと接続されるように構成されている。スタンダードセルブロックＳ１は、例えば、図４（ｂ）に示すようなスタンダードセル１３を複数備えている。ＩＯセルは、入出力用セル１１、電源電圧入力端子１０及び接地電圧入力端子９から構成されている。更に、各ＩＯセルは、外部装置と接続するためのボンディングパッド（ＰＡＤ）１１ａと、チップ内部の回路ブロック等の内部ロジックと接続するための端子を備えている。
【００４４】
尚、マクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１は、内部電源電圧を受ける電源端子及び内部接地電圧を受けるグランド端子が、２つの配線層で同一座標となるように配置され、何れの配線層からでも接続可能となるように構成されている。尚、図４（ａ）では、スタンダードセル１３の大きさが全て同一である場合を示しているが、スタンダードセル１３は、高さが基準高さの整数倍の大きさであるものであっても良いし、幅が基準幅の整数倍の大きさであるものであっても良い。
【００４５】
〈設計支援装置における処理手順：本処理〉
次に、本発明方法の本処理について図５〜図１７を基に説明する。
【００４６】
ここで、図５は、本発明方法の処理手順の概要を示している。本実施形態では、タイミング解析（ステップ＃１００）の結果を用いて電源供給系ネットワークの電流解析（ステップ＃２００）を行なうことにより、回路ブロック別に電圧降下量を算出する。続いて、回路ブロック別の電圧降下量に基づいて電源ブロックの配置処理（ステップ＃３００）、電源供給系ネットワークの再配線処理（ステップ＃４００）、詳細配線処理（ステップ＃５００）を実行する。
【００４７】
〈タイミング解析〉
設計支援装置１００は、図５に示すように、先ず、マクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１を構成するセル夫々の入力端子におけるタイミング解析を行なう（ステップ＃１００）。本実施形態では、チップレベルの動作シミュレーションの結果データを用い、各セルの入力端子において信号が変化する時間を求める。動作シミュレーションで使用するライブラリデータには、セル毎に、信号が入力端子から出力端子に伝播されるまでの遅延情報が記憶されている。実時間でのタイミング解析の結果を基に電圧降下量を算出することで、電源供給系ネットワークの最適化をより高精度で実現することができる。
【００４８】
ここで、図６は、各セルの入力端子における信号のタイミング解析の処理手順を示している。設計支援装置１００は、設計者の入力操作に基づいて、図３に示すパラメータ入力手段１４０からタイミング解析の対象となる回路設計データを特定するための設計データ名を取得する（ステップ＃１０１）。設計支援装置１００は、第２記憶手段１２２からパラメータ入力手段１４０によって指定された回路設計データを読み出す（ステップ＃１０２）。続いて、制御手段１１０が、各回路ブロックを構成するセル夫々と各セル間の接続要求から構成されるネットリストを作成し、一時記憶手段１３０に格納する（ステップ＃１０３）。続いて、設計支援装置１００は、第３記憶手段１２３から回路検証データを読み出して一時記憶手段１３０に格納し（ステップ＃１０４）、回路検証データからネットリストの入力端子に与える入力信号の信号値及び出力端子から出力される出力信号の期待値を取得する（ステップ＃１０５）。そして、設計支援装置１００は、各セルの入力端子にステップ＃１０４で取得した信号値を割り当て（ステップ＃１０６）、入力端子に接続する信号配線に信号を伝播させる（ステップ＃１０７）。
【００４９】
引き続き、設計支援装置１００は、ステップ＃１０３で作成したネットリストから、ステップ＃１０７またはステップ＃１０９で信号を伝播させた信号配線に接続しているセルを抽出し、抽出したセル夫々に信号を伝播させると共に、このときの該セル夫々の入力端子における信号値と、該信号値を伝播させた時間（検証開始時間からの経過時間）を検証時間として求め、信号値と検証時間を対応付けて一時記憶手段１３０に記憶する（ステップ＃１０８）。引き続き、設計支援装置１００は、ステップ＃１０８で検証対象となったセル毎に、各セルの出力端子に接続している信号配線に該セルの出力端子から出力される信号を伝播させる（ステップ＃１０９）。ステップ＃１０８及びステップ＃１０９の処理を、チップの出力端子の信号値が確定するまで順次繰り返し実行する（ステップ＃１１０）。尚、本実施形態では、検証の単位時間（例えば、１クロック周期）を経過した場合には、入力端子に与える次の信号値を回路検証データから取得し、ステップ＃１０６〜ステップ＃１１０の処理を行う。同様にして、全ての回路検証データについてステップ＃１０４〜ステップ＃１１０の処理を実行し、全ての回路検証データについて検証が完了した場合は（ステップ＃１１１で達成分岐）、タイミング解析を終了する。尚、本実施形態では、予め指定した時間になった場合にもタイミング解析を終了する。
【００５０】
ここで、図７は、タイミング解析の概念を示すための概略回路図である。この回路は、入力端子７０１〜７０４、組み合わせ回路セル７１１〜７１６、順序回路セル７２１〜７２６、及び、出力端子７３１〜７３３で構成されている。詳細には、入力端子７０１に入力された入力信号は、図７の太線及び矢符で示すように、組み合わせ回路セル７１１（否定論理積素子）、順序回路セル７２１（フリップフロップ回路）、組み合わせ回路セル７１４（否定論理積素子）、順序回路セル７２４（フリップフロップ回路）、及び、出力端子７２３の順に伝播する。
【００５１】
〈電源供給系ネットワークの電流解析〉
続いて、設計支援装置１００は、図５に示すように、回路ブロック夫々の配置データ、及び、電源配線及び接地配線の概略配線データを含む概略配置配線データに基づいて、回路ブロック毎に、内部電源電圧の外部電源電圧に対する電圧降下量を算出する（ステップ＃２００、算出工程に相当）。本実施形態では、ステップ＃１００で実施したタイミング解析の結果を用い、セル単位での入力信号の活性化率を算出し、トランジスタレベルでの回路シミュレーションを行うことにより、セル別に消費電流を算出する。ここでは、寄生抵抗成分及び寄生容量成分を考慮しない電源供給系ネットワークの消費電流解析、概略配置配線データから抽出される寄生抵抗及び寄生容量を考慮した電源供給系ネットワークの消費電流解析の２つの解析処理を行うことにより、セル毎の消費電流を算出する。そして、セル毎の消費電流解析結果を用いて、回路ブロック毎の単位時間当りの電流消費量を算出する。尚、ここでの単位時間は、例えば、１秒である。
【００５２】
更に、本実施形態では、設計支援装置１００の制御手段１１０は、回路ブロック毎の電圧降下量の算出を並行処理で行なう。これにより、チップ全体で電圧降下量の算出にかかる時間を短縮することができる。
【００５３】
ここで、図８は、セル単体の電流解析の処理手順を示している。本実施形態では、図８に示す処理を回路ブロック内の全てのセルについて行なうことで、電源供給系ネットワークの電流解析処理を行なう。
【００５４】
設計支援装置１００は、先ず、ステップ＃１０３で作成したネットリストに基づいて、処理対象の回路内で使用されている全てのセルのインスタンスを記載したインスタンスリストを作成する（ステップ＃２０１）。続いて、設計支援装置１００は、第２記憶手段１２２から読み出した回路設計データから、電源配線及び接地配線を含む電源供給系ネットワークのデータを取得する（ステップ＃２０２）。引き続き、設計支援装置１００は、ステップ＃１０５で取得した入力信号に基づいて、セル毎に電源配線の寄生容量及び寄生抵抗を考慮しない電源供給系ネットワークの電流解析を行う（ステップ＃２０３）。
【００５５】
引き続き、設計支援装置１００は、第４記憶手段１２４から配置データを読み出し、第５記憶手段１２５から概略配線データを読み出して、各電源配線及び各接地配線の寄生容量値及び寄生抵抗値を抽出し、回路設計データに重畳する（ステップ＃２０４）。引き続き、設計支援装置１００は、ステップ＃２０４で作成した回路設計データに基づいて、セル毎に電源配線の寄生容量及び寄生抵抗を考慮した電源供給系ネットワークの電流解析を行う（ステップ＃２０５）。
【００５６】
引き続き、設計支援装置１００は、ステップ＃２０３の電源配線の寄生容量及び寄生抵抗を考慮しない電流解析結果と、ステップ＃２０５の電源配線の寄生容量及び寄生抵抗を考慮した電流解析結果の差分を算出して、ＰＡＤと解析対象のセル間の電源配線で生じる電圧降下量を求め、各セルと対応付けて一時記憶手段１３０に格納する（ステップ＃２０６）。同様にして、回路内の全てのセルについて電圧降下量を算出する。更に、該セル毎の電圧降下量に基づいて、回路ブロック別の電圧降下量を算出する。
【００５７】
ここで、図９は、セル単体での消費電流解析の処理概念の一例を示している。具体的には、図９（ａ）は、図７に示す回路の一部を示す概略回路図であり、組み合わせ回路セル７１１と順序回路セル７２１の間の信号配線の寄生容量及び寄生抵抗を、配線容量９１１及び配線抵抗９０１で示している。図９（ｂ）は、組み合わせ回路セル７１１及びその周辺回路の概略回路図である。組み合わせ回路セル７１１は、Ｐ型トランジスタ７１１ａ、７１１ｂ、Ｎ型トランジスタ７１１ｃ、７１１ｄを備えて構成され、Ｐ型トランジスタ７１１ａ、７１１ｂのソース端子に電源パッド９２１が接続され、Ｎ型トランジスタ７１１ｄのドレイン端子にグランドパッド９２２が接続されている。配線抵抗９０２及び配線容量９１２は、電源パッド９２１と組み合わせ回路セル７１１の間の電源配線９３１の寄生抵抗及び寄生容量であり、配線抵抗９０３及び配線容量９１３は、グランドパッド９２２と組み合わせ回路セル７１１の間の接地配線９３２の寄生抵抗及び寄生容量である。
【００５８】
〈電源ブロックの自動配置処理〉
引き続き、設計支援装置１００は、図５に示すように、所定の抽出条件に基づいて２つの回路ブロックを抽出し、抽出された回路ブロック間で電圧降下量の差が所定量以下となるように、一方の回路ブロックに対して制御電圧を供給するように構成すると共に、電源ブロックＥの位置及び制御電圧を設定する。更に、抽出された回路ブロックと電源ブロックＥを新たな１つの回路ブロックとする（ステップ＃３００、電源ブロック配置工程に相当）。
【００５９】
ここで、図１０は、電源ブロックＥの自動配置処理の処理手順を示している。本実施形態では、概略配置配線データから、電源配線を枝とし、ＰＡＤをルート（頂点）、回路ブロックをリーフ（頂点）とする電源配線木を作成し、該電源配線木を用いて電源ブロックの配置を決定する。
【００６０】
設計支援装置１００は、先ず、電源配線の経路によって規定される電源配線木の作成を行なう（ステップ＃３０１）。具体的には、設計支援装置１００は、チップの外部からの外部電源電圧を受ける電源電圧入力端子１０のＰＡＤをルート（頂点）に設定し（ステップ＃３０２）、該ＰＡＤに接続する電源配線を枝として設定する（ステップ＃３０３）。続いて、枝として設定された電源配線に、分岐点がある場合には、分岐点に新しい頂点を作成し、分岐点から延びる電源配線を新たな枝とする。回路ブロックに接続される場合には、該回路ブロックをリーフ（頂点）に設定する（ステップ＃３０４）。新たに設定される枝が無くなるまでステップ＃３０４の処理を繰り返し実施して電源配線木を作成する（ステップ＃３０５でＮｏ分岐）。本発明方法の処理対象回路全てについて、電源電圧入力端子１０のＰＡＤ夫々をルート（頂点）とする電源配線木を作成し、作成した電源配線木を一時記憶手段１３０に格納する（ステップ＃３０６）。ここで、図１１（ａ）は、電源配線木を構成する電源配線Ｗ１〜Ｗ４及びその分岐点Ｐ１〜Ｐ４の配線パターンと位置関係を示している。図１１（ｂ）は、電源配線木の一例を示しており、ここでは、図１１（ａ）のＰＡＤをルート（頂点）、電源配線Ｗ１〜Ｗ４を枝、分岐点Ｐ１〜Ｐ４を頂点（中間頂点）、マクロセルブロックＭ１〜Ｍ４及びスタンダードセルブロックＳ１をリーフとする電源配線木を示している。
【００６１】
続いて、設計支援装置１００は、所定の抽出条件に基づいて回路ブロックを選択する（ステップ＃３０７）。本実施形態では、電源電圧入力端子１０と回路ブロックの間の電源配線の長さが最も長い回路ブロックを選択する。より具体的には、ステップ＃３０１で作成した電源配線木を、ＰＡＤをルートとして探索し、ＰＡＤとリーフである回路ブロックの間の枝の数が最も多い回路ブロックを選択する。尚、複数の回路ブロックが選択された場合には、ステップ＃２００において算出した回路ブロック別の単位時間当たりの電圧降下量を用い、電圧降下量が大きいものから順に回路ブロックを選択する。ここで、例えば、図１１（ａ）に示す回路では、電源電圧入力端子１０と回路ブロックの間の電源配線の長さが最も長い回路ブロックとしてマクロセルブロックＭ４及びスタンダードセルブロックＳ１が選択される。そして、スタンダードセルブロックＳ１の単位時間当たりの電圧降下量がマクロセルブロックＭ４の単位時間当たりの電圧降下量より大きいと仮定すると、設計支援装置１００は、マクロセルブロックＭ４及びスタンダードセルブロックＳ１の内、電圧降下量が多いスタンダードセルブロックＳ１を選択する。
【００６２】
引き続き、設計支援装置１００は、ステップ＃３０７で作成した電源配線木上で、選択した回路ブロックに隣接する頂点を探索し（ステップ＃３０８）、探索された頂点に隣接するリーフ（回路ブロック）を探索する（ステップ＃３０９）。例えば、図１１（ｂ）に示す電源配線木では、スタンダードセルブロックＳ１に隣接する頂点としてＰ４が選択され、Ｐ４に隣接するリーフとしてマクロセルブロックＭ４が選択される。
【００６３】
引き続き、設計支援装置１００は、ステップ＃３０７及びステップ＃３０９で選択した回路ブロック間で電圧降下量の差が所定量以下となるように、電源ブロックＥの位置及び制御電圧を設定し（ステップ＃３１０）、電源ブロックＥの配置データを一時記憶手段１３０に記憶する。具体的には、図１１（ａ）に示す回路では、例えば、マクロセルブロックＭ４及びスタンダードセルブロックＳ１に対する電源ブロックＥ１の位置を設定する場合、マクロセルブロックＭ４及びスタンダードセルブロックＳ１間で電源配線経路差による電位差が最小となる位置、ここでは、マクロセルブロックＭ４及びスタンダードセルブロックＳ１に共通に接続する電源配線Ｗ４上に設定される。そして、電圧降下量の多いスタンダードセルブロックＳ１に電源ブロックＥ１で昇圧した制御電圧を供給し、マクロセルブロックＭ４に電源ブロックＥ１を介して電源配線Ｗ４の電源電圧をそのまま供給するように構成する。
【００６４】
引き続き、設計支援装置１００は、ステップ＃３０７及びステップ＃３０９で選択した回路ブロック及びステップ＃３１０で配置した電源ブロックＥを併合して新たなリーフ（回路ブロック）とし、電源配線木の構造を更新するとともに、新たに作成したリーフに対する電圧降下量をステップ＃２００で求めた消費電流解析結果を用いて算出して一時記憶手段１３０に記憶する（ステップ＃３１１）。具体的には、図１１（ａ）に示す回路では、例えば、電源ブロックＥ１、マクロセルブロックＭ４及びスタンダードセルブロックＳ１を併合して新たな回路ブロックとし、この回路ブロックの電圧降下量を算出する。
【００６５】
引き続き、設計支援装置１００は、ステップ＃３０７〜ステップ＃３１１の処理を、ステップ＃３１１で全ての回路ブロックが１つの回路ブロックとして併合されるまで繰り返し実行した後（ステップ＃３１２）、ステップ＃３１０で配置した全ての電源ブロックＥの配置データを第４記憶手段１２４に格納する（ステップ＃３１３）。ここで、図１２は、図１１に示す回路における電源ブロックＥの配置処理結果の一例を示している。より具体的には、マクロセルブロックＭ４及びスタンダードセルブロックＳ１に接続する電源配線Ｗ４に電源ブロックＥ１を配置し、電源ブロックＥ１、マクロセルブロックＭ４及びスタンダードセルブロックＳ１を併合して新たな回路ブロックとした後、マクロセルブロックＭ３及び電源ブロックＥ１を含む回路ブロックに接続する電源配線Ｗ３に電源ブロックＥ２を配置し、電源ブロックＥ２、マクロセルブロックＭ３及び電源ブロックＥ１を含む回路ブロックを併合して新たな回路ブロックとする。続いて、マクロセルブロックＭ１とマクロセルブロックＭ２に接続する電源配線Ｗ２に電源ブロックＥ３を配置し、電源ブロックＥ３、マクロセルブロックＭ１とマクロセルブロックＭ２を併合して新たな回路ブロックとする。最後に、電源ブロックＥ２を含む回路ブロック及び電源ブロックＥ３を含む回路ブロックに接続する電源配線Ｗ１に電源ブロックＥ４を配置する。電源ブロックＥ４、電源ブロックＥ２を含む回路ブロック及び電源ブロックＥ３を含む回路ブロックを併合すると、全ての回路ブロックが１つに併合されることとなるので、ステップ＃３０７〜ステップ＃３１１の繰り返し処理を終了する。
【００６６】
〈電源供給系ネットワークの再概略配線処理〉
ステップ＃３１３の実行後、設定された電源ブロックＥの位置及び概略配線データに基づいて、電源ブロックＥの近傍の電源配線の概略配線処理を実行する（ステップ＃４００、配置配線処理工程）。
【００６７】
ここで、図１３は、電源ブロックＥの近傍における電源供給系ネットワークの再配線処理の処理手順を示している。設計支援装置１００は、先ず、第２記憶手段１２２から回路設計データを読み出し（ステップ＃４０１）、第４記憶手段１２４からセルの配置データを読み出す（ステップ＃４０２）。続いて、設計支援装置１００は、一時記憶手段１３０に格納されている電源配線木を探索してリーフに対応する回路ブロックを抽出する（ステップ＃４０３）。そして、抽出した回路ブロックに隣接する電源配線上に配置された電源ブロックＥを抽出し、抽出した電源ブロックＥと電源ブロックＥが配置されている電源配線Ｗの接続要求の更新を行う（ステップ＃４０４）。
【００６８】
具体的には、設計支援装置１００は、例えば、図１１及び図１２に示す電源ブロックＥ１の再配線処理を行なう場合、元の電源配線Ｗ４を削除し、分岐点Ｐ３と電源ブロックＥ１の電源入力端子２１を電源配線Ｗ４’で接続し、電源ブロックＥ１の基準電圧出力端子２６とマクロセルブロックＭ４の電源入力を電源配線Ｗ４”で接続し、電源ブロックＥ１の制御電圧出力端子２７とスタンダードセルブロックＳ１の電源入力を電源配線Ｗ４”’で接続するように、接続要求の更新情報を作成する。同様に、他の電源ブロックＥ２〜Ｅ４についても接続要求の更新情報を作成する。
【００６９】
引き続き、設計支援装置１００は、未処理の電源ブロックＥが在る場合（ステップ＃４０５でＮｏ分岐）、リーフ側からルート側（ＰＡＤ側）に向かって電源配線木を探索して処理対象となる回路ブロックを選択し（ステップ＃４０３）、該回路ブロックに隣接する電源ブロックＥ及び電源配線に対しステップ＃４０４の処理を実行する。ステップ＃４０３及びステップ＃４０４を繰り返し実行し、全ての電源ブロックについて再配線処理が完了した場合は（ステップ＃４０５でＹｅｓ分岐）、全ての電源ブロックＥの配置データ及び電源ブロックＥに接続する電源配線の接続要求の更新情報を第２記憶手段１２２及び第４記憶手段１２４に格納する。
【００７０】
〈電源供給系ネットワークの詳細配線処理〉
引き続き、設計支援装置１００は、電源ブロックＥの概略配置配線処理結果を用い、電源ブロックＥ及びその近傍の電源配線に対して詳細配置配線処理を実行する（ステップ＃５００、配置配線処理工程）。尚、本実施形態では、電源ブロックＥが複数配置された場合は、配線の混雑度が大きい領域に配置されている電源ブロックＥから順に詳細配線処理を行う。また、電源配線の詳細配線処理において、障害となる信号配線がある場合には、該信号配線については、その配線コンポーネント（ライン及びビア）を削除し、電源配線の詳細配線処理の終了後、再度削除した配線コンポーネントに係る信号配線の詳細配線処理を行う。
【００７１】
ここで、図１４は、詳細配線処理の処理手順を示すフロー図である。設計支援装置１００は、詳細配線処理にあたって、第２記憶手段１２２から回路設計データを読み出し（ステップ＃５０１）、第４記憶手段１２４から配置データを読み出し、第５記憶手段１２５から配線データを読み出す（ステップ＃５０２）。続いて、設計支援装置１００は、チップ全体の概略電源配線格子を作成する（ステップ＃５０３）。ここで、図１５は、チップ上に配置される概略電源配線格子１５０１を示している。概略電源配線格子１５０１は、図１５（ｂ）に示すように、経路探索辺１５０２及び経路探索頂点１５０３を備えて構成されている。
【００７２】
引き続き、設計支援装置１００は、ステップ＃５０３で作成した概略電源配線格子上にステップ＃４００の概略配線処理結果を割り付け（ステップ＃５０４）、詳細電源配線処理の対象となる電源配線領域を特定する（ステップ＃５０５）。ここで、図１６は、概略電源配線格子上に設定された電源配線領域の一例を示している。図１６（ａ）は、ステップ＃４００の概略配線処理結果に基づく電源供給経路１６０１を示しており、図１６（ｂ）は、電源供給経路１６０１、概略電源配線格子１５０１、電源電圧入力端子１０、マクロセルブロックＭ１〜Ｍ４、及び、スタンダードセルブロックＳ１の対応関係を示している。
【００７３】
引き続き、設計支援装置１００は、ステップ＃３０１で作成した電源配線木のリーフ側から順に電源ブロックＥを探索し、探索された電源ブロックＥに基づいて詳細配線処理の対象となる概略電源配線格子１５０１上の電源配線領域を決定する（ステップ＃５０６）。設計支援装置１００は、ステップ＃５０６で特定された電源配線領域毎に詳細配線処理を行う（ステップ＃５０７）。ステップ＃５０６で特定された電源配線領域が複数在る場合、混雑度の高い領域から順に詳細配線処理対象に設定する。設計支援装置１００は、詳細配線処理対象に設定された電源配線領域について、概略電源配線格子１５０１の格子単位で通常の信号配線の配線セグメント及びビア情報を削除し、電源配線に対する詳細配線処理を実行し、削除した通常の信号配線に対する再配線処理を行う。ここで、図１７は、詳細配線処理の配線処理概念を示している。図１７（ａ）は、図１に示す本実施形態の半導体装置１における概略電源配線格子１５０１を示している。図１７（ｂ）は、概略電源配線格子１５０１の一部である矩形領域１７００を示しており、矩形領域１７００は、経路探索頂点１５０３を中心とする経路探索辺１５０２、概略電源配線経路１７２１、１７２２、外周部に配置された信号通過端子１７３１〜１７３６から構成されている。図１７（ｃ）は、詳細電源配線格子１７０１を適用した矩形領域１７００を示しており、矩形領域１７００はセル１７４１及びセル１７４２を含んでいる。図１７（ｄ）は、詳細配線処理後の矩形領域１７００を示しており、各別の電源ブロックＥに接続される電源配線の配線コンポーネント１７５１、１７５２が設定されている。
【００７４】
引き続き、設計支援装置１００は、詳細配線処理の対象領域全てに対してステップ＃５０７の処理を実行した後、該詳細配線処理結果から更新された配線データを第５記憶手段１２５に格納する（ステップ＃５０８）。
【００７５】
〈設計支援装置における処理手順：後処理〉
次に、設計支援装置１００は、回路設計及び概略配線処理等を行なう前処理及び電源供給系ネットワークの再構築を行なう本処理で生成した配置配線データを、入出力手段１４０を介してマスクデータ作成装置３００に出力する。マスクデータ作成装置３００は、設計支援装置１００から受け取った配置配線データに基づいて、半導体装置を製造するためのマスクを作成するためのマスクデータを生成する。
【００７６】
〈別実施形態〉
〈１〉上記実施形態では、半導体装置１において、電源ブロックＥを電源配線上に設ける場合を想定して説明したが、接地配線上に設けるように構成しても良いし、電源配線及び接地配線の両方に電源ブロックＥを設けるように構成しても良い。
【００７７】
尚、接地配線について本発明方法を適用し、接地配線に電源ブロックＥを設ける場合には、算出工程において、回路ブロック夫々の配置データ及び概略配置配線データに基づいて、回路ブロック毎に、内部接地電圧の外部接地電圧に対する変動量を算出し、電源ブロック配置工程において、所定の抽出条件に基づいて抽出した回路ブロック間で変動量の差が所定量以下となるように電源ブロックＥの位置及び制御電圧を設定し、配置配線処理工程において、電源ブロックＥの配置処理及び接地配線の詳細配線処理を実行するように構成する。
【００７８】
〈２〉上記実施形態では、電源ブロックＥを、図２に示すように、電源ブロックＥを配置した電源配線の電源電圧と１種類の制御電圧を供給可能に構成したが、例えば、図１８に示すように、複数種類の制御電圧を供給可能に構成しても良い。図１８に示す電源ブロックＥは、制御電圧を供給する回路ブロック毎に、制御信号入力端子２２、シリアルパラレル変換回路２３、電圧制御信号発生回路２４、昇降圧回路２５及び制御電圧出力端子２７が設けられ、制御電圧を供給する回路ブロック毎に異なる制御電圧を供給するように構成されている。
【００７９】
また、上記実施形態では、設計支援装置１００がステップ＃３００で２つの回路ブロックを選択する場合（電源配線が２つに分岐する箇所に電源ブロックＥを設ける場合）について説明したが、電源配線が３つ以上に分岐する箇所については、図１８に示す電源ブロックＥを設けるように構成しても良い。この場合には、電源ブロックＥを、制御電圧を供給する必要のある回路ブロック数に応じた種類の制御電圧を供給可能に構成する。同様に、接地配線について本発明方法を適用し、接地配線に電源ブロックＥを設ける場合にも、電源ブロックＥを、制御電圧を供給する必要のある回路ブロック数に応じた種類の制御電圧を供給可能に構成する。
【００８０】
〈３〉上記実施形態では、設計支援装置１００が、ステップ＃３０７において、電源電圧入力端子と回路ブロックの間の電源配線の長さが最も長い回路ブロックを選択し、複数の回路ブロックが選択された場合に電圧降下量の多い回路ブロックから順に選択するように構成されている場合について説明したが、これに限るものではない。例えば、先ず、電圧降下量の多い回路ブロックを選択し、複数の回路ブロックが選択された場合に電源電圧入力端子と回路ブロックの間の電源配線の長さが最も長い回路ブロックから順に選択するように構成しても良い。
【００８１】
同様にして、接地配線について本発明方法を適用し、接地配線に電源ブロックＥを設ける場合には、ステップ＃３０７は、接地電圧入力端子と回路ブロックの間の接地配線の長さが最も長い回路ブロックを選択し、複数の回路ブロックが選択された場合に変化量の多い回路ブロックから順に選択するように構成しても良いし、先ず、変化量の多い回路ブロックを選択し、複数の回路ブロックが選択された場合に接地電圧入力端子と回路ブロックの間の接地配線の長さが最も長い回路ブロックから順に選択するように構成しても良い。
【００８２】
〈４〉上記実施形態では、電源ブロックＥは、シリアル転送方式の制御信号を受けて制御電圧を制御するように構成したが、パラレル転送方式の制御信号を受けて制御電圧を制御するように構成しても良い。
【００８３】
〈５〉上記実施形態では、ステップ＃５００において、配線の混雑度が大きい領域に配置されている電源ブロックＥから順に詳細配線処理を行う場合について説明したが、回路ブロック別の消費電流量に基づいて、消費電流量が多い回路ブロックに接続する電源ブロックから順に詳細配線処理を実行しても良い。このように構成すれば、半導体装置内で特定の電源配線及び接地配線に電流集中が生じるのを緩和するように詳細配線処理を行なうことができる。
【図面の簡単な説明】
【００８４】
【図１】本発明に係る半導体装置の一構成例を示す概略ブロック図
【図２】本発明に係る半導体装置の電源ブロックの一構成例を示す概略回路図
【図３】本発明に係る設計支援装置の概略構成を示す概略ブロック図
【図４】本発明に係る設計支援装置で利用するフロアプランの一例を示す概略ブロック図
【図５】本発明に係る設計方法の処理手順例を示すフロー図
【図６】本発明に係る設計方法のタイミング解析の処理手順例を示すフロー図
【図７】本発明に係る設計方法のタイミング解析の概念を示す概略回路図
【図８】本発明に係る設計方法の電流解析の処理手順例を示すフロー図
【図９】セル単体での消費電流解析の処理概念の一例を示す概略回路図
【図１０】本発明に係る設計方法の電源ブロックの自動概略配置処理の処理手順例を示すフロー図
【図１１】本発明に係る設計方法の電源ブロックの自動配置処理において、電源配線のパターン及び電源配線木の一例をしめす概略図
【図１２】本発明に係る設計方法の電源ブロックの自動配置処理結果の一例を示す概略ブロック図
【図１３】本発明に係る設計方法の電源供給系ネットワークの概略配線処理の処理手順例を示すフロー図
【図１４】本発明に係る設計方法の電源供給系ネットワークの詳細配線処理の処理手順例を示すフロー図
【図１５】電源供給系ネットワークの概略電源配線格子の一例を示す概略説明図
【図１６】電源供給系ネットワークの概略電源配線格子及び電源供給経路の一例を示す概略説明図
【図１７】電源供給系ネットワーク及び信号配線の詳細配線処理の配線処理概念を示す概略説明図
【図１８】本発明に係る半導体装置の電源ブロックの他の構成例を示す概略回路図
【符号の説明】
【００８５】
１      本発明に係る半導体装置
９      接地電圧入力端子
１０    電源電圧入力端子
１１    入出力用セル
１１ａ  ボンディングパッド（ＰＡＤ）
１２    接続端子
１３    スタンダードセル
２１    電源入力端子
２２    制御入力端子
２３    シリアルパラレル変換回路
２４    電圧制御信号発生回路
２５    昇降圧回路
２６    基準電圧出力端子
２７    制御電圧出力端子
１００  本発明に係る設計支援装置
１１０  制御手段
１１１  中央演算装置
１１２  メインプログラム
１２１  第１記憶手段
１２２  第２記憶手段
１２３  第３記憶手段
１２４  第４記憶手段
１２５  第５記憶手段
１３０  一時記憶手段
１４０  パラメータ入力手段
１５０  入出力手段
２００  回路設計装置
３００  マスクデータ作成装置
７０１、７０２、７０３、７０４  入力端子
７１１、７１２、７１３、７１４、７１５、７１６  組み合わせ回路セル
７２１、７２２、７２３、７２４、７２５、７２６  順序回路セル
７３１、７３２、７３３  出力端子
７１１ａ、７１１ｂ  Ｐ型トランジスタ
７１１ｃ、７１１ｄ  Ｎ型トランジスタ
９０１、９０２、９０３  配線抵抗
９１１、９１２、９１３  配線容量
９２１  電源パッド
９２２  グランドパッド
９３１  電源配線
９３２  接地配線
１５０１  概略電源配線格子
１５０２  経路探索辺
１５０３  経路探索頂点
１６０１  電源供給経路
１７００  矩形領域
１７０１  詳細電源配線格子
１７２１、１７２２  概略電源配線経路
１７３１、１７３２、１７３３、１７３４、１７３５、１７３６  信号通過端子
１７４１、１７４２  セル
１７５１、１７５２  配線コンポーネント
Ｅ      電源ブロック
Ｍ      マクロセルブロック
Ｓ      スタンダードセルブロック
Ｗ      電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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