(57)【要約】【課題】簡単な構成で小電力入力から大電力入力まで効率的で安定動作が可能なＲＦＩＤに向けた半導体集積回路装置を提供する。【解決手段】伝播されたエネルギーは電気信号の形態で入力端子に入力される。上記入力端子の上記電気信号は、整流回路で整流されて直流電圧が生成される。上記整流回路の出力端子から出力される出力電圧が所定電圧を超える上昇を制限する。上記電圧制限回路は、上記出力電圧が上記所定電圧を超えたときに基準電位点に向けて電流を流す直列接続されたダイオード形態の複数のＭＯＳＦＥＴと、上記複数のＭＯＳＦＥＴのうちの上記基準電位点に設けられたＭＯＳＦＥＴと電流ミラー形態に接続され、上記出力電圧を上昇を制限する電流を上記基準電位点に流す電圧制限ＭＯＳＦＥＴとで構成される。【選択図】図１
2008236961.tif 000002
【特許請求の範囲】
【請求項１】
伝播されたエネルギーが電気信号の形態で入力される入力端子と、
前記入力端子の前記電気信号を整流して直流電圧を生成する整流回路と、
所定電圧を超える前記整流回路の出力端子から出力される出力電圧の上昇を制限する電圧制限回路とを有し、
前記電圧制限回路は、
前記出力電圧が前記所定電圧を超えたときに基準電位点に向けて電流が流れるようにされ、直列接続されたダイオード形態の複数のＭＯＳＦＥＴと、
前記ダイオード形態の複数のＭＯＳＦＥＴのうちの前記基準電位点に設けられたＭＯＳＦＥＴと電流ミラー形態に接続され、前記出力電圧の上昇を制限する電流を前記基準電位点に流す電圧制限ＭＯＳＦＥＴとを有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電圧制限ＭＯＳＦＥＴと、電流ミラー形態にされたダイオード形態の前記ＭＯＳＦＥＴとは、前記ダイオード形態のＭＯＳＦＥＴよりも前記電圧制限ＭＯＳＦＥＴに大きな電流が流れるよう素子サイズ比が設定されることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記電流ミラー形態にされたダイオード形態のＭＯＳＦＥＴは、前記ＭＯＳＦＥＴと直列形態に接続される他のダイオード形態のＭＯＳＦＥＴに比べて素子サイズが小さく形成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記整流回路で形成された前記直流電圧を伝える抵抗手段と、
前記抵抗手段を介して前記直流電圧より小さな安定化電圧を形成する電圧安定化回路と、
前記電圧安定化回路で形成された安定化電圧で動作する内部回路と、
前記内部回路と並列形態に設けられた容量手段とをさらに有し、
前記電圧安定化回路は、
前記内部回路と並列形態に設けられたＭＯＳＦＥＴと、
基準電圧と前記安定化電圧の分圧電圧とを比較して前記ＭＯＳＦＥＴのゲート電圧を形成する差動増幅回路とを有し、
前記ＭＯＳＦＥＴに流れる電流を制御して前記抵抗手段における電圧降下分が前記安定化電圧の規定電圧内となるように制御することを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記伝播されたエネルギーは、受信信号成分に対応して間欠的に入力される電磁波であることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記整流回路は、
前記電気信号の電圧に対して昇圧された整流電圧を形成するチャージポンプ回路であることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記直列接続された複数のダイオード形態のＭＯＳＦＥＴは、前記チャージポンプ回路の出力端子と回路の基準電位点との間に設けられ、
前記電圧制限ＭＯＳＦＥＴのドレインは、前記チャージポンプ回路の出力端子に接続されることを特徴とする半導体集積回路装置。
【請求項８】
請求項６記載の半導体集積回路装置において、
前記直列接続された複数のダイオード形態のＭＯＳＦＥＴは、前記チャージポンプ回路の出力端子と回路の基準電位点との間に設けられ、
前記電圧制限ＭＯＳＦＥＴのドレインは、前記チャージポンプ回路の出力端子を除いたチャージポンプ回路における昇圧電圧を形成する回路ノードのいずれかに接続されることを特徴とする半導体集積回路装置。
【請求項９】
請求項６記載の半導体集積回路装置において、
前記直列接続された複数のダイオード形態のＭＯＳＦＥＴは、前記チャージポンプ回路における前記出力端子の出力電圧よりも低い直流電圧ノードの基準電位点との間に設けられ、
前記電圧制限ＭＯＳＦＥＴのドレインは、前記チャージポンプ回路の出力端子に接続されることを特徴とする半導体集積回路装置。
【請求項１０】
請求項６記載の半導体集積回路装置において、
前記直列接続された複数のダイオード形態のＭＯＳＦＥＴは、前記チャージポンプ回路における前記出力端子の出力電圧よりも低い直流電圧ノードの基準電位点との間に設けられ、
前記電圧制限ＭＯＳＦＥＴのドレインは、前記チャージポンプ回路の出力端子を除いたチャージポンプ回路における昇圧電圧を形成する回路ノードのいずれかに接続されることを特徴とする半導体集積回路装置。
【請求項１１】
請求項６記載の半導体集積回路装置において、
前記チャージポンプ回路における前記出力端子の出力電圧よりも低く、チャージポンプ動作による電圧変化の無い直流電圧ノードに対してＡＳＫ復調回路とＡＳＫ変調用ＭＯＳＦＥＴとをさらに有する半導体集積回路装置。
【請求項１２】
請求項６記載の半導体集積回路装置において、
アンテナに接続される第１端子と第２端子を有し、
前記入力端子は、前記第１端子とされ、
前記第２端子は、前記基準電位点に接続されることを特徴とする半導体集積回路装置。
【請求項１３】
請求項６記載の半導体集積回路装置において、
アンテナに接続される第１端子と第２端子を有し、
前記入力端子は、前記第１端子と第２端子であり、
前記第１端子と前記第２端子に対応して前記チャージポンプ回路が設けられ、
前記基準電位点と前記第１端子および前記第２端子との間には、それぞれ前記第１端子および前記第２端子の電気信号に対応した電圧の全波整流動作を行う整流用ダイオードが設けられることを特徴とする半導体集積回路装置。
【請求項１４】
伝播されたエネルギーが電気信号の形態で入力される入力端子と、
前記電気信号の電圧に対して昇圧された整流電圧を形成するチャージポンプ回路と、
前記入力端子と前記チャージポンプ回路の整流電圧を出力する出力端子との間には、前記入力端子から前記出力端子に向かう電流を流すダイオード形態のＭＯＳＦＥＴを有することを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、
所定電圧を超える前記整流回路の出力端子から出力される出力電圧の上昇を制限する電圧制限回路をさらに有し、
前記電圧制限回路は、
前記出力電圧が前記所定電圧を超えたときに基準電位点に向けて電流が流れるようにされ、直列接続されたダイオード形態の複数のＭＯＳＦＥＴと、
前記ダイオード形態の複数のＭＯＳＦＥＴのうちの前記基準電位点に設けられたＭＯＳＦＥＴと電流ミラー形態に接続され、前記出力電圧の上昇を制限する電流を前記基準電位点に流す電圧制限ＭＯＳＦＥＴとを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば無線ＩＣタグ、非接触ＩＣカード等のようなＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ） に用いられる半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
データキャリア又は非接触ＩＣカードのようにコイル又はアンテナにより磁界又は電磁波を受け、それを整流し安定化電圧回路で安定化させた例として、特開２００５−２０２７２１号公報、特開２００３−０８５５０６号公報、特開２００２−２８８６１５号公報、特開２０００−３４８１５２号公報がある。
【特許文献１】特開２００５−２０２７２１号公報
【特許文献２】特開２００３−０８５５０６号公報
【特許文献３】特開２００２−２８８６１５号公報
【特許文献４】特開２０００−３４８１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献４のようにツェナーダイオードを使った例では、電源電圧がツェナー電圧を超えるとツェナーダイオードに電流が流れ整流回路の負荷を重くすることで電源電圧の制御を行う。通常ツェナーダイオードの降伏電圧は５Ｖ以上にしか設定できない。
【０００４】
このため微細ＣＭＯＳプロセス（電源電圧１．８Ｖ以下）に適用することはできない。また基準電圧と電源電圧を比較し、電源電圧が基準電圧を超えると電流駆動用のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をオン状態にし負荷電流を調整する方法もある。
【０００５】
この方法では任意の電源電圧を設定することができるが、実際のものはフィードバックのループ遅延（時定数）が遅いものしかできない。これは発振対策の容量のためである。このため、ＡＳＫ変調信号を受信した場合信号の変動に追従できずに内部回路の電源電圧変動が大きくなる欠点を持つ。
【０００６】
図３３には、本願発明者等において先に検討された整流回路（レクテナ回路）の簡略図が示されている。この整流回路は、２段積み昇圧チャージポンプ回路とアンテナで構成される。図３４には、昇圧チャージポンプ回路の回路図が示されている。図３５には、その概略動作タイミング図が示されている。
【０００７】
入力電圧Ｖinは、図面の簡素化等のためにパルス信号の形態で示されているが、実際には正弦波とされる。この回路においては、アンテナから受信された電波によって入力端子ＬＡが回路の接地電位ＶＳＳ（０Ｖ）より入力電圧Ｖinだけ高くなる第１フェーズと、上記接地電位ＶＳＳ（ＬＢ）よりも入力電圧Ｖinだけ低くなる第２フェーズとが上記受信された電波に対応した約９００ＭＨｚで繰り返す。
【０００８】
図３５に示すように、上記第２フェーズ時にダイオードＤ１がオンしてキャパシタＣ１の入力端子ＬＡ側に−Ｖinが充電される。次の第１フェーズで、上記ダイオードＤ１がオフで、ダイオードＤ２がオンになり入力端子ＬＡの＋ＶinとキャパシタＣ１に保持された＋Ｖinが加算されて２ＶinをキャパシタＣ２に充電する（ノードｎ１）。
【０００９】
次の第２フェーズ時に上記ダイオードＤ２がオフで上記ダイオードＤ１が再びオンしてキャパシタＣ１に再び−Ｖinが充電される。これと同時に、ダイオードＤ３がオンして、キャパシタＣ３に−Ｖin−２Ｖin（−３Ｖin）が充電される。
【００１０】
そして、次の第１フェーズで、上記ダイオードＤ１とＤ３がオフで、ダイオードＤ２とＤ４がオンになり入力端子ＬＡの＋ＶinとキャパシタＣ１に保持された＋Ｖinが加算されて２ＶinをキャパシタＣ２（ノードｎ２）に充電し、入力端子ＬＡの＋ＶinとキャパシタＣ３に保持された＋３Ｖinが加算されて４ＶinをキャパシタＣ４（ノードｎ４）に充電する。
【００１１】
これを繰り返し、出力ノードｎ４に４Ｖinの電圧が発生する。なお、上記ダイオードＤ１〜Ｄ４のオン状態のとには、順方向電圧分Ｖf だけレベル損失が生じる。したがって、実際には上記出力ノードｎ４には、４Ｖin−４Ｖf の電圧が発生する。
【００１２】
上記昇圧チャージポンプ回路は、入力端子ＬＡ−ＶＳＳ（アンテナ）間電圧Ｖinの４倍の電圧が出力ノードｎ４−ＶＳＳに発生する回路構造である。出力ノードｎ４がＶＤＤ（＝１．５Ｖ）以上になると、出力ノードｎ４から抵抗Ｒを通し、ＶＤＤに電流を供給する。供給電流がチップ動作電流に達すると正常動作を行う。
【００１３】
ＭＯＳＦＥＴＭ１〜Ｍ４は出力ノードｎ４電位をＮチャネルＭＯＳＦＥＴ４個分のＶgs電圧でクランプしている。ＭＯＳＦＥＴＭ１〜Ｍ４のダイオード接続ＭＯＳＦＥＴが４段積みになっている理由は、最小動作電力時に出力ノードｎ４から電流を引き抜かないためである。
【００１４】
最小動作電力は、出力ノードｎ４の電位が約１．８Ｖである。ＮチャネルＭＯＳＦＥＴを４段積みにすることで、ＭＯＳＦＥＴＭ１〜Ｍ４のクランプ動作最小出力ノードｎ４の電位を０．７Ｖ×４＝２．８Ｖに設定している。
【００１５】
ＭＯＳＦＥＴのしきい値電圧Ｖthが０．５Ｖまでばらつくと、０．５Ｖ×４＝２Ｖにもなる。しきい値電圧Ｖthが０．５Ｖまでばらついても、４段積みならば２Ｖ以上にならないと出力ノードｎ４から電流を引き抜かない。
【００１６】
もし、クランプＭＯＳＦＥＴを３段にすると、０．５Ｖ×３＝１．５Ｖとなり、出力ノードｎ４が１．５Ｖから電流を引き抜いてしまい、チップ動作最小入力電力が大きくなってしまう。上記昇圧チャージポンプ回路の出力電圧は、抵抗Ｒを介して図示しない内部安定化電源回路の動作電圧とされ、上記抵抗Ｒでの電圧降下を考慮すると、上記出力ノードｎ４が１．５Ｖのもとでは内部回路の動作電圧として１．５Ｖを確保することができない。
【００１７】
このように内部回路の動作電圧を１．５Ｖ程度に設定するためには、上記クランプＭＯＳＦＥＴは、最低でも４段にする必要がある。
【００１８】
上記回路の技術的問題点は大電力入力時に、出力ノードｎ４電位のクランプ能力が不足することである。クランプ能力が不足することにより、出力ノードｎ４電位が高電位になり、ＭＯＳＦＥＴＭ１のＭＯＳ耐圧違反が発生する。
【００１９】
つまり、ＭＯＳＦＥＴＭ１のゲートとチャネル（基板ゲート；ＶＳＳ）大きな電圧が印加されて絶縁破壊が生じ、あるいはドレインとチャネル（基板ゲート；ＶＳＳ）大きな電圧が印加されて接合破壊が生じる。
【００２０】
ＭＯＳＦＥＴＭ１〜Ｍ４までの４段積みのＭＯＳＦＥＴで電流を引き抜き、出力ノードｎ４電位をクランプしているためＭＯＳＦＥＴＭ１〜Ｍ４の４Ｖgs（ゲート，ソース間電圧）で引き抜き電流が制限されている。
【００２１】
つまり、Ｖgs＝Ｖth＋Ｖovであり、Ｖovに対応して上記ＭＯＳＦＥＴＭ１〜Ｍ４に流れる電流が決定される。ここで、ＶthはＭＯＳＦＥＴＭ１〜Ｍ４のしきい値電圧である。小入力電力時には電流を引き抜かずに、大入力電力時のみ引き抜き電流を大きくする必要がある。
【００２２】
大入力電力時にのみ引き抜き電流を大きくするためには、Ｖovに対して大きな電流が流れるようにＭＯＳＦＥＴＭ１〜Ｍ４のサイズ（Ｗ／Ｌ比）を大きく形成する必要があり、ＲＦＩＤチップサイズを大きくなってしまうという問題が生じる。
【００２３】
本発明の目的は、簡単な構成で小電力入力から大電力入力まで効率的で安定動作が可能なＲＦＩＤに向けた半導体集積回路装置を提供することにある。
【００２４】
また、本発明の他の目的は、ＲＦＩＤに向けた整流回路内の耐圧を確保した半導体集積回路装置を提供することにある。
【００２５】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２７】
本願における実施例の１つは下記の通りである。すなわち、伝播されたエネルギーは電気信号の形態で入力端子に入力される。上記入力端子の上記電気信号は、整流回路で整流されて直流電圧が生成される。
【００２８】
上記整流回路の出力端子から出力される出力電圧が所定電圧を超える上昇を制限する。上記電圧制限回路は、上記出力電圧が上記所定電圧を超えたときに基準電位点に向けて電流を流す直列接続されたダイオード形態の複数のＭＯＳＦＥＴと、上記複数のＭＯＳＦＥＴのうちの上記基準電位点に設けられたＭＯＳＦＥＴと電流ミラー形態にされ、出力電圧を上昇を制限する電流を上記基準電位点に流す電圧制限ＭＯＳＦＥＴとで構成される。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３０】
電圧制限ＭＯＳＦＥＴにより効率よく大きな電圧制限用引き抜き電流を流すようにすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
図１には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の一実施例の回路図が示されている。同図の各回路素子は、公知の半導体製造技術によって１つの半導体基板上において形成される。
【００３３】
昇圧チャージポンプ回路は、次の各回路素子により構成される。アンテナが接続される入力端子ＬＡには、キャパシタＣ１，Ｃ３の一端が接続される。上記キャパシタＣ１の他端は、回路ノードｎ２に接続される。この回路ノードｎ１と回路の接地電位ＶＳＳとの間には、接地電位ＶＳＳから上記回路ノードｎ１に向かう電流を流すダイオードＤ１が設けられる。上記回路ノードｎ１から回路ノードｎ２に向かう電流を流すダイオードＤ２が設けられる。
【００３４】
この回路ノードｎ２と上記接地電位との間には、キャパシタＣ２が設けられる。上記キャパシタＣ３の他端は、回路ノードｎ３に接続される。この回路ノードｎ３と上記回路ノードｎ２との間には、回路ノードｎ２から上記回路ノードｎ３に向かう電流を流すダイオードＤ３が設けられる。そして、上記回路ノードｎ３から出力ノードｎ４に向かう電流を流すダイオードＤ４が設けられる。この出力ノードｎ４と上記接地電位ＶＳＳとの間には、キャパシタＣ４が設けられる。上記出力ノードｎ４は、抵抗Ｒを介して図示しない内部回路の電源電圧ＶＤＤと接続される。
【００３５】
上記出力ノードｎ４に対して、次のような電圧クラプ回路が設けられる。出力ノードｎ４と回路の接地電位ＶＳＳには、ＮチャネルＭＯＳＦＥＴＭ１〜Ｍ４が直列形態（縦積み）に接続される。
【００３６】
上記回路の接地電位ＶＳＳは、アンテナが接続される他方の入力端子（ＬＢ）に接続される。つまり、入力端子ＬＡと接地電位ＶＳＳ（ＬＢ）の間には、アンテナで受信された電波が電圧信号の形態で入力される。
【００３７】
上記ＭＯＳＦＥＴＭ１〜Ｍ４は、それぞれがゲートとドレインとが接続されてダイオード形態にされている。上記ＭＯＳＦＥＴＭ１のゲート，ドレインは、上記出力ノードｎ４に接続され、ＭＯＳＦＥＴＭ４のソースに回路の接地電位ＶＳＳが与えられる。特に制限されないが、ＭＯＳＦＥＴＭ１〜Ｍ４は、その基板ゲート（チャネル）に回路の接地電位ＶＳＳが与えられている。
【００３８】
この実施例では、上記出力ノードｎ４と接地電位ＶＳＳとの間にドレイン−ソース経路が接続されたＮチャネルＭＯＳＦＥＴＭ５が設けられる。このＭＯＳＦＥＴＭ５は、ゲートが上記ＭＯＳＦＥＴＭ４のゲート，ドレインと接続されることにより、ＭＯＳＦＥＴＭ４と電流ミラー形態に接続される。
【００３９】
前記図３３及び図３４と同様に、アンテナから受信された電波によって入力端子ＬＡが回路の接地電位ＶＳＳ（ＬＢ）より入力電圧Ｖinだけ高くなる第１フェーズと、上記接地電位ＶＳＳよりも入力電圧Ｖinだけ低くなる第２フェーズとが上記受信された電波に対応した電圧信号として約９００ＭＨｚで繰り返す。
【００４０】
これにより、前記図３５と同様に上記第２フェーズ時にダイオードＤ１がオンしてキャパシタＣ１に−Ｖinが充電される。次の第１フェーズで、上記ダイオードＤ１がオフで、ダイオードＤ２がオンになり入力端子ＬＡの＋ＶinとキャパシタＣ１に保持された＋Ｖinが加算されて２ＶinをキャパシタＣ２に充電する。
【００４１】
次の第２フェーズ時に上記ダイオードＤ２がオフで上記ダイオードＤ１が再びオンしてキャパシタＣ１に再び−Ｖinが充電される。これと同時に、ダイオードＤ３がオンして、キャパシタＣ３に−Ｖin−２Ｖin（−３Ｖin）が充電される。
【００４２】
次の第１フェーズで、上記ダイオードＤ１とＤ３がオフで、ダイオードＤ２とＤ４がオンになり入力端子ＬＡの＋ＶinとキャパシタＣ１に保持された＋Ｖinが加算されて２ＶinをキャパシタＣ２に充電し、入力端子ＬＡの＋ＶinとキャパシタＣ３に保持された＋３Ｖinが加算されて４ＶinをキャパシタＣ４に充電する。これを繰り返し、前記同様に出力ノードｎ４に４Ｖinの電圧が発生する。
【００４３】
上記昇圧チャージポンプ回路において、実際に出力ノードｎ４に得られる出力電圧は上記４Ｖinではなく、上記ダイオードＤ１〜Ｄ４の順方向電圧Ｖf （しきい値電圧）だけ電圧ロスが生じて４Ｖin−４Ｖｆのような電圧となる。
【００４４】
この実施例では、特に制限されないが、高効率化を図るために上記ダイオードＤ１〜Ｄ４として、上記電圧ロス（Ｖｆ）が小さく、高速スイッチング特性に優れたショットキーバリアダイオード（ＳＢＤ）が用いられる。
【００４５】
この整流電圧の効率が低くよいなら、言い換えるならば、上記電圧ロス（４Ｖｆ）が問題にならないなら、ダイオードＤ１〜Ｄ４は、ＰＮ接合ダイオード、あるいはダイオード形態にされたＭＯＳＦＥＴを用いることができる。
【００４６】
この実施例では、ＭＯＳＦＥＴＭ４をカレントミラーすることによりＭＯＳＦＥＴＭ１〜Ｍ４で引き抜く電流のｍ倍の電流をＭＯＳＦＥＴＭ５で引き抜くことができる。この実施例では、特に制限されないが、ＭＯＳＦＥＴＭ４のＷ／ＬはＭＯＳＦＥＴＭ１〜Ｍ３に比べ小さくしておく。
【００４７】
ＭＯＳＦＥＴＭ４のＷ／Ｌを小さくすることでＭＯＳＦＥＴＭ５，Ｍ４のＷ／Ｌ比を大きくとりやすくなる。ＭＯＳＦＥＴＭ４のＷ／Ｌのみ小さくしているのでＭＯＳＦＥＴＭ１〜Ｍ４の引き抜き電流は、ＭＯＳＦＥＴＭ１〜Ｍ４を同じサイズにしている場合に比べて多少小さくなる程度である。
【００４８】
ＭＯＳＦＥＴＭ１〜Ｍ４のしきい値電圧をＶthとし、ＭＯＳＦＥＴＭ１〜Ｍ４のオーバードライブ電圧をＶov1 〜Ｖov4 とすると、出力ノードｎ４のクランプ電圧Ｖn4は、Ｖn4＝４Ｖgs＝Ｖth＋Ｖov1 ＋Ｖth＋Ｖov2 ＋Ｖth＋Ｖov3 ＋Ｖth＋Ｖov4 となる。ＭＯＳＦＥＴＭ１〜Ｍ４のサイズを同じくすると、Ｖov1 ＝Ｖov2 ＝Ｖov3 ＝Ｖov4 となり、Ｖn4＝４Ｖth＋４Ｖov1 になる。
【００４９】
これに対して、上記のようにＭＯＳＦＥＴＭ４のみサイズを小さくして、ＭＯＳＦＥＴＭ１〜Ｍ３に流れる電流と同じ同じ電流をこのようにサイズを小さくしたＭＯＳＦＥＴＭ４に流すようにするためには、Ｖov4'＞Ｖov1'であることが必要である。
【００５０】
この場合には、Ｖn4＝４Ｖth＋３Ｖov1'＋Ｖov4'となり、ＭＯＳＦＥＴＭ１〜Ｍ３の３個分のオーバードライブ電圧３Ｖov1'の減少分（ΔＶ）により、上記ＭＯＳＦＥＴＭ４のオーバードライブ電圧Ｖov4'の増加分を負担すればよいから、上記のようにＭＯＳＦＥＴＭ１〜Ｍ４に流れる電流が多少小さくなる程度にできる。
【００５１】
上記ＭＯＳＦＥＴＭ１〜Ｍ４に流れる電流のｍ倍の電流をＭＯＳＦＥＴＭ５から引き抜くことができるため回路全体で考えると、前記図３３，図３４の約ｍ倍の電流を引き抜くことができる。またＭＯＳＦＥＴＭ５はＭＯＳＦＥＴＭ４のカレントミラーなのでＭＯＳＦＥＴＭ４が電流を流さない限り電流を流さないため、小入力電力時には出力ノードｎ４から電流を引き抜く心配がない。
【００５２】
この実施例回路は、小入力電力時には電流を引き抜かず、大電力時のみ引き抜き電流をｍ倍にすることができる。これにより大電力時にもノードｎ４電位は低くでき、耐圧違反がなくなる。
【００５３】
図２には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。
【００５４】
アンテナＡＮＴで受信された信号成分を含む電磁波は、前記図１のようなチャージポンプ回路（整流回路）で整流されて直流電圧が形成される。この直流電圧は、前記のようなＭＯＳＦＥＴＭ１〜Ｍ５により電圧制限される。
【００５５】
つまり、直流電圧が上記ＭＯＳＦＥＴＭ１〜Ｍ４のしきい値電圧４Ｖthを超えると、ＭＯＳＦＥＴＭ１〜Ｍ４及びＭ５に電流が流れて上記直流電圧の上昇を制限する。この直流電圧は、抵抗Ｒを介して動作電圧ＶＤＤ（内部電源電圧）として伝えられる。キャパシタＣは、安定化用のものであり、内部回路の寄生容量も含むものである。
【００５６】
内部回路で消費する電流をｉ1 、電圧制限回路での設定電圧をＶＬ、抵抗Ｒの抵抗値もＲとする。内部回路に必要な電圧をＶＤＤとすれば、抵抗の値をＲ＝（ＶＬ−ＶＤＤ）／ｉ１のように選ぶことで抵抗ＲにＶＬ−ＶＤＤの電圧降下を発生させることができる。
【００５７】
これを利用することで電圧制限回路の設定電圧ＶＬが内部電圧ＶＤＤよりも大きい（ＶＬ＞ＶＤＤ）という条件にしておいて、内部回路と並列形態に次のような安定化電源回路が設けられる。
【００５８】
つまり、ＭＯＳＦＥＴＭ０を上記内部回路に並列に設け、ＭＯＳＦＥＴＭ０に流れる電流ｉ２が、シリコンバンドギャップ（ＢＧＲ）等による基準電圧Ｖref とＶＤＤの抵抗Ｒ１とＲ２による分圧電圧（ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２））と等しくなるように差動増幅回路ＡＭＰでＭＯＳＦＥＴＭ０のゲート電圧制御する。
【００５９】
これにより、内部回路の動作電流ｉ１の変化分を上記電流ｉ２の変化分で相殺させて抵抗Ｒ２に流れる電流（ｉ１＋ｉ２）を一定にする。これにより、上記内部電源電圧ＶＤＤは、内部回路の動作電流ｉ１の変動に影響されないで規格電圧範囲内に収まるようにされる。
【００６０】
ＲＦＩＤのＡＳＫ受信信号は、例えば論理１の入力時には、所定周波数の電波が受信され、論理０の入力時には電波が受信されない。あるいは、入力電波の信号振幅の論理１が大きく、論理０のときには大幅に小さくなるように振幅変調される。
【００６１】
このため、上記論理０の入力時には整流回路の出力電圧は、上記内部回路の動作電圧を確保する観点からは実質的にゼロになる。したがって、内部回路は、電源容量の保持電荷で動作電流ｉ１を確保することが必要である。
【００６２】
しかし、上記整流回路からの電流供給がなくなり、内部電源電圧ＶＤＤの低下により、差動増幅回路ＡＭＰがそれを検知して、ＭＯＳＦＥＴＭ０をオフ状態にして電流ｉ２を遮断させるようにするが、一定の動作遅延が生じてＭＯＳＦＥＴＭ０が電流ｉ２を流し続けて、この遅延時間に電源電圧ＶＤＤを低下せさるように作用してしまう。
【００６３】
このようなＭＯＳＦＥＴＭ０のスイッチング動作の遅れ分による内部電源電圧ＶＤＤの低下の影響を回避するには、上記ＭＯＳＦＥＴＭ０による電流ｉ２を見込んで上記電源容量の容量値を大きくする必要があり、半導体集積回路装置のチップ面積を大きくしてしまう。
【００６４】
この実施例では、電源容量の容量値を小さくするために上記ＭＯＳＦＥＴＭ０に流れる電流ｉ２を小さく設定する。しかし、ＭＯＳＦＥＴＭ０に流れる電流を小さくすると、従来のままでは、安定化電源回路による内部電源電圧ＶＤＤの変動分が大きくなる。
【００６５】
特に、大電力入力時には整流回路の出力電圧が大きくなるので、抵抗Ｒにおける電圧降下分を大きくする必要がある。そこで、図１の実施例のようには、上記ＭＯＳＦＥＴＭ５の追加によって上記大電力入力時でも整流回路の出力電圧が大きくならないように効率的な電圧制限を行うものである。
【００６６】
このような整流回路の出力電圧の安定化により、ＲＦＩＤの内部安定化電源回路では、ＭＯＳＦＥＴＭ０による電圧変動補償範囲を小さくすることができ、電流ｉ２の最大電流を小さくしても十分な安定化動作をすることができる。
【００６７】
これにより、比較的小さな容量値（小さなサイズ）の電源容量を用いつつ、ＡＳＫ受信時での内部動作の安定化を図ることができる。
【００６８】
上記ＭＯＳＦＥＴＭ０は、前記１．５Ｖのような低い内部電源電圧ＶＤＤで動作する。これに対して、上記チャージポンプ回路を構成するＭＯＳＦＥＴＭ１〜Ｍ５は、上記ＭＯＳＦＥＴＭ０及び差動増幅回路ＡＭＰや内部回路を構成するＭＯＳＦＥＴに比べてゲート絶縁膜が厚く形成されることにより高耐圧とされる。
【００６９】
つまり、ＭＯＳＦＥＴＭ１〜Ｍ５は、前記のような動作電圧に対してゲート絶縁膜やドレイン，基板間が破壊されないような耐圧を持つように内部電源電圧ＶＤＤで動作するＭＯＳＦＥＴＭ０等に比べてゲート絶縁膜が厚く形成される。
【００７０】
図３には、この発明が適用されるＲＦＩＤの一実施例のブロック図が示されている。
【００７１】
アンテナ又はコイルに対して前記図１で示したような整流回路（チャージポンプ回路）及び変調回路と復調回路が設けられる。上記整流回路は、アンテナにより電気信号形態にされた受信信号を整流して直流電圧を形成する。
【００７２】
この直流電圧は、前記図２で説明したような電源電圧制御回路（安定化電源回路）に伝えられ、ここで内部電圧ＶＤＤが形成される。上記復調回路は、上記ＡＳＫ受信信号を復調してデジタルのデータにする。
【００７３】
上記復調信号に含まれるクロック成分が受信系論理回路に含まれるクロック発振回路に伝えられ、同期化されたクロックが再生される。また、受信系論理回路では、上記再生されたクロックを用いて受信されたデータを受け取る。
【００７４】
メモリは、記憶データを記憶する。制御回路は、全体の制御動作を行う。送信系論理回路は、送信信号を形成して変調回路に伝える。変調回路は、送信信号を変調してアンテナを通して出力させる。前記図２の内部回路は、上記制御回路、送信系回路、受信系回路及びメモリを含んでいる。変調回路と復調回路は、前記図２では省略されているが、後に図２７を用いて説明する。
【００７５】
特に制限されないが、上記メモリは、コントロールゲートとフローティングゲートとからなるスタックドゲート構造の不揮発性メモリを含んでいる。後述するように、前記図１のキャパシタＣ１とＣ３は、２つの金属配線層を両電極とし、その間に形成される層間絶縁膜を誘電体とするＭＩＭ構造の容量素子が用いられる。
【００７６】
これに対して、キャパシタＣ２とＣ４は、上記メモリ素子を構成するコントロールゲートとフローティングゲートを両電極とし、その間に設けられた絶縁膜を誘電体とする容量素子が用いられる。この他、ＭＯＳＦＥＴのゲート容量や、ＰＮ接合容量素子等あるいはそれらの組み合わせを上記キャパシタを構成する容量素子として用いることができる。このことは、前記図２に示した電源容量においても同様である。
【００７７】
図４には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の他の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴＭ５のドレインが内部ノードｎ３に接続される。他の構成は、前記図１の実施例と同様である。
【００７８】
この実施例では、回路構造上回路ノードｎ３電位を下げると出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、回路ノードｎ３に接続されているキャパシタＣ３等の素子の耐圧違反もなくすことができる。
【００７９】
図５には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴＭ５のドレインが内部ノードｎ２に接続される。他の構成は、前記図１の実施例と同様である。
【００８０】
この実施例では、回路構造上回路ノードｎ２電位を下げると回路ノードｎ３及び出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、回路ノードｎ２，ｎ３に接続されているキャパシタＣ１〜Ｃ３等の素子の耐圧違反もなくすことができる。
【００８１】
図６には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴＭ５のドレインが内部ノードｎ１に接続される。他の構成は、前記図１の実施例と同様である。
【００８２】
この実施例では、回路構造上回路ノードｎ１電位を下げると回路ノードｎ２，ｎ３及び出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、回路ノードｎ１〜ｎ３に接続されているキャパシタＣ１〜Ｃ３等の素子の耐圧違反もなくすことができる。
【００８３】
図７には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【００８４】
この実施例では、ＭＯＳＦＥＴＭ５のドレインが入力端子ＬＡに接続される。他の構成は、前記図１の実施例と同様である。この実施例では、回路構造上入力端子ＬＡの入力電圧を下げると、それに対応して回路ノードｎ１〜ｎ３及び出力ノードｎ４電位も下がる。
【００８５】
出力ノードｎ４に接続される素子だけでなく、入力端子ＬＡ及び回路ノードｎ１〜ｎ３に接続されているキャパシタＣ１〜Ｃ３等の素子の耐圧違反もなくすことができる。上記入力端子ＬＡをＭＯＳＦＥＴＭ５によって電流を引き抜いた状態での入力信号Ｖinの波形は、パルス状態に近くなり、そのときの各ノードｎ１〜ｎ４の動作波形は、前記図３５と類似したものとなる。
【００８６】
図８には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【００８７】
この実施例では、ＭＯＳＦＥＴＭ５のドレインがＭＯＳＦＥＴＭ１とＭ２の相互接続点に接続される。他の構成は、前記図１の実施例と同様である。ＭＯＳＦＥＴＭ５によって出力ノードｎ４をクランプするのではなく、ＭＯＳＦＥＴＭ２のドレイン電位をクランプすることでＭＯＳＦＥＴＭ２ドレイン電位を低くする。
【００８８】
回路構造上、ＭＯＳＦＥＴＭ２ドレイン電位を下げるとそれに対応して出力ノードｎ４電位も下がる。この構成は、ＡＳＫ復調を良好に行うようにする用途に有益である。
【００８９】
つまり、入力電波の信号振幅が論理１のときに大きく、論理０のときに大幅に小さくなるように振幅変調された場合、大電力入力時に強力に出力ノードｎ４の電位変化を抑え込むと、ＡＳＫ入力信号の論理１と論理０の区別が付かなくなるので、それを緩和するように動作するものである。
【００９０】
図９には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【００９１】
この実施例では、ＭＯＳＦＥＴＭ５のドレインがＭＯＳＦＥＴＭ２とＭ３の相互接続点に接続される。ＭＯＳＦＥＴＭ５によって出力ノードｎ４をクランプするのではなく、ＭＯＳＦＥＴＭ３のドレイン電位をクランプすることでＭＯＳＦＥＴＭ３ドレイン電位を低くする。
【００９２】
回路構造上、ＭＯＳＦＥＴＭ３ドレイン電位を下げるとそれに対応して出力ノードｎ４電位も下がる。この構成も、前記同様にＡＳＫ復調を良好に行うようにする用途に有益である。
【００９３】
図１０には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【００９４】
この実施例では、回路ノードｎ２にダイオード形態のＭＯＳＦＥＴＭ６〜Ｍ８が設けられる。そして、ＭＯＳＦＥＴＭ８は、ＭＯＳＦＥＴＭ６，Ｍ７に比べてサイズが小さくされる。
【００９５】
つまり、ＭＯＳＦＥＴＭ６，Ｍ７が前記図１のＭＯＳＦＥＴＭ１〜Ｍ３に相当し、ＭＯＳＦＥＴＭ８がＭＯＳＦＥＴＭ４に相当する。この実施例では、２倍昇圧電圧が得られる回路ノードｎ２の電圧を監視するので、ＭＯＳＦＥＴＭ６〜Ｍ８の３段積みとされる。
【００９６】
上記ＭＯＳＦＥＴＭ８とＭＯＳＦＥＴＭ５がカレントミラー構成とされて、出力ノードｎ４をＭＯＳＦＥＴＭ５でクランプさせる。つまり、前記図１のＭＯＳＦＥＴＭ１〜Ｍ４がＭＯＳＦＥＴＭ６〜Ｍ８に置き換えられた構成である。なお、この実施例では、同じサイズにされたＭＯＳＦＥＴＭ１〜Ｍ４を残しているが、これを省略することも可能である。
【００９７】
上記回路ノードｎ２電位は出力ノードｎ４電位の約半分になる。回路ノードｎ２にダイオード接続ＭＯＳＦＥＴＭ６〜Ｍ８を３段積みにしているためＭＯＳＦＥＴＭ６〜Ｍ８が電流を引き抜き始める入力電力はＭＯＳＦＥＴＭ１〜Ｍ４によるクランプ電圧よりも大きい。
【００９８】
よってＭＯＳＦＥＴＭ１〜Ｍ４によるクランプ電圧よりも大電力にならないと、ＭＯＳＦＥＴＭ５は動作しない。ＭＯＳＦＥＴＭ５は出力ノードｎ４電位から大電流を引き抜く。よって出力ノードｎ４電位は大電力時、低電圧に制御される。回路ノードｎ２電位は、ＭＯＳＦＥＴＭ６〜Ｍ８の小電流でしか電流を引き抜かないので、比較的高い電圧のままである。したがって、大電力時には回路ノードｎ２電位を参照してカレントミラーを作った方が出力ノードｎ４から大電流を引き抜くことが可能となる。
【００９９】
つまり、図１の実施例では、ＭＯＳＦＥＴＭ５の動作によって抑制された出力ノードｎ４の電圧上昇により上記ＭＯＳＦＥＴＭ５に流れる電流を制御するので、大電力入力時の電流増加分が小さくなる。
【０１００】
これに対して、図１０の実施例では、大電力入力に対してより直接的に反応する上記回路ノードｎ２の電位変化を検知して、上記ＭＯＳＦＥＴＭ５に流れる電流を制御した方が入力電波の変化に対応した制御感度を高くすることができる。
【０１０１】
また、ＭＯＳＦＥＴＭ１〜Ｍ４のダイオード接続段とＭＯＳＦＥＴＭ６〜Ｍ８, Ｍ５の電流引き抜き回路の２段階で引き抜くことができるため設計により、引き抜き電流を調整しやすくなる。
【０１０２】
チャージポンプ回路においては、更にチャージポンプ段を加えて３段以上の多段にした時、出力ノードの昇圧電圧ではなく、前記のように出力ノードの前段の安定した回路ノードｎ２（ｎ４）のようなところであれば、どこにカレントミラー電流生成用ＭＯＳダイオード接続段（Ｍ６〜Ｍ８等）を構成してもよい。
【０１０３】
図１１には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の他の一実施例の回路図が示されている。
【０１０４】
この実施例では、ＭＯＳＦＥＴＭ５のドレインが内部ノードｎ３に接続される。他の構成は、前記図１０の実施例と同様である。この実施例では、回路構造上回路ノードｎ３電位を下げると出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、回路ノードｎ３に接続されているキャパシタＣ３等の素子の耐圧違反もなくすことができる。
【０１０５】
図１２には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１０６】
この実施例では、ＭＯＳＦＥＴＭ５のドレインが内部ノードｎ２に接続される。他の構成は、前記図１０の実施例と同様である。この実施例では、回路構造上回路ノードｎ２電位を下げると回路ノードｎ３及び出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、回路ノードｎ２，ｎ３に接続されているキャパシタＣ１〜Ｃ３等の素子の耐圧違反もなくすことができる。
【０１０７】
図１３には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１０８】
この実施例では、ＭＯＳＦＥＴＭ５のドレインが内部ノードｎ１に接続される。他の構成は、前記図１０の実施例と同様である。この実施例では、回路構造上回路ノードｎ１電位を下げると回路ノードｎ２，ｎ３及び出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、回路ノードｎ１〜ｎ３に接続されているキャパシタＣ１〜Ｃ３等の素子の耐圧違反もなくすことができる。
【０１０９】
図１４には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１１０】
この実施例では、ＭＯＳＦＥＴＭ５のドレインが入力端子ＬＡに接続される。他の構成は、前記図１０の実施例と同様である。この実施例では、回路構造上入力端子ＬＡの入力電圧を下げると、それに対応して回路ノードｎ１〜ｎ３及び出力ノードｎ４電位も下がる。出力ノードｎ４に接続される素子だけでなく、入力端子ＬＡ及び回路ノードｎ１〜ｎ３に接続されているキャパシタＣ１〜Ｃ３等の素子の耐圧違反もなくすことができる。
【０１１１】
上記入力端子ＬＡをＭＯＳＦＥＴＭ５によって電流を引き抜いた状態での入力信号Ｖinの波形は、パルス状態に近くなり、そのときの各ノードｎ１〜ｎ４の動作波形は、前記図３５と類似したものとなる。
【０１１２】
図１５には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１１３】
この実施例では、ＭＯＳＦＥＴＭ５のドレインがＭＯＳＦＥＴＭ１とＭ２の相互接続点に接続される。他の構成は、前記図１０の実施例と同様である。ＭＯＳＦＥＴＭ５によって前記図１０のように出力ノードｎ４をクランプするのではなく、ＭＯＳＦＥＴＭ２のドレイン電位をクランプすることでＭＯＳＦＥＴＭ２ドレイン電位を低くする。
【０１１４】
回路構造上、ＭＯＳＦＥＴＭ２ドレイン電位を下げるとそれに対応して出力ノードｎ４電位も下がる。この構成は、ＡＳＫ復調を良好に行うようにする用途に有益である。つまり、入力電波の信号振幅が論理１のときに大きく、論理０のときに大幅に小さくなるように振幅変調された場合、大電力入力時に強力に出力ノードｎ４の電位変化を抑え込むと、ＡＳＫ入力信号の論理１と論理０の区別が付かなくなるので、それを緩和するように動作するものである。
【０１１５】
図１６には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１１６】
この実施例では、ＭＯＳＦＥＴＭ５のドレインがＭＯＳＦＥＴＭ２とＭ３の相互接続点に接続される。図１０のようにＭＯＳＦＥＴＭ５によって出力ノードｎ４をクランプするのではなく、ＭＯＳＦＥＴＭ３のドレイン電位をクランプすることでＭＯＳＦＥＴＭ３ドレイン電位を低くする。
【０１１７】
回路構造上、ＭＯＳＦＥＴＭ３ドレイン電位を下げるとそれに対応して出力ノードｎ４電位も下がる。この構成も、前記同様にＡＳＫ復調を良好に行うようにする用途に有益である。
【０１１８】
図１０〜図１６の各実施例においてＭＯＳＦＥＴＭ６〜Ｍ８はＮチャネルＭＯＳＦＥＴのダイオード接続３段で回路ノードｎ２に接続されている。これらのＮチャネルＭＯＳＦＥＴＭ６〜Ｍ８のダイオード接続３段は、ＭＯＳＦＥＴの条件や回路の構造上引き抜きたい入力電力によっては４段や２段などに変更することも可能である。
【０１１９】
また、ＭＯＳＦＥＴＭ６〜Ｍ８は、ＭＯＳＦＥＴＭ８（カレントミラーしているもの）以外をＰチャネルＭＯＳＦＥＴに変更することも可能である。
【０１２０】
図１７には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１２１】
この実施例では、ＭＯＳＦＥＴＭ５のドレインと出力ノードｎ４の間にダイオート接続のＰチャネルＭＯＳＦＥＴＭ９が設けられる。他の構成は、前記図１の実施例と同様である。この実施例では、ＭＯＳＦＥＴＭ５のドレイン−ソース間電圧耐圧を改善できる。
【０１２２】
大電力入力時に、ＭＯＳＦＥＴＭ５のドレイン−ソース間電圧に最も大きい電圧がかかる。ＭＯＳＦＥＴＭ５のドレイン−ソース間電圧の耐圧が問題になる。よってＭＯＳＦＥＴＭ９が設けられる。
【０１２３】
これによりＭＯＳＦＥＴＭ９のゲート，ソース間電圧Ｖgs分だけＭＯＳＦＥＴＭ５のドレイン−ソース間電圧が小さくなる。ＭＯＳＦＥＴＭ９を追加しても回路ノードｎ５電位（ＭＯＳＦＥＴＭ５のドレイン電圧）が高ければ、上記ダイオード接続のＭＯＳＦＥＴＭ９を、ｍ段積みのダイオード接続のＰチャネルＭＯＳＦＥＴに置き換えればよい。ＭＯＳＦＥＴＭ９は、ＮチャネルＭＯＳＦＥＴであってもよい。
【０１２４】
図１８には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１２５】
この実施例では、前記図１のチャージポンプ回路（Ｄ１１〜Ｄ３１とＣ１１〜Ｃ３１及びＤ１２〜Ｄ３２とＣ１２〜Ｃ３２）を並列に２つ用いて全波整流方式にする。このとき、回路の接地電位ＶＳＳとアンテナ端子ＬＡ，ＬＢの間にダイオードＤ５１，Ｄ５２が追加される。このように接続変更することで、整流回路の耐圧を改善できる。
【０１２６】
つまり、全波整流方式に変更すると、前記図１、図４〜図１７のようなアンテナ端子ＬＢをＶＳＳに固定的に接続する半波整流方式に比べ、半周期毎にアンテナ端子ＬＡ−ＶＳＳ, アンテナＬＢ−ＶＳＳ間に入力電圧が印加される。そのため半波方式（ＬＡ−ＬＢ）よりも各電位が半分に低くなり、整流回路内の耐圧を改善できる。そして、当然にリップルも改善することができる。
【０１２７】
この全波整流方式は、アンテナから受信された電波に対応して、入力端子ＬＡが入力端子ＬＢに比べて相対的に高くなる第１フェーズと、入力端子ＬＡが入力端子ＬＢより相対的に低くなる第２フェーズとが繰り替えされる。上記第１フェーズ時には、入力端子ＬＡがハイレベルになる。
【０１２８】
これにより、ダイオードＤ２１がオンしてキャパシタＣ２１には入力端子ＬＡのハイレベルとキャパシタＣ１１に保持された電圧が入力される。上記第１フェーズ時における接地電位ＶＳＳは、入力端子ＬＢのロウレベルによりダイオードＤ５２がオンし、ＬＢに対して順方向電圧Ｖｆだけ高い電圧にクランプにされる。上記入力端子ＬＢのロウレベルは、キャパシタＣ１２の入力側電極に伝えられるが、キャパシタＣ１２の他方の電極はダイオードＤ１２の順方向電圧分だけ接地電位ＶＳＳよりも低くなるので、キャパシタＣ１２の両電極間電圧はゼロになる。
【０１２９】
上記第２フェーズになると入力端子ＬＡが相対的にロウレベルに、入力端子ＬＢが相対的にハイレベルに変化する。入力端子ＬＢのハイレベルにより、ダイオードＤ２２がオンしてキャパシタＣ２２に入力端子ＬＢのハイレベルとキャパシタＣ１２に保持された電圧が入力される。
【０１３０】
上記のようにキャパシタＣ１２の保持電圧はほぼゼロであるからキャパシタＣ２２には入力端子ＬＢに対応したハイレベルが伝えられてチャージされる。この第２フェーズ時の回路の接地電位ＶＳＳは、入力端子ＬＡのロウレベルよりダイオードＤ５１がオンし、入力端子ＬＡに対して順方向電圧Ｖｆだけ高い電圧にクランプにされる。
【０１３１】
入力端子ＬＡのロウレベルは、キャパシタＣ１１の入力側電極に伝えられるが、キャパシタＣ１１の他方の電極はダイオードＤ１１の順方向電圧分だけ回路の接地電位ＶＳＳより低くなるので、キャパシタＣ１１の両電極間の電圧はほぼゼロとなる。そして、入力端子ＬＡのロウレベルと、上記キャパシタＣ２１の保持電圧によりダイオードＤ３１がオンしてキャパシタＣ３１をチャージアップする。
【０１３２】
再び上記第１フェーズ時になると前記のようにダイオードＤ２１がオンしてキャパシタＣ２１に入力端子ＬＡのハイレベルとキャパシタＣ１１に保持された電圧が入力される。そして、キャパシタＣ３１の入力側電極が上記入力端子ＬＡに応じてハイレベルにされるから、回路ノードｎ３１にキャパシタＣ３１の保持電圧が加算された昇圧電圧が形成されてダイオードＤ４１を通してキャパシタＣ４をチャージアップさせる。
【０１３３】
この第１フェーズ時の回路の接地電位ＶＳＳは、入力端子ＬＢのロウレベルによりダイオードＤ５２がオンし、入力端子ＬＢに対して順方向電圧Ｖｆだけ高い電圧にクランプされる。前記同様にキャパシタＣ１２の両電極間電圧はほぼゼロとなる。そして、上記入力端子ＬＢのロウレベルと、上記キャパシタＣ２２の保持電圧によりダイオードＤ３２がオンしてキャパシタＣ３２をチャージアップする。
【０１３４】
再び上記第２フェーズ時になると前記のようにダイオードＤ２２がオンしてキャパシタＣ２２に入力端子ＬＢのハイレベルとキャパシタＣ１２に保持された電圧が入力される。そして、キャパシタＣ３２の入力側電極が上記入力端子ＬＢに応じてハイレベルにされるから、回路ノードｎ３２にキャパシタＣ３２の保持電圧が加算された昇圧電圧が形成されてダイオードＤ４２を通してキャパシタＣ４をチャージアップさせる。
【０１３５】
この第２フェーズ時の回路の接地電位ＶＳＳは、入力端子ＬＡのロウレベルによりダイオードＤ５１のオンし、ＬＡに対して順方向電圧Ｖｆだけ高い電圧にクランプされる。そして、上記キャパシタＣ２１の保持電圧によりダイオードＤ３１がオンしてキャパシタＣ３１をチャージアップする。
【０１３６】
上記のような第１フェーズと第２フェーズとの繰り返しにより、入力端子ＬＡ−ＬＢの入力電圧をＶinとすると、出力ノードｎ４の電圧は、最終的にはＶin×２＝２Ｖinのように前記図１等のような半波整流方式の半分の昇圧電圧となる。ただし、この説明では前記同様に上記ダイオードの順方向電圧Ｖｆによる電圧ロスを無視している。
【０１３７】
図１９には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１３８】
この実施例では、前記図１８の前記全波整流方式のチャージポンプ回路において、上記ダイオードＤ５１，５２による入力端子ＬＡ，ＬＢと回路の接地電位ＶＳＳの切り替え動作によって、ＬＡとＬＢの相対的な負電圧でのチャージ動作が行われなくなって回路的に実質的な役割を果たさなくなったキャパシタＣ１１，Ｃ１２と、ダイオードＤ１１，Ｄ１２が省略されるものである。整流回路動作は、前記図１８と同様である。この実施例は、素子を少なくした分面積を小さくできる。
【０１３９】
図２０には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１４０】
この実施例では、前記図１９の前記全波整流方式のチャージポンプ回路において、キャパシタＣ２１，Ｃ２２がキャパシタＣ２として共通化される。整流回路動作は、前記図１８と同様である。この実施例は、素子を更に少なくした分面積を小さくできる。
【０１４１】
図２１には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１４２】
この実施例は、前記図１の実施例において、入力端子ＬＡ，ＬＢと出力ノードｎ４との間にダイオード接続のＭＯＳＦＥＴＭ１０とＭ１１が追加して接続される。このようなＭＯＳＦＥＴＭ１０とＭ１１を設けることで、入力端子ＬＡ, ＬＢ（ＶＳＳ）のＥＳＤ耐性を改善できる。
【０１４３】
ＲＦＩＤの取り扱いや搬送時の静電気において、入力端子ＬＡ, ＶＳＳ（ＬＢ）に大電圧がかかった時に、ＭＯＳＦＥＴＭ１０，Ｍ１１に大電流（ディスチャージ電流）が流れ、キャパシタＣ１，Ｃ３の誘電体膜等の耐圧破壊を防ぐことができる。よってキャパシタＣ１，Ｃ３が壊れにくくなり、ＲＦＩＤとしてのＥＳＤ耐性が強くなる。
【０１４４】
ＲＦＩＤとしての回路動作を行うときには、チャージポンプ回路の出力ノードｎ４の電位が回路中最も高い電圧となるので、上記ダイオード接続のＭＯＳＦＥＴＭ１０とＭ１１を常にオフ状態にすることができる。
【０１４５】
これにより、この実施例では、上記ＥＳＤ耐性を強くするために設けたＭＯＳＦＥＴＭ１０とＭ１１が、ＲＦＩＤとして回路動作を行うときに障害にはならない。
【０１４６】
図２２には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１４７】
この実施例は、前記図２１の実施例において、ＭＯＳＦＥＴＭ１０と入力端子ＬＢ（ＶＳＳ）及びＭＯＳＦＥＴＭ１１と入力端子ＬＡとの間にそれぞれ抵抗Ｒ３，Ｒ４が追加して接続される。
【０１４８】
このような抵抗Ｒ３，Ｒ４を追加することにより、静電気を放電するときに生じる突入電流によってＭＯＳＦＥＴＭ１０とＭ１１が破壊されてしまうことを防止することができる。これより、ＲＦＩＤとしてのＥＳＤ耐性が強くなる。
【０１４９】
図２３には、この発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例の回路図が示されている。
【０１５０】
この実施例は、前記図２２の実施例において、抵抗Ｒ３とＲ４の接続箇所が変更される。つまり、ＭＯＳＦＥＴＭ１０と回路ノードｎ４及びＭＯＳＦＥＴＭ１１と回路ノードｎ４との間にそれぞれ抵抗Ｒ３，Ｒ４が接続される。
【０１５１】
このような抵抗Ｒ３，Ｒ４を追加することにより、前記図２２と同様に静電気を放電するときに生じる突入電流によってＭＯＳＦＥＴＭ１０とＭ１１が破壊されてしまうことを防止することができる。これより、ＲＦＩＤとしてのＥＳＤ耐性が強くなる。
【０１５２】
図２４には、図２１のＭＯＳＦＥＴＭ１１の一実施例の概略素子構造断面図が示されている。
【０１５３】
アンテナパッド（ＬＡ）は、最上層である金属配線層Ｍ３と、その下層の金属配線層Ｍ２により、ＭＯＳＦＥＴＭ１１を構成するソース，ドレイン領域（ｐ+ ）上まで導かれ、その下層金属配線層Ｍ１、２層目ポリシリコン層ＳＧ及び１層目ポリシリコン層ＦＧと、各配線層間を接続するコンタクトホールを介して上記ソース，ドレイン領域（ｐ+ ）に接続される。このＭＯＳＦＥＴＭ１１の他方のソース，ドレイン領域（ｐ+ ）は、ＦＧ−ＳＧを通して第１層目金属配線層Ｍ１に接続される。
【０１５４】
この第１層目金属配線層Ｍ１は、回路ノードｎ４に向けて延長される。このＭＯＳＦＥＴＭ１１は、上記一対のソース，ドレイン領域に挟まれたウェル（チャネル）ｎ−ｗｅｌｌ上の１層目ポリシリコン層ＦＧがゲート電極とされ、２層目ポリシリコン層ＳＧを介して上記第１層目金属配線層Ｍ１に接続される。
【０１５５】
上記ウェル（チャネル）ｎ−ｗｅｌｌとゲート電極ＦＧとの間に設けられるゲート絶縁膜の膜厚ｔｏｘは、前記のように内部電源電圧ＶＤＤで動作するＭＯＳＦＥＴに比べて厚く形成される。
【０１５６】
図２５には、図２２のＭＯＳＦＥＴＭ１１と抵抗Ｒ４の一実施例の概略素子構造断面図が示されている。
【０１５７】
アンテナパッド（ＬＡ）は、最上層である金属配線層Ｍ３と、その下層の金属配線層Ｍ２により、ＭＯＳＦＥＴＭ１１を構成するソース，ドレイン領域（ｐ+ ）上まで導かれ、その下層金属配線層Ｍ１、２層目ポリシリコン層ＳＧ及び１層目ポリシリコン層ＦＧと、各配線層間を接続するコンタクトホールを介して上記ソース，ドレイン領域（ｐ+ ）に接続される。他の構成は、前記図２４と同様である。
【０１５８】
図２６には、図２３のＭＯＳＦＥＴＭ１１と抵抗Ｒ４の他の一実施例の概略素子構造断面図が示されている。
【０１５９】
アンテナパッド（ＬＡ）は、最上層である金属配線層Ｍ３と、その下層の金属配線層Ｍ２及びＭ１により、抵抗素子Ｒ４を構成する２層目ポリシリコン層ＳＧの一端側に接続される。この２層目ポリシリコン層ＳＧの他端側は、第１層目金属配線層Ｍ１を介して上層の金属配線層Ｍ２の一端側に接続される。
【０１６０】
この金属配線層Ｍ２の他端側は、ＭＯＳＦＥＴＭ１１を構成するソース，ドレイン領域（ｐ+ ）上まで導かれ、前記同様にその下層金属配線層Ｍ１、２層目ポリシリコン層ＳＧ及び１層目ポリシリコン層ＦＧと、各配線層間を接続するコンタクトホールを介して上記ソース，ドレイン領域（ｐ+ ）に接続される。
【０１６１】
このＭＯＳＦＥＴＭ１１の他方のソース，ドレイン領域（ｐ+ ）は、ＦＧ−ＳＧを通して第１層目金属配線層Ｍ１に接続される。この第１層目金属配線層Ｍ１の他端は、その下層の２層目ポリシリコン層ＳＧで構成された抵抗素子Ｒ４の一端側に接続される。
【０１６２】
この２層目ポリシリコン層ＳＧの他端側は、第１層目金属配線層Ｍ１に一端側に接続され、他端側は回路ノードｎ４に向けて延長される。他の構成は、前記図２４と同様である。
【０１６３】
図２７には、この発明に係るＲＦＩＤの一実施例の回路図が示されている。
【０１６４】
この実施例ではＡＳＫ回路とバックスキャッタＭＯＳＦＥＴＭ１２が回路ノードｎ２に接続される。ＡＳＫ回路（復調回路）は、前記説明した図３３のように、入力端子ＬＡとＶＳＳ（ＬＢ）に接続するのが一般的である。
【０１６５】
また、変調回路を構成するバックスキャッタＭＯＳＦＥＴＭ１２は、回路ノードｎ１とＶＳＳに接続するのが一般的である。しかし、このようにすると、入力端子ＬＡ，ＬＢ（ＶＳＳ）にＡＳＫ回路の入力容量が寄生容量として接続される。同様に、回路ノードｎ１にＭＯＳＦＥＴＭ１２のドレイン寄生容量が接続される。
【０１６６】
また、これらの回路を接続するための配線による配線抵抗も増加する。上記入力端子ＬＡ，ＬＢ及び回路ノードｎ１は、入力電波に応じて電圧変化が生じる部分である。このように電圧変動する部分の寄生容量が接続された構成では、かかる寄生容量に対するチャージアップ／ディスチャージ電流により、入力端子ＬＡ，ＬＢ及び回路ノードｎ１の電位変化を減少させるように作用してチャージポンプ動作の効率を悪化させ、上記寄生抵抗による電力ロスが増加して整流効率を悪化させる原因となる。
【０１６７】
図２７の実施例では、回路ノードｎ２は、２倍昇圧電圧が形成される部分であり、チャージポンプ回路が安定動作するときには、その電位変動は極めて小さい。したがって、キャパシタＣ１とＣ３のプリチャージ時、キャパシタＣ１からキャパシタＣ２への電荷受け渡しのときに上記ＡＳＫ回路及びバックスキャッタＭＯＳＦＥＴＭ１２による寄生容量によるロスが実質的にゼロとなり、整流効率を改善することができる。
【０１６８】
上記ＡＳＫ回路は、ＡＭ変調された入力信号を検知して、入力データとクロックとを再生する。バックスキャッタＭＯＳＦＥＴＭ１２は、そのオン／オフにより電波の送信源に対して負荷変動を生じしめて、送信信号を送信源（読み取り装置）に伝える。図２７のＡＳＫ回路及びバックスキャッタＭＯＳＦＥＴＭ１２は、前記図１以外の他の前記実施例回路にも同様に適用することができる。
【０１６９】
図２８には、この発明に係る半導体集積回路装置の他の一実施例の回路図が示されている。
【０１７０】
アンテナＡＮＴで受信された信号成分を含む電磁波は、前記図２０のような全波整流方式のチャージポンプ回路で整流されて直流電圧が形成される。この直流電圧は、前記のようなＭＯＳＦＥＴＭ１〜Ｍ５により電圧制限される。
【０１７１】
つまり、直流電圧が上記ＭＯＳＦＥＴＭ１〜Ｍ４のしきい値電圧４Ｖthを超えると、ＭＯＳＦＥＴＭ１〜Ｍ４及びＭ５に電流が流れて上記直流電圧の上昇を制限する。この直流電圧は、抵抗Ｒを介して動作電圧ＶＤＤ（内部電源電圧）として伝えられる。
【０１７２】
キャパシタＣは、安定化用のものであり、内部回路の寄生容量も含むものである。そして、前記図２と同様に内部回路と並列形態にＭＯＳＦＥＴＭ０と差動増幅回路ＡＭＰ及びシリコンバンドギャップＢＧＲにより構成された安定化電源回路が設けられる。内部回路は、前記同様にメモリ、制御回路（デジタル回路）及びアナログ回路等から構成される。
【０１７３】
図２９には、整流回路内で使用している抵抗素子の一実施例の概略素子断面図が示されている。
【０１７４】
抵抗Ｒは、素子分離用絶縁層ＳＧＩに形成されたｐ+ 不純分が導入されたポリシリコン層Ｐ+ ｐｏｌｙが用いられる。ｎ−ｗｅｌｌは、ｎ型ウェル領域であり、ｐ−ｗｅｌｌは、ｐ型ウェル領域である。そして、ｐ−ｓｕｂは、ｐ型半導体基板である。
【０１７５】
図３０には、整流回路内で使用しているキャパシタの一実施例の概略素子断面図が示されている。
【０１７６】
キャパシタは、ＭＯＳＦＥＴのゲート電極、あるいは不揮発性メモリ素子のフローティングゲートを構成する１層目ポリシリコン層ＦＧと、その上に形成された不揮発性メモリ素子のコントロールゲートを構成する２層目ポリシリコン層ＳＧとを両電極として利用し、その間に形成された絶縁膜を誘電体として構成される。
【０１７７】
ｎ−ｗｅｌｌは、ｎ型ウェル領域であり、ｐ−ｗｅｌｌは、ｐ型ウェル領域である。前記同様に、ＳＧＩは、素子分離用絶縁層であり、ｐ−ｓｕｂは、ｐ型半導体基板である。
【０１７８】
図３１には、整流回路内で使用しているキャパシタの他の一実施例の概略素子断面図が示されている。
【０１７９】
キャパシタは、ＭＯＳＦＥＴのゲート容量が利用される。すなわち、ＰチャネルＭＯＳＦＥＴを構成するソース，ドレイン領域（ｐ+ ）が一方の電極とされ、ＭＯＳＦＥＴのゲート電極（ＦＧ）が他方の電極として用いられる。前記同様に、ＳＧＩは、素子分離用絶縁層であり、ｐ−ｓｕｂは、ｐ型半導体基板である。
【０１８０】
図３２には、整流回路内で使用しているキャパシタの他の一実施例の概略素子平面図が示されている。キャパシタは、前記Ｍ１〜Ｍ３のいずれかの金属（アルミニュウム等）を用いて平行に延長されるＡｌ配線１とＡｌ配線２により構成される。
【０１８１】
この他、Ｍ１とＭ２、あるいはＭ２とＭ３のような異なる配線層を利用してキャパシタを構成するものであってもよい。
【０１８２】
前記図１等において、特に制限されないが、キャパシタＣ１とＣ３は、上記図３２のようなＭＩＭ構造のものが用いられる。キャパシタＣ２とＣ４は、前記図３０又は図３１のようなポリシリコン容量やＭＯＳ容量を用いる。これらのキャパシタＣ２やＣ４も、寄生抵抗、寄生容量の小さいＭＩＭ容量を用いると、整流効率が改善する。
【０１８３】
図１のような半波整流方式において、ＲＦＩＤの用途によっても異なるが、キャパシタＣ１，Ｃ３の容量値は、例えば０．５ｐＦ〜２ｐＦ、キャパシタＣ２は、０．５ｐＦ〜５ｐＦ、キャパシタＣ４は、０．５ｐＦ〜１０ｐＦにされる。抵抗Ｒは、１ＫΩ〜１００ＫΩにされる。ダイオードＤ１〜Ｄ４は、前記のように順方向電圧Ｖｆの小さなショットキーバリアダイオード（ＳＢＤ）が用いられる。
【０１８４】
以上本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【０１８５】
前記のように必要な昇圧電圧をより高くするためにチャージポンプ回路は、前記３段以上にするものであってもよい。このような昇圧電圧に対応して、前記ダイオード接続のＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６〜Ｍ８の段数は、そのしきい値電圧に対応して増加すればよい。また、内部電源電圧ＶＤＤに対応して、上記ＭＯＳＦＥＴＭ１〜Ｍ４、Ｍ６〜Ｍ８の段数は適宜選択すればよい。
【０１８６】
この発明は、ＲＦＩＤや非接触型ＩＣカードに適用できる。更に、例えば伝播されたエネルギーは光又は音であってもよい。つまり、光を電気信号に変換し、それにより電源電圧を形成したり、音声を電気信号に変換してそれを整流して電源電圧を形成したりするものにも同様に適用できる。
【０１８７】
つまり、光応答型ＩＣタグや音声応答型ＩＣタグ等にも同様に適用できる。この発明は、伝播されたエネルギーを受けて電源電圧を形成し、それにより動作する内部回路を備えた半導体集積回路装置に広く利用できる。
【０１８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１８９】
本発明は、ＲＦＩＤや非接触型ＩＣカードに適用できる。更に、例えば伝播されたエネルギーは光又は音であってもよい。つまり、光を電気信号に変換し、それにより電源電圧を形成したり、音声を電気信号に変換してそれを整流して電源電圧を形成したりするものにも同様に適用できる。つまり、光応答型ＩＣタグや音声応答型ＩＣタグ等にも同様に適用できる。この発明は、伝播されたエネルギーを受けて電源電圧を形成し、それにより動作する内部回路を備えた半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【０１９０】
【図１】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の一実施例を示す回路図である。
【図２】本発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図３】本発明が適用されるＲＦＩＤの一実施例を示すブロック図である。
【図４】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の他の一実施例を示す回路図である。
【図５】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図６】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図７】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図８】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図９】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１０】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１１】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１２】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１３】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１４】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１５】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１６】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１７】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１８】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図１９】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図２０】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図２１】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図２２】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図２３】本発明に係るＲＦＩＤに設けられる昇圧チャージポンプ回路の更に他の一実施例を示す回路図である。
【図２４】図２１のＭＯＳＦＥＴＭの一実施例を示す概略素子構造断面図である。
【図２５】図２２のＭＯＳＦＥＴＭと抵抗の一実施例を示す概略素子構造断面図である。
【図２６】図２３のＭＯＳＦＥＴＭと抵抗の他の一実施例を示す概略素子構造断面図である。
【図２７】本発明に係るＲＦＩＤの一実施例を示す回路図である。
【図２８】本発明に係る半導体集積回路装置の他の一実施例を示す回路図である。
【図２９】本発明に係る整流回路内で使用している抵抗素子の一実施例を示す概略素子断面図である。
【図３０】本発明に係る整流回路内で使用しているキャパシタの一実施例を示す概略素子断面図である。
【図３１】本発明に係る整流回路内で使用しているキャパシタの他の一実施例を示す概略素子断面図である。
【図３２】本発明に係る整流回路内で使用しているキャパシタの他の一実施例を示す概略素子平面図である。
【図３３】本願発明者等において先に検討された整流回路の簡略図である。
【図３４】図３３の昇圧チャージポンプ回路の回路図である。
【図３５】図３４の概略動作タイミング図である。
【符号の説明】
【０１９１】
ＡＮＴ  アンテナ
ＬＡ，ＬＢ  入力端子（アンテナ端子）
Ｄ１〜Ｄ４，Ｄ１１〜Ｄ５１  ダイオード
Ｒ，Ｒ１，Ｒ２  抵抗
Ｃ１〜Ｃ４，Ｃ１１〜Ｃ３２  キャパシタ
Ｍ０〜Ｍ１２  ＭＯＳＦＥＴ
ＡＭＰ  差動増幅回路
【図１】
2008236961.tif 000003
【図２】
2008236961.tif 000004
【図３】
2008236961.tif 000005
【図４】
2008236961.tif 000006
【図５】
2008236961.tif 000007
【図６】
2008236961.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2008236961.tif 000012
【図１１】
2008236961.tif 000013
【図１２】
2008236961.tif 000014
【図１３】
2008236961.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2008236961.tif 000019
【図１８】
2008236961.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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