(57)【要約】【課題】バッファメモリの記憶容量を最小限で複数の系の入力データをフレーム同期させて出力するフレーム同期回路及び方法を提供する。【解決手段】複数の系の入力データを複数のバッファメモリ１２に、それぞれの系のフレーム同期信号を入力とするＷＲカウンタ１１の制御下で書き込む。このＷＲカウンタ１１の計数出力及びそれぞれのフレーム同期信号が入力されるパルス伸張部１３で任意の位相調整長の伸張パルスを加算器１４に入力して最大値を求め、この最大値と対応するフレームカウンタ１５の計数値によりＲＤ同期タイミング生成部１７でＲＤ同期タイミング信号を生成してＲＤカウンタ１８を制御し、バッファメモリ１２からフレーム同期した出力データを読み出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の系のデータを各系のフレーム同期信号により動作する書き込みカウンタの計数出力に基づいて各系のバッファメモリに書き込み、共通の読み出しカウンタの計数出力に基づいて前記バッファメモリからフレーム同期したデータを読み出して出力するフレーム同期回路において、
前記各系のフレーム同期信号及び前記書き込みカウンタの計数出力に基づきそれぞれ予め設定された位相調整長の伸張パルスを出力する複数のパルス伸張部と、
該パルス伸張部の出力を加算する加算器と
を備え、該加算器の加算出力が最大値となるとき、次のフレームの前記読み出しカウンタをリセットして前記バッファメモリの読み出しを行うことを特徴とするフレーム同期回路。
【請求項２】
前記加算器は、前記伸張パルスの前縁で出力を順次増加させ、後縁で出力を順次減少する動作を反復することを特徴とする請求項１に記載のフレーム同期回路。
【請求項３】
前記加算器の前記最大値及び該最大値に対応する位置のフレームカウンタの計数値である検出位置データを保持する最大値／検出位置保持部を備えることを特徴とする請求項１又は２に記載のフレーム同期回路。
【請求項４】
複数の系の入力データが入力される複数のバッファメモリと、
前記複数の系のフレーム同期信号を計数して計数出力を書き込みアドレスとして対応する前記複数のバッファメモリに入力する複数の書き込みカウンタと、
前記フレーム同期信号及び前記書き込みカウンタからの対応する計数出力に基づき所定位相調整長の伸張パルスを出力する複数のパルス伸張部と、
該複数のパルス伸張部の出力が入力される加算器と、
該加算器の出力の最大値に基づき読み出し同期タイミング信号を生成して前記読み出しカウンタをリセットして前記バッファメモリに書き込まれた前記複数系のデータを読み出すことを特徴とするフレーム同期回路。
【請求項５】
前記加算器の出力の最大値及び該最大値検出時のフレームカウンタの計数値を保持する最大値／検出位置保持部を備え、該最大値／検出位置保持部の出力に基づいて前記読み出し同期タイミング信号を生成することを特徴とする請求項４に記載のフレーム同期回路。
【請求項６】
前記パルス伸張部の伸張パルスと、前記書き込みカウンタ及び読み出しカウンタの最大計数値は、フレーム長の任意整数分の１に選定することを特徴とする請求項４又は５に記載のフレーム同期回路。
【請求項７】
複数系の入力データをそれぞれ複数のバッファメモリに書き込み、該複数のバッファメモリのデータの読み出しタイミングを制御して前記複数の入力データからフレーム同期した出力データを出力するフレーム同期方法において、
フレーム長の整数分の１である任意の位相調整区間を定めるステップと、
該位相調整区間内に入力される複数系のフレーム同期信号数を加算するステップと、
該加算されたフレーム同期信号数が最大となるタイミングを検出するステップと
を備え、該加算されたフレーム同期信号数が最大となる区間に前記バッファメモリの読み出しタイミングを合わせることを特徴とするフレーム同期方法。
【請求項８】
前記バッファメモリは、書き込みカウンタ及び読み出しカウンタによりリングバッファとして動作させるステップを備えることを特徴とする請求項７に記載のフレーム同期方法。
【請求項９】
前記書き込みカウンタ及び前記読み出しカウンタの最大計数値を、フレーム長の任意整数分の１に選定するステップを備えることを特徴とする請求項７又は８に記載のフレーム同期方法。
【請求項１０】
前記加算されたフレーム同期信号数の最大値及び該最大値を検出時のフレームカウンタの計数値を保持するステップを備えることを特徴とする請求項７、８又は９に記載のフレーム同期方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフレーム同期回路及び方法に関し、特に複数系の入力データをバッファメモリに書き込み、バッファメモリからの読み出しタイミングを選定してフレーム位相をアライメントするフレーム同期回路及び方法に関する。
【背景技術】
【０００２】
多くの電子機器はデジタル化され、デジタル信号（又はデータ）の耐ノイズ特性等の優れた特徴又は利点を享受している。デジタル回路は、高速化その他の理由で単一ビットのデータではなく複数個（以下、Ｎで代表する場合もある）のデータよりなる場合が多い。斯かるＮ個のデジタルデータを処理するには、各データの位相をアライメントするフレーム同期が不可欠である。
【０００３】
Ｎ個のデータの位相を検出して、最も位相の遅れたデータに他のデータの位相を合わせるフレーム同期回路又は方法は、種々の技術文献に開示されている。Ｎ個のデータのうち、位相が最も遅れているデータに他のデータの位相を合わせてアライメント又はフレーム同期する従来の位相調整方式が開示されている（例えば、特許文献１参照。）。
【特許文献１】特開平４−１２９３４２号公報（第３〜４頁、第１〜３図）
【０００４】
斯かる従来の位相調整方式を採用する位相調整回路を、図３及び図４を参照して簡単に説明する。図３は、従来の位相調整回路の回路図を示す。図４は図３に示す位相調整回路の動作を説明するタイミングチャートである。
【０００５】
この位相調整回路３０は、デュアルポートＲＡＭ（ランダムアクセスメモリ）であるメモリ３１、書き込みアドレスカウンタ３２、読み出し開始判定部３３、読み出しアドレスカウンタ３４、順位判定部３５、メモリセレクト部３６及びデータセレクト部３７により構成されている。メモリセレクト部３６には、複数（この特定例では４個）のデータＤＩ１〜ＤＩ４が入力される。そして、メモリ３１は３個のメモリ３１−１〜３１−３により構成され、書き込みアドレスカウンタ３２も３個の書き込みアドレスカウンタ３２−１〜３２−３により構成されている。
【０００６】
メモリセレクト部３６に入力される複数の入力データＤＩ１〜ＤＩ４は、書き込みアドレスカウンタ３２を介してメモリ３１に書き込まれる。そして、これらメモリ３１の出力は、データセレクト部３７を介して出力データＤＯ１〜ＤＯ４として出力ポートに出力される。読み出し開始判定部３３及び順位判定部３５には、それぞれリセット信号ＲＳＴ１〜ＲＳＴ４が入力されている。そして、順位判定部３５の出力は、メモリセレクト部３６、書き込みアドレスカウンタ３２及びデータセレクト部３７に入力され、これらの動作を制御する。一方、読み出し開始判定部３３の出力は、メモリ３１に入力され、その読み出しタイミングを制御する。
【０００７】
図４のタイミングチャートを参照して動作を説明する。図４（ａ）〜（ｄ）は、メモリセレクト部３６に入力される４個の入力データＤＩ１〜ＤＩ４のデータＡ〜Ｄである。図４（ｅ）〜（ｈ）は、それぞれリセット信号ＲＳＴ１〜ＲＳＴ４を示す。図４（ｉ）〜（ｋ）は、順位判定部３５のデータ入力順位判定結果に基づいてデュアルポートＲＡＭメモリ３１に書き込まれた位相が進んでいる（又は時間的に早い）順のデータＡ、データＤ及びデータＣである。そして、図４（ｌ）〜（ｏ）は、読み出し開始判定部３３により、各リセット信号ＲＳＴ１〜ＲＳＴ４のうち最も遅く入力されたものを検出してメモリ３１の読み出し開始を判定し、データセレクト部３７の出力ポートＤＯ１〜ＤＯ４から出力されたデータＡ〜データＤである。図４から明らかな如く、メモリ３１に書き込まれたデータＡ〜Ｄの読み出し位相を最も位相の遅れているデータＢに合わせて、全てのデータＡ〜Ｄをアライメントすることにより出力データＡ〜Ｄの位相を同期させている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術には、幾つかの解決するべき課題を有する。バッファメモリを用いた従来技術による複数系列データのフレーム同期回路においては、外部から入力される出力データフレーム先頭タイミングによりバッファメモリからの読み出しを行っていた。そのため、入力データの遅延量が変動する場合においては、入力データの先頭位置の遅延量と位相差の変動を予め予測して、フレーム先頭タイミングが最も早い場合から最も遅い場合までの区間のデータを保持するバッファメモリを用いて、更にフレーム先頭タイミングが最も遅い場合に合わせて出力データフレーム先頭タイミングを入力する必要があった。そこで、容量が大きなバッファメモリを必要とすると共に入力データに対して出力データの遅延が大きくなるという課題があった。
【０００９】
また、同時に入力される入力データの最大位相差だけを考慮して最小限のバッファメモリを使用する場合においては、遅延量の変動に合わせて出力データフレーム先頭タイミングをソフトウェア制御等で可変する手段が必要であった。
【００１０】
本発明は、従来技術の上述の如き課題に鑑みなされたものであり、斯かる課題を解消又は軽減し、最小限のメモリ容量で比較的簡単且つ安価に構成可能なフレーム同期回路及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために、本発明のフレーム同期回路及び方法は、次の如き特徴的な構成を採用している。
【００１２】
（１）複数の系のデータを各系のフレーム同期信号により動作する書き込みカウンタの計数出力に基づいて各系のバッファメモリに書き込み、共通の読み出しカウンタの計数出力に基づいて前記バッファメモリからフレーム同期したデータを読み出して出力するフレーム同期回路において、
前記各系のフレーム同期信号及び前記書き込みカウンタの計数出力に基づきそれぞれ予め設定された位相調整長の伸張パルスを出力する複数のパルス伸張部と、
該パルス伸張部の出力を加算する加算器と
を備え、該加算器の加算出力が最大値となるとき、次のフレームの前記読み出しカウンタをリセットして前記バッファメモリの読み出しを行うフレーム同期回路。
（２）前記加算器は、前記伸張パルスの前縁で出力を順次増加させ、後縁で出力を順次減少する動作を反復する上記（１）のフレーム同期回路。
（３）前記加算器の前記最大値及び該最大値に対応する位置のフレームカウンタの計数値である検出位置データを保持する最大値／検出位置保持部を備える上記（１）又は（２）のフレーム同期回路。
（４）複数の系の入力データが入力される複数のバッファメモリと、
前記複数の系のフレーム同期信号を計数して計数出力を書き込みアドレスとして対応する前記複数のバッファメモリに入力する複数の書き込みカウンタと、
前記フレーム同期信号及び前記書き込みカウンタからの対応する計数出力に基づき所定位相調整長の伸張パルスを出力する複数のパルス伸張部と、
該複数のパルス伸張部の出力が入力される加算器と、
該加算器の出力の最大値に基づき読み出し同期タイミング信号を生成して前記読み出しカウンタをリセットして前記バッファメモリに書き込まれた前記複数系のデータを読み出すフレーム同期回路。
（５）前記加算器の出力の最大値及び該最大値検出時のフレームカウンタの計数値を保持する最大値／検出位置保持部を備え、該最大値／検出位置保持部の出力に基づいて前記読み出し同期タイミング信号を生成する上記（４）のフレーム同期回路。
（６）前記パルス伸張部の伸張パルスと、前記書き込みカウンタ及び読み出しカウンタの最大計数値は、フレーム長の任意整数分の１に選定する上記（４）又は（５）のフレーム同期回路。
（７）複数系の入力データをそれぞれ複数のバッファメモリに書き込み、該複数のバッファメモリのデータの読み出しタイミングを制御して前記複数の入力データからフレーム同期した出力データを出力するフレーム同期方法において、
フレーム長の整数分の１である任意の位相調整区間を定めるステップと、
該位相調整区間内に入力される複数系のフレーム同期信号数を加算するステップと、
該加算されたフレーム同期信号数が最大となるタイミングを検出するステップと
を備え、該加算されたフレーム同期信号数が最大となる区間に前記バッファメモリの読み出しタイミングを合わせるフレーム同期方法。
（８）前記バッファメモリは、書き込みカウンタ及び読み出しカウンタによりリングバッファとして動作させるステップを備える上記（７）のフレーム同期方法。
（９）前記書き込みカウンタ及び前記読み出しカウンタの最大計数値を、フレーム長の任意整数分の１に選定するステップを備える上記（７）又は（８）のフレーム同期方法。
（１０）前記加算されたフレーム同期信号数の最大値及び該最大値を検出時のフレームカウンタの計数値を保持するステップを備える上記（７）、（８）又は（９）のフレーム同期方法。
【発明の効果】
【００１３】
本発明のフレーム同期回路及び方法によると、以下の如き実用上の特有の効果を奏する。即ち、入力データの伝送遅延量が変動する場合に、遅延量変動分に相当する記憶容量を有するバッファメモリを必要としない。換言すると、各系列間の最大位相差を調整可能にする最小限の記憶容量を有するバッファメモリで構成されるので、バッファメモリの節約とフレーム先頭位置合わせ後に出力データを最小遅延量で出力可能である。
【００１４】
また、最大位相差を考慮して最小限のバッファメモリを使用する従来技術の場合には、変動量を予測するか又は入力データの先頭位置をモニタしてソフトウェア制御等で外部から入力する出力データフレーム先頭タイミングを可変する必要があった。しかし、本発明によると、任意の位相調整長内に入っているフレーム先頭タイミングが最大となる位置を検出し、その位置に出力データのフレーム先頭タイミングを合わせるので、可変可能な出力データフレーム先頭タイミングを入力する手段を必要としない。
【００１５】
更に、前フレームの同期位置と現フレームの同期検出位置を比較して、一致時にバッファメモリの読み出し開始位置を合わせるので、ノイズ等の不正な同期信号（パルス）が入力された場合の保護機能を有する。換言すると、優れた耐ノイズ特性を有するフレーム同期回路及び方法が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明によるフレーム同期回路及び方法の好適な実施の形態の構成及び動作を、図１及び図２を参照して詳細に説明する。
【００１７】
図１は、本発明によるフレーム同期回路（又はフレームアライメント回路）の好適な実施の形態の構成を示すブロック図である。一方、図２は、図１に示すフレーム同期回路１０の動作を説明する主要回路部のタイミングチャートである。このフレーム同期回路１０は、入力データ数に対応する複数のＷＲ（書き込み）カウンタ１１（即ち、１１０〜１１Ｎ）、複数のリング状バッファメモリ１２（即ち、１２０〜１２Ｎ）、複数のパルス伸張部１３（即ち、１３０〜１３Ｎ）、加算器１４、フレームカウンタ１５、最大値／検出位置保持部１６、ＲＤ（読み出し）同期タイミング生成部１７およびＲＤカウンタ１８により構成されている。
【００１８】
次に、フレーム同期回路１０を構成する各回路部の接続関係を説明する。バッファメモリ１２０〜１２Ｎには、複数の入力データ（即ち、０系入力データ〜Ｎ系入力データ）が入力される。これら０系〜Ｎ系フレーム同期信号がＷＲカウンタ１１０〜１１Ｎおよびパルス伸張部１３０〜１３Ｎに入力される。また、ＷＲカウンタ１１０〜１１Ｎの出力は、それぞれ対応するバッファメモリ１２０〜１２Ｎ及びパルス伸張部１３０〜１３Ｎに入力される。パルス伸張部１３０〜１３Ｎの出力は、加算器１４に入力される。加算器１４の出力は、ＲＤ同期タイミング生成部１７及び最大値／検出位置保持部１６に入力され、ＲＤ同期タイミング生成部１７の出力は、ＲＤカウンタ１８を介してバッファメモリ１２０〜１２Ｎに入力される。更に、フレームカウンタ１５の出力は、ＲＤ同期タイミング生成部１７及び最大値／検出位置保持部１６に入力される。
【００１９】
図１に示すフレーム同期回路１０は、入力データのフレーム先頭位置の位相差を調整する位相調整長（又は位相調整区間）の整数倍が１フレーム長と等しいフレーム同期回路又はフレーム同期アライメント回路である。換言すると、位相調整長（又は位相調整区間）は、フレーム長の整数分の１である。このフレーム同期回路１０を構成する各回路部の主要機能を説明する。バッファメモリ１２０〜１２Ｎは、位相調整長で入力されるデータ数分のアドレス数を持ち、各系列毎に入力データをリングバッファ状に格納する。ＷＲカウンタ１１０〜１１Ｎは、各入力データ系列毎に入力されるフレーム同期信号の先頭パルスで０クリアする手段を有し、バッファメモリ１２０〜１２Ｎのアドレス数をカウントする。パルス伸張部１３０〜１３Ｎは、各系列毎にフレーム同期信号の先頭パルスからＷＲカウンタ１１０〜１１Ｎの最大値の区間で位相調整長のパルスを生成する。
【００２０】
加算器１４は、パルス伸張部１３０〜１３Ｎからの出力パルスを加算する。フレームカウンタ１５は、ＲＤ同期タイミング生成部１７のＲＤ同期タイミング信号でカウンタ０クリアする手段を有し、１フレーム区間をカウントする。最大値／検出位置保持部１６は、加算器１４からの加算出力及びフレームカウンタ１５からのカウンタ出力により、加算出力の最大値及び最大値となる先頭位置を検出し、フレーム先頭タイミングで保持出力する。
【００２１】
ＲＤ同期タイミング生成部１７は、最大値／検出位置保持１６からの前フレームの最大値と位置検出結果、加算器１４からの加算出力及びフレームカウンタ１５からのカウンタ出力を比較し、最大値と最大値検出位置が一致したときＲＤフレーム同期信号を出力する。ＲＤカウンタ１８は、ＲＤ同期タイミング生成部１７からのＲＤフレーム同期信号で０クリアする手段を有し、全ての系列のバッファメモリ１２０〜１２Ｎに共通のリードアドレスを生成するため、バッファメモリ１２０〜１２Ｎのアドレス数をカウントする。
【００２２】
次に、図１に示すフレーム同期回路１０の動作を、図２のタイミングチャートを参照して説明する。図２は、位相調整長が８クロック、バッファメモリ１２０〜１２Ｎのアドレス数が８アドレス、入力データ数が３系統、１フレーム長がｍクロックの例であり、位相調整長８クロックの整数倍がｍクロックである。
【００２３】
図２において、（ａ）は動作クロックである。（ｂ）、（ｃ）及び（ｄ）は、それぞれ０系、１系及び２系に関連する信号やデータである。（ｂ−１）、（ｃ−１）及び（ｄ−１）は、それぞれ０系〜２系のフレーム同期信号である。（ｂ−２）、（ｃ−２）及び（ｄ−２）は、それぞれ０系〜２系の入力データである。（ｂ−３）、（ｃ−３）及び（ｄ−３）は、それぞれ０系〜２系のＷＲカウンタ１１（即ち、１１０〜１１２）の計数出力である。（ｂ−４）、（ｃ−４）及び（ｄ−４）は、それぞれ０系〜２系のパルス伸張部１３（即ち、１３０〜１３２）の出力信号である。
【００２４】
また、図２において、（ｅ）は、加算器１４の出力である。（ｆ）は、フレームカウンタ１５の計数出力である。（ｇ）は、最大値／検出位置保持部１６の出力である。（ｈ）は、ＲＤ同期タイミング生成部１７の出力である。（ｉ）は、ＲＤカウンタ１８の計数出力である。最後に、（ｊ）は、全てのバッファメモリ１２（即ち、１２０〜１２２）から出力されるフレーム同期又は同期アライメントされた出力データである。
【００２５】
図２（ｂ−３）、（ｃ−３）及び（ｄ−３）に示す如く、ＷＲカウンタ１１（１１０〜１１２）は、０系〜２系の３系統の入力データ（図２（ｂ−２）、（ｃ−２）及び（ｄ−２）参照）のフレームの先頭タイミングを示すフレーム同期信号（図２（ｂ−１）、（ｃ−１）及び（ｄ−１）参照）の「Ｈ」パルスのタイミング（立下り部）でカウンタ値を０クリアし、以降カウント値０〜７を反復的にカウント又は計数する。これらＷＲカウンタ１１（１１０〜１１２）の計数出力を各系統毎のバッファメモリ１２のＷＲアドレスとして使用し、フレーム先頭データＤ０を各バッファメモリ１２のアドレス０に格納し、以降の入力データをバッファメモリ１２にリングバッファ状に格納する。
【００２６】
パルス伸張部１３（１３０〜１３２）において、図２（ｂ−１）、（ｃ−１）及び（ｄ−１）に示すフレーム同期信号の「Ｈ」パルスのタイミングからＷＲカウンタ１１のカウント値７のタイミングまでの位相調整長の伸張パルス（図２（ｂ−４）、（ｃ−４）及び（ｄ−４）参照）を各系統毎に生成し、３系統のパルス伸張出力を加算器１４で加算する。これら伸張パルスのパルス幅は、伝送系の最大位相差を考慮して予め設定された位相調整長である。そして、図２（ｅ）に示す如く、加算器１４は、パルス伸張部１３からの伸張パルスの立ち上がり（前縁）で０、１、２及び３と加算し、伸張パルスの立下り（後縁）で３から２、１及び０と減算する。
【００２７】
この加算器１４の加算結果は、図２（ｅ）に示す如くこの特定例では最大値３、最大値検出位置の先頭がフレームカウンタ値８の位置となる。そこで、最大値／検出位置保持１６は、図２（ｇ）に示す如く、これらの値である「最大値３」及び「最大値検出位置８」をフレームカウンタ１５のフレーム先頭で保持する。
【００２８】
最大値／検出位置保持部１６において保持された最大値３及び加算器１４からの加算出力をＲＤ同期タイミング生成部１７で比較する。１フレーム内の同じ位置であるフレームカウンタ値８で一致しているとき、フレームカウンタ値８の位置が「Ｈ」となるＲＤ同期タイミング信号（図２（ｈ）参照）を出力する。図２（ｉ）に示す如く、ＲＤ同期タイミング生成部１７の出力が「Ｈ」のタイミングでＲＤカウンタ１８を０クリアし、ＲＤカウンタ１８の計数出力を各バッファメモリ１２（即ち、１２０〜１２２）の共通のＲＤアドレスとして使用することにより、全ての出力データの先頭データＤ０が同じタイミングの出力データとなる。換言すると、フレームが完全に同期アライメントされフレーム同期が確立される。
【００２９】
以上、本発明によるフレーム同期回路及び方法の好適な実施の形態について詳述した。しかし、斯かる実施の形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨や精神を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【図面の簡単な説明】
【００３０】
【図１】本発明によるフレーム同期回路の好適な実施の形態の構成を示すブロック図である。
【図２】図１に示すフレーム同期回路の動作を説明する主要回路部の動作波形を示すタイミングチャートである。
【図３】従来のフレーム同期回路の構成を示すブロック図である。
【図４】図３に示すフレーム同期回路の動作を説明するタイミングチャートである。
【符号の説明】
【００３１】
１０  フレーム同期回路
１１（１１０〜１１Ｎ）  書き込み（ＷＲ）カウンタ
１２（１２０〜１２Ｎ）  バッファメモリ
１３（１３０〜１３Ｎ）  パルス伸張部
１４  加算器
１５  フレームカウンタ
１６  最大値／検出位置保持部
１７  読み出し（ＲＤ）同期タイミング生成部
１８  読み出し（ＲＤ）カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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