(57)【要約】【課題】複数のランクが備えられたメモリモジュール及びメモリシステムにおいて、別途のチップ選択信号ピンを備えることなく各ランクを選択する。【解決手段】開示されたメモリモジュールは、外部ピンの信号を各々受信する第１ピングループと第２ピングループとを含む複数のランク、及びランク内に備えられ、第１ピングループの信号を用いてランクごとに各々異なるランクピン信号を提供するランク選択部を含む。【選択図】図１
2008305378.tif 000002
【特許請求の範囲】
【請求項１】
外部ピンの信号を各々受信する第１ピングループと第２ピングループとを含む複数のランクと、
前記ランク内に備えられ、前記第１ピングループの信号を用いて前記ランクごとに各々異なるランクピン信号を提供するランク選択部とを
含むことを特徴とするメモリモジュール。
【請求項２】
前記第１ピングループは、複数の前記ランクに対応するようにｎ個のピンで備えられる、請求項１に記載のメモリモジュール。
【請求項３】
前記ランク選択部は、前記複数のランクに対応するようにｎ個のマルチプレクサを含むことを特徴とする請求項１に記載のメモリモジュール。
【請求項４】
前記マルチプレクサは、前記ランク別に予め設定されたレジスタ信号を用いて、前記第１ピングループ信号を多重化することによって前記ランクピン信号を提供することを特徴とする請求項３に記載のメモリモジュール。
【請求項５】
前記予め設定されたレジスタ信号はＭＲＳ又はＥＭＲＳ信号であることを特徴とする請求項４に記載のメモリモジュール。
【請求項６】
前記マルチプレクサは、前記複数のレジスタ信号のうちの活性化されるレジスタ信号に応答して、前記第１ピングループの信号のうちのいずれか１つを前記ランクピン信号として提供することを特徴とする請求項４に記載のメモリモジュール。
【請求項７】
外部ピンに対応して互いに物理的に同一に結線される各々第１ピングループと第２ピングループとを含む複数のランクと、
前記各々の複数のランク内に備えられ、物理的に同一に受信される前記第１ピングループの信号を多重化することにより、互いに異なるように整列したランクピン信号を提供するランク選択部と
を含むことを特徴とするメモリモジュール。
【請求項８】
前記第１ピングループは、複数の前記ランクに対応するようにｎ個のピンで備えられることを特徴とする請求項７に記載のメモリモジュール。
【請求項９】
前記ランク選択部は前記複数のランクに対応するようにｎ個のマルチプレクサを含むことを特徴とする請求項７に記載のメモリモジュール。
【請求項１０】
前記マルチプレクサは前記外部ピンから同一情報を受信するが、前記複数の各々のランク別に予め設定されたレジスタ信号を受信して前記ランクピン信号を提供することを特徴とする請求項３に記載のメモリモジュール。
【請求項１１】
前記予め設定されたレジスタ信号はＭＲＳ又はＥＭＲＳ信号であることを特徴とする請求項４に記載のメモリモジュール。
【請求項１２】
前記マルチプレクサは、前記複数のレジスタ信号のうちの活性化されるレジスタ信号に応答して、前記第１ピングループの信号のうちのいずれか１つを前記ランクピン信号として提供することを特徴とする請求項４に記載のメモリモジュール。
【請求項１３】
外部ピン信号を提供するホストと、
前記外部ピン信号を各々受信する第１ピングループと第２ピングループとを含む複数のランクを含むメモリモジュールとを含み、
前記ランク内に備えられ、前記外部ピン信号を受信して、前記第１ピングループに対して前記ランクごとに各々異なるランクピン信号を提供するランク選択部を含む
ことを特徴とするメモリシステム。
【請求項１４】
前記第１ピングループは、複数の前記ランクに対応するように複数のピンで備えられることを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記ランク選択部は、前記複数のランクに対応するように複数のマルチプレクサを含むことを特徴とする請求項１３に記載のメモリシステム。
【請求項１６】
前記マルチプレクサは、前記ランク別に予め設定されたレジスタ信号を用いて、前記第１ピングループ信号を多重化することによって前記ランクピン信号を提供することを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
前記レジスタ信号は、ＭＲＳ又はＥＭＲＳ信号であることを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記マルチプレクサは、前記複数のレジスタ信号のうちの活性化されるレジスタ信号に応答して、前記第１ピングループの信号のうちのいずれか１つを前記ランクピン信号として提供することを特徴とする請求項１５に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュールに関し、より詳しくは、複数のランクが備えられたメモリモジュール及びメモリシステムに関するものである。
【背景技術】
【０００２】
一般的に、半導体メモリを使用する時にはモジュールの形態にして用いる。モジュールは１つのシステムを構成する一部分であり、独立した機能を有する機能単位となり得る。メモリシステムの構成に応じてメモリモジュールは１つ又はそれ以上のランクを備えることができる。ここで、ランクとは、１つのチップ選択信号（ｃｈｉｐ  ｓｅｌｅｃｔ  ｓｉｇｎａｌ；ＣＳ）又はチップイネーブル信号（ｃｈｉｐ  ｅｎａｂｌｅ  ｓｉｇｎａｌ；ＣＥ）によって同一環境で制御される複数の半導体素子パッケージが取り付けられたものである。
【０００３】
詳しく説明すれば、各ランクは、印刷回路基板（ＰＣＢ）に複数の半導体素子パッケージ装置が取り付けられ、複数の接触端子によってパネルなどに接続されて設置される。従来はこのようなチップ選択信号（ＣＳ）又はチップイネーブル信号（ＣＥ）を用いて各ランクを区分した。
【０００４】
しかし、メモリモジュールに取り付けられるランクが増加すればするほど、メモリモジュールにはそれぞれのランク選択時に必要なチップ選択信号（ＣＳ）又はチップイネーブル信号（ＣＥ）を印加するピンがさらに必要となる。メモリモジュールの限られたピンから各ランクごとに別途のピンをさらに割り当てなければならないことは大きな負担となる。
【特許文献１】日本国特許公開第２００２−２８９６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、 別途のランク選択ピンを具備しないながらもランクを選択するメモリモジュールを提供することにある。また、本発明が達成しようとする 他の技術的課題は、別途のランク選択ピンを具備しないながらもランクを選択するメモリシステムを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の技術的課題を達成するための本発明の一実施形態に係るメモリモジュールは、外部ピンの信号を各々受信する第１ピングループと第２ピングループとを含む複数のランク、及び各々の前記ランク内に備えられ、第１ピングループの信号を用いてランクごとに各々異なるランクピン信号を提供するランク選択部を含む。
【０００７】
前記第１ピングループは複数の前記ランクに対応するように複数のピンで備えられる。前記ランク選択部は前記複数のランクに対応するように複数のマルチプレクサを含む。マルチプレクサは前記ランク別に予め設定されたレジスタ信号を用いて前記第１ピングループ信号を多重化することによって前記ランクピン信号を提供する。予め設定されたレジスタ信号はＭＲＳ又はＥＭＲＳ信号である。このようなマルチプレクサは、前記複数のレジスタ信号のうちの活性化されるレジスタ信号に応答して、前記第１ピングループの信号のうちのいずれか１つを前記ランクピン信号として提供する。
【０００８】
また、本発明の他の実施形態に係る技術的課題を達成するためのメモリモジュールは、外部ピンに対応して互いに物理的に同一に結線する第１ピングループと第２ピングループとを含む複数のランク、及び前記ランク内に備えられ、物理的に同一に受信される前記第１ピングループの信号を多重化することにより、互いに異なるように整列したランクピン信号を提供するランク選択部を含む。
【０００９】
さらに、本発明の一実施形態に係る他の技術的課題を達成するためのメモリシステムは、外部ピン信号を提供するホスト、及び前記外部ピン信号を受信する第１ピングループと第２ピングループとを含む複数のランクを含むメモリモジュールを含み、前記ランク内に備えられ、前記外部ピン信号を受信して、前記第１ピングループに対して前記ランクごとに各々異なるランクピン信号を提供するランク選択部を含む。
【発明の効果】
【００１０】
本発明によれば、別途のチップ選択信号ピンを備えることなく各ランクを選択することができる。つまり、メモリモジュールの初期化動作時に各ランクを区分する情報をレジスタに格納し、該レジスタ情報を多重化することによって各ランク別選択信号を提供することができる。レジスタ情報を用いた簡単な多重化方式をもって別途のピンを割り当てることなく選択的にランクの動作を制御することができる。さらには、このようなメモリモジュールを制御するホストを含むシステムを実現することができる。
【発明を実施するための最良の形態】
【００１１】
上記の本発明の一実施形態に係る技術的課題を達成するためのメモリモジュールは、外部ピンの信号を各々受信する第１ピングループと第２ピングループとを含むｎ（ｎは２以上の整数）個のランク、及びランク内に備えられ、第１ピングループの信号を用いてランクごとに各々異なるランクピン信号を提供するランク選択部を含む。
【００１２】
前記第１ピングループはｎ個の前記ランクに対応するように複数のピンで備えられる。前記ランク選択部は前記複数のランクに対応するように複数のマルチプレクサを含む。マルチプレクサは前記ランク別に予め設定されたレジスタ信号を用いて前記第１ピングループ信号を多重化することによって前記ランクピン信号を提供する。予め設定されたレジスタ信号は、複数のレジスタ信号であり、ＭＲＳ又はＥＭＲＳ信号である。このようなマルチプレクサは、前記複数のレジスタ信号のうちの活性化されるレジスタ信号に応答して、前記第１ピングループの信号のうちのいずれか１つを前記ランクピン信号として提供する。
【００１３】
本発明の他の実施形態に係る技術的課題を達成するためのメモリモジュールは、外部ピンに対応して互いに物理的に同一に結線する第１ピングループと第２ピングループとを含む複数のランク、及び前記ランク内に備えられ、物理的に同一に受信される前記第１ピングループの信号を多重化することにより、互いに異なるように整列したランクピン信号を提供するランク選択部を含む。
【００１４】
本発明の一実施形態に係る他の技術的課題を達成するためのメモリシステムは、外部ピン信号を提供するホスト、及び前記外部ピン信号を受信する第１ピングループと第２ピングループとを含む複数のランクを含むメモリモジュールを含み、前記ランク内に備えられ、前記外部ピン信号を受信して、前記第１ピングループに対して前記ランクごとに各々異なるランクピン信号を提供するランク選択部を含む。
【００１５】
以下、添付図面に基づいて本発明の望ましい実施形態について説明する。
このようなメモリシステムについてより具体的に説明する。
【００１６】
図１に示すように、メモリシステムはホスト１００、メモリモジュール２００を含む。
まず、ホスト１００はメモリモジュール２００の外部に備えられており、メモリモジュール２００の動作を制御することができる。ホスト１００は、広い意味ではメモリモジュールが組み込まれるメインボード又はコントローラを意味するが、ここではメモリモジュール２００と直接信号を交信するチップセット回路部を示す。このようなホスト１００はメモリモジュール２００と結線（ｗｉｒｉｎｇ）されるメモリモジュール２００の動作を制御する信号を印加することができる。例えば、ホスト１００は命令語及びアドレス信号をメモリモジュール２００に印加する。しかし、本発明の一実施形態に係るホスト１００とメモリモジュール２００との間には別途のチップ選択信号（ＣＳ）ピンが備えられない。
【００１７】
次に、メモリモジュール２００を説明すれば、複数のランク（２１０〜２４０）、第１ピングループ２５０及び第２ピングループ２６０を含む。
より具体的に説明すれば、本発明の一実施形態に係るメモリモジュール２００は第１〜第４ランク（２１０〜２４０）を備えており、各ランク（２１０〜２４０）は互いに結線している。各ランク（２１０〜２４０）には複数の半導体素子パッケージ（図示せず）が取り付けられる。このようなランク（２１０〜２４０）はホスト１００から提供する信号を受信するようにホスト１００と結線する。一方、互いに異なるランク（２１０〜２４０）を動作させるためのチップ選択信号（ＣＳ）ピンが備えられない代わりに、各ランク（２１０〜２４０）は所定ピンに対して互いに物理的に交差するように結線する。すなわち、ホスト１００から提供する信号を受信するが、所定ピンの信号に対しては各ランク（２１０〜２４０）の互いに異なるピンに受信されるようにすることができる。換言すれば、ホスト１００から提供する信号を受信する各ランク（２１０〜２４０）の所定ピンに対し、互いに交差するように直接物理的に結線することによってその信号に応答するランクを区分することができる。ここで、このようなランクを区分するピングループを第１ピングループ２５０として例示することができる。第１ピングループ２５０は各ランク（２１０〜２４０）の数、すなわちｎ（ｎは２以上の整数）個のランク数に対応してｎ個のピンで構成することができる。よって、ランク（２１０〜２４０）の数が４個であるため、第１ピングループ２５０のピン数も４個であり得る。ここで、第１ピングループ２５０は命令語及びアドレスピングループの一部ピンとして例示するが、それに制限されるものではない。また、第２ピングループ２６０は第１ピングループ２５０を除外した命令語及びアドレスピン及びデータピンであり得る。
【００１８】
本発明の一実施形態によれば、ホスト１００から第１ピングループ２５０に‘０００１’という信号を印加する。これに対し、第１ランク２１０は‘０００１’という信号として受信する。しかし、第２ランク２２０は交差した結線により、ホスト１００から提供した‘０００１’信号に対して‘００１０’として受信する。同じように、ホスト１００から提供した‘０００１’信号に対して第３ランク２３０は‘０１００’として、第４ランク２４０は‘１０００’として受信する。したがって、ホスト１００は自身が提供した信号に対して、各ランク（２１０〜２４０）が受信する信号の結果に応じて各ランク（２１０〜２４０）を区分することができる。
【００１９】
このように本発明の一実施形態に係るメモリシステムは、別途のチップ選択信号ピンを備えることなく、互いに混合整列（ｓｗｉｚｚｌｅ；スウィズル）するように物理的に直接結線することによって選択的にランクを制御することができる。しかし、各ランク（２１０〜２４０）の結線構造に応じて結線の長さが変わることによって信号伝達に違いが生じ得る。すなわち、結線構造によるラインディレイ（ｌｉｎｅ  ｄｅｌａｙ）の影響は信号の非対称を招いて高速化動作に不利になる。
【００２０】
図２に基づいて他の実施形態に係るメモリシステムについて説明する。
図１と重複する説明は省略し、図１とは異なる点だけを詳しく説明する。
【００２１】
図２に示すように、他の実施形態に係るメモリシステムは、ホスト１００と各ランク（２１０〜２４０）間のすべてのピンが同一信号を受信するように結線する。また、メモリモジュール２００の各ランク（２１０〜２４０）内にランク選択部３００を備える。
【００２２】
具体的に、他の実施形態に係るメモリシステムは、ホスト１００とメモリモジュール２００との間に結線する構造によって生じ得るラインディレイの差を減少させるように同一のピングループ（２５０，２６０）に対しては同一信号を受信するように結線する。前述した一実施形態と同じく、他の実施形態に係るメモリモジュール２００は、別途のチップ選択信号（ＣＳ）ピンを備えることなくランク（２１０〜２４０）を区分することができる。すなわち、各ランク（２１０〜２４０）はホスト１００から同一信号を受信する。しかし、ランク（２１０〜２４０）は所定ピン、例えば第１ピングループ２５０に対してはランク（２１０〜２４０）ごとに同一信号を受信しても、互いに異なるランクを区分することができるように互いに異なるようにマッチングされる信号として提供される。そうして、メモリモジュール２００の各ランク（２１０〜２４０）内にはランク選択部３００を備える。
【００２３】
図３に基づいてランク選択部３００について詳しく説明する。
本発明の他の実施形態に係るランク選択部３００は４個のマルチプレクサ（３１０〜３４０）を含む。マルチプレクサ（３１０〜３４０）はｎ個のランク数に対応するように備えられ得る。
【００２４】
まず、ランク選択部３００は、第１ピングループ２５０のピン信号である第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）及び第１〜第４ランクレジスタ信号Ｒ＜ｉ：ｌ＞に応答してランクピン信号Ｒｐｉｎ＃として提供する。
【００２５】
詳しく説明すれば、ランク選択部３００に備えられた第１〜第４マルチプレクサ（３１０〜３４０）がレジスタ信号Ｒ＜ｉ：ｌ＞に応答する第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）のうちのいずれか１つの信号をランクピン信号Ｒｐｉｎ＃として提供する。活性化されるランクレジスタ信号Ｒ＜ｉ：ｌ＞に応じてランクピン信号Ｒｐｉｎ＃は各ランク（２１０〜２４０）ごとに異なる信号として提供され得る。
【００２６】
ここで、レジスタ信号Ｒ＜ｉ：ｌ＞は予め設定されたランク信号を格納した信号である。すなわち、ホスト（図２の１００を参照）が各ランク（２１０〜２４０）を区分するようにランク（２１０〜２４０）別に区分する信号をメモリモジュール２００の初期化時に各ランク（２１０〜２４０）に提供する。このような信号をメモリモジュール２００のレジスタに格納したものがレジスタ信号Ｒ＜ｉ：ｌ＞である。このようなレジスタ信号Ｒ＜ｉ：ｌ＞は、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）又はＥＭＲＳ（Ｅｘｔｅｎｄｅｄ  Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）信号であり得るが、それに制限されるものではないことは言うまでもない。
【００２７】
これにより、受信したｎ個のレジスタ信号Ｒ＜ｉ：ｌ＞のうち、活性化されるいずれか１つのレジスタ信号Ｒ＜ｉ：ｌ＞に応答してランクピン信号Ｒｐｉｎ＃を提供することができる。すなわち、レジスタ信号Ｒ＜ｉ：ｌ＞に応答して、互いに異なる第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）を多重化することによってランクを区分するランクピン信号Ｒｐｉｎ＃を提供することができる。よって、ホスト（図２の１００を参照）はランク（２１０〜２４０）ごとに異なるように整列したランクピン信号Ｒｐｉｎ＃をもってランク（２１０〜２４０）を区分することができる。
【００２８】
このように整列した各ランク（２１０〜２４０）のランクピン信号Ｒｐｉｎ＃は、その後命令語及びアドレスデコーダ部４００に提供されることによって、各ランク（２１０〜２４０）に適切な動作を行うように復号化され得る。
【００２９】
図４はランク選択部３００の詳細な回路図である。
前述したように、ランク選択部３００は第１〜第４マルチプレクサ（３１０〜３４０）を含む。
【００３０】
前述したように、それぞれのマルチプレクサ（３１０〜３４０）は４個のレジスタ信号Ｒ＜ｉ：ｌ＞を受信するが、活性化されるレジスタ信号Ｒ＜ｉ：ｌ＞に応答するいずれか１つの第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）をランクピン信号Ｒｐｉｎ＃として提供することができる。
【００３１】
予め設定されたレジスタ信号Ｒ＜ｉ：ｌ＞の例として、第１ランクレジスタ信号はＲｉ、第２ランクレジスタ信号はＲｌ、第３ランクレジスタ信号はＲｋ、第４ランクレジスタ信号はＲｊで示す。しかし、それに制限されるものではないことは言うまでもない。各ランクレジスタ信号が互いに異なれば本発明の目的範囲を満たす。
【００３２】
マルチプレクサ（３１０〜３４０）はｎ個の信号を受信して１つの信号を提供するマルチプレクサであり得る。第１マルチプレクサ３１０は第１〜第４ＮＭＯＳトランジスタ（３１１−３１４）を含む。各ＮＭＯＳトランジスタ（３１１−３１４）は、レジスタ信号Ｒ＜ｉ：ｌ＞を受信するゲート、ホスト（図２の１００を参照）から提供する第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）の印加を受けるソース、ランクピン信号Ｒｐｉｎ＃を提供するように共通に接続されるドレーンを備える。第２〜第４マルチプレクサ（３２０−３４０）も同一構造のＮＭＯＳトランジスタを含む。しかし、各マルチプレクサ（３１０〜３４０）のＮＭＯＳトランジスタに受信されるレジスタ信号Ｒ＜ｉ：ｌ＞の順序は変わる。
【００３３】
例えば、第１マルチプレクサ３１０のＮＭＯＳ（３１１−３１４）には各々ランクレジスタ信号（Ｒｉ，Ｒｊ，Ｒｋ，Ｒｌ）の順に受信される。一方、第２マルチプレクサ３２０のＮＭＯＳ（３２１−３２４）には各々ランクレジスタ信号（Ｒｌ，Ｒｉ，Ｒｊ，Ｒｋ）の順に受信される。第３マルチプレクサ３３０のＮＭＯＳ（３３１−３３４）には各々ランクレジスタ信号（Ｒｋ，Ｒｌ，Ｒｉ，Ｒｊ）の順に受信される。第４マルチプレクサ３４０のＮＭＯＳ（３４１−３４４）には各々ランクレジスタ信号（Ｒｊ，Ｒｋ，Ｒｌ，Ｒｉ）の順に受信される。つまり、各マルチプレクサ（３１０〜３４０）はランクレジスタ信号（Ｒｉ，Ｒｊ，Ｒｋ，Ｒｌ）を受信するが、各ランクレジスタ信号（Ｒｉ，Ｒｊ，Ｒｋ，Ｒｌ）の順序が異なるだけである。このような第１〜第４マルチプレクサ（３１０〜３４０）は各ランク（２１０〜２４０）ごとに含まれる。
【００３４】
次に、マルチプレクサ（３１０〜３４０）の動作について説明する。
第２ランク２２０を選択するように、第２ランクレジスタ信号Ｒｌが活性化する場合について例示する。この場合、ホスト（図２の１００を参照）から第１ピングループ２５０の信号である第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）を提供する。本発明の他の実施形態に係るメモリモジュール２００は、ホスト（図２の１００を参照）から提供する第１ピングループ及び第２ピングループ（２５０，２６０）信号に対し、各ランク（２１０〜２４０）が同一信号を受信するように物理的に同一に結線することによって、各ランク（２１０〜２４０）ごとに同一の第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）を受信する。
【００３５】
まず、第１〜第４マルチプレクサ（３１０〜３４０）は活性化された第２ランクレジスタ信号Ｒｌに応答する。よって、第１マルチプレクサ３１０は第４ピン信号ｐｉｎ３を第４ランクピン信号Ｒｐｉｎ３として、第２マルチプレクサ３２０は第１ピン信号ｐｉｎ０を第１ランクピン信号Ｒｐｉｎ０として、第３マルチプレクサ３３０は第２ピン信号ｐｉｎ１を第２ランクピン信号Ｒｐｉｎ１として、第４マルチプレクサ３３０は第３ピン信号ｐｉｎ２を第３ランクピン信号Ｒｐｉｎ２として提供することができる。すなわち、本発明の他の実施形態に係るランク選択部３００を備えれば、ホスト（図２の１００を参照）から提供する第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）に対し、第２ランク２２０ではランクピン信号（Ｒｐｉｎ３，Ｒｐｉｎ０，Ｒｐｉｎ１，Ｒｐｉｎ２）として異なる順に整列して提供することができる。言い換えれば、ホスト（図２の１００を参照）から提供する第１ピングループ２５０の第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）に対し、マッチングされる新しいランクピン信号Ｒｐｉｎ＃によってランクを区分することができる。
【００３６】
図５は、図４に係るランクピン信号Ｒｐｉｎ＃を示す表である。
図５に示すように、ホスト（図２の１００を参照）から第１〜第４ピン信号（ｐｉｎ０−ｐｉｎ３）を提供する時、ランク別にマッチングされるピン信号を示す。
【００３７】
詳しく説明すれば、ホスト（図２の１００を参照）から提供した活性化されたレジスタ信号Ｒｉに応答し、ランク選択部（図２の３００を参照）が第１ピン信号ｐｉｎ０を第１ランクピン信号Ｒｐｉｎ０として、第２ピン信号ｐｉｎ１を第２ランクピン信号Ｒｐｉｎ１として、第３ピン信号ｐｉｎ２を第３ランクピン信号Ｒｐｉｎ２として、第４ピン信号ｐｉｎ３を第４ランクピン信号Ｒｐｉｎ３として提供すれば、それは第１ランク２１０が選択されたことを意味する。
【００３８】
しかし、ホスト（図２の１００を参照）から提供した活性化されたレジスタ信号Ｒｌに応答し、ランク選択部（図２の３００を参照）が第１ピン信号ｐｉｎ０を第４ランクピン信号Ｒｐｉｎ３として、第２ピン信号ｐｉｎ１を第１ランクピン信号Ｒｐｉｎ０として、第３ピン信号ｐｉｎ２を第２ランクピン信号Ｒｐｉｎ１として、第４ピン信号ｐｉｎ３を第３ランクピン信号Ｒｐｉｎ２として提供すれば、それは第２ランク２２０が選択されたことを意味する。
【００３９】
第３ランク及び第４ランク２３０，２４０の動作もまた前述したように説明することができる。つまり、ホスト（図２の１００を参照）から提供した活性化されたレジスタ信号Ｒｊに応答し、第１ピン信号ｐｉｎ０を第３ランクピン信号Ｒｐｉｎ２として提供すれば第３ランク２３０が選択されたことを意味する。ところが、ホスト（図２の１００を参照）から提供した活性化されたレジスタ信号Ｒｋに応答し、第１ピン信号ｐｉｎ０を第２ランクピン信号Ｒｐｉｎ１として提供すれば第４ランク２４０が選択されたことを意味する。以下、活性化されるレジスタ信号（Ｒｊ，Ｒｋ）に応答して残りのランクピン信号Ｒｐｉｎ＃も提供されるが重複する説明は省略する。
【００４０】
このように、本発明の他の実施形態によれば、レジスタ信号Ｒ＜ｉ：ｌ＞を簡単に制御することによって別途のチップ選択信号ピンを備えることなく選択的にランク（２１０〜２４０）を制御することができる。また、ホスト（図２の１００を参照）とメモリモジュール２００との間のピングループに対して互いに同一に結線することによって、物理的結線構造による信号の非対称現象を減らすことができる。
【００４１】
図６ａ〜６ｂは図２に係るメモリモジュールが取り付けられた概念図である。
図６ａはＰＣＢ基板１０上に複数のランク（２１０〜２４０）がシリーズで連結されたものを示す。つまり、メモリモジュール２００がＰＣＢ基板１０の一面に取り付けられた、例えばＳＩＭＭ（Ｓｉｎｇｌｅ−  Ｉｎ  ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）構造を示す。
【００４２】
これとは異なり、図６ｂはＰＣＢ基板１０の一面及び他面に複数のランク（２１０〜２２０、２３０〜２４０）が取り付けられた、例えばＤＩＭＭ（Ｄｕａｌ−Ｉｎ  ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）構造を示す。各メモリモジュール２００が取り付けられた構造は異なるが、本発明の目的を満たす範囲内でいかなる形態も可能であることは言うまでもない。
【００４３】
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【産業上の利用可能性】
【００４４】
本の発明はメモリモジュール及びメモリシステムに関することで, より詳細するように複数個のランクが具備されたメモリモジュール間ピングループに対してお互いに等しく決選されることで物理的構造による信号の非対称現象を減少させることができるメモリモジュール及びメモリシステムに適用されることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係るメモリモジュールの概略的なブロック図である。
【図２】本発明の他の実施形態に係るメモリモジュールの概略的なブロック図である。
【図３】図２に係るランク選択部のブロック図である。
【図４】図３に係るマルチプレクサの詳細な回路図である。
【図５】図４に係るランクピン信号を示す表である。
【図６Ａ】図２に係るメモリモジュールが取り付けられたメモリシステムの概念図である。
【図６Ｂ】図２に係るメモリモジュールが取り付けられたメモリシステムの概念図である。
【符号の説明】
【００４６】
１００…ホスト
２００…メモリモジュール
２１０…第１ランク
２２０…第２ランク
２３０…第３ランク
２４０…第４ランク
２５０…第１ピングループ
２６０…第２ピングループ
３００…ランク選択部
３１０…第１マルチプレクサ
３２０…第２マルチプレクサ
３３０…第３マルチプレクサ
３４０…第４マルチプレクサ
４００…命令語及びアドレスデコーダ部
【図１】
2008305378.tif 000003
【図２】
2008305378.tif 000004
【図３】
2008305378.tif 000005
【図４】
2008305378.tif 000006
【図５】
2008305378.tif 000007
【図６Ａ】
2008305378.tif 000008
【図６Ｂ】
2008305378.tif 000009