(57)【要約】【課題】ビット線やワード線が複数本存在し、１ポートＳＲＡＭと比較して配線レイアウトが逼迫し易い傾向に有るマルチポートＳＲＡＭにおいて、配線レイアウトを合理化して、小面積化、加工容易性向上、配線負荷軽減、冗長救済歩留向上等の効果を奏する半導体メモリセルを提供する。【解決手段】ビット線を第２層目配線、ワード線を第３層目配線、ＶＳＳ線を第４層目配線とし、ワード線を下層に接続するワード線接続部（第２層）と、ＶＳＳ線を下層に接続するＶＳＳ線接続部（第２層）とを、ビット線延伸方向で同一直線上に配置する。さらに、メモリセル中心から見て、右側と左側とで、ＶＳＳ線接続部（第２層）とビット線方向に並ぶワード線接続部のワード線系統を相異させる。さらに、第３層目のワード線を屈曲させて、セルの縦方向長さを抑制する。【選択図】図４
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【特許請求の範囲】
【請求項１】
少なくとも３つの層を備え静的にデータを記憶する半導体メモリセルであって、
記憶領域であるラッチ部が形成された第１層と、
ビット線が形成された第２層と、
ワード線が形成された第３層とを備え、
電源線を前記第３層以上の層に設けることにより、前記第２層に配置スペースを設け、当該配置スペースに前記ワード線と前記ラッチ部を電気的に接続する切片状のワード線接続部を配置した、半導体メモリセル。
【請求項２】
前記電源線を前記第３層に設けることにより、前記第２層に配置スペースを設け、当該配置スペースに前記電源線と前記ラッチ部を電気的に接続する切片状の電源線接続部を配置したことを特徴とする請求項１に記載の半導体メモリセル。
【請求項３】
前記電源線を前記第４層に設けることにより、前記第２層に配置スペースを設け、当該配置スペース及び前記第３層に前記電源線と前記ラッチ部を電気的に接続する切片状の電源線接続部を配置したことを特徴とする請求項１に記載の半導体メモリセル。
【請求項４】
前記ワード線接続部の配置スペースと前記第２層における前記電源線接続部の配置スペースを、前記ビット線と平行な同一直線上に設けたことを特徴とする請求項２又は３に記載の半導体メモリセル。
【請求項５】
前記電源線がＶＳＳ線であることを特徴とする請求項１に記載の半導体メモリセル。
【請求項６】
前記ワード線として、書き込み用ワード線及び読み出し用ワード線が設けられ、
前記ワード線接続部として、書き込み用ワード線接続部及び読み出し用ワード線接続部が設けられ、
前記電源線接続部として、前記ラッチ部の出力及び反転出力にそれぞれ対応して第１の電源線接続部及び第２の電源線接続部が設けられ、
前記読み出し用ワード線接続部と、前記第１の電源線接続部又は前記第２の電源線接続部のいずれか一方とが、同一の前記配線層に設けられ、且つ、前記ビット線に平行な同一直線上に位置しており、
前記書き込み用ワード線接続部と、前記第１の電源線接続部又は前記第２の電源線接続部の他方とが、同一の前記配線層に設けられ、且つ、前記ビット線に平行な同一直線上に位置していることを特徴とする請求項１に記載の半導体メモリセル。
【請求項７】
前記電源線接続部が、隣接する他のメモリセルと共有されていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項８】
前記電源線が、隣接する他のメモリセルと共有されていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項９】
前記電源線が、前記ビット線の伸延方向に配線され又はメッシュ状に配線されていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項１０】
前記ワード線を屈曲させることにより、前記第３層に配置スペースを設け、当該配置スペースに前記電源線と前記ラッチ部を電気的に接続する切片状の前記電源線接続部を配置したことを特徴とする請求項３に記載の半導体メモリセル。
【請求項１１】
少なくとも４つの層を備え静的にデータを記憶する半導体メモリセルであって、
記憶領域であるラッチ部が形成された第１層と、
ビット線が形成された第２層と、
ローカルワード線が形成された第３層と、
前記ローカルワード線と協働して階層ワード線を構成するグローバルワード線が形成された第４層とを備え、
電源線を前記第４層以上の層に設けることにより、前記第２層に配置スペースを設け、当該配置スペースに前記ローカルワード線と前記ラッチ部を電気的に接続する切片状のローカルワード線接続部を設けた、半導体メモリセル。
【請求項１２】
前記ラッチ部は、マルチポート型のラッチ部であり、
前記ビット線は、書き込み用ビット線と、読み出し用ビット線を含み、
前記ワード線は、書き込み用ワード線と、読み出し用ワード線とを含み、
前記ワード線接続部は、書き込み用ワード線接続部と、読み出し用ワード線接続部とを含み、
前記書き込み用ワード線は、前記書き込み用ワード線接続部に接続され、
前記読み出し用ワード線は、前記読み出し用ワード線接続部に接続されていることを特徴とする請求項１又は１１に記載の半導体メモリセル。
【請求項１３】
前記ラッチ部は、マルチポート型のラッチ部であり、
前記ビット線は、書き込み用ビット線と、読み出し用ビット線とを含み、
前記ワード線接続部は、書き込み用ワード線接続部と、読み出し用ワード線接続部とを含み、
前記書き込み用ワード線接続部及び読み出し用ワード線接続部の双方が、１本の前記ワード線に接続され、当該ワード線は、書き込み動作と読み出し動作の双方を制御することを特徴とする請求項１又は１１に記載の半導体メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリセルに関し、より詳しくは、半導体集積回路のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に関する。本発明は、特に１ビットあたり複数のワード線を有するマルチポートメモリセルの配線レイアウトに関する。
【背景技術】
【０００２】
半導体メモリセルはＬＳＩに占める面積割合が高い。このため、半導体メモリセルに対する小面積化の要求は厳しい。この要求の厳しさは、１ビットあたり１本のワード線を有する１ポートメモリだけでなく、１ビットあたり複数本のワード線を有するマルチポートメモリに対しても同様である。
【０００３】
近年の微細半導体世代においては、半導体メモリセルのレイアウトトポロジとして、横型セルと呼ばれる構成が採用される傾向に有る。これは、ゲート電極と拡散層のパターンの延伸方向が各マスクレイヤで揃っており、ゲート電極及び拡散層のリソグラフィ加工が容易な為である。６５ｎｍ世代以降の学会発表においては、１ポートメモリセルについてほぼ全ての半導体メーカーが横型セルを採用している。この流れは、マルチポートメモリセルにおいても同様である。横型セルトポロジのレイアウト一例が、特許文献４に記載されている。
【０００４】
また、６５ｎｍ世代以降においては、素子サイズ縮小によるトランジスタ特性のランダムバラツキの増大と、それによって引き起こされるＳＲＡＭセル特性のバラツキとが大きな課題となる。
【０００５】
デバイスばらつき（△Ｖｔ）、素子のゲート幅（Ｗｇ）、ゲート長（Ｌｇ）の間には、△Ｖｔ∝Ｐｅｌｇｒｏｍ係数×（１／ＳＱＲＴ（Ｗｇ×Ｌｇ））なる関係がある。Ｐｅｌｇｒｏｍ係数が改善されなければ、デバイススケーリングにより素子サイズが世代間で０．７倍に縮小された場合、デバイスバラツキ量が約１．４倍に増大することになる。このように、セル面積をスケーリングトレンドに乗って縮小した場合、メモリセルの書き込み・読み出し特性をＭｂｉｔレベルで確保することは非常に困難となる。これは、メモリ分野での大きな課題となっている。
【０００６】
本課題への対応策としては、ゲート長やゲート幅等の素子サイズをスケーリング則によって決まる加工限界サイズよりも大きい値に留める方法が考えられる。しかしながら、メモリに対する小面積・低コスト化のニーズを満足させることはできない。このため、メモリセルを構成するトランジスタの各端子を動的に制御することによって、メモリセルの特性を向上させる手法が多数提案されている（特許文献２、特許文献３参照）。
【０００７】
以下、従来のメモリセルについて具体的に説明する。
【０００８】
図４４は、従来の１ポートメモリセルを示す回路図である。図４５は、従来の２ポートメモリセルを示す回路図である。
【０００９】
図４５に示される２ポートメモリセルは、図４４に示される１ポートメモリセルと比較して、スタティックノイズマージン特性の確保が非常に困難である。これは、２ポートメモリセルでは、アクセストランジスタがＲｅａｄ側１１０とＷｒｉｔｅ側１０７とで２ポート分存在しているためである（アクセストランジスタ１１０，１０７）。つまり、同一行において同時にＷｒｉｔｅ／Ｒｅａｄ動作が行われる場合、両ポートのワード線ＷＷＬ，ＲＷＬが同時にアクティブとなり、両ポートのアクセストランジスタ１０７，１１０が同時にラッチ内部ノード１０３の電位レベルを引き上げるためである。
【００１０】
２ポートメモリセルにおいて、スタティックノイズマージン特性を良好に保つためには、アクセストランジスタ１０７，１１０の駆動能力を下げる（具体的には、ゲート幅縮小或いはゲート長拡大で実現）か、又はドライブトランジスタ１０８のゲート幅を大きくする必要がある。しかしながら、アクセストランジスタ１０７，１１０のゲート幅縮小は、データ書き込み時及びデータ読み出し時にアクセストランジスタ１０７，１１０を通過する電流の減少、即ちメモリセルの動作スピード低下を招くので、特に高速動作が必要な場合には許容し難い。また、ドライブトランジスタ１０８のゲート幅拡大は、図４６〜４９に示される回路レイアウト図、特に下地層（ラッチ部が形成されている層）のレイアウトを示す図４６を参照すると判るように、メモリセルの面積増加に繋がる。
【００１１】
上述した同時Ｗｒｉｔｅ／Ｒｅａｄ動作時のスタティックノイズマージン特性やセル電流等の課題に対しては、以下のような対策が考えられる。図５０に示されるように、トランジスタ１１１を設け、ラッチ内部ノード１０３の電位をトランジスタ１１１のゲートに入力する回路構成の採用である。この構成を採用することにより、Ｒｅａｄ動作時にラッチ内部ノード１０３から電流が流れるのを阻止することができる。よって、Ｒｅａｄ動作時におけるノイズマージン特性の劣化を防止することができる。なお、トランジスタの素子数は８個から１０個に増加する。この回路構成において小面積化したい場合には、図５１に示されるように、Ｒｅａｄポートを相補読出しでない片読み出しの形態にすることも考えられる（特許文献１参照）。
【００１２】
しかしながら、今後の微細化プロセスでは、デバイスの製造ばらつきがますます増大する傾向にある。このため、図４５に示される８トランジスタ型よりもトランジスタ数は多くなるが、図５０に示される１０トランジスタ型を採用した方が、メモリセル特性面からは好ましい。１０トランジスタ型を採用することにより、Ｒｅａｄポートからの干渉を回避することができるからである。この場合、ドライブトランジスタ１０８のゲート幅を縮小することにより、従来構成よりも小面積化出来ることになる。図５２〜５５はそれぞれ、１０トランジスタ型メモリセルの下地レイアウト、第１層配線レイアウト、第２層配線以下の配線レイアウト、第３層配線以下の配線レイアウト、第４層配線以下の配線レイアウトを示す図である。
【特許文献１】特開昭６３−２０５８９０号公報
【特許文献２】特許第１３９４８８１号公報
【特許文献３】米国特許第６７９１８６４Ｂ２号公報
【特許文献４】特開２００２−４３４４１号公報
【特許文献５】特開２００４−３１１６１０号公報
【非特許文献１】ＩＳＳＣＣ２００５  Ｌｏｗ−Ｐｏｗｅｒ  Ｅｍｂｅｄｄｅｄ  ＳＲＡＭ  Ｍｏｄｕｌｅｓ  ｗｉｔｈ  Ｅｘｐａｎｄｅｄ  Ｍａｒｇｉｎｓ  ｆｏｒ  Ｗｒｉｔｉｎｇ  （Ｒｅｎｅｓａｓ）（アイエスエスシーシー２００５  ロー−パワー  エンベデッド  エスラム  モジュールス  ウィズ  エクスパンデッド  マージンス  フォア  ライティング  （ルネサス））
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、マルチポートメモリは、１ポートメモリと比較してビット線やワード線等の信号線の数が多いため、配線層のレイアウトが非常に難しい。
【００１４】
マルチポートメモリは、デバイスばらつきに対処するためにトランジスタサイズを縮小可能である。しかし、マルチポートメモリは、ビット線やワード線等の金属配線パターンのレイアウトが逼迫してしまうために、セル面積を十分に縮小することが難しい。
【００１５】
ビット線延伸方向にメモリセルのサイズが拡大すると、ビット線長が長くなりビット線抵抗が増大する。また、ワード線延伸方向にメモリセルのサイズが拡大すると、ワード線抵抗が増大する。また、配線長だけでなく、同一層内の配線パターンの混雑によっても、同層配線間カップリング容量すなわち寄生容量が増大する。ビット線やワード線の抵抗及び寄生容量が増大することは、メモリの動作速度や消費電力の観点から好ましくない。
【００１６】
ここまで、課題の説明を、一方がＷｒｉｔｅポート、他方がＲｅａｄポートの２ポートＳＲＡＭ（１Ｗ−１Ｒ型）を中心に行ったが、上記の課題は、１Ｒ／Ｗ−１Ｒ型等、他の２ポートやトリプルポートＳＲＡＭ等にも共通する。
【００１７】
本発明はこのような実情に鑑みてなされたもので、動作特性及び加工容易性を保ったままでメモリセルを小面積化することができ、特に横型レイアウトされたＳＲＡＭ（特許文献４参照）の小面積化に最適な半導体メモリセルの提供を目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る半導体メモリセルは、
少なくとも３つの層を備え静的にデータを記憶する半導体メモリセルであって、
記憶領域であるラッチ部が形成された第１層と、
ビット線が形成された第２層と、
ワード線が形成された第３層とを備え、
電源線を上記第３層以上の層に設けることにより、上記第２層に配置スペースを設け、当該配置スペースに上記ワード線と上記ラッチ部を電気的に接続する切片状のワード線接続部を配置した、半導体メモリセルである。
【００１９】
本発明では、電源線を第３層以上の層に設けることにより、第２層に配置スペースを設け、当該配置スペースにワード線とラッチ部を電気的に接続する切片状のワード線接続部を配置する。これにより、第２層におけるワード線接続部の収まりが良くなり、ワード線延伸方向においてメモリセル面積を縮小することができる。また、第２層における配線混雑を解消することができる。これにより、ビット線同士の間隔に余裕を持たせることが可能となり、ビット線間のカップリング容量（寄生容量）を削減することができる。寄生容量を削減することにより、メモリの消費電力低下及び処理高速化が可能となる。第４層は第３層に比べて配線数が少ないので、電源線を第４層に設けた場合には、電源線を太くすることができる。これにより、電源線の電気抵抗を小さくすることができ、電源を強化することができる。なお、第３層においても、ワード線延伸方向に電源線を太くすることが可能となる。
【００２０】
なお、本発明における第１層は、ラッチ部を主要構成要素とするものである。当該第１層は、ラッチ部上に絶縁膜（コンタクトホールが形成されている）、金属配線層を順に積層したものであってもよい。この場合、この金属配線層を介してラッチ部と上層ビット線等が電気的に接続される。
本発明における第２層は、ビット線と、当該ビット線が上面に配置された絶縁膜（ビアホールが形成されている）とを含む。第３層は、ワード線と、当該ワード線が上面に形成された絶縁膜（ビアホールが形成されている）とを含む。
【００２１】
本発明は、配線レイアウトが難しいマルチポートメモリに主として適用される。マルチポートメモリの例としては、２ポートメモリを挙げることができるが、これに限定されるものではない。本発明は、３ポート以上のマルチポートメモリに対しても適用可能である。
【００２２】
本発明においては、
上記電源線を上記第３層に設けることにより、上記第２層に配置スペースを設け、当該配置スペースに上記電源線と上記ラッチ部を電気的に接続する切片状の電源線接続部を配置していることが好ましい。
【００２３】
これにより、電源線を第３層に配置し、当該電源線とラッチ部を電気的に接続することができる。また、第２層におけるワード線接続部の収まりが良くなり、ワード線延伸方向においてメモリセル面積を縮小することができる。
【００２４】
本発明においては、
上記電源線を上記第４層に設けることにより、上記第２層に配置スペースを設け、当該配置スペース及び上記第３層に上記電源線と上記ラッチ部を電気的に接続する切片状の電源線接続部を配置していることが好ましい。
【００２５】
これにより、電源線を第４層に配置し、当該電源線とラッチ部を電気的に接続することができる。また、第２層におけるワード線接続部の収まりが良くなり、ワード線延伸方向においてメモリセル面積を縮小することができる。
【００２６】
本発明においては、
上記ワード線接続部の配置スペースと上記第２層における上記電源線接続部の配置スペースを、上記ビット線と平行な同一直線上に設けていることが好ましい。
【００２７】
これにより、ワード線接続部及び電源線接続部の収まりが更に良くなり、ワード線延伸方向においてメモリセル面積を更に縮小することができる。
【００２８】
本発明においては、
上記電源線がＶＳＳ線であることが好ましい。
【００２９】
ＶＳＳ線を第３層以上に設けることで、ＶＤＤ線を第２層に配置し、ＶＳＳ線とＶＤＤ線を別々の層に設けることができる。これにより、ＶＳＳ線とＶＤＤ線が同一層において並走しなくなる。従って、ＶＳＳ線とＶＤＤ線間のショートを防止することができる。ＶＳＳ線とＶＤＤ線間のショートは冗長救済では対処することができないので、第３層以上に配置する電源線をＶＳＳ線とすることは非常に有効である。
【００３０】
本発明においては、
上記ワード線として、書き込み用ワード線及び読み出し用ワード線が設けられ、
上記ワード線接続部として、書き込み用ワード線接続部及び読み出し用ワード線接続部が設けられ、
上記電源線接続部として、上記ラッチ部の出力及び反転出力にそれぞれ対応して第１の電源線接続部及び第２の電源線接続部が設けられ、
上記読み出し用ワード線接続部と、上記第１の電源線接続部又は上記第２の電源線接続部のいずれか一方とが、同一の上記配線層に設けられ、且つ、上記ビット線に平行な同一直線上に位置しており、
上記書き込み用ワード線接続部と、上記第１の電源線接続部又は上記第２の電源線接続部の他方とが、同一の上記配線層に設けられ、且つ、上記ビット線に平行な同一直線上に位置していることが好ましい。
【００３１】
このような構成とすることで、書き込み用ワード線と読み出し用ワード線の間隔を充分に確保した状態で、当該書き込み用ワード線と及び読み出し用ワード線との接続が容易となる。これにより、第２層のワード線接続部と第３層のワード線とを接続する為のビアホールをワード線接続部の端から中央寄りに位置させることが可能となる。従って、マスクズレ等に強く、リソグラフィ等の加工が容易な配線レイアウトとすることができる。また、ワード線幅を太くし、或いは、第２層のワード線接続部の幅を大きくして加工容易性を向上させることができる。
【００３２】
本発明においては、
上記電源線接続部が、隣接する他のメモリセルと共有されていることが好ましい。
【００３３】
電源線接続部を他のメモリセルと共有することにより、電源線接続部のパターン面積を大きくすることができる。よって、リソグラフィ等の加工に必要なパターンサイズを容易に確保することができる。
【００３４】
本発明においては、
上記電源線が、隣接する他のメモリセルと共有されていることが好ましい。
電源線を隣接する他のメモリセルと共有することにより、電源線の幅方向にメモリセルを縮小することができる。また、電源線を太くし、電源線の電気抵抗を小さくして消費電力を削減することができる。また、電源線を第３層に設ける場合には、ワード線と電源線の間隔を大きくし、ワード線と電源線の間に生じる寄生容量を削減することができる。また、電源線を第３層に設ける場合には、ワード線を太くし、ワード線の電気抵抗を小さくすることができる。
【００３５】
本発明においては、
上記電源線が、上記ビット線の伸延方向に配線され又はメッシュ状に配線されていることが好ましい。
【００３６】
電源線が、ビット線の伸延方向に配線され又はメッシュ状に配線されることにより、同一のワード線で同時にアクティブ状態となる行方向に配列されたメモリセル群に対して、１もしくは２ビットに１本づつ、列方向（ビット線方向）から電源を供給することができる。従って、電源系を強化することができる。メッシュ構造に配線した場合は、行方向にも電源が強化されるので、ビット線の伸延方向に配線した場合よりも、更に強化することができる。
【００３７】
本発明においては、
上記ワード線を屈曲させることにより、上記第３層に配置スペースを設け、当該配置スペースに上記電源線と上記ラッチ部を電気的に接続する切片状の上記電源線接続部を配置することが好ましい。
【００３８】
この構成とすることで、電源線を第４層に設けた際に、第３層における電源線接続部の収まりが良くなり、ワード線幅方向においてメモリセル面積を縮小することができる。また、メモリセル面積を維持したままでワード線を太くすることが可能となる。これにより、ワード線の電気抵抗を小さくすることができ、ワード線が断線しにくくなる。
【００３９】
本発明においては、
少なくとも４つの層を備え静的にデータを記憶する半導体メモリセルであって、
記憶領域であるラッチ部が形成された第１層と、
ビット線が形成された第２層と、
ローカルワード線が形成された第３層と、
上記ローカルワード線と協働して階層ワード線を構成するグローバルワード線が形成された第４層とを備え、
電源線を上記第４層以上の層に設けることにより、上記第２層に配置スペースを設け、当該配置スペースに上記ローカルワード線と上記ラッチ部を電気的に接続する切片状のローカルワード線接続部を設けることが好ましい。
【００４０】
本発明では、階層ワード線構造を有する半導体メモリセルにおいて、電源線を第４層以上の層に設けることにより、第２層に配置スペースを設け、当該配置スペースにワード線とラッチ部を電気的に接続する切片状のワード線接続部を配置する。これにより、第２層におけるワード線接続部の収まりが良くなり、ワード線延伸方向においてメモリセル面積を縮小することができる。下層との接続が各ビット毎には必要としないグローバルワード線を一番上層に配置した点が合理的である。また、第２層における配線混雑を解消することができる。これにより、ビット線同士の間隔に余裕を持たせることが可能となり、ビット線間のカップリング容量（寄生容量）を削減することができる。寄生容量を削減することで、メモリの消費電力削減及び処理高速化が可能となる。第４層は第３層に比べて配線数が少ないので、電源線を第４層に設けることで、電源線を太くすることができる。これにより、電源線の電気抵抗を小さくすることができ、電源を強化することができる。
【００４１】
本発明においては、
上記ラッチ部は、マルチポート型のラッチ部であり、
上記ビット線は、書き込み用ビット線と、読み出し用ビット線を含み、
上記ワード線は、書き込み用ワード線と、読み出し用ワード線とを含み、
上記ワード線接続部は、書き込み用ワード線接続部と、読み出し用ワード線接続部とを含み、
上記書き込み用ワード線は、上記書き込み用ワード線接続部に接続され、
上記読み出し用ワード線は、上記読み出し用ワード線接続部に接続されていることが好ましい。
【００４２】
このような構成とすることで、マルチポートメモリセルにおいて、セル面積抑制等の効果を奏する配線レイアウトが可能となる。
【００４３】
本発明においては、
上記ラッチ部は、マルチポート型のラッチ部であり、
上記ビット線は、書き込み用ビット線と、読み出し用ビット線とを含み、
上記ワード線接続部は、書き込み用ワード線接続部と、読み出し用ワード線接続部とを含み、
上記書き込み用ワード線接続部及び読み出し用ワード線接続部の双方が、１本の上記ワード線に接続され、当該ワード線は、書き込み動作と読み出し動作の双方を制御することが好ましい。
【００４４】
このような構成とすることで、ラッチ部がマルチポート型である一方で、書き込み制御と読み出し制御を１本のワード線で行う１ポートメモリセルにおいて、セル面積抑制等の効果を奏する配線レイアウトが可能となる。
【発明の効果】
【００４５】
本発明によれば、動作特性及び加工容易性を保ったままで半導体メモリセルを小面積化することができる。本発明は、特にマルチポート型であって横型レイアウトされたＳＲＡＭの小面積化に最適である。
【発明を実施するための最良の形態】
【００４６】
（第１実施形態）
本発明の第１実施形態について、図面を参照しつつ説明する。図１は、第１実施形態の第１例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図である。図１において、破線で囲まれた範囲が、１つのメモリセルに相当する。
【００４７】
第１実施形態の第１例に係る半導体メモリセルは、少なくとも３つの層（第１層、第２層、第３層）を備え、静的にデータを記憶する半導体メモリセルである。
【００４８】
第１層は、記憶領域であるラッチ部と、第１絶縁膜層（図示せず）と、第１金属配線層とを含む層である（以下、金属配線層を単に配線層と称する）。第１配線層は、ラッチ部と第２配線層のビット線等とを電気的に接続するための配線層である。第１配線層は、ラッチ部上に第１絶縁膜層を介して設けられている。
【００４９】
第２層は、第２絶縁膜層（図示せず）と、第２絶縁膜層上に設けられたビット線１２０，１２１，１２５，１２６とを含む層である。なお、ビット線１２０，１２６は、読み出し用ビット線である。ビット線１２１，１２５は、書き込み用ビット線である。
【００５０】
第１層の構造は、従来の横型レイアウト構造セルと比較して特に変わらない。
【００５１】
第３層は、第３絶縁膜層（図示せず）と、第２絶縁膜層上に設けられたワード線１３３，１３４とを含む層である。ワード線１３３は読み出し用ワード線であり、ワード線１３４は書き込み用ワード線である。
【００５２】
第１実施形態の第１例では、電源線のうちＶＳＳ線（図示せず）を第３層以上の層に設けることにより、第２層に配置スペースを設けている。当該配置スペースに、ワード線１３３，１３４とラッチ部を電気的に接続する切片状のワード線接続部１２７，１２８，１２９，１３０を配置している。ワード線接続部１２７，１２８が読み出し用ワード線に接続され、ワード線接続部１２９，１３０が書き込み用ワード線に接続される。
これにより、第２層におけるワード線接続部１２７，１２８，１２９，１３０の収まりが良くなり、ワード線延伸方向（図１における横方向）においてメモリセル面積を縮小することができる。また、第２層における配線混雑を解消することができる。これにより、配線同士の間隔に余裕を持たせることが可能となり、配線間のカップリング容量（寄生容量）を削減することができる。寄生容量を削減することで、メモリの消費電力削減及び処理高速化が可能となる。
【００５３】
電源線のうち、ＶＤＤ線１２３は第２層に設けられる。ＶＳＳ線を第３層以上の層に設け、ＶＤＤ線１２３を第２層に設けることにより、従来のような第２層でのＶＤＤ線とＶＳＳ線の並走（図５４参照）がなくなる。近年のＳＲＡＭは冗長救済機能を有する場合が多い。あるメモリセルにおいて信号ノードと電源間のショートが生じた場合はそのセルの使用をやめてスキップしてしまえば良い。これに対し、ＶＤＤ線とＶＳＳ線間の電源ショートの場合には、電源間に電流が流れて電位ドロップが生じてしまうため、電源ショートは他の回路部に対して悪影響を及ぼす。また、電源ショートの場合には、リーク電流が多いサンプルになってしまうため、電源ショートは携帯機器等の低リーク用途品種での製品価値を下げてしまうことになる。こうした、冗長救済での対処が難しい電源間ショート不良は、ＶＤＤ線とＶＳＳ線の並走をなくすことで軽減することができる。よって、高い歩留改善効果を奏することができる。
【００５４】
なお、図示はしないが、第１実施形態では、第３層以上の層に設けられる電源線をＶＤＤ線とすることも可能である。この場合、ＶＳＳ線は第２層に設けられる。また、図示はしないが、第１の実施形態では、第３層以上の層にＶＤＤ線とＶＳＳ線の両方を設けることも可能である。
【００５５】
第４層は第３層に比べて配線数が少ないのが一般的である。よって、電源線を第４層に設けた場合は、電源線を第３層に設ける場合よりも電源線を太くすることができる。これにより、電源線を第４層に設けた場合は、電源線の電気抵抗を小さくすることができ、電源を強化することができる。
【００５６】
第１実施形態では、図１に示されるように、ワード線接続部１２９と第２層における電源線接続部１３１を、ビット線１２０，１２１，１２５，１２６と平行な同一直線上に設ける。また、ワード線接続部１３０と第２層における電源線接続部１３２を、ビット線１２０，１２１，１２５，１２６と平行な同一直線上に設ける。すなわち、図１に示されるように、ワード線接続部１２９と電源線接続部１３１、ワード線接続部１３０と電源線接続部１３２を、それぞれビット線延伸方向（図１における縦方向）に並べて配置する。これにより、ワード線接続部１２９，１３０及び電源線接続部１３１，１３２の収まりが更に良くなり、ワード線延伸方向においてメモリセル面積を更に縮小することができる。ワード線接続部１２７，１２８，１２９，１３０のうち、電源線接続部１３１，１３２と並べて配置されるのは、図１に示されるように書き込み用ワード線接続部１２９，１３０でも良いし、或いは図２に示されるように読み出し用ワード線接続部１２７，１２８でも良い。
図２に示される例では、電源線接続部１３１，１３２は、隣接する他のメモリセルと共有される。図２に示す電源線接続部１３１，１３２は、ＶＳＳ線接続部である。これにより、電源線接続部１３１，１３２の数を減らし、個々の電源線接続部１３１，１３２の幅を大きくすることができる。これにより、電源線接続部１３１，１３２の抵抗を小さくすることができる。また、電源線接続部１３１，１３２を形成する際にリソグラフィ等の加工に必要なパターン面積を容易に確保することができる。
【００５７】
（第２の実施形態）
次に第２の実施形態について説明する。
【００５８】
図３は、第２実施形態に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図である。第２実施形態に係る半導体メモリセルを、第１実施形態に係る半導体メモリセルと比較しつつ説明する。なお、第１実施形態と同一の構成要素については同一の参照符号を付す。
【００５９】
第１実施形態においては、図１，２に○印で示される接続位置（ビア配置位置）で、ワード線１３３，１３４とワード線接続部１２７，１２８，１２９，１３０が接続されていた。すなわち、ワード線接続部１２７，１２８に読み出し用ワード線１３３を接続し、ワード線接続部１２９，１３０に書き込み用ワード線１３４を接続する必要がある。ワード線接続部１２７，１２８，１２９，１３０は、限られたメモリセル縦幅内で、リソグラフィ等の加工に必要なパターン面積を確保する必要がある。
【００６０】
しかしがら、図１に示される例では、ワード線接続部１２９は電源線接続部１３１が縦方向下側に存在するので同下側に伸びることができない。ワード線接続部１３０は電源線接続部１３２が縦方向上側に存在するので同上側に伸びることができない。そうした制限の中で、横方向に延伸する書き込み用ワード線１３４に対してワード線接続部１２９，１３０を接続し、さらにその書き込み用ワード線１３４と充分に間隔をとって読み出し用ワード線１３３を配置し、その読み出し用ワード線１３３とワード線接続部１２７，１２８を接続することは難しい。読み出し用ワード線１３３と書き込み用ワード線１３４の間隔を充分に確保するためには、縦方向にメモリセルサイズを拡大する必要がある。図２に示される例でも同様である。
【００６１】
この課題に対して、第２実施形態では、図３に示されるように、第２層において電源線接続部１３１，１３２（図示例ではＶＳＳ線用の電源線接続部）とビット線延伸方向（縦方向）に並ぶワード線接続部を、メモリセル中心から見て、左半分と右半分とで、異なる種類のワード線接続部を選択する形態とする。図３に示される例では、左半分において読み出し用ワード線接続部１２７と電源線接続部１３１を並べ、右半分において書き込み用ワード線接続部１３０と電源線接続部１３２を並べている。その他の構成は第１実施形態と同様である。
【００６２】
図２（第１実施形態）と図３（第２実施形態）とを比較して説明する。図２と図３の双方において、メモリセルの左半分は同一のレイアウトである。つまり、図２と図３の双方において、電源線接続部１３１と同じ列（ビット線延伸方向）に、読み出し用ワード線接続部１２７が位置している。一方、メモリセルの右半分では、電源線接続部１３２は、図２では読み出し用ワード線接続部１２８と同じ列に位置するが、図３では、書き込み用ワード線接続部１３０と同じ列に位置している。つまり、図２に示す形態に対し図３に示す形態では、電源線接続部１３２が読み出し用ワード線接続部１２８と同列の位置から書き込み用ワード線接続部１３０と同列の位置に移動している。読み出し用ワード線接続部１２７と当該読み出し用ワード線接続部１２７と同じ列（ビット線延伸方向）に位置する電源線接続部１３１の配置順序と、書き込み用ワード線接続部１３０と当該書き込み用ワード線接続部１３０と同じ列（ビット線延伸方向）に位置する電源線接続部１３２の配置順序は、ビット線の延伸方向において互いに逆になっている。
これにより、図３に示される如く、読み出し用ワード線接続部１２８が縦方向上側に移動することが可能となる。これに応じて、読み出し用ワード線１３３を書き込み用ワード線から充分に離して配置することが可能となる。従って、読み出し用ワード線１３３と書き込み用ワード線１３４の間隔を同じとするならば、図２に示す形態よりも図３に示す形態の方が、メモリセルの縦幅を縮小することができる。
【００６３】
また、上記の如く、読み出し用ワード線接続部１２８を縦方向上側に移動させることができるため、読み出し用ワード線接続部１２８と読み出し用ワード線１３３とを接続する為のビアホールを読み出し用ワード線接続部１２８の縦方向上端からその中央部側へ寄せることが可能となる。よって、読み出し用ワード線接続部１２８をリソグラフィ加工する際にマスクずれ等に対する許容マージンが大きなレイアウトとすることができる。
【００６４】
さらに、読み出し用ワード線接続部１２８と読み出し用ワード線１３３の接続性を損なうことなく、ワード線１３３とワード線１３４の間隔を充分に確保し、配線間ショートの発生を抑制することができる。また、それらワード線間のカップリング容量を削減することができる。また、ワード線を太くして、抵抗を小さくすると共に配線断線を抑制することができる。
【００６５】
なお、第２実施形態では、図４に示されるように、第３層におけるワード線１３３１，１３４１を中途で屈曲させてもよい。
【００６６】
（第３実施形態）
以下、第３実施形態について説明する。
【００６７】
第３の実施形態では、図５に示されるように、電源線１３５が、例えば第３層において、隣接する他のメモリセルと共有されている。その他の構成は、第１実施形態とほぼ同様である。図５において、隣接する他のメモリセルと共有されるのは、ＶＳＳ線１３５である。ＶＳＳ線１３５は、ワード線１３３，１３４と平行に延びている。隣接する他のメモリセルと電源線を共有することにより、電源線の幅方向（図５における縦方向）にメモリセルを縮小することができる。また、電源線を太くし、電源線の電気抵抗を小さくして消費電力を削減することができる。また、ワード線１３３とワード線１３４の間隔、あるいは、ワード線１３３とＶＳＳ線接続部１３７の間隔、ワード線１３４とＶＳＳ線接続部１３７の間隔の間隔を充分に確保して配線間ショートを抑制することができる。また、配線間カップリング容量を削減することができる。また、ワード線を太くして電気抵抗を小さくすることができる。なお、ＶＳＳ線１３５は、メモリセル毎に個別に設けることも可能である。
【００６８】
第３実施形態では、電源線（図５に示す例ではＶＳＳ線１３５）を第３層に設けることにより、第２層に配置スペースを設ける。当該配置スペースに電源線１３５とラッチ部を電気的に接続する切片状の電源線接続部１３１，１３２を配置する。これにより、電源線１３５を第３層に配置し、当該電源線１３５とラッチ部とを電源線接続部１３１，１３２を介して電気的に接続することができる。
【００６９】
なお、第３実施形態では、図６に示されるように、電源線を第４層に設けることにより、第２層に配置スペースを設けてもよい。図６において、第４層に設けられる電源線は、ＶＳＳ線１３６である。この場合、当該配置スペース及び第３層に電源線１３６とラッチ部を電気的に接続する切片状の電源線接続部１３１，１３２，１３７を配置する。これにより、電源線を第４層に配置し、当該電源線とラッチ部を電源線接続部１３１，１３２，１３７を介して電気的に接続することができる。
【００７０】
図５，６にそれぞれ示されるように、ＶＳＳ線１３５，１３６は、第３層以上の層に設けられる。第２層においてビット線延伸方向に延びる電源線（ＶＳＳ線）が無くなることにより、ビット線幅方向（図５，６において横方向）にメモリセル面積を縮小することができる。また、ワード線接続部１２９，１３０と並走する配線が減るため、ワード線接続部１２９，１３０を形成するためのリソグラフィ工程で必要なパターン面積を確保することが容易となる。また、ビット線１２０，１２１，１２５，１２６と並走する配線が減るため、ビット線１２０，１２１，１２５，１２６との間に生じる寄生容量が削減され、配線ショートの確率を削減することができる。
【００７１】
第３の実施形態では、図７，８に示されるように、電源線を、ビット線の伸延方向に又はメッシュ状に配線することもできる。図７，８に示す例では、当該電源線はＶＳＳ線１３８，１３９である。図７に示される例では、ＶＳＳ線１３８をビット線延伸方向に延ばしている。これにより、同一のワード線により同時にアクティブ状態とされる行方向（ワード線延伸方向）に配列されたメモリセル群に対して、１もしくは２ビットに１本ずつビット線延伸方向からＶＳＳ線１３８，１３９を配置することができる。従って、ワード線延伸方向から電源供給する図６の形態と比較して、電源系的に強化され、メモリの安定した動作に寄与することができる。図８に示されるように、さらに横方向にもＶＳＳ線を接続したメッシュ構造のＶＳＳ線１３９とすれば、さらに強化された電源系を構成することができる。
【００７２】
なお、ＶＤＤ線を、図９に示されるように、第２層と第４層にそれぞれ設けても良い。２つの層にそれぞれＶＤＤ線１２３１，１２３２を配置し、これらを互いに接続することにより、ＶＤＤ電源系を強化することができる。なお、第４層のＶＤＤ線１２３２と第２層のＶＤＤ線１２３１をメモリセル内で接続することはスペース確保の面で難しい。そこで、図９に示される如く、横型メモリセルアレイ中においてビット線延伸方向に周期的にＴＡＰセル１４１を挿入し、そのＴＡＰセル１４１内で第２層のＶＤＤ線１２３１と第４層のＶＤＤ線１２３２を接続することが好ましい。ＴＡＰセル１４１の挿入パターンは、例えば図１０に示されるように設定することができる。図１０に示される例では、ビット線延伸方向及びワード線延伸方向に並ぶ複数のメモリセル１４０を、ビット線延伸方向において周期的（図示例では５個おき）にＴＡＰセル１４１に置き換える。第４層にＶＤＤ線１２３２が存在していれば、メッシュ状のレイアウトでＶＤＤ線を配置することができる。
【００７３】
また、第３実施形態では、図１１、１２に示されるように、第４層以下でＳＲＡＭマクロを構成し、第５層及び第６層でメッシュ電源を構成し、第５層と第４層を電気的に接続しても良い。このようなチップ設計手法を用いた場合、メッシュ電源から第４層に供給した電位をそのまま、メモリセル毎に第３層以下に供給することができる。従って、電源の強化されたメモリセルを構成することができる。従来の如く第２層にのみＶＳＳ線がある場合には、メッシュ電源を構成することができないため、メモリセルアレイ中にＴＡＰコンタクト部を形成し、このＴＡＰコンタクト部で裏打ちするしか電源を強化することができなかった。一方、図１１，１２に示される例の如く、メモリセル毎に第５，６層から第４層に電位供給するように構成すれば、ＴＡＰコンタクト部を設けずに電源を強化することができる。メモリセルは、データ読み出しの際にビット線の電位をＬｏｗ側に引き落とす動作をする。ビット線の電位をＨｉｇｈ側に戻す動作は、周辺回路のプリチャージ回路で行われるのが一般的である。ＶＤＤは、データ保持とＷｒｉｔｅ時に若干電流が流れる程度の動作に耐えられれば良い。故に、メモリセル毎にＶＳＳの方を強い電源系としてメモリセルに供給することが、ＩＲ−Ｄｒｏｐに対する電位強度とＥＭ（エレクトロマイグレーション）などのメモリ信頼性の２点から好ましい。
【００７４】
（第４実施形態）
以下、第４実施形態について説明する。
第４実施形態では、図９，１３，１４，１５に示される如く、ワード線を屈曲させた状態で配置する。ワード線を屈曲させることにより、第３層に配置スペースを設ける。当該配置スペースに、第４層に設けた電源線（図１４に示される例ではＶＳＳ線１３８）とラッチ部を電気的に接続する切片状の電源線接続部（図１４に示される例では電源線接続部１３７）を配置する。このような構成とすることで、電源線を第４層に設けた際に、第３層における電源線接続部の収まりが良くなり、ビット線延伸方向においてメモリセル面積を縮小することができる。また、メモリセル面積を維持したままでワード線１３３，１３４を太くすることが可能となる。ワード線１３３，１３４を太くした場合、ワード線１３３，１３４の電気抵抗を小さくすることができると共にワード線が断線しにくくなる。
【００７５】
ワード線を屈曲させた場合について、第３実施形態と比較しつつ、より詳細に説明する。
【００７６】
第３実施形態に係る図５、６に示される例では、第３層においてワード線１３３，１３４及びワード線１３３，１３４と平行に設けられる配線（図５では１３５、図６では電源線接続部３００，３０１）は、１つのメモリセル当たり、３本分（以下、１本分を１グリッドという単位で表す。配線３本分は３グリッドに相当する）である。図５、６において、一つのメモリセルの範囲は、破線で示した長方形の範囲である。しかしながら、３グリッド未満で、すなわち縦方向幅をより狭めた形でレイアウトしたい場合がある。例えば、ゲート−コンタクト間のルールが非常に縮小されている一方で、第３層の配線ルールは緩いルールに設定されている場合である。或いは、ノイズマージンが良好な場合に、βレシオ（ドライブトランジスタの駆動能力／アクセストランジスタの駆動能力）を確保する為にアクセストランジスタのゲート長を大きくする必要が無くなった場合である。ドライブトランジスタの駆動能力／アクセストランジスタの駆動能力は、（ドライブトランジスタのＷｇ／ドライブトランジスタのＬｇ）／（アクセストランジスタのＷｇ／アクセストランジスタのＬｇ）に近似することができる。ここで示した「／」は、除算の意味である。
【００７７】
図４６では、ロードトランジスタとゲート配線の接続は、コンタクトホールを経由した第１層の金属配線で行っていたが、図１６に示されるようなシェアードコンタクト形成技術を用いた場合にはセルが縦方向に縮小されることになる。すなわち、図１６に示されるような縦方向にやや大きめのコンタクト孔であるシェアードコンタクト孔１４５を用いると、図４６で示したような別々のコンタクト孔を形成する必要が無くなるので、縦方向に縮小されることになる。第１層配線の配線レイアウトも、図１７に示すように縦方向に縮小される。このようなケースでは、第２層配線のレイアウト、及び、主にワード線に用いている第３層配線のレイアウトが難しくなる。第２層での縦方向の配線レイアウトを縮小するには、後述の第２の実施形態と同様の形態を用いることができる（図１８参照）。
【００７８】
第３層配線については、ワード線をどのようにレイアウトするか、またＶＳＳ線用の電源線接続部をどのようにレイアウトするかが縦方向幅縮小のポイントとなる。また、加工技術的にはワード線を最小配線幅及び最小配線間隔でレイアウトすることは可能であるものの、ワード線の配線抵抗や寄生容量を削減する為に、あるいは、ワード線の加工容易性を高めて歩留を向上させる為に、配線幅を広げ、或いは、配線間隔を広げるケースも有る。
【００７９】
このような場合、図１３，１４，１５に示されるように、ＶＳＳ線１３８を第４層に配置し、第３層目にはＶＳＳ線接続部１３７を配置し、第３層においてワード線１３３１，１３４１を中途で屈曲させた構成とする。これにより、ＶＳＳ線用の電源線接続部１３７の収まりが良くなる。よって、メモリセルの縦方向長さが２．５グリッドとなった状態でレイアウトすることが可能となり、メモリセルの縦方向長さの縮小が可能となる。図１２に示されるようにワード線１３３１，１３４１を９０度に屈曲させた場合、屈曲部での配線仕上がり幅が非常に太くなってしまうケースがあるので、図１５に示されるように、４５度等でなだらかに屈曲させてレイアウトすることもできる。
【００８０】
（第５の実施形態）
第５の実施形態について説明する。
【００８１】
本実施形態は、主に階層ワード線技術に関わるものである。
【００８２】
図１９に例示される通常のメモリアレイ（非階層ワード線構造を有する）は、図２０に示されるように所定のビット単位（図２０に示す例では１６ビット単位）で纏まった構成となっている。この一纏まりが１ブロックを構成している。ブロック内の格子は、メモリセルを表している。格子内の数字は、そのメモリセルが接続されているワード線の番号である。
【００８３】
ところが、高速化や低電力化等のニーズを満たす為に、図２１に概念図を示す様な階層ワード線構造をとることがある。その際のメモリアレイは、図２２に示されるように各メモリセルはローカルワード線に接続され、複数本のローカルワード線がグローバルワード線に接続されていることが一般的である。
【００８４】
階層ワード線構造におけるグローバルワード線の本数は、非階層ワード線構造におけるワード線の本数に対し、１／ローカルワード線数の数で足りる。従って、階層ワード線構造を有するメモリは、非階層ワード線構造を有するメモリに比べてワード線起動時間が短縮される。また、非階層ワード線構造では、あるメモリセルをＲｅａｄする（読み込む）際に、行方向全体のメモリセルがＲｅａｄ状態となってしまう。これに対し、階層ワード線構造では、所望のローカルワード線のみをＲｅａｄ状態とすることが可能となるので、消費電力を削減することができる。但し、各ローカルワード線を制御する回路が必要となるので、その分、メモリの面積が増加してしまう懸案がある。図２３，２４はそれぞれ、１メモリセルあたりのグローバルワード線の数を２本、１本とした場合の第４層の配線レイアウトを示している。図２５，２６はそれぞれ、１メモリセルあたりのグローバルワード線の数を２本、１本とした場合の第３層以下の配線レイアウトを示している。
【００８５】
この様な階層ワード線構造を採用した場合には、図２３，２４に示されるように、ＶＳＳ線３０３とグローバルワード線（書き込み用グローバルワード線３０１、読み出し用グローバルワード線３０２）を第４層で併走させて、ＶＳＳ線３０３を列方向に隣接するメモリセルと共有した構成とする。グローバルワード線３０１，３０２は個々のメモリセルに接続されない。従って、グローバルワード線３０１，３０２は、グローバルワード線を制御するロジック回路部にのみ接続されればよい。よって、グローバルワード線３０１，３０２を第４層に位置させることは合理的である。隣接メモリセルとのＶＳＳ線３０３共用による効果は、前述の通りである。
【００８６】
（第６実施形態）
第６実施形態について説明する。
【００８７】
本実施形態は主に、２ポートメモリセル以外を対象としており、３ポートメモリセルや、１ポートメモリセルに関わるものである。
【００８８】
上記第１〜第５実施形態の説明は、２ポートメモリセルを例に挙げて行った。これに対し、第６実施形態は、主として３ポートに代表されるより多くのポートを有するメモリセルを対象としたものである。例えば、図２７に示す回路図では、Ｒｅａｄポート側をマルチポート構成にし、全体として３ポート構成にしている。この場合、横型セルのレイアウトを用いると対応が容易である。つまり、図２８に示されるように、図２７におけるラッチ内部ノード１０３に相当するゲート電極１０３０を横方向に延伸させることで、Ｒｅａｄポートを追加することが可能である。
【００８９】
しかしながら、３ポート構成では、ワード線を、２ポートの場合と変わらないセル縦方向長さ中に３本配置する必要が有る。こうした場合、ワード線を屈曲させることにより、セル縦方向長さの増加を抑制した配線レイアウトが可能となる（図２９，３０，３１参照）。図２９、３０，３１はそれぞれ、３本のワード線（書き込み用ワード線１５０１、読み出し用ワード線１３３１，１３４１）を屈曲させた場合の第１配線層レイアウト、第２配線層レイアウト、第３配線層レイアウトを示す図である。
【００９０】
図３２に回路図を示すように、Ｗｒｉｔｅポート側がマルチポートとなった場合の３ポート構成でもほぼ同様である。つまり、図３３に示されるように、ドライブトランジスタからの拡散層分岐配線を行えば、メモリセルの縦方向長さを殆ど増加させることなく、第１層の下地をレイアウトすることができる。さらに、ワード線を屈曲させることにより、メモリセルの縦方向長さを抑制したレイアウトが可能となる。図３４、３５，３６はそれぞれ、３本のワード線（読み出し用ワード線１５１１、書き込み用ワード線１３３２，１３４２）を屈曲させた場合の第１配線層レイアウト、第２配線層レイアウト、第３配線層レイアウトを示す図である。
【００９１】
ここで、図３０、図３５に示す例では、第２実施形態を利用していることを説明する。
【００９２】
図３０に示されるように、セル中心から見て左側では、読み出し用ワード線接続部１５１とＶＳＳ線接続部１３１とが第２層において同列上に位置している。セル中心から見て右側では、書き込み用ワード線接続部１３０とＶＳＳ線接続部１３２とが第２層において同列上に位置している。これにより、ＶＳＳ線接続部１３２がセルの左側と点対称な位置にある場合と比較して、読み出し用ワード線接続部１２８をより上側に配置することが可能となる。これにより、図３６に示されるように、複数本のワード線を比較的容易にレイアウトすることが可能となる。図３３〜３６のＷｒｉｔｅ側がマルチポートの場合も、ほぼ同様である。
【００９３】
また、図３７に回路図を示す様に、トランジスタ構成的には２ポート型のメモリセルであり、ビット線は書き込み用と読み出し用の２系統を有するが、読み出し用と書き込み用のワード線を１本に共通化した１Ｐｏｒｔメモリセルも存在する。このメモリセルは、トランジスタ１０７，１０８，１０９，１１１，１１２を備えており、ラッチ部内にラッチ内部ノード１０３を含む。こうしたケースであっても、図３８にレイアウト例を示す様に、第２層にＶＳＳ線を配置せず、第２層で読み出し用ワード線接続部１２７と電源線接続部１３１をビット線方向に並べて配置すると共に書き込み用ワード線接続部１３０と電源線接続部１３２をビット線方向に並べて配置してメモリセルの横幅を縮小し、更に第３層でワード線１３３４を屈曲させて、メモリセルの縦方向長さを縮小するレイアウトが可能となる。この場合の第１層の下地レイアウト、第２層配線レイアウト、第３層配線レイアウトはそれぞれ、図３９，４０，４１に例示される。なお、これら第１〜第３層の配線レイアウトを用いて２ポートメモリセルを構成することも可能である。その２ポートメモリセルの第３層配線レイアウトは図４２に例示される。回路図は、図４３に示される。
【産業上の利用可能性】
【００９４】
本発明は、半導体集積回路のマルチポートＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に関わるもので、特に、内部のラッチノードをゲート入力したトランジスタとワード線をゲート入力したトランジスタとが、ビット線とグランドとの間に直列接続された読出しポート構成を有するマルチポートメモリ等に対して有用である。また、３ポート以上のマルチポートメモリや、読み出し用ビット線と書き込み用ビット線とを分離した構成の１ポートメモリ等に対しても応用可能である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１実施形態の第１例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図２】本発明の第１実施形態の第２例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図３】本発明の第２実施形態の第１例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図４】本発明の第２実施形態の第２例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図５】本発明の第３実施形態の第１例に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図
【図６】本発明の第３実施形態の第２例に係る半導体メモリセルの第４配線層以下の配線レイアウトを示す図
【図７】本発明の第３実施形態の第３例に係る半導体メモリセルの第４配線層以下の配線レイアウトを示す図
【図８】本発明の第３実施形態の第４例に係る半導体メモリセルの第４配線層以下の配線レイアウトを示す図
【図９】本発明の第３実施形態の第５例に係る半導体メモリセルの第４配線層以下の配線レイアウトを示す図
【図１０】本発明の第３実施形態の第６例に係る半導体メモリセルを含むメモリアレイ中のＴＡＰ部挿入箇所を示す図
【図１１】本発明の第３実施形態の第７例に係る半導体メモリセルメッシュ電源を示す図
【図１２】本発明の第３実施形態の第７例に係る半導体メモリセルメッシュ電源を示す図
【図１３】本発明の第４実施形態の第１例に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図
【図１４】本発明の第４実施形態の第２例に係る半導体メモリセルの第４配線層以下の配線レイアウトを示す図
【図１５】本発明の第４実施形態の第１例に係る半導体メモリセルの第４配線層以下の配線レイアウトを示す図
【図１６】本発明の第４実施形態の第２例に係る半導体メモリセルの下地レイアウトを示す図
【図１７】本発明の第４実施形態の第２例に係る半導体メモリセルの第１配線層の配線レイアウトを示す図
【図１８】本発明の第４実施形態の第３例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図１９】本発明の第３実施形態におけるメモリセルアレイの構成を示す図
【図２０】本発明の第３実施形態における階層ワード線構造と対比される非階層ワード線構造を示す図
【図２１】本発明の第３実施形態における階層ワード線構造における階層制御のイメージ図
【図２２】本発明の第３実施形態における階層ワード線構造を示す図
【図２３】本発明の第３実施形態に係る半導体メモリセルの第４配線層の配線レイアウトを示す図（１セルあたり、グローバルワード線を２本通す場合）
【図２４】本発明の第３実施形態に係る半導体メモリセルの第４配線層の配線レイアウトを示す図（１セルあたり、グローバルワード線を１本通す場合）
【図２５】本発明の第３実施形態に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図（１セルあたり、グローバルワード線を２本通す場合）
【図２６】本発明の第３実施形態に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図（１セルあたり、グローバルワード線を１本通す場合）
【図２７】本発明の第４実施形態の第１例に係る半導体メモリセルの一例を示す回路図であり、Ｒｅａｄポート側をマルチポート構成にし、全体として３ポート構成にした例を示す図
【図２８】本発明の第４実施形態の第１例に係る半導体メモリセルの下地レイアウトを示す図
【図２９】本発明の第４実施形態の第１例に係る半導体メモリセルの第１配線層の配線レイアウトを示す図
【図３０】本発明の第４実施形態の第１例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図３１】本発明の第４実施形態の第１例に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図
【図３２】本発明の第４実施形態の第２例に係る半導体メモリセルを示す回路図であり、Ｗｒｉｔｅ側をマルチポートにし、全体として３ポート構成にした例を示す図
【図３３】本発明の第４実施形態の第２例に係る半導体メモリセルの下地レイアウトを示す図
【図３４】本発明の第４実施形態の第２例に係る半導体メモリセルの第１配線層の配線レイアウトを示す図
【図３５】本発明の第４実施形態の第２例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図３６】本発明の第４実施形態の第２例に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図
【図３７】本発明の第４実施形態の第３例に係る半導体メモリセルを示す回路図（Ｒｅａｄポートが片読み出しである８トランジスタ型）
【図３８】本発明の第４実施形態の第３例に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図
【図３９】本発明の第４実施形態の第３例に係る半導体メモリセルの下地レイアウトを示す図
【図４０】本発明の第４実施形態の第３例に係る半導体メモリセルの第１配線層のレイアウトを示す図
【図４１】本発明の第４実施形態の第３例に係る半導体メモリセルの第２配線層以下の配線レイアウトを示す図
【図４２】本発明の第４実施形態の第３例に係る半導体メモリセルの第３配線層以下の配線レイアウトを示す図
【図４３】本発明の第４実施形態の第４例に係る半導体メモリセルを示す回路図（Ｒｅａｄポートが片読み出しである８トランジスタ型）
【図４４】従来の１ポートメモリセルを示す回路図
【図４５】従来の２ポートメモリセルの一例を示す回路図（８トランジスタ型）
【図４６】従来の２ポートメモリセル（図４５参照）における下地層のレイアウトを示す図
【図４７】従来の２ポートメモリセル（図４５参照）における第１配線層の配線レイアウトを示す図
【図４８】従来の２ポートメモリセル（図４５参照）における第２配線層以下の配線レイアウトを示す図
【図４９】従来の２ポートメモリセル（図４５参照）における第３配線層の配線レイアウトを示す図
【図５０】従来の２ポートメモリセルの一例を示す回路図（１０トランジスタ型）
【図５１】従来の２ポートメモリセルの一例を示す回路図（Ｒｅａｄポートが片読み出しである８トランジスタ型）
【図５２】従来の２ポートメモリセル（図５２参照）における下地層のレイアウトを示す図
【図５３】従来の２ポートメモリセル（図５０参照）における第１配線層の配線レイアウトを示す図
【図５４】従来の２ポートメモリセル（図５０参照）における第２配線層以下の配線レイアウトを示す図
【図５５】従来の２ポートメモリセル（図５０参照）における第３配線層以下の配線レイアウトを示す図
【符号の説明】
【００９６】
１００  ワード線
１０１  正相ビット線
１０２  逆相ビット線
１０３  ラッチ内部ノード
１０７  アクセストランジスタ
１０８  ドライブトランジスタ
１０９  ロードトランジスタ
１１０  ２ポート用に付加されたアクセストランジスタ
１１１、１１３  ラッチ内部ノードの電位をゲートで受けるＲｅａｄポート用トランジスタ
１１２、１１４  ラッチ内部ノードの電位をゲートで受けるトランジスタと直列接続されたＲｅａｄポート用アクセストランジスタ
１２０  正相読み出し用ビット線
１２１  正相書き込み用ビット線
１２２、１２４  ＶＳＳ線
１２３  ＶＤＤ線
１２５  逆相書き込み用ビット線
１２６  逆相読み出し用ビット線
１２７、１２８  読み出し用ワード線接続部（第２層）
１２９、１３０  書き込み用ワード線接続部（第２層）
１３１、１３２  ＶＳＳ線接続部（第２層）
１３３  読み出し用ワード線（第３層）
１３４  書き込み用ワード線（第３層）
１３５  ワード線延伸方向に延びるＶＳＳ線（第３層）
１３６  ワード線延伸方向に延びるＶＳＳ線（第４層）
１３７  ワード線接続部（第３層）
１３８  ビット線延伸方向に延びるＶＳＳ線（第４層）
１３９  メッシュ形状のＶＳＳ線（第４層）
１４０  通常のメモリセル
１４１  ＴＡＰセル
１４５  シェアードコンタクト孔
１５０  Ｒｅａｄポート用ワード線
１５１、１５２  Ｒｅａｄポートのワード線接続部（第２層）
１５３  Ｗｒｉｔｅポート用ワード線
１５４、１５５  Ｗｒｉｔｅポートのワード線接続部（第２層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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