(57)【要約】【課題】半導体集積回路におけるコンタクトホールのような微細穴パターンを形成する場合に、形状を精度良くパターニングし且つ加工すること。【解決手段】コンタクトホールを形成するためにハードマスクを作製する。このハードマスクはそれぞれ別のフォトリソグラフィ工程により作製され、素子形成領域１７と平行な方向に形成された第１のハードマスク３２と、素子形成領域１７と交差する方向に形成された第２のハードマスク３４との重ね合わせで構成されている。第１のハードマスク３２と第２のハードマスク３４はストライプ状の開口を有し、その交差部にコンタクトホールの開口が形成される。このような二回露光二回加工プロセスにより作製されるハードマスクを用いることで、穴状のパターンのレチクルでパターニングを行うよりも微細でより忠実なコンタクトホールの加工が可能となる。【選択図】図５
2008211027.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離領域及び素子形成領域を形成し、
前記素子形成領域にゲート電極を形成し、
前記素子形成領域であって、前記ゲート電極の外側領域に一導電型の不純物領域を形成し、
前記素子形成領域上に前記ゲート電極を埋め込む層間絶縁層を形成し、
前記層間絶縁層上に、前記一導電型の不純物領域及び前記ゲート電極上を横断するストライプ状の開口パターンを有する第１のハードマスクを形成し、
前記第１のハードマスクと交差する方向に開口パターンを有し、該開口が前記一導電型の不純物領域上に位置する第２のハードマスクを形成し、
前記第１のハードマスク及び前記第２のハードマスクの開口パターンの交差部で露出する前記層間絶縁層をエッチングして、前記一導電型の不純物領域に貫通するコンタクトホールを形成することを有することを特徴とする半導体装置の製造方法。
【請求項２】
ＮＯＲ型不揮発性半導体メモリセルアレイが形成される半導体基板において、一方向に延設された素子分離領域と、該素子分離領域に挟まれる素子形成領域とを形成し、
前記素子分離領域及び前記素子形成領域を横断するゲート電極を形成し、
前記素子形成領域であって、前記ゲート電極の外側領域にドレイン領域を形成し、
前記ゲート電極を埋め込むように層間絶縁層を形成し、
前記層間絶縁層上に、前記素子分離領域と平行な方向に開口パターンを有し、該開口が前記素子形成領域上に配置される第１のハードマスクを形成し、
前記第１のハードマスクと交差する方向に開口パターンを有する第２のハードマスクを形成し、
前記第１のハードマスク及び前記第２のハードマスクの開口パターンの交差部で露出する前記層間絶縁層をエッチングして、前記ドレイン領域に貫通するコンタクトホールを形成することを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２において、
前記第１のハードマスク及び前記第２のハードマスクの少なくとも一方は、窒化シリコンで形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は請求項２において、
前記第１のハードマスク及び前記第２のハードマスクの少なくとも一方は、酸化シリコンで形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１又は請求項２において、
前記第１のハードマスク及び前記第２のハードマスクのうち、一方を窒化シリコンで形成し、他方を酸化シリコンで形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、電気的に書き換え可能な不揮発性半導体記憶装置の製造方法に関する。特にＮＯＲ型不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化により、マイクロプロセッサ及び大容量の半導体メモリが開発され、情報化社会の進展に貢献している。特に電気的に書き込み及び消去が可能であって、電源を切っても記憶したデータを保持することができる不揮発性半導体メモリは、記憶容量の増大により、これまで使われてきたハードディスク等の磁気記録媒体の市場も凌駕しつつある。
【０００３】
このような技術の進展は、半導体集積回路の微細化によるところが大きく貢献している。半導体集積回路の微細化を支えてきたものはフォトリソグラフィ技術であり、今日ではナノメートルレベルの解像度を実現し、さらに微細化の方策が検討されている。
【０００４】
フォトリソグラフィ技術は、半導体ウエハー上に塗布されたフォトレジストに所望のパターンを投影露光するための露光装置と、レチクルと呼ばれる微細なパターンが形成された露光用のマスクを用いて行われる。このフォトリソグラフィ技術の中でも難しいとされるのがコンタクトホールのパターンである。コンタクトホールは半導体集積回路の中で、層間絶縁層に形成される開口で、上層配線と下層配線とを接続するために形成されるものである。通常はコンタクトホールに対応するパターンをレチクルに形成し、これを用いて１回の露光でフォトレジスト上に投影露光し、現像後にレジストパターンを形成する。そして、レジストパターンをマスクとして、層間絶縁層のエッチングを行い、コンタクトホールを形成する。
【０００５】
半導体集積回路において主要な構成要素となるトランジスタには、ソース領域及びドレイン領域と呼ばれる微細な拡散層が形成されている。配線はその微細な拡散層と、層間絶縁層に形成されたコンタクトホールを介してコンタクトを形成する必要がある。コンタクトホールは、その微細な拡散層上に確実に形成される必要がある。
【０００６】
ＮＯＲ型フラッシュメモリのセルアレイは、メモリセルＭＣが行列状に配置されている。メモリセルアレイの列方向には、ビット線ＢＬが延びており行方向にはワード線ＷＬとソース線ＬＩが延びている。
【０００７】
メモリセルアレイにおいて、メモリセルＭＣは隣り合うもの同士がソース領域又はドレイン領域を共有するように列方向に直列接続されている。すなわち、隣り合うメモリセルＭＣがソース領域又はドレイン領域を共有するように配置されている。ビット線ＢＬは同一列のメモリセルＭＣのドレイン領域とドレインコンタクトＤＣを形成している。ワード線ＷＬは行方向に延びており、メモリセルＭＣのコントロールゲート電極とセルアレイの同一行で共通接続を形成するように設けられている。
【０００８】
このようにＮＯＲ型フラッシュメモリのメモリセルアレイは、ビット線ＢＬと接続するドレインコンタクトＤＣが、二つのメモリセルに対して一つの割合で必要となる。そのため、ドレインコンタクトＤＣはメモリセルアレイ内において周期的に配列している。ドレインコンタクトＤＣはワード線ＷＬと素子分離領域１８に挟まれる位置に設けられるものであり、メモリセルの微細化に伴って微小なドレインコンタクトホールを高精度に形成する必要がある。そのために、メモリセルアレイの加工精度は高度なものが要求されている。
【０００９】
一方、限られた微小な領域においてコンタクト抵抗を下げるべく、コンタクトホールの口径は可能な限り広い面積で形成する必要がある。そのために、コンタクトホールの開口形状は、矩形の開口をもって形成することが望まれている。これはメモリセルアレイのレイアウトから見て明らかなように、許容された面積を最大限活用するためである。
【００１０】
しかし、フォトリソグラフィ工程において用いるレチクルに、コンタクトホールとして矩形の開口パターンを形成しても、フォトレジストに転写されるパターンの形状は変形してしまう。実際にはレチクル上に形成される矩形の開口パターンに対し、露光により転写されるレジストパターンは開口部の角が丸くなり、略円形の開口パターンしか形成することができないという問題がある。この原因はフォトレジストの材質にもよるが、露光装置の解像度が大きく影響している。
【００１１】
この場合、どれだけ微細なコンタクトホールを形成できるかは、露光装置とフォトレジストの能力によってほぼ律束されてしまう。原理的には、レチクル上に孤立したパターンとして形成されるコンタクトホール径が小さくなると、これらを透過した光の回折効果により十分な解像度の投影パターンが得られなくなるといった問題がある。
【００１２】
微小なパターンを投影露光する方法として、互いに交差する２枚のレチクルを用い二回の露光を行うクロス露光法が知られている。しかし、クロス露光法は露光を二回繰り返すことから、レチクルと半導体ウエハーのアライメントを二回繰り返す必要があり、プロセスの制御性及び生産性が悪いことが問題となっている。これに対し、光の偏光を利用して、偏光面が異なるクロスパターンをレチクル上に形成し、偏光方向を異ならせて二回の露光を行う方法が提案されている（例えば、特許文献１参照）。この方法によれば、レチクルと半導体ウエハーのアライメント処理を１回で済ませることが可能となる。しかし、この方法においても、フォトレジストを二回露光することに変わりはなく、露光条件の制御性やレチクルが高価になってしまうなどの問題が残されている。
【００１３】
また、複数種類のレチクルを用意して、それぞれのレチクルパターンに形成される透光部の共通部分にコンタクトホールのパターンが形成されるように各レチクルパターンを形成し、共通部分についての合計の露光量がレジストのしきい値を超えるように各回の露光量を定めて露光する多重露光法が提案されている（例えば、特許文献２参照）。しかしながら、この方法によってもフォトレジストの制御性や欠陥に難点があり、実用的な技術ではない。
【特許文献１】特開平６−１１８６２４号公報
【特許文献２】特開平１０−２３２４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、半導体集積回路におけるコンタクトホールのような微細穴パターンを形成する場合において、形状を精度良くパターニングし且つ加工することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１５】
本発明の一形態は、半導体基板に素子分離領域及び素子形成領域を形成し、前記素子形成領域にゲート電極を形成し、前記素子形成領域であって、前記ゲート電極の外側領域に一導電型の不純物領域を形成し、前記素子形成領域上に前記ゲート電極を埋め込む層間絶縁層を形成し、前記層間絶縁層上に、前記一導電型の不純物領域及び前記ゲート電極上を横断するストライプ状の開口パターンを有する第１のハードマスクを形成し、前記第１のハードマスクと交差する方向に開口パターンを有し、該開口が前記一導電型の不純物領域上に位置する第２のハードマスクを形成し、前記第１のハードマスク及び前記第２のハードマスクの開口パターンの交差部で露出する前記層間絶縁層をエッチングして、前記一導電型の不純物領域に貫通するコンタクトホールを形成することを有することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１６】
本発明の一実施形態によれば、ストライプ状のパターンを有する少なくとも二種類のレチクルを用い、二回のフォトリソグラフィ工程を行うことで、コンタクトホールを開口する微細な構造のハードマスクを形成することができる。このようにして作製されたハードマスクをエッチング用マスクとして用いることで、アスペクト比の高いコンタクトホールを形成することができる。また、前記したハードマスクを用いてコンタクトホールをドライエッチングで加工することにより、レジストに比べ高いエッチング選択性が得られるので、マスクパターンエッジの後退が抑えられ、微細なコンタクトホールを容易に形成することができる。
【発明を実施するための最良の形態】
【００１７】
本発明に係る一実施形態の半導体装置の製造工程において、特に層間絶縁層にコンタクトホールの作製方法について説明する。半導体集積回路において、コンタクトホールは、半導体基板に一導電型不純物（ｎ型若しくはｐ型を付与する不純物元素）を添加して形成される不純物領域と配線を接続するため、又は層間絶縁層を介して形成される配線間を接続するために必要とされている。本実施形態では、コンタクトホールの形成を、少なくとも二回のフォトリソグラフィ処理と二回のハードマスク加工処理によって行う工程を例示する。
【００１８】
以下に、本実施の形態に係る半導体装置の製造工程について図２乃至図１７を参照して説明する。なお、図６乃至図１７において、（Ａ）は図５において示すＡ−Ａ’線に対応する断面図（メモリセルのチャネル長方向の断面構造を示す図）、（Ｂ）は同様にＢ−Ｂ’線に対応する断面図（メモリセルのチャネル幅方向の断面構造を示す図）、（Ｃ）は同様にＣ−Ｃ’線に対応する断面図（メモリセルのドレインコンタクトの断面構造を示す図）を示している。
【００１９】
まず、図６（Ａ）乃至（Ｃ）に示すように、半導体基板１０の主表面にトンネル絶縁膜と呼ばれる第１の酸化シリコン層１２を形成し、後工程でセルのフローティングゲート電極となる第１の多結晶シリコン層１３を堆積する。さらに、第１の窒化シリコン層１４、第２の酸化シリコン層１５を順次形成する。なお、本例では半導体基板１０としてｐ型シリコン基板を用い、メモリセルを形成する領域には深いｎウエル領域を形成した後、ｐウエル領域１１が形成されているものとする。
【００２０】
次に、図７（Ａ）乃至（Ｃ）に示すように、素子分離領域を形成する部分にトレンチ１６を形成する。この工程は、第２の酸化シリコン層１５の上に、素子分離領域を開口するレジストパターンをフォトリソグラフィ工程により形成する。このレジストパターンは、メモリセルアレイにおいて列方向に延びるストライプ状の開口パターンとして形成される。これをマスクにして反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）法により第２の酸化シリコン層１５と第１の窒化シリコン層１４をエッチング加工する。続いて、加工された第２の酸化シリコン層１５及び第１の窒化シリコン層１４をマスクとして、ＲＩＥ法により第１の多結晶シリコン層１３、第１の酸化シリコン層１２及び半導体基板１０をエッチング加工してトレンチ１６を形成する。トレンチ１６の深さは、素子分離をする目的からｐウエル１１よりも深く掘り込まれている。
【００２１】
その後、トレンチ１６及び、第１の酸化シリコン層１２、第１の多結晶シリコン層１３、第１の窒化シリコン層１４、第２の酸化シリコン層１５までを十分に埋め込むように埋込絶縁膜を堆積する。埋込絶縁膜としては酸化シリコン膜が選択される。酸化シリコン膜の堆積は、例えばＳｉＨ４−Ｎ２Ｏ系のガス又はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）−Ｏ２系のガスを用いてプラズマＣＶＤ法により行う。そして、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法により、第１の窒化シリコン層１４を研磨におけるストッパーとして用い、堆積した酸化シリコン膜及び第２の酸化シリコン層１５を研磨して表面が平坦になるように加工する。この加工により、第１の酸化シリコン層１２は埋込絶縁膜と共に除去され、第１の窒化シリコン層１４と埋込絶縁膜の表面の高さが揃えられる。その結果、図８に示すようにトレンチ１６に酸化シリコン膜が埋め込まれたＳＴＩによる素子分離領域１８が形成される。
【００２２】
図１は図８に示す段階におけるメモリセルアレイの平面図を示す。素子分離領域１８はメモリセルアレイの列方向にストライプ状に形成され、それに挟まれるようにして素子形成領域１７が設けられる。素子形成領域１７には、第１の酸化シリコン層１２、第１の多結晶シリコン層１３、第１の窒化シリコン層１４が積層された状態となっている。
【００２３】
次に、図９（Ａ）乃至（Ｃ）に示すように、二層ゲート構造を形成する工程を行う。上述の図８の状態から、リン酸処理により第１の窒化シリコン層１４を除去する。そして、第２の多結晶シリコン層１９を形成する。例えば、原料ガスとしてＳｉＨ２Ｃｌ２、ＨＣｌ及びＰＨ３を用い、減圧ＣＶＤ法によって堆積したリンが添加された多結晶シリコン膜を堆積する。その膜をフォトリソグラフィ工程によりレジストパターンを形成し、ドライエッチングにより素子分離領域１８の上部で分離されるように加工することで第２の多結晶シリコン層１９が形成される。これにより、第１の多結晶シリコン層１３と第２の多結晶シリコン層１９が積層され、メモリセルのフローティングゲート電極として用いられる。フローティングゲート電極は、図９（Ｂ）、（Ｃ）で示すようにＢ−Ｂ’線及びＣ−Ｃ’線から見た断面形状は略Ｔ字状に形成される。すなわち、フローティングゲート電極はメモリセル毎に設けられ、隣接するメモリセルとは絶縁分離される構成となる。
【００２４】
続いて、ゲート間絶縁層２０として、例えば酸化シリコン層／窒化シリコン層／酸化シリコン層が積層された所謂ＯＮＯ層を減圧ＣＶＤ法で形成する。さらにリンが添加された第３の多結晶シリコン層２１及びタングステンシリサイド（ＷＳｉ）層２２を形成する。タングステンシリサイド層２２は、例えば、ＷＦ６とＳｉＨ４を用いてＣＶＤ法により堆積する。さらに、後の工程で二層ゲート電極を形成するときにハードマスクとして用いる第３の酸化シリコン層２３を順次堆積する。
【００２５】
次に、図１０（Ａ）乃至（Ｃ）に示すようにフローティングゲート電極とコントロールゲート電極からなる二層構造のゲート電極を形成する。まず、フォトリソグラフィ法によりレジストパターンを形成する。このレジストパターンは、メモリセルアレイにおいて、行方向に延びるワード線に対応するパターンである。このレジストパターンを用いてＲＩＥ法により第３の酸化シリコン層２３を加工する。そして、第３の酸化シリコン層２３をマスクとして、タングステンシリサイド層２２、第３の多結晶シリコン層２１、ゲート間絶縁層２０、第２の多結晶シリコン層１９、第１の多結晶シリコン層１３をＲＩＥ法で異方性エッチングしてゲート電極２７を形成する。
【００２６】
次に、図１１（Ａ）乃至（Ｃ）に示すように、ゲート電極２７の側壁にサイドウォールスペーサー２６を形成する。まず、酸化処理を行い、ゲート電極２７の第１の多結晶シリコン層１３、第２の多結晶シリコン層１９、第３の多結晶シリコン層２１及びタングステンシリサイド層２２の各側面に所望の厚さで第４の酸化シリコン層２４を形成する。この後、一導電型の不純物領域を形成する。本形態では、メモリセルにおいてドレイン領域及びソース領域を構成する高濃度のｎ型不純物領域２８に加え、低濃度ドレイン（ＬＤＤ）を形成する低濃度のｎ型不純物領域２５を形成する場合について例示する。
【００２７】
まず、メモリセルにおいて低濃度ドレイン（ＬＤＤ）を形成するためのイオン注入を行い、低濃度のｎ型不純物領域２５を形成する。次に、ゲート電極２７を埋め込むように窒化シリコン膜を堆積し、これをエッチバックしてサイドウォールスペーサー２６を形成する。そして、サイドウォールスペーサー２６をマスクとして高濃度のｎ型不純物領域２８を形成するためのイオン注入を行う。このようにして、素子形成領域１７であって、ゲート電極２７の両側において、サイドウォールスペーサー２６と重なる領域に低濃度のｎ型不純物領域２５が形成され、サイドウォールスペーサー２６の外側に高濃度のｎ型不純物領域２８が形成される。図１１（Ａ）、（Ｃ）は、高濃度のｎ型不純物領域２８のうち、メモリセルにおいてドレインとなる領域の断面を示している。
【００２８】
図２はこの段階におけるメモリセルアレイの平面図を示す。図１０及び図１１で示す工程で形成されるゲート電極２７は、メモリセルアレイにおいて同じ層構造で行方向に延設されることによりワード線ＷＬとみなすことができる。ワード線ＷＬは、素子形成領域１７及び素子分離領域１８を横断するように形成されている。
【００２９】
次に、図１２（Ａ）乃至（Ｃ）に示すように第２の窒化シリコン層２９及び層間絶縁層３０を形成する。まず、コンタクト開口時にエッチングストッパーとなる第２の窒化シリコン層２９を形成する。その上にＳｉＨ４、Ｂ２Ｈ６、ＰＨ３及びＯ２ガスを導入して常圧ＣＶＤ法によりボロン・リン・シリケート・ガラス（ＢＰＳＧ）膜を堆積する。成膜されたＢＰＳＧ膜をリフローした後に、ＣＭＰ法により第２の窒化シリコン層２９をストッパーとして上面が露出するまで削り平坦化を行うことで、層間絶縁層３０が形成される。
【００３０】
次に、ドレインコンタクトを形成するためのマスクパターンを形成する。このマスクパターンは、ストライプ状に形成される酸化シリコン層又は窒化シリコン層を用いたハードマスクパターンとして形成する。以下にその工程を示す。なお、ハードマスクとは、酸化シリコン素材（ＳｉＯ２）や窒化シリコン素材（Ｓｉ３Ｎ４）を用いたマスクを指していう。
【００３１】
図１３（Ａ）乃至（Ｃ）に示すように、ＢＰＳＧ膜で形成された層間絶縁層３０の上に第１のハードマスク３２を形成する。第１のハードマスク３２は酸化シリコン膜又は窒化シリコン膜などの絶縁膜を層間絶縁層３０上に堆積して形成する。例えば、ＴＥＯＳを用いたＣＶＤ法により酸化シリコン膜で形成する。この絶縁膜上にフォトリソグラフィ工程によりレジストパターン３１を形成する。レジストパターン３１は、素子形成領域１７上に開口部が形成され、該開口部が素子形成領域１７と平行に延びるようなストライプパターンで形成される。このようなレジストパターン３１で酸化シリコン膜をエッチングすると、図３で示す平面図のように、素子形成領域１７と平行に延びる第１のハードマスク３２が形成される。
【００３２】
このときのエッチングの深さは、酸化シリコン膜を選択的に除去しても良いし、その下地であるＢＰＳＧ膜の一部まで除去する深さで加工しても良い。例えば、第１のハードマスク３２が酸化シリコンである場合には、ＣＨＦ３、ＣＦ４、ＣＯガスを用いてドライエッチングすることで、ＢＰＳＧ膜で形成される層間絶縁層３０と選択比をもって加工することができる。なお、第１のハードマスク３２は素子分離領域１８上に設けられ、開口部の幅はコンタクトホールの幅と略一致するように形成する。
【００３３】
次いで、図１４（Ａ）乃至（Ｃ）で示すように第２のハードマスク３４を形成する。まず、第１のハードマスク３２上のレジストパターン３１を除去した後、第２のハードマスク３４を形成するための絶縁層を堆積する。第２のハードマスク３４は窒化シリコン膜又は酸化シリコン膜で形成する。例えば、ＳｉＨ４とＮＨ３ガスを用いてプラズマＣＶＤ法により窒化シリコン膜を全面に堆積し、フォトリソグラフィ工程によりレジストパターン３３を形成する。このレジストパターンは第１のハードマスク３２と交差する方向に開口部が設けられている。このレジストパターンで窒化シリコン膜をエッチングすると、図４で示す平面図のように、素子形成領域１７と交差する方向に延びる第２のハードマスク３４が形成される。
【００３４】
このときのエッチングの深さは、窒化シリコン膜を選択的に除去しても良いし、その下地にある第１のハードマスク３２の一部まで除去する深さで加工しても良い。例えば、第２のハードマスクが窒化シリコンである場合、ＣＨＦ３、又はＣＦ４、Ｏ２、Ａｒを用いてドライエッチングを行うことができる。なお、第２のハードマスク３４は素子形成領域１７及び素子分離領域１８を横断するように設けられ、開口部の幅はコンタクトホールの幅と略一致するように形成する。
【００３５】
ストライプ状の第１のハードマスク３２及び第２のハードマスク３４を交差させて重ね合わせることにより、それぞれのハードマスクの開口部の交差部に層間絶縁層３０が露出する領域が形成される。この層間絶縁層３０の露出領域がコンタクトホール形成領域となる。すなわち、二回の露光と二回の加工プロセスによりハードマスクを形成することで、矩形の開口形状を有するコンタクトホール形成用のマスクを作製することができる。この場合、第１のハードマスク３２及び第２のハードマスク３４は、それぞれを高解像度の露光でパターンを形成することが可能であり、この両者を重ね合わせて作製されるコンタクトホール形成用のマスクも高精細なものとすることができる。
【００３６】
図１３及び図１４は、第１のハードマスク３２を先に形成し、第２のハードマスク３４を後で形成する工程について示すが、これらのハードマスクの作製順を逆にしても良い。しかしながら、素子形成領域１７との関係でアライメント精度が比較的厳しい第１のハードマスク３２を先に形成することで、コンタクトホールの位置精度を高めることが可能となる。平坦化された層間絶縁層３０上に、先に第１のハードマスク３２を形成するレジストパターンを露光することで、レチクルと半導体基板とのアライメントが容易となる。
【００３７】
なお、ハードマスクの材質は様々な組み合わせが可能であり用途に応じて適宜選択可能である。例えば、窒化シリコン膜は垂直加工性に優れるため、ハードマスクの材質として適している。そのため、第１のハードマスク及び第２のハードマスクの少なくとも一方を窒化シリコンで形成すると好ましい。また、酸化シリコン膜はエッチングの加工性に優れることから微細なパターンの形成が容易である。そのため、第１のハードマスク及び第２のハードマスクの少なくとも一方は酸化シリコンで形成することができる。これら素材の特性を活かして、第１のハードマスク及び第２のハードマスクの両方を、窒化シリコン又は酸化シリコンで形成しても良い。
【００３８】
また、第１のハードマスク及び第２のハードマスクのそれぞれを異なる素材で形成しても良い。例えば、第１のハードマスクを窒化シリコンで形成し、第２のハードマスクを酸化シリコンで形成することができる。この組み合わせとすることにより反射防止効果を得ることができる。これにより、フォトリソグラフィ工程の露光時に反射が抑えられるので、露光に際してレチクルのアライメント精度を高めることができる。また、第１のハードマスクを酸化シリコンで形成し、第２のハードマスクを窒化シリコンで形成することができる。第２のハードマスクはゲート電極上に形成されるため、窒化シリコンで形成されていることによりセルフアラインコンタクトを形成しやすくなるといった利点がある。
【００３９】
図１５（Ａ）乃至（Ｃ）に示すように、第１のハードマスク３２及び第２のハードマスク３４を用い、ＲＩＥ法により第２の窒化シリコン層２９をストッパーとして層間絶縁層３０をエッチングしてコンタクトホール３５を形成する。その後、コンタクトホール３５の底部における第２の窒化シリコン層２９を除去して高濃度のｎ型不純物領域２８を露出させる。例えば、層間絶縁層３０がＢＰＳＧ膜である場合、ＣＨＦ３とＡｒガスを用いてドライエッチングすることにより、第１のハードマスク及び第２のハードマスクを形成する酸化シリコン膜、窒化シリコン膜と選択比をもって加工することができる。
【００４０】
コンタクトホール３５の位置は第１のハードマスク３２及び第２のハードマスク３４が交差することにより形成される開口部によって規定されるが、このときセルフアラインコンタクトを採用しても良い。すなわち、コンタクトホール３５が、図１５（Ａ）で示すようにサイドウォールスペーサー２６によって自己整合的に位置決めされる形状となることを利用している。
【００４１】
いずれにしても、樹脂材料であるフォトレジストを用いて形成されるマスクでなく、無機材料で形成されるハードマスクを用いてコンタクトホールをドライエッチングで加工することにより、レジストに比べ高いエッチング選択性が得られるためマスクパターンのエッジの後退が抑えられ、コンタクトホール径の微細化を実現することができる。すなわち、当初の設計寸法に近いコンタクトホールを形成することができ、開口の平面形状も矩形若しくはそれに近い形状とすることが可能となる。このことは、コンタクトホールが深く、口径が小さい高アスペクト比の微細加工に適している。それにより、素子形成領域１７に形成されるドレイン領域からコンタクトホールの位置がずれてしまうことを防止して高精度の加工をすることができる。
【００４２】
二回露光二回加工プロセスによりハードマスクを作製することで、同じ解像度の露光装置を用いた場合にあっては、抜きパターンのレチクルでパターニングを行うよりも微細なコンタクトホールの加工が可能となる。すなわち、過大な設備投資をしなくても、半導体集積回路の微細化に対応することができる。
【００４３】
次に、図１６（Ａ）乃至（Ｃ）で示すように、第１のバリアメタル層３６及び第１のコンタクトプラグ３７の形成を行う。第１のバリアメタル層３６はスパッタリング法により、チタン膜、窒化チタン膜、又はチタン膜と窒化チタン膜を積層させて形成する。さらに六フッ化タングステンを用いたＣＶＤ法によりタングステン膜をコンタクトホールに埋め込むように堆積する。そして、タングステン膜とチタン膜の露出部分をＣＭＰ法により研磨して平坦化する。この工程により第１のコンタクトプラグ３７が形成される。
【００４４】
次に、図１７（Ａ）乃至（Ｃ）に示すように、ＴＥＯＳ系のＣＶＤ法で第５の酸化シリコン層３８を堆積する。その後、フォトリソグラフィ工程により所定のレジストパターンを形成し、ＲＩＥ法により第１のコンタクトプラグ３７に対応する位置に第５の酸化シリコン層３８にコンタクトホールを形成する。次に、第２のバリアメタル層３９を堆積し、その上にタングステン膜を堆積してコンタクトホールの埋め込みを行う。そして、タングステン膜とチタン膜の露出部分をＣＭＰ法により研磨して平坦化することにより第２のコンタクトプラグ４０を形成する。その後、ビット線に相当する配線４１を形成することで素子形成が終了する。
【００４５】
図５は上記の工程で作製されたメモリセルアレイの平面図を示す。半導体基板には、列方向に素子形成領域１７が設けられ、隣の素子形成領域との間には素子分離領域１８が形成されている。素子形成領域１７にはメモリセルのチャネル領域と、ドレイン領域及びソース領域を形成する一導電型の不純物領域が形成されている。メモリセルアレイにおいて一導電型の不純物領域としては、ｎ型の不純物領域が形成される。
【００４６】
メモリセルアレイの行方向に延びるワード線ＷＬは素子形成領域１７及び素子分離領域１８を横断している。ワード線ＷＬはメモリセルのゲート電極を兼ねるものであり二層ゲート構造を有している。ビット線ＢＬはワード線ＷＬの上層に層間絶縁層を介して設けられ、列方向に延びると共に素子形成領域１７上のドレインコンタクトＤＣによってドレイン領域とコンタクトを形成している。
このドレインコンタクトＤＣは、第１のハードマスク３２と第２のハードマスク３４に囲まれている。ドレインコンタクトＤＣは、これらのハードマスクによって形成されたコンタクトホールに第１のコンタクトプラグ３７及び第２のコンタクトプラグ４０によって形成されている。ビット線に相当する配線４１はドレインコンタクトＤＣに接し、素子形成領域１７と平行な方向に配設されている。
【００４７】
本形態によれば、メモリセルのドレインコンタクトを精度良く形成することが可能となる。また、半導体基板の平面から見たコンタクトホールの開口形状を矩形に近くすることができるので、接触面積が大きくなりコンタクト抵抗を下げることができる。なお本形態では第１のハードマスク及び第２のハードマスクを残存させてその後の配線形成工程を進める場合について示したが、所望のコンタクトホールを形成した後にこれらのハードマスクを除去しても良い。
【００４８】
以上、本発明の一実施形態としてＮＯＲ型フラッシュメモリに適用した場合を例示して説明したが、本発明はこれに限定されず、他の半導体集積回路においても同様に実施することができる。すなわち、二回露光二回加工プロセスにより作製されるハードマスクによって、トランジスタのドレイン領域及びソース領域に対するコンタクトホール、層間絶縁層を介して形成される配線間のコンタクトホールの形成にも適用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一形態に係る半導体装置のメモリセルアレイの一部を示すレイアウト図であって、素子形成領域及び素子分離領域までの工程を示す図。
【図２】本発明の一形態に係る半導体装置のメモリセルアレイの一部を示すレイアウト図であって、ワード線形成までの工程を示す図。
【図３】本発明の一形態に係る半導体装置のメモリセルアレイの一部を示すレイアウト図であって、第１のハードマスクを形成する工程を示す図。
【図４】本発明の一形態に係る半導体装置のメモリセルアレイの一部を示すレイアウト図であって、第２のハードマスクを形成する工程を示す図。
【図５】本発明の一形態に係る半導体装置のメモリセルアレイの一部を示すレイアウト図であって、第２のハードマスクを形成する工程を示す図。
【図６】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図７】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図８】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図９】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１０】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１１】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１２】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１３】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１４】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１５】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１６】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【図１７】本発明の一形態に係る半導体装置の製造プロセスを示す図。
【符号の説明】
【００５０】
ＭＣ  メモリセル
ＢＬ  ビット線
ＬＩ  ソース線
ＷＬ  ワード線
ＤＣ  ドレインコンタクト
１０  半導体基板
１１  ｐウエル
１２  第１の酸化シリコン層
１３  第１の多結晶シリコン層
１４  第１の窒化シリコン層
１５  第２の酸化シリコン層
１６  トレンチ
１７  素子形成領域
１８  素子分離領域
１９  第２の多結晶シリコン層
２０  ゲート間絶縁層
２１  第３の多結晶シリコン層
２２  タングステンシリサイド層
２３  第３の酸化シリコン層
２４  第４の酸化シリコン層
２５  低濃度のｎ型不純物領域
２６  サイドウォールスペーサー
２７  ゲート電極
２８  高濃度のｎ型不純物領域
２９  第２の窒化シリコン層
３０  層間絶縁層
３１  レジストパターン
３２  第１のハードマスク
３３  レジストパターン
３４  第２のハードマスク
３５  コンタクトホール
３６  第１のバリアメタル層
３７  第１のコンタクトプラグ
３８  第５の酸化シリコン層
３９  第２のバリアメタル層
４０  第２のコンタクトプラグ
４１  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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