(57)【要約】【課題】異なるメモリバンクでデータの読み出し及び書き込みを同時に実行する。【解決手段】半導体記憶装置１０は、複数のメモリバンク１１と、複数のメモリバンク１１に接続され、かつコマンド及びアドレスを受ける第１及び第２の入力部１２と、複数のメモリバンク１２に共通接続されたグローバルデータ線と、複数のメモリバンク１１に共通して設けられ、かつグローバルデータ線に接続されたデータ入出力回路１３，１４とを具備する。各メモリバンク１１は、メモリセルアレイ１５と、メモリセルアレイ１５に配設された複数のビット線と、第１及び第２の入力部１２それぞれからアドレスを受け、かつアドレスを用いてビット線を選択するためのローカルアドレスを生成する選択部１９と、ローカルアドレスを用いてビット線を選択するカラムデコーダ１７とを含む。【選択図】図１
2008305494.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリバンクと、
前記複数のメモリバンクに接続され、かつコマンド及びアドレスを受ける第１及び第２の入力部と、
前記複数のメモリバンクに共通接続されたグローバルデータ線と、
前記複数のメモリバンクに共通して設けられ、かつ前記グローバルデータ線に接続されたデータ入出力回路と
を具備し、
各メモリバンクは、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに配設された複数のビット線と、
前記第１及び第２の入力部それぞれから前記アドレスを受け、かつ前記アドレスを用いて前記ビット線を選択するためのローカルアドレスを生成する選択部と、
前記ローカルアドレスを用いて前記ビット線を選択するカラムデコーダと
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記グローバルデータ線は、書き込みグローバルデータ線と、読み出しグローバルデータ線とからなり、
前記各メモリバンクは、
前記複数のビット線にセンスアンプを介して接続された読み出し及び書き込み共通のローカルデータ線と、
前記ローカルデータ線と前記書き込みグローバルデータ線との間に接続され、かつ前記メモリセルにデータを書き込む書き込み回路と、
前記ローカルデータ線と前記読み出しグローバルデータ線との間に接続され、かつ前記メモリセルからデータを読み出す読み出し回路と
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記選択部は、
前記第１及び第２の入力部それぞれから前記アドレス及びコマンドを受け、かつ前記アドレス及びコマンドを用いて前記書き込み回路及び前記読み出し回路を活性化する活性化信号を生成するコマンド選択回路
を含むことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
複数のメモリバンクと、
前記複数のメモリバンクに接続され、かつコマンド及びアドレスを受ける第１及び第２の入力部と、
前記複数のメモリバンクに共通接続されたグローバルデータ線と、
前記複数のメモリバンクに共通して設けられ、かつ前記グローバルデータ線に接続されたデータ入出力回路と
を具備し、
各メモリバンクは、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに配設された複数のワード線と、
前記ワード線を活性化するロウデコーダと、
前記第１及び第２の入力部それぞれから前記コマンド及びアドレスを受け、かつ前記コマンド及びアドレスを用いて前記ロウデコーダを活性化するための活性化信号を生成する選択部と
を含むことを特徴とする半導体記憶装置。
【請求項５】
前記グローバルデータ線は、書き込みグローバルデータ線と、読み出しグローバルデータ線とからなり、
前記各メモリバンクは、
前記メモリセルアレイに配列された複数のビット線と、
前記複数のビット線にセンスアンプを介して接続された読み出し及び書き込み共通のローカルデータ線と、
前記ローカルデータ線と前記書き込みグローバルデータ線との間に接続され、かつ前記メモリセルにデータを書き込む書き込み回路と、
前記ローカルデータ線と前記読み出しグローバルデータ線との間に接続され、かつ前記メモリセルからデータを読み出す読み出し回路と
を含むことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、具体的には、メモリ及びロジック回路等を１つの半導体チップに集積した半導体集積回路に関する。
【背景技術】
【０００２】
メモリ及び周辺回路を１つの半導体チップに集積したメモリマクロが知られている。メモリとしては、例えばＤＲＡＭ（Dynamic Random Access Memory）が用いられる。このようなメモリマクロの基本動作は、アクティブコマンドが入力されると同時に入力されたアドレスで選択されるワード線を活性化させる。そして、ワード線により選択されたメモリセル列からのデータがセンスアンプで増幅されラッチされる。
【０００３】
また、メモリマクロに対する読み出し／書き込み動作は、ワード線により選択されたメモリセルに対して行われる。そして、プリチャージコマンドが入力されると同時に入力されたアドレスが選択するワード線が非活性となる。
【０００４】
ところが、メモリマクロは、通常、コマンド及びアドレスを受ける入力部が１つしかない。メモリの高いデータバンド幅を実現するためには、連続したデータ読み出し、或いは連続したデータ書き込み動作を行うことが望ましいが、実際には、データ読み出し中にデータ書き込みが割り込むため、１つのメモリマクロのみで連続した動作による高いデータバンド幅を実現するのは困難である。
【０００５】
また、この種の関連技術として、単一のクロックサイクル上でのメモリアレイに対するリードコマンド、ライトコマンド、アクティブコマンド、及びプリチャージコマンドの実行を可能にすることで、並列な動作機能を実現する技術が開示されている（特許文献１参照）。
【特許文献１】特開２００３−３１７４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、異なるメモリバンクでデータの読み出し及び書き込みを同時に実行することで、高いデータバンド幅を実現することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに接続され、かつコマンド及びアドレスを受ける第１及び第２の入力部と、前記複数のメモリバンクに共通接続されたグローバルデータ線と、前記複数のメモリバンクに共通して設けられ、かつ前記グローバルデータ線に接続されたデータ入出力回路とを具備する。各メモリバンクは、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに配設された複数のビット線と、前記第１及び第２の入力部それぞれから前記アドレスを受け、かつ前記アドレスを用いて前記ビット線を選択するためのローカルアドレスを生成する選択部と、前記ローカルアドレスを用いて前記ビット線を選択するカラムデコーダとを含む。
【０００８】
本発明の第２の視点に係る半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに接続され、かつコマンド及びアドレスを受ける第１及び第２の入力部と、前記複数のメモリバンクに共通接続されたグローバルデータ線と、前記複数のメモリバンクに共通して設けられ、かつ前記グローバルデータ線に接続されたデータ入出力回路とを具備する。各メモリバンクは、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに配設された複数のワード線と、前記ワード線を活性化するロウデコーダと、前記第１及び第２の入力部それぞれから前記コマンド及びアドレスを受け、かつ前記コマンド及びアドレスを用いて前記ロウデコーダを活性化するための活性化信号を生成する選択部とを含む。
【発明の効果】
【０００９】
本発明によれば、異なるメモリバンクでデータの読み出し及び書き込みを同時に実行することで、高いデータバンド幅を実現することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１の実施形態）
［１．全体構成］
図１は、本発明の第１の実施形態に係る半導体記憶装置１０の全体構成を示すブロック図である。半導体記憶装置１０は、メモリ及びロジック回路等を１つの半導体チップに集積したＬＳＩ（Large Scale Integrated Circuit）から構成される。また、半導体記憶装置１０は、メモリマクロから構成される。メモリマクロとは、１つのチップがメモリとして機能する回路ブロックであり、メモリセルアレイ、デコーダ回路、センスアンプ、書き込み回路、及び読み出し回路等を備えている。
【００１２】
メモリマクロ１０は、複数のメモリバンク１１、複数のメモリバンク１１に共通して設けられたデータ入力回路（ＤＩＮ）１３及びデータ出力回路（ＤＯＵＴ）１４を備えている。なお、本実施形態では、２個のメモリバンク１１−０及び１１−１を例に説明する。さらに、メモリマクロ１０は、アドレス及びコマンドを外部回路から受ける２個の入力ポート（アドレス／コマンド入力部（ＡＣＩＮ）１２−０及び１２−１）を備えている。そして、複数のメモリバンク１１に対して、この２個の入力ポートを用いて外部回路からアクセスすることが可能である。
【００１３】
アドレス／コマンド入力部１２−０には、メモリバンク１１−０或いは１１−１用のコマンドＣＭＤ０＜０：Ａ＞、及びアドレスＡＤＤ０＜０：Ｂ＞が入力されている。なお、＜０：Ｂ＞は、データ幅が“Ｂ＋１”ビットであることを示している。アドレス／コマンド入力部１２−０は、コマンドＣＭＤ０＜０：Ａ＞、及びアドレスＡＤＤ０＜０：Ｂ＞を用いて、メモリバンク１１−０及び１１−１に各種アドレス及び各種信号を送る。
【００１４】
アドレス／コマンド入力部１２−１には、メモリバンク１１−０或いは１１−１用のコマンドＣＭＤ１＜０：Ａ＞、及びアドレスＡＤＤ１＜０：Ｂ＞が入力されている。アドレス／コマンド入力部１２−１は、コマンドＣＭＤ１＜０：Ａ＞、及びアドレスＡＤＤ１＜０：Ｂ＞を用いて、メモリバンク１１−０及び１１−１に各種アドレス及び各種信号を送る。
【００１５】
データ入力回路（ＤＩＮ）１３には、外部回路から入力データＤＩ＜０：１２７＞が入力されている。なお、本実施形態では、一例として、入力データＤＩ＜０：１２７＞及び出力データＤＯ＜０：１２７＞のデータ幅が１２８ビットである。また、データ入力回路１３には、メモリバンク１１−０及び１１−１に共通して設けられた１２８本の書き込み用グローバルデータ線ＧＷＤＬが接続されている。データ入力回路１３は、入力データＤＩ＜０：１２７＞を書き込みデータとしてグローバルデータ線ＧＷＤＬに送る。
【００１６】
データ出力回路（ＤＯＵＴ）１４には、メモリバンク１１−０及び１１−１に共通して設けられた１２８本の読み出し用グローバルデータ線ＧＲＤＬが接続されている。データ出力回路１４は、グローバルデータ線ＧＲＤＬに読み出された読み出しデータを出力データＤＯ＜０：１２７＞として外部回路に出力する。
【００１７】
各メモリバンク１１は、複数のメモリセルアレイ１５、ロウデコーダ（Ｒ／Ｄ）１６、カラムデコーダ（Ｃ／Ｄ）１７、センスアンプ（Ｓ／Ａ）１８、書き込み回路２０、読み出し回路２１、及びアドレス／コマンド選択部（ＡＣＬＩＮ）１９を備えている。また、各メモリバンク１１は、複数のメモリセルアレイ１５に共通して設けられ、かつ読み出しデータ及び書き込みデータが転送される１２８本のローカルデータ線ＬＤＬを備えている。
【００１８】
書き込み回路２０は、書き込み用グローバルデータ線ＧＷＤＬとローカルデータ線ＬＤＬとの間に接続されている。書き込み回路２０は、書き込みデータをラッチし、このラッチしたデータをローカルデータ線ＬＤＬに送る。
【００１９】
読み出し回路２１は、読み出し用グローバルデータ線ＧＲＤＬとローカルデータ線ＬＤＬとの間に接続されている。読み出し回路２１は、メモリセルＭＣからローカルデータ線ＬＤＬに送られた読み出しデータを増幅し、この増幅したデータをグローバルデータ線ＧＲＤＬに送る。
【００２０】
アドレス／コマンド選択部（ＡＣＬＩＮ）１９は、アドレス／コマンド入力部１２−０及び１２−１それぞれから各種アドレス及び各種信号を受ける。アドレス／コマンド選択部（ＡＣＬＩＮ）１９は、これら各種アドレス及び各種信号を用いて、ロウデコーダ（Ｒ／Ｄ）１６、カラムデコーダ（Ｃ／Ｄ）１７、書き込み回路２０、及び読み出し回路２１の動作を制御する信号を生成する。
【００２１】
図２は、１個のメモリセルアレイ１５とこれに付随する周辺回路を抽出して示した回路ブロック図である。メモリセルアレイ１５は、複数のメモリセルＭＣが行方向及び列方向に配列されて構成されている。
【００２２】
メモリセルアレイ１５には、それぞれがロウ方向に延在するように、複数のワード線ＷＬが配設されている。また、メモリセルアレイ１５には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１５の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１５の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。なお、図２には、１６本のカラム選択線ＣＳＬ＜０＞〜＜１５＞を備えたメモリマクロ１０を例示している。
【００２３】
ビット線対ＢＬ，／ＢＬには、センスアンプ（Ｓ／Ａ）１８が接続されている。センスアンプ１８は、ワード線ＷＬが選択するメモリセルＭＣから相補な関係にあるビット線対ＢＬ，／ＢＬの一方に読み出された読み出しデータを検知及び増幅する。
【００２４】
各センスアンプ１８は、カラム選択トランジスタ２２を介してローカルデータ線ＬＤＬ＜ｉ＞に接続されている。カラム選択トランジスタ２２には、カラム選択線ＣＳＬが接続されている。
【００２５】
ワード線ＷＬには、ロウデコーダ（Ｒ／Ｄ）１６が接続されている。ロウデコーダ１６は、ロウアドレスをデコードし、複数のワード線ＷＬの１本を選択する。カラム選択線ＣＳＬには、カラムデコーダ（Ｃ／Ｄ）１７が接続されている。カラムアドレスをデコードし、複数のカラム選択線ＣＳＬの１本を選択する。
【００２６】
メモリセルＭＣについては、特に限定されず、ＤＲＡＭ（Dynamic Random Access Memory）セルやＳＲＡＭ（Static Random Access Memory）セルを代表とする各種メモリセルを用いることが可能である。本実施形態では、ＤＲＡＭセルを一例に説明する。図３は、メモリセルＭＣの構成を示す回路図である。
【００２７】
メモリセルＭＣは、セルキャパシタＣＣ、及びセルトランジスタＣＴを備えている。セルキャパシタＣＣの一方の電極は、基準電圧としてのプレート電圧ＶＰＬが供給される端子に接続されている。セルキャパシタＣＣの他方の電極は、セルトランジスタＣＴを介してビット線ＢＬ０に接続されている。セルトランジスタＣＴのゲート端子は、ワード線ＷＬ０に接続されている。
【００２８】
このように構成されたメモリマクロ１０では、２個の入力ポートを用いて、外部回路からメモリバンク１１−０及びメモリバンク１１−１にアクセスすることが可能となるため、メモリバンク１１−０及びメモリバンク１１−１に対して同時にデータ書き込み及びデータ読み出しを行うことができる。
【００２９】
次に、アドレス／コマンド選択部（ＡＣＬＩＮ）１９の具体的な構成例について説明する。コマンドの入力ポートを２個にする場合、カラム選択動作（すなわち、読み出し及び書き込み動作）を２系統にする方法と、ロウ選択動作（すなわち、アクティブコマンド及びプリチャージコマンドによるワード線選択動作）を２系統にする方法とがある。以下に、読み出し及び書き込み動作を２系統にする場合のカラム用アドレス／コマンド選択部（カラム用アドレス選択部１９Ａ、及びカラム用コマンド選択部１９Ｂ）と、アクティブコマンド及びプリチャージコマンドを２系統にする場合のロウ用アドレス／コマンド選択部（ロウ用アドレス選択部１９Ｃ、及びロウ用コマンド選択部１９Ｄ）とに分けて各構成例について説明する。
【００３０】
［カラム用アドレス／コマンド選択部の構成］
まず、読み出し及び書き込み動作を２系統にする場合のカラム用アドレス／コマンド選択部１９の構成例について説明する。図４は、カラム用アドレス選択部１９Ａ及びカラム用コマンド選択部１９Ｂを中心に示したメモリマクロ１０の回路ブロック図である。
【００３１】
アドレス／コマンド入力部１２−０には、リードコマンドＲＤ０、ライトコマンドＷＴ０、及びカラムアドレスＣＡ０＜０：Ｃ＞が入力されている。アドレス／コマンド入力部１２−０は、リードコマンドＲＤ０が入力された場合に、ハイレベルの読み出し信号ＳＲＤ０を生成する。アドレス／コマンド入力部１２−０は、ライトコマンドＷＴ０が入力された場合に、ハイレベルの書き込み信号ＳＷＴ０を生成する。また、アドレス／コマンド入力部１２−０は、カラムアドレスＣＡ０＜０：Ｃ＞をカラムプリデコーダ（ＣＰＤ）２３−０に送る。
【００３２】
カラムプリデコーダ２３−０は、カラムアドレスＣＡ０＜０：Ｃ＞に基づいて、バンク／アレイ選択アドレスＡＳＡ０、及びカラム選択アドレスＣＳＡ０を生成する。バンク／アレイ選択アドレスＡＳＡ０は、どのメモリバンク１１内のどのメモリセルアレイ１５を選択するかを示すアドレスである。カラム選択アドレスＣＳＡ０は、カラム選択線ＣＳＬを選択するためのアドレスである。本実施形態では、図４に示したカラムデコーダ（Ｃ／Ｄ）１７が８本のカラム選択線ＣＳＬのいずれかを選択するため、この場合８＝２３なのでカラム選択アドレスＣＳＡ０は３ビットからなる。
【００３３】
アドレス／コマンド入力部１２−１には、リードコマンドＲＤ１、ライトコマンドＷＴ１、及びカラムアドレスＣＡ１＜０：Ｃ＞が入力されている。アドレス／コマンド入力部１２−１は、リードコマンドＲＤ１が入力された場合に、ハイレベルの読み出し信号ＳＲＤ１を生成する。アドレス／コマンド入力部１２−１は、ライトコマンドＷＴ１が入力された場合に、ハイレベルの書き込み信号ＳＷＴ１を生成する。また、アドレス／コマンド入力部１２−１は、カラムアドレスＣＡ１＜０：Ｃ＞をカラムプリデコーダ（ＣＰＤ）２３−１に送る。
【００３４】
カラムプリデコーダ２３−１は、カラムアドレスＣＡ１＜０：Ｃ＞に基づいて、バンク／アレイ選択アドレスＡＳＡ１、及びカラム選択アドレスＣＳＡ１を生成する。バンク／アレイ選択アドレスＡＳＡ１は、どのメモリバンク１１内のどのメモリセルアレイ１５を選択するかを示すアドレスである。カラム選択アドレスＣＳＡ１は、カラム選択線ＣＳＬを選択するためのアドレスである。
【００３５】
なお、カラムプリデコーダ２３−０から出力されるバンク／アレイ選択アドレスＡＳＡ０は、このアドレスで選択されるメモリバンク１１に供給される。同様に、カラムプリデコーダ２３−１から出力されるバンク／アレイ選択アドレスＡＳＡ１は、このアドレスで選択されるメモリバンク１１に供給される。また、カラムプリデコーダ２３−０から出力されたカラム選択アドレスＣＳＡ０は、メモリバンク１１−０及び１１−１に供給される。同様に、カラムプリデコーダ２３−１から出力されたカラム選択アドレスＣＳＡ１は、メモリバンク１１−０及び１１−１に供給される。
【００３６】
メモリバンク１１−０及び１１−１はそれぞれ、カラム用アドレス選択部１９Ａ−０及び１９Ａ−１を備えている。各カラム用アドレス選択部１９Ａは、複数の選択回路２４を備えている。カラム選択アドレスＣＳＡが３ビットであるため、選択回路２４は、図４に示した１個のカラムデコーダ（Ｃ／Ｄ）１７に対して３個ずつ配置される。そして、３個の選択回路２４により３ビットのローカルカラム選択アドレスＬＣＡが生成される。
【００３７】
各選択回路２４は、２個のＡＮＤ回路２４Ａ、２４Ｂ、及び１個のＯＲ回路２４Ｃから構成されている。ＡＮＤ回路２４Ａの一方の入力端子にはバンク／アレイ選択アドレスＡＳＡ０、他方の入力端子にはカラム選択アドレスＣＳＡ０が入力されている。ＡＮＤ回路２４Ｂの一方の入力端子にはバンク／アレイ選択アドレスＡＳＡ１、他方の入力端子にはカラム選択アドレスＣＳＡ１が入力されている。ＡＮＤ回路２４Ａ及び２４Ｂの出力は、ＯＲ回路２４Ｃに入力される。ＯＲ回路２４Ｃの出力は、ローカルカラム選択アドレスＬＣＡとしてカラムデコーダ（Ｃ／Ｄ）１７に送られる。
【００３８】
このように構成されたカラム用アドレス選択部１９Ａでは、バンク／アレイ選択アドレスＡＳＡ及びカラム選択アドレスＣＳＡで指定されたカラムデコーダ（Ｃ／Ｄ）１７に、ローカルカラム選択アドレスＬＣＡを送ることができる。カラムデコーダ（Ｃ／Ｄ）１７は、このローカルカラム選択アドレスＬＣＡを用いて、ビット線対ＢＬ，／ＢＬを選択する。
【００３９】
次に、カラム用コマンド選択部１９Ｂの構成について説明する。メモリバンク１１−０及び１１−１は、カラム用コマンド選択部１９Ｂ−０及び１９Ｂ−１をそれぞれ備えている。各カラム用コマンド選択部１９Ｂは、書き込み選択回路２５、及び読み出し選択回路２６を備えている。
【００４０】
書き込み選択回路２５は、２個のＡＮＤ回路２５Ａ、２５Ｂ、及び１個のＯＲ回路２５Ｃから構成されている。ＡＮＤ回路２５Ａの一方の入力端子にはバンク／アレイ選択アドレスＡＳＡ０、他方の入力端子には書き込み信号ＳＷＴ０が入力されている。ＡＮＤ回路２５Ｂの一方の入力端子にはバンク／アレイ選択アドレスＡＳＡ１、他方の入力端子には書き込み信号ＳＷＴ１が入力されている。ＡＮＤ回路２５Ａ及び２５Ｂの出力は、ＯＲ回路２５Ｃに入力される。ＯＲ回路２５Ｃの出力は、書き込み活性化信号ＷＡＴとして書き込み回路２０に送られる。書き込み回路２０は、書き込み活性化信号ＷＡＴがハイレベルの場合に、書き込み動作を実行する。
【００４１】
読み出し選択回路２６は、２個のＡＮＤ回路２６Ａ、２６Ｂ、及び１個のＯＲ回路２６Ｃから構成されている。ＡＮＤ回路２６Ａの一方の入力端子にはバンク／アレイ選択アドレスＡＳＡ０、他方の入力端子には読み出し信号ＳＲＤ０が入力されている。ＡＮＤ回路２６Ｂの一方の入力端子にはバンク／アレイ選択アドレスＡＳＡ１、他方の入力端子には読み出し信号ＳＲＤ１が入力されている。ＡＮＤ回路２６Ａ及び２６Ｂの出力は、ＯＲ回路２６Ｃに入力される。ＯＲ回路２６Ｃの出力は、読み出し活性化信号ＲＡＴとして読み出し回路２１に送られる。読み出し回路２１は、読み出し活性化信号ＲＡＴがハイレベルの場合に、読み出し動作を実行する。
【００４２】
なお、アドレス／コマンド入力部１２−０から出力される書き込み信号ＳＷＴ０は、メモリバンク１１−０及び１１−１に供給される。また、アドレス／コマンド入力部１２−０から出力される読み出し信号ＳＲＤ０は、メモリバンク１１−０及び１１−１に供給される。同様に、アドレス／コマンド入力部１２−１から出力される書き込み信号ＳＷＴ１は、メモリバンク１１−０及び１１−１に供給される。また、アドレス／コマンド入力部１２−１から出力される読み出し信号ＳＲＤ１は、メモリバンク１１−０及び１１−１に供給される。
【００４３】
このようしてカラム用コマンド選択部１９Ｂを構成することで、ライトコマンドＷＴを受けているアドレス／コマンド入力部１２が選択するメモリバンク１１で書き込み動作が行われる。また、リードコマンドＲＤを受けているアドレス／コマンド入力部１２が選択するメモリバンク１１で読み出し動作が行われる。
【００４４】
また、例えばアドレス／コマンド入力部１２−０がライドコマンドＷＴ０を受け、アドレス／コマンド入力部１２−１がリードコマンドＲＤ１を受ける場合に、メモリバンク１１−０での書き込み動作と、メモリバンク１１−１での読み出し動作とが同時に実行される。
【００４５】
［ロウ用アドレス／コマンド選択部の構成］
次に、アクティブコマンド及びプリチャージコマンドを２系統にする場合のロウ用アドレス／コマンド選択部１９の構成例について説明する。図５は、ロウ用アドレス選択部１９Ｃ及びロウ用コマンド選択部１９Ｄを中心に示したメモリマクロ１０の回路ブロック図である。なお、図５において、メモリセルアレイ１５、データ入力回路（ＤＩＮ）１３、データ出力回路（ＤＯＵＴ）１４、及びカラム系の回路（これらは、図１を参照）については、図示を省略している。
【００４６】
アドレス／コマンド入力部１２−０には、アクティブコマンドＡＣＴ０、プリチャージコマンドＰＲＣ０、及びロウアドレスＲＡ０＜０：Ｄ＞が入力されている。アドレス／コマンド入力部１２−０は、アクティブコマンドＡＣＴ０が入力された場合に、ハイレベルのアクティブ信号ＳＡＣＴ０を生成する。アドレス／コマンド入力部１２−０は、プリチャージコマンドＰＲＣ０が入力された場合に、ハイレベルのプリチャージ信号ＳＰＲＣ０を生成する。また、アドレス／コマンド入力部１２−０は、ロウアドレスＲＡ０＜０：Ｄ＞をロウプリデコーダ（ＲＰＤ）２７−０に送る。
【００４７】
ロウプリデコーダ２７−０は、ロウアドレスＲＡ０＜０：Ｄ＞に基づいて、バンク／アレイ選択アドレスＡＳＡ０、及びロウ選択アドレスＲＳＡ０を生成する。バンク／アレイ選択アドレスＡＳＡ０は、どのメモリバンク１１内のどのメモリセルアレイ１５を選択するかを示すアドレスである。ロウ選択アドレスＲＳＡ０は、メモリセルアレイ１５のワード線ＷＬを選択するためのアドレスである。
【００４８】
アドレス／コマンド入力部１２−１には、アクティブコマンドＡＣＴ１、プリチャージコマンドＰＲＣ１、及びロウアドレスＲＡ１＜０：Ｄ＞が入力されている。アドレス／コマンド入力部１２−１は、アクティブコマンドＡＣＴ１が入力された場合に、ハイレベルのアクティブ信号ＳＡＣＴ１を生成する。アドレス／コマンド入力部１２−１は、プリチャージコマンドＰＲＣ１が入力された場合に、ハイレベルのプリチャージ信号ＳＰＲＣ１を生成する。また、アドレス／コマンド入力部１２−１は、ロウアドレスＲＡ１＜０：Ｄ＞をロウプリデコーダ（ＲＰＤ）２７−１に送る。
【００４９】
ロウプリデコーダ２７−１は、ロウアドレスＲＡ１＜０：Ｄ＞に基づいて、バンク／アレイ選択アドレスＡＳＡ１、及びロウ選択アドレスＲＳＡ１を生成する。バンク／アレイ選択アドレスＡＳＡ１は、どのメモリバンク１１内のどのメモリセルアレイ１５を選択するかを示すアドレスである。ロウ選択アドレスＲＳＡ１は、メモリセルアレイ１５のワード線ＷＬを選択するためのアドレスである。
【００５０】
なお、ロウプリデコーダ２７−０から出力されるバンク／アレイ選択アドレスＡＳＡ０は、このアドレスで選択されるメモリバンク１１に供給される。同様に、ロウプリデコーダ２７−１から出力されるバンク／アレイ選択アドレスＡＳＡ１は、このアドレスで選択されるメモリバンク１１に供給される。また、ロウプリデコーダ２７−０から出力されるロウ選択アドレスＲＳＡ０は、メモリバンク１１−０及び１１−１に供給される。ロウプリデコーダ２７−１から出力されるロウ選択アドレスＲＳＡ１は、メモリバンク１１−０及び１１−１に供給される。
【００５１】
アドレス／コマンド入力部１２−０から出力されるアクティブ信号ＳＡＣＴ０は、メモリバンク１１−０及び１１−１に供給される。アドレス／コマンド入力部１２−０から出力されるプリチャージ信号ＳＰＲＣ０は、メモリバンク１１−０及び１１−１に供給される。同様に、アドレス／コマンド入力部１２−１から出力されるアクティブ信号ＳＡＣＴ１は、メモリバンク１１−０及び１１−１に供給される。アドレス／コマンド入力部１２−１から出力されるプリチャージ信号ＳＰＲＣ１は、メモリバンク１１−０及び１１−１に供給される。
【００５２】
ワード線ＷＬは、アクティブコマンドＡＣＴ（アクティブ信号ＳＡＣＴ）により活性化され、プリチャージコマンドＰＲＣ（プリチャージ信号ＳＰＲＣ）により非活性化される。すなわち、ロウ用コマンド選択部１９ＤがアクティブコマンドＡＣＴで活性化されかつプリチャージコマンドＰＲＣによって非活性化されるワード線制御信号ＷＬＣＴＬを生成し、これをロウデコーダ（Ｒ／Ｄ）１６に送ることで、ワード線ＷＬの制御が行われる。
【００５３】
このため、各ロウ用コマンド選択部１９Ｄは、アドレス／コマンド入力部１２−０に対応するラッチ回路３１と、アドレス／コマンド入力部１２−１に対応するラッチ回路３２を備えている。ラッチ回路３１は、出力が他方の入力に接続された２個のＮＡＮＤ回路３１Ａ及び３１Ｂから構成されている。また、ラッチ回路３２は、出力端子が他方の入力端子に接続された２個のＮＡＮＤ回路３２Ａ及び３２Ｂから構成されている。
【００５４】
ラッチ回路３１のセット端子（ＮＡＮＤ回路３１Ａの入力端子）には、ローカルアクティブ信号ＬＡＣＴ０が入力されている。ローカルアクティブ信号ＬＡＣＴ０は、アクティブ信号ＳＡＣＴ０とバンク／アレイ選択アドレスＡＳＡ０とを入力とするＡＮＤ回路３３の出力が、インバータ回路３４により反転された信号である。
【００５５】
ラッチ回路３２のセット端子（ＮＡＮＤ回路３２Ａの入力端子）には、ローカルアクティブ信号ＬＡＣＴ１が入力されている。ローカルアクティブ信号ＬＡＣＴ１は、アクティブ信号ＳＡＣＴ１とバンク／アレイ選択アドレスＡＳＡ１とを入力とするＡＮＤ回路３５の出力が、インバータ回路３６により反転された信号である。
【００５６】
ラッチ回路３１及び３２の出力は、ＯＲ回路３８に入力される。ＯＲ回路３８の出力は、ワード線制御信号ＷＬＣＴＬとして、ロウデコーダ（Ｒ／Ｄ）１６に送られる。
【００５７】
一方、ラッチ回路３１のリセット端子（ＮＡＮＤ回路３１Ｂの入力端子）及びラッチ回路３２のリセット端子（ＮＡＮＤ回路３２Ｂの入力端子）には、ローカルプリチャージ信号ＬＰＲＣが入力されている。ローカルプリチャージ信号ＬＰＲＣは、選択回路３７により生成される。選択回路３７は、プリチャージ信号ＳＰＲＣが活性化され、かつメモリバンク１１に対応するバンク／アレイ選択アドレスＡＳＡが活性化された場合に、ローカルプリチャージ信号ＬＰＲＣをローレベルに設定する。
【００５８】
選択回路３７は、２個のＡＮＤ回路３７Ａ、３７Ｂ、及び１個のＮＯＲ回路３７Ｃから構成されている。ＡＮＤ回路３７Ａの一方の入力端子にはプリチャージ信号ＳＰＲＣ０、他方の入力端子にはバンク／アレイ選択アドレスＡＳＡ０が入力されている。ＡＮＤ回路３７Ｂの一方の入力端子にはプリチャージ信号ＳＰＲＣ１、他方の入力端子にはバンク／アレイ選択アドレスＡＳＡ１が入力されている。ＡＮＤ回路３７Ａ及び３７Ｂの出力は、ＮＯＲ回路３７Ｃに入力される。ＮＯＲ回路３７Ｃの出力は、ローカルプリチャージ信号ＬＰＲＣとして、ラッチ回路３１及び３２に送られる。
【００５９】
本実施形態では、図５に示すように、１個のロウデコーダ（Ｒ／Ｄ）１６に５１２本のワード線ＷＬが接続されている構成を例示している。この場合、５１２＝２９なので、ロウ選択アドレスＲＳＡは９ビットである。このため、各ロウ用アドレス選択部１９Ｃは、９個の選択回路３９を備えている。そして、９個の選択回路３９により９ビットのローカルロウ選択アドレスＬＲＡが生成される。
【００６０】
各選択回路３９は、２個のＡＮＤ回路３９Ａ、３９Ｂ、及び１個のＯＲ回路３９Ｃから構成されている。ＡＮＤ回路３９Ａの一方の入力端子にはロウ選択アドレスＲＳＡ０、他方の入力端子にはラッチ回路３１の出力が入力されている。ＡＮＤ回路３９Ｂの一方の入力端子にはロウ選択アドレスＲＳＡ１、他方の入力端子にはラッチ回路３２の出力が入力されている。ＡＮＤ回路３９Ａ及び３９Ｂの出力は、ＯＲ回路３９Ｃに入力される。ＯＲ回路３９Ｃの出力は、ローカルロウ選択アドレスＬＲＡとしてとしてロウデコーダ（Ｒ／Ｄ）１６に送られる。ロウデコーダ（Ｒ／Ｄ）１６にはワード線ＷＬが接続されており、このワード線ＷＬにはメモリセルアレイ１５（図示せず）が接続されている。
【００６１】
このようにしてロウ用アドレス／コマンド入力部を構成することで、アドレス／コマンド入力部１２−０及び１２−１の両方にアクティブコマンドＡＣＴ或いはプリチャージコマンドＰＲＣが入力された場合でも、アドレス／コマンド入力部１２−０及び１２−１それぞれが選択するメモリセルアレイ１５のワード線ＷＬを活性化或いは非活性化することができる。
【００６２】
また、例えば、アドレス／コマンド入力部１２−０にアクティブコマンドＡＣＴ、アドレス／コマンド入力部１２−１にプリチャージコマンドＰＲＣが入力された場合でも、アドレス／コマンド入力部１２−０が選択するメモリセルアレイ１５のワード線ＷＬを活性化し、アドレス／コマンド入力部１２−１が選択するメモリセルアレイ１５のワード線ＷＬを非活性化することができる。
【００６３】
以上詳述したように本実施形態によれば、メモリマクロ１０に供給されるアドレス及びコマンドの入力ポートを２系統化することで、異なるメモリバンクで読み出し及び書き込みを同時に実行することが可能となる。この結果、複数のメモリマクロを用いることなく、高いデータバンド幅を実現することができる。
【００６４】
また、データ入力回路（ＤＩＮ）１３及びデータ出力回路（ＤＯＵＴ）１４を複数のメモリバンク１１で共有することができるため、メモリマクロ１０の回路面積の増加を抑えることができる。
【００６５】
また、各メモリバンク内で、書き込み回路２０から書き込みデータが転送されるデータ線、及び読み出し回路２１に読み出しデータを転送するデータ線を、ローカルデータ線ＬＤＬとして共通にしているため、データ線の本数を減らすことができ、ひいては回路面積の増加を抑えることができる。
【００６６】
（第２の実施形態）
第２の実施形態は、カラム用アドレス／コマンド選択部１９の変形例であり、アドレス／コマンド入力部１２−０及び１２−１が、書き込み／読み出し専用のバンク／アレイ選択アドレスＡＳＡ０及びＡＳＡ１を生成する。これにより、アドレス／コマンド選択部１９内の書き込み回路２０及び読み出し回路２１の動作を制御するための回路を簡素化するようにしている。
【００６７】
図６は、本発明の第２の実施形態に係るメモリマクロ１０の回路ブロック図である。アドレス／コマンド入力部１２−０には、リードコマンドＲＤ０、ライトコマンドＷＴ０、及びカラムアドレスＣＡ０＜０：Ｃ＞が入力されている。アドレス／コマンド入力部１２−０は、２個のＡＮＤ回路１２Ａ−０及び１２Ｂ−０を備えている。
【００６８】
ＡＮＤ回路１２Ａ−０の一方の入力端子にはライトコマンドＷＴ０、他方の入力端子にはカラムアドレスＣＡ０＜０：Ｃ＞が入力されている。ＡＮＤ回路１２Ｂ−１の一方の入力端子にはリードコマンドＲＤ０、他方の入力端子には及びカラムアドレスＣＡ０＜０：Ｃ＞が入力されている。
【００６９】
アドレス／コマンド入力部１２−１には、リードコマンドＲＤ１、ライトコマンドＷＴ１、及びカラムアドレスＣＡ１＜０：Ｃ＞が入力されている。アドレス／コマンド入力部１２−１は、２個のＡＮＤ回路１２Ａ−１及び１２Ｂ−１を備えている。
【００７０】
ＡＮＤ回路１２Ａ−１の一方の入力端子にはライトコマンドＷＴ１、他方の入力端子にはカラムアドレスＣＡ１＜０：Ｃ＞が入力されている。ＡＮＤ回路１２Ｂ−１の一方の入力端子にはリードコマンドＲＤ１、他方の入力端子には及びカラムアドレスＣＡ１＜０：Ｃ＞が入力されている。
【００７１】
ＡＮＤ回路１２Ａは、ライトコマンドＷＴが入力された場合に、カラムアドレスＣＡを出力する。ＡＮＤ回路１２Ｂは、リードコマンドＲＴが入力された場合に、カラムアドレスＣＡを出力する。
【００７２】
ＡＮＤ回路１２Ａ−０及び１２Ａ−１の出力は、マルチプレクサ４２−０に入力されている。ＡＮＤ回路１２Ｂ−０及び１２Ｂ−１の出力は、マルチプレクサ４２−１に入力されている。マルチプレクサ４２−０は、ライトコマンドＷＴが入力されたアドレス／コマンド入力部１２側のカラムアドレスＣＡを出力する。マルチプレクサ４２−１は、リードコマンドＲＤが入力されたアドレス／コマンド入力部１２側のカラムアドレスＣＡを出力する。
【００７３】
カラムプリデコーダ２３−０は、マルチプレクサ４２−０から送られたカラムアドレスＣＡに基づいて、バンク／アレイ選択アドレスＡＳＡ０、及びカラム選択アドレスＣＳＡ０を生成する。従って、バンク／アレイ選択アドレスＡＳＡ０は、書き込み対象のメモリセルアレイ１５を選択するためのアドレスである。
【００７４】
カラムプリデコーダ２３−１は、マルチプレクサ４２−１から送られたカラムアドレスＣＡに基づいて、バンク／アレイ選択アドレスＡＳＡ１、及びカラム選択アドレスＣＳＡ１を生成する。従って、バンク／アレイ選択アドレスＡＳＡ１は、読み出し対象のメモリセルアレイ１５を選択するためのアドレスである。
【００７５】
なお、カラムプリデコーダ２３−０から出力されるバンク／アレイ選択アドレスＡＳＡ０は、このアドレスで選択されるメモリバンク１１に供給される。同様に、カラムプリデコーダ２３−１から出力されるバンク／アレイ選択アドレスＡＳＡ１は、このアドレスで選択されるメモリバンク１１に供給される。
【００７６】
バンク／アレイ選択アドレスＡＳＡ０は、このアドレスで選択されるメモリバンク１１の書き込み回路２０にバッファ４３を介して供給される。バンク／アレイ選択アドレスＡＳＡ１は、このアドレスで選択されるメモリバンク１１の読み出し回路２１にバッファ４４を介して供給される。
【００７７】
このように構成されたメモリマクロ１０では、アドレス／コマンド入力部１２−０及び１２−１は、書き込み／読み出し専用のバンク／アレイ選択アドレスＡＳＡ０及びＡＳＡ１をメモリバンク１１−０及び１１−１に供給することができる。アドレス／コマンド入力部１２−０及び１２−１を図６に構成することで、図４に示したカラム用コマンド選択部１９Ｂが必要なくなる。これにより、書き込み回路２０及び読み出し回路２１の動作を制御するための回路を簡素化することができる。また、書き込み回路２０及び読み出し回路２１の制御速度を向上させることができる。
【００７８】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係る半導体記憶装置１０の全体構成を示すブロック図。
【図２】１個のメモリセルアレイ１５とこれに付随する周辺回路を抽出して示した回路ブロック図。
【図３】メモリセルＭＣの構成を示す回路図。
【図４】カラム用アドレス選択部１９Ａ及びカラム用コマンド選択部１９Ｂを中心に示したメモリマクロ１０の回路ブロック図。
【図５】ロウ用アドレス選択部１９Ｃ及びロウ用コマンド選択部１９Ｄを中心に示したメモリマクロ１０の回路ブロック図。
【図６】本発明の第２の実施形態に係るメモリマクロ１０の回路ブロック図。
【符号の説明】
【００８０】
ＧＷＤＬ…書き込み用グローバルデータ線、ＧＲＤＬ…読み出し用グローバルデータ線、ＬＤＬ…ローカルデータ線、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＣＳＬ…カラム選択線、ＣＣ…セルキャパシタ、ＣＴ…セルトランジスタ、１０…メモリマクロ、１１…メモリバンク、１２…アドレス／コマンド入力部、１２Ａ，１２Ｂ…ＡＮＤ回路、１３…データ入力回路、１４…データ出力回路、１５…メモリセルアレイ、１６…ロウデコーダ（Ｒ／Ｄ）、１７…カラムデコーダ（Ｃ／Ｄ）、１８…センスアンプ（Ｓ／Ａ）、１９…アドレス／コマンド選択部（ＡＣＬＩＮ）、１９Ａ…カラム用アドレス選択部、１９Ｂ…カラム用コマンド選択部、１９Ｃ…ロウ用アドレス選択部、１９Ｄ…ロウ用コマンド選択部、２０…書き込み回路、２１…読み出し回路、２２…カラム選択トランジスタ、２３…カラムプリデコーダ、２４，３７，３９…選択回路、２４Ａ，２４Ｂ，３７Ａ，３７Ｂ，３９Ａ，３９Ｂ…ＡＮＤ回路、２４Ｃ，３９Ｃ…ＯＲ回路、２５…書き込み選択回路、２５Ａ，２５Ｂ…ＡＮＤ回路、２５Ｃ…ＯＲ回路、２６…読み出し選択回路、２６Ａ，２６Ｂ…ＡＮＤ回路、２６Ｃ…ＯＲ回路、２７…ロウプリデコーダ、３１，３２…ラッチ回路、３１Ａ，３１Ｂ，３２Ａ，３２Ｂ…ＮＡＮＤ回路、３３，３５…ＡＮＤ回路、３４，３６…インバータ回路、３７Ｃ…ＮＯＲ回路、３８…ＯＲ回路、４２…マルチプレクサ、４３，４４…バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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