(57)【要約】【課題】ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。【解決手段】半導体基板をパターニングして素子分離用溝を形成する工程と、素子分離用溝に絶縁体を埋め込んで素子分離領域を形成する工程と、ＣＭＰ法により表面を平坦化して、フィールド形成用絶縁膜を露出させる工程と、絶縁体の上部を除去する工程と、フィールド形成用絶縁膜を除去する工程と、素子分離領域が形成された半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する工程と、絶縁体の内部に存在しているボイドの上部を開口させる工程と、ゲート溝内にゲート電極を形成する工程とを有する方法で半導体装置を製造する。【選択図】図３
2008263017.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に、素子分離領域を形成するためのパターンを有するフィールド形成用絶縁膜を形成する工程と、
（ｂ）前記フィールド形成用絶縁膜をマスクとして前記半導体基板をパターニングして、前記半導体基板に素子分離用溝を形成する工程と、
（ｃ）前記素子分離用溝に絶縁体を埋め込んで、前記半導体基板に素子分離領域を形成する工程と、
（ｄ）ＣＭＰ法により表面を平坦化して、前記フィールド形成用絶縁膜を露出させる工程と、
（ｅ）前記素子分離用溝に埋め込まれている前記絶縁体の上部を除去する工程と、
（ｆ）前記フィールド形成用絶縁膜を除去する工程と、
（ｇ）前記素子分離領域が形成された前記半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する工程と、
（ｈ）前記絶縁体の内部に存在しているボイドの上部を開口させる工程と、
（ｉ）前記ゲート溝内にゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離領域の幅が８０ｎｍ以下である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｆ）〜（ｈ）を、前記工程（ｆ）、前記工程（ｇ）、前記工程（ｈ）の順に行う請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｆ）〜（ｈ）を、前記工程（ｈ）、前記工程（ｆ）、前記工程（ｇ）の順に行う請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が形成された、溝ゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスでは、ＳＴＩ法を用いて活性領域間を絶縁体で埋め込んだ素子分離領域が形成されることがある（特許文献１参照）。ＳＴＩ法による素子分離領域は、次のように形成される。まず、半導体基板上に、窒化シリコン等からなるフィールド形成用絶縁膜を形成し、そのフィールド形成用絶縁膜をパターニングする。次に、パターニングされたフィールド形成用絶縁膜をマスクとして半導体基板をパターニングして素子分離用溝を形成し、その素子分離用溝に酸化シリコン等の絶縁体を埋め込んで素子分離領域を形成する。なお、このような素子分離領域を一般にＳＴＩと呼ぶ。
【０００３】
一方、近年のＤＲＡＭでは、リフレッシュ特性を良好にするために、ゲート電極の下にゲートトレンチ（ゲート溝）が形成された溝ゲート構造が採用されている（特許文献２）。溝ゲート構造は、次のように形成される。まず、シリコン基板の活性領域および素子分離領域にわたってゲート溝を形成する。そして、そのゲート溝内にドープドポリシリコン等の導電体を成膜して、ワード配線を形成する。このとき、活性領域の上部のワード配線は、ゲート電極を兼ねている。
【特許文献１】特開平８−４６０２４号公報
【特許文献２】特開２００６−１３５１１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、半導体デバイスの微細化が進みＳＴＩの幅が狭くなると、ＳＴＩを構成する絶縁体中にボイドが発生しやすくなる。特に、ＳＴＩの幅が８０ｎｍ以下の場合に、ボイドの発生が顕著である。ただし、絶縁体中にボイドが発生していても、そのボイドが表面に出ていなければ通常は問題にはならない。
【０００５】
ところが、溝ゲート構造を有する半導体デバイスの場合、ＳＴＩの絶縁体中にボイドが発生していると、形成したゲート溝の側壁にボイドが露出してしまう。この状態でワード配線となる導電体を成膜すると、ボイド内にその導電体が入り込んでしまい、隣接するワード配線間（すなわちゲート電極間）でショートしてしまうという問題があった。
【０００６】
本発明では、ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決する本発明の半導体装置の製造方法は、
（ａ）半導体基板上に、素子分離領域を形成するためのパターンを有するフィールド形成用絶縁膜を形成する工程と、
（ｂ）前記フィールド形成用絶縁膜をマスクとして前記半導体基板をパターニングして、前記半導体基板に素子分離用溝を形成する工程と、
（ｃ）前記素子分離用溝に絶縁体を埋め込んで、前記半導体基板に素子分離領域を形成する工程と、
（ｄ）ＣＭＰ法により表面を平坦化して、前記フィールド形成用絶縁膜を露出させる工程と、
（ｅ）前記素子分離用溝に埋め込まれている前記絶縁体の上部を除去する工程と、
（ｆ）前記フィールド形成用絶縁膜を除去する工程と、
（ｇ）前記素子分離領域が形成された前記半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する工程と、
（ｈ）前記絶縁体の内部に存在しているボイドの上部を開口させる工程と、
（ｉ）前記ゲート溝内にゲート電極を形成する工程と
を有することを特徴とする。
【０００８】
前記素子分離領域の幅が８０ｎｍ以下である場合に、本発明の効果が十分に発揮される。
【０００９】
前記工程（ｆ）〜（ｈ）は、前記工程（ｆ）、前記工程（ｇ）、前記工程（ｈ）の順に行ってもよく、前記工程（ｈ）、前記工程（ｆ）、前記工程（ｇ）の順に行ってもよい。
【発明の効果】
【００１０】
本発明の方法によれば、ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる。
【発明を実施するための最良の形態】
【００１１】
本発明は、ＳＴＩ法により素子分離領域が形成された、溝ゲート構造を有する半導体装置の製造方法である。以下、本発明の実施形態について、図面を参照しつつ説明する。
【００１２】
なお、本発明の製造方法は、形成する素子分離領域の幅が８０ｎｍ以下の場合に好適な方法である。すなわち、形成する素子分離領域の幅（隣接活性領域の最小間隔）が８０ｎｍ以下の場合に、素子分離領域を構成する絶縁体中におけるボイドの発生が顕著になることから、本発明の効果が十分に発揮される。特に、形成する素子分離領域の幅が７０ｎｍ以下の場合に、本発明の効果が大きい。ただし、形成する素子分離領域の幅が８０ｎｍを超える場合であっても、素子分離領域を構成する絶縁体中にボイドが発生しているような場合には、同様に本発明の効果が発揮される。
【００１３】
まず、本発明では、半導体基板上に、素子分離領域を形成するためのパターンを有するフィールド形成用絶縁膜を形成する（工程（ａ））。このフィールド形成用絶縁膜は、次の工程で素子分離用溝を形成するためのマスクとして使用する。したがって、半導体基板に形成する素子分離用溝となる領域以外の領域をマスクするように、最終的に半導体基板の活性領域となる領域上に形成される。
【００１４】
具体例を挙げると、まず、図４Ａに示すように、半導体基板としてのシリコン基板１上の全面に、フィールド形成用絶縁膜となるシリコン窒化膜２をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。次いで、図４Ｂに示すように、シリコン窒化膜２上に、フォトリソグラフィーにより所定のパターンが形成されたフォトレジスト３が配置される。その後、図４Ｃに示すように、所定のパターンを有するフォトレジスト３をマスクとして、シリコン窒化膜２をドライエッチングする。最後に、図４Ｄに示すように、フォトレジスト３はアッシングにより除去される。
【００１５】
シリコン基板１の表面には、フィールド形成用絶縁膜となるシリコン窒化膜を成膜する前に熱酸化することにより、シリコン酸化膜が形成されていてもよい。また、シリコン窒化膜２の厚さは、１００〜１５０ｎｍの範囲とすることが好ましい。
【００１６】
次いで、本発明では、前記フィールド形成用絶縁膜をマスクとして前記半導体基板をパターニングして、前記半導体基板に素子分離用溝を形成する（工程（ｂ））。具体例を挙げると、図４Ｅに示すように、フィールド形成用絶縁膜であるパターニングされたシリコン窒化膜２をマスクとしてシリコン基板１をドライエッチングして、素子分離用溝を形成する。
【００１７】
素子分離用溝の深さは、シリコン基板１の表面から２００〜２５０ｎｍの範囲とすることが好ましい。素子分離用溝が形成されてその壁面に露出したシリコン基板１の表面には、約１０００℃で熱酸化することにより、シリコン酸化膜を形成することができる。
【００１８】
次いで、本発明では、前記素子分離用溝に絶縁体を埋め込んで、前記半導体基板に素子分離領域を形成し（工程（ｃ））、ＣＭＰ法により表面を平坦化して、前記フィールド形成用絶縁膜を露出させる（工程（ｄ））。さらに、前記素子分離用溝に埋め込まれている前記絶縁体の上部を除去する（工程（ｅ））。その後、前記フィールド形成用絶縁膜を除去する（工程（ｆ））。
【００１９】
具体例を挙げると、まず、図４Ｆに示すように、シリコン基板１に形成された素子分離用溝を埋め込むように、絶縁体であるシリコン酸化膜４をＣＶＤ法により厚く堆積させる。この際に、素子分離用溝の内部にボイド５が形成されてしまう。その後、図４Ｇに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により、シリコン窒化膜２の表面が露出するまでシリコン酸化膜４を研磨して、表面の平坦化を行う。そして、図４Ｈに示すように、素子分離用溝に埋め込まれているシリコン酸化膜４の上部をウエットエッチングで除去して、シリコン酸化膜４の上面がシリコン基板１の上面とほぼ同じ高さになるようにする。さらに、図４Ｉに示すように、マスクのシリコン窒化膜２をウエットエッチングして除去することにより、素子分離領域（ＳＴＩ）１２および活性領域１１が形成される。
【００２０】
素子分離用溝を埋め込むように堆積させるシリコン酸化膜４の厚さは、シリコン窒化膜２の表面から１００〜２００ｎｍの範囲とすることが好ましい。
【００２１】
こうして、図１に示すように、半導体基板に絶縁体からなる素子分離領域１２が形成される。そして、素子分離領域１２に囲まれた領域が、後にトランジスタが形成される島状の活性領域１１となる。なお、符号１３は、後に形成されるＤＲＡＭのワード配線を示しており、活性領域１１と重なる部分ではトランジスタのゲート電極を兼ねている。
【００２２】
次いで、本発明では、前記素子分離領域が形成された前記半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する（工程（ｇ））。具体例を挙げると、図１におけるワード配線１３となる領域にゲート溝を形成するために、素子分離領域が形成された状態のシリコン基板をドライエッチングする。このために、まず、シリコン基板上の全面にＣＶＤ法によりシリコン窒化膜を成膜し、フォトリソグラフィー法によりシリコン窒化膜をゲート溝の形状に対応するようにパターンニングする。そして、シリコン窒化膜をマスクとしてシリコン基板をドライエッチングしてゲート溝を形成する。その後、不要になったマスクのシリコン窒化膜は、熱リン酸によるウエットエッチングで除去される。
【００２３】
形成するシリコン窒化膜の厚さは、１００〜１５０ｎｍの範囲とすることが好ましい。また、ドライエッチングにより形成するゲート溝の深さは、シリコン基板表面から活性領域で１００〜１５０ｎｍの範囲とすることが好ましい。なお、素子分離領域を構成するシリコン酸化膜のエッチングレートは一般にシリコンよりも遅く、素子分離領域におけるゲート溝の深さは活性領域と異なる。素子分離領域におけるゲート溝の深さは、シリコン基板表面から５０ｎｍ以下の範囲とすることが好ましい。
【００２４】
このとき、図１における２本の破線間の領域の状態を図２に示すように、シリコン酸化膜の内部に存在していたボイド５が、ゲート溝の側壁に露出してしまう。このボイドは、隣接するゲート溝間を貫いていることが多く、この状態でワード配線となるドープドポリシリコンを成膜すると、ボイド内にもドープドポリシリコンが入り込んでしまい、隣接するワード配線間（すなわちゲート電極間）がショートしてしまう。
【００２５】
そこで、本発明では、図３に示すように、前記絶縁体の内部に存在していたボイドの上部を開口させる（工程（ｈ））。このように、ゲート電極を形成する前にボイドを除去しておくことで、隣接するワード配線間（ゲート電極間）でショートすることを防止できる。ボイドの上部を開口させる方法としては、シリコン酸化膜をウエットエッチングする方法または酸化膜ドライエッチングする方法が挙げられる。
【００２６】
シリコン酸化膜をウエットエッチングする方法としては、エッチング液としてＨＦを用いることが好ましい。なかでも、ＨＦ：Ｈ2Ｏ＝１：１００（体積比）の濃度（シリコン酸化膜のエッチレート：３ｎｍ／ｍｉｎ）、もしくはそれ以下のＨＦ濃度のエッチング液が、エッチレートの制御を行いやすいことから好ましい。ウエットエッチングする時間としては、エッチング時間を変えたサンプルを作り、断面観察または欠陥検査によりボイドの上部が開口するまでの時間を決定する。
【００２７】
酸化膜ドライエッチングの方法としては、シリコン基板をエッチングしないように、エッチングガスとしてＣ4Ｆ8／Ａｒ／Ｏ2またはＣ4Ｆ6／Ａｒ／Ｏ2の混合ガスを用い、ボイド部の上部が開口するような時間設定で、ドライエッチングを行うことが好ましい。
【００２８】
その後に、本発明では、前記ゲート溝にゲート電極を形成する（工程（ｉ））。具体例を挙げると、ゲート溝内のゲート電極となる部分にゲート酸化膜を成膜した後、ゲート電極（ワード配線）となるドープドポリシリコンを成膜する。
【００２９】
以上の実施形態では、工程（ｆ）〜（ｈ）を、工程（ｆ）、工程（ｇ）、工程（ｈ）の順に行っているが、工程（ｈ）、工程（ｆ）、工程（ｇ）の順に行うこともできる。すなわち、絶縁体の内部に存在しているボイドの上部を開口させるタイミングとしては、フィールド形成用絶縁膜を除去する前（すなわちＣＭＰ法により表面の平坦化を行い、シリコン酸化膜の上部を除去した後）でもよい。この順で行うことで、ボイドの上部を酸化膜ドライエッチングで開口させる場合であっても、活性領域上にシリコン窒化膜が残っている状態であるので、活性領域へのエッチングダメージを防止できる。ただし、開口させた後の表面はへこんでいるため、トレンチ溝を形成するためのフォトリソグラフィーが難しくなる。
【図面の簡単な説明】
【００３０】
【図１】半導体基板に素子分離領域を形成し、ワード配線を形成した状態を示す上面図である。
【図２】ゲート溝を形成した際に、絶縁体中に存在するボイドが側壁に露出した状態を示す斜視図である。
【図３】図３のボイドの上部を開口させた状態を示す斜視図である。
【図４Ａ】シリコン基板上にシリコン窒化膜が形成された状態の断面図である。
【図４Ｂ】図４Ａのシリコン窒化膜上に、所定のパターンを有するフォトレジストが配置された状態の断面図である。
【図４Ｃ】図４Ｂのシリコン窒化膜がパターニングされた状態の断面図である。
【図４Ｄ】図４Ｃのフォトレジストが除去された状態の断面図である。
【図４Ｅ】図４Ｄのシリコン基板に素子分離用溝が形成された状態の断面図である。
【図４Ｆ】図４Ｅの素子分離用溝にシリコン酸化膜が埋め込まれた状態の断面図である。
【図４Ｇ】図４Ｆにおいて表面を平坦化した状態の断面図である。
【図４Ｈ】図４Ｇの素子分離用溝に埋め込まれているシリコン酸化膜の上部を除去した状態の断面図である。
【図４Ｉ】図４Ｈのシリコン窒化膜を除去した状態の断面図である。
【符号の説明】
【００３１】
１    シリコン基板
２    シリコン窒化膜
３    フォトレジスト
４    シリコン酸化膜
５    ボイド
１１  活性領域
１２  素子分離領域
１３  ワード配線
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
2008263017.tif 000012
【図４Ｈ】
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【図４Ｉ】
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