(57)【要約】【課題】  回路面積および消費電力を削減することならびに遅延回路の遅延量を最適とすることが可能な自動遅延制御回路の提供。【解決手段】  自動遅延制御回路８はカウンタ６のカウンタ値に応じて遅延量が段階的に増加する可変遅延回路３、４を備える。可変遅延回路３にはデータストローブ信号ＤＱＳ０が入力され、この信号が入力されるたびにカウンタ６がカウントアップを行う。信号ＤＱＳ０と可変遅延回路３から出力される信号ＤＤＱＳとの位相差が１８０°となるとＦ／Ｆ５によりカウントアップは停止される。可変遅延回路４にもデータストローブ信号ＤＱＳ０が入力されるが、この回路にはカウンタ６のカウンタ値の１／２が入力される。よって、データストローブ信号ＤＱＳ０と信号ＤＤＱＳとの位相差が１８０°となったとき、データストローブ信号ＤＱＳ０と信号ＤＱＳ１との位相差は９０°となる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
二値信号を所定時間遅延させて出力する自動遅延制御回路であって、
前記二値信号を計数する計数手段と、
前記計数手段の計数値に応じて遅延量が段階的に増加しかつ前記二値信号が入力される第１および第２可変遅延手段と、
前記二値信号と前記第１可変遅延手段から出力される信号の位相を監視し、位相差が１８０度となった場合に前記計数手段の計数を停止させる計数制御手段とを含み、
前記第２可変遅延手段の遅延量は前記第１可変遅延手段の遅延量を整数で除算した値であることを特徴とする自動遅延制御回路。
【請求項２】
前記計数手段の計数値を整数で除算する除算手段を含み、
前記計数手段の計数値は前記除算手段を介して前記第２可変遅延手段へ入力されるのに対し、前記第１可変遅延手段へは直接入力され、
かつ前記第１および第２可変遅延手段の最小遅延単位は等しいことを特徴とする請求項１記載の自動遅延制御回路。
【請求項３】
前記第２可変遅延手段の最小遅延単位は前記第１可変遅延手段の最小遅延単位を整数で除算した値であることを特徴とする請求項１記載の自動遅延制御回路。
【請求項４】
前記二値信号を内部クロック信号に同期化して前記第１可変遅延手段へ出力する同期化手段を含むことを特徴とする請求項１から３いずれかに記載の自動遅延制御回路。
【請求項５】
メモリと集積回路間に設けられるメモリインタフェース制御回路であって、
前記メモリから読み出された二値信号を計数する計数手段と、
前記計数手段の計数値に応じて遅延量が段階的に増加しかつ前記二値信号が入力される第１および第２可変遅延手段と、
前記二値信号と前記第１可変遅延手段から出力される信号の位相を監視し、位相差が１８０度となった場合に前記計数手段の計数を停止させる計数制御手段とを含み、
前記第２可変遅延手段の遅延量は前記第１可変遅延手段の遅延量を整数で除算した値であることを特徴とするメモリインタフェース制御回路。
【請求項６】
前記計数手段の計数値を整数で除算する除算手段を含み、
前記計数手段の計数値は前記除算手段を介して前記第２可変遅延手段へ入力されるのに対し、前記第１可変遅延手段へは直接入力され、
かつ前記第１および第２可変遅延手段の最小遅延単位は等しいことを特徴とする請求項５記載のメモリインタフェース制御回路。
【請求項７】
前記第２可変遅延手段の最小遅延単位は前記第１可変遅延手段の最小遅延単位を整数で除算した値であることを特徴とする請求項５記載のメモリインタフェース制御回路。
【請求項８】
前記二値信号を内部クロック信号に同期化して前記第１可変遅延手段へ出力する同期化手段を含むことを特徴とする請求項５から７いずれかに記載のメモリインタフェース制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動遅延制御回路およびその回路を用いたメモリインタフェース制御回路に関し、特にＤＤＲ（double data rate）２／ＤＤＲ３−ＳＤＲＡＭ(synchronous dynamic random access memory)等のダブルデータレート系のシンクロナスＤＲＡＭとＬＳＩ(large scale integrated circuit)間に設けられる自動遅延制御回路およびその回路を用いたメモリインタフェース制御回路に関する。
【背景技術】
【０００２】
近年、ＤＤＲ２−ＳＤＲＡＭやＤＤＲ３−ＳＤＲＡＭ等に見られるような高速なインタフェースを持つ汎用ＳＤＲＡＭが出てきたが、これらは汎用品であるため、大きなタイミングマージンを持って規格が作られており、それと繋がるメモリコントローラＬＳＩ側のタイミングマージンは非常に厳しくなっている。特にデータストローブ信号であるＤＱＳはＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭからはデータ信号ＤＱｎと同位相で出力されるため、そのままだとデータを取り込む窓がない。
【０００３】
そこでインタフェース回路側で９０°程度位相をずらす制御が必要となる。この９０°位相をずらす制御には、一般にはＤＤＬ(delay locked loop) 回路等が用いられるが、ＤＤＬ回路は回路規模が大きいため、数多く搭載すると面積や消費電力の増加をもたらす。
【０００４】
一方、このＤＤＬの代わりに遅延回路を設ける場合があるが、この遅延回路の遅延量を最適とするのが困難であった。たとえば、設計時の見積もり値に設定していても、製造ばらつき、温度変動、電圧変化等で最適設定とはならない可能性がある。
【０００５】
さらに、この遅延回路を可変遅延回路として電源投入時にＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭに対してキャリブレーション用パタンを生成し、これによるパス／フェイル(pass/fail) 判定を行い制御するという方法もあるが、この場合これを制御する回路が必要になる。
【０００６】
なお、従来のこの種のメモリインタフェース制御回路のいくつかの例が特許文献１〜３に開示されている。
【０００７】
【特許文献１】特開２００５−０７８５４７号公報
【特許文献２】特開２００５−２７６３９６号公報
【特許文献３】特開２００６−０１２３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の方法（上記特許文献１〜３記載の発明も含む）では、一つのＬＳＩにメモリインタフェースを数多く搭載するハイエンドサーバやスーパーコンピュータ用のメモリコントローラＬＳＩでは回路面積および消費電力が増加するという課題がある。また、遅延回路の遅延量を最適とするのが困難という課題もある。
【０００９】
そこで本発明の目的は回路面積および消費電力を削減することならびに遅延回路の遅延量を最適とすることが可能な自動遅延制御回路およびその回路を用いたメモリインタフェース制御回路を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するために本発明による動遅延制御回路は、二値信号を所定時間遅延させて出力する自動遅延制御回路であって、前記二値信号を計数する計数手段と、前記計数手段の計数値に応じて遅延量が段階的に増加しかつ前記二値信号が入力される第１および第２可変遅延手段と、前記二値信号と前記第１可変遅延手段から出力される信号の位相を監視し、位相差が１８０度となった場合に前記計数手段の計数を停止させる計数制御手段とを含み、前記第２可変遅延手段の遅延量は前記第１可変遅延手段の遅延量を整数で除算した値であることを特徴とする。
【００１１】
また、本発明によるメモリインタフェース制御回路は、メモリと集積回路間に設けられるメモリインタフェース制御回路であって、前記メモリから読み出された二値信号を計数する計数手段と、前記計数手段の計数値に応じて遅延量が段階的に増加しかつ前記二値信号が入力される第１および第２可変遅延手段と、前記二値信号と前記第１可変遅延手段から出力される信号の位相を監視し、位相差が１８０度となった場合に前記計数手段の計数を停止させる計数制御手段とを含み、前記第２可変遅延手段の遅延量は前記第１可変遅延手段の遅延量を整数で除算した値であることを特徴とする。
【００１２】
次に、本発明の作用を述べる。図１を参照すると、本発明の自動遅延制御回路８はカウンタ６のカウンタ値に応じて遅延量が段階的に増加する可変遅延回路３および４を備えている。なお、データ信号ＤＱｎとデータストローブ信号ＤＱＳは同位相である。
【００１３】
可変遅延回路３にはデータストローブ信号ＤＱＳ０が入力され、データストローブ信号ＤＱＳ０が入力されるたびにカウンタ６がカウントアップを行う。いま、データストローブ信号ＤＱＳ０と可変遅延回路３から出力される信号ＤＤＱＳとの位相差が１８０°となると、フリップ・フロップ（Ｆ／Ｆ）６によりカウントアップは停止される。
【００１４】
一方、可変遅延回路４にもデータストローブ信号ＤＱＳ０が入力されるが、可変遅延回路４には１／２演算回路（１／２）７によりカウンタ６のカウンタ値の１／２が入力されるよう構成されている。
【００１５】
したがって、可変遅延回路４から出力される信号をＤＱＳ１とすると、データストローブ信号ＤＱＳ０と信号ＤＤＱＳとの位相差が１８０°となったとき、データストローブ信号ＤＱＳ０と信号ＤＱＳ１との位相差は９０°となる。この位相差９０°の信号ＤＱＳ１がＦＩＦＯ回路１２に入力される。
【発明の効果】
【００１６】
本発明によれば、上記構成を含むため、回路面積および消費電力を削減することおよび遅延回路の遅延量を最適とすることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例について添付図面を参照しながら説明する。
【実施例１】
【００１８】
図１は本発明に係るメモリインタフェース制御回路の第１実施例の構成図である。同図を参照すると、本発明に係るメモリインタフェース制御回路の第１実施例は、Ｉ／Ｏバッファ１と、Ｉ／Ｏバッファ２と、自動遅延制御回路８と、ＦＩＦＯ(first-in first-out)回路１２と、フリップ・フロップ（Ｆ／Ｆ）１３とを含んで構成される。
【００１９】
Ｉ／Ｏバッファ１は一例としてＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭから読み出されたデータ信号ＤＱｎを受けるシングルエンド入力バッファであり、信号ＤＱｎ０を出力する。Ｉ／Ｏバッファ２は一例としてＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭから読み出されたデータストローブ信号ＤＱＳおよびその逆位相信号を受ける差動入力バッファであり、データストローブ信号ＤＱＳ０を出力する。なお、データ信号ＤＱｎとデータストローブ信号ＤＱＳとは同相である。
【００２０】
また、本来Ｉ／Ｏバッファ１および２は双方向バッファであるが、本発明は入力側についての発明であるため、入力バッファと記載している。したがって、Ｉ／Ｏバッファ１および２を双方向バッファで構成することも可能である。
【００２１】
ＦＩＦＯ回路１２はライトポインタ信号生成回路９と、フリップ・フロップ（Ｆ／Ｆ）回路群１０と、セレクタ１１とを含んでいる。
【００２２】
Ｆ／Ｆ回路群１０にはデータ信号ＤＱｎ０と、一定の遅延が与えられたストローブ信号ＤＱＳ１と、ライトポインタ信号生成回路９からの出力信号とが入力される。セレクタ１１にはフリップ・フロップ（Ｆ／Ｆ）回路群１０から各データ（ＦＩＦＯ（０），ＦＩＦＯ（１），・・・，ＦＩＦＯ（ｎ）（ｎは正の整数））が入力される。
【００２３】
さらに、セレクタ１１にはリードポインタ信号に応じた信号がフリップ・フロップ（Ｆ／Ｆ）１３を介して入力され、リードポインタ信号に応じたデータ（ＦＩＦＯ（０），ＦＩＦＯ（１），・・・，ＦＩＦＯ（ｎ）のいずれか）が信号ＤＯＵＴｎとして出力される。なお、リードポインタ信号は本インタフェース回路が搭載されるメモリコントローラＬＳＩの論理信号である。
【００２４】
自動遅延制御回路８は可変遅延回路３および４と、１／２演算回路（１／２）７と、フリップ・フロップ（Ｆ／Ｆ）５と、カウンタ６とを含んでいる。
【００２５】
可変遅延回路３および４は最小遅延単位( 遅延刻み) が同様の構成の可変遅延回路であり、後述するように、カウンタ６からのカウンタ値に応じて遅延量が段階的に増加する。
【００２６】
フリップ・フロップ（Ｆ／Ｆ）５は可変遅延回路３の出力信号ＤＤＱＳをデータ入力とし、データストローブ信号ＤＱＳ０の逆位相をクロック入力とするフリップ・フロップである。
【００２７】
カウンタ６はこのフリップ・フロップ（Ｆ／Ｆ）５の出力信号ＣＥＮをカウントアップイネーブル信号とし、カウンタ値すなわち出力信号ＣＮ１を可変遅延回路３および１／２演算回路（１／２）７へ出力するカウンタである。
【００２８】
１／２演算回路（１／２）７はカウンタ６から出力される信号ＣＮ１を１／２に演算し、信号ＣＮ２として可変遅延回路４へ出力する回路である。
【００２９】
次に、可変遅延回路３および４の構成の一例について説明する。図２は可変遅延回路３および４の一例の構成図である。同図を参照すると、本発明に係る可変遅延回路３および４の一例は、ｍ（ｍは正の整数）個の遅延回路（２１−１〜２１−ｍ）と、セレクタ２２とを含んで構成される。各遅延回路（２１−１〜２１−ｍ）は直列に接続され、各々の出力信号がセレクタ２２に入力される。
【００３０】
一例として、各遅延回路（２１−１〜２１−ｍ）の最小遅延単位をＤ（ｓｅｃ）とすると、遅延回路（２１−１）から遅延量Ｄ、遅延回路（２１−２）から遅延量２Ｄ、・・・、遅延回路（２１−ｍ）から遅延量ｍＤの出力信号がセレクタ２２に入力される。セレクタ２２では出力信号ＣＮ１あるいはＣＮ２の値に応じて遅延回路（２１−１〜２１−ｍ）のいずれかの出力信号が選択され出力される。
【００３１】
次に、本発明に係るメモリインタフェース制御回路の第１実施例の基本動作について説明する。図１を参照すると、データ信号ＤＱｎはデータストローブ信号ＤＱＳでＦＩＦＯ回路１２に取り込まれ、ＦＩＦＯ回路１２からリードポインタ信号によって取り込まれた順に出力される。
【００３２】
ただし、前述したように、ＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭから出力されるデータストローブ信号ＤＱＳはデータ信号ＤＱｎと同位相で出力されるので、そのままストローブ信号とすると、データを受け取るタイミングが厳しい（窓が無い）ため、自動遅延制御回路８によってデータストローブ信号ＤＱＳを９０°程度位相をずらした信号ＤＱＳ１を使用する。
【００３３】
以上、詳細に第１実施例の構成を述べたが、ＦＩＦＯ回路１２を構成するライトポインタ信号生成回路９、Ｆ／Ｆ回路群１０、セレクタ１１およびリードポインタ信号を受け取るフリップ・フロップ（Ｆ／Ｆ）１３の構成は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な説明は省略する。
【００３４】
次に、自動遅延制御回路８の動作の一例について説明する。図３は自動遅延制御回路８の第１実施例の動作を示すタイミングチャートである。同図において、縦軸は信号ＤＱＳ０，ＤＤＱＳ，ＣＥＮ，ＣＮ１，ＣＮ２およびＤＱＳ１のレベル（ｍＶ）、横軸は時間（ｓｅｃ．）を示している。
【００３５】
まず、動作の概要について説明する。データストローブ信号ＤＱＳ入力であるデータストローブ信号ＤＱＳ０から可変遅延回路３によって遅延された信号ＤＤＱＳを逆エッジ動作するフリップ・フロップ（Ｆ／Ｆ）５によりデータストローブ信号ＤＱＳ０で取り込む。このフリップ・フロップ（Ｆ／Ｆ）５の出力を信号ＣＥＮとし、カウンタ６のイネーブル信号とする。
【００３６】
このカウンタ６のカウンタ値ＣＮ１を可変遅延回路３の遅延セレクト信号とし、カウンタ値ＣＮ１の１／２となるカウンタ値ＣＮ２を可変遅延回路３と同様の構成の可変遅延回路４の遅延セレクト信号とする。
【００３７】
その結果、可変遅延回路４の出力である信号ＤＱＳ１はデータストローブ信号ＤＱＳ０よりも位相が９０°ずれた所望の信号となる。なお、図３のタイミングチャートはカウンタリセット信号によって、カウンタ６を初期化した後の状態から記している。
【００３８】
次に、動作の詳細について説明する。図３では可変遅延回路３および４の最小遅延単位（遅延刻み）をＤ０（ｓｅｃ．）としている。データストローブ信号ＤＱＳ０の最初の立ち上がり１００で可変遅延回路３に高レベル信号１００が入力されると、可変遅延回路３からＤ０だけ遅延した信号ＤＤＱＳ１０１が出力される。
【００３９】
フリップ・フロップ（Ｆ／Ｆ）５はデータストローブ信号ＤＱＳ０の最初の立下りタイミング１０２で、データストローブ信号ＤＱＳ０の信号のレベル１０１が高レベルなので、出力信号ＣＥＮとして高レベル信号１０３を出力する。この高レベル信号１０３でカウンタ６はカウントを開始する。初期状態ではカウンタ６のカウンタ値は“０”であり（同図の番号１０４参照）、信号ＣＮ１としてカウンタ値“０”が可変遅延回路３へ出力されている。
【００４０】
カウンタ６はデータストローブ信号ＤＱＳ０の２回目の立ち上がり１０４で“１”をカウントし（同図の番号１０５参照）、信号ＣＮ１としてカウンタ値“１”を可変遅延回路３へ出力する。このとき、可変遅延回路３の遅延量は（Ｄ０＋Ｄ０）すなわちＤ１となる（同図の番号１０６参照）。したがって、遅延量Ｄ１の信号ＤＤＱＳが可変遅延回路３から出力される。
【００４１】
フリップ・フロップ（Ｆ／Ｆ）５はデータストローブ信号ＤＱＳ０の２回目の立下りタイミング１０７で、データストローブ信号ＤＱＳ０の信号のレベル１０１がなおも高レベルなので、出力信号ＣＥＮとして高レベル信号１０３を出力する。
【００４２】
カウンタ６はデータストローブ信号ＤＱＳ０の３回目の立ち上がり１０８で“２”をカウントし（不図示）、信号ＣＮ１としてカウンタ値“２”を可変遅延回路３へ出力する。このとき、可変遅延回路３の遅延量は（Ｄ０＋Ｄ０＋Ｄ０）すなわちＤ２（不図示）となる。したがって、遅延量Ｄ２の信号ＤＤＱＳが可変遅延回路３から出力される。
【００４３】
以後、同様のカウントアップを繰り返し、データストローブ信号ＤＱＳ０と信号ＤＤＱＳとの位相差が１８０°となると（同図の番号１０９および１１０参照）、フリップ・フロップ（Ｆ／Ｆ）５はデータストローブ信号ＤＱＳ０の（ｎ＋１）回目の立下りタイミング１０９で、信号ＤＤＱＳのレベルが低レベル１１１に変化したので、出力信号ＣＥＮのレベルを高レベルから低レベル１１２に変化させる。
【００４４】
カウンタ６のカウンタ値はこのとき“ｎ”であるが、フリップ・フロップ（Ｆ／Ｆ）５から低レベル１１２の出力信号ＣＥＮが入力されたため、カウントアップを停止する。
【００４５】
一方、カウンタ６がカウンタ値“ｎ”でカウントを停止するため、後続のデータストローブ信号ＤＱＳ０が可変遅延回路３に入力されたとしても、可変遅延回路３の遅延量は以後Ｄｎ一定となる。
【００４６】
他方、可変遅延回路４には１／２演算回路（１／２）７を介してカウンタ６のカウンタ値の１／２入力されるため、カウンタ６のカウンタ値が“ｎ”のとき（同図の番号１１３参照）、可変遅延回路４に入力されるカウンタ値は“ｎ／２”となる（同図の番号１１４参照）。したがって、可変遅延回路４から出力される信号ＤＱＳ１の遅延量は可変遅延回路３から出力される信号ＤＤＱＳの遅延量の半分、すなわち９０°一定となる。
【００４７】
すなわち、データストローブ信号ＤＱＳ０と信号ＤＱＳ１の位相差は９０°一定に保持される。これは、データ信号ＤＱｎとデータストローブ信号ＤＱＳ１の位相差が９０°一定に保持されることと同等である。
【００４８】
なお、本実施例において、可変遅延回路３へ入力されるカウント値の１／２が可変遅延回路４へ入力される構成としたが、カウント値の比率はこれに限定されるものではなく、任意に設定（たとえば、１／３，１／４等）が可能である。
【００４９】
以上説明したように、本発明の第１実施例による第１の効果は、メモリのリードタイミングマージンを増やせることである。その理由は、データストローブ信号ＤＱＳの最適な遅延制御（９０°位相ずれ）が可能となるためである。
【００５０】
第２の効果は、回路面積を削減できることである。その理由は、一般的に用いられるＤＤＬ回路やメモリ初期化キャリブレーション制御回路を使用しないためである。
【００５１】
第３の効果は、消費電力を削減できることである。その理由は、第２の効果の場合と同様に、一般的に用いられるＤＤＬ回路やメモリ初期化キャリブレーション制御回路を使用しないためである。
【実施例２】
【００５２】
図４は本発明に係るメモリインタフェース制御回路の第２実施例の構成図である。なお、同図において図１と同様の構成部分については同一番号を付し、その説明を省略する。
【００５３】
同図を参照すると、第１実施例の構成（図１参照）から１／２演算回路（１／２）７が削除され、かつ可変遅延回路４が遅延刻みＤ０／２の可変遅延回路４ａに変更されている。
【００５４】
すなわち、第１実施例では可変遅延回路３および４の遅延刻みはＤ０で同一であったが、第２実施例では可変遅延回路４の遅延刻みを可変遅延回路３の半分にしている。このため、第２実施例では第１実施例で必要であった１／２演算回路（１／２）７が不要となる。これにより、単一の遅延セレクト信号（ＣＮ１）で可変遅延回路４ａは可変遅延回路３の半分の遅延を出力する。
【００５５】
以上説明したように、本発明の第２実施例によれば１／２演算回路（１／２）７を削除することが可能となる。
【実施例３】
【００５６】
図５は本発明に係るメモリインタフェース制御回路の第３実施例の構成図である。なお、同図において図１と同様の構成部分については同一番号を付し、その説明を省略する。
【００５７】
図５を参照すると、第３実施例では第１実施例（図１参照）の構成に同期化回路１６を追加している。同期化回路１６は２段構成のフリップ・フロップ（Ｆ／Ｆ）１４および１５で構成され、その出力信号ＤＱＳ０２は可変遅延回路３、フリップ・フロップ（Ｆ／Ｆ）５およびカウンタ６へ出力される。
【００５８】
図６は自動遅延制御回路８の第３実施例の動作を示すタイミングチャートである。同図において、信号ＣＬＫはフリップ・フロップ（Ｆ／Ｆ）１３〜１５に入力されるクロック、信号ＤＱＳＯ２はフリップ・フロップ（Ｆ／Ｆ）１５の出力信号を表している。その他の信号は図３と同様である。
【００５９】
データストローブ信号ＤＱＳはＤＤＲ２／ＤＤＲ３−ＳＤＲＡＭから伝送されてくるＬＳＩ外部信号であるため、ＬＳＩ内部のクロック信号ＣＬＫと比べてノイズの影響を受けやすく、ジッタが大きいという問題がある。
【００６０】
このため、第１および第２実施例においては、データストローブ信号ＤＱＳのデューティ（ｄｕｔｙ）比やクロスポイントがノイズによって一時的に悪化した場合に、信号ＤＤＱＳの立ち上がりエッジが本来検出される遅延量よりも小さい状態で信号ＤＱＳ０の立ち下がりエッジを超えてしまい、カウンタ６をホールドしてしまう可能性がある。
【００６１】
よって、データストローブ信号ＤＱＳに比べてジッタの小さいメモリコントローラＬＳＩの内部クロック信号ＣＬＫにより、同期化回路１６によってデータストローブ信号ＤＱＳ０の同期化を行い、この出力信号ＤＱＳＯ２を可変遅延回路３、フリップ・フロップ（Ｆ／Ｆ）５およびカウンタ６のクロック入力として使用する。これにより、ノイズの影響を受けた信号ＤＱＳの立ち上がりおよび立ち下がりエッジを削除することにより、安定化した動作を行う。
【００６２】
図７はデータストローブ信号ＤＱＳ０がノイズの影響を受けた場合の同期化回路１６の動作の一例を示すタイミングチャートである。同図において、縦軸は信号ＣＬＫ、信号ＤＱＳ０、信号ＤＱＳＯ１および信号ＤＱＳＯ２のレベル（ｍＶ）、横軸は時間（ｓｅｃ．）を示している。
【００６３】
また、信号ＣＬＫはフリップ・フロップ（Ｆ／Ｆ）１３〜１５に入力されるクロック、信号ＤＱＳ０はデータストローブ信号、信号ＤＱＳＯ１はフリップ・フロップ（Ｆ／Ｆ）１４の出力信号、信号ＤＱＳＯ２はフリップ・フロップ（Ｆ／Ｆ）１５の出力信号を表している。
【００６４】
同図に示すように、信号ＤＱＳ０がノイズの影響により、一時的にデューティ比が悪化した場合、同期化回路１６内のフリップ・フロップ（Ｆ／Ｆ）１４および１５により、信号ＤＱＳ０のノイズを受けた成分に対応する信号ＤＱＳＯ２の成分（エッジ）は削除される。
【００６５】
なお、図５では第１実施例と同様の可変遅延回路の構成としたが、第２実施例と同様の可変遅延回路の構成とすることも可能である。また、図５では同期化回路１６としてフリップ・フロップ（Ｆ／Ｆ）を２段直列に入れた一般的な構成としたが、同期化ミスの確率を減らすべく３段以上にしてもよいし、データストローブ信号ＤＱＳ０と内部クロック信号ＣＬＫの位相差が正確に見積もれてメタステーブル状態にならないと判明している場合はフリップ・フロップ（Ｆ／Ｆ）段数を１段としてもよい。
【００６６】
以上説明したように、本発明の第３実施例によれば、データストローブ信号ＤＱＳがノイズの影響を受けジッタが大きくなることに起因して、信号ＤＤＱＳの立ち上がりタイミングが変動するのを防止することが可能となる。
【産業上の利用可能性】
【００６７】
本発明の利用分野として、メモリインタフェースを多用するハイエンドサーバ用ＬＳＩやスーパーコンピュータ用ＬＳＩ等が挙げられる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係るメモリインタフェース制御回路の第１実施例の構成図である。
【図２】可変遅延回路３および４の一例の構成図である。
【図３】自動遅延制御回路８の第１実施例の動作を示すタイミングチャートである。
【図４】本発明に係るメモリインタフェース制御回路の第２実施例の構成図である。
【図５】本発明に係るメモリインタフェース制御回路の第３実施例の構成図である。
【図６】自動遅延制御回路８の第３実施例の動作を示すタイミングチャートである。
【図７】データストローブ信号ＤＱＳ０がノイズの影響を受けた場合の同期化回路１６の動作の一例を示すタイミングチャートである。
【符号の説明】
【００６９】
１，２  Ｉ／Ｏバッファ
３，４，４ａ  可変遅延回路
５，１３  フリップ・フロップ（Ｆ／Ｆ）
１４，１５  フリップ・フロップ（Ｆ／Ｆ）
６  カウンタ
７  １／２演算回路（１／２）
８  自動遅延制御回路
９  ライトポインタ信号生成回路
１０  Ｆ／Ｆ回路群
１１，２２  セレクタ
１２  ＦＩＦＯ(first-in first-out)回路
１６  同期化回路
２１  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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