(57)【要約】【課題】スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化する。【解決手段】半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、物理レイアウトのセルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、マスクデータを作成するマスクデータ作成工程と、デザインルールを満たす場合に、第２物理レイアウトを用いて、物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを有することを特徴とする。【選択図】図１
2008262162.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、
前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を有することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記マスクデータ処理工程は、
前記第２物理レイアウトの近接効果補正を行う近接効果補正工程と、
前記近接効果補正を行った第２物理レイアウトを検証する近接効果補正検証工程と
を有する請求項１記載の半導体集積回路の設計方法。
【請求項３】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程において前記デザインルールを満たす前記第２物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う補正工程と、
前記補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、
前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、
前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、
前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、
前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする半導体集積回路の設計方法。
【請求項４】
前記物理レイアウトを構成する各セルを配置配線した第１物理レイアウトを作成するレイアウト作成工程と、
前記第１物理レイアウトに近接効果補正を施して半導体基板上に前記第１物理レイアウトを転写するシミュレーションを行って転写情報を作成する転写情報作成工程と、
前記転写情報に基づいて前記第１物理レイアウトの請求項１に記載の所定のプロセスマージンより大きいパターンを抽出するパターン抽出工程と、
前記抽出した第１物理レイアウトのパターン情報を含む請求項１に記載のデザインルールチェック用のルールを作成し、前記ルールライブラリに作成したルールを格納するルール作成工程と
を有することを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項５】
前記ルールは、前記第１物理レイアウトに含まれるパターンの寸法およびスペースに関するデザインルール、および前記デザインルールにバイアスを加減したルールである
ことを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項６】
前記補正判定工程は、後続の補正工程として近接効果補正および近接効果補正の検証を行うか否かを判定する
ことを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項７】
前記パターン抽出工程は、
前記第２物理レイアウトのプロセスマージンに関するしきい値を選択する工程と、
前記しきい値と前記転写情報および前記ルールから、前記第１物理レイアウトのプロセスマージンが大きいパターンを抽出する工程とを有し、
前記抽出した第１物理レイアウトを参照して前記第２物理レイアウトを検証する
ことを特徴とする請求項３記載の半導体集積回路の設計方法。
【請求項８】
前記第２物理レイアウトの抽出は、
前記レイアウトの属性を変更すること、および抽出するレイアウトを含む小領域レイアウトを作成することを含む
ことを特徴とする請求項２記載の半導体集積回路の設計方法。
【請求項９】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
半導体基板上における像のコントラストおよび被覆率に関するしきい値を設定する工程と
前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの前記コントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、
前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、
前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、
前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記物理レイアウトの修正・補正・検証工程以降の工程を行う
ことを特徴とする半導体集積回路の設計方法。
【請求項１０】
前記コントラストのしきい値は、対象とする世代のレイアウトを予め評価して求めておくか、経験値を使用する
ことを特徴とする請求項８記載の半導体集積回路の設計方法。
【請求項１１】
前記コントラストに関する情報は光学像の光強度の一回微分である
ことを特徴とする請求項８記載の半導体集積回路の設計方法。
【請求項１２】
前記物理レイアウトの抽出は、レイアウトの属性を変更すること、および抽出するレイアウトを含む小領域レイアウトを作成することを含む
ことを特徴とする請求項８記載の半導体集積回路の設計方法。
【請求項１３】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、
前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを近接効果補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正工程と、
前記補正工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする半導体集積回路の設計方法。
【請求項１４】
前記物理レイアウトを構成する各セルを配置配線した第１物理レイアウトを作成するレイアウト作成工程と、
前記第１物理レイアウトに近接効果補正を施して半導体基板上に前記第１物理レイアウトを転写するシミュレーションを行って転写情報を作成する転写情報作成工程と、
前記転写情報に基づいて前記第１物理レイアウトのプロセスマージンより大きいパターンを抽出するパターン抽出工程と、
前記抽出した第１物理レイアウトのパターン情報を含む前記デザインルールチェック用のルールを作成し、前記ルールライブラリに作成したルールを格納するルール作成工程と
を有することを特徴とする請求項１３記載の半導体集積回路の設計方法。
【請求項１５】
前記歩留まり評価工程での第２物理レイアウトの歩留まりに関する情報の検証は、前記歩留まりに関するしきい値を予め決めて、前記歩留まりに関するしきい値を参照して行う
ことを特徴とする請求項１３記載の半導体集積回路の設計方法。
【請求項１６】
前記歩留まりに関する情報は、
【数１】
2008262162.tif 000009
Ｐ: Ｘが連続でかつＸが区間ａ，ｂに入る確率としたとき、前記（１）式で与えられるｆ（ｘ）を確率密度関数として、ある２変数関数ｆ（ｘ，ｙ）が
【数２】
2008262162.tif 000010
で与えられる二次元確率変数（Ｘ，Ｙ）の同時密度変数で与えられる同時確率密度関数
と、加工ばらつき、合わせすればらつき、および実験結果を加味した結果で与えられる
ことを特徴とする請求項１３記載の半導体集積回路の設計方法。
【請求項１７】
前記同時確率密度関数は、前記第２物理レイアウトを処理する露光装置の露光量およびデフォーカス量に関する確率密度の積で与えられる
ことを特徴とする請求項１６記載の半導体集積回路の設計方法。
【請求項１８】
前記実験結果は、半導体基板上における転写後のパターンの欠陥数である
ことを特徴とする請求項１６記載の半導体集積回路の設計方法。
【請求項１９】
前記パターン抽出工程は、
前記第２物理レイアウトのプロセスマージンに関するしきい値を選択する工程と、
前記第２物理レイアウトのプロセスマージンに関するしきい値と前記転写情報および前記ルールライブラリから、前記第１物理レイアウトのプロセスマージンが大きいパターンを抽出する工程とを有し、
前記抽出した第１物理レイアウトを参照して前記第２物理レイアウトを検証する
ことを特徴とする請求項１３記載の半導体集積回路の設計方法。
【請求項２０】
前記第２物理レイアウトの抽出は、
前記レイアウトの属性を変更すること、および抽出するレイアウトを含む小領域レイアウトを作成することを含む
ことを特徴とする請求項１３記載の半導体集積回路の設計方法。
【請求項２１】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
前記物理レイアウトの前記セルを含む部分の第２物理レイアウトの歩留まりに関するしきい値を参照して、該第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、
前記レイアウト抽出工程で得た物理レイアウトに対して、近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする半導体集積回路の設計方法。
【請求項２２】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、
前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、
前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を有することを特徴とする設計装置。
【請求項２３】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、
前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を有することを特徴とする記録媒体。
【請求項２４】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、
前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を有することを特徴とする半導体集積回路のマスク製造方法。
【請求項２５】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程において前記デザインルールを満たす前記第２物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う補正工程と、
前記補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、
前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、
前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、
前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、
前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする設計装置。
【請求項２６】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程において前記デザインルールを満たす前記第２物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う補正工程と、
前記補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、
前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、
前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、
前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、
前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする記録媒体。
【請求項２７】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、
前記デザインルールチェック工程において前記デザインルールを満たす前記第２物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う補正工程と、
前記補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、
前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、
前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、
前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、
前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする半導体集積回路のマスク製造方法。
【請求項２８】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの半導体基板上における像のコントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、
前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、
前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、
前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記補正・検証工程以降の工程を行う
ことを特徴とする設計装置。
【請求項２９】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの半導体基板上における像のコントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、
前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、
前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、
前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記補正・検証工程以降の工程を行う
ことを特徴とする記録媒体。
【請求項３０】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの半導体基板上における像のコントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、
前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、
前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、
前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、
前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記補正・検証工程以降の工程を行う
ことを特徴とする半導体集積回路のマスク製造方法。
【請求項３１】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、
前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする設計装置。
【請求項３２】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、
前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする記録媒体。
【請求項３３】
半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、
前記半導体集積回路の設計方法は、
前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、
デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、
前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを補正するか否かを判定する補正判定工程と、
前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、
前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、
前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、
前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、
前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、
前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と
を備えたことを特徴とする半導体集積回路のマスク製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設計方法を簡略化した半導体集積回路の設計方法、半導体集積回路の設計装置、記録媒体、およびマスク製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の製造技術の進歩は非常に目覚しく、最小加工寸法０．１μｍ以下のサイズの半導体装置が量産されている。このような微細化は微細パターン形成技術の飛躍的な進歩および回路パターン生成のためのさまざまＥＤＡ（Electronic Design Automation）ツールにより実現されている。パターンサイズが十分大きい時代には、ウエハ上に形成したい大規模集積回路（ＬＳＩ）パターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウエハ上に転写し、下地をエッチングすることによってほぼ設計パターン通りのパターンをウエハ上に形成できた。
しかしパターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終的な仕上り寸法が設計パターン通りにならない問題が生じてきた。
【０００３】
特に微細加工を達成するために最も重要なリソグラフィーおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンレイアウト環境が、そのパターンの寸法精度に大きく影響する。
そこでこれらの影響を低減させるために、加工後の寸法が所望パターンに形成されるように、予め設計パターンに補助パターンを付加する光近接効果補正（ＯＰＣ：Optical Proximity Correction）またはプロセス近接効果補正（ＰＰＣ：Process proximity Correction）技術など（以下、ＰＰＣ手法と呼ぶ）がある（例えば、特許文献１参照。）。
【０００４】
一方、上記マスクデータ処理の上流で行われるレイアウトの設計フローは、タイミングドリブンの設計がなされている。すなわち、トランジスタの動作スピードをマージン内に収めるために無理なドライブ力のセルを用いる、また、バッファの挿入が頻繁になされ、その結果のレイアウトにタイミング検証がなされるという設計手法にならざるを得ない状態である。
【０００５】
前述の技術で光近接効果補正（ＯＰＣ）およびプロセス近接効果補正（ＰＰＣ）技術等の複雑化に伴い、設計者が作成したパターンと、露光時に使用されるマスクパターンとが大きく異なるため、ウエハ上での仕上がりパターン形状を容易に予測することができなくなってきているという問題点が生じてきている。
また、レイアウト設計においても、タイミングを収束させるためのバッファの挿入は結果的にチップ面積の増大を招くことになるほか、通常は最悪（ワースト）条件の寸法で書かれたトランジスタでタイミングクロージャを行うために、タイミングを収束させるためのイタレーションに負荷がかかるという問題が深刻化している。
【０００６】
このようにレイアウト設計と、設計データが完成した後のマスクデータ処理（ＯＰＣ、ＯＰＣ検証処理）で負荷が二重になってきたために、設計パターンの出荷前にプロセスシミュレーターを用いた検証が必須となっている。
しかしながら、設計パターンのプロセス検証は、設計プロセスの最終段階で行われるため、検証結果のフィードバックは、設計工程の後戻りになり、ＴＡＴに大きく負荷がかかることが問題となっている。
上記ＴＡＴの問題を解決するために、ＯＰＣで問題生じる設計パターンをあらかじめデータベース化し、設計データ、ＯＰＣ、リソグラフィールールチェックのいずれかで対処する方法が提案されている（例えば、特許文献２参照。）。また、パターンの頂点密度に応じてＯＰＣで問題となるパターン、歩留まりを落とすパターンを高速に検出し、修正する方法の提案がなされている（例えば、特許文献２参照。）。さらに、あらかじめＯＰＣをかけたセルを配置する設計手法の提案がなされている（例えば、特許文献３参照。）。
【０００７】
例えば、従来の手法の配置配線手法では、半導体集積回路の機能セルの配置、概略配線の際にレイアウトのプレフィルタ（マージン少パターンの抽出）を行う。このプレフィルタでは、レイアウトに対してプロセス検証を行い、主にあらかじめ定められたプロセスマージンを満たさない、すなわち歩留まりを低下させる原因となるパターンを抽出し、撤去するためのものである。次に、抽出したパターンの近接効果補正（ＯＰＣ）処理を施して作成したマスクパターンに転写シミュレーションを行い、シミュレーションの結果問題がある場合はパターンの修正を行う。上記プロセスマージン未達パターンは、配置配線を行う前に予めフルチップレベルでレイアウトのプロセス検証を行って、その結果に基づいてプロセスマージンの小さいレイアウトのカテゴライズを行い、データベースやライブラリを作成する。また、プロセス条件や、ＯＰＣ、ＯＰＣ検証の処理等が変わったときも検証を再度行うことが必要である。そのため、配置配線処理の準備に多大な負荷がかかっていた。
【０００８】
しかしながらパターンの微細化および複雑化に伴い前述の手法では対応しきれない問題が起こってきた。すなわち、特許文献２に開示された手法ではアートワークの段階で修正を行うと、ＴＡＴの増大を招くという問題が生じている。
一方、特許文献３に開示された手法では、予めかけるＯＰＣ自体に負荷がかかるという問題、さらに特許文献２に開示された手法では、パターンの頂点密度の情報のみではスクリーニングの精度が得られないという問題が生じている。
さらにＴＡＴ短縮のためのパターンマッチングやデータベース化は、プロセス検証の結果問題となるプロセスマージン未達パターンのバリエーションが多すぎて、ライブラリやデータベースのセットアップに時間がかかる問題が生じており、今後ますます実用には厳しくなってくる。
さらに、パターンの微細化が進むと、プロセスマージンを満たさないパターンが膨大になり、カテゴライズそのものが破綻する可能性もある。
【０００９】
【特許文献１】特開平９‐３１９０６７号公報
【特許文献２】特開２００６‐１２６７４５号公報
【特許文献３】米国特許第６４２５１１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、パターンの微細化および複雑化に伴い、アートワークの段階で修正を行うとＴＡＴの増大を招き、近接効果補正自体に負荷がかかり、スクリーニングの精度が得られない等の問題が生じている。
【００１１】
本発明は、マージンに余裕のあるパターンの検証を緩和もしくは除外して、スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化することを課題とする。
【課題を解決するための手段】
【００１２】
請求項１に係る本発明の半導体集積回路の設計方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを有することを特徴とする。
【００１３】
請求項１に係る本発明の半導体集積回路の設計方法では、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【００１４】
請求項３に係る本発明の半導体集積回路の設計方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程において前記デザインルールを満たす前記第二の物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う近接効果補正工程と、前記近接効果補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００１５】
請求項３に係る本発明の半導体集積回路の設計方法では、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【００１６】
請求項９に係る本発明の半導体集積回路の設計方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、半導体基板上における像のコントラストおよび被覆率に関するしきい値を設定する工程と前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの前記コントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記物理レイアウトの修正・補正・検証工程以降の工程を行うことを特徴とする。
【００１７】
請求項９に係る本発明の半導体集積回路の設計方法では、セル配置配線工程後のコントラストチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【００１８】
請求項１３に係る本発明の半導体集積回路の設計方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを近接効果補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記第２物理レイアウトの歩留まりに関するしきい値を設定する工程と、前記しきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００１９】
請求項１３に係る本発明の半導体集積回路の設計方法では、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【００２０】
請求項２１に係る本発明の半導体集積回路の設計方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトの歩留まりに関するしきい値を参照して、該第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、前記レイアウト抽出工程で得た物理レイアウトに対して、近接効果補正、近接効果補正検証を行う補正・検証工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００２１】
請求項２１に係る本発明の半導体集積回路の設計方法によれば、第２物理レイアウトの歩留まりに関するしきい値を参照して、該第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程を備えたことから、半導体集積回路の設計時間の短縮が図れる。
【００２２】
請求項２２に係る本発明の設計装置は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを有することを特徴とする。
【００２３】
請求項２２に係る本発明の半導体集積回路の設計装置によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは検証対象から外すことを行うことから、処理の効率化を図ることができる。
【００２４】
請求項２３に係る本発明の記録媒体は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを有することを特徴とする。
【００２５】
請求項２３に係る本発明の記録媒体によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは検証対象から外すことを行うことから、処理の効率化を図ることができる。
【００２６】
請求項２４に係る本発明の半導体集積回路のマスク製造方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程で前記デザインルールを満たす場合に、前記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトのマスクデータ処理を行うマスクデータ処理工程と、前記マスクデータ処理工程でマスクデータ処理を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを有することを特徴とする。
【００２７】
請求項２４に係る本発明の半導体集積回路のマスク製造方法によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは検証対象から外すことを行うことから、処理の効率化を図ることができる。
【００２８】
請求項２５に係る本発明の設計装置は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程において前記デザインルールを満たす前記第二の物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う近接効果補正工程と、前記近接効果補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００２９】
請求項２５に係る本発明の半導体集積回路の設計装置によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
【００３０】
請求項２６に係る本発明の記録媒体は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程において前記デザインルールを満たす前記第２物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う近接効果補正工程と、前記近接効果補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００３１】
請求項２６に係る本発明の記録媒体によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
【００３２】
請求項２７に係る本発明のマスク製造方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む第２物理レイアウトの形状を検証するデザインルールチェック工程と、前記デザインルールチェック工程において前記デザインルールを満たす前記第２物理レイアウトに近接効果補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトに近接効果補正を行う近接効果補正工程と、前記近接効果補正工程で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程で前記デザインルールを満たさない場合に、検証対象となった第２物理レイアウトを近接効果補正する近接効果補正工程と、前記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証するプロセスマージン検証工程と、前記プロセスマージン検証工程でプロセスマージンがあると判定された場合、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを前記ルールライブラリに追加し、前記第２物理レイアウトに対応する前記物理レイアウトのマスクデータを作成するルール追加工程と、前記プロセスマージン検証工程でプロセスマージンがないと判定された場合、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う修正・補正・検証工程と、前記修正・補正・検証工程を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００３３】
請求項２７に係る本発明のマスク製造方法によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、プロセスマージン検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
【００３４】
請求項２８に係る本発明の設計装置は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの半導体基板上における像のコントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記補正・検証工程以降の工程を行うことを特徴とする。
【００３５】
請求項２８に係る本発明の半導体集積回路の設計装置によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のコントラストチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
【００３６】
請求項２９に係る本発明の半導体集積回路の記録媒体によれば、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの半導体基板上における像のコントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記補正・検証工程以降の工程を行うことを特徴とする。
【００３７】
請求項２９に係る本発明の記録媒体によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のコントラストチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
【００３８】
請求項３０に係る本発明のマスク製造方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、前記レイアウトのコントラストを算出し、前記各セルを配置配線して得たレイアウトの半導体基板上における像のコントラストに関するしきい値を参照して、前記コントラストの算出結果と比較するコントラストチェック工程と、前記コントラストチェック工程で前記コントラストの算出結果が前記コントラストに関するしきい値以下の場合、前記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程と、前記コントラストチェック工程で、前記レイアウトのコントラストの算出結果が前記コントラストに関するしきい値より大きい場合、前記物理レイアウトの被覆率に関するしきい値を参照して、前記抽出したレイアウトの被覆率に関する情報と比較する被覆率チェック工程と、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たす場合、判定対象となった物理レイアウトを抽出するレイアウト抽出工程とを備え、前記レイアウト抽出工程で得た物理レイアウトに対して、前記補正・検証工程以降の工程を行い、前記被覆率チェック工程で、前記被覆率に関する情報が前記被覆率に関するしきい値を満たさない場合、前記補正・検証工程以降の工程を行うことを特徴とする。
【００３９】
請求項３０に係る本発明のマスク製造方法によれば、本発明の半導体集積回路の設計方法を用いていることから、前記説明したのと同様に、セル配置配線工程後のコントラストチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
【００４０】
請求項３１に係る本発明の半導体集積回路の設計装置は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００４１】
請求項３１に係る本発明の半導体集積回路の設計装置によれば、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【００４２】
請求項３２に係る本発明の記録媒体は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体であって、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００４３】
請求項３２に係る本発明の記録媒体によれば、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【００４４】
請求項３３に係る本発明のマスク製造方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法において、前記半導体集積回路の設計方法は、前記物理レイアウトを生成するためのセルを配置し配線するセル配置配線工程と、デザインルールチェック用のルールライブラリを参照して、前記物理レイアウトの前記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証するデザインルールチェック工程と、前記デザインルールチェック工程でプロセスマージンがある場合に、マージンのある前記第２物理レイアウトを補正するか否かを判定する補正判定工程と、前記補正判定工程で補正が不要と判定された場合、前記補正が不要と判断された第２物理レイアウトを用いて前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記補正判定工程で補正が必要と判定された場合に、判定対象となった前記第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記補正・検証工程で近接効果補正、近接効果補正検証を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成するマスクデータ作成工程と、前記デザインルールチェック工程でプロセスマージンがない場合に、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する補正・検証工程と、前記第２物理レイアウトの歩留まりに関するしきい値を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たす場合、判定対象となった第２物理レイアウトを抽出し、該第２物理レイアウトのルールを前記ルールライブラリに追加するルール追加工程と、前記歩留まり評価工程で、前記歩留まりに関する情報が前記歩留まりに関するしきい値を満たさない場合、前記歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う修正工程と、前記修正工程を行った前記第２物理レイアウトに近接効果補正、近接効果補正検証を行う補正・検証工程と、前記補正・検証工程を行った第２物理レイアウトを用いてマスクデータを作成するマスクデータ作成工程とを備えたことを特徴とする。
【００４５】
請求項３３に係る本発明のマスク製造方法では、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【発明の効果】
【００４６】
請求項１に係る本発明の半導体集積回路の設計方法によれば、パターンマッチング用のライブラリの負荷を減少でき、またフルチップ処理のデータを削減し、マージンに余裕のあるパターンの検証を除外したことで、トータルの処理負荷を軽減することができ、スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化することができるという利点がある。
【００４７】
請求項３に係る本発明の半導体集積回路の設計方法によれば、パターンマッチング用のライブラリの負荷を減少でき、またフルチップ処理のデータを削減し、マージンに余裕のあるパターンの検証を緩和もしくは除外したことで、トータルの処理負荷を軽減することができ、スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化することができるという利点がある。
【００４８】
請求項９に係る本発明の半導体集積回路の設計方法によれば、スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化することができる。また請求項３に係る本発明の半導体集積回路の設計方法と比較して、ライブラリ作成を行わないので、ライブラリ作成の負荷を軽減することができるという利点がある。
【００４９】
請求項１３に係る本発明の半導体集積回路の設計方法によれば、歩留まり評価値を用いてレイアウトのスクリーニングを行ったため、歩留まりの観点ですべての処理を判断し、プロセスマージンが小さくても歩留まりがとれればよいという判断が可能になり、異なる視点でスクリーニング精度を落とすことなく設計フロー全体の処理の効率化、簡略化を図ることができるという利点がある。
【００５０】
請求項２１に係る本発明の半導体集積回路の設計方法によれば、歩留まり評価値を用いてレイアウトのスクリーニングを行ったため、歩留まりの観点ですべての処理を判断し、プロセスマージンが小さくても歩留まりがとれればよいという判断が可能になり、異なる視点でスクリーニング精度を落とすことなく設計フロー全体の処理の効率化、簡略化を図ることができるという利点がある。
【００５１】
請求項２２に係る本発明の半導体集積回路の設計装置によれば、請求項１に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５２】
請求項２３に係る本発明の記録媒体によれば、請求項１に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５３】
請求項２４に係る本発明マスク製造方法によれば、請求項１に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５４】
請求項２５に係る本発明の半導体集積回路の設計装置によれば、請求項３に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５５】
請求項２６に係る本発明の記録媒体によれば、請求項３に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５６】
請求項２７に係る本発明マスク製造方法によれば、請求項３に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５７】
請求項２８に係る本発明の半導体集積回路の設計装置によれば、請求項９に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５８】
請求項２９に係る本発明の記録媒体によれば、請求項９に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００５９】
請求項３０に係る本発明マスク製造方法によれば、請求項９に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００６０】
請求項３１に係る本発明の半導体集積回路の設計装置によれば、請求項１３に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００６１】
請求項３２に係る本発明の記録媒体によれば、請求項１３に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【００６２】
請求項３３に係る本発明マスク製造方法によれば、請求項１３に係る本発明の半導体集積回路の設計方法を用いるため、上記同様な効果が得られるという利点がある。
【発明を実施するための最良の形態】
【００６３】
請求項１に係る本発明の半導体集積回路の設計方法の一実施の形態（第１実施例）を、図１のフローチャートによって説明する。
【００６４】
図１に示すように、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、「セル配置配線工程」Ｓ１１で、半導体集積回路の機能セル、配線を配置して物理レイアウトを形成する。
【００６５】
次に、「ルールライブラリ」２１より、デザインルールチェック用のルールを参照して、「デザインルールチェック工程」Ｓ１２で、上記物理レイアウトの上記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証する。例えば、「ルールライブラリ」２１を参照してデザインルールチェック（ＤＲＣ）によって、上記物理レイアウトのうちプロセスマージンが十分大きなパターンを抽出する。
本実施例ではプロセスマージンが十分あるパターンとして、例えば、図２（１）に示した短いラインパターンの配列、（２）に示した並列するラインパターンの一部が接続しているパターン、（３）に示した長いラインパターンの配列、（４）に示した長いラインパターンと短いラインパターンとが混合された配列等のパターンに対応するデザインルールを使用した。
【００６６】
図２（１）〜（４）に示したすべてのパターンは、プロセスマージンが十分大きなパターンであったため、例えば、近接効果補正、近接効果補正検証は行わない。
【００６７】
その結果、上記「デザインルールチェック工程」Ｓ１２でプロセスマージンがある場合（Ｙｅｓの場合）、マージンが十分大きいパターンとして抽出されたため、「デザインルールチェック工程」Ｓ１２を行った後、後続の処理を行わずに「マスクデータ作成工程」Ｓ１４で、上記第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成する。
【００６８】
一方、上記「デザインルールチェック工程」Ｓ１２でプロセスマージンがない場合（Ｎｏの場合）に、「マスクデータ処理工程」Ｓ１３を行う。
この「マスクデータ処理工程」Ｓ１３では、例えば、「近接効果補正工程」Ｓ１３−１で、検証対象となった第２物理レイアウトを近接効果補正する。
次に、「近接効果補正検証工程」Ｓ１３−２で、近接効果補正を行った第２物理レイアウトのパターンの近接効果補正を検証する。
また、近接効果補正、近接効果補正検証の光学条件および近接効果補正の緩和条件等は、処理するレイアウトに応じて変えることができる。
【００６９】
次に、「マスクデータ作成工程」Ｓ１４で、上記「近接効果補正検証工程」Ｓ１３−２を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成する。
【００７０】
上記「マスクデータ処理工程」Ｓ１３では、第２物理レイアウトのデータに対して近接効果補正を行う必要がない場合、例えばマスクデータ作成後の処理フローに近接効果補正処理が含まれている場合には、上記「近接効果補正工程」Ｓ１３−１を行わず、「近接効果補正検証工程」Ｓ１３−２を行う。
【００７１】
なお、本実施例で使用したデザインルールは製品、プロセスにより種々に設定されるものである。
また、図１に示したのは本実施形態の一例であり、プロセスマージンが十分大きいパターンを抽出してマスクデータをテープアウトできれば、図１のフローに限るものではない。例えば、デザインルールの代わりに、設計データのコントラストや、ＭＥＥＦ（Mask Error Enhancement Factor）、およびこれらの組み合わせを用いて設計データのチェックを行ってもよい。
【００７２】
請求項３に係る本発明の半導体集積回路の設計方法の一実施の形態（第２実施例）を、図３のフローチャートによって説明する。
【００７３】
図３に示すように、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、「セル配置配線工程」Ｓ１１で、半導体集積回路の機能セル、配線を配置して物理レイアウトを形成する。
【００７４】
次に、「ルールライブラリ」２１より、デザインルールチェック用のルールを参照して、「デザインルールチェック工程」Ｓ１２で、上記物理レイアウトの上記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証する。例えば、「ルールライブラリ」２１を参照してデザインルールチェック（ＤＲＣ）によって、上記物理レイアウトのプロセスマージンが十分大きなパターンをプレフィルタする。
【００７５】
まず、表１に示すように、製品用のデザインルール（ＤＲ）（正式なものがない場合は暫定で可）を用意し、そのデザインルールに対してあらかじめ決めたバイアスを加算してマッチング用のデザインルールを作成する。表１は、パターン１、パターン２で表されるあるパターンの寸法ＬｎｍとスペースＳｎｍに対するルールで、検証対象レイアウトのあるパターンがＬとＳの寸法の条件を満たしているとマージンが大と判断される。本実施例ではこのバイアスは３０ｎｍとした。次にマッチング用のＤＲに基づいてレイアウトのデザインルールチェック（ＤＲＣ）を行う。
【００７６】
【表１】
2008262162.tif 000003
【００７７】
次に、上記「デザインルールチェック工程」Ｓ１２でプロセスマージンがある場合（Ｙｅｓの場合）、「補正判定工程」Ｓ１３で、予め決めたプロセスマージンスペックとの比較を行い、マージンのある上記第２物理レイアウトを補正するか否かを判定する。
【００７８】
上記「補正判定工程」Ｓ１３で補正が不要と判定された場合（Ｎｏの場合）、「マスクデータ作成工程」Ｓ１４で、上記補正が不要と判断された第２物理レイアウトを用いて上記物理レイアウトに対応するマスクデータを作成する。
【００７９】
上記「補正判定工程」Ｓ１３で補正が必要と判定された場合（Ｙｅｓの場合）に、「補正工程」Ｓ１６で、判定対象となった前記第２物理レイアウトを補正する。例えば、近接効果補正（例えばＯＰＣ）、近接効果補正検証を行う。
【００８０】
次に、「マスクデータ作成工程」Ｓ１４で、上記「補正工程」Ｓ１６で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成する。
【００８１】
一方、上記「デザインルールチェック工程」Ｓ１２でプロセスマージンがない場合（Ｎｏの場合）に、「近接効果補正工程」Ｓ１７で、検証対象となった第２物理レイアウトを近接効果補正する。
【００８２】
次に、「プロセスマージン検証工程」Ｓ１８で、上記近接効果補正工程で近接効果補正を行った第２物理レイアウトに対して所定のプロセスマージンを有するか否かを検証する。
【００８３】
上記「プロセスマージン検証工程」Ｓ１８でプロセスマージンがあると判定された場合（Ｙｅｓの場合）、「ルール追加工程」Ｓ１９、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを上記「ルールライブラリ」２１に追加する。
【００８４】
一方、上記「プロセスマージン検証工程」Ｓ１８でプロセスマージンがないと判定された場合（Ｎｏの場合）、「修正・補正・検証工程」Ｓ２０で、判定対象となった第２物理レイアウトのパターンの修正、アートワーク、近接効果補正、近接効果補正検証を行う。
【００８５】
次に、「マスクデータ作成工程」Ｓ１４で、上記「修正・補正・検証工程」Ｓ２０を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成する。
【００８６】
また、再び「デザインルールチェック」Ｓ１２でパターンマッチングを行うと、追加されたパターンについては、従来行われていた「マージン小パターンの抽出」、「近接効果補正」、「転写シミュレーション」、「レイアウト修正」が省略される。
【００８７】
また、ルールライブラリは以下のように求める。
【００８８】
例えば、図４のフローチャートに示すように、まず、「レイアウト作成工程」で、物理レイアウトを構成する各セルを配置配線した第１物理レイアウトを作成する。
【００８９】
次に、「転写情報作成工程」で、第１物理レイアウトに近接効果補正を施して半導体基板上に第１物理レイアウトを転写するシミュレーションを行って転写情報を作成する。
【００９０】
次に、「パターン抽出工程」で、上記転写情報に基づいて上記第１物理レイアウトのプロセスマージンより大きいパターンを抽出する。
【００９１】
次に、「ルール作成工程」で、抽出した第１物理レイアウトのパターン情報を含む上記デザインルールチェック用のルールを作成し、上記「ルールライブラリ」に作成したルールを格納する。
【００９２】
このように、第２物理レイアウトを抽出して、該第２物理レイアウトのルールをルールライブラリに追加することで、光近接効果補正の条件を緩和すること、リソグラフィ検証の条件を緩和すること、光近接効果補正の条件を緩和し、リソグラフィ検証の対象から外すこと、光近接効果補正を外し、リソグラフィ検証の条件を緩和すること、もしくは光近接効果補正とリソグラフィ検証の対象から外すことのいずれかが可能になることにより、半導体集積回路の設計時間の短縮が図れる。
【００９３】
第２実施例では、マッチング用のバイアスを大きめに設定したため、前記表１に示したデザインルールより大きなルールで書かれたすべてのレイアウトを検証対象領域外とした。すなわち、「デザインルールチェック」が「Ｙｅｓ」の場合の処理となる。検証対象領域とするかしないかの判断は、このようにデザインルールに加えるバイアスを変えて調節することもできる。もしくは、デザインルールのみでスクリーニングをして、緩和した条件で転写シミュレーションをやり直すことも可能である。
【００９４】
レイアウトを切り出す場合は、レイアウトの属性を変えて他と区別し、検証が終了したら再び属性を戻してテープアウトする。
また、「補正判定工程」Ｓ１３で補正をするかしないかの判定は、デザインルールバイアスが大きく、明らかにプロセスマージンがある場合は、「マスクデータ作成工程」Ｓ１４に直接進み、デザインルールバイアスが小さい場合は「補正工程」Ｓ１６の前まで進み、「補正工程」Ｓ１６で、近接効果補正、近接効果補正検証を行う。ここでは、フルチップ検証を行うことが可能である。
【００９５】
第２実施例では、例えば、デザインルールバイアスが１０ｎｍ以上の場合は「マスクデータ作成工程」Ｓ１４に直接進み、１０ｎｍ未満の場合は「補正工程」Ｓ１６の前まで進むという選択をした。なお、デザインルールバイアスの値はこれに限ることなく設定することができる。
【００９６】
第２実施例で使用した表１に示したデザインルールは、あるパターンに関するルールの抜粋であり、デザインルールであれば、この形に限らず用いることができる。
【００９７】
また、第２実施例では、マッチング用のデザインルールを作成するためのバイアスを３０ｎｍとしたが、デザインルールバイアスの値は３０ｎｍに限らず自由に設定することができる。
【００９８】
また、「デザインルールチェック工程」Ｓ１２による検証の結果、「近接効果補正」Ｓ１７、および「プロセスマージン検証工程」Ｓ１８を行う場合には、目的に応じて処理条件を設定することができる。例えば、近接効果補正およびプロセスマージンチェックの転写シミュレーションの光学条件は、露光波長１９３ｎｍ、ＮＡ＝０．７５、σ＝０．８５、２／３輪帯に設定した。一方、露光量は１３．５ｍＪ、中央部で０．５ｍＪステップずつ変動させ、デフォーカス量は±０．２μｍの範囲を０．０５μｍステップで計算を行った。なお、ドーズ量、フォーカス条件の設定値は１００ｎｍのラインアンドスペースを目標値とした。また、テープアウト後の処理フロー「補正工程」Ｓ１６には近接効果補正（ＯＰＣ）処理が含まれているが、近接効果補正処理はかけてもかけなくてもよい。また、上記「修正、補正、検証工程」Ｓ２０では、図示はしていないが、アートワークと近接効果補正との間にテープアウトが含まれており、このテープアウト後の近接効果補正（ＯＰＣ）処理はかけてもかけなくてもよい。
【００９９】
また、近接効果補正、プロセスマージンチェックおよび近接効果補正検証の光学条件および近接効果補正の緩和条件等は本実施例の方法に限ることなく処理するレイアウトに応じて変えることができる。
【０１００】
また、上記各条件は、製品の立ち上げ時期から、プロセス条件が成熟するまで、さまざまな条件に対応することができる。さらに、本実施例の処理をするにあたり電気的特性を考慮して処理の優先度をつけてもよい。すなわち、回路のクリティカルパスにあたる部分は転写シミュレーションを必ず行い、それ以外の領域は通常の検証処理を行うということも可能である。
【０１０１】
上記第２実施例の半導体集積回路の設計方法では、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【０１０２】
よって、パターンマッチング用のライブラリの負荷を減少でき、またフルチップ処理のデータを削減し、マージンに余裕のあるパターンの検証を緩和もしくは除外したことで、トータルの処理負荷を軽減することができ、スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化することができるという利点がある。
【０１０３】
請求項９に係る本発明の半導体集積回路の設計方法の一実施の形態（第３実施例）を、図５のフローチャートによって説明する。
【０１０４】
図５に示すように、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、「セル配置配線工程」Ｓ３１で、半導体集積回路の機能セル、配線を配置して物理レイアウトを形成する。
【０１０５】
次に、「コントラストチェック工程」Ｓ３２で、上記レイアウトのコントラストを算出し、上記各セルを配置配線して得たレイアウトの半導体基板上における像の「コントラストに関するしきい値」４１を参照して、上記コントラストの算出結果と比較する。例えば、上記「コントラストチェック工程」Ｓ３２では、パターンのエッジごとに光学像のスロープ（slope）を算出して、予め決めたコントラストのスペック、例えば５５より大きなスロープ値で囲まれたパターンを抽出する。
【０１０６】
上記「コントラストチェック工程」Ｓ３２で上記コントラストの算出結果が上記コントラストに関するしきい値以下の場合（Ｎｏの場合）、「修正工程」Ｓ３３で、上記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理を行う。
【０１０７】
続いて、「補正・検証工程」Ｓ３４で、上記修正工程を行った上記物理レイアウトに近接効果補正、近接効果補正検証を行う。
【０１０８】
そして「マスクデータ作成工程」Ｓ３５で、上記「補正・検証工程」Ｓ３４を行った物理レイアウトを用いてマスクデータを作成する。
【０１０９】
上記「コントラストチェック工程」Ｓ３２で、上記コントラストの算出結果が上記コントラストに関するしきい値より大きい場合（Ｙｅｓの場合）、「被覆率チェック工程」Ｓ３６で、上記物理レイアウトの「被覆率に関するしきい値」４２を参照して、上記抽出したレイアウトの被覆率に関する情報と比較する。例えば、スロープ値が予め決められた値より大きくかつ被覆率があらかじめ決められた被服率スペック値（例えば４５％）より大きいレイアウト箇所を抽出する。
【０１１０】
上記「被覆率チェック工程」Ｓ３６で、上記被覆率に関する情報が上記被覆率に関するしきい値を満たす場合（Ｙｅｓの場合）、「レイアウト抽出工程」Ｓ３７で、判定対象となった物理レイアウトを抽出する。
【０１１１】
そして、上記記レイアウト抽出工程で得た物理レイアウトに対して、上記「補正・検証工程」Ｓ３４以降の工程を行う。この場合、スロープ値と被覆率の組み合わせで抽出したパターンについては、近接効果補正（例えばＯＰＣ）、近接効果補正（例えばＯＰＣ）検証の条件を緩和して処理を行うことができる。
【０１１２】
上記「被覆率チェック工程」Ｓ３６で、上記被覆率に関する情報が上記被覆率に関するしきい値を満たさない場合（Ｎｏの場合）、上記「修正工程」Ｓ３３以降の工程を行う。
【０１１３】
上記第３実施例では、近接効果補正（ＯＰＣ）処理を省略しているため処理時間はかからないが、物理レイアウトの抽出の際に、近接効果補正（ＯＰＣ）後のマスクデータを用いた転写シミュレーションを行っていないため、「補正・検証工程」Ｓ３４における近接効果補正（ＯＰＣ）、近接効果補正（ＯＰＣ）検証は省略せずに行い、「コントラストチェック工程」Ｓ３２、「被覆率チェック工程」Ｓ３６の検証の結果に基づいて「補正・検証工程」Ｓ３４の処理条件を決める。
【０１１４】
一方、「コントラストチェック工程」Ｓ３２もしくは「被覆率チェック工程」Ｓ３６の処理で、スペックを満たさないパターンについては、「修正工程」Ｓ３３で、上記コントラストがしきい値以下の領域の転写情報の取得、その領域の物理レイアウトの修正、アートワーク処理等の再処理を行う。
【０１１５】
このように、コントラストチェック、被覆率チェックを行うことで、光近接効果補正の条件を緩和されること、リソグラフィ検証の条件を緩和されること、光近接効果補正の条件を緩和しリソグラフィ検証の対象から外すこと、前記光近接効果補正を外しリソグラフィ検証の条件を緩和されること、もしくは光近接効果補正とリソグラフィ検証の対象から外すことのいずれかが可能になることにより、半導体集積回路の設計時間の短縮が図れる。
【０１１６】
ここで、スロープと被覆率に基づいて抽出したパターンの一例を図６に示す。一例として、図６（１）に示した短いラインパターンの配列、（２）に示した並列するラインパターンの一部が接続しているパターン、（３）に示した長いラインパターンの配列、（４）に示した長いラインパターンと短いラインパターンとが混合された配列等が抽出された。
図６（１）〜（４）に示したすべてのパターンは、転写シミュレーションの結果、プロセスマージンが十分大きなパターンであったため、近接効果補正、近接効果補正検証は検証のトレランス、近接効果補正のイタレーション回数等は緩和した条件で行える。
【０１１７】
また、近接効果補正およびプロセスマージンチェックの転写シミュレーションの光学条件は、一例として、露光波長１９３ ｎｍ、ＮＡ＝０．７５、σ＝０．８５、２／３輪帯に設定した。一方、露光量は１３．５ｍＪ、中央部で０．５ｍＪステップずつ変動させ、デフォーカス量は±０．２μｍの範囲を０．０５μｍステップで計算を行った。
【０１１８】
なお、ドーズ量、フォーカス条件の設定値は、例えば１００ｎｍのラインアンドスペースを目標値とした。
【０１１９】
また、テープアウト後の処理フローには近接効果補正処理が含まれているが、近接効果補正処理はかけてもかけなくてもよい。
【０１２０】
また、近接効果補正、プロセスマージンチェックおよび近接効果補正検証の光学条件および近接効果補正の緩和条件等は前記条件に限るものではなく、処理するレイアウトに応じて変えることができる。
【０１２１】
第３実施例ではスロープの値が５５以上、被覆率が４５％以上を抽出の条件としたが、抽出の条件はこれに限るものではなく、適宜設定することができる。また、スロープと被覆率に限ることなく、例えばＣＤ（critical dimension）値との組み合わせで抽出を行ってもよい。また、近接効果補正、近接効果補正検証の光学条件および近接効果補正の緩和条件等は、処理するレイアウトに応じて変えることができる。
【０１２２】
また、これらの条件は、製品の立ち上げ時期から、プロセス条件が成熟するまでさまざまな条件に対応することができる。さらに、本実施例の処理をするにあたり電気的特性を考慮して処理の優先度をつけてもよい。すなわち、回路のクリティカルパスにあたる部分は転写シミュレーションを必ず行い、それ以外の領域は通常の検証処理を用いるということも可能である。
【０１２３】
上記第３実施例の半導体集積回路の設計方法では、セル配置配線工程後のコントラストチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【０１２４】
よって、スクリーニング精度を落とすことなく半導体集積回路の設計を簡略化することができる。また請求項２に係る本発明の半導体集積回路の設計方法と比較して、ライブラリ作成を行わないので、ライブラリ作成の負荷を軽減することができるという利点がある。
【０１２５】
次に、請求項１３に係る本発明の半導体集積回路の設計方法の一実施の形態（第４実施例）を、図７のフローチャートによって説明する。
【０１２６】
図７に示すように、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、「セル配置配線工程」で、半導体集積回路の機能セル、配線を配置して物理レイアウトを形成する。
【０１２７】
次に、「ルールライブラリ」２１より、デザインルールチェック用のルールを参照して、「デザインルールチェック工程」Ｓ１２で、上記物理レイアウトの上記セルを含む部分の第２物理レイアウトが所定のプロセスマージンを有するか否かを検証する。例えば、「ルールライブラリ」を参照してデザインルールチェック（ＤＲＣ）によって、上記物理レイアウトのプロセスマージンが十分大きなパターンをプレフィルタする。
【０１２８】
まず、前記表１に示すように、製品用のデザインルール（ＤＲ）（正式なものがない場合は暫定で可）を用意し、そのデザインルールに対してあらかじめ決めたバイアスを加算してマッチング用のデザインルールを作成する。表１は、パターン１、パターン２で表されるあるパターンの寸法ＬｎｍとスペースＳｎｍに対するルールで、検証対象レイアウトのあるパターンがＬとＳの寸法の条件を満たしているとマージンが大と判断される。本実施例ではこのバイアスは３０ｎｍとした。次にマッチング用のＤＲに基づいてレイアウトのデザインルールチェック（ＤＲＣ）を行う。
【０１２９】
次に、上記「デザインルールチェック工程」Ｓ１２でプロセスマージンがある場合（Ｙｅｓの場合）、「補正判定工程」Ｓ１３で、予め決めたプロセスマージンスペックとの比較を行い、マージンのある上記第２物理レイアウトを補正するか否かを判定する。
【０１３０】
上記「補正判定工程」Ｓ１３で補正が不要と判定された場合（Ｎｏの場合）、「マスクデータ作成工程」Ｓ１４で、上記補正が不要と判断された第２物理レイアウトを用いて上記物理レイアウトに対応するマスクデータを作成する。
【０１３１】
上記「補正判定工程」Ｓ１３で補正が必要と判定された場合（Ｙｅｓの場合）に、「補正・検証工程」Ｓ１６で、判定対象となった前記第２物理レイアウトを補正する。例えば、近接効果補正（例えばＯＰＣ）、近接効果補正検証を行う。
【０１３２】
次に、「マスクデータ作成工程」Ｓ１４で、上記「補正・検証工程」Ｓ１６で補正を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成する。
【０１３３】
一方、上記「デザインルールチェック工程」Ｓ１２でプロセスマージンがない場合（Ｎｏの場合）に、「補正・検証工程」Ｓ１６で、検証対象となった第２物理レイアウトを近接効果補正、近接効果補正検証する。
【０１３４】
次に、「歩留まり評価工程」Ｓ５１で、上記第２物理レイアウトの「歩留まりに関するしきい値」６１を参照して、前記第２物理レイアウトの歩留まりに関する情報と比較する。
【０１３５】
上記「歩留まり評価工程」Ｓ５１で、上記歩留まりに関する情報が上記歩留まりに関するしきい値を満たす場合（Ｙｅｓの場合）、「ルール追加工程」Ｓ１９で、判定対象となった第２物理レイアウトを抽出して、該第２物理レイアウトのルールを上記「ルールライブラリ」２１に追加する。
【０１３６】
一方、上記「歩留まり評価工程」Ｓ５１で、上記歩留まりに関する情報が上記歩留まりに関するしきい値を満たさない場合（Ｎｏの場合）、「修正工程」Ｓ５２で、歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う。
【０１３７】
次に、「補正・検証工程」Ｓ５３で、上記「修正工程」Ｓ５２を行った上記第２物理レイアウトに近接効果補正、近接効果補正検証を行う。
【０１３８】
次に、「マスクデータ作成工程」Ｓ１４で、上記「補正・検証工程」Ｓ５３を行った第２物理レイアウトを用いて、前記物理レイアウトに対応するマスクデータを作成する。
【０１３９】
上記「歩留まり評価工程」Ｓ５１における歩留まり評価値は、例えば表２に示すように、露光装置の露光量ばらつきとデフォーカス量ばらつきの値をもとに算出される確率密度に、図８に示すように、実測のエラー個数の関数を畳み込み積分することにより求めることができる。
【０１４０】
【表２】
2008262162.tif 000004
【０１４１】
その結果を表３に示す。
【０１４２】
【表３】
2008262162.tif 000005
【０１４３】
表３に示すように、左の欄は、あるパターンを設定された露光量・デフォーカス量の範囲における露光条件で露光した際にウエハ上に形成されるパターンの寸法値に対応した確率密度を示し、右の欄は左の欄の確率密度に対応して、前記図８に示したエラー個数の関数を畳み込み積分した結果を％表示で示している。これは歩留まりの欠陥確率に相当するため、この欠陥確率の値で処理の判断をすることができる。
【０１４４】
一般に確率密度に関しては（３）式のようになる。
【数３】
2008262162.tif 000006
【０１４５】
上記（３）式中のＰを、Ｘが連続でかつＸが区間ａ、ｂに入る確率としたとき、上記（３）式で与えられるｆ（ｘ）を確率密度関数とすると、ある２変数関数ｆ（ｘ，ｙ）は（４）式のようになる。
【０１４６】
【数４】
2008262162.tif 000007
【０１４７】
上記（４）式であるとき、ｆ（ｘ，ｙ）は二次元確率変数（Ｘ，Ｙ）の同時密度変数で、（５）式のように表せる。
【０１４８】
【数５】
2008262162.tif 000008
【０１４９】
すなわち、ある露光量の確率密度関数ｆ（ｘ）と、あるデフォーカス量の確率密度関数ｆ（ｙ）が同時に起こる確率密度は、ｆ（ｘ）とｆ（ｙ）の積で与えられる。そこで、製品を処理する露光装置の露光量ばらつきを例えば１．５％、デフォーカスばらつきを例えば０．１８％として確率密度を求め、それぞれの確率密度の積を求めて、ある露光量と、デフォーカス量の場合の確率密度を求めた。さらに加工ばらつき、合わせずれを考慮した確率密度を求めた結果の例を前記表２に示した。前記図８に示した関数は、製品の歩留まりを示す関数で、横軸はあるパターンの転写後の寸法（例えば線幅）を示し、縦軸はエラー個数により歩留まりを示すものである。
【０１５０】
一方、前記表３に示すように、各露光量、デフォーカス量の組み合わせ条件で露光した場合のパターンの線幅を計算し、この線幅に対応する歩留まり評価値と、予め決めた歩留まり評価値のしきい値を比較して、パターンの抽出を行った。
【０１５１】
第４実施例では、この欠陥確率が０．１％より小さいパターンを抽出した。そして抽出したパターンのテープアウト後の近接効果補正、近接効果補正検証の条件を緩和して行うか、または近接効果補正、近接効果補正検証の処理は終わったものとみなした。
【０１５２】
近接効果補正およびデザインルールチェックにおけるプロセスマージンチェックの転写シミュレーションの光学条件は、一例として、露光波長１９３ｎｍ、ＮＡ＝０．７５、σ＝０．８５、２／３輪帯に設定した。一方、露光量は１３．５ｍＪ、中央部で０．５ｍＪステップずつ変動させ、デフォーカス量は±０．２μｍの範囲を０．０５μｍステップで計算を行った。なお、ドーズ量、フォーカス条件の設定値は１００ｎｍのラインアンドスペースを目標値とした。
【０１５３】
また、テープアウト後の処理フローには近接効果補正処理が含まれているが、近接効果補正処理はかけてもかけなくてもよい。また、近接効果補正、デザインルールチェックにおけるプロセスマージンチェックおよび近接効果補正検証の光学条件および近接効果補正の緩和条件等は処理するレイアウトに応じて変えることができる。
【０１５４】
また、第４実施例では露光装置のばらつきを仮定し、そのばらつき関数を仮定して確率密度を計算し、実測値との畳み込み積分を用いて歩留まり評価値を算出したが、単純に、算出した各確率密度に対して、ステップ関数的に歩留まり１００％であれば１を、歩留まり０％であれば０を掛け算して歩留まり評価値とすることもできる。上記ばらつき、ばらつき関数、実測値を表現する関数は種々に設定することができる。
【０１５５】
また、表３に示した露光量とデフォーカス量の変動範囲も、記載した範囲に限られるものではない。
【０１５６】
第４実施例の近接効果補正、プロセスマージンチェックおよび近接効果補正検証の光学条件および近接効果補正の緩和条件は、製品の立ち上げ時期から、プロセス条件が成熟するまでさまざまな条件に対応することができる。さらに、第４実施例の処理をするにあたり電気的特性を考慮して処理の優先度をつけてもよい。
すなわち、回路のクリティカルパスにあたる部分は転写シミュレーションを必ず行い、それ以外の領域は通常の検証処理を用いるということも可能である。
【０１５７】
また、ルールライブラリは前記第２実施例と同様に求めることができる。
【０１５８】
このように、第４実施例では、第２物理レイアウトを抽出して、該第２物理レイアウトのルールをルールライブラリに追加することで、光近接効果補正の条件を緩和すること、リソグラフィ検証の条件を緩和すること、光近接効果補正の条件を緩和し、リソグラフィ検証の対象から外すこと、光近接効果補正を外し、リソグラフィ検証の条件を緩和すること、もしくは光近接効果補正とリソグラフィ検証の対象から外すことのいずれかが可能になることにより、半導体集積回路の設計時間の短縮が図れる。
【０１５９】
上記第４実施例の半導体集積回路の設計方法では、セル配置配線工程後のデザインルールチェック工程をフルチップ規模で行い、マージンに余裕のあるパターンは近接効果補正や近接効果補正検証の条件を緩和する、または検証対象から外すことを行うことから、これまでパターンマッチング用のライブラリおよびデータベース作成時に事前に行っている近接効果補正、リソグラフィ検証の作業を生かし、一方で検証が不必要なものは処理フローから外すことにより、処理の効率化を図ることができる。
また、検証対象が万が一データベースやライブラリから漏れたとしても、もともとマージンに余裕のあるパターンを抽出しているため、そのパターンは通常処理の対象となるのみである。
【０１６０】
よって、歩留まり評価値を用いてレイアウトのスクリーニングを行ったため、歩留まりの観点ですべての処理を判断し、プロセスマージンが小さくても歩留まりがとれればよいという判断が可能になり、異なる視点でスクリーニング精度を落とすことなく設計フロー全体の処理の効率化、簡略化を図ることができるという利点がある。
【０１６１】
また、第４実施例では、転写シミュレーションの結果をもとにレイアウト抽出用のルールを作成し、該ルールを用いて対象のレイアウトを選択し、さらに歩留まり評価値による判定を行ったが、前記ルールによるスクリーニングは必ずしも必要なものではなく、直接歩留まり評価値を用いたスクリーニングを行ってもよい。これを請求項２１に対応する実施例、第５実施例として、以下に説明する。
【０１６２】
すなわち、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法において、上記「セル配置配線工程」を行い、前述のように「デザインルールチェック工程」を行わず、物理レイアウトのセルを含む部分の第２物理レイアウトの「歩留まりに関するしきい値」を参照して、直接、第２物理レイアウトの歩留まりに関する情報と比較する歩留まり評価工程を行う。この「歩留まり評価工程」で、歩留まりに関する情報が歩留まりに関するしきい値を満たす場合、「レイアウト抽出工程」で、判定対象となった物理レイアウトを抽出する。そして、「レイアウト抽出工程」で得た物理レイアウトに対して、「補正・検証工程」で、近接効果補正、近接効果補正検証を行う。
一方、「歩留まり評価工程」で、歩留まりに関する情報が歩留まりに関するしきい値を満たさない場合、「修正工程」で、歩留まりがしきい値以下の領域の転写情報の取得、その領域の第２物理レイアウトの修正、アートワーク処理を行う。そして、「補正・検証工程」で、「修正工程」を行った第２物理レイアウトに近接効果補正、近接効果補正検証を行う。その後、「マスクデータ作成工程」で、「補正・検証工程」を行った第２物理レイアウトを用いてマスクデータを作成する。
【０１６３】
また、ルールライブラリは前記第２実施例と同様に求めることができる。
【０１６４】
上記第５実施例の半導体集積回路の設計方法によれば、第２物理レイアウトの歩留まりに関するしきい値を参照して、該第２物理レイアウトの歩留まりに関する情報である「歩留まりに関するしきい値」と比較する「歩留まり評価工程」を備えたことから、半導体集積回路の設計時間の短縮が図れる。
【０１６５】
また、従来のパターンマッチングは基本的に二次元図形のマッチング処理であるために処理負荷がかかるが、上記説明した各実施例におけるデザインルールチェックは、マスクデータ処理と同様の図形演算処理であるため、従来のパターンマッチングによる処理と比較して処理負荷が軽減されるので、処理速度が向上できるという利点がある。
【０１６６】
上記第１実施例、第２実施例、第３実施例、第４実施例、および第５実施例の各半導体集積回路の設計方法は、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を実施する設計装置に適用することができる。
また、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を記録した記録媒体に適用することができる。
さらに、半導体集積回路設計データより半導体集積回路の物理レイアウトを生成する際の半導体集積回路の設計方法を用いて作製されるマスク製造方法に適用することができる。
【図面の簡単な説明】
【０１６７】
【図１】請求項１に係る本発明の半導体集積回路の設計方法の一実施の形態（第１実施例）を示したフローチャートである。
【図２】抽出したパターンの一例を示したパターンレイアウト図である。
【図３】請求項３に係る本発明の半導体集積回路の設計方法の一実施の形態（第２実施例）を示したフローチャートである。
【図４】デザインルールチェックを作成する一例を示したフローチャートである。
【図５】請求項９に係る本発明の半導体集積回路の設計方法の一実施の形態（第３実施例）を示したフローチャートである。
【図６】スロープと被覆率に基づいて抽出したパターンの一例を示したパターンレイアウト図である。
【図７】請求項１３に係る本発明の半導体集積回路の設計方法の一実施の形態（第４実施例）を示したフローチャートである。
【図８】製品の歩留まりを示す図面で、パターンの転写後の寸法とエラー個数との関係図である。
【符号の説明】
【０１６８】
Ｓ１１…セル配置配線工程、Ｓ１２…デザインルールチェック工程、Ｓ１３…補正判定工程、Ｓ１４…マスク作成工程、Ｓ１６…補正工程、Ｓ１７…近接効果補正工程、Ｓ１８…プロセスマージン検証工程、Ｓ１９…ルール追加工程、Ｓ２０…修正・補正・検証工程、２１…ルールライブラリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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