(57)【要約】【目的】オン電圧を上昇させることなく、ラッチアップ耐量を向上させ、リーク電流を減少させることができるトップゲート構造を有するＭＯＳ型半導体装置の提供。【構成】トップゲート構造を備えるＭＯＳ型半導体装置において、ゲート酸化膜９直下の半導体結晶層に、他導電型ベース領域１３と一導電型エミッタ領域１４とが第二開口部５と初期絶縁膜２の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域１４とカソード電極１２との接触領域が半導体多結晶層８にあるＭＯＳ型半導体装置とする。【選択図】        図１
2008262999.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を、前記第二開口部近辺で前記初期絶縁膜と同程度の厚さに埋める一導電型半導体単結晶層と該半導体単結晶層の外側に形成される一導電型半導体多結晶層とを含む一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域内の表面層に設けられる、一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるＭＯＳ型半導体装置において、前記ゲート絶縁膜直下の前記半導体結晶層に、前記他導電型ベース領域と前記一導電型エミッタ領域とが第二開口部と初期絶縁膜の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域とカソード電極との接触領域が前記半導体多結晶層にあることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記他導電型ベース領域と、または他導電型ベース領域と前記他導電型ボディ領域との両領域と、前記カソード電極との接触領域が前記一導電型半導体単結晶層にあることを特徴とする請求項1記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置およびその製造方法に関し、特にはトップゲート構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を同時に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
【０００６】
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。
またさらに、ＩＧＢＴのオン電圧とターンオフ損失間のトレードオフ関係を改善するために、ｐｎシリコン基板のｎ側基板表面に絶縁膜に包接された断面形状を有するゲート電極層を介して積層された薄膜シリコン半導体層からなるカソード膜を備える構造のＩＧＢＴであって、このカソード膜が以下の製造方法によって作成される構造を有するものがある。つまり、前記絶縁膜に包接された断面形状のゲート電極層には、絶縁膜で絶縁された状態で開口部が形成され、この開口部に露出するｎ側シリコン基板表面をシード層として堆積形成されるエピタキシャルシリコン層を前記開口部内だけでなく、ゲート電極上の絶縁膜上にまで成長させることにより、ｐｎシリコン基板と開口部で電気的に接続されるようにした薄膜シリコン半導体層からなる前記カソード膜とする製造方法により形成される構造のＩＧＢＴについても発表されている（特許文献６）。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第２００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【特許文献６】特開２００２−１５８３５６号公報
【非特許文献１】フロリン・ウドレア、他１名、（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ）Ｊ、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記特許文献６に示されるＩＧＢＴは、シリコン基板上の基板絶縁膜上に前述のエピタキシャル成長によるシリコン半導体層から形成される薄膜のカソード膜を必要とし、オン状態では大電流を流し阻止時においては高電界が印加されるため、良好なデバイス特性を得るには、前記カソード膜を結晶欠陥の少ない（望ましくは無い）良質な結晶性シリコン半導体層とすることが肝要である。しかし、実際には、このようなシリコン半導体層を基板絶縁膜上に形成すると、多結晶化しやすいので、良質な結晶性シリコン半導体層を形成することは、生産効率的にも、結晶性の観点からも困難性が見られる。そこで、前記特許文献５に記載されるシリコン半導体層の製造方法をさらに改良して、いっそう良質な単結晶性シリコン半導体層を得られるようにした製造方法もいくつか試みられている。
【０００８】
たとえば、図５（ａ）に示す従来の製造方法を示す要部断面図のように、シリコン半導体基板２１に形成された初期酸化膜２２に第一開口領域２３を、基板酸化膜２４に第二開口領域２５を形成するために、厚い初期酸化膜２２へのフォトエッチングで第一開口領域２３を形成し、薄い基板酸化膜２４の形成および再度フォトエッチングを行い、第二開口領域２５を形成した後、この第二開口領域２５に露出するシリコン基板面をシード層としてシリコンエピタキシャル成長を開始し、第一開口領域２３内の薄い基板酸化膜２４上を横方向にも成長させて第一開口領域２３の凹部を埋めるようにエピタキシャルシリコン層２６を形成する。
【０００９】
その後、図５（ｂ）に示すように、第一開口領域２３外側の厚い初期酸化膜２２＋基板酸化膜２４（シリコン酸化膜）の厚さを基準にして、エピタキシャルシリコン層２６の上部を研磨により除去しエピタキシャル成長膜表面をシリコン酸化膜２４と面一に平坦化して薄膜のシリコン結晶膜２７を形成する。前記特許文献５に示されるＩＧＢＴの製造方法を改良したこのエピタキシャルシリコン層の形成方法によれば、良質な薄膜結晶膜からなるシリコン半導体層を基板酸化膜２４上に形成できる。そして、この薄膜のシリコン結晶膜にＭＯＳ型構造に必要な機能領域を形成すれば、トップゲート構造のカソ−ド膜が構成される。
【００１０】
しかし、このように、ドリフト層となるシリコン基板２１上に基板酸化膜２４を挟んで、その上に積層される薄膜の単結晶シリコン半導体層からなるカソード構造を有するトップゲート構造のＩＧＢＴの製造方法では、基板酸化膜２４上には、できるだけ直接に結晶シリコンを成長させないような製造方法とするため（基板酸化膜２４上に付着させると多結晶シリコン層となり易いので）、シリコンガスソース（たとえばジクロロシラン）とシリコンのエッチング作用のあるガスソース（たとえばＨＣｌ）を基板上に同時供給し、前述のように、基板酸化膜２４に設けられた第二開口部２５からシリコン半導体層を厚さ方向と横方向にエピタキシャル成長（エピタキシャル横方向成長）させて第一開口領域（カソード領域）２３をシリコン結晶膜で埋める構造となる。
【００１１】
ところが、エピタキシャル横方向成長は厚さ方向と横方向の成長速度がほぼ同じ（等方的）であるため、薄膜のカソード膜を形成するために、たとえば横方向に１０μｍ埋めるためには、厚さも１０μｍのエピタキシャル成長が必要になる。その結果、薄膜のカソード膜２７の必要な厚さはたとえば１μｍ程度にすぎないのに、実際のエピタキシャル成長層（前記シリコンエピタキシャル成長膜２６）の厚さは１０μｍ程度にもなってしまうので、厚さ１０μｍの内のほとんど、すなわち９μｍを研磨で削って除去することになる。このためエピタキシャル成長工程と研磨工程の処理時間が非常に長くなる。従って、このような基板酸化膜２４上へのエピタキシャル成長によるカソード膜２７の形成方法を採用する限り、低率の生産効率となり高コストなデバイスにならざるを得ないという問題がある。
【００１２】
さらに、図５（ａ）に示すような形状で１０μｍのような厚いエピタキシャルシリコン層を形成すると、膜中に大きな残留応力が発生してしまうため、厚さ１μｍに減厚してカソード膜を構成するシリコン半導体層中にも、成長中に形成された結晶欠陥が残ることが避けられないという問題もある。これらの結果、このような製造方法では結晶欠陥による電流のリーク等が発生し、良好なデバイス特性が得られなくなる。
【００１３】
さらに、前述のような観点で考え出された前記特許文献３、４、５に記載される、表面カソード側のキャリアの高注入構造を特徴とする、トップゲート構造を有するＩＧＢＴなどのＭＯＳ型半導体装置においては、前述したように、オン電圧とターンオフ損失とのトレードオフ問題を改善することはできるが、ホール電流が薄膜カソード膜内に形成されるｐ型ベース領域に非常に狭い抵抗の大きい領域に流れるため、カソード膜内での電圧降下が大きくなり、カソード膜内に形成されるｎ＋＋型エミッタ領域からの電子の注入を招き易くなり寄生トランジスタ、寄生サイリスタが非制御状態でラッチアップする、すなわち、ラッチアップ耐量が充分に確保できないという問題がある。このトップゲート構造を有するＩＧＢＴでは、薄膜（たとえば、厚さ約０．７μｍ）のカソード膜（シリコン結晶層）を厚くすれば、この問題は改善されるが、その場合、オン電圧の上昇、耐圧の低下などの別の問題が付随するので、この観点からカソード膜を厚くすることは避けなければならない。
【００１４】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は前述の問題点を解消し、オン電圧を上昇させることなく、ラッチアップ耐量を向上させ、リーク電流を減少させることができるトップゲート構造を有するＭＯＳ型半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
上述の問題を解決するために、一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を、前記第二開口部近辺で前記初期絶縁膜と同程度の厚さに埋める一導電型半導体単結晶層と該半導体単結晶層の外側に形成される一導電型半導体多結晶層とを含む一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域内の表面層に設けられる、一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるＭＯＳ型半導体装置において、前記ゲート絶縁膜直下の前記半導体結晶層に、前記他導電型ベース領域と前記一導電型エミッタ領域とが第二開口部と初期絶縁膜の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域とカソード電極との接触領域が前記半導体多結晶層にあるＭＯＳ型半導体装置とすることにより、前記本発明の目的は達成される。
【００１６】
上述の問題を解決するために、前記他導電型ベース領域または他導電型ベース領域と前記他導電型ボディ領域と、前記カソード電極との接触領域が前記一導電型半導体単結晶層にある特許請求の範囲の請求項１記載のＭＯＳ型半導体装置とすることが好ましい。
【発明の効果】
【００１７】
本発明によれば、オン電圧を上昇させることなく、ラッチアップ耐量を向上させ、リーク電流を減少させるトップゲート構造を有するＭＯＳ型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の実施例１にかかるＭＯＳ型半導体装置を示す要部断面図である。図２は本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を主要な工程（ａ）、（ｂ）、（ｃ）順に示す要部断面図である。図３は本発明にかかる図２（ｃ）に対応するＭＯＳ型半導体装置の要部平面図である。図４は従来のＭＯＳ型半導体装置の等価回路図（ａ）と本発明のＭＯＳ型半導体装置の等価回路図（ｂ）である。
【実施例１】
【００１９】
以下、本発明にかかるＭＯＳ型半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１に、本発明のＭＯＳ型半導体装置の製造方法を示す実施例１にかかるユニットセルのＭＯＳゲート側のみの断面図を示す。ＭＯＳ型半導体装置としては、ＭＯＳＦＥＴ、ＩＧＢＴなどがあるが、本発明では、特徴部分がＭＯＳゲート側にあるので、いずれであってもよい。シリコン半導体基板としては、ｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。半導体基板の比抵抗は３０〜２００Ωｃｍの範囲が好ましく、ＩＧＢＴに求められる耐圧によって選択する。たとえば、８０Ωｃｍの基板１を用いて作製すれば、耐圧１２００ＶのＩＧＢＴとすることができる。
【００２０】
図２（ａ）に示すように、シリコン半導体基板１の一方の主面に熱酸化またはＣＶＤにより形成される厚さ０．３μｍ〜１．０μｍ程度の初期酸化膜２を設ける。ここでは初期酸化膜２の厚さは０．７μｍとした。
次に、その初期酸化膜２上にフォトレジストによるパターニングを施して、この初期酸化膜２を幅２μｍのストライプ状の平面パターンとなるように選択的にエッチングして、幅５μｍ〜２５μｍの第一開口部３を形成してシリコン基板１面を露出させる。ここではその幅を２０μｍとした。
【００２１】
続いて、熱酸化またはＣＶＤにより基板酸化膜４を厚さ０．０５μｍ〜０．２μｍの範囲のいずれかの厚さに全面形成した後、フォトリソグラフィによって、この基板酸化膜４の中央に幅４μｍの第二開口部５を形成する。基板酸化膜４の膜厚は前述のように０．０５μｍ〜０．２μｍの範囲が好ましいが、ここでは、基板酸化膜４の厚さを０．１μｍとした。初期酸化膜２のところの厚さは、当初の厚さ０．７μｍに基板酸化膜４の厚さ０．１μｍを合わせて０．８μｍになる。ここまでの工程は、前述の背景技術で説明した図５（ａ）と同様のプロセスとなる。
【００２２】
その後、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ＨＣｌおよびホスフィン（ＰＨ３、エピタキシャルシリコン成長膜中のＰ：リン濃度が１×１０１４ａｔｏｍｓ／ｃｍ３になる量）などのガスを同時に供給し、反応温度１０００℃、１０ｋＰａの圧力雰囲気で、露出した第二開口部５内のシリコン基板表面をシード層としてシリコンをエピタキシャル横方向成長させる。ｎ型エピタキシャルシリコン層６−１の成長は第二開口部５のシリコン基板面で始まり、成長面が基板酸化膜４の厚みを超えると成長は基板酸化膜４上を横方向にも進む。ｎ型エピタキシャルシリコン層６−１の膜厚が４μｍになったところで、ストップさせる。すると、第二開口部５周囲の基板酸化膜上を横方向にも４μｍ拡がったエピタキシャルシリコン層６−１が形成される。
【００２３】
次に、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３、多結晶シリコン層中のＰ：リン濃度が１×１０１４ａｔｏｍｓ／ｃｍ３になるように供給する）を同時に供給し、反応温度６００℃、１００Ｐａの圧力雰囲気で減圧ＣＶＤにより厚さ１μｍの多結晶シリコン層６−２を全面に形成する（図２（ａ））。
エピタキシャルシリコン成長層や多結晶シリコン層の成長に用いる、シリコンガスソースとしては前記モノシラン（ＳｉＨ４）と前記ホスフィンＰＨ３の他、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、シラン（ＳｉＣｌ４）等と、エッチング作用のあるガスソースとしてＨＣｌ、Ｃｌ２、ＣｌＦ３等およびドーパントガスとしてジボランＢ２Ｈ６、アルシン（ＡｓＨ３）等を適用できる。成膜方法としては、前記減圧ＣＶＤ法の他、常圧ＣＶＤ法等を適用できる。また、反応温度としては、５００℃〜１２００℃の範囲が適用できる。さらに、必要に応じてシリコン半導体層の結晶性の回復等を目的として、膜成長工程後や研磨工程後にアニール熱処理を加えることもできる。
【００２４】
次に、前記初期酸化膜２、基板酸化膜４の合計厚さ０．８μｍを基準にして、このシリコン酸化膜（２＋４）と面一になるように、エピタキシャルシリコン層６−１と多結晶シリコン層６−２とを研磨して厚さ０．７μｍの、第一開口部３の凹部内を満たすシリコン単結晶層部分の第一カソード膜７と、多結晶シリコン層部分の第二カソード膜８を形成する（図２（ｂ））。図２（ｂ）に示されるシリコン酸化膜（２＋４）はエピタキシャルシリコン層の研磨の際、上層のシリコン酸化膜４も研磨されてシリコン酸化膜２となってもよい。
【００２５】
続いて、図２（ｃ）に示すように、第一開口部３の凹部内を満たす第一、第二カソード膜７、８上に熱酸化あるいはＣＶＤによるゲート酸化膜９を全面に形成する。ここでは、熱酸化膜を厚さ０．１μｍで形成した。次に、ゲート電極１０となる導電性ポリシリコン層を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成した後、フォトリソグラフィにより、この導電性ポリシリコン層を部分的に除去してゲート電極１０とする。厚さ５０ｎｍのスクリーニング酸化膜（図示せず）を成長させた後、前記導電性ポリシリコン層（ゲート電極）１０をマスクにして、加速エネルギー４５ｋｅＶで、ドーズ量２×１０１４ｃｍ−２のボロンイオン注入および熱処理を行い、第一カソード膜にｐ型ベース領域（ｐ型チャネル領域）１３を形成する。このｐ型ベース領域１３表面にフォトリソグラフィにより、選択的に加速エネルギー１００ｋｅＶでドーズ量３×１０１５ｃｍ−２のボロンイオン注入を行う。さらに再度のフォトリソグラフィにより、選択的に加速エネルギー１２０ｋｅＶでドーズ量５×１０１５ｃｍ−２の砒素イオンをイオン注入し、窒素雰囲気で１０００℃の熱処理を行って高濃度のｐ＋型ボディ領域１５とｎ＋＋型エミッタ領域１４を第二カソ−ド膜（シリコン多結晶層）８を中心にして、さらに第一カソード膜（シリコン単結晶層）７にかけて形成する。
【００２６】
図２（ｃ）に示すようにｐ型ベース領域１３はｎ＋＋型エミッタ領域１４を越えて第一カソード膜７方の中央よりに拡がっている。この際、形成されたｐ型ベース領域１３表面のうち、ｎ＋＋型エミッタ領域１４の表面と前記第一カソード膜７の表面とに挟まれる表面が、前記ゲート電極１０直下であって、かつ第一カソード膜（シリコン単結晶層）７の表面であるように、前記イオン注入のマスクとなるゲート電極１０をパターニングすることが必要である。なお、図２（ｃ）におけるｐ＋ボディ領域１５については、ｐ型ベース領域１３より高濃度にすることにより後述のカソード電極１２とのコンタクト性が向上するので、形成することが望ましい。
【００２７】
ここで、図２（ｃ）の断面図から後述のカソード電極１２を除いた平面図を図３に示す。図３に示すように、エミッタ領域１４は第二カソード膜（シリコン多結晶膜）８の表面にイオン注入の開口を設け、さらに、ｐ型ベース領域１３はシリコン多結晶膜８とシリコン単結晶膜７とに跨って開口を設けてイオン注入を行う。このようにすることにより、ゲート酸化膜９直下のシリコン単結晶膜７の表面にｐ型ベース領域１３とエミッタ領域１４とがたとえば、５μｍピッチの平面パターンで交互に露出するように形成する。
【００２８】
さらに、前記ゲート電極１０上には層間絶縁膜（ＰＳＧ膜―リンシリケートガラス膜）１１を介して接し、ｎ＋＋型エミッタ領域１４とｐ＋型ボディ領域１５（またはｐ型ベース領域）には共通にオーミック接触する金属カソード電極（Ａｌ−Ｓｉ）１２をスパッタ工程およびフォトリソグラフィ工程により形成する（図２（ｃ））。
この実施例１では、少なくとも、デバイスユニット中央部の第二開口部５から基板酸化膜上を横方向に前記ゲート電極１０の直下の表面に相当する位置まではシリコン単結晶層である第一カソード膜７が形成され、その外側に多結晶シリコン層からなる第二カソード膜８が形成されていることが肝要である。このようにすることにより、ゲート電極直下のｐ型ベース領域１３表面に形成されるチャネル（反転層）は良好な結晶性が確保でき、ｎ＋＋型エミッタ領域１４の直下の領域をキャリア移動度の小さい多結晶シリコン層として
短い距離で効率的に抵抗Ｒを付加できるので、ラッチアップ耐量の大きい良好な半導体特性を得ることができる。
【００２９】
続いて、半導体基板の裏面側を耐圧に必要な厚さにまで研磨し、ｐ型のコレクタ層（図示せず）を形成した後、コレクタ層上にアノード電極（図示せず）を形成することにより、図１の断面図に示す本発明の実施例１にかかるトップゲート構造が作り込まれたＩＧＢＴが完成する。
前述のように、厚さ４μｍのエピタキシャルシリコン層６−１と厚さ１μｍの多結晶シリコン層６−２を成長して積層させてから研磨によりカソード膜７、８を形成する方法とすることにより、カソード膜７、８を形成するために必要な当初のシリコン半導体層の厚さは、従来の厚さ１０μｍの１／２の５μｍで済むため、従来の製造方法と比較してシリコン半導体層の成長時間とその後の研磨工程時間は１／２になり、製造プロセス時間を大幅に短縮できる。さらに、この実施例１では、ＩＧＢＴのカソード膜において良質な結晶性が要求されるのはゲート電極とゲート酸化膜直下のチャネルが形成される領域である。この領域を良好な結晶性の得られるエピタキシャル成長層とすることで、良好なＩＧＢＴ特性を確保できるだけでなく、従来よりもエピタキシャルシリコン層厚を１／２に薄くできるので、従来、エピタキシャルシリコン層厚を１０μｍ形成する必要があった時には、避けられなかった結晶欠陥も少なくなり、また残留応力も小さくなる。この結果、カソード膜を構成する研磨後のシリコン半導体層中に残留する結晶欠陥も減少し、リーク電流の少ない良好なデバイス特性が得られる効果が得られる。
【００３０】
図４（ａ）、（ｂ）に従来のトップゲート構造のＩＧＢＴ（ａ）と実施例１のトップゲート構造のＩＧＢＴ（ｂ）の等価回路図を示す。従来構成のＩＧＢＴと実施例１のＩＧＢＴとの差異は、実施例１ではカソード電極とｎＭＯＳＦＥＴの間に抵抗Ｒが入ることである。このような抵抗Ｒを入れることでラッチアップ耐量を向上させる構成としては前記特許文献６等の要約の解決手段あるいは段落００４３、００４４において示唆されているが、実施例１では、この抵抗Ｒは多結晶膜の部分に形成されている。多結晶膜のキャリア移動度は単結晶膜のキャリア移動度よりも小さいため、短い距離で等価な抵抗Ｒの効果を得られる、あるいは、等しい距離で、さらに高いラッチアップ耐量を得ることができ好都合である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１にかかるＭＯＳ型半導体装置を示す要部断面図である。
【図２】本発明の実施例１にかかるＭＯＳ型半導体装置の製造方法を主要な工程（ａ）、（ｂ）、（ｃ）順に示す要部断面図である。
【図３】本発明にかかる図２（ｃ）に対応するＭＯＳ型半導体装置の要部平面図である。
【図４】従来のＭＯＳ型半導体装置の等価回路図（ａ）と本発明のＭＯＳ型半導体装置の等価回路図（ｂ）である。
【図５】従来のＭＯＳ型半導体装置の製造方法を、必要な工程（ａ）、（ｂ）順に示す要部断面図である。
【符号の説明】
【００３２】
１  半導体基板
２  初期酸化膜
３  第一開口領域
４  基板酸化膜
５  第二開口領域
６−１  エピタキシャルシリコン層、シリコン単結晶層
６−２  多結晶シリコン層、シリコン多結晶層
７  半導体単結晶層、第一カソード膜
８  半導体多結晶層層、第二カソード膜
９  ゲート酸化膜
１０  ゲート電極、ポリシリコンゲート電極
１１  フォスフォシリケートガラス
１２  カソード電極
１２−１カソード電極コンタクト領域
１３  ｐ型ベース領域、ｐ型チャネル領域
１４  ｎ＋＋型エミッタ領域
１５  ｐ＋型ボディ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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