(57)【要約】【課題】微細化したときにも高いデータ信頼性を得ることができる半導体記憶装置とそのデータ消去方法を提供する。【解決手段】電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、  前記メモリセルアレイの消去単位内で、ダミーセルはメモリセルより緩和された消去電圧条件下でメモリセルと同時に消去されて、メモリセルの消去状態より高いしきい値分布に設定される。【選択図】図４
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
前記メモリセルアレイの消去単位内で、ダミーセルはメモリセルより緩和された消去電圧条件下でメモリセルと同時に消去されて、メモリセルの消去状態より高いしきい値分布に設定される
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイが形成されたウェル領域に消去電圧が、前記消去単位内のメモリセルの制御ゲートに０Ｖ又はこれに近い第１の電圧が印加され、ダミーセルの制御ゲートに第１の電圧より高い第２の電圧が印加される消去モードを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記消去単位内の全ＮＡＮＤセルユニットの消去に先立って、その中のダミーセルを選択的にしきい値上昇させるプリプログラムが行われる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記消去単位内の全ＮＡＮＤセルユニットの消去の後、前記消去単位内のダミーセルに対して、メモリセルの消去状態より高いしきい値分布に設定するための書き込みが行われる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
前記メモリセルアレイの消去単位の一括消去に先立って、その中のダミーセルについてしきい値を上昇させるプリプログラムを行い、
次いで前記消去単位内のダミーセルを含む全メモリセルを、ダミーセルについてメモリセルより緩和された消去電圧条件として一括消去し、
その後前記消去単位内の過消去状態セルを解消するためのソフトプログラムを行う
ことを特徴とする半導体記憶装置のデータ消去方法。
【請求項６】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
前記メモリセルアレイの消去単位内のダミーセルを含む全メモリセルを、ダミーセルについてメモリセルより緩和された消去電圧条件として一括消去し、
次いで前記消去単位内のダミーセルのしきい値を上昇させる書き込みを行い、
その後前記消去単位内の過消去状態セルを解消するためのソフトプログラムを行う
ことを特徴とする半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型フラッシュメモリの誤書き込み率低減技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続する。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。
【０００４】
ＮＡＮＤ型フラッシュメモリのデータ書き込みは、選択ワード線に沿って配列された全メモリセル（或いはその半分）を１ページとして、ページ単位で行われる。具体的に書き込みは、選択ワード線に書き込み電圧Ｖｐｇｍを与えて、セルチャネルから浮遊ゲートにＦＮトンネリングにより電子を注入するという動作として行われる。この場合、ビット線から書き込みデータ“０”，“１”に応じてＮＡＮＤセルチャネルの電位が制御される。
【０００５】
即ち、“０”書き込みの場合は、ビット線にＶｓｓを与えて、これをオンさせた選択ゲートトランジスタを介して選択セルのチャネルまで転送する。このとき、選択セルでは浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される。一方、“１”書き込み（非書き込み）の場合は、ビット線にＶｄｄを与えて、ＮＡＮＤセルチャネルをＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電してフローティング状態にする。このとき、セルチャネルがワード線からの容量結合により電位上昇して、浮遊ゲートへの電子注入が禁止される。
【０００６】
Ｖｐｇｍが与えられた“１”書き込みセル（非書き込みセル）で、セルチャネルの昇圧が不十分であると、浮遊ゲートへの電子注入が生じ、望ましくないしきい値変動（誤書き込み）が生じる。非選択ワード線には通常、書き込み電圧Ｖｐｇｍより低い書き込みパス電圧（中間電圧）Ｖｍを与えて、ＮＡＮＤセルユニット内のチャネル電圧を制御して、“１”書き込みセルの浮遊ゲートへの電子注入を生じないようにしている。選択セルのチャネルブーストを十分にするためには、Ｖｍを高めることが通常行われるが、逆に“０”書き込みセルを含むＮＡＮＤセルユニット内では非選択セルに弱い書き込みが生じることになるため、Ｖｍの最適化が必要である。
【０００７】
これまで、ＮＡＮＤ型フラッシュメモリにおいて“１”書き込みセルや非選択セルでの誤書き込みを抑制するための書き込み時のチャネル電圧制御方式として、次のようなものが提案されている。
【０００８】
（１）“１”書き込み時、ＮＡＮＤセルユニット内の全チャネルをフローティング状態にして、ワード線からの容量結合によりチャネルをブーストするセルフブースト（Ｓｅｌｆ−Ｂｏｏｓｔ：ＳＢ）方式。
【０００９】
（２）“１”書き込み時の選択セルのチャネルのみを他から分離してブーストするローカルセルフブースト（Ｌｏｃａｌ  Ｓｅｌｆ−Ｂｏｏｓｔ：ＬＳＢ）方式。
【００１０】
（３）同様に、ソース線側のメモリセルから順番に書き込みを行うシーケンシャル書き込みを前提として、選択セルを含む未書き込み領域を既書き込み領域と分離してブーストする消去領域セルフブースト（Ｅｒａｓｅ  Ａｒｅａ  Ｓｅｌｆ−Ｂｏｏｓｔ：ＥＡＳＢ）方式。
【００１１】
これらのチャネル電圧制御方式を適用した場合にも、ＮＡＮＤ型フラッシュメモリの微細化が更に進んだ場合に問題になるのは、選択ゲートトランジスタ（特にソース線側の選択ゲートトランジスタ）に隣接するセルでの誤書き込みである。データ書き込み時、ソース線側の選択ゲートトランジスタはゲート電圧０Ｖのオフ状態とされるが、これに隣接するセルが、書き込み電圧Ｖｐｇｍが与えられた“１”書き込みセル（非書き込みセル）であるとき、選択ゲートトランジスタのドレイン端でゲート誘導ドレインリーク電流ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が発生し、隣接する非書き込みセルの浮遊ゲートに電子が注入されるという誤書き込みが生じる。選択ゲートトランジスタに隣接するセルに書き込みパス電圧Ｖｍ（＜Ｖｐｇｍ）が与えられる場合にも同様の誤書き込みが生じる懸念がある。
【００１２】
更にビット線側の選択ゲートトランジスタに隣接するセルでも、同様の誤書き込みが生じる。
【００１３】
このＧＩＤＬ電流に起因する誤書き込みを抑制するために、選択ゲートトランジスタのドレイン端のＧＩＤＬ電流を抑制する工夫（例えば、チャネルプロファイルの改善）や、ＧＩＤＬに起因するにホットエレクトロン注入を抑制するための工夫（例えば選択ゲートトランジスタとメモリセルの間の距離を大きくする）等が考えられている。しかしこれらの対策は、最小加工寸法がますます小さくなると、実効的な解決法にならない。
【００１４】
このような誤書き込みに対して、選択ゲートトランジスタの隣に、データ記憶に利用されないダミーセルを配置する方式は一定程度有効になる（例えば、特許文献１参照）。
【００１５】
更に一括消去後に消去セルのなかの過消去状態を解消させるために、所謂ソフトプログラムを行う方式が知られている（例えば、特許文献２参照）。この方式は、データのしきい値範囲を全体として狭くすることができるので、隣接セルの浮游ゲート間容量結合によるデータ変化を防止する上で重要になる。特に微細化の進んだＮＡＮＤフラッシュメモリ、とりわけ多値ＮＡＮＤフラッシュメモリにおいて誤書き込み対策技術として重要である。
【特許文献１】特開２００６−１８６３５９号公報
【特許文献２】特開２００６−０５９５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
この発明は、微細化したときにも高いデータ信頼性を得ることができる半導体記憶装置とそのデータ消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
この発明の第１の態様によると、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
前記メモリセルアレイの消去単位内で、ダミーセルはメモリセルより緩和された消去電圧条件下でメモリセルと同時に消去されて、メモリセルの消去状態より高いしきい値分布に設定されることを特徴とする。
【００１８】
この発明の第２の態様による半導体記憶装置のデータ消去方法は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
前記メモリセルアレイの消去単位の一括消去に先立って、その中のダミーセルについてしきい値を上昇させるプリプログラムを行い、
次いで前記消去単位内のダミーセルを含む全メモリセルを、ダミーセルについてメモリセルより緩和された消去電圧条件として一括消去し、
その後前記消去単位内の過消去状態セルを解消するためのソフトプログラムを行うことを特徴とする。
【００１９】
この発明の第３の態様による半導体記憶装置のデータ消去方法は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
前記メモリセルアレイの消去単位内のダミーセルを含む全メモリセルを、ダミーセルについてメモリセルより緩和された消去電圧条件として一括消去し、
次いで前記消去単位内のダミーセルのしきい値を上昇させる書き込みを行い、
その後前記消去単位内の過消去状態セルを解消するためのソフトプログラムを行うことを特徴とする。
【発明の効果】
【００２０】
微細化したときにも高いデータ信頼性を得ることができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００２２】
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１００の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。
【００２３】
但しこの実施の形態では、選択ゲートトランジスタＳＧ１，ＳＧ２にそれぞれ隣接して、データ記憶を行わない“ダミーセル”ＭＣＤＤ，ＭＣＤＳが挿入されている。ダミーセルＭＣＤＤ，ＭＣＤＳは通常のアドレス入力によってアクセスができない他、他の通常のメモリセルＭＣ０−ＭＣ３１と同様に構成されている。以下では、ダミーセルとの対比で、通常のメモリセルＭＣ０−ＭＣ３１を“レギュラーセル”と称する場合がある。
【００２４】
ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。
【００２５】
1つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。
【００２６】
但し、電荷蓄積層として浮游ゲートを持つメモリセル方式に代わり、ゲート絶縁膜中に絶縁層からなる電荷蓄積層（電荷トラップ）を持つメモリセルを用いることもできる。
【００２７】
ＮＡＮＤセルユニットＮＵ内の各レギュラーセルＭＣ０−ＭＣ３１及びダミーセルＭＣＤＤ，ＭＣＤＳの制御ゲートは別々のレギュラーワード線ＷＬ０−ＷＬ３１及びダミーワードＷＬＤＤ，ＷＬＤＳに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００２８】
レギュラーワード線ＷＬ０−ＷＬ３１、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，…が配列される。
【００２９】
ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。
【００３０】
即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。
【００３１】
高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。
【００３２】
ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２６と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、ダミーワード線ＷＬＤＤ，ＷＬＤＳを駆動するＣＧＤＤ，ＣＧＤＳドライバ２４，２５、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１−２６は、メモリセルアレイ１００の複数のブロックで共有される。
【００３３】
ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２６のそれぞれに入力されている。
【００３４】
メモリセルアレイ１００の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。
【００３５】
転送トランジスタアレイ１２の各一端は、ドライバ２１−２６の出力に接続され、他端はセルアレイ１００内のワード線、ダミーワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。
【００３６】
ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニットＳＡも、ページ長と同数含まれている。
【００３７】
カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡから入出力回路１に出力する。
【００３８】
図１では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。センスユニットＳＡの具体的な回路は例えば、特開２００１−３２５７９６号公報に開示されている。
【００３９】
図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＳＥＬｅ，ＳＥＬｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは勢選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。
【００４０】
このセンスアンプ方式の場合は、図２のワード線ＷＬ１が選択された場合について示しているが、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。
【００４１】
前述のように、ダミーワード線ＷＬＤＤ，ＷＬＤＳは、レギュラーワード線ＷＬ０−３１のようには選択アクセスされることはない。従って、ロウ系信号駆動回路２０におけるレギュラーワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤ ＤＲＶ，ＣＧＳ ＤＲＶ）２４，２５とは、基本的に前者が５ビット或いは６ビットからなるワード線アドレスをデコードするデコーダを含み、後者はそれがない点で異なる。
【００４２】
図３Ａは、具体的にレギュラーワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤ ＤＲＶ，ＣＧＳ ＤＲＶ）２４，２５とに対するアドレス信号入力の相違を示している。例えば３２ワード線の一つを選択するためのアドレス信号がＲＡ＜４：０＞であるとして、デコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６にはこれらのアドレス信号ＲＡ＜４：０＞をデコードするデコーダ設けられている。
【００４３】
一方、ダミーワード線駆動のためのドライバ（ＣＧＤ ＤＲＶ，ＣＧＳ ＤＲＶ）２４，２５には、通常のアドレス信号は入らず、当該ブロックが選択されたときに常に活性になるように制御される。また、ダミーワード線を選択する必要があるテスト時には、これらにはコマンド等に基づくテスト時選択信号（或いは他の専用アドレス信号等）が入るようになっている。
【００４４】
更に、図３Ｂ及び図３Ｃはそれぞれ、レギュラーワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤＤＤＲＶ，ＣＧＤＳＤＲＶ）２４，２５の具体構成例を示している。
【００４５】
図３Ｂのドライバ２６は、各動作でワード線ＷＬｉの選択／非選択状態に応じて所定タイミングで所定電圧を出力するように、ワード線ＷＬｉの選択／非選択状態を識別するためのデコーダ２６ａと、その選択／非選択信号に基づいて所定タイミングで所定電圧を出力するためのＣＧｉロジック制御回路２６ｂと、その制御信号を受けて種々の電圧を出力するためのスイッチ回路群２６ｃ〜２６ｑとを有する。
【００４６】
デコーダ２６ａは、アドレスレジスタから出力される、ＮＡＮＤストリング内のワード線アドレスを識別するためのアドレス信号ＲＡ＜４：０＞をデコードして、各ＣＧドライバ回路内のＣＧｉ制御ロジック回路に選択／非選択信号を伝達する。ＲＡのビット数は、３２個の直列接続セルからなる３２ＮＡＮＤストリングの場合には５ビット、６４個の直列接続セルからなる６４ＮＡＮＤストリングの場合には６ビットとなる。
【００４７】
後述するページ書き込み動作においては、ＮＡＮＤストリング内の選択ワード線位置に応じて非選択状態の電圧が印加されることがあるため、ＣＧデコーダ２６ａの出力は、自身の制御線ＣＧｉのみならず、複数のＣＧドライバにまたがって出力される。
【００４８】
ＣＧｉ制御ロジック回路２６ｂは、シーケンス制御回路から出力される選択ワード線用の制御信号ＣＧＳＥＬＶ又は非選択ワード線用の制御信号ＣＧＵＳＥＬＶを受けて、自身の選択／非選択状態を参照して、スイッチ回路群２６ｃ〜２６ｑを制御する。
【００４９】
スイッチ回路群のうち転送ゲート２６ｄ，２６ｆに付属するブースタ回路２６ｃ，２６ｅは、詳細を示さないが、例えばＮＭＯＳトランジスタやキャパシタで構成される小規模の昇圧回路である。従って昇圧クロック信号ＰＭＰＣＬＫと転送しようとする電圧が入力されている。一方、転送ゲート２６ｈ，２６ｊ，２６ｌ，２６ｎにそれぞれ付属する回路２６ｇ，２６ｉ，２６ｋ，２６ｍは、高耐圧トランジスタで構成された一般的なクロスカップル型のレベルシフタ回路であり、その高電位電源としてＶＢＳＴが入力されている。
【００５０】
例えば、ページ書き込み時に、ＣＧｉのドライバが選択された場合には、ＣＧＶＳＥＬ_Ｖｉがシーケンサの制御信号ＣＧＳＥＬＶと同期した波形となり、ＣＧＵＳＥＬ_Ｖｉ、ＣＧＶａ_Ｖｉ、ＣＧＶｂ_Ｖｉ、ＣＧＶｃ_Ｖｉ、およびＣＧＶＥ_Ｖｉは“Ｌ”のままとなる。ＣＧＶＳＥＬ_Ｖｉが“Ｈ”になると、ブースタ回路２６ｃが高耐圧トランジスタ２６ｄのゲートを昇圧して、ＶＳＥＬに印加されたＶｐｇｍがＣＧｉに出力される。書き込み動作の非選択状態の場合には、書き込みパルスの電圧印加規則や、選択ワード線の位置によって、ＶＵＳＥＬ、Ｖａ、Ｖｂ、Ｖｃのいずれかが出力される。
【００５１】
ＣＧＶＥ_Ｖは消去動作時に、レギュラーワード線にＶＥを出力する場合の制御信号である。これはＶＥが０Ｖ固定の場合には必ずしも必要ではない。
【００５２】
各スイッチ回路の電圧転送ゲート（２６ｄ，２６ｆ，２６ｈ，２６ｊ，２６ｌ，２６ｎ）、および、接地パスのトランジスタ２６ｐ等には、ＣＧｉに書き込み電圧Ｖｐｇｍが印加されるため、高耐圧トランジスタが用いられる。特に、Ｖｐｇｍを放電するパスには、デプレション型の高耐圧トランジスタ２６ｐとエンハンスメント型の高耐圧トランジスタ２６ｑを直列接続して、一つのトランジスタに印加されるドレイン・ソース間電圧を緩和する措置がとられている。
【００５３】
図３Ｃは、ダミーワード線ＷＬＤＳ対応の制御線ＣＧＤＳ用ドライバ２５の一例である。回路構成は、図３ＢのＣＧドライバ回路と似ているが、デコード回路は伴わない。ＣＧＤＳ制御ロジック回路２５ａと、その出力により制御されるスイッチ回路群２５ｂ〜２５ｎにより、読み出し、書き込み、および消去動作において、ダミーワード線用の所定の電圧が出力されるように回路が構成されている。
【００５４】
通常は、レギュラーセルの非選択ワード線のように扱われるが、後述のように、所定の動作においては選択ワード線に印加される電圧ＶＳＥＬを用いて、選択ワード線のように書き込み動作やベリファイ動作も行えるように構成されている。すなわち、シーケンスにより決まった動作の中で、シーケンス制御回路から出力されるＣＧＳ選択信号により、選択ワード線のごとく動作する。あるいは、ＣＧＤＳ選択信号は、テストモードなどで、アドレス入力を伴って選択される場合もあるが、この場合には、ダミーワード線を選択するためのコマンドと、所定のロウアドレス入力とのＡＮＤ論理が成立した場合などに限られる。
【００５５】
ダミーワード線ＷＬＤＤ対応の制御線ＣＧＤＤ側のドライバ回路は図示しないが、出力電圧や制御タイミングはやや異なるものの、図３ＣのＣＤＧＳ側ドライバ回路とほぼ同じ構成となる。
【００５６】
図４は、この実施の形態のＮＡＮＤ型フラッシュメモリが４値記憶を行う場合のデータしきい値分布の一例を示している。レギュラーセルは、負しきい値状態Ｅと、３つの正のしきい値状態Ａ，Ｂ，Ｃとのいずれかのデータ状態に設定される。これらのデータ状態がそれぞれ、Ｅ＝（１，１），Ａ＝（１，０），Ｂ＝（０，０），Ｃ＝（０，１）なる４値データとなる。
【００５７】
ダミーセルのしきい値状態Ｄは、正のしきい値範囲でできるだけ狭い分布が望ましい。
【００５８】
図５は、ダミーセルが上述のような正のしきい値状態Ｄを持つ場合の書き込み時の電圧パルス波形を示す。ダミーセルは、後述するようにレギュラーセルＭＣ０−３１が書き込まれる前に、所定の正のしきい値に設定される。したがって、ダミーワード線ＷＬＤＤには、図５に示すように、他のレギュラーワード線に先立って確実にオンする電圧ＶＰＤＤを印加する。
【００５９】
タイミングＴ１からＴ２にかけてレギュラーセル側にビット線に印加された書き込み電位を転送する。タイミングＴ２以降、選択レギュラーワード線ＷＬｎに書き込み電圧Ｖｐｇｍを、非選択レギュラーワード線には中間電圧（書き込みパス電圧）Ｖｍ（＜Ｖｐｇｍ）を、選択レギュラーワード線に近いソース線側の非選択レギュラーワード線ＷＬｎ−１，ＷＬｎ−２にはそれぞれ、電圧Ｖａ，Ｖｂ（Ｖｂ＜Ｖａ＜Ｖｍ）をそれぞれ与える。電圧Ｖｂはチャネル分離用の電圧で例えば０Ｖである。これは、チャネルブースト方式として、ＥＡＳＢ方式を用いた場合を示している。
【００６０】
これにより、“０”書き込みセルでは、選択セルチャネルに０Ｖが転送されて、ＦＮトンネル電流による書き込みが行われる。“１”書き込みセル（非書き込みセル）ては、ＮＡＮＤストリング内のチャネルおよび拡散層領域がワード線とのカップリングでブーストされ、書き込みは生じない。
【００６１】
図６は、ソース線ＣＥＬＳＲＣに最も近いレギュラーワード線ＷＬ０が選択された非書き込み（“１”書き込み）の場合の書き込み電圧印加条件をＮＡＮＤストリングの断面で示している。図７は参考のため、ダミーセルＭＣＤＤ，ＭＣＤＳがない場合について、同様にワード線ＷＬ０が選択された非書き込みの場合の電圧印加条件を示している。これらでは、レギュラーワード線が８本の場合を例示しているが、これはあくまで一例に過ぎない。
【００６２】
図７の従来例では、ソース線側選択ゲートトランジスタＳＧ２が０Ｖであり、これに隣接するレギュラーセルＭ０に書き込み電圧Ｖｐｇｍが印加される結果、選択ゲートトランジスタＳＧ２のドレイン端でＧＩＤＬ電流が流れて電子がレギュラーセルＭＣ０に注入されるという誤書き込みが生じる可能性がある。
【００６３】
これに対して、図６に示すように、ソース線側選択ゲートトランジスタに隣接してダミーセルＭＣＤＳを挿入することにより、レギュラーセルＭＣ０での誤書き込みが防止される。すなわち、ダミーワード線ＷＬＤＳに印加されるＶＰＤＳとダミーセルＭＣＤＳのしきい値電圧との関係で決まるダミーセル部のチャネル電位が、レギュラーセル領域のチャネル電位よりも低くなるようにして、レギュラーセルから選択ゲートトランジスタＳＧ２に向けて、ブースト状態のチャネル電位を段階的に低下させる。これによって、レギュラーセルの隣のダミーセル部だけでなく、選択ゲートトランジスタＳＧ２においても、ＧＩＤＬを抑制することができ、誤書き込みの原因となるＧＩＤＬの発生を抑制することが容易となる。
【００６４】
ＶＰＤＳは、ダミーセルＭＣＤＳのしきい値電圧に応じて最適な値をとりうるため、例えば図５に示したＶｍ，Ｖａ，Ｖｂと同じであってもよいし、或いはダミーセル用に生成される微調整可能な電圧でもよい。
【００６５】
レギュラーワード線ＷＬ０に接続されたメモリセルＭＣ０に書き込みが行われる場合、ダミーセルＭＣＤＳのしきい値電圧が負の場合と正の場合を比較すると、しきい値電圧が負の場合には、最適化されるダミーワード線ＷＬＤＳの電圧はしきい値が正の場合に比べて低い電圧になる。ここで、レギュラーセルＭＣ０の書き込み特性に関して考えると、ダミーワード線ＷＬＤＳに印加される電圧が低いとそのワード線とのカップリングによって、レギュラーセルＭＣ０の書き込み特性が遅くなり、ダミーセルと隣接しないメモリセルより高い書き込み電圧を必要とすることになる。また、微細化に伴って、ワード線間の距離は世代毎に縮小されてきて、配線間の電界が懸念されるようになってきた。したがって、ダミーセルＭＣＤＳのしきい値電圧は、負の状態にあるより正の状態にあるほうが好ましい一面がある。
【００６６】
ビット線側でのダミーセルＭＣＤＤも同様にＧＩＤＬを防止する働きをする。このビット線側のダミーセルＭＣＤＤのダミーワード線ＷＬＤＤに与える電圧ＶＰＤＤは、ソース線側のダミーワード線ＷＬＤＳの電圧ＶＰＤＳと同じでもよいし、或いは異なってもよい。
【００６７】
図８は、図５で説明した書き込み電圧印加法の場合について、選択ワード線位置との関係で各レギュラーワード線ＷＬ０−ＷＬ７、ダミーワード線ＷＬＤＳ，ＷＬＤＤ及び選択ゲート線ＳＧＳ，ＳＧＤの電圧関係をまとめて示している。
【００６８】
図９は、選択ワード線のソース線側に隣接する非選択ワード線の電圧をＶａ，Ｖｂ，Ｖｃ（Ｖｃ＜Ｖｂ＜Ｖａ）として、図８の例より更に電界緩和を図った例である。
【００６９】
これら図８及び図９との関係で、ダミーセルがない場合の従来の書き込み電圧印加法を示したのが、図１０である。図１０では太枠で囲んだ部分がＧＩＤＬに起因する誤書き込みが生じる可能性が高いことを示しているが、これらに対応する図８及び図９の箇所では電界が緩和されて、誤書き込みが防止される。
【００７０】
ブロック単位で消去を行う消去シーケンスにおいては、ダミーセルのしきい値電圧を高め、ソース線側のレギュラーワード線ＷＬ０が選択されたときにこれと隣接するダミーＷＬＤＳとの間の電位差、同様にビット線側のレギュラーワード線ＷＬ７が選択されたときにこれに隣接するダミーワード線ＷＬＤＤの間の電位差を小さくすることを可能とするようなダミーセルしきい値制御を行う。
【００７１】
その様な消去シーケンス例を、以下に具体的に説明する。
【００７２】
［第１の消去シーケンス］
図１１が第１の消去シーケンスである。図示のように、消去シーケンスの最初に、ダミーセルに対して予備的書き込み（プリプログラム）を行う（ステップＳ１）。このダミーセルに対するプリプログラムは、１パルス印加のみとする。
【００７３】
次に、選択ブロックについて消去パルスを印加し（ステップＳ２）、消去ベリファイを行う（ステップＳ３）。ここで消去は、消去単位である選択ブロック内でレギュラーセルとダミーセルに対して同時に行われるが、レギュラーワード線とダミーワード線に異なる電圧を印加する。その詳細は後述するが、消去ベリファイ動作に関しては、例えば特開２００５−１１６１０２号公報に開示されている。
【００７４】
消去完了の判定（ステップＳ４）は、消去ベリファイ後にセンスアンプ兼ページバッファ内のデータをチェックして、消去Ｆａｉｌに相当するＮＡＮＤストリング数が所定数以下であるかどうかで判定する。
【００７５】
次に、レギュラーセルにおいては、特に、フローティングゲート型のＮＡＮＤフラッシュメモリにおいては、消去しきい値から書き込みしきい値の最上位レベルまでの電位差を小さくすることが重要なので、ソフトプログラムを行う。
【００７６】
即ち図１１に示すように、ソフトプログラムパルス印加動作を行い（ステップＳ５）、その後のソフトプログラムベリファイはステップＳ６，Ｓ８の２段階で行う。最初のソフトプログラムベリファイステップＳ６は、しきい値が所定のレベルまで書かれたか否かを判定するためのものであり、２回目のソフトプログラムベリファイステップＳ８は、ステップＳ６の判定レベルで終了したソフトプログラム後のしきい値分布が、所定のしきい値レベルを超えていないかどうかを最終判定するものである。
【００７７】
最初のベリファイステップＳ６の読み出し結果に対する判定ステップＳ７がＦａｉｌであれば、再度ソフトプログラムを行う。２回目のベリファイステップＳ８の判定ステップＳ９がＦａｉｌの場合は、消去失敗として、消去サイクルに戻る。
【００７８】
次に各ステップの動作を具体的に説明する。
【００７９】
図１２は、ダミーセルに対するプリプログラムステップＳ１での書き込み電圧波形を示す。レギュラーワード線には、書き込みが生じないパス電圧Ｖｍを印加し、ダミーセルのワード線（ダミーワード線）ＷＬＤＤ，ＷＬＤＳに書き込み電圧Ｖｐｇｍを印加する。この書き込み電圧Ｖｐｇｍは、通常のレギュラーセル書き込み時のそれと同じではなく、ダミーセルのしきい値が幾分シフトするような、例えばデータ状態Ａが書き込める程度の書き込み電圧とすればよい。
【００８０】
選択ゲートＳＧＤ，ＳＧＳにはＶＳＧ（約４．５Ｖ）を印加して、ビット線ＢＬおよびソース線ＣＥＬＳＲＣは０Ｖとする。この選択ゲート線電圧により、ダミーワード線ＷＬＤＤ，ＷＬＤＳと選択ゲート線ＳＧＤ，ＳＧＳとの間の電位差を小さく設定する。
【００８１】
図１３は、このプリプログラムによるダミーセルのしきい値変化を示している。
【００８２】
次に、選択ブロックについて消去パルスを印加し（ステップＳ２）、消去ベリファイを行う（ステップＳ３）が、図１４は、３つの消去パルス印加法を示し、図１５は消去パルス電圧波形を示している。
【００８３】
メモリセルアレイが形成されたｐ型ウェルの端子即ちセルウェル端子ＰＷＥＬＬに消去電圧Ｖｅｒａを印加し、レギュラーワード線には０Ｖ（消去電圧印加法１）又はＶＥ（≧０Ｖ）（消去電圧印加法２）を、ダミーワード線ＷＬＤＤ，ＷＬＤＳにはＶＥＤＤ（＞ＶＥ），ＶＥＤＳ（＞ＶＥ）を印加する。
【００８４】
選択ゲート線には、消去電圧Ｖｅｒａに近い電圧を印加するため、ダミーワード線ＷＬＤＤ，ＷＬＤＳにレギュラーワード線より少し高い電圧を印加して電位差を緩和する。
【００８５】
例えば、レギュラーワード線０Ｖで、レギュラーセルは図１６Ａのしきい値分布Ｅ０に示すように、−１Ｖ以下程度の負のしきい値まで消去する。ダミーセルは、ＶＥＤＤやＶＥＤＳが３Ｖだとすると、図１６Ｂに示すように、２Ｖ程度以下にしか消去されない。
【００８６】
ＶＥＤＤやＶＥＤＳは、消去時に選択ブロックのロウデコーダ内の転送トランジスタ１２がオン状態となる電圧でなければならない。例えば図５に示す電圧印加例では、ＶＥＤＤ，ＶＥＤＳ＜Ｖｓｇ−Ｖｔ（Ｖｙは、転送トランジスタのしきい値電圧）である。
【００８７】
図１４の消去電圧印加方法３は、選択ゲート線にＶＥＳＧ（＜Ｖｐｇｍ）を印加する方法である。選択ゲートトランジスタはメモリセルと異なり、フローティングゲート構造ではないため、ゲートとセルウェルＰＷＥＬＬの電位差４〜５Ｖ程度に制限する必要がある。消去電圧印加法１や２では、従来の方法で選択ゲートの電圧をセルアレイ内のカップリングで決めようとする方法で、回路で正確に制御するものでないのに対して、消去電圧印加法３では、セルウェルＰＷＥＬＬに印加する消去電圧との電位差が、所定の電位差（例えば３Ｖ程度）になるような電圧を選択ゲートに印加する。これにより、選択ゲート線ととなりのダミーワード線との間の電位差をより小さく、正確に制御できるようになる。
【００８８】
消去ベリファイ（ステップＳ３）では、図１７に示すように、レギュラーセルに対しては、ＶＥＶでベリファイ読み出しするが、ダミーセルに対しては、ＶＥＶＤＤ（＞ＶＥＶ），ＶＥＶＤＳ（＞ＶＥＶ）でベリファイ読み出しする。
【００８９】
消去ベリファイ時の動作波形を図１８に示す。消去ベリファイでは、通常の読み出し動作と異なり、セルソース線ＣＥＬＳＲＣにＶｄｄを与え、全ワード線に所定のベリファイ電圧を与え、ビット線を０Ｖに放電した後フローティングにして、ビット線側に出力されるソースフォロワ電圧をセンスする。
【００９０】
したがって、ビット線間の干渉を小さくするために、偶数番ビット線ＢＬｅをベリファイ読み出しする場合には、隣の奇数番ビット線ＢＬｏを固定電圧（例えば図のようにＶｄｄ）にしてシールド状態で読み出す。逆に、奇数番ビット線ＢＬｏをベリファイするには、偶数番ビット線ＢＬｅをシールドビット線とする。
【００９１】
選択ブロック内の全レギュラーワード線にＶＥＶ＝０Ｖ、ダミーワード線ＷＬＤＤ，ＷＬＤＳにＶＥＶＤＤ，ＶＥＶＤＳを印加したとき、例えば、レギュラーセルのしきい値がＶｔ＝−１Ｖ、ダミーセルのしきい値がＶＥＶＤＤ−２［Ｖ］（ＶＥＶＤＳ−２［Ｖ］）ならば、ビット線の電圧はレギュラーセルのしきい値で決まる約１Ｖとなる。
【００９２】
この実施の形態では、レギュラーセルとダミーセルの消去ベリファイを同時に行うため、それぞれのワード線に印加された電圧に対するしきい値電圧の余裕の小さい方でビット線に出力される電圧が決まる。このようにしてメモリセルのしきい値に応じて出力されるビット線電圧を、所定のタイミング（図１８のＴ３）で、センスアンプにより読み出す。
【００９３】
このビット線電圧が、所定の電圧以上であれば消去ベリファイパスとなる。例えばビット線電圧１Ｖ以上をパス・フェイル判定レベルとすると、図１６Ｂに示されるダミーセルの判定レベルＶＥＶＤＤ−α／ＶＥＶＤＳ−αは、ＶＥＶＤＤ−１［Ｖ］（ＶＥＶＤＳ−１［Ｖ］）が目安となる。図１６Ｂには示されていないが、レギュラーセルの場合には、−１Ｖ以下が判定レベルの目安ということになる。
【００９４】
次に、図１９は、ソフトプログラムパルス印加動作（ステップＳ５）の電圧印加法を示している。レギュラーセルのみにソフトプログラムする場合には、図１９の電圧印加方法（１）のように、レギュラーワード線にＶｓｐｇｍを、ダミーワード線には、ＶＳＰＤＤ（＜Ｖｓｐｇｍ），ＶＳＰＤＳ（＜Ｖｓｐｇｍ）を印加する。
【００９５】
ソフトプログラムでは、レギュラーセルのしきい値分布をできるだけ狭くすることが重要なので、チャネルを０Ｖとする書き込み状態とチャネルをブーストさせる非書き込み状態がある。チャネルをブーストさせると、選択ゲートのエッジでＧＩＤＬが生じる懸念がある。
【００９６】
これによって第一に考えられる悪影響は、ダミーセルのしきい値をシフトさせることであるが、これ以外の何らかの悪影響の可能性を含め、ＧＩＤＬの発生を抑制することを優先的に考えるならば、Ｖｓｐｇｍより低いダミーワード線電圧ＶＳＰＤＤ，ＶＳＰＤＳによって、選択ゲートのドレインエッジに印加される電圧を抑制する。
【００９７】
しかしながら、実際にはダミーセルのしきい値分布はできるだけ狭くすることが望ましいので、ＧＩＤＬ発生による影響が許容される範囲で、ダミーセルにもソフトプログラムをすることが望ましい。
【００９８】
図１９の電圧印加方法（２）に示すようにダミーワード線ＷＬＤＤ，ＷＬＤＳの電圧ＶｓｐｇｍＤＤ，ＶｓｐｇｍＤＳとして、Ｖｐｇｍあるいはそれ以上の所定の電圧を印加すれば、ダミーセルの主分布はほとんどシフトさせずに、下すそに分布する書き込み消去特性の速いセルを書き上げることができる。
【００９９】
ダミーワード線に対するソフトプログラムは、図１９の電圧印加法（１）のようにソフトプログラム中の非書き込み時のＧＩＤＬを抑制する場合には、しきい値がほとんどシフトしない。しかし、方法（２）の場合には、ＧＩＤＬの影響を含めてダミーセルのしきい値がシフトすることが考えられる。
【０１００】
従って、ソフトプログラムベリファイにおいては、ダミーセルのしきい値シフトがレギュラーセルのベリファイを妨げないように、ダミーセルが十分にオンする電圧を印加してベリファイを行う。２回のソフトプログラムベリファイステップＳ６，Ｓ８は、前述の消去ベリファイと同様、ソースフォロワー方式で行う。
【０１０１】
図２０は、２回のソフトプログラムベリファイステップＳ６，Ｓ８の電圧を示している。また図１８には、消去ベリファイ時の他、ソフトプログラムベリファイ時の電圧波形も併せて示している。
【０１０２】
最初のソフトプログラムベリファイステップＳ６は、全レギュラーワード線ＷＬ０−３１に消去ベリファイ時と同様にＶＥＶを、ダミーワード線ＷＬＤＤ，ＷＬＤＳにはＶＲＤＤ（＞ＶＥＶ），ＶＲＤＳ（＞ＶＥＶ）を与える。２回目のベリファイステップＳ８では、全レギュラーワード線にベリファイ電圧ＶＳＰ（＞ＶＥＶ）を与え、ダミーワード線ＷＬＤＤ，ＷＬＤＳには最初のベリファイステップＳ６と同様に、ＶＲＤＤ（＞ＶＳＰ），ＶＲＤＳ（＞ＶＳＰ）を与える。
【０１０３】
図２１は、ソフトプログラム及びそのベリファイの結果得られるダミーセルのしきい値分布を示している。
【０１０４】
図２２は、以上の実施の形態の各動作の電圧を、書き込み動作及び読み出し動作（ベリファイ読み出し動作）を含めて、まとめて示している。読み出し動作（ベリファイ読み出し動作）においては、選択ワード線（ＷＬ０）に読み出しデータに応じて設定される読み出し電圧（ベリファイ電圧）ＶＣＧＲＶが、非選択ワード線に読み出しパス電圧Ｖｒｅａｄが、ダミーワード線ＷＬＤＤ，ＷＬＤＳには消去動作によって保証されたダミーセルのしきい値電圧の上限でもダミーセルがオンする電圧ＶＲＤＤ，ＶＲＤＳが印加される。
【０１０５】
［第２の消去シーケンス］
図２３は、第２の消去シーケンスを示す。ダミーセルのしきい値を正の状態に設定する点は先の第１の消去シーケンスの場合と同じであるが、異なる方法でダミーセルのしきい値制御を行う。
【０１０６】
まず、消去シーケンスの最初に、選択ブロックに対して消去パルス印加動作を行う（ステップＳ１１）。この時、第１の消去シーケンスに場合と同様に、レギュラーワード線にはＶＥ（例えば０Ｖ）、ダミーワード線にはＶＥＤＤ，ＶＥＤＳ（ＶＥＤＤ＝ＶＥＤＳでもよい）が印加され、ダミーセルのしきい値はレギュラーセルほど低く消去されない消去条件とする。
【０１０７】
続いて、消去ベリファイ（ステップＳ１２）と判定（ステップＳ１３）も、先の消去シーケンスと同様に行い、レギュラーセルは、ＶＥＶ−αになり（図１６Ａ）、ダミーセルはＶＥＶＤＤ−α／ＶＥＶＤＳ−αになるように（図１６Ｂ）、ベリファイされる。
【０１０８】
両方のセルが、それぞれのベリファイレベル以下になり、所定の判定条件を満たすまでは、消去パルス印加動作が繰り返される。消去完了の判定（ステップＳ１３）は、消去ベリファイ後にページバッファ内のデータをチェックして、消去Ｆａｉｌに相当するＮＡＮＤストリング数が所定数以下であるかどうかで判定する。
【０１０９】
次に、ダミーセルの書き込み制御を行う。まず、ダミーセルの書き込みベリファイ動作を行う（ステップＳ１４）。ダミーセルに印加されるベリファイ電圧は、０Ｖあるいはデータ状態Ａの分布のベリファイ電圧程度として、それよりも低い状態にあるダミーセルを検出する。
【０１１０】
前述の消去動作後のダミーセルのしきい値は、ＶＥＶＤＤ／ＶＥＶＤＳより下の広い範囲に分布している。このベリファイ動作の結果、書き込みの対象になるダミーセルは、０ＶやデータＡの分布下限値以下まで消去されうる消去の速いセルに分類されるものが多く含まれている可能性が高い。ベリファイ判定ステップＳ１５で、その様な低いレベルまで消去されたダミーセルがないと判定（Ｐａｓｓ）されれば、ダミーセルに対する書き込みは行わない。
【０１１１】
ステップＳ１５の判定がＦａｉｌの場合、ダミーセルに対して書き込みパルス印加動作を行う（ステップＳ１６）。即ち、図２４或いは図２５に示すように、ダミーセルワード線ＷＬＤＳ／ＷＬＤＤに書き込み電圧Ｖｐｇｍを印加し、全レギュラーセルワード線（非選択ワード線）には書き込みパス電圧Ｖｍ（＜Ｖｐｇｍ）を印加する。
【０１１２】
この書き込み動作では、書き込みと非書き込みの選択性が必要なため、ソース線側選択ゲート線ＳＧＳには０Ｖが印加される。すると、ダミーワード線ＷＬＤＳと選択ゲート線ＳＧＳとの電位差はＶｐｇｍとなる。しかし、このダミーセル書き込みは、前述のように書き込みのターゲットであるベリファイ電圧は０Ｖからデータ状態Ａの下限値程度である。また、書き込みの対象になるメモリセルは書き込み消去特性の速いセルであると考えられる。従って、書き込み電圧Ｖｐｇｍとしてデータ状態Ｃを書き込む場合ほどの高電圧は不要であり、レギュラーセル書き込みに使用される書き込み電圧より低い電圧となる。
【０１１３】
ダミーセル書き込み後、ベリファイ読み出しを行い（ステップＳ１７）、ベリファイ判定を行う（ステップＳ１８）。ダミーセルへの書き込みは、書き込みの対象になったダミーセルがベリファイレベルを超えれば終了となる。その判定条件は、例えば、すべての書き込み対象セルが書き込めること、としてもよいし、あるいは、正規の記憶データではないため、ベリファイ後のＦａｉｌセルの数が所定の許容数以下であれば終了することにしてもよい。
【０１１４】
ダミーセルが所望のベリファイレベルを超えるまで書き込めたら、次の書き込みパルス印加動作ではダミーセルを非書き込み状態とする。すなわち、そのＮＡＮＤストリングが接続されるビット線電圧はＶｄｄとなる。
【０１１５】
通常のページ書き込み動作においては、ビット線側選択ゲート線ＳＧＤに印加される電圧は、Ｖｄｄよりやや低い電圧（例えば、Ｖｄｄ＝２．５Ｖのとき２Ｖ乃至２．５Ｖ程度）として、ＮＡＮＤストリング内をチャネルブーストする場合に選択ゲートトランジスタＳＧ１がカットオフ状態になるようにする。しかし、ＮＡＮＤストリング内をチャネルブーストすると、選択ゲートトランジスタのドレイン端でＧＩＤＬが発生する状況を生じさせる。
【０１１６】
図２４の書き込みパルス印加動作の場合には、通常のページ書き込み時と同様に、選択ゲート線ＳＧＤをＶｓｇｄ＝〜２．５Ｖとしてダミーセルに書き込みを行う。ＧＩＤＬによる影響は、発生した電子がフローティングゲートに注入されることにより、しきい値が正側にシフトする形で現れるが、元々ダミーセルのしきい値は正の状態に書き上げることになっているため、著しくしきい値が上昇したり、或いはＧＩＤＬが他の形で悪影響しなければ、この書き込みパルス印加条件でダミーセルを書き込み制御してよい。
【０１１７】
ブースト状態のチャネル電位は、レギュラーワード線に印加するパス電圧Ｖｍで調整されるので、ＧＩＤＬの影響はこのパス電圧Ｖｍの調整である程度最適化することができる。
一方、図２５のような書き込みパルス印加動作を使うこともできる。この電圧印加方法では、ビット線側選択ゲート線ＳＧＤにより高い電圧ＶＳＧ（例えば４．５Ｖ）を与えて、チャネルブーストしないで非書き込み状態とする。非書き込み状態となった場合に、選択ゲートトランジスタＳＧ１がカットオフしないようにしてビット線の電圧ＶｄｄをＮＡＮＤストリング内のチャネルに供給して、実質的に書き込み禁止状態とする。
【０１１８】
ダミーセル書き込みが終了したら、次にレギュラーセルのソフトプログラム制御を行う。このソフトプログラム制御は、先の第１の消去シーケンスの場合と同様であり、ソフトプログラム動作（ステップＳ１９）と、２段階のソフトプログラムベリファイ動作（ステップＳ２０，Ｓ２２）、及びそれらのベリファイ読み出し結果に対する判定動作（ステップＳ２１，Ｓ２３）により行う。
【０１１９】
図２６は、以上の第２の消去シーケンスを適用した場合の各動作電圧を、書き込み動作及び読み出し動作（ベリファイ読み出し動作）を含めて示している。その主要部は図２２と同様である。
【０１２０】
以上、二つの消去シーケンス例を挙げて説明したように、消去動作において、ダミーセルのワード線と選択ゲートの配線との間の電位差を小さくなるように制御を行って、配線間の電界を緩和しつつ、ダミーセルのしきい値電圧を所定の正の電圧を超えない範囲に設定する。これによって、書き込み動作時においては、ダミーセルに印加する電圧をできるだけ高めることができ、レギュラーセルのワード線とダミーセルのワード線の電位差を小さくしつつ、ＧＩＤＬによる誤書き込みを対策することができる。このように、配線間の電界を緩和する制御を行うことによって、微細化に対応したＮＡＮＤ型フラッシュメモリを実現することができる。
【図面の簡単な説明】
【０１２１】
【図１】一実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３Ａ】同フラッシュメモリのロウデコーダのアドレス信号入力部の構成を示す図である。
【図３Ｂ】ロウデコーダのレギュラーワード線対応のドライバ部の構成を示す図である。
【図３Ｃ】ロウデコーダのダミーワード線対応のドライバ部の構成を示す図である。
【図４】同フラッシュメモリの４値データしきい値分布を示す図である。
【図５】同フラッシュメモリの書き込み時の電圧波形を示す図である。
【図６】同フラッシュメモリの書き込み時のＮＡＮＤユニット内の電圧印加条件を示す図である。
【図７】従来のフラッシュメモリの書き込み時のＮＡＮＤユニット内の電圧印加条件を示す図である。
【図８】実施の形態のフラッシュメモリの選択ワード線位置と書き込み電圧関係を示す図である。
【図９】実施の形態のフラッシュメモリの他の選択ワード線位置と書き込み電圧関係を示す図である。
【図１０】比較のため従来のフラッシュメモリの選択ワード線位置と書き込み電圧関係を示す図である。
【図１１】実施の形態の第１の消去シーケンスのフローを示す図である。
【図１２】同シーケンスにおけるダミーセルに対するプリプログラムの動作波形を示す図である。
【図１３】プリプログラムによるダミーセルのしきい値変化を示す図である。
【図１４】同シーケンスにおける消去時の電圧印加法を示す図である。
【図１５】同じく消去時の電圧波形を示す図である。
【図１６Ａ】消去動作によるレギュラーセルのしきい値変化を示す図である。
【図１６Ｂ】消去動作によるダミーセルのしきい値変化を示す図である。
【図１７】同シーケンスにおける消去ベリファイ時の電圧印加法を示す図である。
【図１８】同じく消去ベリファイ時の電圧波形を示す図である。
【図１９】同シーケンスのソフトプログラム時の電圧印加法を示す図である。
【図２０】同シーケンスのソフトプログラムベリファイ時の電圧印加法を示す図である。
【図２１】ソフトプログラムによるダミーセルのしきい値変化を示す図である。
【図２２】同シーケンスを適用した場合の各動作の電圧をまとめて示す図である。
【図２３】第２の消去シーケンスのフローを示す図である。
【図２４】同シーケンスにおけるダミーセル書き込み時の電圧波形を示す図である。
【図２５】同シーケンスにおけるダミーセル書き込み時の他の電圧波形を示す図である。
【図２６】同シーケンスを適用した場合の各動作の電圧をまとめて示す図である。
【符号の説明】
【０１２２】
１…Ｉ／Ｏバッファ、２…コマンドレジスタ、３…アドレスレジスタ、４…コントローラ、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ロウ系信号駆動回路、２１…ブロックデコーダドライバ、２２，２３…選択ゲート線ドライバ、２４，２５…ダミーワード線ドライバ、２６…ワード線デコーダ・ドライバ、３０…ページバッファ、１００…メモリセルアレイ、ＮＵ…ＮＡＮＤセルユニット、ＭＣ０−ＭＣ３１…メモリセル（レギュラーセル）、ＭＣＤＤ，ＭＣＤＳ…ダミーセル、ＷＬ０−ＷＬ３１…レギュラーワード線、ＷＬＤＤ，ＷＬＤＳ…ダミーワード線。
【図１】
2008146771.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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