(57)【要約】【課題】電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現する半導体回路を提供する。【解決手段】コンデンサを含み、入力信号に応じて前記コンデンサを充電および放電することで前記入力信号の伝達を遅延させる遅延回路と、前記遅延回路における前記コンデンサを充電する時間より短い時間で前記コンデンサを充電する充電手段と、パワーオンリセット回路と、論理ゲートとを備えている。前期パワーオンリセット回路は、電源の立ち上がり時から一定期間パルス状の信号を出力する。また、前記論理ゲートは前記パワーオンリセット回路の出力と前記入力信号との論理演算を行ない、その出力により前記電源の立ち上がり時から一定期間のみ前記入力信号に応じて前記充電手段を動作させる。【選択図】  図１
2008236623.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサを含み、入力信号に応じて前記コンデンサを充電および放電することで前記入力信号の伝達を遅延させる遅延回路と、
前記遅延回路における前記コンデンサを充電する時間より短い時間で前記コンデンサを充電する充電手段と、
電源の立ち上がり時から一定期間パルス状の信号を出力するパワーオンリセット回路と、
前記パワーオンリセット回路の出力と前記入力信号との論理演算を行い、前記電源の立ち上がり時から一定期間のみ前記入力信号に応じて前記充電手段を動作させる論理ゲートとを、備えていることを特徴とする半導体回路。
【請求項２】
前記遅延回路は、
従属接続された複数の論理否定ゲートを備え、
前記コンデンサは、
前記論理否定ゲート間に存在する所定の接続点と、接地電位との間に接続され、
前記充電手段は、
前記接続点と、電源電位との間に接続されたＰ型トランジスタで構成されていることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記遅延回路は、
従属接続された複数の論理否定ゲートを備え、
前記コンデンサは、
前記論理否定ゲート間に存在する所定の接続点と、電源電位との間に接続され、
前記充電手段は、
前記接続点と、接地電位との間に接続されたＮ型トランジスタで構成されていることを特徴とする請求項１に記載の半導体回路。
【請求項４】
コンデンサを含み、入力信号に応じて前記コンデンサを充電および放電することで前記入力信号の伝達を遅延させる遅延回路と、
前記遅延回路における前記コンデンサを充電する時間より短い時間で前記コンデンサを充電する充電手段と、
前記遅延回路における前記コンデンサを放電する時間より短い時間で前記コンデンサを放電する放電手段と、
電源の立ち上がり時から一定期間パルス状の信号を出力するパワーオンリセット回路と、
前記パワーオンリセット回路の出力と前記入力信号との論理演算を行い、前記電源の立ち上がり時から一定期間のみ前記入力信号に応じて前記充電手段を動作させる第一の論理ゲートと、
前記パワーオンリセット回路の出力と前記入力信号の逆相の信号との論理演算を行い、前記電源の立ち上がり時から一定期間のみ前記入力信号の逆相の信号に応じて前記放電手段を動作させる論理ゲートとを、
備えていることを特徴とする半導体回路。
【請求項５】
第１のコンデンサを含み、前記第１のコンデンサを充電および放電することで信号の伝達を遅延させる第１の遅延回路と、
第２のコンデンサを含み、前記第２のコンデンサを充電および放電することで信号の伝達を遅延させる第２の遅延回路と、
入力信号の正相および逆相の信号を前記第１および第２の遅延回路の一方および他方に、それぞれ入力する手段と、
前記第１の遅延回路からの出力信号および前記第２の遅延回路からの出力信号を、セット端子及びリセット端子に夫々受けるＳＲラッチ回路と、
前記第１および第２の遅延回路における前記第１および第２のコンデンサを充電する時間より短い時間で前記第１および第２のコンデンサを夫々充電する第１および第２の充電手段と、
電源の立ち上がり時から一定期間パルス状の信号を出力するパワーオンリセット回路と、
前記パワーオンリセット回路の出力と前記入力信号の正相の信号との論理演算を行い、前記電源の立ち上がり時から一定期間のみ前記入力信号に応じて前記充電手段を動作させる第１の論理ゲートと、
前記パワーオンリセット回路の出力と前記入力信号の逆相の信号との論理演算を行い、前記電源の立ち上がり時から一定期間のみ前記入力信号の逆相の信号に応じて前記充電手段を動作させる第２の論理ゲートとを、
備えていることを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路に係る発明であって、特に、ノイズのフィルタ機能と信号の遅延機能とを有する半導体回路に関するものである。
【背景技術】
【０００２】
従来より、ノイズのフィルタ機能と信号の遅延機能とを備えた半導体回路が存在する。従来技術に係る半導体回路は、従属接続された複数の論理否定ゲートと、所定の論理否定ゲート間の接続点に一端が接続され他端が接地されたコンデンサとを有する。
【０００３】
従来技術に係る半導体回路では、入力信号の電位変化に対して、所定の論理否定ゲート間の接続点における信号はコンデンサの働きによって電位変化が緩やかになり、後段の論理否定ゲートのしきい値電位に達するまでには所定の時間を要するので、これにより入力信号の遅延機能を実現している。
【０００４】
【特許文献１】特開２００５−１９８２４０号公報  段落００１４から段落００１７（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来技術に係る半導体回路では、電源ＶＣＣが立ち上がる前に入力信号が入力された場合、電源が立ち上がった直後から前記遅延時間分だけ遅れて出力が立ち上がるという問題があった。特定のアプリケーションにおいてはこの電源立ち上がり時の遅延が問題となることがある。
【０００６】
例えば、従来技術に係る半導体回路は、外部のマイクロコンピュータなどからの駆動指令が入力され、外部の電動機などを駆動するといったドライバ回路によく用いられる。一般にマイクロコンピュータはシステムの制御を司るため、その電源はドライバ回路の電源より先に立ち上げる必要がある。よってシステムの立ち上げ時などにおいて、ドライバ回路の電源が立ち上がる前にマイクロコンピュータから駆動指令が入力されるといったことが生じ得る。
【０００７】
電動機などを駆動する場合、直列に接続されたスイッチング素子を相補的に導通／非導通させるため、ドライバ回路の出力に予期せぬ遅延が生じると最悪の場合スイッチング素子の短絡、焼損といった不具合に至る。よって、ドライバ回路においては、ドライバ回路の電源が立ち上がると即座に駆動指令を反映した出力がなされる必要がある。
【課題を解決するための手段】
【０００８】
この発明に係る半導体回路においては、コンデンサを含み、入力信号に応じて前記コンデンサを充電および放電することで前記入力信号の伝達を遅延させる遅延回路と、前記遅延回路における前記コンデンサを充電する時間より短い時間で前記コンデンサを充電する充電手段と、パワーオンリセット回路と、論理ゲートとを備えている。前期パワーオンリセット回路は、電源の立ち上がり時から一定期間パルス状の信号を出力する。また、前記論理ゲートは前記パワーオンリセット回路の出力と前記入力信号との論理演算を行ない、その出力により前記電源の立ち上がり時から一定期間のみ前記入力信号に応じて前記充電手段を動作させる。
【発明の効果】
【０００９】
本発明により、電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現する半導体回路を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
図１に、この発明を実施するための実施の形態１における半導体回路を示す。
【００１１】
図１において、半導体回路は入力端子２０と出力端子２１の間に従属接続された論理否定ゲート１〜４と、論理否定ゲート２と論理否定ゲート３の接続点Ｎ１に一端が接続され、他端が接地されたコンデンサ５とを有する。さらに充電手段としてソース電極が電源VCCに接続され、ドレイン電極が前記接続点Ｎ１に接続されたＰ型トランジスタ６を有する。前記電源ＶＣＣの立ち上がり時から一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力するパワーオンリセット回路８を有する。前記信号Ｓ１と入力信号ＩＮは否定論理積ゲート７に入力され、その出力信号Ｓ２は前記Ｐ型トランジスタ６のゲート電極に入力される。
【００１２】
図２に、前記パワーオンリセット回路８の一回路構成例を示す。
【００１３】
図２において、電源ＶＣＣと接地電位との間に第１の抵抗８１と第２の抵抗８２が直列接続される。前記第１の抵抗８１と第２の抵抗８２との接続点に第３の抵抗８３の一端が接続され、他端はＮ型トランジスタ８６のゲート電極および他端が接地されたコンデンサ８４の一端に接続される。前記Ｎ型トランジスタ８６のソース電極は接地され、ドレイン電極は定電流源８５の出力端と接続されるとともに、従属接続された論理否定ゲート８７、８８における初段の論理否定ゲート８７の入力に接続される。前記論理否定ゲート８８の出力がパワーオンリセット回路８の出力信号Ｓ１となる。
【００１４】
次に図３に示すタイミングチャートを用いて、本実施の形態１における半導体回路の動作について説明する。
【００１５】
電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｈ」となっているとする。電源ＶＣＣが立ち上がると同時にパワーオンリセット回路８は一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力する。また、電源ＶＣＣの立ち上がり前にはコンデンサ５は充電されていないものと仮定する。
【００１６】
前記入力信号ＩＮと前記パワーオンリセット回路８の出力信号Ｓ１は否定論理積ゲート７に入力され、その出力信号Ｓ２は入力信号ＩＮと前記パワーオンリセット回路８の出力信号Ｓ１が共に「Ｈ」となっている期間すなわち、信号Ｓ１のパルス幅Ｔ１に一致した期間だけ「Ｌ」を出力する。
【００１７】
前記出力信号Ｓ２はＰ型トランジスタ６のゲート電極に接続されており、また前記Ｐ型トランジスタ６のソース電極は電源ＶＣＣに接続されている。よって前記Ｐ型トランジスタ６は、電源ＶＣＣが立ち上がり前記出力信号Ｓ２が「Ｌ」になっている期間オンし、そのドレイン電極に接続されたコンデンサ５を速やかに充電する。
【００１８】
前記コンデンサ５が速やかに充電されることで、接続点Ｎ１における信号Ｓ３は時刻ｔ１で急峻に立ち上がり、次段の論理否定ゲート３のしきい値Ｖｔｈを速やかに越えるため、出力信号ＯＵＴも直ちに立ち上がる。
【００１９】
結果として、電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｈ」となっていた場合、出力信号ＯＵＴは電源ＶＣＣの立ち上がりとほぼ同時期に立ち上がることとなる。
【００２０】
電源ＶＣＣが立ち上がった後、入力信号ＩＮが立ち下がる場合、あるいは再び立ち上がる場合は、パワーオンリセット回路８の出力信号Ｓ１が「Ｌ」になっているためＰ型トランジスタ６は入力信号ＩＮに関わらず常にオフとなる。よって接続点Ｎ１における信号Ｓ３はコンデンサ５の働きによって電位変化が緩やかになり、後段の論理否定ゲート３のしきい値電位Ｖｔｈに達するまでには所定の時間Ｔ２を要しこれが遅延時間となるので、ノイズのフィルタ機能と信号の遅延機能を実現する。
【００２１】
以上により、電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現する半導体回路を得ることができる。
【００２２】
実施の形態２
図４は、この発明を実施するための実施の形態２における半導体回路を示す。なお、図４について、図１に示した実施の形態１の回路構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００２３】
図４において、半導体回路は入力端子２０と出力端子２１の間に従属接続された論理否定ゲート１〜４と、論理否定ゲート１と論理否定ゲート２の接続点Ｎ１に一端が接続され、他端が電源ＶＣＣに接続されたコンデンサ５とを有する。さらに充電手段としてソース電極が接地され、ドレイン電極が前記接続点Ｎ１に接続されたＮ型トランジスタ６を有する。前記電源ＶＣＣの立ち上がり時から一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力するパワーオンリセット回路８を有する。前記信号Ｓ１と入力信号ＩＮは論理積ゲート７に入力され、その出力信号Ｓ２は前記Ｎ型トランジスタ６のゲート電極に入力される。本回路構成は、半導体回路の製造プロセスによりコンデンサ５の電極が接地できないような場合における本発明の実施の形態である。
【００２４】
次に図５に示すタイミングチャートを用いて、本実施の形態２における半導体回路の動作について説明する。
【００２５】
電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｈ」となっているとする。電源ＶＣＣが立ち上がると同時にパワーオンリセット回路８は一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力する。また、電源ＶＣＣの立ち上がり前にはコンデンサ５は充電されていないものと仮定する。前記コンデンサ５の他端が接続された接続点Ｎ１の電位は電源ＶＣＣの立ち上がりと同時に立ち上がる。
【００２６】
前記入力信号ＩＮと前記パワーオンリセット回路８の出力信号Ｓ１は論理積ゲート７に入力され、その出力信号Ｓ２は入力信号ＩＮと前記パワーオンリセット回路８の出力信号Ｓ１が共に「Ｈ」となっている期間すなわち、信号Ｓ１のパルス幅Ｔ１に一致した期間だけ「Ｈ」を出力する。
【００２７】
前記出力信号Ｓ２はＮ型トランジスタ６のゲート電極に接続されており、また前記Ｎ型トランジスタ６のソース電極は接地されている。よって前記Ｎ型トランジスタ６は、電源ＶＣＣが立ち上がり前記出力信号Ｓ２が「Ｈ」になっている期間オンし、そのドレイン電極に接続されたコンデンサ５を速やかに充電する。
【００２８】
前記コンデンサ５が速やかに充電されることで、接続点Ｎ１における信号Ｓ３は時刻ｔ１で急峻に立ち下がり、次段の論理否定ゲート３のしきい値Ｖｔｈを速やかに越えるため、出力信号ＯＵＴも直ちに立ち上がる。
【００２９】
結果として、電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｈ」となっていた場合、出力信号ＯＵＴは電源ＶＣＣの立ち上がりとほぼ同時期に立ち上がることとなる。
【００３０】
電源ＶＣＣが立ち上がった後、入力信号ＩＮが立ち下がる場合、あるいは再び立ち上がる場合は、パワーオンリセット回路８の出力信号Ｓ１が「Ｌ」になっているためＮ型トランジスタ６は入力信号ＩＮに関わらず常にオフとなる。よって接続点Ｎ１における信号Ｓ３はコンデンサ５の働きによって電位変化が緩やかになり、後段の論理否定ゲート３のしきい値電位Ｖｔｈに達するまでには所定の時間Ｔ２を要しこれが遅延時間となるので、ノイズのフィルタ機能と信号の遅延機能を実現する。
【００３１】
以上により、半導体回路の製造プロセスによりコンデンサ５の電極が接地できないような場合においても、電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現する半導体回路を得ることができる。
【００３２】
実施の形態３
実施の形態１および２における説明において、電源ＶＣＣの立ち上がり前にはコンデンサ５は充電されていないものと仮定していた。しかし、コンデンサ５の一端の接続点Ｎ１は一般に高インピーダンスであることが多く、電源ＶＣＣが立ち下がってもコンデンサ５に回路動作中蓄積された電荷が残っている場合があり、前記仮定が成り立たないこともある。
【００３３】
図６に示したタイミングチャートを用いて、電源ＶＣＣの立ち上がり前にコンデンサ５が充電されている場合の問題点を考察する。
【００３４】
電源ＶＣＣが立ち上がる前に入力信号ＩＮは「Ｌ」であり、またコンデンサ５には斜線部で示す残留電荷ｑ１が残っているものとする。この場合も電源ＶＣＣが立ち上がるのと同時に出力信号ＯＵＴは入力信号ＩＮと同じ「Ｌ」となることが目的とする動作である。しかし、接続点Ｎ１における信号Ｓ３は残留電荷ｑ１のため緩やかに立ち下がり、次段の論理否定ゲート３のしきい値Ｖｔｈを越えるまでの期間（Ｔ３）、出力信号ＯＵＴが「Ｈ」を出力してしまう。
【００３５】
図６に係る問題点を解決するための実施の形態３における半導体回路を示す。なお、図６について、図１に示した実施の形態１と図４に示した実施の形態２の回路構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３６】
図７において、半導体回路は入力端子２０と出力端子２１の間に従属接続された論理否定ゲート１〜４と、論理否定ゲート２と論理否定ゲート３の接続点Ｎ１に一端が接続され、他端が接地された第１のコンデンサ５とを有する。さらに第１の充電手段としてソース電極が電源ＶＣＣに接続され、ドレイン電極が前記接続点Ｎ１に接続されたＰ型トランジスタ６を有する。前記電源ＶＣＣの立ち上がり時から一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力するパワーオンリセット回路８を有する。前記信号Ｓ１と入力信号ＩＮは第１の論理積ゲート７に入力され、その出力信号Ｓ２は前記Ｐ型トランジスタ６のゲート電極に入力される。さらに、第１の放電手段としてソース電極が接地され、ドレイン電極が前記接続点Ｎ１に接続されたＮ型トランジスタ９を有する。前記信号Ｓ１と前記入力信号ＩＮの逆相の信号である前記論理否定ゲート１の出力信号は第２の論理積ゲート１０に入力され、その出力信号Ｓ４は前記Ｎ型トランジスタ９のゲート電極に入力される。
【００３７】
次に図８に示すタイミングチャートを用いて、本実施の形態３における半導体回路の動作について説明する。
【００３８】
電源ＶＣＣが立ち上がる前に入力信号ＩＮは「Ｌ」であり、またコンデンサ５には斜線部で示す残留電荷ｑ２が残っているものとする。電源ＶＣＣが立ち上がると同時にパワーオンリセット回路８は一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力する。
【００３９】
前記入力信号ＩＮの逆相の信号である論理否定ゲート１の出力信号と前記パワーオンリセット回路８の出力信号Ｓ１は第２の論理積ゲート１０に入力され、その出力信号Ｓ４は論理否定ゲート１の出力信号と前記パワーオンリセット回路８の出力信号Ｓ１が共に「Ｈ」となっている期間すなわち、信号Ｓ１のパルス幅Ｔ１に一致した期間だけ「Ｈ」を出力する。
【００４０】
前記出力信号Ｓ２はＮ型トランジスタ６のゲート電極に接続されており、また前記Ｎ型トランジスタ６のソース電極は接地されている。よって前記Ｎ型トランジスタ６は、電源ＶＣＣが立ち上がり前記出力信号Ｓ２が「Ｈ」になっている期間オンし、そのドレイン電極に接続されたコンデンサ５に残っている残留電荷ｑ２を速やかに放電する。
【００４１】
前記コンデンサ５が速やかに放電されることで、接続点Ｎ１における信号Ｓ３は急峻に立ち下がり、次段の論理否定ゲート３のしきい値Ｖｔｈを速やかに越えるため、出力信号ＯＵＴは極短い髭状のパルスを出力した後直ちに「Ｌ」を出力する。
【００４２】
結果として、電源ＶＣＣが立ち上がる前に入力信号ＩＮは「Ｌ」であり、またコンデンサ５には残留電荷ｑ２が残っている場合においても、電源ＶＣＣが立ち上がるのと同時に出力信号ＯＵＴは入力信号ＩＮと同じ「Ｌ」となる。
【００４３】
電源ＶＣＣが立ち上がった後、入力信号ＩＮが立ち上がる場合、あるいは再び立ち下がる場合は、パワーオンリセット回路８の出力信号Ｓ１が「Ｌ」になっているためＮ型トランジスタ６は入力信号ＩＮに関わらず常にオフとなる。よって接続点Ｎ１における信号Ｓ３はコンデンサ５の働きによって電位変化が緩やかになり、後段の論理否定ゲート３のしきい値電位Ｖｔｈに達するまでには所定の時間Ｔ２を要しこれが遅延時間となるので、ノイズのフィルタ機能と信号の遅延機能を実現する。また、入力信号ＩＮが電源ＶＣＣの立ち上がり前に「Ｈ」であった場合は、出力信号ＯＵＴは電源ＶＣＣの立ち上がりとほぼ同時期に立ち上がるが、その動作は実施の形態１と全く同一であるので詳細は省略する。
【００４４】
以上により、電源ＶＣＣが立ち上がる前に入力信号ＩＮは「Ｌ」であり、またコンデンサ５に残留電荷が残っている場合でも、電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現する半導体回路を得ることができる。
【００４５】
実施の形態４
図９は、この発明を実施するための実施の形態４の構成を示す。本実施の形態４は、電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現するものである。
【００４６】
図９に示す半導体回路は、第１および第２の遅延回路と、ＳＲラッチ回路１２と、第１および第２の充電手段として第１および第２のＰ型トランジスタ６ａ、６ｂと、パワーオンリセット回路８と、第１および第２の否定論理積ゲート７ａ、７ｂと、一つの信号反転手段１１とを有する。また前記第１および第２の遅延回路は、各々第１および第２のコンデンサ５ａ、５ｂを備えている。
【００４７】
前記第１の遅延回路は、従属接続された論理否定ゲート１ａ〜４ａと、前記論理否定ゲート２ａと３ａとの接続点Ｎ１に一端が接続され他端が接地された第１のコンデンサ５ａとを有する。さらに、第２の遅延回路は、従属接続された論理否定ゲート１ｂ〜４ｂと、前記論理否定ゲート２ｂと３ｂとの接続点Ｎ２に一端が接続され他端が接地された第２のコンデンサ５ｂとを有する。
【００４８】
入力信号ＩＮは前記第１の遅延回路の入力である前記論理否定ゲート１ａの入力端子に接続されると共に、前記入力信号ＩＮは論理否定ゲート１１の入力端子にも接続される。前記論理否定ゲート１１の出力信号ＩＮｂは入力信号ＩＮの逆相の信号として前記前記第２の遅延回路の入力である前記論理否定ゲート１ｂの入力端子に接続される。
【００４９】
前記第１の遅延回路からの出力信号である前記論理否定ゲート４ａの出力Ｓ５ａは前記ＳＲラッチ回路１２のセット端子に接続され、さらに前記第２の遅延回路からの出力信号である前記論理否定ゲート４ｂの出力Ｓ５ｂは、前記ＳＲラッチ回路１２のリセット端子に接続される。ＳＲラッチ回路１２のＱ出力は出力信号ＯＵＴとなる。
【００５０】
前記第１の充電手段としての前記第１のＰ型トランジスタ６ａは、ソース電極が電源ＶＣＣに接続され、ドレイン電極が前記接続点Ｎ１に接続される。前記パワーオンリセット回路８は、電源ＶＣＣの立ち上がり時から一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力し、前記信号Ｓ１と入力信号ＩＮは第１の否定論理積ゲート７ａに入力され、その出力信号Ｓ２ａは前記第１のＰ型トランジスタ６ａのゲート電極に入力される。
【００５１】
前記第２の充電手段としての前記第２のＰ型トランジスタ６ｂは、ソース電極が電源ＶＣＣに接続され、ドレイン電極が前記接続点Ｎ２に接続される。前記パワーオンリセット回路８から出力される信号Ｓ１はさらに入力信号ＩＮの逆相の信号である前記論理否定ゲートの出力ＩＮｂと共に第２の否定論理積ゲート７ｂに入力され、その出力信号Ｓ２ｂは前記第２のＰ型トランジスタ６ｂのゲート電極に入力される。
【００５２】
次に図１０に示すタイミングチャートを用いて、本実施の形態４における半導体回路の動作について説明する。
【００５３】
電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｈ」となっているとする。電源ＶＣＣが立ち上がると同時にパワーオンリセット回路８は一定期間だけパルス幅Ｔ１のパルス状の信号Ｓ１を出力する。
【００５４】
前記入力信号ＩＮと前記パワーオンリセット回路８の出力信号Ｓ１は第１の否定論理積ゲート７ａに入力され、その出力信号Ｓ２ａは入力信号ＩＮと前記パワーオンリセット回路８の出力信号Ｓ１が共に「Ｈ」となっている期間すなわち、出力信号Ｓ１のパルス幅Ｔ１に一致した期間だけ「Ｈ」を出力する。
【００５５】
前記出力信号Ｓ２ａはＰ型トランジスタ６ａのゲート電極に接続されており、また前記Ｐ型トランジスタ６ａのソース電極は電源ＶＣＣに接続されている。よって前記Ｐ型トランジスタ６ａは、電源ＶＣＣが立ち上がり前記出力信号Ｓ２ａが「Ｈ」になっている期間オンし、そのドレイン電極に接続された第１のコンデンサ５ａを速やかに充電する。
【００５６】
前記第１のコンデンサ５ａが速やかに充電されることで、接続点Ｎ１における信号Ｓ３ａは時刻ｔ１で急峻に立ち上がり、次段の論理否定ゲート３ａのしきい値Ｖｔｈを速やかに越えるため、ラッチ回路１２のセット端子に接続された信号Ｓ５ａも直ちに立ち上がりラッチ回路１２がセットされる。
【００５７】
結果として、電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｈ」となっていた場合、出力信号ＯＵＴは電源ＶＣＣの立ち上がりとほぼ同時期に立ち上がることとなる。
【００５８】
電源ＶＣＣが立ち上がった後、入力信号ＩＮが立ち下がる場合は、パワーオンリセット回路８の出力信号Ｓ１が「Ｌ」になっているため第２のＰ型トランジスタ６ｂは入力信号ＩＮに関わらず常にオフとなる。よって接続点Ｎ２における信号Ｓ３ｂは第２のコンデンサ５ｂの働きによって電位変化が緩やかになり、後段の論理否定ゲート３ｂのしきい値電位Ｖｔｈに達するまでには所定の時間Ｔ２を要しこれが入力信号ＩＮの立ち下がりから出力信号ＯＵＴの立ち下がりまでの遅延時間となるので、ノイズのフィルタ機能と信号の遅延機能を実現する。
【００５９】
電源ＶＣＣが立ち上がった後、入力信号ＩＮが再び立ち上がる場合は、パワーオンリセット回路８の出力信号Ｓ１が「Ｌ」になっているため第１のＰ型トランジスタ６ａは入力信号ＩＮに関わらず常にオフとなる。よって接続点Ｎ１における信号Ｓ３ａは第１のコンデンサ５ａの働きによって電位変化が緩やかになり、後段の論理否定ゲート３ａのしきい値電位Ｖｔｈに達するまでには所定の時間を要しこれが入力信号ＩＮの立ち上がりから出力信号ＯＵＴの立ち上がりまでの遅延時間となるので、ノイズのフィルタ機能と信号の遅延機能を実現する。
【００６０】
なお、電源ＶＣＣが立ち上がる前に入力信号ＩＮが「Ｌ」となっている場合は、上述の第１のＰ型トランジスタ６ａ、第１のコンデンサ５ａ、セット信号Ｓ５ａの代わりにそれぞれ、第２のＰ型トランジスタ６ｂ、第２のコンデンサ５ｂ、リセット信号Ｓ５ｂが同様の動作を行ない、結果として出力信号ＯＵＴは電源ＶＣＣの立ち上がりとほぼ同時期に「Ｌ」となる。（詳細は省略する。）
【００６１】
以上により、電源立ち上がり時には即座に入力信号を反映した出力を行ない、電源立ち上がり後の定常状態では従来通りの遅延処理を行うことでノイズのフィルタ機能と信号の遅延機能を実現する半導体回路を得ることができる。
【００６２】
以上、本発明の具体的な実施の形態を説明したが、本発明はこれに限らず種々の改変が可能である。例えば、本発明の実施の形態１では論理ゲートとして否定論理積ゲートを有するが、代わりに論理和ゲートを用い、入力の逆相の信号（例えば図１における第１の論理否定ゲート１の出力信号）とパワーオンリセット回路の出力と逆相の信号（例えば第２図における論理否定ゲート８７の出力信号）を入力とした回路構成でもよいことは、ド・モルガンの法則より明らかであるので本発明に含まれる。また、本発明の実施の形態は入力信号と出力信号が同相である半導体回路として説明したが、出力が入力信号の逆相となるような半導体回路に適用することも当業者にとっては容易に創到可能であるので、本発明の範囲に含まれる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１の構成を説明する回路図である。
【図２】本発明におけるパワーオンリセット回路の一例を説明する回路図である。
【図３】本発明の実施の形態１の動作を説明するタイミングチャートである。
【図４】本発明の実施の形態２の構成を説明する回路図である。
【図５】本発明の実施の形態２の動作を説明するタイミングチャートである。
【図６】コンデンサに残留電荷がある場合の動作を説明するタイミングチャートである。
【図７】本発明の実施の形態３の動作を説明する回路図である。
【図８】本発明の実施の形態３の動作を説明するタイミングチャートである。
【図９】本発明の実施の形態４の動作を説明する回路図である。
【図１０】本発明の実施の形態４の動作を説明するタイミングチャートである。
【符号の説明】
【００６４】
１．第１の論理否定ゲート  ２．第２の論理否定ゲート  ３．第３の論理否定ゲート  ４．第４の論理否定ゲート  ５．コンデンサ  ６．Ｐ型トランジスタ  ７．否定論理積ゲート  ８．パワーオンリセット回路
ＶＣＣ.電源電位  Ｓ１．パワーオンリセット信号  ＩＮ．入力信号  ＯＵＴ．出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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