(57)【要約】      （修正有）【課題】異なる半導体材料の組み合わせを含む半導体構造の急速熱アニール・プロセスを実施する時に、ウェハ全域にわたる一様な温度変化を得るため、ウエハー面内を一様な反射率にする半導体ウェハ構造体の製造方法を提供する。【解決手段】第１デバイス４０１には第１反射率のエピタキシャル成長シリコンゲルマニウムを含み、第２デバイス４０２には第２反射率の単結晶シリコンを含む半導体ウェハ構造体において、シリコンゲルマニウムを含む非機能性ダミー第１デバイス４５１と単結晶シリコンを含む非機能性ダミー第２デバイス４５２を、第１、第２デバイスの分布と同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を得る。【選択図】図４
2008211214.tif 000002
【特許請求の範囲】
【請求項１】
ウェハと、
前記ウェハにおける複数の第１デバイスであって、第１反射率を有する第１材料を含む第１デバイスと、
前記ウェハにおける複数の第２デバイスであって、前記第１反射率とは異なる第２反射率を有する第２材料を含む第２デバイスと、
前記ウェハにおける複数の第１フィル構造体及び第２フィル構造体であって、前記第１フィル構造体が前記第１材料を含み、前記第２フィル構造体が前記第２材料を含み、前記第１デバイス及び前記第２デバイスに対して前記ウェハ全域にわたり前記第１フィル構造体及び前記第２フィル構造体が、前記ウェハ全域にわたり反射率がほぼ一様となるように、設けられた、前記第１フィル構造体及び前記第２フィル構造体と、
を含む、半導体構造体。
【請求項２】
前記ウェハが多数の領域を含み、
前記領域の各々において、前記第１デバイス及び前記第２デバイスに対して前記第１フィル構造体及び前記第２フィル構造体が、前記領域の各々において前記第１材料の前記第２材料に対する比率がほぼ同じになるように、設けられた、請求項１に記載の半導体構造体。
【請求項３】
ウェハと、
前記ウェハにおける複数の第１デバイスであって、第１反射率を有する第１材料を含む第１デバイスと、
前記ウェハにおける複数の第２デバイスであって、前記第１反射率とは異なる第２反射率を有する第２材料を含む第２デバイスと、
少なくとも１つのハイブリッド・フィル構造体を含む複数のフィル構造体であって、前記少なくとも１つのハイブリッド・フィル構造体は前記第１材料と前記第２材料との両方を含み、前記第１デバイス及び前記第２デバイスに対して前記ウェハ全域にわたり前記複数のフィル構造体が、前記ウェハ全域にわたり反射率がほぼ一様となるように、設けられた、前記複数のフィル構造体と、
を含む、半導体構造体。
【請求項４】
前記ウェハが多数の領域を含み、
前記領域の各々において、前記第１デバイス及び前記第２デバイスに対して前記複数のフィル構造体が、前記領域の各々において前記第１材料の前記第２材料に対する比率がほぼ同じになるように設けられた、請求項３に記載の半導体構造体。
【請求項５】
前記ウェハの異なる領域においては、前記第１デバイスの前記第２デバイスに対する比率が異なり、前記複数のフィル構造体が異なって設けられる、請求項３に記載の半導体構造体。
【請求項６】
少なくとも１つの前記領域内の異なるサブ領域においては、前記第１デバイスの前記第２デバイスに対する比率が異なり、前記複数のフィル構造体が異なって設けられる、請求項３に記載の半導体構造体。
【請求項７】
前記少なくとも１つのハイブリッド・フィル構造体が、前記第１材料を前記第２材料に対して所定の比率で含む、請求項３に記載の半導体構造体。
【請求項８】
ウェハと、
前記ウェハにおける複数の第１デバイスであって、第１厚さを有する半導体材料を含む第１デバイスと、
前記ウェハにおける複数の第２デバイスであって、前記第１厚さとは異なる第２厚さを有する半導体材料を含む第２デバイスと、
前記ウェハにおける複数の第１フィル構造体及び第２フィル構造体であって、前記第１フィル構造体が前記第１厚さを有する前記半導体材料を含み、前記第２フィル構造体が前記第２厚さを有する前記半導体材料を含み、前記第１デバイス及び前記第２デバイスに対して前記ウェハ全域にわたり前記第１フィル構造体及び前記第２フィル構造体が、前記ウェハ全域にわたり反射率がほぼ一様となるように、設けられた、前記第１フィル構造体及び第２フィル構造体と、
を含む、半導体構造体。
【請求項９】
前記ウェハが、前記第１厚さ及び第１配向を有する前記半導体材料の第１区域と、前記第１区域に隣接し、前記第２厚さ及び第２配向を有する前記半導体材料の第２区域とを含む、ハイブリッド配向ウェハを含み、前記第１デバイス及び前記第１フィル構造体が前記第１区域にあり、前記第２デバイス及び前記第２フィル構造体が前記第２区域にある、請求項８に記載の半導体構造体。
【請求項１０】
前記半導体材料が単結晶シリコンを含む、請求項８に記載の半導体構造体。
【請求項１１】
前記ウェハが多数の領域を含み、
前記領域の各々において、前記第１デバイス及び前記第２デバイスに対して前記第１フィル構造体及び前記第２フィル構造体が、前記領域の各々において前記第１厚さを有する前記半導体材料の前記第２厚さを有する半導体材料に対する比率がほぼ同じになるように、設けられた、請求項８に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体ウェハに関し、より詳細には、反射及び吸収特性における変動のバランスをとる半導体ウェハ構造体及びその構造体を形成する方法に関する。
【背景技術】
【０００２】
半導体ウェハの製造は、典型的には、ウェハ上の能動素子の電気特性に作用する急速熱アニール（ＲＴＡ）プロセスの使用を伴う。特に、このＲＴＡプロセスは、ドーパントを活性化し、ドーパントを拡散し、構造体を再アモルファス化（ｒｅａｍｐｏｒｐｈｉｚｅ）し、イオン注入プロセスからの損傷を修復すること、などに用いることができる。ＲＴＡは、典型的には、放射をウェハ表面上に向けることによってウェハ温度の素早い変化を可能にする、強力なハロゲンランプ・ベースの加熱装置によって実行される。しかしながら、異なるウェハ領域における反射及び吸収の変動の結果として、ウェハ全域にわたる一様でない温度変化が生じることがある（例えば、１０℃又はそれ以上異なる）。
【０００３】
反射及び吸収特性の変動は、ウェハの異なる領域における異なる材料及び／又は異なる材料厚さといった、異なる要因によって引き起こされ得る。これらの一様でない温度変化は、ウェハ全域にわたり、ドーパントの活性化、損傷の修復などに変化を与えることがあり、それにより、閾値電圧、シート抵抗、動作電流、漏れ電流などにおける変動を引き起こす。したがって、一様でない温度変化は、位置に依存するデバイス性能の大きな変動を引き起こすことがある。
【０００４】
最近開発された相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、性能を強化するために、ｐ型電界効果トランジスタのソース／ドレーン領域にエピタキシャル成長シリコン・ゲルマニウム（ｅＳｉＧｅ）を組み入れている。したがって、これらのデバイスは、シリコン・ゲルマニウムを有するｐＦＥＴと、単結晶シリコンを有するｎ型電界効果トランジスタ（ｎＦＥＴ）の両方を含む。しかしながら、シリコン・ゲルマニウムと単結晶シリコンの反射及び吸収特性は異なっており、性能のばらつきを生じさせることがある。特に、ｅＳｉＧｅの反射率は、単結晶シリコンの反射率よりも１０％まで高いことがあり、そのため２０％までの性能のばらつきを生じさせることがある。
【０００５】
同様に、シリコン・オン・インシュレータ（ＳＯＩ）区域が一方の型の電界効果トランジスタ（例えばｐＦＥＴ）の性能を強化するために１つの配向（例えば１１０）を有し、バルク・シリコン区域が別の型の電界効果トランジスタ（例えばｎＦＥＴ）の性能を強化するために異なる配向（例えば１００）を有する、ハイブリッド配向（ＨＯＴ）ウェハが開発されている。しかしながら、ＳＯＩ区域及びバルク・シリコン区域は、厚さが異なるので、異なる反射特性を有する。特に、ＳＯＩ区域の反射率は、バルク・シリコン区域よりも１５％まで高いことがあり、そのため３０％までの性能のばらつきを生じさせることがある。
【０００６】
さらに、技術が縮小化し続けるのに伴って、アニール・ランプ（ｒａｍｐ）時間は減少し続ける（例えばサブ秒ランプまで）ことになり、これらのより速いランプ時間は、ウェハ全域にわたる反射及び吸収特性の変動に対する更に大きな敏感さを伴うことになる。
【０００７】
【特許文献１】米国特許第６，２６２，４３５号
【特許文献２】米国特許出願第１１／６７８，７８３号
【特許文献３】米国特許出願第１１／６７８，７５６号
【特許文献４】米国特許出願第１１／６７８，７９９号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、当該技術分野において、急速熱アニール・プロセスの間のウェハ全域にわたる一様な温度変化を保証する、半導体ウェハ構造体、及びそれに関連する技術に対する必要性が存在する。
【課題を解決するための手段】
【０００９】
上記の観点から、本明細書で開示されるのは、急速熱アニールの間のウェハ全域にわたる一様な温度変化を保証するために、ウェハ全域にわたる一様な反射率を与える（すなわち、反射特性と吸収特性のバランスをとる、ほぼ等しい反射及び吸収特性を保証する、など）多様な構成を有するダミー・フィル構造体を使用する、半導体構造体、及び、それに関連する構造体形成方法の実施形態である。１つの実施形態は、異なる半導体材料を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率が達成される。別の実施形態は、種々の割合の異なる半導体材料を含む１つ又は複数のハイブリッド・フィル構造体を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率が達成される。さらに別の実施形態は、異なる厚さを有する半導体材料を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる厚さを有する半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率が達成される。
【００１０】
より詳細には、本発明の半導体構造体の各々の実施形態は、個々のダイが最終的に切断されることになる多数の領域を有するウェハを含む。一般に、各々の領域は、集積回路を含むことになり、かつ集積回路の種々の異なる回路を含む多数のサブ領域をさらに含むことになる。これらの回路の各々は、第１型デバイス（例えばｐ型電界効果トランジスタ（ｐＦＥＴ））と第２型デバイス（例えばｎ型電界効果トランジスタ（ｎＦＥＴ））との両方からなるものとすることができる。
【００１１】
構造体の最初の２つの実施形態においては、２つの異なる型のデバイスは、異なる反射及び吸収特性を有する異なる材料を含むことができる。これらの異なる材料は、最適な電界効果トランジスタ性能のために選択することができる。すなわち、第１デバイスの各々は、第１反射率を有する第１材料を含むことができる（例えば、ソース／ドレーン領域におけるエピタキシャル成長シリコン・ゲルマニウムを有するｐＦＥＴ）。同様に、第２デバイスの各々は、第２反射率を有する第２材料を含むことができる（例えば、ソース／ドレーン領域において単結晶シリコンを有するｎＦＥＴ）。
【００１２】
構造体の第１の実施形態は、フィル構造体（すなわち、第１フィル構造体及び第２フィル構造体）を含む。第１フィル構造体は、例えば、ダミー第１デバイス（すなわち、第１デバイスと同じ第１材料（例えばシリコン・ゲルマニウム）を含むように、第１デバイスと同じ方法で構造体化された、非機能性デバイス）を含むことができる。同様に、第２フィル構造体は、例えば、ダミー第２デバイス（すなわち、第２デバイスと同じ第２材料（例えば単結晶シリコン）を含むように、第２デバイスと同じ方法で構造体化された、非機能性デバイス）を含むことができる。ウェハ全域にわたって一様な反射率を達成するために（すなわち、反射及び吸収特性のバランスをとるため、ほぼ等しい反射及び吸収特性を与えるため、など）、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間の第１及び第２フィル構造体の分布を、第１及び第２デバイスの分布に応じて変化させてもよい。
【００１３】
より詳細には、ウェハの各々の領域、最適には各々の領域内の所与のサブ領域のいずれもが、異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体の分布（すなわち量及び位置）もまた変化することになる。
【００１４】
構造体の第２実施形態は、少なくとも１つのハイブリッド・フィル構造体を含む。ハイブリッド・フィル構造体は、第１材料（例えばシリコン・ゲルマニウム）と第２材料（例えば単結晶シリコン）の両方を所定の比率で含む。前の実施形態と同様に、一様な反射率を達成するために（すなわち、反射及び吸収特性のバランスをとるため、ほぼ等しい反射及び吸収特性を与えるため、など）、第１及び第２デバイスに対するウェハ全域にわたるフィル構造体の分布は、予め定められる。
【００１５】
より詳細には、ウェハの各々の領域、最適には各々の領域内の所与のサブ領域のいずれもが、異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要なフィル構造体（第１材料と第２材料との所定の比率を有する少なくとも１つのハイブリッド・フィル構造体を含む）の分布（すなわち量及び位置）もまた、それらの領域又はサブ領域内のハイブリッド・フィル構造体内の第１材料と第２材料との比率と同様に、領域間、及びサブ領域間で変化することになる。
【００１６】
構造体の第３の実施形態は、ハイブリッド配向ウェハ（ＨＯＴ）ウェハを含む。ＨＯＴウェハは、第１配向（例えば１１０配向を有する単結晶シリコン）及び第１厚さを有する第１区域と、第２配向（例えば１００配向を有する単結晶シリコン）及び第２厚さを有する第２区域とを含むことができる。第１区域は、誘電体層上に位置決めされる（すなわち、シリコン・オン・インシュレータ（ＳＯＩ）区域）。第１区域と第２区域の厚さが異なる結果として、区域間の反射及び吸収特性もまた異なる。前に説明された実施形態と同様に、第３の実施形態におけるＨＯＴウェハの各々の領域は、集積回路を含み、かつ集積回路の種々の異なる回路を含む多数のサブ領域をさらに含む。これらの回路の各々は、第１型デバイス（例えばｐ型電界効果トランジスタ（ｐＦＥＴ））と第２型デバイス（例えばｎ型電界効果トランジスタ（ｎＦＥＴ））の両方からなるものとすることができる。しかしながら、この実施形態においては、２つの異なる型のデバイスは、異なる材料を含む代わりに、ＨＯＴウェハの異なるシリコン区域に形成され、そのため、同じ半導体材料の異なる結晶配向、並びに異なる厚さを有し、したがって、異なる反射及び吸収特性を有する。
【００１７】
この第３の実施形態はまた、複数のフィル構造体（すなわち第１及び第２フィル構造体）を含む。第１フィル構造体は、例えば、第１デバイスと同じ厚さ及び同じ反射率を有するダミー第１デバイスを含むことができる。同様に、第２フィル構造体は、例えば、第２デバイスと同じ厚さ及び同じ反射率を有するダミー第２デバイスを含むことができる。ウェハ全域にわたって一様な反射率を達成するために（すなわち、反射及び吸収特性のバランスをとるため、ほぼ等しい反射及び吸収特性を与えるため、など）、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間の第１及び第２フィル構造体の分布を、第１及び第２デバイスの分布に応じて変化させてもよい。
【００１８】
より詳細には、ウェハの各々の領域、最適には各々の領域内の所与のサブ領域のいずれもが、異なる厚さ、したがって異なる反射率を有する材料のほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体の分布（すなわち量及び位置）もまた変化することになる。
【００１９】
同じく開示されるのは、上記の構造体の製造方法である。
この方法の第１の実施形態においては、ウェハと、同様にウェハ上に形成されるべき集積回路のための設計とが提供される。集積回路設計は、第１反射率を有する第１材料（例えばエピタキシャル成長シリコン・ゲルマニウム）を含む第１型デバイス（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ））と、第２反射率を有する第２材料（例えば単結晶シリコン）を含む第２型デバイス（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））との両方を組み入れた、多数の回路を含むことができる。集積回路設計に基づいて、回路を形成することになる第１及び第２デバイスがウェハ上にマップされる。次に、第１及び第２デバイスのマッピングに基づいて、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間のフィル構造体の（すなわち、第１及び第２フィル構造体の）分布が、ウェハ全域にわたる反射率がほぼ一様となるように予め定められる。
【００２０】
より詳細には、ウェハの各々の領域、最適には各々の領域内の各々のサブ領域が、異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有するようにフィル構造体を分布させることによって、ほぼ一様な反射率（すなわち、バランスの取れた反射及び吸収特性、ほぼ等しい反射及び吸収特性など）を達成することができる。第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体の分布（すなわち量及び位置）もまた変化することになる。
【００２１】
回路がマップされ、フィル構造体の位置及び量が予め定められると、第１及び第２デバイス、並びに、第１及び第２フィル構造体が、ウェハ上に同時に形成される。さらに、第１デバイスが形成される際に、例えば、第１デバイスと同じ第１材料を含むように第１デバイスと同じ方法で構造体化されたダミー第１デバイス（すなわち非機能性デバイス）を形成することによって、第１フィル構造体を形成することができる。同様に、第２デバイスが形成される際に、例えば、第２デバイスと同じ第２材料を含むように第２デバイスと同じ方法で構造体化されたダミー第２デバイス（すなわち非機能性デバイス）を形成することによって、第２フィル構造体を形成することができる。
【００２２】
この方法の第２の実施形態は、同様に、ウェハ及びウェハ上に形成されるべき集積回路のための設計を提供することを含む。集積回路設計は、第１反射率を有する第１材料（例えばエピタキシャル成長シリコン・ゲルマニウム）を含む第１型デバイス（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ））と、第２反射率を有する第２材料（例えば単結晶シリコン）を含む第２型デバイス（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））との両方を組み入れた、多数の回路を含むことができる。集積回路設計に基づいて、種々の回路を形成することになる第１及び第２デバイスがウェハ上にマップされる。
【００２３】
次に、第１及び第２デバイスのマッピングに基づいて、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間のフィル構造体の組成及び分布が、ウェハ全域にわたる反射率がほぼ一様となるように予め定められる。フィル構造体は、第１材料を含む第１フィル構造体、第２材料を含む第２フィル構造体、及び／又は、両方の材料を含む１つ又は複数のハイブリッド・フィル構造体を含むことができる。したがって、フィル構造体の組成及び分布を決定することは、第１フィル構造体の分布（すなわち量及び位置）を決定すること、第２フィル構造体の分布（すなわち量及び位置）を決定すること、及び、第１材料と第２材料との異なる所定の比率を有する異なるハイブリッド・フィル構造体の分布（すなわち量及び位置）を決定することを含む。
【００２４】
より詳細には、ほぼ一様な反射率（すなわち、バランスの取れた反射及び吸収特性、ほぼ等しい反射及び吸収特性、など）を達成するために、第１及び第２デバイスに対するウェハ全域にわたるフィル構造体（第１材料と第２材料との所定の比率を有するハイブリッド・フィル構造体を含む）の分布は、ウェハの各々の領域、及び最適には各々の領域内の各々のサブ領域が異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有することになるように、予め定められる。第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要なフィル構造体（ハイブリッド・フィル構造体を含む）の分布（すなわち量及び位置）もまた、領域間及びサブ領域間で変化することになる。
【００２５】
回路がマップされ、異なるフィル構造体の構成、並びに、それらのそれぞれの位置及び量が予め定められると、第１及び第２デバイス、並びにフィル構造体（ハイブリッド・フィル構造体を含む）を、ウェハ上に同時に形成することができる。
【００２６】
この方法の第３の実施形態は、ハイブリッド配向（ＨＯＴ）ウェハを提供することを含む。ＨＯＴウェハは、第１区域がｐＦＥＴ性能に最適な１１０配向単結晶シリコンを含み、第２区域がｎＦＥＴ性能に最適な１００配向単結晶シリコンを含むように、従来の処理技術を用いて形成することができる。第１及び第２区域を形成するのに用いられるプロセスのために、それらは異なる厚さを有することになる。結果として、第１及び第２区域は、異なる反射及び吸収特性（すなわち、それぞれ第１反射率及び第２反射率）を有することになる。
【００２７】
ウェハ上に形成されるべき集積回路のための設計も提供される。集積回路設計は、第１型デバイス（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ））と第２型デバイス（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））の両方を組み入れることができる。集積回路設計及びＨＯＴウェハの構成に基づいて、第１デバイス及び第２デバイスがウェハ上にマップされる。詳細には、第１及び第２デバイスは、最適な性能を保証するために、それぞれ第１及び第２区域に形成されるようにマップされる。例えば、第１シリコン区域が１１０配向であり、第１デバイスがｐＦＥＴである場合には、第１デバイスは最適な性能を保証するために第１区域に形成されることになる。同様に、第２シリコン区域が１００配向であり、第２デバイスがｎＦＥＴである場合には、第２デバイスは最適な性能を保証するために第２区域に形成されることになる。
【００２８】
次に、第１及び第２デバイスのマッピングに基づいて、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間のフィル構造体（すなわち、第１及び第２フィル構造体）の分布（すなわち、量及び位置）が、ウェハ全域にわたる反射率がほぼ一様となるように（すなわち、反射及び吸収特性のバランスが取れるように、など）予め定められる。より詳細には、ウェハの各々の領域、最適には各々の領域内の所与のサブ領域のいずれもが第１厚さ及び第１反射率を有する半導体材料と第２厚さ及び第２反射率を有する半導体材料とのほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体の分布（すなわち量及び位置）もまた変化することになる。
【００２９】
回路がマップされ、フィル構造体の位置及び量が予め定められると、第１及び第２デバイス、並びに、第１及び第２フィル構造体が、ウェハ上に同時に形成される。第１及び第２デバイスは、例えば、同じＨＯＴウェハ上で、第１区域に第１配向（例えば１１０）シリコンを有するｐＦＥＴ、及び第２区域に第２配向（例えば１００）シリコンを有するｎＦＥＴを形成するための従来の処理技術を用いて形成することができる。さらに、第１デバイスが形成される際に、例えば、同じ厚さを有する同じ配向のシリコンを含むダミー第１デバイス（すなわち非機能性デバイス）を形成することによって、第１フィル構造体を形成することができる。同様に、第２デバイスが形成される際に、例えば、同じ厚さを有する同じ配向のシリコンを含むダミー第２デバイス（すなわち非機能性デバイス）を形成することによって、第２フィル構造体を形成することができる。
【００３０】
本発明の実施形態のこれらの及び他の態様は、以下の説明及び添付の図面と組み合わせて考察したときに、より良く認識され理解されるであろう。しかしながら、本発明の好ましい実施形態及びその多くの特定の詳細を示している以下の説明は、説明のために与えられるものであって、限定するためのものではないことを理解されたい。多くの変更及び改変は、本発明の意図から逸脱することなく、本発明の実施形態の範囲内で行うことができ、本発明の実施形態は全てのそうした改変を含む。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態は、図面を参照しながら以下の詳細な説明からより良く理解されるであろう。
本発明の実施形態、並びに、その種々の特徴及び利点となる詳細は、添付の図面に示され以下の説明において詳述された、制限するものではない実施形態を参照しながら、より十分に説明される。図面に示された特徴は、必ずしも一律の縮尺に従って描かれたものではないことに注意されたい。周知の構成要素及び処理技術の説明は、本発明の実施形態を不必要に不明瞭にしないように省略されている。ここで用いられた例は、単に本発明の実施形態が実施される方法の理解を容易にし、さらに当業者が本発明の実施形態を実施できるようにすることが意図されている。したがって、例は、本発明の実施形態の範囲を制限するものとして解釈されるべきではない。
【００３２】
前述のように、反射及び吸収特性の変動は、ウェハの異なる領域における異なる材料及び／又は異なる材料厚さといった異なる要因によって引き起こされることがある。これらの一様でない温度変化は、ウェハ全域にわたって、ドーパントの活性化、損傷修復などを変化させることがあり、それにより、閾値電圧、シート抵抗、動作電流、漏れ電流などにおける変動を引き起こすことがある。したがって、一様でない温度変化は、デバイス性能の、位置に依存する大きな変動を引き起こすことがある。
【００３３】
最近開発された相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、性能を強化するために、ｐ型電界効果トランジスタのソース／ドレーン領域にエピタキシャル成長シリコン・ゲルマニウム（ｅＳｉＧｅ）を組み入れている。したがって、これらのデバイスは、シリコン・ゲルマニウムを有するｐＦＥＴと、単結晶シリコンを有するｎ型電界効果トランジスタ（ｎＦＥＴ）の両方を含む。しかしながら、シリコン・ゲルマニウムと単結晶シリコンの反射及び吸収特性は異なっており、性能のばらつきを生じさせることがある。特に、ｅＳｉＧｅの反射率は、単結晶シリコンの反射率よりも１０％まで高いことがあり、そのため２０％までの性能のばらつきを生じさせることがある。同様に、シリコン・オン・インシュレータ（ＳＯＩ）区域が一方の型の電界効果トランジスタ（例えばｐＦＥＴ）の性能を強化するために１つの配向（例えば１１０）を有し、バルク・シリコン区域が別の型の電界効果トランジスタ（例えばｎＦＥＴ）の性能を強化するために異なる配向（例えば１００）を有する、ハイブリッド配向（ＨＯＴ）ウェハが開発されている。しかしながら、ＳＯＩ及びバルク・シリコン区域は、厚さが異なるので、異なる反射特性を有する。特に、ＳＯＩ区域の反射率は、バルク・シリコン区域よりも１５％まで高いことがあり、そのため３０％までの性能のばらつきを生じさせることがある。さらに、技術が縮小化し続けるのに伴って、アニール・ランプ（ｒａｍｐ）時間が減少し続ける（例えばサブ秒ランプまで）ことになり、これらのより速いランプ時間は、ウェハ全域にわたる反射及び吸収特性の変動に対する更に大きな敏感さを伴うことになる。したがって、当該技術分野において、急速熱アニール・プロセスの間のウェハ全域にわたる一様な温度変化を保証する、半導体ウェハ構造体、及び、それに関連する技術に対する必要性が存在する。
【００３４】
上記の観点から、本明細書で開示されるのは、急速熱アニールの間のウェハ全域にわたる一様な温度変化を保証するために、ウェハ全域にわたる一様な反射率を与える（すなわち、反射特性と吸収特性とのバランスをとる、ほぼ等しい反射及び吸収特性を与える、など）、多様な構成を有するダミー・フィル構造体を使用する半導体構造体、及び、それに関連する構造体の形成方法の実施形態である。１つの実施形態は、異なる半導体材料を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を達成する。別の実施形態は、種々の割合の異なる半導体材料を含む１つ又は複数のハイブリッド・フィル構造体を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を達成する。さらに別の実施形態は、異なる厚さを有する半導体材料を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる厚さを有する半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を達成する。
【００３５】
より詳細には、図１を参照すると、本発明の半導体構造体の各々の実施形態は、個々のダイが最終的に切断されることになる多数の領域１１０を有するウェハ１００を含む。これらの領域１１０は、例えば、スクライブ線１５０によって分離することができる。
【００３６】
図２は、図１において見られるようなウェハ構造体の領域２１０の分解図を示す。一般に、各々の領域は、集積回路を含むことになり、かつ集積回路の種々の異なる回路（例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）、論理回路など）を含む多数のサブ領域（例えば、２１１、２１２）をさらに含むことになる。これらの回路の各々は、個々のデバイス、例えば、第１型デバイス２０１（例えばｐ型電界効果トランジスタ（ｐＦＥＴ））と第２型デバイス２０２（例えばｎ型電界効果トランジスタ（ｎＦＥＴ））の両方を組み入れた相補型金属酸化物半導体（ＣＭＯＳ）デバイスからなるものとすることができる。
【００３７】
図３は、図１において見られるようなウェハ構造体の領域３１０の分解図を示す。これまでは、（例えば、２００１年７月１７日にＰｌａｔ他に付与された特許文献１に示されているように）ダミー・フィル構造体３００は、ウェハ全域にわたるデバイス密度を一様に分布させて、それによりウェハ全域にわたる種々の位置に形成された構造体のエッチ・バイアス及び傾きプロフィールの変動を減少させるために、ウェハの種々の回路の周り（すなわち、第１デバイス３０１及び第２デバイス３０２の周り）に組み込まれていた。これらのダミー・フィル構造体３００は、典型的には、全て同じ型のものである（すなわち、同じ材料から同じ厚さで形成され、同じ方法で構成されたものである）。
【００３８】
これに反して、本発明の実施形態は、デバイス密度を一様に分布させるだけでなく、ウェハ全域にわたって反射及び吸収特性を一様に分布させて、それにより急速熱アニール処理の間の一様な温度変化を保証するために、多様な異なる材料、厚さ及び／又は構成を有する多数の異なるダミー・フィル構造体を使用する。
【００３９】
図４及び図５を参照すると、構造体の最初の２つの実施形態において、２つの異なる型のデバイス（例えば、図４の４０１−４０２、及び、図５の５０１−５０２）は、異なる反射及び吸収特性を有する異なる材料を含むことができる。これらの異なる材料は、最適な電界効果トランジスタ性能のために選択することができる。より詳細には、第１デバイス４０１、５０１の各々は、第１反射率を有する第１材料を含むことができる（例えば、ソース／ドレーン領域においてエピタキシャル成長シリコン・ゲルマニウムを有するｐＦＥＴ）。同様に、第２デバイス４０２、５０２の各々は、第２反射率を有する第２材料を含むことができる（例えば、ソース／ドレーン領域において単結晶シリコンを有するｎＦＥＴ）。
【００４０】
図４は、図１におけるようなウェハ構造体の２つの隣接領域４１０、４２０の分解図である。この第１の実施形態においては、フィル構造体４５０は、第１フィル構造体４５１と第２フィル構造体４５２の両方を含むことができる。第１フィル構造体４５１は、例えば、ダミー第１デバイス（すなわち、第１デバイス４０１と同じ第１材料（例えばシリコン・ゲルマニウム）を含むように、第１デバイス４０１と同じ方法で構造体化された、非機能性デバイス）を含むことができる。同様に、第２フィル構造体４５２は、例えば、ダミー第２デバイス（すなわち、第２デバイス４０２と同じ第２材料（例えば単結晶シリコン）を含むように、第２デバイス４０２と同じ方法で構造体化された、非機能性デバイス）を含むことができる。
【００４１】
ウェハ全域にわたって一様な反射率を達成するために（すなわち、反射及び吸収特性のバランスをとるため、ほぼ等しい反射及び吸収特性を与えるため、など）、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間の第１及び第２フィル構造体４５１、４５２の分布を、第１及び第２デバイス４０１、４０２の分布に応じて変化させてもよい。より詳細には、ウェハの各々の領域４１０、４２０、最適には各々の領域内の所与のサブ領域（例えば、領域４１０のサブ領域４１１−４１２、領域４２０のサブ領域４２１−４２２など）のいずれもが、異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。すなわち、各々の領域４１０、４２０、最適には各々のサブ領域は、第１デバイス及び第１フィル構造体における第１材料の表面積の合計と第２デバイス及び第２フィル構造体における第２材料の表面積の合計との間でほぼ同じ全体的比率を有する。この同じ全体的比率は、予め定めることができ、例えば、ウェハ上の全ての第１デバイス４０１とウェハ上の全ての第２デバイス４０２との比率に基づくものとすることができる。
【００４２】
したがって、単なる説明の目的で、ウェハ設計が１００個の第１デバイスと３００個の第２デバイスとを含む場合に、各々の領域４１０、４２０についての第１材料と第２材料との所定の比率は、ほぼ１：３となるべきである。しかしながら、第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体４５１、４５２の分布（すなわち量及び位置）もまた変化することになる。
【００４３】
例えば、領域４１０及び４２０の各々は、第１材料と第２材料とのほぼ１：３の比率（すなわち、第１デバイス及び第１フィル構造体における第１材料の表面積の合計と第２デバイス及び第２フィル構造体における第２材料の表面積の合計との比率）を図示している。しかしながら、領域４１０のサブ領域４１１−４１２における回路と領域４２０のサブ領域４２１−４２２における回路は異なる（すなわち、それらは、異なる数及び／又は構成の第１及び第２デバイス４０１、４０２を含む）ため、第１及び第２フィル構造体４５１、４５２の分布は領域４１０及び４２０間で変化する。さらに、異なるサブ領域は、第１デバイスと第２デバイスとの異なる比率を有するため、異なるサブ領域間の第１及び第２フィル構造体４５１、４５２の分布もまた変化することがある。
【００４４】
図５は、図１のようなウェハ構造体の２つの隣接領域５１０、５２０の分解図である。この第２の実施形態においては、１つ、幾つか、又は全てのフィル構造体は、ハイブリッド・フィル構造体５５０から構成されることができる。ハイブリッド・フィル構造体５５０は、第１材料（例えばシリコン・ゲルマニウム）と第２材料（例えば単結晶シリコン）の両方を含むフィル構造体である。一様な反射率を達成するために（すなわち、反射及び吸収特性のバランスをとるため、ほぼ等しい反射及び吸収特性を与えるため、など）、第１及び第２デバイス５０１、５０２に対する、ウェハ全域にわたるフィル構造体（第１材料を含む第１フィル構造体５５６、第２材料を含む第２フィル構造体５５７、及び／又は、１つ又は複数のハイブリッド構造体５５０）の分布は、予め定められる。
【００４５】
より詳細には、ウェハの各々の領域５１０、５２０、最適には各々の領域内の所与のサブ領域（例えば、領域５１０のサブ領域５１１−５１３、領域５２０のサブ領域５２１−５２３など）のいずれもが、異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。すなわち、各々の領域５１０、５２０、最適には各々のサブ領域は、第１デバイス５０１における第１材料の表面積、第１フィル構造体５５６における第１材料の表面積、及びハイブリッド・フィル構造体５５０における第１材料の表面積の合計と、第２デバイス５０２における第２材料の表面積、第２フィル構造体５５７における第２材料の表面積、及びハイブリッド・フィル構造体５５０における第２材料の表面積の合計との間でほぼ同じ全体的比率を有することができる。前述の実施形態と同様に、この同じ全体的比率は予め定めることができ、例えば、ウェハ上の全ての第１デバイス５０１とウェハ上の全ての第２デバイス５０２との比率に基づくものとすることができる。
【００４６】
したがって、単なる説明の目的で、ウェハ設計が１００個の第１デバイスと３００個の第２デバイスとを含む場合に、各々の領域５１０、５２０についての第１材料と第２材料との所定の比率は、ほぼ１：３となるべきである。しかしながら、第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な、ハイブリッド・フィル構造体５５０を含む、フィル構造体の分布（すなわち量及び位置）もまた、ハイブリッド構造体５５０内の第１材料と第２材料との比率と同様に、領域間及びサブ領域間で変化することになる。
【００４７】
例えば、領域５１０及び５２０の各々は、第１材料と第２材料とのほぼ１：３の比率（すなわち、第１デバイス５１０、第１ダミー・デバイス５５６、及びいずれのハイブリッド・フィル構造体５５０における第１材料の表面積の合計と、第２デバイス５０２、第２ダミー・デバイス５５７、及びハイブリッド・フィル構造体５５０における第２材料の表面積の合計との比率）を示している。しかしながら、領域５１０のサブ領域５１１−５１２における回路と領域５２０のサブ領域５２１−５２２における回路は異なる（すなわち、それらは異なる数及び／又は構成の第１及び第２デバイス５０１、５０２を含む）ため、フィル構造体５５６、５５７及び５５０の分布、並びに、ハイブリッド・フィル構造体５５０内の第１材料と第２材料との比率もまた変化することがある。すなわち、一様な反射率を保証するために、第１フィル構造体５５６、第２フィル構造体５５７、及び／又は、第１材料と第２材料との異なる比率を有する１つ又は複数のハイブリッド・フィル構造体５５０（例えば、ハイブリッド・フィル構造体５５１−５５２参照）を、ウェハ上に形成することができる。
【００４８】
例えば、あまり密集していないサブ領域（例えば、領域５１０のサブ領域５１３及び領域５２０のサブ領域５２３）又は第１材料と第２材料との所定の比率を既に呈するサブ領域（例えば、領域５１０のサブ領域５１１）においては、各々の領域についての所定の比率（例えば１：３）と同じ第１材料と第２材料との比率を有する第１ハイブリッド・フィル構造体５５１、及び／又は、同じ所定の比率の第１及び第２ダミー・デバイス５５６、５５７を用いることができる。しかしながら、第１デバイスと第２デバイスとの比率が各々の領域についての所定の比率よりも大きい又は小さいサブ領域においては、付加的なハイブリッド・フィル構造体（例えば５５２−５５３）及び／又は第１ダミー・デバイス５５６と第２ダミー・デバイス５５７との異なる比率を用いることができる。例えば、領域５１０のサブ領域５１２において、第１デバイスの第２デバイスに対する、より大きい比率は、第１ハイブリッド・フィル構造体５５１に比べて比例的に多い量の第２材料を有する第２ハイブリッド・フィル構造体５５２によって、バランスをとることができる。もう１つの方法として、領域５２０のサブ領域５２１−５２２において、第１デバイスの第２デバイスに対する、より小さい比率は、第１ハイブリッド・フィル構造体５５１に比べて比例的に少ない量の第２材料を有する第３ハイブリッド・フィル構造体５５３によって、バランスをとることができる。
【００４９】
図６は、図１のようなウェハ構造体の２つの隣接領域６１０、６２０の分解図である。この構造体の第３の実施形態においては、ウェハ１００は、特に、ハイブリッド配向（ＨＯＴ）ウェハを含む。図７に示されるように、ＨＯＴウェハは、誘電体層７８０及び分離構造体７９０によって互いに分離された、異なる配向を有する半導体材料区域（すなわち、第１及び第２区域７５１、７５２）を有する。すなわち、ＨＯＴウェハは、第１配向を有する第１区域７５１（例えば１１０配向を有する単結晶シリコン）と、第２配向を有する第２区域７５２（例えば１００配向を有する単結晶シリコン）とを含むことができる。第１区域７５１は、誘電体層７８０上に位置決めされる（すなわち、シリコン・オン・インシュレータ（ＳＯＩ）区域）。第２区域７５２は、第１区域７５１に隣接して位置決めされ、分離構造体７９０によって第１区域７５１から分離される。第２区域７５２（すなわちバルク・シリコン区域）はさらに、誘電体層７８０の中に、及び／又は、誘電体層７８０を通って、半導体基板に延びる。したがって、第１及び第２区域７５１−７５２は、異なる配向及び異なる厚さ（例えば、それぞれ７６１及び７６２）を有する。ＳＯＩ及びバルク区域の厚さが異なる結果として、区域７５１−７５２間の反射及び吸収特性もまた異なる（すなわち、第１区域７５１は第１反射率を有し、第２区域７５２は第２反射率を有する）。
【００５０】
図６と図７を組み合わせて参照すると、前述の実施形態と同様に、ウェハの各々の領域（例えば６１０、６２０）は、集積回路を含む。一般に、各々の領域６１０、６２０は、集積回路を含み、かつ集積回路の種々の異なる回路（例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）、論理回路など）を含む多数のサブ領域（例えば、領域６１０の６１１−６１２、領域６２０の６２１−６２２など）を含む。これらの回路の各々は、個々のデバイス、例えば、第１型デバイス６０１（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ））及び第２型デバイス６０２（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））との両方を組み入れた相補型金属酸化物半導体（ＣＭＯＳ）デバイスから成るものとすることができる。しかしながら、この実施形態においては、異なる材料を含む代わりに、２つの異なる型のデバイス６０１、６０２が、ＨＯＴウェハの異なるシリコン区域に形成され、そのため、同じ半導体材料の異なる結晶配向、並びに、異なる厚さを有し、したがって、異なる反射及び吸収特性を有する。例えば、第１デバイス６０１は、最適な性能のために、ＨＯＴウェハの第１区域７５１に形成することができ、第１厚さ７６１を有することができ、１１０配向のシリコンを有するｐＦＥＴを含むことができ、第２デバイス６０２は、最適な性能のために、第２シリコン区域７５２に形成することができ、第２厚さ７６２を有することができ、１００配向のシリコンを有するｎＦＥＴを含むことができる。
【００５１】
前述の実施形態と同様に、ウェハの各々の領域６１０、６２０はまた、集積回路の第１及び第２デバイス６０１、６０２に隣接して位置決めされた複数のフィル構造体６５０を含むことができる。この実施形態においては、フィル構造体６５０は、第１フィル構造体６５１と第２フィル構造体６５２との両方を含むことができる。第１フィル構造体６５１は、例えば、ダミー第１デバイス（すなわち、第１デバイス６０１と同じ厚さ７６１、したがって同じ反射率を有するように、ＨＯＴウェハの第１区域７５１における第１デバイスと同じ方法で形成された非機能性デバイス）を含むことができる。同様に、第２フィル構造体６５２は、例えば、ダミー第２デバイス（すなわち、第２デバイス６０２と同じ厚さ７６２、したがって同じ反射率を有するように、ＨＯＴの第２区域７５２における第２デバイス６０２と同じ方法で構造体化された非機能性デバイス）を含むことができる。
【００５２】
ウェハ全域にわたって一様な反射率を達成するために（すなわち、反射及び吸収特性のバランスをとるため、ほぼ等しい反射及び吸収特性を与えるため、など）、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間の第１及び第２フィル構造体６５１、６５２の分布を、第１及び第２デバイス６０１、６０２の分布に応じて変化させてもよい。より詳細には、ウェハの各々の領域６１０、６２０、最適には各々の領域内の所与のサブ領域（例えば、領域６１０のサブ領域６１１−６１２、領域６２０のサブ領域６２１−６２２など）のいずれもが、異なる厚さ、したがって異なる反射率を有する材料のほぼ同じ全体的比率及び密度を有する場合に、ほぼ一様な反射率を達成することができる。すなわち、各々の領域６１０、６２０、最適には各々のサブ領域は、第１デバイス６０１及び第１フィル構造体６５１における第１厚さ７６１を有する半導体材料の表面積の合計と第２デバイス６０２及び第２フィル構造体６５２における第２厚さ７６２を有する半導体材料の表面積の合計との間で、ほぼ同じ全体的比率を有する。この同じ全体的比率は、予め定めることができ、例えば、ウェハ上の全ての第１デバイス６０１とウェハ上の全ての第２デバイス６０２との比率に基づくものとすることができる。したがって、単なる説明の目的で、ウェハ設計が１００個の第１デバイスと３００個の第２デバイスとを含む場合に、各々の領域６１０、６２０についての第１材料と第２材料との所定の比率は、ほぼ１：３となるべきである。しかしながら、第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体６５１、６５２の分布（すなわち量及び位置）もまた変化することになる。
【００５３】
例えば、領域６１０及び６２０の各々は、第１厚さを有する半導体材料と第２厚さを有する半導体材料とのほぼ１：３の比率（すなわち、第１デバイス６０１及び第１フィル構造体６５１における第１厚さ７６１を有する半導体材料の表面積の合計と、第２デバイス６０２及び第２フィル構造体６５２における第２厚さ７６２を有する半導体材料の表面積の合計との比率）を図示している。しかしながら、領域６１０のサブ領域６１１−６１２における回路と領域６２０のサブ領域６２１−６２２における回路は異なる（すなわち、それらは異なる数及び／又は構成の第１及び第２デバイス６０１、６０２を含む）ため、第１及び第２フィル構造体６５１、６５２の分布は領域６１０及び６２０間で変化する。さらに、異なるサブ領域は、第１デバイスと第２デバイスとの異なる比率を有するため、異なるサブ領域間の第１及び第２フィル構造体６５１、６５２の分布もまた変化することがある。
【００５４】
同じく開示されるのは、上記の構造体の製造方法である。
図８を図４と組み合わせて参照すると、本発明の方法の一実施形態においては、ウェハと、同様にウェハ上に形成されるべき集積回路のための設計とが提供される（８０２−８０４）。
【００５５】
集積回路設計は、多数の回路（例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）及び論理回路）を含むことができ、これらの多数の回路の各々は、例えば、第１反射率を有する第１材料（例えばエピタキシャル成長シリコン・ゲルマニウム）を含む第１型デバイス４１０（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ）)と、第２反射率を有する第２材料（例えば単結晶シリコン）を含む第２型デバイス４０２（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））との両方を組み入れた、相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含むことができる（８０６−８０８）。
【００５６】
集積回路設計に基づいて、回路を形成することになる第１デバイス４０１及び第２デバイス４０２がウェハ上にマップされる（８１０）。次に、第１及び第２デバイス４０１−４０２のマッピングに基づいて、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間のフィル構造体４５０（すなわち、第１及び第２フィル構造体４５１、４５２）の分布（すなわち、量及び位置）が、ウェハ全域にわたる反射率がほぼ一様となるように（すなわち、反射及び吸収特性のバランスをとるように、反射及び吸収特性がほぼ等しくなるように、など）予め定められる（８１２）。
【００５７】
より詳細には、ウェハの各々の領域４１０、４２０、最適には各々の領域内の各々のサブ領域（例えば、領域４１０のサブ領域４１１−４１２、領域４２０のサブ領域４２１−４２２、など）が異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有するように、フィル構造体４５０を分布させることによって、ほぼ一様な反射率を達成することができる（８１４）。すなわち、フィル構造体４５１及び４５２の分布は、各々の領域４１０、４２０、最適には各々のサブ領域が、第１デバイス４０１及び第１フィル構造体４５１における第１材料の表面積の合計と第２デバイス４０２及び第２フィル構造体４５２における第２材料の表面積の合計との間でほぼ同じ全体的比率を有するように、予め定められる。この同じ全体的比率は、予め定めることができ、例えば、ウェハ上の全ての第１デバイス４０１とウェハ上の全ての第２デバイス４０２との比率に基づくものとすることができる。したがって、単なる説明の目的で、ウェハ設計が１００個の第１デバイスと３００個の第２デバイスとを含む場合に、各々の領域４１０、４２０についての第１材料と第２材料との所定の比率は、ほぼ１：３となるべきである。しかしながら、第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体４５１、４５２の分布（すなわち量及び位置）も変化することになる。
【００５８】
回路がマップされ、フィル構造体４５０の位置及び量が予め定められると、第１及び第２デバイス４０１、４０２、並びに、第１及び第２フィル構造体４５１−４５２が、ウェハ上に同時に形成される（８１８）。第１及び第２デバイス４０１、４０２は、例えば、同じウェハ上に、エピタキシャル成長シリコン・ゲルマニウム・ソース及びドレーン領域を有するｐＦＥＴと、単結晶シリコン・ソース及びドレーン領域を有するｎＦＥＴとを形成するための従来の処理技術を用いて形成することができる。さらに、第１デバイス４０１が形成される際に、例えば、第１デバイスと同じ第１材料（例えば、エピタキシャル成長シリコン・ゲルマニウム・ソース／ドレーン領域）を含むように第１デバイスと同じ方法で構造体化されたダミー第１デバイス（すなわち非機能性デバイス）を形成することによって、第１フィル構造体４５１を形成することができる（８２０）。同様に、第２デバイス４０２が形成される際に、例えば、第２デバイスと同じ第２材料（例えば、単結晶シリコン）を含むように第２デバイスと同じ方法で構造体化されたダミー第２デバイス（すなわち非機能性デバイス）を形成することによって、第２フィル構造体４５２を形成することができる（８２２）。
【００５９】
図９を図５と組み合わせて参照すると、この方法の別の実施形態は、同様に、ウェハと、ウェハ上に形成されるべき集積回路のための設計を提供することを含む（９０２−９０４）。集積回路設計は、多数の回路（例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）及び論理回路）を含むことができ、これらの多数の回路の各々は、例えば、第１反射率を有する第１材料（例えば、エピタキシャル成長シリコン・ゲルマニウム）を含む第１型デバイス５０１（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ））と第２反射率を有する第２材料（例えば、単結晶シリコン）を含む第２型デバイス５０２（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））の両方を組み入れた、相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含むことができる（９０６−９０８）。
【００６０】
集積回路設計に基づいて、種々の回路を形成することになる第１デバイス５０１及び第２デバイス５０２がウェハ上にマップされる（９１０）。次に、第１及び第２デバイス５０１−５０２のマッピングに基づいて、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間のフィル構造体５５０の組成及び分布（すなわち量及び位置）が、ウェハ全域にわたる反射率がほぼ一様となるように（すなわち、反射及び吸収特性のバランスをとるように、反射及び吸収特性がほぼ等しくなるように、など）予め定められる（９１２−９１６）。フィル構造体は、第１材料を有する第１フィル構造体５５６、第２材料を有する第２フィル構造体５５７、及び／又は、両方の材料を有する１つ又は複数のハイブリッド・フィル構造体５５０を含むことができる。したがって、フィル構造体の組成及び分布を決定することは、第１フィル構造体の分布（すなわち量及び位置）を決定すること、第２フィル構造体の分布（すなわち量及び位置）を決定すること、及び、第１材料と第２材料との異なる所定の比率を有する異なるハイブリッド・フィル構造体の分布（すなわち量及び位置）を決定すること（例えば、ハイブリッド・フィル構造体５５１−５５３参照）を含む。
【００６１】
より詳細には、ほぼ一様な反射率を達成するために、第１及び第２デバイス５０１、５０２に対するフィル構造体（ハイブリッド・フィル構造体５５０を含む）の構成及び分布は、ウェハの各々の領域５１０、５２０及び最適には各々の領域内の各々のサブ領域（例えば、領域５１０のサブ領域５１１−５１３、領域５２０のサブ領域５２１−５２３、など）が異なる反射率を有する異なる材料のほぼ同じ全体的比率及び密度を有することになるように、予め定められる。すなわち、フィル構造体の構成及び分布は、各々の領域５１０、５２０、最適には各々のサブ領域が、第１デバイス５０１における第１材料の表面積、第１フィル構造体５５６における第１材料の表面積、及びハイブリッド・フィル構造体５５０における第１材料の表面積の合計と、第２デバイス５０２における第２材料の表面積、第２フィル構造体５５７における第２材料の表面積、及びハイブリッド・フィル構造体５５０における第２材料の表面積の合計との間でほぼ同じ全体的比率を有することになるように予め定められる。
【００６２】
前述の実施形態と同様に、この同じ全体的比率は、予め定めることができ、例えば、ウェハ上の全ての第１デバイス５０１とウェハ上の全ての第２デバイス５０２との比率に基づくものとすることができる。したがって、単なる説明の目的で、ウェハ設計が１００個の第１デバイスと３００個の第２デバイスとを含む場合に、各々の領域５１０、５２０についての第１材料と第２材料との所定の比率は、ほぼ１：３となるべきである。しかしながら、第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要なフィル構造体の分布（すなわち、ハイブリッド・フィル構造体５５０を含む、フィル構造体の量及び位置）は、ハイブリッド構造体５５０内の第１材料と第２材料との比率と同様に、領域間及びサブ領域間で変化することになる。
【００６３】
例えば、領域５１０及び５２０の各々は、第１材料と第２材料とのほぼ１：３の比率（すなわち、第１デバイス５０１における第１材料の表面積、第１フィル構造体５５６における第１材料の表面積、及びハイブリッド・フィル構造体５５０における第１材料の表面積の合計と、第２デバイス５０２における第２材料の表面積、第２フィル構造体５５７における第２材料の表面積、及びハイブリッド・フィル構造体５５０における第２材料の表面積の合計との比率）を示している。しかしながら、領域５１０のサブ領域５１１−５１２における回路と領域５２０のサブ領域５２１−５２２における回路は異なる（すなわち、それらは異なる数及び／又は構成の第１及び第２デバイス５０１、５０２を含む）ため、ハイブリッド・フィル構造体５５０を含むフィル構造体の分布、並びに、ハイブリッド・フィル構造体５５０内の第１材料と第２材料との比率も変化することがある。
【００６４】
例えば、あまり密集していないサブ領域（例えば、領域５１０のサブ領域５１３及び領域５２０のサブ領域５２３）又は第１材料と第２材料との所定の比率を既に呈するサブ領域（例えば、領域５１０のサブ領域５１１）においては、各々の領域についての所定の比率と同じ第１材料と第２材料との比率（例えば１：３）を有する第１ハイブリッド・フィル構造体５５１、及び／又は、同じ比率の第１及び第２フィル構造体５５６、５５７を形成することができる。しかしながら、第１デバイスと第２デバイスとの比率が各々の領域についての所定の比率よりも大きい又は小さいサブ領域においては、付加的なハイブリッド・フィル構造体（例えば５５２−５５３）、第１フィル構造体５５６、及び／又は、第２フィル構造体５５７を用いることができる。例えば、領域５１０のサブ領域５１２において、第１デバイスの第２デバイスに対する、より大きい比率は、第１ハイブリッド・フィル構造体５５１に比べて比例的に多い量の第２材料を有する第２ハイブリッド・フィル構造体５５２によって、バランスをとることができる。もう１つの方法として、領域５２０のサブ領域５２１−５２２において、第１デバイスの第２デバイスに対する、より小さい比率は、第１ハイブリッド・フィル構造体５５１に比べて比例的に少ない量の第２材料を有する第３ハイブリッド・フィル構造体５５３によって、バランスをとることができる。
【００６５】
回路がマップされ、ハイブリッド・フィル構造体５５１−５５３を含むフィル構造体の位置及び量が予め定められると、第１及び第２デバイス５０１、５０２、並びに、ハイブリッド・フィル構造体５５１−５５３を、ウェハ上に同時に形成することができる（９１８）。前述の実施形態と同様に、第１及び第２デバイス５０１、５０２は、同じウェハ上に、エピタキシャル成長シリコン・ゲルマニウム・ソース及びドレーン領域を有するｐＦＥＴと単結晶シリコン・ソース及びドレーン領域を有するｎＦＥＴとを形成するための従来の処理技術を用いて、形成することができる。ハイブリッド構造体５５０上では、構造体の一部のみが、エピタキシャル成長シリコン・ゲルマニウムによって置き換えられる。
【００６６】
図１０を図６及び図７と組み合わせて参照すると、この方法のさらに別の実施形態は、ハイブリッド配向（ＨＯＴ）ウェハと、ウェハ上に形成されるべき集積回路のための設計を提供することを含む（１００１−１００６）。
【００６７】
特に、図７を参照すると、ＨＯＴウェハは、例えば、半導体基板７００上に誘電体層７８０を付着させ、誘電体層上に半導体層を付着させることによって形成することができる。半導体層は、半導体基板とは異なる結晶配向を有するように選択されるべきである。トレンチを、半導体層及び誘電体層の中へ半導体基板に向けて下向きにパターン形成して、第１配向を有する半導体材料区域（例えば第１区域７５１）を形成することができる。次に、同じ半導体材料を、基板と同じ配向を有するようにトレンチ内の基板上にエピタキシャル成長させて、第２配向を有する半導体材料の付加的な区域（例えば第２区域７５２）を形成することができる。第１区域７５１は、例えば、ｐＦＥＴ性能に最適な１１０配向単結晶シリコンを含むことができ、第２区域７５２は、例えば、ｎＦＥＴ性能に最適な１００配向単結晶シリコンを含むことができる。第１及び第２区域７５１、７５２は、形成するのに用いられるプロセスのために、異なる厚さを有することになる。すなわち、第１結晶配向を有する半導体材料の第１区域７５１の第１厚さ７６１は、第２結晶配向を有する半導体材料の第２区域７５２の第２厚さ７６２よりも小さい。結果として、第１及び第２区域７５１、７５２は、異なる反射及び吸収特性（すなわち、それぞれ第１反射率及び第２反射率）を有することになる（１００１−１００３）。
【００６８】
集積回路設計は、多数の回路（例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）及び論理回路）を含むことができ、これらの多数の回路の各々は、例えば、第１型デバイス６０１（例えば、ｐ型電界効果トランジスタ（ｐＦＥＴ））及び第２型デバイス６０２（例えば、ｎ型電界効果トランジスタ（ｎＦＥＴ））との両方を組み入れた、相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含むことができる（１００４−１００６、図６参照）。
【００６９】
集積回路設計及びＨＯＴウェハの構成に基づいて、第１デバイス６０１及び第２デバイス６０２がウェハ上にマップされる（１００８）。特に、第１及び第２デバイス６０１、６０２は、最適な性能を保証するために、それぞれ第１及び第２区域７５１、７５２に形成されるようにマップされる（１００９−１０１０）。例えば、第１シリコン区域７５１が１１０配向であり、第１デバイス６０１がｐＦＥＴである場合には、第１デバイス６０１は、最適な性能を保証するために第１区域７５１に形成されることになる（１００９）。同様に、第２シリコン区域７５２が１００配向であり、第２デバイス６０２がｎＦＥＴである場合には、第２デバイス６０２は最適な性能を保証するために第２区域７５２に形成されることになる（１０１０）。
【００７０】
次に、第１及び第２デバイス６０１−６０２のマッピングに基づいて、ウェハ上の領域間の、並びに、各々の領域内のサブ領域間のフィル構造体６５０（すなわち、第１及び第２フィル構造体６５１、６５２）の分布（すなわち、量及び位置）が、ウェハ全域にわたる反射率がほぼ一様となるように（すなわち、反射及び吸収特性のバランスが取れるように、反射及び吸収特性がほぼ等しくなるように、など））予め定められる（１０１２）。より詳細には、ウェハの各々の領域６１０、６２０、最適には各々の領域内の所与のサブ領域（例えば、領域６１０のサブ領域６１１−６１２、領域６２０のサブ領域６２１−６２２、など）のいずれもが、第１厚さ及び第１反射率を有する半導体材料と第２厚さ及び第２反射率を有する半導体材料とのほぼ同じ全体的比率及び密度を有するときに、ほぼ一様な反射率を達成することができる（１０１４）。すなわち、フィル構造体６５１及び６５２の分布は、各々の領域６１０、６２０、最適には各々のサブ領域が、第１デバイス６０１及び第１フィル構造体６５１における第１厚さ７６１を有する半導体材料の表面積の合計と第２デバイス６０２及び第２フィル構造体６５２における第２厚さ７６２を有する半導体材料の表面積の合計との間でほぼ同じ全体的比率を有するように予め定められる。この同じ全体的比率は、予め定めることができ、例えば、ウェハ上の全ての第１デバイス６０１とウェハ上の全ての第２デバイス６０２との比率に基づくものとすることができる。したがって、単なる説明の目的で、ウェハ設計が１００個の第１デバイスと３００個の第２デバイスとを含む場合に、各々の領域６１０、６２０についての所定の比率は、ほぼ１：３となるべきである。しかしながら、第１デバイスと第２デバイスとの比率、並びに、ウェハのいずれの所与の領域内及び／又はいずれの所与のサブ領域内のそれらの位置も設計に応じて変化することになるため、一様な反射率を達成するのに必要な第１及び第２フィル構造体６５１、６５２の分布（すなわち量及び位置）も変化することになる。
【００７１】
回路がマップされ、フィル構造体６５０の位置及び量が予め定められると、第１及び第２デバイス６０１、６０２、並びに、第１及び第２フィル構造体６５１−６５２が、ウェハ上に同時に形成される（１０１８）。第１及び第２デバイス６０１、６０２は、例えば、同じＨＯＴウェハ上に、第１区域に第１配向（例えば１１０）シリコンを有するｐＦＥＴと、第２区域に第２配向（例えば１００）シリコンを有するｎＦＥＴとを形成するための従来の処理技術を用いて形成することができる。さらに、第１デバイス６０１が形成される際に、第１フィル構造体６５１は、例えば、同じ厚さの同じ配向のシリコンを含むように第１デバイス６０１と同じ方法で構造体化されウェハ上の同じ第１区域に形成されるダミー第１デバイス（すなわち非機能性デバイス）を形成することによって、形成することができる（１０２０）。同様に、第２デバイス６０２が形成される際に、第２フィル構造体６５２は、例えば、同じ厚さの同じ配向のシリコンを含むように第２デバイス６０２と同じ方法で構造体化されウェハ上の同じ第２区域に形成されるダミー第２デバイス（すなわち非機能性デバイス）を形成することによって、形成することができる（１０２２）。
【００７２】
図１１は、例示的な設計フロー１１００のブロック図を示す。設計フロー１１００は、設計されているＩＣの型に応じて変化することがある。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー１１００は、標準コンポーネントを設計するための設計フロー１１００とは異なっていることがある。設計構造体１１２０は、好ましくは、設計プロセス１１１０への入力であり、ＩＰプロバイダ、コア開発者、若しくは他の設計会社からもたらされてもよく、又は、設計フローのオペレータによって生成されてもよく、又は他のソースからもたらされてもよい。設計構造体１１２０は、結線図、又はＨＤＬ、すなわちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形態の図１−図７の回路を含む。設計構造体１１２０は、１つ又は複数の機械可読媒体上に格納されてもよい。例えば、設計構造体１１２０は、図１−図７の回路のテキスト・ファイル又は図形表示であってもよい。設計プロセス１１１０は、好ましくは、図１−図７の回路をネットリスト１１８０に合成（又は変換）し、ネットリスト１１８０は、例えば、集積回路設計における他の素子及び回路への接続を記述し、少なくとも１つの機械可読媒体上に記録される、配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストである。これは、回路のための設計仕様及びパラメータに応じてネットリスト１１８０が１回又はそれ以上再合成される、繰返しプロセスであってもよい。
【００７３】
設計プロセス１１１０は、種々の入力、例えば、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）についてのモデル、レイアウト、及び記号表示を含む、一組の一般的に用いられる素子、回路及びデバイスを収容することができるライブラリ要素１１３０、設計仕様１１４０、特性データ１１５０、検証データ１１６０、設計基準１１７０、及びテスト・データ・ファイル１１８５（テスト・パターンその他のテスト情報を含むことができる）からの入力を用いることを含んでもよい。設計プロセス１１１０はさらに、例えば、タイミング分析、検証、設計基準検査、位置及びルート動作などのような標準回路設計プロセスを含んでもよい。集積回路設計の当業者であれば、本発明の範囲及び精神から逸脱することなく、設計プロセス１１１０において用いられる可能な電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は、いかなる特定の設計フローにも限定されない。
【００７４】
設計プロセス１１１０は、好ましくは、図１１に示されるように、本発明の実施形態を、任意の付加的な集積回路設計又はデータ（適用可能であれば）と共に、第２設計構造体１１９０に変換する。設計構造体１１９０は、集積回路のレイアウト・データの交換のために用いられるデータ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、又はこうした設計構造体を格納するためのその他の適切なフォーマット）で記憶媒体上に常駐する。設計構造体１１９０は、例えば、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属レベル、ビア、形状、製造ラインを通る経路選択のためのデータ、及び図１１に示されるような本発明の実施形態を生成するために半導体製造業者によって要求される任意の他のデータといった情報を含んでもよい。次に、設計構造体１１９０は、ステージ１１９５に進み、そこでは、例えば、テープ・アウトに進んだ設計構造体１１９０は、製造に公開されたり、マスク業者に公開されたり、別の設計業者に送られたり、顧客に返送されたりする。
【００７５】
したがって、上記で開示されるのは、急速熱アニールの間のウェハ全域にわたる一様な温度変化を保証するために、ウェハ全域にわたる一様な反射率を与える多様な構成を有するダミー・フィル構造体を使用する、半導体構造体、及び、それに関連する構造体形成方法の実施形態である。１つの実施形態は、異なる半導体材料を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を達成する。別の実施形態は、種々の割合の異なる半導体材料を含む１つ又は複数のハイブリッド・フィル構造体を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を達成する。さらに別の実施形態は、異なる厚さを有する半導体材料を含むフィル構造体を、ウェハの各々の領域内及び最適には各々のサブ領域内で異なる厚さを有する半導体材料間のほぼ同じ全体的比率及び密度が達成されるように、ウェハ全域にわたって分布させることによって、一様な反射率を達成する。
【００７６】
上記の実施形態の発明者らは、その各々が本出願と同時に出願され、引用によりここに全体が組み入れられる、急速熱アニールの間のウェハの反射及び吸収特性に関する以下の付加的な発明、すなわち、（１）米国特許出願第１１／６７８，７８３号の「Localized Temperature Control During Rapid Thermal Anneal」と題する同時出願された特許文献２、（２）米国特許出願第１１／６７８，７５６号の「Semiconductor Wafer Structure With Balanced Reflectance AndAbsorption Characteristics For Rapid Thermal Anneal Uniformity」と題する同時出願された特許文献３、及び、（３）米国特許出願第１１／６７８，７９９号の「Localized Temperature Control During Rapid Thermal Anneal」と題する同時出願された特許文献４に夫々係る発明をしたことに留意されたい。
【００７７】
特定の実施形態の上記の説明は本発明の一般的性質を十分に明らかにし、他者は、現在の知識を当てはめることによって、そうした特定の実施形態を、包括的な概念から逸脱することなく種々の用途のために容易に修正し及び／又は適応させることができ、したがって、そうした適応及び修正は、開示された実施形態の均等物の意味及び範囲内に包含されるべきであり、包含されることを意図されている。ここで用いられる表現法又は用語は、説明を目的とするものであって、限定するものではないことを理解されたい。したがって、当業者であれば、本発明の実施形態は、添付の請求項の意図及び範囲内の修正を伴って実施することができる。
【図面の簡単な説明】
【００７８】
【図１】例示的なウェハを示す概略図である。
【図２】例示的な集積回路を示す概略図である。
【図３】ウェハ構造体に組み入れられたフィル構造体を示す概略図である。
【図４】本発明の構造体の実施形態を示す概略図である。
【図５】本発明の構造体の別の実施形態を示す概略図である。
【図６】本発明の構造体のさらに別の実施形態を示す概略図である。
【図７】例示的なハイブリッド配向（ＨＯＴ）ウェハを示す概略図である。
【図８】本発明の方法の実施形態を示す流れ図である。
【図９】本発明の方法の別の実施形態を示す流れ図である。
【図１０】本発明の方法のさらに別の実施形態を示す流れ図である。
【図１１】半導体設計、製造、及び／又は試験に用いられる設計プロセスの流れ図である。
【符号の説明】
【００７９】
１００：ウェハ
１１０、２１０、３１０、４１０、４２０、５１０、５２０、６１０、６２０：領域
２０１、３０１、４０１、５０１、６０１：第１デバイス
２０２、３０２、４０２、５０２、６０２：第２デバイス
２１１、２１２、４１１、４１２、４２１、４２２、５１１、５１２、５１３、５２１、５２２、５２３、６１１、６１２、６２１、６２２：サブ領域
３００、４５０、６５０：フィル構造体
５５０：ハイブリッド・フィル構造体
７００：半導体基板
７５１：第１区域
７５２：第２区域
７６１：第１厚さ
７６２：第２厚さ
７８０：誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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