(57)【要約】【課題】半導体装置に流れる電流の変動に起因するチップ内部の電源ノイズを低減することが可能な半導体装置を提供する。【解決手段】高電位電源電圧（ＶＤＤ）と低電位電源電圧（ＶＳＳ）との供給を受けて動作する半導体集積回路チップ３０を有する半導体装置において、半導体集積回路チップ３０が、定常動作状態において、高電位電源電圧（ＶＤＤ）と低電位電源電圧（ＶＳＳ）との少なくとも一方の供給を、ダイオードを介して受けることを特長とする。  ここで、前記ダイオードは、前記半導体集積回路チップが形成された半導体基板上に形成してもよく、前記半導体集積回路チップ３０を格納したパッケージ５０内の、前記半導体集積回路チップ３０外に設けてもよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
高電位電源電圧と低電位電源電圧との供給を受けて動作する半導体集積回路チップを有する半導体装置において、
前記半導体集積回路チップが、定常動作状態において、前記高電位電源電圧と低電位電源電圧との少なくとも一方の供給を、ダイオードを介して受けることを特徴とする半導体装置。
【請求項２】
前記ダイオードを、前記半導体集積回路チップが形成された半導体基板上に形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダイオードを、前記半導体集積回路チップを格納したパッケージ内の、前記半導体集積回路チップ外に設けたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に流れる電流の変動に起因するチップ内部の電源ノイズを低減することが可能な半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体装置１０は、図４に模式的に示すように、半導体集積回路チップ３０（以下、単に「チップ」とも記す）、このチップを格納するパッケージ５５、前記チップ３０の電源パッドや入・出力パッドとパッケージのリード５５とをつなぐワイヤー等により構成される。図４に示した例では、チップには、第１の内部回路１１と第２の内部回路１２と、これらの内部回路のそれぞれに高電位電源電圧ＶＤＤを供給するためのパッド１，パッド２と、低電位電源電圧ＶＳＳを供給するためのパッド３，パッド４が設けられている。ＶＤＤおよびＶＳＳは、それぞれのパッドに、パッケージ５０のリード５５、リード５５とパッドとの間を接続するワイヤー４０を介して供給される。これらのリード５５やワイヤー４０は、寄生抵抗やインダクタンスを持つ。そして、このような半導体装置に流れる電流は、内部回路１１，１２の動作の変化、ならびに、パッケージリードやワイヤーのインダクタンスや、各部位の寄生容量（図示しない）等の影響を受けて大きく変動する。ここで、半導体装置への電源投入直後において半導体装置に流れる電流が大きく変動することは当然であるが、電源投入が完了し、定常動作状態になった後においても、チップ内の各素子の動作状態の変化により、大きく変化する。
【０００３】
定常動作状態において、半導体装置に流れる電流の変動状況をシミュレーションした結果の一例を図５に示す。図５は、図４におけるパッド１及びパッド２での電流波形のシミュレーション結果である。ここで、電流は、図４にその流れる向きを矢印で示しているように、ＶＤＤを供給するパッド１、パッド２から入力され、それぞれ内部回路１１、内部回路１２を経由して、ＶＳＳを供給するパッド３、パッド４からそれぞれ出力される。この矢印の方向を正方向とする。内部回路１１，１２は、それぞれ所定のクロック信号に同期して、定常動作を行っている。
【０００４】
図５に示す、図４におけるＶＤＤ側のパッド１及びパッド２での電流波形のシミュレーション結果からもわかるように、定常動作状態において、半導体装置に流れるＶＤＤ側の電流は大きく変動する。特に、電流値が負となる期間が存在する、すなわち、流れる電流の方向が反転する場合があることに注目する必要がある。このような、流れる方向の反転を含んだ電流の変動は、ＶＳＳ側においても同様に発生する。そして、この電流変動がチップ内部での電圧降下（IR-Drop）量の変動による電源電圧変動（電源ノイズ）の原因となる。
【０００５】
図６は、図４に示す内部回路における、ある位置におけるＶＤＤ及びＶＳＳの電圧をシミュレーションした結果を示す図である。ここで、パッド１，２を介して供給されるＶＤＤ，ＶＳＳは、それぞれ１．２Ｖ，０Ｖである。図６に示すように、電流変動の結果としてチップの内部回路における電源電圧の変動が発生していることがわかる。特に、図５において電流値が負になる期間が存在することに対応して、ＶＤＤが１．２Ｖを超える期間、および、ＶＳＳが０Ｖを下回る期間が存在する。このような電源電圧の変動（電源ノイズ）は、内部回路の動作不良の原因になる。
【０００６】
このような半導体装置における電流の変動に伴う電源ノイズの発生を低減させる方法として、例えば、特許文献１に記載されているような技術がある。ここでは、電磁妨害雑音（ＥＭＩ）対策として、デカップリング・コンデンサ、直列インピーダンス素子等を用いることで、チップ内部での電流変動の影響をチップ外部に及ぼさないような構成としている。
【特許文献１】特開２０００−９１４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述の特許文献１に記載の方法により、チップ外部に及ぼす影響のみではなく、チップ内部での電源電圧変動に対しても、ある程度の低減効果は期待できる。しかし、逆方向に流れる電流の防止には効果がない。
【０００８】
そこで本発明は、半導体装置に流れる電流の変動に起因するチップ内部の電源ノイズをさらに効果的に低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体集積回路は以下のような特徴を有する。
［１］高電位電源電圧と低電位電源電圧との供給を受けて動作する半導体集積回路チップを有する半導体装置において、
前記半導体集積回路チップが、定常動作状態において、前記高電位電源電圧と低電位電源電圧との少なくとも一方の供給を、ダイオードを介して受けることを特徴とする半導体装置。
［２］上記［１］において、前記ダイオードを、前記半導体集積回路チップが形成された半導体基板上に形成したことを特徴とする半導体装置。
［３］上記［１］において、前記ダイオードを、前記半導体集積回路チップを格納したパッケージ内の、前記半導体集積回路チップ外に設けたことを特徴とする半導体装置。
【発明の効果】
【００１０】
本発明によれば、半導体装置に流れる電流の変動、特に、電流方向が逆転することに起因するチップ内部の電源ノイズを低減することが可能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態の一例を説明する。
【００１２】
図１は、本発明に係る半導体装置の第１の実施形態における回路構成の一例を示す模式図である。ここで、本第１の実施形態における半導体装置１０は、図１に示すように、半導体集積回路チップ（以下、単に「チップ」と記す）３０、このチップ３０を格納したパッケージ５０のリード５５、前記チップ３０の電源パッドや入・出力パッドとパッケージの端子とをつなぐワイヤー４０により構成される。
【００１３】
なお、図１においては、図をわかり易くするために２系統の電源配線のみを模式的に示している。そして、図１において、電源配線を流れる電流は、図中にその流れる向きを矢印で示しているように、ＶＤＤ電源に接続されたパッケージリード５５およびワイヤー４０を経由して、パッド１、パッド２に供給される。このパッド１、パッド２から流れ込む電流は、それぞれ内部回路１１、内部回路１２を経由して、ＶＳＳ側に接続されたパッド３、パッド４から流れ出す。なお、前記ワイヤー４０及びパッケージリード５５には、各部位に存在する寄生インダクタンス成分と寄生抵抗成分とを図示している。
【００１４】
このような構成において、本第１の実施形態は、前記チップ３０内に、このチップ３０が形成された半導体基板上のそれぞれのパッド１，２，３，４よりも内部回路側にダイオード２１，２２，２３，２４が設けられる。ダイオードの極性は、電流の方向を考慮して、順方向（パッド１からパッド３、および、パッド２からパッド４）にのみ電流が流れる方向である。ここで、前記ダイオードは、各パッドと内部回路との間、より好ましくは、各パッドの近傍に設けることが好ましい。
【００１５】
前記ダイオードとしては、整流作用、つまり、順方向にのみ電流を流し、逆方向には電流を流さない作用を有するものであればどのようなものを用いてもよいが、例えば、チップ３０を構成する半導体基板表面に形成されるＰＮ接合ダイオードを用いることが好ましい。前記ダイオードとして、ＰＮ接合ダイオードを用いることにより、半導体集積回路の製造プロセスにおいて、他の素子と同時にチップ内に作り込むことが可能となる。これにより、前記ダイオードを設けるためのプロセスの追加が必要でなくなる。
【００１６】
本発明においては、パッド１，２，３，４の内部回路側にダイオード２１，２２，２３，２４を設けることで、チップ３０において、電源配線に逆方向に電流が流れるような大きな電流変動が生じた場合においても、その逆方法に流れる電流をカットすることが可能となる。
【００１７】
図２に、図１に示す場合におけるパッド１での電流の変動をシミュレーションした結果を示す。（ａ）はダイオードを配置していない場合、（ｂ）はダイオードを配置した場合である。図２の結果からわかるように、ダイオードを設置することで、逆方向（図２では、マイナス方向）に流れる電流をカットできる。これにより、電流変動の振幅の大きさを大幅に小さくすることが可能となる。その結果、定常動作状態において、電流変動に起因するチップ３０内部における電源ノイズを大幅に低減することが可能となる。これによって、チップ３０内の動作を安定させることが可能になる。
【００１８】
特に、図１の例においては、チップ３０内の内部回路を、内部回路１１と内部回路１２とに分け、それぞれにＶＤＤパッド１および２と、ＶＳＳパッド３および４を設けている。このように、内部回路を２つ、もしくはそれ以上に分け、それぞれに対応させて複数の電源供給系統（ＶＤＤパッドおよびＶＳＳパッド）を設け、個別に電源を供給することは、例えば、アナログ回路とロジック回路、高速動作回路と低速動作回路等、互いに電源ノイズの発生量、もしくは、動作不良の発生を引き起こす電源ノイズの許容量が異なる回路がチップ３０上に存在する場合に行われる。このように個別の電源供給系統に分けて電源を供給することによって、電源ノイズ発生量の大きい回路、もしくは、電源ノイズ許容量の大きい回路が発生する電源ノイズによって、電源ノイズ発生量の小さい回路、もしくは、電源ノイズ許容量の小さい回路が動作不良を起こすことを防止することが期待される。
【００１９】
しかし現実には、電源供給経路の一部（図１の場合には、例えば、パッケージリード５５）が共通しているため、一方の内部回路によって発生した電源ノイズが他方の電源回路にも伝搬する。このために、図２に示すように、電源ノイズ発生量の小さい回路、もしくは、電源ノイズ許容量の小さい回路に大きな電源ノイズが発生し、動作不良発生を起こす場合がある。このような場合に、図１に示すように、電源供給経路にダイオードを設け、逆方向に流れる電流をカットし、電源ノイズを低減することが、特に有効である。ここで、図１に示したように、複数に分けた電源供給用パッド１，２，３，４のそれぞれに対応させてダイオード２１，２２，２３，２４を設けることが最も好ましい。しかし、例えば、逆方向に電流が流れるような大きな電流変動が発生するのは、一方の内部回路のみである場合には、その、大きな電源変動が発生する内部回路に電源を供給するパッドと内部回路との間にダイオードを設けることのみでも、動作不良発生を防止できる。
【００２０】
なお、図１には、チップ３０の内部回路を、内部回路１１と１２の二つに分け、そのそれぞれに電源供給用パッド１，２，３，４を設け、個別に電源を供給する二つの電源供給系統を構成した例を示した。しかし、チップ３０内に設ける内部回路の規模や、種類等によっては、３つ以上の内部回路に分ける、そのそれぞれに電源供給用パッドを設けることが好ましい場合もある。そのような場合にも、それぞれのパッドのそれぞれと対応する内部回路との間に、逆方向電流をカットするダイオードを設けることが好ましい。
【００２１】
逆に、チップ３０内の内部回路を複数の内部回路に分ける必要が無く、電源供給系統を1系統のみにする場合もある。そのような場合であっても、電源ノイズによる内部回路の動作不良発生を防止するために、ＶＤＤおよびＶＳＳを供給するためのパッドと内部回路との間に、逆方向電流をカットするダイオードを設けることが好ましい。
【００２２】
また、図１に示した場合においては、ＶＤＤ及びＶＳＳを供給するための、それぞれのパッド１，２，３，４の内部回路側に、それぞれダイオード２１，２２，２３，２４を配置した構成とした。しかし、連続する１系統の電源配線においては、ＶＤＤ側及びＶＳＳ側のいずれか一方にダイオードを配置するだけでも本発明の目的を達成することができる。つまり、図１において、パッド１から内部回路１１を経由してパッド３に流れる電源配線の１つの連続する系統においては、ダイオード２１とダイオード２３の両方を配置してもよく、また、そのいずれか一方のみを配置する場合においても本発明の目的を達成することができる。同様に、パッド２から内部回路１２を経由してパッド４に流れる電源配線の他の連続する系統においても、ダイオード２２とダイオード２４の両方を配置してもよく、また、そのいずれか一方のみを配置する場合においても本発明の目的を達成することができる。
【００２３】
次に、図３に、本発明に係る半導体装置１０の第２の実施形態における回路構成の一例を示す。図１と異なる点は、図３に示すように、ダイオード２１，２２，２３，２４を、チップ３０を格納するパッケージ５０内の、前記チップ３０の外部に設けたことである。
【００２４】
ここでは、例えば、パッケージ５０のリード５５と、チップ３０の各パッド１，２，３，４に電源を供給する各ワイヤー４０とを、整流作用を有するダイオード素子２１，２２，２３，２４を介して接続することで上記構成とすることができる。なお、前記ダイオード素子としては、パッケージ５０内に収容できる大きさの整流作用を有する素子であればどのようなものを用いてもよい。例えば、チップ部品として供給されるＰＮ接合ダイオード部品を用いることが好ましい。
【００２５】
なお、本実施形態２においては、ダイオードを配置する位置が異なるだけで、その作用、効果は上記実施形態１の場合と同様であるので、その説明は省略する。
【００２６】
また、ダイオードの配置においても、上記実施形態１の場合と同様に、図３において、パッド１から内部回路１１を経由してパッド３に流れる電源配線の１つの連続する系統においては、ダイオード２１とダイオード２３の両方を配置してもよく、また、そのいずれか一方のみを配置する場合においても本発明の目的を達成することができる。同様に、パッド２から内部回路１２を経由してパッド４に流れる電源配線の他の連続する系統においても、ダイオード２２とダイオード２４の両方を配置してもよく、また、そのいずれか一方のみを配置する場合においても本発明の目的を達成することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体装置の第１の実施形態における回路構成の一例を示す模式図である。
【図２】図１に示す場合におけるパッド１での電流の変動をシミュレーションした結果を示す図である。
【図３】本発明に係る半導体装置の第２の実施形態における回路構成の一例を示す図である。
【図４】従来技術における半導体装置に流れる電流の変動状況のシミュレーションに用いた半導体装置の回路構成の模式図である。
【図５】図４におけるパッド１及びパッド２での電流波形のシミュレーション結果を示す図である。
【図６】図４に示す内部回路における、ある位置におけるＶＤＤ及びＶＳＳの電圧をシミュレーションした結果を示す図である。
【符号の説明】
【００２８】
１，２，３，４  パッド
１１，１２  内部回路
２１，２２，２３，２４  ダイオード
３０  チップ
４０  ワイヤー
５０  パッケージ
５５  リード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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