(57)【要約】【課題】メモリ容量を低減しつつ、簡単な構成で、混在画像の出力を回避する。【解決手段】連続して入力される入力画像データを上位ビットデータと下位ビットデータとに分離するデータ分離部１１１と、分離された上位ビットデータを、第１上位ビット用フレームメモリ１２１および第２上位ビット用フレームメモリ１２２に交互に書き込み、かつ、分離された下位ビットデータを下位ビット用フレームメモリ１２３に書き込むデータ書き込み部１１２と、上記２つの上位ビット用メモリ領域１２１・１２２のうち、書き込み動作中ではない方の上位ビット用メモリ領域に書き込まれた上位ビットデータと、下位ビット用フレームメモリ１２３に書き込まれた下位ビットデータとを読み出すデータ読み出し部１１３と、読み出された上位ビットデータおよび下位ビットデータをつなげることにより、１つの出力画像データを作成して出力するデータ結合部１１４とを備える。【選択図】図１
2008203564.tif 000002
【特許請求の範囲】
【請求項１】
連続して入力される入力画像データを上位ビットデータと下位ビットデータとに分離するデータ分離手段と、
上記データ分離手段にて分離された上位ビットデータを、２つの上位ビット用メモリ領域に交互に書き込み、かつ、上記データ分離手段にて分離された下位ビットデータを、１つの下位ビット用メモリ領域に書き込むデータ書き込み手段と、
上記２つの上位ビット用メモリ領域のうち、書き込み動作中ではない方の上位ビット用メモリ領域に書き込まれた上位ビットデータと、上記下位ビット用メモリ領域に書き込まれた下位ビットデータとを読み出すデータ読み出し手段と、
上記データ読み出し手段にて読み出された上位ビットデータおよび下位ビットデータをつなげることにより、１つの出力画像データを作成して出力する出力データ作成手段とを備えることを特徴とするメモリ制御回路。
【請求項２】
上記データ読み出し手段は、
上記下位ビット用メモリ領域が書き込み動作中の場合、上記下位ビット用メモリ領域に書き込まれた下位ビットデータとして、所定の下位ビットデータを取得して読み出すことを特徴とする請求項１に記載のメモリ制御回路。
【請求項３】
上記所定の下位ビットデータは、上記上位ビットデータを総和算した結果に基づいて選択されたデータであることを特徴とする請求項２に記載のメモリ制御回路。
【請求項４】
上記データ読み出し手段は、表示装置における表示フレームの切り替えに同期して、上記上位ビットデータを読み出す上記上位ビット用メモリ領域を切り替えることを特徴とする請求項１に記載のメモリ制御回路。
【請求項５】
上記データ読み出し手段は、表示装置における、複数フレームの出力の組み合わせを１フレーム画像とした表示フレームの切り替えに同期して、上記上位ビットデータを読み出す上記上位ビット用メモリ領域を切り替えることを特徴とする請求項１に記載のメモリ制御回路。
【請求項６】
請求項１〜５の何れか１項に記載のメモリ制御回路と、
第１の上位ビット用メモリ領域、第２の上位ビット用メモリ領域、および下位ビット用メモリ領域とを有しており、上記メモリ制御回路により制御される記憶手段と、
表示装置における表示フレームの切り替えを示す切替タイミング信号を、上記メモリ制御回路に出力する表示開始信号出力手段とを備えることを特徴とする表示制御装置。
【請求項７】
請求項６に記載の表示制御装置と、
上記表示制御装置により表示駆動が制御され、表示素子が液晶である表示手段とを備えることを特徴とする表示装置。
【請求項８】
請求項６に記載の表示制御装置と、
上記表示制御装置により表示駆動が制御され、表示素子が有機ＥＬである表示手段とを備えることを特徴とする表示装置。
【請求項９】
請求項６に記載の表示制御装置と、
上記表示制御装置により表示駆動が制御され、ガス放電による発光を各素子に構成された電極により駆動する表示手段とを備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御回路、表示制御装置、および表示装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話や情報端末に搭載される画像表示装置では、中央演算装置の小型化および高速化、通信速度の向上、並びに表示パネルの高精細化や、ユーザ要求に伴い、表示内容が静止画から動画へと移行している。
【０００３】
また、携帯電話や情報端末では、より省電力にて駆動することにより、自機に搭載している電池による駆動時間が最大限に長くなるように設計することが必要である。このため、上記画像表示装置においても、より高画質な動画を、より小型および省電力な装置にて実現することが必要となっている。
【０００４】
目的とする画像を画像表示装置に表示するために必要な、静止画、または動画の画像データは、中央演算装置や画像処理装置から出力される。出力された画像データは、画像表示装置の前段に備えられた表示制御ＬＳＩに入力される。表示制御ＬＳＩは、入力した画像データを、画像表示装置に適した画像形式となるように処理し、画像表示装置を駆動するための表示駆動信号と同期して画像表示装置に出力する。これにより、画像表示装置に、目的とする画像が表示される。
【０００５】
動画表示を行う場合には、中央演算装置や画像処理装置から画像表示装置に入力される画像データの入力速度が１５〜３０フレーム／秒の、画像データが必要となる。また、動画表示をより高品位に表示するためには、上記入力速度は３０フレーム／秒以上となる。それゆえ、様々な種類の画像表示装置に合わせて、上記入力速度で入力された画像データの処理を行う表示制御ＬＳＩが必要である。なお、静止画や文字を表示する場合には、表示内容に変化が生じるまで、新たな画像データを必要としない場合もある。
【０００６】
また、液晶、有機ＥＬ、またはプラズマ発光の表示素子を有する画像表示装置には、安定した画像表示を行うために以下の点が必要である。つまりは、各表示素子の特性、または、表示素子を駆動するために必要な駆動電圧、駆動電流、および電極スイッチタイミングなどを発生している駆動ＬＳＩの特性、に適合した表示制御信号を、表示制御ＬＳＩから安定して入力する必要がある。
【０００７】
表示制御ＬＳＩには、中央演算装置や画像処理装置（これらを画像転送元とする）にて設定された最大階調数以下のデータビット長の画像データが入力される。表示制御ＬＳＩは、画像転送元から、画像表示装置に表示する内容により異なるフレーム／秒にて出力された画像データを、画像表示装置の表示可能なデータビット長に変換する。
【０００８】
そして、表示制御ＬＳＩは、各画素データの全てのビットデータを、入力された順にフレームメモリに書き込む。そして、表示制御ＬＳＩは、画像表示装置に出力する表示駆動信号に同期して、フレームメモリから画像データを読み出し、画像表示装置に出力する。
【０００９】
詳細には、表示制御ＬＳＩは、フレームメモリおよびメモリ制御回路を内蔵して構成している。メモリ制御回路は、画素データをフレームメモリに書き込むための書き込み用アドレスを生成し、フレームメモリに対する画素データの書き込みを制御する。
【００１０】
これにより、表示制御ＬＳＩでは、メモリ制御回路が、フレームメモリ内の個々の異なった書き込み用アドレスのメモリ素子に、順次書き込みを行う。また、次の画像データが入力された場合も同様に、メモリ制御回路が、書き込み用アドレスを生成し、入力した画像データから変換した画素データを、設定したフレームメモリの書き込み用アドレスに書き込む。
【００１１】
また、表示制御ＬＳＩでは、メモリ制御回路が、フレームメモリ書き込まれた画像データの読み出しを制御する。画像転送元から画像表示装置への出力開始を示す画像データおよび表示駆動信号が画像表示ＬＳＩに入力されると、メモリ制御回路は、フレームメモリの読み出し用アドレスを生成する。
【００１２】
以上により、画像転送元から入力された画像データが、表示制御ＬＳＩに入力され、表示制御ＬＳＩから画像表示装置に出力されることによって、画像が表示される。
【００１３】
ここで、画像表示装置がアクティブマトリックス型の液晶である場合、表示制御ＬＳＩから出力された複数ビット長の画像データは、画像表示装置に内蔵された駆動ＬＳＩに入力され、デジタルデータからアナログデータに変換される。
【００１４】
駆動ＬＳＩにてアナログデータに変換された画像データはアナログ電圧であり、各液晶画素の駆動電圧として印加される。液晶画素は、印加された駆動電圧により光透過率を可変することによって画像を表示する。
【００１５】
また、アクティブマトリックス型の液晶、有機ＥＬ、または、プラズマ発光を画素とする画像表示装置のうち、多階調表示駆動方式と呼ばれる駆動方式を採用している画像表示装置では、表示制御ＬＳＩから出力される画像データは、複数のフレームに分割され出力が行われる。
【００１６】
多階調表示駆動方式は、１つの画素を表現するために、画素のＯＮ／ＯＦＦを画素の特性に合わせて設定された組み合わせにて行うことで表示を行う方式である。分割される数は、表現したい階調数や画素特性にて適切な設定が行われる。
【００１７】
表示制御ＬＳＩのフレームメモリから読み出された画像データは、表示制御ＬＳＩに格納されたテーブルデータに入力される。そして、各画素データは、各階調別に設定されたＯＮ／ＯＦＦの組み合わせ順に、画像表示装置に出力される。
【００１８】
ところで、画像表示装置では、駆動用ＬＳＩの設定に応じて、表示される画像の先頭画素のデータから最終画素のデータまでの画素データが順次出力される。駆動用ＬＳＩから画像表示装置への出力転送速度は、画像表示装置にとって最適な表示が可能なフレーム周波数に合わせて、常に一定の出力転送速度となっている。
【００１９】
しかし、画像表示装置への出力転送速度は、常に一定であるが、画像転送元から表示制御ＬＳＩに入力される画像データの入力周波数とは異なる。このため、表示制御ＬＳＩでは、メモリ制御回路は、フレームメモリに対して書き込みと読み出しとを異なる周波数で行う必要がある。
【００２０】
また、画像転送元から表示制御ＬＳＩに入力される画像データの転送開始のタイミングは、画像表示装置への画像データの出力動作とは非同期に行われる。これにより、表示制御ＬＳＩが画像表示装置に画像データを出力している動作状態においても、画像転送元から表示制御ＬＳＩに画像データが入力された場合には、フレームメモリの書き込み用アドレスのメモリ素子に対して、画像データの入力に同期して書き込みが順次行われることになる。
【００２１】
ここで、フレームメモリが１フレーム画素分の容量を有する場合、メモリ制御回路は、１フレーム画素分の容量を有するフレームメモリに対して、画像データおよび表示駆動信号を画像表示装置に出力するための読み出し動作と、画像転送元から入力された画像データの書き込み動作との制御を行うことになる。
【００２２】
ところが、画像データの入力と画像表示装置への出力とは非同期で行われるため、表示制御ＬＳＩにて生成する同一のフレームメモリに対する、読み出し用アドレスの周波数と書き込み用アドレスの周波数とは異なっている。
【００２３】
それゆえ、メモリ制御回路が、フレームメモリの先頭アドレスから順次生成する、書き込み用アドレスの速度と読み出し用アドレスの速度とが異なる。これにより、書き込み用アドレス、または、読み出し用アドレスのいずれかが、他方のアドレスを追い越してしまう現象が発生する。
【００２４】
書き込み用アドレスと読み出し用アドレスとの追い越し現象が発生すると、画像表示装置にて表示される１つのフレーム画像は、画像の途中に画像の切り替えがある２画像が混在した画像となってしまう。
【００２５】
よって、画像転送元からの画像データが表示制御ＬＳＩに入力されている期間、画像データの読み出しと画像データの書き込みとのタイミングが一致した場合を除き、画像表示装置には、２画像データの混在画像が出力されることとなる。
【００２６】
これに対し、例えば、特許文献１では、複数のフレーム画素分の容量を有するフレームメモリを備えて、書き込み対象となるフレームメモリと、読み出し対象となるフレームメモリとを別のメモリとして、書き込みおよび読み出しが制御されている。
【００２７】
図４は、複数のフレーム画素分の容量を有するフレームメモリ１００１を制御する、従来のメモリ制御回路の構成を示すブロック図である。
【００２８】
複数のフレーム画素分の容量を有するフレームメモリ１００１を備えることにより、同一のフレームメモリにおいて、アクセスするアドレスが追い越してしまう現象を回避している。すなわち、混在画像の表示を防止している。
【００２９】
また、上記特許文献１に開示されたメモリ制御回路は、図４に示すように、書き込みアドレスと読み出しアドレスとの差分を検出するタイミング差分検出手段１００２と、タイミング差分検出手段１００２の結果に基づいて書き込みアドレスと読み出しアドレスとの追い越しが発生していないかを判定するメモリ追越判定手段１００３とを備えている。
【００３０】
これにより、次の書き込みフレームでメモリの追越現象が発生すると判定した場合には、次の書き込みフレームにおいて、１フレーム分のデータのフレームメモリへの書き込みを中止することによって、追い越し現象を回避している。
【特許文献１】特開２００１−８３９２８号公報（平成１３年３月３０日公開）
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、上記特許文献１では、フレームメモリ容量の増加、並びに、追い越しが発生していないかを判定するための構成追加、それに伴う消費電力の増加および表示制御ＬＳＩのサイズの増大という問題点を有している。このため、小型で、できる限り省電力によって長時間の使用を目的とする機器、例えば、携帯機器などには適さない構成となる。
【００３２】
また、アドレスの追い越し現象による２画像が混在した出力を回避するために、例えば、画像転送元であるＣＰＵに対し画像転送周波数を制限したり、表示制御ＬＳＩから画像表示装置へのフレーム同期信号を画像転送元であるＣＰＵへ出力したりする方法もある。これにより、アドレスの追い越し現象が発生しないようなタイミングおよび周波数にて、画像データを表示制御ＬＳＩに入力するシステムも存在する。
【００３３】
しかし、ＣＰＵの制御機能の増加による装置全体の負荷および消費電力の増加、接続する画像表示装置に最適なフレーム周波数に対応するための設定の複雑化、並びに、対応できる画像表示装置の制約発生などの問題点がある。
【００３４】
また、ＣＰＵからの画像転送フレーム周波数が速くなると、混在画像が表示される画像フレーム数が増加する。このため、フレームメモリの容量を増量して対応することが必要になってしまうという問題点を有している。
【００３５】
また、多階調表示駆動方式と呼ばれる駆動方式を採用している、例えば、有機ＥＬやプラズマ発光を画素とする画像表示装置の場合、１つのフレーム映像が、画素のＯＮ／ＯＦＦの組み合わせによって構成される複数のフレームに分割され、分割されたフレームデータが順次画像表示装置に出力される。
【００３６】
このため、画像表示装置へのフレーム周波数は、目的とする画像のフレーム周波数と分割数との積となる。それゆえ、フレームメモリへの書き込み速度よりも読み出し速度の方が大幅に速くなり、複数のフレームにわたり混在画像が表示されることになるという問題点を有している。
【００３７】
また、複数のフレームのＯＮ／ＯＦＦの組み合わせにて画素を表現する表示方法の特性を考慮すると、複数のフレームの組み合わせの途中に、他のフレームの組み合わせに切り替わる画素の表現となるため、単純に２つの画像が混在した画像よりも画質が低下することになる。
【００３８】
よって、画像データの書き込みと読み出しが非同期な画像表示装置において、複数フレーム分の容量を有するメモリを内蔵したり、画像転送元における画像データ出力のタイミングの調整、および転送周波数を画像表示装置に適合させるために周辺回路との制御を増やすことなく、低容量のフレームメモリで、混在画像の出力を回避し、各画像表示装置に適合したフレームレートの画像を出力する表示制御ＬＳＩが要望されている。
【００３９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、メモリ容量を低減しつつ、簡単な構成で、混在画像の出力を回避することができるメモリ制御回路、および画面表示装置を提供することにある。
【課題を解決するための手段】
【００４０】
本発明のメモリ制御装置は、上記課題を解決するために、連続して入力される入力画像データを上位ビットデータと下位ビットデータとに分離するデータ分離手段と、上記データ分離手段にて分離された上位ビットデータを、２つの上位ビット用メモリ領域に交互に書き込み、かつ、上記データ分離手段にて分離された下位ビットデータを、１つの下位ビット用メモリ領域に書き込むデータ書き込み手段と、上記２つの上位ビット用メモリ領域のうち、書き込み動作中ではない方の上位ビット用メモリ領域に書き込まれた上位ビットデータと、上記下位ビット用メモリ領域に書き込まれた下位ビットデータとを読み出すデータ読み出し手段と、上記データ読み出し手段にて読み出された上位ビットデータおよび下位ビットデータをつなげることにより、１つの出力画像データを作成して出力する出力データ作成手段とを備えることを特徴としている。
【００４１】
上記の構成によれば、データ分離手段にて分離された上位ビットデータは、データ書き込み手段により、２つの上位ビット用メモリ領域に交互に書き込まれる。また、データ分離手段にて分離された下位ビットデータは、データ書き込み手段により、常に１つの下位ビット用メモリ領域に書き込まれる。
【００４２】
これにより、下位ビットデータは、１つの下位ビット用メモリ領域を共用する。よって、共用した分の下位ビットデータを別に格納する場合のメモリ領域を削減することになるので、メモリ容量を低減することが可能となる。
【００４３】
また、上記の構成によれば、データ読み出し手段により、書き込み動作中ではない方の上位ビット用メモリ領域に書き込まれた上位ビットデータと、下位ビット用メモリ領域に書き込まれた下位ビットデータとが読み出される。そして、出力データ作成手段により、読み出された上位ビットデータおよび下位ビットデータがつなげられ、１つの出力画像データとなって出力される。
【００４４】
これにより、上位ビットデータを読み出す際、同じ上位ビット用メモリ領域にて書き込み動作と読み出し動作との追い越し現象が発生することによって、書き込んでいる画像データと、読み出している画像データとが混在した画像の読み出しを防止することが可能となる。それゆえ、混在画像を含む出力画像データを、例えば、表示装置に出力することを回避することが可能となる。
【００４５】
しかも、混在画像の読み出しを防止するために、例えば、混在画像を検出する構成の追加や、書き込み動作と読み出し動作との周波数の制御などを備えることなく、簡単な構成で、混在画像の出力を回避している。
【００４６】
したがって、本発明のメモリ制御回路は、メモリ容量を低減しつつ、簡単な構成で、混在画像の出力を回避することが可能となる。
【００４７】
また、本発明のメモリ制御装置は、上記データ読み出し手段は、上記下位ビット用メモリ領域が書き込み動作中の場合、上記下位ビット用メモリ領域に書き込まれた下位ビットデータとして、所定の下位ビットデータを取得して読み出すことが好ましい。
【００４８】
下位ビットデータは、出力画像データにおける重要度および影響度が少ない。このため、表示不良および表示画面のちらつきに与える影響度は低い。
【００４９】
よって、上記の構成によれば、下位ビット用メモリ領域が書き込み動作中の場合には、動作中の下位ビット用メモリ領域から下位ビットデータを読み出さずに、上位ビットデータに適応するような所定の下位ビットデータを取得して読み出す。これにより、下位ビット用メモリ領域の書き込み動作を妨げずに、下位ビットデータを読み出すことが可能となる。
【００５０】
また、本発明のメモリ制御装置は、上記所定の下位ビットデータは、上記上位ビットデータを総和算した結果に基づいて選択されたデータであることが好ましい。
【００５１】
上記の構成によれば、所定の下位ビットデータが、上位ビットデータを総和算した結果に基づいて選択されることにより、表示する各出力画像データの輝度に応じた設定値が選択されることになる。
【００５２】
これにより、上位ビット用メモリ領域から読み出した上位ビットデータのみが、入力画像データをそのまま再現した出力画像データを構成する場合であっても、全ビットデータを読み出した場合に比べ、画像の劣化を減少することが可能となる。
【００５３】
また、本発明のメモリ制御装置は、上記データ読み出し手段は、表示装置における表示フレームの切り替えに同期して、上記上位ビットデータを読み出す上記上位ビット用メモリ領域を切り替えることが好ましい。
【００５４】
上記の構成によれば、データ読み出し手段が、表示装置における表示フレームの切り替えに同期して、上位ビットデータを読み出す上位ビット用メモリ領域を切り替えることにより、データ書き込み手段による書き込み動作と非同期であっても、表示装置にてスムーズな画像フレーム切り替えが可能となる出力画像データを出力することが可能となる。
【００５５】
また、本発明のメモリ制御装置は、上記データ読み出し手段は、表示装置における、複数フレームの出力の組み合わせを１フレーム画像とした表示フレームの切り替えに同期して、上記上位ビットデータを読み出す上記上位ビット用メモリ領域を切り替えることが好ましい。
【００５６】
上記の構成によれば、データ読み出し手段が、表示装置における、複数フレームの出力の組み合わせを１フレーム画像とした表示フレームの切り替えに同期して、上位ビットデータを読み出す上位ビット用メモリ領域を切り替えることにより、データ書き込み手段による書き込み動作と非同期であっても、表示装置にてスムーズな画像フレーム切り替えが可能となる出力画像データを出力することが可能となる。
【００５７】
また、本発明の表示制御装置は、上記メモリ制御回路と、第１の上位ビット用メモリ領域、第２の上位ビット用メモリ領域、および下位ビット用メモリ領域とを有しており、上記メモリ制御回路により制御される記憶手段と、表示装置における表示フレームの切り替えを示す切替タイミング信号を、上記メモリ制御回路に出力する表示開始信号出力手段とを備えることを特徴としている。
【００５８】
上記の構成によれば、メモリ制御回路により制御される記憶手段は、第１の上位ビット用メモリ領域、第２の上位ビット用メモリ領域、および下位ビット用メモリ領域を備えることにより、記憶手段の容量は低減されている。
【００５９】
また、表示開始信号出力手段により、各種の表示装置における表示フレームの切り替えに対応するように設定した切替タイミング信号が、上記メモリ制御回路に出力される。これにより、メモリ制御回路では、各種の表示装置における表示フレームの切り替えに対応するように、出力画像データを出力することが可能となり、高速な動画表示時にも混在画像が出力されることを防止することが可能となる。
【００６０】
また、本発明の表示装置は、上記表示制御装置と、上記表示制御装置により表示駆動が制御され、表示素子が液晶である表示手段とを備えることを特徴としている。
【００６１】
また、本発明の表示装置は、上記表示制御装置と、上記表示制御装置により表示駆動が制御され、表示素子が有機ＥＬである表示手段とを備えることを特徴としている。
【００６２】
また、本発明の表示装置は、上記表示制御装置と、上記表示制御装置により表示駆動が制御され、ガス放電による発光を各素子に構成された電極により駆動する表示手段とを備えることを特徴としている。
【発明の効果】
【００６３】
以上のように、本発明のメモリ制御回路は、連続して入力される入力画像データを上位ビットデータと下位ビットデータとに分離するデータ分離手段と、上記データ分離手段にて分離された上位ビットデータを、２つの上位ビット用メモリ領域に交互に書き込み、かつ、上記データ分離手段にて分離された下位ビットデータを、１つの下位ビット用メモリ領域に書き込むデータ書き込み手段と、上記２つの上位ビット用メモリ領域のうち、書き込み動作中ではない方の上位ビット用メモリ領域に書き込まれた上位ビットデータと、上記下位ビット用メモリ領域に書き込まれた下位ビットデータとを読み出すデータ読み出し手段と、上記データ読み出し手段にて読み出された上位ビットデータおよび下位ビットデータをつなげることにより、１つの出力画像データを作成して出力する出力データ作成手段とを備える構成である。
【００６４】
これにより、下位ビットデータは、１つの下位ビット用メモリ領域を共用する。よって、共用した分の下位ビットデータを別に格納する場合のメモリ領域を削減することになるので、メモリ容量を低減することが可能となる。
【００６５】
また、上位ビットデータを読み出す際、同じ上位ビット用メモリ領域にて書き込み動作と読み出し動作との追い越し現象が発生することによって、書き込んでいる画像データと、読み出している画像データとが混在した画像の読み出しを防止することが可能となる。それゆえ、混在画像を含む出力画像データを、例えば、表示装置に出力することを回避することが可能となる。
【００６６】
しかも、混在画像の読み出しを防止するために、例えば、混在画像を検出する構成の追加や、書き込み動作と読み出し動作との周波数の制御などを備えることなく、簡単な構成で、混在画像の出力を回避している。
【００６７】
したがって、本発明のメモリ制御回路は、メモリ容量を低減しつつ、簡単な構成で、混在画像の出力を回避することができるという効果を奏する。
【００６８】
また、本発明の表示制御装置は、上記メモリ制御回路と、第１の上位ビット用メモリ領域、第２の上位ビット用メモリ領域、および下位ビット用メモリ領域とを有しており、上記メモリ制御回路により制御される記憶手段と、表示装置における表示フレームの切り替えを示すタイミング信号を、上記メモリ制御回路に出力する表示開始信号出力手段とを備える構成である。
【００６９】
それゆえ、メモリ制御回路により制御される記憶手段は、第１の上位ビット用メモリ領域、第２の上位ビット用メモリ領域、および下位ビット用メモリ領域を備えることにより、記憶手段の容量は低減されている。
【００７０】
また、表示開始信号出力手段により、各種の表示装置における表示フレームの切り替えに対応するように設定したタイミング信号が、上記メモリ制御回路に出力される。これにより、メモリ制御回路では、各種の表示装置における表示フレームの切り替えに対応するように、出力画像データを出力することが可能となり、高速な動画表示時にも混在画像が出力されることを防止することができるという効果を奏する。
【００７１】
また、本発明の表示装置は、上記表示制御装置と、上記表示制御装置により表示駆動が制御され、表示素子が液晶である表示手段とを備える構成である。
【００７２】
また、本発明の表示装置は、上記表示制御装置と、上記表示制御装置により表示駆動が制御され、表示素子が有機ＥＬである表示手段とを備える構成である。
【００７３】
また、本発明の表示装置は、上記表示制御装置と、上記表示制御装置により表示駆動が制御され、ガス放電による発光を各素子に構成された電極により駆動する表示手段とを備える構成である。
【発明を実施するための最良の形態】
【００７４】
本発明の一実施形態について図１〜図３に基づいて説明すれば、以下の通りである。
【００７５】
図２は、画像表示システムの一構成例を示すブロック図である。なお、本発明に特に関係のある構成のみを挙げており、画像表示システムにおける図示しない残りの部分は、従来の一般的な構成で実現可能である。
【００７６】
画像表示システムは、図１に示すように、ＣＰＵ５０、表示制御ＬＳＩ１００（表示制御装置）、および画像表示装置２００（表示装置）を備え構成している。画像表示システムは、液晶表示パネルなどの画像表示装置を有する電子機器、例えば、携帯電話や情報端末に搭載されている。
【００７７】
ＣＰＵ５０は、例えば、ユーザの操作・指示などにより、画像データを作成したり、画像データを通信を介して取得したり、メモリに格納されていた画像データを呼び出したりなどをすると共に、画像表示装置２００の表示開始を指示する駆動信号を出力することによって画像表示装置２００の表示・非表示を実行する制御部である。ＣＰＵ５０は、画像データおよび駆動信号を含む画像入力信号ｓ１を、表示制御ＬＳＩ１００に出力する。
【００７８】
表示制御ＬＳＩ１００は、接続された画像表示装置２００に適した表示が行われるように、ＣＰＵ５０から出力された画像入力信号ｓ１に適切な処理を行い、画像表示装置２００への画像データの送出動作を制御する。表示制御ＬＳＩ１００は、処理した画像データ信号および画像表示装置の表示を駆動する駆動信号を含む表示駆動信号ｓ８およびｓ９を、画像表示装置２００に出力する。なお、表示制御ＬＳＩ１００の詳細な構成については、後述する。
【００７９】
画像表示装置２００は、実際の画像を表示する表示装置であり、アクティブマトリックス型の液晶表示装置である。画像表示装置２００は、液晶の表示素子により構成される表示パネル２０１（表示手段）、表示制御ＬＳＩ１００から出力された画像データ信号および画像表示装置制御信号に基づいて表示パネル２０１の表示を駆動する駆動回路２０２、および画像表示装置制御信号に基づいて表示パネル２０１の表示を駆動する駆動回路２０３を備えている。
【００８０】
また、表示制御ＬＳＩ１００は、画像表示装置２００と別体であって各種の画像表示装置に接続可能であるようにしてもよいし、画像表示装置専用として、当該画像表示装置２００内に備え付けられていてもよい。
【００８１】
表示制御ＬＳＩ１００は、図２に示すように、入力制御回路１０１、レジスタ１０２、画像変換回路１０３、メモリ制御回路１０４、フレームメモリ１０５（記憶手段）、ＴＧ（タイミングジェネレータ）１０６（表示開始信号出力手段）、および表示制御回路１０７を備えている。
【００８２】
入力制御回路１０１は、ＣＰＵ５０から出力された画像入力信号ｓ１を、表示制御回路１０７にて処理するデータ信号となるようにフォーマット変換する回路部である。これにより、ＣＰＵ５０から入力された画像入力信号ｓ１は、表示制御ＬＳＩ１００にて処理可能なデータ形式へと変換される。入力制御回路１０１は、変換したデータ信号を、レジスタ１０２および画像変換回路１０３に出力する。
【００８３】
レジスタ１０２は、入力制御回路１０１から出力されたデータ信号を保持する記憶素子である。すなわち、入力制御回路１０１出力されたデータ信号は、レジスタ１０２にて一旦保持されることになる。レジスタ１０２は、データ信号を、画像変換回路１０３、メモリ制御回路１０４、およびＴＧ１０６に出力する。
【００８４】
画像変換回路１０３は、入力制御回路１０１から出力されたデータ信号を、画像変換回路１０３が内蔵する画像処理変換式にしたがって変換する回路部である。画像変換回路１０３は、変換した画像データ信号ｓ２をメモリ制御回路１０４に出力する。
【００８５】
メモリ制御回路１０４は、フレームメモリ１０５への書き込み、および、フレームメモリ１０５からの読み出しを制御する回路部である。メモリ制御回路１０４は、画像変換回路１０３から出力された画像データ信号ｓ２をフレームメモリ１０５に格納する。詳細には、メモリ制御回路１０４は、フレームメモリ１０５の書き込み用のアドレスを示すWriteアドレスを作成し、画像データ信号ｓ３ａ〜ｓ３ｃをフレームメモリ１０５の上記Writeアドレスに書き込む。
【００８６】
また、メモリ制御回路１０４は、フレームメモリ１０５に格納された画像データ信号を呼び出す。詳細には、メモリ制御回路１０４は、ＴＧ１０６から出力される駆動信号出力タイミング信号ｓ５（切替タイミング信号）に基づいて、フレームメモリ１０５の読み出し用のアドレスを示すReadアドレスを作成し、フレームメモリ１０５の上記Readアドレスから画像データ信号ｓ４ａ〜ｓ４ｃを読み出す。
【００８７】
また、メモリ制御回路１０４は、フレームメモリ１０５から画像データ信号ｓ４ａ〜ｓ４ｃを読み出したタイミングを教えるメモリ読み出しタイミング信号ｓ７をＴＧ１０６に出力し、画像表示装置２００へ送出する画像データ信号ｓ６を表示制御回路１０７に出力する。なお、メモリ制御回路１０４の詳細な構成については、後述する。
【００８８】
フレームメモリ１０５は、メモリ制御回路１０４から出力されたWriteアドレスに基づいて、画像データ信号ｓ３ａ〜ｓ３ｃが格納されるメモリである。フレームメモリ１０５は、第１上位ビット用フレームメモリ１２１（第１の上位ビット用メモリ領域）、第２上位ビット用フレームメモリ１２２（第２の上位ビット用メモリ領域）、および下位ビット用フレームメモリ１２３（下位ビット用メモリ領域）の、３つのメモリ領域により構成されている。
【００８９】
第１上位ビット用フレームメモリ１２１および第２上位ビット用フレームメモリ１２２は、格納する画像データ信号ｓ２の総ビット長から、下位ビット用フレームメモリ１２３の領域に格納する画像データ信号ｓ３ｃのビット長を引いた上位ビットデータにて構成される。
【００９０】
第１上位ビット用フレームメモリ１２１および第２上位ビット用フレームメモリ１２２は、それぞれが１フレーム画像分の上位桁ビットデータを格納する領域を有している。つまりは、フレームメモリ１０５は、２フレーム画像分の上位桁ビット用領域を有している。
【００９１】
下位ビット用フレームメモリ１２３は、前フレームの画像データと後フレームの画像データの共用となる複数ビットにて構成され、１フレーム画像分の下位桁ビットデータを格納する領域を有している。つまりは、フレームメモリ１０５は、１フレーム画像分の下位桁ビット用領域を有している。
【００９２】
また、各３つのメモリ領域では、それぞれが、メモリ制御回路１０４により書き込み／読み出しの制御が行われ、メモリ制御回路１０４から、書き込み／読み出し用のアドレス信号および制御信号が接続されている。
【００９３】
ＴＧ１０６は、表示制御ＬＳＩ１００内における信号出力タイミングの調整を行う部分である。すなわち、表示制御ＬＳＩ１００から出力される表示駆動信号ｓ８およびｓ９により、画像表示装置２００の表示フレームが切り替わるので、ＴＧ１０６は、動画表示用の画像データを出力するタイミングを発生していることになる。
【００９４】
詳細には、ＴＧ１０６は、レジスタ１０２からデータ信号が出力されると、設定された時間後、画像表示装置２００への駆動信号出力タイミング信号ｓ５をメモリ制御回路１０４に出力する。設定する時間は、ＣＰＵ５０から出力された画像入力信号ｓ１による１フレーム画像が、フレームメモリ１０５に全て書き込みが完了するまでの時間が満たされていればよい。
【００９５】
また、ＴＧ１０６は、メモリ制御回路１０４からメモリ読み出しタイミング信号ｓ７が出力されると、画像表示装置２００を駆動するタイミングであることを示す表示タイミング信号を表示制御回路１０７に出力する。
【００９６】
表示制御回路１０７は、画像表示装置２００の表示を駆動させるための表示駆動信号ｓ８およびｓ９の出力を制御する。詳細には、表示制御回路１０７は、ＴＧ１０６から出力された表示タイミング信号と同期するように、メモリ制御回路１０４から出力された画像データ信号ｓ６と画像表示装置２００の表示を駆動する駆動信号とを含む表示駆動信号ｓ８およびｓ９を、画像表示装置２００に出力する。
【００９７】
次いで、本実施の形態のメモリ制御回路１０４の詳細な構成について説明する。
【００９８】
図１は、本実施の形態のメモリ制御回路１０４の一構成例を示すブロック図である。
【００９９】
本実施の形態のメモリ制御回路１０４は、図１に示すように、データ分離部１１１（データ分離手段）、データ書き込み部１１２（データ書き込み手段）、データ読み出し部１１３（データ読み出し手段）、およびデータ結合部１１４（出力データ作成手段）により構成されている。
【０１００】
データ分離部１１１は、画像変換回路１０３から出力された画像データ信号ｓ２を、上位桁ビットデータと下位桁ビットデータとに分離する部分である。下位桁ビットデータのビット長については、２〜３ビットまでの設定とすることが好ましい。データ分離部１１１は、分離した上位桁ビットデータおよび下位桁ビットデータを、データ書き込み部１１２に出力する。
【０１０１】
データ書き込み部１１２は、データ分離部１１１から出力された上位桁ビットデータを、第１上位ビット用フレームメモリ１２１または第２上位ビット用フレームメモリ１２２に書き込む部分である。詳細には、データ書き込み部１１２は、上位桁ビットデータ用のWriteアドレスを作成し、データ読み出し部１１３による読み出し動作中ではない方のメモリに、入力した上位桁ビットデータを書き込む。
【０１０２】
また、データ書き込み部１１２は、データ分離部１１１から出力された下位桁ビットデータを、下位ビット用フレームメモリ１２３に書き込む部分である。詳細には、データ書き込み部１１２は、下位桁ビットデータ用のWriteアドレスを作成し、下位ビット用フレームメモリ１２３がデータ読み出し部１１３による読み出し動作で使用されていても、入力した下位桁ビットデータの書き込みを優先して行う。
【０１０３】
データ読み出し部１１３は、第１上位ビット用フレームメモリ１２１または第２上位ビット用フレームメモリ１２２に格納されている上位桁ビットデータと、下位ビット用フレームメモリ１２３に格納されている下位桁ビットデータとを読み出す部分である。
【０１０４】
詳細には、データ読み出し部１１３は、最初にＴＧ１０６から出力される駆動信号出力タイミング信号ｓ５に同期して、最初に格納された上位ビット用フレームメモリの上位桁ビットデータと、下位ビット用フレームメモリ１２３の下位桁ビットデータとを読み出す。つまりは、最初にＴＧ１０６から出力された駆動信号出力タイミング信号ｓ５は、画像表示開始の指示の信号となっている。
【０１０５】
また、続いてＴＧ１０６から出力される駆動信号出力タイミング信号ｓ５に同期して、上位桁ビットデータを読み出す上位ビット用フレームメモリを切り替える。つまりは、２回目以降に出力された駆動信号出力タイミング信号ｓ５は、画像表示装置２００の表示フレームの切り替えタイミングを示す信号となっている。
【０１０６】
データ読み出し部１１３は、読み出した上位桁ビットデータおよび下位桁ビットデータを、データ結合部１１４に出力する。なお、データ読み出し部１１３は、下位ビット用フレームメモリ１２３から下位桁ビットデータを読み出さない場合もある。これについては詳細に後述する。
【０１０７】
データ結合部１１４は、データ読み出し部１１３から出力された上位桁ビットデータおよび下位桁ビットデータを１つにつなげて、画像データ信号を作成する部分である。つまりは、上位桁ビットデータの後ろに、下位桁ビットデータを結合（接続）して画像データ信号を作成する。これにより、データ分離部１１１にて分離される前の画像変換回路１０３から出力された画像データ信号ｓ２が復元されることになる。
【０１０８】
データ結合部１１４は、作成した画像データ信号ｓ６を表示制御回路１０７に出力するとともに、フレームメモリ１０５から画像データを読み出して表示制御回路１０７に画像データ信号ｓ６を出力したタイミングを知らせるメモリ読み出しタイミング信号ｓ７をＴＧ１０６に出力する。
【０１０９】
次に、上記構成の画像表示システムにおける、ＣＰＵ５０から画像入力信号ｓ１が出力されてから、表示制御ＬＳＩ１００を経て、画像表示装置２００に画像が表示されるまでの動作について説明する。
【０１１０】
また、以下では、ＣＰＵ５０から、１フレーム画像分の画像入力信号ｓ１が連続して出力され、画像表示装置２００に動画が表示される場合を説明する。動画は、複数のフレーム画像が高速で切り替えられることにより表示される。ＣＰＵ５０から画像表示装置２００に入力される画像入力信号ｓ１の入力速度は、１５〜３０フレーム／秒とする。なお、入力速度が３０フレーム／秒以上の場合、より高品位に動画を表示することができる。
【０１１１】
図３は、表示動作が行われている時のフレームメモリ１０５の動作と、画像表示装置２００に表示されるフレーム画像とを時系列で示したタイミングチャートである。
【０１１２】
図３では、上から順番に、ＣＰＵ５０（画像転送元）からの入力データ、第１上位ビット用フレームメモリ１２１の書き込み（Write）または読み出し（Read）、第２上位ビット用フレームメモリ１２２の書き込みまたは読み出し、下位ビット用フレームメモリ１２３の書き込みまたは読み出し、画像表示装置２００での表示画像、および画像表示装置２００の表示タイミングを示す表示フレームカウントを示している。
【０１１３】
まず、ＣＰＵ５０から出力された画像データおよび駆動信号を含む１フレーム目の画像入力信号ｓ１が、表示制御ＬＳＩ１００の入力制御回路１０１に入力される（フレーム１画像５０１）。入力された画像入力信号ｓ１は、入力制御回路１０１にて、表示制御回路１０７にて処理する形式のデータ信号に変換される。変換されたデータ信号は、レジスタ１０２および画像変換回路１０３に出力される。
【０１１４】
続いて、画像変換回路１０３にて、上記変換されたデータ信号は画像処理変換式にしたがって変換される。変換された画像データ信号ｓ２は、メモリ制御回路１０４に出力される。
【０１１５】
メモリ制御回路１０４では、画像変換回路１０３から出力された画像データ信号ｓ２は、データ分離部１１１にて、上位桁ビットデータと下位桁ビットデータとに分離される。分離された上位桁ビットデータと下位桁ビットデータは、データ書き込み部１１２に出力される。
【０１１６】
続いて、データ書き込み部１１２では、上位桁ビットデータおよび下位桁ビットデータが入力されると、まず、当該上位桁ビットデータおよび下位桁ビットデータをフレームメモリ１０５に格納するために、フレームメモリ１０５のWriteアドレスが作成される。このWriteアドレスは、上位桁ビットデータと下位桁ビットデータとに対してそれぞれ作成される。
【０１１７】
ここでは、１フレーム目の画像データの上位桁ビットデータは、第１上位ビット用フレームメモリ１２１に書き込むとする。但し、これに限らず、第２上位ビット用フレームメモリ１２２に書き込むようにしてもよい。
【０１１８】
そして、上位桁ビットデータ用のWriteアドレスに基づいて、第１上位ビット用フレームメモリ１２１に上位桁ビットデータの画像データ信号ｓ３ａが出力され、上位桁ビットデータが第１上位ビット用フレームメモリ１２１に格納される（フレーム１画像Write５１１）。
【０１１９】
また、下位桁ビットデータ用のWriteアドレスに基づいて、下位ビット用フレームメモリ１２３に下位桁ビットデータの画像データ信号ｓ３ｃが出力され、下位桁ビットデータが下位ビット用フレームメモリ１２３に格納される（フレーム１画像Write５３１）。
【０１２０】
一方、入力制御回路１０１から出力されたデータ信号は、レジスタ１０２にて保持された後、メモリ制御回路１０４およびＴＧ１０６にも出力されている。
【０１２１】
ＴＧ１０６では、最初にレジスタ１０２からの出力信号が入力されると、設定された時間後、画像表示装置２００への駆動信号出力タイミング信号ｓ５が、メモリ制御回路１０４に出力される。つまりは、この駆動信号出力タイミング信号ｓ５が、画像表示装置２００の画像表示の開始を指示することになる。
【０１２２】
これにより、メモリ制御回路１０４では、画像表示装置２００に表示する最初の画像データの書き込み（フレーム１画像Write５１１）が完了した後、ＴＧ１０６から出力された画像表示開始の駆動信号出力タイミング信号ｓ５が、データ読み出し部１１３に入力される。
【０１２３】
データ読み出し部１１３では、駆動信号出力タイミング信号ｓ５が入力されると、同期して、フレームメモリ１０５のReadアドレスが、上位桁ビットデータと下位桁ビットデータとにそれぞれ作成される。
【０１２４】
そして、上位桁ビットデータ用のReadアドレスに基づいて、第１上位ビット用フレームメモリ１２１から上位桁ビットデータの画像データ信号ｓ４ａが読み出される（フレーム１画像Read５１２）。また、下位桁ビットデータ用のReadアドレスに基づいて、下位ビット用フレームメモリ１２３から下位桁ビットデータの画像データ信号ｓ４ｃが読み出される（フレーム１画像Read５３２）。
【０１２５】
続いて、読み出された上位桁ビットデータおよび下位桁ビットデータは、データ結合部１１４にて１つに接続され、１つの画素データとして作成される。そして、１つの画素データとなった画像データ信号ｓ６が、表示制御回路１０７に出力される。また同時に、表示制御回路１０７に画像データ信号ｓ６を出力したタイミングを知らせるメモリ読み出しタイミング信号ｓ７が、ＴＧ１０６に出力される。
【０１２６】
ＴＧ１０６では、メモリ制御回路１０４からのメモリ読み出しタイミング信号ｓ７が入力されると、画像表示装置２００の駆動のための表示タイミング信号が、表示制御回路１０７出力される。
【０１２７】
そして、表示制御回路１０７において、ＴＧ１０６から出力された表示タイミング信号と同期して、画像データ信号ｓ６および画像表示装置２００の表示を駆動する駆動信号を含む表示駆動信号ｓ８およびｓ９が、画像表示装置２００の駆動回路２０２および２０３にそれぞれ出力される。
【０１２８】
続いて、画像表示装置２００では、表示制御ＬＳＩ１００の表示制御回路１０７から出力された駆動制御信号ｓ８およびｓ９により、駆動回路２０２および２０３が表示パネル２０１を駆動させるための信号処理を行う。そして、処理された信号が表示パネル２０１に出力され、表示パネル２０１にフレーム１画像５４１の表示が開始される。フレーム１画像５４１は、フレーム１画像５０１が入力されたことにより表示された画像である。
【０１２９】
次に、フレーム１画像５４１の出力動作中に、ＣＰＵ５０から出力された２フレーム目の画像入力信号ｓ１が、表示制御ＬＳＩ１００の入力制御回路１０１に入力されるとする（フレーム２画像５０２）。
【０１３０】
メモリ制御回路１０４に入力された画像データ信号ｓ２は、データ分離部１１１にて、上位桁ビットデータと下位桁ビットデータとに分離される。続いて、データ書き込み部１１２では、上位桁ビットデータおよび下位桁ビットデータが入力されると、まず、フレームメモリ１０５のWriteアドレスが、上位桁ビットデータと下位桁ビットデータとにそれぞれ作成される。
【０１３１】
このとき、データ書き込み部１１２は、１フレーム目の上位桁ビットデータの書き込み動作を行った上位ビット用フレームメモリを記憶している。これにより、データ書き込み部１１２は、前のフレームの上位桁ビットデータの書き込み動作を行った上位ビット用フレームメモリではない方の上位ビット用フレームメモリに、上位桁ビットデータ用のWriteアドレスを作成する。
【０１３２】
この時点では、第１上位ビット用フレームメモリ１２１では、フレーム１画像の読み出し動作（フレーム１画像Read５１２）が行われている。しかし、上位桁ビットデータを、フレーム画像毎に交互に、第１上位ビット用フレームメモリ１２１および第２上位ビット用フレームメモリ１２２に書き込むことによって、同一メモリ領域で、読み出しと書き込みとが同時に行われることを回避している。
【０１３３】
また、下位ビット用フレームメモリ１２３においても、フレーム１画像の読み出し動作（フレーム１画像Read５３２）が行われている。しかし、フレーム２画像の書き込み開始信号に基づいて、フレーム１画像５４１の読み出し動作を停止する。そして、データ書き込み部１１２は、下位ビット用フレームメモリ１２３に対しては、読み出しよりも書き込みを優先し、下位桁ビットデータ用のWriteアドレスを作成する。
【０１３４】
これにより、上位桁ビットデータ用のWriteアドレスに基づいて、第２上位ビット用フレームメモリ１２２に上位桁ビットデータの画像データ信号ｓ３ｂが出力され、上位桁ビットデータが第２上位ビット用フレームメモリ１２２に格納される（フレーム２画像Write５２１）。
【０１３５】
また、下位桁ビットデータ用のWriteアドレスに基づいて、下位ビット用フレームメモリ１２３に下位桁ビットデータの画像データ信号ｓ３ｃが出力され、下位桁ビットデータが下位ビット用フレームメモリ１２３に格納される（フレーム２画像Write５３３）。
【０１３６】
一方、フレーム２画像の書き込み動作の間、第１上位ビット用フレームメモリ１２１からの読み出し動作は連続して行われている（フレーム１画像Read５１２）。
【０１３７】
このときの下位ビットデータは、メモリ制御回路１０４により、レジスタ１０２にて設定された下位ビットデータが代わりに用いられる。そして、レジスタ１０２にて設定された下位ビットデータが第１上位ビット用フレームメモリ１２１と結合され１つの画素データとなって、画像表示装置２００にフレーム１画像５４２が表示される。
【０１３８】
ここで、第１上位ビット用フレームメモリ１２１に接続される下位ビットデータは、固定データにするか、下位ビットデータ自動選択回路により選択された値を下位ビットデータに割り当てるかをレジスタ１０２にて選択することで、下位ビットデータを確定する。
【０１３９】
第１上位ビット用フレームメモリ１２１、または、第２上位ビット用フレームメモリ１２２は、メモリ制御回路１０４による読み出しが行われる際に、上位ビットデータについて１フレーム分の画像データ読み出し動作と同期して加算が行われる。
【０１４０】
下位ビットデータ自動選択回路は、全画像データが最大輝度データとして加算した結果を最大値として、これを下位ビットに割り当てられたビット数による階調数で分割し、分割された各データ領域に対応した予めレジスタ１０２にて設定された値を、下位ビットデータとして割り当てる。下位ビット割り当てレジスタ１０２に設定する値は、画像表示装置２００の輝度特性に合わせて任意の値を設定する。
【０１４１】
下位ビットデータ自動選択回路は、上位ビット用フレームメモリの加算結果により下位ビットを選択する。選択された下位ビットデータは、上位ビットデータと接続される。
【０１４２】
上述により選択されたデータは上位ビットデータの加算結果から選択するため、下位ビット割り当てレジスタ１０２に最大輝度から順に上位ビットデータを割り当てておくと、画像データが明るい場合では、下位ビットには明るいデータが選択され、画像データが暗い場合では、暗いデータが選択される。このため、下位ビットが固定データとなっても表示画像が大きく変化しないため、画像劣化を最小限に抑えることが可能となる。
【０１４３】
下位ビット割り当てレジスタ１０２は、ＲＧＢそれぞれに設定が可能であり、特に、有機ＥＬでは、それぞれの画素に使用される有機素材の輝度特性が大きく異なる。このために、ＲＧＢ別に設定することにより、固定データとした場合に比べ表示画像の変化が少なくなる。
【０１４４】
したがって、画像表示開始の駆動信号出力タイミング信号ｓ５が出力されてから、フレーム２画像の書き込み開始信号が出力されるまでの期間５５１では、メモリ制御回路１０４は、フレームメモリ１０５において、第１上位ビット用フレームメモリ１２１および下位ビット用フレームメモリ１２３のみを使用しており、第２上位ビット用フレームメモリ１２２は使用していない。
【０１４５】
また、フレーム２画像の書き込み開始信号が出力されてから、フレーム２の画像の書き込みが完了後、第１上位ビット用フレームメモリ１２１のデータ信号の読み出しが完了し、フレーム２画像の読み出しに切り替わるまでの期間５５２では、メモリ制御回路１０４は、フレームメモリ１０５において、第１上位ビット用フレームメモリ１２１を読み出し用に使用し、第２上位ビット用フレームメモリ１２２および下位ビット用フレームメモリ１２３を書き込み用に使用している。
【０１４６】
フレーム２画像の読み出しの切り替わりは、画像表示装置２００の表示タイミングを示す表示フレームカウントと同期して行われる。
【０１４７】
表示フレームカウントは、ＴＧ１０６が、最初に、画像表示装置２００の画像表示の開始を指示する駆動信号出力タイミング信号ｓ５を出力した時点からカウントが開始される。ゆえに、ＴＧ１０６が表示フレームカウントを管理しており、この表示フレームカウントと同期して、フレームメモリの読み出しの切り替わりを指示する駆動信号出力タイミング信号ｓ５がメモリ制御回路１０４に出力される。
【０１４８】
これにより、メモリ制御回路１０４のデータ読み出し部１１３は、入力した駆動信号出力タイミング信号ｓ５と同期して、フレーム２画像の読み出しに切り替わる。つまりは、画像表示装置２００に出力する画像データ信号の、フレーム先頭のデータ出力に同期して、第２上位ビット用フレームメモリ１２２および下位ビット用フレームメモリ１２３から、上位桁ビットデータおよび下位桁ビットデータの読み出しが行われる（フレーム２画像Read５２２およびフレーム２画像Read５３４）。なお、図３に示すように、表示フレームカウントの４カウント目と同期して、上記駆動信号出力タイミング信号ｓ５が出力されている。
【０１４９】
よって、画像表示装置２００への出力画像の切り替えを、フレーム先頭のデータ出力に同期して行うことによって、画像表示装置２００の表示動作と非同期の画像入力に対してもスムーズな画像切り替えを図ることが可能となる。
【０１５０】
続いて、読み出された上位桁ビットデータおよび下位桁ビットデータは、データ結合部１１４にて１つに接続され、１つの画素データとして作成される。そして、１つの画素データとなった画像データ信号ｓ６が、表示制御回路１０７に出力される。そして、同様に処理されて、画像表示装置２００にフレーム２画像５４３が表示される。
【０１５１】
次に、フレーム２画像５４３の出力動作中に、ＣＰＵ５０から出力された３フレーム目の画像入力信号ｓ１が、表示制御ＬＳＩ１００の入力制御回路１０１に入力されるとする（フレーム３画像５０３）。
【０１５２】
この場合も同様に、メモリ制御回路１０４に入力された画像データ信号ｓ２は、データ分離部１１１にて、上位桁ビットデータと下位桁ビットデータとに分離される。
【０１５３】
そして、上位桁ビットデータ用のWriteアドレスに基づいて、第１上位ビット用フレームメモリ１２１に上位桁ビットデータの画像データ信号ｓ３ａが出力され、上位桁ビットデータが第１上位ビット用フレームメモリ１２１に格納される（フレーム３画像Write５１３）。
【０１５４】
また、下位桁ビットデータ用のWriteアドレスに基づいて、下位ビット用フレームメモリ１２３に下位桁ビットデータの画像データ信号ｓ３ｃが出力され、下位桁ビットデータが下位ビット用フレームメモリ１２３に格納される（フレーム３画像Write５３５）。
【０１５５】
一方、フレーム３画像の書き込み動作の間、第２上位ビット用フレームメモリ１２２からの読み出し動作は連続して行われる（フレーム２画像Read５２２）。このときの下位ビットデータは、メモリ制御回路１０４により、レジスタ１０２にて設定された下位ビットデータが代わりに用いられる。そして、レジスタ１０２にて設定された下位ビットデータが第１上位ビット用フレームメモリ１２１と結合され１つの画素データとなって、画像表示装置２００にフレーム２画像５４４が表示される。
【０１５６】
したがって、フレーム２画像が読み出されてから、フレーム３画像の書き込み開始信号が出力されるまでの期間５５３では、メモリ制御回路１０４は、フレームメモリ１０５において、第２上位ビット用フレームメモリ１２２および下位ビット用フレームメモリ１２３のみを使用しており、第１上位ビット用フレームメモリ１２１は使用していない。
【０１５７】
また、フレーム３画像の書き込み開始信号が出力されてから、フレーム３の画像の書き込みが完了後、第２上位ビット用フレームメモリ１２２のデータ信号の読み出しが完了し、フレーム３画像の読み出しに切り替わるまでの期間５５４では、メモリ制御回路１０４は、フレームメモリ１０５において、第１上位ビット用フレームメモリ１２１および下位ビット用フレームメモリ１２３を書き込み用に使用し、第２上位ビット用フレームメモリ１２２を読み出し用に使用している。
【０１５８】
フレーム３画像の読み出しの切り替わりは、画像表示装置２００の表示タイミングを示す表示フレームカウントと同期して行われる。そして、この表示フレームカウントと同期して、フレームメモリの読み出しの切り替わりを指示する駆動信号出力タイミング信号ｓ５がメモリ制御回路１０４に出力される。
【０１５９】
これにより、メモリ制御回路１０４のデータ読み出し部１１３では、入力した駆動信号出力タイミング信号ｓ５と同期して、フレーム３画像の読み出しに切り替わる。つまりは、画像表示装置２００に出力する画像データ信号の、フレーム先頭のデータ出力に同期して、第１上位ビット用フレームメモリ１２１および下位ビット用フレームメモリ１２３から、上位桁ビットデータおよび下位桁ビットデータの読み出しが行われる（フレーム３画像Read５１４およびフレーム３画像Read５３６）。なお、図３に示すように、表示フレームカウントの７カウント目と同期して、上記駆動信号出力タイミング信号ｓ５が出力されている。
【０１６０】
続いて、読み出された上位桁ビットデータおよび下位桁ビットデータは、データ結合部１１４にて１つに接続され、１つの画素データとして作成される。そして、１つの画素データとなった画像データ信号ｓ６が、表示制御回路１０７に出力される。そして、同様に処理されて、画像表示装置２００にフレーム３画像５４５が表示される。
【０１６１】
よって、フレーム３画像が読み出されてから、次のフレーム画像の書き込み開始信号が出力されるまでの期間５５５では、メモリ制御回路１０４は、フレームメモリ１０５において、第１上位ビット用フレームメモリ１２１および下位ビット用フレームメモリ１２３のみを使用しており、第２上位ビット用フレームメモリ１２２は使用していない。
【０１６２】
以上、連続したフレーム画像が順番に、表示制御ＬＳＩ１００に入力され、図３を用いて説明した上記動作が繰り返されることにより、画像表示装置２００では、フレーム画像が混在することなく順番に表示される。
【０１６３】
よって、表示動作中に、ＣＰＵ５０から画像入力信号ｓ１が連続して入力された場合であっても、最適化されたビット長の下位ビット用フレームメモリ１２３の領域を共通として、第１上位ビット用フレームメモリ１２１の領域と第２上位ビット用フレームメモリ１２２の領域とへの書き込みを交互に行い、書き込み動作中の画像データの読み出しは、書き込み動作が行われていない方の上位ビットから行うようにメモリ制御回路１０４とフレームメモリ１０５とを構成することによって、スムーズな画像切り替えを実現することが可能となる。すなわち、メモリ容量を低減しつつ、簡単な構成で、混在画像の出力を回避することが可能となる。
【０１６４】
ここで、ＣＰＵ５０から入力された画像データの全ビットを格納するフレームメモリを２フレーム以上備えることによって、本発明と同等の機能を実現することも可能である。しかし、フレームメモリの容量が２倍以上となり、消費電力も増大する。
【０１６５】
これに対し、本実施の形態のメモリ制御回路１０４は、フレームメモリ１０５が、下位ビット部分を共用とした２フレーム分の画像データ容量を備えることによって、フレームメモリ容量の低減および消費電力の削減を実現し、高速な動画表示時にも混在画像を出力することなく、画像表示装置２００へ表示させることを可能にしている。
【０１６６】
また、本実施の形態のメモリ制御回路１０４では、画像表示中に新たな画像データを入力した場合に、読み出し動作を行うフレームメモリと書き込みを行うフレームメモリとが異なるため、画像表示装置２００への画像出力フレームの切り替えタイミングが、ＣＰＵ５０の画像入力タイミングと非同期であっても、表示画像の途中にて画像が切り替わるような表示を回避することが可能となる。
【０１６７】
また、本実施の形態のメモリ制御回路１０４では、第１上位ビット用フレームメモリ１２１の領域と第２上位ビット用フレームメモリ１２２の領域とへの書き込みを交互に行うことによって、同一メモリ領域で、読み出しと書き込みとが同時に行われることを回避している。
【０１６８】
これにより、上位ビットデータを読み出す際、同じ上位ビット用メモリ領域にて書き込み動作と読み出し動作との追い越し現象が発生することによって、書き込んでいる画像データと、読み出している画像データとが混在した画像の読み出しを防止することが可能となる。それゆえ、混在画像を含む出力画像データを、画像表示装置２００に出力することを回避することが可能となる。
【０１６９】
また、本発明は、ＣＰＵ５０からのデータ入力と、画像表示装置２００への画像データ出力とのタイミングを、表示制御ＬＳＩ１００のみにて行う。このため、アクティブマトリックス型駆動方式液晶において、画像表示装置２００への駆動信号をＣＰＵ５０に入力し、画像入力のタイミングを調整することによって、表示画像の途中にて画像が切り替わるような表示を回避するような機構を持った装置も存在する。
【０１７０】
これに対し、本発明では、混在画像の読み出しを防止するために、ＣＰＵ５０に入力する駆動制御信号などのタイミング制御に必要な端子追加をすることなく、簡単な構成で、画像表示の切り替えを図ることが可能である。
【０１７１】
また、本実施の形態のメモリ制御回路１０４は、画像データの出力切り替えを、画像データの入力完了後に行う。全てのフレームメモリ容量が１フレーム画素の容量の表示制御ＬＳＩの場合、画像入力データは、入力信号に同期して書き換えが行われる。このため、画像データ入力周波数が、画像データ出力に対して遅いほど、表示画像の切り替え開始から完了までに、切り替え前と切り替え後の２画面の画像が混在して表示される時間が長くなり、画質の低下が懸念されるようになる。
【０１７２】
これに対し、本発明では、画像データの入力周波数が、画像表示装置２００への画像データの出力周波数よりも遅いほど、高い効果を得ることが可能である。
【０１７３】
また、画像データの書き込み動作中に、上位ビット領域のメモリデータに接続される下位ビットデータは、固定データとなる。しかし、固定データとして設定されるビット値は、任意に設定した１データ、または下位ビットデータ階調段数分の任意に設定されたレジスタ値を、上位ビットデータの総加算した結果から自動選択することによって、表示する各画像データの輝度に応じた設定値を選択がされることとなる。
【０１７４】
これにより、下位ビットデータを設定することで、上位ビット領域のメモリ読み出しデータのみで画像を構成する場合でも、全ビットデータを読み出した場合に比べ、画像劣化を少なくすることが可能であり、スムーズな画像フレームの切り替えが可能となる。
【０１７５】
また、下位ビット用フレームメモリ１２３に割り当てるデータ長は、大きくすればする程、第１上位ビット用フレームメモリ１２１および第２上位ビット用フレームメモリ１２２の領域は小さくすることが可能であり、フレームメモリ１０５の容量が、より少ない構成が可能となる。
【０１７６】
しかしながら、下位ビットデータに割り当てるデータ長が大きくなると、第１上位ビット用フレームメモリ１２１および第２上位ビット用フレームメモリ１２２の何れかのみにて表示を行っている期間の、画像データの劣化量が大きくなってしまう。
【０１７７】
画像転送元から転送されるデータのＲＧＢ各画素データ長が８ビットの場合、１６，７７７，２１６色の表現が可能である。ところが、下位ビット用フレームメモリ１２３に割り当てるデータ長を２ビットとすると、上位ビット用メモリのみの読み出しデータは、ＲＧＢ各画素データ長が６ビットとなる。このため、表示形態は、２６２，１４４色表示となる。それゆえ、色数は劣化するが、人間が識別する色数としては十分であり、ユーザにとって劣化の判別は不可能である。
【０１７８】
したがって、下位ビット用フレームメモリ１２３に割り当てるビット長については、２〜３ビットまでの設定が適当である。但し、画像書き込み動作中の画像劣化がユーザに判別されにくいように、下位ビット長を最適化することが、設計時に必要である。
【０１７９】
また、上記画像表示システムでは、ＣＰＵ５０を備えたが、これに限らず、例えば、画像処理装置などの画像データを転送する画像転送元となる装置であればよい。
【０１８０】
また、上記画像表示システムでは、画像表示装置２００が、アクティブマトリックス型の液晶表示装置であるとしたが、これに限らず、例えば、有機ＥＬ素材や、プラズマ発光などを用いたアクティブマトリクス駆動型またはスタティック駆動型の表示装置、１フレームの画像を複数のフレームに分割して表現する多階調方式による表示装置、および、デジタル／アナログ変換による階調電圧駆動回路による表示を行う表示装置などであってもよい。
【０１８１】
有機ＥＬ表示装置やプラズマディスプレイ装置、液晶では、ＳＴＮ駆動方式や、アクティブマトリックス型駆動方式の表示装置における多階調駆動方式において、１枚の画像データを表現するために、複数のフレーム枚数の画像出力を必要とするため、複数フレーム毎の表示切り替えタイミングに同期して画像データ出力を切り替える。
【０１８２】
なお、画像表示装置２００が有機ＥＬやプラズマディスプレイなどの多階調表示方式の場合は、複数の組み合わせフレームにより１フレーム画像を構成するため、次の組み合わせフレームの先頭フレームに同期してフレーム２画像への切り替えを行う。
【０１８３】
よって、画像表示装置２００への出力画像の切り替えをフレーム先頭のデータ出力に同期して行うことによって、画像表示装置２００の表示動作と非同期の画像入力とに対しても、特別な機構を用いることなく、スムーズな画像切り替えを図ることが可能となる。
【０１８４】
さらにまた、多階調表示駆動方式の場合は画像表示装置の必要とするフレーム周波数は階調表現のために必要とするフレーム分割数必要となるが、フレームメモリからの読み出しの切り替えタイミングをフレーム分割数毎にすることで２画面画像データの混在画像出力が回避できる。
【０１８５】
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１８６】
本発明は、表示装置に接続される表示制御ＬＳＩに適用できる。具体的には、表示装置として、例えば、アクティブマトリクス型の液晶表示装置に用いることができると共に、電気泳動型ディスプレイ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレイ、デジタルミラーデバイス等の光変調素子を用いたディスプレイの他、発光素子として、有機ＥＬ発光素子、無機ＥＬ発光素子、ＬＥＤ（Light Emitting Diode) 等の発光輝度が可変の素子を用いたディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）、プラズマディスプレイにも利用することができる。
【図面の簡単な説明】
【０１８７】
【図１】本発明におけるメモリ制御回路の実施の一形態を示すブロック図である。
【図２】上記メモリ制御回路が搭載される画像表示システムの一構成例を示す部ブロック図である。
【図３】上記メモリ制御回路におけるメモリ制御動作の一例を、時系列で示すタイミングチャートである。
【図４】従来のメモリ制御回路の構成を示すブロック図である。
【符号の説明】
【０１８８】
５０  ＣＰＵ
１００  表示制御ＬＳＩ（表示制御装置）
１０１  入力制御回路
１０２  レジスタ
１０３  画像変換回路
１０４  メモリ制御回路
１０５  フレームメモリ（記憶手段）
１０６  タイミングジェネレータ（表示開始信号出力手段）
１０７  表示制御回路
１１１  データ分離部（データ分離手段）
１１２  データ書き込み部（データ書き込み手段）
１１３  データ読み出し部（データ読み出し手段）
１１４  データ結合部（出力データ作成手段）
１２１  第１上位ビット用フレームメモリ（第１の上位ビット用メモリ領域）
１２２  第２上位ビット用フレームメモリ（第２の上位ビット用メモリ領域）
１２３  下位ビット用フレームメモリ（下位ビット用メモリ領域）
２００  画像表示装置（表示装置）
２０１  表示パネル（表示手段）
２０２，２０３  駆動回路
ｓ１  画像入力信号
ｓ２  画像データ信号
ｓ３ａ〜ｓ３ｃ  画像データ信号
ｓ４ａ〜ｓ４ｃ  画像データ信号
ｓ５  駆動信号出力タイミング信号（切替タイミング信号）
ｓ６  画像データ信号
ｓ７  メモリ読み出しタイミング信号
ｓ８，ｓ９  駆動制御信号
【図１】
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【図２】
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【図３】
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【図４】
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