(57)【要約】【課題】めっき工程への負荷を抑制した状態で、導電層の膜剥がれを防止するとともに、基板面内における導電層の埋め込み均一性を向上し、配線抵抗の増大を抑制する半導体装置の製造方法を提供する。【解決手段】まず、基板１１上に設けられた層間絶縁膜１５に配線溝１６を形成する工程を行う。次に、配線溝１６の内壁を覆う状態で、ＣｕＭｎ合金からなる合金層１７ａと純Ｃｕからなる導電層１７ｂとがこの順に積層されためっきシード層１７を形成する工程を行う。次いで、めっき法により、めっきシード層１７が設けられた配線溝１６に、純Ｃｕからなる導電層１８を埋め込む工程を行う。その後、熱処理を行い、合金層１７ａ中のＭｎを層間絶縁膜１２、１５の構成成分と反応させて、合金層１７ａと層間絶縁膜１２、１５との界面に、Ｃｕの拡散バリア性を有するＭｎ化合物からなる自己形成バリア膜１９を形成する工程を行うことを特徴とする半導体装置の製造方法である。【選択図】図１
2008047719.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた絶縁膜に凹部を形成する工程と、
前記凹部の内壁を覆う状態で、銅と銅以外の金属とからなる合金層と、銅を主成分とする導電層とを順次積層してなるめっきシード層を形成する工程と、
めっき法により、前記めっきシード層が設けられた前記凹部に、銅を主成分とする導電層を埋め込む工程と、
熱処理を行い、前記合金層中の前記金属を前記絶縁膜の構成成分と反応させて、当該合金層と前記絶縁膜との界面に、銅の拡散バリア性を有する金属化合物からなるバリア膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、配線またはヴィアと層間絶縁膜との間に自己形成バリア膜が設けられたダマシン構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の銅（Ｃｕ）配線形成プロセスにおいては、一般的に、層間絶縁膜に設けられた配線溝を埋め込むことで、配線パターンを形成するダマシン法が行われている。ダマシン法によるＣｕ配線の形成の際には、層間絶縁膜へのＣｕの拡散を防止するため、通常Ｃｕを埋め込む前に、配線溝の内壁を覆う状態で、タンタル(Ｔａ)、もしくはタンタル窒化膜(ＴａＮ)等のバリア膜を１０ｎｍ程度の膜厚で成膜する。その後、電解めっき法により、バリア膜が設けられた配線溝内にＣｕ層を埋め込む。
【０００３】
しかし、配線ピッチの微細化に伴い、Ｃｕの埋め込み難易度が上がっていること、配線の総体積に占めるバリア膜の割合が増加し、配線抵抗が上昇していること等の理由により、バリア膜を成膜せずに、Ｍｎを含有したＣｕ層からなるシード層を形成し、その後の熱処理によりＭｎを拡散させて、層間絶縁膜とＣｕ配線との界面にＭｎ化合物からなる自己形成バリア膜を２〜３ｎｍ程度の膜厚で形成する技術が提案されている（例えば、非特許文献１参照）。
【０００４】
上記自己形成バリアプロセスについて、図７を用いて説明する。まず、図７（ａ）に示すように、シリコンウェハからなる基板１１上に、酸化シリコン（ＳｉＯ2）からなる層間絶縁膜１２を形成した後、この層間絶縁膜１２に基板１１に達する状態の接続孔１３を形成し、接続孔１３内に例えばタングステン（Ｗ）からなるヴィア１４を埋め込み形成する。
【０００５】
次に、ヴィア１４上を含む層間絶縁膜１２上に、ＳｉＯ2からなる層間絶縁膜１５を形成する。次いで、層間絶縁膜１５に、層間絶縁膜１２およびヴィア１４に達する状態の配線溝１６を形成した後、配線溝１６の内壁を覆う状態で、層間絶縁膜１５上に、ＣｕＭｎ層からなるめっきシード層１７’を形成する。
【０００６】
次いで、図７（ｂ）に示すように、電解めっき法により、配線溝１６を埋め込む状態で、めっきシード層１７’上に、純Ｃｕからなる導電層１８を形成する。
【０００７】
次に、図７（ｃ）に示すように、熱処理を行い、めっきシード層１７’中に含まれるＭｎを層間絶縁膜１２、１５の構成成分と反応させて、めっきシード層１７’と層間絶縁膜１２、１５との界面に、Ｍｎ化合物からなる自己形成バリア膜１９を形成する。この自己形成バリア膜１９は、２ｎｍ〜３ｎｍの膜厚で形成される。この際、導電層１８の表面側にもＭｎが偏析し、酸化マンガン（ＭｎＯ）層Ｍが形成される。
【０００８】
その後、ここでの図示は省略したが、化学的機械的研磨(Chemical Mechanical Polishing（ＣＭＰ））法により、配線パターンとして不要な部分の導電層１８および自己形成バリア膜１９を除去し、露出された層間絶縁膜１５の表面側を削り込むことで、上記配線溝１６に配線を形成する。
【０００９】
上述したような製造方法により形成された配線構造においては、通常のＴａ、ＴａＮからなるバリア膜を用いた埋め込みプロセスに比べて、めっきシード層１７’中のＭｎと層間絶縁膜１２、１５の構成成分とを反応させて、薄膜化された自己形成バリア膜１９を形成するため、導電層１８の埋め込み特性に優れている。また、Ｔａ、ＴａＮからなるバリア膜と比較して自己形成バリア膜１９は膜厚が薄いため、配線の低抵抗化が図れる、という利点もある。
【００１０】
【非特許文献１】Low Resistive and Highly Reliable Cu Dual-Damascene Interconnect Technology using Self-Formed MnSixOy Barrier Layer,「2005年 Symposium on VLSI Technology」p.188-190
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上述したような製造方法では、図７（ｃ）を用いて説明した工程において、めっきシード層１７’中のＭｎ濃度が十分でないと、図８に示すように、連続的な自己形成バリア膜１９が形成されず、熱処理の初期の段階における急激な応力変化により、導電層１８と層間絶縁膜１２、１５との密着性が低下することで、導電層１８の膜剥がれが生じてしまう。そして、これを防ぐためには、自己形成バリア膜１９の形成を促進させるために、めっきシード層１７’（前記図７（ｃ）参照）中のＭｎを高濃度化することが有効であるが、Ｍｎの抵抗値はＣｕよりも高いため、Ｍｎを高濃度化すると、めっきシード層１７’のシート抵抗が増大し、高電流をかける必要がある等、めっき工程への負荷が増大してしまう。このため、基板１１面内における導電層１８のメッキ成長が不均一となり、導電層１８の埋め込み均一性が低下する。また、めっきシード層１７’の表面側のＭｎはめっき液中に溶出し易く、めっき液中に溶出されたＭｎが導電層１８とともに配線溝１６内に埋め込まれることで、配線抵抗が増大する、という問題がある。
【００１２】
以上のことから、本発明は、めっき工程への負荷を抑制した状態で、導電層の膜剥がれを防止するとともに、基板面内における導電層の埋め込み均一性を向上し、配線抵抗の増大を抑制する半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、基板上に設けられた絶縁膜に凹部を形成する工程を行う。次に、凹部の内壁を覆う状態で、銅（Ｃｕ）とＣｕ以外の金属とからなる合金層と、Ｃｕを主成分とする導電層とを順次積層してなるめっきシード層を形成する工程を行う。次いで、めっき法により、めっきシード層が設けられた凹部に、Ｃｕを主成分とする導電層を埋め込む工程を行う。続いて、熱処理を行い、合金層中の金属を絶縁膜の構成成分と反応させて、合金層と絶縁膜との界面に、Ｃｕの拡散バリア性を有する金属化合物からなるバリア膜を形成する工程を行うことを特徴としている。
【００１４】
このような半導体装置の製造方法によれば、合金層を構成するＣｕ以外の金属の抵抗値が高くても、合金層とＣｕを主成分とする導電層とを順次積層してなるめっきシード層を形成することから、合金層のみでめっきシード層を形成する場合と比較して、めっきシード層のシート抵抗が低くなる。このため、連続的なバリア膜が形成される程度に、合金層中の上記金属を高濃度化したとしても、めっきシード層のシート抵抗が抑制されるため、めっき工程の際に高電流をかけなくてもよく、めっき工程への負荷が抑制される。これにより、めっき工程への負荷を抑制した状態で、合金層中の上記金属を高濃度化して合金層と絶縁膜との界面に連続的なバリア膜を形成することができるため、導電層と絶縁膜との密着性が向上し、導電層の膜剥がれを防止することができる。また、めっきシード層のシート抵抗が低くなることで、基板面内における導電層のめっき成長が不均一になることが抑制され、導電層の埋め込み均一性が向上する。また、さらに、めっき工程を行う際に、めっきシード層の合金層がＣｕを主成分とする導電層で覆われていることから、めっき液中に合金層の表面側の上記金属が溶出することが防止される。これにより、めっき法により、凹部に導電層を埋め込む際に、めっき液中に溶出された金属が導電層とともに埋め込まれることによる、導電層の抵抗の増大が防止される。
【発明の効果】
【００１５】
以上説明したように、本発明の半導体装置の製造方法によれば、導電層の膜剥がれを防止することができるため、半導体装置の歩留まりを向上させることができる。また、基板面内における導電層の埋め込み均一性が向上するため、例えばＣＭＰ法により導電層を研磨する際のディッシングやエロージョンを抑制することができる。さらには、導電層の抵抗の増大を防止することができる。したがって、凹部が配線溝、導電層が配線である場合には、配線抵抗の増大を防止し、配線信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（第１実施形態）
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、シングルダマシン配線構造の形成に係わる。以下、図１〜図２の製造工程断面図を用いて本発明の第１実施形態を説明する。なお、背景技術と同様の構成には、同一の番号を付して説明することとする。
【００１８】
まず、図１（ａ）に示すように、トランジスタ等の素子が形成されたシリコンウェハからなる基板１１上に、例えばＳｉＯ2からなる層間絶縁膜１２を形成した後、基板１１に達する状態の接続孔１３を形成し、接続孔１３内に例えばＷからなるヴィア１４を埋め込み形成する。
【００１９】
次に、例えばプラズマ励起化学的気相成長（Plasma Enhanced Chemical Vapor Deposition（ＰＥＣＶＤ））法により、成膜ガスにシラン（ＳｉＨ4）を用いて、ヴィア１４上を含む層間絶縁膜１２上に、例えばＳｉＯ2からなる層間絶縁膜１５を形成する。
【００２０】
次いで、層間絶縁膜１５上に、配線溝パターンを有するレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いたエッチングにより層間絶縁膜１５に、配線溝１６（凹部）を形成する。この配線溝１６の開口幅は、７５ｎｍであることとする。
【００２１】
続いて、図１（ｂ）に示すように、例えばＣｕＭｎからなる合金ターゲットを用いて、スパッタリング法等の物理的気相成長（Physical Vapor Deposition（ＰＶＤ））法により、配線溝１６の内壁を覆う状態で、層間絶縁膜１５上に、ＣｕＭｎからなる合金層１７ａを形成する。ここで、ＭｎはＣｕよりも抵抗値が高く、また、合金層１７ａ中のＭｎは、後工程で熱処理を行うことにより、層間絶縁膜１２、１５の構成成分と反応して自己形成バリア膜を形成する。
【００２２】
このため、合金層１７ａ中のＭｎ濃度および合金層１７ａの膜厚は、後工程で行う熱処理により、合金層１７ａと層間絶縁膜１２、１５の界面に連続的な自己形成バリア膜を形成可能なＭｎ濃度および膜厚以上で、かつ配線溝１６内に形成する配線中にＭｎが残存した場合の配線抵抗と、この合金層１７ａ上に後述するＣｕを主成分とする導電層を積層してなるめっきシード層のシート抵抗とが、許容範囲内となるＭｎ濃度および膜厚以下の範囲で規定される。
【００２３】
具体的には、合金層１７ａ中のＭｎ濃度は１atomic％以上１０atomic％以下であり、好ましくは２atomic％以上６atomic％以下であることとする。また、合金層１７ａの膜厚は、上記範囲の上限に加えて、その後のめっき法による導電層の埋め込み特性が悪化しない程度の膜厚以下となるように規定する。具体的には、合金層１７ａの膜厚は、配線溝パターンのない平滑部で１０ｎｍ以上５０ｎｍ以下であり、ここでは、例えば３０ｎｍの膜厚で形成することとする。
【００２４】
次に、図１（ｃ）に示すように、合金層１７ａ上に、例えば純Ｃｕからなる導電層１７ｂを例えば３０ｎｍの膜厚で形成することで、合金層１７ａと導電層１７ｂとがこの順に積層されためっきシード層１７が形成される。これにより、合金層１７ａの表面側が純Ｃｕからなる導電層１７ｂで覆われるため、めっきシード層１７がＣｕＭｎからなる合金層１７ａのみで形成される場合と比較して、めっきシード層１７のシート抵抗が低くなる。これにより、後述する配線溝１６内に導電層を埋め込むめっき工程への負荷が抑制される。
【００２５】
なお、ここでは、導電層１７ｂが純Ｃｕで構成される例について説明するが、上記導電層１７ｂとしては、Ｃｕを主成分として含んでいればよく、例えば比抵抗の上昇が少ないＣｕＡｇ合金を用いてもよい。
【００２６】
ここで、上記導電層１７ｂの膜厚は、上述したように、めっきシード層１７のシート抵抗を許容範囲内に抑制するとともに、めっき法による導電層１８の埋め込み特性を悪化させない程度の膜厚とする。具体的には、導電層１７ｂの膜厚は、配線溝パターンのない平滑部で１０ｎｍ以上５０ｎｍ以下であり、ここでは、例えば３０ｎｍの膜厚で形成することとする。
【００２７】
次いで、図２（ｄ）に示すように、例えば電解めっき法により、配線溝１６を埋め込む状態で、上記導電層１７ｂ上に、例えば純Ｃｕからなる導電層１８を８００ｎｍ以上の膜厚で形成する。この際、上述したように、めっきシード層１７のシート抵抗が低くなることで、基板１１面内における導電層１８の埋め込み均一性が向上する。また、合金層１７ａの表面側が純Ｃｕからなる導電層１７ｂで覆われていることで、合金層１７ａの表面側のＭｎがめっき液中に溶出することが防止され、めっき液中に溶出されたＭｎが配線溝１６内に導電層１８とともに埋め込まれることが防止される。これにより、配線抵抗の増大が防止される。また、めっき液中に溶出されたＭｎがめっき工程に及ぼす悪影響が回避される。
【００２８】
なお、ここでは、導電層１８が純Ｃｕで構成される例について説明するが、上記導電層１８としては、Ｃｕを主成分として含んでいればよく、例えば比抵抗の上昇が少ないＣｕＡｇ合金を用いてもよい。
【００２９】
その後、図２（ｅ）に示すように、例えば３００℃で３０分間の熱処理を行うことで、合金層１７ａ（前記図２（ｄ）参照）中のＭｎを層間絶縁膜１２、１５の構成成分と反応させて、合金層１７ａと層間絶縁膜１２、１５との界面に、Ｃｕの拡散防止性を有する自己形成バリア膜１９を形成する。ここで、自己形成バリア膜１９が形成される熱処理の温度範囲および処理時間は、自己形成バリア膜１９の確実な形成を促進し、熱処理によるデバイスへの悪影響を防ぐため、２００℃〜４００℃、６０秒〜２時間であることが好ましく、より好ましくは６０秒〜３０分間である。また、層間絶縁膜１２、１５の構成成分には、層間絶縁膜１２、１５の表面に吸着する大気中からの酸素または水分等も含まれることとする。
【００３０】
ここでは、層間絶縁膜１２、１５がＳｉＯ2で構成されているため、自己形成バリア膜１９は、シリコン含有Ｍｎ酸化物（ＭｎＳｉxＯy）またはＭｎ酸化物（ＭｎxＯy）等のＭｎ化合物で構成され、２ｎｍ〜３ｎｍの膜厚で形成される。ここで、合金層１７ａ中には、連続的な自己形成バリア膜１９が形成される程度に高濃度化されたＭｎが含有されているため、従来方法よりも多量のＭｎを合金層１７ａと層間絶縁膜１２、１５の界面に供給することができ、強固で密着性の高い連続的な自己形成バリア膜１９が形成される。これにより、熱処理の初期の段階における急激な応力変化により、導電層１８の膜剥がれが生じることが防止される。また、熱処理条件のマージンを広く確保することが可能となる。さらに、この熱処理により、導電層１８の表面側にもＭｎが偏析することで、ＭｎＯ層Ｍが形成される。
【００３１】
続いて、図２（ｆ）に示すように、例えばＣＭＰ法により、２段階の研磨を行い、１段階目では、ＭｎＯ層Ｍ（前記図２（ｅ）参照）とともに配線パターンとして不要な部分の導電層１８（前記図２（ｅ）参照）を除去する。続いて、２段階目の研磨では、自己形成バリア膜１９を除去し、露出された層間絶縁膜１５を１００ｎｍ削り込む。これにより、配線溝１６にＣｕからなる配線１８’が形成される。この際、導電層１８と層間絶縁膜１２、１５との界面には、上述した自己形成バリア膜１９が設けられていることで、ＣＭＰ工程による導電層１８の膜剥がれが防止されるため、ＣＭＰ条件のマージンを広く確保することが可能である。
【００３２】
次いで、クエン酸水溶液やシュウ酸水溶液等を用いた有機酸洗浄を行うことで、配線１８’上の酸化膜と上記ＣＭＰ工程でＣｕ表面に残存するベンゾトリアゾール誘導体等のＣｕの防食剤を除去する。その後、トリメチルシラン（３ＭＳ）等のシリコン含有材料とアンモニア（ＮＨ3）等を成膜ガスとして用いたＣＶＤ法により、配線１８’上および層間絶縁膜１５上に、例えば炭窒化シリコン（ＳｉＣＮ）からなるキャップ膜２０を５０ｎｍの膜厚で成膜する。
【００３３】
このような半導体装置の製造方法によれば、図１（ｃ）を用いて説明したように合金層１７ａと純Ｃｕからなる導電層１７ｂとを順次積層してなるめっきシード層１７を形成することから、めっき工程への負荷を抑制した状態で、合金層１７ａ中のＭｎを高濃度化することができるため、合金層１７ａと層間絶縁膜１２、１５との界面に連続的な自己形成バリア膜１９を形成することができる。これにより、導電層１８と層間絶縁膜１２、１５との密着性が向上し、導電層１８の膜剥がれを防止することができる。したがって、半導体装置の歩留まりを向上させることができるとともに、自己形成バリア膜１９を形成する際の熱処理条件や導電層１８を研磨する際のＣＭＰ条件のマージンをより広く確保することができる。
【００３４】
また、めっきシード層１７のシート抵抗を低くすることができるため、基板１１の面内における導電層１８の埋め込み均一性を向上させることができる。したがって、ＣＭＰ法により導電層１８を研磨する際のディッシングやエロージョンを抑制することができ、配線信頼性を向上させることができる。
【００３５】
さらに、めっき工程を行う際に、合金層１７ａが純Ｃｕからなる導電層１７ｂで覆われていることから、めっき液中へのＭｎの溶出が防止され、配線溝１６にＭｎが導電層１８とともに埋め込まれることによる配線１８’の抵抗の増大を防止することができる。
【００３６】
ここで、本発明の半導体装置の製造方法が適用されためっきシード層（１）と本発明が適用されていないめっきシード層（２）、（３）のシート抵抗値を比較した結果を表１に示す。
【表１】
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【００３７】
この表に示すように、膜厚３０ｎｍの２Ａ％Ｍｎ含有ＣｕＭｎ層（合金層１７ａ）上に膜厚３０ｎｍの純Ｃｕ層（導電層１７ｂ）を積層してなるめっきシード層（１）のシート抵抗値は、６０ｎｍの膜厚の２Ａ％Ｍｎ含有ＣｕＭｎ層からなるめっきシード層（２）のシート抵抗値と比較して顕著に低い値を示すことが確認された。また、その１／２のＭｎ濃度である６０ｎｍの膜厚のＡ％Ｍｎ含有ＣｕＭｎ層からなるめっきシード層（３）は、めっきシード層（１）とトータルのＭｎ濃度は同等であるが、シート抵抗値を比較すると、めっきシード層（１）の方が低い値を示すことが確認された。したがって、ＣｕＭｎからなる合金層１７ａ上に純Ｃｕからなる導電層１７ｂを積層させることで、合金層１７ａのみでめっきシード層１７を構成する場合と比較して、めっきシード層１７のシート抵抗値が顕著に抑制されることが確認された。
【００３８】
（第２実施形態）
次に、本発明の半導体装置の製造方法に係る第２の実施の形態を、図３〜図６の製造工程断面図を用いて説明する。ここでは、第１実施形態で説明したキャップ膜の上層に、デュアルダマシン配線構造を形成する例について、説明する。
【００３９】
まず、図３（ａ）に示すように、キャップ膜２０上に、例えばＰＥ−ＣＶＤ法により、例えばＳｉＯ2からなる層間絶縁膜２１を３５０ｎｍの膜厚で形成する。続いて、層間絶縁膜２１上に、接続孔パターンを有するレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いたエッチングにより、キャップ膜２０に達する状態の接続孔２２ａを形成する。
【００４０】
次に、図３（ｂ）に示すように、接続孔２２ａを埋め込む状態で、層間絶縁膜２１上にレジストＲを塗布する。続いて、レジストＲ上にＳＯＧ（Spin On Glass)膜を形成し、ＳＯＧ膜上に配線溝パターンを有するレジストパターン（図示省略）を形成した後、このレジストパターンをマスクに用いたエッチングにより、ＳＯＧ膜を加工して、ハードマスク２３を形成する。
【００４１】
次いで、図３（ｃ）に示すように、ハードマスク２３をマスクに用いたエッチングにより、上記レジストＲ（前記図３（ｂ）参照）を加工し、配線溝パターンを有するレジストパターンＲ’を形成する。また、接続孔２２ａの底部側を覆うレジストＲは残存させる。
【００４２】
続いて、図４（ｄ）に示すように、上記ハードマスク２３（前記図３（ｃ）参照）とレジストパターンＲ’とをマスクに用いたエッチングにより、層間絶縁膜２１の上層側に接続孔２２ａと連通する状態の配線溝２２ｂを形成する。これにより、配線溝２２ｂとその底部に連通する接続孔２２ａとからなるデュアルダマシン開口部２２（凹部）が形成される。この際、エッチング時間を制御することで、上記配線溝２２ｂの深さを制御する。ここで、接続孔２２ａの開口幅は７５ｎｍ、深さは１１０ｎｍ、配線溝２２ｂの開口幅は７５〜１００ｎｍ、深さは１５０ｎｍであることとする。また、接続孔２２ａの内部にレジストＲを残存させることで、接続孔２２ａの側壁がエッチングされることを防止し、側壁が垂直に維持される。
【００４３】
その後、図４（ｅ）に示すように、アッシングおよび薬液洗浄により、上記レジストパターンＲ’（前記図４（ｄ）参照）およびレジストＲ（前記図４（ｄ）参照）を除去した後、接続孔２２ａの底部のキャップ膜２０を露出する。
【００４４】
次に、図４（ｆ）に示すように、接続孔２２ａ底部のキャップ膜２０を除去し、配線１８’の表面を露出する。
【００４５】
次いで、図５（ｇ）に示すように、例えばスパッタリング法により、デュアルダマシン開口部２２の内壁を覆う状態で、層間絶縁膜２１上に、ＣｕＭｎ合金からなる合金層２４ａを形成する。ここで、第１実施形態と同様に、この合金層２４ａのＭｎ濃度は、１atomic％以上１０atomic％以下であり、好ましくは２atomic％以上６atomic％以下である。また、合金層２４ａの膜厚は、配線溝パターンのない平滑部で１０ｎｍ以上５０ｎｍである
【００４６】
続いて、図５（ｈ）に示すように、合金層２４ａ上に、例えば純Ｃｕからなる導電層２４ｂを形成する。これにより、合金層２４ａと導電層２４ｂとを順次積層してなるめっきシード層２４が形成される。ここで、第１実施形態と同様に、この導電層２４ｂの膜厚は配線溝パターンのない平滑部で１０ｎｍ以上５０ｎｍである。
【００４７】
その後、図５（ｉ）に示すように、デュアルダマシン開口部２２を埋め込む状態で、Ｃｕ層２４ｂ上に、例えば純Ｃｕからなる導電層２５を形成する。
【００４８】
次に、図６（ｊ）に示すように、例えば３００℃で３０分間の熱処理を行うことで、合金層２４ａ（前記図５（ｉ）参照）中のＭｎを層間絶縁膜２１の構成成分と反応させて、合金層２４ａと層間絶縁膜２１の間にＣｕの拡散防止性を有するＭｎ化合物からなる自己形成バリア膜２６を形成する。ここで、第１実施形態と同様に、層間絶縁膜２１はＳｉＯ2で構成されているため、自己形成バリア膜２６は、シリコン含有Ｍｎ酸化物（ＭｎＳｉxＯy)またはＭｎ酸化物（ＭｎxＯy)で構成され、２ｎｍ〜３ｎｍの膜厚で形成される。
【００４９】
その後、図６（ｋ）に示すように、例えばＣＭＰ法により、２段階の研磨を行い、１段階目では、ＭｎＯ層Ｍ（前記図６（ｊ）参照）とともに配線パターンとして不要な部分の導電層２５（前記図６（ｊ）参照）を除去する。続いて、２段階目の研磨では、自己形成バリア膜２６を除去し、露出された層間絶縁膜２１を１００ｎｍ削り込む。これにより、接続孔２２ａに配線１８’と連通する状態のヴィア２５ａ’が形成されるとともに、配線溝２２ｂに配線２５ｂ’が形成される。
【００５０】
次いで、クエン酸水溶液やシュウ酸水溶液等を用いた有機酸洗浄を行うことで、配線２５ｂ’上の酸化膜と上記ＣＭＰ工程でＣｕ表面に残存するＣｕの防食剤を除去する。その後、配線２５ｂ’上および層間絶縁膜２１上に、例えばＳｉＣＮからなるキャップ膜２７を５０ｎｍの膜厚で成膜する。
【００５１】
このような半導体装置の製造方法であっても、図５（ｇ）〜（ｈ）を用いて説明したように、ＣｕＭｎからなる合金層２４ａと純Ｃｕからなる導電層２４ｂとを順次積層してなるめっきシード層２４を形成することで、第１実施形態と同様の効果を奏することができる。
【００５２】
なお、上述した第１実施形態および第２実施形態においては、ＣｕＭｎで合金層１７ａ、２４ａを構成する例について説明したが、合金層１７ａ、２４ａを構成するＣｕ以外の金属としては、上述したＭｎの他に、例えばアルミニウム（Ａｌ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）、バナジウム（Ｖ）、チタン（Ｔｉ）、タンタル（Ｔａ）を例示することができる。例えば、合金層１７ａ、２４ａをＣｕＡｌとする場合には、自己形成バリア膜１９として、例えばシリコン含有Ａｌ酸化物（ＡｌＳｉxＯy)またはＡｌ酸化物（ＡｌxＯy)が形成され、合金層１７ａ、２４ａをＣｕＺｎとする場合には、自己形成バリア膜１９として、例えばシリコン含有Ｚｎ酸化物（ＺｎＳｉxＯy)またはＺｎ酸化物（ＺｎxＯy)が形成される。上記に例示したほかの金属に関しても同様のシリコン化合物または酸化物が形成される。
【００５３】
さらに、本実施形態では、自己形成バリア膜１９、２６を構成するＭｎ化合物として、シリコン含有Ｍｎ酸化物（ＭｎＳｉxＯy)またはＭｎ酸化物（ＭｎxＯy)を例示したが、層間絶縁膜１２、１５、２１が、例えば有機系絶縁膜等の炭素を含む絶縁膜である場合には、自己形成バリア膜１９、２６を構成するＭｎ化合物としてＭｎ炭化物（ＭｎxＣy)が形成される場合もある。なお、合金層１７ａとして、上述したＣｕＡｌまたはＣｕＴｉを用いた場合には、Ａｌ炭化物（ＡｌxＣy)またはチタン炭化物（ＴｉxＣy)が形成される場合もある。さらに、上記に例示したほかの金属に関しても同様の金属炭化物が形成される。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図４】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図５】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【図６】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その４）である。
【図７】従来の半導体装置の製造方法を説明するための製造工程断面図である。
【図８】従来の半導体装置の製造方法に係る課題を説明するための断面図である。
【符号の説明】
【００５５】
１１…基板、１２，１５，２１…層間絶縁膜、１６…配線溝、１７，２４…めっきシード層１７ａ，２４ａ…合金層、１７ｂ，２４ｂ…導電層、１８，２５…導電層、１８’，２５ｂ’…配線、２５ａ’…ヴィア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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