(57)【要約】【課題】入力、出力、信号処理等の複数のブロックを備えた信号処理用集積回路において、あるブロックから別のブロックに通信用メモリを介して容易に信号を送ることができるようにし、該通信用メモリとしてそれ程高速なメモリを必要とせず、集積回路としての設計もそれ程困難とならないようなミキシング用などに利用するディジタル信号処理装置の技術を提供することを目的とする。【解決手段】入力ブロック、出力ブロック、信号処理ブロックを含む複数のブロックと、ブロック間の複数の伝送経路に対応した複数の通信メモリで書き込み用の表側メモリと読み出し用の裏側メモリとを有し、サンプリング周期毎に表側メモリと裏側メモリとが入れ替わるものとを含むようにする。送信側のブロックは伝送経路に対応する通信メモリの表側メモリに該信号を書き込み、受信側のブロックは伝送経路に対応する通信メモリの裏側メモリから信号を読み出す。【選択図】図６
2008242868.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力信号を供給する入力ブロックと、供給される信号を外部へ出力する出力ブロックと、供給される信号に信号処理を施して、処理された信号を供給する信号処理ブロックとを、含む複数のブロックと、
前記ブロック間の複数の伝送経路に対応した複数の通信メモリであって、各通信メモリは、データ書き込み用の表側メモリとデータ読み出し用の裏側メモリとを有し、サンプリング周期毎に表側メモリと裏側メモリとが入れ替わるものと
を含み、
各サンプリング周期内の所望のタイミングにおいて、
別のブロックへ信号を伝送しようとする各送信側のブロックは、当該ブロックを伝送元とする複数の通信メモリのうちの、該別のブロックを伝送先とする通信メモリの表側メモリに該信号を書き込み、
別のブロックからの信号を受信しようとする各受信側のブロックは、当該ブロックを伝送先とする複数の通信メモリのうちの、該別のブロックを伝送元とする通信メモリの裏側メモリから該信号を読み出す
ことを特徴とする信号処理用集積回路。
【請求項２】
請求項１に記載の信号処理用集積回路において、
前記信号処理ブロックが複数備えられ、前記伝送経路は、それらの信号処理ブロック間の伝送経路を含むことを特徴とする信号処理用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、音響信号を処理するディジタルミキサなどに適用して好適なミキシング用などのディジタル信号処理装置の技術に関する。
【背景技術】
【０００２】
従来より、入力したディジタル信号に各種の数値演算処理を施すディジタル信号処理装置（ＤＳＰ）が知られている。ＤＳＰは、例えば電子楽器において楽音（ディジタル音響信号）に各種の音響効果を付与するエフェクト付与処理を行うためなどに使用する。ＤＳＰは、一般にＤＳＰ間を接続するためのインターフェースを備えており、このインターフェースにより複数のＤＳＰを接続して全体として演算能力を高めることができる。ＤＳＰ間を接続するインターフェースとしては、シリアルＩ／Ｏ又はＡ（オーディオ）バスＩ／Ｏがある。
【０００３】
シリアルＩ／Ｏについて説明する。ＤＳＰは、シリアル入力ポート及びシリアル出力ポートを備えている。第１のＤＳＰのシリアル出力ポートを第２のＤＳＰのシリアル入力ポートに接続し、該第１のＤＳＰから該第２のＤＳＰにオーディオ信号を伝送する。このように直接に接続されたＤＳＰ間でディジタル信号の一方向の伝送ができる。この場合、［第１のＤＳＰでのシリアル変換］→［伝送］→［第２のＤＳＰでのパラレル変換］で１ＤＡＣ周期（１サンプリング周期）かかる。
【０００４】
次に、ＡバスＩ／Ｏについて説明する。ＤＳＰは、ＡバスＩ／Ｏを備えている。複数のＤＳＰを接続するときには、共通のＡバスのバスラインに、各ＤＳＰのＡバスＩ／Ｏを全て接続する。各ＤＳＰは、当該ＤＳＰに割り当てられたフレームでオーディオ信号をＡバスに送出する。フレームとは、１ＤＡＣ周期中で時分割処理でデータ伝送するときに各ＤＳＰに割り当てられている時間区間を示す。送信側のＤＳＰは自身に割り当てられたフレームでＡバスに信号を送出し、受信側のＤＳＰは当該フレームでＡバスからその信号を取り込む。以上により、Ａバスに接続された任意のＤＳＰの信号を別の任意のＤＳＰに伝送することができる。この場合、［送信側ＤＳＰ］→［Ａバス］→［受信側ＤＳＰ］で１ＤＡＣ周期かかる。
【０００５】
以上のような信号処理を行うＤＳＰは、ディジタルミキサによる音響信号のミキシング処理にも利用されている。ディジタルミキサにおいて、ミキサ処理の演算量は、処理すべきチャンネル（ｃｈ）数に応じて増減するので、１つのＤＳＰだけでは演算能力が足りない場合がある。その場合は、上述したインターフェースを用いて複数のＤＳＰ間を接続し、相互に信号が伝送できるようにし、複数のＤＳＰでミキサ処理を行わせるようにしている。
【０００６】
ミキサ処理には、大きく分けて、音響信号の特性を調整する調整処理（例えば、イコライザやコンプレッサの処理など）と、音響信号をレベル制御して混合（ミキシング）する混合処理の２つが含まれる。このうちの調整処理は、機種や動作モードなどに応じて処理内容が変わるが、混合処理は、機種や動作モードにかかわらず同じ処理の繰り返しである。そのような単調な繰り返し処理にプログラマブルなＤＳＰを用いるのは非効率的である。
【０００７】
ディジタルミキサ用ではなく、電子楽器の音源用であるが、通常の信号処理を行うＤＳＰと混合処理を行うＤＳＰを１チップ化した先行技術として、特許文献１又は２に記載の技術がある。
【０００８】
特許文献１は、複数ｃｈの楽音を生成する楽音生成部と、調整処理（エフェクトの付与など）を行うＤＳＰ部と、混合処理を行うミキサ部とを、１つの集積回路に納めたものを開示する（例えば図２）。ミキサ部は、９６ｃｈの信号を入力し、各入力ｃｈについて８通りの係数を乗算し、３２バス分の混合を行って、３２ｃｈの混合信号を出力する。入力ｃｈ数及び混合バス数は固定であり、変更することはできない。
【０００９】
特許文献２も、複数ｃｈの楽音を生成する楽音生成部と、調整処理を行うＤＳＰ部と、混合処理を行うミキサ部とを、１つの集積回路に納めたものを開示する（例えば図２）。このミキサ部では、係数の乗算を行う各演算ｃｈ毎に、どの信号を入力するか、どのバスに出力するかを選択することができる。また、各入力ｃｈ毎に、係数の乗算回数及びバスへの混合回数を任意に指定できる。さらに、混合を行うバス毎に、何ｃｈの信号を入力するか、その個々の信号をどの入力ｃｈから入力するかを任意に指定できる。従って、自由度は非常に高い。
【特許文献１】特開平１１−０８５１５５
【特許文献２】特開２００３−２５５９４５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したような従来の信号処理用集積回路は、内部に、入力、出力、信号処理等の複数のブロックを備えている。そして、あるブロックから別のブロックに信号を送る必要がある場合、その伝送路に対応する固定的な結線が行われており、非効率的であった。固定的な結線をブロック間通信用のメモリに置き換えることが考えられるが、その場合、その通信用メモリは複数のブロックからの書き込み、及び、読み出しアクセスを受けるため、高速なメモリである必要があった。また、通信用メモリに必要な帯域幅は、集積回路を構成するブロックの数が増えるにつれて増大し、集積回路の設計が困難になっていた。
【００１１】
本発明は、入力、出力、信号処理等の複数のブロックを備えた信号処理用集積回路において、あるブロックから別のブロックに通信用メモリを介して容易に信号を送ることができるようにするとともに、該通信用メモリとしてそれ程高速なメモリを必要とせず、集積回路としての設計もそれ程困難とならないようなミキシング用などに利用するディジタル信号処理装置の技術を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明に係る信号処理用集積回路は、外部からの入力信号を供給する入力ブロックと、供給される信号を外部へ出力する出力ブロックと、供給される信号に信号処理を施して、処理された信号を供給する信号処理ブロックとを、含む複数のブロックと、前記ブロック間の複数の伝送経路に対応した複数の通信メモリであって、各通信メモリは、データ書き込み用の表側メモリとデータ読み出し用の裏側メモリとを有し、サンプリング周期毎に表側メモリと裏側メモリとが入れ替わるものとを含み、各サンプリング周期内の所望のタイミングにおいて、別のブロックへ信号を伝送しようとする各送信側のブロックは、当該ブロックを伝送元とする複数の通信メモリのうちの、該別のブロックを伝送先とする通信メモリの表側メモリに該信号を書き込み、別のブロックからの信号を受信しようとする各受信側のブロックは、当該ブロックを伝送先とする複数の通信メモリのうちの、該別のブロックを伝送元とする通信メモリの裏側メモリから該信号を読み出すことを特徴とする。
【００１３】
前記信号処理ブロックが複数備えられ、前記伝送経路は、それらの信号処理ブロック間の伝送経路を含むようにしてもよい。
【発明の効果】
【００１４】
本発明によれば、入力、出力、信号処理等の複数のブロックを備えた信号処理用集積回路において、あるブロックから別のブロックに通信用メモリを介して容易に信号を送ることができる。各通信メモリの表側メモリへの書き込みアクセス、及び、裏側メモリからの読み出しアクセスは、それぞれ、対応する伝送元のブロック、及び、対応する伝送先のブロックによるものに限定され、他のブロックからのアクセスは行われないので、伝送経路の数を多くしても、各通信メモリの必要帯域を低く抑えることができる。すなわち、通信メモリとして、それ程高速なメモリを使う必要がなく、集積回路としての設計もそれ程困難とならない。また、複数の信号処理ブロック間の伝送経路に上記通信メモリを使うことにより、信号処理用集積回路内で１つの信号処理ブロックから別の信号処理ブロックへの伝送を行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いてこの発明の実施の形態を説明する。
【００１６】
図１（ａ）は、この発明の一実施形態であるディジタルミキサ装置のメイン基板１００上に形成された回路の全体構成を示すブロック図である。本発明は、プリント基板上に形成されるミキシング処理回路に関するものである。図１（ａ）のミキサ装置は、中央処理装置（ＣＰＵ）１４１、フラッシュメモリ１４２、ランダムアクセスメモリ（ＲＡＭ）１４３、タイマ１４４、パネル表示器１４５、操作子１４６、通信入出力インターフェース（Ｉ／Ｏ）１４７、信号処理部１２０、及び入出力部１１０を備える。１４１〜１４７の各部及び信号処理部１２０は、バスライン１４０に接続され、相互に各種のデータを転送できる。バスライン１４０は、コントロールバス、データバス、及びアドレスバスを総称したものである。
【００１７】
信号処理部１２０は、ワードクロック（ＷＣ）発振器１２１、及び、本実施形態で特徴とするところの集積回路（ディジタル信号処理装置）であるＭＬＳＩ１２２−１〜１２２−ｎ及び１２３−１〜１２３−３を備える。ＭＬＳＩ１２２−１〜１２２−ｎ（ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉn）は、それぞれが、入力側の処理（入力ｃｈの調整処理や混合（ミキシング）バス上での混合処理など）を行う１チップのＤＳＰである。ＭＬＳＩ１２３−１〜１２３−３（ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3）は、それぞれが、出力側の処理（出力ｃｈの調整処理など）を行う１チップのＤＳＰである。入力側ＭＬＳＩ１２２−１〜１２２−ｎと出力側ＭＬＳＩ１２３−１〜１２３−３とは同じ集積回路を使用する。以下では、この集積回路を単にＭＬＳＩと呼ぶ。入出力部１１０は、入力側ＭＬＳＩ１２２−１〜１２２−ｎのそれぞれに外部からのディジタル音響信号を入力するインターフェースである入力部１１１−１〜１１１−ｎ、及び、出力側ＭＬＳＩ１２３−１〜１２３−３のそれぞれから外部にディジタル音響信号を出力するインターフェースである出力部１１２−１〜１１２−３を備える。
【００１８】
ＣＰＵ１４１は、このミキサ装置全体の動作を制御する処理装置である。フラッシュメモリ１４２は、ＣＰＵ１４１が実行する各種のプログラムや各種のデータなどを格納した不揮発性メモリである。ＲＡＭ１４３は、ＣＰＵ１４１が実行するプログラムのロード領域やワーク領域に使用する揮発性メモリである。タイマ１４４は、ＣＰＵ１４１に対してタイマ割り込みを発生させるときに使用するタイマである。パネル表示器１４５は、本ミキサ装置の操作パネル上に設けられた各種の情報を表示するためのディスプレイである。操作子１４６は、操作パネル上に設けられた、各種のスイッチ、つまみ、及びフェーダなどの操作子である。通信Ｉ／Ｏ１４７は、ＰＣなどの外部機器と接続するためのインターフェースである。
【００１９】
信号処理部１２０中のＷＣ発振器１２１は、ディジタル音響信号を処理する際の基準タイミング信号となるワードクロックＷＣ（サンプリング周期のクロック信号）を発生する回路である。一般に、ディジタルミキサは、外部機器から与えられるワードクロックＷＣに同期して信号処理することができるようになっている。この実施形態のミキサ装置も同様である。ＷＣ発振器１２１にはＰＬＬ（Phase Locked Loop）回路が含まれており、外部から供給されるワードクロックに同期したワードクロックＷＣを安定的に発生し、ＭＬＳＩ１２２−１〜１２２−ｎ，１２３−１〜１２３−３に供給できる。外部機器からワードクロックが供給されない場合は、ＷＣ発振器１２１単独でワードクロックＷＣを発生することもできる。１３１は同一のワードクロックＷＣを全ＭＬＳＩへ供給する供給線を示す。なお、以下ではサンプリング周波数４８ｋＨｚとして説明する。
【００２０】
入出力部１１０は、外部機器との間で、アナログないしディジタルの音響信号を入出力する回路である。各ＭＬＳＩ内部には、ＡＤ（アナログ／ディジタル）コンバータ用、ＤＡ（ディジタル／アナログ）コンバータ用、Ａ（オーディオ）バス用、及びシリアルバス用の各インターフェースが内蔵されている。従って、各入力部１１１−１〜１１１−ｎにはＡＤコンバータを設け、各出力部１１２−１〜１１２−３にはＤＡコンバータを設けるだけで、アナログ音響信号の入出力が可能である。各入力部１１１−１〜１１１−ｎや各出力部１１２−１〜１１２−３にはＡバスＩ／Ｏが設けられており、ＭＬＳＩ１２２−１〜１２３−３との接続は、Ａバスを介して行われている。
【００２１】
ＭＬＳＩは複数のディジタル音響信号入力端子を備えている。例えば、ＭＬＳＩ Ｉ1の複数のディジタル音響信号入力端子には、入力部１１１−１から出力される複数系統のディジタル音響信号のライン（入力ポート）がそれぞれ接続される。他の入力側ＭＬＳＩも同様である。またＭＬＳＩは複数のディジタル音響信号出力端子を備えている。例えば、ＭＬＳＩ Ｏ1の複数のディジタル音響信号出力端子には、出力部１１２−１の複数系統のディジタル音響信号の出力ポートがそれぞれ接続される。他の出力側ＭＬＳＩも同様である。
【００２２】
ＭＬＳＩについては後に詳しく説明するが、ここでＭＬＳＩの機能の概要を説明しておく。
【００２３】
ＭＬＳＩは、内部に通常処理用のＤＳＰ（ＮＤＳＰ）とミキシング処理用のＤＳＰ（ＭＤＳＰ）を備える。ＮＤＳＰは、１サンプリング周期中で３０７２ステップのマイクロプログラムの演算処理を実行し、これをサンプリング周期毎に繰り返す。ＣＰＵ１４１は、各ＭＬＳＩに該３０７２ステップ分のマイクロプログラムを設定して、入力側ＭＬＳＩであれば複数の入力ｃｈの調整処理を行わせ、出力側ＭＬＳＩであれば複数の出力ｃｈの調整処理を行わせる。ＭＤＳＰは、１サンプリング周期中で３０７２ステップの積和演算処理を実行し、これをサンプリング周期毎に繰り返す。ＭＤＳＰにはマイクロプログラムを設定する必要はなく、ハードウエアロジック回路で生成した制御信号で動作することにより上記積和演算を実行する。ＭＤＳＰは、その３０７２ステップを使用して、当該ＭＬＳＩ中で調整処理した各ｃｈの音響信号を複数本の混合バスにミキシングする混合処理を行う。
【００２４】
ＭＬＳＩは、内部にモードレジスタを備え、該モードレジスタに設定するモード値を変更することにより、該ＭＬＳＩで処理する入力ｃｈ数と混合バス数とを変更することができる汎用性を持つ集積回路である。図１（ｂ）に、ＭＬＳＩにおけるモードとｃｈ数及び混合バス数との関係を示す。１台のミキサ装置の信号処理部１２０内の全てのＭＬＳＩには同じモードが設定されるものとする。例えば、図１（ａ）においてＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉn及びＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3には同じモードが設定される。いまこれらのＭＬＳＩにモード１が設定されていると仮定すると、１個の入力側ＭＬＳＩで３２ｃｈ分の音響信号を入力して調整処理できるから、ｎ個のＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnでは３２ｃｈ×ｎ個の入力を処理できる。同様に、モード２なら６４ｃｈ×ｎ個、モード３なら２４ｃｈ×ｎ個、モード４なら４８ｃｈ×ｎ個の入力をそれぞれ処理できる。
【００２５】
ＭＬＳＩは、カスケード入力端子とカスケード出力端子を備える。図１（ａ）では、ＭＬＳＩ Ｉ1のカスケード出力端子を次段のＭＬＳＩ Ｉ2のカスケード入力端子に接続し、ＭＬＳＩ Ｉ2のカスケード出力端子を次段のＭＬＳＩ Ｉ3のカスケード入力端子に接続し、…というように、最終段のＭＬＳＩ Ｏ3までカスケード接続している。矢印１３２は、ＭＬＳＩ Ｉ1からＭＬＳＩ Ｉ2へのカスケード伝送のカスケード接続ラインを示している。他のＭＬＳＩ間の矢印も同様である。このカスケード伝送により、複数本の混合バスの音響信号の伝送を実現する。例えば、モード１が設定されている場合は、図１（ｂ）から混合バス数が９６本になるから、図１（ａ）の各ＭＬＳＩ間のカスケード伝送では、１サンプリング周期で当該９６本の混合バス（混合バス０〜混合バス９５と呼ぶ）の音響信号を時分割で順次伝送することになる。
【００２６】
具体的な混合とカスケード伝送の方式は以下のようなものである。まず、（１）先頭のＭＬＳＩ Ｉ1において、ＭＤＳＰで、当該ＭＬＳＩ Ｉ1で調整処理した入力ｃｈの音響信号を用いて混合バス０に出力する信号の混合を行い、その結果を混合バス０の信号としてカスケード伝送でＭＬＳＩ Ｉ2に送る。引き続き、ＭＤＳＰで、当該ＭＬＳＩ Ｉ1で処理した入力ｃｈの音響信号を用いて混合バス１に出力する信号の混合を行い、その結果を混合バス１の信号としてカスケード伝送でＭＬＳＩ Ｉ2に送る。以下、同様にして、混合バス９５までの各混合バスの信号をカスケード伝送で順次ＭＬＳＩ Ｉ2に送る。ＭＬＳＩ Ｉ1は、サンプリング周期毎に、以上の混合バス０〜混合バス９５のカスケード伝送を繰り返す。（２）次段のＭＬＳＩ Ｉ2においては、ＭＤＳＰで、当該ＭＬＳＩ Ｉ2で調整処理した入力ｃｈの音響信号を用いて混合バス０に出力する信号の混合を行い、その結果を、前記ＭＬＳＩ Ｉ1からカスケード伝送で送られてきた混合バス０の信号に混合し、その結果を混合バス０の信号としてカスケード伝送でＭＬＳＩ Ｉ3に送る。引き続き、ＭＤＳＰで、当該ＭＬＳＩ Ｉ2で処理した入力ｃｈの音響信号を用いて混合バス１に出力する信号の混合を行い、その結果を、前記ＭＬＳＩ Ｉ1からカスケード伝送で送られてきた混合バス１の信号に混合し、その結果を混合バス１の信号としてカスケード伝送でＭＬＳＩ Ｉ3に送る。以下、同様にして、混合バス９５までの各混合バスの信号をカスケード伝送で順次ＭＬＳＩ Ｉ3に送る。ＭＬＳＩ Ｉ2は、サンプリング周期毎に、以上の混合バス０〜混合バス９５のカスケード伝送を繰り返す。（３）これ以降のＭＬＳＩ Ｉ3〜Ｉn-1でも上記ＭＬＳＩ Ｉ2と同様の処理を行う。最終的に、入力側の最終段のＭＬＳＩ Ｉnから出力側ＭＬＳＩ Ｏ1にカスケード伝送されるのが、モードに応じた本数分の混合バスの混合結果の信号である。以上から分かるように、各ＭＬＳＩをつなぐカスケード伝送ライン上に、モードに応じた混合バス数分の混合バスが設けられているように解釈できる。そこで、カスケード伝送ライン上の各混合バスの経路を混合バスｃｈと呼ぶものとする。
【００２７】
出力側ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3では、それぞれ、カスケード伝送されてきた各混合バスｃｈの信号を取り出し、自ＭＬＳＩ内の出力ｃｈで調整処理を行い、それら各出力ｃｈの出力信号を出力部１１２−１〜１１２−３に出力する。なお、図１（ｂ）に示したモードと入力ｃｈ数との関係は、あくまでも当該ＭＬＳＩを入力側に使用したときの「入力ｃｈ」の数についての関係である。当該ＭＬＳＩを出力側に使用したときの出力ｃｈ数は、この関係には縛られず、任意である。すなわち、ＮＤＳＰで実行する３０７２ステップ分で処理できる出力ｃｈ数を設定することができる。図１（ａ）では、各入力側ＭＬＳＩでモード１を仮定した場合には、出力側でも１個のＭＬＳＩで大体３２ｃｈ分程度の出力ｃｈが実現できるとするのが妥当であることから、３個の出力側ＭＬＳＩに９６本の混合バスｃｈの信号を３２ｃｈ分ずつ割り当てて出力ｃｈの調整処理の後に出力する構成とした。
【００２８】
以上のように、本実施形態におけるＭＬＳＩは、設定するモードを変更することにより、該ＭＬＳＩで処理する入力ｃｈ数と混合バス数とを変更することができる汎用性を持つ集積回路である。ミキサ装置を設計する場合、そのスペック（ミキサ装置の規模）に応じて入力ｃｈ数と混合バス数が決定されるが、任意の入力ｃｈの信号を任意の混合バスに混合できるようにしなければならない。本実施形態のＭＬＳＩでは、モードに応じて混合バス数が決められ、カスケード伝送のラインにはその混合バス数分の全混合バスの信号が流れる混合バスｃｈが設定され、さらに、入力側の各ＭＬＳＩでは、任意の入力ｃｈからカスケード伝送ライン上の任意の混合バスｃｈに信号を混合できる。ミキサ装置全体の入力ｃｈ数は、入力側ＭＬＳＩの個数、すなわちＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnのｎの値を変えることにより、任意の入力ｃｈ数が確保できる。従って、本実施形態のＭＬＳＩを使用することで、任意の規模のミキサ装置の設計を容易に行うことができる。
【００２９】
さらに、本実施形態の上記ＭＬＳＩは、入力ｃｈや出力ｃｈの調整処理などについてはマイクロプログラムを用いて設計者が設計した所望の処理を実行し（図７で詳述する）、その一方で、混合処理については機械的な繰り返し処理をハードウエアロジック回路により実行する（図８で詳述する）ようにしているので、設計者は混合処理のマイクロプログラムをコーディングする必要がない。
【００３０】
図２は、図１（ａ）のディジタルミキサ装置の主として信号処理部１２０と入出力部１１０により実現するミキサ処理の機能構成例を示す。Ａ入力２０１は、マイク入力やライン入力したアナログ音響信号のＡＤコンバータによる入力を示す。Ｄ入力２０２は、ＡＥＳ／ＥＢＵ（商標）、ＡＤＡＴ（商標）、ＣｏｂｒａＮｅｔ（商標）などの各種ディジタル通信ラインから入力したディジタル音響信号の入力を示す。Ａ入力２０１及びＤ入力２０２は、図１（ａ）の入力部１１１−１〜１１１−ｎにより実現されるブロックである。入力ｃｈ２０４は、入力信号に対する調整処理（図３で詳述する）を行うブロックであり、図１（ａ）の入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉn内のＮＤＳＰにより実現されるブロックである。入力ｃｈ２０４のブロックに「３２ｃｈ×ｎ」と記載したのは、図１（ａ）の入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnにモード１を設定したとき、全体として入力ｃｈ数が３２ｃｈ×ｎとなることを示している。入力パッチ２０３は、Ａ入力２０１及びＤ入力２０２の各入力ポートと入力ｃｈ２０４の各入力ｃｈとの間の任意結線を行うブロックである。入力パッチ２０３は、図１（ａ）の入力部１１１−１〜１１１−ｎと入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnを接続するＡバスおよび各ＡバスＩ／Ｏにより実現されるブロックである。
【００３１】
入力ｃｈ２０４の任意の入力ｃｈの信号を任意の混合バス（ＭＩＸバス２０６及びＳＴ（ステレオ）バス２０５）へ選択的に出力し、該混合バス上で混合処理する。この混合処理は、図１（ａ）の入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ ＩnのＭＤＳＰによる混合処理及びカスケード伝送の機能により実現される。図１で説明した「混合バスｃｈ」がＭＩＸバス２０６及びＳＴバス２０５に対応すると見ることもできる。ここではモード１が仮定されているので、９２本（ＭＩＸ１〜９２）のＭＩＸバス２０６と、ステレオＡのＬ（左）、ステレオＡのＲ（右）、ステレオＢのＬ（左）、及びステレオＢのＲ（右）の４本からなるＳＴバス２０５とを合わせて、９６本の混合バスとしている。混合バス０〜９１がＭＩＸ１〜９２にそれぞれ対応し、混合バス９２〜９５がステレオＡのＬ、ステレオＡのＲ、ステレオＢのＬ、及びステレオＢのＲに順に対応する。
【００３２】
各混合バスｃｈ２０６，２０５による混合結果は、対応するＭＩＸ出力ｃｈ２０８（９２ｃｈ）及びＳＴ出力ｃｈ２０７（２×２ｃｈ）へ出力され、該出力ｃｈ２０７，２０８で出力側の調整処理が施される。これらの出力ｃｈ２０７，２０８の出力信号は、出力パッチ２０９を介して、Ａ出力２１０及びＤ出力２１１の出力ポートに出力される。Ａ出力２１０は、入力したディジタル音響信号をＤＡコンバータでアナログ音響信号に変換して出力するブロックである。Ｄ出力２１１は、ＡＥＳ／ＥＢＵ（商標）、ＡＤＡＴ（商標）、ＣｏｂｒａＮｅｔ（商標）などの各種ディジタル通信ラインを介して、ディジタル音響信号のまま外部出力するブロックである。出力パッチ２０９は、各出力ｃｈ２０７，２０８とＡ出力２１０及びＤ出力２１１の各出力ポートとの間の任意結線を行うブロックである。出力ｃｈ２０７，２０８の出力側調整処理は、出力側ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3により実現され、出力パッチ２０９は、出力側ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3と出力部１１２−１〜１１２−３を接続するＡバスおよび各ＡバスＩ／Ｏにより実現される。Ａ出力２１０及びＤ出力２１１は、図１（ａ）の出力部１１２−１〜１１２−３により実現されるブロックである。
【００３３】
図３は、図２で説明した入力ｃｈ２０４の１ｃｈ分の機能構成例を示すブロック図である。入力ｃｈ３００は、アッテネータ（ＡＴＴ）３０１、イコライザ（ＥＱ）３０２、コンプレッサ（Ｃｏｍｐ）３０３、ボリューム（Ｖｏｌ）３０４、ｃｈオンスイッチ（ＣＨ＿ＯＮ）３０５、ステレオオンスイッチ（ＴＯ＿ＳＴ）３０６、パンニング調節器（ＰＡＮ）３０７、プリ／ポストスイッチ（ＰＰ）３０８、センドレベル調節器（ＳＮＤ＿Ｌ）３０９、及びセンドオンスイッチ（ＳＮＤ＿ＯＮ）３１０を備える。
【００３４】
ＡＴＴ３０１は入力ｃｈの先頭部分でのレベル制御を行う。ＥＱ３０２は周波数特性の調整処理を行う。Ｃｏｍｐ３０３は自動ゲイン調整処理を行う。Ｖｏｌ３０４は信号レベルを調整する処理を行う。ＣＨ＿ＯＮ３０５は、当該ｃｈの信号出力のオン／オフを行うスイッチである。ＴＯ＿ＳＴ３０６は、当該ｃｈの信号のＳＴバス２０５への出力のオン／オフを行うスイッチである。ＰＡＮ３０７は、ステレオの左右のバランス調整を行う。ＰＰ３０８は、当該入力ｃｈの信号をＭＩＸバス２０６の１つに出力するに際し、プリフェーダ（ｃｈ出力をＶｏｌ３０４の前側から取出す）とポストフェーダ（ｃｈ出力をＶｏｌ３０４の後側から取出す）とを切り換えるスイッチである。ＳＮＤ＿Ｌ３０９は、各ＭＩＸバス２０６への送出レベルの調整を行う。ＳＮＤ＿ＯＮ３１０は、各ＭＩＸバス２０６への信号送出のオン／オフを行うスイッチである。図３ではＳＴバス２０５のうちステレオＡのみ図示したが、ステレオＢについても同様の構成を有する。またＭＩＸバス２０６についても、ＭＩＸ１〜９２の各バスについて同様の構成を有する。従って、１つの入力ｃｈの出力信号を任意の混合バスに出力可能である。なお、図３では入力ｃｈについて説明したが、出力ｃｈの機能構成も同様のものである。
【００３５】
上述の入力ｃｈの機能構成のうち、混合バス２０５，２０６で混合する直前の乗算を除く処理（図の３０１〜３０５）は、ＭＬＳＩ中のＮＤＳＰでマイクロプログラムを実行させて実現する。逆に言えば、ＮＤＳＰで実行するマイクロプログラムを変更することにより、入力ｃｈ毎に、その機能構成を任意に設定できる。
【００３６】
また、混合バス２０５，２０６で混合する直前の乗算（図の３０６〜３１０）と各混合バス２０５，２０６への累算の処理は、ＭＬＳＩ中のＭＤＳＰで実現する。具体的には、入力側調整処理の結果を書き込む領域（図６などで後述するＭram１中に確保する領域である）を予め各ｃｈに２つずつ割り当てておき（第１アドレスと第２アドレスと呼ぶ）、ＮＤＳＰでは、Ｃｏｍｐ３０３の処理結果（プリフェーダの位置のデータ）を第１アドレスへ書き、ＣＨ＿ＯＮ３０５の処理結果（ポストフェーダの位置のデータ）を第２アドレスへ書く。後に詳述するが、ＭＤＳＰで行う混合処理では、各ステップ毎に指定された読み出しアドレス（図８で後述する読み出しアドレスメモリ８０３に設定された各ステップ毎の読み出しアドレス）で読み出した信号を混合するように構成されているから、各ｃｈの各バス毎のプリフェーダ／ポストフェーダの設定に従って当該ｃｈの読み出しアドレスを第１アドレス又は第２アドレスに設定することにより、ＰＰ３０８が実現される。混合バスのうちＳＴバス２０５については、ＭＤＳＰで第２アドレスから信号を読み出せばよい。また、各ＭＩＸバス２０６についてのＳＮＤ＿Ｌ３０９及びＳＮＤ＿ＯＮ３１０の設定、並びに、各ＳＴバス２０５についてのＴＯ＿ＳＴ３０６及びＰＡＮ３０７の設定は、当該ｃｈの信号を各混合バスへ混合するときの係数（図８で後述する係数メモリ８０２に設定される係数である）に合成されるので、それぞれ、ＭＤＳＰでの１回の係数乗算のみで上記の処理が完了する。
【００３７】
図４は、図１（ａ）の１つのＭＬＳＩの内部構造を示すブロック図である。ＭＬＳＩ４００は、動作クロック発生部４０１、タイミング信号発生部４０２、制御レジスタ４１０、通常処理用ＤＳＰ（ＮＤＳＰ）４３１、ミキシング処理用ＤＳＰ（ＭＤＳＰ）４３２、カスケード入力部（ＣＩＮ）４３３、カスケード出力部（ＣＯＵＴ）４３４、入力部（ＩＮ）４３５、出力部（ＯＵＴ）４３６、及びＩ／Ｏ ＲＡＭ４２０を備える。制御レジスタ４１０は、Ｎレジスタ（Ｎreg）４１１、Ｍレジスタ（Ｍreg）４１２、ＣＩレジスタ（ＣＩreg）４１３、ＣＯレジスタ（ＣＯreg）４１４、Ｉレジスタ（Ｉreg）４１５、及びＯレジスタ（Ｏreg）４１６を備える。Ｉ／Ｏ ＲＡＭ４２０は、Ｎram４２１、Ｍram４２２、Ｃram４２３、及びＯram４２４を備える。Ｉ／Ｏ ＲＡＭ４２０は、各処理部４３１〜４３６の間のデータ転送に使用する記憶領域である（図６で詳述する）。特に、Ｃram４２３に書き込まれたデータがＣＯＵＴ４３４により次段のＭＬＳＩにカスケード伝送されるので、Ｃram４２３は、カスケード伝送用の記憶領域である。また、Ｏram４２４に書き込まれたデータがＯＵＴ４３６により出力部１１２−１〜１１２−３に伝送されるので、Ｏram４２４は、データ出力用の記憶領域である。４３１〜４３６の各信号処理ブロックは、マイクロプログラムやロジック回路に基づいて信号処理を行う部分であり、該信号処理は、当該ブロックを伝送先とする複数の通信メモリのうちの所望のメモリからの読み出しや、当該ブロックを伝送元とする複数の通信メモリのうちの所望のメモリへの書き込みを含むものである。
【００３８】
各部について説明する。動作クロック発生部４０１は、このＭＬＳＩ内でのローカルな動作クロック（周波数は１６６ＭＨｚとする）を発生する。タイミング信号発生部４０２は、ワードクロックＷＣと前記動作クロックに基づいて、このＭＬＳＩ内の各ブロックが動作するために必要なタイミング信号を供給する。ＮＤＳＰ４３１、ＭＤＳＰ４３２、及びＣＯＵＴ４３４を含む本ＭＬＳＩ内の各ブロックは、それぞれ、タイミング信号発生部４０２から供給されるタイミング信号に応じたタイミングで動作する。なお、図１（ａ）に図示した複数のＭＬＳＩは、それぞれ自ＭＬＳＩ内の動作クロック発生部４０１の動作クロックに応じて独立に動作するので、各ＭＬＳＩ間で動作クロックのタイミングがずれることはある。ただし、全ＭＬＳＩに同一のワードクロックＷＣが供給され、各ＭＬＳＩ内のタイミング信号発生部４０２は、該ワードクロックＷＣのタイミングから１ＤＡＣ周期（１サンプリング周期）が開始するようにタイミング調整を行ったタイミング信号を発生するので、１ＤＡＣ周期の開始タイミングは全ＭＬＳＩで一致することが保証されている。
【００３９】
ＮＤＳＰ４３１は、（図１で概要を説明したが）図２の入力ｃｈ２０４又は出力ｃｈ２０７，２０８における調整処理を実行するＤＳＰである。Ｎreg４１１は、ＮＤＳＰ４３１でサンプリング周期毎に実行する３０７２ステップ分のマイクロプログラムやその実行時に使用する各ステップ毎の係数データを設定するレジスタである。当該ＭＬＳＩを入力側に使用する場合、ＣＰＵ１４１は、Ｎreg４１１に、図２の入力ｃｈ２０４の調整処理を行うマイクロプログラム及び係数データを設定する。当該ＭＬＳＩを出力側に使用する場合、ＣＰＵ１４１は、Ｎreg４１１に、図２の出力ｃｈ２０７，２０８の調整処理を行うマイクロプログラム及び係数データを設定する。ＮＤＳＰ４３１は、サンプリング周期毎に、前記係数データを読み出しながら３０７２ステップの前記マイクロプログラムを実行し、これを繰り返すことにより複数ｃｈ分の調整処理を行う。処理対象の音響信号（の各サンプルデータ）は、Ｎram４２１から読み出し、処理後の信号はＮram４２１、Ｍram４２２、又はＯram４２４に書き込む。
【００４０】
ＭＤＳＰ４３２は、（図１で概要を説明したが）図２の混合バス（ＳＴバス２０５及びＭＩＸバス２０６）における混合処理を実行するＤＳＰである。Ｍreg４１２は、ＭＤＳＰ４３２の動作時に利用する各ステップ毎の係数データや各ステップ毎のＭram４２２の読み出しアドレスを設定するレジスタである。Ｍreg４１２は、図１（ｂ）で説明したモード値を設定するモードレジスタを備える。Ｍreg４１２は、混合処理のためのマイクロプログラムを記憶しない。その代わりに、Ｍreg４１２内には、ハードウェアロジック回路で、前記モードレジスタに設定されたモードに応じた制御信号を１サンプリング周期で３０７２ステップ分発生する制御信号発生部が設けられている。ＭＤＳＰ４３２は、該制御信号発生部から出力される制御信号に基づいて、サンプリング周期毎に、前記３０７２ステップの積和演算処理を実行し、これを繰り返すことにより前記モードに応じた本数の各混合バスにおける混合処理を実現する。その混合処理の際には、Ｍreg４１２内の係数データを利用する。混合する音響信号はＭram４２２から読み込む。また、混合先の各混合バスの信号はＣＩＮ４３３から入力する。混合処理の結果である各混合バス毎の信号は、Ｎram４２１、Ｃram４２３、及びＯram４２４に書き込む。
【００４１】
なお、図１の説明では１個のＭＬＳＩをＤＳＰと呼び、図４の説明では該ＭＬＳＩ内のＮＤＳＰやＭＤＳＰのブロックをそれぞれＤＳＰと呼んでいるが、前者は１チップで信号処理を行う集積回路としての広義な捉え方で、後者は該集積回路の内部で演算を行うブロックとしての狭義な捉え方で、それぞれＤＳＰと呼んでいる。
【００４２】
ＣＩＮ４３３は、前段のＭＬＳＩからカスケード伝送されてくる信号を入力するインターフェースであるカスケード伝送信号入力回路である。このカスケード信号の入力動作は、前段のＭＬＳＩのＣＯＵＴ４３４と協働して実現される。ＣＩreg４１３は、ＣＩＮ４３３の動作を規定する制御データを設定するレジスタである。ＣＰＵ１４１は、ＣＩreg４１３の制御データを適宜設定してＣＩＮ４３３の動作を制御する。図１で説明したように、カスケード伝送では、１サンプリング周期でモード（Ｍreg４１２内のモードレジスタから与えられる）に応じた数の混合バスの信号が順次伝送されてくる。ＣＩＮ４３３は、順次伝送されてくる各混合バスの信号を当該ＣＩＮ４３３内部に設けられているＦＩＦＯ（First-In First-Out）レジスタに一旦ラッチし、その後、所定のタイミングでＭＤＳＰ４３２に出力する（矢印４４１）。ＭＤＳＰ４３２では、当該ＭＬＳＩ内の複数の入力ｃｈの信号を積和演算して、各混合バス毎に混合すべき信号を順次生成しているので、それらの各混合バスに混合すべき信号が生成されたタイミングで、ＣＩＮ４３３の前記ＦＩＦＯから出力される当該混合バスの信号を入力し、それらを混合する。なお、ＣＩＮ４３３は、入力したカスケード信号をそのままＮram４２１又はＣram４２３に書き込むこともできる（矢印４４２，４４３）。
【００４３】
ＣＯＵＴ４３４は、Ｃram４２３のデータを読み出して後段のＭＬＳＩにカスケード信号として出力するインターフェースであるカスケード出力回路である。このカスケード信号の出力動作は、後段のＭＬＳＩのＣＩＮ４３３と協働して実現される。ＣＯreg４１４は、ＣＯＵＴ４３４の動作を制御する制御データの設定レジスタである。ＣＰＵ１４１は、ＣＯreg４１４の制御データを適宜設定してＣＯＵＴ４３４の動作を制御する。
【００４４】
ＩＮ４３５は、ＡＤコンバータ、Ａバス、及び／又はシリアルバスから入力した音響信号を入力する入力インターフェース回路である。ＩＮ４３５で入力した音響信号は、Ｎram４２１、Ｍram４２２、又はＯram４２４に書き込まれる。ＩＮ４３５の動作は、ＣＰＵ１４１からＩreg４１５に設定された制御データにより規定される。図２の入力パッチ２０３はＩＮ４３５で実現される。すなわち、どの入力信号をＮram４２１のどのアドレスに書き込むかが、入力パッチ２０３でどの入力ポートをどの入力ｃｈに結線するかに相当する。
【００４５】
ＯＵＴ４３６は、Ｏram４２４のデータを読み出し、ＤＡコンバータ、Ａバス、及び／又はシリアルバスへの出力を行う出力インターフェース回路である。ＯＵＴ４３６の動作は、ＣＰＵ１４１からＯreg４１６に設定された制御データにより規定される。図２の出力パッチ２０９はＯＵＴ４３６で実現される。すなわち、Ｏram４２４のどのアドレスの信号をどの出力ラインに出力するかが、出力パッチ２０９でどの出力ｃｈをどの出力ポートに結線するかに相当する。
【００４６】
図５は、本実施形態のＭＬＳＩにおける動作タイミング図を示す。横軸は時間であり、５１１〜５１４は、それぞれワードクロックＷＣのタイミングを示す。これらのＷＣ間がサンプリング周期である。５２１〜５２３は、１サンプリング周期５０１内で、調整処理、混合処理、及びカスケード伝送の処理が実行される時間区間を示す。調整処理５２１及び混合処理５２２は、それぞれワードクロックＷＣのタイミングから前方ゆれマージン５３１＋差分マージン５３２で規定される所定時間の後に開始される。調整処理５２１及び混合処理５２２が終わった後、さらに後方ゆれマージン５３３の後に、次のワードクロックＷＣが来るようになっている。カスケード伝送の処理５２３は、調整処理５２１及び混合処理５２２の開始タイミングから差分マージン５３２だけ早められて開始される。これは、混合処理５２２中で各混合バスに混合すべき信号が生成される各タイミングの時点で、既にカスケード伝送で該当する混合バスの信号が入出力されて混合に利用できるようにしておくためであるが、これについては後に詳しく説明する。
【００４７】
なお、本実施形態ではサンプリング周波数は４８ｋＨｚであるから、１サンプリング周期は２０．８μ秒である。調整処理５２１や混合処理５２２は、１６６ＭＨｚの動作クロックの元で１サンプリング周期当り３０７２ステップ分の処理を行うから、｛１／（１６６×１０6）｝×３０７２＝１８．５×１０-6秒＝１８．５μ秒だけの時間があれば処理が完了する。従って、１サンプリング周期内で、３０７２ステップ分の調整処理５２１や混合処理５２２を行い、かつそれらの処理の前後にマージンを取ることが可能である。
【００４８】
図６は、図４のＩ／Ｏ ＲＡＭ４２０の表裏の構成を示す。Ｉ／Ｏ ＲＡＭ４２０は、表の記憶領域６０２と裏の記憶領域６０１とに二重化（すなわち、同じアドレスで表と裏の２つの領域が設けられている）されており、サンプリング周期毎に表と裏が入れ替わるようになっている。表側６０２は書き込み専用の領域であり、裏側６０１は読み出し専用の領域である。二重化されていることにより、Ｉ／Ｏ ＲＡＭ４２０内のどのアドレスも同時に読み出しと書き込みが可能である。このとき読み出しているデータは、少なくとも１サンプリング周期前に書き込まれたデータとなる。
【００４９】
裏側６０１においてＮＤＳＰ４３１の読み出し用領域となるＮramは、Ｎram１〜４の４つの領域に分けられている。表側６０２において、Ｎram１はＮＤＳＰ４３１の書き込み用領域、Ｎram２はＭＤＳＰ４３２の書き込み用領域、Ｎram３はＩＮ４３５の書き込み用領域、Ｎram４はＣＩＮ４３３の書き込み用領域となる。裏側６０１においてＭＤＳＰ４３２の読み出し用領域となるＭramは、Ｍram１，２の２つの領域に分けられている。表側６０２において、Ｍram１はＮＤＳＰ４３１の書き込み用領域、Ｍram２はＩＮ４３５の書き込み用領域となる。裏側６０１においてＣＯＵＴ４３４の読み出し用領域となるＣram１は、表側６０２ではＭＤＳＰ４３２又はＣＩＮ４３３の書き込み用領域となる。裏側６０１においてＯＵＴ４３６の読み出し用領域となるＯramは、Ｏram１〜３の３つの領域に分けられている。表側６０２において、Ｏram１はＮＤＳＰ４３１の書き込み用領域、Ｏram２はＭＤＳＰ４３２の書き込み用領域、Ｏram３はＩＮ４３５の書き込み用領域となる。
【００５０】
ＮＤＳＰ４３１は、１サンプリング周期で３０７２ステップの演算処理が可能であるが、各ステップ毎に、Ｎram１〜４の任意のアドレスから音響信号を読み出し、調整処理を施し、その結果をＮram１、Ｍram１、又はＯram１の任意のアドレスに書き込むことができる。その読み出しアドレスと書き込みアドレスは、ＮＤＳＰ４３１で実行するマイクロプログラム内で任意に設定できる。Ｎram１に書き込むのは、ＮＤＳＰ４３１における途中結果のデータをＮram１経由で再びＮＤＳＰ４３１に入力し調整処理で利用する場合である。Ｍram１に書き込むのは、調整処理の結果をＭＤＳＰ４３２の混合処理に渡すためである。Ｏram１に書き込むのは、調整処理の結果をそのままＯＵＴ４３６経由で出力する場合である。
【００５１】
ＭＤＳＰ４３２は、１サンプリング周期で３０７２ステップの演算処理が可能であるが、各ステップ毎に、Ｍram１，２の任意のアドレスから音響信号を読み出し積和演算して混合することができる。またＭＤＳＰ４３２は、上記３０７２ステップ中の所定の位置で得られる混合結果を、矢印６１１（図４の４４１に対応）のようにＣＩＮ４３３から入力したカスケード信号（各混合バスの信号）と混合し、各混合バスにおける混合結果を、Ｎram２、Ｏram２、及びＣram１の所定のアドレスに書き込むことができる。Ｍramの読み出しアドレスは、ステップ毎にＭreg４１２で任意のアドレスを設定できる。ＣＩＮ４３３からＭＤＳＰ４３２へのカスケード信号の入力は、ＭＤＳＰ４３２において各混合バスに混合すべき信号が生成されるタイミングで当該混合バスの現時点での混合信号（カスケード信号）が既にＣＩＮ４３３からＭＤＳＰ４３２に出力されて準備されているように、タイミングが調整されているが、これについては後述する。Ｎram２、Ｏram２、及びＣram１への書き込みのアドレスは、各混合バスに応じたアドレスであり、機械的に決定されるものである。ここで、「機械的に」とは、そのアドレスが、各サンプリング周期の各ステップのクロックや、ステップ数に基づいてロジック回路で作成できるという意味であり、その場合、そのアドレスを記憶するためのアドレスレジスタは不要である。例えば、Ｎram２、Ｏram２、及びＣram１を配列で表記した場合、混合バス０の混合結果はＮram２［０］とＯram２［０］とＣram１［０］に書き込み、混合バス１の混合結果はＮram２［１］とＯram２［１］とＣram１［１］に書き込み、…といった具合である。Ｎram２に書き込むのは、各混合バスの信号に対して再び調整処理を施す場合である。Ｏram２に書き込むのは、各混合バスの信号をそのままＯＵＴ４３６経由で出力する場合である。Ｃram１に書き込むのは、各混合バスの信号を次段のＭＬＳＩにカスケード伝送するためである。
【００５２】
ＣＩＮ４３３からＣram１への点線の矢印６１３（図４の４４３に対応）は、ＣＩＮ４３３により入力したカスケード信号をそのままＣram１に機械的に書き込むラインを示す。これは、カスケード伝送されてきた信号をそのまま次段のＭＬＳＩにカスケード伝送する場合である。例えば、図１（ａ）において、出力側ＭＬＳＩ１２３−１で混合バス０〜３１の信号を出力部１１２−１に出力し、出力側ＭＬＳＩ１２３−２で混合バス３２〜６３の信号を出力部１１２−２に出力する場合、ＭＬＳＩ１２３−１では混合バス３２〜６３の信号をスルーしてそのままＭＬＳＩ１２３−２にカスケード伝送する。
【００５３】
ＣＩＮ４３３からＮram４へ矢印６１２（図４の４４２に対応）のように書き込みラインを記載しているのは、このＭＬＳＩを出力側に用いる場合に、カスケード伝送されてきた信号をＮram４を経由してＮＤＳＰ４３１に渡し、ＮＤＳＰ４３１において出力側の調整処理を行わせるためである。その際の、Ｎram４への書き込みアドレスは、カスケード信号の各混合バスに対応したアドレスに機械的に書き込めばよい。例えば、Ｎram４を配列で表記した場合、混合バス０の混合結果はＮram４［０］に書き込み、混合バス１の混合結果はＮram４［１］に書き込み、…といった具合である。この場合、ＮＤＳＰ４３１は、出力ｃｈ０への入力信号をＮram４［０］から読み出し、出力ｃｈ１への入力信号をＮram４［１］から読み出し、…というように、各出力ｃｈの調整処理へ入力する信号を取得する。
【００５４】
ＣＯＵＴ４３４は、Ｃram１から各混合バスの混合信号を機械的に読み出してカスケード伝送する処理を繰り返している。Ｃram１には、例えば上記の配列形式の例であれば、Ｃram１［０］，Ｃram１［１］，…にそれぞれ混合バス０，１，…の混合結果が格納されている。そこで、ＣＯＵＴ４３４は、次段のＭＬＳＩのＣＩＮ４３３と協働して、所定のタイミングでＣram１の各混合バスの信号を順次カスケード伝送する。
【００５５】
ＩＮ４３５は、ＡＤＣ、Ａバス、及び／又はシリアルバスから入力した音響信号を、Ｎram３、Ｍram２、又はＯram３の任意のアドレスへ書き込む。その書き込みアドレスは、Ｉreg４１５により任意に指定できる。これにより図２の入力パッチの一部を実現している。なお、入力信号をＮram３に書き込むのは、ＮＤＳＰ４３１の入力ｃｈの調整処理に渡すためである。Ｍram２に書き込むのは、入力信号をそのままＭＤＳＰ４３２の混合処理に渡す場合である。Ｏram３に書き込むのは、入力信号をそのままＯＵＴ４３６経由で出力する場合である。
【００５６】
ＯＵＴ４３６は、ＤＡＣ、Ａバス、及び／又はシリアルバスへの出力信号のラッチタイミングで、Ｏram１〜３の任意のアドレスの音響信号を読み出して出力する。その読み出しアドレスは、Ｏreg４１６により任意に設定できる。これにより図２の出力パッチの一部を実現している。なお、Ｏram１から取り出すのは、ＮＤＳＰ４３１の調整処理の出力信号を出力する場合である。Ｏram２から取り出すのは、図２の混合バス２０５，２０６から取り出した信号をそのまま出力する場合である。Ｏram３から取り出すのは、入力信号をそのまま図２の出力パッチ２０９に渡す場合である。
【００５７】
なお、図４や図６において、各部４３１〜４３６から表側６０２への書き込みを示す矢印で太線とした部分は、当該ＭＬＳＩを入力側（図１（ａ）の１２２−１〜１２２−ｎ）として使用した場合の典型的な使用態様例を示す。入力側での典型的な使用態様例とは、ＩＮ４３５で入力した信号をＮram３経由でＮＤＳＰ４３１に渡し、ＮＤＳＰ４３１での入力ｃｈの調整処理の結果をＭram１経由でＭＤＳＰ４３２に渡し、ＭＤＳＰ４３２の混合処理の結果をＣram１経由で次段のＭＬＳＩにカスケード伝送する（あるいはＯram２経由でそのまま出力する）、という信号処理を行う態様である。細線の矢印は、バリエーションとしての使用態様を示している。
【００５８】
図７は、ＮＤＳＰ４３１とＮreg４１１の内部構成を示す。ＮＤＳＰ４３１は、Ｉ／Ｏ ＲＡＭ７１１、テンポラリＲＡＭ７１２、ＹＲＡＭ７１３、セレクタ７１４，７１５，７１７、乗算器７１６、加算器７１８、内部バス７１９、及び外部ＲＡＭアクセス回路７２０を備える。なお、Ｉ／Ｏ ＲＡＭ７１１は、ＮＤＳＰ４３１内部に記載したが、実際は図４や図６で説明したようにＮＤＳＰ４３１の外部にある記憶領域であり、読み出し領域としてはＮram１〜４がＩ／Ｏ ＲＡＭ７１１に相当し、書き込み領域としてはＮram１、Ｍram１、及びＯram１がＩ／Ｏ ＲＡＭ７１１に相当する。Ｎreg４１１は、補間機能付き係数供給部７０１、係数メモリ７０２、マイクロプログラムメモリ７０３、制御信号発生部７０４、外部ＲＡＭアドレスメモリ７０５、及び外部ＲＡＭアドレス供給部７０６を備える。
【００５９】
マイクロプログラムメモリ７０３は、ＣＰＵ１４１がＮＤＳＰ４３１に実行させたいマイクロプログラムを設定する記憶領域である。図４や図６で説明したように、このマイクロプログラムは、読み書きするＩ／Ｏ ＲＡＭ７１１のアドレスを含む。制御信号発生部７０４は、上記マイクロプログラムに応じた制御信号を生成し、ＮＤＳＰ４３１内の各部に供給する。ＮＤＳＰ４３１では該制御信号に基づいて各サンプリング周期毎に３０７２ステップの処理を繰り返し実行し、これにより複数ｃｈの調整処理を行う。図１（ｂ）に示したようにモードによって調整処理を行うｃｈ数が異なるから、例えば、モード３では１ｃｈに使えるステップ数を比較的大きくでき（上記３０７２ステップを配分して２４ｃｈ分の調整処理を行えばよいから１ｃｈ当り１２８ステップ使える）、一方、モード２では１ｃｈに使えるステップ数が比較的小さくなる（上記３０７２ステップを配分して６４ｃｈ分の調整処理を行うので１ｃｈ当り４８ステップしか使えない）。１ｃｈ当りに使えるステップ数が大きい場合は、図３に示した１ｃｈ分の調整処理で、あるブロックの処理を複雑なものとしたり、機能を追加することができる。逆に、１ｃｈ当りに使えるステップ数が小さい場合は、図３に示した１ｃｈ分の調整処理で、あるブロックの処理を簡易なものとしたり省略しなければならないことがある。なお、１個のＭＬＳＩ内において、処理する各ｃｈの全てで同じ調整処理を行う必要はないから、３０７２ステップ分の多くのステップ数を一部のｃｈに割り当てて複雑な調整処理を行い、他のｃｈについては残りのステップ数で簡単な調整処理を行う、ということも可能である。
【００６０】
係数メモリ７０２には、ＣＰＵ１４１が各ステップ毎の係数データを設定する。供給部７０１は補間機能を備えており、補間された係数データがセレクタ７１５に入力される。この補間機能は、係数メモリ７０２に設定された係数データの値が変更されたとき（そのままだとその値の急激な変化が雑音になることがある）、該係数データの変化に応じて時間的に補間された係数データを供給するためのものである。外部ＲＡＭ７２１は、ＮＤＳＰ４３１での処理において長時間遅延した信号が必要な場合に使用する遅延メモリである。外部ＲＡＭアドレスメモリ７０５には、該外部ＲＡＭ７２１をアクセスする際のアドレスを設定する。供給部７０６は、外部ＲＡＭアドレスメモリ７０５に設定されているアドレスで外部ＲＡＭアクセス回路７２０が外部ＲＡＭ７２１に読み書きできるように、所定のアクセス用制御信号を外部ＲＡＭアクセス回路７２０に供給する。
【００６１】
ＮＤＳＰ４３１の構成は、従来より知られている通常のＤＳＰと同様のものである。乗算器７１６は、セレクタ７１４により選択されたＩ／Ｏ ＲＡＭ７１１又はテンポラリＲＡＭ７１２のデータと、セレクタ７１５により選択された供給部７０１から供給される係数データ又はＹＲＡＭ７１３のデータとを乗算し、乗算結果を加算器７１８に出力する。加算器７１８は、セレクタ７１７により選択された内部バス７１９、Ｉ／Ｏ ＲＡＭ７１１、又はテンポラリＲＡＭ７１２のデータと、乗算器７１６から出力されたデータとを加算し、加算結果を内部バス７１９に出力する。内部バス７１９には外部ＲＡＭアクセス回路７２０が接続されており、内部バス７１９上のデータを外部ＲＡＭ７２１に書き込み、又は外部ＲＡＭ７２１内のデータを内部バス７１９に読み出すことができる。内部バス７１９上のデータは、Ｉ／Ｏ ＲＡＭ７１１、テンポラリＲＡＭ７１２、又はＹＲＡＭ７１３に書き込んだり、セレクタ７１７に入力させることができる。なお、上述の各部はパイプライン処理を行っており、１ステップ毎にＩ／Ｏ ＲＡＭ７１１からデータを読み出し、１ステップ毎にＩ／Ｏ ＲＡＭ７１１に処理後のデータを書き込むことができる。ＮＤＳＰ４３１では、これら各部がマイクロプログラムメモリ７０３に設定されたマイクロプログラムに応じて制御信号発生部７０４が発生する制御信号に基づいて動作することにより、複数ｃｈ分の調整処理（例えば図３）を行う。
【００６２】
図８は、ＭＤＳＰ４３２及びＭreg４１２の内部構成を示す。ＭＤＳＰ４３２は、Ｉ／Ｏ ＲＡＭ８１１、乗算器８１２、セレクタ８１３、加算器８１４、ゲート８１５、加算器８１６、及び内部バス８１７を備える。なお、Ｉ／Ｏ ＲＡＭ８１１は、ＭＤＳＰ４３２内部に記載したが、実際は図４や図６で説明したようにＭＤＳＰ４３２の外部にある記憶領域であり、読み出し領域としてはＭram１，２がＩ／Ｏ ＲＡＭ８１１に相当し、書き込み領域としてはＮram２、Ｏram２、及びＣram１がＩ／Ｏ ＲＡＭ７１１に相当する。Ｍreg４１２は、補間機能付き係数データ供給部８０１、係数メモリ８０２、Ｉ／Ｏ ＲＡＭ読み出しアドレスメモリ８０３、読み出しアドレス供給部８０４、モードレジスタ８０５、制御信号発生部８０６、及び混合結果出力タイミング信号発生部８０７を備える。
【００６３】
モードレジスタ８０５は、図１（ｂ）で説明したモードを設定するレジスタである。制御信号発生部８０６は、設定されたモードに応じてＭＤＳＰ４３２の各部の動作を制御するための制御信号を生成し各部に供給するハードウエアロジック回路である。ＭＤＳＰ４３２は、該制御信号に基づいて各サンプリング周期毎に３０７２ステップの処理を繰り返し実行し、これにより混合処理を行う。制御信号発生部８０６内には混合結果出力タイミング信号発生部８０７が設けられている。混合結果出力タイミング信号発生部８０７は、主としてセレクタ８１３の選択と加算器８１６の加算のタイミングを制御するためのタイミング信号（そのタイミングについては図９で説明する）を発生する。係数メモリ８０２は、各ステップ毎の係数データを設定する記憶手段である。供給部８０１は補間機能（図７の７０１と同様のもの）を備えており、補間された係数データが各ステップ毎に乗算器８１２に入力される。Ｉ／Ｏ ＲＡＭ読み出しアドレスメモリ８０３は、各ステップ毎の読み出しアドレスを設定するレジスタである。供給部８０４は、各ステップ毎に、該メモリ８０３から読み出しアドレスを読み出し、Ｉ／Ｏ ＲＡＭ８１１に供給する。
【００６４】
乗算器８１２は、各ステップ毎に、供給部８０４から供給される当該ステップの読み出しアドレスでＩ／Ｏ ＲＡＭ８１１（Ｍram）から読み出したデータと、供給部８０１から供給される当該ステップの係数データとを乗算し、乗算結果を加算器８１４に出力する。セレクタ８１３は、混合結果出力タイミング信号発生部８０７から与えられる所定のタイミングでは“０”を選択出力し、それ以外のタイミングでは加算器８１４の加算結果を選択出力する。加算器８１４は、乗算器８１２の出力とセレクタ８１３の出力とを加算し、加算結果を出力する。なお、不図示であるが、加算器８１４の出力からセレクタ８１３の入力側に戻る経路中にはアキュムレータが設けられており、あるステップでの加算器８１４の加算結果は該アキュムレータに一旦格納され、次のステップでセレクタ８１３への入力となる。従って、セレクタ８１３に入力する加算結果は１ステップ前に加算器８１４で加算した結果である。加算器８１６は、混合結果出力タイミング信号発生部８０７から与えられる所定のタイミングで、加算器８１４の出力とゲート８１５を介して与えられるＣＩＮ４３３からのカスケード信号（混合バスの信号）とを加算し、加算結果を内部バス８１７経由でＩ／Ｏ ＲＡＭ８１１に書き込む。図６でも説明したが、この書き込みは各混合バスの混合結果をＮram２、Ｏram２、及びＣram１の対応する位置へ機械的に書き込む処理である。その書き込みアドレスは、モードに応じて発生される制御信号に予め含まれている。上述の各部はパイプライン処理を行っており、１ステップ毎にＩ／Ｏ ＲＡＭ８１１からデータを読み出し、１ステップ毎にＩ／Ｏ ＲＡＭ８１１に処理後のデータを書き込むことができる。（なお、このゲート８１５を閉じると、そのＭＬＳＩでは、前段からカスケード入力された音響信号が足しこまれず、そのＭＬＳＩの混合バス処理の結果を出力すると、そこから新たなカスケードが始まる形となる。このような利用法により、例えば、図１（ａ）のような基板がある場合に、最初のｘ個と後のｙ個にグループ分けして、それぞれ独立したミキサとして動作させることができる。その場合、（ｘ＋１）番目のＭＬＳＩに、ゲート８１５を閉じた状態で入力側の処理を行わせ、そこでカスケードを分離すればよい。）
【００６５】
なお、ＭＬＳＩを入力側として使用する場合、ゲート８１５は常に開けた状態とし、ＭＤＳＰ４３２が前段のＭＬＳＩからのカスケード信号を入力できるようにしておく。ＭＬＳＩを出力側として使用する場合、典型的な使用態様例ではＭＤＳＰ４３２は利用しないので、ゲート８１５は常に閉じた状態とする。出力側での典型的な使用態様例とは、入力側ＭＬＳＩからカスケード伝送された各混合バスの信号のうち、自ＭＬＳＩの出力ｃｈで調整処理を行う信号のみをＣＩＮ４３３からＮram４経由でＮＤＳＰ４３１に渡して調整処理を行い（それ以外の信号を含む全ての信号をＣＩＮ４３３からＣram１経由で次段の出力側ＭＬＳＩにスルーする）、ＮＤＳＰ４３１での出力ｃｈの調整処理の結果をＯram１経由で出力する（図６参照）、というような信号処理を行う形態である。出力側の処理ではＭＤＳＰが全く使われていないので、ＭＤＳＰへの動作クロックを供給しているラインにゲートを設け、出力側のＭＬＳＩではそのゲートを閉じて、動作クロックがＭＤＳＰに供給されないようにすれば、その分だけ消費電力を削減することができる。なお、バリエーションとして、ＮＤＳＰ４３１での出力側調整処理の結果をＭram１経由でＭＤＳＰ４３２に渡して混合処理を行わせることも可能であり、その場合はゲート８１５を開けてカスケード伝送されてきた信号との混合を行うようにすることもできる。
【００６６】
次に、図８のＭＤＳＰ４３２における混合処理の詳細を説明する。図９は、各モードにおけるＭＤＳＰ４３２の混合処理の動作を示すタイムチャートである。図９（ａ）の９０１は、時間経過に従ってサンプリング周期毎にワードクロックＷＣが９０３−１，９０３−２，…のように順次発生される様子を示す。９０２はワードクロックＷＣ９０３−１と９０３−２と間の１サンプリング周期を拡大したものである。
【００６７】
図９（ｂ）の９１０は、モード１の場合の、１サンプリング周期での、ＭＤＳＰ４３２による混合処理の流れを示すブロックである。これは図５で説明した混合処理５２２に相当するものであり、ワードクロックＷＣのタイミング９０３−１から前方ゆれマージン５３１＋差分マージン５３２の後にブロック９１０の混合処理が開始され、その終了後には次のワードクロックＷＣ９０３−２までに後方ゆれマージン５３３が確保されている。９１４はＭＤＳＰ４３２が１ステップの動作を行う１動作クロックの周期を示す。「ＭＬＳＩ内部の動作クロック」の行９１１は、ＭＤＳＰ４３２が実行する３０７２の各ステップの番号（０〜３０７１）を順番に並べたものである。「入力ｃｈ」の行９１２は、どの入力ｃｈの信号をＩ／Ｏ ＲＡＭ８１１から読み出すかを示す。「Ｂｕｓ」の行９１３は、どの混合バスへの混合処理を行うかを示す。
【００６８】
以下、図９（ｂ）のモード１の場合の各ステップ毎の処理を順に説明する。
【００６９】
（１）ステップ０における処理を説明する。図８のＭＤＳＰ４３２では、読み出しアドレスメモリ８０３からステップ０に対応するアドレスが読み出され、Ｉ／Ｏ ＲＡＭ８１１（Ｍram）の該アドレスのデータ（このデータが、行９１２の、ステップ０の下に示されているi1に対応する。以下、ｃｈi1のデータと呼ぶ。）が乗算器８１２に入力される。Ｍramの当該アドレスには、前ステップまでにＮＤＳＰ４３１による入力ｃｈの調整処理の結果やＩＮ４３５により入力した信号（のサンプルデータ）が書き込まれている。また、ステップ０に対応する係数データが、供給部８０１から乗算器８１２に入力される。乗算器８１２は、Ｍramから読み出したデータと入力された係数データとを乗算し、その結果を加算器８１４に入力する。ステップ０では、セレクタ８１３が“０”を選択出力するように制御信号が与えられる。従って、加算器８１４は、“０”と上記乗算結果とを加算し、加算結果を出力する。その加算結果は、図８で説明したように、次のステップで使うために不図示のアキュムレータに記憶される。
【００７０】
（２）ステップ１における処理を説明する。ＭＤＳＰ４３２では、読み出しアドレスメモリ８０３からステップ１に対応するアドレスが読み出され、Ｍramの該アドレスのデータ（行９１２の、ステップ１の下に示されているｃｈi2のデータ）が乗算器８１２に入力される。また、ステップ１に対応する係数データが、供給部８０１から乗算器８１２に入力される。乗算器８１２は、Ｍramから読み出したデータと入力された係数データとを乗算し、その結果を加算器８１４に入力する。ステップ１では、セレクタ８１３に対して、前ステップ０において不図示のアキュムレータに記憶された加算結果を選択出力するように制御信号が与えられる。従って、加算器８１４は、前回の加算結果と上記乗算結果とを加算し、加算結果を出力する。その加算結果は、次のステップで使うために不図示のアキュムレータに記憶される。以下、ステップ２〜３１でも同様の処理を行う。いまモード１を仮定しているので、当該ＭＬＳＩではＮＤＳＰ４３１により３２ｃｈ分の調整処理が行われ信号が生成されている。従って、それら３２ｃｈ分の各信号をＭramに書き込み、上記ｃｈi1〜ｃｈi32のデータとしてＭramから読み出して上述したように係数を乗算して累算する積和演算を行えば、当該ＭＬＳＩ内で生成した全３２ｃｈ分の信号の混合を行うことができる。その混合結果は、上記ステップ３１の処理において加算器８１４から出力される。
【００７１】
（３）図９（ｂ）の９１５−１に示すステップ３１では、上記（２）の処理の後、さらに以下の処理を行う。当該ＭＬＳＩ内で生成した全ｃｈ分の信号の混合結果が加算器８１４から出力されるタイミングで、前段のＭＬＳＩからカスケード伝送された信号を図８のＣＩＮ４３３からゲート８１５経由で取り込み、前記加算器８１４から出力される結果と当該カスケード信号とを加算器８１６で加算する。なお、例えば図１（ａ）のＭＬＳＩ１２２−１では前段からのカスケード信号は無い（カスケード入力端子には何も接続されていない）から、その場合は必然的にカスケード信号として常に“０”が入力したものと仮想され、従って加算器８１４は“０”に加算器８１４の出力を加算することになる。加算器８１６の加算結果は、Ｉ／Ｏ ＲＡＭ８１１の所定のアドレスに書き込む。９１５−１のタイミングで前段のＭＬＳＩからカスケード伝送されるのは、混合バス０（ＭＩＸ１）の信号である。また、上記ｃｈi1〜ｃｈi32のデータにそれぞれ乗算する係数データは任意に設定できるので、混合バス０に混合したくないｃｈi*については、それに対応する係数メモリ８０２内の係数データを“０”に設定しておけば混合されないことになる。従って、上記加算器８１６の加算は、要するに、当該ＭＬＳＩで生成した全ｃｈ分の信号のうち混合バス０に混合すべき信号を混合したもの（加算器８１４の出力）と、前段のＭＬＳＩから入力した混合バス０の信号（ゲート８１５の出力）とを、混合するという意味を持つ。加算器８１６の加算結果（混合バス０の混合結果）は、図６で説明したように、Ｎram２、Ｏram２、及びＣram１のそれぞれの混合バス０に対応するアドレスに機械的に書き込まれる。
【００７２】
（４）ステップ３２〜６３では、上記ステップ０〜３１と同様の動作を行う。ただし、混合バス０の代わりに混合バス１（ＭＩＸ２）の混合を行う。以下、同様に、ステップ３０４０〜３０７１の混合バス９５（ステレオＢのＲ）の混合までの処理を行う。
【００７３】
以上により、当該ＭＬＳＩで生成した３２ｃｈ分のうちの任意の信号を、９６本ある混合バスのうちの任意のバスに、混合できることが保証される。なお、上記の説明から分かるように、モード１では、ステップ３１，６３，…３０３９，３０７１のタイミング（図９（ｂ）の９１５−１〜９１５−９６）で、加算器８１６の加算とその加算結果（混合結果）のＮram２、Ｏram２、及びＣram１への書き込みが行われ、ステップ０，３２，６４，…，３０４０のタイミングで、セレクタ８１３が“０”を選択出力するように制御しているが、これらのタイミングは混合結果出力タイミング信号発生部８０７によって検出され、所定の制御信号がＭＤＳＰ４３２の各部に供給されるようになっている（図１０で詳述する）。
【００７４】
図９（ｂ）は、モード１の場合であるが、他のモードの場合も同様である。図９（ｃ）のモード２の場合は、入力ｃｈ数が６４で混合バス数が４８であるので、６４ｃｈ分を１まとまりとして混合を行い、ステップ６３，１２７，…，３０７１（図９（ｃ）の９２５−１，…，９２５−４８）で４８本の各混合バスの信号との混合が行われる。図９（ｄ）のモード３の場合は、入力ｃｈ数が２４で混合バス数が１２８であるので、２４ｃｈ分を１まとまりとして混合を行い、ステップ２３，４７，…，３０７１（図９（ｄ）の９３５−１，…，９３５−１２８）で１２８本の各混合バスの信号との混合が行われる。図９（ｅ）のモード４の場合は、入力ｃｈ数が４８で混合バス数が６４であるので、４８ｃｈ分を１まとまりとして混合を行い、ステップ４７，９５，…，３０７１（図９（ｅ）の９４５−１，…，９４５−６４）で４８本の各混合バスの信号との混合が行われる。
【００７５】
なお、図９では、どのモードの場合も、各混合バスに混合する入力ｃｈとしてｃｈi1，ｃｈi2，…が記載されているが、例えば同じｃｈi1であっても必ず同じ信号を利用するとは限らない。図８で説明したように、３０７２の各ステップ毎にＭramの読み出しアドレスを読み出しアドレスメモリ８０３に設定できるからである。従って、例えばモード１のステップ０でＭＩＸ１に混合するｃｈi1の信号は図３のプリフェーダの位置（Ｃｏｍｐ３０３の出力）から取り出し、ステップ３２でＭＩＸ２に混合するｃｈi1の信号は図３のポストフェーダの位置（ＣＨ＿ＯＮ３０５の後）から取り出す、というように、任意の信号を入力して混合することができる。
【００７６】
以上のように、ＭＬＳＩのＭＤＳＰ４３２は、１サンプリング周期内で３０７２回の積和演算（乗算１回、加算１回）が可能なＤＳＰであり、その３０７２回をモードに応じたｃｈ数×混合バス数で使用している。一般的には、図８のようにＭＤＳＰ４３２を構成するとともに、下記（１）〜（３）のようにすればよい。
【００７７】
（１）ＭＤＳＰ４３２は、１サンプリング周期内で、Ｈ＝Ｊ×Ｋ回（ＪとＫは何れも２以上の整数）の積和演算を行うＤＳＰとし、固定値Ｈに対するＪとＫの値の組み合わせとして、（Ｊ1，Ｋ1）、（Ｊ2，Ｋ2）、…などの複数の組み合わせがあるものとする。これらの組み合わせを、モード１，２，…に割り当て、モードｍ（ｍ＝１，２，…）のときｃｈ数がＪmで混合バス数がＫmとする。例えば、図１（ｂ）の例では、Ｈ＝３０７２で、モード１のときＪ1＝３２，Ｋ1＝９６、モード２のときＪ2＝６４，Ｋ2＝４８、モード３のときＪ3＝２４，Ｋ3＝１２８、モード４のときＪ4＝４８，Ｋ4＝６４である。
【００７８】
（２）そして、制御信号発生部８０６で、設定されたモードに応じた制御信号を発生し、１サンプリング周期内で、
・ｈ＝０，Ｊm，２Ｊm，…，（Ｋm−１）×Ｊmの各ステップｈでは、セレクタ８１３が“０”を選択出力するようにし、乗算器８１２と加算器８１４で
データ［ｈ］×係数［ｈ］＋“０”→アキュムレータ
の演算を行い、
・それ以外の各ステップｈでは、セレクタ８１３が前ステップにおける加算器８１４の出力すなわち上述の不図示のアキュムレータの値を選択出力するようにし、乗算器８１２と加算器８１４で
データ［ｈ］×係数［ｈ］＋アキュムレータ→アキュムレータ
の演算を行う。なお、データ［ｈ］は読み出しアドレスメモリ８０３のステップｈに対応する読み出しアドレスでＭram中から読み出したデータであり、係数［ｈ］は係数メモリ８０２から供給されるステップｈに対応する係数値である。ｈは、０からＨ−１の整数をとるステップ番号である。
【００７９】
（３）さらに、ｈ＝Ｊm−１，２Ｊm−１，…，Ｋm×Ｊm−１の各ステップｈでは、加算器８１６で
アキュムレータ＋カスケード信号→Ｎram２、Ｏram２、及びＣram１
の演算を行う。これは、前段のＭＬＳＩからカスケード伝送された信号をＣＩＮ４３３からゲート８１５経由で取り込み、前記加算器８１４から出力される結果と当該カスケード信号とを加算器８１６で加算する処理である。この処理では、ステップＪm−１で混合バス０の混合結果を、ステップ２Ｊm−１で混合バス１の混合結果を、…、ステップＫm×Ｊm−１で混合バスＫm−１の混合結果を、Ｎram２、Ｏram２、及びＣram１の各混合バスに対応する位置に書き込む。
【００８０】
以上のように、一般化した形でＭＤＳＰを構成することができる。なお、ＪやＫの値は２のべき乗が含まれる値とするのがＤＳＰの構成上合理的である。例えば、Ｊ＝ａ×２s，Ｋ＝ｂ×２tの形式の値とし、ｓとｔの値の組み合わせを変えて複数のモードに割り当てるのがよい。
【００８１】
図１０（ａ）は、図８の混合結果出力タイミング信号発生部８０７の詳細な構成を示す。混合結果出力タイミング信号発生部８０７は、検出部１００１、６ビットカウンタ１００２、及びタイミング信号発生部１００３を備える。６ビットカウンタ１００２は、ステップ０で“０”にリセットされ、その後は動作クロック毎すなわちステップ毎にカウントアップする。検出部１００１は、モードに応じて、６ビットカウンタ１００２が図１０（ｂ）に示す６ビットのパターンになったタイミングを検出する。要するに、モード１のときは図９（ｂ）のステップ３１，６３，…３０３９，３０７１の各タイミングを検出し、モード２のときは図９（ｃ）のステップ６３，１２７，…，３０７１の各タイミングを検出し、モード３のときは図９（ｄ）のステップ２３，４７，…，３０７１の各タイミングを検出し、モード４のときは図９（ｅ）のステップ４７，９５，…，３０７１の各タイミングを検出する。検出したタイミングで、上述の加算器８１６の加算と該加算結果のＮram２、Ｏram２、及びＣram１への書き込みを行うように制御信号を発生する。なお、Ｎram２、Ｏram２、及びＣram１への書き込みは図６で説明したように各混合バスに対応する領域に書き込むものであるから、混合結果出力タイミング信号発生部８０７は、１サンプリング周期中で何番目に発生した書き込みタイミングであるかをカウントする不図示のカウンタを備えているものであり、該カウンタの値に応じた位置に書き込みを行うような制御信号を発生するものである。検出部１００１は、各モードにおいて図１０（ｂ）のパターンを検出したタイミングの次のステップ（例えば、モード１ならステップ３２，６４，…３０４０のタイミング）で、リセット信号を出力して６ビットカウンタ１００２を“０”にリセットする。また、このタイミングで、タイミング信号発生部１００３は、セレクタ８１３が“０”を選択出力するように制御する制御信号を発生する。
【００８２】
図１１は、図１（ａ）のように接続した複数のＭＬＳＩで図７〜図１０で説明した動作を実行した場合の信号の流れを示す概念図である。ＭＬＳＩ Ｉ1で示す太い点線の部分が、図１（ａ）のＭＬＳＩ Ｉ1で行う演算を示している。以下、ＭＬＳＩ Ｉ2〜ＭＬＳＩ Ｉnも同様である。ＭＬＳＩ Ｉ1では、１１０１−１に示すようにｃｈ数がｊの各入力ｃｈの信号（図１（ａ）の入力部１１１−１からの信号）がライン１１０２−１〜１１０２−ｊにより入力される。このライン１１０２−１〜１１０２−ｊは、ＩＮ４３５により入力した信号をＮram３を介してＮＤＳＰ４３１に渡すことに相当する（図４、図６）。例えばモード１が設定されていたとすると、入力ｃｈ数が３２であるからｊ＝３２である。ＥＱ／Ｃｏｍｐ１１０３−１〜１１０３−ｊの各ブロックは、このＭＬＳＩ Ｉ1のＮＤＳＰ４３１で実行する各入力ｃｈ毎の調整処理（図３）を示している。各入力ｃｈの調整処理の出力は、それぞれライン１１０４−１〜１１０４−ｊを経由して点線で囲ったブロック１１０５−１に入力する。このブロック１１０５−１は、当該ＭＬＳＩ Ｉ1のＭＤＳＰ４３２で実行する混合処理を示している。ライン１１０４−１〜１１０４−ｊは、ＮＤＳＰ４３１からＭＤＳＰ４３２にＭram１を介して信号を渡すことに相当する（図４、図６）。
【００８３】
各ＭＬＳＩの混合処理１１０５−１〜１１０５−ｎを縦に横切るライン１１０６−１〜１１０６−ｋはｋ本の混合バスに相当する。例えばモード１が設定されていたとすると、混合バス数が９６であるからｋ＝９６である。ライン１１０６−１〜１１０６−ｋが順に混合バス０，１，…，ｋ−１を表すものとすると、例えば混合バス０に対応するライン１１０６−１と各入力ｃｈに対応するライン１１０４−１〜１１０４−ｊとの各交点は、ＭＬＳＩ Ｉ1内の各入力ｃｈの信号を混合バス０に混合することを示している。ＭＬＳＩ Ｉ2〜ＭＬＳＩ Ｉnも同様である。ただし上述したように、実際の積和演算は、各ＭＬＳＩ内の入力ｃｈの信号をまず混合し、その結果をカスケード伝送されてきた混合バスの信号に混合し、次段のＭＬＳＩにカスケード伝送する、という手順を採っている。入力側の最終段のＭＬＳＩ Ｉnからカスケード伝送された各混合バスの信号は、出力側ＭＬＳＩに入力する。ここではＭＬＳＩ Ｏ1のみを示した。ＥＱ／Ｃ１１２２はＭＬＳＩ Ｏ1における出力側調整処理を示す。１１２０は図１（ａ）の出力部１１２−１へ送られる出力信号を示す。同様に、１１２１は出力部１１２−２，１１２−３へ送られる信号である。ＭＬＳＩは、設定するモードを変更することにより、上記ｊとｋの値の組み合わせを変更することができる。
【００８４】
図１２は、カスケード伝送のタイミングチャートを示す。図１２（ａ）はワードクロックＷＣのタイミング１２０１−１〜１２０１−５を示す。図１２（ｂ）は第１周期と第２周期における第１のＭＬＳＩ（ＭＬＳＩ１と呼ぶ）の動作を示し、図１２（ｃ）は同サンプリング周期における第２のＭＬＳＩ（ＭＬＳＩ２と呼ぶ）の動作を示す。ＭＬＳＩ１のカスケード伝送の出力端子がＭＬＳＩ２のカスケード伝送の入力端子に接続されているものとする。いまモード１が設定されているとして、ＭＬＳＩ１からＭＬＳＩ２へのカスケード伝送の処理手順を説明する。ＭＬＳＩ１は、カスケード伝送の流れの先頭のＭＬＳＩとする。
【００８５】
図１２（ｂ）及び（ｃ）において、「ＣＩＮ内ＦＩＦＯへのラッチ」の区間１２０２−１，２及び１２０５−１，２は、各ＭＬＳＩにおいて、各サンプリング周期中で前段のＭＬＳＩからカスケード伝送されてくる信号を受信してＣＩＮ４３３内のＦＩＦＯへ順次ラッチする受信側処理を行う区間を示す。「混合処理」の区間１２０３−１，２及び１２０６−１，２は、各ＭＬＳＩ内で調整処理した信号の各混合バスへの混合処理を行う区間を示す。「Ｃram１（書込）」は、時間的な流れを示すものではなく、図４や図６で説明したＣram１に順次混合結果が格納されていく様子を示すものである。Ｃram１のＭＩＸ１，２，…は、それぞれ、混合バス０，１，…の混合結果を格納する領域を示す。「カスケード伝送」の区間１２０４−１，２及び１２０７−１，２は、当該ＭＬＳＩから次段のＭＬＳＩへのカスケード伝送（送信側処理）を行う区間を示す。
【００８６】
ＭＬＳＩ１は、混合処理の区間１２０３−１で上記図９（ｂ）で説明したブロック９１０のモード１の混合処理を行い、各混合バス０〜９５の混合結果を、９１５−１〜９１５−９６の各タイミングでＣram１（及びＮram２とＯram２）に順次書き込む。詳しく言うと、まず図１２（ｂ）の区間１２１１は図９（ｂ）のステップ０〜３１の処理区間に対応し、区間１２１２は図９（ｂ）のステップ３２〜６３の処理区間に対応する（以下省略するが、これ以降も同様）。従って、区間１２１１の終了タイミングＡが図９（ｂ）の９１５−１に対応し、区間１２１２の終了タイミングＢが図９（ｂ）の９１５−２に対応するから、タイミングＡで混合バス０の混合結果（当該ＭＬＳＩ１で生成した全ｃｈの信号のうち混合バス０に混合すべき信号を混合したもの）をＣram１（ＭＩＸ１）に書き込み、タイミングＢで混合バス１の混合結果をＣram１（ＭＩＸ２）に書き込み、以下同様にして、区間１２０３−１で混合バス９５までの混合結果をＣram１に書き込む。なお、図９で説明したように、各ＭＬＳＩでＣram１に書き込む混合結果は、当該ＭＬＳＩ１で調整処理を行った各ｃｈの信号を混合した結果に前段のＭＬＳＩからカスケード伝送された信号を加算した結果であるが、ＭＬＳＩ１の前段にはＭＬＳＩが存在しないから、ここで加算するカスケード信号は“０”となる。従って、区間１２０３−１の混合処理でＣram１に書き込む混合結果は、当該ＭＬＳＩ１で調整処理を行った各ｃｈの信号を混合した結果となる。第２周期の区間１２０３−２で行う混合処理以降でも同様である。
【００８７】
第２周期のカスケード伝送１２０４−２の区間では、上記混合処理の区間１２０３−１で書き込んだＣram１の混合バス０〜９５の各データをＭＬＳＩ２へカスケード伝送する。まず、タイミング（１）で混合バス０（ＭＩＸ１）のデータをＣram１から転送開始し、区間１２２１でその転送を実行し、タイミング（２）でその転送を終了する。次に、タイミング（２）で混合バス１（ＭＩＸ２）のデータをＣram１から転送開始し、区間１２２２でその転送を実行し、タイミング（４）でその転送を終了する。同様にして、Ｃram１の混合バス９５のデータのカスケード伝送まで順次実行する。なお、モード１では１データ（３２ビット）の転送は４転送クロック（３２動作クロック）で行うが、転送クロックについては図１３で詳述する。
【００８８】
一方、第１周期の区間１２０３−１の混合処理と同様にして、第２周期でも区間１２０３−２で混合処理が実行されている。すなわち、区間１２１３の終了タイミング（３）で混合バス０の混合結果をＣram１（ＭＩＸ１）に書き込み、区間１２１４の終了タイミング（５）で混合バス１の混合結果をＣram１（ＭＩＸ２）に書き込み、以下同様に混合バス９５までの混合結果を書き込む。
【００８９】
上記のタイミング（１）〜（５）は時間的な順序を示している。すなわち、（１）でＣram１の混合バス０のデータを転送開始し、（２）でその転送を終了したら、その少し後のタイミング（３）で次の混合バス０の混合結果をＣram１に書き込むようにしている。従って、Ｃram１上の各混合バスの信号の記憶領域においては、カスケード伝送でデータを送出した後に次の混合結果を書き込むことになるので、データの競合は起こらない。これは、カスケード伝送の処理を混合処理より差分マージン分だけ早めて実行し、受信側では受信したデータを一旦ＦＩＦＯにラッチし必要なタイミングで読み出して使用するようにしていることによる。なお、本実施形態では、図６で説明したようにＣramは表裏に二重化されているから、書き込みと読み出しは同時に行っても問題はない。
【００９０】
区間１２０４−２でカスケード伝送された各混合バスのデータは、次段のＭＬＳＩ２の区間１２０５−２の受信側処理で受信・ラッチされる。すなわち、まずタイミング（１１）で、ＭＬＳＩ１からカスケード伝送された混合バス０（ＭＩＸ１）のデータの受信、及び、ＣＩＮ４３３内のＦＩＦＯへのラッチを開始する。区間１２３１（ＭＬＳＩ１の区間１２２１に対応している）で、その受信及びラッチを実行し、タイミング（１２）でラッチを終了する。この時点で、混合バス０のデータがＦＩＦＯに書き込まれたことになる。同様にして、区間１２３２（ＭＬＳＩ１の区間１２２２に対応している）で、混合バス１のデータを受信しラッチする。以下同様に、ＭＬＳＩ１からカスケード伝送される各混合バスの信号を受信・ラッチする。
【００９１】
一方、区間１２０６−１，２では、（ＭＬＳＩ１の区間１２０３−１，２と同様にして）ＭＬＳＩ２での混合処理が実行される。区間１２０６−２で詳しく説明すると、区間１２４１が図９（ｂ）のステップ０〜３１の処理区間に対応し、その終了タイミング（１３）が図９（ｂ）の９１５−１に対応し、区間１２４２が図９（ｂ）のステップ３２〜６３の処理区間に対応し、その終了タイミング（１５）が図９（ｂ）の９１５−２に対応する（これ以降も同様）。従って、区間１２４１で当該ＭＬＳＩ２において調整処理を行った各ｃｈの信号を混合した結果（混合バス０に混合すべき信号）を求め、その終了タイミング（１３）で、その混合結果に、既にラッチしてあるカスケード伝送で受信した混合バス０のデータを加算し、その加算結果を混合バス０（ＭＩＸ１）のデータとしてＣram１に書き込む。また、区間１２４２で当該ＭＬＳＩ２において調整処理を行った各ｃｈの信号を混合した結果（混合バス１に混合すべき信号）を求め、その終了タイミング（１５）で、その混合結果に、既にラッチしてあるカスケード伝送で受信した混合バス１のデータを加算し、その加算結果を混合バス１（ＭＩＸ２）のデータとしてＣram１に書き込む。以下同様にして、当該ＭＬＳＩ２において調整処理を行った信号を混合バス０〜９５に反映させてＣram１に書き込む。各サンプリング周期でＣram１に書き込まれた混合バス０〜９５のデータは、次のサンプリング周期のカスケード伝送の送信側処理（１２０７−１，２など）で次段のＭＬＳＩにカスケード伝送される。このとき、Ｃramの書き込みと読み出しが競合しないことは上述したとおりである。
【００９２】
これ以降のカスケード伝送の処理も同様である。以上から分かるように、本実施形態のＭＬＳＩでは、あるサンプリング周期で混合処理した結果は次のサンプリング周期で次段のＭＬＳＩにカスケード伝送される。従って、カスケード伝送による遅延は１サンプル分である。図１で言えば、各入力部１１１−１〜ｎから各ＭＬＳＩ Ｉ1〜Ｉnに同時に入力したサンプルは、最終段のＭＬＳＩ Ｉnで混合バスに反映されるタイミングを基準にすると、入力部１１１−n-1から入力したサンプルは１サンプリング周期遅れ、入力部１１１−n-2から入力したサンプルは２サンプリング周期遅れ、…、入力部１１１−１から入力したサンプルはn-1サンプリング周期遅れて、それぞれ混合バスに反映されることになる。従来は、複数のＤＳＰを接続した場合、少なくともＤＳＰ間の転送に１サンプリング周期かかりＤＳＰ内処理に１サンプリング周期かかるので、接続したＤＳＰ間で２サンプリング周期の遅延が生じていた。本実施形態のＭＬＳＩでは、その遅延を１サンプリング周期に抑えることができるので、サンプルずれに対する要求仕様が厳しい業務用の機器などに適用して好適である。
【００９３】
なお、図１のようにＭＬＳＩをカスケード接続する順序は予め分かっているから、各入力部１１１−１〜ｎに同じタイミングで入力したサンプルに対して、入力部１１１−１は遅れ無しでＭＬＳＩ Ｉ1に入力させ、入力部１１１−２は１サンプリング周期遅れてＭＬＳＩ Ｉ2に入力させ、…、入力部１１１−ｎはｎ−１サンプリング周期遅れてＭＬＳＩ Ｉnに入力させるようにすれば、混合バスに反映する時点でのサンプルずれを無くすことができる。
【００９４】
図１３は、ＭＬＳＩ間のカスケード伝送における伝送ビットデータの詳細を示す。図１で説明したように、モード毎に、１サンプリング周期で伝送する混合バス数（データ数）が異なる。また、各ＭＬＳＩの内部は１６６ＭＨｚの動作クロックで動作しているが、ＭＬＳＩ間のデータ伝送は、信頼性を確保するため上記動作クロックより遅いクロックで実施する必要がある。そこで、本実施形態のカスケード伝送では、モードに応じて伝送線の数と伝送に使用するクロックの周波数とを変更し、各モードにおいて１サンプリング周期中に必要なデータの伝送が行えるようにしている。
【００９５】
図１３（ａ）は、モード１の場合である。モード１では、１サンプリング周期内で混合バス０〜９５のデータ（１データは３２ビットなので、全体で３２×９６ビット）を全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として８本のライン（それぞれはシリアル伝送を行うライン）を使用し、４転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／８分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝３８４転送クロック分の転送を行うことができ、４転送クロック（３２動作クロック）で１データ転送できるので、３８４／４＝９６個のデータを転送できる。これが各混合バス０〜９５のデータに対応する。図１３（ａ）の「混合バス０」と記載した部分が、混合バス０の信号の当該サンプリング周期における１データ（３２ビット）を、８ライン使用して４転送クロックでカスケード伝送している様子を示している。以下、混合バス９５まで同様である。図９（ｂ）との対応を述べると、図１３（ａ）の混合バス０の区間が図９（ｂ）の動作クロック０〜３１に対応し、図１３（ａ）の混合バス１の区間が図９（ｂ）の動作クロック３２〜６３に対応し、…、図１３（ａ）の混合バス９５の区間が図９（ｂ）の動作クロック３０４０〜３０７１に対応している。ただし、図５などで説明したように、カスケード伝送の処理を差分マージン分だけ早めて実行している。
【００９６】
以上のようにしてモード１におけるカスケード伝送を行うことにより、図９や図１２で説明したタイミングが保証される。すなわち、例えば図９（ｂ）で言えば、９１５−１の時点で混合バス０のデータの受信・ラッチが済んでおり、９１５−２の時点で混合バス１のデータの受信・ラッチが済んでおり、以下同様にして当該ＭＬＳＩ内で各混合バスに加算するデータが生成される時点で前段のＭＬＳＩからの当該混合バスのデータの受信・ラッチが済んでいることが保証される。
【００９７】
図１３（ｂ）は、モード２の場合である。モード２では、１サンプリング周期内で混合バス０〜４７のデータを全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として４本のラインを使用し、８転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／８分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝３８４転送クロック分の転送を行うことができ、８転送クロックで１データ転送できるので、３８４／８＝４８個のデータを転送できる。これが各混合バス０〜４７のデータに対応する。
【００９８】
図１３（ｃ）は、モード３の場合である。モード３では、１サンプリング周期内で混合バス０〜１２７のデータを全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として８本のラインを使用し、４転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／６分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝５１２転送クロック分の転送を行うことができ、４転送クロックで１データ転送できるので、５１２／４＝１２８個のデータを転送できる。これが各混合バス０〜１２７のデータに対応する。
【００９９】
図１３（ｄ）は、モード４の場合である。モード４では、１サンプリング周期内で混合バス０〜６３のデータを全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として４本のラインを使用し、８転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／６分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝５１２転送クロック分の転送を行うことができ、８転送クロックで１データ転送できるので、５１２／８＝６４個のデータを転送できる。これが各混合バス０〜６３のデータに対応する。
【０１００】
なお、モードに応じてカスケード伝送に使用する伝送線の本数を変更しているが、これはＭＬＳＩの所定のピンの機能をモードに応じて変更できるようにしてあるということである。カスケード伝送に使用しないピンは通常の機能で使用できるようになっている。
【０１０１】
また、カスケード伝送の各ラインのシリアル伝送は、データの送信側のＭＬＳＩが転送クロックを供給し、受信側のＭＬＳＩは該クロックに同期して受信を行うものとする。これにより、各ＭＬＳＩが個別の動作クロックで動作している状況下でも、ＭＬＳＩ間のカスケード伝送が問題なく行える。
【０１０２】
なお、本実施形態の図１（ａ）のミキサは、通信Ｉ／Ｏ１４７を介して接続された不図示のＰＣから、図１（ｂ）のモードの指定、図２のミキサの機能構成、及び、図３の各ｃｈの機能構成などを設定できるユーザインターフェースを持つ。具体的には、ＰＣ上で所定のミキサ構成編集プログラムを実行し、モードを指定したり、画面上で図２や図３の構成を作成編集できる。作成編集したミキサ構成やｃｈ構成は、ＰＣ上でコンパイルして図１（ａ）のミキサで解釈できるデータ形式に変換され、変換後のデータが本実施形態のミキサに転送される。本ミキサのＣＰＵ１４１は、転送されたデータを解析して、指定された機能構成が実現されるように、各ＭＬＳＩの制御レジスタを設定する。これにより所望のミキサ構成が実現される。ミキサとしての稼働時には、ＲＡＭ１４３内にカレントメモリが確保され、該カレントメモリに、ミキサとしての現信号処理を制御する制御データが保持される。この制御データは、例えば操作子１４６の操作状態を示す値である。操作子１４６が操作されると、リアルタイムにカレントメモリ内の当該操作子に対応する制御データが操作に応じて変更される。制御データの変更は、ＭＬＳＩの制御レジスタに反映される。例えば、（１）図３のＶｏｌ３０４に対応するフェーダが操作されたとき、対応する係数メモリ７０２内の係数データの値を変更する、（２）図３のＣＨ＿ＯＮ３０５に対応するスイッチがオフされたとき、対応する係数メモリ７０２内の係数データの値を“０”に変更する、（３）図３のＰＰスイッチ３０８に対応するスイッチが操作されたとき、対応する読み出しアドレスメモリ８０３のアドレスを変更する、などである。
【０１０３】
なお、上記実施形態では、各ＭＬＳＩはそれぞれ独立した水晶発振器で動作クロックを発生する動作クロック発生部のクロックで動作するようになっているが、近接するＭＬＳＩ同士であれば同一クロックで動作させることはそれほど難しくないので、相互に近接する一部のＭＬＳＩをグループ化し、そのグループ内のＭＬＳＩは同じクロックで動作させるようにしてもよい。
【０１０４】
入力側に関して、従来の伝送方式（シリアル、Ａバス、など）であれば、ある集積回路が前段の集積回路から音響信号を受け取り混合バス毎の加算を行い次段の集積回路へ送信するのに、２サンプリング周期の時間を要していた。本実施形態では、カスケード接続された入力側の２つのＭＬＳＩ毎に、カスケードの受信側のＭＬＳＩにおける混合バスの加算処理を、カスケード伝送される信号のタイミングに合わせることにより、１個のＭＬＳＩ当たりの遅延を１サンプリング周期、すなわち、従来の伝送方式に比べると半分にすることができた。しかしながら、この方式をさらに進めて、１個のＭＬＳＩ当たりの遅延を１サンプリング周期以下にすることができる。具体的には、各ＭＬＳＩにおいて、カスケードの受信処理の開始後、第１差分マージンだけ後に混合処理が開始され、さらに第２差分マージンだけ後にカスケードの送信処理が行われるようにする。そして、前段のＭＬＳＩのカスケード送信処理と後段のＭＬＳＩのカスケード受信処理とのタイミングが一致するように、カスケード接続された各ＭＬＳＩのタイミングを調整する。ここで、第１差分マージンは、既に述べた差分マージンと同じ差分マージンであり、第２差分マージンは、各混合バスの処理が終わる時間長である。この場合、１個のＭＬＳＩ当たりの遅延は、第１差分マージンと第２差分マージンの和程度まで短縮することができる。
【０１０５】
なお、上記実施形態では、入力側の信号処理集積回路と出力側の信号処理集積回路は、同じものとして説明したが、異なる信号処理集積回路であってもよい。
【図面の簡単な説明】
【０１０６】
【図１】実施形態のミキサ装置の回路の全体構成図及びモードとｃｈ数、バス数との関係を示す図
【図２】ミキサ処理の機能構成例を示す図
【図３】入力ｃｈの機能構成例を示す図
【図４】ＭＬＳＩの内部構造を示すブロック図
【図５】動作タイミング図
【図６】Ｉ／Ｏ ＲＡＭの表裏の構成を示す図
【図７】ＮＤＳＰの内部構成を示す図
【図８】ＭＤＳＰの内部構成を示す図
【図９】ＭＤＳＰの混合処理の動作を示すタイムチャート
【図１０】混合結果出力タイミング信号発生部の構成図
【図１１】ＭＬＳＩ間の信号の流れを示す概念図
【図１２】カスケード伝送のタイミングチャート
【図１３】カスケード伝送における伝送ビットデータの詳細図
【符号の説明】
【０１０７】
１１０…入出力部、１２０…信号処理部、１２１…ワードクロック（ＷＣ）発振器、１２２−１〜１２２−ｎ及び１２３−１〜１２３−３…ＭＬＳＩ、１４１…ＣＰＵ、１４２…フラッシュメモリ、１４３…ＲＡＭ、１４５…パネル表示器、１４６…操作子、１４７…通信入出力インターフェース（Ｉ／Ｏ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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