(57)【要約】【課題】搭載されたＳＲＡＭメモリセルの特性を推定する。【解決手段】半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。前記複数のトランジスタ回路は、それぞれ、前記ＳＲＡＭメモリセルの１つを構成するトランジスタのうちの１つと同様に構成された第１のトランジスタを有する。前記第１のトランジスタは、そのゲートに与えられる電圧に応じて、前記第１の端子と基準電位のノードとの間の電流を制御するように接続されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のＳＲＡＭ（static random-access memory）メモリセルを有するメモリセルアレイと、
並列に接続された複数のトランジスタ回路を有する特性測定用回路と、
第１の端子とを備え、
前記複数のトランジスタ回路は、それぞれ、
前記ＳＲＡＭメモリセルの１つを構成するトランジスタのうちの１つと同様に構成された第１のトランジスタを有し、
前記第１のトランジスタは、
そのゲートに与えられる電圧に応じて、前記第１の端子と基準電位のノードとの間の電流を制御するように接続されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１のトランジスタは、
前記ＳＲＡＭメモリセルの１つを構成するアクセストランジスタ及びドライブトランジスタのいずれかと同様に構成されている
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記第１のトランジスタのゲートは、前記第１のトランジスタのドレイン及びソースのいずれかに接続されている
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
第２の端子を更に備え、
前記第１のトランジスタのゲートは、前記第２の端子に接続されている
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記複数のトランジスタ回路は、それぞれ、
前記ＳＲＡＭメモリセルの１つを構成するトランジスタのうちの他の１つと同様に構成され、前記第１のトランジスタと直列に接続された第２のトランジスタを更に有し、
前記第２のトランジスタは、
そのゲートに与えられる電圧に応じて、前記第１の端子と基準電位のノードとの間の電流を制御する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記第１及び第２のトランジスタは、
前記ＳＲＡＭメモリセルの１つを構成するアクセストランジスタ及びドライブトランジスタとそれぞれ同様に構成されている
ことを特徴とする半導体集積回路。
【請求項７】
請求項５に記載の半導体集積回路において、
前記第１のトランジスタのゲートは、前記第１のトランジスタのドレインに接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのドレインに接続されている
ことを特徴とする半導体集積回路。
【請求項８】
請求項５に記載の半導体集積回路において、
前記第１及び第２のトランジスタのゲートは、前記第１のトランジスタのドレインに接続されている
ことを特徴とする半導体集積回路。
【請求項９】
請求項５に記載の半導体集積回路において、
前記第１及び第２のトランジスタのゲートには、前記基準電位が与えられている
ことを特徴とする半導体集積回路。
【請求項１０】
請求項５に記載の半導体集積回路において、
第２の端子を更に備え、
前記第１及び第２のトランジスタのゲートは、前記第２の端子に接続されている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記複数のトランジスタ回路の一部が第１の回路ブロックに属し、前記複数のトランジスタ回路の他の一部が第２の回路ブロックに属しており、前記第１の回路ブロックに属するトランジスタ回路の向きと、前記第２の回路ブロックに属するトランジスタ回路の向きとは、ほぼ９０度異なっている
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
それぞれ閾値電圧が異なる、トランジスタの複数の種類毎に、前記特性測定用回路を複数備え、
前記複数のＳＲＡＭメモリセルは、前記複数の種類のトランジスタによって構成されており、
前記複数の特性測定用回路は、それぞれに対応する種類のトランジスタを前記第１のトランジスタとして有する
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（static random-access memory）が搭載された半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路のプロセスルールの微細化に伴い、ＭＯＳ（metal oxide semiconductor）トランジスタを中心としてトランジスタの小面積化が進んでいる。これは、チップ面積の削減に伴うコスト低下や、トランジスタの性能向上につながり、ＬＳＩ（large-scale integration）単体のみならず、携帯機器やその他のデジタル製品に代表されるセット機器の性能向上に貢献している。その反面、微細化による弊害として、トランジスタ特性のばらつきが増大していることがあげられる。これは、トランジスタが占める面積が極めて小さくなり、トランジスタの不純物の設定や形状などのばらつきが相対的に大きくなったためである。
【０００３】
トランジスタ特性の１つである閾値のばらつきの大きさは、トランジスタ幅をＷ、トランジスタ長をＬとすると、１√（Ｗ×Ｌ）に比例することがわかっている。すなわち、微細化に伴い、トランジスタの閾値電圧のばらつきが大きくなる。また、微細化に伴って１チップに搭載されるトランジスタ数も増加しており、これがトランジスタ特性のばらつきの影響を更に大きくする要因にもなっている。
【０００４】
ＳＲＡＭメモリセルの性能は、メモリデータの安定性を示すスタティックノイズマージン、読み出し時の性能を決定するセル電流、書き込み時の性能を決定するライトマージンで表すことができる。ＳＲＡＭメモリセルの動作保証のためには、これらの項目の全てについて条件を満たす必要がある。しかし、これらは相反する項目であるので、トランジスタ特性のばらつきが大きい状態では、ばらつきの全範囲において、これらの項目の全てについて条件を満たすことは極めて困難である。このため、チップ上のトランジスタの特性を確認することが回路的対策の一歩となり、スペックを満たすために有効である。
【０００５】
ばらつきには、大きく分けると、ランダム成分とグローバル成分との２種類が含まれている。ランダム成分は、トランジスタ毎に異なる。グローバル成分は、例えば、拡散工程毎、スライス毎に異なる。ランダム成分は、完全に不規則に生じるものであり、抑制することが極めて難しい。このため、回路設計の際に、ばらつきを考慮して一定のマージンを確保する必要がある。
【０００６】
一方、グローバル成分は、チップ全体に同じ傾向を与えるので、この成分の正確な値がわかれば、回路的な対策を実施することは可能である。そのためには、個別のトランジスタの特性ではなく、チップ毎に一定数以上のトランジスタの特性の傾向を測定することが有効である。
【０００７】
例えば特許文献１には、主にＤＲＡＭ（dynamic random-access memory）を対象にして、トランジスタのソース領域及びドレイン領域にプローブを当て、外部からチップ上のトランジスタの特性を評価する方法が開示されている。
【特許文献１】特開２００３−１７５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１の方法では、チップにプローブ用パッドを設け、チップの製造段階でトランジスタ特性を測定している。このため、製造工程が複雑になるという問題があり、プローブするための領域も別途必要となる。また、チップの完成前にプローブによる検査工程が必要であるので、チップの完成後におけるテスタを用いたチップ検査工程とは異なるフローが必要になるという検査上の問題も生じる。
【０００９】
本発明は、ＳＲＡＭメモリセルを有する半導体集積回路において、ＳＲＡＭメモリセルの特性を推定することを可能にすることを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するため、本発明に係る半導体集積回路は、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、前記ＳＲＡＭメモリセルの１つを構成するトランジスタのうちの１つと同様に構成されたトランジスタを含む特性測定用回路とを有する。
【００１１】
より具体的には、本発明に係る半導体集積回路は、複数のＳＲＡＭ（static random-access memory）メモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。前記複数のトランジスタ回路は、それぞれ、前記ＳＲＡＭメモリセルの１つを構成するトランジスタのうちの１つと同様に構成された第１のトランジスタを有し、前記第１のトランジスタは、そのゲートに与えられる電圧に応じて、前記第１の端子と基準電位のノードとの間の電流を制御するように接続されている。
【００１２】
これによると、第１のトランジスタを含んだ特性測定用回路の特性を、第１の端子を介して半導体集積回路の外部から測定することにより、ＳＲＡＭメモリセルの特性を正確に推定することができる。第１のトランジスタに流す電流の量を外部から変えることができるので、測定を行う装置の調整を容易に行うことができ、測定の誤差が小さくなるようにすることもできる。
【発明の効果】
【００１３】
本発明によれば、ＳＲＡＭメモリセル特性を推定することが可能となる。その結果に基づいて、ＳＲＡＭメモリセルに対して回路の修正等のフィードバックを行うことにより、ＳＲＡＭメモリセルの動作を保証することができるようになる。特性のばらつきのグローバルな成分による影響を抑えることができるので、ＳＲＡＭを有する半導体集積回路の性能向上及び高歩留まりを実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
図１は、本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。図１の半導体集積回路１００は、特性測定用回路１０と、第１の端子としてのパッド７１と、メモリセルアレイ８０Ａ，…，８０Ｎとを有している。メモリセルアレイ８０Ａ，…，８０Ｎは、それぞれ、複数のＳＲＡＭメモリセルを有している。
【００１６】
図２は、図１のメモリセルアレイ８０Ａ，…，８０Ｎのそれぞれに含まれるＳＲＡＭメモリセルの１つの構成を示す回路図である。図２のＳＲＡＭメモリセル８１は、アクセストランジスタ８２Ａ，８４Ａと、ドライブトランジスタ８２Ｄ，８４Ｄと、ロードトランジスタ８２Ｌ，８４Ｌとを有している。アクセストランジスタ８２Ａ，８４Ａ、ドライブトランジスタ８２Ｄ，８４Ｄは、いずれもＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタであり、ロードトランジスタ８２Ｌ，８４Ｌは、いずれもＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタである。
【００１７】
アクセストランジスタ８２Ａ，８４Ａのゲートは、ワード線ＷＬ１に接続され、これらのトランジスタのドレインは、メモリセルデータを伝送する相補型のビット線ＢＬ１，ＮＢＬ１にそれぞれ接続されている。ドライブトランジスタ８２Ｄ，８４Ｄのソースには、基準電位として接地電位ＶＳＳが与えられ、ロードトランジスタ８２Ｌ，８４Ｌのソースには、電源電位ＶＤＤが与えられている。また、トランジスタ８２Ｌ，８４Ｌの基板電位として、電源電位ＶＤＤが与えられている。
【００１８】
ＳＲＡＭメモリセル８１の性能には、前述のすべてのトランジスタが影響しているが、その中でも、メモリセルの外部とのインタフェースであるアクセストランジスタ８２Ａ，８４Ａや、セル電流を発生するドライブトランジスタ８２Ｄ，８４Ｄの影響は大きい。ワード線ＷＬ１が活性化された際にメモリＳＲＡＭメモリセル８１を問題なく安定動作させるには、アクセストランジスタ８２Ａ，８４Ａ及びドライブトランジスタ８２Ｄ，８４Ｄの特性のばらつきの影響を極力低減することが有効である。
【００１９】
図３は、図１の特性測定用回路１０の構成例を示す回路図である。特性測定用回路１０は、並列に接続された複数のトランジスタ回路１２を有している。各トランジスタ回路１２は、トランジスタ１６を有している。
【００２０】
図３のトランジスタ１６は、そのサイズ及び形状が図２のアクセストランジスタ８２Ａと同じであり、その拡散領域、ゲート、コンタクトは、図２のアクセストランジスタ８２Ａのものとそれぞれ同一の層に形成されている。したがって、トランジスタ１６は、図２のアクセストランジスタ８２Ａと同一の特性を有している。トランジスタ１６のソースには接地電位ＶＳＳが与えられており、ドレインには、パッド７１が接続され、パッド７１から電圧ＶＩＮが与えられている。また、トランジスタ１６は、そのゲートとドレインとが接続されている（ダイオード接続されている）。
【００２１】
検査時には、図１の半導体集積回路１００の外部から、パッド７１に電圧を与える。トランジスタ１６は、ダイオード接続されているので、常に飽和領域で動作し、与えられた電圧に応じた電流Ｉ１がトランジスタ１６を流れる。電流Ｉ１の値は、トランジスタ１６の特性と与えられた電圧とで決定される。
【００２２】
ここで、パッド７１に与える電圧を一定にする。すると、電流Ｉ１の値は、トランジスタ１６の特性に依存して、言い換えると、閾値電圧に依存して決定される。このため、このときの電流Ｉ１の値により、トランジスタ１６の閾値電圧を求めることが可能となる。
【００２３】
図１の特性測定用回路１０では、トランジスタ回路１２が並列に接続されているので、平均化されたトランジスタの特性を求めることができ、トランジスタ毎のランダムなばらつきの影響を低減することができる。その結果、グローバルな（チップ毎の）ばらつきの影響のみを求めることができる。
【００２４】
求められたトランジスタ１６の閾値電圧から、ＳＲＡＭメモリセル８１のアクセストランジスタ８２Ａの特性を知ることができ、ＳＲＡＭメモリセル８１の特性を推定することができる。その結果に基づいて、半導体集積回路１００のＳＲＡＭメモリセル８１に対して必要に応じて回路の修正等のフィードバックを行う。これにより、ＳＲＡＭメモリセル８１の動作を保証することができるようになる。
【００２５】
なお、アクセストランジスタ８２Ａと同様のトランジスタを用いる場合について説明したが、これに代えて、アクセストランジスタ８４Ａ、ドライブトランジスタ８２Ｄ，８４Ｄ、又はロードトランジスタ８２Ｌ，８４Ｌを用いるようにしてもよい。メモリセルの特性に最も影響のあるトランジスタを用いるようにするのがよい。
【００２６】
図４は、図３の特性測定用回路１０の第１の変形例の構成を示す回路図である。図４の特性測定用回路２０は、並列に接続された複数のトランジスタ回路２２を有している。各トランジスタ回路２２は、トランジスタ１６，２８を有している。
【００２７】
図４のトランジスタ２８は、そのサイズ及び形状が図２のアクセストランジスタ８４Ａと同じであり、その拡散領域、ゲート、コンタクトは、図２のアクセストランジスタ８４Ａのものとそれぞれ同一の層に形成されている。したがって、トランジスタ２８は、図２のアクセストランジスタ８４Ａと同一の特性を有している。トランジスタ１６，２８は、いずれも、それぞれのゲートとドレインとが接続されている（ダイオード接続されている）。トランジスタ１６とトランジスタ２８とは、直列に接続されている。
【００２８】
図５は、図３の特性測定用回路１０の第２の変形例の構成を示す回路図である。図５の特性測定用回路３０は、並列に接続された複数のトランジスタ回路３２を有している。各トランジスタ回路３２は、トランジスタ１６，２８を有している。トランジスタ回路３２は、トランジスタ２８のゲートが、そのドレインにではなく、トランジスタ１６のゲートに接続されている点の他は、トランジスタ回路２２と同様に構成されている。図４の特性測定用回路２０又は図５の特性測定用回路３０は、図１の半導体集積回路１００において、特性測定用回路１０に代えて用いられる。
【００２９】
トランジスタ毎のランダムなばらつきの影響を低減するためには、多くのトランジスタを並列に接続する必要があるが、その反面、消費電流量が増加する。検査時においては、外部からパッド７１に定常的な電流を流すので、パッド７１から特性測定用回路１０等までの抵抗成分による電圧降下（ＩＲドロップ）が生じ、測定対象としているトランジスタ１６等の電流を正確に測定できない可能性がある。
【００３０】
特性測定用回路２０，３０では、２つのトランジスタが直列に接続されているので、回路全体のオン抵抗が図１の特性測定用回路１０に比べて大きくなっており、パッド７１に電圧が与えられた際に流れる電流が低減される。このため、トランジスタ１６，２８に流れる電流をより正確に測定することができる。
【００３１】
なお、図４及び図５では、トランジスタ１６及び２８としてアクセストランジスタ８２Ａ及び８４Ａと同様のトランジスタを用いることとしたが、ドライブトランジスタ８２Ｄ及び８４Ｄと同様のトランジスタ、又はロードトランジスタ８２Ｌ及び８４Ｌと同様のトランジスタを用いるようにしてもよい。
【００３２】
また、トランジスタ１６，２８のうちの一方としてアクセストランジスタ８２Ａと同様のトランジスタ、もう一方としてドライブトランジスタ８２Ｄと同様のトランジスタを用いるようにしてもよい。この場合、トランジスタ１６，２８は、ＳＲＡＭメモリセルのセル電流（読み出し電流）の経路となる２つのトランジスタが直列に接続された回路を構成するので、よりメモリセルの特性を反映した回路を構成することになる。
【００３３】
また、図４及び図５を参照して、特性測定用回路２０，３０が２つのトランジスタが直列に接続された回路を有する場合について説明したが、特性測定用回路２０，３０が３つ以上のトランジスタが直列に接続された回路を有するようにしてもよい。
【００３４】
図６は、図３の特性測定用回路１０の第３の変形例の構成を示す回路図である。図６の特性測定用回路４０は、並列に接続された複数のトランジスタ回路４２を有している。各トランジスタ回路４２は、トランジスタ１６を有している。
【００３５】
図７は、図３の特性測定用回路１０の第４の変形例の構成を示す回路図である。図７の特性測定用回路５０は、並列に接続された複数のトランジスタ回路５２を有している。各トランジスタ回路５２は、トランジスタ１６，２８を有している。
【００３６】
図６の特性測定用回路４０又は図７の特性測定用回路５０は、図１の半導体集積回路１００において、特性測定用回路１０に代えて用いられる。この場合、半導体集積回路１００は、第２の端子としてのパッド７２を更に備える。トランジスタ回路４２，５２では、トランジスタ１６のゲートとドレインとが接続されておらず、トランジスタ１６のゲートには、パッド７２が接続され、パッド７２から制御電圧ＶＧが与えられている。その他の点は、トランジスタ回路４２，５２は、図３のトランジスタ回路１２及び図５のトランジスタ回路３２とそれぞれ同様である。
【００３７】
図１の半導体集積回路１００の外部から、パッド７２に例えば接地電位ＶＳＳを与えると、特性測定用回路４０，５０のトランジスタ１６，２８はすべてオフ状態になり、これらの回路の静止電流を測定することができる。また、パッド７１に与える電圧を固定し、パッド７２に与える電圧を制御すると、トランジスタ１６やトランジスタ回路５２について、ゲート−ソース間電圧に対するドレイン電流の関係を測定することが可能であり、より直接的にトランジスタ１６やトランジスタ回路５２の閾値電圧を測定することができる。
【００３８】
なお、半導体集積回路１００がパッド７２を有しないようにしてもよい。この場合、半導体集積回路１００が制御電圧ＶＧを生成する回路を有するようにしてもよいし、制御電圧ＶＧとして接地電位ＶＳＳを与える（例えば図６の場合には、トランジスタ１６のゲートとソースとを接続する）ようにしてもよい。
【００３９】
図６の特性測定用回路４０では、トランジスタ１６として、アクセストランジスタ８４Ａ、ドライブトランジスタ８２Ｄ，８４Ｄ、又はロードトランジスタ８２Ｌ，８４Ｌを用いるようにしてもよい。
【００４０】
図７の特性測定用回路５０では、トランジスタ１６，２８として、ドライブトランジスタ８２Ｄ，８４Ｄ、又はロードトランジスタ８２Ｌ，８４Ｌと同様のトランジスタを用いるようにしてもよい。また、トランジスタ１６，２８のうちの一方としてアクセストランジスタ８２Ａと同様のトランジスタ、もう一方としてドライブトランジスタ８２Ｄと同様のトランジスタを用いるようにしてもよい。
【００４１】
次に、図４のトランジスタ回路２２の実際の構成例について説明する。図８は、図２のＳＲＡＭメモリセル８１のレイアウト図である。図８は、トランジスタ形成に必要な拡散層、ゲート電極及びコンタクトのみ示しており、配線層は省略してある。図９は、図２の回路を、図８のトランジスタの配置に従って書き換えた回路図である。
【００４２】
図８において、拡散領域８２ＡＤとゲート電極Ｇ１とがトランジスタ８２Ａを形成し、拡散領域８２ＤＤとゲート電極Ｇ３とがトランジスタ８２Ｄを形成し、拡散領域８２ＬＤとゲート電極Ｇ３とがトランジスタ８２Ｌを形成している。拡散領域８４ＡＤとゲート電極Ｇ２とがトランジスタ８４Ａを形成し、拡散領域８４ＤＤとゲート電極Ｇ４とがトランジスタ８４Ｄを形成し、拡散領域８４ＬＤとゲート電極Ｇ４とがトランジスタ８４Ｌを形成している。コンタクトＣ１〜Ｃ１０は、各トランジスタ間を接続している。
【００４３】
図１０は、図８のＳＲＡＭメモリセル８１のための構造を利用したトランジスタ回路６８を有するセル６６の回路図である。図１０では、図８の拡散層、ゲート電極及びコンタクトをそのまま用い、配線層のみを図９の回路から変更している。すなわち、トランジスタ８２Ａとトランジスタ８４Ａと直列に接続している。
【００４４】
トランジスタ８２Ｄのソースとトランジスタ８２Ｌのソースとの間、及びトランジスタ８４Ｄのソースとトランジスタ８４Ｌのソースとの間は接続されており、これらの使用されないトランジスタが電流の経路に影響しないようにしている。トランジスタ回路６８は、このように構成されたトランジスタ８２Ａ，８４Ａを有し、図４のトランジスタ回路２２として用いられる。
【００４５】
図１１は、図３の特性測定用回路１０の第５の変形例の構成を示す回路図である。図１１の特性測定用回路６０は、回路ブロック６２，６４を有している。回路ブロック６２，６４は、いずれも、図１０のように構成されたセル６６を複数有している。図１１の特性測定用回路６０は、図１の半導体集積回路１００において、特性測定用回路１０に代えて用いられる。
【００４６】
トランジスタの特性のばらつきは、配置される向きによる影響を受ける。ある向きに配置（例えば縦配置）されたトランジスタと、それと９０度異なる向きに配置（例えば横配置）されたトランジスタとでは、特性のばらつきが異なる場合がある。ＳＲＡＭを有する半導体集積回路では、チップ上に複数のＳＲＡＭブロックが配置されることが多い。その多くの場合には、トランジスタが縦配置のブロックと、トランジスタが横配置のブロックとが混在する。そこで、図１１の特性測定用回路６０は、２つの回路ブロック６２，６４を有し、配置による特性のばらつきの影響を削減している。
【００４７】
具体的には、回路ブロック６２においては、複数のセル６６がいずれも同一の向きに配置されており、これらのセル６６のトランジスタ回路６８は並列に接続されている。回路ブロック６４においても、複数のセル６６がいずれも同一の向きに配置されており、これらのセル６６のトランジスタ回路６８は並列に接続されている。但し、回路ブロック６４のセル６６の向きは、回路ブロック６２のセル６６をほぼ９０度回転させた向きである。
【００４８】
すなわち、回路ブロック６２のトランジスタ回路６８の向きと、回路ブロック６４のトランジスタ回路６８の向きとは、ほぼ９０度異なっている。回路ブロック６２のトランジスタ回路６８と、回路ブロック６４のトランジスタ回路６８とは、並列に接続されている。
【００４９】
なお、半導体集積回路では、用途に応じて、閾値電圧が異なる複数の種類のトランジスタが使い分けられる場合が多く、それぞれが異なる閾値電圧を持った複数の種類のトランジスタを同一チップ上に混載する場合がある。複数のＳＲＡＭメモリセルが、このような複数の種類のトランジスタによって構成されている場合もある。
【００５０】
この場合、それぞれの種類毎にトランジスタの特性のばらつきが異なるので、閾値電圧が異なるトランジスタの種類毎に、特性測定用回路１０等を設けるようにしてもよい。特性測定用回路１０等は、それぞれに対応する種類のトランジスタを有するようにする。
【００５１】
また、同様に、ＳＲＡＭ以外の回路を有する半導体集積回路において、そのＳＲＡＭ以外の回路に含まれるトランジスタを有する特性測定用回路を有するようにしてもよい。
【産業上の利用可能性】
【００５２】
以上説明したように、本発明は、ＳＲＡＭメモリセル特性を推定することが可能であるので、ＳＲＡＭを搭載する半導体集積回路等に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】図１のメモリセルアレイのそれぞれに含まれるＳＲＡＭメモリセルの１つの構成を示す回路図である。
【図３】図１の特性測定用回路の構成例を示す回路図である。
【図４】図３の特性測定用回路の第１の変形例の構成を示す回路図である。
【図５】図３の特性測定用回路の第２の変形例の構成を示す回路図である。
【図６】図３の特性測定用回路の第３の変形例の構成を示す回路図である。
【図７】図３の特性測定用回路の第４の変形例の構成を示す回路図である。
【図８】図２のＳＲＡＭメモリセルのレイアウト図である。
【図９】図２の回路を、図８のトランジスタの配置に従って書き換えた回路図である。
【図１０】図８のＳＲＡＭメモリセルのための構造を利用したトランジスタ回路を有するセルの回路図である。
【図１１】図３の特性測定用回路の第５の変形例の構成を示す回路図である。
【符号の説明】
【００５４】
１０，２０，３０，４０，５０，６０  特性測定用回路
１２，２２，３２，４２，５２，６８  トランジスタ回路
１６，２８  トランジスタ
６２，６４  回路ブロック
７１，７２  パッド
８０Ａ，…，８０Ｎ  メモリセルアレイ
８１  ＳＲＡＭメモリセル
８２Ａ，８４Ａ  アクセストランジスタ
８２Ｄ，８４Ｄ  ドライブトランジスタ
８２Ｌ，８４Ｌ  ロードトランジスタ
１００  半導体集積回路
【図１】
2008263067.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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