(57)【要約】【課題】  反射型液晶表示装置用バックプレーン半導体装置及びその製造方法に関し、スペーサ形成時のオーバーエッチングに起因する反射電極間の充填材の沈み込みによる配向膜のカバレッジ不良を防ぐ。【解決手段】  半導体基板に形成された複数のトランジスタ素子による信号回路と、トランジスタ素子と電気的に接続された光反射電極１と、対向電極を保持するための保持部材４とからなり、光反射電極１間には、電極を電気的に絶縁するための溝２と、溝２を充填する第１の充填材３と、第１の充填材３の凹部５を埋め込むとともに溝２の表面を平坦化する第２の充填材６とを設ける。【選択図】          図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された複数のトランジスタ素子による信号回路と、前記トランジスタ素子と電気的に接続された光反射電極と、対向電極を保持するための保持部材とからなり、前記光反射電極間には、電極を電気的に絶縁するための溝と、前記溝を充填する第１の充填材と、前記第１の充填材の凹部を埋め込むとともに前記溝の表面を平坦化する第２の充填材とを有することを特徴とする反射型液晶表示装置用バックプレーン半導体装置。
【請求項２】
半導体基板に複数のトランジスタ素子を形成する工程と、前記トランジスタ素子上に前記トランジスタ素子と電気的に接続された光反射電極材料を形成する工程と、前記光反射電極材料をエッチングし、電気的に絶縁する溝を形成する工程と、前記溝を第１の充填材で埋め込む工程と、前記光反射電極上に対向電極の保持部材を形成するための保持部材形成層を堆積する工程と、前記保持部材形成層をエッチングして保持部材を形成する工程と、前記溝内の第１の充填材の凹部を第２の充填材で埋め込む工程とを有することを特徴とする反射型液晶表示装置用バックプレーン半導体装置の製造方法。
【請求項３】
上記溝を第１の充填材で埋め込む工程と、上記光反射電極上に対向電極の保持部材を形成するための保持部材形成層を堆積する工程とが同一工程であることを特徴とする請求項２記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
【請求項４】
上記保持部材形成層を堆積する工程において、前記保持部材形成層上に上記第２の充填材と同じ素材の保護層を設ける工程を含むとともに、上記保持部材形成層をエッチングして保持部材を形成する工程において、前記保護層も同時にエッチングすることを特徴とする請求項２または３に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
【請求項５】
上記溝内の第１の充填材の凹部を第２の充填材で埋め込む工程において、上記第２の充填材を上記保持部材の頂面及び側面を含む半導体基板全面に形成する工程を有することを特徴とする請求項２または３に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は反射型液晶表示装置用バックプレーン半導体装置及びその製造方法に関するものであり、特に、ＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）と呼ばれる反射型液晶プロジェクタの液晶挟持部を構成するスペーサ又はウォール形成時に発生するピクセルギャップの沈み込み部を低減するための構成に特徴のある反射型液晶表示装置用バックプレーン半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
反射型液晶表示装置は透過型の液晶表示装置に比べて光の利用効率が高く、輝度の高い表示装置として有用であり、また、駆動回路としてのトランジスタ素子を半導体基板を用いた集積回路を利用して製造するため微細化が容易である。
このため、近年の高画質、高解像度映像表示装置として、広く開発が行われている。
【０００３】
例えば、代表的な反射型液晶表示装置としてＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｏｎ  Ｓｉｌｉｃｏｎ）と呼ばれる装置があるが、これは、シリコン基板上に駆動回路に接続された画素電極をマトリクス状に形成し、この画素電極により液晶の配向を制御して画像を表示させるものである。
【０００４】
ここで、具体的なＬＣＯＳ型表示装置を説明すると、まず、シリコン基板上に画素を駆動するためのトランジスタ素子を形成する。
この場合、トランジスタは画素電極に与える電荷を保持する必要があるため、通常、容量素子に接続されている。
或いは、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）とよばれる電荷保持機能を有した回路により構成される場合もある。
【０００５】
このトランジスタ素子上には画素を構成するための画素電極が装備されており、電気的に容量素子に接続されている。
この画素電極は画素上に配置される液晶に電圧を印加するためだけでなく、光源からの光を反射する機能も有しているため反射電極とも呼ばれ、通常、アルミニウムなどの光反射強度が高い金属材料で形成されることが多い。
【０００６】
このような反射電極が配置されたシリコン基板上には、シリコン基板と平行になるように対向電極基板が配置され、両電極の間に液晶が封入される。
この対向電極基板は光を透過する必要があるため、ガラス基板上に薄膜のＩＴＯなどを形成したものが用いられるのが一般的である。
【０００７】
光源から投射された光は、反射電極上で液晶を通して反射されるが、電極に電圧がかかると液晶分子が反転するため、光の偏光が変わる。
これらの反射光を偏光フィルターを通して見れば、特定の画素だけが反射している状態となるため、個々の画素に与える電圧を制御することで、画像を表現することが可能となる。
【０００８】
このように、ＬＣＯＳは液晶層の反転を反射電極にかかる電圧によって制御することで機能しているが、液晶の応答速度や反転の度合いは液晶厚と密接に関係するため、高品質な液晶表示装置を製造するためには、液晶層の厚さを各画素電極間で均一にする必要がある。
【０００９】
このことは、シリコン基板と対向電極基板の距離を、なるべく均一に保つことが重要であることを意味し、一般的にはスペーサと呼ばれる保持部材を両電極間に挟むことで、電極間隔を均一にし、電極の歪みや撓みによる液晶厚のバラツキを防ぐ方法が用いられている。
【００１０】
特に、柱状スペーサ（例えば、特許文献１或いは特許文献２参照）は、そのサイズや配置場所をパターニングにより制御できる点で、従来のボール型のスペーサに比べ有効な保持部材である。
また、ウォールと呼ばれる壁状の保持部材を用いるのも有用である。
【００１１】
一方、液晶の配向を均一に保つことも画像の品質を保つ上で重要であるが、液晶層は印加電圧に対し一定の配向を保つことで光の偏光を制御しているため、配向に乱れが生じると偏光が制御できなくなり、輝点や黒点などの画素不良を招く原因となる。
【００１２】
このため、液晶層とシリコン基板の間には、配向膜と呼ばれるポリイミドなどで形成された薄膜層を形成し、これにラビング等の処理をして液晶分子の配向を揃える方法をとっている。
【００１３】
しかし、シリコン基板側の反射電極部分に極端な凹凸があると、配向膜が均一に形成されずカバレッジ不良となり、結果として液晶の配向に乱れが生じてしまうため、反射電極部の平坦性は、液晶層の配向均一性を保つために重要な因子である。
【特許文献１】特開２００２−２１４６２４号公報
【特許文献２】特開２００５−１０７４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の様に、ＬＣＯＳ表示装置の性能を高く保つためには、液晶層の厚さ均一性と、配向を均一に保持するためのシリコン基板内の反射電極部の平坦性が必要となるが、液晶層の厚さ均一性を確保するために、柱状スペーサを形成すると、反射電極部の平坦性を損なう場合があり問題となるので、ここで、製造工程に沿って問題点の発生理由を説明する。
【００１５】
まず、シリコン基板上に画素を駆動するためのトランジスタ素子、および容量素子を通常の半導体装置の製造手段により形成し、次にこれらの素子群を層間絶縁膜で覆い、平坦化した後に、反射電極を形成する。
この反射電極は下層のトランジスタ素子と、ビア等で電気的に接続されている。
【００１６】
この場合の反射電極は、厚さが２００ｎｍ程度の薄膜アルミニウムをリソグラフィーによってパターニングすることで形成されるが、このとき、電極間にはアルミニウムの厚さに相当する溝が形成される。
この溝は後工程である配向膜の形成時にカバレッジ不良を引き起こす原因となり得るため、充填材により埋め込むが、一般的には層間絶縁膜と同一の素材であるＳｉＯ2 を使用することが多い。
【００１７】
次に、柱状スペーサを形成する。具体的には、シリコン基板全面に、スペーサ高さに相当する量の材料、例えばＳｉＯ2 等をＣＶＤ法などによって成長した後、パターニングとエッチングにより、シリコン基板上の所望の場所にスペーサを形成する。
【００１８】
ここで、スペーサ部以外の反射電極上に形成されたＳｉＯ2 等からなるスペーサ材料は、反射の妨げになるので完全に除去する必要があるが、ＳｉＯ2 の成膜分布や、エッチング分布などの理由による残渣が懸念されるため、十分なオーバーエッチングによる除去が必要となる。
【００１９】
通常、オーバーエッチングは、最もＳｉＯ2 が厚く分布している個所に対して設定されるため、逆に薄く分布していた個所では、過剰なオーバーエッチングがかかることになり、この領域での電極間分離部ではオーバーエッチングによる充填材の沈み込みが発生するという問題がある。
この沈み込みは反射電極部の平坦性を損なうため、後工程である配向膜の形成時にカバレッジ不良を起こす原因となる。
【００２０】
このようなオーバーエッチは、成膜するＳｉＯ2 等のスペーサ材料の厚さ、即ち、スペーサの高さにより決定されるが、スペーサの必要高さは１μｍ〜３μｍ程度であり、仮に１０％程度のオーバーエッチ量が必要となった場合、１００ｎｍ〜３００ｎｍの充填材の沈み込みが発生する可能性がある。
【００２１】
したがって、本発明は、スペーサ形成時のオーバーエッチングに起因する反射電極間の充填材の沈み込みによる配向膜のカバレッジ不良を防ぐことを目的とする。
【課題を解決するための手段】
【００２２】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、反射型液晶表示装置用バックプレーン半導体装置において、半導体基板に形成された複数のトランジスタ素子による信号回路と、トランジスタ素子と電気的に接続された光反射電極１と、対向電極を保持するための保持部材４とからなり、光反射電極１間には、電極を電気的に絶縁するための溝２と、溝２を充填する第１の充填材３と、第１の充填材３の凹部５を埋め込むとともに溝２の表面を平坦化する第２の充填材６とを有することを特徴とする。
【００２３】
このように、第２の充填材６を用いて溝２の表面を平坦にしているので、保持部材４を含む光反射電極１の表面に設ける配向膜のカバレッジ不良を防ぐことができ、それによって、表示特性の優れた反射型液晶表示装置を実現することができる。
【００２４】
この場合の保持部材４は第１の充填材３の直上に設けることが望ましく、それによって、表示部の面積を大きくすることができる。
なお、この場合には、第２の充填材６は投影的に保持部材４の周辺に位置することになる。
【００２５】
また、この場合の第１の充填材３及び第２の充填材６としては、酸化シリコン或いは窒化シリコンのいずれかが望ましく、それによって、低温成膜が可能になるので、光反射電極１を構成するＡｌ系導電体薄膜の結晶化を抑制することができる。
【００２６】
また、その製造工程としては、半導体基板に複数のトランジスタ素子を形成する工程と、トランジスタ素子上にトランジスタ素子と電気的に接続された光反射電極材料を形成する工程と、光反射電極材料をエッチングし、電気的に絶縁する溝２を形成する工程と、溝２を第１の充填材３で埋め込む工程と、光反射電極１上に対向電極の保持部材４を形成するための保持部材形成層を堆積する工程と、保持部材形成層をエッチングして保持部材４を形成する工程と、溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程とを有するように構成すれば良い。
【００２７】
或いは、トランジスタ素子と電気的に接続された光反射電極１を有する半導体基板を出発部材として、光反射電極１間に設けられている溝２を第１の充填材３で埋め込む工程と、光反射電極１上に対向電極の保持部材４を形成するための保持部材形成層を堆積する工程と、保持部材形成層をエッチングして保持部材４を形成する工程と、溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程とを有するように構成しても良く、デバイス部の製造工程と、保持部材４、即ち、スペーサの製造工程を分離することができる。
【００２８】
また、溝２を第１の充填材３で埋め込む工程と、光反射電極１上に対向電極の保持部材４を形成するための保持部材形成層を堆積する工程とを同一工程としても良く、それによって、工程数を低減してスループットを高めることができる。
【００２９】
また、保持部材形成層を堆積する工程において、保持部材形成層上に第２の充填材６と同じ素材の保護層を設ける工程を含むとともに、保持部材形成層をエッチングして保持部材４を形成する工程において、保護層も同時にエッチングするようにしても良く、それによって、溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程において保護層が同じエッチングレートで除去されるので、保持部材形成層を堆積する場合の膜厚調整が容易になる。
【００３０】
また、溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程において、第２の充填材６を半導体基板全面に塗布法によって形成しても良く、それによって、第２の充填材６の表面の平坦化が容易になるので、第２の充填材６のエッチバック工程におけるオーバーエッチ量を少なく見積もることができる。
【００３１】
或いは、溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程において、第２の充填材６を保持部材４の頂面及び側面を含む半導体基板全面に形成しても良く、それによって、保持部材形成層を堆積する場合に保持部材形成層の目減り分を考慮する必要がないので、保持部材形成層の膜厚調整が容易になる。
【００３２】
また、上述の反射型液晶表示装置用バックプレーン半導体装置に設けた保持部材４を介して対向電極を有する対向電極基板を光反射電極１と対向するように設けるとともに、対向電極と光反射電極１間に液晶層を設けることによって、表示品質に優れた反射型液晶表示装置を実現することができる。
【発明の効果】
【００３３】
本発明によれば、スペーサ形成時のオーバーエッチングにより形成された、反射電極間の充填材の沈み込みによる配向膜のカバレッジ不良を防ぐことができ、安定した液晶の配向を確保し、高性能な液晶表示装置を製造することができる。
【発明を実施するための最良の形態】
【００３４】
本発明は、半導体基板に複数のトランジスタ素子を形成したのち、トランジスタ素子上にトランジスタ素子と電気的に接続された光反射電極材料を形成し、次いで、光反射電極材料をエッチングして電気的に絶縁する溝を形成したのち、溝を第１の充填材で埋め込み、次いで、反射電極上に対向電極のスペーサを形成するためのスペーサ形成層を堆積したのち、スペーサ形成層をエッチングしてスペーサを形成し、次いで、スペーサ形成の際のオーバーエッチングに起因して発生する溝内の第１の充填材の凹部を第２の充填材で埋め込んで平坦化するものである。
【実施例１】
【００３５】
ここで、図２及び図３を参照して、本発明の実施例１のＬＣＯＳの製造工程を説明する。
図２参照  
まず、従来と同様に、シリコン基板１１に素子間分離絶縁膜１２を設けたのち、素子間分離絶縁膜１２に隣接する一方の領域にゲート絶縁膜１３を介してゲート電極１４を設けるとともに、その両側にソース領域１５及びドレイン領域１６を設ける。
一方、素子間分離絶縁膜１２に隣接する他方の領域には、容量素子の下部電極となるウエル領域１７を形成するとともに絶縁膜１８を介して上部電極１９を設けることによって容量素子を形成する。
なお、この場合のソース・ドレイン領域は一部はＣＭＯＳ（相補型ＭＯＳＦＥＴ）を構成するので、場所によってはｎチャネル型ＭＯＳＦＥＴを構成し、他の場所においてはｐチャネル型ＭＯＳＦＥＴを構成する。
【００３６】
次いで、ＨＤＰ（高密度プラズマ）−ＳｉＯ2 膜からなる第１酸化膜２０及びプラズマＳｉＯ2 膜からなる第２酸化膜２１を順次堆積させたのち、次いで、ＣＭＰ（化学機械研磨）法を用いて第２酸化膜２１の表面を平坦化したのち、ソース領域１５、ドレイン領域１６及び上部電極１９に達するビアホール形成する。
【００３７】
次いで、スパッタ法を用いて厚さが、例えば、５０ｎｍのＴｉＮ膜及び厚さが、例えば、４００ｎｍのＷ膜を順次堆積させてビアホールを埋め込んだのち、再びＣＭＰ法により第２酸化膜２１の表面が露出するまで平坦化処理することによってビアホールを埋め込むビア２２〜２４を形成する。
【００３８】
次いで、スパッタ法を用いて厚さが、例えば、４０ｎｍのＴｉ膜、３０ｎｍのＴｉＮ膜、２００ｎｍのＡｕ−ＣｕＴｉ膜、５ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、所定のパターンにエッチングすることによって、ソース領域１５と上部電極１９とを接続する接続配線２５とドレイン領域１６に接続するデータバスライン２６を形成する。
【００３９】
次いで、ＨＤＰ−ＳｉＯ2 膜からなる第３酸化膜２７及びプラズマＳｉＯ2 膜からなる第４酸化膜２８を順次堆積させたのち、ＣＭＰ法を用いて第４酸化膜２８の表面を平坦化する。
【００４０】
次いで、接続配線２５に達するビアホールを形成したのち、スパッタ法を用いてＴｉＮ膜及びＷ膜を順次堆積させてビアホールを埋め込み、次いで、再びＣＭＰ法により第４酸化膜２８の表面が露出するまで平坦化処理することによってビアホールを埋め込むビア２９を形成する。
【００４１】
次いで、スパッタ法を用いて反射電極となる厚さが、例えば、４０ｎｍのＴｉ膜、３０ｎｍのＴｉＮ膜、及び、５００ｎｍのＡｕ−ＣｕＴｉ膜を順次堆積させたのち、所定のパターンにエッチングすることによって、ビア２９に接続する反射電極３０を形成する。
この時、隣接する反射電極３０の間の５００ｎｍ以下、例えば、３５０ｎｍの間隙がピクセルギャップ３１となる。
【００４２】
次いで、ＨＤＰ−ＳｉＯ2 からなる第５酸化膜３２を順次堆積させる。
この時の第５酸化膜３２としては、反射電極３０間のショート、及びリークを防ぐため、絶縁性の高い膜が必要となる、且つ、微細なピクセルギャップ３１を完全に埋め込む必要があるため、カバレッジの良い成膜方法が用いられる。
【００４３】
さらに、Ａｌ系導電膜で形成された反射電極３０は、４００℃以上の熱処理では結晶成長が進み、電極表面の凹凸が大きくなってしまい、表面モホロジーが劣化し、光の反射率が落ちてしまう。このため、成膜温度が低いことも重要な条件である。
したがって、ＨＤＰ−ＳｉＯ2 やＯ3 −ＴＥＯＳによるＣＶＤ−ＳｉＯ2 などの、低温成膜が可能で、埋め込み性が高い成膜方法が望ましく、ここでは、ＨＤＰ−ＳｉＯ2 を用いた。
【００４４】
次いで、ＣＭＰ法を用いて第５酸化膜３２の表面を平坦化する。
これは、ＨＤＰ−ＳｉＯ2 膜は、反射電極とピクセルギャップからなる凹凸を反映し、最表面が平坦になっていない場合があるからである。
なお、Ｏ3 −ＴＥＯＳなどの表面の平坦性に優れた成膜方法を使用するなど、最表面が完全に平坦になっている場合は、この工程は不要となる。
【００４５】
次いで、ＣＭＰあるいはエッチバックにより、反射電極３０の表面まで第５酸化膜３２を除去する。
このとき、ピクセルギャップ３１に埋め込まれた第５酸化膜３２はそのまま残り、反射電極３０上の第５絶縁膜３２だけが除去される。
【００４６】
図３参照  
次いで、スペーサの材料となる膜、例えば、ＳｉＯ2 膜３３を例えば、ＨＤＰ−ＣＶＤ法を用いて反射電極３０を含むシリコン基板全面に成膜する。
この時、ＳｉＯ2 膜３３の膜厚は、後述するピクセルギャップ部における沈み込みを回復するための埋込工程に伴うエッチングによる目減り分を考慮した値とする。
【００４７】
例えば、スペーサの必要高さは、使用する液晶の厚さと同等となり、この液晶の厚さは使用する液晶の種類によって異なるが、通常１μｍ〜３μｍ程度であり、ここでは、２μｍとすると、目減り分を考慮して平坦化後の膜厚が２．１μｍになるようにする。
【００４８】
次いで、通常のフォトエッチング工程を用いてＳｉＯ2 膜３３を選択的にエッチングすることによって幅が例えば、１０００ｎｍのスペーサ３４を形成する。
この時、膜厚均一性が±１０％だった場合、膜厚バラツキは１．８９μｍ〜２．３１μｍとなるので、スペーサ３４を形成する際のエッチング量は２．３１μｍのＳｉＯ2 膜が除去できるように設定する。
【００４９】
また、スペーサ３４を形成する平面的な位置は、反射電極３０の面積を最大限に利用できる様に配置するのが望ましいのでピクセルギャップ部に形成するのが最適であるが、そうすると、膜厚が２．３１μｍの部分におけるピクセルギャップ３１に充填された第５酸化膜３２が０．４２μｍ（＝２．３１μｍ−１．８９μｍ）程度過剰にエッチングされて、沈み込み部３５が形成される。
【００５０】
この沈み込み部３５は、後工程である配向膜の形成時にカバレッジ不良を引き起こすため、この溝を埋める必要があるので、例えば、ＳＯＧ膜３６を厚さが、例えば、１００ｎｍになるように成膜する。
なお、この時、スペーサ３４の頂上や側壁などに当たる部分にはほとんど付着しないため、必要な部分だけに充填材となるＳＯＧ膜３６を埋め込むことができる。
【００５１】
次に、全面エッチバックにより、反射電極３０上に堆積したＳＯＧ膜３６が除去できるまでエッチングすることによって、沈み込み部３５をＳＯＧ膜３６で埋め込んで平坦化する。
この時もエッチングはＳＯＧ膜３６の膜厚バラツキを考慮したオーバーエッチが必要となるが、堆積膜厚が薄いので、ピクセルギャップを大幅に沈み込ませるほどの影響はでない。
【００５２】
例えば、ＳＯＧ膜３６の膜厚バラツキが±１０％だった場合、膜厚の取り得る範囲は９０〜１１０ｎｍの範囲となるので薄膜部での過剰エッチングは最大でも２０ｎｍ（＝１１０ｎｍ−９０ｎｍ）程度に抑えられる。
この全面エッチバック工程により、スペーサの高さもＳＯＧ膜３６と同程度の１００ｎｍ程度低くなるが、上述のように最初に目減り分を考慮して２．１μｍとしているので、スペーサ３４の平均高さは設計通りの２μｍとなる。
【００５３】
以降は説明を省略するが、全面に配向膜を設けてラビング処理を行ったのち、シリコン基板１１と平行になるようにスペーサ３４を介して対向電極基板が配置され、両基板の間に液晶が封入することによって反射型液晶表示装置の基本構成が完成する。
【００５４】
このように、本発明の実施例１においては、スペーサの形成工程に伴うピクセルギャップ部の沈み込みを充填材で埋め込んで平坦にしているので、配向膜の形成時にカバレッジ不良を引き起すことがない。
【実施例２】
【００５５】
次に、図４を参照して、本発明の実施例２のＬＣＯＳを説明するが、反射電極を形成するまでの工程は上述の実施例１のＬＣＯＳの製造工程と同様であるので、スペーサの形成工程のみを説明する。
図４参照  
上記の実施例１と全く同様の工程で反射電極３０を形成したのち、例えば、ＨＤＰ−ＣＶＤ法を用いて全面にスペーサを形成するのに必要な膜厚以上のＳｉＯ2 膜４１を成膜したのち、ＣＭＰ法によってＳｉＯ2 膜４１の表面を平坦化して、スペーサとして必要な膜厚と沈み込みを埋め込む際の目減り分を考慮した膜厚とする。
なお、ここでは、平坦化後の膜厚を例えば、２．１μｍになるように研磨する。
【００５６】
次いで、ＳｉＯ2 膜４１を選択的にエッチングすることによってスペーサ４２を形成するとともにピクセルギャップ３１をＳｉＯ2 膜４１で埋め込むことになるが、この時、薄膜部におけるスペーサ４２の両側のＳｉＯ2 膜４１が過剰エッチングされて沈み込み部４３が形成される。
【００５７】
次いで、全面に、厚さが、例えば、１００ｎｍのＳＯＧ膜４４を塗布したのち、反射電極３０の表面が露出するまでエッチバックすることによって、沈み込み部４３をＳＯＧ膜４４で埋め込んでピクセルギャップ部を平坦化する。
この全面エッチバック工程により、スペーサの高さもＳＯＧ膜４４と同程度の１００ｎｍ程度低くなるが、上述のように最初に目減り分を考慮して２．１μｍとしているので、スペーサ４２の平均高さは設計通りの２μｍとなる。
【００５８】
以降は説明を省略するが、全面に配向膜を設けてラビング処理を行ったのち、シリコン基板１１と平行になるようにスペーサ４２を介して対向電極基板が配置され、両基板の間に液晶が封入することによって反射型液晶表示装置の基本構成が完成する。
【００５９】
このように、本発明の実施例２においては、スペーサ形成部材を用いてピクセルギャップを埋め込んでいるので、上述の実施例１に比べて第５酸化膜の形成工程とその平坦化埋込工程が不要になるため、工程数を削減することができる。
【実施例３】
【００６０】
次に、図５を参照して、本発明の実施例３のＬＣＯＳを説明するが、反射電極を形成するまでの工程は上述の実施例１のＬＣＯＳの製造工程と同様であるので、スペーサの形成工程のみを説明する。
図５参照  
上記の実施例１と全く同様の工程で反射電極３０を形成したのち、例えば、ＨＤＰ−ＣＶＤ法を用いて全面にスペーサを形成するのに必要な膜厚以上のＳｉＯ2 膜５１を成膜したのち、ＣＭＰ法によってＳｉＯ2 膜５１の表面を平坦化して、スペーサとして必要な膜厚とする。
なお、ここでは、平坦化後の膜厚を例えば、２．０μｍになるように研磨する。
【００６１】
次いで、ＳｉＯ2 膜５１を選択的にエッチングすることによってスペーサ５２を形成するが、この時、薄膜部におけるスペーサ５２の両側の第５酸化膜３２が過剰エッチングされて沈み込み部５３が形成される。
【００６２】
次いで、例えば、ＴＥＯＳ−ＣＶＤ法を用いて全面にＳｉＯ2 膜５４を成膜する。
この時の成膜する膜厚は、ＣＶＤ膜のカバレッジと、埋め込むべきピクセルギャップ３１の大きさに依存するが、通常、ピクセルギャップ幅の１／２程度以上が必要となる。
即ち、ピクセルギャップ幅が５００ｎｍで、カバレッジが１００％のＣＶＤ法で成膜する場合、ＳｉＯ2 膜５４の膜厚は２５０ｎｍ程度とする。
なお、この時、スペーサ５２の頂部及び側壁にもＳｉＯ2 膜５４が２５０ｎｍ程度の膜厚に堆積する。
【００６３】
次いで、全面エッチバックにより、反射電極３０の表面に堆積したＳｉＯ2 膜５４を完全に除去するまでエッチングすることによって、沈み込み部５３をＳｉＯ2 膜５４で埋め込んでピクセルギャップ部を平坦化する。
【００６４】
この時のエッチングもＳｉＯ2 膜５４の膜厚バラツキを考慮したオーバーエッチが必要となるが、堆積膜厚が薄いので、ピクセルギャップ３１を大幅に沈み込ませるほどの影響はでない。
例えば、ＳｉＯ2 膜５４の膜厚を２５０ｎｍとした場合に、その膜厚バラツキが±１０％だった場合、膜厚の取り得る範囲は２２５ｎｍ〜２７５ｎｍの範囲となるので、薄膜部での過剰エッチングは最大でも５０ｎｍ（＝２７５ｎｍ−２２５ｎｍ）程度に抑えられる。
【００６５】
この時、スペーサ５２の頂部には反射電極３０の表面上と同等の膜厚のＳｉＯ2 膜５４が堆積しているので、このエッチバック工程でのスペーサの目減りは発生することはなく、したがって、スペーサ５２の平均高さは設計通りの２μｍとなる。
【００６６】
このように、本発明の実施例３においては、沈み込み部を埋め込む際に、カバレッジの良好なＣＶＤ膜を用いているので、エッチバック工程でのスペーサの目減りを考慮する必要はなく、したがって、初期設計が容易になる。
【実施例４】
【００６７】
次に、図６を参照して、本発明の実施例４のＬＣＯＳを説明するが、反射電極を形成するまでの工程は上述の実施例１のＬＣＯＳの製造工程と同様であるので、スペーサの形成工程のみを説明する。
図６参照  
上記の実施例１と全く同様の工程で反射電極３０を形成したのち、例えば、ＨＤＰ−ＣＶＤ法を用いて全面にスペーサを形成するのに必要な膜厚のＳｉＯ2 膜６１を成膜する。  なお、ここでは、スペーサを形成するのに必要な膜厚を例えば、２．０μｍとする。
【００６８】
引き続いて、第二のスペーサ材料膜６２を形成する。
この場合の第二のスペーサ材料膜６２の膜厚は後工程で沈み込み部を埋め込む際に使用する充填材と同じ膜厚とする。
即ち、充填材を１００ｎｍ成膜するのであれば、第二のスペーサ材料膜６２も１００ｎｍ成膜するものであり、また、第二のスペーサ材料膜６２の素材は、充填材として用いる素材と同等のものが望ましいので、ここでは、第二のスペーサ材料膜６２として、厚さが、例えば、１００ｎｍのＳＯＧ膜を用いる。
【００６９】
次いで、ＳｉＯ2 膜６１及び第二のスペーサ材料膜６２を選択的にエッチングすることによってスペーサ６３を形成するが、この時、薄膜部におけるスペーサ６３の両側の第５酸化膜３２が過剰エッチングされて沈み込み部６４が形成される。
例えば、ＳｉＯ2 膜６１及び第二のスペーサ材料膜６２の膜厚均一性が共に±１０％だった場合、膜厚バラツキは１．８９μｍ〜２．３１μｍとなるので、エッチング量は２．３１μｍのＳｉＯ2 膜６１及び第二のスペーサ材料膜６２が除去できる様に設定する。
【００７０】
次いで、全面に厚さが、例えば、１００ｎｍのＳＯＧ膜６５を堆積させたのち、全面エッチバックにより、反射電極３０上に堆積したＳＯＧ膜６５が除去できるまでエッチングすることによって、沈み込み部６４をＳＯＧ膜６５で埋め込んで平坦化する。
この時もエッチングはＳＯＧ膜６５の膜厚バラツキを考慮したオーバーエッチが必要となるが、堆積膜厚が薄いので、ピクセルギャップを大幅に沈み込ませるほどの影響はでない。
【００７１】
例えば、ＳＯＧ膜６５の膜厚バラツキが±１０％だった場合、膜厚の取り得る範囲は９０〜１１０ｎｍの範囲となるので薄膜部での過剰エッチングは最大でも２０ｎｍ（＝１１０ｎｍ−９０ｎｍ）程度に抑えられる。
この全面エッチバック工程により、スペーサの高さもＳＯＧ膜６５と同程度の１００ｎｍ程度低くなるが、上述のように最初に目減り分を考慮して２．１μｍとしているので、スペーサ６３の平均高さは設計通りの２μｍとなる。
【００７２】
この本発明の実施例４においては、スペーサとなるＳｉＯ2 膜をエッチングする際に、第二のスペーサ材料膜を設けており、特に、沈み込み部を充填する絶縁材料と同じ素材を用いているので、エッチングレートなどの差によるスペーサの高さズレが発生せず、事前の調整が不要となる。
【００７３】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、各実施例においてはスペーサをＨＤＰ−ＣＶＤ法によって成膜しているが、ＨＤＰ−ＣＶＤ法と同様に、低温成膜が可能で且つ埋め込み性の高いＯ3 −ＴＥＯＳ膜やＣＶＤ−ＳｉＯ2 膜等を用いても良いものである。
【００７４】
また、上記の各実施例においては、スペーサをＳｉＯ2 膜で形成しているが、ＳｉＯ2 膜に限られるものではなく、ＳｉＮ膜等の低温成膜可能な絶縁膜を用いても良いものである。
【００７５】
さらには、スペーサ材料は絶縁体に限られるものではなく、金属系の材料を用いても良いものであるが、この場合には電極間ショートの危険性が高まるので工夫が必要になり、例えば、金属系スペーサの外殻を絶縁物質で覆う等の対策が必要になる。
【００７６】
また、上記の各実施例においては、スペーサをピクセルギャップ部に設けているが、必ずしもピクセルギャップ部である必要はなく、例えば、反射電極上に設けても良いものである。
但し、この場合には、金属系スペーサの場合にはスペーサ自体が縦方向の電極として作用して、液晶分子の配向性を乱す危険があるため、絶縁体スペーサである必要がある。
【００７７】
また、上記の各実施例においては、反射電極の最上層をＡｌ−ＣｕＴｉで構成しているが、Ａｌ−ＣｕＴｉに限られるものではなく、Ａｌ自体、Ａｌ−Ｃｕ等を用いても良く、さらには、Ａｇ等を用いても良いものである。
【００７８】
なお、上記の各実施例においては、スペーサ形成層を堆積したのち、ＣＭＰ法により平坦化処理しているが、この平坦化処理は必須ではなく、例えば、Ｏ3 −ＴＥＯＳ膜等の平坦性に優れた膜を用いる場合には不要となる。
【００７９】
また、上記の実施例においては、一連の工程で液晶層まで構成するＬＣＯＳの製造工程として説明しているが、シリコン基板と液晶部とは分けて製造しても良いものであり、反射電極まで形成したシリコン基板を中間分品として別途販売する場合にも適用されるものである。
【００８０】
ここで、再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  半導体基板に形成された複数のトランジスタ素子による信号回路と、前記トランジスタ素子と電気的に接続された光反射電極１と、対向電極を保持するための保持部材４とからなり、前記光反射電極１間には、電極を電気的に絶縁するための溝２と、前記溝２を充填する第１の充填材３と、前記第１の充填材３の凹部５を埋め込むとともに前記溝２の表面を平坦化する第２の充填材６とを有することを特徴とする反射型液晶表示装置用バックプレーン半導体装置。
（付記２）  上記保持部材４が上記第１の充填材３の直上に設けられているとともに、上記第２の充填材６が前記保持部材４の周辺に位置することを特徴とする付記１記載の反射型液晶表示装置用バックプレーン半導体装置。
（付記３）  上記第１の充填材３及び第２の充填材６が、酸化シリコン或いは窒化シリコンのいずれかからなることを特徴とする付記１または２に記載の反射型液晶表示装置用バックプレーン半導体装置。
（付記４）  半導体基板に複数のトランジスタ素子を形成する工程と、前記トランジスタ素子上に前記トランジスタ素子と電気的に接続された光反射電極材料を形成する工程と、前記光反射電極材料をエッチングし、電気的に絶縁する溝２を形成する工程と、前記溝２を第１の充填材３で埋め込む工程と、前記光反射電極１上に対向電極の保持部材４を形成するための保持部材形成層を堆積する工程と、前記保持部材形成層をエッチングして保持部材４を形成する工程と、前記溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程とを有することを特徴とする反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記５）  半導体基板に設けられたトランジスタ素子と電気的に接続された光反射電極１上に、前記光反射電極１間に設けられている溝２を第１の充填材３で埋め込む工程と、前記光反射電極１上に対向電極の保持部材４を形成するための保持部材形成層を堆積する工程と、前記保持部材形成層をエッチングして保持部材４を形成する工程と、前記溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程とを有することを特徴とする反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記６）  上記溝２を第１の充填材３で埋め込む工程と、上記光反射電極１上に対向電極の保持部材４を形成するための保持部材形成層を堆積する工程とが同一工程であることを特徴とする付記４または５に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記７）  上記保持部材形成層を堆積する工程において、前記保持部材形成層上に上記第２の充填材６と同じ素材の保護層を設ける工程を含むとともに、上記保持部材形成層をエッチングして保持部材４を形成する工程において、前記保護層も同時にエッチングすることを特徴とする付記４乃至７のいずれか１に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記８）  上記溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程において、前記第２の充填材６を半導体基板全面に塗布法によって形成する工程を有することを特徴とする付記４乃至７のいずれか１に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記９）  上記溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程において、上記第２の充填材６を上記保持部材４の頂面及び側面を含む半導体基板全面に形成する工程を有することを特徴とする付記４乃至６のいずれか１に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記１０）  上記溝２内の第１の充填材３の凹部５を第２の充填材６で埋め込む工程が、前記第２の充填材６を半導体基板全面に成膜する工程と、上記光反射電極１を露出させるエッチバック工程とからなることを特徴とする付記４乃至９のいずれか１に記載の反射型液晶表示装置用バックプレーン半導体装置の製造方法。
（付記１１）  付記１乃至３のいずれか１に記載の反射型液晶表示装置用バックプレーン半導体装置に設けた上記保持部材４を介して対向電極を有する対向電極基板を上記光反射電極１と対向するように設けるとともに、前記対向電極と光反射電極１間に液晶層を設けたことを特徴とする反射型液晶表示装置。
【産業上の利用可能性】
【００８１】
本発明の活用例としては、ＬＣＯＳが典型的なものであるが、一貫した一連の製造工程に限られるものではなく、反射電極基板等の中間製品を購入したのちのＬＣＯＳの製造工程或いはスペーサ付き反射電極基板の製造工程自体にも適用されるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＬＣＯＳの途中までの製造工程の説明図である。
【図３】本発明の実施例１のＬＣＯＳの図２以降の製造工程の説明図である。
【図４】本発明の実施例２のＬＣＯＳの途中からの製造工程の説明図である。
【図５】本発明の実施例３のＬＣＯＳの途中からの製造工程の説明図である。
【図６】本発明の実施例４のＬＣＯＳの途中からの製造工程の説明図である。
【符号の説明】
【００８３】
１  光反射電極
２  溝
３  第１の充填材
４  保持部材
５  凹部
６  第２の充填材
１１  シリコン基板
１２  素子間分離絶縁膜
１３  ゲート絶縁膜
１４  ゲート電極
１５  ソース領域
１６  ドレイン領域
１７  ウエル領域
１８  絶縁膜
１９  上部電極
２０  第１酸化膜
２１  第２酸化膜
２２〜２４  ビア
２５  接続配線
２６  データバスライン
２７  第３酸化膜
２８  第４酸化膜
２９  ビア
３０  反射電極
３１  ピクセルギャップ
３２  第５酸化膜
３３  ＳｉＯ2 膜
３４  スペーサ
３５  沈み込み部
３６  ＳＯＧ膜
４１  ＳｉＯ2 膜
４２  スペーサ
４３  沈み込み部
４４  ＳＯＧ膜
５１  ＳｉＯ2 膜
５２  スペーサ
５３  沈み込み部
５４  ＳｉＯ2 膜
６１  ＳｉＯ2 膜
６２  第二のスペーサ材料膜
６３  スペーサ
６４  沈み込み部
６５  ＳＯＧ膜
【図１】
2008185928.tif 000003
【図２】
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【図３】
2008185928.tif 000005
【図４】
2008185928.tif 000006
【図５】
2008185928.tif 000007
【図６】
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