(57)【要約】【課題】メモリ混載ロジックＬＳＩを低コストで提供することができ、しかも、書込み動作の際に電子が電荷保持膜に捕獲されやすくて、書込み動作を高速にすることができる半導体記憶装置及びその製造方法を提供すること。【解決手段】ゲート電極１０３の両端部の下方に電荷保持膜１０５の部分１０５ａが配置される。この電荷保持膜１０５の部分１０５ａのうちの下側の領域１０５ａ−１は、ゲート電極１０３の中央部直下の半導体基板１０１の表面より下側に位置している。この半導体記憶装置は、ロジックプロセスに対して、メモリ領域以外の領域に耐酸化性膜を覆うためのマスクを一枚追加するだけで、ロジック素子にメモリ素子を混載することができる。したがって、メモリ混載ロジックＬＳＩを低コストで提供することができる。【選択図】図１
2008112784.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に配置された第１導電型のチャネル領域と、
上記チャネル領域の両側に配置された第２導電型のソース拡散領域及びドレイン拡散領域と、
上記ゲート電極の両端部の下方に位置する部分を有すると共に、電荷を保持する機能を有する電荷保持膜と
を備え、
上記電荷保持膜の上記部分の少なくとも下側の領域は、上記ゲート電極の中央部直下の上記半導体層の表面よりも下側に位置していることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記電荷保持膜の上記部分の上記半導体層表面に対する膜厚が、上記ゲート電極の中央部側から両端部側へ行くに従って漸次厚くなっていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
上記ソース拡散領域及びドレイン拡散領域と、上記ゲート絶縁膜とは離間していることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記ソース拡散領域及びドレイン拡散領域がそれぞれＬＤＤ領域を有する構造であることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記ＬＤＤ領域が、上記チャネル領域の第１導電型の不純物の濃度よりも濃い濃度の第１導電型の不純物を含むハロー領域で覆われていることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記ハロー領域は上記ゲート絶縁膜から離間していることを特徴とする半導体記憶装置。
【請求項７】
ロジック素子とメモリ素子を集積した半導体記憶装置の製造方法において、
半導体層上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上の所望の位置にゲート電極を形成する工程と、
上記メモリ素子が存在するメモリ領域以外の領域を耐酸化性膜で覆う工程と、
上記メモリ領域のゲート電極の両端部の下方の上記半導体層に凹部を形成する工程と、
電荷保持膜の一部を上記凹部に埋設する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法において、
上記凹部を形成する工程は、上記ゲート電極の両端部の下方の上記半導体層に、熱酸化法によりシリコン酸化膜を形成する工程と、上記シリコン酸化膜を除去する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の半導体記憶装置の製造方法において、
上記シリコン酸化膜を形成する工程は、ＩＳＳＧ酸化法により上記シリコン酸化膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項７に記載の半導体記憶装置の製造方法において、
上記半導体層に凹部を形成する工程は、ケミカルドライエッチングにより上記凹部を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。より具体的には、書込み速度を向上させるメモリ素子構造、及び、このメモリ素子をロジックＬＳＩ（大規模集積回路）に低コストで混載することが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、ゲート電極の両側に２ビットの記憶が可能な不揮発性メモリ（特許文献１：特開２００３−２５８１２８号公報）が提案されている。図９に特許文献１の不揮発性メモリの構造を示す。図９中、２０１は半導体基板、２０２は第１拡散層（ソース電極）、２０３は第２拡散層（ドレイン電極）、２０４はシリコン酸化膜、２０５はシリコン窒化膜（電荷保持膜）、２０６はシリコン酸化膜、２０７はゲート絶縁膜、２０８はゲート電極を、それぞれ示している。
【０００３】
このメモリセルは、従来のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造とは異なり、上記シリコン酸化膜２０４、シリコン窒化膜２０５及びシリコン酸化膜２０６を積層してなるＯＮＯ（Oxide Nitride Oxide）膜をゲート電極２０８の両端部のみに位置させている。これにより、１０年のデータ保持時間を確保しつつ、書換え速度の高速化が可能となっている。
【特許文献１】特開２００３−２５８１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記公知文献１のメモリ素子の形成方法は、上記シリコン酸化膜２０４、シリコン窒化膜２０５及びシリコン酸化膜２０６からなるＯＮＯ膜を、ゲート電極２０８に対して自己整合的に形成するためには、その形成工程が複雑になり、プロセスコストが大きいという課題があった。特に、ゲート電極２０８を形成するために、化学的機械研磨（ＣＭＰ）法を用いていることも、プロセスコストを引き上げる要因になっていた。また、形成プロセスがロジックＬＳＩを形成するプロセスとは非常に異なるため、ロジック素子と混載するメモリ素子としては不適切であった。
【０００５】
本発明は上記課題に鑑みなされたものであり、低コストでロジックＬＳＩに混載可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の半導体記憶装置は、
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に配置された第１導電型のチャネル領域と、
上記チャネル領域の両側に配置された第２導電型のソース拡散領域及びドレイン拡散領域と、
上記ゲート電極の両端部の下方に位置する部分を有すると共に、電荷を保持する機能を有する電荷保持膜と
を備え、
上記電荷保持膜の上記部分の少なくとも下側の領域は、上記ゲート電極の中央部直下の上記半導体層の表面よりも下側に位置していることを特徴としている。
【０００７】
ここで、第１導電型とは、Ｐ型またはＮ型のことを言い、第２導電型とは、第１導電型がＰ型のときは、Ｎ型のことを言い、第１導電型がＮ型のときは、Ｐ型のことを言う。
【０００８】
上記構成によれば、上記ゲート電極の両端部の下方に位置する電荷保持膜の部分の少なくとも下側の領域が、上記ゲート電極の中央部の直下の半導体層の表面よりも下側に形成されている。このため、書込み動作の際に電子が電荷保持膜に捕獲されやすい構造になっている。したがって、書込み動作を高速にすることができる。
【０００９】
また、上記構成の半導体記憶装置は、ゲート電極を形成するために、化学的機械研磨法が不要で、低コストで製造でき、また、ロジックＬＳＩを形成するプロセスと親和性が高いプロセスで製造できて、ロジックＬＳＩに混載可能になる。
【００１０】
また、１実施の形態では、上記電荷保持膜の上記部分の上記半導体層表面に対する膜厚が、上記ゲート電極の中央部側から両端部側へ行くに従って漸次厚くなっている。
【００１１】
上記実施の形態によれば、上記ゲート電極の中央部側から両端部側へ向けて、半導体層表面からの電荷保持膜の膜厚が厚く形成されている。このため、書込み動作の際にチャネル領域からドレイン拡散領域へ流れる電子の電荷保持膜への捕獲面積が大きい構造になっている。したがって、電子の注入効率が高いので、書込み動作を高速にすることができる。
【００１２】
また、１実施の形態では、上記ソース拡散領域及びドレイン拡散領域と、上記ゲート絶縁膜とは離間している。
【００１３】
上記実施の形態によれば、ソース拡散領域及びドレイン拡散領域と、ゲート絶縁膜とが離間しているので、書込み及び消去動作の際にゲート電極に高い電圧を印加してもゲート絶縁膜がブレークダウンして破壊されることがない。また、電荷保持膜の一部の領域の直下にチャネル領域を有する構造となるため、必要最少限の電子を注入することで書換え動作を行うことができるので、書込み動作を高速にすることができる。
【００１４】
また、１実施の形態では、上記ソース拡散領域及びドレイン拡散領域がそれぞれＬＤＤ（Lightly Doped Drain）領域を有する構造である。
【００１５】
上記実施の形態によれば、上記ＬＤＤ構造を有しているので、メモリ素子が微細化してゲート長が小さくなっても、短チャネル効果を効果的に抑制することができる。
【００１６】
また、１実施の形態では、上記ＬＤＤ領域が、上記チャネル領域の第１導電型の不純物の濃度よりも濃い濃度の第１導電型の不純物を含むハロー領域で覆われている。
【００１７】
上記実施の形態によれば、上記ＬＤＤ領域を囲むようにハロー領域が形成されているため、ＬＤＤ領域とハロー領域とのＰＮ接合が急峻な構造になっている。したがって、書込み動作を高速にすることができる。また、ハロー領域の存在により短チャネル効果を抑制することができる。
【００１８】
また、１実施の形態では、上記ハロー領域は上記ゲート絶縁膜から離間している。
【００１９】
上記実施の形態によれば、ハロー領域がゲート電極から離間しているので、ゲート絶縁膜直下のチャネル領域のしきい値電圧を低く維持できる。したがって、書込み動作を高速にすることができる。
【００２０】
また、この発明の半導体記憶装置の製造方法は、
ロジック素子とメモリ素子を集積した半導体記憶装置の製造方法において、
半導体層上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上の所望の位置にゲート電極を形成する工程と、
上記メモリ素子が存在するメモリ領域以外の領域を耐酸化性膜で覆う工程と、
上記メモリ領域のゲート電極の両端部の下方の上記半導体層に凹部を形成する工程と、
電荷保持膜の一部を上記凹部に埋設する工程と
を有することを特徴としている。
【００２１】
上記発明によれば、ロジックプロセスに、メモリ領域以外の領域に耐酸化性膜を覆うためのマスクを一枚追加するだけで、ロジックＬＳＩにメモリ素子を混載することができる。したがって、メモリ混載ロジックＬＳＩを低コストで提供することができる。
【００２２】
また、１実施の形態では、上記凹部を形成する工程は、上記ゲート電極の両端部の下方の上記半導体層に、熱酸化法によりシリコン酸化膜を形成する工程と、上記シリコン酸化膜を除去する工程とを含む。
【００２３】
上記実施の形態では、熱酸化法を用いてシリコン酸化膜を形成することで凹部を形成している。このため、特殊な半導体製造装置を使用することなく、本発明の半導体記憶装置を製造することができる。したがって、プロセスコストを上昇させることなく本発明の半導体記憶装置を形成することができる。
【００２４】
また、１実施の形態では、上記シリコン酸化膜を形成する工程は、ＩＳＳＧ（In-Situ Steam Generation）酸化法により上記シリコン酸化膜を形成する。
【００２５】
上記実施の形態によれば、上記ＩＳＳＧ酸化法によりシリコン酸化膜を形成しているので、ドライ酸化法に代表される通常の熱酸化法を用いた場合と比して、ゲート絶縁膜のバーズビークを抑制することができる。したがって、メモリ素子の駆動力を低下させることなく、書込み速度を高速にすることができる。
【００２６】
また、１実施の形態では、上記半導体層に凹部を形成する工程は、ケミカルドライエッチングにより上記凹部を形成する。
【００２７】
上記実施の形態では、ケミカルドライエッチングの工程のみで凹部を形成している。このため、熱酸化法を用いた場合と比して工程を削減することができるので、プロセスコストを削減することが可能となる。また、ゲート絶縁膜両端にバーズビークが形成されることがない。したがって、メモリ素子の駆動力を低下させることなく、書込み速度を高速にすることができる。
【発明の効果】
【００２８】
以上より明らかなように、本発明の半導体記憶装置によれば、ゲート電極両端部の下方に電荷保持膜の部分が配置され、この電荷保持膜の部分の少なくとも下側の領域は、ゲート電極の中央部直下の半導体層の表面より下側に位置している。そのため、書込み動作の際に電子が電荷保持膜に捕獲されやすい構造になっている。したがって、書込み動作を高速にすることができる。
【００２９】
また、本発明の半導体記憶装置の製造方法は、ロジックプロセスに対して、メモリ領域以外の領域に耐酸化性膜を覆うためのマスクを一枚追加するだけで、ロジック素子にメモリ素子を混載することができる。したがって、メモリ混載ロジックＬＳＩを低コストで提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明のメモリ素子を図示の実施の形態より詳細に説明する。
【００３１】
（実施の形態１）
図１は、メモリ素子の一例の断面構造を示すものである。このメモリ素子１は、半導体層の一例としての半導体基板１０１の表面側に、図示していないが、第１導電形としてのＰ型ウェル領域が形成されている。このＰ型ウェル領域上にゲート絶縁膜１０２を介してゲート電極１０３が形成されている。このゲート電極１０３の下方には、Ｐ型のチャネル領域が形成されている。このチャネル領域の両側には、つまり、ゲート電極１０３の両側の半導体基板１０１中に、Ｎ型拡散領域であるソース拡散領域１０７及びドレイン拡散領域１０８がそれぞれ形成されている。
【００３２】
上記ゲート電極１０３の両端部下方には、凹部が形成され、この凹部に、絶縁膜１０４を介して電荷保持膜１０５の一部１０５ａが埋設されている。上記電荷保持膜１０５の一部１０５ａの下側の領域１０５ａ−１は、上記ゲート電極１０３の中央部直下の上記半導体基板１０１の表面よりも下側に位置している。
【００３３】
上記絶縁膜１０４及び電荷保持膜１０５から構成されるメモリ機能体１５０の一部はゲート電極側壁絶縁膜としても機能しており、ソース拡散領域１０７及びドレイン拡散領域１０８をゲート電極１０３に対して自己整合的に形成する役割と、ゲート電極１０３がソース拡散領域１０７及びドレイン拡散領域１０８と電気的にショートするのを防ぐ役割を有している。
【００３４】
本実施の形態１では、電荷保持膜１０５はシリコン窒化膜であるが、電荷を保持するトラップ準位を有す絶縁膜なら良いので、これに限るものではなく、ＨｆＯ２、ＨｆＡｌＯ２、酸化アルミニウムなどの高誘電膜でも良い。
【００３５】
上記ゲート電極１０３と、ソース拡散領域１０７及びドレイン拡散領域１０８とはオーバーラップしている。このため、書換え動作の際に、ドレイン拡散領域１０８とチャネル領域とのＰＮ接合領域で発生した電荷（書込み動作のときは電子、消去動作のときは正孔）を効率的に電荷保持膜１０５へ注入することができる。したがって、書込み及び消去の速度を高速にすることができる。
【００３６】
上記ソース拡散領域１０７及びドレイン拡散領域１０８と、ゲート絶縁膜１０２とは離間している、すなわち、チャネル領域上に電荷保持膜１０５の一部１０５ａが存在している。このため、電荷保持膜１０５中に捕獲された電子により電荷保持膜１０５直下のチャネル領域の抵抗を効率的に高くすることができるため、書込み速度が高速にできると共に、メモリウィンドウを大きくすることができる。また、上記ソース拡散領域１０７及びドレイン拡散領域１０８と、ゲート絶縁膜１０２との間に、電荷保持膜１０５の一部１０５ａが存在するから、書込み及び消去動作の際にゲート電極１０３に高い電圧を印加してもゲート絶縁膜１０２がブレークダウンして破壊されることがない。したがって、動作電圧のマージンを大きく取ることができる。
【００３７】
上記ゲート電極１０３の両端部の直下に位置している電荷保持膜１０５の部分１０５ａは、半導体基板１０１表面からの膜厚がゲート電極１０３中央部側から両端部へ向かって漸次厚くなっている。このため、書込み速度を高速にすることができる。この理由を以下に詳細に説明する。図２（ａ）、（ｂ）は、ドレイン拡散領域１０８付近のゲート電極１０３の端部直下に位置する電荷保持膜３０５、１０５の部分３０５ａ、１０５ａの形状を拡大したものである。図２（ａ）は、電荷保持膜３０５の部分３０５ａの半導体基板１０１表面からの膜厚がゲート電極１０３の中央部からドレイン拡散領域１０８方向へ均一な膜厚で分布している場合のもので、図２（ｂ）は、電荷保持膜１０５の部分１０５ａの膜厚が、ゲート電極１０３の中央部からドレイン拡散領域１０８方向へ行くに従って、漸次厚くなっている場合のもので、図２（ａ）、（ｂ）は、本発明の各例をそれぞれ示している。なお、上記電荷保持膜３０５と１０５とは、ゲート電極１０３の端部直下に位置する部分３０５ａ、１０５ａの形状のみが異なり、他は、同じ形状をしている。図中の１２０はチャネル領域をドレイン拡散領域１０８に向かって流れる電子を示している。図２（ａ）、（ｂ）中の点線で示した３３５、１３５は電荷保持膜３０５、１０５中に注入される電子の分布を示している。電荷保持膜３０５の部分３０５ａの膜厚が均一に分布している図２（ａ）の場合と比べて、電荷保持膜１０５の部分１０５ａの膜厚が漸次厚くなっている図２（ｂ）の場合では、電荷保持膜１０５中の電子分布１３５は横方向に広く分布する。このため、広いチャネル領域に渡って抵抗上昇（しきい値電圧を大きくする）させることができる。したがって、書込み速度を高速にすることができる。また、電荷保持膜１０５中の電子の分布する領域が広いので、ドレイン電界に対して強い、すなわち、ソース・ドレイン間の電界強度が大きくなってもパンチスルー耐性が強くなる。したがって、動作電圧マージンを大きくすることができ、デバイス設計の自由度が大きくなるメモリ素子を提供することができる。さらに、図２（ａ）の場合と比して、ゲート絶縁膜１０２近辺の電荷保持膜１０５の部分が薄い。このため、ゲート電極１０３からの電界強度を大きくすることができる。したがって、書込み動作や消去動作を高速にすることができる。
【００３８】
次に、本実施の形態１のメモリ素子１の形成手順について説明する。まず、図示はしていないが、半導体基板１０１の所望の位置に周知のプロセス技術を用いて素子分離領域、及び、Ｐ型のウェル領域を形成する。次に、これも周知のプロセス技術を用いて、ゲート絶縁膜１０２及びゲート電極１０３を順次形成する。次に、熱酸化法により、熱酸化膜を５ｎｍ〜３０ｎｍ形成する。この後、フッ酸によりこの熱酸化膜を除去すると、ゲート電極１０３の両端直下に上述の凹部ができる。次に、熱酸化法によりシリコン酸化膜１０４を、減圧化学的気相成長（ＬＰＣＶＤ）法によりシリコン窒化膜１０５をそれぞれ形成する。シリコン酸化膜１０４の膜厚は、３ｎｍ〜１０ｎｍ、シリコン窒化膜の膜厚は、５ｎｍ〜１００ｎｍである。このとき、凹部を形成するための熱酸化膜はＩＳＳＧ（In-Situ Steam Generation）法により形成されることが好ましい。この方法は、水素と酸素を用いる。反応チャンバーはランプ加熱方式になっていて、９５０℃以上の温度に加熱し酸素を流した状況の下、水素を導入することで、ウエハ表面で水蒸気を発生させてスチーム酸化する方法である。圧力は１００Ｔｏｒｒの減圧下、温度は１０００℃で行った。ＩＳＳＧ法は、高温のスチーム酸化なので一般的な炉を用いる酸化と比して酸化速度が大きい。このため、酸化時の横方向への酸素の拡散分布が離散的でなく急峻になるので、ゲート絶縁膜１０２の両端のバーズビークを極力抑制することができる。したがって、メモリ素子の駆動力を大きく維持できるので、書込み動作速度を高速にすることができる。また、メモリウィンドウを大きくすることができるので信頼性の高いメモリ素子を実現できる。
【００３９】
次に、半導体基板１０１表面及びゲート電極１０３表面が露出するまで、異方性ドライエッチングにより電荷保持膜１０５とシリコン酸化膜１０４をエッチングすると、メモリ機能体（ゲート電極側壁絶縁膜）１５０が形成される。次に、Ｎ型の不純物イオンを注入してアニール処理を施すと、ソース拡散領域１０７及びドレイン拡散領域１０８が形成される。このとき、ゲート電極１０３である多結晶シリコン膜中にもこの不純物が同時に注入されているので、ゲート電極１０３の低抵抗化も行われる。Ｎ型の不純物としては、砒素を５ｋｅＶ〜５０ｋｅＶのエネルギー、２×１０１５／ｃｍ２〜１×１０１６／ｃｍ２の注入量で周知のイオン注入法により注入した。アニール処理は、急速加熱処理（ＲＴＡ：Rapid Thermal Annealing）法により、１０１０℃〜１１００℃の温度、１〜２０秒の時間で行った。
【００４０】
次に、図示はしていないが、ソース拡散領域１０７、ドレイン拡散領域１０８及びゲート電極１０３のシリコン表面が露出している領域に高融点金属シリサイド膜が周知の技術で形成し、その後、層間絶縁膜、コンタクトプラグ、メタル配線が形成され、半導体記憶装置が完成する。
【００４１】
以上のように、この形成手順は、特殊な半導体製造装置を用いることなく、本実施の形態のメモリ素子１を形成することができる。したがって、低コストの半導体記憶装置を提供することができる。
【００４２】
（実施の形態２）
図３は、メモリ素子の一例の断面構造を示すものである。このメモリ素子２は、実施の形態１のメモリ素子１とは、メモリ機能体１５１の構成が異なるだけなので、これについて説明し、その他は割愛する。なお、図３において、図１の実施の形態１の構成要素と同一構成要素については、図１の構成要素と同一参照番号を付している。本実施の形態２のメモリ素子２は、実施の形態１のメモリ素子１が有する効果に加えて、メモリ機能体１５１の構造の違いからくる効果をさらに有する。これを以下に説明する。
【００４３】
このメモリ機能体１５１は、絶縁膜１０４、電荷保持膜１１５及び絶縁膜１０６の３層で構成されている。詳しくは、上記電荷保持膜１１５は、半導体基板１０１の表面に略平行な水平部１１５ａと、この水平部１１５ａに略垂直な垂直部１１５ｂとからなり、図１の実施の形態１の電荷保持膜１０５の外側部上方を切除した形状を有する。上記ゲート電極１０３の両端部直下に位置する水平部１１５ａの部分の半導体基板１０１表面からの膜厚は、ゲート電極１０３の中央部からソース拡散領域１０７及びドレイン拡散領域１０８の方向へ行くに従って、漸次厚くなっている。上記絶縁膜１０６は、電荷保持膜１１５の垂直部１１５ｂの外側方、かつ、水平部１１５ａの外端部の上方に位置している。実施の形態１のメモリ素子１と比して、絶縁膜１０６の分だけ、電荷保持膜１１５の断面積が小さい。このため、電荷保持膜１１５中の電荷移動を抑制することができる。したがって、電荷保持膜１１５中の電荷移動によるベークシフトを抑制することができるので、メモリウィンドウが大きいメモリ素子を提供することができる。
【００４４】
また、上記電荷保持膜１１５は、実施の形態１においても記述したように、シリコン窒化膜などの高誘電膜が使用される。このような高誘電膜は誘電率が高いため、メモリ機能体１５１における電荷保持膜１１５の比率が大きいと、ゲート電極１０３とドレイン拡散領域１０８との容量が大きくなり配線遅延を引き起こしてしまう。しかしながら、本実施の形態２のメモリ機能体１５１は誘電率の高い電荷保持膜１１５の占有面積が実施の形態１のメモリ素子１と比して小さい。したがって、ゲート電極１０３とドレイン拡散領域１０８との容量を小さくすることができる。
【００４５】
次に、本実施の形態２のメモリ素子２の形成手順について説明する。このメモリ素子２の形成手順は、実施の形態１のメモリ素子１の形成手順に対して、メモリ機能体１５１の形成手順が異なるだけなので、これについてのみ説明し、その他の形成手順は割愛する。まず、ゲート電極１０３の両端部直下に凹部を形成した後、熱酸化法によりシリコン酸化膜１０４を、減圧化学的気相成長（ＬＰＣＶＤ）法により電荷保持膜（シリコン窒化膜）１１５及びシリコン酸化膜１０６をそれぞれ形成する。シリコン酸化膜１０４の膜厚は、３ｎｍ〜１０ｎｍ、シリコン窒化膜１１５の膜厚は、５ｎｍ〜１５ｎｍ、シリコン酸化膜１０６は３０ｎｍ〜１２０ｎｍである。このとき、凹部を形成するための熱酸化膜はＩＳＳＧ法により形成されることが好ましい。この理由は実施の形態１と同様である。次に、半導体基板１０１表面及びゲート電極１０３表面が露出するまで、異方性ドライエッチングによりシリコン酸化膜１０６、電荷保持膜１１５及びシリコン酸化膜１０４をエッチングすると、メモリ機能体１５１が形成される。この後は、実施の形態１のメモリ素子１と同様な形成手順でメモリ素子２は形成される。
【００４６】
以上のように、この形成手順は、実施の形態１と同様に、特殊な半導体製造装置を用いることなく、本実施の形態のメモリ素子２を形成することができる。したがって、低コストの半導体記憶装置を提供することができる。
【００４７】
（実施の形態３）
本実施の形態３のメモリ素子は、素子が微細化してもメモリとして正常動作し、かつ、メモリ動作速度を向上させる構造を提供するものである。図４は、このメモリ素子３の断面構造を示すものである。このメモリ素子３は、実施の形態２のメモリ素子２と比して、ソース電極及びドレイン電極の構造が異なるだけなので、これについて説明し、その他は割愛する。なお、図４において、図３の実施の形態２の構成要素と同一構成要素については、図３の構成要素と同一参照番号を付している。
【００４８】
本実施の形態のメモリ素子３は、実施の形態２のメモリ素子２が有する効果に加えて、ソース電極及びドレイン電極の構造の違いからくる効果をさらに有する。これを以下に説明する。ソース電極は接合深さが深いソース拡散領域１１７とソースＬＤＤ（Lightly Doped Drain）領域１２７から、ドレイン電極は接合深さが深いドレイン拡散領域１１８とドレインＬＤＤ領域１２８とからそれぞれ構成されている。これらの拡散領域は全てＮ型である。ソース電極及びドレイン電極ともにＬＤＤ領域１２７、１２８は、深い拡散領域１１７、１１８よりも、接合深さは浅く濃度は薄く形成されている。したがって、ソース・ドレイン電極間の電界強度を抑制することができるので、メモリ素子が微細化してゲート長が短くなりソース・ドレイン電極間の距離が短くなっても、短チャネル効果を効果的に抑制して微細なメモリ素子を提供することができる。また、ＬＤＤ領域１２７、１２８の周りをＰ型の高濃度拡散領域１４０（ハロー領域）が覆っている。このハロー領域１４０のＰ型不純物の濃度は、チャネル領域のＰ型不純物の濃度よりも高くなっている。したがって、より短チャネル効果を抑制する構造となっている。また、このハロー領域１４０の存在により、電荷保持膜１１５直下で半導体基板１０１表面のＰＮ接合（浅いＮ型ドレイン拡散領域（ドレインＬＤＤ領域）１２８と濃度の濃いＰ型のハロー領域との境界）が急峻になっている。このため、ホットエレクトロンやホットホールの発生確率が大きくなる。したがって、書込み速度や消去速度を高速にすることができる。このハロー領域１４０は、ゲート絶縁膜１０２と離間している。このため、ゲート絶縁膜１０２直下のチャネル領域のしきい値電圧を低く維持できる。したがって、書込み動作を高速にすることができる。
【００４９】
次に、本実施の形態のメモリ素子３の形成手順について説明する。形成手順についても、実施の形態１のメモリ素子１の形成手順に対してソース・ドレイン電極の形成手順が異なるだけなので、これについてのみ説明し、その他の形成手順は割愛する。まず、ゲート電極１０３の両端直下に凹部を形成した後、ＬＤＤ領域１２７、１２８を形成するために、砒素イオンを、１ｋｅＶ〜１０ｋｅＶのエネルギー、１×１０１４／ｃｍ２〜２×１０１５／ｃｍ２の注入量で、ハロー領域１４０を形成するために、ボロンイオンを、１０ｋｅＶ〜２０ｋｅＶのエネルギー、１×１０１３／ｃｍ２〜１×１０１４／ｃｍ２の注入量、２０°〜４０°の注入角度、４回転から８回転注入（全注入量が上記注入量になるように一回の注入量を調整する）で周知のイオン注入法により注入する。次に、メモリ機能体１５１を形成した後、深い拡散領域１１７、１１８を形成するために、砒素イオンを、５ｋｅＶ〜５０ｋｅＶのエネルギー、２×１０１５／ｃｍ２〜１×１０１６／ｃｍ２の注入量で周知のイオン注入法により注入する。アニール処理は、ＲＴＡ（急速加熱処理）法により、１０１０℃〜１１００℃の温度、１〜２０秒の時間で行った。このとき、深い拡散領域１１７、１１８は、ＬＤＤ領域１２７、１２８の全領域もしくはほとんどの領域を覆うことが無いように、すなわち、短チャネル効果の抑制効果を損なわないように形成される。深い拡散領域１１７、１１８の横方向の拡散幅を決めるパラメータは、メモリ機能体１５１の幅、深い拡散領域１１７、１１８の注入条件、アニール処理条件であり、これらは十分なＬＤＤ領域１２７、１２８を残すように適宜調整される。次に、図示はしていないが、ソース拡散領域１０７、ドレイン拡散領域１０８及びゲート電極１０３のシリコン表面が露出している領域に高融点金属シリサイド膜が周知の技術で形成された後、層間絶縁膜、コンタクトプラグ、メタル配線等が形成され、半導体記憶装置が完成する。
【００５０】
以上のように、この形成手順では、実施の形態１及び２と同様に、特殊な半導体製造装置を用いることなく、本実施の形態のメモリ素子３を形成することができる。したがって、低コストで高速動作が可能な半導体記憶装置を提供することができる。
【００５１】
（実施の形態４）
本実施の形態４では、本発明のメモリ素子を低コストでロジックプロセスに混載する形成手順を提供するものである。図５から図７を用いてこれを詳細に説明する。図５は、ロジックプロセスと本発明のメモリ素子を混載したロジックプロセスの工程（マスク）を比較するものである。図５（ａ）は、ロジックプロセスフローを、図５（ｂ）は、本発明のメモリ素子を混載した場合のロジックプロセスのフローをそれぞれ示している。本図には、フォトリソグラフィー用のマスクが必要になる工程を載せており、１層メタルまでのフローを示している。ゲート電極端に凹部を形成する手順のみを追加するだけで、本発明のメモリ素子をロジックに混載することができる。マスク数にすると１枚の追加のみとなり、低コストで混載が可能であることがわかる。一般的に、ロジックに不揮発性メモリを混載する際には、３枚から１１枚のマスクを追加する必要があったため、本実施の形態４は、飛躍的に低コストを実現する方法であることがわかる。
【００５２】
次に、図６から図７を用いて、ロジックプロセスに本発明のメモリ素子（メモリ素子３）を混載する形成手順を説明する。本実施の形態４では、ゲート電極１０３の両端部直下に凹部を形成する手順を説明し、その他の形成手順は、ロジックプロセスを同じであり、かつ、実施の形態１〜３で説明しているので割愛する。図中には２つのデバイスの断面図が示されているが、左側は本発明のメモリ素子、右側はメモリ素子以外のロジック素子（ロジックコアトランジスタや周辺トランジスタなど）を示している。図６（ａ）に示すように、半導体基板１０１の所定の領域に素子分離領域１３０を形成する。その後、図示はしていないが、半導体基板１０１表面にＰ型ウェル領域が形成されている。Ｐ型ウェル領域上にゲート絶縁膜１０２を介してゲート電極１０３が形成されている。
【００５３】
次に、図６（ｂ）に示すように、耐酸化性の膜としてシリコン窒化膜１２５を形成する。このシリコン窒化膜１２５は、ＬＰＣＶＤ法を用いて、５ｎｍ〜２０ｎｍ形成した。その膜厚は、この後工程において、ゲート電極１０３の両端に凹部を形成するために熱酸化する際に耐酸化性が破れてメモリ素子以外の素子において、下地のゲート電極１０３表面やソース・ドレイン拡散領域の半導体基板１０１表面が酸化されない膜厚であれば良い。次に、メモリ素子領域のシリコン窒化膜１２５を除去するために、レジスト１６０をメモリ素子領域のみを露出するように形成する。
【００５４】
次に、図６（ｃ）に示すように、レジスト１６０をマスクとして、メモリ素子領域のシリコン窒化膜１２５をＣＤＥ（Chemical Dry Etching）法により除去した。ＣＤＥの条件は、ＣＦ４／Ｏ２／Ｎ２の混合ガスを用いて、ガス流量はＣＦ４／Ｏ２／Ｎ２＝２７０／２７０／８０ｓｃｃｍ、圧力は７０Ｐａ、ＲＦ（高周波）パワーは７００Ｗである。この条件とすることで、下地のシリコン酸化膜（素子分離領域１３０やソース・ドレイン領域に残っているゲート絶縁膜１０２）やシリコン（ゲート電極１０３表面）をほとんどエッチングすることなくシリコン窒化膜１２５のみを選択的に除去できる。また、ＣＤＥ法は等方性のエッチングであるため、異方性エッチングのようにゲート電極１０３のような段差に側壁膜を形成することがない。次に、周知のレジスト灰化処理（アッシング）及びウェット洗浄によりレジスト１６０を除去する。このとき、シリコン窒化膜１２５の除去は、この方法に限るものではなく、例えば、シリコン窒化膜１２５上にシリコン酸化膜をＬＰＣＶＤ法により５ｎｍ〜１０ｎｍ形成して、レジスト１６０をパターニングする。フッ酸処理によりシリコン酸化膜を除去した後、レジストを除去する。最後にシリコン酸化膜をマスクにしてリン酸ボイルなどによりシリコン窒化膜１２５をウェット処理にて除去しても良い。
【００５５】
次に、図７（ａ）に示すように、熱酸化を施すと、メモリ領域において、シリコンが露出している領域に５ｎｍ〜２０ｎｍの膜厚のシリコン酸化膜１２６が形成される。このとき、図示はしていないが、シリコン窒化膜１２５上にもわずかに１ｎｍ〜２ｎｍのシリコン酸化膜が形成されている。この熱酸化処理により、ゲート電極１０３の両端部と半導体基板１０１との間に、上記シリコン酸化膜１２６の一部で満たされた凹部が形成される。これは、熱酸化時にゲート絶縁膜１０２を介して横方向に容易に酸素が供給されるため、このような形状に酸化される。この熱酸化は、ＩＳＳＧ酸化で行うことが望ましい。これは、実施の形態１と同様な理由によるもので、ゲート絶縁膜１０２両端のバーズビークを極力抑制できるため、書込み速度の速いメモリ素子を実現することができる。
【００５６】
次に、図７（ｂ）に示すように、フッ酸に浸すことによりシリコン酸化膜１２６を除去する。このとき、シリコン窒化膜１２５上のシリコン酸化膜も除去される。上記シリコン酸化膜１２６の除去により、ゲート電極１０３の下方に凹部１６１が形成される。
【００５７】
次に、図７（ｃ）に示すように、図６（ｃ）に説明したＣＤＥ法、もしくは、リン酸ボイルなどのウェット処理により、シリコン窒化膜１２５を除去する。この際、何れの条件においても下地シリコン及びシリコン酸化膜に対する選択比の高い条件なので、下地膜はほとんど膜減りすることはない。この後は、ＬＤＤ工程になり、通常のロジックプロセスのフローにより、最終断面形状は図示していないが、本発明のメモリ素子とロジックを混載することが可能となる。
【００５８】
以上、説明したように、通常のロジックプロセスに対して、ゲート電極両端部に凹部を形成するためのマスクを１枚追加するだけで、ロジックＬＳＩに不揮発性メモリ（本発明のメモリ素子３）を混載することができる。したがって、極めて低コストで、不揮発性メモリを混載したロジックＬＳＩを提供することができる。
【００５９】
（実施の形態５）
本実施の形態５では、本発明のメモリ素子を低コストでロジックプロセスに混載する形成手順であり、実施の形態４より少ないプロセス工程数で、ゲート電極１０３両端領域の凹部を形成する方法を提供するものである。図８は、本実施の形態５の半導体メモリ素子の形成手順を説明するものであり、実施の形態４のメモリ素子の形成手順に対して、ゲート電極１０３両端領域に形成する凹部の形成手順のみが異なるため、この手順のみ説明する。図８は、シリコン窒化膜１２５を形成した後の図６（ｂ）以降の手順の説明である。
【００６０】
図８（ａ）に示すように、メモリ素子領域のシリコン窒化膜１２５を除去するためにレジストをマスクとして、シリコン窒化膜１２５を異方性のドライエッチングによりゲート電極１０３及びソース・ドレイン領域の半導体基板１０１表面が露出するまでエッチングする。これにより、実施の形態４とは異なり、メモリ素子のゲート電極１０３の側壁部に、シリコン窒化膜からなるゲート電極側壁絶縁膜１２７が形成される。
【００６１】
次に、図８（ｂ）に示すように、ＣＤＥ法を用いて、ソース・ドレイン領域上の表面を選択的にエッチングすることで、凹部を形成する。ＣＤＥ法は等方性エッチングなので、横方向にもエッチングが進むため、図８（ｂ）のように、ゲート電極１０３の両端部の下方に凹部１６１が形成される。このとき、ゲート電極１０３表面もエッチングされて、エッチング量だけゲート電極１０３の高さが低くなる。このことによるデバイス上の影響は無い。ゲート電極側壁絶縁膜１２７は、ゲート電極１０３が横方向にエッチングされて線幅が小さくなるのを防止しており、凹部を作成するために必要である。このゲート電極側壁絶縁膜１２７が無いと、ゲート電極１０３も横方向にエッチングが進み、凹部を形成することができないためである。ＣＤＥ法は、ＣＦ４／Ｏ２の混合ガスを用いて、ガス流量はＣＦ４／Ｏ２＝１５０／６０ｓｃｃｍ、圧力は２４Ｐａ、ＲＦパワーは７００Ｗの条件で行われ、シリコンのエッチング量は５ｎｍ〜３０ｎｍである。この条件は、シリコン窒化膜１２５、１２７及びシリコン酸化膜に対して選択比が高い条件であるため、エッチングしたいシリコンのみ選択的にエッチングすることができる。
【００６２】
次に、図８（ｃ）に示すように、図６（ｃ）に説明したＣＤＥ法、もしくは、リン酸ボイルなどのウェット処理により、シリコン窒化膜１２５及びゲート電極側壁絶縁膜１２７を除去する。この際、何れの条件においても下地シリコン及びシリコン酸化膜に対する選択比の高い条件なので、下地膜はほとんど膜減りすることはない。この後は、ＬＤＤ工程になり、通常のロジックプロセスのフローにより、最終断面形状は図示していないが、本発明のメモリ素子とロジック素子を混載することが可能となる。
【００６３】
以上説明したように、本実施の形態の半導体メモリ素子の形成手順においては、実施の形態４の半導体メモし素子の形成手順と比して、プロセス工程数を削減できる。したがって、低コストの不揮発性メモリを混載したロジックＬＳＩを提供することができる。また、凹部を形成するのにＣＤＥ法を用いている。このため、熱酸化法でゲート絶縁膜１０２両端に形成されるバーズビークが形成されることがない。したがって、実施の形態４よりも書込み動作が速いメモリ素子を提供することができる。
【００６４】
実施の形態１では、ゲート電極１０３の両端部下方の電荷保持膜１０５の部分１０５ａの下側の領域１０５ａ−１が、ゲート電極１０３の中央部直下の上記半導体基板１０１の表面より下側に位置しているが、ゲート電極の両端部下方に位置する電荷保持膜の部分のうちの大部分、殆ど全部、あるいは、全部がゲート電極の中央部直下の上記半導体基板の表面より下側に位置していてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１のメモリ素子の要部の概略断面図である。
【図２】図２（ａ）、（ｂ）は本発明の実施の形態１の各メモリ素子の要部の詳細を説明する概略断面図である。
【図３】本発明の実施の形態２のメモリ素子の要部の概略断面図である。
【図４】本発明の実施の形態３のメモリ素子の要部の概略断面図である。
【図５】図５（ａ）、（ｂ）は本発明のメモリ素子の製造コストを説明する図である。
【図６】図６（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４のメモリ素子の製造方法を説明する図である。
【図７】図７（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４のメモリ素子の製造方法を説明する図である。
【図８】図８（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５のメモリ素子の製造方法を説明する図である。
【図９】従来技術である不揮発性メモリの要部の概略断面図である。
【符号の説明】
【００６６】
１、２、３    メモリ素子
１０１    半導体基板
１０２    ゲート絶縁膜
１０３    ゲート電極
１０４、１０６    絶縁膜
１０５、１１５    電荷保持膜
１０５ａ    部分
１０５ａ−１    下側の領域
１０７    ソース拡散層領域
１０８    ドレイン拡散層領域
１２７、１２８    ＬＤＤ領域
１４０    ハロー領域
１５０、１５１    メモリ機能体
【図１】
2008112784.tif 000003
【図２】
2008112784.tif 000004
【図３】
2008112784.tif 000005
【図４】
2008112784.tif 000006
【図５】
2008112784.tif 000007
【図６】
2008112784.tif 000008
【図７】
2008112784.tif 000009
【図８】
2008112784.tif 000010
【図９】
2008112784.tif 000011