(57)【要約】      （修正有）【課題】同期元基準信号のジッタ、ワンダの影響を除去可能とする回路の提供。【解決手段】到着クロックに同期した同期基準信号を出力する同期元クロック受信部と、同期元クロック監視用の複数のウィンドウを生成するウィンドウ生成部と、ウインドウがアクティブのとき同期基準信号がアクティブの場合、アクティブの出力信号を出力する複数の判定部と、複数の判定部からの出力信号をカウントし同期基準信号が各ウィンドウのタイミングで何回検出されたかをカウントする複数のカウンタとを備えている入力クロック監視部と、予め設定された閾値と複数のカウンタよりそれぞれ出力されたカウント値の比較を行い、比較結果とカウント値を出力する複数の比較部と、複数の比較部から出力された閾値との比較結果を元に入力クロック監視部の判定部の制御を行う閾値判定部を備えたクロック補正判定部と、判定結果収集部と、ＰＬＬを備える。【選択図】図１
2008236356.tif 000002
【特許請求の範囲】
【請求項１】
同期基準信号を共通に入力し、互いにタイミングの異なる複数のウィンドウにて前記同期基準信号を監視し、前記同期基準信号がウィンドウ内で検出された場合にアクティブの出力信号をそれぞれ出力する複数の判定部と、
前記複数の判定部からのアクティブの信号をそれぞれカウントする複数のカウンタと、
前記複数のカウンタのカウント値と予め設定された閾値とをそれぞれ比較し、前記カウント値が前記閾値以上の場合のカウンタが存在した場合、クロック補正対象とし、前記カウンタに対応する判定部のウィンドウに対応したタイミングの同期基準信号に基づき、クロックの補正を行い、カウント値が閾値以上のカウンタが存在しない場合、クロック補正対象として扱わないように制御する手段と、
を備えたことを特徴とするクロック補正装置。
【請求項２】
到着したクロックに同期した同期基準信号を出力する同期元クロック受信部と、
前記同期基準信号の監視用に、互いにタイミングの異なる複数のウィンドウを生成するウィンドウ生成部と、前記ウィンドウ生成部からの複数のウィンドウと前記同期基準信号とを入力し、前記ウィンドウで規定されるタイミングに、前記同期基準信号がアクティブの場合、アクティブの出力信号を出力する複数の判定部と、前記複数の判定部からのアクティブの信号をそれぞれカウントする複数のカウンタとを備えている入力クロック監視部と、
予め設定された閾値と、前記複数のカウンタのカウント値とをそれぞれ比較する複数の比較部と、前記複数の比較部の比較結果を基に、前記入力クロック監視部の前記判定部からの同期基準信号の出力の制御を行う閾値判定部と、を備えたクロック補正判定部と、
前記複数の判定部の出力に入力が接続され、出力がオンとされた前記判定部からの出力信号を位相同期回路へ供給する判定結果収集部と、
前記判定結果収集部からの出力信号とクロック生成回路からのクロック信号とを位相同期させる位相同期回路と、
を備え、
前記複数のカウンタで所定期間カウントした結果、カウント値が閾値以上のカウンタがある場合には、クロック補正対象の信号として扱い、前記閾値判定部は、前記カウンタに対応する１つの判定部からの出力をオンとし、前記１つの判定部から出力信号が前記判定結果収集部を介して前記位相同期回路に供給され、カウント値が閾値未満のカウンタに対応する判定部の出力をオフとし、
カウント値が閾値以上のカウンタが１つも存在しない場合、クロック補正対象信号として扱わず、前記複数の判定部の出力は全てオフとされ、前記判定結果収集部には伝達されない、ことを特徴とするクロック補正回路。
【請求項３】
前記位相同期回路から出力されるクロック信号の周波数を逓倍する逓倍回路を備え、
前記ウィンドウ生成部は、前記逓倍回路から出力される逓倍クロック信号に基づき前記複数のウィンドウを生成する、ことを特徴とする請求項２記載のクロック補正回路。
【請求項４】
前記クロック生成回路の出力を所定時間遅延させる遅延発生回路を備え、
前記位相同期回路には、前記判定結果収集部の出力と、前記遅延発生回路からの出力が入力され、位相比較される、ことを特徴とする請求項２又は３記載のクロック補正回路。
【請求項５】
ネットワークから受信した同期元クロックから生成された同期基準信号のタイミングを監視する手段と、
前記同期基準信号の監視結果に基づき、前記ネットワーク上で発生したクロックのジッタ、ワンダが、クロック補正対象外であるか否か判断し、クロック補正対象外の場合、前記同期基準信号に基づくクロックの補正は行わないように制御する手段と、を備えたクロック補正回路を有する、ことを特徴とするネットワークシステム。
【請求項６】
ネットワークから受信した同期元クロックから同期基準信号を生成する回路として、請求項１乃至４のいずれか一記載のクロック補正回路を備え、
ネットワーク上で発生したクロックのジッタ、ワンダが、クロック補正対象外であるか否か判断し、クロック補正対象外の場合、前記同期基準信号に基づくクロックの補正は行わない、ことを特徴とする同期ネットワークシステム。
【請求項７】
第１、第２の入力端子に入力される信号の位相差を検出し、前記第１の入力端子に位相同期した信号を出力端子から出力する位相ロックループであって、
前記出力端子と前記第１の入力端子の帰還路に、
前記出力端子からの信号の周波数を逓倍する逓倍回路と、
パルス幅が前記逓倍回路の逓倍信号の一周期に対応し、タイミングが互いに逓倍信号の一周期分ずれた複数のウィンドウ信号を生成する回路と、
前記複数のウィンドウ信号にて入力信号を監視し、前記入力信号がウィンドウ内で検出された場合にアクティブの信号をそれぞれ出力する複数の判定部と、
を備え、
前記複数の判定部からのアクティブの信号をそれぞれカウントする複数のカウンタを備え、前記カウンタでのカウント結果と閾値を比較することで、前記入力信号のジッタ、ワンダが補正対象であるか否かを判定する制御手段を備え、
前記制御手段にて、ジッタ、ワンダが補正対象と判定された場合に、前記制御手段によって、対応する１つの前記判定部が選択され、選択された前記判定部からの信号が前記第１の入力端子に供給され、
前記制御手段にてジッタ、ワンダが補正対象外と判定された場合に、前記判定部は非選択とされ、前記判定部から前記第１の入力端子へは信号が出力されない、ことを特徴とする位相ロックループ。
【請求項８】
複数の判定部により、互いにタイミングの異なる複数のウィンドウにて、共通に入力した同期基準信号をそれぞれ監視し、前記同期基準信号がウィンドウ内で検出された場合にアクティブの出力信号をそれぞれ出力し、
前記複数の判定部からのアクティブの信号を複数のカウンタにてそれぞれカウントし、
前記複数のカウンタのカウント値と予め設定された閾値とをそれぞれ比較し、前記カウント値が前記閾値以上の場合のカウンタが存在した場合、クロック補正対象とし、前記カウンタに対応する判定部のウィンドウに対応したタイミングの同期基準信号に基づき、クロックの補正を行い、カウント値が閾値以上のカウンタが存在しない場合、クロック補正対象として扱わないように制御する、
前記各工程を含む、ことを特徴とするクロック補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック同期技術に関し、特に、クロック補正回路と方法並びにシステムに関する。
【背景技術】
【０００２】
近年のエミュレーション技術の発展により、非同期ネットワークと同期ネットワークの融合が進み、ユーザデータに関してはエミュレーションができるようになっている。
【０００３】
しかしながら、同期ネットワークの基礎となるクロック同期技術については、同期ネットワークは、非同期ネットワーク上で発生した揺らぎ（ジッタ、ワンダ）の影響を受けることになる。
【０００４】
クロック補正回路は、一般に、同期基準信号（同期基準クロック）に対して、常に、ロックするような構成とされている。このため、同期基準信号にジッタ、ワンダが含まれる場合、ジッタ、ワンダを含んだクロックに同期してしまうことになる。
【０００５】
あるいは、非同期ネットワーク上で発生した揺らぎ吸収のために、ソフトウェアによる制御が必要となる。
【０００６】
なお、伝送クロックのジッタ、ワンダの制御技術として、例えば特許文献１には、回路を複雑化することなく比較的に低コストでジッタおよびワンダを十分に抑圧して伝送路クロックを再生し、且つ、装置起動時および入力クロックの切替え時の引き込み時間を短縮する位相同期回路として、位相差カウンタは、伝送路データから抽出された入力クロックと分周器から出力される比較クロックとの位相差をマスタークロックに基づきカウントし、ＣＰＵは、位相差カウンタの出力するカウント値に基づき位相差の変動を監視してＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ）を制御する制御値を算出してＤ／Ａ変換器へ出力し、ＶＣＯは、Ｄ／Ａ変換器によりアナログ変換された制御信号に応じて周波数を制御して出力クロックを生成し、分周器は、ＶＣＯの出力クロックを分周して比較クロックを生成し、不揮発性メモリは、ＣＰＵが算出する制御値の初期値や位相差の単位変動当たりの制御値の変動量を予め記憶するようにした構成が開示されている。ＣＰＵは、比較クロックの周期毎に、位相差カウンタから位相差カウント値を読み出して累積し、比較クロックの周期をＴとしたとき、（Ｎ×Ｔ）周期毎（Ｎは２以上の整数）に、位相差カウント値の平均値を算出し、前回の平均値と今回の平均値との差分、つまり、位相差の変動量を計算し、この差分が０となるように、ＶＣＯを制御する制御値を算出し、Ｄ／Ａ変換器へ出力する。
【０００７】
しかしながら、特許文献１の構成では、ＣＰＵは、位相差カウント値の前回の平均値と、今回の平均値との差分に基づき、ＶＣＯの設定を行っており、この場合、大きなジッタが発生した場合にも、平均化されて補正されてしまう場合がある。
【０００８】
本発明では、クロックの到着時間をカウンタで取得し大きなジッタ成分のクロックを補正対象から外している。
【０００９】
【特許文献１】特開２００３−３２１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のクロック補正回路においては、同期基準クロックにジッタ、ワンダが含まれる場合、ジッタ、ワンダを含んだクロックに同期してしまい、同期ネットワークは、非同期ネットワーク上で発生した揺らぎ（ジッタ、ワンダ）の影響を受ける、ことになる。
【００１１】
そして、ジッタ、ワンダ成分を除去する回路では、ソフトウェアの介在（ＣＰＵで動作するプログラム制御）が必要となり、ＣＰＵの搭載により、回路規模が大きくなる、という問題点を有している。
【００１２】
したがって、ネットワーク上の揺らぎの影響（クロックのジッタ、ワンダ成分等）を、簡易に、除去する手だては存在していない。
【００１３】
本発明の目的は、簡易な構成により、クロックのジッタ、ワンダ成分を除去可能とする装置、方法並びにシステムを提供することにある。
【課題を解決するための手段】
【００１４】
本願で開示される発明は、上記課題を解決するための手段として、概略下記記載の構成とされる。
【００１５】
本発明の１つの側面(アスペクト)に係るクロック補正回路は、同期基準信号を共通に入力し、互いにタイミングの異なる複数のウィンドウにて前記同期基準信号を監視し、前記同期基準信号がウィンドウ内で検出された場合にアクティブの出力信号をそれぞれ出力する、複数の判定部と、前記複数の判定部からのアクティブの信号をそれぞれカウントする複数のカウンタと、前記複数のカウンタのカウント値と予め設定された閾値とをそれぞれ比較し、前記カウント値が前記閾値以上の場合のカウンタが存在した場合、クロック補正対象とし、前記カウンタに対応する判定部のウィンドウに対応したタイミングの同期基準信号に基づき、クロックの補正を行い、カウント値が閾値以上のカウンタが存在しない場合、クロック補正対象として扱わないように制御する手段と、
を備えている。
【００１６】
本発明に係るクロック補正回路は、到着したクロックに同期した同期基準信号を出力する同期元クロック受信部と、
前記同期基準信号の監視用に、互いにタイミングの異なる複数のウィンドウを生成するウィンドウ生成部と、前記ウィンドウ生成部からの複数のウィンドウと前記同期基準信号とを入力し、前記ウィンドウで規定されるタイミングに、前記同期基準信号がアクティブの場合、アクティブの出力信号を出力する複数の判定部と、前記複数の判定部からのアクティブの信号をそれぞれカウントする複数のカウンタとを備えている入力クロック監視部と、
予め設定された閾値と、前記複数のカウンタのカウント値とをそれぞれ比較する複数の比較部と、前記複数の比較部の比較結果を基に、前記入力クロック監視部の前記判定部からの同期基準信号の出力の制御を行う閾値判定部と、を備えたクロック補正判定部と、
前記複数の判定部の出力に入力が接続され、出力がオンとされた前記判定部からの出力信号を位相同期回路へ供給する判定結果収集部と、
前記判定結果収集部からの出力信号とクロック生成回路からのクロック信号とを位相同期させる位相同期回路と、
を備え、
前記複数のカウンタで所定期間カウントした結果、カウント値が閾値以上のカウンタがある場合には、クロック補正対象の信号として扱い、前記閾値判定部は、前記カウンタに対応する１つの判定部からの出力をオンとし、前記１つの判定部から出力信号が前記判定結果収集部を介して前記位相同期回路に供給され、カウント値が閾値未満のカウンタに対応する判定部の出力をオフとし、
カウント値が閾値以上のカウンタが１つも存在しない場合、クロック補正対象信号として扱わず、前記複数の判定部の出力は全てオフとされ、前記判定結果収集部には伝達されない。
【００１７】
本発明においては、前記位相同期回路から出力されるクロック信号の周波数を逓倍する逓倍回路を備え、前記ウィンドウ生成部は、前記逓倍回路から出力される逓倍クロック信号に基づき前記複数のウィンドウを生成する。
【００１８】
本発明においては、前記クロック生成回路の出力を所定時間遅延させる遅延回路を備え、前記位相同期回路には、前記判定結果収集部の出力と、前記遅延回路からの出力が入力され、位相比較される。
【００１９】
本発明の他の側面に係るネットワークシステムは、ネットワークから受信した同期元クロックから生成された同期基準信号のタイミングを監視し、前記同期基準信号の監視結果に基づき、前記ネットワーク上で発生したクロックのジッタ、ワンダが、クロック補正対象外であるか否か判断し、クロック補正対象外の場合、前記同期基準信号に基づくクロックの補正は行わないように制御するクロック補正回路を有する。このクロック補正回路は、本発明に係る前記クロック補正回路からなる。
【００２０】
本発明の他の側面に係る方法は、複数の判定部により、互いにタイミングの異なる複数のウィンドウにて、共通に入力した同期基準信号をそれぞれ監視し、前記同期基準信号がウィンドウ内で検出された場合にアクティブの出力信号をそれぞれ出力し、
前記複数の判定部からのアクティブの信号を複数のカウンタにてそれぞれカウントし、
前記複数のカウンタのカウント値と予め設定された閾値とをそれぞれ比較し、前記カウント値が前記閾値以上の場合のカウンタが存在した場合、クロック補正対象とし、前記カウンタに対応する判定部のウィンドウに対応したタイミングの同期基準信号に基づき、クロックの補正を行い、カウント値が閾値以上のカウンタが存在しない場合、クロック補正対象として扱わないように制御する、
上記各工程を含む。
【００２１】
本発明に係る位相ロックループは、第１、第２の入力端子に入力される信号の位相差を検出し、前記第１の入力端子に位相同期した信号を出力端子から出力する位相ロックループであって、
前記出力端子と前記第１の入力端子の帰還路に、
前記出力端子からの信号を逓倍する逓倍回路と、
パルス幅が前記逓倍回路の逓倍信号の一周期に対応し、タイミングが互いに逓倍信号の一周期分ずれた複数のウィンドウ信号を生成する回路と、
前記複数のウィンドウ信号にて入力信号を監視し、前記入力信号がウィンドウ内で検出された場合にアクティブの信号をそれぞれ出力する複数の判定部と、
を備え、
前記複数の判定部からのアクティブの信号をカウントする複数のカウンタを備え、前記カウンタでのカウント結果と閾値を比較することで、前記入力信号のジッタ、ワンダが補正対象であるか否かを判定する制御手段を備え、
前記制御手段にて、ジッタ、ワンダが補正対象と判定された場合に、前記制御手段によって、対応する１つの前記判定部が選択され、選択された前記判定部からの信号が前記第１の入力端子に供給され、
前記制御手段にてジッタ、ワンダが補正対象外と判定された場合に、前記判定部は非選択とされ、前記判定部から前記第１の入力端子へは信号が出力されない。
【発明の効果】
【００２２】
本発明によれば、同期元となる基準信号（同期基準信号）のジッタ、ワンダを、ハードウェア回路により検出することで、簡易な構成により、同期基準信号のジッタ、ワンダの影響を除去可能とする。
【発明を実施するための最良の形態】
【００２３】
本発明は、ＳＡＴｏＰ（Ｓｔｒｕｃｔｕｒｅ−Ａｇｎｏｓｔｉｃ  Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ  ＴＤＭ  ｏｖｅｒ  Ｐａｃｋｅｔ）方式のように、非同期ネットワークを介してクロック同期が必要となるようなシステムにおいて、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用い、クロック同期が必要となる装置において、同期元となる基準信号（同期基準信号）に、ジッタ、ワンダが発生しても、ジッタ、ワンダを検出して補正対象から除外する機能をハードウェア回路で実現したものである。
【００２４】
図１は、本発明の一実施形態のクロック補正回路の構成を示す図である。図１を参照すると、本実施形態のクロック補正回路は、同期元クロック受信部１０と、入力クロック監視部２０と、クロック補正判定部３０と、クロック逓倍回路４０と、自走用クロック５０と、遅延発生部６０と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）７０と、判定結果収集部８０を備えている。
【００２５】
同期元クロック受信部１０は、同期元クロックを特定周期のフレームパルスに変換して出力する。特に制限されないが、同期元クロック受信部１０は、図示されない非同期ネットワークからの受信ビット列を所定の同期パターン（例えばフレーム同期パターン）と照合し、照合の結果、一致した場合、同期基準信号（パルス信号）を出力する。
【００２６】
入力クロック監視部２０は、同期元クロック監視用の複数のウィンドウ（パルス信号）を生成するウィンドウ生成部２０１と、ウィンドウ生成部２０１からの複数のウィンドウに同期基準信号が検出されるか否かを監視し、検出された場合、アクティブ状態の出力信号を出力する複数の判定部２０２−１〜２０２−ｉ（ただし、ｉは２以上の所定の整数）と、複数の判定部２０２−１〜２０２−ｉからのアクティブ状態の出力信号をそれぞれカウントするカウンタ２０３−１〜２０３−ｉと、を備えている。複数の判定部２０２−１〜２０２−ｉは、同期元クロック受信部１０への到着クロックがどのタイミングで到着したかを監視する。カウンタ２０３−１〜２０３−ｉは、同期元クロックが各ウィンドウのタイミングで何回検出されたかをそれぞれカウントする。
【００２７】
クロック補正判定部３０は、予め設定された閾値と、入力クロック監視部２０のカウンタ２０３−１〜２０３−ｉより読み出されたカウント値との比較を行い、比較結果とカウント値を閾値判定部３０２に出力する比較部３０１−１〜３０１−ｉと、比較部３０１−１〜３０１−ｉから出力された閾値との比較結果を基に、入力クロック監視部２０の判定部２０２−１〜２０２−ｉへ制御信号を出力し、判定部２０２−１〜２０２−ｉにおけるゲートの開閉（判定結果収集部８０への出力のオン・オフ）の制御を行う閾値判定部３０２と、を備えている。
【００２８】
閾値判定部３０２による判定部２０２−１〜２０２−ｉの制御としては、クロック補正対象と判定した場合には、判定結果収集部８０の入力に接続される複数の判定部２０２−１〜２０２−ｉの出力のうちの１つ（カウント値が閾値以上のカウンタに対応する判定部）の出力をオン状態とし、他を出力オフ状態とする。入力クロック監視部２０のカウンタ２０３−１〜２０３−ｉのカウント値が閾値未満であり、クロック補正対象外と判定した場合には、閾値判定部３０２は、判定結果収集部８０の入力に接続される判定部２０２−１〜２０２−ｉの出力を全てオフ状態とする。
【００２９】
クロック逓倍回路４０は、入力クロック監視部２０のウィンドウ生成部２０１でのウィンドウ幅の粒度変更のために、ＰＬＬ７０からの出力クロックの周波数を逓倍する。
【００３０】
遅延発生部６０は、自走用クロック生成部５０からの入力クロックに対して、クロック補正判定部３０における処理時間相等分の遅延を与える。
【００３１】
ＰＬＬ７０としては、公知の任意の回路構成が用いられる。例えば、入力した２つの信号の位相差を検知する位相検知回路（ＰＤ）（周波数と位相差を検知する周波数位相検知回路（ＦＰＤ）であってもよい）と、ＰＤでの位相比較結果（ＵＰ／ＤＯＷＮ）に基づき電流を充電・放電するチャージポンプ（ＣＰ）と、ＣＰの出力を平滑化して電圧を出力するループフィルタ（ＬＰＦ）と、ＬＰＦの出力電圧を制御電圧として、該制御電圧に応じた周波数で発振する電圧制御発振器（ＶＣＯ）を備え、ＶＣＯの出力が、補正されたクロックとして出力され、図示されないクロック供給先回路に分配される。なお、図１のＰＬＬ７０において、判定結果収集部８０からのクロック断時に、一定周波数のクロックを出力するホールド・オーバー機能等を備えた構成としてもよいことは勿論であり、入力クロック再開時のロック高速化のための任意の機能を具備してもよい。また、ＰＬＬ７０において、ＶＣＯからの発振クロックを分周器（不図示）で分周したクロックを出力するようにしてもよい。
【００３２】
判定結果収集部８０は複数の入力が、複数の判定部２０２−１〜２０２−ｉの出力にそれぞれ接続され、出力がＰＬＬ７０の１つの入力に接続されている。判定結果収集部８０は、例えばＯＲ回路で構成される。また、特に制限されないが、判定結果収集部８０をＯＲ回路で構成した場合、判定部２０２−１〜２０２−ｉの各々は、ウィンドウ信号と同期基準信号のＡＮＤ演算をとり、演算結果を対応するカウンタに出力するＡＮＤ回路と、ＡＮＤ回路の出力結果の判定結果収集部８０への出力を、閾値判定部３０２からの制御信号に基づき、オン・オフ制御するゲート回路とを備えた構成としてもよい。なお、判定結果収集部８０を多入力ＯＲ回路で構成した場合、判定部２０２−１〜２０２−ｉは、出力がオフのとき（同期基準信号は出力されない）、出力はＬＯＷ固定とされる。
【００３３】
本実施形態において、判定部２０２−１〜２０２−ｉ、カウンタ２０３−１〜２０３−ｉは、ウィンドウ生成部２０１により生成されるウィンドウの粒度によって回路数（ｉ）が変化する。例えば、前回の同期基準信号の到着時間に対して、±１ｍｓｅｃ間を監視対象時間と仮定し、各監視用のウィンドウ幅（パルス幅）を１０μｓｅｃ（ただし、複数のウィンドウのタイミングは互いに重ならない）とすると、回路数ｉは、
（１ｍｓｅｃｘ２）／１０μｓｅｃ＝（１０００μｓｅｃｘ２）／１０μｓｅｃ
＝２００
となる。
【００３４】
図１を参照して、本実施例の動作の説明する。同期元クロック受信部１０は、同期基準となる信号を受信すると、入力クロック監視部２０内の複数（ｉ個）の判定部２０２−１〜２０２−ｉに対して、同期基準信号として、単位時間ＨＩＧＨのパルス信号を出力する。
【００３５】
ウィンドウ生成部２０１は、ＰＬＬ７０で生成され、クロック逓倍回路４０で逓倍された逓倍クロックを基準として、１クロックずつシフトしたウィンドウ（パルス信号）を出力する。
【００３６】
複数（ｉ個）の判定部２０２−１〜２０２−ｉは、ウィンドウ生成部２０１からの複数のウィンドウをそれぞれ用いて、同期元クロック受信部１０から共通に入力される同期基準信号を監視し、ウィンドウ信号と同期基準信号がともにＨＩＧＨのとき、ＨＩＧＨレベルの出力信号を、対応するカウンタ２０３−１〜２０３−ｉに対してそれぞれ出力する。
【００３７】
図２を参照して、入力クロックの監視について説明する。ウィンドウ生成部２０１で生成されたフレームパルスは各々位相が異なるため、同期元クロック受信部１０から、１回、同期基準信号が入力される毎に、複数の判定部２０２−１〜２０２−ｉのうちのいずれか、例えば図２に示す例では、判定部２０２−３の出力信号がＨＩＧＨとなり、カウンタ２０３−３のカウント値が１つカウントアップする。
【００３８】
監視対象時間範囲内で同期基準信号が入力される度に、複数の判定部２０２−１〜２０２−ｉでの監視と、カウンタ２０３−１〜２０３−ｉのうち、判定部からのアクティブ信号を受けるカウンタでのカウント動作が行われる。
【００３９】
比較部３０１−１〜３０１−ｉでは、予め設定された閾値を記憶しており、同期基準信号の到着予定時間ごとに、カウンタ２０３−１〜２０３−ｉのカウント値をそれぞれ読み出し、カウント値と閾値との比較を行う。閾値は、同期基準信号に、どの程度のジッタが発生しているかを判定するために用いられる。比較部３０１−１〜３０１−ｉにおいて用いられる閾値は共通であっても異なる値を含むようにしてもよい。
【００４０】
閾値判定部３０２は、比較部３０１−１〜３０１−ｉにおいて、カウンタ２０３−１〜２０３−ｉのカウント値がいずれも閾値以上でない場合には、ジッタ等の影響により、本来到着すべき範囲（すなわち監視対象時間）外に同期基準信号が到着したものと判断し、判定部２０２−１〜２０２−ｉの出力を行わないように制御する。判定結果収集部８０からＰＬＬ７０へのクロックは供給されず、クロック補正は行われない。
【００４１】
閾値判定部３０２は、比較部３０１−１〜３０１−ｉにおいて、カウンタ２０３−１〜２０３−ｉのカウント値に、閾値以上の値が検出された場合には、判定部２０２−１〜２０２−ｉのうちの１つから同期基準信号が出力されるように制御を行う。例えばカウント値の最も高いカウンタに対応する判別部がゲートを開くように設定し（出力オン状態）、出力信号が、判定結果収集部８０からＰＬＬ７０へ供給され、クロック信号の位相同期が行われる。
【００４２】
例えば、ある周期では、カウンタ２０３−４でカウントが行われ、次の周期では、カウンタ２０４−５でカウント動作が行われ、次々周期では、カウンタ２０３−６でカウント動作が行われるといった具合に、カウント動作が行われるカウンタが、規則的に遷移していることが判定された場合、同期基準信号（同期基準クロック）情報が転送されるネットワーク上で、ワンダが発生しているものと判断し、遷移の規則性が無くなるまで、複数の判定部２０２−１〜２０２−ｉの出力（判定結果収集部８０への出力）のゲートを閉じるように制御を行う。
【００４３】
判定部２０２−１〜２０２−ｉでは、クロック補正判定部３０からの制御により、クロック補正対象と判断された場合、１つの判定部が出力（判定結果収集部８０への出力）がオン状態とされ、判定結果収集部８０を経由して、同期元クロック受信部１０からの同期基準信号がＰＬＬ７０へ入力される。
【００４４】
ＰＬＬ７０では、判定結果収集部８０を経由して入力された同期基準信号に追従するようにロックし、ＰＬＬ７０からの出力クロックが補正されたクロックとして用いられる。
【００４５】
図３は、本発明の一実施形態の動作手順の一例を示す流れ図である。
【００４６】
比較部３０１−１〜３０１−ｉにて、それぞれ、カウンタ２０３−１〜２０３−ｉのカウント数を受信する（ステップＳ１）。
【００４７】
比較部３０１−１〜３０１−ｉにて、それぞれ、カウンタ２０３−１〜２０３−ｉのカウント数と閾値とを比較する（ステップＳ２）。
【００４８】
ステップＳ２の比較の結果、カウント数が閾値以上の場合、同期基準信号はクロック補正対象として使用可能であるものと判断し(ステップＳ４)、判定結果収集部８０に、同期基準信号を出力するように、１つの判定部に指示する(ステップＳ５)。ステップＳ２の比較の結果、カウント数が閾値未満の場合、クロック補正対象外と判断する(ステップＳ６)。
【００４９】
本実施形態の作用効果を説明する。本実施形態によれば、同期基準信号への同期に関して、ジッタ、ワンダの影響を考慮した補正を行うことができるため、階層的にクロック従属が必要となるシステムのクロック同期精度を向上することができる。
【００５０】
また、ハードウェアによる同期元基準クロックのジッタ、ワンダの発生と補正監視が可能となるため、ソフトウェアを使用するシステムと比較して安価に回路構築が可能となる。
【００５１】
本発明は、中継ネットワークに、イーサネット（登録商標）等の非同期ネットワークが存在するような同期系ネットワークにおけるクロック同期に適用して好適とされる。すなわち、中継ネットワークにイーサネット（登録商標）等の非同期ネットワークが存在するような同期系ネットワークにおいて、同期系ネットワーク用のクロックをハードウェアにより、簡易に、ジッタ、ワンダの影響を除去することができる。
【００５２】
また、例えば図１のクロック逓倍回路４０における逓倍率を上げ、ウィンドウ生成部２０１からのウィンドウのパルス幅を狭めサンプリング粒度を上げることで、本発明のクロック補正回路は、同期系ネットワークを同期基準信号が伝送され、該同期系ネットワークからの受信信号から同期基準信号を抽出しクロック同期させる回路にも、適用することができる。
【００５３】
なお、図１に示した構成は、クロック逓倍回路４０、ウィンドウ生成部２０１、判定部２０２−１〜２０２−ｉ、判定結果収集部８０が、帰還路に挿入されたＰＬＬ回路あるいはクロックデータリカバリ回路としてもとらえることもできる。この場合、カウンタ２０３−１〜２０３−ｉとクロック補正判定部３０は、位相ロックループの帰還路における信号の伝送を制御する制御回路の役割を担う。図１に示した構成は、回路規模の縮減に貢献し、半導体集積回路への集積化に好適とされる。
【００５４】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するタイミング波形図である。
【図３】本発明の一実施形態の動作を説明する流れ図である。
【符号の説明】
【００５６】
１０  同期元クロック受信部
２０  入力クロック監視部
３０  クロック補正判定部
４０  クロック逓倍回路
５０  自走用クロック
６０  遅延発生部
７０  ＰＬＬ
８０  判定結果収集部
２０１  ウィンドウ生成部
２０２−１〜２０２−ｉ  判定部
２０３−１〜２０３−ｉ  カウンタ
３０１−１〜３０１−ｉ  比較部
３０２  閾値判定部
【図１】
2008236356.tif 000003
【図２】
2008236356.tif 000004
【図３】
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