(57)【要約】【課題】半導体メモリの速度を向上させる。【解決手段】２以上のメモリセルブロックと、各々のメモリセルブロックに対応して設けられ、メモリセルブロックに情報の書き込むため及び書き込まれている情報を読み出すための制御回路と、書き込み情報を入力するため及び読み出し情報を出力するための複数の入出力端子と、入出力端子に対応して設けられ、書き込み情報及び、前記読み出し情報を伝達するためのマルチプレクサと、制御回路とマルチプレクサとの接続線に各々接続され、制御回路からの情報を選択的に各々のマルチプレクサに伝達するとともに、マルチプレクサからの情報を選択的に各々の制御回路に伝達するための双方向転送型バッファを備えたことを特徴とする半導体装置を提供することにより上記課題を解決する。【選択図】図２
2008112486.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリセルアレイを有する２以上のメモリセルブロックと、
各々の前記メモリセルブロックに対応して設けられ、前記メモリセルブロックに情報の書き込みを行うため及び前記メモリセルブロックに書き込まれている情報を読み出すための制御回路と、
前記書き込み情報を入力するため及び、前記読み出し情報を出力するための複数の入出力端子と、
各々の前記入出力端子に対応して設けられ、前記書き込み情報を前記入出力端子より伝達するため及び、前記読み出し情報を前記入出力端子に伝達するためのマルチプレクサと、
前記制御回路と前記マルチプレクサとの接続線に各々接続され、前記制御回路からの情報を選択的に各々の前記マルチプレクサに伝達するとともに、前記マルチプレクサからの情報を選択的に各々の前記制御回路に伝達するための双方向転送型バッファと、
を備えたことを特徴とする半導体装置。
【請求項２】
複数のメモリセルからなるメモリセルアレイを有する２以上のメモリセルブロックと、
各々の前記メモリセルブロックに対応して設けられ、前記メモリセルブロックに情報の書き込みを行うための制御回路と、
前記書き込み情報を入力するための複数の入力端子と、
各々の前記入力端子に対応して設けられ、前記入力端子より入力された情報を伝達するためのマルチプレクサと、
前記制御回路と前記マルチプレクサとの接続線に各々接続され、前記マルチプレクサからの情報を選択的に各々の制御回路に伝達するための双方向転送型バッファと、
を備えたことを特徴とする半導体装置。
【請求項３】
複数のメモリセルからなるメモリセルアレイを有する２以上のメモリセルブロックと、
各々の前記メモリセルブロックに対応して設けられ、前記メモリセルブロックに書き込まれている情報を読み出すための制御回路と、
前記読み出し情報を出力するための複数の出力端子と、
各々の前記出力端子に対応して設けられ、前記読み出し情報を前記出力端子に伝達するためのマルチプレクサと、
前記制御回路と前記マルチプレクサとの接続線に各々接続され、前記制御回路からの情報を選択的に各々の前記マルチプレクサに伝達するための双方向転送型バッファと、
を備えたことを特徴とする半導体装置。
【請求項４】
前記双方向転送型バッファは、
ドレイン同士を接続点で接続したＰ型ＦＥＴとＮ型ＦＥＴと、
前記Ｐ型ＦＥＴのゲートに出力が接続されているＮＡＮＤ回路と、
前記Ｎ型ＦＥＴのゲートに出力が接続されているＮＯＲ回路と、
前記ＮＡＮＤ回路の一方の入力と前記ＮＯＲ回路の一方の入力とが共通電極により接続され、
前記ＮＡＮＤ回路の他方の入力と前記ＮＯＲ回路のインバータを介した他方の入力とが制御信号の入力と接続された構成の回路を２つ有し、
前記回路の一方の共通電極と他方の回路のドレイン同士の接続点とが接続されており、かつ、
前記回路の他方の共通電極と一方の回路のドレイン同士の接続点とが接続されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記接続線と接続点の間において、並列にバッファが形成されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、メモリにおけるデータ転送の技術分野に関するものである。
【背景技術】
【０００２】
半導体メモリは、高集積化、高速化とともに、大容量化の需要が高い。例えば、携帯電話機等に用いられる擬似スタティックＲＡＭ（ＰＳＲＡＭ）は、現在の１２８Ｍビットから２５６Ｍビット、５１２Ｍビットへの移行が予想されている。このような需要に対し従来は、大容量化に対処すべく高集積化を行うことにより、メモリチップ面積が縮小し、併せて高速化を実現することが可能であった。
【０００３】
しかしながら、最近では、大容量化に伴いチップ内部の配線の抵抗が高くなること等などからチップ内の高速化の障害となっていた。
【０００４】
このため、特許文献１ではチップ内のメモリを高速化するための発明が開示されている。特許文献１に記載された発明では、サブアレイであるメモリセルブロックが複数形成されている場合において、各々のメモリセルブロックから入出力端子までのシステムが独立である。即ち、メモリセルブロックＡとメモリセルブロックＢとが形成され、各々に対応して入出力端子Ａ、Ｂが設けられている場合において、メモリセルブロックＡから入出力端子Ａまでのシステムと、メモリセルブロックＢから入出力端子Ｂまでのシステムとが各々まったく独立であることから、メモリセルブロックＡへのデータの書き込みは入出力端子Ａから入力されたデータのみが書き込まれ、またメモリセルブロックＡからのデータの読み出しは、入出力端子Ａへのデータの出力のみが可能であった。同様に、メモリセルブロックＢへのデータの書き込みは入出力端子Ｂから入力されたデータのみが書き込まれ、またメモリセルブロックＢからのデータの読み出しは、入出力端子Ｂへのデータの出力のみが可能であった。
【０００５】
このため、特許文献１に記載された発明におけるシステムにおいて、コントローラとメモリとの組み合わせにより構成されるマルチチップパッケージでは、コントローラの都合により、メモリで使用するパッドを変更することがあるが、メモリセルブロックと入出力端子が１対１で対応しているため、使用するパッドを変更することは極めて困難であった。
【特許文献１】特許第３２２２５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のメモリセルブロック及び複数の入出力端子を有するメモリにおいて、各々のメモリセルブロックに書き込む情報を任意の入出力端子より高速に伝達し、併せて、任意の入出力端子に読み出す情報を高速に伝達することにより、入出力端子の位置に関係なくチップ内のメモリを高速化することが可能な半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、複数のメモリセルからなるメモリセルアレイを有する２以上のメモリセルブロックと、各々の前記メモリセルブロックに対応して設けられ、前記メモリセルブロックに情報の書き込みを行うため及び前記メモリセルブロックに書き込まれている情報を読み出すための制御回路と、前記書き込み情報を入力するため及び、前記読み出し情報を出力するための複数の入出力端子と、各々の前記入出力端子に対応して設けられ、前記書き込み情報を前記入出力端子より伝達するため及び、前記読み出し情報を前記入出力端子に伝達するためのマルチプレクサと、前記制御回路と前記マルチプレクサとの接続線に各々接続され、前記制御回路からの情報を選択的に各々の前記マルチプレクサに伝達するとともに、前記マルチプレクサからの情報を選択的に各々の前記制御回路に伝達するための双方向転送型バッファと、を備えたことを特徴とする。
【０００８】
また、本発明の一態様に係る半導体装置は、複数のメモリセルからなるメモリセルアレイを有する２以上のメモリセルブロックと、各々の前記メモリセルブロックに対応して設けられ、前記メモリセルブロックに情報の書き込みを行うための制御回路と、前記書き込み情報を入力するための複数の入力端子と、各々の前記入力端子に対応して設けられ、前記入力端子より入力された情報を伝達するためのマルチプレクサと、前記制御回路と前記マルチプレクサとの接続線に各々接続され、前記マルチプレクサからの情報を選択的に各々の制御回路に伝達するための双方向転送型バッファと、を備えたことを特徴とする。
【０００９】
また、本発明の一態様に係る半導体装置は、複数のメモリセルからなるメモリセルアレイを有する２以上のメモリセルブロックと、各々の前記メモリセルブロックに対応して設けられ、前記メモリセルブロックに書き込まれている情報を読み出すための制御回路と、前記読み出し情報を出力するための複数の出力端子と、各々の前記出力端子に対応して設けられ、前記読み出し情報を前記出力端子に伝達するためのマルチプレクサと、前記制御回路と前記マルチプレクサとの接続線に各々接続され、前記制御回路からの情報を選択的に各々の前記マルチプレクサに伝達するための双方向転送型バッファと、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複数のメモリセルブロック及び複数の入出力端子を有するメモリにおいて、各々のメモリセルブロックに書き込む情報を任意の入出力端子より高速に伝達し、併せて、任意の入出力端子に読み出す情報を高速に伝達することにより、入出力端子の位置に関係なくチップ内のメモリを高速化することができる。
【発明を実施するための最良の形態】
【００１１】
本発明における一実施の形態を以下に記載する。
【００１２】
〔第１の実施の形態〕
図１に本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０を示す。本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０は、外部からコントロール信号を入力するためのコントロール信号入力端子１１を有しており、入力したコントロール信号は、コントロール信号制御回路１２に伝達される。コントロール信号制御回路１２では、入力したコントロール信号に基づき制御信号を生成し、この制御信号によりロウ・カラム制御回路１３を介し、各々のメモリセルブロックＡ１４、メモリセルブロックＢ２４を制御する。
【００１３】
また、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０におけるデータの入出力は、入出力端子Ａ１９、入力端子Ｂ２９を介し行われる。入出力端子Ａ１９、入力端子Ｂ２９は、各々に対応した入出力回路Ａ１８、入出力回路Ｂ２８と各々ＤＱａ線、ＤＱｂ線により接続されており、入出力回路Ａ１８、入出力回路Ｂ２８は、各々に対応したリード・ライトマルチプレクサＡ１７、リード・ライトマルチプレクサＢ２７に各々ＤＱＩＮＯＵＴａ線、ＤＱＩＮＯＵＴｂ線により接続されている。
【００１４】
リード・ライトマルチプレクサＡ１７、リード・ライトマルチプレクサＢ２７は、各々に対応した本実施の形態における制御回路であるセカンダリセンスアンプ・ライトドライバＡ１５、セカンダリセンスアンプ・ライトドライバＢ２５に各々ＲＷＤａ線、ＲＷＤｂ線により接続されている。また、リード・ライトマルチプレクサＡ１７とセカンダリセンスアンプ・ライトドライバＡ１５の接続線であるＲＷＤａ線と、リード・ライトマルチプレクサＢ２７とセカンダリセンスアンプ・ライトドライバＢ２５の接続線であるＲＷＤｂ線との間には、双方向転送型バッファ１６が設けられ、ＲＷＤａ線及びＲＷＤｂ線と接続されている。
【００１５】
次に、図２に基づき双方向転送型バッファ１６について詳しく説明する。図２は、図１に示した擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０において、双方向転送型バッファ１６の周辺部の構成を示した図である。
【００１６】
本実施の形態における双方向転送型バッファ１６は、２つの転送回路３０ａ、３０ｂにより構成されており、各々の転送回路３０ａ、３０ｂの一方の出力は他方の入力に、他方の出力は一方の入力に接続されている。
【００１７】
各々の転送回路３０ａ、３０ｂ内には、Ｐ型トランジスタ３１ａとＮ型トランジスタ３２ａのドレイン同士、Ｐ型トランジスタ３１ｂとＮ型トランジスタ３２ｂのドレイン同士が各々接続されており、各々の転送回路３０ａ、３０ｂの出力を形成している。Ｐ型トランジスタ３１ａ、３１ｂの各々のゲートには、ＮＡＮＤ回路３３ａ、３３ｂの出力が各々接続されている。また、Ｎ型トランジスタ３２ａ、３２ｂの各々のゲートには、ＮＯＲ回路３４ａ、３４ｂの出力が各々接続されている。ＮＡＮＤ回路３３ａ、３３ｂの一方の入力と、ＮＯＲ回路３４ａ、３４ｂの一方の入力は各々接続されており、それぞれ転送回路３０ａ、３０ｂの入力を形成している。また、ＮＡＮＤ回路３３ａ、３３ｂの他方の入力と、ＮＯＲ回路３４ａ、３４ｂのインバータ３５ａ、３５ｂを介した他方の入力とが接続され、各々制御信号ＣＴＬ０、ＣＴＬ１の入力と接続されている。
【００１８】
また、転送回路３０ａの出力となるＰ型トランジスタ３１ａとＮ型トランジスタ３２ａとのドレイン同士の接続点により構成される出力は、ＮＡＮＤ回路３３ｂの一方の入力とＮＯＲ回路３４ｂの一方の入力とを接続することにより形成された転送回路３０ｂの入力に接続されるとともに、セカンダリセンスアンプ・ライトドライバＢ２５とリード・ライトマルチプレクサＢ２７との接続線ＲＷＤｂと接続されており、この接続にはＲＷＤｂのデータ保持回路３６ａが設けられている。
【００１９】
一方、転送回路３０ｂの出力となるＰ型トランジスタ３１ｂとＮ型トランジスタ３２ｂとのドレイン同士の接続点により構成される出力は、ＮＡＮＤ回路３３ａの一方の入力とＮＯＲ回路３４ａの一方の入力とを接続することにより形成された転送回路３０ａの入力に接続されるとともに、セカンダリセンスアンプ・ライトドライバＡ１５とリード・ライトマルチプレクサＡ１７との接続線ＲＷＤａと接続されており、この接続にはＲＷＤａのデータ保持回路３６ｂが設けられている。
【００２０】
次に、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０における読み出し方法について説明する。
【００２１】
図３に示すように、メモリセルブロックＡ１４に記憶されている情報を入出力端子Ａ１９において読み出す場合では、双方向転送型バッファ１６を介し情報を伝達する必要がない。このため、メモリセルブロックＡ１４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＡ１５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＡ１５とリード・ライトマルチプレクサＡ１７と双方向転送型バッファ１６とが接続されている接続線ＲＷＤａに情報が伝達された際に、ＣＴＬ０は「Ｌ」のままとなっているため、双方向転送型バッファ１６は動作することはなく、接続線ＲＷＤａにおける情報は、リード・ライトマルチプレクサＡ１７を介し接続線ＤＱＩＮＯＵＴａに伝達される。この後、入出力回路Ａ１８を介し接続線ＤＱａに伝達され、入出力端子Ａ１９より出力される。この場合、セカンダリセンスアンプ・ライトドライバＡ１５からリード・ライトマルチプレクサＡ１７に直接情報が伝達される。
【００２２】
図４に示すように、メモリセルブロックＡ１４に記憶されている情報を入出力端子Ｂ２９において読み出す場合では、双方向転送型バッファ１６を介し情報を伝達する必要がある。このため、メモリセルブロックＡ１４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＡ１５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＡ１５とリード・ライトマルチプレクサＡ１７と双方向転送型バッファ１６とが接続されている接続線ＲＷＤａに情報が伝達された際に、ＣＴＬ０は「Ｈ」となる。これにより、接続線ＲＷＤａにおける情報は、双方向転送型バッファ１６を介し、接続線ＲＷＤｂに伝達される。この後、接続線ＲＷＤｂに伝達された情報は、リード・ライトマルチプレクサＢ２７を介し接続線ＤＱＩＮＯＵＴｂに伝達され、この後、入出力回路Ｂ２８を介しＤＱｂ線に伝達され、入出力端子Ｂ２９より出力される。
【００２３】
図５に示すように、メモリセルブロックＢ２４に記憶されている情報を入出力端子Ｂ２９において読み出す場合では、双方向転送型バッファ１６を介し情報を伝達する必要がない。このため、メモリセルブロックＢ２４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＢ２５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＢ２５とリード・ライトマルチプレクサＢ２７と双方向転送型バッファ１６とが接続されている接続線ＲＷＤｂに情報が伝達された際に、ＣＴＬ１は「Ｌ」のままとなっているため、双方向転送型バッファ１６が動作することはなく、接続線ＲＷＤｂにおける情報は、リード・ライトマルチプレクサＢ２７を介し接続線ＤＱＩＮＯＵＴｂに伝達され、この後、入出力回路Ｂ２８を介し接続線ＤＱｂに伝達され、入出力端子Ｂ２９より出力される。この場合、セカンダリセンスアンプ・ライトドライバＢ２５からリード・ライトマルチプレクサＢ２７に直接情報が伝達される。
【００２４】
図６に示すように、メモリセルブロックＢ２４に記憶されている情報を入出力端子Ａ１９において読み出す場合では、双方向転送型バッファ１６を介し情報を伝達する必要がある。このため、メモリセルブロックＢ２４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＢ２５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＢ２５とリード・ライトマルチプレクサＢ２７と双方向転送型バッファ１６とが接続されている接続線ＲＷＤｂに情報が伝達された際に、ＣＴＬ１は「Ｈ」となる。これにより、接続線ＲＷＤｂにおける情報は、双方向転送型バッファ１６を介し、接続線ＲＷＤａに伝達される。この後、接続線ＲＷＤａに伝達された情報は、リード・ライトマルチプレクサＡ１７を介し接続線ＤＱＩＮＯＵＴａに伝達され、その後、入出力回路Ａ１８を介し接続線ＤＱａに伝達され、入出力端子Ａ１９より出力される。
【００２５】
次に、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０における書き込み方法について説明する。
【００２６】
図７に示すように、入出力端子Ａ１９より入力した情報をメモリセルブロックＡ１４に書き込む場合では、双方向転送型バッファ１６を介し情報を伝達する必要がない。このため、入出力端子Ａ１９より入力した情報は、接続線ＤＱａに伝達され、入出力回路Ａ１８を介し接続線ＤＱＩＮＯＵＴａに伝達される。接続線ＤＱＩＮＯＵＴａに伝達された情報は、リード・ライトマルチプレクサＡ１７を介し、リード・ライトマルチプレクサＡ１７とセカンダリセンスアンプ・ライトドライバＡ１５と双方向転送型バッファ１６とが接続されている接続線ＲＷＤａに伝達される。この際、ＣＴＬ０は「Ｌ」のままとなっているため、双方向転送型バッファ１６が動作することはなく、入力した情報は、セカンダリセンスアンプ・ライトドライバＡ１５に伝達され、メモリセルブロックＡ１４の所定の領域のメモリセルに情報が書き込まれる。この場合、リード・ライトマルチプレクサＡ１７からセカンダリセンスアンプ・ライトドライバＡ１５に直接情報が伝達される。
【００２７】
図８に示すように、入出力端子Ａ１９より入力した情報をメモリセルブロックＢ２４に書き込む場合では、双方向転送型バッファ１６を介し情報を伝達する必要がある。このため、入出力端子Ａ１９より入力した情報は、接続線ＤＱａに伝達され、入出力回路Ａ１８を介し接続線ＤＱＩＮＯＵＴａに伝達される。接続線ＤＱＩＮＯＵＴａに伝達された情報は、リード・ライトマルチプレクサＡ１７を介し、リード・ライトマルチプレクサＡ１７とセカンダリセンスアンプ・ライトドライバＡ１５と双方向転送型バッファ１６とが接続されている接続線ＲＷＤａに伝達される。この際、ＣＴＬ０は「Ｈ」となり、接続線ＲＷＤａに伝達された情報は、双方向転送型バッファ１６を介し、接続線ＲＷＤｂに伝達される。この後、接続線ＲＷＤｂに伝達された情報は、セカンダリセンスアンプ・ライトドライバＢ２５に伝達され、メモリセルブロックＢ２４の所定の領域のメモリセルに情報が書き込まれる。
【００２８】
図９に示すように、入出力端子Ｂ２９より入力した情報をメモリセルブロックＢ２４に書き込む場合では、双方向転送型バッファ１６を介し情報を伝達する必要がない。このため、入出力端子Ｂ２９より入力した情報は、接続線ＤＱｂに伝達され、入出力回路Ｂ２８を介し接続線ＤＱＩＮＯＵＴｂに伝達される。接続線ＤＱＩＮＯＵＴｂに伝達された情報は、リード・ライトマルチプレクサＢ２７を介し、リード・ライトマルチプレクサＢ２７とセカンダリセンスアンプ・ライトドライバＢ２５と双方向転送型バッファ１６とが接続されている接続線ＲＷＤｂに伝達される。この際、ＣＴＬ１は「Ｌ」のままとなっているため、双方向転送型バッファ１６が動作することはなく、入力した情報は、セカンダリセンスアンプ・ライトドライバＢ２５に伝達され、メモリセルブロックＢ２４の所定の領域のメモリセルに情報が書き込まれる。この場合、リード・ライトマルチプレクサＢ２７からセカンダリセンスアンプ・ライトドライバＢ２５に直接情報が伝達される。
【００２９】
図１０に示すように、入出力端子Ｂ２９より入力した情報をメモリセルブロックＡ１４に書き込む場合では、双方向転送型バッファ１６を介し情報を伝達する必要がある。このため、入出力端子Ｂ２９より入力した情報は、接続線ＤＱｂに伝達され、入出力回路Ｂ２８を介し接続線ＤＱＩＮＯＵＴｂに伝達される。接続線ＤＱＩＮＯＵＴｂに伝達された情報は、リード・ライトマルチプレクサＢ２７を介し、リード・ライトマルチプレクサＢ２７とセカンダリセンスアンプ・ライトドライバＢ２５と双方向転送型バッファ１６とが接続されている接続線ＲＷＤｂに伝達される。この際、ＣＴＬ１は「Ｈ」となり、接続線ＲＷＤｂに伝達された情報は、双方向転送型バッファ１６を介し、接続線ＲＷＤａに伝達される。この後、接続線ＲＷＤａに伝達された情報は、セカンダリセンスアンプ・ライトドライバＡ１５に伝達され、メモリセルブロックＡ１４の所定の領域のメモリセルに情報が書き込まれる。
【００３０】
以上より、情報を読み出す場合において、図４、図６の場合では、接続線ＲＷＤａから接続線ＲＷＤｂへ、或いは、接続線ＲＷＤｂから接続線ＲＷＤａへデータを転送する必要があるが、双方向転送型バッファ１６を用いることにより、小規模の回路で高速にデータを転送することが可能である。また、図３、図５の場合では、接続線ＲＷＤａから接続線ＲＷＤｂへ、或いは、接続線ＲＷＤｂから接続線ＲＷＤａへデータを転送する必要がなく、ＣＴＬ０及びＣＴＬ１をともに「Ｌ］状態とし、双方向転送型バッファ１６を介することなく情報を読み出すことができるため、これにより消費電力を低く抑えることが可能となる。
【００３１】
また、情報を書き込む場合において、図８、図１０の場合では、接続線ＲＷＤａから接続線ＲＷＤｂへ、或いは、接続線ＲＷＤｂから接続線ＲＷＤａへデータを転送する必要があるが、双方向転送型バッファ１６を用いることにより、小規模の回路で高速にデータを転送することが可能である。また、図７、図９の場合では、接続線ＲＷＤａから接続線ＲＷＤｂへ、或いは、接続線ＲＷＤｂから接続線ＲＷＤａへデータを転送する必要がなく、ＣＴＬ０及びＣＴＬ１をともに「Ｌ］状態とし、双方向転送型バッファ１６を介することなく情報を読み出すことができるため、これにより消費電力を低く抑えることが可能となる。
【００３２】
前述の双方向型転送バッファ１６を用いれば、小規模、高速かつ低消費電力でメモリセルブロックＡ又はメモリセルブロックＢから読み出されたデータを入出力端子Ａ又は入出力端子Ｂのどちらにも出力することが可能となる。同様に、入出力端子Ａ又は入出力端子Ｂから入力されたデータをメモリセルブロックＡ又はメモリセルブロックＢのどちらにも書き込むことが可能となる。
【００３３】
尚、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）１０は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等半導体メモリであれば何れのメモリであってもよい。
【００３４】
〔第２の実施の形態〕
図１１に本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０を示す。本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０は、外部からコントロール信号を入力するためのコントロール信号入力端子５１を有しており、入力したコントロール信号は、コントロール信号制御回路５２に伝達される。コントロール信号制御回路５２では、入力したコントロール信号に基づき制御信号を生成し、この制御信号によりロウ・カラム制御回路５３を介し、各々のメモリセルブロックＡ５４、メモリセルブロックＢ６４を制御する。
【００３５】
また、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０におけるデータの入出力は、入出力端子Ａ５９、入力端子Ｂ６９を介し行われる。入出力端子Ａ５９、入力端子Ｂ６９は、各々に対応した入出力回路Ａ５８、入出力回路Ｂ６８と各々ＤＱａ線、ＤＱｂ線と接続されている。また、入出力回路Ａ５８は、リード・ライトマルチプレクサＡ５７と、書き込みのための接続線ＤＱＩＮａ及び読み出しのための接続線ＤＱＯＵＴａにより接続されており、入出力回路Ｂ６８は、リード・ライトマルチプレクサＢ６７と、書き込みのための接続線ＤＱＩＮｂ及び読み出しのための接続線ＤＱＯＵＴｂにより接続されている。
【００３６】
リード・ライトマルチプレクサＡ５７、リード・ライトマルチプレクサＢ６７は、各々に対応した本実施の形態における制御回路であるセカンダリセンスアンプ・ライトドライバＡ５５、セカンダリセンスアンプ・ライトドライバＢ６５が設けられ、各々書き込みのための接続線ＷＤａ、ＷＤｂ及び読み出しのための接続線ＲＤａ、ＲＤｂにより接続されている。また、リード・ライトマルチプレクサＡ５７とセカンダリセンスアンプ・ライトドライバＡ５５の書き込みのための接続線ＷＤａと、リード・ライトマルチプレクサＢ６７とセカンダリセンスアンプ・ライトドライバＢ６５の書き込みのための接続線ＷＤｂとの間には、Ｗ双方向転送型バッファ６６が設けられ、接続されている。一方、リード・ライトマルチプレクサＡ５７とセカンダリセンスアンプ・ライトドライバＡ５５の読み出しのための接続線ＲＤａと、リード・ライトマルチプレクサＢ６７とセカンダリセンスアンプ・ライトドライバＢ６５の読み出しのための接続線ＲＤｂとの間には、Ｒ双方向転送型バッファ５６が設けられ、接続されている。
【００３７】
次に、図１２に基づきＲ双方向転送型バッファ５６及びＷ双方向転送型バッファ６６について詳しく説明する。図１２は、図１１に示した擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０において、Ｒ双方向転送型バッファ５６及びＷ双方向転送型バッファ６６の周辺部の構成を示している。
【００３８】
本実施の形態におけるＲ双方向転送型バッファ５６は、２つの転送回路７０ａ、７０ｂにより構成されており、各々の転送回路７０ａ、７０ｂの一方の出力は他方の入力に、他方の出力は一方の入力に接続されている。
【００３９】
各々の転送回路７０ａ、７０ｂ内には、Ｐ型トランジスタ７１ａとＮ型トランジスタ７２ａのドレイン同士、Ｐ型トランジスタ７１ｂとＮ型トランジスタ７２ｂのドレイン同士が各々接続されており、各々の転送回路７０ａ、７０ｂの出力を形成している。Ｐ型トランジスタ７１ａ、７１ｂの各々のゲートには、ＮＡＮＤ回路７３ａ、７３ｂの出力が各々接続されている。また、Ｎ型トランジスタ７２ａ、７２ｂの各々のゲートには、ＮＯＲ回路７４ａ、７４ｂの出力が各々接続されている。ＮＡＮＤ回路７３ａ、７３ｂの一方の入力と、ＮＯＲ回路７４ａ、７４ｂの一方の入力は各々接続されており、それぞれ転送回路７０ａ、７０ｂの入力を形成している。また、ＮＡＮＤ回路７３ａ、７３ｂの他方の入力と、ＮＯＲ回路７４ａ、７４ｂのインバータ７５ａ、７５ｂを介した他方の入力とが接続され、各々制御信号ＲＤＣＴＬ０、ＲＤＣＴＬ１の入力と接続されている。
【００４０】
また、転送回路７０ａの出力となるＰ型トランジスタ７１ａとＮ型トランジスタ７２ａとのドレイン同士の接続点により構成される出力は、ＮＡＮＤ回路７３ｂの一方の入力とＮＯＲ回路７４ｂの一方の入力とを接続することにより形成された転送回路７０ｂの入力に接続されるとともに、セカンダリセンスアンプ・ライトドライバＢ６５とリード・ライトマルチプレクサＢ６７との接続線ＲＤｂと接続されており、この接続にはＲＤｂのデータ保持回路７６ａが設けられている。
【００４１】
一方、転送回路７０ｂの出力となるＰ型トランジスタ７１ｂとＮ型トランジスタ７２ｂとのドレイン同士の接続点により構成される出力は、ＮＡＮＤ回路７３ａの一方の入力とＮＯＲ回路７４ａの一方の入力とを接続することにより形成された転送回路７０ａの入力に接続されるとともに、セカンダリセンスアンプ・ライトドライバＡ５５とリード・ライトマルチプレクサＡ５７との接続線ＲＤａと接続されており、この接続にはＲＤａのデータ保持回路７６ｂが設けられている。
【００４２】
また、Ｗ双方向転送型バッファ６６は、２つの転送回路８０ａ、８０ｂにより構成されており、各々の転送回路８０ａ、８０ｂの一方の出力は他方の入力に、他方の出力は一方の入力に接続されている。
【００４３】
各々の転送回路８０ａ、８０ｂ内には、Ｐ型トランジスタ８１ａとＮ型トランジスタ８２ａのドレイン同士、Ｐ型トランジスタ８１ｂとＮ型トランジスタ８２ｂのドレイン同士が各々接続されており、各々の転送回路８０ａ、８０ｂの出力を形成している。Ｐ型トランジスタ８１ａ、８１ｂの各々のゲートには、ＮＡＮＤ回路８３ａ、８３ｂの出力が各々接続されている。また、Ｎ型トランジスタ８２ａ、８２ｂの各々のゲートには、ＮＯＲ回路８４ａ、８４ｂの出力が各々接続されている。ＮＡＮＤ回路８３ａ、８３ｂの一方の入力と、ＮＯＲ回路８４ａ、８４ｂの一方の入力は各々接続されており、それぞれ転送回路８０ａ、８０ｂの入力を形成している。また、ＮＡＮＤ回路８３ａ、８３ｂの他方の入力と、ＮＯＲ回路８４ａ、８４ｂのインバータ８５ａ、８５ｂを介した他方の入力とが接続され、各々制御信号ＷＤＣＴＬ０、ＷＤＣＴＬ１の入力と接続されている。
【００４４】
また、転送回路８０ａの出力となるＰ型トランジスタ８１ａとＮ型トランジスタ８２ａとのドレイン同士の接続点により構成される出力は、ＮＡＮＤ回路８３ｂの一方の入力とＮＯＲ回路８４ｂの一方の入力とを接続することにより形成された転送回路８０ｂの入力に接続されるとともに、セカンダリセンスアンプ・ライトドライバＢ６５とリード・ライトマルチプレクサＢ６７との接続線ＷＤｂと接続されており、この接続にはＷＤｂのデータ保持回路８６ａが設けられている。
【００４５】
一方、転送回路８０ｂの出力となるＰ型トランジスタ８１ｂとＮ型トランジスタ８２ｂとのドレイン同士の接続点により構成される出力は、ＮＡＮＤ回路８３ａの一方の入力とＮＯＲ回路８４ａの一方の入力とを接続することにより形成された転送回路８０ａの入力に接続されるとともに、セカンダリセンスアンプ・ライトドライバＡ５５とリード・ライトマルチプレクサＡ５７との接続線ＷＤａと接続されており、この接続にはＷＤａのデータ保持回路８６ｂが設けられている。
【００４６】
次に、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０における読み出し方法について説明する。
【００４７】
図１３に示すように、メモリセルブロックＡ５４に記憶されている情報を入出力端子Ａ５９において読み出す場合では、Ｒ双方向転送型バッファ５６を介し情報を伝達する必要がない。このため、メモリセルブロックＡ５４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＡ５５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＡ５５とリード・ライトマルチプレクサＡ５７とＲ双方向転送型バッファ５６とが接続されている接続線ＲＤａに情報が伝達された際に、ＲＤＣＴＬ０は「Ｌ」のままとなっているため、Ｒ双方向転送型バッファ５６が動作することはなく、接続線ＲＤａに伝達された情報は、リード・ライトマルチプレクサＡ５７を介し接続線ＤＱＯＵＴａに伝達される。この後、入出力回路Ａ５８を介し接続線ＤＱａに伝達され、入出力端子Ａ５９より出力される。この場合、セカンダリセンスアンプ・ライトドライバＡ５５からリード・ライトマルチプレクサＡ５７に直接情報が伝達される。
【００４８】
図１４に示すように、メモリセルブロックＡ５４に記憶されている情報を入出力端子Ｂ６９において読み出す場合では、Ｒ双方向転送型バッファ５６を介し情報を伝達する必要がある。このため、メモリセルブロックＡ５４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＡ５５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＡ５５とリード・ライトマルチプレクサＡ５７とＲ双方向転送型バッファ５６とが接続されている接続線ＲＤａに情報が伝達された際に、ＲＤＣＴＬ０は「Ｈ」となる。これにより、接続線ＲＤａにおける情報は、Ｒ双方向転送型バッファ５６を介し、接続線ＲＤｂに伝達される。この後、接続線ＲＤｂに伝達された情報は、リード・ライトマルチプレクサＢ６７を介し接続線ＤＱＯＵＴｂに伝達され、この後、入出力回路Ｂ６８を介し接続線ＤＱｂに伝達され、入出力端子Ｂ６９より出力される。
【００４９】
図１５に示すように、メモリセルブロックＢ６４に記憶されている情報を入出力端子Ｂ６９において読み出す場合では、Ｒ双方向転送型バッファ５６を介し情報を伝達する必要がない。このため、メモリセルブロックＢ６４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＢ６５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＢ６５とリード・ライトマルチプレクサＢ６７とＲ双方向転送型バッファ５６とが接続されている接続線ＲＤｂに情報が伝達された際に、ＲＤＣＴＬ１は「Ｌ」のままとなっているため、Ｒ双方向転送型バッファ５６が動作することはなく、接続線ＲＤｂに伝達された情報は、リード・ライトマルチプレクサＢ６７を介し接続線ＤＱＯＵＴｂに伝達され、この後、入出力回路Ｂ６８を介し接続線ＤＱｂに伝達され、入出力端子Ｂ６９より出力される。この場合、セカンダリセンスアンプ・ライトドライバＢ６５からリード・ライトマルチプレクサＢ６７に直接情報が伝達される。
【００５０】
図１６に示すように、メモリセルブロックＢ６４に記憶されている情報を入出力端子Ａ５９において読み出す場合では、Ｒ双方向転送型バッファ５６を介し情報を伝達する必要がある。このため、メモリセルブロックＢ６４より読み出された情報は、セカンダリセンスアンプ・ライトドライバＢ６５に伝達される。その後、セカンダリセンスアンプ・ライトドライバＢ６５とリード・ライトマルチプレクサＢ６７とＲ双方向転送型バッファ５６とが接続されている接続線ＲＤｂに情報が伝達された際に、ＲＤＣＴＬ１は「Ｈ」となる。これにより、接続線ＲＤｂにおける情報は、Ｒ双方向転送型バッファ５６を介し、接続線ＲＤａに伝達される。この後、接続線ＲＤａに伝達された情報は、リード・ライトマルチプレクサＡ５７を介し接続線ＤＱＯＵＴａに伝達され、その後、入出力回路Ａ５８を介し接続線ＤＱａに伝達され、入出力端子Ａ５９より出力される。
【００５１】
次に、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０における書き込み方法について説明する。
【００５２】
図１７に示すように、入出力端子Ａ５９より入力した情報をメモリセルブロックＡ５４に書き込む場合では、Ｗ双方向転送型バッファ６６を介し情報を伝達する必要がない。このため、入出力端子Ａ５９より入力した情報は、接続線ＤＱａに伝達され、入出力回路Ａ５８を介し接続線ＤＱＩＮａに伝達される。接続線ＤＱＩＮａに伝達された情報は、リード・ライトマルチプレクサＡ５７を介し、リード・ライトマルチプレクサＡ５７とセカンダリセンスアンプ・ライトドライバＡ５５とＷ双方向転送型バッファ６６とが接続されている接続線ＷＤａに伝達される。この際、ＷＤＣＴＬ０は「Ｌ」のままとなっているため、Ｗ双方向転送型バッファ６６が動作することはなく、入力した情報は、セカンダリセンスアンプ・ライトドライバＡ５５に伝達され、メモリセルブロックＡ５４の所定の領域のメモリセルに情報が書き込まれる。この場合、リード・ライトマルチプレクサＡ５７からセカンダリセンスアンプ・ライトドライバＡ５５に直接情報が伝達される。
【００５３】
図１８に示すように、入出力端子Ａ５９より入力した情報をメモリセルブロックＢ６４に書き込む場合では、Ｗ双方向転送型バッファ６６を介し情報を伝達する必要がある。このため、入出力端子Ａ５９より入力した情報は、接続線ＤＱａに伝達され、入出力回路Ａ５８を介し接続線ＤＱＩＮａに伝達される。接続線ＤＱＩＮａに伝達された情報は、リード・ライトマルチプレクサＡ５７を介し、リード・ライトマルチプレクサＡ５７とセカンダリセンスアンプ・ライトドライバＡ５５とＷ双方向転送型バッファ６６とが接続されている接続線ＷＤａに伝達される。この際、ＷＤＣＴＬ０は「Ｈ」となり、接続線ＷＤａに伝達された情報は、Ｗ双方向転送型バッファ６６を介し、接続線ＷＤｂに伝達される。この後、接続線ＷＤｂに伝達された情報は、セカンダリセンスアンプ・ライトドライバＢ６５に伝達され、メモリセルブロックＢ６４の所定の領域のメモリセルに情報が書き込まれる。
【００５４】
図１９に示すように、入出力端子Ｂ６９より入力した情報をメモリセルブロックＢ６４に書き込む場合では、Ｗ双方向転送型バッファ６６を介し情報を伝達する必要がない。このため、入出力端子Ｂ６９より入力した情報は、接続線ＤＱｂに伝達され、入出力回路Ｂ６８を介し接続線ＤＱＩＮｂに伝達される。接続線ＤＱＩＮｂに伝達された情報は、リード・ライトマルチプレクサＢ６７を介し、リード・ライトマルチプレクサＢ６７とセカンダリセンスアンプ・ライトドライバＢ６５とＷ双方向転送型バッファ６６とが接続されている接続線ＷＤｂに伝達される。この際、ＷＤＣＴＬ１は「Ｌ」のままとなっているため、Ｗ双方向転送型バッファ１６が動作することはなく、入力した情報は、セカンダリセンスアンプ・ライトドライバＢ６５に伝達され、メモリセルブロックＢ６４の所定の領域のメモリセルに情報が書き込まれる。この場合、リード・ライトマルチプレクサＢ６７からセカンダリセンスアンプ・ライトドライバＢ６５に直接情報が伝達される。
【００５５】
図２０に示すように、入出力端子Ｂ６９より入力した情報をメモリセルブロックＡ５４に書き込む場合では、Ｗ双方向転送型バッファ６６を介し情報を伝達する必要がある。このため、入出力端子Ｂ６９より入力した情報は、接続線ＤＱｂに伝達され、入出力回路Ｂ６８を介し接続線ＤＱＩＮｂに伝達される。接続線ＤＱＩＮｂに伝達された情報は、リード・ライトマルチプレクサＢ６７を介し、リード・ライトマルチプレクサＢ６７とセカンダリセンスアンプ・ライトドライバＢ６５と双方向転送型バッファ５６とが接続されている接続線ＷＤｂに伝達される。この際、ＷＤＣＴＬ１は「Ｈ」となり、接続線ＷＤｂに伝達された情報は、Ｗ双方向転送型バッファ６６を介し、接続線ＷＤａに伝達される。この後、接続線ＷＤａに伝達された情報は、セカンダリセンスアンプ・ライトドライバＡ５５に伝達され、メモリセルブロックＡ５４の所定の領域のメモリセルに情報が書き込まれる。
【００５６】
以上より、情報を読み出す場合において、図１４、図１６の場合では、接続線ＲＤａから接続線ＲＤｂへ、或いは、接続線ＲＤｂから接続線ＲＤａへデータを転送する必要があるが、Ｒ双方向転送型バッファ５６を用いることにより、小規模の回路で高速にデータを転送することが可能である。また、図１３、図１５の場合では、接続線ＲＤａから接続線ＲＤｂへ、或いは、接続線ＲＤｂから接続線ＲＤａへデータを転送する必要がなく、ＲＤＣＴＬ０及びＲＤＣＴＬ１はともに「Ｌ］状態とし、Ｒ双方向転送型バッファ５６を介することなく情報を読み出すことができるため、これにより消費電力を低く抑えることが可能となる。
【００５７】
また、情報を書き込む場合において、図１８、図２０の場合では、接続線ＷＤａから接続線ＷＤｂへ、或いは、接続線ＷＤｂから接続線ＷＤａへデータを転送する必要があるが、Ｗ双方向転送型バッファ６６を用いることにより、小規模の回路で高速にデータを転送することが可能である。また、図１７、図１９の場合では、接続線ＷＤａから接続線ＷＤｂへ、或いは、接続線ＷＤｂから接続線ＷＤａへデータを転送する必要がなく、ＷＤＣＴＬ０及びＷＤＣＴＬ１をともに「Ｌ］状態とし、Ｗ双方向転送型バッファ６６を介することなく情報を読み出すことができるため、これにより消費電力を低く抑えることが可能となる。
【００５８】
Ｒ双方向型転送バッファ５６及びＷ双方向型転送バッファ６６を用いることにより、小規模、高速かつ低消費電力でメモリセルブロックＡ又はメモリセルブロックＢから読み出されたデータを入出力端子Ａ又は入出力端子Ｂのどちらにも出力することが可能となる。同様に、入出力端子Ａ又は入出力端子Ｂから入力されたデータをメモリセルブロックＡ又はメモリセルブロックＢのどちらにも書き込むことが可能となる。
【００５９】
尚、本実施の形態における擬似スタティックＲＡＭ（ＰＳＲＡＭ）５０は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等半導体メモリであれば何れのメモリであってもよい。
【００６０】
以上、実施の形態において本発明における半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００６１】
【図１】第１の実施の形態における半導体装置の構成図
【図２】第１の実施の形態における半導体装置の要部の構成図
【図３】第１の実施の形態における半導体装置の読み出し動作説明図（１）
【図４】第１の実施の形態における半導体装置の読み出し動作説明図（２）
【図５】第１の実施の形態における半導体装置の読み出し動作説明図（３）
【図６】第１の実施の形態における半導体装置の読み出し動作説明図（４）
【図７】第１の実施の形態における半導体装置の書き込み動作説明図（１）
【図８】第１の実施の形態における半導体装置の書き込み動作説明図（２）
【図９】第１の実施の形態における半導体装置の書き込み動作説明図（３）
【図１０】第１の実施の形態における半導体装置の書き込み動作説明図（４）
【図１１】第２の実施の形態における半導体装置の構成図
【図１２】第２の実施の形態における半導体装置の要部の構成図
【図１３】第２の実施の形態における半導体装置の読み出し動作説明図（１）
【図１４】第２の実施の形態における半導体装置の読み出し動作説明図（２）
【図１５】第２の実施の形態における半導体装置の読み出し動作説明図（３）
【図１６】第２の実施の形態における半導体装置の読み出し動作説明図（４）
【図１７】第２の実施の形態における半導体装置の書き込み動作説明図（１）
【図１８】第２の実施の形態における半導体装置の書き込み動作説明図（２）
【図１９】第２の実施の形態における半導体装置の書き込み動作説明図（３）
【図２０】第２の実施の形態における半導体装置の書き込み動作説明図（４）
【符号の説明】
【００６２】
１０・・・擬似スタティックＲＡＭ（ＰＳＲＡＭ）、１１・・・コントロール信号入出力端子、１２・・・コントロール信号制御回路、１３・・・ロウ・カラム制御回路、１４・・・メモリセルブロックＡ、１５・・・セカンダリセンスアンプ・ライトドライバＡ、１６・・・双方向転送型バッファ、１７・・・リード・ライトマルチプレクサＡ、１８・・・入出力回路Ａ、１９・・・入出力端子Ａ、２４・・・メモリセルブロックＢ、２５・・・セカンダリセンスアンプ・ライトドライバＢ、２７・・・リード・ライトマルチプレクサＢ、２８・・・入出力回路Ｂ、２９・・・入出力端子Ｂ、３０ａ、３０ｂ・・・転送回路、３１ａ、３１ｂ・・・Ｐ型トランジスタ、３２ａ、３２ｂ・・・Ｎ型トランジスタ、３３ａ、３３ｂ・・・ＮＡＮＤ回路、３４ａ、３４ｂ・・・ＮＯＲ回路、３５ａ、３５ｂ・・・インバータ、３６ａ・・・ＲＷＤｂのデータ保持回路、３６ｂ・・・ＲＷＤａのデータ保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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