(57)【要約】【課題】基板に再配線が形成されてパッケージ化され、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化することができる半導体装置と製造方法を提供する。【解決手段】半導体を含んでパッケージ化された半導体装置であって、能動素子が形成され、表面に能動素子に接続するパッド１１が形成された半導体基板１０上に、パッド１１に接続して第１配線１３が形成され、第１配線１３を被覆して半導体基板１０上に、第１配線１３の一部に達する開口部１５ａを有する第１絶縁層１５が形成され、開口部１５ａ内及び第１絶縁層１５上に、第１配線１３に接続して第２配線（１６，１８）が形成されている構成とする。【選択図】図１
2008047732.tif 000002
【特許請求の範囲】
【請求項１】
半導体を含んでパッケージ化された半導体装置であって、
能動素子が形成され、表面に前記能動素子に接続するパッドが形成された半導体基板と、
前記半導体基板上に前記パッドに接続して形成された第１配線と、
前記第１配線を被覆して前記半導体基板上に形成され、前記第１配線の一部に達する開口部を有する第１絶縁層と、
前記開口部内及び前記第１絶縁層上に形成され、前記第１配線に接続して形成された第２配線と
を有することを特徴とする半導体装置。
【請求項２】
前記第１配線の膜厚が１μｍ以下である
請求項１に記載の半導体装置。
【請求項３】
前記第１配線が配線部と前記配線部より幅広なランド部を有し、
前記開口部は前記ランド部に達するように開口されている
請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁層を含む絶縁層の上層に形成されたバッファ層と、
前記バッファ層を貫通して前記第１配線及び前記第２配線を含む配線層に接続して形成された導電性ポストと、
前記導電性ポストの上面に前記バッファ層の表面から突出して形成された突起電極と
をさらに有する
請求項１に記載の半導体装置。
【請求項５】
半導体を含んでパッケージ化された半導体装置の製造方法であって、
能動素子が形成され、表面に前記能動素子に接続するパッドが形成された半導体基板上に、前記パッドに接続して第１配線を形成する工程と、
前記第１配線を被覆して前記半導体基板上に、前記第１配線の一部に達する開口部を有する第１絶縁層を形成する工程と、
前記開口部内及び前記第１絶縁層上に、前記第１配線に接続する第２配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１配線を形成する工程において、膜厚を１μｍ以下として前記第１配線を形成する
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１配線を形成する工程において、スパッタリングにより前記第１配線を形成する
請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁層を形成する工程が、前記第１配線を被覆して前記半導体基板上に前記第１絶縁層を形成する工程と、前記第１絶縁層に前記第１配線の一部に達する開口部を形成する工程とを含む
請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第１配線を形成する工程において、配線部と前記配線部より幅広なランド部を有する構成として前記第１配線を形成し、
前記開口部を形成する工程において、前記ランド部に達するように前記開口部を開口する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１配線及び前記第２配線を含む配線層に接続する導電性ポストを形成する工程と、
前記第１絶縁層を含む絶縁層の上層に、前記導電性ポストの上面を露出させてバッファ層を形成する工程と、
前記導電性ポストの上面に前記バッファ層の表面から突出して突起電極を形成する工程と
をさらに有する
請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に半導体基板上に再配線層を設けてなるパッケージ形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００５】
上記のＳｉＰをウェハレベルでパッケージ化する場合、能動素子上に新たな配線（以下再配線と称する）を形成し、電極を取り出す構造とする。
ここで、再配線を１層の配線で構成する場合、能動素子の電極上に外部端子を配置することはできない。また再配線を形成して必要なＩ／Ｏ数を確保するためには、１層ではＬ／Ｓを小さくしなくてはならなく、装置、プロセス、材料の変更が必要となる。
またＩ／Ｏ数が足りる場合でも、能動素子からの電極をさけるため、ペリフェラルでの配置ではＩ／Ｏ数を減らすか２列にしなくてはならず、実装基板の高密度化をしなくてはならない。
【０００６】
再配線を２層化することにより上記の問題は解決するが、配線を埋め込むための絶縁層の形成が２倍必要となり、コストが高くなる。
【０００７】
さらに、絶縁層を形成する際、段差を埋めるために厚い絶縁層が必要となる。これにより絶縁層に起因するウェハの反りが増大する。反りの増加は外部電極形成工程、測定工程、薄化工程での装置ハンドリング問題を生じ生産効率の低下を生む。
【特許文献１】特開２００３−１２４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、基板に再配線が形成されてパッケージ化された半導体装置において、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化することが困難である点である。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子が形成され、表面に前記能動素子に接続するパッドが形成された半導体基板と、前記半導体基板上に前記パッドに接続して形成された第１配線と、前記第１配線を被覆して前記半導体基板上に形成され、前記第１配線の一部に達する開口部を有する第１絶縁層と、前記開口部内及び前記第１絶縁層上に形成され、前記第１配線に接続して形成された第２配線とを有することを特徴とする。
【００１０】
上記の本発明の半導体装置は、能動素子が形成され、表面に能動素子に接続するパッドが形成された半導体基板上に、パッドに接続して第１配線が形成され、第１配線を被覆して半導体基板上に、第１配線の一部に達する開口部を有する第１絶縁層が形成され、開口部内及び第１絶縁層上に、第１配線に接続して第２配線が形成されている。
【００１１】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、能動素子が形成され、表面に前記能動素子に接続するパッドが形成された半導体基板上に、前記パッドに接続して第１配線を形成する工程と、前記第１配線を被覆して前記半導体基板上に、前記第１配線の一部に達する開口部を有する第１絶縁層を形成する工程と、前記開口部内及び前記第１絶縁層上に、前記第１配線に接続する第２配線を形成する工程とを有することを特徴とする。
【００１２】
上記の本発明の半導体装置の製造方法は、能動素子が形成され、表面に能動素子に接続するパッドが形成された半導体基板上に、パッドに接続して第１配線を形成する。
次に、第１配線を被覆して半導体基板上に、第１配線の一部に達する開口部を有する第１絶縁層を形成する。
次に、開口部内及び第１絶縁層上に、第１配線に接続する第２配線を形成する。
【発明の効果】
【００１３】
本発明の半導体装置は、基板に再配線が形成されてパッケージ化された半導体装置において、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化することができる。
【００１４】
本発明の半導体装置の製造方法は、基板に再配線が形成されてパッケージ化された半導体装置の製造方法において、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化して半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００１６】
第１実施形態
図１（ａ）は、本実施形態に係る、基板に再配線が形成されてパッケージ化された半導体装置の断面図である。
例えば、能動素子を含む電子回路が形成されたシリコン基板１０に、電子回路に接続するパッド１１が形成され、パッド１１を除く領域は酸化シリコンなどの保護層１２で被覆されている。
例えば、シリコン基板１０は４．５ｍｍ□以上のサイズである。
【００１７】
例えば、上記のパッド１１に接続して、ＴｉＣｕなどからなる第１配線１３が形成されている。第１配線は、例えば１６０ｎｍのＴｉ層と８００ｎｍのＣｕ層からなり、合計の膜厚が１μｍ以下となっている。
【００１８】
図１（ｂ）は上記の第１配線１３の一例を示す平面図である。
例えば、第１配線１３は配線部１３ａとランド部１３ｂとを有する。例えば、配線部１３ａの幅ａは３０μｍ程度である。また、ランド部１３ｂの幅ｂと長さｃは、ｂ×ｃ＝１００μｍ×１００μｍ程度の大きさで、配線部１３ａより幅広となっている。
【００１９】
また、例えば、第１配線１３を被覆して保護層１２上に、ポリイミド樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、第１配線１３のランド部１３ｂに達する開口部１５ａが形成されており、開口部１５ａの直径は、例えば１００μｍ程度とする。図１（ｂ）は、ランド部１３ｂに対する開口部１５ａのレイアウトも示している。
上記の開口部１５ａ内に埋め込まれて、第１配線１３に接続するプラグ部分と一体になって、第１絶縁層１５上にＴｉＣｕなどのシード層１６及び銅層１８からなる第２配線が形成されている。
開口部１５ａを上記のように大きいサイズとするのは、第１配線１３の膜厚が１μｍ以下と非常に薄いので、応力緩和のため、銅メッキによる上層の配線との配線厚さのバランスをとるためであり、上記のように開口部１５ａを大きくとるために第１配線１３のランド部１３ｂのサイズが上記のように設定されている。
【００２０】
また、例えば、第２配線に接続して、銅などからなる導電性ポスト２０が形成されている。
導電性ポスト２０の間隙における第１絶縁層１５の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２１が形成されている。
さらに、バッファ層２１の表面において導電性ポスト２０に接続するようにバンプ（突起電極）２２が形成されている。
【００２１】
上記の半導体装置において、シリコン基板１０上に、第１配線１３と第２配線（１６，１８）などからなる配線層が第１絶縁層１３及びバッファ層２１などの絶縁層中に埋め込まれて形成された構成である。
【００２２】
上記の本実施形態の半導体装置は、シリコン基板１０上に第１配線１３と第２配線（１６，１８）が積層して形成された構成であるが、第１配線１３は膜厚が１μｍ以下と非常に薄膜の配線となっており、シリコン基板１０上に直接形成され、第１配線１３の下層には樹脂絶縁層が不要である。
このようにして、基板に再配線が形成されてパッケージ化された半導体装置において、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化することができる。
【００２３】
次に、上記の本実施形態の半導体装置の製造方法について図２〜７を参照して説明する。本実施形態においては、例えば図２〜７に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、不図示の能動素子などを含む電子回路を形成し、回路面において電子回路に接続するパッド１１を形成し、パッド１１を除く領域において酸化シリコンなどの保護層１２を被覆して形成する。
【００２４】
次に、図２（ｂ）に示すように、例えば保護層１２の上層に、例えば、スパッタリングによりパッド１１を被覆して全面にＴｉＣｕ膜１３ｓを成膜する。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００２５】
次に、図２（ｃ）に示すように、例えばフォトリソグラフィ工程により、第１配線のパターンのレジスト膜１４を形成する。
【００２６】
次に、図２（ｄ）に示すように、例えばレジスト膜１４をマスクとしてＴｉＣｕ層１３ｓに対してＲＩＥなどのエッチングを施し、ＴｉＣｕからなる第１配線１３に加工する。  
【００２７】
次に、図３（ａ）に示すように、例えば、アッシング処理などによりレジスト膜１４を除去し、次に、図３（ｂ）に示すように、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ系樹脂などの感光性の絶縁材料を供給し、第１絶縁層１５を形成する。第１絶縁層１５は硬化後に４〜１０μｍ程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート：１０００ｒｐｍ（３０秒）＋１９５０ｒｐｍ（４０秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）
【００２８】
次に、図３（ｃ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、第１配線１３のランド部１３ｂに達する開口部１５ａを第１絶縁層１５に形成する。このとき、スクライブラインＳＬの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第１絶縁層１５を硬化させる。
【００２９】
次に、図４（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第１絶縁層１５の開口部１５ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１６とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００３０】
次に、図４（ｂ）に示すように、例えば、第１絶縁層１５に形成した開口部１５ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第１絶縁層１５の開口部１５ａと第２配線の形成領域を開口するパターンのレジスト膜１７を成膜する。
【００３１】
次に、図４（ｃ）に示すように、例えば、レジスト膜１７をマスクとし、シード層１６を一方の電極とする電解メッキにより銅をメッキして、第１絶縁層１５に形成した開口部１５ａと第２配線の形成領域に銅層１８を形成する。
【００３２】
次に、図５（ａ）に示すように、例えば、アッシング処理などによりレジスト膜１７を除去し、図５（ｂ）に示すように、例えば、スピン塗布などによりレジスト膜１９を形成し、フォトリソグラフィ工程により露光及び現像などを行って、導電性ポストの形成領域において銅層１８の表面に達する開口部を形成する。
【００３３】
次に、図５（ｃ）に示すように、例えば、シード層１６を一方の電極とする電解メッキ処理により、レジスト膜１９の開口領域において、銅層１８の上層に導電性ポスト２０を形成する。導電性ポストは、例えば直径が１８０〜３００μｍ、高さが８０〜１８０μｍとする。
【００３４】
次に、図６（ａ）に示すように、例えば、アッシング処理などによりレジスト膜１９を除去し、図６（ｂ）に示すように、例えば、導電性ポスト２０及び銅層１８をマスクとしてシード層１６をエッチング加工する。
以上で、第１配線１３に接続するプラグ部分と一体にして、第１絶縁層１５上にシード層１６及び銅層１８からなる第２配線が形成され、その上層に導電性ポスト２０が形成された構成とする。
【００３５】
次に、図６（ｃ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２０を完全に覆うような膜厚で絶縁性のバッファ層２１を形成する。
【００３６】
次に、図７（ａ）に示すように、例えば、バッファ層２１の樹脂硬化後に、研削により導電性ポスト２０の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００３７】
次に、図７（ｂ）に示すように、導電性ポスト２０に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）２２を形成する。
【００３８】
次に、図７（ｃ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
以上で図１（ａ）に示す構成の半導体装置を製造することができる。
【００３９】
上記の本実施形態に係る半導体装置の製造方法によれば、シリコン基板１０上に第１配線１３と第２配線（１６，１８）が積層して形成するときに、第１配線１３を膜厚が１μｍ以下と非常に薄膜の配線でシリコン基板１０上に直接形成しており、第１配線１３の下層には樹脂絶縁層が不要である。
従って、基板に再配線が形成されてパッケージ化された半導体装置の製造方法において、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化して製造することができる。
【００４０】
また、再配線を２層以上の配線で構成するウェハレベルパッケージにおいて、多層の配線を形成することに伴うウェハ反りが改善し、２層以上の配線を形成することで配線の引き回しの自由度が上がり、外部電極位置が能動素子の電極位置に左右されず、例えば容易にペリフェラル型の配置とすることが可能である。但し、第１配線については、高周波特性のため、長い距離を引き回さず、なるべく短い距離のレイアウトとすることが好ましい。
工程数についても、Ｃｕメッキ工程と絶縁層の形成工程を繰り返す場合と比べ、工程数を削減できる。
【００４１】
第２実施形態
図８は、本実施形態に係る、基板に再配線が形成されてパッケージ化された半導体装置の断面図である。
第１実施形態の半導体装置に対して、バッファ層２１と導電性ポスト２０が形成されておらず、第２配線（１６，１８）を被覆して第１絶縁層１５上に、ポリイミドなどからなる第２絶縁層３０が形成されており、第２絶縁層３０には第２配線の銅層１８に達する開口部３０ａが形成され、この開口部３０ａにおいて第２配線に接続するようにバンプ３１が形成されていることが異なる。上記以外は実質的に第１実施形態と同様の構成である。
例えば、シリコン基板１０は４．５ｍｍ□より小さいサイズであることから、応力緩和のためのバッファ層及び導電性ポストは不要であるので、本実施形態においては形成されていない。
【００４２】
上記の本実施形態の半導体装置は、シリコン基板１０上に第１配線１３と第２配線（１６，１８）が積層して形成された構成であるが、第１配線１３は膜厚が１μｍ以下と非常に薄膜の配線となっており、シリコン基板１０上に直接形成され、第１配線１３の下層には樹脂絶縁層が不要である。
このようにして、基板に再配線が形成されてパッケージ化された半導体装置において、半導体基板上に形成された再配線を埋め込んでいる絶縁層を薄膜化することができる。
【００４３】
上記のように第１実施形態において採用されている導電性ポストが本実施形態においては不要となり、このために長時間のメッキ処理工程が不要となり、半導体装置全体の厚みも薄くできる。
【００４４】
次に、上記の本実施形態の半導体装置の製造方法について図９及び図１０を参照して説明する。本実施形態においても第１実施形態と同様に、例えば図１０までの全ての工程についてウェハレベルで行うことができる。
まず、図９（ａ）に示す工程までを第１実施形態と同様に行う。
例えば、シリコン基板１０に電子回路に接続するパッド１１と保護層１２を形成し、パッド１１に接続して第１配線１３を形成し、第１絶縁層１５を形成して第１配線１３に達する開口部１５ａを形成し、さらに開口部１５ａ内を被覆して全面にシード層１６を形成し、開口部１５ａ内と第１配線の形成領域に銅層１８を形成する。
【００４５】
次に、図９（ｂ）に示すように、例えば、銅層１８をマスクとしてシード層１６をエッチング加工する。
以上で、第１配線１３に接続するプラグ部分と一体にして、第１絶縁層１５上にシード層１６及び銅層１８からなる第２配線が形成される。
【００４６】
次に、図９（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ系樹脂などの感光性の絶縁材料を供給し、第２絶縁層３０を形成する。第２絶縁層３０は硬化後に４〜１０μｍ程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート：１０００ｒｐｍ（３０秒）＋１９５０ｒｐｍ（４０秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）
【００４７】
次に、図１０（ａ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、第２配線の銅層１８に達する開口部３０ａを第２絶縁層３０に形成する。このとき、スクライブラインＳＬの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第２絶縁層３０を硬化させる。
【００４８】
次に、図１０（ｂ）に示すように、例えば、第２絶縁層３０の開口部３０ａ内に、ハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）３１を形成する。
【００４９】
次に、図１０（ｃ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
以上で図８に示す構成の半導体装置を製造することができる。
【００５０】
上記の本実施形態に係る半導体装置の製造方法によれば、シリコン基板１０上に第１配線１３と第２配線（１６，１８）が積層して形成するときに、第１配線１３を膜厚が１μｍ以下と非常に薄膜の配線でシリコン基板１０上に直接形成しており、第１配線１３の下層には樹脂絶縁層が不要である。
従って、基板に再配線が形成されてパッケージ化された半導体装置の製造方法において、半導体基板上に形成された再配線層を埋め込んでいる絶縁層を薄膜化して製造することができる。
【００５１】
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
また、絶縁層中に半導体チップが埋め込まれていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５２】
本発明の半導体装置は、基板に再配線が形成されてパッケージ化された半導体装置に適用できる。
【００５３】
本発明の半導体装置の製造方法は、基板に再配線が形成されてパッケージ化された半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００５４】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置の断面図であり、図１（ｂ）は第１配線の平面図の例である。
【図２】図２（ａ）〜（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８は本発明の第２実施形態に係る半導体装置の断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００５５】
１０…シリコン基板、１１…パッド、１２…保護層、１３…第１配線、１３ａ…配線部、１３ｂ…ランド部、１３ｓ…ＴｉＣｕ層、１４…レジスト膜、１５…第１絶縁層、１５ａ…開口部、１６…シード層、１７…レジスト膜、１８…銅層、１９…レジスト膜、２０…導電性ポスト、２１…バッファ層、２２…バンプ、３０…第２絶縁層、３０ａ…開口部、３１…バンプ
【図１】
2008047732.tif 000003
【図２】
2008047732.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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