(57)【要約】【課題】２つの画素数変換部を縦続接続した構成により、出力画像信号に同期して入力された画像信号の画素数を変換して出力する画素数変換装置は、画素数変換部の制御が複雑であり、誤動作を発生させる可能性が高い。【解決手段】垂直画素数変換部３及び水平画素数変換部４をそれぞれ出力同期モードで動作させてＩｓｒａｍ７からの画像データを画素数変換して外部出力部５から外部へ出力する場合、垂直画素数変換部３は垂直画素数変換終了後の画像データ出力可能状態となった時に、出力可能信号を水平画素数変換部４が直接Ｉｓｒａｍ７から画像データを読み出す場合に供給されるＩｓｒａｍ使用可信号として供給する。これにより、後段の水平画素数変換部４は直接Ｉｓｒａｍ７から画像データを読み出す場合と全く同様にして、前段の垂直画素数変換部３からの画像データを読み出して書き込むことができる。【選択図】図１６
2008203792.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平ライン数にあたる垂直方向における画素数の変換を行う垂直画素数変換部と、前記第１又は第２の画像信号の水平方向における画素数の変換を行う水平画素数変換部との２つの画素数変換部を縦続接続し、この２つの画素数変換部によって垂直方向における画素数と水平方向における画素数とがそれぞれ変換された画像信号を、画像出力部を通して外部へ出力する画素数変換装置であって、
前記２つの画素数変換部は、それぞれ、前記画像出力部からの同期信号に同期して前記記憶手段から読み出した前記第２の画像信号に対して画素数変換を行ってから前記画像出力部へ出力する動作モードを少なくとも備え、前記動作モードでの動作時はそれぞれ外部から供給される、読み出し可能を示す使用可信号に基づいて画素数変換動作を開始し、その後画素数変換動作を終了し変換された画像信号を出力可能となったときは出力可能信号を生成して出力する手段を有し、
縦続接続された前記２つの画素数変換部が共に前記動作モードで動作する時は、縦続接続された前記２つの画素数変換部のうち、前段に接続されている一方の画素数変換部は、前記記憶手段から供給される前記使用可信号に基づいて画素数変換動作を開始し、その後画素数変換動作を終了し変換された画像信号を出力可能となったときに、前記出力可能信号を、後段に接続されている他方の画素数変換部に前記使用可信号として供給する手段を有することを特徴とする画素数変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素数変換装置に係り、特に２つの画素数変換処理回路を縦続接続した構成により、入力された画像信号の画素数を変換して出力する画素数変換装置に関する。
【背景技術】
【０００２】
記録再生装置において、ハイビジョン信号などの高解像度の画像信号を標準解像度の画像信号に変換して記録する記録時や、再生した画像信号の解像度を変換して別の解像度の画像信号として出力するなどの再生時において、画素数変換処理（スケーリング処理）を行う場合、従来は記録時、再生時でそれぞれ専用に画素数変換装置（スケーリング回路又はスケーラー）を設けて、それぞれ独立して画素数変換処理を実現する方法か、又は１つの画素数変換装置（スケーリング回路又はスケーラー）を記録再生時に共有して、画素数変換処理を実現する方法がある。
【０００３】
ここで、画素数変換は、例えば、入力された変換前の画像データのサンプリング周波数が変換後の所望のサンプリング周波数になるように変換前の画像データにゼロ内挿を行い、そのゼロ内挿後の画像データに対してローパスフィルタを用いて、希望する画素数の変換後の画像データを得る。従って、上記のローパスフィルタの特性は、変換前と変換後のサンプリング周波数（画素数）により決定され、複数の変換比に対応する場合には複数の特性のローパスフィルタが必要であり、回路規模が大規模になり、また変換前後の画素数に適合した複雑な制御が必要である。
【０００４】
そこで、上記の問題を解決するため、任意の自然数個の入力画像データの水平方向及び垂直方向に対する平均値を算出し、平均値の画像データを水平方向及び垂直方向に補間処理すると共に、その補間処理のために人間の目の感度が輝度信号と色差信号とで異なることを利用した特性のフィルタを用いることで回路規模を削減するようにした画素数変換装置が従来提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００１−１３９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに、記録時、再生時にそれぞれ専用に画素数変換装置を設ける場合は、画素数変換装置が２つ必要になり、また、それぞれに専用のメモリが必要になるので回路規模が大きくなってしまうという課題がある。
【０００７】
また、１つの画素数変換装置を記録時と再生時とで共用する場合には、メモリから画像データを読み出し、画素数変換後に変換後の画像データをメモリに書き戻す必要があり、メモリのアクセス頻度が増大するという課題がある。
【０００８】
更に、特許文献１記載の従来の画素数変換装置では、画素数変換装置自体の回路規模は縮小できるものの、記録時、再生時共に画素数変換装置が必要となるので、回路規模の縮小効果はそれほど大きくない。
【０００９】
そこで、本発明者は、先に特願２００５−２４０６１２号にて、入力と出力でそれぞれ専用のメモリ等の記憶手段を持つ必要を無くすことにより、回路規模とメモリ個数の増大を抑制し、また、メモリへのアクセス頻度を低減して様々な画素数変換を行うことが可能な画素数変換装置を提案した。
【００１０】
しかし、この画素数変換装置は、２つの画素数変換部を縦続接続した構成により、出力画像信号に同期して入力された画像信号の画素数を変換して出力する構成であり、画素数変換後の画像データを外部に出力する場合、出力のタイミングコントローラの要求に応じて直ちに画像データを出力できるように、予めメモリから読み出した画像データをバッファに格納しておく先読み動作を行うため、各画素数変換部にタイミングのずれた同期信号を供給する必要があるが、変換前後の画像データの走査線数、画素数等の画像フォーマットの違いにより、同期信号のタイミングをずらす量を変更しなければならず、制御が複雑になるという課題がある。
【００１１】
本発明は以上の点に鑑みなされたもので、２つの画素数変換部を縦続接続した構成により、出力信号に同期して動作させる場合であっても、直接メモリから画像データを読み出して出力するのと同様な画素数変換を行うことが可能な画素数変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明は、外部から入力された入力画像信号である第１の画像信号、又は本装置内の記憶手段から読み出した画像信号である第２の画像信号の水平ライン数にあたる垂直方向における画素数の変換を行う垂直画素数変換部と、第１又は第２の画像信号の水平方向における画素数の変換を行う水平画素数変換部との２つの画素数変換部を縦続接続し、この２つの画素数変換部によって垂直方向における画素数と水平方向における画素数とがそれぞれ変換された画像信号を、画像出力部を通して外部へ出力する画素数変換装置であって、
２つの画素数変換部は、それぞれ、画像出力部からの同期信号に同期して記憶手段から読み出した第２の画像信号に対して画素数変換を行ってから画像出力部へ出力する動作モードを少なくとも備え、動作モードでの動作時はそれぞれ外部から供給される、読み出し可能を示す使用可信号に基づいて画素数変換動作を開始し、その後画素数変換動作を終了し変換された画像信号を出力可能となったときは出力可能信号を生成して出力する手段を有し、縦続接続された２つの画素数変換部が共に動作モードで動作する時は、縦続接続された２つの画素数変換部のうち、前段に接続されている一方の画素数変換部は、記憶手段から供給される使用可信号に基づいて画素数変換動作を開始し、その後画素数変換動作を終了し変換された画像信号を出力可能となったときに、出力可能信号を、後段に接続されている他方の画素数変換部に使用可信号として供給する手段を有することを特徴とする。
【００１３】
この発明では、画像出力部からの同期信号に同期して記憶手段から読み出した第２の画像信号に対して画素数変換を行ってから画像出力部へ出力する動作モードでの動作時は、縦続接続された垂直画素数変換部及び水平画素数変換部のうち、前段に接続されている一方の画素数変換部が、使用可信号に基づいて画素数変換動作を開始し、その後画素数変換動作を終了し変換された画像信号を出力可能となったときに、出力可能信号を、後段に接続されている他方の画素数変換部に使用可信号として供給するようにしたため、後段側の他方の画素数変換部は使用可信号を待って前段側の一方の画素数変換部が画素数変換を終了した画像信号を取り込んで画素数変換を行うことができる。
【発明の効果】
【００１４】
本発明によれば、縦続接続された垂直画素数変換部及び水平画素数変換部が共に
画像出力部からの同期信号に同期して記憶手段から読み出した第２の画像信号に対して画素数変換を行ってから画像出力部へ出力する動作モードで動作するときには、後段側の他方の画素数変換部は使用可信号を待って前段側の一方の画素数変換部が画素数変換を終了した画像信号を取り込んで画素数変換を行うようにしたため、後段側の他方の画素数変換部の動作開始タイミングを前段側の一方の画素数変換部の動作開始タイミングと同一にでき、各画素数変換部や記憶手段にタイミングのずれた同期信号を供給するなどの複雑な制御を行わなくても、後段側の他方の画素数変換部は常に前段側の一方の画素数変換部が第１の画素数変換を終了した画像信号の出力可能状態となってからその第１の画素数変換後の画像信号を取り込んで第２の画素数変換を行うことができ、２つの画素数変換部の処理の順番や処理時間等に依存しない柔軟なシステムの構築が可能となる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる画素数変換装置の一実施の形態の全体構成のブロック図を示す。本実施の形態をビデオカメラに適用した場合、ＣＣＤ（Charge Coupled Devise;電荷結合素子）やＣＭＯＳセンサ等の固体撮像素子で光電変換して得られた画像信号（これは静止画信号、動画像信号どちらも可能）が、図１の画像入力部１に入力される。また、本実施の形態をＶＴＲと同様な放送記録機器に適用する場合は、テレビチューナで選局受信された画像信号が、図１の画像入力部１に入力される。画像入力部１は入力された画像信号の有効期間を示す信号、奇数／偶数フィールドの判別信号（フィールドインデックス）、垂直同期信号、水平同期信号を発生する。
【００１６】
図１において、この画像入力部１から取り出された画像信号（通常は動画像信号）は、信号選択部２を経由して垂直画素数変換部（Ｖスケーラ）３に供給されて垂直方向の画素数（走査線数）が変換された後、信号選択部２を経由して水平画素数変換部（Ｈスケーラ）４に供給され、ここで水平方向の画素数が変換される。
【００１７】
これにより、水平画素数変換部４からは垂直方向及び水平方向の両方向について画素数が変換された画像信号が取り出され、信号選択部２を経由してメモリ８に対する出力バッファ（以下、「Ｏｓｒａｍ」という）６で一旦蓄積された後、所定のタイミングでダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等の大容量のメモリ８に供給されて書き込まれる。記録を行う場合は、メモリ８に書き込まれた画素数変換後の画像信号が記録再生装置等９に供給されて記録媒体に記録される。
【００１８】
また、上記の場合とは異なり、画像入力部１より取り出された画像信号は、信号選択部２を経由してＯｓｒａｍ６で一旦蓄積された後、所定のタイミングで直接メモリ８に書き込まれ、更に記録を行う場合は、メモリ８に書き込まれた画素数変換が行われていない画像信号が記録再生装置等９に供給されて記録媒体に記録されることもある。
【００１９】
記録再生装置等９から再生されてメモリ８に書き込まれた画像信号、若しくはメモリ８に書き込まれている画像信号は、メモリ８から読み出されてメモリ８に対する入力バッファ（以下、「Ｉｓｒａｍ」という）７で一旦蓄積された後、所定のタイミングで読み出されて信号選択部２を経由して垂直画素数変換部３に供給されて垂直方向の画素数が変換された後、信号選択部２を経由して水平画素数変換部４に供給され、ここで水平方向の画素数が変換される。これにより、水平画素数変換部４からは垂直方向及び水平方向の両方向について画素数が変換された画像信号が取り出され、信号選択部２を再び経由して画像出力部５から出力される。
【００２０】
また、上記の場合とは異なり、記録再生装置等９から再生されてメモリ８に書き込まれた画像信号、若しくはメモリ８に書き込まれている画像信号は、メモリ８から読み出されてＩｓｒａｍ７及び信号選択部２を経由して、垂直画素数変換部３及び水平画素数変換部４のいずれも通らず、画像出力部５から出力されることもある。画像出力部５から出力された画像信号は、図示しないテレビモニタ等に出力されて表示される。
【００２１】
画像出力部５はテレビモニタ等に接続するための同期信号や、画像信号をＩｓｒａｍ７から読み出すためのタイミング信号を発生する。また、記録再生装置等９は、テープ、ディスク、半導体メモリ等の記録媒体に画像信号を記録し再生する装置であるが、ＭＰＥＧ（Moving Picture Experts Group）等の画像圧縮回路が含まれる場合もある。Ｏｓｒａｍ６及びＩｓｒａｍ７は通常、大容量のメモリ８が入力信号、又は出力信号と非同期のクロックで動作していて、また図１に図示されていない他のブロックも時分割でアクセスするため必要なバッファメモリであり、自分がアクセス可能な所定のタイミングが来るまで、一時的に入力画像信号（画像データ）を蓄積しておく。
【００２２】
次に、本発明の画素数変換装置を構成する各部の構成及び動作について更に詳細に説明する。図２は本発明の画素数変換装置の要部をなす図１の垂直画素数変換部３の一実施の形態の回路系統図を示す。図２において、垂直画素数変換部３は、複数（図２では５個）のラインメモリ３０と、ラインメモリ３０の出力信号を選択するセレクタ３１と、補間フィルタ３２と、中央処理装置（ＣＰＵ）３３と、書き込み／読み出し制御回路３４と、書き込みコントローラ３５と、読み出しコントローラ３６と、係数ＲＡＭ３７とから構成されている。
【００２３】
係数ＲＡＭ３７は補間フィルタ３２内に設けられた４つの乗算器に１対１に対応して設けられた４つのランダム・アクセス・メモリ（ＲＡＭ）から構成されており、補間フィルタ３２内に設けられた対応する乗算器に乗算係数を切換出力する。また、補間フィルタ３２は、一例として４つの乗算器と、それら乗算器の各乗算結果を加算する加算器とから構成されており、セレクタ３１から供給される４ライン分の画像データと係数ＲＡＭ３７から供給される乗算係数とを４つの乗算器で別々に乗算し、得られた４つの乗算結果を加算することで、セレクタ３１から出力された画像データに対して所定の補間処理を施して出力する。
【００２４】
ＣＰＵ３３は、垂直同期信号Ｖｓｙｎｃにより０リセットされる書き込み／読み出し制御回路３４に対して、変換前の入力画像信号の有効走査線数と変換後の画像信号の有効走査線数との比の値を設定すると共に、係数ＲＡＭ３７を構成する４個のＲＡＭに、予め各ラインに乗ずる係数（書き込みアドレス及び書き込みデータ）を書き込んでいる。
【００２５】
上記の構成の垂直画素数変換部３は、(i)入力側に同期して動作するモード、(ii)出力側に同期して動作するモード、(iii)単独で動作するモードの、３つのモードで動作する。以下、これらのモードの動作について順番に説明する。
【００２６】
（ｉ）入力側に同期して動作するモード
図３はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この入力側に同期して動作するモードは、図３に示すように、画像入力部１から入力した画像信号の垂直走査線数を変換後に、メモリ８に書き込むような場合（主に入力された画像信号の走査線数を変換して記録したい場合）に用いられる。
【００２７】
この動作モードについて、図２の回路系統図と図３のブロック図と図４のタイミングチャートとを併せ参照して説明する。図３において、画像入力部１から図４（Ａ）に模式的に示す画像信号が信号選択部２を経由して垂直画素数変換部３に入力される。すると、図２の書き込み／読み出し制御回路３４は入力画像信号に含まれる、又は別に入力された図４（Ｂ）に模式的に示す垂直同期信号Ｖｓｙｎｃにより、内部のＶカウンタを０にリセットする。続いて、書き込み／読み出し制御回路３４は入力画像信号に含まれる、又は別に入力された図４（Ｃ）に模式的に示す水平同期信号Ｈｓｙｎｃが入力される毎に上記のＶカウンタを図４（Ｄ）に模式的に示すようにカウントアップする。
【００２８】
続いて、書き込み／読み出し制御回路３４はＶカウンタの値が所定の値ｎになると、図示しないＨカウンタの値が所定の値となるのを待って、図４（Ｅ）に示すように、データイネーブル信号Idata enableを発生して図２の垂直画素数変換部３内の書き込みコントローラ３５に供給する。垂直画素数変換部３は、予め垂直同期信号Ｖｓｙｎｃによりリセット動作されていて、上記のデータイネーブル信号Idata enableに従い、書き込みコントローラ３５が５つあるラインメモリ３０のうちの第１のラインメモリｌｍｅｍ０の書き込みイネーブルｗｅをアクティブにして、ｌｍｅｍ０に入力画像信号を所定の画素数書き込ませた後、ｌｍｅｍ０の書き込みイネーブルｗｅをディスイネーブルにする。
【００２９】
次に、書き込みコントローラ３５は画像入力部１からデータイネーブル信号Idata enableが入力されるのを待って、５つあるラインメモリ３０のうちの第２のラインメモリｌｍｅｍ１の書き込みイネーブルｗｅをアクティブにして、ｌｍｅｍ１に入力画像信号を所定の画素数書き込ませた後、ｌｍｅｍ１の書き込みイネーブルｗｅをディスイネーブルにする。以下、書き込みコントローラ３５は画像入力部１からデータイネーブル信号Idata enableが入力される毎に上記の動作を繰り返し、ｌｍｅｍ２、ｌｍｅｍ３、ｌｍｅｍ４、ｌｍｅｍ０、ｌｍｅｍ１、ｌｍｅｍ２、・・・というように巡回的に所定の画素数ずつ書き込む。図４（Ｆ）は上記の各ラインメモリへの書き込みイネーブルｗｅを模式的に示す。
【００３０】
このようにして、ラインメモリ３０（ラインメモリｌｍｅｍ０〜３）に対して、それぞれ１ライン分ずつの書き込みが終了し、かつ、画像入力部１から垂直画素数変換部３の読み出しコントローラ３６に入力されるデータイネーブル信号Odata enableがアクティブになるのを待って、図２に示した読み出しコントローラ３６はラインメモリ３０のラインメモリｌｍｅｍ０〜３に書き込まれている各ラインの画像データをラインメモリｌｍｅｍ０〜３から読み出させ、セレクタ３１を通して補間フィルタ３２に供給する。垂直画素数の変換は、セレクタ３１が選択出力するライン番号を調整すると共にラインメモリ３０に対する書き込み速度と読み出し速度との比を設定することによって行われる。
【００３１】
補間フィルタ３２はセレクタ３１から供給されるラインメモリｌｍｅｍ０〜３からの４ライン分の画像データと、ＣＰＵ３３で設定された係数ＲＡＭ３７から供給される乗算係数とを４つの乗算器で別々に乗算し、得られた４つの乗算結果を加算することで、セレクタ３１から出力された画像データに対して所定の補間処理を行って新たに生成したラインの画像信号として出力する。このようにして垂直画素数の変換を伴って生成された画像信号は、図３に示すように、垂直画素数変換部３から出力され、Ｏｓｒａｍ６を経由して順次メモリ８に書き込まれる。
【００３２】
(ii)出力側に同期して動作するモード
図５はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この出力側に同期して動作するモードは、図５に示すように、メモリ８から読み出した画像信号がＩｓｒａｍ７及び信号選択部２を経由して垂直画素数変換部３に供給され、垂直画素数変換部３が入力された画像信号の垂直画素数を変換してモニタディスプレイなどに出力する場合などに使用するモードである。
【００３３】
この動作モードについて、図２の回路系統図と図５のブロック図と図６のタイミングチャートとを併せ参照して説明する。図５において、まず、垂直画素数変換部３は画像出力部５より垂直同期信号Ｖｓｙｎｃが図６（Ｂ）に模式的に示すように入力されると、メモリ８から画像データの読み出しが可能となるのを持つ（図２の書き込みコントローラ３５に図示しないＩｓｒａｍ７のコントローラから供給されるＩｓｒａｍ使用可信号が、図６（Ｆ）にハイレベルで模式的に示すようにイネーブルとなるのを待つ。）。
【００３４】
続いて、Ｉｓｒａｍ使用可信号がイネーブルとなると、垂直画素数変換部３の図２に示す書き込みコントローラ３５がＩｓｒａｍコントロール信号を出力して、図５のメモリ８から読み出されてＩｓｒａｍ７に蓄積されている画像データをＩｓｒａｍ７から読み出す。また、これと同時に、書き込みコントローラ３５は、図２のラインメモリ３０のうちの第１のラインメモリｌｍｅｍ０の書き込みイネーブルｌｍｅｍ ｗｅをアクティブにして、ｌｍｅｍ０にＩｓｒａｍ７からの画像データを所定の画素数書き込ませる。その後、ｌｍｅｍ０の書き込みイネーブルｌｍｅｍ ｗｅをディスイネーブルにする。
【００３５】
次に、書き込みコントローラ３５は画像出力部５からのＩｓｒａｍ使用可信号がイネーブルなるのを待って、５つあるラインメモリ３０のうちの第２のラインメモリｌｍｅｍ１の書き込みイネーブルｌｍｅｍ ｗｅをアクティブにして、ｌｍｅｍ１に入力画像信号を所定の画素数書き込ませた後、ｌｍｅｍ１の書き込みイネーブルｌｍｅｍ ｗｅをディスイネーブルにする。以下、書き込みコントローラ３５は画像出力部５からイネーブルのＩｓｒａｍ使用可信号が入力される毎に上記の動作を繰り返し、ｌｍｅｍ２、ｌｍｅｍ３、ｌｍｅｍ４、ｌｍｅｍ０、ｌｍｅｍ１、ｌｍｅｍ２、・・・というように巡回的に所定の画素数ずつ書き込む。図６（Ｇ）は上記の各ラインメモリへの書き込みイネーブルｌｍｅｍ ｗｅを模式的に示す。
【００３６】
このようにして、５つあるラインメモリ３０のラインメモリｌｍｅｍ０〜３に対して、それぞれ１ライン分ずつの書き込みが終了し、かつ、画像出力部５から垂直画素数変換部３の読み出しコントローラ３６に入力されるデータイネーブル信号Odata enableがアクティブになるのを待つ。ここで、図２の書き込み／読み出し制御回路３４は別に入力された図６（Ｂ）に模式的に示す垂直同期信号Ｖｓｙｎｃにより、内部のＶカウンタを０にリセットした後、入力された図６（Ｃ）に模式的に示す水平同期信号Ｈｓｙｎｃが入力される毎に上記のＶカウンタを図６（Ｄ）に模式的に示すようにカウントアップしており、Ｖカウンタの値が所定の値ｎになると、図示しないＨカウンタの値が所定の値となるのを待って、図６（Ｅ）に示すように、データイネーブル信号Ｏdata enableを発生して図２の垂直画素数変換部３内の読み出しコントローラ３６に供給する。
【００３７】
データイネーブル信号Ｏdata enableがアクティブになると、図２に示した読み出しコントローラ３６はラインメモリ３０のラインメモリｌｍｅｍ０〜３に書き込まれている各ラインの画像データをラインメモリｌｍｅｍ０〜３から読み出させ、セレクタ３１を通して補間フィルタ３２に供給する。垂直画素数の変換は、セレクタ３１が選択出力するライン番号を調整すると共にラインメモリ３０に対する書き込み速度と読み出し速度との比を設定することによって行われる。
【００３８】
補間フィルタ３２はセレクタ３１から供給されるラインメモリｌｍｅｍ０〜３からの４ライン分の画像データと、ＣＰＵ３３で設定された係数ＲＡＭ３７から供給される乗算係数とを４つの乗算器で別々に乗算し、得られた４つの乗算結果を加算することで、セレクタ３１から出力された画像データに対して所定の補間処理を行って新たに生成したラインの画像信号として出力する。
【００３９】
また、もはや使用されないラインの画像信号が格納されたラインメモリｌｍｅｍは、次のラインの画像信号を書き込むべく上記の書き込み動作を行う。このようにして垂直画素数の変換を伴って生成されたラインの画像信号は、図５に示すように、垂直画素数変換部３から出力され、図６（Ａ）に模式的に示すように順次画像出力部５を経由して外部へ出力される。
【００４０】
（iii）単独で動作するモード
図７はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この単独で動作するモードは、図７に示すように、垂直画素数変換部３が、大容量のメモリ８からＩｓｒａｍ７及び信号選択部２を経由して読み出した画像信号の垂直画素数（走査線数）を変換後、信号選択部２及びＯｓｒａｍ６を経由して再びメモリ８に書き込むような場合に使用される。
【００４１】
この動作モードについて、図２の回路系統図と図７のブロック図と図８のタイミングチャートとを併せ参照して説明する。垂直画素数変換部３は、図７の画像入力部１又は画像出力部５より図８（Ａ）に示す垂直同期信号Ｖｓｙｎｃ又はＣＰＵのスケーリング開始命令が入力されると、メモリ８から画像データの読み出しが可能かを示すＩｓｒａｍ使用可信号が図８（Ｂ）にハイレベルで示すようにイネーブル（読み出し可能）となるのを待つ。
【００４２】
Ｉｓｒａｍ使用可信号がイネーブルとなると、図２の垂直画素数変換部３内の書き込みコントローラ３５がＩｓｒａｍコントロール信号を出力して、図７のメモリ８から読み出されてＩｓｒａｍ７に蓄積されている画像データをＩｓｒａｍ７から読み出す。また、これと同時に、書き込みコントローラ３５は、図２のラインメモリ３０のうちの第１のラインメモリｌｍｅｍ０の書き込みイネーブルｗｅをアクティブにして、ｌｍｅｍ０にＩｓｒａｍ７からの画像データを所定の画素数書き込ませる。その後、ｌｍｅｍ０の書き込みイネーブルｗｅをディスイネーブルにする。
【００４３】
ｌｍｅｍ０にＩｓｒａｍ７からの画像データを所定の画素数書き込み終えたら、順次ｌｍｅｍ１、ｌｍｅｍ２、ｌｍｅｍ３の書き込みイネーブルｗｅをアクティブにして、ｌｍｅｍ１、ｌｍｅｍ２、ｌｍｅｍ３にＩｓｒａｍ７からの画像データを所定の画素数ずつ順次に書き込ませる。その後、ラインメモリｌｍｅｍ０〜３のそれぞれに画像データが書き込み済みで、かつ、Ｏｓｒａｍ使用可信号が図８（Ｃ）にハイレベルで模式的に示すように、イネーブルとなると、図２の読み出しコントローラ３６がラインメモリｌｍｅｍ０〜３のそれぞれから画像データを読み出してセレクタ３１を通して補間フィルタ３２に供給する。垂直画素数の変換は、セレクタ３１が選択出力するライン番号を調整すると共にラインメモリ３０に対する書き込み速度と読み出し速度との比を設定することによって行われる。
【００４４】
前述した各モードと同様に、補間フィルタ３２は入力された画像データにＣＰＵ３３が設定した係数を乗算して得た４つの乗算結果を加算して新たなラインの画像データを生成してＯｓｒａｍ６へ出力する。Ｏｓｒａｍ６は図８（Ｅ）に示す書き込みイネーブルｗｅがハイレベルで模式的に示すようにアクティブになると入力画像データを書き込む。また、もはや使用されないラインの画像データが格納されたラインメモリｌｍｅｍｏは次のラインの画像データを書き込むべく再び上記の書き込み動作を行う。
【００４５】
このようにして垂直画素数の変換を伴って生成されたラインの画像信号は、図７に示すように、垂直画素数変換部３から出力され、メモリ８に書き込まれる。
【００４６】
次に、水平画素数変換部４の構成及び動作について説明する。図９は本発明の画素数変換装置の他の要部をなす図１の水平画素数変換部４の一実施の形態の回路系統図を示す。図９において、水平画素数変換部４は、複数（図２では８個）のＤ型フリップフロップ（ＤＦＦ０〜ＤＦＦ７）４０と、ＤＦＦ４０の出力信号を選択するセレクタ４１と、補間フィルタ４２と、中央処理装置（ＣＰＵ）４３と、書き込み／読み出し制御回路４４と、書き込みコントローラ４５と、読み出しコントローラ４６と、係数ＲＡＭ４７とから構成されている。
【００４７】
ＤＦＦ４０は８個のＤＦＦ０〜ＤＦＦ７（すなわち、８画素分のＤＦＦ）が並列に設けられた構成であり、このうち５個のＤＦＦの出力画像データが、後述するようにセレクタ４１により選択される。水平画素数変換を行う場合、通常数画素分の元データから新画素データを生成するため、大容量のメモリ８に書き込む前に、この水平画素数変換を行うには、演算に使用するＤＦＦ４０が必要になる。ここでは、上記のように、８画素分のＤＦＦを用いて、このうち５画素分を使用して演算する。
【００４８】
また、係数ＲＡＭ４７は補間フィルタ４２内に設けられた５つの乗算器に１対１に対応して設けられた５つのランダム・アクセス・メモリ（ＲＡＭ）から構成されており、読み出しコントローラ４６から出力される読み出しアドレスに基づき、補間フィルタ４２内に設けられた対応する乗算器に乗算係数を切換出力する。また、補間フィルタ４２は、セレクタ４１から供給される５画素分の画像データと係数ＲＡＭ４７から供給される乗算係数とを別々に乗算し、得られた５つの乗算結果を加算する加算器とで構成されている。
【００４９】
上記の構成の水平画素数変換部４は、(iv)入力側に同期して動作するモード、(v)出力側に同期して動作するモード、(vi)単独で動作するモードの、３つのモードで動作する。以下、これらのモードの動作について順番に説明する。
【００５０】
(iv)入力側に同期して動作するモード
図１０はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この入力側に同期して動作するモードは、図１０に示すように、画像入力部１から入力した画像信号の水平画素数を水平画素数変換部４で変換後に、信号選択部２及びＯｓｒａｍ６を経由してメモリ８に書き込むような場合（主に入力された画像信号の水平画素数を変換して記録したい場合）に用いられる。
【００５１】
この動作モードについて、図９の回路系統図と図１０のブロック図と図１１のタイミングチャートとを併せ参照して説明する。図１０において、画像入力部１から図１１（Ａ）に模式的に示す画像信号が信号選択部２を経由して水平画素数変換部４に入力される。水平画素数変換部４は入力画像信号に含まれる、又は別に入力された図１１（Ｂ）に模式的に示す垂直同期信号Ｖｓｙｎｃにより、書き込み／読み出し制御回路４４の内部の図示していないＶカウンタを０にリセットする。続いて、書き込み／読み出し制御回路４４は入力画像信号に含まれる、又は別に入力された図１１（Ｃ）に模式的に示す水平同期信号Ｈｓｙｎｃが入力される毎に上記のＶカウンタを図１１（Ｄ）に模式的に示すようにカウントアップする。
【００５２】
続いて、書き込み／読み出し制御回路４４はＶカウンタの値が所定の値ｎになると、図示していないＨカウンタの値が所定の値になるのを待って、データイネーブル（Idata enable）信号を図１１（Ｅ）に示すように発生する。水平画素数変換部４は予め垂直同期信号Ｖｓｙｎｃでリセット動作されていて、図示しないＩｓｒａｍ７のコントローラから入力されたデータイネーブル（Idata enable）信号に従い、書き込みコントローラ４５がＤＦＦ０〜ＤＦＦ７の書き込みイネーブル信号ｄｅｎを図１１（Ｆ）に模式的に示すように発生して、ＤＦＦ０〜ＤＦＦ７を１つずつ順番に、画像入力部１から入力された図１１（Ａ）に示す画像信号の各画素データを書き込ませる。
【００５３】
水平画素数変換部４は、図２のＤＦＦ０〜ＤＦＦ４への画素データの書込みが終了し、かつ、水平画素数変換部４の読み出しコントローラ４６に入力される、図示しないＯｓｒａｍ６のコントローラからのデータイネーブル信号Odata enableがアクティブになるのを待って、図２に示した読み出しコントローラ３６は８つのＤＦＦ０〜ＤＦＦ７のうち、５つのＤＦＦから読み出された画素データを、セレクタ４１を通して補間フィルタ４２に供給する。セレクタ４１が読み出す画素番号を調整すると共に、ＤＦＦ４０への画素の書き込み速度と読み出し速度との比を調整することで水平画素数の変換が行われる。
【００５４】
補間フィルタ４２はセレクタ４１から供給される５画素分の画素データと、ＣＰＵ４３で設定された係数ＲＡＭ４７から供給される乗算係数とを５つの乗算器で別々に乗算し、得られた５つの乗算結果を加算することで、セレクタ４１から出力された画素データに対して所定の補間処理を行って新たに生成した画素の画像信号として出力する。このようにして水平画素数の変換を伴って生成された画像信号は、図１０に示すように、水平画素数変換部４から出力され、Ｏｓｒａｍ６を経由して順次メモリ８に書き込まれる。
【００５５】
(v)出力側に同期して動作するモード
図１２はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この出力側に同期して動作するモードは、図１２に示すように、メモリ８から読み出した画像信号がＩｓｒａｍ７及び信号選択部２を経由して水平画素数変換部４に供給され、水平画素数変換部４が入力された画像信号の水平画素数を変換して、画像出力部５からモニタディスプレイなどに出力する場合などに使用するモードである。
【００５６】
この動作モードについて、図９の回路系統図と図１２のブロック図と図１３のタイミングチャートとを併せ参照して説明する。図１２において、まず、水平画素数変換部４は画像出力部５より垂直同期信号Ｖｓｙｎｃが図１３（Ａ）に模式的に示すように入力されると、メモリ８から画像データの読み出しが可能となるのを持つ（図９の書き込みコントローラ４５に図示しないＩｓｒａｍ７のコントローラから供給されるＩｓｒａｍ使用可信号が、図１３（Ｆ）にハイレベルで模式的に示すようにイネーブルとなるのを待つ。）。
【００５７】
続いて、Ｉｓｒａｍ使用可信号がイネーブルとなると、水平画素数変換部４の図９に示す書き込みコントローラ４５がＩｓｒａｍコントロール信号を出力して、図１２のメモリ８から読み出されてＩｓｒａｍ７に蓄積されている画像データをＩｓｒａｍ７から読み出す。また、これと同時に、書き込みコントローラ４５は、図９のＤＦＦ４０を構成する８つのＤＦＦ０〜ＤＦＦ７の各書き込みイネーブル信号ｄｅｎを図１３（Ｇ）に示すように順次アクティブにして、Ｉｓｒａｍ７からの画素データをＤＦＦ０〜ＤＦＦ７に書き込ませる。
【００５８】
次に、ＤＦＦ０〜ＤＦＦ４への画素データの書き込み終了後、図９の読み出しコントローラ４６は画像出力部５からのデータイネーブル信号Ｏdata enableがアクティブになるのを待って、ＤＦＦ０〜ＤＦＦ４に書き込まれている５つの画素の各画素データを読み出させ、セレクタ４１を通して補間フィルタ４２に供給する。補間フィルタ４２は上記の(iv)の動作モードと同様にして、入力された５つの画素データに対してＣＰＵ４３で設定された係数をそれぞれ乗算した後、それらの乗算結果を加算することで、新たな画素データを生成して出力する。また、もはや使用されない画素データが格納されたＤＦＦへは次の画素データを書き込むべく前記書き込み動作を行わせる。補間フィルタ４２から出力された画像データは図１２の信号選択部２及び画像出力部５を経由して外部へ出力される。
【００５９】
（vi）単独で動作するモード
図１４はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この単独で動作するモードは、図１４に示すように、水平画素数変換部４が、大容量のメモリ８からＩｓｒａｍ７及び信号選択部２を経由して読み出した画像信号の水平画素数を変換後、信号選択部２及びＯｓｒａｍ６を経由して再びメモリ８に書き込むような場合に使用される。
【００６０】
この単独で動作するモードについて、図９の回路系統図と図１４のブロック図と図１５のタイミングチャートとを併せ参照して説明する。水平画素数変換部４は、図１４の画像入力部１又は画像出力部５より図１５（Ａ）に示す垂直同期信号Ｖｓｙｎｃ又はＣＰＵのスケーリング開始命令が入力されると、メモリ８から画像データの読み出しが可能かを示す図示しないＩｓｒａｍのコントローラが発生するＩｓｒａｍ使用可信号が図１５（Ｂ）にハイレベルで模式的に示すようにイネーブルとなるのを待つ。
【００６１】
Ｉｓｒａｍ使用可信号がイネーブルとなると、図９の水平画素数変換部４内の書き込みコントローラ４５がＩｓｒａｍコントロール信号を出力して、図１４のメモリ８から読み出されてＩｓｒａｍ７に蓄積されている画像データをＩｓｒａｍ７から読み出す。また、これと同時に、書き込みコントローラ４５は、図９のＤＦＦ４０を構成する８つのＤＦＦ０〜ＤＦＦ７の各書き込みイネーブル信号ｄｅｎを図１５（Ｃ）に模式的に示すように順次アクティブにして、Ｉｓｒａｍ７からの画素データをＤＦＦ０〜ＤＦＦ７に書き込ませる。
【００６２】
次に、ＤＦＦ０〜ＤＦＦ４への画素データの書き込み終了後、図９の読み出しコントローラ４６は、図示しないＯｓｒａｍのコントローラが発生するＯｓｒａｍ使用可信号が図１５（Ｄ）にハイレベルで模式的に示すようにイネーブルであるならば、ＤＦＦ０〜ＤＦＦ４に書き込まれている５つの画素の各画素データを、図１５（Ｅ）に示す読み出しイネーブルＯｓｒａｍ  ｗｅをアクティブにして読み出させ、セレクタ４１を通して補間フィルタ４２に供給する。このセレクタ４１が選択する画素番号を調整すると共に、ＤＦＦ４０の画素書き込み速度と読み出し速度との比を調整することで水平画素数の変換が行われる。
【００６３】
補間フィルタ４２は上記の(iv)の動作モードと同様にして、入力された５つの画素データに対してＣＰＵ４３で設定された係数をそれぞれ乗算した後、それらの乗算結果を加算することで、新たな画素データを生成して出力する。また、もはや使用されない画素データが格納されたＤＦＦへは次の画素データを書き込むべく前記書き込み動作を行わせる。水平画素数変換部４内の補間フィルタ４２から出力された水平画素数変換後の画像データは、図１４の信号選択部２を経由してＯｓｒａｍ６に一旦蓄積された後、所定のタイミングで出力されてメモリ８に書き込まれる。
【００６４】
次に、各々上記の３つの動作モードのいずれかで動作する垂直画素数変換部３と水平画素数変換部４とを縦続接続し、各々を出力側に同期して動作するモードで動作させる場合について説明する。図１６はこのモード時の信号経路を示す本発明の画素数変換装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この出力側に同期して動作するモードは、例えば、記録再生装置等９にて標準解像度（ＳＤ）で記録された画像信号を、垂直画素数変換部３と水平画素数変換部４とによりそれぞれ高精細度（ＨＤ）の画像信号に画素数変換して外部へ出力する場合に使用される。
【００６５】
この出力側に同期して動作するモード（出力同期モード）では、図１６の画像出力部５が生成する同期信号に合わせて、画素数変換された画像データを出力する必要がある。そのため、画像出力部５が最初に読み出し信号を発生する時点で、垂直画素数変換部３及び水平画素数変換部４に、それぞれ必要な画像データが準備されていなければならない。
【００６６】
また、図１６に示すように、垂直画素数変換部３、水平画素数変換部４の順に縦続接続される場合、垂直画素数変換部３を先に動作させておき、水平画素数変換部４からの要求に従い、直ちに垂直画素数変換部３から画像データを出力できるように予め準備しておく必要がある。また、水平画素数変換部４も画像出力部５からの出力要求が入力される以前に画像データを出力できるように予め準備しておく必要がある。つまり、動作開始→垂直画素数変換部３が出力同期モードで動作開始→垂直画素数変換部３出力準備完了→水平画素数変換部４が出力同期モードで動作開始→水平画素数変換部４出力準備完了→画像出力部５出力開始、という順序になるようにタイミングをコントロールする必要がある。
【００６７】
そこで、通常は各ブロックのスタートタイミングに差をつける方法で以下のように動作させる。この場合の動作について図１７のタイミングチャートを参照して説明するに、まず、図１６の垂直画素数変換部３は、画像出力部５より垂直同期信号Ｖｓｙｎｃが図１７（Ｂ）に模式的に示すように入力されると、それをトリガとして出力同期モードで動作を開始し、図示しないＩｓｒａｍのコントローラが発生するＩｓｒａｍ使用可信号が、図１７（Ｆ）にハイレベルで模式的に示すようにイネーブルとなると、垂直画素数変換部３の図２に示す書き込みコントローラ３５がＩｓｒａｍコントロール信号を出力して、図１６のメモリ８から読み出されてＩｓｒａｍ７に蓄積されている画像データをＩｓｒａｍ７から読み出し、図２のラインメモリ３０を構成する５つのラインメモリを順次書き込み状態とする書き込みイネーブルｌｍｅｍ ｗｅを図１７（Ｇ）にハイレベルで模式的に示すようにアクティブにして、所定の画素数ずつ書き込む。
【００６８】
その後、垂直画素数変換部３内のラインメモリ３０のそれぞれに画像データが書き込み済みとなると、垂直画素数変換部３は水平画素数変換部４からイネーブル信号Odata enableが入力されるのを待つ。なお、図１６の垂直画素数変換部３は、画素出力部５から入力された図１７（Ｃ）に模式的に示す水平同期信号Ｈｓｙｎｃが入力される毎に上記のＶカウンタを図１７（Ｄ）に模式的に示すようにカウントアップしている。
【００６９】
一方、図１７（Ｈ）に示す上記の垂直同期信号Ｖｓｙｎｃを遅延した信号が画素出力部５から水平画素数変換部４に動作開始命令信号として供給されると、水平画素数変換部４が出力同期モードで動作を開始し、図１７（Ｉ）にハイレベルで模式的に示すようにＩｓｒａｍ使用可信号をイネーブルとし、また、垂直画素数変換部３に図１７（Ｅ）に示すようにイネーブル信号Odata enableを供給すると共に、図９の水平画素数変換部４内のＤＦＦ４０を構成する８つのＤＦＦ０〜ＤＦＦ７の各書き込みイネーブル信号ｄｅｎを図１７（Ｊ）に示すように順次アクティブにして、垂直画素数変換部３から読み出した画素データをＤＦＦ０〜ＤＦＦ７に書き込ませる。ＤＦＦ０〜ＤＦＦ４への書き込みが終了すると、水平画素数変換部４は画像出力部５から入力するイネーブル信号Odata enableがアクティブになるのを待つ。
【００７０】
その後、図１６の水平画素数変換部４は画像出力部５から入力するイネーブル信号Odata enableがアクティブになると、内部のＤＦＦ４０から画素データを読み出し、図１２及び図１３と共に説明したように、新たな画像信号を生成して画像出力部５へ出力する。図１７（Ａ）はこのときの画像出力部５へ出力される新たな画像信号を示す。また、もはや使用されない画素データが格納された水平画素数変換部４内のＤＦＦには、垂直画素数変換部３から画素データを読み出して書き込む。
【００７１】
この方法は、後段の水平画素数変換部４が動作開始するには、前段の垂直画素数変換部３が信号出力可能な状態になっていることが必要であるが、水平画素数変換部４は垂直画素数変換部３が信号出力可能な状態になっていることを知るすべがないので、垂直画素数変換部３を動作開始させる垂直同期信号Ｖｓｙｎｃを所定時間遅延させた信号を生成して水平画素数変換部４に供給して動作開始させる必要がある。この所定の遅延時間は、メモリ８からＩｓｒａｍ７及び信号選択部２を経由して垂直画素数変換部３に到る信号の伝送時間及び垂直画素数変換部３での画像データ蓄積時間等を考慮して設定する必要がある。
【００７２】
そこで、本実施の形態では、上記の問題を解決するため、縦続接続された２つの画素数変換部のうち、前段の画素数変換部（図１６では垂直画素数変換部３）が信号出力可能な状態になっていることを示す信号を、Ｉｓｒａｍ７が読み出し可能か否かを示すＩｓｒａｍ使用可信号として後段の画素数変換部（図１６では水平画素数変換部４）に供給することで、縦続接続された２つの画素数変換部３及び４を同一の動作開始タイミングとするものである。この本実施の形態の動作について、図１６のブロック図、図１８のタイミングチャートを併せ参照して説明する。
【００７３】
図１６の垂直画素数変換部３は変換画像の出力が可能であることを示す出力可能信号（自身に内蔵している画像信号記憶用ラインメモリに画像データが格納されている状態を示す信号で、図２の読み出しコントローラ３６で発生する信号）を出力する構成とされている。また、図１６の水平画素数変換部４も同様の出力可能信号（自身に内蔵している画像信号記憶用ＤＦＦに画像データが格納されている状態を示す信号で、図９の読み出しコントローラ４６で発生する信号）を出力する構成とされている。図１６では、垂直画素数変換部３、水平画素数変換部４の順に接続されているので、後段の水平画素数変換部４に供給されるＩｓｒａｍ使用可信号として、前段の垂直画素数変換部３で発生した出力可能信号を供給する。
【００７４】
まず、図１６の垂直画素数変換部３は、画像出力部５より垂直同期信号Ｖｓｙｎｃが図１８（Ｂ）に模式的に示すように入力されると、それをトリガとして出力同期モードで動作を開始し、図示しないＩｓｒａｍのコントローラが発生するＩｓｒａｍ使用可信号が、図１８（Ｆ）にハイレベルで模式的に示すようにイネーブルとなると、垂直画素数変換部３の図２に示す書き込みコントローラ３５がＩｓｒａｍコントロール信号を出力して、図１６のメモリ８から読み出されてＩｓｒａｍ７に蓄積されている画像データをＩｓｒａｍ７から読み出し、図２のラインメモリ３０を構成する５つのラインメモリを順次書き込み状態とする書き込みイネーブルｌｍｅｍ ｗｅを図１８（Ｇ）にハイレベルで模式的に示すようにアクティブにして、ｌｍｅｍｏ０、ｌｍｅｍｏ１、ｌｍｅｍ２、ｌｍｅｍ３、ｌｍｅｍ４、ｌｍｅｍ０、ｌｍｅｍ１、ｌｍｅｍ２、・・・というように巡回的に所定の画素数ずつ書き込む。
【００７５】
その後、垂直画素数変換部３内のラインメモリ３０のそれぞれに画像データが書き込み済みとなると、垂直画素数変換部３は直ちに変換画像の出力が可能であることを示す、図１８（Ｈ）に示す出力可能信号を図２の読み出しコントローラ３６で発生して信号選択部２に供給する。信号選択部２はＩｓｒａｍのコントローラが発生するＩｓｒａｍ使用可信号の替わりに、上記の出力可能信号を選択して水平画素数変換部４にＩｓｒａｍ使用可信号として供給する。なお、図１６の垂直画素数変換部３は、画素出力部５から入力された図１８（Ｃ）に模式的に示す水平同期信号Ｈｓｙｎｃが入力される毎に上記のＶカウンタを図１８（Ｄ）に模式的に示すようにカウントアップしている。
【００７６】
図１６の水平画素数変換部４は上記のＩｓｒａｍ使用可信号（出力可能信号）が供給されると、図９の水平画素数変換部４内のＤＦＦ４０を構成する８つのＤＦＦ０〜ＤＦＦ７の各書き込みイネーブル信号ｄｅｎを図１８（Ｊ）に示すように順次アクティブにして、垂直画素数変換部３から読み出した画素データをＤＦＦ０〜ＤＦＦ７に書き込ませる。ＤＦＦ０〜ＤＦＦ４への書き込みが終了すると、水平画素数変換部４は画像出力部５から入力するイネーブル信号Odata enableがアクティブになるのを待つ。
【００７７】
その後、図１６の水平画素数変換部４は画像出力部５から入力するイネーブル信号Odata enableがアクティブになると、内部のＤＦＦ４０から画素データを読み出し、図１２及び図１３と共に説明したように、新たな画像信号を生成して画像出力部５へ出力する。図１８（Ａ）はこのときの画像出力部５へ出力される新たな画像信号を示す。また、もはや使用されない画素データが格納された水平画素数変換部４内のＤＦＦには、垂直画素数変換部３から画素データを読み出して書き込む。
【００７８】
このように、本実施の形態では、後段の水平画素数変換部４は直接Ｉｓｒａｍ７から画像データを読み出す場合と全く同様にして、前段の垂直画素数変換部３からの画像データを読み出して書き込むことができるので、水平画素数変換部４の動作開始タイミングを垂直画素数変換部３の動作開始タイミングと同一にすることができる（水平画素数変換部４は狭義にはＩｓｒａｍ使用可信号の入力によって動作を開始するが、そのＩｓｒａｍ使用可信号は垂直画素数変換部３の画像データ書き込み動作の終了によって得られる出力可能信号であるので、水平画素数変換部４の動作開始タイミングは垂直画素数変換部３の動作開始タイミングと同一であるといえる。）。これにより、図１７と共に説明した通常の方法のような遅延された動作開始タイミング信号の生成は不要であり、誤動作の発生を防止できる。
【００７９】
なお、以上の説明は、２段縦続接続された垂直画素数変換部３及び水平画素数変換部４を共に出力側に同期して動作するモード（出力同期モード）で動作させる場合についてであり、この場合に本発明の所期の効果が得られるものであるが、これ以外にも（１）垂直画素数変換部３及び水平画素数変換部４を共に入力側に同期して動作するモード（入力同期モード）での動作、（２）垂直画素数変換部３を単独で動作するモードとし、かつ、水平画素数変換部４を入力同期モードとする動作、（３）垂直画素数変換部３を出力同期モードとし、かつ、水平画素数変換部４を単独で動作するモードとする動作も可能である。
【００８０】
上記の（１）の動作では、画像入力部１から入力された画像信号が、垂直画素数変換部３及び水平画素数変換部４でそれぞれ垂直画素数及び水平画素数を変換された後、Ｏｓｒａｍ６に書き込まれる。また、上記の（２）及び（３）の動作では、いずれもＩｓｒａｍ７に蓄積されている画像データが、垂直画素数変換部３により読み出されて垂直画素数変換された後、水平画素数変換部４に供給されて水平画素数が変換されてＯｓｒａｍ６に書き込まれる。上記の（２）又は（３）の動作では、垂直画素数変換部３及び水平画素数変換部４のうち、単独で動作するモードの一方の画素数変換部がマスターとなり、この画素数変換部が発生する「直ちに変換画像の出力が可能である」ことを示す出力可能信号又は「直ちに画像の入力が可能である」ことを示す入力可能信号に基づいて、もう一方の画素数変換部が動作するようにされるため、垂直画素数変換部３及び水平画素数変換部４の動作開始タイミングを同一にできる。
【００８１】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、２段縦続接続される垂直画素数変換部３及び水平画素数変換部４の接続順は、上記の実施の形態とは逆であってもよい。また、垂直画素数変換部３及び水平画素数変換部４の動作をコンピュータにより実現するコンピュータプログラムも包含するものである。この場合、プログラムは、記録媒体に記録されていてコンピュータに取り込まれてもよいし、通信ネットワークを介してコンピュータに配信して取り込まれてもよいし、予めコンピュータの専用ハードウェアに取り込まれていてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の画素数変換装置の一実施の形態の全体構成を示すブロック図である。
【図２】本発明の画素数変換装置の要部をなす図１の垂直画素数変換部の一実施の形態の回路系統図である。
【図３】本発明の画素数変換装置における垂直画素数変換部が入力側に同期して動作するモード時の信号経路を示すブロック図である。
【図４】垂直画素数変換部が入力側に同期して動作するモード時の動作説明用タイミングチャートである。
【図５】本発明の画素数変換装置における垂直画素数変換部が出力側に同期して動作するモード時の信号経路を示すブロック図である。
【図６】垂直画素数変換部が出力側に同期して動作するモード時の動作説明用タイミングチャートである。
【図７】本発明の画素数変換装置における垂直画素数変換部が単独に動作するモード時の信号経路を示すブロック図である。
【図８】垂直画素数変換部が単独に同期して動作するモード時の動作説明用タイミングチャートである。
【図９】本発明の画素数変換装置の他の要部をなす図１の水平画素数変換部の一実施の形態の回路系統図である。
【図１０】本発明の画素数変換装置における水平画素数変換部が入力側に同期して動作するモード時の信号経路を示すブロック図である。
【図１１】水平画素数変換部が入力側に同期して動作するモード時の動作説明用タイミングチャートである。
【図１２】本発明の画素数変換装置における水平画素数変換部が出力側に同期して動作するモード時の信号経路を示すブロック図である。
【図１３】水平画素数変換部が出力側に同期して動作するモード時の動作説明用タイミングチャートである。
【図１４】本発明の画素数変換装置における水平画素数変換部が単独に動作するモード時の信号経路を示すブロック図である。
【図１５】垂直画素数変換部が単独に同期して動作するモード時の動作説明用タイミングチャートである。
【図１６】本発明の画素数変換装置における垂直画素数変換部と水平画素数変換部とが縦続接続されてそれぞれ出力側に同期して動作するモード時の信号経路を示すブロック図である。
【図１７】図１６における動作の一例を説明するタイミングチャートである。
【図１８】図１６における本発明の一実施の形態の動作を説明するタイミングチャートである。
【符号の説明】
【００８３】
１  画像入力部
２  信号選択部
３  垂直画素数変換部（Ｖスケーラ）
４  水平画素数変換部（Ｈスケーラ）
５  画像出力部
６  メモリに対する出力バッファ（Ｏｓｒａｍ）
７  メモリに対する入力バッファ（Ｉｓｒａｍ）
８  メモリ
９  記録再生装置等
３０、ｌｍｅｍ０〜ｌｍｅｍ４  ラインメモリ
３１、４１  セレクタ
３２、４２  補間フィルタ
３３、４３  中央処理装置（ＣＰＵ）
３４、４４  書き込み／読み出し制御回路
３５、４５  書き込みコントローラ
３６、４６  読み出しコントローラ
３７、４７  係数ＲＡＭ
４０、ＤＦＦ０〜ＤＦＦ７  Ｄ型フリップフロップ（ＤＦＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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