(57)【要約】      （修正有）【課題】スルーホールを有するダイを有する半導体イメージデバイスパッケージを提供する。【解決手段】スルーホール４を有するダイ６を備える基板２と、コネクティングスルーホール２２構造と、第１コンタクトパッド３と、スルーホール４を有するダイ６内に配置されるマイクロレンズエリア６０を有するダイと、マイクロレンズエリア６０を覆う透明カバーと、ダイ６の下に形成され、ダイ６とスルーホール４を有するダイ６との間のギャップに充填される、周囲材料と、ダイ６と基板２との上に形成される誘電層１２と、誘電層１２上に形成され、第１コンタクトパッド３と接続される再配線層（ＲＤＬ）１４と、ＲＤＬ１４よりも上に形成される保護層２６と、基板２の下表面に形成され、コネクティングスルーホール２２構造の下に形成される第２コンタクトパッド１８と、を含む。【選択図】図１
2008211179.tif 000002
【特許請求の範囲】
【請求項１】
スルーホールを有するダイを備える基板と、コネクティングスルーホール構造と、第１コンタクトパッドと、
前記スルーホールを有するダイ内に配置されるマイクロレンズエリアを有するダイと、
前記ダイの下に形成され、前記ダイと前記スルーホールを有するダイとの間のギャップに充填される、周囲材料と、
前記ダイと、前記マイクロレンズエリアを露出するための前記基板と、の上に形成される誘電層と、
前記誘電層上に形成され、前記第１コンタクトパッドと接続される再配線層（ＲＤＬ）と、
前記ＲＤＬよりも上に形成される保護層と、
前記基板の下表面に形成され、前記コネクティングスルーホール構造の下に形成される第２コンタクトパッドと、
を含む、半導体デバイスパッケージの構造。
【請求項２】
前記第２コンタクトパッドに接続される導電バンプをさらに含む、請求項１の構造。
【請求項３】
前記ＲＤＬはＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含み、前記基板の材料は、合金、金属、ＢＴ、シリコン、ＰＣＢ（プリント回路基板）材、ガラス、セラミック、または、エポキシタイプＦＲ５またはＦＲ４、を含む、請求項１の構造。
【請求項４】
前記周囲材料は弾性コアペースト材を含み、前記誘電層は、弾性誘電層、感光層と、シリコーン誘電体層と、シロキサンポリマー（ＳＩＮＲ）層と、ポリイミド（ＰＩ）層、または、シリコーン樹脂層、を含む、請求項１の構造。
【請求項５】
前記半導体デバイスパッケージは配線を有するプリント回路基板上に形成され、レンズホルダーは、前記プリント回路基板上に位置し、前記半導体デバイスパッケージを覆い、レンズは前記レンズホルダー上に位置し、フィルターは前記レンズと前記半導体デバイスパッケージとの間に形成される、請求項１の構造。
【請求項６】
スルーホールを有するダイを備える基板を準備し、スルーホール構造とコンタクト金属パッドを接続し、
ダイの再配線ツール上にパターン化された接着剤をプリントし、
ピックアンドプレース微調整システムによって、所定のピッチで、前記ダイの再配線ツール上のマイクロレンズエリアを有する所定のダイを再配線し、
前記基板を前記ダイ再配線ツールにボンディングし、
前記ダイとスルーホールの側壁と前記ダイの後方との間の空間に弾性コアペースト材を再充填し、
前記ダイ再配線ツールを分割し、
前記ダイの処理表面と前記基板の上表面との上に誘電層を覆い、
マイクロレンズ、前記ダイのコンタクトパッド、および、基板を露出するために開口を形成し、
前記誘電層より上に少なくとも一つの導電積層を形成し、
前記少なくとも一つの導電積層より上に接続構造を形成し、
前記少なくとも一つの導電積層より上に保護層を形成し、
前記マイクロレンズエリアを露出する、
ことを含む、半導体デバイスパッケージ構造を形成するための方法。
【請求項７】
前記接続構造に接続する導電バンプを形成することをさらに含む、請求項６の方法。
【請求項８】
前記誘電層は、弾性誘電層、感光層、シリコーン誘電体材料層、ポリイミド（ＰＩ）層、または、シリコーン樹脂層を含み、前記シリコーン誘電体材料層はシロキサンポリマー（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズ、または、それらを組み合わせたものを含む、請求項６の方法。
【請求項９】
前記少なくとも一つの導電積層はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む、請求項６の方法。
【請求項１０】
前記基板の材料は、合金、金属、ＢＴ、シリコン、ＰＣＢ（プリント回路基板）材、ガラス、セラミック、または、エポキシタイプＦＲ５またはＦＲ４、を含む、請求項６の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明分野
本発明は、ウエハーレベルパッケージ（ＷＬＰ）の構成に関し、さらに詳細には、信頼性を改善しデバイスサイズを縮小するため、スルーホールを有し回路基板内に形成されるホールを通じて相互接続するダイを有するファンアウトウエハーレベルパッケージに関しする。
【背景技術】
【０００２】
背景技術の説明
半導体デバイスの分野では、連続的に、デバイス密度は増加し、デバイス寸法は減少している。そのような高密度デバイス内に、パッケージングまたは相互接続するための技術要求も上記事項に合わせるために増加している。従来、フリップチップ取付け工法では、はんだバンプアレイは、ダイの表面で形成される。はんだバンプの形成は、はんだバンプの所望のパターンを形成するために、はんだマスクを通して、はんだ用の複合材料を用いて行われるかもしれない。チップパッケージの機能には、通電、信号分配、熱放散、保護とサポートなどが含まれる。さらに複雑化する半導体として、従来のパッケージテクニック（たとえば鉛フレームパッケージ、フレックスパッケージ、リジッドパッケージテクニック）は、チップ上での高密度要素を有しさらに小さなチップを製作するという要求には応えることができない。
【０００３】
さらに、従来のパッケージ技術ではウエハー上の複数のダイをそれぞれのダイに分割しなければならなく、その後それぞれのダイをパッケージしなければならない、したがって、これらの技術には製造プロセスのために時間がかかる。チップパッケージ技術は集積回路の開発から高い影響をうけるため、パッケージテクニックにエレクトロニクスの寸法の要求が多くなる。最近では、上記の理由のため、パッケージテクニックの傾向は、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハーレベルパッケージ（ＷＬＰ）の方に向かっている。”ウエハーレベルパッケージ”は、他の処理工程と同様に全てのパッケージングとウエハー上のすべての相互接続がチップ（ダイ）を切り出し（ｄｉｃｉｎｇ）する前に実行されることを意味していると理解される。一般的に、全てのプロセスのアッセンブリまたはプロセスのパッケージングの完了後に、個々の半導体パッケージは、複数の半導体ダイを有するウエハーから切り離される。ウエハーレベルパッケージは、非常に良い電気特性と結びついた非常に小さな寸法を有している。
【０００４】
ＷＬＰ技術は先進的なパッケージング技術であり、それによりダイはウエハー上で形成されテストされ、それから表面実装ラインでアッセンブリのためにウエハーはダイシングにより切り出しされる。ウエハーレベルパッケージテクニックは１つの対象物としてウエハー全体を利用しており、一つのチップやダイを利用していないので、それゆえ、スクライブ工程を実行する前に、パッケージングとテストを完了できていた。さらに、ＷＬＰはそのような先進的技術であり、そのため、ワイヤーボンディング、ダイ実装やアンダーフィルの工程を省略できる。ＷＬＰ技術を利用することによって、コストと製造時間を減らすことができ、ＷＬＰの完成構造物とダイは同等にすることができる、したがって、この技術により電子デバイスの小型化の要求にも応えることができる。
【０００５】
ＷＬＰ技術の特徴を上述したが、ＷＬＰ技術が処理する問題点がいくつか残っている。たとえば、ＷＬＰとマザーボード（ＰＣＢ）の構造の材料のＣＴＥの違い（ミスマッチング）は、構造の機械的な不完全性に対するもう一つの重大な要因になる。米国特許番号６，２７１，４６９に記載されたパッケージスキームではＣＴＥミスマッチングの問題を被っている。なぜなら、それは前記先行文献では複合物をモールドすることでカプセル化したシリコンダイを使用している。周知のように、シリコン材料のＣＴＥは２．３であり、しかし、モールドする複合材のＣＴＥは４０−８０の範囲である。複合物誘電層材の硬化温度が高いため、工程中にチップの場所の移動や、相互接続パッドの移動の処置が生じ、歩留まりやパフォーマンスの問題の原因となる。温度サイクル中に元の場所に戻すことは困難である（エポキシ樹脂特性によるためであり、その硬化温度がＴｇに近いもしくはそれ以上の場合）。先行構造パッケージがおおきなサイズまで処理できないことを意味し、そしてそれは高い製造コストによるためである。
【０００６】
さらに、いくつかの技術は基板の表面上で直接形成されるダイの使用法を含む。周知のように、半導体ダイのパッドはエリアアレイタイプにおける複数の金属パッドの再配線層（ＲＤＬ）を含む再配線工程を通して再配線される。ビルドアップ層はパッケージのサイズを増加させる。それゆえ、パッケージの厚さは増加する。これは、チップのサイズを縮小させるという要求に対し相反しているかもしれない。
【０００７】
さらに、先行文献は”パネル”タイプパッケージを形成するために複雑な工程になる。モールド材の注入とカプセル化のためにモールドツールが必要である。複合材をヒート硬化した後に、同じレベルでダイと複合材の表面をコントロールすることはなく、ＣＭＰ工程では平坦でない表面を磨く必要があるかもしれない。コストはそれゆえ増加する。
【０００８】
それゆえ、本願発明は、前記問題を解消するために、ＣＴＥパフォーマンスが良くサイズを縮小させるファンアウトウエハーレベルパッケージ（ＦＯ−ＷＬＰ）構造を提供し、さらに、良い温度サイクルのボードレベル信頼テストを提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
発明の概要
本願発明の目的は、優れたＣＴＥパフォーマンスとサイズが小さいファンアウトＷＬＰを提供することである。
【００１０】
本願発明の他の目的は、信頼性の改善とデバイスサイズの縮小のためのスルーホールを備えるダイを有する基板を有するファンアウトＷＬＰを提供することである。
【課題を解決するための手段】
【００１１】
本願発明は、パッケージの構造の記載において、スルーホールとスルーホール構造とのコネクトと第１コンタクトパッドとを備えるダイを有する基板と、マイクロレンズエリアをカバーする透明なカバーと、ダイの下に形成され、ダイとスルーホールを備えるダイの側壁との間のギャップを満たす周辺の材料と、ダイと基板上に形成される誘電層と、誘電層上に形成され、第１コンタクトパッドと連結する再配線層（ＲＤＬ）と、ＲＤＬ上に形成される保護層と、基板の表面より下でスルーホール構造とのコネクトより下に形成される第２コンタクトパッドとを備える。
【００１２】
基板の材料には、エポキシタイプＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（Ｐｒｉｎｔ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）材質、ガラス、または、セラミックが含まれる。その他に、基板の材料は、合金または金属を含み、基板のＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  Ｔｈｅｒｍａｌ  Ｅｘｐａｎｓｉｏｎ）として、１６から２０周辺のＣＴＥを有するマザーボード（ＰＣＢ）のＣＴＥに近い方が好ましい。誘電層の材料は、弾性誘電層、感光層、シリコーン誘電基板層、シロキサンポリマー（ＳＩＮＲ）層、ポリイミド（ＰＩ）層、または、シリコーン樹脂層を含む。
【００１３】
図面の簡単な説明
図１は、本願発明に関するファンアウトＷＬＰ（ＬＧＡタイプ）構造の断面図である。
【００１４】
図１Ａは、本願発明に関するマイクロレンズ構造の断面図である。
【００１５】
図２は、本願発明に関するファンアウトＷＬＰ（ＢＧＡタイプ）構造の断面図である。
【００１６】
図３は、本願発明に関する基板の断面図である。
【００１７】
図４は、本願発明に関する基板とガラスキャリヤーとの組合せの断面図である。
【００１８】
図５は、本願発明に関する基板の平面図である。
【００１９】
図６は、本願発明に関するＣＩＳモジュールの断面図である。
【発明を実施するための最良の形態】
【００２０】
好ましい実施の形態の説明
発明は、ここで、発明と添付された図面の好ましい実施の形態に基づいてより詳細に説明される。しかしながら、発明の好ましい実施の形態が例示のためだけにあるということは認識されるべきである。ここで説明される好ましい実施の形態のほかに、本願発明は、詳細に記述されるものの他の別の実施の形態における広い範囲で使用することができ、本願発明の範囲は、記載される請求項で明記されるものとして特に限定されるものではない。
【００２１】
本願発明は、基板２に形成される予め形成されたスルーホール４と基盤上に形成される予め定められた端子コンタクトメタルパッド３を有する基板を利用するファンアウトＷＬＰの構造を示す。ダイは、基板のスルーホールを有するダイで処理され、コアペースト材上に備えられ、たとえば、弾性コアペースト材は、ダイのエッジと基板のスルーホールを備えるダイの側壁との間またはダイの下に満たされる。感光材はダイの上や予め形成された基板（コアペーストエリアを含む）の上に覆われる。好ましくは、感光材の材料は弾性材で形成される。
【００２２】
図１は、本願発明の１つの実施の形態に基づいた、ファンアウトウエハーレベルパッケージ（ＦＯ−ＷＬＰ）の断面図である。図１に示すように、ＦＯ−ＷＬＰ構造は、第１ターミナルコンタクト伝導性パッド３（有機基板のため）を有する基板２と、ダイ６を得るためその中に形成されたスルーホール４を有するダイとを含む。スルーホール４を有するダイは基板の上表面から基板を通過し下表面まで形成される。スルーホール４は基板２の中に予め形成される。コアペースト材２１は第６の下表面の下にプリント／コートされ、それゆえダイ６はシールされる。コアペースト２１はまた、ダイのエッジ６とスルーホール４の側面との間の空間（ギャップ）に再充填される。伝導（金属）層２４はスルーホール４を有するダイの側面上にコートされる。
【００２３】
ダイ６は基板２のスルーホール４を有するダイに配列される。周知のように、コンタクトパッド（ボンディングパッド）１０はダイ６上に形成される。感光層または誘電層１２はダイ６および基板の上表面より上に形成される。開口の多くは誘電層１２内にリソグラフプロセスまたは露出や現像の手順を通して形成される。開口の多くは、それぞれ、コンタクトパッド（またはＩ／Ｏパッド）１０と基板の上表面の上の第１ターミナルコンタクト導電性パッド３の位置に調整される。ＲＤＴ（再配線層）１４は、また、導電とレースと称され、層１２よりうえに形成される金属層の選択された部分を除去することによって、誘電層１２上に形成され、ここで、ＲＤＬ１４はＩ／Ｏパッド１０と第１ターミナルコンタクト導電性パッドを通じダイ６と電気的な接続を保つ。さらに、基板２は基板２に形成されるコネクティングスルーホール２２を含む。第１ターミナルコンタクト金属パッド３はコネクティングスルーホール２２よりも上に形成される。導電材料は電気的な接続のためにコネクティングスルーホール２２中に再充填される。第２ターミナルコンタクト導電性パッド１８は基板２の下表面やコネクティングスルーホール２２の下に位置し、基板の第１コンタクト導電性パッド３に接続する。スクライブライン２８はそれぞれのユニットを分割するためにパッケージユニット間に定義され、随意に、スクライブラインより上には誘電層はない。保護層２６はＲＤＬ１４を覆うために使用される。
【００２４】
特徴は、マイクロレンズエリア６０を含むダイ６はダイ６上に形成されることである。マイクロレンズエリア６０は、図１を参照すると、その上に形成された保護層６２を有する。
【００２５】
誘電層１２とコアペースト材２１は、誘電層１２が弾性特性を有しているため、温度サイクルの間にダイ６と基板２との間で熱機械的負荷を吸収するバッファーエリアとして働く。
【００２６】
他の実施の形態は図２で示され、伝導ボール２０は第２ターミナルコンタクト導電性パッド１８上に形成される。このタイプをＢＧＡタイプと呼ばれている。その他の部分は図１に類似しており、それゆえ、詳細な説明は省略する。ターミナルパッド１８はその場合ＢＧＡスキーム下でＵＢＭ（ｕｎｄｅｒ  ｂａｌｌ  ｍｅｔａｌ）として働く。コンタクト導電性パッド３の多くは基板２の上表面やＲＤＬ１４の下に形成される。
【００２７】
好ましくは、基板２の材料は、定義されたスルーホールを有するエポキシタイプＦＲ５、ＢＴ、ＰＣＴ、または、回路が事前にエッチングされたＣｕメタルである。好ましくは、ＣＴＥはマザーボード（ＰＣＢ）の一つと同じである。好ましくは、高いガラス転移温度（Ｔｇ）を有する有機基板は、エポキシタイプＦＲ５またはＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｚｉｎｅ）タイプ基板である。Ｃｕメタル（ＣＴＥ約１６）も同様に使用可能である。ガラス、セラミック、シリコンは基板として使用可能である。弾性コアペーストはシリコンラバー弾性材で形成される。
【００２８】
エポキシタイプ有機基板（ＦＲ５／ＢＴ）のＣＴＥ（Ｘ／Ｙ方向）は約１６であり、ツールとしてガラス材を使用することによるチップ再配線のツールのＣＴＥは約５から８である。ＦＲ５／ＢＴは、温度サイクル（ガラス転移温度ＴＧに近い温度）後に、オリジナルの位置に戻りそうにはなく、それにより、たとえば誘電層やコアペーストの効果などの硬化温度の何度かの高温工程を要するＷＬＰ工程の間、ダイはパネルフォーム中をシフトする。
【００２９】
基板はウエハータイプのような丸いタイプであり、その直径は２００、３００ｍｍ以上でありえた。それはパネルフォームのように長方形のタイプで使用されていた。基板２はスルーホール４を有するダイを予め形成されている。スクライブライン２８はそれぞれのユニットを分割するためにユニット間に定義される。図３を参照していただくと、基板２はスルーホール４とコネクティングスルーホール２２を有する予め形成されたダイを多数含む。導電材はコネクティングスルーホール２２に再充填され、その結果コネクティングスルーホール構造を構成する。
【００３０】
本願発明の一つの実施の形態において、誘電層１２は、好ましくは、シロキサンポリマー（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズ、およびそれらを組み合わせたものを含むシリコーン誘電ベース材で作られた弾性誘電材である。その他の実施の形態において、誘電層は、ポリイミド（ＰＩ）またはシリコーン樹脂を含む材料で作られる。好ましくは、それは簡単な工程のための感光層である。
【００３１】
本願発明の一つの実施の形態において、弾性誘電層はＣＴＥが１００（ＰＰＭ／℃）以上、伸長速度が約４０パーセント（好ましくは３０パーセントから５０パーセント）の一種の材料であり、プラスチックからラバーの間の硬さの材料である。弾性誘電層１８の厚みは温度サイクルテストの間にＲＤＬ／誘電層の界面に蓄積されるストレスに依存する。
【００３２】
図４はガラスキャリヤーと基板２のためのツール４０を示している。ＵＶ硬化タイプ材のような粘着材４２はツール４０の周辺領域に形成される。一例として、パネルフォームの形状のガラスで作られる。コネクティングスルーホール構造は基板のエッジに形成はされない。図４の下部はツールと基板の組合せを示している。パネルはガラスキャリヤーを伴う接着材であり、工程の間パネルを固定し保持する。
【００３３】
図５は、スルーホール４を有するダイを有する基板の平面図を示している。基板のエッジエリア５０はスルーホールを有するダイを有しておらず、ＷＬＰ工程中にガラスキャリヤーの固定のために使用される。ＷＬＰ工程が完了した後、基板はガラスキャリヤーからドットラインに沿ってカットされ、パッケージダイシングのための切断工程によりドットラインの内部が処理されることを意図している。
【００３４】
図６を参照していただくと、前記デバイスパッケージは、導電とレース７４を有するプリント回路基板７２上にレンズホルダー７０を有するＣＩＳモジュールに集積されるかもしれない。コネクタ７６はプリント回路基板７２の一端に形成される。好ましくは、プリント回路基板７２はフレキシブルプリント回路基板（ＦＰＣ）を含む。デバイスパッケージ１００は、ＳＭＴ工程を使用することによって、はんだ接続（ペーストまたはボール）によって、レンズホルダー７０内でＦＰＣ上のコンタクト金属パッド７５を経由しプリント回路基板７２上に形成される。レンズ７８はホルダー７０とデバイス１００とレンズとの間およびレンズホルダー７０内に設置されるＩＲフィルター８２の上に形成される。少なくとも１台の受け側のデバイス８０は、レンズホルダー７０内またはレンズホルダー７０の外側のＦＰＣ上に形成される。
【００３５】
シリコンダイ（ＣＴＥは〜２．３）はパッケージ内にパッケージされる。ＦＲ５またはＢＴ有機エポキシタイプ材（ＣＴＥ〜１６）は基板として使用され、そして、そのＣＴＥはＰＣＢやマザーボードと同じです。ＣＴＥの不適合（ダイとエポキシタイプＦＲ５／ＢＴ間）による、熱機械的負荷を吸収するために、ダイと基板との間の空間（ギャップ）は充填材（好ましくは弾性コアペースト）を用いて充填される。さらに、ダイパッドとＰＣＢ巻の負荷を吸収するために、誘電層１２は弾性材を含む。ＲＤＬ金属はＣｕ／Ａｕ材であり、ＣＴＥはＰＣＢや有機基板と同等の約１６であり、コンタクトバンプのＵＢＭ１８基板のサーマルコンタクト金属パッド３の下に位置する。ＰＣＢの金属ランドはＣｕ組成金属であり、ＣｕのＣＴＥはＰＣＢと適合する約１６であり、本願発明はＷＬＰのために優れたＣＴＥ（Ｘ／Ｙ方向に十分適合している）解決策を提供する。
【００３６】
明らかに、増強層（ＰＣＢや基板）の下のＣＴＥ適合問題は、本願の方法によって解決され、またそれはより良い信頼性を提供でき（サーマルパッド（はんだボール／バンプ）にはＸ／Ｙ方向に熱負荷がない）、弾性ＤＬはＺ方向の負荷を吸収するため使用される。
チップ端と基板のスルーホールの側壁との間の空間（ギャップ）は、機械的／熱的負荷を吸収するために、弾性誘電材で充填することができる。
【００３７】
発明の一つの実施の形態において、ＲＤＬの材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含み、ＲＤＬの厚みは２μｍから１５μｍの間である。Ｔｉ／Ｃｕ合金はシード金属層としてさらにスパッタリング技術で形成され、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金は電気めっきによって形成され、ＲＤＬを形成するための電気めっき工程の利用は、ＲＤＬを十分厚くし、熱サイクルの間のＣＴＥ負荷に耐えるためのよい機械的特徴を作る。金属パッドはＡｌまたはＣｕまたはそれらの組合せである。もしＦＯ−ＷＬＰ構造が弾性誘電層としてＳＩＮＲやＲＤＬとしてＣｕを使用するなら、ここでは示していない負荷の解析結果に従うと、その負荷はＲＤＬ／誘電層の境界に蓄積する。
【００３８】
図１−２によると、ＲＤＬｓはダイからファンアウトし、第２ターミナルパッドに対して下方に接続する。それは先行技術とは異なり、ダイ６は基板のスルーホールを有する予め形成されたダイを有し、それによってパッケージの厚さを縮小する。先行技術はダイパッケージの厚さを縮小するために規則を破っている。本願発明のパッケージは先行技術よりも薄い。それゆえ、基板はパッケージの前に予め準備されている。スルーホール４は予め確定されている。そして、回線容量はかつてよりも改良される。本願発明は縮小された厚さと良いＣＴＥ適合性能を有するファンアウトＷＬＰを示す。
【００３９】
本願発明は基板（好ましくは有機基板ＦＲ４／ＦＲ５／ＢＴ）の準備を含み、コンタクト金属パッドは基板上面に形成される。スルーホールはダイの大きさ＋１００μｍ／ｓｉｄｅ以上よりも大きな大きさで形成される。深さはダイの厚みの厚みと同等（または約２５μｍより厚い）である。
【００４０】
マイクロレンズの保護層は処理されたシリコンウエハー上に形成され、パーティクル汚染を回避するためファンアウトＷＬＰ工程中の歩留まりを改良することができる。次のステップは、所定の厚みにバックラッピングすることによってウエハーをラッピングすることである。ウエハーはダイを分離するためにダイシング処理に移される。
【００４１】
その後、本願発明のための工程はその上に形成された調整パターンを有するダイ再分配（調整）ツールを提供することを含む。それから、パターン接着剤はツール（ダイの表面を固定するために使用される）上にプリントされ、所定のピッチを有するツール上の所定のダイを再配線するため、フリップチップ機能を有するピックアンドプレース微調整システムに続く。パターン接着剤はツール上にチップ（使用する表面側）を固定する。次に、基板（スルーホールを有するダイを有する）はツール上に固定され、ダイと（ＦＲ５／ＢＴ）基板とダイ後側のスルーホールの側壁との間の空間（ギャップ）に弾性コアペースト材をプリントすることに続く。それは同レベルでコアペーストと基板の表面を保つことに好適である。次に、硬化工程はコアペースト材の硬化やＵＶ硬化によるガラスキャリヤーのボンディングで用いられる。パネルボンダーは基板上やダイ後側への固定に用いられる。真空ボンディングが行われ、パネルウエハーからツール分割に続く。
【００４２】
一度ダイが基板上（パネルベース）で再配線されると、それから、ダイ表面を掃除するために、湿式および／または乾式クリーンによって、掃除が実行される。次のステップは、パネルの表面上の誘電材を覆うことである。その後、リソグラフィ工程が、（コンタクト金属パッド）やＡｌボンディングパッドやマイクロレンズエリアまたはスクライブライン（付属）を経由して開口するために実行される。それから、プラズマ掃除ステップが、スルーホールやＡｌボンディングパッドの表面を掃除するために実行される。次のステップは、シード金属層としてＴｉ／Ｃｕをスパッタすることであり、それから、再配線金属層（ＲＤＬ）のパターンを形成するために、フォトレジスト（ＰＲ）が誘電層とシード金属層との上に覆われる。それから、電気めっきはＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために処理され、ＲＤＬ金属跡を形成するためにＰＲと金属湿式エッチングをはがすことに続く。それから、次のステップは、上面の誘電層を覆うまたはプリントすることと、コンタクト金属スルーホール（最終テストのための付属）を開口することと、または、スクライブライン（付属）を開口することである。
【００４３】
マイクロレンズエリアは誘電層が形成される後または保護層の形成後に露出されえる。
【００４４】
ボールの配置またははんだペーストプリントの後、熱再フロー処理がボールサイド（ＢＧＡタイプのため）上に再フローするために実行される。テストが実行される。パネルウエハーレベル最終テストがコンタクト金属スルーホールに接続するため垂直またはエポキシプローブカードが使用されることによって実行される。テストの後、基板は個々のユニットにパッケージを単体に切られる。それから、パッケージはそれぞれ選択され、そして、トレイまたはテープそしてリール上のパッケージに設置される。
【００４５】
本願発明の利点は、以下の通りである。
【００４６】
工程は、パネルウエハータイプを形成するため簡単であり、パネル表面の粗さを調整することは簡単である。パネルの厚さは簡単に調整でき、ダイが移動する問題は工程中に削除される。注入金型ツールは省略されそしてそる、ＣＭＰ研磨工程も導入されない。パネルウエハーはウエハーレベルパッケージ工程により処理は簡単である。
【００４７】
基板は予め形成されたスルーホール、内部コネクティングスルーホール、そして、ターミナルコンタクト金属パッド（有機基板のため）を予め準備しており、スルーホールの大きさは、ダイの大きさ＋約１００μｍ／ｓｉｄｅ以上と同一であり、シリコンダイと基板（ＦＲ５／ＢＴ））のＣＴＥが異なるため、熱負荷を吸収するために、弾性コアペースト材を充填することで、それは負荷蓄積開放領域として使用できる。パッケージの回線容量は、ダイの表面上で単なる増強層を適用するため、増大する（製造サイクル時間は減少する）。ターミナルパッドはダイの実質表面の反対側上に形成される。
【００４８】
ダイの配置工程は現工程と同等である。弾性コアペースト（樹脂、エポキシ合成、シリコーンゴム、など）は、本願発明において、熱負荷開放蓄積のために、ダイの端と熱負荷開放のためのスルーホールの壁側との間の空間に再充填され、それから、真空熱硬化が加えられる。ＣＴＥの不適合問題は、パネルフォーム工程（シリコンダイに近く低いＣＴＥを有するガラスキャリヤーの使用）の間に克服されている。シリコーン誘電材（好ましくはＳＩＮＲ）だけが実質表面と基板（好ましくはＦＲ４５またはＢＴ）の表面上を覆う。接続口を開口するため、誘電層（ＳＩＮＲ）が感光層であるために、コンタクトパッドはフォトマスク工程を用いることにより開口される。ダイと基板はガラスキャリヤーで共に固定される。パッケージおよびボードレベルの双方のための信頼性はこれまでよりも良い、特にボードレベル熱サイクルテストのため、それは基板とＰＣＢマザーボードのＣＴＥは同一であるため、ここで熱機械負荷がはんだバンプ／ボールには適用されず、ボードテストでの熱サイクルの間の以前の問題モード（はんだボールわれ）は明確ではなかった。コストは低く、処理は簡単である。良いマルチチップパッケージの形成は簡単である。
【００４９】
本願発明の好ましい実施の形態を記載したが、本願発明が記載した好ましい実施の形態に限定されないことは当業者にとっては理解できる。さらに、様々な変更および改造が、請求項により定義されるように、本願発明の思想および範囲の中で行える。
【図面の簡単な説明】
【００５０】
【図１】本願発明に関するファンアウトＷＬＰ（ＬＧＡタイプ）構造の断面図であり、図１Ａは、本願発明に関するマイクロレンズ構造の断面図である。
【図２】本願発明に関するファンアウトＷＬＰ（ＢＧＡタイプ）構造の断面図である。
【図３】本願発明に関する基板の断面図である。
【図４】本願発明に関する基板とガラスキャリヤーとの組合せの断面図である。
【図５】本願発明に関する基板の平面図である。
【図６】本願発明に関するＣＩＳモジュールの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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