(57)【要約】【課題】データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置における通信速度の向上および半導体記憶装置の駆動電力を低減すること。【解決手段】半導体記憶装置２０の制御装置１０は、装置内部にトランジスタＴ１によって動的にオン・オフ可能な第１のプルアップ抵抗Ｒ１を備えている。トランジスタＴ１は、データ読み出しクロックに同期して出力されるプルアップ抵抗制御信号ＣＴＬによってオンされ、装置側データ信号線ＤｄＬの信号レベルは電源電位ＶＤＤまでプルアップされる。この結果、半導体記憶装置２０の記憶素子２２からデータ（ハイ）を読み出した際に、装置側データ信号線ＤＬｄのレベルは直ちにハイレベルを示すことが可能となり、データ信号のレベル変化を高速化できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置の制御装置であって、
前記データ端子と接続可能なデータ信号端子と、
前記データ信号端子と接続されているデータ信号線と、
前記データ信号線に接続されており、前記データ信号線との接続がオン・オフ可能な第１のプルアップ抵抗と、
前記第１のプルアップ抵抗と前記データ信号端子の間において前記データ信号線と接続されている第２のプルアップ抵抗と、
データリード時におけるシリアルクロック信号に同期して前記第１のプルアップ抵抗と前記データ信号線との接続をオンするプルアップ抵抗制御部とを備える制御装置。
【請求項２】
請求項１に記載の制御装置において、
前記第１のプルアップ抵抗には前記第１のプルアップ抵抗をオン・オフするための切替器が備えられており、
前記プルアップ抵抗制御部は、前記データ端子からの出力信号が変化するタイミングで、前記シリアルクロック信号よりも短いパルス幅の制御信号を前記第１のプルアップ抵抗の切替器に出力することによって前記第１のプルアップ抵抗をオンする制御装置。
【請求項３】
請求項１に記載の制御装置において、
前記第１のプルアップ抵抗には前記第１のプルアップ抵抗をオン・オフするための切替器が備えられており、
前記プルアップ抵抗制御部は、前記データ端子からの出力信号が変化するタイミングで、前記シリアルクロック信号を前記第１のプルアップ抵抗の切替器に出力することによって前記第１のプルアップ抵抗をオンする制御装置。
【請求項４】
請求項１から請求項３のいずれかに記載の制御装置において、
前記第１のプルアップ抵抗の抵抗値ｒ１と、前記第２のプルアップ抵抗の抵抗値ｒ２と、前記データ端子に接続されているプルダウン抵抗の抵抗値ｒ３との間には、
ｒ１＜ｒ２かつｒ１＞ｒ３
の関係が成立している制御装置。
【請求項５】
データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置を制御する、半導体記憶装置の制御方法であって、
前記データ端子と接続可能なデータ信号端子と接続されているデータ信号線には、前記データ信号線との接続をオン・オフ可能な第１のプルアップ抵抗と、前記第１のプルアップ抵抗と前記データ信号端子の間において第２のプルアップ抵抗とが接続されており、
前記半導体記憶装置に対してデータリード時におけるシリアルクロック信号を出力し、
前記シリアルクロック信号に同期して前記第１のプルアップ抵抗をオンする制御方法。
【請求項６】
印刷装置であって、
請求項１から請求項４のいずれかに記載の制御装置を備え、
前記半導体記憶装置を備えた印刷記録材収容体から印刷記録材の供給を受けて印刷処理を実行する印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の制御装置、および制御装置における半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置においてデータ出力回路がオープンドレインまたはオープンコレクタである半導体記憶装置が知られている。データ端子のオープンドレイン化によって、半導体記憶装置からデータを読み出す際（データリード時）に、半導体記憶装置における電源変動を抑制することができる。（例えば、非特許文献１）。
【０００３】
【非特許文献１】http://japan.maxim-ic.com/products/1-wire/consumable_print.cfm
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、データ出力回路がオープンドレインである場合には、データ信号経路が長くなると信号線の容量が増大し、信号レベルの変化、例えば、ローからハイへの変化に時間を要するという問題がある。また、データ出力回路におけるプルダウン抵抗の抵抗値を大きくした場合にも同様の問題が発生するため、外部プルアップ抵抗の抵抗値を大きくすることができず、信号レベルの変化を大きくすることができなかった。
【０００５】
本発明は、上記した従来の課題の少なくとも一部を解決するためになされた発明であり、データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置における通信速度の向上および半導体記憶装置の駆動電力を低減を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本願発明の第１の態様は、データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置の制御装置を提供する。本発明の第１の態様に係る制御装置は、前記データ端子と接続可能なデータ信号端子と、前記データ信号端子と接続されているデータ信号線と、前記データ信号線に接続されており、前記データ信号線との接続がオン・オフ可能な第１のプルアップ抵抗と、前記第１のプルアップ抵抗と前記データ信号端子の間において前記データ信号線と接続されている第２のプルアップ抵抗と、データリード時におけるシリアルクロック信号に同期して前記第１のプルアップ抵抗と前記データ信号線との接続をオンするプルアップ抵抗制御部とを備える。
【０００７】
本発明の第１の態様に係る制御装置によれば、データ信号線に接続され、動的にオン・オフ可能な第１のプルアップ抵抗、データリード時におけるシリアルクロック信号に同期して第１のプルアップ抵抗とデータ信号線との接続をオンするプルアップ抵抗制御部を備えるので、データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置における通信速度の向上および半導体記憶装置の駆動電力を低減することができる。
【０００８】
本発明の第１の態様に係る制御装置において、前記第１のプルアップ抵抗には前記第１のプルアップ抵抗をオン・オフするための切替器が備えられており、前記プルアップ抵抗制御部は、前記データ端子からの出力信号が変化するタイミングで、前記シリアルクロック信号よりも短いパルス幅の制御信号を前記第１のプルアップ抵抗の切替器に出力することによって前記第１のプルアップ抵抗をオンしても良い。この場合には、プルアップ抵抗の値に関わりなくデータ端子からロー信号の出力を得ることができる。
【０００９】
本発明の第１の態様に係る制御装置において、前記第１のプルアップ抵抗には前記第１のプルアップ抵抗をオン・オフするための切替器が備えられており、前記プルアップ抵抗制御部は、前記データ端子からの出力信号が変化するタイミングで、前記シリアルクロック信号を前記第１のプルアップ抵抗の切替器に出力することによって前記第１のプルアップ抵抗をオンしても良い。この場合には、制御信号を用いることなく第１のプルアップ抵抗をオン・オフすることができる。
【００１０】
本発明の第１の態様に係る制御装置において、前記第１のプルアップ抵抗の抵抗値ｒ１と、前記第２のプルアップ抵抗の抵抗値ｒ２と、前記データ端子に接続されているプルダウン抵抗の抵抗値ｒ３との間には、ｒ１＜ｒ２かつｒ１＞ｒ３の関係が成立していても良い。この場合には、データ信号のレベル変化を迅速化することができると共に、半導体記憶装置における駆動消費電力を低減することができる。
【００１１】
本発明の第１の態様に係る制御装置は、本発明の第１の態様に係る制御装置を備え、前記半導体記憶装置を備えた印刷記録材収容体から印刷記録材の供給を受けて印刷処理を実行する印刷装置としても実現され得る。
【００１２】
本発明の第２の態様は、データ端子がオープンドレインまたはオープンコレクタである半導体記憶装置を制御する、半導体記憶装置の制御方法を提供する。本発明の第２の態様に係る制御方法において、前記データ端子と接続可能なデータ信号端子と接続されているデータ信号線には、前記データ信号線との接続を動的にオン・オフ可能な第１のプルアップ抵抗と、前記第１のプルアップ抵抗と前記データ信号端子の間において第２のプルアップ抵抗とが接続されており、本発明の第２の態様に係る制御方法は、前記半導体記憶装置に対してデータリード時におけるシリアルクロック信号を出力し、前記シリアルクロック信号に同期して前記第１のプルアップ抵抗をオンすることを備える。
【００１３】
本発明の第２の態様に係る制御方法によれば、本発明の第１の態様に係る制御装置と同様の作用効果を得ることができる。また、本発明の第２の態様に係る制御方法は、本発明の第１の態様に係る制御装置と同様にして種々の態様にて実現され得る。さらに、本発明の第２の態様に係る制御方法は、コンピュータプログラム、コンピュータプログラムを記録したコンピュータ読み取り可能な記録媒体としても実現され得る。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る半導体記憶装置の制御装置について、図面を参照しつつ、実施例に基づいて説明する。
【００１５】
・半導体記憶装置および半導体記憶装置の制御装置の構成：
図１および図２を参照して本実施例に係る半導体記憶装置の制御装置および半導体記憶装置の構成について説明する。図１は本実施例に係る半導体記憶装置の制御装置および半導体記憶装置を含むシステムの機能的な構成を示す説明図である。図２は本実施例に係る半導体記憶装置の制御装置によって出力される各信号波形並びに従来の半導体記憶装置の制御装置によって出力されるデータ信号波形を示す説明図である。
【００１６】
制御装置１０は、装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄを備えている。装置側電源端子ＶＴｄ、装置側リセット端子ＲＴｄ、装置側クロック端子ＣＴｄ、装置側データ端子ＤＴｄはそれぞれ、装置側電源線ＶＬｄ、装置側リセット信号線ＲＬｄ、装置側クロック信号線ＣＬｄ、装置側データ信号線ＤＬｄを介して制御回路１１に接続されている。制御装置１０は制御装置内部１０ａと装着部とを接続する信号線ケーブル１０ｂとを備えている。
【００１７】
装置側の各端子ＶＴｄ、ＲＴｄ、ＣＴｄ、ＤＴｄは、例えば、後述する半導体記憶装置２０を装着するための装着部に所定のパターンにて配置されている。この場合、装置側の各端子ＶＴｄ、ＲＴｄ、ＣＴｄ、ＤＴｄと制御回路１１とを接続する各信号線ＶＬｄ、ＲＬｄ、ＣＬｄ、ＤＬｄは、例えば、信号線ケーブル１０ｂとしてのフレキシケーブルとして実現され得る。
【００１８】
制御回路１１は、装置側電源線ＶＬｄに対して電源ＶＤＤを入力し、装置側リセット信号線ＲＬｄに対してリセット信号ＲＳＴを入力し、装置側クロック信号線ＣＬｄに対してクロック信号ＳＣＫを入力し、装置側データ信号線ＤＬｄに対してデータ信号ＳＤＡを入力する。各信号波形は、例えば、図２に示す波形となる。
【００１９】
装置側データ信号線ＤＬｄには、第１のプルアップ抵抗Ｒ１、第２のプルアップ抵抗Ｒ２がそれぞれ接続されている。第１のプルアップ抵抗Ｒ１は、トランジスタＴ１によって動的にオン・オフ可能なアクティブ・プルアップ抵抗である。なお、第１のプルアップ抵抗Ｒ１の抵抗値ｒ１と第２のプルアップ抵抗Ｒ２の抵抗値ｒ２との間には、ｒ１＜ｒ２の関係が成立する。
【００２０】
トランジスタＴ１はＰ型ＭＯＳトランジスタであり、ゲートは、プルアップ抵抗制御信号線ＣＴＬＬを介して制御回路１１と接続されている。トランジスタＴ１のソースは第１のプルアップ抵抗Ｒ１と接続され、ドレインは装置側データ信号線ＤｄＬに接続されている。本実施例において、トランジスタＴ１は、クロック信号ＳＣＫに同期して出力されるプルアップ抵抗制御信号ＣＴＬによってオン・オフされ、プルアップ抵抗Ｒ１を動的にオンまたはオフする。
【００２１】
本実施例において用いられるトランジスタＴ１はＰ型ＭＯＳトランジスタであるが、本実施例において要求されるスイッチ機能を有すれば良く、Ｎ型ＭＯＳトランジスタ、ＰＮＰ型またはＮＰＮ型バイポーラトランジスタ等種々のトランジスタを用いることができる。また、トランジスタに限らず、種々のスイッチング素子が用いられても良い。
【００２２】
制御回路１１内には、演算処理を実行するための中央演算装置、演算結果および各種プログラム、例えば、プルアップ抵抗制御信号ＣＴＬを所定のタイミングにて出力するプログラム、半導体記憶装置２０から出力されたデータ信号がハイであるかローであるかを判定しきい値を用いて判定するプログラムを記憶するメモリが備えられている。
【００２３】
半導体記憶装置２０は、電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴ、データ端子ＤＴ、内部回路２１を備えている。内部回路２１には少なくとも記憶素子２２および記憶素子を駆動するために必要な論理回路が含まれている。
【００２４】
電源端子ＶＴ、リセット端子ＲＴ、クロック端子ＣＴはそれぞれ、電源線ＶＬ、リセット信号線ＲＬ、クロック信号線ＣＬを介して内部回路２１の記憶素子２２に接続されている。データ端子ＤＴはデータ書き込み信号線ＤｗＬおよびデータ読み出し信号線ＤｒＬを介してそれぞれ内部回路２１の記憶素子２２と接続されている。
【００２５】
データ読み出し信号線ＤｒＬは、トランジスタＴ２のゲートに接続され、トランジスタＴ２のドレインはプルダウン抵抗として機能する第３の抵抗Ｒ３を介してデータ端子ＤＴに対して電気的に接続されている。すなわち、本実施例におけるデータ端子ＤＴはオープンドレインとされている。トランジスタＴ２はＮ型ＭＯＳトランジスタであり、記憶素子２２に格納されているデータ（ハイ）がデータ読み出し線ＤｒＬに出力されるとオフされ、データ端子ＤＴの電位は第２のプルアップ抵抗Ｒ２によって電源電位ＶＤＤ（１）までプルアップされる。一方、記憶素子２２に格納されているデータ（ロー）がデータ読み出し線ＤｒＬに出力されるとオンされ、データ端子ＤＴの電位は接地電位（０）となる。なお、第１のプルアップ抵抗Ｒ１の抵抗値ｒ１と第３の抵抗Ｒ３の抵抗値ｒ３との間にはｒ１＞ｒ３の関係が成立する。
【００２６】
このように半導体記憶装置２０のデータ出力回路をオープンドレイン化することによって、記憶素子２２からのデータ読出時における、半導体記憶装置２０の電源変動を抑制することができる。しかしながら、オープンドレインを採用する場合には、通信速度の向上と信号線電流の削減との両立を図ることが困難であった。なお、本実施例では、オープンドレインを例にとって説明するが、トランジスタＴ２としてバイポーラトランジスタが用いられる場合には、オープンドレインに代えてオープンコレクタと呼ばれることは当業者にとって周知の事実であり、本実施例における各説明は、オープンコレクタにおいても同様に適用され得る。
【００２７】
装置側データ信号線ＤｄＬにおける第２のプルアップ抵抗Ｒ２の抵抗値が大きくなるに連れて、図２における従来ＳＤＡとして実線で示すように、データ信号ＳＤＡに生じる「なまり」が大きくなるため、信号レベル変化が緩慢となり通信速度の向上を実現することができなくなる。一方、第２のプルアップ抵抗Ｒ２の抵抗値は、半導体記憶装置２０におけるドライブ能力にも影響し、第２のプルアップ抵抗Ｒ２の抵抗値が小さくなるに連れて、第３の抵抗Ｒ３の値を小さくして半導体記憶装置２０におけるドライブ能力を上げる必要がある。ここで、第３の抵抗Ｒ３の値が小さくなると、第２のトランジスタＴ２をオン・オフした場合にデータ端子ＤＴに現れる信号電位変化が不十分となるおそれがある。
【００２８】
そこで、本実施例に係る半導体記憶装置２０の制御装置１０は、装置内部に動的にオン・オフ可能な第１のプルアップ抵抗Ｒ１を備え、データ読み出しクロックの立ち下がり、すなわち、データの切り替わりのタイミングに同期して出力されるプルアップ抵抗制御信号ＣＴＬによって、装置側データ信号線ＤｄＬの信号レベルを電源電位ＶＤＤまでプルアップする。なお、本実施例においては、半導体記憶装置２０の記憶素子２２に対するデータの書き込み、または読み出しはリセット信号ＲＳＴがハイの状態でのみ可能である。
【００２９】
第１のプルアップ抵抗Ｒ１は、制御装置１０内部に備えられているので、信号線の長さや第２のプルアップ抵抗Ｒ２の抵抗値の影響を受けない。したがって、制御装置１０には、読み出されたデータの値がハイの場合、データ読み出し初期のタイミング（ｔ１）にて、電源電位ＶＤＤレベルにまでプルアップされたデータ信号（ハイ）が入力され得る。この結果、制御回路１１は、データ読み出し初期のタイミング（ｔ１）において、読み出しデータがハイであるかローであるかを判定することが可能となり、例えば、クロック信号ＳＣＫの周波数を高くすることによって通信速度を高速化することができる。
【００３０】
これに対して、第１のプルアップ抵抗Ｒ１を備えない従来例では、データ読み出し初期のタイミング（ｔ１）では、データ信号（ハイ）は電源電位ＶＤＤレベルにまで十分にプルアップされていない。したがって、制御装置は、読み出されたデータの値がハイであっても、判定しきい値（例えば、２／３ＶＤＤ）との対比によって、読み出されたデータ信号がハイであるか、ローであるかを判別することができない。この場合、例えば、次のクロック信号ＳＣＫの立ち下がり（ｔ２）まで判定を待たなければならなかった。
【００３１】
プルアップ抵抗制御信号ＣＴＬは、図２に示すように、クロック信号ＳＣＫのパルス幅よりも小さいパルス幅を有する信号である。このようなプルアップ抵抗制御信号ＣＴＬを用いることで、第１の抵抗Ｒ１と第３の抵抗Ｒ３との抵抗値の厳密な調整を行うことなく、記憶素子２２からデータを読み出すことができる。
【００３２】
以上説明したように、本実施例にかかる半導体記憶装置２０の制御装置１０によれば、制御装置１０内に、プルアップ抵抗制御信号ＣＴＬによってオン・オフ可能な第１のプルアップ抵抗Ｒ１を備えるので、読み出しデータ信号のレベル変化を高速化できる。したがって、通信速度を向上させることができる。
【００３３】
本実施例に係る制御装置１０によれば、第２のプルアップ抵抗Ｒ２の抵抗値の大きさはデータ信号のレベル変化速度に影響を与えないので、第２のプルアップ抵抗Ｒ２の抵抗値を小さくしなくて良い。また、第２のプルアップ抵抗Ｒ２の抵抗値を小さくしなくて良いので、第３の抵抗Ｒ３の抵抗値を小さくしなくても良い。この結果、半導体記憶装置２０におけるドライブ能力を変更することなく通信速度を向上させることができる。
【００３４】
さらに、第２のプルアップ抵抗Ｒ２の抵抗値を大きくすることができるので、信号線電流の削減が可能となり、半導体記憶装置２０を駆動する際における消費電力量を削減することができる。
【００３５】
・インクカートリッジの構成：
図３および図４を参照して、本実施例における半導体記憶装置２０が装着されて用いられ得るインクカートリッジについて説明する。図３は本実施例におけるインクカートリッジの側面図である。図４は本実施例におけるインクカートリッジの正面図である。
【００３６】
図３および図４において破線で示される用に、本実施例のインクカートリッジ３０は、検出部３１、第１のインク収容部３２ａ、第２のインク収容部３２ｂ、半導体記憶装置２０を備えている。
【００３７】
インクカートリッジ３０は、検出部３１をインクカートリッジ３０の側面に備えている。検出部３１は、第１のインク収容部３２ａと第２のインク収容部３２ｂとを連通する連通路３１１、連通路３１１がインクで満たされているか、あるいは、連通路３１１にインクが存在しないかを検出するインク量センサを備えている。
【００３８】
インク量センサは、インクに直接触れるように配置されていてもよく、あるいは、例えば、検出特性を改善することができる部材を介してインクに対して間接的に配置されていても良い。インク量センサとしては、例えば、電圧の印加によって歪曲する圧電素子（ピエゾ素子）が用いられる。インク量センサは、半導体記憶装置２０における後述する端子と電気的に接続されている。
【００３９】
半導体記憶装置２０には、複数の端子、すなわち、インクカートリッジの装着の有無を検出するために用いられる第１および第２のカートリッジアウト検出端子ＣＯ１、ＣＯ２、電源端子ＶＴ、リセット信号が入力されるリセット端子ＲＴ、クロック信号が入力されるクロック端子ＣＴ、データ信号の入出力に用いられるデータ端子ＤＴ、インク量センサ２１を駆動するための駆動信号が入力される第１および第２のセンサ端子Ｓ１Ｔ、第２センサ端子Ｓ２Ｔが備えられている。
【００４０】
・印刷装置の構成：
図５を参照して、本実施例に係る制御装置１０を適用した印刷装置５００について説明する。図５は本実施例に係る制御装置としての印刷装置の機能構成を模式的に示す説明図である。
【００４１】
印刷装置５００は、図５に示すように、制御回路５１０、操作部５２０、印刷部とを備えている。印刷部は、キャリッジ５０１に搭載された印字ヘッドＩＨ１〜ＩＨ４を駆動してインクの吐出およびドット形成を行う機構と、このキャリッジ５０１をキャリッジモータ５０２によってプラテン５０４の軸方向に往復動させる機構と、紙送りモータ５０５によって印刷用紙Ｐを搬送する機構とを備えている。キャリッジ５０１をプラテン５０４の軸方向に往復動させる機構は、プラテン５０４の軸と並行に架設されたキャリッジ５０１を摺動可能に保持する摺動軸５０６と、キャリッジモータ５０２の間に無端の駆動ベルト５０７を張設するプーリ５０８と、キャリッジ５０１の原点位置を検出する位置検出センサ（図示しない）等から構成されている。印刷用紙Ｐを搬送する機構は、プラテン５０４、プラテン５０４を回転させる紙送りモータ５０５、図示しない給紙補助ローラ、紙送りモータ５０５の回転をプラテン５０４および給紙補助ローラに伝えるギヤトレイン（図示省略）から構成されている。
【００４２】
キャリッジ５０１にはインクカートリッジ３０ａ〜３０ｄが装着される装着部が形成されている。例えば、インクカートリッジ３０ａには黒（Ｋ）インクが収容され、インクカートリッジ３０ｂにはシアン（Ｃ）インク、インクカートリッジ３０ｃにはマゼンタ（Ｍ）インク、インクカートリッジ３０ｄにはイエロ（Ｙ）インクが収容されている。なお、この他に、ライトシアン（ＬＣ）インク，ライトマゼンタ（ＬＭ）インク，ダークイエロ（ＤＹ），ライトブラック（ＬＢ）インク、レッド（Ｒ）インク、ブルー（Ｂ）インクのインクカートリッジ３０が装着されても良い。
【００４３】
キャリッジ５０１の各装着部には上述の装置側端子群が備えられており、インクカートリッジ３０に備えられている半導体記憶装置２０の端子群と接触することによって、制御回路５１０は、内部回路２１に含まれる記憶素子２２に対するデータの書き込み、記憶素子２２からのデータの読み出しが可能となる。
【００４４】
制御回路５１０は、印刷装置５００における印刷処理、記憶素子２２に対するデータの読み書きを実行する。制御回路５１０は、図示しない中央処理装置（ＣＰＵ）、メモリ、入出力インターフェース（Ｉ／Ｏ）、内部バスを備えている。
【００４５】
操作部５２０は制御回路５１０によって各種表示を表示するための表示部５２１を備えている。
【００４６】
・その他の実施例：
（１）上記実施例では、クロック信号ＳＣＫに加えて、プルアップ抵抗制御信号ＣＴＬを用いたが、所定の条件下においては、プルアップ抵抗制御信号ＣＴＬに代えて、クロック信号ＳＣＫを用いることも可能である。一般的に、第１のプルアップ抵抗Ｒ１がオンされ、トランジスタＴ２がオンされる場合には、第１のプルアップ抵抗Ｒ１の抵抗値ｒ１と第３の抵抗Ｒ３の抵抗値ｒ３との抵抗分圧によってデータ端子ＤＴに出力される信号レベルが決定されてしまう。すなわち、クロック信号ＳＣＫを用いた場合には、データ読み出し時にも第１のプルアップ抵抗Ｒ１がオンされているため、データ（ロー）によりトランジスタＴ２がオンされると、抵抗値ｒ１と抵抗値ｒ３との抵抗分圧が出力され、ロー信号が出力されないという問題が生じる。
【００４７】
しかしながら、抵抗値ｒ１と抵抗値ｒ３との比率を、例えば、３：１程度とすることによって、ＶＤＤ＝３．３Ｖの場合には、ロー信号として０．８Ｖの信号を得ることが可能となる。この結果、ハイ（３．３Ｖ）とロー（０．８Ｖ）とを判別することが可能となり、クロック信号ＳＣＫを用いても、上記実施例によって得られる効果を得ることができる。
【００４８】
（２）上記実施例では、インクカートリッジ３０を例にとって印刷記録材収容体を説明したが、この他にもトナーカートリッジ、インクリボンカートリッジであっても良い。また、制御装置１０としての印刷装置５００としてインクジェットプリンタを例にとって説明したが、この他にもレーザプリンタ、ドットインパクトプリンタ等として実現されても良い。
【００４９】
以上、実施例、変形例に基づき本発明について説明してきたが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨並びに特許請求の範囲を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれる。
【図面の簡単な説明】
【００５０】
【図１】本実施例に係る半導体記憶装置の制御装置および半導体記憶装置を含むシステムの機能的な構成を示す説明図である。
【図２】本実施例に係る半導体記憶装置の制御装置によって出力される各信号波形並びに従来の半導体記憶装置の制御装置によって出力されるデータ信号波形を示す説明図である。
【図３】本実施例におけるインクカートリッジの側面図である。
【図４】本実施例におけるインクカートリッジの正面図である。
【図５】本実施例における制御回路を備える印刷装置の機能構成を模式的に示す説明図である。
【符号の説明】
【００５１】
１０...制御装置
１０ａ...制御装置内部
１０ｂ...信号線ケーブル
１１...制御回路
２０...半導体記憶装置
２１...内部回路
２２...記憶素子
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ...インクカートリッジ
３１...検出部
３２ａ...第１のインク収容部
３２ｂ...第２のインク収容部
ＶＴｄ...装置側電源端子
ＲＴｄ...装置側リセット端子
ＣＴｄ...装置側クロック端子
ＤＴｄ...装置側データ端子
ＶＬｄ...装置側電源線
ＲＬｄ...装置側リセット信号線
ＣＬｄ...装置側クロック信号線
ＤＬｄ...装置側データ信号線
ＲＴ...リセット端子
ＣＴ...クロック端子
ＤＴ...データ端子
ＶＴ...電源端子
Ｓ１Ｔ...第１のセンサ端子
Ｓ２Ｔ...第２のセンサ端子
ＲＬ...リセット信号線
ＣＬ...クロック信号線
ＤｗＬ...書き込みデータ信号線
ＤｒＬ...読み出しデータ信号線
ＶＬ...電源線
Ｓ１Ｌ...第１のセンサ信号線
Ｓ２Ｌ...第２のセンサ信号線
Ｒ１...第１のプルアップ抵抗
Ｒ２...第２のプルアップ抵抗
Ｒ３...第３の抵抗
Ｔ１、Ｔ２...トランジスタ
５００...印刷装置
５１０...制御回路
５２０...操作部
５２１...表示部
【図１】
2008242765.tif 000003
【図２】
2008242765.tif 000004
【図３】
2008242765.tif 000005
【図４】
2008242765.tif 000006
【図５】
2008242765.tif 000007