(57)【要約】【課題】電気光学装置の端子部において界面抵抗の増加を抑制することである。【解決手段】電気光学装置である液晶表示装置の下基板の画素部１４において、画素用接続配線２４、画素用透明導電膜２８の導電積層膜が形成され、端子部２０において、端子用接続配線１２４、端子用透明導電膜１２８の導電積層膜が形成される。ここで、画素用接続配線２４と端子用接続配線１２４とは同一工程で形成され、下層側から上層側に向かって、チタン／アルミニウム／チタンがこの順に積層されて構成される。その後に平坦化膜６４と保護絶縁膜６２の開口部処理が行われ、表面エッチング液によって最上層のチタンの表面生成物が除去される。そして、画素用透明導電膜２８と端子用透明導電膜１２８とが同一工程で形成される。【選択図】図４
2008242086.tif 000002
【特許請求の範囲】
【請求項１】
中央部に配置される画素部と、周辺部に別の半導体回路または別の配線基板を実装するための端子部と、を備える電気光学装置を製造する方法であって、
チタンを含む最上層を有する接続配線層を前記画素部と前記端子部とに形成し、前記画素部における画素用接続配線と前記端子部における端子用接続配線とを形成する接続配線形成工程と、
保護絶縁膜を前記画素部と前記端子部とに形成する工程と、
平坦化膜を前記画素部と前記端子部とに形成する工程と、
前記端子部において前記平坦化膜を除去し、前記画素部において前記平坦化膜に画素用開口部を開口する工程と、
前記保護絶縁膜について、前記端子部において端子用開口部を開口して前記端子用接続配線の最上層のチタンを含む層を露出させ、前記画素用開口部において開口して前記画素用接続配線の最上層のチタンを含む層を露出させる工程と、
前記露出させたチタンを含む層の表面生成物を所定の表面エッチング液で除去する表面除去工程と、
を含むことを特徴とする電気光学装置製造方法。
【請求項２】
請求項１に記載の電気光学装置製造方法において、
前記表面エッチング液は、
チタンをエッチングすることで、前記表面生成物をリフトオフによって除去する液であることを特徴とする電気光学装置製造方法。
【請求項３】
請求項２に記載の電気光学装置製造方法において、
前記表面エッチング液は、フッ素化合物を含む液であることを特徴とする電気光学装置製造方法。
【請求項４】
請求項３に記載の電気光学装置製造方法において、
前記表面エッチング液は、フッ化水素酸またはフッ化アンモニウムを０．１％以上１．０％以下含む液であることを特徴とする電気光学装置製造方法。
【請求項５】
請求項１に記載の電気光学装置製造方法において、
前記表面エッチング液は、
アミド類またはラクトン類またはケトン類またはエーテル類またはエステル類のいずれか１に属する有機溶媒であることを特徴とする電気光学装置製造方法。
【請求項６】
請求項５に記載の電気光学装置製造方法において、
前記表面エッチング液は、ヒドロキシアミンを１％以上２０％以下含む液であることを特徴とする電気光学装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置及び電気光学装置製造方法に係り、特に、中央部に配置される画素部と、周辺部に別の半導体回路または別の配線基板を実装するための端子部とを備える電気光学装置製造方法に関する。
【背景技術】
【０００２】
液晶表示装置のような電気光学装置においては、表示を行う画素部を中央部に配置し、その周辺部に、画素部を駆動するための回路を配置することが行われる。駆動のための回路が大規模である場合、あるいは高速である場合等で、別の半導体回路または別の配線基板に搭載された半導体回路を用いる必要があるときは、電気光学装置の周辺部に端子部を設け、別の半導体回路または別の配線基板が実装される。
【０００３】
このように、中央部に画素部を、周辺部に端子部を設ける必要がある場合、画素部と端子部とを同一工程で形成することが好ましい。
【０００４】
例えば、特許文献１には、表示装置等において、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術に適した端子部を形成する方法が開示されている。ここでは、画素部におけるモリブデンゲート電極形成と同じ工程で端子部にもモリブデン配線が形成され、画素部におけるデータライン形成と同じ工程で端子部にも接続配線が形成される。そして、保護膜と平坦化膜が全面に形成され、その後、画素部においてデータラインの上の平坦化膜除去と同じ工程で端子部においてはデータラインの終端部より外側の平坦化膜が除去される。そして、画素部において保護膜にコンタクトホールが開けられるのと同じ工程で端子部も保護膜が比較的広めに除去される。そして画素部においては、このコンタクトホールに接続する透明導電膜が平坦化膜上に形成されて画素電極とされ、端子部においては、接続配線上に透明導電膜が形成され、この上においてＣＯＧ技術が適用される。ここで、データライン及び接続配線には、モリブデン／アルミニウム／モリブデン（Ｍｏ／Ａｌ／Ｍｏ）の積層構造、あるいはチタン／アルミニウム／チタン（Ｔｉ／Ａｌ／Ｔｉ）の積層構造が用いられ、保護膜としてＳｉｘＮｙ（窒化シリコン）が用いられ、平坦化膜にはアクリル樹脂が用いられ、透明導電膜にはＩＴＯ（酸化錫インジウム）あるいはＩＺＯ（酸化亜鉛インジウム）が用いられている。端子部にもＩＴＯ（酸化錫インジウム）あるいはＩＺＯ（酸化亜鉛インジウム）が用いられるのは、端子部形成からＣＯＧ実装までの表示装置製造工程において、端子部の腐食の発生や端子部表面の酸化皮膜の形成を抑制し、ＣＯＧ実装での良好な電気的接続を得ること、及びＣＯＧ実装後の製品信頼性確保のためである。
【０００５】
【特許文献１】特開２００６−３０９０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、特許文献１においては、画素部の形成に用いられるモリブデン配線と、モリブデン／アルミニウム／モリブデンの積層構造あるいはチタン／アルミニウム／チタンの積層構造と、透明導電膜とが、それぞれ端子部の形成のためにも用いられることが述べられている。
【０００７】
ここで接続配線層としてモリブデン系とチタン系とが述べられているが、両者にはそれぞれ一長一短がある。すなわち、モリブデン系は、ウェットエッチングが容易であり、また雰囲気によって形成される表面膜は水酸化膜であって水等で容易に除去できる反面、ドライエッチングが困難で微細化に限度がある。一方チタン系は、酸化しやすいが、ドライエッチングが可能で微細化に向いている。
【０００８】
また、配線及び端子部の微細化を進めると、特許文献１のようにＳｉｘＮｙの保護膜もフッ素（Ｆ）系のガスを用いるドライエッチングで所望の形状に形成することになるが、その際に、フッ素（Ｆ）を含む反応性成分が表面生成物として接続配線の表面に形成される。接続配線がモリブデン系の場合は、水等の洗浄でモリブデン水酸化膜と共にこれらの生成物が除去されるが、チタン系の場合は、単なる水洗浄のみでは除去が困難である。
【０００９】
このように、配線や端子部の微細化のためにはチタン系の接続配線を用いることが望ましいが、上記のようにドライエッチングを用いることによって生成される表面生成物の除去が困難である。
【００１０】
本発明の目的は、フッ素（Ｆ）系のガスを用いるドライエッチングの際に生じる表面生成物の除去を容易として界面抵抗の増加を抑制できる電気光学装置製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る電気光学装置製造方法は、中央部に配置される画素部と、周辺部に別の半導体回路または別の配線基板を実装するための端子部と、を備える電気光学装置を製造する方法であって、チタンを含む最上層を有する接続配線層を前記画素部と前記端子部とに形成し、前記画素部における画素用接続配線と前記端子部における端子用接続配線とを形成する接続配線形成工程と、保護絶縁膜を前記画素部と前記端子部とに形成する工程と、平坦化膜を前記画素部と前記端子部とに形成する工程と、前記端子部において前記平坦化膜を除去し、前記画素部において前記平坦化膜に画素用開口部を開口する工程と、前記保護絶縁膜について、前記端子部において端子用開口部を開口して前記端子用接続配線の最上層のチタンを含む層を露出させ、前記画素用開口部において開口して前記画素用接続配線の最上層のチタンを含む層を露出させる工程と、前記露出させたチタンを含む層の表面生成物を所定の表面エッチング液で除去する表面除去工程と、を含むことを特徴とする。
【００１２】
上記構成により、保護絶縁膜をフッ素系のドライエッチングによって開口するときに最上層のチタンを含む層の上に形成される反応性生成物等の表面生成物が表面エッチング液によって除去される。したがって、フッ素系のガスを用いるドライエッチングの際に生じる表面生成物の除去を容易として界面抵抗の増加を抑制できる。
【００１３】
前記表面エッチング液は、チタンをエッチングすることで、前記表面生成物をリフトオフによって除去する液であることが好ましい。また、前記表面エッチング液は、フッ素化合物を含む液であることが好ましい。また、前記表面エッチング液は、フッ化水素酸またはフッ化アンモニウムを０．１％以上１．０％以下含む液であることが好ましい。この方法によれば、チタンの表面部分がエッチングされると共に、その上にある表面生成物が除去され、チタンの清浄面を露出させることができる。
【００１４】
前記表面エッチング液は、アミド類またはラクトン類またはケトン類またはエーテル類またはエステル類のいずれか１に属する有機溶媒であることが好ましい。また、前記表面エッチング液は、ヒドロキシアミンを１％以上２０％以下含む液であることが好ましい。この方法によれば、チタンがエッチングされることなく、その上にある表面生成物が除去され、チタンの清浄面を露出させることができる。
【発明を実施するための最良の形態】
【００１５】
以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下では、電気光学装置の例として、液晶表示装置を説明するが、液晶表示装置以外の電気光学装置であってもよい。例えば、エレクトロルミネセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いる装置であってもよい。
【００１６】
また、以下では、液晶表示装置として、端子部にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）技術を用いて別チップの半導体回路を搭載するもの、あるいは、ＯＬＢ（Ｏｕｔｅｒ  Ｌｅａｄ  Ｂｏｎｄｉｎｇ）技術を用いてＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｂｏａｒｄ）等の別配線基板を接続するものを説明するが、もちろん、ガラス基板上に低温ポリシリコン技術を用いて走査線駆動回路、信号線駆動回路等を形成するものであってもよい。
【００１７】
また、以下においては、液晶表示装置の構成として、透過型フルカラーマトリックス型を説明するが、これは、画素部と端子部の各要素の形成工程を共通に用いることの説明の一例である。したがって、画素部のゲート電極、データライン、画素電極の材料をそのまま端子部の積層構造に用いることを除けば、その他の構造等は、電気光学装置の仕様に応じて、適宜変更が可能である。
【００１８】
図１は、液晶表示装置１０の構成を示す図である。この液晶表示装置１０は、透過型フルカラーマトリックス型のもので、下基板１２と上基板１３との間に液晶分子が挟持されている構造を有し、画素部１４の周囲に複数の端子から構成される端子部２０を有する。図１においては、端子部２０において、ＣＯＧ技術によって接続され下基板１２上に搭載される別チップの半導体回路１６と、ＯＬＢ技術によって接続される別の配線基板であるＦＰＣ１８が示されている。
【００１９】
図２は、画素部１４から１画素を抜き出し、端子部２０から１端子を抜き出し、平面配置を説明する図である。
【００２０】
画素部１４における画素は、ゲート電極２２、データライン２５が直交する交差に対応してそれぞれ配置される。そして１つの画素に１つのスイッチング素子２６が設けられ、スイッチング素子２６のソース端子はデータライン２５に接続され、ドレイン端子は画素用接続配線２４を介して画素用透明導電膜２８である画素電極に接続される。ここで画素用接続配線２４とデータライン２５とは同じ材料で構成され同一工程で形成される。なお、スイッチング素子２６のソース端子とドレイン端子は互換性があり、上記で説明したドレイン端子をソース端子と呼び、上記で説明したソース端子をドレイン端子と呼んでも構わない。
【００２１】
端子部２０における端子は、画素部１４から引き出されてきた引出配線１２１と、この引出配線１２１に接続される下部配線１２２と、下部配線１２２に接続される端子用接続配線１２４、端子用透明導電膜１２８を含んで構成される。ここで後述のように、引出配線１２１と端子用接続配線１２４は、画素部１４における画素用接続配線２４とデータライン２５と同じ材料で構成されこれらと同一工程で形成される。また、下部配線１２２は、画素部１４におけるゲート電極２２と同じ材料で構成され、これと同一工程で形成される。また、端子用透明導電膜１２８は画素用透明導電膜２８と同じ材料で構成され、これと同じ工程で形成される。
【００２２】
液晶表示装置１０の構成を説明するため、図２のＡ−Ａ線における断面図を図３に示す。図３の左側に画素部１４の１つの画素に対応する断面図が示され、右側に端子部２０の１つの端子に対応する断面図が示されている。液晶表示装置１０は、上記のように、下基板１２と上基板１３との間に液晶分子３０が挟持されている構造を有し、端子部２０は、上基板１３が延びていない周辺部に下基板１２の上に配置される。
【００２３】
最初に画素部１４の構造を説明する。画素部１４において、上基板１３は、上ガラス４０の上にブラックマトリクス（ＢＭ）を有するカラーフィルタ（ＣＦ）４２が配置され、その上に対向電極４４が配置される。そして、液晶表示装置１０を構成するときは、対向電極４４の側を液晶分子３０の方に向けて、下基板１２に対向する。なお、配向膜等の図示は省略してある。
【００２４】
下基板１２は、下ガラス５０の上にバッファ層５２が配置され、この上に半導体層５４、ゲート絶縁膜５６、ゲート電極２２、層間絶縁膜６０が積層される。そして、ゲート絶縁膜５６と層間絶縁膜６０に開けられたコンタクトホールを通して、半導体層５４のソースにデータライン２５、ドレインに画素用接続配線２４が接続される。そしてその上に保護絶縁膜６２、平坦化膜６４がさらに積層される。また、保護絶縁膜６２と平坦化膜６４に開けられた開口を介して、画素用接続配線２４に画素用透明導電膜２８が接続され、平坦化膜６４の上に形成された部分が画素電極となる。
【００２５】
次に端子部２０の構造を説明する。端子部２０は、上記のように、ＣＯＧ技術、ＯＬＢ技術を用いて別チップの半導体回路１６、別の配線基板であるＦＰＣ１８が接続されるので、上ガラス４０が配置されない。すなわち、端子部２０は、下ガラス５０の上の構造のみである。端子部２０においては、下ガラス５０の上にバッファ層５２が配置され、この上にゲート絶縁膜５６、下部配線１２２、層間絶縁膜６０が積層される。そして、層間絶縁膜６０に開けられたコンタクトホールを通して、下部配線１２２に端子用接続配線１２４が接続される。そして端子用接続配線１２４の上に保護絶縁膜６２がさらに積層される。なお、端子部２０においては、平坦化膜６４は全面除去されるため、図３の端子部２０には現れてこない。そして保護絶縁膜６２に開けられた開口を介して、端子用接続配線１２４に端子用透明導電膜１２８が接続される。
【００２６】
図４は、画素部１４における画素用接続配線２４の周辺の部分と、端子部２０における端子用接続配線１２４の周辺の部分の積層構造を拡大して示す部分図である。なお、以下では、図１から図３と同様の要素には同一の符号を付し、詳細な説明を省略する。また、以下では図１から図３の符号を用いて説明する。図４においては、上基板１３、液晶分子３０の図示を省略し、下基板１２において下ガラス５０、バッファ層５２の図示を省略してある。
【００２７】
図４の左側には、画素部１４における画素用接続配線２４の部分拡大図が示されている。画素用接続配線２４は、図示されていないバッファ層５２の上に配置される半導体層５４に形成されるスイッチング素子２６のドレインに接続される配線である。画素用接続配線２４は、ゲート絶縁膜５６と層間絶縁膜６０に開けられたコンタクトホールによって露出した半導体層５４に接続して、下層側から上層側に向かって、チタン９０、アルミニウム９２、最上層のチタン９５がこの順に積層されて構成される。なお、ここでは、ゲート絶縁膜５６の上に層間絶縁膜６０が直接配置されるように図示されているが、これはこの領域において、ゲート絶縁膜５６の次に形成されるゲート電極２２が除去されているためである。ここで、チタン９０，９５は、チタンを含む層であればよく、金属チタンのほか、窒化チタン（ＴｉＮ）等であってもよい。以下では、チタンを含む層を、単にチタンとして説明する。
【００２８】
そして、画素用接続配線２４の上には保護絶縁膜６２と平坦化膜６４が積層して配置され、この積層絶縁膜に、画素用接続配線２４の最上層のチタン９５が露出するようにコンタクトホールが開けられている。このコンタクトホールに露出された最上層のチタン９５を覆うように、画素用透明導電膜２８が配置される。このようにして、図２において説明したように、画素用透明導電膜２８は、スイッチング素子２６のドレインに接続されて、平坦化膜６４の上に配置される画素電極となる。
【００２９】
図４の右側には、端子部２０における端子用接続配線１２４の部分拡大図が示されている。画素用接続配線２４と異なり、端子用接続配線１２４は、図示されていないバッファ層５２及びゲート絶縁膜５６の上に配置される下部配線１２２に接続される配線である。なお、後述するように、下部配線１２２は、画素部１４におけるゲート電極２２が形成されるのと同一工程で形成される。例えば、ゲート電極２２がモリブデン膜で形成されるときは、下部配線１２２は、モリブデン膜で形成される。なお、端子部２０においては、ゲート電極２２と同じ工程で形成される下部配線１２２が配置されているので、層間絶縁膜６０がゲート絶縁膜５６の上に直接配置される画素部１４の構成と異なり、下層側から上層側に向かって、ゲート電極２２と同じ下部配線１２２、層間絶縁膜６０の順に積層されている。
【００３０】
端子用接続配線１２４は、層間絶縁膜６０に開けられたコンタクトホールによって露出した下部配線１２２に接続して、下層側から上層側に向かって、チタン１９０、アルミニウム１９２、最上層のチタン１９５がこの順に積層されて構成される。
【００３１】
そして、端子部２０においては、平坦化膜６４が全面的に除去されて、端子用接続配線１２４の上には保護絶縁膜６２が配置され、この保護絶縁膜６２に、端子用接続配線１２４の最上層のチタン１９５が露出するようにコンタクトホールが開けられている。このコンタクトホールに露出された最上層のチタン１９５を覆うように、端子用透明導電膜１２８が配置される。なお、端子用透明導電膜１２８は、端子部２０において、端子用接続配線１２４の表面が酸化することを防止する機能を有する。
【００３２】
このようにして、画素部１４において、画素用接続配線２４、画素用透明導電膜２８の導電積層膜が形成され、端子部２０において、端子用接続配線１２４、端子用透明導電膜１２８の導電積層膜が形成される。ここで、画素用接続配線２４と端子用接続配線１２４とは同一工程で形成され、画素用透明導電膜２８は端子用透明導電膜１２８と同一工程で形成される。なお、画素用接続配線２４と端子用接続配線１２４は、チタン／アルミニウム／チタンの積層構造としたが、窒化チタン（ＴｉＮ）／アルミニウム／窒化チタン（ＴｉＮ）の積層構造、チタン／アルミニウム−シリコン合金（Ａｌ−Ｓｉ）等の積層構造であってもよい。
【００３３】
また、画素部１４の画素用接続配線２４の最上層のチタン９５と、端子部２０の端子用接続配線１２４の最上層のチタン１９５は、その表面が表面エッチング液によって除去されて清浄化される。その理由は、後述するように、コンタクトホールとして保護絶縁膜６２に開口部を形成するときに、エッチングガスによる反応性成分である表面生成物が最上層のチタンに残されるためである。すなわち、この表面生成物が残されたままであると、端子用透明導電膜１２８と端子用接続配線１２４との間の界面抵抗が増大することがあるので、これを除去し、界面抵抗の増大を抑制するためである。
【００３４】
次に、図１から図４で説明した構造を形成する工程を説明する。工程説明のために、図５と図６のフローチャートを用い、また図７から図１２の構成図を用いて説明する。また、図１３を用いて、モリブデン膜を用いる効果について説明する。なお、以下では、図１から図４と同様の要素には同一の符号を付し、詳細な説明を省略する。また、以下では図１から図４の符号を用いて説明する。
【００３５】
図５は、チタン／アルミニウム／チタンの積層構造を有する接続配線層を成膜する工程までの手順を示すフローチャートで、図６は、その後の工程の手順を示すフローチャートである。なお、これらの工程は、下基板１２の製造工程であり、上基板１３の製造工程、下基板１２と上基板１３によって液晶分子を挟持する工程等を経て、液晶表示装置１０が製造される。
【００３６】
図５は、下ガラス５０から出発して、チタン／アルミニウム／チタン成膜工程までの各手順を示すフローチャートで、図７は、チタン／アルミニウム／チタン成膜工程が完了した状態の画素部１４と端子部２０の様子を示す構造図である。図７では、左側に画素部１４の構造が示され、右側に端子部２０の構造が示される。なお、図８以後図１２までについても同様である。
【００３７】
図５において、まず下ガラス５０上にバッファ層５２が下ガラス全面に形成され（Ｓ１０）、その上にアモルファスシリコン（ａ−Ｓｉ）膜が成膜される（Ｓ１２）。ここで、バッファ層５２は、ＳｉＯ2／ＳｉＮの積層膜で、厚みは１００〜２００ｎｍ、ａ−Ｓｉ膜は、厚み３０〜５０ｎｍ程度とする。また、これら膜は、プラズマＣＶＤで形成される。これによって、下ガラス５０上には、ａ−Ｓｉ／ＳｉＯ2／ＳｉＮ／ｇｌａｓｓ（ガラス基板）という膜が積層される。
【００３８】
次に、レーザを照射（レーザアニール）して、アモルファスシリコン膜について低温での結晶化が行われる（Ｓ１４）。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド（半導体層５４）が形成される（Ｓ１６）。その後、フォトリソグラフィーによりレジストパターンを形成して、スイッチング素子２６がｎチャネルＴＦＴの場合、そのソース・ドレイン領域などに不純物（例えばリン）がドープされる（Ｓ１８）。
【００３９】
次に、この半導体層５４を含め基板全面にＳｉＯ2の単層膜またはＳｉｘＮｙ／ＳｉＯ2の積層膜からなるゲート絶縁膜５６が形成される（Ｓ２０）。
【００４０】
これによって、画素部１４においては、スイッチング素子２６や容量を形成する領域などに形成されたポリシリコンからなる半導体層５４を覆ってゲート絶縁膜５６が形成される。一方、端子部２０では、半導体層５４が除去されて、バッファ層５２上にゲート絶縁膜５６が形成される。
【００４１】
次に、ゲート絶縁膜５６上の、半導体層５４のチャネル領域の上方に当たる位置にゲート電極２２がスパッタリングにより形成される（Ｓ２２）。ここで、ゲート電極２２は、材料としてモリブデン（Ｍｏ）、タングステンモリブデン合金（ＭｏＷ）等が用いられ、２００〜３００ｎｍの厚みで成膜される。このゲート電極２２は、画素部１４において水平方向に１行に配置される複数の画素に共通のゲートラインの一部として形成される。また、図示されていないが、保持容量用のＳＣラインもゲートラインと同一プロセスで形成され、保持容量は、保持容量用に形成された半導体層５４がゲート絶縁膜５６を介し、ＳＣラインと対向配置されることで形成される。さらに、画素部１４においてゲート電極２２が形成される際に、端子部２０においては、下部配線１２２が同一プロセスで形成される。
【００４２】
ゲート電極２２、下部配線１２２の形成の後、周辺回路においてスイッチング素子としてのｐチャネルＴＦＴがある場合には、そのソース・ドレイン領域に不純物（例えば、ボロン）がドープされる（Ｓ２４）。これは、フォトリソグラフィーにより、ドープが必要な領域以外に形成したレジストなどをマスクとしたボロンのイオンドープによって行われる。このとき、端子部２０においては、何ら処理はなされない（不純物ドープもなされない）。なお、スイッチング素子にｎチャネルＴＦＴのみを用いる構成のときは、Ｓ２４の工程を省略できる。
【００４３】
次に、下ガラス５０の全面にＳｉＯ2の単層膜またはＳｉＯ2／ＳｉｘＮｙの積層膜からなる層間絶縁膜６０をプラズマＣＶＤによって成膜する（Ｓ２６）。厚みは、例えば４００〜８００ｎｍ程度とする。この層間絶縁膜６０を形成した後、熱処理による活性化アニールによって不純物をドープした領域の半導体層５４について活性化し（Ｓ２８）、これら領域におけるキャリアの移動度を十分なものにする。
【００４４】
この処理では、画素部１４において層間絶縁膜６０が形成され、端子部２０においても層間絶縁膜６０が形成される。
【００４５】
さらに、層間絶縁膜６０およびゲート絶縁膜５６の、半導体層５４のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびドライエッチングまたはウェットエッチングによりコンタクトホールを形成する（Ｓ３０）。この際に、端子部２０の下部配線１２２の上方の層間絶縁膜６０についても、画素部１４におけるよりも広めの領域で除去が行われる。除去領域が広いのは、ＣＯＧ技術あるいはＯＬＢ技術によって接続される端子の大きさに応じて、端子部の接続抵抗をより低抵抗化とするものである。したがって、Ｓ２２の工程において、下部配線１２２も画素部１４のゲート電極２２の幅寸法等に比較すれば広めの大きさでパターニングされている。
【００４６】
次に、データライン（ソース電極）２５、画素用接続配線（ドレイン電極）２４のための接続配線層を下ガラス５０の全面に成膜する（Ｓ３２）。図７には、この工程が行われた状態が示されており、ここでは接続配線層７０が画素部１４と端子部２０の全面に成膜されている様子が示されている。接続配線層７０は、チタン／アルミニウム／チタンの積層構造で、最下層のチタンは、画素部１４においては半導体層５４に接続され、端子部２０においては下部配線１２２に接続される。中間のアルミニウムは、導電配線の中核部となるもので、その下層と上層にそれぞれチタンを配置した構成で、接続配線層７０が構成されている。接続配線層７０は、図７に示されるように、半導体層５４に開けられたコンタクトホール、下部配線１２２に開けられたコンタクトホールをそれぞれ覆って成膜される。接続配線層７０は、スパッタリングによるチタン／アルミニウム／チタンの積層膜（厚み４００〜８００ｎｍ）によって成膜される。
【００４７】
Ｓ３２から後の手順は、図６のフローチャートに示される。また、図８から図１２は、Ｓ３２から後の各工程に対応する構造図である。
【００４８】
図６における最初の工程は、チタン／アルミニウム／チタンの接続配線がフォトリソグラフィーおよびドライエッチングによって形成される（Ｓ９０）。ドライエッチングは、例えば塩素系のエッチングガスを用いて行うことができる。
【００４９】
図８は、Ｓ９０の工程の様子を示す図である。ここでは、画素部１４において、画素用接続配線２３が形成される。画素部１４においてパターン形成されたこの接続配線部は、スイッチング素子２６のドレイン電極に相当する。また、端子部２０においても、端子用接続配線１２３が形成される。端子部２０においてパターン形成されたこの接続配線部は、ＣＯＧ技術あるいはＯＬＢ技術における接続部に相当する。なお、ここでの画素用接続配線２３と端子用接続配線１２３は、Ｓ９０によって形成されたときの状態を示しており、後述するＳ９８によって表面生成物が除去される前の状態である。
【００５０】
次に、ＳｉｘＮｙからなる保護絶縁膜６２が下ガラス５０の全面に形成される（Ｓ９２）。そして引き続き感光性アクリル樹脂の平坦化膜６４が下ガラス５０の全面に形成され、フォトリソグラフィーによって画素電極のコンタクト開口部を開口し、端子部及び端子部周辺の平坦化膜６４を除去する（Ｓ９４）。そして、平坦化膜６４を開口または除去した部分の保護絶縁膜６２について、フォトリソグラフィーによって必要な箇所に開口部が形成される（Ｓ９６）。
【００５１】
開口部の形成は次のようにして行うことができる。まずフォトリソグラフィーによって、平坦化膜６４についてパターニングが行われる。画素部１４においては、ドレイン電極に対応する画素用接続配線２４の上方の平坦化膜６４が除去される。また、画素部１４におけるデータライン２５の終端部よりも外側の領域の平坦化膜６４が除去される。したがって、端子部２０においては平坦化膜６４が全面的に除去され、保護絶縁膜６２が露出される。その様子を図９に示す。
【００５２】
次に、保護絶縁膜６２についてパターニングが行われる。画素部１４においては、平坦化膜６４が除去された箇所の保護絶縁膜６２が除去される。また、端子部２０において、ＣＯＧ技術あるいはＯＬＢ技術における接続部に対応する端子用接続配線１２４の部分の保護絶縁膜６２が除去される。保護絶縁膜６２のパターニングには、ＳＦ6あるいはＣＦ4＋Ｏ2等のエッチングガスを用いたドライエッチングあるいはバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングが用いられる。
【００５３】
このようにして、必要な箇所に開口部が設けられる。図１０は、保護絶縁膜６２に必要な開口部が設けられた状態を示す図である。上記のように、端子部２０には平坦化膜６４が除去されている。
【００５４】
ここで、保護絶縁膜６２に開口部を設けるためにドライエッチングを行う際に、保護絶縁膜６２を構成するＳｉｘＮｙとエッチングガスとの間の反応によって生じる表面生成物が、画素部１４の画素用接続配線２３の最上層のチタン９５と、端子部２０の端子用接続配線１２３の最上層のチタン１９５に残されることがある。この表面生成物の詳細な成分はまだ完全に解明されていないが、Ｆ成分を含む膜で、その厚さは、例えば約１０ｎｍから約３０ｎｍである。また、場合によっては、平坦化膜６４をエッチングする際に、表面生成物を生じ、これが画素部１４の画素用接続配線２３の最上層のチタン９５と、端子部２０の端子用接続配線１２３の最上層のチタン１９５に残されることがある。
【００５５】
そこで、次に、表面エッチング液を用いて、チタンの表面生成物の除去が行われる（Ｓ９８）。ここでチタンの表面生成物とは、上記のように、平坦化膜６４、保護絶縁膜６２の開口処理等の製造工程で、最上層のチタン９５、チタン１９５の表面に残されるものの全体を指す。
【００５６】
表面エッチング液としては、２つのタイプの液を用いることができる。第１のタイプは、チタンをエッチングすることでその表面生成物をリフトオフによって除去するものである。このような表面エッチング液としては、フッ素化合物を含む液がある。例えば、フッ化水素酸またはフッ化アンモニウムを０．１％以上１．０％以下含む液を用いることができる。第２のタイプは、チタンをエッチングせずに、その表面生成物を除去するものである。このような表面エッチング液としては、アミド類またはラクトン類またはケトン類またはエーテル類またはエステル類のいずれか１に属する有機溶媒がある。たとえば、ヒドロキシアミンを１％以上２０％以下含む液を用いることができる。
【００５７】
表面エッチングを行った後の様子を図１１に示す。ここでは、画素部１４において、表面エッチングが行われた画素用接続配線２４が示され、端子部２０において、表面エッチングが行われた端子用接続配線１２４が示されている。ここでの画素用接続配線２４と端子用接続配線１２４は、Ｓ９８の工程の後の状態で、表面生成物が除去された後の状態である。
【００５８】
再び図６に戻り、表面生成物が除去されたチタンが露出したところで、透明導電膜が形成される（Ｓ１００）。透明導電膜としては、ＩＴＯまたはＩＺＯを用いることができる。そしてフォトリソグラフィーによって、所定の形状にパターニングされる。パターニングには、シュウ酸系のエッチング液を用いることができる。
【００５９】
ここで、画素部１４においては、画素用透明導電膜２８は画素電極として用いられる。すなわち、画素用透明導電膜２８は、ドレイン電極に対応する画素用接続配線２４に接続し、平坦化膜６４の上の画素領域にわたって広がって配置される。一方、端子部２０においては、端子用透明導電膜１２８がＣＯＧ技術あるいはＯＬＢ技術における接続部として用いられる。すなわち、端子用透明導電膜１２８は、下部配線１２２に接続する端子用接続配線１２４の上に配置される。図１２は、その様子を示す図である。
【００６０】
図１３は、チタンの表面生成物の除去についてさらに詳しく説明するための図である。ここでは、図６のフローチャートのＳ９０、Ｓ９６、Ｓ９８について、これらに対応する図８、図１０、図１１の端子部２０における拡大図が示されている。
【００６１】
図１３（ａ）は、図８における端子部２０の拡大図である。ここでは、チタン／アルミニウム／チタンの積層膜から構成される接続配線層７０について、フォトリソグラフィーとドライエッチングが行われて端子用接続配線１２４がパターニングされて形成される。ドライエッチングは、塩素系のエッチングガスを用いることができる。このとき、図１３（ａ）に示されるように、ドライエッチングの雰囲気等によって、最上層のチタン１９４の表面には、酸化膜が形成される。図１３（ａ）で界面状態２００として示してあるのは、この酸化膜が形成された状態である。
【００６２】
次に、保護絶縁膜６２が形成される。ここでは、保護絶縁膜６２において、端子用接続配線１２４に対応する箇所に開口部が設けられる。保護絶縁膜６２に開口部を設けるに当っては、図６のＳ９２で説明したように、ＳＦ6あるいはＣＦ4＋Ｏ2等のエッチングガスを用いるドライエッチング技術によって行うことができる。その様子が図１３（ｂ）に示される。
【００６３】
このとき、最上層のチタンの酸化膜は一部除去される。しかし、保護絶縁膜６２を構成するＳｉｘＮｙとエッチングガスとの間の反応によって生じる表面生成物が最上層のチタン１９４の表面に形成される。上記のように、この表面生成物の詳細な成分はまだ完全に解明されていないが、Ｆ成分を含む膜で、少なくとも水洗浄ではチタン表面から除去できない。このほかに、平坦化膜６４の加工等の製造工程の過程によっても、チタンの表面に生成物が残されることがある。図１３（ｂ）で界面状態２０２として示してあるのは、これらの表面生成物が形成された状態である。
【００６４】
そこで、表面エッチング液を用いて、チタンの表面生成物が除去される。ここで、表面エッチング前のチタン１９４と区別して表面エッチング後のものをチタン１９５とすると、これにより、最上層のチタン１９５において表面生成物が除去され、清浄面が露出される。その様子を図１３（ｃ）に示す。ここでは、界面状態２１４として、最上層のチタン１９５においてその表面がエッチングされ、清浄面が露出する様子が示されている。
【００６５】
次に、実際に表面エッチング液の効果を確かめるために、実施例と比較例のサンプルを製作し、それぞれについて接触抵抗を測定した。接触抵抗の測定のためのサンプルは、所定の標準寸法の大きさの下部電極と所定の標準寸法の上部電極の間に標準的な異方性フィルム（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ：ＡＣＦ）を挟み、標準的実装条件で下部電極と上部電極とを接合して作成した。下部電極の構造は、実施例と比較例においてそれぞれ数種類作成した。上部電極は、金／銅構造の配線パターンとした。接触抵抗の測定は、各サンプルの上部電極と下部電極との間に所定の電圧を印加し、そのときの電流を測定することで行った。したがって、この場合の接触抵抗は、相対的な実装抵抗を示すものであり、測定値自体は抵抗値である。
【００６６】
サンプルについて、成膜条件と、表面エッチング条件はいずれも、標準的な工程のものとし、比較例と実施例との相違は、表面エッチングの有無、表面エッチング液の種類を比較できるものとした。
【００６７】
比較例は３種類作成した。比較例１は、チタンの成膜後の表面生成物を有する場合で、その成分は主にチタン酸化物である。成膜は、スパッタ装置によって行った。比較例２は、チタン成膜後に、ＣＶＤ法によってＳｉｘＮｙからなる保護絶縁膜を全面に成膜し、その後ＳＦ6ガスによって除去し、そのときの接触抵抗を測定した。比較例３は、チタン成膜後に、アクリル樹脂からなる平坦化膜を全面に塗布し加熱して成膜し、さらにその上にＣＶＤ法によってＳｉｘＮｙからなる保護絶縁膜を全面に成膜し、その後ＳＦ6ガスによって平坦化膜及び保護絶縁膜を順次除去し、そのときの接触抵抗を測定した。
【００６８】
実施例は４種類作成した。これらは、いずれも比較例３について、表面エッチング液の種類を変えたものである。実施例１は、比較例３について、ヒドロキシアミンを約１％含む液によって表面エッチングを行ったときの接触抵抗を測定した。実施例２は、比較例３について、ヒドロキシアミンを約２０％含む液によって表面エッチングを行ったときの接触抵抗を測定した。実施例３は、比較例３について、フッ化アンモニウムを約０．１％含む液によって表面エッチングを行ったときの接触抵抗を測定した。実施例４は、比較例３について、フッ化アンモニウムを約１％含む液によって表面エッチングを行ったときの接触抵抗を測定した。
【００６９】
実験の結果は以下の通りである。すなわち、比較例１における接触抵抗の値を基準値の１として、比較例２は接触抵抗が７から１３の間であり、比較例３は接触抵抗の値が５０から１２０の間であった。このように、平坦化膜、保護絶縁膜の開口部処理を行うことで、接触抵抗が増加することが認められる。
【００７０】
これに対し、実施例１から実施例４において接触抵抗の値は、いずれも１前後であった。したがって、実施例１から４における表面エッチング液を用いることで、平坦化膜、保護絶縁膜の開口部処理による接触抵抗の増加を抑制できることがわかった。
【図面の簡単な説明】
【００７１】
【図１】本発明に係る実施の形態の液晶表示装置の平面図である。
【図２】本発明に係る実施の形態において、画素部と端子部を示す図である。
【図３】本発明に係る実施の形態の液晶表示装置の断面構造図である。
【図４】本発明に係る実施の形態において、画素部と端子部について、積層構造を拡大して示す部分図である。
【図５】本発明に係る実施の形態において、下基板の製造手順の前半部分を示すフローチャートである。
【図６】本発明に係る実施の形態において、下基板の製造手順の後半部分を示すフローチャートである。
【図７】図５のフローチャートにおけるＳ３２の工程の様子を示す構造断面図である。
【図８】図６のフローチャートにおけるＳ９０の工程の様子を示す構造断面図である。
【図９】図６のフローチャートにおけるＳ９６の工程の途中の様子を示す構造断面図である。
【図１０】図６のフローチャートにおけるＳ９６の工程が完了した様子を示す構造断面図である。
【図１１】図６のフローチャートにおけるＳ９８の工程の様子を示す構造断面図である。
【図１２】図６のフローチャートにおけるＳ１００の工程の様子を示す構造断面図である。
【図１３】本発明に係る実施の形態において、チタンの表面生成物の除去について説明する図である。
【符号の説明】
【００７２】
１０  液晶表示装置、１２  下基板、１３  上基板、１４  画素部、１６  半導体回路、１８  ＦＰＣ、２０  端子部、２２  ゲート電極、２３，２４  画素用接続配線、２５  データライン、２６  スイッチング素子、２８  画素用透明導電膜、３０  液晶分子、４０  上ガラス、４２  カラーフィルタ、４４  対向電極、５０  下ガラス、５２  バッファ層、５４  半導体層、５６  ゲート絶縁膜、６０  層間絶縁膜、６２  保護絶縁膜、６４  平坦化膜、７０  接続配線層、９０，９５，１９０，１９４，１９５  チタン（Ｔｉ）、９２，１９２  アルミニウム（Ａｌ）、１２１  引出配線、１２２  下部配線、１２３，１２４  端子用接続配線、１２８  端子用透明導電膜、２００，２０２，２１４  界面状態。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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