(57)【要約】【課題】リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法を提供する。【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。その活性領域を横切る上部ゲートトレンチを形成する。そのトレンチの底面を部分エッチングして、そのトレンチと両端が重畳してそのトレンチの側壁と離隔されるようにそのトレンチより小さい幅を有する下部ゲートトレンチを形成する。下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。下部ゲートトレンチを埋め込み、露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、上部ゲートトレンチの側壁と離隔されるように、上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。【選択図】図８
2008047909.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域を横切る上部ゲートトレンチと、
前記上部ゲートトレンチと両端が重畳し、前記上部ゲートトレンチより低いレベルに位置し、前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチより小さい幅を有するように提供された下部ゲートトレンチと、
前記上部ゲートトレンチの側壁と前記下部ゲートトレンチとの間の前記上部ゲートトレンチの底面を部分的に覆って前記下部ゲートトレンチを埋め込み、前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うゲートパターンと、
を含むことを特徴とする半導体素子。
【請求項２】
前記ゲートパターンは、前記上部ゲートトレンチの側壁と離隔されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記上部ゲートトレンチの側壁と前記ゲートパターンとの間に介在された絶縁性スペーサをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記絶縁性スペーサの側壁及び底面に隣接する活性領域に提供されたソース／ドレイン領域をさらに含むことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記ソース／ドレイン領域のうち選択された１つに電気的に接続されたデータ保存要素をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記ゲートパターンは、順に積層されたゲート誘電膜及びゲート電極からなったことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ゲートパターンによって覆われた前記下部ゲートトレンチの底面に隣接した活性領域の上下幅は、前記ゲートパターンによって覆われた前記下部ゲートトレンチの側壁に隣接した活性領域の左右幅と等しいか大きいことを特徴とする請求項１に記載の半導体素子。
【請求項８】
半導体基板に活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板の活性領域を横切る上部ゲートトレンチを形成する段階と、
前記上部ゲートトレンチの底面を部分エッチングして前記上部ゲートトレンチと両端が重畳して前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチより小さい幅を有する下部ゲートトレンチを形成する段階と、
前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングする段階と、
前記下部ゲートトレンチを埋め込み前記露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項９】
前記上部ゲートトレンチを形成する段階は、
前記素子分離膜を有する基板上に前記活性領域及び前記素子分離膜を部分的に露出させるマスクを形成する段階と、
前記マスクをエッチングマスクとして用いて前記活性領域をエッチングする段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記下部ゲートトレンチを形成する段階は、
前記マスクをエッチングマスクとして用いて前記素子分離膜を部分エッチングする段階と、
前記マスク及び前記上部ゲートトレンチの側壁を覆う犠牲スペーサを形成する段階と、
前記マスク及び前記犠牲スペーサをエッチングマスクとして用いて前記上部ゲートトレンチの底面をエッチングする段階と、
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングする段階は、
前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を利用して前記下部ゲートトレンチに隣接する前記素子分離膜を等方性エッチングすることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記ゲートパターンを形成する段階は、
前記下部ゲートトレンチの側壁及び底面に隣接する活性領域の側壁を露出させた基板上にゲート膜を形成する段階と、
前記ゲート膜をパターニングする段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１３】
前記上部ゲートトレンチの側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１４】
前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース／ドレイン領域を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記ソース／ドレイン領域を形成する段階は、
前記上部ゲートトレンチの側壁に隣接する活性領域に不純物イオンを注入する段階と、
前記不純物イオンを前記絶縁性スペーサ下部に隣接する活性領域に拡散させる段階と、
を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記ソース／ドレイン領域のうち選択された１つに電気的に接続されたデータ保存要素を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１７】
半導体基板に長軸及び短軸を有し、長軸方向及び短軸方向に二次元的に配列された複数個の活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板の活性領域を横切って前記素子分離膜に延長された上部トレンチを形成する段階と、
前記活性領域に位置する前記上部トレンチの底面を部分エッチングして、前記活性領域での前記上部トレンチと両端が重畳し、前記上部トレンチの側壁と離隔されるように前記上部トレンチより小さい幅を有する下部ゲートトレンチを形成する段階と、
前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングして前記下部ゲートトレンチより大きい幅を有すると共に、前記下部ゲートトレンチより低いレベルの底面を有する下部フィールドトレンチを形成する段階と、
前記下部ゲートトレンチ及び前記下部フィールドトレンチを埋め込むと共に、前記活性領域に位置する前記上部トレンチの側壁と離隔されるように前記上部トレンチの底面を部分的に覆うゲートパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１８】
前記上部トレンチを形成する段階は、
前記活性領域及び前記素子分離膜を部分的に露出させる開口部を有するマスクを形成し、前記マスクは順に積層された下部ハードマスク、上部ハードマスク及び犠牲マスクで形成され、前記上部ハードマスクは前記下部ハードマスク及び前記素子分離膜に対してエッチング選択比を有する物質で形成される段階と、
前記マスクをエッチングマスクとし、前記開口部によって露出した前記活性領域及び前記素子分離膜をエッチングする段階と、
前記犠牲マスクを除去する段階と、
を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記開口部は、ポケット構造に形成され、前記長軸方向に沿って配列された活性領域間の素子分離膜は前記マスクで覆われたことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記下部ゲートトレンチを形成する段階は、
前記下部ハードマスク、前記上部ハードマスク及び前記上部トレンチの側壁を覆う犠牲スペーサを形成する段階と、
前記犠牲スペーサ及び前記上部ハードマスクをエッチングマスクとして前記活性領域に位置する前記上部トレンチの底面を異方性エッチングする段階と、
前記上部ハードマスクを除去する段階と、
を含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２１】
前記上部ハードマスクが前記活性領域と同じ物質からなっている場合、前記上部ハードマスクは前記活性領域に位置する前記上部トレンチの底面をエッチングする間に同時にエッチングされて除去されることを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記下部フィールドトレンチを形成する段階は、
前記犠牲スペーサ及び前記下部ハードマスクをエッチングマスクとして前記素子分離膜を異方性エッチングして予備下部フィールドトレンチを形成する段階と、
前記犠牲マスク及び前記下部ハードマスクをエッチングマスクとして前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を用いて前記予備下部フィールドトレンチを等方性エッチングする段階と、
前記犠牲スペーサ及び前記下部ハードマスクを除去する段階と、
を含むことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２３】
前記予備下部フィールドトレンチは、前記下部ゲートトレンチより低いレベルに位置する底面を有するように形成されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記上部トレンチ側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２５】
前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース／ドレイン領域を形成する段階をさらに含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２６】
前記ソース／ドレイン領域のうち選択された１つに電気的に接続されたデータ保存要素を形成する段階をさらに含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子は、電界効果トランジスタ(field effect transistor)のような個別素子(discrete device)をスイッチング素子として広く採用する。前記トランジスタはソース領域とドレイン領域との間のチャンネルに形成するオン電流(on current)が素子の動作速度を決める。通常、基板の素子形成領域、すなわち、活性領域にゲート電極及びソース／ドレイン領域を形成することによって平面型（プレーナ型）トランジスタ(planar-type transistor)を形成することができる。通常の平面型トランジスタはソース／ドレイン領域間に平面チャンネルを有する。このような平面型トランジスタのオン電流は活性領域の幅に比例し、ソース領域とドレイン領域との間の距離、すなわちゲート長に反比例する。よって、オン電流を増加させて素子の動作速度を高めるためにゲート長は減少させ、活性領域の幅は増加させねばならない。しかしながら、平面型トランジスタで前記活性領域の幅を増加させることは最近の素子の高集積化傾向に逆行することである。また、平面型トランジスタでソース領域とドレイン領域との間の間隔が短くなることによって短チャンネル効果(short channel effect)が発生しうる。したがって、次世代に用いられる短いチャンネル長を有するトランジスタを具現するためには短チャンネル効果の発生を効率的に抑えなければならない。しかしながら、半導体表面に平行にチャンネルが形成される従来の平面型トランジスタは平坦型チャンネル素子であるため構造的に素子サイズの縮小化ができず、短チャンネル効果の発生を抑制することが難しい。
【０００３】
前記短チャンネル効果を克服しながら前記トランジスタを縮小する方案としてリセスチャンネル(recess channel)を有するトランジスタが提案されている。前記リセスチャンネルトランジスタは、陥没されたチャンネル領域及び絶縁されたゲート電極を具備する。前記絶縁されたゲート電極は前記陥没されたチャンネル領域、すなわち、リセスチャンネル領域上に配置される。これによって、前記リセスチャンネルトランジスタは、平面型トランジスタより相対的に大きい有効チャンネル長(effective channel length)を確保することができる。すなわち、前記リセスチャンネルトランジスタは、短チャンネル効果による問題を改善することができる構造を提供する。しかしながら、リセスチャンネルトランジスタはオン−電流特性とボディー効果(body effect)の側面から、平面型トランジスタより相対的に不利な構造を有する。よって、リセスチャンネルトランジスタを低電力及び高性能半導体製品に用いるのに限界がある。
【０００４】
また、従来の平面型トランジスタを代替できる素子構造として、チャンネル両方にゲートを置いてチャンネルの電位を効果的に調節することのできる二重ゲート電界効果トランジスタが提案された。同時に、既存の半導体工程技術をそのまま利用しながら前面／後面ゲートを有する二重ゲート電界効果トランジスタを製造するための努力の一環としてフィン電界効果トランジスタ(Fin field effect transistor、Ｆｉｎ−ＦＥＴ)が提案された。チェンミングフー(ChenmingHu)らは米国特許第６，４１３，８０２Ｂ１号に「基板から垂直するように拡張された二重ゲートチャンネル構造を有するＦｉｎ−ＦＥＴ及びその製造方法(fin FET transistor structure having a double gate channel extending vertically from a substrate and methods of manufacture)」との名称で短チャンネル効果を抑制することができ、駆動電流を増加させることができるフィンチャンネル上の二重ゲートを開示した。Ｆｉｎ−ＦＥＴ二重ゲート素子は、平面型トランジスタと違って垂直しャンネルを具備して素子サイズの縮小化に最も有利であるだけでなく、従来の平面型トランジスタ製造技術との高い互換性を有する長所がある。また、ユンなど(Yoon et al.)によって米国公開特許第２００５／０１５３４９０Ａｌ号に「Ｆｉｎ−ＦＥＴ形成方法(Method of Forming Fin Field Effect Transistor)」との名称でメモリセルアレイのセルトランジスタとして用いるＦｉｎ−ＦＥＴを形成する方法が開示されている。このようなＦｉｎ−ＦＥＴはオン−電流特性、ボディー効果及びトランジスタのスイング特性(Sub-threshold swing)を改善することができるが、ソース／ドレイン領域とゲート電極との間の重畳面積の増加及び電界集中現象などによるＧＩＤＬ(gate induced drain leakage)が増加してトランジスタの性能が劣化することもある。このようなＦｉｎ−ＦＥＴをＤＲＡＭのセルトランジスタとして採用した場合、ＤＲＡＭの情報保有(data retention)特性の確保に困難が生じうる。
【特許文献１】米国特許第６，４１３，８０２Ｂ１号明細書
【特許文献２】米国特許出願公開第２００５／０１５３４９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、リセスチャンネル構造を有しながらフィン構造を有するトランジスタを採用する半導体素子を提供することにある。
【０００６】
本発明が解決しようとする他の技術的課題は、リセスチャンネル構造及びフィン構造を有するトランジスタを採用する半導体素子の製造方法を提供することにある。
【０００７】
本発明が解決しようとする他の技術的課題は、リセスチャンネル構造及びフィン構造を有するトランジスタをメモリセルトランジスタとして採用する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、リセスチャンネル構造及びフィン構造を有する半導体素子が提供される。この半導体素子は、半導体基板の活性領域を横切る上部ゲートトレンチを含む。前記上部ゲートトレンチと両端が重畳し、前記上部ゲートトレンチより低いレベルに位置し、前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチより小さい幅を有する下部ゲートトレンチが提供される。前記上部ゲートトレンチの側壁と前記下部ゲートトレンチとの間の前記上部ゲートトレンチの底面を部分的に覆って前記下部ゲートトレンチを埋め込み、前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うゲートパターンが提供される。
【０００９】
本発明のいくつかの実施形態で、前記ゲートパターンは前記上部ゲートトレンチの側壁と離隔することができる。
【００１０】
他の実施形態で、前記上部ゲートトレンチの側壁と前記ゲートパターンとの間に介在された絶縁性スペーサをさらに含むことができる。また、前記絶縁性スペーサの側壁及び底面に隣接する活性領域に提供されたソース／ドレイン領域をさらに含むことができる。
【００１１】
さらに他の実施形態で、前記ソース／ドレイン領域のうち選択された１つに電気的に接続されたデータ保存要素(data storage element)をさらに含むことができる。
【００１２】
さらに他の実施形態で、前記ゲートパターンは順に積層されたゲート誘電膜及びゲート電極から形成することができる。
【００１３】
さらに他の実施形態で、前記ゲートパターンによって覆われた前記下部ゲートトレンチの底面に隣接した活性領域の上下幅は前記ゲートパターンによって覆われた前記下部ゲートトレンチの側壁に隣接した活性領域の左右幅と等しいか大きい。
【００１４】
本発明の他の態様によれば、リセスチャンネル及びフィン構造を有する半導体素子の製造方法が提供される。この方法は、半導体基板に活性領域を画定する素子分離膜を形成することを含む。前記半導体基板の活性領域を横切る上部ゲートトレンチを形成する。前記上部ゲートトレンチの底面を部分エッチングし、前記上部ゲートトレンチとの両端が重畳し、前記上部ゲートトレンチの側壁と離隔するように前記上部ゲートトレンチより小さい幅を有する下部ゲートトレンチを形成する。前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。前記下部ゲートトレンチを埋め込み、前記露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、前記上部ゲートトレンチの側壁と離隔するように前記上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。
【００１５】
本発明のいくつかの実施形態で、前記上部ゲートトレンチを形成することは、前記素子分離膜を有する基板上に前記活性領域及び前記素子分離膜を部分的に露出させるマスクを形成し、前記マスクをエッチングマスクとして用いて前記活性領域をエッチングすることを含むことができる。
【００１６】
また、前記下部ゲートトレンチを形成することは、前記マスクをエッチングマスクとして用いて前記素子分離膜を部分エッチングし、前記マスク及び前記上部ゲートトレンチの側壁を覆う犠牲スペーサを形成し、前記マスク及び前記犠牲スペーサをエッチングマスクとして用いて前記上部ゲートトレンチの底面をエッチングすることを含むことができる。
【００１７】
また、前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングすることは、前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を利用して前記下部ゲートトレンチに隣接する前記素子分離膜を等方性エッチングし、前記犠牲スペーサ及び前記マスクを除去することを含むことができる。
【００１８】
他の実施形態で、前記ゲートパターンを形成することは、前記下部ゲートトレンチの側壁及び底面に隣接する活性領域の側壁を露出させた基板上にゲート膜を形成し、前記ゲート膜をパターニングすることを含むことができる。
【００１９】
さらに他の実施形態で、前記上部ゲートトレンチの側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成することをさらに含むことができる。さらに、前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース／ドレイン領域を形成することをさらに含むことができる。ここで、前記ソース／ドレイン領域を形成することは、前記上部ゲートトレンチの側壁に隣接する活性領域に不純物イオンを注入し、前記不純物イオンを前記絶縁性スペーサ下部に隣接する活性領域に拡散させることを含むことができる。
【００２０】
また、前記ソース／ドレイン領域のうち選択された１つに電気的に接続されたデータ保存要素を形成することをさらに含むことができる。
【００２１】
本発明のさらに他の態様によれば、リセスチャンネル構造及びフィン構造を有するトランジスタをメモリセルトランジスタとして採用する半導体素子の製造方法が提供される。この半導体素子の製造方法は、半導体基板に長軸及び短軸を有し、長軸方向及び短軸方向に二次元的に配列された複数個の活性領域を画定する素子分離膜を形成することを含む。前記半導体基板の活性領域を横切って前記素子分離膜に延長された上部トレンチを形成する。前記活性領域に位置する前記上部トレンチの底面を部分エッチングし、前記活性領域での前記上部トレンチと両端が重畳して前記上部トレンチの側壁と離隔されるように前記上部トレンチより小さい幅を有する下部ゲートトレンチを形成する。前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングして前記下部ゲートトレンチより大きい幅を有すると共に、前記下部ゲートトレンチより低いレベルの底面を有する下部フィールドトレンチを形成する。前記下部ゲートトレンチ及び前記下部フィールドトレンチを埋め込むと共に、前記活性領域に位置する前記上部トレンチの側壁と離隔されるように前記上部トレンチの底面を部分的に覆うゲートパターンを形成する。
【００２２】
本発明のいくつかの実施形態で、前記上部トレンチを形成することは、前記活性領域及び前記素子分離膜を部分的に露出させる開口部を有するマスクを形成し、前記マスクは順に積層された下部ハードマスク、上部ハードマスク及び犠牲マスクで形成され、前記上部ハードマスクは前記下部ハードマスク及び前記素子分離膜に対してエッチング選択比を有する物質で形成され、前記マスクをエッチングマスクとし前記開口部によって露出された前記活性領域及び前記素子分離膜をエッチングし、前記犠牲マスクを除去することを含むことができる。
【００２３】
前記開口部は、ポケット構造に形成されて、前記長軸方向に沿って配列された活性領域間の素子分離膜は前記マスクで覆うことができる。
【００２４】
前記下部ゲートトレンチを形成することは、前記下部ハードマスク、前記上部ハードマスク及び前記上部トレンチの側壁を覆う犠牲スペーサを形成し、前記犠牲スペーサ及び前記上部ハードマスクをエッチングマスクとして前記活性領域に位置する前記上部トレンチの底面を異方性エッチングし、前記上部ハードマスクを除去することを含むことができる。
【００２５】
前記上部ハードマスクが前記活性領域と同じ物質からなっている場合、前記上部ハードマスクは前記活性領域に位置する前記上部トレンチの底面をエッチングする間に同時にエッチングされて除去することができる。
【００２６】
前記下部フィールドトレンチを形成することは、前記犠牲スペーサ及び前記下部ハードマスクをエッチングマスクとし前記素子分離膜を異方性エッチングして予備下部フィールドトレンチを形成し、前記犠牲マスク及び前記下部ハードマスクをエッチングマスクにし前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を用いて前記予備下部フィールドトレンチを等方性エッチングし、前記犠牲スペーサ及び前記下部ハードマスクを除去することを含むことができる。
【００２７】
前記予備下部フィールドトレンチは、前記下部ゲートトレンチより低いレベルに位置する底面を有するように形成することができる。
【００２８】
前記上部トレンチ側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成することをさらに含むことができる。
【００２９】
前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース／ドレイン領域を形成することをさらに含むことができる。
【００３０】
前記ソース／ドレイン領域のうち選択された１つに電気的に接続されたデータ保存要素を形成することをさらに含むことができる。
【発明の効果】
【００３１】
本発明によれば、ソース／ドレイン領域とゲート電極との間の重畳面積を最小化しながらリセスチャンネル構造及びフィン構造を有するトランジスタが提供される。ソース／ドレイン領域とゲート電極との間の重畳面積を最小化することができるので、トランジスタのＧＩＤＬ(Gate induced drain leakage)を抑制することができる。また、リセスチャンネル構造及びフィン構造を有することによって、短チャンネル効果を抑制すると共に、トランジスタのオン電流特性を向上することができる。また、このようなトランジスタをセルトランジスタとして採用するＤＲＡＭのようなメモリ素子の情報保有特性を向上することができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００３３】
図１は、本発明の実施形態による半導体素子の平面図であり、図２ないし図８は本発明の実施形態による半導体素子の断面図である。図２ないし図８において、参照符号「Ａ」に示された部分は、図１のＩ−Ｉ’線に沿った断面領域を示し、参照符号「Ｂ」に示された部分は図１のＩＩ−ＩＩ’線に沿った断面領域を示す。
【００３４】
まず、図１及び図８を参照して本発明の実施形態による半導体素子を説明する。
【００３５】
図１及び図８を参照すると、半導体基板１００に活性領域１１０ａを限定する素子分離膜１１０ｓが提供される。ここで、前記素子分離膜１１０ｓは浅いトレンチ素子分離膜(shallow trench isolation)とすることができる。前記活性領域１１０ａは長軸及び短軸を有するように提供され、長軸方向及び短軸方向に沿って二次元的に複数個を配列することができる。前記素子分離膜１１０ｓと前記半導体基板１００との間に絶縁性ライナー１０６が提供される。前記絶縁性ライナー１０６は、シリコン窒化膜のような絶縁膜からなることができる。前記絶縁性ライナー１０６と前記半導体基板１００との間にバッファ酸化膜１０４を提供することができる。前記バッファ酸化膜１０４はシリコン酸化膜のような絶縁膜からなることができる。
【００３６】
前記活性領域１１０ａを横切る上部ゲートトレンチ１２０ｇが提供される。前記上部ゲートトレンチ１２０ｇと両端が重畳し、前記上部ゲートトレンチ１２０ｇより低いレベルに位置する下部ゲートトレンチ１３０ｇが提供される。ここで、前記下部ゲートトレンチ１３０ｇは、前記上部ゲートトレンチ１２０ｇの側壁と離隔するように前記上部ゲートトレンチ１２０ｇより小さい幅を有する。
【００３７】
前記上部ゲートトレンチ１２０ｇの側壁と前記下部ゲートトレンチ１３０ｇとの間に位置する前記上部ゲートトレンチ１２０ｇの底面を部分的に覆って前記下部ゲートトレンチ１３０ｇを埋め込み、前記下部ゲートトレンチ１３０ｇの底面及び側壁に隣接する活性領域の側壁を覆うゲートパターン１４０が提供される。ここで、前記ゲートパターン１４０は、前記上部ゲートトレンチ１２０ｇの側壁と離隔することができる。前記ゲートパターン１４０は、順に積層したゲート誘電膜１３４及びゲート電極１３６に形成することができる。  前記ゲート誘電膜１３４は、シリコン酸化膜または高誘電率膜(high-k dielectric layer)からなることができる。前記ゲート電極１３６は、ポリシリコン膜、金属膜及びシリサイド膜からなる群から選択された少なくとも１つの膜を含むことができる。前記ゲートパターン１４０によって覆われた前記下部ゲートトレンチ１３０ｇの底面に隣接する前記活性領域１１０ａ側壁の上下幅（Ｗ１）は前記ゲートパターン１４０によって覆われた前記下部ゲートトレンチ１３０ｇの側壁に隣接する前記活性領域１１０ａ側壁の左右幅（Ｗ２）と等しいか大きい。
【００３８】
前記上部ゲートトレンチ１２０ｇの側壁と前記ゲートパターン１４０との間に介在された絶縁性スペーサ１４５が提供される。前記絶縁性スペーサ１４５は、シリコン窒化膜またはシリコン酸化膜のような絶縁膜からなることができる。
【００３９】
前記上部ゲートトレンチ１２０ｇに隣接する活性領域１１０ａにソース／ドレイン領域１５０が提供されることができる。さらに好ましくは前記ソース／ドレイン領域１５０は前記絶縁性スペーサ１４５の側壁及び底面に隣接する活性領域に提供することができる。よって、前記ソース／ドレイン領域１５０と前記ゲートパターン１４０の重畳面積とを最小化することができる。その結果、前記ソース／ドレイン領域１５０と前記ゲートパターン１４０との間の重畳面積が最小化されることによって、ＧＩＤＬを最小化することができる。
【００４０】
前記ゲートパターン１４０が前記下部ゲートトレンチ１３０ｇを埋め込むことによって、前記ソース／ドレイン領域１５０間にリセスチャンネルを形成することができる。また、前記ゲートパターン１４０が前記下部ゲートトレンチ１３０ｇの底面及び側壁に隣接する活性領域１１０ａの側壁を覆うによって、フィン構造を形成することができる。よって、リセスチャンネル構造及びフィン構造を有するトランジスタが提供される。
【００４１】
上述のように、前記ソース／ドレイン領域１５０間にリセスチャンネルが形成されるので、トランジスタの有効チャンネル長(effective channel length)を増加させることができる。その結果、短チャンネル効果を抑制することができる。さらに、半導体素子の高集積化を具現することができる。
【００４２】
また、前記ゲートパターン１４０が前記下部ゲートトレンチ１３０ｇの底面及び側壁に隣接する活性領域１１０ａの側壁を覆うと共に、前記上部ゲートトレンチ１２０ｇの底面を部分的に覆うことによって、前記ゲート電極１４０のチャンネルに対する制御能力(controllability)を向上することができる。これによって、リセスチャンネルを有したにもかかわらず、トランジスタのオン電流特性を向上し、ボディー効果を抑制することができる。よって、トランジスタの動作速度を増加させることができる。
【００４３】
さらに、前記ソース／ドレイン領域１５０が前記上部ゲートトレンチ１２０ｇに隣接する活性領域、さらに具体的に前記絶縁性スペーサ１４５の側壁及び底面に隣接する活性領域に提供することによって前記ソース／ドレイン領域１５０と前記ゲート電極１３６との間の重畳面積を最小化することができる。これによって、前記ゲート電極１３６と前記ソース／ドレイン領域１５０との間の電場(electric field)を最小化することができる。その結果、トランジスタのＧＩＤＬを抑制することができる。よって、低電力で動作すると共に動作速度が早いトランジスタが提供される。
【００４４】
前記ソース／ドレイン領域１５０のうち選択された１つに電気的に接続されたデータ保存要素(data storage element)１９０を提供することができる。前記データ保存要素１９０はストレージキャパシタ(storage capacitor)とすることができる。前記ソース／ドレイン領域１５０のうち選択された１つの領域と前記データ保存要素１９０との間にベリドコンタクトプラグ１８５が提供される。また、前記ソース／ドレイン領域１５０のうち選択された１つの領域と前記ベリドコンタクトプラグ１８５との間に第１ランディングパッド１５５ｓが提供される。さらに、前記ソース／ドレイン領域１５０のうち前記データ保存要素１９０と電気的に接続されてない領域は導電性ライン１７０と電気的に接続されることができる。前記導電性ライン１７０はビットラインと定義され、前記ゲート電極１３６はワードラインと定義することができる。前記導電性ライン１７０と前記ソース／ドレイン領域１５０のうち選択された領域との間にはダイレクトコンタクトプラグ１６５が介在することができる。また、前記ダイレクトコンタクトプラグ１６５と前記ソース／ドレイン領域１５０のうち選択された領域との間には第２ランディングパッド１５５ｂが介在することができる。
【００４５】
上述のように、リセスチャンネル構造及びフィン構造を有するトランジスタをセルトランジスタとして採用するＤＲＡＭのようなメモリ素子が提供される。よって、情報保有特性が向上したＤＲＡＭのようなメモリ素子が提供される。このように提供されたＤＲＡＭのようなメモリ素子を採用する電子製品が提供されることによって、低電力及び高性能の電子製品を提供することができる。
【００４６】
次に、図１ないし図８を参照して本発明の実施形態による半導体素子の製造方法を説明する。
【００４７】
図１及び図２を参照すると、半導体基板１００に活性領域１１０ａを画定する素子分離膜１１０ｓを形成する。一方、前記素子分離膜１１０ｓによって複数個の活性領域１１０ａが画定することができる。前記素子分離膜１１０ｓによって複数個の活性領域１１０ａが画定された場合、前記活性領域１１０ａのそれぞれは長軸及び短軸を有し、前記活性領域１１０ａは長軸方向及び短軸方向に沿って二次元的に配列することができる。
【００４８】
前記素子分離膜１１０ｓは、浅いトレンチ素子分離技術を用いて形成することができる。具体的に、前記素子分離膜１１０ｓを形成することは、前記半導体基板１００の所定領域をエッチングして素子分離トレンチを形成し、前記素子分離トレンチを埋め込む絶縁膜を形成することを含むことができる。一方、前記半導体基板１００をエッチングして前記素子分離トレンチを形成した後、前記トレンチの内壁にバッファ酸化膜１０４及び絶縁性ライナー１０６を順に形成することができる。前記バッファ酸化膜１０４を形成する理由は、前記素子分離トレンチを形成する間に前記半導体基板１００に加えられたエッチング損傷を治癒(curing)するためである。前記バッファ酸化膜１０４は、前記素子分離トレンチを有する基板を熱酸化させることで形成することができる。前記絶縁性ライナー１０６は化学気相蒸着法によるシリコン窒化膜で形成することができる。前記絶縁性ライナー１０６を形成する理由は、半導体素子を形成するための後続熱工程によって前記素子分離トレンチ内壁の半導体基板が酸化することを防止できるからである。また、前記絶縁性ライナー１０６を形成することによって、前記活性領域１１０ａの平面積が後続熱工程による酸化により低減することを抑制することができる。
【００４９】
図１及び図３を参照すると、前記素子分離膜１１０ｓを有する基板上に前記活性領域１１０ａを横切って前記素子分離膜１１０ｓに延長された開口部１１５ａを有するマスク１１５を形成することができる。前記マスク１１５は順に積層された下部ハードマスク１１２、上部ハードマスク１１３及び犠牲マスクで形成することができる。前記下部ハードマスク１１２は、前記素子分離膜１１０ｓ及び前記活性領域１１０ａに対してエッチング選択比を有する物質で形成することができる。前記上部ハードマスク１１３は、前記下部ハードマスク１１２及び前記素子分離膜１１０ｓに対してエッチング選択比を有する物質で形成することができる。例えば、前記下部ハードマスク１１２がシリコン窒化膜で形成された場合、前記上部ハードマスク１１３はシリコン膜または非晶質炭素膜で形成することができる。前記犠牲マスク１１５はフォトレジスト膜で形成することができる。
【００５０】
一方、前記マスク１１５の前記開口部１１５ａは、ポケット構造(pocket structure)で形成することができる。具体的に、前記活性領域１１０ａが複数個として提供された場合、前記活性領域１１０ａの長軸方向に沿って配列された活性領域１１０ａ間に位置する素子分離膜が前記マスク１１５によって覆われるように前記開口部１１５ａは前記活性領域１１０ａを横切って前記素子分離膜１１０ｓに延長されるポケット構造に形成することができる。すなわち、図３に示すように前記活性領域１１０ａの短軸に実質的に平行な前記活性領域１１０ａの側壁間に位置する素子分離膜１１０ｓは前記マスク１１５によって覆われることができる。
【００５１】
一方、図面に示せなかったが、前記下部ハードマスク１１２を形成する前に、パッド酸化膜を形成することができる。前記下部ハードマスク１１２がシリコン窒化膜で形成された場合、前記パッド酸化膜は前記活性領域１１０ａと前記下部ハードマスク１１２との間の熱膨脹係数(thermal expansion coefficient)の差によるストレスを緩和させることができる。
【００５２】
前記マスク１１５をエッチングマスクとし前記開口部１１５ａによって露出された前記活性領域１１０ａをエッチングすることができる。前記マスク１１５をエッチングマスクとして前記活性領域１１０ａをエッチングすることは異方性エッチング工程を用いて行うことができる。その結果、前記活性領域１１０ａを横切る上部ゲートトレンチ１２０ｇを形成することができる。
【００５３】
前記マスク１１５をエッチングマスクとして用いて前記開口部１１５ａによって露出した前記素子分離膜１１０ｓをエッチングすることができる。その結果、前記活性領域１１０ａを横切る上部ゲートトレンチ１２０ｇ及び前記上部ゲートトレンチ１２０ｇから前記素子分離膜１１０ｓに延長された上部フィールドトレンチ１２０ｆからなった上部トレンチ１２１を形成することができる。
【００５４】
図１及び図４を参照すると、前記犠牲マスク１１４を除去することができる。前記下部ハードマスク１１２、前記上部ハードマスク１１３及び前記上部トレンチ１２１の側壁を覆う犠牲スペーサ１２５を形成することができる。その結果、前記上部トレンチ１２１の底面が部分的に露出することができる。すなわち、前記上部ゲートトレンチ１２０ｇ及び前記上部フィールドトレンチ１２０ｆの底面が部分的に露出することができる。前記犠牲スペーサ１２５は前記下部ハードマスク１１２と同一のエッチング率を有する物質で形成することができる。例えば、前記下部ハードマスク１１２がシリコン窒化膜で形成された場合、前記犠牲スペーサ１２５もシリコン窒化膜で形成することができる。
【００５５】
図１及び図５を参照すると、前記犠牲スペーサ１２５及び前記上部ハードマスク１１３をエッチングマスクとして前記上部ゲートトレンチ１２０ｇの底面をエッチングして下部ゲートトレンチ１３０ｇを形成することができる。ここで、前記上部ゲートトレンチ１２０ｇの底面のエッチングは異方性エッチング工程を利用することができる。よって、前記下部ゲートトレンチ１３０ｇは前記上部ゲートトレンチ１２０ｇより小さい幅を有する。また、前記下部ゲートトレンチ１３０ｇの両端は前記上部ゲートトレンチ１２０ｇの両端と重畳することができる。よって、前記下部ゲートトレンチ１３０ｇによって前記素子分離膜１１０ｓの所定領域を露出することができる。
【００５６】
一方、前記上部ハードマスク１１３がシリコン膜で形成され、前記活性領域１１０ａが単結晶シリコンからなった場合、前記下部ゲートトレンチ１３０ｇを形成する間に、前記上部ハードマスク１１３がエッチングされて除去される。よって、前記下部ハードマスク１１２及び前記犠牲スペーサ１２５が残存することができる。このように、前記上部ハードマスク１１３が前記活性領域１１０ａと同じ物質で形成された場合、前記上部ハードマスク１１３を除去するための別のエッチング工程を省略することができるので、半導体素子の製造費用を低減できると共に、工程時間を減縮することができる。反面、前記上部ハードマスク１１３が非晶質炭素膜のような物質で形成された場合、前記上部ハードマスク１１３を除去するためのエッチング工程を進行することができる。
【００５７】
前記下部ハードマスク１１２及び前記犠牲スペーサ１２５をエッチングマスクとして用いて前記下部ゲートトレンチ１３０ｇによって露出された素子分離膜１１０ｓを部分エッチングして前記下部ゲートトレンチ１３０ｇの底面及び側壁に隣接する活性領域１１０ａの側壁を露出させる下部フィールドトレンチ１３０ｆを形成することができる。ここで、前記下部ゲートトレンチ１３０ｇによって露出した前記素子分離膜１１０ｓを部分エッチングすることは、前記素子分離膜１１０ｓに対して高いエッチング率を有する等方性エッチング工程を利用することができる。よって、前記下部ゲートトレンチ１３０ｇの底面に隣接する前記露出した活性領域１１０ａ側壁の上下幅（Ｗ１）は、前記下部ゲートトレンチ１３０ｇの側壁に隣接する前記露出した活性領域１１０ａ側壁の左右幅（Ｗ２）と等しくすることができる。
【００５８】
一方、前記下部ハードマスク１１２及び前記犠牲スペーサ１２５をエッチングマスクとして前記上部フィールドトレンチ１２０ｆの底面を異方性エッチングして予備下部フィールドトレンチを形成し、前記予備下部フィールドトレンチ側壁及び底面の素子分離膜を等方性エッチングして前記下部ゲートトレンチ１３０ｇの底面及び側壁に隣接する活性領域の側壁を露出させる下部フィールドトレンチ１３０ｆを形成することができる。その結果、前記下部ゲートトレンチ１３０ａ及び前記下部フィールドトレンチ１３０ｆからなった下部トレンチ１３１を形成することができる。一方、後続工程によって完成されるトランジスタのオン電流特性をさらに向上させるために前記予備下部フィールドトレンチが前記下部ゲートトレンチ１３０ｆより低い底面を有するように形成することができる。よって、前記下部フィールドトレンチ１３０ｆは、前記下部ゲートトレンチ１３０ｇの側壁及び底面に隣接する活性領域１１０ａの側壁を露出させることができる。ここで、前記下部ゲートトレンチ１３０ｇの底面に隣接する前記露出した活性領域１１０ａ側壁の上下幅（Ｗ１）は、前記下部ゲートトレンチ１３０ｇの側壁に隣接する前記露出した活性領域１１０ａ側壁の左右幅（Ｗ２）より大きくすることができる。このようなことは、後続工程によって形成されるゲートパターンと前記活性領域１１０ａの側壁の重畳面積とを増加させることによって、トランジスタのオン電流特性を向上させることができる。すなわち、トランジスタの動作速度を向上させることができる。
【００５９】
したがって、前記下部ゲートトレンチ１３０ｇの底面に隣接する前記露出した活性領域１１０ａ側壁の上下幅（Ｗ１）は、前記下部ゲートトレンチ１３０ｇの側壁に隣接する前記露出した活性領域１１０ａ側壁の左右幅（Ｗ２）と等しいか大きくすることができる。
【００６０】
続いて、前記下部ハードマスク１１２及び前記犠牲スペーサ１２５を除去して図６に示すように前記上部ゲートトレンチ１２０ｇの側壁及び底面を露出することができる。
【００６１】
図１及び図７を参照すると、前記下部トレンチ１３１を埋め込み前記上部ゲートトレンチ１２０ｇの側壁と離隔されるように前記上部ゲートトレンチ１２０ｇの底面を部分的に覆うゲートパターン１４０を形成する。前記ゲートパターン１４０は前記下部ゲートトレンチ１３０ｇ及び前記下部フィールドトレンチ１３０ｆを埋め込むように形成されるので、前記下部フィールドトレンチ１３０ｆによって露出した前記活性領域１１０ａの側壁を覆うことができる。図７で、指示符号「ＦＧ」は前記ゲートパターン１４０によって覆われた前記活性領域１１０ａの側壁を示す。よって、前記ゲートパターン１４０によって覆われた前記活性領域１１０ａの側壁（ＦＧ）は前記下部フィールドトレンチ１３０ｆによって露出された活性領域の側壁に対応される。
【００６２】
前記ゲートパターン１４０を形成することは、前記下部ハードマスク１１２及び前記犠牲スペーサ１２５を除去して前記上部ゲートトレンチ１２０ｇの側壁及び底面を露出させた基板上にゲート膜を形成し、前記ゲート膜をパターニングすることを含むことができる。前記ゲートパターン１４０は順に積層されたゲート誘電膜１３４及びゲート電極１３６で形成することができる。前記ゲート誘電膜１３４はシリコン酸化膜または高誘電膜で形成することができる。前記ゲート電極１３６はポリシリコン膜、金属膜及びシリサイド膜からなる群から選択された少なくとも１つの膜を含むように形成することができる。一方、前記ゲート膜をパターニングする前に、ハードマスクとして用いるキャッピング膜１４３を形成することができる。前記キャッピング膜１４３はシリコン窒化膜で形成することができる。
【００６３】
前記上部ゲートトレンチ１２０ｇの側壁と前記ゲートパターン１４０との間を埋め込む絶縁性スペーサ１４５を形成することができる。前記絶縁性スペーサ１４５を形成することは前記ゲートパターン１４０を有する基板上にスペーサ絶縁膜を形成し、前記スペーサ絶縁膜を異方性エッチングすることを含むことができる。
【００６４】
前記ゲートパターン１４０両側の活性領域１１０ａにソース／ドレイン領域１５０を形成することができる。さらに好ましくは前記絶縁性スペーサ１４５の側壁及び底面に隣接する活性領域にソース／ドレイン領域１５０を形成することができる。
【００６５】
前記ソース／ドレイン領域１５０を形成することは、前記ゲートパターン１４０との重畳面積を最小化するように、前記上部ゲートトレンチ１２０ｇの側壁に隣接する活性領域に不純物イオンを注入し、前記不純物イオンを前記絶縁性スペーサ１４５下部に隣接する活性領域に拡散させることを含むことができる。ここで、上部ゲートトレンチ１２０ｇの側壁に隣接する活性領域に不純物イオンを注入することは前記素子分離膜１１０ｓ、前記ゲートパターン１４０及び前記絶縁性スペーサ１４５をイオン注入マスクとして前記活性領域１１０ａに不純物イオンを注入することを含むことができる。よって、前記ソース／ドレイン領域１５０と前記ゲートパターン１４０との間の重畳面積を最小化することができる。その結果、前記ソース／ドレイン領域１５０と前記ゲート電極１３６との間の重畳面積を最小化することができる。
【００６６】
上述のような構成要素からリセスチャンネル構造及びフィン構造を有するトランジスタが提供される。すなわち、前記ゲートパターン１４０が前記下部ゲートトレンチ１３０ｇを埋め込むことによって前記ソース／ドレイン領域１５０間にリセスチャンネルを形成することができる。また、前記ゲートパターン１４０が前記下部ゲートトレンチ１３０ｇの底面及び側壁に隣接する活性領域の側壁を覆うと共に、前記下部ゲートトレンチ１３０ｇに隣接した前記上部ゲートトレンチ１２０ｇの底面を部分的に覆うことによってフィン構造が形成される。このようなリセスチャンネル構造及びフィン構造を有するトランジスタについては前述したので詳しい説明は省略する。
【００６７】
図１及び図８を参照すると、自己整列コンタクト工程(self-align contact process)を用いて前記ソース／ドレイン領域１５０に電気的に接続する第１ランディングパッド１５５ｓ及び第２ランディングパッド１５５ｂを形成することができる。前記第１ランディングパッド１５５ｓは前記ソース／ドレイン領域１５０のうち選択された１つに電気的に接続することができる。
【００６８】
前記ランディングパッド１５５ｓ、１５５ｂを有する基板上に下部絶縁膜１６０を形成することができる。前記下部絶縁膜１６０を貫通し、前記第２ランディングパッド１５５ｂに電気的に接続するダイレクトコンタクトプラグ１６５を形成することができる。前記下部絶縁膜１６０上に前記ダイレクトコンタクトプラグ１６５を覆う導電性ライン１７０を形成することができる。前記導電性ライン１７０をビットラインに定義することができる。前記導電性ライン１７０をビットラインに定義した場合、前記ゲート電極１３６はワードラインに定義することができる。前記導電性ライン１７０を有する基板上に上部絶縁膜１７５を形成することができる。前記上部絶縁膜１７５及び前記下部絶縁膜１６０はシリコン酸化膜で形成することができる。前記上部絶縁膜１７５及び前記下部絶縁膜１６０を順に貫通し前記第１ランディングパッド１５５ｓと電気的に接続するベリドコンタクトプラグ１８０を形成することができる。前記上部絶縁膜１７５上に前記ベリドコンタクトプラグ１８５を覆うデータ保存要素１９０を形成することができる。前記データ保存要素１９０はストレージキャパシタとすることができる。よって、リセスチャンネル構造及びフィン構造を有するトランジスタをセルトランジスタとして採用するＤＲＡＭのようなメモリ素子を提供することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係る半導体素子の平面図である。
【図２】本発明の実施形態に係る半導体素子の断面図である。
【図３】本発明の実施形態に係る半導体素子の断面図である。
【図４】本発明の実施形態に係る半導体素子の断面図である。
【図５】本発明の実施形態に係る半導体素子の断面図である。
【図６】本発明の実施形態に係る半導体素子の断面図である。
【図７】本発明の実施形態に係る半導体素子の断面図である。
【図８】本発明の実施形態に係る半導体素子の断面図である。
【符号の説明】
【００７０】
１００  半導体基板
１１０ａ  活性領域
１１０ｓ  素子分離膜
１２０ｇ  上部ゲートトレンチ
１３０ｇ  下部ゲートトレンチ
１４０  ゲートパターン
１４５  絶縁性スペーサ
１５０  ソース／ドレイン領域
【図１】
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【図２】
2008047909.tif 000004
【図３】
2008047909.tif 000005
【図４】
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【図５】
2008047909.tif 000007
【図６】
2008047909.tif 000008
【図７】
2008047909.tif 000009
【図８】
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