(57)【要約】【課題】電界効果型トランジスタのドレイン端部の電界集中を抑制する。【解決手段】ゲート電極５両側の半導体基板３内に比較的低不純物濃度のＬＤＤ領域７ａ，７ｂを形成し、一方のＬＤＤ領域７ｂ上には、ゲート電極５のサイドウォール６と離間してシリサイドブロック膜９を形成する。そして、そのシリサイドブロック膜９の素子分離領域２側の半導体基板３内、およびＬＤＤ領域７ａ側の半導体基板３内に、比較的高不純物濃度のソース領域８ａおよびドレイン領域８ｂをそれぞれ形成する。サイドウォール６とシリサイドブロック膜９との間の領域にドレイン領域８ｂのような高不純物濃度の領域を形成せず、それにより、ＬＤＤ領域７ｂ端部の電界集中を抑制する。さらに、その領域の表面にシリサイド層１０ｃを形成し、低抵抗化を図る。【選択図】図１
2008211088.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタを備える半導体装置において、
半導体基板上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に形成されたサイドウォールと、
前記ゲート電極両側の前記半導体基板内に形成された第１不純物領域と、
前記第１不純物領域のうち一方の第１不純物領域上に前記サイドウォールと離間して形成されたシリサイドブロック膜と、
前記一方の第１不純物領域が形成されている側で前記シリサイドブロック膜の前記サイドウォール側と反対側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ形成された第２不純物領域と、
前記ゲート電極表面と、前記第２不純物領域表面と、前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域表面とにそれぞれに形成されたシリサイド層と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１，第２不純物領域は、同じ導電型であり、かつ、前記第１不純物領域は、前記第２不純物領域よりも低濃度であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１不純物領域は、前記第２不純物領域よりも、前記半導体基板内の浅い領域に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１不純物領域は、前記ゲート電極の下の領域に達するように形成され、
前記第２不純物領域は、前記一方の第１不純物領域が形成されている側では前記シリサイドブロック膜直下の領域に達するように形成され、前記他方の第１不純物領域が形成されている側では前記サイドウォール直下の領域に達するように形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記サイドウォール及び前記シリサイドブロック膜は、同一組成の絶縁膜により構成されることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
電界効果型トランジスタを備える半導体装置の製造方法において、
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
形成された前記ゲート電極両側の前記半導体基板内に不純物を導入して第１不純物領域を形成する工程と、
前記ゲート電極にサイドウォールを形成し、前記第１不純物領域のうち一方の第１不純物領域上の一部に前記サイドウォールと離間してシリサイドブロック膜を形成する工程と、
前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域を覆うマスクを形成する工程と、
形成された前記マスクを用いて不純物を導入し、前記一方の第１不純物領域が形成されている側で前記シリサイドブロック膜の前記サイドウォール側と反対側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ第２不純物領域を形成する工程と、
前記マスクを除去する工程と、
前記ゲート電極表面と、前記第２不純物領域表面と、前記マスクが除去された前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域表面とにそれぞれシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１，第２不純物領域を形成する際には、前記第１，第２不純物領域を同じ導電型で形成し、かつ、前記第１不純物領域を前記第２不純物領域よりも低濃度で形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１，第２不純物領域を形成する際には、前記第１不純物領域を、前記第２不純物領域よりも、前記半導体基板内の浅い領域に形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第１不純物領域を形成する際には、前記第１不純物領域を前記ゲート電極の下の領域に達するように形成することを特徴とする請求項６から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記シリサイドブロック膜を形成する工程は、前記第１不純物領域を形成する工程の後、前記半導体基板上に絶縁膜を堆積し、異方性エッチングを行うことにより前記ゲート電極に前記サイドウォールを形成すると共に、前記一方の第１不純物領域上の一部に前記絶縁膜を残存させる工程とを有することを特徴とする請求項６から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、比較的動作電圧の高いトランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成するトランジスタには、所望の性能を満足し、また、信頼性が高いことが要求される。ロジック回路とアナログ回路が混載される半導体装置のような場合、ロジック回路のトランジスタ（ロジックトランジスタ）には、特にその性能の高さが要求され、アナログ回路のトランジスタ（アナログトランジスタ）には、特にその信頼性の高さが要求される。
【０００３】
アナログトランジスタは、信頼性が高く、大きな出力電圧振幅が得られるよう、ゲート電極近傍のドレイン端部の電界を十分に緩和してホットキャリアの発生を抑える必要がある。そのために、十分なアニールにより不純物分布に傾斜を持たせ、それによってドレイン端部の電界を緩和させる方法がある。ただし、アナログトランジスタをロジックトランジスタと混載する場合、ロジックトランジスタの性能を劣化させないために、そのような十分なアニールを行うことは実際には難しい。
【０００４】
従来は、いわゆるシリサイドブロック領域を有するトランジスタを構成し、それにより、ドレイン端部の電界を緩和させようとする試みもなされている（例えば、特許文献１，２参照。）。
【特許文献１】特開２００３−１３３４３３号公報
【特許文献２】特開２００４−１１１７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
シリサイドブロック領域を有するトランジスタは、例えば、次のようにして形成することができる。
まず、素子分離領域で画定された素子領域の半導体基板上にゲート絶縁膜を介してゲート電極を形成した後、その両側の半導体基板内にＬＤＤ（Lightly Doped Drain）領域を形成する。その後、全面に絶縁膜を形成し、それをエッチングしてゲート電極にサイドウォールを形成する。その際は、サイドウォールから少し離れた一方（ドレイン側になる方）のＬＤＤ領域上に、ゲート電極と平行に、その絶縁膜をシリサイドブロック膜として残すようにする。そして、その状態でイオン注入を行ってソース・ドレイン領域を形成した後、ゲート電極およびソース・ドレイン領域の表面をシリサイド化する。
【０００６】
ソース・ドレイン領域形成用のイオン注入は、ドレイン側については、ＬＤＤ領域上に残されていたシリサイドブロック膜により、シリサイドブロック膜の両側、すなわち素子分離領域側とサイドウォール側の半導体基板に対して行われ、その後それらの領域はシリサイド化される。シリサイドブロック膜の下は、ソース・ドレイン領域形成用のイオン注入が行われず、またその後のシリサイド化も行われない、すなわちシリサイドブロック領域になる。これにより、ドレイン側については、比較的低不純物濃度のシリサイドブロック領域の両側に、比較的高不純物濃度の領域が形成されるようになる。
【０００７】
このようにして形成されるトランジスタでは、その構造上、素子分離領域側の高濃度不純物領域（ドレイン領域）に大きな電圧が印加された場合に、シリサイドブロック領域が寄生抵抗として働き、電圧が降下し、ゲート電極近傍のドレイン端部の電界が緩和されることが期待される。また、このようなトランジスタを形成するためには、通常のプロセスに比べて新たにアニールを追加する必要がなく、ロジックトランジスタを混載する場合にも、そのアニールによる性能劣化を招く心配がなくなる。
【０００８】
しかし、上記のようなシリサイドブロック領域を有するトランジスタを形成した場合でも、素子分離領域側の高濃度不純物領域に高電圧を印加すると、実際にはシリサイドブロック領域の寄生抵抗に十分に電圧がかからず、結局ゲート電極近傍のドレイン端部の電界が緩和されない場合があるという問題があることがわかった。
【０００９】
したがって、このようなトランジスタをアナログトランジスタに適用したとしても、印加電圧によってはホットキャリアの発生を抑えることは難しくなり、その結果、アナログトランジスタ、さらにはそれがロジックトランジスタと共に混載された半導体装置について、一定レベル以上の性能と信頼性を確保することも難しくなる。
【００１０】
本発明はこのような点に鑑みてなされたものであり、高性能かつ高信頼性の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では、上記課題を解決するために、電界効果型トランジスタを備える半導体装置において、半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極に形成されたサイドウォールと、前記ゲート電極両側の前記半導体基板内に形成された第１不純物領域と、前記第１不純物領域のうち一方の第１不純物領域上に前記サイドウォールと離間して形成されたシリサイドブロック膜と、前記一方の第１不純物領域が形成されている側で前記シリサイドブロック膜の前記サイドウォール側と反対側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ形成された第２不純物領域と、前記ゲート電極表面と、前記第２不純物領域表面と、前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域表面とにそれぞれに形成されたシリサイド層と、を有することを特徴とする半導体装置が提供される。
【００１２】
このような半導体装置によれば、第１不純物領域が、ゲート電極両側の半導体基板内に形成され、シリサイドブロック膜が、一方の第１不純物領域上にゲート電極のサイドウォールと離間して形成される。そして、第２不純物領域が、そのシリサイドブロック膜のサイドウォール側と反対側の半導体基板内と、他方の第１不純物領域側の半導体基板内とに、それぞれ形成される。シリサイドブロック膜のサイドウォール側、すなわちシリサイドブロック膜とサイドウォールとの間には、第１不純物領域が形成され、第２不純物領域は形成されず、また、その表面には、シリサイド層が形成される。
【００１３】
また、本発明では、上記課題を解決するために、電界効果型トランジスタを備える半導体装置の製造方法において、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、形成された前記ゲート電極両側の前記半導体基板内に不純物を導入して第１不純物領域を形成する工程と、前記ゲート電極にサイドウォールを形成し、前記第１不純物領域のうち一方の第１不純物領域上の一部に前記サイドウォールと離間してシリサイドブロック膜を形成する工程と、前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域を覆うマスクを形成する工程と、形成された前記マスクを用いて不純物を導入し、前記一方の第１不純物領域が形成されている側で前記シリサイドブロック膜の前記サイドウォール側と反対側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ第２不純物領域を形成する工程と、前記マスクを除去する工程と、前記ゲート電極表面と、前記第２不純物領域表面と、前記マスクが除去された前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域表面とにそれぞれシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１４】
このような半導体装置の製造方法によれば、シリサイドブロック膜とサイドウォールとの間には、第１不純物領域が形成され、第２不純物領域は形成されず、また、その表面には、シリサイド層が形成された半導体装置が得られる。
【発明の効果】
【００１５】
本発明では、半導体基板上に形成されたゲート電極の一方の側について、その半導体基板内に形成された第１不純物領域上に、そのゲート電極のサイドウォールと離間してシリサイドブロック膜を形成し、そのシリサイドブロック膜のサイドウォール側と反対側の半導体基板内に第２不純物領域を形成する。そして、そのシリサイドブロック膜を挟んだサイドウォール側の第１不純物領域表面と、その反対側に形成された第２不純物領域表面とに、シリサイド層を形成する。これにより、その第２不純物領域に電圧が印加されたときにはゲート電極近傍の電界集中を効果的に抑えることができ、さらに、シリサイドブロック領域とゲート電極との間の領域の抵抗を低く抑えることができる。したがって、信頼性が高く、かつ、優れた性能を有する半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の半導体装置の構成例を示す図である。
【００１７】
図１に示す第１の実施の形態の半導体装置１は、素子分離領域２で画定された半導体基板３の素子領域にウェル領域１２が形成され、ゲート絶縁膜４を介してゲート電極５が形成され、そのゲート電極５にサイドウォール６が形成された構成を有している。ゲート電極５両側の半導体基板３内には、所定の不純物が所定の濃度で導入されたＬＤＤ領域７ａ，７ｂ、ソース領域８ａおよびドレイン領域８ｂが形成されている。
【００１８】
ＬＤＤ領域７ａ，７ｂは、半導体基板３内において、部分的にゲート電極５の下の領域まで広がるように形成されている。ソース領域８ａおよびドレイン領域８ｂは、ＬＤＤ領域７ａ，７ｂより深く、より高濃度に形成されている。ソース領域８ａが部分的にサイドウォール６直下の領域まで広がるように形成されているのに対し、ドレイン領域８ｂは、サイドウォール６から所定の距離だけ離れた領域に形成されている。
【００１９】
また、この半導体装置１は、ドレイン領域８ｂ側のＬＤＤ領域７ｂ上に、サイドウォール６と離間して、ゲート電極５と平行に延在するシリサイドブロック膜９が形成されている。そして、素子分離領域２、シリサイドブロック膜９およびサイドウォール６を除く半導体表面、すなわち、ゲート電極５、ソース領域８ａおよびドレイン領域８ｂの各表面、並びにサイドウォール６とシリサイドブロック膜９との間のＬＤＤ領域７ｂの表面には、それぞれシリサイド層１０，１０ａ，１０ｂ，１０ｃが形成されている。シリサイドブロック膜９直下の領域は、シリサイド化されていないシリサイドブロック領域１１になっている。
【００２０】
このように、半導体装置１では、ドレイン領域８ｂが、シリサイドブロック膜９のサイドウォール６側と反対側の半導体基板３内にのみ形成され、サイドウォール６とシリサイドブロック膜９との間の半導体基板３内には形成されていない。このような構成とすることにより、ドレイン領域８ｂに高電圧が印加された場合にも、ゲート電極５近傍のＬＤＤ領域７ｂ端部における電界集中を効果的に抑制することが可能になる。
【００２１】
ここで、このようにサイドウォール６とシリサイドブロック膜９との間の半導体基板３内にドレイン領域８ｂのような比較的高濃度の不純物領域を形成しなかった半導体装置１内の電位分布を調べた結果について述べる。
【００２２】
図２および図３は半導体装置内の電位分布を説明する図であって、（Ａ）は半導体装置構成、（Ｂ）はその要部の電位分布の一例である。なお、図２および図３では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００２３】
電位分布の検討には、図２（Ａ）に示すような、シリサイドブロック膜９のサイドウォール６側と反対側の半導体基板３内にのみ、ＬＤＤ領域７ｂに比べ高不純物濃度のドレイン領域８ｂを形成した半導体装置１を用いた。また、比較のため、図３（Ａ）に示すような、サイドウォール６とシリサイドブロック膜９との間の半導体基板３内にも、ドレイン領域８ｂと同様の比較的高濃度の不純物領域１０１を形成した半導体装置１００を用いた。これら半導体装置１，１００のゲート電極５およびソース領域８ａを０Ｖに設定して、ドレイン領域８ｂに１０Ｖの電圧を印加したときにおける、半導体装置１，１００要部の電位分布の一例を、図２（Ｂ），図３（Ｂ）にそれぞれ示す。
【００２４】
まず、図３（Ａ）に示したようにサイドウォール６とシリサイドブロック膜９との間に比較的高濃度の不純物領域１０１が形成された半導体装置１００では、ドレイン領域８ｂに１０Ｖの電圧を印加すると、図３（Ｂ）に示したように、ゲート電極５近傍において電界が集中してしまった。一方、図２（Ａ）に示したようにサイドウォール６とシリサイドブロック膜９との間に不純物領域として比較的低濃度のＬＤＤ領域７ｂしか形成されていない半導体装置１では、ドレイン領域８ｂに１０Ｖの電圧を印加しても、図２（Ｂ）に示したように、半導体装置１００で見られたようなゲート電極５近傍の電界集中が抑えられた。このように、半導体装置１は、ドレイン領域８ｂに高電圧が印加された場合にも、電界集中を効果的に抑制することが可能になっている。
【００２５】
また、この半導体装置１は、ゲート電極５、ソース領域８ａおよびドレイン領域８ｂの各表面にシリサイド層１０，１０ａ，１０ｂが形成されているほか、サイドウォール６とシリサイドブロック膜９との間のＬＤＤ領域７ｂ表面にもシリサイド層１０ｃが形成されている。これにより、ゲート電極５近傍のＬＤＤ領域７ｂ端部の電界を緩和する効果に加え、ドレイン領域８ｂとゲート電極５との間の寄生抵抗を低減する効果も得ることができる。
【００２６】
図４はサイドウォール−シリサイドブロック膜間のシリサイド層による寄生抵抗低減効果を説明する図であって、（Ａ）はサイドウォール−シリサイドブロック膜間にシリサイド層を有しない半導体装置、（Ｂ）はサイドウォール−シリサイドブロック膜間にシリサイド層を有する半導体装置である。なお、図４では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００２７】
図４（Ａ）に示す半導体装置２００は、サイドウォール６とシリサイドブロック膜９との間のＬＤＤ領域７ｂ表面にシリサイド層１０ｃが形成されていない点で、図４（Ｂ）に示す半導体装置１と相違している。
【００２８】
図４（Ａ），（Ｂ）に示した半導体装置２００，１において、サイドウォール６の幅が８０ｎｍ、サイドウォール６とシリサイドブロック膜９との間隔が８０ｎｍ、シリサイドブロック膜９の幅が２４０ｎｍである場合を想定する。
【００２９】
まず、図４（Ａ）に示した半導体装置２００について、そのＬＤＤ領域７ｂのシート抵抗が４００Ω／□であるとすると、そのドレイン領域８ｂとゲート電極５との間の半導体基板３表面領域の寄生抵抗は、大体、次のように見積もることができる。
【００３０】
４００Ω／□×（０．０８μｍ＋０．０８μｍ＋０．２４μｍ）＝１６０Ω・μｍ
一方、図４（Ｂ）に示した半導体装置１について、そのシリサイド層１０ｃのシート抵抗が２０Ω／□であるとすると、そのドレイン領域８ｂとゲート電極５との間の半導体基板３表面領域の寄生抵抗は、大体、次のように見積もることができる。
【００３１】
４００Ω／□×（０．０８μｍ＋０．２４μｍ）＋２０Ω／□×０．０８μｍ≒１３０Ω・μｍ
このように、サイドウォール６とシリサイドブロック膜９との間のＬＤＤ領域７ｂ表面にシリサイド層１０ｃを形成することにより、形成しなかった場合に比べ、ドレイン領域８ｂとゲート電極５との間の寄生抵抗を１９％低減することができる。
【００３２】
続いて、上記のような構成を有する半導体装置１の形成方法について説明する。
図５は第１の実施の形態のＬＤＤ領域形成工程の要部断面模式図、図６は第１の実施の形態の絶縁膜・レジスト形成工程の要部断面模式図、図７は第１の実施の形態のエッチング工程の要部断面模式図、図８は第１の実施の形態のレジスト形成・イオン注入工程の要部断面模式図である。
【００３３】
まず、図５に示すように、半導体基板３にＳＴＩ（Shallow Trench Isolation）法等を用いて素子分離領域２を形成した後、ウェル領域１２を形成し、その半導体基板３上に絶縁膜、ポリシリコン等の導電性材料を順に形成して、それらを加工し、ゲート絶縁膜４およびゲート電極５を形成する。その際は、ゲート電極５から素子分離領域２までの距離が、ソース側となる方に比べてドレイン側となる方が長くなるように、ゲート電極５を形成する。その後、所定の不純物を所定の条件でイオン注入し、図５に示したようなＬＤＤ領域７ａ，７ｂを形成する。
【００３４】
ＬＤＤ領域７ａ，７ｂの形成後は、図６に示すように、全面に絶縁膜１３を形成する。さらに、図６に示したように、その絶縁膜１３上の所定の領域、すなわち最終的にシリサイドブロック膜９が形成される領域に対応した領域に、レジスト１４を形成する。
【００３５】
レジスト１４の形成後は、それをマスクにして絶縁膜１３の異方性エッチングを行い、図７に示すように、ＬＤＤ領域７ｂ上にシリサイドブロック膜９を形成する。また、この絶縁膜１３の異方性エッチングにより、シリサイドブロック膜９と同時に、図７に示したようにゲート電極５にサイドウォール６が形成される。
【００３６】
次いで、図８に示すように、イオン注入用のレジスト１５を形成する。このレジスト１５は、ソース側となる方に露出するＬＤＤ領域７ａと、ドレイン側となる方に露出するＬＤＤ領域７ｂのうちシリサイドブロック膜９と素子分離領域２との間の領域が開口されるように、形成する。そして、このレジスト１５をマスクにして、所定の不純物を所定の条件でイオン注入し、図８に示したようなソース領域８ａおよびドレイン領域８ｂを形成する。
【００３７】
最後に、レジスト１５を除去した状態でシリサイド化を行い、ゲート電極５、ソース領域８ａおよびドレイン領域８ｂの各表面、並びにサイドウォール６とシリサイドブロック膜９との間のＬＤＤ領域７ｂの表面に、それぞれシリサイド層１０，１０ａ，１０ｂ，１０ｃを形成することにより、図１に示したような半導体装置１が得られる。
【００３８】
なお、以上の形成フローにおいて、イオン注入後の不純物は、適当な段階で、所定のアニールを行い、活性化する。
以上説明したように、上記半導体装置１では、サイドウォール６とシリサイドブロック膜９との間の半導体基板３内の領域にドレイン領域８ｂのような比較的高濃度の不純物領域を形成せず、さらに、その領域の表面にシリサイド層１０ｃを形成するようにした。これにより、ゲート電極５近傍のＬＤＤ領域７ｂ端部の電界集中を抑えることができ、かつ、シリサイドブロック膜９とサイドウォール６との間の半導体基板３表面領域の抵抗を低く抑えることができる。
【００３９】
続いて、この第１の実施の形態の半導体装置１の原理構成を、複数種のトランジスタが混載された半導体装置に適用した例（第１の適用例）について述べる。ここでは、内部トランジスタ、入出力トランジスタおよびアナログトランジスタを備える半導体装置を例に、以下の図９〜図２０を参照して順に説明していく。なお、以下の図９〜図２０においては、ｎチャネル型の部分のみを図示し、ｐチャネル型の部分についてはその図示を省略している。
【００４０】
図９は素子分離領域形成工程の要部断面模式図である。
まず、図９に示すように、半導体基板２０にＳＴＩ法を用いて素子分離領域２１を形成し、内部トランジスタが形成される領域（内部トランジスタ部）３０、入出力トランジスタが形成される領域（入出力トランジスタ部）４０、およびアナログトランジスタが形成される領域（アナログトランジスタ部）５０を画定する。
【００４１】
図１０は第１のウェル領域形成・しきい値調整用イオン注入工程の要部断面模式図である。
素子分離領域２１の形成後は、図１０に示すように、内部トランジスタ部３０が開口されたパターンのレジスト６０を形成し、それをマスクにして、ウェル領域３８形成のためのイオン注入（ウェル注入）、およびしきい値調整のためのイオン注入（チャネル注入）を順次行う。ウェル注入は、例えば、ホウ素（Ｂ）を、加速電圧約１００ｋｅＶ〜１５０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜３×１０13ｃｍ-2、角度（半導体基板３の法線方向に対する角度）０度で注入する条件で行う。チャネル注入は、例えば、Ｂを、加速電圧約１０ｋｅＶ〜３０ｋｅＶ、ドーズ量約３×１０12ｃｍ-2〜１．５×１０13ｃｍ-2、角度０度で注入する条件で行う。
【００４２】
図１１は第２のウェル領域形成・しきい値調整用イオン注入工程の要部断面模式図である。
内部トランジスタ部３０に対する所定のイオン注入後、図１１に示すように、入出力トランジスタ部４０およびアナログトランジスタ部５０が開口されたパターンのレジスト６１を形成し、それをマスクにウェル領域４８，５８形成のためのウェル注入、およびチャネル注入を順次行う。ウェル注入は、例えば、Ｂを、加速電圧約１００ｋｅＶ〜１５０ｋｅＶ、ドーズ量約２×１０13ｃｍ-2〜３×１０13ｃｍ-2、角度０度で注入する条件で行う。チャネル注入は、例えば、Ｂを、加速電圧約１０ｋｅＶ〜３０ｋｅＶ、ドーズ量約３×１０12ｃｍ-2〜９×１０13ｃｍ-2、角度０度で注入する条件で行う。
【００４３】
図１２は絶縁膜形成工程の要部断面模式図である。
入出力トランジスタ部４０およびアナログトランジスタ部５０に対する所定のイオン注入後は、図１２に示すように、まず全面に、熱酸化法等を用い、膜厚約５ｎｍ〜７ｎｍの絶縁膜６２を形成する。
【００４４】
そして、内部トランジスタ部３０が開口されたパターンのレジスト６３を形成し、内部トランジスタ部３０に形成された絶縁膜６２をウェットエッチングにより除去する。このウェットエッチング後、レジスト６３は除去する。
【００４５】
図１３は絶縁膜・ポリシリコン形成工程の要部断面模式図である。
レジスト６３の除去後は、図１３に示すように、熱酸化法等を用い、内部トランジスタ部３０に膜厚約１ｎｍ〜２ｎｍの絶縁膜６４を形成する。これにより、内部トランジスタ部３０と、入出力トランジスタ部４０およびアナログトランジスタ部５０とに、膜厚の異なる絶縁膜６４，６２が形成される。なお、内部トランジスタ部３０の絶縁膜６４を熱酸化法で形成する場合、先に形成されている入出力トランジスタ部４０およびアナログトランジスタ部５０の絶縁膜６２は、その膜厚を増すようになる。
【００４６】
絶縁膜６４の形成後は、ＣＶＤ法等を用い、全面に膜厚約１００ｎｍ〜１５０ｎｍのポリシリコン層６５を形成する。
図１４はゲート加工工程の要部断面模式図である。
【００４７】
図１３に示した絶縁膜６２，６４およびポリシリコン層６５を異方性エッチングにより所定のパターンに加工し、内部トランジスタ部３０、入出力トランジスタ部４０およびアナログトランジスタ部５０にそれぞれ、ゲート絶縁膜３１，４１，５１およびゲート電極３２，４２，５２を形成する。このゲート加工の際には、例えば、内部トランジスタ部３０にゲート長方向の幅が約３０ｎｍ〜５０ｎｍのゲート電極３２を形成し、入出力トランジスタ部４０およびアナログトランジスタ部５０にゲート長方向の幅が約１８０ｎｍ〜３５０ｎｍのゲート電極４２，５２を形成する。
【００４８】
図１５はエクステンション領域・ポケット領域形成用イオン注入工程の要部断面模式図である。
ゲート加工後は、図１５に示すように、内部トランジスタ部３０が開口されたパターンのレジスト６６を形成し、所定のイオン注入を行って、内部トランジスタ部３０にポケット領域（図示せず。）およびエクステンション領域３３ａ，３３ｂを形成する。ポケット領域形成のためのイオン注入は、例えば、Ｂを、加速電圧約１０ｋｅＶ〜３０ｋｅＶ、ドーズ量約３×１０12ｃｍ-2〜１×１０13ｃｍ-2、角度２０度〜４０度で４方向から注入する条件で行う。エクステンション領域３３ａ，３３ｂ形成のためのイオン注入は、例えば、ヒ素（Ａｓ）を、加速電圧約１ｋｅＶ〜２ｋｅＶ、ドーズ量約０．５×１０15ｃｍ-2〜１×１０15ｃｍ-2、注入角０度で注入する条件で行う。
【００４９】
図１６はＬＤＤ領域形成用イオン注入工程の要部断面模式図である。
内部トランジスタ部３０に対する所定のイオン注入後、図１６に示すように、入出力トランジスタ部４０およびアナログトランジスタ部５０が開口されたパターンのレジスト６７を形成し、それをマスクにして所定のイオン注入を行い、入出力トランジスタ部４０にＬＤＤ領域４３ａ，４３ｂを形成し、アナログトランジスタ部５０にＬＤＤ領域５３ａ，５３ｂを形成する。このときのイオン注入は、例えば、リン（Ｐ）を、加速電圧約１０ｋｅＶ〜２０ｋｅＶ、ドーズ量約１×１０13ｃｍ-2〜４×１０13ｃｍ-2、角度０度で注入する条件で行う。
【００５０】
図１７はサイドウォール・シリサイドブロック膜形成工程の要部断面模式図である。
全面に膜厚約８０ｎｍ〜１２０ｎｍの絶縁膜、例えば酸化シリコンや窒化シリコン等の絶縁膜を形成し、その絶縁膜上の一部にレジストを形成して、異方性エッチングを行う（図６，図７参照）。これにより、図１７に示すように、内部トランジスタ部３０には、サイドウォール３４が形成され、入出力トランジスタ部４０およびアナログトランジスタ部５０の一部にはそれぞれ、絶縁膜のパターン４５，５５が形成される。このパターン４５,５５を、本明細書においてはシリサイドブロック膜と呼ぶ。この工程においてサイドウォール４４，５４も形成される。
【００５１】
図１８はソース領域・ドレイン領域形成用イオン注入工程の要部断面模式図である。
図１８に示すように、内部トランジスタ部３０および入出力トランジスタ部４０の全領域が開口され、アナログトランジスタ部５０のサイドウォール５４とシリサイドブロック膜５５との間の領域を除く領域が開口されたレジスト６８を形成し、それをマスクに所定のイオン注入を行う（図８参照）。このイオン注入は、例えば、Ａｓを、加速電圧約３０ｋｅＶ〜６０ｋｅＶ、ドーズ量約１×１０15ｃｍ-2〜４×１０15ｃｍ-2、角度０度で注入する条件で行う。また、例えば、Ｐを、加速電圧約１０ｋｅＶ〜２０ｋｅＶ、ドーズ量約１×１０15ｃｍ-2〜４×１０15ｃｍ-2、角度０度で注入する条件で行う。
【００５２】
このイオン注入により、内部トランジスタ部３０には、ソース領域３６ａおよびドレイン領域３６ｂを形成する。入出力トランジスタ部４０には、ソース領域４６ａおよびドレイン領域４６ｂを形成すると共に、サイドウォール４４とシリサイドブロック膜４５との間の領域に同様の不純物領域４６ｃを形成する。アナログトランジスタ部５０には、ソース領域５６ａおよびドレイン領域５６ｂを形成する。アナログトランジスタ部５０では、サイドウォール５４とシリサイドブロック膜５５との間の領域を覆うレジスト６８が形成されているため、その領域にドレイン領域５６ｂのような不純物領域は形成されない。
【００５３】
イオン注入後は、レジスト６８を除去し、所定の条件の活性化アニール、例えば温度約１０００℃〜１０５０℃のスパイクアニールを行い、注入した不純物を活性化する。
図１９はシリサイド層形成工程の要部断面模式図である。
【００５４】
活性化アニール後は、コバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化を行う。このシリサイド化により、内部トランジスタ部３０には、ゲート電極３２、露出するソース領域３６ａおよびドレイン領域３６ｂの各表面にシリサイド層３７，３７ａ，３７ｂを形成する。入出力トランジスタ部４０には、ゲート電極４２、露出するソース領域４６ａ、ドレイン領域４６ｂおよび不純物領域４６ｃの各表面にシリサイド層４７，４７ａ，４７ｂ，４７ｃを形成する。アナログトランジスタ部５０には、ゲート電極５２、露出するソース領域５６ａ、ドレイン領域５６ｂおよびＬＤＤ領域５３ｂの各表面にシリサイド層５７，５７ａ，５７ｂ，５７ｃを形成する。
【００５５】
ここまでの工程により、内部トランジスタ部３０、入出力トランジスタ部４０およびアナログトランジスタ部５０の各領域にそれぞれ、内部トランジスタ、入出力トランジスタおよびアナログトランジスタが形成される。
【００５６】
図２０はプラグ形成工程の要部断面模式図である。
最後に、層間絶縁膜６９を形成し、内部トランジスタ部３０、入出力トランジスタ部４０およびアナログトランジスタ部５０のソース領域３６ａ，４６ａ，５６ａおよびドレイン領域３６ｂ，４６ｂ，５６ｂにそれぞれ接続されるプラグ７０を形成する。
【００５７】
以上、図９〜図２０に示した工程により、比較的低い電圧で高速動作が可能な内部トランジスタと、それより高い動作電圧に対応した入出力トランジスタおよびアナログトランジスタが形成される。
【００５８】
特に、アナログトランジスタでは、サイドウォール５４とシリサイドブロック膜５５との間の領域の半導体基板２０内に高濃度の不純物領域が形成されず、また、その領域にシリサイド層５７ｃが形成されている。そのため、アナログトランジスタは、そのドレイン領域５６ｂにプラグ７０を介して高電圧が印加された場合にも、ゲート電極５２近傍のＬＤＤ領域５３ｂ端部における電界集中を抑えて、大きな電圧振幅の出力を得ることが可能になっている。
【００５９】
また、アナログトランジスタをそのような構成とすることにより、アナログトランジスタと入出力トランジスタの動作電圧が異なる場合でも、双方のゲート絶縁膜４１，５１の膜厚は同じにしたまま、異なる動作電圧に対応することができる。
【００６０】
なお、アナログトランジスタ同様、入出力トランジスタについても、その動作時に印加される電圧の大きさによっては、不純物領域４６ｃを形成しない構成とすることも可能である。
【００６１】
また、図９〜図２０に示した工程の説明においては、ｎチャネル型の部分のみについて述べたが、ｐチャネル型の部分については、常法に従い、所定の条件にて、ｎチャネル型の部分と並行して形成していけばよい。
【００６２】
以上、第１の実施の形態について述べたが、ドレイン端部の電界集中を抑えるためには、以下に示すような形態（第２，第３の実施の形態）を用いることも可能である。
次に、第２の実施の形態について説明する。
【００６３】
図２１は第２の実施の形態の半導体装置の構成例を示す図である。なお、図２１では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６４】
図２１に示す第２の実施の形態の半導体装置８０は、シリサイドブロック膜９が形成されず、ＬＤＤ領域７ｂおよびドレイン領域８ｂの露出表面に、連続するシリサイド層８１が形成されている点で、上記第１の実施の形態の半導体装置１と相違する。このような半導体装置８０によれば、ＬＤＤ領域７ｂ端部における電界集中を抑えつつ、ドレイン領域８ｂとゲート電極５との間の抵抗を低減することが可能になる。
【００６５】
ここで、この半導体装置８０において、サイドウォール６の幅が８０ｎｍ、サイドウォール６からドレイン領域８ｂまでの距離が３２０ｎｍ（図４に示した、サイドウォール６とシリサイドブロック膜９との間隔８０ｎｍと、シリサイドブロック膜９の幅２４０ｎｍとの和に相当。）であるとし、ＬＤＤ領域７ｂのシート抵抗が４００Ω／□、シリサイド層８１のシート抵抗が２０Ω／□であるとすると、ドレイン領域８ｂとゲート電極５との間の半導体基板３表面領域の寄生抵抗は、大体、次のように見積もることができる。
【００６６】
４００Ω／□×０．０８μｍ＋２０Ω／□×０．３２μｍ≒３８Ω・μｍ
このように、シリサイド層８１を形成することにより、形成しなかった場合（図４（Ａ））に比べ、ドレイン領域８ｂとゲート電極５との間の寄生抵抗を７６％と大幅に低減することができる。また、上記第１の実施の形態の半導体装置１（図４（Ｂ））と比べても、その寄生抵抗を低減することができる。
【００６７】
続いて、上記のような構成を有する半導体装置８０の形成方法について説明する。
半導体装置８０の形成において、上記半導体装置１の形成について述べた図５のＬＤＤ領域形成工程までは同じであり、ここでは、それ以降の工程について述べる。
【００６８】
図２２は第２の実施の形態のエッチング工程の要部断面模式図、図２３は第２の実施の形態のレジスト形成・イオン注入工程の要部断面模式図である。
図５に示したようにＬＤＤ領域７ａ，７ｂの形成まで行った後、全面に絶縁膜を形成し、その異方性エッチングを行って、図２２に示すように、ゲート電極５にサイドウォール６を形成する。
【００６９】
その後、図２３に示すように、素子領域以外の領域と、素子領域内についてはドレイン側となる方に露出するＬＤＤ領域７ｂのうちサイドウォール６から所定の領域までが被覆されるように、レジスト８２を形成する。そして、このレジスト８２をマスクにして、所定の不純物を所定の条件でイオン注入し、図２３に示したようなソース領域８ａおよびドレイン領域８ｂを形成する。
【００７０】
最後に、シリサイド化を行い、ゲート電極５およびソース領域８ａの各表面、並びにＬＤＤ領域７ｂとドレイン領域８ｂの表面に、それぞれシリサイド層１０，１０ａ，８１を形成することにより、図２１に示したような半導体装置８０が得られるようになる。
【００７１】
なお、以上の形成フローにおいて、イオン注入後の不純物は、適当な段階で、所定のアニールを行い、活性化する。
続いて、この第２の実施の形態の半導体装置８０の原理構成を、内部トランジスタ、入出力トランジスタおよびアナログトランジスタが混載された半導体装置に適用した例（第２の適用例）について説明する。その形成フローは、上記第１の適用例の説明に用いた図９〜図１６の工程については同じであり、ここではそれ以降の工程について、以下の図２４〜図２７を参照して説明していく。なお、この第２の適用例の説明に用いる図２４〜図２７では、上記第１の適用例の説明に用いた図９〜図２０の要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。また、図９〜図２０と同様、この図２４〜図２７においても、ｎチャネル型の部分のみを図示し、ｐチャネル型の部分についてはその図示を省略している。
【００７２】
図２４は第２の適用例のサイドウォール・シリサイドブロック膜形成工程の要部断面模式図である。
図１６に示した、入出力トランジスタ部４０およびアナログトランジスタ部５０のＬＤＤ領域４３ａ，４３ｂ，５３ａ，５３ｂの形成後、全面に膜厚約８０ｎｍ〜１２０ｎｍの絶縁膜を形成し、その絶縁膜上の一部（シリサイドブロック膜４５の形成領域に対応する領域上）にレジストを形成して、異方性エッチングを行う（図６，図７，図２２参照）。これにより、図２４に示すように、内部トランジスタ部３０およびアナログトランジスタ部５０にはそれぞれ、サイドウォール３４，５４が形成され、入出力トランジスタ部４０には、サイドウォール４４と共にシリサイドブロック膜４５が形成される。
【００７３】
図２５は第２の適用例のソース領域・ドレイン領域形成用イオン注入工程の要部断面模式図である。
図２５に示すように、内部トランジスタ部３０および入出力トランジスタ部４０が開口され、アナログトランジスタ部５０のＬＤＤ領域５３ｂ上の一部を除く領域が開口されたレジスト６８を形成し、それをマスクに所定のイオン注入を行う（図２３参照）。このイオン注入により、ソース領域３６ａ，４６ａ，５６ａ、ドレイン領域３６ｂ，４６ｂ，５６ｂおよび不純物領域４６ｃを形成する。
【００７４】
イオン注入後は、レジスト６８を除去し、例えば温度約１０００℃〜１０５０℃のスパイクアニールを行い、注入した不純物を活性化する。
図２６は第２の適用例のシリサイド層形成工程の要部断面模式図である。
【００７５】
活性化アニール後、シリサイド化を行い、内部トランジスタ部３０にシリサイド層３７，３７ａ，３７ｂを形成し、入出力トランジスタ部４０にシリサイド層４７，４７ａ，４７ｂ，４７ｃを形成する。また、このシリサイド化により、アナログトランジスタ部５０には、シリサイド層５７，５７ａを形成すると共に、レジスト６８の除去後に露出するＬＤＤ領域５３ｂ上およびドレイン領域５６ｂ上にシリサイド層５７ｄを形成する。
【００７６】
図２７は第２の適用例のプラグ形成工程の要部断面模式図である。
最後に、層間絶縁膜６９を形成して、ソース領域３６ａ，４６ａ，５６ａおよびドレイン領域３６ｂ，４６ｂ，５６ｂにそれぞれ接続されるプラグ７０を形成する。
【００７７】
これにより、内部トランジスタ、入出力トランジスタおよびアナログトランジスタを備えた半導体装置が得られる。上記のように、この半導体装置のアナログトランジスタは、そのドレイン側に、ＬＤＤ領域５３ｂ上とドレイン領域５６ｂ上に連続するシリサイド層５７ｄが形成されている。そのため、ドレイン領域５６ｂに印加された電圧のＬＤＤ領域５３ｂでの降下は抑えられるものの、ドレイン領域５６ｂとゲート電極５２との間の抵抗を低くすることが可能になる。
【００７８】
次に、第３の実施の形態について説明する。
図２８は第３の実施の形態の半導体装置の構成例を示す図である。なお、図２８では、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００７９】
図２８に示す第３の実施の形態の半導体装置９０は、ドレイン側のＬＤＤ領域７ｂ上に、サイドウォール６と一体のシリサイドブロック膜９１が形成されている点で、上記第１の実施の形態の半導体装置１と相違する。このようなシリサイドブロック膜９１が形成されていることで、ＬＤＤ領域７ｂの表面にはシリサイド層が形成されない構成になっている。
【００８０】
続いて、上記のような構成を有する半導体装置９０の形成方法について説明する。
半導体装置９０の形成において、上記半導体装置１の形成について述べた図５のＬＤＤ領域形成工程までは同じであり、ここでは、それ以降の工程について述べる。
【００８１】
図２９は第３の実施の形態の絶縁膜・レジスト形成工程の要部断面模式図、図３０は第３の実施の形態のエッチング工程の要部断面模式図、図３１は第３の実施の形態のレジスト形成・イオン注入工程の要部断面模式図である。
【００８２】
図５に示したようにＬＤＤ領域７ａ，７ｂの形成まで行った後、図２９に示すように、全面に絶縁膜９２を形成する。さらに、図２９に示したように、その絶縁膜９２上の所定の領域、すなわち最終的に形成されるシリサイドブロック膜９１に対応する領域に、レジスト９３を形成する。
【００８３】
レジスト９３の形成後、それをマスクにして絶縁膜９２の異方性エッチングを行い、図３０に示すように、ゲート電極５にサイドウォール６およびシリサイドブロック膜９１を形成する。
【００８４】
その後、図３１に示すように、素子領域以外の領域にレジスト９４を形成し、それをマスクにして所定の不純物を所定の条件でイオン注入し、図３１に示したようなソース領域８ａおよびドレイン領域８ｂを形成する。
【００８５】
最後に、シリサイド化を行い、ゲート電極５、ソース領域８ａおよびドレイン領域８ｂの各表面にそれぞれシリサイド層１０，１０ａ，１０ｂを形成することにより、図２８に示したような半導体装置９０が得られるようになる。
【００８６】
なお、以上の形成フローにおいて、イオン注入後の不純物は、適当な段階で、所定のアニールを行い、活性化する。
このような形成フローによれば、シリサイドブロック膜９１をサイドウォール６と同時に一体で形成し、そのシリサイドブロック膜９１を用いて、ゲート電極５から一定距離だけ離してドレイン領域８ｂおよびシリサイド層１０ｂを形成する。したがって、ＬＤＤ領域７ｂ端部における電界集中を抑えることのできる構造を、効率的に形成することができる。
【００８７】
ここで、この半導体装置９０のサイドウォール６とシリサイドブロック膜９１のトータルの幅が４００ｎｍ（図４に示した、サイドウォール６の幅８０ｎｍ、サイドウォール６とシリサイドブロック膜９との間隔８０ｎｍ、およびシリサイドブロック膜９の幅２４０ｎｍの和に相当。）であるとし、ＬＤＤ領域７ｂのシート抵抗が４００Ω／□であるとすると、ドレイン領域８ｂとゲート電極５との間の半導体基板３表面領域の寄生抵抗は、大体、次のように見積もることができる。
【００８８】
４００Ω／□×０．４μｍ＝１６０Ω・μｍ
この半導体装置９０は、上記第１，第２の実施の形態の半導体装置１，８０と比べるとその抵抗率は増加するが、ＬＤＤ領域７ｂ端部における電界集中を効果的に抑えることが可能である。
【００８９】
続いて、この第３の実施の形態の半導体装置９０の原理構成を、内部トランジスタ、入出力トランジスタおよびアナログトランジスタが混載された半導体装置に適用した例（第３の適用例）について説明する。その形成フローは、上記第１の適用例の説明に用いた図９〜図１６の工程については同じであり、ここではそれ以降の工程について、以下の図３２〜図３５を参照して説明していく。なお、この第２の適用例の説明に用いる図３２〜図３５では、上記第１の適用例の説明に用いた図９〜図２０の要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。また、図９〜図２０と同様、この図３２〜図３５においても、ｎチャネル型の部分のみを図示し、ｐチャネル型の部分についてはその図示を省略している。
【００９０】
図３２は第３の適用例のサイドウォール・シリサイドブロック膜形成工程の要部断面模式図である。
図１６の工程後、全面に膜厚約８０ｎｍ〜１２０ｎｍの絶縁膜を形成し、その絶縁膜上の一部（シリサイドブロック膜４５，５５ａの形成領域に対応する領域上）にレジストを形成して、異方性エッチングを行う（図２９，図３０参照）。これにより、図３２に示すように、サイドウォール３４，４４，５４と共に、シリサイドブロック膜４５，５５ａが形成される。
【００９１】
図３３は第３の適用例のソース領域・ドレイン領域形成用イオン注入工程の要部断面模式図である。
図３３に示すように、内部トランジスタ部３０、入出力トランジスタ部４０およびアナログトランジスタ部５０が開口されたレジスト６８を形成し、それをマスクに所定のイオン注入を行う（図３１参照）。これにより、ソース領域３６ａ，４６ａ，５６ａ、ドレイン領域３６ｂ，４６ｂ，５６ｂおよび不純物領域４６ｃを形成する。
【００９２】
イオン注入後は、レジスト６８を除去し、例えば温度約１０００℃〜１０５０℃のスパイクアニールを行い、注入した不純物を活性化する。
図３４は第３の適用例のシリサイド層形成工程の要部断面模式図である。
【００９３】
活性化アニール後、シリサイド化を行い、内部トランジスタ部３０にシリサイド層３７，３７ａ，３７ｂを形成し、入出力トランジスタ部４０にシリサイド層４７，４７ａ，４７ｂ，４７ｃを形成し、アナログトランジスタ部５０にシリサイド層５７，５７ａ，５７ｃを形成する。
【００９４】
図３５は第３の適用例のプラグ形成工程の要部断面模式図である。
最後に、層間絶縁膜６９を形成して、ソース領域３６ａ，４６ａ，５６ａおよびドレイン領域３６ｂ，４６ｂ，５６ｂにそれぞれ接続されるプラグ７０を形成する。
【００９５】
これにより、内部トランジスタ、入出力トランジスタおよびアナログトランジスタを備えた半導体装置が得られる。上記のように、この半導体装置のアナログトランジスタは、そのドレイン側に、サイドウォール５４と一体のシリサイドブロック膜５５ａが形成されている。そのため、ドレイン領域５６ｂに印加された電圧をＬＤＤ領域５３ｂで効果的に降下させ、ゲート電極５２近傍のＬＤＤ領域５３ｂ端部における電界集中を効果的に抑えることが可能になる。
【００９６】
（付記１）  電界効果型トランジスタを備える半導体装置において、
半導体基板上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に形成されたサイドウォールと、
前記ゲート電極両側の前記半導体基板内に形成された第１不純物領域と、
前記第１不純物領域のうち一方の第１不純物領域上に前記サイドウォールと離間して形成されたシリサイドブロック膜と、
前記一方の第１不純物領域が形成されている側で前記シリサイドブロック膜の前記サイドウォール側と反対側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ形成された第２不純物領域と、
前記ゲート電極表面と、前記第２不純物領域表面と、前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域表面とにそれぞれに形成されたシリサイド層と、
を有することを特徴とする半導体装置。
【００９７】
（付記２）  前記第１，第２不純物領域は、同じ導電型であり、かつ、前記第１不純物領域は、前記第２不純物領域よりも低濃度であることを特徴とする付記１記載の半導体装置。
【００９８】
（付記３）  前記第１不純物領域は、前記第２不純物領域よりも、前記半導体基板内の浅い領域に形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）  前記第１不純物領域は、前記ゲート電極の下の領域に達するように形成され、
前記第２不純物領域は、前記一方の第１不純物領域が形成されている側では前記シリサイドブロック膜直下の領域に達するように形成され、前記他方の第１不純物領域が形成されている側では前記サイドウォール直下の領域に達するように形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
【００９９】
（付記５）  前記サイドウォール及び前記シリサイドブロック膜は、同一組成の絶縁膜により構成されることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）  電界効果型トランジスタを備える半導体装置の製造方法において、
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
形成された前記ゲート電極両側の前記半導体基板内に不純物を導入して第１不純物領域を形成する工程と、
前記ゲート電極にサイドウォールを形成し、前記第１不純物領域のうち一方の第１不純物領域上の一部に前記サイドウォールと離間してシリサイドブロック膜を形成する工程と、
前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域を覆うマスクを形成する工程と、
形成された前記マスクを用いて不純物を導入し、前記一方の第１不純物領域が形成されている側で前記シリサイドブロック膜の前記サイドウォール側と反対側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ第２不純物領域を形成する工程と、
前記マスクを除去する工程と、
前記ゲート電極表面と、前記第２不純物領域表面と、前記マスクが除去された前記シリサイドブロック膜と前記サイドウォールとの間の前記第１不純物領域表面とにそれぞれシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１００】
（付記７）  前記第１，第２不純物領域を形成する際には、前記第１，第２不純物領域を同じ導電型で形成し、かつ、前記第１不純物領域を前記第２不純物領域よりも低濃度で形成することを特徴とする付記６記載の半導体装置の製造方法。
【０１０１】
（付記８）  前記第１，第２不純物領域を形成する際には、前記第１不純物領域を、前記第２不純物領域よりも、前記半導体基板内の浅い領域に形成することを特徴とする付記６または７に記載の半導体装置の製造方法。
【０１０２】
（付記９）  前記第１不純物領域を形成する際には、前記第１不純物領域を前記ゲート電極の下の領域に達するように形成することを特徴とする付記６から８のいずれかに記載の半導体装置の製造方法。
【０１０３】
（付記１０）  前記シリサイドブロック膜を形成する工程は、前記第１不純物領域を形成する工程の後、前記半導体基板上に絶縁膜を堆積し、異方性エッチングを行うことにより前記ゲート電極に前記サイドウォールを形成すると共に、前記一方の第１不純物領域上の一部に前記絶縁膜を残存させる工程とを有することを特徴とする付記６から９のいずれかに記載の半導体装置の製造方法。
【０１０４】
（付記１１）  電界効果型トランジスタを備える半導体装置の製造方法において、
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
形成された前記ゲート電極両側の前記半導体基板内に不純物を導入して第１不純物領域を形成する工程と、
前記ゲート電極にサイドウォールを形成する工程と、
前記サイドウォールの一部から前記第１不純物領域のうち一方の第１不純物領域の一部までを覆うマスクを形成する工程と、
形成された前記マスクを用いて不純物を導入し、前記一方の第１不純物領域が形成されている側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ第２不純物領域を形成する工程と、
前記マスクを除去する工程と、
前記ゲート電極表面と、前記第２不純物領域表面と、前記マスクが除去された前記第１不純物領域表面とにそれぞれシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０５】
（付記１２）  前記第１，第２不純物領域を形成する際には、前記第１，第２不純物領域を同じ導電型で形成し、かつ、前記第１不純物領域を前記第２不純物領域よりも低濃度で形成することを特徴とする付記１１記載の半導体装置の製造方法。
【０１０６】
（付記１３）  前記第１，第２不純物領域を形成する際には、前記第１不純物領域を、前記第２不純物領域よりも、前記半導体基板内の浅い領域に形成することを特徴とする付記１１または１２に記載の半導体装置の製造方法。
【０１０７】
（付記１４）  前記第１不純物領域を形成する際には、前記第１不純物領域を前記ゲート電極の下の領域に達するように形成することを特徴とする付記１１から１３のいずれかに記載の半導体装置の製造方法。
【０１０８】
（付記１５）  電界効果型トランジスタを備える半導体装置の製造方法において、
半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
形成された前記ゲート電極両側の前記半導体基板内に不純物を導入して第１不純物領域を形成する工程と、
前記ゲート電極にサイドウォールを形成し、前記サイドウォールから前記第１不純物領域のうち一方の第１不純物領域上の一部までを覆うシリサイドブロック膜を前記サイドウォールと一体に形成する工程と、
前記シリサイドブロック膜を用いて不純物を導入し、前記一方の第１不純物領域が形成されている側の前記半導体基板内と、前記第１不純物領域のうち他方の第１不純物領域が形成されている側の前記半導体基板内とにそれぞれ第２不純物領域を形成する工程と、
前記ゲート電極表面と、前記第２不純物領域表面とにそれぞれシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０９】
（付記１６）  前記第１，第２不純物領域を形成する際には、前記第１，第２不純物領域を同じ導電型で形成し、かつ、前記第１不純物領域を前記第２不純物領域よりも低濃度で形成することを特徴とする付記１５記載の半導体装置の製造方法。
【０１１０】
（付記１７）  前記第１，第２不純物領域を形成する際には、前記第１不純物領域を、前記第２不純物領域よりも、前記半導体基板内の浅い領域に形成することを特徴とする付記１５または１６に記載の半導体装置の製造方法。
【０１１１】
（付記１８）  前記第１不純物領域を形成する際には、前記第１不純物領域を前記ゲート電極の下の領域に達するように形成することを特徴とする付記１５から１９のいずれかに記載の半導体装置の製造方法。
【０１１２】
（付記１９）  前記シリサイドブロック膜を形成する工程は、前記第１不純物領域を形成する工程の後、前記半導体基板上に絶縁膜を堆積し、異方性エッチングを行うことにより前記ゲート電極に前記サイドウォールを形成すると共に、前記一方の第１不純物領域上の一部に前記絶縁膜を残存させる工程とを有することを特徴とする付記１５から１８のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１３】
【図１】第１の実施の形態の半導体装置の構成例を示す図である。
【図２】半導体装置内の電位分布を説明する図（その１）であって、（Ａ）は半導体装置構成、（Ｂ）はその要部の電位分布の一例である。
【図３】半導体装置内の電位分布を説明する図（その２）であって、（Ａ）は半導体装置構成、（Ｂ）はその要部の電位分布の一例である。
【図４】サイドウォール−シリサイドブロック膜間のシリサイド層による寄生抵抗低減効果を説明する図であって、（Ａ）はサイドウォール−シリサイドブロック膜間にシリサイド層を有しない半導体装置、（Ｂ）はサイドウォール−シリサイドブロック膜間にシリサイド層を有する半導体装置である。
【図５】第１の実施の形態のＬＤＤ領域形成工程の要部断面模式図である。
【図６】第１の実施の形態の絶縁膜・レジスト形成工程の要部断面模式図である。
【図７】第１の実施の形態のエッチング工程の要部断面模式図である。
【図８】第１の実施の形態のレジスト形成・イオン注入工程の要部断面模式図である。
【図９】素子分離領域形成工程の要部断面模式図である。
【図１０】第１のウェル領域形成・しきい値調整用イオン注入工程の要部断面模式図である。
【図１１】第２のウェル領域形成・しきい値調整用イオン注入工程の要部断面模式図である。
【図１２】絶縁膜形成工程の要部断面模式図である。
【図１３】絶縁膜・ポリシリコン形成工程の要部断面模式図である。
【図１４】ゲート加工工程の要部断面模式図である。
【図１５】エクステンション領域・ポケット領域形成用イオン注入工程の要部断面模式図である。
【図１６】ＬＤＤ領域形成用イオン注入工程の要部断面模式図である。
【図１７】サイドウォール・シリサイドブロック膜形成工程の要部断面模式図である。
【図１８】ソース領域・ドレイン領域形成用イオン注入工程の要部断面模式図である。
【図１９】シリサイド層形成工程の要部断面模式図である。
【図２０】プラグ形成工程の要部断面模式図である。
【図２１】第２の実施の形態の半導体装置の構成例を示す図である。
【図２２】第２の実施の形態のエッチング工程の要部断面模式図である。
【図２３】第２の実施の形態のレジスト形成・イオン注入工程の要部断面模式図である。
【図２４】第２の適用例のサイドウォール・シリサイドブロック膜形成工程の要部断面模式図である。
【図２５】第２の適用例のソース領域・ドレイン領域形成用イオン注入工程の要部断面模式図である。
【図２６】第２の適用例のシリサイド層形成工程の要部断面模式図である。
【図２７】第２の適用例のプラグ形成工程の要部断面模式図である。
【図２８】第３の実施の形態の半導体装置の構成例を示す図である。
【図２９】第３の実施の形態の絶縁膜・レジスト形成工程の要部断面模式図である。
【図３０】第３の実施の形態のエッチング工程の要部断面模式図である。
【図３１】第３の実施の形態のレジスト形成・イオン注入工程の要部断面模式図である。
【図３２】第３の適用例のサイドウォール・シリサイドブロック膜形成工程の要部断面模式図である。
【図３３】第３の適用例のソース領域・ドレイン領域形成用イオン注入工程の要部断面模式図である。
【図３４】第３の適用例のシリサイド層形成工程の要部断面模式図である。
【図３５】第３の適用例のプラグ形成工程の要部断面模式図である。
【符号の説明】
【０１１４】
１，８０，９０，１００，２００  半導体装置
２，２１  素子分離領域
３，２０  半導体基板
４，３１，４１，５１  ゲート絶縁膜
５，３２，４２，５２  ゲート電極
６，３４，４４，５４  サイドウォール
７ａ，７ｂ，４３ａ，４３ｂ，５３ａ，５３ｂ  ＬＤＤ領域
８ａ，３６ａ，４６ａ，５６ａ  ソース領域
８ｂ，３６ｂ，４６ｂ，５６ｂ  ドレイン領域
９，４５，５５，５５ａ，９１  シリサイドブロック膜
１０，１０ａ，１０ｂ，１０ｃ，３７，３７ａ，３７ｂ，４７，４７ａ，４７ｂ，４７ｃ，５７，５７ａ，５７ｂ，５７ｃ，５７ｄ，８１  シリサイド層
１１  シリサイドブロック領域
１２，３８，４８，５８  ウェル領域
１３，６２，６４，９２  絶縁膜
１４，１５，６０，６１，６３，６６，６７，６８，８２，９３，９４  レジスト
３０  内部トランジスタ部
３３ａ，３３ｂ  エクステンション領域
４０  入出力トランジスタ部
４６ｃ，１０１  不純物領域
５０  アナログトランジスタ部
６５  ポリシリコン層
６９  層間絶縁膜
７０  プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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