(57)【要約】【課題】ゲート電極のゲート幅を大きくすることなく、金属シリサイド層の剥離、凝集の発生を抑制する半導体装置を提供する。【解決手段】半導体基板１２には、Ｎ型領域１４とＰ型領域１６の境界線を斜めに横切るように、ゲート電極２４が配置されている。これにより、Ｎ型領域１４とＰ型領域１６の境界線とゲート電極２４が交差する領域幅（実効ゲート幅）が、ゲート電極２４のゲート幅よりも大きくなる。したがって、ゲート電極２４のゲート幅を物理的に大きくしなくても、Ｎ型領域１４とＰ型領域１６の境界線上のゲート電極２４で電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極２４のゲート幅を大きくする必要性が低減でき、Ｎ型領域１４とＰ型領域１６の面積が大きくなることを抑え、半導体装置１０全体として大型化することを低減できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたＮチャネル型トランジスタ形成領域と、
前記半導体基板に形成され、前記Ｎチャネル型トランジスタ形成領域に隣り合って配置されたＰチャネル型トランジスタ形成領域と、
前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域に跨って延在するゲート電極と、
を備え、
前記ゲート電極は、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域の境界線を斜めに横切るように配置されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記Ｐチャネル型トランジスタ形成領域と前記Ｎチャネル型トランジスタ形成領域の境界線に対して４５度の角度をなして横切ることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、導電層上に金属シリサイド層を有する構成であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記Ｎチャネル型トランジスタ形成領域内のゲート電極の導電層はＮ型導電層であり、前記Ｐチャネル型トランジスタ形成領域内のゲート電極の導電層にはＰ型導電層であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記導電層はシリコン層からなることを特徴とする請求項３または請求項４記載の半導体装置。
【請求項６】
前記Ｎチャネル型トランジスタ形成領域は複数の第１のアクティブ領域を有し、前記Ｐチャネル型トランジスタ形成領域は複数の第２のアクティブ領域を有し、該第１のアクティブ領域のそれぞれと該第２のアクティブ領域のそれぞれは互いにずらして配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲート構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年の電子機器の軽薄短小化、高性能化に伴い、これらの電子機器に使用される半導体装置は、小型化、高機能化が要求されている。
【０００３】
図６（Ａ）に示すようなＮ型導電層とＰ型導電層とを有するゲート電極からなるデュアルゲート構造を有する半導体装置１００の場合、小型化に対応させるためには、Ｎ型トランジスタ形成領域１０２とＰ型トランジスタ形成領域１０４に渡って設けられたゲート電極１０６のゲート幅を小さくして、レイアウト面積（Ｎ型トランジスタ形成領域１０２及びＰ型トランジスタ形成領域１０４の面積）を小さくする必要がある。
【０００４】
しかし、ゲート電極１０６のゲート幅を小さくすると、ゲート電極１０６を形成する金属シリサイド層が、局所的に（Ｎ型トランジスタ形成領域１０２とＰ型トランジスタ形成領域１０４の境界線Ｌ近傍で）剥離、凝集するなどして、金属シリサイド層欠損領域が発生する。これにより、ゲート電極１０６の抵抗が異常に高くなるという問題が発生していた。
【０００５】
この問題を解決するため、図６（Ｂ）に示す平面構造を有する半導体装置１１０が提案されている（例えば、特許文献１参照）。
【０００６】
特許文献１の半導体装置１１０のゲート電極１１６は、Ｎ型トランジスタ形成領域１１２とＰ型トランジスタ形成領域１１４の境界線Ｌ近傍において、ゲート幅が広くされた構成となっている。これにより、ゲート電極１１６のゲート幅全体を大きくすることなく、ゲート電極１１６のゲート幅が広がるので、ゲート電極１１６を構成する金属シリサイド層が剥離、凝集せず、金属シリサイド層の欠損を抑制する。
【０００７】
しかし、レイアウト面積は、実質的に境界近傍におけるゲート電極１１６のゲート幅によって決定されてしまうため、ゲート電極１１６の境界線Ｌ近傍を広げると、レイアウト面積の増大を引き起こしてしまい、半導体装置１１０の大型化が避けられない。
【特許文献１】特開２００１−７７２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ゲート電極のゲート幅を大きくすることなく、金属シリサイド層の剥離、凝集の発生を抑制する半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
請求項１に記載の半導体装置は、半導体基板に形成されたＮチャネル型トランジスタ形成領域と、前記半導体基板に形成され、前記Ｎチャネル型トランジスタ形成領域に隣り合って配置された前記Ｐチャネル型トランジスタ形成領域と、前記Ｎチャネル型トランジスタ形成領域とＰチャネル型トランジスタ形成領域に跨って延在するゲート電極と、を備え、前記ゲート電極は、前記Ｎチャネル型トランジスタ形成領域と前記Ｐチャネル型トランジスタ形成領域の境界線を斜めに横切るように配置されていることを特徴としている。
【００１０】
請求項１に記載の半導体装置によると、半導体基板には、Ｎチャネル型トランジスタ形成領域とＰチャネル型トランジスタ形成領域が設けられている。また、半導体基板には、Ｎチャネル型トランジスタ形成領域とＰチャネル型トランジスタ形成領域に跨るようにして延在するゲート電極が設けられ、デュアルゲート構造とされている。このゲート電極は、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線を斜めに横切るように配置されている。
【００１１】
これにより、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線とゲート電極が交差する領域幅が、ゲート電極のゲート幅よりも大きくなる。つまり、ゲート電極を、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線と直交するように配置させたときと比較して、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線とゲート電極が交差する領域幅、すなわち、実効ゲート幅が大きくなる。
【００１２】
したがって、ゲート電極のゲート幅を物理的に大きくしなくても、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線上のゲート電極で電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極のゲート幅を大きくする必要性が低減でき、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の面積が大きくなることを抑え、半導体装置全体として大型化することを低減できる。
【００１３】
請求項２に記載の半導体装置は、前記ゲート電極は、前記Ｐチャネル型トランジスタ形成領域と前記Ｎチャネル型トランジスタ形成領域の境界線に対して４５度の角度をなして横切ることを特徴とする請求項１に記載の半導体装置。
【００１４】
請求項２に記載の半導体装置によると、例えば、ゲート電極を、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線に対して４５度（境界線を基準に時計方向に測定）の角度をなすように配置したとき、Ｎ型トランジスタ形成領域とＰ型トランジスタ形成領域の境界線とゲート電極が交差する領域幅を、ゲート電極に抵抗異常を発生させないサイズとして半導体装置全体を小型化するにはより好適である。
【００１５】
請求項３に記載の半導体装置は、前記ゲート電極は、導電層上に金属シリサイド層を有する構成であることを特徴としている。
【００１６】
請求項４に記載の半導体装置は、前記Ｎチャネル型トランジスタ形成領域内のゲート電極の導電層はＮ型導電層であり、前記Ｐチャネル型トランジスタ形成領域内のゲート電極の導電層にはＰ型導電層であることを特徴としている。
【００１７】
請求項５に記載の半導体装置は、前記導電層はシリコン層からなることを特徴としている。
【００１８】
請求項６に記載の半導体装置は、前記Ｎチャネル型トランジスタ形成領域は複数の第１のアクティブ領域を有し、前記Ｐチャネル型トランジスタ形成領域は複数の第２のアクティブ領域を有し、該第１のアクティブ領域のそれぞれと該第２のアクティブ領域のそれぞれは互いにずらして配置されていることを特徴としている。
【発明の効果】
【００１９】
本発明によれば、ゲート電極のゲート幅を大きくすることなく、金属シリサイド層の剥離、凝集の発生を抑制できる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の半導体装置１０について説明する。
【００２１】
図１（Ａ）及び図１（Ｂ）に示すように、半導体装置１０は、半導体基板１２を備えており、半導体基板１２の一方の領域にＮチャネル型トランジスタ形成領域１４（以下、Ｎ型領域と称する）が設けられ、他方の領域にＰチャネル型トランジスタ形成領域１６（以下、Ｐ型領域と称する）が設けられている。なお、本発明の例としては、Ｎチャネル型トランジスタ形成領域１４は、第１導電型不純物領域であるＰウェル（あるいはＰ型半導体基板）のようなＰ型基体の領域であり、Ｐチャネル型トランジスタ形成領域１６は、第２導電型不純物領域であるＮウェル（あるいはＮ型半導体基板）のようなＮ型基体の領域である。
【００２２】
Ｎ型領域１４及びＰ型領域１６には、それぞれ、第１の拡散層であるソース拡散層１８及び第２の拡散層であるドレイン拡散層２０が設けられ、このソース拡散層１８とドレイン拡散層２０間はチャンネル領域２２となる。Ｎ型領域１４に形成される拡散層はＮ型不純物を注入することで形成され、Ｐ型領域に形成される拡散層はＰ型不純物を注入して形成される。なお、図中では、導電型が異なるが、説明の簡略化のため、Ｎ型領域１４のソース拡散層とドレイン拡散層とＰ型領域１６のソース拡散層とドレイン拡散層を同じ符号を付して記載している。
【００２３】
半導体基板１２のチャンネル領域２２上には、チャンネル領域２２に流れる電流を制御するためのゲート電極２４が設けられている。
【００２４】
ゲート電極２４は、半導体基板１２上に形成された絶縁膜であるゲート酸化膜２６上に設けられ、ゲート酸化膜２６上に積層された導電層であるところのシリコン層としてポリシリコン２８と、このポリシリコン２８の上に積層された金属シリサイド層３０で構成されている。また、ゲート酸化膜２６、ポリシリコン２８及び金属シリサイド層３０を取り囲むようにして、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２等からなる絶縁膜３２が形成されている。なお、金属シリサイド層３０はソース拡散層１８及びドレイン拡散層２０上にも形成されている。
【００２５】
また、ゲート電極２４は、Ｎ型領域１４とＰ型領域１６の境界線Ｌを跨いだ状態で、Ｎ型領域１４のチャンネル領域２２と、Ｐ型領域１６のチャンネル領域２２に渡って連続的に設けられている。
【００２６】
このように、Ｎ型領域１４に形成されたソース拡散層１８及びドレイン拡散層２０と、ソース拡散層１８及びドレイン拡散層２０の間のチャネル領域２２の上方に配置されたゲート電極２４で構成されるＮチャネル型ＭＯＳトランジスタと、Ｐ型領域１６に形成されたソース拡散層１８及びドレイン拡散層２０と、ソース拡散層１８及びドレイン拡散層２０の間のチャネル領域２２の上方に配置されたゲート電極２４で構成されるＰチャネル型ＭＯＳトランジスタとが、ゲート電極２４を共通としている。Ｎ型領域１４内のゲート電極２４の導電層（ポリシリコン２８）は、Ｎ型の不純物が導入されたＮ型導電層であり、Ｐ型領域１６内のゲート電極２４の導電層（ポリシリコン２８）は、Ｐ型の不純物が導入されたＰ型導電層である。また、Ｎ型領域１４とＰ型領域１６の境界線Ｌと、その近傍に位置するゲート電極２４の導電層は、Ｐ型不純物とＮ型不純物とが相互拡散して真性状態となり、高抵抗となっている。このようにしてデュアルゲート型のＣＭＯＳトランジスタが構成されている。
【００２７】
なお、金属シリサイド層３０としては、例えば、チタンシリサイド層、コバルトシリサイド層、あるいはニッケルシリサイド層が挙げられる。
【００２８】
本実施形態では、ゲート電極２４は、Ｎ型領域１４とＰ型領域１６の境界線Ｌを基準として図１の時計方向に４５度傾いた状態で、境界線Ｌを斜めに横切るようにして設けられている。
【００２９】
これにより、図２に示すように、ゲート電極２４の幅（以下、ゲート幅と称することもある）をｄとしたとき、Ｎ型領域１４とＰ型領域１６の境界線Ｌとゲート電極２４が交差する領域（ＮＰバッティング部）の領域幅（ＮＰバッティング部に対する実効ゲート幅）は√２ｄとなる。この境界線Ｌは、Ｎ型領域１４とＰ型領域１６の境界部分（Ｐ型基体とＮ型基体の境界部分）あるいはその近傍の位置をいう。
【００３０】
したがって、図６（Ａ）に示すように、ゲート電極１０６をＮ型トランジスタ形成領域１０２とＰ型トランジスタ形成領域１０４の境界線Ｌに対して直交するように配置した場合と比較して、ゲート電極２４のＮＰバッティング部に対する実効ゲート幅を約１．４倍にできる。
【００３１】
図３は、ゲート電極２４のゲート幅に対するゲート電極２４の抵抗値の累積確率を示したグラフである。図３のグラフから、ゲート電極２４のゲート幅が０．１８μｍより小さくなると、ゲート電極２４に抵抗異常が発生することがわかる。つまり、ゲート幅を０．１８μｍ以上とすれば、ゲート電極２４の抵抗異常の発生を抑制することができると考えられる。
【００３２】
ゲート電極２４には、金属シリサイド層３０（図１（Ｂ）参照）の周囲に絶縁膜３２を形成した際や、その後の熱履歴によるストレスなどによって、ゲート電極２４の側壁に沿って金属シリサイド層３０の剥離、凝集が生じる。金属シリサイド層３０が剥離、凝集が発生する領域Ｍは、図２に示す部分であり、領域Ｍの上下方向の寸法（Ｎ型領域１４とＰ型領域１６の境界線Ｌと平行とされた寸法）は、抵抗異常が発生するゲート幅サイズとほぼ同じ０．１８μｍとなる。
【００３３】
そこで、本実施形態では、半導体装置１０の小型化に対応させるために、Ｎ型領域１４とＰ型領域１６の境界線Ｌに対して、ゲート電極２４を斜めに配置すると共に、ゲート電極２４のゲート幅（ｄ）を０．１８μｍとした。これにより、ゲート電極２４の実効ゲート幅は０．２５μｍ（√２ｄ）となり、金属シリサイド層の剥離、凝集がゲート電極２４の全体に発生するのを抑え、ゲート電極２４の抵抗異常の発生が抑制される。
【００３４】
したがって、ゲート電極２４のゲート幅を大きくしなくとも、実効ゲート幅を大きくできるので、Ｎ型領域１４とＰ型領域１６の境界線Ｌ上のゲート電極２４で、電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極２４のゲート幅を大きくする必要性が低減できるので、Ｎ型領域１４とＰ型領域１６の面積を大きくすることが抑えられ、半導体装置１０が全体として大型化することを低減できる。
【００３５】
なお、本実施形態では、Ｎ型領域１４とＰ型領域１６の境界線Ｌを基準として、図の時計方向に４５度傾けた状態でゲート電極２４を設ける構成としたが、ゲート電極２４は境界線Ｌを斜めに横切った状態とされていればよく、境界線Ｌを基準としてゲート電極２４を傾ける角度は、必ずしも４５度である必要はない。しかし、境界線Ｌを基準としてゲート電極２４を傾ける角度を４５度よりも大きくすると、ゲート電極２４の実効ゲート幅を、ゲート電極２４に抵抗異常を発生させないサイズとするためには、ゲート電極２４のゲート幅を角度に応じた分大きくする必要性が生じる。また、境界線Ｌを基準としてゲート電極２４を傾ける角度を４５度よりも小さくすると、ゲート電極２４を境界線Ｌに沿って長くなり、場合によってはレイアウト的にＮ型領域１４とＰ型領域１６のサイズを大きくする必要性が生じる。
【００３６】
これらの点を鑑みて、Ｎ型領域１４とＰ型領域１６の境界線Ｌを基準として、ゲート電極２４を傾ける角度を４５度とすることが、半導体装置１０の小型化及びゲート電極２４の抵抗異常の発生の抑制の観点からは好ましいものと言える。
【００３７】
また、ゲート電極２４を傾ける角度が４５度と極端に角度が変わらない程度であって、マスクずれによる実際に形成されるゲート電極と境界線Ｌとの交差角度のずれを考慮すれば、実際に形成されるゲート電極と境界線Ｌとの交差角度は４５度の±５度の範囲（４０度〜５０度）であれば、上述したような懸念も無視できる程度である。なお、レイアウト的にゲート幅を大きくすることができる許容範囲内で、ゲート電極と境界線Ｌとの交差角度を４５度より大きくしても構わないし、レイアウト的にＮ型領域とＰ型領域のサイズを大きくせずとも、ゲート電極と境界線Ｌとの交差角度を４５度より小さくできるのであればそのようにしてもよい。
【００３８】
また、本実施形態では、図１（Ａ）に示すように、ゲート電極２４の長さをＮ型領域１４とＰ型領域１６とで等しくなる構成としているが、図４に示すように、Ｎ型領域３４のソース拡散層及びドレイン拡散層と、Ｐ型領域３６のソース拡散層及びドレイン拡散層を半導体基板１２と平行なライン上に位置させ、ゲート電極３８の長さをＮ型領域３４とＰ型領域３６とで異ならせてもよい。
【００３９】
このようなゲート電極３８の構成とすることで、Ｎ型領域３４及びＰ型領域３６に設けられた拡散層のそれぞれが横方向に並んで配置されるので、例えば、ゲート電極３８及びＮ型領域３４、Ｐ型領域３６上を覆うように形成された層間絶縁層にコンタクトホールを設けて、このコンタクトホールを介してＮ型領域１４とＰ型領域１６それぞれに形成されているトランジスタそれぞれに電気的に接続すべき配線を設ける際や、２つのトランジスタを横切るような配線をレイアウトする際に、あえて斜めにするような工夫を施すことが低減できる。
【００４０】
さらに、図１（Ａ）に示すように、ゲート電極２４をＮ型領域１４とＰ型領域１６の境界線Ｌに対して斜めに配置する構成は、図５（Ａ）に示すようなＭＯＳ型半導体装置４０においても有効となる。
【００４１】
ここで、図５（Ａ）のＭＯＳ型半導体装置４０について簡単に説明する。図５（Ａ）は、ＭＯＳ型半導体装置４０の平面図である。
【００４２】
このＭＯＳ型半導体装置４０は、それぞれに複数のＮ型ＭＯＳトランジスタが形成される２つのＮチャネル型ＭＯＳトランジスタ形成領域４２及び２つのＮチャネル型ＭＯＳトランジスタ形成領域４２に挟まれるように配置され、複数のＰ型ＭＯＳトランジスタが形成されるＰチャネル型ＭＯＳトランジスタ形成領域４４で構成されている。Ｎチャネル型ＭＯＳトランジスタ形成領域４２及びＰチャネル型ＭＯＳトランジスタ形成領域４４のアクティブ領域に形成されるＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれは、８角形とされたアクティブ領域（ソース拡散層４６とドレイン拡散層４８と、このソース拡散層４６及びドレイン拡散層４８の間のチャネル領域上に設けられたゲート電極５０で構成された領域）を有している。
【００４３】
例えば、多数のトランジスタを形成するための領域を小さくするために、アクティブ領域の形状を８角形とし、アクティブ領域が図面上で横方向に並ばないようにずらして配置（千鳥状に配置）することが考慮される。
【００４４】
これにより、図５（Ｂ）に示すように、アクティブ領域（ソース拡散層５８とドレイン拡散層６０と、このソース拡散層５８及びドレイン拡散層６０の間のチャネル領域上に設けられたゲート電極６２で構成された領域）の形状が長方形とされたＮ型ＭＯＳトランジスタ５４及びＰ型ＭＯＳトランジスタ５６を備えた半導体装置５２と比較して、レイアウトサイズを小さくできるため、ＭＯＳ型半導体装置４０が小型化される。
【００４５】
上述のように８角形のアクティブ領域を用いるに際して、各アクティブ領域が同一の導電型で複数のトランジスタが同じ導電型であれば、複数のトランジスタで共通に用いられるゲート電極が、異なる導電型の領域の境界を跨ぐことはないが、図５（Ａ）に示すように、ＣＭＯＳ構造とすべく異なる導電型のアクティブ領域が隣り合うような場合、ゲート電極が、異なる導電型の領域の境界を跨がざるをえない場合には、ゲート電極のレイアウトに工夫を施す必要性が生じる。
【００４６】
このようなとき、ゲート電極のレイアウトによっては本発明の解決しようとする課題を生じてしまうこととなるが、本発明のように、ゲート電極５０を、Ｎ型ＭＯＳトランジスタ形成領域４２とＰ型ＭＯＳトランジスタ形成領域４４の境界線を斜めに跨いだ状態で設ければよい。
【００４７】
これにより、ゲート電極５０のゲート幅のサイズを大きくしなくとも、ゲート実効幅を広げることができるので、ゲート電極５０のゲート幅を細くしても、ゲート電極５０に抵抗異常が発生しにくくなる。したがって、ＭＯＳ型半導体装置４０の小型化が図れる。
【００４８】
特に、図５（Ａ）のように、Ｎチャネル型ＭＯＳトランジスタ形成領域４２のアクティブ領域とＰチャネル型ＭＯＳトランジスタ形成領域４４のアクティブ領域とが同一ライン上に設けられていない配置であっても、本発明を用いることで、ゲート電極のレイアウトを複雑化することがない。
【００４９】
ここで、Ｎチャネル型ＭＯＳトランジスタ形成領域４２とＰチャネル型ＭＯＳトランジスタ形成領域４４の境界線を基準にして、ゲート電極５０を傾ける角度をθとし、θを４５度としたＭＯＳ型半導体装置４０の場合、図５（Ｂ）に示す半導体装置５２に対して、レイアウト面積の１０％程度の縮小ができる。また、θを６０度としたＭＯＳ型半導体装置４０の場合、図５（Ｂ）に示す半導体装置５２に対して、レイアウト面積の２０％程度の縮小ができる。
【００５０】
この例においては、実効ゲート幅が十分確保できる程度のゲート電極の幅が確保できていたことから、θの角度を４５度より大きくすることで、よりレイアウト面積を縮小化することができているものである。
【００５１】
本発明は上記実施の形態で説明した構成に限られたものではなく、本発明の作用・効果が得られる範囲で種々の変更が可能である。
【００５２】
例えば、図５においては更なるレイアウト面積の縮小化を考慮したものとして８角形のアクティブ領域を例に説明したが、四角形のアクティブ領域を、図５（Ａ）のように配置して、本発明のゲート電極を適用してもよい。この場合には、８角形のアクティブ領域を適用したものほどレイアウト面積の縮小化の効果は得られないかもしれないが、本発明のゲート電極を用いることでのレイアウト面積の増加を抑える効果は得られるものである。また、図５のような８角形のアクティブ領域に限らず、６角形以上の多角形を適用してもよい。
【００５３】
また、図５（Ａ）では、２つのＮ型領域にＰ型領域が挟まれるように配置された例で説明したが、２つのＰ型領域にＮ型領域が挟まれるものであってもよく、さらに、Ｎ型領域とＰ型領域とが交互に隣り合って配置されるものに対しても本発明を適用可能であることはいうまでもない。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は側面断面図である。
【図２】本発明の実施形態に係る半導体装置のゲート電極の一部を示す平面図である。
【図３】本発明の実施形態に係る半導体装置を構成するゲート電極の、ゲート幅のサイズに対するゲート電極の抵抗値の累積確率を示したグラフである。
【図４】その他の形態の半導体装置を示す平面図である。
【図５】（Ａ）はその他の形態の半導体装置を示す平面図であり、（Ｂ）は従来例における半導体装置を示す平面図である。
【図６】従来例における半導体装置の示す平面図である。
【符号の説明】
【００５５】
１０  半導体装置
１２  半導体基板
１４  Ｎ型領域（Ｎチャネル型トランジスタ形成領域）
１６  Ｐ型領域（Ｐチャネル型トランジスタ形成領域）
１８  ソース拡散層
２０  ドレイン拡散層
２２  チャンネル領域
２４  ゲート電極
２８  ポリシリコン（導電層）
３０  金属シリサイド層
４０  ＭＯＳ型半導体装置（半導体装置）
４２  Ｎ型ＭＯＳトランジスタ形成領域（Ｎ型領域）
４４  Ｐ型ＭＯＳトランジスタ形成領域（Ｐ型領域）
５０  ゲート電極
【図１】
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【図３】
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【図４】
2008305837.tif 000005
【図５】
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【図６】
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【図２】
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