(57)【要約】【課題】消去モード動作時において、ディープウェルの電圧を降圧することで、高速負電圧生成及び負電圧生成チャージポンプの簡易化を可能とする不揮発性半導体記憶装置の消去電圧の設定方法の提供を目的とする。【解決手段】チャージポンプの負電圧がパストランジスタ５０−１の形成された第１導電型の第２ウェル領域１２−１とパストランジスタの一端１５−１とに入力され、且つ、パストランジスタのゲート１７−１〜４に所定の電圧が印加されて、パストランジスタの他端１６−４からメモリセルに負電圧が出力されるとき、第２導電型の第１ウェル領域１１−１〜４の電位を所定のレベルに降下させ、第１導電型の第２ウェル領域１２−１〜４の電位をチャージポンプの負電圧から所定の低電位に降下させた負高電圧を、メモリセルに出力する。【選択図】      図３
2008146695.tif 000002
【特許請求の範囲】
【請求項１】
負電圧を発生するチャージポンプと前記負電圧を伝達する伝達部とメモリセルとを有する不揮発性半導体記憶装置の消去電圧の設定方法であって、
前記伝達部は、前記負電圧を前記メモリセルへ伝達するパストランジスタを有し、
前記パストランジスタは、第１導電型の半導体基板に形成された第２導電型の第１ウェル領域の内部に形成された第１導電型の第２ウェル領域に形成され、
前記不揮発性半導体装置の消去モードにおいて、前記チャージポンプの前記負電圧が前記パストランジスタの形成された前記第１導電型の第２ウェル領域と前記パストランジスタの一端とに入力され、且つ、前記パストランジスタのゲートに所定の正電圧が印加されて、前記パストランジスタの他端から前記メモリセルに所定の負電圧が出力されるとき、
前記第２導電型の第１ウェル領域に印加されている所定の高電位から所定の低電位に降下させ、前記第１導電型の第２ウェル領域の電位を前記チャージポンプの前記負電圧から前記所定の負電圧に降下させることを特徴とする不揮発性半導体記憶装置の消去電圧の設定方法。
【請求項２】
前記伝達部は、少なくとも１つのネガティブスイッチ回路を有し、
前記不揮発性半導体装置の消去モードにおいて、前記各部の選択された前記スイッチ回路の主構成要素である前記パストランジスタの前記第２導電型の第１ウェル領域に印加されている所定の高電位から所定の低電位に降下させ、前記第１導電型の第２ウェル領域の電位を前記チャージポンプの前記負電圧から前記所定の負電圧に降下させることを特徴とする請求項１に記載の不揮発性半導体記憶装置の消去電圧の設定方法。
【請求項３】
前記チャージポンプにはさらに前記負電圧を平滑にするレギュレータが接続され、
前記レギュレータは、前記負電圧が所定の電圧に到達すると、前記ゲートの正電圧を所定の低電圧に降下させる切換信号を発生し、
前記パストランジスタのゲート電圧は、前記切換信号により、前記所定の正電圧から所定の低電圧に降下することを特徴とする請求項１又は２のいずれかに記載の不揮発性半導体記憶装置の消去電圧の設定方法。
【請求項４】
前記パストランジスタの前記第２導電型の第１ウェル領域に印加されている逆バイアス用の電位を所定のレベルに降下させるタイミングは、前記切換信号に同期し、前記パストランジスタのゲート電圧が、前記所定の低電圧に降下を開始するタイミングか、または前記所定の低電位に降下を開始するタイミング以降であることを特徴とする請求項３に記載の不揮発性半導体記憶装置の消去電圧の設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の消去方法に係り、詳しくは、消去動作時における高速負高電圧生成及び負電圧生成チャージポンプの軽減を可能とする不揮発性半導体記憶装置の消去電圧の設定方法に関する。
【背景技術】
【０００２】
フラッシュメモリにおいては微細化や低電圧化が進み、書き込み、消去動作などで使用される正、負の高電圧を発生するチャージポンプ回路の段数や、静電容量の領域が増加し、メモリ占有率が低下して、汎用メモリのコスト削減の妨げとなっている。消去動作においては、メモリセルのゲートに負高電圧（〜−９Ｖ）、ウエルに正高電圧（〜９Ｖ）をそれぞれ印加することにより発生するＦＮトンネリング現象を利用して、メモリセルの情報を消去している。
【０００３】
ゲートに印加される負高電圧の生成にはチャージポンプが利用されるが、充分な速度で降圧するためには、その電圧に応じた降圧段数と、負荷容量に応じた電荷の生成のための静電容量を必要とする。このため、チップの占有面積を小さくすることが困難であった。また、消去モード動作のためにチャージポンプで発生された負高電圧は、周知のそれぞれのパストランジスタを介してメモリセルのゲートに印加される。この負高電圧を伝達するパストランジスタのゲート酸化膜の耐圧保護は、負高電圧のレベルを検出し、所定のレベルに達するとパストランジスタのゲート電圧をＶｃｃからＶｓｓに落とすことにより保護されている。これらについて以下に詳しく説明する。
【０００４】
図５は、パストランジスタが負高電圧を伝達するときのパストランジスタの電圧を示す電圧ダイアグラムである。チャージポンプは、不揮発性半導体記憶装置の制御部から出力される消去モード信号（ｍｏｄｅ  ｓｉｇｎａｌ）により起動され、発生した負高電圧（Ｎｅｇａｔｉｖｅ）は、パストランジスタの一端とポケットウェルに印加される。パストランジスタのゲートには、トランジスタがオンし、その他端からメモリセルに負高電圧が印加されるよう、ポケットウェルの電位より充分高いゲート電圧が印加される。
【０００５】
このときチャージポンプが小型で電圧発生能力が小さいと、破線で示されるような負高電圧となり、メモリセルに印加される高負電圧は、消去期間Ｔを満足することができない。実線で示される消去期間Ｔを満足するに充分な電圧を発生するには、充分な大きさと能力を有するチャージポンプを必要とする。これについて、次に図を用いて説明する。
【０００６】
図６は、負チャージポンプのブロックダイアグラム及びパルスタイミングチャートである。図６ｂの期間１でクロックＣＬＫＢＡで駆動されるキャパシタの電荷が、クロックＣＬＫＡで駆動されるキャパシタに充電される。期間２で、重畳されたクロックＣＬＫＡで駆動されるキャパシタの電荷とクロックＣＬＫＢＡで駆動されるキャパシタの電荷が、出力端ＶＰＵＭＰから出力されネガティブレギュレータ（図示されず）に入力される。期間３、４では同様の動作が繰り返され、ネガティブレギュレータで一定の直流負電圧となる。負高電圧を発生するためには、この段数を増加する必要があり、充分な電荷量を蓄積するためには形成されるキャパシタの面積が増加し、いずれもメモリ占有率の低下の要因となる。
【０００７】
また図５において負高電圧（Ｎｅｇａｔｉｖｅ）が所定のレベル（ｅＶ）に到達すると後述の切換信号が生成され、この信号により、パストランジスタのゲート電圧（ＰａｓｓＴｒ  Ｇａｔｅ）はＶｃｃからＶｓｓに降下する。このときパストランジスタが形成されているポケットウェルに印加されている電圧は、チャージポンプの負高電圧（Ｎｅｇａｔｉｖｅ）であり、電圧降下を継続しているため、トランジスタのオン状態が維持された状態で、ゲート酸化膜の耐圧が保護される。特許文献１には、消去すべきメモリセルのコントロールゲートに、傾斜付きまたは階段的電圧を印加することにより、フラッシュメモリセルの情報を消去する方法が記載されている。
【特許文献１】特表２００２−５４４６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような問題を解決するためになされたものであり、高速負電圧生成及び負電圧生成チャージポンプの簡易化を可能とする不揮発性半導体記憶装置の消去電圧の設定方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置の消去電圧の設定方法は、負電圧を発生するチャージポンプと負電圧を伝達する伝達部とメモリセルとを有する不揮発性半導体記憶装置の消去電圧の設定方法であって、伝達部は、負電圧をメモリセルへ伝達するパストランジスタを有し、パストランジスタは、第１導電型の半導体基板に形成された第２導電型の第１ウェル領域の内部に形成された第１導電型の第２ウェル領域に形成され、不揮発性半導体装置の消去モードにおいて、チャージポンプの負電圧がパストランジスタの形成された第１導電型の第２ウェル領域とパストランジスタの一端とに入力され、且つ、パストランジスタのゲートに所定の正電圧が印加されて、パストランジスタの他端からメモリセルに所定の負電圧が出力されるとき、第２導電型の第１ウェル領域に印加されている所定の高電位から所定の低電位に降下させ、第１導電型の第２ウェル領域の電位をチャージポンプの負電圧から所定の負電圧に降下させることを特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置の消去電圧の設定方法の伝達部は、少なくとも１つのネガティブスイッチ回路を有し、不揮発性半導体装置の消去モードにおいて、各部の選択されたスイッチ回路の主構成要素であるパストランジスタの第２導電型の第１ウェル領域に印加されている所定の高電位から所定の低電位に降下させ、第１導電型の第２ウェル領域の電位をチャージポンプの負電圧から所定の負電圧に降下させることを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置の消去電圧の設定方法のチャージポンプにはさらに負電圧を平滑にするレギュレータが接続され、レギュレータは、負電圧が所定の電圧に到達すると、ゲートの正電圧を所定の低電圧に降下させる切換信号を発生し、パストランジスタのゲート電圧は、切換信号により、所定の正電圧から所定の低電圧に降下することを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置の消去電圧の設定方法のパストランジスタの第２導電型の第１ウェル領域に印加されている逆バイアス用の電位を所定のレベルに降下させるタイミングは、切換信号に同期し、パストランジスタのゲート電圧が、所定の低電圧に降下を開始するタイミングか、または所定の低電位に降下を開始するタイミング以降であることを特徴とする。
【発明の効果】
【００１３】
本発明の不揮発性半導体記憶装置の消去電圧の設定方法によれば、ディープウェルの電圧を降圧することでポケットウェルの電位を高速に所定の負高電圧に設定できるため、高速負電圧生成及び負電圧生成チャージポンプの簡易化を可能とする。これにより、キャパシタの面積の増加も抑えられるため、チャージポンプの占有面積の増加によるメモリ占有率の低下の要因を取り除くことが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明による不揮発性半導体記憶装置の消去電圧の設定方法の実施の形態について、図を用いて説明する。図１は、本発明によるパストランジスタが負電圧を伝達するときのパストランジスタの電圧を示す電圧ダイアグラムである。図１ａにおけるチャージポンプは、図５の場合と同じものとする。チャージポンプは、不揮発性半導体記憶装置の制御部から出力される消去モード信号（ｍｏｄｅ  ｓｉｇｎａｌ）により起動され、発生した負電圧は、パストランジスタの一端とポケットウェルに印加される。
【００１５】
パストランジスタの一端とポケットウェルに印加された負電圧（Ｎｅｇａｔｉｖｅ）が所定のレベル（ｅＶ）に到達すると、後述する切換信号によりパストランジスタのゲート電圧（ＰａｓｓＴｒ  Ｇａｔｅ）はＶｃｃからＶｓｓに降下し、ゲート酸化膜の耐圧が保護される。このときパストランジスタのディープウェル（ＤｅｅｐＷｅｌｌ）も同様に逆バイアス電圧であるＶｃｃからＶｓｓに降下する。この電位変化はディープウェルとポケットウェルとのカップリングキャパシタンスによりポケットウェルに伝えられ、ポケットウェルの電位は急速に降下して所望の負高電圧に到達する。これにより、図５における消去期間Ｔの開始時点より早く動作を開始できる高速負高電圧の生成が可能となる。
【００１６】
図１ｂにおけるチャージポンプは、図１ａのチャージポンプより小型で電圧発生能力が小さく設計されている。このためこのチャージポンプでは、消去期間Ｔを満足することができない。ところが負電圧（Ｎｅｇａｔｉｖｅ）が所定のレベル（ｅＶ）に到達した時点でディープウェル（ＤｅｅｐＷｅｌｌ）の電位をＶｃｃからＶｓｓに降下することにより、消去期間Ｔを満足することができる。これにより、小型のチャージポンプで消去期間Ｔを満足することが可能となるため、メモリ占有率の低下を防ぎ、汎用メモリのコスト削減の妨げとなる要因を軽減することが可能となる。なお、本実施形態においては、消去モードにおいてパストランジスタのディープウェルまたはゲート電圧の電位をＶｃｃからＶｓｓに降下させるようになっているが、その他の所定の高電位と所定の低電位を印加することが可能な構成であれば、その電位を使用するのでもよい。
【００１７】
図２は、チャージポンプで発生された負電圧が、それぞれのパストランジスタを介してメモリセルのゲートに印加される経路を示す、負電圧の伝達ブロック図である。図２において、チャージポンプ３０で発生された負電圧は、実線で示される経路により、ネガティブレギュレータ４０、ネガティブスイッチ部５０、ネガティブブロックスイッチ部６０、ロースイッチ部７０及びワードラインドライバ部８０を経由して、メモリ素子のゲート（図示されず）に印加される。
【００１８】
ネガティブスイッチ部５０、ネガティブブロックスイッチ部６０、ロースイッチ部７０及びワードラインドライバ部８０は、所望の数のパストランジスタが組み合わされ、伝達パス回路であるそれぞれのスイッチ回路が構成されている。これらのスイッチ回路は、不揮発性半導体記憶装置の制御部の信号により動作し、各部での実線の経路が接続されて負電圧が伝達される伝達パスを形成している。ネガティブブロックスイッチ部６０は、複数のネガティブブロックスイッチ回路から成り、任意の１つが選択されて伝達パスを形成する。ロースイッチ部７０は、複数のロースイッチ回路から成り、任意の１つが選択されて伝達パスを形成する。ワードラインドライバ部８０は、複数のワードドライバ回路から成り、同様に、任意の１つが選択されて伝達パスを形成し、メモリセルのゲートに所定の負電圧を印加する。
【００１９】
ネガティブレギュレータ４０は、チャージポンプ３０で発生された負電圧が所定のレベル（ｅＶ）に到達すると、それぞれのパストランジスタのディープウェルに印加されている逆バイアス用の電位とゲート電位とを所定のレベルに降下させるための切換信号を発生する。この切換信号は、破線で示される経路により、ネガティブスイッチ部５０、ネガティブブロックスイッチ部６０、ロースイッチ部７０及びワードラインドライバ部８０に印加される。ネガティブスイッチ部５０、ネガティブブロックスイッチ部６０、ロースイッチ部７０及びワードラインドライバ部８０は、この切換信号を受信して、ディープウェルの逆バイアス電圧をＶｃｃからＶｓｓに降下させる。これによりポケットウェルの電位は急速に降下して所望の負電圧に到達するため、この負電圧をそれぞれが形成する伝達パスを介してメモリセルのゲートに印加する。またゲート電圧もＶｃｃからＶｓｓに降下する。これにより、それぞれのゲート酸化膜の耐圧が保護される。チャージポンプ３０は、所定のレベル（ｅＶ）に到達後も継続して負電圧を発生している。
【００２０】
図２で示される各ブロックは、周知のＬＳＩ技術により同一半導体基板に一括して形成されている。即ち、ネガティブスイッチ部５０、ネガティブブロックスイッチ部６０、ロースイッチ部７０及びワードラインドライバ部８０を構成する各スイッチ回路は、同一半導体基板上にそれぞれグループ単位で形成されている。図３は、それら各部のスイッチ回路を代表するパストランジスタの構造とその接続関係を示す接続構造図である。
【００２１】
図３において、Ｐ形半導体基板１０には、ネガティブスイッチ部５０、ネガティブブロックスイッチ部６０、ロースイッチ部７０及びワードラインドライバ部８０を形成するディープＮウェル１１−１、２、３、４がそれぞれ形成されている。ディープＮウェル１１−１、２、３、４には、それぞれのスイッチ回路を形成するためのポケットＰウェル１２−１、２、３、４が形成されている。ポケットＰウェル１２−１、２、３、４には、それぞれのスイッチ回路を代表するパストランジスタ５０−１、６０−１、７０−１、８０−１のゲート１７−１、２、３、４、ドレイン１５−１、２、３、４及びソース１６−１、２、３、４が形成されている。また各ディープＮウェルには配線接続用拡散層１３−１、２、３、４が、各ポケットＰウェルには配線接続用拡散層１４−１、２、３、４が形成されている。
【００２２】
パストランジスタ５０−１のドレイン１５−１と配線接続用拡散層１４−１とは、ネガティブポンプアウトライン１９−１に接続され、チャージポンプから負電圧が印加される。ゲート１７−１はネガティブイネーブルラインに接続され、ネガティブイネーブル信号が印加される。配線接続用拡散層１３−１は、Ｎウェルコントロールラインに接続され、Ｎウエルコントロール信号（グローバル）が印加される。ソース１６−１は、パストランジスタ６０−１のドレイン１５−２と配線接続用拡散層１４−２とに接続されている。パストランジスタ６０−１のゲート１７−２はブロックイネーブルラインに接続され、ブロックイネーブル信号が印加される。配線接続用拡散層１３−２は、Ｎウェルコントロールラインに接続され、Ｎウエルコントロール信号（グローバル）が印加される。ソース１６−２は、パストランジスタ７０−１のドレイン１５−３と配線接続用拡散層１４−３とに接続されている。
【００２３】
パストランジスタ７０−１のゲート１７−３はパストランジスタ８０−１のゲート１７−４と共にセクタイネーブルラインに接続され、セクタイネーブル信号が印加される。配線接続用拡散層１３−３は、Ｎウェルコントロールラインに接続され、Ｎウエルコントロール信号（ブロック）が印加される。ソース１６−３は、パストランジスタ８０−１のドレイン１５−４と配線接続用拡散層１４−４とに接続されている。パストランジスタ８０−１の配線接続用拡散層１３−４は、Ｎウェルコントロールラインに接続され、Ｎウエルコントロール信号（セクタ）が印加される。ソース１６−４は、ワードライン２１を介してメモリセルのゲート（図示されず）に接続されている。
【００２４】
図４は、本発明によるそれぞれのパストランジスタが負電圧を伝達するときのパストランジスタの電圧を示す電圧ダイアグラムである。図４におけるネガティブネーブル信号が、不揮発性半導体記憶装置の制御部から消去モード信号（ｍｏｄｅ  ｓｉｇｎａｌ）に同期して出力され、図３のパストランジスタ５０−１のゲート１７−１に印加される。同様にブロックイネーブル信号が、パストランジスタ６０−１のゲート１７−２に、セクタイネーブル信号が、パストランジスタ７０−１のゲート１７−３及びパストランジスタ８０−１のゲート１７−４印加され各トランジスタはオンとなる。
【００２５】
パストランジスタ５０−１のネガティブポンプアウトライン１９−１に接続されたドレイン１５−１と、配線接続用拡散層１４−１とには、チャージポンプから負電圧（Ｎｅｇａｔｉｖｅ）が印加され、ポケットＰウェルの電位（Ｎｅｇａｔｉｖｅ）は、降下を開始する。所定の電位eＶまで降下すると、その電位はネガティブレギュレータ４０で検出され、それを基に生成された切換信号により、それぞれのイネーブル信号はＶｃｃからＶｓｓに降下する。これにより、それぞれのゲート酸化膜の耐圧が保護される。
【００２６】
また、ポケットＰウェルの電位の降下中、各パストランジスタはオン状態を維持している。図１では、ポケットＰウェルの電位の急激な降下が、所定の電圧ｅＶの検出と同時に始まる場合を示した。図４では、各イネーブル信号が降下したタイミングより遅れて、パストランジスタ５０−１及びパストランジスタ６０−１のＮウエルコントロール信号（グローバル）、パストランジスタ７０−１のＮウエルコントロール信号（ブロック）及びパストランジスタ８０−１のＮウエルコントロール信号（セクタ）が、逆バイアス電圧の高電圧（Ｈｉｇｈ  Ｖｏｌ）から低電圧（Ｌｏｗ  Ｖｏｌ）に降下し、ポケットＰウェルの電位の急激な降下が始まる場合を示している。この遅れ時間の設定は、消去動作の開始時間を優先するか、小型で電圧発生能力の小さいチャージポンプを優先するかにより、適宜設定することができる。
【００２７】
それぞれのコントロール信号によるディープＮウェルの電位変化は、それぞれのディープＮウェルとポケットＰウェルとのカップリングキャパシタンスによりポケットＰウェルに伝えられる。このためポケットＰウェルの電位は急速に降下し、所望の消去期間Ｔを有する負電圧に到達し、それぞれの伝達パスを経由して、メモリセルのゲートに印加される。各パストランジスタに印加されるイネーブル信号及びコントロール信号により、それぞれのゲート（ＰａｓｓＴｒ  Ｇａｔｅ）及びディープＮウェル（ＤｅｅｐＮＷｅｌｌ）の電位が共通に変化する様子が、一つにまとめられて消去モード信号（ｍｏｄｅ  ｓｉｇｎａｌ）の下の波形で示されている。
【００２８】
以上説明したように、本発明によると、ポケットＰウェルの電位が所定のレベル（ｅＶ）に達した時点かそれ以降に、ディープＮウェルの電圧をパルス状に降圧させることで、ポケットＰウェルの電位を高速に所定の負高電圧に設定できる。このため、高速負電圧生成及び負電圧生成チャージポンプの簡易化が可能となり、チャージポンプの段数を増加する必要がなく、それに伴うキャパシタの面積の増加も抑えられるため、汎用メモリのコスト削減の妨げとなるメモリ占有率の低下の要因を取り除くことが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明によるパストランジスタの電圧を示す電圧ダイアグラム。
【図２】本発明の負高電圧の伝達ブロック図。
【図３】本発明のパストランジスタの構造と接続関係を示す接続構造図。
【図４】本発明によるそれぞれのパストランジスタの電圧を示す電圧ダイアグラム。
【図５】従来のパストランジスタの電圧を示す電圧ダイアグラム。
【図６】負チャージポンプのブロックダイアグラム及びパルスタイミングチャート。
【符号の説明】
【００３０】
１０  Ｐ基板
１１−１〜４  ディープＮウェル
１２−１〜４  ポケットＰウェル
１３−１〜４  配線接続用拡散層
１４−１〜４  配線接続用拡散層
１５−１〜４  ドレイン
１６−１〜４  ソース
１７−１〜４  ゲート
１８−１〜４  Ｎウェルコントロールライン
１９−１  ネガティブパンプアウトライン
１９−２  グローバルネガティブライン
１９−３  ブロックネガティブライン
１９−４  セクタソースライン
２０−１  ネガティブイネーブルライン
２０−２  ブロックイネーブルライン
２０−３  セクタイネーブルライン
２１  ワードライン
３０  チャージポンプ
４０  ネガティブレギュレータ
５０  ネガティブスイッチ部
６０  ネガティブブロックスイッチ部
７０  ロースイッチ部
８０  ワードラインドライバ部
【図１】
2008146695.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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