(57)【要約】【課題】オペアンプのオフセット電圧の影響を低減し、高精度な過電流判定が可能な過電流保護装置を提供する。【解決手段】オペアンプのオフセット電圧Ｖoffを検出する第１の回路５１と、オフセット電圧Ｖoffにより、Ａ点とＢ点との間に生じる電圧Ｖabに比例した電流を生成する第２の回路５２と、第２の回路で生成された電圧Ｖabに比例した電流を用いて、信号電圧端子とオペアンプの入力端子間に設置した抵抗Ｒ４，またはＲ６に電圧降下を発生させて、オフセット電圧Ｖoffを打ち消すようにする第３の回路５３を備える。【選択図】図１
2008263760.tif 000002
【特許請求の範囲】
【請求項１】
電源のプラス端子と負荷の間に第１の半導体素子（Ｔ１）を設置し、その第１の主電極を電源側に、第２の主電極を負荷側に配置し、負荷の他端は接地電位レベルに接続した負荷回路を過電流から保護する過電流保護装置において、
第１の抵抗（Ｒ３）の一端を前記第１の半導体素子（Ｔ１）の第１の主電極（電源側端子）に接続し、他端を第２の半導体素子（Ｔ２）の第１の主電極に接続し、その接続点をＢ点とし、かつ、Ｂ点の電圧をＶｂとし、
第２の半導体素子（Ｔ２）の第２の主電極に第２の抵抗（Ｒ５）の一端を接続し、第２の抵抗（Ｒ５）の他端は接地電位レベルに接続し、
オペアンプ（ＡＭＰ１）の第１の入力端子に前記Ｂ点を接続し、前記第１の半導体素子（Ｔ１）の第２の主電極（負荷側端子）をＡ点とし、かつ、Ａ点の電圧をＶａとするとき、前記オペアンプ（ＡＭＰ１）の第２の入力端子に前記Ａ点を接続し、前記オペアンプ（ＡＭＰ１）の出力は前記第２の半導体素子（Ｔ２）の制御端子に接続した構成とし、
前記Ｂ点の電位Ｖｂが前記Ａ点の電位Ｖａに等しくなるように第２の半導体素子（Ｔ２）に流れる電流を制御して、前記第１の半導体素子（Ｔ１）の第１の主電極（電源側端子）と第２の主電極（負荷側端子）間の電圧を第１の抵抗（Ｒ３）と第２の抵抗（Ｒ５）の比に基づいて、第２の抵抗（Ｒ５）の電圧降下として増幅する増幅装置を有し、
前記オペアンプ（ＡＭＰ１）のオフセット電圧（Ｖoff）により、前記Ｂ点の電位ＶｂがＡ点の電位Ｖａより小さくなったときは、Ｂ点と前記オペアンプの第１の入力端子間に挿入した第３の抵抗（Ｒ４）に前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例した電流を流して、前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）を縮小し、
前記オペアンプ（ＡＭＰ１）のオフセット電圧（Ｖoff）により、前記Ｂ点の電位ＶｂがＡ点の電位Ｖａより大きくなったときは、Ａ点と前記オペアンプの第２の入力端子間に挿入した第４の抵抗（Ｒ６）に前記Ｂ点と前記Ａ点の電位差（Ｖｂ−Ｖａ）に比例した電流を流して、前記Ｂ点と前記Ａ点の電位差（Ｖｂ−Ｖａ）を縮小することを特徴とする過電流保護装置。
【請求項２】
第５の抵抗（Ｒ７）と第６の抵抗（Ｒ８）を直列接続し、第５の抵抗（Ｒ７）をＢ点に接続し、第６の抵抗（Ｒ８）をＡ点に接続し、第５の抵抗（Ｒ７）と第６の抵抗（Ｒ８）の結合点Ｃを前記オペアンプ（ＡＭＰ１）の第２の入力端子に接続し、前記オペアンプのオフセット電圧が第５の抵抗（Ｒ７）の両端に発生させる電圧を、［（第５の抵抗（Ｒ７）＋第６の抵抗（Ｒ８））／第５の抵抗（Ｒ７）］倍して前記（Ｖａ−Ｖｂ）の電位差とすることを特徴とする請求項１に記載の過電流保護装置。
【請求項３】
前記電位差（Ｖａ−Ｖｂ）を電流に変換するのは、
第３のトランジスタ（Ｔ３）の制御電極をＡ点に接続し、その第１の主電極を電源に接続し、第２の主電極を第７の抵抗（Ｒ１１）を経由して第５のトランジスタ（Ｔ５）の第２の主電極に接続し、
第４のトランジスタ（Ｔ４）の制御電極をＢ点に接続し、その第１の主電極を電源に接続し、第２の主電極を第８の抵抗（Ｒ１２）を経由して第６のトランジスタ（Ｔ６）の第２の主電極に接続し、第７の抵抗（Ｒ１１）と第８の抵抗（Ｒ１２）の抵抗値を等しく設定し、
第５のトランジスタ（Ｔ５）と第６のトランジスタ（Ｔ６）の制御電極を結合し、前記Ａ点の電圧（Ｖａ）より一定電圧低い電圧（Ｖａ−Ｖ１０）を印加するようにし、第３のトランジスタ（Ｔ３）を流れる電流と第４のトランジスタ（Ｔ４）を流れる電流の差電流が前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例するようにしたことを特徴とする請求項２に記載の過電流保護装置。
【請求項４】
前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例する電流を用いて、前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）を縮小するのは、
第１０のトランジスタ（Ｔ１０）の第２の主電極と第１１のトランジスタ（Ｔ１１）の第２の主電極を結合し、その結合点に前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例する電流が流れる配線を結合し、
第１０のトランジスタ（Ｔ１０）の制御電極と第１１のトランジスタ（Ｔ１１）の制御電極を結合して、一定電圧でバイアスし、
前記Ｂ点の電位が前記Ａ点の電位を下回った場合は第１０のトランジスタ（Ｔ１０）を経由して前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例する電流を前記第３の抵抗（Ｒ４）に流し、
前記Ｂ点の電位が前記Ａ点の電位を上回った場合は第１１のトランジスタ（Ｔ１１）を経由して前記Ａ点と前記Ｂ点の電位差（Ｖｂ−Ｖａ）に比例する電流と等しい電流を前記第４の抵抗（Ｒ６）に流すことにより前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）を縮小することを特徴とする請求項３に記載の過電流保護装置。
【請求項５】
前記第５のトランジスタ（Ｔ５）の第１の主電極に第７のトランジスタ（Ｔ７）の第１の主電極、および制御電極を結合し、該第７のトランジスタ（Ｔ７）の第２の主電極に第８のトランジスタ（Ｔ８）の第１の主電極および制御電極を結合し、第８のトランジスタ（Ｔ８）の第２の主電極を接地し、
第９のトランジスタ（Ｔ９）の第１の主電極を前記第６のトランジスタ（Ｔ６）の第１の主電極に接続し、第２の主電極を接地し、制御電極を第８のトランジスタ（Ｔ８）の制御電極に結合して、第８のトランジスタ（Ｔ８）とカレントミラーを構成し、
第７のトランジスタ（Ｔ７）の制御電極の電圧を用いて、前記第１０のトランジスタ（Ｔ１０）の制御電極と前記第１１のトランジスタ（Ｔ１１）の制御電極の結合点をバイアスし、
前記Ｂ点の電位が前記Ａ点の電位を下回った場合は第１０のトランジスタ（Ｔ１０）および第９のトランジスタ（Ｔ９）を経由して前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例する電流を接地電位レベルに向けて流し、
前記Ｂ点の電位が前記Ａ点の電位を上回った場合は前記第６のトランジスタ（Ｔ６）の第１の主電極から第１１のトランジスタ（Ｔ１１）を経由して、前記Ａ点と前記Ｂ点の電位差（Ｖｂ−Ｖａ）に比例する電流を供給することを特徴とする請求項４に記載の過電流保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷回路に過電流が流れた際にスイッチを遮断して回路を保護する過電流保護装置に関する。
【背景技術】
【０００２】
従来における過電流保護装置として、例えば、特開２００２−３５７３９４号公報（特許文献１）に記載されたものが知られている。以下、この特許文献に記載された従来技術について説明する。図３は、従来における過電流保護装置が搭載された負荷回路の回路図である。なお、図３に示す各抵抗Ｒ１０１〜Ｒ１０４の下に記載した数値は、各抵抗の具体的な抵抗値を示している。例えば、抵抗Ｒ１０１は２０［ＫΩ］である。
【０００３】
図３に示すように、電源ＶＢのプラス側端子と、ＭＯＳＦＥＴからなる電子スイッチＴ１０１のドレインとが点Ｐ１０１で接続され、電子スイッチＴ１０１のソースがモータ、ランプ等の負荷ＲＬの一端に接続され、該負荷ＲＬの他端がグランドに接地されている。
【０００４】
また、点Ｐ１０１は２系統に分岐され、このうち一つ目の分岐線は抵抗Ｒ１０１と抵抗Ｒ１０２の直列接続回路を介してグランドに接地されている。また、二つ目の分岐線は抵抗Ｒ１０３、トランジスタＴ１０２、抵抗Ｒ１０４の直列接続回路を介してグランドに接地されている。
【０００５】
抵抗Ｒ１０１とＲ１０２の接続点Ｐ１０２は、比較器ＣＭＰ１０１のプラス側入力端子に接続され、トランジスタＴ１０２と抵抗Ｒ１０４の接続点Ｐ１０３は、比較器ＣＭＰ１０１のマイナス側入力端子に接続されている。また、トランジスタＴ１０２のドレイン（電圧Ｖｂ）は、オペアンプＡＭＰ１０１のプラス側入力端子に接続され、電子スイッチＴ１０１のソース（電圧Ｖａ）はオペアンプＡＭＰ１０１のマイナス側入力端子に接続されている。このオペアンプＡＭＰ１０１の出力端子は、トランジスタＴ１０２のゲートに接続されている。
【０００６】
また、電子スイッチＴ１０１のゲートは、抵抗Ｒ１０５を介してドライバ１０１の出力端子に接続されている。そして、ドライバ１０１の出力信号により、電子スイッチＴ１０１がオン、オフ制御され、負荷ＲＬの駆動、停止が操作される。
【０００７】
ここで、電子スイッチＴ１０１のドレイン〜ソース間電圧Ｖdsは、電子スイッチＴ１０１のドレイン電圧（点Ｐ１０１の電圧）をＶ１、ソース電圧をＶａ、電子スイッチＴ１０１のオン抵抗をＲon、ドレイン電流をＩＤとすると、次の（１）式で示される。
【０００８】
Ｖds＝Ｖ１−Ｖａ＝Ｒon＊ＩＤ  …（１）
ここで、オペアンプＡＭＰ１０１は、電圧Ｖａと電圧Ｖｂの差分に応じた出力信号をトランジスタＴ１０２のゲートに出力するので、電圧Ｖａと電圧Ｖｂが等しくなるように、抵抗Ｒ１０３を流れる電流Ｉ１が制御される。従って、点Ｐ１０３に発生する電圧Ｖ３は、電圧Ｖdsを増幅した電圧となり、この電圧Ｖ３が、点Ｐ１０２に発生する電圧（判定電圧）Ｖ２よりも大きくなると、比較器ＣＭＰ１０１の出力がＬレベルからＨレベルに変化する。従って、比較器ＣＭＰ１０１の出力信号により過電流の発生を検知することができ、過電流発生時には、即時に電子スイッチＴ１０１を遮断することができる。
【０００９】
ところが、実際には、オペアンプＡＭＰ１０１には、オフセット電圧Ｖoffにバラツキが存在するので、このバラツキに起因して過電流の検出精度が低下する。以下、詳細に説明する。
【００１０】
オペアンプＡＭＰ１０１のオフセット電圧を±Ｖoffとすると、電圧Ｖdsは次の（２）式で示される。
【００１１】
Ｖds±Ｖoff＝Ｒ１０３＊Ｉ１  …（２）
とすると、抵抗Ｒ１０４の両端に発生する電圧Ｖ３が、電圧Ｖdsを増幅した電圧となり、Ｒ１０４／Ｒ１０３＝ｍとすると、電圧Ｖ３は次の（３）式で示される。
【００１２】
Ｖ３＝Ｒ１０４＊Ｉ１
＝（Ｒ１０４／Ｒ１０３）＊Ｒ１０３＊Ｉ１
＝（Ｒ１０４／Ｒ１０３）＊（Ｖds±Ｖoff）
＝ｍ＊（Ｒon＊ＩＤ±Ｖoff）              …（３）
つまり、オペアンプＡＭＰ１０１のオフセット電圧（±Ｖoff）をｍ倍した電圧が、電圧Ｖ３のバラツキとして発生する。
【００１３】
そして、電圧Ｖ３が比較器ＣＭＰ１０１のマイナス側入力端子に供給され、プラス側入力端子には、判定電圧Ｖ２が供給される。従って、電流ＩＤが過電流状態になると電圧Ｖdsが大きくなり、Ｖ３＞Ｖ２となって比較器ＣＭＰ１０１出力が反転することにより、過電流状態が検出される。過電流として検知される電流ＩＤの値を電流Ｉovcとすると、次の（４）式が得られる。
【００１４】
Ｖ３＝ｍ＊（Ｒon＊Ｉovc±Ｖoff）＝Ｖ２
∴Ｉovc＝Ｖ２／ｍ／Ｒon±Ｖoff／Ｒon    …（４）
ここで、オペアンプＡＭＰ１０１にオフセット電圧が無ければ、即ち、Ｖoff＝０であれば、ＩovcはＶ２、Ｒ１０３、Ｒ１０４、Ｒonで決まる一定値になる。しかし、オペアンプＡＭＰ１０１のオフセット電圧（±Ｖoff）が存在すると、過電流検出値である電流Ｉovcにバラツキが発生し、このバラツキ量は（±Ｖoff／Ｒon）となり、同一オフセット電圧に対しては、Ｒonが小さくなるに連れて電流Ｉovcのバラツキ幅が大きくなる。
【００１５】
オペアンプＡＭＰ１０１を含めて増幅回路がＩＣ化された場合、オフセット電圧（±Ｖoff）のバラツキ幅はＩＣ化プロセスに依存し、通常のＩＣでは±１０［ｍＶ］程度のバラツキ幅となる。
【特許文献１】特開２００２−３５７３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述したように、特許文献１に記載された技術では、オペアンプＡＭＰ１０１のオフセット電圧は、過電流検出値となる電流Ｉovcのバラツキの要因となり、過電流検出値の精度を低下させる。更に、今後ＦＥＴのオン抵抗が小さくなる傾向が進むと、より一層バラツキの幅が増大し、精度低下はますます大きくなるので、ＦＥＴのドレイン〜ソース間電圧Ｖdsを用いる過電流検出方法においては、オペアンプＡＭＰ１０１のオフセット電圧の影響を回避することが望まれる。
【００１７】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オペアンプのオフセット電圧の影響を回避し、高精度な過電流検出が可能な過電流保護装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、電源のプラス端子と負荷の間に第１の半導体素子（Ｔ１）を設置し、その第１の主電極を電源側に、第２の主電極を負荷側に配置し、負荷の他端は接地電位レベルに接続した負荷回路を過電流から保護する過電流保護装置において、第１の抵抗（Ｒ３）の一端を前記第１の半導体素子（Ｔ１）の第１の主電極（電源側端子）に接続し、他端を第２の半導体素子（Ｔ２）の第１の主電極に接続し、その接続点をＢ点とし、かつ、Ｂ点の電圧をＶｂとし、第２の半導体素子（Ｔ２）の第２の主電極に第２の抵抗（Ｒ５）の一端を接続し、第２の抵抗（Ｒ５）の他端は接地電位レベルに接続し、オペアンプ（ＡＭＰ１）の第１の入力端子に前記Ｂ点を接続し、前記第１の半導体素子（Ｔ１）の第２の主電極（負荷側端子）をＡ点とし、かつ、Ａ点の電圧をＶａとするとき、前記オペアンプ（ＡＭＰ１）の第２の入力端子に前記Ａ点を接続し、前記オペアンプ（ＡＭＰ１）の出力は前記第２の半導体素子（Ｔ２）の制御端子に接続した構成とし、前記Ｂ点の電位Ｖｂが前記Ａ点の電位Ｖａに等しくなるように第２の半導体素子（Ｔ２）に流れる電流を制御して、前記第１の半導体素子（Ｔ１）の第１の主電極（電源側端子）と第２の主電極（負荷側端子）間の電圧を第１の抵抗（Ｒ３）と第２の抵抗（Ｒ５）の比に基づいて、第２の抵抗（Ｒ５）の電圧降下として増幅する増幅装置を有し、前記オペアンプ（ＡＭＰ１）のオフセット電圧（Ｖoff）により、前記Ｂ点の電位ＶｂがＡ点の電位Ｖａより小さくなったときは、Ｂ点と前記オペアンプの第１の入力端子間に挿入した第３の抵抗（Ｒ４）に前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）に比例した電流を流して、前記Ａ点と前記Ｂ点の電位差（Ｖａ−Ｖｂ）を縮小し、前記オペアンプ（ＡＭＰ１）のオフセット電圧（Ｖoff）により、前記Ｂ点の電位ＶｂがＡ点の電位Ｖａより大きくなったときは、Ａ点と前記オペアンプの第２の入力端子間に挿入した第４の抵抗（Ｒ６）に前記Ｂ点と前記Ａ点の電位差（Ｖｂ−Ｖａ）に比例した電流を流して、前記Ｂ点と前記Ａ点の電位差（Ｖｂ−Ｖａ）を縮小することを特徴とする。
【発明の効果】
【００１９】
本発明に係る過電流保護装置では、オペアンプの入力端子に補正回路を設置し、ＡＭＰ１のオフセット電圧が信号電圧入力端子間に発生させる電圧差を補正回路により打ち消し、信号入力端子間の電圧差をゼロに近づけることにより、ＡＭＰ１のオフセット電圧の影響を除去する。
【００２０】
従って、オペアンプのオフセット電圧による過電流検出値のバラツキが抑制されて、過電流検出値の精度が向上する。その結果、過電流の遮断バラツキが小さくなり、電線サイズの低減が可能になり、ハーネスの銅使用量を減らすことが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る過電流保護装置及び負荷回路の構成を示す回路図である。なお、図１に示す各抵抗Ｒ１〜Ｒ８，Ｒ１０〜Ｒ１２の下に記載した数値は、各抵抗の具体的な抵抗値の例を示している。
【００２２】
図１に示すように、電源ＶＢ（電圧値は、例えば１２Ｖ）のプラス側端子と、ＭＯＳＦＥＴからなる電子スイッチＴ１のドレインとが点Ｐ１で接続され、電子スイッチＴ１のソースがモータ、ランプ等の負荷ＲＬの一端に接続され、該負荷ＲＬの他端がグランドに接地されている。
【００２３】
電子スイッチＴ１のゲートは、抵抗Ｒ１０を介してドライバ３１の出力端子に接続されており、該ドライバ３１の出力信号により、電子スイッチＴ１のオン、オフ制御が行われ、負荷ＲＬの駆動、停止を操作することができる。
【００２４】
点Ｐ１（電子スイッチＴ１のドレイン）は、抵抗Ｒ１とＲ２の直列接続回路を介してグランドに接地され、且つ、抵抗Ｒ３と、トランジスタＴ２と、抵抗Ｒ５の直列接続回路を介してグランドに接地されている。また、抵抗Ｒ１とＲ２の接続点Ｐ２（電圧Ｖ２）は比較器ＣＭＰ１のプラス側入力端子に接続され、トランジスタＴ２と抵抗Ｒ５の接続点Ｐ３（電圧Ｖ３）は比較器ＣＭＰ１のマイナス側入力端子に接続されている。比較器ＣＭＰ１の出力端子は、ドライバ３１に接続されている。
【００２５】
また、本実施形態の過電流保護装置は、第１の回路５１，第２の回路５２，第３の回路５３，及び増幅回路５４を備えている。
【００２６】
増幅回路５４は、オペアンプＡＭＰ１とオフセット電圧Ｖoffを発生する直流電源を有しており、図２に示したオペアンプＡＭＰ１０１を、オフセット電圧を分離した形式で記載している。即ち、増幅回路５４は、図２に示したオペアンプＡＭＰ１０１と同一である。また、図１に示すオペアンプＡＭＰ１は、オフセット電圧ゼロの理想アンプである。
【００２７】
ここで、電子スイッチＴ１のドレイン〜ソース間電圧Ｖdsは、電子スイッチＴ１のドレイン電圧をＶ１、ソース電圧をＶａ、オン抵抗をＲon、ドレイン電流をＩＤとすると、従来技術で説明した通り、（１）式で示される。
【００２８】
Ｖds＝Ｖ１−Ｖａ＝Ｒon＊ＩＤ    …（１）
そして、図１は従来技術で説明した図２の回路に対して、第１の回路５１、第２の回路５２、及び第３の回路５３を追加した構成となっている。図１の回路で、もし第１の回路５１〜第３の回路５３が存在しなければ、電圧Ｖdsは、抵抗Ｒ３、トランジスタＴ２、オペアンプＡＭＰ１からなる増幅回路５４で増幅されて、抵抗Ｒ５の両端電圧に発生する。
【００２９】
抵抗Ｒ３とトランジスタＴ２との接続点Ｂの電圧Ｖｂが増幅回路５４のオペアンプＡＭＰ１のプラス側入力端子Ｄに供給され、電子スイッチＴ１のソースであるＡ点の電圧Ｖａが増幅回路５４のマイナス側入力端子Ｅに供給され、増幅回路５４の出力信号は、トランジスタＴ２のゲートに供給される。
【００３０】
そして、電源ＶＢ→点Ｐ１→抵抗Ｒ３→トランジスタＴ２→抵抗Ｒ５→グランドの経路を流れる電流Ｉ１の大きさは、増幅回路５４とトランジスタＴ２の制御動作により、常にＶｂ＝Ｖａ±Ｖoffとなるように制御する結果として定まる電流値になる。即ち、電圧Ｖdsと電流Ｉ１との関係は、図２の従来技術にて示した（２）式と同一となる。
【００３１】
Ｖds±Ｖoff＝Ｒ３＊Ｉ１    …（２）
上記（２）式の意味は、以下のように解釈できる。図１において、増幅回路５４に供給される入力信号の電圧は、Ａ点の電圧Ｖａと、Ｂ点の電圧Ｖｂである。従って、Ａ点、Ｂ点がそれぞれ信号電圧端子となる。増幅回路５４の機能は、Ａ点の電圧に対してＢ点の電圧が常に等しくなるようにすること、即ち、Ｖａ＝Ｖｂとなるように制御することである。しかし、実際には、増幅回路５４にはオフセット電圧Ｖoffが存在するので、後述する第１の回路５１〜第３の回路５３を設けなければ、電圧Ｖａと電圧Ｖｂは等しくならず、２つの信号電圧端子Ａ、Ｂ間にオフセット電圧Ｖoffに等しい電圧が発生する。これが制御誤差となり、過電流検出値のバラツキとなる。
【００３２】
従って、このバラツキを低減するためには、オフセット電圧Ｖoffが存在していても信号電圧端子Ａ、Ｂ間の電圧をゼロに近づければよい。これを実現するために、本実施形態では、第１の回路５１〜第３の回路５３を搭載している。以下、第１の回路５１〜第３の回路５３について詳細に説明する。
【００３３】
第１の回路５１は、抵抗Ｒ７、Ｒ８とを有しており、抵抗Ｒ７とＲ８を直列接続して、抵抗Ｒ７をＢ点に接続し、抵抗Ｒ８をＡ点に接続し、抵抗Ｒ７とＲ８の接続点Ｃを、抵抗Ｒ６を経由して増幅回路５４のマイナス側入力端子Ｅに接続する。増幅回路５４が動作しているとき、そのオフセット電圧Ｖoffは、Ｂ点〜Ｃ点間に発生し、第２の回路５２及び第３の回路５３が存在しなければ、Ｂ点〜Ａ点間にはＶoff＊（Ｒ７＋Ｒ８）／Ｒ７の電圧が発生する。
【００３４】
上記のことから、オフセット電圧Ｖoffは、抵抗比（Ｒ７＋Ｒ８）／Ｒ７により増幅されてＢ点〜Ａ点間に現れることになる。このため、第１の回路５１の機能は、増幅回路５４に存在するオフセット電圧Ｖoffの検出、及び増幅である。
【００３５】
第２の回路５２は、７個のトランジスタＴ３〜Ｔ９と、抵抗Ｒ１１〜Ｒ１２と、直流電源Ｖ１０（例えば、電圧１．５Ｖ）を備えている。トランジスタＴ３、Ｔ４のそれぞれのドレインは、点Ｐ１（電圧Ｖ１）に接続され、トランジスタＴ３のゲートはＡ点に接続され、トランジスタＴ４のゲートはＢ点に接続されている。
【００３６】
トランジスタＴ３のソースは、抵抗Ｒ１１を経由してトランジスタＴ５のソースに接続され、トランジスタＴ４ソースは、抵抗Ｒ１２を経由してトランジスタＴ６のソースに接続されている。抵抗Ｒ１１とＲ１２の抵抗値は等しくする。トランジスタＴ３、Ｔ４がＮ型ＭＯＳであるのに対し、トランジスタＴ５、Ｔ６はＰ型ＭＯＳＦＥＴである。そして、各トランジスタＴ５，Ｔ６のゲートは、直流電源Ｖ１０により、Ａ点の電圧Ｖａに対して一定電圧（例えば、１．５Ｖ）低下した電圧に保持される。
【００３７】
トランジスタＴ５のドレインは、トランジスタＴ７、Ｔ８を経由してグランドに接地され、トランジスタＴ６のドレインは、トランジスタＴ９を経由してグランドに接地される。トランジスタＴ８のゲートは、該トランジスタＴ８のドレイン、及びトランジスタＴ９のゲートと接続され、トランジスタＴ８とＴ９は、カレントミラー回路を構成する。トランジスタＴ７は、ゲートとドレインが結合されたダイオードとして機能し、トランジスタＴ７のゲート電圧は、後述の第３の回路５３のトランジスタＴ１０、Ｔ１１のゲートをバイアスする電圧として使用される。
【００３８】
また、第３の回路５３は、オフセット電圧ＶoffによりＡ点〜Ｂ点間に発生する電圧をゼロに近づける補正を行う回路であり、トランジスタＴ１０〜Ｔ１３、抵抗Ｒ４、Ｒ６により構成される。抵抗Ｒ４は、信号電圧端子Ｂ点と、増幅回路５４のプラス側入力端子Ｄの間に設置され、抵抗Ｒ６はＣ点と増幅回路５４のマイナス側入力端子Ｅの間に設置される。つまり、抵抗Ｒ６は、信号電圧端子Ａ点と増幅回路５４のプラス側入力端子間に設置されたことになる。
【００３９】
トランジスタＴ１０は、Ｎ型ＭＯＳＦＥＴであり、トランジスタＴ１１は、Ｐ型ＭＯＳＦＥＴである。トランジスタＴ１０のドレインはＤ点に接続され、トランジスタＴ１０のソースは、トランジスタＴ１１のソースに接続される。トランジスタＴ１０のゲートは、トランジスタＴ１１ゲートと接続され、同時にトランジスタＴ７ゲートに接続される。トランジスタＴ１１のドレインは、トランジスタＴ１２を経由してグランドに接地される。また、トランジスタＴ１２のゲートとトランジスタＴ１３のゲートが接続され、且つ、トランジスタＴ１２のゲート〜ドレイン間が接続されている。従って、トランジスタＴ１２とＴ１３は、カレントミラー回路を構成する。トランジスタＴ１３のドレインはＥ点に接続され、ソースはグランドに接地される。
【００４０】
ここで、トランジスタＴ３、Ｔ４を流れる電流をそれぞれＩａ、Ｉｂとすると、電流Ｉａは直流電源Ｖ１０からトランジスタＴ３、及びＴ５のスレッショルド電圧を差し引いた電圧を抵抗Ｒ１１で除して得られる電流値となるので、定電流となる。Ａ点の電圧ＶａとＢ点の電圧Ｖｂが等しければ、トランジスタＴ３、及びＴ４のそれぞれのゲート電位とソース電位が等しくなり、一方、トランジスタＴ５、Ｔ６のソース電位は等しいから、抵抗Ｒ１１、Ｒ１２の両端には同一の電圧が印加される。従ってＩａ＝Ｉｂとなる。
【００４１】
すると、トランジスタＴ３、Ｔ４、Ｔ８、Ｔ９を流れる電流が等しくなり、トランジスタＴ６のドレインとトランジスタＴ９のドレインとの接続点Ｆと、第３の回路５３のトランジスタＴ１０のソースとトランジスタＴ１１のソースとの接続点Ｇと、の間の配線を出入りする電流がゼロになる。
【００４２】
いま、増幅回路５４に、プラスのオフセット電圧が発生した場合を考える。これはオフセット電圧Ｖoffがプラスの電圧になることに相当し、Ｅ点とＤ点の間にＶoffの電位差が発生する。抵抗Ｒ４、Ｒ６に電流が流れていなければ、Ｅ点とＣ点の電位が等しくなり、Ｄ点とＢ点の電位が等しくなるので、Ｂ点の電位がＣ点の電位よりもオフセット電圧Ｖoffだけ高くなり、抵抗Ｒ７の両端にＶoffに等しい電圧が発生する。
【００４３】
そして、Ｂ点（電圧Ｖｂ）→抵抗Ｒ７→抵抗Ｒ８→Ａ点（電圧Ｖａ）の経路で電流が流れるので、このときのＡ点に対するＢ点の電圧をＶabとすると、以下の（３）式が得られる。
【００４４】
Ｖab＝Ｖoff＊（Ｒ７＋Ｒ８）／Ｒ７      …（３）
従って、電圧Ｖabはプラスの電圧となる。そして、電圧Ｖｂが電圧Ｖａよりも高くなるので、トランジスタＴ４のゲートに供給される電圧が、トランジスタＴ３のゲートに供給される電圧より高くなり、トランジスタＴ４のソース電圧が、トランジスタＴ３のソース電圧よりも高くなって、Ｉｂ＞Ｉａとなり、次の（４）式が成立する。
【００４５】
Ｉｂ−Ｉａ＝Ｖab／Ｒ１２
＝Ｖoff＊（Ｒ７＋Ｒ８）／Ｒ７／Ｒ１２  …（４）
トランジスタＴ３のドレイン電流Ｉａは、トランジスタＴ８のドレイン電流となり、カレントミラー回路により、トランジスタＴ９のドレイン電流となる。つまり、トランジスタＴ９のドレイン電流はＩａとなり、該ドレイン電流ＩａよりもトランジスタＴ６のドレイン電流Ｉｂの方が大きくなるので、Ｆ点の電位ひいてはＧ点の電位が上昇する。
【００４６】
トランジスタＴ１０、Ｔ１１のゲート電圧は、トランジスタＴ７のゲート電圧により固定されているので、トランジスタＴ１１がオンとなり、電流（Ｉｂ−Ｉａ）がＴ６ドレイン→Ｔ１１→Ｔ１２の経路で流れる。トランジスタＴ１０とＴ１１は、同時にオンとならないので、トランジスタＴ１０はオフとなる。
【００４７】
他方、増幅回路５４にマイナスのオフセット電圧が発生した場合には、上述の状況が反転し、オフセット電圧Ｖoffがマイナスの電圧になり、（３）式のＶab、（４）式のＩｂ−Ｉａがマイナスになる。Ｉｂ＜Ｉａとなるので、Ｆ点電位が低下し、トランジスタＴ１１がオフとなり、トランジスタＴ１０がオンとなる。従って、電流（Ｉａ−Ｉｂ）がＲ３→Ｒ４→Ｔ１０→Ｔ９の経路で流れ、抵抗Ｒ４に電圧降下を発生させる。
【００４８】
即ち、増幅回路５４にオフセット電圧Ｖoffが発生すると、（３）式の電圧がＡ点とＢ点間に発生し、（４）式に示すオフセットＶoffに比例した電流（Ｉｂ−Ｉａ）が、ＶoffがプラスのときはトランジスタＴ１１、Ｔ１２に流れ、Ｖoffがマイナスのときは、トランジスタＴ１０に流れる。
【００４９】
従って、オフセット電圧Ｖoffがプラス（Ｖoff＞０）のときは、Ｉｂ＞Ｉａとなり、上述のように、電圧Ｖabに比例した電流（Ｉｂ−Ｉａ）が、トランジスタＴ１１、Ｔ１２に流れる。そして、トランジスタＴ１２、Ｔ１３のカレントミラー回路により、トランジスタＴ１３に、上記と同一の電流（Ｉｂ−Ｉａ）が流れる。従って、Ｃ点→Ｒ６→Ｅ点→Ｔ１３→ＧＮＤの経路で、オフセット電圧Ｖoffに比例した電流（Ｉｂ−Ｉａ）が流れて、Ｃ点〜Ｅ点間にＣ点側がプラス、Ｅ点側がマイナスとなる電圧降下を発生させる。この電圧降下がプラスのオフセット電圧Ｖoffを打ち消すので、Ｂ点〜Ｃ点間にオフセット電圧Ｖoffが発生させていた電位差が縮小する。Ｂ点〜Ｃ点間の電位差が縮小すると、前述した（３）式により、電圧Ｖabが小さくなる。つまり、電圧ＶａとＶｂとの差分がゼロに近づくことになる。
【００５０】
一方、オフセット電圧Ｖoffがマイナス（Ｖoff＜０）のときは、Ｉｂ＜Ｉａとなり、上述のように、オフセット電圧Ｖoffに比例した電流（Ｉａ−Ｉｂ）が、Ｂ点→Ｒ４→Ｔ１０→Ｔ９→ＧＮＤの経路で流れる。この電流により、抵抗Ｒ４にＢ点側がプラス、Ｄ点側がマイナスとなる電圧降下が発生する。この電圧がマイナスのオフセット電圧Ｖoffを打ち消すので、Ｂ点〜Ｃ点間にオフセット電圧Ｖoffが発生させていた電位差が縮小する。このときＲ６には電流が流れないので、Ｅ点〜Ｃ点間の電位差はゼロである。
【００５１】
以上の内容をまとめると、増幅回路５４にオフセット電圧Ｖoffが発生して、信号電圧端子間にオフセット電圧Ｖoffに相当した電位差が発生し、遮断電流値のバラツキを引き起こすという問題に対して、第１の回路５１でオフセット電圧Ｖoffをプラス、マイナスを含めて検出し、第２の回路５２でオフセット電圧Ｖoffが信号端子間（Ａ点〜Ｂ点間）に作る電位差Ｖabに比例した電流を生成し、第３の回路５３で、第２の回路５２が生成した電流を用いて信号電圧端子と増幅回路５４の入力端子間に設置した抵抗Ｒ４、又はＲ６に電圧降下を発生させ、オフセット電圧Ｖoffを打ち消すことにより、信号端子間電圧Ｖabの電位差を縮小する。
【００５２】
その結果、電圧Ｖａと電圧Ｖｂの差分をゼロに近づけることができるので、遮断電流値のバラツキを大幅に改良することができる。Ｓｐｉｃｅによる回路シミュレーションでは、遮断電流値を１０Ａに設定したとき、図２の従来の回路ではＶoff＝±１０ｍＶのオフセット電圧により、遮断電流値は７．５Ａ〜１２．５Ａとなり、バラツキ幅が５Ａとなるのに対して、図１に示す回路では同じＶoff＝±１０ｍＶのオフセット電圧があっても  遮断電流値は９．５Ａ〜１０．５Ａとなり、バラツキ幅が約１Ａとなり、図２に示した回路に比べて２０％に縮小するという効果が確認された。
【００５３】
このようにして、本実施形態に係る過電流保護装置では、増幅回路５４にオフセット電圧Ｖoffが存在する場合であっても、電圧ＶａとＶｂとが等しくなるように制御することができる。従って、半導体スイッチＴ１のドレイン〜ソース間電圧Ｖdsを忠実に増幅した電圧（電圧Ｖ３）を抵抗Ｒ５の両端に発生させることができ、この電圧Ｖ３と判定電圧Ｖ４とを比較器ＣＭＰ１で比較することにより、電圧Ｖ３が判定電圧Ｖ４を上回った際に、確実に電子スイッチＴ１を遮断して負荷回路を保護することができる。
【００５４】
次に、上記した実施形態の変形例について説明する。図２は、変形例に係る過電流保護装置の構成を示す回路図である。同図に示すように、変形例に係る過電流保護装置では、増幅回路５４のオペアンプＡＭＰ１の入力が、図１に示した回路と比較して変更されている点で相違し、且つ、トランジスタＴ２がＰ型ＭＯＳＦＥＴである点が相違している。
【００５５】
そして、図２の構成では、オペアンプＡＭＰ１の出力信号が逆転し、トランジスタＴ２をＰ型ＭＯＳＦＥＴとすることによって、前述した実施形態と同様の作用、効果を得ることができる。
【００５６】
以上、本発明の過電流保護装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
【産業上の利用可能性】
【００５７】
オフセット電圧によるオペアンプ出力のバラツキを抑制する上で、極めて有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係る過電流保護装置、及び負荷回路の構成を示す回路図である。
【図２】本発明の変形例に係る過電流保護装置、及び負荷回路の構成を示す回路図である。
【図３】従来における過電流保護装置、及び負荷回路の構成を示す回路図である。
【符号の説明】
【００５９】
３１  ドライバ
５１  第１の回路
５２  第２の回路
５３  第３の回路
５４  増幅回路
【図１】
2008263760.tif 000003
【図２】
2008263760.tif 000004
【図３】
2008263760.tif 000005