(57)【要約】【課題】ラッチ回路を一例とする各種論理回路の高速化を実現する。【解決手段】例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。ＧＣＴＬは、差動アンプ内のＮＭＯＳトランジスタＭＮ１，ＭＮ２のコモンノードＣＯＭＮ１，ＣＯＭＮ２間に設けられ、差動アンプのゲインを低周波数帯よりも高周波数帯で高くする機能を備える。ＣＭＮＣＴＬは、ＣＫが‘Ｌ’レベルの際に、ＣＯＭＮ１，ＣＯＭＮ２の電位差を無くすように電荷を制御する機能を備える。これによって、Ｄｏｕｔの遷移時間が早くなり、ＬＴでのセットアップマージンが拡大できる。【選択図】図１
2008211615.tif 000002
【特許請求の範囲】
【請求項１】
差動で動作するトランジスタ対を含み、クロック信号が第１レベルの際に、前記トランジスタ対に入力されたデータ入力信号を取り込むと共に、この取り込んだデータを第１ゲインで増幅してデータ出力ノードに出力するデータ取り込み部と、
前記クロック信号が第２レベルの際に、前記データ出力ノードに出力されているデータをラッチするラッチ部と、
前記トランジスタ対の一方となる第１トランジスタの第１コモンノードと、他方となる第２トランジスタの第２コモンノードの間に設けられ、前記第１ゲインを低周波数帯よりも高周波数帯で高くするゲイン制御部とを有することを特徴とする論理回路。
【請求項２】
請求項１記載の論理回路において、
更に、前記第１コモンノードと前記第２コモンノードに接続され、前記クロック信号が第２レベルの際に、前記第１コモンノードと前記第２コモンノードに対して電荷の充電又は放電を行うことで前記第１コモンノードと前記第２コモンノードの電位差を無くすように制御するコモンノード制御部を有することを特徴とする論理回路。
【請求項３】
請求項１記載の論理回路において、
前記ゲイン制御部は、それぞれ並列接続された抵抗と容量によって実現されることを特徴とする論理回路。
【請求項４】
請求項１記載の論理回路において、
マスタ側となる第１ラッチ回路の出力にスレーブ側となる第２ラッチ回路の入力が接続されたマスタスレーブ構成のフリップフロップ回路を備え、
前記データ取り込み部と前記ラッチ部は、前記第１ラッチ回路と前記第２ラッチ回路のそれぞれに備わっており、
前記ゲイン制御部は、前記第１ラッチ回路のみに備わっていることを特徴とする論理回路。
【請求項５】
請求項４記載の論理回路において、
前記フリップフロップ回路は、第１速度の前記データ入力信号に対して、前記第１速度の半分となる第２速度の前記クロック信号を用い、このクロック信号の一方のエッジを用いて前記データ入力信号内の各シリアルデータを１つ置きにラッチすることを特徴とする論理回路。
【請求項６】
それぞれ制御入力ノードにデータ入力信号および反転データ入力信号が入力される第１トランジスタおよび第２トランジスタと、
前記第１トランジスタの第１ノードに接続された第１負荷回路と、
前記第２トランジスタの第１ノードに接続された第２負荷回路と、
第１ノードに前記第１トランジスタの第１ノードが接続され、制御入力ノードに前記第２トランジスタの第１ノードが接続された第３トランジスタと、
第１ノードに前記第２トランジスタの第１ノードが接続され、制御入力ノードに前記第１トランジスタの第１ノードが接続され、第２ノードに前記第３トランジスタの第２ノードが共通接続された第４トランジスタと、
前記第１トランジスタの第２ノードに第１ノードが接続され、制御入力ノードにクロック信号が入力された第５トランジスタと、
前記第２トランジスタの第２ノードに第１ノードが接続され、制御入力ノードに前記クロック信号が入力された第６トランジスタと、
前記第３トランジスタの第２ノードに第１ノードが接続され、制御入力ノードに反転クロック信号が入力された第７トランジスタと、
前記第４トランジスタの第２ノードに第１ノードが接続され、制御入力ノードに前記反転クロック信号が入力された第８トランジスタと、
前記第５トランジスタの第２ノードと前記第７トランジスタの第２ノードに共通接続された第１定電流回路と、
前記第６トランジスタの第２ノードと前記第８トランジスタの第２ノードに共通接続された第２定電流回路と、
前記第１トランジスタの第２ノードと前記第２トランジスタの第２ノードの間に並列接続で設けられた第１抵抗および第１容量とを有することを特徴とする論理回路。
【請求項７】
請求項６記載の論理回路において、
更に、前記反転クロック信号を受けて、前記第１トランジスタの第２ノードと前記第２トランジスタの第２ノードの電位差を無くすように、前記第１トランジスタの第２ノードと前記第２トランジスタの第２ノードに対して電荷の充電または放電を行うコモンノード制御部を有することを特徴とする論理回路。
【請求項８】
請求項７記載の論理回路において、
前記コモンノード制御部は、
前記第１トランジスタの第２ノードと前記第３トランジスタの第２ノードの間に接続された第２抵抗と、
前記第２トランジスタの第２ノードと前記第３トランジスタの第２ノードの間に接続された第３抵抗とによって実現されることを特徴とする論理回路。
【請求項９】
差動で動作する第１トランジスタ対を含み、第１セレクト信号が入力された際に、前記第１トランジスタ対に入力された第１データ入力信号を取り込むと共に、この取り込んだデータを第１ゲインで増幅してデータ出力ノードに出力する第１データ取り込み部と、
差動で動作する第２トランジスタ対を含み、第２セレクト信号が入力された際に、前記第２トランジスタ対に入力された第２データ入力信号を取り込むと共に、この取り込んだデータを第２ゲインで増幅して前記データ出力ノードに出力する第２データ取り込み部と、
前記第１トランジスタ対の一方となる第１トランジスタの第１コモンノードと、他方となる第２トランジスタの第２コモンノードの間に設けられ、前記第１ゲインを低周波数帯よりも高周波数帯で高くする第１ゲイン制御部と、
前記第２トランジスタ対の一方となる第３トランジスタの第３コモンノードと、他方となる第４トランジスタの第４コモンノードの間に設けられ、前記第２ゲインを低周波数帯よりも高周波数帯で高くする第２ゲイン制御部とを有することを特徴とする論理回路。
【請求項１０】
請求項９記載の論理回路において、さらに、
前記第１コモンノードと前記第２コモンノードに接続され、前記第１セレクト信号が入力されていない間に、前記第１コモンノードと前記第２コモンノードに対して電荷の充電又は放電を行うことで前記第１コモンノードと前記第２コモンノードの電位差を無くすように制御する第１コモンノード制御部と、
前記第３コモンノードと前記第４コモンノードに接続され、前記第２セレクト信号が入力されていない間に、前記第３コモンノードと前記第４コモンノードに対して電荷の充電又は放電を行うことで前記第３コモンノードと前記第４コモンノードの電位差を無くすように制御する第２コモンノード制御部とを有することを特徴とする論理回路。
【請求項１１】
請求項９記載の論理回路において、
前記第１ゲイン制御部は、それぞれ並列接続された第１抵抗と第１容量によって実現され、
前記第２ゲイン制御部は、それぞれ並列接続された第２抵抗と第２容量によって実現されることを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路に関し、特に高速性が要求されるフリップフロップ回路などの論理回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、差動トランジスタ対の両方に第１電流制御回路および第２電流制御回路をそれぞれ設け、差動トランジスタ対のソース間に容量と抵抗からなるゲイン補償回路を設けた差動増幅回路が示されている。ＳＯＩ構造を有するＦＥＴを用いた場合、寄生ボディ抵抗および寄生容量に起因して高周波帯域でのゲインの低下（ＡＣキンク効果）が生じるが、前述したような差動増幅回路を用いることで、高周波帯域までほぼ平坦な周波数特性を達成できる。
【０００３】
また、特許文献２には、特許文献１と同様のゲイン補償回路を備えた差動増幅回路と、ゲイン補償回路を備えない一般的な差動増幅回路とを、入力信号及び出力信号並びに負荷抵抗対を共有する形で接続したレシーバ回路が示されている。この２種類の差動増幅回路は、テール電流のオン／オフを個別に制御することで、いずれか一方の差動増幅回路のみを動作させるようなことが可能となっている。このレシーバ回路を用いると、共通の入力端子および出力端子を用いた上で、伝送線路の特性に応じて差動増幅回路を使い分けることができる。
【０００４】
また、特許文献３には、差動アンプとその一方の出力を入力とするソースホロワ回路を含み、ソースホロワ回路のソースが、差動アンプ回路の他方の出力を入力とするＭＯＳトランジスタを介して電流源に接続されたフリップフロップ回路が記載されている。この差動アンプは、高電位電源から低電位電源に向けて、データ入力のＭＯＳトランジスタとクロック入力のＭＯＳトランジスタと電流源とが接続された３段積みの構成となっている。このような構成を用いると、ソースホロワ回路の出力電流を十分確保でき、高速動作が可能となる。
【特許文献１】特開２００５−１４２６３３号公報
【特許文献２】米国特許出願公開第２００６／０１８１３４８号明細書
【特許文献３】特開２００３−２８３３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば通信分野等においては、データ転送速度の高速化が飛躍的に進んでおり、通信サーバやルータ等では１０Ｇｂｐｓクラスの性能が必要とされてきている。このような性能を満たすためには、送受信信号の受け渡し機能を担う送信バッファや受信バッファに対して高速性が求められ、この際に例えば特許文献２に記載されているようなレシーバ回路を用いることが考えられる。
【０００６】
一方、レシーバ回路等で受信した信号は、フリップフロップ回路等を含む各種論理回路で所望の処理が行われる。しかしながら、このような論理回路に対しては、例えば論理回路間の配線遅延を減らすことで高速化を図ることなどが一般的であり、論理回路自体を高速化することは通常考慮されない。例えば１Ｇｂｐｓクラスの性能であれば、このような手法でも特に問題は生じなかったが、１０Ｇｂｐｓクラスの性能では、論理回路自体の高速化を図らないことには、性能を満足できない恐れがある。
【０００７】
図１０は、本発明の前提として検討した論理回路の構成例を示すものであり、（ａ）はラッチ回路の回路図、（ｂ）は（ａ）のラッチ回路を用いたフリップフロップ回路の回路図である。図１０（ａ）のラッチ回路ＤＬＴ＿Ｃは、特許文献３に記載された３段積みの構成を反映したものとなっており、データ取り込み部（データバッファ部）ＢＦ＿Ｃと、ラッチ部ＬＴ＿Ｃによって構成される。データ取り込み部ＢＦ＿Ｃは、相補のデータ入力信号Ｄｉｎ，ＤｉｎＢが入力されるＭＯＳトランジスタＭ１１，Ｍ１２と、負荷抵抗Ｒ１１，Ｒ１２と、Ｍ１１，Ｍ１２の共通ソースにドレインが接続されるＭＯＳトランジスタＭ１５と、Ｍ１５のソースに接続されるＭＯＳトランジスタＭ１７から構成される。Ｍ１５のゲートには、クロック信号ＣＫが入力される。Ｍ１７は、電流源として機能し、そのゲートには定電圧信号ＶＣＳが入力される。
【０００８】
ラッチ部ＬＴ＿Ｃは、Ｍ１１のドレインとなる反転データ出力信号ＤｏｕｔＢをゲート入力とし、Ｍ１２のドレインとなるデータ出力信号Ｄｏｕｔをドレイン入力とするＭＯＳトランジスタＭ１３と、これとは逆の接続関係を備えたＭＯＳトランジスタＭ１４を含んでいる。さらに、ラッチ部ＬＴ＿Ｃは、Ｍ１３，Ｍ１４の共通ソースにドレインが接続されるＭＯＳトランジスタＭ１６と、前述した電流源として機能するＭＯＳトランジスタＭ１７を含み、Ｍ１７はＭ１５のソースと共にＭ１６のソースにも接続されている。また、Ｍ１６のゲートには、反転クロック信号ＣＫＢが入力される。
【０００９】
このような構成では、クロック信号ＣＫが‘Ｈ’レベルの時は、Ｍ１５の導通によってデータ取り込み部ＢＦ＿Ｃが活性化し、クロック信号ＣＫが‘Ｌ’レベル（反転クロック信号ＣＫＢが‘Ｈ’レベル）の時は、Ｍ１６の導通によってラッチ部ＬＴ＿Ｃが活性化する。これによって、ＣＫが‘Ｈ’レベル間にＢＦ＿Ｃによってデータ入力信号Ｄｉｎ，ＤｉｎＢを取り込み、ＣＫが‘Ｌ’レベルとなった際に、この取り込んだＤｉｎ，ＤｉｎＢをラッチ部ＬＴ＿Ｃによってラッチする。
【００１０】
図１０（ｂ）のフリップフロップ回路ＤＦＦ＿Ｃは、マスタ側ラッチ回路ＤＬＴ＿Ｃｍの出力をスレーブ側ラッチ回路ＤＬＴ＿Ｃｓに入力した所謂マスタスレーブ型のフリップフロップ回路となっており、ＤＬＴ＿ＣｍおよびＤＬＴ＿Ｃｓのそれぞれには、１０（ａ）のラッチ回路ＤＬＴ＿Ｃが適用される。ＤＬＴ＿Ｃｍには、データ入力信号Ｄ，ＤＢが入力され、ＤＬＴ＿Ｃｓの出力からデータ出力信号Ｑ，ＱＢが得られる。
【００１１】
ＤＬＴ＿ＣｍとＤＬＴ＿Ｃｓは、それぞれクロック信号ＣＫ，ＣＫＢの位相が逆の関係で動作する。クロック信号ＣＫが‘Ｈ’レベルの間は、ＤＬＴ＿Ｃｍにおけるデータ入力信号Ｄ，ＤＢの取り込みと、ＤＬＴ＿Ｃｓにおける前サイクルのデータ入力信号のラッチが行われ、クロック信号ＣＫが‘Ｌ’レベルの間は、ＤＬＴ＿Ｃｍにおけるデータ入力信号Ｄ，ＤＢのラッチと、当該ラッチデータのＤＬＴ＿Ｃｓでの取り込みが行われる。すなわち、このフリップフロップ回路ＤＦＦ＿Ｃは、立ち下がりエッジトリガのフリップフロップとして動作する。
【００１２】
しかしながら、図１０（ａ）のラッチ回路ＤＬＴ＿Ｃでは、データ取り込み部ＢＦ＿Ｃが３段積み（例えばＭ１１とＭ１５とＭ１７）の構成になっているため、これらに伴う直列抵抗や容量といった負荷が増大し、そのデータ出力信号Ｄｏｕｔ，ＤｏｕｔＢの立ち上がり・立ち下がり時間が遅くなる恐れがある。そうすると、例えば、図１０（ｂ）のようなフリップフロップ回路ＤＦＦ＿Ｃ間のデータ転送において、図１１および図１２に示すように、そのセットアップ時間を大きく確保する必要性が生じ、高速化が図れなくなる。
【００１３】
図１１は、図１０（ｂ）のフリップフロップ回路間のデータ転送を説明するものであり、（ａ）はその回路図、（ｂ）はそのタイミング波形の一例を示す波形図である。図１１（ａ）では、図１０（ｂ）の構成からなる２個のフリップフロップ回路ＤＦＦ＿Ｃａ，ＤＦＦ＿Ｃｂ間で、ＤＦＦ＿Ｃａの出力データが所望の論理演算を行う論理部ＬＯＧを経てＤＦＦ＿Ｃｂに転送されている。この際のデータ転送サイクルをＴｃとし、このデータ転送に伴うタイミングマージンをＴｍとすると、Ｔｍは、図１１（ｂ）に示すように、Ｔｍ＝Ｔｃ−（Ｔｄｊ＋Ｔｃｊ＋Ｔｓ＋Ｔｈ）で表される。ここで、Ｔｄｊはデータジッタ、Ｔｃｊはクロックジッタ、Ｔｓはセットアップ時間、Ｔｈはホールド時間である。セットアップ時間Ｔｓを大きく確保する必要性が生じると、タイミングマージンＴｍが減少するため、その分データ転送サイクルＴｃを遅くしなければならない。
【００１４】
図１２は、図１１（ａ）のフリップフロップ回路ＤＦＦ＿Ｃｂに向けた入力波形の一例を示すものであり、（ａ）はその通常動作時を示す波形図、（ｂ）は誤動作時を示す波形図である。図１２（ａ）に示すように、図１１（ａ）のＤＦＦ＿Ｃｂにおけるマスタ側ラッチ回路ＤＬＴ＿Ｃｍでは、クロック信号ＣＫが‘Ｈ’レベルの間に図１１（ａ）のＤＦＦ＿ＣａからＬＯＧを介したデータ入力信号Ｄｉｎを取り込み、ＣＫが‘Ｌ’レベルの間にそのラッチを行う。
【００１５】
この際、図１１（ａ）の前段となるＤＦＦ＿ＣａのＤＬＴ＿Ｃｓ（スレーブ側）から論理部ＬＯＧを介して伝送されたデータ信号に遅延が生じると、図１２（ｂ）に示すように、後段となるＤＦＦ＿ＣｂのＤＬＴ＿Ｃｍ（マスタ側）におけるデータ入力信号Ｄｉｎが遅延し、セットアップ時間Ｔｓが不足することになる。この状態で、更に、後段となるＤＦＦ＿ＣｂのＤＬＴ＿Ｃｍ（マスタ側）において、そのデータ取り込み部ＢＦ＿Ｃからのデータ出力信号Ｄｏｕｔの立ち上がり・立ち下がり時間が遅くなると、セットアップ時間Ｔｓが更に不足することになる。そうすると、このＤＬＴ＿Ｃｍのラッチ部ＬＴ＿Ｃにおいて閾値を超えられなくなりラッチミスが生じる恐れがある。
【００１６】
そこで、本発明の目的の一つは、ラッチ回路を一例とする各種論理回路の高速化を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の論理回路は、クロック信号が第１レベルの際に差動アンプ構成でデータ入力信号の取り込みを行うデータ取り込み部と、クロック信号が第２レベルの際にこの差動アンプの出力をラッチするラッチ部とを含み、この差動アンプに含まれるトランジスタ対の各コモンノードの間にゲイン制御部が挿入されたものとなっている。このゲイン制御部は、差動アンプのゲインを低周波数帯よりも高周波数帯で高くする機能を備える。その一例として、例えば、抵抗と容量を並列接続した構成などが挙げられる。
【００１９】
このように、データ取り込み部とラッチ部からなるラッチ回路に対してゲイン制御部を設けることにより、高周波数帯のデータ入力信号に対し、差動アンプ出力の立ち上がり・立ち下がり時間を早くすることができ、これに伴いラッチ部でのセットアップマージンを拡大することが可能となる。したがって、論理回路の高速化が実現可能となる。
【００２０】
また、本発明の論理回路は、前述したようなラッチ回路に対して、更にコモンノード制御部を加えた構成となっている。コモンノード制御部は、クロック信号が第２レベルの際に、前述したトランジスタ対の各コモンノードに対して電荷の充電又は放電を行い、各コモンノード間の電位差を無くすような制御を行う。
【００２１】
すなわち、クロック信号が第２レベルの際は、各コモンノードがオープン状態となるため、例えばゲイン制御部内に容量が含まれると各コモンノード間に電位差が生じる恐れがある。この電位差は、ラッチ部での誤動作を誘発したり、次にクロック信号が第１レベルとなった際に差動アンプでの動作遅延を引き起こす。したがって、コモンノード制御部を設けることで、このような問題を解決でき、論理回路の高速化が実現できる。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、論理回路の高速化が実現可能となる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、トランジスタの一例としてＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用い、その一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。各図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１による論理回路において、その構成の一例を示す回路図である。図１に示す論理回路は、ラッチ回路ＤＬＴとなっており、データ取り込み部（データバッファ部）ＢＦと、ラッチ部ＬＴと、コモンノード制御部ＣＭＮＣＴＬと、電流切り替え部ＩＳＷなどによって構成される。
【００２６】
データ取り込み部ＢＦは、差動アンプの構成となっており、ＮＭＯＳトランジスタＭＮ１，ＭＮ２と、負荷回路（負荷抵抗）Ｒ１，Ｒ２と、ゲイン制御部ＧＣＴＬを含む。ＭＮ１は、ゲートがデータ入力ノード（データ入力信号）Ｄｉｎに接続され、ドレインがＲ１の一端に接続される。ＭＮ２は、ゲートが反転データ入力ノード（反転データ入力信号）ＤｉｎＢに接続され、ドレインがＲ２の一端に接続される。Ｒ１，Ｒ２の他端は、電源電圧（電源電圧ノード）ＶＤＤに接続される。ゲイン制御部ＧＣＴＬは、ＭＮ１のソースとなるコモンノードＣＯＭＮ１と、ＭＮ２のソースとなるコモンノードＣＯＭＮ２の間に設けられ、詳細は後述するが、高周波数帯のデータ入力信号に対して低周波数帯よりも差動アンプのゲインを増大させる機能を備える。なお、ここでは、負荷回路として抵抗を用いたが、勿論、ＰＭＯＳトランジスタ等によっても代替え可能である。
【００２７】
ラッチ部ＬＴは、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を含む。ＭＮ３は、ゲートがＭＮ２のドレインに接続され、ドレインがＭＮ１のドレインに接続される。この接続関係と反対に、ＭＮ４は、ゲートがＭＮ１のドレインに接続され、ドレインがＭＮ２のドレインに接続される。ＭＮ３，ＭＮ４のソースはコモンノードＣＯＭＮ３に共通接続される。ここで、ＭＮ１のドレインは反転データ出力信号（反転データ出力ノード）ＤｏｕｔＢとなり、ＭＮ２のドレインはデータ出力信号（データ出力ノード）Ｄｏｕｔとなり、ラッチ部ＬＴは、これらのデータ出力信号をラッチする機能を担う。
【００２８】
電流切り替え部ＩＳＷは、ＮＭＯＳトランジスタＭＮ５〜ＭＮ８と、一端が接地電圧（接地電圧ノード）ＧＮＤに接続された定電流回路ＩＣ１，ＩＣ２を含む。ＭＮ５は、ゲートがクロックノード（クロック信号）ＣＫに接続され、ドレインがＣＯＭＮ１に接続され、ソースがＩＣ１の他端に接続される。ＭＮ６は、ゲートがＣＫに接続され、ドレインがＣＯＭＮ２に接続され、ソースがＩＣ２の他端に接続される。ＭＮ７は、ゲートが反転クロックノード（反転クロック信号）ＣＫＢに接続され、ドレインがＣＯＭＮ３に接続され、ソースがＩＣ１の他端に接続される。ＭＮ８は、ゲートがＣＫＢに接続され、ドレインがＣＯＭＮ３に接続され、ソースがＩＣ２の他端に接続される。
【００２９】
したがって、クロック信号ＣＫが‘Ｈ’レベル（反転クロック信号ＣＫＢが‘Ｌ’レベル）の間は、ＣＯＭＮ１，ＣＯＭＮ２にそれぞれＩＣ１，ＩＣ２が接続されることでデータ取り込み部ＢＦ側が活性化され、ＢＦにおいて、ＤｉｎおよびＤｉｎＢの取り込みが行われる。この際に、ラッチ部ＬＴ側は、ＭＮ７およびＭＮ８のオフに伴い不活性となる。一方、ＣＫが‘Ｌ’レベル（ＣＫＢが‘Ｈ’レベル）の間は、ＣＯＭＮ３にＩＣ１，ＩＣ２が接続されることでラッチ部ＬＴ側が活性化され、ＬＴにおいて、前述したＢＦによって取り込まれたデータ（即ちＤｏｕｔ，ＤｏｕｔＢ）のラッチが行われる。この際に、データ取り込み部ＢＦ側は、ＭＮ５およびＭＮ６のオフに伴い不活性となる。
【００３０】
コモンノード制御部ＣＭＮＣＴＬは、データ取り込み部ＢＦが不活性となった際に、コモンノードＣＯＭＮ１，ＣＯＭＮ２に対して微小な電流の供給又は引き抜きを行う機能を備える。言い換えれば、コモンノードＣＯＭＮ１，ＣＯＭＮ２に対する微小な電荷の充放電経路を担っている。ここでのＣＭＮＣＴＬは、その一例として、定電流回路ＩＳ１１〜ＩＳ１４と、スイッチＳＷ１，ＳＷ２を備える。ＩＳ１１〜ＩＳ１４は、反転クロック信号ＣＫＢの‘Ｈ’レベルによって活性化される。ＩＳ１１は、スイッチＳＷ１を介してＣＯＭＮ１から電流（電荷）の引き抜きを行い、ＩＳ１３は、ＳＷ１を介してＣＯＭＮ１に電流（電荷）の供給を行う。同様に、ＩＳ１２は、スイッチＳＷ２を介してＣＯＭＮ２から電流（電荷）の引き抜きを行い、ＩＳ１４は、ＳＷ２を介してＣＯＭＮ２に電流（電荷）の供給を行う。
【００３１】
このような構成および動作において、本実施の形態１の論理回路の主要な特徴は、ラッチ回路ＤＬＴのデータ取り込み部ＢＦに対してゲイン制御部ＧＣＴＬを設けたことと、このＧＣＴＬの接続ノードとなるコモンノードＣＯＭＮ１，ＣＯＭＮ２に対してコモンノード制御部ＣＭＮＣＴＬを設けたことにある。詳細は後述するが、ゲイン制御部ＧＣＴＬを設けることによって、セットアップマージンの拡大が可能となり、コモンノード制御部ＣＭＮＣＴＬを設けることによって、コモンノードＣＯＭＮ１，ＣＯＭＮ２の電位を安定化させることができる。これらによって、データ転送速度の高速化が実現可能となる。
【００３２】
図２は、図１のラッチ回路における詳細な構成例を示す回路図である。図２に示すラッチ回路ＤＬＴは、図１におけるゲイン制御部ＧＣＴＬと、コモンノード制御部ＣＭＮＣＴＬの詳細を含んだ構成例が示されている。ＧＣＴＬとＣＭＮＣＴＬ以外の構成については図１と同様であるため詳細な説明は省略する。図２において、ゲイン制御部ＧＣＴＬは、コモンノードＣＯＭＮ１とＣＯＭＮ２の間に並列接続された、容量Ｃｑおよび抵抗Ｒｑによって構成される。コモンノード制御部ＣＭＮＣＴＬは、ＣＯＭＮ１とＣＯＭＮ３の間に設けられた抵抗Ｒ４と、ＣＯＭＮ２とＣＯＭＮ３の間に設けられた抵抗Ｒ３によって構成される。抵抗Ｒ３と抵抗Ｒ４は、例えば同一の抵抗値を備えた高抵抗のものを用いる。
【００３３】
このようなゲイン制御部ＧＣＴＬを設けると、データ取り込み部ＢＦの特性は例えば図３のようになる。図３は、図２におけるゲイン制御部を含んだデータ取り込み部の特性例を示すグラフである。図２のゲイン制御部ＧＣＴＬを設けた場合、データ取り込み部ＢＦのゲインＧ（ｊω）は、ＧＣＴＬ内の抵抗Ｒｑの容量Ｃｑの値を用いて式（１）で与えられる。
【００３４】
【数１】
2008211615.tif 000003
【００３５】
式（１）において、図２のＮＭＯＳトランジスタＭＮ１，ＭＮ２の素子特性を同一とし、抵抗Ｒ１，Ｒ２の抵抗値を同一とした場合、Ｇｍは、ＭＮ１（又はＭＮ２）の相互コンダクタンス値を示し、Ｒｄは、Ｒ１（又はＲ２）とＭＮ１（又はＭＮ２）のドレイン抵抗との合成抵抗値を示し、Ｃｌは、出力の負荷容量値を示す。また、ωは角周波数であり、周波数ｆを用いて２πｆで与えられる。図３において、特性ＳＰ１は、この式（１）に基づくゲインＧ（ｊω）と周波数ｆの関係を示すものであり、特性ＳＰ１０は、その比較対象としてゲイン制御部ＧＣＴＬを備えない場合の関係を示すものである。
【００３６】
図３の特性ＳＰ１０に示すように、ゲイン制御部ＧＣＴＬを備えない場合は、例えば１ＧＨｚ以下の低周波数帯で４ｄＢ程度あったゲインが２ＧＨｚ近辺から低下し始め、１０ＧＨｚ近辺の高周波数帯では０ｄＢ程度に低下している。したがって、例えば１０ＧＨｚ近辺の入力信号で動作させると、これに含まれる低周波数帯の成分と高周波数帯の成分のゲインの相違により出力波形に歪みが生じ、立ち上がり・立ち下がり時間が遅くなってしまう。一方、特性ＳＰ１に示すように、ゲイン制御部ＧＣＴＬを備えた場合は、高周波数帯でのゲインを低周波数帯でのゲインより大きく設定することができるため、１０ＧＨｚ程度の高周波数帯でも低周波数帯と同等のゲインを確保できる。これによって、その出力波形の歪みを低減でき、立ち上がり・立ち下がり時間を早くすることが可能となる。
【００３７】
図３の特性ＳＰ１を定性的に説明すると、図２のデータ取り込み部ＢＦでは、一方のＮＭＯＳトランジスタ（ＭＮ１又はＭＮ２）から生じた小信号電流がゲイン制御部ＧＣＴＬを介して他方のＮＭＯＳトランジスタに向かうような小信号動作が行われる。この際に、低周波数帯の小信号電流は主にゲイン制御部ＧＣＴＬ内の抵抗Ｒｑを通過するのに対して、高周波数帯の小信号電流は主にＧＣＴＬ内の容量Ｃｑを通過することになる。したがって、高周波数帯では、低周波数帯に比べて損失が小さくなり、特性ＳＰ１のような特性が得られることになる。なお、特性ＳＰ１における低周波数帯では、この抵抗Ｒｑにより本質的に特性ＳＰ１０に比べてゲインが小さくなるが、必要ならば、この分を例えばデータ入力信号Ｄｉｎ，ＤｉｎＢの振幅を大きくする等で補正すればよい。
【００３８】
また、図１や図２の構成に関し、例えば、ＮＭＯＳトランジスタＭＮ５とＭＮ６のソースを共通化して、１つの定電流回路に接続するような構成も考えられる。しかしながら、この構成だと、前述した特性ＳＰ１の定性的な動作から判るように、小信号電流がこの共通化したソースを通過し、所望の特性が得られない恐れがある。この意味から２つの定電流回路ＩＣ１，ＩＣ２を用いる方が望ましい。さらに、図１や図２の構成では、この２つの定電流回路ＩＣ１，ＩＣ２を用いたことにより、ラッチ部ＬＴにおいてもこの２つの定電流回路ＩＣ１，ＩＣ２を利用できるように、２つのＮＭＯＳトランジスタＭＮ７，ＭＮ８を設けている。
【００３９】
図４は、図２におけるコモンノード制御部の必要性について説明する図であり、（ａ）は、コモンノードでの電位状態の変化の一例を示す回路図、（ｂ）及び（ｃ）は、（ａ）に伴い生じる問題点の一例を説明するための図である。図４（ａ）には、図２のデータ取り込み部ＢＦにおいて、クロック信号ＣＫの‘Ｈ’レベルに伴いＮＭＯＳトランジスタＭＮ５，ＭＮ６（図４（ａ）のスイッチＳＷ５，ＳＷ６に該当）がオンの場合の電位状態と、ＣＫの‘Ｌ’レベルに伴いＳＷ５，ＳＷ６がオフの場合の電位状態の一例がそれぞれ示されている。
【００４０】
まず、スイッチＳＷ５，ＳＷ６がオンの状態で、ＮＭＯＳトランジスタＭＮ１およびＭＮ２にそれぞれ‘Ｌ’レベル（例えば０．９Ｖ）および‘Ｈ’レベル（例えば１．２Ｖ）が入力された状態では、コモンノードＣＯＭＮ１，ＣＯＭＮ２の電位は、例えば０．６Ｖとなっている。すなわち、互いに等しい電流値に設定されている定電流回路ＩＣ１，ＩＣ２にばらつきが無いとすると、コモンノードＣＯＭＮ１，ＣＯＭＮ２の電位も等しくなる。なお、ＭＮ１，ＭＮ２のしきい値電圧を例えば０．３Ｖとすると、この状態では、ＭＮ１がオフ（厳密にはオフとオンの境界）、ＭＮ２がオンとなり、反転データ出力ノードＤｏｕｔＢは‘Ｈ’レベル、データ出力ノードＤｏｕｔは‘Ｌ’レベルとなる。
【００４１】
その後、スイッチＳＷ５，ＳＷ６がオフとなると、図４には示していないが、ラッチ部ＬＴによってＤｏｕｔ，ＤｏｕｔＢのラッチが行われる。この際に、オンとなっているＭＮ２を介して流れた電荷が抵抗Ｒｑを流れることでＣＯＭＮ１とＣＯＭＮ２の間に電位差が生じ、更にこの電位差が容量Ｃｑによって維持されることで、ＣＯＭＮ１の電位がＣＯＭＮ２の電位よりも暫くの間低下してしまうような事態が予想される。ここで、ＣＯＭＮ１の電位が例えば０．５５Ｖに低下したとすると、図４（ｂ）のＳＰ２に示すようにＭＮ１のゲート−ソース間電圧Ｖｇｓの値がＶｇｓ１（ここでは０．３Ｖ）からＶｇｓ１’（ここでは０．３５Ｖ）となり、しきい値電圧を超えてＭＮ１がオンとなる。そうすると、一瞬、データ出力ノードＤｏｕｔＢの電位が低下し、この際に‘Ｌ’レベル付近まで低下したとすると、ラッチ部ＬＴにおいて誤ラッチが生じる恐れがある。
【００４２】
また、スイッチＳＷ５，ＳＷ６がオンの状態では、‘Ｈ’レベル又は‘Ｌ’レベルのデータ入力信号に応じてＭＮ１とＭＮ２のゲート−ソース間電圧Ｖｇｓが異なり、これによりＭＮ１とＭＮ２のゲート−ソース間容量Ｃｇｓにも異なる電荷量が保持されている。その後、スイッチＳＷ５，ＳＷ６がオフになると、この２つの容量Ｃｇｓと容量Ｃｑからなる直列回路において電荷の配分が生じ、これによってもコモンノードＣＯＭＮ１とＣＯＭＮ２の間に電位差が生じることになる。
【００４３】
スイッチＳＷ５，ＳＷ６がオフの状態でコモンノードＣＯＭＮ１とＣＯＭＮ２の間に電位差が生じると、前述したようにラッチ部ＬＴで誤ラッチが生じる恐れや、或いは、スイッチＳＷ５，ＳＷ６が次にオンした際に増幅動作が遅延する恐れがある。図４（ｃ）は、このような問題を概念的に示したものである。クロック信号ＣＫがオン時（スイッチＳＷ５，ＳＷ６がオン時）は、コモンノードＣＯＭＮ１，ＣＯＭＮ２のレベル（電位差）が一定（ゼロ）であり、このレベルを中心に上限・下限の動作限界となるコモンノードＣＯＭＮ１，ＣＯＭＮ２のレベルが存在する。クロック信号ＣＫがオフ時（スイッチＳＷ５，ＳＷ６がオフ時）に、前述したような要因によりコモンノードＣＯＭＮ１，ＣＯＭＮ２のレベルが特性ＳＰ３のように変動すると、この上限レベルまたは下限レベルを越えて誤動作が生じる恐れがある。
【００４４】
このような誤動作は、スイッチＳＷ５，ＳＷ６がオフの状態で、コモンノードＣＯＭＮ１，ＣＯＭＮ２に電位差を生じさせないようにすることで解決できる。そこで、図１のコモンノード制御部ＣＭＮＣＴＬは、反転クロック信号ＣＫＢが‘Ｈ’レベル（ＮＭＯＳトランジスタＭＮ５，ＭＮ６がオフ）の状態で、ＣＯＭＮ１，ＣＯＭＮ２のそれぞれに対して定電流回路ＩＳ１１〜ＩＳ１４により微小な電荷の充放電を行うことで、ＣＯＭＮ１，ＣＯＭＮ２の電位差を無くすように制御する。なお、この充放電の電荷量は、勿論、データ取り込み部ＢＦが十分に不活性状態を維持できる程度のレベルにする必要がある。
【００４５】
また、図２のコモンノード制御部ＣＭＮＣＴＬも、図１のＣＭＮＣＴＬと機能的には同一である。図２のＣＭＮＣＴＬは、ＮＭＯＳトランジスタＭＮ７，ＭＮ８がオン（ＮＭＯＳトランジスタＭＮ５，ＭＮ６がオフ）の状態で、コモンノードＣＯＭＮ１，ＣＯＭＮ２の電荷量を抵抗Ｒ３，Ｒ４およびＭＮ７を介して定電流回路ＩＣ１に接続することでＣＯＭＮ１，ＣＯＭＮ２の電位差を無くすように制御する。なお、抵抗Ｒ３，Ｒ４は、データ取り込み部ＢＦが十分に不活性状態を維持できるように、およびラッチ部ＬＴへのテール電流に影響を与えないように高抵抗である必要がある。
【００４６】
図５は、本発明の実施の形態１による論理回路において、その効果の一例を示すものであり、（ａ）は出力波形の一例を示す波形図、（ｂ）はラッチ回路の動作の一例を示す波形図である。例えば前述した図１０のようなラッチ回路ＤＬＴ＿Ｃでは、図５（ａ）の特性ＳＰ１１に示すように、データ出力信号Ｄｏｕｔの立ち上がり・立ち下がり時間Ｔｒｆ１１が遅く、図１２（ｂ）で述べたようにラッチミスなどが生じる恐れがあった。一方、図１または図２のラッチ回路ＤＬＴを用いると、図５（ａ）の特性ＳＰ４に示すように、Ｄｏｕｔの立ち上がり・立ち下がり時間Ｔｒｆ４をＴｒｆ１１よりも早めることができる。
【００４７】
したがって、図５（ｂ）に示すように、仮にデータ入力信号Ｄｉｎが遅延した場合でも、図１２（ｂ）の場合と異なりラッチ部ＬＴにおいてデータ出力信号Ｄｏｕｔの正しいラッチが可能となる。言い換えれば、図１０のラッチ回路ＤＬＴ＿Ｃと比較して、セットアップマージンを（Ｔｒｆ１１−Ｔｒｆ４）だけ拡大することができる。このようなことから、論理回路の高速化が実現可能となる。
【００４８】
図６は、図２のラッチ回路をフリップフロップ回路に適用した場合と図１０のラッチ回路をフリップフロップ回路に適用した場合とで、セットアップ・ホールド特性のシミュレーションを行った結果を示す図である。図６の特性ＳＰ５は、図２のラッチ回路ＤＬＴで図１０（ｂ）のようなマスタスレーブ型のフリップフロップ回路を構成した場合の結果であり、特性ＳＰ１２は、図１０のラッチ回路ＤＬＴ＿Ｃで図１０（ｂ）のようなマスタスレーブ型のフリップフロップ回路を構成した場合の結果である。
【００４９】
ここでは、図６に示すように、サイクル２００ｐｓ（５ＧＨｚ）のクロック信号ＣＫと、１００ｐｓのパルス幅のデータ入力信号Ｄｉｎ（データレート１０ＧＨｚ）を用い、このＤｉｎの開始側のエッジとＣＫの立ち下がりエッジとの時間を変更しながら評価を行っている。この両方のエッジを一致させた時点を時間「０」とすると、この時間「０」は、セットアップ時間を「０」に、Ｄｉｎの終了側のエッジとＣＫの立ち下がりエッジによって定まるホールド時間を「１００ｐｓ」に設定していることに該当する。逆に、この時間を延ばしていくことで「１００ｐｓ」となった場合は、セットアップ時間を「１００ｐｓ」に、ホールド時間を「０」に設定していることに該当する。
【００５０】
このようにしてシミュレーションを行った結果、図６に示すように、特性ＳＰ５では、時間「−７ｐｓ」程度から動作するのに対して、特性ＳＰ１２では、時間「２５ｐｓ」程度から動作する結果となった。これは、図２のラッチ回路を用いることで、図１０のラッチ回路を用いる場合に比べてセットアップマージンが３２ｐｓ拡大したことになる。なお、ここでは、便宜上、Ｄｉｎの開始側のエッジとＣＫの立ち下がりエッジを一致させた時点を時間「０」として説明したが、ここでのシミュレーション結果では、若干ずれた時点を時間「０」としているため、時間「−７ｐｓ」程度から動作する結果となっている。このように、１００ｐｓのデータレートに対して、３２ｐｓものセットアップマージンを拡大できることにより、１０Ｇｂｐｓクラスのデータ通信を確実に実現でき、更に高速なデータ通信にも対応可能となる。
【００５１】
以上、本実施の形態１の論理回路を用いることにより、ラッチ回路やフリップフロップ回路などを含む各種論理回路の高速化が実現可能となる。
【００５２】
（実施の形態２）
本実施の形態２では、前述した図１や図２のラッチ回路を、例えば高速シリアル通信用のフリップフロップ回路などに適用した場合の構成例について説明する。例えば、１０Ｇｂｐｓクラスの高速シリアル通信などでは、消費電力の低減やタイミングマージンの確保などを考慮してハーフレートなどと呼ばれる方式が頻繁に用いられる。ハーフレート方式では、例えば１０Ｇｂｐｓのデータ入力信号に対して、その半分となる５ＧＨｚのクロック信号を用い、そのクロック信号の立ち上がりエッジと立ち下がりエッジを用いてデータ入力信号の取り込みが行われる。このような方式は、ダブルデータレート方式と呼ばれることもある。
【００５３】
図７は、本発明の実施の形態２による論理回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図７（ａ）の論理回路は、２個のフリップフロップ回路ＤＦＦ１，ＤＦＦ２を含み、ＤＦＦ１，ＤＦＦ２のそれぞれは、マスタスレーブ型のフリップフロップ回路となっている。ＤＦＦ１は、マスタ側（前段ラッチ側）のラッチ回路ＤＬＴ１と、スレーブ側（後段ラッチ側）のラッチ回路ＤＬＴ＿Ｃ１からなる。ＤＦＦ２も同様に、マスタ側（前段ラッチ側）のラッチ回路ＤＬＴ２と、スレーブ側（後段ラッチ側）のラッチ回路ＤＬＴ＿Ｃ２からなる。
【００５４】
この論理回路では、相補のデータ入力信号Ｄ，ＤＢと、相補のクロック信号ＣＫ，ＣＫＢが各フリップフロップ回路ＤＦＦ１，ＤＦＦ２に入力され、ＤＦＦ１から相補のデータ出力信号ＯＵＴ１，ＯＵＴＢ１が、ＤＦＦ２から相補のデータ出力信号ＯＵＴ２，ＯＵＴＢ２がそれぞれ出力される。ここで、マスタ側のラッチ回路ＤＬＴ１，ＤＬＴ２には、前述した図１又は図２のラッチ回路ＤＬＴが適用され、スレーブ側のラッチ回路ＤＬＴ＿Ｃ１，ＤＬＴ＿Ｃ２には、例えば前述した図１０のラッチ回路ＤＬＴ＿Ｃが適用される。
【００５５】
フリップフロップ回路ＤＦＦ１，ＤＦＦ２は、それぞれ、動作に伴うクロック信号の位相が逆の関係となっている。例えば、ＤＬＴ１では、クロック信号ＣＫの‘Ｌ’レベルでデータ入力信号Ｄ，ＤＢを取り込み、ＣＫの‘Ｈ’レベルでラッチを行うのに対して、ＤＬＴ２では、ＣＫの‘Ｈ’レベルでＤ，ＤＢを取り込み、ＣＫの‘Ｌ’レベルでラッチを行う。したがって、図７（ｂ）に示すように、ＤＦＦ１は、立ち上がりエッジトリガのフリップフロップ回路として動作するのに対して、ＤＦＦ２は、立ち下がりエッジトリガのフリップフロップ回路として動作する。
【００５６】
図７（ｂ）では、例えば、Ｄ１，Ｄ２，Ｄ３，Ｄ４の順にシリアル転送された１０Ｇｂｐｓのデータ入力信号Ｄを、５ＧＨｚのクロック信号ＣＫの立ち上がりエッジおよび立ち下がりエッジを用いてそれぞれ異なるフリップフロップ回路ＤＦＦ１，ＤＦＦ２で取り込んでいる。ＣＫの立ち上がりエッジを、Ｄ１，Ｄ３側に合わせ、ＣＫの立ち下がりエッジを、Ｄ２，Ｄ４側に合わせることによって、ＤＦＦ１の出力となるＯＵＴ１からは５ＧｂｐｓのデータレートでＤ１，Ｄ３が出力され、ＤＦＦ２の出力となるＯＵＴ２からは５ＧｂｐｓのデータレートでＤ２，Ｄ４が出力される。
【００５７】
このように、１０Ｇｂｐｓを５Ｇｂｐｓのデータレートに変換することで、図示はしないが、ＯＵＴ１およびＯＵＴ２から先に位置する各種論理処理を５ＧＨｚのクロック信号ＣＫの片方のエッジのみに同期して行うことができる。したがって、ハーフレート方式を用いると、クロック周波数を半分にできることから低消費電力化が可能となり、また、タイミングマージンの確保なども容易となる。
【００５８】
図７（ａ）の構成において、各フリップフロップ回路ＤＦＦ１，ＤＦＦ２のマスタ側のラッチ回路ＤＬＴ１，ＤＬＴ２には、図１又は図２の構成を用いている。これは、１０Ｇｂｐｓのデータ入力信号Ｄを取り込む必要があるため、セットアップ時間が短い状況でも確実に動作させる必要があるためである。一方、ＤＦＦ１，ＤＦＦ２のスレーブ側のラッチ回路ＤＬＴ＿Ｃ１，ＤＬＴ＿Ｃ２には、図１０の構成を用いている。これは、図１０のラッチ回路ＤＬＴ＿Ｃのデータ取り込み部ＢＦ＿Ｃでは、マスタ側でラッチされたデータを取り込むことからセットアップマージンを十分に確保でき、更に、このＢＦ＿Ｃの出力の立ち上がり・立ち下がり時間が遅くなっても、次段のセットアップマージンは十分に確保できるためである。つまり、このＢＦ＿Ｃの出力を早めると、次段への入力（図１２（ｂ）のデータ入力信号Ｄｉｎに該当）の遅延を低減することができるが、このＤｉｎは５Ｇｂｐｓのデータレートとなるため、遅延が生じても特に問題とならない。
【００５９】
このように、ハーフレート方式において、マスタ側のラッチ回路のみに図１又は図２の構成を適用することで、スレーブ側にも適用する場合と比べて、消費電力の低減や回路面積の低減が実現可能となる。また、図１又は図２の構成は、図３で説明したように図１０などの構成と比べて本質的にゲインが小さくなることから、スレーブ側には用いずに、ゲインを確保する方が望ましい。
【００６０】
図８は、図７の各フリップフロップ回路におけるマスタ側の詳細な構成例を示す回路図である。図８には、図７におけるラッチ回路ＤＬＴ１，ＤＬＴ２が示されている。ＤＬＴ１，ＤＬＴ２は、それぞれ個別に、図２に示した構成と同様のデータ取り込み部ＢＦ１，ＢＦ２、ラッチ部ＬＴ１，ＬＴ２およびコモンノード制御部ＣＭＮＣＴＬ１，ＣＭＮＣＴＬ２を備え、更に、共通で図２と若干異なる電流切り替え部ＩＳＷｃを備えた構成となっている。電流切り替え部ＩＳＷｃ以外の構成は、図２と同様であるため詳細な説明は省略する。
【００６１】
電流切り替え部ＩＳＷｃは、定電流回路ＩＣ１ｃ〜ＩＣ３ｃと、ＮＭＯＳトランジスタＭＮ５ａ〜ＭＮ７ａ，ＭＮ５ｂ〜ＭＮ７ｂから構成される。ＭＮ５ａおよびＭＮ６ａは、図２のＭＮ５およびＭＮ６に対応し、ゲートが反転クロックノードＣＫＢに接続され、ドレインがデータ取り込み部ＢＦ１に接続される。ＭＮ５ｂおよびＭＮ６ｂも、図２のＭＮ５およびＭＮ６に対応し、ゲートがクロックノードＣＫに接続され、ドレインがデータ取り込み部ＢＦ２に接続される。そして、ＭＮ５ａのソースとＭＮ５ｂのソースが共通に接続され、この共通ノードに図２の定電流回路ＩＣ１に対応する定電流回路ＩＣ１ｃが接続される。これと同様に、ＭＮ６ａのソースとＭＮ６ｂのソースが共通に接続され、この共通ノードに図２の定電流回路ＩＣ２に対応する定電流回路ＩＣ２ｃが接続される。
【００６２】
また、ＭＮ７ａは、図２のＭＮ７又はＭＮ８に対応し、ゲートがクロックノードＣＫに接続され、ドレインがラッチ部ＬＴ１に接続される。ＭＮ７ｂも、図２のＭＮ７又はＭＮ８に対応し、ゲートが反転クロックノードＣＫＢに接続され、ドレインがラッチ部ＬＴ２に接続される。そして、ＭＮ７ａのソースとＭＮ７ｂのソースが共通に接続され、この共通ノードに定電流回路ＩＣ３ｃが接続される。なお、定電流回路ＩＣ１ｃとＩＣ２ｃの電流設定値は同一であり、ＩＣ３ｃの電流設定値は、例えばその２倍（２×ＩＣ１ｃ）である。
【００６３】
この電流切り替え部ＩＳＷｃでは、クロック信号ＣＫが‘Ｈ’レベルの際に、定電流回路ＩＣ１ｃ，ＩＣ２ｃがラッチ回路ＤＬＴ２のデータ取り込み部ＢＦ２に接続され、定電流回路ＩＣ３ｃがラッチ回路ＤＬＴ１のラッチ部ＬＴ１に接続される。一方、クロック信号ＣＫが‘Ｌ’レベルの際には、定電流回路ＩＣ１ｃ，ＩＣ２ｃがラッチ回路ＤＬＴ１のデータ取り込み部ＢＦ１に接続され、定電流回路ＩＣ３ｃがラッチ回路ＤＬＴ２のラッチ部ＬＴ２に接続される。
【００６４】
ラッチ回路ＤＬＴ１，ＤＬＴ２に図２の構成を単純に適用した場合は、電流切り替え部内に４個の定電流回路と８個のＮＭＯＳトランジスタが必要となるが、図８の構成を用いると、電流切り替え部ＩＳＷｃ内に３個の定電流回路と６個のＮＭＯＳトランジスタを設けることで所望の動作を実現できる。したがって、回路面積の低減などが実現可能となる。
【００６５】
以上、本実施の形態２の論理回路（フリップフロップ回路）を用いることにより、ハーフレート方式におけるデータレートの変換部分を高速動作に十分対応させることが可能となり、論理回路の高速化が実現可能となる。更に、このデータレートの変換部分を低消費電力または小回路面積で実現できる。
【００６６】
（実施の形態３）
本実施の形態３では、前述した図１のラッチ回路を、例えばセレクタ回路に応用した場合の構成例について説明する。図９は、本発明の実施の形態３による論理回路において、その構成例を示す回路図である。図９に示す論理回路は、２対１のセレクタ回路ＳＥＬとなっている。
【００６７】
このセレクタ回路ＳＥＬは、２個のデータ取り込み部ＢＦ１ｓ，ＢＦ２ｓと、セレクタ切り替え制御部ＳＥＬＣＴＬと、２個のコモンノード制御部ＣＭＮＣＴＬ１ｓ，ＣＭＮＣＴＬ２ｓによって構成される。データ取り込み部ＢＦ１ｓは、図１のデータ取り込み部ＢＦと同様に、ＮＭＯＳトランジスタＭＮ１ｃ，ＭＮ２ｃと、負荷回路（負荷抵抗）Ｒ１ｃ，Ｒ２ｃと、ゲイン制御部ＧＣＴＬｃによって構成される。ＭＮ１ｃのゲートには、２入力の内の一方となるデータ入力信号Ｄ１が入力され、ＭＮ２ｃのゲートには、Ｄ１の反転信号となる反転データ入力信号ＤＢ１が入力される。また、図１の場合と同様に、ゲイン制御部ＧＣＴＬｃの両端となるコモンノードＣＯＭＮ１，ＣＯＭＮ２には、コモンノード制御部ＣＭＮＣＴＬ１ｓが接続される。
【００６８】
一方、データ取り込み部ＢＦ２ｓは、ＮＭＯＳトランジスタＭＮ１ｄ，ＭＮ２ｄと、ゲイン制御部ＧＣＴＬｄによって構成される。ＢＦ２ｓも、実質的に図１のデータ取り込み部ＢＦと同様の構成となっている。すなわち、ＢＦ２ｓ内のＭＮ１ｄのドレインとＢＦ１ｓ内のＭＮ１ｃのドレインを反転データ出力ノードＤｏｕｔＢに共通接続し、ＢＦ２ｓ内のＭＮ２ｄのドレインとＢＦ１ｓ内のＭＮ２ｃのドレインをデータ出力ノードＤｏｕｔに共通接続することで、負荷抵抗Ｒ１ｃ，Ｒ２ｃをＢＦ１ｓとＢＦ２ｓで共通に用いる構成となっている。ＭＮ１ｄのゲートには、２入力の内の他方となるデータ入力信号Ｄ２が入力され、ＭＮ２ｄのゲートには、Ｄ２の反転信号となる反転データ入力信号ＤＢ２が入力される。また、ＢＦ１ｓの場合と同様に、ゲイン制御部ＧＣＴＬｄの両端となるコモンノードＣＯＭＮ１，ＣＯＭＮ２には、コモンノード制御部ＣＭＮＣＴＬ２ｓが接続される。
【００６９】
セレクタ切り替え制御部ＳＥＬＣＴＬは、図１の電流切り替え部ＩＳＷと同様の構成となっており、ＮＭＯＳトランジスタＭＮ５ｃ，ＭＮ６ｃ，ＭＮ５ｄ，ＭＮ６ｄと、定電流回路ＩＣ１ｓ，ＩＣ２ｓによって構成される。ＭＮ５ｃおよびＭＮ６ｃは、ドレインが図１のＭＮ５，ＭＮ６と同様にＢＦ１ｓに接続され、ゲートが第１セレクトノード（第１セレクト信号）Ｓ１に接続される。これと同様に、ＭＮ５ｄおよびＭＮ６ｄは、ドレインがＢＦ２ｓに接続され、ゲートが第２セレクトノード（第２セレクト信号）Ｓ２に接続される。また、ＭＮ５ｃとＭＮ５ｄのソースは、定電流回路ＩＣ１ｓに共通接続され、ＭＮ６ｃとＭＮ６ｄのソースは、定電流回路ＩＣ２ｓに共通接続される。
【００７０】
このセレクタ回路ＳＥＬでは、第１セレクト信号Ｓ１が選択されると、データ取り込み部ＢＦ１ｓ側が活性化し、ＢＦ１ｓにデータ入力信号Ｄ１，ＤＢ１が取り込まれると共に、当該データがデータ出力ノードＤｏｕｔ，ＤｏｕｔＢに出力される。また、第１セレクト信号Ｓ１が選択されると、コモンノード制御部ＣＭＮＣＴＬ２ｓが活性化し、これによって、実施の形態１で説明したようにデータ取り込み部ＢＦ２ｓ側のコモンノードＣＯＭＮ１，ＣＯＭＮ２の安定化が行われる。これとは逆に、第２セレクト信号Ｓ２が選択されると、データ取り込み部ＢＦ２ｓ側が活性化し、ＢＦ２ｓにデータ入力信号Ｄ２，ＤＢ２が取り込まれると共に、当該データがＤｏｕｔ，ＤｏｕｔＢに出力される。また、第２セレクト信号Ｓ２が選択されると、コモンノード制御部ＣＭＮＣＴＬ１ｓが活性化し、データ取り込み部ＢＦ１ｓ側のＣＯＭＮ１，ＣＯＭＮ２の安定化が行われる。
【００７１】
このようなセレクタ回路ＳＥＬを用いると、実施の形態１の場合と同様の理由で、高速なデータ入力信号を受けた際にデータ出力信号の立ち上がり・立ち下がり時間を早めることができる。したがって、論理回路（セレクタ回路）の高速化が実現可能となる。なお、ここでは２対１のセレクタ回路を例としたが、勿論ｎ対１（ｎ≧３）のセレクタ回路も同様にして実現できる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
例えば、本実施の形態では、トランジスタとしてＭＯＳトランジスタを用いたが、勿論、バイポーラトランジスタなどで代替えすることも可能である。
【産業上の利用可能性】
【００７４】
本発明の論理回路は、特に、高速通信用のＬＳＩに用いられるフリップフロップ回路などに適用して特に有益な技術であり、これに限らず、高速性が求められるフリップフロップ回路やセレクタ回路などの各種論理回路に対して広く適用可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１による論理回路において、その構成の一例を示す回路図である。
【図２】図１のラッチ回路における詳細な構成例を示す回路図である。
【図３】図２におけるゲイン制御部を含んだデータ取り込み部の特性例を示すグラフである。
【図４】図２におけるコモンノード制御部の必要性について説明する図であり、（ａ）は、コモンノードでの電位状態の変化の一例を示す回路図、（ｂ）及び（ｃ）は、（ａ）に伴い生じる問題点の一例を説明するための図である。
【図５】本発明の実施の形態１による論理回路において、その効果の一例を示すものであり、（ａ）は出力波形の一例を示す波形図、（ｂ）はラッチ回路の動作の一例を示す波形図である。
【図６】図２のラッチ回路をフリップフロップ回路に適用した場合と図１０のラッチ回路をフリップフロップ回路に適用した場合とで、セットアップ・ホールド特性のシミュレーションを行った結果を示す図である。
【図７】本発明の実施の形態２による論理回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図８】図７の各フリップフロップ回路におけるマスタ側の詳細な構成例を示す回路図である。
【図９】本発明の実施の形態３による論理回路において、その構成例を示す回路図である。
【図１０】本発明の前提として検討した論理回路の構成例を示すものであり、（ａ）はラッチ回路の回路図、（ｂ）は（ａ）のラッチ回路を用いたフリップフロップ回路の回路図である。
【図１１】図１０（ｂ）のフリップフロップ回路間のデータ転送を説明するものであり、（ａ）はその回路図、（ｂ）はそのタイミング波形の一例を示す波形図である。
【図１２】図１１（ａ）のフリップフロップ回路ＤＦＦ＿Ｃｂに向けた入力波形の一例を示すものであり、（ａ）はその通常動作時を示す波形図、（ｂ）は誤動作時を示す波形図である。
【符号の説明】
【００７６】
ＶＤＤ  電源電圧
ＧＮＤ  接地電圧
Ｒ  抵抗
Ｃ  容量
ＭＮ  ＮＭＯＳトランジスタ
Ｄｉｎ，ＤｉｎＢ，Ｄ，ＤＢ  データ入力信号
Ｄｏｕｔ，ＤｏｕｔＢ，Ｑ，ＱＢ，ＯＵＴ，ＯＵＴＢ  データ出力信号
ＣＫ，ＣＫＢ  クロック信号
ＣＯＭＮ  コモンノード
ＧＣＴＬ  ゲイン制御部
ＣＭＮＣＴＬ  コモンノード制御部
ＩＳ，ＩＣ  定電流回路
ＢＦ  データ取り込み部
ＬＴ  ラッチ部
ＩＳＷ  電流切り替え部
ＤＬＴ  ラッチ回路
ＳＷ  スイッチ
ＤＦＦ  フリップフロップ回路
Ｓ  セレクト信号
ＳＥＬＣＴＬ  セレクタ切り替え制御部
Ｍ  ＭＯＳトランジスタ
ＬＯＧ  論理部
ＶＣＳ  定電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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