(57)【要約】【課題】サージによる悪影響を抑制しつつ、素子数を低減して小型化が可能なレベルシフト回路を提供すること。【解決手段】ＧＮＤ電位と所定電位Ｖｓとの間で複数のキャパシタＣ１１〜Ｃ１ｎが直列に接続された第１キャパシタ部２ｂと、第１キャパシタ部２ｂの所定電位側に接続される第１トリガ出力部５と、第１キャパシタ部２ｂのＧＮＤ電位側に接続される入力端子１と、ＧＮＤ電位と所定電位との間で複数のキャパシタＣ１〜Ｃｎが直列に接続された第２キャパシタ部２ａと、第２キャパシタ部２ａの所定電位側に接続される第２トリガ出力部４と、第２キャパシタ部２ａのＧＮＤ電位側において入力端子１との間に接続される反転入力素子３と、第１トリガ出力部５の出力と第２トリガ出力部４の出力とが入力されるＳＲラッチ回路８とを備え、ＳＲラッチ回路８から出力が取り出される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧＮＤ電位と所定電位との間で、複数のキャパシタが直列に接続された第１キャパシタ部と、
前記第１キャパシタ部の前記ＧＮＤ電位側に接続されパルス信号が入力される入力端子と、
前記第１キャパシタ部の前記所定電位側に接続され前記パルス信号の正又は負のエッジ信号の一方のみを出力する第１トリガ出力部と、
前記ＧＮＤ電位と前記所定電位との間で、複数のキャパシタが直列に接続された第２キャパシタ部と、
前記第２キャパシタ部のＧＮＤ電位側において前記パルス信号が入力される前記入力端子との間に接続される反転入力素子と、
前記第２キャパシタ部の前記所定電位側に接続され前記パルス信号の正又は負のエッジ信号の前記第１トリガ出力部と同一極性のみを出力する第２トリガ出力部と、
前記第１トリガ出力部の出力と前記第２トリガ出力部の出力とが入力されるＳＲラッチ回路とを備え、
前記ＳＲラッチ回路から出力が取り出されてなることを特徴とするレベルシフト回路。
【請求項２】
前記第１及び第２キャパシタ部における各キャパシタは、絶縁分離トレンチにて多段に絶縁分離された半導体基板の各フィールド領域上に形成されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記各フィールド領域には、層間絶縁膜を介して複数の配線層が積層され、当該層間絶縁膜と当該配線層からなる層間膜キャパシタが形成されており、前記各フィールド領域上の各キャパシタは、前記層間膜キャパシタが並列に接続されていることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記層間絶縁膜は、ＮＯ膜、高誘電体膜、強誘電体膜の少なくとも一つからなることを特徴とする請求項３に記載のレベルシフト回路。
【請求項５】
埋め込み酸化膜を有するＳＯＩ構造半導体基板と、ＳＯＩ構造半導体基板の前記埋め込み酸化膜上に形成される半導体層に形成されるものであり当該半導体層の表面から前記埋め込み酸化膜に達する第１トレンチの側壁に形成される第１側壁酸化膜と当該第１側壁酸化膜に覆われた第１埋め込みポリシリコンとからなる絶縁分離トレンチとを備え、前記第１及び第２キャパシタ部における各キャパシタは、前記絶縁分離トレンチを用いて形成されることを特徴とする請求項１に記載のレベルシフト回路。
【請求項６】
埋め込み酸化膜を有するＳＯＩ構造半導体基板と、ＳＯＩ構造半導体基板の前記埋め込み酸化膜上に形成される半導体層に形成されるものであり、当該半導体層に形成される第２トレンチの側壁に形成される第２側壁酸化膜と当該第２側壁酸化膜に覆われ電極が電気的に接続される第２埋め込みポリシリコンとからなるゲートトレンチとを備え、前記第１及び第２キャパシタ部における各キャパシタは、前記ゲートトレンチを用いて形成されることを特徴とする請求項１又は請求項５に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ駆動用等の高電圧ＩＣに適用されるレベルシフト回路である。
【背景技術】
【０００２】
従来、高耐圧のレベルシフト回路として特許文献１に示すものがあった。図１２は、従来技術である特許文献１におけるレベルシフト回路の等価回路図である。
【０００３】
図１２に示すように、特許文献１におけるレベルシフト回路１００では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。また、第１段のトランジスタ素子Ｔｒ１のゲート端子が、レベルシフト回路１００の入力端子となっており、ｎ個の抵抗素子Ｒ１〜Ｒｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。また、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子とＧＮＤ電位側の端子との間に、ダイオードＤ２〜Ｄｎが挿入されている。
【０００４】
そして、第１段のトランジスタ素子Ｔｒ１を除いた各段のトランジスタ素子Ｔｒ２〜Ｔｒｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ１〜Ｒｎの間の接続点にそれぞれ順次接続され、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して、出力が取り出される。
【０００５】
なお、このレベルシフト回路１００におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、埋め込み酸化膜を有するＳＯＩ構造半導体基板のｎ導電型半導体層に形成されている。また、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、例えば、Ｎチャネル形のＬＤＭＯＳなどからなり、埋め込み酸化膜に達する絶縁分離トレンチにより、互いに絶縁分離されている。
【０００６】
そして、埋め込み酸化膜に達する多重のフィールド分離トレンチが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、フィールド分離トレンチにより囲まれた各フィールド領域に、高段のトランジスタ素子を内包するようにして、一個ずつ順次配置されている。
【０００７】
これにより、ＧＮＤ電位から所定電位Ｖｓまでの電圧増加に応じて、フィールド分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位Ｖｓに向かって順番に移行させることができる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するトランジスタ素子であっても、トランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保したレベルシフト回路とすることができる。
【特許文献１】特開２００６−１４８０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に示すレベルシフト回路においては、高い耐圧を確保できるものの、格段にＬＤＭＯＳなどからなるトランジスタ素子、抵抗、ダイオードなどの多数の素子が必要となり、半導体装置の体格（面積）が大きくなるという問題があった。
【０００９】
一方、所定電位Ｖｓがスイングする際のサージによる悪影響を抑制するために、格段にキャパシタなどを設けることも考えられる。しかしながら、格段にキャパシタを設けると、さらに半導体装置の体格が大きくなるという問題があった。
【００１０】
本発明は、上記問題点に鑑みなされたものであり、サージによる悪影響を抑制しつつ、素子数を低減して小型化が可能なレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために請求項１に記載の半導体装置は、ＧＮＤ電位と所定電位との間で、複数のキャパシタが直列に接続された第１キャパシタ部と、第１キャパシタ部のＧＮＤ電位側に接続されパルス信号が入力される入力端子と、第１キャパシタ部の所定電位側に接続されパルス信号の正又は負のエッジ信号の一方のみを出力する第１トリガ出力部と、ＧＮＤ電位と所定電位との間で、複数のキャパシタが直列に接続された第２キャパシタ部と、第２キャパシタ部のＧＮＤ電位側においてパルス信号が入力される入力端子との間に接続される反転入力素子と、第２キャパシタ部の所定電位側に接続されパルス信号の正又は負のエッジ信号の第１トリガ出力部と同一極性のみを出力する第２トリガ出力部と、第１トリガ出力部の出力と第２トリガ出力部の出力とが入力されるＳＲラッチ回路とを備え、ＳＲラッチ回路から出力が取り出されてなることを特徴とするものである。
【００１２】
このようにすることによって、複数のキャパシタを直列に接続した第１キャパシタ部と複数のキャパシタを直列に接続した第２キャパシタ部とによってサージによる悪影響を抑制することができる。また、このようにすることによって、ＬＤＭＯＳなどからなるトランジスタ素子、抵抗、ダイオードなどの多数の素子のかわりに、複数のキャパシタが直列に接続された第１キャパシタ部と複数のキャパシタが直列に接続された第２キャパシタ部とを用いることによってレベルシフト機能を達成できるため素子数を低減して小型化することができる。
【００１３】
また、請求項２に示すように、第１及び第２キャパシタ部における各キャパシタは、絶縁分離トレンチにて多段に絶縁分離された半導体基板の各フィールド領域上に形成するようにしてもよい。
【００１４】
また、請求項３に示すように、各フィールド領域には、層間絶縁膜を介して複数の配線層が積層され、その層間絶縁膜と配線層からなる層間膜キャパシタが形成されており、各フィールド領域上の各キャパシタは、層間膜キャパシタを並列に接続するようにしてもよい。このようにすることによって、各キャパシタの容量を確保することができる。
【００１５】
また、請求項４に示すように、層間絶縁膜は、ＮＯ膜、高誘電体膜、強誘電体膜の少なくとも一つからなるようにしてもよい。このようにすることによって、より一層容量を確保することができる。
【００１６】
また、請求項５に示すように、埋め込み酸化膜を有するＳＯＩ構造半導体基板と、ＳＯＩ構造半導体基板の前記埋め込み酸化膜上に形成される半導体層に形成されるものであり半導体層の表面から埋め込み酸化膜に達する第１トレンチの側壁に形成される第１側壁酸化膜と第１側壁酸化膜に覆われた埋め込みポリシリコンとからなる絶縁分離トレンチとを備え、第１及び第２キャパシタ部における各キャパシタは、絶縁分離トレンチを用いて形成するようにしてもよい。このように、各キャパシタとして絶縁分離トレンチを用いることによっても容量を確保することができる。
【００１７】
また、請求項６に示すように、埋め込み酸化膜を有するＳＯＩ構造半導体基板と、ＳＯＩ構造半導体基板の埋め込み酸化膜上に形成される半導体層に形成されるものであり、半導体層に形成される第２トレンチの側壁に形成される第２側壁酸化膜と第２側壁酸化膜に覆われ電極が電気的に接続される第２埋め込みポリシリコンとからなるゲートトレンチとを備え、第１及び第２キャパシタ部における各キャパシタは、ゲートトレンチを用いて形成するようにしてもよい。このように、各キャパシタとしてゲートトレンチを用いることによっても容量を確保することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図に基づいて説明する。
【００１９】
（第１の実施の形態）
まず、本実施の形態におけるレベルシフト回路の回路構成について説明する。図１は、本発明の第１の実施の形態におけるレベルシフト回路の概略構成を示す回路図である。本発明のレベルシフト回路は、ｍａｘ１３００Ｖ高耐圧を確保するものであり、ＧＮＤ電位と高電位Ｖｃｃとの間で入力信号をレベルシフトする回路である。
【００２０】
図１に示すように、レベルシフト回路１０は、ＧＮＤ電位と高電位Ｖｃｃ（所定電位）との間で複数のキャパシタＣ１１〜Ｃ１ｎが直列に接続された第１キャパシタ部２ｂと、第１キャパシタ部２ｂの高電位Ｖｃｃ側に接続されるダイオード、抵抗、インバータなどからなる第１トリガ出力部５と、入力端子１と、ＧＮＤ電位と高電位Ｖｃｃとの間で複数のキャパシタＣ１〜Ｃｎが直列に接続された第２キャパシタ部２ａと、第２キャパシタ部２ａの高電位Ｖｃｃ側に接続される第２トリガ出力部４と、第２キャパシタ部２ａのＧＮＤ電位側において第２キャパシタ部２ａと入力端子１との間に接続されるインバータ３（反転入力素子）と、第１トリガ出力部５と第２トリガ出力部４の出力とが入力されるＳＲラッチ回路８と、ＳＲラッチ回路８の出力側に接続される出力端子９とを備える。なお、複数のキャパシタＣ１〜Ｃｎ、Ｃ１１〜Ｃ１ｎの数は、特に限定されるものではない。
【００２１】
なお、図１に示すように、誤動作防止回路６などを設けるようにしてもよい。この誤動作防止回路６は、第１トリガ出力部５と第２トリガ出力部４との出力が入力される遅延出力回路、第１キャパシタ部２ｂと第２キャパシタ部２ａとの出力が入力される異常検出回路などを備える。この誤動作防止回路６は、電源（高電位Ｖｃｃ）が０Ｖと数１００Ｖの間でスイングしたときに、出力誤動作を防止するものである。電源（高電位Ｖｃｃ）が０Ｖと数１００Ｖの間でスイングしたときに、複数のキャパシタＣ１〜Ｃｎ、Ｃ１１〜Ｃ１ｎに寄生電流が流れる。通常、二系統（第１キャパシタ部２ｂ側と第２キャパシタ部２ａ側）の場合は、反転信号が出力されるが、寄生電流が流れたときは同相信号が出力される。この同相信号が出力されるのを検出し、異常の場合は出力をオフとし、正常な場合はそのまま出力するものである。
【００２２】
また、第１キャパシタ部２ｂ、第２キャパシタ部２ａを構成する各キャパシタＣ１１〜Ｃ１ｎ、Ｃ１〜Ｃｎは、１００〜２００Ｖ耐圧保証のキャパシタである。このように１００〜２００Ｖ耐圧保証のキャパシタを多段積みすることによって低コストで実現することができる。すなわち、単体のキャパシタで１３００Ｖ保証するものを形成する場合、酸化膜を現状の１μｍ程度から数１０μｍ程度まで厚膜化する必要がありコストアップとなる。特に、ＳＯＩ構造半導体基板の場合、埋め込み酸化膜を数１０μｍ程度厚くする必要があるため更にコストアップしてしまう。また、良質の酸化膜を厚膜化する技術は難しく、信頼性が低下する可能性がある。したがって、本実施の形態に示すように、１００〜２００Ｖ耐圧保証のキャパシタを多段積みすると好適である。
【００２３】
ここで、レベルシフト回路１０の構造について説明する。図２は、本発明の第１の実施の形態におけるレベルシフト回路１０の概略構成を示す平面図である。
【００２４】
ｎ個のキャパシタＣ１〜Ｃｎ及びＣ１１〜Ｃ１ｎは、埋め込み酸化膜（図示省略）を有するＳＯＩ構造半導体基板における半導体層（図示省略）に形成される。このＳＯＩ構造半導体基板は、半導体層の表面から埋め込み酸化膜に達する絶縁分離トレンチＴ１〜Ｔｎ＋１によりそれぞれ取り囲まれて互いに絶縁分離されたフィールド領域Ｆ１〜Ｆｎ＋１を有する。各キャパシタＣ１〜Ｃｎ及びＣ１１〜Ｃ１ｎは、ＳＯＩ構造半導体基板における半導体層の電位が固定された各フィールド領域Ｆ１〜Ｆｎに形成される。そして、各キャパシタＣ１〜Ｃｎ及びＣ１１〜Ｃ１ｎは、直列に接続されている。
【００２５】
なお、フィールド領域Ｆ１には、キャパシタＣ１及びキャパシタＣ１１以外にも、入力ＰＡＤ、ＧＮＤＰＡＤなどが形成される。フィールド領域Ｆｎ＋１には、第１トリガ出力部５、第２トリガ出力部４、出力抵抗Ｒｏｕｔ、ＳＲラッチ回路８、ＶｃｃＰＡＤ、出力ＰＡＤなどが形成される（誤動作防止回路は、図示省略）。また、フィールド領域Ｆ２〜Ｆｎには、キャパシタＣ２〜Ｃｎ，Ｃ１２〜Ｃ１ｎなどが形成される。
【００２６】
ここで、レベルシフト回路の動作について説明する。図３は、本発明の第１の実施の形態におけるレベルシフト回路の動作を示すタイムチャートである。つまり、図３は、入力端子１からパルス信号が入力された場合の各点の波形を示すものである。
【００２７】
入力端子１からパルス信号が入力されると図１の点ａにおいては、図３（ａ）に示すような波形となる。また、図１の点ｂにおいては、図３（ｂ）に示すように点ａの波形を反転させた波形となる。
【００２８】
そして、第１キャパシタ部２ｂの高電位Ｖｃｃ側（図１の点ｄ）では、図３（ｄ）に示すように、入力されたパルス信号に応じてキャパシタＣ１１〜Ｃ１ｎにおけるエッジパルス（瞬間的な電位変化）が出力される。また、第２キャパシタ部２ａの高電位Ｖｃｃ側（図１の点ｃ）では、図３（ｃ）に示すように、入力されたパルス信号に応じてキャパシタＣ１〜Ｃｎにおけるエッジパルス（瞬間的な電位変化）が出力される。
【００２９】
そして、第１トリガ出力部５の出力（図１の点ｆ）では、図３（ｆ）に示すように、図１の点ｄにおけるエッジパルスに応じてエッジパルスを出力する。また、第２トリガ出力部４の出力（図１の点ｅ）では、図３（ｅ）に示すように、図１の点ｃにおけるエッジパルスに応じてエッジパルスを出力する。
【００３０】
そして、ＳＲラッチ回路８では、第１トリガ出力部５と第２トリガ出力部４のエッジパルスで出力（出力端子９の信号）をセット、リセットする。つまり、図３（ｇ）に示すように、第２トリガ出力部４のエッジパルス（Ｈ）でセット、第１トリガ出力部５のエッジパルス（Ｈ）でリセットする。
【００３１】
このように、本実施の形態におけるレベルシフト回路１０は、入力信号のエッジパルスを利用して、反転入力の２系統で構成する。そして、出力も時間差をもって、Ｈ信号出力とし、そのエッジでセット、リセット出力を形成する。
【００３２】
このように、複数のキャパシタＣ１〜Ｃｎ、Ｃ１１〜Ｃ１ｎを直列接続（多段積み）にすることによっても、レベルシフト回路を構成することができる。また、このように、複数のキャパシタを直列接続（多段積み）にしてレベルシフト回路を構成することによって、素子数を低減して小型化することができる。また、複数のキャパシタＣ１１〜Ｃ１ｎを直列に接続した第１キャパシタ部２ｂと複数のキャパシタＣ１〜Ｃｎを直列に接続した第２キャパシタ部２ａとによってサージによる悪影響を抑制することができる。
【００３３】
（第２の実施の形態）
図４は、本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す平面透視図である。図５は、本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す断面図である。図６は、本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す拡大断面図である。図７は、本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す等価回路図である。
【００３４】
なお、本実施の形態と上述の実施の形態とは、共通する箇所が多いため相違点を重点的に説明する。本実施の形態と上述の実施の形態との相違点は、並列に接続した各キャパシタを直列接続（多段積み）にする点である。
【００３５】
図４は、直列接続される複数のキャパシタのうちの一つを例として説明するための拡大した平面透視図である。他のキャパシタに関しても同様の構成であるため、他のキャパシタについての説明は省略する。
【００３６】
図５に示すように、キャパシタは、埋め込み酸化膜２４を有するＳＯＩ構造半導体基板における半導体層１５上に形成される。このＳＯＩ構造半導体基板は、半導体層１５の表面から埋め込み酸化膜２４に達する絶縁分離トレンチ２５によりそれぞれ取り囲まれて互いに絶縁分離されたフィールド領域を有する。
【００３７】
具体的には、図４乃至図６に示すように、キャパシタは、半導体層１５上において、ＧＮＤ側電極１１ａ、高電位Ｖｃｃ側電極１１ｂなどを有する１ＡＬ１１（第１配線）、１．５ＡＬ１２（１．５配線）、ＬＯＣＯＳ１６上に形成されたＰｏｌｙＳｉ１７、２ＡＬ２１（第２配線）が層間絶縁膜（例えば、ＳｉＯ２）１９、ＢＰＳＧ１８を介して積層され、コンタクト１３、１Ｖｉａ１４で適宜接続されてなるものである。また、層間絶縁膜１９内には、３ＡＬ２２（第３配線）、ＣｒＳｉ抵抗２０なども設けられ、上部（表面）はパッシベーション２６で覆われている。
【００３８】
つまり、図６に示すように、ＰｏｌｙＳｉ１７と１ＡＬ１１で挟まれたＢＰＳＧ１８で層間膜キャパシタＣ１ａ、１ＡＬ１１と１．５ＡＬ１２で挟まれた層間絶縁膜１９で層間膜キャパシタＣ１ｂ、１．５ＡＬ１２と２ＡＬ２１で挟まれた層間絶縁膜１９で層間膜キャパシタＣ１ｃを構成している。そして、図７に示すように、これらのキャパシタＣ１ａ、Ｃ１ｂ、Ｃ１ｃは、並列に接続される。換言すると、各フィールド領域には、層間絶縁膜を介して複数の配線層が積層され、その層間絶縁膜と配線層からなる層間膜キャパシタが形成されており、各フィールド領域上の各キャパシタは、層間膜キャパシタが並列に接続されている。
【００３９】
従って、レベルシフト回路（第１キャパシタ部、及び第２キャパシタ部）としては、並列接続されたキャパシタ（キャパシタグループ）を直列接続（多段積み）することとなる。このようにすることによって、各キャパシタの容量を確保することができる。
【００４０】
なお、層間絶縁膜１９は、ＳｉＯ２ではなく、ＮＯ膜（Ｓｉ３Ｎ４／ＳｉＯ２）、高誘電体膜（Ｔａ２Ｏ５など）、強誘電体膜（ＰＺＴ、ＳｒＴｉＯ３など）の少なくとも一つを用いてもよい。このような材料を用いることによって、キャパシタの容量をより一層確保できる。
【００４１】
（第３の実施の形態）
図８は、本発明の第３の実施の形態におけるレベルシフト回路の概略構成を示す平面図である。図９は、本発明の第３の実施の形態におけるキャパシタ部の概略構成を示す断面図である。
【００４２】
なお、本実施の形態と上述の実施の形態とは、共通する箇所が多いため相違点を重点的に説明する。本実施の形態と上述の実施の形態との相違点は、絶縁分離トレンチをキャパシタに用いる点である。
【００４３】
図８及び図９に示すように、本実施の形態におけるキャパシタ部は、支持基板３１上に設けられた埋め込み酸化膜３２を有するＳＯＩ構造半導体基板における半導体層３３に形成される。このＳＯＩ構造半導体基板は、半導体層３３の表面から埋め込み酸化膜３２に達する絶縁分離トレンチＴ１〜Ｔｎ＋１によりそれぞれ取り囲まれて互いに絶縁分離されたフィールド領域Ｆ１〜Ｆｎ＋１を有する。このフィールド領域Ｆ１〜Ｆｎ＋１は、１００ＶクランプダイオードＴが形成されると共に、Ｎ＋拡散層（コンタクト層）３６などを介してＡＬ電極３７が電気的に接続されている。
【００４４】
また、絶縁分離トレンチＴ１〜Ｔｎ＋１は、図９に示すように、半導体層３３に設けられたトレンチ(第１トレンチ)の側壁に形成される第１側壁酸化膜３４と第１側壁酸化膜３４に覆われた埋め込みＰｏｌｙＳｉ３５とからなる。
【００４５】
そして、この第１側壁酸化膜３４と第１埋め込みＰｏｌｙＳｉ３５とからなる絶縁分離トレンチを第１及び第２キャパシタ部における各キャパシタとして用いる。このように、絶縁分離トレンチを第１及び第２キャパシタ部における各キャパシタとして用いることによっても各キャパシタの容量を確保することができる。
【００４６】
（第４の実施の形態）
図１０は、本発明の第４の実施の形態におけるレベルシフト回路の概略構成を示す平面図である。図１１は、本発明の第４の実施の形態におけるキャパシタ部の概略構成を示す断面図である。
【００４７】
なお、本実施の形態と上述の実施の形態とは、共通する箇所が多いため相違点を重点的に説明する。本実施の形態と上述の実施の形態との相違点は、ゲートトレンチをキャパシタに用いる点である。
【００４８】
図１０及び図１１に示すように、本実施の形態におけるキャパシタ部は、支持基板４１上に設けられた埋め込み酸化膜４２を有するＳＯＩ構造半導体基板における半導体層４３に形成される。このＳＯＩ構造半導体基板は、半導体層４３の表面から埋め込み酸化膜４２に達する絶縁分離トレンチＴ１〜Ｔｎ＋１（第１側壁酸化膜４４、第１埋め込みＰｏｌｙＳｉ４５）によりそれぞれ取り囲まれて互いに絶縁分離されたフィールド領域Ｆ１〜Ｆｎ＋１を有する。このフィールド領域Ｆ１〜Ｆｎ＋１は、Ｎ＋拡散層（コンタクト層）４６などを介してＡＬ電極４７が電気的に接続されている。なお、絶縁分離トレンチＴ１〜Ｔｎ＋１は、上述の第３の実施の形態と同様であるため詳しい説明を省略する。
【００４９】
また、本実施の形態におけるキャパシタ部は、図１１に示すように、半導体層４３に設けられた埋め込み酸化膜４２に達しないトレンチ(第２トレンチ)の側壁に形成される第２側壁酸化膜４９と、第２側壁酸化膜４９に覆われＮ＋拡散層（コンタクト層）４６などを介してＡＬ電極４７が電気的に接続された第２埋め込みＰｏｌｙＳｉ５０とからなるゲートトレンチ５１を有する。
【００５０】
そして、この第２側壁酸化膜４９と第２埋め込みＰｏｌｙＳｉ５０とからなるゲートトレンチ５１を第１及び第２キャパシタ部における各キャパシタとして用いる。このように、ゲートトレンチ５１を第１及び第２キャパシタ部における各キャパシタとして用いることによっても各キャパシタの容量を確保することができる。
【００５１】
なお、本実施の形態においては、絶縁分離トレンチとゲートトレンチ５１とをキャパシタに用いた例で説明したが、本発明はこれに限定されるものではなく、ゲートトレンチ５１のみをキャパシタに用いるようにしてもよい。
【００５２】
なお、図１３、１４に示す変形例のように、抵抗素子Ｒ１〜Ｒ４、ＮチャネルＬＤＭＯＳ（トランジスタ素子）Ｎ１、Ｎ２を備えるようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の概略構成を示す回路図である。
【図２】本発明の第１の実施の形態におけるレベルシフト回路の概略構成を示す平面図である。
【図３】本発明の第１の実施の形態におけるレベルシフト回路の動作を示すタイムチャートである。
【図４】本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す平面透視図である。
【図５】本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す断面図である。
【図６】本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す拡大断面図である。
【図７】本発明の第２の実施の形態におけるキャパシタ部の概略構成を示す等価回路図である。
【図８】本発明の第３の実施の形態におけるレベルシフト回路の概略構成を示す平面図である。
【図９】本発明の第３の実施の形態におけるキャパシタ部の概略構成を示す断面図である。
【図１０】本発明の第４の実施の形態におけるレベルシフト回路の概略構成を示す平面図である。
【図１１】本発明の第４の実施の形態におけるキャパシタ部の概略構成を示す断面図である。
【図１２】従来技術におけるレベルシフト回路の概略構成を示す回路図である。
【図１３】本発明の変形例におけるレベルシフト回路の概略構成を示す回路図である。
【図１４】本発明の変形例におけるレベルシフト回路の概略構成を示す平面図である。
【符号の説明】
【００５４】
１  入力端子、２ａ  第２キャパシタ部、２ｂ  第１キャパシタ部、３  インバータ（反転入力素子）、４  第２トリガ出力部、５  第１トリガ出力部、６  遅延出力回路、７  異常検出回路、８  ＳＲラッチ回路、９  出力端子、１０  レベルシフト回路、１１  １ＡＬ、１２  １．５ＡＬ、１３  コンタクト、１４  １Ｖｉａ、１５  Ｓｉ基板、１６  ＬＯＣＯＳ、１７  ＰＯＬＹ電極、１８  ＢＰＳＧ、１９  層間絶縁膜、２０  ＣｒＳｉ抵抗、２１  ２ＡＬ、２２  ３ＡＬ、２４  埋め込み酸化膜、２５  絶縁分離トレンチ、２６  パッシベーション、３１  支持基板、３２  埋め込み酸化膜、３３  Ｓｉ基板、３４  第１側壁酸化膜、３５  第１埋め込みＰｏｌｙＳｉ、３６  Ｎ＋拡散層、３７  ＡＬ電極、３８  層間ＳｉＯ２、４１  支持基板、４２  埋め込み酸化膜、４３  Ｓｉ基板、４４  側壁酸化膜、４５  埋め込みＰｏｌｙＳｉ、４６  Ｎ＋拡散層、４７  ＡＬ電極、４８  層間ＳｉＯ２、４９  第２側壁酸化膜、５０  第２埋め込みＰｏｌｙＳｉ、５１  ゲートトレンチ、Ｃ１〜Ｃｎ  キャパシタ、Ｃ１１〜Ｃ１ｎ  キャパシタ、Ｆ１〜Ｆｎ＋１  フィールド領域、Ｒ１〜Ｒ４  抵抗素子、Ｎ１〜Ｎ２  ＮチャネルＬＤＭＯＳ（トランジスタ素子）、Ｔ１〜Ｔｎ＋１  絶縁分離トレンチ、Ｐ１〜Ｐｎ  パッド、Ｔ  １００Ｖクランプダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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