(57)【要約】【課題】半導体記憶装置における動作速度を高速化する。【解決手段】複数のメモリセルが行列状に配列された複数のサブアレイと、サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、複数のローカルビット線が接続されているグローバルビット線と、グローバルビット線に接続されたカラムデコーダとを備え、複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、グローバルビット線が形成されていないことを特徴とする半導体記憶装置を提供することにより上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配列された複数のサブアレイと、
前記サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、
複数の前記ローカルビット線が接続されているグローバルビット線と、
前記グローバルビット線に接続されたカラムデコーダと、
を備え、
前記複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、前記グローバルビット線が形成されていないことを特徴とする半導体記憶装置。
【請求項２】
前記複数のサブアレイ間に、１以上のローカルセンスアンプ領域が設けられており、
前記最遠サブアレイは、前記カラムデコーダより最も離れた位置に形成されたローカルセンスアンプ領域よりも離れた領域に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置における前記最遠サブアレイ以外のサブアレイのメモリセルにより形成される容量と、前記最遠サブアレイのメモリセルにより形成される容量が略同一となるように、前記最遠サブアレイにおいて前記グローバルビット線と接続されていないダミー配線を形成したことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置における前記最遠サブアレイ以外のサブアレイのメモリセルにより形成される容量と、前記最遠サブアレイのメモリセルにより形成される容量が略同一となるように、前記最遠サブアレイにおいて、メモリセルに電源を供給するための電源配線を形成したことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記最遠サブアレイに形成されたレプリカセルと、前記レプリカセルに接続されたダミーローカルビット線と、複数のダミーローカルビット線を共有する前記最遠サブアレイを含むサブアレイに形成されているダミーグローバルビット線と、
を備えていることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、階層ビット線構成を採用する半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置の大容量化のために、大容量のメモリセルアレイが１対のビット線に接続され、ビット線の寄生容量が増大し動作速度の低下を招いていた。
【０００３】
また、寄生容量の増大したビット線に接続されたメモリセルのデータを読み出す際には、ビット線の微小振幅の出力信号を感知する必要がある。このため、入力オフセットの小さいセンスアンプが必要となり、センスアンプの形成される領域の面積を広くする必要がある。
【０００４】
しかしながら、半導体記憶装置における進歩は、微細化、高集積化の流れにあり、半導体記憶装置内において、面積の大きなセンスアンプを形成することは、この進歩の流れに逆行するものである。
【０００５】
よって、動作速度の低下を防ぎ、可能な限り感知する振幅を大きくするために、１対のビット線ごとに列方向に接続されるメモリセルアレイを複数のセルアレイに分割する構成が提案されている。これにより、１対のビット線に接続されるメモリセルの個数を削減することができ、ビット線によりもたらされる容量を減らすことができる。この構成は、セルアレイごとにメモリセルと接続されるビット線をローカルビット線とし、複数のセルアレイに対応した共通のビット線をグローバルビット線とする階層ビット線とするものである。このような、構成の半導体記憶装置は、特許文献１、２に記載されている。
【特許文献１】特開２００５−１６６０９８号公報
【特許文献２】特開２００５−２６７６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、階層ビット線構成を採用する半導体記憶装置において、グローバルビット線により生じる寄生容量を軽減し、高速動作可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、複数のメモリセルが行列状に配列された複数のサブアレイと、前記サブアレイ内において列方向に配列されている複数のメモリセルに接続されたローカルビット線と、複数の前記ローカルビット線が接続されているグローバルビット線と、前記グローバルビット線に接続されたカラムデコーダと、を備え、前記複数のサブアレイのうち、前記カラムデコーダより最も離れた領域に形成された最遠サブアレイにおいては、前記グローバルビット線が形成されていないことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、階層ビット線構成を採用する半導体記憶装置において、グローバルビット線を短くすることができるため、寄生容量を軽減することができ、半導体記憶装置の動作を高速にすることができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１０】
図１に、本実施の形態における半導体記憶装置の構成を示す。本実施の形態における半導体記憶装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からなるものである。具体的には、各々のメモリセルは、２個のＰ型トランジスタと２個のＮ型トランジスタからなるフリップフロップ回路と、スイッチングのための２個のＮ型トランジスタから構成されている。
【００１１】
本実施の形態におけるメモリセルアレイは、複数のメモリセルをマトリックス状に配列したサブアレイを複数有している。具体的には、本実施の形態におけるメモリセルアレイは、サブアレイである第１セルアレイ１１、第２セルアレイ１２、第３セルアレイ１３、第４セルアレイ１４を有している。第１セルアレイ１１と第２セルアレイ１２の間には、第１ローカルセンスアンプ領域１５が設けられており、第３セルアレイ１３と第４セルアレイ１４の間には、第２ローカルセンスアンプ領域１６が設けられている。また、第１セルアレイ１１、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４において行方向に配列された複数のメモリセルは不図示のワード線に接続されており、ワード線はロウデコーダ２１に接続されている。一方、サブアレイである第１セルアレイ１１、第２セルアレイ１２、第３セルアレイ１３、第４セルアレイ１４において列方向に配列された複数のメモリセルはサブアレイごとにローカルビット線２２に接続されている。列方向のメモリセルに接続されている複数のローカルビット線２２は、第１ローカルセンスアンプ領域１５に形成されたローカルセンスアンプ（Ｓ／Ａ）２３に接続されており、ローカルセンスアンプ２３の出力は、グローバルビット線２４を駆動するためのＮ型ＭＯＳトランジスタ２５と接続されている。更には、グローバルビット線２４は、カラムデコーダ２６と接続されている。ロウデコーダ２１及びカラムデコーダ２６は、コントローラ２７に接続され制御がなされる。
【００１２】
このような構成からなる階層ビット線構成では、グローバルビット線２４に入力されたデータをローカルビット線２２に伝達して各々のメモリセルに情報を書き込むことができる。また、各々のメモリセルに書き込まれている情報は、ローカルビット線２２よりグローバルビット線２４に伝達され読み出すことができる。
【００１３】
本実施の形態では、グローバルビット線２４は、第１ローカルセンスアンプ領域１５までしか形成されていないため、カラムデコーダ２６から最も離れたサブアレイである第１セルアレイ１１においては、グローバルビット線２４が形成されていない。このためグローバルビット線２４の形成される長さを短縮することができ、全体的にグローバルビット線２４により形成される寄生容量を低下させることができる。このように寄生容量を減少させることにより、寄生容量により発生する動作時間遅延を短縮することができ、高速動作を可能とすることができるのである。尚、第１セルアレイ１１においては、ローカルビット線２２が形成されているため、第１セルアレイ１１においてはグローバルビット線２４を形成しなくても動作上支障はない。
【００１４】
また、本実施の形態では、特に、第１セルアレイにおいて高速動作が可能となる。即ち、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４においては、不図示のローカルビット線とグローバルビット線２４により寄生容量が形成されるが、第１セルアレイ１１においては、このような寄生容量は形成されない。従って、第１セルアレイ１１と、第２セルアレイ１２、第３セルアレイ１３、第４セルアレイ１４とは動作速度が異なる。
【００１５】
しかしながら、グローバルビット線２４が第１セルアレイ１１に形成されないため、グローバルビット線２４により形成される寄生容量を減少させ高速動作をさせることができ、また、第１セルアレイ１１において高速動作が可能であることから、全体的に高速化することができる。
【００１６】
尚、第１セルアレイ１１における動作速度と、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４における動作速度の相違については、ローカルセンスアンプ２３の動作のタイミング等を調節することにより調整することが可能である。
【００１７】
〔第２の実施の形態〕
第２の実施の形態は、第１の実施の形態における第１セルアレイ１１におけるメモリセルにより形成される容量と、第１セルアレイ１１以外のサブアレイ、即ち、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４におけるメモリセルにより形成される容量とを略同一にした構成の半導体記憶装置である。
【００１８】
図２に基づき本実施の形態を説明する。本実施の形態は、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４に形成されているグローバルビット線２４と略同じ幅のダミー配線３１を第１セルアレイ１１に形成する。これにより、第１セルアレイ１１においてローカルビット線２２とダミー配線３１により寄生容量が形成される。ダミー配線３１は、第１セルアレイ１１におけるメモリセルにより形成される容量と、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４におけるメモリセルにより形成される容量とが略同一となるように形成されている。尚、ダミー配線３１以外の構成は、第１の実施の形態と同様である。
【００１９】
これにより、第１セルアレイ１１におけるメモリセルの寄生容量に起因する時間遅延が、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４におけるメモリセルと略同一となるため、読み出しのタイミングの調整等を行なう必要がなくなり、制御のための回路構成が簡略化される。尚、ダミー配線３１は、グローバルビット線２４とは接続されていない。よって、グローバルビット線２４により形成される寄生容量は、第１の実施の形態と同様であり、高速動作を行なうことが可能である。
【００２０】
〔第３の実施の形態〕
第３の実施の形態は、第２の実施の形態において形成したダミー配線３１に代えて、メモリセルを駆動するための電源配線を形成した構成からなる。
【００２１】
図３に基づき本実施の形態について説明する。本実施の形態では、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４に形成されているグローバルビット線２４と、略同じ幅のメモリセルに電源を供給するための電源配線３２を第１セルアレイ１１に形成する。これにより、第１セルアレイ１１においてローカルビット線２２と電源配線３２により寄生容量が形成される。電源配線３２は、第１セルアレイ１１におけるメモリセルにより形成される容量と、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４におけるメモリセルにより形成される容量とが略同一となるように形成されている。尚、電源配線３２以外の構成は、第１の実施の形態と同様である。
【００２２】
これにより、第１セルアレイ１１におけるメモリセルの寄生容量に起因する時間遅延が、第２セルアレイ１２、第３セルアレイ１３及び第４セルアレイ１４におけるメモリセルと略同一となるため、読み出しのタイミングの調整等を行なう必要がなくなり、制御のための回路構成が簡略化される。また、電源配線３２を第１メモリセルアレイ１１内まで引き込むことができるため、メモリセルの駆動の際における電圧降下を防止することができる。尚、電源配線３２は、グローバルビット線２４とは接続されていない。よって、グローバルビット線２４により形成される寄生容量は、第１の実施の形態と同様であるため、高速動作を行なうことが可能である。
【００２３】
〔第４の実施の形態〕
第４の実施の形態は、第１ローカルセンスアンプ領域１５及び第２ローカルセンスアンプ領域１６のセンスするタイミング、プリチャージのタイミング、ワード線の立下りのタイミングを定めるためのレプリカセルを設けた構成のものである。
【００２４】
図４に基づき本実施の形態について説明する。本実施の形態では、レプリカセル４１は、第１セルアレイ１１内に設けられており、このレプリカセル４１に必要な、レプリカローカルビット線４２、ローカルセンスアンプ４３、レプリカグローバルビット線４４、Ｎ型ＭＯＳトランジスタ４５が設けられている。
【００２５】
レプリカグローバルビット線４４は、第１セルアレイ１１においても形成されているため、通常のグローバルビット線２４よりも長く形成されている。このため、レプリカグローバルビット線４４は、通常のグローバルビット線２４に形成される寄生容量よりも大きな寄生容量が形成され、動作速度が低下する。しかしながら、通常のグローバルビット線２４における動作速度は低下しないため、全体として高速動作が可能となる。
【００２６】
図５は、本実施の形態において、第２の実施の形態、第３の実施の形態と同様に、ダミー配線又は電源配線となる金属配線４６を設けた構成のものである。これにより、第１セルアレイ１１におけるメモリセルアレイにより形成される寄生容量を略均一にすることができ、動作のタイミングを調整する必要がなくなり、駆動回路等が簡素化される。
【００２７】
以上、本発明における半導体記憶装置の実施の形態について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態における半導体記憶装置の構成図
【図２】第２の実施の形態における半導体記憶装置の構成図
【図３】第３の実施の形態における半導体記憶装置の構成図
【図４】第４の実施の形態における半導体記憶装置の構成図
【図５】第４の実施の形態における別の半導体記憶装置の構成図
【符号の説明】
【００２９】
１１・・・第１セルアレイ、１２・・・第２セルアレイ、１３・・・第３セルアレイ、１４・・・第４セルアレイ、１５・・・第１ローカルセンスアンプ領域、１６・・・第２ローカルセンスアンプ領域、２１・・・ロウデコーダ、２２・・・ローカルビット線、２３・・・ローカルセンスアンプ、２４・・・グローバルビット線、２５・・・Ｎ型ＭＯＳトランジスタ、２６・・・カラムデコーダ、２７・・・コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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