(57)【要約】【課題】  半導体装置の低背化および製造コストの低減を実現することを可能とする半導体装置およびその製造方法を提供する。【解決手段】  本発明は、半導体チップ（１０）と、半導体チップ（１０）の上面に形成されたバンプ電極（１２）と、半導体チップ（１０）の側面全体を封止し、バンプ電極（１２）の一部は露出するように封止した封止部（１４）と、封止部（１４）の上面に形成され、バンプ電極（１２）を介して半導体チップ（１０）と電気的に接続された再配線層（１６）と、再配線層（１６）の上面に形成され、再配線層（１６）を介してバンプ電極（１２）と電気的に接続された外部接続電極（１８）とを具備する半導体装置である。本発明によれば、半導体チップ（１０）および封止部（１４）の背面を研磨することにより半導体装置を低背化することが可能となる。また、部品点数が少ないため、半導体装置の製造コストを低減することができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの上面に形成されたバンプ電極と、
前記半導体チップの側面全体を封止し、前記バンプ電極の一部は露出するように封止した封止部と、
前記封止部の上面に形成され、前記バンプ電極を介して前記半導体チップと電気的に接続された再配線層と、
前記再配線層の上面に形成され、前記再配線層を介して前記バンプ電極と電気的に接続された外部接続電極と、を具備する半導体装置。
【請求項２】
前記バンプ電極および前記封止部の上面が平坦であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バンプ電極間の間隔よりも前記外部接続電極間の間隔の方が長いことを特徴とする請求項１または２のいずれか１項に記載の半導体装置。
【請求項４】
前記半導体チップの下面に固着された基板をさらに具備する請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記基板はシリコン基板であることを特徴とする請求項４記載の半導体装置。
【請求項６】
絶縁部をさらに具備し、
前記絶縁部は、前記再配線層の側面および上面全体を覆い、前記外部接続電極の一部は露出するように形成された請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
半導体チップの上面にバンプ電極を形成する工程と、
前記半導体チップを基板の上面に固着する工程と、
前記半導体チップの全体を封止し、前記バンプ電極の一部は露出するように封止部を形成する工程と、
前記封止部の上面に再配線層を、前記バンプ電極と電気的に接続するように形成する工程と、
前記再配線層の上面に、外部接続電極を、前記再配線層を介して前記バンプ電極と電気的に接続するように形成する工程と、を具備する半導体装置の製造方法。
【請求項８】
前記基板はシリコン基板であることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記封止部を形成する工程は、凹み部を有する型の中に前記基板を設置し、前記半導体チップを封止するように封止部を形成する工程を含む請求項７または請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記封止部を形成する工程は、前記封止部および前記バンプ電極の上面を平坦に加工する工程を含む請求項７から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記外部接続電極を形成する工程の後に、前記基板を除去する工程をさらに具備する請求項７から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記基板を除去する工程は、前記半導体チップおよび前記封止部の厚みを薄くする工程を含む請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記再配線層を形成する工程の後に、絶縁部を形成する工程をさらに具備し、
前記絶縁部は、前記再配線層の側面および上面全体を覆い、前記再配線層の前記外部接続電極が接続される部分は露出するように形成された請求項７から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記外部接続電極を形成する工程の後に、前記半導体装置を個片化する工程をさらに具備する請求項７から１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に小型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、例えば、移動体電話機のような携帯型電子機器やＩＣメモリカードの不揮発性記録媒体等に用いられる半導体装置は、その小型化が求められている。この半導体装置を小型化する技術として、ウエハレベルパッケージ（ＣＳＰ）が開発されている。
【０００３】
ウエハレベルパッケージの従来技術としては、フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）が用いられている。ウエハレベルパッケージの半導体装置を製造するためには、まずガラスエポキシ基板上に複数の半導体チップをフリップチップ実装し、エポキシ樹脂によるモールド成型で半導体チップを樹脂封止する。その後、ガラスエポキシ基板に、半田ボール等の外部接続電極を接続する。そして、各々の半導体チップをダイシングにより切り出す。以上の製造方法でウエハレベルパッケージは製造される。この製造方法によれば、ガラスエポキシ基板の面積が大きいほど、実装できる半導体チップの数が多くなる。その結果、一度のダイシングで切り出すことのできる半導体チップの数が多くなるため、半導体装置の製造コストが安くなる。
【０００４】
特許文献１には、凹み部を有するセラミック基板の中に半導体チップを埋め込み、再配線層（ＲＤＬ）を半導体チップの上に形成したウエハレベルパッケージが開示されている。特許文献１に係る発明は、ガラスエポキシ基板の代わりに凹み部を有するセラミック基板を使用している点が特徴である。
【０００５】
特許文献２には、半導体チップの大きさに合わせて開口部を設けたシート状の絶縁材を使用し、その開口部に半導体チップを埋め込み、再配線層を半導体チップの上に形成したウエハレベルパッケージが開示されている。特許文献２に係る発明は、ガラスエポキシ基板の代わりに開口部を設けたシート状の絶縁材を使用している点、および再配線層を２層介して、外部接続電極と半導体チップとを接続している点が特徴である。
【０００６】
【特許文献１】特開２００１−２５０９０２号公報
【特許文献２】特開２００４−２２１４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術の製造方法によれば、大面積のガラスエポキシ基板を使用した場合には、モールド成型する際に発生する熱により、ガラスエポキシ基板に反りが生じてしまう。ガラスエポキシ基板に反りが発生すると、半導体装置の信頼性に問題が生じるため、半導体装置の製造歩留まりが悪くなる。したがって、大面積のガラスエポキシ基板を使用することは困難であり、製造コストの削減には限界がある。また、使用するガラスエポキシ基板にはある程度の厚みが必要であり、さらに、半導体チップもある程度の厚みがないとフリップチップ実装できない。そのため、半導体装置全体の低背化は、１ｍｍ程度が限度である。
【０００８】
また、特許文献１の発明によれば、セラミック基板に凹み部を形成しなければならず、製造コストが高くなる。さらに、特許文献２の発明によれば、内蔵する半導体チップの大きさに合わせて絶縁材を用意しなければならない。そのため、多品種のウエハレベルパッケージを製造する場合には、製造コストが高くなる。また、再配線層を２層必要とし、部品点数も多いため、製造コストも高くなる。
【０００９】
本発明は上記課題に鑑みてなされたものであり、半導体装置の低背化および製造コストの低減を実現することを可能とする半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体チップと、前記半導体チップの上面に形成されたバンプ電極と、前記半導体チップの側面全体を封止し、前記バンプ電極の一部は露出するように封止した封止部と、前記封止部の上面に形成され、前記バンプ電極を介して前記半導体チップと電気的に接続された再配線層と、前記再配線層の上面に形成され、前記再配線層を介して前記バンプ電極と電気的に接続された外部接続電極とを具備する半導体装置である。本発明によれば、１層の再配線層で外部と電気的に接続することができる。したがって、特許文献２に係る半導体装置のように再配線層を２層必要とする場合に比較して、部品点数が少なくて済む。そのため、半導体装置の製造コストを低減することができる。さらに、再配線層が１層で済むため、再配線層を２層必要とする場合に比較して、半導体装置の低背化が可能となる。
【００１１】
上記構成において、前記バンプ電極および前記封止部の上面は平坦であることが好ましい。この構成によれば、再配線層を封止部の上面に、スパッタおよびメッキ等により容易に形成することができるため、半導体装置の製造コストが低減される。
【００１２】
上記構成において、前記バンプ電極間の間隔よりも前記外部接続電極間の間隔の方が長いことが好ましい。この構成によれば、半導体チップが極めて小さい場合でも、半導体装置を外部と外部接続電極で接続する際の位置合わせ容易に行うことができる。また、外部接続電極間の間隔が長いことにより、外部接続電極同士が短絡することが抑制されるため、大きな外部接続電極を使用することができる。それにより、半導体装置を外部と接続させる際の接続強度を向上させることが可能となる。
【００１３】
上記構成において、前記半導体チップの下面に固着された基板をさらに具備してもよい。
【００１４】
上記構成において、前記基板はシリコン基板であることが好ましい。シリコン基板は、ガラスエポキシ基板に比較して、熱による反りの発生量が少ない。そのため、シリコン基板を使用すれば、半導体装置を一度に大量に製造することが可能となる。それにより、半導体装置の製造コストを低減することができる。
【００１５】
上記構成において、絶縁部をさらに具備し、前記絶縁部は、前記再配線層の側面および上面全体を覆い、前記外部接続電極の一部は露出するように形成されていることが好ましい。この構成によれば、絶縁部により外部接続電極同士が短絡することを防止できる。それにより、半導体装置の製造歩留まりが向上し、製造コストの低減が可能となる。
【００１６】
本発明は、半導体チップの上面にバンプ電極を形成する工程と、前記半導体チップを基板の上面に固着する工程と、前記半導体チップを封止し、前記バンプ電極の一部は露出するように封止部を形成する工程と、前記封止部の上面に再配線層を、前記バンプ電極と電気的に接続するように形成する工程と、前記再配線層の上面に、外部接続電極を、前記再配線層を介して前記バンプ電極と電気的に接続するように形成する工程とを具備する半導体装置の製造方法である。本発明によれば、1層の再配線層で外部と電気的に接続できる半導体装置を製造することができる。それにより、部品点数が少なくて済むため、半導体装置の製造コストを低減することができる。また、再配線層が１層で済むため、半導体装置の低背化も可能となる。
【００１７】
上記製造方法において、前記基板はシリコン基板であることが好ましい。シリコン基板は、ガラスエポキシ基板に比較して、熱による反りの発生量が少ない。したがって、この製造方法によれば、一度に大量の半導体装置を製造することが可能となる。その結果、半導体装置の製造コストを低減することができる。
【００１８】
上記製造方法において、前記封止部を形成する工程は、凹み部を有する型の中に前記基板を設置し、前記半導体チップを封止するように封止部を形成する工程を含むことが好ましい。この製造方法によれば、凹み部を有する型の中にウエハごと設置することができる。それにより、大きさの異なる半導体装置を多品種製造する場合においても、それぞれの半導体装置の大きさに合わせた型を用意する必要がない。そのため、半導体装置の製造コストを低減することができる。
【００１９】
上記製造方法において、前記封止部を形成する工程は、前記封止部および前記バンプ電極の上面を平坦に加工する工程を含むことが好ましい。この製造方法によれば、スパッタおよびメッキ等により、再配線層を、封止部の上面に精度よく形成することができる。それにより、半導体装置の製造歩留まりを向上させることができ、半導体装置の製造コストを低減することができる。
【００２０】
上記製造方法において、前記外部接続電極を形成する工程の後に、前記基板を除去する工程をさらに具備するものであってもよい。この製造方法によれば、基板を有しない分、半導体装置を低背化することができる。
【００２１】
上記製造方法において、前記基板を除去する工程は、前記半導体チップおよび前記封止部の厚みを薄くする工程を含むことが好ましい。この製造方法によれば、半導体装置をさらに低背化することができる。
【００２２】
上記製造方法において、前記再配線層を形成する工程の後に、絶縁部を形成する工程をさらに具備することが好ましく、前記絶縁部は、前記再配線層の側面および上面全体を覆い、前記再配線層の前記外部接続電極が接続される部分は露出するように形成されたものであることが好ましい。この製造方法によれば、絶縁部を有するため、外部接続電極同士が短絡することを防止できる。それにより、半導体装置の製造歩留まりが向上し、製造コストの低減が可能となる。
【００２３】
上記製造方法において、前記外部接続電極を形成する工程の後に、前記半導体装置を個片化する工程をさらに具備するものであってもよい。この製造方法によれば、半導体チップを所望の数だけ有する半導体装置を製造することができる。
【発明の効果】
【００２４】
本発明によれば、半導体装置の低背化および半導体装置の製造コストの低減を実現することを可能とする半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を用いて、本発明に係る実施例について説明する。
【実施例１】
【００２６】
図１に、実施例１に係る半導体装置１００の模式的断面図を示す。図１を参照に、半導体装置１００は、半導体チップ１０と、バンプ電極１２と、封止部１４と、再配線層１６と、外部接続電極１８とを具備する。
【００２７】
半導体チップ１０は、シリコン等からなる。半導体チップ１０の上面にはバンプ電極１２が形成されている。バンプ電極１２は、Ａｕ（金）あるいは半田等からなり、高さが約３００μｍ程度の電極である。封止部１４は、半導体チップ１０の側面全体を封止し、バンプ電極１２の一部は露出するように封止している。封止部１４は、エポキシ樹脂等からなる。封止部１４は、半導体チップ１０が外部からの衝撃により破損することを抑制するものである。封止部１４の上面には、再配線層１６が形成されている。再配線層１６は、Ｃｕ（銅）等からなる。再配線層１６は、メッキ、スパッタ等により形成される。再配線層１６は、バンプ電極１２を介して半導体チップ１０と電気的に接続されている。再配線層１６の上面には、外部接続電極１８が、再配線層１６を介してバンプ電極１２と電気的に接続するように形成されている。外部接続電極１８は、Ａｕあるいは半田等からなり、高さが約３００μｍ程度の電極である。外部接続電極１８は、半導体装置１００を、例えば外部の回路基板に接続する際の接続端子としての機能を有する。
【００２８】
本実施例に係る半導体装置１００によれば、１層の再配線層で外部と電気的に接続することができる。したがって、特許文献２に係る半導体装置のように再配線層を２層必要とする半導体装置に比較して、部品点数が少なくて済む。そのため、半導体装置１００の製造コストを低減することができる。さらに、再配線層が１層で済むため、再配線層を２層必要とする場合に比較して、半導体装置１００の低背化が可能となる。
【００２９】
なお、バンプ電極１２および封止部１４の上面（再配線層１６が形成される面）は、平坦であることが好ましい。平坦であれば、スパッタ、メッキ等により、再配線層を、封止部の上面に精度よく形成することができる。それにより、半導体装置１００の製造歩留まりを向上させることができ、半導体装置１００の製造コストを低減することができる。
【００３０】
また、外部接続電極１８間の間隔の方が、バンプ電極１２間の間隔よりも長いことが好ましい。図２（ａ）に、図１の半導体装置１００を上側から見た模式図を示す。図２（ｂ）に、図２（ａ）の半導体装置における再配線層１６および外部接続電極１８がない場合の模式図を示す。なお、図２（ｂ）において、バンプ電極１２は、外部接続電極としての機能を担っている。また、図２（ａ）および図２（ｂ）において、外部接続電極間の間隔をそれぞれＬ１およびＬ２で示す。
【００３１】
図２（ａ）および図２（ｂ）を参照に、図２（ａ）に示すＬ１は、図２（ｂ）に示すＬ２隔よりも長い。ここで、一般に、半導体装置の小型化に伴って半導体チップ１０を微細化した場合、Ｌ２も狭くなる。しかし、Ｌ２が狭くなっても、半導体装置が搭載される側の回路基板の接続端子間を、Ｌ２に対応させて狭くすることは容易でない。一方、図２（ａ）および図２（ｂ）に示すように、Ｌ１の方がＬ２よりも長ければ、半導体チップ１０が微細化された場合でも、半導体装置１００を外部の回路基板に搭載する際の位置合わせを容易に行うことができる。また、Ｌ１が長いことにより、外部接続電極１８同士が短絡することを抑制できる。それにより、より大きな外部接続電極１８を使用することができる。それにより、半導体装置１００を外部の回路基板に搭載した場合の接続強度を向上させることが可能となる。
【実施例２】
【００３２】
実施例２は、本発明に係る半導体装置１００ａの例である。実施例２に係る半導体装置１００ａの模式的断面図を図３に示す。図３に示す半導体装置１００ａが図１に示す実施例１に係る半導体装置１００と異なる点は、半導体チップ１０の下面に基板２０をさらに具備している点である。その他の構成は図１と同じため、説明を省略する。
【００３３】
図３を参照に、基板２０は、半導体チップ１０の下面に固着部２２を介して固着されている。固着部２２は、例えばエポキシ樹脂等からなる接着剤等により形成される。
【００３４】
本実施例に係る半導体装置１００ａにおいても、１層の再配線層１６で外部と電気的に接続することができる。したがって、本実施例によれば、半導体装置１００ａの部品点数は、特許文献２に係る半導体装置に比較して少なくなるため、半導体装置１００ａの製造コストの削減が可能となる。また、再配線層１６が１層であるため、特許文献２に係る半導体装置に比較して、半導体装置１００ａの低背化も可能となる。
【００３５】
なお、基板２０はシリコン基板であることが好ましい。シリコン基板は、ガラスエポキシ基板に比較して、熱による反りの発生量が少ない。そのため、シリコン基板を使用して半導体装置１００ａを一度に大量に製造することが可能となる。それにより、半導体装置１００ａの製造コストを低減することができる。
【実施例３】
【００３６】
実施例３は、本発明に係る半導体装置１００ｂの例である。実施例３に係る半導体装置１００ｂの模式的断面図を図４に示す。図４に示す半導体装置１００ｂが図１に示す実施例１に係る半導体装置１００と異なる点は、絶縁部２４をさらに具備している点である。その他の構成は図１と同じため、説明を省略する。
【００３７】
図４を参照に、絶縁部２４は、再配線層１６の側面および上面全体を覆い、外部接続電極１８の一部は露出するように形成されている。絶縁部２４は、ポリイミド等の樹脂等からなる。
【００３８】
実施例３に係る半導体装置１００ｂによれば、絶縁部２４を有するため、外部接続電極１８同士が短絡することを防止することができる。それにより、半導体装置１００ｂの製造歩留まりが向上し、製造コストの低減が可能となる。
【００３９】
なお、絶縁部２４は、図３に示した実施例２に係る半導体装置１００ａにおいて、再配線層１６の側面および上面全体を覆い、外部接続電極１８の一部は露出するように形成されているものであってもよい。この場合においても、絶縁部２４により外部接続電極１８同士が短絡することを防止することができる。
【実施例４】
【００４０】
実施例４は、本発明に係る半導体装置の製造方法の例である。実施例４に係る製造方法は、主として、半導体チップの上面にバンプ電極を形成する工程と、前記半導体チップを基板に固着する工程と、封止部を形成する工程と、再配線層を形成する工程と、外部接続電極を形成する工程とからなる。図５（ａ）から図５（ｅ）、図６（ａ）から図６（ｃ）、図７（ａ）から図７（ｂ）および図８に実施例４に係る半導体装置の製造方法の模式的断面図を示す。
【００４１】
まず、図５（ａ）に示すように、シリコン等からなる半導体チップ１０の上面にＡｕ（金）あるいは半田等からなるバンプ電極１２を形成する。
【００４２】
次に、図５（ｂ）に示すように、凹み部２８を有する型２６の中に基板２０を、ウエハごと設置する。型２６としては、特に限定されないが、例えば金型等を用いればよい。なお、基板２０は、シリコン基板であることが好ましい。シリコン基板は、ガラスエポキシ基板に比較して、熱による反りの発生量が少ない。そのため、大面積のウエハであるシリコン基板を使用することが可能となる。したがって、半導体装置を一度に大量に製造することが可能となるため、半導体装置の製造コストを低減することができる。
【００４３】
次に、図５（ｃ）に示すように、基板２０の上面に半導体チップ１０を、固着部２２を介して固着する。固着部２２としては、例えば、エポキシ樹脂等からなる接着剤等が用いられる。
【００４４】
次に、図５（ｄ）に示すように、半導体チップ１０およびバンプ電極１２の全体を封止するように、エポキシ樹脂等により封止し、モールド成型等する。それによって、封止部１４を形成する。
【００４５】
本実施例に係る製造方法によれば、凹み部２８を有する金型２６の中に基板２０をウエハごと設置して封止工程を行う。それにより、大きさの異なる半導体装置を多品種製造する場合に、それぞれの半導体装置の大きさに合わせて金型２６を用意する必要がない。さらに、特許文献１に係る製造方法のように、半導体チップごとに凹み部を有するウエハの中に配置する場合に比較して、大量に半導体装置を製造することができる。それにより、半導体装置の製造コストを削減することができる。また、特許文献１に係る製造方法においては、凹み部を有する金型ではなく、凹み部を有するセラミック基板を使用して封止工程を行う。ここで凹み部２８を有する金型２６を製作する方が、凹み部を有するセラミック基板を製作するよりも安価である。したがって、本実施例に係る製造方法によれば、特許文献１に係る製造方法に比較して、半導体装置の製造コストを削減することができる。
【００４６】
次に、図５（ｅ）に示すように、金型２６から封止された半導体チップ１０等を取り出し、バンプ電極１２の上面の一部が露出するまで封止部１４を加工する。加工方法としては、例えば、研削加工等の機械加工を用いることができる。このように、バンプ電極１２の上面が一部露出するまで封止部１４を加工することにより、半導体チップ１０の全体を封止し、バンプ電極１２の一部は露出するような封止部１４を形成することができる。
【００４７】
なお、封止部１４を加工する際には、封止部１４およびバンプ電極１２の上面が平坦になるように加工することが好ましい。封止部１４およびバンプ電極１２の上面が平坦に加工されれば、後述するように、再配線層を、スパッタおよびメッキ等により封止部１４の上面に精度よく形成することができる。それにより、半導体装置の製造歩留まりを向上させることができ、半導体装置の製造コストを低減することができる。
【００４８】
なお、本実施例では、半導体チップ１０の全体を封止し、バンプ電極１２の一部は露出するように封止部１４を形成する方法として、図５（ｅ）に示したように、バンプ電極１２の上面が一部露出するまで封止部１４を加工する方法を例示した。しかしながら、同じような封止部１４を形成することができる方法であれば、封止部１４を加工する工程は必ずしも必要な工程ではない。但し、封止部１４を加工する工程を具備すれば、封止部１４を加工するのと同時に、封止部１４およびバンプ電極１２の上面が平坦になるように加工することもでき、再配線層を精度よく形成することができる。そのため、封止部１４を加工する工程を具備する方が、製品歩留まりが向上するため、製造コストの低減が可能となる。
【００４９】
次に、図６（ａ）に示すように、封止部１４の上面に再配線層１６を、バンプ電極１２と電気的に接続するように形成する。再配線層１６はＣｕ（銅）等からなり、例えばスパッタ、メッキ等により形成される。
【００５０】
次に、図６（ｂ）に示すように、再配線層１６の側面および上面全体を覆い、再配線層１６の外部接続電極１８が接続される部分は露出するように絶縁部２４を形成する。絶縁部２４としては、例えば、ポリイミド等の絶縁シートを用いることができる。また、絶縁シートの外部接続電極１８が形成される部分に事前に穴を開けておくことにより、再配線層１６の外部接続電極１８が接続される部分が露出されるように絶縁部２４を形成することができる。なお、図６（ｂ）の絶縁部２４を形成する工程は必ずしも必要というわけではない。しかし、絶縁部２４が形成されれば、外部接続電極１８同士が短絡することを防止できるため、製造歩留まりが向上し、製造コストの低減が可能となる。
【００５１】
次に、図６（ｃ）に示すように、再配線層１６の上面に、Ａｕあるいは半田等からなる外部接続電極１８を、再配線層１６を介してバンプ電極１２と電気的に接続するように形成する。本実施例に係る製造方法によれば、１層の再配線層で外部と電気的に接続できる半導体装置を製造することができる。そのため、再配線層を２層必要とする特許文献２に係る半導体装置の製造方法に比較して、部品点数が少なくて済む。したがって、半導体装置の製造コストを低減することができる。また、再配線層が１層で済むため、半導体装置の低背化も可能となる。
【００５２】
また、図６（ｃ）に示す外部接続電極１８を形成する工程の後に、基板２０を除去する工程を具備してもよい。図７（ａ）に、基板２０を除去する工程の模式的断面図を示す。基板２０は、例えば、研削加工等の機械加工により除去することができる。この方法によれば、基板２０を具備する場合に比較して、半導体装置をさらに低背化することができる。
【００５３】
また、図７（ａ）に示す基板２０を除去する際に、半導体チップ１０および封止部１４の厚みを薄くしてもよい。すなわち、基板２０を例えば機械加工等により除去する際に、半導体チップ１０および封止部１４の厚みを所望の厚みしてもよい。この方法によれば、従来の半導体装置の薄さは約１ｍｍ程度が限界であったのに対し、約０．５ｍｍ程度の薄さの半導体装置を製造することが可能となる。
【００５４】
また、図７（ａ）に示す基板２０を除去する工程の後に、図７（ｂ）に示すように、半導体装置を個片化する工程をさらに具備してもよい。また、図６（ｃ）に示す外部接続電極１８を形成する工程の後に、図８に示すように、半導体装置を個片化する工程をさらに具備してもよい。これらの方法によれば、半導体チップ１０を１個含むような半導体装置を製造することができる。半導体装置を個片化する方法としては、半導体チップ１０が例えば１個含まれるように、基板２０、封止部１４および絶縁部２４をダイシング等により切断する方法を用いることができる。なお、図７（ｂ）および図８においては、半導体チップ１０が１個含まれるように個片化する例を示しているが、半導体チップ１０が2個以上含まれるように半導体装置を個片化するものであってもよい。
【００５５】
以上、本発明の好ましい実施例について詳述したが、本発明はかかる実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５６】
【図１】図１は実施例１に係る半導体装置の模式的断面図である。
【図２】図２は実施例１に係る半導体装置の外部接続端子間の間隔とバンプ電極間の間隔を説明するための模式図である。
【図３】図３は実施例２に係る半導体装置の模式的断面図である。
【図４】図４は実施例３に係る半導体装置の模式的断面図である。
【図５】図５（ａ）から図５（ｅ）は実施例４に係る半導体装置の製造工程を示す模式的断面図である。
【図６】図６（ａ）から図６（ｃ）は実施例４に係る半導体装置の製造工程を示す模式的断面図である。
【図７】図７（ａ）および図７（ｂ）は実施例４に係る半導体装置の製造工程を示す模式的断面図である。
【図８】図８は実施例４に係る半導体装置の製造工程を示す模式的断面図である。
【符号の説明】
【００５７】
１０  半導体チップ
１２  バンプ電極
１４  封止部
１６  再配線層
１８  外部接続電極
２０  基板
２２  固着部
２４  絶縁部
２６  型
２８  凹み部
１００  半導体装置
【図１】
2008211125.tif 000003
【図２】
2008211125.tif 000004
【図３】
2008211125.tif 000005
【図４】
2008211125.tif 000006
【図５】
2008211125.tif 000007
【図６】
2008211125.tif 000008
【図７】
2008211125.tif 000009
【図８】
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