(57)【要約】      （修正有）【課題】半導体装置、その製造方法、及び、半導体集積回路装置に関し、ダミーゲートを有する高耐圧トランジスタの高周波特性を向上するとともに製造バラツキを改善する製造方法を提供する。【解決手段】第１の低濃度ドレイン領域２上にダミーゲート５を設けるとともに、ダミーゲート５と隣接する主ゲート４との間に第１の低濃度ドレイン領域２より浅く且つ、主ゲート４及びダミーゲート５と自己整合する第２の低濃度ドレイン領域８を設ける。【選択図】図１
2008047791.tif 000002
【特許請求の範囲】
【請求項１】
第１の低濃度ドレイン領域上にダミーゲートを有するとともに、前記ダミーゲートと隣接する主ゲートとの間に前記第１の低濃度ドレイン領域より浅く且つ前記主ゲート及びダミーゲートに自己整合する第２の低濃度ドレイン領域を有することを特徴とする半導体装置。
【請求項２】
上記ダミーゲートが、ソース領域または基板のいずれかに接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記主ゲートとダミーゲートの間の間隙が、ゲート側壁に形成するサイドウォールスペーサによって埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１の低濃度ドレイン領域上にダミーゲートを有するとともに、前記ダミーゲートと隣接する主ゲートとの間に前記第１の低濃度ドレイン領域より浅い第２の低濃度ドレイン領域を有する半導体装置の製造方法であって、前記第２の低濃度ドレイン領域が、前記主ゲートとダミーゲートの形成後に主ゲートとダミーゲートに対して自己整合的にイオン注入によって形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体装置が、相補型電界効果型ロジック、メモリー、及び、アナログ回路と同一基板上にモノリシックに集積化されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、その製造方法、及び、半導体集積回路装置に関するものであり、特に、信号を入力する主ゲートに隣接するダミーゲートをもつ高耐圧トランジスタの高周波特性を向上するための構成に特徴のある半導体装置、その製造方法、及び、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
携帯電話などの移動体通信機器の送信部分で用いられる高周波の電力増幅素子として、高耐圧のＭＯＳＦＥＴが用いられているが、このトランジスタでは良好な高周波特性のみならず、ドレイン耐圧が大きいこと、低コストでＣＭＯＳ集積回路と同一チップに集積化できることを期待されている。
【０００３】
従来、このような高耐圧のＭＯＳＦＥＴは、低濃度のドレイン領域をレジストによってマスクするプロセスを用いて形成していた（例えば、特許文献１参照）。
【０００４】
このような製造方法では、
ａ．ゲートに位置あわせするマスク工程が必要でゲートの微細化が困難になる、
ｂ．ゲート注入をソース・ドレイン注入と一括で行えないため工程が増える、
ｃ．低濃度のドレイン領域がシリサイド化されないように追加の工程が必要になる、
などの問題点がある。
【０００５】
一方、このような問題を解決するものとして、ダミーゲートとサイドウォールスペーサによって高濃度のソース・ドレイン注入をマスクすることが提案されている（例えば、特許文献２参照）。
この提案によって、上述のｂ及びｃの問題点を解決することができる。
【特許文献１】特開平１１−１８６５４３号公報
【特許文献２】特開２００４−２３５５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述の特許文献２の場合には、低濃度のドレイン領域をあらかじめ形成しておいて、その上にダミーゲートを配置し、且つ、主ゲートと前記低濃度ドレイン領域がオーバーラップするように位置あわせをしなければならないため、上記のａの問題点、即ち、ゲートの微細化が困難であるという問題点が依然として解決されないという問題がある。
【０００７】
また、ダミーゲートが電気的にフローティングになっているため、寄生容量Ｃdgが増えてしまうおそれがあり、それによって、高周波特性が悪い、特性のばらつきが大きいなどの問題がある。
【０００８】
したがって、本発明は、ダミーゲートを有する高耐圧トランジスタの高周波特性を向上するとともに製造バラツキを改善することを目的とする。
【課題を解決するための手段】
【０００９】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号３，６は、それぞれゲート絶縁膜及びサイドウォールである。
図１参照
上記の課題を解決するために、本発明は、半導体装置において、第１の低濃度ドレイン領域２上にダミーゲート５を有するとともに、ダミーゲート５と隣接する主ゲート４との間に第１の低濃度ドレイン領域２より浅く且つ、主ゲート４及びダミーゲート５に自己整合する第２の低濃度ドレイン領域８を有することを特徴とする。
【００１０】
このような構成にすることによって、低濃度ドレイン層と主ゲート４が十分にオーバーラップしないことによる寄生抵抗の増大を回避でき、特性のばらつきも抑制できる。
また、第１の低濃度ドレイン領域２と主ゲート４に位置合わせが不要になるため、主ゲート４のゲート長を短くでき、それによって、高周波特性を改善できる。
【００１１】
この場合、ダミーゲート５が、ソース領域または基板１のいずれかに接続されていることが望ましく、それによって、ダミーゲート５が電気的にフローティングにならないため、寄生容量Ｃdgが増えることがなく、高周波特性が高周波特性が向上する。
【００１２】
例えば、ダミーゲート５のソース領域または基板１のいずれかへの接続が、ダミーゲート５へのコンタクトプラグ９と上層配線層１０を用いて行われること、特に、上層配線層１０が主ゲート４を覆うように配置されていることが望ましく、それによって、主ゲート４の電界をシールドすることができる。
【００１３】
また、主ゲート４とダミーゲート５の間の間隙は、ゲート側壁に形成するサイドウォールスペーサ７によって埋め込まれていることが望ましく、それによって、高濃度のソース・ドレイン注入工程における注入イオンをマスクすることができ、工程数の低減が可能になる。
【００１４】
また、製造方法としては、第２の低濃度ドレイン領域８を、主ゲート４とダミーゲート５の形成後に主ゲート４とダミーゲート５に対して自己整合的にイオン注入によって形成すれば良く、それによって、位置合わせが不要になるのでゲートの微細化が可能になる。
【００１５】
また、集積化する場合には、第１の低濃度ドレイン領域２を、第１の低濃度ドレインが第１導電型である場合、相補型電界効果型半導体装置（ＣＭＯＳ）プロセスにおける第１導電型ウエル領域の形成工程を利用して同時に形成することが望ましく、それによって、工程数の増大を抑えることができ、低コスト化が可能になる。
【００１６】
なお、このような製造工程は、ｎチャネル型素子或いはｐチャネル型素子のいずれかに対して行っても良いし、或いは、ｎチャネル型素子またはｐチャネル型素子の両方について行っても良いものである。
【００１７】
また、半導体集積回路装置を構成する場合には、上述の半導体装置を、相補型電界効果型（ＣＭＯＳ）ロジック、メモリー、及び、アナログ回路と同一基板上にモノリシックに集積化すれば良い。
【発明の効果】
【００１８】
本発明によれば、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を主ゲートと低濃度ドレイン領域上に設けたダミーゲートに対して自己整合的に形成することによって、製造工程数を増加することなく、高耐圧トランジスタの高周波特性を向上することができるとともに、低コスト化が可能になる。
【発明を実施するための最良の形態】
【００１９】
本発明は、第１の低濃度ドレイン領域上にダミーゲートを設けるともに、主ゲートとダミーゲートをマスクとしてイオン注入することによって第２の低濃度ドレイン領域、即ち、ＬＤＤ領域を自己整合的に形成したのち、サイドウォールを形成して主ゲートとダミーゲートの間隙をサイドウォールスペーサで埋め込み、次いで、主ゲート、ダミーゲート及びサイドウォールマスクとしてイオン注入することによって高濃度ソース・ドレイン領域を形成したのち、シリサイドプロセスによって主ゲート、ダミーゲート及び高濃度ソース・ドレイン領域上にシリサイド電極を形成し、次いで、コンタクトプラグ及び上層配線層を利用して主ゲートを覆うように、ダミーゲートと高濃度ソース領域を接続する接続電極を形成するものである。
【００２０】
この場合、第１の低濃度ドレイン領域のイオン注入工程をＣＭＯＳプロセスのＮウエル注入と共通の工程とし、ＬＤＤ注入を、ＣＭＯＳプロセスのＩ／Ｏ用トランジスタの注入と共通の工程とすれば、ＣＭＯＳプロセスに対してまったく追加の工程無しで高耐圧トランジスタを作製できる。
【実施例１】
【００２１】
ここで、図２乃至図５を参照して、本発明の実施例１の高耐圧ＭＯＳＦＥＴの製造工程を説明する。
図２参照  
まず、ｐ型不純物濃度が例えば、１．０×１０15ｃｍ-3のｐ型シリコン基板１１にシャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１２を形成したのち、Ｂをイオン注入することによってＢ濃度が例えば、１．０×１０16ｃｍ-3で深さが３５０ｎｍのｐ型ウエル領域１３を形成する。
【００２２】
次いで、レジストパターン１４をマスクとして、ＣＭＯＳプロセスのｎ型ウエル領域を形成工程を利用してｐ型ウエル領域１３にＰをイオン注入してＰ濃度が例えば、１．０×１０16ｃｍ-3で深さが３００ｎｍのｎ型ウエル領域１５を形成する。
【００２３】
次いで、レジストパターン１４を除去したのち、熱酸化を行うことによって、表面に厚さが、例えば、６ｎｍのゲート絶縁膜１６を形成する。
【００２４】
図３参照  
次いで、全面に多結晶シリコン膜を堆積させたのち、フォトリソグラフィー工程を利用してパターニングすることによって幅が例えば、３００ｎｍのゲート電極１７と幅が例えば、３００ｎｍのダミーゲート１８とを形成するとともに、ゲート絶縁膜１６の露出部もエッチング除去する。
なお、ゲート電極１７とダミーゲート１８との間隙は例えば、２００ｎｍとする。
【００２５】
次いで、ゲート電極１７とダミーゲート１８をマスクとして、ＣＭＯＳプロセスのＩ／Ｏ用トランジスタの注入工程を利用してＰをイオン注入することによって、Ｐ濃度が例えば、１．０×１０19ｃｍ-3で深さが５０ｎｍのｎ型ＬＤＤ領域１９を形成する。
【００２６】
次いで、ＣＶＤ法を用いて全面にＳｉＯ2 膜２０を、ゲート電極１７とダミーゲート１８との間隙を完全に埋め込むように厚く堆積させる。
【００２７】
図４参照  
次いで、異方性エッチングを施すことによって、ゲート電極１７とダミーゲート１８の側壁にサイドウォール２１を形成する。
この時、ゲート電極１７とダミーゲート１８との間隙はサイドウォールスペーサ２２で埋め込まれる。
【００２８】
次いで、ゲート電極１７、ダミーゲート１８、サイドウォール２１、及び、サイドウォールスペーサ２２をマスクとしてイオン注入することによって、Ｐ濃度が例えば、５．０×１０20ｃｍ-3で深さが１００ｎｍのｎ+ 型ドレイン領域２３及びｎ+ 型ソース領域２４を形成する。
次いで、活性化アニール処理を行うことによって、注入した各イオンを活性化する。
【００２９】
次いで、全面にＣｏ膜を堆積させたのち、熱処理を行うことによってｎ+ 型ドレイン領域２３、ｎ+ 型ソース領域２４、ゲート電極１７及びダミーゲート１８の表面にＣｏシリサイド膜２５，２６を形成し、未反応のＣｏ膜をウォッシュアウトしたのち、二次熱処理を行うことによってＣｏシリサイド膜２５，２６を低抵抗相のＣｏシリサイドに変換する。
【００３０】
図５参照  
次いで、全面にＳｉＮ膜からなるエッチングストッパー層２７、及び、プラズマＴＥＯＳ−ＮＳＧ膜からなる層間絶縁膜２８を順次形成したのち、層間絶縁膜２８の表面を平坦化し、次いで、Ｃｏシリサイド膜２５，２６に達するコンタクトホール２９，３０を形成する。
【００３１】
次いで、例えば、ＴｉＮからなるグルー層３１を堆積した後、例えば、Ｗ層３２をＣＶＤ法により堆積してコンタクトホール内を完全に埋め込み、次いで、層間絶縁膜２８上の不要な金属層をＣＭＰで除去してプラグ３３，３４を形成する。
【００３２】
次いで、全面に上層配線を形成するＣｕ膜を堆積させたのち、所定の形状にパターニングすることによって、ダミーゲート１８とｎ+ 型ソース領域２４とを接続する内部局所配線３５を形成することによって、本発明の実施例１の高耐圧ＭＯＳＦＥＴの基本構成が完成する。
【００３３】
このように、本発明においては、ダミーゲートを設けた場合にも、自己整合工程を用いてＬＤＤ領域を形成しているので、ｎ型ウエル領域とゲート電極が十分にオーバーラップしないことによる寄生抵抗の増大を回避でき、特性のばらつきも抑制できる。
【００３４】
また、ｎ型ウエル領域とゲート電極の位置合わせが不要になるため、ゲート電極のゲート長を短くでき、それによって、高周波特性を改善できる。
【００３５】
さらに、ダミーゲートをｎ+ 型ソース領域に接続してダミーゲートを電気的にフローティングにしていないので、寄生容量Ｃdgが増えることがなく、高周波特性が向上する。
【００３６】
特に、ダミーゲートとｎ+ 型ソース領域を接続する内部局所配線を、ゲート電極を覆うように形成していので、ゲート電極からので電界がシールドされ、それによっても、高周波特性が向上する。
【００３７】
以上、本発明の実施例を説明してきたが、本発明は実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の実施例１に記載した、不純物濃度、深さ、厚さ、ゲート長、間隙長は単なる一例であり、必要とする高耐圧特性及び高周波特性に応じて適宜設定されるものである。
【００３８】
また、上記の実施例においては、ダミーゲートをｎ+ 型ソース領域に接続しているが、実施例に示したように、ｐ型シリコン基板を用いる場合には、ｐ型シリコン基板にダミーゲートを接続しても良いものである。
【００３９】
また、上記の実施例の説明においては、高耐圧ＭＯＳＦＥＴをＣＭＯＳロジック、メモリー、及び、アナログ回路とモノリシックに集積化した半導体集積回路装置を念頭に説明しているが、このような高耐圧ＭＯＳＦＥＴはディスクリートデバイスとして個別に形成しても良いものである。
この場合には、各領域の不純物濃度や深さを、他の領域や工程の影響を受けることなく任意に設定することができる。
【００４０】
また、上記の実施例においては、高耐圧ＭＯＳＦＥＴをｎチャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャネル型ＭＯＳＦＥＴとして形成しても良いものであり、その場合には、上述のｎチャネル型ＭＯＳＦＥＴにおける導電型を逆にすれば良い。
さらには、ｎチャネル型高耐圧ＭＯＳＦＥＴとｐチャネル型高耐圧ＭＯＳＦＥＴを同一基板に形成しても良いものである。
【００４１】
ここで、再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  第１の低濃度ドレイン領域２上にダミーゲート５を有するとともに、前記ダミーゲート５と隣接する主ゲート４との間に前記第１の低濃度ドレイン領域２より浅く且つ前記主ゲート４及びダミーゲート５に自己整合する第２の低濃度ドレイン領域８を有することを特徴とする半導体装置。
（付記２）  上記ダミーゲート５が、ソース領域または基板１のいずれかに接続されていることを特徴とする付記１記載の半導体装置。
（付記３）  上記ダミーゲート５のソース領域または基板１のいずれかへの接続が、前記ダミーゲート５へのコンタクトプラグ９と上層配線層１０を用いて行われることを特徴とする付記１または２に記載の半導体装置。
（付記４）  上記ダミーゲート５のソース領域または基板１のいずれかへの接続が、上層配線層１０を用いて行われ、前記上層配線層１０が上記主ゲート４を覆うように配置されていることを特徴とする付記３記載の半導体装置。
（付記５）  上記主ゲート４とダミーゲート５の間の間隙が、ゲート側壁に形成するサイドウォールスペーサ７によって埋め込まれていることを特徴とする付記１乃至４のいずれか１に記載の半導体装置。
（付記６）  第１の低濃度ドレイン領域２上にダミーゲート５を有するとともに、前記ダミーゲート５と隣接する主ゲート４との間に前記第１の低濃度ドレイン領域２より浅い第２の低濃度ドレイン領域８を有する半導体装置の製造方法であって、前記第２の低濃度ドレイン領域８が、前記主ゲート４とダミーゲート５の形成後に主ゲート４とダミーゲート５に対して自己整合的にイオン注入によって形成することを特徴とする半導体装置の製造方法。
（付記７）  上記第１の低濃度ドレイン領域２を、前記第１の低濃度ドレインが第１導電型である場合、相補型電界効果型半導体装置プロセスにおける第１導電型ウエル領域の形成工程を利用して同時に形成することを特徴とする付記６記載の半導体装置の製造方法。
（付記８）  上記製造工程を、ｎチャネル型素子或いはｐチャネル型素子のいずれか、または、ｎチャネル型素子またはｐチャネル型素子の両方について行うことを特徴とする付記６または７に記載の半導体装置の製造方法。
（付記９）  付記１乃至５のいずれか１に記載の半導体装置が、相補型電界効果型ロジック、メモリー、及び、アナログ回路と同一基板上にモノリシックに集積化されていることを特徴とする半導体集積回路装置。
【産業上の利用可能性】
【００４２】
本発明の活用例としては、携帯電話などの移動体通信機器の送信部分で用いられる高周波の電力増幅素子が典型的なものであるが、他の用途において高耐圧と高周波特性が求められる場合にも適用されるものである。
【図面の簡単な説明】
【００４３】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１の高耐圧ＭＯＳＦＥＴの途中までの製造工程の説明図である。
【図３】本発明の実施例１の高耐圧ＭＯＳＦＥＴの図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１の高耐圧ＭＯＳＦＥＴの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施例１の高耐圧ＭＯＳＦＥＴの図４以降の製造工程の説明図である。
【符号の説明】
【００４４】
１  基板
２  第１の低濃度ドレイン領域
３  ゲート絶縁膜
４  主ゲート
５  ダミーゲート
６  サイドウォール
７  サイドウォールスペーサ
８  第２の低濃度ドレイン領域
９  コンタクトプラグ
１０  上層配線層
１１  ｐ型シリコン基板
１２  素子分離領域
１３  ｐ型ウエル領域
１４  レジストパターン
１５  ｎ型ウエル領域
１６  ゲート絶縁膜
１７  ゲート電極
１８  ダミーゲート
１９  ｎ型ＬＤＤ領域
２０  ＳｉＯ2 膜
２１  サイドウォール
２２  サイドウォールスペーサ
２３  ｎ+ 型ドレイン領域
２４  ｎ+ 型ソース領域
２５  Ｃｏシリサイド膜
２６  Ｃｏシリサイド膜
２７  エッチングストッパー層
２８  層間絶縁膜
２９  コンタクトホール
３０  コンタクトホール
３１  グルー層
３２  Ｗ層
３３  プラグ
３４  プラグ
３５  内部局所配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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