(57)【要約】【課題】  可変抵抗素子を備える不揮発性記憶装置を、従来とは異なる新規な構成のメモリセルアレイで実現することにより、メモリセルアレイの回路配置上の集積度の向上を図りながら個々の記憶素子である可変抵抗素子へのランダムアクセスを実現する不揮発性記憶装置を提供する。【解決手段】  不揮発性記憶装置は、ソース線に一端が接続されるソース選択トランジスタと、ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、ビット情報を記憶する記憶素子であって、セル選択トランジスタごとに備えられ、セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを含んで構成される基本記憶ユニットを備え、アクセス対象である可変抵抗素子の一端とソース線との間に備えられるソース選択トランジスタおよびセル選択トランジスタは、導通状態に制御されることを特徴とする。【選択図】図２
2008269741.tif 000002
【特許請求の範囲】
【請求項１】
ソース線に一端が接続されるソース選択トランジスタと、
前記ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、
ビット情報を記憶する記憶素子であって、前記セル選択トランジスタごとに備えられ、該セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを含んで構成される基本記憶ユニットを備え、
アクセス対象である前記可変抵抗素子の一端と前記ソース線との間に備えられる前記ソース選択トランジスタおよび前記セル選択トランジスタは、導通状態に制御されることを特徴とする不揮発性記憶装置。
【請求項２】
前記セル選択トランジスタのゲート端子に接続されるワード線と前記ビット線とは、並走して配置されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記ソース選択トランジスタは、前記基本記憶ユニットにおいて、直列接続される前記複数のセル選択トランジスタの両端に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記直列接続される前記複数のセル選択トランジスタの略中心に、前記基本記憶ユニット間を接続するスイッチが配置されることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記直列接続される前記複数のセル選択トランジスタの略中心で、連続接続される前記基本記憶ユニットがミラー配置されることを特徴とする請求項３または請求項４に記載の不揮発性記憶装置。
【請求項６】
アクセス対象である前記可変抵抗素子から前記ソース線に至る２つの経路のうち、介在する前記セル選択トランジスタの数が少ない経路が選択され、該経路上にある前記ソース選択トランジスタおよび前記セル選択トランジスタが導通状態に制御されることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項７】
アクセス対象である前記可変抵抗素子から前記ソース線に至る２つの経路にある全ての前記ソース選択トランジスタおよび前記セル選択トランジスタが導通状態に制御されることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項８】
前記基本記憶ユニットを複数備えて記憶ブロックとし、
各々の前記基本記憶ユニットにおいて対応する位置に配置される前記セル選択トランジスタのゲート端子は、前記記憶ブロックで共通のワード線に接続され、
各々の前記基本記憶ユニットにおいて対応する位置に配置される前記可変抵抗素子の他端は、前記記憶ブロックで共通のビット線に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項９】
ソース線に一端が接続されるソース選択トランジスタと、前記ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、ビット情報を記憶する記憶素子であって、前記セル選択トランジスタごとに備えられ、該セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを備える不揮発性記憶装置の制御方法であって、
アクセス対象である前記可変抵抗素子の一端と前記ソース線との間に備えられる前記ソース選択トランジスタおよび前記セル選択トランジスタを導通するステップと、
アクセス対象である前記可変抵抗素子が接続される前記ビット線と前記ソース線との間に電圧ストレスをバイアスするステップとを有することを特徴とする不揮発性記憶装置の制御方法。
【請求項１０】
直列接続される前記複数のセル選択トランジスタの両端に前記ソース選択トランジスタが接続される場合、
アクセス対象である前記可変抵抗素子から前記ソース線に至る２つの経路のうち、介在する前記セル選択トランジスタの数が少ない経路上にある前記ソース選択トランジスタおよび前記セル選択トランジスタを導通することを特徴とする請求項９に記載の不揮発性記憶装置の制御方法。
【請求項１１】
直列接続される前記複数のセル選択トランジスタの両端に前記ソース選択トランジスタが接続される場合、
アクセス対象である前記可変抵抗素子から前記ソース線に至る２つの経路にある全ての前記ソース選択トランジスタおよび前記セル選択トランジスタを導通することを特徴とする請求項９に記載の不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の印加により抵抗値が変化する可変抵抗素子にビット情報を記憶する不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
特許文献１に示す不揮発性半導体記憶装置では、図８に示すように、メモリセル１１０は、可変抵抗素子の一方端と選択トランジスタのドレインとを接続して形成され、行方向と列方向とに夫々複数配列されてメモリアレイ１０１０を構成している。同一行にある複数のメモリセルは、選択トランジスタのゲートでワード線に接続され、同一列にある複数のメモリセルは、可変抵抗素子の他方端でビット線に接続されている。また、同一行または同一列にある複数のメモリセル１１０は、選択トランジスタのソースでソース線に接続されている。
【０００３】
【特許文献１】特開２００５−２５９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記背景技術では、可変抵抗素子と選択トランジスタとが接続されて構成されるメモリセル１１０がビット情報ごとに備えられ、個々のメモリセル１１０に、ワード線、ビット線、およびソース線が接続される構成を有している。
【０００５】
上記背景技術は、メモリセル１１０が基本ユニットとされ、メモリセル１１０が行および列方向にマトリクス状に配置されてメモリアレイ１０１０が構成されるという記憶装置の構成であり、ＤＲＡＭやＮＯＲ型のフラッシュメモリなどのランダムアクセスが可能な記憶装置においてよく知られた構成である。この構成の記憶装置では、個々のメモリセルが基本ユニットであり、個々のメモリセルに対して、ワード線、ビット線、およびソース線が接続されることにより、回路配置における集積度に制約を生じてしまうおそれがあった。
【０００６】
例えば、回路配置において、メモリセル１１０を構成する可変抵抗素子と選択トランジスタとはコンタクト層により接続する必要があり、コンタクト層の配置に伴いコンタクト領域を確保する必要がある。加えて、メモリセル１１０とワード線、ビット線、およびソース線の各々とを接続するためのコンタクト領域の確保も必要である。１つのメモリセル１１０に４つのコンタクト領域を確保しなければならない。４つのコンタクト領域や、メモリアレイ１０１０の構成から必要となるその他の回路配置上の制約が、集積度向上にとって制約になる場合も考えられ問題である。
【課題を解決するための手段】
【０００７】
本発明は前記背景技術に鑑みなされたものであり、記憶素子として可変抵抗素子を備える不揮発性記憶装置において、上記背景技術などに開示されている従来の構成とは異なる新規なメモリアレイ構成を提供すると共に、新規なアクセス制御方法を提供することを目的とする。
【０００８】
前記目的を達成するためになされた本発明に係る不揮発性記憶装置は、ソース線に一端が接続されるソース選択トランジスタと、ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、ビット情報を記憶する記憶素子であって、セル選択トランジスタごとに備えられ、該セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを含んで構成される基本記憶ユニットを備え、アクセス対象である可変抵抗素子の一端とソース線との間に備えられるソース選択トランジスタおよびセル選択トランジスタは、導通状態に制御されることを特徴とする。
【０００９】
本発明に係る不揮発性記憶装置では、基本記憶ユニットを備えており、基本記憶ユニットは、各可変抵抗素子の他端に接続されているビット線からソース線に至る経路に、可変抵抗素子、少なくとも一つのセル選択トランジスタ、およびソース選択トランジスタが直列に接続されている。アクセス対象である可変抵抗素子に対しては、その一端からソース線に至る経路にあるセル選択トランジスタおよびソース選択トランジスタが導通して、ビット線およびソース線を介して可変抵抗素子の端子間に電圧ストレスがバイアスされる。この電圧ストレスにより、可変抵抗素子の抵抗値が変化してビット情報が記憶される。
【００１０】
また、本発明に係る不揮発性記憶装置の制御方法は、ソース線に一端が接続されるソース選択トランジスタと、ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、ビット情報を記憶する記憶素子であって、セル選択トランジスタごとに備えられ、該セル選択トランジスタのドレイン端子に一端が接続され、ビット線に他端が接続される可変抵抗素子とを備える不揮発性記憶装置の制御方法であって、アクセス対象である可変抵抗素子の一端とソース線との間に備えられるソース選択トランジスタおよびセル選択トランジスタを導通するステップと、アクセス対象である可変抵抗素子が接続されるビット線とソース線との間に電圧ストレスをバイアスするステップとを有することを特徴とする。
【００１１】
本発明に係る不揮発性記憶装置の制御方法では、各可変抵抗素子の他端に接続されているビット線からソース線に至る経路に、可変抵抗素子、少なくとも一つのセル選択トランジスタ、およびソース選択トランジスタが直列に接続されており、アクセス対象である可変抵抗素子に対して、その一端からソース線に至る経路にあるセル選択トランジスタおよびソース選択トランジスタが導通して、ビット線およびソース線を介して可変抵抗素子の端子間に電圧ストレスがバイアスされる。この電圧ストレスにより、可変抵抗素子の抵抗値が変化してビット情報が記憶される。
【００１２】
これにより、個々の可変抵抗素子は、他端が異なるビット線に接続されると共に、一端が互いに直列接続される複数のセル選択トランジスタのうち、対応するセル選択トランジスタのドレイン端子に接続され、少なくとも一つのセル選択トランジスタとソース選択トランジスタとを介してソース線に接続される。可変抵抗素子は、自らに対応して備えられるセル選択トランジスタと、ソース線に向かう経路方向に並置されている可変抵抗素子に対応するセル選択トランジスタとを介しソース選択トランジスタを経て、ソース線に接続される。
【００１３】
背景技術では、可変抵抗素子とセル選択トランジスタとを接続するコンタクト領域、およびセル選択トランジスタとソース線とを接続するコンタクト領域が、メモリセルごとに個別に確保される必要があった。これに対して本発明では、可変抵抗素子とセル選択トランジスタとを接続するコンタクト領域が、同時にセル選択トランジスタ同士を接続するコンタクト領域としての役割も有しており、このコンタクト領域を経て可変抵抗素子はソース線に接続される。セル選択トランジスタとソース線とを接続する固有のコンタクト領域は不要であり、回路配置上の占有面積を低減することができる。
【００１４】
個々の可変抵抗素子の一端は、少なくとも１つのセル選択トランジスタとソース選択トランジスタとを経てソース線に接続され、他端に接続されているビット線からビット情報のアクセスが可能となる。この場合、可変抵抗素子とソース線との間に介在するセル選択トランジスタの数は可変抵抗素子の配置位置により異なるものの、アクセス対象の可変抵抗素子をソース線に接続する際には、経路上に介在するセル選択トランジスタおよびソース選択トランジスタは導通状態とされるので、可変抵抗素子からソース線に至る経路上のインピーダンスは小さなものとすることができる。何れの可変抵抗素子に対しても個別にアクセス動作を行うことができ、可変抵抗素子の配置位置に関わらずソース線に至る経路上のインピーダンスは小さく維持される。可変抵抗素子間でほぼ同じアクセス性能を得ることができ、ランダムアクセスに好適なメモリセル構造が提供される。
【発明の効果】
【００１５】
本発明によれば、可変抵抗素子を備える不揮発性記憶装置を、従来とは異なる新規な構成のメモリアレイで実現することにより、メモリアレイの回路配置上の集積度の向上を図りながら個々の記憶素子である可変抵抗素子へのランダムアクセスを実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の不揮発性記憶装置、および不揮発性記憶装置の制御方法について具体化した実施形態を、図１乃至図７に基づき図面を参照しつつ詳細に説明する。
【００１７】
（第１実施形態）
図１は第１実施形態にかかる半導体記憶装置１の構成を示す機能ブロック図である。半導体記憶装置１は、メモリセルアレイ１１と、制御回路１２と、電圧発生回路１３と、読み出し回路１４と、ワード線ドライバ１５と、ワード線デコーダ１６と、ビット線ドライバ１７と、ソース線デコーダ１８と、コラムデコーダ１９とを備えている。
【００１８】
制御回路１２は、制御信号と、アドレス信号と、データとを入力とし、電圧発生回路１３と、読み出し回路１４と、ソース線デコーダ１８とを制御する。
電圧発生回路１３は、メモリセルの書き込み、消去または読み出しに応じた電圧をワード線ドライバ１５およびビット線ドライバ１７に供給する。
コラムデコーダは、メモリセルへの書き込みまたは消去の際、書き込みまたは消去のためのデータをビット線ドライバに出力し、メモリセルからの読み出しの際、読み出し回路１４に読み出したデータを出力する。
【００１９】
ワード線デコーダ１６は、コラムデコーダ１９からのアドレスに応じたワード線を選択する。また、ビット線ドライバ１７は、コラムデコーダ１９からのアドレスに応じたビット線を選択する。さらに、ソース線デコーダ１８は制御回路１２のアドレスに応じたソース線を選択する。
【００２０】
図２はメモリセルアレイ１１の構成を示す回路図である。メモリセルアレイ１１は、ソース選択信号線ＳＳ００およびＳＳ０１に一端が接続されるソース選択トランジスタと、ソース選択トランジスタの他端に接続されると共に、互いに直列接続される複数のセル選択トランジスタと、ビット情報を記憶する記憶素子であって、セル選択トランジスタごとに備えられ、セル選択トランジスタのドレイン端子に一端が接続され、ビット線ＢＬ０〜ＢＬ６に他端が接続される可変抵抗素子とを備えている。そして、アクセス対象である可変抵抗素子の一端とソース選択信号線ＳＳ００またはＳＳ０１との間に備えられるソース選択トランジスタおよびセル選択トランジスタは、導通状態に制御される。
【００２１】
また、セル選択トランジスタのゲート端子に接続されるワード線ＷＬ０〜ＷＬ６とビット線ＢＬ０〜ＢＬ６とは、並走して配置されている。これにより、ワード線ＷＬ０〜ＷＬ６が、製造プロセス上の許容される配線間隔を有して所定のピッチで配置される。また、ワード線ＷＬ０〜ＷＬ６とビット線ＢＬ０〜ＢＬ６とを異なる配線層で構成すれば、配線間に備えるべき間隔の制限は緩和され、または解消されるので、お互いの配線の一部または全部を平面視上重ねて配線することもでき、配線領域を低減することができる。
【００２２】
図３は図２のメモリセルアレイの図面の横方向における断面図である。ワード線ＷＬｎ，ＷＬｎ＋１の下にはゲート酸化膜３を介してｐチャネル領域５が構成され、Ｎ型ＴＦＴであるセル選択トランジスタが形成されている。また、ビット線ＢＬｎ〜ＢＬｎ＋２の下にはＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）からなる可変抵抗素子２を介してｎチャネル領域４が構成されている。
従来技術では４つ必要であったコンタクト領域を、本発明のメモリセルでは、メモリセル１つあたり２つのコンタクトしか必要としない。これにより、メモリセルの回路配置における集積度を向上させることができる。
【００２３】
次いで、具体的に可変抵抗素子２０（図２）に対し、書き込み、消去または読み出しを行う場合の動作について説明する。図４は、アクセス対象のビット線ＢＬ０〜ＢＬ６をアクセスする場合のソース選択信号線ＳＳ００およびワード線ＷＬ０〜ＷＬ６の状態を示す表である。
可変抵抗素子２０の書き込み時、制御回路１２が書き込みの指示を受け取るとコラムデコーダは入力されたアドレス信号に従って、特定のビット線を選択する。この際、非選択である他のビット線はフローティング状態にされている。さらに、特定のワード線を選択するためにワード線デコーダに信号を与え、ワード線デコーダはその信号に従って特定のワード線を選択する。具体的には、可変抵抗素子２０を選択するためにワード線ＷＬ０〜ＷＬ３が選択される。
電圧発生回路１３は、ワード線ドライバ１５およびビット線ドライバ１７に正の書き込み電圧を与え、それぞれ選択されたワード線ＷＬ０〜ＷＬ３を所定のハイレベルにし、ビット線ＢＬ３に所定の書き込み電圧を与える。それと共に、入力されたアドレス信号に従って、ソース線デコーダ１８は、選択されたソース選択信号線ＳＳ００にハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択のソース選択信号線ＳＳ０１にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
【００２４】
可変抵抗素子２０の消去時、制御回路１２が消去の指示を受け取ると、コラムデコーダ１９とワード線デコーダ１６は、入力されたアドレスに従って、書き込み時と同様にビット線ＢＬ３およびワード線ＷＬ０〜ＷＬ３を選択する。電圧発生回路１３は、ワード線ドライバ１５に正の消去電圧を、ビット線ドライバ１７に負の消去電圧を与え、選択されたビット線ＢＬ３に消去電圧を与える。それと共に、入力されたアドレス信号に従って、ソース線デコーダ１８は、選択されたソース選択信号線ＳＳ００にハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択のソース選択信号線ＳＳ０１にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
【００２５】
可変抵抗素子２０の読み出し時、制御回路１２が読み出しの指示を受け取ると、コラムデコーダは入力されたアドレス信号に従ってビット線ＢＬ３を選択する。さらにワード線ＷＬ０〜ＷＬ３を選択するために、ワード線ドライバ１５にハイレベル信号を与え、ワード線ドライバ１５はその信号に従って、ワード線ＷＬ０〜ＷＬ３を選択する。電圧発生回路１３はビット線ドライバ１７に読み出し電圧を与え、ビット線ドライバ１７は選択されたビット線ＢＬ３を読み出し電圧にプリチャージする。また、電圧発生回路１３はワード線ドライバ１５に読み出し電圧を与える。それと共に、入力されたアドレス信号に従って、ソース線デコーダ１８は、選択されたソース選択信号線ＳＳ００にハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択のソース選択信号線ＳＳ０１にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
【００２６】
以上、詳細に説明したとおり、第１実施形態にかかる半導体記憶装置１のメモリセルでは、従来技術では４つ必要であったコンタクト領域を、メモリセル１つあたり２つのコンタクト領域しか必要としない。これにより、メモリセルの回路配置における集積度を向上させることができる。
【００２７】
（第２実施形態）
図５は第２実施形態にかかる半導体記憶装置１Ａの構成を示す機能ブロック図である。半導体記憶装置１Ａは、メモリセルアレイ１１Ａと、制御回路１２Ａと電圧発生回路１３と、読み出し回路１４と、ワード線ドライバ１５と、ワード線デコーダ１６Ａと、ビット線ドライバ１７と、第１ソース線デコーダ１８Ａと、第２ソース線デコーダ１８Ｂと、コラムデコーダ１９と、を備えている。
【００２８】
制御回路１２Ａは、制御信号と、アドレス信号と、データとを入力とし、電圧発生回路１３と、読み出し回路１４と、第１ソース線デコーダ１８Ａと、第２ソース線デコーダ１８Ｂを制御する。
電圧発生回路１３は、メモリセルの書き込み、消去または読み出しに応じた電圧をワード線ドライバ１５およびビット線ドライバ１７に供給する。
コラムデコーダは、メモリセルへの書き込みまたは消去の際、書き込みまたは消去のためのデータをビット線ドライバに出力し、メモリセルからの読み出しの際、読み出し回路１４に読み出したデータを出力する。
【００２９】
ワード線デコーダ１６は、コラムデコーダ１９からのアドレスに応じたワード線を選択する。また、ビット線ドライバ１７は、コラムデコーダ１９からのアドレスに応じたビット線を選択する。さらに、第１ソース線デコーダ１８Ａおよび第２ソース線デコーダ１８Ｂは制御回路１２Ａのアドレスに応じたソース線を選択する。
【００３０】
図６は、メモリセルアレイ１１Ａの構成を示す回路図である。メモリセルアレイ１１Ａは、第１ソース選択信号線ＳＳＬ０および第２ソース選択信号線ＳＳＲ０ならびに第１ソース選択信号線ＳＳＬ１および第２ソース選択信号線ＳＳＲ１にゲートが接続されるソース選択トランジスタと、両端がソース選択トランジスタに接続され、直列接続される複数のセル選択トランジスタと、直列接続される複数のセル選択トランジスタの略中央に配置された複数の基本記憶ユニット間を接続するスイッチ１と、ビット情報を記憶する記憶素子であって、セル選択トランジスタごとに備えられ、セル選択トランジスタのドレイン端子に一端が接続され、ビット線ＢＬ０〜ＢＬ５に他端が接続される可変抵抗素子を備えている。そして、アクセス対象である可変抵抗素子の一端と第１ソース選択信号線ＳＳＬ０および／または第２ソース選択信号線ＳＳＲ０または第１ソース選択信号線ＳＳＬ１および／または第２ソース選択信号線ＳＳＲ１との間に備えられるソース選択トランジスタおよびセル選択トランジスタは、導通状態に制御される。
また、直列接続される複数のセル選択トランジスタの略中央に配置された複数の基本記憶ユニット間を接続するスイッチ１を基準に、基本記憶ユニットがミラー展開されて配置される。
【００３１】
また、セル選択トランジスタのゲート端子に接続されるワード線ＷＬ０〜ＷＬ５とビット線ＢＬ０〜ＢＬ５とは、並走して配置されている。これにより、ワード線ＷＬ０〜ＷＬ５が、製造プロセス上の許容される配線間隔を有して所定のピッチで配置される。また、ワード線ＷＬ０〜ＷＬ５とビット線ＢＬ０〜ＢＬ５とを異なる配線層で構成すれば、配線間に備えるべき間隔の制限は緩和され、または解消されるので、お互いの配線の一部または全部を平面視上重ねて配線することもでき、配線領域を低減することができる。
【００３２】
次いで、具体的に可変抵抗素子２０Ａ（図６）に対し、書き込み、消去または読み出しを行う場合の動作について説明する。図７は、アクセス対象のビット線ＢＬ０〜ＢＬ５をアクセスする場合の第１ソース選択信号線ＳＳＬ０、第２ソース選択信号線ＳＳＲ０、複数の基本記憶ユニット間を接続するスイッチ１およびワード線ＷＬ０〜ＷＬ５の状態を示す表である。
可変抵抗素子２０Ａの書き込み時、制御回路１２Ａが書き込みの指示を受け取るとコラムデコーダは入力されたアドレス信号に従って、特定のビット線を選択する。この際、非選択である他のビット線はフローティング状態にされている。さらに、特定のワード線を選択するためにワード線デコーダに信号を与え、ワード線デコーダはその信号に従って特定のワード線を選択する。具体的には、可変抵抗素子２０Ａを選択するためにワード線ＷＬ０〜ＷＬ５が選択される。更に、基本記憶ユニット間を接続するスイッチ１が選択される。
電圧発生回路１３は、ワード線ドライバ１５およびビット線ドライバ１７に正の書き込み電圧を与え、選択されたビット線ＢＬ３に書き込み電圧を与える。それと共に、入力されたアドレス信号に従って、第１ソース線デコーダ１８Ａおよび第２ソース線デコーダ１８Ｂは、選択された第１ソース選択信号線ＳＳＬ０および第２ソース選択信号線ＳＳＲ０に所定のハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択の第１ソース選択信号線ＳＳＬ１および第２ソース選択信号線ＳＳＲ１にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
【００３３】
可変抵抗素子２０Ａの消去時、制御回路１２が消去の指示を受け取ると、コラムデコーダ１９とワード線デコーダ１６Ａは、入力されたアドレスに従って、書き込み時と同様にビット線ＢＬ３およびワード線ＷＬ０〜ＷＬ５を選択する。更に、基本記憶ユニット間を接続するスイッチ１が選択される。電圧発生回路１３は、ワード線ドライバ１５に正の消去電圧を、ビット線ドライバ１７に負の消去電圧を与え、選択されたビット線ＢＬ３に消去電圧を与える。それと共に、入力されたアドレス信号に従って、第１ソース線デコーダ１８Ａおよび第２ソース線デコーダ１８Ｂは、選択された第１ソース選択信号線ＳＳＬ０および第２ソース選択信号線ＳＳＲ０にハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択の第１ソース選択信号線ＳＳＬ１および第２ソース選択信号線ＳＳＲ１にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
【００３４】
可変抵抗素子２０Ａの読み出し時、制御回路１２Ａが読み出しの指示を受け取ると、コラムデコーダは入力されたアドレス信号に従ってビット線ＢＬ３を選択する。さらにワード線ＷＬ０〜ＷＬ５を選択するために、ワード線ドライバ１５にハイレベル信号を与え、ワード線ドライバ１５はその信号に従って、ワード線ＷＬ０〜ＷＬ５を選択する。更に、基本記憶ユニット間を接続するスイッチ１が選択される。電圧発生回路１３はビット線ドライバ１７に読み出し電圧を与え、ビット線ドライバ１７は選択されたビット線ＢＬ３を読み出し電圧にプリチャージする。また、電圧発生回路１３はワード線ドライバ１５に読み出し電圧を与える。それと共に、入力されたアドレス信号に従って、第１ソース線デコーダ１８Ａおよび第２ソース線デコーダ１８Ｂは、選択された第１ソース選択信号線ＳＳＬ０および第２ソース選択信号線ＳＳＲ０にハイレベルを与え、ソース選択トランジスタのドレインを接地電位に接続し、非選択の第１ソース選択信号線ＳＳＬ１および第２ソース選択信号線ＳＳＲ１にローレベルを与え、非選択ソース選択トランジスタのドレインをフローティングにする。
【００３５】
また、直列接続される複数のセル選択トランジスタの中心付近以外のメモリセル（本例ではＢＬ０，１およびＢＬ４，５に接続されるメモリセル）では、複数の基本記憶ユニット間を接続するスイッチ１が非活性であり、アクセス対象である可変抵抗素子からソース線に至るインピーダンスが最も低い１つの経路にあるソース選択トランジスタおよびセル選択トランジスタが導通状態に制御される。
【００３６】
以上、詳細に説明したとおり、第２実施形態にかかる半導体記憶装置１Ａでは、直列接続される複数のセル選択トランジスタの両端にソース選択トランジスタと、基本記憶ユニット間を接続するスイッチ１とを備えている。これにより、可変抵抗素子からソース線に至るまでの２つの経路から、インピーダンスの小さな経路を選択することができる。
【００３７】
また、直列接続される複数のセル選択トランジスタの中心付近のメモリセル（本例ではＢＬ２およびＢＬ３に接続されるメモリセル）では、アクセス対象である可変抵抗素子からソース線に至る２つの経路にある全てのソース選択トランジスタと複数の基本記憶ユニット間を接続するスイッチ１およびセル選択トランジスタが導通状態に制御される。これにより、直列接続される複数のセル選択トランジスタの経路上のインピーダンスを軽減することができる。
【００３８】
尚、複数の基本記憶ユニット間を接続するスイッチ１は省略することも出来る。この場合、ワード線ＷＬ２の基本記憶ユニットとワード線ＷＬ３の基本記憶ユニットが接続される。図７のアクセス対象のビット線ＢＬ０〜ＢＬ５をアクセスする場合、第１ソース選択信号線ＳＳＬ０、第２ソース選択信号線ＳＳＲ０およびワード線ＷＬ０〜ＷＬ５の状態を示す表に従って作用する。これによりメモリセルアレイが一層、小さく出来る。
【００３９】
アクセス対象の可変抵抗素子を含まない基本記憶ユニットにおいても、アクセス対象の可変抵抗素子に対応する位置に配置されている可変抵抗素子について、ビット線およびワード線がバイアス状態にある。この可変抵抗素子は非アクセス対象の記憶素子であるので、電圧ストレスはバイアスされてはならない。この場合、対応するソース選択トランジスタを非導通状態とすることで非アクセスとすることができる。
【００４０】
また、対応するソース選択トランジスタも同時に導通状態とされる場合には、対応するソース線をビット線の電圧バイアスと同等の電圧バイアスとすることで、可変抵抗素子の端子間には電圧ストレスはバイアスされない。この場合、対応するソース線をバイアスする電圧バイアスは、ビット線と同電位であればよく、更に、可変抵抗素子の端子間にバイアスする場合に、書き換え時においては、可変抵抗素子の抵抗値が変化に至らない電圧ストレスのレベルであり、読み出し時においては、アクセス対象から読み出されるビット情報を反転させない程度の電圧バイアスである必要がある。読み出し動作が読み出し電流による場合には、非アクセス対象の可変抵抗素子を介して流れる電流が読み出し電流の電流余裕を越えない電流値であることが必要である。
【００４１】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第1実施形態においてセル選択トランジスタにＮ型ＴＦＴを用いた例を示したが、ＮＭＯＳトランジスタを用いた場合にも本発明を適用することができる。
さらに、第１実施形態および第２実施形態において可変抵抗素子にＭＩＭを用いた例を示したが、トンネルジャンクションデバイス、シリサイドスイッチ、再書き込み可能な相変化材料を用いた場合にも本発明を適用することができる。また、可変抵抗素子にゲルマニウムまたは周期律表のIII属−IV属元素からなる化合物半導体を用いた場合にも、本発明を適用することが可能である。
またさらに、第２実施形態では、アクセス対象のビット線ＢＬ３，ＢＬ４のみ両端のソース選択トランジスタおよびセル選択トランジスタを導通に制御したが、これに限らず、可変抵抗素子に至るインピーダンスを下げるため、ビット線ＢＬ２〜ＢＬ５の範囲やあるいはビット線ＢＬ０〜ＢＬ７の範囲で、両端のソース選択トランジスタおよびセル選択トランジスタを導通に制御してもよい。
【図面の簡単な説明】
【００４２】
【図１】第１実施形態にかかる半導体記憶装置の構成を示す機能ブロック図である。
【図２】第１実施形態にかかるメモリセルアレイの構成を示す回路図である。
【図３】第１実施形態にかかるメモリセルアレイの図面の横方向における断面図である。
【図４】アクセス対象のビット線ＢＬ０〜ＢＬ７をアクセスする場合のソース選択信号線ＳＳ００およびワード線ＷＬ０〜ＷＬ６の状態を示す表である。
【図５】第２実施形態にかかる半導体記憶装置の構成を示す機能ブロック図である。
【図６】第２実施形態にかかるメモリセルアレイの構成を示す回路図である。
【図７】アクセス対象のビット線ＢＬ０〜ＢＬ５をアクセスする場合の第１ソース選択信号線ＳＳＬ０、第２ソース選択信号線ＳＳＲ０、基本記憶ユニット間を接続するスイッチおよびワード線ＷＬ０〜ＷＬ５の状態を示す表である。
【図８】従来技術のメモリアレイの構成を示す回路図である。
【符号の説明】
【００４３】
１、１Ａ  半導体記憶装置
２、２０、２０Ａ  可変抵抗素子
３  ゲート酸化膜
４  ｎチャネル領域
５  ｐチャネル領域
ＢＬ０〜ＢＬ６  ビット線
ＳＳ００、ＳＳ０１  ソース選択信号線
ＳＳＬ０、ＳＳＬ１  第１ソース選択信号線
ＳＳＲ０、ＳＳＲ１  第２ソース選択信号線
ＷＬ０〜ＷＬ６  ワード線
スイッチ１  スイッチトランジスタ
ＳＷ１  スイッチ1のゲート制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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