(57)【要約】【課題】  貫通電極を備えた積層メモリは、メモリチップの貫通電極の位置が共通であることから、メモリ容量を効率よく使用してデータビットとＥＣＣビットの比を変更することが困難であるという問題がある。【解決手段】  本発明の積層メモリは、データビット：ＥＣＣビット＝データ層数：ＥＣＣ層数＝データ用活性化マット数：ＥＣＣ用活性化マット数として構成する。使用するメモリチップのマット数は、積層する層数よりも大きいものとする。さらにマットの制御を個別に指定できる機能を有し、さらにレジスタを備えている。データ層メモリチップは、活性化マット数をレジスタにより指定する。ＥＣＣ層メモリチップはマットアドレスの読み替えを行って、ＥＣＣビットとデータビットの貫通電極位置を競合しない位置に切換える。任意のデータビット数とＥＣＣビット数の比を構成できる積層メモリが得られる。【選択図】    図５
2008112503.tif 000002
【特許請求の範囲】
【請求項１】
貫通電極を備えたメモリチップを積層した積層メモリにおいて、データビットとＥＣＣビットとの比と、データビット用メモリチップの層数とＥＣＣビット用メモリチップの層数との比と、データビット用活性化マット数とＥＣＣビット用活性化マット数との比とを等しくし、積層される前記メモリチップは同一のチップ構成を有し、そのマット数は前記データビット用メモリチップの層数と前記ＥＣＣビット用メモリチップの層数の和よりも多いことを特徴とする積層メモリ。
【請求項２】
データビット用に活性化される複数のマットを含むマットエリアを指定するマットアドレスビットを反転させたマットアドレスをＥＣＣビットのマットアドレスとすることで、前記データビット用に活性化される複数のマットの位置と異なる位置のマットをＥＣＣ用に活性化されるマットとすることを特徴とする請求項１に記載の積層メモリ。
【請求項３】
前記メモリチップは、マット単位に制御系を有し、個別に動作指定可能であることを特徴とする請求項２に記載の積層メモリ。
【請求項４】
前記メモリチップは、さらに動作モードを指定するレジスタを備えたことを特徴とする請求項３に記載の積層メモリ。
【請求項５】
前記データビット用メモリチップのレジスタには、同時に活性化されるマット数が記憶されることを特徴とする請求項４に記載の積層メモリ。
【請求項６】
前記データビット用メモリチップは、前記レジスタにより同時に活性化されるマット数に相当するマットアドレスビットを無判定とし、無判定とされたマットアドレスビット数に相当する複数のマットを活性化することを特徴とする請求項５に記載の積層メモリ。
【請求項７】
前記ＥＣＣビット用メモリチップのレジスタには、マットアドレスの読み替え情報が記憶されることを特徴とする請求項４に記載の積層メモリ。
【請求項８】
前記ＥＣＣビット用メモリチップは、前記レジスタによりマットアドレスを読み替え、データビット用の貫通電極と競合しない位置にある貫通電極を備えたマットをＥＣＣビットマットとして選択することを特徴とする請求項７に記載の積層メモリ。
【請求項９】
システム基板に搭載されたインターポーザーと、ハブと、積層メモリとを備えたメモリシステムであって、前記積層メモリは複数のメモリチップが積層され、データビットとＥＣＣビットとの比と、データビット用メモリチップの層数とＥＣＣビット用メモリチップの層数との比と、データビット用活性化マット数とＥＣＣビット用活性化マット数との比とを等しくし、積層されるメモリチップ内のマット数は前記データビット用メモリチップの層数と前記ＥＣＣビット用メモリチップの層数の和よりも多いことを特徴とするメモリシステム。
【請求項１０】
前記ハブは、前記積層メモリとハブ間で授受されるデータをデータ列とＥＣＣ列として配列され、前記ハブから入出力することを特徴とする請求項９に記載のメモリシステム。
【請求項１１】
データビット用に活性化される複数のマットを含むマットエリアを指定するマットアドレスビットを反転させたマットアドレスをＥＣＣビットのマットアドレスとすることで、前記データビット用に活性化される複数マットの位置と異なる位置のマットをＥＣＣビット用に活性化されるマットとすることを特徴とする請求項９に記載のメモリシステム。
【請求項１２】
前記メモリチップは、マット単位に制御系を有し、個別に動作指定可能であることを特徴とする請求項９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の半導体チップを積層した積層メモリに係り、特にＥＣＣ（Error Checking and Correcting）ビットを備えた積層メモリに関する。
【背景技術】
【０００２】
近年半導体デバイスは微細化され、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の半導体メモリは大容量化が進んでいる。しかし、これらの半導体メモリが搭載される電子機器も小型化されている。そのために半導体メモリとしては、大容量化されるとともに、複数の半導体チップを積層した３次元の積層メモリが使用されている。３次元の積層メモリは複数の半導体チップを積層し、それぞれの半導体チップはワイヤーボンディングされて１つのパッケージに収容されている。このように半導体チップを積層し、３次元の積層メモリとすることで、大容量半導体装置の小型化が図られている。
【０００３】
さらに最近では、さらなる半導体装置の小型化と高速動作のためにワイヤーボンディングの代わりに、貫通電極を用いた積層メモリが開発されている。これらの積層メモリは積層された半導体チップ間を、半導体チップ内を貫通させた貫通電極により接続させている。貫通電極を使用することでワイヤーボンディングに起因するスペースやインダクタを減少させ、半導体装置のさらなる小型化、高速動作を達成するものとして期待されている。積層メモリは複数のメモリチップを積層させることでメモリモジュールやメモリシステムとすることができる。この積層メモリとして、例えばＤＲＡＭチップを積層した積層ＤＲＡＭがある。
【０００４】
大容量のメモリシステムは、エラー検出・訂正ビット（以下ＥＣＣビットと記す）を含んで構成される。このＥＣＣビットによりエラー検知や、エラー訂正が行われることで、データの信頼性を確保している。ＥＣＣビットを備えた従来のメモリモジュールの場合、メモリモジュール基板に単体メモリを平面配置し、データバスとは別にＥＣＣビット用のデータバスを追加設置していた。この為、データビットとＥＣＣビットの比を変更する場合には、データバスの増設で容易に対処できる。
【０００５】
これに対して積層メモリにおいては、メモリチップを三次元配置するため、データビット用データバスとＥＣＣビット用のデータバスとは共用となる。三次元構造では貫通電極の位置が全てのメモリチップにわたって共通であることから、ＥＣＣビット用に別のデータバスを設置することはできない。仮に三次元構造においてＥＣＣビット用に別データバスを設置した場合には、メモリ容量の一部分が無駄になり、メモリ容量の有効活用ができなくなる。このように従来では容易であったデータビットとＥＣＣビットの比を変更することが、積層メモリに於いては困難となる。
【０００６】
ＥＣＣビットを備えたメモリモジュール構成図として、図１に従来の単体メモリを平面配置した場合の構成図、図２に貫通電極を使用した積層メモリの構成図を示す。図１（Ａ）には、データビット：ＥＣＣビット＝８：１の場合を示す。メモリモジュール１０は、データビット用に８個、ＥＣＣビット用に１個、計９個の半導体メモリ１から構成される。ここでは８ビット構成品の半導体メモリ１が使用されている。メモリモジュールとしては、データビット用に８ビットｘ８＝６４ビット、ＥＣＣビット用に８ビットの計７２ビットのバス配線が設けられている。
【０００７】
図１（Ｂ）には、データビット：ＥＣＣビット＝４：１の場合を示す。メモリモジュール１０は、データビット用８個、ＥＣＣビット用２個の計１０個の半導体メモリ１から構成される。各半導体メモリ１は８ビット構成品である。メモリモジュールとしては、データビット用に８ビットｘ８＝６４ビット、ＥＣＣビット１６ビットで計８０ビットのバス配線が設けられている。現状のメモリモジュールは、複数の半導体メモリを配置し、各半導体メモリからのデータ用配線がそれぞれ設けられている。各半導体メモリには同じアドレスが入力され、それぞれのデータ用配線からデータが入出力される。このようにメモリモジュール基板にデータ用配線を増設することで、ＥＣＣビットを備えたメモリモジュールとすることができる。
【０００８】
このメモリモジュールを、貫通電極を有するメモリチップを積層した積層メモリとして構成する。データビット：ＥＣＣビット＝８：１の場合（図２Ａ）には、データ層３は８層、ＥＣＣ層は１層の計９層のメモリチップ２で構成される。データビット：ＥＣＣビット＝４：１の場合（図２Ｂ）には、データ層３は８層、ＥＣＣ層４は２層の計１０層のメモリチップ２で構成される。積層メモリにおいては、貫通電極の位置が全てのメモリチップにわたって共通である。そのためデータ用メモリバスとＥＣＣビット用のメモリバスとは共用される。従来のようにデータバスを追加する手法は採用できない。仮にＥＣＣビット用に別にデータバスを割り付けた場合にはメモリ容量の一部分が無駄になり、メモリ容量の有効活用ができなくなる。そのためＥＣＣビットを備えた積層メモリを構成することや、データビットとＥＣＣビットの比を変更することが困難になるという問題がある。
【０００９】
半導体チップを積層した積層半導体装置に関する特許文献として下記文献がある。特許文献１（特開２００６−１３３３７）では、積層半導体装置の複数本の信号伝送経路となるチップ間配線のうちの１つを選択し、それ以外のチップ間配線を電気的に切り離している。特許文献２（特開２００６−１２３５８）では、メモリセルアレイを入出力ビットに対応したサブバンク構成とし、入出力ビットが同じとなるようにメモリチップを貫通するチップ間配線を設けている。特許文献３（特開２００６−１２３３７）では、メモリチップの入出力ビット構成を変更するためのビット構成切り替え回路を備えたインターフェースチップが開示されている。
【００１０】
特許文献４（特開２００４−３２７４７４）では、複数のメモリチップをＩＯチップ上に積層して貫通電極で接続し、システムデータ信号とメモリチップからのデータ信号とをＩＯチップで変換している。特許文献５（特開２００３-１６３３２６）では、チップセレクト信号端子から複数の半導体チップのチップセレクト端子に接続するセレクト配線を備え、セレクト配線を切除することで１つの半導体チップを選択している。特許文献６（特表２００２−５１６０３３）には、垂直接合部で接合された複数のメモリ回路と、１つのコントロール回路が開示されている。上記した特許文献には、信号を切り替える切り替え回路又はヒューズを備えた積層半導体装置について開示されている。しかし、本願発明の課題に対する問題認識がなく、本願の課題を解決する技術に関しての示唆も記載されていない。
【００１１】
【特許文献１】特開２００６−１３３３７号公報
【特許文献２】特開２００６−１２３５８号公報
【特許文献３】特開２００６−１２３３７号公報
【特許文献４】特開２００４−３２７４７４号公報
【特許文献５】特開２００３-１６３３２６号公報
【特許文献６】特表２００２−５１６０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
大容量半導体装置の小型化と高速動作のために、貫通電極を用いた積層メモリが開発されている。しかし積層メモリにおいては、貫通電極の位置が全てのメモリチップにわたって共通であることから、ＥＣＣビット用のバスを設置することが出来ない。このようにデータ用メモリバスとＥＣＣビット用のメモリバスとは共用されることから、メモリ容量を効率よく使用した積層メモリを構成することができない。さらにデータビットとＥＣＣビットの比を変更することが困難になるという問題がある。
【００１３】
本発明の目的は、これらの課題に鑑み、同一構成のメモリチップを使用して所望のデータビットとＥＣＣビットの比を有する積層メモリを提供することにある。
【課題を解決するための手段】
【００１４】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１５】
本発明の積層メモリは、貫通電極を備えたメモリチップを積層し、データビットとＥＣＣビットとの比と、データビット用メモリチップの層数とＥＣＣビット用メモリチップの層数との比と、データビット用活性化マット数とＥＣＣビット用活性化マット数との比とを等しくし、積層される前記メモリチップは同一のチップ構成を有し、そのマット数は前記データビット用メモリチップの層数と前記ＥＣＣビット用メモリチップの層数の和よりも多いことを特徴とする。
【００１６】
本発明の積層メモリにおいては、データビット用に活性化される複数のマットを含むマットエリアを指定するマットアドレスビットを反転させたマットアドレスをＥＣＣビットのマットアドレスとすることで、前記データビット用に活性化される複数のマットの位置と異なる位置のマットをＥＣＣ用に活性化されるマットとすることを特徴とする。
【００１７】
本発明の積層メモリにおける前記メモリチップは、マット単位に制御系を有し、個別に動作指定可能であることを特徴とする。
【００１８】
本発明のメモリシステムは、システム基板に搭載されたインターポーザーと、ハブと、積層メモリとを備え、前記積層メモリは複数のメモリチップが積層され、データビットとＥＣＣビットとの比と、データビット用メモリチップの層数とＥＣＣビット用メモリチップの層数との比と、データビット用活性化マット数とＥＣＣビット用活性化マット数との比とを等しくし、積層されるメモリチップ内のマット数は前記データビット用メモリチップの層数と前記ＥＣＣビット用メモリチップの層数の和よりも多いことを特徴とする。
【００１９】
本発明のメモリシステムにおける前記ハブは、前記積層メモリとハブ間で授受されるデータをデータ列とＥＣＣ列として配列され、前記ハブから入出力することを特徴とする。
【００２０】
本発明のメモリシステムにおいては、データビット用に活性化される複数のマットを含むマットエリアを指定するマットアドレスビットを反転させたマットアドレスをＥＣＣビットのマットアドレスとすることで、前記データビット用に活性化される複数マットの位置と異なる位置のマットをＥＣＣビット用に活性化されるマットとすることを特徴とする。
【００２１】
本発明のメモリシステムにおける前記メモリチップは、マット単位に制御系を有し、個別に動作指定可能であることを特徴とする。
【発明の効果】
【００２２】
本発明のＥＣＣビットを備えた積層メモリは、データビット：ＥＣＣビット＝データ層数：ＥＣＣ層数＝データ用活性化マット数：ＥＣＣ用活性化マット数として構成する。このとき使用されるメモリチップ内のマット数は、積層する層数よりも大きいものとする。本発明の積層メモリは、データビットとＥＣＣビットの比に従って、層数と活性化マット数を決定する。本発明の積層メモリに使用されるメモリチップは、マットの制御を個別に指定できる機能と、動作モードを設定可能なレジスタを備えている。データ層のメモリチップには、活性化マット数をレジスタにより設定する。ＥＣＣ層のメモリチップはマットアドレスの読み替えを行って、ＥＣＣビット用マットをデータビット用のマット位置と競合しない位置のマットに切換える。このように積層メモリとして、各層及び各マットの動作を個別に制御できるように構成する。
【００２３】
本発明の構成によれば、同一構成のメモリチップを使用し、任意のデータビット数とＥＣＣビット数の比を構成できる。本発明のメモリチップを積層することで、ＥＣＣビットを備えた積層メモリが得られる。
【発明を実施するための最良の形態】
【００２４】
本発明の積層メモリについて、以下に図３〜図１２を参照して詳細に説明する。図３（Ａ）には積層メモリの構成図、図３（Ｂ）にはメモリチップのマット配置図を示す。図４は８マット構成のメモリチップを使用した積層メモリのマット配置図、図５は１６マット構成のメモリチップを使用した積層メモリのマット配置図、図６には１６マット構成のメモリチップを使用した積層メモリの他のマット配置図を示す。図７には積層メモリを使用したメモリシステム構成図を示す。図８にはメモリチップのレイアウト図を示す。図９には１６マット構成のメモリチップを使用した積層メモリのマット配置図、図１０には図９の積層メモリの貫通電極位置によるマットアクセスの説明図（Ａ）、タイムチャート（Ｂ）を示す。図１１には３２マット構成のメモリチップを使用した積層メモリのマット配置図、図１２には図１１の積層メモリの貫通電極位置によるマットアクセスの説明図（Ａ）、タイムチャート（Ｂ）を示す。
【００２５】
本発明の積層メモリは、データビット：ＥＣＣビット＝データ層数：ＥＣＣ層数＝データ用活性化マット数：ＥＣＣ用活性化マット数として構成する。このとき使用されるメモリチップ内のマット数は、積層する層数よりも大きいものとする。すなわちデータビットとＥＣＣビットの比に従って、層数と活性化マット数を決定する。積層するメモリチップは同一の構成であり、マットを個別に制御する機能と、レジスタとを有する。メモリチップはマット毎に制御系を備えることで、積層メモリの各層及び各マットの制御を個別に指定できる。例えば、データ層のメモリチップは活性化マット数をレジスタにより設定する。ＥＣＣ層のメモリチップはアドレスの読み替えを行って、ＥＣＣビットとデータビットの貫通電極位置を競合しない位置のマットに切換える。競合しない位置のマットの貫通電極によりデータビット、ＥＣＣビットを入出力させる。
【００２６】
メモリチップは、その動作モードを指定するためのレジスタを備えている。積層されたメモリチップは、層アドレスによりデータ層又はＥＣＣ層として割り付けられ、それぞれの動作モードが各メモリチップのレジスタに設定される。例えばデータ層のレジスタには同時動作するマット数が設定される。複数のマットを同時動作させるため、マットアドレスの一部のビットをDon't Care（無判定）とする。ＥＣＣ層のレジスタには、アドレス読み替えの情報が設定される。アドレス読み替えの情報としては、データ層の動作マットと物理的位置が異なるマットアドレスへの読み替え情報が設定される。アドレス読み替え情報としてマットを変更する場合には、データマットのエリアを指定するマットアドレスを反転させる。
【００２７】
ここで、積層メモリにおける層選択方法について説明する。同一構成であるメモリチップを積層した場合には、全てのメモリチップに入力されるアドレスも共通であることから、同時に全てのメモリチップが選択されることになる。同一構成でありながら、外部からの層アドレスにより個別の層を選択活性化させる方法には、例えば下記の層選択方法がある。これらの層選択方法は本願発明者が特願２００５−１３６６５９として出願したものであり、以下に簡単に説明する。
【００２８】
層選択方法として、層アドレスの貫通電極を螺旋接続する方法がある。ここでは例えば図３（Ａ）に示すデータ層３として８層、ＥＣＣ層４として２層の計１０層の層選択方法を説明する。各メモリチップは共通にＡ０〜Ａ９の１０本の層アドレス用の貫通電極を備えている。この層アドレスのうちＡ０の貫通電極がチップ選択信号となる。メモリチップは層アドレスの貫通電極の位置と、チップ上面におけるその信号取り出し用のパンブ位置が異なるように螺旋接続されている。例えばＡ０の貫通電極の取り出しパンプの位置はＡ１の貫通電極の位置とする。同様に入力される貫通電極と、出力するパンブの位置関係をＡ１→Ａ２、Ａ２→Ａ３、・・・、Ａ９→Ａ０となるように接続する。
【００２９】
このように螺旋接続されたメモリチップを積層した場合には、各メモリチップのアドレスＡ０の貫通電極に入力される層アドレスが異なることになる。Ａ０の貫通電極に入力されるアドレスは、積層されたメモリチップの下側から上側の方向に、Ａ０、Ａ９、Ａ８、・・・、Ａ２、Ａ１となる。ここで、例えば層アドレスとしてＡ０，Ａ２を選択した場合には最下層と、上から２番目の層が選択することができる。このように同一構成のメモリチップを積層した場合にも、共通の層アドレスにより個別層の活性化が可能となる。ここでは、螺旋接続による層選択方法を説明したが、同一構成のメモリチップを積層し、共通層アドレスにより個別層の活性化が可能であれば他の方法でもよい。
【００３０】
図３（Ａ）には貫通電極を備えた１０層のメモリチップ２からなる積層メモリ構成図を示す。データ層３を構成する８層のメモリチップ２、さらにＥＣＣ層４を構成する２層のメモリチップ２が積層されている。ここでは４層のデータ層３と１層のＥＣＣ層４とが１組となり、それぞれ分割動作することになる。データ層３とＥＣＣ層４は、データビットとＥＣＣビットの比に応じた複数のマットを同時動作させる。データ層３は、レジスタにより複数のマットを動作させる。ＥＣＣ層４は、レジスタにより入力されるアドレスを読み替え、データ層と異なる位置のマットを動作させる。この同時動作させるマットは、全てメモリチップ内の物理的位置が異なるように割り付けられる。物理的位置が異なるマットに割り付けることで、各マットのデータは別個の貫通電極により競合することなく入出力できる。
【００３１】
図３（Ｂ）にはメモリチップのマット配置図を示す。現在一般的に使用されているマット数は、２の乗数である８(２３)、１６(２４)、３２(２５)マット構成となっている。これらのマットは、個別に制御系を備え、その動作は個別に制御される。以下これらのメモリチップを使用した積層メモリの構成について説明する。
【００３２】
図４には、８マット構成のメモリチップを使用した積層メモリにおけるマット配置図を示す。データビット：ＥＣＣビット＝８：１の積層メモリは、メモリチップ内のマット数が９以上必要であることから、８マット構成のメモリチップでは構成できない。８マット構成のメモリチップでは、データビット：ＥＣＣビット＝４：１及び２：１の積層メモリが構成できる。図４（Ａ）に示すＥＣＣビットを含む積層メモリは、データビット：ＥＣＣビット＝４：１である。データビット：ＥＣＣビット＝データ層数：ＥＣＣ層数の条件から、データ層３を４層（３−１〜３−４）、ＥＣＣ層４を１層積層する。勿論データ層を８層、ＥＣＣ層を２層としても良い。この場合には、それぞれのデータ層４層＋ＥＣＣ層１層単位の分割動作となる。
【００３３】
各メモリチップ（３−１、３−２、３−３、３−４、４）には、層アドレスが割り付けられ、一致した層が選択されることになる。ＥＣＣ層４の層アドレスは、積層メモリがアクセスされるときには常に動作するように設定する。データビット：ＥＣＣビット＝データ用活性化マット数：ＥＣＣ用活性化マット数の条件から、データ用の活性化マット数は４となる。データ層３のメモリチップ内のレジスタに、活性化マット数を４に設定する。この際、各マットに印可されるアドレスに対し、データ層では４マット共通のアドレスとして解釈するため、その内の２ビットはDon't Care（無判定）とする。これに対し、ＥＣＣ層ではそのアドレス２ビットをそのまま解釈し１マットを指定する。
【００３４】
ＥＣＣ層４のレジスタには、アドレス読み替え情報が設定される。データ用マットとのバス競合を避ける為に、デー タ用４マットを含むエリアを指定するビットを反転させ、ＥＣＣビット用のマットを活性化させる。例えばデータ層３−１は８マット構成であり、マットアドレスは３ビットで０００〜１１１となる。例えばデータ層活性化マット（１ａ、１ｂ、１ｃ、１ｄ）のアドレスを０００〜０１１とする。これらのマットアドレスで変化していないで共通である最上位のビット０がエリアを指定するマットアドレスビットとなる。このエリアを指定するマットアドレスビットを反転させることで、データ用マットと位置が異なるマットを指定できる。
【００３５】
積層メモリへのアクセスによってアドレスが指定され、例えば、バンク１がアクセスされたとする。第１データ層３−１内の４マット（１ａ、１ｂ、１ｃ、１ｄ）をデータ層活性化マット３’として活性化する。それと同時に第５層はレジスタなどの情報からＥＣＣ層としてアドレスの読み替えを行う。ＥＣＣ層４内の１マット１ｅをＥＣＣ層活性化マット４’として活性化させる。ここで、同時に活性化されデータを入出力するデータマット、ＥＣＣマットをバンクと総称する。
【００３６】
このようにデータ層活性化マット３’と、ＥＣＣ層活性化マット４’の位置は、お互いの貫通電極が競合しない場所を指定する。このようにマットの物理的位置を異ならせることで、バンク１のアクセスに対して４マット分のデータビットと１マット分のＥＣＣビットの入出力が可能となる。このようにサフィックスａ、ｂ、ｃ、ｄの４マットがデータ用、サフィックスｅの１マットがＥＣＣ用として、それぞれ同時動作し、１つのバンクを構成する。図４（Ａ）の積層メモリでは、１〜８の８バンクのＥＣＣビット付きメモリとして動作することになる。
【００３７】
図４（Ｂ）には、データビット：ＥＣＣビット＝２：１の積層メモリを示す。積層メモリは２層（３−１、３−２）のデータ層３、１層のＥＣＣ層４から構成されている。例えばデータ層３としては、２マット（１ａ、１ｂ）がデータ層活性化マット３’として、ＥＣＣ層４としてはマット（１ｃ）がＥＣＣ層活性化マット４’として活性化される。ＥＣＣ層のマット１ｃは、データ層の２マットとはメモリチップの物理的位置が異なるマットとする。
【００３８】
データ層３のメモリチップ内のレジスタに、活性化マット数を２に設定する。この際、各マットに印可されるアドレスに対し、データ層では２マット共通のアドレスとして解釈するため、その内の１ビットはDon't Careとする。これに対し、ＥＣＣ層ではそのアドレス１ビットをそのまま解釈し１マットを指定する。ＥＣＣ層４のモードレジスタには、これらのアドレス読み替え情報が設定される。データ用マットとのバス競合を避ける為に、デー タ用２マットのエリアを指定するビットを反転させ、ＥＣＣビット用のマットを活性化させる。その他の構成や、動作については、データビット：ＥＣＣビット＝４：１の場合と同様であり、詳細説明は省略する。
【００３９】
８マット構成のメモリチップを使用した積層メモリの場合には、このようにデータビット：ＥＣＣビット＝４：１及び２：１の積層メモリが構成できる。ＥＣＣ層はそのマットアドレスを読み替えることで、データ層活性化マット３’とＥＣＣ層活性化マット４’の物理的位置を異ならせる。そのためメモリチップのデータ（ＥＣＣを含む）は、バンク毎に異なる貫通電極を経由して入出力される。これらのデータは後述するハブ（Ｈｕｂ）において、データ列及びＥＣＣ列として再配列され、入出力されることでＥＣＣビットを備えた積層メモリが構成できる。
【００４０】
次に図５に、１６マット構成のメモリチップを使用した積層メモリにおけるマット配置図を示す。１６マット構成の場合には、マット数が多いことから、データビット：ＥＣＣビット＝８：１、４：１及び２：１の積層メモリが構成できる。図５（Ａ）にはデータビット：ＥＣＣビット＝８：１の場合を、図５（Ｂ）にはデータビット：ＥＣＣビット＝４：１の場合を示す。
【００４１】
図５（Ａ）の積層メモリは８層（３−１〜３−８）のデータ層３、１層のＥＣＣ層４から構成されている。図においては、バンク１がアクセスされ、データ層活性化マット３’としてはマット１１〜１８の８マット、ＥＣＣ層活性化マット４’としてはマット１９の１マットが活性化される。ＥＣＣ層のマット１９は、データ層３の８マットとはメモリチップの物理的位置は異なるマットとし、お互いの貫通電極が競合しない場所を指定する。ここでは、データ層３のレジスタに、活性化マット数を８に設定する。そのためマットアドレスの３ビットはDon't Careとし、８マットを同時動作させる。ＥＣＣ層４のレジスタには、アドレス読み替え情報が設定される。データ用マットとのバス競合を避ける為に、データ用８マットのエリアを指定するビットを反転させ、ＥＣＣビット用のマットを活性化させる。
【００４２】
図５（Ｂ）の積層メモリは４層（３−１〜３−４）のデータ層３、１層のＥＣＣ層４から構成されている。図においては、バンク１がアクセスされ、データ層活性化マット３’としてはマット１１〜１４の４マット、ＥＣＣ層活性化マット４’としてはマット１５の１マットが活性化される。ＥＣＣ層のマット１５は、データ層３の４マットとはメモリチップの物理的位置は異なるマットとし、お互いの貫通電極が競合しない場所を指定する。ここでは、データ層３のレジスタに、活性化マット数を４に設定する。そのためマットアドレスの２ビットはDon't Careとし、４マットを動作させる。ＥＣＣ層４のレジスタには、アドレス読み替え情報が設定される。データ用マットとのバス競合を避ける為に、デー タ用４マットのエリアを指定するビットを反転させ、ＥＣＣビット用のマットを活性化させる。データビット：ＥＣＣビット＝２：１については、同様にして構成できることからその説明は省略する。
【００４３】
１６マット構成のメモリチップを使用した積層メモリの場合には、このようにデータビット：ＥＣＣビット＝８：１、４：１及び２：１の積層メモリが構成できる。ＥＣＣ層のマットアドレスを読み替えることで、データビットとＥＣＣビットのマットの物理的位置を異ならせる。そのためメモリチップのデータ（ＥＣＣを含む）は、バンク毎に異なる貫通電極を経由して入出力される。これらのデータは後述するハブ（Ｈｕｂ）により、データ列及びＥＣＣ列として再配列され、入出力されることでＥＣＣビットを備えた積層メモリが構成できる。
【００４４】
次に、１６マット構成のメモリチップを使用した積層メモリの他の構成例を図６に示す。本構成は、データ層活性化マット３’のマットとして複数のデータ層（３−１、３−２）のマットに割り付け、１つのバンクとした構成例である。図６にデータビット：ＥＣＣビット＝４：１の積層メモリのマット配置を示す。ここでは１６マット構成のメモリチップを使用しているが、マット数に限定されるものではない。他のマット構成のメモリチップにおいても、複数のデータ層に分割してデータマットを割り付けて構成できるものである。
【００４５】
図６の積層メモリは、層数としては４層（３−１〜３−４）のデータ層３と、１層のＥＣＣ層４から構成されている。図においては、データ層活性化マット３’としてはマット１１〜１４の４マット、ＥＣＣ層活性化マット４’としてはマット１５の１マットが活性化される。しかし４つのデータ層活性化マットのうちマット１１，１２はデータ層３−１に、マット１３，１４はデータ層３−２に分散して配置されている。このときも各マットの貫通電極が競合しないようにマット配置する。
【００４６】
さらに、ＥＣＣ層のマット１５は、データ層３の４マットとはメモリチップの物理的位置は異なるマットとし、お互いの貫通電極が競合しない場所を指定する。ここでは、データ層３のレジスタに、アドレス読み替え情報を設定し、４マットを同時動作させる。ＥＣＣ層４のレジスタには、アドレス読み替え情報を設定し、データ用マットとのバス競合を避ける。データ層活性化マットを複数のデータ層３に分散させた場合には消費電力が分散され、積層メモリ内の熱分布が均一化できる効果が得られる。
【００４７】
次に、上記した積層メモリを複数備えたメモリシステムについて説明する。図７に示すメモリシステム１３は、システム基板７上に複数のメモリブロック１２を搭載している。メモリブロック１２はメモリチップ２を複数積層した積層メモリ１１、インターポーザー５と、ハブ（Ｈｕｂ）６から構成されている。インターポーザー５により積層メモリ１１及びハブ６に接続する。ハブ６はメモリ制御チップであり、外部からの制御信号（クロック、コマンド、アドレス）を入力され、データを入出力する。入力された制御信号により積層メモリ１１の各層・各マットの動作を制御する。ハブ６は積層メモリのデータを、貫通電極を経由して入出力する。積層メモリ１１とハブ６間で授受されるデータは、ハブ６においてデータ列とＥＣＣ列として配列され、ハブ６と外部システム間で授受される。
【００４８】
図８に図７に対応するメモリチップ２のレイアウト例を示す。メモリチップ２は、メモリ容量は１Ｇビット、１６マットで構成される。１マットあたり６４Ｍビットの容量で、データビット（ＤＱ）数は３２である。マット毎に個別のコマンドアドレス制御系（Ｃ／Ａ ctrl）を有し、マット単位に動作を制御可能である。すなわちハブ６からの制御信号によって各層・各マットの制御を個別に指定され、同時動作可能な単位である。さらにレジスタ（不図示）を備え、レジスタには、データ層、ＥＣＣ層としてのそれぞれの動作モードが設定される。
【００４９】
図８のメモリチップを使用したデータビット：ＥＣＣビット＝２：１の積層メモリのマット配置図、動作例を図９、１０に示す。図９の積層メモリは、データ層３としては３−１，３−２の２層、ＥＣＣ層４は１層のメモリチップから構成される。図１０には動作例として、マットアクセスの説明図（Ａ）、タイムチャート（Ｂ）を示す。
【００５０】
図９の積層メモリは３層１６バンク構成で、データ層３は２層（３−１、３−２）、ＥＣＣ層４は１層から構成される。各マットのデータビット数が３２の場合、９６ビット（３２ｘ２＋３２）の データ入出力が可能で、しかも４バンク同時動作が可能である。データ層３−１のマット１ａ、１ｂ及びＥＣＣ層４のマット１ｃと、が１つのバンクを構成する。全体としては１６バンク構成である。しかし、お互いの貫通電極が競合しない位置のバンクのみが同時動作可能なことから、同時動作可能なバンク数は４バンクである。例えばバンク１〜４が同時動作可能である。積層するメモリチップ数を増し、６層３２バンク（データ層は４層、ＥＣＣ層は２層）、９層４８バンク（データ層は６層、ＥＣＣ層は３層）とすることもできる。しかし積層するメモリチップ数を増した場合も、貫通電極が競合しない位置のバンクのみが同時動作可能なことから同時動作可能なバンク数は４バンクである。
【００５１】
これらの積層メモリの動作例を図１０に示す。図１０（Ａ）に貫通電極位置によるマットアクセスの説明図、図１０（Ｂ）にはそのタイムチャートを示す。図１０では９層４８バンク（データ層は６層、ＥＣＣ層は３層）構成である。ここでの積層メモリは、１つのコマンドから次のコマンドまでの最小コマンド期間ｔＲＣは４５ｎｓである。従ってｔＲＣ（４５ｎｓ）には、クロック４ｎｓとすれば、１２アクセスが必要となる。図１０(Ａ)には横（Ｘ）方向に貫通電極位置、縦（Ｙ）方向にはメモリチップの層を示す。ここでは２層のデータ層と１層のＥＣＣ層を１組とし、３組の計９層が積層されている。これらの３組は、それぞれ分割動作するものである。
【００５２】
これらのアクセス例としては、第１クロックで第１組目の４バンク（１−１〜１−４）をアクセスする。第２クロックで第２組目の４バンク（２−１〜２−４）を、第３クロックで第３組目の４バンク（３−１〜３−４）をアクセスする。続いて第４クロックで第１組目の４バンク（１−５〜１−８）を、第５クロックで第２組目の４バンク（２−５〜２−８）を、第６クロックで第３組目のバンク４（３−５〜３−８）をアクセスする。これらのアクセスを順次繰り返し、第１２クロックで第３組目の４バンク（３―１３〜３−１６）をアクセスする。このように１２サイクルにおいて、９層の全ての４８バンクをアクセスする。もし、第１組のみの２層のデータ層と１層のＥＣＣ層で構成した場合には、１２サイクル中の４サイクルのみが使用されることになる。ｔＲＣを最大限に活用するためには、複数組を積層して構成することが好ましい。
【００５３】
同様に、３２マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝２：１の積層メモリのマット配置図、動作例を図１１、１２に示す。図１１に積層メモリのマット配置図、図１２（Ａ）に貫通電極位置によるマットアクセスの説明図、図１２（Ｂ）にはそのタイムチャートを示す。図１１では３層３２バンク構成、データ層３としては３−１，３−２の２層、ＥＣＣ層４は１層のメモリチップから構成される。各マットのデータビット数が３２の場合、９６ビット（３２ｘ２＋３２）のデータ入出力が可能で、８バンク同時動作が可能である。
【００５４】
例えばデータ層３−１のマット１ａ、１ｂ及びＥＣＣ層４のマット１ｃと、が１つのバンクを構成する。全体としては３２バンク構成である。しかし、お互いの貫通電極が競合しない位置のバンクのみが同時動作可能なことから、同時動作可能なバンク数は８バンクである。積層するメモリチップ数を増し、６層６４バンク（データ層は４層、ＥＣＣ層は２層）、９層９６バンク（データ層は６層、ＥＣＣ層は３層）とすることもできる。しかし積層するメモリチップ数を増した場合も、貫通電極が競合しない位置のバンクのみが同時動作可能なことから同時動作可能なバンク数は８バンクである。
【００５５】
これらの積層メモリの動作例を図１２に示す。図１２（Ａ）に貫通電極位置によるマットアクセスの説明図、図１２（Ｂ）にはそのタイムチャートを示す。図１２（Ａ）には１〜６層のみを示し７〜９層は省略しているが、２層のデータ層と１層のＥＣＣ層を１組とした３組からなる９層９６バンク（データ層は６層、ＥＣＣ層は３層）構成である。ここでの積層メモリの１つのコマンドから次のコマンドまでの最小コマンド期間ｔＲＣは４５ｎｓとする。従ってｔＲＣ（４５ｎｓ）には、クロック８ｎｓとすれば、６アクセスが必要となる。図１２(Ａ)には横（Ｘ）方向に貫通電極位置、縦（Ｙ）方向にはメモリチップの層を示す。
【００５６】
これらのアクセス例としては、第１クロックで第１組目の８バンク（１−１〜１−８）をアクセスする。第２クロックで第２組目の８バンク（２−１〜２−８）を、第３クロックで第３組目の８バンク（３−１〜３−８）をアクセスする。続いて第４クロックで第１組目の８バンク（１−９〜１−１６）を、第５クロックで第２組目の８バンク（２−９〜２−１６）を、第６クロックで第３組目の８バンク（３−９〜３−１６）をアクセスする。このように６サイクルにおいて、９層４８バンクのうちの半数のバンクをアクセスできる。６層あるいは９層の場合には、全バンクをスキャンすることなく、ｔＲＣの１サイクル後に最初にアクセスしたバンクにアクセス可能となる。全バンクスキャンアクセス方式とした場合には、６層の場合は８アクセス（６４ｎｓ）、９層の場合は１２アクセス（９６ｎｓ）で、全バンクをアクセスできる。これらのアクセス方式は任意に設定できる。
【００５７】
本発明のＥＣＣビットを備えた積層メモリは、データビット：ＥＣＣビット＝データ層数：ＥＣＣ層数＝データ用活性化マット数：ＥＣＣ用活性化マット数として構成する。このとき使用されるメモリチップ内のマット数は、積層する層数よりも大きいものとする。すなわちデータビットとＥＣＣビットの比に従って、層数と活性化マット数を決定する。積層メモリに使用されるメモリチップは、レジスタと、マット毎にマットの制御を個別に指定できる機能を有する。
【００５８】
データ層のメモリチップには、データ層活性化マット数をレジスタにより指定する。アドレス指定によってＥＣＣ層に指定された層はアドレスの読み替えを行って、データ層活性化マットとＥＣＣ層活性化マット位置を競合しない位置に切換える。このように積層メモリの各層・各 マットの動作は個別に制御される。本発明の構成によれば、同一構成のメモリチップを使用し、任意のデータビット数とＥＣＣビット数の比を構成できる。本発明のメモリチップを積層することで、ＥＣＣビットを備えた積層メモリが得られる。
【００５９】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００６０】
【図１】従来例におけるデータビット：ＥＣＣビット＝８：１、４：１のメモリモジュールの構成図（Ａ），（Ｂ）である。
【図２】本発明におけるデータビット：ＥＣＣビット＝８：１，４：１の積層メモリの構成図（Ａ），（Ｂ）である。
【図３】本発明におけるデータビット：ＥＣＣビット＝４：１の積層メモリの構成図（Ａ）、メモリチップのマット配置図（Ｂ）である。
【図４】本発明における８マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝４：１，２：１の積層メモリのマット配置図（Ａ），（Ｂ）である。
【図５】本発明における１６マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝８：１，４：１の積層メモリのマット配置図（Ａ），（Ｂ）である。
【図６】本発明における１６マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝４：１の積層メモリの他のマット配置図である。
【図７】本発明の積層メモリを使用したメモリシステム構成図である。
【図８】本発明におけるメモリチップのレイアウト図である。
【図９】本発明における１６マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝２：１の積層メモリのマット配置図である。
【図１０】本発明における１６マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝２：１の積層メモリの貫通電極位置によるマットアクセスの説明図（Ａ）、タイムチャート（Ｂ）である。
【図１１】本発明における３２マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝２：１の積層メモリのマット配置図である。
【図１２】本発明における３２マット構成のメモリチップを使用したデータビット：ＥＣＣビット＝２：１の積層メモリの貫通電極位置によるマットアクセスの説明図（Ａ）、タイムチャート（Ｂ）である。
【符号の説明】
【００６１】
１    半導体メモリ
２    メモリチップ
３    データ層
３’    データ層活性化マット
４    ＥＣＣ層
４’    ＥＣＣ層活性化マット
５    インターポーザー
６    ハブ(Ｈｕｂ)
７    システム基板
１０    メモリモジュール
１１    積層メモリ
１２    メモリブロック
１３    メモリシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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