(57)【要約】【課題】少ない制御電圧変化で発振ループ部の容量を大きく変化させて、発振周波数の可変範囲を拡大したインバータ発振器を提供する。【解決手段】このインバータ発振器５０は、帰還抵抗Ｒｆを有するインバータ回路５と、インバータ回路５の入出力端子間に接続した水晶振動子（圧電振動子）Ｘと、水晶振動子Ｘを含む発振ループ部４と、を備えたインバータ発振器であって、インバータ回路５の入力側に接続した直流阻止用の容量素子Ｃ３と、直流阻止用の容量素子Ｃ３に直列接続したバラクタ３と、バラクタ３に端子１から制御電圧を印加するための抵抗Ｒ１と、バラクタ３に端子２から基準電圧を印加するための抵抗Ｒ２と、を備え、インバータ回路５の出力側とバラクタ３のカソード側とを発振ループ部４に並列接続して構成されている。また、発振ループ部４は、水晶振動子Ｘと容量素子Ｃ１、Ｃ２により構成されている。【選択図】図１
2008211768.tif 000002
【特許請求の範囲】
【請求項１】
第１の定電位を電源電圧の基準電位とした半導体素子からなる増幅回路と、可変容量素
子と、圧電振動子と、該圧電振動子と閉回路を構成する容量回路と、を備え、
前記増幅回路と前記可変容量素子とを直列に接続した直列回路を有し、
前記容量回路が複数の容量素子を直列接続し、該直列接続の接続中点を第１の定電位用
の回路に接続した構成であり、
前記閉回路の前記接続中点を除く２つの接続中点を接続点として前直列回路と前記閉回
路とを並列接続したことを特徴とする発振器。
【請求項２】
前記可変容量素子が電圧制御型の可変容量素子であり、前記可変容量素子の一方の電圧
入力用端子と前記閉回路との一方の接続点との間に交流阻止用の抵抗を接続した構成であ
ることを特徴とする請求項１に記載の発振器。
【請求項３】
前記容量回路が可変容量素子からなる容量素子を有することを特徴とする請求項１に記
載の発振器。
【請求項４】
前記第１の定電位用の回路が接地用の回路であり、前記増幅回路が接地端子を有する単
電源型のインバータ増幅回路であることを特徴とする請求項１に記載の発振器。
【請求項５】
前記増幅回路がＮＰＮ型のトランジスタであり、該トランジスタのエミッタが接地用の回
路に接続されていることを特徴とする請求項１に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器に関し、さらに詳しくは、制御電圧により発振周波数の可変幅を広範
囲に調整可能とする回路技術に関するものである。
【背景技術】
【０００２】
従来からインバータ増幅回路を利用した発振器が提案され、装置の小型化に寄与してい
る。
この発振器は、一般に圧電振動子の発振を帰還増幅するように構成されている。しかし、
圧電振動子の発振周波数は発振ループ部内の容量素子の容量で決定され、固定的なもので
あった。そこで、出力される発振周波数を可変とする方法として、図１０に示すようなＶ
ＣＯ（電圧制御発振器）がある。
【０００３】
図１０は特許文献１に開示されている従来のインバータ発振器の回路図である。このイ
ンバータ発振器は、基本的には、インバータ３４と帰還抵抗３５とを備えたインバータ増
幅回路３１、発振子３２及び電圧制御部３３を有する。
そして、インバータ３４の入力側に直流阻止用の容量素子３８を直列に接続し、この直
列回路の容量素子３８側の一端子Aと接地用の回路との間に電圧可変容量素子３９を接続
すると共に、一端子（中点）Ａと制御電圧を印加する為の端子Ｂとを抵抗４０を介して接
続した構成を有する。また、インバータ回路３４と容量素子３８との直列回路に発振子３
２を並列に接続した構成を有すると共に、インバータ回路３４の出力側と接地用の回路と
の間に容量素子３７を接続した構成を有する。
このような構成において発振子３２と容量素子３７と電圧制御型の可変容量素子３９と
からなる閉回路は発振周波数を決定する発振ループ部となる。そして、端子Ｂから制御電
圧を印加して電圧可変容量素子３９の容量を可変とすることにより、発振周波数の調整を
可能にしている。
【０００４】
また、特許文献２には、発振増幅回路の入出力に夫々可変容量部を備えた電圧制御発振
器について開示されている。
【特許文献１】特開平７−２７３５４７号公報
【特許文献２】特開平３−６８２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１及び２に開示されている従来技術は、何れも発振ループ部中
にのみ可変容量素子３９を備えた構成である。
このような構成において可変容量素子３９の容量変化量に対する周波数変化量を可能な
限り大きく設定する為には、可変容量素子３９の容量可変範囲を広く構成する必要がでて
くる。
しかし、可変容量素子３９の容量変化範囲の拡大には限界がある。
特に、圧電振動子以外の発振回路部分を集積回路（ＩＣチップ）化した場合では、可変
容量素子３９の容量変化範囲を最適化するためにＩＣチップの製造プロセスを詳細に見直
すことが必要になり開発時間・コストの問題から現実的には容易ではない。
更に、ＩＣチップの製造プロセスの見直しを図りシミュレーションにおいて最適化設計
を行ったとしても、実機に於いては可変容量素子３９に並列に発生する寄生容量の影響を
強く受けることとなり、所望の周波数変化量、周波数の制御機能が得られないという問題
があった。
本発明は、かかる課題に鑑み、発振周波数の可変量の制御が行い易く、また発振周波数
の可変範囲を拡大したインバータ発振器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明はかかる課題を解決するために、第１の定電位を電源電圧の基準電位とした半導
体素子からなる増幅回路と、可変容量素子と、圧電振動子と、該圧電振動子と閉回路を構
成する容量回路と、を備え、
前記増幅回路と前記可変容量素子とを直列に接続した直列回路を有し、
前記容量回路が複数の容量素子を直列接続し、該直列接続の接続中点を第１の定電位用
の回路に接続した構成であり、
前記閉回路の前記接続中点を除く２つの接続中点を接続点として前直列回路と前記閉回
路とを並列接続したことを特徴とする。
【０００７】
本発明は、増幅回路に直列に可変容量素子を接続し、この直列回路に発振ループ部を並
列接続したことにより寄生容量を可変容量素子のバイパスコンデンサとして働かせること
を可能にし、大きく周波数を変化させることができる。
また、前記可変容量素子が電圧制御型の可変容量素子であり、前記可変容量素子の一方
の電圧入力用端子と前記閉回路との一方の接続点との間に交流阻止用の抵抗を接続した構
成であることを特徴とする。
【０００８】
本発明は、増幅回路に直列に可変容量素子を接続し、この直列回路に発振ループ部を並
列接続したことにより、寄生容量を積極的に利用した構成となり、少ない制御電圧の変化
で大きく周波数を変化させることができる。
また、前記容量回路が可変容量素子からなる容量素子を有することを特徴とする。
【０００９】
本発明は、増幅回路に直列に可変容量素子を接続し、この直列回路に発振ループ部を並
列接続したことにより寄生容量を可変容量素子のバイパスコンデンサとして働かせること
を可能にし、大きく周波数を変化させることができる。
また、前記第１の定電位用の回路が接地用の回路であり、前記増幅回路が接地端子を有
する単電源型のインバータ増幅回路であることを特徴とする。
【００１０】
本発明は、増幅回路に直列に可変容量素子を接続し、この直列回路に発振ループ部を並
列接続したことにより寄生容量を可変容量素子のバイパスコンデンサとして働かせること
を可能にし、大きく周波数を変化させることができる。
また、前記増幅回路がＮＰＮ型のトランジスタであり、該トランジスタのエミッタが接
地用の回路に接続されていることを特徴とする。
【００１１】
本発明は、増幅回路に直列に可変容量素子を接続し、この直列回路に発振ループ部を並
列接続したことにより寄生容量を可変容量素子のバイパスコンデンサとして働かせること
を可能にし、大きく周波数を変化させることができ、且つ雑音特性に優れた発振器を実現
できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記
載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限
り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１３】
図１は本発明の第１の実施形態に係る発振器の回路構成図である。本発明に基づく発振
器５０は、第１の定電位である接地電位を電源電圧の基準電位とした半導体素子からなる
増幅回路と、水晶振動子（圧電振動子）Ｘと、水晶振動子Ｘと閉回路を構成する容量回路
と、電圧制御型の可変容量素子（バラクタ）とを備える。
そして更に、増幅回路は例えば単電源タイプであり電源端子と入出力端子の他に接地用
の回路（第１の定電位用の回路）に接続する為の接地端子とを有するインバータ回路５と
、帰還抵抗Ｒｆとで構成されたインバータ増幅回路である。
インバータ増幅回路とバラクタ３とが直流阻止用の容量素子Ｃ３を介して第１の直列回
路を構成するものである。
第１の直列回路が水晶振動子Ｘと並列接続した構成である。
容量回路は容量素子Ｃ１と容量素子Ｃ２との一端子同士を接地用の回路（第１の定電位
用の回路）を接続点とした直列回路である。
容量回路と水晶振動子Ｘとを並列接続した閉回路を有する。
更に、電圧入力用端子１と電圧入力用端子（基準電圧入力用端子）２はバラクタ３の容
量値を制御する為の制御電圧が印加される端子である。
電圧入力用端子１はバラクタ３の一方の端子と交流阻止用の抵抗Ｒ１を介して接続し、
基準電圧入力用端子２はバラクタ３の他方の端子と交流阻止用の抵抗Ｒ２を介して接続し
た構成である。
そして、図１（ａ）の発振器５０は、インバータ回路５の入力端子側に可変容量素子３
のアノードを接続した構成であり、図１（ｂ）の発振器５０Ａは、インバータ回路５の入
力端子側に可変容量素子３のカソードを接続した構成である。
このような回路は、水晶振動子Ｘと容量素子Ｃ１と容量素子Ｃ２及び接地用の回路から
成る閉回路を発振回路の発振状態を主に左右する発振ループ部（共振回路部）４としたも
のである。
尚、本実施形態では、電圧可変容量素子としてバイポーラ型の可変容量ダイオードを使
用した回路構成であるが、他の素子としてＭＯＳ型の可変容量素子を使用しても構わない
。
ＭＯＳ型の可変容量素子は、バイポーラ型の可変容量ダイオードと比較して電圧変化に
対する容量変化量が大きい特性を有している。
従って、ＭＯＳ型の可変容量素子のこのような優れた特性を有効に生かし周波数可変範
囲が広範囲な発振器を実現する為には本発明に基づく発振回路の構成が有効である。
【００１４】
そしてこのような構成の発振器５０は、インバータ回路５の入力端子と接地用の回路と
の間に寄生容量が存在するのでこの寄生容量と容量素子Ｃ３とを介して可変容量素子３の
アノードを接地用の回路に接続した構成を有することになる。
即ち、本実施形態は、増幅回路の入力端子又は出力端子のうち少なくとも一方の端子と
発振ループ部を構成する回路配線（接地用の回路以外）との間に可変容量素子を挿入接続
した構成を特徴としたものである。
そして、このような構成は、増幅回路との接続側のバラクタ３の端子と接地用の回路と
の間にバイパス専用の容量素子を準備したのではなく、半導体素子（半導体部品）として
の増幅回路内にてこれまで周波数変化量の増加を妨げるなどの要因として厄介ものであっ
た寄生容量（例えば：インバータ回路やトランジスタの入力端子と接地との間に発生する
寄生容量）をバラクタ３と接地用の回路とを交流接続するバイパス用の容量素子として積
極的に利用したものであり、これにより単純に容量素子Ｃ１にバラクタと固定容量素子と
から成る直列回路を並列接続した場合の構成と比較して周波数可変量の制御を行い易い利
点の他に、発振器の小型化にも有利である。
また、水晶振動子Ｘ以外の発振器を構成する回路を一つのＩＣチップで構成した発振器
に本発明を適用してもよく、この場合、ＩＣチップ内に多くの浮遊容量が発生するのでバ
ラクタ３をより大きな値の浮遊容量で接地用の回路に接続することが出来るのでより効果
的にバラクタ３を機能させることができる。
【００１５】
図２は本発明の第２の実施形態に係るインバータ発振器の回路構成図である。図１の実
施形態と同じ構成要素には図１と同じ参照番号を付して説明する。このインバータ発振器
は、図１の直流阻止用の容量素子Ｃ３を省略して、バラクタ３の一端子をインバータ回路
５の入力側に接続した直列回路に発振ループ部４の容量回路を並列接続し、インバータ回
路５の入力側または出力側のバイアス電圧をバラクタ３に印加する基準電圧としたもので
ある。
即ち、図２（ａ）に示す本実施形態は、図１（ａ）に示した回路図に対して直流阻止用
の容量素子Ｃ３を省略してバラクタ３のアノードをインバータ回路５の入力側（増幅回路
の入力側）に接続したものである。従って、バラクタ３の基準電圧はインバータ回路５の
入力に帰還された帰還抵抗Ｒｆにより発生するバイアス電圧を利用するものであるから、
容量素子Ｃ３と基準電圧を印加する為の回路が不要となり、回路構成を更に簡略化するこ
とができる。
図２（ｂ）のインバータ発振器５１Ａは、バラクタ３の極性を反転したものである。
【００１６】
図３は本発明の第３の実施形態に係るインバータ発振器の回路構成図である。図１の実
施形態と同じ構成要素には図１と同じ参照番号を付して説明する。この発振器５２は、帰
還抵抗Ｒｆとインバータ回路５とを有する増幅回路と、インバータ回路５の入出力端子間
に接続した水晶振動子Ｘと、水晶振動子Ｘを含む発振ループ部４と、を備えたインバータ
発振器である。
そして、インバータ回路５の出力側に接続した直流阻止用の容量素子Ｃ３と、直流阻止用
の容量素子Ｃ３に直列接続したバラクタ３と、を備える。
更に、インバータ回路５の入力側とバラクタ３の一方の端子との間の直列回路を発振ルー
プ部４を構成する容量回路に並列接続した構成を有する。
このような構成の発振回路５２は、バラクタ３の端子間の電位差を変化させて、バラク
タ３の容量を可変することにより、当該発振器５２の発振周波数を可変とするものである
。
そして図３（ａ）の本実施形態は、帰還抵抗Ｒｆを有するインバータ回路５の出力側に
、インバータ回路５の出力バイアス電圧に影響を与えないように、直流素子用の容量素子
Ｃ３を接続し、その容量素子Ｃ３の他端にバラクタ３のアノードを直列に接続し、カソー
ドを発振ループ部４と並列接続した構成を有する。
そして、半導体部品であるインバータ回路５の出力端子と接地との間に有する寄生容量を
介して容量素子Ｃ３と増幅回路の出力端子との接続点が接地に接続されている。その為、
バラクタ３の端子間の電位差を変化させてバラクタ３の容量を可変することにより、容量
素子Ｃ２の並列容量が変化するので当該発振器５０の発振周波数を可変できる。
この構成により、バラクタ３の両端に電位差を与えることにより、容量を変化させて発振
周波数を可変とするものである。これにより、寄生容量を可変容量素子のバイパスコンデ
ンサとして働かせることを可能にし、少ない制御電圧の変化で大きく周波数を変化させる
ことができる。
図３（ｂ）のインバータ発振器５２Ａは、バラクタ３の極性を反転したものである。
【００１７】
図４は本発明の第４の実施形態に係るインバータ発振器の回路構成図である。図１の実
施形態と同じ構成要素には図１と同じ参照番号を付して説明する。
このインバータ発振器５３は、図３示す回路に対して直流阻止用の容量素子Ｃ３を省略
して、バラクタ３の一方の端子とインバータ回路５の出力側とを接続し、インバータ回路
５の入力側とバラクタ３の他端子とを発振ループ部４を構成する容量回路に並列接続し、
インバータ回路５の出力側のバイアス電圧をバラクタ３の基準電圧としたものである。
従って、バラクタ３の基準電圧はインバータ回路５の出力から発生するバイアス電圧を
利用するものである。これにより、容量素子Ｃ３と基準電圧を印加する回路が不要となり
、回路構成を更に簡略化することができる。
図４（ｂ）のインバータ発振器５３Ａは、バラクタ３の極性を反転したものである。
【００１８】
図５は本発明の第５の実施形態に係るインバータ発振器の回路構成図である。図１の実
施形態と同じ構成要素には図１と同じ参照番号を付して説明する。このインバータ発振器
５４は、帰還抵抗Ｒｆとインバータ回路５とを有する増幅回路と、インバータ回路５の入
出力端子間に接続した水晶振動子Ｘと、水晶振動子Ｘを含む発振ループ部４と、を備えた
インバータ発振器である。
そしてインバータ回路５の入力端子側に直流阻止用の容量素子Ｃ３の一方の端子を接続
し、出力端子側に直流阻止用の容量素子Ｃ４を接続し、各直流阻止用の容量素子Ｃ３の他
方端子にバラクタ３の一方の端子を接続した構成を有する。
更に、容量素子Ｃ４の他方の端子、バラクタ６を接続した直列回路、を備えると共に、
当該直列回路を発振ループ部４を構成する容量回路に並列接続した構成を有する。
このような発振器５３は、各バラクタ３、６の両端に電位差を与えて各バラクタ３、６
の容量を可変とすることにより、当該インバータ発振器５４の発振周波数を可変するもの
である。
尚、図示は省略するが、バラクタ３、６の極性を夫々逆にしても構わない。また、直流
阻止用の容量素子Ｃ３、Ｃ４と端子２及び端子７を省略して、増幅回路の入出力側のバイ
アス電圧を基準電圧とし、端子１と端子８に可変電圧である制御電圧を入力構成でも構わ
ない。
即ち、本実施形態は、複数のバラクタ３、６が直列に接続されて、且つ発振ループ部４
とが並列接続されるので、周波数の可変範囲を広く、且つ複雑な制御ができる。
【００１９】
図６は本発明の第６の実施形態に係るインバータ発振器の回路構成図である。
同じ構成要素には図２と同じ参照番号を付して説明する。この発振器５５は、図３にお
ける実施形態の発振ループ部４内の少なくとも一方の容量素子（本実施形態ではＣ１）を
バラクタ９としたものである。尚、本実施形態としては、図２の構成を例にして記載して
いるが、全ての実施形態の発振器に適応可能である。
即ち、本実施形態では、図２に示す回路図に対して発振ループ部４内の容量素子Ｃ１を
バラクタ９に置き換えた構成である。これにより、バラクタ３のみで周波数制御する場合
と比較して更に発振周波数の可変範囲を拡げることができる。尚、バラクタ９を挿入する
位置は、制御電圧が印加される位置にある容量素子と置き換えすることが有効である。
このような構成であれば、バラクタ３を用いずに単純にバラクタ９に他のバラクタを固
定容量を介して並列接続した場合の構成と比較して周波数可変量の制御を行い易い利点の
他に、発振器の小型化にも有利である。
尚、図１〜６において、バラクタ３と発振ループ部（Ｃ１またはＣ２）との間に直流阻
止用の容量素子を挿入する事も可能である。
また、以上の説明では、発振回路としてインバータ型の発振器に適用する場合について
説明したが、これに限らず、コルピッツ型等の他の構成の発振器に適用しても本発明の主
旨を逸脱するものではない。
【００２０】
図７は本発明の第７の実施形態に係るインバータ発振器の回路構成図である。同じ構成
要素には図１と同じ参照番号を付して説明する。この発振器５６は、バラクタＤ２、Ｄ３
に温度補償電圧を印加できるよう構成した温度補償発振器である。
即ち、バラクタＤ２と温度補償電圧を印加する為の端子とを抵抗Ｒ３を介して接続する
と共に、バラクタＤ３と温度補償電圧を印加する為の端子とを抵抗Ｒ４を介して接続した
構成を有する。温度補償電圧としては例えば温度に対して一次関数を呈する電圧変化特性
を有する制御電圧を適用する。また、例えばバラクタ３にも一次関数を呈する電圧特性を
有する制御電圧を印加することで発振器の周波数温度補償能力を高く構成することが出来
る。これにより、温度補償可能な水晶振動子Ｘのカットアングルを広くすることができる
。
即ち、上述した発振回路５６であれば、水晶振動子Ｘの個体間での周波数温度特性のば
らつきが大きい場合であっても無理なく温度補償することが可能である。
尚、低温時において発振回路の負性抵抗の大きさが小さく発振し難いような場合は、低
温に向かうに従いバラクタ３の容量値を大きく変化させるような制御電圧を印加すること
が良い。このような構成は、低温時に増幅回路の入力端子と発振ループ部との間のインピ
ーダンスが小さくなるよう制御することになるので発振が起き易いものとなる。
尚、バラクタはＭＯＳ型のバラクタなども利用できる。この場合、例えばバラクタ３の
替わりにＭＯＳバラクタを接続するには、ＭＯＳバラクタのゲートと抵抗Ｒ１とを接続し
、ＭＯＳバラクタのバックゲートと抵抗Ｒ２とを接続すればよい。
また、増幅回路はＣＭＯＳを使ったインバータ増幅回路だけではなく、図８に示すよう
にＮＰＮ型のバイポーラトランジスタＴｒと電流源１１を組み合わせた構成も考えられる
。
即ち、図８に示す発振回路５７は、トランジスタＴｒと自己バイアス抵抗Ｒ１とを有す
る増幅回路を備えたものである。
トランジスタＴｒは、そのコレクタを電流源１１に接続すると共に、直流阻止用の容量
素子Ｃ５の一方の端子に接続し、エミッタを接地用の回路に接続し、ベースを直流阻止用
の容量素子Ｃ６を介してバラクタＤ１のアノードに接続したものである。
そして、このような構成に加え、発振回路５７は、バラクタＤ１のカソードをバラクタ
Ｄ２を介して接地用の回路に接続し、容量素子Ｃ５の他方の端子をバラクタＤ３を介して
接地回路に接続した構成を有する。
そして更に、バラクタＤ１とバラクタＤ２との接続点に制御電圧を印加する為の端子を
抵抗Ｒ３を介して接続し、バラクタＤ３と容量素子Ｃ５との接続点に制御電圧を印加する
ための端子を抵抗Ｒ４を介して接続し、前記の２つの接続点の間に水晶振動子Ｘを接続し
た構成を有すると共に、バラクタＤ１のアノードを基準電圧入力用端子２に抵抗Ｒ２を介
して接続した構成を有する。
このようなトランジスタによる構成の方が、雑音特性が良くなる。
その為、本発明により可変容量素子による周波数変化量及び単位電圧変化に対する周波
数変化量（周波数感度特性）が大きくなることで雑音特性が悪化しようとする傾向を相殺
し雑音特性に優れた発振器を実現することが出来るので、特にＭＯＳ型の可変容量素子を
使用して周波数感度特性に優れた発振器に有効である。
【００２１】
図９は図１〜５に示した発振ループ部のバリエーション説明するための模式図である。
例えば、１）ＣＣとＣＤの両方を０Ω、ＣＡとＣＢを固定値の容量素子、Ｚを０Ωとする
ことにより、図１〜図５の発振ループ部が構成される。
また図６の構成であれば、ＣＣとＣＤの両方を０Ω、ＣＡを可変容量素子、ＣＢを固定
値の容量素子、Ｚを０Ωとなる。
更に、図７の構成であれば、ＣＣとＣＤの両方を固定値の容量素子、ＣＡとＣＢを可変
容量素子、Ｚを０Ωとなる。
図８の構成であれば、ＣＡとＣＢの両方を可変容量素子、ＣＣとＣＢを０Ω、Ｚを０Ω
となる。
即ち、発振ループ部の構成としては、ＣＡ、ＣＢ、ＣＣ、ＣＤの何れが可変容量素子で
あっても固定値の容量素子であっても、またその組み合わせであっても良い。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係るインバータ発振器の回路構成図である。
【図２】本発明の第２の実施形態に係るインバータ発振器の回路構成図である。
【図３】本発明の第３の実施形態に係るインバータ発振器の回路構成図である。
【図４】本発明の第４の実施形態に係るインバータ発振器の回路構成図である。
【図５】本発明の第５の実施形態に係るインバータ発振器の回路構成図である。
【図６】本発明の第６の実施形態に係るインバータ発振器の回路構成図である。
【図７】本発明の第７の実施形態に係るインバータ発振器の回路構成図である。
【図８】図７の変形実施例を示す図である。
【図９】図１〜５に示した発振ループ部のバリエーション説明するための模式図である。
【図１０】特許文献１に開示されている従来のインバータ発振回路の回路図である。
【符号の説明】
【００２３】
１  制御電圧入力用端子、２  基準電圧入力用端子、３  バラクタ、４  発振ループ部
、５  インバータ回路、Ｒ１、Ｒ２  抵抗、Ｒｆ  帰還抵抗、Ｃ１、Ｃ２、Ｃ３、Ｃ４、
Ｃ５、Ｃ６  容量素子、Ｘ  水晶振動子、５０〜５５  インバータ発振器
【図１】
2008211768.tif 000003
【図２】
2008211768.tif 000004
【図３】
2008211768.tif 000005
【図４】
2008211768.tif 000006
【図５】
2008211768.tif 000007
【図６】
2008211768.tif 000008
【図７】
2008211768.tif 000009
【図８】
2008211768.tif 000010
【図９】
2008211768.tif 000011
【図１０】
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