(57)【要約】      （修正有）【課題】プロービング時のオーバードライブ量を検出できるプロービング深さ検知用パタンを有する半導体装置を提供する。【解決手段】ＩＣチップのプロービングにおけるプロービング深さ検知用パタン４５０としての導電体６０６を、プロービング時に電気的測定を行うための通常のパッド領域２０１の導電体６０６よりも高さ方向で低い位置に設置し、これら両方の導電体６０６をＩＣチップ内で電気的に接続しておき、これら両方の導電体６０６に同時に接触するように同じ高さに設定した二つのプローブにより針あてを行う。プロービングが十分なオーバードライブ量をもって行われているかは、二つのプローブの接触抵抗の検出により確認できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成された複数のＩＣチップからなる半導体装置において、前記ＩＣチップ内部もしくは前記ＩＣチップに隣接するスクライブ領域にプロービング深さ検知用パタンを有し、前記プロービング深さ検知用パタンの導電体は、高さ方向において前記パッド領域の導電体に比較して低い位置に配置されていることを特徴とする半導体装置。
【請求項２】
前記プロービング深さ検知用パタンの導電体は、前記パッド領域における導電体と同一の材料により形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プロービングずれ検知用パタンは、前記ＩＣチップ１つに対して１つ以上設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記プロービングずれ検知用パタンは、プロービング工程において同時に測定される前記ＩＣチップ数毎に最低１つ設けられていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記プロービング深さ検知用パタンの導電体は、前記パッド領域の導電体の少なくとも一つに電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタやプロービング用のパッド領域などの素子からなるシリコン基板上に構成する複数のＩＣチップを有する半導体装置 における、プロービング時のプローブ深さを検出する検知用パタンに関する。
【背景技術】
【０００２】
従来、通常のＩＣにおいて、完成後の電気的特性などを検査するためにプロービングテストが一般的に行われている。
【０００３】
また、多数のプロービング用パッドを有するＩＣにおいては、チップ面積縮小の観点からプロービング用パッドの間隔を出来るだけ小さく設定することがＩＣのコスト対応のために必須である。
【０００４】
ここで、プロービングテストは細い検出用の針を用いて実施することが多いが、多数のプロービング用パッドを有するＩＣにおいては、プロービング用パッドの間隔が小さく、プローブ時において針の位置ずれの影響を受けやすい。プローブ時の深さ方向の状態（針の進入深さ）が適性でない場合には、プローブの先端とプロービング用パッドの導電体との間の接触抵抗が高くなり、正確な電気的特性の取得ができなくなる場合がある。このため、プロービングテストに際しては、一定のオーバードライブ（針の押し込み）をかけて測定を行うが、適正なオーバードライブ量の状態でテストが行えているか否かを判断するためにプロービング用の針において深さ方向の状態を検出できることが望ましい。横方向のずれを検出するためには、プロービング時の針の位置ずれ検出用のパッドを設けて測定を行う手法を示した例もある。（例えば、特許文献１参照。）
【特許文献１】特開平６−４５４１９号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のように多数のプロービング用パッドを有するＩＣにおいては、プロービング用パッドの間隔が小さく設定されており、電気的測定を行う際にはプローブ時の針の位置ずれや深さ方向のオーバードライブ量不足の影響を受けやすく、プロービングテストが正確に実施できなくなってしまったり、誤った特性を認識してしまったりという問題点があった。改善策として、プロービング時の針の位置ずれ検出のために特別なパッドを複数個設けて測定を行う手法を示した例も提案されているが、特別な測定用のパッドの占有面積が大きいことや、位置ずれの方向を検出できないこと、プローブの深さ方向の情報を得ることは出来ないなどの問題があった。
【課題を解決するための手段】
【０００６】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００７】
プロービング深さ検知用パタンの導電体は、高さ方向において通常のＩＣの電気的測定を行うためのパッド領域の導電体に比較して低い位置に配置するようにした。
【０００８】
これらの手段によって、簡単に深さ方向の情報を得ることができる、プロービング深さ検知用パタンを有する半導体装置を得ることができる。
【発明の効果】
【０００９】
以上説明したように、本発明のプロービング深さ検知用パタンの導電体は、高さ方向において通常のＩＣの電気的測定を行うためのパッド領域の導電体に比較して低い位置に配置するようにした。これらの手段によって、占有面積が小さく、また深さ方向の情報を得ることが可能な、プロービング深さ検知用パタンを有する半導体装置を簡単に得ることができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明のプロービング深さ検知用パタンの１実施例を示す模式的断面図である。
【００１１】
シリコン酸化膜などからなる下地の絶縁膜６５１上の、後にプロービング深さ検知用パタン４５０となる領域に、アルミニウムなどからなる導電体６０６が形成され、シリコン酸化膜などからなる第２の絶縁膜６５２上の、後に通常のＩＣの電気的測定を行うためのパッド領域２０１となる領域にアルミニウムなどからなる導電体６０６が形成されている。さらにプロービング深さ検知用パタン４５０および、パッド領域２０１のプロービングを行う開口部以外は、窒化シリコン膜などの絶縁膜よりなる保護膜７０１にて覆われている。
【００１２】
図１の例では、簡単のため一つのプロービング深さ検知用パタン４５０と一つのパッド領域２０１のみを示したが、実際のＩＣにおいては、ひとつのＩＣチップ内には複数のパッド領域２０１が形成されている場合が通常である。
【００１３】
ＩＣチップの電気的な測定を行うためのプローブを行う際には、本発明のプロービング深さ検知用パタン４５０と通常のパッド領域２０１との両方に同時に、同じ高さに設定されたプローブ（針）により針あて（プロービング）を行う。
【００１４】
ここで、プロービング深さ検知用パタン４５０の導電体６０６は、通常のパッド領域２０１の導電体６０６よりも高さ方向について低い位置に配置されている。
【００１５】
プロービング深さ検知用パタン４５０の導電体６０６を別のパッド領域２０１の導電体６０６と図示しないがＩＣ内部で電気的に接続しておき、その状態でプロービングすることにより、プロービング深さ検知用パタン４５０の導電体６０６と別のパッド領域２０１の導電体６０６との両端子間の抵抗などの電気的な特性の確認を行うことができる。また２個以上のプロービング深さ検知用パタン４５０を設定して互いの導電体６０６を内部で電気的に接続しておき、プロービングにより両端子間の抵抗など電気的特性の確認を行うことができる。これらの手段により、プロービングが十分なオーバードライブ量をもって行われているかどうかを確認することができる。
【００１６】
仮に、オーバードライブ量が不足している場合には、通常のパッド領域２０１の導電体６０６よりも、高さ方向で低い位置に配置されているプロービング深さ検知用パタン４５０の導電体６０６とプローブ（針）との接触が、まず先に悪くなり、接触抵抗が高い状態が検出できるので、これによってオーバードライブが不足していることを検知できる。
【００１７】
なお、図１の例では、導電体表面の状態を、パッド領域２０１とプロービング深さ検知用パタン４５０との間で揃えるために、同一の導電体６０６により形成した例を示したが、工程の簡便さなどに鑑みてそれぞれ別の導電体で形成したい場合には、それぞれの導電体の特性を事前に把握できていれば、当初の目的（オーバードライブが適正であるか否かの把握ができること）を達成することは十分に可能である。
【００１８】
また、図１の例では、パッド領域２０１の導電体６０６の下面には、第２の絶縁膜６５２を形成した例を示したが、パッド領域２０１とプロービング深さ検知用パタン４５０との導電体の高さ方向の差をつける（プロービング深さ検知用パタン４５０の方が低くなるように）ことが目的であるので、一つの絶縁膜を用いてプロービング深さ検知用パタン４５０の下部分の膜厚を薄膜化するなどの手法を用いても構わない。
【００１９】
図２は、本発明のプロービング深さ検知用パタンの配置実施例を示す模式的平面図である。
【００２０】
ＩＣチップ１０１内に、通常の電気的測定を行うための複数のパッド領域２０１に並んでプロービング深さ検知用パタン４５０が配置されている状態を示す。
【００２１】
図２の例では、ＩＣチップ１０１内に１つのプロービング深さ検知用パタン４５０が配置されている例を示したが、ＩＣチップ１０１の対角線上など、離れた位置に２個以上の複数のプロービング深さ検知用パタン４５０を配置することも、オーバードライブ量をＩＣチップ１０１内の全面にわたって、更に正確に把握するために有効である。
【００２２】
なお、プロービング深さ検知用パタン４５０の占有面積によるＩＣチップ１０１の面積増大を防止する観点からは、次に図３にて示すようにスクライブ領域３０１にプロービング深さ検知用パタン４５０を形成するとよいが、製造コストなどの観点から、ＩＣチップ１０１の面積に余裕がある場合にはＩＣチップ１０１内にプロービング深さ検知用パタン４５０を取り込んで配置して良い。
【００２３】
図３は、本発明のプロービング深さ検知用パタンの他の配置実施例を示す模式的平面図である。
【００２４】
複数のパッド領域２０１を有する複数のＩＣチップ１０１と、複数のＩＣチップ１０１の間にあるＩＣを切り出す際に切り代となるスクライブ領域３０１が形成されており、スクライブ領域３０１には、プロービング深さ検知用パタン４５０が形成されている。図２に示した例と異なり、スクライブ領域３０１にプロービング深さ検知用パタン４５０を形成してあるため、ＩＣチップ１０１の面積を増大させることなくプロービング深さ検知用パタン４５０を配置することができる。
【００２５】
図３の例では、プロービング深さ検知用パタン４５０はＩＣチップ１０１ひとつに対して一つ設置されている。
【００２６】
図３の例では、ＩＣチップ１０１ひとつに対して一つのプロービング深さ検知用パタン４５０を設置した例を示したが、多数のＩＣチップ１０１を同時にプロービングする例においては、同時にプロービングする複数のＩＣチップ１０１の全体に対して１つ以上の形でプロービング深さ検知用パタン４５０を設置すれば、なおさらプロービングずれ検知用パタン４５０の占有面積を縮小できて良い。その他の説明については図２と同一の記号を付記することで説明に代える。
【図面の簡単な説明】
【００２７】
【図１】本発明のプロービング深さ検知用パタンの１実施例示す模式的断面図である。
【図２】本発明のプロービング深さ検知用パタンの配置実施例を示す模式的平面図である。
【図３】本発明のプロービング深さ検知用パタンの他の配置実施例を示す模式的平面図である。
【符号の説明】
【００２８】
１０１  ＩＣチップ
２０１  パッド領域
３０１  スクライブ領域
４５０  プロービング深さ検知用パタン
６０６  導電体
６５１  下地の絶縁膜
６５２  第２の絶縁膜
７０１  保護膜
【図１】
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【図２】
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【図３】
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