(57)【要約】      （修正有）【課題】自己整合コンタクトプラグを形成する層間膜に、酸化シリコン膜のエッチング速度に対するエッチング速度比が１００以上となる材料を適用し、コンタクトプラグとワード配線、あるいはコンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供する。【解決手段】上面及び側面が酸化シリコン膜で覆われた配線１０５ｂを形成した後、配線を覆って全面にシリコンを含有しない有機塗布膜からなる犠牲層間膜１３２ａを形成し、犠牲層間膜および下層絶縁膜を順次にエッチングしてコンタクトホール１０８を形成し、コンタクトプラグを形成する。その後、犠牲層間膜を除去してコンタクトプラグの柱を形成し、その上に層間絶縁膜１０６を形成し、さらに層間絶縁膜を表面から一部除去し、容量コンタクトプラグの表面を露出させるようにした。【選択図】図５
2008211119.tif 000002
【特許請求の範囲】
【請求項１】
（１）半導体基板上に有機塗布膜を形成する工程と、
（２）前記有機塗布膜にコンタクトホールを形成する工程と、
（３）前記コンタクトホール内にコンタクトプラグを形成する工程と、
（４）前記有機塗布膜を選択的に除去して、前記コンタクトプラグの側壁の少なくとも一部を露出させる工程と、
（５）全面に無機絶縁膜を形成し、前記コンタクトプラグを埋め込む工程と、
（６）前記無機絶縁膜の表面を研磨し、前記コンタクトプラグの表面を露出させる工程と、
を上記の順に少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、前記有機塗布膜は、シリコンを含有しない有機塗布膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、前記有機塗布膜を形成する工程の前に、前記半導体基板上には配線からなる段差が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、前記配線は、ダイナミックランダムアクセスメモリのワード配線であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３において、前記配線は、ダイナミックランダムアクセスメモリのビット配線であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１において、前記コンタクトプラグは、該コンタクトプラグの下に位置する半導体基板もしくは導体プラグに接続されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、前記コンタクトプラグは、下層のバリヤ層および上層の金属膜で形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、前記バリヤ層は、シリコン膜、金属膜、金属シリサイド膜、金属窒化物膜から選択される材料で形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７において、前記コンタクトプラグを形成する工程は、前記有機塗布膜にコンタクトホールを形成した後、
（１）シリコン膜を全面に形成する工程と、
（２）前記シリコン膜を形成した後、第１の金属膜および金属窒化物膜を全面に形成する工程と、
（３）前記第１の金属膜および金属窒化物膜を全面に形成した後、前記コンタクトホールを埋め込むように、全面に第２の金属膜を形成する工程と、
（４）前記有機塗布膜上に形成された前記シリコン膜、前記第１の金属膜および金属窒化物膜、前記第２の金属膜を除去し、前記有機塗布膜の表面を露出させる工程と、
（５）表面が露出した前記有機塗布膜を選択的に除去する工程と、
（６）熱処理により、前記シリコン膜と前記第１の金属膜を反応させ、金属シリサイド膜を形成する工程と、
を、上記の順に少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１０】
（１）半導体基板上に複数のワード配線を形成し、前記ワード配線を覆って全面に回転塗布法により有機塗布膜を形成する工程と、
（２）前記有機塗布膜上にハードマスクを形成する工程と、
（３）前記ハードマスク上にホトレジストのホールパターンを形成する工程と、
（４）前記ホールパターンを前記ハードマスクに転写する工程と、
（５）前記ハードマスクを用いて、アンモニアもしくは酸素プラズマにより前記有機塗布膜をドライエッチングし、前記半導体基板上にコンタクトホールを形成する工程と、
（６）前記コンタクトホール内面を覆うように、全面に、シリコン膜、第１の金属膜および金属窒化物膜からなるバリヤ層を形成する工程と、
（７）前記コンタクトホール内を埋めるように、全面に第２の金属膜を形成する工程と、
（８）前記有機塗布膜の表面に形成された、前記バリヤ層および第２の金属膜を除去してコンタクトプラグを形成すると同時に前記有機塗布膜の表面を露出させる工程と、
（９）前記表面が露出した有機塗布膜を、アンモニアもしくは酸素プラズマによるドライエッチングで除去し、前記コンタクトプラグの柱を形成する工程と、
（１０）前記コンタクトプラグの柱を覆うように、全面に無機絶縁膜を形成する工程と、
（１１）前記無機絶縁膜を表面から研磨し、前記コンタクトプラグの表面を露出させる工程と、
を上記の順に少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、前記工程（９）以降の工程で熱処理し、前記シリコン膜と前記第１の金属膜を反応させて、少なくとも前記金属窒化物膜と前記半導体基板の間に金属シリサイド膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、自己整合で形成する微細なコンタクトホールと隣接する配線とのショートマージンを高めたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造方法に関する。
【背景技術】
【０００２】
近年のＤＲＡＭにおいては、キャパシタの容量確保の容易性からＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）構造の採用が主流となっている。ＣＯＢ構造のメモリセルでは、半導体基板表面に形成されるワード配線と、ワード配線上に層間絶縁膜を介してワード配線に直交するように配置されるビット配線と、さらに層間絶縁膜を介してその上方に形成されるキャパシタが主な構成要素となっている。最上に位置するキャパシタは、ワード配線およびビット配線とショートしないように、各々の配線の間隙を縫って形成されるコンタクトプラグを介して半導体基板と接続されている。
【０００３】
図１の平面図および図２の断面図を用いて、さらに詳細にＤＲＡＭのメモリセルの構造例について説明する。
【０００４】
図１の平面図に示したように、素子分離領域１０２で囲まれた活性領域１０１ａが規則的に整列するように配置されている。複数の活性領域１０１ａを縦断するようにワード配線１０５が配置される。ワード配線１０５の両側壁にはサイドウォール１０５ｄが設けられている。ワード配線は各活性領域１０１ａ上に形成されるトランジスタのゲート電極を構成する。また、ワード配線に略直交するようにビット配線１１１が配置される。さらに、活性領域に形成されるトランジスタの拡散層としてドレイン１０３およびソース１０４が設けられる。ドレイン１０３およびソース１０４上には上層配線と接続するためのコンタクトプラグ１０７ａおよび１０８ａが設けられる。コンタクトプラグ１０７ａはビット配線１１１に接続され、コンタクトプラグ１０８ａは上層部に設けられるキャパシタに接続される。
【０００５】
図２の断面図は、図１のＡ−Ａ上の断面を模式的に示している。ｐ型半導体基板１０１表面の所定の領域に素子分離領域１０２、ｎ型拡散層から成るドレイン１０３、ソース１０４が設けられる。半導体基板１０１表面に形成されたゲート絶縁膜１０５ａを介してゲート電極１０５ｂおよび保護絶縁膜１０５ｃからなるワード配線が設けられ、ワード配線にはサイドウォール１０５ｄが設けられている。ワード配線を覆うように、第１層間絶縁膜１０６が設けられ、第１層間絶縁膜１０６の所定の領域にコンタクトホール１０７および１０８が設けられ、各々のコンタクトホール１０７および１０８にはコンタクトプラグ１０７ａおよび１０８ａが設けられる。コンタクトプラグ１０７ａ、１０８ａおよび第１層間絶縁膜１０６の表面に第２層間絶縁膜１０９が設けられる。コンタクトプラグ１０７ａに接続するようにビット配線コンタクトプラグ１１０が設けられる。また、コンタクトプラグ１０８ａに接続するように容量コンタクトプラグの一部となる第２コンタクトプラグ１１０ａが設けられる。ビット配線コンタクトプラグ１１０上にビット配線１１１が設けられ、ビット配線１１１は第３層間絶縁膜１１２で覆われる。第３層間絶縁膜１１２には、ビット配線１１１の間に位置して第２コンタクトプラグ１１０ａに接続するように、容量コンタクトプラグ１１３が設けられる。容量コンタクトプラグ１１３および第３層間絶縁膜の表面には第４層間絶縁膜１１４が設けられ、第４層間絶縁膜には容量コンタクトプラグ１１３に対応する位置にシリンダホールが形成され、シリンダホール内面には容量コンタクトプラグ１１３と接続するように、キャパシタの下部電極１１５が設けられる。下部電極１１５を覆うように容量絶縁膜１１６および上部電極１１７が設けられる。さらに第５層間絶縁膜１１８を介して配線層１１９が設けられＣＯＢ構造のメモリセルが構成されている。
【０００６】
上記のようなＣＯＢ構造のＤＲＡＭにおいては、集積度向上の要求に伴い、メモリセルは縮小の一途を辿っている。そのため、各構成要素に許容される平面面積も縮小せざるを得ず、上記の各コンタクトプラグの形成も極めて困難な状況になっている。特に、隣接するワード配線の間に形成されるコンタクトプラグ１０７ａ、１０８ａ、およびビット配線１１１の間に形成される容量コンタクトプラグ１１３の形成は、加工マージンが小さくなり一段と困難な状況になっている。この困難性を軽減するためにコンタクトホールの形成にはＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）法が用いられている。
【０００７】
しかし、ＳＡＣ法を用いてさえも、以下に述べる問題が顕在化してきた。その問題について、図３（ａ）（ｂ）に示した断面図を用いて説明する。
【０００８】
最初に、図３（ａ）に示したように、ゲート電極１０５ｂと、窒化シリコン膜からなる保護絶縁膜１０５ｃとでワード配線を形成し、窒化シリコン膜からなるサイドウォール１０５ｄを形成する。その後、全面に酸化シリコン膜からなる第１層間絶縁膜１０６を形成し、さらにハードマスク１３０を形成し、リソグラフィ法によりホトレジストパターン１３１を形成する。
【０００９】
次に、図３（ｂ）に示したように、ドライエッチング法により酸化シリコン膜からなる第１層間絶縁膜１０６をエッチングする。この時、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を十分確保できないため、酸化シリコン膜を半導体基板表面までエッチングしている間にゲート電極１０５ｂの肩部の窒化シリコン膜もエッチングされてしまい、丸印Ｂで示した部分の絶縁膜が薄くなり、この後に形成するコンタクトプラグとゲート電極とがショートする問題がある。ドライエッチングでは、孔の径が小さくなるほど孔底のエッチング速度が相対的に遅くなるため、この問題は、メモリセルが微細化されるに従い、さらに深刻となる。
【００１０】
上記問題を回避するために、特許文献１には、有機系低誘電率膜を用いてＳＡＣ法を実施する提案が成されている。特許文献１では、まず、側壁にスペーサを備えたゲート電極を形成した後、ゲート電極と同程度の高さの有機系低誘電率膜を全面に形成して、ゲート電極間の空間を埋め込む。その後、全面に無機絶縁膜を積層して、リソグラフィとドライエッチングにより無機絶縁膜に所定のホールを形成する。次に、無機絶縁膜をマスクとして、酸素を主エッチングガスとするドライエッチングにより有機系低誘電率膜をエッチングしてコンタクトホールを形成する方法が開示されている。
【特許文献１】特開２００１−１０２５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記特許文献１には、種々の有機系低誘電率膜が開示されているが、その材料はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成するカーボン膜か、シリコンもしくはフッ素を含有する有機塗布膜である。前者の、ＣＶＤ法で形成するカーボン膜は、段差被覆性が悪いために、膜中にボイドが発生し、結果的にボイドを介してコンタクトホール同士がショートする問題がある。また、後者の有機塗布膜は、耐熱性に乏しく、５００℃以上の熱を必要とする製造工程では、パターンの熱変形や脱ガスが生じる問題がある。特許文献１では、有機系低誘電率膜をそのまま、残して配線の寄生容量を減少させることを副次的利点として説明されているが、この場合、有機系低誘電率膜を形成した後の工程で付加される熱負荷を５００℃以下に制限する必要があり、ＤＲＡＭのように、後の工程で７００℃程度の熱負荷がかかる半導体装置への適用は困難となる問題がある。また、特許文献１には具体的記載はないが、これらの有機塗布膜では、例えば、コンタクトプラグをタングステンで形成する場合、タングステンの原料に含まれるフッ素で有機塗布膜がエッチングされる問題もある。
【００１２】
上記問題に鑑み、本発明の目的は、有機塗布膜を用いてコンタクトホールを形成し、その後、原料にフッ素を含有するガスを用いてコンタクトプラグを形成しても、熱変形やフッ素によるダメージを回避して微細コンタクトプラグの形成を可能とする半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明における半導体装置の製造方法は、半導体基板上に有機塗布膜を形成する工程と、前記有機塗布膜にコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程と、前記有機塗布膜を選択的に除去して、前記コンタクトプラグの側壁の少なくとも一部を露出させる工程と、全面に無機絶縁膜を形成し、前記コンタクトプラグを埋め込む工程と、前記無機絶縁膜の表面を研磨し、前記コンタクトプラグの表面を露出させる工程と、を上記の順に少なくとも含むことを特徴としている。
【００１４】
上記、本発明の半導体装置の製造方法によれば、有機塗布膜にコンタクトホールを形成し、コンタクトホール内にコンタクトプラグを形成した後、一旦有機塗布膜を除去してコンタクトプラグを露出させた後、隣接するコンタクトプラグの空間を耐熱性に問題のない無機絶縁膜で埋め戻している。したがって、コンタクトプラグとゲート電極のショートを回避して微細コンタクトプラグを形成できると同時に、その後の工程で５００℃以上の熱負荷がかかっても、有機塗布膜の熱変形に起因する問題を生じることがない。
【００１５】
また、本発明における半導体装置の製造方法は、前記有機塗布膜に、シリコンを含有しない有機塗布膜を用いることを特徴としている。シリコンを含有している有機塗布膜を酸素のみのプラズマでエッチングするとシリコンが残渣としてエッチング面に残存してしまう。これを回避するためには、特許文献１に記載されているように、主エッチングガスとなる酸素に、フッ素含有ガスを添加する必要がある。その結果、窒化シリコン膜などの部材もエッチングされ、高選択エッチングは困難となる。本発明ではシリコンを含有しない有機塗布膜を用いるので、フッ素を含有しない雰囲気で有機塗布膜の除去が可能となり、例えば窒化シリコン膜に対しては１００倍以上のエッチング選択比を確保することが可能となる。
【００１６】
また、本発明における半導体装置の製造方法は、前記コンタクトプラグを形成する工程において、前記有機塗布膜にコンタクトホールを形成した後、シリコン膜を全面に形成する工程と、前記シリコン膜を形成した後、金属膜および金属窒化物膜を全面に形成する工程と、前記金属膜および金属窒化物膜を全面に形成した後、前記コンタクトホールを埋め込むように、全面に金属膜を形成する工程と、前記有機塗布膜上に形成された前記シリコン膜、前記金属膜および金属窒化物膜、前記金属膜を除去する工程を、上記の順に少なくとも含むことを特徴としている。
【００１７】
例えば、上記金属膜をタングステン膜で形成する場合、フッ化タングステン（ＷＦ６）と水素（Ｈ２）を原料ガスとし、４００℃を条件とするＣＶＤ法を用いることができる。４００℃で形成できるので熱変形の問題は回避できるが、この時、反応副生成物としてフッ素やフッ化水素が発生する。有機塗布膜は、これらの反応副生成物でエッチングされ表面の凹凸が増大し、微細コンタクトプラグの形成が阻害される場合がある。本発明では、タングステン膜を形成する前に、窒化チタン膜などの金属窒化物膜で有機塗布膜を被覆しているので、窒化チタン膜がバリヤ層となって有機塗布膜がフッ素等によってエッチングされるのを防止できる。また、金属窒化物膜を形成する前にシリコン膜を形成してバリヤ層の一部として用いることもできる。この場合のシリコン膜は、原料ガスにジシラン（Ｓｉ２Ｈ６）とジボラン（Ｂ２Ｈ６）を用いるＣＶＤ法で形成することができる。通常、用いられているリンドープシリコン膜ではモノシラン（ＳｉＨ４）あるいはジシランとホスフィン（ＰＨ３）を原料ガスに用いるが、この場合は少なくとも５００℃以上の温度が必要であるために、上記有機塗布膜に熱変形を及ぼす恐れがある。しかし、ジボランを用いたボロンドープシリコン膜の形成ではジボラン原料特有の触媒的現象により、３５０℃で成膜することができるので有機塗布膜が熱変形する問題が生じない。
【発明の効果】
【００１８】
本発明によれば、有機塗布膜を用いてコンタクトホールを形成し、その後、原料にフッ素を含有するガスを用いてコンタクトプラグを形成しても、熱変形やフッ素によるダメージを回避して微細コンタクトプラグの形成を可能とする半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施例について、図４から図１１を用いて詳細に説明する。なお、説明の便宜上、必要に応じて図１および図２を用いることとする。
【実施例１】
【００２０】
最初に、ワード配線に隣接するコンタクトプラグの形成に有機塗布膜を用いる第１の実施例について、図４（ａ）（ｂ）（ｃ）（ｄ）、図５（ｅ）（ｆ）（ｇ）（ｈ）に示した一連の工程断面図を用いて説明する。
【００２１】
まず、図４（ａ）に示したように、ｐ型シリコンからなる半導体基板１０１表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、素子分離領域１０２を形成し、図１に示した活性領域１０１ａを形成した。続いて活性領域の表面に熱酸化法により厚さ６ｎｍの酸化シリコン膜からなるゲート絶縁膜１０５ａを形成した。さらに、厚さ１４０ｎｍのゲート電極１０５ｂおよび厚さ１４０ｎｍの窒化シリコン膜からなる保護絶縁膜１０５ｃを全面に形成した。ゲート電極１０５ｂは、下からＣＶＤ法で形成するリンドープシリコン膜およびタングステンシリサイド膜と、スパッタ法で形成する窒化タングステン膜およびタングステン膜からなる積層膜で形成した。その後、リソグラフィとドライエッチング法により保護絶縁膜１０５ｃおよびゲート電極１０５ｂを加工した。この加工においては、保護絶縁膜１０５ｃをマスクとしてタングステン膜および窒化タングステン膜をエッチングした後、露出したタングステン膜および窒化タングステン膜の側壁を一旦１０ｎｍ程度の窒化シリコン膜で被覆し、その後、下地のタングステンシリサイド膜およびリンドープシリコン膜をエッチングしている。さらに、その後、選択酸化法によりゲート電極間のシリコン基板表面における酸化膜厚が１５ｎｍとなるように熱酸化した。加工されたゲート電極１０５ｂおよび保護絶縁膜１０５ｃは、図１に示したワード配線１０５を構成している。続いて、全面に厚さ２０ｎｍの窒化シリコン膜をＣＶＤ法により形成し、ドライエッチング法を用いてエッチバックすることにより、ワード配線１０５の側壁にサイドウォール１０５ｄを形成した。なお、ワード配線１０５形成後およびサイドウォール１０５ｄ形成後にイオン注入法により活性領域の表面に不純物を注入し、ドレイン１０３およびソース１０４となる拡散層を形成した。
【００２２】
次に、図４（ｂ）に示したように、厚さ４００ｎｍの有機塗布膜１３２ａを回転塗布法により全面に形成した。有機塗布膜１３２ａにはシリコンを含有しないものを用い、塗布後４２５℃でベーク処理した。続いて、厚さ１５ｎｍの酸化シリコン膜からなるハードマスク１３３をＣＶＤ法により全面に形成した。さらに、リソグラフィ法を用いてホトレジスト１３１からなるホールパターンを形成した。
【００２３】
次に、図４（ｃ）に示したように、ホトレジスト１３１をマスクとし、テトラフロロカーボン（ＣＦ４）のガスプラズマを用いてハードマスク１３３をエッチングした。さらに、アンモニアプラズマを用いて有機塗布膜１３２ａを異方性ドライエッチングした。この異方性ドライエッチングは、平行平板電極型のプラズマエッチング装置を用い、１３．５６ＭＨｚ、高周波パワー１０００Ｗ、圧力１００ｍＴｏｒｒ（１３Ｐａ）の条件でおこなった。このエッチングではフッ素や塩素を含有しないプラズマを用いているので、窒化シリコン膜や酸化シリコン膜に対して１００倍以上のエッチング選択比を確保することが可能となる。したがって、窒化シリコン膜や酸化シリコン膜は実質的にエッチングされずに残存する。なお、この異方性エッチング時、同時にホトレジスト１３１もエッチングされ消滅する。この結果、コンタクトホール１０７および１０８が形成される。
【００２４】
次に、図４（ｄ）に示したように、コンタクトホール１０７および１０８の底面となる半導体基板表面に露出した酸化シリコン膜をドライエッチング法により除去した。酸化シリコン膜の厚さは１５ｎｍと薄いので全体の形状を損なうことなくエッチングできる。なお、ここでの酸化シリコン膜のエッチングには、オクタフロロシクロブタン（Ｃ４Ｆ８）と酸素およびアルゴンの混合ガスプラズマを用いることができる。
【００２５】
次に、図５（ｅ）に示したように、露出した半導体基板表面を洗浄した後、バリヤ層１３４を形成し、さらにコンタクトホール１０７および１０８が埋まるようにタングステン膜１３５を形成した。バリヤ層１３４は、シリコン膜、チタン膜、窒化チタン膜で形成した。このバリヤ層１３４形成の詳細については後に詳述することとする。タングステン膜１３５は、六フッ化タングステン（ＷＦ６）と水素を原料ガスとする温度４００℃のＣＶＤ法により形成した。この時、ＷＦ６の分解によりフッ素が発生するが、有機塗布膜１３２ａはシリコン膜で被覆されているので、フッ素によりエッチングされることはない。
【００２６】
次に、図５（ｆ）に示したように、有機塗布膜１３２ａ上に形成されているタングステン膜１３５およびバリヤ層１３４をエッチバックしてコンタクトホール１０７および１０８内にコンタクトプラグ１０７ａおよび１０８ａを形成した。また、同時に有機塗布膜１３２ａの表面を露出させた。
【００２７】
次に、図５（ｇ）に示したように、表面が露出した有機塗布膜１３２ａを酸素プラズマを用いた等方性エッチングにより除去した。この等方性エッチングは、プラズマダウンフロー型のノンバイアスアッシング装置を用い、１３．５６ＭＨｚ、高周波パワー４５００Ｗ、圧力４Ｔｏｒｒ（５３０Ｐａ）の条件で行なった。この時タングステン膜の表面には２〜３ｎｍの酸化タングステン膜が形成されるが、水素雰囲気中で４００℃、５分程度の熱処理をすることにより、還元させてタングステン膜に戻すことができる。続いて、非酸化性雰囲気で６２０℃の熱処理を施し、バリヤ層１３４中のシリコン膜とチタン膜を反応させチタンシリサイド膜１３４ｄを形成した。この段階では、耐熱性が低い有機塗布膜が既に除去されているので、高温熱処理が可能となる。
【００２８】
次に、図５（ｈ）に示したように、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により厚さ５００ｎｍの酸化シリコン膜からなる第１層間絶縁膜１０６を形成した。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて表面を研磨し、コンタクトプラグ１０７ａおよび１０８ａの表面を露出させ、図２に示した第２層間絶縁膜１０９を形成する前の構造を形成した。
【００２９】
本実施例によれば、ＤＲＡＭのワード配線を形成した後、有機塗布膜１３２ａを形成し、アンモニアプラズマを用いた異方性エッチングによりコンタクトホール１０７および１０８を形成している。エッチング雰囲気にフッ素や塩素を含有していないので、酸化シリコン膜や窒化シリコン膜が実質的にエッチングされない。したがって、ワード配線のサイドウォールがエッチングされてコンタクトプラグ１０７ａおよび１０８ａとゲート電極１０５ｂがショートする問題を回避できる。
【００３０】
また、有機塗布膜１３２ａは回転塗布法により形成するので、ＣＶＤ法で形成する犠牲膜に比べて、平坦性に著しく優れ、膜中にボイドが発生することがない。したがって、ＣＶＤ犠牲膜では必要であった、成膜後のＣＭＰ工程と、コンタクトホール１０７および１０８形成後に側壁に露出するボイドを埋め込むためのサイドウォール絶縁膜の形成工程を省略することができる。
【００３１】
また、有機塗布膜１３２ａの耐熱性を考慮してバリヤ層１３４を構成するチタン膜、窒化チタン膜はスパッタ法で形成している。スパッタ法ではカバレージが悪いため、コンタクトホール１０７および１０８の側壁に形成されるチタン膜および窒化チタン膜が薄くなり、タングステン形成原料のフッ素が有機塗布膜１３２ａにダメージを与える懸念がある。しかし、本実施例ではチタン膜の下層に低温形成が可能なシリコン膜を形成して有機塗布膜１３２ａを完全に被覆しているので、フッ素の影響を回避できる。
【００３２】
以下、本実施例で用いたバリヤ層１３４の形成方法について、図１１を用いてさらに詳細に説明する。コンタクトホール１０７内におけるバリヤ層１３４の形成方法について説明するが、コンタクトホール１０８についても同様である。
【００３３】
図１１は一つのコンタクトホール１０７部を拡大した状態を示している。まず、図１１（ａ）に示したように、有機塗布膜１３２ａにコンタクトホール１０７形成後、シリコン膜１３４ａ、チタン膜１３４ｂ、窒化チタン膜１３４ｃを形成した。シリコン膜１３４ａは、ジシラン（Ｓｉ２Ｈ６）とジボラン（Ｂ２Ｈ６）を原料ガスとして温度３５０℃の低圧ＣＶＤ法により、厚さ１０ｎｍのボロンドープシリコン膜として形成した。また、シリコン膜１３４ａの上に形成する厚さ１０ｎｍのチタン膜１３４ｂはスパッタ法で形成した。さらに、厚さ１５ｎｍの窒化チタン膜１３４ｃを反応性スパッタ法により同一装置で連続的に形成した。
【００３４】
次に、図１１（ｂ）に示したように、タングステン膜１３５を埋め込んでコンタクトプラグ１０７ａを形成した後、有機塗布膜１３２ａを除去し、６２０℃で熱処理し、チタンシリサイド膜１３４ｄを形成した。本実施例では、チタン膜１３４ｂは結果的に全てチタンシリサイド膜１３４ｄに変換される。拡散層１０３上では、チタンシリサイド膜１３４ｄ、窒化チタン膜１３４ｃ、タングステン膜１３５の構成となり、側壁部では、シリコン膜１３４ａ、チタンシリサイド膜１３４ｄ、窒化チタン膜１３４ｃ、タングステン膜１３５の構成となる。なお、シリコン膜１３４ａはｐ型となるボロンドープシリコン膜で形成される。したがって、拡散層１０３がｎ型である場合には、ボロンドープシリコン膜を形成した後にリンや砒素のｎ型不純物をイオン注入法で打ち返しておいても良い。
【００３５】
上記のように、バリヤ層１３４は、シリコン膜、金属膜、金属シリサイド膜、金属窒化物膜から選択される材料で形成されることが好ましい。
【００３６】
一般に、スパッタ法で形成されるチタン膜や窒化チタン膜はカバレージが悪く、コンタクトホールの側壁に形成される膜は薄くなってしまい、バリヤ性が低下する。しかし、本実施例では最下層にシリコン膜１３４ａを形成しているので、このシリコン膜１３４ａがバリヤ層となって有機塗布膜１３２ａがタングステン膜１３５形成時に発生するフッ素でエッチングされるダメージを回避できる。また、このシリコン膜１３４ａは非晶質であるため結晶粒界が存在せず、バリヤ性の維持に好適である。
【００３７】
また、本実施例では、ＣＶＤ法で形成したシリコン膜１３４ａ上にチタンシリサイド膜１３４ｄを形成することができるので、拡散層１０３表面に直接シリサイド膜を形成する場合に比べて接合破壊を回避できる効果がある。
【実施例２】
【００３８】
背景技術の説明でも述べたように、酸化シリコン膜からなる層間絶縁膜にコンタクトホールを形成する場合、ドライエッチングの選択性を確保するために、ゲート電極上の保護絶縁膜やサイドウォールを酸化シリコン膜よりエッチング速度の遅い窒化シリコン膜を用いる必要がある。窒化シリコン膜は誘電率が大きいため配線の寄生容量が増加する問題を内在している。また、窒化シリコン膜は電荷トラップとして作用するため、トランジスタのチャネル近傍に位置すると、トランジスタの閾値電圧を変動させる要因となり得る懸念がある。しかし、本発明では、酸化シリコン膜や窒化シリコン膜に対するエッチングの選択性を必要としない有機塗布膜にコンタクトホールを形成するので、ゲート電極上の保護絶縁膜やサイドウォールを酸化シリコン膜で形成することが可能となる。
【００３９】
実施例１では、ワード配線の保護絶縁膜１０５ｃおよびサイドウォール１０５ｄに窒化シリコン膜を用いた。本実施例２では酸化シリコン膜で保護絶縁膜およびサイドウォールを形成する例について、図１０（ａ）（ｂ）（ｃ）を用いて説明する。
【００４０】
まず、図１０（ａ）に示したように、実施例１と同様にゲート絶縁膜１０５ａを形成した後、ゲート電極１０５ｂを全面に形成した。その後、モノシランと一酸化二窒素（Ｎ２Ｏ）を原料ガスとするプラズマＣＶＤ法により、厚さ４０ｎｍの酸化シリコン膜からなる保護絶縁膜１０５ｅを全面に形成した。次いで、リソグラフィとドライエッチング法により保護絶縁膜１０５ｅおよびゲート電極１０５ｂを加工し、図１に示したワード配線１０５を形成した。さらに、ＣＶＤ法により厚さ２０ｎｍの酸化シリコン膜を全面に形成し、ドライエッチング法によりエッチバックしてサイドウォール１０５ｆを形成した。この時、ゲート絶縁膜１０５ａもエッチングされシリコン基板１０１の表面が露出する。なお、このサイドウォール１０５ｆを形成する前に、実施例１と同様、ゲート電極を構成する金属の側壁を１０ｎｍ程度の窒化シリコン膜で覆っておくこともできる。予め、窒化シリコン膜で覆っておくことにより、酸化シリコンを形成する際の酸化性雰囲気で金属が酸化されることを防止できる。
【００４１】
次に、図１０（ｂ）に示したように、モノシランと一酸化二窒素（Ｎ２Ｏ）を原料ガスとするＣＶＤ法により、厚さ１０ｎｍの酸化シリコン膜１３７を形成した。
【００４２】
次に、図１０（ｃ）に示したように、有機塗布膜１３２ａを全面に形成した。以下、実施例１に示した図４（ｂ）以降の工程に従い、コンタクトプラグ１０７ａおよび１０８ａを形成することができる。
【００４３】
従来、シリコン基板表面に有機塗布膜を形成し、その有機塗布膜にコンタクトホールを形成して、さらにコンタクトプラグを形成すると、シリコン基板とコンタクトプラグの導通不良が発生する問題が生じる場合がある。しかし、本実施例によれば、酸化シリコンからなるサイドウォール１０５ｆを形成した段階で、シリコン基板１０１の表面が露出しても、その後、一旦酸化シリコン膜１３７でシリコン基板表面を保護した後に有機塗布膜１３２ａを形成しているので、有機塗布膜１３２ａとシリコン基板が接触することがなく、上記導通不良の問題を回避できる。
【００４４】
また、本実施例によれば、保護絶縁膜１０５ｅやサイドウォール１０５ｄを窒化シリコン膜に代えて、低誘電率で電荷トラップの少ない酸化シリコン膜で形成しているので、配線の寄生容量が増加する問題やトランジスタの閾値電圧を変動させる問題を回避できる効果がある。
【実施例３】
【００４５】
実施例３では、ビット配線に隣接する容量コンタクトプラグの形成に有機塗布膜を用いる方法の一例について、図６（ｉ）（ｊ）（ｋ）、図７（ｌ）（ｍ）、図８（ｎ）（ｏ）、図９（ｐ）（ｑ）に示した一連の工程断面図を用いて説明する。
【００４６】
図５（ｈ）で、ＨＤＰ法により厚さ５００ｎｍの酸化シリコン膜からなる第１層間絶縁膜１０６を形成した後、図６（ｉ）に示したように、ＣＭＰ法を用いて表面を研磨し、コンタクトプラグ１０７ａおよび１０８ａの表面を露出させた。
【００４７】
次に、図６（ｊ）に示したように、厚さ１５０ｎｍの酸化シリコン膜からなる第２層間絶縁膜１０９を形成し、第２層間絶縁膜１０９の所定の領域にビット配線コンタクトプラグ１１０を含む第２コンタクトプラグ１１０ａを形成した。第２コンタクトプラグ１１０および１１０ａは、リソグラフィとドライエッチング法によりコンタクトホールを形成した後、ＣＶＤ法を用いて窒化チタン膜とタングステン膜を埋め込んで形成した。次に、厚さ１０ｎｍの窒化タングステン膜および厚さ６０ｎｍのタングステン膜１１１ａをスパッタ法により積層し、さらに、厚さ１００ｎｍの酸化シリコン膜１１１ｂをプラズマＣＶＤ法により堆積した。次いで、リソグラフィとドライエッチング法により、酸化シリコン膜１１１ｂおよび窒化タングステン膜を含むタングステン膜１１１ａを加工してビット配線１１１を形成した。酸化シリコン膜のエッチングにはフッ素含有プラズマを、タングステン膜のエッチングには塩素含有プラズマを用いた。次に、全面に厚さ２０ｎｍの酸化シリコン膜を形成し、ドライエッチング法によりエッチバックして、サイドウォール１１１ｃを形成した。この段階でビット配線１１１を構成するタングステン膜１１１ａは上面および側面が酸化シリコン膜で覆われている。なお、各々の酸化シリコン膜を形成する前に、予め５ｎｍ程度の薄い窒化シリコン膜を形成することもできる。予め窒化シリコン膜を形成することにより、タングステン膜の酸化をより効果的に抑えることができる。
【００４８】
次に、図６（ｋ）に示したように、厚さ４００ｎｍの有機塗布膜１３２ｂを回転塗布法により全面に形成した。有機塗布膜１３２ｂにはシリコンを含有しないものを用い、塗布後４２５℃でベーク処理した。続いて、厚さ１５ｎｍの酸化シリコン膜からなるハードマスク１３３をＣＶＤ法により全面に形成した。さらに、リソグラフィ法を用いてホトレジスト１３１からなるホールパターンを形成した。
【００４９】
次に、図７（ｌ）に示したように、ホトレジスト１３１をマスクとし、テトラフロロカーボン（ＣＦ４）のガスプラズマを用いてハードマスク１３３をエッチングした。さらに、アンモニアプラズマを用いて有機塗布膜１３２ｂを異方性ドライエッチングし、容量コンタクトホール１１３ａを形成した。有機塗布膜１３２ｂのエッチングには、平行平板電極型のプラズマエッチング装置を用い、１３．５６ＭＨｚ、高周波パワー１０００Ｗ、圧力１００ｍＴｏｒｒの条件でおこなった。このエッチングではフッ素や塩素を含有しないプラズマを用いているので、酸化シリコン膜に対して１００倍以上のエッチング選択比を確保することが可能となる。したがって、酸化シリコン膜は実質的にエッチングされずに残存する。この時、同時にホトレジスト１３１もエッチングされる。
【００５０】
次に、図７（ｍ）に示したように、厚さ１０ｎｍの窒化チタン膜および厚さ５０ｎｍのタングステン膜１３６を、ＣＶＤ法により全面に積層形成した。この結果、容量コンタクトホール１１３ａはタングステン膜１３６で埋め込まれる。本実施例では、下に位置する第２のコンタクトプラグ１１０ａがタングステン膜で形成されているので、シリサイド形成用のチタン膜を形成する必要がない。したがって、チタン膜と窒化チタン膜を連続的に形成できる装置で処理する必要がないため、窒化チタン膜形成用装置を用いて窒化チタン膜を単独でカバレージ良く形成することができる。ここでは、窒化チタン膜を温度３８０℃のＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。四塩化チタン（ＴｉＣＬ４）とアンモニア（ＮＨ３）を原料ガスとする通常のＣＶＤ法では５５０℃以上の温度を必要とし、有機塗布膜１３２ｂが熱変形する恐れがある。しかし、原子層オーダーで交互に成膜を繰り返すＡＬＤ法を用いることにより４００℃以下の低温で形成でき、有機塗布膜１３２ｂが熱変形する問題が生じない。膜厚は１０ｎｍとした。タングステン膜１３６は、六フッ化タングステン（ＷＦ６）と水素を原料ガスとする温度４００℃のＣＶＤ法により形成した。この時、ＷＦ６の分解によりフッ素が発生するが、有機塗布膜１３２ｂはカバレージの良い窒化チタン膜で被覆されているので、フッ素によりエッチングされることはない。なお、実施例１と同様に、カバレージの良いシリコン膜をＣＶＤ法で形成した後、スパッタ法でチタン膜および窒化チタン膜を連続形成し、さらにＣＶＤ法でタングステン膜を形成する方法を適用することもできる。この場合には、シリコン膜がフッ素の影響を回避するバリヤ層として機能する。
【００５１】
次に、図８（ｎ）に示したように、ＣＭＰ法により有機塗布膜１３２ｂ上のタングステン膜１３６およびハードマスク１３３を除去し、容量コンタクトホール１１３ａ内に残ったタングステン膜１３６によって容量コンタクトプラグ１１３を形成すると同時に有機塗布膜１３２ｂの表面を露出させた。
【００５２】
次に、図８（ｏ）に示したように、表面が露出した有機塗布膜１３２ｂを酸素プラズマを用いた等方性エッチングにより選択的に除去した。この等方性エッチングは、プラズマダウンフロー型のノンバイアスアッシング装置を用い、１３．５６ＭＨｚ、高周波パワー４５００Ｗ、圧力４Ｔｏｒｒで行なった。この時、容量コンタクトプラグ１１３を構成しているタングステン膜１３６の表面には２〜３ｎｍの酸化タングステン膜が形成されるが、水素雰囲気中で４００℃、５分程度の熱処理をすることにより、還元させてタングステン膜に戻すことができる。
【００５３】
次に、図９（ｐ）に示したように、容量コンタクトプラグ１１３を全て覆うように、厚さ５００ｎｍの酸化シリコン膜から成る第３層間絶縁膜１１２を、モノシランと酸素を原料ガスとするＨＤＰ（High Density Plasma）−ＣＶＤ法により形成した。
【００５４】
次に、図９（ｑ）に示したように、ＣＭＰ法により第３層間絶縁膜１１２表面を研磨し、容量コンタクトプラグ１１３の表面を露出させた。以下、図２に示したように、周知の方法を用い、第４層間絶縁膜１１４の形成、シリンダーホールの形成、キャパシタ下部電極１１５の形成、容量絶縁膜１１６および上部電極１１７の形成、第５層間絶縁膜１１８の形成、配線層１１９の形成を行なってＤＲＡＭを構成する半導体装置を製造することができる。
【００５５】
本実施例によれば、コンタクトプラグ１０８ａ上に形成された第２層間絶縁膜１０９上に形成されるビット配線１１１の上面および側面を酸化シリコン１１１ｂおよび１１１ｃで覆った状態で、有機塗布膜１３２ｂからなる犠牲層間膜を形成している。有機塗布膜１３２ｂは、酸素、水素、アンモニアなどのハロゲンガスを含まないガスでドライエッチングすることができるので、ビット配線１１１を覆っている酸化シリコン膜１１１ｂおよび１１１ｃを全くエッチングすることなく、有機塗布膜１３２ｂ中に容量コンタクトホール１１３ａを形成することができる。したがって、ビット配線１１１上に充分な膜厚の酸化シリコン膜１１１ｂおよび１１１ｃを残すことが可能となり、容量コンタクトプラグ１１３とビット配線１１１がショートすることを回避できる効果がある。また、容量コンタクトプラグ１１３を形成した後、酸素プラズマ等を用いて他の構造物に不都合な影響を及ぼすことなく有機塗布膜１３２ｂのみを除去することができる。その後、容量コンタクトプラグ１１３を覆うように酸化シリコン膜からなる第３層間絶縁膜１１２を形成することができるので、以降のキャパシタ形成工程も従来技術を用いて形成できる効果がある。また、ＤＲＡＭではビット配線の寄生容量がメモリ動作に大きく影響するため、極力寄生容量を低減することが望ましい。本実施例では、窒化シリコン膜よりも誘電率の小さい酸化シリコン膜でビット配線を覆っているので寄生容量の低減にも効果がある。
【００５６】
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５７】
【図１】ＤＲＡＭセルの一例を説明するための平面レイアウト図。
【図２】ＤＲＡＭセルの一例を説明するための図１のＡ−Ａ線における断面図。
【図３】従来技術の問題点を説明するための、一連の工程断面図。
【図４】本発明の第１の実施例を説明するための、一連の工程断面図。
【図５】本発明の第１の実施例を説明するための、図４に続く一連の工程断面図。
【図６】本発明の第３の実施例を説明するための、一連の工程断面図。
【図７】本発明の第３の実施例を説明するための、図６に続く一連の工程断面図。
【図８】本発明の第３の実施例を説明するための、図７に続く一連の工程断面図。
【図９】本発明の第３の実施例を説明するための、図８に続く一連の工程断面図。
【図１０】本発明の第２の実施例を説明するための、一連の工程断面図。
【図１１】本発明の第１の実施例を補足説明するための、一連の工程断面図。
【符号の説明】
【００５８】
１０１    半導体基板
１０１ａ  活性領域
１０２    素子分離領域
１０３    ドレイン
１０４    ソース
１０５    ワード配線
１０５ａ  ゲート絶縁膜
１０５ｂ  ゲート電極
１０５ｃ、１０５ｅ    保護絶縁膜
１０５ｄ、１０５ｆ、１１１ｃ    サイドウォール
１０６    第１層間絶縁膜
１０７、１０８    コンタクトホール
１０７ａ、１０８ａ    コンタクトプラグ
１０９    第２層間絶縁膜
１１０    ビット配線コンタクトプラグ
１１０ａ  第２コンタクトプラグ
１１１    ビット配線
１１１ａ  タングステン膜
１１１ｂ  酸化シリコン膜
１１２    第３層間絶縁膜
１１３    容量コンタクトプラグ
１１３ａ  容量コンタクトホール
１１４    第４層間絶縁膜
１１５    キャパシタの下部電極
１１６    容量絶縁膜
１１７    上部電極
１１８    第５層間絶縁膜
１１９    配線層
１３０、１３３    ハードマスク
１３１    ホトレジストパターン
１３２ａ、１３２ｂ    有機塗布膜
１３４    バリヤ層
１３４ａ  シリコン膜
１３４ｂ  チタン膜
１３４ｃ  窒化チタン膜
１３４ｄ  チタンシリサイド膜
１３５    タングステン膜
１３６    タングステン膜
１３７    酸化シリコン膜
【図１】
2008211119.tif 000003
【図２】
2008211119.tif 000004
【図３】
2008211119.tif 000005
【図４】
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【図５】
2008211119.tif 000007
【図６】
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【図７】
2008211119.tif 000009
【図８】
2008211119.tif 000010
【図９】
2008211119.tif 000011
【図１０】
2008211119.tif 000012
【図１１】
2008211119.tif 000013