(57)【要約】【課題】磁場書込型磁気抵抗性メモリ（ＭＲＡＭ）において、メモリセルトランジスタの耐圧を保証しつつ、ビット線ドライバのサイズを低減させることなく大きなビット線書込電流を供給する。【解決手段】メモリセルアレイ（１）において、データ書込時、ビット線（ＢＬ）の電圧に応じて、ワード線（ＷＬ）、ソース線（ＳＬ）、およびバックゲート線（ＢＧＬ）の少なくとも１つの電圧レベルを、メモリセル（ＭＣ）の選択トランジスタの接合またはゲート絶縁膜に耐圧を越える高電圧が印加されないような電圧レベルに設定する。【選択図】図３
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【特許請求の範囲】
【請求項１】
行列状に配列され、各々が、磁気抵抗性記憶素子と、前記磁気抵抗性記憶素子に結合される第１電極と、第２電極と、ゲート電極とバックゲートとを有する選択トランジスタとを含む複数のメモリセル、
各前記メモリセル列に対応して配置され、各々が第１および第２の端部を有し、前記第１および第２の端部の間に対応の列のメモリセルの磁気抵抗性記憶素子が接続される複数のビット線、
各前記メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタのゲート電極に接続されるとともに前記ビット線が延在する列方向に沿って複数のブロックに分割される複数のワード線、
各前記メモリセル行に対応して配置され、各々が、選択時に対応のメモリセルの磁気抵抗性記憶素子に電流誘起磁界を印加する複数のディジット線、
前記メモリセル行および列のうちの一方の第１の方向に沿って配置され、各々に対応のメモリセルの選択トランジスタの第２電極が接続する複数のソース線、
各前記ビット線の第１端部に対応して配置され、各々が、データ書込時に選択されると、対応のビット線の前記第１端部に第１の電圧を供給する複数の第１のビット線ドライバ、
各前記ビット線の第２端部に対応して配置され、前記データ書込時に選択されると、対応のビット線の前記第２端部に前記第１の電圧よりも低い第２の電圧を供給する複数の第２のビット線ドライバ、および
前記データ書込時、メモリセルの選択トランジスタのゲート電極、第２電極、およびバックゲートの少なくとも１つと対応のビット線の電圧との差が前記第１の電圧と前記第２の電圧との間の電圧レベルに維持されるように、前記複数のワード線、前記複数のソース線および前記複数のメモリセルの選択トランジスタのバックゲートのうち前記少なくとも１つの電圧に対応する電圧を設定する電圧制御回路を備える、薄膜磁性体半導体記憶装置。
【請求項２】
前記電圧制御回路は、
各前記ワード線に対応して配置される複数のワード線ドライバを備え、前記データ書込時、前記ビット線の第１端部に最も近いブロックに対して設けられたワード線に対して配置されるワード線ドライバは、前記第１および第２の電圧の間の電圧を対応のワード線に伝達し、前記第２の端部に最も近いブロックのワード線に対して配置されるワード線ドライバは、前記第２電圧レベルの電圧を伝達する、請求項１記載の薄膜磁性体半導体記憶装置。
【請求項３】
前記第１の方向は、前記メモリセル行が延在する行方向であり、
前記複数のソース線は、各前記メモリセル行に対応して配置され、各々が、対応の行のメモリセルの選択トランジスタの第２電極に接続され、
前記電圧制御回路は、
前記複数のソース線に対して設けられる複数のソース線ドライバを備え、前記データ書込時、前記ビット線の第１端部に近いブロックに対して設けられたソース線に対して配置されるソース線ドライバは、前記第１および第２の電圧の間の電圧を対応のソース線に伝達し、前記第２の端部に最も近いブロックのソース線に対して配置されるソース線ドライバ、前記第２電圧レベルの電圧を伝達する、請求項１または２記載の薄膜磁性体半導体記憶装置。
【請求項４】
前記電圧制御回路は、
各メモリセル行に対応して配置され、各々が対応の行のメモリセルの選択トランジスタのバックゲートの電圧を共通に設定する複数のバックゲート線ドライバを備え、前記データ書込時、前記ビット線の第１端部に近いブロックのメモリセルに対して配置されるバックゲート線ドライバは、前記第１および第２の電圧の間の電圧を対応のメモリセルのバックゲートに伝達し、前記第２の端部に最も近いブロックのメモリセルに対して配置されるバックゲート線ドライバは、前記第２電圧レベルの電圧を伝達する、請求項１から３のいずれかに記載の薄膜磁性体半導体記憶装置。
【請求項５】
前記ビット線の第１端部および第２端部は、前記データ書込時、書込データの論理値に応じて位置が交換される、請求項１から４のいずれかに記載の薄膜磁性体半導体記憶装置。
【請求項６】
前記電圧制御回路は、前記ビット線の第１端部からの距離に応じて前記第１および第２の電圧差を分圧して各ブロックのワード線、バックゲートおよびソース線の少なくとも１つに前記少なくとも１つの電圧を印加する、請求項１記載の薄膜磁性体半導体記憶装置。
【請求項７】
前記ビット線の第１端部および第２端部は、前記データ書込時、書込データの論理値にかかわらずその位置は固定される、請求項１から４のいずれかに記載の薄膜磁性体半導体記憶装置。
【請求項８】
前記電圧制御回路は、
各前記ワード線に対して設けられ、前記データ書込時、対応のワード線に対して非選択時の電圧を供給するワード線ドライバと、
前記データ書込時、前記ビット線の第１端部に最も近いブロックに対して配置されるワード線ドライバの選択時および非選択時に出力するハイ側およびロー側動作電源電圧をそれぞれ前記第１電圧と前記中間電圧レベルに設定し、前記第１端部から最も遠いブロックのワード線ドライバのロー側電源電圧を前記第２電圧レベルに設定するワード線ドライブ電源切換回路とを備え、前記データ書込時、各前記ワード線へは、対応のワード線ドライバのロー側電源電圧が非選択時の電圧として伝達される、請求項７記載の薄膜磁性体半導体記憶装置。
【請求項９】
前記電圧制御回路は、
各前記ワード線に対して設けられ、対応のワード線に対して非選択または選択電圧を供給するワード線ドライバと、
前記データ書込時、前記ビット線の第１端部に最も近いブロックに対して配置されるワード線ドライバの選択時および非選択時に出力するハイ側およびロー側動作電源電圧をそれぞれ前記第１電圧と第２の電圧の間の中間電圧レベルに設定し、前記第２端部に最も近いブロックのワード線ドライバのロー側電源電圧を前記第２電圧レベルに設定し、残りのブロックのワード線ドライバに対しては、ハイ側電源電圧として前記中間電圧と前記第２の電圧を前記第１の端部からの距離に応じて分圧して伝達するワード線ドライブ電源切換回路とを備え、前記データ書込時、前記第２の端部に最も近いブロックのワード線ドライバは、対応のワード線へロー側電源電圧を伝達し、残りのブロックのワード線ドライバは、それぞれ、対応のワード線へハイ側電源電圧を伝達する、請求項７記載の薄膜磁性体半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁気抵抗性素子の抵抗値によりデータを記憶する薄膜磁性体半導体記憶装置に関し、特に、電流が誘起する磁界により磁気抵抗性素子の磁化方向を設定してデータの書込を行なう電流誘起磁場書込方式の薄膜磁性体半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、データを不揮発的に記憶することができ、データ保持のために電源を供給することは要求されない。このような不揮発性半導体記憶装置の１つに、フラッシュメモリがある。このフラッシュメモリにおいては、メモリセルが、１個の積層ゲート型トランジスタで構成される。メモリセルトランジスタのフローティングゲートに蓄積電荷量に応じて、データを記憶する。すなわち、メモリセルトランジスタのしきい値電圧が、フローティングゲートの蓄積電荷量に応じて異なり、このメモリセルトランジスタのしきい値電圧を、記憶データに対応付ける。
【０００３】
フラッシュメモリにおいては、メモリセルが１個のトランジスタで構成されるため、メモリセルアレイの面積が小さく、小占有面積で大記憶容量の記憶装置を実現することが可能である。近年の記憶装置に対しては、大記憶容量、低消費電力および小型化などがシステムの性能を上げるために要求される。このような要求を満たすためには、メモリセルトランジスタを微細化することが、１つの対策である。しかしながら、フラッシュメモリにおいては、書込および消去に高電圧が必要とされ、トランジスタのゲート絶縁膜を薄くすることができない。従って、メモリセルトランジスタのサイズ低減に限度がある。また、ゲート絶縁膜の薄膜化に伴って、フローティングゲートからのリーク電流が増大し、データ保持特性が劣化するという問題が生じる。
【０００４】
上述のようなフラッシュメモリの素子の微細化に伴う問題を解消するために、磁気抵抗性素子を記憶素子として利用する磁気抵抗性ＲＡＭ（ＭＲＡＭ：Magnetic Random Access Memory ：薄膜磁性体半導体記憶装置）が開発され、実用化されつつある。ＭＲＡＭの記憶素子は、磁化方向が固定される固定層と、磁化方向が記憶データに応じて設定される自由層と、これらの固定層および自由層の間のバリア層とで構成される。固定層および自由層の磁化方向が平行な場合、その抵抗値が小さくなり、また、固定層と自由層の磁化方向が反平行の場合に抵抗値が高くなる。このような磁気抵抗効果を利用して、抵抗値の大小を、記憶データに対応付ける。
【０００５】
メモリセルは、記憶素子の磁気抵抗性素子と、選択トランジスタとで構成される。これらの磁気抵抗性素子および選択トランジスタがビット線とソース線との間に直列に接続される。データ読出時に、選択トランジスタを導通状態として、磁気抵抗性素子を介して電流が流れる経路を形成する。磁気抵抗性素子の抵抗値に応じて、このメモリセルを介して流れる電流が異なる。この電流量を検出することにより、データの読出を行なう。
【０００６】
このようなＭＲＡＭの構成は、たとえば、非特許文献１（T. Tsuji, et al.,“A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture”, in 2004 Symposium on VLSI Circuits, Digest of Technical Papers, pp.450-453, June 2004.）、非特許文献２（T. W. Andre, et al.,“A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM with Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers,”in IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.40, NO.1, January 2005.）および特許文献１（米国特許第６５４５９０６号）に示されている。
【０００７】
上述の非特許文献１（ツジ等の論文）に示されるＭＲＡＭにおいては、記憶素子（磁気抵抗性素子）は、書込ワード線（デジット線）とビット線の交差部各々に配置される。一方、読出ワード線については、メモリセル（選択トランジスタ）は、読出ワード線とビット線との交差部に対応して折返しビット線構造に配置される。データ書込時には、互いに直交して配置される書込ワード線とビット線とに電流を流す。この書込ワード線電流およびビット線電流が誘起する磁界の合成磁界により、磁気抵抗性素子の自由層の磁化方向を設定する。書込デジット線には、書込データの論理値にかかわらず一定方向に書込電流が流れる。一方、ビット線については、書込データの論理値に応じて、ビット線書込電流の方向が設定される。
【０００８】
この非特許文献１は、メモリセルデータの読出時、１つのビット線に選択メモリセルを接続し、他方のビット線に、ダミーセルを接続する。２ビットのメモリセルを単位として、データの読出が行なわれる。ダミーセルは、高抵抗状態の参照セルと低抵抗状態の参照セルとが存在する。これらの高抵抗状態の参照セルおよび低抵抗状態の参照セルを並列にセンスアンプに結合する。２ビットのセンスアンプの参照ノードを短絡することにより、参照電流として、高抵抗状態の参照セルおよび低抵抗状態の参照セルそれぞれを流れる電流の平均値が生成される。この参照電流を用いて、メモリセルを流れる電流量を決定し、データの読出を行なう。
【０００９】
書込時においては、この非特許文献１は、低電源電圧下においても、双方向の大きな書込電流を発生するために、「分散ゲート電圧制御方式」を用いる。この分散ゲート電圧制御方式においては、スタンバイ時、ビット線は接地電圧レベルにプリチャージされる。書込時、まず選択ビット線は、電源電圧レベルにプリチャージされる。次いで、書込ワード線に電流を供給する。この電圧印加順序により、選択ビット線プリチャージ時のピーク電流による選択メモリセルの誤った磁化状態の切換が生じるのを防止する。次いで、ビット線に、書込データに応じた方向に電流を流す。このビット線電流を流すときに、ビット線を放電するドライブトランジスタのゲート電圧を調整して、ビット線電流の大きさを調整する。
【００１０】
前述の特許文献１（米国特許’９０６号）は、トグルＭＲＡＭの基本的構成を開示する。この特許文献１に示されるトグルＭＲＡＭにおいては、メモリセルに含まれる磁気抵抗性素子が、各々多層構造の自由層および固定層と、これらの自由層および固定層の間のトンネルバリア層とで構成される。自由層および固定層は、それぞれ、反強磁性結合される強磁性体層を含む。この反強磁性結合される強磁性体層の間に反強磁性結合スペーサ層が配置される。自由層の強磁性体層の合成磁界が、デジット線およびビット線の電流誘起磁界と方向が一致する。磁気抵抗性素子の磁界容易軸は、書込ワード線（デジット線）およびビット線と４５°の角度をなすように配置される。書込ワード線およびビット線に電流を流すタイミングを、互いに重なる期間を有するようにずらせる。まず、書込ワード線に電流を流し、磁気抵抗性素子の自由層の磁化方向を回転させる。この場合、自由層の合成磁化方向が、書込ワード線が誘起する磁界の方向に一致する。応じて、反強磁性結合される強磁性体層の磁化方向も回転する。次いで、書込ワード線に電流を流した状態で、さらに、ビット線に電流を流す。このビット線電流誘起磁界により、さらに、自由層の磁界が回転する。このとき、自由層の各強磁性体層の磁化方向が磁化困難軸方向を少し超える。次に、書込ワード線電流を遮断し、ビット線に対してのみ書込電流を流す。これにより、自由層の磁化方向がさらに回転し、各強磁性体層の磁化方向が、磁化困難軸を超えて、磁化容易軸方向に近づく。その後、ビット線電流を遮断すると、強磁性体層の磁化方向が安定な磁化容易軸方向に到達する。
【００１１】
したがって、書込ワード線およびビット線に電流を流す１つの書込シーケンスが完了すると、このメモリセルの磁気抵抗性素子の磁化方向が１８０°回転する。すなわち、書込ワード線およびビット線に、書込データの論理値にかかわらず、一定方向に電流を流すことにより、メモリセルの記憶状態が切換えられる。
【００１２】
この特許文献１は、磁化容易軸を、書込ワード線およびビット線と４５°の角度をなす方向に設定する。この配置により、素子微細化時においても、メモリセルの書込の選択性を高くし、半選択状態のメモリセルの記憶状態が変化するのを防止する。
【００１３】
非特許文献２（Andre論文）も、トグルＭＲＡＭを開示する。この非特許文献２においては、読出ワード線および読出ビット線と書込ワード線および書込ビット線とが、局所配線により電気的に分離される。この局所配線は、メモリセルの磁気抵抗性素子（ＭＴＪ素子）と書込ビット線との間に配置される。複数のメモリセルを有するメモリセルグループに対して、ローカル読出ビット線として、局所配線が利用され、グループ内のメモリセルの磁気抵抗性素子がこの局所配線に接続される。この局所配線は、グループ選択ゲートを介してグローバル読出ビット線に結合される。読出ビット線を、ローカルおよびグローバル読出ビット線の階層構造とし、読出時の、読出ビット線（グローバル読出ビット線）の負荷を軽減する。また、書込経路および読出経路を設けることにより、読出用のトランジスタ（メモリセルトランジスタ、グループ選択トランジスタ等）として低電圧トランジスタを用いて、高電圧を書込ビット線および書込ワード線に印加して書込電流を生成することを図る。
【００１４】
読出時においては、高抵抗状態および低抵抗状態の参照セルをプリアンプの参照電流入力部において短絡する。これらの高抵抗性素子および低抵抗性素子を介して流れる電流の１／２倍のミラー電流を、選択ビット線へ供給し、データの読出を行なう。データ書込時においては、書込用のカレントミラー回路を利用して、参照電流のミラー電流を書込電流として、選択ビット線へ供給する。書込ドライバは、複数列に対して１つ設けられる。
【００１５】
トグルＭＲＡＭにおいては、書込電流を流すことにより、メモリセルの記憶状態が変化する。したがって、データ書込を行なう前に、書込データと選択メモリセルの記憶データとが同じ論理値であるかの判定が行なわれ、その判定結果に従ってデータの書込が行なわれる。
【特許文献１】米国特許第６５４５９０６号
【非特許文献１】T. Tsuji, et al.,“A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture”, in 2004 Symposium on VLSI Circuits, Digest of Technical Papers, pp.450-453, June 2004.
【非特許文献２】T. W. Andre, et al.,“A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM with Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers,”in IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.40, NO.1, January 2005.
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＭＲＡＭにおけるデータの書込は、上述の文献１から３に示されるように、互いに直交するデジット線（書込ワード線）およびビット線を流れる電流が誘起する磁界により、メモリセルの磁気抵抗性素子（ＭＴＪ素子またはＴＭＲ素子）の磁化の方向を設定する。
【００１７】
この磁化状態の切換のためには、ある一定の大きさの磁界を発生して、磁気抵抗性素子に印加する必要がある。このため、ビット線には、ビット線の寄生抵抗Ｒｐに抗して、書込に必要な電流ＩＢＬｗｒを流す必要がある。この場合、ビット線の両端間に、ＩＢＬｗｒ・Ｒｐの電圧を印加することが要求される。ビット線への電流／電圧の供給は、ビット線両端に設けられるビット線ドライバにより行なわれる。このビット線ドライバを構成するトランジスタとして、メモリセルトランジスタ（選択トランジスタ）として用いられる低電圧／高速トランジスタを用いる場合を考える。メモリセルトランジスタは、電源電圧Ｖｄｄが１．２Ｖであり、低耐圧であり、また、高速動作確保のために、しきい値電圧が小さくされる。
【００１８】
メモリセルトランジスタと同一構成のトランジスタを、ビット線ドライバに用いる。この場合、ビット線ドライバの電源は、メモリセル電源と同程度の電圧レベルに設定する必要がある。このため、充分な大きさのビット線書込電流ＩＢＬｗｒを確保しようとすると、このビット線ドライバのトランジスタのオン抵抗を低下させる必要があり、トランジスタサイズを大きくする必要がある。この場合、ビット線ドライバのサイズが大きくなり、各ビット線に対応してビット線ドライバを配置するのが困難となる。そこで、従来、このビット線ドライバのトランジスタとして、電源電圧Ｖｄｄ＝３．３Ｖの高耐圧でかつしきい値電圧の高い高電圧／低速トランジスタが用いられる。たとえば、ビット線の一方端に、２．４Ｖを印加して、ビット線書込電流を生成することを考える。この場合、メモリセルの選択トランジスタのゲート（読出ワード線）、バックゲートおよびソース（ソース線）には、０Ｖが印加される。ソース線は、メモリセルの選択トランジスタが接続される信号線であり、読出時、ビット線、磁気抵抗性素子、選択トランジスタおよびソース線の経路で、電流を流す。データ書込時、メモリセル選択トランジスタは非導通状態である。しかしながら、このデータ書込時において、磁気抵抗性素子の抵抗値が小さい場合、ビット線電圧が、メモリセルの選択トランジスタに印加される。したがって、メモリセルトランジスタには、ビット線の一端の電圧２．４Ｖに対する耐圧が必要となる。メモリセルトランジスタの耐圧が不十分な場合には、ビット線に印加される電圧（２．４Ｖ）を低下させる必要がある。この場合、ビット線書込電流を確保するためには、ビット線ドライバのトランジスタのサイズを大きくすることが必要となり、ビット線ドライバのレイアウト面積が増大するという問題が生じる。
【００１９】
非特許文献１においては、低電源電圧下において、高速で書込を行なう構成については考察されているものの、このビット線書込電流供給時のメモリセルトランジスタの耐圧の問題については何ら考慮していない。
【００２０】
また、特許文献１においては、単に、書込ワード線およびビット線の電流誘起磁界により、メモリセル（磁気抵抗性素子）の磁化方向を回転させる構成が示されているだけである。メモリセルの選択トランジスタの耐圧については、何ら考察していない。
【００２１】
この書込電流の供給時の耐圧の問題は、磁気抵抗性素子が、ビット線に直接接続されている場合に生じる。したがって、非特許文献２の図４に示されるように、磁気抵抗性素子に接続される読出ビット線と、書込ビット線電流を流す書込ビット線とを別々に設けることが考えられる。しかしながら、この構成の場合、書込ビット線と磁気抵抗性素子の距離が大きくなる。この結果、十分な大きさの磁界を磁気抵抗性素子に印加するためには、ビット線書込電流をさらに大きくする必要があり、ビット線ドライバのトランジスタのサイズがさらに大きくなるという問題が生じる。
【００２２】
また、これに代えて、ビット線を短くし、そのビット線寄生抵抗を小さくすることも考えられる。しかしながら、この場合、メモリセルが接続するビット線の数が増大し、応じてビット線ドライバの数が増大する。応じて、チップ面積またはモジュール面積が増加し、小型化に対する障害となる。
【００２３】
それゆえ、この発明の目的は、レイアウト面積を増大させることなく、十分な大きさのビット線書込電流を供給することのできる薄膜磁性体半導体記憶装置を提供することである。
【００２４】
この発明の他の目的は、メモリセル選択トランジスタの耐圧を十分に確保しつつ十分な大きさのビット線書込電流をドライバ占有面積を増大させることなく供給することのできる薄膜磁性体半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２５】
この発明に係る薄膜磁性体半導体記憶装置は、ワード線を列方向において複数のブロックに分割し、データ書込時、選択ビット線に高電圧が印加される端部に最も近いブロックのメモリセルの選択トランジスタに対して、ソース電圧、ゲート電圧およびバックゲート電圧の少なくとも１つの電圧レベルを、対応のビット線の電圧に対して耐圧が保証される電圧レベルに設定する。
【００２６】
すなわち、この発明の一実施の形態に従う薄膜磁性体半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置される複数のビット線と、メモリセル行および列の一方の方向に沿って配置されるソース線とを含む。メモリセルは、磁気抵抗性記憶素子と、この磁気抵抗性記憶素子に結合される第１電極と、ソース線に結合される第２電極と、対応のワード線に接続されるゲート電極と、バックゲートとを有する選択トランジスタとを含む。複数のワード線は、このビット線が延在する列方向に沿って複数のブロックに分割される。この発明の一実施の形態においては、薄膜磁性体半導体記憶装置は、さらに、ビット線の第１端部にそれぞれ対応して設けられる複数の第１のビット線ドライバと、各ビット線の第２の端部に対応して配置される複数の第２のビット線ドライバとを含む。この第１のビット線ドライバは、データ書込時、選択されると、対応のビット線の第１端部に第１の電圧を供給する。第２のビット線ドライバは、データ書込時に選択されると、対応のビット線の第２の端部に第１の電圧よりも低い第２の電圧を供給する。
【００２７】
この一実施の形態に従う薄膜磁性体半導体記憶装置はさらに、データ書込時に、メモリセルの選択トランジスタに印加される電圧を設定する電圧制御回路を含む。この電圧制御回路は、メモリセルの選択トランジスタのゲート電極、第２電極、およびバックゲートの少なくとも１つと対応のビット線の電圧の差が、第１および第２の電圧の間の電圧レベルに維持されるように、複数のワード線、複数のソース線および複数のメモリセルの選択トランジスタのバックゲート電圧の少なくとも１つの電圧を設定する。
【００２８】
好ましくは、この電圧制御回路はビット線の第１端部からの距離に応じて、各ブロックに対する印加電圧レベルを調整する。
【発明の効果】
【００２９】
データ書込時、メモリセルの選択トランジスタに印加される電圧を調整している。したがってビット線の第１端部に高電圧が印加される場合においても、各メモリセルの選択トランジスタのゲート絶縁膜または接合に印加される電圧は、その耐圧値よりも以下の電圧レベルに設定することができる。これにより、ビット線に高電圧を印加して、大きなビット線書込電流をメモリセルトランジスタのサイズまたはビット線ドライバのサイズを増大させることなく供給することができる。
【発明を実施するための最良の形態】
【００３０】
［実施の形態１］
図１は、この発明の実施の形態１に従う薄膜磁性体半導体記憶装置の全体の構成を概略的に示す図である。図１において、薄膜磁性体半導体記憶装置（以下、ＭＲＡＭと称す）は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。このメモリセルアレイ１においては、メモリセルＭＣの各列に対応してビット線ＢＬが配置される。メモリセルＭＣの各行に対応して、デジット線ＤＬ、ワード線ＷＬおよびソース線ＳＬが配置される。
【００３１】
メモリセルＭＣは、その構成は、後に詳細に説明するが、磁気抵抗性素子と選択トランジスタとを含み、選択トランジスタは、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。選択トランジスタのバックゲート（基板領域）の電圧は、行方向に整列するメモリセル単位でバックゲート線ＢＧＬにより制御される。
【００３２】
ＭＲＡＭは、さらに、行系回路として、デジット線選択ドライブ回路２、ワード線選択ドライブ回路３、ソース線選択ドライブ回路４およびバックゲート線選択ドライブ回路５を含む。
【００３３】
デジット線選択ドライブ回路２は、データ書込時、図示しない行アドレス信号に従って、選択行のデジット線ＤＬに電流を流す。このデジット線選択ドライブ回路２が選択デジット線ＤＬに電流を流す方向は、書込データの論理値にかかわらず常に一定である。
【００３４】
ワード線選択ドライブ回路３は、データ読出時、図示しない行アドレス信号に従って選択行のワード線ＷＬを選択状態へ駆動する。データ書込時、このワード線選択ドライブ回路３は、また、選択ビット線の電位に応じてワード線の電圧レベルを調整する。
【００３５】
ソース線選択ドライブ回路４は、データ書込時には、ビット線電圧に応じた電圧レベルにソース線の電圧レベルを設定し、データ読出時およびスタンバイ時においては接地電圧にソース線を設定する。
【００３６】
バックゲート線選択ドライブ回路５は、データ書込時に、メモリセルの選択トランジスタのバックゲートを、ビット線電圧に応じた電圧レベルに設定し、スタンバイ時および読出時においては、このメモリセルの選択トランジスタのバックゲートを接地電圧レベルに設定する。
【００３７】
これらのドライブ回路３、４および５が調整する電圧は、対応のビット線と対応のワード線、ソース線およびバックゲート線の電圧差が、選択トランジスタの耐圧（セル電源電圧）を超えない電圧レベルである。
【００３８】
ＭＲＡＭは、さらに、列系経路として、列デコード回路６、ビット線ドライブ回路７Ｌ，７Ｒ、ビット線プリチャージ回路８、および読出列選択回路９を含む。列デコード回路６は、データの書込／読出時、図示しない列アドレス信号をデコードし、アドレス指定された列を選択する列選択信号を生成する。
【００３９】
ビット線ドライブ回路７Ｌおよび７Ｒは、ビット線の両側に対向して配置され、各々、各ビット線に対応して配置されるビット線ドライバを含む。ビット線ドライブ回路７Ｌおよび７Ｒをビット線両側に対向して配置して、データ書込時、選択列に、書込データに応じた方向に書込電流を流す。非選択列に対応するビット線ドライバは、データ書込時、出力ハイインピーダンス状態に設定される。また、データ読出時、ビット線ドライブ回路７Ｌおよび７Ｒに含まれるビット線ドライバは、すべて出力ハイインピーダンス状態に設定される。
【００４０】
ビット線プリチャージ回路８は、データ書込時に、全てのビット線を中間電圧レベルに設定する。その後、選択列へのプリチャージ電圧（中間電圧レベル）の供給を停止し、一方、非選択列のビット線には、連続して中間電圧を供給する。ビット線プリチャージ回路８は、スタンバイサイクル時およびデータ読出時、出力ハイインピーダンス状態に設定される。
【００４１】
読出列選択回路９は、データ読出時、列デコード回路６からの列選択信号に従って、選択列のビット線を、図示しない内部データ線に結合する。データ書込時およびスタンバイサイクル時には、読出列選択回路９は、非導通状態に設定される。
【００４２】
このＭＲＡＭは、さらに、入出力回路１０および制御回路１１を含む。入出力回路１０は、外部データＤＱを入出力する。データ書込時、入出力回路１０は、外部からの書込データＤＱに従って相補な内部書込データＤおよび／Ｄを生成してビット線ドライブ回路７Ｌおよび７Ｒに伝達する（図１においては、データ伝達経路はビット線ドライブ回路７Ｒに対してのみ示す）。
【００４３】
データ読出時、この入出力回路１０は、読出列選択回路９により選択されたビット線に定電流を供給し、そのビット線を流れる電流が基準電流よりも大きいか小さいかに従って内部読出データおよび外部出力データを生成する。
【００４４】
制御回路１１は、外部からの動作モードを示すコマンドＣＭＤに従って、内部の必要な動作タイミング制御信号を生成する。
【００４５】
このＭＲＡＭに対しては外部から、たとえば３．３Ｖの電源電圧（周辺電源電圧）ＶＤＤＨと、たとえば１．２Ｖの電源電圧（セル電源電圧）ＶＤＤＬが供給される。周辺電源電圧ＶＤＤＨがビット線ドライブ回路７Ｌおよび７Ｒに供給され、セル電源電圧ＶＤＤＬが、他の行系回路およびビット線プリチャージ回路８へ伝達される（これらの電源電圧の伝達経路は示していない）。
【００４６】
図２は、メモリセルＭＣの構成を示す図である。メモリセルＭＣにおいては、磁気抵抗性素子（ＭＴＪ素子またはＴＭＲ素子）ＶＲと選択トランジスタＳＴとがビット線ＢＬとソース線ＳＬとの間に直列に接続される。磁気抵抗性素子ＶＲは、その一端（上部電極）がビット線ＢＬに接続される。選択トランジスタＳＴは、磁気抵抗性素子ＶＲの他端（下部電極）とソース線ＳＬの間に接続され、そのゲートがワード線ＷＬに接続される。この選択トランジスタＳＴのバックゲート（基板領域）は、また、バックゲート線ＢＧＬに接続される。
【００４７】
データ書込時、デジット線ＤＬおよびビット線ＢＬを流れる電流が誘起する磁界により、磁気抵抗性素子ＶＲの自由層の磁化方向が設定され、応じて、その抵抗値が書込データに応じた値に設定される。
【００４８】
図３は、図１に示すＭＲＡＭの要部の構成を具体的に示す図である。図３において、メモリセルアレイ１が、列方向（ビット線延在方向）に沿って２つのメモリブロック１Ｌおよび１Ｒに分割される。ビット線としては、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１を代表的に示す。少なくとも、メモリブロック１Ｌおよび１Ｒの基板領域（ウェル領域）は、互いに分離され、個々に、基板電圧（バックゲート電圧）を設定することができる。
【００４９】
メモリブロック１Ｌは、デジット線ＤＬ０−ＤＬＭ−１、ワード線ＷＬ０−ＷＬＭ−１、ソース線ＳＬ０−ＳＬＭ−１およびバックゲート線ＢＧＬ０−ＢＧＬＭ−１を含む。メモリブロック１Ｒは、ワード線ＷＬＭ−ＷＬ２Ｍ、デジット線ＤＬＭ−ＤＬ２Ｍ、ソース線ＳＬＭ−ＳＬ２Ｍ、およびバックゲート線ＢＧＬＭ−ＢＧＬ２Ｍを含む。
【００５０】
ワード線選択ドライブ回路３は、ワード線ＷＬ０−ＷＬ２Ｍそれぞれに対して設けられるワード線ドライバＤＷＲ０−ＤＷＲ２Ｍを含む。これらのワード線ドライバＤＷＲ０−ＤＷＲ２Ｍは、それぞれワード線選択信号ＷＬＢ０−ＷＬＢ２Ｍに従って対応のワード線へ、セル電源電圧ＶＤＤＬ（１．２Ｖ）および接地電圧（０Ｖ）の一方を伝達する。
【００５１】
ソース線選択ドライブ回路４は、ソース線ＳＬ０−ＳＬ２Ｍそれぞれに対応して設けられるソース線ドライバＤＳＲ０−ＤＳＲ２Ｍを含む。これらのソース線ドライバＤＳＲ０−ＤＳＲ２Ｍは、ソース線選択信号ＳＬＢ０−ＳＬＢ２Ｍにそれぞれ従って対応のソース線の電圧レベルを、セル電源電圧（１．２Ｖ）または接地電圧レベルに設定する。
【００５２】
バックゲート線選択ドライブ回路５は、バックゲート線ＢＧＬ０−ＢＧＬ２Ｍそれぞれに対応して設けられるバックゲート線ドライバＤＢＧ０−ＤＢＧ２Ｍを含む。これらのバックゲート線ドライバＤＢＧ０−ＤＢＧ２Ｍは、それぞれバックゲート線選択信号ＢＧＢ０−ＢＧＢ２Ｍに従って、データ書込時、対応のバックゲート線の電圧レベルを、セル電源電圧（１．２Ｖ）および接地電圧（０Ｖ）の一方に設定する。
【００５３】
これらのワード線ドライバＤＢＲ０−ＤＢＲ２Ｍ、ソース線ドライバＤＳＲ０−ＤＳＲ２Ｍおよびバックゲート線ドライバＤＢＧ０−ＤＢＧ２Ｍは、それぞれ、出力ドライブ段が、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）およびＮチャネルＭＯＳトランジスタを有するＣＭＯＳインバータで構成される。これらのドライバのより詳細な構成については後に説明する。
【００５４】
ビット線ドライブ回路７Ｌは、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１それぞれに対応して設けられるビット線ドライバＤＢＬ２ｎおよびＤＢＬ２ｎ＋１を含む。ビット線ドライブ回路７Ｒも、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１それぞれに対応して設けられるビット線ドライバＤＢＲ２ｎおよびＤＢＲ２ｎ＋１を含む。これらのビット線ドライバは、各々出力段が、ＣＭＯＳインバータで構成される。ビット線ドライバＤＢＬ／ＤＢＲのＰチャネルＭＯＳトランジスタはビット線ドライブ制御信号ＢＬＬ／ＢＬＲをゲートに受け、ＮチャネルＭＯＳトランジスタは、ゲートにビット線ドライブ制御信号ＢＬＬＢ／ＢＬＲＢを受ける。
【００５５】
ビット線ドライバＤＢＬ２ｎ、ＤＢＬ２ｎ＋１を、ビット線ドライバＤＢＲ２ｎおよびＤＢＲ２ｎ＋１と対向してビット線の両側に配置することにより、書込データに応じて、電流の流す方向を変更することができる。これらのビット線ドライバＤＢＬ２ｎ、ＤＢＬ２ｎ＋１、ＤＢＲ２ｎおよびＤＢＲ２ｎ＋１は、周辺電源電圧ＶＤＤＨ（３．３Ｖ）を、ハイ側電源電圧として受ける。
【００５６】
ビット線プリチャージ回路８は、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１に対応してそれぞれ設けられるプリチャージゲートＰＧ２ｎおよびＰＧ２ｎ＋１を含む。ビット線プリチャージゲートＰＧ２ｎおよびＰＧ２ｎ＋１は、各々、ＰチャネルＭＯＳトランジスタで構成され、選択時、対応のビット線へセル電源電圧（１．２Ｖ）を伝達する。
【００５７】
読出列選択回路９は、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１それぞれに対応して設けられる読出列選択ゲートＲＧ２ｎおよびＲＧ２ｎ＋１を含む。これらの読出列選択ゲートＲＧ２ｎおよびＲＧ２ｎ＋１は、それぞれ、読出列選択信号ＣＳＲ２ｎおよびＣＳＲ２ｎ＋１に従って選択的に導通し、導通時、対応のビット線を内部読出データ線ＬＩＯに結合する。読出列選択信号は、図１に示す列デコード回路６からの列選択信号に基づいてデータ読出時に生成される。
【００５８】
次に、図３に示すＭＲＡＭの動作を、図４に示すタイミング図を参照して説明する。図４においては、読出列選択信号として、読出列選択信号ＣＳＬＲｘ（ｘは任意）を総称的に示す。ビット線ＢＬ２ｎが、書込時、選択される。また、読出時には、ワード線ＷＬＭ＋１が選択される。
【００５９】
いま、ビット線ＢＬ（全ビット線を総称的に示す）においては、単位寄生抵抗Ｒｐｕが分布するとする。また、ビット線書込線電流ＩＢＬｗｒが、ビット線ドライブ回路７Ｌからビット線ドライブ回路７Ｒに向かって流れるとする。この書込時においては、ビット線ドライバＤＢＬ２ｎにおいてＰチャネルＭＯＳトランジスタが導通し、ＮチャネルＭＯＳトランジスタがオフ状態を維持する。ビット線ドライバＤＢＲ２ｎにおいては、逆にＰＭＯＳトランジスタがオフ状態、ＮチャネルＭＯＳトランジスタがオン状態である。ＰチャネルＭＯＳトランジスタのオン抵抗はＮチャネルＭＯＳトランジスタのオン抵抗に比べて大きい。したがって、ビット線ＢＬ２ｎにおいては、書込時、その一端（第１端部）のノードＮ０に、抵抗分圧により、２．４Ｖの電圧が印加され、ビット線の他端（第２端部）のノードＮ２Ｍは、接地電圧（０Ｖ）の電圧レベルにほぼ等しいとする。
【００６０】
スタンバイ状態においては、ビット線ドライブ制御信号ＢＬＬＢ２ｎ＋１およびＢＬＲＢ２ｎ＋１はともにＨレベルであり、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１は接地電圧レベルに維持される。このとき、ビット線ドライブ制御信号ＢＬＬ２ｎおよびＢＬＲ２ｎは、ともにＨレベルであり、ＰチャネルＭＯＳトランジスタはオフ状態にある。
【００６１】
時刻ｔ１において、書込サイクルが始まる。応じて、プリチャージ制御信号ＵＢ２ｎおよびＵＢ２ｎ＋１がともにＬレベルとなり、プリチャージゲートＰＧ２ｎおよびＰＧ２ｎ＋１により、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１が、それぞれ１．２Ｖの電圧レベル（セル電源電圧レベル）にプリチャージされる。
【００６２】
このプリチャージ動作時、ビット線ドライブ制御信号ＢＬＲＢ２ｎ、ＢＬＬＢ２ｎ＋１およびＢＬＲＢ２ｎ＋１はすべてすべてＬレベルに駆動され、ビット線ドライバＤＢＬ２ｎ、ＤＢＬ２ｎ＋１、ＤＢＲ２ｎおよびＤＢＲ２ｎ＋１においてＮチャネルＭＯＳトランジスタがすべてオフ状態となる（ＰチャネルＭＯＳトランジスタはオフ状態にある）。これにより、ビット線がそれぞれ、メモリセル電源電圧（１．２Ｖ）レベルにプリチャージされる。
【００６３】
デジット線ＤＬ０が選択され、ビット線ＢＬ２ｎのノードＮ０に接続されるメモリセルＭＣへの書込が行なわれるとする。このとき、時刻ｔ２において、ビット線のノードＮ０が高電圧レベルに設定されるため、アレイブロック１Ｌにおいてワード線ＷＬ０−ＷＬＭ−１、ソース線ＳＬ０−ＳＬＭ−１、バックゲート線ＢＧＬ０−ＢＧＬＭ−１がメモリセル電源電圧（１．２Ｖ）の電圧レベルに駆動される。このセル電源電圧ＶＤＤＬは、ビット線の一端のノードＮ０に対応のビット線ドライバから伝達される電圧２．４Ｖよりも低い電圧レベルである。
【００６４】
一方、アレイブロック１Ｒにおいては、ワード線ＷＬＭ−ＷＬ２Ｍ、ソース線ＳＬＭ−ＳＬ２Ｍおよびバックゲート線ＢＧＭ−ＢＧＬ２Ｍは、接地電圧レベルに維持される。したがって、この状態においては、アレイブロック１Ｌおよび１Ｒに含まれるメモリセルは、すべてソース線、バックゲート線およびワード線が同一電圧レベルである。
【００６５】
時刻ｔ３において、プリチャージ制御信号ＵＢ２ｎが、Ｈレベルに立上がり、プリチャージゲートＰＧ２ｎのプリチャージ動作が完了する。プリチャージ制御信号ＵＢ２ｎ＋１はＬレベルであり、ビット線ＢＬ２ｎ＋１は、１.２Ｖのセル電源電圧レベルに維持される。
【００６６】
このとき、また、ビット線ドライブ制御信号ＢＬ２ｎがＬレベルとなり、ビット線ドライバＤＢＬ２ｎのＰチャネルＭＯＳトランジスタが導通し、ビット線ＢＬ２ｎに、書込電圧２．４Ｖが伝達され、ビット線書込電流ＩＢＬｗｒが流れる。この書込電流ＩＢＬｗｒにより、ビット線ＢＬ２ｎの電圧は、その単位寄生抵抗Ｒｐｕに従って、順次ノードＮ０からノードＮ２Ｍに向かって低下する。すなわち、ビット線ＢＬ２ｎにおいてノードＮ０が２．４Ｖであり、中間のノードＮＭ−１およびＮＭがほぼ同じ中間電圧１．２Ｖである。ノードＮ２Ｍ（第２端部）が、接地電圧レベルである。ビット線ＢＬ２ｎの単位寄生抵抗Ｒｐｕの合成抵抗Ｒｐと電圧差２．４Ｖとにより、このビット線書込電流ＩＢＬｗｒの大きさが決定される。この時刻ｔ３において、また、図示しないデジット線ＤＬにおいても電流が流れており、このデジット線ＤＬ０とビット線ＢＬ２ｎの交差部に対応して配置されるメモリセルＭＣに対するデータの書込が行なわれる。
【００６７】
この書込時、中央のノードＮＭ−１およびＮＭにより、メモリアレイ１が、アレイブロック１Ｌおよび１Ｒに分割される。従って、選択ビット線ＢＬ２ｎにおいて、メモリセルの選択トランジスタには、最大１、２Ｖの電圧が印加されるだけである。
【００６８】
また、この書込時、非選択ビット線ＢＬ２ｎ＋１は、プリチャージゲートＰＧ２ｎ＋１により、１．２Ｖの電圧レベルに維持される。したがって、このビット線ＢＬ２ｎ＋１に接続されるメモリセルＭＣの選択トランジスタにおいては、最大１．２Ｖの電圧が印加されるだけである（アレイブロック１Ｒにおいて）。
【００６９】
ここで、非選択のビット線ＢＬ２ｎ＋１を１．２Ｖの中間電圧レベル（ビット線両端の電圧の中間値）に維持しているのは、以下の理由による。すなわち、アレイブロック１Ｌにおいて、ワード線、ソース線、およびバックゲートが、セル電源電圧（１．２Ｖ）に設定される。非選択ビット線が接地電圧レベルに維持されている場合、非選択ビット線が、メモリセルの選択トランジスタＳＴのソースとして機能し、この非選択ビット線に接続されかつ選択行にあるメモリセルを介して電流が流れる可能性がある。応じて、選択列のメモリセルのバックゲート、ソース線およびワード線電圧が低下し、アレイブロック１Ｌにおけるメモリセルの選択トランジスタに印加される電圧を抑止する効果が阻害される可能性がある。また、書込時の消費電流が増大する。この問題を回避するため、非選択列のビット線ＢＬ２ｎ＋１を、選択列のビット線の書込電圧２、４Ｖの中間電圧（セル電源電圧）レベルの１．２Ｖに維持する。
【００７０】
この書込期間中、ビット線ＢＬ２ｎにおいて、ノードＮ０の電圧レベルは、２．４Ｖであり、ノードＮＭ−１およびＮＭの電圧レベルは中間電圧の１．２Ｖであり、最遠方端のノードＮ２Ｍの電圧レベルはほぼ接地電圧レベルである。非選択ビット線ＢＬ２ｎ＋１においては、ノードＮ０−Ｎ２Ｍは、すべて１．２Ｖレベルに維持される。従って、メモリセルの選択トランジスタは、ゲートおよびソースが同一電圧レベルであり、オフ状態を維持する。
【００７１】
時刻ｔ４において、データの書込が完了すると、ビット線ドライブ制御信号ＢＬＬ２ｎをＨレベルに駆動し、ビット線２ｎに対する書込電流の供給を終了する。また、プリチャージ制御信号ＵＢ２ｎをＬレベルに駆動して、プリチャージゲートＰＧ２ｎにより、ビット線ＢＬ２ｎにセル電源ノードからプリチャージ電流を供給する。このとき、また、ビット線ドライブ制御信号ＢＬＲ２ｎをＬレベルに駆動し、ビット線ドライバＤＢＲ２ｎのＮチャネルＭＯＳトランジスタをオフ状態にする。これにより、ビット線ＢＬ２ｎのノードＮ０−Ｎ２Ｍが、セル電源電圧レベルにプリチャージされる。このビット線ＢＬ２ｎの中間電圧レベルへのプリチャージは以下の理由により行われる。
【００７２】
すなわち、時刻ｔ４において、書込が完了し、ビット線ＢＬ２ｎを接地電圧レベルに放電すると、アレイブロック１Ｌにおいて、メモリセルの選択トランジスタのソース線ＳＬの電圧レベルがビット線ＢＬ２ｎの電圧レベルよりも高くなる。この状態においては、選択トランジスタＳＴのソースはビット線となる。ワード線が１.２Ｖの電圧レベルであり、選択トランジスタＳＴがオン状態となり、ソース線ＳＬ０−ＳＬＭからビット線ＢＬ２ｎに電流が流れ、書込時の消費電流が増大する可能性がある。この放電電流を抑制するために、ビット線ＢＬ２ｎを、非選択ビット線ＢＬ２ｎ＋１と同様の電圧印加状態に一旦設定する。
【００７３】
時刻ｔ５において、書込サイクルが完了し、ワード線ＷＬ０−ＷＬＭ−１、ソース線ＳＬ０−ＳＬＭ−１、バックゲート線ＢＧＬ０−ＢＧＬＭ−１がすべて接地電圧レベルに駆動される。また、プリチャージ制御信号ＧＢ２ｎおよびＧＢ２ｎ＋１がＨレベルとなり、ビット線ドライブ制御信号ＢＬＲＢ２ｎ、ＢＬＬＢ２ｎ、ＢＬＬＢ２ｎ＋１およびＢＬＲＢ２ｎ＋１がＨレベルへ駆動される。これにより、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１が接地電圧レベルにプリチャージされる。書込サイクル完了時、ビット線は、接地電圧レベルにプリチャージされ、次のアクセスを待受ける状態となる。
【００７４】
データ読出時においては、まず、時刻ｔ６において、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１に対する接地電圧レベルへのプリチャージを完了するため、ビット線ドライブ制御信号ＢＬＲＢ２ｎ、ＢＬＬＢ２ｎ、ＢＬＬＢ２ｎ＋１およびＢＬＲＢ２ｎ＋１がＬレベルに設定される。ビット線ドライブ制御信号ＢＬＬ２ｎおよびＢＬＬ２ｎは、Ｈレベルを維持する。また、プリチャージ制御信号ＧＢ２ｎおよびＧＢ２ｎ＋１は、Ｈレベルを維持する。
【００７５】
この状態で、時刻ｔ７において、列選択信号ＣＳＬＲｘに従って、選択列の読出列選択ゲートＲＧｘ（ｘは任意）が導通し、選択ビット線に対する読出電流が供給され、ビット線ＢＬ２ｎの電圧レベルが読出電圧レベルに設定される。非選択列のビット線ＢＬ２ｎ＋１は、読出列選択ゲートＲＧ２ｎ＋１は非導通状態であり、読出電圧／電流は伝達されない。この状態で、ワード線ＷＬＭが選択状態へ駆動され、図２に示す入出力回路に含まれるセンスアンプによりビット線電流が検出されて、データの読出が行なわれる。
【００７６】
時刻ｔ８において、読出サイクルが完了すると、列選択信号ＣＳＬＲｘが、非選択状態へ駆動され、また、ワード線ＷＬＭも非選択状態へ駆動される。このとき、また、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１は、ビット線ドライブ制御信号ＢＬＲＢ２ｎ等により、すべて接地電圧レベルにビット線ドライブ回路によりプリチャージされる。
【００７７】
図５は、この発明の実施の形態１におけるデータ書込時のビット線電圧とワード線ＷＬ、バックゲート線ＢＧＬおよびソース線ＳＬの電圧との関係を示す図である。図５において横軸にビット線上のノード番号を示し、縦軸に電圧を示す。選択ビット線の電圧は、ノードＮ０からノードＮ２Ｍに向かって、２．４Ｖから０Ｖまで順次低下する。非選択ビット線の電圧は、１．２Ｖ（セル電源電圧）のレベルである。
【００７８】
選択ビット線の電圧が、非選択ビット線の電圧と等しくなる部分のノードＮＭ−１およびＮＭにおいて、ワード線ＷＬ、バックゲート線ＢＧＬおよびソース線ＳＬの電圧レベルが、中間電圧（セル電源電圧）１．２Ｖから接地電圧０Ｖに切換えられる。したがって、メモリセルの選択トランジスタに印加される電圧は、最大１．２Ｖである。一方、ワード線ＷＬ、バックゲート線ＢＧＬおよびソース線ＳＬを、従来と同様、データ書込時に接地電圧レベルに維持した場合、メモリセルの選択トランジスタには、最大２．４Ｖの電圧が印加され、耐圧を保証することができない。ビット線両端の電圧に応じて、ワード線ＷＬ、バックゲート線ＢＧＬおよびソース線ＳＬの電圧レベルを調整することにより、メモリセルの選択トランジスタへ印加される電圧を緩和することができる。すなわち、書込時にビット線の電圧との差がメモリセルの選択トランジスタの耐圧以下となるように、ソース線、ワード線およびバックゲート線の電圧を調整することにより、ビット線に書込時に高電圧を印加して、充分な大きさのビット線書込電流を供給することができる。
【００７９】
このようにして、従来と同様、高耐圧かつ低速トランジスタを用いてビット線ドライバを構成することができる。ビット線ドライバのトランジスタサイズを増大させる必要がなく、チップ面積の増大を抑制することができる。
【００８０】
図６は、このアレイブロック１ＬにおけるメモリセルＭＣの選択トランジスタの印加電圧を概略的に示す図である。図６において、メモリセルＭＣの選択トランジスタＳＴは、基板領域（バックゲート）２０の表面に間をおいて形成される不純物領域２１ａおよび２１ｂと、これらの不純物領域２１ａおよび２１ｂの間の基板領域上に図示しないゲート絶縁膜を介して形成されるワード線２２とを含む。この不純物領域２１ａは、磁気抵抗性素子ＶＲを介して対応のビット線ＢＬに結合される。不純物領域２１ｂへは、ソース線ＳＬが結合される。基板領域２０は、バックゲート線ＢＧＬに結合される。選択トランジスタの基板領域２０は、一例として、隣接行のメモリセルの選択トランジスタと分離領域２４ａおよび２４ｂにより電気的に分離される。
【００８１】
アレイブロック１Ｌにおいては、ビット線ＢＬには、電圧２．４Ｖから１．２Ｖの間の電圧が印加される。したがって、この不純物領域２１ａには、最大２．４Ｖの電圧が印加される。不純物領域２１ｂへは、ソース線ＳＬを介してセル電源電圧の１．２Ｖが印加され、基板領域２０は、バックゲート線ＢＧＬを介して１．２Ｖに設定される。ワード線ＷＬを構成するゲート２２へは、１．２Ｖが印加される。したがって、この選択トランジスタＳＴにおいては不純物領域２１ｂがソースとして機能するため、選択トランジスタＳＴは、ゲートおよびソースのソース間電圧Ｖｇｓが０Ｖであり、非導通状態を維持する。また基板領域２０と不純物領域２１ａおよび２１ｂの間のＰＮ接合は、そのビルトイン電圧により、非導通状態に維持される。ゲート絶縁膜およびソース／ドレイン接合に印加される電圧は、１.２Ｖ以下であり、耐圧は保証される。
【００８２】
非選択列のメモリセルの選択トランジスタにおいては、ビット線電圧が１.２Ｖである。従って、ビット線、ワード線、ソース線およびバックゲート線が同一電圧レベルであり、耐圧は保証され、また選択トランジスタは、オフ状態に維持される。
【００８３】
図７は、データ書込時のアレイブロック１ＲにおけるメモリセルＭＣの印加電圧を示す図である。選択トランジスタＳＴは、図６に示す選択トランジスタＳＴと同一の構造を有しており、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８４】
不純物領域２１ｂへはソース線ＳＬを介して０Ｖが印加され、基板領域２０へは、バックゲート線ＢＧＬを介して０Ｖが印加される。ゲート２２へはワード線ＷＬを介して０Ｖが印加される。ビット線ＢＬの電圧は、１．２Ｖから０Ｖであり、不純物領域２１ａに対しても、最大１．２Ｖの電圧が印加される。したがって、この場合においても、選択トランジスタＳＴにおいて不純物領域２１ｂがソースであり、ゲート−ソース間電圧Ｖｇｓは０Ｖであり、選択トランジスタＳＴはオフ状態を維持する。また、不純物領域２１ａの電圧レベルが、基板領域２０の電圧レベル以上の電圧レベルであり、基板領域２０と不純物領域２１ａの間が導通するのは防止される。また、基板領域２０と不純物領域２１ｂは同一電位であり、ＰＮ接合のビルトイン電圧により、非導通状態を維持する。
【００８５】
非選択列においては、ビット線の電圧が１.２Ｖである。従って、非選択列のメモリセルの選択トランジスタにおいては、ソース線ＳＬがソースであり、選択トランジスタはオフ状態を維持し、また、印加電圧も１.２Ｖ以下であり、選択トランジスタの耐圧は保証される。
【００８６】
したがって、ビット線電圧に応じてワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬの電圧レベルを設定することにより、選択トランジスタＳＴを耐圧を保証しつつオフ状態に維持することができる。これにより、ビット線書込電流がメモリセルの選択トランジスタを介して分流するのは。防止され、確実にビット線の書込電圧に従ってビット線書込電流により磁界を生成して磁気抵抗性素子に印加することができる。
【００８７】
なお、ビット線に対し逆方向に電流を流す場合には、アレイブロック１Ｒおよび１Ｌにおけるワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬの印加電圧が逆に設定される。ビット線ドライバにおいても、ビット線ドライブ回路７Ｌおよび７Ｒの生成電圧が逆に設定される。この場合には、ビット線の高電圧が印加される第１端部がビット線ドライブ回路１Ｒの出力にもっとも近いビット線端部となり、第２端部が、ビット線ドライブ回路１Ｌに最も近い端部となる。
【００８８】
図８は、図１に示す制御回路１１の書込時の列選択に関連する部分の構成の一例を概略的に示す図である。図８において、制御回路１１は、外部からのコマンドＣＭＤをデコードするコマンドデコーダ３０と、各々コマンドデコーダ３０からの書込指示信号（書込イネーブル信号）ＷＥを受ける立下り遅延回路３１、遅延回路３２およびワンショットパルス発生回路３３とを含む。コマンドデコーダ３０は、コマンドＣＭＤがデータ書込を指示するとき、書込イネーブル信号ＷＥをアサートする（Ｈレベルに駆動する）。コマンドＣＭＤがデータ読出モードを指定するとき、このコマンドデコーダ３０は、読出イネーブル信号ＲＥをアサートする。
【００８９】
立下り遅延回路３１は、この書込イネーブル信号ＷＥの立下り（ネゲート）を所定時間遅延して、書込イネーブル遅延信号ＷＥＤを生成する。遅延回路３２は、書込イネーブル信号ＷＥを所定時間遅延して、遅延書込イネーブル信号ＷＲＸを生成する。この遅延書込イネーブル信号ＷＲＸは、データ書込時のワード線ＷＬ、バックゲート線ＢＧＬ、およびソース線ＳＬの電圧駆動タイミングを決定する。
【００９０】
ワンショットパルス発生回路３３は、書込イネーブル信号ＷＥのアサートに応答して所定の時間幅を有するワンショットのパルス信号ＷＲＰを生成する。
【００９１】
制御回路１１は、さらに、コマンドデコーダ３０からの書込イネーブル信号ＷＥと読出イネーブル信号ＲＥとを受け、内部アクセス動作活性化信号ＡＣＴを生成するゲート回路３４を含む。このゲート回路３４は、書込イネーブル信号ＷＥおよび読出イネーブル信号ＲＥの一方がアサートされると、内部アクセス動作活性化信号ＡＣＴをアサートする。このゲート回路３４からの内部アクセス動作活性化信号ＡＣＴは、図１に示す列デコード回路６に含まれる列デコーダ３６へ与えられる。列デコーダ３６は、メモリセルアレイの各列に対応して設けられ、内部アクセス動作活性化信号ＡＣＴがアサートされると、外部から与えられる列アドレス信号ＡＤＹをデコードして、列選択信号ＣＳＬｉを生成する。
【００９２】
制御回路１１は、さらに、立下り遅延回路３１からの書込イネーブル遅延信号ＷＥＤとワンショットパルス信号ＷＲＰと列デコーダ３６からの列選択信号ＣＳＬｉを受けて書込列選択信号Ｙｉ（ＣＳＬＷｉ：ｉは、０からビット線数−１の間の整数）を生成するゲート回路３７と、書込列選択信号Ｙｉと書込イネーブル遅延信号ＷＥＤとを受けてプリチャージ制御信号ＵＢｉを生成するゲート回路３８とを含む。
【００９３】
ゲート回路３７は、書込イネーブル遅延信号ＷＥＤがアサートされ、ワンショットパルス信号ＷＲＰがネゲート状態にありかつ列選択信号ＣＳＬｉがアサートされると、書込列選択信号Ｙｉをアサートする（選択状態へ駆動する）。
【００９４】
ゲート回路３８は、書込イネーブル遅延信号ＷＥＤがネゲート状態にあるかまたは書込列選択信号Ｙｉがアサート状態にあるとき、プリチャージ制御信号ＵＢｉをネゲートしてＨレベルに維持する。ゲート回路３８からのプリチャージ制御信号ＵＢｉが、ビット線ＢＬｉに対して設けられるプリチャージゲートＰＧｉへ与えられる。
【００９５】
なお、列デコーダ３６からの列選択信号ＣＳＬｉは、列アドレス信号ＡＤＹに従って、各列（ビット線）ごとに生成される。したがって、ゲート回路３７および３８は、ビット線ごとに、それぞれ設けられる。
【００９６】
図９は、図８に示す制御回路１１の動作を示すタイミング図である。以下、図９を参照して、図８に示す制御回路１１の動作について説明する。
【００９７】
まず、書込動作がコマンドＣＭＤにより指定されると、コマンドデコーダ３０が、書込イネーブル信号ＷＥをアサートする。応じて、立下り遅延回路３１からの書込イネーブル遅延信号ＷＥＤがアサートされる。また、ワンショットパルス発生器３３からのワンショットパルス信号ＷＲＰも所定期間Ｈレベルとなる。この書込イネーブル信号ＷＥのアサートに従って、ゲート回路３４からの内部アクセス動作活性化信号ＡＣＴがアサートされる。応じて、列デコーダ３６がデコード動作を行なって、アドレス指定された列に対応する列選択信号ＣＳＬｉをアサートする。
【００９８】
ワンショットパルス信号ＷＲＰがＨレベルの期間、ゲート回路３７からの書込列選択信号Ｙｉはネゲート状態（Ｌレベル）である。従って、立上り遅延回路３１からの書込イネーブル遅延信号ＷＥＤがアサートされると、ゲート回路３８からのプリチャージ制御信号ＵＢｉがアサートされてＬレベルとなる。応じて、プリチャージゲートＰＧｉが、対応のビット線ＢＬｉを、電源電圧ＶＤＤＬ（１．２Ｖ）レベルにプリチャージする。
【００９９】
ワンショットパルス信号ＷＲＰがＬレベルに低下すると、ゲート回路３７がイネーブルされ、列選択信号ＣＳＬｉに従って書込列選択信号Ｙｉがアサートされる。応じて、ゲート回路３８からのプリチャージ制御信号ＵＢｉがネゲートされてＨレベルとなる。このとき、対応のビット線ＢＬｉが非選択列の場合、書込列選択信号Ｙｉは、ネゲート状態に維持されるため、プリチャージ制御信号ＵＢｉは、Ｌレベルを維持する。したがって、非選択列のビット線ＢＬｉは、データ書込時、セル電源電圧ＶＤＤＬ（１．２Ｖ）レベルにプリチャージされた状態に維持される。
【０１００】
書込に要する所定時間が経過すると、コマンドデコーダ３０からの書込イネーブル信号ＷＥがネゲートされる。応じて、列デコーダ３６からの列選択信号ＣＳＬｉがネゲートされ、応じてゲート回路３７からの書込列選択信号Ｙｉがネゲートされる。このとき、まだ、書込イネーブル遅延信号ＷＥＤは、アサート状態にあるため、ゲート回路３８からのプリチャージ制御信号ＵＢｉが、Ｌレベルとなり、プリチャージゲートＰＧｉが活性化され、選択列のビット線ＢＬｉに対するプリチャージが再び開始される。
【０１０１】
書込イネーブル遅延信号ＷＥＤが、所定時間経過後に、ネゲートされると、ゲート回路３８からのプリチャージ制御信号ＵＢｉがＨレベルとなり、プリチャージゲートＰＧｉがディスエーブルされ、ビット線ＢＬｉへのプリチャージを停止する。
【０１０２】
遅延回路３２からの遅延書込イネーブル信号ＷＲＸは、このデータ書込時のワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬを駆動するために用いられる。すなわち、遅延書込イネーブル信号ＷＲＸのアサート期間、書込データに応じて、ワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬが、中間電圧レベルまたは接地電圧レベルに維持される。
【０１０３】
データ読出時においては、コマンドデコーダ３０からの読出イネーブル信号ＲＥがアサートされ、応じてゲート回路３４からの内部アクセス動作活性化信号ＡＣＴがアサートされる。対応のビット線ＢＬｉが選択列の場合、列デコーダ３６からの列選択信号ＣＳＬｉがアサートされる。しかしながら、書込イネーブル遅延信号ＷＥＤは、ネゲート状態である。従って、ゲート回路３７はディスエーブル状態であり、書込列選択信号Ｙｉは、ネゲート状態を維持する。また、書込イネーブル遅延信号ＷＥＤが、ネゲート状態であるため、ゲート回路３８からのプリチャージ制御信号ＵＢｉは、Ｈレベルを維持し、プリチャージゲートＰＧｉは、非導通状態（ディスエーブル状態）に維持される。この状態で、ビット線電流を検出してデータの読出を行う。
【０１０４】
図１０は、ビット線ＢＬｉに対して設けられるビット線ドライバＤＢＬｉおよびＤＢＲｉの構成の一例を示す図である。前述のように、ビット線ドライバＤＢＬｉおよびＤＢＲｉは各々、出力部のドライブ段としてＣＭＯＳインバータを含む。このビット線ドライバＤＢＬｉのドライブ段のＣＭＯＳインバータは、ビット線ＢＬｉのノードＮ０を周辺電源電圧ＶＤＤＨ（３．３Ｖ）または接地電圧（０Ｖ）に駆動するＰチャネルＭＯＳトランジスタＰＱＬおよびＮチャネルＭＯＳトランジスタＮＱＬを含む。ビット線ドライバＤＢＲｉのドライブ段のＣＭＯＳインバータは、ビット線ＢＬｉのノードＮ２Ｍを駆動するＰおよびＮチャネルＭＯＳトランジスタＰＱＲおよびＮＱＲを含む。
【０１０５】
これらのＰチャネルＭＯＳトランジスタＰＱＬおよびＰＱＲは、導通時、対応のビット線ＢＬｉへ、周辺電源電圧ＶＤＤＨから電流を供給する。ＮチャネルＭＯＳトランジスタＮＱＬおよびＮＱＲは、導通時、ビット線ＢＬｉを接地ノードに結合する。
【０１０６】
ビット線ドライバＤＢＬｉは、さらに、ＰチャネルＭＯＳトランジスタＰＱＬの導通を制御するゲート回路４０ｌを含む。このゲート回路４０ｌは、書込列選択信号Ｙｉと書込データＤとを受けてビット線ドライブ制御信号ＢＬＬｉを生成する。ゲート回路４０ｌは、一例として、ＮＡＮＤゲートであり、書込列選択信号Ｙｉがアサートされかつ書込データＤがＨレベルのときに、ビット線ドライブ制御信号ＢＬＬｉをＬレベルに駆動する。以下の説明においては、書込データＤがＨレベルのときにビット線ＢＬｉのノードＮ０が高電位に設定され、ノードＮ２Ｍが接地電圧レベルに設定されるとする。
【０１０７】
ビット線ドライバＤＢＬｉは、さらに、ＮチャネルＭＯＳトランジスタＮＱＬの導通を制御するために、ゲート回路４２ｌ、４４ｌおよび４６ｌを含む。ゲート回路４２ｌは、読出イネーブル信号ＲＥと書込イネーブル遅延信号ＷＥＤとを受け、読出イネーブル信号ＲＥおよび書込イネーブル遅延信号ＷＥＤの一方がＨレベルとなると、その出力信号をＬレベルに設定する。ゲート回路４４ｌは、書込列選択信号Ｙｉと補の書込データ／Ｄとを受け、書込列選択信号Ｙｉおよび補の書込データ／ＤはともにＨレベルのときに、その出力信号をＨレベルに駆動する。ゲート回路４６ｌは、これらのゲート回路４２ｌおよび４４ｌの出力信号の一方がＨレベルのときに、ビット線ドライブ制御信号ＢＬＬＢｉをＨレベルに駆動する。
【０１０８】
ビット線ドライバＤＢＲｉも、同様、ゲート回路４０ｒ、４２ｒ、４４ｒおよび４６ｒを含む。ゲート回路４０ｒは、書込列選択信号Ｙｉと補の書込データ／Ｄとを受け、これらの書込列選択信号Ｙｉおよび補の書込データ／ＤがともにＨレベルのとき、ビット線ドライブ制御信号ＢＬＲｉをＬレベルに駆動する。ゲート回路４２ｒは、読出イネーブル信号ＲＥと書込イネーブル遅延信号ＷＥＤとを受け、これらの信号の一方がＨレベルのとき、その出力信号をＬレベルに駆動する。ゲート回路４４ｒは、書込列選択信号Ｙｉと書込データＤとを受け、この書込列選択信号Ｙｉおよび書込データＤがともにＨレベルのときにその出力信号をＨレベルに駆動する。ゲート回路４６ｒは、これらのゲート回路４２ｒおよび４４ｒの出力信号の一方がＨレベルのとき、ビット線ドライブ制御信号ＢＬＲＢｉをＨレベルに駆動する。
【０１０９】
図１０に示すように、ビット線ドライバＤＢＬｉおよびＤＢＲｉに対しては、与えられる書込データＤおよび／Ｄの論理値が反転されている。これにより、ビット線ＢＬｉにおいて、ノードＮ０とノードＮ２Ｍの間で、書込データＤの論理値に応じた方向に書込電流ＩＢＬｗｒを流すことができる。図１０に示す構成においては、書込データＤがＨレベルのときには、ビット線書込電流ＩＢＬｗｒが、ノードＮ０からＮ２Ｍに向かって流れる。書込データＤがＬレベルのときには、書込ビット線電流ＩＢＬｗｒが、ノードＮ２ＭからノードＮ０に向かって流れる。
【０１１０】
図１１は、図１０に示すビット線ドライバＤＢＬｉおよびＤＢＲｉの動作を示す図である。図１１においては、書込データＤが、Ｈレベルのときの動作を示す。以下、図１１を参照して、図１０に示すビット線ドライバの動作について説明する。
【０１１１】
スタンバイ状態時においては、書込イネーブル信号ＷＥおよび読出イネーブル信号ＲＥはともにＬレベルであり、また、書込列選択信号ＹｉもＬレベルである。したがって、ゲート回路４０ｌおよび４０ｒからのビット線ドライブ制御信号ＢＬＬｉおよびＢＬＲｉはともにＨレベルであり、ＭＯＳトランジスタＰＱＬおよびＰＱＲはオフ状態である。一方、ゲート回路４２ｌおよび４２ｒの出力信号はＨレベルであり、応じてゲート回路４６ｌおよび４６ｒの出力信号はＨレベルとなる。したがって、この状態において、ビット線ＢＬｉは、ＭＯＳトランジスタＮＱＬおよびＮＱＲにより、接地電圧レベルに維持される。
【０１１２】
書込サイクルが始まると、まず、図８に示すコマンドデコーダ３０から書込イネーブル信号ＷＥがアサートされてＨレベルとなり、また、図８に示す立下がり遅延回路３１からの書込イネーブル遅延信号ＷＥＤがアサートされる。このとき、また書込データＤが、その論理値に応じてＨレベルに設定される。書込イネーブル遅延信号ＷＥＤがアサートされると、ゲート回路４２ｌおよび４２ｒの出力信号がＬレベルとなり、ゲート回路４６ｌおよび４６ｒの出力信号がまたＬレベルとなる。応じてＭＯＳトランジスタＮＱＬおよびＮＱＲがオフ状態となり、ビット線ＢＬｉは、接地ノードおよび周辺電源ノードから分離される。書込列選択信号Ｙｉはまだ非選択状態にある。
【０１１３】
この期間においては、図８に示すプリチャージゲートＰＧｉが、プリチャージ制御信号ＵＢｉに従ってビット線ＢＬｉを、中間電圧レベルのセル電源電圧ＶＤＤＬ（１．２Ｖ）レベルにプリチャージする。
【０１１４】
このビット線プリチャージ期間が完了すると、書込列選択信号Ｙｉがアサートされる。ビット線ドライバＤＢＬｉにおいては、書込データＤがＨレベルであるため、ゲート回路４０ｌからのビット線ドライブ制御信号ＢＬＬｉがＬレベルに駆動され、ＰチャネルＭＯＳトランジスタＰＱＬがオン状態となる。また、ゲート回路４４ｌの出力信号はＬレベルであり、ゲート回路４６ｌからのビット線ドライブ制御信号ＢＬＬＢｉはＬレベルである。応じて、ＭＯＳトランジスタＮＱＬは、オフ状態にある。
【０１１５】
一方、ビット線ドライバＤＢＲｉにおいて、ゲート回路４０ｒの出力するビット線ドライブ制御信号ＢＬＬＢｉは、補の書込データ／ＤがＬレベルであるため、Ｈレベルを維持する。ゲート回路４４ｒが、書込列選択信号Ｙｉのアサートに従ってその出力信号がＨレベルとし、応じて、ゲート回路４６ｒからのビット線ドライブ制御信号ＢＬＲＢｉがＨレベルとなる。応じてＭＯＳトランジスタＮＱＲがオン状態となり、ノードＮ２Ｍが、接地ノードに結合される。
【０１１６】
したがって、この状態においては、ＭＯＳトランジスタＰＱＬおよびＮＱＲがオン状態、ＭＯＳトランジスタＰＱＲおよびＮＱＬがオフ状態であり、ビット線書込電流ＩＢＬｗｒが、ノードＮ０からノードＮ２Ｍに向かって流れる。
【０１１７】
書込サイクルが完了すると、まず、書込イネーブルＷＥがネゲートされ、応じて、図８に示す列デコーダ３６からの列選択信号ＣＳＬｉを通して、書込列選択信号Ｙｉがネゲートされる。この書込列選択信号Ｙｉがネゲートされると、ビット線ドライバＤＢＬｉにおいて、ゲート回路４２ｌからのビット線ドライブ制御信号ＢＬＬｉがＨレベルに駆動され、ＭＯＳトランジスタＰＱＬがオフ状態となる。このとき、まだ書込イネーブル遅延信号ＷＥＤはＨレベルであるため、ゲート回路４２ｌの出力信号はＬレベルである。したがって、ゲート回路４４ｌの出力信号がＬレベルとなっても、ビット線ドライブ制御信号ＢＬＬＢｉはＬレベルを維持する。
【０１１８】
ビット線ドライバＤＢＲｉにおいて、書込列選択信号Ｙｉがネゲートされると、ゲート回路４４ｒの出力信号がＬレベルとなり、応じて、ゲート回路４６ｒからのビット線ドライブ制御信号ＢＬＲＢｉがＬレベルとなる。このビット線ＢＬｉが、周辺電源ノードおよび接地ノードが分離されたとき、図８および図９に示すように、プリチャージゲートＰＧｉにより、ビット線ＢＬｉが、再びセル電源電圧ＶＤＤＬレベルにプリチャージされる。
【０１１９】
この後、書込イネーブル遅延信号ＷＥＤがネゲートされると、ゲート回路４２ｌおよび４２ｒの出力信号がＨレベルとなり、応じてビット線ドライブ制御信号ＢＬＬＢｉおよびＢＬＲＢｉがＨレベルとなる。これにより、ビット線ＢＬｉが、再び、接地ノードに結合され、接地電圧レベルにプリチャージされる。
【０１２０】
非選択列に対する書込列選択信号Ｙｊについては、この書込動作時、Ｌレベルである。したがって、ビット線ドライブ制御信号ＢＬＬｊおよびＢＬＲｊは、Ｈレベルを維持する。ビット線ドライブ制御信号ＢＬＬＢｊおよびＢＬＲＢｊは、書込イネーブル遅延信号ＷＥＤに従って、ＬレベルおよびＨレベルに駆動される。
【０１２１】
書込データＤがＬレベルのときには、上述のビット線ドライバＤＢＬｉおよびＤＢＲｉの動作が逆とされ、書込電流ＩＢＬｗｒが、ノードＮ２ＭからノードＮ０に向かって流れる。
【０１２２】
データ読出を行なう読出サイクル時においては、読出イネーブル信号ＲＥが、図８に示すコマンドデコーダ３０によりアサートされる。書込列選択信号ＹｉおよびＹｊは、データ読出時、Ｌレベルである。したがって、読出イネーブル信号ＲＥのアサートに従って、ゲート回路４２ｌおよび４２ｒの出力信号がＬレベルとなり、応じてゲート回路４６ｌおよび４６ｒの出力信号がＬレベルとなる。したがって、ＭＯＳトランジスタＮＱＬおよびＮＱＲがオフ状態に設定される。この状態においては、読出列選択ゲート（図１０においては図示せず）が導通し、このビット線ＢＬｉに対し、読出電流（上限値は入出力回路に含まれる出力のセンスアンプ回路により制限される）により所定電圧レベルに設定される（この読出経路は示していない）。
【０１２３】
以上のようにして、ビット線ドライバＤＢＬｉおよびＤＢＲｉは、スタンバイ状態時ビット線ＢＬｉを接地電圧レベルにプリチャージし、書込動作時、書込データの論理値に応じた方向にビット線電流を流し、読出サイクル時、ビット線ドライバ出力ハイインピーダンス状態に設定される。
【０１２４】
図１２は、この発明の実施の形態１に従うＭＲＡＭの行選択に関連する部分の構成の一例を示す図である。図１２においては、ワード線ＷＬｉに対するワード線ドライバＤＷＲｉ、ソース線ＳＬｉに対するソース線ドライバＤＳＲｉ、バックゲート線ＢＧＬｉに対するバックゲートドライバＤＢＧｉ、およびデジット線ＤＬｉに対するデジット線ドライバＤＤＬｉを代表的に示す。
【０１２５】
ワード線ドライバＤＷＲｉは、書込データＤと図８に示す遅延回路３２からの遅延書込イネーブル信号ＷＲＸとを受けるゲート回路５０と、行選択信号Ｘｉと遅延読出イネーブル信号ＲＥＸとを受けるゲート回路５２と、これらのゲート回路５０および５２の出力信号を受けるゲート回路５４を含む。遅延読出イネーブル信号ＲＥＸは、読出イネーブル信号ＲＥを受ける遅延回路５５から生成される。遅延回路５５は、各ワード線ドライバに共通に設けられ、読出イネーブル信号ＲＥを所定時間遅延して、遅延読出イネーブル信号ＲＥＸを生成する。この遅延読出イネーブル信号ＲＥＸは、読出サイクル開始時に、接地電圧にプリチャージされている状態のビット線を、フローティング状態に設定するために生成される。
【０１２６】
ゲート回路５０は、書込データＤおよび遅延書込イネーブル信号ＷＲＸがともにＨレベルのときに、Ｈレベルの信号を出力する。このワード線ドライバＷＬｉは、アレイブロック１Ｌに対して設けられる部分の構成を示す。アレイブロック１Ｒに対して設けられるワード線ドライバには、書込データＤに代えて補の書込データ／Ｄが与えられる。
【０１２７】
ゲート回路５２は、行選択信号Ｘｉと遅延読出イネーブル信号ＲＥＸがともにＨレベルのときにＨレベルの信号を出力する。ゲート回路５４は、これらのゲート回路５０および５２の出力信号がともにＬレベルのときにＨレベルの信号を出力する。
【０１２８】
ワード線ドライバＤＷＲｉは、さらに、ゲート回路５４の出力信号がＬレベルのときに、ワード線ＷＬｉを、セル電源電圧ＶＤＤレベルに駆動するＰチャネルＭＯＳトランジスタＰＱｗと、ゲート回路５４の出力信号がＨレベルのときに導通して、ワード線ＷＬｉを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタＮＱｗを含む。
【０１２９】
ソース線ドライバＤＳＲｉは、書込データＤと遅延書込イネーブル信号ＷＲＸとを受けるゲート回路５６と、ゲート回路５６の出力信号がＬレベルのときにソース線ＳＬｉをセル電源電圧ＶＤＤレベルに駆動するＰチャネルＭＯＳトランジスタＰＱｓと、ゲート回路５６の出力信号がＨレベルのときにソース線ＳＬｉを接地電圧レベルに放電するＮチャネルＭＯＳトランジスタＮＱｓを含む。ゲート回路５６は、書込データＤおよび遅延書込イネーブル信号ＷＲＸがともにＨレベルのときにＬレベルの信号を出力する。
【０１３０】
バックゲート線ドライバＤＢＧｉは、ゲート回路５６の出力信号がＬレベルのときに、バックゲート線ＢＧＬｉをセル電源ノードＶＤＤＬに結合するＰチャネルＭＯＳトランジスタＰＱｂと、ゲート回路５６の出力信号がＨレベルのときに、バックゲート線ＢＧＬｉを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱｂを含む。
【０１３１】
ここで、ソース線ドライバＤＳＲｉおよびバックゲート線ドライバＤＢＧｉに対し共通にゲート回路５６が設けられる構成を一例として示す。しかしながら、このゲート回路５６は、ソース線ドライバＤＳＲｉおよびバックゲート線ドライバＤＢＧｉそれぞれに設けられてもよい。
【０１３２】
また、ソース線ドライバＤＳＲｉおよびバックゲート線ドライバＤＢＧｉが、アレイブロック１Ｒに対して設けられる場合には、書込データＤに代えて補の書込データ／Ｄが与えられる。
【０１３３】
デジット線ドライバＤＤＬｉは、遅延書込イネーブル信号ＷＲＸと行選択信号Ｘｉを受けるゲート回路５８と、ゲート回路５８の出力信号がＬレベルのときにデジット線ＤＬｉをセル電源ノードＶＤＤＬに結合するＰチャネルＭＯＳトランジスタＰＱｄと、ゲート回路５８の出力信号がＨレベルのときにデジット線ＤＬｉを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱｄを含む。デジット線ＤＬｉの他方端部は接地ノードに結合される。
【０１３４】
ゲート回路５８は、遅延書込イネーブル信号ＷＲＸおよび行選択信号ＸｉがともにＨレベルのときにＬレベルの信号を出力する。図１３は、図１２に示す行選択に関連する部分の動作を示すタイミング図である。以下、図１３を参照して、図１２に示す回路の動作について説明する。
【０１３５】
スタンバイ状態においては、遅延書込イネーブル信号ＷＲＸ、行選択信号Ｘｉおよび読出イネーブル信号ＲＥは、全てネゲート状態のＬレベルである。この状態においては、ワード線ドライバＤＷＲｉのゲート回路５４の出力信号がＨレベルであり、ワード線ＷＬｉは、ＭＯＳトランジスタＮＱｗにより、接地電圧レベルに維持される。同様、ソース線ドライバＤＳＲｉにおいても、ゲート回路５６の出力信号はＨレベルであり、ソース線ＳＬｉは、ＭＯＳトランジスタＮＱｓにより、接地電圧レベルに維持される。また、バックゲート線ＢＧＬｉも、ＭＯＳトランジスタＮＱｂにより、接地電圧レベルに維持される。デジット線ドライバＤＤＬｉにおいてゲート回路５８の出力信号はＨレベルであり、デジット線ＤＬｉも、同様、接地電圧レベルに維持される。
【０１３６】
書込サイクルが始まると、書込イネーブル信号ＷＥがアサートされ（図８のコマンドデコーダ３０により）、応じて、図８に示す遅延回路３２からの遅延書込イネーブル信号ＷＲＸがアサートされる。このとき、書込データＤは、書込イネーブル信号ＷＥに従って確定状態にある。遅延書込イネーブル信号ＷＲＸおよび書込データＤがともにＨレベルとなると、ワード線ドライバＤＷＲｉにおいて、ゲート回路５０の出力信号がＨレベルとなり、応じて、ゲート回路５４の出力信号がＬレベルとなる。応じて、ワード線ＷＬｉが、ＭＯＳトランジスタＰＱｗにより、セル電源電圧ＶＤＤＬレベルに駆動される。ソース線ＳＬｉにおいても、ソース線ドライバＤＳＲｉのゲート回路５６の出力信号がＬレベルとなり、ＭＯＳトランジスタＰＱｓにより、ソース線ＳＬｉが、セル電源電圧ＶＤＤＬレベルに駆動される。バックゲート線ＢＧＬｉも、ソース線ＳＬｉと同様、その電圧レベルが、セル電源電圧ＶＤＤＬレベルに駆動される。
【０１３７】
一方、デジット線ドライバＤＤＬｉにおいては、行選択信号Ｘｉが、アサートされると、ゲート回路５８の出力信号がＬレベルとなり、ＭＯＳトランジスタＰＱｄを介して電流がセル電源ノードから供給される。
【０１３８】
データ書込が終了すると、まず書込イネーブル信号ＷＥがネゲートされ、応じて、図８に示す遅延回路３２からの遅延書込イネーブル信号ＷＲＸがネゲートされる。ワード線ドライバＤＷＲｉにおいて、ゲート回路５０の出力信号がＬレベルとなり、このときゲート回路５２の出力信号はＬレベルであるため、ゲート回路５４の出力信号がＨレベルとなり、ワード線ＷＬｉが接地電圧レベルへ放電される。
【０１３９】
ソース線ドライバＤＳＲｉにおいては、この遅延書込イネーブル信号ＷＲＸのネゲートに従って、ゲート回路５６の出力信号がＨレベルとなり、ソース線ＳＬｉが接地電圧レベルに放電される。また、バックゲート線ＢＧＬｉも、ＭＯＳトランジスタＮＱｂにより接地電圧レベルに放電される。
【０１４０】
また、デジット線ドライバＤＤＬｉにおいても、ゲート回路５８の出力信号がＨレベルとなり、ＭＯＳトランジスタＮＱｄがオン状態となり、デジット線ＤＬｉは接地電圧レベルに維持される。
【０１４１】
書込データＤがＬレベルの時には、ワード線ドライバＤＷＲｉにおいて、ゲート回路５４の出力信号がＨレベルに維持され、ワード線ＷＬｉは、接地電圧レベルに維持される。また、ソース線ＳＬｉおよびバックゲート線ＢＧＬｉも、ゲート回路５６の出力信号がＨレベルであり、接地電圧レベルに維持される。
【０１４２】
データ読出時においては、まず読出イネーブル信号ＲＥがアサートされる。このとき、遅延回路５５からの遅延読出イネーブル信号ＲＥＸのアサートに従って、ワード線ドライバＤＲＷｊ（図示せず）においてゲート回路５２の出力信号が、選択行に対してＨレベルとなり、応じてゲート回路５４の出力信号がＬレベルとなる。これにより、選択行のワード線ＷＬｊがセル電源電圧ＶＤＤＬレベルに駆動される。ワード線ＷＬｉについては、行選択信号Ｘｉが、非選択状態であり、ゲート回路５４の出力信号はＨレベルである。従って、ワード線ＷＬｉは、接地電圧レベルに維持される。
【０１４３】
一方、ソース線ドライバＤＳＲｉおよびバックゲート線ドライバＤＢＧｉにおいては、行選択信号Ｘｉに拘わらず、ゲート回路５６の出力信号はＨレベルであり、ソース線ＳＬｉおよびバックゲート線ＢＧＬｉは、接地電圧レベルを維持する。同様に、デジット線ドライバＤＤＬｉにおいても、ゲート回路５８の出力信号はＨレベルであり、デジット線ＤＬｉは、接地電圧レベルに維持される。
【０１４４】
データ読出が完了すると、読出イネーブル信号ＲＥがネゲートされ、次いで、遅延読出イネーブル信号ＲＥＸがネゲートされる。応じて、選択行の行選択信号Ｘｊがネゲートされ、選択行のワード線ＷＬｊが、対応のワード線ドライバＤＷＲｊ（図示せず）により、接地電圧レベルに放電される。
【０１４５】
以上のようにして、デジット線選択駆動回路を除く行選択系回路に対してアレイブロック単位で書込データを制御信号として与えている。従って、アレイブロックの位置または書込データの論理値に従って、データ書込時に、アレイブロック単位で、ワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬを、接地電圧レベルまたはセル電源電圧レベルに駆動することができる。また、選択行のデジット線に、デジット線書込電流を流すことができる。
【０１４６】
図１４は、図１２に示す行選択信号Ｘｉを生成する部分の構成の一例を概略的に示す図である。図１４において、行選択信号Ｘｉは、行アドレス信号ＡＤＸを受ける行デコーダ６０から生成される。この行デコーダ６０は、遅延読出イネーブル信号ＲＥＸと遅延書込イネーブル信号ＷＲＸとを受けるゲート回路６２の出力信号のアサート時活性化され、外部からの行アドレスＡＤＸをデコードして行選択信号Ｘｉを生成する。ゲート回路６２は、遅延読出イネーブル信号ＲＥＤおよび遅延書込イネーブル信号ＷＲＸの一方がアサートされると、行デコーダ６０をイネーブルする。
【０１４７】
読出列選択信号ＣＳＬｉは、列選択信号ＣＳＬｉと遅延読出イネーブル信号ＲＥＸとを受けるゲート回路６４から生成される。このゲート回路６４は、列選択信号ＣＳＬｉおよび遅延読出イネーブル信号ＲＥＸがともにＨレベルとなると、読出列選択信号ＣＳＬｉをＨレベルに駆動する。
【０１４８】
図１５は、この発明の実施の形態１における各領域への電圧印加部の平面レイアウトを概略的に示す図である。図１５において、ワード線ＷＬを構成する導電層７０と、ソース線ＳＬを構成する導電層７２が並列に設けられる。ワード線を構成する導電層７０下部には、メモリセルのチャネル領域が配置され、行方向に隣接するメモリセルのチャネル領域は分離される。ワード線ＷＬを構成する導電層７０としては、通常、メモリセルの選択トランジスタのゲートを構成する下層のポリシリコンゲートと、上層の低抵抗メタル配線の２層構造が用いられる。低抵抗のメタル配線が所定の間隔で仮想のポリシリコンゲートと電気的に接続される。
【０１４９】
ソース線ＳＬを構成する導電層７２は、メモリセルの選択トランジスタの拡散層で構成されてもよく、またメモリセルの選択トランジスタの拡散層と所定間隔で電気的にコンタクトが取られるメタル配線で構成されてもよい。いずれの構成においても、ソース線に結合される拡散層は行方向に連続的に延在するように設けられる。
【０１５０】
ソース線ＳＬを構成する導電層７２上層に、デジット線ＤＬを構成する導電層７４が行方向に連続的に延在するように配置される。このデジット線ＤＬを構成する導電層７４下部に、ＭＴＪ素子（またはＴＭＲ素子）が配置される。
【０１５１】
導電層７０および７２の終端部において、データを記憶するメモリセルＭＣと、このメモリセルＭＣの形状歪みを抑制するための形状ダミーセルＦＤＭＣが設けられる。このメモリセルＭＣおよび形状ダミーセルＦＤＭＣは同一の構造を有する。形状ダミーセルＦＤＭＣは、メモリアレイ端部に配置されており、パターン終端部における形状歪みなどを受ける点がメモリセルＭＣと異なる。
【０１５２】
メモリセルＭＣは、ワード線ＷＬを跨ぐように、可変磁気抵抗素子の下敷電極８４が形成される。下敷電極８４は、ＭＴＪ素子と電気的に接続され、またコンタクト８２を介して下層の不純物領域８０ａに電気的に接続される。同様、形状ダミーセルＦＤＭＣにおいても、下敷電極（明確に示さず）が、コンタクト８２を介して下層の不純物領域８０ｂに電気的に接続される。この終端部において、さらに、活性領域（不純物領域）８０ｃが行方向に延在する。この終端の活性領域において、バックゲート線ドライバＤＢＧの出力が電気的に結合される。行方向に整列するメモリセルにおいて、チャネル領域は、図示しない不純物領域により互いに分離される。しかしながら、チャネル分離領域下部の基板領域がバックゲートとして機能するため、行方向に整列するメモリセルのバックゲート領域に対し、それぞれ、バックゲート線ドライバＤＢＧにより、バイアス電圧を供給することができる。
【０１５３】
メモリセルの選択トランジスタのバックゲートは、アレイブロック単位で分離されていても良い。行単位で分離されることは特に要求されない。各行に対応してバックゲート線ドライバを配置することにより、アレイブロック単位で基板領域（バックゲート）が分離されていても、その大きな接合容量に起因する寄生容量を高速で充放電することができる。また、各行ごとにバックゲート線ドライバを配置することにより、アレイブロック単位で基板領域が分離されていても、基板領域の電圧分布を低減して、各行ごとに正確に所望の電圧レベルにバックゲートを設定することができる。
【０１５４】
一方、ワード線ＷＬを構成する導電層７０は、コンタクト／ビア９２を介して、ワード線ドライバＤＷＲに結合される。この場合、ワード線ＷＬは、多層構造のシャント構造に形成される場合が多く、ワード線ドライバＤＷＲとバックゲート線ドライバＤＢＧの出力配線の衝突を生じさせることなく、ワード線ドライバＤＷＲおよびバックゲート線ＤＢＧを、それぞれ配置することができる。
【０１５５】
ソース線ＳＬを構成する導電層７２は、その終端部においてコンタクト／ビア９４により、ソース線ドライバＤＳＲに結合される。デジット線ＤＬを構成する導電層７４は、他方端部においてコンタクト９８により、デジット線ドライバＤＤＬに結合される。
【０１５６】
なお、各メモリセル行に対応してソース線ＳＬが配置されてもよく、また、隣接行のメモリセルがソース線ＳＬを共有するように配置されてもよい。この場合、２行のソース線が１つのソース線ドライバＤＳＲにより駆動される。また、メモリセルＭＣの配置としては、先の非特許文献１に示されるように、行方向においては、１列おきにメモリセルが配置されてもよい（但し、ＭＴＪ素子は、各列に配置される）。すなわち、不純物領域８０ｂが、隣接行のメモリセルであって、隣接行のメモリセルのＭＴＪ素子に下敷電極を介して接続されても良い。また、各列ごとにワード線と交差するように不純物領域８０ａおよび８０ｂが配置されても良い。
【０１５７】
なお、ソース線ドライバＤＳＲおよびバックゲート線ドライバＤＢＧは、メモリセル行ごとに設けることは特に要求されない。メモリアレイブロック１Ｌおよび１Ｒそれぞれに対して、大きな電流駆動力を有するソース線ドライバおよびバックゲート線ドライバが設けられてもよい。ただし、各行ごとにソース線ドライバＤＳＲおよびバックゲート線ドライバＤＢＧを配置することにより、高速で、ソース線およびバックゲート線を所望の電圧レベルに駆動することができる。
【０１５８】
［変更例］
図１６は、この発明の実施の形態１の変更例の要部の構成を概略的に示す図である。図１６に示すアレイ配置においては、ビット線ＢＬとソース線ＳＬとが平行に配列される。図１６においては、２行２列に配置されるメモリセルを代表的に示す。ビット線ＢＬＬ２ｎおよびＢＬＬ２ｎ＋１に対応して設けられるソース線ＳＬ２ｎおよびＳＬ２ｎ＋１を代表的に示す。また、行系の信号線として、ワード線ＷＬM−１、ＷＬＭ、バックゲート線ＢＧＬM−１、ＢＧＬM、およびデジット線ＤＬＭ−１、ＤＬＭを代表的に示す。
【０１５９】
メモリセルＭＣは、先の実施の形態と同様、対応のビット線とソース線の間に直列に接続される磁気抵抗性素子ＶＲおよび選択トランジスタＳＴを含む。ワード線ＷＬ、デジット線ＤＬおよびバックゲート線ＢＧＬは、これらのビット線およびソース線と直交する方向に配置される。
【０１６０】
図１６に示すアレイ配置において、ソース線ＳＬ２ｎが、ビット線ノードＮＭ−１およびＮＭの間で２分割される。すなわち、ソース線ＳＬ２ｎがソース線ＳＳＬ２ｎおよびＳＬＲ２ｎに分割され、ソース線ＳＬ２ｎ＋１が、ソース線ＳＬＬ２ｎ＋１およびＳＬＲ２ｎ＋１に分割される。ノードＮＭ−１およびＮＭの間に、分割ソース線それぞれに対応して、ソース線ドライバが設けられる。すなわちソース線ＳＬＬ２ｎおよびＳＬＬ２ｎ＋１に対してソース線ドライバＬＤＳ２ｎおよびＬＤＳ２ｎ＋１が設けられ、ソース線ＳＬＲ２ｎおよびＳＬＲ２ｎ＋１に対して、ソース線ドライバＲＤＳ２ｎおよびＲＤＳ２ｎ＋１が設けられる。
【０１６１】
ビット線ＢＬＬ２ｎ、ＢＬＬ２ｎ＋１、ワード線ＷＬＭ−１、ＷＬＭおよびバックゲート線ＢＧＬＭ−１およびＢＧＬＭに対して、先の実施の形態と同様、ビット線ドライバＤＢＬ２ｎ、ＤＢＲ２ｎ、ＤＢＬ２ｎ＋１、ＤＢＲ２ｎ＋１、ワード線ドライバＤＲＷＭ−１、ＤＲＷＭ、およびバックゲート線ドライバＤＢＧＭ−１、およびＤＢＧＭが設けられる。これらのドライバは、先の上で説明した構成と同じ構成を有する。
【０１６２】
また、デジット線ＤＬＭ−１およびＤＬＭに対しても、デジット線ドライバＤＬＬＭ−１およびＤＬＬＭが設けられる。ソース線ドライバＬＤＳ２ｎおよびＬＤＳ２ｎ＋１に対しては、遅延書込イネーブル信号ＷＲＸと書込データＤが与えられ、ソース線ドライバＲＤＳ２ｎおよびＲＤＳ２ｎ＋１に、遅延書込イネーブル信号ＷＲＸおよび補の書込データ／Ｄが与えられる。
【０１６３】
したがって、この図１６に示す配置においても、メモリセルアレイが、アレイブロック１Ｌおよび１Ｒに分割され、各アレイブロック単位で、書込データＤの論理値に応じて、ワード線、バックゲート線、およびソース線の電圧レベルを設定することができる。
【０１６４】
なお、この図１６に示す配置において、バックゲート線ドライバも、ソース線ドライバと同様、メモリセルアレイの中央部（ノードＮＭ−１およびＮＭの間）に分散配置されてもよい。
【０１６５】
また、図１６に示すメモリセルの配置においても、ソース線ＳＬが、隣接列のメモリセルにより共有されてもよい。この場合、ソース線ドライバの数を低減することができる。
【０１６６】
この図１６に示すメモリセルアレイへのデータ書込時の動作は、上で説明したＭＲＡＭのデータ書込時の動作と同じであり、また、その制御の構成も、同じであり、その詳細説明は省略する。
【０１６７】
以上のように、この発明の実施の形態１に従えば、メモリアレイを分割し、ビット線の高電位のノードからの距離に応じて、ワード線、ソース線、およびバックゲート線の電圧レベルを、対応のビット線の電圧とメモリセルの選択トランジスタの各ノードの電圧差が、選択トランジスタの耐圧（セル電源電圧：中間電圧）以下の電圧レベルになるように設定している。これにより、ビット線の一端に高電圧を印加することができ、ビット線ドライバのサイズを増大させることなく、大きな書込電流を供給することができる。
【０１６８】
［実施の形態２］
図１７は、この発明の実施の形態２に従うＭＲＡＭの要部の構成を概略的に示す図である。この図１７においても、ビット線ＢＬとして、ビット線ＢＬ２ｎおよび２ｎ＋１を、実施の形態１と同様、代表的に示す。
【０１６９】
この図１７に示すＭＲＡＭは、トグルＭＲＡＭである。データ書込時、書込データの論理値にかかわらず、常に一定の方向にビット線書込電流が流れる。したがって、ビット線ドライブ回路７Ｌのビット線ドライバＤＢＬ２ｎおよびＤＢＬ２ｎ＋１においては、ＰチャネルＭＯＳトランジスタが設けられ、放電用のＮチャネルＭＯＳトランジスタは設けられない。一方、ビット線ドライブ回路７Ｒのビット線ドライバＤＢＲ２ｎおよびＤＢＲ２ｎ＋１においては、放電用のＮチャネルＭＯＳトランジスタが設けられ、充電用のＰチャネルＭＯＳトランジスタは設けられない。
【０１７０】
書込時、ビット線書込電流は、ノードＮ０からＮ２Ｍに向かって流れるとする。この場合、ノードＮ０に、書込時、書込データの論理値に拘わらず高電圧（２．４Ｖ）が印加され、ノードＮ０が第１の端部として作用し、ノードＮ２Ｍには、常に、接地電圧０Ｖが印加され、ノードＮ２Ｍが、ビット線の第２の端部として作用する。
【０１７１】
このメモリセルアレイにおけるメモリセル、ビット線、ソース線ＳＬ、バックゲート線ＢＧＬの配置、および読出列選択ゲートＲＧの配置は、実施の形態１（図３参照）の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７２】
アレイブロック１Ｒにおいて、バックゲート線ＢＧＬＭ−ＢＧＬ２Ｍは、接地電圧レベルに固定され、また、ソース線ＳＬＭ−ＳＬ２Ｍも、接地電圧レベルに固定される。ワード線ＷＬＭ−ＷＬＭ２Ｍも、ビット線ドライバＤＷＲＭ−ＤＷＲ２Ｍに従って、選択時、１．２Ｖ（セル電源電圧レベル）に駆動され、非選択時、接地電圧レベルに維持される。データ書込時に、ワード線ＷＬＭ−ＷＬＭ２Ｍは、非選択状態の接地電圧レベルに維持される。
【０１７３】
書込モード時、選択メモリセルの記憶データと書込データの一致／不一致を判定し、その判定結果に従ってデータの書込が選択的に行われる。すなわち、書込モード時、メモリセルの記憶データを読出し、その後、選択的にデータを書込む処理が実行される。したがって、データの内部読出とデータ書込との間でビット線の電位が異なる。このビット線電位の変化に対応するために一方、アレイブロック１Ｌにおいて、ワード線ドライバＤＷＲ０−ＤＷＲＭ−１に対しては、ハイ側電源電圧として、ハイ側電源切換回路１００からのハイ側電源電圧ＶＨＷが与えられ、ロー側電源電圧ＶＬＷとして、ロー側電源切換回路１０２からの電圧が与えられる。ハイ側電源切換回路１００は、実際にデータの書込を行なう書込活性化信号ＷＲＩＴＥおよびＺＷＲＩＴＥのアサート時、２．４Ｖの電圧を、ハイ側電源電圧ＶＨＷとして伝達する。これらの書込活性化信号ＷＲＩＴＥおよびＺＷＲＩＴＥの非活性化時（ネゲート時）、ハイ側電源切換回路１００は、セル電源電圧（１．２Ｖ）を、ハイ側電源電圧ＶＨＷとして伝達する。
【０１７４】
ロー側電源切換回路は、書込活性化信号ＷＲＩＴＥおよびＺＷＲＩＴＥのアサート時、セル電源電圧（１．２Ｖ）を、ロー側電源電圧ＶＬＷとして伝達し、それ以外のときには、接地電圧を、ロー側電源電圧ＶＬＷとして伝達する。
【０１７５】
バックゲート線ＢＧＬ０−ＢＧＬＭ−１へは、基板電源切換回路１０４からの電圧ＶＧが与えられ、ソース線ＳＬ０−ＳＬＭ−１に対しては、ソース線電源切換回路１０６からの電圧ＶＳが与えられる。基板電源切換回路１０４は、書込活性化信号ＷＲＩＴＥおよびＺＷＲＩＴＥのアサート時、セル電源電圧１．２Ｖを、基板バイアス電圧ＶＧとして伝達し、それ以外、接地電圧を基板バイアス電圧ＶＧとして伝達する。ソース電源切換回路１０６も同様、書込活性化信号ＷＲＩＴＥおよびＺＷＲＩＴＥのアサート時、セル電源電圧１．２Ｖを、ソース線電圧ＶＳとして伝達し、それ以外、接地電圧をソース線電圧ＶＳとして伝達する。
【０１７６】
図１８は、図１７に示すトグルＭＲＡＭのデータ書込モード時の動作を示すフロー図である。以下、簡単に、図１８を参照して、図１７に示すトグルＭＲＡＭのデータ書込動作について説明する。
【０１７７】
まず、外部からのコマンドを待受ける。コマンドが与えられると、このコマンドにより、データ書込が指定されたかの判定を行なう（ステップＳＰ１）。データ書込がコマンドにより指定されると、まず、書込データのラッチが行なわれる（ステップＳＰ２）。次いで、外部からこの書込指示と並行して与えられるアドレス信号に従って、書込対象のメモリセルの記憶データの内部読出が行なわれる（ステップＳＰ３）。
【０１７８】
この内部で読出された記憶データが、ラッチした書込データと論理値が一致しているかの判定を行なう（ステップＳＰ４）。記憶データと書込データの論理値が一致している場合には、書込を行なう必要がない。したがって、この場合には、書込完了処理を実行して、書込が完了する。
【０１７９】
一方、記憶データと書込データとが一致していない場合には、以下に詳細に説明するように、電源切換回路を用いて各電源を切換えて、データの書込を実行する。この場合、選択ビット線ＢＬには、図１７に示す構成においては、左側のビット線ドライブ回路７Ｌから右側のビット線ドライブ回路１Ｒへビット線書込電流ＩＢＬｗｒが流れる。デジット線ＤＬおよびビット線ＢＬを流れる電流により、メモリセルの記憶データを反転させる。具体的に、この書込時においては、まず、デジット線電流を流し、次いで、ビット線電流を流す。この後、デジット線電流の供給を停止し、ビット線電流を流す。この後、ビット線電流を停止する。
【０１８０】
この一連の書込シーケンスが完了したかの判定が行なわれ（ステップＳＰ６）、一連の書込シーケンスが完了すると、書込が終了する。
【０１８１】
上述のように、トグルＭＲＡＭにおいて、まず、データ書込時、内部で記憶データの読出を行ない、その後、その記憶データと書込データの論理値の一致／不一致に応じて、選択的にビット線に書込電流を流す。内部読出および外部からの読出アクセス時においては、ワード線電圧は、１．２Ｖと０Ｖの間で変化させる。これは、内部データ線ＬＩＯにおいて、常に一方方向に読出電流を流して、メモリセルのデータの読出を行なうためである。書込時においては、メモリアレイブロック単位でワード線、ソース線、およびバックゲート線の電圧レベルを更新する。アレイブロック１Ｒにおいては、ワード線、バックゲート線およびソース線の電圧は固定である。以下、この書込シーケンスについて、ビット線の電圧と、各ワード線、バックゲート線およびソース線の電圧の関係に付いて説明する。デジット線電流については、ビット線電流よりも早いタイミングで電流が流され、電流供給が停止されることが要求されるだけである。
【０１８２】
図１９は、図１７に示すトグルＭＲＡＭのデータ書込時の動作を示すタイミング図である。以下、図１９を参照して、図１７に示すトグルＭＲＡＭのデータ書込動作についてより具体的に説明する。図１９においては、ビット線ＢＬ２ｎとワード線ＷＬ０の交差部に対応して配置されるメモリセルが、選択される場合の動作が一例として示される。
【０１８３】
時刻ｔ１０において印加コマンドに従って、書込モードが設定される。この時刻ｔ１０において、まず、内部読出を行なうために、読出列選択信号ＣＳＬＲ２ｎがアサートされ、読出列選択ゲートＲＧ２ｎが導通する。右側のビット線ドライブ回路１Ｒのビット線ドライバＤＢＲ２ｎおよびＤＢＲ２ｎ＋１が、出力ハイインピーダンス状態とされる。左側のビット線ドライブ回路１Ｌにおいて、ビット線ドライバＤＢＬ２ｎおよびＤＢＬ２Ｎ＋１は、スタンバイ状態と同様、出力ハイインピーダンス状態にある。読出列選択ゲートがオン状態となって、選択ビット線ＢＬ２ｎに読出電圧が供給され、その電圧レベルが上昇する。非選択ビット線ＢＬ２ｎ＋１は、接地電圧レベルに維持される。
【０１８４】
このとき、また、アドレス指定された行に対応するワード線ＷＬ０が選択状態へ駆動され、その電圧レベルが１．２Ｖ程度にまで上昇する。これにより、ビット線ＢＬ２ｎにメモリセルの記憶データに応じた電流が流れる。この電流を、内部データ線ＬＩＯに接続されるセンスアンプにより検出して、データの内部読出が行なわれる。この内部読出データは、好ましくは、ラッチされる。
【０１８５】
時刻ｔ１１において、この内部読出が完了すると、内部読出サイクルが終了し、次いで、内部読出データと書込データの比較を行なう比較／スタンバイサイクルが始まる。このサイクルにおいて、ビット線プリチャージ制御信号ＢＬＲＢ２ｎおよびＢＬＲＢ２ｎ＋１がＨレベルへ駆動され、ビット線ドライバＤＢＲ２ｎおよびＤＢＲ２ｎ＋１のＮチャネルＭＯＳトランジスタが導通し、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１が、接地電圧レベルにプリチャージされる。
【０１８６】
この内部比較の結果、記憶データと内部読出データとが不一致の場合、選択メモリセルに対するデータの書込を行なう書込サイクルが開始される。比較結果が一致を示す場合には、この書込サイクルは実行されず、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１は、スタンバイ状態を維持し、次のアクセスを待ち受ける。
【０１８７】
時刻ｔ１３において、ビット線プリチャージ制御信号ＢＬＲＢ２ｎおよびＢＬＲＢ２ｎ＋１が、ネゲートされて、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１の接地電圧レベルへのプリチャージが完了する。これと並行して、プリチャージ制御信号ＵＢ２ｎおよびＵＢ２ｎ＋１が、アサートされ、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１が、セル電源電圧（１．２Ｖ）レベルにプリチャージされる。
【０１８８】
時刻ｔ１４において、このビット線プリチャージと並行して電源切換回路１００、１０２、１０４および１０６が、その出力電圧ＶＨＷ、ＶＬＷ、ＶＧおよびＶＳの電圧レベルを切換える。この状態において、ワード線ドライバＤＷＲ０−ＤＷＲＭ−１は非選択状態である。したがって、ワード線ＷＬ０−ＷＬＭ−１の電圧レベルが、セル電源電圧（１．２Ｖ）レベルに上昇する。同様、バックゲート線ＢＧＬ０−ＢＧＬＭ−１およびソース線ＳＬ０−ＳＬＭ−１の電圧レベルも、セル電源電圧（１．２Ｖ）レベルに上昇する。
【０１８９】
時刻ｔ１５において、ビット線プリチャージ制御信号ＵＢ２ｎがネゲートされ、ビット線ＢＬ２ｎのプリチャージが完了する。ビット線ＢＬ２ｎ＋１は、継続して、セル電源電圧レベルにプリチャージされる。
【０１９０】
次いで、ビット線ドライバＤＢＬ２ｎにおいて、ビット線ドライブ制御信号ＢＬＬ２ｎが、アサートされ、ビット線ＢＬ２ｎのノードＮ０が、２．４Ｖの電圧レベルに駆動される。これにより、ビット線ＢＬ２ｎにおいてノードＮ０からノードＮ２Ｍに向かって書込電流ＩＢＬｗｒが流れる。
【０１９１】
時刻ｔ１６において、このメモリセルへのデータ書込が完了すると、ビット線ドライブ制御信号ＢＬＬ２ｎおよびＢＬＲ２ｎがネゲートされ、ビット線への書込電流の供給が停止する。これと並行して、プリチャージ制御信号ＵＢ２ｎがアサートされて、ビット線ＢＬ２ｎが、セル電源電圧（１．２Ｖ）にプリチャージされる。
【０１９２】
時刻ｔ１７において、ビット線ＢＬ２ｎのプリチャージが完了した後、再び、電源切換回路１００、１０２、１０４および１０６が、その出力電源電圧の電圧レベルを切換え、ワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬが、接地電圧レベルに駆動される。また、ビット線ドライバＤＢＲ２ｎおよびＤＢＲ２ｎ＋１に対する制御信号ＢＬＲＢ２ｎおよびＢＬＲＢ２ｎ＋１がアサートされ、ビット線ＢＬ２ｎおよびＢＬ２ｎ＋１が、接地電圧レベルにプリチャージされる。書込モードが完了し、ＭＲＡＭはスタンバイ状態となる。
【０１９３】
したがって、電源切換回路１００、１０２、１０４および１０６を利用しているものの、このメモリセルへのデータの書込を行なう時刻ｔ１３から時刻ｔ１７の動作は、先の実施の形態１における書込サイクルの動作と同じである。
【０１９４】
ワード線ドライバＤＢＲ０−ＤＢＲＭ−１に、２．４Ｖおよび１．２Ｖの電圧を、それぞれ電源電圧ＶＨＷおよびＢＬＷとして供給することにより、ワード線ドライバＤＢＲ０の構成要素のトランジスタの耐圧を保証する。
【０１９５】
図２０は、この発明の実施の形態２に従うトグルＭＲＡＭの制御部の構成を概略的に示す図である。図２０において、アレイ周辺回路として、データの入出力を行なう入出力回路１１０と、列選択信号を生成する列デコード回路１４０と、行選択信号を生成する行デコーダ１４６が設けられる。行デコーダ１４６は、行デコード回路内において各行に対応して設けられるものの、図２０においては、この行デコード回路は示していない。
【０１９６】
入出力回路１１０は、データ書込モード時、書込データをラッチするデータラッチ１１２と、データの読出時（内部読出を含む）活性化され、内部データ線ＬＩＯ上の読出データを検知し増幅して内部読出データＲＱを生成するセンスアンプ回路１１４を含む。データラッチ１１２の前段に外部データを受ける入力バッファが設けられ、センスアンプ回路１１４の次段に、外部データを生成する出力バッファが設けられる。
【０１９７】
制御回路１２０は、外部からのコマンドＣＭＤをデコードするコマンドデコーダ１２２を含む。コマンドデコーダ１２２は、コマンドＣＭＤがデータ読出を指示するとき、読出イネーブル信号ＲＥを活性化し、コマンドＣＭＤがデータ書込を指示するとき、書込イネーブルファースト信号ＷＥＦを生成する。
【０１９８】
読出イネーブル信号ＲＥおよび書込イネーブルファースト信号ＷＥＦの一方がアサートされると、センスアンプ回路１１４が、活性化される。また、データラッチ１１２は、書込イネーブルファースト信号ＷＥＦがアサートされると、書込データをラッチする。
【０１９９】
制御回路１２０は、さらに、読出イネーブル信号ＲＥと書込イネーブルファースト信号ＷＥＦを受けるゲート回路１２４と、活性化時、データラッチ１１２のラッチデータＤとセンスアンプ回路１１４からの内部読出データＲＱとを比較する比較回路１２６と、比較回路１２６の比較結果に従って書込イネーブル信号ＷＥを選択的にアサートする書込活性化回路１２８を含む。
【０２００】
ゲート回路１２４は、読出イネーブル信号ＲＥおよび書込イネーブルファースト信号ＷＥＦの一方がアサートされると、内部アクセス動作活性化信号ＡＣＴをアサートする。列デコード回路１４０に含まれる列デコーダ１４２は、この内部アクセス動作活性化信号ＡＣＴのアサートに従って、列アドレス信号ＡＤＹのデコード動作を行なって列選択信号ＣＳＬｉを生成する。
【０２０１】
比較回路１２６は、書込イネーブルファースト信号ＷＥＦの活性化時に活性化され、ラッチデータＤと内部読出データの論理値が不一致のときに不一致指示信号ＭＩＳＳをアサートする。
【０２０２】
書込活性化回路１２８は、比較回路１２６からの不一致指示信号ＭＩＳＳのアサート時、書込イネーブル信号ＷＥをアサートする。この書込活性化回路１２８は、また、比較回路１２６からの不一致指示信号ＭＩＳＳがネゲート状態に維持されるときには、書込活性化信号ＷＥをネゲート状態に維持する。
【０２０３】
書込活性化回路１２８からの書込イネーブル信号ＷＥが、遅延回路１３２、立下がり遅延回路１３１およびワンショットパルス発生器１３３へ与えられる。これらの立下がり遅延回路１３１、遅延回路１３２、およびワンショットパルス発生器１３３は、先の実施の形態１において図８を参照して説明した制御回路１１における回路３１、３３および３２に対応する。立下り遅延回路１３１から、書込イネーブル遅延信号ＷＥＤが出力され、遅延回路１３２から、書込活性化信号ＷＲＩＴＥが生成される。ワンショットパルス発生器１３３から、ワンショットパルス信号ＷＲＰが生成される。この遅延回路１３２からの書込活性化信号ＷＲＩＴＥは、先の実施の形態１における遅延書込イネーブル信号ＷＲＸに対応し、メモリアレイ１Ｌにおけるワード線、バックゲート線およびソース線の電圧レベルを調整する期間を決定する。
【０２０４】
ゲート回路３７は、実施の形態１と同様、各列に対応して設けられ、書込イネーブル遅延信号ＷＥＤとワンショットパルス信号ＷＲＰと列選択信号ＣＳＬｉとに従って書込列選択信号Ｙｉを生成する。
【０２０５】
ゲート回路１３６は、実施の形態１と同様、各列に対応して設けられ、ゲート回路１４７の出力信号ＡＣＴＤＤと列選択信号ＣＳＬｉとを受け、読出列選択信号ＣＳＬＲｉを生成する。ゲート回路１４７は、読出イネーブル遅延信号ＲＥＸと書込イネーブルファースト信号ＷＥＦとを受け、これらの入力信号の一方がアサートされると列アクセス活性化信号ＡＣＴＤＤをアサートする。
【０２０６】
行選択制御のために、ゲート回路１４４および１４８が設けられる。ゲート回路１４４は、書込イネーブル信号ＷＥと書込活性化信号ＷＲＩＴＥとを受け、これらの入力信号がともにアサートされると、その出力信号をアサートする。ゲート回路１４８は、ゲート回路１４４の出力信号と読出イネーブル遅延信号ＲＥＸと書込イネーブルファースト信号ＷＥＦとを受け、これらの入力信号の少なくとも１つがアサートされると、内部アクセス活性化遅延信号ＡＣＴＤをアサートする。行デコーダ１４６は、このゲート回路１４８の出力する遅延信号ＡＣＴＤがアサートされると、活性化され、行アドレス信号ＡＤＸをデコードして、行選択信号Ｘｉを生成する。
【０２０７】
図２１は、図２０に示す制御回路のデータ書込時の動作を示すタイミング図である。以下、図２１を参照して、図２０に示す制御回路１２０の動作について簡単に説明する。
【０２０８】
時刻ｔ２０においてデータ書込が指示され、コマンドデコーダ１２２からの書込イネーブルファースト信号ＷＥＦがアサートされる。この書込イネーブルファースト信号ＷＥＦのアサートに従って、列デコーダ１４２および行デコーダ１４６がそれぞれ活性化され、デコード動作を行ない、列選択信号ＣＳＬｉおよび行選択信号Ｘｉを生成する。
【０２０９】
行選択信号Ｘｉに従って、選択メモリセル行に対応するワード線が選択状態へ駆動される。また、列選択信号ＣＳＬｉに従って、選択列のビット線ＢＬｉが、対応の読出列選択ゲートＲＧｉを介して内部データ線ＬＩＯに結合される。
【０２１０】
この書込イネーブルファースト信号ＷＥＦの活性化に従って、センスアンプ１１４が活性化され、内部読出データ線ＬＩＯを流れる電流に従って、選択メモリセルのデータを読出す。次いで、比較回路１２６が、データラッチ１１２にラッチされたデータＤとセンスアンプ回路１１４からの内部読出データＲＱとを比較し、これらの論理値が不一致の場合には、不一致指示信号ＭＩＳＳをアサートする。
【０２１１】
不一致指示信号ＭＩＳＳがアサートされると、書込活性化回路１２８が、書込イネーブル信号ＷＥをアサートする。応じて、時刻ｔ２２から、内部でデータの書込を実際に行なうサイクルが実行される。
【０２１２】
すなわち、立下がり遅延回路１３１からの書込イネーブル遅延信号ＷＥＤがアサートされ、またワンショットパルス発生器１３３からのワンショットパルス信号ＷＲＰがアサートされる。この書込時においては、ゲート回路１２４からの内部アクセス動作活性化信号ＡＣＴが、書込イネーブル信号ＷＥのアサートに従って再びアサートされる。応じて、列デコーダ１４２がデコード動作を行ない、再び列選択信号ＣＳＬｉをアサートする。この期間において、実施の形態１と同様に、ビット線のセル電源電圧レベルへのプリチャージが実行される。このときには、書込イネーブル信号ＷＥがアサートされていても書込活性化信号ＷＲＩＴＥはネゲート状態であり、ゲート回路１４４の出力信号は根ゲート状態であり、行デコーダ１４６は、非活性状態にある。
【０２１３】
時刻ｔ２３において、遅延回路１３２からの遅延書込イネーブル信号に対応する書込活性化信号ＷＲＩＴＥが活性化されて、電源切換が実行される（図示せず）。この電源切換えにより、アレイブロック１Ｌのワード線、ソース線、およびバックゲート線の電圧レベルの変更が行われる。このとき、また、書込活性化信号ＷＲＩＴＥのアサートに従って、ゲート回路１４４の出力信号がアサートされ、応じて、ゲート回路１４８の出力信号ＡＣＴＤがアサートされる。再び、行デコーダ１４６が活性化され、行選択信号Ｘｉをアサートする。ワード線、ソース線およびバックゲート線の電圧調整が完了すると、行選択信号Ｘｉに従ってデジット線ドライバが活性化され、選択行のデジット線に書込電流を供給する。
【０２１４】
次いで、ワンショットパルス信号ＷＲＰがネゲートされると、時刻ｔ２４において、書込列選択信号Ｙｉがアサートされる。これにより、書込イネーブル信号ＷＥが決定する期間、ビット線に書込電流が流れる。この書込時においては、従って、書込活性化信号ＷＲＩＴＥに従って、先ずデジット線に電流が流れた後に、ワンショットパルス信号ＷＲＰのネゲートに従って、ビット線に電流が流れる。このデジット線電流およびビット線電流を流すタイミングは、メモリセルにおいて磁化反転が確実に生じるように、書込活性化信号ＷＲＩＴＥおよび書込イネーブル信号ＷＥに従って、適切なタイミングおよび期間に調整される。
【０２１５】
時刻ｔ２５においてデータ書込が完了し、書込イネーブル信号ＷＥがネゲートされ、列選択信号ＣＳＬｉがネゲートされ、応じて、書込列選択信号Ｙｉもネゲートされる。このとき、また、ゲート回路１４４の出力信号がネゲートされ、行デコーダ１４６からの行選択信号Ｘｉもネゲートされる。この場合、既にデジット線電流は停止されている。この後、時刻ｔ２６において書込イネーブル遅延信号ＷＥＤがネゲートされる。
【０２１６】
したがって、トグルＭＲＡＭにおいて書込コマンドが与えられて、まず書込イネーブルファースト信号に従ってデータの内部読出を行ない、その書込データと内部読出データの一致／不一致に従って、データの書込を実行することができる。
【０２１７】
図２２は、この発明の実施の形態２に従うトグルＭＲＡＭのビット線ドライバの構成を具体的に示す図である。図２２において、左側のビット線ドライバＤＢＬｉは、書込列選択信号Ｙｉを受けるインバータ１５０と、インバータ１５０の出力するビット線電圧制御信号ＢＬＬｉを受けるＰチャネルＭＯＳトランジスタＰＱＬとを含む。
【０２１８】
右側のビット線ドライバＤＢＲｉは、アクセス活性化遅延信号ＡＣＴＤＤと書込イネーブル遅延信号ＷＥＤを受けるゲート回路１５２と、ゲート回路１５２の出力信号と書込列選択信号Ｙｉを受けるゲート回路１５４と、ゲート回路１５４からのビット線電圧制御信号ＢＬＲＢｉに従って選択的に導通するＮチャネルＭＯＳトランジスタＮＱＲを含む。
【０２１９】
ＰチャネルＭＯＳトランジスタＰＱＬは導通時、周辺電源電圧ＶＤＤＨ（３.３Ｖ）を受ける周辺電源ノードをビット線ＢＬｉの第１端部（ノードＮ０）に電気的に結合する。ＭＯＳトランジスタＮＱＲは、導通時、ビット線ＢＬｉの第２端部の第２ノードＮ２Ｍを接地ノードに結合する。
【０２２０】
ゲート回路１５２は、活性化遅延信号ＡＣＴＤＤおよび書込イネーブル遅延信号ＷＥＤの両者がネゲート状態のときに、Ｈレベルの信号を出力する。ゲート回路１５４は、このゲート回路１５２の出力信号と書込列選択信号Ｙｉの一方が活性状態のときにＨレベルの信号を出力する。
【０２２１】
したがって、書込動作時、書込列選択信号Ｙｉがアサートされると、ＭＯＳトランジスタＰＱＬおよびＮＱＲがともにオン状態となり、ビット線ＢＬｉにおいて、書込電流がノードＮ０からＮ２Ｍに向かって流れる。
【０２２２】
なお、図２２に示す構成においては、ビット線電流が書込列選択信号Ｙｉのアサート期間中流れるように示す。しかしながら、前述のように、このビット線書込電流が流れる期間およびタイミングは、デジット線電流の流れる期間に応じて適切に定められる。
【０２２３】
データ読出時、書込列選択信号Ｙｉがネゲート状態であり、ＭＯＳトランジスタＰＱＬはオフ状態である。データの内部および外部読出いずれにおいても、書込イネーブル遅延信号ＷＥＤはネゲート状態のＬレベルである。一方、このデータの読出（内部および外部いずれにおいても）を行なう場合、活性化遅延信号ＡＣＴＤＤがアサートされ、ゲート回路１５２の出力信号がＬレベルとなる。したがって、内部または外部へのデータ読出時においては、ゲート回路１５４からの制御信号ＢＬＲＢｉがＬレベルであり、ＭＯＳトランジスタＮＱＲはオフ状態を維持する。
【０２２４】
ワード線ドライバＷＬＢｉに対しては、図１２に示すゲート回路５０は不要である。図１２に示す構成において、内部アクセス活性化遅延信号ＡＣＴＤＤが、読出イネーブル信号ＲＥに代えて与えられればよい。書込データＤと書込活性化信号.データ読出時（内部および外部）、ワード線ドライバが、この遅延信号ＡＣＴＤＤに従ってイネーブルされ、行選択信号Ｘｉがアサートされると、対応のワード線ＷＬｉが選択状態へ駆動される。データ書込時、行選択信号Ｘｉがアサートされても、内部アクセス活性化遅延信号ＡＣＴＤＤがネゲート状態であり、ワード線ドライバは、非選択状態の電圧を出力する。
【０２２５】
ソース線ドライバＤＳＲについては、図１２に示す構成において、書込データＤおよび／ＤをそれぞれＨレベルおよびＬレベルに固定する。制御信号として、書込活性化信号ＷＲＩＴＥを与える。これにより、アレイブロック１Ｒにおいて、データ書込サイクル時に書込活性化信号に従ってソース線電位を変更することができる。アレイブロック１Ｌにおいては、図１２に示すゲート回路５６の出力信号がＨレベルに固定され、応じて、ソース線ＳＬがＬレベル（接地電圧レベル）に固定される。バックゲート線ＢＧＬについても同様である。
【０２２６】
デジット線ドライバＤＬＬｉについては、図１２に示す構成において、書込活性化信号ＷＲＩＴＥおよび書込イネーブルファースト信号ＷＥＦのＯＲを取った信号を、制御信号ＷＲＸに代えて供給する。ただし、行選択信号Ｘｉのタイミングは、ビット線電流のタイミングに応じて適宜調整される。
【０２２７】
図２３は、図１７に示す電源切換回路の構成の一例を示す図である。図２３において、ハイ側電源切換回路１００へは、降圧回路１５０からの降圧電圧ＶＤＤＭ（２．４Ｖ）が第１電源電圧として与えられる。このハイ側電源切換回路１００へ、第２電源電圧として、セル電源電圧ＶＤＤＬが与えられる。
【０２２８】
ハイ側電源切換回路１００は、インバータ１５２を介して与えられる書込活性化信号ＷＲＩＴＥの反転信号ＺＷＲＩＴＥのレベルを変換するレベル変換回路１００ａと、このレベル変換回路１００ａの出力信号に従って、ワード線ドライバハイ側電源電圧ＶＷＨを生成するＣＭＯＳインバータ１００ｂを含む。ＣＭＯＳインバータ１００ｂは、ＰチャネルＭＯＳトランジスタ（Ｐ）とＮチャネルＭＯＳトランジスタ（Ｎ）とで構成される。
【０２２９】
ロー側電源切換回路１０２、基板電源切換回路１０４、およびソース電源切換回路１０６が、各々、補の書込活性化信号ＺＷＲＩＴＥを受けるＣＭＯＳインバータで構成され、各々、ハイ側電源電圧としてセル電源電圧ＶＤＤＬを受け、ロー側電源電圧として接地電圧を受ける。
【０２３０】
この図２３に示す電源切換回路の構成において、書込活性化信号ＷＲＩＴＥおよび補の書込活性化信号ＺＷＲＩＴＥは、セル電源電圧ＶＤＤＬと接地電圧の間で変化する。レベル変換回路１５０は、補の書込活性化信号ＺＷＲＩＴＥを、降圧電圧ＶＤＤＭとセル電源電圧ＶＤＤＬの間で変化する信号に変換する。論理変換は行なわない。したがって、書込活性化信号ＷＲＩＴＥのアサート時、ハイ側電源電圧ＶＷＨは、降圧電圧ＶＤＤＭ（２．４Ｖ）となる。同様、ロー側電源電圧ＶＷＬは、セル電源電圧ＶＤＤＬレベルとなる。また、バックゲート線電圧ＶＧおよびソース線電圧ＶＳも、各々、セル電源電圧ＶＤＤＬレベルとなる。ワード線ドライバが出力する信号の電圧レベルは、ロー側電源電圧レベルである。
【０２３１】
書込活性化信号ＷＲＩＴＥのネゲート時、補の書込活性化信号ＺＷＲＩＴＥは、Ｈレベルである。したがって、ワード線ドライバハイ側電源電圧ＶＷＨは、セル電源電圧ＶＤＤＬレベルに設定され、ロー側電源電圧ＶＷＬは、接地電圧レベルに維持される。また、バックゲート線電圧ＶＧおよびソース線電圧ＶＳも、各々、接地電圧レベルに維持される。
【０２３２】
なお、各行に対応してソース線ドライバおよびバックゲート線ドライバが設けられ、これらがＣＭＯＳインバータで構成される場合には、図２３に示す電源切換回路１０４および１０６をそれぞれ、バックゲート線ドライバおよびソース線ドライバとして利用する。
【０２３３】
これにより、トグルＭＲＡＭにおいて、メモリセルに対し実際にデータを書込むときに、ワード線電圧、バックゲート電圧、およびソース線電圧をアレイブロック１Ｌにおいて切換え、メモリセルの選択トランジスタの印加電圧を緩和して、高電圧をビット線に供給することができる。
【０２３４】
［変更例］
図２４は、この発明の実施の形態２に従うトグルＭＲＡＭの変更例の要部の構成を概略的に示す図である。この図２４に示すトグルＭＲＡＭにおいては、アレイブロック１Ｌに対して設けられるワード線ドライバＤＷＲ０−ＤＷＲＭ−１に対しハイ側電源電圧として、降圧回路１６０からの降圧電圧ＶＤＤＭ（２．４Ｖ）が供給され、ロー側電源電圧として、セル電源電圧ＶＤＤＬ（１．２Ｖ）が供給される。バックゲート線ＢＧＬ０−ＢＧＬＭ−１に対しては、セル電源電圧ＶＤＤＬが供給され、また、ソース線ＳＬ０−ＳＬＭ−１に対しても、セル電源電圧ＶＤＤＬが供給される。図２０に示すトグルＭＲＡＭの他の構成は、図１７に示すトグルＭＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３５】
図２５は、図２４に示すトグルＭＲＭのデータ書込時モード時の動作を示すタイミング図である。この図２５に示す書込モード時の動作波形図は、以下の点で、図１９に示す動作タイミング図と異なる。すなわち、アレイブロック１Ｌにおいて設けられるワード線ＷＬ０−ＷＬＭ−１は、その振幅が、降圧電圧ＶＤＤＭ（２．４Ｖ）とセル電源電圧ＶＤＤＬ（１．２Ｖ）の間である。メモリセルに対するデータ書込を行なう場合、ワード線ＷＬ−ＷＬＭ−１は、すべて非選択状態のセル電源電圧ＶＤＤＬレベルに維持される。データ読出時（内部および外部両者を含む）においては、選択ワード線が、降圧電圧ＶＤＤＭ（２．４Ｖ）レベルに駆動される。
【０２３６】
図２５に示す動作タイミング図の波形および電圧レベルは、図１９に示す動作タイミング図の波形および電圧レベルと同じである。
【０２３７】
すなわち、この図２４に示すトグルＭＲＡＭにおいては、アレイブロック１Ｌにおいて、バックゲート線ＢＧＬ０−ＢＧＬ−１は、セル電源電圧ＶＤＤＬ（１．２Ｖ）レベルに固定的に設定され、ソース線ＳＬ０−ＳＬＭ−１も、同様、セル電源電圧ＶＤＤＬ（１．２Ｖ）レベルに固定的に設定される。ワード線ＷＬ０−ＷＬＭ−１は、選択時２．４Ｖ（高圧電圧ＶＤＤＭ）レベルに駆動され、非選択時、セル電源電圧ＶＤＤＬ（１．２Ｖ）レベルに維持される。
【０２３８】
アレイブロック１Ｒにおいては、ワード線ＷＬＭ-ＷＬ２Ｍは、その振幅が、セル電源電圧ＶＤＤＬと接地電圧との間である。ソース線ＳＬおよびバックゲート線ＢＧＬは、接地電圧レベルに固定的に維持される。
【０２３９】
この構成においても、データ書込時、ビット線ＢＬの電圧とメモリセルの選択トランジスタの各ノードの電圧の差は、最大１.２Ｖである。メモリセルの選択トランジスタは、読出時に選択されると、ゲート電圧が２.４Ｖの降圧電圧ＶＤＤＭレベルに駆動される。この場合、ソース線ＳＬおよびバックゲート線ＢＧＬがともに１.２Ｖのセル電源電圧ＶＤＤＬレベルである。従って、選択トランジスタにおいて、ゲート−ソース間電圧およびゲート−バックゲート間電圧は、ともに１.２Ｖとなり、ソースおよびバックゲートは同一電圧レベルとなる。これは、アレイブロック１Ｒのメモリセルの選択トランジスタの印加電圧と同様の条件である。従って、データ読出時において、いずれのメモリセルが選択されても、正確に記憶データに応じて読出電流を生成することができる。
【０２４０】
アレイブロック１Ｌおよび１Ｒにおいては、バッグゲート電圧（基板領域電圧）が異なるため、それぞれ別々のウェルに形成されて、これらのウェルが電気的に分離される。この場合、バックゲート領域が、各メモリセル行ごとに個々に電気的に分離されていてもよい。
【０２４１】
この図２０に示すトグルＭＲＡＭの構成の場合、データ書込時、ワード線は、アレイブロック１Ｌにおいて、選択状態へ駆動することは要求されず、すべて非選択状態に維持するだけでよい。従って、電圧切換の構成を除けば、従来のトグルＭＲＡＭのデータ書込の制御構成を利用することができる。
【０２４２】
また、図２４に示すトグルＭＲＡＭの動作制御を行なう制御回路の構成は、図２０に示す制御回路の構成を用いることもできる。ただし、アレイブロックワード線ＷＬ０−ＷＬＭ−１を駆動するワード線ドライバＤＷＲ０−ＤＷＲＭ−１に対するワード線駆動制御信号ＷＬＢ０−ＷＬＢＭ−１が、降圧電圧ＶＤＤＭとセル電源電圧ＶＤＤＬの間で変化するように、行選択信号Ｘ０−ＸＭ−１に対しては、レベル変換を行なう回路を設ける必要がある。
【０２４３】
また、データ読出時、アレイブロック１Ｌにおいては、ワード線選択時、ソース線から対応のビット線へ電流が流れ、アレイブロック１Ｒにおいては、ビット線からソース線へ読出電流が流れる。したがって、選択アレイブロックの位置に応じて、読出データの論理値を読出経路に応じて切換える必要があり、このため、センスアンプ回路１１４の内部構成が異なる。
【０２４４】
図２６は、この発明の実施の形態２の変更例におけるセンスアンプ回路１１４の構成の一例を概略的に示す図である。図２６において、センスアンプ回路１１４は、定電流源１７０と、ブロック選択信号ＢＳに従って選択的に定電流源１７０からの定電流を内部データ線ＬＩＯに供給するＰチャネルＭＯＳトランジスタ１７２とを含む。ブロック選択信号ＢＳは、アレイブロック１Ｌが選択されたときに、Ｈレベルに設定され、定電流源１７０を内部データ線ＬＩＯから分離する。一方、アレイブロック１Ｒが指定されたときには、ブロック選択信号ＢＳがＬレベルとなって、ＭＯＳトランジスタ１７２をオン状態とし、定電流源１７０からの定電流を内部データ線１７０に供給する。
【０２４５】
センスアンプ回路１１４は、さらに、内部データ線ＬＩＯを流れる電流を検出する電流センス回路１７４と、電流センス回路１７４の相補出力信号ＳＡＯおよびＺＳＡＯの一方を、ブロック選択信号ＢＳに従って選択して内部読出データＱｏｕｔを生成するセレクタ１７６を含む。
【０２４６】
電流センス回路１７４としては、その入力部に与えられる電流の大小を検出して、相補信号を生成する構成であれば、任意の構成を利用することができる。
【０２４７】
セレクタ１７６は、ブロック選択信号ＢＳが、アレイブロック１Ｌを指定するときには、補のセンスアンプＺＳＡＯを選択し、ブロック選択信号ＢＳがアレイブロック１Ｒを指定するときに、センスアンプ出力信号ＳＡＯを選択する。
【０２４８】
図２７は、アレイブロック１ＬのメモリセルＭＣ選択時の、電流センス回路１７０に対する電流を模式的に示す図である。アレイブロック１Ｌのメモリセルの選択時、選択トランジスタのゲートは２.４Ｖ、ソース線ＳＬは１.２Ｖであり、バックゲートは１.２Ｖである。ビット線は、セル電源電圧よりも低い読出電圧レベルに設定される。この状態においては、１.２Ｖに維持されたソース線ＳＬからメモリセルＭＣを介してメモリセル電流Ｉｍが内部データ線ＬＩＯに流れる。この場合、メモリセルＭＣが高抵抗状態のときに流れるメモリセル電流Ｉｈ１または、メモリセルＭＣが低抵抗状態のメモリセル電流Ｉｌ１が電流センス回路１７０へ与えられる。選択メモリセルＭＣが高抵抗状態の場合には、内部データ線ＬＩＯへソース線ＳＬからメモリセルＭＣを介して供給される電流Ｉｍの値は、小さくなる。したがって以下の関係が成立する。
【０２４９】
Ｉｈ１＜Ｉｌ１
図２８は、アレイブロック１ＲのメモリセルＭＣの選択時に、読出電流が流れる経路を模式的に示す図である。この場合、メモリセルＭＣのソース線ＳＬは接地に結合される。選択トランジスタのゲートには。１.２Ｖのセル電源電圧が印加される。バックゲートは接地電圧レベルである。この状態において、定電流源１７０からの定電流Ｉｃが、内部データ線ＬＩＯへ供給される。この定電流Ｉｃのうち、メモリセルＭＣへはメモリセル電流Ｉｍが流れ、残留電流Ｉｒが電流センス回路１７０へ与えられる。選択メモリセルＭＣが高抵抗状態のときに流れるメモリセル電流Ｉｍを、Ｉｈ２とし、メモリセルＭＣが低抵抗状態のときのメモリセル電流Ｉｍを、Ｉｌ２とすると、次の関係が成立する。
【０２５０】
Ｉｒ＝Ｉｃ−Ｉｈ２＞Ｉｃ−Ｉｌ２
したがって、電流センス回路１７０が検出する電流の大小関係は、アレイブロック１Ｌおよび１Ｒの間で逆となる。
【０２５１】
基準電流Ｉｒｅｆは、それぞれの検出電流の中間値に設定されるため、以下の関係式が求められる。
【０２５２】
Ｉｒｅｆ＝（Ｉｌ１＋Ｉｈ１）／２
＝（Ｉｃ−Ｉｈ２＋Ｉｃ−Ｉｌ２）／２  ・・・  （１）
上述の基準電流Ｉｒｅｆは、選択アレイブロックの位置に関わらず等しいため、上式（１）から次式が求められる。
【０２５３】
Ｉｃ＝（Ｉｈ１＋Ｉｈ２＋Ｉｌ１＋Ｉｌ２）／２
したがって、ブロック選択信号ＢＳに従って電流センス回路１７０の出力信号ＳＡＯおよびＺＳＡＯの一方を選択することにより、常に、正確に、メモリセルの記憶データに応じた読出データＱｏｕｔを生成することができる。
【０２５４】
以上のように、この発明の実施の形態２に従えば、トグルＭＲＡＭにおいて、高電位のビット線端に近接して設けられるアレイブロックのワード線、ソース線およびバックゲート線の電圧レベルを、少なくともデータ書込時に、ビット線電圧に対し耐圧が保証されるように、残りのブロックのこれらの電圧レベルよりも高くしている。これにより、ビット線書込電流供給時、ビット線の第１の端部に対して高電圧を印加して、充分な大きさのビット線書込電流を流すことができる。また、各アレイブロックに対する電圧を固定的に設定する場合、電圧切換の制御構成が簡略化される。
【０２５５】
なお、この実施の形態２においても、実施の形態１の変更例と同様、ビット線ＢＬとソース線ＳＬが平行に配線される場合、ソース線の電圧レベルを、アレイブロック１Ｌおよび１Ｒの境界部において変更する。
【０２５６】
また、ソース線ＳＬおよびバックゲート線ＢＧＬに対して、それぞれ、ドライバが各行ごとに配置されていてもよい。このドライバの出力信号の電圧レベルが、アレイブロックの位置に応じて固定的に設定される。
【０２５７】
［実施の形態３］
図２９は、この発明の実施の形態３に従うＭＲＡＭの要部の構成を概略的に示す図である。図２９において、メモリセルアレイ１が、アレイブロック１Ａ−１Ｎに分割される。これらのアレイブロック１Ａ−１Ｎに共通にビット線ＢＬが設けられる。このビット線ＢＬの両端に、ビット線ドライブ回路７Ｌおよび７Ｒが設けられる。これらのビット線ドライブ回路７Ｌおよび７Ｒの構成は、先の実施の形態１において図３および図１０を参照して説明した構成と同じである。
【０２５８】
アレイブロック１Ａ−１Ｎにそれぞれに対応して、ドライブ回路群２００Ａ−２００Ｎが設けられる。これらのドライブ回路群２００Ａ−２００Ｎの各々は、ワード線ドライブ回路、ソース線ドライブ回路、およびバックゲート線ドライブ回路を含む。これらのドライブ回路群２００Ａ−２００Ｎは、各々、遅延書込イネーブル信号ＷＲＸと書込データＤに従って、対応のワード線、ソース線、およびバックゲート線ＢＬの電圧レベルを調整する。これらのドライブ回路群２００Ａ−２００Ｎに含まれるワード線ドライバ、およびソース線ドライバおよびバックゲートドライバの構成は、先の図１２に示す構成と同じである。ただし、ドライブ回路群２００Ｂ−２００Ｍにおいては、書込データＤがＨレベルに設定され、データ書込時、各ハイ側電源電圧（セル電源電圧）を、対応のアレイブロック１Ｂ−１Ｍのソース線、バックゲート線およびワード線に伝達する。ドライブ回路群２００Ａおよび２００Ｎは、それぞれ、書込データＤの論理値に従って、対応のアレイブロックへ、ワード線、ソース線およびバックゲート線に、ハイ側電源電圧（セル電源電圧）およびロー側電源電圧（接地電圧）の一方を伝達する。
【０２５９】
ドライブ回路群２００Ａ−２００Ｎそれぞれに対応して、マルチプレクサ（ＭＵＸ）２０２Ａ−２０２Ｎと、降圧回路（ＶＤＣ）２０４Ａ−２０４Ｎが設けられる。マルチプレクサ２０２Ａおよび２０２Ｎは、常時、セル電源電圧ＶＤＤＬを、ハイ側電源電圧として選択して、対応のドライブ群を２００Ａおよび２００Ｎへ伝達する。一方、マルチプレクサ２０２Ｂ−２０２Ｍは、遅延書込イネーブル信号ＷＲＸと書込データＤとに従って、セル電源電圧ＶＤＤＬと対応の降圧回路２０４Ｂ−２０４Ｍの出力電圧の一方を選択して、ドライブ回路群２００Ｂ−２００Ｍに対するハイ側電源電圧として供給する。
【０２６０】
マルチプレクサ２０２Ａおよび２０２Ｎは、常時、セル電源電圧ＶＤＤＬをハイ側電源電圧として選択する。これは、ドライブ回路群２００Ａおよび２００Ｎは、書込データＤの論理値に従って、ワード線、ソース線、およびバックゲート電圧を、接地電圧またはセル電源電圧ＶＤＤＬ（１．２Ｖ）の電圧レベルに設定するため、マルチプレクサ２０２Ａおよび２０２Ｎは、特に降圧回路の出力電圧を選択する必要がないためである。
【０２６１】
これらの降圧回路２０４Ｂ−２０４Ｍへは、セレクタ（ＳＥＬ）２０６Ｂ−２０６Ｍを介して、基準電圧発生回路２０８からの基準電圧が伝達される。これらの降圧回路２０４Ｂ−２０４Ｍは、セレクタ２０６Ｂ−２０６Ｍを介して与えられる基準電圧に応じたレベルの電圧を生成して対応のマルチプレクサ２０２Ｂ−２０２Ｍへ伝達する。この基準電圧発生回路２０８は、セレクタ２０６Ｂ−２０６Ｍの各々へ、電圧レベルの互いに異なる２つの基準電圧を伝達する。書込データＤの論理値に応じて、セレクタ２０６Ｂ−２０６Ｍが、与えられた２つの基準電圧のうちの一方を選択する。選択ビット線の書込電流が流れる方向に応じて、アレイブロック１Ｂ−１Ｍにおけるワード線、ソース線、およびバックゲート線の電圧レベルを切換える必要があるためである。
【０２６２】
図２９においては、また、セレクタ２０６Ａおよび２０６Ｎを示す。しかしながら、このアレイブロック１Ａおよび１Ｎに対して、セレクタ２０６Ａおよび２０６Ｎは、単に回路のレイアウトパターンの規則性を維持するために設けられており、特に設ける必要はない。
【０２６３】
なお、図２９に示すＭＲＡＭにおいては、データ書込時、アレイブロック１Ａおよび１Ｎにおいては、書込データの論理値に従って、先の実施の形態１において説明したのと同じ態様で、ワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬの電圧レベルの切換が行なわれる。アレイブロック１Ｂ−１Ｍに対しては、データ書込時、降圧回路２０４Ｂ−２０４Ｍからの電圧がハイ側電源電圧として供給される。ドライブ回路群２００Ｂ−２００Ｍは、書込データＤがＨレベルの状態に設定され、データ書込時、ハイ側電源電圧を対応のワード線、ソース線およびバックゲート線に伝達する。
【０２６４】
図３０は、図２９に示すＭＲＡＭのデータ書込時の選択ビット線ＢＬの電圧とワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬの電圧レベルを概略的に示す図である。図３０において横軸に、ビット線のノードＮ０−Ｎ２Ｍに沿った電圧を示し、縦軸に、電圧を示す。図３０に示すように、データ書込時、書込データＤの論理値に従って、ビット線ＢＬは、ノードＮ０（またはＮ２Ｍ）が２．４Ｖの高電圧レベルに設定され、ノードＮ２Ｍ（またはＮ０）が接地電圧レベルに維持される。この場合、降圧回路２０４Ｂ−２０４Ｍの出力電圧が、それぞれ基準電圧により設定される電圧レベルが設定されており、ドライブ回路群２００Ｂ−２００Ｍにおいて、ワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬの設定電圧レベルが順次低下する。
【０２６５】
したがって、この場合においても、メモリセルの選択メモリセルのトランジスタの耐圧を保証して、大きなビット線書込電流を供給することができる。
【０２６６】
なお、この図２９に示す構成の場合、ドライブ回路群２００Ｂ−２００Ｍは、ハイ側電源電圧をデータ書込時に伝達する。したがって、この場合、各ドライバに与えられる制御信号はＬレベルであり、降圧回路（ＶＤＣ）が生成する電圧レベルの最低値は、このドライバ出力段のＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値より高い電圧レベルに設定する必要がある。基準電圧発生回路２０８において、生成する基準電圧のステップを、ドライバ出力段のＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値以上に設定することにより、ビット線ＢＬに書込電流を供給する場合に、確実に、アレイブロック１Ａ−１Ｎごとに、ワード線ＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬの電圧レベルを設定することができる。
【０２６７】
なお、図２９に示す構成の場合、アレイブロック１Ａ−１Ｎそれぞれに対して、バックゲート線の電圧レベルを設定する必要がある。したがって、アレイブロック１Ａ−１Ｎのウェル領域は互いに分離するか、または各行ごとにバックゲート領域（ウェル領域）が分離される。
【０２６８】
［変更例］
図３１は、この発明の実施の形態３の変更例のＭＲＡＭの要部の構成を概略的に示す図である。図３１において、トグルＭＲＡＭのアレイブロック１Ｋについての構成を概略的に示す。メモリセルアレイ１は、図２９で示す構成と同様、複数のアレイブロック（１Ａ−１Ｎ）に分割される。アレイブロック１Ｋに対応して、ドライブ回路群２１０Ｋが設けられる。このドライブ回路群２１０Ｋは、ワード線ドライブ回路、ソース線ドライブ回路およびバックゲート線ドライブ回路を含む。実施の形態２の構成と同様、書込活性化信号ＷＲＩＴＥに従って、各ドライバの選択態様が設定される。
【０２６９】
ドライブ回路群２１０Ｋに対して、ハイ側電源電圧ＶＨを伝達するハイ側電源マルチプレクサ（ＨＭＵＸ）２１２と、ロー側電源電圧ＶＬを伝達するロー側電源マルチプレクサ（ＬＭＵＸ）２１４が設けられる。ハイ側電源マルチプレクサ２１２は、書込活性化信号ＷＲＩＴＥに従って、ハイ側降圧回路２１６の出力電圧とセル電源電圧ＶＤＤＬの一方を選択する。ロー側電源マルチプレクサ２１４は、書込活性化信号ＷＲＩＴＥに従って、接地電圧とロー側降圧回路（ＬＶＤＣ）２１４の出力電圧の一方を選択する。ハイ側降圧回路（ＨＶＤＣ）２１６は、最大値２．４Ｖから、セル電源電圧１．２Ｖの間の電圧を生成する。ロー側降圧回路（ＬＶＤＣ）２１８は、セル電源電圧（１．２Ｖ）から接地電圧レベルの間の電圧を生成する。これらの降圧回路２１６および２１８が、生成する電圧レベルは、アレイブロック１Ｋのアレイ内の位置に応じて設定される。
【０２７０】
ハイ側高圧回路（ＨＶＤＣ）２１６が生成する電圧とロー側高圧回路（ＬＶＤＣ）２１８の生成する電圧の差は、セル電源電圧１．２Ｖの電圧レベルである。これらの降圧回路２１６および２１８の生成する電圧レベルを、ビット線のノード（第１端部）Ｎ０からの距離に応じた電圧レベルに設定することにより、複数のアレイブロックに対して、ビット線書込電流供給時のビット線の電圧に応じた電圧レベルに、ワード線、ソース線およびバックゲート線を設定することができる。
【０２７１】
ドライブ回路群２１０Ｋ、およびマルチプレクサ２１２および２１４の構成は、先の実施の形態２に示すドライブ回路および電源切換回路の構成と同じである。
【０２７２】
なお、実施の形態２の変更例に示すように、ドライバのハイ側電源電圧およびロー側電源電圧を固定する構成の場合、図３１に示すマルチプレクサ２１２および２１４は不要となり、ハイ側降圧回路（ＨＶＤＣ）２１６の出力電圧およびロー側降圧回路（ＬＶＤＣ）２１８の出力電圧が、それぞれハイ側電源電圧ＶＨおよびロー側電源電圧ＶＬとして、ドライブ回路群２１０Ｋへ与えられる。
【０２７３】
ただし、この場合、ソース線電圧とビット線電圧の高低の関係に応じて、データ読出時、ビット線を流れる電流の方向が異なる。したがって、この場合、データ読出時（内部および外部読出の両者の場合）、ビット線ＢＬは中間電圧レベルに設定し、ソース線の電圧レベルが、このセル電源電圧の中間電圧レベル（ビット線の読出プリチャージ電圧）レベルよりも大きいか否かに従って、センスアンプの構成を切換え、またセンスアンプ出力信号を切換える。ただし、ソース線、ビット線へ読出電流を供給する場合、各ソース線に定電流源を設け、ビット線からソース線へ電流が流れる場合と同じ大きさの定電流をソース線に供給する必要がある。
【０２７４】
以上のように、この発明の実施の形態３に従えば、ビット線の高電圧が印加されるノードからの距離に応じてアレイブロックのメモリセルが選択トランジスタのバックゲート、ソースおよびゲートに印加される電圧レベルを設定しており、確実に、メモリセルの耐圧を保証して、大きな書込電流をビット線ドライバのサイズを増大させることなく供給することができる。
【０２７５】
なお、先の実施の形態１から３においては、ワード線、ソース線およびバックゲート線がそれぞれ電圧レベルが調整されている。しかしながら、メモリセルの選択トランジスタの耐圧、すなわちゲート絶縁膜耐圧、接合耐圧に応じて、最も耐圧の弱いところに対し、電圧レベルが調整されればよい。したがって、ワード線、ソース線およびバックゲート線をすべて電圧レベルを調整する必要はない。少なくとも、耐圧の低い部分に対応するワード線、ソース線およびバックゲート線の少なくとも１つの耐圧が保証されるように、その電圧レベルが調整されればよい。
【産業上の利用可能性】
【０２７６】
この発明は、一般に、薄膜磁性体半導体記憶装置（ＭＲＡＭ）に適用することにより、チップサイズを増大させることのなく確実に書込を行うことのできるＭＲＡＭを実現することができる。このＭＲＡＭが、他のプロセッサなどと同一チップ上に形成される場合、小占有面積の処理システムを実現することができる。
【図面の簡単な説明】
【０２７７】
【図１】この発明の実施の形態１に従うＭＲＡＭ全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルの構成を示す図である。
【図３】この発明の実施の形態１に従うＭＲＡＭの要部の構成をより具体的に示す図である。
【図４】図３に示すＭＲＡＭの動作を示すタイミング図である。
【図５】図３に示すＭＲＡＭのデータ書込時のビット線、ワード線、バックゲート線およびソース線の電圧を示す図である。
【図６】この発明の実施の形態１におけるデータ書込時のメモリセル選択トランジスタの印加電圧を示す図である。
【図７】この発明の実施の形態１におけるメモリセル選択トランジスタの印加電圧を示す図である。
【図８】この発明の実施の形態１におけるＭＲＡＭの制御回路の要部の構成を概略的に示す図である。
【図９】図８に示す制御回路の動作を示すタイミング図である。
【図１０】この発明の実施の形態１に従うＭＲＭのビット線ドライバの構成の一例を示す図である。
【図１１】図１０に示すビット線ドライバの動作を示すタイミング図である。
【図１２】この発明の実施の形態１に従うＭＲＭのワード線、ソース線、バックゲート線およびゲート線の各ドライバの構成の一例を示す図である。
【図１３】図１２に示すドライバの動作を示すタイミング図である。
【図１４】この発明の実施の形態１における行選択信号および読出列選択信号発生部の構成の一例を示す図である。
【図１５】この発明の実施の形態１におけるＭＲＡＭの各ドライバ出力電圧の印加部の構成を概略的に示す図である。
【図１６】この発明の実施の形態１のＭＲＡＭの変更例の構成を概略的に示す図である。
【図１７】この発明の実施の形態２に従うＭＲＡＭの要部の構成を概略的に示す図である。
【図１８】図１７に示すＭＲＡＭのデータ書込時の動作を示すフロー図である。
【図１９】この発明の実施の形態２に従うＭＲＭのデータ書込時の動作を示すタイミング図である。
【図２０】この発明の実施の形態２に従うＭＲＡＭの制御回路の構成を概略的に示す図である。
【図２１】図２１に示す制御回路の動作を示すタイミング図である。
【図２２】図１７に示すビット線ドライバの構成をより具体的に示す図である。
【図２３】図１７に示す電源切換回路の構成の一例を示す図である。
【図２４】この発明の実施の形態２に従うＭＲＡＭの変更例の構成を概略的に示す図である。
【図２５】図２４に示すＭＲＡＭの動作を示すタイミング図である。
【図２６】この発明の実施の形態２の変更例のＭＲＡＭのセンスアンプの構成を概略的に示す図である。
【図２７】図２６に示すセンスアンプ回路のセンス動作を概略的に示す図である。
【図２８】図２６に示すセンスアンプ回路のセンス動作を模式的に示す図である。
【図２９】この発明の実施の形態３に従うＭＲＡＭの要部の構成を概略的に示す図である。
【図３０】図２９に示すＭＲＡＭのデータ書込時のビット線、ワード線、ソース線およびバックゲート線の印加電圧を概略的に示す図である。
【図３１】この発明の実施の形態３のＭＲＡＭの変更例の要部の構成を概略的に示す図である。
【符号の説明】
【０２７８】
１  メモリアレイ、１Ｒ，１Ｌ，１Ａ−１Ｎ  アレイブロック、２  ビット線選択ドライブ回路、３  ワード線選択ドライブ回路、４  ソース線選択ドライブ回路、５  バックゲート選択ドライブ回路、６  列デコード回路、８  ビット線プリチャージ回路、７Ｌ，７Ｒ  ビット線ドライブ回路、１１  制御回路、ＭＣ  メモリセル、ＳＴ  選択トランジスタ、ＶＲ  磁気抵抗性素子、ＷＬ，ＷＬ０−ＷＬ２Ｍ  ワード線、ＢＬ，ＢＬ０−ＢＬ２Ｍ  データ線、ＳＬ，ＳＬ０−ＳＬ２Ｍ  ソース線、ＢＧＬ，ＢＧＬ０−ＢＧＬ２Ｍ  バックゲート線、ＤＷＲ０−ＤＷＲ２Ｍ  ワード線ドライバ、ＤＢＧ０−ＤＢＧ２Ｍ  バックゲート線ドライバ、ＤＳＲ０−ＤＳＲ２Ｍ  ソース線ドライバ、ＤＢＬ２ｎ，ＤＢＬ２ｎ＋１，ＤＢＲ２ｎ，ＤＢＲ２ｎ＋１，ＤＢＬｉ，ＤＢＲｉ  ビット線ドライバ、ＰＧ２ｎ，ＰＧ２ｎ＋１，ＰＧｉ  プリチャージゲート、１００  ハイ側電源切換回路、１０２  ロー側電源切換回路、１０４  基板電源切換回路、１０６  ソース電源切換回路、１１２  データラッチ、１１４  センスアンプ回路、１５０，１６０  降圧回路、１７０  定電流源、１７２  ＭＩＳトランジスタ、１７４  電流センス回路、１７６  セレクタ、２００Ａ−２００Ｎ  ドライブ回路群、２０２Ａ−２０２Ｎ  マルチプレクサ（ＭＵＸ）、２０４Ａ−２０４Ｎ  降圧回路（ＶＤＣ）、２０６Ａ−２０５Ｎ  セレクタ（ＳＥＬ）、２０８  基準電圧発生回路、２１２  ハイ側マルチプレクサ（ＨＭＵＸ）、２１４  ロー側電源マルチプレクサ（ＬＭＵＸ）、２１６  ハイ側降圧回路（ＨＶＤＣ）、２１８  ロー側降圧回路（ＬＶＤＣ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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