(57)【要約】      （修正有）【課題】極薄で高い信頼性を備え、低コストでかつプロセスが単純なマルチチップを有する半導体素子パッケージを提供する。【解決手段】第１のボンディングパッド１０８を有する第１のダイ１０４が、ダイ収容スルーホール１０５内に配置される。第１の接着材料１０６がダイ１０４の下に形成され、第２の接着材料１０７が、ダイ１０４と基板１０２の側壁との間のギャップに充填される。次に、第１のボンディングワイヤ１１２を第１のボンディングパッド１０８および第１の導体パッド１１３に結合する。さらに、第２のボンディングパッド１２６を有する第２のダイ１２２が、第１のダイ１０４に配置される。第２のボンディングワイヤ１２８を第２のボンディングパッド１２６および第１の導体パッド１１３に結合する。誘電層１１８が、第１および第２のボンディングワイヤ１１２，１２８、第１および第２のダイ１０４，１２２、ならびに基板１０２上に形成される。【選択図】図１
2008211207.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子パッケージの構造であって、
基板であって、少なくとも１つのダイ収容スルーホール、スルーホール接続構造、該基板の上面に第１の導体パッド、および該基板の下面に第２の導体パッドを有する基板と、
第１のボンディングパッドを有し、前記ダイ収容スルーホール内に配置される少なくとも１つの第１のダイと、
該第１のダイの下に形成される第１の接着材料と、
前記第１のダイと前記基板の前記ダイ収容スルーホールの側壁との間のギャップに充填される第２の接着材料と、
前記第１のボンディングパッドおよび前記第１の導体パッドに結合するように形成される第１のボンディングワイヤと、
第２のボンディングパッドを有し、前記第１のダイ上に配置される少なくとも１つの第２のダイと、
前記第２のボンディングパッドおよび前記第１の導体パッドに結合するように形成される第２のボンディングワイヤと、
前記第２のダイの下に形成される、ダイ付着材料と、
前記第１および第２のボンディングワイヤ、前記第１および第２のダイ、ならびに前記基板上に形成される誘電層と、
を備える構造。
【請求項２】
前記スルーホール接続構造は前記基板の側面に形成される、請求項１に記載の構造。
【請求項３】
半導体素子パッケージを形成する方法であって、
基板を提供することであって、該基板は、少なくとも１つのダイ収容スルーホール、スルーホール接続構造、該基板の上面に第１の導体パッド、および該基板の下面に第２の導体パッドを有すること、
ピックアンドプレース微細位置合わせシステムにより、第１のボンディングパッドを有する所望の少なくとも第１のダイを所望のピッチでダイ再配線ツール上に再配線すること、
前記基板を前記ダイ再配線ツールに接合すること、
前記ダイの背面に第１の接着材料を充填すること、
前記ダイのエッジと前記基板の前記ダイ収容スルーホールとの間の空間に第２の接着材料を充填すること、
前記パッケージ構造を前記ダイ再配線ツールから切り離すこと、
前記第１のボンディングパッドを前記第１の導体パッドに接続するように第１のボンディングワイヤを形成すること、
第２のボンディングパッドを有する少なくとも１つの第２のダイを前記第１のダイ上に配置すること、
前記第２のボンディングパッドおよび前記第１の導体パッドを接続する第２のボンディングワイヤを形成すること、
前記第１および第２のダイの活性表面ならびに前記基板の上面上に誘電層をプリントすること、
前記パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、
とを含む方法。
【請求項４】
前記第２のダイの下に形成される、ダイ付着テープをさらに含む、請求項３に記載の方法。
【請求項５】
半導体素子パッケージを形成する方法であって、
基板を提供することであって、該基板は、少なくとも１つのダイ収容スルーホール、スルーホール接続構造、該基板の上面に第１の導体パッド、および該基板の下面に第２の導体パッドを有すること、
前記基板をダイ再配線ツールに接合すること、
ピックアンドプレース微細位置合わせシステムにより、第１のボンディングパッドを有する所望の少なくとも第１のダイを所望のピッチで前記ダイ再配線ツール上に再配線すること、
前記第１のボンディングパッドおよび前記第１の導体パッドを接続する第１のボンディングワイヤを形成すること、
第２のボンディングパッドを有する少なくとも１つの第２のダイを前記第１のダイ上に配置すること、
前記第２のボンディングパッドおよび前記第１の導体パッドに接続する第２のボンディングワイヤを形成すること、
前記第１および第２のダイの活性表面ならびに前記基板の上面上に誘電層を形成し、ダイのエッジと前記基板の前記ダイ収容スルーホールの側壁との間のギャップに充填すること、
前記パッケージ構造を前記ダイ再配線ツールから切り離すこと、
前記パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、
とを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子パッケージの構造に関し、特に、パッケージサイズを低減し、歩留まりおよび信頼性を向上させることができる、マルチチップを有する半導体素子パッケージの構造およびその方法に関する。
【背景技術】
【０００２】
近年、ハイテク電子製造業界が、より多くの特徴をパッケージし、ヒューマナイズした電子製品に乗り出した。半導体技術の急速な開発は、半導体パッケージサイズの小型化、マルチピンの利用、微細ピッチの利用、電子部品の最小化など急速な進展に繋がった。ウェハレベルパッケージの目的および利点には、製品コストの削減、より短い導電線路を使用することによる寄生容量および寄生インダクタンスに起因する影響の低減、よりよいＳＮＲ（すなわち、信号対雑音比）の獲得が含まれる。
【０００３】
従来のパッケージ技術は、ウェハ上の複数のダイを各ダイに分けてから、各ダイをそれぞれパッケージする必要がるため、製造プロセスに時間がかかる。チップパッケージ技法は集積回路の開発によりかなり影響を受けるため、電子回路のサイズに対する要求が厳しくなるにつれて、パッケージ技法に対する要求も厳しくなる。上記の理由により、パッケージ技法の傾向は今日、ボールグリッドアレイ（ＢＧＡ）、フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェハレベルパッケージ（ＷＬＰ）に向かっている。「ウェハレベルパッケージ」は、パッケージ全体およびウェハ上のすべての相互接続ならびに他の加工ステップが、チップ（ダイ）に個片化（ダイシング）する前に実行されることを意味するものとして理解されている。一般に、すべての組み立てプロセスまたはパッケージングプロセスが完了した後に、個々の半導体パッケージが、複数の半導体ダイを有するウェハから切り離される。ウェハレベルパッケージは、極めて良好な電気特性と組み合わせて極めて小さい寸法を有する。
【０００４】
製造方法では、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）は高度なパッケージング技術であり、これにより、ウェハ上にダイが製造されてテストされ、それからダイシングにより個片化されて、表面実装ラインで組み立てられる。ウェハレベルパッケージ技法は、１つのチップまたはダイを利用せずに、ウェハ全体を１つの物体として利用するため、スクライビング加工を実行する前にパッケージングおよびテストが実現される。さらに、ＷＬＰは、ワイヤボンディング、ダイマウント、およびアンダーフィルの各加工を省くことができるような高度な技法である。ＷＬＰ技法を利用することで、コストおよび製造時間を低減することができ、ＷＬＰの結果得られる構造はダイと同等であることができるため、この技法は電子素子の微細化という要求を満たすことができる。さらに、ＷＬＣＳＰは、ダイの周縁エリアを接合点として使用することでダイ上に直接再配線（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）回路をプリントできるという利点を有する。これは、ダイの全面積を完全に利用できるように、ダイの表面上のエリアアレイを再配線することにより実現される。接合点は、ダイの底面が微小間隔接合点によりプリント回路基板（ＰＣＢ）に直接接続するように、フリップチップバンプを形成することにより再配線回路上に配置される。
【０００５】
ＷＬＣＳＰは信号路距離を大幅を短縮するが、ダイおよび内部部品の集積が高くなるにつれて、すべての接合点をダイ表面上に収容するのは依然として非常に困難である。ダイ上のピン数は、集積度が高くなるにつれて多くなるため、エリアアレイ内のピンの再配線の実現が困難である。ピンの再配線が成功した場合であっても、ピンの間隔が小さすぎてプリント回路基板（ＰＣＢ）のピッチに適合しない。すなわち、従来技術のこのようなプロセスおよび構造は、パッケージの巨大サイズによる歩留まりおよび信頼性の問題を有する。従来の方法のさらなる欠点は、コストが高く、製造に時間がかかることである。
【０００６】
ＷＬＰ技法は、ダイがウェハ上に製造されてテストされ、それからダイシングにより個片化されて表面実装ラインで組み立てられる高度なパッケージング技術である。ウェハレベルパッケージ技法は、１つのチップまたはダイを利用するのではなく、ウェハ全体を１個の物体として利用するため、スクライビング加工を実行する前に、パッケージングおよびテストを実現することができ、さらに、ＷＬＰは、ワイヤボンディング、ダイマウント、およびアンダーフィルの各加工を省くことができるような高度な技法である。ＷＬＰ技法を利用することで、コストおよび製造時間を低減することができ、ＷＬＰの結果得られる構造はダイと同等であることができるため、この技法は電子素子の微細化という要求を満たすことができる。
【０００７】
上記ＷＬＰ技法の利点に関わらず、ＷＬＰ技法の受け入れに影響するいくつかの問題が依然として存在する。例えば、ＷＬＰとマザーボード（ＰＣＢ）との構造の材料の熱膨張係数（ＣＴＥ）差（不整合）が、構造の機械的不安定性のもう１つの重要な要因になっている。（特許文献１）に開示されるパッケージ方式は、ＣＴＥ不整合問題を有する。これは、従来技術が成形材料で密閉されるシリコンダイを使用するためである。既知のように、シリコン材料のＣＴＥは２．３であるが、成形材料のＣＴＥはおよそ２０〜８０である。この構成は、成形材料および誘電層材料の硬化温度がより高いことにより加工中にチップの位置ずれを生じさせ、相互接続パッドがずれることになり、これが歩留まりおよび性能の問題を引き起こす。温度サイクル中に元の位置に戻すことは困難である（硬化温度がガラス転移温度付近／超える場合のエポキシ樹脂特性による）。これは、従来技術による構造のパッケージを大きなサイズで加工できず、より高い製造コストを生じさせることを意味する。
【０００８】
さらに、いくつかの技法は、基板の上面に直接形成されるダイの使用を含む。既知のように、半導体ダイのパッドは、再配線層（ＲＤＬ）に関わる再配線プロセスを通して、エリアアレイタイプの複数の金属パッドに再配線される。蓄積層はパッケージのサイズを増大させる。したがって、パッケージの厚さが増大する。これは、チップサイズの低減という要求と対立し得る。
【０００９】
さらに、従来技術は、「パネル」タイプパッケージを形成する複雑なプロセスを経る。密閉に成形ツールが必要であり、成形材料の射出が必要である。熱により成形材料が硬化した後の反りにより、ダイと成形材料との表面を同じ高さに制御されることはまずなく、凸凹の表面を研磨するためにＣＭＰプロセスが必要であり得る。このため、コストが増大する。
【特許文献１】米国特許第６，２７１，４６９号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記を鑑みて、本発明は、上記欠点を解消するために、マルチチップを有する新しい構造およびパネルスケールパッケージ（ＰＳＰ）の方法を提供する。
【課題を解決するための手段】
【００１１】
本発明はいくつかの好ましい実施形態を説明する。しかし、本発明をそういった詳細な説明なしで他の実施形態で広範囲にわたって実施可能なことが理解される。本発明の範囲はこれら実施形態に制限されず、添付の特許請求の範囲に従うべきである。
【００１２】
本発明の１つの目的は、極薄パッケージという新しい構造を提供することができる半導体素子パッケージの構造およびその方法を提供することである。
【００１３】
本発明の別の目的は、基板およびＰＣＢが同じ熱膨張係数（ＣＴＥ）を有することからより高い信頼性を可能にすることができる、半導体素子パッケージの構造およびその方法を提供することである。
【００１４】
本発明のさらに別の目的は、半導体素子パッケージを形成する単純なプロセスを提供することができる半導体素子パッケージの構造およびその方法を提供することである。
【００１５】
本発明のさらに別の目的は、コストの削減および歩留まり率の向上が可能な半導体素子パッケージの構造およびその方法を提供することである。
【００１６】
本発明の別の目的は、ピンの数が少ない素子に良好な解決策を提供することができる半導体素子パッケージの構造およびその方法を提供することである。
【００１７】
本発明は、半導体素子パッケージの構造であって、基板であって、少なくとも１つのダイ収容スルーホール、スルーホール接続構造、基板の上面に第１の導体パッド、および基板の下面に第２の導体パッドを有する基板と、第１のボンディングパッドを有し、ダイ収容スルーホール内に配置される少なくとも１つの第１のダイと、第１のダイの下に形成される第１の接着材料と、第１のダイと基板のダイ収容スルーホールの側壁との間のギャップに充填される第２の接着材料と、第１のボンディングパッドおよび第１の導体パッドに結合するように形成される第１のボンディングワイヤと、第２のボンディングパッドを有し、第１のダイ上に配置される少なくとも１つの第２のダイと、第２のボンディングパッドおよび第１の導体パッドに結合するように形成される第２のボンディングワイヤと、第２のダイの下に形成されるダイ付着テープと、第１および第２のボンディングワイヤ、第１および第２のダイ、ならびに基板上に形成される誘電層と、を備える構造を提供する。
【００１８】
本発明は、半導体素子パッケージを形成する方法であって、少なくとも１つの基板を提供することであって、基板は、ダイ収容スルーホール、スルーホール接続構造、基板の上面に第１の導体パッド、および基板の下面に第２の導体パッドを有すること、ピックアンドプレース微細位置合わせシステムにより、第１のボンディングパッドを有する所望の少なくとも第１のダイを所望のピッチでダイ再配線ツール上に再配線すること、基板をダイ再配線ツールに接合すること、ダイの背面に第１の接着材料を充填すること、ダイのエッジと基板のダイ収容スルーホールとの間の空間に第２の接着材料を充填することであって、第１および第２の接着材料を、同じ材料を使用することにより同時に充填してもよいこと、「パネル」（パネル形態は、ダイおよび接着剤を共に有する基板を意味する）をダイ再配線ツールから切り離すこと、第１のボンディングパッドおよび第１の導体パッドに接続する第１のボンディングワイヤを形成すること、第２のボンディングパッドを有する少なくとも１つの第２のダイを第１のダイ上に配置すること、第２のボンディングパッドおよび第１の導体パッドに接続する第２のボンディングワイヤを形成すること、そのボンディングパッドを第２の導体パッドに接続する第２のボンディングワイヤを形成すること、第１のダイの活性表面および基板の上面上に誘電層をプリント、成形、または施すこと、（パネル形態の）パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、とを含む方法を提供する。
【００１９】
本発明は、半導体素子パッケージを形成する方法であって、基板を提供することであって、基板は、少なくとも１つのダイ収容スルーホール、スルーホール接続構造、基板の上面に第１の導体パッド、および基板の下面に第２の導体パッドを有すること、基板をダイ再配線ツールに接合すること、ピックアンドプレース微細位置合わせシステムにより、第１のボンディングパッドを有する所望の少なくとも第１のダイを所望のピッチでダイ再配線ツール上の基板のダイ収容スルーホール内に再配線すること、第１のボンディングパッドおよび第１の導体パッドに接続する第１のボンディングワイヤを形成すること、第２のボンディングパッドを有する少なくとも１つの第２のダイを（ダイの背面の接着テープを使用して）第１のダイ上に配置すること、第２のボンディングパッドおよび第１の導体パッドに接続する第２のボンディングワイヤを形成すること、第１および第２のダイの活性表面、基板の上面、ならびに第１のダイとダイ収容スルーホールの側壁との間のギャップに誘電層を形成すること、「パネル」（パネル形態は、ダイおよび接着剤、ここでは誘電層を共に有する基板を意味する）をダイ再配線ツールから切り離すこと、（パネル形態の）パッケージ構造をテープに実装し、切り出して個々のダイを個片化すること、とを含む方法を提供する。
【００２０】
上記態様および本発明の付随する利点の多くが、添付図面と併せて以下の詳細な説明を参照することにより、より容易によりよく理解されよう。
【発明を実施するための最良の形態】
【００２１】
以下の説明において、本発明の実施形態の完全な理解を提供するために、多くの特定の詳細を提供する。これより、本発明を制限する目的ではなく本発明の好ましい実施形態を例示することのみを目的とした以下の説明を参照する。しかし、特定の詳細の１つまたは複数なしで、または他の方法、部品、材料等を使用して本発明を実施してよいことを当業者は認めるであろう。
【００２２】
図１を参照して、本発明の一実施形態による半導体素子パッケージ１００の構造の断面図を示す。パッケージ１００は、基板１０２、第１のダイ１０４、ダイ収容スルーホール１０５、第１の接着材料１０６、第２の接着材料１０７、第１のボンディングパッド１０８、金属または導電層１１０、第１のボンディングワイヤ１１２、第１の導体パッド１１３、スルーホール接続構造１１４、第２の導体パッド１１５、第２のダイ１２２、第２のボンディングパッド１２６、ダイ付着テープ１２４、第２のボンディングワイヤ１２８、誘電層１１８、および複数の導体バンプ１２０を備える。
【００２３】
図１では、基板１０２は、内部に形成されて第１のダイ１０４を収容するダイ収容スルーホール１０５を有する。ダイ収容スルーホール１０５は、基板１０２の上面から基板１０２を通って基板１０２の下面に形成される。ダイ収容スルーホール１０５は、基板１０２に事前に形成される。第１の接着材料１０６は第１のダイ１０４の下面の下にコーティング（テープ貼り）され、それにより、第１のダイ１０４を封止する。第２の接着材料１０７も、第１のダイ１０４のエッジとダイ収容スルーホール１０５の側壁との間の空間内に再充填される。第１の接着材料１０６および第２の接着材料１０７の両方に同じ材料を使用してよい。
【００２４】
基板１０２は、内部に形成されたスルーホール接続構造１１４をさらに備える。第１の導体パッド１１３および第２の導体パッド１１５（有機基板の場合）がそれぞれ、スルーホール接続構造１１４の上面および下面ならびに基板１０２の上面および下面の一部に形成される。導電材料が電気接続のためにスルーホール接続構造１１４に再充填され、これは基板１０２が出来てからの事前形成プロセスである。
【００２５】
任意に、金属または導電層１１０がダイ収容スルーホール１０５の側壁にコーティングされる。すなわち、金属層１１０が第２の接着材料１０７に囲まれた第１のダイ１０４と基板１０２との間に形成される。これは、ある特定の接着材料を使用することにより、特にゴム系接着材料の場合に、ダイのエッジと基板１０２のダイ収容スルーホール１０５の側壁との接着の強度を向上させることができる。
【００２６】
第１のダイ１０４は、基板１０２のダイ収容スルーホール１０５内に配置される。既知のように、第１のボンディングパッド１０８が第１のダイ１０４の上面内に形成される。第１のボンディングワイヤ１１２が形成されて、第１のボンディングパッド１０８および第１の導体パッド１１３に結合する。
【００２７】
本発明は、ダイ取り付けテープ１２４上に形成されてから、第１のダイ１０４の活性表面上に配置される第２のダイ１２２をさらに備える。換言すれば、第２のダイ１２２は第１のダイ１０４上に配置されて、電気接続のために第１のボンディングパッド１０８を露出させる。第２のダイ１２２は、第２のダイ１２２の上面に形成される複数の第２のボンディングパッド１２６を有する。第２のボンディングワイヤ１２８が形成されて、第２のボンディングパッド１２６および第１の導体パッド１１３を結合する。次に、誘電層１１８が、第１のボンディングワイヤ１１２、第２のボンディングワイヤ１２８、第１のダイ１０４の上面、第２のダイ１２２の上面、および基板１０２の上面を覆うように形成される。
【００２８】
次に、複数の導体バンプ１２０が、はんだペーストを表面上にプリントし、その後、リフロープロセスを行ってはんだペーストをリフローさせることにより形成され、第２の導体パッド１１５に結合される。したがって、第１のダイ１０４および第２のダイ１２２は、スルーホール構造１１４、第１のボンディングワイヤ１１２、および第２のボンディングワイヤ１２８を介して導体バンプ１２０に電気的に接続することができる。
【００２９】
誘電層１１８を利用して、パッケージを破損させる恐れのある外力からパッケージを防ぐ。金属層１１０および第２の接着材料１０７は、第２の接着材料１０７が弾性を有することにより、温度サイクル中の第１のダイ１０４と基板１０２との熱機械的応力を吸収する緩衝エリアとして機能する。上記構造はＩＧＡ型パッケージ（周縁型）を構築する。
【００３０】
一実施形態では、基板１０２の材料はエポキシ系ＦＲ５、ＦＲ４、またはＢＴ（ビスマレイドトリアジンエポキシ）を含む。基板１０２の材料は金属、合金、ガラス、シリコン、セラミック、またはプリント回路基板（ＰＣＢ）であってもよい。合金は、合金４２（４２％Ｎｉ−５８％Ｆｅ）またはＫｏｖａｒ（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）をさらに含む。さらに、好ましくは、合金は、微小電子回路のシリコンチップへの接続に適した膨張係数を有し、ニッケル４２％および第一鉄（鉄）５８％からなる鉄ニッケル合金である合金４２で構成される。合金は、ニッケル２９％、コバルト１７％、および第一鉄（鉄）５４％からなるＫｏｖａｒで構成されてもよい。
【００３１】
好ましくは、基板１０２の材料は、エポキシ系ＦＲ５、ＢＴ、スルーホールが画定されたＰＣＢ、または事前エッチング回路を有するＣｕ金属のような有機基板である。好ましくは、熱膨張係数（ＣＴＥ）はマザーボード（ＰＣＢ）と同じであり、しがって、この場合、基板１０２のＣＴＥがＰＣＢ（すなわちマザーボード）のＣＴＥに正号するため、本発明はより信頼性の高い基板を提供することができる。好ましくは、高いガラス転移温度（Ｔｇ）を有する有機基板は、エポキシ系ＦＲ５またはＢＴ（ビスマレイドトリアジン）タイプの基板である。Ｃｕ金属（ＣＴＥおよそ１６）を使用してもよい。ガラス、セラミック、シリコンを基板として使用してよい。第２の接着材料１０７は、シリコーンゴム弾性材料で形成される。
【００３２】
一実施形態では、第１の接着材料１０６および第２の接着材料１０７の材料は、紫外線（ＵＶ）硬化系材料、熱硬化系材料、エポキシ系材料、ゴム系材料を含む。第１の接着材料１０６は金属材料を含んでもよい。さらに、誘電層１１８の材料は、液体化合物、虫、シリコーンゴムを含み、ベンゾシクロブテン（ＢＣＢ）、シロキサンポリマー（ＳＩＮＲ）、またはポリイミド（ＰＩ）であってもよい。
【００３３】
一実施形態では、ダイ付着テープ１２４の材料は、弾性材料を含むがこれに制限されない。ダイ付着テープ１２４は、温度サイクルおよびＵＶ硬化中の第１のダイ１０４と第２のダイ１２２との間の熱機械的応力を吸収する緩衝エリアとして機能するスペースボールを内部に有する。
【００３４】
図２ａを参照して、本発明の別の実施形態による半導体素子パッケージ２００の構造の断面図を示す。基板２０２は、基板２０２の四辺に形成されるスルーホール接続構造２１４を備える。すなわち、スルーホール接続構造２１４は基板２０２の両側面（おそらく４つの端面）にそれぞれ形成される。第１の導体パッド２１３および第２の導体パッド２１５が、スルーホール接続構造２１４の上面および下面ならびに基板２０２の上面および下面の一部にそれぞれ形成される。導電材料が、電気接続のためにスルーホール接続構造２１４に再充填される。
【００３５】
さらに、パッケージ構造２００は、第２のダイ２２２の上面に形成される複数の第２のボンディングパッド２２６を有する第２のダイ２２２を有する。第２のダイ２２２は、ダイ付着テープ２２４上に形成されてから、第１のダイ２０４の活性表面上に配置される。換言すれば、第２のダイ２２２は第１のダイ２０４上に配置されて、電気接続のために第１のボンディングパッド２０８を露出させる。第２のボンディングワイヤ２２８が形成されて、第２のボンディングパッド２２６および第１の導体パッド２１３に結合する。次に、複数の導体バンプ２２０が第２の導体パッド２１５に結合される。したがって、第１のダイ２０４内に形成される第１のボンディングパッド２０８および第２のダイ２２２内に形成される第２のボンディングパッド２２６は、スルーホール接続構造２１４、第１のボンディングワイヤ２１２、および第２のボンディングワイヤ２２８により導体バンプ２２０と電気的に接続することができる。
【００３６】
任意に、金属または導電層２１０がダイ収容スルーホール２０５の側壁にコーティングされる。すなわち、金属層２１０が、第２の接着材料２０７で囲まれた第１のダイ２０４と基板２０２との間に形成される。
【００３７】
さらに、図１および図２に示すように、パッケージ２００の各種要素はパッケージ１００の要素と同様であり、そのため、詳細な説明を省く。
【００３８】
図２ｂは、本発明による半導体素子パッケージ２００の構造の断面図である。第１の導体パッド２１３は、スルーホール接続構造２１４上に形成される。スルーホール接続構造２１４はスクライブライン２３０に配置される。換言すれば、各パッケージは、切り出し後に半スルーホール構造２１４を有する。これは、ＳＭＴプロセス中のはんだ接合品質を向上させることができ、かつフットプリントを低減することもできる。同様に、半スルーホール構造２１４の構造は、ダイ収容スルーホール２０５の側壁に形成することもでき（図示せず）、導電層２１０に取って代わることができる。任意に、上記スルーホール構造２１４は接続トレンチとも呼ばれる。
【００３９】
図３を参照して、本発明による半導体素子パッケージ２００の構造の断面図を示す。代替の実施形態を図３に見ることができ、第２の端子パッド２１５に導体バンプ２２０のないパッケージ構造２００を形成することができる。その他の部分は図１と同様であるため、詳細な説明を省く。
【００４０】
好ましくは、層１１８の表面から基板１０２の上面までの厚さａはおよそ１１８〜２１８μｍである。基板１０２の上面からの厚さｂはおよそ１００〜１５０μｍである。したがって、本発明は、５００μｍ未満の厚さを有する極薄構造を提供することができ、パッケージサイズは、プリント回路基板の従来のプロセスを使用することにより、およそダイサイズに片側ずつ０．５ｍｍ〜１ｍｍを足したものであり、それにより、チップスケールパッケージ（ＣＳＰ）を形成する。
【００４１】
図４を参照して、本発明による半導体素子パッケージ１００の構造の底面図を示す。パッケージ１００の背面は、基板１０２（はんだマスク層が図示されない）および内部に形成されて、複数の第２の導体パッド１１５で囲まれる第２の接着層１０７を含む。パッケージ１００は、第１のダイ１０４の背面にスパッタリングまたは電気めっきされて第１の接着材料１０６に取って代わる金属層１５０を備え、これは、点線外側エリアに示され、熱伝導性を向上させ得る。点線内側エリアは、第２のダイ１２２のエリアとして示されるエリアである。金属層１５０は、はんだペーストによりプリント回路基板（ＰＣＢ）にはんだ接合することができ、プリント回路基板の銅金属を通して熱（ダイから発生する）を排出することができる。
【００４２】
図５を参照して、本発明による半導体素子パッケージ１００の構造の上面図を示す。パッケージ１００の上面は、基板１０２、第１の接着材料１０６上に形成される第１のダイ１０４を含む。複数の第１の導体パッド１１３が、基板１０２のエッジエリアを囲んで形成される。第１のボンディングワイヤ１１２が形成されて第１のボンディングパッド１０８および第１の導体パッド１１３に結合する。さらに、第２のダイ１２２が第１のダイ１０４上に形成されて、第１のボンディングパッド１０８を露出させる。第２のボンディングワイヤ１２８は、第２のボンディングパッド１２６および第１の導体パッド１１３に結合する。誘電層１１８を形成した後は、ボンディングワイヤ１１２および第２のボンディングワイヤ１２８が見えないことに留意する。
【００４３】
他の実施形態では、パッケージ１００はより多数のピンに適用することも可能である。この実施形態は図５と同様であるため、詳細な説明を省く。したがって、本発明の周縁型はピン少数素子に良好な解決策を提供することができる。
【００４４】
本発明の態様によれば、本発明は、第１のダイ１０４および第２のダイ１２２等のマルチチップを有する半導体素子パッケージ１００を形成する方法をさらに提供する。図６ａ〜図６ｄを参照して、半導体素子パッケージ１００を形成する方法の断面図を示す。ステップは以下の通りであり、以下のステップは、同様であるため図７ａ〜図７ｆを参照することもできる。
【００４５】
まず、ダイ収容スルーホール１０５、スルーホール接続構造１１４、基板１０２の上面の第１の導体パッド１１３、および基板１０２の下面上の第２の導体パッド１１５を有する基板１０２が提供され、ダイ収容スルーホール１０５、スルーホール接続構造１１４、第１の導体パッド１１３、および第２の導体パッド１１５は、図６ａに示すように基板１０２内に事前に形成される。第１のボンディングパッド１０８を有する所望の第１のダイ１０４が、図６ｂに示すように、ピックアンドプレース微細位置合わせシステムにより所望のピッチでダイ再配線ツール３００上に再配線される。基板１０２はダイ再配線ツール３００に接合される。すなわち、ダイ１０４の活性表面が、パターンになった接着剤（図示せず）がプリントされたダイ再配線ツール３００上に貼り付けられる。第２の接着材料１０７が第１のダイ１０４と第１のダイ１０４の背面の第１の接着材料１０６との間の空間に充填された後、第１および第２の接着材料１０６および１０７が硬化され、この用途では、第１の接着材料１０６および第２の接着材料１０７が同じ材料であってもよい。次に、パッケージ構造がダイ再配線ツール３００から切り離される。
【００４６】
第１のボンディングパッド１０８および第１の導体パッド１１３の上面がクリーニングされた後（パターン接着剤が第１のボンディングパッド１０８および第１の導体パッド１１３の表面上に残留することがある）、図６ｃに示すように、第１のボンディングワイヤ１１２が形成されて、第１のボンディングパッド１０８および第１の導体パッド１１３に接続する。次に、第２のダイ２０４がダイ付着テープ２１４上に形成されてから、第１のダイ２０２上に配置される。第２のダイ２０４は、第１のボンディングパッド１０８が電気接続のために露出するように、第１のボンディングパッド１０８を覆わない。第２のダイ２０２には、第２のボンディングパッド１２６が形成される。次に、第２のボンディングワイヤ１２８が、第２のボンディングパッド１２６および第１の導体パッド１１３に結合する。
【００４７】
次に、図６ｄに示すように、誘電層１１８が第１のダイ１０４の活性表面、第２のダイ１２２、および基板１０２の上面にコーティングされて硬化され（もしくは、成形、プリント、または施され）、第１のボンディングワイヤ１１２、第１のダイ１０４、第２のボンディングワイヤ１２８、第２のダイ１２２、および基板１０２を保護する。端子導体パッドが、はんだペースト（またはボール）をプリントすることにより第２の導体パッド１１５上に形成される。次に、ＩＲリフロー法により複数の導体バンプ１２０が形成され、第２の導体パッド１１５に結合される。次に、パッケージ構造がテープ３０２に実装されて、ダイが個片化される。
【００４８】
任意に、金属または導電層１１０が基板１０２のダイ収容スルーホール１０５の側壁に形成され、基板製造中に金属が事前形成される。金属膜（または層）は、熱管理要件ガイドのために、第１の接着材料１０６として第１のダイ１０４の背面にスパッタリングまたは配置することができる。
【００４９】
本発明の別の態様によれば、本発明は、ダイ収容スルーホール２０５およびスルーホール接続構造２１４を有する半導体素子パッケージ２００を形成する別の方法も提供する。図７ａ〜図７ｈを参照して、本発明による半導体素子パッケージ２００を形成する方法の断面図を示す。
【００５０】
パッケージ２００を形成するステップは、ダイ収容スルーホール２０５、スルーホール接続構造２１５、基板２０２の上面上の第１の導体パッド２１３、および基板２０２の下面上の第２の導体パッド２１５を有する基板２０２を提供することを含む。基板２０２は、図７ａに示すように、ダイ再配線ツール３００に接合される。換言すれば、基板２０２の活性表面（はんだ接合のための）が、パターンになった接着剤（図示せず）がプリントされたダイ再配線ツール３００上に貼り付けられる。図７ｂに示すように、所望の第１のダイ２０４は、上面に形成された第１のボンディングパッド２０８を有し、第１の接着材料２０６（任意−接着テープであってよい）が第１のダイ２０４の背面に形成される。第１のダイ２０４は、ピックアンドプレース微細位置合わせシステムにより所望のピッチでダイ再配線ツール３００上に再配線される。次に、図７ｃに示すように、第１のボンディングワイヤ２１２が形成されて、第１のボンディングパッド２０８を第１の導体パッド２１３に接続する。
【００５１】
次に、図７ｄに示すように、第２のダイ２２２がダイ付着テープ２２４上に形成されてから、第１のダイ２０４上に形成されて、第１のボンディングパッド２０８を露出させる。第２のダイ２２２は、第２のダイ２２２内に形成された第２のボンディングパッド２２６Fを有する。次に、第１の接着材料２０６およびダイ付着テープ２２４が硬化される。図７ｅに示すように、第２のボンディングワイヤ２２８が形成されて、第２のボンディングパッド２２６および第１の導体パッド２１３を結合する。
【００５２】
次に、図７ｆに示すように、誘電層２１８が、第１のダイ２０４の活性表面、第２のダイ２２２、および基板２０２の上面に形成されて、第１のボンディングワイヤ２１２および第２のボンディングワイヤ２２８を完全に覆い、ダイのエッジとダイ収容スルーホール２０５の側壁との間のギャップを第２の接着材料として充填し、次に、誘電層２１８が硬化される。パッケージ構造がダイ再配線ツール３００から切り離された後、図７ｇに示すように、基板２０２の背面および第１の接着材料２０６がクリーニングされる。
【００５３】
別法として、端子導体パッドが、はんだペースト（またはボール）をプリントすることにより第２の導体パッド２１５上に形成される。任意に、複数の導体バンプ２２０が形成され、第２の導体パッド２１５に結合される。次に、パッケージ構造２００がテープ３０２に実装されて、ダイが個片化される。
【００５４】
一実施形態では、従来の鋸歯２３２が個片化プロセス中に使用される。図７ｈに示すように、刃２３２はスクライブライン２３０に合わせられて、ダイを個々のダイに切り分ける。
【００５５】
任意に、金属または導電層２１０が基板２０２のダイ収容スルーホール２０５の側壁に形成され、これは上述したように事前形成される。別のプロセスを使用して、シードメタルスパッタリング、パターニング、電気めっき（Ｃｕ）、ＰＲストリッピング、金属ウェットエッチング等を含むステップを使用して金属層１５０を実現することにより第１の接着材料２０６を形成する。
【００５６】
一実施形態では、導体バンプ１２０および２２０を形成するステップは、赤外線（ＩＲ）リフロー法により行われる。
【００５７】
構造の材料および構成が本発明の制限ではなく説明するために例示されることに留意する。構造の材料および構成は、異なる伝導要件に従って変更が可能である。
【００５８】
本発明の態様によれば、本発明は、ダイ収容スルーホールおよびスルーホール接続構造を有する半導体素子の構造であって、厚さが５００μｍ未満であり、パッケージサイズがダイサイズよりもわずかに大きな極薄パッケージの構造を提供する半導体素子の構造を提供する。さらに、本発明は、周縁型フォーマットにより少数ピン素子に良好な解決策を提供する。本発明は、信頼性および歩留まりを向上させることができる半導体素子パッケージを形成する単純な方法を提供する。さらに、本発明は、マルチチップを有し、チップスケールパッケージ構造のサイズを最小にし、かつ低コスト材料および単純なプロセスによりコストを低減することもできる新しい構造を提供する。したがって、本発明により開示される極薄チップスケールパッケージ構造およびその方法は、従来技術からは予想できない効果を提供し、従来技術の問題を解決することができる。方法は、ウェハ業界またはパネル業界に適用可能であり、他の関連用途に適用し、変更することも可能である。
【００５９】
当業者に理解されるように、上記の本発明の好ましい実施形態は、本発明の例示であり、本発明の制限ではない。本発明を好ましい実施形態と併せて説明したが、変更が当業者に示唆されよう。したがって、本発明はこの実施形態により制限されるべきではない。むしろ、本発明は、添付の特許請求の精神および範囲内に含まれる各種の変更および同様の構成を含むことを意図し、添付の特許請求の範囲に関しては、このような変更および同様の構造をすべて含むように最も広義の解釈に従うべきである。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による半導体素子パッケージの構造の断面図を示す。
【図２ａ】本発明の別の実施形態による半導体素子パッケージの構造の断面図を示す。
【図２ｂ】本発明の別の実施形態による半導体素子パッケージの構造の断面図を示す。
【図３】本発明の別の実施形態による半導体素子パッケージの構造の断面図を示す。
【図４】本発明による半導体素子パッケージの構造の底面図を示す。
【図５】本発明の一実施形態による半導体素子パッケージの構造の上面図を示す。
【図６ａ】本発明の一実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図６ｂ】本発明の一実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図６ｃ】本発明の一実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図６ｄ】本発明の一実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ａ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｂ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｃ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｄ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｅ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｆ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｇ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【図７ｈ】本発明の別の実施形態による半導体素子パッケージを形成する方法の断面図を示す。
【符号の説明】
【００６１】
１００、２００半導体素子パッケージ
１０２、２０２基板
１０４、２０４第１のダイ
１０５、２０５ダイ収容スルーホール
１０６、２０６第１の接着材料
１０７、２０７第２の接着材料
１０８、２０８第１のボンディングパッド
１１０、２１０導電層
１１２、２１２第１のボンディングワイヤ
１１３、２１３第１の導体パッド
１１４、２１４スルーホール接続構造
１１５、２１５第２の導体パッド
１１８、２１８誘電層
１２０、２２０導体バンプ
１２２、２２２第２のダイ
１２４、２２４ダイ付着テープ
１２６、２２６第２のボンディングパッド
１２８、２２８第２のボンディングワイヤ
１５０金属層
２３０スクライブライン
２３２鋸歯
３００ダイ再配線ツール
３０２テープ
【図１】
2008211207.tif 000003
【図２ａ】
2008211207.tif 000004
【図２ｂ】
2008211207.tif 000005
【図３】
2008211207.tif 000006
【図４】
2008211207.tif 000007
【図５】
2008211207.tif 000008
【図６ａ】
2008211207.tif 000009
【図６ｂ】
2008211207.tif 000010
【図６ｃ】
2008211207.tif 000011
【図６ｄ】
2008211207.tif 000012
【図７ａ】
2008211207.tif 000013
【図７ｂ】
2008211207.tif 000014
【図７ｃ】
2008211207.tif 000015
【図７ｄ】
2008211207.tif 000016
【図７ｅ】
2008211207.tif 000017
【図７ｆ】
2008211207.tif 000018
【図７ｇ】
2008211207.tif 000019
【図７ｈ】
2008211207.tif 000020
【外国語明細書】
2008211207000001.pdf