(57)【要約】      （修正有）【課題】電荷移動によるデータ状態の変化を防止し、且つ、微細化を実現できる電荷トラップ型の不揮発性半導体記憶装置を提供する。【解決手段】メモリトランジスタ５０は、半導体基板１におけるチャネル領域の中央部の上に順次積層されて形成された中央部ゲート絶縁膜１１及び下部ゲート電極５からなる第１ゲート構造体５１と、半導体基板１におけるチャネル領域の一端部の上で且つ第１ゲート構造体５１の一側面上に順次積層されて形成された電荷トラップ膜４及び側壁ゲート電極１２からなる第２ゲート構造体５２と、半導体基板１におけるチャネル領域の他端部の上で且つ第１ゲート構造体５１の他側面上に順次積層されて形成された電荷トラップ膜４及び側壁ゲート電極１２からなる第３ゲート構造体５３とを有している。中央部ゲート絶縁膜１１は電荷トラップ性を有さず、電荷トラップ膜４は電荷トラップ性を有する。【選択図】図２
2008112898.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが半導体基板に行列状に配置され、ゲート電極、ソース拡散層、ドレイン拡散層及び前記半導体基板における前記ゲート電極の下側に形成されるチャネル領域を有する複数のメモリトランジスタと、
前記複数のメモリトランジスタのうち、行方向に並ぶメモリトランジスタの前記ゲート電極を共通に接続して延びる複数のワード線と、
前記複数のメモリトランジスタのうち、列方向に並ぶメモリトランジスタの前記ソース拡散層又は前記ドレイン拡散層を共通に接続して延びるビット線とを備え、
前記各メモリトランジスタは、
前記半導体基板における前記チャネル領域の中央部の上に順次積層されて形成された第１ゲート絶縁膜及び第１ゲート電極からなる第１ゲート構造体と、
前記半導体基板における前記チャネル領域の一端部の上に順次積層されて形成された第２ゲート絶縁膜及び第２ゲート電極からなる第２ゲート構造体と、
前記半導体基板における前記チャネル領域の他端部の上に順次積層されて形成された第３ゲート絶縁膜及び第３ゲート電極からなる第３ゲート構造体とを有し、
前記ワード線は、前記第１ゲート電極、第２ゲート電極及び第３ゲート電極と共通に接続されてワード線電極を構成し、
前記第１ゲート絶縁膜は、電荷トラップ性を有さない第１の絶縁膜からなり、
前記第２ゲート絶縁膜及び第３ゲート絶縁膜は、電荷トラップ性を有する第２の絶縁膜を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２ゲート構造体における前記第２ゲート絶縁膜及び第２ゲート電極は、前記チャネル領域の一端部の上で且つ前記第１ゲート構造体の一の側面上に積層されて形成されており、
前記第３ゲート構造体における前記第３ゲート絶縁膜及び第３ゲート電極は、前記チャネル領域の他端部の上で且つ前記第１ゲート構造体の他の側面上に積層されて形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ワード線の延伸方向における前記第２ゲート電極と前記ワード線電極とが接触する長さ及び前記ワード線の延伸方向における前記第３ゲート電極と前記ワード線電極とが接触する長さは、前記ワード線の延伸方向における前記第２ゲート電極及び第３ゲート電極の各下端部における長さの２分の１以上であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の絶縁膜は、前記半導体基板側から順次形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む積層構造を有していることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の絶縁膜は、シリコンからなる粒子と該粒子が混入されたシリコン酸化膜とを含むことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ソース拡散層及びドレイン拡散層のうちの一方は、前記半導体基板における前記第２ゲート構造体の前記第１ゲート構造体と反対側の領域に形成され、
前記ソース拡散層及びドレイン拡散層のうちの他方は、前記半導体基板における前記第３ゲート構造体の前記第１ゲート構造体と反対側の領域に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板の上に行列状に配置された複数のメモリトランジスタと、該複数のメモリトランジスタのうち、行方向に並ぶメモリトランジスタのゲート電極同士を共通に接続して延びる複数のワード線と、列方向に並ぶメモリトランジスタのソース拡散層又はドレイン拡散層を共通に接続して延びる複数のビット線とを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の上に、電荷トラップ性を有さない第１の絶縁膜、及び第１の導電膜を順次形成する工程（ａ）と、
前記第１の導電膜及び第１の絶縁膜を選択的にエッチングすることにより、前記各メモリトランジスタのチャネル領域の中央部の上に前記第１の絶縁膜から第１ゲート絶縁膜を形成すると共に前記第１の導電膜から第１ゲート電極を形成し、形成した前記第１ゲート絶縁膜及び第１ゲート電極から第１ゲート構造体を形成する工程（ｂ）と、
前記半導体基板の上に前記第１ゲート構造体の上面及び側面を覆うように、電荷トラップ性を有する第２の絶縁膜、及び第２の導電膜を順次形成する工程（ｃ）と、
前記第２の導電膜及び第２の絶縁膜を選択的に且つ異方的にエッチングすることにより、前記第１ゲート構造体における前記チャネル領域のチャネル長方向の両側面上にそれぞれ、前記第２の絶縁膜から第２ゲート絶縁膜及び第３ゲート絶縁膜を形成すると共に前記第２の導電膜から第２ゲート電極及び第３ゲート電極を形成し、形成した前記第２ゲート絶縁膜及び第２ゲート電極から第２ゲート構造体並びに前記第３ゲート絶縁膜及び第３ゲート電極から第３ゲート構造体を形成する工程（ｄ）と、
前記半導体基板における前記第１ゲート構造体に対する前記第２ゲート構造体の外側及び前記第３ゲート構造体の外側にそれぞれビット線となるソース拡散層及びドレイン拡散層を形成する工程（ｅ）と、
前記半導体基板の上に前記第１ゲート構造体、第２ゲート構造体及び第３ゲート構造体の上を覆うと共に、互いに隣接する前記メモリトランジスタ同士の間を埋め込む埋め込み絶縁膜を形成する工程（ｆ）と、
形成した前記埋め込み絶縁膜の上部をエッチングすることにより、前記第１ゲート電極、第２ゲート電極及び第３ゲート電極を露出すると共に、互いに隣接する前記メモリトランジスタ同士の間に前記埋め込み絶縁膜を残存させる工程（ｇ）と、
露出した前記第１ゲート電極、第２ゲート電極及び第３ゲート電極の上部と接触するように、前記半導体基板の上に第３の導電膜を形成する工程（ｈ）と、
前記第３の導電膜を選択的にエッチングすることにより、前記第３の導電膜からワード線電極を形成する工程（Ｉ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
半導体基板の上に行列状に配置された複数のメモリトランジスタと、該複数のメモリトランジスタのうち、行方向に並ぶメモリトランジスタのゲート電極同士を共通に接続して延びる複数のワード線と、列方向に並ぶメモリトランジスタのソース拡散層又はドレイン拡散層を共通に接続して延びる複数のビット線とを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の上に、電荷トラップ性を有さない第１の絶縁膜、第１の導電膜及びエッチングストッパ膜を順次形成する工程（ａ）と、
前記エッチングストッパ膜、第１の導電膜及び第１の絶縁膜を選択的にエッチングすることにより、前記各メモリトランジスタのチャネル領域の中央部の上に前記第１の絶縁膜から第１ゲート絶縁膜を形成すると共に前記第１の導電膜から第１ゲート電極を形成し、形成した前記エッチングストッパ膜、前記第１ゲート絶縁膜及び第１ゲート電極から第１ゲート構造体を形成する工程（ｂ）と、
前記半導体基板の上に前記第１ゲート構造体の上面及び側面を覆うように、電荷トラップ性を有する第２の絶縁膜、及び第２の導電膜を順次形成する工程（ｃ）と、
前記第２の導電膜及び第２の絶縁膜を選択的に且つ異方的にエッチングすることにより、前記第１ゲート構造体における前記チャネル領域のチャネル長方向の両側面上にそれぞれ、前記第２の絶縁膜から第２ゲート絶縁膜及び第３ゲート絶縁膜を形成すると共に前記第２の導電膜から第２ゲート電極及び第３ゲート電極を形成し、形成した前記第２ゲート絶縁膜及び第２ゲート電極から第２ゲート構造体並びに前記第３ゲート絶縁膜及び第３ゲート電極から第３ゲート構造体を形成する工程（ｄ）と、
前記半導体基板における前記第１ゲート構造体に対する前記第２ゲート構造体の外側及び前記第３ゲート構造体の外側にそれぞれビット線となるソース拡散層及びドレイン拡散層を形成する工程（ｅ）と、
前記半導体基板の上に前記第１ゲート構造体、第２ゲート構造体及び第３ゲート構造体の上を覆うと共に、互いに隣接する前記メモリトランジスタ同士の間を埋め込む埋め込み絶縁膜を形成する工程（ｆ）と、
形成した前記埋め込み絶縁膜の上部をエッチングすることにより、前記エッチングストッパ膜、第２ゲート電極及び第３ゲート電極を露出すると共に、互いに隣接する前記メモリトランジスタ同士の間に前記埋め込み絶縁膜を残存させる工程（ｇ）と、
前記第１ゲート構造体における前記エッチングストッパ膜を除去することにより、前記第１ゲート電極を露出する工程（ｈ）と、
露出した前記第１ゲート電極、第２ゲート電極及び第３ゲート電極の上部と接触するように、前記半導体基板の上に第３の導電膜を形成する工程（Ｉ）と、
前記第３の導電膜を選択的にエッチングすることにより、前記第３の導電膜からワード線電極を形成する工程（Ｊ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記エッチングストッパ膜は、窒化シリコンを含むことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｇ）において、前記ワード線の延伸方向における前記第２ゲート電極と前記ワード線電極とが接触する長さ及び前記ワード線の延伸方向における前記第３ゲート電極と前記ワード線電極とが接触する長さが、前記ワード線の延伸方向における前記第２ゲート電極及び第３ゲート電極の各下端部における長さの２分の１以上となるようにエッチングすることを特徴とする請求項７又は８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第２の絶縁膜は、前記半導体基板側から順次形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む積層構造を有していることを特徴とする請求項７〜１０のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第２の絶縁膜は、シリコンからなる粒子と該粒子が混入されたシリコン酸化膜とを含むことを特徴とする請求項７〜１０のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法、特に電荷トラップ膜を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、電荷をゲート絶縁膜に局所的にトラップさせるＭＯＮＯＳ（metal oxide nitride oxide semiconductor）型の不揮発性メモリ技術が注目されている。
【０００３】
以下、従来の局所トラップ型不揮発性半導体記憶装置及びその製造方法について図面を参照しながら説明する。
【０００４】
まず、第１の従来例について図１１〜図１４を用いて説明する（例えば、特許文献１を参照。）。
【０００５】
図１１は第１の従来例に係るメモリセルアレイの平面構成を示している。図１１に示すように、半導体基板１０１の上部には、例えば、複数の拡散層ビット線１０２が列方向に形成され、半導体基板１０１の上には、複数のワード線電極１０３が行方向に形成されている。ここで、ワード線電極１０３はワード線として機能する。また、各メモリトランジスタは、１対の拡散層ビット線１０２に挟まれたワード線電極１０３の下方に形成される。
【０００６】
図１２（ａ）は図１１のXIIａ−XIIａ線における断面構成を示している。図１２（ａ）に示すように、半導体基板１０１の上部には、列方向に延伸する複数の拡散層ビット線１０２が互いに間隔をおいて形成されている。半導体基板１０１上の拡散層ビット線１０２同士に挟まれた領域には、ＯＮＯ膜又は微細なシリコンからなる粒子を含むシリコン酸化膜である電荷トラップ膜１０４が形成されている。各電荷トラップ膜１０４の上には下部ゲート電極１０５が形成され、下部ゲート電極１０５同士の間には上面が下部ゲート電極１０５の上面と揃うように平坦化された埋め込み絶縁膜１０６が形成されている。また、下部ゲート電極１０５と埋め込み絶縁膜１０６との上には、行方向に延伸するワード線電極１０３が形成されている。ここで、ＯＮＯ膜はシリコン酸化膜の間にシリコン窒化膜が挟まれてなる積層膜をいう。
【０００７】
図１２（ｂ）、図１２（ｃ）及び図１２（ｄ）は、それぞれ図１１のXIIｂ−XIIｂ線、XIIｃ−XIIｃ線及びXIIｄ−XIIｄ線における断面構成を示している。
【０００８】
以下、図１１のXIIａ−XIIａ線における断面を用いて第１の従来例の製造方法を説明する。
【０００９】
まず、図１３（ａ）に示すように、半導体基板１０１の主面上に、絶縁膜１０４Ａ及び第１の導電膜１０５Ａを順次堆積する。
【００１０】
次に、図１３（ｂ）に示すように、下部ゲート加工マスクを用いて、第１の導電膜１０５Ａ及び絶縁膜１０４Ａに対して順次選択的にエッチングを行なって、第１の導電膜１０５Ａから下部ゲート電極１０５を形成し、絶縁膜１０４Ａから電荷トラップ膜１０４を形成する。続いて、イオン注入法により、下部ゲート加工マスクを用いて開口部から半導体基板１０１に、例えばｎ型ドーパントをイオン注入することにより、半導体基板１０１の上部に拡散層ビット線１０２を形成する。その後、下部ゲート加工マスクを除去する。
【００１１】
次に、図１３（ｃ）に示すように、埋め込み絶縁膜６を半導体基板１０１の上に下部ゲート電極１０５を覆う共に、互いに隣接する下部ゲート電極１０５同士の間の領域を埋め込むように堆積する。
【００１２】
次に、図１４（ａ）に示すように、化学機械研磨（ＣＭＰ）法又はエッチバック法等により、埋め込み絶縁膜６に対して下部ゲート電極１０５が露出するまで平坦化する。
【００１３】
次に、図１４（ｂ）に示すように、下部ゲート電極１０５及び埋め込み絶縁膜１０６の上に、第２の導電膜１０３Ａを堆積する。その後、堆積した第２の導電膜１０３Ａ及び下部ゲート電極１０５をワード線加工マスクを用いてパターニングすることにより、図１２（ａ）に示すように、第２の導電膜１０３Ａからワード線電極１０３を形成する。このとき、各下部ゲート電極１０５は、半導体基板１０１におけるビット線拡散層１０２同士の間の領域上で且つワード線電極１０３の下側の領域に島状に形成される。その後は、配線工程等に移る。
【００１４】
このように、第１の従来例においては、列方向に延伸し且つ互いに隣接する拡散層ビット線１０２をソース及びドレインとし、互いに隣接する拡散層ビット線１０２同士の間に位置する、ほぼ均一の膜厚を有する電荷トラップ膜１０４をゲート絶縁膜とし、下部ゲート電極１０５をゲート電極とするメモリトランジスタを、行方向に延伸するワード線電極１０３により接続することによりメモリアレイを形成している。
【００１５】
次に、第１の従来例に係る不揮発性半導体記憶装置の基本動作を図面に基づいて説明する。
【００１６】
まず、図１５に第１の書き込み動作を示す。図１５においては、図中の右側に位置するメモリトランジスタにおける電荷トラップ膜１０４の左側端部に電子を注入している。具体的には、ワード線電極１０３に９Ｖの電圧を印加し、左側に位置する拡散層ビット線１０２をオープン（開放）状態とし、中央に位置する拡散層ビット線１０２に５Ｖの電圧を印加し、右側の拡散層ビット線１０２及び半導体基板１０１に０Ｖの電圧を印加する。これにより、右側に位置する拡散層ビット線１０２から中央の拡散層ビット線１０２に電子が流れ、中央の拡散層ビット線２の右側端部付近で電子がホットエレクトロン化する。これにより、右側のメモリトランジスタの電荷トラップ膜１０４の左側端部に電子を注入することができる。
【００１７】
次に、第２の書き込み動作であって、図１６の右側に位置するメモリトランジスタにおける電荷トラップ膜１０４の右側端部に電子を注入する場合を示す。図１５と異なるのは、中央の拡散層ビット線１０２に０Ｖを印加し、右側の拡散層ビット線１０２に５Ｖを印加する点である。
【００１８】
次に、図１７に消去動作を示す。図１７に示すように、消去動作は、右側のメモリトランジスタにおける電荷トラップ膜１０４の左側端部にホールを注入し、既に注入されている電子の電荷を中和することにより行なう。具体的には、ワード線電極１０３に−７Ｖの電圧を印加し、左右の拡散層ビット線１０２をオープン状態とし、中央の拡散層ビット線１０２に５Ｖの電圧を印加し、半導体基板１０１に０Ｖの電圧を印加する。これにより、中央の拡散層ビット線１０２に左右でバンド−バンド間トンネル電流によりホールが発生して、中央の拡散層ビット線１０２の右側端部付近でホットホール化する。これにより、右側に位置するメモリトランジスタにおける電荷トラップ膜１０４の左側端部にホールを注入することができる。
【００１９】
次に、図１８に読み出し動作を示す。図１８は、読み出し動作として、右側のメモリトランジスタにおける電荷トラップ膜１０４の右側端部の状態を読み出す場合を示している。具体的には、ワード線電極１０３に５Ｖの電圧を印加し、左側の拡散層ビット線１０２をオープン状態とし、中央の拡散層ビット線１０２に１Ｖの電圧を印加し、右側の拡散層ビット線１０２に０Ｖの電圧を印加し、半導体基板１０１に０Ｖの電圧を印加する。これにより、電荷トラップ膜１０４の右側端部に電子が蓄積されている場合には電流が流れず、逆に電荷トラップ膜１０４の右側端部に電子とホールとが蓄積されている場合には電流が流れる。このようにして、右側に位置するメモリトランジスタにおける電荷トラップ膜１０４の右側端部の電荷の蓄積状態を読み出すことができる。
【００２０】
しかしながら、第１の従来例に係る不揮発性半導体記憶装置は、以上に説明した各動作を行なう場合に、図１９に示すように、メモリトランジスタにおける電荷トラップ膜１０４の左側端部及び右側端部にそれぞれ注入された電子とホールとが、電荷トラップ膜１０４の内部を移動して電荷の状態が変化してしまう場合がある。特に、ホールは電子に比べて移動しやすく、この現象が顕著に現われる。
【００２１】
このような第１の従来例に係る問題を解決するために、以下に示す第２の従来例が提案されている（例えば、特許文献２を参照。）。
【００２２】
以下、第２の従来例について図２０を用いて説明する。
【００２３】
図２０に示すように、半導体基板１０１の上部に、複数の拡散層ビット線１０２が互いに間隔をおいて形成され、半導体基板１０１上における各拡散層ビット線１０２に挟まれた領域には、電荷トラップ性を有さず且つ断面Ｕ字状の中央部ゲート絶縁膜１１１が形成され、該中央部ゲート絶縁膜１１１の両側には電荷トラップ膜１０４がそれぞれ形成されている。
【００２４】
中央部ゲート絶縁膜１１１の内側には下部ゲート電極１０５が形成され、中央部ゲート絶縁膜１１１の外側で且つ電荷トラップ膜１０４の上側には側壁ゲート電極１１２が形成されている。下部ゲート電極１０５と側壁ゲート電極１１２とは、その上部でワード線電極１０３と電気的に接続されている。
【００２５】
なお、第２の従来例の場合は、メモリセルアレイはドレインコンタクトを用いる通常のＮＯＲ型アレイを想定している。
【００２６】
このように、第２の従来例の場合は、メモリトランジスタの下部に形成された電荷トラップ膜１０４が断面Ｕ字状の中央部ゲート絶縁膜１１１によって左右に分割されているため、電子又はホールの移動による電荷状態の変化が生じにくい。また、中央部ゲート絶縁膜１１１を電荷トラップ膜１０４よりも薄膜化できるため、より微細なトランジスタを構成することができる。
【特許文献１】米国特許第５１６８３３４号明細書
【特許文献２】特開２００４−３１２００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、前記第２の従来例に係る不揮発性半導体記憶装置は、製造方法が複雑であり、また、第１の従来例に係る不揮発性半導体記憶装置のアレイ構造のようにユニットセルサイズの縮小に適したバーチャルグラウンド型アレイ構造ではなく、ユニットセル当たり約０．５個のコンタクトを必要とするＮＯＲ型アレイ構造であるため、実用性に乏しいという問題がある。
【００２８】
本発明は、前記従来の問題に鑑み、電荷移動によるデータ状態の変化を防止し、且つ半導体記憶装置の微細化を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２９】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置を、側壁ゲート電極が下部ゲート電極の側面上にサイドウォール状に形成される構成とする。
【００３０】
具体的に、本発明に係る不揮発性半導体記憶装置は、それぞれが半導体基板に行列状に配置され、ゲート電極、ソース拡散層、ドレイン拡散層及び半導体基板におけるゲート電極の下側に形成されるチャネル領域を有する複数のメモリトランジスタと、複数のメモリトランジスタのうち、行方向に並ぶメモリトランジスタのゲート電極を共通に接続して延びる複数のワード線と、複数のメモリトランジスタのうち、列方向に並ぶメモリトランジスタのソース拡散層又はドレイン拡散層を共通に接続して延びるビット線とを備え、各メモリトランジスタは、半導体基板におけるチャネル領域の中央部の上に順次積層されて形成された第１ゲート絶縁膜及び第１ゲート電極からなる第１ゲート構造体と、半導体基板におけるチャネル領域の一端部の上に順次積層されて形成された第２ゲート絶縁膜及び第２ゲート電極からなる第２ゲート構造体と、半導体基板におけるチャネル領域の他端部の上に順次積層されて形成された第３ゲート絶縁膜及び第３ゲート電極からなる第３ゲート構造体とを有し、ワード線は、第１ゲート電極、第２ゲート電極及び第３ゲート電極と共通に接続されてワード線電極を構成し、第１ゲート絶縁膜は、電荷トラップ性を有さない第１の絶縁膜からなり、第２ゲート絶縁膜及び第３ゲート絶縁膜は、電荷トラップ性を有する第２の絶縁膜を含むことを特徴とする。
【００３１】
本発明の不揮発性半導体記憶装置によると、第１ゲート構造体の両側に形成された、トラップ性を有する第２の絶縁膜（第２ゲート絶縁膜及び第３ゲート絶縁膜）は、トラップ性を有さない第１の絶縁膜（第１ゲート絶縁膜）を含む第１ゲート構造体の両側面上に形成されている。このため、第２ゲート構造体と第３ゲート構造体とが第１ゲート構造体により電気的に絶縁されるため、電荷の移動が防止されるので、データ保持特性が良好となる。その上、電荷トラップ膜（第２の絶縁膜）並びに第２及び第３ゲート電極をサイドウォール法等の、従来の半導体製造プロセスで形成できるため、容易に製造することが可能となる。
【００３２】
本発明の不揮発性半導体記憶装置において、第２ゲート構造体における第２ゲート絶縁膜及び第２ゲート電極は、チャネル領域の一端部の上で且つ第１ゲート構造体の一の側面上に積層されて形成されており、第３ゲート構造体における第３ゲート絶縁膜及び第３ゲート電極は、チャネル領域の他端部の上で且つ第１ゲート構造体の他の側面上に積層されて形成されていることが好ましい。
【００３３】
本発明の不揮発性半導体記憶装置において、ワード線の延伸方向における第２ゲート電極とワード線電極とが接触する長さ及びワード線の延伸方向における第３ゲート電極とワード線電極とが接触する長さは、ワード線の延伸方向における第２ゲート電極及び第３ゲート電極の各下端部における長さの２分の１以上であることが好ましい。
【００３４】
本発明の不揮発性半導体記憶装置において、第２の絶縁膜は、半導体基板側から順次形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む積層構造を有していることが好ましい。
【００３５】
本発明の不揮発性半導体記憶装置において、第２の絶縁膜は、シリコンからなる粒子と該粒子が混入されたシリコン酸化膜とを含むことが好ましい。
【００３６】
本発明の不揮発性半導体記憶装置において、ソース拡散層及びドレイン拡散層のうちの一方は半導体基板における第２ゲート構造体の第１ゲート構造体と反対側の領域に形成され、ソース拡散層及びドレイン拡散層のうちの他方は半導体基板における第３ゲート構造体の第１ゲート構造体と反対側の領域に形成されていることが好ましい。
【００３７】
本発明の第１の不揮発性半導体記憶装置の製造方法は、半導体基板の上に行列状に配置された複数のメモリトランジスタと、該複数のメモリトランジスタのうち、行方向に並ぶメモリトランジスタのゲート電極同士を共通に接続して延びる複数のワード線と、列方向に並ぶメモリトランジスタのソース拡散層又はドレイン拡散層を共通に接続して延びる複数のビット線とを備えた不揮発性半導体記憶装置の製造方法を対象とし、半導体基板の上に、電荷トラップ性を有さない第１の絶縁膜、及び第１の導電膜を順次形成する工程（ａ）と、第１の導電膜及び第１の絶縁膜を選択的にエッチングすることにより、各メモリトランジスタのチャネル領域の中央部の上に第１の絶縁膜から第１ゲート絶縁膜を形成すると共に第１の導電膜から第１ゲート電極を形成し、形成した第１ゲート絶縁膜及び第１ゲート電極から第１ゲート構造体を形成する工程（ｂ）と、半導体基板の上に第１ゲート構造体の上面及び側面を覆うように、電荷トラップ性を有する第２の絶縁膜、及び第２の導電膜を順次形成する工程（ｃ）と、第２の導電膜及び第２の絶縁膜を選択的に且つ異方的にエッチングすることにより、第１ゲート構造体におけるチャネル領域のチャネル長方向の両側面上にそれぞれ、第２の絶縁膜から第２ゲート絶縁膜及び第３ゲート絶縁膜を形成すると共に第２の導電膜から第２ゲート電極及び第３ゲート電極を形成し、形成した第２ゲート絶縁膜及び第２ゲート電極から第２ゲート構造体並びに第３ゲート絶縁膜及び第３ゲート電極から第３ゲート構造体を形成する工程（ｄ）と、半導体基板における第１ゲート構造体に対する第２ゲート構造体の外側及び第３ゲート構造体の外側にそれぞれビット線となるソース拡散層及びドレイン拡散層を形成する工程（ｅ）と、半導体基板の上に第１ゲート構造体、第２ゲート構造体及び第３ゲート構造体の上を覆うと共に、互いに隣接するメモリトランジスタ同士の間を埋め込む埋め込み絶縁膜を形成する工程（ｆ）と、形成した埋め込み絶縁膜の上部をエッチングすることにより、第１ゲート電極、第２ゲート電極及び第３ゲート電極を露出すると共に、互いに隣接するメモリトランジスタ同士の間に埋め込み絶縁膜を残存させる工程（ｇ）と、露出した第１ゲート電極、第２ゲート電極及び第３ゲート電極の上部と接触するように、半導体基板の上に第３の導電膜を形成する工程（ｈ）と、第３の導電膜を選択的にエッチングすることにより、第３の導電膜からワード線電極を形成する工程（Ｉ）とを備えていることを特徴とする。
【００３８】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、半導体基板の上に行列状に配置された複数のメモリトランジスタと、該複数のメモリトランジスタのうち、行方向に並ぶメモリトランジスタのゲート電極同士を共通に接続して延びる複数のワード線と、列方向に並ぶメモリトランジスタのソース拡散層又はドレイン拡散層を共通に接続して延びる複数のビット線とを備えた不揮発性半導体記憶装置の製造方法を対象とし、半導体基板の上に、電荷トラップ性を有さない第１の絶縁膜、第１の導電膜及びエッチングストッパ膜を順次形成する工程（ａ）と、エッチングストッパ膜、第１の導電膜及び第１の絶縁膜を選択的にエッチングすることにより、各メモリトランジスタのチャネル領域の中央部の上に第１の絶縁膜から第１ゲート絶縁膜を形成すると共に第１の導電膜から第１ゲート電極を形成し、形成したエッチングストッパ膜、第１ゲート絶縁膜及び第１ゲート電極から第１ゲート構造体を形成する工程（ｂ）と、半導体基板の上に第１ゲート構造体の上面及び側面を覆うように、電荷トラップ性を有する第２の絶縁膜、及び第２の導電膜を順次形成する工程（ｃ）と、第２の導電膜及び第２の絶縁膜を選択的に且つ異方的にエッチングすることにより、第１ゲート構造体におけるチャネル領域のチャネル長方向の両側面上にそれぞれ、第２の絶縁膜から第２ゲート絶縁膜及び第３ゲート絶縁膜を形成すると共に第２の導電膜から第２ゲート電極及び第３ゲート電極を形成し、形成した第２ゲート絶縁膜及び第２ゲート電極から第２ゲート構造体並びに第３ゲート絶縁膜及び第３ゲート電極から第３ゲート構造体を形成する工程（ｄ）と、半導体基板における第１ゲート構造体に対する第２ゲート構造体の外側及び第３ゲート構造体の外側にそれぞれビット線となるソース拡散層及びドレイン拡散層を形成する工程（ｅ）と、半導体基板の上に第１ゲート構造体、第２ゲート構造体及び第３ゲート構造体の上を覆うと共に、互いに隣接するメモリトランジスタ同士の間を埋め込む埋め込み絶縁膜を形成する工程（ｆ）と、形成した埋め込み絶縁膜の上部をエッチングすることにより、エッチングストッパ膜、第２ゲート電極及び第３ゲート電極を露出すると共に、互いに隣接するメモリトランジスタ同士の間に埋め込み絶縁膜を残存させる工程（ｇ）と、第１ゲート構造体におけるエッチングストッパ膜を除去することにより、第１ゲート電極を露出する工程（ｈ）と、露出した第１ゲート電極、第２ゲート電極及び第３ゲート電極の上部と接触するように、半導体基板の上に第３の導電膜を形成する工程（Ｉ）と、第３の導電膜を選択的にエッチングすることにより、第３の導電膜からワード線電極を形成する工程（Ｊ）とを備えていることを特徴とする。
【００３９】
第１又は第２の不揮発性半導体記憶装置の製造方法によると、第２の導電膜及び第２の絶縁膜を選択的に且つ異方的にエッチングすることにより、第１ゲート構造体におけるチャネル領域のチャネル長方向の両側面上にそれぞれ、第２の絶縁膜から第２ゲート絶縁膜及び第３ゲート絶縁膜を形成すると共に第２の導電膜から第２ゲート電極及び第３ゲート電極を形成し、形成した第２ゲート絶縁膜及び第２ゲート電極から第２ゲート構造体並びに第３ゲート絶縁膜及び第３ゲート電極から第３ゲート構造体を形成する。これにより、第２ゲート構造体と第３ゲート構造体とが第１ゲート構造体により電気的に絶縁されて電荷の移動が防止されるため、データ保持特性が良好となる。その上、電荷トラップ膜（第２の絶縁膜）並びに第２及び第３ゲート電極をサイドウォール法等の、従来の半導体製造プロセスで形成できるため、容易に製造することが可能となる。
【００４０】
第２の不揮発性半導体記憶装置の製造方法において、エッチングストッパ膜は、窒化シリコンを含むことが好ましい。
【００４１】
第１又は第２の不揮発性半導体記憶装置の製造方法は、工程（ｇ）において、ワード線の延伸方向における第２ゲート電極とワード線電極とが接触する長さ及びワード線の延伸方向における第３ゲート電極とワード線電極とが接触する長さが、ワード線の延伸方向における第２ゲート電極及び第３ゲート電極の各下端部における長さの２分の１以上となるようにエッチングすることが好ましい。
【００４２】
第１又は第２の不揮発性半導体記憶装置の製造方法において、第２の絶縁膜は、半導体基板側から順次形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む積層構造を有していることが好ましい。
【００４３】
第１又は第２の不揮発性半導体記憶装置の製造方法において、第２の絶縁膜は、シリコンからなる粒子と該粒子が混入されたシリコン酸化膜とを含むことが好ましい。
【発明の効果】
【００４４】
本発明に係る不揮発性半導体記憶装置及びその製造方法によると、メモリトランジスタを構成する電荷トラップ膜をチャネル領域の両端部に分割して形成するため、電荷トラップ膜に注入された電荷の移動が防止されて、データ保持特性が良好となる。その上、従来の半導体製造プロセスを採用できるため、容易に且つ確実に製造することが可能となる。また、埋め込み拡散層を用いたバーチャルグラウンド型アレイを採用できるため、メモリセルサイズも小さくすることができる。
【発明を実施するための最良の形態】
【００４５】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００４６】
図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置の平面構成を示している。図１に示すように、例えばシリコンからなる半導体基板１の上部には、例えば、複数の拡散層ビット線２が列方向に形成され、半導体基板１の上には、複数のワード線電極３が行方向に形成されている。ここで、ワード線電極３はワード線として機能する。また、各メモリトランジスタ５０は、１対の拡散層ビット線２に挟まれたワード線電極３の下方に形成される。
【００４７】
図２は図１のII−II線における断面構成を示している。図２に示すように、半導体基板１の上部には、列方向に延伸する複数の拡散層ビット線２が互いに間隔をおいて形成されている。半導体基板１上の拡散層ビット線２同士に挟まれた領域には、メモリトランジスタ５０がそれぞれ形成されている。
【００４８】
メモリトランジスタ５０は、半導体基板１における拡散層ビット線２同士に挟まれた領域上のほぼ中央部に形成された第１ゲート構造体５１と、該第１ゲート構造体５１の行方向側の両端部に形成された第２のゲート構造体５２及び第３ゲート構造体５３とにより構成されている。ここで、半導体基板１におけるメモリトランジスタ５０の下側の領域、すなわち半導体基板１における拡散層ビット線２同士の間の領域がチャネル領域１ａとなる。
【００４９】
第１ゲート構造体５１は、半導体基板１上に形成された電荷トラップ性を有さない、例えば酸化シリコン等からなる中央部ゲート絶縁膜１１とその上に形成された、例えば導電性ポリシリコンからなる下部ゲート電極５とにより構成されている。
【００５０】
第２ゲート構造体５２及び第３ゲート構造体５３は、半導体基板１上及び第１ゲート構造体５１の各側面上にわたってそれぞれ形成された電荷トラップ性を有する、例えばＯＮＯ膜である電荷トラップ膜４と該電荷トラップ膜４の上に形成された、例えば導電性ポリシリコンからなる側壁ゲート電極１２とにより構成されている。
【００５１】
半導体基板１上のメモリトランジスタ５０同士の間には、例えば酸化シリコンからなる埋め込み絶縁膜６が形成されている。下部ゲート電極５と各側壁ゲート電極１２との上で且つ平坦化された埋め込み絶縁膜６の上には、例えば導電性ポリシリコンからなり、行方向に延伸するワード線電極３が形成されている。ワード線電極３は、下部ゲート電極５及び側壁ゲート電極１２の上部とそれぞれ電気的に接続されている。
【００５２】
なお、図２において、下部ゲート電極５と側壁ゲート電極１２とが対向する側面同士の間には、電荷トラップ膜４が形成されているが、この対向部分には電荷トラップ膜４が必ずしも設けられる必要はなく、シリコン酸化膜であってもよい。さらには、絶縁膜を設けずに、下部ゲート電極５と側壁ゲート電極１２とが直接に接触していてもよい。これらの構造は、製造工程により変えることができる。
【００５３】
また、図３（ａ）、図３（ｂ）及び図３（ｃ）は、それぞれ図１のIIIａ−IIIａ線、IIIｂ−IIIｂ線及びIIIｃ−IIIｃ線における断面構成を示している。
【００５４】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）及び図６を参照しながら説明する。
【００５５】
まず、図４（ａ）に示すように、シリコンからなる半導体基板１の主面上に、熱酸化法又は化学的気相堆積（ＣＶＤ）法により、第１の絶縁膜１１Ａを形成し、続いて、ＣＶＤ法により、第１の絶縁膜１１Ａの上に第１の導電膜５Ａを堆積する。
【００５６】
次に、図４（ｂ）に示すように、リソグラフィ法により、下部ゲート電極形成用の第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、エッチングにより、第１の導電膜５Ａから下部ゲート電極５を形成し、第１の絶縁膜１１Ａから中央部ゲート絶縁膜１１を形成する。その後、第１のマスクパターンを除去する。
【００５７】
次に、図４（ｃ）に示すように、半導体基板１の上に、第２の絶縁膜４Ａ及び第２の導電膜１２Ａを、下部ゲート電極５及び中央部ゲート絶縁膜１１を覆うように順次堆積する。
【００５８】
次に、図５（ａ）に示すように、堆積した第２の導電膜１２Ａに対して異方性エッチングを行なって、下部ゲート電極５の両側面上にサイドウォール状の側壁ゲート電極１２を形成する。その後、第２の絶縁膜４Ａの不要部分を選択的に除去することにより、側壁ゲート電極１２と半導体基板１及び下部ゲート電極５との間に電荷トラップ膜４を形成する。続いて、イオン注入法により、下部ゲート電極５、電荷トラップ膜４及び側壁ゲート電極１２をマスクとして、半導体基板１に対して、例えばｎ型ドーパントをイオン注入することにより、半導体基板の上部に拡散層ビット線２を自己整合的に形成する。
【００５９】
次に、図５（ｂ）に示すように、半導体基板１の上に、埋め込み絶縁膜６を下部ゲート電極５、電荷トラップ膜４及び側壁ゲート電極１２を覆うように堆積する。
【００６０】
次に、図５（ｃ）に示すように、化学機械研磨（ＣＭＰ）法又はエッチバック法等により、埋め込み絶縁膜６を平坦化して下部ゲート電極５及び側壁ゲート電極１２を露出する。このとき、側壁ゲート電極１２の上部が所定の幅で露出するように、過剰気味に研磨又はエッチバックを行なう。なお、エッチバックを行なう場合は、過剰気味のエッチバックを連続して行なう代わりに、別工程としてエッチングを行なってもよい。このように、側壁ゲート電極１２の上部を十分に露出することにより、次工程で実施する側壁ゲート電極１２とワード線電極３との電気的な接触を確実に行なえるため、側壁ゲート電極１２とワード線電極３との間の電気的抵抗を低減することができる。
【００６１】
次に、図６に示すように、埋め込み絶縁膜６の上に、下部ゲート電極５、電荷トラップ膜４及び側壁ゲート電極１２を覆うように第３の導電膜３Ａを堆積する。その後、リソグラフィ法により、ワード線電極形成用の第２のマスクパターンを形成し、形成した第２のマスクパターンを用いて、図１に示すように、第３の導電膜３Ａからワード線電極３を形成し、さらに下部ゲート電極５及び側壁ゲート電極１２を島状にパターニングする。これ以降の配線工程等は省略する。
【００６２】
ここで、ワード線電極３、下部ゲート電極５及び側壁ゲート電極１２を同時にパターニングする際に、側壁ゲート電極１２の上部にある埋め込み絶縁膜６がマスクとなり、列方向の隣接セル同士の間に位置する側壁ゲート電極１２がエッチングにより除去されずにショートの原因となるおそれがある。これを防止するには、側壁ゲート電極１２の上部の露出幅（図５（ｃ）に示す幅Ｌ１）を、少なくとも側壁ゲート電極１２の下端部の幅（図５（ｃ）に示す幅Ｌ２）の２分の１以上にしておく必要がある。
【００６３】
例えば、側壁ゲート電極１２の下端部の幅（Ｌ２）が２０ｎｍの場合に、その上部の露出幅（Ｌ２）を１０ｎｍ程度としておくと、等方性エッチング及び洗浄等のウェットエッチングにより、列方向の隣接セル同士の間に位置する側壁ゲート電極１２を確実に除去できるため、隣接セル同士の間のショートを回避することができる。
【００６４】
以上説明したように、第１の実施形態においては、図２に示すように、列方向に延伸し、隣接する拡散層ビット線２をソース及びドレインとし、隣接する拡散層ビット線２の間に形成されるメモリトランジスタ５０を、第１ゲート構造体５１、その両側に形成された第２ゲート構造体５２及び第３ゲート構造体５３により構成している。前述したように、第１ゲート構造体５１は下部ゲート電極５及び中央部ゲート絶縁膜１１からなり、第２ゲート構造体５２及び第３ゲート構造体５３は、それぞれ側壁ゲート電極１２及び電荷トラップ膜４からなる。各メモリトランジスタ５０は、行方向に延伸するワード線電極３により、下部ゲート電極５及び側壁ゲート電極１２と電気的に接続されることにより、メモリアレイが形成される。
【００６５】
このように、第１の実施形態においては、メモリトランジスタのゲート絶縁膜として、その中央部に中央部ゲート絶縁膜１１が配置され、該中央部ゲート絶縁膜１１の両端部に電荷トラップ膜４が配置される構成を採るため、電荷トラップ膜４にトラップされた電荷が移動しにくく、電荷保持特性に優れる。
【００６６】
その上、電荷トラップ膜４及び側壁ゲート電極１２をサイドウォール法等の、従来の半導体製造プロセスで形成できるため、容易に製造することが可能となる。
【００６７】
ここで、中央部ゲート絶縁膜１１は、酸化シリコンが好ましく、その膜厚は１０ｎｍ程度が好適である。また、中央部ゲート絶縁膜１１は部分的に窒化されていてもよい。
【００６８】
電荷トラップ膜４は、下から酸化シリコン、窒化シリコン及び酸化シリコンの３層からなり、総膜厚が２０ｎｍ程度の、いわゆるＯＮＯ絶縁膜による構成が好適である。また、電荷トラップ膜４は、粒径が１ｎｍ程度のシリコンからなる粒子を含み、膜厚が２０ｎｍ程度のシリコン酸化膜により構成されていてもよい。
【００６９】
また、下部ゲート電極５、側壁ゲート電極１２及びワード線電極３は、キャリア濃度が１×１０２０ｃｍ−３程度の砒素（Ａｓ）又は燐（Ｐ）を含むポリシリコンで構成されることが好適である。さらに、ワード線電極３は、その上部がニッケル（Ｎｉ）又はチタン（Ｔｉ）等により金属シリサイド化されていることが望ましい。
【００７０】
埋め込み絶縁膜６は、ＣＶＤ法により堆積されるシリコン酸化膜で構成されることが好適である。例えば、図２において、下部ゲート電極５は４５ｎｍ程度のゲート長を有し、側壁ゲート電極１２は２０ｎｍ程度のゲート長を有することが望ましい。また、図３（ｃ）において、下部ゲート電極５及びワード線電極３は、４５ｎｍ程度のライン幅とスペース幅とを持つ構成が好適である。
【００７１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００７２】
図７は本発明の第２の実施形態に係る不揮発性半導体記憶装置の断面構成を示している。第２の実施形態に係る不揮発性半導体記憶装置の平面構成は図１の第１の実施形態と同等であり、図７は図１のII−II線における断面に相当する。ここで、図７において、図２に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７３】
図７に示すように、第２の実施形態と第１の実施形態との相違点は、下部ゲート電極５の高さが、側壁ゲート電極１２の高さよりも低く形成されている点である。これは、次に述べる製造方法に起因する。
【００７４】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図８（ａ）〜図８（ｃ）、図９（ａ）〜図９（ｃ）、図１０（ａ）及び図１０（ｂ）を参照しながら説明する。
【００７５】
まず、図８（ａ）に示すように、シリコンからなる半導体基板１の主面上に、熱酸化法又はＣＶＤ法により、酸化シリコンからなる第１の絶縁膜１１Ａを形成し、続いて、ＣＶＤ法により、第１の絶縁膜１１Ａの上に、砒素等がドープされたポリシリコンからなる第１の導電膜５Ａと、第３の絶縁膜２１Ａとを順次堆積する。
【００７６】
次に、図８（ｂ）に示すように、リソグラフィ法により、下部ゲート電極形成用の第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、エッチングにより、第３の絶縁膜２１Ａからエッチングストッパ膜２１を形成し、第１の導電膜５Ａから下部ゲート電極５を形成し、第１の絶縁膜１１Ａから中央部ゲート絶縁膜１１を形成する。その後、第１のマスクパターンを除去する。
【００７７】
次に、図８（ｃ）に示すように、半導体基板１の上に、第２の絶縁膜４Ａ及び第２の導電膜１２Ａをエッチングストッパ膜２１、下部ゲート電極５及び中央部ゲート絶縁膜１１を覆うように順次堆積する。
【００７８】
次に、図９（ａ）に示すように、堆積した第２の導電膜１２Ａに対して異方性エッチングを行なって、下部ゲート電極５の両側面上にサイドウォール状の側壁ゲート電極１２を形成する。その後、第２の絶縁膜４Ａの不要部分を選択的に除去することにより、側壁ゲート電極１２と半導体基板１及び下部ゲート電極５との間に電荷トラップ膜４を形成する。続いて、イオン注入法により、エッチングストッパ膜２１、電荷トラップ膜４及び側壁ゲート電極１２をマスクとして、半導体基板１に対してイオン注入を行なって、半導体基板の上部に拡散層ビット線２を自己整合的に形成する。
【００７９】
次に、図９（ｂ）に示すように、半導体基板１の上に、埋め込み絶縁膜６をエッチングストッパ膜２１、電荷トラップ膜４及び側壁ゲート電極１２を覆うように堆積する。
【００８０】
次に、図９（ｃ）に示すように、ＣＭＰ法又はエッチバック法等により、埋め込み絶縁膜６を平坦化してエッチングストッパ膜２１及び側壁ゲート電極１２を露出する。このとき、側壁ゲート電極１２の上部が所定の幅で露出するように、過剰気味に研磨又はエッチバックを行なう。なお、エッチバックを行なう場合は、過剰気味のエッチバックを連続して行なう代わりに、別工程としてエッチングを行なってもよい。
【００８１】
次に、図１０（ａ）に示すように、各下部ゲート電極５の上のエッチングストッパ膜２１を選択的に除去する。このように、側壁ゲート電極１２の上部を十分に露出することにより、次工程で実施する側壁ゲート電極１２とワード線電極３との電気的な接触を確実に行なえるため、側壁ゲート電極１２とワード線電極３との間の電気的抵抗を低減することができる。
【００８２】
次に、図１０（ｂ）に示すように、埋め込み絶縁膜６の上に、露出した下部ゲート電極５、電荷トラップ膜４及び側壁ゲート電極１２を覆うように第３の導電膜３Ａを堆積する。その後、リソグラフィ法により、ワード線電極形成用の第２のマスクパターンを形成し、形成した第２のマスクパターンを用いて、図１に示すように、第３の導電膜３Ａからワード線電極３を形成し、さらに下部ゲート電極５及び側壁ゲート電極１２を島状にパターニングする。これ以降の配線工程等は省略する。
【００８３】
ここで、ワード線電極３、下部ゲート電極５及び側壁ゲート電極１２を同時にパターニングする際に、側壁ゲート電極１２の上側に残存する埋め込み絶縁膜６がマスクとなって、列方向の隣接セル同士の間に位置する側壁ゲート電極１２がエッチングにより除去されず、その結果ショートの原因となるおそれがある。これを防止するには、側壁ゲート電極１２の上部の露出幅（図１０（ａ）に示す幅Ｌ１）を、少なくとも側壁ゲート電極１２の下端部の幅（図１０（ａ）に示す幅Ｌ２）の２分の１以上にしておく必要がある。
【００８４】
例えば、側壁ゲート電極１２の下端部の幅（Ｌ２）が２０ｎｍの場合に、その上部の露出幅（Ｌ２）を１０ｎｍ程度としておくと、等方性エッチング及び洗浄等のウェットエッチングにより、列方向の隣接セル同士の間に位置する側壁ゲート電極１２を確実に除去できるため、隣接セル同士の間のショートを回避することができる。
【００８５】
以上のように、第２の実施形態においては、エッチングストッパ膜２１を各下部ゲート電極５の上に設けることにより、埋め込み絶縁膜６の平坦化をより確実に行なうことができる。
【００８６】
なお、エッチングストッパ膜２１は、膜厚が１０ｎｍ程度のシリコン酸化膜とその上に形成された膜厚が１００ｎｍ程度のシリコン窒化膜とから構成されることが望ましい。また、この場合に、図１０（ａ）に示す工程において、エッチングストッパ膜２１を選択的に除去するには、まず、熱リン酸を用いる燐酸ボイルウェットエッチ法により、上部のシリコン窒化膜を除去し、続いて、フッ酸をエッチャントとするウェットエッチ法により、下部のシリコン酸化膜を除去することが望ましい。
【００８７】
また、図９（ｃ）に示す工程と図１０（ａ）に示す工程との間で、露出した各側壁ゲート電極１２の表面に熱酸化等によりシリコン酸化膜を成長させておくと、燐酸ボイルウェットエッチ法でエッチングストッパ膜２１の上部のシリコン窒化膜を除去する際に、側壁ゲート電極１２がエッチングされないため好ましい。
【産業上の利用可能性】
【００８８】
本発明に係る不揮発性半導体記憶装置及びその製造方法は、電荷保持特性に優れると共に製造プロセスが容易となり、その上微細化に対応できるという効果を有し、電荷トラップ膜を有し、バーチャルグラウンド型アレイを採用可能な不揮発性半導体記憶装置等に有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を示す平面図である。
【図２】図１のII−II線における断面図である。
【図３】（ａ）は図１のIIIａ−IIIａ線における断面図である。（ｂ）は図１のIIIｂ−IIIｂ線における断面図である。（ｃ）は図１のIIIｃ−IIIｃ線における断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図７】本発明の第２の実施形態に係る不揮発性半導体記憶装置を示し、図１のII−II線に相当する断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）及び（ｂ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１１】第１の従来例に係る不揮発性半導体記憶装置を示す断面図である。
【図１２】（ａ）は図１１のXIIａ−XIIａ線における断面図である。（ｂ）は図１１のXIIｂ−XIIｂ線における断面図である。（ｃ）は図１１のXIIｃ−XIIｃ線における断面図である。（ｄ）は図１１のXIIｄ−XIIｄ線における断面図である。
【図１３】（ａ）〜（ｃ）は第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１４】（ａ）又は（ｂ）は第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図１５】第１の従来例に係る不揮発性半導体記憶装置第１の書き込み動作を説明するための模式的な断面図である。
【図１６】第１の従来例に係る不揮発性半導体記憶装置の第２の書き込み動作を説明するための模式的な断面図である。
【図１７】第１の従来例に係る不揮発性半導体記憶装置の消去動作を説明するための模式的な断面図である。
【図１８】第１の従来例に係る不揮発性半導体記憶装置の読み出し動作を説明するための模式的な断面図である。
【図１９】第１の従来例に係る不揮発性半導体記憶装置における電荷移動を説明するための模式的な断面図である。
【図２０】第２の従来例に係る不揮発性半導体記憶装置を示す断面図である。
【符号の説明】
【００９０】
１      半導体基板
１ａ    チャネル領域
２      拡散層ビット線
３      ワード線電極
３Ａ    第３の導電膜
４      電荷トラップ膜
４Ａ    第２の絶縁膜
５      下部ゲート電極
５Ａ    第１の導電膜
６      埋め込み絶縁膜
１１    中央部ゲート絶縁膜
１１Ａ  第１の絶縁膜
１２    側壁ゲート電極
１２Ａ  第２の導電膜
２１    エッチングストッパ膜
２１Ａ  第３の絶縁膜
５０    メモリトランジスタ
５１    第１ゲート構造体
５２    第２ゲート構造体
５３    第３ゲート構造体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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