(57)【要約】【課題】シリアルデータ転送時の周波数を小さくすること。  【解決手段】データ送信部は、送信すべきシリアルデータＳｉｇ１において、隣接する２つのビットデータが変化しているビットがあるか否かを判定し、隣接する２つのビットとデータが異なるビットがあるときに符号信号Ｓｉｇ２を出力する信号生成器１１と、符号信号Ｓｉｇ２に基づいて、隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータＳｉｇ３を生成して第１伝送線へ出力するデータ送信器１２とを備え、符号信号Ｓｉｇ２を第２伝送線へ出力する。一方、データ受信部は、第２伝送線を介して受信した符号信号Ｓｉｇ２に基づいて、第１伝送線を介して受信したシリアルデータの所定ビットを反転して出力するデータ受信器を備える。【選択図】図１
2008191792.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータをシリアルデータに変換して送信するデータ送信装置において、
送信すべきシリアルデータにおいて、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、隣接する２つのビットとデータが異なるビットがあるときに所定信号を出力する信号生成器と、
前記所定信号に基づいて、隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータを生成し、このシリアルデータを第１伝送線へ出力するデータ送信器と、
前記信号生成器から出力される所定信号に応じた信号を第２伝送線へ出力する信号送信器と、
を備えたことを特徴とするデータ送信装置。
【請求項２】
前記信号生成器は、
前記送信すべきシリアルデータにおいて３ビット単位で、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、
前記信号送信器は、前記所定信号に応じた信号を前記シリアルデータの３ビット分の長さのＨｉｇｈ又はＬｏｗの信号として出力する
ことを特徴とする請求項１に記載のデータ送信装置。
【請求項３】
前記パラレルデータは、３×ｋ＋ｐ（ｋ，ｐは自然数で１≦ｐ≦２）ビットのパラレルデータであり、
前記信号生成器は、
前記隣接する２つのビットとデータが異なるビットがあるか否かの判定を、前記送信すべきシリアルデータについて３ビット単位でｋ回行った後、ｐビットは前記判定を行わない
ことを特徴とする請求項２に記載のデータ送信装置。
【請求項４】
パラレルデータをシリアルデータに変換して送信するデータ送信部と、このデータ送信部から送信されるシリアルデータを受信し、パラレルデータに変換して出力するデータ受信部とを備えたデータ転送装置において、
前記データ送信部は、
パラレルデータをシリアルデータに変換するパラレル／シリアル変換器と、
送信すべきシリアルデータにおいて、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、隣接する２つのビットとデータが異なるビットがあるときに所定信号を出力する信号生成器と、
前記所定信号に基づいて、隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータを生成し、このシリアルデータを第１伝送線へ出力するデータ送信器と、
前記信号生成器から出力される所定信号に応じた信号を第２伝送線へ出力する信号送信器と、を備え、
前記データ受信部は、
第２伝送線を介して受信した所定信号に基づいて、第１伝送線を介して受信したシリアルデータの所定ビットを反転して出力するデータ受信器と、
前記データ受信器から出力されるシリアルデータをパラレルデータに出力するシリアル／パラレル変換器と、
を備えたことを特徴とするデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送の技術に関し、特に２以上の回路間でのデータ転送に関する技術である。
【背景技術】
【０００２】
従来より、半導体素子間などのように２以上の回路間でデータを転送する方法として、シリアル転送が用いられている。シリアル転送とは、複数ビットのパラレルデータをパラレル／シリアル変換してシリアルデータとし、一本のデータ線でデータ転送を行うデータ転送方式である。このシリアル転送においては、例えば、７ビットのパラレルデータを１ビットのシリアルデータに変換してデータ転送するとき、シリアルデータの転送レートはパラレルデータの転送レートの７倍になる。
【０００３】
この場合、もし隣り合うビットが連続して遷移(１０１０１０１など) していれば、シリアルデータ転送時にはパラレルデータ転送時の７倍の周波数で波形が動くことになる。そのため、パラレルデータの動作周波数が増すとシリアルデータ転送時の周波数は高くなってしまう。
【０００４】
この転送方式を、実装基板やインターポーザ等（以下、「基板等」と略す。）における２以上の半導体素子間で採用した場合、シリアルデータの信号変化が基板等の電源やGNDのゆれを引き起こし、それがノイズとなってその他の回路に影響を与えるなど不具合の原因になりやすくなる。
【０００５】
そこで、従来においては、基板等において電源配線やGND配線を太くしたり、バイパスコンデンサ等を用いてこの電源やGNDのゆれを軽減している。
【０００６】
また、転送するシリアルデータに付加データを追加し、シリアルデータの変化点を少なくしてシリアルデータ転送時の周波数を低減させるデータ転送装置が知られている（例えば、特許文献１参照）。
【０００７】
特許文献１には、変化点数計数回路により、８ビットデータｂｉｔ０〜ｂｉｔ７について、隣り合うビット間で値が変化する変化点数を計数し、該計数結果が３を超えたときに真値（“１”）となる識別ビットｂｉｔ８’を出力し、またコード変換回路３においては、識別ビットｂｉｔ８’が真値であるときに、８ビットデータｂｉｔ０〜ｂｉｔ７の偶数番目のビットｂｉｔ０， ｂｉｔ２， ｂｉｔ４及びｂｉｔ６を反転し、該コード変換回路３によりコード変換した８ビットデータｂｉｔ０’〜ｂｉｔ７’に識別ビットｂｉｔ８’をＭＳＢとして付加した９ビットデータｂｉｔ０’〜ｂｉｔ８’を、パラレル／シリアル変換回路によって９ビットのシリアルデータに変換して出力するデータ転送装置が開示されている。
【特許文献１】特開２００４−１７２９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の発明では、８ビットのパラレルデータを９ビットのシリアルデータに変換して転送するため、変化点を少なくすることができるものの、転送レートが高くなってしまうことから、シリアルデータ転送時の周波数を十分に小さくすることができなかった。
【０００９】
そこで、本発明は、シリアルデータ転送時の周波数を可及的に小さくすることができるデータ送信装置及びデータ転送装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、パラレルデータをシリアルデータに変換して送信するデータ送信装置において、送信すべきシリアルデータにおいて、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、隣接する２つのビットとデータが異なるビットがあるときに所定信号を出力する信号生成器と、前記所定信号に基づいて、隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータを生成し、このシリアルデータを第１伝送線へ出力するデータ送信器と、前記信号生成器から出力される所定信号に応じた信号を第２伝送線へ出力する信号送信器とを備えたことを特徴とする。
【００１１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記信号生成器は、前記送信すべきシリアルデータにおいて３ビット単位で、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、前記信号送信器は、前記所定信号に応じた信号を前記シリアルデータの３ビット分の長さのＨｉｇｈ又はＬｏｗの信号として出力することを特徴とする。
【００１２】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記パラレルデータは、３×ｋ＋ｐ（ｋ，ｐは自然数で１≦ｐ≦２）ビットのパラレルデータであり、前記信号生成器は、前記隣接する２つのビットとデータが異なるビットがあるか否かの判定を、前記送信すべきシリアルデータについて３ビット単位でｋ回行った後、ｐビットは前記判定を行わないことを特徴とする。
【００１３】
また、請求項４に記載の発明は、パラレルデータをシリアルデータに変換して送信するデータ送信部と、このデータ送信部から送信されるシリアルデータを受信し、パラレルデータに変換して出力するデータ受信部とを備えたデータ転送装置において、前記データ送信部は、パラレルデータをシリアルデータに変換するパラレル／シリアル変換器と、送信すべきシリアルデータにおいて、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、隣接する２つのビットとデータが異なるビットがあるときに所定信号を出力する信号生成器と、前記所定信号に基づいて、隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータを生成し、このシリアルデータを第１伝送線へ出力するデータ送信器と、前記信号生成器から出力される所定信号に応じた信号を第２伝送線へ出力する信号送信器とを備え、前記データ受信部は、第２伝送線を介して受信した所定信号に基づいて、第１伝送線を介して受信したシリアルデータの所定ビットを反転して出力するデータ受信器と、前記データ受信器から出力されるシリアルデータをパラレルデータに出力するシリアル／パラレル変換器とを備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、第１伝送線（データ線）と第２伝送線（符号線）の２つの伝送線を用いてシリアルデータの転送（送信）を行うものであり、隣接する２つのビットとデータが異なるビットのデータを反転することによって第１伝送線の周波数を小さくしている。従って、シリアルデータの転送レートを低減させることなく、しかも、シリアルデータ転送時の周波数を最大で従来の１／３程度に低減させることができることから、電源やGNDのゆれを少なく抑えノイズを減らすことができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面に基づいて本発明の一実施形態を詳説する。図１は、本実施形態のデータ転送装置１の概略構成図、図２は本実施形態のデータ転送装置１におけるデータ送信部の動作説明図、図３は本実施形態のデータ転送装置１におけるデータ受信部の動作説明図である。
【００１６】
図１に示すように、本実施形態におけるデータ転送装置１は、２以上の回路間（例えば、実装基板やインターポーザにおける２以上の半導体素子間）でデータ転送を行うためのデータ転送装置であり、データ送信装置としてのデータ送信部２と、データ受信装置としてのデータ受信部３とを有している。なお、図示しないが、データ送信部２は第１半導体素子に内蔵され、データ受信部３は第２半導体素子に内蔵される。
【００１７】
データ送信部２は、一方の回路から入力されるパラレルデータを所定形式のシリアルデータに変換して送信する機能を有しており、単にパラレルデータをシリアルデータに変換して送信するのに比べ、シリアルデータ転送時の周波数を１／３程度まで低減することができる。
【００１８】
このデータ送信部２は、図１に示すように、ｍビット（ｍは３以上の自然数）のパラレルデータを図示しないクロック信号ＣＬＫ（パラレルデータのｍ倍の周波数信号）に同期して一つのシリアルデータＳｉｇ１に変換するパラレル／シリアル（Ｐ／Ｓ）変換器１０と、送信すべきシリアルデータＳｉｇ１において、隣接する２つのビットとデータが異なるビットがあるか否かを判定（以下、「隣接ビット判定」と略すことがある。）し、隣接する２つのビットとデータが異なるビットがあるときに所定信号としてＨｉｇｈレベルの符号信号Ｓｉｇ２を出力する信号生成器１１と、符号信号Ｓｉｇ２に基づいて、シリアルデータＳｉｇ１において隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータＳｉｇ３を生成し、このシリアルデータＳｉｇ３をデータ線である第１伝送線１３へ出力するデータ送信器１２と、さらに信号生成器１１から出力される符号信号Ｓｉｇ２を１クロック信号ＣＬＫ分だけ遅延させ、かつ３クロック信号ＣＬＫ分の信号とした送信用符号信号Ｓｉｇ４を符号線である第２伝送線１４へ出力する符号送信器１５とを備えている。
【００１９】
ここで、隣接する２つのビットとデータが異なるビットとは、ビットデータ“０１０”における真ん中（２ビット目）のビット、或いはビットデータ“１０１”における真ん中（２ビット目）のビットである。
【００２０】
従って、データ送信器１２によって、シリアルデータＳｉｇ１のうち“０１０”のデータは“０００”に変換され、“１０１”は“１１１”に変換されることにより、シリアルデータＳｉｇ１を所定形式のシリアルデータＳｉｇ３に変換して出力することになり、データの変化を従来に比べ最大１／３に低減させることができる。その結果、シリアルデータ送信時の周波数を従来に比べ最大１／３に低減することができることになる。
【００２１】
また、信号生成器１１は、送信すべきシリアルデータＳｉｇ１のｎビット単位（ｎは３以上の自然数）毎に、隣接する２つのビットとデータが異なるビットがあるか否かを判定する。図２には、送信すべきシリアルデータＳｉｇ１（図２（ａ）参照）の３ビット単位で、隣接する２つのビットとデータが異なるビットがあるか否かを判定して、符号信号Ｓｉｇ２（図２（ｂ）参照）を出力し、この符号信号Ｓｉｇ２に基づいてビットが反転されたシリアルデータＳｉｇ３（図２（ｃ）参照）が生成される様子を示している。また、信号生成器１１から出力されるＨｉｇｈレベルの符号信号Ｓｉｇ２が、符号送信器１５によって変換された送信用符号信号Ｓｉｇ４（図２（ｄ）参照）の様子も示している。
【００２２】
この図２において、送信すべきシリアルデータＳｉｇ１は、隣接する２つのビットとデータが異なるビットが連続するシリアルデータ（１０１０１０１０１・・・）であり、信号生成器１１は、送信すべきシリアルデータＳｉｇ１を最初のデータから３ビット毎に区切って各ビットのデータを検査し、隣接する２つのビットとデータが異なるビットがあるかを判定する。
【００２３】
そして、３ビットのデータが“０１０”又は“１０１”となっているときに、信号生成器１１は、隣接する２つのビットとデータが異なるビットがあると判定して、Ｈｉｇｈとなる符号信号Ｓｉｇ２を出力する。一方、３ビットのデータが“０１０”又は“１０１”となっていないときには、信号生成器１１は、隣接する２つのビットとデータが異なるビットがないと判定して、Ｌｏｗとなる符号信号Ｓｉｇ２を出力する。
【００２４】
ここで、Ｈｉｇｈとなる符号信号Ｓｉｇ２はシリアルデータＳｉｇ１における１ビット分の長さの信号であり、その出力タイミングは、シリアルデータＳｉｇ１における３ビット単位の２ビット目のデータ出力時である。
【００２５】
信号生成器１１からＨｉｇｈとなる符号信号Ｓｉｇ２が出力されると、図２に示すように、３ビットのデータにおける真ん中（２ビット目）のデータがデータ送信器１２によって反転され、データ送信器１２からシリアルデータＳｉｇ３として出力される。例えば、真ん中のデータが“０”の時には“１”に反転されて“０００”に変換され、真ん中のデータが“１”の時には“０”に反転されて“１１１”に変換される。一方、信号生成器１１からＬｏｗとなる符号信号Ｓｉｇ２が出力されても、シリアルデータＳｉｇ１のビットの反転は行われない。
【００２６】
従って、送信すべきシリアルデータＳｉｇ１が図２に示すように、“１０１０１０１０１・・・”である場合には、データ送信器１２によって“１１１０００１１１・・・”となるシリアルデータＳｉｇ３に変換されて、データ線である第１伝送線１３に出力されることになり、第１伝送線１３に流れる信号の周波数が従来に比べ最大１／３に低減されることになる。
【００２７】
また、信号送信器１５は、信号生成器１１からＨｉｇｈレベルの符号信号Ｓｉｇ２が出力されると、このＨｉｇｈレベルの符号信号Ｓｉｇ２を１クロック信号ＣＬＫ分だけ遅延させ、かつその長さを３クロック信号ＣＬＫ分に延した送信用符号信号Ｓｉｇ４を生成する。
【００２８】
従って、第２伝送線１４に流れる送信用符号信号Ｓｉｇ４は、シリアルデータＳｉｇ１の３ビット分の長さのＨｉｇｈレベル又はＬｏｗレベルの信号となることから、第２伝送線１４に流れる信号の周波数は第１伝送線１３に流れる信号の周波数と同等又はそれよりも低い周波数となる。
【００２９】
このように第１伝送線１３に流れる信号の周波数が低減されることになるため、電源やGNDのゆれを少なく抑えノイズを減らすことができる。しかも、シリアルデータの転送量を低減することもない。また、第２伝送線１４に流れる信号による影響も少ない。
【００３０】
一方、データ受信部３は、図１に示すように、第２伝送線１４を介して受信した送信用符号信号Ｓｉｇ４に基づいて、第１伝送線を介して受信したシリアルデータの所定ビットを反転して出力するデータ受信器２０と、データ受信器２０から出力されるシリアルデータＳｉｇ５をパラレルデータに出力するシリアル／パラレル（Ｓ／Ｐ）変換器２１とを備えており、これにより、データ送信部２において所定条件下ビットが反転される前のシリアルデータＳｉｇ１を復元することができる。
【００３１】
ここで、図３に示すようなシリアルデータＳｉｇ３（図３（ａ）参照）及び送信用符号信号Ｓｉｇ４（図３（ｂ）参照）がそれぞれ第１伝送線１３及び第２伝送線１４を介してデータ受信部３で受信されたとする。このとき、データ受信部３のデータ受信器２０は、シリアルデータＳｉｇ３を３ビット単位で順次受信し、この３ビット単位の３ビット目のタイミングの符号信号Ｓｉｇ２がＨｉｇｈであるときには、この３ビット単位の２ビット目のデータを反転（“０”→“１”又は“１”→“０”）することによって、シリアルデータＳｉｇ１を復元したシリアルデータＳｉｇ５（図３（ｃ）参照）を出力することができる。
【００３２】
ところで、データ送信部２に入力されるパラレルデータが３×ｋビット（ｋは自然数）ではないときに、一つのパラレルデータに対応するｍビットのシリアルデータ毎に３ビット単位で、隣接する２つのビットとデータが異なるビットがあるか否かを判定すると、端数が出てしまうことになる。
【００３３】
そこで、端数が出る場合には、その端数のビットの前後のビットを用いて隣接ビット判定用の３ビットとして隣接ビット判定を行うようにしてもよい。例えば、端数が１ビットの場合、その端数の前後のビットを隣接するビットとして隣接ビット判定を行う。また、端数が２ビットの場合、その端数の後のビットを隣接するビットとして隣接ビット判定を行う。なお、「後のビット」とは、次のシリアルデータの先頭のビットを意味する。
【００３４】
例えば、パラレルデータが７ビット（ｍ＝７）、端数が１ビットであるとき、一のパラレルデータＤ0[ｋ]〜Ｄ6[ｋ]と次のパラレルデータＤ0[ｋ+１]〜Ｄ6[ｋ+１]（ｋは任意の自然数）があるとき、（ａ）Ｄ0[ｋ]〜Ｄ3[ｋ]、（ｂ）Ｄ4[ｋ]〜Ｄ6[ｋ]、（ｃ）Ｄ5[ｋ]，Ｄ6[ｋ]，Ｄ1[ｋ+１]、（ｄ）Ｄ0[ｋ+１]〜Ｄ3[ｋ+１]、（ｅ）Ｄ4[ｋ+１]〜Ｄ6[ｋ+１]といった３ビットの単位で隣接ビット判定を行う。
【００３５】
シリアルデータ毎に３ビット単位で隣接ビット判定を行う場合に端数がある場合には、このように端数を処理することでシリアルデータの転送時の周波数を低減することができる。
【００３６】
また、このようにシリアルデータ毎に３ビット単位で隣接ビット判定を行う場合において、データ送信部２に入力されるパラレルデータが、ｍ＝３×ｋ＋ｐ（ｋ，ｐは自然数で１≦ｐ≦２）ビットのパラレルデータである場合、信号生成器１１は、隣接ビット判定を３ビット単位でｋ回行った後、ｐビットはこの隣接ビット判定を行わないようにするようにしてもよい。このように信号生成器１１を構成することにより、回路構成が複雑にならずに済み、コストを低減することができる。
【００３７】
次に、データ転送装置１の具体的構成の一例を図面を参照してさらに詳説する。図６は本実施形態におけるデータ転送装置１の具体的な構成の一例を示す図である。なお、入力されるパラレルデータを７ビットとして説明する。
【００３８】
図６に示すように、７ビットのパラレルデータの各ビットＤ0[ｋ]〜Ｄ6[ｋ]（ｋは任意の自然数）を入力し、図示しないクロック信号ＣＬＫに同期してシリアルデータＳｉｇ１に変換して出力するパラレル／シリアル変換器１０と、シリアルデータＳｉｇ１において、隣接する２つのビットとデータが異なるビットがあるか否かを判定し、隣接する２つのビットとデータが異なるビットがあるときに所定信号として符号信号Ｓｉｇ２を出力する信号生成器１１と、符号信号Ｓｉｇ２に基づいて、隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータＳｉｇ３を生成し、このシリアルデータＳｉｇ３を第１伝送線１３へ出力するデータ送信器１２と、符号信号Ｓｉｇ２に応じた送信用符号信号Ｓｉｇ４を生成して第２伝送線１４へ出力する信号送信器１５とを有している。
【００３９】
信号生成器１１は、シリアルデータＳｉｇ１を入力する、直列に接続された１段フリップフロップ（以下、「１段ＤＦＦ」とする。）６０、直列に接続された２段フリップフロップ（以下、「２段ＤＦＦ」とする。）６１、直列に接続された３段フリップフロップ（以下、「３段ＤＦＦ」とする。）６２と、１段ＤＦＦ６０及び２段ＤＦＦ６１から出力される信号の排他的論理和を出力する排他的論理和回路６３と、２段ＤＦＦ６１及び３段ＤＦＦ６２から出力される信号の排他的論理和を演算して出力する排他的論理和回路６４と、排他的論理和回路６３の出力と排他的論理和回路６４の出力との論理積を演算して出力する論理積回路６５とから構成される。
【００４０】
従って、隣接する２つのビットとデータが異なるビットの場合、すなわち、順次入力されるシリアルデータＳｉｇ１の３ビットのデータが“１０１”又は“０１０”の並びであるときには、論理積回路６５からＨｉｇｈレベルの信号が出力される。一方、隣接する２つのビットとデータが異なるビットでない場合、すなわち、順次入力されるシリアルデータＳｉｇ１の３ビットのデータが“１０１”又は“０１０”以外の並びであるときには、論理積回路６５からＬｏｗレベルの信号が出力される。
【００４１】
信号送信器１５は、論理積回路６５からの出力を入力する１段ＤＦＦ６６，２段ＤＦＦ６７，３段ＤＦＦ６８と、２段ＤＦＦ６７の出力と３段ＤＦＦ６８の出力を入力して論理和を演算する論理和回路６９とを有している。各ＤＦＦ６０〜６２，６６〜６８は、クロック信号ＣＬＫに同期して動作する。
【００４２】
ここで、１段ＤＦＦ６６は、論理和回路６９の出力に基づいて、動作及び停止を行うように構成されている。すなわち、論理和回路６９の出力がＨｉｇｈレベルの場合には１段ＤＦＦ６６は動作を停止してＨｉｇｈレベルの信号を出力し、論理和回路６９の出力がＬｏｗレベルの場合には１段ＤＦＦ６６はクロック信号ＣＬＫに同期して動作する。
【００４３】
従って、論理積回路６５からＨｉｇｈレベルの信号が出力されたとき、次のクロック信号ＣＬＫのタイミングで１段ＤＦＦ６６からＨｉｇｈレベルの信号がクロック信号ＣＬＫの３クロック分の長さだけ出力されることになる。
【００４４】
データ送信器１２は、２段ＤＦＦ７１と、インバータ回路７２と、セレクタ７３とを有している。
【００４５】
２段ＤＦＦ７１は、パラレル／シリアル変換器１０から出力されるシリアルデータＳｉｇ１を入力し、クロック信号ＣＬＫに同期して動作する。最初に取り込まれたビットのデータは、クロック信号ＣＬＫが２クロック分入力されたときに、２段ＤＦＦ７１から出力される。
【００４６】
２段ＤＦＦ７１によって遅延されたシリアルデータＳｉｇ１は、インバータ回路７２とセレクタ７３とに入力される。また、インバータ回路７２の出力はセレクタ７３に入力される。すなわち、セレクタ７３には、２段ＤＦＦ７１によって遅延されたシリアルデータＳｉｇ１とその反転データが入力されることになる。
【００４７】
このセレクタ７３は、信号生成器１１の符号信号Ｓｉｇ２に応じて、２段ＤＦＦ７１によって遅延されたシリアルデータＳｉｇ１とその反転データのいずれかをビット毎に選択する。従って、図２（ｃ）に示すように、このセレクタ７３によって、シリアルデータＳｉｇ１において隣接する２つのビットとデータが異なるビットのデータを反転したシリアルデータＳｉｇ３を生成することができる。なお、このセレクタ７３は、Ｈｉｇｈとなる符号信号Ｓｉｇ２が入力されてデータを反転した後の２データ分は、シリアルデータＳｉｇ１の反転データを選択しないようにしている。これにより３ビット単位での隣接ビット判定を実現している。
【００４８】
一方、データ受信部３は、図４に示すように、第２伝送線１４を介して受信した符号信号Ｓｉｇ２に基いて、第１伝送線を介して受信したシリアルデータの所定ビットを反転して出力するデータ受信器２０と、データ受信器２０から出力されるシリアルデータＳｉｇ５をパラレルデータに出力するシリアル／パラレル変換器２１とを備えている。
【００４９】
データ受信器２０は、１段ＤＦＦ８０と、インバータ回路８１と、セレクタ８２と、符号信号変換器８３とを備えている。第１伝送線１３を介して送信されるシリアルデータＳｉｇ３は１段ＤＦＦ８０に入力され、この１段ＤＦＦ８０でクロック信号ＣＬＫの１クロック分遅延させられた後、インバータ回路８０とセレクタ８２に入力される。また、インバータ回路８１の出力はセレクタ８２に入力される。すなわち、セレクタ８２には、１段ＤＦＦ８０によって遅延されたシリアルデータＳｉｇ３とその反転データが入力されることになる。
【００５０】
一方、データ送信部２から第２伝送線１４を介して送信されるＨｉｇｈレベルの送信用符号信号Ｓｉｇ４は、符号信号変換器８３によって１クロック分のＨｉｇｈレベルの信号に変換されてセレクタ８２へ出力される。セレクタ８２は、符号信号変換器８３からの信号に応じて、１段ＤＦＦ８０によって遅延されたシリアルデータＳｉｇ３とその反転データのいずれかをビット毎に選択する。従って、図３（ｃ）に示すように、このセレクタ８２によって、シリアルデータＳｉｇ１を復元したシリアルデータＳｉｇ５を生成することができる。
【００５１】
なお、本実施形態においては、送信すべきシリアルデータにおいて、隣接する２つのビットとデータが異なるビットがあるときにＨｉｇｈレベルの符号信号Ｓｉｇ２を出力することとして説明したが、符号信号の論理を逆（すなわち、Ｌｏｗレベルの符号信号Ｓｉｇ２）するようにしてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態におけるデータ転送装置の概略構成図である。
【図２】図１におけるデータ送信部の動作を説明するための図である。
【図３】図１におけるデータ受信部の動作を説明するための図である。
【図４】本発明の実施形態におけるデータ転送装置の具体的な構成図である。
【符号の説明】
【００５３】
１    データ転送装置
２    データ送信部（データ転送装置）
３    データ受信部
１０  パラレル／シリアル変換器
１１  信号生成器
１２  データ送信器
２０  データ受信器
２１  シリアル／パラレル変換器
【図１】
2008191792.tif 000003
【図２】
2008191792.tif 000004
【図３】
2008191792.tif 000005
【図４】
2008191792.tif 000006