(57)【要約】【課題】  消去セルとプログラムセルの閾値電圧差を大きくし、読み出し処理及び消去処理をより正確に行なうことができる不揮発性半導体記憶装置を提供する。【解決手段】  制御ゲートと１対の電極と電荷の多寡により情報を記憶する電荷保持部を備える１または複数の蓄積トランジスタＴ２と、制御ゲートと１対の電極とを備える選択トランジスタＴ１とが直列接続されたメモリセルユニットＭＵ１１〜ＭＵｋｍを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた仮想接地線型の不揮発性半導体記憶装置１であって、蓄積トランジスタＴ２が、当該蓄積トランジスタＴ２の電荷保持部の蓄積電荷量に応じてディプリーション型とエンハンスメント型の間で切り替わる。【選択図】        図１
2008047162.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートと１対の電極と電荷の多寡により情報を記憶する電荷保持部を備える１または複数の蓄積トランジスタと、制御ゲートと１対の電極とを備える選択トランジスタとが直列接続されたメモリセルユニットを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、
同一行にある前記メモリセルユニットの前記選択トランジスタの制御ゲートを夫々共通のワード線に接続し、
同一列にある前記メモリセルユニットの対応する前記蓄積トランジスタの制御ゲートを夫々共通の書き込み制御線に接続し、
行方向に隣接する２つの前記メモリセルユニットの前記直列接続の一方端同士を接続し、同一列にある前記メモリセルユニットの前記直列接続の一方端を共通の第１ビット線に接続し、同一列にある前記メモリセルユニットの前記直列接続の他方端を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置であって、
前記蓄積トランジスタが、当該蓄積トランジスタの前記電荷保持部の蓄積電荷量に応じてディプリーション型とエンハンスメント型の間で切り替わることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記蓄積トランジスタがＮ型ＭＯＳＦＥＴ構造を有し、
読み出し処理時に、読み出し対象の前記蓄積トランジスタの前記制御ゲートに、前記１対の電極間がディプリーション型で導通しエンハンスメント型で非導通となる所定の電圧を印加し、前記読み出し対象の前記蓄積トランジスタと同一行にある読み出し対象外の前記蓄積トランジスタの前記制御ゲートに、前記蓄積トランジスタがディプリーション型であっても前記１対の電極間が非導通となる所定の負電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記蓄積トランジスタがＮ型ＭＯＳＦＥＴ構造を有し、
読み出し処理時に、読み出し対象の前記蓄積トランジスタの前記制御ゲートに、前記１対の電極間がディプリーション型で導通しエンハンスメント型で非導通となる所定の電圧を印加し、前記読み出し対象の前記蓄積トランジスタと同一行にある読み出し対象外の前記蓄積トランジスタの内、読み出し対象の前記蓄積トランジスタと行方向に隣接する読み出し対象外の前記蓄積トランジスタの前記制御ゲートに、前記蓄積トランジスタがディプリーション型であっても前記１対の電極間が非導通となる所定の負電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルユニットは、前記蓄積トランジスタの複数と前記選択トランジスタを直列接続してなり、
前記メモリセルユニット内の複数の前記蓄積トランジスタの内の１つが読み出し対象として選択されている場合に、読み出し対象の前記蓄積トランジスタの制御ゲートに、前記１対の電極間がディプリーション型で導通しエンハンスメント型で非導通となる所定の電圧を印加し、読み出し対象の前記蓄積トランジスタを含む前記メモリセルユニット内の他の読み出し対象外の前記蓄積トランジスタの制御ゲートに、前記蓄積トランジスタがエンハンスメント型であっても前記１対の電極間が導通状態となる所定の正電圧を印加することを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特に、仮想設置線型のメモリセルアレイ構成の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＥＥＰＲＯＭのメモリセルとして、フローティングゲートと制御ゲートが縦方向に積層されたスタック構造のＥＴＯＸ（ＥＥＰＲＯＭトンネル・オキサイド）型メモリセルが多く利用されている。ＥＴＯＸ型メモリセルは、電荷の多寡により情報を記憶する電荷保持部（フローティングゲート）を備えるＭＯＳトランジスタに対し、制御ゲート（コントロールゲート）に高電圧を印加してドレイン側で発生したホットエレクトロンをフローティングゲートに注入することにより書き込み処理を行なうものである。尚、ＥＴＯＸ型メモリセルにおける書き込み処理では、高電圧を用いることから大きな書き込み電流を消費することとなる。
【０００３】
これに対し、電荷保持部を備える蓄積トランジスタと選択トランジスタが直列接続されたメモリセルユニットからなるソースサイドインジェクション（以下、ＳＳＩと称する）メモリが開発されている（例えば、特許文献１参照）。ＳＳＩメモリでは、書き込み処理は、蓄積トランジスタのソース側でホットエレクトロンを発生させてフローティングゲートに電子を注入して行うため、書き込み効率が良い。また、書き込み電流は選択トランジスタを介して流れるため、選択トランジスタの制御ゲート電圧を制御することにより電流を抑えることができるため、小さい電流で高速に書き込みができることが特長である。
【０００４】
先ず、従来技術に係るＳＳＩメモリの構成について、図７を基に説明する。ＳＳＩメモリは、図７（ａ）に示すように、エンハンスメント型トランジスタである蓄積トランジスタＴ３と選択トランジスタＴ１を直列接続してなるメモリセルユニットＣ１１〜Ｃｎ４（ｎは１以上の整数）を、行及び列方向にマトリクス状に配列してなる仮想接地線型メモリセルアレイを備えて構成されている。メモリセルユニットＣ１１〜Ｃｎ４は、図７（ｂ）に示すように、電荷の多寡により情報を記憶するフローティングゲートを備える蓄積トランジスタＴ３のソースと選択トランジスタＴ１のドレインを接続した直列接続となっている。
【０００５】
メモリセルアレイは、同一行にあるメモリセルユニットＣ１１〜Ｃ１４の蓄積トランジスタＴ３の制御ゲートが、夫々、共通のワード線ＷＬ１に接続されている。同様に、同一行にあるメモリセルユニットＣｎ１〜Ｃｎ４の蓄積トランジスタＴ３の制御ゲートが、夫々、共通のワード線ＷＬｎに接続されている。また、メモリセルアレイ内の全てのメモリセルユニットＣ１１〜Ｃｎ４の選択トランジスタＴ１の制御ゲートが、スプリット信号線ＳＰＧ１に接続されており、行方向の電位が同電位となるように、少なくとも１本の導電層を用いて接続されている。行方向に隣接する２つのメモリセルユニットは、直列接続の一方端同士、例えば、メモリセルユニットＣ１１のソースとメモリセルユニットＣ１２のドレインが接続されている。同一列にあるメモリセルユニットのソースは共通の第１ビット線に、ドレインは共通の第２ビット線に接続されている。具体的には、メモリセルＣ１１〜Ｃｎ１夫々のドレインは共通のビット線ＢＬ１に接続され、同一列にあるメモリセルユニットＣ１１〜Ｃｎ１夫々のソース及びメモリセルユニットＣ１２〜Ｃｎ２夫々のドレインは共通のビット線ＢＬ２に接続されている。同様にして、同一列にあるメモリセルユニットＣ１２〜Ｃｎ２夫々のソース及びメモリセルユニットＣ１３〜Ｃｎ３夫々のドレインは共通のビット線ＢＬ３に、同一列にあるメモリセルユニットＣ１３〜Ｃｎ３夫々のソース及びメモリセルユニットＣ１４〜Ｃｎ４夫々のドレインは共通のビット線ＢＬ４に、同一列にあるメモリセルユニットＣ１４〜Ｃｎ４夫々のソースは共通のビット線ＢＬ５に接続されている。
【０００６】
次に、図７に示す従来技術に係るＳＳＩメモリの読出し処理について説明する。ここでは、読み出し対象としてメモリセルユニットＣ１２の蓄積トランジスタを選択した場合について説明する。読み出し処理では、スプリット信号線ＳＰＧ１に、選択トランジスタの閾値電圧より高い電圧、ここでは３Ｖを印加する。これと同時に、読み出し対象のメモリセルユニットＣ１２のソースに接続するビット線ＢＬ３に１Ｖを印加し、ドレインに接続するビット線ＢＬ２を接地する。更に、メモリセルユニットＣ１２の蓄積トランジスタの制御ゲートに接続するワード線ＷＬ１に３Ｖを印加する。このような電圧条件で電圧を印加した場合、メモリセルユニットＣ１２の蓄積トランジスタの閾値電圧が３Ｖ以上なら蓄積トランジスタがＯＦＦ状態となり、３Ｖ未満なら蓄積トランジスタがＯＮ状態となる。従って、読み出し対象のメモリセルユニットＣ１２を流れる電流を、センスアンプを用いて判定することで、読み出し対象の蓄積トランジスタに記憶されたデータの読み出しを行うことができる。
【０００７】
尚、このＳＳＩメモリは、仮想接地線型メモリセルアレイで構成されていることから、読み出し対象のメモリセルユニットＣ１２の蓄積トランジスタに記憶されたデータを読み出す際には、メモリセルユニットＣ１２と同一行にあるメモリセルユニットＣ１２に隣接する読み出し対象外のメモリセルユニットＣ１１及びＣ１３に流れるリーク電流が問題となる場合がある。このため、従来は、読み出し処理時、読み出し対象のメモリセルユニットＣ１２に隣接する読み出し対象外のメモリセルユニットＣ１１及びＣ１３のリーク電流を抑制するために、メモリセルユニットＣ１２のソース側に位置するビット線ＢＬ４及びビット線ＢＬ５に１Ｖの電圧を印加し、メモリセルユニットＣ１２のドレイン側に位置するビット線ＢＬ１を接地している。
【０００８】
図８は、従来技術に係るＳＳＩメモリの消去状態の蓄積トランジスタ（消去セル）の閾値電圧分布と書き込み状態の蓄積トランジスタ（プログラムセル）の閾値電圧分布を示している。上述したように、従来技術に係るＳＳＩメモリを構成する蓄積トランジスタはエンハンスメント型であるから、蓄積トランジスタに記憶されたデータを読み出す場合、読み出し対象の蓄積トランジスタが書き込み状態であっても消去状態であっても、読み出し対象外の蓄積トランジスタの制御ゲートに印加する電圧を０Ｖにすることで蓄積トランジスタをＯＦＦ状態にすることができ、仮想接地線型メモリセルアレイの欠点である回り込み電流をある程度防止することができる。
【０００９】
しかしながら、蓄積トランジスタがエンハンスメント型であることから、消去セルの閾値電圧Ｖｔｅは、Ｖｔｅ＞０Ｖである必要がある。また、プログラムセルの閾値電圧Ｖｔｐは、Ｖｔｐ＞Ｖｔｅである必要がある。更に、通常、不揮発性半導体記憶装置は複数のメモリセルユニット、例えば、約数百万個で構成されており、個々の蓄積トランジスタ（メモリセル）の閾値電圧はある範囲のバラツキを伴って分布する。つまり、消去セルの閾値電圧分布における最小値をＶｔｅｍｉｎ、最大値をＶｔｅｍａｘとすると、消去セルの閾値電圧はＶｔｅｍｉｎ〜Ｖｔｅｍａｘの間に分布する。また、プログラムセルの閾値電圧分布における最小値をＶｔｐｍｉｎ、最大値をＶｔｐｍａｘとすると、プログラムセルの閾値電圧はＶｔｐｍｉｎ〜Ｖｔｐｍａｘの間に分布する。従って、蓄積トランジスタが消去状態であるか書き込み状態であるかを正確に判定するためには、読み出し処理時に読み出し対象の蓄積トランジスタの制御ゲートに印加する読み出し電圧Ｖｒ、消去セルの閾値電圧分布における最大値Ｖｔｅｍａｘ、及び、プログラムセルの閾値電圧分布における最小値Ｖｔｐｍｉｎは、Ｖｔｅｍａｘ＜Ｖｒ＜Ｖｔｐｍｉｎの関係でなければならない。更に、Ｖｔｐｍｉｎ−Ｖｔｅｍａｘの値、即ち、読み出しウィンドウＶｗの値は、読み出し対象の蓄積トランジスタが消去状態であるか書き込み状態であるかをセンスアンプにおいて正常に判定するために、十分な大きさである必要がある。この読み出しウィンドウＶｗの値が大きいほど読み出し易く、逆に、読み出しウィンドウＶｗの値が小さいほど読み出し難くなり、読み出しウィンドウＶｗの値が小さい場合には誤読み出しが生じることもある。
【００１０】
【特許文献１】特開２００１−２９８０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
読み出しウィンドウＶｗを大きくするためには、消去セルの閾値電圧分布の最大値Ｖｔｅｍａｘを下げるか、プログラムセルの閾値電圧分布の最小値Ｖｔｐｍｉｎを上げるかのどちらかが必要であるが、エンハンスメント型の蓄積トランジスタを用いた場合、消去セルの閾値電圧Ｖｔｅは、Ｖｔｅ＞０Ｖの条件があるためそれ以上下げることはできない。プログラムセルの閾値電圧Ｖｔｐについては、書き込み処理時に蓄積トランジスタのゲートに印加する書き込み電圧を上げることで閾値電圧を上げることができる。しかし、蓄積トランジスタの制御ゲートのゲート耐圧には上限があるため、蓄積トランジスタに設定できる閾値電圧には上限（Ｖｔｍａｘ）がある。従って、エンハンスメント型の蓄積トランジスタを用いた場合、０ＶとＶｔｍａｘの間に消去セルの閾値電圧分布とプログラムセルの閾値電圧分布を収める必要があるため、読み出しウィンドウＶｗの値を十分に大きく取れないという問題があった。
【００１２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、消去セルとプログラムセルの閾値電圧差を大きくし、読み出し処理及び消去処理をより正確に行なうことができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、制御ゲートと１対の電極と電荷の多寡により情報を記憶する電荷保持部を備える１または複数の蓄積トランジスタと、制御ゲートと１対の電極とを備える選択トランジスタとが直列接続されたメモリセルユニットを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルユニットの前記選択トランジスタの制御ゲートを夫々共通のワード線に接続し、同一列にある前記メモリセルユニットの対応する前記蓄積トランジスタの制御ゲートを夫々共通の書き込み制御線に接続し、行方向に隣接する２つの前記メモリセルユニットの前記直列接続の一方端同士を接続し、同一列にある前記メモリセルユニットの前記直列接続の一方端を共通の第１ビット線に接続し、同一列にある前記メモリセルユニットの前記直列接続の他方端を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる不揮発性半導体記憶装置であって、前記蓄積トランジスタが、当該蓄積トランジスタの前記電荷保持部の蓄積電荷量に応じてディプリーション型とエンハンスメント型の間で切り替わることを第１の特徴とする。
【００１４】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記蓄積トランジスタがＮ型ＭＯＳＦＥＴ構造を有し、読み出し処理時に、読み出し対象の前記蓄積トランジスタの前記制御ゲートに、前記１対の電極間がディプリーション型で導通しエンハンスメント型で非導通となる所定の電圧を印加し、前記読み出し対象の前記蓄積トランジスタと同一行にある読み出し対象外の前記蓄積トランジスタの前記制御ゲートに、前記蓄積トランジスタがディプリーション型であっても前記１対の電極間が非導通となる所定の負電圧を印加することを第２の特徴とする。
【００１５】
上記第１の特徴の本発明に係る不揮発性半導体記憶装置は、前記蓄積トランジスタがＮ型ＭＯＳＦＥＴ構造を有し、読み出し処理時に、読み出し対象の前記蓄積トランジスタの前記制御ゲートに、前記１対の電極間がディプリーション型で導通しエンハンスメント型で非導通となる所定の電圧を印加し、前記読み出し対象の前記蓄積トランジスタと同一行にある読み出し対象外の前記蓄積トランジスタの内、読み出し対象の前記蓄積トランジスタと行方向に隣接する読み出し対象外の前記蓄積トランジスタの前記制御ゲートに、前記蓄積トランジスタがディプリーション型であっても前記１対の電極間が非導通となる所定の負電圧を印加することを第３の特徴とする。
【００１６】
上記第２または３の特徴の本発明に係る不揮発性半導体記憶装置は、前記メモリセルユニットが、前記蓄積トランジスタの複数と前記選択トランジスタを直列接続してなり、前記メモリセルユニット内の複数の前記蓄積トランジスタの内の１つが読み出し対象として選択されている場合に、読み出し対象の前記蓄積トランジスタの制御ゲートに、前記１対の電極間がディプリーション型で導通しエンハンスメント型で非導通となる所定の電圧を印加し、読み出し対象の前記蓄積トランジスタを含む前記メモリセルユニット内の他の読み出し対象外の前記蓄積トランジスタの制御ゲートに、前記蓄積トランジスタがエンハンスメント型であっても前記１対の電極間が導通状態となる所定の正電圧を印加することを第４の特徴とする。
【発明の効果】
【００１７】
本発明によれば、メモリセルユニットの蓄積トランジスタが、当該蓄積トランジスタの電荷保持部の蓄積電荷量に応じてディプリーション型とエンハンスメント型の間で切り替わるため、消去セルの閾値電圧を負電圧に設定することが可能になり、消去セルの閾値電圧分布の最大値を下げることが可能になる。従って、電荷保持部の電荷蓄積量に関係なくエンハンスメント型となる蓄積トランジスタを用いる場合に比べ、プログラムセルの閾値電圧分布の最小値と消去セルの閾値電圧分布の最大値との差（読み出しウィンドウ）を大きくとることができる。これにより、読み出しマージンを大きくとることができることから読み出し処理をより正確に行い、誤判定を低減することが可能になる。従って、本発明は、従来技術に係る不揮発性半導体記憶装置に比べ、読み出し処理をより安定して行うことが可能になり、不揮発性半導体記憶装置の歩留まりを向上させることができる。
【００１８】
更に、本発明に係る不揮発性半導体記憶装置における消去セルの閾値電圧の値をより深い負電圧領域に設定すれば、消去セルの閾値電圧分布は、仮に従来技術に係る不揮発性半導体記憶装置の消去セルの閾値電圧分布より広範囲に分布していても、十分な読み出しマージンを確保することができる。このことは、消去処理において、消去処理が成功したとみなせる閾値電圧範囲を広くとることができ、消去処理を行なった蓄積トランジスタの閾値電圧が消去セルの閾値電圧範囲内に収まる確率を向上させることができることを意味している。即ち、本発明に係る不揮発性半導体記憶装置は消去処理の成功率が高いといえるので、従来の不揮発性半導体装置と同じ回数の消去処理を実行した場合には、歩留まりが高いことを意味している。
【００１９】
言い換えると、本発明に係る不揮発性半導体記憶装置では、消去処理の成功率を担保しつつ、消去処理の実行回数、即ち、消去パルス数を従来の不揮発性半導体記憶装置よりも少なく設定することが可能になることを意味している。例えば、消去処理を行なうために、従来のＳＳＩメモリに対して１ｍｓｅｃのパルス幅の消去パルスを１０回印加していたところ、本発明を適用することによりＳＳＩメモリに印加する消去パルス数を例えば５回に削減することが可能になるとすると、消去処理にかかる時間を従来の１／２に削減することができる。従って、本発明に係る不揮発性半導体記憶装置によれば、読み出し処理及び消去処理の成功率を向上させて歩留まりを向上させることができると共に、消去処理にかかる時間を短縮することが可能になる。
【００２０】
ところで、本発明に係る不揮発性半導体記憶装置では、メモリセルアレイが所謂仮想接地線型アレイ構造であるため、読み出し対象のメモリセルユニットと同一行の他のメモリセルユニットの選択トランジスタがオンするため、行方向に隣接するメモリセルユニットからの回り込み電流が問題となり得る。しかし、本発明では、各メモリセルユニット内の蓄積トランジスタの制御ゲートを、列方向に共通の書き込み制御線に接続しているので、選択されている別の蓄積トランジスタのオンオフを個別に制御可能となり、回り込み電流の影響を完全に排除して読み出しマージン内での読み出し速度の向上が図れる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２２】
〈第１実施形態〉
本発明装置の第１実施形態について図１〜図３を基に説明する。
【００２３】
先ず、本発明装置の構成について、図１を基に説明する。本発明装置１は、図１に示すように、アドレスデコーダ４からのアドレスデコード信号に基づいてメモリセルアレイ６の書き込み制御線Ｌ１〜Ｌｍ（ｍは１以上の整数）に印加する電圧を正電圧源２からの正電圧Ｖｐ、負電圧源３からの負電圧Ｖｍ及び接地電圧の何れかに切り替える電圧切り替え回路５、及び、メモリセルアレイ６を備えて構成されている。尚、図１では、メモリセルユニットＭ１２の蓄積トランジスタＴ２が読み出し対象である場合を示している。
【００２４】
メモリセルアレイ６は、制御ゲートとソース・ドレイン（１対の電極に相当）と電荷の多寡により情報を記憶する電荷保持部を備えるＮ型ＭＯＳＦＥＴ構造の蓄積トランジスタＴ２と、制御ゲートとソース・ドレイン（１対の電極に相当）を備える選択トランジスタＴ１とが直列接続されたメモリセルユニットＭＵ１１〜ＭＵｋｍ（ｋ及びｍは１以上の整数）を、行及び列方向にマトリクス状に配列して構成されており、蓄積トランジスタＴ２は、該電荷保持部の蓄積電荷量に応じて消去状態でディプリーション型となり、書き込み状態でエンハンスメント型となる。
【００２５】
更に、メモリセルアレイ６は、同一行にあるメモリセルユニットＭＵｉ１〜ＭＵｉｍ（ｉ＝１〜ｋ）の選択トランジスタＴ１の制御ゲートが、夫々共通のワード線ＷＬｉに接続されている。更に、行方向に隣接する２つのメモリセルユニットＭＵの直列接続の一方端同士が接続され、同一列にあるメモリセルユニットＭＵ１ｊ〜ＭＵｋｊ（ｊ＝１〜ｍ）の直列接続の一方端が共通の第１ビット線ＢＬｊ−１に接続され、同一列にあるメモリセルユニットＭＵ１ｊ〜ＭＵｋｊの直列接続の他方端が共通の第２ビット線ＢＬｊに接続され、第１ビット線と第２ビット線が夫々交互に複数本配置されている。
【００２６】
また、メモリセルアレイ６は、同一列にあるメモリセルユニットＭＵ１ｊ〜ＭＵｋｊ（ｊ＝１〜ｍ）の対応する蓄積トランジスタＴ２の制御ゲートが、夫々共通の書き込み制御線Ｌｊに接続され、該書き込み制御線Ｌｊは、夫々、後述する電圧切り替え回路５のスイッチ回路Ｓｊに接続されている。
【００２７】
電圧切り替え回路５は、図１に示すように、正電圧源２で生成される正電圧Ｖｐ、負電圧源３で生成される負電圧Ｖｍ及び接地電圧０Ｖを切り替えるスイッチ回路Ｓ１〜Ｓｍを、書き込み制御線Ｌ１〜Ｌｍ別に備えて構成されている。具体的には、電圧切り替え回路５は、アドレスデコーダ４からのアドレスデコード信号によって示されるアドレスに応じて、書き込み制御線Ｌ１〜Ｌｍ夫々に印加する電圧を設定し、該設定に基づいてスイッチ回路Ｓ１〜Ｓｍを夫々切り替える。
【００２８】
読み出し対象としてメモリセルユニットＭＵ１２の蓄積トランジスタＴ２を想定した場合、電圧切り替え回路５は、書き込み制御線Ｌ２と正電圧源２を接続するようにスイッチ回路Ｓ２を切り替え、読み出し対象のメモリセルユニットＭＵ１２の蓄積トランジスタＴ２の制御ゲートに正電圧源２からの正電圧Ｖｐを印加する。ここで、正電圧Ｖｐは、消去状態の蓄積トランジスタＴ２（消去セル）の閾値電圧分布の最大値Ｖｔｅｍａｘと書き込み状態の蓄積トランジスタＴ２（プログラムセル）の閾値電圧分布の最小値Ｖｔｐｍｉｎ（図３参照）の中間電圧である。更に、電圧切り替え回路５は、書き込み制御線Ｌ２以外の書き込み制御線Ｌ１、Ｌ３〜Ｌｍ夫々と負電圧源３を接続するようにスイッチ回路Ｓ１、Ｓ３〜Ｓｍを夫々切り替え、メモリセルユニットＭＵ１２と同一行にある読み出し対象外のメモリセルユニットＭＵ１１、ＭＵ１３〜ＭＵ１ｍ夫々の蓄積トランジスタＴ２の制御ゲートに負電圧源３からの負電圧Ｖｍを印加する。ここで、負電圧Ｖｍは、消去セルの閾値電圧分布の最小値Ｖｔｅｍｉｎ（図３参照）より負電圧に設定されている。このようにスイッチ回路Ｓ１〜Ｓｍを切り替えることで、読み出し対象外の蓄積トランジスタＴ２が消去状態であっても、完全にソース・ドレイン間がオフし、読み出し電流が読み出し対象外のメモリセルユニットＭＵを介して他のビット線ＢＬにリークするのを抑え、読み出し処理を正確に行なうことが可能になる。
【００２９】
次に、本実施形態における本発明装置１の読み出し処理の処理手順を図２に基づいて説明する。読み出し処理を開始すると、先ず、全てのワード線ＷＬ１〜ＷＬｋ及び書き込み制御線Ｌ１〜Ｌｍに０Ｖを印加する（ステップ＃１０１）。続いて、電圧切り替え回路５においてスイッチ回路Ｓ１、Ｓ３〜Ｓｍを切り替えることにより、読み出し対象外の蓄積トランジスタＴ２の制御ゲートに接続される書き込み制御線Ｌ１、Ｌ３〜Ｌｍに負電圧Ｖｍを印加する（ステップ＃１０２）。引き続き、読み出し対象のメモリセルユニットＭＵ１２の選択トランジスタＴ１に接続するワード線ＷＬ１に所望の電圧Ｖｓを印加し（ステップ＃１０３）する。引き続き、読み出し対象のメモリセルユニットＭＵ１２のソース側に位置するビット線ＢＬ０、ＢＬ１に所望の電圧Ｖｂ、例えば１Ｖを印加し、メモリセルユニットＭＵ１２のドレイン側に位置するビット線ＢＬ２〜ＢＬｍを接地する（ステップ＃１０４）。更に、読み出し対象の蓄積トランジスタＴ２の制御ゲートに接続する書き込み制御線Ｌ２に正電圧Ｖｐ（読み出し電圧Ｖｐ）を印加し（ステップ＃１０５）、読み出し処理を行う（ステップ＃１０６）。
【００３０】
ここで、図３は、本発明装置１における消去セルの閾値電圧分布とプログラムセルの閾値電圧分布を示している。本発明装置１の蓄積トランジスタＴ２はディプリーション型であるため、消去セルの閾値電圧Ｖｔｅを、Ｖｔｅ＜０となるように設定することができる。従って、本発明装置１における消去セルの閾値電圧分布の最大値Ｖｔｅｍａｘは、従来技術に係る不揮発性半導体記憶装置の消去セルの閾値電圧分布の最大値よりも小さくすることができる。このため、図３から分かるように、本発明装置１は、図８に示す従来技術に係る不揮発性半導体記憶装置の場合と比較して、消去セルの閾値電圧分布の最大値Ｖｔｅｍａｘとプログラムセルの閾値電圧分布の最小値Ｖｔｐｍｉｎとの差である読み出しウィンドウＶｗが大きく、読み出しマージンがより大きいため、より安定して読み出し処理を行なうことができるといえる。
【００３１】
〈第２実施形態〉
次に、本発明装置の第２実施形態について図４及び図５を基に説明する。本実施形態では、上記第１実施形態とは、読み出し処理における電圧印加方法が異なる場合について説明する。
【００３２】
具体的には、本実施形態では、読み出し処理時に、読み出し対象の蓄積トランジスタＴ２の制御ゲートに所定の正電圧Ｖｐを印加し、読み出し対象の蓄積トランジスタと同一行にある読み出し対象外の蓄積トランジスタＴ２の内、読み出し対象の蓄積トランジスタＴ２と行方向に隣接する読み出し対象外の蓄積トランジスタＴ２の制御ゲートに所定の負電圧Ｖｍを印加する。
【００３３】
図４は、本実施形態の読み出し処理時における本発明装置１の構成を示している。尚、ここでは、上記第１実施形態と同様に、メモリセルユニットＭＵ１２の蓄積トランジスタＴ２が読み出し対象である場合を想定している。
【００３４】
本実施形態の電圧切り替え回路５は、図４に示すように、読み出し処理時、書き込み制御線Ｌ２と正電圧源２を接続するようにスイッチ回路Ｓ２を切り替え、読み出し対象のメモリセルユニットＭＵ１２の蓄積トランジスタＴ２の制御ゲートに正電圧源２からの正電圧Ｖｐを印加する。更に、電圧切り替え回路５は、書き込み制御線Ｌ１及びＬ３と負電圧源３を接続するようにスイッチ回路Ｓ１及びＳ３を切り替え、メモリセルユニットＭＵ１２と行方向に隣接する読み出し対象外のメモリセルユニットＭＵ１１及びＭＵ１３の蓄積トランジスタＴ２の制御ゲートに負電圧源３からの負電圧Ｖｍを印加する。更に、電圧切り替え回路５は、書き込み制御線Ｌ４〜Ｌｍに０Ｖを印加するようにスイッチ回路Ｓ４〜Ｓｍを切り替え、メモリセルユニットＭＵ１２と同一行にある読み出し対象外のメモリセルユニットＭＵ１４〜ＭＵ１ｍの蓄積トランジスタＴ２の制御ゲートに０Ｖを印加する。
【００３５】
次に、本実施形態における本発明装置１の読み出し処理の処理手順を図５に基づいて説明する。本実施形態では、読み出し処理を開始すると、先ず、全てのワード線ＷＬ１〜ＷＷＬｋ及び書き込み制御線Ｌ１〜Ｌｍに０Ｖを印加する（ステップ＃２０１）。続いて、電圧切り替え回路５においてスイッチ回路Ｓ１及びＳ３を切り替えることにより、読み出し対象の蓄積トランジスタＴ２に行方向に隣接する読み出し対象外の蓄積トランジスタＴ２の制御ゲートに接続される書き込み制御線Ｌ１及びＬ３に負電圧Ｖｍを印加する（ステップ＃２０２）。更に、電圧切り替え回路５においてスイッチ回路Ｓ４〜Ｓｍを切り替えることにより、読み出し対象の蓄積トランジスタＴ２と同一行にある上記以外の他の読み出し対象外の蓄積トランジスタＴ２の制御ゲートに接続される書き込み制御線Ｌ４〜Ｌｍに０Ｖを印加する（ステップ＃２０３）。
【００３６】
引き続き、読み出し対象のメモリセルユニットＭＵ１２の選択トランジスタＴ１の制御ゲートに接続するワード線ＷＬ１に所望の電圧Ｖｓを印加する（ステップ＃２０４）。引き続き、読み出し対象のメモリセルユニットＭＵ１２のソース側に位置するビット線ＢＬ０、ＢＬ１に所望の電圧Ｖｂ、例えば１Ｖを印加し、メモリセルユニットＭＵ１２のドレイン側に位置するビット線ＢＬ２〜ＢＬｍを接地する（ステップ＃２０５）。更に、電圧切り替え回路５においてスイッチ回路Ｓ２を切り替えることにより、読み出し対象の蓄積トランジスタＴ２の制御ゲートに接続する書き込み制御線Ｌ２に所望の正電圧Ｖｐを印加し（ステップ＃２０６）、読み出し処理を行う（ステップ＃２０７）。
【００３７】
〈別実施形態〉
〈１〉上記各実施形態では、メモリセルユニットＭＵ１１〜ＭＵｋｍが１つの蓄積トランジスタＴ２と選択トランジスタＴ１とを備える構成である場合について説明したが、１つのメモリセルユニットが複数の蓄積トランジスタＴ２を備えていても良い。例えば、図６に示すように、２つの蓄積トランジスタＴ２と選択トランジスタＴ１とを備えるように構成しても良い。この場合は、２つの蓄積トランジスタＴ２と選択トランジスタＴ１の配置は任意に設定されていて良い。
【００３８】
尚、この場合には、同一列にあるメモリセルユニットＭＵの対応する蓄積トランジスタＴ２の制御ゲートを夫々共通の書き込み制御線Ｌに接続する。具体的には、例えば、図６（ａ）の場合、同一列にあるメモリセルユニットＭＵ１の右側に位置する蓄積トランジスタＴ２ｂの制御ゲート夫々を共通の書き込み制御線Ｌに接続し、該同一列にあるメモリセルユニットＭＵ１の左側に位置する蓄積トランジスタＴ２ａの制御ゲート夫々を、右側に位置する蓄積トランジスタＴ２ｂの制御ゲートに接続した書き込み制御線Ｌとは別の共通の書き込み制御線Ｌに接続する。
【００３９】
更に、メモリセルユニットＭＵが複数の蓄積トランジスタＴ２を備える場合、読み出し処理時、該メモリセルユニットＭＵ内の読み出し対象の蓄積トランジスタＴ２の制御ゲートに正電圧Ｖｐを、該メモリセルユニットＭＵ内の読み出し対象外の蓄積トランジスタＴ２の制御ゲートに正電圧Ｖｘを印加する。ここで、正電圧Ｖｘは、蓄積トランジスタＴ２が消去状態及び書き込み状態の何れであっても蓄積トランジスタＴ２のソース・ドレイン間が導通状態となる正電圧、即ち、図３に示すプログラムセルの閾値電圧分布の最大値Ｖｔｐｍａｘより大きい正電圧に設定する。具体的には、例えば、図６（ａ）に示すように、メモリセルユニットＭＵ１が蓄積トランジスタＴ２ａ及びＴ２ｂを備え、読み出し処理時、読み出し対象として蓄積トランジスタＴ２ａが選択されている場合、読み出し対象の蓄積トランジスタＴ２ａの制御ゲートに正電圧Ｖｐを印加し、読み出し対象外の蓄積トランジスタＴ２ｂの制御ゲートに正電圧Ｖｘを印加する。また、メモリセルユニットＭＵ１に行方向に隣接するメモリセルユニットＴ２内の蓄積トランジスタＴ２ｃの制御ゲートに負電圧Ｖｍを印加する。
【００４０】
〈２〉上記各実施形態では、読み出し対象の蓄積トランジスタＴ２の制御ゲートに正電圧Ｖｐを印加したが、これに限るものではなく、読み出し対象の蓄積トランジスタＴ２の制御ゲートに印加する電圧は、消去セルの閾値電圧分布の最大値Ｖｔｅｍａｘより大きく、プログラムセルの閾値電圧分布の最小値Ｖｔｐｍｉｎより小さい電圧であれば、負電圧や接地電圧に設定しても良い。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における概略構成を示す回路図
【図２】本発明に係る不揮発性半導体記憶装置の第１実施形態における処理手順を示すフロー図
【図３】ディプリーション型トランジスタの消去セル及びプログラムセルの閾値電圧分布例を示す概念図
【図４】本発明に係る不揮発性半導体記憶装置の第２実施形態における概略構成を示す回路図
【図５】本発明に係る不揮発性半導体記憶装置の第２実施形態における処理手順を示すフロー図
【図６】本発明に係る不揮発性半導体記憶装置の別実施形態におけるメモリセルユニットの構成を示す概略図
【図７】従来技術に係る不揮発性半導体記憶装置の概略構成を示す図
【図８】エンハンスメント型トランジスタの消去セル及びプログラムセルの閾値電圧分布例を示す概念図
【符号の説明】
【００４２】
１      本発明に係る不揮発性半導体記憶装置
２      正電圧源
３      負電圧源
４      アドレスデコーダ
５      電圧切り替え回路
６      メモリセルアレイ
ＢＬ    ビット線
ＷＬ    ワード線
ＭＵ    メモリセルユニット
Ｌ      書き込み制御線
Ｓ      スイッチ回路
Ｔ１    選択トランジスタ
Ｔ２    蓄積トランジスタ（ディプリーション型トランジスタ）
Ｔ２ａ  蓄積トランジスタ（ディプリーション型トランジスタ）
Ｔ２ｂ  蓄積トランジスタ（ディプリーション型トランジスタ）
Ｔ３    蓄積トランジスタ（エンハンスメント型トランジスタ）
Ｃ      メモリセルユニット
ＳＰＧ  スプリットゲート信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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