(57)【要約】【課題】順方向電圧低下が低減されたＩＧＢＴを提供すること。【解決手段】絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）は、第１の伝導型を有する基板と、第２の伝導型を有するその基板上のドリフト層とを備える。第２の伝導型は、第１の伝導型と反対である。ＩＧＢＴは、ドリフト層上に電流抑制層をさらに備える。電流抑制層は、第２の伝導型を有し、ドリフト層のドーピング濃度よりも大きなドーピング濃度を有する。第１の伝導型を有する井戸領域が、電流抑制層内にある。井戸領域は、電流抑制層の厚さよりも小さな接合深さを有し、電流抑制層は井戸領域の下に横方向に延在する。第２の伝導型を有するエミッタ領域が井戸領域内にある。【選択図】図２
2008211178.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート・バイポーラ・トランジスタであって、
第１の伝導型を有する基板と、
前記基板上に存在し、前記第１の伝導型と反対の第２の伝導型を有するドリフト層と、
前記ドリフト層上の電流抑制層であって、前記第２の伝導型を有し、前記ドリフト層のドーピング濃度よりも大きなドーピング濃度を有する電流抑制層と、
前記電流抑制層内に存在し、前記第１の伝導型を有する井戸領域であって、前記電流抑制層の厚さよりも小さな接合深さを有し、前記電流抑制層は、前記井戸領域の下に横方向に延在する井戸領域と、
前記井戸領域内に存在し、前記第２の伝導型を有するエミッタ領域と
を備えることを特徴とする絶縁ゲート・バイポーラ・トランジスタ。
【請求項２】
前記電流抑制層上の前記井戸領域上のゲート酸化膜と、
前記ゲート酸化膜層上のゲートと、
前記エミッタ領域上のエミッタ電極と
をさらに備えることを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項３】
前記電流抑制層は、エピタキシャル層を含むことを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項４】
前記基板は、オフアクシスｎ型炭化珪素基板を含み、
前記ドリフト層および前記電流抑制層は、ｐ型炭化珪素エピタキシャル層を含むことを特徴とする請求項３に記載の絶縁ゲート・バイポーラ・トランジスタ。 
【請求項５】
前記電流抑制層は、約１μｍの厚さを有することを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項６】
前記電流抑制層は、約１×１０15ｃｍ-3から約１×１０15ｃｍ-3の範囲のドーピング濃度を有することを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項７】
前記電流抑制層は、約１×１０16ｃｍ-3のドーピング濃度を有することを特徴とする請求項６に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項８】
前記ドリフト層は、約２×１０14ｃｍ-3から約２×１０14ｃｍ-3の範囲のドーピング濃度を有し、約１００μｍから約１２０μｍの範囲の厚さを有することを特徴とする請求項６に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項９】
前記第１の伝導型は、ｎ型を含み、前記第２の伝導型は、ｐ型を含むことを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項１０】
前記第１の伝導型は、ｐ型を含み、前記第２の伝導型は、ｎ型を含むことを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項１１】
前記基板とドリフト層との間のバッファ層であって、前記第２の伝導型を有するバッファ層をさらに備えることを特徴とする請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項１２】
前記井戸領域は、約０．５μｍの接合深さを有することを特徴とする請求項１２に記載の絶縁ゲート・バイポーラ・トランジスタ。
【請求項１３】
絶縁ゲート・バイポーラ・トランジスタを形成する方法であって、
第１の伝導型を有する基板を設けるステップと、
前記基板上にドリフト層を形成するステップであって、前記ドリフト層は、前記第１の伝導型と反対の第２の伝導型を有するステップと、
前記ドリフト層上に電流抑制層を形成するステップであって、前記電流抑制層は、前記第２の伝導型を有し、前記ドリフト層のドーピング濃度よりも大きなドーピング濃度を有するステップと、
前記電流抑制層内に井戸領域を形成するステップであって、前記井戸領域は、前記第１の伝導型を有するステップと、
前記井戸領域内にエミッタ領域を形成するステップであって、前記エミッタ領域は、前記第２の伝導型を有するステップと
を含むことを特徴とする絶縁ゲート・バイポーラ・トランジスタを形成する方法。
【請求項１４】
前記電流抑制層を形成するステップは、前記ドリフト層上にエピタキシャル層を成長するステップを含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記基板は、オフアクシスｎ型炭化珪素基板を含み、
前記ドリフト層を形成するステップは、前記基板上にｐ型炭化珪素エピタキシャル層を形成するステップを含み、
前記電流抑制層を形成するステップは、前記ドリフト層上にｐ型炭化珪素エピタキシャル層を形成するステップを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記電流抑制層は、約１μｍの厚さを有するように形成されることを特徴とする請求項１３に記載の方法。
【請求項１７】
前記電流抑制層は、約１×１０15ｃｍ-3から約１×１０15ｃｍ-3の範囲のドーピング濃度を有するように形成されることを特徴とする請求項１３に記載の方法。
【請求項１８】
前記電流抑制層は、約１×１０16ｃｍ-3のドーピング濃度を有するように形成されることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記井戸領域を形成するステップは、前記井戸領域が、前記電流抑制層の厚さよりも小さい接合深さを有するように形成されることを含むことを特徴とする請求項１３に記載の方法。
【請求項２０】
絶縁ゲート・バイポーラ・トランジスタであって、
ｎ型炭化珪素基板と、
前記ｎ型炭化珪素基板上のｐ型炭化珪素ドリフト層と、
前記ｐ型炭化珪素ドリフト層上のｐ型エピタキシャル炭化珪素電流抑制層であって、前記ｐ型炭化珪素ドリフト層のドーピング濃度よりも大きなドーピング濃度を有するｐ型エピタキシャル炭化珪素電流抑制層と、
前記エピタキシャル電流抑制層内のｎ+井戸領域であって、前記エピタキシャル電流抑制層の厚さよりも小さい接合深さを有するｎ+井戸領域と、
前記ｎ+井戸領域内のｐ+エミッタ領域と
を備えることを特徴とする絶縁ゲート・バイポーラ・トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその作製方法に関し、より詳細には、大電力絶縁ゲート・バイポーラ・トランジスタ及びその作製方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いて作られたパワーデバイスは、ＳｉＣの高臨界電界と広いバンドギャップのために、シリコン上のデバイスに比べて高速、大電力および／または高温用途に大きな利点をもつことが期待されている。約５ｋＶを超える電圧等の高電圧のブロッキングが可能なデバイスとしては、注入された少数キャリアがもたらす伝導率変調を介してドリフト層抵抗を低減するためのバイポーラ動作をすることが望ましい。しかしながら、炭化珪素でバイポーラデバイスを作製しようとするときの技術的な課題は、時間と共に順方向電圧の劣化が起こることであり、これはおそらく、炭化珪素単結晶中に底面転位（ＢＰＤ）が存在するためである。したがって、ＳｉＣショットキー・ダイオードやＭＯＳＦＥＴ等のユニポーラデバイスが大電力用途によく用いられる。
【０００３】
固有オン抵抗が約１００ｍΩ×ｃｍ2であり１０ｋＶのブロッキング能力を有するＳｉＣ  ＤＭＯＳＦＥＴデバイスが作製されている。ＤＭＯＳＦＥＴデバイスは、その多数キャリア的性質のため、例えば１００ｎｓ未満の非常に高速なスイッチング速度を示す。しかしながら、デバイスの所望のブロッキング電圧がたとえば１５ｋＶまたはそれ以上に増加するとき、ドリフト層の厚さが対応して増大するので、ＭＯＳＦＥＴデバイスのオン抵抗は大幅に増大する。高温ではバルクの移動度の減少により過度な電力消費が起こり、この問題はより深刻になる。
【０００４】
【特許文献１】米国特許第５９７２８０１号明細書
【非特許文献１】B. Hull, M. Das, J. Sumakeris, J. Richmond, and S. Krishinaswami, “Drift-Free10-kV 20-A 4H-SiC PiN Diodes,” Journal of Electrical Materials, Vol. 34, No. 4, 2005
【非特許文献２】Q. Zhang, C. Jonas, S. Ryu, A. Agarwal and J. Palmour, “Design and Fabrications of High Voltage IGBTs on 4H-SiC,” ISPSD Proceeding, 2006
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳｉＣ結晶材料成長の進展と共に、ＢＰＤ関連の問題を緩和するためのいくつかのアプローチが開発されてきた。たとえば、非特許文献１を参照されたい。この開発は、サイリスタ、ＧＴＯ等のＳｉＣバイポーラデバイスの開発および／または潜在的応用を促進する可能性がある。たとえサイリスタおよび／またはＧＴＯが低い順方向電圧低下を示したとしても、これらはゲート駆動および保護のために大きな体積の整流回路を必要とする。したがって、ＳｉＣバイポーラデバイスがゲートターンオフ機能を有することが望まれる。優れたオン状態特性、妥当なスイッチング速度、および／または優れた安全動作面積（ＳＯＡ）のために、４Ｈ−ＳｉＣ絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）がパワースイッチング用途により適当なものになってきている。
【０００６】
炭化珪素（ＳｉＣ）ＩＧＢＴデバイスは、大電力用途として、特に１０ｋＶを超えるブロッキング電圧を有するデバイスとして適当なデバイスであると考えられている。ＩＧＢＴの順方向電圧低下は、デバイスの全電力損失に影響を与える重要なデバイスパラメータである。したがって、低電力損失を達成するために、低い順方向電圧低下が望まれる。
【課題を解決するための手段】
【０００７】
本発明のいくつかの実施形態は、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を提供する。前記ＩＧＢＴは、第１の伝導型の基板と、前記基板上の第２の伝導型のドリフト層とを備える。前記第２の伝導型は、前記第１の伝導型と反対である。前記ＩＧＢＴ、前記ドリフト層上に電流抑制層をさらに備える。前記電流抑制層は、前記第２の伝導型を有し、前記ドリフト層のドーピング濃度よりも大きいドーピング濃度を有する。第１の伝導型の井戸領域が、前記電流抑制層内にあり、第２の伝導型のエミッタ領域が、前記井戸領域内にある。
【０００８】
前記ＩＧＢＴは、前記電流抑制層上の前記井戸領域上のゲート酸化膜と、前記ゲート酸化膜層上のゲートと、前記エミッタ領域上のエミッタ電極とをさらに備えてもよい。
【０００９】
前記電流抑制層には、エピタキシャル層を含めてもよい。特に、前記基板には、オフアクシスｎ型炭化珪素基板を含めてもよく、前記ドリフト層および前記電流抑制層には、ｐ型炭化珪素エピタキシャル層を含めてもよい。
【００１０】
前記電流抑制層は、約１μｍの厚さを有し、かつ／または約１×１０15ｃｍ-3から１×１０15ｃｍ-3の範囲のドーピング濃度を有してもよい。いくつかの実施形態では、電前記流抑制層は、約１×１０16ｃｍ-3のドーピング濃度を有してもよい。
【００１１】
前記ドリフト層は、約２×１０14ｃｍ-3から約２×１０14ｃｍ-3までの範囲のドーピング濃度と約１００μｍから約１２０μｍまでの範囲の厚さを有してもよい。
【００１２】
前記第１の伝導型にはｎ型を含め、前記第２の伝導型にはｐ型を含めてもよい。いくつかの実施形態では、前記第１の伝導型にはｐ型を含み、前記第２の伝導率にはｎ型を含めてもよい。
【００１３】
前記ＩＧＢＴは、前記基板と前記ドリフト層との間のバッファ層をさらに備えてもよく、前記バッファ層は、第２の伝導型を有してもよい。
【００１４】
前記井戸領域は、前記電流抑制層の厚さ未満の接合深さを有してもよい。具体的には、前記井戸領域は、約０．５μｍの接合深さを有してもよい。
【００１５】
本発明のいくつかの実施形態は、ＩＧＢＴを形成する方法を提供する。前記方法は、第１の伝導型を有する基板を設けるステップと、前記基板上にドリフト層を形成するステップとを含む。前記ドリフト層は、前記第１の伝導型と反対の第２の伝導型を有する。前記方法は、電流抑制層を前記ドリフト層上に形成するステップをさらに含む。前記電流抑制層は、第２の伝導型を有し、前記ドリフト層のドーピング濃度よりも大きなドーピング濃度を有する。第１の伝導型の井戸領域が、前記電流抑制層内に形成され、第２の伝導型のエミッタ領域が、前記井戸領域内に形成される。
【発明の効果】
【００１６】
本発明は、電流抑制層を備えることにより、順方向電圧低下が低減されたＩＧＢＴを提供することができる。
【発明を実施するための最良の形態】
【００１７】
本発明は、ＯＮＤ／ＤＡＲＰＡにより供与された契約第Ｎ０００１４−０５−Ｃ−０２０２号に基づく政府からの助成の下でなされたものである。政府は本発明に関して一定の権利を有する。
【００１８】
本発明をより理解するために本明細書に含まれ、本出願の一部を構成する添付図面は、本発明の特定の実施形態を示す。
【００１９】
以下、添付図面を参照して本発明の実施形態をより詳細に説明する。しかしながら、本発明は、多くの異なる形態で実施することができ、本明細書に開示されている実施形態に限定されるものと解すべきでない。むしろこれらの実施形態は、本開示が完全なものとなり、本発明の範囲を当業者に十分に伝えるようにするために提供される。本明細書を通じて、同様の数字は同様の要素に言及する。
【００２０】
様々な要素を記述するために、本明細書において「第１の」、「第２の」等の用語が使用されるが、これらの要素はこれらの用語によって限定されるべきではない。これらの用語は、１つの要素を別の要素と区別するために用いられているに過ぎない。例えば、本発明の範囲を逸脱することなく、第１の要素は第２の要素と呼ぶことができたものであり、同様に第２の要素は第１の要素と呼ぶことができたものである。本明細書で使用する用語「および／または」は、関連付けて列挙された１つまたは複数のものの任意のすべての組み合わせを含む。
【００２１】
本明細書で使用する用語は、特定の実施形態を記述することのみを目的とし、本発明を限定する意図ではない。本明細書で使用する単数形は、文脈から明らかにそうではない場合を除いて、複数形も含むことが意図されている。「備える」および／または「含む」（ｃｏｍｐｒｉｓｅｓ，ｃｏｍｐｒｉｓｉｎｇ，ｉｎｃｌｕｄｅｓ，ａｎｄ／ｏｒ  ｉｎｃｌｕｄｉｎｇ）という用語は、本明細書において用いられるとき、述べられた特徴（ｆｅａｔｕｒｅ）、整数、ステップ、操作、要素、および／または部品が存在することを明示するが、１つまたは複数の他の特徴、整数、ステップ、操作、要素、部品、および／またはそれらの群の存在または追加を排除しない。
【００２２】
別段の定めがない限り、本明細書で使用する（技術的および科学的用語を含む）すべての用語は、本発明が属する技術分野の当業者が一般に理解するのと同一の意味を有する。さらに、本明細書で使用される用語は、本明細書および関連技術の文脈における意味と一致した意味を有するものと解釈すべきであり、本明細書に明示的に別段の定めがない限り、理想化された又は過度に形式的な意味で解釈すべきでないということが理解されるだろう。
【００２３】
層、領域、または基板等の要素が、別の要素の「上に」存在する、または「上に」延在していると言及される場合、それは別の要素の上に直接に存在する、または上に直接に延在することができ、あるいは介在要素が存在してもよいということが理解されるだろう。対照的に、ある要素が別の要素の「上に直接に」存在する、または「上に直接に」延在すると言及される場合には、介在要素は存在しない。また、ある要素が別の要素に「接続されている」または「結合されている」と言及される場合、それは別の要素に直接に接続されている、または直接に結合されていることができ、あるいは介在要素が存在していてもよいことが理解されるだろう。対照的に、ある要素が別の要素に「直接に接続されている」または「直接に結合されている」と言及される場合には、介在要素は存在しない。
【００２４】
「下に」もしくは「上に」、または「上方に」もしくは「下方に」、または「水平に（“ｈｏｒｉｚｏｎｔａｌ”ｏｒ“ｌａｔｅｒａｌ”）」もしくは「垂直に」等の相対的用語は、本明細書では、ある要素、層または領域の別の要素、層または領域に対する図示されているような関係を記述するために用いられる。これらの用語は、図示された方向付けに加えて、デバイスの異なる方向付けも包含することを意図することが理解されるだろう。
【００２５】
本発明の実施形態は、本明細書では、本発明の理想化された実施形態（および中間段階の構造）を概略的に表わす断面図を参照して説明される。層および領域の厚さは、明瞭性のために図中では誇張されている場合がある。加えて、例えば製造技術および／または許容公差の結果として、図示の形状からの変動が予期される。それゆえ、本発明の実施形態は、本明細書に示された特定の領域の形状に限定されるものと解釈されるべきではなく、製造等に起因する形状の変動を含むことが意図されている。例えば、四角形として示されるイオン注入領域は、イオン注入領域から非注入領域へと不連続的に変化するのではなく、通常は端部において、円形もしくは曲がった形態および／または注入濃度の勾配を有する。同様に、注入により形成された埋込領域は、埋込領域と表面との間の注入が生じる領域にいくらかの注入をもたらす可能性がある。それゆえ、図示された領域は本質的に概略的であり、それらの形状はデバイスの領域の実際の形状を示すことが意図されておらず、本発明の範囲を限定することが意図されていない。
【００２６】
本発明のいくつかの実施形態は、ｎ型またはｐ型等の伝導型を有するものと特徴付けられた半導体層および／または領域に言及して説明され、伝導型は、層および／または領域中の多数キャリア濃度を示す。それゆえ、ｎ型材料は、負の電荷を有する電子が多数キャリアである平衡濃度を持ち、ｎ型材料は、正の電荷を有する正孔が多数キャリアである平衡濃度を持つ。いくつかの材料は、別の層または領域と比べて相対的に大きい（“＋”）または小さい（“−”）多数キャリア濃度を有することを示すために、（ｎ+、ｎ-、ｐ+、ｐ-、ｎ++、ｎ--、ｐ++、ｐ--等のように）“＋”または“−”とともに呼ばれる。しかしながら、このような記号は、ある層または領域の多数キャリアまたは少数キャリアの特定の濃度の存在を意味するものではない。
【００２７】
本発明のいくつかの実施形態は、大電力および／または高温用途に適した炭化珪素（ＳｉＣ）ＩＧＢＴを提供する。本発明のいくつかの実施形態は、４Ｈ−ＳｉＣ上の高電圧の平面ＩＧＢＴを提供する。
【００２８】
ＳｉＣを用いた平面ゲート  ５．８ｋＶ  ＩＧＢＴが、２００５年にｎ型基板上に作製された。非特許文献２を参照されたい。ｎチャネルＩＧＢＴに必要な、高品質、低抵抗のｐ−ＳｉＣ基板が存在しないため、ｐチャネルＩＧＢＴが選択された。このデバイスは、２５℃において−３０Ｖのゲートバイアスで、約５７０ｍΩ×ｃｍ2の微分オン抵抗（Ｒdiff,on）を示し、これは２００℃では約１１８ｍΩ×ｃｍ2に減少した。高いオン抵抗は、主にバルクのキャリア寿命が低いことと正孔のチャネル移動度が低いことに帰せられた。
【００２９】
平面ＩＧＢＴ構造のユニットセル１００を図１に示す。図１に示したデバイス１００の構造のような平面型デバイス構造は、プロセスの簡単化および／またはデバイスの信頼性の向上をもたらす。しかしながら、他のデバイス構造を有利に用いることもできる。
【００３０】
図１のデバイス１００は、ｎ型、８°オフアクシスの４Ｈ−ＳｉＣ基板１０上のｐ型バッファ層１２およびｐ型エピタキシャルドリフト層１４を備える。ｐ型ドリフト層１４は、約１００μｍから約１２０μｍの厚さを有し、約１０ｋＶのブロッキング能力を持たせるために約２×１０14ｃｍ-3から約６×１０14ｃｍ-3までの範囲のドーピング濃度でｐ型ドーパントをドープすることができる。ｐ型バッファ層１２は、約１から約２μｍの範囲の厚さを有し、約１×１０17ｃｍ-3のドーピング濃度でｐ型ドーパントをドープすることができる。ｐ型バッファ層１２は、パンチスルーが回避するためのチャネルストップ層として設けることができる。
【００３１】
この構造は、たとえば窒素およびアルミニウムの選択注入によってそれぞれ形成することができる、ｎ+井戸領域１８およびｐ+エミッタ領域２０をさらに備える。ｎ+井戸領域１８の接合深さは、約０．５μｍとしてもよい。構造１００は、ドリフト層１４の表面からｎ+井戸領域１８まで延在するｎ+コンタクト領域２２をさらに備える。ガードリング・ベースの終端（図示せず）をデバイスの周辺に設けてもよい。
【００３２】
ＪＦＥＴ領域２４は、隣接するｎ+井戸領域１８間のドリフト層１４内に、例えばアルミニウムを注入することによって形成することができる。ＪＦＥＴ領域２４は、隣接するｎ+井戸領域からのＪＦＥＴ抵抗を低減するためにｐ型ドーパントを注入してもよい。特に、ＪＦＥＴ注入ドーズは、注入損傷を許容水準に保ちながらＪＦＥＴ抵抗を低減するように選択される。いくつかの実施形態では、ＪＦＥＴ注入は、ＪＦＥＴ領域に約１×１０16ｃｍ-3のドーパント濃度を与えるのに十分なドーズで行うことができる。ＪＦＥＴ領域は、例えばエピタキシャル成長プロセスで形成してもよい。
【００３３】
いくつかの実施形態では、埋め込みチャネルをデバイス１００のＭＯＳチャネル領域２５内に設けてもよい。特に、閾値電圧を変更し、かつ／または反転層チャネル移動度を改良するために、ｐ+エミッタ領域２０とＪＦＥＴ領域２４との間のｎ+井戸領域１８のチャネル領域２５にアルミニウム等のｐ型ドーパントを注入してもよい。埋め込みチャネル層は、イオン注入および／またはエピタキシャル再成長技術を用いて形成してもよい。例えば、ｎ+井戸領域１８およびＪＦＥＴ注入の活性化熱処理の後で、埋め込みチャネル層をエピタキシャル再成長によって成長してもよい。この場合、埋め込みチャネルは、ｐ型エミッタ注入イオンを埋め込みチャネル再成長層へ持ち上げることによるラッチアップ（ｌａｔｃｈ−ｕｐ）を防止することができる深いｎ−井戸の形成を可能にしてもよい。深いｎ−井戸は、ｎ−井戸の抵抗を低下させ、デバイスのラッチアップ電流を増大させる。
【００３４】
埋め込みチャネルは、イオン注入によって形成してもよく、その場合、ドーズは必要な閾値調整量に応じて約５×１０11ｃｍ-2から約５×１０13ｃｍ-2の範囲である。特定の実施形態では、アルミニウムによる閾値調整注入は、３×１０12ｃｍ-2のドーズで行うことができる。注入エネルギーは、チャネルをデバイスの表面に配置するか、または表面から所望の距離に配置するように選択することができる。いくつかの実施形態では、閾値調整注入は、少なくとも約２５ｋｅＶの注入エネルギーで行うことができる。いくつかの実施形態では、閾値調整は、複数の注入を含んでもよい。特定の実施形態では、閾値調整は、合計１×１０13ｃｍ-2のドーズのアルミニウムイオンを、４５ｋｅＶにて８．４×１０11ｃｍ-2のドーズで、８５ｋｅＶにて１．１２×１０12ｃｍ-2のドーズで、１４０ｋｅＶにて１．５２×１０12ｃｍ-2のドーズで、２１０ｋｅＶにて１．９２×１０12ｃｍ-2のドーズで、３３０ｋｅＶにて４．６×１０12ｃｍ-2のドーズで注入することによって達成される。埋め込みチャネルは、ｐ型エピタキシャル成長によって形成されてもよい。その場合は、高いチャネル移動度および／または長いキャリア寿命が実現できる。
【００３５】
注入されたドーパントのすべては、約１６００℃の温度において、シリコン蒸気の加圧下で、かつ／またはグラファイト薄膜等の封入層で覆った状態で、構造を熱処理することで活性化される。高温熱処理は、炭化珪素エピタキシーの表面に損傷を与える可能性がある。そのようなダメージを減らすために、デバイスの表面上にグラファイト被覆を形成してもよい。注入イオンを活性化するためのデバイスの熱処理前に、熱処理中に構造の表面を保護するために、構造の上面／前面にグラファイト被覆が施してもよい。グラファイト被覆は、通常のレジスト塗布法によって塗布され、その厚さは約１μｍとすることができる。グラファイト被覆膜を加熱して、ドリフト層１４上に結晶性被膜を形成することができる。例えば、不活性ガス中で約１６００℃以上の温度において行うことのできる熱処理により、注入イオンは活性化される。具体的には、熱処理は、アルゴンガス中で約１６００℃の温度において５分間行うことができる。グラファイト被覆は、高温熱処理中のドリフト層１４の表面を保護するための助けになる。
【００３６】
グラファイト被覆はその後、例えば灰化と熱酸化によって除去することができる。
【００３７】
注入熱処理の後で、厚さ約１μｍの二酸化シリコンのフィールド酸化膜３０が堆積され、デバイスの活性領域を露出するようにパターン形成される。
【００３８】
最終的なゲート酸化膜厚さを４００−６００Åとして、ゲート酸化膜層３４をゲート酸化プロセスによって形成することができる。
【００３９】
特に、ゲート酸化膜は、ドライーウェット酸化プロセスによって成長することができる。このプロセスは、ドライ０2中でバルク酸化膜を成長した後、たとえば特許文献１に説明されているようにウェット０2中でバルク酸化膜を熱処理するプロセスであり、特許文献１の開示は、本明細書に山椒によりその全体が組み込まれる。本明細書で使用するとき、、ウェット０2中での酸化膜の熱処理とは、０2と水蒸気のＨ2０とを含んだ雰囲気中で酸化膜を熱処理することを指す。ドライ酸化膜成長とウェット酸化膜成長との間に熱処理を行ってもよい。ドライ０2酸化膜成長は、例えば、石英管内で最高約１、２００℃の温度にてドライ０2中で少なくとも約２．５時間行うことができる。ドライ酸化膜成長は、所望の厚さのバルク酸化膜層を成長するために行われる。ドライ酸化膜成長の温度は、酸化膜の成長速度に影響を与える可能性がある。例えば、処理温度が高いほど酸化膜の成長速度が速くなる場合がある。最高の成長温度は、用いる系に依存する可能性がある。
【００４０】
いくつかの実施形態では、ドライ０2酸化膜成長は、約１，１７５℃の温度、ドライ０2中、約３．５時間の条件で行われる。結果として得られる酸化膜層は、最高約１、２００℃の温度において不活性雰囲気下で熱処理することができる。具体的には、結果として得られる酸化膜層は、約１、１７５℃の温度においてＡｒガス中で約１時間熱処理することができる。ウェット０2酸化膜熱処理は、約９５０℃以下の温度において少なくとも約１時間行うことができる。ウェット０2熱処理の温度は、ＳｉＣ／Ｓｉ０2界面における更なる熱酸化膜成長を抑制するために制限を受ける場合がある。ＳｉＣ／Ｓｉ０2界面における熱酸化膜成長は、さらなる界面準位を導入する可能性がある。具体的には、ウェット０2酸化膜熱処理は、ウェット０2中、約９５０℃の温度において約３時間行うことができる。結果として得られるゲート酸化膜層の厚さは、約５００Åである場合がある。
【００４１】
ゲート酸化膜３４の形成後、ゲート抵抗を低減するために、ポリシリコンゲート３２が成膜され、例えばホウ素がドープされ、引き続いて電極形成プロセスが行われる場合がある。Ａｌ／Ｎｉ電極をｐ型オーミックエミッタ電極金属２８として成膜し、Ｎｉをｎ型コレクタ電極金属２６として成膜することができる。すべての電極は、高速昇温熱処理装置（ＲＴＡ）で焼結され、厚いＴｉ／Ａｕ層を電極パッド金属として用いることができる。
【００４２】
ＪＦＥＴ領域の抵抗は、バイス１００のオン状態順方向電圧の望ましくない増加につながる可能性がある。上述したように、ＪＦＥＴ領域２４の抵抗は、ＪＦＥＴ領域２４にイオン注入を行うことによって低減することができる。しかしながら、イオン注入は、結晶欠陥を誘起することができ、これは、ＪＦＥＴ領域２４におけるキャリア寿命を低減させる可能性がある。さらに、注入の深さは、最大注入エネルギーによって制限される。このことは、デバイス１００の井戸領域１８よりも深いところに注入されたＪＦＥＴ領域を形成することを困難にする可能性がある。
【００４３】
したがって、本発明のいくつかの実施形態は、深い接合、および良好な結晶品質を有する電流抑制層を形成するためにエピタキシャル成長を用いている。電流抑制層の深さおよびドーピング濃度は、ＩＧＢＴデバイスが低い順方向電圧低下／微分オン抵抗（ｌｏｗ  ｆｏｒｗａｒｄ  ｖｏｌｔａｇｅ  ｄｒｏｐ／ｄｉｆｆｅｒｅｎｔｉａｌ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ）を達成して、高いブロッキング能力を保持することが出来るように選択することができる。
【００４４】
図２は、本発明のいくつかの実施形態によるＩＧＢＴデバイス構造２００を示している。ＩＧＢＴ構造２００においては、ｐ型電流抑制層５４がドリフト層１４の上にエピタキシャル成長される。電流抑制層５４の厚さおよび／またはドーピング濃度は、デバイスの静特性と動特性における所望のトレードオフをもたらすように選択することができる。例えば、電流抑制層５４は、デバイス２００が所望のブロッキング能力を保ちながら低い順方向電圧低下を有するように設計することができる
電流抑制層５４は、約１×１０15ｃｍ-3から約１×１０17ｃｍ-3の範囲のドーピング濃度を有することができ、特定の実施形態では、約１×１０16ｃｍ-3の濃度でアルミニウムをドープすることができる。それゆえ、電流抑制層５４は、ＪＦＥＴ領域３４にイオン注入を行うことなく、ｎ+井戸１８の近傍にＪＦＥＴ領域３４を提供することができる。ｎ+井戸１８、ｐ+エミッタ領域２０およびｎ+電極領域２２は、例えば上述した注入条件を用いて電流抑制層５４内にイオン注入を行うことによって形成するすることができる。いくつかの実施形態では、電流抑制層５４は約１μｍの厚さを有することができる。
【００４５】
電流抑制層５４が存在すると、ＩＧＢＴのオン抵抗に対して有利になる可能性がある。例えば、電流抑制層５４は、ＮＰＮ  ＢＪＴの電流利得を低下させることによって、ｎ+井戸領域１８、ｐ-ドリフト層１４およびｎ+基板１０によって形成されるデバイスのバイポーラ接合トランジスタ（ＢＪＴ）部分において電流の伝導を抑制することができる。このことは、ＭＯＳチャネル領域２５の下に正孔の蓄積を促進させることになる。それゆえ、本発明の実施形態によるＩＧＢＴデバイスのキャリア分布は、ＰｉＮダイオードのオン状態のそれに近づく。
【００４６】
加えて、ＪＦＥＴ領域３４における高ドーピング濃度は、ＪＦＥＴ領域３４のオン状態抵抗を低減することができる。更にエピタキシャル成長電流抑制層５４は、長いキャリア寿命を有し、これはＪＦＥＴ領域３４におけるキャリア再結合を減少させることができる。
【００４７】
図３は、本発明のいくつかの実施形態によるＩＧＢＴデバイスのオン状態Ｊ−Ｖ特性のグラフである。特に、図３は、イオン注入されたＪＦＥＴ領域を有するＩＧＢＴと電流抑制層構造を有するＩＧＢＴとの順方向Ｊ−Ｖ特性を室温で比較している。両方のデバイス共に、ＪＦＥＴ領域の形成を除いて、上述したのと同じ設計およびプロセスを用いて作製されたものである。図３において曲線群８２は、イオン注入されたＪＦＥＴ領域を有するＩＧＢＴのＪ−Ｖ曲線であり、一方、曲線群８４は、電流抑制層５４を有するＩＧＢＴのＪ−Ｖ曲線を表す。電流抑制層５４を有するＩＧＢＴのオン抵抗の低減は、図３において明らかである。
【００４８】
イオン注入されたＪＦＥＴ領域を有するＩＧＢＴに対しては、−２０Ｖのゲートバイアスにて８．７Ｖ（微分オン抵抗は８８ｍΩ×ｃｍ2）の順方向電圧低下が室温で測定された。一方、電流抑制層構造を有するＩＧＢＴに対しては５．５Ｖ（微分オン抵抗は２６ｍΩ×ｃｍ2）の順方向電圧低下が室温で測定された。この結果は約３７％という順方向電圧の大きな低減を示すものである。
【００４９】
図４および５は、本発明のいくつかの実施形態によるＩＧＢＴデバイスについて、シミュレートしたブロッキング電圧および順方向電圧低下と電流抑制層のドーピング濃度との関係をそれぞれ表すグラフである。シミュレートしたデバイスでは、ドリフト層１４は１２０μｍの厚さを有し、電流抑制層５４は１μｍの厚さを有した。
【００５０】
図４に示すように、電流抑制層５４を有するＩＧＢＴのブロッキング電圧は、ドーピング濃度が最高約２×１０16ｃｍ-3になるまでは高い値を維持し、ドーピング濃度が増加すると共に減少が始まる。図５に示すように、電流抑制層５４を有するＩＧＢＴの順方向電圧は、ドーピングが約１×１０15ｃｍ-3から約２×１０16ｃｍ-3へ増加するにつれて減少する。約２×１０16ｃｍ-3以上になると、順方向電圧の減少は横ばいになる傾向にある。したがって、上に記したように、電流抑制層５４のドーピングは、許容できる程度に高いブロッキング電圧を維持しながらオン状態の順方向電圧が許容できる程度に低くなるように選択することができる。
【００５１】
本発明のいくつかの実施形態は、ｎ型基板およびｐ型ドリフト層を有し、ドリフト層に注入される少数キャリアは電子を含む炭化珪素ＩＧＢＴデバイスに関して記述してきたが、本発明はこれらに限定されるものではなく、ｐ型基板および／またはｎ型ドリフト層を有するデバイスにおいても実施可能であることが理解されることであろう。
【００５２】
図面および明細書において、本発明の典型的な実施形態が開示されてきた。特定の用語を用いたが、それらは一般的で記述目的だけに用いられていて、限定する目的で用いたものではない。本発明の範囲は添付の特許請求の範囲により規定される。
【図面の簡単な説明】
【００５３】
【図１】従来のＩＧＢＴデバイスの断面図である。
【図２】本発明のいくつかの実施形態によるＩＧＢＴデバイスの断面図である。
【図３】本発明のいくつかの実施形態によるＩＧＢＴデバイスのオン状態のＪ−Ｖ特性のグラフである。
【図４】本発明のいくつかの実施形態によるＩＧＢＴデバイスのブロッキング電圧と電流抑制層のドーピング濃度との関係をシミュレーションした結果を表すグラフである。
【図５】本発明のいくつかの実施形態によるＩＧＢＴデバイスについて、順方向電圧ドロップと電流抑制層のドーピング濃度との関係をシミュレーションした結果を表すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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