(57)【要約】【課題】キャリブレーションを高速化する。【解決手段】ＶＣＯ１６は、入力された制御電圧Ｖｃｎｔに応じた周波数ｆｏｓｃで発振し、ある制御電圧Ｖｃｎｔに対する発振周波数ｆｏｓｃを可変とするための調節用キャパシタ５０ａ、５０ｂを含む。分周器１８は、ＶＣＯ１６の出力信号ＯＵＴを、所定の基準クロックＲＥＦの周波数と一致するように分周する。位相比較部２は、分周器１８の出力信号ＯＵＴ２と、基準クロックＲＥＦの位相を比較し、位相差に応じた電圧を制御電圧ＶｃｎｔとしてＶＣＯ１６に出力する。容量調節部３０は、所定のキャリブレーション期間中に、周波数がロック状態した状態で、制御電圧Ｖｃｎｔが所定の電圧範囲に含まれるように、調節用キャパシタ５０の容量値を調節する。ループ制御部４０は、キャリブレーション期間中と、通常動作期間中とで、当該位相同期回路１００のループ特性を変化させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力された制御電圧に応じた周波数で発振し、ある制御電圧に対する発振周波数を可変とするための調節用キャパシタを含む電圧制御発振器と、
前記電圧制御発振器の出力信号を、所定の基準クロックの周波数と一致するように分周する分周器と、
前記分周器の出力信号と、前記基準クロックの位相を比較し、位相差に応じた電圧を前記制御電圧として前記電圧制御発振器に出力する位相比較部と、
所定のキャリブレーション期間中に、周波数がロック状態した状態で、前記制御電圧が所定の電圧範囲に含まれるように、前記調節用キャパシタの容量値を調節する容量調節部と、
前記キャリブレーション期間中と、通常動作期間中とで、当該位相同期回路のループ特性を変化させるループ制御部と、
を備えることを特徴とする位相同期回路。
【請求項２】
前記ループ制御部は、
前記キャリブレーション期間中のループ帯域を、通常動作期間中のループ帯域よりも広く設定することを特徴とする請求項１に記載の位相同期回路。
【請求項３】
前記位相比較部は、
前記分周器の出力信号と、所定の周波数の基準クロックの位相差に応じた位相差信号を生成する位相比較器と、
前記位相差信号に応じて、充電電流、または放電電流を生成するチャージポンプ回路と、
前記チャージポンプ回路によって充電または放電されるキャパシタを含むループフィルタと、
を含み、
前記ループ制御部は、前記キャリブレーション期間中のループ帯域を、通常動作期間中のループ帯域よりも広く設定することを特徴とする請求項２に記載の位相同期回路。
【請求項４】
前記ループ制御部は、
前記キャリブレーション期間中のループゲインを、通常動作期間中のループゲインよりも高く設定することを特徴とする請求項１に記載の位相同期回路。
【請求項５】
前記位相比較部は、
前記分周器の出力信号と、所定の周波数の基準クロックの位相差に応じた位相差信号を生成する位相比較器と、
前記位相差信号に応じて、充電電流、または放電電流を生成するチャージポンプ回路と、
前記チャージポンプ回路によって充電または放電されるキャパシタを含むループフィルタと、
を含み、
前記ループ制御部は、前記キャリブレーション期間中の充電電流、放電電流を、通常動作期間中の充電電流、放電電流よりも大きく設定することを特徴とする請求項４に記載の位相同期回路。
【請求項６】
前記ループ制御部は、
前記キャリブレーション期間中の前記基準クロックの周波数を、通常動作期間中の前記基準クロックの周波数よりも高く設定することを特徴とする請求項１に記載の位相同期回路。
【請求項７】
前記容量調節部は、
前記制御電圧を、前記所定の電圧範囲の上限を規定する上限しきい値電圧と比較する第１コンパレータと、
前記制御電圧を、前記所定の電圧範囲の下限を規定する下限しきい値電圧と比較する第２コンパレータと、
前記第１、第２コンパレータの出力信号にもとづいて、前記調節用キャパシタの容量値を調節するデコーダと、
を含むことを特徴とする請求項１に記載の位相同期回路。
【請求項８】
前記調節用キャパシタは、容量値の比が、１：２：…：２ｎ−１に設定され、スイッチを介して並列に接続されるｎ個（ｎは２以上の整数）の第１〜第ｎキャパシタを含み、
前記デコーダは、各キャパシタごとに設けられたスイッチのオン、オフによって、前記調節用キャパシタの容量値を、０から２ｎ−１の範囲で調節するものであり、さらに、
初期状態において、前記調節用キャパシタの容量値を２ｎ−１に設定し、
その後、変数ｉを１から順に１つずつ増加させていき、第１、第２コンパレータによるｉ回目の比較結果に応じて、前記調節用キャパシタの容量値を（２ｎ−ｉ−１）だけ増加、または減少させる動作を繰り返すことにより、前記調節用キャパシタの容量値を設定することを特徴とする請求項７に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準となるクロックに同期して発振する位相同期回路（Phase Locked Loop:以下、ＰＬＬ回路という）に関する。
【背景技術】
【０００２】
高周波信号を利用する携帯電話端末をはじめとするさまざまな電子機器において、ＰＬＬ回路が利用される。ＰＬＬ回路は、外部から入力される基準クロック信号にもとづいて、その出力信号の周波数を、基準クロック信号の周波数に所定比を乗じた値に安定化させる。一般にＰＬＬ回路は、電圧制御発振器（Voltage Control Oscillator:ＶＣＯ）、分周器、位相比較器、ループフィルタを含んで構成される。
【０００３】
ＶＣＯは、入力された制御電圧に応じた周波数で発振する。分周器は、ＶＣＯの出力信号を分周する。位相比較器は、分周器の出力と、基準クロック信号の位相比較を行い、位相差に応じた信号を出力する。ループフィルタは、位相比較器の出力信号をフィルタリングし、ＶＣＯに制御電圧として帰還する。
【０００４】
ＶＣＯを構成する素子の製造ばらつきに起因して、ＶＣＯの発振周波数と制御電圧の関係は、個体に応じて異なる。この個体差を解消するために、キャリブレーションが行われる。特許文献１、２には関連技術が記載される。キャリブレーションを電子機器に搭載された動作状態で実行する場合、短時間で行う必要がある。
【特許文献１】特開平１１−２３４１２４号公報
【特許文献２】特開２００３−７８４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その包括的な目的は、キャリブレーションを高速に実行可能なＰＬＬ回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様の位相同期回路は、入力された制御電圧に応じた周波数で発振し、ある制御電圧に対する発振周波数を可変とするための調節用キャパシタを含む電圧制御発振器と、電圧制御発振器の出力信号を、所定の基準クロックの周波数と一致するように分周する分周器と、分周器の出力信号と、基準クロックの位相を比較し、位相差に応じた電圧を制御電圧として電圧制御発振器に出力する位相比較部と、所定のキャリブレーション期間中に、周波数がロック状態した状態で、制御電圧が所定の電圧範囲に含まれるように、調節用キャパシタの容量値を調節する容量調節部と、キャリブレーション期間中と、通常動作期間中とで、当該位相同期回路のループ特性を変化させるループ制御部と、を備える。
【０００７】
この態様によると、周波数がロックされる状態において、制御電圧が所定の電圧範囲に含まれるようにキャリブレーションを実行することができる。このキャリブレーション期間中に、ループ特性を変化させることにより、周波数ロックがかかるまでの時間を短縮できるため、キャリブレーション時間を短縮することができる。
【０００８】
ループ制御部は、キャリブレーション期間中のループ帯域を、通常動作期間中のループ帯域よりも広く設定してもよい。
位相比較部は、分周器の出力信号と、所定の周波数の基準クロックの位相差に応じた位相差信号を生成する位相比較器と、位相差信号に応じて、充電電流、または放電電流を生成するチャージポンプ回路と、チャージポンプ回路によって充電または放電されるキャパシタを含むループフィルタと、を含んでもよい。ループ制御部は、キャリブレーション期間中のループ帯域を、通常動作期間中のループ帯域よりも広く設定してもよい。
【０００９】
ループ制御部は、キャリブレーション期間中のループゲインを、通常動作期間中のループゲインよりも高く設定してもよい。
位相比較部は、分周器の出力信号と、所定の周波数の基準クロックの位相差に応じた位相差信号を生成する位相比較器と、位相差信号に応じて、充電電流、または放電電流を生成するチャージポンプ回路と、チャージポンプ回路によって充電または放電されるキャパシタを含むループフィルタと、を含んでもよい。ループ制御部は、キャリブレーション期間中の充電電流、放電電流を、通常動作期間中の充電電流、放電電流よりも大きく設定してもよい。
【００１０】
ループ制御部は、キャリブレーション期間中の基準クロックの周波数を、通常動作期間中の基準クロックの周波数よりも高く設定してもよい。
【００１１】
容量調節部は、制御電圧を所定の電圧範囲の上限を規定する上限しきい値電圧と比較する第１コンパレータと、制御電圧を所定の電圧範囲の下限を規定する下限しきい値電圧と比較する第２コンパレータと、第１、第２コンパレータの出力信号にもとづいて、容量値を調節するデコーダと、を含んでもよい。
【００１２】
調節用キャパシタは、容量値の比が、１：２：…：２ｎ−１に設定され、スイッチを介して並列に接続されるｎ個（ｎは２以上の整数）の第１〜第ｎキャパシタを含んでもよい。デコーダは、各キャパシタごとに設けられたスイッチのオン、オフによって、調節用キャパシタの容量値を、０から２ｎ−１の範囲で調節してもよい。さらに、デコーダは、初期状態において、前記調節用キャパシタの容量値を２ｎ−１に設定し、その後、変数ｉを１から順に１つずつ増加させていき、第１、第２コンパレータによるｉ回目の比較結果に応じて、調節用キャパシタの容量値を（２ｎ−ｉ−１）だけ増加させ、または（２ｎ−ｉ−１）だけ減少させる動作を繰り返すことにより、調節用キャパシタの容量値を設定してもよい。
この場合、最大で（ｎ＋１）回の比較によって、キャリブレーションを完了することができるため、キャリブレーション時間を短縮できる。
【発明の効果】
【００１３】
本発明によれば、キャリブレーションを高速に実行できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１５】
本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１６】
図１は、実施の形態に係るＰＬＬ回路１００の構成を示す回路図である。たとえば、ＰＬＬ回路１００は携帯電話端末などの無線通信機器に搭載される。無線通信機器には、数百ＭＨｚ〜数ＧＨｚの高周波信号が必要とされる。本実施の形態に係るＰＬＬ回路１００は、こうした高周波信号を生成する用途に好適に使用できる。
【００１７】
以下、ＰＬＬ回路１００の構成について説明する。ＰＬＬ回路１００は、位相比較部２、ＶＣＯ１６、分周器１８、容量調節部３０、ループ制御部４０を備える。ＰＬＬ回路１００には、所定の周波数を有する基準クロックＲＥＦが入力される。ＰＬＬ回路１００は、基準クロックＲＥＦのｍ倍の周波数を有する出力信号ＯＵＴを生成する。
【００１８】
ＶＣＯ１６は、入力された制御電圧Ｖｃｎｔに応じた周波数で発振する。ＶＣＯ１６は、ある制御電圧Ｖｃｎｔに対する発振周波数ｆｏｓｃが可変に構成される。
【００１９】
ＶＣＯ１６は、インダクタＬ１０、Ｌ１１、キャパシタＣ１０、Ｃ１１、可変容量ダイオード（バリキャップ）Ｄ１０、Ｄ１１、トランジスタＭ１０、Ｍ１１、および調節用キャパシタ５０ａ、５０ｂを含む。
【００２０】
可変容量ダイオードＤ１０、Ｄ１１はカソードが共通に接続され、制御電圧Ｖｃｎｔが入力される。可変容量ダイオードＤ１０、Ｄ１１それぞれのアノードと、電源ラインＶｄｄの間には、インダクタＬ１０、Ｌ１１がそれぞれ設けられる。キャパシタＣ１０、Ｃ１１はそれぞれ、インダクタＬ１０、Ｌ１１と並列に接続される。
【００２１】
トランジスタＭ１０、Ｍ１１はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＭ１０のソースは接地され、そのドレインは可変容量ダイオードＤ１０のアノードと接続される。同様に、トランジスタＭ１１のソースは接地され、そのドレインは可変容量ダイオードＤ１１のアノードと接続される。トランジスタＭ１０のゲートはトランジスタＭ１１のドレインと接続され、トランジスタＭ１１のゲートはトランジスタＭ１０のドレインと接続される。
【００２２】
調節用キャパシタ５０ａ、５０ｂは、ある制御電圧Ｖｃｎｔに対する発振周波数ｆｏｓｃを調節するために設けられる。
調節用キャパシタ５０ａ、５０ｂは、それぞれ、トランジスタＭ１０、Ｍ１１と並列に設けられる。
【００２３】
ＶＣＯ１６の発振周波数は、可変容量ダイオードＤ１０、Ｄ１１、キャパシタＣ１０、Ｃ１１および調節用キャパシタ５０ａ、５０ｂの合成容量と、インダクタＬ１０、Ｌ１１のインダクタンスの積に応じて変化する。制御電圧Ｖｃｎｔが変化すると、可変容量ダイオードＤ１０、Ｄ１１の容量値が変化し、発振周波数ｆｏｓｃが変化する。なお、ＶＣＯ１６の構成は図１のそれに限定されず、その他の構成のＶＣＯを用いてもよい。ＶＣＯ１６は制御電圧Ｖｃｎｔに応じて変化する容量成分と、制御電圧Ｖｃｎｔとは無関係に外部からの制御によって調節可能な容量成分とを含んで構成すればよい。
【００２４】
図１の回路では、調節用キャパシタ５０ａ、５０ｂは同一の構成であるから、調節用キャパシタ５０ｂについてのみ説明する。調節用キャパシタ５０ｂは、複数ｎ（＝４）個の第１〜第４キャパシタＣ１〜Ｃ４と、それぞれに直列に接続された第１〜第４スイッチＳＷ１〜ＳＷ４を含む。第１〜第４スイッチＳＷ１〜ＳＷ４のオン、オフ状態に応じて、第１〜第４キャパシタＣ１〜Ｃ４は並列に接続される。
【００２５】
本実施の形態において、第１〜第４キャパシタＣ１〜Ｃ４の容量値は、１：２：４：８に設定される。つまり、各キャパシタの容量値は２のべき乗に設定される。単位容量をＣｕと書くと、すべてのスイッチＳＷ１〜ＳＷ４がオフの状態において、調節用キャパシタ５０の合成容量は０となり、すべてのスイッチＳＷ１〜ＳＷ４がオンの状態において１５×Ｃｕとなる。つまり、各スイッチＳＷ１〜ＳＷ４のオンオフによって４ビットで容量値を制御することができる。調節用キャパシタ５０ａ、５０ｂのスイッチは、連動して同じように動作する。
【００２６】
分周器１８は、ＶＣＯ１６の出力信号ＯＵＴを、所定の基準クロックＲＥＦの周波数と一致するように分周する。分周比は、ｍである。位相比較部２は、分周器１８から出力される分周された出力信号ＯＵＴ２と、基準クロックＲＥＦの位相を比較し、位相差に応じた電圧を、制御電圧ＶｃｎｔとしてＶＣＯ１６に出力する。
【００２７】
位相比較部２は、位相比較器１０、チャージポンプ回路１２、ループフィルタ１４を含む。
位相比較器１０は、基準クロックＲＥＦと分周された出力信号ＯＵＴ２の位相を比較し、どちらの位相が進んでいるかに応じて、アップ信号またはダウン信号を出力する。チャージポンプ回路１２は、位相比較器１０から出力されるアップ信号・ダウン信号（位相差信号ともいう）に応じて、充電電流または放電電流を生成する。
【００２８】
ループフィルタ１４は、スイッチＳＷ２０、ＳＷ２１、キャパシタＣ２０、Ｃ２１、抵抗Ｒ２１を含む。スイッチＳＷ２０、キャパシタＣ２０は、チャージポンプ回路１２の出力端子と接地端子間に直列に接続される。スイッチＳＷ２１、抵抗Ｒ２１、キャパシタＣ２１も同様に、チャージポンプ回路１２の出力端子と接地端子間に直列に接続される。
キャパシタＣ２０、Ｃ２１は、チャージポンプ回路１２により生成される充電電流・放電電流によって充放電されるキャパシタとして機能するとともに、ＣＲフィルタの構成要素となっている。
【００２９】
スイッチＳＷ２０、ＳＷ２１のオン、オフ状態に応じて、ループフィルタ１４のカットオフ周波数が変化する。ループフィルタ１４は、フィルタリングされた制御電圧Ｖｃｎｔを、ＶＣＯ１６へとフィードバックする。
キャパシタＣ２０、Ｃ２１を充電、または放電することにより、キャパシタには位相差に応じた電荷が蓄えられ、位相差に応じた制御電圧Ｖｃｎｔが生成される。
【００３０】
容量調節部３０は、所定のキャリブレーション期間中に、周波数がロック状態した状態で、制御電圧Ｖｃｎｔが所定の電圧範囲に含まれるように、調節用キャパシタ５０ａ、５０ｂの容量値を調節する。
容量調節部３０は、第１コンパレータ２０、第２コンパレータ２２、第１ラッチ回路２４、第２ラッチ回路２６、デコーダ２８を含む。
【００３１】
第１コンパレータ２０は、制御電圧Ｖｃｎｔを、所定の電圧範囲の上限を規定する上限しきい値電圧ＶＨと比較する。第２コンパレータ２２は、制御電圧Ｖｃｎｔを所定の電圧範囲の下限を規定する下限しきい値電圧ＶＬと比較する。第１ラッチ回路２４、第２ラッチ回路２６はそれぞれ、第１コンパレータ２０、第２コンパレータ２２の出力信号Ｓ１、Ｓ２をラッチする。第１コンパレータ２０の出力信号Ｓ１は、Ｖｃｎｔ＞ＶＨのときハイレベル（Ｈ）、Ｖｃｎｔ＜ＶＨのときローレベル（Ｌ）となる。また、第２コンパレータ２２の出力信号Ｓ２は、Ｖｃｎｔ＞ＶＬのときハイレベル、Ｖｃｎｔ＜ＶＬのときローレベルとなる。
【００３２】
信号Ｓ１、Ｓ２の組み合わせにより、３つの状態が判定される。
１．  第１状態（Ｓ１＝Ｓ２＝Ｌ）
制御電圧Ｖｃｎｔが、電圧範囲の下側に外れた状態（Ｖｃｎｔ＜ＶＬ）を示す。
２．  第２状態（Ｓ１＝Ｓ２＝Ｈ）
制御電圧Ｖｃｎｔが、電圧範囲の上側に外れた状態（ＶＨ＜Ｖｃｎｔ）を示す。
３．  第３状態（Ｓ１＝Ｌ、Ｓ２＝Ｈ）
制御電圧Ｖｃｎｔが電圧範囲に含まれた状態（ＶＬ＜Ｖｃｎｔ＜ＶＨ）を示す。
【００３３】
デコーダ２８は、ラッチされた第１コンパレータ２０、第２コンパレータ２２の出力信号Ｓ１、Ｓ２にもとづいて、調節用キャパシタ５０の容量値を調節する。以下、調節用キャパシタ５０の調節について説明する。
【００３４】
デコーダ２８は、各スイッチＳＷ１〜ＳＷ４のオンオフ状態を４ビットの制御データＳＷＤＡＴＡ［３：０］として保持する。制御データＳＷＤＡＴＡのＭＳＢ（Most Significant Bit）は、第４スイッチＳＷ４のオン、オフに対応づけられ、ＬＳＢ（Least Significant Bit）は、第１スイッチＳＷ１のオン、オフに対応づけられる。なお、１がオンを、０がオフに対応する。
【００３５】
その結果、調節用キャパシタ５０の容量値が、０×ＣＵから１５×ＣＵ（＝ＣＵ×２ｎ−１）の範囲で調節される。
【００３６】
デコーダ２８は、第１状態〜第３状態に応じて、制御データＳＷＤＡＴＡを増減させる。つまりデコーダ２８は加減算回路で構成することができる。
デコーダ２８は、第１状態を判定すると、制御データＳＷＤＡＴＡの値を減少させ、第２状態を判定すると、制御データＳＷＤＡＴＡの値を増加させる。デコーダ２８は、第３状態に安定化するまで、制御データＳＷＤＡＴＡの増減を繰り返す。
【００３７】
より具体的には、以下の動作を行ってもよい。
デコーダ２８は、初期状態において、制御データＳＷＤＡＴＡを半値［１０００］に設定し、第４スイッチＳＷ４（ｎ＝４）のみをオンした状態に設定して、調節用キャパシタ５０ａ、５０ｂの容量値を、８×ＣＵ（＝２ｎ−１×ＣＵ）に設定する。
その後、変数ｉを１から順に１つずつ増加させていき、第１コンパレータ２０、第２コンパレータ２２によるｉ回目の比較結果である信号Ｓ１、Ｓ２に応じて、調節用キャパシタ５０ａ、５０ｂの容量値を（２ｎ−ｉ−１）×ＣＵだけ増加させ、または減少させる動作を繰り返す。
本実施の形態では、ｉ＝１回目の比較の結果、第１状態と判定されると、制御データＳＷＤＡＴＡを２ｎ−ｉ−１（＝２４−１−１）だけ、つまり［０１００］だけ減少させる。逆に第２状態と判定されると、制御データＳＷＤＡＴＡを［０１００］だけ増加させる。第３状態であればキャリブレーションを完了する。
【００３８】
続く、ｉ＝２回目の比較の結果、第１状態と判定されると、制御データＳＷＤＡＴＡを２ｎ−ｉ−１（＝２４−２−１）だけ、つまり［００１０］だけ増加させる。逆に第２状態と判定されると、制御データＳＷＤＡＴＡを［００１０］だけ減少させる。
【００３９】
続く、ｉ＝３回目の比較の結果、第１状態と判定されると、制御データＳＷＤＡＴＡを２ｎ−ｉ−１（＝２４−３−１）だけ、つまり［０００１］だけ増加させる。逆に第２状態と判定されると、制御データＳＷＤＡＴＡを［０００１］だけ減少させる。
【００４０】
さらに必要に応じて、ｉ＝４回目の比較の結果を行い、第１状態と判定されると、制御データＳＷＤＡＴＡを２ｎ−ｉ−１（＝２４−３−１）だけ、つまり［０００１］だけ増加させる。逆に第２状態と判定されると、制御データＳＷＤＡＴＡを［０００１］だけ減少させる。
【００４１】
以上が容量調節部３０によるキャリブレーション動作である。第３状態となると、制御データＳＷＤＡＴＡの値を保持し、調節用キャパシタ５０ａ、５０ｂのスイッチの状態を固定し、通常動作へと移行する。
【００４２】
ループ制御部４０は、ＰＬＬ回路１００に対してキャリブレーションが指示されると、ＰＬＬ回路１００のループ特性を通常動作中のループ特性から変化させる。本実施の形態では、キャリブレーション期間中のループ帯域を、通常動作期間中のそれよりも広く設定する。
【００４３】
ループ帯域を変化させるために、ループ制御部４０は、ループフィルタ１４のスイッチＳＷ２０、ＳＷ２１のオンオフを制御する。たとえば、キャリブレーション期間中では、スイッチＳＷ２０をオン、ＳＷ２１をオフに設定し、ループフィルタ１４のカットオフ周波数を上昇させる。キャリブレーション期間が終了して通常動作期間になると、スイッチＳＷ２１をオンしてループフィルタ１４のカットオフ周波数を低下させ、ループの安定性を高める。これにより、フェーズジッタを抑制できる。
【００４４】
以上のように構成されたＰＬＬ回路１００の動作を説明する。図２は、図１のＰＬＬ回路１００の動作を示すフローチャートである。
キャリブレーションが指示されると、ループ制御部４０はループ帯域を広く設定する（Ｓ１０）。これにより周波数がロックするまでの時間が短縮される。続いて、初期化動作が実行される（Ｓ１２）。具体的には制御データＳＷＤＡＴＡが［１０００］に設定され、変数ｉが１に設定される。
【００４５】
この状態でＰＬＬ回路１００が動作し、周波数がロックされる（Ｓ１４）。容量調節部３０は、第３状態を検出すると（Ｓ１６のＹ）、スイッチＳＷ１〜ＳＷ４の状態を固定し、ループ制御部４０はループ帯域を狭く設定して（Ｓ１８）、キャリブレーションを完了する。
【００４６】
ステップＳ１６において、第３状態でない場合（Ｓ１６のＮ）、第１状態であるかを判定する。第１状態であれば（Ｓ２０のＹ）、制御データＳＷＤＡＴＡを２４−ｉ−１増加させる。続いて、変数ｉを１増加させ（Ｓ３０）、ステップＳ１４に戻る。
【００４７】
ステップＳ２０において、第１状態でなければ（Ｓ２０のＮ）、第２状態であるかを判定する。第２状態であれば（Ｓ２４のＹ）、制御データＳＷＤＡＴＡを２４−ｉ−１減少させる。続いて、変数ｉを１増加させ（Ｓ３０）、ステップＳ１４に戻る。
【００４８】
以上の動作を繰り返すことにより、周波数ロックがかかった状態での制御電圧Ｖｃｎｔが、所定の電圧範囲に含まれるように、調節用キャパシタ５０ａ、５０ｂの容量値が調節される。
【００４９】
本実施の形態に係るＰＬＬ回路１００によれば、キャリブレーション期間中のループ帯域を広く設定することにより、周波数がロックするまでの時間を短縮することができ、キャリブレーション時間を短縮できる。また、制御電圧Ｖｃｎｔと上限しきい値電圧ＶＨ、下限しきい値電圧ＶＬとの比較結果に応じて制御データＳＷＤＡＴＡを増減させて、スイッチＳＷ１〜ＳＷ４を制御することにより、キャリブレーション処理を簡潔に実行できる。
【００５０】
さらに、本実施の形態に係るＰＬＬ回路１００によれば、キャリブレーションが完了するまでの比較回数を、最大でｎ＋１回以下とすることができる。もし、スイッチＳＷ４のみをオンした状態（ＳＷＤＡＴＡ＝［１０００］）が初期状態であり、スイッチＳＷ１〜ＳＷ４がすべてオンした状態（ＳＷＤＡＴＡ＝［１１１１］）が最終状態である場合、制御データＳＷＤＡＴＡを１づつ増減させる場合、８回同じ処理を繰り返す必要があるから、本実施の形態では、キャリブレーション時間を１／２以下まで低下させることができる。
【００５１】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。
【００５２】
実施の形態では、キャリブレーション期間中のループ帯域を広く設定する場合を説明した。これに代えて、あるいはこれとともに、キャリブレーション期間中のループゲインを、通常動作期間中のループゲインよりも高く設定してもよい。ループゲインを高く設定する方法としては、チャージポンプ回路１２において、キャリブレーション期間中の充電電流、放電電流を、通常動作期間中の充電電流、放電電流よりも大きく設定してもよい。
また、別の方法として、基準クロック信号ＲＥＦの周波数を、キャリブレーション期間中に高く設定してもよい。この場合、分周器１８の分周比ｍもそれに応じて高く設定する。
この変形例によれば、ループゲインが高く設定されることにより、キャリブレーション期間において、周波数ロックがかかるまでの時間を短縮できるため、キャリブレーションを高速化できる。
【００５３】
実施の形態では、調節用キャパシタ５０ａ、５０ｂを設ける場合を説明したが、本発明はこれに限定されない。たとえば、可変容量ダイオードＤ１、Ｄ２をセグメント化し、スイッチによってアクティブとするセグメントの個数を切り替える構成としてもよい。この変形例によれば、実質的に調節用キャパシタ５０ａ、５０ｂの容量が、制御電圧Ｖｃｎｔに応じて変化することになるため、制御電圧Ｖｃｎｔに対する発振周波数ｆｏｓｃの関係を良好に保つことができる。
【００５４】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】実施の形態に係るＰＬＬ回路の構成を示す回路図である。
【図２】図１のＰＬＬ回路の動作を示すフローチャートである。
【符号の説明】
【００５６】
１００  ＰＬＬ回路、  ２  位相比較部、  １０  位相比較器、  １２  チャージポンプ回路、  １４  ループフィルタ、  １６  ＶＣＯ、  １８  分周器、  ２０  第１コンパレータ、  ２２  第２コンパレータ、  ２４  第１ラッチ回路、  ２６  第２ラッチ回路、  ２８  デコーダ、  ３０  容量調節部、  ４０  ループ制御部、  ５０  調節用キャパシタ。
【図１】
2008206084.tif 000003
【図２】
2008206084.tif 000004