(57)【要約】【課題】入力電圧の全範囲で演算増幅器のトランスコンダクタンスを一定にする。【解決手段】Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０は、差動増幅部１、出力部２、及び電圧制御部２０から構成される。電圧制御部２０には、低電流源５乃至７、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１乃至１４、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１３が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２のゲートに、Ｐｃｈ側のバイアス電流源であるＰｃｈ  ＭＯＳトランジスタのゲートに入力されるバイアス電圧Ｖｂ１が入力される。電圧制御部２０は差動対をなすＮｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を、差動対をなすＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧Ｖｂ２をＮｃｈ側のバイアス電流源であるＮｃｈ  ＭＯＳトランジスタのゲートに出力する。【選択図】図２
2008236134.tif 000002
【特許請求の範囲】
【請求項１】
差動対をなす第１及び第２のＰｃｈトランジスタと、高電位側電源と前記第１及び第２のＰｃｈトランジスタの間に設けられ、ゲートに入力される第１のバイアス電圧により第１のバイアス電流を発生する第３のＰｃｈトランジスタとを有するＰｃｈ差動増幅回路と、差動対をなす第１及び第２のＮｃｈトランジスタと、前記第１及び第２のＮｃｈトランジスタと低電位側電源の間に設けられ、ゲートに入力される第２のバイアス電圧により第２のバイアス電流を発生する第３のＮｃｈトランジスタとを有するＮｃｈ差動増幅回路とから構成される差動増幅部と、
前記第１のバイアス電圧を入力し、前記第３のＰｃｈトランジスタのゲート−ソース間電圧の変化量を検出して、前記第３のＰｃｈトランジスタのゲート−ソース間電圧の変化量を前記第３のＮｃｈトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧である前記第２のバイアス電圧を前記差動増幅回路に出力する電圧制御部と、
を具備することを特徴とする演算増幅器。
【請求項２】
前記電圧制御部は、一端が前記高電位側接続される第１の定電流源と、ソースが前記第１の定電流源の他端に接続され、ゲートに前記第１のバイアス電圧が入力される第４のＰｃｈトランジスタと、ドレインが前記第４のＰｃｈトランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続される第４のＮｃｈトランジスタと、一端が前記高電位側接続される第２の定電流源と、ソースが前記第２の定電流源の他端に接続され、ゲートに前記第１のバイアス電圧が入力される第５のＰｃｈトランジスタと、ソースが前記第５のＰｃｈトランジスタのドレインに接続され、ゲートがドレインに接続される第６のＰｃｈトランジスタと、ドレインが前記第６のＰｃｈトランジスタのドレインに接続され、ゲートが前記第４のＮｃｈトランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第５のＮｃｈトランジスタとを有し、前記第６のＰｃｈトランジスタのドレインと前記第５のＮｃｈトランジスタのドレインの間から前記第２のバイアス電圧を出力することを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記電圧制御部は、一端が前記高電位側接続される第１の定電流源と、ソースが前記第１の定電流源の他端に接続され、ゲートに前記第１のバイアス電圧が入力される第４のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続され、ソースが前記低電位側電源に接続される第４のＮｃｈ  ＭＯＳトランジスタと、一端が前記高電位側接続される第２の定電流源と、ソースが前記第２の定電流源の他端に接続され、ゲートに前記第１のバイアス電圧が入力される第５のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第５のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＮｃｈ  ＭＯＳトランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第５のＮｃｈ  ＭＯＳトランジスタと、一端が前記高電位側接続される第３の定電流源と、ソースが前記第３の定電流源の他端に接続され、ゲートに前記第１のバイアス電圧が入力される第６のＰｃｈ  ＭＯＳトランジスタと、ソースが前記第６のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートがドレインに接続される第７のＰｃｈ  ＭＯＳトランジスタと、ドレインが前記第７のＰｃｈ  ＭＯＳトランジスタのドレインに接続され、ゲートが前記第４及び第５のＮｃｈ  ＭＯＳトランジスタのゲートに接続され、ソースが前記低電位側電源に接続される第６のＮｃｈトランジスタとを有し、前記第７のＰｃｈトランジスタのドレインと前記第６のＮｃｈトランジスタのドレインの間から前記第２のバイアス電圧を出力することを特徴とする請求項１に記載の演算増幅器。
【請求項４】
差動対をなす第１及び第２のＰｃｈトランジスタと、高電位側電源と前記第１及び第２のＰｃｈトランジスタの間に設けられ、ゲートに入力される第１のバイアス電圧により第１のバイアス電流を発生する第３のＰｃｈトランジスタとを有するＰｃｈ差動増幅回路と、差動対をなす第１及び第２のＮｃｈトランジスタと、前記第１及び第２のＮｃｈトランジスタと低電位側電源の間に設けられ、ゲートに入力される第２のバイアス電圧により第２のバイアス電流を発生する第３のＮｃｈトランジスタとを有するＮｃｈ差動増幅回路とから構成される差動増幅部と、
前記第２のバイアス電圧を入力し、前記第３のＮｃｈトランジスタのゲート−ソース間電圧の変化量を検出して、前記第３のＮｃｈトランジスタのゲート−ソース間電圧の変化量を前記第３のＰｃｈトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧である前記第１のバイアス電圧を前記差動増幅回路に出力する電圧制御部と、
を具備することを特徴とする演算増幅器。
【請求項５】
前記電圧制御部は、ソースが前記高電位側接続され、ゲートがドレインに接続される第４のＰｃｈトランジスタと、ドレインが前記第４のＰｃｈトランジスタのドレインに接続され、ゲートに前記第２のバイアス電圧が入力される第４のＮｃｈトランジスタと、一端が前記第４のＮｃｈトランジスタのソースに接続され、他端が前記低電位側電源に接続される第１の定電流源と、ソースが前記高電位側接続され、ゲートが第４のＰｃｈトランジスタのゲートに接続される第５のＰｃｈトランジスタと、ドレインが第５のＰｃｈトランジスタのドレインに接続され、ゲートがドレインに接続される第５のＮｃｈトランジスタと、ドレインが前記第５のＮｃｈトランジスタのソースに接続され、ゲートに前記第２のバイアス電圧が入力される第６のＮｃｈトランジスタと、一端が前記第６のＮｃｈトランジスタのソースに接続され、他端が前記低電位側電源に接続される第２の定電流源とを有し、前記第５のＰｃｈトランジスタのドレインと前記第５のＮｃｈトランジスタのドレインの間から前記第１のバイアス電圧を出力することを特徴とする請求項４に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器（operational  amplifier  オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器には、差動対がＰｃｈ  ＭＯＳトランジスタをなす差動増幅回路と差動対がＮｃｈ  ＭＯＳトランジスタをなす差動増幅回路が設けられ、Ｒａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器がある。Ｒａｉｌ  ｔｏ  Ｒａｉｌ演算増幅器は、入力動作範囲を低電位側電源電圧から高電位側電源電圧まで拡大させることができる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるＲａｉｌ  ｔｏ  Ｒａｉｌ演算増幅器では、差動対がＰｃｈ  ＭＯＳトランジスタをなす差動増幅回路と差動対がＮｃｈ  ＭＯＳトランジスタをなす差動増幅回路がそれぞれ単独で動作する入力電圧範囲でのトランスコンダクタンス（ｇｍとも呼称される）を一定にすることができる。ところが、差動対がＰｃｈ  ＭＯＳトランジスタをなす差動増幅回路と差動対がＮｃｈ  ＭＯＳトランジスタをなす差動増幅回路が共に動作する入力電圧範囲での総合トランスコンダクタンス（総合ｇｍとも呼称される）が単独で動作する場合と比較して大きくなる。このため、入力電圧の全範囲（低電位側電源電圧から高電位側電源電圧まで）でのトランスコンダクタンス（ｇｍとも呼称される）を一定にすることができないという問題点がある。
【特許文献１】特開２００２−１８５２７２号公報（頁９、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、入力電圧の全範囲でトランスコンダクタンスを一定にできる演算増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の演算増幅器は、差動対をなす第１及び第２のＰｃｈトランジスタと、高電位側電源と前記第１及び第２のＰｃｈトランジスタの間に設けられ、ゲートに入力される第１のバイアス電圧により第１のバイアス電流を発生する第３のＰｃｈトランジスタとを有するＰｃｈ差動増幅回路と、差動対をなす第１及び第２のＮｃｈトランジスタと、前記第１及び第２のＮｃｈトランジスタと低電位側電源の間に設けられ、ゲートに入力される第２のバイアス電圧により第２のバイアス電流を発生する第３のＮｃｈトランジスタとを有するＮｃｈ差動増幅回路とから構成される差動増幅部と、前記第１のバイアス電圧を入力し、前記第３のＰｃｈトランジスタのゲート−ソース間電圧の変化量を検出して、前記第３のＰｃｈトランジスタのゲート−ソース間電圧の変化量を前記第３のＮｃｈトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧である前記第２のバイアス電圧を前記差動増幅回路に出力する電圧制御部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の演算増幅器は、差動対をなす第１及び第２のＰｃｈトランジスタと、高電位側電源と前記第１及び第２のＰｃｈトランジスタの間に設けられ、ゲートに入力される第１のバイアス電圧により第１のバイアス電流を発生する第３のＰｃｈトランジスタとを有するＰｃｈ差動増幅回路と、差動対をなす第１及び第２のＮｃｈトランジスタと、前記第１及び第２のＮｃｈトランジスタと低電位側電源の間に設けられ、ゲートに入力される第２のバイアス電圧により第２のバイアス電流を発生する第３のＮｃｈトランジスタとを有するＮｃｈ差動増幅回路とから構成される差動増幅部と、前記第２のバイアス電圧を入力し、前記第３のＮｃｈトランジスタのゲート−ソース間電圧の変化量を検出して、前記第３のＮｃｈトランジスタのゲート−ソース間電圧の変化量を前記第３のＰｃｈトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧である前記第１のバイアス電圧を前記差動増幅回路に出力する電圧制御部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力電圧の全範囲でトランスコンダクタンスを一定にできる演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図、図２は電圧制御部を示す回路図である。本実施例では、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプにトランスコンダクタンスを一定に制御するための電圧制御部を設けている。
【００１０】
図１に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌ演算増幅器としてのＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０には、差動増幅部１及び出力部２が設けられる。Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０は、差動増幅部１、出力部２、及び電圧制御部２０から構成される（電圧制御部２０は図２に示す）。
【００１１】
差動増幅部１には、Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＭＴ１乃至３、及びＮｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＭＴ１乃至３が設けられる。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１に接続され、ゲートにバイアス電圧Ｖｂ１が入力され、低電位側電源Ｖｓｓ側にバイアス電圧Ｖｂ１に対応したバイアス電流Ｉｐを流すバイアス電流源として機能する。ここでは、低電位側電源Ｖｓｓは接地電位に設定される。
【００１３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースがノードＮ１に接続され、ドレインが、出力部２のノードＮ６に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースがノードＮ１に接続され、ドレインが、出力部２のノードＮ５に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。
【００１４】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２は差動対をなし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至３はＰｃｈ側の差動増幅回路を構成する。
【００１５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインが出力部２のノードＮ４に接続され、ソースがノードＮ２に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインが出力部２のノードＮ３に接続され、ソースがノードＮ２に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。
【００１６】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ２に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにバイアス電圧Ｖｂ２が入力され、低電位側電源Ｖｓｓ側にバイアス電圧Ｖｂ２に対応したバイアス電流Ｉｎを流すバイアス電流源として機能する。
【００１７】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は差動対をなし、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１乃至３はＮｃｈ側の差動増幅回路を構成する。
【００１８】
出力部２には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５、及び抵抗Ｒ１乃至４が設けられ、出力部２は差動入力電圧差（ΔＶｉｎ）をＭＯＳトランジスタで増幅する出力変換回路として動作する。
【００１９】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ３に接続される。抵抗Ｒ２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ４に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースがノードＮ３に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ５のゲート及びノードＮ７に接続され、ノードＮ７に、例えば、ＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）回路などの基準電圧発生回路から出力されたバイアス電圧Ｖｂ３が入力され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ４のドレインに接続される。
【００２０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５は、ソースがノードＮ４に接続され、ゲートにバイアス電圧Ｖｂ３が入力され、ドレインがノードＮ８に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ５のゲートに接続され、ソースがノードＮ５に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ８に接続され、ソースがノードＮ６に接続される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４及びＮＭＴ５は、Ｗｇ（ゲート幅）／Ｌｇ（ゲート長）が、例えば１：１の比からなるカレントミラー回路を構成している。
【００２１】
抵抗Ｒ３は、一端がノードＮ５に接続され、他端が低電位側電源Ｖｓｓに接続される。抵抗Ｒ４は、一端がノードＮ６に接続され、他端が低電位側電源Ｖｓｓに接続される。そして、ノードＮ８からＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０の出力電流Ｉｏｕｔが出力される。
【００２２】
図２に示すように、電圧制御部２０には、定電流源５乃至７、Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＭＴ１１乃至１４、及びＮｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＭＴ１１乃至１３が設けられる。電圧制御部２０は、バイアス電圧Ｖｂ１を入力し、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンスを一定に制御するために必要なバイアス電圧Ｖｂ２を生成し、その電圧信号を差動増幅部１のＮｃｈ  ＭＯＳトランジスタＮＭＴ３のゲートに出力する。
【００２３】
定電流源５は、一端が高電位側電源Ｖｄｄに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＭＴ１１のソースに接続され、低電位側電源Ｖｓｓ側に一定な電流を流す。定電流源６は、一端が高電位側電源Ｖｄｄに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のソースに接続され、低電位側電源Ｖｓｓ側に一定な電流を流す。定電流源７は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１１に接続され、低電位側電源Ｖｓｓ側に一定な電流を流す。定電流源５乃至７は、例えば、ゲートに入力されるバイアス電圧により一定な電流を発生するＰｃｈ  ＭＯＳトランジスタなどから構成される。
【００２４】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲート及びドレインに接続され、ゲートにバイアス電圧Ｖｂ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ドレインがノードＮ１２に接続され、ゲートにバイアス電圧Ｖｂ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３は、ソースがノードＮ１２に接続され、ゲートがドレインに接続され、ドレインがノードＮ１３に接続される。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のゲートに接続され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがノードＮ１３に接続され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は、カレントミラー回路を構成し、ノードＮ１３からバイアス電圧Ｖｂ２が出力される。
【００２６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１４は、ソースがノードＮ１１に接続され、ゲートがドレインに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ１のドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、ゲートがドレインに接続され、ソースが低電位側電源Ｖｓｓに接続される。
【００２７】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２が“ＯＮ”しているとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２にはバイアス電圧Ｖｂ１に応じたバイアス電流Ｉｐが流れる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１では低電位側電源Ｖｓｓ側に、バイアス電流Ｉｐが流れ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２では低電位側電源Ｖｓｓ側にバイアス電流Ｉｐが流れる。
【００２８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２が“ＯＦＦ”しているとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２では定電流源７を介して低電位側電源Ｖｓｓ側に定電流Ｉａが流れる。
【００２９】
次に、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの特性について、図３を参照して説明する。図３はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス(ｇｍ)の関係を示す図である。なお、図中の従来では電圧制御回路を設けていない。
【００３０】
図３に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０の動作は、入力電圧Ｖｉｎに対して、Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）のみ動作している第１の領域、Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）が共に動作している第２の領域、Ｎｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）のみ動作している第３の領域に分類される。
【００３１】
Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）のみ動作している第１の領域は、入力電圧Ｖｉｎが低電位側電源Ｖｓｓ電圧から（ＶｇｓＮ＋ＶｄｓＮ）までの範囲である。ここで、ＶｇｓＮは差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１（ＮＭＴ２）のゲート−ソース間電圧であり、ＶｄｓＮはバイアス電流源であるＮｃｈ  ＭＯＳトランジスタＮＭＴ３のドレイン−ソース間電圧である。
【００３２】
Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）が共に動作している第２の領域は、入力電圧Ｖｉｎが（ＶｇｓＮ＋ＶｄｓＮ）から（ＶｇｓＰ＋ＶｄｓＰ）までの範囲である。ここで、ＶｇｓＰは差動対をなすＰｃｈ  ＭＯＳトランジスタＰＭＴ１（ＰＭＴ２）のゲート−ソース間電圧であり、ＶｄｓＰはバイアス電流源であるＰｃｈ  ＭＯＳトランジスタＰＭＴ３のドレイン−ソース間電圧である。
【００３３】
Ｎｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）のみ動作している第３の領域は、（ＶｇｓＰ＋ＶｄｓＰ）から高電位側電源Ｖｄｄまでの範囲である。
【００３４】
Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）のみ動作している第１の領域、及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）のみ動作している第３の領域では、差動増幅回路がそれぞれ単独動作しているので、従来のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスである総合ｇｍ１と本実施例のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンスである総合ｇｍ２は、
ｇm1＝gm1n＝gm1p＝gm0・・・・・・・・・・・・・・式（１）
ｇm2＝gm2n＝gm2p＝gm0・・・・・・・・・・・・・・式（２）
で表され、同一の値を有する。なお、Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）とＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）のトランスコンダクタンスは同じ値に設計され、ｇｍ０は基準のトランスコンダクタンスである。ｇｍ１ｎとｇｍ２ｎはＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）のトランスコンダクタンスで、ｇｍ１ｐとｇｍ２ｐはＰｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）のトランスコンダクタンスである。
【００３５】
従来でのＰｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）が共に動作している第２の領域でのＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスである総合ｇｍ１ａは、
gm1a＝gm1n＋gm1p＝2gm0・・・・・・・・・・・・・式（３）
で表され、単独動作している場合に比べ２倍になる。
【００３６】
一方、本実施例では、Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）が共に動作している第２の領域でのＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンスである総合ｇｍ２ａは、
ｇm2a＝gm2na＋gm2pａ＝gm0・・・・・・・・・・・・・式（４）
ｇm2a＝K{(VgsN−VthN)＋(VgsＰ−VthP)}・・・・・・・式（５）
と表されるように電圧制御部２０が動作する。
【００３７】
なお、ｇｍ２ｎａはＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）のトランスコンダクタンス、ｇｍ２ｐａはＰｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）のトランスコンダクタンスである。ＶｔｈＮはＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）の差動対をなすトランジスタの閾値電圧、ＶｔｈＰはＰｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）の差動対をなすトランジスタの閾値電圧である。Kは定数である。
【００３８】
電圧制御部２０の動作を具体的に詳述する。電圧制御部２０は、入力電圧Ｖｉｎが、
Vin＞Vdd−(VgsN＋VdsN)・・・・・・・・・・・・・・・・・・・・・式（６）
以上になり（Ｎｃｈ側の差動増幅回路が動作し始め）、Ｐｃｈ側の差動増幅回路の差動対をなすＰｃｈ  ＭＯＳトランジスタのゲートソース間電圧ＶｇｓＰが変化したとき、その変化量を検出する。
【００３９】
ここでは、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３にバイアス電流Ｉｐが流れるとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２にそれぞれバイアス電流Ｉｐが流れるように、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１２を同一形状、同一閾値電圧に設計するのが好ましい。
【００４０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２に、｛Ｖｄｄ−（ＶｇｓＰ＋ＶｄｓＰ）｝以下のバイアス電圧Ｖｂ１が入力されるとＰｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２が“ＯＮ”する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１から低電位側電源Ｖｓｓ側にバイアス電流Ｉｐが流れる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２から低電位側電源Ｖｓｓ側にバイアス電流Ｉｐが流れる。
【００４１】
このため、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１のソース間電圧ＶｇｓとＰｃｈ  ＭＯＳトランジスタＰＭＴ１３のソース間電圧Ｖｇｓが同じ値となり、バイアス電圧Ｖｂ２は、
Vb2＝VgsN＋VgsP0−VgsPａ・・・・・・・・・・・・・・式（７）
Vb2＝VgsN＋ΔVgsP・・・・・・・・・・・・・・・・・式（８）
と表される。つまり、ΔＶｇｓＰで、Ｎｃｈ側の差動増幅回路のバイアス電流源としてのＮｃｈ  ＭＯＳトランジスタＮＭＴ３のゲート−ソース間電圧を可変して、バイアス電流を可変する。
【００４２】
ここで、ＶｇｓＰ０は変化前の差動対をなすＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧、ＶｇｓＰａは変化後の差動対をなすＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧、ΔＶｇｓＰは差動対をなすＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量である。なお、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２に、｛Ｖｄｄ−（ＶｇｓＰ＋ＶｄｓＰ）｝以上のバイアス電圧Ｖｂ１が入力されるとＰｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２が“ＯＦＦ”し、定電流７からＰｃｈ  ＭＯＳトランジスタＰＭＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２を介して低電位側電源Ｖｓｓ側に定電流Ｉａが流れるので、ノードＮ１３から｛Ｖｄｄ−（ＶｇｓＰ＋ＶｄｓＰ）｝以上の電圧がバイアス電圧Ｖｂ２として出力される。
【００４３】
この結果、式（４）に示すように、本実施例では、Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）が共に動作している第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンスの値を、第１及び第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンス値と同一にすることができる。
【００４４】
上述したように、本実施例の演算増幅器では、差動増幅部１、出力部２、及び電圧制御部２０が設けられる。電圧制御部２０には、低電流源５乃至７、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１乃至１４、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１３が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２のゲートに、Ｐｃｈ側のバイアス電流源であるＰｃｈ  ＭＯＳトランジスタＰＭＴ３のゲートに入力されるバイアス電圧Ｖｂ１が入力される。電圧制御部２０は差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のゲート−ソース間電圧の変化量を、差動対をなすＰｃｈ  ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２のゲート−ソース間電圧の変化量と等しくするバイアス電圧Ｖｂ２をＮｃｈ側のバイアス電流源であるＮｃｈ  ＭＯＳトランジスタＮＭＴ３のゲートに出力する。
【００４５】
このため、Ｐｃｈ側の差動増幅回路及びＮｃｈ側の差動増幅回路が共に動作している第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンスの値を、第１及び第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０のトランスコンダクタンス値と同一にすることができる。したがって、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ３０の位相及び利得の最適設計を容易に行うことができる。
【００４６】
なお、本実施例では、演算増幅器をＭＯＳトランジスタで構成しているが、ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００４７】
次に、本発明の実施例２に係る演算増幅器について、図面を参照して説明する。図４は電圧制御部を示す回路図である。本実施例では、電圧制御部の構成を変更している。
【００４８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４９】
図４に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの電圧制御部２０ａには、低電流源５乃至８、Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＭＴ１１乃至１５、及びＮｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＭＴ１１乃至１４が設けられる。電圧制御部２０ａは、バイアス電圧Ｖｂ１を入力し、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスを一定に制御するために必要なバイアス電圧Ｖｂ２を生成し、その電圧信号をＮｃｈ側の差動増幅回路のバイアス電流源としてのＮｃｈ  ＭＯＳトランジスタのゲートに出力する。
【００５０】
定電流源８は、一端が高電位側電源Ｖｄｄに接続され、他端がＰｃｈ  ＭＯＳトランジスタＰＭＴ１５のソースに接続され、低電位側電源Ｖｓｓ側に一定な電流を流す。定電流源８は、例えば、ゲートに入力されるバイアス電圧により一定な電流を発生するＰｃｈ  ＭＯＳトランジスタなどから構成される。
【００５１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１５は、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ１４のドレインに接続され、ゲートにバイアス電圧Ｖｂ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ドレインがノードＮ１２に接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＰＭＴ１５のゲートに接続され、ゲートにバイアス電圧Ｖｂ１が入力される。
【００５２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ゲートがドレイン、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２のゲート、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１４のゲートに接続され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがノードＮ１３に接続され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２と、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１４はそれぞれカレントミラー回路を構成し、ノードＮ１３からバイアス電圧Ｖｂ２が出力される。ここで、差動増幅部、出力部、及び電圧制御部２０ａの動作は実施例１と同様なので、説明を省略する。
【００５３】
上述したように、本実施例の演算増幅器では、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの電圧制御部２０ａには、低電流源５乃至８、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１乃至１５、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１４が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１５のゲートに、Ｐｃｈ側のバイアス電流源であるＰｃｈ  ＭＯＳトランジスタのゲートに入力されるバイアス電圧Ｖｂ１が入力される。電圧制御部２０ａは差動対をなすＮｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を、差動対をなすＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧Ｖｂ２をＮｃｈ側のバイアス電流源であるＮｃｈ  ＭＯＳトランジスタのゲートに出力する。
【００５４】
このため、Ｐｃｈ側の差動増幅回路及びＮｃｈ側の差動増幅回路が共に動作している第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスの値を、第１及び第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンス値と同一にすることができる。したがって、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの位相及び利得の最適設計を容易に行うことができる。
【実施例３】
【００５５】
次に、本発明の実施例３に係る演算増幅器について、図面を参照して説明する。図５は電圧制御部を示す回路図である。本実施例では、電圧制御部の構成を変更している。
【００５６】
図５に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの電圧制御部２０ｂには、低電流源１１乃至１３、Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＭＴ２１乃至２３、及びＮｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＭＴ２１乃至２４が設けられる。電圧制御部２０ａは、バイアス電圧Ｖｂ２を入力し、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスを一定に制御するために必要なバイアス電圧Ｖｂ１を生成し、その電圧信号をＰｃｈ側の差動増幅回路のバイアス電流源としてのＰｃｈ  ＭＯＳトランジスタのゲートに出力する。
【００５７】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレイン及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２２のゲートに接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＭＴ２１のドレインに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインが及びノードＮ２３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１及びＰＭＴ２２はカレントミラー回路を構成する。
【００５８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、ソースが定電流源１１の一端に接続され、ゲートにバイアス電圧Ｖｂ２が入力される。定電流源１１は、他端が低電位側電源Ｖｓｓに接続され、一定な電流を生成する。
【００５９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２３は、ドレインがノード２３及びゲートに接続され、ソースがノードＮ２２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２は、ドレインがノードＮ２２に接続され、ソースが定電流源１２の一端に接続され、ゲートにバイアス電圧Ｖｂ２が入力される。ノードＮ２２はノードＮ２１に接続される。定電流源１２は、他端が低電位側電源Ｖｓｓに接続され、一定な電流を生成する。
【００６０】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレイン及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２４のドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２４は、ゲートがドレインに接続され、ソースがノードＮ２１に接続される。定電流源１３は、一端がノードＮ２１に接続され、他端が低電位側電源Ｖｓｓに接続され、一定な電流を生成する。定電流源１１乃至１３は、例えば、ゲートに入力されるバイアス電圧により一定な電流を発生するＮｃｈ  ＭＯＳトランジスタなどから構成される。
【００６１】
ここでは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３にバイアス電流Ｉｎが流れるとき、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２３にそれぞれバイアス電流Ｉｎが流れるように、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２３を同一形状、同一閾値電圧に設計するのが好ましい。
【００６２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２が“ＯＮ”しているとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１では低電位側電源Ｖｓｓ側にバイアス電流Ｉｎが流れ、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２３では低電位側電源Ｖｓｓ側にバイアス電流Ｉｎが流れる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２が“ＯＦＦ”しているとき、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２３では定電流源１３を介して低電位側電源Ｖｓｓ側に定電流Ｉｂが流れる。差動増幅部及び出力部は実施例１と同様なので、説明を省略する。
【００６３】
電圧制御部２０ｂは、入力されるバイアス電圧と出力されるバイアス電圧が実施例１の電圧制御部２０ｂとは逆であるが、式（５）で示した同様な動作を行う。
【００６４】
電圧制御部２０ｂの動作を具体的に詳述する。電圧制御部２０ｂは、入力電圧Ｖｉｎが、
Vin＜Vdd−(VgsＰ＋VdsＰ)・・・・・・・・・・・・・式（９）
以下になり（Ｐｃｈ側の差動増幅回路が動作し始め）、Ｎｃｈ側の差動増幅回路の差動対をなすＮｃｈ  ＭＯＳトランジスタのゲートソース間電圧ＶｇｓＮが変化したとき、その変化量を検出する。
【００６５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２に、｛Ｖｄｄ−（ＶｇｓＮ＋ＶｄｓＮ）｝以上のバイアス電圧Ｖｂ２が入力された場合、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２が“ＯＮ”する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１から低電位側電源Ｖｓｓ側にバイアス電流Ｉｎが流れる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２２から低電位側電源Ｖｓｓ側にバイアス電流Ｉｎが流れる。
【００６６】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１のソース間電圧ＶｇｓとＮｃｈ  ＭＯＳトランジスタＮＭＴ２３のソース間電圧Ｖｇｓが同じ値となり、バイアス電圧Ｖｂ１は、
Vb1＝VgsN0−VgsNa＋VgsP・・・・・・・・・・・・・・式（１０）
Vb1＝ΔVgsN＋VgsP・・・・・・・・・・・・・・・・・・・・式（１１）
と表される。つまり、ΔＶｇｓＮで、Ｐｃｈ側の差動増幅回路のバイアス電流源としてのＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧を可変して、バイアス電流を可変する。
【００６７】
ここで、ＶｇｓN０は変化前の差動対をなすNｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧、ＶｇｓNａは変化後の差動対をなすNｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧、ΔＶｇｓNは差動対をなすNｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量である。
【００６８】
なお、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２に、｛Ｖｄｄ−（ＶｇｓＮ＋ＶｄｓＮ）｝以下のバイアス電圧Ｖｂ２が入力されるとＮｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮＭＴ２２が“ＯＦＦ”し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２３から定電流１３を介して低電位側電源Ｖｓｓ側に定電流Ｉｂが流れるので、ノードＮ１３から｛Ｖｄｄ−（ＶｇｓＮ＋ＶｄｓＮ）｝以下の電圧がバイアス電圧Ｖｂ１として出力される。
【００６９】
この結果、Ｐｃｈ側の差動増幅回路（Ｐ−Ａｍｐ）及びＮｃｈ側の差動増幅回路（Ｎ−Ａｍｐ）が共に動作している第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスの値を、第１及び第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンス値と同一にすることができる。
【００７０】
上述したように、本実施例の演算増幅器では、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの電圧制御部２０ｂには、低電流源１１乃至１３、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１乃至２３、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２１乃至２４が設けられる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２２のゲートに、Ｎｃｈ側のバイアス電流源であるＰｃｈ  ＭＯＳトランジスタのゲートに入力されるバイアス電圧Ｖｂ２が入力される。電圧制御部２０ｂは差動対をなすＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を、差動対をなすＮｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量をと等しくするバイアス電圧Ｖｂ１をＰｃｈ側のバイアス電流源であるＰｃｈ  ＭＯＳトランジスタのゲートに出力する。
【００７１】
このため、Ｐｃｈ側の差動増幅回路及びＮｃｈ側の差動増幅回路が共に動作している第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンスの値を、第１及び第２の領域のＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプのトランスコンダクタンス値と同一にすることができる。したがって、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの位相及び利得の最適設計を容易に行うことができる。
【００７２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７３】
例えば、実施例では、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプを差動増幅部と出力部の２段構成にしているが、３段以上の構成にしてもよい。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタと、高電位側電源と前記第１及び第２のＰｃｈ  ＭＯＳトランジスタの間に設けられ、ゲートに入力される第１のバイアス電圧により第１のバイアス電流を発生する第３のＰｃｈ  ＭＯＳトランジスタとを有するＰｃｈ差動増幅回路と、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタと、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタと低電位側電源の間に設けられ、ゲートに入力される第２のバイアス電圧により第２のバイアス電流を発生する第３のＮｃｈ  ＭＯＳトランジスタとを有するＮｃｈ差動増幅回路とから構成される差動増幅部と、前記第１のバイアス電圧を入力し、前記第３のＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を検出して、前記第３のＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を前記第３のＮｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧である前記第２のバイアス電圧を前記差動増幅回路に出力する電圧制御部とを具備する演算増幅器。
【００７５】
（付記２）  差動対をなす第１及び第２のＰｃｈ  ＭＯＳトランジスタと、高電位側電源と前記第１及び第２のＰｃｈ  ＭＯＳトランジスタの間に設けられ、ゲートに入力される第１のバイアス電圧により第１のバイアス電流を発生する第３のＰｃｈ  ＭＯＳトランジスタとを有するＰｃｈ差動増幅回路と、差動対をなす第１及び第２のＮｃｈ  ＭＯＳトランジスタと、前記第１及び第２のＮｃｈ  ＭＯＳトランジスタと低電位側電源の間に設けられ、ゲートに入力される第２のバイアス電圧により第２のバイアス電流を発生する第３のＮｃｈ  ＭＯＳトランジスタとを有するＮｃｈ差動増幅回路とから構成される差動増幅部と、前記第２のバイアス電圧を入力し、前記第３のＮｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を検出して、前記第３のＮｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量を前記第３のＰｃｈ  ＭＯＳトランジスタのゲート−ソース間電圧の変化量と等しくするバイアス電圧である前記第１のバイアス電圧を前記差動増幅回路に出力する電圧制御部とを具備する演算増幅器。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図。
【図２】本発明の実施例１に係る電圧制御部を示す回路図。
【図３】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図。
【図４】本発明の実施例２に係る電圧制御部を示す回路図。
【図５】本発明の実施例３に係る電圧制御部を示す回路図。
【符号の説明】
【００７７】
１  差動増幅部
２  出力部
５〜８、１１〜１３  定電流源
２０、２０ａ、２０ｂ  電圧制御部
３０  Ｒａｉｌ  ｔｏ  Ｒａｌオペアンプ
Ｉｏｕｔ  出力電流
Ｉａ、Ｉｂ  定電流
Ｉｐ、Ｉｎ  バイアス電流
Ｎ１〜８、Ｎ１１〜１３  ノード
ＮＭＴ１〜５、ＮＭＴ１１〜１４、ＮＭＴ２１〜２４  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１〜５、ＰＭＴ１１〜１５、ＰＭＴ２１〜２３  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜４  抵抗
Ｖｂ１〜３  バイアス電圧
Ｖｉｎ＋  ＋側の入力電圧
Ｖｉｎ−  −側の入力電圧
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2008236134.tif 000003
【図２】
2008236134.tif 000004
【図３】
2008236134.tif 000005
【図４】
2008236134.tif 000006
【図５】
2008236134.tif 000007