(57)【要約】【課題】読み出しマージンを大きくとることができ、且つ、ワード線，ビット線の制御をＶｃｃレベルで行うことができる書き換え可能な不揮発性メモリセルを提供する。【解決手段】記憶トランジスタ（ｎＭＯＳトランジスタ）をサイドスペーサに電荷を注入することによりしきい値を制御可能なトランジスタで構成したインバータをクロス接続してフリップフロップを構成する。一方の記憶トランジスタに書き込みを行うときは、ソース線を介して記憶トランジスタのソースに高電圧を供給するとともに、反対側のインバータの負荷トランジスタを介して記憶トランジスタのゲートに高電圧を供給する。この書き込みを消去するときは、ソース線を介して記憶トランジスタのソースに高電圧を供給する。【選択図】図５
2008047274.tif 000002
【特許請求の範囲】
【請求項１】
２つのインバータをクロス接続して構成されたフリップフロップと、このフリップフロップの両側のノードにそれぞれ接続された２つのゲートトランジスタと、を有する不揮発性半導体記憶装置であって、
前記インバータは、直列に接続された負荷トランジスタおよび記憶トランジスタを含み、
前記記憶トランジスタは、ゲート近傍への電子注入によりしきい値電圧制御可能な記憶トランジスタで構成され、
前記２つのゲートトランジスタには、動作電源電圧と接地電圧との間に制御されるそれぞれ個別のビット線が接続され、
前記２つのゲートトランジスタのゲート電極には、動作電源電圧と接地電圧との間に制御されるワード線が共通に接続され、
さらに、前記記憶トランジスタのソースおよび負荷トランジスタのソースには、書込時または消去時に高電圧を供給する高電圧供給線が接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記記憶トランジスタは、ゲート電極の側部に形成された絶縁膜サイドスペーサと、ドレインの周縁部分に形成された低不純物濃度領域と、を有し、
書込時には、前記記憶トランジスタのソースに高電圧を印加するとともに、前記負荷トランジスタのソースを経由して記憶トランジスタのゲートに高電圧を印加することにより、前記絶縁膜サイドスペーサにチャネルホットエレクトロンを注入して情報の書き込みを行い、
消去時には、前記記憶トランジスタのソースに高電圧を印加することにより、前記絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行う
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記インバータは、前記負荷トランジスタと並列にプリチャージ用トランジスタを有し、
このプリチャージ用トランジスタは、プリチャージ制御電圧により前記負荷トランジスタから独立してオン／オフ制御される請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記負荷トランジスタのソースに高電圧を供給する高電圧供給線を、前記２つのインバータに対して別々に設けた請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記記憶トランジスタのソースに高電圧を供給する高電圧供給線を、前記２つのインバータに対して別々に設けた請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記直列に接続された前記負荷トランジスタと前記記憶トランジスタの間にさらに接続され、前記負荷トランジスタと前記記憶トランジスタとを電気的に接続（オン）または遮断（オフ）するスイッチ手段を設けた請求項４に記載の不揮発性半導体記憶装置
【請求項７】
前記直列に接続された前記負荷トランジスタと前記記憶トランジスタの間にさらに接続され、前記負荷トランジスタと前記記憶トランジスタとを電気的に接続（オン）または遮断（オフ）するスイッチ手段を設けた請求項５に記載の不揮発性半導体記憶装置
【請求項８】
前記２つのインバータの各負荷トランジスタの導通抵抗を、アンバランスにしたことを特徴とする請求項１乃至請求項７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記２つのインバータの電源電圧線または接地に対する静電容量を、アンバランスにしたことを特徴とする請求項１乃至請求項７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】
前記２つのインバータの記憶トランジスタの導通抵抗を、アンバランスにしたことを特徴とする請求項１乃至請求項７のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
請求項３乃至請求項７のいずれかに記載の不揮発性半導体記憶装置を用い、
前記２つの記憶トランジスタのソース電圧を上昇させこれらの記憶トランジスタをオフするステップ、
前記プリチャージ用トランジスタを介して、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、
前記２つの記憶トランジスのソース電圧を同期して下降させてゆくステップ、
を有する不揮発性半導体記憶装置の状態決定方法。
【請求項１２】
請求項３乃至請求項７のいずれかに記載の不揮発性半導体記憶装置を用い、
前記プリチャージ用トランジスタをオンして、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、
前記プリチャージ用トランジスタをオフして、前記プリチャージ電圧の印加を停止するステップ、
を有する不揮発性半導体記憶装置の状態決定方法。
【請求項１３】
請求項６または請求項７に記載の不揮発性半導体記憶装置を用い、
前記スイッチ手段がオフしている状態で、前記プリチャージ用トランジスタをオンして、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、
前記スイッチ手段をオンするステップ、
前記プリチャージ用トランジスタをオフして、前記プリチャージ電圧の印加を停止するステップ、
を有する不揮発性半導体記憶装置の状態決定方法。
【請求項１４】
請求項１乃至請求項７に記載の不揮発性半導体記憶装置を用い、
前記２つの負荷トランジスタのソース電圧が低い状態で、前記ゲートトランジスタをオンして、前記ビット線から前記２つの記憶トランジスタにプリチャージ電圧を印加するステップ、
前記ゲートトランジスタをオフして、前記ビット線からのプリチャージ電圧を遮断するステップ、
前記負荷トランジスタのソース電圧を上昇させるステップ、
を有する不揮発性半導体記憶装置の状態決定方法。
【請求項１５】
請求項３乃至請求項７のいずれかに記載の不揮発性半導体記憶装置を用い、前記２つのインバータの前記プリチャージ用トランジスタのうち、一方のみをオンすることにより、前記フリップフロップの状態を強制的に決定する不揮発性半導体記憶装置の状態決定方法。
【請求項１６】
請求項４または請求項６に記載の不揮発性半導体記憶装置を用い、
前記２つの記憶トランジスタのソース電位を上昇させ前記２つの記憶トランジスタをオフするステップ、
前記プリチャージ用トランジスタを介して、前記２つの記憶トランジスタにそれぞれ異なる電圧のプリチャージ電圧を印加するステップ、
前記２つの記憶トランジスタのソース電位を同期して下降させてゆくステップ、
を有する不揮発性半導体記憶装置の状態決定方法。
【請求項１７】
請求項５または請求項７に記載の不揮発性半導体記憶装置を用い、
前記２つの記憶トランジスタのソース電位を上昇させ前記２つの記憶トランジスタをオフするステップ、
前記プリチャージ用トランジスタを介して、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、
前記２つの記憶トランジスタのソース電位を電位差を持たせて下降させてゆくステップ、
を有する不揮発性半導体記憶装置の状態決定方法。
【請求項１８】
請求項３乃至請求項７に記載の不揮発性半導体記憶装置を用い、
前記２つのプリチャージ用トランジスタの一方をオン、他方をオフすることにより、前記記憶トランジスタの一方に測定用電圧を供給することを特徴とする不揮発性半導体記憶装置の状態測定方法。
【請求項１９】
請求項５または請求項７に記載の不揮発性半導体記憶装置を用い、
前記２つのプリチャージ用トランジスタの一方をオン、他方をオフすることにより、前記記憶トランジスタの一方に測定用電圧を供給し、
さらに、他方の記憶トランジスタのソースに測定用電圧を供給することを特徴とする不揮発性半導体記憶装置の状態測定方法。
【請求項２０】
請求項６または請求項７に記載の不揮発性半導体記憶装置を用い、
前記２つのプリチャージ用トランジスタの一方をオン、他方をオフすることにより、前記記憶トランジスタの一方に測定用電圧を供給し、
さらに、前記スイッチ手段をオフすることを特徴とする不揮発性半導体記憶装置の状態測定方法。
【請求項２１】
請求項１乃至請求項８のいずれかに記載の不揮発性半導体記憶装置と、被救済回路と、
該被救済回路を代替する救済回路とを含み、
前記不揮発性記憶装置を、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路とした半導体集積回路装置。
【請求項２２】
請求項１乃至請求項８のいずれかに記載の不揮発性半導体記憶装置と、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、
前記不揮発性記憶装置を、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項２３】
請求項１乃至請求項８のいずれかに記載の不揮発性半導体記憶装置と、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、
前記不揮発性記憶装置を、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項２４】
請求項１乃至請求項８のいずれかに記載の不揮発性半導体記憶装置と、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、
前記不揮発性記憶装置を、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項２５】
請求項１乃至請求項８のいずれかに記載の不揮発性半導体記憶装置と、チップを特定するためのセキュリティ回路を含み、
前記不揮発性記憶装置を、前記セキュリティ回路のチップを特定するための情報の記憶回路とした半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去および書き込み可能な不揮発性半導体記憶装置およびそれを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
たとえば内蔵ＳＲＡＭの容量の増大に伴うリダンダンシ（冗長化）の必要性や、ＬＣＤドライバ等のボード実装後に個別のチューニングを実施する必要性や、個人識別情報（ＩＤコード、暗号解読用キー、ＩＣカードの番号等）の多様な用途拡大に伴って低コストなヒューズの必要性が高まってきている。
【０００３】
従来、標準ＣＭＯＳプロセスで形成可能なヒューズ素子として、ポリシリコンや配線メタル層をレーザや電流で溶断するもの、絶縁ゲート膜等を電圧で破壊するもの、等があった。しかし、このような溶断や絶縁破壊等によるものでは一度しかプログラムできないため上述の用途には適さない。
【０００４】
一方、ＣＭＯＳプロセスで形成できるフローティングゲート型の不揮発性素子を利用するものであれば、電気的に消去・書込みが可能なヒューズが実現できるが、トランジスタに不揮発性を持たせるために従来のフラッシュメモリのような特別なプロセスを導入するのはコスト的観点から見合わない。また、標準ＣＭＯＳプロセスでのフローティングゲート型素子については、高集積化に伴い絶縁膜が薄くなるとデータ保持特性が悪くなるという問題があった。
【０００５】
そこで、例えば特許文献１・特許文献２・特許文献３には、標準ＣＭＯＳプロセスで製造可能な不揮発性記憶装置や特別なフローティングゲートを持たない不揮発性記憶装置が示されている。
【０００６】
【特許文献１】米国特許第６，５１８，６１４号公報
【特許文献２】特開２００４−５６０９５号公報
【特許文献３】特開２００５−３５３１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１に従来例として特許文献３に開示されている標準ＣＭＯＳプロセスで製造された不揮発性記憶装置のメモリセル構成を示す。基本的には、不揮発性データ記憶部であるＮ型ＭＯＳトランジスタＭＣＮ１、ＭＣＮ２と、不揮発性データ記憶部の出力ノードｎｏｄｅＴ、ｎｏｄｅＢを差動入力とするスタティックラッチ形態のフリップフロップ部（ＭＮ３、ＭＮ４、ＭＰ１、ＭＰ２）から構成される。フリップフロップ部では通常のＳＲＡＭ動作の読み出しや書き込み動作が行える一方で、不揮発性データ記憶部の情報をリロードしてフリップフロップ部にデータを格納することが可能な構成である。
【０００８】
図２に上記従来例におけるデータ設定方法を示す。このデータ設定方法は、ＭＣＮ１、ＭＣＮ２のしきい値電圧差でデータを確定する方法である。データ書き込み前の初期状態においては、Ｎ型ＭＯＳトランジスタＭＣＮ１、ＭＣＮ２は共にしきい値電圧Ｖｔｈ０であり、この状態においてはフリップフロップの出力データは不定となる。そのため、データを確定するために、まず、データ"０"の書き込みをＭＣＮ１側のしきい値電圧をＶｔｈ１（Ｖｔｈ１＞Ｖｔｈ０）まで上げることで実現する。本構成においては、消去する（Ｖｔｈを下げる）ことができないので、その後の、データ"１"の書き込みは、データ"０"の状態から、ＭＣＮ２側のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）まで上げることで実現する。
【０００９】
図３に上記従来例における不揮発性データ記憶部のＮ型ＭＯＳトランジスタのしきい値電圧変更方法を示す。例として、データ"０"、すなわちＭＣＮ１側のしきい値電圧を上げる場合を示している。基本的にはＮ型ＭＯＳトランジスタのホットキャリヤによる特性劣化を積極的に利用しており、しきい値電圧を上げたい方のＭＣＮ１のソース電位を０Ｖ、ゲート電位（ＭＬＷ）を２．５Ｖ、ドレイン電位（ｎｏｄｅＴ）を５Ｖにしてドレイン端付近におけるホットキャリヤ注入現象でしきい値電圧を上げるようにしている。この時、ドレイン電位の５Ｖは、ビット線ＢＬＴ電位を５Ｖにして、フリップフロップ部のワード線ＷＬを十分に高い電圧（７Ｖ）にしてＢＬＴ電位の５Ｖが完全にｎｏｄｅＴに供給されるようにすることによって供給する。しきい値電圧を上げたくない方のＭＣＮ２のドレイン電位はＢＬＢ電位を０Ｖに設定することで、ホットキャリヤ注入が発生しないように制御している。データ"１"を書く場合は、ＭＣＮ２側のしきい値電圧を上げることになるので、ＢＬＴ＝０Ｖ、ＢＬＢ＝５Ｖと設定するだけで、他の条件はデータ"０"書き込み時と同じである。
【００１０】
図４に上記従来例における不揮発性データ記憶部からフリップフロップ部へのデータ転送方法を示す。図中の動作はデータ"０"、つまり、ＭＣＮ１のしきい値電圧Ｖｔｈ１がＭＣＮ２のしきい値電圧Ｖｔｈ０よりも高い場合を示している。フリップフロップ部においてワード線ＷＬ＝０Ｖ、リストア制御信号ＲＥＳＴＯＲＥ＝０Ｖにしたもとで、時刻ｔ０にイコライズ制御信号ＺＥＱをＶｃｃから０Ｖに下げることで、ｎｏｄｅＴとｎｏｄｅＢを同電位にイコライズする。時刻ｔ１でイコライズ動作を終了し、時刻ｔ２から徐々にＭＣＮ１、ＭＣＮ２のゲート電位であるＭＬＷを上げていくことで、しきい値電圧の低いＭＣＮ２側が先にオンして、ｎｏｄｅＢの電位を引き下げていく。しばらくすればＭＣＮ１側もオンするが、最終的にはしきい値電圧の低いＭＣＮ２側のｎｏｄｅＢが０Ｖ、ＭＣＮ１側のｎｏｄｅＴがＶｃｃでラッチは確定する。時刻ｔ３でＭＬＷの昇圧を完了し、時刻ｔ４でＲＥＳＴＯＲＥを０ＶからＶｃｃに上げることでフリップフロップ部のラッチを活性化して、データを安定に保持し、最後に時刻ｔ５でＭＬＷを０Ｖに下げて終了となる。
以上、従来例におけるメモリセルの動作説明をしてきたが、従来構成においては以下の問題がある。
【００１１】
〔１〕しきい値電圧差のマージンが小さい。しきい値電圧差マージンは、データ"０"の場合はＶｔｈ１−Ｖｔｈ０、データ"１"の場合はＶｔｈ２−Ｖｔｈ１がそれに相当する。ホットキャリヤ注入現象におけるしきい値電圧変化量には、上限値Ｖｔｈ＿ｍａｘが存在し、データ"０"及びデータ"１"の読み出しマージンを均等に配分すれば、書き換え１回を前提とした場合の各々のマージンは（Ｖｔｈ＿ｍａｘ−Ｖｔｈ０）／２となる。Ｎ回の書き換えをすることを前提とした場合は、Ｖｔｈ制御をＶｔｈ＿ｍａｘを最大値として２Ｎ分割する必要があり、データ"０"、データ"１"の各々のマージンは（Ｖｔｈ＿ｍａｘ−Ｖｔｈ０）／２Ｎとなり、さらにマージンが小さくなる。
【００１２】
〔２〕不揮発性データ記憶部にデータを書く時の動作電圧として、各メモリセル毎に制御する必要があるワード線ＷＬ、及びビット線ＢＬＴ、ＢＬＢに高電圧（７Ｖ及び５Ｖ）を印加する必要がある。これはワード線及びビット線を駆動するドライバ、並びにビット線を選択するためのカラム選択トランジスタに高耐圧トランジスタを使用する必要があることを意味する。通常読み出し動作のように、Ｖｃｃ＝１．８Ｖで動作させる時は、高電圧対応で最適化された高耐圧トランジスタは高速でないため、アクセス遅延を引き起こす問題がある。電流駆動能力を上げるためにトランジスタサイズを大きくすることは、チップ面積を大きくすることにつながるという問題点がある。
【００１３】
この発明は、読み出しマージンを大きくとることができ、且つ、ワード線，ビット線の制御をＶｃｃレベルで行うことができる、書き換え可能な不揮発性記憶装置および半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
［不揮発性半導体記憶装置］
請求項１の発明は、２つのインバータをクロス接続して構成されたフリップフロップと、このフリップフロップの両側のノードにそれぞれ接続された２つのゲートトランジスタと、を有する不揮発性半導体記憶装置であって、
前記インバータは、直列に接続された負荷トランジスタおよび記憶トランジスタを含み、前記記憶トランジスタは、ゲート近傍への電子注入によりしきい値電圧制御可能な記憶トランジスタで構成され、前記２つのゲートトランジスタには、動作電源電圧と接地電圧との間に制御されるそれぞれ個別のビット線が接続され、前記２つのゲートトランジスタのゲート電極には、動作電源電圧と接地電圧との間に制御されるワード線が共通に接続され、さらに、前記記憶トランジスタのソースおよび負荷トランジスタのソースには、書込時または消去時に高電圧を供給する高電圧供給線が接続されていることを特徴とする。
【００１５】
請求項２の発明は、請求項１の発明において、前記記憶トランジスタは、ゲート電極の側部に形成された絶縁膜サイドスペーサと、ドレインの周縁部分に形成された低不純物濃度領域と、を有し、書込時には、前記記憶トランジスタのソースに高電圧を印加するとともに、前記負荷トランジスタのソースを経由して記憶トランジスタのゲートに高電圧を印加することにより、前記絶縁膜サイドスペーサにチャネルホットエレクトロンを注入して情報の書き込みを行い、消去時には、前記記憶トランジスタのソースに高電圧を印加することにより、前記絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行うことを特徴とする。
【００１６】
請求項３の発明は、請求項１，２の発明において、前記インバータは、前記負荷トランジスタと並列にプリチャージ用トランジスタを有し、このプリチャージ用トランジスタは、プリチャージ制御電圧により前記負荷トランジスタから独立してオン／オフ制御されることを特徴とする。
【００１７】
請求項４の発明は、請求項３の発明において、前記負荷トランジスタのソースに高電圧を供給する高電圧供給線を、前記２つのインバータに対して別々に設けたことを特徴とする。
【００１８】
請求項５の発明は、請求項３の発明において、前記記憶トランジスタのソースに高電圧を供給する高電圧供給線を、前記２つのインバータに対して別々に設けたことを特徴とする。
【００１９】
請求項６の発明は、請求項４の発明において、前記直列に接続された前記負荷トランジスタと前記記憶トランジスタの間にさらに接続され、前記負荷トランジスタと前記記憶トランジスタとの電気的接続をオン／オフするスイッチ手段を設けたことを特徴とする。
【００２０】
請求項７の発明は、請求項５の発明において、前記直列に接続された前記負荷トランジスタと前記記憶トランジスタの間にさらに接続され、前記負荷トランジスタと前記記憶トランジスタとを電気的接続をオン／オフするスイッチ手段を設けたことを特徴とする。
【００２１】
請求項８の発明は、請求項１〜７の発明において、前記２つのインバータの各負荷トランジスタの導通抵抗を、アンバランスにしたことを特徴とする。
【００２２】
請求項９の発明は、請求項１〜７の発明において、前記２つのインバータの電源電圧線または接地に対する静電容量を、アンバランスにしたことを特徴とする。
【００２３】
請求項１０の発明は、請求項１〜７の発明において、前記２つのインバータの記憶トランジスタの導通抵抗を、アンバランスにしたことを特徴とする。
【００２４】
後述する実施形態において、請求項１および請求項２の発明には、実施形態１〜５が対応する。請求項３の発明には、実施形態２〜５が対応する。請求項４の発明には、実施形態２、４が対応する。請求項５の発明には、実施形態３、５が対応する。請求項６の発明には、実施形態４が対応する。請求項７の発明には、実施形態５が対応する。請求項８の発明には、実施形態１、２、３の図１４，３１，４９の尚書きが対応する。請求項９の発明には、実施形態１、２、３の図１５，３２，５０が対応する。請求項１０の発明には、実施形態１、２、３の図１４，３１，４９が対応する。
【００２５】
［不揮発性半導体記憶装置の状態決定方法］
請求項１１の発明は、請求項３〜７の不揮発性半導体記憶装置を用い、前記２つの記憶トランジスタのソース電圧を上昇させこれらの記憶トランジスタをオフするステップ、前記プリチャージ用トランジスタを介して、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、前記２つの記憶トランジスのソース電圧を同期して下降させてゆくステップ、を有することを特徴とする。
【００２６】
請求項１２の発明は、請求項３〜７の不揮発性半導体記憶装置を用い、前記プリチャージ用トランジスタをオンして、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、前記プリチャージ用トランジスタをオフして、前記プリチャージ電圧の印加を停止するステップ、を有することを特徴とする。
【００２７】
請求項１３の発明は、請求項６、７の不揮発性半導体記憶装置を用い、前記スイッチ手段がオフしている状態で、前記プリチャージ用トランジスタをオンして、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、前記スイッチ手段をオンするステップ、前記プリチャージ用トランジスタをオフして、前記プリチャージ電圧の印加を停止するステップ、を有することを特徴とする。
【００２８】
請求項１４の発明は、請求項１〜７の不揮発性半導体記憶装置を用い、前記２つの負荷トランジスタのソース電圧が低い状態で、前記ゲートトランジスタをオンして、前記ビット線から前記２つの記憶トランジスタにプリチャージ電圧を印加するステップ、前記ゲートトランジスタをオフして、前記ビット線からのプリチャージ電圧を遮断するステップ、前記負荷トランジスタのソース電圧を上昇させるステップ、を有することを特徴とする。
【００２９】
請求項１５の発明は、請求項３〜７の不揮発性半導体記憶装置を用い、前記２つのインバータの前記プリチャージ用トランジスタのうち、一方のみをオンすることにより、前記フリップフロップの状態を強制的に決定することを特徴とする。
【００３０】
請求項１６の発明は、請求項４、６の不揮発性半導体記憶装置を用い、前記２つの記憶トランジスタのソース電位を上昇させ前記２つの記憶トランジスタをオフするステップ、前記プリチャージ用トランジスタを介して、前記２つの記憶トランジスタにそれぞれ異なる電圧のプリチャージ電圧を印加するステップ、前記２つの記憶トランジスタのソース電位を同期して下降させてゆくステップ、を有することを特徴とする。
【００３１】
請求項１７の発明は、請求項５、７の不揮発性半導体記憶装置を用い、前記２つの記憶トランジスタのソース電位を上昇させ前記２つの記憶トランジスタをオフするステップ、前記プリチャージ用トランジスタを介して、前記２つの記憶トランジスタに同じ電圧のプリチャージ電圧を印加するステップ、前記２つの記憶トランジスタのソース電位を電位差を持たせて下降させてゆくステップ、を有することを特徴とする。
【００３２】
請求項１８の発明は、請求項３〜７の不揮発性半導体記憶装置を用い、前記２つのプリチャージ用トランジスタの一方をオン、他方をオフすることにより、前記記憶トランジスタの一方に測定用電圧を供給することを特徴とする。
【００３３】
請求項１９の発明は、請求項５、７の不揮発性半導体記憶装置を用い、前記２つのプリチャージ用トランジスタの一方をオン、他方をオフすることにより、前記記憶トランジスタの一方に測定用電圧を供給し、さらに、他方の記憶トランジスタのソースに測定用電圧を供給することを特徴とする。
【００３４】
請求項２０の発明は、請求項６、７の不揮発性半導体記憶装置を用い、前記２つのプリチャージ用トランジスタの一方をオン、他方をオフすることにより、前記記憶トランジスタの一方に測定用電圧を供給し、さらに、前記スイッチ手段をオフすることを特徴とする。
【００３５】
後述する実施形態において、請求項１１の発明には、実施形態２、３、４の図２８，４６，６５が対応する。請求項１２の発明には、実施形態２、３、４の図２９，４７，６６が対応する。請求項１３の発明は、実施形態４の図６６が対応する。請求項１４の発明は、実施形態２，３，４の図３０，図４８，図６７が対応する。請求項１５の発明は、実施形態２，３，４の図２５，４３，６２が対応する。請求項１６の発明は、実施形態２，４の図２３，６０が対応する。請求項１７の発明は、実施形態３，５の図４１，７０が対応する。請求項１８の発明は、実施形態２，３，４の図３３、５１，６８が対応する。請求項１９の発明は、実施形態３の図５１が対応する。請求項２０の発明は、実施形態４の図６８が対応する。
【００３６】
［半導体集積回路記憶装置］
請求項２１の発明は、請求項１〜８の不揮発性半導体記憶装置と、被救済回路と、該被救済回路を代替する救済回路とを含み、前記不揮発性記憶装置を、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路としたことを特徴とする。
【００３７】
請求項２２の発明は、請求項１〜８の不揮発性半導体記憶装置と、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶装置を、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路としたことを特徴とする。
【００３８】
請求項２３の発明は、請求項１〜８の不揮発性半導体記憶装置と、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶装置を、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路としたことを特徴とする。
【００３９】
請求項２４の発明は、請求項１〜８の不揮発性半導体記憶装置と、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶装置を、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路としたことを特徴とする。
【００４０】
請求項２５の発明は、請求項１〜８の不揮発性半導体記憶装置と、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶装置を、前記セキュリティ回路のチップを特定するための情報の記憶回路としたことを特徴とする。
【００４１】
後述する実施形態において、請求項２１の発明には、第７の実施形態が対応する。請求項２２、２３、２４、２５の発明には、第６の実施形態が対応する。
【発明の効果】
【００４２】
この発明では、記憶トランジスタのしきい値電圧の制御、すなわち、書き込み，消去に必要な高電圧をインバータの両端（負荷トランジスタのソースと記憶トランジスタのソース）に接続されている高圧供給線を介して行う。
【００４３】
これにより、請求項１の発明によれば、一方のインバータの記憶トランジスタのしきい値電圧を上昇させる書き込み時、および、書き込んだ記憶トランジスタのしきい値電圧を下降させる消去時においても、ワード線，ビット線はＶｃｃレベルで動作させればよくなり、周辺回路の小型化や高速読み出しが可能になる。
【００４４】
この発明では、負荷トランジスタと並列にプリチャージ用トランジスタを設けた。これにより、フリップフロップの状態を転移させずに両方のノードを充電することができ、この充電された電圧の下降のアンバランスによってフリップフロップの状態を決定させることができるため、状態の決定を確実に行うことが可能になる。
【００４５】
この発明では、負荷トランジスタのソースに高電圧を供給する高電圧供給線または記憶トランジスタのソースに高電圧を供給する高電圧供給線（ソース線）を２つのインバータに対して別々に設けた。これにより、フリップフロップを構成する２つのノードの充電電圧、または、充電後の電圧の遷移において両インバータ間に電位差を付けることができ、両方の記憶トランジスタがともに書き込まれていないフリップフロップの状態をどちらかに確実に確定することができる。
【００４６】
また、この発明では、いずれか一方の記憶トランジスタに書き込みが行われている場合には、前記充電電圧または遷移電圧の電位差にかかわらず、その記憶トランジスタへの書き込みにしたがって状態が確定する。これにより、この不揮発性半導体記憶装置（メモリセル）をアレイ状に複数配列した記憶装置において、書き込みが行われているメモリセルと書き込みが行われていないメモリセルが混在していても、書き込みが行われているメモリセルはその書き込みにしたがって状態が確定し、書き込みが行われていないメモリセルは、上記電位差に応じて確実に特定の一方の状態に確定する。これにより、書き込みが行われているメモリセルと書き込みが行われていないメモリセルが混在した記憶装置であっても、データが不定になることがなくなる。
【００４７】
この発明では、２つの負荷トランジスタの導通抵抗をアンバランスにした。トランジスタの導通抵抗はチャンネル幅またはチャンネル長を変えることにより容易に実現できる。また、この発明では、２つのインバータのＶｃｃまたは接地に対する静電容量をアンバランスにした。以上のアンバランス構成により、フリップフロップに電源を投入したときのノード電位の上昇がアンバランスになって状態分岐点がどちらか一方に偏位するため、書き込みが行われていないフリップフロップの状態をいずれか一方に確定することができる。
【発明を実施するための最良の形態】
【００４８】
［第１の実施形態］
第１の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置について図５〜図１５を参照して説明する。
【００４９】
図５は不揮発性記憶装置の１つの不揮発性メモリセルの回路図である。このメモリセルは６個のＭＯＳトランジスタで構成されている。Ｐ型ＭＯＳトランジスタＭＰ１，Ｎ型ＭＯＳトランジスタＭＣＮ１を直列に接続したインバータ  （Ｔｒｕｅ側インバータ）と、Ｐ型ＭＯＳトランジスタＭＰ２，Ｎ型ＭＯＳトランジスタＭＣＮ２を直列に接続したインバータ（Ｂａｒ側インバータ）をスタティックラッチ接続したフリップフロップを有している。このうち、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２を負荷トランジスタと呼び、Ｎ型ＭＯＳトランジスタＭＣＮ１，ＭＣＮ２を記憶トランジスタと呼ぶ。記憶トランジスタＭＣＮ１，ＭＣＮ２は、図７以下で説明するように、サイドウォール部に電荷を蓄積・中和することにより、不揮発的にしきい値を変更可能な不揮発素子として機能する。
【００５０】
このフリップフロップのうち、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１を直列に接続したインバータがＴｒｕｅ側の記憶部として機能し、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２を直列に接続したインバータがＢａｒ側の記憶部として機能する。負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１の接続部がｎｏｄｅＴであり、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２の接続部がｎｏｄｅＢである。ｎｏｄｅＴが高電位，ｎｏｄｅＢが低電位のとき記憶内容が"０"であり、ｎｏｄｅＴが低電位，ｎｏｄｅＢが高電位のとき記憶内容が"１"である。
【００５１】
各インバータの記憶トランジスタ側端部すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のソースは、ソース線ＳＬに接続されている。各インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ１，ＭＰ２のソースはＶＰＳ線に接続されている。また、負荷トランジスタＭＰ１，ＭＰ２のウエルはＶＰＭ線に接続されている。
【００５２】
ｎｏｄｅＴは、トランスファゲートＭＮ１を介してビット線ＢＬＴ（ＢｉｔＬｉｎｅ−Ｔｒｕｅ）に接続され、ｎｏｄｅＢは、トランスファゲートＭＮ２を介してビット線ＢＬＢ（ＢｉｔＬｉｎｅ−Ｂａｒ）に接続されている。トランスファゲートＭＮ１，ＭＮ２は、Ｎ型ＭＯＳトランジスタで構成され、各ゲートには共通のワード線ＷＬが接続されている。
【００５３】
図６は、図５に示した不揮発性メモリセルをアレイ状に配列したメモリセルアレイの構成を示す図である。このメモリセルアレイでは、図５の不揮発性メモリセルがＸ，Ｙのマトリクスアレイに配列されている。そして、ワード線ＷＬが、各行（ロウ）ごとに設けられ、ビット線ＢＬＴ、ＢＬＢが、各列（カラム）ごとに各々１本ずつ設けられている。これらワード線ＷＬ，ビット線ＢＬＴ，ＢＬＢは、それぞれ独立に制御される。一方、それ以外の信号線（ＶＰＳ、ＶＰＭ、ＳＬ）は全メモリセルに共通に設けられ、アレイ内の全メモリセルが一体に制御される。
【００５４】
図７、図９および図１２は、記憶トランジスタＭＣＮ１（ＭＣＮ２）の断面構造を示す図である。このうち、図７は書き込み時の電位配置を示し、図９は消去時の電位配置を示し、図１２は読み出し時の電位配置を示している。
【００５５】
また、図８は、記憶トランジスタＭＣＮ１の書き込み時のメモリセルの電圧印加手順を示す図、図１０は、記憶トランジスタＭＣＮ１，２を含む不揮発性メモリセルの消去時の電圧印加手順を示す図、図１３は、記憶トランジスタＭＣＮ１，２を含む不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。である。
【００５６】
図７、図９、図１２において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４が形成されている。このＰ型ウエル１０４に、深さ２５０ｎｍの複数のトレンチ（素子分離）１０２によって分離された２つの記憶トランジスタＭＣＮ１，ＭＣＮ２が形成されている。この図には、一方の記憶トランジスタ（ＭＣＮ１）のみを示している。
【００５７】
記憶トランジスタは、Ｎチャンネル型トランジスタであり、Ｐ型ウエル１０４の表面領域に、両側のトレンチ１０２に隣接して形成されたドレイン１０９，ソース１１５、および、ドレイン１０９の周辺領域に形成されたドレインエクステンション１０７を有する。ドレイン１０９，ソース１１５は、それぞれ平均砒素濃度１×１０20ｃｍ-3に形成され、ドレインエクステンション１０７平均砒素濃度５×１０18ｃｍ-3に形成されている。
【００５８】
また、Ｐ型ウエル１０４の表面のドレイン１０９，ソース１１５間の領域であるチャネル領域の基板上には、膜厚５ｎｍのゲート酸化膜１０５、および、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなるゲート電極１０６が形成されている。また、このゲート酸化膜１０５，ゲート電極１０６の両側には、膜厚５０ｎｍの絶縁膜からなるサイドスペーサ１０８、１０８Ｓが形成されている。なお、ソース１１５周辺にはエクステンション領域が形成されていないため、ソース側のサイドスペーサ１０８Ｓは、基板のチャンネル領域に対して露出している。
【００５９】
また、Ｐ型ウエル１０４の領域内で、トレンチ１０２により、上記記憶トランジスタから分離された領域には、このＰ型ウエル１０４を接地するための電極である平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１が形成されている。
【００６０】
この記憶トランジスタは、ソース側のサイドスペーサ１０８Ｓにキャリアを注入することによってしきい値電圧を上昇させることができる。また、図９で説明するように、サイドスペーサ１０８Ｓに注入したキャリアを引き抜いて、しきい値電圧を初期状態に戻すこともできる。これにより、この記憶トランジスタは、不揮発にデータを記憶する。
【００６１】
なお、記憶トランジスタの標準的な初期しきい電圧は１．２Ｖであるが、特殊な構造のトランジスタであるためバラツキが大きく、信頼性の観点から、この記憶トランジスタ単独で記憶素子として用いることは困難である。このため、この実施形態では、図５に示したフリップフロップ構成でメモリセルを構成している。
【００６２】
図７に示すように、記憶トランジスタへの書き込み動作は、ドレイン線ＶＤへ０Ｖを印加し、ソース線ＶＳへ接合耐圧以下の正電圧（例えば６Ｖ）を印加してチャネルホットエレクトロンＨＥをサイドスペーサ１０８Ｓへ注入する動作である。このチャネルホットエレクトロンの注入によってサイドスペーサ１０８Ｓにトラップされた電子によりしきい値電圧が上昇し、書き込み状態となる。
【００６３】
図８は、記憶トランジスタＭＣＮ１のしきい値電圧を上昇させてデータ"０"を書き込む場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１を図７に示す電位配置にするため、図８に示す手順でメモリセルに電圧を印加する。ＶＰＳ、ＶＰＭ、ＳＬを６Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ（１．８Ｖ）、ビット線ＢＬＴを０Ｖ、ＢＬＢをＶｃｃにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１がオンすることでｎｏｄｅＴ（記憶トランジスタＭＣＮ１のドレイン）は、ビット線ＢＬＴ（０Ｖ）とほぼ同電位になるとともに、これにより負荷トランジスタＭＰ２がオンするため、ｎｏｄｅＢ（記憶トランジスタＭＣＮ１のゲート）が、ＶＰＳ（６Ｖ）とほぼ同電位になる。これにより、記憶トランジスタＭＣＮ１の電位配置は図７と同じになる。このときトランスファゲートＭＮ１および記憶トランジスタＭＣＮ１には、３００μＡ程度の電流が流れて、記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２まで上昇させる。
【００６４】
また、データ"１"を書く場合は、記憶トランジスタＭＣＮ２側のしきい値電圧を上げることになるが、ＢＬＴ＝Ｖｃｃ、ＢＬＢ＝０Ｖと電圧設定を逆転するだけで、他の条件はデータ"０"書き込み時と同じである。
【００６５】
なお、上記実施例では、トランジスタＭＣＮ１のゲート（ｎｏｄｅＢ）へ６Ｖを印加し、トランジスタＭＣＮ１のドレイン（ソース線ＳＬ）へ６Ｖを印加しているが、これらの電圧は異なる電圧でも良い。一方、ＶＰＭとＶＰＳとは同じ電圧なので、これらの信号を接続し、共通の信号としても良い。
【００６６】
図９、１０は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図９に示すように、消去動作は、ソース線ＶＳへ接合耐圧以下の正電圧（例えば９Ｖ）を印加し、ゲート線ＶＧ、ドレイン線ＶＤに０Ｖを印加して、ソース電極１１５からアバランシェホットホールＨＨを発生させ、これをサイドスペーサ１０８Ｓへ注入する動作である。これにより、前記書き込み動作でサイドスペーサ１０８Ｓにトラップされた電子を中和し、しきい値電圧を低下させることによって書き込まれたデータが消去される。
【００６７】
図１０は、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧を低下させてデータを消去する場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１，ＭＣＮ２を図９に示す電位配置にするため、図１０に示す手順でメモリセルに電圧を印加する。一般的に、消去動作は、図６に示したメモリアレイの全メモリセルに対して一括して行われる。ＶＰＭをＶｃｃに設定し、ＶＰＳを０Ｖに設定し、ＳＬを９Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴ、ＢＬＢを０Ｖにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１、ＭＮ２がオンすることでｎｏｄｅＴ、ｎｏｄｅＢは０Ｖとなり、記憶トランジスタＭＣＮ１、ＭＣＮ２の各部の電圧は図９に示したものと同じになる。なお、図１０ではＶＰＭをＶｃｃ（１．８Ｖ）としているが、当該信号は０Ｖでも正常に動作する。したがってＶＰＭをＶＰＳと接続し、共通の信号としても良い。
【００６８】
このように、図７、８に示した書き込み時の電圧印加手順、および、図９、１０に示した消去時の電圧印加手順では、各メモリセル毎に独立制御が必要なワード線およびビット線に０ＶまたはＶｃｃを印加すればよいように設計されているため、すなわち、ワード線、ビット線に高電圧の印加が不要であるため、ワード線，ビット線の制御回路に高耐圧トランジスタを使用する必要が無くなり、高速に動作する高性能なトランジスタを使用して読み出し動作の高速化を図ることができる。
【００６９】
図１１は、上記書き込み動作によって記憶トランジスタＭＣＮ１，ＭＣＮ２に設定されるしきい値電圧を説明する図、すなわち、不揮発性メモリセルに対するデータ設定の方式を説明する図である。ここで、記憶トランジスタＭＣＮ１のしきい値電圧が低い状態（オン）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が高い状態（オフ）のときデータは"１"であり、記憶トランジスタＭＣＮ１のしきい値電圧が高い状態（オフ）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が低い状態（オン）のときデータは"０"である。
【００７０】
同図（Ａ）は、データ設定前、すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合を示す。この状態は、メモリセルの状態は不定である。
【００７１】
同図（Ｂ）は、不揮発性メモリセルにデータ"０"を設定したときのしきい値電圧を示している。データ"０"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【００７２】
同図（Ｃ）は、不揮発性メモリセルにデータ"１"を設定したときのしきい値電圧を示している。データ"１"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ２のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【００７３】
図９、１０で説明した消去動作を行うと、同図（Ｂ），（Ｃ）のようにしきい値電圧が制御されていても、同図（Ａ）に示す状態に復帰する。
【００７４】
このように、このメモリセルは、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を上げても、再度初期状態Ｖｔｈ０まで下げることが可能であるため、複数回のデータの書き換えが要求される用途に用いても、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１）とＢａｒ側（記憶トランジスタＭＣＮ２）のしきい値電圧の差である読み出しマージンを十分に大きく取ることができる。
【００７５】
図１２、１３は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。第１の実施形態のメモリセルの記憶内容の読み出しは、図１２に示すように、ソース線ＶＳを０Ｖとし、ゲート線ＶＧにＶｃｃを印加した時のドレイン線ＶＤの電圧を読み取ることによって行う。記憶トランジスタＭＣＮ１，ＭＣＮ２を図１２に示す電位配置にするため、図１３に示す手順でメモリセルに電圧が印加される。読み出し動作はＳＲＡＭの読み出し動作と同様、差動型センスアンプを使用する。ＶＰＳ，ＶＰＭをＶｃｃ、ＳＬを０Ｖに設定し、ワード線ＷＬをＶｃｃに設定した条件下で、フリップフロップ内のデータに応じたビット線ＢＬＴ、ＢＬＢの変化を差動型センスアンプで読み出す。記憶トランジスタＭＣＮ１がオンしているときＢＬＴは低電圧（０Ｖ）であり、記憶トランジスタＭＣＮ１がオフしているときＢＬＴは高電圧（Ｖｃｃ）である。記憶トランジスタＭＣＮ２がオンしているときＢＬＢが低電圧（０Ｖ）であり、記憶トランジスタＭＣＮ２がオフしているときＢＬＢは高電圧（Ｖｃｃ）である。ＢＬＴが低電圧（０Ｖ）且つＢＬＢが低電圧  （Ｖｃｃ）のときデータは"１"であり、ＢＬＴが高電圧（Ｖｃｃ）且つＢＬＢが低電圧（０Ｖ）のときデータは"０"である。
【００７６】
［第１の実施形態の変形例］
図６に示す不揮発性メモリセルは、書き込みが行われていない状態、すなわち、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧がともに低い状態では、データが確定しない。そこで、図１４，１５に示すように、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１側）とＢａｒ側（記憶トランジスタＭＣＮ２側）の回路構成をアンバランスにすることにより、書き込みが行われていない状態でも、立ち上げ時にデータを"０"または"１"の一方に確定させることができる。
【００７７】
図１４に示す不揮発性メモリセルは、２つの負荷トランジスタＭＰ１，ＭＰ２のチャンネル幅をアンバランスにしたものである。この例では負荷トランジスタＭＰ１（太線で示す）のチャンネル幅を負荷トランジスタＭＰ２のチャンネル幅の２倍にして、負荷トランジスタＭＰ１のオン時の抵抗値が、負荷トランジスタＭＰ２のオン時の抵抗値に比べて１／２となるようにしている。
【００７８】
この構成のメモリセルが、記憶トランジスタＭＣＮ１，ＭＣＮ２が両方とも書き込みされていない状態で電源が投入されると、ｎｏｄｅＴがｎｏｄｅＢよりも速く電位が上昇し、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ２がオン状態、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ１がオフ状態、すなわち、データ"０"となって安定する。
【００７９】
なお、上記のチャンネル幅をアンバランスにする代わりに、チャンネル長をアンバランスにしてもよい。また、チャンネル幅またはチャンネル長を変更する負荷トランジスタは、ＭＰ１，ＭＰ２のどちらでもよい。また、記憶トランジスタＭＣＮ１，ＭＣＮ２のチャンネル幅またはチャンネル長を変更してアンバランスにしてもよい。
【００８０】
図１５に示す不揮発性メモリセルは、フリップフロップの２つのｎｏｄｅＴ，ｎｏｄｅＢにそれぞれキャパシタを接続したものである。ｎｏｄｅＴには、電源ラインＶｃｃとの間にキャパシタＣ１を接続し、ｎｏｄｅＢには、グランドとの間にキャパシタＣ２を接続している。これらのキャパシタの容量は例えば５０ｆＦ程度である。
【００８１】
これにより、２つの記憶トランジスタＭＣＮ１，ＭＣＮ２に設定されるいずれにも、書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のｎｏｄｅＴの電位上昇が速く、ｎｏｄｅＢの電位上昇が遅くなるので、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ２がオン状態、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ１がオフ状態、すなわち、データ"０"となって安定する。
【００８２】
図１５に示した例では、ｎｏｄｅＴ，ｎｏｄｅＢのいずれにもキャパシタを接続したが、一方のみに接続しても不揮発性メモリセルの回路構成を非対称にすることができる。
【００８３】
［第２の実施形態］
第２の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置について図１６〜図３３を参照して説明する。
【００８４】
図１６は不揮発性記憶装置の１つの不揮発性メモリセルの回路図である。このメモリセルは、８トランジスタで構成されるＶＰＳ分割型の不揮発性メモリセルである。このメモリセルは、Ｐ型ＭＯＳトランジスタＭＰ１，Ｎ型ＭＯＳトランジスタＭＣＮ１を直列に接続したインバータ（Ｔｒｕｅ側インバータ）と、Ｐ型ＭＯＳトランジスタＭＰ２，Ｎ型ＭＯＳトランジスタＭＣＮ２を直列に接続したインバータ（Ｂａｒ側インバータ）をスタティックラッチ接続したフリップフロップを有している。このうち、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２を負荷トランジスタと呼び、Ｎ型ＭＯＳトランジスタＭＣＮ１，ＭＣＮ２を記憶トランジスタと呼ぶ。記憶トランジスタＭＣＮ１，ＭＣＮ２は、図１８以下で説明するように、サイドウォール部に電荷を蓄積・中和することにより、不揮発的にしきい値を変更可能な不揮発素子として機能する。
【００８５】
各インバータの記憶トランジスタ側端部すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のソースは、ソース線ＳＬに接続されている。また、Ｔｒｕｅ側インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ１のソースはＶＰＳＴ線に接続され、Ｂａｒ側インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ２のソースはＶＰＳＢ線に接続されている。
【００８６】
このフリップフロップのうち、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１を直列に接続したインバータがＴｒｕｅ側の記憶部として機能し、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２を直列に接続したインバータがＢａｒ側の記憶部として機能する。負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１の接続部がｎｏｄｅＴであり、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２の接続部がｎｏｄｅＢである。ｎｏｄｅＴが高電位，ｎｏｄｅＢが低電位のとき記憶内容が"０"であり、ｎｏｄｅＴが低電位，ｎｏｄｅＢが高電位のとき記憶内容が"１"である。
【００８７】
ｎｏｄｅＴは、トランスファゲートＭＮ１を介してビット線ＢＬＴ（ＢｉｔＬｉｎｅ−Ｔｒｕｅ）に接続され、ｎｏｄｅＢは、トランスファゲートＭＮ２を介してビット線ＢＬＢ（ＢｉｔＬｉｎｅ−Ｂａｒ）に接続されている。トランスファゲートＭＮ１，ＭＮ２は、Ｎ型ＭＯＳトランジスタで構成され、各ゲートには共通のワード線ＷＬが接続されている。
【００８８】
また、負荷トランジスタＭＰ１に並列に、すなわちｎｏｄｅＴとＶＰＳＴとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ３が接続されている。また、負荷トランジスタＭＰ２に並列に、すなわちｎｏｄｅＢとＶＰＳＢとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ４が接続されている。Ｐ型ＭＯＳトランジスタＭＰ３のゲートにはＴ側プリチャージ線ＰＲＥＴが接続され、Ｐ型ＭＯＳトランジスタＭＰ４のゲートにはＢ側プリチャージ線ＰＲＥＢが接続されている。また、全てのＰ型ＭＯＳトランジスタＭＰ１〜ＭＰ４は同一Ｎウエル内に形成されＮウエル電位はＶＰＭ信号で制御されている。
【００８９】
図１７は、図１６に示した不揮発性メモリセルをアレイ状に配列したメモリセルアレイの構成を示す図である。このメモリセルアレイでは、図１６の不揮発性メモリセルがＸ，Ｙのマトリクスアレイに配列されている。そして、ワード線ＷＬが、各行（ロウ）ごとに設けられ、ビット線ＢＬＴ、ＢＬＢが、各列（カラム）ごとに各々１本ずつ設けられている。これらワード線ＷＬ，ビット線ＢＬＴ，ＢＬＢは、それぞれ独立に制御される。一方、それ以外の信号線（ＰＲＥＢ、ＰＲＥＴ、ＶＰＳＴ、ＶＰＳＢ、ＶＰＭ、ＳＬ）は全メモリセルに共通に設けられ、アレイ内の全メモリセルが一体に制御される。
【００９０】
図１８、図２０、図２６は、記憶トランジスタＭＣＮ１（ＭＣＮ２）の半導体基板上における構造を示す図である。図１８は、書き込み時の電位配置を示し、図２０は消去時の電位配置を示し、図２６は読み出し時の電位配置を示している。
【００９１】
また、図１９は、記憶トランジスタＭＣＮ１への書き込み時の電圧印加手順を示す図である。図２１は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図２７は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。
【００９２】
図１８において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４が形成されている。このＰ型ウエル１０４に、深さ２５０ｎｍの複数のトレンチ（素子分離）１０２によって分離された２つの記憶トランジスタＭＣＮ１，ＭＣＮ２が形成されている。この図には、一方の記憶トランジスタ（ＭＣＮ１）のみを示している。
【００９３】
記憶トランジスタは、Ｎチャンネル型トランジスタであり、Ｐ型ウエル１０４の表面領域に、両側のトレンチ１０２に隣接して形成されたドレイン１０９，ソース１１５、および、ドレイン１０９の周辺領域に形成されたドレインエクステンション１０７を有する。ドレイン１０９，ソース１１５は、それぞれ平均砒素濃度１×１０20ｃｍ-3に形成され、ドレインエクステンション１０７平均砒素濃度５×１０18ｃｍ-3に形成されている。
【００９４】
また、Ｐ型ウエル１０４の表面のドレイン１０９，ソース１１５間の領域であるチャネル領域の基板上には、膜厚５ｎｍのゲート酸化膜１０５、および、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなるゲート電極１０６が形成されている。また、このゲート酸化膜１０５，ゲート電極１０６の両側には、膜厚５０ｎｍの絶縁膜からなるサイドスペーサ１０８、１０８Ｓが形成されている。なお、ソース１１５周辺にはエクステンション領域が形成されていないため、ソース側のサイドスペーサ１０８Ｓは、基板のチャンネル領域に対して露出している。
【００９５】
また、Ｐ型ウエル１０４の領域内で、トレンチ１０２により、上記記憶トランジスタから分離された領域には、このＰ型ウエル１０４を接地するための電極である平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１が形成されている。
【００９６】
この記憶トランジスタは、ソース側のサイドスペーサ１０８Ｓにキャリアを注入することによってしきい値電圧を上昇させることができる。また、図２０で説明するように、サイドスペーサ１０８Ｓに注入したキャリアを引き抜いて、しきい値電圧を初期状態に戻すこともできる。これにより、この記憶トランジスタは、不揮発にデータを記憶する。
【００９７】
なお、記憶トランジスタの標準的な初期しきい電圧は１．２Ｖであるが、特殊な構造のトランジスタであるためバラツキが大きく、信頼性の観点から、この記憶トランジスタ単独で記憶素子として用いることは困難である。このため、この実施形態では、図１６に示したフリップフロップ構成でメモリセルを構成している。
【００９８】
図１８に示すように、書き込み動作は、ドレイン線ＶＤへ０Ｖを印加し、ソース線ＶＳへ接合耐圧以下の正電圧（例えば６Ｖ）を印加してチャネルホットエレクトロンＨＥを前記サイドスペーサ１０８Ｓへ注入する動作である。このチャネルホットエレクトロンの注入によってサイドスペーサ１０８Ｓにトラップされた電子によりしきい値電圧が上昇し、記憶トランジスタが書き込み状態となる。
【００９９】
図１９は、記憶トランジスタＭＣＮ１のしきい値電圧を上昇させてデータ"０"を書き込む場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１を図１８に示す電位配置にするため、図１９に示す手順でメモリセルに電圧を印加する。ＰＲＥＢ、ＰＲＥＴ、ＶＰＳＴ、ＶＰＳＢ、ＶＰＭ、ＳＬを６Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴを０Ｖ、ＢＬＢをＶｃｃにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１がオンすることでｎｏｄｅＴ（記憶トランジスタＭＣＮ１のドレイン）は、ビット線ＢＬＴ（０Ｖ）とほぼ同電位になるとともに、これにより負荷トランジスタＭＰ２がオンするため、ｎｏｄｅＢ（記憶トランジスタＭＣＮ１のゲート）が、ＶＰＳＢ（６Ｖ）とほぼ同電位になる。これにより、記憶トランジスタＭＣＮ１の電位配置は図１８と同じになる。このときトランスファゲートＭＮ１および記憶トランジスタＭＣＮ１には、３００μＡ程度の電流が流れて、記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２まで上昇させる。
【０１００】
また、データ"１"を書く場合は、記憶トランジスタＭＣＮ２側のしきい値電圧を上げることになるが、ＢＬＴ＝Ｖｃｃ、ＢＬＢ＝０Ｖと電圧設定を逆転するだけで、他の条件はデータ"０"書き込み時と同じである。
【０１０１】
なお、上記実施例では、トランジスタＭＣＮ１のゲート（ｎｏｄｅＢ）へ６Ｖを印加し、トランジスタＭＣＮ１のドレイン（ソース線ＳＬ）へ６Ｖを印加しているが、これらの電圧は異なる電圧でも良い。また、図１９では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＶＰＳＢとＶＰＳＴとも同じ電圧であるので、これらを共通の信号（例えばＶＰＳ信号）とすることができる。更にはＶＰＭもＶＰＳと同じ電圧であるので、これを含めて共通の信号としても良い。
【０１０２】
図２０、図２１は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図２０に示すように、消去動作は、ソース線ＶＳへ接合耐圧以下の正電圧（例えば９Ｖ）を印加し、ゲート線ＶＧ、ドレイン線ＶＤに０Ｖを印加して、ソース電極１１５からアバランシェホットホールＨＨを発生させ、これをサイドスペーサ１０８Ｓへ注入する動作である。これにより、前記書き込み動作でサイドスペーサ１０８Ｓにトラップされた電子を中和し、しきい値電圧を低下させることによって書き込まれたデータが消去される。
【０１０３】
図２１は、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧を低下させてデータを消去する場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１，ＭＣＮ２を図２０に示す電位配置にするため、図２１に示す手順でメモリセルに電圧を印加する。一般的に、消去動作は、図１７に示したメモリアレイの全メモリセルに対して一括して行われる。ＰＲＥＢ、ＰＲＥＴ、ＶＰＭをＶｃｃに設定し、ＶＰＳＴ、ＶＰＳＢを０Ｖに設定し、ＳＬを９Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴ、ＢＬＢを０Ｖにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１、ＭＮ２がオンすることでｎｏｄｅＴ、ｎｏｄｅＢは０Ｖとなり、記憶トランジスタＭＣＮ１、ＭＣＮ２の電位配置は図２０と同じになる。また、図２１では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＶＰＳＢとＶＰＳＴとも同じ電圧であるので、これらを共通の信号（例えばＶＰＳ信号）とすることができる。更には、ＶＰＭを０Ｖとしても正常に動作するので、ＶＰＭをＶＰＳと接続し、共通の信号としても良い。
【０１０４】
このように、図１８、図１９に示した書き込み時の電圧印加手順、および、図２０、図２１に示した消去時の電圧印加手順は、各メモリセル毎に独立制御が必要なワード線およびビット線に０ＶまたはＶｃｃを印加すればよいように設計されているため、すなわちワード線、ビット線に高電圧の印加が不要であるため、ワード線，ビット線の制御回路に高耐圧トランジスタを使用する必要が無くなり、高速に動作する高性能なトランジスタを使用して読み出し動作の高速化を図ることができる。
【０１０５】
図２２は、上記書き込み動作によって記憶トランジスタＭＣＮ１，ＭＣＮ２に設定されるしきい値電圧を説明する図、すなわち、不揮発性メモリセルに対するデータ設定の方式を説明する図である。ここで、記憶トランジスタＭＣＮ１のしきい値電圧が低い状態（オン）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が高い状態（オフ）のときデータは"１"であり、記憶トランジスタＭＣＮ１のしきい値電圧が高い状態（オフ）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が低い状態（オン）のときデータは"０"である。
【０１０６】
同図（Ａ）は、データ設定前、すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合を示す。この状態でも図２３または図２５に示す手順により、この不揮発性メモリセルの状態がデータ"１"に確定される。
【０１０７】
同図（Ｂ）は、不揮発性メモリセルにデータ"０"を設定したときのしきい値電圧を示している。データ"０"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【０１０８】
同図（Ｃ）は、不揮発性メモリセルにデータ"１"を設定したときのしきい値電圧を示している。データ"１"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ２のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【０１０９】
図２０、図２１で説明した消去動作を行うと、同図（Ｂ），（Ｃ）のようにしきい値電圧が制御されていても、同図（Ａ）に示す状態に復帰する。
【０１１０】
このように、このメモリセルは、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を上げても、再度初期状態Ｖｔｈ０まで下げることが可能であるため、また、記憶トランジスタＭＣＮ１、ＭＣＮ２が共に初期状態Ｖｔｈ０の場合でも、強制的にデータを”１”に確定することができるため、複数回のデータの書き換えが要求される用途に用いても、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１）とＢａｒ側（記憶トランジスタＭＣＮ２）のしきい値電圧の差である読み出しマージンを十分に大きく取ることができる。
【０１１１】
図１８、図１９に示した書き込み動作により、記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれかに書き込みを行い、メモリセルに"１"または"０"のデータを書き込むことができる。一方、初期状態のメモリセル、すなわち、記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれにも書き込みが行われておらず、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合には、一般的にはメモリセルの記憶内容が不定である。しかし、初期状態のメモリセルに対して以下の手順で電圧を印加することにより、このメモリセルの記憶内容を"１"または"０"のいずれかに確定することができる。
【０１１２】
図２３は、第２の実施形態の不揮発性メモリセルのデータを確定するための電圧印加手順を説明する図である。この手順は、不揮発性メモリセルの記憶内容が"１"または"０"の場合には、その記憶内容どおりにメモリセル（フリップフロップ）の状態を設定し、メモリセルが初期状態の場合には、強制的にデータを"１"に固定する動作である。複数のメモリセルが配列されたメモリアレイにおいて、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在する場合に、この手順をメモリアレイの全メモリセルに一括して行うことにより、記憶内容が"１"または"０"のメモリセルに対しては、その記憶内容どおりにフリップフロップの状態を設定し、初期状態のメモリセルに対しては、フリップフロップの状態を強制的に"１"に固定する。この手順はメモリの起動時に実行される。
【０１１３】
図２３に示す手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖにした条件下で行われる。まず、時刻ｔ０に、ソース電位ＳＬを０ＶからＶｃｃに立ち上げ、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。時刻ｔ１に、プリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンする。同時に、Ｖｃｃに設定されているプリチャージ電圧のうち、Ｔｒｕｅ側のプリチャージ電圧ＶＰＳＴをΔＶ（Ｖｔｈ２−Ｖｔｈ０よりも十分小さい電圧、たとえば、０．２Ｖ）低下させる。これにより、ｎｏｄｅＴ、ｎｏｄｅＢのプリチャージ電圧も各々Ｖｃｃ−ΔＶ，Ｖｃｃとなり、記憶トランジスタＭＣＮ２のソース・ドレイン間電圧が、記憶トランジスタＭＣＮ１のソース・ドレイン間電圧よりもΔＶだけ高くなる。これにより、記憶トランジスタＭＣＮ２側の見かけのしきい値電圧をΔＶ分だけ高くすることができる。
【０１１４】
時刻ｔ２にＰＲＥＴ、ＰＲＥＢをＶｃｃに戻し、時刻ｔ３よりソース電位ＳＬをゆっくりと０Ｖに向けて立ち下げていく。この時、メモリセルの記憶内容が"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃ−ΔＶとなり、フリップフロップのデータが"１"に確定する。一方、メモリセルの記憶内容が"０"の場合は、ΔＶだけしきい値電圧が上昇しても、やはり記憶トランジスタＭＣＮ２のしきい値電圧の方が記憶トランジスタＭＣＮ１のしきい値電圧よりも低く、記憶トランジスタＭＣＮ２が先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"に確定する。
【０１１５】
また、メモリセルの記憶内容が"不定"の場合、すなわち、ＭＣＮ１，ＭＣＮ２のしきい値電圧が共にＶｔｈ０である場合は、記憶トランジスタＭＣＮ１の見かけのしきい値電圧が記憶トランジスタＭＣＮ２のしきい値電圧よりもΔＶだけ低いため、ＭＣＮ１がＭＣＮ２よりも先にオンし、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃ−ΔＶとなり、フリップフロップのデータが"１"に確定する。
フリップフロップの状態が確定したのちの時刻ｔ４にＶＰＳＴをＶｃｃに戻す。
【０１１６】
ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるメモリセルは、未だ書き込み，書き換えが行われていないセルである場合が多く、このようなメモリセルでは、書き換えに伴うトランジスタ劣化もないため、ΔＶの設定については、トランジスタの初期的なしきい値電圧のばらつきだけを考慮しておけばよい。したがって、例えば０．２Ｖ程度で十分と考えられる。
【０１１７】
図２３に示した電圧印加手順は、初期状態のメモリセルをデータ"１"に確定する場合の手順であるが、Ｐ型ＭＯＳトランジスタのソース電位制御においてＶＰＳＴに代えてＶＰＳＢの電圧をΔＶだけ低下させることで、初期状態のメモリセルをデータ"０"に確定することも可能である。また、図２３では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。
【０１１８】
図２４は、図２３に示した電圧印加手順を行う場合のデータ確定のマージンを説明する図である。ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような初期状態においては、前述したように、ｎｏｄｅＴのプリチャージ電圧をｎｏｄｅＢよりもΔＶだけ低くすることで、ＭＣＮ２側の見かけのしきい値電圧をΔＶだけ高くし、強制的にデータ"１"と認識させている。既にデータ"０"が書き込まれているメモリセルにおいては、ΔＶ分だけマージンが減少することになるが、仮にＶｔｈ２−Ｖｔｈ０＝１Ｖ、ΔＶ＝０．２Ｖとした場合のマージンは０．８Ｖとなる。既にデータ"１"が書き込まれているメモリセルにおいては、逆にΔＶ分だけマージンが増加することになり、仮にＶｔｈ２−Ｖｔ ｈ０＝１Ｖ、ΔＶ＝０．２Ｖとした場合のマージンは１．２Ｖとなる。
【０１１９】
図２５は、初期状態のメモリセルに対してデータを確定させる電圧印加の手順を説明する図である。すなわち、図２３の手順は、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在するメモリアレイにおいて、各メモリセルのデータを一括して確定させる手順であったが、図２５に示す手順は、それぞれのメモリセルの記憶内容とは関係なく、メモリセルのデータを強制的に"１"または"０"に確定させる。
【０１２０】
データ書込済のメモリセルと初期状態のメモリセルが混在する場合、または、全てのメモリセルが初期状態の場合、いずれの場合においても、メモリアレイに対して一括してこの手順を実行することにより、そのメモリセルのデータを"１"または"０"に確定することができる。以下の説明は、初期状態のメモリセルの記憶内容を強制的に"１"に確定する手順を示している。
【０１２１】
ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定した条件下で、まず、時刻ｔ０にソース電位ＳＬを０ＶからＶｃｃに立ち上げてＭＣＮ１、ＭＣＮ２をオフし、時刻ｔ１にプリチャージ制御信号ＰＲＥＢ、ＰＲＥＴ並びにプリチャージトランジスタＭＰ３のソース電位ＶＰＳＴをＶｃｃから０Ｖに立ち下げる。これにより、ｎｏｄｅＢがプリチャージトランジスタＭＰ４によりＶｃｃに充電され、ｎｏｄｅＴがプリチャージトランジスタＭＰ３を介して放電される。時刻ｔ２にＰＲＥＢ、ＰＲＥＴをＶｃｃに戻し、時刻ｔ３にＳＬをＶｃｃから０Ｖにする。このとき、ゲート電位がより高いＭＣＮ１の方がＭＣＮ２よりも先にオンすることで、ｎｏｄｅＢがＶｃｃに保持された状態で、ｎｏｄｅＴは０Ｖに引き下げられ、フリップフロップ内のデータが"１"と確定する。時刻ｔ４にＶＰＳＴをＶｃｃに戻す。
【０１２２】
図２５に示した手順は、メモリセルの記憶内容を強制的に"１"に確定する手順であるが、強制的に"０"に確定することも可能である。すなわち、時刻ｔ１にプリチャージトランジスタＭＰ３のソース電位ＶＰＳＴに代えて、プリチャージトランジスタＭＰ４のソース電位ＶＰＳＢをＶｃｃから０Ｖに立ち下げることで、ｎｏｄｅＢが放電され、データが"０"に確定する。また、図２５では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。
【０１２３】
図２３または図２５の手順を実行することにより、２つの記憶トランジスタＭＣＮ１，ＭＣＮ２の両方が初期状態Ｖｔｈ０である初期状態のメモリセルが存在しても、その記憶内容を一義的に"１"または"０"に確定することができる。
【０１２４】
本不揮発性メモリセルをヒューズの代わりに使用する場合に、記憶内容を一義的に"１"に確定するようにすれば、初期状態のままで、ヒューズを切る前の状態（データ"１"に対応）を実現することができる。
【０１２５】
図２６、図２７は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。第２の実施形態のメモリセルの記憶内容の読み出しは、図２６に示すように、ソース線ＶＳを０Ｖとし、ゲート線ＶＧにＶｃｃを印加した時のドレイン線ＶＤの電圧を読み取ることによって行う。記憶トランジスタＭＣＮ１，ＭＣＮ２を図２６に示す電位配置にするため、図２７に示す手順でメモリセルに電圧が印加される。読み出し動作はＳＲＡＭの読み出し動作と同様、差動型センスアンプを使用する。ＰＲＥＢ、ＰＲＥＴ、ＶＰＳＴ、ＶＰＳＢ、ＶＰＭをＶｃｃ、ＳＬを０Ｖに設定し、ワード線ＷＬをＶｃｃに設定した条件下で、フリップフロップ内のデータに応じたビット線ＢＬＴ、ＢＬＢの変化を差動型センスアンプで読み出す。ＢＬＴが低電圧（０Ｖ）且つＢＬＢが低電圧（Ｖｃｃ）のときデータは"１"であり、ＢＬＴが高電圧（Ｖｃｃ）且つＢＬＢが低電圧（０Ｖ）のときデータは"０"である。また、図２７では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＶＰＳＢとＶＰＳＴとも同じ電圧であるので、これらを共通の信号（例えばＶＰＳ信号）とすることができる。更にはＶＰＭとＶＰＳとも同じ電圧であるので、これらを接続し、共通の信号としても良い。
【０１２６】
図２５に示したデータ確定手順は、初期状態のメモリセル（記憶トランジスタＭＣＮ１，ＭＣＮ２の両方が初期状態（しきい値電圧＝Ｖｔｈ０）のメモリセル）が存在していても、これを強制的に"１"に確定することができる手順であった。初期状態のメモリセルが存在しない場合、または、初期状態のメモリセルのデータ値が不定であっても構わない場合には、図２８〜図３０に示す確定手順を用いることができる。この確定手順では、図２３に示した手順のようなΔＶの確定マージンの低下（図２４参照）は生じない。
【０１２７】
図２８に示すデータ確定手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳＴ，ＶＰＳＢ，ＶＰＭをＶｃｃに設定した条件下で行われる。まず、時刻ｔ０に、ソース電位ＳＬを０ＶからＶｃｃに立ち上げて、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。時刻ｔ１に、プリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げてプリチャージトランジスタＭＰ３，ＭＰ４をオンし、ｎｏｄｅＴ，ｎｏｄｅＢをＶｃｃにプリチャージする。時刻ｔ２に、ＰＲＥＴ、ＰＲＥＢをＶｃｃに戻してプリチャージを完了する。時刻ｔ３より、ソース電位ＳＬをゆっくりと０Ｖに向けて立ち下げていく。この時、データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"と確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"と確定する。また、図２８では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＶＰＳＢとＶＰＳＴとも同じ電圧であるので、これらを共通の信号（例えばＶＰＳ信号）とすることができる。更にはＶＰＭがＶＰＳと同じ電圧であることから、ＶＰＭとＶＰＳとを接続し、共通の信号としても良い。
【０１２８】
図２９に示すデータ確定手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳＴ，ＶＰＳＢ，ＶＰＭをＶｃｃに設定し、且つソース電位ＳＬを０Ｖに固定した条件下で行われる。まず、時刻ｔ０にプリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンし、ｎｏｄｅＴ，ｎｏｄｅＢをプリチャージする。ｎｏｄｅＴ、ｎｏｄｅＢのプリチャージレベルは、各々ＭＰ１、ＭＰ３、ＭＣＮ１、もしくはＭＰ２、ＭＰ４、ＭＣＮ２がそれぞれＤＣ的に流す電流量が一定になるところで安定する。この時、データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも電流駆動力が大きいため、ｎｏｄｅＴがｎｏｄｅＢよりも電位が低くなり、時刻ｔ１でプリチャージ完了後、フリップフロップのデータが"１"と確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも電流駆動量が大きいため、ｎｏｄｅＢがｎｏｄｅＴよりも電位が低くなり、時刻ｔ１でプリチャージ完了後、フリップフロップのデータが"１"と確定する。また、図２９では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＶＰＳＢとＶＰＳＴとも同じ電圧であるので、これらを共通の信号（例えばＶＰＳ信号）とすることができる。更にはＶＰＭがＶＰＳと同じ電圧であることから、ＶＰＭとＶＰＳとを接続し、共通の信号としても良い。
【０１２９】
このデータ確定手順は、図２８に示したデータ確定手順と比較して、プリチャージ時にフリップフロップ内にＤＣ的な貫通電流が流れるので消費電流という観点でデメリットを有するが、ソース線電位ＳＬＴ、ＳＬＢを０Ｖ固定で制御できるという制御容易性の観点でメリットを有する。また、ＭＣＮ１およびＭＣ２のソース‐ドレイン電圧を高く設定できることから、それぞれの電流駆動量を高くできるというメリットも有する。
【０１３０】
図３０に示すデータ確定手順は以下のとおりである。このデータ確定手順の特徴は、ビット線側からｎｏｄｅＴ、ｎｏｄｅＢのプリチャージ電圧を供給している点である。ＰＲＥＴ，ＰＲＥＢをＶｃｃに固定するとともに、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢをＶｃｃに設定し、ＶＰＳＴ，ＶＰＳＢ電位を０ＶにしてＭＰ１〜ＭＰ４をカットオフすることにより、Ｖｃｃに充電したビット線ＢＬＴ、ＢＬＢからトランスファゲートＭＮ１、ＭＮ２を介して、ｎｏｄｅＴ、ｎｏｄｅＢを各々Ｖｃｃ−Ｖｔｈｎにプリチャージする。ここでＶｔｈｎはＭＮ１、ＭＮ２のしきい値電圧である。時刻ｔ０でワード線ＷＬをＶｃｃから０Ｖに立ち下げて、ｎｏｄｅＴ、ｎｏｄｅＢをフローティングにすることにより、ＭＣＮ１並びにＭＣＮ２から放電される電荷量の差でフリップフロップのデータを確定する。データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも電流駆動力が大きいため、ｎｏｄｅＴがｎｏｄｅＢよりも電位が低くなり、時刻ｔ１でＶＰＳＴ、ＶＰＳＢ電位を０ＶからＶｃｃに立ち上げた後、この不揮発性メモリセルのデータが"１"に確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも電流駆動量が大きいため、ｎｏｄｅＢがｎｏｄｅＴよりも電位が低くなり、時刻ｔ１でＶＰＳＴ、ＶＰＳＢ電位を０ＶからＶｃｃに立ち上げた後、この不揮発性メモリセルのデータが"０"に確定する。また、図３０では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＶＰＳＢとＶＰＳＴとも同じ電圧であるので、これらを共通の信号（例えばＶＰＳ信号）とすることができる。
【０１３１】
［第２の実施形態の変形例］
第２の実施形態のＶＰＳ分割型８トランジスタ構成の不揮発性メモリセルにおいて、書き込みが行われていない状態、すなわち、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧がともに低い状態の場合、図２８〜図３０の立ち上げ処理（データ確定処理）では、データが確定しない。そこで、図３１，３２に示すように、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１側）とＢａｒ側（記憶トランジスタＭＣＮ２側）の回路構成をアンバランスにすることにより、書き込みが行われていない状態でも、立ち上げ時にデータを"０"または"１"の一方に確定させることができる。
【０１３２】
図３１に示す不揮発性メモリセルは、２つの負荷トランジスタＭＰ１，ＭＰ２のチャンネル幅をアンバランスにしたものである。この例では負荷トランジスタＭＰ１（太線で示す）のチャンネル幅を負荷トランジスタＭＰ２のチャンネル幅の２倍にして、負荷トランジスタＭＰ１のオン時の抵抗値が、負荷トランジスタＭＰ２のオン時の抵抗値に比べて１／２となるようにしている。
【０１３３】
この構成のメモリセルが、記憶トランジスタＭＣＮ１，ＭＣＮ２が両方とも書き込みされていない状態で電源が投入されると、ｎｏｄｅＴがｎｏｄｅＢよりも速く電位が上昇し、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ２がオン状態、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ１がオフ状態、すなわち、データ"０"となって安定する。
【０１３４】
なお、上記のチャンネル幅をアンバランスに代わりにチャンネル長をアンバランスにしてもよい。また、チャンネル幅またはチャンネル長を変更する負荷トランジスタは、ＭＰ１，ＭＰ２のどちらでもよい。また、記憶トランジスタＭＣＮ１，ＭＣＮ２のチャンネル幅またはチャンネル長を変更してアンバランスにしてもよい。
【０１３５】
図３２に示す不揮発性メモリセルは、フリップフロップの２つのノードｎｏｄｅＴ，ｎｏｄｅＢにそれぞれキャパシタを接続したものである。ｎｏｄｅＴには、電源ラインＶｃｃとの間にキャパシタＣ１を接続し、ｎｏｄｅＢには、グランドとの間にキャパシタＣ２を接続している。これらのキャパシタの容量は例えば５０ｆＦ程度である。
【０１３６】
これにより、２つの記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のｎｏｄｅＴの電位上昇が速く、ｎｏｄｅＢの電位上昇が遅くなるので、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ２がオン状態、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ１がオフ状態、すなわち、データ"０"となって安定する。
【０１３７】
図３２に示した例では、ｎｏｄｅＴ，ｎｏｄｅＢのいずれにもキャパシタを接続したが、一方のみに接続しても不揮発性メモリセルの回路構成を非対称にすることができる。
【０１３８】
［第２の実施形態におけるしきい値電圧測定方法］
なお、この８トランジスタ構成の不揮発性メモリセルでは、図３３に示すような電位配置にすることにより、記憶トランジスタのしきい値電圧を測定することができる。この方法でしきい値電圧を測定することで、初期状態でのしきい値電圧ばらつき、書き込み動作や消去動作におけるしきい値電圧変化量、書き換え後のしきい値電圧の高温保持特性などの評価を行うことが可能となる。
【０１３９】
図３３では、記憶トランジスタＭＣＮ１のしきい値電圧を判定する場合を示している。記憶トランジスタＭＣＮ１のソース電位ＳＬ＝０Ｖにしたもとで、記憶トランジスタＭＣＮ１のドレイン（ｎｏｄｅＴ）にビット線ＢＬＴからトランスファゲートＭＮ１を介して０．５Ｖを供給する。記憶トランジスタＭＣＮ１のゲート電位（ｎｏｄｅＢ）は負荷トランジスタＭＰ２、ＭＰ４からＶＰＳＢ電位（ＭＡＰ電圧）が供給される。
【０１４０】
負荷トランジスタＭＰ２はゲート電位（ｎｏｄｅＴ）が０．５Ｖに設定されているため、ＶＰＳＢ電位が０．５Ｖ＋Ｖｔｈｐ以上の場合にオンしてｎｏｄｅＢに電位供給することになる。一方、負荷トランジスタＭＰ４はゲート電位ＰＲＥＢが０Ｖに設定されているので、ＶＰＳＢ電位がＶｔｈｐ以上の場合にオンしてｎｏｄｅＢに電位供給が可能となる。ＶｔｈｐはＭＰ１〜ＭＰ４で示すＰ型ＭＯＳトランジスタのしきい値電圧であり、標準ＣＭＯＳプロセスでは０．７Ｖ程度である。これ以上の電圧範囲において、ＭＣＮ１のしきい値電圧（ある一定電流を流すのに必要なゲート電圧）判定が可能となる。ＭＣＮ１側のしきい値電圧を測定している時に、ＭＣＮ２側でのリーク電流でＭＣＮ１のゲート電位ｎｏｄｅＢが引き下げられないように、ＭＣＮ２のゲート電位ｎｏｄｅＴを０．５Ｖに設定してオフさせておく。
【０１４１】
図３３は、記憶トランジスタＭＣＮ１のしきい値電圧を測定する場合の電圧印加手順であるが、記憶トランジスタＭＣＮ２のしきい値電圧の測定は、ビット線ＢＬＴ、ＢＬＢ制御、プリチャージ信号ＰＲＥＴ、ＰＲＥＢ制御をそれぞれ逆にするだけで可能である。
【０１４２】
なお、このしきい値測定のためにプリチャージ線をＰＲＥＴ，ＰＲＥＢに分けているが、この測定を行わないのであれば、プリチャージ線はＴｒｕｅ側、Ｂａｒ側共通でよい。
【０１４３】
［第３の実施形態］
第３の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置について図３４〜図５１を参照して説明する。
【０１４４】
図３４は不揮発性記憶装置の１つの不揮発性メモリセルの回路図である。このメモリセルは、８トランジスタで構成されるＳＬ分割型の不揮発性メモリセルである。このメモリセルは、Ｐ型ＭＯＳトランジスタＭＰ１，Ｎ型ＭＯＳトランジスタＭＣＮ１を直列に接続したインバータ（Ｔｒｕｅ側インバータ）と、Ｐ型ＭＯＳトランジスタＭＰ２，Ｎ型ＭＯＳトランジスタＭＣＮ２を直列に接続したインバータ（Ｂａｒ側インバータ）をスタティックラッチ接続したフリップフロップを有している。このうち、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２を負荷トランジスタと呼び、Ｎ型ＭＯＳトランジスタＭＣＮ１，ＭＣＮ２を記憶トランジスタと呼ぶ。記憶トランジスタＭＣＮ１，ＭＣＮ２は、図３６以下で説明するように、サイドウォール部に電荷を蓄積・中和することにより、不揮発的にしきい値を変更可能な不揮発素子として機能する。
【０１４５】
Ｔｒｕｅ側インバータの記憶トランジスタ側の端部すなわち記憶トランジスタＭＣＮ１のソースは、Ｔｒｕｅ側ソース線ＳＬＴに接続されている。また、Ｂａｒ側インバータの記憶トランジスタ側の端部すなわち記憶トランジスタＭＣＮ２のソースは、Ｂａｒ側ソース線ＳＬＢに接続されている。また、両インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ１，ＭＰ２のソースはＶＰＳ線に接続されている。
【０１４６】
このフリップフロップのうち、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１を直列に接続したインバータがＴｒｕｅ側の記憶部として機能し、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２を直列に接続したインバータがＢａｒ側の記憶部として機能する。負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１の接続部がｎｏｄｅＴであり、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２の接続部がｎｏｄｅＢである。ｎｏｄｅＴが高電位，ｎｏｄｅＢが低電位のとき記憶内容が"０"であり、ｎｏｄｅＴが低電位，ｎｏｄｅＢが高電位のとき記憶内容が"１"である。
【０１４７】
ｎｏｄｅＴは、トランスファゲートＭＮ１を介してビット線ＢＬＴ（ＢｉｔＬｉｎｅ−Ｔｒｕｅ）に接続され、ｎｏｄｅＢは、トランスファゲートＭＮ２を介してビット線ＢＬＢ（ＢｉｔＬｉｎｅ−Ｂａｒ）に接続されている。トランスファゲートＭＮ１，ＭＮ２は、Ｎ型ＭＯＳトランジスタで構成され、各ゲートには共通のワード線ＷＬが接続されている。
【０１４８】
また、負荷トランジスタＭＰ１に並列に、すなわちｎｏｄｅＴとＶＰＳとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ３が接続されている。また、負荷トランジスタＭＰ２に並列に、すなわちｎｏｄｅＢとＶＰＳとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ４が接続されている。Ｐ型ＭＯＳトランジスタＭＰ３のゲートにはＴ側プリチャージ線ＰＲＥＴが接続され、Ｐ型ＭＯＳトランジスタＭＰ４のゲートにはＢ側プリチャージ線ＰＲＥＢが接続されている。また、全てのＰ型ＭＯＳトランジスタＭＰ１〜ＭＰ４は同一Ｎウエル内に形成されＮウエル電位はＶＰＭ信号で制御されている。
【０１４９】
図３５は、図３４に示した不揮発性メモリセルをアレイ状に配列したメモリセルアレイの構成を示す図である。このメモリセルアレイでは、図３４の不揮発性メモリセルがＸ，Ｙのマトリクスアレイに配列されている。そして、ワード線ＷＬが、各行（ロウ）ごとに設けられ、ビット線ＢＬＴ、ＢＬＢが、各列（カラム）ごとに各々１本ずつ設けられている。これらワード線ＷＬ，ビット線ＢＬＴ，ＢＬＢは、それぞれ独立に制御される。一方、それ以外の信号線（ＰＲＥＢ、ＰＲＥＴ、ＶＰＳ、ＶＰＭ、ＳＬＴ、ＳＬＢ）は全メモリセルに共通に設けられ、メモリセルアレイ内の全メモリセルが一体に制御される。
【０１５０】
図３６、図３８、図４４は、記憶トランジスタＭＣＮ１（ＭＣＮ２）の半導体基板上における構造を示す図である。図３６は書き込み時の電位配置を示し、図３８は消去時の電位配置を示し、図４４は読み出し時の電位配置を示している。
【０１５１】
また、図３７は、記憶トランジスタＭＣＮ１への書き込み時の電圧印加手順を示す図である。図３９は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図４５は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。
【０１５２】
図３６において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４が形成されている。このＰ型ウエル１０４に、深さ２５０ｎｍの複数のトレンチ（素子分離）１０２によって分離された２つの記憶トランジスタＭＣＮ１，ＭＣＮ２が形成されている。この図には、一方の記憶トランジスタ（ＭＣＮ１）のみを示している。
【０１５３】
記憶トランジスタは、Ｎチャンネル型トランジスタであり、Ｐ型ウエル１０４の表面領域に、両側のトレンチ１０２に隣接して形成されたドレイン１０９，ソース１１５、および、ドレイン１０９の周辺領域に形成されたドレインエクステンション１０７を有する。ドレイン１０９，ソース１１５は、それぞれ平均砒素濃度１×１０20ｃｍ-3に形成され、ドレインエクステンション１０７平均砒素濃度５×１０18ｃｍ-3に形成されている。
【０１５４】
また、Ｐ型ウエル１０４の表面のドレイン１０９，ソース１１５間の領域であるチャネル領域の基板上には、膜厚５ｎｍのゲート酸化膜１０５、および、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなるゲート電極１０６が形成されている。また、このゲート酸化膜１０５，ゲート電極１０６の両側には、膜厚５０ｎｍの絶縁膜からなるサイドスペーサ１０８、１０８Ｓが形成されている。なお、ソース１１５周辺にはエクステンション領域が形成されていないため、ソース側のサイドスペーサ１０８Ｓは、基板のチャンネル領域に対して露出している。
【０１５５】
また、Ｐ型ウエル１０４の領域内で、トレンチ１０２により、上記記憶トランジスタから分離された領域には、このＰ型ウエル１０４を接地するための電極である平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１が形成されている。
【０１５６】
この記憶トランジスタは、ソース側のサイドスペーサ１０８Ｓにキャリアを注入することによってしきい値電圧を上昇させることができる。また、図３８で説明するように、サイドスペーサ１０８Ｓに注入したキャリアを引き抜いて、しきい値電圧を初期状態に戻すこともできる。これにより、この記憶トランジスタは、不揮発にデータを記憶する。
【０１５７】
なお、記憶トランジスタの標準的な初期しきい電圧は１．２Ｖであるが、特殊な構造のトランジスタであるためバラツキが大きく、信頼性の観点から、この記憶トランジスタ単独で記憶素子として用いることは困難である。このため、この実施形態では、図３４に示したフリップフロップ構成でメモリセルを構成している。
【０１５８】
図３６に示すように、書き込み動作は、ドレイン線ＶＤへ０Ｖを印加し、ソース線ＶＳへ接合耐圧以下の正電圧（例えば６Ｖ）を印加してチャネルホットエレクトロンＨＥを前記サイドスペーサ１０８Ｓへ注入する動作である。このチャネルホットエレクトロンの注入によってサイドスペーサ１０８Ｓにトラップされた電子によりしきい値電圧が上昇し、記憶トランジスタが書き込み状態となる。
【０１５９】
図３７は、記憶トランジスタＭＣＮ１のしきい値電圧を上昇させてデータ"０"を書き込む場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１を図３６に示す電位配置にするため、図３７に示す電圧印加手順でメモリセルに電圧を印加する。ＰＲＥＢ、ＰＲＥＴ、ＶＰＳ、ＶＰＭ、ＳＬＴ、ＳＬＢを６Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴを０Ｖ、ＢＬＢをＶｃｃにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１がオンすることでｎｏｄｅＴ（記憶トランジスタＭＣＮ１のドレイン）は、ビット線ＢＬＴ（０Ｖ）とほぼ同電位になるとともに、これにより負荷トランジスタＭＰ２がオンするため、ｎｏｄｅＢ（記憶トランジスタＭＣＮ１のゲート）が、ＶＰＳＢ（６Ｖ）とほぼ同電位になる。これにより、記憶トランジスタＭＣＮ１の電位配置は図３６と同じになる。このときトランスファゲートＭＮ１および記憶トランジスタＭＣＮ１には、３００μＡ程度の電流が流れて、記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２まで上昇させる。
【０１６０】
また、データ"１"を書く場合は、記憶トランジスタＭＣＮ２側のしきい値電圧を上げることになるが、ＢＬＴ＝Ｖｃｃ、ＢＬＢ＝０Ｖと電圧設定を逆転するだけで、他の条件はデータ"０"書き込み時と同じである。
【０１６１】
なお、上記実施例では、トランジスタＭＣＮ１のゲート（ｎｏｄｅＢ）へ６Ｖを印加し、トランジスタＭＣＮ１のドレイン（ソース線ＳＬ）へ６Ｖを印加しているが、これらの電圧は異なる電圧でも良い。また、図３７では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＳＬＢとＳＬＴとも同じ電圧であるので、これらを共通の信号（例えばＳL信号）とすることができる。更にＶＰＳとＶＰＭ との電圧が同じであることからこれらの信号を接続し、共通の信号にしても良い。
【０１６２】
図３８、図３９は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図３８に示すように、消去動作は、ソース線ＶＳへ接合耐圧以下の正電圧（例えば９Ｖ）を印加し、ゲート線ＶＧ、ドレイン線ＶＤに０Ｖを印加して、ソース電極１１５からアバランシェホットホールＨＨを発生させ、これをサイドスペーサ１０８Ｓへ注入する動作である。これにより、前記書き込み動作でサイドスペーサ１０８Ｓにトラップされた電子を中和し、しきい値電圧を低下させることによって書き込まれたデータが消去される。
【０１６３】
図３９は、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧を低下させてデータを消去する場合の電圧印加手順を示す図である。記憶トランジスタを図３８に示す電位配置にするため、図３９に示す手順でメモリセルに電圧を印加する。一般的に、消去動作は、図３５に示したメモリアレイの全メモリセルに対して一括して行われる。ＰＲＥＢ、ＰＲＥＴ、ＶＰＭをＶｃｃに設定し、ＶＰＳを０Ｖに設定し、ＳＬＴ、ＳＬＢを９Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴ、ＢＬＢを０Ｖにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１、ＭＮ２がオンすることでｎｏｄｅＴ、ｎｏｄｅＢは０Ｖとなり、記憶トランジスタＭＣＮ１、ＭＣＮ２の電位配置は図３８と同じになる。また、図３９では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＳＬＢとＳＬＴとも同じ電圧であるので、これらを共通の信号（例えばＳL信号）とすることができる。更にＶＰＭは０Vでも正常動作するので、ＶＰＳとＶＰＭとを接続し、共通の信号にすることも可能である。
【０１６４】
このように、図３６、図３７に示した書き込み時の電圧印加手順、および、図３８、図３９に示した消去時の電圧印加手順は、各メモリセル毎に独立制御が必要なワード線、およびビット線に０ＶまたはＶｃｃを印加すればよいように設計されているため、すなわちワード線、ビット線に高電圧の印加が不要であるため、ワード線，ビット線の制御回路に高耐圧トランジスタを使用する必要が無くなり、高速に動作する高性能なトランジスタを使用して読み出し動作の高速化を図ることができる。
【０１６５】
図４０は、上記書き込み動作によって記憶トランジスタＭＣＮ１，ＭＣＮ２に設定されるしきい値電圧を説明する図、すなわち、不揮発性メモリセルに対するデータ設定の方式を説明する図である。ここで、記憶トランジスタＭＣＮ１のしきい値電圧が低い状態（オン）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が高い状態（オフ）のときデータは"１"であり、記憶トランジスタＭＣＮ１のしきい値電圧が高い状態（オフ）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が低い状態（オン）のときデータは"０"である。
【０１６６】
同図（Ａ）は、データ設定前、すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合を示す。この状態でも図４１または図４３に示す手順により、この不揮発性メモリセルの状態がデータ"１"に確定される。
【０１６７】
同図（Ｂ）は、不揮発性メモリセルにデータ"０"を設定したときのしきい値電圧を示している。データ"０"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【０１６８】
同図（Ｃ）は、不揮発性メモリセルにデータ"１"を設定したときのしきい値電圧を示している。データ"１"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ２のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【０１６９】
図３８、図３９で説明した消去動作を行うと、同図（Ｂ），（Ｃ）のようにしきい値電圧が制御されていても、同図（Ａ）に示す状態に復帰する。
【０１７０】
このように、このメモリセルは、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を上げても、再度初期状態Ｖｔｈ０まで下げることが可能であるため、また、記憶トランジスタＭＣＮ１、ＭＣＮ２が共に初期状態Ｖｔｈ０の場合でも、強制的にデータを”１”に確定することができるため、複数回のデータの書き換えが要求される用途に用いても、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１）とＢａｒ側（記憶トランジスタＭＣＮ２）のしきい値電圧の差である読み出しマージンを十分に大きく取ることができる。
【０１７１】
図３６、図３７に示した書き込み動作により、記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれかに書き込みを行い、メモリセルに"１"または"０"のデータを書き込むことができる。一方、初期状態のメモリセル、すなわち、記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれにも書き込みが行われておらず、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合には、一般的にはメモリセルの記憶内容が不定である。しかし、初期状態のメモリセルに対して以下の手順で電圧を印加することにより、このメモリセルの記憶内容を"１"または"０"のいずれかに確定することができる。
【０１７２】
図４１は、第３の実施形態の不揮発性メモリセルのデータを確定するための電圧印加手順を説明する図である。この手順は、不揮発性メモリセルの記憶内容が"１"または"０"の場合には、その記憶内容どおりにメモリセル（フリップフロップ）の状態を設定し、メモリセルが初期状態の場合には、強制的にデータを"１"に固定する動作である。複数のメモリセルが配列されたメモリアレイにおいて、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在する場合に、この手順をメモリアレイの全メモリセルに一括して行うことにより、記憶内容が"１"または"０"のメモリセルに対しては、その記憶内容どおりにフリップフロップの状態を設定し、初期状態のメモリセルに対しては、フリップフロップの状態を強制的に"１"に固定する。この手順はメモリの起動時に実行される。
【０１７３】
図４１に示す手順は以下のとおりである。ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳ，ＶＰＭをＶｃｃに設定した条件下で、まず、時刻ｔ０にソース電位ＳＬＴ，ＳＬＢを０ＶからＶｃｃに立ち上げ、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。そして、時刻ｔ１にプリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンし、ｎｏｄｅＴ，ｎｏｄｅＢをＶｃｃにチャージする。
【０１７４】
時刻ｔ２にＰＲＥＴ、ＰＲＥＢをＶｃｃに戻し、時刻ｔ３よりＴｒｕｅ側のソース電位ＳＬＴをゆっくりと０Ｖに向けて立ち下げていく。そして、時刻ｔ３よりも遅れた時刻ｔ４にＢａｒ側のソース電位ＳＬＢをゆっくりと０Ｖに向けて立ち下げてゆく。このとき、ＳＬＢ−ＳＬＴ＝ΔＶｓ（たとえばΔＶｓ＝０．２Ｖ）となるように制御する。これにより、記憶トランジスタＭＣＮ２のソース・ドレイン間電圧が、記憶トランジスタＭＣＮ１のソース・ドレイン間電圧よりもΔＶｓだけ高く制御されることになり、これによって、記憶トランジスタＭＣＮ２側の見かけのしきい値電圧をΔＶｓ分だけ高くすることができる。
【０１７５】
この時、メモリセルの記憶内容が"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"に確定する。一方、メモリセルの記憶内容が"０"の場合は、ΔＶｓだけしきい値電圧が上昇しても、やはり記憶トランジスタＭＣＮ２のしきい値電圧の方が記憶トランジスタＭＣＮ１のしきい値電圧よりも低く、記憶トランジスタＭＣＮ２が先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"に確定する。
【０１７６】
また、メモリセルの記憶内容が不定の場合、すなわち、ＭＣＮ１，ＭＣＮ２のしきい値電圧が共にＶｔｈ０である場合は、記憶トランジスタＭＣＮ１の見かけのしきい値電圧が記憶トランジスタＭＣＮ２のしきい値電圧よりもΔＶｓだけ低いため、ＭＣＮ１がＭＣＮ２よりも先にオンし、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"に確定する。
【０１７７】
ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるメモリセルは、未だ書き込み，書き換えが行われていないセルである場合が多く、このようなメモリセルでは、書き換えに伴うトランジスタ劣化もないため、ΔＶの設定については、トランジスタの初期的なしきい値電圧のばらつきだけを考慮しておけばよい。したがって、例えば０．２Ｖ程度で十分と考えられる。
【０１７８】
図４１に示した電圧印加手順は、初期状態のメモリセルをデータ"１"に確定する場合の手順であるが、記憶トランジスタのソース電位制御においてＳＬＴ，ＳＬＢの電位関係を逆転させるだけで、初期状態のメモリセルをデータ"０"に確定することも可能である。また、図４１では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。更にはＶＰＳとＶＰＭとも同じ電圧であるので、これらを接続し、共通の信号としても良い。
【０１７９】
図４２は、図４１に示した電圧印加手順を行う場合のデータ確定のマージンを説明する図である。ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような初期状態においては、前述したように、Ｂａｒ側のソース電位ＳＬＢをＴｒｕｅ側のソース電位ＳＬＴよりもΔＶｓだけ高くすることで、ＭＣＮ２側の見かけのしきい値電圧をΔＶｓだけ高くし、強制的にデータ"１"と認識させている。既にデータ"０"が書き込まれているメモリセルにおいては、ΔＶｓ分だけマージンが減少することになるが、仮にＶｔｈ２−Ｖｔｈ０＝１Ｖ、ΔＶｓ＝０．２Ｖとした場合のマージンは０．８Ｖとなる。既にデータ"１"が書き込まれているメモリセルにおいては、逆にΔＶ分だけマージンが増加することになり、仮にＶｔｈ２−Ｖｔｈ０＝１Ｖ、ΔＶｓ＝０．２Ｖとした場合のマージンは１．２Ｖとなる。
【０１８０】
図４３は、初期状態のメモリセルに対してデータを確定させる電圧印加の手順を説明する図である。すなわち、図４１の手順は、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在するメモリアレイにおいて、各メモリセルのデータを一括して確定させる手順であったが、図４３に示す手順は、それぞれのメモリセルの記憶内容とは関係なく、メモリセルのデータを強制的に"１"または"０"に確定させる。
【０１８１】
データ書込済のメモリセルと初期状態のメモリセルが混在する場合は、初期状態のメモリセルに対して個別にこの手順を実行することにより、または、全てのメモリセルが初期状態のメモリアレイに対して一括してこの手順を実行することにより、そのメモリセルのデータを"１"または"０"に確定することができる。以下の説明は、初期状態のメモリセルの記憶内容を強制的に"１"に確定する手順を示している。
【０１８２】
ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳ，ＶＰＭをＶｃｃに設定した条件下で、まず、時刻ｔ０にＢａｒ側のソース電位ＳＬＢを０ＶからＶｃｃに立ち上げて記憶トランジスタＭＣＮ２をオフし、時刻ｔ１にプリチャージ制御信号ＰＲＥＢをＶｃｃから０Ｖに立ち下げる。これにより、ｎｏｄｅＢがプリチャージトランジスタＭＰ４によりＶｃｃに充電される。時刻ｔ２にＰＲＥＢをＶｃｃに戻し、時刻ｔ３にＳＬＢをＶｃｃから０Ｖに戻す。これにより、ゲート電位がより高いＭＣＮ１の方がＭＣＮ２よりも先にオンすることで、ｎｏｄｅＢがＶｃｃに保持された状態で、ｎｏｄｅＴは０Ｖに引き下げられ、フリップフロップ内のデータが"１"と確定する。
【０１８３】
図４３に示した手順は、メモリセルの記憶内容を強制的に"１"に確定する手順であるが、強制的に"０"に確定することも可能である。すなわち、時刻ｔ０にＢａｒ側ソース電位ＳＬＢに代えてＴｒｕｅ側ソース電位ＳＬＴを０ＶからＶｃｃに立ち上げ、時刻ｔ１にプリチャージトランジスタＭＰ４のゲート電位ＰＲＥＢに代えて、プリチャージトランジスタＭＰ３のゲート電位ＰＲＥＴをＶｃｃから０Ｖに立ち下げることで、ｎｏｄｅＢが０Ｖとなり、データが"０"に確定する。またＶＰＳとＶＰＭとは同じ電圧であるので、共通に接続しても良い。
【０１８４】
図４１または図４３の手順を実行することにより、２つの記憶トランジスタＭＣＮ１，ＭＣＮ２の両方が初期状態Ｖｔｈ０である初期状態のメモリセルが存在しても、その記憶内容を一義的に"１"または"０"に確定することができる。
【０１８５】
本不揮発性メモリセルをヒューズの代わりに使用する場合に、記憶内容を一義的に"１"に確定するようにすれば、初期状態のままで、ヒューズを切る前の状態（データ"１"に対応）を実現することができる。
【０１８６】
図４４、図４５は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。第３の実施形態のメモリセルの記憶内容の読み出しは、図４４に示すように、ソース線ＶＳを０Ｖとし、ゲート線ＶＧにＶｃｃを印加した時のドレイン線ＶＤの電圧を読み取ることによって行う。記憶トランジスタＭＣＮ１，ＭＣＮ２を図４４に示す電位配置にするため、図４５に示す手順でメモリセルに電圧が印加される。読み出し動作はＳＲＡＭの読み出し動作と同様、差動型センスアンプを使用する。ＰＲＥＢ、ＰＲＥＴ、ＶＰＳ、ＶＰＭをＶｃｃ、ＳＬＴ、ＳＬＢを０Ｖに設定し、ワード線ＷＬをＶｃｃに設定した条件下で、フリップフロップ内のデータに応じたビット線ＢＬＴ、ＢＬＢの変化を差動型センスアンプで読み出す。ＢＬＴが低電圧（０Ｖ）且つＢＬＢが低電圧（Ｖｃｃ）のときデータは"１"であり、ＢＬＴが高電圧（Ｖｃｃ）且つＢＬＢが低電圧（０Ｖ）のときデータは"０"である。また、図４５では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＳＬＢとＳＬＴとも同じ電圧であるので、これらを共通の信号（例えばＳL信号）とすることができる。更にＶＰＳとＶＰＭとが同じ電圧であることから、これらを共通の信号としても良い。
【０１８７】
図４３に示したデータ確定手順は、初期状態のメモリセル（記憶トランジスタＭＣＮ１，ＭＣＮ２の両方が初期状態（しきい値電圧＝Ｖｔｈ０）のメモリセル）が存在していても、これを強制的に"１"に確定することができる手順であった。初期状態のメモリセルが存在しない場合、または、初期状態のメモリセルのデータ値が不定であっても構わない場合には、図４６〜図４８に示す確定手順を用いることができる。この確定手順は、図４１に示した手順のようなΔＶｓの確定マージンの低下（図４２参照）は生じない。
【０１８８】
図４６に示すデータ確定手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳ，ＶＰＭをＶｃｃに設定した条件下で行われる。まず、時刻ｔ０にソース電位ＳＬＴ，ＳＬＢを０ＶからＶｃｃに立ち上げて、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。時刻ｔ１に、プリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンして、ｎｏｄｅＴ，ｎｏｄｅＢをＶｃｃにプリチャージする。時刻ｔ２に、ＰＲＥＴ、ＰＲＥＢをＶｃｃに戻してプリチャージを完了する。時刻ｔ３より、ソース電位ＳＬをゆっくりと０Ｖに向けて立ち下げていく。この時、データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"と確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"と確定する。また、図４６では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＳＬＢとＳＬＴとも同じ電圧であるので、これらを共通の信号（例えばＳL信号）とすることができる。更にＶＰＳとＶＰＭとも同じ電圧であるので、これらを 共通の信号としても良い。
【０１８９】
図４７に示すデータ確定手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳ，ＶＰＭをＶｃｃに設定し、且つソース電位ＳＬＴ，ＳＬＢを０Ｖに固定した条件下で行われる。まず、時刻ｔ０にプリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンして、ｎｏｄｅＴ，ｎｏｄｅＢをプリチャージする。ｎｏｄｅＴ、ｎｏｄｅＢのプリチャージレベルは、各々ＭＰ１、ＭＰ３、ＭＣＮ１、もしくはＭＰ２、ＭＰ４、ＭＣＮ２がそれぞれＤＣ的に流す電流量が一定になるところで安定する。この時、データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも電流駆動力が大きいため、ｎｏｄｅＴがｎｏｄｅＢよりも電位が低くなり、時刻ｔ１でプリチャージ完了後、フリップフロップのデータが"１"と確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも電流駆動量が大きいため、ｎｏｄｅＢがｎｏｄｅＴよりも電位が低くなり、時刻ｔ１でプリチャージ完了後、フリップフロップのデータが"１"と確定する。また、図４７では、ＰＲＥＢとＰＲＥＴとは同じ電圧波形であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＳＬＢとＳＬＴとも同じ電圧であるので、これらを共通の信号（例えばＳL信号）とすることができる。更にＶＰＳとＶＰＭとも同じ電圧であるので、これらを共通の信号としても良い。
【０１９０】
このデータ確定手順は、図４６に示したデータ確定手順と比較して、プリチャージ時にフリップフロップ内にＤＣ的な貫通電流が流れるので消費電流という観点でデメリットを有するが、ソース線電位ＳＬＴ、ＳＬＢを０Ｖ固定で制御できるという制御容易性の観点でメリットを有する。また、ＭＣＮ１およびＭＣ２のソース‐ドレイン電圧を高く設定できることから、それぞれの電流駆動量を高くできるというメリットも有する。
【０１９１】
図４８に示すデータ確定手順は以下のとおりである。このデータ確定手順は、ビット線側からｎｏｄｅＴ、ｎｏｄｅＢのプリチャージ電圧を供給している点である。ＰＲＥＴ，ＰＲＥＢをＶｃｃに固定するとともに、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢをＶｃｃに設定し、ＶＰＳ電位を０ＶにしてＭＰ１〜ＭＰ４をカットオフすることで、Ｖｃｃに充電したビット線ＢＬＴ、ＢＬＢからトランスファゲートＭＮ１、ＭＮ２を介して、ｎｏｄｅＴ、ｎｏｄｅＢを各々Ｖｃｃ−Ｖｔｈｎにプリチャージする。ここでＶｔｈｎはＭＮ１、ＭＮ２のしきい値電圧である。時刻ｔ０でワード線ＷＬをＶｃｃから０Ｖに立ち下げて、ｎｏｄｅＴ、ｎｏｄｅＢをフローティングにすることにより、ＭＣＮ１並びにＭＣＮ２から放電される電荷量の差でフリップフロップのデータを確定する。データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも電流駆動力が大きいため、ｎｏｄｅＴがｎｏｄｅＢよりも電位が低くなり、時刻１でＶＰＳ電位を０ＶからＶｃｃに立ち上げた後、この不揮発性メモリセルのデータが"１"に確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも電流駆動量が大きいため、ｎｏｄｅＢがｎｏｄｅＴよりも電位が低くなり、時刻１でＶＰＳ電位を０ＶからＶｃｃに立ち上げた後、この不揮発性メモリセルのデータが"０"に確定する。また、図４８では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。さらに、ＳＬＢとＳＬＴとも同じ電圧であるので、これらを共通の信号（例えばＳL信号）とすることができる。更にＶＰＳとＶＰＭとも同じ電圧であるので、これらを共通の信号としても良い。
【０１９２】
［第３の実施形態の変形例］
第３の実施形態のＳＬ分割型８トランジスタ構成の不揮発性メモリセルにおいて、書き込みが行われていない状態、すなわち、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧がともに低い状態の場合、図４６〜図４８の立ち上げ処理（データ確定処理）では、データが確定しない。そこで、図４９，５０に示すように、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１側）とＢａｒ側（記憶トランジスタＭＣＮ２側）の回路構成をアンバランスにすることにより、書き込みが行われていない状態でも立ち上げ時にデータを"０"または"１"の一方に確定させることができる。
【０１９３】
図４９に示す不揮発性メモリセルは、２つの負荷トランジスタＭＰ１，ＭＰ２のチャンネル幅をアンバランスにしたものである。この例では負荷トランジスタＭＰ１（太線で示す）のチャンネル幅を負荷トランジスタＭＰ２のチャンネル幅の２倍にして、負荷トランジスタＭＰ１のオン時の抵抗値が、負荷トランジスタＭＰ２のオン時の抵抗値に比べて１／２となるようにしている。
【０１９４】
この構成のメモリセルが、記憶トランジスタＭＣＮ１，ＭＣＮ２が両方とも書き込みされていない状態で電源が投入されると、ｎｏｄｅＴがｎｏｄｅＢよりも速く電位が上昇し、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ２がオン状態、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ１がオフ状態、すなわち、データ"０"となって安定する。
【０１９５】
なお、上記のチャンネル幅をアンバランスに代わりにチャンネル長をアンバランスにしてもよい。また、チャンネル幅またはチャンネル長を変更する負荷トランジスタは、ＭＰ１，ＭＰ２のどちらでもよい。また、記憶トランジスタＭＣＮ１，ＭＣＮ２のチャンネル幅またはチャンネル長を変更してアンバランスにしてもよい。
【０１９６】
図５０に示す不揮発性メモリセルは、フリップフロップの２つのノードｎｏｄｅＴ，ｎｏｄｅＢにそれぞれキャパシタを接続したものである。ｎｏｄｅＴには、電源ラインＶｃｃとの間にキャパシタＣ１を接続し、ｎｏｄｅＢには、グランドとの間にキャパシタＣ２を接続している。これらのキャパシタの容量は例えば５０ｆＦ程度である。
【０１９７】
これにより、２つの記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のｎｏｄｅＴの電位上昇が速く、ｎｏｄｅＢの電位上昇が遅くなるので、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ２がオン状態、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ１がオフ状態、すなわち、データ"０"となって安定する。
【０１９８】
図５０に示した例では、ｎｏｄｅＴ，ｎｏｄｅＢのいずれにもキャパシタを接続したが、一方のみに接続しても不揮発性メモリセルの回路構成を非対称にすることができる。
【０１９９】
［第３の実施形態におけるしきい値電圧測定方法］
なお、この８トランジスタ構成の不揮発性メモリセルでは、図５１に示すような電位配置にすることにより、記憶トランジスタのしきい値電圧を測定することができる。この方法でしきい値電圧を測定することで、初期状態でのしきい値電圧ばらつき、書き込み動作、消去動作におけるしきい値電圧変化量、書き換え後のしきい値電圧の高温保持特性などの評価を行うことが可能となる。
【０２００】
図５１では、記憶トランジスタＭＣＮ１のしきい値電圧を判定する場合を示している。検査する記憶トランジスタＭＣＮ１のソース電位ＳＬＴ＝０Ｖに設定したもとで、記憶トランジスタＭＣＮ１のドレイン（ｎｏｄｅＴ）にビット線ＢＬＴからトランスファゲートＭＮ１を介して１Ｖを供給する。記憶トランジスタＭＣＮ１のゲート電位（ｎｏｄｅＢ）は負荷トランジスタＭＰ２、ＭＰ４からＶＰＳ電位（ＭＡＰ電圧）が供給される。
【０２０１】
負荷トランジスタＭＰ２はゲート電位（ｎｏｄｅＴ）が１Ｖに設定されているため、ＶＰＳＢ電位が１Ｖ＋Ｖｔｈｐ以上の場合にオンしてｎｏｄｅＢに電位供給することになる。一方、負荷トランジスタＭＰ４はゲート電位ＰＲＥＢが０Ｖに設定されているので、ＶＰＳ電位がＶｔｈｐ以上の場合にオンしてｎｏｄｅＢに電位供給が可能となる。ＶｔｈｐはＭＰ１〜ＭＰ４で示すＰ型ＭＯＳトランジスタのしきい値電圧であり、標準ＣＭＯＳプロセスでは０．７Ｖ程度である。したがって、これ以上の電圧範囲において、ＭＣＮ１のしきい値電圧（ある一定電流を流すのに必要なゲート電圧）判定が可能となる。ＭＣＮ１側のしきい値電圧を測定している時に、ＭＣＮ２側での不要なリークパスを無くすために、ＭＣＮ２のソース電位ＳＬＢはＭＡＰ電圧、ビット線はフローティングにしておく。
【０２０２】
図５１は、記憶トランジスタＭＣＮ１のしきい値電圧を測定する場合の電圧印加手順を示しているが、記憶トランジスタＭＣＮ２のしきい値電圧の測定は、ビット線ＢＬＴ、ＢＬＢ制御、ソース電位ＳＬＴ，ＳＬＢ制御、プリチャージ信号ＰＲＥＴ、ＰＲＥＢ制御をそれぞれ逆にするだけで可能である。
【０２０３】
なお、このしきい値測定のためにプリチャージ線をＰＲＥＴ，ＰＲＥＢに分けているが、この測定を行わないのであれば、プリチャージ線はＴｒｕｅ側、Ｂａｒ側共通でよい。
【０２０４】
［第２、第３の実施形態の半導体基板上のレイアウト］
図５２に第２、第３の実施形態のメモリセルの半導体基板上のレイアウトを示す。
同図（Ａ）が基板表面の活性領域とゲート電極のレイアウトを示す。同図（Ｂ）が第１層のメタル配線を示す。同図（Ｃ）が第２、第３層のメタル配線を示している。同図（Ａ）に示すように、Ｔｒｕｅ側，Ｂａｒ側の記憶トランジスタは、同方向にレイアウトされ、不純物の斜め打ち込みに誤差が生じても相互の特性が同じになるようにされている。
【０２０５】
また、同図（Ｃ）に示すように、ＶＰＳ線、ソース線（ＳＬ）は、このレイアウトでそれぞれＴｒｕｅ側，Ｂａｒ側に分割されており、いずれか一方をショート（共通化）することにより、第２実施形態のＶＰＳ分割型、または、第３実施形態のＳＬ分割型の構成とすることができる。このように、同図のレイアウトとすることにより、第２メタル配線までは工程を共通にしつつ、第３メタル配線を変更するのみで第２実施形態のＶＰＳ分割型、または、第３実施形態のＳＬ分割型の不揮発性半導体メモリセルを製作することができる。
【０２０６】
［第４の実施形態］
第４の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置（メモリセルアレイ）について図５３〜図６８を参照して説明する。
【０２０７】
図５３は不揮発性記憶装置の１つの不揮発性メモリセルの回路図である。このメモリセルは、第２の実施形態で説明したＶＰＳ分割型メモリセルに、アナログスイッチを付加した１２トランジスタ構成の不揮発性メモリセルである。
【０２０８】
このメモリセルは、Ｐ型ＭＯＳトランジスタＭＰ１，Ｎ型ＭＯＳトランジスタＭＣＮ１を直列に接続したインバータ（Ｔｒｕｅ側インバータ）と、Ｐ型ＭＯＳトランジスタＭＰ２，Ｎ型ＭＯＳトランジスタＭＣＮ２を直列に接続したインバータ（Ｂａｒ側インバータ）をスタティックラッチ接続したフリップフロップを有している。このうち、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２を負荷トランジスタと呼び、Ｎ型ＭＯＳトランジスタＭＣＮ１，ＭＣＮ２を記憶トランジスタと呼ぶ。記憶トランジスタＭＣＮ１，ＭＣＮ２は、図５５以下で説明するように、サイドウォール部に電荷を蓄積・中和することにより、不揮発的にしきい値を変更可能な不揮発素子として機能する。
【０２０９】
このメモリセルはさらにＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＣＮ１との間にＰ型ＭＯＳトランジスタＭＰ５およびＮ型ＭＯＳトランジスタＭＮ３からなるアナログスイッチを備え、また、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＣＮ２との間にＰ型ＭＯＳトランジスタＭＰ６およびＮ型ＭＯＳトランジスタＭＮ４からなるアナログスイッチを備えている。Ｐ型ＭＯＳトランジスタＭＰ５とＰ型ＭＯＳトランジスタＭＰ６とのゲートはＲＥＳＮ線に接続され、Ｎ型ＭＯＳトランジスタＭＮ３とＮ型ＭＯＳトランジスタＭＮ４とのゲートはＲＥＳＰ線に接続されている。
【０２１０】
各インバータの記憶トランジスタ側端部すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のソースは、ソース線ＳＬに接続されている。また、Ｔｒｕｅ側インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ１のソースはＶＰＳＴ線に接続され、Ｂａｒ側インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ２のソースはＶＰＳＢ線に接続されている。
【０２１１】
このフリップフロップのうち、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１を直列に接続したインバータがＴｒｕｅ側の記憶部として機能し、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２を直列に接続したインバータがＢａｒ側の記憶部として機能する。負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１の接続部がｎｏｄｅＴであり、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２の接続部がｎｏｄｅＢである。ｎｏｄｅＴが高電位，ｎｏｄｅＢが低電位のとき記憶内容が"０"であり、ｎｏｄｅＴが低電位，ｎｏｄｅＢが高電位のとき記憶内容が"１"である。
【０２１２】
ｎｏｄｅＴは、トランスファゲートＭＮ１を介してビット線ＢＬＴ（ＢｉｔＬｉｎｅ−Ｔｒｕｅ）に接続され、ｎｏｄｅＢは、トランスファゲートＭＮ２を介してビット線ＢＬＢ（ＢｉｔＬｉｎｅ−Ｂａｒ）に接続されている。トランスファゲートＭＮ１，ＭＮ２は、Ｎ型ＭＯＳトランジスタで構成され、各ゲートには共通のワード線ＷＬが接続されている。
【０２１３】
また、負荷トランジスタＭＰ１に並列に、すなわちｎｏｄｅＴとＶＰＳＴとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ３が接続されている。また、負荷トランジスタＭＰ２に並列に、すなわちｎｏｄｅＢとＶＰＳＢとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ４が接続されている。Ｐ型ＭＯＳトランジスタＭＰ３のゲートにはＴ側プリチャージ線ＰＲＥＴが接続され、Ｐ型ＭＯＳトランジスタＭＰ４のゲートにはＢ側プリチャージ線ＰＲＥＢが接続されている。また、全てのＰ型ＭＯＳトランジスタＭＰ１〜ＭＰ６は同一Ｎウエル内に形成されＮウエル電位はＶＰＭ信号で制御されている。
【０２１４】
図５４は、図５３に示した不揮発性メモリセルをアレイ状に配列したメモリセルアレイの構成を示す図である。このメモリセルアレイでは、図５３の不揮発性メモリセルがＸ，Ｙのマトリクスアレイに配列されている。そして、ワード線ＷＬが、各行（ロウ）ごとに設けられ、ビット線ＢＬＴ、ＢＬＢが、各列（カラム）ごとに各々１本ずつ設けられている。これらワード線ＷＬ，ビット線ＢＬＴ，ＢＬＢは、それぞれ独立に制御される。一方、それ以外の信号線（ＰＲＥＢ、ＰＲＥＴ、ＶＰＳＴ、ＶＰＳＢ、ＶＰＭ、ＳＬ、ＲＥＳＮ、ＲＥＳＰ）は全メモリセルに共通に設けられ、メモリセルアレイ全体が一体に制御される。
【０２１５】
図５５、図５７、図６３は、記憶トランジスタＭＣＮ１（ＭＣＮ２）の半導体基板上における構造を示す図である。図５５は書き込み時の電位配置を示し、図５７は消去時の電位配置を示し、図６３は読み出し時の電位配置を示している。
【０２１６】
また、図５６は、記憶トランジスタＭＣＮ１への書き込み時の電圧印加手順を示す図である。図５８は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図６４は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。
【０２１７】
図５５において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４が形成されている。このＰ型ウエル１０４に、深さ２５０ｎｍの複数のトレンチ（素子分離）１０２によって分離された２つの記憶トランジスタＭＣＮ１，ＭＣＮ２が形成されている。この図には、一方の記憶トランジスタ（ＭＣＮ１）のみを示している。
【０２１８】
記憶トランジスタは、Ｎチャンネル型トランジスタであり、Ｐ型ウエル１０４の表面領域に、両側のトレンチ１０２に隣接して形成されたドレイン１０９，ソース１１５、および、ドレイン１０９の周辺領域に形成されたドレインエクステンション１０７を有する。ドレイン１０９，ソース１１５は、それぞれ平均砒素濃度１×１０20ｃｍ-3に形成され、ドレインエクステンション１０７平均砒素濃度５×１０18ｃｍ-3に形成されている。
【０２１９】
また、Ｐ型ウエル１０４の表面のドレイン１０９，ソース１１５間の領域であるチャネル領域の基板上には、膜厚５ｎｍのゲート酸化膜１０５、および、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなるゲート電極１０６が形成されている。また、このゲート酸化膜１０５，ゲート電極１０６の両側には、膜厚５０ｎｍの絶縁膜からなるサイドスペーサ１０８、１０８Ｓが形成されている。なお、ソース１１５周辺にはエクステンション領域が形成されていないため、ソース側のサイドスペーサ１０８Ｓは、基板のチャンネル領域に対して露出している。
【０２２０】
また、Ｐ型ウエル１０４の領域内で、トレンチ１０２により、上記記憶トランジスタから分離された領域には、このＰ型ウエル１０４を接地するための電極である平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１が形成されている。
【０２２１】
この記憶トランジスタは、ソース側のサイドスペーサ１０８Ｓにキャリアを注入することによってしきい値電圧を上昇させることができる。また、図５７で説明するように、サイドスペーサ１０８Ｓに注入したキャリアを引き抜いて、しきい値電圧を初期状態に戻すこともできる。これにより、この記憶トランジスタは、不揮発にデータを記憶する。
【０２２２】
なお、記憶トランジスタの標準的な初期しきい電圧は１．２Ｖであるが、特殊な構造のトランジスタであるためバラツキが大きく、信頼性の観点から、この記憶トランジスタ単独で記憶素子として用いることは困難である。このため、この実施形態では、図５３に示したフリップフロップ構成でメモリセルを構成している。
【０２２３】
図５５に示すように、書き込み動作は、ドレイン線ＶＤへ０Ｖを印加し、ソース線ＶＳへ接合耐圧以下の正電圧（例えば６Ｖ）を印加してチャネルホットエレクトロンＨＥを前記サイドスペーサ１０８Ｓへ注入する動作である。このチャネルホットエレクトロンの注入によってサイドスペーサ１０８Ｓにトラップされた電子によりしきい値電圧が上昇し、記憶トランジスタが書き込み状態となる。
【０２２４】
図５６は、記憶トランジスタＭＣＮ１のしきい値電圧を上昇させてデータ"０"を書き込む場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１を図５５に示す電位配置にするため、図５６に示す手順でメモリセルに電圧を印加する。ＲＥＳＮを０Ｖに、ＲＥＳＰをＶｃｃにした後、ＰＲＥＢ、ＰＲＥＴ、ＶＰＳＴ、ＶＰＳＢ、ＶＰＭ、ＳＬを６Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴを０Ｖ、ＢＬＢをＶｃｃにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１がオンすることでｎｏｄｅＴ（記憶トランジスタＭＣＮ１のドレイン）は、ビット線ＢＬＴ（０Ｖ）とほぼ同電位になるとともに、これにより負荷トランジスタＭＰ２がオンするため、ｎｏｄｅＢ（記憶トランジスタＭＣＮ１のゲート）が、ＶＰＳＢ（６Ｖ）とほぼ同電位になる。これにより、記憶トランジスタＭＣＮ１の電圧印加手順は図５７と同じになる。このときトランスファゲートＭＮ１および記憶トランジスタＭＣＮ１には、３００μＡ程度の電流が流れて、記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２まで上昇させる。
【０２２５】
また、データ"１"を書く場合は、記憶トランジスタＭＣＮ２側のしきい値電圧を上げることになるが、ＢＬＴ＝Ｖｃｃ、ＢＬＢ＝０Ｖと電圧設定を逆転するだけで、他の条件はデータ"０"書き込み時と同じである。
【０２２６】
なお、上記実施例では、トランジスタＭＣＮ１のゲート（ｎｏｄｅＢ）へ６Ｖを印加し、トランジスタＭＣＮ１のドレイン（ソース線ＳＬ）へ６Ｖを印加しているが、これらの電圧は異なる電圧でも良い。
【０２２７】
図５７、図５８は記憶トランジスタＭＣＮ１（ＭＣＮ２）への消去電圧印加手順を示す図である。図５７に示すように、消去動作は、ソース線ＶＳへ接合耐圧以下の正電圧（例えば９Ｖ）を印加し、ゲート線ＶＧ、ドレイン線ＶＤに０Ｖを印加して、ソース電極１１５からアバランシェホットホールＨＨを発生させ、これをサイドスペーサ１０８Ｓへ注入する動作である。これにより、前記書き込み動作でサイドスペーサ１０８Ｓにトラップされた電子を中和し、しきい値電圧を低下させることによって書き込まれたデータが消去される。
【０２２８】
図５８は、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧を低下させてデータを消去する場合の電圧印加手順を示す図である。記憶トランジスタＭＣＮ１，ＭＣＮ２を図５７に示す電位配置にするため、図５８に示す手順でメモリセルに電圧を印加する。一般的には、消去動作は、図５４に示したメモリアレイの全メモリセルに対して一括して行われる。ＲＥＳＮを０Ｖに、ＲＥＳＰをＶｃｃにし、ＰＲＥＢ、ＰＲＥＴ、ＶＰＭをＶｃｃに設定し、ＶＰＳＴ、ＶＰＳＢを０Ｖに設定し、ＳＬを９Ｖに設定した条件下で、ワード線ＷＬをＶｃｃ、ビット線ＢＬＴ、ＢＬＢを０Ｖにする。Ｎ型ＭＯＳトランジスタであるトランスファゲートＭＮ１、ＭＮ２がオンすることでｎｏｄｅＴ、ｎｏｄｅＢは０Ｖとなり、記憶トランジスタＭＣＮ１、ＭＣＮ２の電圧印加手順は図５７と同じになる。
【０２２９】
このように、図５５、図５６に示した書き込み時の電圧印加手順、および、図５７、図５８に示した消去時の電圧印加手順は、各メモリセル毎に独立制御が必要なワード線およびビット線に０ＶまたはＶｃｃを印加すればよいように設計されているため、すなわちワード線、ビット線に高電圧の印加が不要であるため、ワード線，ビット線の制御回路に高耐圧トランジスタを使用する必要が無くなり、高速に動作する高性能なトランジスタを使用して読み出し動作の高速化を図ることができる。
【０２３０】
図５９は、上記書き込み動作によって記憶トランジスタＭＣＮ１，ＭＣＮ２に設定されるしきい値電圧を説明する図、すなわち、不揮発性メモリセルに対するデータ設定の方式を説明する図である。ここで、記憶トランジスタＭＣＮ１のしきい値電圧が低い状態（オン）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が高い状態（オフ）のときデータは"１"であり、記憶トランジスタＭＣＮ１のしきい値電圧が高い状態（オフ）で且つ記憶トランジスタＭＣＮ２のしきい値電圧が低い状態（オン）のときデータは"０"である。
【０２３１】
同図（Ａ）は、データ設定前、すなわち記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合を示す。この状態でも図６０または図６２に示す手順により、この不揮発性メモリセルの状態がデータ" １"に確定される。
【０２３２】
同図（Ｂ）は、不揮発性メモリセルにデータ"０"を設定したときのしきい値電圧を示している。データ"０"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ１のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【０２３３】
同図（Ｃ）は、不揮発性メモリセルにデータ"１"を設定したときのしきい値電圧を示している。データ"１"の書き込みは、同図（Ａ）の初期状態から記憶トランジスタＭＣＮ２のしきい値電圧をＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ０）まで上げることで実現する。
【０２３４】
図５７、図５８で説明した消去動作を行うと、同図（Ｂ），（Ｃ）のようにしきい値電圧が制御されていても、同図（Ａ）に示す状態に復帰する。
【０２３５】
このように、このメモリセルは、記憶トランジスタＭＣＮ１、ＭＣＮ２のしきい値電圧を上げても、再度初期状態Ｖｔｈ０まで下げることが可能であるため、また、記憶トランジスタＭＣＮ１、ＭＣＮ２が共に初期状態Ｖｔｈ０の場合でも、強制的にデータを”１”に確定することができるため、複数回のデータの書き換えが要求される用途に用いても、Ｔｒｕｅ側（記憶トランジスタＭＣＮ１）とＢａｒ側（記憶トランジスタＭＣＮ２）のしきい値電圧の差である読み出しマージンを十分に大きく取ることができる。
【０２３６】
図５５、図５６に示した書き込み動作により、記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれかに書き込みを行い、メモリセルに"１"または"０"のデータを書き込むことができる。一方、初期状態のメモリセル、すなわち、記憶トランジスタＭＣＮ１，ＭＣＮ２のいずれにも書き込みが行われておらず、記憶トランジスタＭＣＮ１，ＭＣＮ２のしきい値電圧が両方とも初期状態Ｖｔｈ０の場合には、一般的にはメモリセルの記憶内容が不定である。しかし、初期状態のメモリセルに対して以下の手順で電圧を印加することにより、このメモリセルの記憶内容を"１"または"０"のいずれかに確定することができる。
【０２３７】
図６０は、第４の実施形態の不揮発性メモリセルのデータを確定するための電圧印加手順を説明する図である。この手順は、不揮発性メモリセルの記憶内容が"１"または"０"の場合には、その記憶内容どおりにメモリセル（フリップフロップ）の状態を設定し、メモリセルが初期状態の場合には、強制的にデータを"１"に固定する動作である。複数のメモリセルが配列されたメモリアレイにおいて、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在する場合に、この手順をメモリアレイの全メモリセルに一括して行うことにより、記憶内容が"１"または"０"のメモリセルに対しては、その記憶内容どおりにフリップフロップの状態を設定し、初期状態のメモリセルに対しては、フリップフロップの状態を強制的に"１"に固定する。この手順はメモリの起動時に実行される。
【０２３８】
図６０に示す手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖにし、ＲＥＳＮを０Ｖにし、ＲＥＳＰをＶｃｃにした条件下で実行される。まず、時刻ｔ０に、ソース電位ＳＬを０ＶからＶｃｃに 立ち上げ、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。時刻ｔ１に、プリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンする。同時に、Ｖｃｃに設定されているプリチャージ電圧のうち、Ｔｒｕｅ側のプリチャージ電圧ＶＰＳＴをΔＶ（Ｖｔｈ２−Ｖｔｈ０よりも十分小さい電圧、たとえば、０．２Ｖ）低下させる。これにより、ｎｏｄｅＴ、ｎｏｄｅＢのプリチャージ電圧も各々Ｖｃｃ−ΔＶ，Ｖｃｃとなり、記憶トランジスタＭＣＮ２のソース・ドレイン間電圧が、記憶トランジスタＭＣＮ１のソース・ドレイン間電圧よりもΔＶだけ高くなる。これにより、記憶トランジスタＭＣＮ２側の見かけのしきい値電圧をΔＶ分だけ高くすることができる。
【０２３９】
時刻ｔ２にＰＲＥＴ、ＰＲＥＢをＶｃｃに戻し、時刻ｔ３よりソース電位ＳＬをゆっくりと０Ｖに向けて立ち下げていく。この時、メモリセルの記憶内容が"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃ−ΔＶとなり、フリップフロップのデータが"１"に確定する。一方、メモリセルの記憶内容が"０"の場合は、ΔＶだけしきい値電圧が上昇しても、やはり記憶トラ ンジスタＭＣＮ２のしきい値電圧の方が記憶トランジスタＭＣＮ１のしきい値電圧よりも低く、記憶トランジスタＭＣＮ２が先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"に確定する。
【０２４０】
また、メモリセルの記憶内容が"不定"の場合、すなわち、ＭＣＮ１，ＭＣＮ２のしきい値電圧が共にＶｔｈ０である場合は、記憶トランジスタＭＣＮ１の見かけのしきい値電圧が記憶トランジスタＭＣＮ２のしきい値電圧よりもΔＶだけ低いため、ＭＣＮ１がＭＣＮ２よりも先にオンし、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃ−ΔＶとなり、フリップフロップのデータが"１"に確定する。
【０２４１】
フリップフロップの状態が確定したのちの時刻ｔ４にＶＰＳＴをＶｃｃに戻す。
【０２４２】
ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるメモリセルは、未だ書き込み，書き換えが行われていないセルである場合が多く、このようなメモリセルでは、書き換えに伴うトランジスタ劣化もないため、ΔＶの設定については、トランジスタの初期的なしきい値電圧のばらつきだけを考慮しておけばよい。したがって、例えば０．２Ｖ程度で十分と考えられる。
【０２４３】
図６０に示した電圧印加手順は、初期状態のメモリセルをデータ"１"に確定する場合の手順であるが、Ｐ型ＭＯＳトランジスタのソース電位制御においてＶＰＳＴに代えてＶＰＳＢの電圧をΔＶだけ低下させることで、初期状態のメモリセルをデータ"０"に確定することも可能である。
【０２４４】
図６１は、図６０に示した電圧印加手順を行う場合のデータ確定のマージンを説明する図である。ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるような初期状態においては、前述したように、ｎｏｄｅＴのプリチャージ電圧をｎｏｄｅＢよりもΔＶだけ低くすることで、ＭＣＮ２側の見かけのしきい値電圧をΔＶだけ高くし、強制的にデータ"１"と認識させている。既にデータ"０"が書き込まれているメモリセルにおいては、ΔＶ分だけマージンが減少することになるが、仮にＶｔｈ２−Ｖｔｈ０＝１Ｖ、ΔＶ＝０．２Ｖとした場合のマージンは０．８Ｖとなる。既にデータ"１"が書き込まれているメモリセルにおいては、逆にΔＶ分だけマージンが増加することになり、仮にＶｔｈ２−Ｖｔｈ０＝１Ｖ、ΔＶ＝０．２Ｖとした場合のマージンは１．２Ｖとなる。
【０２４５】
図６２は、初期状態のメモリセルに対してデータを確定させる電圧印加の手順を説明する図である。すなわち、図６０の手順は、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在するメモリアレイにおいて、各メモリセルのデータを一括して確定させる手順であったが、図６２に示す手順は、それぞれのメモリセルの記憶内容とは関係なく、メモリセルのデータを確実に"１"または"０"に確定させる。
【０２４６】
データ書込済のメモリセルと初期状態のメモリセルが混在する場合、または、全てのメモリセルが初期状態の場合、いずれの場合においても、メモリアレイに対して一括してこの手順を実行することにより、そのメモリセルのデータを"１"または"０"に確定することができる。以下の説明は、初期状態のメモリセルの記憶内容を強制的に"１"に確定する手順を示している。
【０２４７】
ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに、ＲＥＳＮを０Ｖに、ＲＥＳＰをＶｃｃに、それぞれ設定した条件下で、まず、時刻ｔ０にソース電位ＳＬを０ＶからＶｃｃに立ち上げてＭＣＮ１、ＭＣＮ２をオフし、時刻ｔ１にプリチャージ制御信号ＰＲＥＢ、ＰＲＥＴ並びにプリチャージトランジスタＭＰ３のソース電位ＶＰＳＴをＶｃｃから０Ｖに立ち下げる。これにより、ｎｏｄｅＢがプリチャージトランジスタＭＰ４によりＶｃｃに充電され、ｎｏｄｅＴがプリチャージトランジスタＭＰ３を介して放電される。時刻ｔ２にＰＲＥＢ、ＰＲＥＴをＶｃｃに戻し、時刻ｔ３にＳＬをＶｃｃから０Ｖにする。このとき、ゲート電位がより高いＭＣＮ１の方がＭＣＮ２よりも先にオンすることで、ｎｏｄｅＢがＶｃｃに保持された状態で、ｎｏｄｅＴは０Ｖに引き下げられ、フリップフロップ内のデータが"１"と確定する。時刻ｔ４にＶＰＳＴをＶｃｃに戻す。
【０２４８】
図６２に示した手順は、メモリセルの記憶内容を強制的に"１"に確定する手順であるが、強制的に"０"に確定することも可能である。すなわち、時刻ｔ１にプリチャージトランジスタＭＰ３のソース電位ＶＰＳＴに代えて、プリチャージトランジスタＭＰ４のソース電位ＶＰＳＢをＶｃｃから０Ｖに立ち下げることで、ｎｏｄｅＢが放電され、データが"０"に確定する。
【０２４９】
図６０または図６２の手順を実行することにより、２つの記憶トランジスタＭＣＮ１，ＭＣＮ２の両方が初期状態Ｖｔｈ０である初期状態のメモリセルが存在しても、その記憶内容を一義的に"１"または"０"に確定することができる。
【０２５０】
本不揮発性メモリセルをヒューズの代わりに使用する場合に、記憶内容を一義的に"１"に確定するようにすれば、初期状態のままで、ヒューズを切る前の状態（データ"１"に対応）を実現することができる。
【０２５１】
図６３、図６４は不揮発性メモリセルの読み出し時の電圧印加手順を示す図である。図６３に示すように、読み出しは、ソース線ＶＳを０Ｖとし、ゲート線ＶＧにＶｃｃを印加した時のドレイン線ＶＤの電圧を読み取ることによって行う。記憶トランジスタＭＣＮ１，ＭＣＮ２を図６５の電位配置にするため、図６４に示す条件でメモリセルに電圧が印加される。読み出し動作はＳＲＡＭの読み出し動作と同様、差動型センスアンプを使用する。ＲＥＳＮを０Ｖに、ＲＥＳＰをＶｃｃに、ＰＲＥＢ、ＰＲＥＴ、ＶＰＳＴ、ＶＰＳＢ、ＶＰＭをＶｃｃ、ＳＬを０Ｖに設定し、ワード線ＷＬをＶｃｃに設定した条件下で、フリップフロップ内のデータに応じたビット線ＢＬＴ、ＢＬＢの変化を差動型センスアンプで読み出す。ＢＬＴが低電圧（０Ｖ）且つＢＬＢが低電圧（Ｖｃｃ）のときデータは"１"であり、ＢＬＴが高電圧  （Ｖｃｃ）且つＢＬＢが低電圧（０Ｖ）のときデータは"０"である。
【０２５２】
図６２に示したデータ確定手順は、初期状態のメモリセル（記憶トランジスタＭＣＮ１，ＭＣＮ２の両方が初期状態（しきい値電圧＝Ｖｔｈ０）のメモリセル）が存在していても、これを"１"に強制的に確定することができる手順であった。初期状態のメモリセルが存在しない場合、または、初期状態のメモリセルのデータ値が不定であっても構わない場合には、図６５〜図６７に示す確定手順を用いることができる。この確定手順では、図６０に示した手順のようなΔＶの確定マージンの低下（図６１参照）は生じない。
【０２５３】
図６５に示すデータ確定手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＲＥＳＮを０Ｖにし、ＲＥＳＰをＶｃｃにし、ＶＰＳＴ，ＶＰＳＢ，ＶＰＭをＶｃｃに設定した条件下で行われる。まず、時刻ｔ０に、ソース電位ＳＬを０ＶからＶｃｃに立ち上げて、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。時刻ｔ１にプリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンして、ｎｏｄｅＴ，ｎｏｄｅＢをＶｃｃにプリチャージする。時刻ｔ２に、ＰＲＥＴ、ＰＲＥＢをＶｃｃに戻しプリチャージ完了後、時刻ｔ３よりソース電位ＳＬをゆっくりと０Ｖに向けて立ち下げていく。この時、データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"と確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"と確定する。
【０２５４】
図６６に示すデータ確定手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＶＰＳＴ，ＶＰＳＢ，ＶＰＭをＶｃｃに設定し、ＲＥＳＮをVｃｃに、ＲＥＳＰを０Ｖに設定し、且つソース 電位ＳＬを０Ｖに固定した条件下で行われる。まず、時刻ｔ０に、プリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンして、ｎｏｄｅＴ，ｎｏｄｅＢをプリチャージする。このときトランジスタＭＮ３、ＭＮ４、ＭＰ５、ＭＰ６はそれぞれオフしているので、ｎｏｄｅＴ、ｎｏｄｅＢはともにＶｃｃにプリチャージされる。一方、ＭＣＮ１のドレインＡｔｒＴと、ＭＣＮ２のドレインＡｔｒＢとは、それぞれフローティング状態であるので、ほぼ０Ｖになっている。時刻ｔ１に、ＲＥＳＮを０Ｖに、ＲＥＳＰをＶｃｃに設定する。このときトランジスタＭＮ３、ＭＮ４、ＭＰ５、ＭＰ６はそれぞれオンするので、ｎｏｄｅＴとＡｔｒＴおよびｎｏｄｅＢとＡｔｒＢはそれぞれ電気的に導通し、ＡｔｒＴとＡｔｒＢはともにＶｃｃに充電される。時刻ｔ２に、プリチャージ制御信号ＰＲＥＴ、ＰＲＥＢを０ＶからＶｃｃに立ち上げる。データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも電流駆動力が大きいため、ｎｏｄｅＴがｎｏｄｅＢよりも電位が低くなり、フリップフロップのデータが"１"と確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも電流駆動量が大きいため、ｎｏｄｅＢがｎｏｄｅＴよりも電位が低くなり、フリップフロップのデータが"１"と確定する。
【０２５５】
このデータ確定手順は、図２９に示した第２の実施形態のデータ確定手順と比較して、プリチャージ時にフリップフロップ内にＤＣ的な貫通電流が流れる期間がｔ１からｔ２の間に限定できるので、消費電流を低減することができる。
【０２５６】
図６７に示すデータ確定手順は以下のとおりである。このデータ確定手順の特徴は、ビット線側からｎｏｄｅＴ、ｎｏｄｅＢのプリチャージ電圧を供給している点である。ＰＲＥＴ，ＰＲＥＢをＶｃｃに固定するとともに、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢをＶｃｃに設定し、ＶＰＳＴ，ＶＰＳＢ電位を０ＶにしてＭＰ１〜ＭＰ４をカットオフすることにより、Ｖｃｃに充電したビット線ＢＬＴ、ＢＬＢからトランスファゲートＭＮ１、ＭＮ２を介して、ｎｏｄｅＴ、ｎｏｄｅＢを各々Ｖｃｃ−Ｖｔｈｎにプリチャージする。ここでＶｔｈｎはＭＮ１、ＭＮ２のしきい値電圧である。時刻ｔ０でワード線ＷＬをＶｃｃから０Ｖに立ち下げて、ｎｏｄｅＴ、ｎｏｄｅＢをフローティングにすることにより、ＭＣＮ１並びにＭＣＮ２から放電される電荷量の差でフリップフロップのデータを確定する。データ"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも電流駆動力が大きいため、ｎｏｄｅＴがｎｏｄｅＢよりも電位が低くなり、時刻ｔ１でＶＰＳＴ、ＶＰＳＢ電位を０ＶからＶｃｃに立ち上げた後、この不揮発性メモリセルのデータが"１"に確定する。一方、データ"０"の場合は、しきい値電圧の低いＭＣＮ２の方がＭＣＮ１よりも電流駆動量が大きいため、ｎｏｄｅＢがｎｏｄｅＴよりも電位が低くなり、時刻ｔ１でＶＰＳＴ、ＶＰＳＢ電位を０ＶからＶｃｃに立ち上げた後、この不揮発性メモリセルのデータが"０"に確定する。こののち時刻ｔ１にＶＰＳをＶｃｃに立ち上げる。
【０２５７】
なお、この第４の実施形態の不揮発性メモリセルにおいても、第２の実施形態において図３１，図３２を参照して説明したように、記憶トランジスタＭＣＮ１，ＭＣＮ２または負荷トランジスタＭＰ１，ＭＰ２のチャンネル幅またチャンネル長を異ならせたり、一方のインバータにキャパシタを接続したりして、フリップフロップの回路構成を非対称にしてもよい。
【０２５８】
［第４の実施形態におけるしきい値電圧測定方法］
なお、この１２トランジスタ構成の不揮発性メモリセルでは、図６８に示すような電位配置にすることにより、記憶トランジスタのしきい値電圧を測定することができる。この方法でしきい値電圧を測定することで、初期状態でのしきい値電圧ばらつき、書き込み動作、消去動作におけるしきい値電圧変化量、書き換え後のしきい値電圧の高温保持特性などの評価を行うことが可能となる。
【０２５９】
図６８では、記憶トランジスタＭＣＮ１のしきい値電圧を判定する場合を示している。検査する記憶トランジスタＭＣＮ１のソース電位ＳＬＴ＝０Ｖに設定したもとで、記憶トランジスタＭＣＮ１のドレイン（ｎｏｄｅＴ）にビット線ＢＬＴからトランスファゲートＭＮ１を介して１Ｖを供給する。記憶トランジスタＭＣＮ１のゲート電位（ｎｏｄｅＢ）は負荷トランジスタＭＰ４からＶＰＳＢ電位（ＭＡＰ電圧）が供給される。
【０２６０】
負荷トランジスタＭＰ３はゲート電位ＰＲＥＴが０Ｖに設定されているため、ＶＰＳＴ電位がＶｔｈｐ以上の場合にオンしてｎｏｄｅＴにMAP電位を供給することになる。同様に、負荷トランジスタＭＰ４はゲート電位ＰＲＥＢが０Ｖに設定されているので、ＶＰＳＢ電位がＶｔｈｐ以上の場合にオンしてｎｏｄｅＢにＭＡＰ電位の供給が可能となる。ＶｔｈｐはＭＰ１〜ＭＰ４で示すＰ型ＭＯＳトランジスタのしきい値電圧であり、標準ＣＭＯＳプロセスでは０．７Ｖ程度である。したがって、これ以上の電圧範囲において、ＭＣＮ１のしきい値電圧（ある一定電流を流すのに必要なゲート電圧）判定が可能となる。ＭＣＮ１側のしきい値電圧を測定している時に、トランジスタＭＮ３，ＭＰ５，ＭＮ４およびＭＰ６は全て非導通状態であり、ｎｏｄｅＴからＳＬへのリークパスおよびｎｏｄｅＢからＳＬへのリークパスはそれぞれ電気的に遮断されるので、ＢＬは０Ｖにしておいて問題ない。
【０２６１】
図６８は、記憶トランジスタＭＣＮ１のしきい値電圧を測定する場合の電圧印加手順を示しているが、記憶トランジスタＭＣＮ２のしきい値電圧の測定は、ビット線ＢＬＴ、ＢＬＢ制御を逆にするだけで可能である。
【０２６２】
なお、このしきい値測定のためにプリチャージ線をＰＲＥＴ，ＰＲＥＢに分ける必要はなく、共通でよい。
【０２６３】
［第５の実施形態］
第５の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置について図６９、図７０を参照して説明する。
【０２６４】
図６９は不揮発性記憶装置の１つの不揮発性メモリセルの回路図である。このメモリセルは、第３の実施形態で説明したＳＬ分割型メモリセルに、アナログスイッチを付加した１２トランジスタ構成の不揮発性メモリセルである。
【０２６５】
このメモリセルは、Ｐ型ＭＯＳトランジスタＭＰ１，Ｎ型ＭＯＳトランジスタＭＣＮ１を直列に接続したインバータ（Ｔｒｕｅ側インバータ）と、Ｐ型ＭＯＳトランジスタＭＰ２，Ｎ型ＭＯＳトランジスタＭＣＮ２を直列に接続したインバータ（Ｂａｒ側インバータ）をスタティックラッチ接続したフリップフロップを有している。このうち、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２を負荷トランジスタと呼び、Ｎ型ＭＯＳトランジスタＭＣＮ１，ＭＣＮ２を記憶トランジスタと呼ぶ。記憶トランジスタＭＣＮ１，ＭＣＮ２は、サイドウォール部に電荷を蓄積・中和することにより、不揮発的にしきい値を変更可能な不揮発素子として機能する。
【０２６６】
このメモリセルはさらにＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＣＮ１との間にＰ型ＭＯＳトランジスタＭＰ５およびＮ型ＭＯＳトランジスタＭＮ３からなるアナログスイッチを備え、また、Ｐ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＣＮ２との間にＰ型ＭＯＳトランジスタＭＰ６およびＮ型ＭＯＳトランジスタＭＮ４からなるアナログスイッチを備えている。
Ｐ型ＭＯＳトランジスタＭＰ５とＰ型ＭＯＳトランジスタＭＰ６とのゲートはＲＥＳＮ線に接続され、Ｎ型ＭＯＳトランジスタＭＮ３とＮ型ＭＯＳトランジスタＭＮ４とのゲートはＲＥＳＰ線に接続されている。
【０２６７】
Ｔｒｕｅ側インバータの記憶トランジスタ側の端部すなわち記憶トランジスタＭＣＮ１のソースは、Ｔｒｕｅ側ソース線ＳＬＴに接続されている。また、Ｂａｒ側インバータの記憶トランジスタ側の端部すなわち記憶トランジスタＭＣＮ２のソースは、Ｂａｒ側ソース線ＳＬＢに接続されている。また、両インバータの負荷トランジスタ側端部すなわち負荷トランジスタＭＰ１，ＭＰ２のソースはＶＰＳ線に接続されている。
【０２６８】
このフリップフロップのうち、負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１を直列に接続したインバータがＴｒｕｅ側の記憶部として機能し、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２を直列に接続したインバータがＢａｒ側の記憶部として機能する。負荷トランジスタＭＰ１，記憶トランジスタＭＣＮ１の接続部がｎｏｄｅＴであり、負荷トランジスタＭＰ２，記憶トランジスタＭＣＮ２の接続部がｎｏｄｅＢである。ｎｏｄｅＴが高電位，ｎｏｄｅＢが低電位のとき記憶内容が"０"であり、ｎｏｄｅＴが低電位，ｎｏｄｅＢが高電位のとき記憶内容が"１"である。
【０２６９】
ｎｏｄｅＴは、トランスファゲートＭＮ１を介してビット線ＢＬＴ（ＢｉｔＬｉｎｅ−Ｔｒｕｅ）に接続され、ｎｏｄｅＢは、トランスファゲートＭＮ２を介してビット線ＢＬＢ（ＢｉｔＬｉｎｅ−Ｂａｒ）に接続されている。トランスファゲートＭＮ１，ＭＮ２は、Ｎ型ＭＯＳトランジスタで構成され、各ゲートには共通のワード線ＷＬが接続されている。
【０２７０】
また、負荷トランジスタＭＰ１に並列に、すなわちｎｏｄｅＴとＶＰＳＴとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ３が接続されている。また、負荷トランジスタＭＰ２に並列に、すなわちｎｏｄｅＢとＶＰＳＢとの間にプリチャージ用トランジスタであるＰ型ＭＯＳトランジスタＭＰ４が接続されている。Ｐ型ＭＯＳトランジスタＭＰ３のゲートにはＴ側プリチャージ線ＰＲＥＴが接続され、Ｐ型ＭＯＳトランジスタＭＰ４のゲートにはＢ側プリチャージ線ＰＲＥＢが接続されている。また、全てのＰ型ＭＯＳトランジスタＭＰ１〜ＭＰ６は同一Ｎウエル内に形成されＮウエル電位はＶＰＭ信号で制御されている。
【０２７１】
この第５の実施形態の不揮発性メモリセルの記憶トランジスタＭＣＮ１，ＭＣＮ２の構成および動作手順は、データを確定する手順以外は図５３〜図６８で説明した第４の実施形態の不揮発性メモリセルの動作手順と同様である。このため、以下データ確定手順を説明し、他の動作手順については説明を省略する。
【０２７２】
図７０は、第５の実施形態の不揮発性メモリセルのデータを確定するための電圧印加手順を説明する図である。この手順は、不揮発性メモリセルの記憶内容が"１"または"０"の場合には、その記憶内容どおりにメモリセル（フリップフロップ）の状態を設定し、メモリセルが初期状態の場合には、強制的にデータを"１"に固定する動作である。複数のメモリセルが配列されたメモリアレイにおいて、記憶内容が"１"，"０"のメモリセルおよび初期状態のメモリセルが混在する場合に、この手順をメモリアレイの全メモリセルに一括して行うことにより、記憶内容が"１"または"０"のメモリセルに対しては、その記憶内容どおりにフリップフロップの状態を設定し、初期状態のメモリセルに対しては、フリップフロップの状態を強制的に"１"に固定する。この手順はメモリの起動時に実行される。
【０２７３】
図７０に示す手順は以下のとおりである。この手順は、ワード線ＷＬ、ビット線ＢＬＴ，ＢＬＢを０Ｖに設定し、ＲＥＳＮを０Ｖに、ＲＥＳＰをＶｃｃに設定し、ＶＰＳ，ＶＰＭをＶｃｃに設定した条件下で実行される。まず、時刻ｔ０に、ソース電位ＳＬＴ，ＳＬＢを０ＶからＶｃｃに立ち上げ、記憶トランジスタＭＣＮ１、ＭＣＮ２をオフさせる。そして、時刻ｔ１にプリチャージ制御信号ＰＲＥＴ、ＰＲＥＢをＶｃｃから０Ｖに立ち下げることでプリチャージトランジスタＭＰ３，ＭＰ４をオンし、ｎｏｄｅＴ，ｎｏｄｅＢをＶｃｃにチャージする。
【０２７４】
時刻ｔ２にＰＲＥＴ、ＰＲＥＢをＶｃｃに戻し、時刻ｔ３よりＴｒｕｅ側のソース電位ＳＬＴをゆっくりと０Ｖに向けて立ち下げていく。そして、時刻ｔ３よりも遅れた時刻ｔ４にＢａｒ側のソース電位ＳＬＢをゆっくりと０Ｖに向けて立ち下げてゆく。このとき、ＳＬＢ−ＳＬＴ＝ΔＶｓ（たとえばΔＶｓ＝０．２Ｖ）となるように制御する。これにより、記憶トランジスタＭＣＮ２のソース・ドレイン間電圧が、記憶トランジスタＭＣＮ１のソース・ドレイン間電圧よりもΔＶｓだけ高く制御されることになり、これによって、記憶トランジスタＭＣＮ２側の見かけのしきい値電圧をΔＶｓ分だけ高くすることができる。
【０２７５】
この時、メモリセルの記憶内容が"１"の場合は、しきい値電圧の低いＭＣＮ１の方がＭＣＮ２よりも先にオンするため、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"に確定する。一方、メモリセルの記憶内容が"０"の場合は、ΔＶｓだけしきい値電圧が上昇しても、やはり記憶トランジスタＭＣＮ２のしきい値電圧の方が記憶トランジスタＭＣＮ１のしきい値電圧よりも低く、記憶トランジスタＭＣＮ２が先にオンするため、ｎｏｄｅＢが先に０Ｖに引き下げられて、ｎｏｄｅＴはＶｃｃとなり、フリップフロップのデータが"０"に確定する。
【０２７６】
また、メモリセルの記憶内容が"不定"の場合、すなわち、ＭＣＮ１，ＭＣＮ２のしきい値電圧が共にＶｔｈ０である場合は、記憶トランジスタＭＣＮ１の見かけのしきい値電圧が記憶トランジスタＭＣＮ２のしきい値電圧よりもΔＶｓだけ低いため、ＭＣＮ１がＭＣＮ２よりも先にオンし、ｎｏｄｅＴが先に０Ｖに引き下げられて、ｎｏｄｅＢはＶｃｃとなり、フリップフロップのデータが"１"に確定する。
【０２７７】
ＭＣＮ１、ＭＣＮ２のしきい値電圧が共にＶｔｈ０であるメモリセルは、未だ書き込み，書き換えが行われていないセルである場合が多く、このようなメモリセルでは、書き換えに伴うトランジスタ劣化もないため、ΔＶの設定については、トランジスタの初期的なしきい値電圧のばらつきだけを考慮しておけばよい。したがって、例えば０．２Ｖ程度で十分と考えられる。
【０２７８】
図７０に示した電圧印加手順は、初期状態のメモリセルをデータ"１"に確定する場合手順であるが、記憶トランジスタのソース電位制御においてＳＬＴ，ＳＬＢの電位関係を逆転させるだけで、初期状態のメモリセルをデータ"０"に確定することも可能である。また、図７０では、ＰＲＥＢとＰＲＥＴとは同じ電圧であるので、これらを共通の信号（例えばＰＲＥ信号）とすることができる。
【０２７９】
［第６，第７の実施形態］
図７１は、上述した不揮発性メモリセルを搭載したＲＦＩＤチップの回路ブロックである。パッドＰ１，Ｐ２には、外部のリーダから発信されたＲＦ信号を受信するために、チップ外部に配置されたアンテナＬを接続する。前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタＣＴ、電圧クランプ回路（Ｖｏｌｔａｇｅ  Ｃｌａｍｐ）、電源モジュレータ（Ｍｏｄｕｌａｔｏｒ）、およびブリッジ整流器（Ｂｒｉｄｇｅ  Ｒｅｃｔｉｆｉｅｒ）をそれぞれ接続している。ブリッジ整流器の出力には電源安定化キャパシタＣＦを接続し、出力電圧を検出するための電圧レギュレータ（Ｒｅｇｕｌａｔｏｒ）の制御信号を前記電圧クランプ回路へフィードバックして電源電圧の安定化が図っている。また、前記ブリッジ整流器の出力には、内部電源電圧（Ｖｃｃ）を発生するＶｃｃ検出回路（Ｖｃｃ  Ｄｅｔｅｃｔｏｒ）、Ｖｃｃ以外の各種電圧を発生する昇圧回路（Ｖｐｐ  Ｇｅｎｅｒａｔｏｒ）をそれぞれ接続している。また、前記ブリッジ整流器の出力には、前記ブリッジ整流器により受信したＲＦ信号に含まれる動作モードを検出する回路（Ｍｏｄｅ
Ｓｅｌｅｃｔｏｒ）、クロック検出回路（Ｃｌｏｃｋ  Ｅｘｔｒａｃｔｏｒ）、および不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）への書込みデータを取り出す回路（Ｄａｔａ  Ｍｏｄｕｌａｔｏｒ）を設けている。コントローラ（Ｃオンｔｒｏｌｌｅｒ）は動作モードのデータを受けて不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）の動作を制御する。
【０２８０】
このＲＦＩＤチップに搭載された不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）には、チップ認証のためのＩＤ番号、宅配便用の住所、バーコードを代替する商品情報（価格、生産日、生産地、生産者、成分情報等）、航空貨物タグの必要情報（便名、所有者名、搭乗地、目的地等）等を書き込む。
【０２８１】
図７２は本発明の不揮発性メモリセルが搭載された半導体集積回路装置の一例であるシステムＬＳＩの概略チップ平面図である。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１２０を配置し、その内側に外部入出力回路１２１、アナログ入出力回路１２２を設けている。外部入出力回路１２１およびアナログ入出力回路１２２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１２３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。
【０２８２】
レベルシフト回路１２３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１２４、中央処理装置（ＳＰＵ）１２５、キャッシュメモリ（ＣＡＣＨ）１２６、ロジック回路（Ｌｏｇｉｃ）１２７、フェーズ・ロックド・ループ回路（ＰＬＬ）１２８、アナログ・ディジタル変換回路（ＡＤＣ）１２９、およびディジタル・アナログ変換回路（ＤＡＣ）１３０、システムコントローラ（ＳＹＳＣ）１３１を有する。１３２、１３３、１３４で示されるものはそれぞれ電気的に消去および書き込みが可能な不揮発性メモリ（ＥＥＰＲＯＭ）であり、本発明の不揮発性記憶装置を所定容量分備えたものである。
【０２８３】
前記不揮発性メモリ１３２はＳＲＡＭ１２４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用する。
【０２８４】
また、不揮発性メモリ１３３は、アナログ回路の回路定数を調整する定数トリミング回路の前記回路定数を特定するための情報の格納のために、またはアナログ回路の発振周波数のトリミングデータの格納のために、さらにまたは電圧トリミング回路の前記参照電圧を特定するための情報の記憶に利用するものであり、ヒューズによる救済用プログラム回路に代えて搭載している。
【０２８５】
また、前記不揮発性メモリ１３４は、メモリ容量２５６ビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用する。
【図面の簡単な説明】
【０２８６】
【図１】従来のメモリセル構成を示す図
【図２】従来のメモリセルにおけるデータ設定方法および読み出しマージンを説明する図
【図３】従来のメモリセルにおける不揮発性データ記憶部への書き込み電圧印加手順を示す図
【図４】上記従来のメモリセルにおける不揮発性データ記憶部からフリップフロップ部へのデータ転送方法を説明する図
【図５】本発明の第１実施形態である６トランジスタ構成のメモリセルの構成を示す図
【図６】前記メモリセルをアレイ状に配列した記憶装置の構成を示す図
【図７】前記メモリセルの記憶トランジスタのデータ書き込み電圧印加手順を示す図
【図８】前記メモリセルにおける記憶トランジスタへのデータ書き込み電圧印加手順を示す図
【図９】前記記憶トランジスタのデータ消去電圧印加手順を示す図
【図１０】前記メモリセルにおける記憶トランジスタへのデータ消去電圧印加手順を示す図
【図１１】前記メモリセルにおけるデータ設定方法および読み出しマージンを説明する図
【図１２】前記メモリセルの記憶トランジスタのデータ読み出し電圧印加手順を示す図
【図１３】前記メモリセルにおける記憶トランジスタへのデータ読み出し電圧印加手順を示す図
【図１４】一方の負荷トランジスタのチャンネル幅を広くして両インバータの導通抵抗をアンバランスにしたメモリセルの構成図
【図１５】付加コンデンサを接続して両インバータが持つ静電容量をアンバランスにしたメモリセルの構成図
【図１６】本発明の第２実施形態であるＶＰＳ分割型８トランジスタ構成のメモリセルの構成を示す図
【図１７】前記メモリセルをアレイ状に配列した記憶装置の構成を示す図
【図１８】前記メモリセルの記憶トランジスタのデータ書き込み電圧印加手順を示す図
【図１９】前記メモリセルにおける記憶トランジスタへのデータ書き込み電圧印加手順を示す図
【図２０】前記記憶トランジスタのデータ消去電圧印加手順を示す図
【図２１】前記メモリセルにおける記憶トランジスタへのデータ消去電圧印加手順を示す図
【図２２】前記メモリセルにおけるデータ設定方法および読み出しマージンを説明する図
【図２３】前記メモリセルの未書込であっても"１"に確定させるデータ確定手順を説明する図
【図２４】上記データ確定手順の各データの読み出しマージンを説明する図
【図２５】初期状態の前記メモリセルを"１"に確定させる手順を説明する図
【図２６】前記メモリセルの記憶トランジスタのデータ読み出し電圧印加手順を示す図
【図２７】前記メモリセルにおける記憶トランジスタへのデータ読み出し電圧印加手順を示す図
【図２８】前記メモリセルのデータ確定手順を説明する図
【図２９】前記メモリセルのデータ確定手順を説明する図
【図３０】前記メモリセルのデータ確定手順を説明する図
【図３１】一方の負荷トランジスタのチャンネル幅を広くして両インバータの導通抵抗をアンバランスにしたメモリセルの構成図
【図３２】付加コンデンサを接続して両インバータが持つ静電容量をアンバランスにしたメモリセルの構成図
【図３３】記憶トランジスタのしきい値電圧を測定する方法を説明する図
【図３４】本発明の第３実施形態であるソース線分割型８トランジスタ構成のメモリセルの構成を示す図
【図３５】前記メモリセルをアレイ状に配列した記憶装置の構成を示す図
【図３６】前記メモリセルの記憶トランジスタのデータ書き込み電圧印加手順を示す図
【図３７】前記メモリセルにおける記憶トランジスタへのデータ書き込み電圧印加手順を示す図
【図３８】前記記憶トランジスタのデータ消去電圧印加手順を示す図
【図３９】前記メモリセルにおける記憶トランジスタへのデータ消去電圧印加手順を示す図
【図４０】前記メモリセルにおけるデータ設定方法および読み出しマージンを説明する図
【図４１】前記メモリセルの未書込であっても"１"に確定させるデータ確定手順を説明する図
【図４２】上記データ確定手順の各データの読み出しマージンを説明する図
【図４３】初期状態の前記メモリセルを"１"に確定させる手順を説明する図
【図４４】前記メモリセルの記憶トランジスタのデータ読み出し電圧印加手順を示す図
【図４５】前記メモリセルにおける記憶トランジスタへのデータ読み出し電圧印加手順を示す図
【図４６】前記メモリセルのデータ確定手順を説明する図
【図４７】前記メモリセルのデータ確定手順を説明する図
【図４８】前記メモリセルのデータ確定手順を説明する図
【図４９】一方の負荷トランジスタのチャンネル幅を広くして両インバータの導通抵抗をアンバランスにしたメモリセルの構成図
【図５０】付加コンデンサを接続して両インバータが持つ静電容量をアンバランスにしたメモリセルの構成図
【図５１】記憶トランジスタのしきい値電圧を測定する方法を説明する図
【図５２】第２、第３の実施形態のメモリセルの半導体基板上のレイアウトを示す図
【図５３】本発明の第４実施形態であるＶＰＳ分割型１２トランジスタ構成のメモリセルの構成を示す図
【図５４】前記メモリセルをアレイ状に配列した記憶装置の構成を示す図
【図５５】前記メモリセルの記憶トランジスタのデータ書き込み電圧印加手順を示す図
【図５６】前記メモリセルにおける記憶トランジスタへのデータ書き込み電圧印加手順を示す図
【図５７】前記記憶トランジスタのデータ消去電圧印加手順を示す図
【図５８】前記メモリセルにおける記憶トランジスタへのデータ書き込み電圧印加手順を示す図
【図５９】前記メモリセルにおけるデータ設定方法および読み出しマージンを説明する図
【図６０】前記メモリセルの未書込であっても"１"に確定させるデータ確定手順を説明する図
【図６１】上記データ確定手順の各データの読み出しマージンを説明する図
【図６２】初期状態の前記メモリセルを"１"に確定させる手順を説明する図
【図６３】前記メモリセルの記憶トランジスタのデータ読み出し電圧印加手順を示す図
【図６４】前記メモリセルにおける記憶トランジスタへのデータ読み出し電圧印加手順を示す図
【図６５】前記メモリセルのデータ確定手順を説明する図
【図６６】前記メモリセルのデータ確定手順を説明する図
【図６７】前記メモリセルのデータ確定手順を説明する図
【図６８】記憶トランジスタのしきい値電圧を測定する方法を説明する図
【図６９】本発明の第５実施形態であるソース線分割型１２トランジスタ構成のメモリセルの構成を示す図
【図７０】前記メモリセルの未書込であっても"１"に確定させるデータ確定手順を説明する図
【図７１】上記メモリセルを用いたＲＦＩＤチップの構成図
【図７２】上記メモリセルを用いたシステムＬＳＩチップの概略平面図
【符号の説明】
【０２８７】
ＭＰ１，ＭＰ２  負荷トランジスタ
ＭＰ３，ＭＰ４  プリチャージ用トランジスタ
ＭＣＮ１，ＭＣＮ２  記憶トランジスタ
ＭＮ１，ＭＮ２  トランスファゲート（ゲートトランジスタ）
１０８  絶縁膜サイドスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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