(57)【要約】【課題】評価素子の面積が大きくなると、トンネル効果によるリーク電流も増加し、ＴＤＤＢ寿命の予測精度が低下してしまう。【解決手段】ＴＥＧ（Test Element Group）１は、格子状に配列された複数の単位トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３を備えた電気特性評価パターンである。各単位トランジスタは、評価対象となるゲート絶縁膜と、互いに短絡されたソース領域およびドレイン領域とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
格子状に配列された複数の単位トランジスタを備え、
前記各単位トランジスタは、評価対象となるゲート絶縁膜と、互いに短絡されたソース領域およびドレイン領域とを有することを特徴とする電気特性評価パターン。
【請求項２】
請求項１に記載の電気特性評価パターンにおいて、
前記各単位トランジスタの前記ソース領域および前記ドレイン領域は、他の前記単位トランジスタの前記ソース領域および前記ドレイン領域と分離されている電気特性評価パターン。
【請求項３】
請求項１または２に記載の電気特性評価パターンを用いた電気特性評価方法であって、
前記複数の単位トランジスタの前記ゲート絶縁膜に第１の電圧を印加するステップと、
前記第１の電圧を印加するステップよりも後に、前記複数の単位トランジスタの各々について、前記ゲート絶縁膜に第２の電圧を印加したときのゲート電流を測定するステップと、
前記ゲート電流の大きさと所定の基準値との大小関係を判定するステップと、
前記判定の結果、前記ゲート電流の大きさが前記基準値を上回る場合に、破壊と判断するステップと、
を含むことを特徴とする電気特性評価方法。
【請求項４】
請求項３に記載の電気特性評価方法において、
前記第１の電圧を印加するステップおよび前記ゲート電流を測定するステップにおいては、前記ゲート絶縁膜の下の半導体表面に反転層が形成されるように前記第１および第２の電圧を印加する電気特性評価方法。
【請求項５】
請求項４に記載の電気特性評価方法において、
前記各単位トランジスタは、Ｎチャネル型であり、
前記第１の電圧を印加するステップおよび前記ゲート電流を測定するステップにおいては、前記ソース領域および前記ドレイン領域の電位よりもゲート電極の電位が高くなるように、前記第１および第２の電圧を印加する電気特性評価方法。
【請求項６】
請求項４に記載の電気特性評価方法において、
前記各単位トランジスタは、Ｐチャネル型であり、
前記第１の電圧を印加するステップおよび前記ゲート電流を測定するステップにおいては、前記ソース領域および前記ドレイン領域の電位よりもゲート電極の電位が低くなるように、前記第１および第２の電圧を印加する電気特性評価方法。
【請求項７】
請求項３乃至６いずれかに記載の電気特性評価方法において、
前記第１の電圧を印加するステップ、前記ゲート電流を測定するステップ、前記大小関係を判定するステップおよび前記破壊と判断する判断ステップを、前記破壊と判断するステップにおいて破壊と判断されるまで繰り返し実行する電気特性評価方法。
【請求項８】
格子状に配列されるように、評価対象となるゲート絶縁膜を有する単位トランジスタを複数形成する工程と、
前記各単位トランジスタのソース領域とドレイン領域とが短絡されるように配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記複数の単位トランジスタは、半導体ウエハのスクライブライン上に形成される半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記複数の単位トランジスタが形成された前記半導体ウエハをダイシングする工程を含み、
前記半導体ウエハの前記スクライブライン上に形成された前記複数の単位トランジスタは、前記ダイシングする工程において消失する半導体装置の製造方法。
【請求項１１】
請求項３乃至７いずれかに記載の電気特性評価方法により、相異なる複数の前記第１の電圧について、前記電気特性評価パターンの前記ゲート絶縁膜の破壊時間を求めるステップと、
前記複数の第１の電圧について得られた前記破壊時間に基づいて、前記ゲート絶縁膜のＴＤＤＢ寿命を求めるステップと、を含み、
前記ＴＤＤＢ寿命が規格値以上である場合に半導体装置の信頼性を保証する信頼性保証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法に関する。
【背景技術】
【０００２】
ゲート絶縁膜の経時絶縁破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）寿命は、半導体装置の信頼性を表すファクターの一つであり、実際の動作電圧で保証することが求められる。したがって、このＴＤＤＢ寿命を正確に予測することが、信頼性の高い半導体装置を提供する上で重要である。特許文献１〜４および非特許文献１には、電気特性評価パターンを用いてＴＤＤＢ寿命を予測することが開示されている。例えば特許文献１では、電気特性評価パターン中の評価素子としてＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられている。
【０００３】
なお、本明細書ではゲート絶縁膜の破壊という表現を用いるが、これは物理的にゲート絶縁膜が破壊された状態を意味しているわけではなく、一定の電圧をゲート電極に加える（電界をゲート絶縁膜に加える）ことによって、ゲートリーク電流などの値が予め設定した以上の変化を示した状態を意味している。この表現は、一般的な技術文書でも用いられている。
【０００４】
電子をキャリアとして用いるＮ型のＭＯＳトランジスタを用いて説明すると、ＭＯＳトランジスタをオン状態にするには、基板に対して、ゲート電極に正の電圧（例えば１Ｖ）を加えることによってゲート絶縁膜下の半導体表面に反転層を形成する。電子が半導体表面に生じる状態にし、ゲートに隣接して半導体表面に形成されているソース領域とドレイン領域との間に加えたある電界によって、キャリア、すなわち電子をソース領域からドレイン領域に流す。ＭＯＳトランジスタをオフ状態にするには、ゲート電極に低い電圧（典型的には０Ｖ）を加え、ゲート絶縁膜下の半導体表面にキャリアが発生しない状態にする。
【特許文献１】特開２００３−３１６３２号公報
【特許文献２】特開２００２−５０６６４号公報
【特許文献３】特開平７−６６２６０号公報
【特許文献４】特開平９−６４３４５号公報
【非特許文献１】Mariko Takayanagi et al., "Experimental Study of Gate Voltage Scaling for TDDB under Direct Tunneling Regime", Reliability Physics Symposium, 2001. Proceedings. 39th Annual. 2001 IEEE International, 2001, pp. 380-385
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＴＤＤＢ寿命を予測するための測定時間を短縮するという観点からは、評価素子の面積を大きくすることが好ましい。評価素子の面積が大きい程、絶縁破壊の発生確率が高くなるからである。ところが、評価素子の面積が大きくなると、トンネル効果によるリーク電流も増加する。すると、寄生抵抗の影響が強く表れ、それによりＴＤＤＢ寿命の予測精度が低下してしまうという問題がある。近年では、ゲート絶縁膜の薄膜化に伴うリーク電流密度の増大により、かかる問題が顕在化してきている。
【課題を解決するための手段】
【０００６】
本発明による電気特性評価パターンは、格子状に配列された複数の単位トランジスタを備え、上記各単位トランジスタは、評価対象となるゲート絶縁膜と、互いに短絡されたソース領域およびドレイン領域とを有することを特徴とする。
【０００７】
この電気特性評価パターンには、格子状に配列された複数の単位トランジスタが設けられている。これにより、測定時間の増大を抑えつつ、各単位トランジスタの面積を小さくすることができる。各単位トランジスタの面積を小さくすることで当該各単位トランジスタにおける絶縁破壊の発生確率が低下しても、複数の単位トランジスタ全体における発生確率は高く維持することが可能だからである。したがって、各単位トランジスタのゲート絶縁膜を流れる、トンネル効果によるリーク電流を小さく抑えることができる。
【０００８】
本発明による電気特性評価方法は、上記電気特性評価パターンを用いた電気特性評価方法であって、上記複数の単位トランジスタの上記ゲート絶縁膜に第１の電圧を印加するステップと、上記第１の電圧を印加するステップよりも後に、上記複数の単位トランジスタの各々について、上記ゲート絶縁膜に第２の電圧を印加したときのゲート電流を測定するステップと、上記ゲート電流の大きさと所定の基準値との大小関係を判定するステップと、上記判定の結果、上記ゲート電流の大きさが上記基準値を上回る場合に、破壊と判断するステップと、を含むことを特徴とする。
【０００９】
この電気特性評価方法においては、全ての単位トランジスタのゲート絶縁膜に電圧（第１の電圧）が印加された後で、各単位トランジスタ毎にゲート電流が測定される。各単位トランジスタにおけるトンネル効果によるリーク電流は上述のとおり小さく抑えることができるため、このように測定することで寄生抵抗の影響を弱め、それにより測定精度を向上させることができる。
【００１０】
本発明による半導体装置の製造方法は、格子状に配列されるように、評価対象となるゲート絶縁膜を有する単位トランジスタを複数形成する工程と、上記各単位トランジスタのソース領域とドレイン領域とが短絡されるように配線を形成する工程と、を含むことを特徴とする。
この製造方法においては、格子状に配列された複数の単位トランジスタを形成し、各単位トランジスタのソース領域とドレイン領域とを短絡している。これにより、上記電気特性評価パターンを形成することができる。
【００１１】
また本発明によれば、上述の電気特性評価方法により、相異なる複数の前記第１の電圧について、前記電気特性評価パターンの前記ゲート絶縁膜の破壊時間を求めるステップと、前記複数の第１の電圧について得られた前記破壊時間に基づいて、前記ゲート絶縁膜のＴＤＤＢ寿命を求めるステップと、を含み、前記ＴＤＤＢ寿命が規格値以上である場合に半導体装置の信頼性を保証することを特徴とする信頼性保証方法が提供される。
【発明の効果】
【００１２】
本発明によれば、ＴＤＤＢ寿命を高精度且つ短時間で予測することが可能な電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法が実現される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、本発明による電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。本実施形態では、記載上の混乱を避けるために、Ｎ型のＭＯＳトランジスタを中心に説明する。電圧や電流の符号を変えれば、Ｐ型のＭＯＳトランジスタの場合に対応させることができる。
【００１４】
図１は、本発明による電気特性評価パターンの一実施形態を示す回路図である。ＴＥＧ（Test Element Group）１は、格子状に配列された複数の単位トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３を備えた電気特性評価パターンである。
【００１５】
各単位トランジスタは、ハイ（Ｈ）端子およびロー（Ｌ）端子を有している。Ｎ型のＭＯＳトランジスタを中心に説明するので、ハイ（Ｈ）端子は大きな正の電圧を加える端子であり、ロー（Ｌ）端子は絶対値が小さな電圧（典型的には０Ｖ）を加える端子になる。Ｐ型のＭＯＳトランジスタでは、ハイ（Ｈ）端子は大きな負の電圧を加える端子になる。単位トランジスタＴ１１，Ｔ２１，Ｔ３１のハイ端子はパッドＸ１に、単位トランジスタＴ１２，Ｔ２２，Ｔ３２のハイ端子はパッドＸ２に、単位トランジスタＴ１３，Ｔ２３，Ｔ３３のハイ端子はパッドＸ３に接続されている。また、単位トランジスタＴ１１，Ｔ１２，Ｔ１３のロー端子はパッドＹ１に、単位トランジスタＴ２１，Ｔ２２，Ｔ２３のロー端子はパッドＹ２に、単位トランジスタＴ３１，Ｔ３２，Ｔ３３のロー端子はパッドＹ３に接続されている。
【００１６】
図２は、各単位トランジスタを模式的に示す断面図である。各単位トランジスタは、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタであり、評価対象となるゲート絶縁膜２２と、互いに短絡されたソース領域１２およびドレイン領域１４とを有している。ソース領域１２およびドレイン領域１４は、半導体基板１０のウエル領域中に形成されている。これらのソース領域１２およびドレイン領域１４は、配線を介して互いに短絡されている。図面を単純化して見易くするため、層間膜等は省略し、配線も単純化して線で示している。半導体基板１０は、例えばシリコン基板である。ゲート絶縁膜２２上には、例えばポリシリコンからなるゲート電極２４が形成されている。各単位トランジスタは、ＳＴＩ等の素子分離領域１６によって他の単位トランジスタと分離されている。
【００１７】
ゲート電極２４は端子３２に接続され、互いに短絡されたソース領域１２およびドレイン領域１４は端子３４に接続されている。当該単位トランジスタがＮチャネル型である場合、端子３２および端子３４は、それぞれ上述のハイ端子およびロー端子に相当し、ハイ端子には大きな正の電圧が印加される。一方、当該単位トランジスタがＰチャネル型である場合、ハイ端子である端子３２には、大きな負の電圧が印加される。
【００１８】
各単位トランジスタの面積については、寄生抵抗の影響がない範囲で最大の面積とすることが好ましい。寄生抵抗の影響をできるだけ小さく抑えるためには、サリサイド構造のトランジスタを用いることが好ましい。トランジスタのゲート長をＬ、ゲート幅をＷとした場合、寄生抵抗の影響が無視できるようなＬの上限はチャネル抵抗で決まり、寄生抵抗の影響が無視できるようなＷはゲート電極上のシリサイド抵抗で決まる。デバイス構造によって値は異なるが、通常使われる構造であれば、チャネル抵抗はシリサイド抵抗に比べて１００倍ほど大きいため、チャネル抵抗による寄生抵抗と同程度の寄生抵抗をシリサイド抵抗に許容できるという観点からＷをＬの１００倍程度の大きさに設定することができる。
【００１９】
図３は、図１中の一部の単位トランジスタ（Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２）について、電気的な接続の様子を模式的に示す斜視図である。ここでは、各単位トランジスタがＮチャネル型の場合の例を示している。単位トランジスタＴ１１，Ｔ２１のゲート電極（Ｇ）は配線４２を介してパッドＸ１に接続され、単位トランジスタＴ１２，Ｔ２２のゲート電極は配線４４を介してパッドＸ２に接続されている。また、単位トランジスタＴ１１，Ｔ１２のソース領域（Ｓ）およびドレイン領域（Ｄ）は配線４６を介してパッドＹ１に接続され、単位トランジスタＴ２１，Ｔ２２のソース領域およびドレイン領域は配線４８を介してパッドＹ２に接続されている。
【００２０】
かかる構成のＴＥＧ１は、例えば、半導体装置の製造工程において半導体ウエハのスクライブライン上に形成される。その場合、当該半導体装置の製造方法は、格子状に配列されるように、複数の上記単位トランジスタを形成する工程と、各単位トランジスタのソース領域１２とドレイン領域１４とが短絡されるように配線を形成する工程と、を含む。
【００２１】
ここで言う半導体装置は、ウエハ状態（ダイシング前の状態）であってもチップ状態（ダイシング後の状態）であってもよい。後者の場合、スクライブライン上の単位トランジスタは、ダイシング時に消失することとなる。ただし、ＴＥＧ１がスクライブライン上に形成されることは必須ではなく、その一部または全部がチップ領域（ダイシング後にチップとなる領域）に形成されてもよい。その場合には、ＴＥＧ１の一部または全部が、チップ状態の半導体装置にも残存することとなる。
【００２２】
図４を参照しつつ、本発明による電気特性評価方法の一実施形態をＮ型のＭＯＳトランジスタを例にとって説明する。この電気特性評価方法においては、上述のＴＥＧ１を用いる。まず、ＴＥＧ１中の全ての単位トランジスタのゲート絶縁膜に、所定の時間だけストレス電圧（第１の電圧）を印加する。トランジスタの動作状態に対応した信頼性を評価する場合には、ゲート電極に正の大きな電圧、それも動作状態よりもずっと大きな電圧を加えることで特性変化を短時間で起こさせるようにするのが普通である。すなわち、パッドＸ１，Ｘ２，Ｘ３にハイ電位を与えるとともに、パッドＹ１，Ｙ２，Ｙ３にロー電位を与える（Ｓ４１）。ここでのハイ電位およびロー電位は、例えばそれぞれ３Ｖおよび０Ｖ（グランド電位）であり、その場合の上記ストレス電圧は３Ｖということになる。
【００２３】
次に、上記単位トランジスタの各々について、ゲート絶縁膜に指定電圧（第２の電圧）を印加し、そのときのゲート電流を測定する（Ｓ４２）。例えば図１中の単位トランジスタＴ２１のゲート電流を測定する場合には、パッドＸ１およびパッドＹ２にそれぞれハイ電位およびロー電位を与え、その他のパッドＸ２，Ｘ３，Ｙ１，Ｙ３をオープンにする。ここでのハイ電位およびロー電位は、例えばそれぞれ１Ｖおよび０Ｖ（グランド電位）であり、その場合の上記指定電圧は１Ｖということになる。
【００２４】
ステップＳ４１，Ｓ４２においては、ゲート絶縁膜の下の領域（図２の場合、半導体基板１０の表層のうちソース領域１２およびドレイン領域１４の間の領域）に反転層が形成されるようにストレス電圧および指定電圧を印加することが好ましい。例示した電圧値（３Ｖのストレス電圧、１Ｖの指定電圧）であれば、かかる反転層を形成することが可能である。
【００２５】
ステップＳ４１，Ｓ４２においてストレス電圧および指定電圧を印加したとき、単位トランジスタがＮチャネル型であれば、ソース領域およびドレイン領域の電位よりもゲート電極の電位の方が高くなる。一方、単位トランジスタがＰチャネル型であれば、ソース領域およびドレイン領域の電位よりもゲート電極の電位の方が低くなる。
【００２６】
次に、測定されたゲート電流の大きさ（Ｉｇｐ）と所定の基準値（Ｉｔｈ）との大小関係を判定する（Ｓ４３）。Ｎチャネル型であれば、ゲート電極には正の電圧が加わり、ゲート電極から半導体基板に向けて正の電流が流れる。判定の結果、少なくとも１つの単位トランジスタについて、Ｉｇｐ>Ｉｔｈであった場合、破壊と判断され、ＴＥＧ１についての測定が終了する。つまり、上記基準値を閾値として、ゲート電流が当該閾値を上回る場合には絶縁破壊が起こったと判断され、当該閾値以下である場合には絶縁破壊が起こっていないと判断される。一方、全ての単位トランジスタについてＩｇｐ≦Ｉｔｈである場合、ステップＳ４１に戻る（Ｓ４４）。つまり、ステップＳ４１〜Ｓ４４は、ステップＳ４４において破壊と判断されるまで繰り返し実行される。
【００２７】
なお、上記基準値は、複数の単位トランジスタ間で互いに等しい必要はなく、相異なっていてもよい。その場合、単位トランジスタ間の製造バラツキを反映させ、各単位トランジスタにとって最適な基準値を設定することが可能である。例えば、予め各単位トランジスタの電気特性を測定しておいて、その値から一定の変化（ゲートリーク電流の増加量、あるいは増加率）が検出されたところまでの時間を破壊時間とする等である。
【００２８】
以上により、ＴＥＧ１についての破壊時間（絶縁破壊が起こるまでにストレス電圧を印加した時間の総和）が測定される。ＴＤＤＢ寿命を予測する場合、複数のＴＥＧ１を準備し、それらのうち所定の割合以上のＴＥＧ１で絶縁破壊が起こったときの破壊時間を求める。例えば、３０個のＴＥＧ１を準備し、そのうち５０％（１５個）以上で絶縁破壊が起こったときの破壊時間を求める。相異なる複数のストレス電圧について、かかる破壊時間を求め、その結果を図５のようにプロットする。
【００２９】
同図のグラフの横軸はストレス電圧Ｖｇを表し、縦軸は破壊時間ｔを表している。この例では、ゲート絶縁膜として厚さ１．４ｎｍのＳｉＯ２を用い、Ｖｇ＝２．８Ｖ、３．０Ｖおよび３．２について求められた破壊時間がプロットされている。これらのプロットに基づいて直線（または曲線）Ｌ３を引くことにより、実際の動作電圧（この例では１．２Ｖ）における破壊時間ｔ０、すなわちＴＤＤＢ寿命を予測することができる。本実施形態に係る信頼性保証方法は、このようにして求められたＴＤＤＢ寿命が所定の規格値以上である場合に、半導体装置の信頼性を保証するものである。
【００３０】
本実施形態の効果を説明する。ＴＥＧ１には、格子状に配列された複数の単位トランジスタが設けられている。これにより、測定時間の増大を抑えつつ、各単位トランジスタの面積を小さくすることができる。各単位トランジスタの面積を小さくすることで当該各単位トランジスタにおける絶縁破壊の発生確率が低下しても、複数の単位トランジスタ全体における発生確率は高く維持することが可能だからである。したがって、各単位トランジスタのゲート絶縁膜を流れる、トンネル効果によるリーク電流を小さく抑えることができる。よって、ＴＤＤＢ寿命を高精度且つ短時間で予測することが可能なＴＥＧ１が実現されている。
【００３１】
ところで、単位トランジスタの面積が大きい場合には、トンネル効果によるリーク電流が大きくなるため、絶縁破壊によるリーク電流が相対的に小さくなる。このことは、絶縁破壊の有無の判定を困難にしてしまう。この点、本実施形態のように各単位トランジスタの面積を小さくできれば、絶縁破壊によるリーク電流が相対的に大きくなるため、絶縁破壊の有無が判定し易くなるという効果が得られる。
【００３２】
図６は、かかる効果を確認するために行った実験結果を示すグラフである。グラフの横軸はストレス電圧の印加時間（秒）を表し、縦軸はゲート電流（Ａ）を表している。線Ｌ１が本実施形態のように分割された複数の単位トランジスタ（ゲート長０．２μｍ、ゲート幅１μｍ）を備えるＴＥＧを用いた場合の結果を示し、線Ｌ２が１つの単位トランジスタ（ゲート長が２μｍでゲート幅が１０μｍ）を備えるＴＥＧを用いた場合の結果を示している。つまり、後者のＴＥＧにおいて単位トランジスタを１００分割したものが、前者のＴＥＧに相当する。ストレス電圧および測定温度は、それぞれ２．５Ｖおよび１５０℃とした。
【００３３】
このグラフからわかるように、ＴＥＧ中の単位トランジスタの面積の総和が等しくても、複数に分割した場合（線Ｌ１）の方が、分割しない場合（線Ｌ２）よりも絶縁破壊に起因する波形の変化が鮮明に表れる。このため、本実施形態によれば、絶縁破壊が起こったことを容易に検出できるのである。
【００３４】
どの程度の面積が最適かは、検出したいゲート電流変化がどのくらいかに依存する。膜厚１０ｎｍのＳｉＯ２膜であれば、１０μｍ×１０μｍ＝１００μｍ２でも充分である。しかし、図６のように２ｎｍ以下の薄膜ＳｉＯ２で生じる破壊モードを検出するには、単位トランジスタのゲート面積を０．２μｍ２程度まで小さくすることによって初めて必要なゲート電流変化を検出することができた。対象になるゲート絶縁膜の厚さや材質（例えばＳｉＯ２、ＳｉＯＮ、High−kゲート絶縁膜）によって、適正な単位トランジスタのゲート面積は異なり、単位面積あたりのゲートリーク電流が大きくなるほど単位トランジスタのゲート面積を小さくする必要が生じる傾向があるので、膜厚や材質に応じて必要なゲート面積の単位トランジスタで構成することが好ましい。
【００３５】
また、ＴＥＧ１においては、複数の単位トランジスタが格子状に配列されている。これにより、これらの単位トランジスタが設けられた領域の面積を小さく抑えることができる。
【００３６】
本実施形態の電気特性評価方法においては、全ての単位トランジスタのゲート絶縁膜にストレス電圧が印加された後で、各単位トランジスタ毎にゲート電流が測定されている。各単位トランジスタにおけるトンネル効果によるリーク電流は上述のとおり小さく抑えることができるため、このように測定することで寄生抵抗の影響を弱め、それにより測定精度を向上させることができる。
【００３７】
破壊検出に関する精度は、概ね、単一トランジスタのゲート面積に反比例する。言い換えると、ストレス条件等を変えて精度を合わせた場合には、測定時間が単一トランジスタのゲート面積に比例する。図６に示してある、本実施形態に係る評価パターンでは、単一トランジスタのゲート面積が1／100になっているので、同一精度での測定時間は1／100にすることができる。
【００３８】
半導体装置の微細化に伴って信頼性の評価に必要な時間が著しく増加している。信頼性のデータなくして、製品を市場に出すことはできない。本発明の手法によってＴＤＤＢ等を評価し、そのデータに基づいて製品の信頼性を保証するという方法は、製品開発に必要な時間を著しく短くすることができる。
【００３９】
さらに、ＴＥＧ１においては、ソース領域とドレイン領域とが短絡されている。これにより、ゲート絶縁膜２２の下の領域に対して、その両側に位置するソース領域およびドレイン領域からキャリアが供給されるため、反転層の形成が容易となる。反転層が形成された状態（以下、反転状態という）で測定を行うことにより、トランジスタの実際の動作時に近い状態で測定を行うことができるため、ＴＤＤＢ寿命をより高精度で測定することが可能となる。
【００４０】
この点、特許文献１では評価素子としてＭＯＳキャパシタが用いられているため、反転状態で測定を行うことができず、ＴＤＤＢ寿命を正しく予測することができない。同様に、特許文献３においても、評価素子がＭＩＭ（Metal-Insulator-Metal）構造をしているため、反転状態で測定を行うことができない。
【００４１】
また、特許文献２には、評価素子にトランジスタ構造を採用することが開示されている。図７（ａ）および図８（ａ）を用いて同文献に記載のＴＥＧの構造を説明する。図７（ａ）は、図８（ａ）のVII−VII線に沿った断面を示している。評価素子Ｅ１は、ソース領域７１、ドレイン領域（ソース・ドレイン領域７２）、ゲート絶縁膜７４、およびゲート電極７５を有している。また、評価素子Ｅ２は、ソース領域（ソース・ドレイン領域７２）、ドレイン領域７３、ゲート絶縁膜７６、およびゲート電極７７を有している。このように、評価素子Ｅ１および評価素子Ｅ２は、ソース・ドレイン領域７２を共有している。しかしながら、かかる構造では、反転状態において各評価素子の絶縁破壊の有無を判定することが原理的にできない。
【００４２】
これに対して、図７（ｂ）および図８（ｂ）を用いて本実施形態のＴＥＧの構造を説明する。図７（ｂ）は、図８（ｂ）のVII−VII線に沿った断面を示している。ここでは、説明の便宜のため、図７（ａ）および図８（ａ）と同一の符号を用いる。評価素子Ｅ１は、ソース領域７１、ドレイン領域７２ａ、ゲート絶縁膜７４、およびゲート電極７５を有している。また、評価素子Ｅ２は、ソース領域７２ｂ、ドレイン領域７３、ゲート絶縁膜７６、およびゲート電極７７を有している。このように、評価素子Ｅ１のドレイン領域７２ａと評価素子Ｅ２のソース領域７２ｂとは、素子分離領域７８によって分離されている。実際、上述したＴＥＧ１においても、各単位トランジスタのソース領域およびドレイン領域は、他の単位トランジスタのソース領域およびドレイン領域と分離されている。かかる構造によれば、反転状態において各評価素子の絶縁破壊の有無を判定することができる。
【００４３】
本発明による電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては単位トランジスタの配列として３×３個の格子状配列の例を示した。しかし、単位トランジスタの配列は、ｍ×ｎ個の格子状配列であってもよい。ここで、ｍおよびｎは、２以上の任意の整数であり、互いに等しくてもよいし、相異なっていてもよい。
【００４４】
本発明による電気特性評価パターンおよび評価方法は、ゲート絶縁膜の製造条件を変更する際や、製品に適用するゲート絶縁膜の膜厚を決定する際に用いることができる。ここで製造条件としては、例えば、酸化方法、酸化雰囲気、温度、時間、材質、組成等が挙げられる。また、製造条件や膜厚が決められた後の製品において本発明の評価方法を適用してゲート絶縁膜のＴＤＤＢ寿命を測定する。ある製品に適用する製造条件、膜厚でのトランジスタのゲート絶縁膜のＴＤＤＢ寿命の規格を予め設定し、この規格値以上の場合には信頼性を保証し規格値を下回った場合には保証できないとする。このＴＤＤＢ寿命規格値は、例えば１０年と設定することができる。評価パターンを製品ウエハに搭載することができない場合には、本評価パターンを製品に実際に適用する製造条件や膜厚のゲート絶縁膜を適用することにより、別のウエハ上に擬似的に作成することにより製品の信頼性テストを行ったこととし、信頼性保証を行うことができる。
【００４５】
本発明の評価方法では、例えばＮ型のＭＯＳトランジスタであれば、ゲート電極に大きな正のストレス電圧を印加し、動作状態に近い正の電圧をゲート電極に印加して破壊しているかどうかをモニタするという説明を行った。しかし、電圧の極性はそれに限定されるものではない。
【００４６】
本発明の評価パターンでは、Ｎ型あるいはＰ型のどちらか一方のトランジスタで構成されることによって発明の特徴をより生かすことができる。しかし、Ｎ型とＰ型のＭＯＳトランジスタを混在させておいても、例えばＮ型のトランジスタのみを抽出して、信頼性のデータを取ることは当然ながら可能である。また、Ｎ型とＰ型のＭＯＳトランジスタのゲート電極に同じストレス電圧を加えれば、Ｎ型のＭＯＳトランジスタには反転状態のストレスを加えＰ型のＭＯＳトランジスタには蓄積状態のストレスを加え、それぞれのＴＤＤＢ寿命を同時に測定するようなことも可能である。
【００４７】
本発明の評価パターンでは、略同一サイズの単位トランジスタで構成することが、本発明の特徴を最も生かす方法である。それは、破壊の検出感度がゲート面積に反比例するからである。しかし、ゲート面積の異なる単位トランジスタを組合せた場合に、本発明を適用する意味がなくなるわけではない。
【００４８】
上記実施形態においては好ましいトランジスタ構造としてサリサイド構造を例示したが、トランジスタ構造はそれに限らず、例えばメタルゲート電極等も有効なことは明らかである。
【図面の簡単な説明】
【００４９】
【図１】本発明による電気特性評価パターンの一実施形態を示す回路図である。
【図２】図１中の各単位トランジスタを示す断面図である。
【図３】図１中の一部の単位トランジスタについて、電気的な接続の様子を示す斜視図である。
【図４】本発明による電気特性評価方法の一実施形態を示すフローチャートである。
【図５】ＴＤＤＢ寿命を予測する方法を説明するためのグラフである。
【図６】実施形態の効果を説明するためのグラフである。
【図７】（ａ）は、従来技術に係るＴＥＧの構造を説明するための断面図である。（ｂ）は、実施形態に係るＴＥＧの構造を説明するための断面図である。
【図８】（ａ）は、従来技術に係るＴＥＧの構造を説明するための平面図である。（ｂ）は、実施形態に係るＴＥＧの構造を説明するための平面図である。
【符号の説明】
【００５０】
１    ＴＥＧ（電気特性評価パターン）
１０    半導体基板
１２    ソース領域
１４    ドレイン領域
１６    素子分離領域
２２    ゲート絶縁膜
２４    ゲート電極
３２    端子
３４    端子
４２    配線
４４    配線
４６    配線
４８    配線
７１    ソース領域
７２    ソース・ドレイン領域
７２ａ    ドレイン領域
７２ｂ    ソース領域
７３    ドレイン領域
７４    ゲート絶縁膜
７５    ゲート電極
７６    ゲート絶縁膜
７７    ゲート電極
７８    素子分離領域
Ｅ１    評価素子
Ｅ２    評価素子
Ｔ１１，Ｔ１２，Ｔ１３        単位トランジスタ
Ｔ２１，Ｔ２２，Ｔ２３        単位トランジスタ
Ｔ３１，Ｔ３２，Ｔ３３        単位トランジスタ
Ｘ１，Ｘ２，Ｘ３    パッド
Ｙ１，Ｙ２，Ｙ３    パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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