(57)【要約】【課題】インダクタの使用による面積増大や、製造ばらつきによる歩留まり低下を防ぎつつ、動作周波数範囲を拡大する。【解決手段】制御電圧によって制御される周波数で発振して発振信号を出力する電圧制御発振器１０６と；発振信号を分周して第１の分周信号を出力する、自走周波数が制御可能なプリスケーラ１０７と；第１の分周信号を分周して第２の分周信号を出力するプログラマブル・ディバイダ１０２と；第２の分周信号の位相と基準クロック信号の位相を比較して位相差に対応する信号を出力する位相比較器１０８を含み、位相差に対応して制御電圧を生成する制御電圧生成部と；第２の分周信号の周波数と基準クロック信号の周波数を比較して周波数差に対応した信号を出力する周波数比較器１０３と；周波数差に対応した信号に従って周波数差を最小化するように自走周波数を制御する制御部１０９と；を具備する。【選択図】図１
2008236557.tif 000002
【特許請求の範囲】
【請求項１】
入力される発振制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と；
前記発振信号を分周して第１の分周信号を出力する、自走周波数が制御可能な第１の分周器と；
前記第１の分周信号を分周して第２の分周信号を出力する第２の分周器と；
基準クロック信号が入力され、該基準クロック信号の位相と前記第２の分周信号の位相との位相差に対応した前記発振制御電圧を生成する制御電圧生成部と；
前記第２の分周信号の周波数と前記基準クロック信号の周波数との周波数差に対応した信号を出力する周波数比較器と；
前記周波数差に対応した信号に従って前記周波数差を最小化するように前記自走周波数を制御するための制御信号を出力する制御部と；
を具備することを特徴とする周波数シンセサイザ。
【請求項２】
前記電圧制御発振器は、前記発振周波数の粗調が可能に構成され、前記制御部は、さらに前記周波数差に対応した信号に従って前記粗調を行うように構成されることを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
前記制御部は、前記自走周波数の制御を行った後に前記粗調を行うことを特徴とする請求項２記載の周波数シンセサイザ。
【請求項４】
前記第１の分周器は、前記制御信号によって時定数を調整するための調整部を有することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項５】
前記調整部は、前記第１の分周器のバイアス電位を前記制御信号によって調整することを特徴とする請求項４記載の周波数シンセサイザ。
【請求項６】
前記調整部は、前記第１の分周器の負荷抵抗の値を前記制御信号によって調整することを特徴とする請求項４記載の周波数シンセサイザ。
【請求項７】
前記調整部は、前記第１の分周器の負荷抵抗と並列に接続されるキャパシタの値を前記制御信号によって調整することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項８】
前記制御部が前記自走周波数を離散的に制御するために発生する複数の前記制御信号値と前記自走周波数とを対応付けて記憶した記憶部をさらに具備し、
前記制御部は、前記記憶部から前記発振信号の所望周波数に最も近い自走周波数に対応する制御信号値を読み出して前記第１の分周器に供給することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項９】
前記第１の分周器は、差動注入同期型周波数分周器であることを特徴とする請求項１記載の周波数シンセサイザ。
【請求項１０】
前記発振信号として所望周波数のローカル信号を発生するように構成された請求項１乃至７のいずれか１項に記載の周波数シンセサイザと、
前記ローカル信号を用いて送信信号または受信信号の周波数を変換する周波数変換器とを具備することを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作可能な周波数範囲を拡大した周波数シンセサイザに関する。
【背景技術】
【０００２】
無線通信機器の送受信部は通常、所定の周波数範囲内の周波数を合成可能な周波数シンセサイザを備えている。ここでいう周波数とは、例えば無線システムで使用する通信チャネルの中心周波数であり、周波数範囲は無線システムによるが数１０MHｚから数１００MHｚ程度である。
【０００３】
周波数シンセサイザには主に電圧制御発振器（ＶＣＯ）、分周器（プログラマブル・ディバイダ）、位相比較器及びループ・フィルタからなるＰＬＬ(Phase Locked Loop)が用いられている。一般にプログラマブル・ディバイダの動作周波数範囲はあまり広くなく、高周波に対しては分周動作ができなくなるため、その前段にプリスケーラと呼ばれる分周比が固定の分周器を挿入することにより、プログラマブル・ディバイダの動作可能な周波数レベルまで予め信号を分周する方法がとられる。
【０００４】
周波数が高くなると、低消費電力化のためにインジェクションロックを用いた分周器がプリスケーラとして一般に使用される。インジェクションロックは自走状態の発振器に所定の周波数の信号を注入し、所定の周波数に発振器の発振周波数をロックする技術であり、分周器にも適用可能である。注入電力を大きくすればロック可能な周波数範囲も増大するが、例えば数１０ＧＨｚの信号を扱う場合、注入電力を大きくしてもロック可能な周波数範囲は高々１〜２ＧＨｚ程度しか得られない。従って、一般のプリスケーラはミリ波帯の信号を分周できなくなる可能性があり、プリスケーラを周波数シンセサイザに適用した場合、所望の周波数を合成できなくなるおそれがある。
【０００５】
そこで、非特許文献１にはプリスケーラとしてインジェクションロックを用いた分周器を使用する場合に、更に周波数調整機能を設けることが示されている。非特許文献１ではＦｉｇ．２に示されるように、ＶＣＯとプリスケーラとして用いられる分周器とが同様の回路構成を採っており、分周器の共振周波数がＶＣＯの発振周波数の半分となるようにインダクタンスＬ７及びＬ８、またはキャパシタンスＣ３及びＣ４の値が設定されている。このような構成によれば、周波数調整信号ＶtuneがＶＣＯのバラクタＣ１及びＣ２と共に分周器のバラクタＣ３及びＣ４に印加されているため、ＶＣＯと分周器の周波数を連動して調整することができる。このため、事実上ＶＣＯと同様の周波数範囲でプリスケーラとしての分周動作可能となる。
【非特許文献１】C. Cao, et al. "A 50-GHz Phase-Locked Loop in 130nCMOS", IEEE Custom Integrated Circuits Conference, 2006, pp.21-24.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
非特許文献１の構成では、分周器はＶＣＯと同様の回路構成を採る必要があるため、分周器の構成素子としてインダクタが必要となる。しかしながら、一般に集積回路上ではインダクタはキャパシタや抵抗に比べて面積が大きいため、回路全体の面積増大をもたらし、製造コストの増大につながる。ミリ波帯等の信号に対してはディスクリート素子としてのインダクタの代わりに伝送線路（分布定数線路）を用いることがあるが、インダクタで回路を構成する場合に比べて更に面積が大きくなる。また、非特許文献１の構成では、製造ばらつきが大きいとＶＣＯと分周器の連動した動作を期待できないため、歩留まりの低下を招く。
【０００７】
本発明は、インダクタまたは伝送線路の使用による面積増大や、製造ばらつきによる歩留まり低下を防ぎつつ、動作周波数範囲を拡大可能なプリスケーラを備えた周波数シンセサイザ及びこれを用いた無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る周波数シンセサイザは、制御電圧によって制御される周波数で発振して発振信号を出力する電圧制御発振器と；前記発振信号を分周して第１の分周信号を出力する、自走周波数が制御可能なプリスケーラと；前記第１の分周信号を分周して第２の分周信号を出力するプログラマブル・ディバイダと；前記第２の分周信号の位相と基準クロック信号の位相を比較して位相差に対応する信号を出力する位相比較器を含み、該位相差に対応して前記制御電圧を生成する制御電圧生成部と；前記第２の分周信号の周波数と前記基準クロック信号の周波数を比較して周波数差に対応した信号を出力する周波数比較器と；前記周波数差に対応した信号に従って前記周波数差を最小化するように前記自走周波数を制御するための制御信号を出力する制御部と；を具備する。
【発明の効果】
【０００９】
本発明によれば、インダクタまたは伝送線路の使用による面積増大及び製造ばらつきによる歩留まり低下を防ぎつつ、動作可能な周波数範囲を拡大可能なプリスケーラを備えた周波数シンセサイザを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係る周波数シンセサイザ１００は、基準クロック生成部１０１、プログラマブル・ディバイダ１０２、位相周波数比較器（ＰＦＤ）１０３、チャージ・ポンプ（ＣＰ）１０４、ループ・フィルタ１０５、電圧制御発振器（ＶＣＯ）１０６、プリスケーラ１０７、粗調周波数比較器１０８及び制御部１０９を有する。基準クロック生成部１０１、プログラマブル・ディバイダ１０２、ＰＦＤ１０３、ＣＰ１０４、ループ・フィルタ１０５、ＶＣＯ１０６及びプリスケーラ１０７はいわゆるＰＬＬを形成している。
【００１１】
まず、周波数シンセサイザ１００におけるＰＬＬについて説明する。  
基準クロック生成部１０１は、基準周波数ｆrefの基準クロック信号を生成する。基準クロック信号はＰＦＤ１０３の基準位相入力部へと入力される。尚、基準クロック生成部１０１は外付けであってもよい。
【００１２】
プログラマブル・ディバイダ１０２は、プログラム可能な分周比を有する分周器でであって、プリスケーラ１０７によって分周された周波数ｆout／Ｎpresの第１分周信号を可変分周比Ｎprogで更に分周し、周波数ｆout／（Ｎpres＊Ｎprog）の第２分周信号を出力する。第２分周信号は、ＰＦＤ１０３の発振位相入力部に入力される。
【００１３】
ＰＦＤ１０３は基準位相入力部と発振位相入力部との位相差分を検出する。すなわち、ＰＦＤ１０３は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された第２分周信号との位相差によって決まる位相差信号を出力する。この位相差信号はＣＰ１０４に入力される。尚、ＰＦＤ１０３は単なる位相比較器であってもよい。
【００１４】
ＣＰ１０４は例えばキャパシタとスイッチとで構成される昇圧回路であり、ＰＦＤ１０３からの位相差信号を増幅する。増幅された位相差信号はループ・フィルタ１０６に入力される。ループ・フィルタ１０６は例えば抵抗及びキャパシタ（ＲＣ）で構成される低域通過型フィルタ（ＬＰＦ）であり、ＣＰ１０４で増幅された信号の高周波成分を除去する。このフィルタリングされた信号は周波数調整信号ＶtuneとしてＶＣＯ１０６に入力される。
【００１５】
ＶＣＯ１０６は入力された周波数調整信号に応じた周波数で発振する発振器である。周波数調整信号Ｖtuneが入力されたＶＣＯ１０６は、周波数ｆoutの正弦波信号を発振器出力とする。周波数ｆoutの発振器出力は、プリスケーラ１０７に入力される。
【００１６】
プリスケーラ１０７はいわゆる前置分周器であり、プログラマブル・ディバイダ１０２による分周に先立ってＶＣＯ１０６からの発振器出力を分周する。ＶＣＯ１０６より周波数ｆoutの発振器出力が入力されると、プリスケーラ１０１は固定または可変の分周比Ｎpresで分周する。この周波数ｆout／Ｎpresの第１分周信号は前述したプログラマブル・ディバイダ１０２に入力される。
【００１７】
以上のループを繰り返すことにより、ＶＣＯ１０６の発振器出力の周波数ｆoutは基準クロックｆref、プリスケーラ１０７の分周比Ｎpres、及びプログラマブル・ディバイダ１０２の分周比Ｎprogの積（ｆref＊Ｎpres＊Ｎprog）に収束（ロック）する。
【００１８】
ところが、周波数調整信号ＶtuneのみによるＶＣＯ１０６の周波数制御には限界がある。図２に示すように、ＶＣＯでは、ロックさせたい周波数が自走周波数から離れるに従って必要な注入電力が膨大になる。ここで、図２において縦軸は注入電力Ｐinを、横軸は周波数ｆを、ｆbwは注入電力Ｐinに対してＶＣＯのロック可能な周波数帯域を、ｆfreeはＶＣＯの自走周波数を夫々示している。
【００１９】
そこで、本実施形態に係る周波数シンセサイザ１００では周波数調整信号ＶtuneによってＶＣＯ１０６の発振周波数を調整（微調）する前に、ＶＣＯ１０６が所望の周波数にロックしやすいように自走周波数を大まかに調整（粗調）している。
【００２０】
ＶＣＯ１０６は例えば図３に示すような並列共振器であり、インダクタＬ１及びＬ２と、上記周波数調整信号Ｖtuneによってキャパシタンスが決定されるバラクタＶＲ１及びＶＲ２により構成される。また、共振器には損失となる抵抗成分を打ち消すために金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１及びＭ２によって形成される負性抵抗が並列に接続されている。加えて共振器には前述した自走周波数の粗調を実現するために、後述する制御部１０９からの制御信号ＶcntによってＯＮ／ＯＦＦするスイッチＭＦ１、ＭＦ２、ＭＦ３及びＭＦ４によってグラウンドとの接続が制御されるキャパシタＣＦ１、ＣＦ２、ＣＦ３及びＣＦ４が接続されている。ＶＣＯ１０６は、インダクタＬ１及びＬ２によって決定される固定のインダクタンスと、バラクタＶＲ１、ＶＲ２、キャパシタＣＦ１−ＣＦ４によって決定される可変のキャパシタンスによって発振周波数が変化する。
【００２１】
次に、ＶＣＯ１０６の自走周波数の粗調について説明する。  
粗調周波数比較器１０８は２つの入力端子を有している。粗調周波数比較器１０８の第の入力端子にはプログラマブル・ディバイダ１０２から周波数ｆout／（Ｎprog＊Ｎpres）の第２分周信号が入力され、第２入力端子には基準クロック生成部１０１から周波数ｆrefの基準クロック信号が入力される。粗調周波数比較器１０８は、両入力信号の周波数ｆout／（Ｎprog＊Ｎpres）及びｆrefを比較し、比較結果信号を制御部１０９へと入力する。
【００２２】
制御部１０９は粗調周波数比較器１０８からの比較結果信号に応じて制御信号Ｖcntを決定する。制御信号ＶcntはスイッチＭＦ１−ＭＦ４のゲートに印加され、キャパシタＣＦ１−４はスイッチＭＦ１−ＭＦ４のＯＮ／ＯＦＦに応じて夫々接続または遮断される。制御部１０９は周波数ｆout／（Ｎprog＊Ｎpres）と基準クロックの周波数ｆrefとの差ｆout／（Ｎprog＊Ｎpres）−ｆrefができるだけ小さくなるように、すなわち周波数差ｆout／（Ｎprog＊Ｎpres）−ｆrefを最小化するように制御信号Ｖcntを試行錯誤的に決定する。
【００２３】
このように、制御部１０９はＶＣＯ１０６が所望の周波数により少ない注入電力でロックできるように自走周波数をシフトさせている。以上のような粗調が終わると、ＶＣＯ１０６は前述したＰＬＬによって所望周波数への正確にロックするための周波数調整信号Ｖtuneを求める（微調）。
【００２４】
しかしながら前述したＶＣＯ１０６の自走周波数の粗調において、例えば数十ＧＨｚ帯の高周波に対してはプリスケーラ１０７が正常に動作できない。従って、実際には周波数シンセサイザ１００では前述したＶＣＯ１０６の自走周波数の粗調と同じ発想でプリスケーラ１０７の自走周波数ｆpresをシフトさせるための調整がＶＣＯ１０６の自走周波数の粗調に先行して行われる。
【００２５】
以下、プリスケーラ１０７の自走周波数ｆpresの調整について説明する。  
プリスケーラ１０７の自走周波数ｆpresの調整は、基準クロック生成部１０１、プログラマブル・ディバイダ１０２、粗調周波数比較器１０８、制御部１０９及びプリスケーラ１０７で形成されるループによって実現される。
【００２６】
所望の周波数ｆref＊Ｎprog＊Ｎpresは既知であり、プログラマブル・ディバイダ１０２には分周比Ｎprogが与えられている。このとき、プリスケーラ１０７は自走周波数ｆpresにて自走している。ここでは、プリスケーラ１０７の自走周波数ができるだけ所望の周波数ｆref＊Ｎprog＊Ｎpresに近づくような調整を行う。
【００２７】
具体的には、プリスケーラ１０７の分周比はＮpresであるから、第１分周信号の周波数はｆpres／Ｎpresとなる。第１分周信号は、プログラマブル・ディバイダ１０２によって分周され、周波数ｆpres／（Ｎpres＊Ｎprog)の第２分周信号として粗調周波数比較器１０８の第１入力端子に入力される。
【００２８】
一方、基準クロック生成部１０１で生成された周波数ｆrefの基準クロック信号は粗調周波数比較器１０８の第２入力端子に入力される。粗調周波数比較器１０８は、両入力信号の周波数ｆpres／（Ｎprog＊Ｎpres）及びｆrefを比較し、比較結果信号を制御部１０９へと入力する。
【００２９】
制御部１０９は粗調周波数比較器１０８からの比較結果信号に応じてプリスケーラ１０７の自走周波数ｆpresを調整するための制御信号Ｆcnt1及びＦcnt2の少なくとも一方を生成する。即ち、制御部１０９は周波数ｆpres／（Ｎprog＊Ｎpres）と基準クロックｆrefの差ができるだけ小さくなるように制御信号Ｆcnt1及びＦcnt2の少なくとも一方を試行錯誤的に決定する。
【００３０】
以下、プリスケーラ１０７の自走周波数ｆpresの調整について具体的に説明する。  
プリスケーラ１０７は図４に示すフリップフロップ型の回路構成を持つ。ここで、自走周波数調整回路ＦＴＵＮＥ１及びＦＴＵＮＥ２は自走周波数ｆpresの調整のための回路であって、いずれか一方を選択的に用いてもよいし、組み合わせて用いてもよい。図４に示す回路では入力信号Ｖp及びＶmより２つの分周出力信号Ｏip及びＯim、及びＯqp及びＯqmを得ることができる。図４に示す回路構成において、バイアス電流は抵抗ＲＢ１及びＲＢ２、及びバイアス電圧ＶＢの値によって決まる。プリスケーラ１０７の自走周波数ｆpresは、入力電圧Ｖp及びＶmへ信号を印加しなくてもＭＯＳＦＥＴＭＤ１−ＭＤ８の経路の発振周波数で決まる。ＭＯＳＦＥＴＭＤ１及びＭＤ２は、出力信号Ｏqp及びＯqmの差信号を検出し、ＭＯＳＦＥＴＭＤ３及びＭＤ４によって正帰還をかけて増幅し、出力信号Ｏip及びＯimとして取り出すと共に、ＭＯＳＦＥＴＭＤ５及びＭＤ６で出力信号Ｏip及びＯimの差信号を検出し、ＭＯＳＦＥＴＭＤ７及び８によって正帰還をかけて増幅し、出力信号Ｏqp及びＯqmを取り出す。この繰り返しによってプリスケーラ１０７は自走周波数ｆpresで発振する。
【００３１】
ここで、回路中の負荷抵抗ＲＦ１−ＲＦ４は同じ抵抗値ＲＦを持ち、ＭＯＳＦＥＴＭＤ１−ＭＤ８が同じ寸法であるとする。ＭＯＳＦＥＴＭＤ１−８のゲート−ソース容量をＣgs、ドレイン−ボディ空乏層容量をＣdbとすると、プリスケーラ１０７の自走周波数ｆpresは出力端子の時定数、即ちＲＦ＊（２Ｃgs＋２Ｃdb）の逆数に比例する。図４に示す自走周波数調整回路ＦＴＵＮＥ１及びＦＴＵＮＥ２はこの時定数を変化させることにより、プリスケーラ１０７の自走周波数ｆpresを調整する。自走周波数調整回路ＦＴＵＮＥ１は、出力端子に付加するキャパシタンスまたは抵抗値を調整することによりプリスケーラ１０７の自走周波数ｆpresを調整する。自走周波数調整回路ＦＴＵＮＥ２は、バイアス電位ＶＢを調整することにより、ＭＤ１−ＭＤ８のドレイン−ボディ電位Ｖdbを変動させる。ドレイン−ボディ空乏層容量Ｃdbはドレイン−ボディ電位Ｖdbに依存するため、前述した時定数ＲＦ＊（２Ｃgs＋２Ｃdb）を変化させることが可能となり、これを以って自走周波数回路ＦＴＵＮＥ２はプリスケーラ１０７の自走周波数ｆpresを調整する。
【００３２】
次に、図５を用いて図４に示す第１の自走周波数調整回路ＦＴＵＮＥ１の回路構成の一例について説明する。  
尚、本図５では出力端子Oqpに接続される部分回路のみを描いているが、その他３つの出力端子Oip、Oim及びOqｍについても同様の部分回路が接続されている。即ち、各出力端子は２つのキャパシタＣＦ１０及びＣＦ１１に接続され、これらキャパシタＣＦ１０及びＣＦ１１は制御信号Ｆcnt1によってＯＮ／ＯＦＦするスイッチＭＦ１０及びＭＦ１１によってグラウンドに対して接続／遮断制御される。ここでは一例として２つのキャパシタを並列させたが、任意の数のキャパシタを並列させてよい。回路ＦＴＵＮＥ１によって出力端子に付加可能なキャパシタンスは並列接続したキャパシタの数（並列数）の２乗通り（全てのキャパシタンスが異なる場合）となり、並列数が多いほどきめ細やかな調整が可能となる。本例では、並列数が２であるから、出力端子に付加可能なキャパシタンスは「０」、「ＣＦ１０」、「ＣＦ１１」、「ＣＦ１０＋ＣＦ１１」の４通りとなる。プリスケーラ１０７の自走周波数ｆpresは、出力端子の時定数の逆数に比例するから、プリスケーラ１０７の自走周波数ｆpresが低い場合はより小さなキャパシタンスを、高い場合はより大きなキャパシタンスを選択するように制御部１０９は制御信号Ｆcnt1を決定する。
【００３３】
次に、図６を用いて図４に示す第１の自走周波数調整回路ＦＴＵＮＥ１の回路構成の他の例について説明する。  
尚、本図６では出力端子Oqpに接続される部分回路のみを描いているが、その他３つの出力端子Oip、Oim及びOqｍについても同様の部分回路が接続されている。即ち、各出力端子は２つの負荷抵抗ＲＦ１２及びＲＦ１３に接続され、これら負荷抵抗ＲＦ１２及びＲＦ１３は制御信号Ｆcnt1によってＯＮ／ＯＦＦするスイッチＭＦ１２及びＭＦ１３によってグラウンドに対して接続／遮断制御される。スイッチと負荷抵抗の間のキャパシタは直流ブロッキング用のキャパシタであり、時定数の調整とは無関係である。ここでは一例として２つの負荷抵抗を並列させたが、任意の数の負荷抵抗を並列させてよい。自走周波数調整回路ＦＴＵＮＥ１によって出力端子に付加可能な負荷抵抗値は並列接続した負荷抵抗の数（並列数）の２乗通り（全ての負荷抵抗の値が異なる場合）となり、並列数が多いほどきめ細やかな調整が可能となる。本例では、並列数が２であるから、出力端子に付加可能な負荷抵抗値は「０」、「ＲＦ１２」、「ＲＦ１３」、「（ＲＦ１２＊ＲＦ１３）／（ＲＦ１２＋ＲＦ１３）」の４通りとなる。プリスケーラ１０７の自走周波数ｆpresは、出力端子の時定数の逆数に比例するから、プリスケーラ１０７の自走周波数ｆpresが低い場合はより小さな負荷抵抗を、高い場合はより大きな負荷抵抗を選択するように制御部１０９は制御信号Ｆcnt1を決定する。
【００３４】
尚、図４に示す第１の自走周波数調整回路ＦＴＵＮＥ１の例として図５及び図６を挙げたが、これらを組み合わせても自走周波数調整回路ＦＴＵＮＥ1を構成できる。すなわち、任意の数の負荷抵抗及びキャパシタンスを並列接続し、切り替え制御することによって出力端子に付加可能なキャパシタンス及び負荷抵抗の両方を可変としてもよい。また、並列するキャパシタ及び負荷抵抗は値の重複があってもよいし、全て異なる値であってもよい。
【００３５】
次に、図７を用いて図４に示す第２の自走周波数調整回路ＦＴＵＮＥ２の回路構成の一例について説明する。  
図７に示すようにバイアス端子ＶＢは３つの電流源Ｉ１５−Ｉ１７に接続され、これら電流源Ｉ１５−Ｉ１７は制御信号Ｆcnt2によってＯＮ／ＯＦＦするスイッチＭＳ１５−ＭＳ１７によってグラウンドに対して接続／遮断制御される。また、バイアス端子ＶＢと電源ＶＤＤの間には負荷抵抗ＲＢが接続されている。ここでは一例として３つの電流源を並列させたが、任意の数の電流源を並列させてよい。回路ＦＴＵＮＥ２によって調整可能なバイアス電位ＶＢは並列接続した電流源の数（並列数）の２乗通り（全ての電流値が異なる場合）となり、並列数が多いほどきめ細やかな設定が可能となる。本例では、並列数が３であるから調整可能なバイアス電位は「０」、「ＶＤＤ−Ｉ１５＊ＲＢ」、「ＶＤＤ−Ｉ１６＊ＲＢ」、「ＶＤＤ−Ｉ１７＊ＲＢ」、「ＶＤＤ−（Ｉ１５＋Ｉ１６）＊ＲＢ」、「ＶＤＤ−（Ｉ１６＋Ｉ１７）＊ＲＢ」、「ＶＤＤ−（Ｉ１５＋Ｉ１７）＊ＲＢ」、「ＶＤＤ−（Ｉ１５＋Ｉ１６＋Ｉ１７）＊ＲＢ」の８通りとなる。このようにバイアス端子ＶＢの電位を変化させると、図４に示すＭＯＳＦＥＴＭＤ１−ＭＤ８に流れる電流値が変化し、結果としてＭＤ１−ＭＤ８のドレイン−ボディ電位Ｖdbが変動する。ドレイン−ボディ空乏層容量Ｃdbはドレイン−ボディ電位Ｖdbに対して単調に減少する性質を有するため、プリスケーラ１０７の自走周波数ｆpresが低い場合はよりドレイン−ボディ電位Ｖdbが高くなるように、高い場合はよりドレイン−ボディ電位Ｖdbが低くなるように制御部１０９は制御信号Ｆcnt2を決定する。
【００３６】
前述のように周波数シンセサイザ１００は制御信号Ｆcnt1及びＦcnt2によって制御される自走周波数調整回路ＦＴＵＮＥ１及びＦＴＵＮＥ２を用いてプリスケーラ１０７の自走周波数ｆpresを調整している。尚、プリスケーラ１０７の自走周波数ｆpresの調整に際してＰＦＤ１０３及びＣＰ１０４は原理的には必要なく、動作させてもよいしさせてなくてもよいが、消費電力低減の観点からＰＦＤ１０３及びＣＰ１０４を動作させないほうが望ましい。
【００３７】
次に、図８に示すフローチャートを用いてプリスケーラ１０７の自走周波数ｆpresの調整の流れについて説明する。まず、所望の周波数ｆref＊Ｎpres＊Ｎprogが与えられると、プログラマブル・ディバイダ１０２に分周比Ｎprogが設定される（ステップＳ８０１）。次に、制御部１０９はプリスケーラ１０７の自走周波数ｆpresの調整を開始する（ステップＳ８０２）。即ち、制御部１０９は粗調周波数比較器１０８からの比較結果信号に応じて制御信号Ｆcnt1及びＦcnt2の少なくとも一方を生成する。調整直後の自走周波数ｆpresは不安定なため、安定するまで待機する（ステップＳ８０３）。自走周波数ｆpresが安定すると、プログラマブル・ディバイダ１０２からの第２分周信号の周波数ｆpres／（Ｎpres＊Ｎprog）と基準周波数ｆrefが粗調周波数比較器１０８によって比較される（ステップＳ８０４）。比較の結果、両周波数の差ｆpres／（Ｎpre＊Ｎprog）−ｆrefが所定値未満であれば調整を終了し（ステップＳ８０６）、ＶＣＯ１０６の粗調が開始される（ステップＳ８０７）。一方、ステップＳ８０４における比較の結果、両周波数の差ｆpres／（Ｎpre＊Ｎprog）−ｆrefが所定値以上である場合には、制御部１０９は制御信号の設定値を変更し、ステップＳ８０３へと戻る（ステップＳ８０５）。
【００３８】
以上説明したように、本実施形態に係る周波数シンセサイザ１００はプリスケーラ１０７の自走周波数ｆpresの調整（第１段階）後、ＶＣＯ１０６の自走周波数の粗調（第２段階）を行い、続いてＰＬＬを用いたＶＣＯの発振周波数の微調（第３段階）を行うという３段階の周波数調整によって所望の周波数ｆref＊Ｎpres＊ＮprogにＶＣＯ１０６の出力周波数ｆoutをロックさせている。従って、本実施形態によればインダクタまたは伝送線路の使用による面積増大及び製造ばらつきによる歩留まり低下に起因する製造コストの増大を防ぎつつ、動作可能な周波数範囲を拡大可能なプリスケーラを備えた周波数シンセサイザを提供することができる。
【００３９】
（第２の実施形態）  
図９は、本発明の第２の実施形態に係る周波数シンセサイザ２００を示している。図９では、図１の周波数シンセサイザ１００の制御部１０９にＲＯＭ２１０が接続されている。図９において、図１と同一部分には同一符号を付して詳細な説明を省略し、図１と異なる部分を中心に述べる。
【００４０】
前述した第１の実施形態では、所望の周波数ｆref＊Ｎpres＊ＮprogにＶＣＯ１０６の出力周波数ｆoutをロックするために、プリスケーラ１０７の自走周波数ｆpresの調整（第１段階）、ＶＣＯの発振周波数ｆoutの粗調（第２段階）及び微調（第３段階）という３段階にわたる周波数調整を行っていた。しかし、本実施形態に係る周波数シンセサイザ２００では、所望の周波数ｆref＊Ｎpres＊Ｎprogが与えられる前に予めいくつかの制御信号Ｆcnt1及びＦcnt2の値とそのときのプリスケーラ１０７の自走周波数ｆpresとを対応付けてＲＯＭ２１０に予め記録している。従って、所望の周波数ｆref＊Ｎpres＊Ｎprogが与えられれば、これに最も近い自走周波数ｆpresを与えるＦcnt1及びＦcnt2を制御部１０９がＲＯＭ２１０から読み出すことにより、前述した第１段階の周波数調整を高速に行うことが可能となる。尚、ＲＯＭ２１０に記録するのは変動可能な全ての自走周波数ｆpresについてであってもよいし、代表値として一部の値を選んでもよい。
【００４１】
また、ＲＯＭ２１０に記録する内容は上記に限る必要はなく、例えばいくつかの制御電圧Ｖcntの値とそのときのＶＣＯ１０６の発振周波数ｆoutとを対応付けて記録してもよい。このようにすれば、前述した第２段階の周波数調整についても高速に行うことが可能となる。
【００４２】
以上説明したように、本実施形態によれば予め制御部によって調整可能な自走周波数をＲＯＭに記憶しておくことにより、第１の実施形態に比べて高速にプリスケーラの自走周波数の調整を行うことができる。
【００４３】
（第３の実施形態）  
図１０は、本発明の第３の実施形態に係る無線通信装置（無線送受信機）のブロック図であり、周波数シンセサイザ３０５として前述した第１または第２の実施形態に係る周波数シンセサイザ１００または２００を用いる。本実施形態に係る無線通信装置はミキサをそれぞれ用いた復調器及び変調器を含む。
【００４４】
受信側について説明すると、アンテナ３０１がＲＦ信号を受信して得られる受信信号は、高周波フィルタ３０２（例えば、帯域通過フィルタ）によって大まかなチャネル選択がなされた後、低雑音増幅器３０３に入力される。
【００４５】
低雑音増幅器３０３の出力信号は、ミキサ３０４に入力される。ミキサ３０４には、周波数シンセサイザ３０５からローカル信号が供給される。ミキサ３０４と周波数シンセサイザ３０５により復調器が構成され、ミキサ３０４の出力には直流近辺のベースバンド信号が現れる。
【００４６】
通常のダイレクトコンバージョン受信機と同様、ベースバンドフィルタ３０６（例えば、低域通過フィルタ）によってミキサ３０４の出力信号から必要な周波数成分が選択的に取り出される。ベースバンドフィルタ３０６の出力信号は、可変利得増幅器３０７によってアナログ−ディジタル変換に適した振幅の信号に増幅された後、アナログ−ディジタル変換器３０８に入力される。アナログ−ディジタル変換器３０８から、ディジタルベースバンド信号が出力される。
【００４７】
ディジタルベースバンド信号は、ベースバンド処理部３０９に送られる。ベースバンド処理部３０９では、ディジタルベースバンド信号を復号して受信データ３２１を得る。
【００４８】
次に、送信側について説明すると、ベースバンド処理部３０９からは送信データ３２２に従って生成されるディジタルベースバンド信号が出力される。ディジタルベースバンド信号は、ディジタル−アナログ変換器３１０によってそれぞれアナログ信号（アナログ変調信号）に変換される。
【００４９】
ディジタル−アナログ変換器３１０から出力されるアナログ変調信号は、ベースバンドフィルタ３１１（例えば、低域通過フィルタ）により高域側の不要成分が除去され、さらに可変利得増幅器３１２によって適当な振幅にまで増幅された後、ミキサ３１３に入力される。ミキサ３１３には、周波数シンセサイザ３０５からローカル信号が供給される。ミキサ３１３とローカル信号生成器３０５により変調器が構成され、ミキサ３１３から高周波の被変調信号が出力される。
【００５０】
ミキサ３１３から出力される被変調信号は、高周波フィルタ（例えば、帯域通過フィルタ）３１４により高調波成分が除去される。高周波フィルタ３１４の出力信号は、電力増幅器３１５により必要な電力まで増幅された後、アンテナ３０１に供給される。これによって、アンテナ３０１からＲＦ信号が送信される。
【００５１】
以上説明したように、本実施形態によれば前述した第１または第２の実施形態に係る周波数シンセサイザを用いることにより高周波動作可能な無線通信装置を提供できる。
【００５２】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【００５３】
その一例として例えば、上記各実施形態では、プリスケーラ１０７として図４に示すフリップフロップ型の２分周回路を用いたが、例えば図１１に示す３段のリングオシレータと出力用バッファで構成される４分周の差動注入同器型周波数分周器を用いても同様の効果が得られる。
【００５４】
その他、この発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る周波数シンセサイザ１００の構成を示すブロック図。
【図２】自走周波数ｆfreeで自走する図１に示すＶＣＯ１０６において、注入電力ＰinとＶＣＯ１０６ｆbwの動作可能な周波数帯域の関係を示すグラフ図。
【図３】図１に示すＶＣＯ１０６の回路構成の一例を示す図。
【図４】図１に示すプリスケーラ１０７の回路構成の一例を示す図。
【図５】図４に示す第１の自走周波数調整回路ＦＴＵＮＥ１の回路構成の一例を示す図。
【図６】図４に示す第１の自走周波数調整回路ＦＴＵＮＥ１の回路構成の他の例を示す図。
【図７】図４に示す第２の自走周波数調整回路ＦＴＵＮＥ２の回路構成の一例を示す図。
【図８】図１に示すプリスケーラ１０７の自走周波数の調整の流れを示すフローチャート。
【図９】本発明の第２の実施形態に係る周波数シンセサイザ２００を示すブロック図。
【図１０】本発明の第３の実施形態に係る無線通信装置を示すブロック図。
【図１１】図１または図９に示すプリスケーラ１０７を４分周回路で構成した場合の一例を示す図。
【符号の説明】
【００５６】
１００・・・周波数シンセサイザ
１０１・・・基準クロック生成部
１０２・・・プログラマブル・ディバイダ
１０３・・・ＰＦＤ
１０４・・・ＣＰ
１０５・・・ループ・フィルタ
１０６・・・ＶＣＯ
１０７・・・プリスケーラ
１０８・・・調整周波数比較器
１０９・・・制御部
２００・・・周波数シンセサイザ
２１０・・・ＲＯＭ
３０１・・・アンテナ
３０２・・・高周波フィルタ
３０３・・・低雑音増幅器
３０４・・・ミキサ
３０５・・・周波数シンセサイザ
３０６・・・ベースバンドフィルタ
３０７・・・可変利得増幅器
３０８・・・アナログ−ディジタル変換器
３０９・・・ベースバンド処理部
３１０・・・ディジタル−アナログ変換器
３１１・・・ベースバンドフィルタ
３１２・・・可変利得増幅器
３１３・・・ミキサ
３１４・・・高周波フィルタ
３１５・・・電力増幅器
３２１・・・受信データ
３２２・・・送信データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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