(57)【要約】【課題】  半導体装置の製造方法及び半導体装置に関し、先ビアデュアルダマシン工程において、ダメージを発生することなくビアの少なくとも上部をテーパ状にする。【解決手段】  導電体層１上に層間絶縁膜２を形成したのち、層間絶縁膜２に導電体層１に対するビア３を形成し、次いで、ビア３を充填物７で埋め込んだのち、充填物７のエッチングレートが層間絶縁膜２のエッチングレートより遅い条件でエッチングを行うことによって層間絶縁膜２に配線溝６を形成すると同時に、ビア３の少なくとも上部５をテーパ形状に加工し、次いで、ビア３と配線溝６を埋めるように導電体膜８を形成したのち、導電体膜８が形成された表面を平坦化して埋込配線を形成する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
導電体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記導電体層に対するビアを形成する工程と、前記ビアを充填物で埋め込む充填物埋め込み工程と、前記充填物のエッチングレートが前記層間絶縁膜のエッチングレートより遅い条件でエッチングを行うことによって前記層間絶縁膜に配線溝を形成すると同時に、前記ビアの少なくとも上部をテーパ形状に加工する工程と、前記ビアと配線溝を埋めるように導電体膜を形成する工程と、前記導電体膜が形成された表面を平坦化して埋込配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
上記層間絶縁膜がＳｉＯＣであり、上記充填物がレジストであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記エッチング工程が、ＣＦ4 のみをプラズマ化してエッチングする工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
上記エッチング工程が、ＣＨＦ3 ，Ａｒ，Ｏ2 の少なくとも一つとＣＦ4 との混合ガスをプラズマ化してエッチングする工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法によって製造した半導体装置であって、傾斜角が８０°〜９０°のほぼ垂直な側壁を有する下部と、前記下部の傾斜角より小さな傾斜角のテーパ状の側壁を有する上部とからなるビア及び前記ビアの上方に設けられた配線溝を、前記ビアと配線溝に渡って一体となった導電体膜で埋め込まれた埋込配線を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関するものであり、特に、デュアルダマシン工程によりエレクトロマイグレーション耐性或いはストレスマイグレーション耐性を高めた埋込配線を形成するための構成に特徴のある半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体装置の電極材料、配線材料としては、アルミニウムが広く実用されてきたが、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線の形成をアルミニウムで対応することは困難になってきている。
【０００３】
そのため、アルミニウムの次世代材料として、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。
電極材料や配線材料として銅を用いる場合、銅が選択エッチングの困難な材料であることから、電極や配線はダマシン法により埋込電極或いは埋込配線として形成される。
【０００４】
このようなダマシン法としてデュアルダマシン法が知られており、ビアと埋込配線を同一工程で形成するため、シングルダマシン法に比べて製造工程が簡素化されるという特徴がある。
【０００５】
さらに、デュアルダマシン法の一手法としてビアを先に開口する先ビアデュアルダマシン法も開発されており、この場合には、ビアと配線溝を形成する層間絶縁膜を一層で形成することができるため、通常のデュアルダマシン法に比べて製造工程が簡素化されるとともに、エッチングストッパー膜の一部が不要になるために層間絶縁膜の構成を簡素化することができるという特徴がある。
【０００６】
このような先ビアデュアルダマシン法においては、ビア及びトレンチの形状をほぼ垂直に形成していたため、バリヤメタルのカヴァレッジが低下して均一に成膜されなかったり、Ｃｕにボイドが発生したりして金属配線の埋め込み特性を悪化させていた。
【０００７】
そのため、出来上がった多層配線のエレクトロマイグレーションやストレスマイグレーションの耐性が乏しく、電気的特性の悪化原因となっていた。
【０００８】
そこで、先ビアデュアルダマシン法においてビアの上部をテーパ形状することが提案されている（例えば、特許文献１参照）。
この提案においては、ビアの内部をＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜で埋め込んだのちに、配線用のトレンチを形成するとともに、ビアの上部をテーパ状に整形している。
【０００９】
このように、ビアの断面形状をテーパ状にすることにより、バリヤメタルが均一に堆積するとともにＣｕにボイドが発生しなくなるので、多層配線のエレクトロマイグレーションやストレスマイグレーションの耐性が向上することになる。
【特許文献１】特開平１１−２７４２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、ビアを埋め込んだＳＯＧ膜のエッチングレートが層間絶縁膜のエッチングレートよりも大きくしているため、ビアの底部がエッチング途中で露出してしまいダメージを生じるという問題がある。
即ち、ビアの底部が露出すると、下層の配線層がアッシング時にダメージを受けてしまい、半導体デバイスの信頼性低下につながるという問題がある。
【００１１】
したがって、本発明は、先ビアデュアルダマシン工程において、ダメージを発生することなくビアの少なくとも上部をテーパ状にすることを目的とする。
【課題を解決するための手段】
【００１２】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記の課題を解決するために、本発明は、半導体装置の製造方法において、導電体層１上に層間絶縁膜２を形成する工程と、層間絶縁膜２に導電体層１に対するビア３を形成する工程と、ビア３を充填物７で埋め込む充填物埋め込み工程と、充填物７のエッチングレートが層間絶縁膜２のエッチングレートより遅い条件でエッチングを行うことによって層間絶縁膜２に配線溝６を形成すると同時に、ビア３の少なくとも上部５をテーパ形状に加工する工程と、ビア３と配線溝６を埋めるように導電体膜８を形成する工程と、導電体膜８が形成された表面を平坦化して埋込配線を形成する工程とを有することを特徴とする。
【００１３】
このように、先ビアデュアルダマシン工程において、ビア３を埋め込んだ充填物７のエッチングレートを層間絶縁膜２のエッチングレートより小さくする条件を用いることで、下層の導電体層１にダメージを生じることがなくなる。
【００１４】
また、ビア３の形状をテーパ形状としているので、堆積導電膜の被覆性が改善されてエレクトロマイグレーションやストレスマイグレーション耐性が向上し、それによって、多層配線の電気的な信頼性を改善することができる。
【００１５】
この場合、層間絶縁膜２と導電体層１との間にエッチングストッパー層を設けることが望ましく、それによって、下層の導電体層１に対するダメージの発生を確実に防止することができる。
【００１６】
また、この場合の層間絶縁膜２としては低誘電率のＳｉＯＣが望ましく、また、充填物７としては、エッチング後における残渣除去が容易なレジストが望ましい。
【００１７】
また、上述のエッチング工程は、ＣＦ4 のみをプラズマ化してエッチングする工程でも良く、それによって、ビアの上部のみをテーパ形状することができる。
【００１８】
或いは、上述のエッチング工程は、ＣＨＦ3 ，Ａｒ，Ｏ2 の少なくとも一つとＣＦ4 との混合ガスをプラズマ化してエッチングする工程でも良く、それによって、ビア３の下部に垂直部が存在しないほぼ全体がテーパ状のビア３とすることができる。
【００１９】
上述の製造方法で半導体装置を製造することによって、傾斜角が８０°〜９０°のほぼ垂直な側壁を有する下部４と、下部４の傾斜角より小さな傾斜角のテーパ状の側壁を有する上部５とからなるビア３及びビアの上方に設けられた配線溝６を、ビア３と配線溝６に渡って一体となった導電体膜８で埋め込まれた埋込配線を形成することができ、それによって、エレクトロマイグレーションやストレスマイグレーション耐性を向上させ、ひいては、多層配線の電気的な信頼性を改善することができる。
【００２０】
この場合、配線溝６とビア３とは、比誘電率が３．５以下の低誘電率膜、典型的にはＳｉＯＣに設けられているとともに、埋込配線を構成する導電体膜８は、バリヤメタルとＣｕとの積層構造膜からなることが典型的な構成である。
【００２１】
また、ビア３の上部５のビア３全体に対する鉛直方向の比率を３０〜１００％とすることが望ましく、それによって、深い垂直部がなくなるので、埋込導電体膜の埋込特性が向上し、エレクトロマイグレーションやストレスマイグレーション耐性がより向上する。
【発明の効果】
【００２２】
本発明においては、ビア部にテーパ形状を作成するときに、ビア内充填物のエッチングレートを絶縁層のエッチングレートより小さくする条件を用いるので、下層の配線層にダメージを生じることがなくなり、半導体素子の信頼性を向上することができる。
【００２３】
また、本発明おいては、トレンチエッチング時にテーパ形状をコントロールしながら形成しているため、ビアの深さやトレンチの深さに依存しないことから、アスペクトの高いビアにおいても、埋込導電体膜の埋込特性が向上し、エレクトロマイグレーションやストレスマイグレーション耐性がより向上する。
【発明を実施するための最良の形態】
【００２４】
本発明は、導電体層１上に層間絶縁膜、特に、比誘電率が３．５以下の低誘電率膜、典型的にはＳｉＯＣを形成したのち、層間絶縁膜に導電体層に対するビアを形成し、次いで、ビアをレジスト等の充填物で埋め込んだ後、ＣＦ4 のみ或いはＣＨＦ3 ，Ａｒ，Ｏ2 の少なくとも一つとＣＦ4 との混合ガスをプラズマ化して充填物のエッチングレートが層間絶縁膜のエッチングレートより遅い条件でエッチングを行うことによって層間絶縁膜に配線溝を形成すると同時に、ビアの少なくとも上部をテーパ形状に加工し、次いで、ビアと配線溝を埋めるように典型的にはバリヤメタルとＣｕとの積層構造膜からなる導電体膜を形成したのち、ＣＭＰ（化学機械研磨）法を用いて導電体膜が形成された表面を平坦化して埋込配線を形成するものである。
【実施例１】
【００２５】
ここで、図２乃至図７を参照して、本発明の実施例１の先ビアデュアルダマシン工程を説明する。
図２参照  
まず、下層配線層１１上に、厚さが、例えば、５０ｎｍのエッチングストッパーとなるＳｉＣ層１２、厚さが、例えば、４５０ｎｍの層間絶縁膜となるＳｉＯＣ膜１３、厚さが、例えば、１００ｎｍのＴＥＯＳ膜１４、及び、厚さが、例えば、５０ｎｍの反射防止膜となるＳｉＮ膜１５を順次堆積する。
【００２６】
次いで、厚さが、例えば、６００ｎｍの下層フォトレジスト膜１６、厚さが、例えば、１５０ｎｍのＳＯＧ膜１７、厚さが、例えば、８２ｎｍの反射防止膜となるＢＲＡＣ膜１８、及び、厚さが、例えば、３００ｎｍのＡｒＦ用フォトレジスト膜１９を順次成膜してトリレベルのマスクを形成する。
【００２７】
次いで、リソグラフィー技術を用いて露光・現像することによってＡｒＦ用フォトレジスト膜１９にビア形成用の開口部２０を形成する。
【００２８】
図３参照  
次いで、例えば、ＣＦ4 を用いてプラズマエッチングすることにより、ＢＡＲＣ膜１８及びＳＯＧ膜１７を開口し、次いで、例えば、Ｈ2 ／Ｎ2 を用いて下層フォトレジスト膜１６に開口部２１を形成する。
なお、このプラズマエッチング工程において、ＡｒＦ用フォトレジスト膜１９及びＢＡＲＣ膜１８はほとんど消失する。
【００２９】
次いで、例えば、Ｃ4 Ｆ6 ／Ａｒ／Ｏ2 を用いてプラズマエッチングすることにより、ＳｉＮ膜１５、ＴＥＯＳ膜１４、及び、ＳｉＯＣ膜１３を順次エッチングして傾斜角が８０°〜９０°のほぼ垂直な側壁を有するビア２２を形成する。
なお、このプラズマエッチング工程においても、マスクとなるＳＯＧ膜１７と下層フォトレジスト膜１６の一部が消失する。
【００３０】
なお、この時、エッチング装置として、１周波の高周波プラズマエッチャーを用い、例えば、ガス圧を４Ｐａとし、基板温度を１５℃とした状態でパワーを１．８ｋＷ印加してプラズマエッチングを行う。
【００３１】
図４参照  
次いで、残存する下層フォトレジスト膜１６を除去する。
【００３２】
次いで、ビア２２を埋めて平坦化するように平坦部の厚さが、例えば、６００ｎｍになるように下層フォトレジスト膜２３、厚さが、例えば、１５０ｎｍのＴＥＯＳ膜２４、及び、厚さが、例えば、３００ｎｍのＫｒＦ用フォトレジスト膜２５を順次堆積させトリレベルのマスクを形成する。
【００３３】
図５参照  
次いで、リソグラフィー技術を用いて露光・現像することによってＫｒＦ用フォトレジスト膜２５に埋込配線形成用の開口部２６を形成する。
【００３４】
次いで、例えば、ＣＦ4 ／Ａｒを用いてプラズマエッチングすることにより、ＴＥＯＳ膜２４を開口し、次いで、例えば、Ｈ2 ／Ｎ2 を用いてプラズマエッチングすることにより、下層フォトレジスト膜２３に開口部２７を形成する。
この時、ビア２２内に埋め込まれた下層フォトレジスト膜２３はオーバーエッチングによりＳｉＮ膜１５より低くなる。
【００３５】
図６参照  
次いで、ＣＦ4 のみを用いてプラズマエッチングすることにより、ＳｉＮ膜１５、ＴＥＯＳ膜１４、及び、ＳｉＯＣ膜１３を順次エッチングしてトレンチ２８を形成する。
この時、下層フォトレジスト膜２３のエッチングレートが１４０〜１５０ｎｍ／分であるのに対してＳｉＯＣ膜１３のエッチングレートは２００〜２４０ｎｍ／分であるので、ビア２２の上部が露出されてエッチングされることによって、テーパ部２９が形成される。
なお、このテーパ部２９のビア２２に対する鉛直方向の比率は、トレンチの深さ、即ち、エッチング時間に依存するが、例えば、６０％となる。
【００３６】
この時のエッチング装置として、２ＭＨｚと２７ＭＨｚの２周波の高周波を印加する高周波プラズマエッチャーを用い、例えば、ガス圧を１０Ｐａとし、基板温度を２０℃とした状態で２ＭＨｚを４００Ｗ、２７ＭＨｚを４００Ｗを印加してプラズマエッチングを行う。
この時のテーパ角はトレンチ底部と平行に対して５３°となり、ビア全体に対するテーパ部２９の割合は５０％となる。
【００３７】
次いで、残存する下層フォトレジスト膜２３とビア２２内に残存するフォトレジスト残渣３０を除去する。
【００３８】
次いで、ＳｉＮ膜１５を除去するとともに、ビア２２内に露出するＳｉＣ膜１２を除去して下層配線層１１を露出させる。
【００３９】
図７参照  
次いで、ビア２２及びトレンチ２８をＴａＮからなるバリア膜３１を介してＣｕ３２で埋め込み、ＣＭＰ法によってＳｉＯＣ膜１３の表面が露出しないように研磨することによってプラグ３３及び埋込配線３４を形成する。
【００４０】
このように、本発明の実施例１においては、先ビアデュアルダマシン工程でトレンチを形成する際に、ビア内充填物のエッチングレートを絶縁層のエッチングレートより小さくする条件を用いているので、ビアの底部に下層フォトレジスト膜が残存することになり、下層の配線層にダメージを生じることなくビアの上部をテーパ状にすることができる。
【００４１】
このようにビアの形状がテーパ状になると、バリヤメタル等の金属配線を埋め込めるときにビアのアスペクトが実質的に小さくなり、そのため、金属膜の埋め込み不良が改善され、エレクトロマイグレーションやストレスマイグレーションといった電気的な特性不良が抑制されることになる。
【実施例２】
【００４２】
次に、図８を参照して、本発明の実施例２の先ビアデュアルダマシン工程を説明する。
図８参照  
まず、上記の実施例１と全く同様に、下層配線層１１上に、ＳｉＣ層１２、ＳｉＯＣ膜１３、ＴＥＯＳ膜１４、及び、ＳｉＮ膜１５を順次堆積したのち、下層フォトレジスト膜／ＳＯＧ膜／ＢＡＲＣ膜／ＡｒＦ用フォトレジスト膜からなるトリレベルのマスクを形成する。
【００４３】
次いで、リソグラフィー技術を用いて露光・現像することによってＡｒＦ用フォトレジスト膜にビア形成用の開口部を形成したのち、例えば、ＣＦ4 を用いてプラズマエッチングすることにより、ＢＡＲＣ膜及びＳＯＧ膜を開口し、次いで、例えば、Ｈ2 ／Ｎ2 を用いて下層フォトレジスト膜に開口部を形成する。
【００４４】
次いで、例えば、Ｃ4 Ｆ6 ／Ａｒ／Ｏ2 を用いてプラズマエッチングすることにより、ＳｉＮ膜１５、ＴＥＯＳ膜１４、及び、ＳｉＯＣ膜１３を順次エッチングしてビア２２を形成したのち、残存する下層フォトレジスト膜を除去する。
【００４５】
次いで、ビア２２を埋めて平坦化するように、下層フォトレジスト膜２３／ＴＥＯＳ膜／ＫｒＦ用フォトレジスト膜からなるトリレベルのマスクを形成したのち、リソグラフィー技術を用いて露光・現像することによってＫｒＦ用フォトレジスト膜に埋込配線形成用の開口部を形成する。
【００４６】
次いで、例えば、ＣＦ4 ／Ａｒを用いてプラズマエッチングすることにより、ＴＥＯＳ膜を開口し、次いで、例えば、Ｈ2 ／Ｎ2 を用いて下層フォトレジスト膜２３に開口部を形成したのち、ＣＦ4 とＡｒを用いてプラズマエッチングすることにより、ＳｉＮ膜１５、ＴＥＯＳ膜１４、及び、ＳｉＯＣ膜１３を順次エッチングしてトレンチ２８を形成する。
この時も、下層フォトレジスト膜２３のエッチングレートがＳｉＯＣ膜１３のエッチングレートより小さいが、ビア２２の上部が露出しているので、エッチングされることによって、テーパ部３５が形成される。
【００４７】
この時もエッチング装置として、２ＭＨｚと２７ＭＨｚの２周波の高周波を印加する高周波プラズマエッチャーを用い、例えば、ＣＦ4 とＡｒとの流量比を１：３、ガス圧を１０Ｐａとし、基板温度を２０℃とした状態で２ＭＨｚを５００Ｗ、２７ＭＨｚを５００Ｗを印加してプラズマエッチングを行う。
この時のテーパ角はトレンチ底部と平行に対して６１°となり、ビア全体に対するテーパ部２９の割合は７５％となる。
【００４８】
次いで、残存する下層フォトレジスト膜２３とビア２２内に残存するフォトレジスト残渣３６を除去したのち、以降は、再び、上記の実施例１と同様に、ＳｉＮ膜１５を除去するとともに、ビア２２内に露出するＳｉＣ膜１２を除去して下層配線層１１を露出させる。
【００４９】
次いで、図示は省略するが、ビア２２及びトレンチ２８をＴａＮからなるバリア膜３１を介してＣｕ３２で埋め込み、ＣＭＰ法によってＳｉＯＣ膜１３の表面が露出しないように研磨することによってプラグ３３及び埋込配線３７を形成する。
【００５０】
このように、本発明の実施例２においては、エッチング条件を変えることによって、ビアの断面形状全体に渡りほぼテーパ状にしているので、金属膜の埋め込み不良がより改善され、エレクトロマイグレーションやストレスマイグレーションといった電気的な特性不良が抑制されることになる。
【００５１】
また、テーパ角はエッチング条件を調整することによって、４５°〜８０°未満の範囲で任意の角度に制御が可能である。
また、この場合も、ビアの底部に下層フォトレジスト膜が残存することになるので下層配線層へのダメージが抑制される。
【実施例３】
【００５２】
次に、図９及び図１０を参照して、本発明の実施例３の先ビアデュアルダマシン工程を用いた半導体装置の製造工程を説明する。
図９参照  
まず、ｐ型シリコン基板４１に素子分離絶縁膜４２を形成したのち、ゲート絶縁膜４３を介してゲート電極４４を設け、このゲート電極４４をマスクとしてｎ型不純物を導入することによってｎ型エクステンション領域４５を形成し、次いで、サイドウォール４６を形成したのち、再び、ｎ型不純物を導入することによって、ｎ型ソース・ドレイン領域４７を形成する。
【００５３】
次いで、全面にＣｏを堆積させたのち、熱処理することによってＣｏシリサイド電極４８，４９を形成し、次いで、未反応のＣｏを除去したのち全面にＳｉＯ2 膜５０及びＢＰＳＧ膜５１を堆積させる。
【００５４】
次いで、ｎ型ソース・ドレイン領域４７に達するビアを形成したのち、ＴｉＮからなるバリア膜５３を介してＷを埋め込み、ＣＭＰ法によって不要部を除去することによってＷプラグ５４を形成する。
【００５５】
次いで、プラズマＣＶＤ法を用いてＳｉＣ膜５２とＳｉＯＣからなる第１配線用絶縁膜５５とを堆積させたのち、Ｗプラグ５４を露出する配線用溝を形成し、次いで、ＴａＮからなるバリア膜５６を介してＣｕを埋め込み、ＣＭＰ法によって不要部を除去することによって第１Ｃｕ埋込配線５７を形成する。
【００５６】
次いで、上記の実施例１と同様に、プラズマＣＶＤ法を用いてＳｉＣ膜５８、ＳｉＯＣ膜５９、ＴＥＯＳ膜６０、及び、ＳｉＮ膜６１を順次堆積したのち、下層フォトレジスト膜／ＳＯＧ膜／ＢＡＲＣ膜／ＡｒＦ用フォトレジスト膜からなるトリレベルのマスクを形成する。
【００５７】
次いで、リソグラフィー技術を用いて露光・現像することによってＡｒＦ用フォトレジスト膜にビア形成用の開口部を形成したのち、例えば、ＣＦ4 を用いてプラズマエッチングすることにより、ＢＡＲＣ膜及びＳＯＧ膜を開口し、次いで、例えば、Ｈ2 ／Ｎ2 を用いて下層フォトレジスト膜に開口部を形成する。
【００５８】
次いで、例えば、Ｃ4 Ｆ6 ／Ａｒ／Ｏ2 を用いてプラズマエッチングすることにより、ＳｉＮ膜６１、ＴＥＯＳ膜６０、及び、ＳｉＯＣ膜５９を順次エッチングしてビア６２を形成したのち、残存する下層フォトレジスト膜を除去する。
【００５９】
図１０参照  
次いで、ビア６２を埋めて平坦化するように、下層フォトレジスト膜６３／ＴＥＯＳ膜／ＫｒＦ用フォトレジスト膜からなるトリレベルのマスクを形成したのち、リソグラフィー技術を用いて露光・現像することによってＫｒＦ用フォトレジスト膜に埋込配線形成用の開口部を形成する。
【００６０】
次いで、例えば、ＣＦ4 ／Ａｒを用いてプラズマエッチングすることにより、ＴＥＯＳ膜を開口し、次いで、例えば、Ｈ2 ／Ｎ2 を用いて下層フォトレジスト膜６３に開口部を形成したのち、ＣＦ4 を用いてプラズマエッチングすることにより、ＳｉＮ膜６１、ＴＥＯＳ膜６０、及び、ＳｉＯＣ膜５９を順次エッチングしてトレンチ６４を形成する。
この時も、下層フォトレジスト膜６３のエッチングレートがＳｉＯＣ膜５９のエッチングレートより小さいが、ビア６２の上部が露出しているので、エッチングされることによって、テーパ部６５が形成される。
【００６１】
次いで、残存する下層フォトレジスト膜６３とビア６２内に残存するフォトレジスト残渣６６を除去したのち、ＳｉＮ膜６１を除去するとともに、ビア６２内に露出するＳｉＣ膜５８を除去して第１Ｃｕ埋込配線５７を露出させる。
【００６２】
次いで、ビア６２及びトレンチ６４をＴａＮからなるバリア膜６７を介してＣｕで埋め込み、ＣＭＰ法によってＳｉＯＣ膜５９の表面が露出しないように研磨することによってプラグ６８及び第２Ｃｕ埋込配線６９を形成する。
【００６３】
以降は、必要とする多層配線層数に応じてビア形成用絶縁膜及び層間絶縁膜の堆積工程、配線用溝及びビアの形成工程、及び、ビア及び埋込配線の形成工程を繰り返すことによって半導体装置が完成する。
【００６４】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の各実施例に記載した、絶縁膜及びトリレベルマスクの材質、層厚、エッチング条件は単なる一例であり、必要とするデバイスサイズ等に応じて適宜設定されるものである。
【００６５】
例えば、上記の実施例２においては、エッチングガスとしてＣＦ4 とＡｒとの混合ガスを用いているが、ＣＦ4 とＯ2 の混合ガス或いはＣＦ4 とＣＨＦ3 の混合ガスを用いても良いものである。
【００６６】
また、上記の各実施例においては、２ＭＨｚと２７ＭＨｚの２周波の高周波を印加する高周波プラズマエッチャーを用いているが、このような高周波プラズマエッチャーに限られるものではなく、１周波の高周波を印加する高周波プラズマエッチャーでも良いものである。
【００６７】
また、上記の各実施例においては層間絶縁膜として低誘電率のＳｉＯＣ膜を用いているがＳｉＯＣ膜に限られるものではなく、比誘電率が３．５以下であれば、例えば、ＳｉＬＫ（ダウ・ケミカル社の登録商標）等の他の低誘電率膜を用いても良いものである。
【００６８】
さらには、層間絶縁膜は所謂低誘電率膜に限られるものではなく、ＴＥＯＳ−ＮＳＧ膜やＢＰＳＧ膜等の絶縁膜を用いても良いものであり、いずれの場合も、ビア内に充填される充填物のエッチングレートが層間絶縁膜のエッチングレートより低くなる条件でトレンチの形成工程を行えば良いものである。
【００６９】
また、上記の各実施例においては、ビア内充填物として、残渣の除去工程を簡単にするためにフォトレジストを用いているがフォトレジストに限られるものではなく、層間絶縁膜に対するエッチングレートを低くできるのであれば、ＳＯＧ膜等の他の材料を用いても良いものである。
【００７０】
また、上記の各実施例においては、エッチングストッパーとしてＳｉＣ膜を用いているがＳｉＣ膜に限られるものではなく、層間絶縁膜のエッチング条件に対してエッチングレートが小さいものであれば良く、例えば、ＳｉＣＮ膜を用いても良いものである。
【００７１】
ここで、再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  導電体層１上に層間絶縁膜２を形成する工程と、前記層間絶縁膜２に前記導電体層１に対するビア３を形成する工程と、前記ビア３を充填物７で埋め込む充填物埋め込み工程と、前記充填物７のエッチングレートが前記層間絶縁膜２のエッチングレートより遅い条件でエッチングを行うことによって前記層間絶縁膜２に配線溝６を形成すると同時に、前記ビア３の少なくとも上部５をテーパ形状に加工する工程と、前記ビア３と配線溝６を埋めるように導電体膜８を形成する工程と、前記導電体膜８が形成された表面を平坦化して埋込配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記２）  上記層間絶縁膜２と導電体層１との間にエッチングストッパー層を設けたことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  上記層間絶縁膜２がＳｉＯＣであり、上記充填物７がレジストであることを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）  上記エッチング工程が、ＣＦ4 のみをプラズマ化してエッチングする工程であることを特徴とする付記１乃至３のいずれか１に記載の半導体装置の製造方法。
（付記５）  上記エッチング工程が、ＣＨＦ3 ，Ａｒ，Ｏ2 の少なくとも一つとＣＦ4 との混合ガスをプラズマ化してエッチングする工程であることを特徴とする付記１乃至３のいずれか１に記載の半導体装置の製造方法。
（付記６）  付記１乃至５のいずれか１に記載の半導体装置の製造方法で製造された半導体装置であって、傾斜角が８０°〜９０°のほぼ垂直な側壁を有する下部４と、前記下部４の傾斜角より小さな傾斜角のテーパ状の側壁を有する上部５とからなるビア３及び前記ビアの上方に設けられた配線溝６を、前記ビア３と配線溝６に渡って一体となった導電体膜８で埋め込まれた埋込配線を有することを特徴とする半導体装置。
（付記７）  上記配線溝６とビア３とが、比誘電率が３．５以下の低誘電率膜に設けられているとともに、上記埋込配線を構成する導電体膜８が、バリヤメタルとＣｕとの積層構造膜からなることを特徴とする付記６記載の半導体装置。
（付記８）  上記ビア３の上部５のビア３全体に対する鉛直方向の比率が、３０〜１００％であることを特徴とする付記６または７に記載の半導体装置。
【産業上の利用可能性】
【００７２】
本発明の活用例としては、半導体集積回路装置における多層配線構造の形成工程が典型的なものであるが、半導体装置に限られるものではなく、強誘電体デバイスの配線工程や液晶デバイスの配線工程にも適用されるものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１の先ビアデュアルダマシン工程の途中までの説明図である。
【図３】本発明の実施例１の先ビアデュアルダマシン工程の図２以降の途中までの説明図である。
【図４】本発明の実施例１の先ビアデュアルダマシン工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の先ビアデュアルダマシン工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の先ビアデュアルダマシン工程の図５以降の途中までの説明図である。
【図７】本発明の実施例１の先ビアデュアルダマシン工程の図６以降の説明図である。
【図８】本発明の実施例２の先ビアデュアルダマシン工程の説明図である。
【図９】本発明の実施例３の先ビアデュアルダマシン工程を用いた半導体装置の途中までの製造工程の説明図である。
【図１０】本発明の実施例３の先ビアデュアルダマシン工程を用いた半導体装置の図９以降の製造工程の説明図である。
【符号の説明】
【００７４】
１  導電体層
２  層間絶縁膜
３  ビア
４  下部
５  上部
６  配線溝
７  充填物
８  導電体膜
１１  下層配線層
１２  ＳｉＣ層
１３  ＳｉＯＣ膜
１４  ＴＥＯＳ膜
１５  ＳｉＮ膜
１６  下層フォトレジスト膜
１７  ＳＯＧ膜
１８  ＢＡＲＣ膜
１９  ＡｒＦ用フォトレジスト膜
２０  開口部
２１  開口部
２２  ビア
２３  下層フォトレジスト膜
２４  ＴＥＯＳ膜
２５  ＫｒＦ用フォトレジスト膜
２６  開口部
２７  開口部
２８  トレンチ
２９  テーパ部
３０  フォトレジスト残渣
３１  バリア膜
３２  Ｃｕ
３３  プラグ
３４  埋込配線
３５  テーパ部
３６  フォトレジスト残渣
３７  埋込配線
４１  ｐ型シリコン基板
４２  素子分離絶縁膜
４３  ゲート絶縁膜
４４  ゲート電極
４５  ｎ型エクステンション領域
４６  サイドウォール
４７  ｎ型ソース・ドレイン領域
４８  Ｃｏシリサイド電極
４９  Ｃｏシリサイド電極
５０  ＳｉＯ2 膜
５１  ＢＰＳＧ膜
５２  ＳｉＣ膜
５３  バリア膜
５４  Ｗプラグ
５５  第１配線用絶縁膜
５６  バリア膜
５７  第１Ｃｕ埋込配線
５８  ＳｉＣ膜
５９  ＳｉＯＣ膜
６０  ＴＥＯＳ膜
６１  ＳｉＮ膜
６２  ビア
６３  下層フォトレジスト膜
６４  トレンチ
６５  テーパ部
６６  フォトレジスト残渣
６７  バリア膜
６８  プラグ
６９  第２Ｃｕ埋込配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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