(57)【要約】【課題】製造コスト上昇を抑える。【解決手段】信号処理システムであって、制御端子に与えられた制御信号に応じた遅延を、入力端子に入力された信号に与えて出力端子から出力する第１の遅延回路と、前記第１の遅延回路と同様に構成され、入力端子と出力端子とが接続された第２の遅延回路を有し、発振信号を出力する発振器と、前記発振器の発振信号に応じた信号と基準となる信号との間の位相を比較し、比較結果を示す信号を出力する位相比較回路と、前記位相比較回路の出力信号の低周波成分を、前記第１及び第２の遅延回路の制御信号として用いられるように出力するフィルタ回路とを有する。前記第１の遅延回路の入力端子に与えられ、その出力端子から出力された遅延した信号が、前記基準となる信号として前記位相比較回路に与えられている。【選択図】図７
2008236775.tif 000002
【特許請求の範囲】
【請求項１】
制御端子に与えられた制御信号に応じた遅延を、入力端子に入力された信号に与えて出力端子から出力する第１の遅延回路と、
前記第１の遅延回路と同様に構成され、入力端子と出力端子とが接続された第２の遅延回路を有し、発振信号を出力する発振器と、
前記発振器の発振信号に応じた信号と基準となる信号との間の位相を比較し、比較結果を示す信号を出力する位相比較回路と、
前記位相比較回路の出力信号の低周波成分を、前記第１及び第２の遅延回路の制御信号として用いられるように出力するフィルタ回路とを備え、
前記第１の遅延回路の入力端子に与えられ、その出力端子から出力された遅延した信号が、前記基準となる信号として前記位相比較回路に与えられている
ことを特徴とする信号処理システム。
【請求項２】
請求項１に記載の信号処理システムと、
記録情報を信号に変換するための読み出し手段と、
データ端子、クロック端子、及び出力端子を有するフリップフロップとを備え、
前記読み出し手段の出力信号が前記フリップフロップの前記データ端子に与えられ、前記発振器の前記発振信号に応じた信号が前記フリップフロップの前記クロック端子に与えられ、前記フリップフロップの前記出力端子から信号が取り出されることを特徴とする記録情報再生システム。
【請求項３】
請求項１に記載の信号処理システムと、
信号を受信するための受信手段と、
データ端子、クロック端子、及び出力端子を有するフリップフロップとを備え、
前記受信手段の出力信号が前記フリップフロップの前記データ端子に与えられ、前記発振器の前記発振信号に応じた信号が前記フリップフロップの前記クロック端子に与えられ、前記フリップフロップの前記出力端子から信号が取り出されることを特徴とする信号受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理システム、記録情報再生システムおよび信号受信システムに関する。
【背景技術】
【０００２】
ＤＶＤ（デジタルバーサタイルディスク）に代表される光ディスク、ＨＤＤのような磁気ディスク等の記録デバイスから信号を読み取る場合、または銅線ケーブルを用いた通信で信号を受信する場合などでは、読み取った信号、または受信する信号に、図１０（ａ）に示すように、微小なパルス幅のノイズパルスが重畳されることがある。従って、そのような場合には通常、図１０（ｂ）に示すように、記録デバイスまたは通信機器などの出力端子Ｔｏｕｔと、外部機器の入力端子Ｔｉｎとの間にアナログフィルタを設けることによって、ノイズパルスが除去された信号を得る方法が一般的である（例えば、非特許文献１を参照）。
【非特許文献１】"High Frequency Continuous Time Filters in Digital CMOS Processes", by Shanthi Pavan Yannis Tsividis, Kluwer Academic Publishers (2000)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、アナログフィルタは容量素子を有するため、アナログフィルタを含む集積回路を半導体チップ上に作製する場合には、アナログフィルタが半導体チップの大部分を占める。このため、半導体チップの製造コストを上昇させる不具合がある。
【０００４】
本発明は、上記不具合を解決するためになされた信号処理システム、記録情報再生システムおよび信号受信システムを提供する。
【課題を解決するための手段】
【０００５】
本発明の信号処理システムは、制御端子に与えられた制御信号に応じた遅延を、入力端子に入力された信号に与えて出力端子から出力する第１の遅延回路と、前記第１の遅延回路と同様に構成され、入力端子と出力端子とが接続された第２の遅延回路を有し、発振信号を出力する発振器と、前記発振器の発振信号に応じた信号と基準となる信号との間の位相を比較し、比較結果を示す信号を出力する位相比較回路と、前記位相比較回路の出力信号の低周波成分を、前記第１及び第２の遅延回路の制御信号として用いられるように出力するフィルタ回路とを備え、前記第１の遅延回路の入力端子に与えられ、その出力端子から出力された遅延した信号が、前記基準となる信号として前記位相比較回路に与えられている。
【０００６】
上記第１遅延回路は、直列に接続された複数の第１遅延回路であってもよい。
【０００７】
本発明の記録情報再生システムは、請求項１に記載の信号処理システムと、記録情報を信号に変換するための読み出し手段と、データ端子、クロック端子、及び出力端子を有するフリップフロップとを備え、前記読み出し手段の出力信号が前記フリップフロップの前記データ端子に与えられ、前記発振器の前記発振信号に応じた信号が前記フリップフロップの前記クロック端子に与えられ、前記フリップフロップの前記出力端子から信号が取り出される。
【０００８】
本発明の記録情報再生システムでは、読み出し手段によって読み出された記録情報を信号に変換する。得られた信号は、第１遅延回路に入力される。第１遅延回路は、以下に述べるように働く。
【０００９】
第１遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第１遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から再生信号を出力する。このため、本発明では、読み出し手段から出力される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた記録情報再生システムを構築することができる。
【００１０】
本発明の信号受信システムは、請求項１に記載の信号処理システムと、信号を受信するための受信手段と、データ端子、クロック端子、及び出力端子を有するフリップフロップとを備え、前記受信手段の出力信号が前記フリップフロップの前記データ端子に与えられ、前記発振器の前記発振信号に応じた信号が前記フリップフロップの前記クロック端子に与えられ、前記フリップフロップの前記出力端子から信号が取り出される。
【００１１】
本発明の信号受信システムでは、受信手段によって受信された信号は、第１遅延回路に入力される。第１遅延回路は、以下に述べるように働く。
【００１２】
第１遅延回路から出力された信号は、位相同期回路およびフリップフロップのデータ端子に入力される。位相同期回路に入力された信号は、第１遅延回路によってノイズパルスが取り除かれている。位相同期回路は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路から出力されたクロック信号は、フリップフロップのクロック端子に入力される。フリップフロップは、位相同期回路からクロック端子に入力されるクロック信号をトリガとして遅延回路からデータ端子に入力された信号をラッチし、出力端子から受信信号を出力する。このため、本発明では、受信手段で受信される信号に重畳されたノイズパルスが効率よく除去される。つまり、本発明によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【発明の効果】
【００１３】
本発明によれば、微小なパルス幅のノイズパルスを信号処理するための信号処理システムが得られる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本明細書中では、煩雑さを避けるために、各実施形態に共通する構成要素には同じ参照符号を用いることとする。
【００１５】
（参考形態１）
図１は、本参考形態の信号処理システムを示すブロック図である。
【００１６】
図１に示すように、本参考形態の信号処理システム１０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。
【００１７】
遅延回路１１は、後述する遅延回路１６と全く同じ回路構成を備えている。従って、遅延回路１１の動作および構成については、遅延回路１６の構成と共に後ほど説明する。
【００１８】
バイアス変換回路１２は、例えば、カレントミラー回路のように、位相同期回路１３からの制御信号の値を調整する機能を有する。
【００１９】
位相同期回路１３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００２０】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００２１】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。このことによって、遅延回路１６を含む回路１６ａは、発振器として機能する。以下の説明では、回路１６ａを発振器１６ａと称する。
【００２２】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００２３】
位相比較器１４は、分周器１７を経て得られる発振器１６ａの周波数と、端子ＢＴ１からの基準信号の周波数とを比較する。
【００２４】
低域フィルタ１５は、与えられた遮断周波数以下の位相比較器１４の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【００２５】
発振器１６ａについては、後ほど詳しく説明する。
【００２６】
分周器１７は、発振器１６ａの周波数の整数分の一となる周波数の出力信号を出力する。
【００２７】
位相同期回路１３では、位相比較器１４の出力信号は、低域フィルター１５を通過した後、発振器１６ａにフィードバックされる。このことによって、位相同期回路１３は、端子ＢＴ１からの基準信号の位相と発振器１６ａからの出力信号の位相とが正確に一致するように動作する。
【００２８】
ここで、発振器１６を詳しく説明する。図２（ａ）は、本参考形態の発振器１６ａの回路構成例を示す図であり、図２（ｂ）は、図２（ａ）に示す発振器１６ａが有する遅延素子の構成例を表す図である。
【００２９】
図２（ａ）に示すように、本参考形態の発振器１６ａは、遅延回路１６の出力部が、遅延回路１６の入力部にフィードバックされる構成となっている。ノードｎ１は、低域フィルタ１５の出力部に接続されており、ノードｎ２は、分周器１７の入力部に接続されている。
【００３０】
遅延回路１６は、奇数段（本参考形態では３段）直列接続された遅延素子１８を有し、最終段の遅延素子１８の出力部が最前段の遅延素子１８の入力部にフィードバックされる構成になっている。なお、上述したように、遅延回路１１もまた、奇数段（本参考形態では３段）直列接続された遅延素子１８を有し、最終段の遅延素子１８の出力部が最前段の遅延素子１８の入力部にフィードバックされる構成になっている。
【００３１】
図２（ｂ）に示すように、遅延素子１８は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、入力部がノードＳ１に、出力部がノードＳ２にそれぞれ接続されているインバータ回路と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのそれぞれのソース端子に設けられ、ノードＳ１に接続された、各トランジスタに流れ込む電流を制御する電圧制御電流源１９とを備えている。
【００３２】
ノードＳ３には、ノードｎ１を介して低域フィルタ１５の出力部が接続されており、低域フィルタ１５の出力信号によって、インバータ回路の遅延時間を電圧制御電流源１９が制御することができる構成となっている。
【００３３】
なお、発振器の発振周期Ｔの調節は、例えば、端子ＢＴ１から入力される基準信号の周期の変更、遅延回路１１および１６が有する遅延素子の構成の変更などにより行なうことができる。
【００３４】
本参考形態では、低域フィルタ１５の出力部から入力される遅延回路１６の遅延時間の制御信号（すなわち、発振器１６ａの周波数制御信号）を、位相同期回路１３の外部の遅延回路にバイアス変換回路１２を介して入力し、遅延回路をデジタルパルス除去のためのフィルタとして使用している。
【００３５】
図３は、本参考形態によるノイズパルスの除去効果を示す図である。図３（ａ）は、端子Ｔ１に入力される信号の波形を表しており、図３（ｂ）は、端子Ｔ２から出力される信号の波形を表している。
【００３６】
上述のように、本参考形態の信号処理システム１０は、位相同期回路の発信器に通常用いられる遅延回路を用いる簡単な構成である。このため、従来用いられているアナログフィルタよりも小型である。従って、半導体チップ上に集積回路として作製する場合にも、半導体チップを小型化でき、半導体チップの製造コストも低減できる。
【００３７】
本参考形態の信号処理システム１０では、遅延時間の制御信号が低域フィルタ１５から遅延回路１６に入力される構成としているが、図４に示す構成としてもよい。図４は、信号処理システム１０’を示すブロック図である。
【００３８】
図４に示すように、信号処理システム１０’は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３’とから構成されている。遅延回路１１およびバイアス変換回路１２は、上記信号処理システム１０で説明したものであり、ここでは説明を省略する。
【００３９】
位相同期回路１３’は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００４０】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されており、低域フィルタ１５の出力部は、バイアス変換回路１２の入力部に接続されている。
【００４１】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、バイアス変換回路１２の出力部に接続されており、バイアス変換回路１２の出力部から遅延時間の制御信号を受け取る構成となっている。
【００４２】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００４３】
つまり、信号処理システム１０’は、信号処理システム１０とほぼ同じ構成であり、遅延時間の制御信号がバイアス変換回路１２を通して遅延回路１６に入力される構成となっている点でのみ異なる。
【００４４】
従来用いられているアナログフィルタでは、そのカットオフ周波数を制御するために、図１０（ｂ）に示すように、カットオフ周波数制御回路が接続されている。しかしながら、アナログフィルタにおいてカットオフ周波数の切り替えを、カットオフ周波数制御回路の応答速度とほぼ同等の速度で行なうことは非常に困難である。
【００４５】
（参考形態２）
図５は、本参考形態の信号処理システムを示す図である。
【００４６】
図５に示すように、本参考形態の信号処理システム２０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられたｎ個（ｎは２以上の整数）の遅延回路１１と、各遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続された位相同期回路１３とから構成されている。
【００４７】
各遅延回路１１は、上記参考形態１と同様に、遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２および位相同期回路１３もまた、上記参考形態１と全く同様の構成である。
【００４８】
つまり、本参考形態の信号処理システム２０は、ｎ個の遅延回路１１を備えており、バイアス変換回路１２が各遅延回路１１に接続されている点でのみ、上記参考形態１の信号処理システム１０と異なる。
【００４９】
（参考形態３）
図６は、本参考形態の信号処理システムを示す図である。
【００５０】
図６に示すように、本参考形態の信号処理システム３０は、信号入力端子Ｔ１と信号出力端子Ｔ２との間に設けられた遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、バイアス変換回路１２に接続されたディレイロックループ回路２３とから構成されている。
【００５１】
遅延回路１１は、上記参考形態１と同様に、遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２もまた、上記参考形態１と全く同様の構成である。
【００５２】
つまり、本参考形態の信号処理システム３０は、位相同期回路１３の代わりにディレイロックループ回路２３を備えている点でのみ、上記参考形態１の信号処理システム１０と異なる。
【００５３】
ディレイロックループ回路２３は、基準信号が入力される端子ＢＴ１に接続された位相比較器１４および遅延回路１６と、低域フィルタ１５と、分周器１７とから構成されている。
【００５４】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００５５】
遅延回路１６の出力部は、端子ＢＴ１に接続されている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。
【００５６】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００５７】
位相比較器１４は、分周器１７を経て得られる発振器１６ａの周波数と、端子ＢＴ１からの基準信号の周波数とを比較する。
【００５８】
低域フィルタ１５は、与えられた遮断周波数以下の位相比較器１４の出力信号を伝送し、他のすべての信号を大幅に減衰させる。
【００５９】
分周器１７は、遅延回路１６からの出力信号の周波数の整数分の１となる周波数の出力信号を出力する。
【００６０】
ディレイロックループ回路２３では、位相比較器１４の出力信号は、低域フィルター１５を通過した後、遅延回路１６に遅延時間の制御信号として入力される。このことによって、ディレイロックループ回路２３は、端子ＢＴ１からの基準信号の位相と遅延回路１６からの出力信号の位相とのズレ（つまり、遅延回路１６の遅延時間）が一定に保たれるように動作する。
【００６１】
ディレイロックループ回路２３において、遅延回路１６の遅延時間がＤであるとすると、遅延回路１６と全く同じ制御信号が入力された遅延回路１１でも、遅延時間が必ずＤになる。さらに、これは、遅延時間Ｄ未満のパルス幅の信号を遅延回路１１に入力しても出力に伝達されない、すなわち、遅延回路１１がＤより短い時間で信号を伝達できないことを意味している。
【００６２】
従って、本参考形態では、遅延回路１１に入力される周期Ｔの入力信号にノイズパルスが重畳されていたとしても、ノイズパルスのパルス幅が遅延回路１１の遅延時間Ｄ未満（但し、Ｄ＜Ｔ／２）であれば、遅延回路１１がノイズ除去フィルタとして働き、遅延回路１１の出力にはノイズパルスは出力されない。
【００６３】
なお、本参考形態の信号処理システム３０においても、上記参考形態２と同様に、遅延回路１１が複数個（ｎ個：ｎは２以上の整数）設けられており、バイアス変換回路１２が各遅延回路１１に接続されている構成としてもよい。
【００６４】
このことによって、上記参考形態２と同様に、バイアス変換回路１２が接続された遅延回路１１をｎ個直列接続することによって、ｎ個の遅延回路１１のうちのどれか１つでも遅延回路１６と特性が一致していれば、所望のパルス幅未満のノイズパルスを確実に除去することができる。従って、ノイズパルス除去の精度を向上させることが可能である。
【００６５】
（実施形態１）
図７は、本実施形態の信号処理システムを示す図である。
【００６６】
図７に示すように、本実施形態の信号処理システム４０は、遅延回路１１と、遅延回路１１に接続されたバイアス変換回路１２と、遅延回路１１およびバイアス変換回路１２のいずれにも接続された位相同期回路１３とから構成されている。
【００６７】
遅延回路１１は、上記参考形態１と同様に、位相同期回路１３に設けられた遅延回路１６と全く同じ回路構成を備えており、図２（ａ）および（ｂ）に示すものである。バイアス変換回路１２もまた、上記参考形態１と全く同様の構成である。
【００６８】
位相同期回路１３は、信号入力端子Ｔ１に接続された位相比較器１４と、低域フィルタ１５と、遅延回路１６と、分周器１７とから構成されている。
【００６９】
低域フィルタ１５の入力部は、位相比較器１４の出力部に接続されている。
【００７０】
遅延回路１６の出力部は、遅延回路１６の入力部にフィードバックされている。さらに、遅延回路１６は、低域フィルタ１５の出力部に接続されており、低域フィルタ１５の出力部から遅延時間の制御信号を受け取る構成となっている。つまり、上記参考形態１と同様に、遅延回路１６を用いて発振器１６ａが設けられている。
【００７１】
分周器１７の入力部は、遅延回路１６の出力部に接続されており、分周器１７の出力部は、位相比較器１４に接続されている。
【００７２】
つまり、本実施形態の信号処理システム４０は、基準信号が入力される端子ＢＴ１の代わりに、遅延回路１１の出力部が位相同期回路１３の入力部（位相比較器１４の入力部）に接続されている点でのみ、上記参考形態１の信号処理システム１０と異なる。
【００７３】
ここで、本実施形態の信号処理システム４０に適用されている原理を説明する。
【００７４】
本実施形態の信号処理システム４０において、発振器１６ａが、周期Ｔで発振したとすると、信号は遅延回路１６を周期Ｔの間にＨｉｇｈからＬｏｗ（立ち下がり）とＬｏｗからＨｉｇｈ（立ち上がり）の２回伝わる。このため、遅延回路１６の遅延時間はＴ／２である。これは、周期Ｔで発振する発振器１６ａの遅延回路１６と全く同じ制御信号が入力される遅延回路１１でも、遅延時間が必ずＴ／２になることを意味する。
【００７５】
一般に位相同期回路は、入力信号にノイズパルスが重畳された場合、アンロック状態になり、同期したクロック信号を出力することができない。
【００７６】
しかし、本実施形態の信号処理システム４０では、遅延回路１１の出力部が位相同期回路１３の入力部（位相比較器１４の入力部）に接続されている。このことによって、位相同期回路１３にノイズパルスが入力される前に、遅延回路１１によってノイズパルスが取り除かれる。このため、位相同期回路１３のノイズパルスに対する耐性が大幅に向上する。従って、本実施形態の信号処理システム４０によれば、たとえ入力信号にノイズパルスが重畳されていたとしても、問題なく同期したクロック信号の出力が得られる、非常にノイズ耐性の高い位相同期回路を実現できる。
【００７７】
（実施形態２）
上記実施形態１の信号処理システム４０は、さまざまな用途に用いることができる。本実施形態では、信号処理システム４０の用途の一例として、ＤＶＤなどの光ディスクに記録された情報から読み出される信号を再生するシステム（以下、ディスク再生システムと称する）を説明する。なお、本実施形態では、情報記録媒体として光ディスクを用いたディスク再生システムを説明するが、これに限定されない。例えば、情報記録媒体として、磁性体を利用した磁気テープ、フレキシブルディスクなどの他、ＥＥＰＲＯＭなどの不揮発性メモリを用いる再生システムにも全く同様に適用可能である。
【００７８】
図８は、本実施形態の信号処理機能を有するクロック抽出回路が設けられたディスク再生システムを示す図である。
【００７９】
図８に示すように、本実施形態のディスク再生システム５０は、ディスク５１（例えば、ＤＶＤ、ＣＤなど）に記録された情報を読み出すための読み出し手段５２（例えば、光ピックアップなど）と、読み出し手段５２に接続された信号増幅手段５３と、信号増幅手段５３に接続された信号処理システム４０と、信号処理システム４０に接続されたフリップフロップ５４とから構成されている。
【００８０】
読み出し手段５２は、ディスク５１上の記録情報を読み出して信号に変換する。得られた信号は、信号増幅手段５３を用いて増幅される。増幅された信号は、上記実施形態１の信号処理システム４０の遅延回路１１に入力される。
【００８１】
遅延回路１１は、上記実施形態１で述べたように、ノイズパルスを除去するように働く。
【００８２】
遅延回路１１から出力された信号は、位相同期回路１３およびフリップフロップ５４のデータ端子Ｄに入力される。位相同期回路１３に入力された信号は、遅延回路１１によってノイズパルスが取り除かれている。位相同期回路１３は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路１３から出力されたクロック信号は、フリップフロップ５４のクロック端子ＣＫに入力される。
【００８３】
フリップフロップ５４は、位相同期回路１３からクロック端子ＣＫに入力されるクロック信号をトリガとして遅延回路１１からデータ端子Ｄに入力された信号をラッチし、出力端子Ｑから端子Ｔ３に再生信号を出力する。
【００８４】
一般に、ＤＶＤ等のディスクに記録された情報から読み出された信号には、微小幅のノイズパルスが重畳されやすい。従って、本実施形態のように、ディスク再生システムに信号処理システムを採用することによって、ディスクから読み出された信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れたディスク再生システムを構築することができる。
【００８５】
（実施形態３）
本実施形態では、上記実施形態１の信号処理システム４０の用途の一例として、ケーブルを用いた信号受信システムを説明する。
【００８６】
図９は、本実施形態の信号処理機能を有するクロック抽出回路が設けられた信号受信システムを示す図である。
【００８７】
図９に示すように、本実施形態の信号受信システム６０は、金属、あるいは光ファイバー等で作製されたケーブルを介して送信手段に接続されたスライサ６３と、スライサ６３に接続された信号処理システム４０と、信号処理システム４０に接続されたフリップフロップ６４とから構成されている。
【００８８】
スライサ６３は、送信手段からケーブルを通じて伝送される信号を２値化する。２値化された信号は、上記実施形態１の信号処理システム４０の遅延回路１１に入力される。
【００８９】
遅延回路１１は、上記実施形態１で述べたように、ノイズパルスを除去するように働く。
【００９０】
遅延回路１１から出力された信号は、位相同期回路１３およびフリップフロップ６４のデータ端子Ｄに入力される。位相同期回路１３に入力された信号は、遅延回路１１によってノイズパルスが取り除かれている。位相同期回路１３は、ノイズパルスが取り除かれた入力された信号から、入力された信号に同期したクロック信号を生成し、出力する。位相同期回路１３から出力されたクロック信号は、フリップフロップ６４のクロック端子ＣＫに入力される。
【００９１】
フリップフロップ６４は、位相同期回路１３からクロック端子ＣＫに入力されるクロック信号をトリガとして遅延回路１１からデータ端子Ｄに入力された信号をラッチし、出力端子Ｑから端子Ｔ３に再生信号を出力する。
【００９２】
送信手段から出力された信号は、金属、あるいは光ファイバー等で作られた有線ケーブルを通り、スライサ６３で２値化される。このとき、送信手段と受信するスライサ６３との間の距離は通常離れており、グランドレベルも異なっている。従って、グランドノイズ等の影響でスライサ６３から出力される信号には微小なパルス幅のノイズパルスが重畳されることが多い。従って、本実施形態のように、信号受信システムに信号処理システムを採用することによって、スライサ６３から出力される信号に重畳されたノイズパルスを効率よく除去することができる。つまり、本実施形態によれば、非常にノイズ耐性に優れた信号受信システムを構築することができる。
【図面の簡単な説明】
【００９３】
【図１】図１は、信号処理システムを示すブロック図である。
【図２】図２（ａ）は、発振器の回路構成例を示す図であり、図２（ｂ）は、図２（ａ）に示す発振器が有する遅延素子の構成例を表す図である。
【図３】図３（ａ）および図３（ｂ）は、ノイズパルスの除去効果を示す図である。
【図４】図４は、信号処理システムを示すブロック図である。
【図５】図５は、信号処理システムを示すブロック図である。
【図６】図６は、信号処理システムを示すブロック図である。
【図７】図７は、信号処理システムを示すブロック図である。
【図８】図８は、ディスク再生システムを示すブロック図である。
【図９】図９は、信号受信システムを示すブロック図である。
【図１０】図１０（ａ）は、微小なパルス幅のノイズパルスが重畳された信号を表す波形図であり、図１０（ｂ）は、ノイズパルスを除去するための従来の回路構成を表すブロック図である。
【符号の説明】
【００９４】
１０、１０’、２０、３０、４０  信号処理システム
１１、１６  遅延回路
１２  バイアス変換回路
１３  位相同期回路
１４  位相比較器
１５  低域フィルタ
１６ａ  発振器
１７  分周器
１８  遅延素子
１９  電圧制御電流源
２３  ディレイロックループ回路
５０  ディスク再生システム
５１  ディスク
５２  読み取り手段
５３、６３  信号増幅手段
５４、６４  フリップフロップ
６０  信号受信システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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