(57)【要約】【課題】クロストークノイズを抑制し誤作動を防止できるようにした半導体装置およびその製造方法を提供する。【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に設けられたＳｉ層１２と、ＭＯＳ領域のＳｉ層１２の底面および側面を覆う絶縁分離層５、６を備える。絶縁分離層５は、絶縁膜５ａおよび導電層５ｂからなり、ＭＯＳ領域のＳｉ層１２と他領域のＳｉ層１２との間を絶縁分離する。また、絶縁分離層６は、絶縁膜６ａおよび導電層６ｂからなり、Ｓｉ層１２とＳｉ基板１との間を絶縁分離する。導電層５ｂ、６ｂは、金属または低抵抗半導体からなるので、ＭＯＳ領域のＳｉ層１２と他領域のＳｉ層１２との間、および、Ｓｉ層１２と半導体基板との間で電気力線を遮断することができる。【選択図】図１
2008112900.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた半導体層と、
所定領域の前記半導体層の底面と側面とを覆って、当該所定領域の前記半導体層を前記半導体基板および他領域の前記半導体層の両方から絶縁分離する絶縁分離層と、を備え、
前記絶縁分離層は、導電層と、当該導電層を両側から挟む絶縁膜とを有することを特徴とする半導体装置。
【請求項２】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
前記第１溝の底面および側面に第１絶縁膜を形成し、続いて、当該第１絶縁膜が形成された前記第１溝内に第１導電層を形成することによって、前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部内の上下の面と、前記第２溝の底面および側面とにそれぞれ第２絶縁膜を形成する工程と、
前記第２絶縁膜が形成された前記空洞部内と前記第２溝内とにそれぞれ第２導電層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１導電層および前記第２導電層の材質はそれぞれ高融点金属であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電層の材質は高融点金属であり、
前記第２導電層を形成する工程では、
前記第２絶縁膜が形成された前記空洞部内に機能性液体を導入し、続いて、当該機能性液体に加熱処理を施してその溶媒成分を蒸発させることによって、前記第２導電層を形成する、ことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１導電層または前記第２導電層の少なくとも一方の電位を固定するための電位固定用コンタクト電極を形成する工程、をさらに含むことを特徴とする請求項２から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１導電層または前記第２導電層の少なくとも一方を熱容量の大きい物質に接続する放熱用コンタクト電極を形成する工程、をさらに含むことを特徴とする請求項２から請求項５の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ構造を有する半導体装置とその製造方法に関し、特に、ＳＯＩ−ＣＭＯＳとバイポーラデバイスの混載、デジタル回路とアナログ回路の混載、あるいは、低電圧・低電流駆動回路と高電圧・高電流駆動回路の混載からなる半導体装置等においてノイズ低減に有効な技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（即ち、ＢＯＸ層）を形成する。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、バルク構造とＳＯＩ構造とを同一基板上に混載した場合、ＳＯＩ構造を持つ回路ブロックは他の回路ブロックとの電流的遮断に優れるものの、高電圧ノイズの影響を受け易く信頼性低下の原因になるおそれがあった。特に、低電圧・低パワー駆動のＭＯＳＦＥＴ等のＳＯＩ回路ブロックは、同一基板に配置されている高電圧駆動回路ブロックの電圧ノイズの影響を受けやすく、ＢＯＸ層上のＳＯＩ層裏面（即ち、ＳＯＩ層のうちのＢＯＸ層に近接した部分）が反転して、誤作動するおそれがあった。
そこで、この発明は、このような事情に鑑みてなされたものであって、素子間や回路ブロック間のクロストークノイズを抑制し誤作動を防止できるようにした半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００４】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、半導体基板と、前記半導体基板上に設けられた半導体層と、所定領域の前記半導体層の底面と側面とを覆って、当該所定領域の前記半導体層を前記半導体基板および他領域の前記半導体層の両方から絶縁分離する絶縁分離層と、を備え、前記絶縁分離層は、導電層と、当該導電層を両側から挟む絶縁膜とを有することを特徴とするものである。ここで、「導電層」の材質は、金属または低抵抗半導体である。また、本発明の「絶縁分離する」とは、電流的のみならず電気力線的にも絶縁した状態を保持できるように分離することである。
発明１の半導体装置によれば、所定領域の半導体層と他領域の半導体層との間で生じる電気力線や、半導体層と半導体基板との間で生じる電気力線を絶縁分離層で遮断することができ、これらの間でそれぞれクロストークノイズを抑制することができる。これにより、半導体装置の誤作動を防止することができる。
【０００５】
〔発明２〕  発明２の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝の底面および側面に第１絶縁膜を形成し、続いて、当該第１絶縁膜が形成された前記第１溝内に第１導電層を形成することによって、前記第２半導体層を支持する支持体を前記第１溝内に形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い特定のエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内の上下の面と、前記第２溝の底面および側面とにそれぞれ第２絶縁膜を形成する工程と、前記第２絶縁膜が形成された前記空洞部内と前記第２溝内とにそれぞれ第２導電層を形成する工程と、を含むことを特徴とするものである。ここで、「第１導電層」および「第２導電層」の材質は、金属または低抵抗半導体である。
【０００６】
発明２の半導体装置の製造方法によれば、第１絶縁膜および第１導電層を含んで構成される支持体によって、所定領域の第２半導体層と他領域の第２半導体層との間を絶縁分離することができ、当該間で生じる電気力線を遮断することができる。また、第２絶縁膜および第２導電層によって、第２半導体層と半導体基板との間を絶縁分離することができ、当該間で生じる電気力線を遮断することができる。従って、これらの間でそれぞれクロストークノイズを抑制することができ、半導体装置の誤作動を防止することができる。
【０００７】
〔発明３〕  発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記第１導電層および前記第２導電層の材質はそれぞれ高融点金属であることを特徴とするものである。ここで、「高融点金属」としては、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ2）、モリブテンシリサイド（ＭＯＳｉ2）、タンタル（Ｔａ）、タンタルシリサイド（ＴａＳｉ2）、タンタルナイトライド（ＴａＮ）等が挙げられる。
発明３の半導体装置の製造方法によれば、第２半導体層上に例えばゲート絶縁膜を形成する際に、第１、第２導電層の溶融を防止することができる。また、金属は熱伝導性に優れているので、デバイス動作時に第２半導体層で生じた熱を外部に効率良く放散することが可能である。
【０００８】
〔発明４〕  発明４の半導体装置の製造方法は、発明２または発明３の半導体装置の製造方法において、前記第２導電層の材質は高融点金属であり、前記第２導電層を形成する工程では、前記第２絶縁膜が形成された前記空洞部内に機能性液体を導入し、続いて、当該機能性液体に加熱処理を施してその溶媒成分を蒸発させることによって、前記第２導電層を形成する、ことを特徴とするものである。このような方法であれば、第２導電層の成膜材料を空洞部内の奥深いところまで行き届かせることが可能であり、空洞部内を隙間なく埋め込むことが可能である。
【０００９】
〔発明５〕  発明５の半導体装置の製造方法は、発明２から発明４の何れか一の半導体装置の製造方法において、前記第１導電層または前記第２導電層の少なくとも一方の電位を固定するための電位固定用コンタクト電極を形成する工程、をさらに含むことを特徴とするものである。このような方法であれば、第１導電層および第２導電層により、周辺のデバイスや基板からの電気力線を完全に遮断できる。従って、クロストークノイズの低減効果をさらに高めることができる。
【００１０】
〔発明６〕  発明６の半導体装置の製造方法は、発明２から発明５の何れか一の半導体装置の製造方法において、前記第１導電層または前記第２導電層の少なくとも一方を熱容量の大きい物質に接続する放熱用コンタクト電極を形成する工程、をさらに含むことを特徴とするものである。このような方法であれば、デバイス動作時の第１導電層または第２導電層による放熱効果をさらに高めることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（ａ）は、本発明の実施の形態に係る半導体装置の構成例を示す平面図、図１（ｂ）は、図１（ａ）をＸ−Ｘ´線で切断したときの断面図、図１（ｃ）は、図１（ａ）をＹ−Ｙ´線で切断したときの断面図である。
図１（ａ）〜（ｃ）に示すように、この半導体装置は、シリコン（Ｓｉ）基板１と、Ｓｉ基板１上に形成された絶縁分離層５、６と、絶縁分離層６上に形成されたＳｉ層１２と、Ｓｉ層１２上に形成されたＭＯＳトランジスタ５０と、Ｓｉ基板１上の全面に形成されてＭＯＳトランジスタ５０を覆う層間絶縁膜６１と、ＭＯＳトランジスタ５０のゲート電極５３を層間絶縁膜６１上に引き出すための第１のコンタクト電極６３と、絶縁分離層５の電位を所定値に固定するための第２のコンタクト電極６５と、絶縁分離層５、６同士を電気的に接続するための第３のコンタクト電極６７と、を含んだ構成となっている。この図では、図面の複雑化を回避するため、ＭＯＳＦＥＴソース・ドレインの引き出し電極の記入を省略している。
【００１２】
ここで、絶縁分離層５は、ＭＯＳトランジスタ５０が形成された領域（以下、ＭＯＳ領域という。）のＳｉ層１２と、他領域のＳｉ層１２とを水平方向で絶縁分離するための層（即ち、素子分離層）であり、高融点金属または低抵抗半導体からなる導電層５ｂと、この導電層５ａを断面視で左右の側から挟みこむ絶縁膜５ａとで構成されている。また、絶縁分離層６は、ＭＯＳ領域のＳｉ層１２と、Ｓｉ基板１とを深さ方向で絶縁分離するための層（即ち、ＢＯＸ層）であり、高融点金属または低抵抗半導体からなる導電層６ｂと、この導電層６ａを断面視で上下の側から挟みこむ絶縁膜６ａとで構成されている。図１（ａ）〜（ｃ）に示すように、ＭＯＳ領域のＳｉ層１２は、絶縁分離層５によって平面方向から囲まれ、且つ、絶縁分離層６によって深さ方向から囲まれた構造となっている。
【００１３】
なお、導電層５ｂ、６ｂが高融点金属からなる場合は、その材質は例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ2）、モリブテンシリサイド（ＭＯＳｉ2）、タンタル（Ｔａ）、タンタルシリサイド（ＴａＳｉ2）またはタンタルナイトライド（ＴａＮ）である。導電層５ｂ、６ｂが低抵抗半導体からなる場合は、その材質は例えばリン等のＮ型不純物が添加されたＮ＋ドープドポリシリコン（Ｎ＋Ｐｏｌｙ  Ｓｉ）である。また、絶縁膜５ａ、５ｂは、例えばシリコン酸化（ＳｉＯ2）膜またはシリコン窒化（ＳｉＮ）膜である。次に、上記構造を有する半導体装置の製造方法について説明する。
【００１４】
図２〜図１３は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。詳しくは、図２（ａ）〜図１３（ａ）は、図１（ｂ）に示したＸ−Ｘ´断面構造を形成するまでの過程を示す図である。また、図２（ｂ）〜図１３（ｂ）は、図１（ｃ）に示したＹ−Ｙ´断面構造を形成するまでの過程を示す図である。
図２（ａ）および（ｂ）に示すように、まず始めに、単結晶のＳｉ基板１上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層１１と単結晶のＳｉ層１２とを順次積層する。これらＳｉＧｅ層１１およびＳｉ層１２は、例えばエピタキシャル成長法で形成する。ＳｉＧｅ層１１およびＳｉ層１２の膜厚は、例えば１〜２００ｎｍ程度とする。次に、Ｓｉ層１２を熱酸化あるいはＣＶＤ法により表面にＳｉＯ2膜２１を形成する。そして、ＣＶＤ法により、ＳｉＯ2膜２１上の全面にシリコン窒化（ＳｉＮ）膜２３を形成する。このＳｉＮ膜２３は、Ｓｉ層１２の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際にストッパー層としても機能する。
【００１５】
次に、図３（ａ）および（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ＳｉＮ膜２３、ＳｉＯ2膜２１、Ｓｉ層１２およびＳｉＧｅ層１１をパターニングすることにより、Ｓｉ基板１の表面を露出させる溝３１を形成する。なお、溝３１を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしてもよい。また、溝３１の配置位置はＳｉ層１２における素子分離領域の一部に対応させる。
【００１６】
次に、図４（ａ）および（ｂ）に示すように、溝３１の底面および側面を含むＳｉ基板１上の全面に絶縁膜５ａを形成する。上述したように、この絶縁膜５ａは例えばＳｉＯ2膜またはＳｉＮ膜であり、熱酸化またはＣＶＤ法で形成する。そして、図５（ａ）および（ｂ）に示すように、ＣＶＤ法により基板全面が覆われるようにして溝３１内に導電層５ｂを成膜する。ここで、導電層５ｂは、高融点金属または低抵抗半導体である。上述したように、導電層５ｂとして高融点金属を用いる場合には、例えば、Ｗ、ＷＳｉ2、ＭＯＳｉ2、Ｔａ、ＴａＳｉ2またはＴａＮを成膜する。また、導電層５ｂとして低抵抗半導体を用いる場合には、例えば、リン等のＮ型不純物が添加されたＮ＋Ｐｏｌｙ  Ｓｉを成膜する。なお、この導電層５ｂと絶縁膜５ａとによってＳＢＳＩ法の支持体が構成され、後の工程でＳｉＧｅ層１１をエッチングする際には、この支持体によってＳｉ層１２がＳｉ基板１上で支持されることとなる。
【００１７】
次に、導電層５ｂを例えばＣＭＰにより平坦化して溝３１内にのみ導電層を残し、溝３１以外の絶縁膜上から導電層を取り除く。そして、図６（ａ）および（ｂ）に示すように、Ｓｉ基板１上の全面に、耐エッチング性に優れた（即ち、フッ硝酸溶液に対してエッチングされにくい）絶縁膜２５を形成する。例えば、絶縁膜２５としてＳｉＯ2膜またはＳｉＮ膜をＣＶＤ法で形成する。この時、支持体は、導電層５ｂ、絶縁膜５ａ、及び、絶縁膜２５から構成される。
【００１８】
次に、図７（ａ）および（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁膜２５、ＳｉＮ膜２３、ＳｉＯ2膜２１、Ｓｉ層１２およびＳｉＧｅ層１１をパターニングすることにより、Ｓｉ基板１の表面を露出させる溝３５を形成する。なお、溝３５を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしてもよい。また、溝３５の配置位置はＳｉ層１２における素子分離領域の一部に対応させ、その向きは例えば前に形成した溝３１の形成方向と平面視で概略直交する方向とする。
【００１９】
次に、図８（ａ）および（ｂ）に示すように、溝３５を介してＳｉＧｅ層１１をエッチング除去し、Ｓｉ基板１とＳｉ層１２との間に空洞部３７を形成する。ここで、溝３１（図３（ａ）参照）内には絶縁膜５ａおよび導電層５ｂからなる支持体が設けられているので、ＳｉＧｅ層１１が除去された場合においても、Ｓｉ層１２をＳｉ基板１上で支持することが可能である。また、溝３１とは別に溝３５が設けられているので、Ｓｉ層１２下のＳｉＧｅ層１１にエッチングガスまたはエッチング液を接触させることが可能となる。このため、Ｓｉ層１２の品質を損なうことなく、Ｓｉ基板１とＳｉ層１２との間に空洞部３７を形成することが可能となる。なお、ＳｉＧｅ層１１のエッチングにはフッ硝酸溶液を用いると良い。これにより、Ｓｉ基板１およびＳｉ層１２のエッチングを十分に抑制しつつ、ＳｉＧｅ層１１だけをエッチング除去することができる。導電層５ｂのエッチング耐性が無い場合には、溝３５を開口する位置を、導電層５ｂの存在位置と平面的に重ならないようにする。これにより、導電層５ｂのエッチングを回避できる。
【００２０】
次に、図９（ａ）および（ｂ）に示すように、空洞部３７内の上下の面（即ち、空洞部３７に面するＳｉ基板１の表面と、Ｓｉ層１２の裏面）と、溝３５の底面および側面（即ち、溝３５に面するＳｉ基板１の表面と、ＳｉＮ膜２３、ＳｉＯ2膜２１、Ｓｉ層１２の各側面）にそれぞれ絶縁膜６ａを形成する。上述したように、この絶縁膜６ａは例えばＳｉＯ2膜またはＳｉＮ膜であり、熱酸化またはＣＶＤ法で形成する。
【００２１】
次に、図１０（ａ）および（ｂ）に示すように、空洞部内に導電層６ｂを形成する。導電層６ｂとして低抵抗半導体を用いる場合には、例えばＮ＋Ｐｏｌｙ  ＳｉをＣＶＤ法で成膜する。また、導電層６ｂとして高融点金属を用いる場合には、例えば、ＷＳｉ2、ＭＯＳｉ2、Ｔａ、ＴａＳｉ2またはＴａＮを、ＣＶＤ法または液体金属の埋め込み法で形成する。
【００２２】
ここで、液体金属の埋め込み法について説明する。まず始めに、図９（ａ）および（ｂ）において、Ｓｉ基板１を所定の薬液に浸漬して、空洞部３７内を含む基板全体を親液性化する。ここで、所定の薬液としては例えば下記Ａ）〜Ｄ）の何れか一を使用する。
Ａ）過酸化水素水（Ｈ2Ｏ2＋Ｈ2Ｏ）
Ｂ）アンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）
Ｃ）硫酸過水（Ｈ2ＳＯ4＋Ｈ2Ｏ2＋Ｈ2Ｏ）
Ｄ）塩酸過水（ＨＣｌ＋Ｈ2Ｏ2＋Ｈ2Ｏ）
【００２３】
次に、図９（ａ）および（ｂ）において、例えばＳｉ基板１の上方から絶縁膜２５の表面に向けてＡｒ又はＦをイオン注入してその表面を疎液性化する。このイオン注入工程では、不純物分布の深さ（Ｒｐ：ｐｒｏｊｅｃｔ  ｒａｎｇｅ）が絶縁膜２５の表面付近となるように、注入エネルギーを低めに調整しておく。これにより、絶縁膜２５の表面と、溝３５の底面だけに不純物がイオン注入され、その表面が疎液性化される。空洞部３７内には不純物はほとんど到達しないので、空洞部内は親液性のままである。なお、この疎液性化の処理はイオン注入に限られることはなく、例えばＡｒプラズマ処理でも良い。ここで、Ａｒプラズマ処理とは、Ａｒプラズマ雰囲気にＳｉ基板１を晒してその表面にダメージを与える処理のことである。
【００２４】
次に、溝３５を通して空洞部３７内に機能性液体を導入する。ここで、機能性液体としては例えば下記ａ）〜ｃ）の何れか一を使用する。
ａ）金属粒子若しくは半導体粒子を溶媒に分散させた液体
ｂ）ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）溶液
ｃ）液体高次シラン溶液、シクロペンタシランおよびシリルシクロペンタシランより選ばれるシリコン化合物と不活性の有機媒体との混合溶液
機能性液体を空洞部３７内に導入する方法としては、例えば、スピンコーティングや、インクジェット等がある。そして、空洞部３７内を機能性液体で満たした後は、Ｓｉ基板１にアニール処理を施して機能性液体に含まれる溶媒成分を蒸発させ、機能性液体を固形化させる。これにより、液体金属の埋め込み法を終了する。
【００２５】
次に、図１０（ａ）および（ｂ）において、ＣＭＰやエッチバック、またはウエットエッチングによって、Ｓｉ基板１の上方全面に平坦化処理を施して、溝以外のＳｉ基板１上から導電層６ｂ、絶縁膜２５および絶縁膜５ａを順次除去する。このとき、ＳｉＮ膜２３が平坦化処理のストッパーとして機能する。続いて、ＳｉＮ膜２３を例えば熱リン酸を用いたウエットエッチングで除去し、ＳｉＯ2膜２１を例えばフッ酸溶液を用いたウエットエッチングで除去する。このようにして、図１１（ａ）および（ｂ）に示すように、Ｓｉ層１２の表面を露出させる。
次に、図１２（ａ）および（ｂ）に示すように、Ｓｉ層１２を熱酸化してその表面にゲート絶縁膜５１を形成する。次に、ＣＶＤ法により、ゲート絶縁膜５１上に例えばＮ＋Ｐｏｌｙ  Ｓｉを形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、このＮ＋Ｐｏｌｙ  Ｓｉをパターニングして、ゲート電極５３を形成する。
【００２６】
次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１２内にイオン注入して、ゲート電極５３両側のＳｉ層１２にそれぞれ低濃度不純物導入層からなるＬＤＤ層（図示せず）を形成する。次に、ＣＶＤ法により、ＬＤＤ層が形成されたＳｉ層１２上に絶縁膜を形成し、この絶縁膜をエッチバックして、ゲート電極５３の側壁にサイドウォール（図示せず）を形成する。そして、ゲート電極５３およびサイドウォールをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１２内にイオン注入して、ソースおよびドレイン（図示せず）を形成する。
【００２７】
次に、図１３（ａ）および（ｂ）に示すように、ＣＶＤ法により、Ｓｉ基板１の上方全面に層間絶縁膜６１を形成する。そして、フォトリソグラフィーおよびエッチング技術を用いて、この層間絶縁膜６１を部分的にエッチングし、ゲート電極５３の真上と、導電層５ｂ、６ｂの真上にそれぞれコンタクトホールを形成する。そして、Ｓｉ基板１の上方全面に例えばアルミニウム（Ａｌ）などをスパッタリングで形成し、コンタクトホールを埋め込む。その後、フォトリソグラフィー技術およびエッチング技術を用いて、このアルミニウムをパターニングして、コンタクト電極６３、６５、６７（図１参照）を形成する。このようにして、図１（ａ）〜（ｃ）に示した半導体装置を完成させる。
【００２８】
以上説明したように、本発明の実施の形態によれば、絶縁膜５ａおよび導電層５ｂからなる絶縁分離層５によって、ＭＯＳ領域のＳｉ層１２と他領域のＳｉ層１２との間が絶縁分離され、絶縁膜６ａおよび導電層６ｂからなる絶縁分離層６によって、Ｓｉ層１２とＳｉ基板１との間が絶縁分離される。また、絶縁分離層５、６のそれぞれの導電層の電位は、コンタクト電極６５、６７を介して所定値に固定されるので、ＭＯＳ領域と他領域との間、および、Ｓｉ層１２と半導体基板との間で電気力線を効率良く遮断することができる。
【００２９】
これにより、ＭＯＳトランジスタ５０と、他領域に形成されたデバイス（例えば、ＭＯＳトランジスタや、バイポーラトランジスタ等）との間でクロストークノイズを低減することができ、絶縁分離層５を挟んだ両領域のデバイス特性（例えば、トランジスタの動作特性）の、高精度・高信頼性化に寄与することができる。また、ＭＯＳトランジスタ５０等のデバイスが複数集まって構成される回路ブロックが絶縁分離層５を挟んだ両領域にそれぞれ形成されている場合には、両領域の回路ブロック間でクロストークノイズを低減することができ、両方の回路ブロック特性の高精度・高信頼性化に寄与することができる。
【００３０】
さらに、導電層５ｂ、６ｂが金属からなる場合には、熱伝導率が大きく、高速動作や大電流動作によって生じる熱量をＬＳＩ全体に分散させることができる。例えば、コンタクト電極６５、６７を熱容量の大きい冷却物質とつなげれば、上記熱量を冷却物質に逃がすことができる。また、デバイス単体や回路ブロックは、絶縁分離層５、６にて覆われているため、通常のＳＯＩと同様に、ラッチアップ耐性にも優れる。
このように、本発明の実施の形態によれば、ラッチアップ、クロストークノイズ耐性に優れ、回路動作発熱によるＬＳＩチップの局所的温度上昇を抑制し、高精度・高信頼性の半導体装置を提供することが可能となる。
【００３１】
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層１２が本発明の「半導体層」または「第２半導体層」に対応している。また、溝３１が本発明の「第１溝」に対応し、溝３５が本発明の「第２溝」に対応している。さらに、絶縁膜５ａが本発明の「第１絶縁膜」に対応し、導電層５ｂが本発明の「第１導電層」に対応し、絶縁膜６ａが本発明の「第２絶縁膜」に対応し、導電層６ｂが本発明の「第２導電層」に対応している。また、コンタクト電極６５、６７の両方が、本発明の「電位固定用コンタクト電極」または「放熱用コンタクト電極」に対応している。
【図面の簡単な説明】
【００３２】
【図１】実施の形態に係る半導体装置の構成例を示す図。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図４】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図５】実施の形態に係る半導体装置の製造方法を示す図（その４）。
【図６】実施の形態に係る半導体装置の製造方法を示す図（その５）。
【図７】実施の形態に係る半導体装置の製造方法を示す図（その６）。
【図８】実施の形態に係る半導体装置の製造方法を示す図（その７）。
【図９】実施の形態に係る半導体装置の製造方法を示す図（その８）。
【図１０】実施の形態に係る半導体装置の製造方法を示す図（その９）。
【図１１】実施の形態に係る半導体装置の製造方法を示す図（その１０）。
【図１２】実施の形態に係る半導体装置の製造方法を示す図（その１１）。
【図１３】実施の形態に係る半導体装置の製造方法を示す図（その１２）。
【符号の説明】
【００３３】
１  Ｓｉ基板、５  絶縁分離層（素子分離層）、５ａ、６ａ  絶縁膜、５ｂ、６ｂ  導電層（高融点金属または低抵抗半導体）、６  絶縁分離層（ＢＯＸ層）、１１  ＳｉＧｅ層、１２  Ｓｉ層（ＳＯＩ層）、２１  ＳｉＯ2膜、２３  ＳｉＮ膜、２５  絶縁膜、３１  溝（支持体用の溝）、３５  溝（フッ硝酸溶液導入用の溝）、３７  空洞部、５０  トランジスタ、５１  ゲート絶縁膜、５３  ゲート電極、６１  層間絶縁膜、６３、６５、６７  コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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