(57)【要約】【課題】外部ベース層に起因する製造歩留まりの低下を抑制することが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１上にコレクタ層２を形成する。このコレクタ層２の表面にＬＯＣＯＳ膜からなる素子分離層３に周囲を囲まれた活性領域Ａ１を形成する。この素子分離層３は、平坦部３ｂと、この平坦部３ｂと活性領域Ａ１との間の傾斜部３ａとを有する。そして、素子分離層３の平坦部３ｂ上にシリコン酸化膜４と多結晶シリコン膜５とからなる保護膜９を形成する。この保護膜９は素子分離層３の平坦部３ｂ上に端部を有するように形成される。そして、その一部を外部ベース層として用いるＳｉＧｅ層６ａおよびシリコン膜７ａを活性領域Ａ１の表面上から保護膜９の上に跨って形成する。【選択図】図５
2008211104.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に傾斜部と平坦部とを有する素子分離層を形成する工程と、
前記素子分離層の前記平坦部上に保護膜を形成する工程と、
前記素子分離層に囲まれた活性領域の表面上から前記保護膜上に跨って外部ベース層を形成する工程と、
を備えることを特徴とした半導体装置の製造方法。
【請求項２】
前記保護膜に含まれる多結晶シリコン膜と前記外部ベース層に含まれるＳｉＧｅ層とが接しており、
前記保護膜を形成する工程は、
シリコン酸化膜を下層膜、
前記多結晶シリコン膜を上層膜とする積層膜を積層する工程と、
前記多結晶シリコン膜をパターニングする工程と、
パターニングされた前記多結晶シリコン膜をマスクとして、前記シリコン酸化膜をウェットエッチングによりパターニングする工程と、
を備えること特徴とした請求項１に記載の半導体装置の製造方法。
【請求項３】
前記外部ベース層の形成前に、前記素子分離層上の前記保護膜に覆われていない領域に前記保護膜よりも膜厚の薄い下地層を形成する工程を、さらに備えること特徴とした請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電話、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といったポータブルエレクトロニクス機器の高機能化に伴い、高集積化、高速化を実現するシステムＬＳＩが求められている。
高速動作のシステムＬＳＩを実現するモジュールとしてベース層がシリコンゲルマニウム（ＳｉＧｅ）からなるヘテロ接合バイポーラトランジスタが注目されている（たとえば、特許文献１参照）。
【０００３】
図１２に従来のヘテロ接合バイポーラトランジスタの構造の一例を示す。ｐ型シリコンの半導体基板１０１上にｎ型のシリコンからなるエピタキシャル層を積層し、これをコレクタ層１０２とする。このコレクタ層１０２の一部にＬＯＣＯＳ（Local Oxidation of Silicon）からなる素子分離層１０３を形成し、この素子分離層１０３に囲まれた領域に活性領域Ａが設けられる。コレクタ層１０２の上に、ｐ型のＳｉＧｅ層１０６ａ及び断面凸状のｐ型のシリコン膜１０７ａを形成する。シリコン膜１０７ａ内の上部にはエミッタ層として用いるｎ型のエミッタ層１１３が形成されている。このエミッタ層１１３は、断面凸状のシリコン膜１０７ａに後述のエミッタ電極１０８ａからｎ型不純物を拡散させて形成したものである。ＳｉＧｅ層１０６ａとシリコン膜１０７ａのうちｎ型不純物が拡散されていない領域とがベース層を構成する。エミッタ層１１３の上には多結晶シリコンからなるエミッタ電極１０８ａが設けられている。
【０００４】
また、素子分離層１０３上に形成されたＳｉＧｅ層１０６ｂは、ｐ型にドーピングされベース層と電気的に接続する電極（外部ベース層１１２）として機能する。
【０００５】
従来、素子分離層１０３上に接してＳｉＧｅ層を形成すると、活性領域Ａ上に形成されたＳｉＧｅ層にスタッキングフォルト（欠陥）が発生する問題があり、これにより配線抵抗が非常に大きくなる。
そのため、活性領域Ａにできるだけ近い位置、すなわち素子分離層１０３の傾斜部１０３ａ上までシリコン酸化膜１０４及び多結晶シリコン膜１０５からなる保護膜１０９を形成し、その表面にＳｉＧｅ層１０６ｂを形成していた。
【０００６】
なお、保護膜１０９に含まれるシリコン酸化膜１０４はバイポーラトランジスタと同一基板上に形成されるＭＯＳ領域（不図示）の活性領域の保護膜として機能する。
【特許文献１】特開２００２−１６０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
素子の微細化のためには、活性領域の面積を小さくする必要がある。そのためには、隣り合う素子分離層１０３のバーズピークをできるだけ狭く形成し、素子分離層１０３上にベース電極を形成する必要がある。
【０００８】
また、上述したように素子分離層１０３上に接してＳｉＧｅ層を形成するとスタッキングフォルトが発生するため、素子分離層１０３上は、できるだけ多結晶シリコン膜１０５で覆う構成となる。そうなると、多結晶シリコン膜１０５の端部は必然的に傾斜部１０３ａに形成しなければならなかった。
【０００９】
しかしながら、傾斜部１０３ａ上にシリコン酸化膜１０４及び多結晶シリコン膜１０５を形成すると、保護膜１０９に起因する段差に加え、さらに傾斜部１０３ａに起因する段差が加わり、より大きな段差が生じる。
【００１０】
このような段差がある状態でＳｉＧｅ層１０６ｂを形成すると、製造バラツキなどの要因が加わり、その段差部に対してＳｉＧｅ層１０６ｂの被覆性が劣化する部分が生じることがあった。
【００１１】
さらに、被覆性が劣化した部分では、その後の工程でＳｉＧｅ層１０６ｂ上に形成される膜に剥がれが生じたり、ＳｉＧｅ層１０６ｂの表面に形成されるシリサイド膜（図示せず）に形状不良が発生したりすることがあった。
このため、外部ベース層１１２となるＳｉＧｅ層１０６ｂに起因して製造歩留まりが低下し、信頼性の高いバイポーラトランジスタ（半導体装置）を安定して製造することができなくなるという問題があった。
【００１２】
本発明はこうした課題に鑑みてなされたものであり、その目的は、外部ベース層に起因する製造歩留まりの低下を抑制することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に傾斜部と平坦部とを有する素子分離層を形成する工程と、素子分離層の平坦部上に保護膜を形成する工程と、素子分離層に囲まれた活性領域の表面上から保護膜上に跨って外部ベース層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、外部ベース層に起因する製造歩留まりの低下を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を具現化した実施形態について図面に基づいて説明する。
【００１６】
図１は本発明の本実施形態に係るＳｉＧｅベースへテロ接合バイポーラトランジスタ（半導体装置）の素子断面図である。
【００１７】
本実施形態の半導体装置は、ｐ型シリコンの半導体基板１の表面にｎ型シリコンからなるエピタキシャル層を積層し、これをコレクタ層２とする。コレクタ層２の一部にＬＯＣＯＳ膜からなる素子分離層３が形成されている。この素子分離層３に周囲を囲まれた領域が活性領域Ａ１となる。ここで、素子分離層３は平坦部３ｂと、この平坦部３ｂと活性領域Ａ１との間の傾斜部３ａとを有している。
【００１８】
活性領域Ａ１にはベース層として用いるＳｉＧｅ層６ａが形成される。このＳｉＧｅ層６ａ上にはシリコン膜７ａおよびｎ型拡散層からなるエミッタ層１３が形成されている。このエミッタ層１３は断面凸状のシリコン膜７ａにｎ型不純物を拡散させて形成したものである。エミッタ層１３の上には多結晶シリコン膜からなるエミッタ電極８ａおよびシリサイド膜１５ａが形成されている。
【００１９】
また、エミッタ層１３、エミッタ電極８ａ、及びシリサイド膜１５ａは絶縁膜からなる側壁膜１１（通称サイドウォールと呼ばれる）で囲われている。
【００２０】
素子分離層３の平坦部３ｂ上には、シリコン酸化膜４と多結晶シリコン膜５からなる保護膜９が形成されている。この保護膜９は素子分離層３の平坦部３ｂ上に端部を有するよ
うに形成される。
【００２１】
これにより、保護膜９に対するＳｉＧｅ層６ｂの被覆性が向上し、その後の工程でＳｉＧｅ層６ｂ上に形成される膜に剥がれが生じたり、ＳｉＧｅ層６ｂの表面に形成されるシリサイド膜１５ｂに形状不良が発生したりすることが低減される。したがって、外部ベース層となるＳｉＧｅ層６ｂに起因して製造歩留まりが低下することがなくなり、信頼性の高いバイポーラトランジスタ（半導体装置）を安定して製造することができるようになる。
【００２２】
素子分離層３および保護膜９上には、ＳｉＧｅ層６ｂとシリコン膜７ｂからなる外部ベース層１２が形成されている。外部ベース層１２にはｎ型不純物が注入されている。
【００２３】
外部ベース層１２の表面には外部ベース層を低抵抗層とするシリサイド膜１５ｂが形成されている。
【００２４】
なお、保護膜９の端部は、活性領域Ａ１と素子分離層３の傾斜部３ａとの境界から３００ｎｍ程度、素子分離層３の傾斜部３ａと平坦部３ｂとの境界から１５０ｎｍ程度離れた位置に形成される。
【００２５】
なお、素子分離層３上の保護膜９に覆われていない領域に、保護膜９より膜厚が薄い下地膜を形成してもよい（不図示）。この下地層を設けることにより、結晶性が良好なＳｉＧｅ層６ｂを形成して配線抵抗を低くするとともに、外部ベース層となるＳｉＧｅ層６ｂに起因した製造歩留まりの低下を抑止することができる。下地層は、例えば膜を用いることができる。
【００２６】
次に本発明の半導体装置の製造プロセスフローを説明する。
【００２７】
図２〜図１１は本実施形態に係る半導体装置の製造プロセスを説明するための概略断面図である。
【００２８】
（工程１：図２参照）  ｐ型シリコンの半導体基板１上にｎ型シリコンからなるエピタキシャル層を積層し、これをコレクタ層２とする。このコレクタ層２の一部にＬＯＣＯＳ膜からなる素子分離層３を形成する。この素子分離層３に囲まれた領域が活性領域Ａ１である。
【００２９】
（工程２：図３参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により保護膜９として用いるシリコン酸化膜４と多結晶シリコン膜５をこの順序でそれぞれ５０ｎｍ程度積層する。
そして、リソグラフィ法により多結晶シリコン膜５上に所定パターンのレジストマスクを設け、ドライエッチングにより多結晶シリコン膜５をパターニングする。引き続き、この多結晶シリコン膜５をマスクにしてフッ酸などの薬液を用いたウェットエッチングによりシリコン酸化膜４をパターニングする。このとき、保護膜９は素子分離層３の平坦部３ｂ上に端部を有するように形成される。
【００３０】
この際、シリコン酸化膜４はウェットエッチングにより等方的に除去されるため、多結晶シリコン膜５の下層のシリコン酸化膜４にアンダーカットが生じる。
【００３１】
なお、保護膜９の端部は、活性領域Ａ１と素子分離層３の傾斜部３ａとの境界から３００ｎｍ程度、素子分離層３の傾斜部３ａと平坦部３ｂとの境界から１５０ｎｍ程度離れた位置に形成される。これにより、マスクずれに対しマージンを持つことができ、不良発生を抑制できる。
【００３２】
また、保護膜９をパターニング後、素子分離層３上の保護膜９に覆われていない領域に
、保護膜９より膜厚が薄い下地膜を形成してもよい（不図示）。下地層は、例えば多結晶シリコン膜を用いることができ、減圧ＣＶＤ法で形成することができる。これにより、結晶性が良好なＳｉＧｅ層６ｂを形成して配線抵抗を低くするとともに、外部ベース層となるＳｉＧｅ層６ｂに起因した製造歩留まりの低下を抑止することができる。
【００３３】
（工程３：図４参照）  減圧ＣＶＤ法を用いてホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたｎ型のＳｉＧｅ層６およびゲルマニウム（Ｇｅ）を含まないシリコン膜７をそれぞれエピタキシャル成長させる。ＳｉＧｅ層６およびシリコン膜７の膜厚はそれぞれ４０ｎｍ程度で合計８０ｎｍ程度とする。ここで、シリコン酸化膜４と多結晶シリコン膜５の積層膜からなる保護膜９に起因する段差部とＬＯＣＯＳ膜からなる素子分離層３に起因する段差部は離れて配置されている。そのため、保護膜９は、ＳｉＧｅ層６およびシリコン膜７によりそれぞれ良好に被覆形成され、ＳｉＧｅ層６（またはシリコン膜７）の表面はそれぞれの段差を反映して形成される。
【００３４】
（工程４：図５参照）  リソグラフィ法により、シリコン膜７およびＳｉＧｅ層６の一端が多結晶シリコン膜５（またはシリコン酸化膜４）の上にまたがって形成されるレジストマスクを設ける。次に、ドライエッチングによりシリコン膜７およびＳｉＧｅ層６をパターニングし、シリコン膜７ａおよびＳｉＧｅ層６ａを形成する。この際、多結晶シリコン膜５もエッチングする。
【００３５】
（工程５：図６参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜８を成膜し、さらにその上にシリコン窒化膜１０を成膜する。多結晶シリコン膜８の膜厚は２００ｎｍ程度とし、シリコン窒化膜１０の膜厚は５０ｎｍ程度とする。
次に、リソグラフィ法により所望のエミッタ電極を加工するための所定パターンのレジストマスクＰＲを形成する。
【００３６】
（工程６：図７参照）  ドライエッチングにより、シリコン窒化膜１０、多結晶シリコン膜８、及びシリコン膜７の順にエッチング加工する。シリコン窒化膜１０は加工されてシリコン窒化膜１０ａとなり、多結晶シリコン膜８をエッチング加工する際のマスクとして機能する。また、ドライエッチングは、シリコン膜７を完全に除去するまで行わず、ＳｉＧｅ層６ａ上の全面にその一部が残存する状態で終了させる。この結果、シリコン膜７は断面凸状の形状をなすシリコン膜７ａに仕上がる。
そして、多結晶シリコン膜８はエミッタ電極として機能するエミッタ電極８ａとして加工される。さらに、多結晶シリコン膜８はＳｉＧｅ層６ａとシリコン膜７ａの周囲に多結晶シリコンからなるスペーサ状の側壁膜８ｂと、シリコン酸化膜４の周囲に多結晶シリコンからなるスペーサ状の側壁膜８ｃとに加工される。また、所定の素子分離層３と所定のシリコン酸化膜４は露出される。
【００３７】
（工程７：図８参照）  ＣＶＤ法を用いて絶縁膜であるシリコン酸化膜を全面に積層し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１０ａ、エミッタ電極８ａ、及びシリコン膜７ａの凸部の周囲にサイドウォールと呼ばれるシリコン酸化膜からなる側壁膜１１を形成する。ここで、シリコン酸化膜は膜厚２００ｎｍ程度であり、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスによって成膜される。
【００３８】
（工程８：図９参照）  イオン注入法を用いてｐ型不純物を注入した後、熱処理による活性化を行う。これにより、ｐ型不純物が導入されたベース層の一部領域１２ａ、ＳｉＧｅ層６ｂ、およびシリコン膜７ｂからなる外部ベース層１２を形成する。
【００３９】
（工程９：図１０参照）  
次に、熱処理を行ってエミッタ電極８ａのｎ型不純物をシリコン膜７ａの中に拡散させ、エミッタ層１３を形成する。この結果、シリコン膜７ａ内にｎ型不純物を含む領域（エミッタ層１３）と含まない領域とが形成され、エミッタ−ベース接合がシリコン膜７ａ内に形成される。熱処理は、ＲＴＡ装置を用いて約１０００℃程度の熱処理を約３０秒間程度行う。
【００４０】
（工程１０：図１１参照）  熱処理後、希フッ酸および燐酸を用いてエミッタ電極８ａ上のシリコン窒化膜１０ａを除去する。
その後、ＣＶＤ法を用いてシリコン酸化膜を全面に積層した後、リソグラフィ法により所定パターンのレジストマスクを設け、ドライエッチングによりパターニングする。これにより、次工程のシリサイド化処理時のシリサイドブロックとして用いるシリコン酸化膜１４が設けられる。
【００４１】
（工程１１：図１参照）  エミッタ電極８ａの表面および外部ベース層１２の表面にコバルト（Ｃｏ）を形成し、熱処理を行ってシリサイド膜（コバルトシリサイド膜）１５ａ、１５ｂを形成する。
なお、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００４２】
次に、プラズマＴＥＯＳ膜などの層間絶縁膜を半導体基板の表面に堆積させ、コレクタ層、ベース層、及びエミッタ電極部のコンタクト開口を行い、チタニウムなどからなるバリアメタル層及びアルミニウムからなる配線層を形成し、ＮＰＮ型のバイポーラトランジスタを製造することができる。
【００４３】
本実施形態の半導体装置の製造方法によれば、以下の効果を得ることができる。
【００４４】
（１）保護膜９は素子分離層３の平坦部３ｂ上に端部を有するように形成されるため、保護膜９に起因する段差部と素子分離層３に起因する段差部とが離れて配置される。
【００４５】
このため、ＳｉＧｅ層６およびシリコン膜７が保護膜９の開口部端を被覆した際に生じる段差は、素子分離層３の傾斜部３ａの上に保護膜９の開口部端を設けた場合（保護膜９に起因する段差と素子分離層３に起因する段差とが重なり見掛け上１つの段差となる場合）と比べて、素子分離層３に起因する段差の分だけ低減される。そのため、保護膜９の開口部端におけるＳｉＧｅ層６およびシリコン膜７の被覆性の劣化に対する製造マージンが増加する。
【００４６】
したがって、従来のようにＳｉＧｅ層６（パターニング後はＳｉＧｅ層６ｂ）およびシリコン膜７（パターニング後はシリコン膜７ｂ）に起因して製造歩留まりの低下するのが改善され、信頼性の高い半導体装置を安定して製造することができるようになる。
【００４７】
（２）保護膜９をシリコン酸化膜４と多結晶シリコン膜５の積層膜とし、下層のシリコン酸化膜４にアンダーカットが生じる場合には、保護膜９の開口部端におけるＳｉＧｅ層６およびシリコン膜７がオーバーハング状態に成膜され、その被覆性がさらに劣化し、段差の増加に伴う製造マージンの低下がより顕著になる。本実施形態の製造方法によれば、上記（１）の効果と同様、保護膜９の開口部端における段差は素子分離層３に起因する段差の分だけ低減されるため、ＳｉＧｅ層６ｂおよびシリコン膜７ｂの被覆性の劣化に対する製造マージンが増加する。
また、本発明は、上記実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
【００４８】
上記実施形態では、ＮＰＮ型バイポーラトランジスタであったが、各領域の導電型を逆にしたＰＮＰ型バイポーラトランジスタであっても良い。また、半導体基板１上にシリコンからなるエピタキシャル層を積層してコレクタ層２を形成する例を示したが、本発明はこれに限らない。例えば、ｐ型あるいはｎ型シリコンの半導体基板１の表面から、それとは逆極性の不純物をイオン注入してコレクタ層を形成しても良い。
【図面の簡単な説明】
【００４９】
【図１】本実施形態に係る半導体装置の素子断面図。
【図２】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図３】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図４】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図５】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図６】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図７】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図８】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図９】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図１０】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図１１】本実施形態に係る半導体装置の製造工程を説明するための概略断面図。
【図１２】従来のバイポーラトランジスタの主要な構成を示す概略断面図。
【符号の説明】
【００５０】
１  半導体基板、２  コレクタ層、３  素子分離層、３ａ  傾斜部、３ｂ  平坦部、４
シリコン酸化膜、５  多結晶シリコン膜、６  ，６ａ  ＳｉＧｅ層、７ａ，７ｂ  シリコン膜、８  多結晶シリコン膜、８ａ  エミッタ電極、１１  側壁膜、１２  外部ベース層、１３  エミッタ層、１４  シリコン酸化膜、１５ａ，１５ｂ  シリサイド膜、Ａ１  活性領域。
【図１】
2008211104.tif 000003
【図２】
2008211104.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008211104.tif 000011
【図１０】
2008211104.tif 000012
【図１１】
2008211104.tif 000013
【図１２】
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