(57)【要約】【課題】プロセスが微細化された場合にもアンチヒューズにおける絶縁膜の書き込み時の絶縁破壊を確実にできるようにすること。【解決手段】記憶ノードとなるアンチヒューズ１８と、アンチヒューズ１８と直列に接続される電流制御部と、を備える。電流制御部は、Ｐ型半導体基板１１と逆導電型のＮ型ウェル１２と、Ｐ型半導体基板１１と同導電型のＰ＋拡散層１３とが接合したダイオード１７で構成される。アンチヒューズ１８は、少なくともＰ型半導体基板１１と逆導電型のＮ＋拡散層１４上に絶縁膜１５を介して電極１６が形成された構造をもつ。Ｎ＋拡散層１４は、ダイオード１７に係るＮ型ウェル１２と接続され、ダイオード１７によって電流が制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
記憶ノードとなるアンチヒューズと、
前記アンチヒューズと直列に接続される電流制御部と、
を備え、
前記アンチヒューズは、少なくとも、半導体基板と逆導電型のウェル又は拡散層と、前記ウェル又は拡散層上に形成された絶縁膜と、前記絶縁膜上に形成された電極とで構成され、
前記ウェル又は拡散層は、前記電流制御部によって電流が制御されることを特徴とする半導体記憶装置。
【請求項２】
前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の第１拡散層とが接合したダイオードで構成され、
前記アンチヒューズは、少なくとも、前記半導体基板と逆導電型の第２拡散層上に絶縁膜を介して電極が形成された構造をもち、
前記第２拡散層は、前記ダイオードに係る前記ウェルと接続され、前記ダイオードによって電流が制御されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の拡散層とが接合したダイオードで構成され、
前記アンチヒューズは、少なくとも前記ウェル上に絶縁膜を介して電極が形成された構造をもち、
前記ウェルは、前記ダイオードによって電流が制御されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記電流制御部は、チャネルとなる前記半導体基板の両側に前記半導体基板と逆導電型の第１ウェル及び第２ウェルが形成されており、前記第１ウェル及び前記第２ウェルの領域内にそれぞれ前記半導体基板と逆導電型の第１拡散層及び第２拡散層が形成されており、かつ、チャネルとなる前記半導体基板上にゲート絶縁膜を介してゲート電極が形成された選択トランジスタで構成され、
前記アンチヒューズは、前記第１ウェル乃至前記第１拡散層上に絶縁膜を介して電極が形成された構造をもち、
前記第１ウェル及び前記第１拡散層は、前記選択トランジスタによって電流が制御されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜を絶縁破壊し、電極と基板の間を短絡させて書き込みが行えるアンチヒューズを有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（Liquid Crystal Display）ドライバにおける色調パラメータや、クロック制御ＬＳＩ（Large Scale Integration）における温度補償パラメータなどを記憶するのに用いる数百ビットから数ｋビット規模の極小容量の不揮発性メモリがロジックＬＳＩにて必要になるケースが多くなっている。このような極小容量の不揮発性メモリは、通常、専用のマイコン内蔵フラッシュメモリとは違って、メモリセルサイズは多少大きくとも、標準のＣＭＯＳプロセスで工程数を増加させることなく製造することができる。このような極小容量の不揮発性メモリの一例として、絶縁膜を絶縁破壊し、電極と基板の間を短絡させて書き込みが行えるアンチヒューズを有する半導体記憶装置がある（例えば、特許文献１、２参照）。
【０００３】
特許文献１では、アンチヒューズとなるデータ記憶素子１２５に直列接続される選択トランジスタ１２１を備える不揮発性メモリセル１００であって、データ記憶素子１２５は、導電性構造物１０１、導電性構造物１０１の下方にありデータを物理的に記憶する超薄膜誘電体１１２、及び超薄膜誘電体１１２及び導電性構造物１０１の両方の下方にある不純物半導体領域１０６を備え、選択トランジスタ１２１は、メモリセル１００のアドレスを指定するように制御することが可能なゲートＲ２を有し、導電性構造１０１と不純物半導体領域１０８との間に電圧を印加して超薄膜誘電体１１２をブレークダウンさせることによりメモリセル１００に書み込みが行われるものが開示されている（図８参照）。
【０００４】
特許文献２では、アンチヒューズとして用いられる半導体記憶装置において、半導体基板２０１と、この半導体基板上２０１に形成されたウェル２０２と、このウェル２０２内に形成された選択トランジスタとなるＭＯＳトランジスタ２３０と、ウェル２０２内に存在しＭＯＳトランジスタ２３０のソース２３２またはドレイン２３１と同じ導電型を持つ拡散層２４１と、この拡散層２４１上に絶縁膜２４２、２４３、導電体膜２４４を順次積層した構造をもつアンチヒューズとなるＭＯＳキャパシタ２４０とを備え、ＭＯＳキャパシタ２４０の中心部の絶縁膜２４３の厚さが周辺部の絶縁膜２４２の厚さより薄く、ＭＯＳキャパシタ２４０における薄い絶縁膜２４３に破壊電圧以上の電圧を印加して絶縁膜２４３を絶縁破壊させることにより書き込みが行われるものが開示されている（図９参照）。
【０００５】
【特許文献１】特表２００５−５０４４３４号公報
【特許文献２】特開２００５−２３５８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アンチヒューズと選択トランジスタを有する半導体記憶装置では、通常、ＣＭＯＳプロセスに工程を追加しないで選択トランジスタを形成する。そのため、プロセスが微細化されるにしたがい、選択トランジスタを形成するためのウェル（ｐウェル）の不純物濃度が濃くなり、かつ、ソース／ドレイン拡散層（ｎ＋拡散層）が浅くなる。そうなると、ドレイン拡散層の耐圧が低くなり、アンチヒューズの拡散層に印加できる電圧が低くなる。そのため、特許文献１、２の半導体記憶装置の構成では、プロセスが微細化されると、ウェルと拡散層の間の接合耐圧を、アンチヒューズにおける絶縁膜の絶縁破壊耐圧よりも十分に高くすることができなくなるおそれがあり、アンチヒューズにおける絶縁膜を確実に絶縁破壊させることが困難になってくる。
【０００７】
本発明の主な課題は、プロセスが微細化された場合にもアンチヒューズにおける絶縁膜の書き込み時の絶縁破壊を確実にできるようにすることである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点においては、半導体記憶装置において、記憶ノードとなるアンチヒューズと、前記アンチヒューズと直列に接続される電流制御部と、を備え、前記アンチヒューズは、少なくとも、半導体基板と逆導電型のウェル又は拡散層と、前記ウェル又は拡散層上に形成された絶縁膜と、前記絶縁膜上に形成された電極とで構成され、前記ウェル又は拡散層は、前記電流制御部によって電流が制御されることを特徴とする。
【０００９】
本発明の第２の視点においては、前記半導体記憶装置において、前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の第１拡散層とが接合したダイオードで構成され、前記アンチヒューズは、少なくとも、前記半導体基板と逆導電型の第２拡散層上に絶縁膜を介して電極が形成された構造をもち、前記第２拡散層は、前記ダイオードに係る前記ウェルと接続され、前記ダイオードによって電流が制御されることを特徴とする。
【００１０】
本発明の第３の視点においては、前記半導体記憶装置において、前記電流制御部は、前記半導体基板と逆導電型のウェルと、前記半導体基板と同導電型の拡散層とが接合したダイオードで構成され、前記アンチヒューズは、少なくとも前記ウェル上に絶縁膜を介して電極が形成された構造をもち、前記ウェルは、前記ダイオードによって電流が制御されることを特徴とする。
【００１１】
本発明の第４の視点においては、前記半導体記憶装置において、前記電流制御部は、チャネルとなる前記半導体基板の両側に前記半導体基板と逆導電型の第１ウェル及び第２ウェルが形成されており、前記第１ウェル及び前記第２ウェルの領域内にそれぞれ前記半導体基板と逆導電型の第１拡散層及び第２拡散層が形成されており、かつ、チャネルとなる前記半導体基板上にゲート絶縁膜を介してゲート電極が形成された選択トランジスタで構成され、前記アンチヒューズは、前記第１ウェル乃至前記第１拡散層上に絶縁膜を介して電極が形成された構造をもち、前記第１ウェル及び前記第１拡散層は、前記選択トランジスタによって電流が制御されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、確実な書き込み動作が可能になる。
【発明を実施するための最良の形態】
【００１３】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）等価回路図である。
【００１４】
図１（Ａ）を参照すると、半導体記憶装置１０は、Ｐ型半導体基板１１の所定の領域にＮ型ウェル１２が形成されている。Ｎ型ウェル１２は、Ｐ型半導体基板１１と逆導電型である。Ｎ型ウェル１２の領域内には、電流制御部となるダイオード１７が形成されている。ダイオード１７は、Ｎ型ウェル１２とＰ＋拡散層１３がｐｎ接合したダイオードである。Ｐ＋拡散層１３は、Ｐ型半導体基板１１と同導電型であり、デジット線Ｄと電気的に接続されている。Ｐ型半導体基板１１上には、記憶ノードとなるアンチヒューズ１８が形成されている。アンチヒューズ１８は、絶縁膜１５を絶縁破壊し、Ｎ＋拡散層１４と電極１６の間を短絡させて書き込みが行える素子であり、Ｐ型半導体基板１１上に絶縁膜１５を介して電極１６が積層され、電極１６の真下のＰ型半導体基板１１の表面の一部にＮ＋拡散層１４が形成されている。電極１６は、ワード線Ｗと電気的に接続されている。ダイオード１７とアンチヒューズ１８の間の領域には、Ｐ型半導体基板１１上にＮ＋拡散層１４が形成されている。Ｎ＋拡散層１４は、Ｐ型半導体基板１１と逆導電型であり、電極１６の真下のＰ型半導体基板１１の表面の一部からＮ型ウェル１２の表面の一部にかけて連続的に形成されている。図１（Ａ）の半導体記憶装置１０は、図１（Ｂ）のようにダイオード１７とアンチヒューズ１８が直列に接続された回路となる。
【００１５】
なお、半導体記憶装置１０は、通常のＣＭＯＳプロセスの中で並行して製造することができる。例えば、ウェル形成の際にＰ型半導体基板１１にＮ型ウェル１２を形成し、ゲート絶縁膜およびゲート電極を形成する際に絶縁膜１５及び電極１６を形成し、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのソース／ドレイン拡散層を形成する際にＰ＋拡散層１３及びＮ＋拡散層１４を形成することで製造することができる。
【００１６】
次に、本発明の実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体記憶装置の書き込み動作を説明するための回路図である。図３は、本発明の実施形態１に係る半導体記憶装置の読み出し動作を説明するための回路図である。
【００１７】
図１を参照すると、書き込み動作は、選択された記憶ノードとなるアンチヒューズ１８の電極１６に接続されるワード線Ｗ（図２のＷ２に対応）をＧＮＤ電圧（０Ｖ）にし、電流制御部となるダイオード１７のＰ＋拡散層１３に接続されるデジット線Ｄ（図２のＤ２に対応）に正の高電圧（例えば、７Ｖ）を印加することにより、Ｎ型ウェル１２を介してＮ＋拡散層１４に破壊電圧を印加することで行う。電流制御は、ダイオード１７で行われるため、書き込み動作の際には、Ｐ＋拡散層１３に正電圧を順方向に印加することで、Ｎ型ウェル１２とＰ型半導体基板１１の間の接合耐圧、又は、Ｎ＋拡散層１４の耐圧まで、絶縁膜１５の絶縁破壊に十分な高い電圧を印加できる。この際、非選択のアンチヒューズの電極には防御電圧を印加して絶縁膜１５の絶縁破壊を防ぐ。例えば、図２を参照すると、太字点線で囲まれたメモリセルを書き込む場合、ワード線Ｗ１、Ｗ３、Ｗ４に防御電圧（例えば、７Ｖ）を印加し、デジット線Ｄ１、Ｄ３、Ｄ４をＧＮＤ電圧（０Ｖ）とすることで、太字点線で囲まれたメモリセル以外のメモリセルの絶縁膜の絶縁破壊を防ぐことができる。
【００１８】
図１を参照すると、読み出し動作は、選択された記憶ノードとなるアンチヒューズ１８の電極１６に接続されるワード線Ｗ（図３のＷ２に対応）をＧＮＤ電圧（０Ｖ）にし、電流制御部となるダイオード１７のＰ＋拡散層１３に接続されるデジット線Ｄ（図３のＤ２に対応）に正の低電圧（例えば、１Ｖ）を印加する。データの読み出しは、ワード線Ｗに接続される電位検出部（図示せず）によって正の低電圧か０Ｖかを検出することにより行われる。この際、非選択のアンチヒューズの電極に正の低電圧を印加し、Ｐ＋拡散層はＧＮＤ電圧とする。例えば、図３を参照すると、太字点線で囲まれたメモリセルを読み出す場合、ワード線Ｗ１、Ｗ３、Ｗ４に正の低電圧（例えば、２Ｖ）を印加し、デジット線Ｄ１、Ｄ３、Ｄ４をＧＮＤ電圧（０Ｖ）とすることで、太字点線で囲まれたメモリセル以外のメモリセルの読み出しが行われない。
【００１９】
実施形態１によれば、絶縁膜１５を絶縁破壊するアンチヒューズ１８において、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層の耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、高速で、信頼性の高い書き込みが可能になる。
【００２０】
（実施形態２）
本発明の実施形態２に係る半導体記憶装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）等価回路図である。
【００２１】
図４（Ａ）を参照すると、半導体記憶装置２０は、Ｐ型半導体基板２１の所定の領域にＮ型ウェル２２が形成されている。Ｎ型ウェル２２は、Ｐ型半導体基板２１と逆導電型である。Ｎ型ウェル２２の領域内には、電流制御部となるダイオード２７が形成されている。ダイオード２７は、Ｎ型ウェル２２とＰ＋拡散層２３がｐｎ接合したダイオードである。Ｐ＋拡散層２３は、Ｐ型半導体基板２１と同導電型であり、デジット線Ｄと電気的に接続されている。Ｐ型半導体基板２１、Ｎ型ウェル２２、及びＰ＋拡散層２３上の一部の領域には、記憶ノードとなるアンチヒューズ２８が形成されている。アンチヒューズ２８は、絶縁膜２５を絶縁破壊し、Ｎ型ウェル２２と電極２６の間を短絡させて書き込みが行える素子であり、Ｐ型半導体基板２１、Ｎ型ウェル２２、及びＰ＋拡散層２３上の一部の領域に絶縁膜２５を介して電極２６が積層され、電極２６の真下のＰ型半導体基板２１の表面の一部にＮ型ウェル２２が形成され、電極２６の真下のＮ型ウェル２２の表面の一部にＰ＋拡散層２３が形成されている。電極２６は、ワード線Ｗと電気的に接続されている。ダイオード２７とアンチヒューズ２８とは、互いに隣接している。図４（Ａ）の半導体記憶装置２０は、図４（Ｂ）のようにダイオード２７とアンチヒューズ２８が直列に接続された回路となる。
【００２２】
なお、半導体記憶装置２０は、通常のＣＭＯＳプロセスの中で並行して製造することができる。例えば、ウェル形成の際にＰ型半導体基板２１にＮ型ウェル２２を形成し、ゲート絶縁膜およびゲート電極を形成する際に絶縁膜２５及び電極２６を形成し、ｎＭＯＳトランジスタのソース／ドレイン拡散層を形成する際にＰ＋拡散層２３を形成することで製造することができる。また、半導体記憶装置２０の回路は実施形態１に係る半導体記憶装置（図１の１０）の回路と等価なので、半導体記憶装置２０の動作は実施形態１に係る半導体記憶装置（図１の１０）の動作と同様である。
【００２３】
実施形態２によれば、絶縁膜２５を絶縁破壊するアンチヒューズ２８において、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層の耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、高速で、信頼性の高い書き込みが可能になる。また、アンチヒューズ２８の拡散層とダイオード２７の拡散層が合体して構成されるので、全体の素子サイズを小さくできる。
【００２４】
（実施形態３）
本発明の実施形態３に係る半導体記憶装置について図面を用いて説明する。図５は、本発明の実施形態３に係る半導体記憶装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）等価回路図である。
【００２５】
図５（Ａ）を参照すると、半導体記憶装置３０は、電流制御部となる選択トランジスタ３７を有する。選択トランジスタ３７は、チャネルとなるＰ型半導体基板３１の両側にＮ型ウェル３２ａ、３２ｂが形成されており、Ｎ型ウェル３２ａ、３２ｂの領域内にそれぞれソース／ドレインとなるＮ＋拡散層３４ａ、３４ｂが形成されており、チャネルとなるＰ型半導体基板３１上にゲート絶縁膜３５ｂを介してゲート電極３６ｂが形成されている。Ｎ型ウェル３２ａ、３２ｂ及びＮ＋拡散層３４ａ、３４ｂは、Ｐ型半導体基板３１と逆導電型である。アンチヒューズ３８と非共通のＮ＋拡散層３４ｂは、デジット線Ｄと電気的に接続されている。ゲート電極３６ｂは、選択線Ｓと電気的に接続されている。半導体記憶装置３０は、選択トランジスタ３７と隣接する領域に記憶ノードとなるアンチヒューズ３８を有する。アンチヒューズ３８は、絶縁膜３５ａを絶縁破壊し、Ｎ型ウェル３２ａ乃至Ｎ＋拡散層３４ａと電極３６ａの間を短絡させて書き込みが行える素子である。アンチヒューズ３８は、Ｐ型半導体基板３１、Ｎ型ウェル３２ａ、及びＮ＋拡散層３４ａ上の一部の領域に形成されており、絶縁膜３５ａを介して電極３６ａが積層され、電極３６ａの真下のＰ型半導体基板３１の表面の一部にＮ型ウェル３２ａが形成されており、電極３６ａの真下のＮ型ウェル３２ａの表面の一部にＮ＋拡散層３４ａが形成されている。電極３６ａは、ワード線Ｗと電気的に接続されている。図５（Ａ）の半導体記憶装置３０は、図５（Ｂ）のように選択トランジスタ３７とアンチヒューズ３８が直列に接続された回路となる。
【００２６】
なお、半導体記憶装置３０は、通常のＣＭＯＳプロセスの中で並行して製造することができる。例えば、ウェル形成の際にＰ型半導体基板３１にＮ型ウェル３２ａ、３２ｂを形成し、ゲート絶縁膜およびゲート電極を形成する際に絶縁膜３５ａ、電極３６ａ、ゲート絶縁膜３５ｂ、及びゲート電極３６ｂを形成し、ｐＭＯＳトランジスタのソース／ドレイン拡散層を形成する際にＮ＋拡散層３４ａ、３４ｂを形成することで製造することができる。
【００２７】
次に、本発明の実施形態３に係る半導体記憶装置の動作について図面を用いて説明する。図６は、本発明の実施形態３に係る半導体記憶装置の書き込み動作を説明するための回路図である。図７は、本発明の実施形態３に係る半導体記憶装置の読み出し動作を説明するための回路図である。
【００２８】
図５を参照すると、書き込み動作は、選択された電流制御部となる選択トランジスタ３７のゲート電極３６ｂに接続される選択線Ｓ（図６のＳ２に対応）に正の高電圧（例えば、７Ｖ）を印加し、選択された記憶ノードとなるアンチヒューズ３８の電極３６ａに接続されるワード線Ｗ（図６のＷ２に対応）をＧＮＤ電圧（０Ｖ）にし、選択された電流制御部となる選択トランジスタ３７のＮ＋拡散層３４ｂに接続されるデジット線Ｄ（図６のＤ２に対応）に正の高電圧（例えば、７Ｖ）を印加することにより、Ｎ型ウェル３２ａ乃至Ｎ＋拡散層３４ａに破壊電圧を印加することで行う。電流制御は、選択トランジスタ３７で行われるため、書き込み動作の際には、ゲート電極３６ｂに正電圧を印加することで、Ｎ＋拡散層３４ａの耐圧まで、絶縁膜３５ａの絶縁破壊に十分な高い電圧を印加できる。この際、非選択の選択トランジスタのゲート電極をＧＮＤ電圧（０Ｖ）とし、非選択の選択トランジスタのＮ＋拡散層をＧＮＤ電圧（０Ｖ）とし、非選択のアンチヒューズの電極をＧＮＤ電圧（０Ｖ）とする。例えば、図６を参照すると、太字点線で囲まれたメモリセルを書き込む場合、選択線Ｓ１、Ｓ３をＧＮＤ電圧（０Ｖ）にし、ワード線Ｗ１、Ｗ３、Ｗ４をＧＮＤ電圧（０Ｖ）にし、デジット線Ｄ１、Ｄ３、Ｄ４をＧＮＤ電圧（０Ｖ）とすることで、太字点線で囲まれたメモリセル以外のメモリセルの書き込みが行われない。
【００２９】
図５を参照すると、読み出し動作は、選択された電流制御部となる選択トランジスタ３７のゲート電極３６ｂに接続される選択線Ｓ（図７のＳ２に対応）に正の高電圧（例えば、７Ｖ）を印加し、選択された記憶ノードとなるアンチヒューズ３８の電極３６ａに接続されるワード線Ｗ（図７のＷ２に対応）をＧＮＤ電圧（０Ｖ）にし、選択された電流制御部となる電流制御部となる選択トランジスタ３７のＮ＋拡散層３４ｂに接続されるデジット線Ｄ（図７のＤ２に対応）に正の低電圧（例えば、１Ｖ）を印加する。データの読み出しは、ワード線Ｗに接続される電位検出部（図示せず）によって正の低電圧か０Ｖかを検出することにより行われる。この際、非選択の選択トランジスタのゲート電極はＧＮＤ電圧（０Ｖ）とし、非選択の選択トランジスタのＮ＋拡散層をＧＮＤ電圧（０Ｖ）とし、非選択のアンチヒューズの電極をＧＮＤ電圧（０Ｖ）とする。例えば、図７を参照すると、太字点線で囲まれたメモリセルを読み出す場合、選択線Ｓ１、Ｓ３をＧＮＤ電圧（０Ｖ）にし、ワード線Ｗ１、Ｗ３、Ｗ４をＧＮＤ電圧（０Ｖ）にし、デジット線Ｄ１、Ｄ３、Ｄ４をＧＮＤ電圧（０Ｖ）とすることで、太字点線で囲まれたメモリセル以外のメモリセルの読み出しが行われない。
【００３０】
実施形態３によれば、絶縁膜３５ａを絶縁破壊するアンチヒューズ３８において、プロセスの微細化などで選択トランジスタのソース、ドレイン拡散層の耐圧が低くなっても、書き込みに必要な絶縁破壊を誘起するのに十分な電圧を印加することが可能で、高速で、信頼性の高い書き込みが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）等価回路図である。
【図２】本発明の実施形態１に係る半導体記憶装置の書き込み動作を説明するための回路図である。
【図３】本発明の実施形態１に係る半導体記憶装置の読み出し動作を説明するための回路図である。
【図４】本発明の実施形態２に係る半導体記憶装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）等価回路図である。
【図５】本発明の実施形態３に係る半導体記憶装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）等価回路図である。
【図６】本発明の実施形態３に係る半導体記憶装置の書き込み動作を説明するための回路図である。
【図７】本発明の実施形態３に係る半導体記憶装置の読み出し動作を説明するための回路図である。
【図８】従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図９】従来例２に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【符号の説明】
【００３２】
１０、２０、３０  半導体記憶装置
１１、２１、３１  Ｐ型半導体基板
１２、２２、３２ａ、３２ｂ  Ｎ型ウェル
１３、２３  Ｐ＋拡散層
１４、３４ａ、３４ｂ  Ｎ＋拡散層
１５、２５、３５ａ  絶縁膜
１６、２６、３６ａ  電極
１７、２７  ダイオード（電流制御部）
１８、２８、３８  アンチヒューズ（記憶ノード）
３５ｂ  ゲート絶縁膜
３６ｂ  ゲート電極
３７  選択トランジスタ（電流制御部）
１００  メモリセル
１０１、１１１  導電性構造物
１０２、１１４  酸化膜トレンチ
１０６、１０８、１１０  不純物半導体領域
１１２  超薄膜誘電体
１１３  トランジスタの組
１２１、１３１  選択トランジスタ
１２５、１３５  データ記憶素子
Ｒ１、Ｒ２  ゲート
ＶＣ１  列ラインＣ１の電圧
ＶＲ１  行ラインＲ１の電圧
ＶＲ２  行ラインＲ２の電圧
ＶＳ１  ソースラインＳ１の電圧
２０１  半導体基板
２０２  ウェル
２３０  ＭＯＳトランジスタ
２３１  ドレイン
２３２  ソース
２３３  ゲート絶縁膜
２３４  ゲート電極
２４０  ＭＯＳキャパシタ
２４１  拡散層
２４２  絶縁膜
２４３  絶縁膜
２４４  導電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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