(57)【要約】【課題】ジッタやノイズおよび周波数偏差などの影響を抑えてより確実に通信速度の判定を行うことによって、受信データ処理時における誤動作を防止することができるシリアルデータ受信回路を提供する。【解決手段】周期パルス発生部８が発生したパルス信号の間隔内に変化点計測部７で計測した変化点の数が７１６８の前後にマージンを設けた範囲内であるか否かを受信レート判定部９で判断することで受信信号の通信速度を判定し、受信可能な通信速度の受信信号のみを出力制御部５から出力させるように出力制御イネーブル信号をＬにするように制御する。【選択図】図１
2008236178.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を該受信信号の周期よりも早い周期でサンプリングするオーバーサンプリング部と、前記オーバーサンプリング部からサンプリングされた信号よりノイズを除去するデータ平滑化部と、前記データ平滑化部から出力された信号からデータを再生して出力するクロック再生出力部と、を設けたシリアルデータ受信回路において、
前記データ平滑化部が出力した信号における変化点の数を計測する変化点計測部と、
所定の周波数の基準クロック信号に基づいて所定の周期でパルス信号を発生させる周期パルス発生部と、
前記周期パルス発生部から発生されたパルス信号１周期における前記変化点計測部で計測した変化点の数に基づいて受信信号の通信速度を判定し、その判定結果に応じて前記クロック再生出力部を制御する受信レート判定部と、
を設けたことを特徴とするシリアルデータ受信回路。
【請求項２】
前記クロック再生出力部には、前記データ平滑化部から入力された信号からデータを再生するクロック再生部と、前記受信レート判定部からの制御によって前記クロック再生部から入力されたデータを出力する出力制御部と、が設けられていることを特徴とする請求項１に記載のシリアルデータ受信回路。
【請求項３】
前記クロック再生出力部には、前記受信レート判定部からの制御によって前記データ平滑化部から入力された信号を出力する出力制御部と、前記出力制御部から入力された信号からデータを再生するクロック再生部と、が設けられていることを特徴とする請求項１に記載のシリアルデータ受信回路。
【請求項４】
前記クロック再生部では、前記受信レート判定部において判定された通信速度が受信可能な通信速度でない場合は、動作が停止されることを特徴とする請求項２または３に記載のシリアルデータ受信回路。
【請求項５】
前記受信レート判定部には、通信速度を判定する変化点の数を任意に設定する判定閾値レジスタが設けられていることを特徴とする請求項１乃至４のうちいずれか一項に記載のシリアルデータ受信回路。
【請求項６】
前記受信レート判定部で判定された通信速度が保持され、通信を再開した際には、その保持された通信速度に基づいて前記クロック再生出力部を制御するクロック再生制御部が設けられていることを特徴とする請求項１乃至５のうちいずれか一項に記載のシリアルデータ受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルＡＴＡ（Advanced Technology Attachment）などの高速シリアルインタフェースにおけるシリアルデータ受信回路に関する。
【背景技術】
【０００２】
例えば高速シリアルインタフェースとしてのシリアルＡＴＡ（以降ＳＡＴＡとする）規格においては、ホスト（例えばパーソナルコンピュータ）とデバイス（例えばハードディスクドライブ）間のシリアル通信速度は３Ｇｂｐｓと１．５Ｇｂｐｓの２種類が規定されており、通信開始時に互いにネゴシエーションを行うことで、どちらの通信速度でデータを転送するか決定する（例えば特許文献１）。
【０００３】
ＳＡＴＡにおける通信速度の決定は以下の手順で行われる。
【０００４】
（１）デバイスから通信可能な最大速度でAlign-Primitive(以降Align-Pとする)を繰り返し送信する。
【０００５】
（２）ホストがその速度で受信可能であれば、一定時間内にホストから同じ速度でAlign-Pを送信し、受信可能でない場合はAlign-Pを送信しない。
【０００６】
（３）デバイスは前記一定期間内にホストからのAlign-Pを受信したらその速度でネゴシエーションが確立したとして通信を開始する。
【０００７】
（４）一定期間内にホストからのAlign-Pを受信できない場合はその速度での通信確立は出来ないと判断して１段階速度を遅くしてAlign-Pを送信する。そして、再度（２）〜（４）を繰り返す。
【特許文献１】特開２００７−４５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来の通信速度の決定方法では受信可能な通信速度か否かの判定は受信信号がAlign-Pに一致するか否かで判定していた。
【０００９】
しかしながら、受信信号がAlign-Pに一致するか否かという方法ではジッタやノイズおよび周波数偏差などの影響を受けて誤検出をする可能性がある。また、ジッタやノイズおよび周波数偏差などの影響を改善するためにAlign-Pの複数回の連続受信を判定条件にする方法も提案されているが、誤検出の可能性は依然として残り問題となっていた。
【００１０】
また、受信可能でない通信速度のデータが受信されると、受信データの処理時に誤動作を起す可能性があった。誤動作を起すと受信側のシステムとして受信エラーと判定され、その受信エラーによって再転送（リトライ）が発生することから転送レート（単位時間における転送データ量）が落ちてしまうという問題があった。
【００１１】
よって、本発明は、受信データ処理時における誤動作を防止することができるシリアルデータ受信回路を提供することを課題とする。
【課題を解決するための手段】
【００１２】
請求項１に記載のシリアルデータ受信回路は、受信信号を該受信信号の周期よりも早い周期でサンプリングするオーバーサンプリング部と、前記オーバーサンプリング部からサンプリングされた信号よりノイズを除去するデータ平滑化部と、前記データ平滑化部から出力された信号からデータを再生して出力するクロック再生出力部と、を設けたシリアルデータ受信回路において、前記データ平滑化部が出力した信号における変化点の数を計測する変化点計測部と、所定の周波数の基準クロック信号に基づいて所定の周期でパルス信号を発生させる周期パルス発生部と、前記周期パルス発生部から発生されたパルス信号１周期における前記変化点計測部で計測した変化点の数に基づいて受信信号の通信速度を判定し、その判定結果に応じて前記クロック再生出力部を制御する受信レート判定部と、を設けたことを特徴としている。
【００１３】
請求項２に記載のシリアルデータ受信回路は、請求項１に記載のシリアルデータ受信回路において、前記クロック再生出力部には、前記データ平滑化部から入力された信号からデータを再生するクロック再生部と、前記受信レート判定部からの制御によって前記クロック再生部から入力されたデータを出力する出力制御部と、が設けられていることを特徴としている。
【００１４】
請求項３に記載のシリアルデータ受信回路は、請求項１に記載のシリアルデータ受信回路において、前記クロック再生出力部には、前記受信レート判定部からの制御によって前記データ平滑化部から入力された信号を出力する出力制御部と、前記出力制御部から入力された信号からデータを再生するクロック再生部と、が設けられていることを特徴としている。
【００１５】
請求項４に記載のシリアルデータ受信回路は、請求項２または３に記載のシリアルデータ受信回路において、前記クロック再生部では、前記受信レート判定部において判定された通信速度が受信可能な通信速度でない場合は、動作が停止されることを特徴としている。
【００１６】
請求項５に記載のシリアルデータ受信回路は、請求項１乃至４のうちいずれか一項に記載のシリアルデータ受信回路において、前記受信レート判定部には、通信速度を判定する変化点の数を任意に設定する判定閾値レジスタが設けられていることを特徴としている。
【００１７】
請求項６に記載のシリアルデータ受信回路は、請求項１乃至５のうちいずれか一項に記載のシリアルデータ受信回路において、前記受信レート判定部で判定された通信速度が保持され、通信を再開した際には、その保持された通信速度に基づいて前記クロック再生出力部を制御するクロック再生制御部が設けられていることを特徴としている。
【発明の効果】
【００１８】
請求項１に記載のシリアルデータ受信回路によれば、周期パルス発生部が発生したパルス信号の１周期における変化点計測部で計測した変化点の数に基づいて受信信号の通信速度を判定し、受信可能な通信速度の受信信号のみをクロック再生出力部から出力させるように制御することによって、受信可能な通信速度の信号のみをクロック再生出力部から出力するので、以降の処理において想定外のレートの信号を受け取ることにより発生する誤動作を防ぐことができる。
【００１９】
請求項２に記載のシリアルデータ受信回路によれば、クロック再生部の出力信号を、受信レート判定部からの制御によって出力制御部が制御しているので、以降の処理において想定外のレートの信号を受け取ることにより発生する誤動作を防ぐことができる。
【００２０】
請求項３に記載のシリアルデータ受信回路によれば、クロック再生部に対しても受信可能なレートの受信信号のみを送ることによって、受信不可能なレート受信時のクロック再生部の動作を抑制し消費電力を抑えることと、クロック再生部への想定外のレート信号を入力することで発生する誤動作を防ぐことができる。
【００２１】
請求項４に記載のシリアルデータ受信回路によれば、受信レート判定部での受信レート判定前にはクロック再生部の動作を抑制しているので、シリアルデータ受信回路の消費電力を抑えることができる。
【００２２】
請求項５に記載のシリアルデータ受信回路によれば、通信速度を判定する変化点の数を任意に設定することで１つの回路で複数の規格に対応可能となる。また、受信信号のノイズ状況により通信速度を判定する変化点の数を変更することでノイズ耐性も向上する。
【００２３】
請求項６に記載のシリアルデータ受信回路によれば、クロック再生制御部を設けたことで、例えばパワーセーブモードからの復帰時などスピードネゴシエーションが必要でない場合は通信確立時間が早くなり、また電源投入後やリセット後などスピードネゴシエーションが必要な場合は受信レート判定前にクロック再生部の動作を抑制し消費電力を抑えることが可能となる。
【発明を実施するための最良の形態】
【００２４】
（第１実施形態）
以下、本発明の第１の実施形態を、図１ないし図７を参照して説明する。図１は、本発明の第１の実施形態にかかるシリアルデータ受信回路のブロック図である。図２は、オーバーサンプリング部のサンプリング方法の説明図である。図３は、データ平滑化部の平滑化方法の説明図である。図４は、図１に示されたシリアルデータ受信回路のレート判定のタイミングチャートである。図５は、図１に示されたシリアルデータ受信回路のレート判定のタイミングチャートである。図６は、図１に示されたシリアルデータ受信回路のレート判定のタイミングチャートである。図７は、図１に示されたシリアルデータ受信回路の動作を示すフローチャートである。
【００２５】
図１に示したシリアルデータ受信回路１は、ＳＡＴＡインタフェースのホスト側の受信部を示しており、受信した信号からＳＡＴＡ規格における１．５Ｇｂｐｓ（第１世代：以降Ｇｅｎ１とする）と３Ｇｂｐｓ（第２世代：以降Ｇｅｎ２とする）の２つの通信速度を判定し、シリアルデータ受信回路１の後段の受信信号処理部への信号の出力の制御を行う。シリアルデータ受信回路１は、オーバーサンプリング部２と、データ平滑化部３と、クロック再生部４と、出力制御部５と、基準クロック発生部６と、変化点計測部７と、周期パルス発生部８と、受信レート判定部９と、を有している。
【００２６】
オーバーサンプリング部２は、図２に示すように入力された受信信号をオーバーサンプリングクロックにより、受信信号のレート（通信速度）より早い周期でサンプリングする。なお、図２中のＵＩとはＳＡＴＡにおける１ビット分の期間を意味する。したがって、Ｇｅｎ１の時は１ＵＩ＝６６６ｐｓ（ピコ秒）でＧｅｎ２の時は１ＵＩ＝３３３ｐｓとなる。オーバーサンプリングクロックは、受信レートより２倍以上大きい周波数のクロックで実現するか、或いは位相をずらした複数のクロックで実現してもよい。
【００２７】
データ平滑化部３は、オーバーサンプリング部２から入力された信号（データ）に対して移動平均を取ることによりノイズなどによるショートパルスを除去する。図３に動作例を示す。図３において、入力が１１０１１００１００の順であって、３番目の０と８番目の１がノイズのよるショートパルスであったとする。ここで、連続する３つのデータの移動平均（多数決）をとることによって、出力は１１１１００００となり、ショートパルスが除去できる。本実施形態では単純な３入力の多数決論理としたが、デジタルフィルタ回路を用いたローパスフィルタで実現してもよい。また、データ平滑化部３は、入力された信号が有効な信号であるか否かを判定し、受信有効信号を後述する変化点計測部７および受信レート判定部８へ出力する。
【００２８】
クロック再生出力部としてのクロック再生部４は、ノイズなどによるショートパルスが除去されたオーバーサンプリングされたデータから変化点間の中心データを取って出力制御部５に出力する。
【００２９】
クロック再生出力部としての出力制御部５は、後述する受信レート判定部９から出力される出力制御イネーブル信号＝Ｌ（Ｌｏｗ）の時はクロック再生部４から入力されるデータを図示しない受信信号処理部に送信し、出力制御イネーブル信号＝Ｈ（Ｈｉ）の時はクロック再生部４から入力されるデータを図示しない受信信号処理部に送信しない。
【００３０】
基準クロック発生部６は、後述する周期パルス発生部８から入力される受信レート選択信号に基づいて、データ平滑化部３、クロック再生部４、出力制御部５、変化点計測部７、周期パルス発生部８、受信レート判定部９の動作に必要なクロックを発生し、前記各部へ出力する。
【００３１】
変化点計測部７は、受信有効信号が有効を示しているときにデータ平滑化部３の出力の変化点の数を計測し、周期パルス発生部８が発生する所定の周期（一定間隔）のパルスの間累積加算する。変化点計測部７は、周期パルス発生部８からパルスが入力されると変化点の数を累積している累積レジスタはクリアされ累積を開始し、次のパルスで累積加算値を受信レート判定部９に出力する。そして、受信レート判定部９から入力されるAlign検出開始信号がＨになったら変化点の計測は行わない。
【００３２】
周期パルス発生部８は、図示しないホスト内部から入力されるＧｅｎ１またはＧｅｎ２を示す信号Ｇｅｎ１／Ｇｅｎ２に基づいて受信レート選択信号を基準クロック発生部６に出力し基準クロック発生部６が出力する基準クロックを切替える。そして、基準クロック発生部６が出力する基準クロックに基づいて予め設定されたクロックサイクル数に１回（すなわち一定間隔で）パルスを発生して変化点計測部７と受信レート判定部９へ出力する。
【００３３】
受信レート判定部９は、周期パルス発生部８から一定間隔で入力されるパルス信号の１周期の期間に変化点計測部７から入力される変化点の数の累積加算値が予め定めた値であれば、Align検出開始信号を変化点計測部７に出力し、そして、２回連続でAlign-Pが検出された場合は受信処理が可能な速度と判断して出力制御イネーブル信号をＬとして出力制御部５に出力する。すなわち、周期パルス発生部から発生されたパルス信号１周期における変化点計測部で計測した変化点の数に基づいて受信信号の通信速度を判定し、その判定結果に応じて応じて前記クロック再生出力部を制御している。
【００３４】
次に、変化点計測部７と周期パルス発生部８と受信レート判定部９の動作を図４乃至図６のタイミングチャートを参照して説明する。
【００３５】
本実施形態では、変化点計測部７からの変化点の数の累積加算値を判定する一定間隔、すなわち周期パルス発生部８が発生するパルスの周期を２５６０ｃｙｃ（サイクル）としている。これは、３７５ＭＨｚのクロックで６．８２５μｓ（マイクロ秒）に相当する。６．８２５μｓは、式１により算出された値である。
６．８２５μｓ＝６６６ｐｓ×４０ＵＩ×２５６  （式１）
【００３６】
式１の意味は次の通りである。まず６６６ｐｓは、Ｇｅｎ１時の１ビット当りの時間（１／１．５Ｇｂｐｓ）であり、４０ＵＩはAlign-Pのデータ長である。２５６は本実施形態における設計値である。すなわち、６．８２５μｓとは、Ｇｅｎ１時のAlign-P２５６個分の時間を意味する。なお、２５６は、任意の値でよいが、小さすぎるとジッタやノイズ、送信側の変調周期などの影響が大きくなり変化点の数が増減して通信速度を誤判定してしまう可能性があるためにジッタやノイズ、送信側の変調周期などの影響が少なくなる値が望ましい。
【００３７】
そして、Align-Pは４０ＵＩの期間に２８ｅｄｇｅ（２８回変化点がある）なので、６．８２５μｓの時間内には２８×２５６＝７１６８ｅｄｇｅとなる。したがって、３７５ＭＨｚで２５６０サイクル期間に７１６８回変化点があった場合は、Ｇｅｎ１の受信信号であると判定する。なお、本実施形態においては、受信信号のジッタやノイズ、送信側の変調周期などの影響を考慮してα分のマージンを前後に設け７１６８−α以上７１６８＋α以下の範囲にあった場合は、受信信号はＧｅｎ１であると判定する。
【００３８】
つまり、シリアルデータ受信回路１を含むホストがＧｅｎ１対応で受信信号の判定を開始した場合は、周期パルス発生部８は、基準クロック発生部６に対して３７５ＭＨｚのクロックを発生するように指示し、３７５ＭＨｚのクロックで２５６０ｃｙｃ（６．８２５μｓ）に１回パルスを発生して変化点計測部７と受信レート判定部９へ出力する。変化点計測部７では、２５６０ｃｙｃ（６．８２５μｓ）期間内の変化点の数を計測して受信レート判定部９へ出力し、受信レート判定部９では、変化点計測部７で計測された累積加算値が７１６８−α以上７１６８＋α以下の範囲にあった場合は、受信レート判定部９がAlign検出信号をＨとしてAlign-Pの検出を開始し、２回連続Align-Pを検出したら、受信信号はＧｅｎ１であると判定して出力制御部５へ出力制御イネーブル信号をＬとして出力し受信信号を図示しない受信信号処理部へ出力する。すなわち、受信レート判定部が、周期パルス発生部が発生したパルス信号１周期における変化点計測部で計測した変化点の数に基づいて受信信号の通信速度を判定し、判定結果に応じてクロック再生出力部を制御している。
【００３９】
図４は、上述した説明を示したタイミングチャートである。すなわち、受信有効信号がＨ（有効）になった以降周期パルスの発生およびエッジ積算数（変化点の数の累積加算値）ｅｄｇｅｃｎｔの積算を開始し、２５６０ｃｙｃの時点で７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲内であった場合は、受信レート判定部９がAlign検出信号をＨとしてAlign-Pの検出を開始し、２回連続Align-Pを検出したら、受信信号はＧｅｎ１であると判定して出力制御部５へ出力制御イネーブル信号をＬとして出力し受信信号を図示しない受信信号処理部へ出力する。変化点計測部７は、Align検出信号がＨになった以降はエッジ数（変化点の数）のカウントを行わない。
【００４０】
図５に変化点の数が７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲外の場合のタイミングチャートを示す。エッジ積算数が７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲外の場合は、通信速度がＧｅｎ２である可能性が高い。ＳＡＴＡの場合は、デバイスがAlign-Pを繰り返し送信し始めてから５４．６μｓ経過してもホストからのAlign-Pを受信できない場合は通信速度を落としてAlign-Pを繰り返し送信するので、５４．６μｓ経過後デバイスはＧｅｎ１に通信速度を落としてAlign-Pを繰り返し送信することから、５４．６μｓ経過後最初の２５６０ｃｙｃ後の判定時には７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲内にエッジ積算数が収まりＧｅｎ１との判定が行われる。
【００４１】
次に、ホストがＧｅｎ２対応だった場合を説明する。Ｇｅｎ２の場合もＧｅｎ１と同様に変化点計測部７からの変化点の数の累積加算値を判定する一定間隔は２５６０ｃｙｃ（サイクル）である。これは、７５０ＭＨｚのクロックで３．４１２５μｓ（マイクロ秒）に相当する。３．４１２５μｓは、式２により算出された値である。
３．４１２５μｓ＝３３３ｐｓ×４０ＵＩ×２５６  （式２）
【００４２】
式２の意味は次の通りである。まず３３３ｐｓは、Ｇｅｎ２時の１ビット当りの時間（１／３Ｇｂｐｓ）であり、４０ＵＩはAlign-Pのデータ長である。２５６はＧｅｎ１の場合と同様に本実施形態における設計値である。すなわち、３．４１２５μｓとは、Ｇｅｎ２時のAlign-P２５６個分の時間を意味する。
【００４３】
そして、Ｇｅｎ１と同様にAlign-Pは４０ＵＩの期間に２８ｅｄｇｅ（２８回変化点がある）なので、３．４１２５μｓの時間内には２８×２５６＝７１６８ｅｄｇｅとなる。したがって、７５０ＭＨｚで２５６０サイクル期間に７１６８回変化点があった場合は、Ｇｅｎ２の受信信号であると判定する。なお、Ｇｅｎ２の場合も、受信信号のジッタやノイズ、送信側の変調周期などの影響を考慮してα分のマージンを前後に設け７１６８−α以上７１６８＋α以下の範囲にあった場合は受信信号はＧｅｎ２であると判定する。変化点計測部７と周期パルス発生部８と受信レート判定部９の動作は、クロックが７５０ＭＨｚで２５６０ｃｙｃの時間が３．４１２５μｓであること以外は図４と同様である。
【００４４】
エッジ積算数が７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲外の場合のタイミングチャートを図６に示す。エッジ積算数が７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲外の場合は、通信速度がＧｅｎ１である可能性が高い。したがって、受信レート判定部９は、最初の２７．３μｓはＧｅｎ２で８回判定を行い（２７．３／３．４１２５＝８）、その後周期パルス発生部８に対して受信レート選択信号をＧｅｎ１対応に変更するように指示をする。こうすると、基準クロック発生部６が発生する基準クロックがＧｅｎ１対応のクロック（３７５ＭＨｚ）に変更され、以降受信レート判定部９は、Ｇｅｎ１の判定条件、すなわち、６．８２５μｓの間に７１６８−α≦ｅｄｇｅｃｎｔ≦７１６８＋αの範囲にｅｄｇｅｃｎｔがなるか否かという判定条件で動作し、Ｇｅｎ１との判定が行われる。
【００４５】
図７に本実施形態のシリアルデータ受信回路１を含むホスト側の動作のフローチャートを示す。
【００４６】
まず、ステップＳ１において、ＣＯＭＷＡＫＥ終了後、図示しない送信部が１．５ＧｂｐｓＤ１０．２を送信してステップＳ２に進む。ＣＯＭＷＡＫＥとはＳＡＴＡのネゴシエーション動作の際に行われるＯＯＢシーケンスの最後にデバイス側から送信されてくるデータである。１．５ＧｂｐｓＤ１０．２とはＣＯＭＷＡＫＥ終了後からホストがAlign-Pを検出しAlign-Pを送信できるようになるまでの間送信することがＳＡＴＡの規格で定められたデータである。
【００４７】
次に、ステップＳ２において、第２世代対応か否かを判断して第２世代対応の場合（Ｙｅｓの場合）はステップＳ３に進み、第１世代対応の場合（Ｎｏの場合）はステップＳ４に進む。このステップでは周期パルス発生部８が、入力信号Ｇｅｎ１／Ｇｅｎ２の設定に応じて基準クロック発生部６に対して受信レート選択信号を出力する。基準クロック発生部６では受信レート選択信号に応じて基準クロック（３７５ＭＨｚまたは７５０ＭＨｚ）を生成し出力する。
【００４８】
次に、ステップＳ３において、受信信号レート（受信速度）が３Ｇｂｐｓか否かを判断して３Ｇｂｐｓである場合（Ｙｅｓの場合）はステップＳ１０に進み、そうでない場合（Ｎｏの場合）はステップＳ５に進む。３Ｇｂｐｓか否かを判断は受信レート判定部９で図４乃至図６において説明したように一定期間内の変化点の数ｅｄｇｅｃｎｔが７１６８‐α≦ｅｄｇｅｃｎｔ≦７１６８＋αの条件で判定する。
【００４９】
次に、ステップＳ４において、受信信号レート（受信速度）が１．５Ｇｂｐｓか否かを判断して１．５Ｇｂｐｓである場合（Ｙｅｓの場合）はステップＳ７に進み、そうでない場合（Ｎｏの場合）は再度本ステップを実行する。１．５Ｇｂｐｓか否かを判断はステップＳ３と同様に受信レート判定部９で図４乃至図６において説明したように一定期間内の変化点の数ｅｄｇｅｃｎｔが７１６８‐α≦ｅｄｇｅｃｎｔ≦７１６８＋αの条件で判定する。
【００５０】
次に、ステップＳ５において、８回判定したか否かを判断して８回判断した場合はステップＳ６に進み、そうでない場合はステップＳ３に戻る。本ステップは受信レート判定部９で３．４１２５μｓ毎の判定を２７．３μｓ間に８回判定することである。
【００５１】
次に、ステップＳ６において、受信レートを１．５Ｇｂｐｓに変更してステップＳ７に進む。本ステップは、前述した最初の２７．３μｓはＧｅｎ２で８回判定を行った後に周期パルス発生部８に対して受信レート選択信号をＧｅｎ１対応に変更するように指示をし、基準クロック発生部６が発生する基準クロックがＧｅｎ１対応のクロック（３７５ＭＨｚ）に変更されることである。
【００５２】
次に、ステップＳ７において、１．５ＧｂｐｓAlign-Pを受信したか否かを判断し、受信した場合はステップＳ８に進み、受信していない場合は再度本ステップを実行する。本ステップは、検出受信レート判定部９でAlign検出信号をＨとしてAlign-Pの検出を開始し、２回連続Align-Pを検出したことでAlign-P受信と判断する。Align-Pの判定は、受信レート判定部９で４０ＵＩの受信パターンを比較することで判定する。
【００５３】
次に、ステップＳ８において、図示しない送信部から１．５ＧｂｐｓAlign-Pを送信してステップＳ９に進む。
【００５４】
次に、ステップＳ９において、図示しない受信信号処理部で１．５ＧｂｐｓNon Align-Pを受信したか否か判断して受信した場合は以降１．５Ｇｂｐｓの通信速度でデータの送受信が開始される。受信していない場合は、再度本ステップを実行する。
【００５５】
ステップＳ１０においては、３ＧｂｐｓAlign-Pを受信したか否かを判断し、受信した場合はステップＳ１１に進み、受信していない場合は再度本ステップを実行する。本ステップは、受信レート判定部９でAlign検出信号をＨとしてAlign-Pの検出を開始し、２回連続Align-Pを検出したことでAlign-P受信と判断する。Align-Pの判定は、受信レート判定部９で４０ＵＩの受信パターンを比較することで判定する。
【００５６】
次に、ステップＳ１１において、図示しない送信部から３ＧｂｐｓAlign-Pを送信してステップＳ１２に進む。
【００５７】
次に、ステップＳ１２において、図示しない受信信号処理部で３ＧｂｐｓNon Align-Pを受信したか否か判断して受信した場合は以降３Ｇｂｐｓの通信速度でデータの送受信が開始される。受信していない場合は、再度本ステップを実行する。
【００５８】
本実施形態によれば、周期パルス発生部８が発生したパルス信号の周期内に変化点計測部７で計測した変化点の数が７１６８の前後にマージンを設けた範囲内であるか否かを受信レート判定部９で判断することで受信信号の通信速度を判定しているので、確実に通信速度を判定することができ、受信可能な通信速度の受信信号のみを出力制御部５から出力させるように出力制御イネーブル信号をＬにするように制御することによって、以降の処理において想定外の通信速度の信号を受け取ることにより発生する誤動作を防ぐことができる。
【００５９】
また、Ｇｅｎ１とＧｅｎ２において基準クロックを３５０ＭＨｚと７５０ＭＨｚに変更することによって、周期パルス発生部８が発生したパルス信号の間隔が変更されるのみで変化点計測部７で計測した変化点の数は７１６８の前後にマージンを設けた範囲内でＧｅｎ１／Ｇｅｎ２のどちらの場合でも同じ構成で判定することができる。
【００６０】
（第２実施形態）
次に、本発明の第２の実施形態を図８を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００６１】
本実施形態では、ブロックの構成は同一であるが、受信レート判定部９が出力する出力制御イネーブル信号が出力制御部５だけでなくクロック再生部４に対しても出力している点が第１の実施形態と異なる。クロック再生部４は、出力制御イネーブル信号がＨの場合は動作を停止し、出力制御イネーブル信号がＬの場合のみ動作する。すなわち、受信レート判定部９において判定された通信速度が受信可能な通信速度でない場合は動作を停止している。
【００６２】
本実施形態によれば、受信不可能な通信速度の信号を受信している時はクロック再生部４を停止しているため、消費電力を抑えることが可能となる。また、受信不可能な通信速度の信号をクロック再生部４に入力することによってクロック再生部４が発振などして誤動作する可能性を防ぐことができる。
【００６３】
（第３実施形態）
次に、本発明の第３の実施形態を図９を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００６４】
本実施形態では、出力制御部５の後段にクロック再生部４が設けられている。すなわち、受信レート判定部９からの制御によってデータ平滑化部３から入力される信号を出力する出力制御部５と、出力制御部５から入力される信号から所定の周期でデータを再生するクロック再生部４とを設けている。
【００６５】
本実施形態によれば、受信不可能な通信速度の信号を受信している時はクロック再生部４にデータが入力されないため、消費電力を抑えることが可能となる。また、受信不可能な通信速度の信号をクロック再生部４に入力することによってクロック再生部４が発振などして誤動作する可能性を防ぐことができる。
【００６６】
なお、本実施形態に第２の実施形態のようにクロック再生部４に対して出力制御イネーブル信号を入力してもよい。
【００６７】
（第４実施形態）
次に、本発明の第４の実施形態を図１０を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００６８】
本実施形態では、出力制御部５が削除されている。クロック再生部４は、出力制御イネーブル信号を用いて受信可能なレート以外のときは停止させる。すなわち、クロック再生部４がデータ平滑化部３が出力した信号からデータを再生し出力するクロック再生出力部となり受信レート判定部９の判定結果に応じて制御されている。なお、停止している時はクロック再生部４からは一定値が出力されているので、後段の受信処理部の誤動作（誤認識）は発生しない。
【００６９】
本実施形態によれば、出力制御部５を削除することで、受信レート判定部９の受信レート判定前にクロック再生部４の動作を抑制し消費電力を抑えることが可能となる。さらに回路規模も小さくできる。
【００７０】
（第５実施形態）
次に、本発明の第５の実施形態を図１１を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００７１】
本実施形態では、第１の実施形態に対して閾値判定レジスタ１０が付加されている。これは、ＳＡＴＡのみの対応であれば固定値で問題ないが、閾値判定レジスタ１０を設けて、閾値判定レジスタ１０に出力制御イネーブル信号をＬとするための変化点の数を設定することで複数の規格に対応可能となる。
【００７２】
本実施形態によれば、閾値判定レジスタ１０を設けることで変化点の数を任意に設定可能となることから複数の規格に対応可能となる。また、受信信号のノイズ状況により変化点の数を変えることでノイズ耐性も向上する。
【００７３】
なお、図１１においては閾値判定レジスタ１０を受信レート判定部９と別に記載しているが受信レート判定部９に含めてもよい。
【００７４】
また、本実施形態は第１の実施形態に閾値判定レジスタ１０を付加したが、他の実施形態に対しても同様に閾値判定レジスタ１０を付加することができる。
【００７５】
（第６実施形態）
次に、本発明の第６の実施形態を図１２を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００７６】
本実施形態では、第１の実施形態に対してクロック再生制御部１１が付加されている。受信レート判定部９から出力した出力制御イネーブル信号をクロック再生制御部１１を経由してクロック再生部４に入力することにより、以前に接続しているデバイスで通信速度が確定している場合などスピードネゴシエーションが必要ない時のみにクロック再生部４を受信開始から動作させることができる。ＳＡＴＡではパワーセーブモードから復帰する時には以前に接続していた通信速度で復帰することになっているためにクロック再生制御部１１を設けることが有効である。すなわち、受信レート判定部で判定された通信速度が保持され、通信を再開した際には、その保持された通信速度に基づいてクロック再生出力部を制御するクロック再生制御部１１を設けている。
【００７７】
本実施形態によれば、クロック再生制御部１１を設けることでパワーセーブモードからの復帰時などスピードネゴシエーションが必要でない場合は通信確立時間が早くなり、また電源投入後やリセット後などスピードネゴシエーションが必要な場合は受信レート判定前にクロック再生回路の動作を抑制し消費電力を抑えることが可能となる。
【００７８】
なお、本実施形態は第１の実施形態にクロック再生制御部１１を付加したが、他の実施形態に対しても同様にクロック再生制御部１１を付加することができる。
【００７９】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態にかかるシリアルデータ受信回路のブロック図である。
【図２】オーバーサンプリング部のサンプリング方法の説明図である。
【図３】データ平滑化部の平滑化方法の説明図である。
【図４】図１に示されたシリアルデータ受信回路のレート判定のタイミングチャートである。
【図５】図１に示されたシリアルデータ受信回路のレート判定のタイミングチャートである。
【図６】図１に示されたシリアルデータ受信回路のレート判定のタイミングチャートである。
【図７】図１に示されたシリアルデータ受信回路の動作を示すフローチャートである。
【図８】本発明の第２の実施形態にかかるシリアルデータ受信回路のブロック図である。
【図９】本発明の第３の実施形態にかかるシリアルデータ受信回路のブロック図である。
【図１０】本発明の第４の実施形態にかかるシリアルデータ受信回路のブロック図である。
【図１１】本発明の第５の実施形態にかかるシリアルデータ受信回路のブロック図である。
【図１２】本発明の第６の実施形態にかかるシリアルデータ受信回路のブロック図である。
【符号の説明】
【００８１】
１  シリアルデータ受信回路
２  オーバーサンプリング部
３  データ平滑化部
４  クロック再生部（クロック再生出力部）
５  出力制御部（クロック再生出力部）
６  基準クロック発生部
７  変化点計測部
８  周期パルス発生部
９  受信レート判定部
１０  判定閾値レジスタ
１１  クロック再生制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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