(57)【要約】【課題】  磁気メモリ及び磁気メモリの書込み方法に関し、隣接する素子の書込み磁界の影響による誤書込みを防止するとともに、書込み電流を低減する。【解決手段】  基板上に縦型磁気抵抗効果素子１〜４を２次元マトリクス状に配置するとともに、各縦型磁気抵抗効果素子１〜４に近接する場所にそれぞれが互いに空間を介して交差するビット線５とワード線６を設け、フリー層の磁化反転を発生させたい縦型磁気抵抗効果素子１〜４に近接するビット線５とワード線６のみに電流を流し、電流によって発生する合成磁界８によって当該縦型磁気抵抗効果素子１〜４のみのフリー層の磁化を反転させる磁気メモリにおける隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数を互いに有意に異ならせる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
基板上に縦型磁気抵抗効果素子を２次元マトリクス状に配置するとともに、前記各縦型磁気抵抗効果素子に近接する場所にそれぞれが互いに空間を介して交差するビット線とワード線を設け、フリー層の磁化反転を発生させたい縦型磁気抵抗効果素子に近接するビット線とワード線のみに電流を流し、前記電流によって発生する合成磁界によって当該縦型磁気抵抗効果素子のみのフリー層の磁化を反転させる磁気メモリであって、前記隣接する縦型磁気抵抗効果素子を構成するフリー層の磁気共鳴周波数が互いに有意に異なることを特徴とする磁気メモリ。
【請求項２】
上記縦型磁気抵抗効果素子が、フリー層の磁気共鳴周波数が互いに異なる４種類の縦型磁気抵抗効果素子からなり、前記４種類の内の一方の２種類の縦型磁気抵抗効果素子をビット線或いはワード線の一方に沿って交互に配置するとともに、前記４種類の内の他方の２種類の縦型磁気抵抗効果素子をビット線或いはワード線の一方に沿って交互に配置し、且つ、前記一方の２種類の縦型磁気抵抗効果素子の組と前記他方の２種類の縦型磁気抵抗効果素子の組をビット線或いはワード線の他方に沿って交互に配置したことを特徴とする請求項１記載の磁気メモリ。
【請求項３】
上記２次元マトリクス状に配置した縦型磁気抵抗効果素子の組を成膜方向に少なくとも２層積み重ねたことを特徴とする請求項１または２に記載の磁気メモリ。
【請求項４】
上記互いに隣接する縦型磁気抵抗効果素子を構成するフリー層の磁気共鳴周波数の差が、０．２５ＧＨｚ以上であることを特徴とする請求項１乃至３のいずれか１項に記載の磁気メモリ。
【請求項５】
請求項１乃至４のいずれか１項に記載の磁気メモリの書込み方法であって、ビット線もしくはワード線の少なくともどちらか一方に書込み対象の縦型磁気抵抗効果素子を構成するフリー層の磁気共鳴周波数と同一の周波数の書込み電流を流すことにより、書込み対象の縦型磁気抵抗効果素子を構成するフリー層の磁化を反転させたことを特徴とする磁気メモリの書込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリ及び磁気メモリの書込み方法に関するものであり、特に、強磁性トンネル接合素子をメモリセル要素に用いた磁気メモリにおける誤書込みを防止するとともに、書込み電流の低減のための構成に特徴のある磁気メモリ及び磁気メモリの書込み方法に関するものである。
【背景技術】
【０００２】
近年、強磁性トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子は、再生用磁気ヘッドを構成する磁気センサ部として、或いは、磁気ランダムアクセスメモリ装置（ＭＲＡＭ；Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の情報記憶部として用いられている（例えば、特許文献１乃至は特許文献３参照）。
【０００３】
ここで、図１０及び図１１を参照して強磁性トンネル接合素子を説明する。
図１０参照  
図１０は、強磁性トンネル接合素子の概念的構成図であり、反強磁性層からなるピンニング層５１、強磁性層からなるピンド層５２、Ａｌ−Ｏ等のトンネル絶縁膜５３、及び、強磁性層からなるフリー層５４を順次積層した構造からなり、膜厚方向に電流が流れるように構成されている。
【０００４】
この強磁性トンネル接合素子において、フリー層５４の磁化方向がピンド層５２の磁化方向と平行の時にトンネル電流が流れやすくなるため低抵抗状態となり、両者が反平行の時にトンネル電流が流れにくくなるため高抵抗状態となり、この抵抗状態の差により磁気記録媒体に書き込まれた磁気情報を読み取ったり、或いは、「０」または「１」の情報を記憶する。
【０００５】
図１１参照  
図１１は、ＮｉＦｅ（２４ｎｍ）／Ｃｏ74Ｆｅ26（１０ｎｍ）／Ａｌ−Ｏ（１．６ｎｍ）／Ｃｏ74Ｆｅ26（１０ｎｍ）／ＩｒＭｎ（５０ｎｍ）／Ａｌ（１０ｎｍ）の積層からなり、１５０μｍ×１５０μｍの大きさの強磁性トンネル接合素子の磁気抵抗曲線である。
【０００６】
次に、図１２及び図１４を参照して、１Ｔｒ−１ＭＴＪ型ＭＲＡＭを説明する。
図１２参照  
図１２は、１Ｔｒ−１ＭＴＪ型ＭＲＡＭの概略的断面図であり、記憶を司るＭＴＪ（強磁性トンネル接合素子）７０の一方の電極、即ち、キャップ層７６はビット線６８に接続され、他方の電極、即ち、下地層７１はトランジスタ６０のソース領域６１またはドレイン領域６２に接続されている。
ここでは、ドレイン領域６２に接続する。
【０００７】
ビット線６８と直交した書込み用ワード線６５上に、層間絶縁膜６６を介して接続下部電極６７が設けられていて、その上に下地層７１、フリー層７２、トンネル絶縁層７３、ピンド層７４、反強磁性層７５、キャップ層７６が順次形成され、キャップ層７６上にビット線６８が接続した構成になっている。
【０００８】
図１３参照  
図１３は、このようなＭＲＡＭを構成するメモリセルの等価回路図であり、書込み用ワード線６５とビット線６８との交差点にＭＴＪ素子７０が配置され、ソース配線層６４は接地したプレート線６９に接続される。
【０００９】
このＭＲＡＭにおける記録は、フリー層７５の磁化を、お互いに直交したビット線６８と書込み用ワード線６５に電流を流すことによって発生する合成磁場によって反転することにより行なわれる。
一方、読み出しはトランジスタ６０のゲートに設けたワード線６３に電圧を印加し、ソース領域６１とドレイン領域６２間を導通することによって、強磁性トンネル接合素子７０に電流を流し、その電圧の大小によって「０」状態か「１」状態かを判別する。
【特許文献１】特開２００３−０３１７７６号公報
【特許文献２】特開２００２−２９９５８４号公報
【特許文献３】特開２００３−１１１０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、このようなＭＲＡＭにおいて大きな問題は、高密度化のために強磁性トンネル接合素子（ＭＴＪ素子）の形成密度を上げていくと素子と素子の間隔が狭くなり、高密度で形成されたＭＲＡＭにおいては、隣接するＭＴＪ素子に書き込むために電流が流されたビット線、もしくはワード線から発生する磁界の影響により、本来書き込むことを意図しないＭＴＪ素子にも書き込んでしまう可能性が生じるという事情があるので、図１４を参照して説明する。
【００１１】
図１４参照  
図１４は、従来の高密度ＭＲＡＭの概念的構成図であり、ワード線８１とビット線８２との空間を介した交差位置にＭＴＪ素子８３が配置された構成となっている。
【００１２】
図１５参照  
図１５は、発生磁場の強度分布の説明図であり、ここでは、電流密度の上限を８×１０6 Ａ／ｃｍ2 とした場合において、ビット線もしくはワード線を幅０．５μｍ, 厚さ０．５μｍの線、及び、幅０．１μｍ, 厚さ０．１μｍの線に形成した場合の発生磁場を示したものである。
【００１３】
図から明らかなように、幅０．５μｍで形成した場合においても幅０．１μｍで形成した場合においても、導体中心から線幅だけ離れた場所、即ち、ビット線もしくはワード線を隙間無く敷き詰める密度で形成した場合の隣の素子の中心位置においては、導体中心に発生する磁場の大きさの約半分の磁場が印加されることがわかる。
【００１４】
現実には、当然ながらビット線もしくはワード線間には隙間を設ける必要があるが、幅０．１μｍで形成した場合の磁場強度を見てみると、線幅の半分、即ち、０．０５μｍの隙間を設けた場合の隣接する素子の中心位置となる０．１５μｍ離れた場所においても、導体中心の約１／４と大きな磁界が印加されることがわかる。
【００１５】
このように、高密度でＭＴＪ素子が形成されたＭＲＡＭにおいては、書込み対象となるＭＴＪ素子への書込み磁界が影響して、隣接するＭＴＪ素子も誤って書き込まれる場合が発生する。
【００１６】
したがって、本発明は、隣接する素子の書込み磁界の影響による誤書込みを防止するとともに、書込み電流を低減するをことを目的とする。
【課題を解決するための手段】
【００１７】
ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、基板上に縦型磁気抵抗効果素子１〜４を２次元マトリクス状に配置するとともに、各縦型磁気抵抗効果素子１〜４に近接する場所にそれぞれが互いに空間を介して交差するビット線５とワード線６を設け、フリー層の磁化反転を発生させたい縦型磁気抵抗効果素子１〜４に近接するビット線５とワード線６のみに電流を流し、電流によって発生する合成磁界８によって当該縦型磁気抵抗効果素子１〜４のみのフリー層の磁化を反転させる磁気メモリであって、隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数が互いに有意に異なることを特徴とする。
【００１８】
縦型磁気抵抗効果素子１〜４、特に、ＭＴＪ素子においては、フリー層が特定の振動数による磁気共鳴現象（強磁性共鳴とも呼ばれる）を起こしており、書き込みワイヤー、典型的には書込み用のワード線６に交流電流を流して交流磁場を印加した場合、磁気共鳴周波数と合う周波数の交流磁場においてはビットの反転がし易くなり、逆にずれた周波数の交流磁場を印加した場合はビット反転はし難くなる。
【００１９】
したがって、この現象を利用して、隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数が互いに有意に異なるように、即ち、隣接する縦型磁気抵抗効果素子１〜４の書込み電流７によっては、磁化反転が生じない程度にフリー層の磁気共鳴周波数が互いに異なるように設定することによって、誤書込みの発生を防止することができると同時に、書込み電流７を低減することができる。
【００２０】
隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数が互いに異なるように設定するためには、縦型磁気抵抗効果素子１〜４の磁化方向と直交する方向の長さを固定し、磁化方向の長さを変えることによって、フリー層の磁気共鳴周波数を調整すれば良い。
【００２１】
また、縦型磁気抵抗効果素子１〜４を、４種類のフリー層の磁気共鳴周波数が互いに異なる縦型磁気抵抗効果素子１〜４から構成し、４種類の内の一方の２種類の縦型磁気抵抗効果素子１，３をビット線５或いはワード線６の一方に沿って交互に配置するとともに、４種類の内の他方の２種類の縦型磁気抵抗効果素子２，４をビット線５或いはワード線６の一方に沿って交互に配置し、且つ、一方の２種類の縦型磁気抵抗効果素子１，３の組と他方の２種類の縦型磁気抵抗効果素子２，４の組をビット線５或いはワード線６の他方に沿って交互に配置することが望ましく、それによって、最近接する縦型磁気抵抗効果素子１〜４同士の磁気共鳴周波数の差を効果的に大きくすることができる。
【００２２】
この場合、一方の２種類の縦型磁気抵抗効果素子１，３を、磁気共鳴周波数が一番小さな縦型磁気抵抗効果素子１と三番目に小さな縦型磁気抵抗効果素子３とにより構成するとともに、他方の２種類の縦型磁気抵抗効果素子２，４を、磁気共鳴周波数が二番目に小さな縦型磁気抵抗効果素子２と四番目に小さな縦型磁気抵抗効果素子４とにより構成することが望ましく、最近接する縦型磁気抵抗効果素子同士の磁気共鳴周波数の差をより効果的に大きくすることができる。
【００２３】
また、２次元マトリクス状に配置した縦型磁気抵抗効果素子１〜４の組を成膜方向に少なくとも２層積み重ねても良く、それによって、３次元化した超高密度磁気メモリを構成することが可能になる。
【００２４】
以上の構成の場合、互いに隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数の差が、０．２５ＧＨｚ以上とすることが望ましく、それによって、隣接する縦型磁気抵抗効果素子１〜４同士の磁気共鳴周波数の差を確実に防止することができる。
【００２５】
この場合の縦型磁気抵抗効果素子１〜４としては、ＣＰＰ型磁気抵抗効果素子１〜４でも良いが、フリー層とピンド層と間にトンネル絶縁膜を有する強磁性トンネル接合素子、即ち、磁気共鳴現象が大きく起こるＭＴＪ素子が望ましい。
【００２６】
また、上述の磁気メモリに情報を書き込む際には、ビット線５もしくはワード線６の少なくともどちらか一方に書込み対象の縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数と同一の周波数の書込み電流７を流すことにより、書込み対象の縦型磁気抵抗効果素子１〜４を構成するフリー層の磁化を反転させれば良い。
【００２７】
この場合、書込み対象の縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数と同一の周波数の書込み電流７をワード線６に流すとともに、ビット線５に直流電流を流すことが一般的である。
【発明の効果】
【００２８】
本発明によれば、隣接する素子への誤書込みを防止するとともに、書き込み用発生磁界を小さくすることが可能となり、配線に流す電流を少なくでき、それによって、信頼性の高い高密度、低消費電力のＭＲＡＭの実現が可能になる。
【発明を実施するための最良の形態】
【００２９】
ここで、図２乃至図４を参照して発明を実施するための最良の形態を説明する。
図２参照  
図２は、本発明の磁気メモリの概念的構成図であり、基板上に反強磁性層１１、ピンド層１２、トンネル絶縁膜１３、及び、フリー層１４を順次積層したＭＴＪ素子１０1 〜１０4 を２次元マトリクス状に配置するとともに、各ＭＴＪ素子１０1 〜１０4 に近接する場所にそれぞれが互いに空間を介して交差するビット線１５とワード線１６を設け、フリー層１４の磁化反転を発生させたいＭＴＪ素子１０1 〜１０4 に近接するビット線１５とワード線１６のみに電流を流し、電流によって発生する合成磁界によって当該ＭＴＪ素子１０1 のみのフリー層１４の磁化を反転させる磁気メモリであって、各ＭＴＪ素子１０1 〜１０4 の形状、例えば、ＭＴＪ素子１０1 〜１０4 の磁化方向と直交する方向の長さを固定し、磁化方向の長さを変えることによって、フリー層１４の磁気共鳴周波数を調整することにより、隣接するＭＴＪ素子１０2 〜１０4 を構成するフリー層１４の磁気共鳴周波数を互いに有意に異ならせたものである。
【００３０】
図３参照  
図３は、ＭＴＪ素子における磁気共鳴現象を測定するための測定系の概念的構成図であり、ＭＴＪ素子１０に容量１７を介してスペクトルアナライザ１８を並列接続し、電源１９により直流電流を流した状態で、外部磁界の影響を測定するものである。
【００３１】
図４参照  
図４は、磁気共鳴現象の測定結果の説明図であり、フリー層が特定の振動数において、磁気共鳴現象を起こしているのが確認された。
このような磁気共鳴現象の起こる素子において、書き込み磁界として磁気共鳴周波数と合う周波数の交流磁場を印加することによって、フリー層の反転がし易くなり、逆にずれた周波数の交流磁場を印加した場合はフリー層の反転はし難くなる。
【００３２】
したがって、隣り合うＭＴＪ素子１０1 〜１０4 のフリー層の共鳴周波数を意図的にずらして作製することにより、書き込みワイヤー、例えば、書込みワード線に流す電流の周波数を変えることにより密集した素子の中で任意の素子のみビットを反転させることが可能となる。
例えば、図４において、ピークから０．２５ＧＨｚずれた位置では約３ｄＢｍ強度が下がっており、３ｄＢｍの差はエネルギーとしては１．４倍異なるので、隣接する素子間において０．２５ＧＨｚ以上の周波数差を設ければ良い。
【００３３】
この場合、磁気共鳴周波数を調整する方法としては、上述のように、形状（素子の縦横比）による調整が最も簡単で効果的であるので、ここで、図５及び図６を参照して磁気共鳴周波数の形状依存性を説明する。
図５参照  
図５は、フリー層の奥行きを１１０ｎｍに固定した場合の磁気共鳴周波数の素子幅依存性の説明図であり、素子幅と奥行きの比に対する共鳴周波数の変化をシミュレーションで求めた結果である。
【００３４】
図６参照  
図６は、シミュレーション結果を表化した説明図であり、素子の奥行きを１１０ｎｍに固定した場合、素子幅を５１〜１１８ｎｍの範囲で変化させることにより、共鳴周波数を４ＧＨｚ〜６ＧＨｚの間で変化させることが可能であることがわかる。
【００３５】
再び、図２参照  
したがって、ＭＴＪ素子１０1 〜１０4 のフリー層の共鳴周波数をそれぞれ４ＧＨｚ，４．５ＧＨｚ，５．５ＧＨｚ，６ＧＨｚとすることによって、互いに隣接するＭＴＪ素子１０1 〜１０4 の差を
１０1 と１０3 ：１．５ＧＨｚ
１０1 と１０4 ：２．０ＧＨｚ
１０4 と１０2 ：１．５ＧＨｚ
１０2 と１０3 ：１．０ＧＨｚ
と、確実に１ＧＨｚ以上の差を設けることができる。
なお、対角線方向に対向する１０1 と１０2 或いは１０3 と１０4 の差は０．５ＧＨｚであるが、距離が１．５倍程度になるので問題はない。
【実施例１】
【００３６】
以上を前提として、次に、図７乃至図９を参照して本発明の実施例１のＭＲＡＭの製造工程を説明する。
図７参照  
まず、ｎ型シリコン基板２１の所定領域にｐ型ウエル領域２２を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２３を形成したのち、素子形成領域にゲート絶縁膜２４を介して読み出しワード線となるＷＳｉからなるゲート電極２５を形成し、このゲート電極２５をマスクとしてＡｓイオンを注入することによってｎ- 型ＬＤＤ領域２６を形成する。
【００３７】
次いで、全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール２７を形成したのち、再び、Ａｓイオン注入することによってｎ+ 型ドレイン領域２８及びｎ+ 型ソース領域２９を形成し、次いで、Ｏ3 −ＴＥＯＳ−ＳｉＯ2 膜からなる厚い第１層間絶縁膜３０を形成したのち、ｎ+ 型ドレイン領域２８及びｎ+ 型ソース領域２９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３１を形成する。
【００３８】
次いで、スパッタ法を用いてＡｌ2 Ｏ3 膜からなる第２層間絶縁膜３２を堆積させたのち、接続導体用凹部とソース配線用トレンチを形成し、この凹部及びトレンチをＣｕメッキ層で埋め込み、ＣＭＰ（化学機械研磨）法により平坦化することによって、ソース配線３３及び接続導体３４を形成する。
【００３９】
次いで、再び、スパッタ法を用いてＡｌ2 Ｏ3 膜からなる第３層間絶縁膜３５を堆積させ、ビアホール及び書込みワード線用トレンチを形成したのち、ビアホール及びトレンチをＣｕメッキ層で埋め込み、ＣＭＰ法を用いて平坦化することによって、書込みワード線３６及び接続プラグ３７を同時に形成する。
【００４０】
図８参照  
次いで、再び、スパッタ法を用いてＡｌ2 Ｏ3 膜からなる第４層間絶縁膜３８を形成し、接続プラグ３７に達するビアホール及び下部電極用の凹部を形成したのち、ビアホール及び凹部をＣｕメッキ層で埋め込み、ＣＭＰ法を用いて平坦化することによって、接続プラグ３９及び下部電極４０を同時に形成する。
【００４１】
次いで、スパッタ法を用いることによって、全面に厚さが、例えば、２０ｎｍのＴａ下地層４１、１０ｎｍのＮｉＦｅフリー層４２、１ｎｍのＡｌ2 Ｏ3 からなるトンネル絶縁層４３、１０ｎｍのＣｏＦｅピンド層４４、及び、３０ｎｍのＩｒＭｎピン層４５、及び、上部電極となる厚さが、例えば、３０ｎｍのＲｕキャップ層４６を順次真空中で堆積させる。
なお、トンネル絶縁層４３は、薄いＡｌ膜を成膜したのち、ラジカル酸化或いはプラズマ酸化により形成する。
【００４２】
次いで、イオンミリングを施すことによって例えば、奥行き（図面の奥行き方向）の長さを例えば、１１０ｎｍに一定とした状態で、素子幅を隣接するＭＴＪ素子４７間で互いに異なるようパターニングしてＭＴＪ素子４７を形成する。
この場合、図２に示した関係が得られるように、図６に示すように、１２０ｎｍ、９０ｎｍ、６０ｎｍ、５０ｎｍの４種類の素子幅を有するＭＴＪ素子４７とする。
【００４３】
図９参照  
次いで、再び、スパッタ法を用いてＡｌ2 Ｏ3 膜からなる第５層間絶縁膜４８を形成し、次いで、反応性イオンエッチングにより第５層間絶縁膜４８をエッチングすることによって、ＭＴＪ素子４７に達する深さのビット線用トレンチを形成する。
【００４４】
次いで、トレンチをＣｕメッキ層で埋め込んだのち、ＣＭＰ法を用いて平坦化することによって、書込み用ワード線３６と直交する方向に延在するビット線４９を形成することによって、ＭＲＡＭの基本構造が完成する。
【００４５】
このように、本発明の実施例１においては、ＭＴＪ素子の奥行きのサイズを１１０ｎｍに固定して、素子幅を１２０ｎｍ、９０ｎｍ、６０ｎｍ、５０ｎｍとして、磁気共鳴周波数が約４ＧＨｚ、４．５ＧＨｚ、５．５ＧＨｚ、及び、６ＧＨｚの４種類のＭＴＪ素子とし、これらを図２に示したように配置しているので、隣接するＭＴＪ素子の書込み磁界の影響で、誤書込みが発生することがない。
【００４６】
また、書込みに際しては、ＭＴＪ素子の磁気共鳴周波数と同じ周波数の電流を流し、交流磁界を発生させているので、低交流磁界で、したがって、低電流での書込みが可能になり、低消費電力化が可能になる。
【００４７】
以上、本発明の実施例１を説明してきたが、本発明は実施例１に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記実施例１においてはＭＴＪ素子に反強磁性層を設けているが、反強磁性層は必ずしも必要ではなく、ピンド層／トンネル絶縁膜／フリー層の構成としても良いものである。
なお、この場合には、ピンド層の保磁力をフリー層の保磁力より大きくする必要がある。
【００４８】
また、上記の実施例１においては、微細化に伴うエレクトロマイグレーション耐性を高めるためにＣｕ配線を用いているが、必ずしも、Ｃｕ配線である必要はなく、例えば、ＴｉＮ／Ａｌ／ＴｉＮからなるＡｌ系配線を用いて良いものであり、この場合には、ダマシン法は不要で、通常のエッチングにより配線パターンを形成すれば良い。
【００４９】
また、上記の実施例１においては、メモリ要素として磁気共鳴現象が顕著に生じるＭＴＪ素子を用いているが、ＭＴＪ素子に限られるものではなく、ＣＰＰ型磁気抵抗効果素子を用いても良いものである。
【００５０】
また、上記の実施例１においては、４種類のＭＴＪ素子により２次元アレイを構成しているが、配置の状態は図２の配置に限られるものではなく、形状による磁気共鳴周波数の差をより大きく取れる場合には、図における１０2 と１０3 とを入れ替えても良いものである。
【００５１】
さらに、ＭＴＪ素子の種類は４種類に限られるものではなく、２種類でも良いものであり、この２種類を同種が対角線状に並ぶようにチェック状に交互に配置しても良い。
なお、４種類以上にしても格別の効果は得られない。
【００５２】
また、上記の実施例１においては、４種類のＭＴＪ素子により２次元アレイを構成しているが、このような２次元アレイを積層方向にも重ねて３次元アレイを構成しても良いものであり、より高密度化が可能になる。
なお、この場合には、積層方向において隣接するＭＴＪ素子の磁気共鳴周波数が互いに異なるように配置する必要がある。
【００５３】
また、上記の実施例１においては、ＭＴＪ素子を下部電極上に形成しているが、このような下部電極は必ずしも必要がなく、接続プラグと直接接するようにＭＴＪ素子を形成しても良いものである。
【００５４】
ここで、再び、図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  基板上に縦型磁気抵抗効果素子１〜４を２次元マトリクス状に配置するとともに、前記各縦型磁気抵抗効果素子１〜４に近接する場所にそれぞれが互いに空間を介して交差するビット線５とワード線６を設け、フリー層の磁化反転を発生させたい縦型磁気抵抗効果素子１〜４に近接するビット線５とワード線６のみに電流を流し、前記電流によって発生する合成磁界８によって当該縦型磁気抵抗効果素子１〜４のみのフリー層の磁化を反転させる磁気メモリであって、前記隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数が互いに有意に異なることを特徴とする磁気メモリ。
（付記２）  上記縦型磁気抵抗効果素子１〜４の磁化方向と直交する方向の長さを固定し、前記磁化方向の長さを変えることによって、隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数が互いに異なっていることを特徴とする付記１記載の磁気メモリ。
（付記３）  上記縦型磁気抵抗効果素子１〜４が、４種類のフリー層の磁気共鳴周波数が互いに異なる縦型磁気抵抗効果素子１〜４からなり、前記４種類の内の一方の２種類の縦型磁気抵抗効果素子１，３をビット線５或いはワード線６の一方に沿って交互に配置するとともに、前記４種類の内の他方の２種類の縦型磁気抵抗効果素子２，４をビット線５或いはワード線６の一方に沿って交互に配置し、且つ、前記一方の２種類の縦型磁気抵抗効果素子１，３の組と前記他方の２種類の縦型磁気抵抗効果素子２，４の組をビット線５或いはワード線６の他方に沿って交互に配置したことを特徴とする付記１または２に記載の磁気メモリ。
（付記４）  上記一方の２種類の縦型磁気抵抗効果素子１，３を、磁気共鳴周波数が一番小さな縦型磁気抵抗効果素子１と三番目に小さな縦型磁気抵抗効果素子３とにより構成するとともに、上記他方の２種類の縦型磁気抵抗効果素子２，４を、磁気共鳴周波数が二番目に小さな縦型磁気抵抗効果素子２と四番目に小さな縦型磁気抵抗効果素子４とにより構成したことを特徴とする付記３記載の磁気メモリ。
（付記５）  上記２次元マトリクス状に配置した縦型磁気抵抗効果素子１〜４の組を成膜方向に少なくとも２層積み重ねたことを特徴とする付記１乃至４のいずれか１に記載の磁気メモリ。
（付記６）  上記互いに隣接する縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数の差が、０．２５ＧＨｚ以上であることを特徴とする付記１乃至５のいずれか１に記載の磁気メモリ。
（付記７）  上記縦型磁気抵抗効果素子１〜４が、上記フリー層とピンド層と間にトンネル絶縁膜を有する強磁性トンネル接合素子１〜４であることを特徴とする付記１乃至６のいずれか１に記載の磁気メモリ。
（付記８）  付記１乃至７のいずれか１に記載の磁気メモリの書込み方法であって、ビット線５もしくはワード線６の少なくともどちらか一方に書込み対象の縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数と同一の周波数の書込み電流７を流すことにより、書込み対象の縦型磁気抵抗効果素子１〜４を構成するフリー層の磁化を反転させたことを特徴とする磁気メモリの書込み方法。
（付記９）  上記書込み対象の縦型磁気抵抗効果素子１〜４を構成するフリー層の磁気共鳴周波数と同一の周波数の書込み電流７をワード線６に流すとともに、ビット線５に直流電流を流すことを特徴とする付記８記載の磁気メモリの書込み方法。
【図面の簡単な説明】
【００５５】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の磁気メモリの概念的構成図である。
【図３】ＭＴＪ素子における磁気共鳴現象を測定するための測定系の概念的構成図である。
【図４】磁気共鳴現象の測定結果の説明図である。
【図５】フリー層の奥行きを１１０ｎｍに固定した場合の磁気共鳴周波数の素子幅依存性の説明図である。
【図６】シミュレーション結果を表化した説明図である。
【図７】本発明の実施例１のＭＲＡＭの途中までの製造工程の説明図である。
【図８】本発明の実施例１のＭＲＡＭの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のＭＲＡＭの図８以降の製造工程の説明図である。
【図１０】強磁性トンネル接合素子の概念的構成図である。
【図１１】強磁性トンネル接合素子の磁気抵抗曲線である。
【図１２】１Ｔｒ−１ＭＴＪ型ＭＲＡＭの概略的断面図である。
【図１３】ＭＲＡＭを構成するメモリセルの等価回路図である。
【図１４】従来の高密度ＭＲＡＭの概念的構成図である。
【図１５】発生磁場の強度分布の説明図である。
【符号の説明】
【００５６】
１〜４  縦型磁気抵抗効果素子
５  ビット線
６  ワード線
７  書込み電流
８  合成磁界
１０1 〜１０4 ＭＴＪ素子
１１  反強磁性層
１２  ピンド層
１３  トンネル絶縁膜
１４  フリー層
１５  ビット線
１６  ワード線
１７  容量
１８  スペクトルアナライザ
１９  電源
２１  ｎ型シリコン基板
２２  ｐ型ウエル領域
２３  素子分離酸化膜
２４  ゲート絶縁膜
２５  ゲート電極
２６  ｎ- 型ＬＤＤ領域
２７  サイドウォール
２８  ｎ+ 型ドレイン領域
２９  ｎ+ 型ソース領域
３０  第１層間絶縁膜
３１  Ｗプラグ
３２  第２層間絶縁膜
３３  ソース配線
３４  接続導体
３５  第３層間絶縁膜
３６  書込みワード線
３７  接続プラグ
３８  第４層間絶縁膜
３９  接続プラグ
４０  下部電極
４１  Ｔａ下地層
４２  ＮｉＦｅフリー層
４３  トンネル絶縁層
４４  ＣｏＦｅピンド層
４５  ＩｒＭｎピン層
４６  Ｒｕキャップ層
４７  ＭＴＪ素子
４８  第５層間絶縁膜
４９  ビット線
５１  ピンニング層
５２  ピンド層
５３  トンネル絶縁膜
５４  フリー層
６０  トランジスタ
６１  ソース領域
６２  ドレイン領域
６３  ワード線
６４  ソース配線層
６５  書込み用ワード線
６６  層間絶縁膜
６７  接続下部電極
６８  ビット線
６９  プレート線
７０  ＭＴＪ素子
７１  下地層
７２  フリー層
７３  トンネル絶縁層
７４  ピンド層
７５  反強磁性層
７６  キャップ層
８１  ワード線
８２  ビット線
８３  ＭＴＪ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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