(57)【要約】【課題】簡単な構成によって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を向上させること。【解決手段】別系統電源で動作する、低耐圧トランジスタ（ＬＶＴｒ）で構成される第１の回路ブロック（２００）と第２の回路ブロック（４００）との間に設けられるＩ／Ｏバッファ（インタフェース回路）３００を、中耐圧トランジスタ（ＭＶＴｒ：ゲート絶縁膜の膜厚がＬＶＴｒよりも厚いトランジスタ）で構成する。また、第１および第２の低電位電源間には双方向ダイオードからなる静電気保護回路（３５０）を設ける。また、第１および第２の回路ブロック（２００，３００）の各々の電源電圧間には、電源間保護素子（ＰＤ１，ＰＤ２）を介在させる。【選択図】図１
2008263075.tif 000002
【特許請求の範囲】
【請求項１】
別系統電源で動作する第１の回路ブロックおよび第２の回路ブロックと、前記第１の回路ブロックと前記第２の回路ブロックとの間に設けられるインタフェース回路と、を含み、
前記インタフェース回路を構成する絶縁ゲートトランジスタの一部または全部のゲート絶縁膜の膜厚は、前記第１の回路ブロックおよび前記第２の回路ブロックの少なくとも一つに含まれる絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚く設定される、
ことを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
前記インタフェース回路は、第１のバッファ回路および第２のバッファ回路の少なくとも１つを有し、
前記第１のバッファ回路は、
前記第１の回路ブロックからの信号をバッファリングして第１の信号経路に出力する第１の出力バッファと、前記第１の出力バッファから前記第１の信号経路を経由して送られてくる信号をバッファリングして前記第２の回路ブロックに供給する第１の入力バッファとを含み、
前記第２のバッファ回路は、
前記第２の回路ブロックからの信号をバッファリングして第２の信号経路に出力する第２の出力バッファと、前記第２の出力バッファから前記第２の信号経路を経由して送られてくる信号をバッファリングして前記第１の回路ブロックに供給する第２の入力バッファとを含み、
前記第１の出力バッファおよび前記第２の入力バッファは、前記第１の回路ブロックの電源電圧によって動作し、
前記第１の入力バッファおよび前記第２の出力バッファは、前記第２の回路ブロックの電源電圧によって動作し、
前記第１の入力バッファおよび前記第２の入力バッファを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚は、前記第１の回路ブロックおよび前記第２の回路ブロックの少なくとも１つを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚く設定される、
ことを特徴とする集積回路装置。
【請求項３】
請求項２記載の集積回路装置であって、
前記第１の出力バッファおよび前記第２の出力バッファを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚も、記第１の回路ブロックおよび前記第２の回路ブロックの少なくとも１つを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚く設定されることを特徴とする集積回路装置。
【請求項４】
請求項１〜請求項３のいずれか記載の集積回路装置であって、
前記第１の回路ブロックは、第１の高電位電源および第１の低電位電源間で動作し、
前記第２の回路ブロックは、第２の高電位電源および第２の低電位電源間で動作し、
前記第１の低電位電源と前記第２の低電位電源との間には、ノイズ阻止および静電気保護のための静電気保護回路が設けられていることを特徴とする集積回路装置。
【請求項５】
請求項４記載の集積回路装置であって、
前記静電気保護回路は、
前記第１の低電位電源から前記第２の低電位電源に向かう方向を順方向とする少なくとも一つの第１のダイオードと、前記第２の低電位電源から前記第１の低電位電源に向かう方向を順方向とする少なくとも一つの第２のダイオードと、が並列接続されて構成される
双方向ダイオードを有することを特徴とする集積回路装置。
【請求項６】
請求項４または請求項５記載の集積回路装置であって、
前記第１の高電位電源と前記第１の低電位電源との間に設けられた第１の電源間保護素子と、
前記第２の高電位電源と前記第２の低電位電源との間に設けられた第２の電源間保護素子とを、さらに有することを特徴とする集積回路装置。
【請求項７】
請求項１〜請求項６のいずれか記載の集積回路装置であって、
前記第１の回路ブロックは、シリアルバスを介してデータ転送を行う高速インタフェース回路であり、
前記高速インタフェース回路は、アナログ回路を含む物理層回路と、ロジック回路と、を含むことを特徴とする集積回路装置。
【請求項８】
請求項１〜請求項７のいずれか記載の集積回路装置であって、
前記２の回路ブロックは、表示装置を駆動するための表示制御信号を生成するドライバ用ロジック回路である、ことを特徴とする集積回路装置。
【請求項９】
請求項１〜請求項８のいずれか記載の集積回路装置であって、
前記インタフェース回路に含まれる、前記第１の回路ブロックおよび前記第２の回路ブロックを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚い膜厚をもつ絶縁ゲートトランジスタのチャネル領域には、しきい値を低下させるためのドーピング処理が施されていることを特徴とする集積回路装置。
【請求項１０】
請求項１〜請求項９のいずれか記載の集積回路装置であって、
前記集積回路装置は、低耐圧回路領域と、前記低耐圧回路領域よりも耐圧が高い中耐圧領域と、前記中耐圧回路領域よりも耐圧が高い高耐圧回路領域と、を含み、
前記第１の回路ブロックの少なくとも一部は、前記低耐圧回路領域に形成され、
前記第２の回路ブロックの少なくとも一部は、前記低耐圧回路領域に形成され、
前記インタフェース回路における前記第１の入力バッファおよび前記第２の入力バッファは、前記中耐圧回路領域に形成される、ことを特徴とする集積回路装置。
【請求項１１】
請求項１０記載の集積回路装置であって、
前記中耐圧回路領域に形成された、前記表示装置のデータ線を駆動するデータ線ドライバブロックを含むことを特徴とする集積回路装置。
【請求項１２】
請求項１０または請求項１１記載の集積回路装置であって、
前記高耐圧回路領域に形成された、表示装置の走査線を駆動する走査線ドライバブロックを含むことを特徴とする集積回路装置。
【請求項１３】
請求項１０〜請求項１２のいずれか記載の集積回路装置であって、
前記高耐圧回路領域および前記中耐圧回路領域に形成される電源回路ブロックと、
前記中耐圧回路領域に形成される階調電圧生成回路と、
を含むことを特徴とする集積回路装置。
【請求項１４】
請求項１〜請求項１３のいずれか記載の集積回路装置であって、
前記第１の回路ブロックを構成する第１導電型トランジスタは、第２導電型ウエルに形成され、
前記第１の回路ブロックを構成する第２導電型トランジスタは、前記第２導電型ウエルを囲むように第２導電型基板に形成された第１の第１導電型ウエルに形成され、
前記第２の回路ブロックを構成する第１導電型トランジスタは前記第２導電型基板に形成され、
前記第２の回路ブロックを構成する第２導電型トランジスタは、前記第１の回路ブロック用の前記第１の第１導電型ウエルとは異なる第２の第１導電型ウエルに形成される、
ことを特徴とする集積回路装置。
【請求項１５】
請求項１〜１４のいずれか記載の集積回路装置と、
前記集積回路装置による駆動される前記表示装置と、を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護耐性を向上させた集積回路装置および電子機器に関する。
【背景技術】
【０００２】
集積回路装置（ＩＣ）の集積度の向上、微細化の進展に伴い、静電破壊対策はますます重要となっている。ＩＣメーカは、厳格な静電破壊試験にパスすることが可能な信頼性の高い製品を製造する必要がある（例えば、特許文献１）。
【０００３】
また、静電気保護回路の一例は、例えば、特許文献２に記載されている。
【０００４】
また、例えば、１．８Ｖ電源で動作する低耐圧トランジスタで構成される第１の回路ブロックと、別系統の１．８Ｖ電源で動作する低耐圧トランジスタで構成される第２の回路ブロックと、の間に設けられるインタフェース回路は、同じく１．８Ｖ電源で動作する低耐圧トランジスタで構成されるのが通常である。
【特許文献１】特開平２０００−２０６１７７号公報
【特許文献２】特開平５−１３６３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の発明者の検討によって、以下の事項が明らかとなった。すなわち、例えば、１．８Ｖ電源で動作する低耐圧トランジスタで構成される第１の回路ブロックと、別系統の１．８Ｖ電源で動作する低耐圧トランジスタで構成される第２の回路ブロックと、の間に、同じく１．８Ｖ電源で動作する低耐圧トランジスタで構成されるインタフェース回路を設け、第１の回路ブロックと第２の回路ブロックの各電源間に異なる極性の静電気を印加すると、特殊な静電破壊メカニズムによって、インタフェース回路を構成する絶縁ゲートトランジスタのゲート絶縁膜が破壊される場合があることがわかった。
【０００６】
本発明者によって明らかとされた新たな静電破壊メカニズムの一例では、第１の高電位電源および第１の低電位電源で動作する第１の回路ブロックと、第２の高電位電源および第２の低電位電源で動作する第２の回路ブロックを想定し、かつ、第１の回路ブロックと第２の回路ブロックとが、別電源（上記の第１および第２の電源系）で動作する一対の入出力バッファを含むバッファ回路を介して信号を伝達することを想定し（この場合、第１の回路ブロックから第２の回路ブロックへの信号伝達に寄与する第１のバッファ回路と、第２の回路ブロックから第１の回路ブロックへの信号伝達に寄与する第２のバッファ回路の少なくと一つが存在することになる）、そして、例えば、第１の高電位電源に正極性の静電サージを印加し、第２の低電位電源に負極性の静電サージを印加する場合を想定する（当然のことながら、第２の高電位電源に正極性の静電サージを印加し、第１の低電位電源に負極性の静電サージを印加する場合を想定され得る）。
【０００７】
この新たな静電破壊メカニズムの一例によれば、その静電サージエネルギの一部が、上述の一対の入出力バッファを含んで構成されるバッファ回路を経由して流れる（つまり、正規の信号伝達ルートを経由して流れる）ことに起因して、特に、入力バッファを構成するトランジスタのゲート絶縁膜の破壊が生じ易い。そして、この静電破壊メカニズムには、低電位電源間に挿入される静電気保護回路や、別系統の電源の各々に設けられる電源間保護回路等とも関連する。
【０００８】
本発明は、このような考察に基づいてなされたものであり、その目的は、簡単な構成によって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を向上させることにある。
【課題を解決するための手段】
【０００９】
（１）本発明の集積回路装置の一態様では、別系統電源で動作する第１の回路ブロックおよび第２の回路ブロックと、前記第１の回路ブロックと前記第２の回路ブロックとの間に設けられるインタフェース回路と、を含み、前記インタフェース回路を構成する絶縁ゲートトランジスタの一部または全部のゲート絶縁膜の膜厚は、前記第１の回路ブロックおよび前記第２の回路ブロックの少なくとも一つに含まれる絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚く設定される。
【００１０】
この構成によって、余分な回路構成を付加することなく、インタフェース回路の静電保護耐性を効果的に向上させることができる。
【００１１】
（２）本発明の集積回路装置の他の態様では、前記インタフェース回路は、第１のバッファ回路および第２のバッファ回路の少なくとも１つを有し、前記第１のバッファ回路は、前記第１の回路ブロックからの信号をバッファリングして第１の信号経路に出力する第１の出力バッファと、前記第１の出力バッファから前記第１の信号経路を経由して送られてくる信号をバッファリングして前記第２の回路ブロックに供給する第１の入力バッファとを含み、前記第２のバッファ回路は、前記第２の回路ブロックからの信号をバッファリングして第２の信号経路に出力する第２の出力バッファと、前記第２の出力バッファから前記第２の信号経路を経由して送られてくる信号をバッファリングして前記第１の回路ブロックに供給する第２の入力バッファとを含み、前記第１の出力バッファおよび前記第２の入力バッファは、前記第１の回路ブロックの電源電圧によって動作し、前記第１の入力バッファおよび前記第２の出力バッファは、前記第２の回路ブロックの電源電圧によって動作し、前記第１の入力バッファおよび前記第２の入力バッファを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚は、前記第１の回路ブロックおよび前記第２の回路ブロックの少なくとも１つを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚く設定される。
【００１２】
インタフェース回路には一対の「入力バッファ」と「出力バッファ」が含まれ、一対の入力バッファと出力バッファは「信号経路」で結ばれている。一対の入力バッファおよび出力バッファによって、バッファ回路（第１または第２のバッファ回路の少なくとも一つ）が構成される。また、一対の入力バッファと出力バッファの電源電圧は別であり、例えば、出力バッファが第１の回路ブロックからの信号を受けるのであれば、その出力バッファは第１の回路ブロックと同じ電源電圧で動作する。また、入力バッファが第２の回路ブロックに信号を供給するのであれば、その入力バッファは第２の回路ブロックと同じ電源電圧によって動作する。このような構成をもつインタフェース回路において、「入力バッファ」を構成するトランジスタのゲート絶縁膜の膜厚が、第１および第２の回路ブロックの少なくとも一つを構成するトランジスタの（うちの少なくとも一部のトランジスタ）のゲート絶縁膜の膜厚よりも厚く設定される点を明確化したものである。つまり、第１および第２の回路ブロックのいずれかには、インタフェース回路に含まれる入力バッファを構成するトランジスタよりもゲート絶縁膜の膜厚が薄いトランジスタが必ず存在することになる。本発明者によって明らかとされた新たな静電破壊メカニズムによれば、電源端子に印加される静電サージの一部が、一対の入出力バッファを結ぶ信号経路（正規の信号線）を経由して流れることに起因して、特に、入力バッファを構成するトランジスタのゲート絶縁膜の破壊が生じ易いことがわかった。つまり、別電源系回路間のインタフェース回路の「入力バッファ」におけるゲート破壊耐量の向上が重要であるとの知見を得たのであり、そこで、本態様では、「入力バッファ」を構成するトランジスタのゲート絶縁膜の膜厚を、第１および第２の回路ブロックの少なくとも１つを構成するトランジスタのゲート絶縁膜の膜厚よりも厚く形成する。これによって、余分な回路構成を付加することなく、入力バッファを構成するトランジスタのゲート絶縁膜の破壊耐量を効果的に向上させることができる。
【００１３】
（３）本発明の集積回路装置の他の態様では、前記第１の出力バッファおよび前記第２の出力バッファを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚も、記第１の回路ブロックおよび前記第２の回路ブロックの少なくとも１つを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚く設定される。
【００１４】
インタフェース回路に含まれる出力バッファ（第１および第２の出力バッファ）を構成するトランジスタについても、入力バッファ（第１および第２の入力バッファ）を構成するトランジスタと同様に、ゲート絶縁膜の膜厚を厚くするものである。これによって、出力バッファを構成するトランジスタについても、静電破壊耐量を無理なく向上させることができる。入力バッファと出力バッファを、同じマスクを用いて同時に形成することができるため、インタフェース回路の製造に関して、製造プロセスが複雑になる心配はない。
【００１５】
（４）前記第１の回路ブロックは、第１の高電位電源および第１の低電位電源間で動作し、前記第２の回路ブロックは、第２の高電位電源および第２の低電位電源間で動作し、前記第１の低電位電源と前記第２の低電位電源との間には、ノイズ阻止および静電気保護のための静電気保護回路が設けられている。
【００１６】
別電源で動作する回路の各低電位電源間に、静電気保護回路が設けられている点を明確化したものである。この静電気保護回路は、例えば、第１の回路ブロックの第１の高電位電源（あるいは、第２の回路ブロックの第２の高電位電源）と第２の回路ブロックの第２の低電位電源（あるいは第１の回路ブロックの第１の低電位電源）との間に、正極性又は負極性の静電気電圧が印加された場合の静電気エネルギ（静電サージ）の放電パスを構成する。別電源で動作する一対の出力バッファと入力バッファにおいて、静電サージの放電パスとして正規の信号経路（正規の信号線）しかない場合には、静電サージは、出力バッファ側の高電位電源から、正規の信号経路を経由して、入力バッファ側の低電位電源に流れるしかなく、この場合には、入力バッファを構成するトランジスタのゲートには、静電サージの全エネルギが直接的に印加されることになる。これに対して、低電位電源間に静電気保護回路が設けられると、出力バッファ側の高電位電源に印加された静電サージは、出力バッファ側の低電位電源および静電気保護回路を経由して入力バッファ側の低電位電源に流れることができ、正規の信号線を経由して流れる静電電流は十分に減少するため、ゲート絶縁膜の膜厚が厚く設定されて静電破壊耐量が向上しているトランジスタは、確実に破壊から救済されることになる。また、静電気保護回路は、第１および第２の低電位電源間における微小なノイズの伝達をブロックする役割ももち、これによって、第１および第２の回路ブロック間のノイズによる干渉を阻止することもできる。
【００１７】
（５）本発明の他の態様では、前記静電気保護回路は、前記第１の低電位電源から前記第２の低電位電源に向かう方向を順方向とする少なくとも一つの第１のダイオードと、前記第２の低電位電源から前記第１の低電位電源に向かう方向を順方向とする少なくとも一つの第２のダイオードと、が並列接続されて構成される双方向ダイオードを有する。
【００１８】
第１および第２の低電位電源間に設けられる静電保護回路が、１段または複数段の双方向ダイオードによって構成される点を明らかとしたものである。これによって、第１の低電位電源から第２の低電位電源に向かう静電気の放電パスと、第２の低電位電源から第１の低電位電源に向かう静電気の放電パスの双方を、簡単な構成によって形成することが可能である。また、第１の低電位電源から第２の低電位電源へのノイズ伝達の阻止と、第２の低電位電源から第１の低電位電源へのノイズ伝達の阻止の双方を簡単な構成によって実現することができる。
【００１９】
（６）本発明の集積回路装置の他の態様では、前記第１の高電位電源と前記第１の低電位電源との間に設けられた第１の電源間保護素子と、前記第２の高電位電源と前記第２の低電位電源との間に設けられた第２の電源間保護素子と、を、さらに有する。
【００２０】
第１の電源間保護素子が設けられることによって、第１の回路ブロックの電源間に静電気が印加されたときに、放電パスが形成されてサージ電流をバイパスすることができるため、第１の回路ブロックを静電破壊から保護することができる。同様に、第２の電源間保護素子が設けられることによって、第２の回路ブロックの電源間に静電気が印加されたときに、放電パスが形成されてサージ電流をバイパスすることができるため、第２の回路ブロックを静電破壊から保護することができる。また、第１（あるいは第２）の電源間保護素子を設けることによって、静電気を逃がすための放電パスとして、第１（あるいは第２）の高電位電源と、第１（あるいは第２）の電源間保護素子と、第１（あるいは第２）の低電位電源と、低電位電源間の静電気保護回路と、第２（あるいは第１）の低電位電源とを経由するパスが形成されることになり、これによって、電源端子に静電気が印加されたときに、正規の信号経路（正規の信号線）に漏れ込む静電電流の量を十分に小さくすることができる。
【００２１】
（７）本発明の集積回路装置の他の態様では、前記第１の回路ブロックは、シリアルバスを介してデータ転送を行う高速インタフェース回路であり、前記高速インタフェース回路は、アナログ回路を含む物理層回路と、ロジック回路と、を含む。
【００２２】
第１の回路ブロックの一例として高速インタフェース回路があげられる点、ならびに、その構成の一例を明らかとしたものである。
【００２３】
（８）本発明の集積回路装置の他の態様では、前記２の回路ブロックは、表示装置を駆動するための表示制御信号を生成するドライバ用ロジック回路である。
【００２４】
液晶表示装置等のドライバＩＣに、本発明が適用可能である点を明らかとしたものである。
【００２５】
（９）本発明の集積回路装置の他の態様では、前記インタフェース回路に含まれる、前記第１の回路ブロックおよび前記第２の回路ブロックを構成する絶縁ゲートトランジスタのゲート絶縁膜の膜厚よりも厚い膜厚の絶縁ゲートトランジスタのチャネル領域には、しきい値を低下させるためのドーピング処理が施されている。
【００２６】
チャネル領域への不純物導入によって絶縁ゲートトランジスタの閾値を調整し、これによって、ゲート絶縁膜の膜厚を厚くしたことに伴う動作速度の低下を補償することができる。
【００２７】
（１０）本発明の集積回路装置の他の態様では、前記集積回路装置は、低耐圧回路領域と、前記低耐圧回路領域よりも耐圧が高い中耐圧領域と、前記中耐圧回路領域よりも耐圧が高い高耐圧回路領域と、を含み、前記第１の回路ブロックの少なくとも一部は、前記低耐圧回路領域に形成され、前記第２の回路ブロックの少なくとも一部は、前記低耐圧回路領域に形成され、前記インタフェース回路における前記第１の入力バッファおよび前記第２の入力バッファは、前記中耐圧回路領域に形成される。
【００２８】
異なる耐圧をもつ回路が混在するＩＣでは、マスク変更によって、本発明を容易に適用することができるという利点がある。すなわち、インタフェース回路における中耐圧トランジスタ（すなわち、ゲート絶縁膜の膜厚が意図的に厚く設定されたトランジスタ）は、他の中耐圧回路領域のトランジスタの形成時に、同時に形成することができ、製造プロセスの共用化ができるという利点がある。
【００２９】
（１１）本発明の集積回路装置の他の態様では、さらに、前記中耐圧回路領域に形成された、前記表示装置のデータ線を駆動するデータ線ドライバブロックを含む。
【００３０】
中耐圧回路領域に構成される回路ブロックの一例として、データ線ドライバブロックがあげられる点を明らかとしたものである。
【００３１】
（１２）本発明の集積回路装置の他の態様では、さらに、前記高耐圧回路領域に形成された、表示装置の走査線を駆動する走査線ドライバブロックを含む。
【００３２】
高耐圧回路領域に構成される回路ブロックの一例として、走査線ドライバブロックがあげられる点を明らかとしたものである。
【００３３】
（１３）本発明の集積回路装置の他の態様では、前記高耐圧回路領域および前記中耐圧回路領域に形成される電源回路ブロックと、前記中耐圧回路領域に形成される階調電圧生成回路と、を含む。
【００３４】
電源回路ブロックは、高耐圧回路領域および中耐圧回路領域に形成されるのが好ましい点、ならびに、中耐圧回路領域に形成される回路の他の例には、階調電圧生成回路（所望の表示階調を実現するために必要な各階調に応じた多値の基準階調電圧を生成する回路）が含まれる点を明らかとしたものである。
【００３５】
（１４）本発明の集積回路装置の他の態様では、前記第１の回路ブロックを構成する第１導電型トランジスタは、第２導電型ウエルに形成され、前記第１の回路ブロックを構成する第２導電型トランジスタは、前記第２導電型ウエルを囲むように第２導電型基板に形成された第１の第１導電型ウエルに形成され、前記第２の回路ブロックを構成する第１導電型トランジスタは前記第２導電型基板に形成され、前記第２の回路ブロックを構成する第２導電型トランジスタは、前記第１の回路ブロック用の前記第１の第１導電型ウエルとは異なる第２の第１導電型ウエルに形成される。
【００３６】
本態様の集積回路装置では、トリプルウエル構造が採用される点を明らかとしたものである。本発明の回路は、第１の回路と第２の回路とが別系統の電源で動作することを前提としている。トリプルウエル構造を用いると、別系統の電源で動作する回路を無理なく、かつコンパクトに形成できるという利点がある。すなわち、トリプルウエル構造によれば、第１の回路ブロックのトランジスタと第２の回路ブロックのトランジスタを、第２導電型基板と第１の第１導電型ウエルとの間に形成される障壁（ダイオード）によって電気的に分離することができる。したがって、電気的に独立した第１および第２の回路ブロックを近接して設けることも可能である。
【００３７】
（１５）本発明の電子機器は、本発明の集積回路装置と、前記集積回路装置による駆動される表示装置とを含む。
【００３８】
本発明の集積回路装置は、簡単な構成によって静電破壊耐性が効果的に向上され、信頼性が高いため、この集積回路装置を搭載する電子機器の信頼性も向上する。
【００３９】
このように、本発明によれば、簡単な構成によって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を向上させることができ、これによって、ＩＣの信頼性が向上する。
【発明を実施するための最良の形態】
【００４０】
次に、本発明の実施形態について説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４１】
（本発明の集積回路装置の基本構成の一例）
図１は、本発明の集積回路装置の基本構成の一例を示す図である。図示されるように、図１の集積回路装置は、シリアル通信線を経由してホスト（例えば、液晶表示装置の表示動作を制御するホストコンピュータ）１００から送られてくる画像信号（階調データ）や制御信号を受ける第１の回路ブロック（例えば、高速インタフェース回路）２００と、第１の回路ブロック２００とは別系統の電源で動作する第２の回路ブロック（例えば、ロジック回路ブロック）４００と、第１の回路ブロック２００と第２の回路ブロック４００との間に設けられた（別電源系回路間の）インタフェース回路（Ｉ／Ｏバッファという場合がある）３００と、第２の回路ブロック（例えばロジック回路）４００によって動作が制御されるドライバ回路（例えば、液晶表示装置のデータ線駆動回路等）５００と、を含んで構成されている。
【００４２】
図１では、第１の回路ブロック２００および第２の回路ブロック４００は共に、低耐圧トランジスタ（ＬＶＴｒ）で構成される低耐圧回路（例えば、１．８Ｖ系回路）である。但し、この例に限定されるものではなく、第１の回路ブロック２００および第２の回路ブロック４００の一方だけが低耐圧回路である場合もあり得る。また、第１の回路ブロック２００または第２の回路ブロック４００を構成するトランジスタのうちの一部のトランジスタのみが低耐圧トランジスタである場合も想定され得る。
【００４３】
なお、以下の例では、トランジスタとして絶縁ゲートトランジスタ（ＭＯＳトランジスタ：ＭＩＳ（メタル・インシュレータ・メタル）トランジスタを含む概念とする）を想定する。以下、単に、トランジスタという場合がある。
【００４４】
また、（別電源系回路間の）インタフェース回路（Ｉ／Ｏバッファ）３００は、第１の回路ブロック２００からの信号を受ける第１の出力バッファ３０２と、この第１の出力バッファ３０２からの信号を受ける第１の入力バッファ３０４と、を含む。
【００４５】
第１の出力バッファ３０２と第１の入力バッファ３０４は一対の入出力バッファである。この一対の出力バッファ３０２と入力バッファ３０４とによって第１のバッファ回路が構成される。また、この一対の入出力バッファ（３０２，３０４）は、正規の信号経路（正規の信号線）Ｌ１を経由して接続されている。
【００４６】
第１の出力バッファ３０２は、第１の回路ブロック２００からの信号をバッファリングして、正規の信号経路（正規の信号線）Ｌ１に出力する。第１の入力バッファ３０４は、正規の信号経路（正規の信号線）Ｌ１を経由して出力バッファ３０２から送られてくる信号をバッファリングして、第２の回路ブロック４００に供給する。
【００４７】
また、第１の出力バッファ３０２は、第１の回路ブロック２００と同じ電源電圧で動作する。第１の入力バッファ３０４は、第２の回路ブロック４００と同じ電源電圧で動作する。
【００４８】
また、インタフェース回路３００は、第２の回路ブロック４００からの信号を受ける第２の出力バッファ３０６と、この第２の出力バッファ３０６から第２の信号経路（Ｌ２）を経由して送られてくる信号を受ける第２の入力バッファ３０８と、を含む。
【００４９】
第２の出力バッファ３０６と第２の入力バッファ３０８は一対の入出力バッファである。この一対の出力バッファ３０６と入力バッファ３０８とによって第２のバッファ回路が構成される。この一対の入出力バッファ（３０６，３０８）は、正規の信号経路（正規の信号線）Ｌ２を経由して接続されている。出力バッファ３０６は、第２の回路ブロック４００からの信号をバッファリングして、正規の信号経路（正規の信号線）Ｌ２に出力する。入力バッファ３０８は、正規の信号経路（正規の信号線）Ｌ２を経由して出力バッファ３０２から送られてくる信号をバッファリングして、第１の回路ブロック２００に供給する。
【００５０】
また、第２の出力バッファ３０６は、第２の回路ブロック４００と同じ電源電圧で動作する。第２の入力バッファ３０８は、第１の回路ブロック２００と同じ電源電圧で動作する。
【００５１】
一対の入出力バッファ（３０２と３０４）と、一対の入出力バッファ（３０６と３０８）の双方が必ず存在するとは限らない。つまり、少なくともいずれかの入出力バッファ(第１または第２のバッファ回路の少なくとも一方)が存在することが前提となる。
【００５２】
なお、図１では省略されているが、実際には、各電源間には電源間保護回路が設けられる。また、別系統の低電位電源間には、ノイズ阻止ならびに静電保護のための静電気保護回路が設けられる（この点ついては、図２〜図６を用いて後述する）。
【００５３】
背景技術の欄で記載したとおり、通常ならば、（別電源系回路間の）インタフェース回路３００も同様に、低耐圧系の回路（例えば、１．８Ｖ系回路）となる。しかし、図１の集積回路装置では、（別電源系回路間の）インタフェース回路３００を構成するトランジスタの一部または全部は、低耐圧トランジスタ（ＬＶＴｒ）よりも耐圧が高い中耐圧トランジスタ（ＭＶＴｒ）によって構成される。
【００５４】
中耐圧トランジスタ（ＭＶＴｒ）のゲート絶縁膜の膜厚は、低耐圧トランジスタ（ＬＶＴｒ）のゲート絶縁膜の膜厚よりも厚く設定されている。よって、中耐圧トランジスタのゲート絶縁耐圧は、低耐圧トランジスタのゲート絶縁耐圧よりも高い。
【００５５】
例えば、高耐圧トランジスタ（ＨＶＴｒ）のゲート絶縁膜の膜厚を１０００Å程度としたとき、中耐圧トランジスタ（ＭＶＴｒ）のゲート絶縁膜の膜厚は１５０Å程度であり、低耐圧トランジスタ（ＬＶＴｒ）のゲート絶縁膜の膜厚は５０Å程度である。但し、これは一例であり、この数値に限定されるものではない。
【００５６】
インタフェース回路３００を構成するトランジスタの「一部または全部」が中耐圧トランジスタ（ＭＶＴｒ）で構成される、という表現は、「インタフェース回路３００を構成するトランジスタの種類としては、少なくとも２種類の耐圧をもつトランジスタ、例えば、低耐圧トランジスタ（ＬＶＴｒ）と中耐圧トランジスタ（ＭＶＴｒ）が混在してもよいが、必ず、一部のトランジスタは、耐圧が高いトランジスタ、すなわち中耐圧トランジスタ（ＭＶＴｒ）になっている」ことを意味している。
【００５７】
ここで、本発明者によって明らかとされた新しい静電破壊メカニズムによれば、第１および第２の入力バッファ（３０４，３０８）を構成するトランジスタのゲート絶縁膜の破壊が生じ易いことがわかっている。
【００５８】
したがって、第１および第２の入力バッファ（３０４，３０８）を構成するトランジスタとして、本実施形態では、中耐圧トランジスタ（ＭＶＴｒ）を採用してゲート絶縁耐圧を向上させることが特に、重要である。これによって、新たな回路を付加することなく、ゲート破壊耐量を効果的に向上させることができる。
【００５９】
インタフェース回路３００に含まれる第１および第２の出力バッファ（３０２，３０６）を構成するトランジスタについても、第１および第２の入力バッファ（３０４，３０８）を構成するトランジスタと同様に、ゲート絶縁膜の膜厚を厚くして中耐圧化を図ることも有用である。
【００６０】
これによって、出力バッファ（３０２，３０６）を構成するトランジスタについても、静電破壊耐量を無理なく向上させることができ、インタフェース回路３００の全体の静電耐性が向上する。この場合、第１および第２の入力バッファ（３０４，３０８）を構成するトランジスタと、第１および第２の出力バッファ（３０２，３０６）を構成するトランジスタとを、同じマスクを用いて同時に形成することができるため、インタフェース回路３００の製造に関して、製造プロセスが複雑になる心配はない。
【００６１】
なお、第１および第２の出力バッファ（３０２，３０６）を構成するトランジスタとして、低耐圧トランジスタを用いるか、より高い耐圧のトランジスタ（中耐圧トランジスタ）を用いるかは、例えば、回路の仕様（耐圧，動作スピード等）や、使用可能な製造プロセスの特性、回路の使用条件等に応じて、適宜、使い分けることができる。
【００６２】
このように、インタフェース回路３００の一部または全部を、例えば中耐圧トランジスタ（ＭＶＴｒ：より正確には、第１および第２の回路ブロック２００，４００の少なくとも一方を構成するトランジスタのうちの最も耐圧の低いトランジスタ（ＬＶＴｒ）よりも高い耐圧をもつトランジスタ）で構成することによって、余分な構成を追加することなく、静電気パルスによる、インタフェース回路３００を構成するトランジスタのゲート絶縁膜破壊を無理なく防止することができる。したがって、集積回路装置の信頼性を向上させることができる。
【００６３】
また、図１の集積回路装置には、本来、中耐圧トランジスタ（ＭＶＴｒ）を用いる回路（ドライバ回路５００）が含まれている。よって、ドライバ回路５００を形成する際に、インタフェース回路３００を同時に形成すればよい。よって、インタフェース回路３００を、中耐圧トランジスタ（ＭＶＴｒ）で無理なく構成することができる。
【００６４】
次に、インタフェース回路３００において、ゲート絶縁膜破壊が生じ易くなる原因（新たな静電破壊モード）について考察する。この考察は、本発明前に、本発明の発明者によってなされたものである。この考察の過程で、本発明の要部の具体的な構成例も明確化されることになる。
【００６５】
（新たな静電破壊モードについての考察）
（１）第１の検討例
図２は、第１の検討例に係る（別電源系回路間の）インタフェース回路の構成例を示す回路図である。なお、図２では、図１の出力バッファ３０２および入力バッファ３０４を総称して、説明の便宜上、「Ｉ／Ｏバッファ３００」と称している。以下の説明では、適宜、この呼称を用いる。Ｉ／Ｏバッファ３００は、インタフェース回路３００と同じ意味である。
【００６６】
図２の回路では、第１の回路ブロック２００，第２の回路ブロック４００ならびにＩ／Ｏバッファ３００（入力バッファ３０２と出力バッファ３０４を含む）は、共に、共通の電源電圧（ＶＤＤ１，ＶＳＳ１）にて動作している。
【００６７】
第１の高電位電源（ＶＤＤ１）と第１の低電位電源（ＶＳＳ１）との間には、ダイオードやサイリスタによって構成される電源間保護素子（ＰＤ１，ＰＤ２）が設けられている。具体的には、例えば、電源間保護素子（ＰＤ１，ＰＤ２）は、ツェナーダイオードにより構成される。
【００６８】
電源間に静電パルスが印加されたとき、電源間保護素子（ＰＤ１，ＰＤ２）がオンして放電パスを形成することによって、静電気エネルギをバイパスすることができ、第１および第２の回路ブロック（２００，４００）の静電破壊を防止することができる。
【００６９】
しかし、図２の回路では、電源ラインが共通であるため、例えば、第２の回路ブロック４００で生じた電源ノイズ（ＮＺ１）が、第１の回路ブロック２００の動作（特に、アナログ回路の動作）に悪影響を与える場合がある。
【００７０】
（２）第２の検討例
図３は、第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図である。図３では、第１の回路ブロック２００の電源と第２の回路ブロック４００の電源は完全に分離されている。よって、図２の場合のような、各回路間の電源ノイズの悪影響は生じない。
【００７１】
しかし、例えば、第１の高電位電源（ＶＤＤ１）が印加される端子に正極性の静電パルス（ＮＺ２）を与え、第２の低電位電源（ＶＳＳ２）が印加される端子に負極性の静電パルス（ＮＺ３）を与えた場合、信号線Ｌ１を経由して、図中、太い点線で示されるルート（ＲＴ１）を経由して静電気に起因した過渡電流（瞬時的な大電流）が流れ、このとき、入力バッファ３０４を構成するＰＭＯＳおよびＮＭＯＳトランジスタ（特に、下段のＮＭＯＳトランジスタ）のゲート絶縁膜が破壊される場合がある。
【００７２】
なお、第１の高電位電源（ＶＤＤ１）が印加される端子に正極性の静電パルス（ＮＺ２）が印加され、かつ、第２の低電位電源（ＶＳＳ２）が印加される端子に負極性の静電パルス（ＮＺ３）が印加される場面は、現実には、極めて稀であると考えられる。しかし、電源端子が集積回路装置の外部に導出されている以上、このような形態の静電サージの外部からの印加がない、とは言い切れない。静電破壊防止の重要性にかんがみれば、あらゆる場面を想定して静電破壊の対策を施す必要がある。したがって、上述のような過酷な条件下での静電破壊試験を行うことも極めて重要であるといえる。
【００７３】
（３）第３の検討例
図４は、第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図である。
【００７４】
図４では、第１および第２の低電位電源（ＶＳＳ１およびＶＳＳ２）間に、双方向ダイオード（ＤＩ１，ＤＩ２）を有する静電気保護回路３５０が設けられている。ここでは、第１のダイオード（ＤＩ１）は、第１の回路ブロック２００から第２の回路ブロック４００に向かう方向を順方向とするＰＮ接合ダイオード（これに限定されるものではない）であり、第２のダイオード（ＤＩ２）は、第２の回路ブロック４００から第１の回路ブロック２００に向かう方向を順方向とするＰＮ接合ダイオード（これに限定されるものではない）である。
【００７５】
この構成によれば、例えば、第１の高電位電源（ＶＤＤ１）が印加される端子に正極性の静電パルス（ＮＺ２）を与え、第２の低電位電源（ＶＳＳ２）が印加される端子に負極性の静電パルス（ＮＺ３）を与えた場合、第１のダイオードＤＩ１がオンして、図中、太い点線で示されるようなバイパスルートＲＴ２を経由した放電パスが形成される。
【００７６】
よって、静電気に起因した過渡電流（瞬時的な大電流）は、このバイパスルートＲＴ２を経由して放電することができる。また、双方向ダイオード（ＤＩ１，ＤＩ２）の各々は、０．６Ｖ程度の順方向電圧を有するため、この順方向電圧が障壁となって、微小な電源ノイズ（グランドノイズ）の伝達も阻止される。よって、第１の回路ブロック２００と第２の回路ブロック４００間のノイズによる干渉が防止される。
【００７７】
このように、図４の回路によれば、入力バッファ３０４を構成するトランジスタのゲート絶縁膜の破壊は防止されるはずである。
【００７８】
図５は、別電源系回路間のインタフェース回路における、ゲート絶縁膜の静電破壊の新たなメカニズムを示す図である。しかし、実際には、図５に点線で示すルートＲＴ１を経由して、静電サージのエネルギの一部は、正規の信号線Ｌ１を経由して流れることがわかった。すなわち、電源端子に印加されるすべての静電サージエネルギがバイパスルートを経由して流れるのではなく、その一部は、正規の信号経路（正規の信号線）Ｌ１に漏れ込む。
【００７９】
したがって、やはり、図４の場合と同様に、入力バッファ３０４を構成するトランジスタ（特に、下段のＮＭＯＳトランジスタ）のゲート絶縁膜の破壊（図中、点線の×印で示す）が生じる場合がある。なお、下段のＮＭＯＳトランジスタが特に破壊され易いのは、ソースが低電位のＶＳＳ２（グランド）に接続されていることが影響しているものと推定される。
【００８０】
つまり、図４のような双方向ダイオード（ＤＩ１，ＤＩ２）からなる静電気保護回路３５０を設ける構成だけでは、静電破壊防止の完全な阻止という点では、不十分であることが、本発明者の検討によって明らかとなった。
【００８１】
（第１の実施形態）
図６は、本発明の集積回路装置の要部の具体的構成を説明するための回路図である。上述のような考察にかんがみて、本発明では、図６に示すように、静電破壊が生じ易い入力バッファ３０４のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとして、低耐圧トランジスタ（ＬＶＴｒ）ではなく、中耐圧トランジスタ（ＭＶＴｒ）を採用する。すなわち、従来の回路設計手法ならば、動作スピードを重視して当然に低耐圧トランジスタ（ＬＶＴｒ）を使用するところ、本実施形態では、ゲート絶縁膜の静電破壊を防止することを最優先として、より高耐圧のトランジスタ（すなわち、ＭＶＴｒ）を採用するものである。
【００８２】
また、ゲート絶縁膜の破壊防止を優先させる関係で、動作スピードがやや低下する点は否めないが、動作スピードに関しては、例えば、チャネルへのイオン打ち込みによる閾値電圧の調整等の工夫によって補うことが可能である（この点は後述する）。
【００８３】
つまり、図６では、入力バッファ３０４のＰＭＯＳトランジスタは、中耐圧トランジスタ（ＭＶ（Ｐ））で構成され、ＮＭＯＳトランジスタも同様に、中耐圧トランジスタ（ＭＶ（Ｎ））で構成される。
【００８４】
例えば、低耐圧トランジスタ（ＬＶＴｒ）のゲート絶縁膜の膜厚が５０Å程度であるとし、中耐圧トランジスタ（ＭＶＴｒ）のゲート絶縁膜の膜厚を１５０Å程度とすれば、中耐圧トランジスタ（ＭＶＴｒ）のゲート耐圧は、低耐圧トランジスタ（ＬＶＴｒ）のゲート耐圧の２倍以上となる。
【００８５】
よって、図６のように、静電パルスの一部が正規の信号線Ｌ１を経由して漏れ込んだとしても、そのことによって、ゲート絶縁膜が破壊される可能性は極めて低くなる。
【００８６】
図６では、静電耐性の向上のために、出力バッファ３０２を構成する各トランジスタも中耐圧トランジスタ（ＭＶ（Ｐ），ＭＶ（Ｎ））で構成している。但し、これに限定されるものではなく、出力バッファ３０２を構成する各トランジスタは低耐圧トランジスタ（ＬＶ（Ｐ），ＬＶ（Ｎ））で構成することもできる。この点に関しては、回路の仕様やプロセス条件等に応じて、適宜、選択（最適化）することができる。
【００８７】
以上の説明では、ＶＤＤ１に正極性の静電気を印加し、ＶＳＳ２に負極性の静電気を印加した場合を例にとっているが、ＶＤＤ２に正極性の静電気を印加し、ＶＳＳ１に負極性の静電気を印加する場合についても同様に考えることができる。この場合、上記の説明における入出力バッファ（３０２，３０４）を、入出力バッファ（３０６，３０８：図１参照）に置き換えればよい。
【００８８】
図７は、図６に示される回路の一部（第２の回路ブロックとインタフェース回路を構成する入力バッファ）のデバイス構成を示す断面図である。図７の集積回路装置は、Ｐ型基板（ＰＳＵＢ）に設けられたＮウエル（ＮＷＬ）２と、このＮウエル２に設けられたＰウエル（ＰＷＬ）３ａ，３ｂを有する、いわゆるダブルウエル構造を有している。
【００８９】
図７の左側に示される第２の回路ブロック（ロジック回路）４００（図１参照）は、低耐圧トランジスタ（ＬＶＴｒ）で構成されている。
【００９０】
すなわち、ＬＶ（Ｎ）は、ソース／ドレインとなるＮ＋型不純物領域４ａと、ゲート絶縁膜（膜厚Ｈ１）と、ゲート層（例えば、ポリシリコン等からなる）８ａと、によって構成される。
【００９１】
同様に、ＬＶ（Ｐ）は、ソース／ドレインとなるＰ＋型不純物領域５ａと、ゲート絶縁膜６ｂ（膜厚Ｈ１）と、ゲート層（例えば、ポリシリコン等からなる）８ｂと、によって構成される。
【００９２】
一方、Ｉ／Ｏバッファ回路３００に含まれる入力バッファ３０４等を構成するトランジスタ（図７の右側に記載されるトランジスタ）は、中耐圧トランジスタ（ＭＶＴｒ）で構成される。
【００９３】
すなわち、ＭＶ（Ｎ）は、ソース／ドレインとなるＮ＋型不純物領域４ｂと、ゲート絶縁膜７ａ（膜厚Ｈ２（＞Ｈ１））と、ゲート層（例えば、ポリシリコン等からなる）８ｃと、によって構成される。
【００９４】
同様に、ＭＶ（Ｐ）は、ソース／ドレインとなるＰ＋型不純物領域５ｂと、ゲート絶縁膜７ｂ（膜厚Ｈ２（＞Ｈ１））と、ゲート層（例えば、ポリシリコン等からなる）８ｄと、によって構成される。
【００９５】
上述のとおり、Ｈ１は、例えば５０Å程度であり、Ｈ２は、例えば１５０Å程度である。これによって、ＭＶＴｒは、ＬＶＴｒの２倍以上のゲート耐圧を得ることができる。なお、第１の回路ブロック２００と第２の回路ブロック４００を含むデバイスの構造の例（トリプルウエル構造等）は、図１６を用いて後述する。
【００９６】
（中耐圧トランジスタの高速化のための不純物導入）
中耐圧トランジスタ（ＭＶＴｒ）は、ゲート絶縁膜の膜厚が厚い分だけ、閾値が高く、動作速度の点では不利となる。動作速度を改善するためには、中耐圧トランジスタ（ＭＶ（Ｎ），ＭＶ（Ｐ））の各々の、チャネル領域に、閾値低下のための不純物の打ち込みを実施するのが効果的である。これによって、ゲート耐圧と動作速度を両立させることができる。
【００９７】
（双方向ダイオードの構成）
図８は、第１および第２の低電位電源間に挿入される静電気保護回路（双方向ダイオード）の回路構成を示す図である。図８において、Ａ点（ＤＩ１のカソードとＤＩ２のアノードの共通接続点）の電位はＶＢ（＝ＶＳＳ２）であり、Ｂ点（ＤＩ１のアノードとＤＩ２のカソードとの共通接続点）の電位はＶＡ（＝ＶＳＳ１）である。
【００９８】
図９は、図８に示される静電気保護回路（双方向ダイオード）のデバイス構造の一例を示す断面図である。図９のデバイスでは、ダブルウエル構造が採用されている。図９のダブルウエル構造は、例えば、後述するトリプルウエル構造（別電源系統の回路ブロックを構築し易い構造）の一部として構成することができる。但し、双方向ダイオードのデバイス構造はこれに限定されるものではない。
【００９９】
図９に示されるように、Ｐ型基板（ＰＳＵＢ）１に、Ｎウエル（ＮＷＬ）２が形成され、そのＮウエル（ＮＷＬ）２に、Ｐウエル（ＰＷＬ）３が形成されている。Ｐウエル（ＰＷＬ）３の表面には、Ｎ＋領域４ｂ，Ｐ＋領域５ｂが形成されている。また、Ｎウエル（ＮＷＬ）２の表面には、Ｎ＋領域４ａ，Ｐ＋領域５ａが形成されている。
【０１００】
図示されるように、第１のダイオード（ＰＮ接合ダイオード）ＤＩ１は、Ｐウエル３と、Ｎ＋領域４ｂとの接合面に形成される。また、第２のダイオード（ＰＮ接合ダイオード）ＤＩ２は、Ｐ＋領域５ａとＮウエル２との接合面に形成される。
【０１０１】
図１０は、図８に示される静電気保護回路（双方向ダイオード）のデバイス構造の他の例を示す断面図である。図１０では、よりシンプルな構造が採用されている。すなわち、第１のＰＮ接合ダイオードＤＩ１は、Ｐ＋領域５ａとＮウエル（ＮＷＬ）７ａの接合面に形成されている。また、第２のＰＮ接合ダイオードＤＩ２は、Ｐ＋領域５ｂとＮウエル（ＮＷＬ）７ｂの接合面に形成されている。図１０の構造を採用する場合、製造プロセス上の負担が少ないという利点がある。
【０１０２】
（第２の実施形態）
本実施形態では、本発明を液晶表示装置のドライバＩＣに適用した場合の例について説明する。
【０１０３】
（液晶表示装置の全体構成）
図１１は、本発明を適用した液晶表示装置のドライバＩＣ（ならびに液晶パネル：電子機器の一例の一部）の構成を示すブロック図である。
【０１０４】
液晶パネル５１２は、複数のデータ線（Ｄ）と、複数の走査線（Ｓ）と、データ線および走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。各画素は、トランスファースイッチ（Ｍ）と、保持容量（Ｑ）と、液晶素子（ＬＣ）と、によって構成される。
【０１０５】
この液晶パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成される。なお液晶パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。
【０１０６】
図１１の液晶表示装置のドライバＩＣ（参照符号１０５）において、第１の実施形態で説明した本発明の技術が用いられるのは、高速インタフェース（高速Ｉ／Ｆ回路）６２０と、ドライバ用ロジック回路５４０（図中、太い点線で囲んで示される）とのインタフェース部分である。
【０１０７】
以下、図１１に示される液晶表示装置のドライバＩＣ（参照符号１０５）の構成について、順に説明する。
【０１０８】
メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。このメモリ５２０は、ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）、カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）、ライト／リード回路５２８（ＭＰＵライト／リード回路）を含む。
【０１０９】
ロジック回路５４０（ドライバ用ロジック回路）は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０１１０】
制御回路５４２は各種制御信号を生成し、また装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、メモリ５２０から液晶パネル５１２側への画像データの読み出しを制御する。
【０１１１】
ホストＩ／Ｆ（インタフェース）回路５４６は、ホスト（ＭＰＵ）からのアクセス毎に内部パルスを発生してメモリ５２０にアクセスするホストインタフェースを実現する。ＲＧＢＩ／Ｆ回路５４８は、ドットクロックにより動画のＲＧＢデータをメモリ５２０に書き込むＲＧＢインタフェースを実現する。高速Ｉ／Ｆ回路６２０はシリアルバスを介した高速シリアル転送を実現する。
【０１１２】
データドライバ５５０は、液晶パネル５１２のデータ線を駆動するためのデータ信号を生成する。具体的にはデータドライバ５５０は、メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として液晶パネル５１２の各データ線に出力する。
【０１１３】
走査ドライバ５７０は液晶パネルの走査線を駆動するための走査信号を生成する。電源回路５９０は各種の電源電圧を生成し、データドライバ５５０、走査ドライバ５７０、階調電圧生成回路６１０等に供給する。階調電圧生成回路６１０（γ補正回路）は階調電圧を生成し、データドライバ５５０に出力する。
【０１１４】
（高速インタフェース回路（高速Ｉ／Ｆ回路）の具体的な構成と動作）
次に、高速Ｉ／Ｆ回路６２０の具体的な構成について説明する。図１２（Ａ）〜図１２（Ｃ）は、高速インタフェース回路（高速Ｉ／Ｆ回路）の具体的な構成と動作を説明するための図である。
【０１１５】
図１２（Ａ）に高速Ｉ／Ｆ回路６２０の構成例を示す。物理層回路６３０（アナログフロントエンド回路、トランシーバ）は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）等を用いたシリアルバスを介してデータ（パケット）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータの送受信が行われる。この物理層回路６３０は、シリアルバスを介してデータを受信するレシーバ回路及びシリアルバスを介してデータを送信するトランスミッタ回路の少なくとも一方を含むことができる。
【０１１６】
なおシリアルバスは多チャンネル構成のものであってもよい。またシングルエンド転送でシリアル転送を行ってもよい。また物理層回路６３０は高速ロジック回路を含むことができる。この高速ロジック回路は、シリアルバスの転送クロックに相当する高速クロックで動作する回路である。具体的には物理層回路６３０は、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路、シリアルバスを介して送信するシリアルデータにパラレルデータを変換するパラレル／シリアル変換回路、ＦＩＦＯ、エラスティシティバッファ、或いは分周回路などを含むことができる。
【０１１７】
ロジック回路６５０は高速Ｉ／Ｆ回路６２０が内蔵するロジック回路であり、物理層の上層であるリンク層やトランザクション層の処理を行う。例えばシリアルバスを介して物理層回路６３０が受信したパケットを解析し、パケットのヘッダとデータを分離して、ヘッダを抽出する。また、シリアルバスを介してパケットを送信する場合には、そのパケットの生成処理を行う。このロジック回路６５０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０１１８】
ロジック回路６５０はドライバＩ／Ｆ回路６７２を含む。ドライバＩ／Ｆ回路６７２は、高速Ｉ／Ｆ回路６２０と表示ドライバの内部回路（図７のドライバ用ロジック回路５４０、ホストＩ／Ｆ回路５４６）との間のインタフェース処理を行う。具体的にはドライバＩ／Ｆ回路６７２は、アドレス０信号Ａ０（コマンド／データ識別信号）、ライト信号ＷＲ、リード信号ＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＣＳなどを含むインタフェース信号を生成して、表示ドライバの内部回路（他の回路ブロック）に出力する。
【０１１９】
図１２（Ｂ）に物理層回路の構成例を示す。図１２（Ｂ）において、物理層回路６４０はホストデバイスに内蔵され、物理層回路６３０は表示ドライバに内蔵される。また６３６、６４２、６４４はトランスミッタ回路であり、６３２、６３４、６４６はレシーバ回路である。また６３８、６４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路６４２はＳＴＢ＋／−を駆動する。
【０１２０】
そしてクライアント側のレシーバ回路６３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路６４４はＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路６３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。
【０１２１】
図１２（Ｃ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。
【０１２２】
なお物理層回路の構成は図１２（Ｂ）に限定されず、例えば図１３（Ａ），図１３（Ｂ）に示すような種々の変形実施が可能である。図１３（Ａ），図１３（Ｂ）は、高速インタフェース（Ｉ／Ｆ）回路に含まれる物理層の構成の変形例を示す回路図である。
【０１２３】
図１３（Ａ）の第１の変形例では、ホスト側は差動クロック信号ＣＬＫ＋／−のエッジに同期して差動データ信号（ＯＵＴデータ）ＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。またターゲット側はホスト側から供給された差動クロック信号ＣＬＫ＋／−に基づいて差動ストローブ信号ＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期して差動データ信号（ＩＮデータ）ＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。
【０１２４】
また、図１３（Ｂ）の第２の変形例では、データ用のレシーバ回路７５０は差動データ信号ＤＡＴＡ＋／−を受信し、得られたシリアルデータＳＤＡＴＡをシリアル／パラレル変換回路７５４に出力する。クロック用のレシーバ回路７５２は差動クロック信号ＣＬＫ＋／−を受信し、得られたクロックＣＬＫを後段のＰＬＬ（Phase Locked Loop)回路７５６に出力する。ＰＬＬ回路７５６は、クロックＣＬＫに基づいてサンプリングクロックＳＣＫ（周波数が同一で位相が互いに異なる多相のサンプリングクロック）を生成し、シリアル／パラレル変換回路７５４に出力する。シリアル／パラレル変換回路７５４は、サンプリングクロックＳＣＫを用いて、シリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡを出力する。
【０１２５】
例えば、携帯電話機などでは、ＭＰＵ、ＢＢＥ／ＡＰＰ、画像処理コントローラなどのホストデバイスは、電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第１の機器部分の第１の回路基板に実装される。また表示ドライバは、液晶パネル（ＬＣＤ）やカメラデバイスが設けられる携帯電話機の第２の機器部分の第２の回路基板に実装される。
【０１２６】
そして、従来は、ホストデバイス、表示ドライバの間でのデータ転送は、ＣＭＯＳ電圧レベルのパラレル転送により実現していた。このため、第１、第２の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって、設計の自由度を妨げたり、ＥＭＩノイズが発生するなどの問題があった。
【０１２７】
これに対して図１２および図１３の高速インタフェース回路では、ホストデバイス、表示ドライバ間でのデータ転送は小振幅のシリアル転送により実現される。従って第１、第２の機器部部分の接続部分を通る配線の本数を減らすことができると共にＥＭＩノイズの発生を低減できる。
【０１２８】
（図１１の液晶表示装置用ドライバＩＣのレイアウト構成例）
図１４は、液晶表示装置用ドライバＩＣ１０５のレイアウト例を示す図である。
【０１２９】
図示されるように、中央に、高速Ｉ／Ｆ回路６２０と、ドライバ用ロジック回路５４０と、階調電圧発生回路６１０と、が配置される。また、データ線ドライバ５５０ａ，ｂと、メモリ５２０ａ，ｂと、走査線ドライバ５７０ａ，ｂと、電源回路５９０ａ，ｂの各々は、左右対称に整然と配置される。
【０１３０】
また、図１４において、Ｉ／Ｏ領域（ＩＯ１，ＩＯ２）は入力信号を受けるパッド領域である。また、パッド領域（ＰＤＳ）は、出力パッドが一列に配置される領域である。
【０１３１】
（ＩＣにおいて使用される回路の種類）
図１５は、図１０の液晶表示装置用ドライバＩＣにおいて使用される回路の種類（耐圧別の分類）を示す図である。
【０１３２】
図１５に示すように、ＩＣ１０５には、低耐圧回路領域（ＬＶＲ）と、低耐圧回路領域ＬＶよりも耐圧が高い中耐圧領域（ＭＶＲ）と、中耐圧回路領域ＭＶよりも耐圧が高い高耐圧回路領域（ＨＶＲ）と、が設けられる。
【０１３３】
低耐圧領域（ＬＶＲ）には、高速Ｉ／Ｆ回路ブロック６２０およびドライバ用ロジック回路５４０が設けられる。中耐圧回路領域（ＭＶＲ）には、電源回路５９０の一部と、データ線ドライバ５５０と、階調電圧生成回路６１０と、Ｉ／Ｏバッファ（インタフェース回路）３００が形成される。高耐圧回路領域（ＨＶＲ）には、走査線ドライバ５７０および電源回路５９０の一部が設けられる。
【０１３４】
このように、本実施形態のＩＣでは、３種類の耐圧のトランジスタが混在しているため、Ｉ／Ｏバッファ（インタフェース回路）３００のトランジスタを、ＬＶＴｒからＭＶＴｒに変更することは、無理なく行うことができる。
【０１３５】
（第１の回路ブロックと第２の回路ブロックのデバイス構造（トリプルウエル構造））
本発明の集積回路装置（ＩＣ）１０５では、例えば、トリプルウエル構造が採用される。図１で説明したように、第１の回路ブロックと第２の回路ブロックとが別系統の電源で動作することを前提としている。
【０１３６】
トリプルウエル構造を用いると、別系統の電源で動作する回路を無理なく、かつコンパクトに形成できるという利点がある。トリプルウエル構造によれば、第１の回路ブロックのトランジスタと第２の回路ブロックのトランジスタを、第２導電型基板（例えば、ＰＳＵＢ）と第１の第１導電型ウエル（例えばＮＷＬ（１））との間に形成される障壁（ダイオード）によって電気的に分離することができる。したがって、電気的に独立した第１および第２の回路ブロックを、近接して設けることも可能である。
【０１３７】
以下、図面を参照して説明する。図１６（Ａ），図１６（Ｂ）は、第１の回路ブロックと第２の回路ブロックのデバイス構造（トリプルウエル構造）を示すデバイスの断面図である。
【０１３８】
図１６（Ａ）に示すように、高速Ｉ／Ｆ回路ＨＢが含むＮ型トランジスタ（広義には第１導電型トランジスタ）ＮＴＲ１は、Ｐ型ウエル（広義には第２導電型ウエル）ＰＷＬ（１）に形成される。
【０１３９】
また、高速Ｉ／Ｆ回路ＨＢが含むＰ型トランジスタ（広義には第２導電型トランジスタ）ＰＴＲ１は、Ｐ型ウエルＰＷＬ（１）を囲むようにＰ型基板ＰＳＵＢに形成されたＮ型ウエルＮＷＬ（１）に形成される。
【０１４０】
一方、ドライバ用ロジック回路ＬＢ（ドライバ回路）が含むＮ型トランジスタＮＴＲ２、Ｐ型トランジスタＰＴＲ２は、高速Ｉ／Ｆ回路ＨＢ用のＮ型ウエルＮＷＬ（１）には形成されず、ＮＷＬ（１）の領域以外の領域に形成される。具体的にはＰ型トランジスタＰＴＲ２は、ＨＢ用のＮＷＬ（１）とは分離されたＮ型ウエルＮＷＬ（２）に形成され、Ｎ型トランジスタＮＴＲ２は、Ｐ型基板ＰＳＵＢに形成される。このようにすれば、高速Ｉ／Ｆ回路ＨＢを構成するトランジスタＮＴＲ１、ＰＴＲ１と、ドライバ用ロジック回路ＬＢを構成するトランジスタＮＴＲ２、ＰＴＲ２とを、トリプルウエル構造のＮ型ウエルＮＷＬ（１）により分離できる。これにより、Ｎ型ウエルＮＷＬ（１）を障壁にして、ＨＢ、ＬＢ間でのノイズ伝達を防止できる。従って、ドライバ用ロジック回路ＬＢが発生するノイズの悪影響を、高速インタフェース回路ＨＢ（ＰＨＹ）が受けにくくなり、シリアル転送の伝送品質を維持できる。またＨＢが発生するノイズの悪影響をＬＢ等が受けにくくなり、誤動作の発生等を防止できる。なお、ドライバ用ロジック回路ＬＢのトランジスタＮＴＲ２、ＰＴＲ２をトリプルウエル構造で実現してもよい。
【０１４１】
図１６（Ｂ）にトリプルウエル構造の詳細例を示す。図１６（Ｂ）のＮ型ウエルＮＷＬＡ１、ＮＷＬＢ１、ＮＷＬＢ２、ＮＷＬＢ３が、図１６（Ａ）のＮ型ウエルＮＷＬ（１）に相当する。また図１６（Ｂ）のＰ型ウエルＰＷＬＢ１が、図１６（Ａ）のＰ型ウエルＰＷＬ（１）に相当する。また図１６（Ｂ）のＮ型ウエルＮＷＬＢ４が、図１６（Ａ）のＮ型ウエルＮＷＬ（２）に相当する。
【０１４２】
図１６（Ｂ）においてＮＷＬＡ１は深いウエルになっており、ＮＷＬＢ１、ＮＷＬＢ２、ＮＷＬＢ３、ＮＷＬＢ４は浅いウエルになっている。またＮＷＬＢ２、ＮＷＬＢ３はリング状に形成されている。これにより、Ｐ型ウエルＰＷＬＢ１を囲むようにＮ型ウエルを形成できる。またＰ型ウエルＰＷＬＢ２、ＰＷＬＢ３には、ＶＳＳの電源線に電気的に接続されるＰ＋領域（広義には第２導電型拡散領域）３２が形成されている。このようなＰ型ウエルＰＷＬＢ２、ＰＷＬＢ３やＰ＋領域３２を設けることで、Ｐ型基板ＰＳＵＢの電位を安定化でき、ノイズ耐性を向上できる。
【０１４３】
基板電位安定化用のＰ＋領域（第２導電型拡散領域）３２は、例えば図１７（Ａ），図１７（Ｂ）で説明する手法により形成できる。
【０１４４】
図１７（Ａ）では、ドライバ用ロジック回路ＬＢの電源ＶＳＳ（ＶＳＳ２）に電気的に接続される基板電位安定化用のＰ＋領域３２（図１６Ｂ参照）が、高速Ｉ／Ｆ回路ＨＢを囲むようにリング状に配設され、そのＰ＋領域３２は、Ｐ型基板ＰＳＵＢ（図１６（Ｂ）参照）に接続されている。すなわち、コンタクトによりＶＳＳ（ＶＳＳ２）の電源線に電気的に接続されたＰ＋領域３２からなるガードリングが、高速インタフェース回路ＨＢが形成されるＮ型ウエルＮＷＬ（１）の周囲を囲むように形成されている。このようにすれば、Ｎ型ウエルＮＷＬ（１）の周縁のＰ型基板ＰＳＵＢの電位が安定化されるため、高速インタフェース回路ＨＢで発生したノイズが、ドライバ用ロジック回路ＬＢ等に伝達されるのを効果的に防止することができる。
【０１４５】
また図１７（Ｂ）では、高速Ｉ／Ｆ回路ＨＢに含まれる物理層回路ＰＨＹは、トリプルウエル構造のＮ型ウエルＮＷＬ（１）１に形成され、ロジック回路ＨＬは、ＮＷＬ（１）１とは分離して形成されたトリプルウエル構造のＮ型ウエルＮＷＬ（１）２に形成される。具体的には物理層回路ＰＨＹを構成するＮ型トランジスタは、Ｐ型ウエルＰＷＬ（１）１に形成される。またＰＨＹを構成するＰ型トランジスタは、ＰＷＬ（１）１を囲むようにＰＳＵＢに形成されたＮ型ウエルＮＷＬ（１）１に形成される。
【０１４６】
一方、ロジック回路ＨＬを構成するＮ型トランジスタは、Ｐ型ウエルＰＷＬ（１）２に形成される。またＨＬを構成するＰ型トランジスタは、ＰＷＬ（１）２を囲むようにＰＳＵＢに形成されたＮ型ウエルＮＷＬ（１）２に形成される。
【０１４７】
図１７（Ｂ）のようにすれば、物理層回路ＰＨＹとロジック回路ＨＬが、トリプルウエル構造の別ウエルに形成される。従ってロジック回路ＨＬで発生したノイズの悪影響を物理層回路ＰＨＹが受けにくくなり、シリアル転送の伝送品質を維持できる。また、物理層回路ＰＨＹで発生したノイズの悪影響もロジック回路ＨＬが受けにくくなり、誤動作の発生等を防止できる。また、ロジック回路ＨＬが形成されるＮ型ウエルＮＷＬ（１）２が障壁となって、物理層回路ＰＨＹとドライバ用ロジック回路ＬＢとの間でのノイズ伝達も低減できる。
【０１４８】
また図１７（Ｂ）では、ＶＳＳ（ＶＳＳ２）の電源線が、高速Ｉ／Ｆ回路ＨＢ内に配線される。すなわち、高速Ｉ／Ｆ回路ＨＢの周縁のみならず、図１７（Ｂ）のＡ１に示すように、高速Ｉ／Ｆ回路ＨＢの内部にもＶＳＳ（ＶＳＳ２）の電源線が配線される。そして、このように配線されたＶＳＳに接続されるＰ＋領域３２が、Ｎ型ウエルＮＷＬ（１）１とＮＷＬ（１）２の間のＰ型基板ＰＳＵＢに形成される。
【０１４９】
このようにすれば、Ｎ型ウエルＮＷＬ（１）１、ＮＷＬ（１）２の間に介在するＰ型基板ＰＳＵＢについても、そこに形成されるＰ＋領域３２によりその電位が安定化される。従って、ロジック回路ＨＬで発生したノイズが物理層回路ＰＨＹに伝達しにくくなると共に、物理層回路ＰＨＹで発生したノイズもロジック回路ＨＬに伝達しにくくなる。また、このようにＶＳＳ（ＶＳＳ２）の電源線を配線すれば、高速Ｉ／Ｆ回路ＨＢ用の電源ＶＳＳ２とＶＳＳとの間の保護回路についても効率良くレイアウトできるようになり、レイアウトの効率化と信頼性の向上を両立できる。
【０１５０】
なお、高速ＨＢ内でのＮ型ウエルやＰ＋領域の形成手法は図１７（Ａ），図１７（Ｂ）に限定されない。例えば物理層回路ＰＨＹのアナログ回路が形成されるＮ型ウエルと、物理層回路ＰＨＹの高速ロジック回路が形成されるＮ型ウエルとを別ウエルにしてもよい。このようにすれば、ノイズ耐性を更に向上できる。
【０１５１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【０１５２】
例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【０１５３】
本発明によれば、別電源系回路（低耐圧回路）間のインタフェース回路を構成するトランジスタを、低耐圧トランジスタ（ＬＶＴｒ）から、より高い耐圧をもつ中耐圧トランジスタ（ＭＶＴｒ）に変えることによって、簡単な構成によって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を向上させることができる。よって、ＩＣの信頼性を効果的に向上させることができる。
【０１５４】
本発明は、液晶表示装置のドライバＩＣのように、低耐圧素子と中耐圧素子とが混在するＩＣに用いて、特に好適である。
【図面の簡単な説明】
【０１５５】
【図１】本発明の集積回路装置の基本構成の一例を示す図
【図２】第１の検討例に係る（別電源系回路間の）インタフェース回路の構成例を示す回路図
【図３】第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図
【図４】第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図
【図５】別電源系回路間のインタフェース回路における、ゲート絶縁膜の静電破壊の新たなメカニズムを示す図
【図６】本発明の集積回路装置の要部の具体的構成を説明するための回路図
【図７】図６に示される回路の一部（第２の回路ブロックとインタフェース回路を構成する入力バッファ）のデバイス構成を示す断面図
【図８】第１および第２の低電位電源間に挿入される静電気保護回路（双方向ダイオード）の回路構成を示す図
【図９】図８に示される静電気保護回路（双方向ダイオード）のデバイス構成を示す断面図
【図１０】図８に示される静電気保護回路（双方向ダイオード）のデバイス構造の他の例を示す断面図
【図１１】本発明を適用した液晶表示装置のドライバＩＣ（ならびに液晶パネルの一部）の構成を示すブロック図
【図１２】図１２（Ａ）〜図１２（Ｃ）は、高速インタフェース回路（高速Ｉ／Ｆ回路）の具体的な構成と動作を説明するための図
【図１３】図１３（Ａ），図１３（Ｂ）は、高速インタフェース（Ｉ／Ｆ）回路に含まれる物理層の構成の変形例を示す回路図
【図１４】液晶表示装置用ドライバＩＣのレイアウト例を示す図
【図１５】図１１の液晶表示装置用ドライバＩＣにおいて使用される回路の種類（耐圧別の分類）を示す図
【図１６】図１６（Ａ），図１６（Ｂ）は、第１の回路ブロックと第２の回路ブロックのデバイス構造（トリプルウエル構造）を示すデバイスの断面図
【図１７】図１７（Ａ），図１７（Ｂ）は、基板電位安定化用のＰ＋領域（第２導電型拡散領域）の形成方法の一例を示す図
【符号の説明】
【０１５６】
１００  ホスト  ２００  第１の回路ブロック
３００  インタフェース回路（Ｉ／Ｏバッファ）  ３０２，３０６  入力バッファ
３０４，３０８  出力バッファ  ４００  第２の回路ブロック
５００  ドライバ回路
【図１】
2008263075.tif 000003
【図２】
2008263075.tif 000004
【図３】
2008263075.tif 000005
【図４】
2008263075.tif 000006
【図５】
2008263075.tif 000007
【図６】
2008263075.tif 000008
【図７】
2008263075.tif 000009
【図８】
2008263075.tif 000010
【図９】
2008263075.tif 000011
【図１０】
2008263075.tif 000012
【図１１】
2008263075.tif 000013
【図１２】
2008263075.tif 000014
【図１３】
2008263075.tif 000015
【図１４】
2008263075.tif 000016
【図１５】
2008263075.tif 000017
【図１６】
2008263075.tif 000018
【図１７】
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