(57)【要約】【課題】ウェハ状態でのバーンイン等を効率的に行う半導体素子の通電方法およびそれに用いられる半導体ウェハを提供する。【解決手段】半導体素子１０を複数含み、半導体素子１０ごとに表裏に電極を有する半導体ウェハ１を、複数枚重ね合わせると共に電気的に直列に接続する。最上層の半導体ウェハ１のｐ側電極１０５と、最下層の半導体ウェハ１のｎ側電極１０６との間に所定の電圧を印加することにより、重ね合わせた方向（縦方向）に直列接続された半導体素子１０に対して、一括して通電を行う。これにより効率的なバーンインがなされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の素子を含むと共に前記素子毎に表面に第１電気的接点、裏面に第２電気的接点をそれぞれ有する半導体ウェハを複数枚重ね合わせると共に、前記第１電気的接点および第２電気的接点を介して複数の素子を電気的に直列接続させるステップと、
前記複数の半導体ウェハのうちの最上層の半導体ウェハの第１電気的接点と、最下層の半導体ウェハの第２電気的接点とを電源に接続して前記直列接続された複数の素子に通電を行うステップと
を含むことを特徴とする半導体素子の通電方法。
【請求項２】
前記半導体ウェハ内の隣接する各素子は互いに電気的に分離されている
ことを特徴とする請求項１記載の半導体素子の通電方法。
【請求項３】
前記第１電気的接点よりも接触面積の広い電気的接続部を前記素子毎に有すると共に、前記半導体ウェハ内の素子間に埋設されて前記電気的接続部を支持する有機膜を有し、
前記複数の半導体ウェハの間に前記電気的接続部を介在させて重ね合わせ、通電の後に前記有機膜および前記電気的接続部を取り除く
ことを特徴とする請求項１記載の半導体素子の通電方法。
【請求項４】
前記各素子の第１電気的接点は、前記各素子に隣接し、かつ前記各素子よりも突出して形成された絶縁層上に延長して設けられている
ことを特徴とする請求項１記載の半導体素子の通電方法。
【請求項５】
前記複数の半導体ウェハを重ね合わせ、上下の半導体ウェハ同士を接着剤により互いに固定したのち通電を行い、その後前記接着剤を取り除く
ことを特徴とする請求項１記載の半導体素子の通電方法。
【請求項６】
前記各素子に対応して貫通電極を有する挿入板を有し、
前記複数の半導体ウェハの間にそれぞれ前記挿入板を介在させて重ね合わせる
ことを特徴とする請求項１記載の半導体素子の通電方法。
【請求項７】
前記複数の半導体ウェハが互いに異なる極性を有し、前記極性の異なる半導体ウェハ同士を互いに表裏を逆にして積み重ねる
ことを特徴とする請求項１記載の半導体素子の通電方法。
【請求項８】
それぞれ表面に第１電気的接点、裏面に第２電気的接点を有する複数の素子と、
前記複数の素子間を絶縁分離する分離層とを有し、
前記各素子が互いに電気的に独立している
ことを特徴とする半導体ウェハ。
【請求項９】
前記第１電気的接点が、前記各素子に隣接し、かつ前記各素子よりも突出して形成された絶縁層上に延長して設けられている
ことを特徴とする請求項８に記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハ状態で行われるバーンイン等に好適な半導体素子の通電方法およびそれに用いられる半導体ウェハに関する。
【背景技術】
【０００２】
一般に、半導体レーザや発光ダイオード等の半導体発光素子は、その完成後に電流を流すと、特性が変化する場合がある。そのため、このような初期変動を解決するために、製品として出荷する前に電流を一定時間流して、その特性を安定させる、いわゆるバーンインステップが行われている。また、このバーンインは、不良品の発見や除去等のスクリーニングを目的として行われることもある。
【０００３】
このようなバーンインは、通常の動作環境よりも高温・高圧といった高ストレスの状況下で、一定時間通電がなされることによって行われる。例えば、完成した半導体素子をヒートシンクにマウントしてワイヤボンディングで電気的接続をとり、バーンイン用の治具に納めた後、恒温槽に投入して、数時間通電するといった作業が、全素子に対して個々に行われる。
【０００４】
一方、面発光レーザや発光ダイオード等は、ウェハ状態での製造過程において、バーンイン等の通電試験を行うことが可能である。例えば、素子がウェハの表裏に電極を有している場合、ウェハを導電性の支持台の上に置き、ウェハ表面の電極毎にピンをアライメントすることにより電気的接触をとって通電を行うことができる。また、この際、数十から数百のピンが配列されたプローブカードを用いて、複数の素子に対して一括して通電する方法が利用されている。ところが、一枚のウェハには数万個にも及ぶ素子が作製されるのが一般的であり、このようなプローブカードを用いても、ウェハ一枚に対して数百回のバーンインが必要となる。従って、プローブカードのアライメントや通電に要される時間を考えると、バーンインステップ全体の時間が非常に長くなってしまうという問題があった。
【０００５】
そこで、ウェハ状態におけるバーンインステップの効率化を目的として、様々な手法が提案されている（特許文献１〜３）。特許文献１では、ウェハ内の一定数の素子に対して、バーンイン用の共通電極を設けることにより、プローブの数を減らしてステップ速度の短縮化が図られている。また、特許文献２，３には、素子配列に合わせたプローブが設けられたプレートを用いることにより、一枚のウェハ全体の素子に対して同時に一括した通電を行う手法が開示されている。
【特許文献１】特開２００５−２５９８８５号公報
【特許文献２】特開２００５−５００６８６号公報
【特許文献３】特開２００５−５１００４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の手法では、プローブの数を半数程度しか減らすことができず、バーンインに要する時間を大幅に短縮するには至っていない。また、特許文献２，３の手法では、アライメントするピン数が多いため、ウェハの反りや厚さの不均一性を考慮すると、アライメントが難しくなると共に、各ピンに対して均一に電気的接触を保持することが困難である。さらに、ピンが曲がったり折れたりして摩耗する虞もあり、メンテナンスの観点からも不利である。また、特許文献１〜３においては、ウェハ内の複数の素子に対して電圧を印加すると、並列的に電流が流れ、各素子について一定の電流を均一に流すことは困難である。従って、より多くの素子に対して短時間で効率的にバーンイン等を行うための通電方法の実現が望まれている。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、効率的にバーンイン等を行うことのできる半導体素子の通電方法、およびそれに用いられる半導体ウェハを提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子の通電方法は、複数の素子を含むと共に素子毎に表面に第１電気的接点、裏面に第２電気的接点をそれぞれ有する半導体ウェハを複数枚重ね合わせると共に、第１電気的接点および第２電気的接点を介して複数の素子を電気的に直列接続させるステップと、複数の半導体ウェハのうちの最上層の半導体ウェハの第１電気的接点と、最下層の半導体ウェハの第２電気的接点とを、外部電源に接続して直列接続された複数の素子に通電を行うステップとを含むものである。
【０００９】
本発明に係る半導体素子の通電方法では、複数の半導体ウェハを重ね合わせることにより直列接続された複数の素子に一括して通電が行われる。
【００１０】
本発明に係る半導体ウェハは、上記方法に好適な基板であり、それぞれ表面に第１電気的接点、裏面に第２電気的接点を有する複数の素子と、複数の素子間を絶縁分離する分離層とを有し、各素子が互いに電気的に独立しているものである。
【００１１】
この半導体ウェハを、複数枚、重ね合わせて複数の素子を電気的に直列に接続したのち通電を行うことにより、隣接する半導体素子に対して電流を流出させることなく、各素子に対して一定の電流が均一に流れる。
【発明の効果】
【００１２】
本発明の半導体素子の通電方法によれば、複数の素子を含むと共に素子毎に表面に第１電気的接点、裏面に第２電気的接点をそれぞれ有する半導体ウェハを複数枚重ね合わせると共に、第１電気的接点および第２電気的接点を介して複数の素子を電気的に直列接続させたのち、これら複数の素子に通電を行うようにしたので、より多くの素子に対し電流を短時間で一括して流すことができる。これにより、効率的にバーンイン等の通電を行うことが可能となる。
【００１３】
本発明に係る半導体ウェハによれば、複数の素子が絶縁層によって互いに電気的に独立して形成されているので、各素子に対して一定の電流を均一に一括して流すことができる。これにより効率的かつ高精度なバーンイン等が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１５】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る半導体素子の通電方法を表すものである。この方法は、複数枚の半導体ウェハ１を積み重ねて、この積み重ねた方向（縦方向）に複数の素子を直列に接続させた状態で、一括してバーンインを行うものである。半導体ウェハ１は、導電性基板１０１上に例えば格子状に多数の半導体素子１０を形成したものである。各半導体素子１０は、素子間に設けられた絶縁層１２によって互いに電気的に分離されている。絶縁層１２は、例えば導電性基板１０１に設けた分離溝１１にノンドープＧａＡｓ（ガリウム砒素）などの絶縁材料を埋設して形成したものである。なお、絶縁層１２の代わりに、イオン注入により分離溝１１を形成するようにしてもよい。
【００１６】
半導体素子１０は、導電性基板１０１上に、ｎ型半導体層１０２、活性層１０３およびｐ型半導体層１０４を、この順に積層して構成されている。ｐ型半導体層１０４上にはｐ側電極（第１電気的接点）１０５、導電性基板１０１の裏面にはｎ側電極（第２電気的接点）１０６がそれぞれ設けられている。ここでは、半導体素子１０は、例えば、ｐ側電極１０５とｎ側電極１０６との間に所定の電圧が印加されることにより活性層１０３において発光し、その光がｐ側電極１０５の側から出射される、所謂面発光型の発光ダイオードである。
【００１７】
導電性基板１０１は、ｎ型の導電性を有する基板、例えばＧａＡｓ（ガリウム砒素）、ＧａＰ（ガリウム燐）等により構成されている。ｎ型半導体層１０２、活性層１０３およびｐ型半導体層１０４は、それぞれ、例えばＧａＡｓ系の化合物半導体により構成されている。
【００１８】
ｐ側電極１０５は、例えば、Ｔｉ（チタン）およびＡｕ（金）によって構成されている。ｎ側電極１０６は、例えば、ＡｕＧｅ（ゲルマニウム金）によって構成されている。これらｐ側電極１０５およびｎ側電極１０６は半導体素子１０ごとに電気的に分離して設けられることが好ましいが、導電性基板１０１に絶縁層１２を設けない場合には、各半導体素子１０に対して共通の電極として構成されていてもよい。
【００１９】
絶縁層１２は、導電性基板１０１上の隣接する半導体素子１０間に設けられた分離溝１１内に埋設されており、例えばノンドープＧａＡｓにより構成されている。分離溝１１は、導電性基板１０１の底面まで貫通して設けられており、この分離溝１１内の絶縁層１２によって、半導体ウェハ１内で隣接する半導体素子１０同士が互いに電気的に分離されている。
【００２０】
このように構成された半導体ウェハ１は、例えば、次のようにして製造することができる。
【００２１】
図２（Ａ）〜図２（Ｄ）は半導体ウェハ１の製造方法を工程順に表したものである。まず、図２（Ａ）に示したように、ＧａＡｓからなる導電性基板１０１上にＧａＡｓ系化合物半導体からなる半導体層１１０を形成する。具体的には、導電性基板１０１上に、ｎ型半導体層１０２、活性層１０３およびｐ型半導体層１０４を、この順に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法により一括して形成する。この際、ＧａＡｓ系化合物半導体の原料としては、例えば、トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）、アルシン( ＡｓＨ３) を用い、ドナー不純物の原料としては、例えばセレン化水素（Ｈ２Ｓｅ）を用い、アクセプタ不純物の原料としては、例えばジメチル亜鉛（ＤＭＺｎ）を用いる。
【００２２】
次に、図２（Ｂ）に示したように、導電性基板１０１上の半導体層１１０に対して、メサ形状を形成する。具体的には、ｐ型半導体層１０４の表面のうち所定の領域にマスク（図示せず）を形成したのち、例えばドライエッチング法を用いて、ｐ型半導体層１０４、活性層１０３およびｎ型半導体層１０２を選択的に除去した後、マスクを除去することにより形成する。
【００２３】
続いて、図２（Ｃ）に示したように、導電性基板１０１上の隣接する半導体素子１０間に分離溝１１を形成し、そののち、この分離溝１１内に絶縁層１２を形成する。なお、後の工程において導電性基板１０１の裏面を研磨し、絶縁層１２を導電性基板１０１の裏面から露出させることにより、各素子１０間での電気的独立性が担保される。
【００２４】
次に、図２（Ｄ）に示したように、各半導体素子１０の表裏に、それぞれｐ側電極１０５とｎ側電極１０６を形成する。ｐ側電極１０５は、半導体素子１０ごとにｐ型半導体層１０４上に、例えば蒸着法、スパッタ法等により、例えば０．１μｍ以上１μｍ以下の厚みで形成する。ｎ側電極１０６については、絶縁層１２が貫通するように導電性基板１０１の裏面を研磨したのち、導電性基板１０１の裏面に半導体素子１０ごとに、例えば蒸着法、スパッタ法等により、例えば０．１μｍ以上１μｍ以下の厚みで形成する。これにより、半導体ウェハ１を完成する。
【００２５】
上記のように作製した半導体ウェハ１を複数枚積み重ねる際には、必要であれば、半導体ウェハ１同士を、例えばフォトレジスト等の有機材料を接着剤として用いて、互いに固定するようにしてもよい。なお、この場合は、通電の後に、アセトン等の有機溶媒を用いて接着剤を取り除くようにする。
【００２６】
図７（Ａ）〜図７（Ｃ）は、このようにして作製された半導体ウェハ１に対する通電方法を説明するための概念図であり、図７（Ａ）は全体の構成を表し、図７（Ｂ）はその一部を取り出して表すものである。積み重ねた複数の半導体ウェハ１のうち、最下層にある半導体ウェハ１のｎ側電極１０６と、最上層にある半導体ウェハ１のｐ側電極１０５とを、外部電源２０１に接続し、所定の電圧を印加することにより、各半導体素子１０に対して通電を行う。この際、例えば数十〜数百のピンが配列されたプローブカード２００を用いて、最上層の半導体ウェハ１上のｐ側電極１０５に対して、選択的にアライメントを行う。最下層の半導体ウェハ１のｎ側電極１０６については、例えば導電性の支持台１３の上に積層した半導体ウェハを設置することにより、外部電源２０１との接続を図るようにする。図７（Ｃ）はそのときの等価回路構成を表しており、直流電源２０２から直列接続された複数の半導体素子１０に対して一定電流が供給される。なお、通電ののち、半導体ウェハ１ごとに分離し、さらに半導体素子１０ごとに分離することにより、一連の製造ステップに戻される。
【００２７】
本実施の形態に係る半導体素子の通電方法では、最上層にある半導体ウェハ１のｐ側電極１０５と、最下層にある半導体ウェハ１のｎ側電極１０６との間に所定の電圧が印加されると、半導体ウェハ１が、その積層方向（縦方向）で電気的に直列接続されていることにより、複数の半導体素子１０に対して同時に一括して通電が行われる。これにより、バーンイン等の通電を効率的に実施することが可能となる。
【００２８】
また、各半導体ウェハ１内で、絶縁層１２によって各半導体素子１０が互いに電気的に分離されていることにより、同一ウェハ内で並列的に電流が流れることがないため、各半導体素子１０に一定の電流を均一に流すことができる。これにより、より高精度に通電を行うことが可能となる。
【００２９】
（変形例）
上記半導体ウェハ１の変形例として、図３に示したような半導体ウェハ２を用いるようにしてもよい。半導体ウェハ２は、半導体素子２０ごとに絶縁層２０８が設けられていること、およびｐ側電極２０５の構成が異なること以外は、半導体ウェハ１と同様である。
【００３０】
絶縁膜２０８は、ｎ型半導体層１０２上のメサに隣接する領域に設けられ、例えばポリイミド等の絶縁材料により構成されている。また、厚みは、ｐ型半導体層１０４よりも突出するように設定され、例えば５μｍである。ｐ側電極２０５は、ｐ型半導体層１０４上からこの絶縁層２０８上に延長して設けられている。絶縁膜２０８は、例えばスピンコート法や蒸着法、スパッタ法により形成する。
【００３１】
このような半導体ウェハ２では、ｐ側電極２０５がｐ型半導体層１０４よりも突出した位置で絶縁膜２０８によって支持される。これにより、各半導体素子２０の電極同士を接続して複数の半導体ウェハ２を積み重ねる際に、発光光の出射面となるｐ型半導体層１０４の表面に対して不要な負荷がかかることを防ぐことができる。
【００３２】
以下、本発明の他の実施の形態を説明するが、各実施の形態において、第１の実施の形態と同一の構成要素については、同一符号を付してその説明を省略する。なお、以下の実施の形態では、半導体ウェハ１を用いて説明しているが、上記半導体ウェハ２を用いるようにしてもよい。
【００３３】
〔第２の実施の形態〕
図４は、本発明の第２の実施の形態に係る半導体素子の通電方法を表すものである。本実施の形態では、半導体ウェハ１内に有機膜２２を設けると共に、半導体ウェハ１同士をコンタクト電極（電気的接続部）２１を介して積み重ねて通電を行うこと以外は、上記第１の実施の形態と同様の構成、作用および効果を有している。
【００３４】
コンタクト電極２１は、上下に隣接する半導体ウェハ１同士のｐ側電極１０５とｎ側電極１０６との間に設けられている。このコンタクト電極２１は、例えばＡｕにより構成され、厚みは例えば０．１μｍ以上１０μｍ以下である。また、その接触面積は、例えば１００μｍ2以上１０００００μｍ2以下となるように構成されている。半導体ウェハ１内の隣接する半導体素子１０間には、このコンタクト電極２１を補強するための有機膜２２が設けられている。有機膜２２は、例えばレジスト等の有機材料により構成され、各半導体素子１０のｐ側電極１０５の表面と同じ高さになるように設けられている。なお、コンタクト電極２１については、ｐ側電極１０５およびｎ側電極１０６とは独立して設けるようにしているが、ｐ側電極１０５あるいはｎ側電極１０６そのものの面積を広く設定するようにしてもよい。
【００３５】
具体的には、次のようにして通電を行う。上記と同様にして半導体ウェハ１を作製したのち、有機膜２２を、半導体ウェハ１内の隣接する半導体素子１０間に埋設し、平坦化することにより形成する。次に、各ｐ側電極１０５上に、コンタクト電極２１を、例えば蒸着法、スパッタ法により形成する。このとき、コンタクト電極２１を、ｐ側電極１０５よりも広い接触面積で形成するようにする。次いで、このコンタクト電極２１とｎ側電極１０６とが対向するように半導体ウェハ１同士を接続させることにより、半導体ウェハ１を複数枚積み重ねる。このようにして積み重ねた半導体ウェハのうち、最上層の半導体ウェハ１のコンタクト電極２１と、最下層の半導体ウェハ１のｎ側電極１０６とを外部電源に接続し、電圧を印加することによって通電を行う。なお、通電後、形成したコンタクト電極２１は、リストオフあるいはエッチング等により除去し、有機膜２２は、有機溶媒等により取り除くようにする。
【００３６】
本実施の形態では、所定の電圧を印加したとき、各半導体ウェハ１間での複数の半導体素子１０の直列接続が、面積の広いコンタクト電極２１を介してなされているので、接触抵抗が低減される。また、この際、半導体ウェハ１内において、隣接する半導体素子１０間に有機膜２２を設けることにより、コンタクト電極２１を広い面積で安定して形成することができると共に、半導体ウェハ１の反り等が低減される。これにより、半導体素子の通電をより効率良く行うことが可能となると共に、そのハンドリング性が向上する。
【００３７】
〔第３の実施の形態〕
図５は、本発明の第３の実施の形態に係る半導体素子の通電方法を表すものである。本実施の形態では、挿入板３０ａを間にして半導体ウェハ１同士を積み重ねて通電を行うこと以外は、上記第１の実施の形態と同様の構成、作用および効果を有している。
【００３８】
挿入板３０ａは、例えばアルミナ（Ａｌ2Ｏ3 ）等の絶縁材料により構成され、厚みは例えば１０００μｍである。また、各半導体素子１０に対応する箇所に貫通電極３０ｂが埋設されている。貫通電極３０ｂは、例えばＡｕによって構成され、挿入板３０ａと同等の厚みで構成されている。
【００３９】
本実施の形態では、次のようにして通電を行う。まず、作製した半導体ウェハ１同士を、挿入板３０ａを介して、複数枚積み重ねる。このとき、ｎ側電極１０６と貫通電極３０ｂとが対向すると共に、貫通電極３０ｂとｐ側電極１０５とが対向するように、半導体ウェハ１と挿入板３０ａとを接続する。このようにして積み重ねた複数枚の半導体ウェハ１のうち、最上層の半導体ウェハ１のコンタクト電極２１と、最下層の半導体ウェハ１のｎ側電極１０６とを外部電源に接続し、所定の電圧を印加することによって通電を行う。
【００４０】
本実施の形態では、挿入板３０ａを間にして半導体ウェハ１同士を接続させて積み重ねるようにしたので、各半導体ウェハ１の反り等が低減されると共に機械的強度が向上する。これにより、通電のハンドリング性、信頼性が向上する。また、この際、挿入板３０ａを絶縁材料により構成し、貫通電極３０ｂによって電気的接続をとるようにしたので、半導体素子１０同士の縦方向の直列接続が確保される。
【００４１】
〔第４の実施の形態〕
図６は、本発明の第４の実施の形態を表すものである。本実施の形態では、互いに極性の異なる半導体ウェハ同士を交互に積み重ねていること以外は、上記第１の実施の形態と同様の構成、作用および効果を有している。
【００４２】
本実施の形態では、半導体ウェハ１と、半導体ウェハ１と異なる極性を有する半導体ウェハ３とを交互に積み重ねて電気的接続をとり、通電を行う。半導体ウェハ３には、複数の半導体素子３０が形成されている。半導体素子３０は、ｐ型の導電性基板３０１上に、ｐ型半導体層３０２、活性層３０３、ｎ型半導体層３０４がこの順に積層されて構成されている。導電性基板３０１の裏面には、素子ごとにｐ側電極３０６が設けられ、ｎ型半導体層３０４上にはｎ側電極３０５が設けられている。この半導体ウェハ３のｐ側電極３０６と半導体ウェハ１のｎ側電極１０６とが互いに対向するように、半導体ウェハ１と半導体ウェハ３とを交互に接続して積み重ねる。このようにして積み重ねた複数枚の半導体ウェハのうち、最上層と最下層にある電極側から電圧を印加することにより通電を行う。
【００４３】
本実施の形態では、複数枚の半導体ウェハを積み重ねる際に、選択的にウェハの表裏を逆にすることが可能であるため、互いに極性の異なる半導体ウェハ同士であっても、一括して効率的に通電を行うことができる。
【００４４】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態では、半導体素子１０，２０，３０について、主に面発光型のダイオードとして説明したが、これに限定されず、他の発光ダイオードや半導体レーザ等についても適用可能である。
【００４５】
また、半導体材料をＧａＡｓ系化合物半導体により構成した場合について説明したが、他の材料系、例えば、ＧａＩｎＰ系（赤系）材料またはＡｌＧａＡｓ系（赤外系）や、ＧａＮ系（青緑色系）などにより構成することも可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係る通電方法を表す図である。
【図２】本発明の第１の実施の形態に係る半導体ウェハの製造工程を説明するための断面図である。
【図３】本発明の第２の実施の形態に係る通電方法を表す図である。
【図４】本発明の第３の実施の形態に係る通電方法を表す図である。
【図５】本発明の第４の実施の形態に係る通電方法を表す図である。
【図６】本発明の変形例に係る半導体ウェハの断面構成図である。
【図７】通電方法の概念図である。
【符号の説明】
【００４７】
１，２，３…半導体ウェハ、１０，２０，３０…半導体素子、１１…分離溝、１２…絶縁層、２１…コンタクト電極、２２…有機膜、３０ａ…挿入板、３０ｂ…貫通電極、１０１，３０１…導電性基板、１０５…ｐ側電極、１０６…ｎ側電極、２０８…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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