(57)【要約】【課題】  ダミー信号線に隣接するリアル信号線およびリアルメモリセルを十分に評価する。ダミー信号線をリアル信号線として使用可能にする。【解決手段】  半導体メモリは、リアルメモリセルに接続され、リアルドライバにより駆動されるリアル信号線と、リアル信号線の外側に配置され、ダミーメモリセルに接続され、ダミードライバにより駆動されるダミー信号線とを有する。リアルドライバおよびダミードライバは、動作制御回路により生成される共通のタイミング信号に同期してリアル信号線およびダミー信号線を駆動する。これにより、例えば、メモリセルアレイの外周部に位置するリアル信号線も、内側に位置するリアル信号線と同じ条件でストレス評価を実施できる。ダミー信号線は、共通のタイミング信号を用いて駆動され、評価されるため、不良を救済するための冗長信号線として使用できる。【選択図】    図１
2008047227.tif 000002
【特許請求の範囲】
【請求項１】
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに供給する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
第１外部信号に応じて、動作モードを前記通常動作モードから前記テストモードに移行するためのテストモード設定回路を備え、
前記ダミードライバは、前記テストモード中に前記ダミー信号線を駆動するために動作することを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記テストモード設定回路は、第２外部信号に応じて、テスト制御信号を出力し、
前記リアルドライバおよび前記ダミードライバは、前記テストモード中に、前記テスト制御信号に応じて、前記リアル信号線および前記ダミー信号線を駆動することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線または前記ダミー信号線の1本のみを駆動することを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記リアル信号線を選択するためのアドレスをデコードするデコード回路を備え、
前記デコード回路は、前記テストモード中に、アドレスとして第１アドレスが供給されたときに、前記第１アドレスに対応する前記リアル信号線の代わりに前記ダミー信号線を選択するスイッチ回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項４記載の半導体メモリにおいて、
前記通常動作モード中に、前記リアルメモリセルにデータを入出力するデータ入出力回路と、
前記テストモード中に、前記データ入出力回路と前記リアルメモリセルとの接続を解除し、代わりに前記データ入出力回路を前記ダミーメモリセルに接続するデータ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記リアルメモリセルと同じ形状および特性を有する冗長メモリセルと、
前記冗長メモリセルに接続された冗長信号線と、
不良アドレスを記憶する第１冗長記憶回路と、
前記冗長信号線または前記冗長メモリセルが不良であることを示す不良情報を記憶する第２冗長記憶回路と、
前記第１冗長記憶回路に記憶された前記不良アドレスに対応するリアル信号線の駆動を禁止し、前記冗長信号線の駆動を許可し、前記第２冗長回路に前記不良情報が記憶されているときに、前記冗長信号線の代わりに前記ダミー信号線の駆動を許可する冗長制御回路
とを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルワード線およびダミーワード線であり、
前記リアルドライバおよび前記ダミードライバは、リアルワードドライバおよびダミーワードドライバであることを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルビット線およびダミービット線であり、
前記リアルドライバおよび前記ダミードライバは、リアルセンスアンプおよびダミーセンスアンプであることを特徴とする半導体メモリ。
【請求項１０】
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに出力する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミーメモリセル等のダミー回路を有する半導体メモリに関する。
【背景技術】
【０００２】
半導体メモリのメモリセルアレイは、周辺の回路に比べ、素子および配線が高い密度で形成されている。このため、半導体メモリの製造工程において、メモリセルアレイ内の素子および配線の形状は、ハレーション等の影響により、内部と外周部とで相違する場合がある。形状の相違は、ショート不良および断線不良の原因になり、歩留を下げる要因になる。
【０００３】
従来、メモリセルアレイ内の素子および配線の形状を、メモリセルアレイの内部と外周部とで等しくし、歩留を向上するために、ダミーメモリセルおよびダミー信号線（ダミーワード線等）が、メモリセルアレイの外周部に形成されている（例えば、特許文献１−３参照）。また、ダミー信号線を駆動するためのダミードライバが形成されている。
【０００４】
ダミードライバは、例えば、外部端子に供給されるタイミング信号に同期してダミー信号線を駆動する。あるいは、ダミードライバは、リアル信号線を駆動するリアルドライバに供給されるタイミング信号とは異なるタイミングでダミー信号線を駆動する。
【特許文献１】特開２００５−３３２４４６号公報
【特許文献２】特開平５−１４４２９４号公報
【特許文献３】特開２００６−５９４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のダミードライバは、リアルドライバとは異なるタイミングでダミー信号線を駆動しており、ダミー信号線の駆動タイミングは、リアル信号線の駆動タイミングと異なる。このため、ダミー信号線に隣接するリアル信号線のテストが十分に実施できないという問題がある。具体的には、例えば、ダミー信号線に隣接するリアル信号線では、隣接する信号線間のカップリング容量の影響を十分に評価できない。また、上述したように、ダミー信号線の駆動タイミングは、リアル信号線の駆動タイミングと異なるため、ダミー信号線をリアル信号線として使用することができない。
【０００６】
本発明の目的は、ダミー信号線とリアル信号線に供給される信号の特性を一致させることで、ダミー信号線に隣接するリアル信号線およびリアルメモリセルを十分に評価することである。
【０００７】
本発明の別の目的は、ダミー信号線とリアル信号線に供給されるタイミング信号の特性を一致させることで、ダミー信号線をリアル信号線として使用可能にすることである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、半導体メモリは、リアルメモリセルに接続され、リアルドライバにより駆動されるリアル信号線と、リアル信号線の外側に配置され、ダミーメモリセルに接続され、ダミードライバにより駆動されるダミー信号線とを有する。リアルドライバおよびダミードライバは、動作制御回路により生成される共通のタイミング信号に同期してリアル信号線およびダミー信号線を駆動する。例えば、ダミードライバは、テストモード中にダミー信号線を駆動するために動作する。テストモード設定回路は、コントローラから出力される第１外部信号に応じて、動作モードを通常動作モードからテストモードに移
行する。コントローラは、第１外部信号を出力するテスト制御回路を有する。共通のタイミング信号を用いてリアル信号線およびダミー信号線を駆動することにより、ダミー信号線に隣接するリアル信号線およびリアルメモリセルを十分に評価できる。これにより、例えば、メモリセルアレイの外周部に位置するリアル信号線も、内側に位置するリアル信号線と同じ条件でストレス評価を実施できる。ダミー信号線は、共通のタイミング信号を用いて駆動され、評価される。このため、ダミー信号線は、リアル信号線として使用可能である。すなわち、ダミー信号線を、不良を救済するための冗長信号線として使用できる。
【発明の効果】
【０００９】
本発明では、ダミー信号線に隣接するリアル信号線およびリアルメモリセルを十分に評価できる。これにより、ダミー信号線をリアル信号線として使用することが可能になる。例えば、ダミー信号線を、不良を救済するための冗長信号線として使用できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
【００１１】
図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、ＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、コア制御回路１２、テストモード設定回路１４、アドレス入力回路１６、データ入出力回路１８およびメモリコア２０を有している。また、半導体メモリＭＥＭは、メモリセルＭＣのリフレッシュ動作を自動的に実行するために、内部リフレッシュ要求を生成するリフレッシュタイマおよびリフレッシュアドレスを生成するリフレッシュアドレスカウンタ等を有している（図示せず）。本発明は、リフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作は記載しない。
【００１２】
コマンドデコーダ１０は、コマンド信号ＣＭＤ（例えば、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥ等）に応じて、内部コマンド信号ＩＣＭＤ（読み出しコマンド、書き込みコマンド）およびテストモードコマンドＴＭＤ等を出力する。読み出しコマンドおよび書き込みコマンドは、メモリコア２０に読み出しアクセス動作および書き込みアクセス動作を実行させるためのアクセスコマンド（アクセス要求）である。テストモードコマンドＴＭＤは、メモリコア２０をテストするためにテストモード設定回路１４の状態を設定するためのコマンドである。
【００１３】
コア制御回路１２は、アクセス要求（読み出しコマンド、書き込みコマンドまたは内部リフレッシュ要求）に応答してメモリコア２０に読み出し動作、書き込み動作またはリフレッシュ動作を実行させるためにワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、コラム制御信号ＣＬＺおよびプリチャージ制御信号ＢＲＳを出力する。プリチャージ制御信号ＢＲＳ、ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＥＺおよびコラム制御信号ＣＬＺは、アクセス要求に同期してコア制御回路１２内で生成される基本タイミング信号に基づいて順次に生成される。
【００１４】
ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御するタイミング信号である。センスアンプ活性化信号ＬＥＺは、センスアンプＳＡの活性化タイミングを制御するタイミング信号である。コラム制御信号ＣＬＺは、コラムスイッチＣＳＷのオンタイミングを制御するタイミング信号である。プリチャージ制御信号ＢＲＳは、プリチャ
ージ回路ＰＲＥのオン／オフを制御するタイミング信号である。
【００１５】
テストモード設定回路１４は、テストモードコマンドＴＭＤ（ＣＭＤ；第１外部信号）に応答して、メモリＭＥＭの動作モードを通常動作モードからテストモードに移行し、テストモードコマンドＴＭＤとともに供給されるアドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、テスト制御信号ＴＥＳＺ１−３のいずれかを活性化する。テストモードコマンドＴＭＤとともに供給されるアドレスＡＤに応じて、テスト制御信号ＴＥＳＺ１−３を活性化することにより、テストの種類を増やす場合にも、コマンドシーケンスを変更することなく容易に対応できる。例えば、コラムアドレスＣＡＤが８ビットで構成される場合、テストモードコマンドＴＭＤとともに１６進数で”０１”、”０２”、”０３”のコラムアドレスＣＡＤが供給されたとき、テストモード設定回路１４は、テスト制御信号ＴＥＳＺ１−３をそれぞれ活性化し、１６進数で”ＦＦ”のコラムアドレスＣＡＤが供給されたとき、動作モードをテストモードから通常動作モードに移行する。なお、メモリＭＥＭの動作仕様を設定するためのモードレジスタがメモリＭＥＭ内に形成される場合、テストモード設定回路１４は、モードレジスタ内に形成されてもよい。
【００１６】
アドレス入力回路１６は、アドレスＡＤを受け、受けたアドレスＡＤをロウアドレスＲＡＤおよびコラムアドレスＣＡＤとして出力する。ロウアドレスＲＡＤは、ワード線ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。データ入出力回路１６は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。また、データ入出力回路１６は、メモリセルＭＣからの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。
【００１７】
メモリコア２０は、メモリセルアレイＡＲＹ、リアルワードデコーダＷＤＥＣ、ダミーワードデコーダＤＷＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、プリチャージ回路ＰＲＥ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹは、複数のリアルメモリセルＭＣおよびダミーメモリセルＤＭＣと、図の横方向に並ぶリアルメモリセルＭＣに接続されたリアルワード線ＷＬと、図の横方向に並ぶダミーメモリセルＤＭＣに接続されたダミーワード線ＤＷＬと、図の縦方向に並ぶメモリセルＭＣ、ＤＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣ、ＤＭＣは、互いに同じ形状に形成され、同じ特性を有している。各メモリセルＭＣ、ＤＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲ（図５）および図示しないセルプレート線ＶＣＰ等に接続されている。転送トランジスタのゲートは、ワード線ＷＬ（またはＤＷＬ）に接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。
【００１８】
リアルワードデコーダＷＤＥＣは、通常動作モード中に、ワード線ＷＬのいずれかを選択するために、ロウアドレスＲＡＤをデコードする。リアルワードデコーダＷＤＥＣは、テストモード中、テスト制御信号ＴＥＳＺ１−３に応じて、ワード線ＷＬの少なくともいずれかを活性化する。ダミーワードデコーダＷＤＥＣは、通常動作モード中に、非活性化されて動作しない。ダミーワードデコーダＷＤＥＣは、テストモード中に、テスト制御信号ＴＥＳＺ１−３に応じて、ダミーワード線ＤＷＬの少なくともいずれかを活性化する。ワード線ＷＬおよびダミーワード線ＤＷＬは、テストモード中に共通のワード線活性化信号ＷＬＺに同期して、同じタイミングで活性化される。
【００１９】
センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレスＣＡＤに応じて選択的にオンし、
コラムアドレスＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。プリチャージ回路ＰＲＥは、ワード線ＷＬおよびセンスアンプＳＡの非活性化中に、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給する。コラムデコーダＣＤＥＣは、データＤＱを入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレスＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２０】
図２は、図１に示したリアルワードデコーダＷＤＥＣの詳細を示している。ワードデコーダＷＤＥＣは、プリデコーダＲＡＤＥＣ、リアルメインワードデコーダＭＷＤ、クオータデコーダＲＡＱＤＥＣ、リアルクオータドライバＱＤＲＶおよびリアルサブワードデコーダＳＷＤを有している。
【００２１】
プリデコーダＲＡＤＥＣは、リアルメインワード線ＭＷＬＸ（ＭＷＬＸ０−３１のいずれか）を活性化するために、ロウアドレスＲＡＤの上位ビットの値に対応するデコード信号ＲＡＺを活性化する。メインワードデコーダＭＷＤは、通常動作モード中に、デコード信号ＲＡＺに応じて、メインワード線ＭＷＬＸ０−３１のいずれかを低論理レベルに活性化する。メインワードデコーダＭＷＤは、テストモード中に、デコード信号ＲＡＺの値にかかわらず、テスト制御信号ＴＥＳＺ１−３に応じてリアルメインワード線ＭＷＬＸ０−３１を活性化する。メインワードデコーダＭＷＤは、テスト制御信号ＴＥＳＺ１−３が全て低論理レベルのときに、通常動作モードを認識し、テスト制御信号ＴＥＳＺ１−３のいずれかが高論理レベルのときに、テストモードを認識する。
【００２２】
クオータデコーダＲＡＱＤＥＣは、サブワード線ＳＷＬ（ワード線ＷＬ）を選択するために、ロウアドレスＲＡＤの下位２ビットの値に対応するデコード信号ＲＡＱＺ（ＲＡＱＺ０−３のいずれか）を活性化する。
【００２３】
クオータドライバＱＤＲＶは、通常動作モード中に、活性化されたデコード信号ＲＡＱＺ０−３に対応するリアルサブワード活性化信号ＱＷＬＸ０−３を、ワード線活性化信号ＷＬＺに同期して低論理レベルに活性化する。クオータドライバＱＤＲＶは、テストモード中に、デコード信号ＲＡＱＺ０−３の値にかかわらず、テスト制御信号ＴＥＳＺ１−３に応じてリアルサブワード活性化信号ＱＷＬＸ０−３を活性化する。クオータドライバＱＤＲＶは、テスト制御信号ＴＥＳＺ１−３が全て低論理レベルのときに、通常動作モードを認識し、テスト制御信号ＴＥＳＺ１−３のいずれかが高論理レベルのときに、テストモードを認識する。なお、クオータドライバＱＤＲＶからのリアルサブワード活性化信号ＱＷＬＸ０−３は、図３に示すダミーサブワードデコーダＤＳＷＤにも供給される。すなわち、リアルサブワード活性化信号ＱＷＬＸ０−３は、ダミーサブワード活性化信号としても機能する。
【００２４】
サブワードデコーダＳＷＤは、メインワード線ＭＷＬＸ０−３１毎に形成されている。低論理レベルに活性化されたメインワード線ＭＷＬＸを受けているサブワードデコーダＳＷＤは、ワード活性化信号ＱＷＬＸ０−３の活性化に同期して対応するリアルサブワード線ＳＷＬ（ワード線ＷＬ）を高論理レベルに活性化する。例えば、サブワード線ＳＷＬの高論理レベルは、昇圧電圧ＶＰＰであり、サブワード線ＳＷＬの低論理レベルは、負電圧ＶＮＮである。
【００２５】
図３は、図１に示したダミーワードデコーダＤＷＤＥＣの詳細を示している。図２に示したワードデコーダＷＤＥＣと同じ構成の回路については、詳細な説明を省略する。ダミーワードデコーダＤＷＤＥＣは、ダミーメインワードデコーダＤＭＷＤおよびダミーサブ
ワードデコーダＤＳＷＤを有している。ダミーメインワードデコーダＤＭＷＤは、ダミーデコード信号ＤＲＡＺを受ける端子を電源線ＶＩＩに接続している点を除き、図２に示したリアルクメインワードデコーダＤＭＷＤと同じ回路で構成される。ダミーサブワードデコーダＤＳＷＤは、リアルサブワードデコーダＳＷＤと同じ回路構成であり、リアルサブワード活性化信号ＱＷＬＸ０−３を受ける。なお、ダミーでコード信号ＤＲＡＺは、後述する第２の実施形態等で説明するように、ダミーメモリセルＭＣにデータを入出力するときに使用される。
【００２６】
ダミーメインワードデコーダＤＭＷＤは、テストモード中に、テスト制御信号ＴＥＳＺ１−３に応じてダミーメインワード線ＤＭＷＬＸ（ＤＭＷＬＸ０−１）を低論理レベルに活性化する。ダミーメインワードデコーダＤＭＷＤは、全てのテスト制御信号ＴＥＳＺ１−３が低論理レベルの間（通常動作モード中）、全てのダミーメインワード線ＤＭＷＬＸ０−１を高論理レベルに非活性化する。
【００２７】
ダミーサブワードデコーダＤＳＷＤは、ダミーメインワード線ＤＭＷＬＸ０−１毎に形成されている。低論理レベルに活性化されたダミーメインワード線ＤＭＷＬＸを受けているダミーサブワードデコーダＤＳＷＤは、ワード活性化信号ＱＷＬＸ０−３に同期して、対応するダミーサブワード線ＤＳＷＬ（ダミーワード線ＤＷＬ）を高論理レベルに活性化する。例えば、ダミーサブワード線ＳＷＬの高論理レベルは、昇圧電圧ＶＰＰであり、サブワード線ＳＷＬの低論理レベルは、負電圧ＶＮＮである。
【００２８】
図４は、図１に示したメモリコア２０の要部を示している。図に示すように、実際のメモリコア２０では、サブワードデコーダＳＷＤは、リアルワード線ＷＬの両端側に配置される。ダミーサブワードデコーダＤＳＷＤは、ダミーワード線ＤＷＬの両端側に配置される。換言すれば、ワード線ＷＬ、ＤＷＬは、いわゆる櫛状に配線されている。ワード線ＷＬ、ＤＷＬの配線間隔は、図とは異なり、全て同じである。
【００２９】
図５は、図１に示したメモリコア２０の詳細を示している。リアルワード線ＷＬおよびダミーワード線ＤＷＬは、図１に示したように、共通のビット線ＢＬ、／ＢＬに接続され、ビット線ＢＬ、／ＢＬを介してセンスアンプＳＡ等に接続される。
【００３０】
センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡを受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡを受けている。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、センスアンプ活性化信号ＬＥＺの活性化に同期して活性化される。
【００３１】
コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラム選択信号ＣＬを受けている。コラム選択信号ＣＬは、コラム制御信号ＣＬＺに同期して活性化される。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、リードアンプＲＡおよびライトアンプＷＡに接続されている。
【００３２】
プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＢＲＳを受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。
【００３３】
図６は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、メモリチップＭＥＭと、メモリチップＭＥＭをアクセスするＡＳＩＣ（ロジックチップ）を有している。ＡＳＩＣは、例えば、ＣＰＵおよびコントローラＣＮＴを有している。なお、システムＳＹＳは、後述する他の実施形態のメモリＭＥＭとともに構成してもよい。
【００３４】
コントローラＣＮＴは、メモリＭＥＭをアクセスするために、アクセスコマンドＣＭＤ、アドレスＡＤおよび書き込みデータＤＱを出力し、メモリＭＥＭから読み出しデータＤＱを受信するメモリ制御部ＭＣＮＴを有している。メモリ制御部ＭＣＮＴは、テストモード設定回路１４を設定するために、テストモードコマンドＴＭＤおよびアドレスＡＤを出力するテスト制御部としても動作する。テストモード設定回路１４の設定により、メモリＭＥＭの動作状態は、通常動作モードからテストモードに移行し、あるいは、テストモードから通常動作モードに移行する。テストモード中に実施されるメモリＭＥＭのテストは、図８−図１１で説明する。
【００３５】
図７は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳの別の例を示している。この例では、システムＳＹＳは、メモリＭＥＭが形成された半導体ウエハＷＡＦと、ウエハＷＡＦ上のメモリＭＥＭをアクセスし、テストを実施するＬＳＩテスタＬＴＳＴで構成される。なお、システムＳＹＳは、後述する他の実施形態のメモリＭＥＭをテストするために使用してもよい。
【００３６】
ＬＳＩテスタＬＴＳＴは、メモリＭＥＭをテストするメモリ制御部ＭＣＮＴを有している。メモリ制御部ＭＣＮＴは、テストモード設定回路１４を設定するために、テストモードコマンドＴＭＤおよびアドレスＡＤを出力するテスト制御部としても動作する。例えば、ＬＳＩテスタＬＴＳＴは、テストモードコマンドＴＭＤによりウエハＷＡＦ上の全てのメモリＭＥＭをテストモードに設定し、ウエハレベルバーンインテストＷＬＢＩを実施する。バーンインテストＷＬＢＩの詳細は、図８−図１１で説明する。なお、メモリＭＥＭは、ウエハ状態に限定されず、チップ状態あるいはパッケージングされた状態で、ＬＳＩテスタＬＴＳＴに接続されてもよい。
【００３７】
図８は、第１の実施形態のテストモードでのメモリＭＥＭの動作を示している。この例では、テストモード設定回路１４の設定により、テスト制御信号ＴＥＳＺ１のみが高論理レベルに活性化され、メモリＭＥＭは、第１ストレステストＴＥＳＴ１を実施する。
【００３８】
第１ストレステストＴＥＳＴ１では、図２に示したメインワードデコーダＭＷＤおよび図３に示したダミーメインワードデコーダＤＭＷＤは、テスト制御信号ＴＥＳＺ１の活性化中に、全てのメインワード線ＭＷＬＸ０−３１および全てのダミーメインワード線ＤＭＷＬ０−１を活性化する。図１に示したコア制御回路１２は、アクセスコマンドＣＭＤ（読み出しコマンドまたは書き込みコマンド）に応答してワード線活性化信号ＷＬＺを活性化する。アクセスコマンドＣＭＤは、図６に示したコントローラＣＮＴまたは図７に示したＬＳＩテスタＬＴＳＴから供給される。なお、ワード線活性化信号ＷＬＺは、テストを開始、終了するためのテストモードコマンドＴＭＤをコア制御回路１２に供給し、テスト
モードコマンドＴＭＤに同期して活性化してもよい。
【００３９】
図２に示したリアルクオータドライバＱＤＲＶは、テスト制御信号ＴＥＳＺ１の活性化中に、ワード線活性化信号ＷＬＺに同期して、偶数番目のリアルワード線ＷＬおよび偶数番目のダミーワード線ＤＷＬをそれぞれ活性化する。ワード線ＷＬ、ＤＷＬの活性化は、アクセスコマンドＣＭＤが供給されている間続く。これにより、ワード線ＷＬ、ＤＷＬは、１本おきに活性化され、一対のワード線ＷＬ／ＷＬ、ＷＬ／ＤＷＬ、ＤＷＬ／ＤＷＬの間に、それぞれストレスが印加される。
【００４０】
本発明では、最も外側に位置するリアルワード線ＷＬ０とダミーワード線ＤＷＬ７との間にストレスが印加されるため、リアルワード線ＷＬ０のストレス試験を確実に実施できる。特に、偶数番目のダミーワード線ＤＷＬの活性化時間および偶数番目のリアルワード線ＷＬの活性化時間は、ワード線活性化信号ＷＬＴＺの活性化時間に等しい。すなわち、ワード線ＤＷＬ、ＷＬの活性化時間は、互いに等しい。さらに、サブワードドライバＳＷＤ、ＤＳＷＤの回路構成は、互いに同じである。したがって、リアルワード線ＷＬとダミーワード線ＤＷＬの信号波形を同じにでき、メモリセルアレイＡＲＹの内側に配線されるワード線ＷＬも、メモリセルアレイＡＲＹの外側に配線されるワード線ＷＬも、同じ電圧ストレスを同じ時間印加できる。
【００４１】
図９は、第１の実施形態のテストモードでのメモリＭＥＭの別の動作を示している。図８と同じ動作については、詳細な説明は省略する。この例では、テストモード設定回路１４の設定により、テスト制御信号ＴＥＳＺ２のみが高論理レベルに活性化され、メモリＭＥＭは、第２ストレステストＴＥＳＴ２を実施する。
【００４２】
第２ストレステストＴＥＳＴ２においても、テスト制御信号ＴＥＳＺ２の活性化に応答して、全てのメインワード線ＭＷＬＸ０−３１および全てのダミーメインワード線ＤＭＷＬ０−１が活性化される。そして、図６に示したコントローラＣＮＴまたは図７に示したテスタＬＳＩＴＳＴからアクセスコマンドＣＭＤがメモリＭＥＭに供給され、ワード線活性化信号ＷＬＺが活性化される。なお、ワード線活性化信号ＷＬＺは、テストを開始、終了するためのテストモードコマンドＴＭＤをコア制御回路１２に供給し、テストモードコマンドＴＭＤに同期して活性化してもよい。
【００４３】
クオータドライバＱＤＲＶは、テスト制御信号ＴＥＳＺ２の活性化中に、ワード線活性化信号ＷＬＺに同期して、奇数番目のリアルワード線ＷＬおよび奇数番目のダミーワード線ＤＷＬを活性化する。ワード線ＷＬ、ＤＷＬの活性化は、アクセスコマンドＣＭＤが供給されている間続く。これにより、ワード線ＷＬ、ＤＷＬは、１本おきに活性化され、一対のワード線ＷＬ／ＷＬ、ＷＬ／ＤＷＬ、ＤＷＬ／ＤＷＬの間に、それぞれストレスが印加される。これにより、図８と同じ効果を得ることができる。
【００４４】
図１０は、第１の実施形態のテストモードでのメモリＭＥＭの別の動作を示している。図８と同じ動作については、詳細な説明は省略する。この例では、テストモード設定回路１４の設定により、テスト制御信号ＴＥＳＺ３のみが高論理レベルに活性化され、メモリＭＥＭは、第３ストレステストＴＥＳＴ３を実施する。
【００４５】
第３ストレステストＴＥＳＴ３においても、テスト制御信号ＴＥＳＺ３の活性化に応答して、全てのメインワード線ＭＷＬＸ０−３１および全てのダミーメインワード線ＤＭＷＬ０−１が活性化される。そして、アクセスコマンドＣＭＤがメモリＭＥＭに供給され、ワード線活性化信号ＷＬＺが活性化される。
【００４６】
クオータドライバＱＤＲＶは、テスト制御信号ＴＥＳＺ３の活性化中に、ワード線活性
化信号ＷＬＺに同期して、全てのリアルワード線ＷＬおよびダミーワード線ＤＷＬを活性化する。ワード線ＷＬ、ＤＷＬの活性化は、アクセスコマンドＣＭＤあるいはテストモードコマンドＴＣＭＤが供給されている間続く。これにより、ワード線ＷＬ、ＤＷＬとメモリセルＭＣ、ＤＭＣの間に、それぞれストレスが印加される。特に、メモリセルＭＣ、ＤＭＣの転送トランジスタのゲートにストレスが印加される。また、互いに隣接するワード線ＷＬ／ＷＬ、ＷＬ／ＤＷＬ、ＤＷＬ／ＤＷＬ間にストレスが印加される（マイグレーションの加速テスト）。図１０においても、リアルワード線ＷＬとダミーワード線ＤＷＬの波形は、同じであるため、メモリセルアレイＡＲＹの内側に配線されるワード線ＷＬも、メモリセルアレイＡＲＹの外側に配線されるワード線ＷＬも、同じ電圧ストレスを同じ時間印加できる。
【００４７】
図１１は、第１の実施形態のテスト方法のフローを示している。このフローは、例えば、図６に示したコントローラＣＮＴまたは図７に示したＬＳＩテスタＬＴＳＴにより実施される。テストは、チップ状またはパッケージングされた個別のメモリＭＥＭに対して実施されてよく、ウエハ状態のメモリＭＥＭに対して実施されてもよい。
【００４８】
まず、ステップＳ１０において、第１ストレステストＴＥＳＴ１を実施するためのテストモードコマンドＴＭＤがテストモード設定回路１４に供給される。テストモード設定回路１４の設定により、ステップＳ１２において、図８に示した第１ストレステストＴＥＳＴ１が実施される。
【００４９】
次に、ステップＳ１４において、第２ストレステストＴＥＳＴ２を実施するためのテストモードコマンドＴＭＤがテストモード設定回路１４に供給され、ステップＳ１６において、図９に示した第２ストレステストＴＥＳＴ２が実施される。次に、ステップＳ１８において、第３ストレステストＴＥＳＴ３を実施するためのテストモードコマンドＴＭＤがテストモード設定回路１４に供給され、ステップＳ２０において、図１０に示した第３ストレステストＴＥＳＴ３が実施される。
【００５０】
この後、ステップＳ２２において、メモリＭＥＭに書き込みコマンドＷＤが供給され、全てのメモリセルＭＣに所定のパターンのデータが書き込まれる。ここで、所定のパターンは、例えば、オール０パターン、オール１パターン、マーチングパターン等である。次に、メモリＭＥＭに読み出しコマンドＲＤが供給され、全てのメモリセルＭＣからデータが読み出される。そして、読み出しデータが期待値（書き込みデータ）と一致する場合、そのメモリＭＥＭは良品と判定される。読み出しデータが期待値と一致しない場合、そのメモリＭＥＭは不良品と判定される。すなわち、バーンインテストが実施される。なお、テストは、全てのストレステストＴＥＳＴ１−３ではなく、ストレステストＴＥＳＴ１−３の少なくともいずれかを実施してもよい。
【００５１】
以上、第１の実施形態では、テストモード中に、共通のタイミング信号であるワード線活性化信号ＷＬＴＺを用いてリアルワード線ＷＬおよびダミーワード線ＤＷＬを駆動することにより、リアルワード線ＷＬとダミーワード線ＤＷＬの信号波形を同じにできる。したがって、メモリセルアレイＡＲＹの内側に配線されるワード線ＷＬも、メモリセルアレイＡＲＹの外側に配線されるワード線ＷＬも、同じ電圧ストレスを同じ時間印加できる。同じ条件でストレステストを実施できるため、ダミーワード線ＤＷＬに隣接するリアルワード線ＷＬおよびリアルメモリセルＭＣを十分に評価できる。この結果、市場で不良が発生することを防止できる。すなわち、半導体メモリＭＥＭの信頼性を向上できる。
【００５２】
テストモード設定回路１４をアクセスすることにより通常動作モードからテストモードに移行するため、テストモード端子等の外部端子を形成する必要はない。外部端子（パッド）は、トランジスタ等の素子に比べてレイアウト面積が大きい。さらに、パッドの面積
は、半導体テクノロジが進展するほど、相対的に大きくなる傾向にある。このため、テストパッドによりメモリＭＥＭのチップサイズが増加することを防止できる。
【００５３】
アドレスＡＤに応じて、テスト制御信号ＴＥＳＺ１−３のいずれかを活性化することにより、テストの種類を増やす場合にも、コマンドシーケンスを変更することなく容易に対応できる。例えば、メモリＭＥＭをテストするメモリ制御部ＭＣＮＴ等の論理変更が不要になる。さらに、テストモード設定回路１４を、メモリＭＥＭの動作仕様を設定するためのモードレジスタに含めることが可能になる。
【００５４】
図１２は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のテストモード設定回路１４およびメモリコア２０の代わりにテストモード設定回路１４Ａおよびメモリコア２０Ａが形成されている。その他の構成は、第１の実施形態と同じである。
【００５５】
テストモード設定回路１４Ａは、第１の実施形態のテストモード設定回路１４の機能に、アドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、テスト制御信号ＴＥＳＺ４を活性化する機能を追加して構成されている。例えば、テストモードコマンドＴＭＤとともに１６進数で”０４”のコラムアドレスＣＡＤが供給されたとき、テストモード設定回路１４Ａは、テスト制御信号ＴＥＳＺ４を活性化する。テスト制御信号ＴＥＳＺ４の活性化により、第４ストレステストが実施される。第４ストレステストは、リアルワード線ＷＬまたはダミーワード線ＤＷＬの１本のみを活性化し、隣接するワード線ＷＬ、ＤＷＬの電圧変化によるカップリング等の影響を評価するディスターブストレステストである。
【００５６】
なお、テスト制御信号ＴＥＳＺ１−３の活性化により実施されるストレステストＴＥＳＴ１−３は、第１の実施形態（図８−１０）と同じである。メモリコア２０Ａは、リアルワードデコーダＷＤＥＣおよびダミーワードデコーダＤＷＤＥＣの構成が第１の実施形態と相違していることを除き、第１の実施形態のメモリコア２０と同じである。
【００５７】
図１３は、図１２に示したリアルワードデコーダＷＤＥＣの要部を示している。ワードデコーダＷＤＥＣは、メインワード線ＭＷＬＸ０−２に接続されたメインワードデコーダＭＷＤの出力にスイッチ回路ＳＷ１を配置して構成されている。その他の構成は、第１の実施形態のワードデコーダＷＤＥＣと同じである。
【００５８】
スイッチ回路ＳＷ１は、テスト制御信号ＴＥＳＺ４の非活性化中（通常動作モード中またはストレステストＴＥＳＴ１−３中）、リアルメインワードデコーダＭＷＤから出力されるメインワード線信号ＭＷＬＸ１−２を、リアルサブワードデコーダＳＷＤに出力する。スイッチ回路ＳＷ１は、テスト制御信号ＴＥＳＺ４の活性化中（第４ストレステスト中）、リアルメインワードデコーダＭＷＤから出力されるメインワード線信号ＭＷＬＸ１−２を、ダミーワード線信号ＤＭＷＬＸ０−１としてダミーサブワードデコーダＤＳＷＤに出力する。スイッチ回路ＳＷ１の最終段のバッファ（インバータ）の駆動能力は、全て同じである。
【００５９】
なお、実際には、ストレステストＴＥＳＴ１−３の機能を有効にするため、スイッチ回路ＳＷ１から出力されるダミーメインワード線信号ＤＭＷＬＸ０−１は、ダミーメインワードデコーダＤＭＷＤを介してダミーサブワードデコーダＤＳＷＤに出力される。ダミーメインワードデコーダＤＭＷＤは、テスト制御信号ＴＥＳＺ１−３の活性化中に、全てのダミーメインワード線信号ＤＭＷＬＸ０−１を活性化し、テスト制御信号ＴＥＳＺ４の活性化中に、スイッチ回路ＳＷ１からのダミーメインワード線信号ＤＭＷＬＸ０−１を出力する。
【００６０】
この実施形態では、テストモード設定回路１４Ａがテスト制御信号ＴＥＳＺ４を活性化するテストモード中に、第４ストレステストＴＥＳＴ４が実施される。第４ストレステストＴＥＳＴ４中、メインワード線ＭＷＬＸ１またはＭＷＬＸ２を選択するためのロウアドレスＲＡＤ（第１アドレス）が供給されるとき、メインワード線ＭＷＬＸ１−２の代わりに、ダミーメインワード線ＤＭＷＬＸ０またはＤＭＷＬＸ１がそれぞれ活性化される。これにより、第４ストレステストＴＥＳＴ４中に第１アドレスが供給されるとき、ロウアドレスＲＡＤの下位２ビットに応じて、ダミーワード線ＤＷＬのいずれか１本が選択的に活性化される。そして、ダミーメモリセルＤＭＣに対してデータが入出力される。すなわち、スイッチ回路ＳＷ１およびメモリセルＭＣ、ＤＭＣの転送トランジスタは、データ入出力回路１８とリアルメモリセルＭＣとの接続を解除し、データ入出力回路１８をダミーメモリセルＤＭＣに接続するデータ制御回路として機能する。
【００６１】
一方、第４ストレステストＴＥＳＴ４中、第１アドレス以外のロウアドレスＲＡＤが供給されるとき、メインワード線ＭＷＬＸ１−２以外のメインワード線ＭＷＬＸが活性化される。このように、サブワードデコーダＳＷＤおよびダミーサブワードデコーダＤＳＷＤは、図６および図７に示したメモリ制御部ＭＣＮＴからのロウアドレスＲＡＤに応じて、ワード線ＷＬ、ＤＷＬを１本ずつ駆動する。
【００６２】
第４ストレステストＴＥＳＴ４では、リアルワード線ＷＬおよびダミーワード線ＤＷＬは、共通のリアルメインワードデコーダＭＷＤにより、ワード線活性化信号ＷＬＴＺに同期して活性化される。このため、リアルワード線ＷＬおよびダミーワード線ＤＷＬの活性化タイミングは、互いに同じである。これにより、メモリセルアレイＡＲＹの内側に配線されるワード線ＷＬ、およびメモリセルアレイＡＲＹの外側に配線されるワード線ＷＬに対して、ディスターブストレステストを、全く同じ条件で実施できる。換言すれば、メモリセルアレイＡＲＹの外側に配線されるワード線ＷＬのストレステストを十分に実施できる。
【００６３】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、１本ずつ活性化されるリアルワード線ＷＬおよびダミーワード線ＤＷＬの活性化タイミング等のテスト条件を互いに等しくできる。これにより、ディスターブストレステストを、配線されるワード線ＷＬの位置に依存せず、全く同じ条件で実施できる。
【００６４】
図１４は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のメモリコア２０の代わりにメモリコア２０Ｂが形成されている。また、選択ヒューズ回路２２Ｂ、冗長ヒューズ回路２４Ｂ、アドレス比較回路２６Ｂおよび冗長選択回路２８Ｂが新たに形成されている。その他の構成は、第１の実施形態と同じである。なお、第２の実施形態のメモリコア２０をメモリコア２０Ｂに置き換え、さらに、選択ヒューズ回路２２Ｂ、冗長ヒューズ回路２４Ｂ、アドレス比較回路２６Ｂおよび冗長選択回路２８Ｂを新たに形成してもよい。
【００６５】
メモリコア２０Ｂは、第１の実施形態のメモリコア２０Ａに、冗長制御回路ＲＣＮＴ１、冗長ワードデコーダＲＷＤＥＣ、冗長メモリセルＲＭＣおよび冗長メモリセルＲＭＣに接続された冗長ワード線ＲＷＬを追加して構成されている。
【００６６】
冗長ヒューズ回路２４Ｂ（第１冗長記憶回路）は、不良を有するワード線ＷＬを示す冗長ロウアドレスＲＲＡＤ（不良アドレス）を記憶するヒューズを有する。冗長ヒューズ回路２４Ｂは、ヒューズのプログラム状態に応じて冗長ロウアドレスＲＲＡＤを出力する。
選択ヒューズ回路２２Ｂ（第２冗長記憶回路）は、冗長ワード線ＲＷＬまたは冗長メモリセルＲＭＣに不良が存在することを示す不良情報を記憶するヒューズを有している。選択ヒューズ回路２２Ｂは、ヒューズのプログラム状態に応じて、選択信号ＳＥＬを出力する。選択ヒューズ回路２２Ｂは、ヒューズがプログラムされていないとき、選択信号ＳＥＬを非活性化し、ヒューズがプログラムされているときに、選択信号ＳＥＬを活性化する。非活性化された選択信号ＳＥＬは、不良が救済されるときに、冗長ワード線ＲＷＬを使用することを示す。活性化された選択信号ＳＥＬは、不良が救済されるときに、ダミーワード線ＤＷＬを使用することを示す。
【００６７】
アドレス比較回路２６Ｂは、ロウアドレスＲＡＤと冗長ロウアドレスＲＲＡＤとが一致するときに、冗長イネーブル信号ＲＥＮを出力する。冗長選択回路２８Ｂは、冗長イネーブル信号ＲＥＮが活性化されているときに、選択信号ＳＥＬに応じて、冗長選択信号ＲＳＥＬまたはダミー選択信号ＤＳＥＬを出力する。
【００６８】
冗長制御回路ＲＣＮＴ１は、冗長ヒューズ回路２４Ｂに記憶された不良アドレスに対応するリアルワード線ＷＬの駆動を禁止し、その代わりに冗長ワード線ＲＷＬの駆動を許可する。また、冗長制御回路ＲＣＮＴ１は、冗長ヒューズ回路２２Ｂに、冗長ワード線ＲＷＬの不良を示す不良情報が記憶されているときに、冗長ワード線ＲＷＬの代わりにダミーワード線ＤＷＬの駆動を許可する。すなわち、メモリコア２０Ｂは、冗長選択信号ＲＳＥＬを受けたときに、リアルワード線ＷＬの代わりに冗長ワード線ＲＷＬを活性化し、ダミー選択信号ＲＳＥＬを受けたときに、冗長ワード線ＲＷＬの代わりにダミーワード線ＤＷＬを活性化する。冗長メモリセルＲＭＣは、リアルメモリセルＭＣと同じ形状および特性を有する。
【００６９】
この実施形態では、リアルワード線ＷＬまたはリアルメモリセルＭＣに不良があるときに、冗長ワード線ＲＷＬを用いて不良が救済される。さらに、冗長ワード線ＲＷＬまたは冗長メモリセルＲＭＣに不良があるときに、ダミーワード線ＤＷＬ（図３に示したＤＷＬ４−７）を用いて不良が救済される。ダミーワード線ＤＷＬ４−７は、第１の実施形態で説明したストレステストＴＥＳＴ１−３により、リアルワード線ＷＬと同じ条件でストレス評価が実施される。このため、ダミーワード線ＤＷＬ４−７を、リアルワード線ＷＬの代わりに使用できる。すなわち、ダミーワード線ＤＷＬ４−７を、不良を救済するための冗長ワード線ＲＷＬの代わりに使用できる。なお、複数の冗長ワード線ＲＷＬが形成される場合、選択ヒューズ回路２２Ｂから各冗長ワード線ＲＷＬに対応する複数の選択信号ＳＥＬを出力してもよい。これにより、複数の冗長信号線ＲＷＬの代わりに複数のダミーワード線ＤＷＬを使用できる。後述する第４および第５の実施形態でも同様である。
【００７０】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、冗長ワード線ＲＷＬまたは冗長メモリセルＲＭＣに不良があるときに、ダミーワード線ＤＷＬを用いて不良を救済できる。この結果、メモリＭＥＭの歩留を向上できる。
【００７１】
図１５は、本発明の第４の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第３の実施形態のテストモード設定回路１４、アドレス比較回路２６Ｂおよび冗長選択回路２８Ｂの代わりにテストモード設定回路１４Ｃ、アドレス比較回路２６Ｃおよび冗長選択回路２８Ｃが形成されている。その他の構成は、第３の実施形態と同じである。
【００７２】
テストモード設定回路１４Ｃは、第１の実施形態のテストモード設定回路１４の機能に、アドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、スイッチ制御信号ＳＷＣ１
、ＳＷＣ２を活性化する機能を追加して構成されている。アドレス比較回路２６Ｃは、スイッチ制御信号ＳＷＣ１の活性化を受けたときに、ロウアドレスＲＲＡＤ、ＲＡＤの比較結果によらず、冗長イネーブル信号ＲＥＮを強制的に出力する。冗長選択回路２８Ｃは、スイッチ制御信号ＳＷＣ２の活性化を受けたときに、選択信号ＳＥＬによらず、ダミー選択信号ＤＳＥＬを強制的に出力する。これにより、ヒューズ回路２２Ｂ、２４Ｂがプログラムされる前に、テストモード設定回路１４Ｃの設定により、リアルワード線ＷＬを、冗長ワード線ＲＷＬまたはダミーワード線ＤＷＬに置き換えることができる。
【００７３】
以上、第４の実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ヒューズ回路２２Ｂ、２４Ｂのプログラム前に、リアルワード線ＷＬを、冗長ワード線ＲＷＬまたはダミーワード線ＤＷＬに置き換えることができるため、ワード線ＲＷＬ、ＤＷＬおよびメモリセルＲＭＣ、ＤＭＣの動作を、ヒューズ回路２２Ｂ、２４Ｂをプログラムする前に予め確認できる。
【００７４】
図１６は、本発明の第５の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第３の実施形態のテストモード設定回路１４、選択ヒューズ回路２２Ｂおよび冗長ヒューズ回路２４Ｂの代わりにテストモード設定回路１４Ｄ、選択ヒューズ回路２２Ｄおよび冗長ヒューズ回路２４Ｄが形成されている。その他の構成は、第３の実施形態と同じである。
【００７５】
テストモード設定回路１４Ｄは、第１の実施形態のテストモード設定回路１４の機能に、アドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、カット制御信号ＣＵＴ１、ＣＵＴ２を活性化する機能を追加して構成されている。冗長ヒューズ回路２４Ｄは、カット制御信号ＣＵＴ１の活性化を受けたときに、ヒューズのプログラム状態によらず、所定の冗長ロウアドレスＲＲＡＤを強制的に出力する。選択ヒューズ回路２２Ｄは、カット制御信号ＣＵＴ２の活性化を受けたときに、ヒューズのプログラム状態によらず、選択信号ＳＥＬを強制的に活性化する。これにより、ヒューズ回路２２Ｄ、２４Ｄがプログラムされる前に、テストモード設定回路１４の設定により、リアルワード線ＷＬを、冗長ワード線ＲＷＬまたはダミーワード線ＤＷＬに置き換えることができる。
【００７６】
以上、第５の実施形態においても、上述した第１、第３および第４の実施形態と同様の効果を得ることができる。
【００７７】
図１７は、本発明の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のテストモード設定回路１４、コア制御回路１２およびメモリコア２０の代わりにテストモード設定回路１４Ｅ、コア制御回路１２Ｅおよびメモリコア２０Ｅが形成されている。その他の構成は、第１の実施形態と同じである。
【００７８】
テストモード設定回路１４Ｅは、テストモードコマンドＴＭＤ（ＣＭＤ；第１外部信号）に応答して、メモリＭＥＭの動作モードを通常動作モードからテストモードに移行し、テストモードコマンドＴＭＤとともに供給されるアドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、テスト制御信号ＴＥＳＺ５−６のいずれかを活性化する。例えば、テストモードコマンドＴＭＤとともに１６進数で”０５”、”０６”のコラムアドレスＣＡＤが供給されたとき、テストモード設定回路１４Ｅは、テスト制御信号ＴＥＳＺ５−６をそれぞれ活性化し、１６進数で”ＦＦ”のコラムアドレスＣＡＤが供給されたとき、動作モードをテストモードから通常動作モードに移行する。コア制御回路１２Ｅは、第１の実施形態のコア制御回路１２に、ロウアドレスＲＡＤに応じてスイッチ制御信号ＢＴ（図１９に示すＢＴ１、ＢＴ２等）を出力する機能を追加して構成されている。
【００７９】
メモリコア２０Ｅは、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、リアルセンスアンプＳＡ、ダミーセンスアンプＤＳＡ、リアルコラムスイッチＣＳＷ、ダミーコラムスイッチＤＣＳＷ、リアルプリチャージ回路ＰＲＥ、ダミープリチャージ回路ＤＰＲＥ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹは、複数のリアルメモリセルＭＣおよびダミーメモリセルＤＭＣと、図の横方向に並ぶメモリセルＭＣ、ＤＭＣに接続されたワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬと、図の縦方向に並ぶダミーメモリセルＤＭＣに接続されたダミービット線ＤＢＬ、／ＤＢＬとを有する。メモリセルＭＣ、ＤＭＣは、第１の実施形態と同様に、互いに同じ形状に形成され、同じ特性を有している。
【００８０】
ワードデコーダＷＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレスＲＡＤをデコードする。センスアンプＳＡは、通常動作モード中に、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。センスアンプＳＡは、テストモード中に、テスト制御信号ＴＥＳＺ５−６に応じて、高レベル電圧および低レベル電圧の一方および他方を、ビット線ＢＬおよびビット線／ＢＬに供給する。ダミーセンスアンプＤＳＡは、通常動作モード中に非活性化され、テストモード中に、テスト制御信号ＴＥＳＺ５−６に応じて、高レベル電圧および低レベル電圧の一方および他方を、ダミービット線ＤＢＬおよびダミービット線／ＤＢＬに供給する。センスアンプＳＡおよびダミーセンスアンプＤＳＡは、共通のセンスアンプ活性化信号ＬＥＺに同期して動作する。
【００８１】
コラムスイッチＣＳＷは、通常動作モード中に、コラムアドレスＣＡＤに応じて選択的にオンし、コラムアドレスＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。コラムスイッチＣＳＷは、テストモード中に常にオフする。ダミーコラムスイッチＤＣＳＷは、動作モードに関わりなく、常にオフする。プリチャージ回路ＰＲＥおよびダミープリチャージ回路ＤＰＲＥは、ワード線ＷＬおよびセンスアンプＳＡの非活性化中に、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給する。コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡは、第１の実施形態と同じ回路構成である。
【００８２】
図１８は、図１７に示したメモリコア２０Ｅの要部の概要を示している。本実施形態では、例えば、４組のダミービット線対ＤＢＬ、／ＤＢＬ（ＤＢＬ０−３、／ＤＢＬ０−３）が配線される。センスアンプＳＡ、ＤＳＡは、両側に配線されるビット線対ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬに共有される（シェアードセンスアンプ方式）。ビット線対ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬの配線間隔は、全て同じである。
【００８３】
図１９は、図１８の太い破線枠で示した領域の詳細を示している。センスアンプＳＡ、ＤＳＡ、コラムスイッチＣＳＷ、ＤＣＳＷ、プリチャージ回路ＰＲＥ、ＤＰＲＥは、図５と同じであり、互いに同じ回路構成である。この実施形態では、センスアンプＳＡ、ＤＳＡは、図の左右にそれぞれ延在する２組のビット線対ＢＬ、／ＢＬ（またはＤＢＬ、／ＤＢＬ）に共有される。このため、センスアンプＳＡ、ＤＳＡを選択的にビット線対ＢＬ、／ＢＬ（またはＤＢＬ、／ＤＢＬ）に接続するための接続スイッチＢＴが、配置されている。接続スイッチＢＴは、高論理レベルのスイッチ制御信号ＢＴ１（またはＢＴ２）を受けている間、対応するメモリセルアレイＡＲＹのビット線対ＢＬ、／ＢＬおよびＤＢＬ、／ＤＢＬをセンスアンプＳＡおよびＤＳＡに接続する。
【００８４】
センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡの活性化中に増幅動作を実行する。センスアンプＤＳＡは、センスアンプ活性化信号ＤＰＳＡ、ＤＮＳＡの活性化中に増幅動作を実行する。センスアンプ活性化信号ＰＳＡ、ＮＳＡおよびＤＰＳＡ、ＤＮ
ＳＡは、センスアンプ活性化信号ＬＥＺの活性化に同期して活性化される。
【００８５】
図２０は、第６の実施形態のテストモードでのメモリＭＥＭの動作を示している。この例では、テストモード設定回路１４Ｅの設定により、動作モードは、通常動作モードからテストモードに移行され、テスト制御信号ＴＥＳＺ５のみが高論理レベルに活性化される。メモリＭＥＭは、例えば、図６および図７に示したメモリ制御部ＭＣＮＴからのアクセスコマンドに応答して、第５ストレステストＴＥＳＴ５を実施する。
【００８６】
アクセスコマンド（例えば、書き込みコマンド）に応答して、プリチャージ制御信号ＢＲＳが低論理レベルに非活性化され、ワード線ＷＬが活性化される。活性化させるワード線ＷＬの本数は、ロウアドレスＲＡＤに対応する１本でもよく、全てのワード線ＷＬでもよい。なお、メモリセルＭＣ、ＤＭＣにストレスを与えない場合、ワード線ＷＬは活性化されなくてもよい。この場合、テストを開始、終了するためのテストモードコマンドＴＭＤをコア制御回路１２に供給し、センスアンプ活性化信号ＬＥＺは、テストモードコマンドＴＭＤに同期して活性化される。
【００８７】
この後、センスアンプ活性化信号ＬＥＺに同期してセンスアンプＳＡ、ＤＳＡが同じタイミングで活性化される。リアルセンスアンプＳＡは、ビット線ＢＬ（ＢＬ０−３等）および／ＢＬ（／ＢＬ０−３等）に高電圧レベルおよび低電圧レベルをそれぞれ印加する。ダミーセンスアンプＤＳＡは、ビット線ＤＢＬ（ＤＢＬ０−３）および／ＤＢＬ（／ＤＢＬ０−３）に高電圧レベルおよび低電圧レベルをそれぞれ印加する。すなわち、リアルセンスアンプＳＡは、リアルビット線ＢＬ、／ＢＬにストレス電圧を印加するリアルドライバとして機能する。ダミーセンスアンプＤＳＡは、ダミービット線ＤＢＬ、／ＤＢＬにストレス電圧を印加するダミードライバとして機能する。これにより、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬに、高電圧レベルおよび低電圧レベルが交互に印加され、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬのストレステストが実施される。
【００８８】
なお、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬに、高電圧レベルおよび低電圧レベルを供給するために、ビット線ＢＬ、ＤＢＬは、センスアンプＳＡ、ＤＳＡの動作が開始される前に、一時的に高電圧線に接続される。ビット線／ＢＬ、／ＤＢＬは、センスアンプＳＡ、ＤＳＡの動作が開始される前に、一時的に低電圧線に接続される。このために、メモリコア２０Ｅは、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬを、高電圧線および低電圧線のいずれかに選択的に接続するためのスイッチを有している。
【００８９】
第５ストレステストＴＥＳＴ５により、最も外側に位置するリアルビット線ＢＬ０とダミービット線／ＤＢＬ３との間にストレスが印加されるため、リアルビット線ＢＬ０のストレステストを確実に実施できる。特に、リアルセンスアンプＳＡとダミーセンスアンプＤＳＡの回路構成が同じであり、これ等センスアンプＳＡ、ＤＳＡの活性化時間は、共通のセンスアンプ活性化信号ＬＥＺによって決められている。すなわち、センスアンプＳＡ、ＤＳＡの活性化時間は、互いに等しい。したがって、第１の実施形態と同様に、メモリセルアレイＡＲＹの内側に配線されるビット線ＢＬも、メモリセルアレイＡＲＹの外側に配線されるビット線ＢＬも、同じ電圧ストレスを同じ時間印加できる。
【００９０】
なお、特に図示していないが、テストモード設定回路１４Ｅの設定により、テスト制御信号ＴＥＳＺ６のみが高論理レベルに活性化された場合、第６ストレステストＴＥＳＴ６が実施される。第６ストレステストＴＥＳＴ６では、図２０とは反対に、リアルセンスアンプＳＡは、ビット線ＢＬおよび／ＢＬに低電圧レベルおよび高電圧レベルをそれぞれ印加する。ダミーセンスアンプＤＳＡは、ビット線ＤＢＬおよび／ＤＢＬに低電圧レベルおよび高電圧レベルをそれぞれ印加する。すなわち、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬに、高電圧レベルおよび低電圧レベルが交互に印加される。
【００９１】
図２１は、第６の実施形態のテスト方法のフローを示している。このフローは、例えば、図６に示したコントローラＣＮＴまたは図７に示したＬＳＩテスタＬＴＳＴにより実施される。テストは、チップ状またはパッケージングされた個別のメモリＭＥＭに対して実施されてよく、ウエハ状態のメモリＭＥＭに対して実施されてもよい。
【００９２】
まず、ステップＳ３０において、第５ストレステストＴＥＳＴ５を実施するためのテストモードコマンドＴＭＤがテストモード設定回路１４Ｅに供給される。テストモード設定回路１４Ｅの設定により、ステップＳ３２において、図２０に示した第５ストレステストＴＥＳＴ５が実施される。
【００９３】
次に、ステップＳ３４において、第６ストレステストＴＥＳＴ６を実施するためのテストモードコマンドＴＭＤがテストモード設定回路１４Ｅに供給され、ステップＳ３６において、第６ストレステストＴＥＳＴ６が実施される。次に、ステップＳ３８において、第１の実施形態（図１１）のステップ２２と同様に、書き込み動作および読み出し動作が実行され、メモリＭＥＭの良品／不良品の判定が実施される。
【００９４】
以上、第６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。特に、この実施形態では、ビット線ＢＬ、／ＢＬに確実にストレスを印加できる。
【００９５】
図２２は、本発明の第７の実施形態を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第６の実施形態のテストモード設定回路１４Ｅおよびメモリコア２０Ｅの代わりにテストモード設定回路１４Ｆおよびメモリコア２０Ｆが形成されている。その他の構成は、第１の実施形態と同じである。
【００９６】
テストモード設定回路１４Ｆは、第６の実施形態のテストモード設定回路１４Ｅの機能に、アドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、テスト制御信号ＴＥＳＺ７を活性化する機能を追加して構成されている。例えば、テストモードコマンドＴＭＤとともに１６進数で”０７”のコラムアドレスＣＡＤが供給されたとき、テストモード設定回路１４Ｆは、テスト制御信号ＴＥＳＺ７を活性化する。テスト制御信号ＴＥＳＺ７の活性化により、第７ストレステストが実施される。第７ストレステストは、コラムアドレスＣＡＤにより選択されるリアルビット線対ＢＬ、／ＢＬの代わりにダミービット線対ＤＢＬ、／ＤＢＬを選択し、ダミーメモリセルＤＭＣにデータを入出力するテストである。
【００９７】
なお、テスト制御信号ＴＥＳＺ５−６の活性化により実施されるストレステストＴＥＳＴ５−６は、第６の実施形態と同じである。メモリコア２０Ｆは、コラムデコーダＣＤＥＣの構成が第６の実施形態と相違していることを除き、第６の実施形態のメモリコア２０Ｅと同じである。
【００９８】
図２３は、図２２に示したコラムデコーダＣＤＥＣの要部を示している。コラムデコーダＣＤＥＣは、コラム選択線ＣＬ０−１に接続されたコラムデコーダＣＤＥＣの出力にスイッチ回路ＳＷ２を配置して構成されている。その他の構成は、第１の実施形態のコラムデコーダＣＤＥＣと同じである。
【００９９】
スイッチ回路ＳＷ２は、テスト制御信号ＴＥＳＺ７の非活性化中（通常動作モード中またはストレステストＴＥＳＴ５−６中）、コラムデコーダＣＤＥＣから出力されるコラム選択信号ＣＬ０−２を、コラムスイッチＣＳＷに出力する。スイッチ回路ＳＷ２は、テスト制御信号ＴＥＳＺ７の活性化中（ストレステストＴＥＳＴ７中）、コラムデコーダＣＤ
ＥＣから出力されるコラム選択信号ＣＬ１−２を、ダミーコラム選択信号ＤＣＬ２−３としてダミーコラムスイッチＤＣＳＷに出力する。ダミーコラム選択信号ＤＣＬ２−３は、ダミービット線対ＤＢＬ２、／ＤＢＬ２およびＤＢＬ３、／ＤＢＬ３に対応するダミーコラムスイッチＤＣＳＷにそれぞれ供給される。スイッチ回路ＳＷ２の最終段のバッファ（インバータ）の駆動能力は、全て同じである。
【０１００】
この実施形態では、テストモード設定回路１４Ｆがテスト制御信号ＴＥＳＺ７を活性化するテストモード中に、第７ストレステストＴＥＳＴ７が実施される。第７ストレステストＴＥＳＴ７中、コラム選択線ＣＬ１またはＣＬ２を選択するためのコラムアドレスＣＡＤ（第１アドレス）が供給されるとき、コラム選択線ＣＬ１−２の代わりに、ダミーコラム選択線ＤＣＬ０−１がそれぞれ活性化される。一方、第７ストレステストＴＥＳＴ７中、第１アドレス以外のコラムアドレスＣＡＤが供給されるとき、コラム選択線ＣＬ１−２以外のコラム選択線ＣＬが活性化される。このように、コラムデコーダＣＤＥＣは、図６および図７に示したメモリ制御部ＭＣＮＴからのコラムアドレスＣＡＤに応じて、リアルビット線ＢＬ、／ＢＬまたはダミービット線対ＤＢＬ、／ＤＢＬを駆動する。
【０１０１】
第７ストレステストＴＥＳＴ７中に第１アドレスが供給されるとき、コラムアドレスＣＡＤに応じて、ダミーコラム選択線ＤＣＬ２−３のいずれかが選択的に活性化される。そして、ロウアドレスＲＡＤに応じてダミービット線ＤＢＬ２、／ＤＢＬ２またはＤＢＬ３、／ＤＢＬ３に接続されたダミーメモリセルＤＭＣに対してデータが入出力される。すなわち、スイッチ回路ＳＷ２およびコラムスイッチＣＳＷ、ＤＣＳＷは、データ入出力回路１８とリアルメモリセルＭＣとの接続を解除し、データ入出力回路１８をダミーメモリセルＤＭＣに接続するデータ制御回路として機能する。
【０１０２】
第７ストレステストにより、メモリセルアレイＡＲＹの最も外側に配線されるリアルビット線対ＢＬ０、／ＢＬ０に隣接するダミービット線対ＤＢＬ３、／ＤＢＬ３に接続されたダミーメモリセルＤＭＣにデータを入出力できる。上述した第５または第６ストレステストＴＥＳＴ５−６の前に、第７ストレステストＴＥＳＴ７によりダミーメモリセルＤＭＣにデータを書き込むことにより、隣接するダミーメモリセルＤＭＣに所望の値のデータを保持した状態で、リアルビット線対ＢＬ０、／ＢＬ０のストレステストを実施できる。さらに、第５または第６ストレステストＴＥＳＴ５−６の後に、第７ストレステストＴＥＳＴ７により、ダミーメモリセルＤＭＣからデータを読み出すことにより、第５または第６ストレステストＴＥＳＴ５−６によるダミーメモリセルＤＭＣへの影響を評価できる。
【０１０３】
以上、第７の実施形態においても、上述した第１、第２、第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリセルアレイＡＲＹの最も外側に配線されるリアルビット線対ＢＬ０、／ＢＬ０に隣接するダミーメモリセルＤＭＣに対してデータを書き込み、読み出すことができるため、詳細なストレステストを実施できる。
【０１０４】
図２４は、本発明の第８の実施形態を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第６の実施形態のメモリコア２０Ｅの代わりにメモリコア２０Ｇが形成されている。また、選択ヒューズ回路２２Ｇ、冗長ヒューズ回路２４Ｇ、アドレス比較回路２６Ｇおよび冗長選択回路２８Ｇが新たに形成されている。その他の構成は、第６の実施形態と同じである。なお、第７の実施形態のメモリコア２０Ｆをメモリコア２０Ｇに置き換え、さらに、選択ヒューズ回路２２Ｇ、冗長ヒューズ回路２４Ｇ、アドレス比較回路２６Ｇおよび冗長選択回路２８Ｇを新たに形成してもよい。
【０１０５】
メモリコア２０Ｇは、第６の実施形態のメモリコア２０Ｅに、冗長制御回路ＲＣＮＴ２、冗長センスアンプＲＳＡ、冗長コラムスイッチＲＣＳＷ、冗長プリチャージ回路ＲＰＲ
Ｅ、冗長メモリセルＲＭＣおよび冗長メモリセルＲＭＣに接続された冗長ビット線対ＲＢＬ、／ＲＢＬを追加して構成されている。
【０１０６】
冗長ヒューズ回路２４Ｇ（第１冗長記憶回路）は、不良を有するリアルビット線対ＢＬ、／ＢＬを示す冗長コラムアドレスＲＣＡＤ（不良アドレス）を記憶するヒューズを有する。冗長ヒューズ回路２４Ｇは、ヒューズのプログラム状態に応じて冗長コラムアドレスＲＣＡＤを出力する。選択ヒューズ回路２２Ｇ（第２冗長記憶回路）は、冗長ビット線対ＲＢＬ、／ＲＢＬまたは冗長メモリセルＲＭＣに不良が存在することを示す不良情報を記憶するヒューズを有している。選択ヒューズ回路２２Ｇは、ヒューズのプログラム状態に応じて、選択信号ＳＥＬを出力する。選択ヒューズ回路２２Ｇは、ヒューズがプログラムされていないとき、選択信号ＳＥＬを非活性化し、ヒューズがプログラムされているときに、選択信号ＳＥＬを活性化する。非活性化された選択信号ＳＥＬは、不良が救済されるときに、冗長ビット線対ＲＢＬ、／ＲＢＬを使用することを示す。活性化された選択信号ＳＥＬは、不良が救済されるときに、ダミービット線対ＤＢＬ、／ＤＢＬを使用することを示す。
【０１０７】
アドレス比較回路２６Ｇは、コラムアドレスＣＡＤと冗長コラムアドレスＲＣＡＤとが一致するときに、冗長イネーブル信号ＲＥＮを出力する。冗長選択回路２８Ｇは、冗長イネーブル信号ＲＥＮが活性化されているときに、選択信号ＳＥＬに応じて、冗長選択信号ＲＳＥＬまたはダミー選択信号ＤＳＥＬを出力する。
【０１０８】
冗長制御回路ＲＣＮＴ２は、冗長ヒューズ回路２４Ｇに記憶された不良アドレスに対応するリアルビット線対ＢＬ、／ＢＬの駆動（データの入出力）を禁止し、その代わりに冗長ビット線対ＲＢＬ、／ＲＢＬの駆動（データの入出力）を許可する。また、冗長制御回路ＲＣＮＴ２は、冗長ヒューズ回路２２Ｇに、冗長ビット線対ＲＢＬ、／ＲＢＬの不良を示す不良情報が記憶されているときに、冗長ビット線対ＲＢＬ、／ＲＢＬの代わりにダミービット線対ＤＢＬ、／ＤＢＬの駆動を許可する。すなわち、メモリコア２０Ｇは、冗長選択信号ＲＳＥＬを受けたときに、リアルビット線対ＢＬ、／ＢＬの代わりに冗長ビット線対ＲＢＬ、／ＲＢＬを選択し、ダミー選択信号ＲＳＥＬを受けたときに、冗長ビット線対ＲＢＬ、／ＲＢＬの代わりにダミービット線対ＤＢＬ、／ＤＢＬを選択する。
【０１０９】
ビット線対ＢＬ、／ＢＬ、ＲＢＬ、／ＲＢＬ、ＤＢＬ、／ＤＢＬは、コラムスイッチＣＳＷ、ＲＣＳＷ、ＤＣＳＷをオンするためのコラム選択信号ＣＬ、冗長コラム選択信号ＲＣＬおよびダミーコラム選択信号ＤＣＬを相互に切り替えることで、選択される。冗長メモリセルＲＭＣは、第３の実施形態と同様に、リアルメモリセルＭＣと同じ形状および特性を有する。
【０１１０】
この実施形態では、リアルビット線対ＢＬ、／ＢＬまたはリアルメモリセルＭＣに不良があるときに、冗長ビット線対ＲＢＬ、／ＲＢＬを用いて不良が救済される。さらに、冗長ビット線対ＲＢＬ、／ＲＢＬまたは冗長メモリセルＲＭＣに不良があるときに、ダミービット線対ＤＢＬ、／ＤＢＬを用いて不良が救済される。ダミービット線対ＤＢＬ、／ＤＢＬは、第６の実施形態で説明したストレステストＴＥＳＴ５−６により、リアルビット線対ＢＬ、／ＢＬと同じ条件でストレス評価が実施される。このため、ダミービット線対ＤＢＬ、／ＤＢＬを、リアルビット線対ＢＬ、／ＢＬの代わりに使用できる。すなわち、ダミービット線対ＤＢＬ、／ＤＢＬを、不良を救済するための冗長ビット線対ＲＢＬ、／ＲＢＬの代わりに使用できる。
【０１１１】
なお、複数組の冗長ビット線対ＲＢＬ、／ＲＢＬが形成される場合、選択ヒューズ回路２２Ｇから各冗長ビット線対ＲＢＬ、／ＲＢＬに対応する複数の選択信号ＳＥＬを出力してもよい。これにより、複数組の冗長ビット線対ＲＢＬ、／ＲＢＬの代わりに複数組のダ
ミービット線対ＤＢＬ、／ＤＢＬを使用できる。後述する第９および第１０の実施形態でも同様である。
【０１１２】
以上、第８の実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、冗長ビット線対ＲＢＬ、／ＲＢＬまたは冗長メモリセルＲＭＣに不良があるときに、ダミービット線対ＤＢＬ、／ＤＢＬを用いて不良を救済できる。この結果、メモリＭＥＭの歩留を向上できる。
【０１１３】
図２５は、本発明の第９の実施形態を示している。第１、第６および第８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第８の実施形態のテストモード設定回路１４Ｅ、アドレス比較回路２６Ｇおよび冗長選択回路２８Ｇの代わりにテストモード設定回路１４Ｈ、アドレス比較回路２６Ｈおよび冗長選択回路２８Ｈが形成されている。その他の構成は、第８の実施形態と同じである。
【０１１４】
テストモード設定回路１４Ｈは、第６の実施形態のテストモード設定回路１４Ｅの機能に、アドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、スイッチ制御信号ＳＷＣ１、ＳＷＣ２を活性化する機能を追加して構成されている。アドレス比較回路２６Ｈは、スイッチ制御信号ＳＷＣ１の活性化を受けたときに、コラムアドレスＣＡＤ、ＲＣＡＤの比較結果によらず、冗長イネーブル信号ＲＥＮを強制的に出力する。冗長選択回路２８Ｈは、スイッチ制御信号ＳＷＣ２の活性化を受けたときに、選択信号ＳＥＬによらず、ダミー選択信号ＤＳＥＬを強制的に出力する。これにより、ヒューズ回路２２Ｇ、２４Ｇがプログラムされる前に、テストモード設定回路１４Ｈの設定により、リアルビット線対ＢＬ、／ＢＬを、冗長ビット線対ＲＢＬ、／ＲＢＬまたはダミービット線対ＤＢＬ、／ＤＢＬに置き換えることができる。
【０１１５】
以上、第９の実施形態においても、上述した第１、第３、第６および第８の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ヒューズ回路２２Ｇ、２４Ｇのプログラム前に、リアルビット線対ＢＬ、／ＢＬを、冗長ビット線対ＲＢＬ、／ＲＢＬまたはダミービット線対ＤＢＬ、／ＤＢＬに置き換えることができるため、ビット線対ＲＢＬ、／ＲＢＬ、ＤＢＬ、／ＤＢＬおよびメモリセルＲＭＣ、ＤＭＣの動作を、ヒューズ回路２２Ｇ、２４Ｇをプログラムする前に予め確認できる。
【０１１６】
図２６は、本発明の第１０の実施形態を示している。第１、第６および第８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第８の実施形態のテストモード設定回路１４Ｅ、選択ヒューズ回路２２Ｇおよび冗長ヒューズ回路２４Ｇの代わりにテストモード設定回路１４Ｊ、選択ヒューズ回路２２Ｊおよび冗長ヒューズ回路２４Ｊが形成されている。その他の構成は、第８の実施形態と同じである。
【０１１７】
テストモード設定回路１４Ｊは、第８の実施形態のテストモード設定回路１４Ｅの機能に、アドレスＡＤ（ＲＡＤ、ＣＡＤ；第２外部信号）に応じて、カット制御信号ＣＵＴ１、ＣＵＴ２を活性化する機能を追加して構成されている。冗長ヒューズ回路２４Ｊは、カット制御信号ＣＵＴ１の活性化を受けたときに、ヒューズのプログラム状態によらず、所定の冗長コラムアドレスＲＣＡＤを強制的に出力する。選択ヒューズ回路２２Ｊは、カット制御信号ＣＵＴ２の活性化を受けたときに、ヒューズのプログラム状態によらず、選択信号ＳＥＬを強制的に活性化する。これにより、ヒューズ回路２２Ｊ、２４Ｊがプログラムされる前に、テストモード設定回路１４Ｊの設定により、リアルビット線対ＢＬ、／ＢＬを、冗長ビット線対ＲＢＬ、／ＲＢＬまたはダミービット線対ＤＢＬ、／ＤＢＬに置き換えることができる。
【０１１８】
以上、第１０の実施形態においても、上述した第１、第３、第６および第８の実施形態と同様の効果を得ることができる。
【０１１９】
なお、上述した実施形態では、本発明を、擬似ＳＲＡＭ（ＦＣＲＡＭ）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＤＲＡＭやＳＤＲＡＭに適用してもよい。あるいは、本発明を、ＳＲＡＭや不揮発性半導体メモリに適用してもよい。
【０１２０】
上述した実施形態では、本発明を、ウエハ状態、チップ状態あるいはパッケージング状態のメモリＭＥＭや、メモリＭＥＭを搭載するシステムＳＹＳに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、メモリＭＥＭのマクロが搭載されるシステムＬＳＩや、メモリＭＥＭを内蔵するＣＰＵ等に適用してもよい。
【０１２１】
また、第１および第６の実施形態を組み合わせて、本発明を、ダミーワード線ＤＷＬおよびダミービット線対ＤＢＬ、／ＤＢＬを有する半導体メモリに適用してもよい。同様に、第２および第７の実施形態を組み合わせて、第４および第７ストレステストを実施可能にしてもよい。第３および第８の実施形態を組み合わせて、本発明を、冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬを有する半導体メモリに適用してもよい。第２、第３、第７および第８の実施形態を組み合わせてもよい。
【０１２２】
さらに、第１−５の実施形態に、第６の実施形態のシェアードセンスアンプ方式のメモリコアを採用してもよい。第６−１０の実施形態に、第１の実施形態のノンシェアードセンスアンプ方式のメモリコアを採用してもよい。
【０１２３】
上述した実施形態では、複数のダミー信号線ＤＷＬ、複数組のダミー信号線対ＤＢＬ、／ＤＢＬを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、１本のダミー信号線ＤＷＬ、１組のダミー信号線対ＤＢＬ、／ＤＢＬのみを形成してもよい。
【０１２４】
上述した第２の実施形態（図１３）では、メインワードデコーダＭＷＤとサブワードデコーダＳＷＤの間にスイッチ回路ＳＷ１を配置する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２７に示すように、スイッチ回路ＳＷ１は、メインワードデコーダＭＷＤおよびダミーメインワードデコーダＤＭＷＤの入力側に配置されてもよい。この場合、テスト制御信号ＴＥＳＺ４の論理は、テスト制御信号ＴＥＳＺ１−３の論理より前に組み込まれる。これにより、ストレステストＴＥＳＴ１−３中に、メインワードデコーダＭＷＤ、ＤＭＷＤを完全に同期して動作させることができる。なお、テスト制御信号ＴＥＳＺ４を削除し、２入力ＮＯＲゲートをインバータに置き換えることにより、ダミーワード線ＤＷＬを冗長ワード線として使用することが可能になる。
【０１２５】
上述した第７の実施形態（図２３）では、コラムスイッチＣＳＷ、ＤＣＳＷの入力側にスイッチ回路ＳＷ２を配置する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２８に示すように、スイッチ回路ＳＷ２は、リアルコラムデコーダＣＤＥＣおよびダミーコラムデコーダＤＣＤＥＣの入力側に配置されてもよい。ダミーコラムデコーダＤＣＤＥＣは、ダミーコラム選択信号ＤＣＬを出力する。図２８では、テスト制御信号ＴＥＳＺ７の論理は、テスト制御信号ＴＥＳＺ５−６の論理より前に組み込まれる。これにより、ストレステストＴＥＳＴ５−６中に、コラムデコーダＣＤＥＣ、ＤＣＤＥＣを完全に同期して動作させることができる。なお、テスト制御信号ＴＥＳＺ７を削除し、２入力ＮＯＲゲートをインバータに置き換えることにより、ダミービット線対
ＤＢＬ、／ＤＢＬを冗長ビット線対として使用することが可能になる。
【０１２６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに供給する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
第１外部信号に応じて、動作モードを前記通常動作モードから前記テストモードに移行するためのテストモード設定回路を備え、
前記ダミードライバは、前記テストモード中に前記ダミー信号線を駆動するために動作することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記テストモード設定回路は、第２外部信号に応じて、テスト制御信号を出力し、
前記リアルドライバおよび前記ダミードライバは、前記テストモード中に、前記テスト制御信号に応じて、前記リアル信号線および前記ダミー信号線を駆動することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線と前記ダミー信号線を全て駆動することを特徴とする半導体メモリ。
（付記５）
付記３記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線と前記ダミー信号線を1本おきに駆動することを特徴とする半導体メモリ。
（付記６）
付記３記載の半導体メモリにおいて、
前記リアルドライバおよび前記ダミードライバは、前記テスト制御信号に応じて前記リアル信号線または前記ダミー信号線の1本のみを駆動することを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記リアル信号線を選択するためのアドレスをデコードするデコード回路を備え、
前記デコード回路は、前記テストモード中に、アドレスとして第１アドレスが供給されたときに、前記第１アドレスに対応する前記リアル信号線の代わりに前記ダミー信号線を選択するスイッチ回路を備えていることを特徴とする半導体メモリ。
（付記８）
付記６記載の半導体メモリにおいて、
前記通常動作モード中に、前記リアルメモリセルにデータを入出力するデータ入出力回路と、
前記テストモード中に、前記データ入出力回路と前記リアルメモリセルとの接続を解除し、代わりに前記データ入出力回路を前記ダミーメモリセルに接続するデータ制御回路とを備えていることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記ダミーメモリセルは、前記リアルメモリセルと同じ形状および特性を有し、
前記ダミードライバは、前記リアルドライバと同じ回路で構成されていることを特徴とする半導体メモリ。
（付記１０）
付記１記載の半導体メモリにおいて、
前記リアルメモリセルと同じ形状および特性を有する冗長メモリセルと、
前記冗長メモリセルに接続された冗長信号線と、
不良アドレスを記憶する第１冗長記憶回路と、
前記冗長信号線または前記冗長メモリセルが不良であることを示す不良情報を記憶する第２冗長記憶回路と、
前記第１冗長記憶回路に記憶された前記不良アドレスに対応するリアル信号線の駆動を禁止し、前記冗長信号線の駆動を許可し、前記第２冗長回路に前記不良情報が記憶されているときに、前記冗長信号線の代わりに前記ダミー信号線の駆動を許可する冗長制御回路とを備えていることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記第１および第２冗長記憶回路は、前記不良アドレスおよび前記不良情報を記憶するヒューズを備えていることを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルワード線およびダミーワード線であり、
前記リアルドライバおよび前記ダミードライバは、リアルワードドライバおよびダミーワードドライバであることを特徴とする半導体メモリ。
（付記１３）
付記１記載の半導体メモリにおいて、
前記リアル信号線および前記ダミー信号線は、リアルビット線およびダミービット線であり、
前記リアルドライバおよび前記ダミードライバは、リアルセンスアンプおよびダミーセンスアンプであることを特徴とする半導体メモリ。
（付記１４）
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
リアルメモリセルおよびダミーメモリセルと、
前記リアルメモリセルに接続されたリアル信号線と、
前記リアル信号線の外側に配置され、前記ダミーメモリセルに接続されたダミー信号線と、
タイミング信号に同期して前記リアル信号線を駆動するリアルドライバと、
前記タイミング信号に同期して前記ダミー信号線を駆動するダミードライバと、
前記リアルドライバおよび前記ダミードライバに出力する共通の前記タイミング信号を生成する動作制御回路とを備えていることを特徴とするシステム。
（付記１５）
付記１４記載のシステムにおいて、
前記半導体メモリは、第１外部信号に応じて、動作モードを通常動作モードからテストモードに移行するためのテストモード設定回路を備え、
前記ダミードライバは、前記テストモード中に前記ダミー信号線を駆動するために動作し、
前記コントローラは、前記半導体メモリを前記通常動作モードから前記テストモードに移行するために前記第１外部信号を出力するテスト制御回路を備えていることを特徴とするシステム。
（付記１６）
付記１５記載のシステムにおいて、
前記テストモード設定回路は、第２外部信号に応じて、テスト制御信号を出力し、
前記リアルドライバおよび前記ダミードライバは、前記テストモード中に、前記テスト制御信号に応じて、前記リアル信号線および前記ダミー信号線を駆動し、
前記テスト制御回路は、前記リアル信号線および前記ダミー信号線を駆動するために前記第２外部信号を出力することを特徴とするシステム。
（付記１７）
付記１４記載のシステムにおいて、
前記半導体メモリは、
前記リアルメモリセルと同じ形状および特性を有する冗長メモリセルと、
前記冗長メモリセルに接続された冗長信号線と、
不良アドレスを記憶する第１冗長記憶回路と、
前記冗長信号線または前記冗長メモリセルが不良であることを示す不良情報を記憶する第２冗長記憶回路と、
前記第１冗長記憶回路に記憶された前記不良アドレスに対応するリアル信号線の駆動を禁止し、前記冗長信号線の駆動を許可し、前記第２冗長回路に前記不良情報が記憶されているときに、前記冗長信号線の代わりに前記ダミー信号線の駆動を許可する冗長制御回路とを備えていることを特徴とするシステム。
【産業上の利用可能性】
【０１２７】
本発明は、ダミーメモリセル等のダミー回路を有する半導体メモリに適用可能である。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したリアルワードデコーダの詳細を示すブロック図である。
【図３】図１に示したダミーワードデコーダの詳細を示すブロック図である。
【図４】図１に示したメモリコアの要部を示すブロック図である。
【図５】図１に示したメモリコアの詳細を示す回路図である。
【図６】図１に示したメモリが搭載されるシステムを示すブロック図である。
【図７】図１に示したメモリが搭載されるシステムの別の例を示すブロック図である。
【図８】第１の実施形態のテストモードでのメモリの動作を示すタイミング図である。
【図９】第１の実施形態のテストモードでのメモリの別の動作を示すタイミング図である。
【図１０】第１の実施形態のテストモードでのメモリの別の動作を示すタイミング図である。
【図１１】第１の実施形態のテスト方法を示すフロー図である。
【図１２】本発明の第２の実施形態を示すブロック図である。
【図１３】図１２に示したリアルワードデコーダの要部を示す回路図である。
【図１４】本発明の第３の実施形態を示すブロック図である。
【図１５】本発明の第４の実施形態を示すブロック図である。
【図１６】本発明の第５の実施形態を示すブロック図である。
【図１７】本発明の第６の実施形態を示すブロック図である。
【図１８】図１７に示したメモリコアの要部の概要を示すブロック図である。
【図１９】図１８の太い破線枠で示した領域の詳細を示す回路図である。
【図２０】第６の実施形態のテストモードでのメモリの動作を示すタイミング図である。
【図２１】第６の実施形態のテスト方法を示すフロー図である。
【図２２】本発明の第７の実施形態を示すブロック図である。
【図２３】図２２に示したコラムデコーダの要部を示す回路図である。
【図２４】本発明の第８の実施形態を示すブロック図である。
【図２５】本発明の第９の実施形態を示すブロック図である。
【図２６】本発明の第１０の実施形態を示すブロック図である。
【図２７】第２の実施形態の変形例を示す回路図である。
【図２８】第７の実施形態の変形例を示す回路図である。
【符号の説明】
【０１２９】
１０‥コマンドデコーダ；１２、１２Ｅ‥コア制御回路；１４、１４Ａ、１４Ｃ、１４Ｄ、１４Ｅ、１４Ｆ、１４Ｈ、１４Ｊ‥テストモード設定回路；１６‥アドレス入力回路；１８‥データ入出力回路；２０、２０Ａ、２０Ｂ、２０Ｅ、２０Ｆ、２０Ｇ‥メモリコア；２２Ｂ、２２Ｄ、２２Ｇ、２２Ｊ‥選択ヒューズ回路；２４Ｂ、２４Ｄ、２４Ｇ、２４Ｊ‥冗長ヒューズ回路；２６Ｂ、２６Ｃ、２６Ｇ、２６Ｈ‥アドレス比較回路；２８Ｂ、２８Ｃ、２８Ｇ、２８Ｈ‥冗長選択回路；ＡＲＹ‥メモリセルアレイ；ＢＬ、／ＢＬ‥リアルビット線；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥リアルコラムスイッチ；ＤＢＬ、／ＤＢＬ‥ダミービット線；ＤＣＳＷ‥ダミーコラムスイッチ；ＤＭＣ‥ダミーメモリセル；ＤＰＲＥ‥ダミープリチャージ回路；ＤＳＡ‥ダミーセンスアンプ；ＤＷＤＥＣ‥ダミーワードデコーダ；ＤＷＬ‥ダミーワード線；ＭＣ‥リアルメモリセル；ＰＲＥ‥リアルプリチャージ回路；ＲＢＬ、／ＲＢＬ‥冗長ビット線；ＲＣＳＷ‥冗長コラムスイッチ；ＲＭＣ‥冗長メモリセル；ＲＰＲＥ‥冗長プリチャージ回路；ＲＳＡ‥冗長センスアンプ；ＲＷＤＥＣ‥冗長ワードデコーダ；ＲＷＬ‥冗長ワード線；ＳＡ‥リアルセンスアンプ；ＲＡ‥リードアンプ；ＷＡ‥ライトアンプ；ＷＤＥＣ‥リアルワードデコーダ；ＷＬ‥リアルワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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