(57)【要約】【課題】高段差で大面積のパターンが形成される場合でも、ウェハ全面でのマスクパターン寸法の均一性をさらに向上させることができるとともに、コンタクト窓形成の際にウェハ全面でコンタクト窓の開口幅ばらつきを低減することができ、製品歩留を改善しかつ製品品質をより向上させることができる半導体装置を提供する。【解決手段】ＬＯＣＯＳ酸化膜及びその上に形成されたポリシリコン膜５の外周に形成された下部コンタクト領域に、ポリシリコン膜５に対するダミーパターン６を形成することにより、キャパシタ領域とその周辺のデバイス領域との段差を軽減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の第一導電型ウェル領域と、
前記第一導電型ウェル領域を含む前記半導体基板上に形成された複数の能動型デバイスと、
前記第一導電型ウェル領域上を含む前記半導体基板上に形成され前記複数の能動型デバイスを電気的に分離する素子分離膜と、
前記素子分離膜上に形成された上部電極とを有し、
前記第一導電型ウェル領域を下部電極として、
前記上部電極と前記素子分離膜と前記第一導電型ウェル領域とでキャパシタを形成する半導体装置において、
前記第一導電型ウェル領域で前記上部電極の外周の前記素子分離膜による開口部にダミーパターンが形成され、
前記第一導電型ウェル領域の開口部で前記ダミーパターンの外側に金属配線層が接続され、
前記上部電極と前記ダミーパターンと前記金属配線層とを電気的に分離するための層間絶縁膜が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記ダミーパターンは、前記半導体基板に対して前記素子分離膜の高さより高くなるように設定されたポリシリコン膜である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミーパターンは、その一部が前記素子分離膜の外周部分に乗り上げている
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ダミーパターンは、前記第一導電型ウェル領域の前記開口部で前記金属配線層と交互に配置されている
ことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記上部電極は、任意の面積で縦横に分割され、かつそれぞれが金属配線層で並列接続されている
ことを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば大面積の厚膜酸化膜を誘電体膜として用いた高耐圧キャパシタを、高段差で大面積のパターンとして内蔵する半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体装置で用いられるキャパシタの誘電体膜は酸化シリコン膜あるいは窒化シリコン膜が用いられる。また、一般的にキャパシタの両端に印加することができる最大電圧は誘電体膜の膜厚から電界強度によって決定される。高耐圧デバイスを内蔵した半導体装置では、キャパシタにおいても電極間に高電圧が印加されるような回路形式が使われることがある。
【０００３】
上記のように、例えば大面積の厚膜酸化膜を誘電体膜として用いた高耐圧キャパシタを、高段差で大面積のパターンとして内蔵する従来の半導体装置について、図面を用いて以下に説明する。
【０００４】
図７は従来の半導体装置の平面構造図であり、図８は図７のＸ−Ｘ’線で切断した場合の断面構造図を示している。図７および図８において、Ｐ型シリコン基板１上にＮ型ウェル拡散層２および素子分離領域のＰ型ウェル拡散層３が形成されている。前述のように、キャパシタの電極間に高電圧が印加されるような場合、誘電体膜としては一般的に素子分離酸化膜であるＬＯＣＯＳ酸化膜４が使われる。
【０００５】
しかし、ＬＯＣＯＳ酸化膜４の膜厚は、およそ５００ｎｍで誘電率も低いため、その単位容量は８０ｐＦ／ｍｍ２程度と非常に小さく、回路上で必要とされるキャパシタ（例えば５ｐＦ）を形成しようとすると、一辺がおよそ２５０μｍの面積が必要となる。また、キャパシタの上部電極としては、一般的にＭＯＳトランジスタのゲート電極であるポリシリコン膜５（およそ４００ｎｍ）が利用される。
【０００６】
キャパシタの周辺には、Ｐ型ウェル拡散層３を挟んでいろいろな能動型デバイスが形成されている。図７ではＮ型ウェル拡散層２の中に、Ｐ型ベース拡散層７および、Ｎ＋型エミッタ拡散層８とＮ＋型コレクタ拡散層９から成るＮＰＮトランジスタ（能動型デバイス）が形成されている。なお図示していないが、この他にも、キャパシタ周辺には、ＬＯＣＯＳ酸化膜４とポリシリコン膜５でセルフアラインによって形成されたソース・ドレイン拡散層を含む、ＭＯＳトランジスタがある。
【０００７】
それぞれの拡散層が形成された後、層間絶縁膜１１をＣＶＤ法により形成後、所定の位置にキャパシタ及びＮＰＮトランジスタ、ＭＯＳトランジスタを電気的に接続するためのコンタクト窓１２が形成される。さらにコンタクト窓１２には金属配線層１３が形成されている。
【０００８】
ここで、ＮＰＮトランジスタのＮ＋型エミッタ拡散層８は、ＬＯＣＯＳ酸化膜４によるセルフアラインではなく、ベース拡散層が形成されたＰ型シリコン基板１上に、スピンコート法によりフォトレジスト膜を塗布した後、レチクル上に描画されたパターンをステッパによって転写することによって形成される。
【０００９】
図９は従来の半導体装置において、スピンコート法によるフォトレジスト液の塗布方法を説明する模式図である。図９に示すように、回転ステージ１５にＰ型シリコン基板１を載せ、回転した状態でその表面にノズル１６から所定量のフォトレジスト液１４’を滴下することによって、遠心力によりＰ型シリコン基板１の表面全体に均一に拡散させるとともに、余分なフォトレジスト液１４’を半導体ウェハの外周部より振り切って、所望のフォトレジスト膜厚になるように形成する。
【００１０】
しかしながら、従来の構成ではキャパシタ領域は、周囲のアクティブ領域に比べて、ＬＯＣＯＳ酸化膜４の膜厚（５００ｎｍ）の約５５％とポリシリコン膜５の膜厚（４００ｎｍ）を合わせ、およそ６００ｎｍ以上の段差が形成されることになる。
【００１１】
図１０は従来の半導体装置において、スピンコート法によりフォトレジスト膜が形成された場合の構造説明図であり、図１０（ａ）は高段差でかつ大面積のキャパシタが形成された半導体ウェハに、フォトレジスト液をスピンコート法により塗布した場合の半導体装置の断面図を示す。
【００１２】
図１０（ａ）において、ＮＰＮトランジスタのＮ＋型エミッタ拡散層８を形成するため、半導体装置の表面にフォトレジスト液１４’をスピンコート法により回転塗布した場合を考えると、図に示すように、フォトレジスト膜１４が高段差のキャパシタ領域周辺あるいは、大面積のキャパシタ上部で、フォトレジスト液１４’の流れが乱れて周辺領域のフォトレジスト膜１４の膜厚が不均一な領域、あるいは形成されない領域が発生して、所定の領域にＮ＋型エミッタ拡散層８が形成されずに、正常なデバイスが形成されないことがあった。
【００１３】
図１０（ｂ）は図１０（ａ）のＬＯＣＯＳ酸化膜４に囲まれたＰ型ベース拡散層７の部分の拡大図である。図１０（ｂ）において、Ｎ＋型エミッタ拡散層８’が形成される予定の領域にフォトレジスト膜１４が形成されない領域が発生し、その結果、その部分のＮＰＮトランジスタが正常に動作しないことが起こる。また、層間絶縁膜１１を形成した後のコンタクト形成工程や金属配線形成工程でのフォトレジスト膜形成の際にも、層間絶縁膜１１の平坦性が悪い場合、キャパシタ領域とその周辺領域との高低差が大きくなる。
【００１４】
このような場合、キャパシタ周辺でフォトレジスト膜が厚くなり、その膜厚ばらつきにより露光マージンが低下し、キャパシタ周辺のコンタクトで開口幅が狭くなったりして、コンタクト抵抗の上昇を招くことがあった。
【００１５】
このように、高段差によりフォトレジスト膜が均一に塗布されないと、所定の領域にＮ＋型エミッタ拡散層８が形成されず、正常なデバイスが形成されない場合や、コンタクト開口幅ばらつきによりコンタクト抵抗の上昇を招く場合があり、製品としての歩留低下を発生する恐れがあった。
【００１６】
さらに図１１に示すように、Ｐ型シリコン基板１上に形成されたＬＯＣＯＳ酸化膜４および、その上に形成されたポリシリコン膜５によってできる高段差パターンのために、フォトレジスト液１４’が十分に半導体ウェハ外周領域に拡散しない現象（ストリエーション：レジストの膜厚不均一により、ウェハ周辺に向かってできる放射状の線）が発生する場合がある。このような場合、製品歩留の大幅な低下を招き、著しい品質低下が発生する。
【００１７】
以上のような課題を解決するために、例えば先行例１（例えば、特許文献１を参照）の技術（スピンコート法）では、半導体ウェハ上にフォトレジスト液を滴下した後、半導体ウェハを低速回転させてウェハ外周部までフォトレジスト液を拡散させ、高速回転に切り替えた上で、再度フォトレジスト液を滴下するとともに余剰なフォトレジスト液を外周部から振り切ることにより、ウェハ全面で均一なフォトレジスト膜厚を得ることができている。
【００１８】
また、これとは別に例えば先行例２（例えば、特許文献２を参照）の技術では、高段差領域の中の低段差領域に形成されるコンタクト窓の開口幅のばらつきの低減方法として、コンタクト周辺の段差に対して、ダミー配線を複数配置して絶縁膜の膜厚およびフォトレジスト膜の膜厚を均一にすることにより、コンタクト窓形成の際の露光マージンを向上させて開口幅ばらつきの低減を図っている。
【特許文献１】特開２００１−１７６７７５号公報
【特許文献２】特開平９−８００８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、前述の先行例１では、フォトレジスト液の塗布シーケンスが複雑であり、ウェハに形成されるマスクパターンおよび段差の構成が異なると、同じフォトレジスト膜厚が得られない可能性があり、それを解決するためには、マスクパターンおよび段差の構成の違いに応じて、その都度、フォトレジストの塗布条件や露光条件を微調整する必要がある。
【００２０】
また、前述の先行例２では、フォトレジスト塗布工程で発生するフォトレジスト膜厚のばらつきを抑制するために、コンタクト領域の周辺に複数のダミー配線を設ける必要があり、そのためチップ面積の増大を招くとともに、マスクレイアウトの自動化が複雑になる上、ダミー配線を配置した中央部分のコンタクトでしか、コンタクト窓の開口幅ばらつきの低減という効果が得られない。
【００２１】
その上、先行例１のようなスピンコート法を用いて形成されるフォトレジスト膜では、高段差でかつ大面積パターンが配置されることにより、ウェハ全面で発生するストリエーション（レジストの膜厚不均一により、ウェハ周辺に向かってできる放射状の線）に対しては効果がない。
【００２２】
本発明は、上記従来の問題点を解決するもので、高段差で大面積のパターンが形成される場合にも、チップ面積の増大を抑えて、その高段差によって発生するフォトレジスト膜厚のばらつきを容易に抑制して、ウェハ全面でのマスクパターン寸法の均一性をさらに向上させることができるとともに、コンタクト窓形成の際にウェハ全面でコンタクト窓の開口幅ばらつきを低減することができ、製品歩留を改善しかつ製品品質をより向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、半導体基板上に形成された複数の第一導電型ウェル領域と、前記第一導電型ウェル領域を含む前記半導体基板上に形成された複数の能動型デバイスと、前記第一導電型ウェル領域上を含む前記半導体基板上に形成され前記複数の能動型デバイスを電気的に分離する素子分離膜と、前記素子分離膜上に形成された上部電極とを有し、前記第一導電型ウェル領域を下部電極として、前記上部電極と前記素子分離膜と前記第一導電型ウェル領域とでキャパシタを形成する半導体装置において、前記第一導電型ウェル領域で前記上部電極の外周の前記素子分離膜による開口部にダミーパターンが形成され、前記第一導電型ウェル領域の開口部で前記ダミーパターンの外側に金属配線層が接続され、前記上部電極と前記ダミーパターンと前記金属配線層とを電気的に分離するための層間絶縁膜が形成されていることを特徴とする。
【００２４】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記ダミーパターンは、前記半導体基板に対して前記素子分離膜の高さより高くなるように設定されたポリシリコン膜であることを特徴とする。
【００２５】
また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記ダミーパターンは、その一部が前記素子分離膜の外周部分に乗り上げていることを特徴とする。
【００２６】
また、本発明の請求項４に記載の半導体装置は、請求項１から請求項３のいずれかに記載の半導体装置であって、前記ダミーパターンは、前記第一導電型ウェル領域の前記開口部で前記金属配線層と交互に配置されていることを特徴とする。
【００２７】
また、本発明の請求項５に記載の半導体装置は、請求項１から請求項４のいずれかに記載の半導体装置であって、前記上部電極は、任意の面積で縦横に分割され、かつそれぞれが金属配線層で並列接続されていることを特徴とする。
【００２８】
以上により、ＬＯＣＯＳ酸化膜、その上部に形成されるポリシリコン膜と、その周辺との高段差が、挿入されたダミーパターンによって軽減されることにより、フォトレジスト液の塗布むらを改善することができる。
【００２９】
先行例１のようにフォトレジスト液の塗布を特別なシーケンスにする必要もなく、また先行例２のように高段差と低段差に挟まれた絶縁膜やフォトレジスト膜の膜厚を均一にするという対策に対し、高段差と低段差領域に挟まれた領域にダミーパターンを配置して、中間の段差を持った領域を形成して、ウェハ面内でのフォトレジスト膜の膜厚ばらつきの低減を図ることができる。
【００３０】
特に、高段差でかつ大面積パターンで発生するストリエーションに対しても効果が期待できる上、先行例２のような、ダミー配線によるチップ面積の増大や、マスクレイアウトの自動化が複雑になるというような問題も発生しない。
【発明の効果】
【００３１】
以上のように本発明によれば、高段差で大面積のパターンが形成される場合にも、チップ面積の増大を抑えて、その高段差によって発生するフォトレジスト膜厚のばらつきを容易に抑制することができる。
【００３２】
そのため、高段差で大面積のパターンが形成される場合でも、ウェハ全面でのマスクパターン寸法の均一性をさらに向上させることができるとともに、コンタクト窓形成の際にウェハ全面でコンタクト窓の開口幅ばらつきを低減することができる。
【００３３】
その結果、製品歩留を改善しかつ製品品質をより向上させることができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。なお、以下の図面においては、説明の簡素化のため実質的に同一の機能を有する構成要素を同一の参照符号で示し、本発明は以下の実施の形態に限定されない。
（実施の形態１）
本発明の実施の形態１の半導体装置を説明する。
【００３５】
図１は本実施の形態１の半導体装置の平面構造図であり、図２は図１のＸ−Ｘ’線で切断した場合の断面構造図を示している。図１および図２において、Ｐ型シリコン基板（半導体基板）１にＮ型ウェル拡散層（第一導電型ウェル領域：下部電極）２およびＰ型ウェル拡散層３が隣接して形成されており、素子間は電気的に分離するためにＬＯＣＯＳ酸化膜（素子分離膜）４が形成されている。ＬＯＣＯＳ酸化膜４の上にはキャパシタの上部電極を構成するポリシリコン膜（上部電極）５が形成されている。ポリシリコン膜５の周囲にはキャパシタの下部コンタクトとしてＮ型ウェル拡散層２の表面に開口部が設けられている。さらにキャパシタの周辺にはＰ型ウェル拡散層３を挟んで、ＮＰＮトランジスタ（能動型デバイス）が形成されており、所定の活性領域にはＰ型ベース拡散層７の中にＮ＋型エミッタ拡散層８が形成されている。Ｐ型ベース拡散層７の隣にはＬＯＣＯＳ酸化膜４によって電気的に分離されたＮ＋型コレクタ拡散層９が形成されている。キャパシタのＮ＋型下部コンタクト層１０は、前述のＮ＋型エミッタ拡散層８とＮ＋型コレクタ拡散層９と同一工程で形成される。ここで、キャパシタの周囲のＮ＋型下部コンタクト層１０の内側には、ＬＯＣＯＳ酸化膜４とポリシリコン膜５によってできる段差を軽減するためのダミーパターン６が形成されている。
【００３６】
本実施の形態では、このダミーパターン６は、前述のポリシリコン膜５と同時に形成されているが、別工程で形成されたポリシリコン膜でも構わない。さらにポリシリコン膜以外の絶縁膜でも問題はない。
【００３７】
なお、キャパシタを含む半導体装置表面は、層間絶縁膜１１を形成した後、従来例と同様にデバイスを電気的に接続するためのコンタクト窓１２を介し、金属配線層１３が形成される。
【００３８】
ここで図３は従来例の図１０（ａ）と同様に、Ｎ＋型エミッタ拡散層８の形成工程でフォトレジスト膜１４をウェハ表面にスピンコート法により塗布した場合の断面構造図である。
【００３９】
ウェハ中心に滴下されたフォトレジスト液１４’は、ウェハを回転したことによって外周に向かって流れていく。従来例ではＬＯＣＯＳ酸化膜４上のポリシリコン膜５によってできる高段差でかつ大面積のキャパシタ領域によって、フォトレジスト液１４’の流れが乱れて塗布むらが発生した。
【００４０】
しかし、本実施の形態の半導体装置では、図３に示すように、キャパシタ周辺のＮ＋型下部コンタクト層１０の中に形成されたダミーパターン６があるため、極端な高段差が緩和されることにより、フォトレジスト液１４’の流れが改善される。
【００４１】
このように、本実施の形態１によれば、ＬＯＣＯＳ酸化膜４上に形成されたポリシリコン層５によってできる高段差が、その周辺に囲むように形成されたダミーパターン６により低減され、後工程のＮ＋型エミッタ拡散層８の形成でのレジストの塗布むらがなくなり、レジストパターン形成の異常をなくすことができる。これによりＮＰＮトランジスタのｈＦＥ、エミッタ・コレクタ間耐圧等の電気特性ばらつきが減少する。
（実施の形態２）
本発明の実施の形態２の半導体装置を説明する。
【００４２】
図４は本実施の形態２の半導体装置の断面構造図を示している。平面図については省略する。図１〜図３で説明した実施の形態１ではＬＯＣＯＳ酸化膜４の周囲に形成したダミーパターン６がＮ＋型下部コンタクト層１０の内部に形成されていたが、本実施の形態と実施の形態１との違いは、図４に示すように、Ｎ＋型下部コンタクト層１０と、これに接するＬＯＣＯＳ酸化膜４を横断してダミーパターン６を形成している点である。
【００４３】
図１の場合に比べ図４の場合の方がキャパシタ領域と周辺の段差がよりなだらかになり、フォトレジスト塗布の際の塗布むらが、さらに改善されることが期待できる。
（実施の形態３）
本発明の実施の形態３の半導体装置を説明する。
【００４４】
図５は本実施の形態３の半導体装置の断面斜視構造図を示している。平面図については省略する。本実施の形態３と実施の形態１および実施の形態２との違いは、図５に示すように、Ｎ＋型下部コンタクト層１０の表面に形成されたコンタクト窓１２および金属配線層１３に対し交互にかつキャパシタの周囲に、ダミーパターン６を形成している点である。
【００４５】
本実施の形態３では、ダミーパターン６によってキャパシタ形成のセル面積が増加することもなく、他の実施の形態と同等の効果を得ることができる。
（実施の形態４）
本発明の実施の形態４の半導体装置を説明する。
【００４６】
図６は本実施の形態４の半導体装置の平面構造図を示している。本実施の形態４と実施の形態１、２および実施の形態３との違いは、図６に示すように、ＬＯＣＯＳ酸化膜上に形成されたキャパシタの上部電極であるポリシリコン層５が任意の面積で複数個に分割されている点である。
【００４７】
実施の形態１では、Ｐ型シリコン基板１表面に塗布されたフォトレジスト膜は大面積のポリシリコン層５の段差に沿って流れる傾向が見られるため、キャパシタ周辺でフォトレジスト膜の膜厚ばらつきが発生した。しかし、本実施の形態４では、図６に示すように、フォトレジスト液が分割されたそれぞれのポリシリコン層５の間にも流れるため、キャパシタ領域の周辺での膜厚ばらつきがさらに低減できる。
【００４８】
また、本実施の形態４は、他の実施の形態と組み合わせることにより、キャパシタ周辺でのレジスト膜厚の均一性を向上させることができる。
なお、本実施の形態４では、分割されたそれぞれのポリシリコン層５は金属配線層１３でお互いに並列接続されているものとする。
【００４９】
以上のように本実施の形態によれば、一般的に高段差でかつ大面積となる高耐圧の厚膜キャパシタを内蔵した半導体装置において、周辺の能動型デバイスの拡散層及びコンタクト形成工程のフォトレジストパターンを形成する際に、新たな工程を追加することなく、かつ特殊なフォトレジスト塗布方法を用いなくても、均一なレジスト膜厚を得ることができる。
【００５０】
さらに、キャパシタやその周辺の能動型デバイスを含むウェハ面内において、フォトレジスト膜厚の均一性を向上させ、高段差で大面積のパターンを配置してもストリエーションの発生を防止することができる。
【００５１】
その上、段差低減のダミーパターンをキャパシタのセル構造として内蔵しているため、特別なマスクレイアウトのための工数も必要としない。
以上により、製品歩留や製品品質およびコスト面でも優れた半導体装置を実現することができる。
【００５２】
なお、図１から図３および図４に示したトランジスタは、ＮＰＮトランジスタであるが、これに限定されず、ＰＮＰトランジスタでもよい。また、そのほかにも能動型の半導体素子として、トランジスタ以外の素子を設けてもよい。もちろん、受動型の半導体素子（例えば、抵抗）を設けても良い。
【００５３】
以上のように、本発明の好ましい構成例について説明したが、こうした記述は限定事項ではなく、勿論、種々の変形が可能である。
【産業上の利用可能性】
【００５４】
本発明の半導体装置は、高段差で大面積のパターンが形成される場合にも、ウェハ全面でのマスクパターン寸法の均一性をさらに向上させることができるとともに、コンタクト窓形成の際にウェハ全面でコンタクト窓の開口幅ばらつきを低減することができ、製品歩留を改善しかつ製品品質をより向上させることができるもので、高段差でかつ大面積である例えばキャパシタおよびその周辺のデバイスを安定して製造する方法として有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１の半導体装置の平面構造図
【図２】図１のＸ−Ｘ’線で切断した場合の断面構造図
【図３】同実施の形態１の半導体装置においてエミッタ拡散層を形成するためのフォトレジスト膜を塗布した状態を示す断面構造図
【図４】本発明の実施の形態２の半導体装置の断面構造図
【図５】本発明の実施の形態３の半導体装置の断面斜視構造図
【図６】本発明の実施の形態４の半導体装置の平面構造図
【図７】従来の半導体装置の平面構造図
【図８】図７のＸ−Ｘ’線で切断した場合の断面構造図
【図９】従来の半導体装置においてスピンコート法によるフォトレジスト液の塗布方法を説明する模式図
【図１０】従来の半導体装置においてスピンコート法によりフォトレジスト膜が形成された場合の構造説明図
【図１１】従来の半導体装置におけるフォトレジスト液のストリエーションを説明する模式図
【符号の説明】
【００５６】
１    Ｐ型シリコン基板（半導体基板）
２    Ｎ型ウェル拡散層（第一導電型ウェル領域：下部電極）
３    Ｐ型ウェル拡散層
４    ＬＯＣＯＳ酸化膜（素子分離膜）
５    ポリシリコン膜（上部電極）
６    ダミーパターン
７    Ｐ型ベース拡散層
８、８’    Ｎ＋型エミッタ拡散層
９    Ｎ＋型コレクタ拡散層
１０    Ｎ＋型下部コンタクト層
１１    層間絶縁膜
１２    コンタクト窓
１３    金属配線層
１４    フォトレジスト膜
１４’    フォトレジスト液
１５    回転ステージ
１６    ノズル
【図１】
2008112872.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008112872.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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