(57)【要約】【課題】トランジスタと抵抗素子とを備える半導体装置の製造工程を簡素化することが可能な技術を提供する。【解決手段】ＮＭＯＳトランジスタが形成される活性領域ＡＲ４と、拡散抵抗素子が形成される活性領域ＡＲ５とを半導体層２に区画する素子分離構造３を当該半導体層２に形成する。その後、ｎ型のソース・ドレイン領域３３を活性領域ＡＲ４に形成する。そして、得られた構造に対して、その上方からマスクレスでｐ型不純物１０２ｐを導入して、活性領域ＡＲ５に抵抗素子として機能する不純物領域を形成する。このとき、ソース・ドレイン領域３３内からはみ出すことなく、かつソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、活性領域ＡＲ４に対してｐ型不純物１０２ｐが導入される。【選択図】図１１
2008263052.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース・ドレイン領域を有するＭＩＳトランジスタと、抵抗素子として機能する第２導電型の不純物領域とを備える半導体装置の製造方法であって、
（ａ）前記ＭＩＳトランジスタが形成される第１活性領域と、前記不純物領域が形成される第２活性領域とを半導体層に区画する素子分離構造を当該半導体層に形成する工程と、
（ｂ）前記ソース・ドレイン領域を前記第１活性領域に形成する工程と、
（ｃ）前記工程（ｂ）の後に得られる構造に対して、その上方からマスクレスで前記第２導電型の不純物を導入して、前記第２活性領域に前記不純物領域を形成する工程と
を備え、
前記工程（ｂ）では、前記ソース・ドレイン領域内からはみ出すことなく、かつ前記ソース・ドレイン領域のうち前記第２導電型の前記不純物が導入される領域での導電型が前記第１導電型を維持するように、前記第１活性領域に対して前記第２導電型の前記不純物が導入される、半導体装置の製造方法。
【請求項２】
第１導電型のベース領域を有するバイポーラトランジスタと、抵抗素子として機能する前記第１導電型の第１不純物領域とを備える半導体装置の製造方法であって、
（ａ）前記ベース領域が形成される第１活性領域と、前記第１不純物領域が形成される第２活性領域とを第２導電型の半導体層に区画する素子分離構造を当該半導体層に形成する工程と、
（ｂ）前記第１活性領域上に導電膜を選択的に形成する工程と、
（ｃ）前記工程（ｂ）の後に得られる構造に対して、その上方からマスクレスで前記第１導電型の第１不純物を導入して、前記第２活性領域に前記第１不純物領域を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記導電膜に前記第１導電型の第２不純物を導入する工程と、
（ｅ）前記工程（ｄ）の後に、前記導電膜から前記第２不純物を前記半導体層内に拡散することによって、前記第１活性領域に前記ベース領域を形成する工程と
を備え、
前記工程（ｃ）において、前記第１活性領域に前記第１不純物が導入されないように、あるいは、前記第１活性領域のうち前記第１不純物が導入される領域の導電型が前記第２導電型を維持するように、前記第１不純物が前記構造に対して導入される、半導体装置の製造方法。
【請求項３】
第１導電型のソース・ドレイン領域を有するＭＩＳトランジスタと、抵抗素子として機能する第２導電型のポリシリコン膜とを備える半導体装置の製造方法であって、
（ａ）前記ＭＩＳトランジスタが形成される活性領域を半導体層に区画する素子分離構造を当該半導体層に形成する工程と、
（ｂ）前記ソース・ドレイン領域を前記活性領域に形成する工程と、
（ｃ）前記半導体層の上方に前記ポリシリコン膜となる導電膜を選択的に形成する工程と、
（ｄ）前記工程（ｂ）及び（ｃ）の後に得られる構造に対して、その上方からマスクレスで前記第２導電型の不純物を導入して、当該不純物を前記導電膜に導入する工程と
を備え、
前記工程（ｄ）では、前記ソース・ドレイン領域内からはみ出すことなく、かつ前記ソース・ドレイン領域のうち前記第２導電型の前記不純物が導入される領域の導電型が前記第１導電型を維持するように、前記活性領域に対して前記第２導電型の前記不純物が導入される、半導体装置の製造方法。
【請求項４】
第１導電型のベース領域を有するバイポーラトランジスタと、抵抗素子として機能する前記第１導電型のポリシリコン膜とを備える半導体装置の製造方法であって、
（ａ）前記ベース領域が形成される活性領域を第２導電型の半導体層に区画する素子分離構造を当該半導体層に形成する工程と、
（ｂ）前記半導体層の上方に前記ポリシリコン膜となる第１導電膜を選択的に形成する工程と、
（ｃ）前記活性領域上に第２導電膜を選択的に形成する工程と、
（ｄ）前記工程（ｂ）及び（ｃ）の後に得られる構造に対して、その上方からマスクレスで前記第１導電型の第１不純物を導入して、当該第１不純物を前記第１導電膜に導入する工程と、
（ｅ）前記工程（ｄ）の後に、前記第２導電膜に前記第１導電型の第２不純物を導入する工程と、
（ｆ）前記工程（ｅ）の後に、前記第２導電膜から前記第２不純物を前記半導体層内に拡散することによって、前記活性領域に前記ベース領域を形成する工程と
を備え、
前記工程（ｄ）において、前記活性領域に前記第１不純物が導入されないように、あるいは、前記活性領域のうち前記第１不純物が導入される領域の導電型が前記第２導電型を維持するように、前記第１不純物が前記構造に対して導入される、半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｃ）は、
（ｃ−１）前記半導体層の上方にアモルファスシリコン膜を前記導電膜として形成する工程と、
（ｃ−２）前記アモルファスシリコン膜を所定形状に加工する工程と
を備える、半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
（ｂ−１）前記半導体層の上方にアモルファスシリコン膜を前記第１導電膜として形成する工程と、
（ｂ−２）前記アモルファスシリコン膜を所定形状に加工する工程と
を備える、半導体装置の製造方法。
【請求項７】
請求項２に記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記第１活性領域上にアモルファスシリコン膜を前記導電膜として形成する、半導体装置の製造方法。
【請求項８】
請求項４に記載の半導体装置の製造方法であって、
前記工程（ｃ）では、前記活性領域上にアモルファスシリコン膜を前記第２導電膜として形成する、半導体装置の製造方法。
【請求項９】
請求項３に記載の半導体装置の製造方法であって、
（ｅ）前記工程（ｄ）の後に、前記導電膜の端部に前記第２導電型の第２不純物を導入する工程と、
（ｆ）前記工程（ｅ）の後に、前記導電膜における前記第２不純物が導入された部分に接触するコンタクトプラグを形成する工程と
をさらに備える、半導体装置の製造方法。
【請求項１０】
請求項４に記載の半導体装置の製造方法であって、
前記工程（ｅ）では、前記第１導電膜の端部にも前記第２不純物が導入され、
（ｇ）前記工程（ｅ）の後に、前記第１導電膜における前記第２不純物が導入された部分に接触するコンタクトプラグを形成する工程をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタと抵抗素子とを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来からトランジスタと抵抗素子とを備える半導体装置に関して様々な技術が提案されている。例えば、特許文献１には、バイポーラトランジスタと、「ポリシリコン抵抗素子」と呼ばれる、不純物を含むポリシリコン膜から成る抵抗素子とを備える半導体装置に関する技術が開示されている。
【０００３】
なお、特許文献２には、高速動作が可能なダブルポリシリコンセルフアライン構造を有するバイポーラトランジスタに関する技術が開示されている。また、特許文献３には、「拡散抵抗素子」と呼ばれる、不純物領域から成る抵抗素子が開示されている。
【０００４】
【特許文献１】特許第２６０１１３６号公報
【特許文献２】特開平５−２５１６４４号公報
【特許文献３】特許第２８７６４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
さて、拡散抵抗素子やポリシリコン抵抗素子を形成する際には、半導体層やポリシリコン膜に不純物を導入する必要がある。これらの抵抗素子をトランジスタと一緒に形成する際には、抵抗素子の抵抗を決定する不純物を導入する工程において、不要な領域に当該不純物が導入されないように、抵抗素子が形成される領域だけ開口した専用マスクが使用される。そのため、不純物を導入する工程以外に、当該専用マスクを製造する工程が必要となり、製造工程の簡素化が望まれる。
【０００６】
そこで、本発明は上述の点に鑑みて成されたものであり、トランジスタと抵抗素子とを備える半導体装置の製造工程を簡素化することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施形態に係る半導体装置の製造方法では、まず第１乃至第５活性領域を半導体層に区画する素子分離構造が当該半導体層に形成される。第１活性領域はバイポーラトランジスタのコレクタ電極が接触する第１不純物領域が形成される領域である。第２活性領域はバイポーラトランジスタのベース領域及びエミッタ領域が形成される領域である。第３活性領域はＰＭＯＳトランジスタが形成される領域である。第４活性領域はＮＭＯＳトランジスタが形成される領域である。第５活性領域は拡散抵抗素子が形成される領域である。次に、ＮＭＯＳトランジスタのｎ型のソース・ドレイン領域が第４活性領域に形成される。そして、得られた構造に対して、その上方からマスクレスでｐ型不純物が導入され、第５活性領域に抵抗素子として機能する第２不純物領域が形成される。このとき、ソース・ドレイン領域内からはみ出すことなく、かつ当該ソース・ドレイン領域のうちｐ型不純物が導入される領域での導電型がｎ型を維持するように、第４活性領域に対してｐ型不純物が導入される。
【発明の効果】
【０００８】
この発明の一実施形態に係る半導体装置の製造方法によれば、抵抗素子として機能する第２不純物領域がマスクレスで形成されるため、当該第２不純物領域を形成するための専用マスクが不要となる。したがって、製造工程を簡素化できる。
【０００９】
さらに、第２不純物領域を形成する際には、ソース・ドレイン領域内からはみ出すことなく、かつ当該ソース・ドレイン領域のうちｐ型不純物が導入される領域での導電型がｎ型を維持するように、第４活性領域に対してｐ型不純物が導入されるため、第２不純物領域の形成によって、ソース・ドレイン領域の導電型が変化することも、不要な接合が形成されることもない。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１〜１２，１６〜２３は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、ダブルポリシリコンセルフアライン構造を有するＮＰＮ型のバイポーラトランジスタと、Ｎ型のＭＩＳトランジスタと、Ｐ型のＭＩＳトランジスタと、拡散抵抗素子とを備えている。本実施の形態１では、Ｎ型のＭＩＳトランジスタとして例えばＮＭＯＳトランジスタを、Ｐ型のＭＩＳトランジスタとして例えばＰＭＯＳトランジスタをそれぞれ備えており、当該ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはＣＭＯＳトランジスタを構成している。つまり、本実施の形態１に係る半導体装置は、ＢｉＣＭＯＳ構造と、拡散抵抗素子とを備えている。以下に、図１〜１２，１６〜２３を参照しつつ、本実施の形態１に係る半導体装置の製造方法について説明する。なお、以下の説明では、「Ｎ-型」、「Ｎ型」、「Ｎ+型」の順で、その後に続く半導体領域のＮ型不純物濃度が高いことを意味し、「Ｐ型」、「Ｐ+型」の順で、その後に続く半導体領域のＰ型不純物濃度が高いことを意味する。また、不純物及び半導体領域の導電型を単に表す場合には「ｎ型」及び「ｐ型」を使用する。
【００１１】
まず図１に示されるように、Ｐ型の半導体基板１上にＮ-型の半導体層２を形成する。半導体層２は例えばエピタキシャル層である。
【００１２】
次に図２に示されるように、素子分離構造３と、Ｎ+型の埋め込み不純物領域４，５，６と、Ｐ型の埋め込み不純物領域７と、Ｐ型の不純物領域８と、Ｎ型のウェル領域９，１０と、Ｐ型のウェル領域１１とを形成する。
【００１３】
素子分離構造３は例えばシリコン酸化膜で構成されており、半導体層２に形成されている。素子分離構造３は半導体層２に活性領域ＡＲ１〜ＡＲ５を区画する。活性領域ＡＲ１は、バイポーラトランジスタのコレクタ電極が接続される不純物領域が形成される領域であって、活性領域ＡＲ２はバイポーラトランジスタのベース領域及びエミッタ領域が形成される領域である。活性領域ＡＲ３はＰＭＯＳトランジスタが形成される領域であって、活性領域ＡＲ４はＮＭＯＳトランジスタが形成される領域である。そして、活性領域ＡＲ５は拡散抵抗素子が形成される領域である。
【００１４】
ウェル領域９、１０は活性領域ＡＲ１，ＡＲ３にそれぞれ形成されている。ウェル領域１１は、活性領域ＡＲ４と、活性領域ＡＲ４，ＡＲ５の間の半導体層２とに形成されている。埋め込み不純物領域４は、ウェル領域９と接触しつつ、活性領域ＡＲ１，ＡＲ２と半導体基板１との界面に形成されている。埋め込み不純物領域５は、ウェル領域１０と接触しつつ、活性領域ＡＲ３と半導体基板１との界面に形成されている。埋め込み不純物領域６は、活性領域ＡＲ５と半導体基板１との界面に形成されている。埋め込み不純物領域７は、ウェル領域１１と接触しつつ、活性領域ＡＲ４と半導体基板１との界面に形成されている。
【００１５】
不純物領域８は、半導体層２の上面から、当該半導体層２と半導体基板１との界面にかけて形成されており、半導体層２と半導体基板１との界面に設けられた不純物領域８ａと、当該不純物領域８ａの上方にそれに接触するように設けられた不純物領域８ｂとで構成されている。不純物領域８は、半導体層２におけるバイポーラトランジスタが形成される領域、つまり活性領域ＡＲ１，ＡＲ２を取り囲んでいる。また不純物領域８は、半導体層２におけるＣＭＯＳトランジスタが形成される領域、つまり活性領域ＡＲ３，ＡＲ４を取り囲んでいる。さらに、不純物領域８は、半導体層２における拡散抵抗素子が形成される領域、つまり活性領域ＡＲ５を取り囲んでいる。これにより、半導体層２においては、バイポーラトランジスタと、ＣＭＯＳトランジスタと、拡散抵抗素子とが相互に電気的に絶縁される。
【００１６】
次に図３に示されるように、素子分離構造３から露出している半導体層２の上面を酸化して、当該上面上に例えば厚さ１０〜２０ｎｍのシリコン酸化膜１２を形成する。このシリコン酸化膜１２は、後の工程で加工されることによって、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート絶縁膜となる。そして、例えば厚さ２００ｎｍのＮ+型のポリシリコン膜を全面に形成し、当該ポリシリコン膜をパターンニングする。これにより、活性領域ＡＲ１，ＡＲ３，ＡＲ４，ＡＲ５上には、シリコン酸化膜１２を介してＮ+型のポリシリコン膜１３，１４，１５，１６がそれぞれ形成される。
【００１７】
次に図４に示されるように、ポリシリコン膜１３，１４，１５，１６の表面を酸化して、当該表面にシリコン酸化膜１７を形成する。そして、活性領域ＡＲ２上のシリコン酸化膜１２だけを露出する開口パターンを有するレジスト１８を、得られた構造上に形成し、当該レジスト１８をマスクに用いて、露出している活性領域ＡＲ２上のシリコン酸化膜１２をエッチングにより除去する。その後、レジスト１８を除去する。
【００１８】
次に、例えば厚さ２００ｎｍのアンドープのポリシリコン膜を全面に形成する。そして、当該ポリシリコン膜上に所定の開口パターンを有する図示しないレジストを形成し、当該レジストをマスクに用いて当該ポリシリコン膜をエッチングして加工する。その後、マスクに使用したレジストを除去する。これにより、図５に示されるように、アンドープのポリシリコン膜１９が活性領域ＡＲ２上に選択的に形成される。その後、ポリシリコン膜１３，１４，１５，１６表面のシリコン酸化膜１７を除去する。
【００１９】
次に、得られた構造上に所定の開口パターンを有するレジスト２０を形成し、当該レジスト２０をマスクに用いて、当該レジスト２０から露出する部分をエッチングする。これにより、図６に示されるように、活性領域ＡＲ１上のポリシリコン膜１３及び活性領域ＡＲ５上のポリシリコン膜１６はすべて除去される。また、活性領域ＡＲ３上のポリシリコン膜１４は部分的に除去され、活性領域ＡＲ３上にはポリシリコン膜１４から成る、ＰＭＯＳトランジスタのゲート電極２１が形成される。また、活性領域ＡＲ４上のポリシリコン膜１５は部分的に除去され、活性領域ＡＲ４上にはポリシリコン膜１５から成る、ＮＭＯＳトランジスタのゲート電極２２が形成される。その後、レジスト２０を除去する。
【００２０】
次に、露出しているシリコン酸化膜１２を除去する。このとき、ゲート電極２１，２２の下方のシリコン酸化膜１２は除去されずに残置する。その結果、図７に示されるように、シリコン酸化膜１２から成る、ＰＭＯＳトランジスタのゲート絶縁膜２６と、同じくシリコン酸化膜１２から成る、ＮＭＯＳトランジスタのゲート絶縁膜２７とが完成する。その後、図７に示されるように、得られた構造上に所定の開口パターンを有するレジスト２３を形成する。そして、得られた構造の上方から当該構造に対してｎ型不純物１００ｎを例えばイオン注入法で導入する。このとき、ｎ型不純物１００ｎとしては例えばリン（Ｐ）が採用され、イオン注入エネルギーは例えば１００ｋｅＶに設定され、ドーズ量は例えば３×１０13ｃｍ-2に設定される。その後、レジスト２３を除去する。これにより、図８に示されるように、活性領域ＡＲ１の上面内にはＮ-型の不純物領域２４が形成される。また、活性領域ＡＲ４の上面内には、互いに対向するＮ-型の２つの不純物領域２５がゲート電極２２の下方を避けて形成される。この不純物領域２５は、ＮＭＯＳトランジスタのソース・ドレイン領域の一部となる。
【００２１】
次に図９に示されるように、ゲート電極２１及びゲート絶縁膜２６の側面にサイドウォール２８を形成し、ゲート電極２２及びゲート絶縁膜２７の側面にサイドウォール２９を形成する。その後、得られた構造上に所定の開口パターンを有するレジスト３０を形成する。そして、得られた構造の上方から当該構造に対してｎ型不純物１０１ｎを例えばイオン注入法で導入する。このとき、ｎ型不純物１０１ｎとしては例えばヒ素（Ａｓ）が採用され、イオン注入エネルギーは例えば４０ｋｅＶに設定され、ドーズ量は例えば１×１０15ｃｍ-2に設定される。その後、レジスト３０を除去する。これにより、図１０に示されるように、不純物領域２４の上面内にはＮ+型の不純物領域３１が形成される。また、２つの不純物領域２５の上面内には、それぞれＮ+型の不純物領域３２が形成される。その結果、活性領域ＡＲ４には、ともに不純物領域２５，３２から成る、ＮＭＯＳトランジスタの２つのｎ型のソース・ドレイン領域３３が形成される。ゲート絶縁膜２７及びゲート電極２２は、これらの２つのソース・ドレイン領域３３の間のウェル領域１１上に形成されている。
【００２２】
次に図１１に示されるように、得られた構造の上方から、当該構造に対してマスクレスでｐ型不純物１０２ｐを例えばイオン注入法で導入する。このとき、ｐ型不純物１０２ｐとしては例えばフッ化ボロン（ＢＦ2）が採用され、イオン注入エネルギーは例えば４０ｋｅＶに設定され、ドーズ量は例えば１×１０13ｃｍ-2に設定される。これにより、図１２に示されるように、活性領域ＡＲ５の上面内には、抵抗素子として機能するＰ型の不純物領域３４が形成される。
【００２３】
このように、本実施の形態１では、得られた構造に対してマスクレスでｐ型不純物１０２ｐが導入されるため、拡散抵抗素子が形成される活性領域ＡＲ５以外の領域にもｐ型不純物１０２ｐが導入されることになる。このとき、活性領域ＡＲ４にはＮＭＯＳトランジスタのｎ型のソース・ドレイン領域３３が形成されているため、当該ソース・ドレイン領域３３にもｐ型不純物１０２ｐが導入されることになる。ソース・ドレイン領域３３に多くのｐ型不純物１０２ｐが導入されると、当該ソース・ドレイン領域３３の導電型がｎ型からｐ型に変化してしまうことがある。また、ソース・ドレイン領域３３からはみ出すようにｐ型不純物１０２ｐが活性領域ＡＲ４に導入されると、不要なＰＮ接合が形成されるため、ＮＭＯＳトランジスタの性能を劣化させることがある。
【００２４】
そこで、本実施の形態１では、ソース・ドレイン領域３３内からはみ出すことなく、かつソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、活性領域ＡＲ４に対してｐ型不純物１０２ｐが導入される。図１３は、図１２に示される構造での矢視Ａ−Ａにおける不純物濃度プロファイルを示す図である。図中の横軸は不純物濃度を示しており、縦軸は半導体層２の上面からの深さを示している。図中の太い実線はｐ型不純物１０２ｐ、つまり不純物領域３４中のフッ化ボロンの濃度プロファイルを示しており、細い実線はｎ型不純物１０１ｎ、つまりソース・ドレイン領域３３における不純物領域３２中のヒ素の濃度プロファイルを示している。そして、破線はｎ型不純物１００ｎ、つまりソース・ドレイン領域３３における不純物領域２５中のリンの濃度プロファイルを示しており、一点鎖線はウェル領域１１中のボロンの濃度プロファイルを示している。
【００２５】
図１３に示されるように、拡散抵抗素子の抵抗を決定するｐ型不純物１０２ｐがソース・ドレイン領域３３内にそれからはみ出ることなく導入されている。そして、ソース・ドレイン領域３３におけるｐ型不純物１０２ｐが導入された領域では、ウェル領域１１中のボロンの濃度とｐ型不純物１０２ｐの濃度とを足し合わせた値が、不純物領域３２中のヒ素の濃度と不純物領域２５中のリンの濃度とを足し合わせた値よりも小さくなっている。したがって、ソース・ドレイン領域３３におけるｐ型不純物１０２ｐが導入された領域はｎ型を維持している。
【００２６】
一方で、後述するように、バイポーラトランジスタにおけるｐ型のベース領域の一部は、浅い接合を得るために、導電膜たるポリシリコン膜１９に導入されたｐ型不純物を活性領域ＡＲ２中に拡散させることによって形成している。したがって、マスクレスで拡散抵抗素子を形成する際に、ｐ型不純物１０２ｐがポリシリコン膜１９を超えてｎ型の活性領域ＡＲ２に多く導入されると、浅い接合のベース領域が得られず、バイポーラトランジスタの微細化が困難となる。
【００２７】
そこで、本実施の形態１では、活性領域ＡＲ２にｐ型不純物１０２ｐが導入されないようにｐ型不純物１０２ｐが図１１に示される構造に対して導入される。図１４は、図１２に示される構造での矢視Ｂ−Ｂにおける不純物濃度プロファイルを示す図である。図中の横軸は不純物濃度を示しており、縦軸はポリシリコン膜１９の上面からの深さを示している。図中の太い実線はｐ型不純物１０２ｐを示しており、一点鎖線は、半導体層２中のリンの濃度プロファイルを示している。そして、図中の破線は、ポリシリコン膜１９と半導体層２との界面位置を示している。図１４に示されるように、拡散抵抗素子の抵抗を決定するｐ型不純物１０２ｐは、ポリシリコン膜１９だけに導入されており、活性領域ＡＲ２中には導入されていない。したがって、後の工程において、浅いベース領域を形成することができる。
【００２８】
また、ｐ型不純物１０２ｐがポリシリコン膜１９を超えて活性領域ＡＲ２に導入される場合であっても、活性領域ＡＲ２のうちｐ型不純物１０２ｐが導入される領域の導電型がｎ型を維持していれば良い。つまり、活性領域ＡＲ２のうちｐ型不純物１０２ｐが導入される領域の導電型がｎ型を維持するように、ｐ型不純物１０２ｐが図１１に示される構造に対して導入されても良い。図１５はこの場合の図１２の矢視Ｂ−Ｂにおける不純物濃度プロファイルを示す図である。図１５に示されるように、ｐ型不純物１０２ｐは活性領域ＡＲ２中に導入されてはいるものの、その導入領域においては、ｐ型不純物１０２ｐ（フッ化ボロン）の濃度が半導体層２中のリンの濃度よりも低くなっている。したがって、当該導入領域の導電型はｎ型を維持している。
【００２９】
本実施の形態１では、矢視Ａ−Ａ及び矢視Ｂ−Ｂでの不純物濃度プロファイルがそれぞれ図１３及び図１４、あるいはそれぞれ図１３及び図１５の不純物濃度プロファイルとなるように、ｐ型不純物１０２ｐのイオン注入エネルギー及びドーズ量が調整されている。
【００３０】
次に図１６に示されるように、得られた構造上に所定の開口パターンを有するレジスト３５を形成する。そして、得られた構造の上方から当該構造に対してｐ型不純物１０３ｐを例えばイオン注入法で導入する。このとき、ｐ型不純物１０３ｐとしては例えばフッ化ボロン（ＢＦ2）が採用され、イオン注入エネルギーは例えば４０ｋｅＶに設定され、ドーズ量は例えば１×１０15ｃｍ-2に設定される。その後、レジスト３５を除去する。これにより、ポリシリコン膜１９にはｐ型不純物１０３ｐが導入される。また図１７に示されるように、ウェル領域１０の上面内には、ＰＭＯＳトランジスタにおける互いに対向する２つのＰ+型のソース・ドレイン領域３６がゲート絶縁膜２６及びサイドウォール２８の下方を避けて形成される。また、抵抗素子として機能する不純物領域３４の両端部にはそれぞれＰ+型の不純物領域３７が形成される。この不純物領域３７は、不純物領域３４の下方の半導体層２にも形成されている。
【００３１】
次に図１８に示されるように、例えば厚さ３００ｎｍの層間絶縁膜３８を全面に形成する。層間絶縁膜３８は例えばＴＥＯＳ酸化膜である。そして、活性領域ＡＲ２の上方に開口部を有する図示しないレジストを層間絶縁膜３８上に形成し、当該レジストをマスクに用いて層間絶縁膜３８及びポリシリコン膜１９を順次エッチングする。その後、マスクに使用したレジストを除去する。これにより、図１９に示されるように、層間絶縁膜３８及びポリシリコン膜１９には活性領域ＡＲ２を露出させる開口部３９が形成され、活性領域ＡＲ２の周縁部上にはポリシリコン膜１９から成る外部ベース電極４９が完成する。その後、得られた構造の上方から、当該構造に対してｐ型不純物１０４ｐを例えばイオン注入法で導入する。このとき、ｐ型不純物１０４ｐとしては例えばフッ化ボロン（ＢＦ2）が採用され、イオン注入エネルギーは例えば３０ｋｅＶに設定され、ドーズ量は例えば６×１０13ｃｍ-2に設定される。これにより、図２０に示されるように、露出している活性領域ＡＲ２の上面内には、バイポーラトランジスタのベース領域の一部であるＰ型の不純物領域４０ａが形成される。
【００３２】
次に図２１に示されるように、開口部３９によって露出している外部ベース電極４９及び層間絶縁膜３８の内側面にサイドウォール４１を形成する。サイドウォール４１は例えばシリコン酸化膜から成る。その後、例えば厚さ２００ｎｍのアンドープのポリシリコン膜を全面に形成し、当該ポリシリコン膜に対してｎ型不純物を例えばイオン注入法で導入する。このとき、ｎ型不純物としては例えばヒ素が使用され、注入エネルギーは例えば５０ｋｅＶに設定され、ドーズ量は例えば１×１０16ｃｍ-2に設定される。続いて、所定の開口パターンを有する図示しないレジストをマスクに使用して、ポリシリコン膜をパターンニングする。これにより、図２１に示されるように、不純物領域４０ａの上面に接触するように開口部３９内にはバイポーラトランジスタのｎ型のエミッタ電極４２が形成される。
【００３３】
次に、例えば窒素雰囲気中において得られた構造に対して例えば９００℃で２０分間熱処理を行う。この熱処理により、外部ベース電極４９中のｐ型不純物１０３ｐが、当該外部ベース電極４９の下方の活性領域ＡＲ２内に拡散し、不純物領域４０ａを取り囲むようにそれに接触してＰ型の不純物領域４０ｂが形成される。その結果、図２２に示されるように、不純物領域４０ａ，４０ｂから成るＰ型のベース領域４０が完成する。さらに、この熱処理により、エミッタ電極４２中のｎ型不純物が、当該エミッタ電極４２の下方の不純物領域４０ａ内に拡散する。これにより、ベース領域４０の上面内にＮ型のエミッタ領域４３が自己整合的に形成される。
【００３４】
次に図２３に示されるように、例えばＴＥＯＳ酸化膜から成る層間絶縁膜４４を全面に形成する。そして、層間絶縁膜３８，４４内に、それらの厚さ方向に貫通する複数のコンタクトプラグ４５を形成する。これらの複数のコンタクトプラグ４５は、不純物領域３１、エミッタ電極４２、外部ベース電極４９、ソース・ドレイン領域３６、ソース・ドレイン領域３３、及び不純物領域３７にそれぞれ到達している。その後、複数のコンタクトプラグ４５にそれぞれ接触する複数の配線４６を層間絶縁膜４４上に形成する。コンタクトプラグ４５は例えばタングステンから成り、配線４６は例えばアルミニウムから成る。これにより、本実施の形態１に係る半導体装置が完成する。
【００３５】
なお、不純物領域２４，３１と、ウェル領域９と、埋め込み不純物領域４と、半導体層２のうち不純物領域８で取り囲まれた、ベース領域４０と接触する領域とで構成されるｎ型の半導体領域は、バイポーラトランジスタのコレクタ領域として機能する。そして、不純物領域３１に接触するコンタクトプラグ４５と、当該コンタクトプラグ４５に接触する配線４６とで構成される電極は、バイポーラトランジスタのコレクタ電極として機能する。
【００３６】
以上のように、本実施の形態１に係る半導体装置の製造方法では、抵抗素子として機能する不純物領域３４がマスクレスで形成される。
【００３７】
一方で、従来の製造方法では、図１０に示される構造に対してソース・ドレイン領域３６及び不純物領域３７を形成するとともに、当該構造のポリシリコン膜１９にｐ型不純物を導入し、その後、得られた構造に対して、図２４に示されるように、活性領域ＡＲ５を露出する開口パターンを有するレジスト５０を形成している。そして、得られた構造の上方から、当該構造に対して、レジスト５０をマスクに用いてｐ型不純物１０２ｐを導入することによって、図２５に示されるように、抵抗素子として機能する不純物領域３４を活性領域ＡＲ５に形成している。したがって、従来の製造方法では、レジスト５０といった、不純物領域３４を形成するための専用マスクを製造する必要がある。
【００３８】
本実施の形態１では、マスクレスで不純物領域３４を形成しているため、当該不純物領域３４を形成するための専用マスクが不要となり、本実施の形態１に係る半導体装置の製造工程を簡素化できる。その結果、製造コストを低減できる。
【００３９】
さらに、不純物領域３４を形成する際には、ｎ型のソース・ドレイン領域３３内からはみ出すことなく、かつ当該ソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、活性領域ＡＲ４に対してｐ型不純物１０２ｐが導入されるため、不純物領域３４の形成によって、ソース・ドレイン領域３３の導電型が変化することも、不要な接合が形成されることもない。
【００４０】
また、本実施の形態１では、不純物領域３４を形成する際には、ベース領域４０が形成される活性領域ＡＲ２にｐ型不純物１０２ｐが導入されないように、あるいは、活性領域ＡＲ２のうちｐ型不純物１０２ｐが導入される領域の導電型がｎ型を維持するように、ｐ型不純物１０２ｐが図１１に示される構造に対して導入されるため、接合の浅いベース領域４０を形成することができる。よって、バイポーラトランジスタを微細化できる。
【００４１】
なお、本実施の形態１に係る半導体装置は、バイポーラトランジスタと、ＣＭＯＳトランジスタと、拡散抵抗素子とを備えているが、ＮＭＯＳトランジスタ及び拡散抵抗素子だけを備える場合であっても、本製造方法によって、ソース・ドレイン領域３３の導電型を変化させず、かつ不要な接合を形成することなく、製造工程を簡素化できる。また、バイポーラトランジスタ及び拡散抵抗素子だけを備える場合であっても、本製造方法によって、接合の浅いベース領域４０を形成しつつ製造工程を簡素化できる。
【００４２】
実施の形態２．
図２６〜３７は本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、ｐ型のポリシリコン膜から成るポリシリコン抵抗素子をさらに備えるものである。以下に、図２６〜３７を参照して、本実施の形態２に係る半導体装置の製造方法について説明する。
【００４３】
まず上述の実施の形態１に係る製造方法と同様にして図４に示される構造を作製し、続いてレジスト１８を除去する。
【００４４】
次に、例えば厚さ２００ｎｍのアンドープのポリシリコン膜を全面に形成する。そして、当該ポリシリコン膜上に所定の開口パターンを有する図示しないレジストを形成し、当該レジストをマスクに用いて当該ポリシリコン膜をエッチングする。その後、マスクに使用したレジストを除去する。これにより、図２６に示されるように、アンドープのポリシリコン膜１９が活性領域ＡＲ２上に選択的に形成されるとともに、アンドープのポリシリコン膜６０が、活性領域ＡＲ４と活性領域ＡＲ５との間の素子分離構造３上に選択的に形成される。その後、ポリシリコン膜１３，１４，１５，１６表面のシリコン酸化膜１７を除去する。
【００４５】
次に、得られた構造上に所定の開口パターンを有するレジスト６１を形成し、当該レジスト６１をマスクに用いて、当該レジスト６１から露出する部分をエッチングする。これにより、図２７に示されるように、ポリシリコン膜１３，１６がすべて除去される。また、活性領域ＡＲ３上にはポリシリコン膜１４から成る、ＰＭＯＳトランジスタのゲート電極２１が形成され、活性領域ＡＲ４上にはポリシリコン膜１５から成る、ＮＭＯＳトランジスタのゲート電極２２が形成される。その後、レジスト６１を除去する。
【００４６】
次に、露出しているシリコン酸化膜１２を除去する。このとき、ゲート電極２１，２２の下方のシリコン酸化膜１２は除去されずに残置する。その結果、図２８に示されるように、ＰＭＯＳトランジスタのゲート絶縁膜２６と、ＮＭＯＳトランジスタのゲート絶縁膜２７とが完成する。その後、図２８に示されるように、得られた構造上に所定の開口パターンを有するレジスト６３を形成する。そして、得られた構造の上方から当該構造に対して、上述のｎ型不純物１００ｎを実施の形態１と同様にして導入する。続いて、レジスト６３を除去する。これにより、図２９に示されるように、活性領域ＡＲ１の上面内にはＮ-型の不純物領域２４が形成され、活性領域ＡＲ３の上面内には２つの不純物領域２５が形成される。
【００４７】
次に図３０に示されるように、ゲート電極２１及びゲート絶縁膜２６の側面にサイドウォール２８を形成し、ゲート電極２２及びゲート絶縁膜２７の側面にサイドウォール２９を形成する。その後、得られた構造上に所定の開口パターンを有するレジスト７０を形成する。続いて、得られた構造の上方から当該構造に対して、上述のｎ型不純物１０１ｎを実施の形態１と同様にして導入する。その後、レジスト７０を除去する。これにより、図３１に示されるように、不純物領域２４の上面内にはＮ+型の不純物領域３１が形成され、２つの不純物領域２５の上面内には、それぞれＮ+型の不純物領域３２が形成される。その結果、活性領域ＡＲ４には、ＮＭＯＳトランジスタの２つのｎ型のソース・ドレイン領域３３が形成される。
【００４８】
次に図３２に示されるように、得られた構造の上方から、当該構造に対してマスクレスで、上述のｐ型不純物１０２ｐを実施の形態１と同様にして導入する。これにより、図３３に示されるように、活性領域ＡＲ５の上面内に、抵抗素子として機能するＰ型の不純物領域３４が形成されるとともに、活性領域ＡＲ４と活性領域ＡＲ５との間の素子分離構造３上には、抵抗素子として機能するｐ型不純物１０３ｐを含むポリシリコン膜６０が形成される。ポリシリコン抵抗素子は、素子分離構造３上に形成されることから、ＰＮ接合を有していない。したがって、ポリシリコン抵抗素子では、拡散抵抗素子とは異なり、寄生容量が素子特性に影響を与えることはない。
【００４９】
本実施の形態２では、不純物領域３４を形成するとともにポリシリコン膜６０にｐ型不純物１０２ｐを導入する工程においては、実施の形態１と同様に、ソース・ドレイン領域３３内からはみ出すことなく、かつソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、活性領域ＡＲ４に対してｐ型不純物１０２ｐが導入される。さらに、活性領域ＡＲ２にｐ型不純物１０２ｐが導入されないように、あるいは、活性領域ＡＲ２のうちｐ型不純物１０２ｐが導入される領域の導電型がｎ型を維持するように、ｐ型不純物１０２ｐが図３２に示される構造に対して導入される。したがって、実施の形態１と同様に、ソース・ドレイン領域３３の導電型は変化せず、かつ不要な接合は形成されない。また、後の工程において活性領域ＡＲ２には接合の浅いベース領域４０を形成することができる。
【００５０】
次に図３４に示されるように、得られた構造上に所定の開口パターンを有するレジスト７５を形成する。そして、得られた構造の上方から当該構造に対して、上述のｐ型不純物１０３ｐを実施の形態１と同様にして導入する。その後、レジスト７５を除去する。これにより、ポリシリコン膜１９にはｐ型不純物１０３ｐが導入される。また図３５に示されるように、ウェル領域１０の上面内には、ＰＭＯＳトランジスタにおける２つのＰ+型のソース・ドレイン領域３６が形成される。また、抵抗素子として機能する不純物領域３４の両端部にはそれぞれＰ+型の不純物領域３７が形成される。
【００５１】
次に図３６に示されるように、上述の層間絶縁膜３８を全面に形成する。そして、実施の形態１と同様にして、層間絶縁膜３８及びポリシリコン膜１９に開口部３９を形成して、外部ベース電極４９を形成する。その後、実施の形態１と同様にして、サイドウォール４１、エミッタ電極４２、ベース領域４０及びエミッタ領域４３を形成する。
【００５２】
次に図３７に示されるように、上述の層間絶縁膜４４を全面に形成する。そして、層間絶縁膜３８，４４内に、それらの厚さ方向に貫通する複数の上記コンタクトプラグ４５を形成する。これらの複数のコンタクトプラグ４５は、不純物領域３１、エミッタ電極４２、外部ベース電極４９、ソース・ドレイン領域３３，３６、不純物領域３７、及びポリシリコン膜６０の両端部にそれぞれ到達している。その後、複数のコンタクトプラグ４５にそれぞれ接触する複数の上記配線４６を層間絶縁膜４４上に形成する。これにより、本実施の形態２に係る半導体装置が完成する。
【００５３】
以上のように、本実施の形態２に係る半導体装置の製造方法では、マスクレスでポリシリコン膜６０にｐ型不純物１０２ｐが導入されるため、ポリシリコン膜６０にｐ型不純物１０２ｐを導入するための専用マスクが不要となる。したがって、製造工程を簡素化できる。
【００５４】
また、本実施の形態２では、ポリシリコン膜６０にｐ型不純物１０２ｐを導入する際には、ソース・ドレイン領域３３内からはみ出すことなく、かつソース・ドレイン領域３３のうちｐ型不純物１０２ｐが導入される領域での導電型がｎ型を維持するように、ｐ型不純物１０２ｐが活性領域ＡＲ４に対して導入される。そのため、ポリシリコン抵抗素子の形成によって、ソース・ドレイン領域３３の導電型が変化することも、不要な接合が形成されることもない。
【００５５】
また、本実施の形態２では、ポリシリコン膜６０にｐ型不純物１０２ｐを導入する際には、ベース領域４０が形成される活性領域ＡＲ２にｐ型不純物１０２ｐが導入されないように、あるいは、活性領域ＡＲ２のうちｐ型不純物１０２ｐが導入される領域の導電型がｎ型を維持するように、ｐ型不純物１０２ｐが図３２に示される構造に対して導入される。したがって、接合の浅いベース領域４０を形成することができる。よって、バイポーラトランジスタを微細化できる。
【００５６】
なお、本実施の形態２に係る半導体装置は、バイポーラトランジスタと、ＣＭＯＳトランジスタと、拡散抵抗素子と、ポリシリコン抵抗素子とを備えているが、ＮＭＯＳトランジスタ及びポリシリコン抵抗素子だけを備える場合であっても、本製造方法によって、ソース・ドレイン領域３３の導電型を変化させず、かつ不要な接合を形成することなく、製造工程を簡素化できる。また、バイポーラトランジスタ及びポリシリコン抵抗素子だけを備える場合であっても、本製造方法によって、接合の浅いベース領域４０を形成しつつ製造工程を簡素化できる。
【００５７】
実施の形態３．
図３８〜４０は本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。まず上述の実施の形態２と同様にして、上述の図３３に示される構造を作製する。次に図３８に示されるように、得られた構造上に所定の開口パターンを有するレジスト８０を形成する。そして、得られた構造の上方から当該構造に対して、上述のｐ型不純物１０３ｐを実施の形態１，２と同様にして導入する。その後、レジスト８０を除去する。これにより、ポリシリコン膜１９にはｐ型不純物１０３ｐが導入される。また図３９に示されるように、ウェル領域１０の上面内には、ＰＭＯＳトランジスタにおけるソース・ドレイン領域３６が形成され、不純物領域３４の両端部にはそれぞれＰ+型の不純物領域３７が形成される。さらに、ポリシリコン膜６０の両端部にはｐ型不純物１０３ｐが導入され、当該両端部のそれぞれにＰ+型の不純物領域６０ａが形成される。
【００５８】
次に、実施の形態２と同様にして、層間絶縁膜３８及び開口部３９を形成して、外部ベース電極４９を形成する。そして、実施の形態２と同様にして、サイドウォール４１、エミッタ電極４２、ベース領域４０、エミッタ領域４３、層間絶縁膜４４、コンタクトプラグ４５及び配線４６を形成する。これにより、図４０に示される構造が得られる。本実施の形態３では、ポリシリコン膜６０の両端部には不純物領域６０ａが形成されていることから、当該両端部に達するコンタクトプラグ４５は、不純物領域６０ａに接触していることになる。
【００５９】
このように、本実施の形態３では、抵抗素子として機能するｐ型のポリシリコン膜６０の端部にはｐ型不純物１０３ｐが導入されるため、当該端部では、その中央部よりも、ｐ型の不純物濃度が高くなっている。そのため、コンタクトプラグ４５とポリシリコン膜６０との間の接触抵抗を低減することができる。したがって、当該接触抵抗とポリシリコン膜６０での抵抗とをトータルで考えた場合の抵抗のばらつきを抑制することができる。
【００６０】
なお、本実施の形態３及び上述の実施の形態２では、アンドープのポリシリコン膜を全面に形成した後に、当該ポリシリコン膜をエッチングで加工することによって、後の工程でポリシリコン抵抗素子となる導電膜（ポリシリコン膜６０）を半導体層２の上方に選択的に形成している。この方法の代わりに、アンドープのアモルファスシリコン膜を全面に形成した後に、当該アモルファスシリコン膜をエッチングで加工することによって、後の工程でポリシリコン抵抗素子となる導電膜を選択的に形成しても良い。なお、この場合には、アモルファスシリコン膜を加工した後に行われる複数回の熱処理（エミッタ電極４２中のｎ型不純物を活性領域ＡＲ２内に拡散させてエミッタ領域４３を形成する際の熱処理など）によって、当該アモルファスシリコン膜はポリシリコン膜に変化する。したがって、アモルファスシリコン膜を最初に形成する場合であっても、最終的には、抵抗素子として機能するｐ型のポリシリコン膜が得られる。
【００６１】
ここで、ポリシリコン膜をエッチング等で加工した際には、膜中のグレインの影響を受けて、加工後の膜の端面はグレイン形状に応じて凹凸が生じることがある。したがって、ポリシリコン膜を加工して抵抗素子を形成すると、当該抵抗素子の抵抗がばらつくことがある。一方で、アモルファスシリコン膜を加工する際にはグレインの影響を受けないため、膜を精度良く加工することができる。よって、抵抗ばらつきの小さい抵抗素子を実現することができる。なお、アモルファスシリコン膜をポリシリコン膜に変化させると、当該ポリシリコン膜のグレインサイズは、最初からポリシリコン膜を形成した場合と比べて大きくなるが、アモルファスシリコン膜を加工した後に、当該アモルファスシリコン膜がポリシリコン膜となるため問題は生じない。
【００６２】
また、実施の形態１〜３に係る半導体装置の製造方法では、ｐ型不純物を含むポリシリコン膜で外部ベース電極４９を形成し、当該外部ベース電極４９からｐ型不純物を活性領域ＡＲ２中に拡散させることによってベース領域４０の一部を形成している。この方法の代わりに、ｐ型不純物を含むアモルファスシリコン膜で外部ベース電極４９を形成し、当該外部ベース電極４９からｐ型不純物を活性領域ＡＲ２中に拡散させることによってベース領域４０の一部を形成しても良い。アモルファスシリコン膜は、ポリシリコン膜よりも不純物の拡散定数が小さいため、アモルファスシリコン膜からｐ型不純物を活性領域ＡＲ２中に拡散させることによって、浅い接合のベース領域４０を形成することができる。よって、バイポーラトランジスタをさらに微細化できる。また、同様の理由から、ｎ型不純物を含むアモルファスシリコン膜でエミッタ電極４２を形成し、当該エミッタ電極４２からｎ型不純物を活性領域ＡＲ２中に拡散させることによってエミッタ領域４３を形成しても良い。なお、ベース領域４０及びエミッタ領域４３を形成した後には、外部ベース電極４９及びエミッタ電極４２を構成するアモルファスシリコン膜はポリシリコン膜に変化しても良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６４】
１  半導体層、３  素子分離構造、１９，６０  ポリシリコン膜、６０ａ  不純物領域、３３  ソース・ドレイン領域、３４  不純物領域、４５  コンタクトプラグ、１０２ｐ，１０３ｐ  ｐ型不純物、ＡＲ２，ＡＲ４，ＡＲ５  活性領域。
【図１】
2008263052.tif 000003
【図２】
2008263052.tif 000004
【図３】
2008263052.tif 000005
【図４】
2008263052.tif 000006
【図５】
2008263052.tif 000007
【図６】
2008263052.tif 000008
【図７】
2008263052.tif 000009
【図８】
2008263052.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2008263052.tif 000020
【図１９】
2008263052.tif 000021
【図２０】
2008263052.tif 000022
【図２１】
2008263052.tif 000023
【図２２】
2008263052.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008263052.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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