(57)【要約】【課題】フィン構造体及びこれを適用したフィントランジスタの製造方法を提供する。【解決手段】側面を持つメサ構造体を基板に複数形成した後、この上に半導体層を形成するフィン構造体の製造方法を提供する。半導体層上にはキャッピング層が形成され、したがって、半導体層は、キャッピング層により保護され、フィン構造体で製造される部分を持つ。キャッピング層は、平坦化によりその上部が一部除去され、これを通じてメサ構造体の上面に位置する半導体層が除去され、したがって、メサ構造体の側面に相互隔離されたフィン構造体が形成される。これにより、非常に狭い幅のフィン構造体を形成でき、フィン構造体の厚さ及び位置の制御が非常に容易になる。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板上に直立したフィン構造体の製造方法において、
前記フィン構造体に対応する側壁を持つ複数のメサ構造体を前記基板上に形成する工程と、
前記メサ構造体上に非晶質半導体物質を蒸着して、基板の表面に直接形成される部分と前記メサ構造体の側壁に形成される部分とを持つ非晶質半導体層を形成する工程と、
前記非晶質半導体層上にキャッピング層を形成する工程と、
前記基板上に形成された積層構造体から、前記キャッピング層の一部と、前記メサ構造体の上面に位置した非晶質半導体層とを除去する工程と、
前記メサ構造体と前記キャッピング層とを上部から所定深さ除去して、前記メサ構造体と前記キャッピング層との残留部分によりその下部が支持されるフィン構造体を得る工程と、を含むことを特徴とするフィン構造体の製造方法。
【請求項２】
前記キャッピング層を形成した後、熱処理過程を含む結晶化工程により前記非晶質半導体層を結晶化する工程をさらに含むことを特徴とする請求項１に記載のフィン構造体の製造方法。
【請求項３】
前記フィン構造体を得る工程後、熱処理過程を含む結晶化工程により前記フィン構造体を結晶化する工程をさらに含むことを特徴とする請求項１に記載のフィン構造体の製造方法。
【請求項４】
前記結晶化は、固相結晶化と液相結晶化のうち、いずれか一つの方法によりなされることを特徴とする請求項２または３のいずれかに記載のフィン構造体の製造方法。
【請求項５】
前記基板は、結晶性基板であることを特徴とする請求項１に記載のフィン構造体の製造方法。
【請求項６】
前記基板及び前記半導体物質層は、シリコンで形成されることを特徴とする請求項５に記載のフィン構造体の製造方法。
【請求項７】
前記メサ構造体と前記キャッピング層は、シリコン酸化物で形成されることを特徴とする請求項１または２のいずれかに記載のフィン構造体の製造方法。
【請求項８】
前記メサ構造体を形成した後、前記基板の表面の酸化物除去工程をさらに含むことを特徴とする請求項１に記載のフィン構造体の製造方法。
【請求項９】
前記非晶質半導体層にイオンを注入する工程をさらに含むことを特徴とする請求項１に記載のフィン構造体の製造方法。
【請求項１０】
前記半導体層はシリコン半導体層であり、前記イオンはシリコンイオンであることを特徴とする請求項９に記載のフィン構造体の製造方法。
【請求項１１】
フィン構造体による活性領域を備えるフィントランジスタの製造方法において、
前記フィン構造体に対応する側壁を持つ複数のメサ構造体を基板上に形成する工程と、
前記メサ構造体上に非晶質半導体物質を蒸着して、基板の表面に直接形成される部分と前記メサ構造体の側壁に形成される部分とを持つ非晶質半導体層を形成する工程と、
前記非晶質半導体層上にキャッピング層を形成する工程と、
前記基板上に形成された積層構造体から、前記キャッピング層の一部と、前記メサ構造体の上面に位置した非晶質半導体層とを除去する工程と、
前記メサ構造体と前記キャッピング層とを上部から所定深さ除去して、前記メサ構造体と前記キャッピング層との残留部分によりその下部が支持されるフィン構造体を得る工程と、を含むことを特徴とするフィントランジスタの製造方法。
【請求項１２】
前記キャッピング層を形成した後、熱処理過程を含む結晶化工程により前記非晶質半導体層を結晶化する工程をさらに含むことを特徴とする請求項１１に記載のフィントランジスタの製造方法。
【請求項１３】
前記フィン構造体を得る工程後、熱処理過程を含む結晶化工程により前記フィン構造体を結晶化する工程をさらに含むことを特徴とする請求項１１に記載のフィントランジスタの製造方法。
【請求項１４】
前記結晶化は、固相結晶化と液相結晶化のうち、いずれか一つ方法によりなされることを特徴とする請求項１２に記載のフィントランジスタの製造方法。
【請求項１５】
前記基板は、結晶性基板であることを特徴とする請求項１１に記載のフィントランジスタの製造方法。
【請求項１６】
前記基板及び前記半導体物質層は、シリコンで形成されることを特徴とする請求項１５に記載のフィントランジスタの製造方法。
【請求項１７】
前記メサ構造体と前記キャッピング層は、シリコン酸化物で形成されることを特徴とする請求項１１または１２に記載のフィントランジスタの製造方法。
【請求項１８】
前記メサ構造体を形成した後、前記基板の表面の酸化物除去工程をさらに含むことを特徴とする請求項１１に記載のフィントランジスタの製造方法。
【請求項１９】
前記非晶質半導体層にイオンを注入する工程をさらに含むことを特徴とする請求項１１に記載のフィントランジスタの製造方法。
【請求項２０】
前記半導体層はシリコン半導体層であり、前記イオンはシリコンイオンであることを特徴とする請求項１９に記載のフィントランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン構造体の製造方法に係り、詳細には半導体メモリ素子に使われるフィントランジスタの製造方法に関する。
【背景技術】
【０００２】
フィントランジスタは、１００ｎｍ以下のデザインルールに適しており、特に低電力、高効率及び高速度の素子として研究されている。トランジスタの完全な空乏層（ｆｕｌｌ  ｄｅｐｌｅｔｉｏｎ）を得るために２０ｎｍ以下の極端に狭い線幅の活性領域が要求される。したがって、このような条件に見合うフィントランジスタを得るためには、活性領域であるフィン構造体の製造が非常に重要である。
【０００３】
従来では、フィン構造体は、紫外線リソグラフィー、電子ビームリソグラフィーなどにより形成される。また、いわゆる側壁技術によりシリコン基板上に多結晶Ｓｉフィン構造体を形成する技術が知られている。特許文献１には、側壁結晶成長によるフィントランジスタの製造方法が開示されている。このような従来方法の共通の短所は、線幅が狭いほどフィン構造体の均一性が落ち、かつコストが高いという点である。
【特許文献１】米国特許出願公開第２００５／００４８７２７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の技術的課題は、コストが低くて信頼性が高いフィン構造体を均一に形成できる方法及びこれを適用したフィントランジスタの製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一類型による、基板上に直立したフィン構造体の製造方法は、前記フィン構造体に対応する側壁を持つ複数のメサ構造体を前記基板上に形成する工程と、前記メサ構造体上に非晶質半導体物質を蒸着して、基板の表面に直接形成される部分と前記メサ構造体の側壁に形成される部分とを持つ非晶質半導体層を形成する工程と、前記非晶質半導体層上にキャッピング層を形成する工程と、前記基板上に形成された積層構造体から、前記キャッピング層の一部と、前記メサ構造体の上面に位置した非晶質半導体層とを除去する工程と、前記メサ構造体と前記キャッピング層とを上部から所定深さ除去して、前記メサ構造体と前記キャッピング層との残留部分によりその下部が支持されるフィン構造体を得る工程と、を含む。
【０００６】
フィン構造体による活性領域を備える本発明によるフィントランジスタを製造方法は、前記フィン構造体に対応する側壁を持つ複数のメサ構造体を基板上に形成する工程と、前記メサ構造体上に非晶質半導体物質を蒸着して、基板の表面に直接形成される部分と前記メサ構造体の側壁に形成される部分とを持つ非晶質半導体層を形成する工程と、前記非晶質半導体層上にキャッピング層を形成する工程と、前記基板上に形成された積層構造体から、前記キャッピング層の一部と、前記メサ構造体の上面に位置した非晶質半導体層とを除去する工程と、前記メサ構造体と前記キャッピング層とを上部から所定深さ除去して、前記メサ構造体と前記キャッピング層との残留部分によりその下部が支持されるフィン構造体を得る工程と、を含む。
【０００７】
本発明の具体的な実施形態によれば、前記キャッピング層を形成した後、熱処理過程を含む結晶化工程により、前記非晶質半導体層を結晶化する工程をさらに含み、望ましい実施形態によれば、前記フィン構造体を得る工程後、熱処理過程を含む結晶化工程により、前記フィン構造体を結晶化する工程をさらに含む。前記結晶化工程は、固相結晶化または液相結晶化により行われる。固相結晶化（ＳＰＥ：Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）が適用される実施形態の場合、前記基板は結晶性基板であり、液相結晶化が適用される実施形態の場合、結晶核が要らないために前記基板は非結晶性の基板も利用され、液相結晶化は、望ましくはＥＬＡ（Ｅｘｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）により行われ、この場合、フィン構造体が溶融されて球形化された状態で結晶化が誘導される。
【０００８】
本発明によれば、前記半導体物質層はシリコンで形成され、さらに望ましくは、前記基板はシリコンウェーハである。
【０００９】
本発明の具体的な他の実施形態によれば、前記メサ構造体と前記キャッピング層とは同一物質で形成され、望ましくは、シリコン酸化物で形成される。
【００１０】
本発明の望ましい他の実施形態によれば、メサ構造体を形成した後に、基板の表面の酸化物除去工程をさらに含む。次いで、非晶質半導体層を形成した後に非晶質半導体層に対するイオン注入工程をさらに含む。ここで、半導体層とイオンとは同一物質で形成され、望ましくは、前記非晶質シリコン膜に対するシリコンイオン注入工程をさらに含む。
【発明の効果】
【００１１】
本発明によれば、蒸着厚さによりフィン構造体の幅が決定されるので、１０ｎｍ以下のきわめて狭い幅のフィン構造体が製造できる。本発明により製造されたフィン構造体は、シリコン基板上でＳＰＥにより結晶化されて完全な単結晶構造を持つことができる。このような本発明の製造方法は、従来のフォトリソグラフィー法に依存しないため、低コストである。特に、フィン構造体の製造時にキャッピング層を利用するために、物理的力が加わるＣＭＰ過程でフィン構造体の変形が発生しない。したがって、本発明によれば、フィン構造体の厚さ及び位置の制御が容易である。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明によるフィン構造体の製造方法を説明する。本発明のフィン構造体の製造方法は、フィントランジスタのフィン型活性領域の製造方法に対応し、したがって、このようなフィン構造体の製造方法によって本発明によるフィントランジスタの製造方法が容易に理解できる。
【００１３】
図１ないし図６は、本発明の一実施形態によるフィン構造体の製造工程を示す。以下の実施形態の説明では、半導体層の物質としてシリコンを応用した例を説明する。
【００１４】
図１に示したように、シリコン基板１に上面２ａと、上面２ａの両側の側面２ｂとを持つ所定長さのメサ構造体２を複数形成する。メサ構造体２間の間隔は、隣接した二つの薄膜トランジスタの間隔に対応して適切に調節されねばならない。
【００１５】
図２に示したように、ＵＨＶ雰囲気（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  ａｔｍｏｓｐｈｅｒｅ）で前記シリコン基板１を加熱しつつ水素（Ｈ２）を供給して、基板１の表面に残留する自然酸化物を還元反応により除去する。この工程は本発明のフィン構造体の製造方法に選択的に適用される。この工程は、望ましくは超高真空雰囲気で、次の工程で形成される非晶質シリコン膜と基板との界面特性を向上させてシリコンの結晶化を促進する。
【００１６】
図３に示したように、前記基板１上に前記半導体層として非晶質シリコン膜３を形成する。望ましくは、ＳＰＥのための良質の基板と非晶質シリコンとの良質の界面特性を得るために、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖｏｌｔａｇｅ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を利用して非晶質シリコン膜３を形成する。得られた非晶質シリコン膜３は、メサ構造体２の上面２ａと側面２ｂと基板１の露出された表面とに形成され、したがって、非晶質シリコン膜３は、メサ構造体の上面２ａ及び側面２ｂに形成される第１部分３ａ及び第２部分３ｂ、そして基板１に形成される第３部分３ｃを有する。非晶質シリコン膜３の第３部分３ｃは、シリコン基板１に接触する部分であり、結晶成長が始まる部分であり、第２部分３ｂは、結晶化された後にトランジスタの活性領域として使われるフィン構造体に該当する。
【００１７】
図４に示したように、前記非晶質シリコン膜３上に非晶質シリコン膜３を埋め込むキャッピング層４を形成する。キャッピング層４は、メサ構造体２間の領域を十分に充填する程の厚さに形成されることが望ましく、特に、この後に製造されるフィン構造体の高さによって調節される。ここで、望ましくは、前記キャッピング層４は、前記メサ構造体２と同一物質、例えば、シリコン酸化物（ＳｉＯ２）で形成することが望ましい。
【００１８】
図５に示したように、平坦化工程として、前記基板１上の積層物を最上面から研磨またはエッチングして、前記メサ構造体２の上面に形成された非晶質シリコン膜３の第１部分３ａを除去する。これは、メサ構造体２の両側面２ｂ、２ｂに形成されている第２部分３ｂを互いに分離して、これらを独立したフィン構造体にそれぞれ隔離するためである。このような工程は、基板１上の積層物の上部を所定厚さ除去することによって行われるが、例えば、化学機械的研磨（ＣＭＰ）または非選択的ドライエッチングにより行われる。
【００１９】
図６に示したように、非晶質シリコン膜３の第２部分から所定高さのフィン構造体を得た後、これを埋め込んでいるメサ構造体２とキャッピング層３とを所定深さ除去して、非晶質シリコン膜の第２部分３ｂ（以下、フィン構造体）の下部を支持するメサ構造体２とキャッピング層３との一部を残留させる。次いで、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などの熱処理を含む公知のＳＰＥ工程により前記フィン構造体３ｂを結晶化する。結晶化時に、単結晶性基板１に接触した部分からフィン構造体３ｂの結晶化が進行し、したがって、フィン構造体３ｂは、基板１と結晶学的に結合して一つの本体になる。
【００２０】
このような過程を通じて目的とする単結晶シリコンフィン構造体が得られれば、公知の後続方法を通じてフィントランジスタが得られる。
【００２１】
本発明の他の実施形態によれば、前記結晶化は、フィン構造体３ｂが得られる前に行われうる。例えば、ＳＰＥによる非晶質シリコン膜の結晶化は、前記実施形態で説明された図４の工程後または図５の工程直後に実施できる。すなわち、本発明の他の実施形態によれば、非晶質シリコンの結晶化は、非晶質シリコンを覆うキャッピング層４の形成工程後のいかなる段階でも実施できる。
【００２２】
一方、さらに良質の単結晶シリコンフィン構造体を得るためには、結晶化前に非晶質シリコン膜３に存在する多結晶シリコンなどのシードの除去が必要である。そのために、図７に示したように非晶質シリコン膜３を形成した後、非晶質シリコン膜３にシリコンイオンを注入する。シリコンイオンは、高エネルギーで非晶質シリコン膜３に衝突して、非晶質シリコン膜３の結晶性シリコンドメインを破壊して非晶質シリコンをさらに均質化し、したがって、結晶化時に非晶質シリコンに存在する不特定シリコンシードによる結晶化を防止し、シリコン基板に接触した部分からのみ結晶化が始まるようにする。イオン注入方向は基板１に対して傾斜して行われ、メサ構造体２の側壁にイオンを十分に衝突させる。
【００２３】
図８Ａ及び図８Ｂは、図６に示したようなフィン構造体３ｂを、液相結晶化方法による球形構造体３ｂ’に結晶化する方法を図示する。ここで、球形構造体３ｂ’は、フィン構造体３ｂの変形例であり、フィン構造体の一類型と見なす。
【００２４】
図８Ａを参照すれば、初期形態のフィン構造体３ｂをＥＬＡにより溶融させた後に凝固させる。このような溶融及び凝固により球形構造体３ｂ’は結晶化される。したがって、基板１が結晶性物質である場合には、単結晶フィン構造体が得られる。また、基板１が非結晶性物質で形成された場合には、多結晶シリコンフィン構造体が得られる。
【００２５】
図８Ｂは、図８Ａに示したＥＬＡによる結晶化方法を平面的に図示したものであり、線形レーザービームを一方向（図面では上から下に）に照射して、フィン構造体３ｂを球形構造体３ｂ’に溶融／凝固させて、これによる球形構造体３ｂ’の結晶化が行われる。
【００２６】
図９は、ＥＬＡによる溶融及び凝固を利用し結晶性または多結晶性フィン構造体を形成する方法を示す。この方法は、前述の実施形態において、図５の平坦化過程を経た後に行われる。
【００２７】
平坦化により先端部が露出されたフィン構造体２ｂにエキシマーレーザーを加えると、フィン構造体２ｂが溶融する。そして、エキシマーレーザーが除去されれば、凝固し始めて結晶化が始まる。溶融されたシリコンの凝固は、基板１に接触した部分から進行して、したがって結晶成長がフィン構造体２ｂの下部から上方に進行する。
【００２８】
一方、前記基板１がガラスやプラスチックのような非晶質材料で形成された場合、前記フィン構造体２ｂは、いずれも多結晶シリコンで形成される。
【００２９】
図１０Ａ及び図１０Ｂは、本発明の製造方法により得られたフィントランジスタの縦断面図及び側面図である。
【００３０】
図１０Ａを参照すれば、フィン構造体による活性領域であるフィン構造体３ｂ上にゲート絶縁膜５が形成されている。ゲート絶縁膜５は、基板１及びフィン構造体３ｂの熱的酸化により得られた絶縁膜である。ゲート絶縁膜５上には、ゲート６が形成されている。ゲート６は、図１０Ｂに示したように、フィン構造体３ｂの中間部分に位置し、フィン構造体３ｂの両側は、ソース及びドレインとして利用される。図１０Ｂに示したように、ゲート６の両側には、ゲート６と、その両側のソース及びドレインとの電気的絶縁のための側壁７が形成されている。このような構造のフィントランジスタの製造工程は、フィン構造体３ｂの完成後に公知の方法によって、熱的酸化によるゲート絶縁膜５の形成、ゲート絶縁膜５上にゲート物質の蒸着及びゲート６のパターニング、そして側壁７の形成過程を経る。
【００３１】
前述のフィン構造体及びこれを利用するフィントランジスタの製造方法によって多層構造の製造が可能である。
【００３２】
前記のような過程を経て得られたフィントランジスタ上に前述のフィン構造体の形成が可能である。図１１ないし図１５は、２層構造の素子を製造するフローチャートである。
【００３３】
図１１に示したように、前述の過程を経て得られたフィン構造体３ｂを利用して１層構造のトランジスタアレイ（ＴＦＴｓ）を製造する。この時に、一部のフィン構造体３ｂ”は、トランジスタの製造に利用されず、後述する新たなシリコンシード層の形成に利用される。図１１に示したトランジスタは、図１０Ａに示した構造を持つ。したがって、同一参照符号は同一要素を表す。
【００３４】
図１２に示したように、１層のトランジスタアレイ（ＴＦＴｓ）上にパッシベーション層８を形成し、ここにシード層形成に使われたフィン構造体３ｂ”に対応するウェル８ａを形成する。
【００３５】
図１３に示したように、前記パッシベーション層８上に非晶質シリコン（ａ−Ｓｉ）を蒸着して未だ非晶質状態のシード層９を形成する。
【００３６】
図１４に示したように、ＥＬＡなどにより前記シード層９を結晶化する。この時に結晶化は、ウェル８ａの底でフィン構造体３ｂ”に接触した部分から始まる。したがって、結晶成長方向は、矢印のようにウェル内では垂直方向であり、パッシベーション層８上では横方向である。
【００３７】
図１５に示したように、前記シード層９上に新たなフィン構造体の製造のためのメサ構造体２０を形成した後、この上に非晶質シリコン３０を蒸着する。次いで、前述した図４ないし図６などの過程を経て２層のフィン構造体を得、これを利用して２層のトランジスタアレイを製造する。
【００３８】
図１６は、前述した方法により得られる３層構造のトランジスタアレイ１００、１０１、１０２を示す。
【００３９】
このような本願発明の理解を助けるために、いくつかの模範的な実施形態について、添付図面を参照して説明したが、このような実施形態は単に広範な発明を例示するだけであり、これを制限しないという点を理解されたい。そして、本発明は図示して説明した構造及び配列に限定されないという点を理解されたいが、これは、多様な修正が当業者にとっては可能だからである。
【産業上の利用可能性】
【００４０】
本発明は、半導体メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態によるフィン構造体の製造工程を示す図面である。
【図２】本発明の一実施形態によるフィン構造体の製造工程を示す図面である。
【図３】本発明の一実施形態によるフィン構造体の製造工程を示す図面である。
【図４】本発明の一実施形態によるフィン構造体の製造工程を示す図面である。
【図５】本発明の一実施形態によるフィン構造体の製造工程を示す図面である。
【図６】本発明の一実施形態によるフィン構造体の製造工程を示す図面である。
【図７】本発明による他の実施形態において、半導体層にイオンを注入する工程を示す図面である。
【図８Ａ】本発明のさらに他の実施形態において、フィン構造体を結晶化する方法を示す図面である。
【図８Ｂ】本発明のさらに他の実施形態において、フィン構造体を結晶化する方法を示す図面である。
【図９】本発明のさらに他の実施形態において、フィン構造体を結晶化する方法を示す図面である。
【図１０Ａ】本発明によって製造されたフィントランジスタの概略的な構造を示す縦断面図である。
【図１０Ｂ】本発明によって製造されたフィントランジスタの概略的な構造を示す側面図である。
【図１１】本発明のさらに他の実施形態の多重積層型フィントランジスタの製造工程を概略的に示す図面である。
【図１２】本発明のさらに他の実施形態の多重積層型フィントランジスタの製造工程を概略的に示す図面である。
【図１３】本発明のさらに他の実施形態の多重積層型フィントランジスタの製造工程を概略的に示す図面である。
【図１４】本発明のさらに他の実施形態の多重積層型フィントランジスタの製造工程を概略的に示す図面である。
【図１５】本発明のさらに他の実施形態の多重積層型フィントランジスタの製造工程を概略的に示す図面である。
【図１６】本発明のさらに他の実施形態の多重積層型フィントランジスタの製造工程を概略的に示す図面である。
【符号の説明】
【００４２】
２    メサ構造体
３    非晶質シリコン膜
３ａ  非晶質シリコン膜の第１部分
３ｂ  非晶質シリコン膜の第２部分
３ｃ  非晶質シリコン膜の第３部分
４    キャッピング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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