(57)【要約】【課題】異なる電位で異なる電流供給能力が必要とされる複数のノードを一つの昇圧回路で効率良く駆動するための昇圧回路と、これを備えた半導体記憶装置とを提供する。【解決手段】半導体記憶装置は、コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが１つの行のメモリセルのコントロールゲートに接続された複数のワード線と、列方向に延び、メモリセルのソースまたはドレインに接続された複数のビット線と、複数のワード線から任意のワード線を選択するローデコーダと、複数のビット線から任意のビット線を選択するカラムデコーダと、電源電圧よりも高い電圧を生成する昇圧回路と、ローデコーダと昇圧回路との接続経路上に設けられた第１のスイッチとを備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、
行方向に延び、それぞれが１つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、
列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、
前記複数のワード線から任意のワード線を選択するローデコーダと、
前記複数のビット線から任意のビット線を選択するカラムデコーダと、
電源電圧よりも高い電圧を生成する昇圧回路と、
前記ローデコーダと前記昇圧回路との接続経路上に設けられた第１のスイッチとを備えている半導体記憶装置。
【請求項２】
前記昇圧回路の出力が供給され、入力された書込みデータに応じて前記カラムデコーダにより選択された任意のビット線に書込み電位を出力する書込み回路と、
前記書込み回路および前記第１のスイッチの動作タイミングを制御するコントロール回路とをさらに備えていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記昇圧回路と前記書込み回路の間に電圧レギュレータをさらに備えたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のスイッチは、前記メモリセルへのデータ書込み時に所定の期間導通して前記ローデコーダ内の電源ノードを充電した後、非導通となることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記コントロール回路は、前記第１のスイッチが非導通となった後に昇圧された前記昇圧回路からの出力を選択された前記ワード線に供給するように制御信号を出力することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ローデコーダに負電位を供給する負電位発生回路をさらに備えていることを特徴とする請求項４または５に記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、前記ローデコーダに供給される電位を検知し、検知結果を前記コントロール回路に出力する検知回路をさらに備え、
前記コントロール回路は、前記メモリセルへのデータ書込み時に前記第１のスイッチが非導通状態となった後に前記ローデコーダに供給される電位が所定値以下になった場合、前記第１のスイッチを導通させ、前記ローデコーダ内の電源ノードを充電させることを特徴とする請求項４〜６のうちいずれか１つに記載の半導体記憶装置。
【請求項８】
前記昇圧回路は、入力電圧を昇圧し、第１の昇圧容量を有する第１の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第１の昇圧ブロックと、入力電圧を昇圧し、第２の昇圧容量を有する第２の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第２の昇圧ブロックとを有していることを特徴とする請求項２〜７のうちいずれか１つに記載の半導体記憶装置。
【請求項９】
前記第２の昇圧容量は前記第１の昇圧容量よりも容量が小さく、前記第１の昇圧ブロックの出力部は前記第２の昇圧ブロックの入力部に接続され、
前記第２の昇圧ブロックの出力電位は書込み動作時に前記ローデコーダに供給され、前記第１の昇圧ブロックの出力電位は前記書込み回路を介して選択された前記ビット線に供給されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記昇圧回路は、前記第１の昇圧ブロックと前記第２の昇圧ブロックとを直列に接続させる第２のスイッチと、前記第１の昇圧ブロックの出力部と前記第２の昇圧ブロックの出力部との間に設けられた第３のスイッチとをさらに有しており、前記第２のスイッチおよび前記第３のスイッチにより前記第２の昇圧ブロックは、前記第１の昇圧ブロックと直列に接続するか並列に接続するかが切り替えられることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、
行方向に延び、それぞれが１つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、
列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、
前記複数のワード線から任意のワード線を選択するローデコーダと、
前記複数のビット線から任意のビット線を選択するカラムデコーダと、
入力電圧を昇圧し、第１の昇圧容量を有する第１の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第１の昇圧ブロックと、入力電圧を昇圧し、第２の昇圧容量を有する第２の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第２の昇圧ブロックとを有しており、電源電圧よりも高い第１の電圧と前記第１の電圧より低い第２の電圧とを生成する昇圧回路と、
前記ローデコーダと前記昇圧回路との接続経路上に設けられたスイッチとを備えている半導体記憶装置。
【請求項１２】
入力電圧を昇圧し、第１の昇圧容量を有する第１の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第１の昇圧ブロックと、
入力電圧を昇圧し、第２の昇圧容量を有する第２の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第２の昇圧ブロックとを備え、
電源電圧よりも高い第１の電圧と前記第１の電圧より低い第２の電圧とを生成する昇圧回路。
【請求項１３】
前記第２の昇圧容量は前記第１の昇圧容量よりも容量が小さく、前記第１の昇圧ブロックの出力部は前記第２の昇圧ブロックの入力部に接続され、
前記第２の電圧は前記第１の昇圧ブロックから出力され、
前記第１の電圧は前記第２の昇圧ブロックから出力されることを特徴とする請求項１２に記載の昇圧回路。
【請求項１４】
前記昇圧回路は、前記第１の昇圧ブロックと前記第２の昇圧ブロックとを直列に接続させる第２のスイッチと、前記第１の昇圧ブロックの出力部と前記第２の昇圧ブロックの出力部との間に設けられた第３のスイッチとをさらに有しており、前記第２のスイッチおよび前記第３のスイッチにより前記第２の昇圧ブロックは、前記第１の昇圧ブロックと直列に接続するか並列に接続するかが切り替えられることを特徴とする請求項１２に記載の昇圧回路。
【請求項１５】
コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが１つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、前記複数のワード線から任意のワード線を選択するローデコーダと、前記複数のビット線から任意のビット線を選択するカラムデコーダと、電源電圧よりも高い電圧を生成する昇圧回路と、前記ローデコーダと前記昇圧回路との接続経路上に設けられたスイッチとを備えている半導体記憶装置の駆動方法であって、
前記メモリセルへのデータ書込み時に、前記スイッチを導通状態にして前記ローデコーダ内の電源ノードを充電するステップ（ａ）と、
前記ステップ（ａ）の後、前記スイッチを非導通にして昇圧された前記昇圧回路からの出力を選択された前記ワード線に供給してデータ書込みを行うステップ（ｂ）とを備えている半導体記憶装置の駆動方法。
【請求項１６】
前記半導体記憶装置は、
前記昇圧回路の出力が供給され、入力された書込みデータに応じて前記カラムデコーダにより選択された任意のビット線に書込み電位を出力する書込み回路と、
前記書込み回路および前記第１のスイッチの動作タイミングを制御するコントロール回路と
前記ローデコーダに供給される電位を検知し、検知結果を前記コントロール回路に出力する検知回路とをさらに備え、
前記ステップ（ｂ）は、
前記ローデコーダに選択された前記メモリセルにデータを順次連続的に書き込むステップ（ｂ１）と、
前記ローデコーダに供給される電位が所定値以下になった場合、前記スイッチを導通させ、前記ローデコーダ内の電源ノードを充電させてから前記メモリセルにデータを書込む
ステップ（ｂ２）とを有していることを特徴とする請求項１５に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリなどの半導体記憶装置における印加バイアス発生手段およびその制御方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つであるフラッシュメモリには、大きく分けて、コントロールゲートと半導体基板との間に酸化膜に囲まれた導電性のフローティングゲートを設けたフローティングゲート型と、コントロールゲートと半導体基板との間の絶縁膜が下から酸化膜、窒化膜、酸化膜の順で構成され、窒化膜にトラップされる電荷を記憶情報とするＭＯＮＯＳ型とがある。
【０００３】
ＭＯＮＯＳ型フラッシュメモリは電荷をトラップさせる窒化膜が絶縁膜であるため、局所的に電荷をトラップさせることが可能であり、トラップ層の両端に電荷を蓄積させることにより、１つのメモリセルの異なる領域を用いて２ビットの情報を記憶させることが可能であることから、不揮発性大容量メモリの主流となってきている。
【０００４】
図９は、トラップ層を有するＭＯＮＯＳ型フラッシュメモリセルの断面構造を示す図である。Ｐ型の半導体基板１９００の上部にＮ型のソースまたはドレインとなる不純物拡散領域１９０２、１９０４が設けられ、不純物拡散領域１９０２、１９０４に挟まれるチャネル領域上に第１のシリコン酸化膜１９０６、シリコン窒化膜１９０８、第２のシリコン酸化膜１９１０および導電性のコントロールゲート１９１２が順に形成されている。
【０００５】
シリコン窒化膜１９０８はトラップ層として動作し、電荷をトラップすることで情報を記憶する。図９に示すように、シリコン窒化膜１９０８の両端の２箇所を、電荷をトラップするための領域１９１４、１９１６とすることにより、２ビットの情報を１つのメモリセルに記憶させることが可能となっている。
【０００６】
このように、１つのメモリセルの異なる２つの領域に局所的に電荷をトラップさせるため、ＭＯＮＯＳ型フラッシュメモリにおいては、書込みメカニズムとしてチャネルホットエレクトロンを用いたトラップ層への電子注入（ＣＨＥ書込み）が、また消去メカニズムとしては、シリコン窒化膜１９０８の両端にトラップされた電荷を中和させるためにバンド・バンド間トンネリング（ＢＴＢＴ注入）を用いた正孔注入が主流となっている。
【０００７】
表１は、各動作モードにおけるＭＯＮＯＳ型メモリセルへの印加電圧を示すものである。ここで、ソースおよびドレイン端子は、各動作モードでの電位関係および電流の方向を基準として定義しており、たとえば、同一メモリセルにおけるソースおよびドレイン端子は、読み出し動作モードと書込みモードで入れ替わる端子定義となっている。また、読み出し、書込みベリファイおよび消去ベリファイ動作時のソース電位であるセンス電位は、読み出しメモリセルのソースとなる選択ビット線が、選択されたメモリセルのセル電流により充電された電位を表している。
【０００８】
【表１】
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【０００９】
書込み動作においては、ＣＨＥ書込みのためにコントロールゲートへ１０Ｖ程度の高電圧を与え、ドレインには書込みサイクル毎に４Ｖから７Ｖ程度まで順次ステップアップするステップ電圧を与える。消去動作においては、ＢＴＢＴ注入のためにコントロールゲートへ−４．５Ｖ程度の負電圧を与える。ドレインには消去サイクル毎に４Ｖから７Ｖ程度まで順次ステップアップするステップ電圧を与える。読み出し動作時には、必要なセル電流を得るために、コントロールゲートへは４Ｖ程度、ドレインへは１．３Ｖ程度の電圧を与える。
【００１０】
図１０は書込み動作での、メモリセルへの電圧印加タイミングを示す図である。時刻ｔ１で、書込み動作を制御するための書込み信号Ｃｏ＿ＷＥが“Ｌ”レベルとなり書込みモードに設定されると、コントロールゲート電位ＶＣＧを１０Ｖ程度の高電位に設定する。次いで、コントロールゲート電位ＶＣＧが１０Ｖ程度に設定される時刻ｔ２では、ドレイン電位ＶＢＬを４Ｖ程度に設定する。
【００１１】
次に、時刻ｔ３で書込み信号Ｃｏ＿ＷＥが“Ｈ”レベルとなり１回の書込みサイクルが終了すると、コントロールゲート電位ＶＣＧは書込みベリファイを行うために６Ｖ程度の電位に設定され、書込み動作時に４Ｖ程度の電位が印加されたドレイン端子は、書込みベリファイ時にはソース端子として用いられ、ソース電位ＶＢＬは０Ｖに設定される。また、図示していないドレイン電圧は１．３Ｖ程度の電圧に設定される。
【００１２】
書込みベリファイ動作で、書込みレベルが目標に未到達と判断されると時刻ｔ１からの書込みサイクルが繰り返される。このとき、ドレイン電位ＶＢＬは１ステップ高い電位に設定される。
【００１３】
このように、書込み動作において、コントロールゲート電位をドレイン電位に先駆けて設定するのは、コントロールゲート電位が立ち上がる過渡的な電位状態で書込み動作が行われ、電子のトラップ領域が広がってしまうことによる、エンデュランス特性の悪化を生じさせてしまうため、コントロールゲート電位が目標電位に設定された後に書込み動作を開始させるためである。
【００１４】
図１１（ａ）はメモリセルを示す図であり、（ｂ）〜（ｄ）は、表１に示す各動作モードでメモリセル１２００に印加する電位を生成するために必要となる昇圧回路とレギュレータの種類を示す回路図である。図１１（ｂ）に示す読み出し、書込みベリファイおよび消去ベリファイ動作において、ドレインに印加する１．３Ｖ程度の電位は、電源電圧（ＶＤＤ）を基にしてビット線電位発生回路１１０４で生成され、読み出しバイアストランジスタ１１０５を介して与えられる。４〜６Ｖ程度のゲート電圧は、電源電圧よりも高い電位を発生するＨＶ昇圧回路１１００により生成されたＨＶ電位を基に、ゲート電位レギュレータ１１０６による電位設定を受けて与えられる。
【００１５】
また、図１１（ｃ）に示す書込み動作において、ＨＶ昇圧回路１１００により生成されたＨＶ電位を基に、ドレイン電位レギュレータ１１０８によりドレインに印加する４〜７Ｖ程度のステップ電位を設定する。１０Ｖ程度のコントロールゲート電位は、ＨＶ昇圧回路１１００よりもさらに高い電位を生成するＨＨＶ昇圧回路１１０２により生成されたＨＨＶ電位により与えられる。
【００１６】
また、図１１（ｄ）に示す消去動作においては、書込み動作と同様に、ＨＶ昇圧回路１１００により生成されたＨＶ電位を基に、ドレイン電位レギュレータ１１０８によりドレインに印加する４〜７Ｖ程度のステップ電位を設定する。さらに、コントロールゲートへ印加する−４．５Ｖ程度の電位は、負電位発生回路１１１０により生成する。
【００１７】
図１２は、図９に示すＭＯＮＯＳ型セルを用いたフラッシュメモリ１３００の回路構成例を示すものであり、メモリセルアレイ１４０２として、大容量メモリに適した仮想接地アレイ（ＶＧＡ）構成を適用した場合を示している。
【００１８】
メモリセルアレイ１４０２はマトリクス状に配置されたメモリセルから構成される。同一行のメモリセルのコントロールゲート同士は共通のワード線ＷＬ０、ＷＬ１に接続されており、入力アドレスに応じてローデコーダ１４１４により任意のワード線が選択される。同一列のメモリセルのソース同士およびドレイン同士は互いに接続され、ビット線ＢＬ０〜ＢＬ３に接続されており、入力アドレスに応じてカラムデコーダ１４１６が出力する選択信号ＹＧ０〜ＹＧ３により制御されるカラム選択ゲート１４０６、および、入力アドレスに応じてソース・ドレインデコーダ１４１８が出力する選択信号ＳＤ０、ＳＤ１により制御されるソース・ドレイン選択ゲート１４０７により、任意のビット線が選択される。
【００１９】
読み出し、書込みベリファイおよび消去ベリファイ動作においては、ＨＨＶ昇圧回路１１０２および負電位発生回路１１１０はその動作を停止しており、ＨＨＶ昇圧回路１１０２の出力電位は電源電位に、負電位発生回路１１１０の出力電位は接地電位とされている。選択されたメモリセルのコントロールゲートに印加する４〜６Ｖ程度の電位は、ＨＶ昇圧回路１１００により生成された電源電圧よりも高いＨＶ電位を基に、ゲート電位レギュレータ１１０６により設定される。マルチプレクサ１４２２が、この電位を選択してローデコーダ１４１４の正側電源ノードの電位として与えることにより、選択ワード線の電位として４〜６Ｖ程度の電位を設定する。選択メモリセルのドレインに印加する１．３Ｖ程度の電位は、電源電圧を基にしてビット線電位発生回路１１０４により生成された電位を用いて、読み出しバイアストランジスタ１１０５、ソース・ドレイン選択ゲート１４０７およびカラム選択ゲート１４０６を介して与えられる。メモリセルからの記憶データ読み出しは、カラム選択ゲート１４０６およびソース・ドレイン選択ゲート１４０７を介して選択されたビット線の電位を、センスアンプ１４０８によりリファレンス電位ＶＲＥＦと比較することにより行われ、比較結果がＳｏｕｔとして外部に出力される。
【００２０】
書込み動作においては、ＨＶ昇圧回路１１００およびＨＨＶ昇圧回路１１０２を動作状態とし、負電位発生回路１１１０はその動作を停止し、その出力電位は接地電位とされている。選択メモリセルのコントロールゲートに印加する１０Ｖ程度の電位は、マルチプレクサ１４２２によりＨＨＶ昇圧回路１１０２の出力電位を選択してローデコーダ１４１４の正側電源ノードの電位として与えられることにより、選択されたワード線の電位として設定される。選択されたメモリセルのドレインに与える４〜７Ｖ程度の電位は、ＨＶ昇圧回路１１００の出力電位を受けてドレイン電位レギュレータ１１０８が設定した電位を受ける書込み回路１４１２の出力を、ソース・ドレイン選択ゲート１４０７およびカラム選択ゲート１４０６を介して選択されたビット線に与えることにより設定する。このとき、カラムデコーダ１４１６およびソース・ドレインデコーダ１４１８の電源電圧としては、マルチプレクサ１４２４により選択されたＨＨＶ昇圧回路１１０２の出力電位が供給されており、カラム選択ゲート１４０６およびソース・ドレイン選択ゲート１４０７の選択制御信号電位はＨＨＶ昇圧回路１１０２の出力電位とされる。これにより、書込み回路１４１２の出力である４〜７Ｖ程度の電位を効率良くビット線に伝えることができる。選択メモリセルのソースは、ソース・ドレイン選択ゲート１４０７およびカラム選択ゲート１４０６を介して選択されるビット線に接続されたスイッチ１４１０を導通状態とすることにより接地する。
【００２１】
消去動作においては、ＨＶ昇圧回路１１００、ＨＨＶ昇圧回路１１０２および負電位発生回路１１１０が動作状態とされる。選択されたメモリセルのコントロールゲートに印加する−４．５Ｖ程度の負電位は、ローデコーダ１４１４の負側電源電位に負電位発生回路１１１０の出力が供給されることにより、選択ワード線の電位として設定される。選択メモリセルのドレインに与える４〜７Ｖ程度の電位は、書込み回路１４１２の出力を、ソース・ドレイン選択ゲート１４０７およびカラム選択ゲート１４０６を介して選択されたビット線に与えることにより設定する。書込み回路１４１２は、ＨＶ昇圧回路１１００の出力電位を受けるドレイン電位レギュレータ１１０８によって設定された電位を受ける。このとき、カラムデコーダ１４１６およびソース・ドレインデコーダ１４１８の電源電圧は、書込み動作時と同様に、マルチプレクサ１４２４により選択されたＨＨＶ昇圧回路１１０２の出力電位である。選択されたメモリセルのソースは、ソース・ドレイン選択ゲート１４０７およびカラム選択ゲート１４０６を介して選択されるビット線に接続されたスイッチ１４１０を遮断状態とすることによりフローティングとする。
【００２２】
これらの各動作モードでの昇圧回路およびマルチプレクサの切り替え等の電圧発生制御、およびタイミング制御等は、コントローラ１４２６から出力される内部制御信号に基づいて行われる。
【００２３】
図１１（ｃ）に示すように、フラッシュメモリは書換え動作に複数種類の高電圧を必要とするため、ＨＶ昇圧回路１１００、ＨＨＶ昇圧回路１１０２および負電位発生回路１１１０の複数の昇圧回路を必要とする。このため、他のメモリに比べメモリセルアレイ以外の周辺回路のサイズが大きく、特に、メモリ容量が小さなチップにおいては、チップサイズにおける周辺回路のサイズ占有率が大きく、コスト増大の要因となっている。そこで、不揮発性メモリにおける昇圧回路によるチップサイズの増加を抑制するために、複数の電圧をひとつの昇圧回路で発生する技術が特許文献１〜３に記載されている。
【特許文献１】特開２００１−３３８４９３号公報
【特許文献２】特開２００５−１７６５９０号公報
【特許文献３】特開２００５−２６７７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
ＣＨＥ書込みを採用するＭＯＮＯＳ型フラッシュメモリにおけるＨＨＶ昇圧回路１１０２は、１０Ｖ程度と非常に高い電圧を発生する必要があるが、駆動するノードはメモリセルのコントロールゲートであって、容量性負荷である。したがって、ＨＨＶ昇圧回路１１０２としては、図１３中の線Ａで示されるような出力電位−負荷電流特性を示し、駆動電流が小さい場合に１０Ｖ以上の高電圧を発生可能とする回路構成が採られる。例えば、小さな昇圧容量を備えた昇圧ユニットを多数段直列接続した回路構成が適用される。
【００２５】
一方、ＨＶ昇圧回路１１００は、メモリセルの書込みチャネル電流を供給するためにドレインに印加する７Ｖ程度の電圧を生成するものであり、図１３中の線Ｂに示すように、必要な駆動電流（図の例では２ｍＡ）を供給した状態で７Ｖ以上の電圧を生成する必要がある。ＨＶ昇圧回路１１００内の昇圧段数はＨＨＶ昇圧回路１１０２よりも少ないが、必要な電流駆動能力を満たすために、大きな昇圧容量を備えた回路構成が適用される。
【００２６】
したがって、ＨＨＶ昇圧回路１１０２とＨＶ昇圧回路１１００とを一つの昇圧回路で兼用する場合には、一つの昇圧回路で書込み動作に必要とされる１０Ｖ程度と、４〜７Ｖ程度の電位をそれぞれ出力する必要があり、線Ｃに示すように、必要な駆動電流を供給した状態でも、ゲートに印加する１０Ｖ以上の電位を発生できる特性が要求される。そのため、上記の２つの特性を併せ持たせる場合、昇圧段数が多く、かつ、必要な電流駆動能力を満たすために、大きな昇圧容量を備えた昇圧回路の構成をとることが必要となる。このように、ＨＨＶ昇圧回路１１０２が発生する電位と、ＨＶ昇圧回路１１００が発生する電位とを一つの昇圧回路で発生する構成とする場合においては、昇圧回路の規模が大きくなり、チップサイズ削減の効果が小さいか、あるいは、一つの昇圧回路にすることにより、チップサイズが増加してしまうといった不具合がある。
【００２７】
本発明の目的は、異なる電位で異なる電流供給能力が必要とされる複数のノードを一つの昇圧回路で効率良く駆動するための昇圧回路と、これを備えた半導体記憶装置とを提供することにある。
【課題を解決するための手段】
【００２８】
上記課題を解決するため、本発明の第１の半導体記憶装置は、コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが１つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、前記複数のワード線から任意のワード線を選択するローデコーダと、前記複数のビット線から任意のビット線を選択するカラムデコーダと、電源電圧よりも高い電圧を生成する昇圧回路と、前記ローデコーダと前記昇圧回路との接続経路上に設けられた第１のスイッチとを備えている。
【００２９】
この構成により、第１のスイッチを書込み時に適宜導通させることでローデコーダ内の電源ノードを充電できるので、第１のスイッチを非導通とした状態でデータ書込みに必要な高電圧を直接コントロールゲートに出力する必要が無くなり、回路面積の増大を抑えつつ、昇圧した電圧をコントロールゲートに供給し、所定の電圧をビット線に供給することが可能となる。
【００３０】
なお、ローデコーダやカラムデコーダ、第１のスイッチなどの動作を制御するコントロール回路がさらに設けられていてもよい。
【００３１】
本発明の第２の半導体記憶装置は、コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが１つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、前記複数のワード線から任意のワード線を選択するローデコーダと、前記複数のビット線から任意のビット線を選択するカラムデコーダと、入力電圧を昇圧し、第１の昇圧容量を有する第１の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第１の昇圧ブロックと、入力電圧を昇圧し、第２の昇圧容量を有する第２の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第２の昇圧ブロックとを有しており、電源電圧よりも高い第１の電圧と前記第１の電圧より低い第２の電圧とを生成する昇圧回路と、前記ローデコーダと前記昇圧回路との接続経路上に設けられたスイッチとを備えている。
【００３２】
この構成により、昇圧回路は２種類の異なる大きさの電圧を供給することが可能となっている。
【００３３】
本発明の昇圧回路は、入力電圧を昇圧し、第１の昇圧容量を有する第１の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第１の昇圧ブロックと、入力電圧を昇圧し、第２の昇圧容量を有する第２の昇圧ユニットが直列に複数段接続されてなり、出力部を有する第２の昇圧ブロックとを備え、電源電圧よりも高い第１の電圧と前記第１の電圧より低い第２の電圧とを生成する。
【００３４】
この昇圧回路は２種類の大きさの電圧を出力することができるので、例えば半導体記憶装置用の昇圧回路として好ましく用いられる。
【００３５】
本発明の半導体記憶装置の駆動方法は、コントロールゲートを有し、情報を保持するメモリセルが行列状に複数個配置されてなるメモリセルアレイと、行方向に延び、それぞれが１つの行の前記メモリセルの前記コントロールゲートに接続された複数のワード線と、列方向に延び、前記メモリセルのソースまたはドレインに接続された複数のビット線と、前記複数のワード線から任意のワード線を選択するローデコーダと、前記複数のビット線から任意のビット線を選択するカラムデコーダと、電源電圧よりも高い電圧を生成する昇圧回路と、前記ローデコーダと前記昇圧回路との接続経路上に設けられたスイッチとを備えている半導体記憶装置の駆動方法であって、前記メモリセルへのデータ書込み時に、前記スイッチを導通状態にして前記ローデコーダ内の電源ノードを充電するステップ（ａ）と、前記ステップ（ａ）の後、前記スイッチを非導通にして昇圧された前記昇圧回路からの出力を選択された前記ワード線に供給してデータ書込みを行うステップ（ｂ）とを備えている。
【００３６】
ステップ（ａ）によりローデコーダ内の電源ノードが充電されることにより、昇圧回路の出力電圧以上の電圧をコントロールゲートに供給することができるので、昇圧回路の面積を従来よりも小さくすることができる。また、昇圧回路の出力をビット線に供給することもできるので、１つの昇圧回路で半導体記憶装置を駆動することが可能となる。
【発明の効果】
【００３７】
本発明の半導体記憶装置によれば、異なる電位で異なる電流供給能力が必要な複数のノードを、一つの昇圧回路で駆動することを可能とし、且つ半導体記憶装置のサイズ縮小を可能とする。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について図面を参照しながら説明する，なお以下の実施形態はあくまで一例であり、必ずしもこの形態に限定されるものではない。
【００３９】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体記憶装置において、メモリセル１００を示す図であり、（ｂ）〜（ｄ）は、各動作モードでメモリセル１００に印加する電位を生成するために必要となる昇圧回路とレギュレータを示す図である。メモリセル１００はＭＯＮＯＳなどのフラッシュメモリであり、各動作モードで各部に印加される電位は例えば従来例と同じく表１に示す電位となっている。
【００４０】
図１（ｂ）に示すように、読み出し、書込みベリファイおよび消去ベリファイ動作において、ドレインに印加する１．３Ｖ程度の電位は、ビット線電位発生回路１０４により電源電圧を基にして生成された電位を読み出しバイアストランジスタ１０５を介して与える。４〜６Ｖ程度のゲート電圧は、電源電圧よりも高い電位を発生する正昇圧回路１０２により生成された正昇圧電位を基にして、ゲート電位レギュレータ１０６により電位設定を行う。
【００４１】
図１（ｃ）に示す書込み動作において、１０Ｖ程度のコントロールゲート電位は、正昇圧回路１０２により生成された正昇圧電位がスイッチ１１２を介して与えられ、ドレインに印加する４〜７Ｖ程度のステップ電位は、正昇圧回路１０２により生成された正昇圧電位を基に、ドレイン電位レギュレータ１０８により設定する。コントロールゲートに印加される１０Ｖ程度の電位は、容量１１４により、スイッチ１１２が開放とされる期間においても維持される。
【００４２】
図１（ｄ）に示す消去動作においては、書込み動作と同様に、正昇圧回路１０２により生成された正昇圧電位を基に、ドレイン電位レギュレータ１０８が、ドレインに印加する４〜７Ｖ程度のステップ電位を設定する。コントロールゲートへ印加する−４．５Ｖ程度の電位は、負電位発生回路１１０により生成されたＮＶ電位より与える。
【００４３】
本実施形態の半導体記憶装置が図１１に示す従来例と異なるのは、図１（ｃ）に示すように書込み動作時に用いられる昇圧回路が一つである点と、正昇圧回路１０２とコントロールゲートの間にスイッチ１１２と容量１１４を備えている点である。
【００４４】
図２は、本実施形態の半導体記憶装置における、書込み時の動作タイミングを示す図である。時刻ｔ１で、書込み制御信号Ｃｏ＿ＷＥが“Ｌ”レベルとなり書込みモードに設定されると、正昇圧回路１０２に入力される正昇圧回路制御信号Ｃｏ＿ＨＨＶが“Ｈ”レベルとなり、正昇圧回路１０２が昇圧を開始し、その出力電位ＶＨＨＶが上昇する。このとき、スイッチ１１２の制御信号Ｃｏ＿ＳＷは“Ｈ”レベルであって、スイッチ１１２は導通状態であり、コントロールゲート電位ＶＣＧを正昇圧回路１０２の出力ＶＨＶＶと同様に１０Ｖ程度の高電圧にするために容量１１４の電位が１０Ｖ程度になるように充電する。
【００４５】
次に、容量１１４が１０Ｖ程度の高電圧に充電される時刻ｔ２でスイッチ１１２の制御信号Ｃｏ＿ＳＷが“Ｌ”レベルに変化し、スイッチ１１２が開放状態とされるとともに、ドレイン電位レギュレータの制御信号Ｃｏ＿Ｄｒｅｇが“Ｈ”レベルとされ、メモリセルのドレインにＣＨＥ書込みのためのステップ電圧である４Ｖ程度の電圧がＶＢＬのように印加される。この電圧印加状態では、書込みメモリセルにＣＨＥ書込みのためのチャネル電流がドレイン電位レギュレータ１０８を介して正昇圧回路１０２から供給される。正昇圧回路１０２がチャネル電流を供給すると、正昇圧回路１０２の出力電位ＶＨＶＶは電位が降下するが、メモリセルのコントロールゲートの電位ＶＣＧは容量１１４に充電された電荷により１０Ｖ程度の高電圧を維持している。
【００４６】
次に、時刻ｔ３で書込み制御信号Ｃｏ＿ＷＥが“Ｈ”レベルとなり１回の書込みサイクルが終了すると、コントロールゲート電位ＶＣＧはゲート電位レギュレータ１０６の設定により、書込みベリファイを行うために６Ｖ程度とされる。電位ＶＢＬは読み出し動作においてはソース電位となるため０Ｖに設定される。書込みベリファイにおいて、書込みレベルが目標に未到達と判断されると、時刻ｔ４を開始時刻として、時刻ｔ１からで説明した書込みサイクルが繰り返され、このとき、ドレイン電位ＶＢＬは１ステップ高い電位に設定される。
【００４７】
このように、ＣＨＥ書込みのためにメモリセルへチャネル電流を供給する必要がある時刻ｔ２〜ｔ３期間（図２参照）においては、コントロールゲートへ印加する１０Ｖ程度の電位を、容量１１４に充電された電荷により供給することができる。これにより、正昇圧回路１０２に必要とされる出力電位は、コントロールゲートに印加する電位より低くてもよく、メモリセルのソースへ印加する４〜７Ｖ以上であれば良いことになる。したがって、正昇圧回路１０２に必要とされる昇圧出力−負荷電流特性は、図３に示す破線Ｄを満たしていれば良いことなる。ここで、実線Ｃは、図１３で示した従来例における昇圧出力−負荷電流特性を示したものであり、破線Ｄに示す特性を実現する昇圧回路においては、実線Ｃに示す特性を実現する場合に比べて、電流駆動能力を小さな値に設定することが可能となり、昇圧容量を小さくすることができる。このため、本実施形態の半導体記憶装置においては、従来例よりも小さなサイズで正昇圧回路１０２を実現することができる。
【００４８】
（第２の実施形態）
図１（ｂ）〜（ｄ）では、各動作モードを実現する回路構成例を示したが、本発明の第２の実施形態として、面積増加をともなわずに図１（ｂ）〜（ｄ）に示す動作モードを実現できる半導体記憶装置について説明する。
【００４９】
図４は、図９に示すＭＯＮＯＳ型セルを用いた本実施形態のフラッシュメモリ（半導体記憶装置）４００の主要部回路構成例を示す図である。なお、複数のワード線を個別に区別する必要がない場合には「ワード線ＷＬ」と表記し、複数のビット線を個別に区別する必要がない場合には「ビット線ＢＬ」と表記するものとする。
【００５０】
図４に示すように、本実施形態の半導体記憶装置は、情報を保持するメモリセルが行列状に多数配置されてなるメモリセルアレイ４０２と、行方向に延び、それぞれが１つの行のメモリセルの各コントロールゲートに接続された複数のワード線ＷＬ０、ＷＬ２と、列方向に延び、メモリセルのソースまたはドレインに接続された複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３と、ワード線ＷＬに接続され、任意の行のメモリセルを選択するローデコーダ４１４と、ビット線ＢＬに接続され、カラムデコーダ４１６により制御されたカラム選択ゲート４０６と、ソース・ドレインデコーダ４１８により制御され、カラム選択ゲート４０６を介してビット線ＢＬに接続されるソース・ドレイン選択ゲート４０７と、読み出しバイアストランジスタ１０５を介してメモリセルのソースまたはドレインに電位を供給する書込み回路４１２と、書込み回路４１２に電位を供給するドレイン電位レギュレータ１０８と、ローデコーダ４１４に負電位を供給する負電位発生回路１１０と、ローデコーダ４１４に正昇圧回路１０２またはゲート電位レギュレータ１０６のいずれかの出力電位を選択して供給するマルチプレクサ４２２と、ローデコーダ４１４とマルチプレクサ４２２との間に介設されたスイッチ１１２と、メモリセルのコントロールゲートに供給する電位を設定するゲート電位レギュレータ１０６と、ソース・ドレインデコーダ４１８およびカラムデコーダ４１６に電位を供給するマルチプレクサ４２４と、マルチプレクサ４２４、ゲート電位レギュレータ１０６、マルチプレクサ４２２、およびドレイン電位レギュレータ１０８に駆動電位を供給する正昇圧回路１０２と、ローデコーダ４１４に供給される電位を検知する検知回路４２８と、検知回路４２８の出力を受けるコントロール回路４２６とを備えている。
【００５１】
図４に示すメモリセルアレイ４０２としては、図１２に示す従来例と同様に大容量メモリに適した仮想接地アレイ（ＶＧＡ）構成を適用したものを示している。
【００５２】
動作時には入力アドレスに応じてローデコーダ４１４により任意のワード線が選択される。また、入力アドレスに応じてカラムデコーダ４１６が出力する選択信号ＹＧ０〜ＹＧ３によりカラム選択ゲート４０６は制御される。入力アドレスに応じてソース・ドレインデコーダ４１８が出力する選択信号ＳＤ０、ＳＤ１によりソース・ドレイン選択ゲート４０７が制御される。カラムデコーダ４１６、カラム選択ゲート４０６、ソース・ドレイン選択ゲート４０７により、任意のビット線が選択される。
【００５３】
読み出し、書込みベリファイおよび消去ベリファイ動作においては、負電位発生回路１１０はその動作を停止しており、出力電位は接地電位とされている。選択メモリセルのコントロールゲートに印加する４〜６Ｖ程度の電位は、正昇圧回路１０２により生成された電源電圧よりも高いＶＨＨＶ電位を基に、ゲート電位レギュレータ１０６により設定されている。マルチプレクサ４２２により４〜６Ｖの電位を選択してローデコーダ４１４の正側電源ノードの電位として与えることにより、選択されたワード線の電位として４〜６Ｖの電位が設定される。また、読み出し、書込みベリファイおよび消去ベリファイ動作期間においては、スイッチ１１２は導通状態に設定されている。選択メモリセルのドレインに印加する１．３Ｖ程度の電位は、電源電圧を基にしてビット線電位発生回路１０４により生成された電位から、読み出しバイアストランジスタ１０５、ソース・ドレイン選択ゲート４０７およびカラム選択ゲート４０６を介して与えられる。メモリセルからの記憶データ読み出しは、カラム選択ゲート４０６およびソース・ドレイン選択ゲート４０７を介して選択されたビット線ＢＬの電位を、センスアンプ４０８によりリファレンス電位ＶＲＥＦと比較することにより読み出し、結果をＳｏｕｔとして出力する。
【００５４】
書込み動作においては、負電位発生回路１１０はその動作を停止し、その出力電位は接地電位とされている。書込み動作が開始されると、ローデコーダ４１４の正側電源ノードには、マルチプレクサ４２２により正昇圧回路１０２の出力電位が選択されて、導通状態に設定されたスイッチ１１２を介して与えられる。正昇圧回路１０２の出力電位は、ローデコーダ４１４の正側電源ノードを１０Ｖ程度に充電する。入力アドレス信号に応じたローデコーダ４１４の選択動作により、選択されたメモリセルのコントロールゲートに１０Ｖ程度の電位が印加される。
【００５５】
選択メモリセルのドレインに４〜７Ｖ程度の電位を印加するには、スイッチ１１２を遮断状態に設定し、ローデコーダ４１４の正側電源ノードを正昇圧回路１０２のから切り離した状態とした後に、正昇圧回路１０２の出力電位を受けてドレイン電位レギュレータ１０８により設定した電位を書込み回路４１２に出力する。そして、書込み回路４１２からの出力電位を、ソース・ドレイン選択ゲート４０７およびカラム選択ゲート４０６を介して選択されたビット線に与える。このとき、カラムデコーダ４１６およびソース・ドレインデコーダ４１８の電源電圧としては、マルチプレクサ４２４により選択された正昇圧回路１０２の出力電位が供給されており、カラム選択ゲート４０６およびソース・ドレイン選択ゲート４０７の選択制御信号電位は正昇圧回路１０２の出力電位となっている。これにより、書込み回路４１２の出力である４〜７Ｖ程度の電位を効率良くビット線に伝えることができる。選択されたメモリセルのソースは、ソース・ドレイン選択ゲート４０７およびカラム選択ゲート４０６を介して選択されるビット線に接続されたスイッチ４１０を導通状態とすることにより接地する。ここで、メモリセルにチャネル電流を供給して、ＣＨＥ書込み動作を行う期間である、時刻ｔ２〜ｔ３（図２参照）の間において、選択メモリセルのコントロールに印加される１０Ｖ程度の電位は、スイッチ１１２を開放状態とし、ローデコーダ４１４の正側電源ノードに充電された電荷により保持するが、このような動作であっても書込み動作には影響がないことを以下に説明する。
【００５６】
図５は、ローデコーダ４１４を構成するワード線１本分の選択回路構成例を示す図である。選択回路５００は、入力アドレスをデコードするデコード部５０２、デコード部５０２の出力の電位を昇圧電位へ変換するためのレベルシフタ部５０４および、ワード線を駆動するためのドライバ部５０６により構成されている。
【００５７】
デコード部５０２は入力アドレスをデコードするＮＡＮＤ回路５０８で構成されており、一般的には、外部電源電位ＶＤＤで動作するよう構成されている。レベルシフタ部５０４は、昇圧電位が印加される正側電源ノード５２８と、接地電位または負電位が印加される負側電源ノード５２６との間に配置されたＰチャネル型トランジスタ５１６、５１８およびＮチャネル型トランジスタ５１２、５１４と、外部電源電位ＶＤＤで動作するインバータ５１０とにより構成されている。ドライバ部５０６は、正側電源ノード５２８と負側電源ノード５２６との間に直列に接続された高耐圧Ｐチャネル型トランジスタ５２２およびＮチャネル型トランジスタ５２０で構成されている。
【００５８】
トランジスタ５１２、５１４、５１６、５１８、５２０、５２２には昇圧電位が印加されるため、高耐圧構造が用いられているとともに、負電圧を用いた動作を実現するために、トリプルウェルプロセスを用いて形成されており、Ｐチャネル型トランジスタはＮウェル内に、Ｎチャネル型トランジスタはＰウェル内に形成されるとともに、ＮウェルおよびＰウェルは深いＮウェル内に形成される。
【００５９】
図５で示すように、Ｐチャネルトランジスタの基板となるＮウェルと、深いＮウェル５２４は正側電源ノード５２８に接続されており、この選択回路５００はワード線と同数配置される。そのために、正側電源ノード５２８の寄生容量はワード線の数にも依存するが、数百ｐＦの値となる。この寄生容量に充電された電荷を放電させるのは、正側電源ノード５２８から流れるリーク電流のみであり、図２に示す時刻ｔ２〜ｔ３の書込み期間内での正側電源ノード５２８の電位降下ΔＶは以下の式（１）で示す値となる。
【００６０】
ΔＶ＝ＩＬ＊ｔＰ／Ｃｓ−−−−−−−−−−−（１）
ここで、ＩＬは正側電源ノード５２８のリーク電流であり、ｔＰは時刻ｔ２〜ｔ３の書込み時間であり、Ｃｓは正側電源ノード５２８の寄生容量を意味するものとする。
【００６１】
ＩＬ＝１μＡ、ｔＰ＝１０μｓ、Ｃｓ＝５００ｐＦの場合には、ΔＶ＝２０ｍＶとなり、選択されたメモリセルのコントロールゲート電位がΔＶ＝２０ｍＶ変動したとしても、書込み動作には影響のない値である。
【００６２】
消去動作においては、正昇圧回路１０２および負電位発生回路１１０が動作状態とされる。選択されたメモリセルのコントロールゲートに印加する−４．５Ｖ程度の負電位は、ローデコーダ４１４の負側電源電位に負電位発生回路１１０の出力が供給されることにより、選択されたワード線の電位として設定される。選択されたメモリセルのドレインに与える４〜７Ｖ程度の電位は、正昇圧回路１０２の出力電位を受けてドレイン電位レギュレータ１０８により設定した電位を受ける書込み回路４１２の出力を、ソース・ドレイン選択ゲート４０７およびカラム選択ゲート４０６を介して選択されたビット線に与えることにより設定する。このとき、カラムデコーダ４１６およびソース・ドレインデコーダ４１８の電源電圧としては、書込み動作時と同様に、マルチプレクサ４２４により選択された正昇圧回路１０２の出力電位が供給されている。選択されたメモリセルのソースは、ソース・ドレイン選択ゲート４０７およびカラム選択ゲート４０６を介して選択されるビット線に接続されたスイッチ４１０を遮断状態とすることによりフローティングとする。
【００６３】
これらの各動作モードでの昇圧回路およびマルチプレクサの切り替え等の電圧発生制御、およびタイミング制御等は、コントロール回路４２６から出力される内部制御信号に基づいて行われる。
【００６４】
以上説明したように、ＣＨＥ書込み動作時において、ローデコーダの正側電源ノードを１０Ｖ程度になるように充電した後に、昇圧回路から切り離すことにより、昇圧回路がＣＨＥ書込み動作のためのメモリセルチャネル電流を供給する時に維持すべき出力電圧を、選択されたメモリセルのドレインに印加する４〜７Ｖ程度と低い値に設定することができる。このため、ＣＨＥ書込みでチャネル電流を供給している間に正昇圧回路１０２から１０Ｖ程度の高い電圧を出力する必要がなくなるため、書込み動作に必要となる選択メモリセルのコントロールゲートへ印加する１０Ｖ程度の電圧と、ドレインに印加する４〜７Ｖ程度の電圧を一つの昇圧回路で生成することができる。また、この場合においても、昇圧回路の面積増加を抑制することができる。加えて、コントロールゲートへ印加する１０Ｖ程度の電圧を保持するために必要な容量は、ローデコーダ４１４の正側電源ノード５２８に必然的に存在する寄生容量などを用いることが可能であるため、保持容量のための面積を新たに追加する必要はない。
【００６５】
（第３の実施形態）
図１および図４で説明したように、書込み動作時に選択されたメモリセルのコントロールゲートへ与える１０Ｖ程度の電位と、チャネル電流を供給するために選択されたメモリセルのドレインへ与える４〜７Ｖ程度の電位とを一つの昇圧回路で供給するメモリ構成とする場合での、効率的な電圧発生を可能とする昇圧回路構成例を以下に説明する。
【００６６】
図６（ａ）は、本発明の第３の実施形態に係る昇圧回路の構成を示す回路図である。同図に示す昇圧回路は、必要駆動電流は小さいが比較的高い昇圧電位と、必要駆動電流が大きいが、比較的低い昇圧電位とを発生することができる。
【００６７】
図６（ａ）に示すように、本実施形態の昇圧回路６００は、昇圧ユニット６０２−１〜６０２−５が複数段直列に接続された構成を有している。昇圧ユニット６０２−１〜６０２−５はそれぞれ、図６（ｂ）に示す回路構成となっており、電荷転送トランジスタ６０８およびポンピング容量６１２と、電荷転送トランジスタ６０８のゲート電位を昇圧するための、トランジスタ６１０および昇圧容量６１４とから成る。ポンピング容量６１２および昇圧容量６１４には図６（ｃ）に示す２相ずつのクロック（ＣＬＫ１／ＣＬＫ４とＣＬＫ２／ＣＬＫ３）が入力される。
【００６８】
図４で示す正昇圧回路１０２を、図６（ａ）示す昇圧回路６００の構成とすると、図２で示す書込み動作を行う時刻ｔ１〜ｔ２期間で、最終段出力ＨＶＯＵＴ１をローデコーダ４１４の正側電源ノードの充電を行うための電圧とすることができる。これにより、書込み動作時に選択されたメモリセルへ１０Ｖ程度の電位を与えることができる。引き続く、時刻ｔ２〜ｔ３期間で、４〜７Ｖの電位による選択されたメモリセルへのＣＨＥ書込みチャネル電流の供給を、ローデコーダ４１４の正側電源ノードをスイッチ１１２によりＨＶＯＵＴ１出力から切り離した状態で、中間段出力ＨＶＯＵＴ２により行う。このような昇圧回路６００の構成と、電圧印加制御とすることにより、出力ＨＶＯＵＴ２は、大きな電流駆動能力が必要とされるため、昇圧ブロック６０４を構成する昇圧ユニット６０２−１〜６０２−３のポンピング容量６１２の値として、必要電流供給能力を満たすための値を設定する。
【００６９】
出力ＨＶＯＵＴ１は、出力ＨＶＯＵＴ２よりも高い電位とするが、電流駆動能力はさほど必要とされないため、昇圧ブロック６０６を構成する昇圧ユニット６０２−４〜６０２−５のポンピング容量６１２の値を、昇圧ユニット６０２−１〜６０２−３のポンピング容量６１２よりも小さな値に設定することができる。
【００７０】
このように、図４に示すメモリ回路構成における正昇圧回路１０２を、図６（ａ）に示す昇圧回路６００の構成とすることにより、書込み動作時に選択メモリセルのコントロールゲートへ印加する１０Ｖ程度の電位と、ソースへ印加する４〜７Ｖ程度の電位の両方を一つの昇圧回路で生成することができる。さらに、２つの電位を供給する昇圧回路のサイズを従来よりも小さくすることが可能となる。
【００７１】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る昇圧回路の構成例を示す図である。本実施形態の昇圧回路７００は、動作状態に応じて構成を切り替えることにより電源回路のサイズ縮小を実現する昇圧回路である。
【００７２】
昇圧回路７００は、互いに直列に接続された昇圧ユニット７０２−１〜７０２−３で構成される昇圧ブロック７０４と、互いに直列に接続された昇圧ユニット７０２−４〜７０２−６で構成される昇圧ブロック７０６とを有している。昇圧ユニット７０２−１〜７０２−６のそれぞれは、例えば図６（ｂ）に示す構成を有していてもよく、この場合には図６（ｃ）に示すクロック信号により駆動される。また、昇圧回路７００には、出力部から見て、導通状態の時に昇圧ブロック７０４と昇圧ブロック７０６を並列に接続させるスイッチ７０８と、導通状態の時に昇圧ブロック７０４と昇圧ブロック７０６を直列に接続させるスイッチ７１０とが設けられている。
【００７３】
図２で示す書込み動作を行う時刻ｔ１〜ｔ２期間で、選択メモリセルへ１０Ｖ程度の電位を与えるために、ローデコーダ４１４の正側電源ノードの充電を行う場合、図７に示す昇圧回路７００において、スイッチ７０８を開放とし、スイッチ７１０を昇圧ユニット７０２−３の出力側に接続した状態で行う。このスイッチ７０８、７１０によって、昇圧ブロック７０４と昇圧ブロック７０６とは直列接続される。また、出力ＨＶＯＵＴには高電圧が出力され、この動作状態での出力ＨＶＯＵＴによって、ローデコーダ４１４の正側電源ノードの充電を行うことにより、選択されたメモリセルのコントロールゲートへ１０Ｖ程度の電位を与えることを可能とする。
【００７４】
引き続く、時刻ｔ２〜ｔ３期間では、ローデコーダ４１４の正側電源ノードをスイッチ１１２によりＨＶＯＵＴ出力から切り離した状態で（図４参照）、４〜７Ｖの電位によって選択されたメモリセルにＣＨＥ書込みチャネル電流を供給する動作を行う。この際、図７に示す昇圧回路７００において、スイッチ７０８を導通状態とし、スイッチ７１０を電源電圧ＶＤＤ側に接続した状態で行う。このスイッチ７０８、７１０の状態により昇圧ブロック７０４と昇圧ブロック７０６とは並列接続することとなり、出力ＨＶＯＵＴには電流駆動能力の大きな４〜７Ｖ程度の電位出力が可能となる。この状態においては、選択されたメモリセルのコントロールゲートへ印加される１０Ｖ程度の電位は、ローデコーダ４１４の正側電源ノードに保持された電荷により供給されるため、昇圧回路７００がこの１０Ｖ程度の電位を出力する必要はない。
【００７５】
昇圧ブロック７０４、７０６が並列接続状態に設定された場合での昇圧ユニット６０２−１〜６０２−３のポンピング容量６１２（図６（ｂ）参照）の値として、ＣＨＥ書込みでのチャネル電流を供給する能力を満たすための値を設定すると、選択されたメモリセルのコントロールゲートへ１０Ｖ程度の電位を与えるために、ローデコーダ４１４の正側電源ノードを充電するには、スイッチ７０８およびスイッチ７１０を切り換えて昇圧回路の構成を変更するのみで良く、１０Ｖ程度の電位を発生するための昇圧ユニットを追加する必要はない。
【００７６】
このように、図４に示すメモリ回路構成における正昇圧回路１０２を、図７に示す昇圧回路７００の構成とすることにより、書込み動作時に選択メモリセルのコントロールゲートへ印加する１０Ｖ程度の電位と、ソースへ印加する４〜７Ｖ程度の電位の両方を一つの昇圧回路で生成することができる。さらに、その昇圧回路のサイズをより小さくすることが可能となる。
【００７７】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る半導体記憶装置の書込み時の駆動方法を示す波形図である。本実施形態の方法によれば、ページモード書込みなどのように、同一ワード線に接続されたメモリセルを順次選択して、連続的な書込みを行なう場合においても、コントロールゲートに印加する１０Ｖ程度の電位を維持することが可能となる。半導体記憶装置の回路構成は図４に示すとおりとする。
【００７８】
まず、時刻ｔ１で書込み制御信号Ｃｏ＿ＷＥが“Ｌ”レベルとなり、書込みモードに設定されると、正昇圧回路の制御信号Ｃｏ＿ＨＨＶが“Ｈ”レベルとされ、正昇圧回路１０２が昇圧を開始し、その出力電位ＶＨＨＶが上昇する。このとき、スイッチ１１２の制御信号Ｃｏ＿ＳＷは“Ｈ”レベルとされ、スイッチ１１２を導通状態として、ローデコーダ４１４の正側電源ノードを１０Ｖ程度に充電する。これにより、コントロールゲート電位ＶＣＧは正昇圧回路１０２の出力ＶＨＶＶと同様に１０Ｖ程度の高電圧に設定される。ローデコーダ４１４の正側電源ノードが１０Ｖ程度の高電圧に充電される時刻ｔ２でスイッチ１１２の制御信号Ｃｏ＿ＳＷが“Ｌ”レベルとされ、スイッチ１１２が開放状態とされる。これとともに、ドレイン電位レギュレータの制御信号Ｃｏ＿Ｄｒｅｇが“Ｈ”レベルとなり、ＶＢＬ１のように、第１の書込みを行うために選択されたメモリセルのドレインが接続されるビット線ＢＬ１に、ＣＨＥ書込みのためのステップ電圧である４Ｖ程度の高電圧が印加される。この電圧印加状態で、書込みメモリセルにＣＨＥ書込みのためのチャネル電流がドレイン電位レギュレータ１０８を介して正昇圧回路１０２から供給され、第１の書込みを行うために選択されたメモリセルの書込み動作が実行される。
【００７９】
引き続いて、第２の書込みを行うために、選択されたメモリセルのドレインが接続されるビット線ＢＬ２にＶＢＬ２のようにＣＨＥ書込みのためのステップ電圧である４Ｖ程度の高電圧が印加され、選択されたメモリセルへの第２の書込み動作が実行される。同様に、第３の書込みを行うために、選択されたメモリセルのドレインが接続されるビット線ＢＬ３にＶＢＬ３のようにＣＨＥ書込みのためのステップ電圧である４Ｖ程度の高電圧が印加され、選択されたメモリセルへの第３の書込み動作が、第２の書込みに引き続いて実行される。
【００８０】
このように、連続してメモリセルを選択して書込みを実行していく場合に、ローデコーダ４１４の正側電源ノードに充電された電荷は、正側電源ノードに存在するリーク電流のために少しずつ放電し、コントロールゲート電位ＶＣＧは徐々に低下していく。コントロールゲート電位ＶＣＧの電位が下がると、メモリセルのドレインにステップ電圧を印加しても充分な書込み特性が得られなくなり、目的のレベルまでメモリセルのしきい値を変化させるのに必要な書込み回数が大幅に増加することになってしまう。
【００８１】
このような不具合を回避するために、図４に示す半導体記憶装置では、ローデコーダ４１４の正側電源ノードの電位を検知する検知回路４２８が、スイッチ１１２とローデコーダ４１４の正側電源ノードとの間のノードに接続されている。この検知回路４２８が、コントロールゲート電位ＶＣＧが８０２で示す検知レベルまで低下したことを検知し、検知信号４３０をコントロール回路４２６へ出力する。
【００８２】
時刻ｔ３で検知信号４３０がコントロール回路４２６へ入力されると、コントロール回路４２６は時刻ｔ３時点で実行している書込み動作が終了する時刻ｔ４で、ドレイン電位レギュレータの制御信号Ｃｏ＿Ｄｒｅｇを“Ｌ”レベルとして、メモリセルへのステップ電圧の印加を停止する。これとともに、スイッチ１１２の制御信号Ｃｏ＿ＳＷを“Ｈ”レベルとしてスイッチ１１２を導通状態にし、正昇圧回路１０２により、ローデコーダ４１４の正側電源ノードを充電する。次いで、ローデコーダ４１４の正側電源ノードが充分に充電される時刻ｔ５から、次に選択されたメモリセルへの書込み動作を開始するために、Ｃｏ＿ＳＷを“Ｌ”レベルとしてスイッチ１１２を開放状態とし、ドレイン電位レギュレータ制御信号Ｃｏ＿Ｄｒｅｇを“Ｈ”レベルとして、次に書込みを行うメモリセルのソースが接続されたビット線にＶＢＬ４にステップ電圧を与えて書込み動作を実行する。時刻ｔ６（図示せず）で書込み制御信号Ｃｏ＿ＷＥ（ａ）が“Ｈ”レベルになるとページ書込みサイクルが終了する。
【００８３】
このように、本実施形態の駆動方法では、ローデコーダ４１４の正側電源ノードの電位を検知する検知回路４２８を備えた半導体記憶装置において、検知回路４２８から出力された検知信号４３０を受けてコントロール回路４２６からの書込み動作制御を行う。これにより、書込み動作時に選択されたメモリセルのコントロールゲートへ印加する１０Ｖ程度の電位と、ドレインへ印加する４〜７Ｖ程度の電位の両方を一つの昇圧回路で生成できる上、同一ワード線に接続されたメモリセルに対する書込み動作を順次実行するページ書込み動作を、小さなサイズの昇圧回路を用いて実現することができる。
【産業上の利用可能性】
【００８４】
本発明の半導体記憶装置の電圧制御手段および、半導体記憶装置は、ＣＨＥ書込みのように、昇圧回路に対して大きな電流駆動能力が要求される書込み方式を採用したＭＯＮＯＳ型フラッシュメモリセルや、フローティングゲート型フラッシュメモリセルなどに利用できる。
【図面の簡単な説明】
【００８５】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体記憶装置において、メモリセルを示す図であり、（ｂ）〜（ｄ）は、各動作モードでメモリセルに印加する電位を生成するために必要となる昇圧回路とレギュレータを示す図である。
【図２】第１の実施形態に係る半導体記憶装置における、書込み時の動作タイミングを示す図である。
【図３】図１に示す正昇圧回路の特性図である。
【図４】図９に示すＭＯＮＯＳ型セルを用いた第２の実施形態に係る半導体記憶装置の回路構成例を示す図である。
【図５】ローデコーダを構成するワード線１本分の選択回路構成例を示す図である。
【図６】（ａ）は本発明の第３の実施形態に係る昇圧回路の構成を示す回路図であり、（ｂ）は昇圧ユニットの構成を示す回路図であり、（ｃ）は（ａ）に示す昇圧回路で用いられるクロック信号を示す波形図である。
【図７】本発明の第４の実施形態に係る昇圧回路の構成例を示す図である。
【図８】本発明の第５の実施形態に係る半導体記憶装置の書込み時の駆動方法を示す波形図である。
【図９】トラップ層を有するＭＯＮＯＳ型フラッシュメモリセルの断面構造を示す図である。
【図１０】書込み動作での、メモリセルへの電圧印加タイミングを示す図である。
【図１１】（ａ）はメモリセルを示す図であり、（ｂ）〜（ｄ）は、表１に示す各動作モードでメモリセルに印加する電位を生成するために必要となる昇圧回路とレギュレータの種類を示す回路図である。
【図１２】図９に示すＭＯＮＯＳ型セルを用いたフラッシュメモリの回路構成例を示すものである。
【図１３】従来の昇圧回路の特性図である。
【符号の説明】
【００８６】
１００      メモリセル 
１０２      正昇圧回路 
１０４      ビット線電位発生回路  
１０５      読み出しバイアストランジスタ   
１０６      ゲート電位レギュレータ  
１０８      ドレイン電位レギュレータ 
１１０      負電位発生回路 
１１２、４１０、７０８、７１０      スイッチ 
１１４      容量 
４０２      メモリセルアレイ 
４０６      カラム選択ゲート 
４０７      ソース・ドレイン選択ゲート 
４０８      センスアンプ  
４１２      書込み回路 
４１４      ローデコーダ 
４１６      カラムデコーダ 
４１８      ソース・ドレインデコーダ 
４２２、４２４      マルチプレクサ 
４２６      コントロール回路 
４２８      検知回路 
４３０      検知信号  
５００      選択回路 
５０２      デコード部 
５０４      レベルシフタ部 
５０６      ドライバ部 
５０８      ＮＡＮＤ回路 
５１０      インバータ 
５１２、５１４    Ｎチャネル型トランジスタ 
５１６、５１８    Ｐチャネル型トランジスタ
５２０、５２２    トランジスタ  
５２４      Ｎウェル 
５２６      負側電源ノード 
５２８      正側電源ノード 
６００      昇圧回路 
６０２、７０２      昇圧ユニット 
６０４、７０４、７０６      昇圧ブロック 
６０８      電荷転送トランジスタ 
６１０      トランジスタ 
６１２      ポンピング容量 
６１４      昇圧容量 
７００      昇圧回路   
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３      ビット線 
ＳＤ０、ＳＤ１    選択信号 
ＷＬ０、ＷＬ２    ワード線 
ＹＧ０〜ＹＧ３    選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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