(57)【要約】【課題】簡単な手順による、装置間のデータ送受信方法を提供する。【解決手段】本発明によるデータ送受信方法は、第１の装置（１０１）と第２の装置（１０３）との間における、データ送受信方法である。第２の装置は、送受信切替え指令データ用の指令データ記憶領域（２０１）と送信データおよび受信データの共用記憶領域（２０３）とを備える。送受信切替え指令データの、第２の装置による、当該指令データ記憶領域への取り込みと、第１の装置が第２の装置へ送信するデータの、第２の装置による、当該共用記憶領域への取り込みと、第１の装置が第２の装置から受信するデータの、第２の装置による、当該共用記憶領域からの取り出しとを、第１の装置から第２の装置へ送られる単一のクロック信号で行うことを特徴とする。【選択図】図１
2008048255.tif 000002
【特許請求の範囲】
【請求項１】
第１の装置と第２の装置との間における、データ送受信方法であって、第２の装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備え、送受信切替え指令データの、第２の装置による、当該指令データ記憶領域への取り込みと、第１の装置が第２の装置へ送信するデータの、第２の装置による、当該共用記憶領域への取り込みと、第１の装置が第２の装置から受信するデータの、第２の装置による、当該共用記憶領域からの取り出しとを、第１の装置から第２の装置へ送られる単一のクロック信号で行うことを特徴とする、データ送受信方法。
【請求項２】
第１の装置が製品基板であり、第２の装置が当該製品基板の検査治具であることを特徴とする、請求項１に記載のデータ送受信方法。
【請求項３】
第１の装置がＦＰＧＡであり、第２の装置がＣＰＬＤであることを特徴とする、請求項１または２に記載のデータ送受信方法。
【請求項４】
送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える装置であって、他の装置からの、送受信切替え指令データの、当該指令データ記憶領域への取り込みと、当該他の装置が当該装置へ送信するデータの、当該共用記憶領域への取り込みと、当該他の装置が当該装置から受信するデータの、当該共用記憶領域からの取り出しとを、当該他の装置から当該装置へ送られる単一のクロック信号で行うことを特徴とする、装置。
【請求項５】
製品基板の検査治具であることを特徴とする、請求項４に記載の装置。
【請求項６】
ＣＰＬＤであることを特徴とする、請求項４または５に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置間のデータ送受信方法、および他の装置との間でデータの送受信を行う装置に関するものである。特に、簡単な手順による、装置間のデータ送受信方法、および他の装置との間で、簡単な手順でデータの送受信を行うことのできる装置に関するものである。
【背景技術】
【０００２】
製品基板の機能を検査するために、検査治具と呼ばれる回路を使用する場合がある。製品基板と検査治具をバスによって接続してデータの送受信を行い、製品基板によってデータの処理が正常に行われるかどうか確認する。
【０００３】
図８は、バスによって接続された、製品基板１１１と検査治具１１３との構成を示す図である。製品基板１１１は、ＦＰＧＡ（Field Programmable Gate Array）、検査治具は、ＣＰＬＤ（Complex Programmable Logic Device）であってもよい。検査治具１１３は、製品基板１１１がデータを書き込む書き込み用レジスタ２１１と、製品基板がデータを読み取る読み取り用レジスタ２１３を備える。製品基板１１１と検査治具１１３との間には、アドレスバス、出力データバスおよび入力データバスが備わる。さらに、製品基板１１１から検査治具１１３へ、書き込み信号（ＷＲＩＴＥ信号）を送る書込み信号線および読み込み信号（ＲＥＡＤ信号）を送る読み込み信号線が備わる。
【０００４】
製品基板１１１が検査治具１１３へデータを送信する場合の手順は以下のとおりである。製品基板１１１は、出力データバスへデータを出力する。また、製品基板１１１は、アドレスバスへ書き込み用レジスタ２１１のアドレスを出力する。つぎに、製品基板１１１は、検査治具１１３へ書き込み信号を送る。検査治具１１３は、書込み信号が存在する状態で、出力データバスのデータを、アドレスバスで指定されたアドレスの書き込み用レジスタに取り込む。ここで、検査治具１１３は、製品基板１１１とは独立した同期信号を備えている。したがって、出力データバスのデータを、アドレスバスで指定されたアドレスの書き込み用レジスタに取り込むタイミングは、検査治具１１３の同期信号に基づいて定まる。
【０００５】
製品基板１１１が検査治具１１３からデータを受信する場合の手順は以下のとおりである。製品基板１１１は、アドレスバスへ読み込み用レジスタ２１３のアドレスを出力する。つぎに、製品基板１１１は、検査治具１１３へ読み込み信号を送る。検査治具１１３は、読み込み信号が存在する状態で、アドレスバスで指定されたアドレスの読み込み用レジスタのデータを、入力データバスへ出力する。ここで、検査治具１１３は、製品基板１１１とは独立した同期信号を備えている。したがって、アドレスバスで指定されたアドレスの読み込み用レジスタのデータを、入力データバスへ出力するタイミングは、検査治具１１３の同期信号に基づいて定まる。
【０００６】
上記のように、製品基板１１１と検査治具１１３との間のデータ送受信には、検査治具１１３に書き込み用レジスタ２１１および読み込み用レジスタ２１３が必要であり、製品基板１１１と検査治具１１３との間に、書込み信号線および読み込み信号線が必要であった。しかし、ＣＰＬＤなどによって構成される検査治具は、端子数やメモリの大きさに制約があり、できるだけ簡単な手順で、製品基板との間のデータ送受信をおこなうのが好ましい。
【０００７】
一般的に、他の装置との間でデータの送受信を行う装置は、たとえば、特許文献１（図１他）に記載されている。
【０００８】
【特許文献１】特開平10-269676号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
簡単な手順による、装置間のデータ送受信方法、および他の装置との間で、簡単な手順でデータの送受信を行う装置に対するニーズがある。
【課題を解決するための手段】
【００１０】
本発明によるデータ送受信方法は、第１の装置と第２の装置との間における、データ送受信方法である。第２の装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える。送受信切替え指令データの、第２の装置による、当該指令データ記憶領域への取り込みと、第１の装置が第２の装置へ送信するデータの、第２の装置による、当該共用記憶領域への取り込みと、第１の装置が第２の装置から受信するデータの、第２の装置による、当該共用記憶領域からの取り出しとを、第１の装置から第２の装置へ送られる単一のクロック信号で行うことを特徴とする。
【００１１】
本発明によれば、送信データ用記憶領域および受信データ用記憶領域を共用するので、記憶領域を節約できる。また、データ送信、データ受信およびデータ送受信の切替えを単一のクロック信号を使用して行うので、端子数が少なくなりロジックも簡単となる。
【００１２】
本発明による装置は、送受信切替え指令データ用の指令データ記憶領域と送信データおよび受信データの共用記憶領域とを備える。本発明による装置は、他の装置からの、送受信切替え指令データの、当該指令データ記憶領域への取り込みと、当該他の装置が当該装置へ送信するデータの、当該共用記憶領域への取り込みと、当該他の装置が当該装置から受信するデータの、当該共用記憶領域からの取り出しとを、当該他の装置から当該装置へ送られる単一のクロック信号で行うことを特徴とする。
【００１３】
本発明によれば、送信データ用記憶領域および受信データ用記憶領域を共用するので、記憶領域を節約できる。また、データ送信、データ受信およびデータ送受信の切替えを単一のクロック信号を使用して行うので、端子数が少なくなりロジックも簡単となる。
【発明の効果】
【００１４】
本発明によれば、複雑なロジックを使用せずに、簡単な手順によって、装置間のデータ送受信を行う方法が得られる。また、多数の端子や、複雑なロジックを使用せずに、他の装置との間で、簡単な手順でデータの送受信を行う装置が得られる。
【発明を実施するための最良の形態】
【００１５】
図１は、バスによって他の装置１０１と接続された、本発明の一実施形態による装置１０３の構成を示す図である。装置１０３は、ＣＰＬＤからなる検査治具であり、他の装置１０１は、ＦＰＧＡからなる製品基板であってもよい。
【００１６】
装置１０３は、書き込み・読み取り切替え指令データ用の指令データ記憶領域２０１、および他の装置１０１がデータを書き込み、他の装置１０１がデータを読み取る共用記憶領域２０３を備える。記憶領域２０１および２０３は、レジスタであってもよい。装置１０３と他の装置１０１との間には、アドレスバス、出力データバスおよび入力データバスが備わる。さらに、他の装置１０１から装置１０３へ、クロック信号を送るクロック信号線が備わる。
【００１７】
本実施形態において、送信および書き込みとは、他の装置１０１が装置１０３へデータを書き込むことを表わし、受信および読み取りとは、他の装置１０１が装置１０３のデータを読み取ることを表わす。
【００１８】
図２は、他の装置１０１が、装置１０３からデータを受信する場合の手順を示す流れ図である。図２のステップＳ２０１０において、他の装置１０１が、アドレスバスに指令データ記憶領域２０１のアドレスを出力し、出力データバスに読み取り指令のデータを出力する。ステップＳ２０２０において、他の装置１０１が、クロック信号を出力する。装置１０３は、クロック信号を受け取ると、指令データ記憶領域２０１に読み取り指令のデータを読み取り、読み取り専用モードとなる。ステップＳ２０３０において、他の装置１０１が、読み取りの対象となる、共用記憶領域２０３のアドレスを、アドレスバスへ出力する。この状態で、装置１０３は、共用記憶領域２０３における指定されたアドレスのデータを、入力データバスへ出力する。ステップＳ２０４０において、他の装置１０１が、入力データバスのデータを読み取る。
【００１９】
図３は、他の装置１０１が、装置１０３へデータを送信する場合の手順を示す流れ図である。図３のステップＳ３０１０において、他の装置１０１が、アドレスバスに指令データ記憶領域２０１のアドレスを出力し、データバスに書き込み指令のデータを出力する。ステップＳ３０２０において、他の装置１０１が、クロック信号を出力する。装置１０３は、クロック信号を受け取ると、指令データ記憶領域２０１に書き込み指令のデータを読み取り、書き込み専用モードとなる。ステップＳ３０３０において、他の装置１０１が、書き込みの対象となる、共用記憶領域２０３のアドレスを、アドレスバスへ出力する。ステップＳ３０４０において、他の装置１０１が、書き込むべきデータを出力データバスへ出力する。ステップＳ３０５０において、他の装置１０１が、クロック信号を出力する。装置１０３は、クロック信号を受け取ると、出力データバスのデータを、共用記憶領域２０３における指定されたアドレスへ書き込む。
【００２０】
以下に、本実施形態のより詳細な構成を説明する。
【００２１】
図４は、ＣＰＬＤである装置１０３の端子の構成を示す図である。端子「ＣＬＫ」は、クロック信号の入力端子を表わす。「ＡＤＤＲＥＳＳ＿０」および「ＡＤＤＲＥＳＳ＿１」は、アドレスバスのビット０およびビット１の入力端子を表わす。「ＯＵＴＤＡＴＡ０」および「ＯＵＴＤＡＴＡ１」は、出力データバスのビット０およびビット１の入力端子を表わす。「ＩＮＤＡＴＡ０」および「ＩＮＤＡＴＡ１」は、入力データバスのビット０およびビット１の出力端子を表わす。「ＲＥＧ１＿０」および「ＲＥＧ１＿１」は、共用記憶領域２０３の第１番目のアドレスに保持されるデータのビット０およびビット１の出力端子を表わす。「ＲＥＧ２＿０」および「ＲＥＧ２＿１」は、共用記憶領域２０３の第２番目のアドレスに保持されるデータのビット０およびビット１の出力端子を表わす。
【００２２】
図５は、ＣＰＬＤである装置１０３の回路を示す図である。端子の名称は、図４と同様である。図５において、指令データ記憶領域２０１を０番地で表わし、共用記憶領域２０３１を１番地、共用記憶領域２０３２を２番地で表わす。以下において、指令データ記憶領域２０１を０番地レジスタ、共用記憶領域２０３１を１番地レジスタ、共用記憶領域２０３２を２番地レジスタとも呼称する。
【００２３】
図５の回路に関して、他の装置１０１による読み取り動作を、図２の流れ図と対比しながら説明する。
【００２４】
他の装置１０１は、ＡＤＤＲＥＳＳ＿０にＬＯＷ、ＡＤＤＲＥＳＳ＿１にＬＯＷを出力し、０番地レジスタ２０１を選択する。つぎに、他の装置１０１は、ＯＵＴＤＡＴＡ０にＨＩＧＨ、ＯＵＴＤＡＴＡ１にＨＩＧＨを出力することによって、読み取り指令のデータを出力する（図２のステップＳ２０１０）。
【００２５】
他の装置１０１は、ＣＬＫ信号線にパルス信号を出力する（図２のステップＳ２０２０）。ＣＬＫ信号線のパルス信号の立ち上がりにより、０番地レジスタ２０１の２個のフリップフロップのＱ出力が更新され、両方ともＨＩＧＨを出力する。この状態において、１番地レジスタ２０３１および２番地レジスタ２０３２の全フリップフロップの、ＥＮ端子には、ＬＯＷが入力される。したがって、１番地レジスタ２０３１および２番地レジスタ２０３２の全フリップフロップは、更新されることはなく、データを取り込むことはできない。したがって、他の装置１０１は、データの書き込みを行うことができない。他方、選択された番地のフリップフロップのＱ出力は、ＩＮＤＡＴＡ０およびＩＮＤＡＴＡ１に出力される。この状態は、装置１０１が読み取りだけを行う状態である。
【００２６】
図６は、他の装置１０１が読み取りだけを行う状態の回路の構成を示す図である。他の装置１０１は、１番地レジスタのデータを受信したい場合はＡＤＤＲＥＳＳ＿１にＬＯＷ、ＡＤＤＲＥＳＳ＿０にＨＩＧＨを出力する（図２のステップＳ２０３０）。すると、装置１０３において、ＡＮＤ３ゲートおよびＯＲ１ゲートを通ってＩＮＤＡＴＡ０にＦＦ１のＱ出力の値が出力され、ＡＮＤ４ゲートおよびＯＲ２ゲートを通ってＩＮＤＡＴＡ１にＦＦ２のＱ出力の値が出力される。すなわち、１番地レジスタのデータビット０の値がＩＮＤＡＴＡ０に、データビット１の値がＩＮＤＡＴＡ１に出力される。同様に、他の装置１０１が、２番地レジスタのデータを受信したい場合は、ＡＤＤＲＥＳＳ＿１にＨＩＧＨ、ＡＤＤＲＥＳＳ＿０にＬＯＷを出力すれば（図２のステップＳ２０３０）、２番地が選択されて、２番地レジスタのデータビット０の値がＩＮＤＡＴＡ０に、データビット１の値がＩＮＤＡＴＡ１に出力される。
【００２７】
その後、他の装置１０１は、ＩＮＤＡＴＡ０およびＩＮＤＡＴＡ１の値を読み取る（図２のステップＳ２０４０）。
【００２８】
つぎに、図５の回路に関して、他の装置１０１による書き込み動作を、図３の流れ図と対比しながら説明する。
【００２９】
他の装置１０１は、ＡＤＤＲＥＳＳ＿０にＬＯＷ、ＡＤＤＲＥＳＳ＿１にＬＯＷを出力し、０番地レジスタ２０１を選択する。つぎに、他の装置１０１は、ＯＵＴＤＡＴＡ０またはＯＵＴＤＡＴＡ１にＬＯＷを出力し、書き込み指令のデータを出力する（図３のステップＳ３０１０）。
【００３０】
他の装置１０１は、ＣＬＫ信号線にパルス信号を出力する（図３のステップＳ３０２０）。ＣＬＫ信号線のパルス信号の立ち上がりにより、０番地レジスタ２０１の２個のフリップフロップのＱ出力が更新され、いずれかがＬＯＷを出力する。この状態において、１番地レジスタ２０３１または２番地レジスタ２０３２のデータは、ＩＮＤＡＴＡ０およびＩＮＤＡＴＡ１に出力されない。他方、選択された番地のレジスタのフリップフロップは、ＥＮ端子にＨＩＧＨが入力されるので、クロック信号線のパルス信号によりデータを取り込むことができる。この状態は、装置１０１が書き込みだけを行う状態である。
【００３１】
図７は、装置１０１が書き込みだけを行う状態の回路の構成を示す図である。他の装置１０１は、１番地レジスタへデータを送信したい場合はＡＤＤＲＥＳＳ＿１にＬＯＷ、ＡＤＤＲＥＳＳ＿０にＨＩＧＨを出力する（図３のステップＳ３０３０）。つぎに、他の装置１０１は、ＯＵＴＤＡＴＡ０とＯＵＴＤＡＴＡ１に、１番地レジスタに書き込みたいデータを出力する（図３のステップＳ３０４０）。この信号線は各フィリップフロップのＤ入力端子に接続されている。この状態で、他の装置１０１がＣＬＫ信号線にパルス信号を出力すると（図３のステップＳ３０５０）、パルス信号の立ち上りと同時にＥＮにＨＩＧＨが供給されているフィリップフロップだけについて、Ｑ出力の値がＤ入力の値に更新される。結果、ＦＦ１とＦＦ２のＱ出力の値が更新される。他の装置１０１が、２番地レジスタへデータを送信したい場合はＡＤＤＲＥＳＳ＿１にＨＩＧＨ、ＡＤＲＥＳＳ＿０にＬＯＷを出力し（図３のステップＳ３０３０）、ＯＵＴＤＡＴＡ０とＯＵＴＤＡＴＡ１に、２番地レジスタに書き込みたいデータを出力する（図３のステップＳ３０４０）。他の装置１０１がＣＬＫ信号線にパルス信号を出力すると（図３のステップＳ３０５０）、ＦＦ３とＦＦ４のＱ出力の値が更新される。
【００３２】
本発明によれば、製品基板と検査治具などの装置間で、簡単な手順によって、データの送受信を行うことができる。したがって、たとえば検査治具などの装置を簡単な回路で構成することができる。
【図面の簡単な説明】
【００３３】
【図１】バスによって他の装置と接続された、本発明の一実施形態による装置の構成を示す図である。
【図２】他の装置が、装置からデータを受信する場合の手順を示す流れ図である。
【図３】他の装置が、装置へデータを送信する場合の手順を示す流れ図である。
【図４】ＣＰＬＤである装置の端子の構成を示す図である。
【図５】ＣＰＬＤである装置の回路を示す図である。
【図６】装置が読み取りだけを行う状態の回路の構成を示す図である。
【図７】装置が書き込みだけを行う状態の回路の構成を示す図である。
【図８】バスによって接続された、製品基板と検査治具との構成を示す図である。
【符号の説明】
【００３４】
１０１…他の装置、１０３…装置、２０１…指令データ記憶領域、２０３…共用記憶領域
【図１】
2008048255.tif 000003
【図２】
2008048255.tif 000004
【図３】
2008048255.tif 000005
【図４】
2008048255.tif 000006
【図５】
2008048255.tif 000007
【図６】
2008048255.tif 000008
【図７】
2008048255.tif 000009
【図８】
2008048255.tif 000010