(57)【要約】      （修正有）【課題】電源を有しない小型の無電源回路と通信を行なう安価で信頼性の高い通信方法及びその装置を提供する。【解決手段】電源を有しない無電源回路と通信を行なう場合に、２本の通信線の間に前記無電源回路で使用される電位差を供給し、前記２本の通信線の第１の通信線に、前記電位差を越える電位差を生むパルスを、前記無電源回路に送信するデータでパルス幅変調して印加して、前記無電源回路は、前記２本の通信線の間の電位差により電源を受け、前記送信するデータでパルス幅変調して印加されたパルスによりデータを受信する。一方、前記無電源回路から送信するデータに対応して、前記無電源回路が前記２本の通信線の第１の通信線に定電流回路を接続状態または切断状態とし、前記２本の通信線の第２の通信線に流れる電流を検知して、前記無電源回路が送信したデータは、前記２本の通信線の第２の通信線に流れる電流に基づいて受信する。【選択図】図３
2008263545.tif 000002
【特許請求の範囲】
【請求項１】
電源を有しない複数の無電源回路と通信を行なう通信方法であって、
前記無電源回路と２本の通信線により接続中に、前記２本の通信線の間に電位差を設けて、前記無電源回路に電圧を供給する工程と、
前記２本の通信線のうちの第１の通信線に、前記電位差を越える電位差のパルスを、前記無電源回路に送信するデータに応じてパルス幅変調して印可する工程とを有し、
前記パルスを印可する工程において、無電源回路の識別子を含むデータでパルス幅変調して印可し、前記識別子と同じ識別子を有する無電源回路が、送信されたデータを受信することを特徴とする通信方法。
【請求項２】
前記無電源回路から送信するデータに対応して、前記無電源回路が前記２本の通信線のうちの前記第１の通信線に接続される定電流回路を接続状態または切断状態とする工程と、
前記２本の通信線のうちの前記第１の通信線とは異なる第２の通信線に流れる電流を検知する工程とを更に有し、
前記無電源回路が送信したデータは、前記第２の通信線に流れる電流に基づいて受信することを特徴とする請求項１に記載の通信方法。
【請求項３】
前記識別子と同じ識別子を有しない全ての無電源回路が、前記２本の通信線のうちの前記第１の通信線に接続される定電流回路を切断状態とする工程と、
前記無電源回路から送信するデータに対応して、前記識別子と同じ識別子を有する無電源回路が前記定電流回路を接続状態または切断状態とする工程と、
前記第２の通信線に流れる電流を検知する工程とを更に有し、
前記識別子と同じ識別子を有する無電源回路が送信したデータは、前記第２の通信線に流れる電流に基づいて受信することを特徴とする請求項２に記載の通信方法。
【請求項４】
電源を有しない複数の無電源回路と該無電源回路と通信を行なう通信装置とを有する通信システムであって、
前記通信装置が、
前記無電源回路と２本の通信線により接続中に、前記２本の通信線の間に電位差を設けて前記無電源回路に電圧を供給する手段と、
前記２本の通信線のうちの第１の通信線に、前記電位差を越える電位差のパルスを、前記無電源回路に送信するデータでパルス幅変調して印可する手段とを有し、
前記パルスを印可する手段で、前記無電源回路の識別子を含むデータでパルス幅変調して印可し、
前記無電源回路が、前記識別子と同じ識別子を有する場合に、送信されたデータを受信することを特徴とする通信システム。
【請求項５】
前記無電源回路が、
前記無電源回路から送信するデータに対応して、前記無電源回路が前記２本の通信線のうちの前記第１の通信線に接続される定電流回路を接続状態または切断状態とする手段を更に有し、
前記通信装置が、
前記２本の通信線のうちの前記第１の通信線とは異なる第２の通信線に流れる電流を検知する手段とを更に有し、
前記無電源回路が送信したデータは、前記第２の通信線に流れる電流に基づいて前記通信装置で受信することを特徴とする請求項４に記載の通信システム。
【請求項６】
前記無電源回路が、前記識別子と同じ識別子を有しない場合に、前記２本の通信線のうちの前記第１の通信線に接続される定電流回路を切断状態とする手段とを更に有し、
前記定電流回路を接続状態または切断状態とする手段は、前記識別子と同じ識別子を有する場合に、前記無電源回路から送信するデータに対応して、前記２本の通信線のうちの前記第１の通信線に接続される定電流回路を接続状態または切断状態とし、
前記識別子と同じ識別子を有する無電源回路が送信したデータが、前記通信装置で前記２本の通信線のうちの前記第１の通信線とは異なる第２の通信線に流れる電流に基づいて受信することを特徴とする請求項５に記載の通信システム。
【請求項７】
電源を有しない無電源回路であって、
２本の通信線により通信装置と接続中に、前記通信装置から前記２本の通信線の間に設けられた電位差に基づき供給される電圧をレギュレートして、当該無電源回路の電源とする手段と、
前記２本の通信線のうちの第１の通信線に、前記通信装置から前記無電源回路に送信するデータでパルス幅変調して印可された前記電位差を越える電位差のパルスの電圧レベルとパルス幅とを検知して、送信されたデータを受信する手段と、
前記無電源回路から送信するデータに対応して、前記２本の通信線の第１の通信線に定電流回路を接続状態または切断状態とする手段とを有することを特徴とする無電源回路。
【請求項８】
受信したデータから、識別子を抽出して、当該無電源回路の識別子と比較する手段と、
前記識別子と同じ識別子を有しない場合に、前記２本の通信線の第１の通信線に接続される定電流回路を切断状態とする手段とを更に有し、
前記識別子と同じ識別子を有する場合にのみに、送信されたデータを受信すると共に、送信するデータに対応して、前記２本の通信線の第１の通信線に接続される定電流回路を接続状態または切断状態とすることを特徴とする請求項７に記載の無電源回路。
【請求項９】
電源を有しない複数の無電源回路と通信を行なう通信装置であって、
前記無電源回路と２本の通信線により接続中に、前記２本の通信線の間に電位差を設けて前記無電源回路に電圧を供給する手段と、
前記２本の通信線のうちの第１の通信線に、前記電位差を越える電位差のパルスを、前記無電源回路に送信するデータでパルス幅変調して印可する手段と、
送信するデータに対応した、前記無電源回路による前記２本の通信線のうちの前記第１の通信線に接続される定電流回路の接続状態または切断状態を、前記２本の通信線のうちの前記第１の通信線とは異なる第２の通信線に流れる電流により検知して、前記送信するデータを受信する手段とを有することを特徴とする通信装置。
【請求項１０】
前記パルスを印可する手段は、無電源回路の識別子を含むデータでパルス幅変調して印可することを特徴とする請求項９に記載の通信装置。
【請求項１１】
請求項９に記載の無電源回路を搭載した、画像形成装置に着脱可能な現像剤用のカートリッジ。
【請求項１２】
請求項１１に記載の現像剤用のカートリッジを装着し、前記現像剤用のカートリッジに搭載された無電源回路と接触型の接続をする請求項９に記載の通信装置を含む画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は無電源回路との通信方法及びその装置に関する。例えば、画像形成装置とその制御方法、及びカートリッジに関する。特に、現像剤とメモリチップとを備え、画像形成装置に着脱自在のカートリッジ、それを用いる画像形成装置に関する。
【背景技術】
【０００２】
近年、膨大な個体数の製品等に対して、個別情報を記憶させ、それらの製品とコンピュータ端末等との間で通信を行い、情報の書き換えを行うことにより、品質や流通等の情報管理が行われている。このようにデータの書き換えが可能な小型の素子（例えば、メモリチップ)は、将来的には商業製品に限らず、医療や行政における個人のＩＤカードとして、または電子マネーのような有価証券としての利用など様々な応用展開が期待される。
【０００３】
これらの素子の個体数や使用される環境等を考慮すると、各個体に付加する素子は、小型化及び低コスト化、さらに耐久性の観点からも、内部回路の構成を簡略にすることが望ましい。同様にそれらと通信を行う送受信装置も簡略化することによって、これら情報管理システムの利便性向上につながると予想される。
【０００４】
各個体と送受信装置との通信手段としては、目的用途に合わせて、接触型(有線方式)や非接触型(無線方式)がある。例えば、画像形成装置では、各個体として現像剤（トナーまたはインク）を含むカートリッジあるいは現像剤と感光体とを含むカートリッジにメモリチップを付け、画像形成装置本体と接触型で通信を行っている。
【０００５】
これは、画像形成装置において、カートリッジとプリンタエンジンとを接触して用いること、カートリッジ交換及びジャム処理時のみにカートリッジの着脱が限定されるため、接触型の短所である接点の摩耗が少ない理由による。この接触型は、非接触型で必要となる電磁誘導結合装置が不要なため、現在主流となっている非接触型よりも低コストで放射ノイズを軽減できる小型のシステムが実現できる。
【０００６】
ところで、上記説明した着脱可能なカートリッジにメモリチップを付け、接触型で画像形成装置本体と通信を行う画像形成装置での問題点について図８Ａ及び８Ｂを用いて説明する。
【０００７】
図８Ａは、従来の接触型のメモリチップを有する画像形成装置の一例を示すものである。現像剤の情報を含むメモリチップ３００を備えた現像剤を含むカートリッジ２００を装着するときは、挿入口ドア８００を開けてメモリチップ３００を接点コネクタ４００に取り付けて駆動回路５００に接続してから、挿入口ドア８００を閉める。すると、ドアスイッチ７００がオンとなり、制御回路６００の指示により駆動回路５００が動作してメモリチップ３００に対して電源供給、データの同期通信を行う。
【０００８】
図８Ｂは、図８Ａの画像形成装置におけるメモリチップとの有線通信を説明する接点コネクタ４００付近の詳細を説明する図である。メモリチップ３００は記憶メモリと記憶データを通信するためのインターフェースを有する。メモリチップ３００には接点電極面が設けてあり、カートリッジ２００を画像形成装置１００に装着した際に、画像形成装置内の接点コネクタ４と接触が保持されることにより通信ラインが確保される。ここで、通信ライン数は少ないほど、接点コネクタ４００及びメモリチップ３００の接点電極面の電極数が少なくなるため、コスト的に非常に有利であるとともにシステム全体の小型化を図る上でも有利となる。
【０００９】
一方、メモリチップ３００は小型化やバッテリー寿命等の問題からメモリチップ自体は電源を持たず、外部の駆動回路により電源供給を受けるタイプが主に用いられる。すなわち、駆動回路５００を通して、画像形成装置１００から電源供給を受けながら、データ通信を行う。従って、駆動回路５００は、メモリチップ３００への電源供給、通信同期のためのクロック供給、そしてデータの送受信の全てを、２本の通信線で行う必要がある。
【００１０】
この２本の通信線で双方向のデータ通信を可能にする構成例として、特許文献１に記載の内容が挙げられる。
【特許文献１】特開２００３-２４８７９８公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、カラー画像を印刷する画像形成装置では、異なる現像剤を有する複数のトナーカートリッジが画像形成装置内に存在する。そのため、上記説明したように各トナーカートリッジと通信を行うためには、それぞれのカートリッジに付加されたメモリチップとそれぞれ通信する必要がある。
【００１２】
しかしながら、特許文献１には、１つの駆動回路で１つのカートリッジに取り付けられたメモリチップとの通信について記載しているが、１つの駆動回路で、複数のメモリチップとの通信方法または構成については明記していない。そのため、上記特許文献１に開示された技術を用いて複数のトナーカートリッジを制御する場合には、メモリチップと同じ数の駆動回路を設ける、あるいは、１つの駆動回路とセレクタ素子を組み合わせて通信線を切り換える方法を取らざるを得ない。
【００１３】
しかしながら、これらの方法を選択するのは、通信システム全体を考慮した場合、回路構成が複雑になり、また大幅なコストアップも避けられないという問題を生じる。
【００１４】
なお、上記問題点は、画像形成装置のトナーカートリッジに搭載されたメモリチップとの通信を例に説明されているが、かかる問題は、一般に無電源回路との通信、特に複数の無電源回路が並列に接続された通信システムでの問題に通じる。
【００１５】
本発明は、上記説明した従来技術の問題点を解決することを出発点としてなされたものである。その目的は、電源を有しない小型の無電源回路と通信を行なう安価で信頼性の高い通信方法及びその装置を提供する。
【００１６】
特に、現像剤の情報を記憶するメモリチップを備えたカートリッジを複数使用する画像形成装置に適用することで、選択回路を用いずに１つの駆動回路で複数のメモリチップとの通信を行うことができる安価な画像形成装置を提供する。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係る通信方法は、以下の構成を有する。すなわち、電源を有しない複数の無電源回路と通信を行なう通信方法であって、前記無電源回路と２本の通信線により接続中に、前記２本の通信線の間に電位差を設けて、前記無電源回路に電圧を供給する工程と、前記２本の通信線のうちの第１の通信線に、前記電位差を越える電位差のパルスを、前記無電源回路に送信するデータに応じてパルス幅変調して印可する工程とを有し、前記パルスを印可する工程において、無電源回路の識別子を含むデータでパルス幅変調して印可し、前記識別子と同じ識別子を有する無電源回路が、送信されたデータを受信することを特徴とする。
【００１８】
また、本発明の通信システムは、電源を有しない複数の無電源回路と該無電源回路と通信を行なう通信装置とを有する通信システムであって、前記通信装置が、前記無電源回路と２本の通信線により接続中に、前記２本の通信線の間に電位差を設けて前記無電源回路に電圧を供給する手段と、前記２本の通信線のうちの第１の通信線に、前記電位差を越える電位差のパルスを、前記無電源回路に送信するデータでパルス幅変調して印可する手段とを有し、前記パルスを印可する手段で、前記無電源回路の識別子を含むデータでパルス幅変調して印可し、  前記無電源回路が、前記識別子と同じ識別子を有する場合に、送信されたデータを受信することを特徴とする。
【００１９】
また、本発明の無電源回路は、電源を有しない無電源回路であって、２本の通信線により通信装置と接続中に、前記通信装置から前記２本の通信線の間に設けられた電位差に基づき供給される電圧をレギュレートして、当該無電源回路の電源とする手段と、前記２本の通信線の第１の通信線に、前記通信装置から前記無電源回路に送信するデータでパルス幅変調して印可された前記電位差を越える電位差のパルスの電圧レベルとパルス幅とを検知して、送信されたデータを受信する手段と、前記無電源回路から送信するデータに対応して、前記２本の通信線の第１の通信線に定電流回路を接続状態または切断状態とする手段とを有することを特徴とする。
【００２０】
また、本発明の通信装置は、電源を有しない複数の無電源回路と通信を行なう通信装置であって、前記無電源回路と２本の通信線により接続中に、前記２本の通信線の間に電位差を設けて前記無電源回路に電圧を供給する手段と、前記２本の通信線のうちの第１の通信線に、前記電位差を越える電位差のパルスを、前記無電源回路に送信するデータでパルス幅変調して印可する手段と、送信するデータに対応した、前記無電源回路による前記２本の通信線のうちの前記第１の通信線に接続される定電流回路の接続状態または切断状態を、前記２本の通信線のうちの前記第１の通信線とは異なる第２の通信線に流れる電流により検知して、前記送信するデータを受信する手段とを有することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、電源を有しない小型の無電源回路と通信を行なう安価で信頼性の高い通信方法及びその装置を提供できる。
【００２２】
例えば、現像剤の情報を記憶するメモリチップを備えたカートリッジを複数使用する画像形成装置に適用すれば、選択回路を用いずに１つの駆動回路で複数のメモリチップとの通信を行うことができる安価な画像形成装置、制御方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態である、画像形成装置に着脱可能な現像剤用のカートリッジに搭載されたメモリチップと、画像形成装置本体の通信装置との通信方法及びそれを実現する装置の構成例を、添付図面を参照して詳細に説明する。
【００２４】
しかしながら、上記課題のところでも記載したが、本発明の通信方法は、小型の無電源回路と信頼性のある通信が出来る安価な通信システムを提供するものである。従って、画像形成装置に着脱可能な現像剤用のカートリッジに搭載されたメモリチップと、画像形成装置本体の通信装置との通信は、本発明の一適用例であってこれに限定されず、一般的な通信方法及びその装置に拡張できる。本発明は、これらを全て含むものである。
【００２５】
＜第１の実施形態＞
［特徴］
本発明の識別番号を記憶したメモリチップを取り付けたカートリッジを複数有する画像形成装置では、１つの駆動回路で選択回路無しに、装着された複数のメモリチップのうちの通信対象となるメモリチップと選択的に通信することができる。すなわち、本画像形成装置では、複数のカートリッジは１つの駆動回路と並列に接続され、駆動回路から各メモリチップに対して各メモリチップを駆動するためのパルス幅変調クロック信号を同時に送る。このパルス幅変調クロック信号は、同期クロックにデータ情報を重畳した一定周期Ｔ１を有する２値（ＶＨとＶＬ、ＶＬ＜ＶＨ）の信号であり、一定周期Ｔ１中のＶＨの期間はＴ３またはＴ４である。一方、メモリチップは、パルス幅変調クロック信号を受信すると、一定周期Ｔ１と同じ周期を持つクロック信号を発生する。このクロック信号は、受信したパルス幅変調クロック信号の立ち上がりに同期して立ち上がりから期間Ｔ２を有するＯＮデューティ信号（Ｔ３＜Ｔ２＜Ｔ４）である。そして、メモリチップは発生したクロック信号の立ち下がり時におけるパルス幅変調クロック信号のＶＨまたはＶＬを判別してパルス幅変調クロック信号に含まれるデータを識別することができる。
【００２６】
このように、本画像形成装置では、駆動回路で各メモリチップを駆動するためのパルス幅変調クロック信号を発生して並列に接続された全てのメモリチップに同時に送信することができる。また、各メモリチップは受信したパルス幅変調クロック信号中に含まれるデータを判別することができる。そのため、本画像形成装置がカートリッジの識別番号を含むパルス幅変調クロック信号を各カートリッジに送信すると、各メモリチップは受信した識別番号と記憶している識別番号と一致しているか否かを判別することができる。そして一致した場合には応答信号を返信することができる。その結果、本画像形成装置では、１つの駆動回路で選択回路無しの簡単な回路構成で、装着された複数のメモリチップのうちの通信対象となるメモリチップと選択的に通信することができるので、その製造費の大幅なコストアップを避けることができる。
【００２７】
以下、本発明を実施の形態により添付の図面を用いて詳細に説明する。
【００２８】
［カートリッジ識別部とカートリッジの構成：図１］
図１は本実施形態の画像形成装置１におけるカートリッジ識別部とカートリッジの構成を示す図である。なお本画像形成装置１には、カートリッジ識別部とカートリッジ以外に露光部、画像形成部、給紙部、定着部、表示部などを有するが、これらの構成の説明は、本願発明の説明と直接関係しないため以下の説明では、その説明は省略する。
【００２９】
図１示すように、画像形成装置１内にはイエロー、シアン、マゼンタ、ブラックの４つの現像剤をそれぞれ含む４つのカートリッジ２(a)〜２(d)が配置され、その各々にメモリチップ３(a)〜３(d)が装着されている。メモリチップ３(a)〜３(d)にそれぞれ備わる各接点電極面２つ(不図示)と、画像形成装置１内の２つの電極端子を有する接点コネクタ４(a)〜４(d)とは、図に示すように１対１で当接する。従ってカートリッジ２(a)〜２(d)が画像形成装置１から取り外された場合には全ての通信線は物理的に切断される。
【００３０】
ここで、図１に示すように、接点コネクタ４(a)〜４(d)は２本の通信線で並列接続され、駆動回路５及び受信回路７に接続されている。駆動回路５及び受信回路７は制御回路６により制御されるため、制御回路６は第１の通信線（図１では信号Ａで示す）及び第２の通信線（図１では信号Ｂで示す）の２本だけを制御すれば良いことになる。
【００３１】
［画像形成装置の制御構成：図２Ａ］
図２Ａは、本画像形成装置１の制御構成を示すブロック図である。
【００３２】
本画像形成装置１は、ＣＰＵ５０，ＲＯＭ５１，ＲＡＭ５２、プリンタ部５３などから構成されている。プリンタ部は、露光部５４，画像形成部５５、給紙部５６，定着部５７、カートリッジ識別部５８，カートリッジ２(a)、２(b)、２(c)、２(d)などから形成されている。ここで、ＣＰＵ５０はＲＯＭ５１に格納されている制御プログラムに基づいてＲＡＭ５２を作業領域に使用しながらプリンタ部などを制御して、以下に示すカートリッジの識別を行うことができる。
【００３３】
［ＲＯＭ／ＲＡＭの構成の一例：図２Ｂ］
図２ＢにＲＯＭ５１，ＲＡＭ５２の構成の一例を示す。なお図２Ｂは本実施形態に関連する部分を記載し、本実施形態の説明に直接必要の無い他の構成は省略してある。
【００３４】
ＲＯＭ５１には、７１にシステムプログラム、７２に画像形成制御プログラム、７３にカートリッジ判別プログラム、７４に各カートリッジの識別番号が記憶されている。また、７５に信号Ａ（ＶＨ、ＶＬ、データＨのパルス幅Ｔ３，データＬのパルス幅Ｔ４）や信号Ｂの値、７６にメモリチップに送信する送信コマンド（カートリッジの識別番号を含む）が記憶されている。また、ＲＡＭ５２には、７７に各種フラグ（カートリッジ取付検出、カートリッジからの応答信号受信など）、７８に応答信号が記憶され、７９はプログラムロード領域として使用される。
【００３５】
［１つの駆動回路を複数メモリチップを並列接続する場合の問題点：図９、１０］
次に、図１で説明した本実施形態の１つの駆動回路に複数のメモリチップを並列に接続する場合２本の通信線について説明する。
【００３６】
最初に、従来の１つの駆動回路を１つのメモリチップに２線で接続する方法を応用して、１つの駆動回路に複数のメモリチップを並列に接続しようとする場合の問題点について説明する。接触型通信には通信線の本数により様々な通信方式が存在するが、通信線の本数の増加と共に、束線やコネクタの総コストが上昇するため、最も小型で低コストなシステムを実現するには最小本数の２線式が優位である。そこで、特開２００３-２４８７９８号公報では、振幅変調によるデータ送信もしくは２信号による差動伝送を行う、２線式のシステムの構成を開示している。図９及び図１０はその一例を示す。
【００３７】
図１０では信号Ａと信号Ｂの２本でメモリチップへの電源供給、クロック同期、データ送受信を行っている。このとき図９に記載のように信号Ａと信号Ｂは互いに反転関係にある差動信号（振幅変調方式）を用いている。このため図１０に記載のメモリチップ１０内の整流回路１３において整流することによって、信号Ａと信号Ｂの差分すなわち振幅データの取り出し(データ検出回路１７)及び内部回路動作のための電源生成(レギュレータ回路１９)を行っている。そのため整流後にコンデンサ１５を挿入し、信号レベル(電源電圧レベル)を安定化させる必要がある。
【００３８】
ここで、上記説明した特開２００３-２４８７９８号公報で開示された１つの駆動回路を２線で１つのメモリチップに接続する方法を応用して、１つの駆動回路に複数のメモリチップを並列に接続する場合を検討する。この場合、駆動回路側から見たコンデンサの容量成分がメモリチップの数分だけ増加することになる。そのため、複数のメモリチップを並列接続すると各メモリチップに挿入されたコンデンサによってクロック波形がなまり通信が困難となる、あるいは、通信速度が著しく低下してしまうというなどの使用を困難とする問題が発生する。
【００３９】
［本実施形態の通信方式（パルス幅変調方式）］
そこで、本実施形態の画像形成装置では、１つの駆動回路に複数のメモリチップを並列接続した場合における上記の問題を回避するため、通信方式として上記の振幅変調方式を用いずに、直流成分を重畳したパルス幅変調方式を用いることで上記問題を解決する。
【００４０】
以下に、本実施形態で使用する通信方式（パルス幅変調方式）の詳細について記述する。なお、以下の説明において、図１に記載の駆動回路５からメモリチップ３(a)〜３(d)へのデータ送信を、駆動回路５を上流側として「ダウンリンク」と称す。また、反対にメモリチップ３(a)〜３(d)から駆動回路５へのデータ送信を「アップリンク」と称することとする。
【００４１】
［通信方式：ダウンリンク：図３］
図３は本実施形態における２通信線の信号例を示した図である。
【００４２】
なお図３に記載の信号Ａと信号Ｂの２通信線は図１と対応している。まず信号Ｂは図１に示すように抵抗Ｒ１で接地されている。後述するがＲ１は受信信号検出用の数十Ω前後の小さい抵抗値であり、ほぼゼロボルトとなる接地信号となる。一方、信号Ａは駆動回路５によって出力される同期ＣＬＫにデータ情報を重畳して印可した信号である。具体的には図３に示すように、一定周期Ｔ１（通信周波数）にてＶＨとＶＬの２値変化を行う変調信号であり、常に２通信線の電位差は少なくともＶＬを越える電圧となる。
【００４３】
これに対してメモリチップ３内部にて、信号Ａのエッジ（図３の例ではＶＬからＶＨへの立ち上がりに相当）に同期して内部ＣＬＫを生成する。この内部ＣＬＫはエッジからある一定の遅延Ｔ２を加えたＯＮデューティーの信号とする。信号Ａは送信するデータ（「Ｈ」もしくは「Ｌ」）に基づき、電圧ＶＨとなる時間すなわちパルス幅を可変する。図３の例ではデータ「Ｈ」のときパルス幅Ｔ３とし、データ「Ｌ」のときＴ４としている。このとき以下の関係を成立させることがポイントとなる。
【００４４】
Ｔ４＜Ｔ２＜Ｔ３      式(１)
これにより内部ＣＬＫの立ち下がり時に、信号ＡのレベルがＶＨなのかＶＬなのかを判別することによって、メモリチップでのデータ受信が可能となる。例えば、図３のｔ１、ｔ２，ｔ５，ｔ６，ｔ７、ｔ８ではＶＨであることからデータ「Ｈ」と判別し、ｔ３、ｔ４ではＶＬであることからデータ「Ｌ」と判別することができる。
【００４５】
［ダウンリンク時のメモリチップの内部動作：図４］
次に図４を用いて、ダウンリンク時のメモリチップ３の内部動作例について説明する。図４は、メモリチップ３の内部構成を示すブロック図であり、メモリチップ３は、電圧レベル検出回路２１、内部ＣＬＫ生成回路２２、レギュレータ回路２３、データ検出回路２４、定電流回路２５、制御回路部２６、メモリ部２７等から構成されている。
【００４６】
図３に示したように信号ＡはＶＨとＶＬの２値変化するため、電圧レベル検出回路２１にて電圧レベルを検知する。この検知信号の変化によって内部ＣＬＫ生成回路２２で、図３に示す内部ＣＬＫを生成する。内部ＣＬＫはＶＬからＶＨへの立ち上がりエッジにＴ２の遅延分を付加したものであり、データ検出回路２４では、この内部ＣＬＫの立ち下がりエッジで、電圧レベル検出回路２１の出力がＶＨなのかＶＬなのかを判定する。従って信号Ａのパルス幅がＴ３のときはデータ「Ｈ」、パルス幅Ｔ４のときはデータ「Ｌ」となり、これが受信データとして制御回路部２６へ伝達される。すなわち、後述する図６Ａに示すように受信データに含まれるカートリッジの現像剤の種類を示す識別番号（００，０１，１０，１１）が制御回路部２６へ伝達される。
【００４７】
一方、メモリチップ３が動作するための電源電圧は、レギュレータ回路２３によってレギュレートされて生成される。メモリチップ３が信号Ａと信号Ｂに接続中は、信号Ａと信号Ｂの差分電圧はＶＬ以上であることから、レギュレータ回路２３はＶＬ以下の電圧値でレギュレーションを行う。
【００４８】
図１０に示す従来例では、振幅電圧自体にデータ情報が含まれていること、もしくは差動伝送のため信号スイッチング時に供給電圧が０Ｖ付近まで低下する時間があることから、整流回路後の平滑用コンデンサが必要であった。これに対して本実施形態ではメモリチップ３が動作するために必要な電圧以上の直流電圧を信号Ａに重畳し、振幅ではなくパルス幅にデータ情報を持たせることにより、整流回路及びその平滑用のコンデンサが必要ない。よってメモリチップの２端子間に存在するコンデンサ容量値を、内部動作に必要な最小限の容量値とすることが可能である。従来例では、複数のメモリチップを並列接続した場合、平滑用コンデンサの容量が並列加算されるためにＣＬＫ信号を送信しても波形がなまり、通信速度の低下もしくは平滑電圧がＣＬＫのスイッチング時にドロップする等、通信自体が困難になる可能性がある。これに対して本実施形態ではメモリチップを並列接続した場合でも、合計容量値は従来例よりも小さいため、クロック波形がなまることなく、複数のメモリチップへのクロック送信が可能となる。
【００４９】
［通信方式：アップリンク］
これまでダウンリンク、即ち駆動回路５からメモリチップへのデータ送信について説明を行った。以下はアップリンク、即ちメモリチップから送信されたデータを駆動回路５で受信する方法について説明する。
【００５０】
特許文献１にも記載のように、駆動回路とメモリチップの１対１の通信時は、図１０に示すようにメモリチップ内に信号Ａと信号Ｂのライン間にスイッチ素子ＳＷ１と抵抗成分素子Ｒ１１を直列接続したものを挿入する。そして、メモリチップから駆動回路へ送信したいデータに基づき、制御回路部１２がスイッチ素子ＳＷ１をオン／オフ制御する。これによりメモリチップでの消費電流が２値変化し、画像形成装置側で電流検出することによってデータ受信が可能となる。
【００５１】
一方、本実施形態では、上記説明した従来方式の他に、図４に示すように、メモリチップ内部に電流Ｉ２の定電流回路２５を設け、送信データに基づき定電流回路２５をオン（接続状態）／オフ（切断状態）する構成を用いることができる。この送信データの一例は、メモリ部２７には、図６Ｂに示すようなカートリッジに含まれる現像剤の種類（イエロー、シアン、マゼンタ、ブラック）とその認識番号（００，０１，１０，１１）のいずれかが記載されている。例えば、カートリッジに含まれる現像剤の種類がイエローの場合には、その認識番号００が記載されているので、送信データ（００）に基づき定電流回路２５をオンオフすることができる。
【００５２】
定電流回路２５の消費電流Ｉ２以外に、メモリチップ内でロジック動作やメモリアクセス動作によって定常的に電流が消費される。この電流値をＩ１とすると、信号Ａ及び信号Ｂに流れる電流はＩ１とＩ２の２値変化し、これを受信回路７の電流検出抵抗Ｒ１で電圧として取り出すことによって画像形成装置側でのデータ受信が可能となる。
【００５３】
ここで１つの駆動回路に対して、セレクタ回路無しで複数のメモリチップを並列接続している場合を想定すると、そのままでは通信の衝突が発生してしまう。よって本発明ではメモリチップとの通信を行う際は、通信パケットのヘッダーに対象のカートリッジ毎に固有の認識番号が含まれているかどうかを判定し、含まれている場合のみ応答信号を返すことを特徴としている。
【００５４】
［カートリッジ装着時のメモリチップの制御処理：図５Ａ、５Ｂ］
以下、図５Ａ、５Ｂを用いてカートリッジを装着したときのメモリチップ及びＣＰＵの制御処理について説明する。まず、図５Ａを用いてカートリッジ装着時のメモリチップ３の制御フローを説明する。図５Ａの処理は図４の制御回路部２６の不図示のＣＰＵが不図示のＲＯＭに格納された制御プログラムに基づいて不図示のＲＡＭを作業領域に用いてによって各部を制御しながら実行するものである。
【００５５】
図５ＡのステップＦ１において、カートリッジが装着され信号Ａと信号Ｂに電圧差が生じると、画像形成装置１の制御回路６，駆動回路５を介してカートリッジのメモリチップ３に電源電圧が供給される。すると、メモリチップ３内部の制御回路部２６(図４)のリセットが解除され、ステップＦ２に進む。
【００５６】
次に、ステップＦ２では、メモリチップ３はコマンド待ち状態になる。そして、図６Ａに一例を示すような固定長コマンドに付加された特定ビットパターンのスタートビット列とストップビット列を有するコマンドを検出した場合にはステップＦ３に進む。
【００５７】
次に、ステップＦ３では、検出したコマンド内に含まれるカートリッジの識別番号(ＩＤ)が自己の認識番号(ＩＤ)と一致するかを確認し、一致する場合には、ステップＦ４に進むが、一致しない場合にステップＦ２に戻り一切応答しない。例えば、コマンド内に含まれるカートリッジの識別番号(ＩＤ)が０１（シアン）であり、図６Ｂに一例を示すように自己の認識番号(ＩＤ)が０１（シアン）の場合にはＩＤが一致するので応答する。しかし、自己の認識番号(ＩＤ)が００（イエロー）の場合には一致しないので応答しない。
【００５８】
また、ステップＦ４では、カートリッジの識別番号ＩＤが自己の認識番号ＩＤと一致した場合には、メモリの読み込みや書き込みといったコマンド要求を処理する。
【００５９】
次に、ステップＦ５では、ステップＦ４で処理した結果を応答信号として返信してから、ステップＦ６に進む。ステップＦ６では、信号Ａと信号Ｂの差分電圧が降下し、メモリチップ内部の制御回路部(図４)にリセットがかかるまで、上記のフローを繰り返すし、ステップＦ６でリセットが係ると一連の作業を終了する。
【００６０】
一方、図５Ｂは、カートリッジ装着時の画像形成装置１のＣＰＵ５０が行う処理である。この処理は、ＲＯＭ５１に格納されている制御プログラムに基づいてＣＰＵ５０がＲＡＭ５２を作業領域に使用しながらカートリッジ識別部５８などの各部を制御して行うものである。
【００６１】
ステップＳ８０でＣＰＵ５０はカートリッジの装着を監視し、通信線Ａ、Ｂの電圧変化からカートリッジが装着されたのを検出すると、ステップＳ８１に進む。ステップＳ８１では、並列接続された各カートリッジに、図６Ａに一例を示すコマンド（カートリッジ識別番号、データを含む）を送信することにより、接続された各カートリッジに電源電圧及びカートリッジ識別番号を供給する。
【００６２】
次に、ステップＳ８３において、応答信号を受信するまで待機し、応答信号を受信した場合には、ステップＳ８４に進む。この応答信号は、送信したコマンドに含まれるカートリッジの識別番号を装着されたカートリッジのメモリチップ３が判別し、カートリッジの識別番号が一致したことをＣＰＵに対して伝達するための返信信号である。
【００６３】
そこで、ステップＳ８４では、画像形成処理を行ってから、一連の作業を終了する。
【００６４】
［コマンド：図６］
図５Ａ、図５Ｂで説明したメモリチップに送信されるコマンドについて図６を用いてより具体的に説明する。
【００６５】
図１に示す画像形成装置において、色要素の数の２(a)〜２(d)の４色（イエロー、シアン、マゼンタ、ブラック）４本のカートリッジを装着する構成を考える。このとき、４本のカートリッジには、色別に、図７に一例を示すようなカートリッジの種類ごとにイエロー「００」、シアン「０１」、マゼンタ「１０」、ブラック「１１」の２ビットの認識番号（識別子）のいずれかが割り当てられる。そして、カートリッジ工場出荷時に図４のメモリ部２７のユーザ使用領域に記録される。従って、メモリチップは図４に示すように全色のカートリッジで共通のメモリチップ３を使用可能であり、メモリチップ製造時は工程を分ける必要はない。
【００６６】
画像形成装置１の制御回路６が、シアンカートリッジのメモリチップ情報を読み込む時は、図６に示すような共通のスタートビット列及びストップビット列に送信先の識別番号「０１」を付加した読み込み命令コマンドを各カートリッジに送信する。すると、４つのカートリッジにあるメモリチップ３(a)〜３(d)は、それぞれ制御回路６からこのコマンドを受信する。そして、メモリチップ３(a)〜３(d)はそれぞれ受信したコマンドに含まれる識別番号を抽出して記憶する識別番号と比較する。そして、識別番号の一致するシアンカートリッジのメモリチップのみが受信したコマンドに応答し、読み込み処理を実行した後に、前述のようにメモリチップ内の消費電流を２値変化させて応答信号(この場合は読み出したデータ)を返送する。
【００６７】
このときイエロー、マゼンタ、ブラックのカートリッジに搭載されたメモリチップは応答信号を返さない。要求コマンドは固定ビット長構成され、かつスタートビット列とストップビット列と識別番号が一致しないとメモリチップは応答しないため、送信データが偶然にも一致して予期しない通信対象外のメモリチップが応答するということはない。
【００６８】
以上のフローによって、通信対象のメモリチップが応答信号を返送する。ここで本発明を成立させる上でポイントが２つある。第１点は、応答しないメモリチップの定電流回路２５(図４)はオフとするように制御することである。第２点は、メモリチップがロジック動作やメモリアクセス動作するために必要な消費電流Ｉ１、定電流回路によって消費される電流をＩ２とした場合に、下式の関係が成立するように構成することである。ここで、画像形成装置内に並列接続されたメモリチップ数をＮ（上記例では、４）とすると、
Ｉ２＞Ｉ１×Ｎ      式(２)
以上の２つの条件を満足することにより、受信回路７(電流検出回路)は１つだけで４つのメモリチップ３(a)〜３(d)の送信データを受信することが可能となる。受信回路７の検出抵抗Ｒ１には、電流値「Ｉ２」と電流値「Ｉ１×Ｎ」の２種類の電流が流れる。そのため、Ｒ１における両者の電流検出電圧を判別できるようにリファレンス電圧Ｖ２を設定することによって、受信データを２値信号としてコンパレータＣＭＰ１から制御回路６へ伝達することができる。
【００６９】
無論上記で述べた定電流回路２５の代わりに、図１０の従来例のようなＳＷ１をオンオフする構成においてもよい。この場合、ＳＷ１がオフ状態の消費電流をＩ１、ＳＷ１がＯＮ状態でのＲ７に流れる電流をＩ２とし、上記の条件を満たすことによって、データ受信が可能となる。
【００７０】
本実施形態では、伝送する２信号のうち電位の低い方を固定電圧とし、電位の高い方を変調する例について説明しているが、詳細に述べるまでもなく、電位の高い方を固定電圧とし、電位の低い方を変調しても同様の効果が得られる。また２信号のうち電位の低い方にメモリチップからのデータ受信のための電流検出抵抗及びその検出回路を設けているが、電位の高い方に電流検出抵抗及びその検出回路を設けても同様の効果が得られる。
【００７１】
［他の実施形態］
また、本発明の目的は、実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給してもよい。その場合、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。
【００７２】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００７３】
また、プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷを用いることができる。また、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。または、プログラムコードをネットワークを介してダウンロードしてもよい。
【００７４】
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現される。しかし、それ以外にも、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００７５】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれる。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００７６】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した各実施の形態の機能が実現される。これ以外にも、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳなどが実際の処理の一部または全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も、本発明に含まれることは言うまでもない。
【００７７】
この場合、プログラムは、該プログラムを記憶した記憶媒体から直接、又はインターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続された不図示の他のコンピュータやデータベース等からダウンロードすることにより供給される。
【００７８】
上記実施の形態では、画像形成装置の印刷方式を電子写真方式とした場合を例に挙げたが、本発明は、電子写真方式に限定されるものではなく、インクジェット方式、熱転写方式、感熱方式、静電方式、放電破壊方式など各種印刷方式に適用することができる。
【００７９】
上記プログラムの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、ＯＳ（オペレーティングシステム）に供給されるスクリプトデータ等の形態から成ってもよい。
【図面の簡単な説明】
【００８０】
【図１】本実施形態の画像形成装置の全体構成を示すブロック図である。
【図２Ａ】本実施形態の画像形成装置の制御構成を示すブロック図である。
【図２Ｂ】ＲＯＭ／ＲＡＭの構成の一例を示すブロック図である。
【図３】本実施形態の２線式（パルス幅変調方式）の信号の一例を示す図である。
【図４】本実施形態のメモリチップの内部構成の一例を示す図である。
【図５Ａ】本実施形態の画像形成装置におけるメモリチップの制御処理を示すフローチャートである。
【図５Ｂ】本実施形態の画像形成装置の制御処理を示すフローチャートである。
【図６】本実施形態の画像形成装置で使用するデータコマンドの一例を示す図である。
【図７】メモリチップに記憶されるカートリッジの種類と認識番号の一例を示す図である。
【図８Ａ】従来の１つの駆動回路と１つのカートリッジと２線で接続する画像形成装置の一例を示す図である。
【図８Ｂ】図８Ａの駆動回路と１つのカートリッジでの２線での接続方法を説明する図である。
【図９】従来の１つの駆動回路と１つのカートリッジと２線で接続する画像形成装置において用いられている信号例を示す図である。
【図１０】従来の１つの駆動回路と１つのカートリッジと２線で接続する画像形成装置において用いられているメモリチップの内部構成を示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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