(57)【要約】【課題】親ユニットとの信号ラインの数の減少を可能とする。【解決手段】親ユニット２に対して多段接続可能に構成されて、親ユニット２から出力されるクロック信号Ｓｃに同期してシフト動作を実行して、記憶しているユニット情報Ｄ１ａ，Ｄ１ｂのビット列を上位ビット側から第２データ出力ライン３４にシリアルデータとして順次出力すると共に、子ユニット３ａから順次出力されるシリアルデータを第２データ入力ライン３２を介して入力してビット列の下位ビット側に順次付加するシフトレジスタと、後段の他の子ユニットが接続されていないときにはシフトレジスタの第２データ出力ライン３４に出力されるシリアルデータを親ユニット２に接続される第３データ出力ライン３３に出力し、かつ他の子ユニット３が接続されているときにはシリアルデータの第３データ出力ライン３３への出力を停止する出力バッファとを備えている。【選択図】図１
2008269013.tif 000002
【特許請求の範囲】
【請求項１】
親ユニットに対して多段接続可能に構成された情報収集用子ユニットであって、
前記親ユニットから出力されるクロック信号に同期してシフト動作を実行して、記憶している情報のビット列を当該ビット列の上位ビットおよび下位ビットのうちの一方の側からデータ出力端子にシリアルデータとして順次出力すると共に、前段ユニットから順次出力されるシリアルデータをデータ入力端子を介して入力して前記ビット列の上位ビットおよび下位ビットのうちの他方の側に順次付加するシフトレジスタと、
後段の他の情報収集用子ユニットが接続されていないときには前記シフトレジスタの前記データ出力端子に出力される前記シリアルデータを前記親ユニットに接続されるデータ出力ラインに出力し、かつ前記他の情報収集用子ユニットが接続されているときには当該シリアルデータの前記データ出力ラインへの出力を停止する出力部とを備えている情報収集用子ユニット。
【請求項２】
１つの親ユニットおよびｎ個（ｎは正の整数）の請求項１記載の情報収集用子ユニットを備えた情報収集システムであって、
前記親ユニットのデータ出力端子と１段目の前記情報収集用子ユニットの前記データ入力端子とが接続され、ｍ（ｍは１以上（ｎ−１）以下の各々）段目の前記情報収集用子ユニットの前記データ出力端子と（ｍ＋１）段目の前記情報収集用子ユニットの前記データ入力端子とが接続され、
前記ｎ段目の情報収集用子ユニットの前記出力部は、前記シフトレジスタによって出力された前記シリアルデータを前記親ユニットに出力し、
前記親ユニットは、前記クロック信号を出力すると共に、当該クロック信号に同期して前記ｎ段目の前記情報収集用子ユニットによって出力される前記シリアルデータを入力する情報収集システム。
【請求項３】
前記親ユニットは、前記クロック信号に同期して当該親ユニットの前記データ出力端子を介して前記１段目の情報収集用子ユニットの前記データ入力端子に所定のビット列の終了情報を出力し、前記データ出力ラインを介して入力した当該終了情報に基づいて前記情報収集用子ユニットの接続数を求めると共に当該各情報収集用子ユニットの前記シフトレジスタによって記憶されていた前記情報を収集する請求項２記載の情報収集システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、親ユニットに対して多段接続可能に構成された情報収集用子ユニット、並びにこの親ユニットおよび情報収集用子ユニットを備えた情報収集システムに関するものである。
【背景技術】
【０００２】
この情報収集システムで使用される増設システムとして、特開平４−１８１４０１号公報に開示されたプログラマブルコントローラの増設システムが知られている。この増設システムでは、親ユニット（親局装置）のＣＰＵが、親ユニットに近い情報収集用子ユニット（子局装置：以下、「子ユニット」ともいう）から順次アクセスして、その子ユニットのアドレスをデータバスを介して読み取ることにより、各子ユニットのアドレスを認識している。
【特許文献１】特開平４−１８１４０１号公報（第３頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記の増設システムには、以下の問題点がある。すなわち、この増設システムでは、各子ユニットのアドレスはデータバスを介して読み取られる。この場合、ＣＰＵのデータバスは複数ビット（現在のＣＰＵでは、８ビット〜３２ビット）で構成されるのが一般的である。したがって、親ユニットと各子ユニットとの間に配設すべき信号ラインの本数が多くなる。このため、増設のための連結コネクタのピン数が多くなる結果、コネクタの大型化に起因して親ユニットおよび子ユニットの小型化が困難となるという問題点がある。また、システムによっては、親ユニットと子ユニットとをトランスなどを用いて電気的に絶縁しなければならないこともあるが、この場合には、信号ライン毎にトランスを配設して絶縁する必要があるため、システムのコストが上昇すると共に、システムが一層大型化するという問題点も存在している。
【０００４】
本発明は、かかる問題点に鑑みてなされたものであり、親ユニットとの信号ラインの数を減少させ得る情報収集用子ユニットを提供することを主目的とする。また、この親ユニットおよび情報収集用子ユニットを用いた情報収集システムを提供することを他の主目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成すべく請求項１記載の情報収集用子ユニットは、親ユニットに対して多段接続可能に構成された情報収集用子ユニットであって、前記親ユニットから出力されるクロック信号に同期してシフト動作を実行して、記憶している情報のビット列を当該ビット列の上位ビットおよび下位ビットのうちの一方の側からデータ出力端子にシリアルデータとして順次出力すると共に、前段ユニットから順次出力されるシリアルデータをデータ入力端子を介して入力して前記ビット列の上位ビットおよび下位ビットのうちの他方の側に順次付加するシフトレジスタと、後段の他の情報収集用子ユニットが接続されていないときには前記シフトレジスタの前記データ出力端子に出力される前記シリアルデータを前記親ユニットに接続されるデータ出力ラインに出力し、かつ前記他の情報収集用子ユニットが接続されているときには当該シリアルデータの前記データ出力ラインへの出力を停止する出力部とを備えている。
【０００６】
また、請求項２記載の情報収集システムは、１つの親ユニットおよびｎ個（ｎは正の整数）の請求項１記載の情報収集用子ユニットを備えた情報収集システムであって、前記親ユニットのデータ出力端子と１段目の前記情報収集用子ユニットの前記データ入力端子とが接続され、ｍ（ｍは１以上（ｎ−１）以下の各々）段目の前記情報収集用子ユニットの前記データ出力端子と（ｍ＋１）段目の前記情報収集用子ユニットの前記データ入力端子とが接続され、前記ｎ段目の情報収集用子ユニットの前記出力部は、前記シフトレジスタによって出力された前記シリアルデータを前記親ユニットに出力し、前記親ユニットは、前記クロック信号を出力すると共に、当該クロック信号に同期して前記ｎ段目の前記情報収集用子ユニットによって出力される前記シリアルデータを入力する。
【０００７】
請求項３記載の情報収集システムは、請求項２記載の情報収集システムにおいて、前記親ユニットは、前記クロック信号に同期して当該親ユニットの前記データ出力端子を介して前記１段目の情報収集用子ユニットの前記データ入力端子に所定のビット列の終了情報を出力し、前記データ出力ラインを介して入力した当該終了情報に基づいて前記情報収集用子ユニットの接続数を求めると共に当該各情報収集用子ユニットの前記シフトレジスタによって記憶されていた前記情報を収集する。
【発明の効果】
【０００８】
請求項１記載の情報収集用子ユニットおよび請求項２記載の情報収集システムでは、情報収集用子ユニットのシフトレジスタが、親ユニットから出力されるクロック信号に同期してシフト動作を実行して、記憶している情報のビット列をその上位ビットおよび下位ビットのうちの一方の側からデータ出力端子にシリアルデータとして順次出力すると共に、前段ユニットから順次出力されるシリアルデータをデータ入力端子を介して入力してビット列の上位ビットおよび下位ビットのうちの他方の側に順次付加し、出力部が、後段の他の情報収集用子ユニットが接続されていないときにはシフトレジスタのデータ出力端子に出力されるシリアルデータをデータ出力ラインに出力し、かつ後段の他の情報収集用子ユニットが接続されているときにはシリアルデータのシフトレジスタから出力されるデータのデータ出力ラインへの出力を停止する。
【０００９】
したがって、この情報収集用子ユニットおよび情報収集システムによれば、情報収集用子ユニットの出力部を１本のデータ出力ラインに接続する構成であっても、最終段の情報収集用子ユニットの出力部のみがデータの出力が可能で、かつ他の情報収集用子ユニットの出力部はデータの出力を停止する状態にできるため、複数個の情報収集用子ユニットを多段接続する構成においても、１本のデータ出力ラインを用いて、各情報収集用子ユニットの情報を親ユニットに出力することができ、これにより、親ユニットと各情報収集用子ユニットとの間の信号ラインの数を大幅に減少させることができる。したがって、親ユニットと、最も親ユニット側の（親ユニットに接続されている１段目（最前段）の）情報収集用子ユニットとの間をトランスなどを用いて電気的に絶縁する必要がある場合においても、トランスの数を最小限に抑えることができるため、情報収集システムを安価かつ小型に構成することができる。
【００１０】
また、請求項３記載の情報収集システムでは、親ユニットがクロック信号に同期して、１段目（最も親ユニット側）の情報収集用子ユニットのデータ入力端子に所定のビット列の終了情報を出力することにより、情報収集用子ユニットは、記憶している情報に続いて終了情報のビット列についてもデータ出力端子にシリアルデータとして順次出力する。したがって、この情報収集システムによれば、親ユニットが、情報収集用子ユニットのデータ出力ラインを介して、情報収集用子ユニットの情報と共に自ら出力した終了情報を入力して検出することができるため、この終了情報に基づいて、例えば、終了情報に先立って取得したビット列のビット数をシフトレジスタのビット数で除算することで、情報収集用子ユニットの接続数を求めることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して、本発明に係る情報収集用子ユニット（以下、「子ユニット」ともいう）およびこの子ユニットを備えた情報収集システムの最良の形態について説明する。
【００１２】
情報収集システム１は、図１に示すように、１つの親ユニット２、およびｎ個（ｎは正の整数。本例では一例として２個）の子ユニット３ａ，３ｂ（以下、特に区別しないときには「子ユニット３」ともいう）を備えて構成されて、親ユニット２が各子ユニット３ａ，３ｂのユニット情報Ｄ１ａ，Ｄ１ｂ（以下、特に区別しないときには「ユニット情報Ｄ１」）、および各子ユニット３において測定された測定情報Ｄ２ａ，Ｄ２ｂ（以下、特に区別しないときには「測定情報Ｄ２」）を収集可能に構成されている。この場合、ユニット情報Ｄ１および測定情報Ｄ２は、本発明における情報を構成する。
【００１３】
親ユニット２は、一例として、図１に示すように、制御部１１、記憶部１２、プルアップ抵抗１３、および子ユニット３を接続するための増設用コネクタ（以下、「コネクタ」ともいう）１４を備えている。この場合、コネクタ１４として、子ユニット３の後述するコネクタ２７と同一のコネクタが使用されているため、親ユニット２に子ユニット３が連結（増設）可能となっている。
【００１４】
制御部１１は、ＣＰＵを備えて構成されて、ＣＰＵが記憶部１２に予め記憶されている動作プログラムに従って作動することにより、コネクタ１４に接続されている子ユニット３のユニット情報Ｄ１をコネクタ１４に接続された第１データ入力ライン１７を介して入力して収集するユニット情報収集処理、および子ユニット３において測定された測定情報Ｄ２を第１データ入力ライン１７を介して入力して収集する測定情報収集処理を実行する。また、制御部１１は、上記各収集処理において、コネクタ１４に接続されたクロックライン１５にクロック信号Ｓｃを出力すると共に、記憶部１２に予め記憶されている終了情報Ｄ３（例えば、「０１０１０１」などの既知のビット列で構成される情報）を読み出して第１データ出力ライン１６に１ビットずつシリアルデータとして出力する。
【００１５】
また、制御部１１は、コネクタ１４に接続された検出ライン１８のレベルに基づいて、コネクタ１４に子ユニット３が接続されているか否かを判別する。本例では、一例として、検出ライン１８は、図１に示すように、プルアップ抵抗１３によってプルアップされており、子ユニット３が非接続のときには「Ｈｉｇｈ」レベルとなる。一方、子ユニット３が接続されているときには、検出ライン１８は、コネクタ１４および子ユニット３のコネクタ２６を介して子ユニット３内のグランドラインＧＬに接続されて「Ｌｏｗ」レベルとなる。このため、制御部１１は、検出ライン１８のレベルが「Ｈｉｇｈ」レベルのときに子ユニット３が非接続であると判別し、検出ライン１８のレベルが「Ｌｏｗ」レベルのときに子ユニット３が接続されていると判別する。
【００１６】
各子ユニット３は、一例として、図１に示すように、入出力インターフェース部（以下、「Ｉ／Ｆ部」）２１、制御部２２、測定部２３、記憶部２４、プルアップ抵抗２５、前段ユニット（親ユニット２または他の子ユニット３）に接続するためのコネクタ２６、および後段ユニット（他の子ユニット３）を接続するための増設用コネクタ（以下、「コネクタ」）２７をそれぞれ備えている。
【００１７】
具体的には、コネクタ２６，２７は、互いに連結（接続）可能な同じピン配置の雄型のコネクタと雌型のコネクタとで構成されている。また、前記したように、コネクタ２７にはコネクタ１４と同一のコネクタが使用されている。このため、親ユニット２のコネクタ１４に子ユニット３のコネクタ２６が接続されることにより、親ユニット２に子ユニット３が連結可能となっている。また、子ユニット３のコネクタ２７に他の子ユニット３のコネクタ２６が接続されることにより、子ユニット３に他の子ユニット３が連結可能となっている。この構成により、親ユニット２に対して１または２以上の子ユニット３が順次直列に接続されて増設可能となっている。
【００１８】
また、各子ユニット３は、各コネクタ２６，２７同士を接続するクロックライン３１および第３データ出力ライン（本発明におけるデータ出力ライン）３３と、コネクタ２６およびＩ／Ｆ部２１を接続する第２データ入力ライン３２と、Ｉ／Ｆ部２１およびコネクタ２７を接続する第２データ出力ライン３４および検出ライン３５と、コネクタ２６に接続されるグランドラインＧＬとを備えている。この場合、クロックライン３１が接続される各コネクタ２６，２７のピン番号は、親ユニット２のコネクタ１４におけるクロックライン１５が接続されるピン番号と同一に規定されている。同様にして、第３データ出力ライン３３が接続される各コネクタ２６，２７のピン番号は、親ユニット２のコネクタ１４における第１データ入力ライン１７が接続されるピン番号と同一に規定されている。また、第２データ入力ライン３２が接続されるコネクタ２６のピン番号、および第２データ出力ライン３４が接続されるコネクタ２７のピン番号は、親ユニット２のコネクタ１４におけるデータ出力ライン１６が接続されるピン番号と同一に規定されている。また、グランドラインＧＬが接続されるコネクタ２６のピン番号、および検出ライン３５が接続されるコネクタ２７のピン番号は、親ユニット２のコネクタ１４における検出ライン１８が接続されるピン番号と同一に規定されている。
【００１９】
Ｉ／Ｆ部２１は、図２に示すように、シフトレジスタ４１および出力バッファ４２を備えている。一例として、シフトレジスタ４１は、制御端子（以下、「制御端子ＰＳ」ともいう）、ｋ個（ｋは２以上の整数）のパラレルデータ入力端子（以下、「データ入力端子ＰＩＮ」ともいう）、クロック端子（以下、「クロック端子ＣＬＫ」ともいう）、シリアルデータ入力端子（以下、「データ入力端子ＳＩＮ」ともいう）、およびシリアルデータ出力端子（以下、「データ出力端子ＳＯＵＴ」ともいう）を備え、ｋビットのパラレルデータの入力および記憶を行うパラレル動作と、記憶しているｋビットのデータを１ビットずつシリアルデータとしてデータ出力端子ＳＯＵＴから出力しつつ、データ入力端子ＳＩＮから１ビットずつデータ（シリアルデータ）を取り込むシリアル動作とを実行可能に構成されている。
【００２０】
具体的には、シフトレジスタ４１は、制御部２２から出力される制御信号Ｓｐｓを制御端子ＰＳを介して入力して、パラレル動作とシリアル動作とを切り替える。また、シフトレジスタ４１は、パラレル動作状態（一例として制御信号Ｓｐｓのレベルが「Ｈｉｇｈ」のとき）において、自身が配設された子ユニット３に予め設定されたユニット情報Ｄ１および自身が配設された子ユニット３において測定された測定情報Ｄ２をパラレルデータとしてデータ入力端子ＰＩＮを介して制御部２２から入力して記憶する。この場合、シフトレジスタ４１は、一例として、制御信号Ｓｐｓのレベルが「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わるタイミングに同期してパラレルデータを入力して記憶する。
【００２１】
また、シフトレジスタ４１は、シリアル動作状態（一例として制御信号Ｓｐｓのレベルが「Ｌｏｗ」のとき）において、クロック端子ＣＬＫを介して入力するクロック信号Ｓｃに同期して、記憶している情報のビット列を１ビットずつ上位ビットおよび下位ビットのうちの一方の側（本例では上位ビット側）にシフトさせるシフト動作と、シフト動作によって押し出されるビット（本例では最上位ビット）のデータ出力端子ＳＯＵＴからの出力動作と、前段ユニットから第２データ入力ライン３２に出力（供給）されているシリアルデータを１ビットずつデータ入力端子ＳＩＮを介して取り込んで、自身が記憶している情報の上位ビットおよび下位ビットのうちの他方の側（本例では下位ビットの側。具体的には最下位ビット）に付加（記憶）する記憶動作とをそれぞれ実行する。この場合、シフトレジスタ４１は、データ出力端子ＳＯＵＴから出力したシリアルデータを第２データ出力ライン３４を介してコネクタ２７に出力すると共に、出力バッファ４２に出力する。
【００２２】
出力バッファ４２は、本発明における出力部であって、入力端子がシフトレジスタ４１のデータ出力端子ＳＯＵＴに接続され、出力端子が第３データ出力ライン３３に接続されている。また、出力バッファ４２は、制御端子ＥＮが「Ｈｉｇｈ」レベルのときには、シフトレジスタ４１から出力されたデータをそのままの状態（非反転状態）で第３データ出力ライン３３に出力し、検出ライン３５に接続されている制御端子ＥＮが「Ｌｏｗ」レベルのときには出力段をハイインピーダンス状態に移行させる。
【００２３】
制御部２２は、ＣＰＵなどで構成されて、ＣＰＵが記憶部２４に予め記憶されている動作プログラムに従って作動することにより、測定部２３によって測定されて出力される測定情報Ｄ２を入力して記憶部２４に記憶する測定処理と、制御信号Ｓｐｓを出力してシフトレジスタ４１の動作制御を行う制御処理と、予め記憶されているユニット情報Ｄ１および測定部２３から入力して記憶させた測定情報Ｄ２を記憶部２４から読み出してシフトレジスタ４１に記憶させる（設定する）情報設定処理とを実行する。測定部２３は、センサ（図示せず）を備えて構成されて、測定対象体（図示せず）の内部の電圧や電流、温度などを測定して測定情報Ｄ２として制御部２２に出力する。
【００２４】
次に、情報収集システム１における子ユニット３の増設方法と、情報収集システム１の動作について、図１，３を参照して説明する。なお、子ユニット３の数を２個とした例を挙げて説明する。
【００２５】
まず、親ユニット２への各子ユニット３ａ，３ｂの増設方法について説明する。
【００２６】
最初に、親ユニット２に１段目（ｎ＝１）の子ユニット３ａを１段接続（増設）する。この際には、図１に示すように、前段ユニットとしての親ユニット２のコネクタ１４に子ユニット３ａのコネクタ２６を連結（接続）する。これにより、親ユニット２のクロックライン１５と子ユニット３ａのクロックライン３１とが、また親ユニット２のデータ出力ライン１６と子ユニット３ａの第２データ入力ライン３２とが、また親ユニット２の検出ライン１８と子ユニット３ａのグランドラインＧＬとが、さらに親ユニット２の第１データ入力ライン１７と子ユニット３ａの第３データ出力ライン３３とが、コネクタ１４およびコネクタ２６を介してそれぞれ電気的に接続される。
【００２７】
次に、子ユニット３ａに２段目（最後段。ｎ＝（ｍ＋１），ｍ＝１）の子ユニット３ｂ（他の子ユニット３ｂ）を多段接続（増設）する。この際には、図１に示すように、前段ユニットとしての子ユニット３ａのコネクタ２７に子ユニット３ｂのコネクタ２６を連結（接続）する。これにより、子ユニット３ａのクロックライン３１と子ユニット３ｂのクロックライン３１とが、また子ユニット３ａの第２データ出力ライン３４と子ユニット３ｂの第２データ入力ライン３２とが、また子ユニット３ａの検出ライン３５と子ユニット３ｂのグランドラインＧＬとが、さらに子ユニット３ａの第３データ出力ライン３３と子ユニット３ｂの第３データ出力ライン３３とが、コネクタ２７およびコネクタ２６を介してそれぞれ電気的に接続される。これにより、親ユニット２に対する２つの子ユニット３の多段接続が完了する。
【００２８】
この状態において、情報収集システム１の電源が投入されたときには、親ユニット２では、検出ライン１８に子ユニット３ａのグランドラインＧＬが接続されることにより、検出ライン１８のレベルが「Ｈｉｇｔ」レベルから「Ｌｏｗ」レベルに移行する。親ユニット２の制御部１１は、検出ライン１８のレベルが「Ｌｏｗ」レベルであることを検出することにより、子ユニット３が連結されていると判別し、一定時間だけ待って、ユニット情報収集処理を開始する。
【００２９】
一方、各子ユニット３では、親ユニット２がユニット情報収集処理の開始を一定時間だけ待っている間に、制御部２２が、制御処理と情報設定処理とを実行することにより、シフトレジスタ４１にユニット情報Ｄ１を記憶させる。具体的には、制御部２２は、制御信号Ｓｐｓを「Ｈｉｇｈ」レベルにすることにより、シフトレジスタ４１をパラレル動作状態に移行させる。次いで、制御部２２は、記憶部２４に記憶されているユニット情報Ｄ１を読み出してシフトレジスタ４１に出力し、この出力状態において、制御信号Ｓｐｓを「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに移行させる。これにより、制御部２２からシフトレジスタ４１に出力されているユニット情報Ｄ１（パラレルデータ）がシフトレジスタ４１に記憶される。また、シフトレジスタ４１は、制御信号Ｓｐｓが「Ｌｏｗ」レベルに移行されることにより、シリアル動作状態に移行させられる。
【００３０】
一定時間経過後、親ユニット２の制御部１１は、ユニット情報収集処理を実行する。このユニット情報収集処理では、制御部１１は、クロックライン１５へのクロック信号Ｓｃの供給を開始すると共に、クロック信号Ｓｃに同期して、記憶部１２からの終了情報Ｄ３の読み出しおよびデータ出力ライン１６への出力と、第１データ入力ライン１７から入力される各子ユニット３のユニット情報Ｄ１の取り込みとを繰り返し実行する。
【００３１】
この場合、情報収集システム１では、親ユニット２に各子ユニット３が連結された状態において、図３に示すように、各子ユニット３のｋビットのシフトレジスタ４１が直列に接続され、かつ同じクロック信号Ｓｃが供給される構成となっているため、全体として（ｋ×２）ビットのシフトレジスタとして構成される。また、子ユニット３ａでは、子ユニット３ｂが接続されたことにより、検出ライン３５が子ユニット３ｂのグランドラインＧＬに接続されて「Ｌｏｗ」レベルに移行し、その結果として、出力バッファ４２は、その出力段をハイインピーダンス状態に移行させる。一方、子ユニット３ｂでは、検出ライン３５がプルアップ抵抗２５によって「Ｈｉｇｈ」レベルの状態に維持されているため、出力バッファ４２は、入力したデータを出力端子から出力可能な状態となっている。
【００３２】
したがって、親ユニット２の制御部１１がクロック信号Ｓｃを１周期出力する都度、各子ユニット３のシフトレジスタ４１が、クロック信号Ｓｃに同期して、記憶しているユニット情報Ｄ１のビット列を１ビットずつ上位ビット側へシフトすることにより、最も後段である子ユニット３ｂのシフトレジスタ４１から、子ユニット３ｂのユニット情報Ｄ１の上位ビット側から順次１ビットずつ、子ユニット３ｂのユニット情報Ｄ１ｂおよび子ユニット３ａのユニット情報Ｄ１ａの順に出力され、さらに子ユニット３ｂの出力バッファ４２を介して第３データ出力ライン３３に出力される。この際に、上記したように、子ユニット３ａでは、出力バッファ４２が出力段をハイインピーダンス状態に移行させているため、第３データ出力ライン３３において子ユニット３ａ，３ｂの両出力バッファ４２の出力が衝突する事態が回避されている。親ユニット２では、制御部１１が、子ユニット３ｂの第３データ出力ライン３３に出力された各ユニット情報Ｄ１ｂ，Ｄ１ａを構成するビット列を、子ユニット３ａの第３データ出力ライン３３および親ユニット２の第１データ入力ライン１７を経由して取得して、記憶部１２に記憶させる。
【００３３】
また、親ユニット２の制御部１１は、各子ユニット３へのクロック信号Ｓｃの出力に同期して、終了情報Ｄ３を構成するビット列を１ビットずつ記憶部１２から読み出してデータ出力ライン１６に出力する。これにより、この終了情報Ｄ３は、子ユニット３ａのユニット情報Ｄ１ａの下位ビット側に順次付加されて、ユニット情報Ｄ１ａと共に、子ユニット３ａのシフトレジスタ４１から子ユニット３ｂのシフトレジスタ４１に移動され、さらには子ユニット３ｂの出力バッファ４２および各子ユニット３の第３データ出力ライン３３を経由して、親ユニット２の第１データ入力ライン１７に出力（返送）される。制御部１１は、第１データ入力ライン１７からデータを取得して記憶部１２に記憶しつつ、取得したデータ中に終了情報Ｄ３が含まれているか否かを検出する。この検出の結果、制御部１１は、終了情報Ｄ３を検出したときには、終了情報Ｄ３に先立って取得して記憶部１２に記憶されているビット列をｋビットずつ区分けすることにより、区分けの数に基づいて親ユニット２に増設（接続）された子ユニット３の数Ｘを特定して、その数Ｘを記憶部１２の所定領域に記憶させる。また、制御部１１は、記憶されているビット列のうちの最初のｋビットのビット列を最後段（２段目）の子ユニット３ｂ（第３データ出力ライン３３において最も上流側の子ユニット３）のユニット情報Ｄ１ｂとして認識して子ユニット３ｂの識別情報と共に記憶部１２内の所定の領域に記憶させ、次のｋビットのビット列を子ユニット３ａ（第３データ出力ライン３３において次に上流側の子ユニット３：この例では、最も下流側（最前段）の子ユニット３）のユニット情報Ｄ１ａとして認識して子ユニット３ａの識別情報と共に記憶部１２内の所定の領域に記憶する。これにより、各子ユニット３のユニット情報Ｄ１が親ユニット２に収集されて、ユニット情報収集処理が完了する。
【００３４】
その後、予め設定された所定時間が経過したときに、親ユニット２の制御部１１は、測定情報収集処理を実行する。この測定情報収集処理においても、制御部１１は、前述したユニット情報収集処理と同様にして、クロックライン１５へのクロック信号Ｓｃの供給を開始すると共に、クロック信号Ｓｃに同期して、記憶部１２からの終了情報Ｄ３の読み出しおよびデータ出力ライン１６への出力と、第１データ入力ライン１７から入力される各子ユニット３の測定情報Ｄ２の取り込みとを繰り返し実行する。
【００３５】
各子ユニット３では、所定時間が経過するまでに、制御部２２が、測定処理を実行することにより、測定部２３で測定された測定対象体についての測定情報Ｄ２を取り込んで記憶部２４に記憶させ、かつ記憶部２４から測定情報Ｄ２を読み込んでシフトレジスタ４１に記憶させる。これにより、この測定情報収集処理では、親ユニット２の制御部１１は、各子ユニット３の記憶部２４に記憶された各測定情報Ｄ２ｂ，Ｄ２ａを、ユニット情報収集処理における各子ユニット３のユニット情報Ｄ１ｂ，Ｄ１ａの取り込みおよび区分けと同様にして、終了情報Ｄ３と共に第１データ入力ライン１７を介して取り込んで記憶部１２に記憶させると共に記憶されているビット列のうちの最初のｋビットのビット列を最後段（２段目）の子ユニット３ｂの測定情報Ｄ２ｂとして認識して子ユニット３ｂの識別情報と共に記憶部１２内の所定の領域に記憶させ、次のｋビットのビット列を１段目の子ユニット３ａの測定情報Ｄ２ａとして認識して子ユニット３ａの識別情報と共に記憶部１２内の所定の領域に記憶する。これにより、各子ユニット３において測定された測定情報Ｄ２が親ユニット２に収集されて、測定情報収集処理が完了する。
【００３６】
このように、子ユニット３およびこの子ユニット３を使用した情報収集システム１では、シフトレジスタ４１が、親ユニット２から出力されるクロック信号Ｓｃに同期してシフト動作を実行して、記憶しているユニット情報Ｄ１のビット列をその上位ビット側からデータ出力端子ＳＯＵＴに１ビットずつシリアルデータとして出力すると共に、前段ユニット（子ユニット３ａでは親ユニット２、子ユニット３ｂでは子ユニット３ａ）から順次出力されるシリアルデータをデータ入力端子ＳＩＮを介して入力してビット列の最下位ビットに順次付加し、出力バッファ４２が、後段ユニットが接続されていないときにはシフトレジスタ４１から出力されるデータを親ユニット２に出力し、かつ後段ユニットが接続されているときにはシフトレジスタ４１から出力されるデータの親ユニット２への出力を停止する。
【００３７】
したがって、この子ユニット３およびこの子ユニット３を使用した情報収集システム１によれば、各子ユニット３の出力バッファ４２の出力端子を１本の第３データ出力ライン３３に接続する構成であっても、最終段の子ユニット３の出力バッファ４２のみをデータの出力が可能な状態とし、かつ他の子ユニット３の出力バッファ４２の出力段をハイインピーダンス状態に移行させることができるため、複数個の子ユニット３を直列接続して増設する構成においても、１本の第３データ出力ライン３３を用いて、各子ユニット３の情報（ユニット情報Ｄ１および測定情報Ｄ２）を親ユニット２に出力することができ、これにより、親ユニット２と各子ユニット３との間の信号ラインの数を大幅に減少させることができる。したがって、親ユニット２と、最も親ユニット２側の（親ユニット２に接続されている１段目の）子ユニット３との間をトランスなどを用いて電気的に絶縁する必要がある場合においても、トランスの数を最小限に抑えることができるため、情報収集システム１を安価かつ小型に構成することができる。
【００３８】
また、この情報収集システム１では、親ユニット２が、クロック信号Ｓｃに同期して、１段目（最も親ユニット２側）の子ユニット３のデータ入力端子ＳＩＮに所定のビット列の終了情報Ｄ３を出力することにより、子ユニット３ａは、記憶していたユニット情報Ｄ１ａ（または測定情報Ｄ２ａ）に続いて終了情報Ｄ３のビット列をデータ出力端子ＳＯＵＴに出力し、また、子ユニット３ｂは、記憶していたユニット情報Ｄ１ｂ（または測定情報Ｄ２ｂ）に続いて、ユニット情報Ｄ１ａ（または測定情報Ｄ２ａ）および終了情報Ｄ３のビット列をデータ出力端子ＳＯＵＴに順次出力する。したがって、この情報収集システム１によれば、親ユニット２が、各子ユニット３の第３データ出力ライン３３および第１データ入力ライン１７を介して、子ユニット３から他の情報（ユニット情報Ｄ１や測定情報Ｄ２）と共に親ユニット２が自ら出力した終了情報Ｄ３を入力して検出することができるため、この終了情報Ｄ３に基づいて、具体的には、この検出した終了情報Ｄ３に先立って取得したビット列のビット数をシフトレジスタ４１のビット数（数値ｋ）で除算することで、接続（増設）された子ユニット３の接続数（段数）Ｘを確実に特定することができる。
【００３９】
なお、本発明は、上記した発明の実施の形態に限定されず、適宜変更が可能である。例えば、上述した実施の形態では、親ユニット２および子ユニット３（この例では子ユニット３ａ）をコネクタ１４，２６を用いて直接連結（接続）し、また子ユニット３（この例では子ユニット３ａ）および他の子ユニット３（この例では子ユニット３ｂ）をコネクタ２７，２６を用いて直接連結しているが、図示はしないが、バックボード（マザーボード）を介して、親ユニット２に子ユニット３を接続する構成の情報収集システムに対しても本願発明を適用することができる。この構成の情報収集システムにおいても、親ユニット２と各子ユニット３との間の信号ラインの数を大幅に減少させることができるため、バックボード（マザーボード）を小型化することができる。
【００４０】
また、シフトレジスタ４１において、予め記憶されているビット列をこのビット列の上位ビット側からデータ出力端子ＳＯＵＴにシリアルデータとして順次出力すると共に、前段ユニットとしての子ユニット３（または親ユニット２）から順次出力されるシリアルデータをデータ入力端子ＳＩＮを介して入力してビット列の下位ビット側（最下位ビット）に順次付加する構成について上記したが、予め記憶されているビット列をこのビット列の下位ビット側からデータ出力端子ＳＯＵＴにシリアルデータとして順次出力すると共に、前段ユニットとしての子ユニット３（または親ユニット２）から順次出力されるシリアルデータをデータ入力端子ＳＩＮを介して入力してビット列の上位ビット側（最上位ビット）に順次付加する構成を採用してもよいのは勿論である。
【図面の簡単な説明】
【００４１】
【図１】情報収集システム１の構成図である。
【図２】子ユニット３の構成図である。
【図３】各子ユニット３のシフトレジスタ４１の接続状態を表した情報収集システム１の動作を説明するための構成図である。
【符号の説明】
【００４２】
１  情報収集システム
２  親ユニット
３  子ユニット
１６  第１データ出力ライン
１７  第１データ入力ライン
３２  第２データ入力ライン
３３  第３データ出力ライン
３４  第２データ出力ライン
４１  シフトレジスタ
４２  出力バッファ
Ｄ１，Ｄ１ａ，Ｄ１ｂ  ユニット情報
Ｄ２，Ｄ２ａ，Ｄ２ｂ  測定情報
Ｄ３  終了情報
Ｓｃ  クロック信号
【図１】
2008269013.tif 000003
【図２】
2008269013.tif 000004
【図３】
2008269013.tif 000005