(57)【要約】【課題】ゲート電極を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制する。【解決手段】層間絶縁膜１０を形成するためのリフロー処理により、ゲート電極９の端部の丸め酸化も兼用して実施されるようにする。これにより、層間絶縁膜１０のリフロー処理をウェット雰囲気で行ったとしても、従来のようにゲート電極９の丸め酸化と層間絶縁膜１０のリフロー処理とを別々に行う場合と比べて、ゲート電極９の酸化量を少なくすることが可能となる。このため、ゲート電極９を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制でき、ゲート電極９がすべて酸化されてしまってゲート電極９の役割を果たさなくなったり、ゲート電極９とのオーミックコンタクトが取れなくなるという問題が発生を防止できる。【選択図】図３
2008112823.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１）と、
前記基板（１）に形成された炭化珪素からなるチャネル領域（４）と、
前記チャネル領域（４）を電流経路として、該電流経路の上下流に配置された第１不純物領域（６、７）および第２不純物領域（１、１３）と、
前記チャネル領域（４）の表面に備えたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、を備えることで構成したＭＯＳ構造を有し、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル領域（４）に形成されるチャネルを制御し、前記第１不純物領域（６、７）および前記第２不純物領域（１、１３）の間に流れる電流を制御する炭化珪素半導体装置の製造方法であって、
前記ゲート電極（９）の上を含む前記半導体素子の上に層間絶縁膜（１０）の形成材料を成膜したのち、ウェット雰囲気を維持した状態で７００℃以上となるリフロー処理を行うことで前記層間絶縁膜（１０）を形成すると共に前記ゲート電極（９）の端部の丸め酸化を行う工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記層間絶縁膜（１０）に対して前記第１不純物領域（６、７）に繋がる第１コンタクトホール（１１ａ）を形成すると共に、前記ゲート電極（９）繋がるコンタクトホール（１１ｂ）を形成する工程を含み、
前記第１、第２コンタクトホール（１１ａ、１１ｂ）を形成する工程では、ウェットエッチングとドライエッチングを順番に行うことで、前記第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁を２段にすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１、第２コンタクトホール（１１ａ、１１ｂ）を形成する工程では、前記２段となった前記第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁のうち、前記第１不純物領域（６、７）もしくは前記ゲート電極（９）の表面に対して為す角度（ａ２）に対して、前記ドライエッチングが為された部分が前記第１不純物領域（６、７）もしくは前記ゲート電極（９）の表面に対して為す角度（ａ１）が前記ウェットエッチングが為された部分の方が大きくなるようにすることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１、第２コンタクトホール（１１ａ、１１ｂ）を形成する工程では、前記２段となった前記第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁のうち、前記ドライエッチングが為された部分が前記第１不純物領域（６、７）もしくは前記ゲート電極（９）の表面に対して為す角度（ａ１）が７５度以上となるようにすることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１、第２コンタクトホール（１１ａ、１１ｂ）を形成する工程では、前記２段となった前記第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁のうち、前記ウェットエッチングが為された部分が前記第１不純物領域（６、７）もしくは前記ゲート電極（９）の表面に対して為す角度（ａ２）が１５度以下となるようにすることを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第１、第２コンタクトホール（１１ａ、１１ｂ）の形成工程の後に、不活性イオンをスパッタすることで、前記第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁の角部を滑らかにする工程を含んでいることを特徴とする請求項２ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記層間絶縁膜（１０）に対して前記第１不純物領域（６、７）に繋がる第１コンタクトホール（１１ａ）を形成する工程と、
前記層間絶縁膜（１０）に対して前記ゲート電極（９）繋がる第２コンタクトホール（１１ｂ）を形成する工程とを含み、
前記第１コンタクトホール（１１ａ）を形成する工程の後に前記リフロー処理を行い、前記リフロー処理の後に前記第２コンタクトホール（１１ｂ）を形成する工程を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第２コンタクトホール（１１ｂ）を形成する工程では、ウェットエッチングとドライエッチングを順番に行うことで、前記第２コンタクトホール（１１ｂ）の側壁を２段にすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第２コンタクトホール（１１ｂ）を形成する工程では、前記２段となった前記第２コンタクトホール（１１ｂ）の側壁のうち、前記ウェットエッチングが為された部分が前記ゲート電極（９）の表面に対して為す角度（ａ２）に対して、前記ドライエッチングが為された部分が前記ゲート電極（９）の表面に対して為す角度（ａ１）の方が大きくなるようにすることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第２コンタクトホール（１１ｂ）を形成する工程では、前記２段となった前記第２コンタクトホール（１１ｂ）の側壁のうち、前記ドライエッチングが為された部分が前記ゲート電極（９）の表面に対して為す角度（ａ１）が７５度以上となるようにすることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記第２コンタクトホール（１１ｂ）を形成する工程では、前記２段となった前記第２コンタクトホール（１１ｂ）の側壁のうち、前記ウェットエッチングが為された部分が前記ゲート電極（９）の表面に対して為す角度（ａ２）が１５度以下となるようにすることを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記第２コンタクトホール（１１ｂ）の形成工程の後に、不活性イオンをスパッタすることで、前記第２コンタクトホール（１１ｂ）の側壁の角部を滑らかにする工程を含んでいることを特徴とする請求項８ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記層間絶縁膜（１０）の下層において、前記ゲート電極（９）の表面と該ゲート電極（９）および前記ゲート絶縁膜（８）の側壁を覆うように、前記ウェット雰囲気中の酸素が前記ゲート絶縁膜（８）側に入り込むことを遮断する遮断膜（２０）を形成する工程を含んでいることを特徴とする請求項１ないし１２のいずれか１つに記載の炭化珪素半導体装置。
【請求項１４】
前記遮断膜（２０）を形成する工程では、前記遮断膜（２０）として窒化膜を用いることを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記基板（１）のａ面を用いて前記半導体素子を形成することを特徴とする請求項１ないし１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造においてチャネル移動度の向上を図ることができる炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、結晶面の面方位が（１１−２０）面となるａ面をチャネルに用いたＳｉＣ半導体装置において、水素アニールもしくはウェット雰囲気で処理することでＭＯＳ構造におけるチャネル移動度の向上を図ることができることが開示されている。具体的には、水素アニールやウェット雰囲気の濃度もしくは温度を選択することで、チャネル移動度の向上を図っている。
【０００３】
しかしながら、上記特許文献１に示される手法で得られるチャネル移動度ではまだ十分ではなく、更なるチャネル移動度の向上を図ることが期待されている。これに対し、本発明者らは、先に、特願２００６−１６２４４８において、ウェット雰囲気もしくは水素雰囲気により、ＳｉＣとゲート酸化膜との界面のダングリングボンドをＨもしくはＯＨにより終端する温度、言い換えると脱離する温度（以下、終端・脱離温度という）が決まっているという知見を示した。具体的には、主に８００〜９００℃においてＨもしくはＯＨの脱離が起こり、それ以上の温度では、さらにＨもしくはＯＨの脱離が進む。また、ＨもしくはＯＨによるダングリングボンドの終端は、脱離と同じ温度域で行われる。このため、終端・脱離温度は、主に８００〜９００℃であると考えられ、上述したＨもしくはＯＨによる終端を実現するためには、少なくとも８００℃以下となるまで、好ましくは７００℃以下になるまでウェット雰囲気もしくは水素雰囲気を維持し続ける必要がある。
【０００４】
したがって、ＭＯＳ構造のＳｉＣ半導体装置の製造方法では、上述したＨもしくはＯＨによる終端の効果を保持できるようにするためには、ゲート酸化膜形成工程の後に行われる各種工程において、８００℃（好ましくは７００℃）を超える熱処理を伴う工程をウェット雰囲気もしくは水素雰囲気で行っている。例えば、電界集中を防止するためにゲート電極の角部を丸める丸め酸化、ＢＰＳＧ膜などを成膜したのち層間絶縁膜形成のための１ｓｔリフロー処理、層間絶縁膜にコンタクトホールを形成した後にコンタクトホール内に埋め込まれる電極材料の断切れ防止（ステップカバレッジ性向上）のために行うコンタクトホール端部を丸める２ｎｄリフロー処理等が８００℃を超える熱処理に該当するため、これらの各工程をウェット雰囲気や水素雰囲気などで行うことが考えられる。
【特許文献１】特開２００３−６９０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ウェット雰囲気の熱処理を行う場合、ゲート電極を構成するポリシリコンが酸化される。そして、ポリシリコンの酸化量が大きいと、ゲート電極すべてが酸化されてしまってゲート電極の役割を果たさなくなったり、ゲート電極とのオーミックコンタクトが取れなくなるという問題が発生し得る。
【０００６】
本発明は上記点に鑑みて、ゲート電極を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制できるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明では、ゲート電極（９）の上を含む半導体素子の上に層間絶縁膜（１０）の形成材料を成膜したのち、ウェット雰囲気を維持した状態で７００℃以上となるリフロー処理を行うことで層間絶縁膜（１０）を形成すると共にゲート電極（９）の端部の丸め酸化を行う工程を含んでいることを特徴としている。
【０００８】
このように、層間絶縁膜（１０）を形成するためのリフロー処理により、ゲート電極（９）の端部の丸め酸化も兼用して実施されるようにしている。このため、層間絶縁膜（１０）のリフロー処理をウェット雰囲気で行ったとしても、従来のようにゲート電極（９）の丸め酸化と層間絶縁膜（１０）のリフロー処理とを別々に行う場合と比べて、ゲート電極（９）の酸化量を少なくすることが可能となる。このため、ゲート電極（９）を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制でき、ゲート電極（９）がすべて酸化されてしまってゲート電極（９）の役割を果たさなくなったり、ゲート電極（９）とのオーミックコンタクトが取れなくなるという問題が発生を防止できる。
【０００９】
また、層間絶縁膜（１０）に対して第１不純物領域（６、７）に繋がる第１コンタクトホール（１１ａ）を形成すると共に、ゲート電極（９）繋がるコンタクトホール（１１ｂ）を形成する工程を行い、第１、第２コンタクトホール（１１ａ、１１ｂ）を形成する工程では、ウェットエッチングとドライエッチングを順番に行うことで、第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁を２段にすると好ましい。
【００１０】
具体的には、第１、第２コンタクトホール（１１ａ、１１ｂ）を形成する工程では、２段となった第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁のうち、ウェットエッチングが為された部分が第１不純物領域（６、７）もしくはゲート電極（９）の表面に対して為す角度（ａ２）に対して、ドライエッチングが為された部分が第１不純物領域（６、７）もしくはゲート電極（９）の表面に対して為す角度（ａ１）の方が大きくなるようにすると良い。
【００１１】
このように、ドライエッチングすることで上記角度をできるだけ大きくでき、素子の微細化を実現できると共に、ウェットエッチングすることでウェットエッチングした領域の側壁とドライエッチングした領域の側壁との為す角度を鈍角にでき、第１、第２コンタクトホール（１１ａ、１１ｂ）の角部を丸め処理した状態に近づけることが可能となる。
【００１２】
例えば、２段となった第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁のうち、ドライエッチングが為された部分が第１不純物領域（６、７）もしくはゲート電極（９）の表面に対して為す角度（ａ１）が７５度以上となるようにすると好ましい。また、２段となった第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁のうち、ウェットエッチングが為された部分が第１不純物領域（６、７）もしくはゲート電極（９）の表面に対して為す角度（ａ２）が１５度以下となるようにすると好ましい。
【００１３】
さらに、第１、第２コンタクトホール（１１ａ、１１ｂ）の形成工程の後に、不活性イオンをスパッタすることで、第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁の角部を滑らかにする工程を行うと好ましい。
【００１４】
このように、不活性イオン（例えばＡｒ）のスパッタにより、層間絶縁膜（１０）の表面および角部が除去され、凹凸が滑らかになる。このため、第１、第２コンタクトホール（１１ａ、１１ｂ）の側壁の角部をより丸めることができ、層間絶縁膜（１０）を２ｎｄリフローしたときに近い形状にすることが可能となる。
【００１５】
一方、第１コンタクトホール（１１ａ）を形成する工程の後にリフロー処理を行い、リフロー処理の後に第２コンタクトホール（１１ｂ）を形成する工程を行うようにしても良い。
【００１６】
この場合にも、第２コンタクトホール（１１ｂ）を形成する工程において、ウェットエッチングとドライエッチングを順番に行うことで、第２コンタクトホール（１１ｂ）の側壁を２段にすることができる。
【００１７】
この場合、２段となった第２コンタクトホール（１１ｂ）の側壁のうち、ウェットエッチングが為された部分がゲート電極（９）の表面に対して為す角度（ａ２）に対して、ドライエッチングが為された部分がゲート電極（９）の表面に対して為す角度（ａ１）の方が大きくなるようにすると好ましい。
【００１８】
このように、ドライエッチングすることで上記角度をできるだけ大きくでき、素子の微細化を実現できると共に、ウェットエッチングすることでウェットエッチングした領域の側壁とドライエッチングした領域の側壁との為す角度を鈍角にでき、第２コンタクトホール（１１ｂ）の角部を丸め処理した状態に近づけることが可能となる。
【００１９】
例えば、２段となった第２コンタクトホール（１１ｂ）の側壁のうち、ドライエッチングが為された部分がゲート電極（９）の表面に対して為す角度（ａ１）が７５度以上となるようにすることができる。また、２段となった第２コンタクトホール（１１ｂ）の側壁のうち、ウェットエッチングが為された部分がゲート電極（９）の表面に対して為す角度（ａ２）が１５度以下となるようにすることができる。
【００２０】
この場合にも上記と同様に、第２コンタクトホール（１１ｂ）の形成工程の後に、不活性イオンをスパッタすることで、第２コンタクトホール（１１ｂ）の側壁の角部を滑らかにすることができる。
【００２１】
さらに、層間絶縁膜（１０）の下層において、ゲート電極（９）の表面と該ゲート電極（９）およびゲート絶縁膜（８）の側壁を覆うように、ウェット雰囲気中の酸素がゲート絶縁膜（８）側に入り込むことを遮断する遮断膜（２０）を形成する工程を含めることもできる。
【００２２】
このような遮断膜（２０）を形成すれば、層間絶縁膜（１０）の形成工程で用いられるウェット雰囲気中の酸素がダングリングボンドがＨもしくはＯＨの元素で終端された構造部分に入り込むことを遮断することができる。したがって、さらにゲート電極（９）の酸化を抑制することが可能となる。このような遮断膜（２０）としては、例えば窒化膜を用いることができる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、ＳｉＣ半導体装置を構成するプレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１に、プレーナ型ＭＯＳＦＥＴの断面構成を示すと共に、図２〜図３に、図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態のプレーナ型ＭＯＳＦＥＴの構造および製造方法について説明する。
【００２６】
図１に示すように、一面側を主表面とするＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴが形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面がａ面、例えば（１１−２０）面で、不純物濃度が５×１０18ｃｍ-3程度のものが用いられている。
【００２７】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が１×１０16ｃｍ-3程度とされ、厚さが１０μｍとされている。
【００２８】
ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。このｐ型ベース領域３は、例えば、１×１０19ｃｍ-3とされ、深さは０．７μｍとされている。
【００２９】
また、ｐ型ベース領域３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）４が形成されている。このチャネルエピ層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍとされている。
【００３０】
このチャネルエピ層４を貫通してｐ型ベース領域３に達するように、ｐ+型のコンタクト領域５が形成されている。このコンタクト領域５は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。
【００３１】
そして、このコンタクト領域５よりも内側において、チャネルエピ層４を挟んだ両側にｎ+型ソース領域６、７が形成されている。これらは互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３μｍとされている。
【００３２】
また、チャネルエピ層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。このゲート酸化膜８とチャネル領域を構成するチャネルエピ層４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となっている。
【００３３】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。ゲート電極９の端部は丸みを帯びた形状となっている。
【００３４】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂを通じて、コンタクト領域５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、Ｔｉからなる下地配線電極１２ａおよびＡｌからなる配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
【００３５】
一方、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【００３６】
このように構成されるプレーナ型ＭＯＳＦＥＴは、チャネルエピ層４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７とドレインコンタクト領域１３との間に流す電流を制御できるようになっている。
【００３７】
次に、図２〜図３に示すプレーナ型ＭＯＳＦＥＴの製造工程を表した断面図を用いて、本実施形態のプレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【００３８】
まず、図２（ａ）に示す工程では、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
【００３９】
その後、図２（ｂ）に示す工程では、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域上においてマスクを開口させる。そして、マスク上から、ｎ型ドリフト層２の表層部にｐ型不純物となるＡｌをイオン注入する。その後、マスクを除去したのち、１６００℃、３０分間の活性化アニールを行うことで、例えば、不純物濃度が１×１０19ｃｍ-3程度の濃度、深さが０．７μｍとなるｐ型ベース領域３を形成する。
【００４０】
続いて、図２（ｃ）に示す工程では、このｐ型ベース領域３の上に、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層４をエピタキシャル成長させる。次いで、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域５の形成予定領域においてマスクを開口させる。そして、マスク上からＡｌをイオン注入する。また、マスクを除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からＰをイオン注入する。さらに、マスクを除去後、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。そして、マスクを除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
【００４１】
次に、図２（ｄ）に示す工程では、ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。このとき、ゲート酸化膜形成工程の雰囲気および温度コントロールを例えば以下のようにして行っている。
【００４２】
すなわち、室温から１０８０℃までの間は、不活性ガス雰囲気となる窒素（Ｎ2）雰囲気として１０℃／ｍｉｎの温度勾配で昇温させる。そして、１０８０℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして６０分間温度を保持することで例えば５２ｎｍの膜厚のゲート酸化膜８を形成する。その後、ウェット雰囲気を維持したまま、１０℃／ｍｉｎ程度のレートで降温させる。このとき、７００℃以下に降温するまでウェット雰囲気を維持する。
【００４３】
このように、ゲート酸化膜形成工程の降温時にウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜８とチャネルエピ層４の界面では、ダングリングボンドがＨもしくはＯＨの元素で終端された構造となる。例えば、ゲート酸化膜８にＨもしくはＯＨが入り込んだ状態となる。
【００４４】
図３（ａ）に示す工程では、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
【００４５】
さらに、図３（ｂ）に示す工程では、層間絶縁膜１０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを６７０ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜１０を形成する。このときのウェット酸化の雰囲気および温度コントロールを、図４に示すプロファイルにて行う。
【００４６】
すなわち、室温から７００℃（終端・脱離温度未満）までの間は、不活性ガスとなる窒素（Ｎ2）雰囲気として昇温させる。そして、７００℃に至ったらウェット（Ｈ2Ｏ）雰囲気にして９３０℃まで例えば１０℃／ｍｉｎの温度勾配で昇温させ、９３０℃に至ったら、２０分間その温度を保持することでリフロー処理を行う。その後、ウェット雰囲気を維持したまま、例えば１０℃／ｍｉｎ以下のレートで２３分間掛けて７００℃以下まで降温させる。このとき、７００℃に降温するまでウェット雰囲気を維持し、６００℃に至ったらウェット雰囲気から再び窒素雰囲気に戻して、室温まで降温させる。これにより、層間絶縁膜１０内に含まれる水分が脱水される脱水処理が為される。
【００４７】
このように、層間絶縁膜１０のリフロー処理において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜８とチャネルエピ層４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。また、このようなリフロー処理を行うことにより、同時に、ゲート電極９の端部も丸まり、従来の丸め酸化が為される。このため、層間絶縁膜１０のリフロー処理とゲート電極９の端部の丸め酸化を兼用して実施することが可能となる。
【００４８】
続いて、図３（ｃ）に示す工程では、例えばフォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、層間絶縁膜１０をパターニングし、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂ（図３（ｃ）とは別断面）を形成する。
【００４９】
このとき、ウェットエッチングとドライエッチングを順番に行うことでコンタクトホール１１ａ、１１ｂの側壁が鈍角になるようにする。図５は、コンタクトホール１１ａ、１１ｂの側壁部分を拡大した断面図である。例えば、上述したように層間絶縁膜１０を６７０ｎｍ程度の膜厚とした場合、例えば２６０ｎｍ程度ウェットエッチングしたのち、残りをドライエッチングする。このような処理をすると、コンタクトホール１１ａ、１１ｂの側壁が２段となる。
【００５０】
このとき、基板表面（ｎ+型ソース領域６、７の表面もしくはゲート電極９の表面）に対してコンタクトホール１１ａ、１１ｂの側壁の為す角度が、ドライエッチングした領域の角度ａ１の方がウェットエッチングした領域の角度ａ２よりも大きくなるようにすると好ましい。例えば、基板表面（ｎ+型ソース領域６、７の表面もしくはゲート電極９の表面）に対してコンタクトホール１１ａ、１１ｂの側壁の為す角度が、ドライエッチングした領域においては７５度以上、ウェットエッチングした領域においては１５度以下にすると良い。このように、ドライエッチングすることで上記角度をできるだけ大きくでき、素子の微細化を実現できると共に、ウェットエッチングすることでウェットエッチングした領域の側壁とドライエッチングした領域の側壁との為す角度を鈍角にでき、コンタクトホール１１ａ、１１ｂの角部を丸め処理した状態に近づけることが可能となる。
【００５１】
そして、続けて不活性イオン、例えばＡｒスパッタを行う。図６は、このＡｒスパッタを行った後のコンタクトホール１１ａ、１１ｂの側壁部分を拡大した断面図である。この図に示されるようにＡｒスパッタにより、層間絶縁膜１０の表面および角部が除去され、凹凸が滑らかになる。このため、コンタクトホール１１ａ、１１ｂの側壁の角部をより丸めることができ、層間絶縁膜１０を２ｎｄリフローしなくても、２ｎｄリフローした場合に近い形状にすることが可能となる。このように２ｎｄリフローを避けられるため、２ｎｄリフローによるゲート電極９の酸化を防ぐことができる。
【００５２】
そして、図３（ｄ）に示すように、コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層を成膜したのち、コンタクト金属層をパターニングすることで、コンタクト領域５およびｎ+型ソース領域６、７やゲート電極９に電気的に接続されたコンタクト部５ａ〜７ａ、９ａが形成される。また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａおよびドレイン電極１４をオーミック接触とする。このとき、コンタクト領域５、ｎ+型ソース領域６、７、ゲート電極９およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
【００５３】
その後、製造工程に関しては図示しないが、Ｔｉによって構成された下地配線電極１２ａおよびＡｌによって構成された配線電極１２ｂとによって構成されたソース電極１２や図１とは別断面に形成されたゲート配線が備えられことで、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００５４】
以上説明したプレーナ型ＭＯＳＦＥＴの製造方法では、層間絶縁膜１０を形成するためのリフロー処理により、ゲート電極９の端部の丸め酸化も兼用して実施されるようにしている。このため、層間絶縁膜１０のリフロー処理をウェット雰囲気で行ったとしても、従来のようにゲート電極９の丸め酸化と層間絶縁膜１０のリフロー処理とを別々に行う場合と比べて、ゲート電極９の酸化量を少なくすることが可能となる。このため、ゲート電極９を構成するためのポリシリコンがウェット雰囲気にて酸化されることを抑制でき、ゲート電極９がすべて酸化されてしまってゲート電極９の役割を果たさなくなったり、ゲート電極９とのオーミックコンタクトが取れなくなるという問題が発生を防止できる。
【００５５】
また、層間絶縁膜１０に対してゲート電極９と繋がるコンタクトホール１１ｂが形成されてからはウェット雰囲気での熱処理を避け、ウェットエッチングおよびドライエッチングの組み合わせやＡｒスパッタによって、コンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂの側壁の角部が丸まった形状となるようにしている。このため、露出して酸化され易くなったゲート電極９が酸化されてしまうことを防止することが可能となり、より上記効果を得ることができる。
【００５６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＳｉＣ半導体装置の構造および製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明し、同様の部分については説明を省略する。
【００５７】
上記第１本実施形態では、ゲート電極９とコンタクト領域５およびｎ+型ソース領域６、７とオーミック接触させる金属を同一の材料としたため、コンタクトホール１１ａとゲート電極９に繋がるコンタクトホール１１ｂを同一工程にて形成したが、本実施形態では、これらを異なる材料としている。具体的には、ゲート電極９に対してはＴｉをオーミック接触させ、コンタクト領域５およびｎ+型ソース領域６、７に対してはＮｉをオーミック接触させる。
【００５８】
以下、図７に示す本実施形態のプレーナ型ＭＯＳＦＥＴの製造工程を表した断面図を用いて、プレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【００５９】
まず、第１実施形態に示した図２（ａ）〜（ｄ）および図３（ａ）に示す工程、つまりゲート電極９を形成する工程まで行う。そして、図７（ａ）に示す工程では、例えばＢＰＳＧ膜を成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成する。ただし、このときには、ゲート電極９に繋がるコンタクトホール１１ｂは形成しない。
【００６０】
その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜１０を完成させると共に、ゲート電極９の端部の丸め処理およびコンタクトホール１１ａの端部の丸め処理を同時に行う。このときのウェット酸化の雰囲気および温度コントロールは、例えば、上述した図４に示すプロファイルにて行われる。
【００６１】
このように、層間絶縁膜１０のリフロー処理において終端・脱離温度以上となる場合に、ウェット雰囲気を維持するようにしている。これにより、ゲート酸化膜８とチャネルエピ層４の界面のダングリングボンドからＨもしくはＯＨが脱離することを防止することができる。また、このようなリフロー処理を行うことにより、同時に、ゲート電極９の端部も丸められるため、層間絶縁膜１０のリフロー処理とゲート電極９の丸め酸化を兼用して実施することが可能となる。なお、コンタクトホール１１ａを通じてＳｉＣ表面が露出した状態で熱処理が行われることになるが、９００℃程度の低温ではほとんどＳｉＣ表面は酸化されない。
【００６２】
また、図７（ｂ）に示す工程では、図３（ｃ）に示す工程と同様の処理を行う。ただし、コンタクトホール１１ａ内を埋め込むようにＮｉからなるコンタクト金属層を成膜したのち、コンタクト金属層をパターニングすることで、コンタクト領域５およびｎ+型ソース領域６、７に電気的に接続されたコンタクト部５ａ〜７ａが形成される。また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａおよびドレイン電極１４をオーミック接触とする。
【００６３】
そして、図７（ｃ）に示す工程では、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いて層間絶縁膜１０をパターニングすることで、ゲート電極９に繋がるコンタクトホール１１ｂを形成する。
【００６４】
このとき、上述した図３（ｃ）に示す工程と同様に、ウェットエッチングとドライエッチングを順番に行うことでコンタクトホール１１ｂの側壁が鈍角になるようにする。このようにウェットエッチングすることでウェットエッチングした領域の側壁とドライエッチングした領域の側壁との為す角度を鈍角にでき、コンタクトホール１１ａの角部を丸め処理した状態に近づけることが可能となる。
【００６５】
そして、続けて不活性イオン、例えばＡｒスパッタを行うことで、層間絶縁膜１０の表面の凹凸を滑らかにする。これにより、コンタクトホール１１ｂの側壁の角部をより丸めることができ、層間絶縁膜１０を２ｎｄリフローしたときに近い形状にすることが可能となる。
【００６６】
その後、図示しないが、Ｔｉによって構成された下地配線電極１２ａおよびＡｌによって構成された配線電極１２ｂとによって構成されたソース電極１２が備えられことで、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００６７】
以上説明したように、本実施形態の製造方法でも、層間絶縁膜１０を形成するためのリフロー処理により、ゲート電極９の端部の丸め酸化やコンタクトホール１１ａの端部の丸め処理も兼用して実施できる。このため、第１実施形態と同様の効果を得ることが可能となる。また、ゲート電極９とコンタクト領域５およびｎ+型ソース領域６、７とオーミック接触させる金属を異なるものとする場合には、コンタクトホール１１ａ、１１ｂをそれぞれ別工程で形成することもできる。このため、ゲート電極９に繋がるコンタクトホール１１ｂを形成する工程をリフロー処理などの後に行うようにすることで、ゲート電極９が酸化されてしまうことを極力防ぐことが可能となる。
【００６８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してＳｉＣ半導体装置の構造および製造方法の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６９】
図８は本実施形態のプレーナ型ＭＯＳＦＥＴの断面図である。この図に示されるように、第１実施形態に示した図１のプレーナ型ＭＯＳＦＥＴに対して、ウェット雰囲気中の酸素を遮断するための遮断膜を構成する窒化膜２０を備えた点が異なっている。窒化膜２０は、ゲート電極９の表面からゲート電極９およびゲート酸化膜８の端部（側壁）上にわたって形成され、ゲート酸化膜８とチャネル領域を構成するチャネルエピ層４の界面、すなわちダングリングボンドがＨもしくはＯＨの元素で終端された構造部分を覆うように配置されている。このような窒化膜２０にて製造工程中にウェット雰囲気中の酸素がダングリングボンドがＨもしくはＯＨの元素で終端された構造部分に入り込むことを遮断できるようにしている。
【００７０】
以下、図９に示す本実施形態のプレーナ型ＭＯＳＦＥＴの製造工程を表した断面図を用いて、プレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【００７１】
まず、第１実施形態に示した図２（ａ）〜（ｄ）および図３（ａ）に示す工程、つまりゲート電極９を形成する工程まで行う。そして、図３（ａ）に示した工程の後、例えば８７５℃程度の温度で丸め酸化を行い、ゲート電極９の端部を丸める。
【００７２】
続いて、図９（ａ）に示す工程では、ゲート電極９の表面やゲート電極９およびゲート酸化膜８の端部の上に窒化膜２０を５０ｎｍ以上、例えば１００ｎｍ程度成膜する。そして、これ以降の工程では、図９（ｂ）〜（ｄ）に示す工程等において、層間絶縁膜１０の形成工程、コンタクトホール１１ａ、１１ｂの形成工程、コンタクト部５ａ〜７ａ、９ａの形成工程、ドレイン電極１４の形成工程、ソース電極１２や図８とは別断面に形成されたゲート配線の形成工程等、図３（ｂ）〜（ｄ）に示す工程を行うことで図８に示すプレーナ型ＭＯＳＦＥＴが完成する。
【００７３】
このように、本実施形態では、遮断膜を構成する窒化膜２０を形成したのち、層間絶縁膜１０の形成工程を行っている。このため、層間絶縁膜１０の形成工程で用いられるウェット雰囲気中の酸素がダングリングボンドがＨもしくはＯＨの元素で終端された構造部分に入り込むことを遮断することができる。したがって、さらにゲート電極９の酸化を抑制することが可能となる。
【００７４】
また、窒化膜２０の形成工程以外に関しては、第１実施形態と同様の製造工程を行っているため、第１実施形態と同様の効果を得ることも可能となる。
【００７５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２実施形態の製造方法について、第３実施形態で示した遮断膜を構成する窒化膜２０を備えるようにしたものである。このため、ここでは第２実施形態と異なる部分についてのみ説明する。なお、プレーナ型ＭＯＳＦＥＴの構造自体は図８と同様となる。
【００７６】
以下、図１０に示す本実施形態のプレーナ型ＭＯＳＦＥＴの製造工程を表した断面図を用いて、プレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【００７７】
まず、第１実施形態に示した図２（ａ）〜（ｄ）および図３（ａ）に示す工程、つまりゲート電極９を形成する工程まで行う。そして、図３（ａ）に示した工程の後、例えば８７５℃程度の温度で丸め酸化を行い、ゲート電極９の端部を丸める。
【００７８】
続いて、図１０（ａ）に示す工程では、上述した図９（ａ）と同様に、ゲート電極９の表面やゲート電極９およびゲート酸化膜８の端部の上に窒化膜２０を５０ｎｍ以上、例えば１００ｎｍ程度成膜する。そして、これ以降の工程では、図１０（ｂ）〜（ｄ）に示す工程等において、層間絶縁膜１０の形成工程、コンタクトホール１１ａの形成工程、ウェット雰囲気でのリフロー工程、コンタクト部５ａ〜７ａ、９ａの形成工程、ドレイン電極１４の形成工程、コンタクトホール１１ｂの形成工程、ソース電極１２や図８とは別断面に形成されたゲート配線の形成工程等、図７（ｂ）〜（ｄ）に示す工程を行うことで本実施形態のプレーナ型ＭＯＳＦＥＴが完成する。
【００７９】
このように、本実施形態でも、第３実施形態と同様に、遮断膜を構成する窒化膜２０を形成したのち、層間絶縁膜１０の形成工程を行っている。このため、層間絶縁膜１０の形成工程で用いられるウェット雰囲気中の酸素がダングリングボンドがＨもしくはＯＨの元素で終端された構造部分に入り込むことを遮断することができる。したがって、さらにゲート電極９の酸化を抑制することが可能となる。
【００８０】
また、窒化膜２０の形成工程以外に関しては、第２実施形態と同様の製造工程を行っているため、第１実施形態と同様の効果を得ることも可能となる。
【００８１】
（他の実施形態）
上記第１〜第４実施形態ではＳｉＣ半導体装置に備えられる半導体素子の一例としてプレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、ＭＯＳ構造の半導体装置であれば、本発明を適用することができる。すなわち、炭化珪素からなる基板を用意し、この基板上に、炭化珪素からなるチャネル領域を形成する工程と、このチャネル領域を電流経路として、該電流経路の上下流に配置される第１不純物領域および第２不純物領域を形成する工程と、チャネル領域の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成する工程とを行うことでＭＯＳ構造を構成する炭化珪素製造装置に本発明の製造方法を適用できる。このような炭化珪素製造装置では、ゲート電極への印加電圧を制御することでチャネル領域に形成されるチャネルを制御し、第１不純物領域および第２不純物領域び間に流れる電流を制御する。
【００８２】
なお、上記第１〜第４実施形態で示したプレーナ型ＭＯＳＦＥＴの場合、第１不純物領域がｎ+型ソース領域６、７、第２不純物領域がドインコンタクト領域１３に相当する。ただし、第２不純物領域としてドレインコンタクト領域１３を形成しているが、基板１の不純物濃度が高ければドレインコンタクト領域１３を備えなくても良い。この場合には、基板１が第２不純物領域になる。また、ゲート酸化膜８がゲート絶縁膜に相当する。ここではゲート絶縁膜としてゲート酸化膜８しか示していないが、周知となっている他の構造のゲート絶縁膜（例えば酸化膜と窒化膜との積層膜等）であっても構わない。
【００８３】
また、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施形態におけるプレーナ型ＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】層間絶縁膜を形成する際のウェット酸化の雰囲気および温度コントロールのプロファイルを示したグラフである。
【図５】層間絶縁膜に形成したコンタクトホールの側壁部分を拡大した断面図である。
【図６】Ａｒスパッタを行った後のコンタクトホールの側壁部分を拡大した断面図である。
【図７】本発明の第２実施形態のプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図８】本発明の第３実施形態のプレーナ型ＭＯＳＦＥＴの断面図である。
【図９】図８に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】本発明の第４実施形態のプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【符号の説明】
【００８５】
１…基板、２…ｎ型ドリフト層、３…ｐ型ベース領域、４…チャネルエピ層、５…コンタクト領域、６…ゲート酸化膜、６、７…ｎ+型ソース領域、５ａ〜７ａ…コンタクト部、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１１ａ、１１ｂ…コンタクトホール、１２…ソース電極、１２ａ…下地配線電極、１２ｂ…配線電極、１３…ドレインコンタクト領域、１４…ドレイン電極、２０…窒化膜。
【図１】
2008112823.tif 000003
【図２】
2008112823.tif 000004
【図３】
2008112823.tif 000005
【図４】
2008112823.tif 000006
【図５】
2008112823.tif 000007
【図６】
2008112823.tif 000008
【図７】
2008112823.tif 000009
【図８】
2008112823.tif 000010
【図９】
2008112823.tif 000011
【図１０】
2008112823.tif 000012