(57)【要約】      （修正有）【課題】電源オフからの回復期間に入力されたコマンドによりメモリが誤動作するのを防ぐ。【解決手段】メモリデバイスはコマンドデコーダと制御インターフェース論理回路を含んでいる。１個以上の行と列のアドレスストローブのような外部入力は制御インターフェース論理回路を通じてコマンドデコーダと通信する。制御信号も制御インターフェース論理回路と通信する。メモリデバイスで休眠モードの動作中、セルフリフレッシュ信号は外部入力を無効にする制御信号の原因である。外部入力が無効にすることで、休眠モードから抜け出す際にコマンドハザードが減少させられる。【選択図】図１
2008262674.tif 000002
【特許請求の範囲】
【請求項１】
コマンドデコーダと、
外部入力と通信する制御インターフェース論理回路でその外部入力は前記コマンドデコーダを制御するように動作するものと、
前記制御インターフェース論理回路と通信する信号でその信号は外部入力を制御するように動作するものと、
前記信号と通信するセルフリフレッシュ信号でそのセルフリフレッシュ信号は前記信号を制御するように動作するものとを含む、
半導体集積回路。
【請求項２】
休眠モード時に前記セルフリフレッシュ信号が前記信号を制御することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
電源回復時に前記セルフリフレッシュ信号が前記信号を制御することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
電源回復が少なくとも１個の電圧ジェネレータが低電力状態から高電力状態へ移行するための時間を含むことを特徴とする請求項３の半導体集積回路。
【請求項５】
前記信号と前記セルフリフレッシュ信号と通信を行うリフレッシュインターフェース論理回路をさらに含むことを特徴とする請求項１の半導体集積回路。
【請求項６】
前記リフレッシュインターフェース論理回路と通信を行うジェネレータ状態信号をさらに含み、そのジェネレータ状態信号は電圧ジェネレータの状態を指し示す働きをすることを特徴とする請求項５の半導体集積回路。
【請求項７】
ジェネレータ制御信号とクロック有効信号と通信を行うクロック有効論理回路をさらに含み、そのクロック有効論理回路は少なくとも１個の電圧ジェネレータを制御する働きをすることを特徴とする請求項１の半導体集積回路。
【請求項８】
パスゲートと通信を行う第二の電圧ジェネレータであって前記パスゲートは、外部入力と通信を行い、クランプトランジスタをさらに含み、前記パスゲートは前記外部入力を前記コマンドデコーダへ伝送する働きをし、前記第二の電圧ジェネレータはメイン電圧ジェネレータがオフになった際に前記パスゲートへの電力を供給するものと、
クランプトランジスタであって第二の電圧ジェネレータおよびメイン電圧ジェネレータと通信を行い前記メイン電圧ジェネレータを有効にして前記第二の電圧ジェネレータを支援する働きをするものとを含むことを特徴とする請求項１記載の半導体集積回路。
【請求項９】
電圧ジェネレータおよび外部コントローラと通信するフラグピンをさらに含み、そのフラグピンは外部コントローラからのリセット信号を受信する働きと前記リセット信号を前記電源ジェネレータへ送信する働きをすることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記コマンドデコーダと通信するリセット論理回路を更に含み、そのリセット論理回路は更に状態制御信号と通信し、前記リセット論理回路が前記コマンドデコーダをリセットする働きをすることを特徴とした請求項１記載の半導体集積回路。
【請求項１１】
半導体集積回路デバイス内の信号を制御するための方法であり、
セルフリフレッシュ信号を有効化し、そのセルフリフレッシュ信号は半導体メモリデバイスのリフレッシュサイクルを有効化する働きをし、
前記信号と通信をする前記セルフリフレッシュ信号の少なくとも一部を基に前記信号を制御し、
前記信号の少なくとも一部分を基に外部入力を制御し、その外部入力は前記信号およびコマンドデコーダと通信をするとを含んだ方法。
【請求項１２】
電源回復が少なくとも１個の電圧ジェネレータが低電力状態から高電力状態へ移行する時間を含むことを特徴とする請求項１１記載の方法。
【請求項１３】
メイン電圧ジェネレータの電源がオフになった際に第二の電圧ジェネレータによってパスゲートに電力を供給し、前記第二の電圧ジェネレータは前記パスゲートと通信し、前記パスゲートは外部入力と通信して、前記パスゲートは前記外部入力を前記コマンドデコーダへ伝送する働きをし、
前記第二の電圧ジェネレータを支援するため前記メイン電圧ジェネレータをクランプトランジスタで有効化し、そのクランプトランジスタは前記第二の電圧ジェネレータおよび前記メイン電圧ジェネレータと通信する
ことを更に含んだ請求項１１の方法。
【請求項１４】
外部コントローラからのリセット信号を受信し、フラグピンを介して前記リセット信号を電圧ジェネレータに伝送し、前記フラグピンは前記電圧ジェネレータおよび前記外部コントローラと通信することを更に含んだ請求項１１記載の方法。
【請求項１５】
コマンドデコーダと、
クロック入力と通信する制御インターフェース論理回路であって、そのクロック入力は前記コマンドデコーダを制御する働きをするものと、
前記制御インターフェース論理回路と通信する信号であって、その信号は前記クロック入力を制御する働きをするものと、
その信号と通信するセルフリフレッシュ信号であって、そのセルフリフレッシュ信号は前記信号を制御する働きをするものと、
を含んだ半導体集積回路デバイス。
【請求項１６】
パスゲートと通信する第二の電圧ジェネレータであって、そのパスゲートは前記外部入力と通信し、前記パスゲートが前記外部入力を前記コマンドデコーダへ伝送する働きをし、そして前記第二の電圧ジェネレータはメイン電圧ジェネレータが電源オフの際に前記パスゲートへ電力を供給するものと、
前記第二の電圧ジェネレータおよび前記メイン電圧ジェネレータと通信をするクランプトランジスタであって、そのクランプトランジスタは前記第二の電圧ジェネレータの支援をするため前記メイン電圧ジェネレータを有効にする働きをするものとを、
更に含んだ請求項１５記載の半導体集積回路デバイス。
【請求項１７】
電圧ジェネレータおよび外部コントローラと通信するフラグピンであって、そのフラグピンは前記外部コントローラからの前記リセット信号を受信し、前記電圧ジェネレータへリセット信号を伝送する働きをすることを更に含んだ請求項１５記載の半導体集積回路デバイス。
【請求項１８】
コマンドデコーダと、
ストローブ入力と通信する制御インターフェース論理回路であって、その外部入力は前記コマンドデコーダを制御する働きをするものと、
前記制御インターフェース論理回路と通信する信号であって、その信号は前記外部入力を制御する働きをするものと、
前記信号と通信するセルフリフレッシュ信号であって、そのセルフリフレッシュ信号は前記信号を制御する働きをするものとを、
含んだ半導体集積回路デバイス。
【請求項１９】
コマンドデコーダと通信する外部入力と、
前記外部入力および前記コマンドデコーダと通信するインターフェース論理回路であって、そのインターフェース論理回路は少なくともセルフリフレッシュ信号の一部を基にした前記外部入力を制御されることを特徴とすることを含んだ半導体集積回路デバイス。
【請求項２０】
半導体集積回路デバイス中の信号を制御する方法であり、
セルフリフレッシュ信号を無効化し、そのセルフリフレッシュ信号は半導体メモリデバイスのリフレッシュ信号を有効にする働きをし、
ジェネレータ状態信号を有効化し、そのジェネレータ状態信号は電圧ジェネレータの状態を指し示す働きをし、
信号と通信するセルフリフレッシュ信号と前記信号と通信するジェネレータ状態信号の少なくとも一部を基に前記信号を制御し、
前記信号の少なくとも一部を基に外部入力を制御し、その外部入力は前記信号および前記コマンドデコーダと通信するものと、
を含んだ方法。
【請求項２１】
セルフリフレッシュ信号を有効化するための手段であって、そのセルフリフレッシュ信号は半導体メモリデバイスのリフレッシュサイクルを有効化する働きをするものと、
信号と通信する前記セルフリフレッシュ信号の少なくとも一部を基に前記信号を制御するための手段と、
そして前記信号の少なくとも一部を基に外部入力を制御するための手段であって、その外部入力は前記信号および前記コマンドデコーダと通信するものと、
を含んだ半導体集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイスの制御、特にメモリデバイスの入力制御に関する。
【背景技術】
【０００２】
ランダムアクセスメモリ（ＲＡＭ）はメモリセルにおいて読み込みおよび書き込みの双方が実行出来るメモリ回路である。ＤＲＡＭは電荷を蓄えるキャパシタとキャパシタに蓄えられた電荷をアクセスするためのトランジスタを含む独立したセルのアレイで構成されるＲＡＭの一つの特定なカテゴリィである。この蓄積キャパシタに蓄電された電荷はキャパシタが電気的に分離されていたとしても時間の経過と共に自然に放電される。このためＤＲＡＭはサイクル的なリフレッシュが必要とする。リフレッシュコマンドはメモリ制御装置のような他のデバイスから明示的にＤＲＡＭタイプのデバイスに発行される。あるいはＤＲＡＭデバイスからデータを読み出したり書き込んだりしない休止期間中、外部からのコマンドを受け取ることなくデバイスはリフレッシュさせ続ける。このプロセスを”セルフリフレッシュ”と呼ぶ。セルフリフレッシュ期間中、メモリデバイス内の電圧ジェネレータは電力消費量を減らすために電源オンと電源オフを入れ替える。
【０００３】
時々、ＤＲＡＭデバイスはリフレッシュサイクルの電源オフ期間にセルフリフレッシュから抜け出すためのコマンドを受け取ることがある。なぜならばデバイスが電源オフの状態のとき、１個以上の電圧ジェネレータがコマンドデコーダのコマンドを実行するために電源オンにならなければならない。しかしながら脱出コマンドを受け取ってから、長い時間経過しても電圧ジェネレータがフルパワーに到達しないかもしれない。この電源が回復するまでの間、コマンドデコーダへの外部入力は不安定となる。このためコマンドデコーダがコマンドを受け取り、デコードする際にメモリ中の記憶されたデータの上書きや一部のデータ破損等のエラーが生じる可能性がある。
【発明の開示】
【０００４】
本発明に従った様々な実施例は付随図面を参照して後述する。これらの実施例は例として図解しているだけで、本発明の範囲を限定したものではない。
【０００５】
様々な実施例のメモリシステムはメモリシステムがデータを保持するためのセルフリフレッシュを実行する際に同時に消費電力を押さえる休眠（ drowsy ）モードに入る。例えば、コンピュータがメモリシステムを待機モードにさせる時は休眠モードになる。もしくは休眠モードはメモリシステムの製造中のメモリのテストの間に使われる。
【発明を実施するための最良の形態】
【０００６】
休眠モードから抜けたとき、メモリシステムに対する外部入力の不安定性が原因でコマンドが危険になる可能性がある。コマンドハザード（command hazards）の一例はモードレジスタセット（ＭＲＳ）コマンドの不適切時の実行である。ＭＲＳコマンドは１個以上のモードレジスタの初期化を行い、読み込み待ち時間、バースト長、バーストタイプなどのメモリ機能に関するユーザ定義のデータを含んでいる。ＭＲＳコマンドは通常、メモリ動作の最初に実行される。しかしながら、もしＭＲＳコマンドが休眠モードから復帰中に発行されるとメモリシステムのアドレスバンクの動作が不安定となる。さらに、もしＭＲＳコマンドもしくは他のコマンドハザードが製作に関連した試験中に発生した場合、試験データが悪影響を与える可能性がある。
【０００７】
したがって実施例では、信号は１個以上の外部入力信号から休眠モードから復帰する間のコマンドの開始を防ぐ。加えて、様々な実施例の信号では発行されたコマンドを防ぐためクロック信号も制御する。
【０００８】
図１に本発明の実施例によるメモリシステム１００を示す。コマンドデコーダ１０２が制御インターフェース論理回路１３０を通った外部入力１１２を受け取る。外部入力１１２の特定の組み合わせはコマンドデコーダ１０２が読み込み、書き込み、ＭＲＳ、または他のコマンドをアドレスデコーダ１０４へ発行するかを決定する。アドレスデコーダ１０４がデコードし、データ格納のための物理記憶領域を含むアドレスバンク１０６の特定のコマンドを実行する。
【０００９】
実施例の休眠（ｄｒｏｗｓｙ）ステートマシン１３６が休眠モードを開始するか停止するかを選択する。休眠モード中、休眠ステートマシン１３６はセルフリフレッシュ動作に関係した電源オンと電源オフのサイクルを規制する。いくつかの実施例において休眠ステートマシン１３６は１個以上の電圧ジェネレータ１５２との通信によって電源オンと電源オフのサイクルを規制する。休眠ステートマシン１３６は電圧ジェネレータ１５２がオンとオフ、もしくは高い電圧レベルと低い電圧レベルとの間で交互に変化するように発生制御信号１３４を通じて電圧ジェネレータ１５２にコマンドを送る。休眠ステートマシン１３６は電圧ジェネレータ１５２が高もしくは低電圧レベルのどちらかという、電圧ジェネレータ１５２の状態を示した電圧ジェネレータ１５２からのジェネレータ状態信号１３８を受け取ることを付け加える。
【００１０】
実施例の１個以上の電圧ジェネレータ１５２は電力をバッテリもしくは外部電源（示していない）から受け取る。１個以上の電圧ジェネレータ１５２は電源入力を１種類以上の電圧に変換し、メモリシステム１００の様々な部品に電圧を供給する。電圧ジェネレータ１５２によって様々な電圧レベルが採用されることになる。これらの電圧ジェネレータ１５２は他のものに比べメモリシステム１００の特定部品に更に適切な電圧を提供する。当業者は多くの異なる種類の電源調整と変換回路が電圧ジェネレータ１５２に採用されることを認識するだろう。
【００１１】
セルフリフレッシュ制御モジュール１４２は休眠ステートマシン１３６とバス１４０を介して通信する。実施例中のセルフリフレッシュ制御モジュール１４２は休眠モードの電源オンサイクル中のリフレッシュサイクルを図２に詳細を示すように導入する。
【００１２】
様々な実施例中のクロック有効制御モジュール１６２はセルフリフレッシュ信号１６４を休眠ステートマシン１３６とセルフリフレッシュ制御モジュール１４２に送信する。クロック有効制御モジュール１６２はコマンドデコーダ１０２が受け取ったセルフリフレッシュコマンドに応えてセルフリフレッシュ信号１６４を送信する。あるいはクロック有効制御モジュール１６２はコンピュータの待機状態への移行のようなユーザ起動の応答としてセルフリフレッシュ信号を送信する。またクロック有効制御モジュール１６２はクロック有効信号１６６を休眠ステートマシン１３６に送ることも付け加えておく。
【００１３】
実施例の外部入力１１２は行アドレスストローブ（ＲＡＳ）１１４、列アドレスストローブ（ＣＡＳ）１１６、ライトイネーブル（ＷＥ）信号１１８、チップ選択（ＣＳ）信号１２０を含む。外部入力１１２の様々な組み合わせがコマンドデコーダ１０２に送信されるコマンドを生成する。実施例中、外部メモリコントローラ（示していない）はどのコマンドが動作させられるかを決定し、それに応じて適切な外部入力１１２を作動させる。例えばＲＡＳ１１４とＣＡＳ１１６がコマンドデコーダ１０２へ読み込みと書き込みコマンドを伝達するためにＷＥ信号の組み合わせによって動作させられる。ＲＡＳ１１４、ＣＡＳ１１６もしくはＲＡＳ１１４とＣＡＳ１１６の双方はアドレスバンク１０６のリフレッシュ動作を実行する。ＣＳ信号１２０はコマンドデコーダ１０２が読み込み、書き込み、リフレッシュコマンドのようなコマンドを発行させることを可能にすることを付け加える。
【００１４】
クロック信号１２２はコマンドでコーダ１０２の動作を含めてメモリシステム１００の様々な構成要素の動作を調整する。クロック信号１２２は例えば以下の図３の実施例に示すように外部入力１１２をコマンドデコーダ１０２から発行させるかもしれない。クロック信号１２２がアクティブであるとき、コマンドデコーダ１０２からコマンドが発行されるかもしれない、しかしクロック信号１２２がアクティブで無いときはコマンドデコーダ１０２からコマンドは発行されない。
【００１５】
制御信号１２４は制御インターフェース論理回路１３０で外部入力１１２で制御される。制御インターフェース論理回路の示した実施例ではＯＲゲート１３２を含む。実施例において、制御信号１２４が有効であるとき、各ＯＲゲート１３２は一定値を出力する。実施例のこの一定値は外部入力１１２の値とは関係なくコマンドデコーダ１０２へ送信される。すなわち実施例の制御信号１２４はコマンドデコーダ１０２へ外部入力１１２を無効にする。したがって制御信号１２４は外部入力１１２がコマンドデコーダ１０２へ偶然の通信不良コマンドを送信するのを防ぐ。
【００１６】
実施例において、制御インターフェース論理回路１３０よりも少ないような少数のＯＲゲート１３２を含んでもよく、これにより全ての外部入力１１２よりもより少ないものが制御信号１２４によって制御されている。そのような例において制御信号１２４は外部信号１１２の全て未満を無効にする。例えば制御信号１２４はＣＳ信号１２０だけ、もしくはＲＡＳ１１４とＣＡＳ１１６の入力だけ、もしくは外部入力のその他の組み合わせを無効にする。外部入力１１２の一部分だけを無効にすることは実施例において、尚、欠陥のあるコマンドの発行を防ぐ。付け加えると、全ての外部入力未満を無効にすることはＭＲＳコマンドの発行を防ぐ。なぜならば様々な実施例のＭＲＳコマンドは、図３で詳細に説明されるように全ての外部入力１１２が低電圧であるとき発行される。
【００１７】
実施例において、制御インターフェース論理回路１３０はＯＲゲートで構成される。このＯＲゲートはクロック信号１２４で使われる。このため制御信号１２４はクロック信号１２４を無効にする。クロック信号１２２を抑制することにより、制御信号１２４も不正コマンドの発行からコマンドデコーダ１０２を守る。他の実施例では外部入力１１２はクロック信号１２２がＯＲゲート１３２で制御されていない間ＯＲゲート１３２で制御される。そのような事例ではクロック信号１２２ではなく外部入力１１２を無効にする。
【００１８】
更に論理回路の構造の他の形態はＯＲゲートの代わりにＮＡＮＤ、ＮＯＲ、そしてその他のゲートを用いる。そのようなゲートの組み合わせであるマルチプレクサー（ＭＵＸｅｓ），デコーダなども含まれる。例えば、各外部入力１１２は１個以上のＡＮＤゲートを含んだデコーダへの入力であり、制御信号１２４は1個以上の外部入力がコマンドを発行することを選択的に防ぐためにＡＮＤゲートで制御される。したがっていくつかのオプションがコマンドハザードを発生することを防ぐためにその制御信号１２４を使用するために可能となる。
【００１９】
図２はメモリシステムの実施例によるタイミングチャート２００を示している。タイミングチャート２００には様々な信号とコマンドが１つの軸に示され、他方の軸は時間を示している。したがってタイミングチャート２００はこれらの信号とコマンドの時間に関しての進行を示している。タイミングチャート２００に示した信号とコマンドはメモリシステム内で実装されるものであり、実施例において示された信号とコマンドはメモリシステム１００の中で実装される。
【００２０】
クロック信号２２０はタイミングチャート２００のパルス２７０として表される。パルス２７０は一定時間内に高レベルと低レベルの間を振動する。実施例において、クロック信号２２０の立ち上がり２７４もしくは立ち下がり２７６がタイミングチャート２００の信号もしくはコマンドをトリガーし活性化する。加えて、クロック信号２２０は信号もしくはコマンドをパルス２７０の安定部２９０で開始させる。例えば、コマンド２０６はクロック信号２２０のパルス２７０によって発行される。実施例中のこれらのコマンド２０６はメモリシステムへの外部入力によって発行され、コマンドデコーダが受け取る。
【００２１】
クロック有効信号２０４は２７２において高状態２７８から低状態２８０に変化する。高状態２７８である間、クロック有効信号２０４は有効であり、クロック信号２２０のパルス２７０によってメモリシステムの構成要素を動作することが許可される。クロック有効信号２０４の低状態２８０はメモリシステムの一部分がコマンド２０６を処理する準備が出来ていないことを示している。実施例においてクロック有効信号２０２の低状態２８０への遷移はコマンドデコーダを含むメモリシステムが休眠モードへの準備中であることを示す。
【００２２】
クロック有効信号２０４が低状態２８０へ変化した後、セルフリフレッシュコマンド２０８が発行される。セルフリフレッシュコマンド２０８はタイミングチャート２００の縦に描かれた線が示すように休眠（ｄｒｏｗｓｙ）モード２１０を開始する。セルフリフレッシュコマンド２０８はセルフリフレッシュコマンド２０８からセルフリフレッシュ信号２１２への矢印が示すようにセルフリフレッシュ信号２１２を有効化される。同様に矢印が示すようにセルフリフレッシュ信号２１２の有効化は制御信号２１４を有効にする。
【００２３】
実施例のセルフリフレッシュ信号２１２はセルフリフレッシュ動作２２０を開始する。セルフリフレッシュ動作２２０はバーストリフレッシュ２２４と電源オフサイクル２２６を交互に行うことを含む。バーストリフレッシュ２２４サイクルはアドレスバンクのひと組のアドレスバンクがリフレッシュされるまで次々と一部をリフレッシュする。他の実施例で、他のタイプのリフレッシュが使用されていることは当業者に理解されている。
【００２４】
バーストリフレッシュサイクル２２４の間、１個以上の電圧ジェネレータの電圧２２２は高状態である。電源オフサイクル２２６が開始すると電圧２２２は２２８において低レベルに低下する。電源オフサイクル２２６が終了すると電圧２２２は２３０において高レベルに復帰する。実施例中に示すように電圧２２２は直ちには高レベルに復帰せず、むしろ高レベル電圧に到達するまで時間とともに着実に増加する。この安定した増加はスロープ２８６に示される。これは時間の経過に伴う電圧２２２の立ち上がりを図示したものである。本発明の実施例は電圧２２２が異なるスロープ２８６であり、そのため電圧２２２が実施例に示した割合よりも速くもしくは遅く高レベルに復帰することを意図したものである。加えて、電圧２２２の実施例では高レベルは３．２ボルトで低レベルは１．３ボルトである。もしくは電圧２２２の高レベルが低レベルよりも高ければ、高レベルと低レベルの双方は０ボルト、負の電圧、または他の正の電圧を含むかもしれない。
【００２５】
ジェネレータ状態信号２１８は電圧２２２の状態を示している。電圧２２２が高のとき、ジェネレータ状態信号２１８も高状態２８８である。２２８で電圧２２２が低下したとき、ジェネレータ状態信号２１８は低状態２９０に切り替わる。電圧２２２が２３０でのように高状態に復帰すると、ジェネレータ状態信号２１８は高状態２８８に復帰する。すなわちジェネレータ状態信号２１８は電圧２２２が下降しているか上昇しているかを示す。実施例ではジェネレータ状態信号２１８は休眠ステートマシンにこの情報を伝送している。
【００２６】
電圧２２２が高レベルにある時、ジェネレータ制御信号２１６は低である。例えば、ジェネレータ制御信号２１６ｈａセルフリフレッシュ動作２２０の電源オフサイクル２２６を開始するために２３２において高状態に切り替わる。実施例においてジェネレータ制御信号２１６の低状態から高状態への遷移は電圧２２２が低状態に変化することの原因となる。したがってジェネレータ制御信号２１６は２３４で電源オフサイクル２２６を終了させるために低状態に復帰する。低状態に復帰することによってジェネレータ制御信号２１６は電圧２２２が高レベルに復帰することを引き起こす。実施例において休眠ステートマシンはジェネレータ制御信号２１６を高レベルか低レベルを選択して設定し、１個以上の電圧ジェネレータの電源をオン・オフを制御する。
【００２７】
実施例において、バーストリフレッシュ２２４と電源オフ２２６サイクルは２４０においてメモリシステムが休眠モードから抜け出すことを開始するまで続く。クロック有効信号２０４が高状態２７８に復帰する２４０で脱出が開始され、最後のバーストリフレッシュサイクルの発生が完了する２５０に脱出は完了する。あるいは、脱出はセルフリフレッシュを停止するためのコマンドを受け取ったときなど、他のタイミングで開始することもある。同様に最後のバーストリフレッシュサイクルが実行される前もしくは後など様々なタイミングで脱出が完了することもある。実施例のメモリシステムの休眠モードから脱出するための合計時間は脱出時間２６０で示される。
【００２８】
実施例の２４０に示すように時折、脱出がセルフリフレッシュ動作２２０の電源オフ２２６サイクル中に発生する。２４０の脱出時間に電圧２２２は低レベルである。メモリシステムのセルフリフレッシュ以外の動作のような通常状態を再開するために、実施例では電圧２２２が高レベルに復帰する。２４０での脱出から電圧２２２が高レベルに復帰するまでの時間は電源回復２５２と呼ばれる。
【００２９】
電源回復２５２の間、メモリシステムへの１個以上の外部入力は不安定になる。また、クロック信号２２０も不安定になる。現在の使用可能なデバイスでは１個以上の外部入力の不安定度が１個以上のコマンドをコマンドデコーダへ発行させる。さらに、現在使用可能なデバイスのクロック信号２２０の不安定度がコマンドデコーダにこれらのコマンドをデコードさせる。しかしながらメモリシステムの実施例では電源回復２５２の間、制御信号２１４はHigh状態を保つ。高状態では制御信号２１４は１個以上の不安定な外部入力を無効にし、結果、外部入力がコマンドデコーダへコマンドを発行するのを防ぐ。また制御信号２１４はクロック信号２２０も無効にし、コマンドデコーダがコマンドをデコードすることを防ぐ。したがって、実施例の制御信号２１４はコマンドハザードが発生することを防ぐ。
【００３０】
２４０でクロック有効信号を有効にすることはセルフリフレッシュ信号２１２が２４２の低状態に移行することを引き起こす。２４６における電圧２２２の上昇はジェネレータ状態信号２１８が高状態２８８に移行することを引き起こす。実施例に示すようにセルフリフレッシュ信号２１２は２４２において低状態なので、ジェネレータ状態信号２１８の高状態２８８は制御信号２１４が低状態２４８に移行することを引き起こす。セルフリフレッシュ信号２１２とジェネレータ状態信号２１８との関係は図４と図５に詳細に示す。
【００３１】
制御信号２１４は２５０の休眠モード２１０の完了時には低である。制御信号２１４が低であるので、外部入力もしくはクロック信号２２０は無効にならない。その結果、外部入力は休眠モード終了後、コマンドデコーダへのコマンドを発行することができ、コマンドデコーダはコマンドをデコードすることができる。タイミングチャート２００は実施例において制御信号２１４を有効にすることが電源回復２５２中にコマンドハザードが発生することを防ぐことと、制御信号２１４を無効にすることが通常動作中にコマンドの実行を許可することを表している。
【００３２】
図３は本発明の実施例にしたがったメモリシステム３００の構成要素を示す。示したメモリシステム３００は制御インターフェース論理回路３３０を通してコマンドデコーダ３７０に通信する外部入力３１２を含む。クロック信号３２２も制御インターフェース論理回路３３０を通してコマンドデコーダ３７０に通信する。また制御信号３２４は制御インターフェース論理回路３３０のクロック信号３２２と同様に各外部入力３１２を制御する。
【００３３】
実施例の外部入力３１２は先に説明したメモリシステム１００の外部入力１１２と同様である。したがって実施例のＲＡＳ３１４、ＣＡＳ３１６、ＷＥ３１８、ＣＳ３２０信号はメモリシステム１００の対応した入力と同様の働きを含む。同様に、実施例に示す制御インターフェース論理回路３３０は例えば、１個以上のＯＲゲート３３２，３３４、３３６、３３８を含み、外部入力３１２及び、コマンドデコーダ３７０へ通信することによって制御インタフェース論理回路１３０の全てもしくは一部の機能を組み入れたものである。示していないが、制御インターフェース論理回路に少数のＯＲゲートを採用してもよく、異なる論理ゲート、トランジスタ、もしくはそれらと同様なもの、例えばマルチプレクサ、デコーダなどのようにＯＲゲート３３２，３３４、３３６、３３８、３３４の代わりに採用できる。
【００３４】
実施例に示した各ＯＲゲート３３２、３３４、３３６、３３８、３４０はそれぞれ出力値３５２、３５４、３５６、３５８、３６０をコマンドデコーダ３７０に送信する。コマンドデコーダ３７０内では出力３５２、３５４、３５６、３５８は１個以上のＡＮＤゲート３０２、３０４、３０６、３０８に送信する。出力３５２、３５４、３５６、３５８もＡＮＤゲート３０２、３０４、３０６、３０８と通信し、１個以上のＮＯＴゲート３２０に送信する。ＮＯＴゲート３２０は各ＡＮＤゲート３０２，３０４、３０６、３０８と連動して外部入力３１２をデコードし、外部出力３１２に対応したコマンド信号３４２、３４４、３４６、３４８をフリップフロップ３８０へ発行する。
【００３５】
実施例のフリップフロップ３８０は１個以上の論理ゲート（表記していない）で構成され、その組み合わせがＡＮＤゲート３０２、３０４、３０６、３０８のそれぞれの出力３４２、３４４、３４６、３４８を記憶する。またフリップフロップ３８０はＯＲゲート３４０からの入力として信号３６０を受け取る。実施例中の信号３６０はクロック信号３２２をフリップフロップ３８０へ伝送する。クロック信号３２２の各パルスにおいて、実施例のフリップフロップ３８０は事前に受け取った出力３４２、３４４、３４６、３４８をメモリシステム３００の他の部分に伝送する。示していないが、ラッチもしくは他の形態の１ビット記憶装置がフリップフロップ３８０の代わりに使用されることもある。
【００３６】
１つの例において、ＮＯＴゲート３２０は可能なＭＲＳコマンドをデコードするためにＡＮＤゲートと通信する。もし全ての外部入力３１２が低状態もしくは論理０状態であると、各ＮＯＴゲート３２０は高状態もしくは論理１状態を出力する。もしＡＮＤゲート３０２と通信したＮＯＴゲート３２０からの値が全て論理１であると、ＡＮＤゲートはフリップフロップ３８０へ論理１の値を持った信号３４２を伝送する。フリップフロップ３８０がクロック信号３２２のサイクルに応えて論理１の値を持った信号３４２を伝送するとき、ＭＲＳコマンドがコマンドデコーダ３７０によって発行される。同様に、もしＡＮＤゲート３０４が論理１の値を持った信号３４４を出力すると、コマンドデコーダ３７０は図１のアドレスデコーダ１０４のようなアドレスデコーダへの書き込みコマンドを発行する。同様に信号３４６の論理１の値は読み込みコマンドが発生すべきことを示し、信号３４８の論理１の値は活性コマンドが発生すべきことを示し、読み込みもしくは書き込みコマンドをメモリの一部が受け取ることを許可する。当業者は追加のコマンドが追加のＮＯＴおよびＡＮＤゲート（不図示）によってデコードされてもよいことを理解するであろう。加えて当業者は他の論理回路構成がコマンドをデコードするためのＮＯＴやＡＮＤゲートの代わりに使用されることを理解するであろう。
【００３７】
制御信号３２４は制御インターフェース論理回路３３０で外部入力３１２を制御する。実施例では制御信号３２４が有効な間、各ＯＲゲート３３２、３３４、３３６、３３８は一定の論理１の値を出力する。この一定値は外部入力３１２の値には関係なくコマンドデコーダ３７０内のＮＯＴおよびＡＮＤゲート３０２、３０４、３０６、３０８に伝送される。１個以上のＮＯＴゲート３２０は各ＡＮＤゲート３０２、３０４、３０６、３０８と通信し、各ＡＮＤゲートが論理０を出力させるように制御インターフェース論理回路３３０からの一定の論理１の出力を反転する。各ＡＮＤゲートが論理０を出力するので、ＭＲＳコマンド信号３４２を含んだコマンド信号３４２、３４４、３４６、３４８のどれもがコマンドを発行しない。そういった場合、制御信号３２４の一定値の論理１の値は無動作すなわちＮＯＰコマンドを表す。
【００３８】
更に実施例中のＡＮＤゲート３０２、３０４、３０６、３０８は論理１の値を出力するためにこれらの入力が論理１の値となることを要求する。少なくとも１個のＮＯＴゲート３２０は実施例中に示した各ＡＮＤゲートと通信するので、制御信号３２４からの一定の論理１の値は反転させられ、ＡＮＤゲート３０２、３０４、３０６、３０８は論理０へ移行する。したがって実施例中のＯＲゲート３３２、３３４、３４６、３４８はコマンド信号３４２、３４４、３４６、３４８が発行されるのを防ぐため外部出力３１２の１つに対して必要とされる。したがってＲＡＳ３１４、ＣＡＳ３１６、ＷＥ３１８、ＣＳ３２０のいづれかは１個以上のコマンド信号３４２、３４４、３４６、３４８の発行を防ぐため、制御信号３２４で制御される。しかしながら、実施例において、複数もしくは全ての外部入力３１２が制御信号３２４で制御されることは冗長性はあるが故障の（あるいは誤りの：faulty）コマンド信号３４２、３４４、３４６もしくは３４８を発行することを抑えることとなる。
【００３９】
加えてＯＲゲート３４０を介して制御信号３２４によってクロック信号３２２を制御することは、クロック信号３２２を無効にするあるいは抑えることを実施例中の制御信号３２４に許可することによって更に冗長性を提供する。クロック信号３２２が無効であるとき、出力信号３６０はフリップフロップ３８０に対してある一定値を送信する。様々な実装のフリップフロップはクロック信号３２２のパルスにしたがって値を伝送するので、一定の出力信号３６０はフリップフロップ３８０に出力値の伝送を停止させる。したがって、フリップフロップ３８０はメモリシステムの他の構成要素に対してコマンドを発行することができないため、コマンドハザードに対しての付加的なセキュリティを提供する。
【００４０】
当業者は誤まりのコマンド信号の発行を防止するため所望の冗長性のレベルを提供するために制御信号３２４でクロック信号３２２が制御されるかもしくはされないことを一層理解する。同様に当業者は別の回路の部品が実施例に示したＯＲゲート３３２、３３４、３３６、３３８、３４０、ＡＮＤゲート３０２、３０４、３０６、３０８に代わって使用されることを理解している。したがって、メモリシステム３００の制御信号３２４はコマンドハザード防止のための制御機構として多用途に使える。
【００４１】
図４はリフレッシュインターフェース論理回路４００の実施例を表したものである。実施例に示されたリフレッシュインターフェース論理回路４００はＮＯＴゲート４１０およびＮＯＴゲート４１４と通信するＮＯＲゲート４１２を含む。ＮＯＲゲート４１２は２つの入力、すなわちセルフリフレッシュ信号４６４と反転信号４１６を受信する。反転信号４１６はＮＯＴゲート４１０をジェネレータ状態信号４３８に対して機能させることによる反転動作により、ジェネレータ状態信号４３８の反転された形である。ＮＯＲゲート４１２は信号４１８を出力し、これは、ＮＯＴゲート４１４によって反転される。ＮＯＴゲート４１４は次に制御信号４２４を出力する。
【００４２】
実施例中で、ＮＯＲゲート４１２およびＮＯＴゲート４１４はセルフリフレッシュ信号４６４と反転信号４１６の論理ＯＲ値を出力するため結合させる。したがって、リフレッシュインターフェース論理回路４００はセルフリフレッシュ信号４６４もしくは反転信号４１６が論理１の値であるならば制御信号４２４として論理１の値を出力する。他の言い方をすると、もしセルフリフレッシュ信号４６４が論理１の値である、もしくはもしジェネレータ状態信号４３８が論理０の値であるならば、制御信号４２４は論理１の値を出力する。したがって、セルフリフレッシュ信号４６４もしくはジェネレータ状態信号４３８が制御信号４２４を有効にするだろう。同様に実施例中のセルフリフレッシュ信号４６４の論理値０への変化およびジェネレータ状態信号の論理値１への変化は制御信号４２４を無効にする。
【００４３】
図５はメモリシステムのある部分に関連したリフレッシュ論理回路５００の詳細な実施例を示す。リフレッシュ回路５００は休眠（ｄｒｏｗｓｙ）ステートマシン５３６に組み込まれたものとして表される。リフレッシュ論理回路５００はＯＲゲート５１２とＮＯＴゲート５１４を含む。ＯＲゲート５１２は、クロック有効制御モジュール５１６からのセルフリフレッシュ信号５６４と反転信号５３８の２つの入力を受信する。反転信号５３８はＮＯＴゲート５１４の出力であり、電圧ジェネレータ５５２からのジェネレータ状態信号５３８を受け取る。リフレッシュ論理回路５００の出力は制御信号５２４である。実施例でリフレッシュ論理回路５００は休眠ステートマシン５３６の内部にはないが、その代わりにメモリシステムのその他の場所にある。
【００４４】
図６は本発明の実施例にしたがった信号を制御するための方法６００を示す。例えば６０２においてコマンドデコーダによってセルフリフレッシュコマンドが受信される。６０４においてセルフリフレッシュ信号が有効となる。６０６において制御信号が有効になる。実施例中、６０４のセルフリフレッシュ信号の有効化は６０６における制御信号が有効にされる原因である。６０８において外部入力は無効にされ、実施例では外部入力が制御信号によって無効にされる。６１０においてコマンドデコーダもまた無効にされて、実施例中で、６０６での外部入力の無効化が６１０でのコマンドデコーダを無効にする。
【００４５】
６１０でコマンドデコーダが無効にされるので、ＭＲＳコマンド、書き込みコマンドなどのコマンドは発行されないかもしれない。したがって方法６００はコマンドハザードが発生することを防止し、方法６００が組み込まれたメモリシステムの安定性を改善する。さらに実施例中、方法６００はいかなるメモリシステムもしくは上記に説明したメモリシステムの構成要素でも実行される。
【００４６】
図７は信号を制御するための方法７００の詳細な実施例を示す。７０２において休眠モードが実行している。７０４においてはセルフリフレッシュ信号が無効であるかとジェネレータ状態信号が有効であるかどうかが決定される。もしセルフリフレッシュ信号が無効であるかジェネレータ状態信号が有効であると、７０６において制御信号が無効にされる。しかしながら、もしセルフリフレッシュ信号が無効でなく、ジェネレータ状態信号が有効でないならば処理は７０２へ折り返す。
【００４７】
もし制御信号が無効ならば、７０８で外部入力は有効にされる。順に、コマンドデコーダは７１０で有効にされ、コマンドが処理されることを許可する。実施例中、方法７００はいかなるメモリシステムもしくは上記に説明したメモリシステムの構成要素でも実行される
【００４８】
図８から図１７はメモリシステム８００の様々な実施例とメモリシステム８００によって生成された波形の詳細な例を示す。実施例で、メモリシステム８００は詳細を上記で説明したメモリシステム１００の構成要素の実施例を含む。例えば、メモリシステム８００はコマンドデコーダ８０２、休眠（ｄｒｏｗｓｙ）ステートマシン８３６、セルフリフレッシュ制御モジュール８４２、クロック有効制御モジュール８６２、電圧ジェネレータ８５２、外部入力８１２、コマンドデコーダ８０２と通信する制御インターフェース論理回路８３０、制御信号８２４を含む。更に、メモリシステム８００はジェネレータ制御信号８９０、ジェネレータ状態信号８３８、クロック有効信号８６６、セルフリフレッシュ信号８６４を含む。実施例ではこれらの構成要素はメモリシステム１００の対応したものとして同様または同じ機能を持っている。有利なことにメモリシステム８００は現状の利用可能なメモリデバイスのフリーズ故障、コマンドハザード、休眠モードから予期せぬ長期脱出時間等の様々な問題を減らすもしくは克服している。
【００４９】
従来のメモリデバイスのフリーズ故障は、ジェネレータ制御信号８９０がメモリデバイスの電源投入時に偶発的に有効にされこれにより電圧ジェネレータ８５２が不適切に停止したときに発生する。いくつかの実装例ではこの問題はクロック有効信号８６６でジェネレータ制御信号８９０を制御するクロック有効論理回路８７２によって減少させられている。図１５の波形図に示すように、もしジェネレータ制御信号８９０が誤って活性化されると、クロック有効信号８６６が高になったときに電圧ジェネレータ８５２が回復しフリーズ故障が回避される。図１６はいくつかの実装中の適切なクロック有効制御が電源オフモードのテストが行えることを可能にすることも出来ることを図示している。
【００５０】
しかしながら、いくつかのディープ（ｄｅｅｐ）サブミクロンデバイスではクロック有効制御のこの形態はクロック有効信号８６６が検知されないため効果的でない。クロック有効制御モジュール８６２への外部クロック有効（”ＣＫＥ”）入力８１２が電圧ジェネレータ８５２からの内部電圧で制御されるため、電圧ジェネレータ８５２が電源を切ったとき、クロック有効論理回路８７２はクロック有効信号８６６を検知できない。
【００５１】
フリーズ故障はまた製造時にメモリデバイスのテストに悪影響を与える。メモリデバイスがテスト中に一旦電源オフ状態になってしまうとアイドル状態に復帰することはできない。また、現在使用可能なメモリデバイスでは電圧（ＳＶ）検知器８７５での供給電圧（ＳＶ）の検知信号は電源オフモード（例えば休眠モードの電源オフサイクル）のリセットまたは解除が出来ない。したがって休眠モードのテストは正確には実行されないかもしれない。フリーズ故障に付け加えると電源オフ状態の間にメモリデバイスがクロック有効信号８６６が検知できないと予期せぬ長期脱出時間が発生する。もし脱出動作（例えば図２に示した脱出時間２６０）が電源オフモード中に発生すると、脱出時間２６０は電源オフ時間と最後のバーストリフレッシュ時間の双方が含まれるため非常に長くなるだろう。従来のデバイスでの最後バーストリフレッシュ時間はデバイスが電源オフモードを中断することができないため必ず実行される。殆どすべてのアプリケーションにとって短い脱出時間が良いので、これはあまり望ましくない。
【００５２】
メモリシステム８００の様々な実施例ではこれらの問題を減らすもしくは解決している。いくつかの実装例で、複数の答えが一緒に組み合わされたり、もしくはここで説明した解の一部分が実装されている。
【００５３】
実施例中で採用されている一つの解はパスゲート８７６の制御が（電圧ジェネレータ８５２からの）電圧ＶＣＣＰとクロック有効制御モジュール８６２の入力パスにある電圧ＶＤＤ８７４の双方で実行される。電圧ＶＤＤ８７４はパスゲート８７６上であり、実施例のパスゲート８７６はトランスミッションゲートである。外部クロック有効信号８１２は、メモリシステム８００が電源オフ状態になってもＶＤＤ８７４で制御されるパスゲート８７６を通じてクロック有効制御モジュール８６２によって検出することができる。したがってジェネレータ制御信号８９０が安定クロック有効信号８６６で制御されるのでフリーズ故障は回避させられる。この解決方法は電源オフテストおよび予期しない長期脱出時間に関連した問題を解決もしくは減らすことができる。しかしながら、一つの実施例ではこの実装は低電圧ＶＤＤ８７４のデバイスで効果があまりない。
【００５４】
他の実施例では外部入力８１２は電圧ジェネレータ８５２からの電圧ＶＣＣＰとパスゲート８７６の全てもしくは一部の電圧ＶＤＤ８７４の双方で制御されている。また、休眠ステートマシン８９０からの制御信号８２４（”非保護”：図８および図９を見よ）は実施例では上で説明したメモリシステム１００の制御信号１２４と同じように制御インターフェース論理回路８３０経由で外部入力８１２に適用される。これらの実装ではメモリシステム８００はコマンドハザードが回避されるように外部入力８１２が有効に保持される。実施例では制御信号８２４はコマンドハザードを低電圧ＶＤＤ８７４デバイスのパスゲートを制御するよりも効果的に減少させることもできる。
【００５５】
別の実施例では、電圧ＶＤＤＨ８９４は入力バッファ（図１０に例を示す）に加えられるかもしれない。実施例で電圧ＶＤＤＨ８９４は電源オフモードには依存せず、電圧ジェネレータ８５２からの電圧ＶＣＣｐを補うためパスゲート８７８は高電圧を保持する。しかしながら、電圧ジェネレータＶＤＤＨ８９４はいくつかの実装では必ずしも途切れることはないので、電圧ジェネレータＶＤＤＨ８９４からの電流は低電力にあわせるため無視して良いかもしれない。したがって、電圧ＶＤＤＨ８９４はステートマシンを駆動する超低速発振器（ＵＬＯＳＣ）によって生成される（図１０中のＵＬＯＳＣからのＭＳＴＣＬＫ信号によって示される）。加えて、電圧ＶＤＤＨ８９４の電源オン時間はいくつかの実施例では非常に遅いため、電圧ＶＤＤＨ８９４は完全な電圧レベルに届く手助けするためのＶＣＣＰ電圧ジェネレータ８５２が接続されたクランプＭＯＳトランジスタ８９２を持っている。
【００５６】
状態制御も休眠信号８７８を通じてコマンドデコーダ８０２を制御するために採用されるだろう。最初のバーストフレッシュが内部的に完了すると（図１３を見よ）内部動作から外部動作に切り替わる時間にコマンドハザードが発生する可能性がある。これは外部入力８１２の外部コマンドが脱出時間前に入力されるからである。したがって実施例ではコマンドデコーダ８０２は休眠信号８７８と呼ばれる状態制御信号で制御される。
【００５７】
図１２に示すように、休眠信号８７８はリセット論理回路１２０４を通じてコマンドデコーダ８０２と通信する。リセット論理回路１２０４は休眠信号８７８をコマンドデコーダ８０２へ送信するための論理回路を含んでいる。実装例中で、休眠ステートマシン８３６は休眠モードの期間中休眠信号８７８を有効にする（図１３、図１４を見よ）。休眠信号８７８はリセット論理回路１２０４を介してリセット信号をフリップフロップ３８０がコマンドを発行するのを防ぐためフリップフロップ３８０のリセット線１２１０（”ＣＬＲ”）に伝送する。実施例においてリセットの特徴はクロックから解放され、非同期的に実行されることで、クロックがコマンドデコーダ８０２のフリップフロップ３８０を同期的に再有効化する。脱出時間中、休眠ステートマシン８３６は休眠信号８７８を無効にし、その結果コマンドデコーダ８０２がコマンドを発行することを再有効化する（図１３と図１４を見よ）。
【００５８】
上で取り扱った問題の別の改善法は供給電圧（ＳＶ）検知信号が電圧ジェネレータ８５２からの内部電圧との従属関係なしに活性化させることができるように電圧ＶＤＤ８７４で供給電圧（ＳＶ）検知器８７５を制御する（図８に示す）ことである。もしくは、フラグ信号ピン８８０（図９から図１０を見よ）が外部制御器に電圧ジェネレータ８５２をリセットすることを許可するために採用し、フリーズを防ぐことである。そのような外部制御器１１１０の実施例を図１１に示した。図には汎用Ｉ／Ｏ（入力／出力）ポート１１１０がリセット信号をバス１１２０にしたがってメモリバンク１１３０内のフラグ信号ピン８８０に通信することを図示している。図１７は動作時のフラグ信号ピン８８０の波形を図示する。加えて、実施例中の外部制御器１１００は制御信号８２４の状態、内部温度センサーの状態、フラグ信号ピン８８０からの他のデータを得る。
【００５９】
最後に、メモリシステム８００は静電気放出からメモリシステム８００の回路を保護するために実施例では静電気放出保護（ＥＳＤ）デバイス８７０が外部入力８１２に配置する。ＥＳＤデバイス８７０は抵抗とトランジスタの対を含んでいる。抵抗とトランジスタだけが示されているが、他のＥＳＤ保護デバイスも採用されるかもしれない。
【００６０】
当業者は様々な説明に役立つ論理ブロック、モジュール、回路、電子ハードウェア、コンピュータソフトウェア、もしくはこれら双方の組み合わせとしてここに開示された実施例に関連して記述された処理ステップを正しく理解できる。このハードウェアとソフトウェアの互換性を明快に明らかにするため、これらの機能に関して様々な実例となる構成要素、ブロック、モジュール、回路、ステップが一般的に上記に記述された。そのような機能がハードウェアとしてかソフトウェアとして実装されるかは、特定のアプリケーションや総合的なシステムに負わされているデザインの制約に依存している。当業者は各特定のアプリケーションのために様々な方法で記述された機能を実装することができる。しかし、そのような実装の決定は本発明の範囲からの逸脱をもたらすものと解釈されるべきではない。さらに当業者はこの仕様の有効にする信号への言及は有効にする信号は高論理値または低論理値の信号を有効にすることを含むかもしれないということを理解するだろう。同様に高論理値または”１”の値を持つ信号として表される信号は実際には低電圧の回路構成要素で実装されるかもしれず、また低論理値もしくは”０”の値を持つ信号は実際には高電圧の回路構成要素で実装されるかもしれないことも当技術分野において理解されている。
【００６１】
本発明の実施例はここに開示されているが、本発明は明確に開示された実施例を超えて本発明の実施例及びまたはその使用及びその変形例及びその均等物へ実施例に拡張する。特にメモリコントロールシステムとその方法がここでは記載されたが、メモリコントロールシステム、デバイス、方法の有利な点、特徴、態様は様々な他のアプリケーションおよびソフトウェアシステムで実現されるだろう。加えて、本発明の様々な態様および特徴が別々に実現されることができる、一緒に組み合わせる、または別のものが代わりになることが記載され、様々な特徴と態様の組み合わせもしくはその一部の組み合わせができることが本発明の実施例の範囲内にあることを意図している。さらに、上記で記述したシステムは上記に記述したモジュールと機能の全てを含む必要はない。したがってここに開示した本発明の範囲が上記で開示した実施例に限定されたものではなく、付け加えられた請求項によって定義されるべきものであることを意図している。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例にしたがったメモリシステムを示した例示的なブロックダイアグラムである。
【図２】本発明の実施例にしたがったメモリシステムの信号とコマンドのタイミングを示したタイミングチャートである。
【図３】メモリシステムのさらなる実施例を示した例示的なダイアグラムである。
【図４】本発明の実施例にしたがったリフレッシュインターフェース論理回路を示した例示的な回路図である。
【図５】リフレッシュインターフェース論理回路の別の実施例を示した例示的な回路図である。
【図６】本発明の実施例にしたがった信号制御のための処理を示した例示的なフローチャートである。
【図７】信号制御のための別の実施例を示した例示的なフローチャートである。
【図８】本発明の実施例にしたがったメモリシステムを示した例示的なブロックダイアグラムである。
【図９】本発明の実施例にしたがったメモリシステムを示した例示的なブロックダイアグラムである。
【図１０】本発明の実施例にしたがったメモリシステムを示した例示的なブロックダイアグラムである。
【図１１】本発明の実施例にしたがったコントローラを示した例示的なブロックダイアグラムである。
【図１２】メモリシステムのさらなる実施例を示した例示的な回路図である。
【図１３】本発明の実施例にしたがったメモリシステムの信号とコマンドのタイミングを示した例示的なタイミングチャートである。
【図１４】本発明の実施例にしたがったメモリシステムの信号とコマンドのタイミングを示した例示的なタイミングチャートである。
【図１５】本発明の実施例にしたがったメモリシステムの信号とコマンドのタイミングを示した例示的なタイミングチャートである。
【図１６】本発明の実施例にしたがったメモリシステムの信号とコマンドのタイミングを示した例示的なタイミングチャートである。
【図１７】本発明の実施例にしたがったメモリシステムの信号とコマンドのタイミングを示した例示的なタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【外国語明細書】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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