(57)【要約】【課題】抵抗値の精度を保つことが可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置１によれば、半導体基板２と、半導体基板２の表面上に選択的に形成された分離用酸化膜６ｂと、分離用酸化膜６ｂの表面上に形成され、多結晶シリコンからなる第１の多結晶シリコン層７ａと、第１の多結晶シリコン層７ａの表面上に形成され、誘電体からなる誘電体層８ａと、第１の多結晶シリコン層７ａ及び誘電体層８ａの表面を被覆するように形成され、多結晶シリコンからなる第２の多結晶シリコン層１０ｂを含む抵抗体４とを具備している。【選択図】図１
2008047838.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に選択的に形成された分離用酸化膜と、
前記分離用酸化膜の表面上に形成された第１の多結晶シリコン層、前記第１の多結晶シリコン層の表面上に形成された誘電体層、及び、前記第１の多結晶シリコン層及び前記誘電体層の表面を被覆するように形成された第２の多結晶シリコン層を含む抵抗体と、
を備えた半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面上に形成されたトランジスタと、
前記半導体基板の表面上に前記トランジスタと分離して形成された抵抗体と、を備え、
前記抵抗体は、抵抗体層と、前記抵抗体層を被覆する耐エッチング層と、
を含むことを特徴とする半導体装置。
【請求項３】
前記抵抗体層は、前記半導体基板の表面上に分離用酸化膜を介して形成された第１の多結晶シリコン層を含み、
前記耐エッチング層は、前記第１の多結晶シリコン層上に形成された誘電体層と、前記第１の多結晶シリコン層、及び前記誘電体層を被覆する第２の多結晶シリコン層と、
を含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板の表面上に、抵抗体が選択的に形成された半導体装置の製造方法であって、
前記半導体基板の表面上を選択的に酸化して、前記半導体基板の表面上に分離用酸化膜を選択的に形成する分離用酸化膜形成工程と、
前記分離用酸化膜形成工程により形成された分離用酸化膜の表面上と、前記半導体基板の表面上でかつ前記分離用酸化膜が形成された分離用酸化膜形成領域以外の領域とに、第１の多結晶シリコン層を形成する第１の多結晶シリコン層形成工程と、
前記第１の多結晶シリコン層形成工程により形成された第１の多結晶シリコン層の表面上に誘電体層を形成する誘電体層形成工程と、
前記誘電体層形成工程により形成された誘電体層の表面上で、かつ、前記抵抗体を形成する抵抗体形成領域に、レジストを選択的に塗布した後、前記抵抗体形成領域以外の第１の多結晶シリコン層及び誘電体層と、前記抵抗体形成領域上のレジストとを選択的に除去して前記第１の多結晶シリコン層及び誘電体層を含む第１のパターンを形成する第１のパターン形成工程と、
前記第１のパターン形成工程の終了後、前記第１のパターンの表面を被覆するように、第２の多結晶シリコン層を形成する第２の多結晶シリコン層形成工程と、
前記第２の多結晶シリコン層形成工程により形成された第２の多結晶シリコン層の表面上で、かつ、前記抵抗体を形成する抵抗体形成領域に、レジストを選択的に塗布した後、前記抵抗体形成領域以外の第２の多結晶シリコン層と、前記抵抗体形成領域上のレジストとを選択的に除去して第２のパターンを形成する第２のパターン形成工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗体を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、情報通信の発達に伴い、電子機器の小型、軽量化が進展してきている。かかる小型の電子機器には、省電力化を図る観点から、スイッチング素子としてＭＯＳトランジスタ等を有する半導体装置が使用されている。この種の半導体装置には、抵抗体とＭＯＳトランジスタとが同一の半導体基板上に形成されているものが多い。従来、抵抗体とＭＯＳトランジスタとが同一の半導体基板上に形成された半導体装置の製造方法としては、多結晶シリコンを電極や抵抗体に用いる方法が知られている（特許文献１参照）。
【特許文献１】特開２００５−０７２２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、この種の半導体装置の製造方法では、単層の多結晶シリコン層から抵抗体が形成されている。従って、この製造方法をＬＤＤ（Lightly Doped Drain）構造を有する半導体装置に適用した場合、ＬＤＤ構造を形成する過程で、この多結晶シリコン層の表面に形成される酸化膜（ＳｉＯ２）と共に、抵抗体として使用する多結晶シリコン層自体がエッチングされてしまう可能性があるので、半導体装置の有する抵抗値の精度を保つことが難しい可能性がある。
【０００４】
本発明者の半導体装置に関する考察によれば、この手法を、ＬＤＤ構造を有する半導体装置の製造方法に適用した場合、ＬＤＤ構造の製造過程で行われるエッチングにより多結晶シリコン層の厚みが１０パーセント程度減少してしまう可能性がある。即ち、ＬＤＤ構造を製造するときに行われるエッチングによって多結晶シリコン層の厚みが２％程度減少し、このエッチングによって生じたＳｉ基板上のダメージを除去するために行われる軽いエッチングによって多結晶シリコン層の厚みが８％程度減少する。
【０００５】
そこで、本発明は、抵抗値の精度を保つことが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の発明は、半導体基板と、前記半導体基板の表面上に選択的に形成された分離用酸化膜と、前記分離用酸化膜の表面上に形成された第１の多結晶シリコン層、前記第１の多結晶シリコン層の表面上に形成された誘電体層、及び、前記第１の多結晶シリコン層及び前記誘電体層の表面を被覆するように形成された第２の多結晶シリコン層を含む抵抗体と、を備えた半導体装置である。
【０００７】
第２の発明は、半導体基板と、前記半導体基板の表面上に形成されたトランジスタと、前記半導体基板の表面上に前記トランジスタと分離して形成された抵抗体と、を備え、前記抵抗体は、抵抗体層と、前記抵抗体層を被覆する耐エッチング層と、を含むことを特徴とする半導体装置である。
【０００８】
第３の発明は、半導体基板の表面上に、抵抗体が選択的に形成された半導体装置の製造方法であって、前記半導体基板の表面上を選択的に酸化して、前記半導体基板の表面上に分離用酸化膜を選択的に形成する分離用酸化膜形成工程と、前記分離用酸化膜形成工程により形成された分離用酸化膜の表面上と、前記半導体基板の表面上でかつ前記分離用酸化膜が形成された分離用酸化膜形成領域以外の領域とに、第１の多結晶シリコン層を形成する第１の多結晶シリコン層形成工程と、前記第１の多結晶シリコン層形成工程により形成された第１の多結晶シリコン層の表面上に誘電体層を形成する誘電体層形成工程と、前記誘電体層形成工程により形成された誘電体層の表面上で、かつ、前記抵抗体を形成する抵抗体形成領域に、レジストを選択的に塗布した後、前記抵抗体形成領域以外の第１の多結晶シリコン層及び誘電体層と、前記抵抗体形成領域上のレジストとを選択的に除去して前記第１の多結晶シリコン層及び誘電体層を含む第１のパターンを形成する第１のパターン形成工程と、前記第１のパターン形成工程の終了後、前記第１のパターンの表面を被覆するように、第２の多結晶シリコン層を形成する第２の多結晶シリコン層形成工程と、前記第２の多結晶シリコン層形成工程により形成された第２の多結晶シリコン層の表面上で、かつ、前記抵抗体を形成する抵抗体形成領域に、レジストを選択的に塗布した後、前記抵抗体形成領域以外の第２の多結晶シリコン層と、前記抵抗体形成領域上のレジストとを選択的に除去して第２のパターンを形成する第２のパターン形成工程と、を含む半導体装置の製造方法である。
【発明の効果】
【０００９】
本発明によれば、抵抗値の精度を保つことが可能な半導体装置及び半導体装置の製造方法を提供することが出来る。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施の形態に係る半導体装置及び半導体装置の製造方法に関して、図面を参照して説明する。
【００１１】
図１は、本発明の一実施の形態に係る半導体装置１の断面図である。
【００１２】
本発明の一実施の形態に係る半導体装置１は、半導体基板２の表面上に形成されたＭＯＳトランジスタ３と、抵抗体４と、コンデンサ５とから構成されている。
【００１３】
ＭＯＳトランジスタ３は、半導体基板２の表面上に選択的に形成された分離用酸化膜６ａと、半導体基板の表面に選択的に形成された酸化膜９と、この酸化膜９の表面上に形成された第２の多結晶シリコン層１０ａからなるゲート電極と、このゲート電極の側面に形成されたサイドウォールスペーサ１１ａ、１１ｂと、このゲート電極の天井面に形成されたシリサイド１２とから構成されている。
【００１４】
抵抗体４は、半導体基板２の表面上に選択的に形成された分離用酸化膜６ｂと、この分離用酸化膜６ｂの表面上に形成され、多結晶シリコンからなる第１の多結晶シリコン層７ａと、この第１の多結晶シリコン層７ａの表面に形成され、誘電体から成る誘電体層８ａと、第１の多結晶シリコン層７ａ及び誘電体層８ａの表面を被覆するように形成された第２の多結晶シリコン層１０ｂとから構成されている。
【００１５】
コンデンサ５は、半導体基板２上に選択的に形成された分離用酸化膜６ｂと、この分離用酸化膜６ｂの表面上に選択的に形成され、多結晶シリコンからなる第１の多結晶シリコン層７ｂ（下部電極）と、第１の多結晶シリコン層７ｂの表面上に選択的に形成され、誘電体からなる誘電体層８ｂと、この誘電体層８ｂの表面上に形成され、多結晶シリコンからなる第２の多結晶シリコン層１０ｃ（上部電極）とから構成されている。
【００１６】
以上の一実施の形態によれば、第２の多結晶シリコン層が第１の多結晶シリコン層を被覆するように形成されているので、半導体装置がＬＤＤ構造を有する場合であっても、その製造工程において第１の多結晶シリコン層がエッチングされることがない。このため、半導体装置の抵抗値の精度を保つことが可能になる。
【００１７】
次に、本発明の一実施の形態に係る半導体装置１の製造方法に関して図面を参照して説明する。
【００１８】
図２ないし図１３は、本発明の一実施の形態に係る半導体装置１の製造方法を説明するための製造工程図である。
【００１９】
まず、図２に示すように、半導体基板２の表面上でかつＭＯＳトランジスタ３を形成するトランジスタ形成領域、抵抗体４を形成する抵抗体形成領域、およびコンデンサ５を形成する容量形成領域を含む素子形成領域に、ＬＯＣＯＳ法によって、選択的に分離用酸化膜６ａ、６ｂを形成する（分離用酸化膜形成工程）。
【００２０】
なお、本実施の形態に係る分離用酸化膜６ａ、６ｂは、「ＬＯＣＯＳ」または「ロコス」と呼んでもよい。
【００２１】
次に、図３に示すように、分離用酸化膜６ａ、６ｂの表面上と、前記半導体基板２の表面上でかつこの分離用酸化膜６a、６ｂの形成された分離用酸化膜形成領域以外の領域とに、Ｐ（リン）イオンをドーピングした多結晶シリコンからなる第１の多結晶シリコン層７を形成する（第１の多結晶シリコン形成工程）。ここで、Ｐ（リン）イオンを多結晶シリコンにドーピングする手法としては、例えば不純物源としてＰＨ３を用いる手法が挙げられる。
【００２２】
また、第１の多結晶シリコン層７を、分離用酸化膜６ａ、６ｂの表面と、半導体基板２の表面上でかつ分離用酸化膜６ａ、６ｂの形成された分離用酸化膜形成領域以外の領域とに形成する手法としては、例えば、ＳｉＨ４−Ｎ２系またはＳｉＨ４−Ｎ２系のガスを用いた減圧ＣＶＤ法（reduced pressure CVD method）により多結晶シリコンを堆積させる手法が挙げられる。この場合、第１の多結晶シリコン層７の厚みは、例えば２５０ｎｍとする。
【００２３】
なお、本実施の形態では、予めＰ（リン）イオンをドーピングした多結晶シリコン、いわゆるドープトポリシリコンを用いて第１の多結晶シリコン層７を形成したが、これに限らず、多結晶シリコンを堆積させた後、例えば、塩化リンの拡散やＰ＋のイオン注入によってＰ（リン）イオンをドーピングしてもよいことは言うまでもない。
【００２４】
次に、図４に示すように、誘電体からなる誘電体層８を第１の多結晶シリコン層７の表面上に形成する（誘電体層形成工程）。ここで、第１の多結晶シリコン層７の表面上に誘電体層を形成する手法としては、例えば、減圧ＣＶＤ法（reduced pressure CVD method）によりＳｉ３Ｎ４を第１の多結晶シリコン層７の表面上に堆積させる手法が挙げられる。この場合、誘電体層８であるＳｉ３Ｎ４の層の厚みは、例えば１００ｎｍとする。
【００２５】
次に、図５に示すように、誘電体層８の表面上で、かつ、前述した抵抗体形成領域及び容量形成領域に、感光性レジスト１３ａ、１３ｂを選択的に塗布した後、誘電体層８の表面上で、かつ、抵抗体４を形成する抵抗体形成領域、及びコンデンサ５を形成する容量形成領域に、周知のリソグラフィ技術によってレジストパターンを形成する。
【００２６】
次に、図６に示すように、半導体基板２の表面上で、かつ、前述した抵抗体形成領域及び容量形成領域以外の領域における第１の多結晶シリコン層７及び誘電体層８と、前述した抵抗体形成領域及び容量形成領域上の感光性レジスト１３ａ、１３ｂとを選択的に除去して、第１の多結晶シリコン層７ａ及び誘電体層８ａからなる第１の抵抗体パターン１４と、コンデンサ５の第１の多結晶シリコン層（下部電極）７ｂ及び誘電体層８ｂとを形成する。ここで、抵抗体形成領域及び容量形成領域以外の領域における第１の多結晶シリコン層７及び誘電体層８と、前述した抵抗体形成領域及び容量形成領域上の感光性レジスト１３ａ、１３ｂとを選択的に除去する手法としては、例えば、ＣＦ４、Ｏ２を反応性ガスとして用いた異方性エッチングである反応性イオンエッチング（Reactive Ion Etching : RIE）による手法が挙げられる。
【００２７】
次に、図７に示すように、ＭＯＳトランジスタのゲート電極を形成するゲート電極形成領域を含む半導体基板２の表面を、ウエット酸化の手法、例えば、パイロジェニック酸化の手法によって酸化して、酸化膜９を形成する。この場合、ゲート電極形成領域に形成する酸化膜９の厚さは、例えば２５ｎｍとする。このとき、第１の多結晶シリコン７ａの側壁に形成された酸化膜９は、後に形成される第２の多結晶シリコンから第１の多結晶シリコン７ａを絶縁する。
【００２８】
次に、図８に示すように、Ｐ（リン）イオンをドーピングした多結晶シリコンからなる第２の多結晶シリコン層１０を、半導体基板２の表面、分離用酸化膜６ａ、６ｂ、酸化膜９、第１の抵抗体パターン１４、及びコンデンサ５の誘電体層８ｂの表面上に、これらを被覆するように形成する（第２の多結晶シリコン層形成工程）。
【００２９】
なお、本実施の形態では、第２の多結晶シリコン層１０は、第１の多結晶シリコン層７ａ及び誘電体層８ａからなる第１の抵抗体パターン１４の表面を被覆するように形成するものとする。ここで、Ｐ（リン）イオンを多結晶シリコンにドーピングする手法としては、前述したのと同様に、不純物源としてＰＨ３を用いる手法が挙げられる。
【００３０】
また、半導体基板２の表面、分離用酸化膜６ａ、６ｂ、酸化膜９、第１の抵抗体パターン１４、及びコンデンサ５の誘電体層８ｂの表面上に、多結晶シリコンからなる第２の多結晶シリコン層１０を形成する手法としては、例えば、ＳｉＨ４−Ｎ２系またはＳｉＨ４−Ｎ２系のガスを用いた減圧ＣＶＤ法（reduced pressure CVD method）により堆積させる手法が挙げられる。この場合、第２の多結晶シリコン層１０の厚みは、例えば２５０ｎｍとする。
【００３１】
なお、本実施の形態では、予めＰ（リン）イオンをドーピングした多結晶シリコン、いわゆるドープトポリシリコンを用いて第２の多結晶シリコン層１０を形成したが、これに限らず、多結晶シリコンを堆積させた後、Ｐ（リン）イオンをドーピングしてもよいことは言うまでもない。
【００３２】
次に、図９に示すように、第２の多結晶シリコン層１０の表面上で、かつ、前述したゲート電極形成領域、抵抗体形成領域、及び容量形成領域に対応する領域に、感光性レジストを選択的に塗布した後、第２の多結晶シリコン層１０の表面上で、かつ、前述したゲート電極形成領域、抵抗体形成領域、及び容量形成領域に、周知のリソグラフィ技術によってレジストパターンを形成する。
【００３３】
次に、図１０に示すように、前述したゲート電極形成領域、抵抗体形成領域、及び容量形成領域に対応する領域以外の領域上の第２の多結晶シリコン層１０と、前述したゲート電極形成領域、抵抗体形成領域、及び容量形成領域上の感光性レジストとを選択的に除去して、酸化膜９及び第２の多結晶シリコン層１０ａからなるゲート電極１６、耐エッチング層となる第２の多結晶シリコン層１０ｂ、及びコンデンサを形成する第２の多結晶シリコン層１０ｃ（上部電極）を形成する。これにより、第１の多結晶シリコン層７ａと誘電体層８ａと第２の多結晶シリコン層１０ｂとから成る抵抗体４が形成される。
【００３４】
ここで、前述したゲート電極形成領域、抵抗体形成領域、及び容量形成領域に対応する領域以外の領域の第２の多結晶シリコン層１０と、前述したゲート電極形成領域、抵抗体形成領域、及び容量形成領域に対応する領域の感光性レジスト１５ａ、１５ｂ、１５ｃとを選択的に除去する手法としては、例えば、Ｃｌ２、Ｏ２を反応性ガスとして用いた反応性イオンエッチング（Reactive Ion Etching : RIE）が挙げられる。
【００３５】
次に、図１１に示すように、サイドウォール用酸化膜１７を、半導体基板２、分離用酸化膜６ａ、６ｂ、及び第２の多結晶シリコン層１０ａ、１０ｂ、１０ｃの表面に形成する。ここで、サイドウォール用酸化膜１７を形成する手法としては、例えば、気化させたＴＥＯＳ（Tetra Ethyl Ortho Silicate：オルトケイ酸テトラエチル、Ｓｉ（ＯＣ２Ｈ５）４））と、Ｏ３又はＯ２ガスとを用いて減圧ＣＶＤ法（reduced pressure CVD method）により酸化膜を形成する手法が挙げられる。この場合、形成するサイドウォール用酸化膜１７の厚みは、３００ｎｍとする。
【００３６】
次に、図１２に示すように、ＭＯＳトランジスタのゲート電極の周縁部領域、具体的にはソース／ドレイン領域に、選択的にイオン打ち込みを行った後、形成したサイドウォール用酸化膜１７を選択的に除去して、ゲート電極１６の側面にサイドウォールスペーサ１１ａ、１１ｂを形成する。
【００３７】
ここで、ソース／ドレイン領域への選択的なイオン打ち込みは通常異なる深さで２回ずつ行われるが、これに限らず、任意の回数、行ってもよいことは言うまでもない。
【００３８】
また、形成したサイドウォール用酸化膜１７を選択的に除去する手法としては、例えば、ＣＦ４、ＣＨＦ、Ａｒを反応性ガスとして用いた反応性イオンエッチング（Reactive Ion Etching : RIE）が挙げられる。
【００３９】
最後に、図１３に示すように、ＭＯＳトランジスタのゲート電極の天井面等のコンタクト領域にシリサイド１２を形成する。ここで、ゲート電極の天井面にシリサイドを形成する手法としては、例えば六フッ化タングステン（ＷＦ６）及びシラン（ＳｉＦ４）を原料ガスとして用いたＣＶＤ（chemical vapor deposition）法によってＷＳｉ２をゲート電極の天井面に形成する手法が挙げられる。
【００４０】
なお、本実施の形態では、ゲート電極の天井面だけにシリサイドを形成していたが、これに限らず、前述したトランジスタ形成領域にシリサイドを形成してもよいことは言うまでもない。
【００４１】
以上の諸工程を経て、本発明の一実施の形態に係る半導体装置が製造される。
【００４２】
本発明の一実施の形態によれば、抵抗体４が第１の多結晶シリコン層７ａ、誘電体層８ａ、及びこれらの層を被覆するように設けられた第２の多結晶シリコン層１０ｂから形成されているので、サイドウォールスペーサ１１ａ、１１ｂを形成する際に行われる酸化膜の異方性エッチングで第１の多結晶シリコン層が除去されることがない。したがって、第１の多結晶シリコン層の厚さを一定に製造でき、高精度の抵抗体を形成することが出来る。
【００４３】
また、本発明の一実施の形態によれば、半導体装置を製造する際に、新たな工程を追加する必要がないので、コスト的に有効である。
【００４４】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階では、その要旨を変更しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施の形態に係る半導体装置の断面図。
【図２】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図３】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図４】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図５】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図６】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図７】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図８】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図９】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図１０】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図１１】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図１２】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【図１３】本発明の一実施の形態に係る半導体装置の製造方法を説明するための製造工程図。
【符号の説明】
【００４６】
１…半導体装置、２…半導体基板、３…ＭＯＳトランジスタ、４…抵抗体、５…コンデンサ、６、６ａ、６ｂ…分離用酸化膜、７、７ａ、７ｂ…第１の多結晶シリコン層、８、８ａ、８ｂ…誘電体層、９…酸化膜、１０、１０ａ、１０ｂ、１０ｃ…第２の多結晶シリコン層、１１ａ、１１ｂ…サイドウォールスペーサ、１２…シリサイド、１３ａ、１３ｂ感光性レジスト、１４…第１の抵抗体パターン、１５ａ、１５ｂ…感光性レジスト、１６…ゲート電極、１７…サイドウォール用酸化膜
【図１】
2008047838.tif 000003
【図２】
2008047838.tif 000004
【図３】
2008047838.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008047838.tif 000009
【図８】
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【図９】
2008047838.tif 000011
【図１０】
2008047838.tif 000012
【図１１】
2008047838.tif 000013
【図１２】
2008047838.tif 000014
【図１３】
2008047838.tif 000015
【手続補正書】
【提出日】平成18年11月15日(2006.11.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
次に、図７に示すように、ＭＯＳトランジスタのゲート電極を形成するゲート電極形成領域を含む半導体基板２の表面を、ウエット酸化の手法、例えば、パイロジェニック酸化の手法によって酸化して、酸化膜９を形成する。この場合、ゲート電極形成領域に形成する酸化膜９の厚さは、例えば２５ｎｍとする。このとき、第１の多結晶シリコン７ａの側壁に形成された酸化膜９は、後に形成される第２の多結晶シリコンから第１の多結晶シリコン７ａを絶縁する。尚、誘電体層８ａ、８ｂにＳｉ３Ｎ４膜を用いる場合、誘電体層上はほとんど酸化されない。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2008047838.tif 000016
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2008047838.tif 000017
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2008047838.tif 000018