(57)【要約】【課題】静電容量型センサが形成された半導体チップとその容量変化を検出する検出回路が形成された半導体チップとからなるハイブリッドＩＣにおいて、両チップ間に必要なボンディングワイヤーの数を減らす。【解決手段】センサチップ５０の裏面を、それが載置された支持基板の表面の電極に接続し、センサのキャパシタＣmの一方端子Ｎcbを基準電位に設定する。センサチップ５０の表面には他方端子Ｎcdのパッドを形成する。検出回路チップ５２には、Ｃmとの接続端子Ｎdとなるパッドと、Ｎdに接続され、Ｃmを充電するバイアス電圧を出力するバイアス回路５４と、ＮdにキャパシタＣcを介して接続され、Ｃmの端子Ｎcdの電位変化を電気信号として検出する検出回路５６とが形成される。両チップ５０，５２は端子Ｎdのパッドと端子Ｎcdのパッドとの間のボンディングワイヤーで接続される。【選択図】図１
2008211421.tif 000002
【特許請求の範囲】
【請求項１】
静電容量型のセンサに接続され、当該センサを構成するキャパシタ部の静電容量の変化を電気信号として検出する静電容量変化検出回路であって、
前記キャパシタ部の一方端に接続される端子と、
前記端子に接続され、前記キャパシタ部を充電するバイアス電圧を出力するバイアス回路と、
前記端子にＤＣカットキャパシタを介して接続され、前記キャパシタ部の前記一方端の電位変化を前記電気信号として検出する検出回路と、
を有することを特徴とする静電容量変化検出回路。
【請求項２】
静電容量型のセンサを形成された第１の半導体素子と、前記センサのキャパシタ部の静電容量の変化を電気信号として検出する第２の半導体素子と、が共通の支持基板上に載置された半導体装置において、
前記第２の半導体素子は、
前記第１の半導体素子との間のワイヤー接続により、前記キャパシタ部の一方端に接続されるボンディングパッドと、
前記ボンディングパッドに接続され、前記キャパシタ部を充電するバイアス電圧を出力するバイアス回路と、
前記ボンディングパッドにＤＣカットキャパシタを介して接続され、前記キャパシタ部の前記一方端の電位変化を前記電気信号として検出する検出回路と、
を有し、
前記第１の半導体素子は、その裏面を前記支持基板の表面に設けられた表面電極に電気的に接続され、当該表面電極から前記キャパシタ部の他方端に対する基準電位を供給されること、
を特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１及び第２の半導体素子は共に、導電性ペーストを用いて前記表面電極に接着されること、を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電容量型センサの容量変化を検出する静電容量変化検出回路及び、当該センサと当該静電容量変化検出回路とからなる半導体装置に関する。
【背景技術】
【０００２】
コンデンサマイクロホンの一種として、近年、ＭＥＭＳマイクが注目されている。このＭＥＭＳマイクの基本的な構造は、ダイアフラムとバックプレートという２枚の近接して対向配置される電極板からなるキャパシタであり、当該構造がＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いてシリコン基板に形成される。このＭＥＭＳマイクは、例えば、共通の支持基板上に、ＭＥＭＳマイクの半導体チップと静電容量変化検出回路の半導体チップとを載置したハイブリッドＩＣ（Integrated Circuit）として構成することができる。
【０００３】
図３は、従来のコンデンサマイクロホン装置の回路図である。また、図４は、ハイブリッドＩＣとして構成した従来のコンデンサマイクロホン装置の模式的な斜視図である。この装置は、ＭＥＭＳマイクであるキャパシタＣmと、キャパシタＣmの容量変化を検出する静電容量変化検出回路であるバイアス回路２及び検出回路４とからなる。
【０００４】
バイアス回路２は、キャパシタＣmの一方端子にバイアス電圧Ｖbiasを印加する。検出回路４は、オペアンプ６及び帰還抵抗Ｒfを含んで構成される反転増幅回路であり、キャパシタＣmの他方端子に接続される。検出回路４は、キャパシタＣmが音声に応じて発生する電位変化を入力信号として端子Ｖinに入力され、当該入力信号を増幅し端子Ｖoutから出力する。
【０００５】
ＭＥＭＳマイクは半導体チップ１０上に形成され、静電容量変化検出回路は半導体チップ１２上に形成される。それら両半導体チップ１０，１２は１つのＩＣパッケージの支持基板１４にマウントされ、ハイブリッドＩＣを構成する。
【０００６】
図４に示すように、半導体チップ１０の上面には、キャパシタＣmの電極を構成するダイヤフラムとバックプレートとにそれぞれ接続されるボンディングパッド１６，１８が配置される。また、半導体チップ１２の上面には、それぞれバイアス回路２の出力端子Ｖbias、検出回路４の入力端子Ｖinとなるボンディングパッド２０，２２が配置される。この他、半導体チップ１２には、回路の電源Ｖdd，Ｖss、及び検出回路の出力端子Ｖoutに対応するボンディングパッド２４，２６，２８も配置される。
【０００７】
半導体チップ１０，１２間には、キャパシタＣmのバックプレートにＶbiasを印加するためにボンディングパッド１８，２０間を接続するボンディングワイヤー３０が設けられ、また、キャパシタＣmのダイヤフラムにの電位変化をＶinに入力するためにボンディングパッド１６，２２間を接続するボンディングワイヤー３２が設けられる。
【０００８】
半導体チップ１２の基準電位Ｖssは接地電位ＧＮＤに設定される。このＶssの設定は、例えば、ボンディングパッド２４とＩＣパッケージに設けられ外部のＧＮＤに接続されるボンディングパッド３４とをワイヤー接続することで実現できる。また、Ｖssの設定は、支持基板１４の表面に電極を設け、導電性ペースト等を用いて半導体チップ１２の裏面を当該電極に接着することでも実現できる。
【０００９】
ここで、キャパシタＣmのバックプレートは半導体チップ１０のシリコン基板により構成され、基本的に半導体チップ１０の裏面と電気的につながっている。上述のようにバックプレートはＶbiasを印加されるので、半導体チップ１０裏面は、支持基板１４のＶssを供給する表面電極との間の絶縁を保つ必要がある。そのため、半導体チップ１０は、絶縁性ペースト３６を用いて支持基板１４上に接着することが行われている。
【特許文献１】特開平１１−２３６０９号公報
【特許文献２】特開２００３−１４８９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
静電容量型センサが構成された半導体チップ１０と静電容量変化検出回路が構成された半導体チップ１２との間に必要なボンディングワイヤーの数が多いほど、組立の工数・コストが増加する一方、結線箇所の増加に伴って信頼性が低下する可能性があるという問題がある。
【００１１】
本発明は上記問題点を解決するためになされたものであり、チップ間のボンディングワイヤーの数の削減を可能とする静電容量変化検出回路及び、当該回路と静電容量型センサとからなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る静電容量変化検出回路は、静電容量型のセンサに接続され、当該センサを構成するキャパシタ部の静電容量の変化を電気信号として検出するものであって、前記キャパシタ部の一方端に接続される端子と、前記端子に接続され、前記キャパシタ部を充電するバイアス電圧を出力するバイアス回路と、前記端子にＤＣカットキャパシタを介して接続され、前記キャパシタ部の前記一方端の電位変化を前記電気信号として検出する検出回路と、を有するものである。
【００１３】
本発明に係る半導体装置は、静電容量型のセンサを形成された第１の半導体素子と、前記センサのキャパシタ部の静電容量の変化を電気信号として検出する第２の半導体素子と、が共通の支持基板上に載置され、前記第２の半導体素子が、前記第１の半導体素子との間のワイヤー接続により、前記キャパシタ部の一方端に接続されるボンディングパッドと、前記ボンディングパッドに接続され、前記キャパシタ部を充電するバイアス電圧を出力するバイアス回路と、前記ボンディングパッドにＤＣカットキャパシタを介して接続され、前記キャパシタ部の前記一方端の電位変化を前記電気信号として検出する検出回路と、を有し、前記第１の半導体素子が、その裏面を前記支持基板の表面に設けられた表面電極に電気的に接続され、当該表面電極から前記キャパシタ部の他方端に対する基準電位を供給されるものである。
【発明の効果】
【００１４】
本発明によれば、静電容量変化検出回路を構成する半導体チップ（検出回路チップ）から、静電容量型センサを構成する半導体チップ（センサチップ）へバイアス電圧を供給する信号経路と、センサチップから検出回路チップへセンサの出力信号を伝達する信号経路とが共通化される。すなわち、それら信号経路を１本のボンディングワイヤーで構成することができ、それらを別々のボンディングワイヤーで接続する従来の構成に比べて、ボンディングワイヤーの本数が削減される。これにより、組立の工数・コストの削減が可能となると共に、結線箇所の減少による信頼性の向上が図られる。また、ボンディングパッドも減少するので、各チップのサイズ縮小が図られる。よって、センサチップ及び検出回路チップからなる半導体装置の小型化が図れる。また、センサチップは、検出回路チップと同じくチップ裏面から基準電位を取得し利用する。すなわち、センサチップの裏面の絶縁が不要となるので、検出回路チップとの間隔を狭めることが可能となる。この点でも半導体装置の小型化が図れる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１６】
図１は、実施形態に係るコンデンサマイクロホン装置の概略の回路図である。本装置はコンデンサマイクロホンとしてＭＥＭＳマイクを用い、当該ＭＥＭＳマイクが形成された半導体素子であるセンサチップ５０と、ＭＥＭＳマイクの静電容量変化を検出する回路が形成された半導体素子である検出回路チップ５２とが１つのパッケージに搭載されたハイブリッドＩＣである。
【００１７】
センサチップ５０に形成されるＭＥＭＳマイクは、ダイアフラム及びバックプレートを電極板とするキャパシタ部を有する。回路図である図１において、当該キャパシタ部はキャパシタＣmで表されている。Ｃmのバックプレート側の端子Ｎcbは、ＧＮＤに接地され、ダイアフラム側の端子Ｎcdは検出回路チップ５２の端子Ｎdに接続される。
【００１８】
検出回路チップ５２に形成される静電容量変化検出回路は、端子Ｎdに接続され、Ｃmを充電するバイアス電圧Ｖbiasを出力するバイアス回路５４と、端子ＮdにＤＣカットキャパシタＣcを介して接続され、Ｃmの端子Ｎcdの電位変化を電気信号として検出する検出回路５６とを有する。
【００１９】
バイアス回路５４は、例えば、チャージポンプ回路を含んで構成され、検出回路チップ５２に供給される基準電源Ｖddから昇圧動作により、ＭＥＭＳマイクの駆動に必要な高電圧であるＶbiasを生成する。生成されたＶbiasは抵抗Ｒbを介して端子Ｎdに印加される。このＶbiasは、検出回路チップ５２からＣmの端子Ｎcdに印加される。キャパシタＣmは、Ｎcdと、接地電位ＧＮＤを印加される端子Ｎcbとの間の電圧に応じて充電される。
【００２０】
検出回路５６は、オペアンプ５８及び帰還抵抗Ｒfを含んで構成される反転増幅回路であり、オペアンプ５８の反転入力端子がキャパシタＣcを介して端子Ｎdに接続される。音声に応じてＭＥＭＳマイクのダイアフラムが変位するとＣmの容量値が変化し、充電されたＣmの端子間電圧Ｖmが変化する。端子ＮcbがＧＮＤに固定されていることから、端子Ｎcdの電位がＶmとなり、ＶmはＭＥＭＳマイクの出力信号として検出回路チップ５２の端子Ｎdに伝達される。ダイアフラムの変位に応じた電圧信号Ｖmの時間的な変化、すなわち交流成分はＣcを通過しオペアンプ５８の反転入力端子に伝達される。検出回路５６は、このＶmの交流成分を増幅した電圧信号Ｖoutを音声信号として、端子Ｎoutから後段の信号処理回路へ出力する。
【００２１】
ちなみに、バイアス回路５４と端子Ｎdとの間に直列接続される抵抗Ｒbは、高抵抗に設定され、Ｖmの変化に応じて端子Ｎdとバイアス回路５４との間に流れる電流を抑制する。これにより、Ｃcを介してオペアンプ５８へ伝達される交流信号のゲインが低下することが防止される。
【００２２】
図２は、ハイブリッドＩＣとして構成される本装置の模式的な斜視図である。それぞれシリコン基板からなるセンサチップ５０及び検出回路チップ５２は、共通の支持基板７０の上に載置される。センサチップ５０のバックプレートはシリコン基板を介して、当該チップの裏面と電気的につながっており、当該裏面がＣmの端子Ｎcbとして機能する。これに対応して、センサチップ５０の上面にはＮcbは設けられていない。支持基板７０の表面にはＧＮＤに接続された表面電極が形成される。センサチップ５０は導電性ペースト７４を用いて支持基板７０に接着され、表面電極からセンサチップ５０の裏面にＧＮＤが印加される。これにより端子Ｎcbの電位はＧＮＤに設定される。
【００２３】
センサチップ５０の表面には、ダイヤフラムが形成されると共に、それにつながる端子Ｎcdとしてボンディングパッド７６が形成される。
【００２４】
検出回路チップ５２の表面には、図１に示したバイアス回路５４、検出回路５６等の回路が形成される。図２の検出回路チップ５２の表面には、当該回路の端子を構成するボンディングパッド８０〜８６が示されている。ボンディングパッド８０は端子Ｎdを構成し、ボンディングパッド７６，８０間はボンディングワイヤー９０で接続される。これにより、センサチップ５０と検出回路チップ５２との間が接続され、バイアス回路５４からＣmへＶbiasを印加すること、及びＣmの電圧Ｖmの変動を検出回路５６で検知、増幅することが可能とされる。
【００２５】
ボンディングパッド８２，８４はそれぞれ、回路へ電源Ｖdd，Ｖssを供給する端子である。例えば、ボンディングパッド８４は、ボンディングワイヤー９２で支持基板７０上のボンディングパッド９４に接続され、支持基板７０上の表面電極からＶssとしてＧＮＤの供給を受ける。なお、検出回路チップ５２もセンサチップ５０と同様、その裏面からＶssとしてＧＮＤの供給を受ける構成とすることができる。その場合、支持基板７０にはセンサチップ５０及び検出回路チップ５２それぞれの裏面が接続される表面電極を形成し、検出回路チップ５２も、センサチップ５０と同様に、導電性ペーストで表面電極に裏面が接続される構成とすることができる。
【００２６】
また、ボンディングパッド８２は、図示しないボンディングワイヤーを介してパッケージのピン等に接続され、外部回路から当該ピンに供給される電圧Ｖddを印加される。また、ボンディングパッド８６は、検出回路５６の出力端子Ｎoutを構成し、図示しないボンディングワイヤーを介してパッケージのピン等に接続され、当該ピンから後段回路へのＶoutの出力を可能とする。
【００２７】
なお、本実施形態では、ＭＥＭＳマイクを用いた構成を説明したが、本発明は、他の静電容量型センサを用いた構成にも適用することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係るコンデンサマイクロホン装置の概略の回路図である。
【図２】本発明の実施形態に係るコンデンサマイクロホン装置であるハイブリッドＩＣの模式的な斜視図である。
【図３】従来のコンデンサマイクロホン装置の回路図である。
【図４】従来のコンデンサマイクロホン装置であるハイブリッドＩＣの模式的な斜視図である。
【符号の説明】
【００２９】
５０  センサチップ、５２  検出回路チップ、５４  バイアス回路、５６  検出回路、５８  オペアンプ、７０  支持基板、７４  導電性ペースト、７６，８０〜８６  ボンディングパッド、  ９０，９２  ボンディングワイヤー。
【図１】
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【図２】
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【図３】
2008211421.tif 000005
【図４】
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