(57)【要約】【課題】別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を、無理なく、効果的に向上させること。【解決手段】ゲート絶縁膜の静電破壊を防止するために、ＰＮ接合ダイオード（ＤＩＡ１，ＤＩＡ２）と、拡散抵抗（Ｒ１）とで構成される静電保護回路を形成する。この静電保護回路は、第２の回路ブロック（４００）を構成するゲートアレイの残余の基本セルを用いて構成する。また、第１および第２の低電位電源（ＶＳＳ１とＶＳＳ２）間には、双方向ダイオードからなる静電気保護回路（３５０）を接続する。【選択図】図６
2008263076.tif 000002
【特許請求の範囲】
【請求項１】
別系統電源で動作する第１の回路ブロックおよび第２の回路ブロックと、前記第１の回路ブロックと前記第２の回路ブロックとの間に設けられるインタフェース回路と、を含み、
前記第１の回路ブロックは、第１の高電位電源および第１の低電位電源で動作し、
前記第２の回路ブロックは、第２の高電位電源および第２の低電位電源で動作し、
前記インタフェース回路は、第１のバッファ回路および第２のバッファ回路の少なくとも１つを有し、
前記第１のバッファ回路は、
前記第１の回路ブロックからの信号をバッファリングして第１の信号経路に出力する、前記第１の高電位電源および第１の低電位電源で動作する第１の出力バッファと、
前記第１の出力バッファから前記第１の信号経路を経由して送られてくる信号をバッファリングして前記第２の回路ブロックに供給する、前記第２の高電位電源および第２の低電位電源で動作する第１の入力バッファと、
前記第１の信号経路と前記第２の高電位電源との間に設けられた第１のＰＮ接合ダイオードと、
前記第１の信号経路と前記第２の低電位電源との間に設けられた第２のＰＮ接合ダイオードと、
前記第１の信号経路に介在する、不純物領域によって形成された第１の静電保護抵抗とを含み、
前記第２のバッファ回路は、
前記第２の回路ブロックからの信号をバッファリングして第２の信号経路に出力する、前記第２の高電位電源および第２の低電位電源で動作する第２の出力バッファと、
前記第２の出力バッファから前記第２の信号経路を経由して送られてくる信号をバッファリングして前記第１の回路ブロックに供給する、前記第１の高電位電源および第１の低電位電源で動作する第２の入力バッファと、
前記第２の信号経路と前記第１の高電位電源との間に設けられた第３のＰＮ接合ダイオードと、
前記第２の信号経路と前記第１の低電位電源との間に設けられた第４のＰＮ接合ダイオードと、
前記第２の信号経路に介在する、不純物領域によって形成された第２の静電保護抵抗とを含む、
ことを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
前記第１の低電位電源と前記第２の低電位電源との間には、ノイズ阻止および静電気保護のための静電気保護回路が設けられ、
前記静電気保護回路は、
前記第１の低電位電源から前記第２の低電位電源に向かう方向を順方向とする少なくとも一つの第５のダイオードと、前記第２の低電位電源から前記第１の低電位電源に向かう方向を順方向とする少なくとも一つの第６のダイオードとが並列に接続されて構成される双方向ダイオードを含む、
ことを特徴とする集積回路装置。
【請求項３】
請求項１または請求項２記載の集積回路装置であって、
前記第１の高電位電源と前記第１の低電位電源との間に設けられた第１の電源間保護素子と、
前記第２の高電位電源と前記第２の低電位電源との間に設けられた第２の電源間保護素子と、
を、さらに有することを特徴とする集積回路装置。
【請求項４】
請求項１〜請求項３のいずれか記載の集積回路装置であって、
前記第２の回路ブロックは、複数の基本セル間を配線で接続して所望の回路を設計するセミカスタムＩＣ設計手法によって形成される回路を含む回路ブロックであり、
前記基本セルは、回路構成要素として、少なくとも、
第１導電型ウエル領域と、
第２導電型ウエル領域と、
前記第１導電型ウエル領域に設けられた第２導電型拡散層と、
前記第２導電型ウエル領域に設けられた第１導電型拡散層と、
少なくとも一つのゲート電極層と、を含み、
前記第１のバッファ回路に含まれる前記第１のＰＮ接合ダイオード、前記第２のＰＮ接合ダイオードならびに前記第１の静電保護抵抗の各々は、前記第２の回路ブロック用の前記基本セルに含まれる少なくとも１つの前記回路構成要素を用いて構成される、
ことを特徴とする集積回路装置。
【請求項５】
請求項１〜請求項４のいずれか記載の集積回路装置であって、
前記第１の回路ブロックは、複数の基本セル間を配線で接続して所望の回路を設計するセミカスタムＩＣ設計手法によって形成される回路を含む回路ブロックであり、
前記基本セルは、回路構成要素として、少なくとも、
第１導電型ウエル領域と、
第２導電型ウエル領域と、
前記第１導電型ウエル領域に設けられた第２導電型拡散層と、
前記第２導電型ウエル領域に設けられた第１導電型拡散層と、
少なくとも一つのゲート電極層と、を含み、
前記第２のバッファ回路に含まれる前記第３のＰＮ接合ダイオード、前記第４のＰＮ接合ダイオードならびに前記第２の静電保護抵抗の各々は、前記第１の回路ブロック用の前記基本セルに含まれる少なくとも１つの前記回路構成要素を用いて構成される、
ことを特徴とする集積回路装置。
【請求項６】
請求項４または請求項５記載の集積回路装置であって、
前記第２導電型ウエル領域内に前記第１導電型ウエル領域が形成され、
前記少なくとも一つのゲート電極層は、前記第１導電型ウエル領域に設けられている前記第２導電型拡散層上、ならびに前記第２導電型ウエル領域に設けられている前記第１導電型拡散層上を通過して第１の方向に直線状に延在し、
前記第１の信号経路または前記第２の信号経路を構成する配線層は、
前記ゲート電極層に対して平行に延在すると共に、互いに電気的に接続された第１の配線部分と第２の配線部分と、を含んで構成され、
前記第１の配線部分は、
前記第１導電型ウエル領域に設けられている前記第２導電型拡散層と複数のコンタクトを経由して接続されると共に、その端部が、前記第２導電型ウエル領域に設けられている前記第１導電型拡散層に、前記複数のコンタクトよりも少ない数のコンタクトを経由して接続され、
前記第２の配線部分は、
その端部が、前記第２導電型ウエル領域に設けられている前記第１導電型拡散層に少なくとも一つのコンタクトを経由して接続され、
前記第１のバッファ回路または前記第２のバッファ回路に含まれる前期ＰＮ接合ダイオードは、前記第１導電型ウエル領域と前記第２導電型拡散層との接合面あるいは前記第２導電型ウエル領域と前記第１導電型拡散層との接合面を用いて形成され、
前記第１の静電保護抵抗または前記第２の静電保護抵抗は、
前記第２導電型ウエル領域に設けられている前記第１導電型拡散層あるいは前記第１導電型ウエル領域に設けられている前記第２導電型拡散層を拡散抵抗として用いて形成される、
ことを特徴とする集積回路装置。
【請求項７】
請求項６記載の集積回路装置であって、
前記配線層の前記第１の配線部分と前記第１導電型ウエル領域に設けられている前記第２導電型拡散層とを接続するための前記複数のコンタクトの配置間隔は、前記第１の配線部分の端部と前記第２導電型ウエル領域に設けられている前記第１導電型拡散層とを接続する前記コンタクトと、前記第２の配線部分の端部と前記第１導電型拡散層とを接続する前記コンタクトとの配置間隔よりも狭く設定される、
ことを特徴とする集積回路装置。
【請求項８】
請求項１〜請求項７のいずれか記載の集積回路装置であって、
前記第１の入力バッファまたは前記第２の入力バッファを構成するトランジスタのゲート絶縁膜の膜厚は、前記第１の回路ブロックまたは第２の回路ブロックを構成するトランジスタのゲート絶縁膜の膜厚よりも厚く設定されることを特徴とする集積回路装置。
【請求項９】
請求項１〜請求項８のいずれか記載の集積回路装置であって、
前記第１の回路ブロックを構成する第１導電型トランジスタは、第２導電型ウエルに形成され、
前記第１の回路ブロックを構成する第２導電型トランジスタは、前記第２導電型ウエルを囲むように第２導電型基板に形成された第１の第１導電型ウエルに形成され、
前記第２の回路ブロックを構成する第２導電型トランジスタは、前記第１の回路ブロック用の前記第１の第１導電型ウエルとは異なる第２の第１導電型ウエルに形成され、
前記第２の回路ブロックを構成する第１導電型トランジスタは、前記第２導電型基板に形成される、
ことを特徴とする集積回路装置。
【請求項１０】
請求項１〜請求項９のいずれか記載の集積回路装置であって、
前記第１の回路ブロックは、シリアルバスを介してデータ転送を行う高速インタフェース回路ブロックであり、
前記高速インタフェース回路ブロックは、アナログ回路を含む物理層回路と、ロジック回路と、を含み、
前記２の回路ブロックは、表示装置を駆動するための表示制御信号を生成するドライバ用ロジック回路ブロックである、
ことを特徴とする集積回路装置。
【請求項１１】
請求項１〜請求項１０のいずれか記載の集積回路装置と、
前記集積回路装置によって駆動される表示装置と、を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護耐性を向上させた集積回路装置および電子機器に関する。
【背景技術】
【０００２】
集積回路装置（ＩＣ）の集積度の向上、微細化の進展に伴い、静電破壊対策はますます重要となっている。ＩＣメーカは、厳格な静電破壊試験にパスすることが可能な信頼性の高い製品を製造する必要がある（例えば、特許文献１）。
【０００３】
また、異なる電源系の回路間における静電保護回路は、例えば、特許文献２に記載されている。
【特許文献１】特開平２０００−２０６１７７号公報
【特許文献２】特開２００６−１００６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者の検討によって以下の事項が明らかとなった。すなわち、例えば、１．８Ｖ電源で動作する低耐圧トランジスタで構成される第１の回路ブロックと、別系統の１．８Ｖ電源で動作する低耐圧トランジスタで構成される第２の回路ブロックと、の間に、同じく１．８Ｖ電源で動作する低耐圧トランジスタで構成されるインタフェース回路を設け、第１の回路ブロックと第２の回路ブロックの各電源間に異なる極性の静電気を印加すると、特殊な静電破壊メカニズムによって、インタフェース回路を構成する絶縁ゲートトランジスタのゲート絶縁膜が破壊される場合があることがわかった。
【０００５】
本発明者によって明らかとされた新たな静電破壊メカニズムの一例では、第１の高電位電源および第１の低電位電源で動作する第１の回路ブロックと、第２の高電位電源および第２の低電位電源で動作する第２の回路ブロックを想定し、かつ、第１の回路ブロックと第２の回路ブロックとが、別電源（上記の第１および第２の電源系）で動作する一対の入出力バッファを含むバッファ回路を介して信号を伝達することを想定し（この場合、第１の回路ブロックから第２の回路ブロックへの信号伝達に寄与する第１のバッファ回路と、第２の回路ブロックから第１の回路ブロックへの信号伝達に寄与する第２のバッファ回路の少なくとも一つが存在することになる）、そして、例えば、第１の高電位電源に正極性の静電サージを印加し、第２の低電位電源に負極性の静電サージを印加する場合を想定する（当然のことながら、第２の高電位電源に正極性の静電サージを印加し、第１の低電位電源に負極性の静電サージを印加する場合を想定され得る）。
【０００６】
この新たな静電破壊メカニズムの一例によれば、その静電サージエネルギの一部が、上述の一対の入出力バッファを含んで構成されるバッファ回路を経由して流れる（つまり、正規の信号伝達ルートを経由して流れる）ことに起因して、特に、入力バッファを構成するトランジスタのゲート絶縁膜の破壊が生じ易い。そして、この静電破壊メカニズムには、低電位電源間に挿入される静電気保護回路や、別系統の電源の各々に設けられる電源間保護回路等とも関連する。
【０００７】
また、静電保護対策として新たに静電保護回路を設けるためには、素子の追加が必要となり、回路の複雑化、占有面積の増大を招く。
【０００８】
また、静電破壊を効率的に防止するためには、静電保護回路を最適化する必要があるが、この場合、レイアウト上あるいは製造プロセス上の制約から最適化がむずかしくなる等の不都合が生じる場合がある。
【０００９】
特に、超微細な集積回路装置（ＩＣ）では、占有面積の増大を抑制しつつ最適化された静電保護回路を、効果的な位置に無理なく配置することが重要となり、従来技術では、このような要求をすべて満足させることは困難である。
【００１０】
本発明は、このような考察に基づいてなされたものであり、その目的は、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を、無理なく、効果的に向上させることにある。
【課題を解決するための手段】
【００１１】
（１）本発明の集積回路装置の一態様では、別系統電源で動作する第１の回路ブロックおよび第２の回路ブロックと、前記第１の回路ブロックと前記第２の回路ブロックとの間に設けられるインタフェース回路と、を含み、前記第１の回路ブロックは、第１の高電位電源および第１の低電位電源で動作し、前記第２の回路ブロックは、第２の高電位電源および第２の低電位電源で動作し、前記インタフェース回路は、第１のバッファ回路および第２のバッファ回路の少なくとも１つを有し、前記第１のバッファ回路は、前記第１の回路ブロックからの信号をバッファリングして第１の信号経路に出力する、前記第１の高電位電源および第１の低電位電源で動作する第１の出力バッファと、前記第１の出力バッファから前記第１の信号経路を経由して送られてくる信号をバッファリングして前記第２の回路ブロックに供給する、前記第２の高電位電源および第２の低電位電源で動作する第１の入力バッファと、前記第１の信号経路と前記第２の高電位電源との間に設けられた第１のＰＮ接合ダイオードと、前記第１の信号経路と前記第２の低電位電源との間に設けられた第２のＰＮ接合ダイオードと、前記第１の信号経路に介在する、不純物領域によって形成された第１の静電保護抵抗とを含み、前記第２のバッファ回路は、前記第２の回路ブロックからの信号をバッファリングして第２の信号経路に出力する、前記第２の高電位電源および第２の低電位電源で動作する第２の出力バッファと、前記第２の出力バッファから前記第２の信号経路を経由して送られてくる信号をバッファリングして前記第１の回路ブロックに供給する、前記第１の高電位電源および第１の低電位電源で動作する第２の入力バッファと、前記第２の信号経路と前記第１の高電位電源との間に設けられた第３のＰＮ接合ダイオードと、前記第２の信号経路と前記第１の低電位電源との間に設けられた第４のＰＮ接合ダイオードと、前記第２の信号経路に介在する、不純物領域によって形成された第２の静電保護抵抗とを含む。
【００１２】
別系統電源で動作する第１および第２の回路ブロック間の静電保護回路は、高電位電源ならびに低電位電源に接続される、ＰＮ接合ダイオードで構成されたダイオードと、不純物領域によって形成される抵抗（すなわち拡散抵抗）と、を含む。ＰＮ接合ダイオードによって静電エネルギを電源電位に逃がすことができ、信号経路に挿入された拡散抵抗によって、静電エネルギを減衰させることができる。よって、別電源で動作する回路ブロック間のインタフェース（特に、入力バッファ部分）で発生するトランジスタの静電破壊を、効果的に防止することができる。
【００１３】
（２）本発明の集積回路装置の他の態様では、前記第１の低電位電源と前記第２の低電位電源との間には、ノイズ阻止および静電気保護のための静電気保護回路が設けられ、前記静電気保護回路は、前記第１の低電位電源から前記第２の低電位電源に向かう方向を順方向とする少なくとも一つの第５のダイオードと、前記第２の低電位電源から前記第１の低電位電源に向かう方向を順方向とする少なくとも一つの第６のダイオードとが並列に接続されて構成される双方向ダイオードを含む。
【００１４】
第１および第２の低電位電源間には、少なくとも１段の双方向ダイオードからなる静電気保護回路が設けられる点を明らかとしたものである。双方向ダイオードは、順方向が互いに逆向きのダイオードを並列に接続して構成されるダイオードである。この静電気保護回路は、第１の回路ブロックの第１の高電位電源と第２の回路ブロックの第２の低電位電源との間に、正極性又は負極性の静電気電圧が印加された場合の静電気エネルギ（静電サージ）の放電パスを構成する。これによって、インタフェース回路を構成する絶縁ゲートトランジスタのゲートに、静電サージの全エネルギが直接に印加されることを防止することができる。この静電気保護回路は、第１および第２の低電位電源間におけるノイズ伝達の阻止機能も有する。この構成によって、特殊な静電破壊メカニズムによって生じる、別電源系回路間のインタフェース回路におけるゲート絶縁膜の破壊を効果的に防止することができる。
【００１５】
（３）本発明の集積回路装置の他の態様では、前記第１の高電位電源と前記第１の低電位電源との間に設けられた第１の電源間保護素子と、前記第２の高電位電源と前記第２の低電位電源との間に設けられた第２の電源間保護素子と、を、さらに有する。
【００１６】
第１の電源間保護素子が設けられることによって、第１の回路ブロックの電源間に静電気が印加されたときに、放電パスが形成されてサージ電流をバイパスすることができるため、第１の回路ブロックを静電破壊から保護することができる。同様に、第２の電源間保護素子が設けられることによって、第２の回路ブロックの電源間に静電気が印加されたときに、放電パスが形成されてサージ電流をバイパスすることができるため、第２の回路ブロックを静電破壊から保護することができる。
【００１７】
（４）本発明の集積回路装置の他の態様では、前記第２の回路ブロックは、複数の基本セル間を配線で接続して所望の回路を設計するセミカスタムＩＣ設計手法によって形成される回路を含む回路ブロックであり、前記基本セルは、回路構成要素として、少なくとも、第１導電型ウエル領域と、第２導電型ウエル領域と、前記第１導電型ウエル領域に設けられた第２導電型拡散層と、前記第２導電型ウエル領域に設けられた第１導電型拡散層と、少なくとも一つのゲート電極層と、を含み、前記第１のバッファ回路に含まれる前記第１のＰＮ接合ダイオード、前記第２のＰＮ接合ダイオードならびに前記第１の静電保護抵抗の各々は、前記第２の回路ブロック用の前記基本セルに含まれる少なくとも１つの前記回路構成要素を用いて構成される。
【００１８】
第１のバッファ回路に含まれるＰＮ接合ダイオードや拡散抵抗は、セミカスタムＩＣ設計手法（アレイセル方式）で設計される回路を含む第２の回路ブロック用の基本セルを用いて構成される点を明らかとしたものである。「セミカスタムＩＣ」には、「ゲートアレイ」、「エンベッデッドアレイ」、「スタンダードセル」等のアレイセル方式の回路が含まれる。第２の回路ブロックは例えばゲートアレイで構成される。ゲートアレイでは、基本セルは豊富に用意されており、通常の回路構成では使用されずに残る基本セルも多くあるため、これらの基本セルを有効利用すれば、必要な特性をもつ静電保護回路を、占有面積を増大させることなく、無理なく設計することができる。
【００１９】
（５）本発明の集積回路装置の他の態様では、前記第１の回路ブロックは、複数の基本セル間を配線で接続して所望の回路を設計するセミカスタムＩＣ設計手法によって形成される回路を含む回路ブロックであり、前記基本セルは、回路構成要素として、少なくとも、第１導電型ウエル領域と、第２導電型ウエル領域と、前記第１導電型ウエル領域に設けられた第２導電型拡散層と、前記第２導電型ウエル領域に設けられた第１導電型拡散層と、少なくとも一つのゲート電極層と、を含み、前記第２のバッファ回路に含まれる前記第３のＰＮ接合ダイオード、前記第４のＰＮ接合ダイオードならびに前記第２の静電保護抵抗の各々は、前記第１の回路ブロック用の前記基本セルに含まれる少なくとも１つの前記回路構成要素を用いて構成される。
【００２０】
第２のバッファ回路に含まれるＰＮ接合ダイオードや拡散抵抗は、セミカスタムＩＣ設計手法（アレイセル方式）で設計される回路を含む第１の回路ブロック用の基本セルを用いて構成される点を明らかとしたものである。「セミカスタムＩＣ」には、「ゲートアレイ」、「エンベッデッドアレイ」、「スタンダードセル」等のアレイセル方式の回路が含まれる。第２の回路ブロックは例えばゲートアレイで構成される。ゲートアレイでは、基本セルは豊富に用意されており、通常の回路構成では使用されずに残る基本セルも多くあるため、これらの基本セルを有効利用すれば、必要な特性をもつ静電保護回路を、占有面積を増大させることなく、無理なく設計することができる。
【００２１】
（６）本発明の集積回路装置の他の態様では、前記第２導電型ウエル領域内に前記第１導電型ウエル領域が形成され、前記少なくとも一つのゲート電極層は、前記第１導電型ウエル領域に設けられている前記第２導電型拡散層上、ならびに前記第２導電型ウエル領域に設けられている前記第１導電型拡散層上を通過して第１の方向に直線状に延在し、前記第１の信号経路または前記第２の信号経路を構成する配線層は、前記ゲート電極層に対して平行に延在すると共に、互いに電気的に接続された第１の配線部分と第２の配線部分と、を含んで構成され、前記第１の配線部分は、前記第１導電型ウエル領域に設けられている前記第２導電型拡散層と複数のコンタクトを経由して接続されると共に、その端部が、前記第２導電型ウエル領域に設けられている前記第１導電型拡散層に、前記複数のコンタクトよりも少ない数のコンタクトを経由して接続され、前記第２の配線部分は、その端部が、前記第２導電型ウエル領域に設けられている前記第１導電型拡散層に少なくとも一つのコンタクトを経由して接続され、前記第１のバッファ回路または前記第２のバッファ回路に含まれる前期ＰＮ接合ダイオードは、前記第１導電型ウエル領域と前記第２導電型拡散層との接合面あるいは前記第２導電型ウエル領域と前記第１導電型拡散層との接合面を用いて形成され、前記第１の静電保護抵抗または前記第２の静電保護抵抗は、前記第２導電型ウエル領域に設けられている前記第１導電型拡散層あるいは前記第１導電型ウエル領域に設けられている前記第２導電型拡散層を拡散抵抗として用いて形成される。
【００２２】
基本セルを有効に利用して、最もコンパクトな静電保護回路（ＰＮ接合ダイオードと拡散抵抗を含む）を、無理なく構成する場合の最適なレイアウトの一例を明らかとしたものである。また、第１の配線部分に接続されるコンタクト数を増やすことによって、コンタクト面積が増大し、過大な静電エネルギを速やかに電源電位に逃がすことが可能となる。
【００２３】
（７）本発明の集積回路装置の他の態様では、前記配線層の前記第１の配線部分と前記第１導電型ウエル領域に設けられている前記第２導電型拡散層とを接続するための前記複数のコンタクトの配置間隔は、前記第１の配線部分の端部と前記第２導電型ウエル領域に設けられている前記第１導電型拡散層とを接続する前記コンタクトと、前記第２の配線部分の端部と前記第１導電型拡散層とを接続する前記コンタクトとの配置間隔よりも狭く設定される。
【００２４】
過大な静電エネルギを速やかに電源電位に逃がすためのコンタクトの間隔を、拡散抵抗を接続するためのコンタクトの間隔よりも狭く設定する点を明らかとしたものである。第１の配線部分に接続される複数のコンタクトを密に配置することによって、コンタクト面積が増大し、過大な静電エネルギを速やかに電源電位に逃がすことが可能となり、一方、拡散抵抗に接続するコンタクトの間隔は広めにとることによって、十分な抵抗値を確保することができる。
【００２５】
（８）本発明の集積回路装置の他の態様では、前記第１の入力バッファまたは前記第２の入力バッファを構成するトランジスタのゲート絶縁膜の膜厚は、前記第１の回路ブロックまたは第２の回路ブロックを構成するトランジスタのゲート絶縁膜の膜厚よりも厚く設定される。
【００２６】
静電保護回路（ＰＮ接合ダイオードと拡散抵抗を含む）を設けることに加えて、静電破壊が生じ易いトランジスタのゲート絶縁膜の膜厚を意図的に増大させることによって、トランジスタの静電破壊耐量を無理なく向上させ、静電対策に万全を期すものである。
【００２７】
（９）本発明の集積回路装置の他の態様では、前記第１の回路ブロックを構成する第１導電型トランジスタは、第２導電型ウエルに形成され、
前記第１の回路ブロックを構成する第２導電型トランジスタは、前記第２導電型ウエルを囲むように第２導電型基板に形成された第１の第１導電型ウエルに形成され、
前記第２の回路ブロックを構成する第２導電型トランジスタは、前記第１の回路ブロック用の前記第１の第１導電型ウエルとは異なる第２の第１導電型ウエルに形成され、
【００２８】
前記第２の回路ブロックを構成する第１導電型トランジスタは、前記第２導電型基板に形成される。
【００２９】
本態様の集積回路装置では、トリプルウエル構造が採用される点を明らかとしたものである。本発明の回路は、第１の回路と第２の回路とが別系統の電源で動作することを前提としている。トリプルウエル構造を用いると、別系統の電源で動作する回路を無理なく、かつコンパクトに形成できるという利点がある。トリプルウエル構造によれば、第１の回路ブロックのトランジスタと第２の回路ブロックのトランジスタを、第２導電型基板（例えばＰＳＵＢ）と第１の第１導電型ウエル（例えばＮウエル）との間に形成される障壁（ダイオード）によって電気的に分離することができる。したがって、電気的に独立した第１および第２の回路ブロックを近接して設けることも可能である。
【００３０】
（１０）本発明の集積回路装置の他の態様では、前記第１の回路ブロックは、シリアルバスを介してデータ転送を行う高速インタフェース回路ブロックであり、前記高速インタフェース回路ブロックは、アナログ回路を含む物理層回路と、ロジック回路と、を含み、前記２の回路ブロックは、表示装置を駆動するための表示制御信号を生成するドライバ用ロジック回路ブロックである。
【００３１】
本発明を液晶表示装置用のドライバＩＣに適用できる点を明らかとしたものである。
【００３２】
（１１）本発明の電子機器は、本発明の集積回路装置と、本発明の集積回路装置によって駆動される表示装置と、を含む。
【００３３】
本発明の集積回路装置は、簡単な構成によって静電破壊耐性が効果的に向上され、信頼性が高いため、この集積回路装置を搭載する電子機器の信頼性も向上する。
【００３４】
このように、本発明によれば、簡単な構成によって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を、無理なく効果的に向上させることができ、これによって、ＩＣの信頼性が向上する。
【発明を実施するための最良の形態】
【００３５】
次に、本発明の実施形態について説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
（本発明の集積回路装置の基本構成の一例）
図１は、本発明の集積回路装置の基本構成の一例を示す図である。図示されるように、図１の集積回路装置は、シリアル通信線を経由してホスト（例えば、液晶表示装置の表示動作を制御するホストコンピュータ）１００から送られてくる画像信号（階調データ）や制御信号を受ける第１の回路ブロック（例えば、高速インタフェース回路ブロック）２００と、第１の回路ブロック２００とは別系統の電源で動作する第２の回路ブロック（例えば、ロジック回路ブロック）４００と、第１の回路ブロック２００と第２の回路ブロック４００との間に設けられた（別電源系回路間の）インタフェース回路３００（以下、Ｉ／Ｏバッファ３００という場合がある）と、第２の回路ブロック（例えばロジック回路）４００によって動作が制御されるドライバ回路（例えば、液晶表示装置のデータ線駆動回路等）５００と、を含んで構成されている。
【００３７】
第２の回路ブロック４００は、例えば、ゲートアレイ等のセミカスタムＩＣ設計手法（基本セルを利用して効率的に回路を設計する手法）で設計される回路である。以下の説明では、このような回路をアレイセルということがある。また、第１ブロックも、ゲートアレイ等のセミカスタムＩＣ設計手法で設計される回路（アレイセル）を含んでいる（すなわち、第１のブロック全部がアレイセルであってもよく、その一部がアレイセルであってもよい）。
【００３８】
第１の回路ブロック２００、インタフェース回路（Ｉ／Ｏバッファ）３００と、第２の回路ブロック４００は共に、低耐圧トランジスタ（ＬＶＴｒ）で構成される低耐圧回路（例えば、１．８Ｖ系回路）である。ドライバ回路５００は、中耐圧回路または高耐圧回路である。
【００３９】
また、（別電源系回路間の）インタフェース回路（Ｉ／Ｏバッファ）３００は、第１の回路ブロック２００から第２の回路ブロック４００への信号経路を提供する第１のバッファ回路ＢＦ１と、第２の回路ブロック４００から第１の回路ブロック２００への信号経路を提供する第２のバッファ回路ＢＦ２と、を有する。
【００４０】
第１のバッファ回路ＢＦ１は、第１の回路ブロック２００からの信号を受ける出力バッファ３０２と、この出力バッファ３０２からの信号を受ける入力バッファ３０４と、を含む。
【００４１】
出力バッファ３０２と入力バッファ３０４とは第１の信号経路（以下、単に信号線という）Ｌ１で接続されており、この信号線Ｌ１には、静電保護回路（ＥＤ１）が介在している。
【００４２】
また、第１の信号経路（信号線）Ｌ１には、第１の静電保護回路ＥＤ１が介在している。この静電保護回路ＥＤ１は、信号線Ｌ１と第２の高電位電源（ＶＤＤ２）との間に接続されたＰＮ接合ダイオードＤＩＡ１と、信号線Ｌ１と第２の低電位電源（ＶＳＳ２）との間に接続されたＰＮ接合ダイオードＤＩＢ１と、信号線Ｌ１に挿入された拡散抵抗（不純物領域によって形成される抵抗）Ｒ１と、を含んで構成される。
【００４３】
静電保護回路ＥＤ１は、第２の回路ブロック４００用の基本セル（未利用の基本セル）を利用して効率的に形成するのが望ましい。
【００４４】
同様に、第２のバッファ回路ＢＦ２は、第２の回路ブロック４００からの信号を受ける出力バッファ３０６と、この出力バッファ３０６からの信号を受ける入力バッファ３０８と、を含む。
【００４５】
出力バッファ３０６と入力バッファ３０８とは第２の信号経路（以下、単に信号線という）Ｌ２で接続されており、この信号線Ｌ２には、静電保護回路（ＥＤ２）が介在している。
【００４６】
静電保護回路ＥＤ２は、信号線Ｌ２と第２の高電位電源（ＶＤＤ１）との間に接続されたＰＮ接合ダイオードＤＩＡ２と、信号線Ｌ１と第２の低電位電源（ＶＳＳ１）との間に接続されたＰＮ接合ダイオードＤＩＢ２と、信号線Ｌ１に挿入された拡散抵抗（不純物領域によって形成される抵抗）Ｒ２と、を含んで構成される。
【００４７】
静電保護回路ＥＤ２は、第１の回路ブロック２００用の基本セル（未利用の基本セル）を利用して効率的に形成するのが望ましい。
【００４８】
静電保護回路（ＥＤ１，ＥＤ２）では、ＰＮ接合ダイオード（ＤＩＡ，ＤＩＢ）によって静電エネルギを電源電位に逃がすことができる。また、信号線（Ｌ１，Ｌ２）に挿入された拡散抵抗（Ｒ１，Ｒ２）によって、静電エネルギを減衰させることができる。
【００４９】
また、本発明の回路では、第１および第２の低電位電源（ＶＳＳ１およびＶＳＳ２）間に双方向ダイオード（順方向が互いに逆向きのダイオードを並列に接続して構成されるダイオード）を含む静電気保護回路が設けられる点も重要であるが、この点については図６，図７を用いて、後に具体的に説明する。
【００５０】
なお、静電保護回路ＥＤ１およびＥＤ２は同様の構成をもつため、以下の説明では、静電保護回路（ＥＤ１）を例にとって、詳しく説明することとする。
【００５１】
次に、インタフェース回路（Ｉ／Ｏバッファ）３００において、ゲート絶縁膜破壊が生じ易くなる原因（新たな静電破壊モード）について考察する。この考察は、本発明前に、本発明の発明者によってなされたものである。
【００５２】
（新たな静電破壊モードについての考察）
【００５３】
（１）第１の検討例
図２は、第１の検討例に係る（別電源系回路間の）インタフェース回路の構成例を示す回路図である。
【００５４】
図２の回路では、第１の回路ブロック２００、第２の回路ブロック４００ならびにＩ／Ｏバッファ３００（入力バッファ３０２と出力バッファ３０４を含む）は、共に、共通の電源電圧（ＶＤＤ１，ＶＳＳ１）にて動作している。入力バッファ３０２は、ＰＭＯＳトランジスタＭ１０とＮＭＯＳトランジスタＭ２０からなる。また、出力バッファ３０４は、ＰＭＯＳトランジスタＭ３０とＮＭＯＳトランジスタＭ４０からなる。
【００５５】
第１の高電位電源（ＶＤＤ１）と第１の低電位電源（ＶＳＳ１）との間には、ダイオードやサイリスタによって構成される電源間保護素子（ＰＤ１，ＰＤ２）が設けられている。電源間に静電パルスが印加されたとき、電源間保護素子（ＰＤ１，ＰＤ２）がオンして放電パスを形成することによって、静電気エネルギをバイパスすることができ、第１および第２の回路ブロック（２００，４００）の静電破壊を防止することができる。
【００５６】
しかし、図２の回路では、例えば、第２の回路ブロック４００で生じた電源ノイズ（ＮＺ１）が、第１の回路ブロック２００の動作（特に、アナログ回路の動作）に悪影響を与える場合がある。
【００５７】
（２）第２の検討例
図３は、第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図である。図３では、第１の回路ブロック２００の電源と第２の回路ブロック４００の電源は完全に分離されている。よって、図２の場合のような、各回路間の電源ノイズの悪影響は生じない。
【００５８】
しかし、第１の高電位電源（ＶＤＤ１）が印加される端子に正極性の静電パルス（ＮＺ２）を与え、第２の低電位電源（ＶＳＳ２）が印加される端子に負極性の静電パルス（ＮＺ３）を与えた場合、信号線Ｌ１を経由して、図中、太い点線で示されるルート（ＲＴ１）を経由して静電気に起因した過渡電流（瞬時的な大電流）が流れ、このとき、入力バッファ３０４を構成するＰＭＯＳトランジスタＭ３０およびＮＭＯＳトランジスタＭ４０（特に、下段のＮＭＯＳトランジスタＭ４０）のゲート絶縁膜が破壊される場合がある。
【００５９】
（３）第３の検討例
【００６０】
図４は、第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図である。
【００６１】
図４では、第１および第２の低電位電源（ＶＳＳ１およびＶＳＳ２）間に、双方向ダイオード（順方向が互いに異なる２つのダイオードＤＩ１，ＤＩ２を並列に接続した構成をもつダイオード）からなる静電気保護回路３５０が設けられている。
【００６２】
この構成によれば、例えば、第１の高電位電源（ＶＤＤ１）が印加される端子に正極性の静電パルス（ＮＺ２）を与え、第２の低電位電源（ＶＳＳ２）が印加される端子に負極性の静電パルス（ＮＺ３）を与えた場合、第１のダイオードＤＩ１がオンして、図中、太い点線で示されるようなバイパスルートＲＴ２を経由した放電パスが形成される。よって、静電気に起因した過渡電流（瞬時的な大電流）は、このバイパスルートＲＴ２を経由して放電することができる。また、双方向ダイオード（ＤＩ１，ＤＩ２）の各々は、０．６Ｖ程度の順方向電圧を有するため、この順方向電圧が障壁となって、微小な電源ノイズの伝達も阻止される。
【００６３】
図４の回路によれば、入力バッファ３０４を構成するトランジスタ（Ｍ３０，Ｍ４０）のゲート絶縁膜の破壊は防止されるはずである。
【００６４】
図５は、別電源系回路間のインタフェース回路における、ゲート絶縁膜の静電破壊の新たなメカニズムを示す図である。しかし、実際には、図５に点線で示すルートＲＴ１を経由して、静電サージのエネルギの一部は、正規の信号線Ｌ１を経由して流れる。したがって、やはり、入力バッファ３０４を構成するトランジスタ（Ｍ３０，Ｍ４０：特に、下段のＮＭＯＳトランジスタＭ４０）のゲート絶縁膜の破壊（図中、点線の×印で示す）が生じる場合がある。
【００６５】
つまり、図４のような双方向ダイオードＤＩ１，ＤＩ２からなる静電気保護回路３５０を設ける構成だけでは、静電破壊防止の完全な阻止という点では、不十分であることがわかった。
【００６６】
このような考察に基づいて、本発明では、図１に示すように、静電保護回路（ＥＤ１，ＥＤ２）を設けている。
【００６７】
さらに本発明では、第２の回路ブロック４００がゲートアレイ等のセミカスタムＩＣ設計手法で設計される回路である点に着目し、静電保護回路（ＥＤ１，ＥＤ２）を、ゲートアレイの残余の基本セル（余っている基本セル）を用いて形成する。以下、具体的に説明する。
【００６８】
（第１の実施形態）
図６は、本発明の集積回路装置における第１のバッファ回路に設けられる静電保護回路の
具体的回路構成の一例を説明するための回路図である。上述のような考察にかんがみて、本発明では、図６に示すように、静電破壊が生じ易い入力バッファ３０４の前段に、静電保護回路ＥＤ１を設ける。
【００６９】
静電保護回路ＥＤ１は、信号線Ｌ１と第２の高電位電源（ＶＤＤ２）との間に接続されたＰＮ接合ダイオードＤＩＡ１と、信号線Ｌ１と第２の低電位電源（ＶＳＳ２）との間に接続されたＰＮ接合ダイオードＤＩＢ１と、信号線Ｌ１に挿入された拡散抵抗（不純物領域によって形成される抵抗）Ｒ１と、を含んで構成される。抵抗Ｒ１は静電保護抵抗として機能する。
【００７０】
ＰＮ接合ダイオードＤＩＡ１は、信号線Ｌ１に過大な正極性のサージが印加されたときにオンして、そのサージをＶＤＤ２に速やかに逃がす。また、ＰＮ接合ダイオードＤＩＡ２は、信号線Ｌ１に過大な負極性のサージが印加されたときにオンして、そのサージをＶＳＳ２に速やかに逃がす。静電保護抵抗Ｒ１は、静電サージのエネルギを減衰させ、また、サージの鋭いピークを鈍らせる。したがって、トランジスタＭ３０，Ｍ４０は、静電破壊から保護されることになる。
【００７１】
また、第１および第２の低電位電源電圧（ＶＳＳ１およびＶＳＳ２）間には、少なくも１段の双方向ダイオード（ＤＩＡ１，ＤＩＢ２）からなる静電気保護回路３５０が設けられている。
【００７２】
この静電気保護回路３５０は、第１の回路ブロック２００の第１の高電位電源（ＶＤＤ１）と第２の回路ブロック４００の第２の低電位電源（ＶＳＳ２）との間に、正極性又は負極性の静電気電圧が印加された場合に、図６中、太い点線の矢印で示される静電気エネルギ（静電サージ）の放電パス（ＲＴ２）を構成する。これによって、出力バッファ３０４を構成するトランジスタ（Ｍ３０，Ｍ４０）のゲートに、静電サージの全エネルギが直接に印加されることを防止することができる。この静電気保護回路３５０は、第１および第２の低電位電源（ＶＳＳ１，ＶＳＳ２）間におけるノイズ伝達の阻止機能も有する。
【００７３】
図６の構成によって、図５に示したような、特殊な静電破壊メカニズムによって生じる別電源系回路間のインタフェース回路３００におけるゲート絶縁膜の破壊を効果的に防止することができる。
【００７４】
また、静電保護回路（ＥＤ１）は、ゲートアレイの残余の基本セルを利用して構築でき、よって、占有面積が増大しない。また、ゲートアレイの設計ルールにしたがって、自在に最適化設計ができるため、高性能の静電保護回路（ＥＤ１，ＥＤ２）を効率的に得ることができる。
【００７５】
図７は、本発明の集積回路装置における第２のバッファ回路に設けられる静電保護回路の具体的回路構成の一例を説明するための回路図である。図示されるように、第２のバッファ回路ＢＦ２（図１参照）に含まれる第２の静電保護回路ＥＤ２の構成も、図６に示される第１の静電保護回路ＥＤ１の構成と同様である。
【００７６】
（ＰＮ接合ダイオードならびに拡散抵抗の構造とレイアウト例）
図８（Ａ），図８（Ｂ）は、静電保護回路を構成するダイオードおよび抵抗の構成を示すデバイスの断面図である。なお、図８（Ｂ）は、図８（Ａ）のデバイスの等価回路図を示す。
【００７７】
上述のとおり、静電保護回路（ＥＤ１，ＥＤ２）は、ゲートアレイの基本セル（ＢＣ）を用いて構成される。
【００７８】
図８（Ａ）に示すように、Ｐ型基板（ＰＳＵＢ）上に、互いに逆の導電型のダブルウエル（ＰＷＬ，ＮＷＬ）が形成され、Ｐウエル（ＰＷＬ）にはＮ＋拡散層１２が形成され、
Ｎウエル（ＮＷＬ）にはＰ＋拡散層１０が形成される。Ｐウエル（ＰＷＬ）はＶＳＳ２に接続され、Ｎウエル（ＮＷＬ）はＶＤＤ２に接続される。
【００７９】
Ｐウエル（ＰＷＬ）とＮ＋拡散層１２との接合面にダイオードＤＩＢが形成され、Ｎウエル（ＮＷＬ）とＰ＋拡散層１０との接合面にダイオードＤＩＡが形成される。また、Ｐ＋層１０によって、抵抗Ｒ１が形成される。
【００８０】
また、信号線Ｌ１は、第１の配線部分Ｌ１ａおよび第２の配線部分Ｌ１ｂに区別される。第１の配線部分Ｌ１ａは、複数のコンタクトＣＮＴ１ａを経由して、Ｎ＋拡散層１２に接続されている。第１の配線部分Ｌ１ａの先端部は、コンタクトＣＮＴ１ｂ（複数のＣＮＴ１ａよりも少ない数のコンタクト）を経由して、Ｐ＋拡散層１０に接続されている。また、第２の配線部分Ｌ１ｂの端部は、少なくとも一つのコンタクト（ＣＮＴ２）を経由してＮ＋拡散層１０に接続されている。ＣＮＴ１ａの数を増やすことによって実質的なコンタクト面積が増大し、過大な静電エネルギをＶＳＳ２に速やかに逃がし易くなる。
【００８１】
図９は、図８のデバイスのレイアウト構成の一例を示す図である。図９のレイアウトでは、Ｐウエル（ＰＷＬ）の左辺が、Ｎウエル（ＮＷＬ）の右辺に重なる（重なっている部分が線分ＰＱである）。
【００８２】
２本のゲート電極層（ＰＬＹ１，ＰＬＹ２）は、Ｐウエル（ＰＷＬ）に設けられているＮ＋層１２上、ならびに、Ｎウエル（ＮＷＬ）に設けられているＰ＋層１０上を通過して、辺ＰＡ２から辺ＰＡ４に向かう方向（方向ＤＣ１）に沿って、直線状に延在している。
【００８３】
信号線Ｌ１の第１の配線部分Ｌ１ａ，Ｌ１ｂは、２本のゲート電極層（ＰＬＹ１，ＰＬＹ２）に挟まれた形態で、同方向に延在する。
【００８４】
このような構成を採ることによって、ゲートアレイの基本セル（ＢＣ）を有効に利用して、最もコンパクトな静電保護回路（ＰＮ接合ダイオードＤＩＡ，ＤＩＢと拡散抵抗Ｒ１を含む）を、無理なく構成することができる。
【００８５】
また、第１の配線部分（Ｌ１ａ）に接続されるコンタクト（ＣＮＴ１ａ）の数を増やすことによって、コンタクト面積が増大し、過大な静電エネルギを速やかに電源電位に逃がすことが可能となる。
【００８６】
また、複数のコンタクト（ＣＮＴ１ａ）の間隔（Ｗ１）は、Ｐ＋層１０に接続するためのコンタクト（ＣＮＴ１ｂ，ＣＮＴ２）間の間隔（Ｗ２）よりも十分に狭い。コンタクト間隔を狭くしてコンタクトを密に配置することによって、コンタクト面積が増大し、過大な静電エネルギを速やかに電源電位に逃がすことができる。また、Ｐ＋層１０（拡散抵抗Ｒ１）に接続するコンタクト（ＣＮＴ１ｂ，ＣＮＴ２）間の間隔は広めにとることによって、抵抗Ｒ１の十分な抵抗値を確保することができる。
【００８７】
図１０は、図８のデバイスのレイアウト構成の他の例を示す図である。図１０の特徴は、複数のコンタクト（ＣＮＴ１ａ）の数を効率的に増やすために、他の基本セルを利用している点である。すなわち、他の基本セルを利用して３個のコンタクト（ＣＮＴ１’）を設けることによって、コンタクト面積がさらに増大し、過大な静電エネルギを速やかに電源電位に逃がす能力が向上する。
【００８８】
図１１（Ａ），図１１（Ｂ）は、静電保護回路を構成するダイオードおよび抵抗の構成の他の例を示すデバイスの断面図である。図１１（Ｂ）は、図１１（Ａ）のデバイスの等価回路図を示す。図１１（Ａ）の構成は、図８（Ａ）のデバイスを構成する各部の導電型を逆にしただけであり、実質的な構成は同じである。
【００８９】
図１２（Ａ），図１２（Ｂ），図１２（Ｃ）は、静電保護回路を構成するダイオードおよび抵抗の構成の、さらに他の例を示すデバイスの断面図および等価回路図である。図１２（Ａ）では、２つのダイオード（ＤＩＡ，ＤＩＢ）を共に、拡散抵抗をもつ構造としている。つまり、図１２（Ａ）の場合、静電サージのエネルギをより効果的に減衰させるために、拡散抵抗Ｒ０とＲ２が直列に接続されるようにしている。図１２（Ｂ）は、図１２（Ａ）のデバイスの等価回路図を示す。なお、図１２（Ｂ）の構造の代わりに、図１２（Ｃ）に示されるような構造を用いることもできる。
【００９０】
（双方向ダイオードの構成）
図１３（Ａ），図１３（Ｂ）は、第１および第２の低電位電源間に挿入される静電気保護回路（双方向ダイオード）の回路構成を示す図である。図１３（Ｂ）のように、複数段のダイオードを設けることもできるが、ここでは、図１３（Ａ）のように、１個のダイオードを設ける場合について説明する。
【００９１】
図１３において、Ａ点（ＤＩ１のカソードとＤＩ２のアノードの共通接続点）の電位はＶＢ（＝ＶＳＳ２）であり、Ｂ点（ＤＩ１のアノードとＤＩ２のカソードとの共通接続点）の電位はＶＡ（＝ＶＳＳ１）である。
【００９２】
図１４は、図１３（図１６（Ａ））に示される静電気保護回路（双方向ダイオード）のデバイス構成を示す断面図である。図示されるように、第１のダイオード（ＰＮ第１のダイオード（ＰＮ接合ダイオード）ＤＩ１は、Ｐウエル３と、Ｎ＋領域４との間に形成される。また、第２のダイオード（ＰＮ接合ダイオード）ＤＩ２は、Ｐ＋領域５とＮウエル２との間に形成される。
【００９３】
図１８は、図１６（図１６（Ａ））に示される静電気保護回路（双方向ダイオード）のデバイス構造の他の例を示す断面図である。図１８では、よりシンプルな構造が採用されている。すなわち、第１のＰＮ接合ダイオードＤＩ１は、Ｐ＋領域５ａとＮウエル（ＮＷＬ）７ａの接合面に形成されている。また、第２のＰＮ接合ダイオードＤＩ２は、Ｐ＋領域５ｂとＮウエル（ＮＷＬ）７ｂの接合面に形成されている。図１８の構造を採用する場合、製造プロセス上の負担が少ないという利点がある。
【００９４】
（第２の実施形態）
本実施形態では、本発明を液晶表示装置のドライバＩＣに適用した場合の例について説明する。
【００９５】
（液晶表示装置の全体構成）
図１６は、本発明を適用した液晶表示装置のドライバＩＣ（ならびに液晶パネルの一部）の構成を示すブロック図である。
【００９６】
液晶パネル５１２は、複数のデータ線（Ｄ）と、複数の走査線（Ｓ）と、データ線および走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。各画素は、トランスファースイッチ（Ｍ）と、保持容量（Ｑ）と、液晶素子（ＬＣ）と、によって構成される。
【００９７】
この液晶パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成される。なお液晶パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。
【００９８】
図１６の液晶表示装置のドライバＩＣ（参照符号１０５）において、第１の実施形態で説明した本発明の技術が用いられるのは、高速インタフェース（高速Ｉ／Ｆ回路）６２０と、ドライバ用ロジック回路５４０（図中、太い点線で囲んで示される）とのインタフェース部分である。
【００９９】
以下、図１６に示される液晶表示装置のドライバＩＣ（参照符号１０５）の構成について、順に説明する。
【０１００】
メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。このメモリ５２０は、ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）、カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）、ライト／リード回路５２８（ＭＰＵライト／リード回路）を含む。
【０１０１】
ロジック回路５４０（ドライバ用ロジック回路）は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０１０２】
制御回路５４２は各種制御信号を生成したり、装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、メモリ５２０から液晶パネル５１２側への画像データの読み出しを制御する。
【０１０３】
ホストＩ／Ｆ（インタフェース）回路５４６は、ホスト（ＭＰＵ）からのアクセス毎に内部パルスを発生してメモリ５２０にアクセスするホストインタフェースを実現する。ＲＧＢＩ／Ｆ回路５４８は、ドットクロックにより動画のＲＧＢデータをメモリ５２０に書き込むＲＧＢインタフェースを実現する。高速Ｉ／Ｆ回路６２０はシリアルバスを介した高速シリアル転送を実現する。
【０１０４】
データドライバ５５０は、液晶パネル５１２のデータ線を駆動するためのデータ信号を生成する。具体的にはデータドライバ５５０は、メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として液晶パネル５１２の各データ線に出力する。
【０１０５】
走査ドライバ５７０は液晶パネルの走査線を駆動するための走査信号を生成する。電源回路５９０は各種の電源電圧を生成し、データドライバ５５０、走査ドライバ５７０、階調電圧生成回路６１０等に供給する。階調電圧生成回路６１０（γ補正回路）は階調電圧を生成し、データドライバ５５０に出力する。
【０１０６】
（高速インタフェース回路（高速Ｉ／Ｆ回路）の具体的な構成と動作）
次に、高速Ｉ／Ｆ回路６２０の具体的な構成について説明する。図１７（Ａ）〜図１７（Ｃ）は、高速インタフェース回路（高速Ｉ／Ｆ回路）の具体的な構成と動作を説明するための図である。
【０１０７】
図１７（Ａ）に高速Ｉ／Ｆ回路６２０の構成例を示す。物理層回路６３０（アナログフロントエンド回路、トランシーバ）は、差動信号（差動データ信号、差動ストローブ信号、差動クロック信号）等を用いたシリアルバスを介してデータ（パケット）を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータの送受信が行われる。この物理層回路６３０は、シリアルバスを介してデータを受信するレシーバ回路及びシリアルバスを介してデータを送信するトランスミッタ回路の少なくとも一方を含むことができる。
【０１０８】
なお、シリアルバスは多チャンネル構成のものであってもよい。またシングルエンド転送でシリアル転送を行ってもよい。また物理層回路６３０は高速ロジック回路を含むことができる。この高速ロジック回路は、シリアルバスの転送クロックに相当する高速クロックで動作する回路である。具体的には物理層回路６３０は、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路、シリアルバスを介して送信するシリアルデータにパラレルデータを変換するパラレル／シリアル変換回路、ＦＩＦＯ、エラスティシティバッファ、或いは分周回路などを含むことができる。
【０１０９】
ロジック回路６５０は高速Ｉ／Ｆ回路６２０が内蔵するロジック回路であり、物理層の上層であるリンク層やトランザクション層の処理を行う。例えばシリアルバスを介して物理層回路６３０が受信したパケットを解析し、パケットのヘッダとデータを分離して、ヘッダを抽出する。また、シリアルバスを介してパケットを送信する場合には、そのパケットの生成処理を行う。このロジック回路６５０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【０１１０】
ロジック回路６５０はドライバＩ／Ｆ回路６７２を含む。ドライバＩ／Ｆ回路６７２は、高速Ｉ／Ｆ回路６２０と表示ドライバの内部回路（図７のドライバ用ロジック回路５４０、ホストＩ／Ｆ回路５４６）との間のインタフェース処理を行う。具体的にはドライバＩ／Ｆ回路６７２は、アドレス０信号Ａ０（コマンド／データ識別信号）、ライト信号ＷＲ、リード信号ＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＣＳなどを含むインタフェース信号を生成して、表示ドライバの内部回路（他の回路ブロック）に出力する。
【０１１１】
図１７（Ｂ）に物理層回路の構成例を示す。図１１（Ｂ）において、物理層回路６４０はホストデバイスに内蔵され、物理層回路６３０は表示ドライバに内蔵される。また６３６、６４２、６４４はトランスミッタ回路であり、６３２、６３４、６４６はレシーバ回路である。また６３８、６４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路６４２はＳＴＢ＋／−を駆動する。
【０１１２】
そしてクライアント側のレシーバ回路６３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路６４４はＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路６３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。
【０１１３】
図１７（Ｃ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢの排他的論理和をとることで、クロック信号ＣＬＫを再生する。
【０１１４】
なお物理層回路の構成は図１７（Ｂ）に限定されず、例えば図１８（Ａ），図１８（Ｂ）に示すような種々の変形実施が可能である。図１８（Ａ），図１８（Ｂ）は、高速インタフェース（Ｉ／Ｆ）回路に含まれる物理層の構成の変形例を示す回路図である。
【０１１５】
図１８（Ａ）の第１の変形例では、ホスト側は差動クロック信号ＣＬＫ＋／−のエッジに同期して差動データ信号（ＯＵＴデータ）ＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。またターゲット側はホスト側から供給された差動クロック信号ＣＬＫ＋／−に基づいて差動ストローブ信号ＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期して差動データ信号（ＩＮデータ）ＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。
【０１１６】
また、図１８（Ｂ）の第２の変形例では、データ用のレシーバ回路７５０は差動データ信号ＤＡＴＡ＋／−を受信し、得られたシリアルデータＳＤＡＴＡをシリアル／パラレル変換回路７５４に出力する。クロック用のレシーバ回路７５２は差動クロック信号ＣＬＫ＋／−を受信し、得られたクロックＣＬＫを後段のＰＬＬ（Phase Locked Loop)回路７５６に出力する。ＰＬＬ回路７５６は、クロックＣＬＫに基づいてサンプリングクロックＳＣＫ（周波数が同一で位相が互いに異なる多相のサンプリングクロック）を生成し、シリアル／パラレル変換回路７５４に出力する。シリアル／パラレル変換回路７５４は、サンプリングクロックＳＣＫを用いて、シリアルデータＳＤＡＴＡをサンプリングし、パラレルデータＰＤＡＴＡを出力する。
【０１１７】
例えば携帯電話機などでは、ＭＰＵ、ＢＢＥ／ＡＰＰ、画像処理コントローラなどのホストデバイスは、電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第１の機器部分の第１の回路基板に実装される。また表示ドライバは、液晶パネル（ＬＣＤ）やカメラデバイスが設けられる携帯電話機の第２の機器部分の第２の回路基板に実装される。
【０１１８】
そして、従来は、ホストデバイス、表示ドライバの間でのデータ転送は、ＣＭＯＳ電圧レベルのパラレル転送により実現していた。このため、第１、第２の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって、設計の自由度を妨げたり、ＥＭＩノイズが発生するなどの問題があった。
【０１１９】
これに対して図１７および図１８の高速インタフェース回路では、ホストデバイス、表示ドライバ間でのデータ転送は小振幅のシリアル転送により実現される。従って第１、第２の機器部分の接続部分を通る配線の本数を減らすことができると共にＥＭＩノイズの発生を低減できる。
【０１２０】
（液晶表示装置用ドライバＩＣのレイアウト構成例）
図１９は、液晶表示装置用ドライバＩＣ１０５のレイアウト例を示す図である。図示されるように、中央に、高速Ｉ／Ｆ回路６２０と、ドライバ用ロジック回路５４０と、階調電圧発生回路６１０と、が配置される。また、データ線ドライバ５５０ａ，ｂと、メモリ５２０ａ，ｂと、走査線ドライバ５７０ａ，ｂと、電源回路５９０ａ，ｂの各々は、左右対称に整然と配置される。また、図１９において、Ｉ／Ｏ領域（ＩＯ１，ＩＯ２）は入力信号を受けるパッド領域である。また、パッド領域（ＰＤＳ）は、出力パッドが一列に配置される領域である。
【０１２１】
（ＩＣにおいて使用される回路の種類）
図２０は、液晶表示装置用ドライバＩＣにおいて使用される回路の種類（耐圧別の分類）を示す図である。図２０に示すように、ＩＣ１０５には、低耐圧回路領域（ＬＶＲ）と、低耐圧回路領域ＬＶよりも耐圧が高い中耐圧領域（ＭＶＲ）と、中耐圧回路領域ＭＶよりも耐圧が高い高耐圧回路領域（ＨＶＲ）と、が設けられる。
【０１２２】
低耐圧領域（ＬＶＲ）には、高速Ｉ／Ｆ回路ブロック６２０、Ｉ／Ｏバッファ（インタフェース回路）３００、およびドライバ用ロジック回路ブロック５４０が設けられる。中耐圧回路領域（ＭＶＲ）には、電源回路５９０の一部と、データ線ドライバ５５０と、階調電圧生成回路６１０と、が形成される。高耐圧回路領域（ＨＶＲ）には、走査線ドライバ５７０および電源回路５９０の一部が設けられる。
【０１２３】
（第１の回路ブロックと第２の回路ブロックのデバイス構造（トリプルウエル構造））
本発明の集積回路装置（ＩＣ）１０５では、例えば、トリプルウエル構造が採用される。図１で説明したように、第１の回路ブロックと第２の回路ブロックとが別系統の電源で動作することを前提としている。
【０１２４】
トリプルウエル構造を用いると、別系統の電源で動作する回路を無理なく、かつコンパクトに形成できるという利点がある。トリプルウエル構造によれば、第１の回路ブロックのトランジスタと第２の回路ブロックのトランジスタを、第２導電型基板（例えば、ＰＳＵＢ）と第１の第１導電型ウエル（例えばＮＷＬ（１））との間に形成される障壁（ダイオード）によって電気的に分離することができる。したがって、電気的に独立した第１および第２の回路ブロックを、近接して設けることも可能である。
【０１２５】
以下、図面を参照して説明する。図２１（Ａ），図２１（Ｂ）は、第１の回路ブロックと第２の回路ブロックのデバイス構造（トリプルウエル構造）を示すデバイスの断面図である。
【０１２６】
図２１（Ａ）に示すように、高速Ｉ／Ｆ回路ブロックＨＢが含むＮ型トランジスタ（広義には第１導電型トランジスタ）ＮＴＲ１は、Ｐ型ウエル（広義には第２導電型ウエル）ＰＷＬ（１）に形成される。また高速Ｉ／Ｆ回路ブロックＨＢが含むＰ型トランジスタ（広義には第２導電型トランジスタ）ＰＴＲ１は、Ｐ型ウエルＰＷＬ（１）を囲むようにＰ型基板ＰＳＵＢに形成されたＮ型ウエルＮＷＬ（１）に形成される。
【０１２７】
一方、ドライバ用ロジック回路ブロックＬＢ（ドライバ回路）が含むＮ型トランジスタＮＴＲ２、Ｐ型トランジスタＰＴＲ２は、高速Ｉ／Ｆ回路ブロックＨＢ用のＮ型ウエルＮＷＬ（１）には形成されず、ＮＷＬ（１）の領域以外の領域に形成される。具体的にはＰ型トランジスタＰＴＲ２は、ＨＢ用のＮＷＬ（１）とは分離されたＮ型ウエルＮＷＬ（２）に形成され、Ｎ型トランジスタＮＴＲ２は、Ｐ型基板ＰＳＵＢに形成される。このようにすれば、高速Ｉ／Ｆ回路ブロックＨＢを構成するトランジスタＮＴＲ１、ＰＴＲ１と、ドライバ用ロジック回路ブロックＬＢを構成するトランジスタＮＴＲ２、ＰＴＲ２とを、トリプルウエル構造のＮ型ウエルＮＷＬ（１）により分離できる。これにより、Ｎ型ウエルＮＷＬ（１）を障壁にして、ＨＢ、ＬＢ間でのノイズ伝達を防止できる。従って、ＬＢが発生するノイズの悪影響をＨＢ（ＰＨＹ）が受けにくくなり、シリアル転送の伝送品質を維持できる。またＨＢが発生するノイズの悪影響をＬＢ等が受けにくくなり、誤動作の発生等を防止できる。なおＬＢのトランジスタＮＴＲ２、ＰＴＲ２をトリプルウエル構造で実現してもよい。
【０１２８】
図２１（Ｂ）にトリプルウエル構造の詳細例を示す。図２１（Ｂ）のＮ型ウエルＮＷＬＡ１、ＮＷＬＢ１、ＮＷＬＢ２、ＮＷＬＢ３が、図２１（Ａ）のＮ型ウエルＮＷＬ（１）に相当する。また図２１（Ｂ）のＰ型ウエルＰＷＬＢ１が、図１８（Ａ）のＰ型ウエルＰＷＬ（１）に相当する。また図２１（Ｂ）のＮ型ウエルＮＷＬＢ４が、図２１（Ａ）のＮ型ウエルＮＷＬ（２）に相当する。
【０１２９】
図２１（Ｂ）においてＮＷＬＡ１は深いウエルになっており、ＮＷＬＢ１、ＮＷＬＢ２、ＮＷＬＢ３、ＮＷＬＢ４は浅いウエルになっている。またＮＷＬＢ２、ＮＷＬＢ３はリング状に形成されている。これにより、Ｐ型ウエルＰＷＬＢ１を囲むようにＮ型ウエルを形成できる。またＰ型ウエルＰＷＬＢ２、ＰＷＬＢ３には、ＶＳＳの電源線に電気的に接続されるＰ＋領域（広義には第２導電型拡散領域）３２が形成されている。このようなＰ型ウエルＰＷＬＢ２、ＰＷＬＢ３やＰ＋領域３２を設けることで、Ｐ型基板ＰＳＵＢの電位を安定化でき、ノイズ耐性を向上できる。
【０１３０】
基板電位安定化用のＰ＋領域（第２導電型拡散領域）は、例えば図２２（Ａ），図２２（Ｂ）で説明する手法により形成できる。
【０１３１】
図２２（Ａ）では、ドライバ用ロジック回路ブロックＬＢの電源ＶＳＳに電気的に接続される基板電位安定化用のＰ＋領域３２が、高速Ｉ／Ｆ回路ブロックＨＢを囲むようにリング状にＰ型基板ＰＳＵＢに形成されている。即ちコンタクトによりＶＳＳの電源線に電気的に接続されたＰ＋領域３２のガードリングが、ＨＢが形成されるＮ型ウエルＮＷＬ（１）の周囲を囲むように形成されている。このようにすれば、Ｎ型ウエルＮＷＬ（１）の周縁のＰ型基板ＰＳＵＢの電位が安定化されるため、ＨＢで発生したノイズがＬＢ等に伝達するのを効果的に防止できる。
【０１３２】
また図２２（Ｂ）では、ＨＢが含む物理層回路ＰＨＹは、トリプルウエル構造のＮ型ウエルＮＷＬ（１）１に形成され、ロジック回路ＨＬは、ＮＷＬ（１）１と分離して形成されたトリプルウエル構造のＮ型ウエルＮＷＬ（１）２に形成される。具体的にはＰＨＹを構成するＮ型トランジスタは、Ｐ型ウエルＰＷＬ（１）１に形成される。またＰＨＹを構成するＰ型トランジスタは、ＰＷＬ（１）１を囲むようにＰＳＵＢに形成されたＮ型ウエルＮＷＬ（１）１に形成される。
【０１３３】
一方、ロジック回路ＨＬを構成するＮ型トランジスタは、Ｐ型ウエルＰＷＬ（１）２に形成される。またＨＬを構成するＰ型トランジスタは、ＰＷＬ（１）２を囲むようにＰＳＵＢに形成されたＮ型ウエルＮＷＬ（１）２に形成される。
【０１３４】
図２２（Ｂ）のようにすれば、物理層回路ＰＨＹとロジック回路ＨＬが、トリプルウエル構造の別ウエルに形成される。従ってＨＬで発生したノイズの悪影響をＰＨＹが受けにくくなり、シリアル転送の伝送品質を維持できる。またＰＨＹで発生したノイズの悪影響もＨＬが受けにくくなり、誤動作の発生等を防止できる。またＨＬが形成されるＮ型ウエルＮＷＬ（１）２が障壁となって、物理層回路ＰＨＹとドライバ用ロジック回路ブロックＬＢとの間でのノイズ伝達も低減できる。
【０１３５】
また図２２（Ｂ）では、ＶＳＳの電源線が、高速Ｉ／Ｆ回路ブロックＨＢ内に配線される。すなわち、ＨＢの周縁のみならず、図２２（Ｂ）のＡ１に示すようにＨＢの内部にもＶＳＳの電源線が配線される。そして、このように配線されたＶＳＳに接続されるＰ＋領域が、Ｎ型ウエルＮＷＬ（１）１とＮＷＬ（１）２の間のＰ型基板ＰＳＵＢに形成される。
【０１３６】
このようにすれば、Ｎ型ウエルＮＷＬ（１）１、ＮＷＬ（１）２の間に介在するＰ型基板ＰＳＵＢについても、そこに形成されるＰ＋領域によりその電位が安定化される。従って、ＨＬで発生したノイズがＰＨＹに伝達しにくくなると共に、ＰＨＹで発生したノイズもＨＬに伝達しにくくなる。また、このようにＶＳＳの電源線を配線すれば、ＨＢ用の電源ＶＳＳＭ、ＶＳＳＧ等とＶＳＳとの間の保護回路についても効率良くレイアウトできるようになり、レイアウトの効率化と信頼性の向上を両立できる。
【０１３７】
なおＨＢ内でのＮ型ウエルやＰ＋領域の形成手法は図２２（Ａ），（Ｂ）に限定されない。例えばＰＨＹのアナログ回路が形成されるＮ型ウエルと、ＰＨＹの高速ロジック回路が形成されるＮ型ウエルとを別ウエルにしてもよい。このようにすれば、ノイズ耐性を更に向上できる。
【０１３８】
（第３の実施形態）
図２３は、本発明の集積回路装置の応用例を示す回路図である。図２３の回路構成は、図６の回路構成と同じである。ただし、図２３の場合、出力バッファ３０４を構成するトランジスタ（ゲート絶縁膜の破壊が生じ易いトランジスタ）を、低耐圧系トランジスタに代えて、中耐圧系のトランジスタ（Ｍ３１，Ｍ４１）によって構成している。
【０１３９】
図２４は、図２３の回路の要部のデバイス断面図である。図示されるように、入力バッファ３０４を構成するトランジスタ（Ｍ３１，Ｍ４１）のゲート絶縁膜の膜厚（Ｈ２）は、第１または第２の回路ブロック（２００，４００）を構成するトランジスタＭ１００，Ｍ２００のゲート絶縁膜の膜厚（Ｈ１）よりも厚く設定される。
【０１４０】
Ｈ１は例えば、５０Åであり、Ｈ２は、例えば、１５０Åである。これによって、トランジスタ（Ｍ３１，Ｍ４１）に関して、２倍以上の静電耐圧を得ることができる。つまり、通常ならば回路の高速化のために低耐圧系のトランジスタを用いるところ、本実施形態では、特殊なモードの静電破壊からの保護を最優先させて、少なくとも入力バッファ（図１の参照符号３０４，３０８）を構成するトランジスタの膜厚を意図的に厚くするものである。図１６の液晶ドライバ用ＩＣでは、図２０に示すように、低耐圧のトランジスタのみならず、中耐圧（あるいは高耐圧）のトランジスタも用いられているため、これらを援用すれば、マスク変更だけでゲート膜厚が厚いトランジスタを無理なく形成することが可能である。
【０１４１】
また、入力バッファ３０４，３０８のトランジスタのゲート絶縁膜の膜厚は、第１または第２の回路の一方の全部（あるいは一部）のトランジスタのゲート絶縁膜の膜厚よりも厚く形成すれば、新規な構成を何ら、追加することなくトランジスタの静電破壊耐量を向上させることができる。
【０１４２】
このように、静電保護回路（ＰＮ接合ダイオードと拡散抵抗を含む）を設けることに加えて、静電破壊が生じ易いトランジスタのゲート絶縁膜の膜厚を意図的に増大させることによって、トランジスタの静電破壊耐量を無理なく向上させ、静電保護に万全を期すことができる。また、図２０に示すように、耐圧の異なるトランジスタが混在するＩＣにおいて、低耐圧（ＬＶ系）トランジスタを中耐圧（ＭＶ系）トランジスタに変更するのは、製造時のマスク変更だけで対応でき、容易である。
【０１４３】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【０１４４】
例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【０１４５】
本発明によれば、別電源系回路（低耐圧回路）間のインタフェース回路において、ゲートアレイ等の残余の基本セルを利用して静電保護回路を形成することによって、別電源系インタフェース回路を含む集積回路装置の静電破壊耐性を、占有面積を増大させず、かつ無理なく、効果的に向上させることができる。よって、ＩＣの信頼性を効果的に向上させることができる。
【０１４６】
本発明は、例えば、液晶表示装置のドライバＩＣに用いることができる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の集積回路装置の基本構成の一例を示す図
【図２】第１の検討例に係る（別電源系回路間の）インタフェース回路の構成例を示す回路図
【図３】第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図
【図４】第２の検討例に係る（別電源系回路間）インタフェース回路の構成例を示す回路図
【図５】別電源系回路間のインタフェース回路における、ゲート絶縁膜の静電破壊の新たなメカニズムを示す図
【図６】本発明の集積回路装置における第１のバッファ回路に設けられる静電保護回路の具体的回路構成の一例を説明するための回路図
【図７】本発明の集積回路装置における第２のバッファ回路に設けられる静電保護回路の具体的回路構成の一例を説明するための回路図
【図８】図８（Ａ），図８（Ｂ）は、静電保護回路を構成するダイオードおよび抵抗の構成を示すデバイスの断面図
【図９】図８のデバイスのレイアウト構成の一例を示す図
【図１０】図８のデバイスのレイアウト構成の他の例を示す図
【図１１】図１１（Ａ），図１１（Ｂ）は、静電保護回路を構成するダイオードおよび抵抗の構成の他の例を示すデバイスの断面図
【図１２】図１２（Ａ），図１２（Ｂ），図１２（Ｃ）は、静電保護回路を構成するダイオードおよび抵抗の構成の、さらに他の例を示すデバイスの断面図および等価回路図
【図１３】図１３（Ａ），図１３（Ｂ）は、第１および第２の低電位電源間に挿入される静電気保護回路（双方向ダイオード）の回路構成の例を示す回路図
【図１４】図１３に示される静電気保護回路（双方向ダイオード）のデバイスの構成の一例を示す断面図
【図１５】図１３に示される静電気保護回路（双方向ダイオード）のデバイスの構成の他の例を示す断面図
【図１６】本発明を適用した液晶表示装置のドライバＩＣ（ならびに液晶パネルの一部）の構成を示すブロック図
【図１７】図１７（Ａ）〜（Ｃ）は、高速インタフェース回路（高速Ｉ／Ｆ回路）の具体的な構成と動作を説明するための図
【図１８】図１８（Ａ），図１８（Ｂ）は、高速インタフェース（Ｉ／Ｆ）回路に含まれる物理層の構成の変形例を示す回路図
【図１９】液晶表示装置用ドライバＩＣのレイアウト例を示す図
【図２０】液晶表示装置用ドライバＩＣにおいて使用される回路の種類（耐圧別の分類）を示す図
【図２１】（Ａ），（Ｂ）は、第１の回路ブロックと第２の回路ブロックのデバイス構造（トリプルウエル構造）を示すデバイスの断面図
【図２２】（Ａ），（Ｂ）は、基板電位安定化用のＰ＋領域（第２導電型拡散領域）の形成方法の一例を示す図
【図２３】本発明の集積回路装置の応用例を示す回路
【図２４】図２３の回路の要部のデバイス断面図
【符号の説明】
【０１４８】
１００  ホスト  ２００  第１の回路ブロック
３００  インタフェース回路（Ｉ／Ｏバッファ）  ３０２，３０６  入力バッファ
３０４，３０８  出力バッファ  ４００  第２の回路ブロック
５００  ドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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