(57)【要約】【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。【解決手段】半導体素子は、素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極とを含む。【選択図】図２
2008263162.tif 000002
【特許請求の範囲】
【請求項１】
素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、
前記フィン型活性領域の上部に形成されたリセスと、
前記フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極と、
を含む半導体素子。
【請求項２】
前記ゲート電極の両側の前記半導体基板上に形成されたＬＤＤ領域をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート電極は上部ゲート電極と、ｐ＋多結晶シリコン層とｐ＋多結晶シリコンゲルマニウム層の積層構造を含む下部ゲート電極とを含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記シリコンゲルマニウム層の厚さは、前記ＬＤＤ領域の深さより大きいか同じであることを特徴とする請求項３に記載の半導体素子。
【請求項５】
半導体基板に素子分離構造を形成して活性領域を画成する段階と、
前記素子分離構造の一部を選択食刻してフィン型活性領域を形成する段階と、
前記フィン型活性領域の上部にシリコンゲルマニウムを含む層を含むゲート構造物を形成する段階と、
を含む半導体素子の製造方法。
【請求項６】
前記フィン型活性領域の形成段階は、
前記半導体基板の上部にハードマスク層を形成する段階と、
前記ハードマスク層の上部に感光膜パターンを形成してリセスゲート領域を画成する段階と、
前記感光膜パターンを食刻マスクに前記ハードマスク層及び前記素子分離構造を選択食刻して前記フィン型活性領域を露出するリセスを形成する段階と、
前記感光膜パターンと前記ハードマスク層を除去して前記フィン型活性領域を含む前記活性領域を露出する段階と、
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記フィン型活性領域にソフト食刻工程を行なう段階をさらに含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記ゲート構造物の形成段階は、
前記半導体基板の上部に前記層を含む下部ゲート導電層を形成する段階と、
前記下部ゲート導電層の上部に上部ゲート導電層とゲートハードマスク層を形成する段階と、
前記ゲートハードマスク層、前記上部ゲート導電層及び前記下部ゲート導電層をパターニングして前記ゲート構造物を形成する段階と、
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項９】
前記下部ゲート導電層の形成段階は、
前記半導体基板の上部に多結晶シリコン層を形成する段階と、
前記多結晶シリコン層にゲルマニウム（Ｇｅ）を含む不純物イオンを注入して前記層を形成する段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記多結晶シリコン層と前記多結晶シリコン層の上部に提供された前記層で前記下部ゲート導電層を画成するよう前記半導体基板に熱処理工程を行なう段階をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記下部ゲート導電層の形成段階は、
前記半導体基板の上部に多結晶シリコン層を形成する段階と、
前記多結晶シリコン層の上部にシリコンゲルマニウムを含む層を形成する段階と、
前記半導体基板に熱処理工程を行なって前記層にドーパントを拡散させる段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記層を形成する段階は、ゲルマニウムでドーピングされたシリコン層を積層する段階を含むものの、前記熱処理工程で前記シリコン層のドーパントを前記多結晶シリコン層に拡散させて前記層を前記多結晶シリコン層へ延長することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記層を形成する段階は、前記多結晶シリコン層にドーパントを注入する段階を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記下部ゲート導電層の形成段階は、
前記半導体基板の上部に第１のｐ＋多結晶シリコン層を形成する段階と、
前記第１のｐ＋多結晶シリコン層の上部にｐ＋ゲルマニウム多結晶シリコン層を形成する段階と、
前記ｐ＋ゲルマニウム多結晶シリコン層の上部に第２のｐ＋多結晶シリコン層を形成する段階と、
前記半導体基板に熱処理工程を行なってｐ＋多結晶シリコン層とｐ＋ゲルマニウム多結晶シリコン層を含む積層構造を形成する段階と、
を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、フィントランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
フィンチャンネルアレイトランジスタ（Fin-Channel-Array-Transistor：ＦＣＡＴ）において、フィンチャンネルトランジスタは三面ゲート（tri gate）がチャンネルを囲んだ形態のフィンチャンネル構造である。フィンチャンネル構造は、既存の製造技術から大きく外れないながらも３次元構造での製作が可能である。フィンチャンネル構造は、構造的な特徴のためゲート制御力が良好で、ショートチャンネル効果（Short Channel Effect：以下「ＳＣＥ」と記す）を低減させることができるので、ドレイン領域とソース領域との間の影響を最小化することができる。なお、フィンチャンネル構造はチャンネルドーピングの濃度を低下させることができ、これにより接合領域を通した漏れ電流を改善することができる。
フィンチャンネルトランジスタの下部ゲート電極がｐ＋ポリシリコン層で形成される。この場合、ｐ＋ポリシリコン層の仕事関数はｐ−シリコン基板の仕事関数よりさらに大きいため、フィンチャンネルトランジスタがＯＦＦ状態でドレイン領域に「１」状態の電圧があるとき、ゲート誘導ドレイン漏れ（Gate Induced Drain Leakage：以下「ＧＩＤＬ」と記す）現象によるドレイン領域の漏れ電流が増加する。したがって、ＤＲＡＭセルの格納電極に格納されている「１」状態の資料が損失され易く、ＤＲＡＭのリフレッシュ特性が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、フィントランジスタを備えた半導体素子に関するものである。本発明の一実施形態によれば、フィントランジスタはｐ＋多結晶シリコン層とｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層を含んだ積層構造を含む。したがって、本発明に係るフィンゲートはＧＩＤＬ効果を改善し、リフレッシュ特性を向上することができる。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に係る半導体素子は、
素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、リセスを埋め込むシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ）を含むゲート電極とを含む（但し、０＜Ｘ＜１、Ｘはゲルマニウム濃度である）。
本発明の他の実施形態に係る半導体素子の製造方法は、
半導体基板に素子分離構造を形成して活性領域を画成する段階と、素子分離構造の一部を選択食刻してフィン型活性領域を形成する段階と、フィン型活性領域の上部にシリコンゲルマニウム層（Ｓｉ１−ｘＧｅｘ）を含むゲート構造物を形成する段階とを含む（但し、０＜Ｘ＜１、Ｘはゲルマニウム濃度である）。
【発明の効果】
【０００５】
本発明に係る半導体素子及びその製造方法は、フィントランジスタの下部ゲート電極をｐ＋多結晶シリコン層とｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層の積層構造に形成して素子のＧＩＤＬ特性を改善することができるという効果がある。さらに、格納電極に格納された電荷の損失を減少させることができてＤＲＡＭ素子のリフレッシュ特性を改善することができるという利点がある。
【発明を実施するための最良の形態】
【０００６】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１は、本発明の一実施形態に係る半導体素子を示したレイアウトである。半導体素子は素子分離領域１２０により画成される活性領域１０１、リセスゲート領域１０３及びゲート領域１０５を含む。一方、以下でゲート領域１０５の長手方向を「垂直方向」に画成し、活性領域１０１の長手方向を「水平方向」に画成する。リセスゲート領域１０３は、ゲート領域１０５に重畳したところに位置する。リセスゲート領域１０３の一側の水平線幅はＦよりＤ（０≦Ｄ＜Ｆ／２）ほどさらに狭く示される。例えば、リセスゲート領域１０３の水平線幅はＦ−２Ｄに示される。
【０００７】
図２は、本発明の一実施形態に係る半導体素子を示した断面図等である。図２（i）は図１のI−I’に沿う断面図であり、図２（ii）は図１のII−II’に沿う断面図である。ゲート構造物２８０は、フィン型活性領域２３２を埋め込む下部ゲート電極２５０を第１の下部ゲート電極２５２と第２の下部ゲート電極２５４の積層構造で形成することを示す。このとき、第１の下部ゲート電極２５２はｐ＋多結晶シリコン層で形成し、第２の下部ゲート電極２５４はｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層で形成するのが好ましい。
【０００８】
さらに、下部ゲート電極２５０の上部は上部表面からＬ水準まで第２の下部ゲート電極２５４で形成され、下部ゲート電極２５０の下部は第１の下部ゲート電極２５２で形成されるのが好ましい（図２（ii）参照）。このとき、ｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層がｐ＋多結晶シリコン層より仕事関数が小さいため、ｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層とｐ＋多結晶シリコン層の積層構造はＧＩＤＬ特性を改善することができる。したがって、格納電極に格納された電荷の損失を減少させることができてＤＲＡＭ素子のリフレッシュ特性を改善することができる。さらに、フィン型活性領域２３２の上部表面（またはゲート絶縁膜２４０の上部表面）の下部に第２の下部ゲート電極２５４の深さはＨ１であるのが好ましい。さらに、深さＨ１は格納電極接合領域２８２及びビットライン接合領域２８４の深さＨ２より大きいか同じくするのが好ましい（図２参照）。
【０００９】
図３ａ〜図３ｇは、本発明の一実施形態に係る半導体素子の製造方法を示した断面図等である。図３ａ（i）〜図３ｇ（i）は図１のI−I’に沿う断面図等であり、図３ａ（ii）〜図３ｇ（ii）は図１のII−II’に沿う断面図等である。半導体基板３１０の上部にパッド酸化膜３１２及びパッド窒化膜３１４を形成する。パッド窒化膜３１４で感光膜（図示省略）を形成する。次に、素子分離マスク（図示省略）で感光膜を露光及び現像して素子分離領域を画成する感光膜パターン（図示省略）を形成する。以後、感光膜パターンを食刻マスクにパッド窒化膜３１４、パッド酸化膜３１２及び半導体基板３１０を所定厚さに食刻して図１に示した活性領域１０１を画成するトレンチ（図示省略）を形成する。感光膜パターンを除去する。その次に、トレンチを埋め込む素子分離用絶縁膜（図示省略）を形成する。パッド窒化膜３１４を露出するまで素子分離用絶縁膜を平坦化食刻して素子分離構造３２０を形成する。このとき、素子分離用絶縁膜に対する平坦化食刻工程はＣＭＰ（Chemical Mechanical Polishing）方法またはエッチバック（Etch-back）方法で行なうのが好ましい。
【００１０】
図３ｂに示されているように、素子分離構造３２０を選択食刻してその高さを低くする。パッド窒化膜３１４及びパッド酸化膜３１２を除去して半導体基板３１０を露出する。次に、露出した半導体基板３１０の上部に第１の酸化膜３２２を形成する。半導体基板３１０の上部に感光膜（図示省略）を形成する。以後、セル領域を露出するマスクで感光膜を露光及び現像して感光膜パターン（図示省略）を形成する。感光膜パターンをマスクにイオン注入工程を行なってセル及びチャンネルイオン注入領域（図示省略）を形成する。その後、感光膜パターンを除去する。全体構造物の上部にハードマスク層３２４を形成する。このとき、素子分離構造３２０に対する選択食刻工程は湿式食刻方法で行なうのが好ましい。さらに、パッド酸化膜３１２とパッド窒化膜３１４に対する除去工程は、湿式食刻方法で行なうのが好ましい。
【００１１】
図３ｃに示されているように、ハードマスク層３２４の上部に感光膜（図示省略）を形成する。リセスゲートマスク（図示省略）で感光膜を露光及び現像して図１に示したリセスゲート領域１０３を画成する感光膜パターン３２６を形成する。以後、感光膜パターン３２６を食刻マスクにハードマスク層３２４を食刻してその下部に第１の酸化膜３２２を露出する。次に、所定厚さの素子分離構造３２０を選択食刻してフィン型活性領域３３２を露出するリセス３３０を形成する。このとき、素子分離構造３２０の食刻時に露出した第１の酸化膜３２２を共に除去するのが好ましい。さらに、ハードマスク層３２６は非晶質炭素膜、ポリシリコン層、窒化膜及びこれらの組合せでなる一群から選択される何れか１つで形成するのが好ましい。
【００１２】
図３ｄに示されているように、ソフト食刻工程でリセス３３０に露出した半導体基板３１０とフィン型活性領域３３２の表面を丸くする。次に、表面が丸くなった半導体基板３１０とフィン型活性領域３３２に不純物イオンを注入してしきい値電圧調節用イオン注入領域（図示省略）を形成する。感光膜パターン３２６とハードマスク層３２４を除去する。以後、第１の酸化膜３２２を除去して半導体基板３１０を露出する。このとき、ソフト食刻工程は等方性食刻方法で行なうのが好ましい。さらに、第１の酸化膜３２２に対する除去工程は湿式食刻方法で行なうのが好ましい。
【００１３】
図３ｅに示されているように、フィン型活性領域３３２を含む露出した半導体基板３１０の上部表面にゲート絶縁膜３４０を形成する。次に、全体構造物の上部に下部ゲート導電層３５０を形成して最小のフィン型活性領域３３２を含むリセス３３０を埋め込む。以後、全体構造物の上部に感光膜（図示省略）を塗布し、セル領域を画成するマスク（図示省略）で感光膜を露光及び現像してセル領域を露出する感光膜パターン（図示省略）を形成する。感光膜パターンをマスクに下部ゲート導電層３５０にゲルマニウム（Ｇｅ）を含む不純物イオン注入工程３５８を行なう。本発明の一実施形態によれば、下部ゲート導電層３５０はｐ＋多結晶シリコン層で形成するのが好ましい。
【００１４】
本発明の他の実施形態によれば、フィン型活性領域３３２を含む露出した半導体基板３１０の上部表面にゲート絶縁膜３４０を形成する。全体構造物の上部にｐ＋多結晶シリコン層の下部ゲート導電層３５０を形成して最小フィン型活性領域３３２を含むリセス３３０を埋め込む。次に、下部ゲート導電層３５０をＣＭＰ方法やエッチバック方法で平坦化する。全体構造物の上部に感光膜（図示省略）を塗布する。以後、セル領域を画成するマスク（図示省略）で感光膜を露光及び現像してセル領域を露出する感光膜パターン（図示省略）を形成する。感光膜パターンをマスクに下部ゲート導電層３５０にゲルマニウム（Ｇｅ）を含む不純物イオン注入工程３５８を行なうこともできる。
【００１５】
図３ｆに示されているように、感光膜パターンを除去する。ゲルマニウム（Ｇｅ）を含む不純物イオンが注入された下部ゲート導電層３５０に熱処理工程を行なって注入されたゲルマニウム（Ｇｅ）イオンを拡散させる。このとき、下部ゲート導電層３５０は第１の下部ゲート導電層３５２と第２の下部ゲート導電層３５４の積層構造を形成する。次に、下部ゲート導電層３５０の上部に上部ゲート導電層３６０及びゲートハードマスク層３７０を形成する。
【００１６】
このとき、第１の下部ゲート導電層３５２はｐ＋多結晶シリコン層であり、第２の下部ゲート導電層３５４は注入されたゲルマニウム（Ｇｅ）イオンが拡散されてｐ＋多結晶シリコン層からｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層が形成されるのが好ましい。さらに、フィン型活性領域３３２の上部表面（またはゲート絶縁膜３４０の上部表面）の下の第２の下部ゲート導電層３５４の深さはＨ１であるのが好ましい。一方、深さＨ１は図３ｇに示した格納電極接合領域３８２とビットライン接合領域３８４の深さＨ２より大きいか同じくすることができる。上部ゲート導電層３６０とゲートハードマスク層３７０は第２の下部ゲート導電層３５４の上部に形成される。
【００１７】
このとき、第２の下部ゲート導電層３５４をＣＭＰ方法やエッチバック方法で平坦化することができる。さらに、上部ゲート導電層３６０はチタニウム窒化（ＴｉＮ）層、タングステン窒化（ＷＮ）層、タングステン（Ｗ）層、チタニウム（Ｔｉ）層、コバルト（Ｃｏ）層、チタニウムシリサイド（ＴｉＳｉｘ）層、タングステンシリサイド（ＷＳｉｘ）層、コバルトシリサイド（ＣｏＳｉｘ）層及びこれらの組合せでなる一群から選択される何れか１つで形成するのが好ましい。
【００１８】
図３ｇに示されているように、ゲートハードマスク層３７０の上部に感光膜（図示省略）を塗布する。図１に示したゲート領域１０５を画成するマスクで感光膜を露光及び現像して感光膜パターン（図示省略）を形成する。次に、感光膜パターンを食刻マスクにゲートハードマスク層３７０、上部ゲート導電層３６０及び下部ゲート導電層３５０をパターニングしてゲート構造物３８０を形成する。感光膜パターンを除去する。以後、イオン注入工程を行なってＬＤＤ領域とソース／ドレイン領域に用いられる格納電極接合領域３８２とビットライン接合領域３８４を形成する。このとき、格納電極接合領域３８２とビットライン接合領域３８４の深さはＨ２である。さらに、前述のような本発明は好ましい実施形態により記述されているが、前記の実施形態はその説明のためのものであり、制限するためのものではないことに注意しなければならない。
【００１９】
図４ａ及び図４ｂは、本発明の他の実施形態に係る半導体素子の製造方法を示した断面図等である。特に、図４ａ及び図４ｂは図３ｅ及び図３ｆを形成するための半導体素子の製造方法を示した断面図等である。フィン型活性領域４３２を含む露出した半導体基板４１０の上部表面にゲート絶縁膜４４０を形成する。次に、全体構造物の上部に第１の下部ゲート導電層４５２を形成してフィン型活性領域４３２を含むリセス（図示省略）を埋め込む。第１の下部ゲート導電層４５２をＣＭＰ方法やエッチバック方法で平坦化する。以後、第１の下部ゲート導電層４５２の上部に不純物がドーピングされた第２の下部ゲート導電層４５４を形成する。このとき、第１の下部ゲート導電層４５２はｐ＋多結晶シリコン層で形成し、第２の下部ゲート導電層４５４はｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層で形成するのが好ましい。
【００２０】
図４ｂに示されているように、第２の下部ゲート導電層４５４に熱処理工程を行なってドーピングされた不純物を下部に拡散させる。第２の下部ゲート導電層４５４はフィン型活性領域４３２の上部表面（またはゲート絶縁膜４４０の上部表面）の下の水準Ｌまで拡散される。このとき、下部ゲート導電層４５０はｐ＋多結晶シリコン層とｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層の積層構造で画成される。次に、下部ゲート導電層４５０の上部に上部ゲート導電層４６０及びゲートハードマスク層４７０を形成する。このとき、Ｈ１は図３ｇに示された格納電極接合領域３８２とビットライン接合領域３８４の深さＨ２より大きいか同じくすることができる。
【００２１】
図５ａ及び図５ｂは、本発明の他の実施形態に係る半導体素子の製造方法を示した断面図等である。特に、図５ａ及び図５ｂは図３ｅ及び図３ｆを形成するための半導体素子の製造方法を示した断面図等である。フィン型活性領域５３２を含む露出した半導体基板５１０の上部表面にゲート絶縁膜５４０を形成する。次に、全体構造物の上部に第１の下部ゲート導電層５５２を形成してフィン型活性領域５３２を含むリセス（図示省略）を埋め込む。第１の下部ゲート導電層５５２をＣＭＰ方法やエッチバック方法で平坦化する。以後、第１の下部ゲート導電層５５２の上部に不純物がドーピングされた第２の下部ゲート導電層５５４を形成する。第２の下部ゲート導電層５５４の上部に第３の下部ゲート導電層５５６を形成する。このとき、第１の下部ゲート導電層５５２と第３の下部ゲート導電層５５６はｐ＋多結晶シリコン層で形成し、第２の下部ゲート導電層５５４はｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層で形成するのが好ましい。
【００２２】
図５ｂに示されているように、下部ゲート導電層５５０に熱処理工程を行なって第２の下部ゲート導電層５５４にドーピングされた不純物イオンを拡散させ、下部ゲート導電層５５０の上部表面からＨ１まで第２の下部ゲート導電層５５４を形成するようにする。このとき、下部ゲート導電層５５０はｐ＋多結晶シリコン層とｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層の積層構造で画成される。次に、下部ゲート導電層５５０の上部に上部ゲート導電層５６０及びゲートハードマスク層５７０を形成する。このとき、Ｈ１は図３ｇに示された格納電極接合領域３８２とビットライン接合領域３８４の深さＨ２と同じかまたは大きくすることができる。
【００２３】
図６は、ｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層においてゲルマニウム濃度（Ｘ）に伴うｐ＋多結晶シリコン層との仕事関数の差を示す実験図であり、「IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.47，No.4，April，2000，pp 848-855」を引用する。ゲルマニウム（Ｇｅ）分子濃度（Ｘ）が０の場合（即ち、Ｘ＝０）は、ｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層がｐ＋多結晶シリコン層である場合で、ｐ＋多結晶シリコン層との仕事関数の差がなく、ゲルマニウム濃度（Ｘ）の増加に伴いその差が大きくなることを見ることができる。
【００２４】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る半導体素子のレイアウトである。
【図２】本発明の一実施形態に係る半導体素子の断面図である。
【図３ａ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｂ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｃ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｄ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｅ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｆ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図３ｇ】本発明の一実施形態に係る半導体素子の製造方法を示す断面図である。
【図４ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ａ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５ｂ】本発明のさらに他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６】ｐ＋多結晶シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ）層においてゲルマニウムモル濃度（Ｘ）に伴うｐ＋多結晶シリコン層との仕事関数を示すグラフである。
【符号の説明】
【００２６】
１０１    活性領域
１０３    リセスゲート領域
１０５    ゲート領域
１２０    素子分離領域
２３２、３３２、４３２、５３２    フィン型活性領域
２４０、３４０、４４０、５４０    ゲート絶縁膜
２５０    下部ゲート電極
２５２    第１の下部ゲート電極
２５４    第２の下部ゲート電極
２８０    ゲート構造物
２８２、３８２    格納電極接合領域
２８４、３８４    ビットライン接合領域
３１０、５１０    半導体基板
３１２    パッド酸化膜
３１４    パッド窒化膜
３２０    素子分離構造
３２２    第１の酸化膜
３２４    ハードマスク層
３２６    感光膜パターン
３３０    リセス
３５０、４５０、５５０    下部ゲート導電層
３５２、４５２、５５２    第１の下部ゲート導電層
３５４、４５４、５５４    第２の下部ゲート導電層
３５８    不純物イオン注入工程
３６０、４６０、５６０    上部ゲート導電層
３７０、４７０、５７０    ゲートハードマスク層
５５６    第３の下部ゲート導電層
【図１】
2008263162.tif 000003
【図２】
2008263162.tif 000004
【図３ａ】
2008263162.tif 000005
【図３ｂ】
2008263162.tif 000006
【図３ｃ】
2008263162.tif 000007
【図３ｄ】
2008263162.tif 000008
【図３ｅ】
2008263162.tif 000009
【図３ｆ】
2008263162.tif 000010
【図３ｇ】
2008263162.tif 000011
【図４ａ】
2008263162.tif 000012
【図４ｂ】
2008263162.tif 000013
【図５ａ】
2008263162.tif 000014
【図５ｂ】
2008263162.tif 000015
【図６】
2008263162.tif 000016