(57)【要約】【課題】スキャンテストモード時に複数のシフトレジスタが構成される半導体集積回路装置において、各外部出力端子間の遅延時間のばらつきを少なくでき、テスト時間の短縮が可能となる半導体集積回路装置を提供する。【解決手段】ＰＡＤセル１と出力端子セル２からなる第１の外部出力端子と、ＰＡＤセル６と出力端子セル７からなる第２の外部出力端子とを互いに隣接するように配置し、第２の外部出力端子の出力電流能力を第１の外部出力端子よりも高く設定する。ノーマルモード時においては、第１の外部出力端子から外部へ信号を転送し、第２の外部出力端子は動作させず、スキャンテストモード時においては、高い出力電流能力を有する第２の外部出力端子からテスト結果信号を外部へ転送し、第１の外部出力端子は動作させない構成とする。【選択図】図１
2008203161.tif 000002
【特許請求の範囲】
【請求項１】
スキャンテスト回路を備えた半導体集積回路装置であって、
スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、
ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動して外部へ転送可能に構成された第１の外部出力端子と、
前記第１の外部出力端子の出力電流能力よりも高い出力電流能力を有し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して外部へ転送可能に構成された第２の外部出力端子と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
スキャンテスト回路を備えた半導体集積回路装置であって、
スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、
ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して、外部へ転送可能に構成された第１の外部出力端子と、
前記第１の外部出力端子の出力電流能力よりも高い出力電流能力を有し、スキャンテストモード時に前記最終段のフリップフロップから出力された信号を駆動して外部へ転送可能に構成された第２の外部出力端子と、を備え、
スキャンテストモード時に前記第１の外部出力端子および前記第２の外部出力端子から外部への信号転送が可能に構成されていることを特徴とする半導体集積回路装置。
【請求項３】
スキャンテスト回路を備えた半導体集積回路装置であって、
スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、
ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して、外部へ転送可能に構成された複数の外部出力端子と、
スキャンテストモード時に前記各外部出力端子間を接続するスイッチと、を備え、
スキャンテストモード時に前記外部出力端子のうちの任意の一つに、前記スイッチを介して、他の前記外部出力端子にて駆動された信号が供給され、その前記外部出力端子から外部への信号転送が可能に構成されていることを特徴とする半導体集積回路装置。
【請求項４】
スキャンテスト回路を備えた半導体集積回路装置であって、
スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、
ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して、外部へ転送可能に構成された複数の外部出力端子と、
前記複数の外部出力端子にわたって設けられた供給信号線と、
前記各外部出力端子内に設けられ、前記各外部出力端子と前記供給信号線との接続を制御するスイッチと、を備え、
スキャンテストモード時に前記スイッチにより前記供給信号線を介して接続された少なくとも２つの前記外部出力端子から外部への信号転送が可能に構成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１ないし４のいずれかに記載の半導体集積回路装置であって、スキャンテストモード時に複数のシフトレジスタが構成され、スキャンテストモード時に同一の出力電流能力で各外部出力端子から外部への信号転送が可能に構成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１ないし５のいずれかに記載の半導体集積回路装置であって、スキャンテストモード時に外部へ信号を転送可能な外部出力端子の前段にデータ保持回路を備え、スキャンテストモード時に同一の出力タイミングで各外部出力端子から外部への信号転送が可能に構成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテスト回路を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
スキャンテストモード時に半導体集積回路装置内の複数のフリップフロップをシフトレジスタのように連結して外部入力端子からテスト信号を入力し、テスト結果をシフトレジスタ化したフリップフロップから呼び出す方式のスキャンテスト回路は、図７（ａ）に示すように、スキャンテストモード時に、使用するフリップフロップ群を直列に接続してシフトレジスタを構成して、初段のフリップフロップに外部入力端子から入力されたテスト信号をシフトレジスタ動作で順送りする。このようにして、フリップフロップを目的の状態に設定し、各フリップフロップの状態をシフトレジスタ動作で最終段のフリップフロップから外部出力端子に取り出すことによってスキャンテストを行う（例えば、特許文献１参照）。
【０００３】
図７（ｂ）に従来の半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路における最終段のフリップフロップおよびスキャンテスト結果を示す信号（テスト結果信号）を外部へ転送する外部出力端子の構成を示す。
【０００４】
図７（ｂ）において、１０１はＬＳＩ外部に信号を転送するためのＰＡＤセル、１０２はＰＡＤセル１０１に接続する出力端子セル、１０３は出力端子セル１０２が備える出力バッファ、１０４は最終段のフリップフロップ、１０５は最終段のフリップフロップ１０４に接続する組み合わせ回路、１０６はノーマルモード時とスキャンテストモード時とで出力端子セル１０２の入力ポートの接続先を切り換えるセレクタである。
【０００５】
ここで、出力バッファ１０３の出力電流能力はノーマルモード時に使用する能力に設定されている。また、セレクタ１０６は、ノーマルモード時に、出力端子セル１０２の入力ポートの接続先として組み合わせ回路１０５を選択し、スキャンテストモード時には、フリップフロップ１０４を選択する。
【０００６】
続いて、以上のように構成された従来のＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ１０４から出力された信号は、組み合わせ回路１０５およびセレクタ１０６を経由して出力端子セル１０２へ入力され、ＰＡＤセル１０１からＬＳＩ外部へ転送される。一方、スキャンテストモード時においては、最終段のフリップフロップ１０４から出力された信号は、セレクタ１０６を経由して出力端子セル１０２へ入力され、テスト結果信号となってＰＡＤセル１０１からＬＳＩ外部のテスタへ転送される。
【特許文献１】特開平９−１８４８７３（第４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来のスキャンテスト回路を備えた半導体集積回路装置には、以下の問題があった。すなわち、複数のシフトレジスタの最終段のフリップフロップに接続された外部出力端子からＬＳＩ外部へテスト結果信号を転送する際、各外部出力端子間に遅延時間のばらつきがあった。また、スキャンテストを行う場合には、各外部出力端子から出力される各テスト結果信号と期待値とを比較するタイミングを全ての外部出力端子に対して共通に設定しなければならなかった。したがって、１クロックの時間が短いと、各外部出力端子間に遅延時間のばらつきがあるため、各外部出力端子から出力される各テスト結果信号と期待値とを比較するタイミングを全ての外部出力端子に対して共通に設定することができず、そのため１クロックを長い時間に設定しなければならず、テスト時間の増大につながっていた。
【０００８】
本発明は、上記問題点に鑑み、各外部出力端子間の遅延時間のばらつきを少なくでき、テスト時間の短縮が可能となる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の請求項１記載の半導体集積回路装置は、スキャンテスト回路を備えた半導体集積回路装置であって、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動して外部へ転送可能に構成された第１の外部出力端子と、前記第１の外部出力端子の出力電流能力よりも高い出力電流能力を有し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して外部へ転送可能に構成された第２の外部出力端子と、を備えることを特徴とする。
【００１０】
本発明の請求項２記載の半導体集積回路装置は、スキャンテスト回路を備えた半導体集積回路装置であって、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して、外部へ転送可能に構成された第１の外部出力端子と、前記第１の外部出力端子の出力電流能力よりも高い出力電流能力を有し、スキャンテストモード時に前記最終段のフリップフロップから出力された信号を駆動して外部へ転送可能に構成された第２の外部出力端子と、を備え、スキャンテストモード時に前記第１の外部出力端子および前記第２の外部出力端子から外部への信号転送が可能に構成されていることを特徴とする。
【００１１】
本発明の請求項３記載の半導体集積回路装置は、スキャンテスト回路を備えた半導体集積回路装置であって、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して、外部へ転送可能に構成された複数の外部出力端子と、スキャンテストモード時に前記各外部出力端子間を接続するスイッチと、を備え、スキャンテストモード時に前記外部出力端子のうちの任意の一つに、前記スイッチを介して、他の前記外部出力端子にて駆動された信号が供給され、その前記外部出力端子から外部への信号転送が可能に構成されていることを特徴とする。
【００１２】
本発明の請求項４記載の半導体集積回路装置は、スキャンテスト回路を備えた半導体集積回路装置であって、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群と、ノーマルモード時に該半導体集積回路装置内部で生成された信号を駆動し、スキャンテストモード時に前記シフトレジスタの最終段のフリップフロップから出力された信号を駆動して、外部へ転送可能に構成された複数の外部出力端子と、前記複数の外部出力端子にわたって設けられた供給信号線と、前記各外部出力端子内に設けられ、前記各外部出力端子と前記供給信号線との接続を制御するスイッチと、を備え、スキャンテストモード時に前記スイッチにより前記供給信号線を介して接続された少なくとも２つの前記外部出力端子から外部への信号転送が可能に構成されていることを特徴とする。
【００１３】
本発明の請求項５記載の半導体集積回路装置は、請求項１ないし４のいずれかに記載の半導体集積回路装置であって、スキャンテストモード時に複数のシフトレジスタが構成され、スキャンテストモード時に同一の出力電流能力で各外部出力端子から外部への信号転送が可能に構成されていることを特徴とする。
【００１４】
本発明の請求項６記載の半導体集積回路装置は、請求項１ないし５のいずれかに記載の半導体集積回路装置であって、スキャンテストモード時に外部へ信号を転送可能な外部出力端子の前段にデータ保持回路を備え、スキャンテストモード時に同一の出力タイミングで各外部出力端子から外部への信号転送が可能に構成されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、スキャンテストモード時に複数のシフトレジスタが構成される半導体集積回路装置において、スキャンテストモード時に外部へ信号を転送する際の遅延時間を削減することができ、各外部出力端子間の遅延時間のばらつきを少なくでき、テスト時間の短縮およびテストコストの削減が可能となる。
【発明を実施するための最良の形態】
【００１６】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路の構成の一部を示す図であり、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群の最終段のフリップフロップ、およびスキャンテスト結果を示す信号（テスト結果信号）をＬＳＩ外部へ転送する外部出力端子の周辺の構成を示している。
【００１７】
なお、図示しないが、当該ＬＳＩでは、スキャンテストモード時に複数のシフトレジスタが構成される。当該ＬＳＩは、図１に示す２つの外部出力端子の組を各シフトレジスタごとに備えており、スキャンテストモード時に複数種類のテスト結果信号をテスタへ転送する。
【００１８】
図１において、１はＬＳＩ外部に信号を転送するためのＰＡＤセル、２はＰＡＤセル１に接続する出力端子セル、３は出力端子セル２が備える出力バッファ、４は最終段のフリップフロップ、５は最終段のフリップフロップ４に接続する組み合わせ回路、６はＬＳＩ外部に信号を転送するためのＰＡＤセル、７はＰＡＤセル６に接続する出力端子セル、８は出力端子セル７が備える出力バッファ、９はノーマルモードとスキャンテストモードを切り換える制御信号を伝達する制御信号線である。
【００１９】
ＰＡＤセル１と出力端子セル２からなる第１の外部出力端子において、出力バッファ３の出力電流能力はノーマルモード時に使用する能力に設定されている。一方、ＰＡＤセル６と出力端子セル７からなる第２の外部出力端子において、出力バッファ８の出力電流能力は、出力端子セル２が備える出力バファ３の出力電流能力よりも高く設定されている。また、これらの第１と第２の外部出力端子は互いに隣接するように配置されている。
【００２０】
また、出力端子セル２は、制御信号線９から伝達される制御信号に従い、ノーマルモード時にのみ駆動可能に構成されている。したがって、第１の外部出力端子は、ノーマルモード時にのみ、当該ＬＳＩ内部で生成された信号、すなわち組み合わせ回路５の出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００２１】
一方、出力端子セル７は、制御信号線９から伝達される制御信号に従い、スキャンテストモード時にのみ駆動可能に構成されている。したがって、第２の外部出力端子は、スキャンテストモード時にのみ、最終段のフリップフロップ４から出力された信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００２２】
続いて、以上のように構成された当該ＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ４から出力された信号は、組み合わせ回路５を経由して出力端子セル２へ入力されて、ＰＡＤセル１からＬＳＩ外部へ転送される。このとき、ＰＡＤセル６に接続している出力端子セル７は、制御信号線９から伝達される制御信号に従い、動作していない。
【００２３】
一方、スキャンテストモード時においては、最終段のフリップフロップ４から出力された信号は、出力端子セル７へ入力されて、テスト結果信号となってＰＡＤセル６からＬＳＩ外部のテスタへ転送される。このとき、ＰＡＤセル１に接続している出力端子セル２は、制御信号線９から伝達される制御信号に従い、動作していない。
【００２４】
以上のように、本実施の形態１では、ノーマルモード時に利用する外部出力端子と、それよりも高い出力電流能力を有する外部出力端子とを互いに隣接するように配置し、ノーマルモード時においては高い出力電流能力を有する外部出力端子は動作させず、スキャンテストモード時においては高い出力電流能力を有する外部出力端子からテスト結果信号を転送する構成とした。
【００２５】
これにより、本実施の形態１によれば、スキャンテストモード時のテスト結果信号が、高い出力電流能力を有する外部出力端子から出力されるので、テスト結果信号のなまりが解消され、テスト結果信号をＬＳＩ外部へ転送する際の遅延時間を小さくすることができる。したがって、スキャンテストモード時に、複数のシフトレジスタの最終段のフリップフロップに接続してＬＳＩ外部へテスト結果信号を転送可能に構成された各外部出力端子間の遅延時間のばらつきを少なくでき、シフト動作を高速化することができるので、テスト時間の短縮が可能となる。また、スキャンテストモード時に、各外部出力端子から同一の出力電流能力でＬＳＩ外部のテスタへテスト結果信号を転送する構成とすれば、テスト結果信号のばらつきをさらに抑えることができる。
【００２６】
（実施の形態２）
図２は本発明の実施の形態２に係る半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路の構成の一部を示す図であり、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群の最終段のフリップフロップ、およびスキャンテスト結果を示す信号（テスト結果信号）をＬＳＩ外部へ転送する外部出力端子の周辺の構成を示している。但し、前述した実施の形態１に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００２７】
なお、図示しないが、当該ＬＳＩでは、スキャンテストモード時に複数のシフトレジスタが構成される。当該ＬＳＩは、図２に示す２つの外部出力端子の組を各シフトレジスタごとに備えており、スキャンテストモード時に複数種類のテスト結果信号をテスタへ転送する。
【００２８】
図２において、１０はノーマルモード時とスキャンテストモード時とで出力端子セル２および出力端子セル７の入力ポートの接続先を切り換えるセレクタである。セレクタ１０は、ノーマルモード時には組み合わせ回路５の出力信号を出力端子セル２および出力端子セル７の入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４の出力信号を出力端子セル２および出力端子セル７の入力ポートへ出力する。なお、この実施の形態２では、ＰＡＤセル１と出力端子セル２からなる第１の外部出力端子は、ノーマルモード時に当該ＬＳＩ内部で生成された信号、すなわち組み合わせ回路５の出力信号を駆動し、スキャンテストモード時に最終段のフリップフロップ４の出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００２９】
続いて、以上のように構成された当該ＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ４から出力された信号は、組み合わせ回路５およびセレクタ１０を経由して出力端子セル２へ入力されて、ＰＡＤセル１からＬＳＩ外部へ転送される。このとき、ＰＡＤセル６に接続している出力端子セル７は、制御信号線９から伝達される制御信号に従い、動作していない。
【００３０】
一方、スキャンテストモード時においては、最終段のフリップフロップ４から出力された信号は、セレクタ１０を経由して出力端子セル２および出力端子セル７へ入力されて、ＰＡＤセル１およびＰＡＤセル６からＬＳＩ外部のテスタへ転送される。テスタは、ＰＡＤセル１とＰＡＤセル６から転送された２つの信号を重畳し、その重畳した信号をテスト結果信号として取り扱う。
【００３１】
以上のように、本実施の形態２では、ノーマルモード時に利用する外部出力端子と、それよりも高い出力電流能力を有する外部出力端子とを互いに隣接するように配置し、ノーマルモード時においては高い出力電流能力を有する外部出力端子は動作させず、スキャンテストモード時においては高い出力電流能力を有する外部出力端子とノーマルモード時に利用する外部出力端子から同時に同じテスト結果を示す信号（但し、電流能力は異なる）をＬＳＩ外部へ転送する構成とした。
【００３２】
これにより、本実施の形態２によれば、スキャンテストモード時に、２つの外部出力端子から同じテスト結果を示す信号（但し、電流能力は異なる）を同時に出力することが可能となり、その２つのテスト結果信号をテスタ側で重畳すれば、テスタで取り扱うテスト結果信号の電流能力を高めることができ、テスタで取り扱うテスト結果信号のなまりが解消され、テスト結果信号をＬＳＩ外部へ転送する際の遅延時間を小さくすることができる。したがって、スキャンテストモード時に、複数のシフトレジスタの最終段のフリップフロップに接続してＬＳＩ外部へテスト結果信号を転送可能に構成された各外部出力端子間の遅延時間のばらつきを少なくでき、シフト動作を高速化することができるので、テスト時間の短縮が可能となる。また、スキャンテストモード時に、各第１の外部出力端子から同一の出力電流能力でＬＳＩ外部のテスタへ信号を転送し、各第２の外部出力端子から同一の出力電流能力でＬＳＩ外部のテスタへ信号を転送する構成とすれば、テスト結果信号のばらつきをさらに抑えることができる。
【００３３】
なお、本実施の形態２では、出力端子セル７の出力バッファ８の出力電流能力が、出力端子セル２の出力バッファ３の出力電流能力よりも高い場合について説明したが、出力端子セル７の出力バッファ８の出力電流能力は、出力端子セル２の出力バッファ３の出力電流能力以上であればよい。
【００３４】
（実施の形態３）
図３（ａ）は本発明の実施の形態３に係る半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路の構成の一部を示す図であり、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群の最終段のフリップフロップ、およびスキャンテスト結果を示す信号（テスト結果信号）をＬＳＩ外部へ転送する外部出力端子の周辺の構成を示している。但し、前述した実施の形態１、２に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００３５】
なお、図示しないが、当該ＬＳＩでは、スキャンテストモード時に複数のシフトレジスタが構成される。当該ＬＳＩは、図３に示す２つの外部出力端子の組を各シフトレジスタごとに備えており、スキャンテストモード時に複数種類のテスト結果信号をテスタへ転送する。
【００３６】
図３（ａ）において、１ａ、１ｂはＬＳＩ外部に信号を転送するためのＰＡＤセル、２ａ、２ｂはＰＡＤセル１ａ、１ｂに接続する出力端子セル、３ａ、３ｂは出力端子セル２ａ、２ｂが備える出力バッファ、１１ａ、１１ｂはノーマルモード時とスキャンテストモード時とで出力端子セル２ａ、２ｂの入力ポートの接続先を切り換えるセレクタ、１２ａ、１２ｂはノーマルモード時にＬＳＩ外部へ転送する信号をセレクタ１１ａ、１１ｂへ伝達する信号線、１３はスキャンテストモード時に出力端子セル２ａと出力端子セル２ｂとを接続するアナログスイッチである。
【００３７】
ＰＡＤセル１ａ、１ｂと出力端子セル２ａ、２ｂからなる外部出力端子において、出力バッファ３ａ、３ｂの出力電流能力はノーマルモード時に使用する能力に設定されている。また、これらの外部出力端子は互いに隣接するように配置されている。
【００３８】
また、ＰＡＤセル１ａと出力端子セル２ａからなる外部出力端子は、ノーマルモード時に、当該ＬＳＩ内部で生成された信号（組み合わせ回路５の出力信号）を駆動し、スキャンテストモード時に、最終段のフリップフロップ４の出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００３９】
一方、ＰＡＤセル１ｂと出力端子セル２ｂからなる外部出力端子は、ノーマルモード時に、当該ＬＳＩ内部で生成された信号を駆動し、スキャンテストモード時に、最終段のフリップフロップ４の出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００４０】
セレクタ１１ａは、制御信号線９から伝達される制御信号に従い、ノーマルモード時には、信号線１２ａにより伝達された組み合わせ回路５の出力信号を出力端子セル２ａの入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４の出力信号を出力端子セル２ａの入力ポートへ出力する。
【００４１】
同様に、セレクタ１１ｂは、制御信号線９から伝達される制御信号に従い、ノーマルモード時には、信号線１２ｂにより伝達された信号を出力端子セル２ｂの入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４の出力信号を出力端子セル２ｂの入力ポートへ出力する。なお、セレクタ１１ｂにはセレクタ１１ａを経由して制御信号線９が接続されている。
【００４２】
アナログスイッチ１３は、制御信号線９から伝達される制御信号に従い、スキャンテストモード時にはＯＮ状態となって出力端子セル２ａと出力端子セル２ｂとを接続する。一方、ノーマルモード時にはＯＦＦ状態となり、出力端子セル２ａと出力端子セル２ｂとの間を切断する。
【００４３】
続いて、以上のように構成された当該ＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ４から出力された信号は、組み合わせ回路５、信号線１２ａ、およびセレクタ１１ａを経由して出力端子セル２ａへ入力される。また、信号線１２ｂにより伝達された信号は、セレクタ１１ｂを経由して出力端子セル２ｂへ入力される。このときアナログスイッチ１３はＯＦＦ状態であり、出力端子セル２ａと出力端子セル２ｂとの間は切断されている。したがって、ノーマルモード時においては、ＰＡＤセル１ａとＰＡＤセル１ｂから異なる信号がＬＳＩ外部へ転送される。
【００４４】
一方、スキャンテストモード時においては、最終段のフリップフロップ４から出力された信号は、セレクタ１１ａ、１１ｂにより出力端子セル２ａ、２ｂへ入力される。また、このときアナログスイッチ１３はＯＮ状態であり、出力端子セル２ａと出力端子セル２ｂとは接続されている。したがって、テスタをＰＡＤセル１ａとＰＡＤセル１ｂのいずれか一方に接続しておけば、テスト結果信号が、ノーマルモード時にＬＳＩ外部へ信号を転送するときよりも大きな電流で、ＬＳＩ外部のテスタへ転送される。
【００４５】
以上のように、本実施の形態３では、ノーマルモード時においては各外部出力端子から異なる信号をＬＳＩ外部へ転送する。一方、スキャンテストモード時においては、隣接する外部出力端子間をアナログスイッチで接続することにより、外部出力端子のうちの任意の一つに、他の外部出力端子にて駆動された信号を供給して、テスト結果信号が、ノーマルモード時にＬＳＩ外部へ信号を転送するときよりも大きな電流で、ＬＳＩ外部のテスタへ転送されるように構成した。
【００４６】
これにより、本実施の形態３によれば、スキャンテストモード時のテスト結果信号が、ノーマルモード時にＬＳＩ外部へ信号を転送するときよりも大きな電流で、ＬＳＩ外部のテスタへ転送されるので、テスト結果信号のなまりが解消され、テスト結果信号をＬＳＩ外部へ転送する際の遅延時間を小さくすることができる。したがって、スキャンテストモード時に、複数のシフトレジスタの最終段のフリップフロップに接続してＬＳＩ外部へテスト結果信号を転送可能に構成された各外部出力端子間の遅延時間のばらつきを少なくでき、シフト動作を高速化することができるので、テスト時間の短縮が可能となる。また、スキャンテストモード時に、各外部出力端子から同一の出力電流能力でＬＳＩ外部のテスタへテスト結果信号を転送する構成とすれば、テスト結果信号のばらつきをさらに抑えることができる。
【００４７】
なお、本実施の形態３では２つの外部出力端子を利用した場合について説明したが、３つ以上の外部出力端子を利用してもよい。図３（ｂ）に３つの外部出力端子を利用する場合の構成の一例を示す。
【００４８】
図３（ｂ）において、１ｃはＬＳＩ外部に信号を転送するためのＰＡＤセル、２ｃはＰＡＤセル１ｃに接続する出力端子セル、３ｃは出力端子セル２ｃが備える出力バッファ、１１ｃはノーマルモード時とスキャンテストモード時とで出力端子セル２ｃの入力ポートの接続先を切り換えるセレクタ、１２ｃはノーマルモード時にＬＳＩ外部へ転送する信号をセレクタ１１ｃへ伝達する信号線、１３ａ、１３ｂはスキャンテストモード時に出力端子セル２ａ〜２ｃ間を接続するアナログスイッチである。
【００４９】
ＰＡＤセル１ｃと出力端子セル２ｃからなる外部出力端子において、出力バッファ３ｃの出力電流能力はノーマルモード時に使用する能力に設定されている。また、ＰＡＤセル１ａと出力端子セル２ａからなる外部出力端子と、ＰＡＤセル１ｂと出力端子セル２ｂからなる外部出力端子と、ＰＡＤセル１ｃと出力端子セル２ｃからなる外部出力端子は互いに隣接するように配置されている。
【００５０】
また、ＰＡＤセル１ｃと出力端子セル２ｃからなる外部出力端子は、ノーマルモード時に、当該ＬＳＩ内部で生成された信号を駆動し、スキャンテストモード時に、最終段のフリップフロップ４の出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００５１】
セレクタ１１ｃは、制御信号線９から伝達される制御信号に従い、ノーマルモード時には、信号線１２ｃにより伝達された信号を出力端子セル２ｃの入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４の出力信号を出力端子セル２ｃの入力ポートへ出力する。なお、セレクタ１１ａにはセレクタ１１ｃを経由して制御信号線９が接続されている。
【００５２】
アナログスイッチ１３ａ、１３ｂは、制御信号線９から伝達される制御信号に従い、スキャンテストモード時にはＯＮ状態となって出力端子セル２ａ〜２ｃ間を接続し、ノーマルモード時にはＯＦＦ状態となって出力端子セル２ａ〜２ｃ間を切断する。
【００５３】
続いて、以上のように構成された当該ＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ４から出力された信号は、組み合わせ回路５、信号線１２ａ、およびセレクタ１１ａを経由して出力端子セル２ａへ入力される。また、信号線１２ｂ、１２ｃにより伝達された信号は、セレクタ１１ｂ、１１ｃを経由して出力端子セル２ｂ、２ｃへ入力される。このときアナログスイッチ１３ａ、１３ｂはＯＦＦ状態であり、出力端子セル２ａ〜２ｃ間は切断されている。したがって、ノーマルモード時においては、各ＰＡＤセル１ａ〜１ｃから異なる信号がＬＳＩ外部へ転送される。
【００５４】
一方、スキャンテストモード時においては、最終段のフリップフロップ４から出力された信号は、セレクタ１２ａ〜１２ｃにより出力端子セル２ａ〜２ｃへ入力される。また、このときアナログスイッチ１３ａ、１３ｂはＯＮ状態であり、出力端子セル２ａ〜２ｃ間は接続されている。したがって、テスタをＰＡＤセル１ａ〜１ｃのいずれかに接続しておけば、テスト結果信号が、ノーマルモード時にＬＳＩ外部へ信号を転送するときよりも大きな電流で、ＬＳＩ外部のテスタへ転送される。
【００５５】
（実施の形態４）
図４は本発明の実施の形態４に係る半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路の構成の一部を示す図であり、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群の最終段のフリップフロップ、およびスキャンテスト結果を示す信号（テスト結果信号）をＬＳＩ外部へ転送する外部出力端子の周辺の構成を示している。但し、前述した実施の形態１〜３に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００５６】
なお、図示しないが、当該ＬＳＩでは、スキャンテストモード時に複数のシフトレジスタが構成される。当該ＬＳＩは、図４に示す３つの外部出力端子の組を各シフトレジスタごとに備えており、スキャンテストモード時に複数種類のテスト結果信号をテスタへ転送する。
【００５７】
図４において、１４は複数の外部出力端子にわたって設けられた供給信号線、１５ａ〜１５ｃは各外部出力端子の出力端子セル２ａ〜２ｃ内に設けられ、各出力端子セル２ａ〜２ｃと供給信号線１４との接続を制御するアナログスイッチ、１６ａ〜１６ｃはアナログスイッチ１５ａ〜１５ｃのＯＮ／ＯＦＦを制御する信号を伝達する信号線である。
【００５８】
図４に示すように、供給信号線１４は多段に設けられており、出力端子セル２ａ〜２ｃはアナログスイッチ１５ａ〜１５ｃを多段に備える。また、これらのアナログスイッチ１５ａ〜１５ｃは、信号線１６ａ〜１６ｃから伝達される制御信号に従ってＯＮ／ＯＦＦし、ＯＮ状態で出力端子セル２ａ〜２ｃを供給信号線１４に接続する。したがって、出力端子セル２ａ〜２ｃのうち、アナログスイッチがＯＮ状態となっている出力端子セル間が接続される。
【００５９】
続いて、以上のように構成された当該ＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ４から出力された信号は、組み合わせ回路５、信号線１２ａ、およびセレクタ１１ａを経由して出力端子セル２ａへ入力される。また、信号線１２ｂ、１２ｃにより伝達された信号は、セレクタ１１ｂ、１１ｃを経由して出力端子セル２ｂ、２ｃへ入力される。このときアナログスイッチ１５ａ〜１５ｃはＯＦＦ状態であり、出力端子セル２ａ〜２ｃ間は切断されている。したがって、ノーマルモード時においては、各ＰＡＤセル１ａ〜１ｃから異なる信号がＬＳＩ外部へ転送される。
【００６０】
一方、スキャンテストモード時においては、最終段のフリップフロップ４から出力された信号は、セレクタ１１ａ〜１１ｃを経由して出力端子セル２ａ〜２ｃへ入力される。また、このとき、例えば、出力端子セル２ａが備えるアナログスイッチ１５ａと出力端子セル２ｃが備えるアナログスイッチ１５ｃがＯＮ状態、出力端子セル２ｂが備えるアナログスイッチ１５ｂがＯＦＦ状態となっている場合、出力端子セル２ａと出力端子セル２ｃが接続され、ＰＡＤセル１ａとＰＡＤセル１ｃから同じ信号が同時にＬＳＩ外部のテスタへ転送される。テスタは、ＰＡＤセル１ａとＰＡＤセル１ｃから転送された２つの信号を重畳し、その重畳した信号をテスト結果信号として取り扱う。
【００６１】
以上のように、本実施の形態４では、複数の外部出力端子にわたって供給信号線を多重に配置し、各外部出力端子内に、各外部出力端子と供給信号線との接続を制御するアナログスイッチを設け、ノーマルモード時においては各外部出力端子から異なる信号をＬＳＩ外部へ転送し、スキャンテストモード時においてはアナログスイッチにより少なくとも２つの外部出力端子間を接続し、それらの外部出力端子から同時に同じ信号をＬＳＩ外部へ転送する構成とした。
【００６２】
これにより、本実施の形態４によれば、スキャンテストモード時に、隣接していない複数のＰＡＤセルから同じテスト結果信号を同時に出力することが可能となり、その複数のテスト結果信号をテスタ側で重畳すれば、テスタで取り扱うテスト結果信号の電流能力を高めることができ、テスタで取り扱うテスト結果信号のなまりが解消され、テスト結果信号をＬＳＩ外部へ転送する際の遅延時間を小さくすることができる。したがって、スキャンテストモード時に、複数のシフトレジスタの最終段のフリップフロップに接続してＬＳＩ外部へテスト結果信号を転送可能に構成された各外部出力端子間の遅延時間のばらつきを少なくでき、シフト動作を高速化することができるので、テスト時間の短縮が可能となる。また、スキャンテストモード時に、各外部出力端子から同一の出力電流能力でＬＳＩ外部のテスタへ信号を転送する構成とすれば、テスト結果信号のばらつきをさらに抑えることができる。
【００６３】
なお、本実施の形態４では、スキャンテストモード時に出力端子セル２ａと出力端子セル２ｃとを接続する場合について説明したが、無論、これに限らず、３つの出力端子セル２ａ〜２ｃのうちの任意の２つを接続することができる。また、３つの出力端子セル２ａ〜２ｃを全て接続してもよい。また、これらの３つの出力端子セルが、互いに隣接して配置されている場合に限られるものではない。また、ここでは、３つの外部出力端子を用いる場合について説明したが、２つ以上の外部出力端子を用いた構成であればよい。
【００６４】
（実施の形態５）
図５は本発明の実施の形態５に係る半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路の構成の一部を示す図であり、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群の最終段のフリップフロップ、およびスキャンテスト結果を示す信号（テスト結果信号）をＬＳＩ外部へ転送する外部出力端子の周辺の構成を示している。但し、前述した実施の形態１〜４に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００６５】
図５において、１ｄはＬＳＩ外部に信号を転送するためのＰＡＤセル、２ｄはＰＡＤセル１ｄに接続する出力端子セル、３ｄは出力端子セル２ｄが備える出力バッファである。また、４ａは一方のシフトレジスタの最終段のフリップフロップ、４ｄは他方のシフトレジスタの最終段のフリップフロップ、５ａはフリップフロップ４ａに接続する組み合わせ回路、５ｄはフリップフロップ４ｄに接続する組み合わせ回路である。また、１１ｄはノーマルモード時とスキャンテストモード時とで出力端子セル２ｄの入力ポートの接続先を切り換えるセレクタ、１２ｄはノーマルモード時にＬＳＩ外部へ転送する信号をセレクタ１１ｄへ伝達する信号線である。
【００６６】
ＰＡＤセル１ｄと出力端子セル２ｄからなる外部出力端子において、出力バッファ３ｄの出力電流能力は、出力バッファ３ａと出力バッファ３ｂの出力電流能力を足した能力に設定されている。また、ＰＡＤセル１ａと出力端子セル２ａからなる外部出力端子と、ＰＡＤセル１ｂと出力端子セル２ｂからなる外部出力端子と、ＰＡＤセル１ｄと出力端子セル２ｄからなる外部出力端子は互いに隣接するように配置されている。
【００６７】
また、ＰＡＤセル１ａと出力端子セル２ａからなる外部出力端子は、ノーマルモード時に、当該ＬＳＩ内部で生成された信号（組み合わせ回路５ａの出力信号）を駆動し、スキャンテストモード時に、最終段のフリップフロップ４ａの出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００６８】
また、ＰＡＤセル１ｂと出力端子セル２ｂからなる外部出力端子は、ノーマルモード時に、当該ＬＳＩ内部で生成された信号を駆動し、スキャンテストモード時に、最終段のフリップフロップ４ａの出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００６９】
また、ＰＡＤセル１ｄと出力端子セル２ｄからなる外部出力端子は、ノーマルモード時に、当該ＬＳＩ内部で生成された信号（組み合わせ回路５ｄの出力信号）を駆動し、スキャンテストモード時に、最終段のフリップフロップ４ｄの出力信号を駆動して、ＬＳＩ外部へ転送可能に構成されている。
【００７０】
セレクタ１１ａは、制御信号線９から伝達される制御信号に従い、ノーマルモード時には、信号線１２ａにより伝達された組み合わせ回路５ａの出力信号を出力端子セル２ａの入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４ａの出力信号を出力端子セル２ａの入力ポートへ出力する。なお、セレクタ１１ａにはセレクタ１１ｄを経由して制御信号線９が接続されている。
【００７１】
また、セレクタ１１ｂは、制御信号線９から伝達される制御信号に従い、ノーマルモード時には、信号線１２ｂにより伝達された信号を出力端子セル２ｂの入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４ａの出力信号を出力端子セル２ｂの入力ポートへ出力する。なお、セレクタ１１ｂにはセレクタ１１ａを経由して制御信号線９が接続されている。
【００７２】
セレクタ１１ｄは、制御信号線９から伝達される制御信号に従い、ノーマルモード時には、信号線１２ｄにより伝達された組み合わせ回路５ｄの出力信号を出力端子セル２ｄの入力ポートへ出力し、スキャンテストモード時にはフリップフロップ４ｄの出力信号を出力端子セル２ｄの入力ポートへ出力する。
【００７３】
続いて、以上のように構成された当該ＬＳＩの動作を説明する。ノーマルモード時においては、最終段のフリップフロップ４ａから出力された信号は、組み合わせ回路５ａ、信号線１２ａ、およびセレクタ１１ａを経由して出力端子セル２ａへ入力される。また、信号線１２ｂにより伝達された信号は、セレクタ１１ｂを経由して出力端子セル２ｂへ入力される。このときアナログスイッチ１３はＯＦＦ状態であり、出力端子セル２ａと出力端子セル２ｂとの間は切断されている。また、最終段のフリップフロップ４ｄから出力された信号は、組み合わせ回路５ｄ、信号線１２ｄ、およびセレクタ１１ｄを経由して出力端子セル２ｄへ入力される。したがって、ノーマルモード時においては、ＰＡＤセル１ａ、１ｂ、１ｄから異なる信号がＬＳＩ外部へ転送される。
【００７４】
一方、スキャンテストモード時においては、最終段のフリップフロップ４ａから出力された信号は、セレクタ１１ａ、１１ｂにより出力端子セル２ａ、２ｂへ入力される。また、このときアナログスイッチ１３はＯＮ状態であり、出力端子セル２ａと出力端子セル２ｂとは接続されている。したがって、テスタをＰＡＤセル１ａとＰＡＤセル１ｂのいずれか一方に接続しておけば、テスト結果信号が、出力バッファ３ａと出力バッファ３ｂの出力電流能力を足した大きさの電流で、ＬＳＩ外部のテスタへ転送される。また、最終段のフリップフロップ４ｄから出力された信号は、セレクタ１１ｄにより出力端子セル２ｄへ入力され、テスト結果信号となってＰＡＤセル１ｄから、出力バッファ３ａと出力バッファ３ｂの出力電流能力を足した大きさの電流で、ＬＳＩ外部のテスタへ転送される。
【００７５】
本実施の形態５によれば、スキャンテストモード時に、各外部出力端子から同一の出力電流能力でＬＳＩ外部のテスタへテスト結果信号を転送するので、テスト結果信号のばらつきを抑えることができる。したがって、シフト動作を高速化することができるので、テスト時間の短縮が可能となる。
【００７６】
なお、本実施の形態５では、スキャンテストモード時にシフトレジスタが２つ構成される場合について説明したが、スキャンテストモード時にシフトレジスタが３つ以上構成される場合も同様である。
【００７７】
（実施の形態６）
図６（ａ）は本発明の実施の形態６に係る半導体集積回路装置（ＬＳＩ）が備えるスキャンテスト回路の構成の一部を示す図であり、スキャンテストモード時にシフトレジスタを構成するフリップフロップ群の最終段のフリップフロップ、およびスキャンテスト結果を示す信号（テスト結果信号）をＬＳＩ外部へ転送する外部出力端子の周辺の構成を示している。但し、前述した実施の形態１〜５に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００７８】
なお、図示しないが、当該ＬＳＩでは、スキャンテストモード時に複数のシフトレジスタが構成される。当該ＬＳＩは、図６（ａ）に示す２つの外部出力端子の組を各シフトレジスタごとに備えており、スキャンテストモード時に複数種類のテスト結果信号をテスタへ転送する。
【００７９】
図６（ａ）において、１７はデータ保持回路である。このデータ保持回路１７の入力端子Ｄにはセレクタ１０の出力信号が入力される。また、クロック端子Ｇには、フリップフロップ４のクロック端子に入力されるスキャンクロック信号ＣＬＫの反転信号が入力される。また出力端子は、出力端子セル２および出力端子セル７の入力ポートに接続している。このデータ保持回路１７は、スキャンテストモード時にＬＳＩ外部へ信号を転送可能な外部出力端子の前段に配置されている。
【００８０】
続いて、以上のように構成された当該ＬＳＩの動作を、図６（ｂ）を用いて説明する。図６（ｂ）は当該ＬＳＩの動作を示すタイミングチャート図である。ノーマルモード時においては、データ保持回路１７の出力信号が出力端子セル２へ入力されて、ＰＡＤセル１からＬＳＩ外部へ転送される。なお、ノーマルモード時には、ＰＡＤセル６に接続している出力端子セル７は、制御信号線９から伝達される制御信号に従い、動作していない。以下、ノーマルモード時におけるデータ保持回路１７の出力信号について説明する。
【００８１】
ノーマルモード時において、最終段のフリップフロップ４から信号を転送するときは、スキャンクロック信号ＣＬＫは“Ｌ”レベルとなるので、データ保持回路１７のクロック端子Ｇは“Ｈ”レベルとなり、データ保持回路１７はデータ出力状態となる。したがって、データ保持回路１７の出力信号は、フリップフロップ４から出力され、組み合わせ回路５およびセレクタ１０を経由した信号“Ｄｂ”になっている。
【００８２】
一方、スキャンテストモード時においては、データ保持回路１７の出力信号が出力端子セル２および出力端子セル７へ入力されて、ＰＡＤセル１およびＰＡＤセル６からＬＳＩ外部のテスタへ転送される。テスタは、ＰＡＤセル１とＰＡＤセル６から転送された２つの信号を重畳し、その重畳した信号をテスト結果信号として取り扱う。以下、スキャンテストモード時におけるデータ保持回路１７の出力信号について説明する。
【００８３】
スキャンテストモードになると、まずＴ１においてスキャンクロック信号ＣＬＫが“Ｈ”レベルになり、データ保持回路１７のクロック端子Ｇは“Ｌ”レベルとなるので、データ保持回路１７の出力信号は、ノーマルモード時の出力信号“Ｄｂ”に保持される。
【００８４】
次に、Ｔ２においてスキャンクロック信号ＣＬＫが“Ｌ”レベルになると、データ保持回路１７のクロック端子Ｇは“Ｈ”レベルとなり、データ保持回路１７はデータ出力状態となる。したがって、データ保持回路１７の出力信号は、フリップフロップ４の出力信号（セレクタ１０の出力信号）である信号“Ｄ０”に変化する。
【００８５】
次に、Ｔ３においてスキャンクロック信号ＣＬＫが“Ｈ”レベルになると、データ保持回路１７のクロック端子Ｇは“Ｌ”レベルとなり、データ保持回路１７の出力信号は、信号“Ｄ０”に保持される。
【００８６】
次に、Ｔ４においてスキャンクロック信号ＣＬＫが“Ｌ”レベルになると、データ保持回路１７のクロック端子Ｇは“Ｈ”レベルとなり、データ保持回路１７はデータ出力状態となる。したがって、データ保持回路１７の出力信号は、フリップフロップ４の出力信号（セレクタ１０の出力信号）である信号“Ｄ１”に変化する。
【００８７】
スキャンテストモード時には、以上の動作を繰返す。したがって、スキャンテストモード時には、スキャンクロック信号ＣＬＫの反転信号で、すべての外部出力端子の出力タイミングが同時になる。したがって、複数のシフトレジスタの最終段のフリップフロップに接続してＬＳＩ外部へテスト結果信号を転送可能に構成された各外部出力端子間の遅延時間のばらつきを少なくでき、シフト動作を高速化することができるので、テスト時間の短縮が可能となる。
【産業上の利用可能性】
【００８８】
本発明に係る半導体集積回路装置によれば、スキャンテストモード時に外部へ信号を転送する際の遅延時間を削減することができ、スキャンテストモード時に複数のシフトレジスタが構成される半導体集積回路装置において、各外部出力端子間の遅延時間のばらつきを少なくでき、テスト時間の短縮およびテストコストの削減が可能となり、ＬＳＩテストに有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１に係る半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図
【図２】本発明の実施の形態２に係る半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図
【図３】本発明の実施の形態３に係る半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図
【図４】本発明の実施の形態４に係る半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図
【図５】本発明の実施の形態５に係る半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図
【図６】（ａ）は本発明の実施の形態６に係る半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図、（ｂ）は本発明の実施の形態６に係る半導体集積回路装置の動作を示すタイミングチャート図
【図７】（ａ）は従来の半導体集積回路装置が備えるスキャンテスト回路の概略構成図、（ｂ）は従来の半導体集積回路装置が備えるスキャンテスト回路の構成の一部を示す図
【符号の説明】
【００９０】
１、１ａ〜１ｄ、１０１      ＰＡＤセル
２、２ａ〜２ｄ、１０２      出力端子セル
３、３ａ〜３ｄ、１０３      出力バッファ
４、４ａ、４ｄ、１０４      最終段のフリップフロップ
５、５ａ、５ｄ、１０５      組み合わせ回路
６      ＰＡＤセル
７      出力端子セル
８      出力バッファ
９      制御信号線
１０      セレクタ
１１ａ〜１１ｄ      セレクタ
１２ａ〜１２ｄ      信号線
１３、１３ａ、１３ｂ      アナログスイッチ
１４      供給信号線
１５ａ〜１５ｃ      アナログスイッチ
１６ａ〜１６ｃ      信号線
１７      データ保持回路
１０６      セレクタ
【図１】
2008203161.tif 000003
【図２】
2008203161.tif 000004
【図３】
2008203161.tif 000005
【図４】
2008203161.tif 000006
【図５】
2008203161.tif 000007
【図６】
2008203161.tif 000008
【図７】
2008203161.tif 000009