(57)【要約】【課題】テスタ基板およびテスト装置を小型化・コンパクト化し、安価なプリント基板検査装置を得る。【解決手段】被検査基板１の全検査ランドとそれに接続するテスト端子を持ち被検査基板１の上または下に位置させるテスタ回路基板２４と、被検査基板１とテスタ回路基板２４との間に介在し検査ランドとテスト端子間を導通状態にするとともに測定ポイントを変換する測定ポイント変換治具２２と、テスト端子によって全検査ランドのうち一箇所の検査ランドのみに電気信号を与え他の検査ランドでの電気信号の有無を検出するテスタ回路と、を備え、テスタ回路は、電気信号を与える被検査プリント基板の検査ランドを切り換えながら他の検査ランドでの電気信号の有無を検出する動作を全検査ランドに渡って繰り返し、全検査ランド間の導通状態を検出してプリント基板パターンの切断と短絡を検査する。【選択図】図１
2008185444.tif 000002
【特許請求の範囲】
【請求項１】
被検査プリント基板の全検査ランドとそれに接続するテスト端子を持ち被検査プリント基板の上または下に位置させるテスタ回路基板と、
上記被検査プリント基板とテスタ回路基板との間に介在し上記検査ランドとテスト端子間を導通状態にするとともに測定ポイントを変換する測定ポイント変換治具と、
テスト端子を有しこのテスト端子によって全検査ランドのうち一箇所の検査ランドのみに電気信号を与え他の検査ランドでの電気信号の有無を検出するテスタ回路と、を備え、
上記テスタ回路は、電気信号を与える被検査プリント基板の検査ランドを切り換えながら他の検査ランドでの電気信号の有無を検出する動作を全検査ランドに渡って繰り返し、全検査ランド間の導通状態を検出することによってプリント基板パターンの切断と短絡の検査を行うプリント基板検査装置。
【請求項２】
テスタ回路は、電気信号を与える信号送出機能と電気信号の有無を検出する信号検出機能を併せ持つテスト端子を検査ランド数以上有し、全検査ランド間の導通状態を記憶するメモリーを有し、複数メモリー間でのデータの一致を検査する論理機能と、メモリー内容を外部へ送出する信号送出機能を備えている請求項１記載のプリント基板検査装置。
【請求項３】
信号送出機能として電源電圧に接続されたプルアップ抵抗と接地へのスイッチ機能を持つソース接地オープンドレーンの駆動回路と、信号検出機能として高入力インピーダンスで閾値を有する電圧検出回路、を持ち、
上記電圧検出回路は、任意の検査ランド一箇所のオープンドレーン駆動回路をオンして接地し、他の検査ランドをオフしてプルアップ抵抗を介し電源電圧を印加して全検査ランドの電圧を検出するように構成され、
オープンドレーン駆動回路をオンして接地させた検査ランドと導通状態にある全検査ランドの電圧は接地レベルに近い低電圧となり、上記ランドと非導通状態にある検査ランドの電圧はプルアップ抵抗による僅かな電圧降下のみによる電源電圧に近い高電圧となるという電子回路理論により、電圧検出回路で検出される電圧の高低によって接地オンした検査ランドと他の全検査ランドとの導通と非導通の状態を知り、接地オン検査を全検査ランドにつき繰り返し行なうことにより全検査ランド間の導通と非導通を知る請求項２記載のプリント基板検査装置。
【請求項４】
信号送出機能として電源電圧または接地電位のいずれかへのスイッチがオンとなるイネーブル状態と、どちらのスイッチもオフするディスエーブル状態を持つ３ステートのコンプリメンタリ駆動回路と、信号検出機能として高入力インピーダンスで閾値を有する電圧検出回路、を持ち、
上記電圧検出回路は、任意の検査ランド一箇所のコンプリメンタリ駆動回路をイネーブル状態として電源電圧と接地電位へ交互にオンさせ、他の検査ランドの３ステート駆動回路をディスエーブル状態として、全検査ランドの電圧を検出するように構成され、
電源電圧と接地電位へ交互にオンされるイネーブル状態の検査ランドと導通状態にある全検査ランドでは駆動回路によって交互にオンさせた電源電圧と接地電位と同一の時系列パターンの電位が現れ、上記ランドと非導通状態にある検査ランドの電圧は、ディスエーブルされたコンプリメンタリ駆動回路に接続されていることによって上記交互の時系列パターとは相関のない不定電位となり、駆動パターンと電圧検出回路で検出される電圧の時系列パターンの一致あるいは不一致によってイネーブル状態の検査ランドと他の全検査ランドとの導通と非導通の状態を知り、イネーブル検査ランドを全検査ランドにつき繰り返し行なうことにより全検査ランド間の導通と非導通の状態を知る請求項２記載のプリント基板検査装置。
【請求項５】
請求項３又は４記載のプリント基板検査装置において、請求項３又は４に記載されているテスタ回路と同一構造を持つ複数のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）又はＡＳＩＣ（特定用途向け集積回路）からなるチップに分割し、隣接するチップ間を、検査開始信号、駆動増加信号、駆動終了信号、検査終了信号、の制御信号とそれぞれの信号に対する確認応答信号を伝送するプリント基板検査装置。
【請求項６】
テスト端子と検査ランドの接続後に良品プリント基板から収集したネットリストと被検査プリント基板から収集したネットリストをそれぞれ別のメモリーに記憶させた、両者の比較よって被検査プリント基板の良否判定をすることにより、
全テスト端子数≧全検査ランド数
の条件を満たせば、検査チップの個々のテスト端子と被検査プリント基板の個々のランドとの接続を予め決定することなくプリント基板の良否判定をする請求項６記載のプリント基板検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品が実装される前のプリント基板（「裸基板」と称することがある）の状態が設計通り正規のパターン状態にあるか、つまり、オープンやショートがないかを検査するためのプリント基板検査装置に関するもので、装置本体の構造そのものと、チェッカーとして測定結果を良否判定する際のデータ処理・判定機能についての新手法を提供するものである。以下、このチェカーをＢＢＣ（ベアボードチェッカー＝Ｂａｒｅ  ｂｏａｒｄ  ｃｈｅｃｋｅｒ）という。
【背景技術】
【０００２】
市場に出回っているＢＢＣは現在概ね４種類の方法が主流である。第一番目の手法Ａとしては、所謂“ピン治具”と称される治具を用いる方法で、基板の各測定ポイントに位置的に接触が可能なように対応させたプローブピンを全測定箇所に剣山状態に植設したアタッチメント治具をそれぞれの測定基板ごとに専用に用意する方式である。あるいは被検査基板の測定ポイントを直接プロービングするのではなく、グリッド変換基板（「変換アダプター」と呼称されることもある）と異方性導電シートを対にしてこれを接触プローブピンの代わりに使用し、間接的に測定ポイント部を検出する方法等もある。その両方を含めて直接又は間接的に測定点を一括して接触・測定する方法がＡ手法である。この方式は、往々にして治具そのものが高額なものになってしまうという欠点があるが、測定時間が非常に短くて済むという長所もある。またこの手法では、最近実用化されている細密基板に対応するためにはプローブピンを細密に植設する必要があるが、細密基板に対応できるほどプローブピンを細密に植設することは困難になってきているという短所も抱えている。ただこの点に関しては、それぞれ種々の工夫・発明がなされつつあり、改良・改善がされてきている。
【０００３】
次に、Ｂ手法として、フライングプローバー方式（ＦＰ方式）がある。これは、接触子であるプローブが測定基板の平面上を、Ｘ−Ｙ方向の移動を繰り返しながら測定ポイントに接触し導通状態を検出する方法である。この方法は測定基板毎に治具等を必要としないという最大のメリットがあるが、その一方、測定時間が長くなるという欠点もある。ただ、試作品の検査、多品種少量品検査には、大いに有効で、マーケットシェアーも延びてきている。
【０００４】
このＡ及びＢの測定手法は原則的に「測定ポイント２点間の抵抗またはｏｎ／ｏｆｆ測定」をすることを基本に、これを必要な全測定ポイントにつき繰り返して行う方式であり、全測定ポイント（以下、これを「ノード」という）の中から必要な２点ノードを選択するのに、スキャナーあるいはフライングプローブピンを使う方式である。図２３はＡ手法による場合、図２４はＢ手法による場合であって、電気的測定手法に２点間抵抗測定法を採用しているときの、各機能部の相関関係を示している。図２３において、符号１は被検査プリント基板を、２は被検査プリント基板１の測定ポイントを吸い上げるプローブピン類を、３はケーブルを、４はコネクターＢを、５はコネクターＡを、６はケーブルを、７はスキャナーを、８は抵抗値測定器を、９はコンピュータをそれぞれ示している。図２４において、符号１は被検査プリント基板を、１１はフライングプローブを、１０はフライングプローブ１１の位置決め手段を、８は抵抗値測定器を、９はコンピュータをそれぞれ示している。
【０００５】
図２３、図２４に示すように、上記Ａ及びＢの測定手法は抵抗測定器８が重要な役割を果たしている。図２３に示す検査装置によれば、抵抗値測定器８は汎用性がある反面、抵抗値測定器８やスキャナー７等を繋ぐケーブル類とコネクター４，５などが必要で、装置の大型化、費用の高額化、コネクター等による接続の信頼性の低下等々の問題点を抱えている。
【０００６】
図２４に示すＦＰ方式では、測定のスピード化を図るため、２点間抵抗法に代わる方式として、静電容量法も開発されてきている。このテスト手法によれば、抵抗値測定器は不要であるが、コントローラーの指示通りに必要な測定ポイントにおいて順番に静電容量の測定をするという手順を経ることになる。静電容量法では、同一電路では一点のみの接触測定で、その電路のオープン・ショートテストが可能である。また、この静電容量法は、測定時間を短縮する手段として、複数対のプローブピン有した装置も存在するが、測定時間に関してユーザーの満足度はまだ不充分である。
【０００７】
第３番目のＣ手法としては、画像処理による外観検査方式ＡＯＩ（＝Ａｕｔｏｍａｔｅｄ  Ｏｐｔｉｃａｌ  Ｉｎｓｐｅｃｔｉｏｎ）が存在する。（あるいは、ＡＶＩ方式も存在する。）この方式は基板に生成されたパターンを画像的にデータ化し、処理判断をすることにより、オープン・ショートの合否判定をする方法である。この方法は非接触側定方式の類に属するが、基板毎の治具等は必要なく、よってランニングコストは不要に近い。また測定時間も短時間で済むというメリットがある。反面、スルーホール、インナービアー等あるいはビルドアップ基板のような内層間とのパターン接続の場合は、検査ができないという欠点がある。よって、実際に活用される場は、複数の基板を積層する前の内装シート基板段階での検査に用いられることが多い。
【０００８】
その他の手法Ｄとして、最近では更に技術が進み、またＣ手法とは異なった非接触方式が開発されている。この方法は測定回路のパターンに対応したアンテナの役目を果たす電極と、パターンの間に電磁界又は静電界を形成し、電磁センサーあるいは静電センサーを用いて測定し、その測定結果を判断する方式である。この方式の利点は細密パターンへの対応が可能ということである。非接触方式であるため、ＡＯＩ方式と同様、被測定基板の測定ポイントには瑕がつかないというメリットと、測定時間が短時間であるというメリットがある。しかし、治具代が非常に高価であるということと、分岐パターンの多い基板はチェックができないという欠点等がある。
【０００９】
以上のように、プリント基板チェッカー（ＢＢＣ）には色々な方法が存在するが、本発明は、大きく分類するとすれば、非接触方式のＣ，Ｄの類ではなく、Ａに近い測定ポイント接触方式に類するものである。しかし、先にも述べた通り、従来のＡあるいはＢの手法は、２点間抵抗測定法を基本原則としているが、本発明は、それと全く異質の発想による測定アルゴリズムを導入している。簡単にいえば、電気系テスタ部に二通りの測定・判定アルゴリズムを導入することにより、そして、それを市販のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）のみの構成によって測定を可能にしたものである。しかも、この方式により、電気系測定部（テスタ基板）を簡素化でき、結果として、従来の装置のＡ手法では必要不可欠であった各機能部へのワイヤリング結線処理を省略することができる。つまり、テスタ基板を被検査プリント基板の直上又は直下あるいはその近辺に設置可能という大きなメリットが生み出されることになり、装置の小型化、装置の低価格化、信頼性の向上、測定時間の短縮化、等々の改善を図ることが可能となった。
【００１０】
本発明は、２点間抵抗測定論理を用いないことは先に述べた通りである。その測定理論の概略を述べると、２種類の測定理論を導入している。第一番目の手法は、各測定ノードに与えた信号が、どのノード（測定点）に達しているか調べる方式で、オープンドレーン駆動回路を組むことにより、一つのノードをグランド短絡し、他の全ノードを弱いＶＣＣ（電源電圧）に駆動しておいて全ノードの電圧を調べる方法である。この測定で、電圧０のノードはグランドをしたノードと導通あり、電圧１のノードは導通なし、と判断し、グランド短絡するノードを変えてこの測定法を繰り返すことにより、全ノードの導通有り・無を知る方法である。導通テストのみを行なうわけであるが、電路同士でショートしている場合は、導通確認状態においてマスターデータとの相違が生じることが判明するため、結果的にショートの存在が判明できるのである。
【００１１】
また、第二番目の手法は、上記第一番目の手法が適用できない場合に適用する方法で、コンプリメンタリ駆動回路を組むことにより、特に半導体組み立て用インターポーザー基板（ＩＰ基板）の測定に有効になることが多いものである。一つの回路が多分岐している回路が存在する場合（測定の都合上、人為的に存在させる場合も含む）の測定アルゴリズムを導入したことである。第一番目の手法による回路理論では、一つのノードをグランド短絡した時に、グランド短絡しているオープンドレーン駆動回路に分岐している他のノードからプルアップ抵抗を通じて電流が流れ込む。市販のＩＣでは精々百ノード点からの流入であって問題はないが、それ以上となるとオープンドレーン駆動回路の最大許容電流をオーバーしてしまうことになってしまい、この回路理論を用いての検出ノード電圧の１又は０判定では測定に不確かさが生じることになる。つまり、第一番目の手法では、スイッチされるノードと絶縁されているノードは高インピーダンス状態で、電圧が不定になり、ノード電圧の高低判定では測定結果に不確かさが生じてしまう。よって、その場合の対策として、第二番目の手法による回路理論を導入することにしたのである。スイッチされるノードに一定電圧（電流）を与える代わりに、一定時系列パターンの高低電圧を与えれば、スイッチノードと導通あるノードでは同一の電圧パターンが、絶縁されたノードでは該パターンとは相関の無い電圧パターンが検出されるので、それをもって判定アルゴリズムとした測定手法である。以上二通りの測定回路アルゴリズムの詳細は後述する。
【００１２】
従来のこの種装置の電気系測定・処理方法として、本発明に類似するものは存在しない。敢えて挙げれば、本発明に用いるＦＰＧＡのデータ処理方式におけるフローが特許文献１に記載の技術に近いといえる。ただし、特許文献１記載の技術は一般的な電気的測定要素技術とＣＰＵ技術の働きを活用したものであり、本発明のように、測定結果の合否判定の全機能を全面的にＦＰＧＡデバイス（専用ＡＳＩＣを含む）のみに負わせるものではないという点で大きな相違があるといえる。
【００１３】
【特許文献１】特開平１０−１７０５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ＢＢＣに関しては大別して数種類の方式が存在することは前に述べた通りであるが、本発明はプローブピン治具あるいはそれと同じ働きをする測定ポイント一括接触方式を前提にしたものである。この一括接触治具方式は測定時間が短時間で済むというメリットが存在するため、量産品には現在も多く用いられているものの、市場における検査装置は高額なものであり、かつ非常に大型なものである。また被測定基板毎に準備する必要のある治具類も非常に高価なものとなっている。本発明は、これら従来技術の問題点を解決すること、つまり、装置の小型化・コンパクト化、低価格化及びランニングコストとしての治具の低価格化に焦点を当てている。
【００１５】
本発明は、発送の根幹である検査測定・判定理論が従来にない新手法によるもので、テスタ基板を小型・簡略化することができるようになったため、テスタ基板を被測定プリント基板の直上又は直下に位置させ、装置の小型化を図ることができたのである。本発明を従来の装置と対比させた場合の具体的改善内容の主なものは以下のとおりである。
【００１６】
（１）従来の一括接触治具方式では測定ポイントからの測定データ（測定信号）は、これをプローブピン（その他の方式も含めて）経由で電気系スキャナーへの伝達するためにワイヤー又はリード線が必要であった。しかし、測定ポイントは、数千ポイントあるいは１万ポイント以上になるケースは稀ではない。そして、測定ポイントと電気系テスタ又はスキャナー間は距離的に離れているのが通常で、それを接続するワイヤー又はリード線による結線・束線は相当大掛かりなものである。また、装置を製作する場合、このワイヤリング又はリード線接続は一般的にコネクターを介して行われるが、その作業工数は膨大なものになり、装置の大型化・高額化あるいは信頼性の低下の原因となっている。本発明は２点間抵抗測定法とは全く異質の測定理論と市販のＩＣチップを駆使することにより、テスタ基板およびテスト装置を小型化・コンパクト化し、しかも安価にユーザーに提供するものである。
【００１７】
（２）装置の小型化という点で、特に半導体用ＩＰ基板の検査に限定すると、従来の装置では、ＩＰ基板がストリップ状態になったものを検査する場合でも、相当大型の装置によってテストしなければならないのが普通であった。その点、本発明によれば、非常にコンパクトなデスクトップ形式の検査装置も実現可能である。
【００１８】
（３）従来の検査装置に用いられる治具は、測定対象ＩＰ基板毎にその仕様に合せたものを準備していたが、非常に高額なものであった。本発明は、治具という意味では、異種測定基板ごとの変換基板を製作する必要性はあるものの、装置本体はある意味でのユニバーサル機（測定部が簡素化されているため、測定ポイントの最大化対応が可能）としての要素を兼ね備えているため、その変換基板は非常に安価なもので対応することが可能である。この点、治具製作費用の節約という観点ばかりでなく、治具製作の難易性から、治具の部分的分割をせざるを得なかった従来の問題点からの解放にも貢献できると。治具を分割して測定することは、その分測定時間が余分に掛かることになるので、本発明は測定時間の短縮にも貢献できる。
【課題を解決するための手段】
【００１９】
本発明は、被検査プリント基板の全検査ランドとそれに接続するテスト端子を持ち被検査プリント基板の上または下に位置させるテスタ回路基板と、
上記被検査プリント基板とテスタ回路基板との間に介在し上記検査ランドとテスト端子間を導通状態にするとともに測定ポイントを変換する測定ポイント変換治具と、
テスト端子を有しこのテスト端子によって全検査ランドのうち一箇所の検査ランドのみに電気信号を与え他の検査ランドでの電気信号の有無を検出するテスタ回路と、を備え、
上記テスタ回路は、電気信号を与える被検査プリント基板の検査ランドを切り換えながら他の検査ランドでの電気信号の有無を検出する動作を全検査ランドに渡って繰り返し、全検査ランド間の導通状態を検出することによってプリント基板パターンの切断と短絡の検査を行うことを最も主要な特徴とする。
【００２０】
本発明は、従来の２点間抵抗測定法と全く異質の測定理論を展開することにより、測定系を非常に簡素化するという発想のものである。具体的には、テスタ回路は市販のＦＰＧＡ−ＩＣ又はそれに類するチップを基板に配置した簡単な構成で、前述の二通りの測定理論を運用し、そのテスタ基板の範囲内で検査を完結できるようにしたものである。つまり、ＢＢＣとしての検査装置のオープン・ショートに関する電気系による測定・判定機能は、ＦＰＧAを実装したＩＣ基板だけで処理できるようにしたものである。従来の装置では、スキャナー、抵抗値測定器、ケーブル、多端子コネクター、パソコン等々が必要になっているが、本発明にかかる装置ではそれを不要にすることができるため、装置そのものは至って簡単な電気系・メカ系によるハード構造とすることができる。
【発明の効果】
【００２１】
本発明によれば、以下のような効果を得ることができる。
（１）テスタ回路はＦＰＧＡのようなチップを用いて構成することができるので、装置が非常にコンパクトに、スマートに纏められる。従来の検査方式では、スキャナー、抵抗測定器、パーソナルコンピュータ（以下「ＰＣ」という）というような機能の異なる多くの機器から構成されており、それらを相互に接続するためにワイヤリング、コネクター等が必要であったが、本発明によれば、スキャナー、抵抗測定器、ＰＣなどに代えてＦＰＧＡなどのチップで構成することができ、安価な検査装置を得ることができる。
（２）機能の異なる多くの機器を用いる必要がないため、信頼性が高くなり、メンテナンス性が改善される。また、経年的に生じ易いワイヤリング接続不良は、修理に多くの時間とコストがかかるが、本発明によれば、このような問題から解放される。
（３）被測定基板が大型になり、測定ポイントが増加した場合は、ＦＰＧＡなどのチップを基板に追加増設できる構造とすることも可能であり、しかも測定装置に大幅な改造などの手間を掛けることなく、ワンタッチでチップを増設することができる。
（４）ストリップ形状のＩＰ基板の検査装置は非常に小型なものでよく、所謂「デスクトップマシン」とすることも可能となり、装置の設置面積を削減できる効果がある。
（５）変換基板の製作が簡単になり、その費用を低減することができる。これによって、検査装置のユニバーサル化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら本発明に係るプリント基板検査装置について説明する。
図１は本発明方式の概念説明図であり、図２は被測定プリント基板とテスタ部との接続関係を更に詳細に説明したものである。図１、図２において、符号１は被測定基板を示す。測定部であるテスタ回路基板２４、３４は図２に示すようにＦＰＧＡ２６を実装しており、被測定プリント基板１の測定ポイント２７は変換基板２２と２枚の異方性導電シート２１，２３を介してテスタ回路基板２４接続される構造になっている。図２に示す実施例では、テスタ回路基板２４に複数のＦＰＧＡ２６を実装しているが、ＦＰＧＡ２６を１個のみ実装することもありえる。図１に示すように、被測定プリント基板１の直上および直下にテスタ回路基板２４，３４を配置し、テスタ回路基板２４，３４を回路網解析器として機能させ測定判定機能を有する構造としている。
【００２３】
変換基板２２，３２は、被測定プリント基板１の測定ポイント位置を変換して目的に対応した位置に変換するものである。変換基板２２，３２を存在させる目的は、ＦＰＧＡ２６を実装するときの設計上の理由と、異種基板の測定に対してのテスタ部の汎用性を確保するためのもので、異種基板毎にそれに対応した変換基板を使い分けることになる。この方式の方がトータルランニングコスト的に有利である。この方式によって結果的にほとんどのワイヤリングは不要とすることができる。仮に、ＰＣ等を各種情報ディスプレイ用途のために具備させたとしても、その接続ケーブルは必要最小限のものでよい。図２では、被測定プリント基板１の上面側についてのみ示しているが、裏面側についても同様な構造となっている。
【００２４】
本発明は、パソコン、スキャナー、抵抗測定器等を介さず、被測定プリント基板１の全測定ポイント２７を変換基板２２，３２の変換後グリッド位置２８を経由させてテスタ回路基板２４のグッリト゛パターン位置２９に導き、その部分を市販のＦＰＰＧＡ２６の測定ノードに対応させ、測定論理回路を運用することにより、被測定プリント基板１を検査するものである。ただし、テスタ回路基板２４に実装されているＦＰＧＡ２６の測定・判定機能に割り当てられる測定ノード（測定端子）は、予め予想される必要測定ノード数以上のものを備えた構造としておき、被測定プリント基板１の検査ノード数量に関係なく、全てをルーチン的に測定処理する方式としている。その点従来の方法では、コントローラー（＝コンピュータ）の指示により、被測定プリント基板に則した測定場所と測定タイミングをプログラム通りに動作をさせるのが普通であり（スキャナーの役割）、この点が大きな相違点である。そのため、従来の方法では測定時間が多少掛ることになってしまうが、本発明の上記方式では、測定検査そのものは、測定ノードをルーチン的にあるアルゴリズムに則して処理するため、測定時間は無視できるほど短時間に済ますことが可能である。ＦＰＧＡ２６による測定動作手順及び各部の機能、役割については後述する。
【００２５】
図２において、被測定プリント基板１の測定ポイント２７は異方性導電シート２１を介してグリッド変換基板２２に吸い上げられる。グリッド変換基板２２の下面側での測定ポイントの位置は、被測定プリント基板１の位置関係のままであるが、変換基板２２の上面側ではグリッド格子位置に変換（＝移動）されている。変換された格子ピッチは任意で、検査装置が細密基板対象で無い場合には粗いピッチ仕様とし、細密基板対象の場合には細かいピッチ仕様とする。変換された測定ポイントは２枚目の異方性導電シート２３によって更に吸い上げられ、テスタ回路基板２４に導かれる。
【００２６】
テスタ基板２４のＦＰＧＡ−ＩＣが実装されない裏面側すなわち変換基板２２との対向面のパターンは、変換基板２２の変換後のパターンと同じで、格子のピッチも同じであるが、テスタ基板２４の上面では、ＦＰＧＡ２６の実装時に割り振られている検出端子のパターン位置関係に再変換されている。つまり、ＦＰＧＡ２６が実装可能なように、かつ測定対象用に割り振られたノード位置に、テスタ基板２４の内層でパターンが引き回されている。テスタ基板２４にＦＰＧＡ２６を実装できるようにするためには、採用するＦＰＧＡ−ＩＣの型番と測定対象ノード間隔に適合させる必要があり、有効な接続パターンとするためには、更にパターン位置関係の再々変換が必要になる場合がある。
【００２７】
テスタ回路基板２４のグリッドピッチの例として、２．５４ｍｍ、２ｍｍ、１．５ｍｍなどがある。グリッドピッチはさらに細かくなる傾向にあり、近い将来１ｍｍピッチ程度になる可能性もある。本発明はテスタ回路基板２４のグリッドピッチによって制限されるものではない、つまり、上記グリッドピッチは任意である。そのピッチはテスタ基板２４で再変換されてＦＰＧＡ２６の実装ができるようにテスタ基板２４でパターンニングされるが、この場合ＦＰＧＡ２６同士はある適切な間隔をもって二次元的に平面実装することができる。これにより、テスタ基板２４（ＦＰＧＡ２６も含めて）は異種測定基板に対しても共有することができ、検査装置のユーザーが負担するランニングコストを軽減することが可能となる。異種基板を測定するためのイニシャルコストは、グリッド変換基板２２を作成する費用のみである。
【００２８】
図２に示す構造は一つの実施方法として例を挙げたものであって、この構造以外の構造も考えられる。例えば、図２では、異方性導電シート２１，２３を用いているが、これに代わって、例えば、グリッド変換基板２２の変換後のポイント２８を、スプリング作動式プローブピンを経由して、テスタ回路基板２４の裏面に導くことも可能である。この場合も、ワイヤーやリード線の類を用いる必要はない。後述する技術内容は、図２に示す実施例の構成に基づいている。また、図４では被測定プリント基板１の上面側のみについて示しているが、裏面側についても同じような構造となっている。
【００２９】
図２に示す例において、テスタ回路基板２４にはＦＰＧＡ２６を実装している。ＦＰＧＡ２６に代えて、ＦＰＧＡ２６に類する機能を備える素子、例えばＡＳＩＣなどのチップを用いてもよい。本発明のように、ＦＰＧＡやＡＳＩＣなどのチップを採用することにより、コンパクトなプリント基板検査装置を実現することができる。これを実現するための具体的な手段としては、ＦＰＧＡの使用方法によって次に説明する二通りの手段があり、これによって、市販のＦＰＧＡデバイスを適用することが可能になる。ＦＰＧＡ内で測定系全体の全ての論理回路設計が可能なため、測定回路実装面でも必要なテスタ回路基板の面積を小さくすることができ、装置をコンパクトにすることができる。
【００３０】
ＦＰＧＡの二通りの使い方のうち一つ目の方法は以下のとおりで、図４はその概要を示す。図４において、符号３５を付したブロックはＦＰＧＡの検査端子に内蔵されている回路を示しており、この回路３５は、プルアップ抵抗３６、グランドに接地するスイッチ３７、電圧が閾値以上か又は以下かによって「１」又は「０」の信号を出力する検出回路３８を備えている。符号３９は被検査プリント基板の回路パターンを、４０は被検査プリント基板の検査ノードとＦＰＧＡの検査端子の接触点を示している。図４に示すように、被検査プリント基板の検査ランドを測定する際のＦＰＧＡへの電気信号の供給方法として、電源電圧へのプルアップ抵抗３６と接地へのスイッチ３７を備えるオープンドレーン駆動回路を論理的に活用している。この手法は閾値電圧の上下のみの検出回路３８で、オープン・ショートを発見するものである。この手法は、検査時間は極短時間で済むという特徴がある反面、同一電路と判断される測定ポイントの総数には制限がある。何故なら、プルアップ抵抗３６を経てオープンドレーン駆動回路に流入する最大許容電流に限界があるからである。分岐が多岐に渡る回路の場合は、分岐した回路も同一電路にみなされ、駆動回路には分岐の数に比例した電流が流入する。
【００３１】
ＦＰＧＡの使い方として、二つ目の方法を考えた。図１５に示す例がそれで、詳細についてはあとで説明するが、ディスエーブル機能を持ち、電源又は接地へのスイッチを行うコンプリメンタリ駆動回路にする方法である。この方法ではプルアップ抵抗による電圧の印加は行わない。そのため導通していないランドの電位は定まらず不定となり、閾値の上下検出ではランドの導通判定はできない。よってこの解決策として、電圧の時系列パターンを与え、論理上の時系列パターンとの一致度をもって導通ランドか否かの判定をする方式である。この方式によれば、多少測定時間がかかるが、許容できる範囲である。同一導通グループ数の制限は大幅に緩和することができる。
本発明では、上記一つ目の方法と二つ目の方法を任意に組み合わせることにより、最適な検査システムを実現することができる。
【００３２】
上記二つ目の方法を適用する場合の例として、ＩＣインターポーザー基板（以下「ＩＰ基板」という）の場合がある。ＩＰ基板を検査する場合、シリコンウェハーボンディング面は、測定の際全面的に短絡する事によって、ほとんどの場合測定治具関係が簡素化できるという特色を有している。導通テストのときは、表面ウェハー接合側の各測定ポイントは大多数が同一電路とみなして測定することができる。つまり導電体で短絡した状態でテストができる。ただし、ショート発見テストにおいては上面を短絡するのではなくて、逆に絶縁独立ポイント状態にしておく必要がある。その測定概略図を図３に示す。
【００３３】
図３に示す例において、テスタ部４４は、図２の例におけるＦＰＧＡ２６を実装したテスタ回路基板２４に相当し、被測定基板であるＩＰ基板４１の裏面側にのみテスタ部４４が対向していればほとんどの場合測定が可能である。テスタ部４４の上面には、冶具基板を兼ねた変換基板４２が載せられ、変換基板４２の上には異方性導電シート４３が載せられ、その上に被検査基板であるＩＰ基板４１が載せられている。変換基板４２は図２に示す例における変換基板２２に相当する。異方性導電シート４３は、その厚さ方向にのみ導通する性質を持ったシートで、ＩＰ基板４１の下面に現れている回路パターンをそのまま変換器番４２に伝達する。
導通テスト時には被検査基板であるＩＰ基板４１上面側に一斉導通短絡板４５が移動し、かつＩＰ基板４１を、異方性導電シート４３、変換基板４２の介在のもとにテスタ部４４に向かって押し付けた状態にする。この一斉導通短絡板４５の用途は複数の測定ノードを一つのノードにするためものである。これで被検査基板４１の上下面の導通を確認することができる。
【００３４】
ショート発見テスト時には、一斉導通短絡板４５に代わって、絶縁物押さえ板４６が、異方性導電シート４３、変換基板４２の介在のもとに被測定ＩＰ基板４１をテスタ部４４に向かって押し付けた状態にする。テスタ部４４はＩＰ基板４１の裏面側からのみの測定でショート発見テストを行うことができる。ＩＰ基板の場合、ほとんどの場合、上下面の各測定ポイントは繋がっているというのが一般的特性である。ただ例外的に上面のパターン同士が繋がっている場合がある。その場合は特定ポイント扱いにする。具体的には絶縁物押さえ板４６を工夫する。符合４７は、その特定ポイントを拾うため、絶縁物押さえ板４６に設けられたプローブピンを示している。このプローブピン４７は限定本数の導電確認測定ピンからなり、ショート発見テスト時にこの限定ポイント部分だけの導通テストをすればよい。基本的な測定手法は、プローブピン４７が存在していないときと同じである。
【００３５】
本発明に係る検査方式は、一箇所に与えた信号が、他のどの測定ポイントと導通しているかを調べる方式で、テスタの測定・判定手順は、任意の一箇所の測定ポイントを、二通りの駆動スイッチング手法によって、電源電圧の印加又は接地接続をすることにより、全測定ポイントの電圧を調べる方法である。そして、このテスト手法はあくまで導通テストだけしか確認できないのであるが、逆の考え方をすると、ショートが存在していたとしても、導通箇所をグループ的に纏めた場合、正規のパターンとグループ分け結果に相違が出ることから、ショートが存在するという判定になる。断線が存在する場合も相違が生じるといことは言うまでもない。上記二通りの検査手法をさらに具体的に説明する。
【００３６】
テスタ基板の主要機能は被検査プリント基板の「ネットリスト」生成である。これは本発明ではテストそのものと同じことであり、最終的には被検査プリント基板につき生成されたネットリストと正常品のそれと比較することである。あるいは、正常品のネットリストは、予めＣＡＤデータから得ることもできる。比較が一致すれば合格、不一致なら不合格である。図５は前記第１の手法によるネットリスト生成の例を概念的に示すフローチャートであり、図６はネットリストを記憶するグループメモリー（以下「ＧＰＭ」という）の構造図である。
【００３７】
先ず図５に示すネットリスト生成の例を説明する。Ｓ１，Ｓ２，・・はステップを表わしている。
Ｓ１：全ノードのスイッチをｏｆｆして、プルアップ抵抗（図４の符号３６）を介して電圧を印加する。
Ｓ２：一つだけスイッチをｏｎするノードを決定する。どのグループにも属していないノードのうちで最も若い番号のノードに決める。
Ｓ３：そのノードスイッチをｏｎする。全ノードの電圧が安定するまでほんの僅かな時間タイムラグを設ける。
Ｓ４：電源電圧の１／２を閾値として、１／２以下は０、１／２以上は１として全電圧を読む。
Ｓ５：電圧０ならば、そのノードはスイッチｏｎしたノードと同一グループに属するから、そのグループ番号とフラグ＝１をＧＰＭに書き込む。
Ｓ６：Ｓ２に戻って次にスイッチｏｎするノードを決める。ＧＰＭを読み出してフラグ＝０の最も若いアドレスをスイッチｏｎするノードとする。
Ｓ７：ＧＰＭの全アドレスのフラグ＝１となれば終了。
【００３８】
次に図６に示すＧＰＭの構造の例について説明する。
以下に説明する内容の前提として、測定ノード数を１２８個と想定した。実際はその数十倍以上存在するケースもある。このことに対しての対策は別途説明する。
・導通のあるノードを纏めて一つのグループとして番号付けをし、全ノードの導通状態を調べながらグループ番号を付与してゆく。
・メモリーアドレスはノード番号で、データは登録済みフラグ１ｂｉｔとグループ番号である。
・例えば、検査ノードが１２８個あれば、アドレスは０〜１２７で、グループ番号は全ノードがそれぞれ独立した孤立パターンの場合に最も多くなり、０〜１２７の７ｂｉｔになり、よってデータはフラグ１ｂｉｔを含めて８ｂｉｔとなる。
・例えば、＃３ノード、＃４ノード、＃１００ノードが導通していてグループ番号が２なら、アドレス３，４，１００のデータはフラグ１ｂｉｔを含めて１３０となる。
【００３９】
パターンで形成されている電路に関してグループという概念を導入しているが、そのことに対して説明する。電路は単純な２点間が繋がったものから、分岐のあるもの、あるいはグラウンド短絡パターンも複雑な同一電路で、その分岐は多岐にわたる。電源入力部（ＶＣＣ部）も同じように分岐は多岐に渡る。このときのグループという概念は、繋がっている電路を一つのグループ考えている。
【００４０】
図７、図８は、前記第１の手法に関するネットリスト生成時のＦＰＧＡの内部構造と動作フローの例を示す。図７に示す各ブロックについて説明する。
ＯＤＲ［ｏｐｅｎ  ｄｒａｉｎ  ｗｉｔｈ  ｐｕｌｌ−ｕｐ  ｒｅｇｉｓｔｅｒ］：１２８個あるＦＰＧＡの入出力端子で、テスタの検査端子として被検査プリント基板の検査ノードと接続され、検査ノードを電圧印加またはＧＮＤにスイッチｏｎするオープンドレーンドライバーで次に説明するＶＳＣと接続されている。
ＶＳＣ［ｖｏｌｔａｇｅ  ｓｅｎｓｅ  ｃｉｒｃｕｉｔ］：電圧検出機能を持った入力回路で、ＯＤＲと接続されていて、閾値以上で１、未満で０を出力する。
ＧＰＭ［ｇｒｏｕｐ  ｍｅｍｏｒｙ］：ノード番号をアドレス、グループ番号をデータとして記憶するメモリーである。ノード数は１２８だから、７ｂｉｔでノード番号は０〜１２７である。データは８ｂｉｔで、最上位の１ｂｉｔは該ノードがグループ登録済みであれば１、未登録であれば０で、以下の７ｂｉｔは０〜１２７のグループ番号を示す。
ＮＣ［ｎｏｄｅ  ｃｏｕｎｔｅｒ］：ノード番号を示す７ｂｉｔのカウンターである。
ＧＣ［ｇｒｏｕｐ  ｃｏｕｎｔｅｒ］：グループ番号を示す７ｂｉｔのカウンターである。
ＳＡＲ［ｓｗｉｔｃｈ  ａｄｄｒｅｓｓ  ｒｅｇｉｓｔｅｒ］：スイッチｏｎするＯＤＲの番号をＮＣから受けて保持する７ｂｉｔのレジスタである。
ｄｅｃ１［ｄｅｃｏｄｅｒ１］：ＳＡＲが最後のノード番号１２７を示していることを検出するデコーダーである。
ｄｅｃ２［ｄｅｃｏｄｅｒ２］：ＳＡＲの保持する７ｂｉｔの番号を１２８個のＯＤＲに割振るデコーダーである。
ｄｅｃ３［ｄｅｃｏｄｅｒ３］：ＮＣが最後のノード番号１２７を示していることを検出するデコーダーである。
Ｍｕｘ［ｍｕｌｔｉｐｌｅｘｅｒ］：１２８ノードの電圧検出回路の出力をＮＣによって選択するマルチプレクサである。
ＣＯＮＴ［ｃｏｎｔｒｏｌｌｅｒ］：コンピュータあるいは押しボタンスイッチ等から動作開始指令を受けて、上記回路の各部を制御して、ネットリスト生成までの行動を実行するシーケンサーである。
【００４１】
図８は、前記第１の手法によるネットリスト生成の例を更に詳細に示す。以下の説明で、数字の０〜７はステップを表わしていて、図８の中では「０」を除き丸付きの数字で表わしている。
０  ［ｉｄｌｉｎｇ］：待機状態。外部のコンピュータあるいは押しボタンスイッチ操作などによって、ネットリスト生成開始指示を受けると次の１［ｃｌｅａｒ  ＧＰＭ］へ進む。指示がなければこの状態にとどまる。
１  ［ｃｌｅａｒ  ＧＰＭ］：ＧＰＭデータを全て０にする。ＧＣとＮＣを０（クリアー）してから、ＮＣを＋１としながらＮＣ＝１２７をｄｅｃ３で検出するまでＧＰＭに０を書き込み続ける。
２  ［ｒｅａｄ  ａｎｄ  ｔｅｓｔ  ＧＰＭ］：ＧＮＤすべきノードを探してそのノードをＧＮＤにスイッチする。
ＧＰＭのデータの最上位が０なら、そのノードは初期状態＝未書き込み（＝未グループ登録）だから、ＧＮＤすべきノードである。最上位が１なら既に書き込み済み（＝グループ登録済み）だからＧＮＤして他のノードとの導通を調べる必要はない。
ＮＣ＝０から＋１カウントアップして最上位＝０となったらカウントアップを停止してその時のＮＣをＳＡＲにロードする。ＳＡＲにロードされたＮＣ値は未書き込みのノード番号であるから、これをｄｅｃ２でデコードしてＯＤＲによって該ノードをＧＮＤにスイッチする。
ＮＣ＝１２７まで最上位＝１だったら、既に全ノードの書き込みが終了しているので、ＧＰＭ上にネットリストが生成されているので０［ｉｄｌｉｎｇ］に戻る。
３  ［ｄｅｌａｙ］：ノードをＧＮＤしてから全ノードの電圧を検出するまで一定時間待つ。
一つのノードをＧＮＤするとそのノードと導通ある全ノードはプルアップ抵抗を通してＧＮＤ電位になる。電圧検出にはＯＤＲの遅延時間と、プリント基板のパターンをＧＮＤ電位が伝わる伝送時間、反射による振動、などの影響が無視できる程度になるまで時間が必要となる。
例えば、パターン長さが１メートルでは伝送時間を４ｎｓ、反射４回として１６ｎｓ、これにＯＤＲの遅延時間を５ｎｓとして、それに余裕を見て、５０ｎｓ程度の待ち時間となる。
４  ［ｓｅｎｓｅ  Ｖ］：ノード電圧を調べ、０なら同一グループとしてＧＰＭに書き込む、１なら書き込まない。動作２におけるＮＣによってＭｕｘで選択されたノード電圧を調べる。０ならＧＰＭへ書き込むために５［ｒｅａｄ  ａｎｄ  ｗｒｉｔｅ  ＧＰＭ］へ、１なら書き込まずＮＣ値を調べる６［ｔｅｓｔ  ＮＣ］へ移る。
５  ［ｒｅａｄ  ａｎｄ  ｗｒｉｔｅ  ＧＰＭ］：電圧０のノードについて、ＧＰＭを読み出し、未書き込みならば書き込む。２［ｒｅａｄ  ａｎｄ  ｔｅｓｔ  ＧＰＭ］と同様にＧＰＭを読み出して最上位が０なら未書き込みなので、ＧＰＭにグループ番号を書き込む。データは最上位＝１、以下７ｂｉｔ＝ＧＣとして書き込む。
６  ［ｔｅｓｔ  ＮＣ］：ＮＣが最終１２７に達したかどうかを調べて、１２７でなければ＋１カウントアップして４［ｓｅｎｓｅ  Ｖ］へ戻り、１２７なら電圧０の全ノードのＧＰＭへの書き込みは終了したので、次のグループを調べるため、７［ｔｅｓｔ  ＳＡＲ  ａｎｄ  ｉｎｃ  ＧＣ］へ移る。
７  ［ｔｅｓｔ  ＳＡＲ  ａｎｄ  ｉｎｃ  ＧＣ］：ＧＮＤするノードが最終値の１２７に達していれば、全ノードの書き込みが終了し、ＧＰＭ上にネットリストが生成されているので０に戻る。１２７未満ならグループ番号を＋１カウントアップして２に戻る。
【００４２】
テスタの主たる機能は、今まで述べてきたネットリスト作成機能＝測定・検査機能であるが、マスターデータとの比較で最終的にテストが完了することになる。合否判定に必要なマスターデータの作成方法には、
（１）完全に良品と判断している基板を始めに測定し、それをマスターデータとする方法、
（２）プリント基板設計ＣＡＤソフトから出力されるネットリストを基に外部で作成し、それをマスターデータとする方法、
がある。本発明では上記二通りのいずれを採用してもよい。被検査プリント基板から生成されたネットリストとマスターデータとを比較して、一致なら合格、不一致なら不合格となる。
【００４３】
ネットリストの比較による合否判定の機能ブロック図とフローチャートの例を図９、図１０に示す。図９、図１０に示す例では、ＧＰＭを２つ（ＧＰＭ０、ＧＰＭ１）を用意して、ＧＰＭ０には正常ネットリスト、ＧＰＭ１には被検査プリント基板から読み込んで生成したネットリストを書き込み、両者のデータを同じアドレスごとに比較して良・不良を判定するようになっている。この実施例ではＧＰＭ０，ＧＰＭ１どちらもＦＰＧＡ内のメモリーを使用しているが、実際にはこの方式以外にも以下のようないくつかのバリエーションが存在する。
Ａ：ＧＰＭ０には良品プリント基板を既述の方法によって検査・生成した結果を正常としたネットリストを書き込む。
Ｂ：ＧＰＭ０には外部（例えばコンピュータ）から書き込まれた正常ネットリストを書き込む。
Ｃ：ＧＰＭ０はＦＰＧＡ内部には持たないで、例えばコンピュータなどの外部に予め用意しておき、ＧＰＭ１のデータを外部に送信して、外部で両者の比較判定をする。
いずれの場合の方法も実用上問題ない。任意にして採用すればよい。
【００４４】
今まで述べてきた内容は、一つのＦＰＧＡに１２８点の測定ポイントを測定させる場合を前提にしていた。実際のテストでは被測定プリント基板の大きいものはその測定対象ポイントはその数十倍、あるいは１００００ポイントを越えることは当たり前である。その対策として複数のＦＰＧＡを使用する。この場合のポイントは、（１）全ＦＰＧＡが同一構造であること、（２）ＦＰＧＡの増減が容易であることである。図１１はその例を示しており、検査ノード＝測定ポイント数が１２８００個の例である。ＦＰＧＡの数は１００個とし、各ＦＰＧＡは１２８個の検査ノードを受け持つものとした。ＦＰＧＡの異なった仕様のものを選定すれば、ＦＰＧＡの総数は異なるし、ひとつのＦＰＧＡが受け持つ検査ノードの数も異なってくる。また、一つのＦＰＧＡが担当する検査ノードを１２８個としたのは仮に決めたことであり、総検査ノード数を１２８００個としたのは仮定であって、それ以上でもそれ以下でも差し支えない。
【００４５】
複数のＦＰＧＡを使用する場合のネットリスト生成動作について説明する。複数のＦＰＧＡを使用する場合の条件は、全てのＦＰＧＡが同一構造であることである。これは被測定プリント基板サイズの大小による測定ポイントの増減の際にも電気的な設計を変更することなく、ＦＰＧＡを増減することで容易に対応することができる。これは大きな測定回路を簡略化するための手段であり、本発明の一つの特徴である。ネットリスト生成工程（フロー）以外の測定データ比較・良否判定は、一つのＦＰＧＡを用いるとした場合と同じなので説明は省略する。以下に、この実施例を説明する。
【００４６】
図１２はＦＰＧＡ全体のタイミングチャート、図１３は複数ＦＰＧＡのネットリスト生成時の動作フローチャート、図１４は複数ＦＰＧＡ化した場合の各ＦＰＧＡの内部構造説明図である。以下にその詳細を説明する。
【００４７】
先ず全体構成（図１１）と各ＦＰＧＡの構造（図１４）を説明する。１００個のＦＰＧＡ相互間に通信手段が追加されている。各ＦＰＧＡは以下の端子を持っている。
１：１２８個の検査端子・・ｔｐ０〜ｔｐ１２７
これは被検査プリント基板の検査ノードに接続される端子である。
２：通信入力端子・・コマンド信号ＣＭおよび確認信号ＡＣＫを入力する部分である。
互いに隣接するＦＰＧＡはＣＭ信号端子とＡＣＫ信号端子で接続されている。一つのＦＰＧＡから送信された信号ＣＭ，ＡＣＫは隣のＦＰＧＡに入力されるデージーチェーン接続となっていて、隣接するＦＰＧＡ間では送信側を上流、受信側を下流と呼ぶが、円形一巡接続なので、アプリオリには最上流、最下流は存在しない。
３：検査開始指令入力端子・・Ｓ端子
このＳ端子は検査開始信号Ｓを入力する端子である。このＳ信号を任意のＦＰＧＡに与えると、このＦＰＧＡがこの時点で最上流となって検査が開始される。検査終了までこのＦＰＧＡが最上流である事が維持される。最上流ＦＰＧＡをＦＰＧＡｓと呼ぶ。Ｓ信号はどれか一つのＦＰＧＡに与えられねばならず、二つ以上のＦＰＧＡに与えられてはならない。
４：検査終了フラグ送信端子・・Ｅ端子
検査終了時には最上流のＦＰＧＡのＥ端子に終了フラグ信号が送信される。
５：正常表示送信端子
この端子からフラグが送信される場合は合格品である。
６：不良表示送信端子
この端子からフラグが送信される場合は不合格品である。
【００４８】
次にＦＰＧＡの動作フロー（図１３）について説明する。
１．コマンド信号は、検査開始ＳＴＲ、駆動増加ＮＳＩ、駆動終了ＮＳＥ、検査終了ＥＮＤがある。これを４本の個別の信号線とするか、２本の２ビットでコード化するか、１本で直列コード化するかは任意である。確認信号は受信コマンドに対する処理の終了を知らせるものである。
２．Ｓを与えられたＦＰＧＡは最上流ＦＰＧＡｓとなって自己のＧＰＭに０を書き込み開始し、同時にＳＴＡコマンドを送信する。
３．下流ＦＰＧＡはＳＴＡ信号を受信すると、自己のＧＰＭに０を書き込み開始し、書き込みが完了するとＡＣＫを送信する。
４．ＦＰＧＡｓはＡＣＫが戻って来たら全ＦＰＧＡのＧＰＭがクリアーされたと認識して、自己のｔｐ０をスイッチｏｎしてからＮＳＩを送信する。自己の検査端子をスイッチｏｎしているＦＰＧＡはマスターと呼ぶ。この時点ではＦＰＧＡｓがマスターである。マスター以外のＦＰＧＡをスレーブと呼ぶ。
５．ＦＰＧＡｓはｎｐ１〜ｎｐ１２７のうちで検出電圧０の検査端子はｎｐ０と導通ありと認識してＧＰＭの該端子アドレスにグループ番号＝０、フラグ=１を書き込む。
６．ＮＳＩを受信した全スレーブは自己の検査端子のうちで検出電圧０の検査端子はＦＰＧＡｓのｔｐ０と導通ありと認識して、自己のＧＰＭの該端子アドレスにグループ番号＝０、フラグ=０を書き込む。
７．ＦＰＧＡｓはＡＣＫを受信するとグループカウンタを＋１をしてＮＳＩを停止する。
８．スレーブはＮＳＩが停止されるとＡＣＫ送信を停止する。
９．ＦＰＧＡｓはＡＣＫの停止を受信すると、次にスイッチｏｎする検査端子をＧＰＭから読み出して探索する。ＧＰＭをアドレス０〜１２７に向かって順次読み出して、フラグ＝０のアドレスが見つかれば、それが次にスイッチｏｎするべき検査端子である。
１０．スイッチｏｎしてからＮＳＩを送信する。
１１．ＮＳＩを受信したスレーブはグループカウンタを＋１をしてから上記６と同様に実行する。
１２．ＦＰＧＡｓはこのあと上記４に戻って９まで同様の動作を繰り返す。上記９でフラグ＝０のアドレスが見つからない場合は、ｔｐ０〜ｔｐ１２７全てが書き込み済みであるからＦＰＧＡｓがマスターであることを終了する。
１３．ＦＰＧＡｓがマスターであることを終了した場合はＮＳＥを送信する。
１４．ＮＳＥを受信したＦＰＧＡは次に自分がマスターであることを認識する。ＮＳＥは出力したＦＰＧＡに隣接する下流のＦＰＧＡだけ受信するので、他のＦＰＧＡはスレーブのままである。
１５．マスターとなったＦＰＧＡは上記４〜１１を実行する。
１６．上記を繰り返してマスターが下流に移動してゆく。
１７．ＦＰＧＡｓがＮＳＥを受信したら、全ＦＰＧＡがマスタデーであったことを終了したことになるから、これで検査は終了し、各ＦＰＧＡには検査の結果得られたネットリストが生成されている。これをＥＮＤ送信し、検査終了フラグEを送信する。
【００４９】
次に、ディスエーブル機能を持ち、電源又は接地へのスイッチを行うコンプリメンタリ駆動回路にする二つ目の検査方法を実行するプリント基板検査装置の第２実施例について説明する。図１５乃至図２１は第２実施例を示している。図１５は被検査ノードとテスタの検査端子の接続を、図１６はネットリスト生成の概念的フローチャートを、図１７はネットリスト生成時のＦＰＧＡの内部構造を、図１８はその動作フローを、図１９は測定ノードにプッシュプル出力回路を駆動するための電圧パターンを生成する回路例を、図２０は上記電圧パターン生成回路の動作タイミングチャートを、図２１はノードの電圧を検出して生成パターンとの一致を調べる電圧パターン検出回路を、図２２は上記電圧パターン検出回路の動作タイミングチャートをそれぞれ示す。
【００５０】
図１５に示す被検査ノードとテスタの検査端子との接続例は、図４に示す例と異なり、図４ではプルアップ抵抗であった箇所が電圧印加スイッチ５６になっている。一つ目の検査方法では、検出ノード電圧の高低（１又は０）によって直ちにスイッチｏｎノードと導通の有無を判定できたが、二つ目の検査方法の場合は、スイッチされているノードと絶縁されているノードは高インピーダンス状態で電位が不定なので、ノード電圧の高低だけでは正誤確率が１／２となって良・不良の判定ができない。その対策として、スイッチされるノードに一定の電流（直流）を与える代わりに、一定の時系列パターンの高低電圧（後述するＶＰＧ回路信号）を与えるように構成する。かかる構成にすると、スイッチノードと導通のあるノードでは同一の電圧パターンが、絶縁されたノードでは該パターンとは相関の無い電圧パターンが電圧検出回路５８から検出される。この電圧パターンから被検査プリント基板の合否判定を行うことができる。
【００５１】
図１６はネットリスト生成時の概念的フローチャート、図１７、図１８はネットリスト生成時のＦＰＧＡの内部構造とフローである。ＦＰＧＡの内部構造は、図７に示す例と比べて、時系列パターンを生成して検査ノードを駆動するＶＰＧ回路、検査電圧の高低の時系列を記憶してＶＰＧと比較して一致の程度を検出するＶＰＤ回路が追加されている。これ以外の構造は前記一つ目の検査方法に用いられる回路例と同じである。図１６に示す動作フローは、以下のとおりである。
Ｓ６０：被検査プリント基板の読み込みを開始する。
Ｓ６１：全Ｇ／Ｖスイッチ（グランドスイッチおよび電圧付加スイッチ）をｏｆｆして、全ノード電圧を不安定状態にする。
Ｓ６２：一つだけＧ／Ｖスイッチを交互にｏｎするノードを決定する。どのグループにも属していないノードの中から最も若い番号のノードに決める。
Ｓ６３：そのノードのＧ／Ｖスイッチを交互にｏｎする。
Ｓ６４：全ノードの電圧を測定する。
Ｓ６５：Ｇ／Ｖスイッチと同じ電圧パターンが検出されたノードはｎと同一グループに属するものとしてメモリーに書き込む。
Ｓ６６：Ｓ２２に戻って次にＧ／Ｖスイッチを交互にｏｎするノードを決める。
Ｓ６７：全ノードがグループに登録されている状態となれば終了。
【００５２】
そこで次に、上記ＶＰＧとＶＰＤの動作説明をする。図１９は、プッシュプル出力回路を介して測定ノードに印加する電圧を生成する回路であるＶＰＧ構成図、図２０はＶＰＧ動作タイミングチャートを示す。先ず、７ビットのカウンター（Ｑ０〜Ｑ６）を５０Mｈｚでカウントアップする。図１８に示すフローチャートの丸付き数字の３で示す「ＶＰＧ出力」になると、カウントイネーブルとなってカウントを開始し、Ｑ０〜Ｑ６＝１のフルカウントになると「ＶＰＧ出力」を終了する。この間、Ｑ４は１６クロック毎の交番信号となり、これがイネーブル制御付のプッシュプル駆動回路を通して検査ノードの時系列電圧パターンを出力する。時系列電圧パターンは１６クロック＝３２０ｎｓ幅のＧＮＤ電圧と同じ幅の電源電圧が４回繰り返される。スイッチ動作が選択されている駆動回路だけがイネーブルされて上記電圧パターンが出力されるが、選択されていない駆動回路はディスエーブルされていて、電源にもＧＮＤにもスイッチされない高インピーダンス状態で不定電位となっている。
【００５３】
図２１は、ノード電圧を検出して生成パターンとの一致を調べる検出回路であるＶＰＤの動作を示したものである。電圧検出回路で閾値処理された検査ノード電圧は、高ければ「１」、低ければ「０」となってｅｘ−ｎｏｒ（エクスクルーシブ−ノア回路）に入力され、ＶＰＧのＱ４（ＶＰＧのパターン）と比較される。検査ノード電圧とＶＰＧパターンの両者が同じなら、ｅｘ−ｎｏｒ出力は「１」、異なれば「０」となる。Ｅｘ−ｎｏｒ出力が「１」の期間中カウンターがカウントアップされる。両パターンの一致度に応じてカウント値が増加する。「ＶＰＧ出力」期間中にカウントアップされたカウント値は比較回路により閾値処理され、閾値以上なら一致とみなして導通あり、閾値以下なら不一致とみなして導通なしと判断する。判断結果はＭｕｘによってノード番号で選択されてノード毎に導通の有無が判断される。
【００５４】
図２２に、代表的なノードのカウント値の変化の３例を示す。導通しているノードは駆動パターンと検出パターンが一致しているのでカウント値は直線的に増加する。導通していないノードで電圧が閾値以上でこの期間中一定となっているもの、このタイプをノードＡと呼ぶことにする。この場合、駆動パターンが「１」の期間中は一致で増加するが、駆動パターンが「０」の期間中は不一致でカウント値は増加しない。導通していないノードで電圧が閾値以下でこの期間中一定となっているもの、このタイプをノードＢと呼ぶことにする。この場合は駆動パターンが「０」の期間中は一致で増加するが、駆動パターンが「１」の期間中は不一致でカウント値は増加しない。「ＶＰＧ出力」が終了した時刻でパターン一致度を判定し、閾値を越えているのは導通ノードだけとなる。このようにして、被検査プリント基板の合格、不合格を判定することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明にかかるプリント基板検査装置の実施例を概略的に示す構想図である。
【図２】上記実施例の一部である被測定基板とテスタ基板の接続部分を拡大して示す正面図である。
【図３】被検査プリント基板がインターポーザー基板である場合の測定法の例を概略的に説明するための模式図である。
【図４】本発明に適用可能な第１の測定手法による測定論理を説明するための検査ノードとテスタ基板の接続関係の例を示す模式的な回路図である。
【図５】上記第１の手法による被検査プリント基板のパターン読み込みによるネットリスト生成の概念を説明するフローチャートである。
【図６】上記第１の手法によるプリント基板検査に用いることができるネットリスト記憶メモリーの例を示す構造図である。
【図７】上記第１の手法によるプリント基板検査に用いることができるネットリスト生成時のＦＰＧＡの内部構造の例を示すブロック図である。
【図８】上記ＦＰＧＡの動作例を示すフローチャートである。
【図９】ネットリストの比較による合否判定部の例を示す機能ブロック図である。
【図１０】ネットリストの比較による合否判定の動作例を示すフローチャートである。
【図１１】複数のＦＰＧＡを使用するときのＦＰＧＡ相互の接続構成例を示す接続図である。
【図１２】上記複数のＦＰＧＡを使用した場合の動作例を示すタイミングチャートである。
【図１３】上記複数のＦＰＧＡを接続したときのネットリスト生成例を示すフローチャートである。
【図１４】上記複数のＦＰＧＡを接続したときの各ＦＰＧＡの内部構造の例を示すブロック図である。
【図１５】本発明に適用可能な第２の測定手法による測定論理を説明するための検査ノードとテスタ基板の接続関係の例を示す模式的な回路図である。
【図１６】上記第２の手法による被検査プリント基板のパターン読み込みによるネットリスト生成の概念を説明するフローチャートである。
【図１７】上記第２の手法によるプリント基板検査に用いることができるネットリスト生成時のＦＰＧＡの内部構造の例を示すブロック図である。
【図１８】上記ＦＰＧＡの動作例を示すフローチャートである。
【図１９】上記第２の手法によるプリント基板検査に用いることができる電圧パターン生成回路の例を示す回路図である。
【図２０】上記電圧パターン生成回路の動作を示すタイミングチャートである。
【図２１】上記第２の手法によるプリント基板検査に用いることができる電圧パターン検出回路の例を示す回路図である。
【図２２】上記電圧パターン検出回路の動作例を示すタイミングチャートである。
【図２３】従来の２点間抵抗法スキャナー式テスタの概略説明図である。
【図２４】従来のフライングプローバー方式の概略説明図である。
【符号の説明】
【００５６】
１    被測定基板
２１    異方性導電シート
２２    測定ポイント変換治具
２３    異方性導電シート
２４    テスタ回路基板
２６    ＦＰＧＡ
２７    測定ポイント
２８    変換後グリッド位置
２９    グッリト゛パターン位置
３１    異方性導電シート
３２    測定ポイント変換治具
３３    異方性導電シート
３４    テスタ回路基板
３６    プルアップ抵抗
３７    グランドスイッチ
３８    検出回路
３９    被検査プリント基板の回路パターン
４０    検査ノードと検査端子の接触点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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