(57)【要約】【課題】正電荷ノイズに対して十分な読み出しマージンを確保できる強誘電体メモリ装置を提供する。【解決手段】強誘電体メモリ装置１００は、複数のビット線ＢＬ１〜ＢＬｎと、データを記憶する複数のメモリセルＭＣと、センスアンプ１５０と、複数のビット線ＢＬ１〜ＢＬｎのそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路１９０とを備える。センスアンプ１５０は、オペアンプ１５１、ＭＯＳトランジスタ１５４、及びキャパシタ１６０を有する。オペアンプの非反転入力端子は、ビット線ＢＬ１〜ＢＬｎに接続され、オペアンプの反転入力端子は、接地電位に接続され、オペアンプの出力端子は、ＭＯＳトランジスタ１５４のゲート電極に接続される。ＭＯＳトランジスタ１５４は、ノードＶｄと接地電位の間に接続される。キャパシタ１６０は、ノードＶｄとビット線ＢＬ１〜ＢＬｎとの間に接続される。【選択図】図１
2008112476.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記複数のビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、
前記ビット線に接続されるセンスアンプと、
前記複数のビット線のそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路と、を備え、
前記センスアンプは、オペアンプ、ＭＯＳトランジスタ、及びキャパシタを有し、
前記オペアンプの第一入力部は、前記ビット線に接続され、前記オペアンプの第二入力部は、第一電位に接続され、前記オペアンプの出力部は、前記ＭＯＳトランジスタのゲート電極に接続され、
前記ＭＯＳトランジスタは、ノードと前記ノードの電位より低い第二電位との間に接続され、
前記キャパシタは、前記ノードと前記ビット線との間に接続されている、強誘電体メモリ装置。
【請求項２】
請求項１に記載の強誘電体メモリ装置であって、
前記メモリセルは、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶し、
前記正電荷キャンセル回路は、前記“０”データの読み出し電荷量より少ない正電荷を前記ビット線から引き抜く、強誘電体メモリ装置。
【請求項３】
請求項１に記載の強誘電体メモリ装置であって、
前記メモリセルは、読み出し電荷量の少ない“０”データ又は読み出し電荷量の多い“１”データを分極状態に対応して記憶し、
前記正電荷キャンセル回路は、前記“０”データの読み出し電荷量と同等又はそれより多く且つ“１”データの読み出し電荷量より少ない正電荷を前記ビット線から引き抜く、強誘電体メモリ装置。
【請求項４】
請求項３に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタである、強誘電体メモリ装置。
【請求項５】
請求項２に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記“０”データの強誘電体容量より少ない容量を有する常誘電体キャパシタである、強誘電体メモリ装置。
【請求項６】
請求項３に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記“１”データの強誘電体容量より少ない容量を有する常誘電体キャパシタである、強誘電体メモリ装置。
【請求項７】
請求項３に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“１”データの強誘電体容量よりも小さい容量を有するキャパシタである、強誘電体メモリ装置。
【請求項８】
請求項１に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記ビット線を所定の負電位にプリチャージするプリチャージ手段である、強誘電体メモリ装置。
【請求項９】
請求項１に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記ビット線を負電位に所定時間接続するスイッチである、強誘電体メモリ装置。
【請求項１０】
請求項１乃至請求項９のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記メモリセルに読み出し電圧が印加される以前に前記ビット線から正電荷を引き抜く、強誘電体メモリ装置。
【請求項１１】
請求項１乃至請求項７のうち何れか１項に記載の強誘電体メモリ装置であって、
前記正電荷キャンセル回路は、前記メモリセルに読み出し電圧が印加されるタイミングと略同時のタイミングで前記ビット線から正電荷を引き抜く、強誘電体メモリ装置。
【請求項１２】
請求項１乃至請求項１１のうち何れか１項に記載の強誘電体メモリ装置であって、
前記メモリセル内に強誘電体キャパシタを備え、
読み出し時に前記強誘電体キャパシタの一端が前記ビット線に接続され、
前記第一電位は接地電位であり、
前記ＭＯＳトランジスタはｎ型ＭＯＳトランジスタである、強誘電体メモリ装置。
【請求項１３】
請求項１乃至請求項１２のうち何れか１項に記載の強誘電体メモリ装置であって、
前記ノードに接続される判定部を更に備え、
前記ビット線に接続される前記メモリセルに記憶されているデータを前記判定部により判定する、強誘電体メモリ装置。
【請求項１４】
請求項１乃至請求項１３のうち何れか１項に記載の強誘電体メモリ装置であって、
前記“０”データの読み出し電荷量より多く且つ前記“１”データの読み出し電荷量より少ない電荷を記憶するメモリセルに接続するダミービット線と、
前記ダミービット線に接続するセンスアンプのノードに接続する基準電圧生成部と、
を更に備え、
前記基準電圧生成部の出力信号は前記判定部に入力される、強誘電体メモリ装置。
【請求項１５】
請求項１乃至請求項１４のうち何れか１項に記載の強誘電体メモリ装置を備える電子機器。
【請求項１６】
複数のビット線と、
前記複数のビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、
前記複数のビット線のそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路と、
前記ビット線に接続されるセンスアンプであって、ノードと前記ノードの電位より低い第二電位との間に接続されるＭＯＳトランジスタと、その第一入力部が前記ビット線に接続され、その第二入力部が第一電位に接続され、その出力部が前記ＭＯＳトランジスタのゲート電極に接続されるオペアンプと、前記ノードと前記ビット線との間に接続されるキャパシタとを有するセンスアップと、
を有する強誘電体メモリ装置の駆動方法であって、
前記メモリセルに記憶されたデータを前記ビット線に読み出だす以前又は略同時に前記正電荷キャンセル回路によって前記ビット線から正電荷を引き抜くステップと、
前記ビット線の所定の電位からの電位上昇に応答して前記ＭＯＳトランジスタをオンにすることにより前記ビット線の電位を下降させるステップと、
前記ビット線の所定の電位からの電位降下に応答して前記ＭＯＳトランジスタをオフにするステップと、
を備える強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタの分極状態に応じてデータを記憶する強誘電体メモリ装置及びその駆動方法並びに電子機器に関する。
【背景技術】
【０００２】
強誘電体キャパシタのヒステリシス特性を利用してデータを記憶する強誘電体メモリ装置では、プレート線に読み出し電圧を印加し、強誘電体キャパシタから放出される電荷量に応じて電位上昇するビット線の電位と参照電位とを比較することで、データ判定を行っている。このとき、プレート線に印加される読み出し電圧は、強誘電体キャパシタの容量とビット線の寄生容量とで分圧される。そのため、強誘電体キャパシタに印加される読み出し電圧は、プレート線に印加される読み出し電圧よりも小さくなる。電子機器の低消費電力化の要求により電源電圧は低めに設定される傾向があり、電源電圧が低い場合には強誘電体キャパシタからビット線に放出される読み出し電荷量が少なくなり、読み出しマージンが低下する。かかる問題を解決するため、ビット線の初期電位を接地電位に制御し、プレート線に印加される読み出し電圧をほぼそのまま強誘電体キャパシタに印加して読み出しマージンを増大させるビット線グランドセンス方式が提案されている。ビット線グランドセンス方式に言及した特許文献として、例えば、特開２００２−１３３８５７号公報が知られている。
【特許文献１】特開２００２−１３３８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ビット線グランドセンス方式を適用することによって、読み出しマージンを増大させたとしても、強誘電体キャパシタからの読み出し電荷量に対してビット線の寄生容量は大きいので、“０”データを読み出したときのビット線の電位上昇と、“１”データを読み出したときの電位上昇との差は僅かしかない。そのため、データ読み出し時にビット線に正電荷ノイズが入ると、誤ったデータ判定をしてしまう虞がある。
【０００４】
そこで、本発明はこのような問題を解決し、正電荷ノイズに対して十分な読み出しマージンを確保できる強誘電体メモリ装置及びその駆動方法並びに電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため本発明に係わる強誘電体メモリ装置は、複数のビット線と、複数のビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、ビット線に接続されるセンスアンプと、複数のビット線のそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路とを備える。センスアンプは、オペアンプ、ＭＯＳトランジスタ、及びキャパシタを有する。オペアンプの第一入力部はビット線に接続され、オペアンプの第二入力部は、第一電位に接続され、オペアンプの出力部は、ＭＯＳトランジスタのゲート電極に接続される。ＭＯＳトランジスタは、ノードと、ノードの電位より低い第二電位との間に接続される。キャパシタは、ノードと、ビット線との間に接続される。
【０００６】
かかる構成によれば、ビット線に帯電する正電荷を引き抜くことで、“０”データを読み出したときのノードの電位低下を抑制し、十分な読み出しマージンを確保できる。
【０００７】
ここで、メモリセルは、分極状態に対応して“０”データ又は“１”データを記憶するものであり、“０”データの読み出し電荷量は、“１”データの読み出し電荷量よりも少ない電荷量である。
【０００８】
本発明の好適な形態において、正電荷キャンセル回路は、“０”データの読み出し電荷量より少ない正電荷をビット線から引き抜く回路である。
【０００９】
ビット線に帯電する正電荷ノイズは、“０”データの読み出し電荷量より少ないものと考えら得るので、“０”データの読み出し電荷量より少ない正電荷をビット線から引き抜くことで、メモリセルから“０”データを読み出したときのノードの電位低下を抑制し、ノイズの影響をキャンセルするとともに、十分な読み出しマージンを確保できる。
【００１０】
本発明の他の好適な形態において、正電荷キャンセル回路は、“０”データの読み出し電荷量と同等又はそれより多く且つ“１”データの読み出し電荷量より少ない正電荷をビット線から引き抜く回路である。
【００１１】
“１”データを読み出したときのノードの電位は、接地電位まで低下したところで飽和するので、読み出しマージンを確保するためにビット線から引き抜く電荷量は、“１”データの読み出し電荷量より少ないものがよく、例えば、“０”データの読み出し電荷量と同等又はそれより多く且つ“１”データの読み出し電荷量より少ない正電荷が好適である。
【００１２】
正電荷キャンセル回路の具体的な回路構成例として、例えば、
（１）“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタ、
（２）“０”データの強誘電体容量より少ない容量を有する常誘電体キャパシタ、
（３）“１”データの強誘電体容量より小さい容量に相当する容量を有する常誘電体キャパシタ、
（４）“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“１”データの強誘電体容量よりも小さい容量を有するキャパシタ、
などを適用できる。
【００１３】
強誘電体キャパシタに加えて常誘電体キャパシタを用いることで、ビット線から引き抜く電荷量の微調整が容易になる。
【００１４】
正電荷キャンセル回路の具体的な他の回路構成例として、例えば、ビット線を所定の負電位にプリチャージする手段、又はビット線を負電位に所定時間接続するスイッチを挙げることができる。
【００１５】
ビット線を負電位に下げることで、ビット線上の正電荷ノイズをキャンセルし、“０”データを読み出したときのノードの電位低下を抑制することで、十分な読み出しマージンを確保できる。
【００１６】
正電荷キャンセル回路は、メモリセルに読み出し電圧が印加される以前にビット線から正電荷を引き抜くのが好ましい。
【００１７】
メモリセルに読み出し電圧を印加する以前のタイミングでビット線から正電荷を引き抜いておくと、より大きな読み出し電圧をメモリセルに印加できるので、読み出し速度を向上できる。
【００１８】
正電荷キャンセル回路は、メモリセルに読み出し電圧が印加されるタイミングと略同時のタイミングでビット線から正電荷を引き抜くのが好ましい。
【００１９】
メモリセルに読み出し電圧を印加する以前のタイミングで正電荷キャンセル回路等の周辺回路を駆動させると、ビット線にノイズが入る可能性があるが、メモリセルに読み出し電圧を印加するタイミングと略同時のタイミングで正電荷キャンセル回路を駆動し、ビット線から正電荷を引き抜いておくことで、ノイズマージンを拡大できる。
【００２０】
本発明の好適な形態において、メモリセル内に強誘電体キャパシタを備え、読み出し時に強誘電体キャパシタの一端がビット線に接続される。また、第一電位は、接地電位であり、ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタである。
【００２１】
かかる構成によれば、ビット線をほぼ接地電位に維持できるので、読み出し時にメモリセル内の強誘電体キャパシタに十分な読み出し電圧を印加することができる。これにより強誘電体キャパシタから取り出す電荷量を増加させることができる。
【００２２】
本発明の好適な形態において、強誘電体メモリ装置は、ノードに接続される判定部を更に備える。
【００２３】
かかる構成により、ビット線に接続されるメモリセルに記憶されているデータを判定部により判定することができる。
【００２４】
本発明の好適な形態において、“０”データの読み出し電荷量より多く且つ“１”データの読み出し電荷量より少ない電荷を記憶するメモリセルに接続するダミービット線と、ダミービット線に接続するセンスアンプのノードに接続する基準電圧生成部とを更に備え、基準電圧生成部の出力信号は判定部に入力される。
【００２５】
かかる構成によれば、読み出し用に用いるセンスアンプと同一のセンスアンプを用いて参照電位を生成できるので、設計が容易でしかもトランジスタや強誘電体の特性変動に対して十分に安定した読み出し動作を実現できる。
【００２６】
本発明に係わる電子機器は、本発明に係わる強誘電体メモリ装置を備える。ここで、電子機器とは、本発明に係わる強誘電体メモリ装置を備えてなる一定の機能を奏する電子機器一般をいい、その構成に特に限定はないが、例えば、パーソナルコンピュータ、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード、シートコンピュータ、電子ペーパ、ウェアラブルコンピュータ、スマート・カード、ビデオカメラ、ヘッドマウントディスプレイ、プロジェクタ、ＲＦＩＤ、ファックス装置、携帯型ＴＶ、シート型電卓など、情報記憶を必要とするあらゆる電子機器を含む。
【００２７】
本発明に係わる駆動方法が適用される強誘電体メモリ装置は、複数のビット線と、複数のビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、ビット線に接続されるセンスアンプと、複数のビット線のそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路とを備える。センスアンプは、オペアンプ、ＭＯＳトランジスタ、及びキャパシタを有する。オペアンプの第一入力部はビット線に接続され、オペアンプの第二入力部は、第一電位に接続され、オペアンプの出力部は、ＭＯＳトランジスタのゲート電極に接続される。ＭＯＳトランジスタは、ノードと、ノードの電位より低い第二電位との間に接続される。キャパシタは、ノードと、ビット線との間に接続される。
【００２８】
本発明に係わる駆動方法は、メモリセルに記憶されたデータをビット線に読み出だす以前又は略同時にビット線から正電荷を引き抜くステップと、ビット線の所定の電位からの電位上昇に応答してＭＯＳトランジスタをオンにすることによりビット線の電位を下降させるステップと、ビット線の所定の電位からの電位降下に応答してＭＯＳトランジスタをオフにするステップとを備える。
【００２９】
この駆動方法によれば、ビット線に帯電する正電荷を引き抜くことで、“０”データを読み出したときのノードの電位低下を抑制し、十分な読み出しマージンを確保できる。
【発明を実施するための最良の形態】
【００３０】
以下、各図を参照しながら本発明の実施形態について説明する。以下の実施形態は、特許請求の範囲に係わる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３１】
図１は本実施形態に係わる強誘電体メモリ装置１００の回路構成を示す。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、ｎ型ＭＯＳトランジスタ１４０と、センスアンプ１５０と、基準電圧生成部１７０と、判定部１８０とを備える。
【００３２】
また、強誘電体メモリ装置１００は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ＷＬｍ及びプレート線ＰＬ１〜ＰＬｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ＢＬｎと、ダミービット線ＤＢＬとを備えて構成される。
【００３３】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×（ｎ＋１）個のメモリセルＭＣ（ダミービット線ＤＢＬに接続するメモリセルＭＣを含む）を有する。メモリセルＭＣはｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。
【００３４】
ｎ型ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＩＳＦＥＴ）ＴＲは、ゲート（ゲート電極）がワード線ＷＬ１〜ＷＬｍの何れかに接続され、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎの何れかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ＷＬｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに接続するか否かを切り換える。
【００３５】
尚、本明細書において、ソース、ドレインは、ＭＯＳトランジスタの一端、及び他端を称し、これらを総称して「ソース・ドレイン電極」と称することもある。
【００３６】
強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ＰＬｍの何れかに接続されており、その一方端と他方端との電圧差に基づいて、“０”データ又は“１”データを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに放出する。本実施形態において、強誘電体キャパシタＣは、一方端の電位に対して、他方端の電位がその抗電圧より高くなった場合に、“０”を記憶し、他方端の電圧に対して一方端の電圧がその抗電圧より高くなった場合に、“１”を記憶する。ここで、“０”データの読み出し電荷量は、“１”データの読み出し電荷量よりも少ない電荷量であるものとする。
【００３７】
ワード線制御部１２０は、ワード線ＷＬ１〜ＷＬｍに接続されており、それぞれのワード線ＷＬ１〜ＷＬｍの電圧を制御する。具体的には、ワード線制御部１２０は、強誘電体メモリ装置１００の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ＷＬｍのうちの所定のワード線ＷＬの電圧を、他のワード線ＷＬの電圧より高くして、所定のワード線ＷＬに接続されるｎ個のメモリセルＭＣを選択する。
【００３８】
プレート線制御部１３０は、プレート線ＰＬ１〜ＰＬｍに接続されており、それぞれのプレート線ＰＬ１〜ＰＬｍの電圧を制御する。具体的には、プレート線制御部１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ＰＬｍのうちの所定のプレート線ＰＬの電圧を、他のプレート線ＰＬの電圧より高くして、所定のプレート線ＰＬを選択する。
【００３９】
ｎ型ＭＯＳトランジスタ１４０は、ソースが接地されており（接地電位に接続されており）、ドレインがダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに接続されている。また、ｎ型ＭＯＳトランジスタ１４０は、ゲートに信号ＢＬＥＱが供給されており、信号ＢＬＥＱの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎを接地するか否かを切り換える。
【００４０】
センスアンプ１５０は、オペアンプ（演算増幅器）１５１と、ｎ型ＭＯＳトランジスタ１５４と、ｐ型ＭＯＳトランジスタ（プリチャージ部）１５８と、キャパシタ１６０と、正電荷キャンセル回路１９０とを有して構成される。センスアンプ１５０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに対応してそれぞれ設けられており、メモリセルＭＣからデータが読み出されたときのダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎの電圧を増幅して出力する。
【００４１】
オペアンプ１５１は、その＋入力（同相入力端子、非反転入力端子、第１入力部）がダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに接続されており、−入力（逆相入力端子、反転入力端子、第２入力部）が接地されている。また、その出力は、ｎ型ＭＯＳトランジスタ１５４のゲートに接続されている。そして、オペアンプ１５１は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎの電圧の変化に基づいて、ｎ型ＭＯＳトランジスタ１５４のゲート電圧を制御する。
【００４２】
ｎ型ＭＯＳトランジスタ１５４は、ソースが接地されており、ドレインがセンスアンプ１５０の出力（ノードＶｄ）に接続されている。そして、ｎ型ＭＯＳトランジスタ１５４は、そのゲート電圧に基づいてオン又はオフし、さらに、オン時には、ゲート電圧に基づいて、ソース・ドレイン間の抵抗を制御する。
【００４３】
ｐ型ＭＯＳトランジスタ１５８は、そのソースに強誘電体メモリ装置の動作電圧（電源電位、駆動電位）ＶＣＣが供給されており、そのドレインがｎ型ＭＯＳトランジスタ１５４のドレインに接続されている。即ち、センスアンプ１５０の出力（ノードＶｄ）に接続されている。そして、ｐ型ＭＯＳトランジスタ１５８は、ゲートに供給される信号／ＰＲＥ（信号ＰＲＥの反転信号）に基づいて、ｎ型ＭＯＳトランジスタ１５４のドレイン（ノードＶｄ）を電圧ＶＣＣに充電する。
【００４４】
キャパシタ１６０は、一方端がｎ型ＭＯＳトランジスタ１５４のドレインに接続されており、他方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに接続されている。そして、キャパシタ１６０は、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎの電圧を変化させる。
【００４５】
正電荷キャンセル回路１９０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎから正電荷を引き抜くための回路である。ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎから引き抜く電荷量としては、“０”データの読み出し電荷量より少ない正電荷量（例えば正電荷ノイズに相当する微小電荷量）であってもよく、又は“０”データの読み出し電荷量と同等或いはそれより多く且つ１データの読み出し電荷量より少ない正電荷量であってもよい。説明の便宜上、正電荷キャンセル回路１９０の一例として、“０”データの強誘電体容量と同等の容量を有する常誘電体キャパシタを例示して説明する。正電荷キャンセル回路１９０を構成する常誘電体キャパシタの一端は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに接続され、他端には信号ＺＣＣｂが供給されている。
【００４６】
基準電圧生成部１７０は、ｐ型ＭＯＳトランジスタ１７２と、ｎ型ＭＯＳトランジスタ１７４とを有して構成される。判定部１８０は、ｐ型ＭＯＳトランジスタ１８２と、ｎ型ＭＯＳトランジスタ１８４とを有して構成される。そして、判定部１８０は、ビット線ＢＬ１〜ＢＬｎに接続されるセンスアンプ１５０の出力（ノードＶｄ）と基準電圧生成部１７０の出力とを比較して、メモリセルＭＣに記憶されたデータを判定する。
【００４７】
具体的には、ｐ型ＭＯＳトランジスタ１７２及び１８２には、それぞれのゲートにセンスアンプ１５０の出力（ノードＶｄ）、即ち、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧が供給されている。また、ｐ型ＭＯＳトランジスタ１７２のドレインは、ｎ型ＭＯＳトランジスタ１７４のドレインに接続されており、ｐ型ＭＯＳトランジスタ１８２のドレインは、ｎ型ＭＯＳトランジスタ１８４のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１７４のゲートは、そのドレインに接続されており、さらに、ｎ型ＭＯＳトランジスタ１８４は、そのゲートがｎ型ＭＯＳトランジスタ１７４のゲート及びドレインに接続されており、そのソースが接地され、そのドレインが出力ＯＵＴ１〜ＯＵＴｎとなっている。即ち、ｐ型ＭＯＳトランジスタ１７２及びｎ型ＭＯＳトランジスタ１７４と、ｐ型ＭＯＳトランジスタ１８２及びｎ型ＭＯＳトランジスタ１８４とは、カレントミラー回路を構成している。
【００４８】
図２は強誘電体メモリ装置１００の動作を示すタイミングチャートである。ワード線ＷＬ１及びプレート線ＰＬ１を選択してビット線ＢＬ１〜ＢＬｎに接続されるメモリセルＭＣに記憶されたデータを読み出す動作について、図１及び図２を参照しながら説明する。
【００４９】
以下の例において、各信号がＬ論理を示すときの信号電位は、接地電位（ＧＮＤ、基準電位、０Ｖ）であり、各信号がＨ論理を示すときの信号電位は、強誘電体メモリ装置１００の動作電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、信号電位は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧（電位）が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００５０】
まず、初期状態（時刻ｔ０）において、信号ＢＬＥＱはＨ論理を示しており、各ｎ型ＭＯＳトランジスタ１４０はオンし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧は、接地電圧となる。そして、時刻ｔ１において信号ＢＬＥＱがＬ論理となり、各ｎ型ＭＯＳトランジスタ１４０はオフし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは、接地電位から切り離される。
【００５１】
また、初期状態（時刻ｔ０）において、信号／ＰＲＥはＬ論理を示しており、ｐ型ＭＯＳトランジスタ１５８はオンし、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧（ノードＶｄ）はＶＣＣにチャージされる。そして、時刻ｔ１において、信号／ＰＲＥがＨ論理となって、ｐ型ＭＯＳトランジスタ１５８はオフし、ｎ型ＭＯＳトランジスタ１５４のドレインは、ＶＣＣから切り離される。
【００５２】
次に、ワード線制御部１２０は、時刻ｔ２において、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されるメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続されるメモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎに接続される。
【００５３】
次に、時刻ｔ３において、センスアンプ１５０は、信号ＺＣＣｂをＬ論理レベルに立ち下げる。すると、正電荷キャンセル回路１９０は、“０”データの読み出し電荷量より少ない正電荷量をダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎから引き抜くことにより、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電位を負電位に引き下げる。更に、同時刻ｔ３において、プレート線制御部１３０は、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。すると、ワード線ＷＬ１に接続されるメモリセルＭＣを構成する強誘電体キャパシタＣには、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電位を基準として高電位が印加される。強誘電体キャパシタＣからダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに電荷が放出されるので、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ＢＬｎの電位は、負電位に引き下げられた電位を基点として、各メモリセルＭＣに記憶されたデータに応じて上昇し始める。
【００５４】
図３は時刻ｔ３以降のビット線ＢＬ、プレート線ＰＬ、及びノードＶｄのそれぞれの電位変化を示すグラフである。横軸は時刻ｔ３以降の時間ｔ（ｓ）を、縦軸は電位（Ｖ）を示す。ＢＬ“１”及びＶｄ“１”は、メモリセルに“１”データが記憶されていた場合における、ビット線ＢＬ及びノードＶｄの電位変化を示し、ＢＬ“０”及びＶｄ“０”は、メモリセルに“０”データが記憶されていた場合における、ビット線ＢＬ及びノードＶｄの電位変化を示す。
【００５５】
メモリセルＭＣに記憶されたデータが“１”である場合のノードＶｄの電位（Ｖｄ“１”）は、メモリセルＭＣに記憶されたデータが“０”である場合のノードＶｄの電位（Ｖｄ“０”）よりも急速に低下し始める。その理由について、以下説明する。
【００５６】
プレート線ＰＬ１の電圧をＶＣＣに向かって上昇させると、ビット線ＢＬ上に存在する図示しない寄生容量および寄生抵抗の作用によりＶＣＣに満たない読み出し電圧がメモリセルＭＣに印加され、その読み出し電圧に応じた電荷がビット線ＢＬに放出される。
【００５７】
メモリセルＭＣに記憶されたデータが“１”である場合には、オペアンプ１５１の＋入力に接続されるビット線ＢＬの電位が上昇し、オペアンプ１５１の＋入力と−入力との電位差が所定の電圧を超えると、オペアンプ１５１の出力は急速にＨレベルになる。すると、ｎ型ＭＯＳトランジスタ１５４がオンする。ｎ型ＭＯＳトランジスタ１５４がオンすると、そのドレインは、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗（オン抵抗）を介して、接地されたソースと接続される。その結果、ドレイン電圧Ｖｄ、即ち、キャパシタ１６０の一方端の電圧が急速に低下する。
【００５８】
このとき、キャパシタ１６０は、当該低下に基づいて（カップリングにより）、その他方端、即ち、ビット線ＢＬ１〜ＢＬｎの電圧上昇を抑える（電圧を下げる）。そして、オペアンプ１５１の＋入力に接続されるビット線ＢＬの電位が下降し、接地電位との電位差が所定の電圧以下になると、オペアンプ１５１の出力が急速にＬレベルとなる。その結果、ｎ型ＭＯＳトランジスタ１５４がオフし、ビット線ＢＬの電圧の下降が止まる。
【００５９】
以上のように、ビット線ＢＬの電位が下降し、プレート線ＰＬ１の電圧が上昇することで、ビット線ＢＬ上に存在する図示しない寄生容量および寄生抵抗を介してメモリセルＭＣにかかる高電位が更に上昇し、再びメモリセルＭＣからビット線ＢＬに電荷が放出され、ビット線ＢＬの電位が上昇する。すると、オペアンプ１５１の出力が再びＨレベルとなり、型ＭＯＳトランジスタ１５４がオンする。このように、オペアンプ１５1の出力の切り替え（ｎ型ＭＯＳトランジスタ１５４のオン、オフ）は、メモリセルＭＣに略ＶＣＣの電圧が印加され、メモリセルＭＣからの電荷の放出が止まるまで繰り返される。以上の動作により、ノードＶｄの電位は、急速に低下する。
【００６０】
一方、メモリセルＭＣに記憶されたデータが“０”である場合には、“０”データの読み出し電荷量と同等の正電荷量が正電荷キャンセル回路１９０によってビット線ＢＬから予め引き抜かれているので、メモリセルＭＣからビット線ＢＬ上に読み出された電荷による電位上昇はごく僅かであり、ビット線ＢＬの電位は、接地電位付近に止まる。そのためオペアンプ１５１の＋入力に接続されるビット線ＢＬの電位と、−入力に接続される接地電位との電位差は、所定の電圧を超えることはなく、オペアンプ１５１の出力はＬレベルのままである。
【００６１】
以上の説明から分るように、メモリセルＭＣに記憶されているデータに応じて、オペアンプ１５１の出力の切り替え回数に差が生じる。メモリセルＭＣに記憶されたデータが“１”である場合、メモリセルＭＣから放出される電荷量が多いため、オペアンプ１５１の出力が何度も切り替わり、ビット線ＢＬの電位は上昇と下降とを何度も繰り返すので、ノードＶｄの電位は大きく低下する。一方、メモリセルＭＣに記憶されたデータが“０”である場合、メモリセルＭＣから放出される電荷量が少ないことに加え、“０”データの読み出し電荷量より少ない正電荷量が正電荷キャンセル回路１９０によってビット線ＢＬから予め引き抜かれているので、オペアンプ１５１が作動することはなく、ノードＶｄの電位はＶＣＣに維持されたままである。
【００６２】
ここで、時刻ｔ４以降の強誘電体メモリ装置１００の動作について、図１及び図２を参照しながら説明する。ダミービット線ＤＢＬに接続される強誘電体キャパシタＣは、他の強誘電体キャパシタＣの面積よりも大きく設定されており、そこには“０”データが記憶されている。このため、当該強誘電体キャパシタＣからダミービット線ＤＢＬに放出される電荷量は、“０”が記憶された強誘電体キャパシタＣからビット線ＢＬ１〜ＢＬｎに放出される電荷量よりも多い。従って、基準電圧生成部１７０のｐ型ＭＯＳトランジスタ１７２のゲートに、ビット線ＢＬ１〜ＢＬｎに接続されるメモリセルＭＣに記憶されたデータが“０”である場合のドレイン電圧Ｖｄと、当該データが“１”である場合のドレイン電圧との間の電圧が印加される。このとき、基準電圧生成部１７０は、ｐ型ＭＯＳトランジスタ１７２に流れる電流を、基準電圧に変換して判定部１８０に供給する。
【００６３】
そして、判定部１８０は、ｐ型ＭＯＳトランジスタ１７２に流れる電流と、ｐ型ＭＯＳトランジスタ１８２に流れる電流とを比較して、メモリセルＭＣに記憶されたデータを判定する。具体的には、ｐ型ＭＯＳトランジスタ１８２のゲート電圧がｐ型ＭＯＳトランジスタ１７２のゲート電圧よりも高い場合、即ち、ビット線ＢＬ１〜ＢＬｎに接続されるメモリセルＭＣに記憶されたデータが“０”である場合、ｐ型ＭＯＳトランジスタ１８２に流れる電流はｐ型ＭＯＳトランジスタ１７２に流れる電流より小さいため、判定部１８０の出力であるｐ型ＭＯＳトランジスタ１８２のドレイン電圧が接地電圧付近まで低下し、当該データが“１”である場合、ｐ型ＭＯＳトランジスタ１８２に流れる電流はｐ型ＭＯＳトランジスタ１７２に流れる電流より大きいため、当該ドレイン電圧はＶＣＣ付近まで上昇する（図２のＯＵＴ１、時刻ｔ４〜ｔ５参照）。
【００６４】
図４にオペアンプの構成例を示す。図示するように、オペアンプは複数のＭＯＳトランジスタ及び抵抗により構成することができる。Ｉｎ＋は、＋入力、Ｉｎ−は、−入力、Ｏｕｔは、出力である。また、Ｖref０、Ｖref１及びＶref２は、基準電圧である。なお、当該回路は、オペアンプの一例にすぎず、係る構成に限定されるものではない。
【００６５】
図５は比較例としての強電体メモリ装置２００の回路構成を示す。図１に示す符号と同一符号のデバイスは同一のデバイスを示すものとしてその詳細な説明を省略する。本実施形態に係わる強誘電体メモリ装置１００と、比較例に係わる強誘電体メモリ装置２００との相違点は、強誘電体メモリ装置１００が正電荷キャンセル回路１９０を有しているのに対し、強誘電体メモリ装置２００が正電荷キャンセル回路１９０を有しない点である。
【００６６】
図６は強誘電体メモリ装置２００におけるビット線ＢＬの電位変化とノードＶｄの電位変化とを示すグラフである。“０”データが記憶されているメモリセルＭＣに読み出し電圧を印加し、メモリセルＭＣからビット線ＢＬに電荷を放出したときに、ビット線ＢＬに正電荷ノイズが入ると、オペアンプ１５１の＋入力に接続されるビット線ＢＬの電位が上昇し、オペアンプ１５１の＋入力と−入力との電位差が所定の電圧を超える場合がある。オペアンプ１５１の＋入力と−入力との電位差が所定の電圧を超えると、オペアンプ１５１の出力は急速にＨレベルになり、ｎ型ＭＯＳトランジスタ１５４がオンする。ｎ型ＭＯＳトランジスタ１５４がオンすると、そのドレインは、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗を介して、接地されたソースと接続するので、図６に示すようにノードＶｄの電位は下がってしまう。
【００６７】
比較例に係わる強誘電体メモリ装置２００では、本実施形態に係わる強誘電体メモリ装置１００と同様に、“１”データを読み出したときのノードＶｄの電位は接地電位まで降下したところで飽和する。そのため、ビット線ＢＬに正電荷ノイズが入ると、“０”データを読み出したときのノードＶｄの電位まで降下してしまうので、“０”データを読み出したときのノードＶｄの電位と、“１”データを読み出したときのノードＶｄの電位との差（読み出しマージン）が小さくなるという問題が生じる。更に、比較例に係わる強誘電体メモリ装置２００では、オペアンプ１５１の出力がＨレベルからＬレベルに切り替わったときに、オペアンプ１５１の応答性の限界により、ｎ型ＭＯＳトランジスタ１５４がオンからオフに切り替わるタイミングが遅れることがある。ｎ型ＭＯＳトランジスタ１５４がオンからオフに切り替わるタイミングが遅れると、“０”データを読み出したときのノードＶｄの電位が下がりすぎてしまい、“１”データを読み出したときのノードＶｄの電位との差が小さくなるという問題もある。
【００６８】
これに対し、本実施形態に係わる強誘電体メモリ装置１００では、“０”データの読み出し電荷量と同等の正電荷量をビット線ＢＬから引き抜いているので、“０”データを読み出したときのノードＶｄの電位が下がらないか、或いはごく僅かしか下がらない。そのため、正電荷ノイズの影響や、オペアンプ１５１の応答性の限界によりｎ型ＭＯＳトランジスタ１５４がオンからオフに切り替わるタイミングが遅れたりしても、“０”データを読み出したときのノードＶｄの電位低下を抑制できるので、十分な読み出しマージンを確保できる。
【００６９】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【００７０】
例えば、正電荷キャンセル回路１９０は、図７乃至図１１に示すような回路構成を具備するものでもよい。
図７に示す正電荷キャンセル回路１９０は、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタから成る。
図８に示す正電荷キャンセル回路１９０は、“１”データの強誘電体容量より小さい容量に相当する容量を有する常誘電体キャパシタから成る。
図９に示す正電荷キャンセル回路１９０は、“０”データの強誘電体容量に相当する容量を有する強誘電体キャパシタと、常誘電体キャパシタとから成り、その容量の合成値が“１”データの強誘電体容量よりも小さい容量を有するキャパシタから成る。
図１０示す正電荷キャンセル回路１９０は、ビット線ＢＬを負電位（例えば−０．１Ｖ）に十分な時間（プリチャージに要する時間）接続することで、ビット線ＢＬの電位を負電位にプリチャージするプリチャージ手段としてのｐ型ＭＯＳトランジスタから成る。
図１１に示す正電荷キャンセル回路１９０は、ビット線ＢＬを負電位に瞬間的に接続することで、負電荷をビット線ＢＬに注入し、ビット線ＢＬの電位を瞬時に引き下げるスイッチとしてのｐ型ＭＯＳトランジスタから成る。
【００７１】
尚、ビット線ＢＬを負電位にプリチャージする際に、電流が基板を抜けて流れないようにするためには、プリチャージ手段又はスイッチとしてのトランジスタは、ｐ型ＭＯＳトランジスタが好適である。
【００７２】
“０”データの読み出し電荷量より少ない正電荷量（例えば正電荷ノイズに相当する微小電荷量）、又は“０”データの読み出し電荷量と同等或いはそれより多く且つ１データの読み出し電荷量より少ない正電荷量をダミービットＤＢＬ及びビット線ＢＬ１〜ＢＬｎから引く抜くことで、ノイズの影響をキャンセルできるとともに、“０”データを読み出したときのノードＶｄの電位低下を抑制し、或いはノードＶｄの電位が低下したとしてもその低下量をごく僅かな範囲に制限することができる。
【００７３】
尚、プレート線ＰＬを駆動する以前のタイミングでダミービットＤＢＬ及びビット線ＢＬ１〜ＢＬｎから正電荷を引き抜く場合には、図１、図７乃至図１１に示す何れの正電荷キャンセル回路１９０も適用できる。プレート線を駆動する以前のタイミングでダミービットＤＢＬ及びビット線ＢＬ１〜ＢＬｎから正電荷を引き抜いておくと、より大きな読み出し電圧をメモリセルＭＣに印加できるので、読み出し速度を向上できる。
【００７４】
また、プレート線ＰＬを駆動するタイミングと略同時のタイミングでダミービットＤＢＬ及びビット線ＢＬ１〜ＢＬｎから正電荷を引き抜く場合には、図１、図７乃至図９に示す何れの正電荷キャンセル回路１９０も適用できる。プレート線ＰＬを駆動する以前のタイミングで正電荷キャンセル回路１９０等の周辺回路を駆動させると、ビット線ＢＬにノイズが入る可能性があるが、プレート線ＰＬを駆動するタイミングと略同時のタイミングで正電荷キャンセル回路１９０を駆動し、ダミービットＤＢＬ及びビット線ＢＬ１〜ＢＬｎから正電荷を引き抜いておくことで、ノイズマージンを拡大できる。
【００７５】
尚、本実施形態においては、ダミービット線ＤＢＬに接続される強誘電体キャパシタＣの面積を大きくして“０”を記憶しているが、ダミービット線ＤＢＬに接続される強誘電体キャパシタＣの面積を小さくして“１”を記憶してもよい。また、ダミービット線ＤＢＬに接続される強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣの面積と等しくし、ｐ型ＭＯＳトランジスタ１７２の駆動能力をｐ型ＭＯＳトランジスタ１８２の駆動能力より大きくする、或いはｎ型ＭＯＳトランジスタ１７４の駆動能力をｎ型ＭＯＳトランジスタ１８４の駆動能力より小さくしてもよい。また、ｎ型ＭＯＳトランジスタ１５４のソースを接地とし、ｐ型ＭＯＳトランジスタ１５８のソースをＶＣＣとしたが、前者が低電位かつ後者が高電位であり、前者と後者との間に電位差があればよい。また、ｐ型ＭＯＳトランジスタ１５８はノードＶｄをプリチャージする機能を有していればよいため、ｎ型ＭＯＳトランジスタであってもよい。
【００７６】
また、本実施形態においては、所謂１Ｔ１Ｃ型のメモリセルを例に説明したが、２Ｔ２Ｃ型のメモリセルに適用してもよい。
【００７７】
発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが特許請求の範囲から明らかであろう。
【図面の簡単な説明】
【００７８】
【図１】本実施形態に係わる強誘電体メモリ装置の回路構成図である。
【図２】本実施形態に係わる強誘電体メモリ装置の動作を示すタイミングチャートである。
【図３】本実施形態に係わるビット線の電位変化とノードの電位変化とを示すグラフである。
【図４】オペアンプの回路構成図である。
【図５】比較例に係わる強誘電体メモリ装置の回路構成図である。
【図６】比較例に係わるビット線の電位変化とノードの電位変化とを示すグラフである。
【図７】正電荷キャンセル回路の回路構成図である。
【図８】正電荷キャンセル回路の回路構成図である。
【図９】正電荷キャンセル回路の回路構成図である。
【図１０】正電荷キャンセル回路の回路構成図である。
【図１１】正電荷キャンセル回路の回路構成図である。
【符号の説明】
【００７９】
１００…強誘電体メモリ装置  １１０…メモリセルアレイ  １２０…ワード線制御部  １３０…プレート線制御部  １４０…ｎ型ＭＯＳトランジスタ  １５０…センスアンプ  １６０…キャパシタ  １７０…基準電圧生成部  １８０…判定部  １９０…正電荷キャンセル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008112476.tif 000011
【図１０】
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【図１１】
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