(57)【要約】【課題】本発明は、データ領域とファイル割り当て領域とを有するフラッシュメモリ素子の動作方法及びそのための制御回路を提供する。【解決手段】第１領域と、前記第１領域とプログラム及び消去された状態が反対である第２領域と、を有するフラッシュメモリ素子の動作方法であって、プログラム命令語を受信するステップ２１０と、プログラム命令語の対象が第２領域である場合に、プログラムデータを反転させて入力させるステップ２３０と、反転されて入力されるプログラムデータを第２領域にプログラムさせるステップ２５０と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１領域と、前記第１領域とプログラム及び消去された状態が反対である第２領域と、を有するフラッシュメモリ素子の動作方法であって、
プログラム命令語を受信するステップと、
前記プログラム命令語の対象が前記第２領域である場合に、プログラムデータを反転させて入力させるステップと、
反転されて入力される前記プログラムデータを前記第２領域にプログラムさせるステップと、
を含むことを特徴とするフラッシュメモリ素子の動作方法。
【請求項２】
前記第１領域はデータ領域であり、前記第２領域はファイル割り当てテーブル（ＦＡＴ；File Allocation Table）領域であることを特徴とする請求項１に記載のフラッシュメモリ素子の動作方法。
【請求項３】
前記プログラム命令語の対象が前記第１領域である場合に、前記プログラムデータを反転せずに入力させるステップと、
入力される前記プログラムデータを前記第１領域にプログラムさせるステップと、
を更に含むことを特徴とする請求項１に記載のフラッシュメモリ素子の動作方法。
【請求項４】
前記第２領域に対するプログラム時にフラグセルも共にプログラムされるようにするステップを更に含むことを特徴とする請求項１に記載のフラッシュメモリ素子の動作方法。
【請求項５】
読み出し命令語を受信するステップと、
前記読み出し命令語に応じてリード動作を行うステップと、
前記読み出しが前記第２領域に対する読み出しである場合に、読み出されたデータを反転させて出力させるステップと、
を更に含むことを特徴とする請求項１に記載のフラッシュメモリ素子の動作方法。
【請求項６】
前記読み出しが前記第２領域に対する読み出しであるか否かに対する判断は、フラグセルのプログラム有無によって決定されるようにすることを特徴とする請求項５に記載のフラッシュメモリ素子の動作方法。
【請求項７】
前記フラグセルがプログラムされている場合に、前記読み出しが前記第２領域に対する読み出しであると見做すことを特徴とする請求項６に記載のフラッシュメモリ素子の動作方法。
【請求項８】
第１領域と、前記第１領域とプログラム及び消去された状態が反対である第２領域と、を含むセルアレイを有するフラッシュメモリ素子の制御回路であって、
フラグセルと、
前記フラグセルの動作制御のためのフラグセルページバッファと、
前記セルアレイの動作制御のためのメインページバッファと、
前記メインページバッファに入力されるデータを一定条件で反転させて入力させるデータ反転回路と、
を備えることを特徴とするフラッシュメモリ素子の制御回路。
【請求項９】
前記第１領域はデータ領域であり、前記第２領域はＦＡＴ領域であることを特徴とする請求項８に記載のフラッシュメモリ素子の制御回路。
【請求項１０】
前記データ反転回路は、
フラグ制御信号に応じてスイッチングされるトランジスタと、
前記トランジスタに直列に接続するインバータと、
を備えることを特徴とする請求項８に記載のフラッシュメモリ素子の制御回路。
【請求項１１】
前記メインページバッファは、
前記第１領域に対する読み出し時にデータを反転せずに出力させる第１データ入出力ラインと、
前記第２領域に対する読み出し時にデータを反転させて出力させる第２データ入出力ラインと、
を備えることを特徴とする請求項８に記載のフラッシュメモリ素子の制御回路。
【請求項１２】
前記第２領域に対する前記読み出しデータを反転させて出力させるために、前記第２データ入出力ラインに直列に接続するインバータを更に備えることを特徴とする請求項１１に記載のフラッシュメモリ素子の制御回路。
【請求項１３】
前記第２データ入出力ラインは、前記フラグセルがプログラムされている場合に接続されることを特徴とする請求項１１に記載のフラッシュメモリ素子の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の動作方法及びそのための制御回路に関し、特にデータ領域とファイル割り当て領域とを有するフラッシュメモリ素子の動作方法及びそのための制御回路に関する。
【背景技術】
【０００２】
フラッシュメモリ素子において、Ｅ／Ｗサイクリング（Erase/Writing cycling）特性は、素子の信頼度の側面において極めて重要な要素である。Ｅ／Ｗサイクリング特性は、フラッシュメモリ素子において消去動作とプログラム動作とが繰り返して行われる回数の物理的な限界を表す特性因子である。現実的に、この物理的な特性には限界があり、特に高密度化が進むにつれて、限界を表す回数は更に少なくなっている。最近では、セル状態を細分化して一つのセルに２ビット以上のデータを格納するマルチレベルセル（Multi Level Cell ;MLC）が採用されるにつれて、Ｅ／Ｗサイクリング回数の制限が益々深刻化している。
【０００３】
データが書き込まれる位置を適切に配分することによって、特定位置でＥ／Ｗストレスが集中するのを防止できる。すなわち、データを順次に使うと、前に位置したブロック（block）においてＥ／Ｗストレスが集中するが、これを防止するために、様々な位置で均等にデータを書き込んで、特定位置でのＥ／Ｗストレスを軽減させるものである。このような方法によって、特定ブロックでのみＥ／Ｗストレスが集中する現象が軽減し、従って、平均的にブロックが経験するＥ／Ｗサイクリング回数は、大きな問題にはならない。
【０００４】
ところが、このような方法は、データ領域では効果があるが、ファイル割り当てテーブル（File Allocation Table ;FAT）では、大きな効果を発揮することができない。データ領域は、実際のデータが入力されるメモリ領域であり、ＦＡＴは、データ領域内での実際のデータがある位置などのような情報データを格納するメモリ領域である。従って、データ領域では、データが新しく書き込まれるときのみに消去動作が発生するのに対し、ＦＡＴでは、データ領域でのデータ状態が変動される度に、データがアップデートされなければならない。従って、ＦＡＴでは、データ領域に比べてＥ／Ｗサイクリング特性が脆弱であることが知られている。
【０００５】
このようなＦＡＴでのＥ／Ｗサイクリング特性の脆弱さは、動作方式の差によって更に顕著に現れる。フラッシュメモリ素子において、プログラム動作はページ単位で行われることに対し、消去動作は複数のページからなるブロック単位で行われるということは周知の事実である。データ領域の場合に、消去された状態は、ネガティブしきい電圧を有しているから、電流が流れる状態「１」と表し、プログラムされた状態は、ポジティブしきい電圧を有しているから、電流が流れない状態「０」と表す。すなわち、何らのデータが書き込まれていないときが「状態１」であるから、データ領域では、実際のデータが追加されるごとにページ単位で追加的なプログラムのみを行うと良い。
【０００６】
これに対し、ＦＡＴでは、他のシステム、例えばフラッシュメモリ素子の運営体制などとの互換性によりこれとは正反対である。すなわち、消去された状態が「状態０」と現れ、プログラムされた状態が「状態１」と現れる。従って、一部のデータが追加されるとき、ＦＡＴ内の一部領域を「状態０」から「状態１」に変えるためには、消去動作を行わなければならない。ところが、上述のように、消去動作はブロック単位で行われるので、必要な部分に対する消去動作を行うことができず、従って全体的に消去動作をまず行ってからデータアップデートのためのプログラム動作を行わなければならない。
【０００７】
このような理由によって、データ領域よりはＦＡＴでのＥ／Ｗサイクリング特性が顕著に弱く、特に、図１に示すように、Ｅ／Ｗサイクリングストレスが激しくなるほどセル内に流れる電流量もますます小さくなる。具体的に、図１において全てのセルがプログラムされた場合に、フレッシュ状態（図１符号「１１０」参照）でのドレイン電流のレベルはセンシングレベル（図１符号「１００」参照）より十分に高いが、サイクリングが行われた後の状態（図１符号「１２０参照」）では、センシングレベルに近接する程に低くなる。単位セルを交互にプログラムする場合にも、フレッシュ状態（図１符号「１３０」参照）でのドレイン電流のレベルは、センシングレベルより十分に高いが、サイクリングが行われた後の状態（図１符号「１４０」参照）では、相対的に更に低くなってセンシングレベルとの差が少なくなる。一般に、セル電流は、ストリング内の全てのセルが全てプログラムされている場合に最も小さく流れるが、図１に示したように、Ｅ／Ｗサイクリングストレスにより更に小さくなった電流量がページバッファのセンシングレベルより小さくなる場合には、オーバープログラム（over-program）問題が発生できる。
【０００８】
このようなフラッシュメモリ素子についての特許文献としては、例えば下記特許文献１乃至６等がある。
【特許文献１】米国特許第７，１４９，１２５号公報
【特許文献２】米国特許第６，９０３，９６３号公報
【特許文献３】米国特許第７，１３６，３０６号公報
【特許文献４】米国特許第６，６０５，８３９号公報
【特許文献５】米国特許第６，４６９，３４３号公報
【特許文献６】米国特許第６，２８５，５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、データ領域とファイル割り当て領域とを有するフラッシュメモリ素子の動作方法及びそのための制御回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態によるフラッシュメモリ素子の動作方法は、第１領域及び前記第１領域とプログラム及び消去された状態が反対である第２領域を有するフラッシュメモリ素子の動作方法であって、プログラム命令語を受信するステップと、前記プログラム命令語の対象が前記第２領域である場合に、プログラムデータを反転させて入力させるステップと、反転されて入力される前記プログラムデータを前記第２領域にプログラムさせるステップと、を含む。
【００１１】
本発明の一実施の形態によるフラッシュメモリ素子の制御回路は、第１領域及び前記第１領域とプログラム及び消去された状態が反対である第２領域とを含むセルアレイを有するフラッシュメモリ素子の制御回路であって、フラグセルと、前記フラグセルの動作制御のためのフラグセルページバッファと、前記セルアレイの動作制御のためのメインページバッファと、前記メインページバッファに入力されるデータを一定条件で反転させて入力させるデータ反転回路と、を備える。
【発明の効果】
【００１２】
本発明によるフラッシュメモリ素子の動作方法及びそのためのフラッシュメモリ素子の制御回路によれば、データ領域とプログラム及び消去された状態が反対であるＦＡＴ領域とに対するデータを追加する際に、ブロック単位の消去動作なしに追加的なデータのみをプログラムすることができるので、Ｅ／Ｗサイクリング特性が改善されるという利点が提供される。また、ＦＡＴ領域において実際の消去動作なしにデータをアップデートすることができるので、ＦＡＴ領域のデータのアップデート速度が向上する。
【発明を実施するための最良の形態】
【００１３】
図２は、本発明によるフラッシュメモリ素子のプログラム方法を説明するために示したフローチャートである。図２に示すように、まずプログラム命令語が入力されると（ステップ２１０）、入力されたプログラム命令語がＦＡＴブロックに対する命令語であるか否かを判断する（ステップ２２０）。プログラム命令語は、ＦＡＴブロックに対する命令語とデータ領域に対する命令語とを含む。データ領域では、プログラムされた状態を「０」と表し、消去された状態を「１」と表すことに対し、ＦＡＴブロックでは、反対にプログラムされた状態を「１」と表し、消去された状態を「０」と表す。本実施の形態では、ＦＡＴブロックに限定しているが、プログラムされた状態及び消去された状態をそれぞれ「１」及び「０」と表す領域に対しては、本動作方法が同様に適用可能であることは当然である。
【００１４】
前記ステップ２２０において判断したとき、ＦＡＴブロックに対する命令語ではない場合に、すなわちデータ領域に対する命令語である場合には、データ領域に対するプログラムを行う（ステップ２４０）。すなわち、ページバッファを介して入力されたデータをセルアレイの指定されたページにプログラムさせる。前記ステップ２２０において判断したとき、ＦＡＴブロックに対する命令語である場合には、入力されたデータを反転させた後にページバッファに入力させる（ステップ２３０）。次に、反転されたデータでＦＡＴ領域に対するプログラムを行う（ステップ２５０）。上述のように、ＦＡＴ領域では、何らのデータが書き込まれていないときの値が「０」、すなわちプログラム状態であるため、データが入力されるごとに全ブロックに対する消去がまず行われなければならないが、本実施の形態のように入力されるデータを反転させると、全ブロックに対する消去を行う必要がなくなる。但し、読み出し（ｒｅａｄ）時にもデータ出力前にデータを反転させなければならないので、ＦＡＴブロックに対するプログラム時にその情報を別途に格納し、読み出し時にこの情報に応じてＦＡＴブロックに対する読み出しである場合には、再度データを反転させた後に出力させなければならない。このようにＦＡＴブロックに対するプログラムが行われたという情報は、フラグ（flag）セルに格納することができる。すなわち、ＦＡＴブロックに対するプログラム時にフラグセルに対しても共にプログラムを行う。すると、読み出し時にフラグセルがプログラムされたかを判断した後に、プログラムされた場合、ＦＡＴブロックに対するリードと見做し、データを反転して出力させ、これに対しプログラムされない場合には、一般データ領域に対するリードと見做して、データを反転させずにそのまま出力させる。
【００１５】
図３は、本発明によるフラッシュメモリ素子の読み出し方法を説明するために示したフローチャートである。図３に示すように、読み出し命令語が入力されると、読み出し動作を行う（ステップ３１０、３２０）。読み出し命令語は、データ領域に対する読み出し命令語とＦＡＴブロックに対する読み出し命令語とを含む。次に、ＦＡＴブロックに対する読み出しが行われたかを判断する（ステップ３３０）。上述のように、この判断は、フラグセルにおけるプログラムの有／無をセンシングすることによって行われることができる。すなわち、フラグセルがプログラムされている場合には、ＦＡＴブロックと見做し、これに対し、フラグセルがプログラムされていない場合には、一般データ領域と見做す。前記ステップ３３０においてフラグセルがプログラムされているから、ＦＡＴブロックに対する読み出しであると判断されると、出力データを反転させる（ステップ３４０）。そして、データを出力させる（ステップ３５０）。これに対し、前記ステップ３３０においてフラグセルがプログラムされていないから、データ領域に対する読み出しであると判断すると、出力データを反転させずにそのまま出力させる（ステップ３５０）。
【００１６】
図４は、本発明によるフラッシュメモリ素子の制御回路を示した図である。図４に示すように、フラッシュメモリ素子の制御回路は、メインセルアレイ４１０内のメモリセルに対応するフラグセル４２０と、メインセルアレイ４１０の動作制御及びラッチを行うメインページバッファ４３０と、フラグセル４２０の動作制御及びラッチを行うフラグセルページバッファ４４０と、メインページバッファ４３０への入力データを必要な場合に反転させ得るデータ反転回路４５０と、を備えて構成される。
【００１７】
メインセルアレイ４１０は、ストリング選択トランジスタ及びメモリセルが直列に接続するＮＡＮＤストリング４１１がワードライン方向に配列される構造からなる。各ＮＡＮＤストリング４１１は、対応するビットライン４１２に接続され、ビットライン４１２を介してメインページバッファ４３０と接続される。ビットライン４１２は、偶数番目のビットラインＢＬｅ及び奇数番目のビットラインＢＬｏが一対を構成して、メインページバッファ４３０内の一つのページバッファに接続される。
【００１８】
フラグセル４２０は、メインセルアレイ４１０を構成するＮＡＮＤストリングと同じＮＡＮＤストリング構造からなる。
【００１９】
メインページバッファ４３０は、偶数番目のビットラインＢＬｅと奇数番目のビットラインＢＬｏのうちのいずれか一つを選択し、またビットライン４１２にバイアスを印加するための選択回路及びバイアス印加回路４３１と、ビットライン４１２をプリチャージ（pre-charge）させるプリチャージ部４３２と、データを格納するためのラッチ部４３３を備える。選択回路及びバイアス印加回路４３１、プリチャージ部４３２、及びラッチ部４３３は、センシングノードＳＯを介して接続され、特に、ラッチ部４３３は、出力ノードＱに接続される。出力ノードＱは、データ反転回路４５０と第１及び第２データ入出力ライン４３４、４３５を介して接続される。第１データ入出力ライン４３４は、トランジスタ４３６によりスイッチングされ、第２データ入出力ライン４３５は、トランジスタ４３７によりスイッチングされる。第２データ入出力ライン４３５には、インバータ４３８が接続され、従って、第２データ入出力ライン４３５を介しては、データが反転されて出力される。
【００２０】
フラグセルページバッファ４４０も、メインページバッファ４３０と同じ回路構造で構成され、但し、フラグ制御信号部４４１及び経路制御部４４２が更に追加される。フラグ制御信号部４４１は、フラグ制御信号Flag MRSTに応じてフラグセルページバッファ４４０の出力ノードＱの状態を決定する。フラグ制御信号Flag MRSTは、ＦＡＴブロックに対するプログラム時にはハイ状態になり、データ領域に対するプログラム時にはロー状態になる。経路制御部４４２は、フラグセル４２０のプログラム有無によってメインページバッファ４３０内のデータ送信経路を制御する。このために、経路制御部４４２は、第１スイッチング素子４４２ａ及び第２スイッチング素子４４２ｂで構成される。第１スイッチング素子４４２ａは、ｎチャネル型ＭＯＳトランジスタであり、第２スイッチング素子４４２ｂは、ｐチャネル型ＭＯＳトランジスタである。第１スイッチング素子４４２ａ及び第２スイッチング素子４４２ｂのゲート端子には、制御信号PGMbが共通に入力される。第１スイッチング素子４４２ａのドレインは、出力ノードＱに接続され、ソースは、ノードＡに接続される。第２スイッチング素子４４２ｂのドレインには、制御信号PGMが入力され、ソースは、ノードＡに接続される。ノードＡは、メインページバッファ４３０のトランジスタ４３６、４３７を制御する第１制御ライン４４３及び第２制御ライン４４４に接続される。第１制御ライン４４３には、インバータ４４５が配置されて、ノードＡの状態が反転されて伝達される。
【００２１】
データ反転回路部４５０は、メインページバッファ４３０に接続されるが、特に、メインページバッファ４３０の入出力ラインが延びるデータ入力ライン４５４を有する。また、データ反転回路部４５０は、フラグ制御信号Flag MRSTにより制御されるトランジスタ４５１と、このトランジスタに直列に接続するインバータ４５２が接続するデータ反転入力ライン４５３を備える。プログラムのためのデータ入力時にフラグ制御信号Flag MRSTがハイの状態である場合に、データは、データ反転入力ライン４５３に入力されてインバータ４５２により反転される。これに対し、フラグ制御信号Flag MRSTがローの状態である場合には、データは、通常のデータ入力ライン４５４を介して反転されずに伝達される。
【００２２】
図５は、図４のフラッシュメモリ素子構造でのプログラム動作を説明するために示した図である。図５に示すように、データ領域に対するプログラム時にプログラム制御信号PGMとしてハイ信号が印加され、フラグ制御信号Flag MRSTとしてロー信号が印加される。これにより、データ反転回路４５０内のトランジスタ４５１はターンオフして、データは、データ入力ライン４５４を介して入力される。フラグ制御信号Flag MRSTにロー信号が印加されるので、フラグセルページバッファ４４０内の出力ノードＱはロー状態になるが、経路制御部４４２の動作により、ノードＡはハイ状態となる。ノードＡがハイ状態になるので、メインページバッファ４３０のトランジスタ４３６はターンオンする。これにより、図面において矢印５１０で示したように、データは、データ反転回路４５０のデータ入力ライン４５４及びメインページバッファ４３０の第１データ入出力ライン４３４を介して反転せずに入力され、入力されたデータに応じて、メインセルアレイ４１０内でページ単位でプログラム動作が行われる。フラグセルページバッファ４４０の場合に、フラグ制御信号Flag MRSTとしてロー信号が印加されるので、出力ノードＱの状態はハイ状態となる。
【００２３】
ＦＡＴブロックに対するプログラム時に、プログラム制御信号ＰＧＭ及びフラグ制御信号Flag MRSTとして全てハイ信号が印加される。これにより、データ反転回路４５０内のトランジスタ４５１はターンオンして、データは、データ反転入力ライン４５３を介して反転されて入力される。フラグ制御信号Flag MRSTにハイ信号が印加されるので、フラグセルページバッファ４４０内の出力ノードＱはロー状態になるが、経路制御部４４２の動作によりノードＡはハイ状態となる。ノードＡがハイ状態になるので、メインページバッファ４３０のトランジスタ４３６はターンオンする。これにより、図面において矢印５２０で示したように、入力データは、データ反転回路４５０のデータ反転入力ライン４５３及びメインページバッファ４３０の第１データ入出力ライン４３４を介して反転された状態で入力され、反転されて入力されたデータによってメインセルアレイ４１０内においてページ単位でプログラム動作が行われる。フラグセルページバッファ４４０の場合に、フラグ制御信号Flag MRSTとしてハイ信号が印加されるので、出力ノードＱの状態はロー状態になって、フラグセル４２０はプログラムされる。このようにＦＡＴ領域に対するプログラム時にデータが反転されて入力されるので、ＦＡＴ領域にデータを追加するために、全体ブロックに対して消去動作を行う必要はなく、追加されたデータに対するプログラム動作のみを行うと良い。
【００２４】
図６は、図４のフラッシュメモリ素子構造でのリード動作を説明するために示した図である。図６に示すように、読み出し命令語によってリード動作が行われ、読み出されたデータは、メインページバッファ４３０の出力ノードＱに格納される。リード動作が行われる間に、プログラム制御信号PGM及びフラグ制御信号Flag MRSTとしてロー信号が印加される。従って、データ反転回路４５０内のトランジスタ４５１はターンオフする。フラグセルページバッファ４４０の出力ノードＱがハイ状態である場合には、データ領域に対する読み出しであることを意味し、よって、この場合にメインページバッファ４３０のトランジスタ４３６はターンオンする。これにより、図面において矢印６１０で示したように、データは、メインページバッファ４３０の第１データ入出力ライン４３４及びデータ反転回路４５０のデータ入力ライン４５４を介して反転せずに出力される。フラグセル４２０がプログラムされてフラグセルページバッファ４４０の出力ノードＱがロー状態である場合には、ＦＡＴブロックに対する読み出しであることを意味し、従って、この場合にメインページバッファ４３０のトランジスタ４３７はターンオンする。これにより、図面において矢印６２０で示したように、データは、メインページバッファ４３０の第２データ入出力ライン４３５及びデータ反転回路４５０のデータ入力ライン４５４を介して反転された状態で出力される。
【００２５】
本発明によるフラッシュメモリ素子の動作方法及びそのためのフラッシュメモリ素子の制御回路によれば、データ領域とプログラム及び消去された状態が反対であるＦＡＴ領域とに対するデータを追加する際に、ブロック単位の消去動作なしに追加的なデータのみをプログラムすることができるので、Ｅ／Ｗサイクリング特性が改善されるという利点が提供される。また、ＦＡＴ領域において実際の消去動作なしにデータをアップデートすることができるので、ＦＡＴ領域のデータのアップデート速度が向上する。
【図面の簡単な説明】
【００２６】
【図１】フラッシュメモリ素子においてフレッシュ（fresh）状態とサイクリング後の状態でのドレイン電流の変化を説明するために示したグラフである。
【図２】本発明の一実施の形態によるフラッシュメモリ素子の動作方法を説明するために示したフローチャートである。
【図３】本発明によるフラッシュメモリ素子のリード方法を説明するために示したフローチャートである。
【図４】本発明によるフラッシュメモリ素子の制御回路を示した図である。
【図５】図４のフラッシュメモリ素子の制御回路のプログラム動作を説明するために示した図である。
【図６】図４のフラッシュメモリ素子の制御回路のリード動作を説明するために示した図である。
【符号の説明】
【００２７】
４１０    メインセルアレイ
４１１    ＮＡＮＤストリング
４１２、ＢＬｅ、ＢＬo    ビットライン
４２０    フラグセル
４３０    メインページバッファ
４３１    選択回路及びバイアス印加回路
４３２    プリチャージ部
４３３    ラッチ部
４３４    第１データ入出力ライン
４３５    第２データ入出力ライン
４３６    トランジスタ
４３７    トランジスタ
４３８    インバータ
４４０    フラグセルページバッファ
４４１    フラグ制御信号部
４４２    経路制御部
４４２ａ    第１スイッチング素子
４４２ｂ    第２スイッチング素子
４４３    第１制御ライン
４４４    第２制御ライン
４５０    データ反転回路
４５１    トランジスタ
４５２    インバータ
４５３    データ反転入力ライン
４５４    データ入力ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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