(57)【要約】【課題】チップ面積を増大させることなく、表示装置における駆動信号の出力タイミングをずらす。【解決手段】液晶表示パネルに表示データ（階調電圧）を出力するデータドライバ３１に遅延選択回路９を設ける。データロード信号ＬＯＡＤは、ラッチ回路部５にラッチされた階調データＤＡＴＡをホールド回路部６に取り込むタイミングを定める。遅延選択回路９は、選択制御端子１９から入力される選択制御信号ＳＥＬに基づいて決定した遅延時間でデータロード信号ＬＯＡＤを遅延させる。液晶表示パネルに実装される複数のデータドライバ３１間で選択制御信号ＳＥＬを異ならせることにより、データドライバ３１間で階調データＤＡＴＡをホールド回路部６に取り込むタイミングを異ならせる。【選択図】図２
2008262132.tif 000002
【特許請求の範囲】
【請求項１】
入力された表示データに基づいて複数の階調電圧から１つを選択して出力する選択出力回路を備え、表示装置においてカスケード接続された状態で搭載される集積化された表示駆動装置において、
制御信号に基づいて遅延時間を決定し、前記選択出力回路から前記階調電圧を出力する出力タイミングを前記遅延時間で遅延させる時間可変遅延回路を備えていることを特徴とする表示駆動装置。
【請求項２】
前記時間可変遅延回路は、複数ビットからなる前記制御信号をデコードするデコーダと、予め異なった複数の前記遅延時間を設定している遅延時間設定回路と、前記デコーダによるデコード値に基づいて、前記遅延時間設定回路で設定されている複数の前記遅延時間から１つを選択する遅延時間選択回路とを有していることを特徴とする請求項１に記載の表示駆動装置。
【請求項３】
表示駆動装置が搭載される表示装置で生成された前記制御信号を入力する入力端子を有していることを特徴とする請求項１または２に記載の表示駆動装置。
【請求項４】
前記時間可変遅延回路は、前記制御信号として前記表示データを利用することを特徴とする請求項１または２に記載の表示駆動装置。
【請求項５】
前記時間可変遅延回路は、前記制御信号として１回の走査における最後に取り込んだ前記表示データを利用することを特徴とする請求項１または２に記載の表示駆動装置。
【請求項６】
１回の走査における最後に取り込んだ前記表示データを前記表示データを伝送する伝送配線に保持させる保持手段を備えていることを特徴とする請求項５に記載の表示駆動装置。
【請求項７】
１回の走査における最後に取り込んだ前記表示データを保持するラッチを備えていることを特徴とする請求項５に記載の表示駆動装置。
【請求項８】
表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、
前記表示駆動装置が請求項１ないし７のいずれか１項に記載の表示駆動装置であり、
前記出力タイミングが、少なくとも１つの前記表示駆動装置と他の前記表示駆動装置との間で異なるように設定されていることを特徴とする表示装置。
【請求項９】
外部から入力される前記表示データの取り込みタイミングに同期したクロック信号をカウントし、表示駆動装置が前記表示データの取り込みを終了した時点でカウントを停止してカウント値を保持するカウンタを備え、
前記時間可変遅延回路は、前記制御信号として前記カウント値を用いることを特徴とする請求項１または２に記載の表示駆動装置。
【請求項１０】
前記カウンタは、カウントを停止するまでに予め設定されたカウント値でカウント値をリセットすることを特徴とする請求項９に記載の表示駆動装置。
【請求項１１】
表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、
前記表示駆動装置が請求項９または１０に記載の表示駆動装置であり、
前記カウンタが停止したときのカウント値が、少なくとも１つの前記表示駆動装置と他の前記表示駆動装置との間で異なるように設定されていることを特徴とする表示装置。
【請求項１２】
表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、
前記表示駆動装置が請求項１０に記載の表示駆動装置であり、
前記カウンタが停止したときのカウント値が異なる前記表示駆動装置の数が最大となるように、前記カウンタをリセットするカウント値が設定されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示装置を駆動するための表示駆動装置およびそれを備えた表示装置に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置等の平板型表示装置の大型化・高精細化が進んできている。それに伴い、表示装置において表示パネルに表示データ（階調電圧）を出力する駆動用のデータドライバを構成する半導体集積回路では、信号出力端子の端子数増加や、出力バッファの駆動能力の拡大が進められている。
【０００３】
まず、従来のデータドライバ用の半導体集積回路（以降、ドライバ集積回路と称する）の構成について説明する。図１１は、ｎ本の信号出力端子１１１−１〜１１１−ｎから、それぞれｍ階調の出力電圧を出力可能な当該ドライバ集積回路の構成を示すブロック図である。
【０００４】
ドライバ集積回路１０１は、外部からの信号入力用として、クロック入力端子１０２と、複数の信号入力端子からなる階調データ入力端子１０３と、ＬＯＡＤ信号入力端子１０４と、基準電源端子１０５〜１０９とを備えている。また、ドライバ集積回路１０１は、液晶表示パネルへの信号出力用として、ｎ個の信号出力端子１１１−１〜１１１−ｎを備えている。ただし、信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子１１１と称する。
【０００５】
加えて、ドライバ集積回路１０１は、内部に設けられる回路として、基準電源補正回路１２１と、ポインタ用シフトレジスタ回路１２３と、ラッチ回路部１２４と、ホールド回路部１２５と、Ｄ／Ａコンバータ（Digital to Analog Converter）部１２６（以降、ＤＡＣ部１２６と称する）と、出力バッファ部１２７とを備えている。
【０００６】
ポインタ用シフトレジスタ回路１２３は、ｎ段のシフトレジスタ１２３−１〜１２３−ｎにより構成される。ラッチ回路部１２４は、ｎ個のラッチ回路１２４−１〜１２４−ｎにより構成される。ホールド回路部１２５は、ｎ個のホールド回路１２５−１〜１２５−ｎにより構成される。ＤＡＣ部１２６は、ＤＡＣ回路１２６−１〜１２６−ｎにより構成される。出力バッファ部１２７は、オペアンプにより構成される出力バッファ１２７−１から１２７−ｎにより構成される。
【０００７】
ポインタ用シフトレジスタ回路１２３は、クロック入力端子１０２に入力されたクロック信号に応じて、ラッチ回路１２４−１〜１２４−ｎのうち１つのラッチ回路を選択する。この状態で、階調データは、階調データ入力端子１０３から入力されると、ラッチ回路１２４に選択されて格納される。
【０００８】
また、ポインタ用シフトレジスタ回路１２３から出力されるラッチ回路選択信号は、クロック入力端子１０２から入力されるクロック信号により第１段のラッチ回路１２４−１から第ｎ段のラッチ回路１２４−ｎまで順次選択する。よって、ｎ個のクロックが入力された場合、全てのラッチ回路１２４−１〜１２４−ｎにデータを記憶させることができる。また、ラッチ回路１２４−１〜１２４−ｎは、それぞれ異なる値のデータを記憶することが可能である。ラッチ回路１２４−１〜１２４−ｎに記憶されたデータは、データロード信号ＬＯＡＤにより、それぞれ対応するｎ個のホールド回路１２５−１〜１２５−ｎへ転送され、ＤＡＣ１２６−１〜１２６−ｎのデジタル入力データとなる。
【０００９】
ＤＡＣ回路１２６−１〜１２６−ｎは、上記デジタルデータにより、入力されるｍ種類の階調電圧から１つを選択して出力する。ｍ種類の階調電圧は、基準電源端子１０５〜１０９からそれぞれ入力された基準電圧Ｖ０〜Ｖ４に基づいて、基準電源補正回路１２１によって生成される。
【００１０】
さらに、ＤＡＣ回路１２６−１〜１２６−ｎから出力された階調電圧は、出力バッファ部１２７でインピーダンス変換されて、それぞれ信号出力端子１１１−１〜１１１−ｎから液晶表示パネルの駆動信号として出力される。
【００１１】
上記のように、データロード信号により一括してデータ転送が行われるため、階調電圧が同時に変化する。このため、ドライバ集積回路１０１に瞬間的に大電流が発生する。この電流は、信号出力端子１１１が増加したことと、出力バッファ部１２７の駆動能力が増大したことにより、非常に大きな値となってきている。それゆえ、ドライバ集積回路１０１の消費電流が増大するだけではなく、この電流により発生する不要輻射が問題になる。
【００１２】
そこで、電流の集中によるピーク電流の増大を防ぐため、半導体集積回路の内部で表示データをラッチするための信号を遅延させることにより、駆動出力の変化タイミングをずらすことが特許文献１に記載されている。特許文献１に開示されたソースドライバ（半導体集積回路）においては、図１２に示すように、サンプリングメモリによってサンプリングされた表示データをホールドメモリ回路２４０によって水平同期信号ＬＳ（データロード信号）に基づいてラッチし、次の水平同期信号ＬＳが入力されるまで保持する。ホールドメモリ回路２４０は、表示データの各ビットをラッチし、かつ保持するホールドラッチセル３３０と、複数の遅延回路３２０とを備えている。表示データをラッチするための水平同期信号ＬＳは、グループに分けられたホールドラッチセル３３０に、必要なだけ順次遅延されてグループ単位で与えられる。
【特許文献１】特開２００４−３０１９４６号公報（２００４年１０月２８日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１の構成では、半導体集積回路内で水平同期信号を遅延させるために遅延回路を複数設けて配置する必要がある。このため、遅延回路からホールドラッチセルに至る配線や遅延回路そのものの実装領域が必要となるので、ドライバ集積回路のチップ面積が増大するという問題が発生する。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チップ面積を増大させることなく、表示装置における駆動信号の出力タイミングをずらすことにある。
【課題を解決するための手段】
【００１５】
本発明に係る表示駆動装置は、入力された表示データに基づいて複数の階調電圧から１つを選択して出力する選択出力回路を備え、表示装置においてカスケード接続された状態で搭載される集積化された表示駆動装置において、上記課題を解決するために、制御信号に基づいて遅延時間を決定し、前記選択出力回路から前記階調電圧を出力する出力タイミングを前記遅延時間で遅延させる時間可変遅延回路を備えていることを特徴としている。
【００１６】
上記の構成では、時間可変遅延回路によって、制御信号に基づいて決定された遅延時間で出力タイミングが遅延する。このように、表示駆動装置が個々に時間可変遅延回路を備えることにより、表示駆動装置を複数搭載する表示装置において、表示駆動装置間で遅延時間が異なるように制御信号が設定されておれば、表示装置全体で表示駆動装置間の出力タイミングを異ならせることができる。
【００１７】
これにより、従来技術と同様の不要輻射低減の効果が得られる。また、表示駆動装置に時間可変遅延回路を設けるだけでよいので、表示駆動装置のレイアウト面積の増加を最小限に抑えることができる。
【００１８】
前記表示駆動装置において、前記時間可変遅延回路は、複数ビットからなる前記制御信号をデコードするデコーダと、予め異なった複数の前記遅延時間を設定している遅延時間設定回路と、前記デコーダによるデコード値に基づいて、前記遅延時間設定回路で設定されている複数の前記遅延時間から１つを選択する遅延時間選択回路とを有していることが好ましい。上記の構成において、遅延時間設定回路は、例えば、所定の遅延時間が設定されている遅延回路である。これにより、比較的簡単な回路で時間可変遅延回路を構成することができる。
【００１９】
前記表示駆動装置において、表示駆動装置が搭載される表示装置で生成された前記制御信号を入力する入力端子を有していることが好ましい。これにより、表示駆動装置に入力端子を設けるのみで制御信号を生成する回路等を設ける必要がないので、より表示駆動装置のレイアウト面積を小さくすることができる。
【００２０】
前記表示駆動装置において、前記時間可変遅延回路は、前記制御信号として前記表示データを利用することが好ましい。これにより、制御信号のみを別途生成する必要なく、制御信号の入力用の端子を増加させることがない。
【００２１】
前記表示駆動装置において、前記時間可変遅延回路は、前記制御信号として１回の走査における最後に取り込んだ前記表示データを利用することが好ましい。
【００２２】
この表示駆動装置は、１回の走査における最後に取り込んだ前記表示データを前記表示データを伝送する伝送配線に保持させる保持手段を備えていることが好ましい。これにより、保持手段が伝送配線に表示データを保持させるので、最後に取り込んだ表示データを容易に利用することができる。
【００２３】
あるいは、この表示駆動装置は、１回の走査における最後に取り込んだ前記表示データを保持するラッチを備えていることが好ましい。上記の伝送配線に表示データを保持させる場合、電位的に不安定な状態が生じることがある。これに対し、ラッチを用いることにより、そのような不安定な状態を生じることなく、利用する表示データを確実に保持することができる。
【００２４】
本発明の表示装置は、表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、上記の課題を解決するために、前記表示駆動装置が前述のいずれかの表示駆動装置であり、前記出力タイミングが、少なくとも１つの前記表示駆動装置と他の前記表示駆動装置との間で異なるように設定されていることを特徴としている。
【００２５】
これにより、前述のように、表示装置全体で表示駆動装置間の出力タイミングを異ならせることができる。
【００２６】
前記表示駆動装置は、外部から入力される前記表示データの取り込みタイミングに同期したクロック信号をカウントし、表示駆動装置が前記表示データの取り込みを終了した時点でカウントを停止してカウント値を保持するカウンタをさらに備え、前記時間可変遅延回路が前記制御信号として前記カウント値を用いることが好ましい。これにより、外部から表示駆動装置に与えるのはクロック信号のみでよく、表示駆動装置に追加する端子数を少なくすることができる。
【００２７】
この表示駆動装置において、前記カウンタは、カウントを停止するまでに予め設定されたカウント値でカウント値をリセットすることが好ましい。カウンタをリセットするカウント値（リセットのタイミング）に応じてカウンタが停止したときのカウント値が異なるので、リセットのタイミングを適宜設定することにより、遅延時間を最適に設定することができる。
【００２８】
本発明の他の表示装置は、表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、前記表示駆動装置が前記カウンタを備える表示駆動装置であり、前記カウンタが停止したときのカウント値が、少なくとも１つの前記表示駆動装置と他の前記表示駆動装置との間で異なるように設定されていることを特徴としている。これにより、前述の表示装置と同様に、へ表示装置全体で表示駆動装置間の出力タイミングを異ならせることができる。
【００２９】
本発明のさらに他の表示装置は、表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、前記表示駆動装置が前記カウンタのカウント値をリセットする表示駆動装置であり、前記カウンタが停止したときのカウント値が異なる前記表示駆動装置の数が最大となるように、前記カウンタをリセットするカウント値が設定されていることを特徴としている。リセットするカウント値（リセットのタイミング）を最適に設定することにより、表示駆動装置の出力データ数に応じて、カウンタが停止したときのカウント値が異なる表示駆動装置の数が最大となる。それゆえ、表示駆動装置のレイアウト面積の増加をより抑えることができる。
【発明の効果】
【００３０】
本発明に係る表示駆動装置は、以上のように、制御信号に基づいて遅延時間を決定し、前記選択出力回路から前記階調電圧を出力する出力タイミングを前記遅延時間で遅延させる時間可変遅延回路を備えていることを特徴としている。
【００３１】
上記の構成では、時間可変遅延回路によって、制御信号に基づいて決定された遅延時間で出力タイミングが遅延する。このように、表示駆動装置が個々に時間可変遅延回路を備えることにより、表示駆動装置を複数搭載する表示装置において、表示駆動装置間で遅延時間が異なるように制御信号が設定されておれば、表示装置全体で表示駆動装置間の出力タイミングを異ならせることができる。
【００３２】
これにより、従来技術と同様の不要輻射低減の効果が得られる。また、表示駆動装置に時間可変遅延回路を設けるだけでよいので、表示駆動装置のレイアウト面積の増加を最小限に抑えることができる。したがって、表示駆動装置のチップ面積を増大させることなく、表示装置における駆動信号（階調電圧）の出力タイミングをずらすことができるという効果を奏する。このため、チップ点数が増加するほど、ＥＭＩ低減効果が期待できる。
【発明を実施するための最良の形態】
【００３３】
本発明の実施形態について図１ないし図１０に基づいて説明すると、以下の通りである。
【００３４】
〔液晶モジュールの構成〕
図１は、液晶表示パネル１を駆動するためのモジュール基板２が実装された液晶モジュール１００（表示装置）を示している。
【００３５】
図１に示すように、液晶モジュール１００は、液晶表示パネル１と、モジュール基板２と、データドライバ３とを備えている。液晶表示パネル１は、ｎ個のデータドライバ３を介してモジュール基板２と接続されている。データドライバ３は、液晶表示パネル１の一辺側に並んで接続されている。また、データドライバ３は、集積化されたドライバチップがＣＯＦ（Chip On Film）のような実装構造でフィルム基板上に実装されることにより構成されている。このデータドライバ３は、液晶表示パネル１が有する複数の画素を駆動するために、各画素に駆動信号を与える。駆動信号としては、階調データで現される階調に応じた階調電圧が用意されている。
【００３６】
上記の画素は、液晶表示パネル１にマトリクス状に形成されており、液晶容量によって階調データを保持している。液晶容量は、液晶表示パネル１の一方のガラス基板に形成される共通電極と、各画素について設けられる画素電極と、これらの間に介在する液晶とで形成されている。この画素には、薄膜トランジスタ（ＴＦＴ）からなるスイッチング素子を介して階調データが書き込まれる。スイッチング素子は、複数のデータラインと複数の走査ラインとに接続されている。このスイッチング素子は、走査ラインに供給されるＯＮ信号によってＯＮすると、データラインに出力される階調データ（階調電圧）を画素電極に与える。これにより、階調電圧と共通電極に印加される電圧との差が液晶容量に保持される。
【００３７】
モジュール基板２は、ＰＷＢ（Printed Wiring Board）などによって構成されており、当該ＰＷＢに搭載されたコントローラ（図示せず）により、液晶表示パネル１の駆動に必要なタイミング信号を生成している。また、モジュール基板２は、各データドライバ３に対応して設けられた配線パターン（図示せず）を有している。この配線パターンは、各データドライバ３に供給する階調データＤＡＴＡや各種の制御信号を伝送したり、電源電圧を印加したりするために複数の配線（図示せず）を含んでいる。制御信号は、クロック信号ＣＬＫ、データロード信号ＬＯＡＤ、後述する遅延選択回路９，２４，２５，２７に与える外部信号などである。電源電圧は、階調電圧を生成するための基準電源電圧Ｖ０〜Ｖ４やデータドライバ３の駆動用の電源電圧などである。
【００３８】
なお、上記のコントローラは、モジュール基板２の外部に設けられていてもよい。
【００３９】
〔第１のデータドライバ〕
図２は、データドライバ３として用いられる第１のデータドライバ３１の構成を示している。
【００４０】
なお、後に説明する第２ないし第４のデータドライバ３２〜３４（図５、図７および図９参照）において、データドライバ３１における構成要素と同等の機能を有する構成要素については、同一の符号を付記してその説明を省略する。
【００４１】
図２に示すように、データドライバ３１は、ポインタ用シフトレジスタ回路４と、ラッチ回路部５と、ホールド回路部６と、Ｄ／Ａコンバータ（Digital to Analog Converter）部７（以降、ＤＡＣ部７と称する）と、出力バッファ部８と、遅延選択回路９と、基準電源補正回路１０とを備えている。また、データドライバ３１は、入力端子として、クロック入力端子１１と、階調データ入力端子１２と、データロード信号入力端子１３と、基準電源端子１４〜１８と、選択制御端子１９とを備えている。
【００４２】
また、データドライバ３１は、液晶表示パネル１への信号出力のために設けられる出力端子として、ｎ個の信号出力端子２０−１〜２０−ｎを備えている。信号出力端子２０−１〜２０−ｎは、それぞれ前述のデータラインと個々に接続されている。
【００４３】
クロック入力端子１１は、ポインタ用シフトレジスタ回路４に与えるクロック信号ＣＬＫを入力するために設けられている。階調データ入力端子１２は、複数ビットの階調データの各ビットに対応した複数の信号入力端子からなる。データロード信号入力端子１３は、遅延選択回路９に与えるためのデータロード信号ＬＯＡＤを入力するために設けられている。このデータロード信号ＬＯＡＤは、ホールド回路部６がラッチ回路部４でラッチされた階調データＤＡＴＡを保持するための制御信号として用いられる。基準電源端子１４〜１８は、それぞれ基準電圧補正回路９に与えられる基準電圧Ｖ０〜Ｖ４を入力するために設けられている。選択制御端子１９は、遅延選択回路９に与える選択制御信号ＳＥＬを入力するために設けられている。
【００４４】
信号出力端子２１−１〜２１−ｎは、出力バッファ部８を構成する出力バッファ８−１〜８−ｎにそれぞれ対応して設けられており、出力バッファ８−１〜８−ｎから出力された階調電圧を液晶表示パネル１に出力するために設けられている。
【００４５】
ポインタ用シフトレジスタ回路４は、複数段のシフトレジスタによって構成されている。このポインタ用シフトレジスタ回路４は、クロック入力端子１１に入力されたクロック信号ＣＬＫを各段のシフトレジスタによってシフトさせて、各段のシフトレジスタよりラッチ回路選択信号を出力する。ポインタ用シフトレジスタ回路４は、ラッチ回路選択信号によって、ラッチ回路部５を構成する１段目のラッチ回路５−１からｎ段目のラッチ回路５−ｎまでを順次選択する。
【００４６】
ラッチ回路部５は、ｎ個のラッチ回路５−１〜５−ｎによって構成されている。ラッチ回路５−１〜５−ｎは、上記のラッチ回路選択信号が入力されると、階調データ入力端子１２から入力された階調データＤＡＴＡを記憶可能なアクティブな状態となる。この状態では、ラッチ回路５−１〜５−ｎにそれぞれ異なる値のデータを記憶することが可能である。よって、ポインタ用シフトレジスタ回路４にクロック信号ＣＬＫのｎ個のクロックが入力された場合、全てのラッチ回路５−１〜５−ｎが各データラインに対応した階調データを記憶できる。この状態で、階調データは、階調データ入力端子１２から入力されると、対応するラッチ回路５−１〜５−ｎにそれぞれ選択されて格納される。
【００４７】
ホールド回路部６は、ｎ個のホールド回路６−１〜６−ｎによって構成されている。ホールド回路６−１〜６−ｎは、それぞれに対応するラッチ回路５−１〜５−ｎに記憶されているデータを、データロード信号ＬＯＡＤがアクティブ（例えばＨレベル）となるタイミングで一斉に取り込んで保持する。ホールド回路６−１〜６−ｎに保持されたデータは、ＤＡＣ部７のＤＡＣ回路７−１〜７−ｎに入力されるデジタルデータとなる。
【００４８】
ＤＡＣ部７は、ＤＡＣ回路７−１〜７−ｎによって構成されている。ＤＡＣ回路７−１〜７−ｎは、上記のデジタルデータに基づいて、基準電圧補正回路１０から入力されるｍ種類の階調電圧から１つを選択して出力する。ＤＡＣ回路７−１〜７−ｎの詳細については、例えば特開２００３−１３０９２１号公報に記載されているので、ここではその説明を省略する。
【００４９】
基準電圧補正回路１０は、基準電源端子１４〜１８からそれぞれ入力された基準電圧Ｖ０〜Ｖ４に基づいて、ｍ種類の階調電圧を生成する。例えば、基準電圧補正回路１０は、複数の分圧抵抗が直列接続された回路を含み、基準電圧Ｖ０〜Ｖ４の組み合わせと、その分圧抵抗とによってｍ種類の階調電圧を生成する。
【００５０】
出力バッファ部８は、出力バッファ８−１〜８−ｎによって構成されている。出力バッファ８−１〜８−ｎは、ＤＡＣ回路８−１〜８−ｎからそれぞれ出力された階調電圧をインピーダンス変換する。出力バッファ８−１〜８−ｎから出力された階調電圧は、それぞれ信号出力端子２０−１〜２０−ｎから階調データ（駆動データ）として液晶表示パネル１に出力される。
【００５１】
遅延選択回路９は、ホールド回路６−１〜６−ｎに与えるデータロード信号ＬＯＡＤを選択制御信号ＳＥＬに基づいて選択された遅延量で遅延する。具体的には、遅延選択回路９は、データロード信号入力端子１３から入力されるデータロード信号ＬＯＡＤに、選択制御信号ＳＥＬの値により選択される遅延時間を与えてデータロードＬＯＡＤ（ＤＬ）として出力する。以降に、遅延選択回路９について詳細に説明する。
【００５２】
図３は、遅延選択回路９の構成を示している。
【００５３】
図３に示すように、遅延選択回路９は、デコーダ２１と、１５個の遅延回路２２と、１６個のスイッチＳＷ０〜ＳＷ１５とを含んでいる。
【００５４】
デコーダ２１は、４ビットの選択制御信号ＳＥＬが入力される４個の入力端子Ａ〜Ｄと、デコードした結果を出力する１６個の出力端子Ｙ０〜Ｙ１５を有している。デコーダ２１は、入力端子Ａ〜Ｄに入力された選択制御信号ＳＥＬをデコードして出力端子Ｙ０〜Ｙ１５のいずれか１つからアクティブ（例えばＨレベル）のスイッチ選択信号を出力する。
【００５５】
スイッチＳＷ０〜ＳＷ１５は、並列に接続されており、一端にデータロード信号ＬＯＡＤが入力される。また、スイッチＳＷ０の他端はデータロード信号ＬＯＡＤ（ＤＬ）出力端となるが、スイッチＳＷ１〜ＳＷ１５の他端は、それぞれ対応する遅延回路２２の入力端子に接続されている。スイッチＳＷ０〜ＳＷ１５は、それぞれ出力端子Ｙ０〜Ｙ１５に対応しており、出力端子Ｙ０〜Ｙ１５からのスイッチ選択信号がアクティブになるとＯＮする。
【００５６】
遅延回路２２は、互いに直列に接続されている。直列回路を形成する遅延回路２２のうち、入力端子にスイッチＳＷ１の一端が接続される遅延回路２２は、その出力端子がデータロード信号ＬＯＡＤ（ＤＬ）の出力端となる。
【００５７】
上記のように構成される遅延選択回路９の動作について説明する。
【００５８】
例えば、選択制御信号ＳＥＬが“００００”である場合、デコーダ２１が出力端子Ｙ０からアクティブのスイッチ選択信号を出力するので、スイッチＳＷ０がのみＯＮする。この場合、データロード信号ＬＯＡＤは、スイッチＳＷ０を介して遅延することなく、データロード信号ＬＯＡＤ（ＤＬ）として出力される。
【００５９】
また、選択制御信号ＳＥＬが“０００１”である場合、デコーダ２１が出力端子Ｙ１からアクティブのスイッチ選択信号を出力するので、スイッチＳＷ１がオンする。この場合、データロード信号ＬＯＡＤは、第１段の遅延回路２２によって与えられた１段分の遅延時間で遅延してデータロード信号ＬＯＡＤ（ＤＬ）として出力される。
【００６０】
このように、入力端子Ａ〜Ｄから入力される選択制御信号ＳＥＬによって遅延時間が異なる。それゆえ、選択制御信号ＳＥＬが“１１１１”であるとき、データロード信号ＬＯＡＤは、遅延回路２２を通過することになるので、最大の１５段分の遅延時間で遅延する。
【００６１】
図４（ａ）ないし（ｃ）は、選択制御信号ＳＥＬに応じた階調データの転送タイミングを示している。
【００６２】
図４（ａ）に示すように、選択制御信号ＳＥＬが“００００”である場合、前述のように、スイッチＳＷ０のみがＯＮすることにより、遅延せずにデータロード信号ＬＯＡＤ（ＤＬ）として出力される。この場合は、階調データＤＡＴＡがデータロード信号ＬＯＡＤ（ＤＬ）で定まるタイミングで、ラッチ回路５−１〜５−ｎからホールド回路６−１〜６−ｎに取り込まれる。
【００６３】
次に、図４（ｂ）に示すように、選択制御信号ＳＥＬが“０１１１”である場合、スイッチＳＷ７のみがＯＮすることにより、７段分の遅延回路２２による遅延時間Ｔａで遅延してデータロード信号ＬＯＡＤ（ＤＬ）として出力される。この場合は、階調データＤＡＴＡがデータロード信号ＬＯＡＤ（ＤＬ）で定まるタイミングで、図４（ａ）の場合に比べて遅延時間Ｔａ遅れてラッチ回路５−１〜５−ｎからホールド回路６−１〜６−ｎに取り込まれる。
【００６４】
さらに、図４（ｃ）に示すように、選択制御信号ＳＥＬが“１１１１”である場合、スイッチＳＷ１５のみがＯＮすることにより、１５段分の遅延回路２２による遅延時間Ｔｂで遅延してデータロード信号ＬＯＡＤ（ＤＬ）として出力される。この場合は、階調データＤＡＴＡがデータロード信号ＬＯＡＤ（ＤＬ）で定まるタイミングで、図４（ａ）の場合に比べて遅延時間Ｔｂ遅れてラッチ回路５−１〜５−ｎからホールド回路６−１〜６−ｎに取り込まれる。
【００６５】
図２に示すように、ホールド回路部６はＤＡＣ部７が階調電圧を選択するための階調データＤＡＴＡを保持する。このため、ホールド回路部６に階調データが取り込まれること（ホールド回路部６に保持される階調データＤＡＴＡが変化すること）により、ＤＡＣ部７から出力される階調電圧が変化する。この結果、変化した階調電圧は出力バッファ部８を介して出力され、液晶表示パネル１の各画素へ与えられる。よって、ホールド回路部６への階調データＤＡＴＡの取り込み（データ転送）が遅延することにより、データドライバ３１から出力される階調電圧（駆動信号）も遅延する。
【００６６】
また、図２に示すように、データドライバ３１には、選択制御端子１９が設けられている。これにより、この選択制御端子１９に入力される選択制御信号ＳＥＬの設定を各データドライバ３１間で異ならせれば、各データドライバ３１の駆動出力が同一のタイミングで変化することを防止できる。
【００６７】
図１２に示す従来の回路では、データドライバ内部で水平同期信号を順次遅延させており、複数のタイミングが発生しているので、そのための配線が必要となる。これに対し、データドライバ３１では、データロード信号ＬＯＡＤのみの遅延という単一のタイミングを調整しているので、配線の追加が不要である。
【００６８】
このように、データドライバ３１では、上記の従来の回路のように、駆動出力のタイミングを順次変化させないが、データドライバ３１間、すなわち液晶表示パネル１の全体で駆動出力の変化タイミングを変更する。これにより、従来技術と同様の不要輻射低減の効果が得られる。また、図１２に示す従来の回路のように、データドライバ内部で駆動出力が変化するタイミングを変更するために、データドライバにおける分割ブロック毎に遅延回路を設けるか、入力部に遅延回路を設け、各分割ブロックに配線していた。これに対し、データドライバ３１では、入力部にデータロード信号ＬＯＡＤを遅延させる遅延回路２２を設けるだけでよく、レイアウト面積の増加を最小限に抑えることができ、データロード信号ＬＯＡＤ（ＤＬ）を伝送する配線数も増加することがない。
【００６９】
なお、すべてのデータドライバ３１間で駆動出力の変化タイミングが異なることが好ましい。しかしながら、少なくとも１つのデータドライバ３１と他のデータドライバ３１とで駆動出力の変化タイミングが異なっていても、上記のような効果を最低限ではあるが得ることができる。
【００７０】
〔第２のデータドライバ〕
図５は、データドライバ３として用いられる第２のデータドライバ３２の構成を示している。図６は、データドライバ３２における遅延選択回路２４の構成を示している。
【００７１】
図５に示すように、データドライバ３２は、データドライバ３１と同様、ポインタ用シフトレジスタ回路４と、ラッチ回路部５と、ホールド回路部６と、ＤＡＣ部７と、出力バッファ部８と、基準電源補正回路１０とを備えている。また、データドライバ３２は、前述の遅延選択回路９を備える代わりに、遅延選択回路２４を備えている。
【００７２】
図６に示すように、遅延選択回路２４は、前述の遅延選択回路９と同様、デコーダ２１と、１５個の遅延回路２２と、１６個のスイッチＳＷ０〜ＳＷ１５とを含んでいる。したがって、ここでは、デコーダ２１、遅延回路２２およびスイッチＳＷ０〜ＳＷ１５についての詳細な説明を省略する。
【００７３】
ただし、データドライバ３２におけるデコーダ２１は、前述の外部からの選択制御信号ＳＥＬの代わりに階調データＤＡＴＡにおける下位４ビットが入力端子Ａ〜Ｄに入力される。具体的には、階調データＤＡＴＡが伝送される階調データバス２３における下位４ビットを伝送する伝送線から第１ビットＤ０、第２ビットＤ１、第３ビットＤ２および第４ビットＤ４（以降、下位４ビットＤ０〜Ｄ４と称する）が入力される。
【００７４】
ラッチ回路５−１〜５−ｎは、前述のモジュール基板２からデータドライバ３２に伝送された階調データＤＡＴＡをラッチする。ただし、ラッチ回路５−１〜５−ｎがすべて階調データＤＡＴＡを取り込んだ後には、データドライバ３２はモジュール基板２からの階調データＤＡＴＡを受け付けないようにしている。モジュール基板２からの階調データＤＡＴＡはすべてのデータドライバ３２に共通であるため、階調データＤＡＴＡがデータドライバ３２の階調データ入力端子１２から入力されないようにしないと、データドライバ３２の入力バッファや階調データバス２３が動作することにより、不要な電流を消費してしまう。
【００７５】
そこで、ラッチ回路５−１〜５−ｎが階調データＤＡＴＡを取り込んだ後に、データドライバ３２内部の階調データバス２３を階調データ入力端子１２から切り離してフローティングにする。具体的には、図５に示すように、階調データバス２３にスイッチ２９を設けておく。このスイッチ２９は、ラッチ回路５−１〜５−ｎの出力の変化によって、ラッチ回路５−１〜５−ｎが階調データＤＡＴＡをラッチしたことが確認されると、階調データバス２３において、上記のスイッチ２９を遮断する。スイッチ２９の制御は、ポインタ用シフトレジスタ回路４における最終段のシフトレジスタから出力されるラッチ回路選択信号ＥＮＤもしくはこの信号から作成された制御信号により行われる。このように、スイッチ２９の制御をデータドライバ３２の内部で行うことにより、データドライバ３２にスイッチ２９を制御するための信号を外部から入力する必要がなくなる。よって、データドライバ３２の端子を増加させることがない。
【００７６】
このように、階調データバス２３を階調データ入力端子１２と切り離すことにより、階調データバス２３の配線容量により、ラッチ回路５−ｎがラッチした１回の走査における最後の階調データＤＡＴＡが階調データバス２３に残る。この残った階調データＤＡＴＡの下位４ビットＤ０〜Ｄ４をデコードして、遅延選択回路２４を動作させることにより、データロード信号ＬＯＡＤ（ＤＬ）の遅延時間を決定する。
【００７７】
ここで、階調データＤＡＴＡの下位４ビットＤ０〜Ｄ４を使用する理由について、以下に説明する。
【００７８】
階調データＤＡＴＡを遅延時間の決定に利用することについては、表示する内容が単一色の画面ではない画像（静止画または動画）であることを前提にしている。このため、１水平走査期間における階調データには必ず変化があるので、複数の複数のデータドライバ３２間で階調データＤＡＴＡが異なる可能性（確率）が単一色の画面に比べて高くなる。
【００７９】
通常の画像表示では、階調データＤＡＴＡの下位ビットが微少な階調の変化を表し、上位ビットが大きな階調の変化を表す。単一色の表示でない場合、画像の変化が必ずあるが、階調差が少ない場合、上位ビットに変化がなく、下位ビットが異なると考えられる。したがって、データドライバ３２間で階調データＤＡＴＡが異なる下位ビットＤ０〜Ｄ４を利用することにより、上位ビットを利用する場合と比べて、遅延選択回路２４での遅延時間がデータドライバ３間で異なる可能性（確率）が高い。
【００８０】
なお、階調差の大きい画像を表示することが多い場合などでは、下位ビットＤ０〜Ｄ４に限らず、階調データＤＡＴＡの上位の４ビット等の他のデータビットを利用しても構わない。
【００８１】
このように、データドライバ３２では、遅延選択回路２４に与える階調データＤＡＴＡの下位４ビットがデータドライバ３２間で異なる確率が高いので、各データドライバ３２の駆動出力が同一のタイミングで変化することを防止できる。これにより、データドライバ３１と同様、不要輻射低減の効果が得られるとともに、データドライバ３２のレイアウト面積やデータロード信号ＬＯＡＤ（ＤＬ）を伝送する配線数の増加を抑えることができる。しかも、階調データＤＡＴＡの一部をデータロード信号ＬＯＡＤの遅延制御に用いるので、前述のデータドライバ３１で用いていた選択制御端子１９が不要になる。よって、データドライバ３２の端子数を削減することができる。
【００８２】
〔第３のデータドライバ〕
図７は、データドライバ３として用いられる第３のデータドライバ３３の構成を示している。図８は、データドライバ３３における遅延選択回路２５の構成を示している。
【００８３】
図７に示すように、データドライバ３３は、データドライバ３１と同様、ポインタ用シフトレジスタ回路４と、ラッチ回路部５と、ホールド回路部６と、ＤＡＣ部７と、出力バッファ部８と、基準電源補正回路１０とを備えている。また、データドライバ３３は、前述の遅延選択回路９を備える代わりに、遅延選択回路２５を備えている。
【００８４】
図８に示すように、遅延選択回路２５は、前述の遅延選択回路２４と同様、デコーダ２１と、１５個の遅延回路２２と、１６個のスイッチＳＷ０〜ＳＷ１５とを含んでいる。ただし、データドライバ３３は、さらにラッチ２６を含んでいる。
【００８５】
ラッチ２６は、４ビットＤタイプラッチであり、前述の階調データＤＡＴＡの下位４ビットＤ０〜Ｄ４をラッチする。このため、下位４ビットＤ０〜Ｄ４は、ラッチ２６における各段の入力端子Ｄに入力される。また、ラッチ２６の各段の出力端子Ｑは、それぞれデコーダ２１の対応する入力端子Ａ〜Ｄに接続される。また、ラッチ２６の各段のクロック入力端子ｃｋには、ラッチ回路選択信号ＥＮＤが入力される。このラッチ回路選択信号ＥＮＤは、ポインタ用シフトレジスタ回路４における最終段のシフトレジスタから出力されるラッチ回路選択信号である。
【００８６】
このように構成されるデータドライバ３３においては、ラッチ回路選択信号ＥＮＤがアクティブになると、ラッチ回路部５におけるラッチ回路５−ｎが階調データＤＡＴＡをラッチする。このとき、階調データＤＡＴＡの下位４ビットＤ０〜Ｄ４は、ラッチ２６にラッチされて、デコーダ２１に入力される。これにより、デコーダ２１は、下位４ビットＤ０〜Ｄ４をデコードしてスイッチＳＷ０〜ＳＷ１５のうちの１つを選択する。
【００８７】
このように、データドライバ３３でも、データドライバ３２と同様、不要輻射低減の効果が得られるとともに、データドライバ３２のレイアウト面積や、データロード信号ＬＯＡＤ（ＤＬ）を伝送する配線数や、端子数の増加を抑えることができる。
【００８８】
ところで、前述のデータドライバ３２では、ラッチ回路部５への階調データＤＡＴＡの取り込み後、モジュール基板２からの階調データＤＡＴＡを受け付けないようにしている。また、データドライバ３２では、階調データバス２３が最後にサンプリングされた階調データＤＡＴＡを保持するように、階調データバス２３を階調データ入力端子１２から切り離してフローティング状態としなければならない。
【００８９】
これに対し、データドライバ３３では、遅延時間を選択するためのデータがラッチ２６にラッチされている。それゆえ、階調データ入力端子１２をＧＮＤ電位等に固定することにより、入力バッファや内部バスが動作するのを防止すればよく、データドライバ３２のように階調データバス２３をフローティング状態にする必要はない。一般に、フローティング状態のバスに保持された電位は不安定であり、外乱により消失する可能性がある。したがって、データドライバ３３は、データドライバ３２と比べてデータ保持の確実性を高めることができる。
【００９０】
〔第４のデータドライバ〕
図９は、データドライバ３として用いられる第４のデータドライバ３４の構成を示している。図１０は、データドライバ３４における遅延選択回路２７の構成を示している。
【００９１】
図９に示すように、データドライバ３４は、データドライバ３１と同様、ポインタ用シフトレジスタ回路４と、ラッチ回路部５と、ホールド回路部６と、ＤＡＣ部７と、出力バッファ部８と、基準電源補正回路１０とを備えている。また、データドライバ３４は、前述の遅延選択回路９を備える代わりに遅延選択回路２７を備えるとともに、カウンタ２８を備えている。
【００９２】
カウンタ２８は、データドライバ３４の外部から入力されるクロック信号ＣＬＫ１をカウントする４ビットのカウンタである。このカウンタ２８は、１０進値で１３（１３クロック）をカウントするとオーバーフローしてカウント値ＣＯＵＮＴを０に戻し、前述のラッチ回路選択信号ＥＮＤでカウントを停止する。
【００９３】
上記のクロック信号ＣＬＫ１はクロック信号ＣＬＫ（シフトクロック）と同じ周期を有する。ただし、このクロック信号ＣＬＫ１は、モジュール基板２から供給され、データドライバ３４の階調データＤＡＴＡのサンプリング（データサンプリング）に関係なく入力され続ける。クロック信号ＣＬＫは、データサンプリングが終了すると供給が停止される。カウンタ２８がクロック信号ＣＬＫをカウント場合、データサンプリング後にカウンタ２８が停止するので差し支えない。これに対し、カウンタ２８の動作開始時には、カウントを正常に開始させるために、カウンタ２８がデータサンプリングの開始前から動作していなければならない。しかしながら、クロック信号ＣＬＫは、階調データＤＡＴＡと同時にデータドライバ３４に供給を開始される。このため、カウンタ２８は、データサンプリングより前に動作を開始することができない。そこで、データサンプリングと関係なく入力され続けるクロック信号ＣＬＫ１がデータドライバ３４の内部に取り込まれて、カウンタ２８に与えられる必要がある。
【００９４】
図１０に示すように、遅延選択回路２７においては、カウンタ２８のカウント値ＣＯＵＮＴが入力端子Ａ〜Ｄに入力される。デコーダ２１は、そのカウント値ＣＯＵＮＴをデコードして、スイッチＳＷ０〜ＳＷ１５のうち１つを選択する。
【００９５】
ここで、２４０出力のデータドライバ３４を動作させた場合のデコーダ２１の入力端子Ａ〜Ｄへ入力される値は表１のようになる。
【００９６】
【表１】
2008262132.tif 000003
【００９７】
液晶表示パネル１に接続されたデータドライバ３４のうち、最も早く階調データＤＡＴＡが入力される第１段のデータドライバ３４は、２４０出力分の階調データＤＡＴＡをサンプリングする。このため、カウンタ２８は、クロック信号ＣＬＫ１の２４０クロックが入力されたところ、すなわち２４０個の階調データＤＡＴＡが取り込まれたところでラッチ回路部５のラッチが終了すると同時に停止する。このとき、デコーダ２１に入力されるカウンタ値ＣＯＵＮＴは１０進で６（［ＤＣＢＡ］＝［０１１０］）になる。
【００９８】
上記の第１段のデータドライバ３４の次に液晶表示パネル１に接続されたデータドライバ３４は、第１段のデータドライバ３４がサンプリングをした後の２４０クロックでサンプリングが完了する。このとき、カウンタ２８が停止する。そのカウンタ値ＣＯＵＮＴは１０進で１２（［ＤＣＢＡ］＝［１１００］）になる。
【００９９】
同様に、第１３段のデータドライバ３４まで、デコーダ２１の入力端子Ａ〜Ｄに入力するデータとして１３通りの組み合わせが設定できる。第１４段のデータドライバ３４からは、第１段のデータドライバ３４以降の繰り返しになるが、出力タイミングを変更するには充分な組み合わせの数である。
【０１００】
このような動作を行うカウンタ２８を設けることにより、データドライバ３２と同様、ホールド回路部６へ階調データを取り込むタイミングをデータドライバ３４間で異ならせることができる。これにより、不要輻射低減の効果が得られるとともに、データドライバ３４のレイアウト面積や、データロード信号ＬＯＡＤ（ＤＬ）を伝送する配線数の増加を抑えることができる。また、前述のデータドライバ３４と同様、選択制御信号ＳＥＬを用いないので、遅延選択回路２７に与える入力信号はクロック信号ＣＬＫ１だけでよい。それゆえ、クロックＣＬＫ１の入力のための入力端子が１つデータドライバ３４に追加されることになる。したがって、端子数の増加を抑えつつ、各データドライバ３４の出力タイミングを確実に別のタイミングに設定することが可能となる。
【０１０１】
ここでは、カウンタ２８のリセット値（オーバーフロー値）を１３に設定している。しかしながら、リセット値をデータドライバ３４の出力数に応じて適当な値に変更する必要がある。
【０１０２】
極端な例であるが、１３０出力のデータドライバ３４において１３のリセット値でリセットするカウンタ２８を使用した場合を表２に示す。このように、デコーダ２１への入力データは、すべてのデータドライバ３４で［ＤＣＢＡ］＝［００００］となり、すべてのデータドライバ３４で出力のタイミングが同じになってしまう。
【０１０３】
【表２】
2008262132.tif 000004
【０１０４】
この場合、リセット値を１１に変更すると、表３に示すように、第１１段のデータドライバ３４まではデコーダ２１の入力データが同じ値にならない。
【０１０５】
このように、リセット値を調整することにより、デコーダ２１の入力データが異なるデータドライバ３４の数を最大にすることができる。
【０１０６】
【表３】
2008262132.tif 000005
【０１０７】
なお、表１ないし表３を用いた上記の説明では、接続順が第１であるデータドライバ３４（先頭ドライバ）が階調データＤＡＴＡのサンプリングを始めるときに、液晶表示パネル１に接続されているすべてのデータドライバ３４のカウンタ２８が“００００”からカウントを開始することになる。すべてのカウンタ２８がこのように動作するためには、上記の先頭ドライバがデータサンプリングを開始するタイミングをすべてのデータドライバ３４に与える必要がある。しかしながら、このようにすると、タイミングを与える信号を入力するための端子が必要となるので、データドライバ３４の端子数が増える。
【０１０８】
そこで、データドライバ３４を動作させる電源の立ち上げとともに、すべてのデータドライバ３４のカウンタ２８を動作させるようにする。これにより、先頭ドライバがデータサンプリングを開始したときのカウンタ２８のカウント値ＣＯＵＮＴだけ全体のカウンタ２８のカウント値ＣＯＵＮＴがずれるだけで、デコーダ２１の入力値はデータドライバ３４間で異なる。例えば、表１から表３の値は、先頭ドライバのデータサンプリング開始時に、カウンタ２８が［ＤＣＢＡ］＝［００００］からカウントを開始した場合の例を示している。データサンプリング開始時のカウント値ＣＯＵＮＴは、必ずしも[００００]である必要はなく、例えば[０００１]であれば、各表の値がすべて１ずれるだけであり、デコーダ２１の入力が同じにならないのは同様である。
【０１０９】
また、本実施の形態では、データドライバ３を液晶モジュール１００（液晶表示装置）に適用した例について説明した。しかしながら、本発明は、同様なデータドライバ３の使用が可能な液晶表示装置以外の表示装置、例えば有機ＥＬ表示装置にも適用が可能である。
【０１１０】
本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１１】
本発明の表示駆動装置は、ラッチ回路でラッチした階調データをホールド回路に取り込むタイミングをデータドライバ毎に異ならせるので、不要輻射低減の効果が得られるとともに、データドライバのレイアウト面積や配線数の増加を抑制することができる。これにより、本発明の表示駆動装置を液晶表示装置等の表示装置に好適に利用できる。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施の一形態を示す液晶モジュールの構成を示すブロック図である。
【図２】上記液晶モジュールにおけるデータドライバとして用いられる第１のデータドライバの構成を示すブロック図である。
【図３】上記第１のデータドライバにおける遅延選択回路の構成を示すブロック図である。
【図４】（ａ）ないし（ｃ）上記遅延選択回路の動作を示すタイミングチャートである。
【図５】上記液晶モジュールにおけるデータドライバとして用いられる第２のデータドライバの構成を示すブロック図である。
【図６】上記第２のデータドライバにおける遅延選択回路の構成を示すブロック図である。
【図７】上記液晶モジュールにおけるデータドライバとして用いられる第３のデータドライバの構成を示すブロック図である。
【図８】上記第３のデータドライバにおける遅延選択回路の構成を示すブロック図である。
【図９】上記液晶モジュールにおけるデータドライバとして用いられる第４のデータドライバの構成を示すブロック図である。
【図１０】上記第４のデータドライバにおける遅延選択回路の構成を示すブロック図である。
【図１１】従来のデータドライバの構成を示すブロック図である。
【図１２】従来の他のデータドライバにおけるホールドメモリ回路の構成を示すブロック図である。
【符号の説明】
【０１１３】
１            液晶表示パネル
３            データドライバ
５            ラッチ回路部
６            ホールド回路部
７            ＤＡＣ部
９            遅延選択回路
１９            選択制御端子
２１            デコーダ（デコーダ回路）
２２            遅延回路（遅延時間設定回路）
２３            階調データバス
２４，２５      遅延選択回路
２６            ラッチ
２７            遅延選択回路（時間可変遅延回路）
２８            カウンタ
３１〜３４      データドライバ
１００            液晶モジュール
ＣＬＫ１          クロック信号
ＣＯＵＮＴ        カウント値
ＤＡＴＡ          階調データ（表示データ）
Ｄ０〜Ｄ４        下位４ビット
ＥＮＤ            ラッチ回路選択信号
ＬＯＡＤ          データロード信号
ＬＯＡＤ（ＤＬ）  データロード信号
ＳＥＬ            選択制御信号（制御信号）
ＳＷ０〜ＳＷ１５  スイッチ（遅延時間選択回路）
【図１】
2008262132.tif 000006
【図２】
2008262132.tif 000007
【図３】
2008262132.tif 000008
【図４】
2008262132.tif 000009
【図５】
2008262132.tif 000010
【図６】
2008262132.tif 000011
【図７】
2008262132.tif 000012
【図８】
2008262132.tif 000013
【図９】
2008262132.tif 000014
【図１０】
2008262132.tif 000015
【図１１】
2008262132.tif 000016
【図１２】
2008262132.tif 000017
【手続補正書】
【提出日】平成20年7月4日(2008.7.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された表示データをデータライン毎に記憶するラッチ回路と、当該ラッチ回路に記憶されている表示データをデータロード信号のタイミングで一斉に保持するホールド回路と、当該ホールド回路に保持された表示データに基づいて複数の階調電圧から１つを選択して出力する選択出力回路を備え、表示装置においてカスケード接続された状態で搭載される集積化された表示駆動装置において、
制御信号に基づいて遅延時間を決定し、前記データロード信号を前記遅延時間で遅延させる時間可変遅延回路を備え、
前記時間可変遅延回路は、複数ビットからなる前記制御信号をデコードするデコーダと、予め異なった複数の前記遅延時間を設定している遅延時間設定回路と、前記デコーダによるデコード値に基づいて、前記遅延時間設定回路で設定されている複数の前記遅延時間から１つを選択する遅延時間選択回路とを有していることを特徴とする表示駆動装置。
【請求項２】
表示駆動装置が搭載される表示装置で生成された前記制御信号を入力する入力端子を有していることを特徴とする請求項１に記載の表示駆動装置。
【請求項３】
前記時間可変遅延回路は、前記制御信号として前記表示データを利用することを特徴とする請求項１に記載の表示駆動装置。
【請求項４】
前記時間可変遅延回路は、前記制御信号として１回の走査における最後に取り込んだ前記表示データを利用することを特徴とする請求項１に記載の表示駆動装置。
【請求項５】
１回の走査における最後に取り込んだ前記表示データを前記表示データを伝送する伝送配線に保持させる保持手段を備えていることを特徴とする請求項４に記載の表示駆動装置。
【請求項６】
１回の走査における最後に取り込んだ前記表示データを保持するラッチを備えていることを特徴とする請求項４に記載の表示駆動装置。
【請求項７】
表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、
前記表示駆動装置が請求項１ないし６のいずれか１項に記載の表示駆動装置であり、
前記データロード信号が、少なくとも１つの前記表示駆動装置と他の前記表示駆動装置との間で異なるように設定されていることを特徴とする表示装置。
【請求項８】
外部から入力される前記表示データの取り込みタイミングに同期したクロック信号をカウントし、表示駆動装置が前記表示データの取り込みを終了した時点でカウントを停止してカウント値を保持するカウンタを備え、
前記時間可変遅延回路は、前記制御信号として前記カウント値を用いることを特徴とする請求項１に記載の表示駆動装置。
【請求項９】
前記カウンタは、カウントを停止するまでに予め設定されたカウント値でカウント値をリセットすることを特徴とする請求項８に記載の表示駆動装置。
【請求項１０】
表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、
前記表示駆動装置が請求項８または９に記載の表示駆動装置であり、
前記カウンタが停止したときのカウント値が、少なくとも１つの前記表示駆動装置と他の前記表示駆動装置との間で異なるように設定されていることを特徴とする表示装置。
【請求項１１】
表示パネルに前記階調電圧を出力する複数の表示駆動装置がカスケード接続された状態で前記表示パネルに実装されている表示装置において、
前記表示駆動装置が請求項９に記載の表示駆動装置であり、
前記カウンタが停止したときのカウント値が異なる前記表示駆動装置の数が最大となるように、前記カウンタをリセットするカウント値が設定されていることを特徴とする表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明に係る表示駆動装置は、入力された表示データをデータライン毎に記憶するラッチ回路と、当該ラッチ回路に記憶されている表示データをデータロード信号のタイミングで一斉に保持するホールド回路と、当該ホールド回路に保持された表示データに基づいて複数の階調電圧から１つを選択して出力する選択出力回路を備え、表示装置においてカスケード接続された状態で搭載される集積化された表示駆動装置において、上記課題を解決するために、制御信号に基づいて遅延時間を決定し、前記データロード信号を前記遅延時間で遅延させる時間可変遅延回路を備え、前記時間可変遅延回路は、複数ビットからなる前記制御信号をデコードするデコーダと、予め異なった複数の前記遅延時間を設定している遅延時間設定回路と、前記デコーダによるデコード値に基づいて、前記遅延時間設定回路で設定されている複数の前記遅延時間から１つを選択する遅延時間選択回路とを有していることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
上記の構成において、遅延時間設定回路は、例えば、所定の遅延時間が設定されている遅延回路である。これにより、比較的簡単な回路で時間可変遅延回路を構成することができる。