(57)【要約】【課題】ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセルの適切なソフトエラー耐性の向上を、容易且つ確実に実現する。【解決手段】ＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１において、第１の駆動トランジスタＤＴ１と第１の負荷トランジスタＬＴ１との間に、第１の高抵抗部ＨＲ１が設けられている。同様に、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２において、第２の駆動トランジスタＤＴ２と第２の負荷トランジスタＬＴ２との間に、第２の高抵抗部ＨＲ２が設けられている。【選択図】図２
2008047770.tif 000002
【特許請求の範囲】
【請求項１】
第１のＰ型トランジスタ及び第１のＮ型トランジスタを備え、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子とが第１のゲート配線で接続されており、第１の記憶ノードを有する第１のインバータと、
第２のＰ型トランジスタ及び第２のＮ型トランジスタを備え、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子とが第２のゲート配線で接続されており、第２の記憶ノードを有する第２のインバータと
を含み、
前記第１の記憶ノードと前記第２のゲート配線とが接続されるとともに、前記第２の記憶ノードと前記第１のゲート配線とが接続されており、
前記第１のゲート配線において、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子との間における領域の外側に前記第２の記憶ノードが接続されるとともに、
前記第２のゲート配線において、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子との間における領域の外側に前記第１の記憶ノードが接続されており、
前記第１のゲート配線は、前記第１のＮ型トランジスタと前記第１のＰ型トランジスタとの間の部分に、当該第１のゲート配線における他の部分よりも抵抗値の高い第１の高抵抗部を有するとともに、
前記第２のゲート配線は、前記第２のＮ型トランジスタと前記第２のＰ型トランジスタとの間の部分に、当該第２のゲート配線における他の部分よりも抵抗値の高い第２の高抵抗部を有することを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート配線は、前記第１及び第２の高抵抗部分を除く前記他の部分にシリサイド層が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の高抵抗部分は、前記他の部分で溝状に前記シリサイド層が除去されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の高抵抗部分は、前記他の部分に絶縁物からなるシリサイドブロックが設けられてシリサイド化が阻止されてなることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１及び第２のゲート配線は、不純物の含有状態が前記他の部分と異なるように調節されて前記第１及び第２の高抵抗部分が形成されてなることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、具体的には、フリップフロップ回路を基本構成とする半導体メモリであるＳＲＡＭ（Static Random Access Memory）を対象とする。
【背景技術】
【０００２】
ＳＲＡＭは、例えばＤＲＡＭ（Dynamic Random Access Memory）に比べてメモリセルを構成する素子数が多いため、ＤＲＡＭに比べれば１つの半導体チップ内におけるメモリセルの集積度は低くなる。しかしながら、ＳＲＡＭは所謂フリップフロップ回路を基本構成としているため、電源電圧を印加している限りは継続的に記憶情報が維持され、リフレッシュ動作は不要である。このため、システム構成の簡略化を図ることができるという大きな利点がある。
【０００３】
ＳＲＡＭでは、近時におけるメモリセルの微細化に伴い、パッケージから放出されるα線や宇宙空間から飛来する中性子線等により発生した電子に起因して、記憶ノードで保持されているデータが反転されてしまうという、所謂ソフトエラーの問題が顕在化してくる。特に電源電圧が低下するにつれて、その誤動作は顕著となる。従って、このソフトエラーの低減を目的に様々な試みがなされている。
【０００４】
特許文献１には、ＳＲＡＭのメモリセルを構成する各インバータにおいて、負荷トランジスタのゲート端子と駆動トランジスタのゲート端子とを接続するゲート配線と記憶ノードとを、即ち各インバータ間を、高抵抗配線で接続された構成が開示されている。この高抵抗配線により、各記憶ノードの電位変化を遅延させることができ、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【０００５】
特許文献２には、ＳＲＡＭのメモリセルを構成する各インバータにおいて、特許文献１と同様に各インバータ間を接続する配線部分や、負荷トランジスタのゲート端子と駆動トランジスタのゲート端子とを接続するゲート配線の、負荷トランジスタと記憶ノードとの間の部分（換言すれば、負荷トランジスタにおけるゲートの記憶ノードとの間の部分）に、高抵抗部としてシリサイドの非形成領域が形成された構成が開示されている。特許文献１と同様に、この高抵抗部により、各記憶ノードの電位変化を遅延させることができ、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【０００６】
特許文献３には、特許文献２と同様に負荷トランジスタにおけるゲートの記憶ノードとの間の部分に、シリサイド層を除去する溝が形成され、この溝によるシリサイドの非形成領域が高抵抗部となる構成が開示されている。特許文献１と同様に、この高抵抗部により、各記憶ノードの電位変化を遅延させることができ、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【０００７】
特許文献４には、特許文献２と同様に負荷トランジスタにおけるゲートの記憶ノードとの間の部分に、高抵抗部として不純物濃度を調節してなる箇所が形成された構成が開示されている。特許文献１と同様に、この高抵抗部により、各記憶ノードの電位変化を遅延させることができ、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【０００８】
特許文献５，６には、ＳＲＡＭのメモリセルを構成する各インバータにおいて、ゲート配線をシリサイド化するに際して、ゲート配線のコンタクト部との接続部位のみをシリサイドの非形成部とすることにより、特許文献１と同様に各インバータ間を接続する配線部分に高抵抗部が形成された構成が開示されている。このシリサイドの非形成部ではシリサイドの形成部に比べて相対的に高抵抗となり、各記憶ノードの電位変化を遅延させることができ、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【０００９】
特許文献７には、ＳＲＡＭのメモリセルを構成する各インバータにおいて、ゲート配線のコンタクト部の径を小さくすることにより、特許文献１と同様に各インバータ間を接続する配線部分に高抵抗部が形成された構成が開示されている。コンタクト径を小さくすることにより、コンタクト部が相対的に高抵抗となり、各記憶ノードの電位変化を遅延させることができ、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【００１０】
【特許文献１】特開２００２−２３７５９号公報
【特許文献２】特開２００４−１３９２０号公報
【特許文献３】特開２００５−３４７２９６号公報
【特許文献４】特開２００６−１３２５０号公報
【特許文献５】特開２００５−２１７２４６号公報
【特許文献６】特開２００５−２８５９９１号公報
【特許文献７】特開２００４−２２８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、ＳＲＡＭメモリセルのソフトエラー耐性が向上させるために、多数の技術が案出されている。しかしながら、これらの技術には以下のような問題がある。
【００１２】
特許文献１の技術では、高抵抗配線を付加形成するため、工程及び装置構成が煩雑となるという問題がある。
【００１３】
特許文献２，３，４の技術では、高抵抗部を形成する部位がレイアウトの密な箇所であるため、高抵抗部を形成するためのリソグラフィーによる加工が困難であり、近時の要請である半導体素子の微細化の要請に応えることができない。
【００１４】
特許文献５，６の技術では、相対的な高抵抗部がゲート配線のコンタクト部との接続箇所に限られるため、当該ＳＲＡＭメモリセルに応じて適切な高抵抗化を図ることが困難である。更に特許文献７の技術では、この不都合に加えて、歩留まりが極めて悪くなるという問題もある。
【００１５】
このように、ＳＲＡＭメモリセルのソフトエラー耐性を向上させるために多くの工夫がなされているが、その一方で様々な問題を抱えている。現在のところ、ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請に応えるも、当該ＳＲＡＭメモリセルに応じた適切なソフトエラー耐性の向上は未だ実現されていない現況にある。
【００１６】
本発明は、上記の課題に鑑みてなされたものであり、ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセルの適切なソフトエラー耐性の向上を、容易且つ確実に実現することを可能とする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、第１のＰ型トランジスタ及び第１のＮ型トランジスタを備え、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子とが第１のゲート配線で接続されており、第１の記憶ノードを有する第１のインバータと、第２のＰ型トランジスタ及び第２のＮ型トランジスタを備え、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子とが第２のゲート配線で接続されており、第２の記憶ノードを有する第２のインバータとを含み、前記第１の記憶ノードと前記第２のゲート配線とが接続されるとともに、前記第２の記憶ノードと前記第１のゲート配線とが接続されており、前記第１のゲート配線において、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子との間における領域の外側に前記第２の記憶ノードが接続されるとともに、前記第２のゲート配線において、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子との間における領域の外側に前記第１の記憶ノードが接続されており、前記第１のゲート配線は、前記第１のＮ型トランジスタと前記第１のＰ型トランジスタとの間の部分に、当該第１のゲート配線における他の部分よりも抵抗値の高い第１の高抵抗部を有するとともに、前記第２のゲート配線は、前記第２のＮ型トランジスタと前記第２のＰ型トランジスタとの間の部分に、当該第２のゲート配線における他の部分よりも抵抗値の高い第２の高抵抗部を有する。
【００１８】
本発明の半導体装置の他の態様は、第１のＰ型トランジスタ及び第１のＮ型トランジスタを備え、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子とが第１のゲート配線で接続されており、第１の記憶ノードを有する第１のインバータと、第２のＰ型トランジスタ及び第２のＮ型トランジスタを備え、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子とが第２のゲート配線で接続されており、第２の記憶ノードを有する第２のインバータとを含み、前記第１の記憶ノードと前記第２のゲート配線とが第１の配線により接続されるとともに、前記第２の記憶ノードと前記第１のゲート配線とが第２の配線により接続されており、前記第１の配線は、少なくとも一部が抵抗値の高い第１の高抵抗部とされるとともに、前記第２の配線は、少なくとも一部が抵抗値の高い第２の高抵抗部とされており、前記第１及び第２のゲート配線は、不純物の含有状態が調節されて前記第１及び第２の高抵抗部分が形成されてなる。
【発明の効果】
【００１９】
本発明の半導体装置によれば、ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセルの適切なソフトエラー耐性の向上を、容易且つ確実に実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
−本発明の基本骨子−
本発明者は、諸々の問題を生ぜしめることなく、ＳＲＡＭメモリセルのソフトエラー耐性を向上させるべく鋭意検討の結果、本発明に想到した。
【００２１】
本発明者は、ＳＲＡＭのメモリセルに、ソフトエラー耐性を向上させるための高抵抗部を設けるに際して、その形成箇所として、他の部分と比較してレイアウトに余裕があってパターニングが容易であり、しかも容易且つ確実に高抵抗化が可能な部位を探索した。
【００２２】
本発明のＳＲＡＭでは、そのメモリセルにおいて、Ｐ型ＭＯＳトランジスタである第１の負荷（ロード）トランジスタ及びＮ型ＭＯＳトランジスタである第１の駆動（ドライブ）トランジスタを備え、第１の負荷トランジスタのゲート端子と第１の駆動トランジスタのゲート端子とが第１のゲート配線で接続されており、第１の記憶ノードを有する第１のインバータと、第１のインバータと同様に、Ｐ型ＭＯＳトランジスタである第２の負荷トランジスタ及びＮ型ＭＯＳトランジスタである第２の駆動トランジスタを備えて第２のゲート配線で接続され、第２の記憶ノードを有する第２のインバータとを含み、第１の記憶ノードと第２のゲート配線が接続されるとともに、第２の記憶ノードと第１のゲート配線が接続された構成を有する。
【００２３】
そして、当該ＳＲＡＭメモリセルのレイアウトでは、第１のゲート配線において、第１の負荷トランジスタのゲート端子と第１の駆動トランジスタのゲート端子との間における領域の外側に第２の記憶ノードが接続されるとともに、第２のゲート配線において、第２の負荷トランジスタのゲート端子と第２の駆動トランジスタのゲート端子との間における領域の外側に第１の記憶ノードが接続される。例えば、第１のゲート配線において、第１の負荷トランジスタのゲート端子、第１の駆動トランジスタのゲート端子、及び第２の記憶ノードがこの順序で配列するとともに、第２のゲート配線において、第２の負荷トランジスタのゲート端子、第２の駆動トランジスタのゲート端子、及び第１の記憶ノードがこの順序で配列するように、各構成部材が配設される。
【００２４】
本発明では、上記の構成を前提として、第１のゲート配線における第１の駆動トランジスタと第１の負荷トランジスタとの間の部分と、第２のゲート配線における第２の駆動トランジスタと第２の負荷トランジスタとの間の部分とに、高抵抗部をそれぞれ形成する。これらの部分は、第１及び第２のゲート配線における他の部分と比較してレイアウトに余裕があり、従ってパターニングが容易であって、更なる微細化の要請に応えることができる。更には、比較的広い部分であるために高抵抗部の形成位置や形成態様（形成方法）の選択幅に余裕があり、各々のＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節し、当該ＳＲＡＭメモリセルに最適化した高抵抗化を実現し、極めて効率良く確実にソフトエラー耐性を向上させることができる。
【００２５】
高抵抗部の形成態様（形成方法）としては、以下の手法が考えられる。
第１の手法として、第１及び第２のゲート配線の当該部分を覆うように絶縁物（シリサイドブロック）を形成し、第１及び第２のゲート配線をシリサイド化する。これにより、第１及び第２のゲート配線は高抵抗部を除いてシリサイド化され、シリサイド層の非形成部分が形成部分に比して相対的に高抵抗となる。
【００２６】
第２の手法として、第１及び第２のゲート配線の当該部分について、不純物の含有状態がその他の部分と異なるように調節する。
第１及び第２のゲート配線では、Ｐ型及びＮ型のトランジスタのゲートとして機能するため、Ｐ型トランジスタのゲートにはＰ型不純物を、Ｎ型トランジスタのゲートにはＮ型不純物をそれぞれ導入する必要がある。本発明では、ゲート配線をパターン形成した後にイオン注入により不純物を導入する方法を採用し、第１及び第２のゲート配線における高抵抗部の形成部位のみにイオン注入をしない、若しくは当該形成部位におけるＰ型及び／又はＮ型不純物を低濃度に調節する。これにより、第１及び第２のゲート配線における負荷トランジスタと駆動トランジスタとの間に自在に高抵抗部を形成することができる。
【００２７】
上記した第２の手法によれば、高抵抗部のサイズ及び相対的な抵抗を緻密に調節自在である。従って、この第２の手法を採用することにより、上述のようにレイアウトに比較的余裕のある負荷トランジスタと駆動トランジスタとの間の部分のようにレイアウトに余裕のある部分のみならず、インバータ間を接続する配線部分のように、負荷トランジスタにおけるゲートの記憶ノードとの間の部分に比較すればレイアウトに余裕のある部分に、高抵抗部を形成することもできる。
【００２８】
−本発明を適用した具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえて、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００２９】
（第１の実施形態）
図１は、第１の実施形態によるＳＲＡＭのメモリセルの結線構成を示す回路図、図２は、第１の実施形態によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図である。
【００３０】
図１に示すように、本実施形態のＳＲＡＭメモリセル１は、一対のＣＭＯＳインバータＩＶ１，ＩＶ２と、第１及び第２のアクセストランジスタＡＴ１，ＡＴ２とを備えており、ＣＭＯＳインバータＩＶ１，ＩＶ２の各端子に電源電位ＶDDを供給する電源ノードＶＮ及び接地電位ＧＮＤを供給する接地ノードＧＮが設けられている。
【００３１】
ＣＭＯＳインバータＩＶ１は、Ｐ型ＭＯＳトランジスタである第１の負荷トランジスタＬＴ１と、Ｎ型ＭＯＳトランジスタである第１の駆動トランジスタＤＴ１とがゲートを共通の第１のゲート配線ＧＷ１とされており、第１の記憶ノードＳＮ１が設けられて構成されている。即ち、第１のゲート配線ＧＷ１は、第１の負荷トランジスタＬＴ１のゲート端子ＬＧＴ１と、第１の駆動トランジスタＤＴ１のゲート端子ＤＧＴ１とを接続している。
【００３２】
同様に、ＣＭＯＳインバータＩＶ２は、Ｐ型ＭＯＳトランジスタである第２の負荷トランジスタＬＴ２と、Ｎ型ＭＯＳトランジスタである第２の駆動トランジスタＤＴ２とがゲートを共通の第２のゲート配線ＧＷ２とされており、第２の記憶ノードＳＮ２が設けられて構成されている。即ち、第２のゲート配線ＧＷ２は、第２の負荷トランジスタＬＴ２のゲート端子ＬＧＴ２と、第２の駆動トランジスタＤＴ２のゲート端子ＤＧＴ２とを接続している。
【００３３】
そして、第１の記憶ノードＳＮ１と第２のゲート配線ＧＷ２とが第１の接続配線ＣＷ１により接続されるとともに、第２の記憶ノードＳＮ２と第１のゲート配線ＧＷ１とが第２の接続配線ＣＷ２により接続されて、ＣＭＯＳインバータＩＶ１，ＩＶ２が結線される。このように交差結合されたＣＭＯＳインバータＩＶ１，ＩＶ２により、第１及び第２の記憶ノードＳＮ１，ＳＮ２の電位は、互いに相補なレベル、即ちＶDDレベル（以下、「Ｈレベル」とも称する）またはＧＮＤレベル（以下、「Ｌレベル」とも称する）の一方ずつに設定される。
【００３４】
本実施形態では、ＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１において、第１の駆動トランジスタＤＴ１と第１の負荷トランジスタＬＴ１との間に、第１の高抵抗部ＨＲ１が設けられている。
同様に、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２において、第２の駆動トランジスタＤＴ２と第２の負荷トランジスタＬＴ２との間に、第２の高抵抗部ＨＲ２が設けられている。
【００３５】
第１の記憶ノードＳＮ１には、ＮＭＯＳトランジスタである第１のアクセストランジスタＡＴ１が接続され、第２の記憶ノードＳＮ２には、ＮＭＯＳトランジスタである第２のアクセストランジスタＡＴ２が接続されている。第１のアクセストランジスタＡＴ１のゲート端子ＡＧＴ１と接続された第３のゲート配線ＧＷ３と、第２のアクセストランジスタＡＴ２のゲート端子ＡＧＴ２と接続された第４のゲート配線ＧＷ４とは、共通のワード線ＷＬと接続される。また、第１のアクセストランジスタＡＴ１の一端にビット線ＢＬ１が、第２のアクセストランジスタＡＴ２の一端にビット線ＢＬ２が接続される。
【００３６】
上記のように構成されたＳＲＡＭメモリセルでは、ワード線ＷＬの活性化（Ｈレベル）期間において、相補的なビット線ＢＬ１，ＢＬ２をそれぞれ介して、第１及び第２の記憶ノードＳＮ１，ＳＮ２へのデータの書き込み又はデータの読み出しが実行される。ワード線ＷＬの非活性化（Ｌレベル）期間において、第１及び第２の記憶ノードＳＮ１，ＳＮ２へ一旦書込まれたデータは、交差結合された２個のインバータＩＶ１，ＩＶ２によって安定的に保持される。
【００３７】
図１のＳＲＡＭメモリセル１は、例えば図２のようなレイアウトで構成される。
ここで、例えばシリコン基板の表層にＰ型不純物及びＮ型不純物がそれぞれ所定部位に分けてイオン注入され（例えば、Ｐ型（Ｎ型）不純物をイオン注入する際には、Ｎ型（Ｐ型）不純物の導入部分を覆うようにレジストマスクを形成してイオン注入する。）、Ｐ型ウェル領域２０ａ，Ｎ型ウェル領域２０ｂ，Ｐ型ウェル領域２０ｃがそれぞれ形成されている。
【００３８】
第２の記憶ノードＳＮ２は、接続プラグＣＰ１，ＣＰ２およびＣＰ６が不図示の上層配線で接続されて構成される。ここで、ＣＰ２及びＣＰ６を２個の接続プラグとする代わりに、共通のコンタクトとして１個の接続プラグを形成しても良い。
同様に、第１の記憶ノードＳＮ１は、接続プラグＣＰ３，ＣＰ４およびＣＰ５が不図示の上層配線で接続されて構成される。ここで、ＣＰ４及びＣＰ５を２個の接続プラグとする代わりに、共通のコンタクトとして１個の接続プラグを形成しても良い。
【００３９】
本実施形態では、ＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１において、第１の駆動トランジスタＤＴ１、第１の負荷トランジスタＬＴ１、及び第２の記憶ノードＳＮ２と接続される接続プラグＣＰ５がこの順序で配列する。
同様に、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２において、第２の駆動トランジスタＤＴ２、第２の負荷トランジスタＬＴ２、及び第１の記憶ノードＳＮ１と接続される接続プラグＣＰ６がこの順序で配列する。
なお図２では、接続プラグＣＰ１〜ＣＰ６を除き、各接続プラグをＣＰで示している。
【００４０】
図２のレイアウトでは、第１のゲート配線ＧＷ１（第２のゲート配線ＧＷ２）において、第１の負荷トランジスタＬＴ１（第２の負荷トランジスタＬＴ２）と接続プラグＣＰ６（接続プラグＣＰ５）との間の領域では、各種パターンが密に形成されている。この領域に比較して、第１のゲート配線ＧＷ１（第２のゲート配線ＧＷ２）における第１の駆動トランジスタＤＴ１（第２の駆動トランジスタＤＴ２）と第１の負荷トランジスタＬＴ１（第２の負荷トランジスタＬＴ２）との間の領域では、Ｐ型ウェル領域２０ａ（Ｐ型ウェル領域２０ｃ）とＮ型ウェル領域２０ｂとの境界に位置するため、レイアウトに比較的余裕がある。
【００４１】
本実施形態では、このレイアウトに比較的余裕がある領域、即ち、第１及び第２のゲート配線ＧＷ１，ＧＷ２における第１及び第２の駆動トランジスタＤＴ１，ＤＴ２と第１及び第２の負荷トランジスタＬＴ１，ＬＴ２との間に、第１及び第２の高抵抗部ＨＲ１，ＨＲ２を設ける。
【００４２】
具体的には、図３及び図４に示すように、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２を形成する際に、第１及び第２のゲート配線ＧＷ１，ＧＷ２に第１及び第２の高抵抗部ＨＲ１，ＨＲ２を形成する。なお、図３は、第１のゲート配線ＧＷ１の長手方向と直交する、図２における破線Ｉ−Ｉに沿った断面図であり、図４は、第１のゲート配線ＧＷ１の長手方向の、図２における破線ＩＩ−ＩＩに沿った断面図である。図３及び図４では、第１の負荷トランジスタＬＴ１の断面のみを示すが、第２のゲート配線ＧＷ２についても図３及び図４と同様である。
【００４３】
先ず、第１及び第２のゲート配線ＧＷ１，ＧＷ２を形成するに際して、図３に示すように、素子分離構造（例えば、ＳＴＩ素子分離構造）１１により活性領域が確定されたシリコン基板１０上に、活性領域ではゲート絶縁膜１４（図４で示す）を介して多結晶シリコン膜１２を堆積する。そして、多結晶シリコン膜１２を各配線形状にパターニングする。その後、図示は省略するが、多結晶シリコン膜１２の第１及び第２の負荷トランジスタＬＴ１，ＬＴ２のゲートとなる部分にはホウ素（Ｂ+）等のＰ型不純物を、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２のゲートとなる部分にはリン（Ｐ+）や砒素（Ａｓ+）等のＮ型不純物を、順次マスクを形成することによりそれぞれイオン注入する。
【００４４】
続いて、全面に絶縁膜、ここではシリコン酸化膜を堆積する。そして、このシリコン酸化膜をパターニングして、第１の負荷トランジスタＬＴ１と第１の駆動トランジスタＤＴ１との間の領域を含む帯状にシリコン酸化膜を残すとともに、及び第２の負荷トランジスタＬＴ２と第２の駆動トランジスタＤＴ２との間の領域を含む帯状にシリコン酸化膜を残し、第１及び第２のシリサイドブロックＳＢ１，ＳＢ２を形成する。第１及び第２のシリサイドブロックＳＢ１，ＳＢ２は、図２にも示される。
【００４５】
続いて、イオン注入によるＬＤＤ領域の形成、シリコン酸化膜等の絶縁膜を全面異方性エッチング（エッチバック）してなるサイドウォール絶縁膜の形成、イオン注入によるソース／ドレイン領域（ＬＤＤ領域と一部重畳される）の形成を順次行う。
【００４６】
続いて、図４に示すように、全面にシリサイド化し得る金属膜、ここではＷやＴｉ等を堆積し、熱処理を施す。これにより、多結晶シリコン膜１２の表層及びソース／ドレイン領域の表層と金属膜とがシリサイド化し、当該表層にシリサイド層１３が形成され、サリサイド構造となる。
【００４７】
このとき、図４に示すように、多結晶シリコン膜１２上における第１及び第２のシリサイドブロックＳＢ１，ＳＢ２の下部に相当する部位は、第１及び第２のシリサイドブロックＳＢ１，ＳＢ２が存するためにシリサイド化されず、シリサイド層１３の非形成領域となる。これらの領域が、第１及び第２の高抵抗部ＨＲ１，ＨＲ２となる。
【００４８】
その後、所定のウェットエッチングにより未反応の（シリサイド化されていない）金属膜を除去する。
以上により、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２が形成される過程において、多結晶シリコン膜１２上の、第１及び第２のシリサイドブロックＳＢ１，ＳＢ２により形成された第１及び第２の高抵抗部ＨＲ１，ＨＲ２を除く部分にシリサイド層１３が被覆されてなる第１及び第２のゲート配線ＧＷ１，ＧＷ２が形成される。
【００４９】
第１及び第２のゲート配線ＧＷ１，ＧＷ２は、シリサイド層１３により低抵抗となるが、シリサイド層１３の非形成領域である第１及び第２の高抵抗部ＨＲ１，ＨＲ２では、シリサイド層１３の形成部位に比べて相対的に高抵抗となる。この構成によれば、第１及び第２の高抵抗部ＨＲ１，ＨＲ２がレイアウトの比較的余裕のある部位に形成されるため、ＳＲＡＭメモリセル１のソフトエラー耐性を極めて容易且つ確実に向上させることができる。
【００５０】
なお、以上の説明では、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２に着目し、これらの形成方法について説明したが、これらと同時に、第１及び第２のアクセストランジスタＡＴ１，ＡＴ２の各構成要素等が形成される。
【００５１】
以上説明したように、本実施形態によれば、ＳＲＡＭメモリセル１への諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセル１に応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセル１の適切なソフトエラー耐性の向上を、容易且つ確実に実現することが可能となる。
【００５２】
−変形例−
以下、第１の実施形態によるＳＲＡＭの諸変形例について説明する。これらの変形例では、第１の実施形態と同様に構成されたＳＲＡＭを開示するが、その高抵抗部の形成方法が異なる点で第１の実施形態と相違する。
【００５３】
（変形例１）
本例では、第１の実施形態と同様に、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２を形成する際に、第１及び第２のゲート配線ＧＷ１，ＧＷ２に第１及び第２の高抵抗部ＨＲ１，ＨＲ２を形成する。ここで、第１及び第２の高抵抗部ＨＲ１，ＨＲ２を形成する際に、第１及び第２のシリサイドブロックＳＢ１，ＳＢ２の代わりにシリサイド層１３を除去する溝部を形成する。
【００５４】
図５は、変形例１によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図であり、第１の実施形態における図２に対応している。図６は、第１のゲート配線ＧＷ１の長手方向の、図５における破線Ｉ−Ｉに沿った断面図である。図６では、第１の負荷トランジスタＬＴ１の断面のみを示すが、第２のゲート配線ＧＷ２についても図６と同様である。
【００５５】
先ず、第１及び第２のゲート配線ＧＷ１，ＧＷ２を形成するに際して、図３の工程により、多結晶シリコン膜１２の堆積及びパターニング、Ｐ型及びＮ型不純物の適宜のイオン注入等を行う。
続いて、ＬＤＤ領域、サイドウォール絶縁膜、及びソース／ドレイン領域の形成を順次行う。
続いて、全面に金属膜を堆積し、熱処理を施す。これにより、多結晶シリコン膜１２の表層及びソース／ドレイン領域の表層と金属膜とがシリサイド化し、当該表層にシリサイド層１３が形成され、サリサイド構造となる。
【００５６】
続いて、図５の破線で示す部分１５ａ，１５ｂの金属膜をパターニングにより除去する。即ち、金属膜について、第１の負荷トランジスタＬＴ１と第１の駆動トランジスタＤＴ１との間の領域を含む帯状の部分１５ａと、第２の負荷トランジスタＬＴ２と第２の駆動トランジスタＤＴ２との間の領域を含む帯状の部分１５ｂとを除去し、金属膜に第１及び第２の溝部ＴＲ１，ＴＲ２を形成する。
【００５７】
このとき、図６に示すように、多結晶シリコン膜１２上で第１及び第２の溝部ＴＲ１，ＴＲ２の部位は、シリサイド層１３の非形成領域となる。これらの領域が、第１及び第２の高抵抗部ＨＲ１，ＨＲ２となる。
【００５８】
その後、所定のウェットエッチングにより未反応の（シリサイド化されていない）金属膜を除去する。
以上により、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２が形成される過程において、多結晶シリコン膜１２上の、第１及び第２の溝部ＴＲ１，ＴＲ２により形成された第１及び第２の高抵抗部ＨＲ１，ＨＲ２を除く部分にシリサイド層１３が被覆されてなる第１及び第２のゲート配線ＧＷ１，ＧＷ２が形成される。
【００５９】
第１及び第２のゲート配線ＧＷ１，ＧＷ２は、シリサイド層１３により低抵抗となるが、シリサイド層１３の非形成領域である第１及び第２の高抵抗部ＨＲ１，ＨＲ２では、シリサイド層１３の形成部位に比べて相対的に高抵抗となる。この構成によれば、第１及び第２の高抵抗部ＨＲ１，ＨＲ２がレイアウトの比較的余裕のある部位に形成されるため、ＳＲＡＭメモリセル１のソフトエラー耐性を極めて容易且つ確実に向上させることができる。
【００６０】
なお、以上の説明では、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２に着目し、これらの形成方法について説明したが、これらと同時に、第１及び第２のアクセストランジスタＡＴ１，ＡＴ２の各構成要素等が形成される。
【００６１】
以上説明したように、本例によれば、ＳＲＡＭメモリセル１への諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセル１に応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセル１の適切なソフトエラー耐性の向上を、容易且つ確実に実現することが可能となる。
【００６２】
（変形例２）
本例では、第１の実施形態と同様に、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２を形成する際に、第１及び第２のゲート配線ＧＷ１，ＧＷ２に第１及び第２の高抵抗部ＨＲ１，ＨＲ２を形成する。ここで、第１及び第２の高抵抗部ＨＲ１，ＨＲ２を形成する際に、第１及び第２のシリサイドブロックＳＢ１，ＳＢ２の代わりに、第１及び第２のゲート配線ＧＷ１，ＧＷ２の不純物濃度を適宜調節する。
【００６３】
図７は、変形例２によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図であり、第１の実施形態における図２に対応している。図８及び図９は、変形例２によるＳＲＡＭにおいて、そのメモリセルにおけるゲート配線の長手方向の、図７における破線Ｉ−Ｉに沿った断面図であり、第１の実施形態における図４に対応している。図８及び図９では、第１の負荷トランジスタＬＴ１の断面のみを示すが、第２のゲート配線ＧＷ２についても図８及び図９と同様である。
【００６４】
先ず、第１及び第２のゲート配線ＧＷ１，ＧＷ２を形成するに際して、図８（ａ）に示すように、素子分離構造（例えば、ＳＴＩ素子分離構造）１１により活性領域が確定されたシリコン基板１０上に、活性領域ではゲート絶縁膜１４を介して多結晶シリコン膜１２を堆積する。そして、多結晶シリコン膜１２を各配線形状にパターニングする。
【００６５】
続いて、多結晶シリコン膜１２に不純物をイオン注入により導入する。
詳細には、先ず図８（ｂ）に示すように、多結晶シリコン膜１２の全体を露出させる開口を有するレジストマスクを形成する。そして、レジストマスクを用いて多結晶シリコン膜１２にＰ型不純物、例えばホウ素（Ｂ）をイオン注入する。ここで、当該不純物の濃度調節により高抵抗部を形成するため、狙いの抵抗値となるように、当該不純物濃度を０／ｃｍ3〜８×１０19／ｃｍ3程度の範囲内、ここでは１×１０19／ｃｍ3程度となるようにイオン注入する。ここで、当該不純物濃度を０／ｃｍ3とする場合、即ち当該イオン注入を行わない（レジストマスクも形成しない）という選択も可能である。また、多結晶シリコン膜１２にＰ型不純物をイオン注入する代わりに、Ｎ型不純物、例えばリン（Ｐ）をイオン注入するという選択も可能である。
【００６６】
続いて、レジストマスクを灰化処理等により除去した後、図８（ｃ）に示すように、多結晶シリコン膜１２における第１及び第２の負荷トランジスタＬＴ１，ＬＴ２のゲートに相当する部分のみを露出させる開口２１ａを有するレジストマスク２１を形成する。そして、レジストマスク２１を用いて多結晶シリコン膜１２にＰ型不純物、例えばホウ素（Ｂ）を２×１０20／ｃｍ3程度の不純物濃度となるようにイオン注入する。
【００６７】
次に、レジストマスク２１を灰化処理等により除去した後、図９（ａ）に示すように、多結晶シリコン膜１２における第１及び第２の駆動トランジスタＤＴ１，ＤＴ２のゲートに相当する部分のみを露出させる開口２２ａを有するレジストマスク２２を形成する。そして、レジストマスク２２を用いて多結晶シリコン膜１２にＮ型不純物、例えばリン（Ｐ）を２×１０20／ｃｍ3程度の不純物濃度となるように（即ち、図８（ｂ）でイオン注入されたＰ型不純物を相殺し、更に多結晶シリコン膜１２が所定のＮ型となるように）、イオン注入する。
その後、レジストマスク２２を灰化処理等により除去する。
【００６８】
以上により、図９（ｂ）及び図７に示すように、多結晶シリコン膜１２に各種の不純物が導入されてなる第１及び第２のゲート配線ＧＷ１，ＧＷ２が形成される。
第１及び第２のゲート配線ＧＷ１，ＧＷ２においては、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２のゲートに相当する部分にはＰ型不純物が導入され、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２のゲートに相当する部分にはＮ型不純物が導入されている。そして、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２と第１及び第２の駆動トランジスタＤＴ１，ＤＴ２との境界領域には、低濃度のＰ型不純物が導入されて他の部分に比較して相対的に高抵抗とされてなる第１及び第２の高抵抗部ＨＲ１，ＨＲ２が形成される。
【００６９】
第１及び第２のゲート配線ＧＷ１，ＧＷ２は、不純物の導入により低抵抗となるが、不純物の低濃度領域である第１及び第２の高抵抗部ＨＲ１，ＨＲ２では、他の部位に比べて相対的に高抵抗となる。この構成によれば、第１及び第２の高抵抗部ＨＲ１，ＨＲ２がレイアウトの比較的余裕のある部位に形成されるため、ＳＲＡＭメモリセル１のソフトエラー耐性を極めて容易且つ確実に向上させることができる。
【００７０】
続いて、イオン注入によるＬＤＤ領域の形成、シリコン酸化膜等の絶縁膜を全面異方性エッチング（エッチバック）してなるサイドウォール絶縁膜の形成、イオン注入によるソース／ドレイン領域（ＬＤＤ領域と一部重畳される）の形成を順次行う。
【００７１】
なお、以上の説明では、第１及び第２の負荷トランジスタＬＴ１，ＬＴ２、第１及び第２の駆動トランジスタＤＴ１，ＤＴ２に着目し、これらの形成方法について説明したが、これらと同時に、第１及び第２のアクセストランジスタＡＴ１，ＡＴ２の各構成要素等が形成される。
【００７２】
以上説明したように、本実施形態によれば、ＳＲＡＭメモリセル１への諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセル１に応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセル１の適切なソフトエラー耐性の向上を、容易且つ確実に実現することが可能となる。
【００７３】
（第２の実施形態）
図１０は、第２の実施形態によるＳＲＡＭのメモリセルの結線構成を示す回路図、図１１は、第２の実施形態によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図である。
【００７４】
図１０に示すように、本実施形態のＳＲＡＭメモリセル３１は、一対のＣＭＯＳインバータＩＶ１，ＩＶ２と、第１及び第２のアクセストランジスタＡＴ１，ＡＴ２とを備えており、ＣＭＯＳインバータＩＶ１，ＩＶ２の各端子に電源電位ＶDDを供給する電源ノードＶＮ及び接地電位ＧＮＤを供給する接地ノードＧＮが設けられている。
【００７５】
ＣＭＯＳインバータＩＶ１は、Ｐ型ＭＯＳトランジスタである第１の負荷トランジスタＬＴ１と、Ｎ型ＭＯＳトランジスタである第１の駆動トランジスタＤＴ１とがゲートを共通の第１のゲート配線ＧＷ１とされており、第１の記憶ノードＳＮ１が設けられて構成されている。即ち、第１のゲート配線ＧＷ１は、第１の負荷トランジスタＬＴ１のゲート端子ＬＧＴ１と、第１の駆動トランジスタＤＴ１のゲート端子ＤＧＴ１とを接続している。
【００７６】
同様に、ＣＭＯＳインバータＩＶ２は、Ｐ型ＭＯＳトランジスタである第２の負荷トランジスタＬＴ２と、Ｎ型ＭＯＳトランジスタである第２の駆動トランジスタＤＴ２とがゲートを共通の第２のゲート配線ＧＷ２とされており、第２の記憶ノードＳＮ２が設けられて構成されている。即ち、第２のゲート配線ＧＷ２は、第２の負荷トランジスタＬＴ２のゲート端子ＬＧＴ２と、第２の駆動トランジスタＤＴ２のゲート端子ＤＧＴ２とを接続している。
【００７７】
そして、第１の記憶ノードＳＮ１と第２のゲート配線ＧＷ２とが第１の接続配線ＣＷ１により接続されるとともに、第２の記憶ノードＳＮ２と第１のゲート配線ＧＷ１とが第２の接続配線ＣＷ２により接続されて、ＣＭＯＳインバータＩＶ１，ＩＶ２が結線される。このように交差結合されたＣＭＯＳインバータＩＶ１，ＩＶ２により、第１及び第２の記憶ノードＳＮ１，ＳＮ２の電位は、互いに相補なレベル、即ちＶDDレベル（以下、「Ｈレベル」とも称する）またはＧＮＤレベル（以下、「Ｌレベル」とも称する）の一方ずつに設定される。
【００７８】
本実施形態では、第１及び第２の接続配線ＣＷ１，ＣＷ２が高抵抗に形成されている。具体的には、第２の接続配線ＣＷ２が第１の高抵抗部ＨＲ１、第１の接続配線ＣＷ１が第２の高抵抗部ＨＲ２とされている。
【００７９】
第１の記憶ノードＳＮ１には、ＮＭＯＳトランジスタである第１のアクセストランジスタＡＴ１が接続され、第２の記憶ノードＳＮ２には、ＮＭＯＳトランジスタである第２のアクセストランジスタＡＴ２が接続されている。第１のアクセストランジスタＡＴ１のゲート端子ＡＧＴ１と接続された第３のゲート配線ＧＷ３と、第２のアクセストランジスタＡＴ２のゲート端子ＡＧＴ２と接続された第４のゲート配線ＧＷ４とは、共通のワード線ＷＬと接続される。また、第１のアクセストランジスタＡＴ１の一端にビット線ＢＬ１が、第２のアクセストランジスタＡＴ２の一端にビット線ＢＬ２が接続される。
【００８０】
上記のように構成されたＳＲＡＭメモリセルでは、ワード線ＷＬの活性化（Ｈレベル）期間において、相補的なビット線ＢＬ１，ＢＬ２をそれぞれ介して、第１及び第２の記憶ノードＳＮ１，ＳＮ２へのデータの書き込み又はデータの読み出しが実行される。ワード線ＷＬの非活性化（Ｌレベル）期間において、第１及び第２の記憶ノードＳＮ１，ＳＮ２へ一旦書込まれたデータは、交差結合された２個のインバータＩＶ１，ＩＶ２によって安定的に保持される。
【００８１】
図１１に示すように、本実施形態では、ＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１において、第１の駆動トランジスタＤＴ１と第１の負荷トランジスタＬＴ１との間に、第２の記憶ノードＳＮ２が位置している。
同様に、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２において、第２の駆動トランジスタＤＴ２と第２の負荷トランジスタＬＴ２との間に、第１の記憶ノードＳＮ１が位置している。
【００８２】
なお図１１では、第１及び第２の記憶ノードＳＮ１，ＳＮ２に相当する部位を除き、各接続プラグをＣＰで示している。
【００８３】
本実施形態では、第１及び第２の接続配線ＣＷ１，ＣＷ２の不純物濃度が調節されて、第１及び第２の高抵抗部ＨＲ１，ＨＲ２とされる。
図１２は、第２の実施形態によるＳＲＡＭにおいて、そのメモリセルにおける第１の接続配線の長手方向の、図１１における破線Ｉ−Ｉに沿った断面図である。図１２では、第１の接続配線ＣＷ２の断面のみを示すが、第２の接続配線ＣＷ２についても図１２と同様である。
【００８４】
先ず、第１及び第２の接続配線ＣＷ１，ＣＷ２を形成するに際して、図１１に示すように、シリコン基板１０上に、多結晶シリコン膜３２を堆積する。そして、多結晶シリコン膜３２を、第１の記憶ノードＳＮ１と第２のゲート配線ＧＷ２とを接続する配線形状、及び第２の記憶ノードＳＮ２と第１のゲート配線ＧＷ１とを接続する配線形状にそれぞれパターニングする。
【００８５】
そして、多結晶シリコン膜３２に不純物をイオン注入により導入し、所定の高抵抗とされた第１及び第２の接続配線ＣＷ１，ＣＷ２を形成する。
詳細には、図１２に示すように、多結晶シリコン膜３２の全体を露出させる開口を有するレジストマスクを形成する。そして、このレジストマスクを用いて多結晶シリコン膜３２にＰ型不純物、例えばホウ素（Ｂ）をイオン注入する。ここで、当該不純物の濃度調節により高抵抗部を形成するため、狙いの抵抗値となるように、当該不純物濃度を０／ｃｍ3〜８×１０19／ｃｍ3程度の範囲内、ここでは１×１０19／ｃｍ3程度となるようにイオン注入する。ここで、当該不純物濃度を０／ｃｍ3とする場合、即ち当該イオン注入を行わない（レジストマスクも形成しない）という選択も可能である。また、多結晶シリコン膜３２にＰ型不純物をイオン注入する代わりに、Ｎ型不純物、例えばリン（Ｐ）をイオン注入するという選択も可能である。
その後、レジストマスクを灰化処理等により除去する。
【００８６】
なお、上述のように第１及び第２の接続配線ＣＷ１，ＣＷ２の全体の不純物濃度を調節する代わりに、第１及び第２の接続配線ＣＷ１，ＣＷ２となる多結晶シリコン膜３２の一部を、その他の部分と比較して低不純物濃度となるように、所定のマスクを使い分けてイオン注入し、第１及び第２の接続配線ＣＷ１，ＣＷ２にそれぞれ高抵抗部を形成するようにしても良い。
【００８７】
以上説明したように、本実施形態によれば、ＳＲＡＭメモリセル３１への諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセル３１に応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセル３１の適切なソフトエラー耐性の向上を、容易且つ確実に実現することが可能となる。
【００８８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８９】
（付記１）第１のＰ型トランジスタ及び第１のＮ型トランジスタを備え、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子とが第１のゲート配線で接続されており、第１の記憶ノードを有する第１のインバータと、
第２のＰ型トランジスタ及び第２のＮ型トランジスタを備え、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子とが第２のゲート配線で接続されており、第２の記憶ノードを有する第２のインバータと
を含み、
前記第１の記憶ノードと前記第２のゲート配線とが接続されるとともに、前記第２の記憶ノードと前記第１のゲート配線とが接続されており、
前記第１のゲート配線において、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子との間における領域の外側に前記第２の記憶ノードが接続されるとともに、
前記第２のゲート配線において、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子との間における領域の外側に前記第１の記憶ノードが接続されており、
前記第１のゲート配線は、前記第１のＮ型トランジスタと前記第１のＰ型トランジスタとの間の部分に、当該第１のゲート配線における他の部分よりも抵抗値の高い第１の高抵抗部を有するとともに、
前記第２のゲート配線は、前記第２のＮ型トランジスタと前記第２のＰ型トランジスタとの間の部分に、当該第２のゲート配線における他の部分よりも抵抗値の高い第２の高抵抗部を有することを特徴とする半導体装置。
【００９０】
（付記２）前記第１及び第２のゲート配線は、前記第１及び第２の高抵抗部分を除く前記他の部分にシリサイド層が形成されていることを特徴とする付記１に記載の半導体装置。
【００９１】
（付記３）前記第１及び第２の高抵抗部分は、前記他の部分で溝状に前記シリサイド層が除去されてなることを特徴とする付記２に記載の半導体装置。
【００９２】
（付記４）前記第１及び第２の高抵抗部分は、前記他の部分に絶縁物からなるシリサイドブロックが設けられてシリサイド化が阻止されてなることを特徴とする付記２に記載の半導体装置。
【００９３】
（付記５）前記第１及び第２のゲート配線は、不純物の含有状態が前記他の部分と異なるように調節されて前記第１及び第２の高抵抗部分が形成されてなることを特徴とする付記１に記載の半導体装置。
【００９４】
（付記６）前記第１及び第２のゲート配線は、前記第１及び第２の高抵抗部分の不純物濃度が前記他の部分よりも低濃度に調節されてなることを特徴とする付記５に記載の半導体装置。
【００９５】
（付記７）第１のＰ型トランジスタ及び第１のＮ型トランジスタを備え、前記第１のＰ型トランジスタのゲート端子と前記第１のＮ型トランジスタのゲート端子とが第１のゲート配線で接続されており、第１の記憶ノードを有する第１のインバータと、
第２のＰ型トランジスタ及び第２のＮ型トランジスタを備え、前記第２のＰ型トランジスタのゲート端子と前記第２のＮ型トランジスタのゲート端子とが第２のゲート配線で接続されており、第２の記憶ノードを有する第２のインバータと
を含み、
前記第１の記憶ノードと前記第２のゲート配線とが第１の配線により接続されるとともに、前記第２の記憶ノードと前記第１のゲート配線とが第２の配線により接続されており、
前記第１の配線は、少なくとも一部が抵抗値の高い第１の高抵抗部とされるとともに、前記第２の配線は、少なくとも一部が抵抗値の高い第２の高抵抗部とされており、
前記第１及び第２のゲート配線は、不純物の含有状態が調節されて前記第１及び第２の高抵抗部分が形成されてなることを特徴とする半導体装置。
【００９６】
（付記８）前記第１及び第２の配線は、前記不純物の濃度が調節されて前記前記第１及び第２の高抵抗部分が形成されてなることを特徴とする付記７に記載の半導体装置。
【図面の簡単な説明】
【００９７】
【図１】第１の実施形態によるＳＲＡＭのメモリセルの結線構成を示す回路図である。
【図２】第１の実施形態によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図である。
【図３】第１のゲート配線ＧＷ１の長手方向と直交する、図２における破線Ｉ−Ｉに沿った断面図である。
【図４】第１のゲート配線ＧＷ１の長手方向の、図２における破線ＩＩ−ＩＩに沿った断面図である。
【図５】変形例１によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図である。
【図６】変形例１によるＳＲＡＭにおいて、そのメモリセルにおけるゲート配線の、図５における破線Ｉ−Ｉに沿った断面図である。
【図７】変形例２によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図である。
【図８】変形例２によるＳＲＡＭにおいて、そのメモリセルにおけるゲート配線の、図７における破線Ｉ−Ｉに沿った断面図である。
【図９】図８に引き続き、変形例２によるＳＲＡＭにおいて、そのメモリセルにおけるゲート配線の、図７における破線Ｉ−Ｉに沿った断面図である。
【図１０】第２の実施形態によるＳＲＡＭのメモリセルの結線構成を示す回路図である。
【図１１】第２の実施形態によるＳＲＡＭのメモリセルのレイアウト構成を示す平面図である。
【図１２】第２の実施形態によるＳＲＡＭにおいて、そのメモリセルにおける第１の接続配線の長手方向の、図１１における破線Ｉ−Ｉに沿った断面図である。
【符号の説明】
【００９８】
１，３１  ＳＲＡＭメモリセル
１２，３２  多結晶シリコン膜
１３  シリサイド層
ＩＶ１，ＩＶ２  ＣＭＯＳインバータ
ＬＴ１  第１の負荷トランジスタ
ＬＴ２  第２の負荷トランジスタ
ＤＴ１  第１の駆動トランジスタ
ＤＴ２  第２の駆動トランジスタ
ＧＷ１  第１のゲート配線
ＧＷ２  第２のゲート配線
ＧＷ３  第３のゲート配線
ＧＷ４  第４のゲート配線
ＬＧＴ１，ＬＧＴ２，ＤＧＴ１，ＤＧＴ２  ゲート端子
ＳＮ１  第１の記憶ノード
ＳＮ２  第２の記憶ノード
ＣＷ１，ＣＷ３  第１の接続配線
ＣＷ２，ＣＷ４  第２の接続配線
ＡＴ１  第１のアクセストランジスタ
ＡＴ２  第２のアクセストランジスタ
ＨＲ１  第１の高抵抗部
ＨＲ２  第２の高抵抗部
ＳＢ１  第１のシリサイドブロック
ＳＢ２  第２のシリサイドブロック
ＴＲ１  第１の溝部
ＴＲ２  第２の溝部
【図１】
2008047770.tif 000003
【図２】
2008047770.tif 000004
【図３】
2008047770.tif 000005
【図４】
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【図５】
2008047770.tif 000007
【図６】
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【図７】
2008047770.tif 000009
【図８】
2008047770.tif 000010
【図９】
2008047770.tif 000011
【図１０】
2008047770.tif 000012
【図１１】
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【図１２】
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