(57)【要約】【課題】時分割多重（Time Division Multiplexing：TDM）データのパケットカプセリングを行う通信装置で発生するパケットロスに対するデータマスク回路を提供。【解決手段】データマスク回路10によれば、ジッタバッファ16に格納されたデータを読み出してTDMデータ132を生成する際に、データ読み出しがされたアドレスに対して、新たなパケットデータが格納される前にマスクデータ120を格納しておくことにより、その後、本回路が適用される通信装置でパケットデータ受信時にパケットロスが発生してジッタバッファ16にペイロードが書き込まれないアドレスがあっても、パケットロスの判定をすることなく、すでに格納されているマスクデータを自動的に読み出すことができる。【選択図】図１
2008048122.tif 000002
【特許請求の範囲】
【請求項１】
カプセリングされたパケットデータをペイロードごとにジッタバッファに一時格納し、該ジッタバッファに格納されたデータを読み出して時分割多重（Time Division Multiplexing：TDM）データにデカプセリングする通信装置で発生するパケットロスに対して処理するデータマスク回路において、該回路は、
前記ジッタバッファに格納されたデータを読み出した後、その読み出しがあったアドレスに対して、新たなパケットデータが格納される前にマスクデータの書き込みを実行することを特徴とするデータマスク回路。
【請求項２】
請求項１に記載のデータマスク回路において、該回路は、前記ジッタバッファにパケットデータを書き込む第１のポート側と、前記ジッタバッファからデータを読み出してTDMデータを生成する第２のポート側とに分けられ、
前記通信装置の通常動作に用いられる第１のクロックに対して、所定の逓倍速の第２のクロックを発生させるクロック逓倍手段を含み、
第１のポート側で前記ジッタバッファにデータ書き込みを実行する各部を第１のクロックで動作させ、
第２のポート側で前記ジッタバッファからデータ読み出しを実行する各部を第２のクロックで動作させて、第１のクロックの１サイクルの間に、前記ジッタバッファからデータ読み出しおよび前記ジッタバッファへのマスクデータ書き込みを実行することを特徴とするデータマスク回路。
【請求項３】
請求項２に記載のデータマスク回路において、該回路は、前記ジッタバッファからデータ読み出しを実行する第２のクロックの周期の直後に、前記ジッタバッファへのマスクデータ書き込みを実行することを特徴とするデータマスク回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時分割多重（Time Division Multiplexing：TDM）データのパケットカプセリングを行う通信装置におけるデータマスク回路に関するものである。
【背景技術】
【０００２】
従来から、TDMデータをパケットカプセリングし、すなわちエミュレーションする通信装置では、エミュレーションパケットをデカプセリングしてTDMデータを出力している。この通信装置は、受信したパケットデータをデカプセリングしてからジッタバッファに一時格納することにより、ネットワークで発生したゆらぎを吸収することができる。
【０００３】
このジッタバッファは、複数のメモリブロックに分かれて構成されるもので、これらのメモリブロックは、エミュレーションパケットを順序番号の順に格納するので、その後、連続したTDMデータとして一定速度で出力することができる。ジッタバッファは、ｎ番目のブロック（ｎは所定の整数）まで書き込みまたは読み出しがされると、１番目のブロックへと処理が戻るリング構成となっている。
【０００４】
このような通信装置において、エミュレーションパケットのロスが発生した場合には、一般的には、ロス分のデータをオールマスク（オール０またはオール１）してTDMデータ出力している。そのために、通信装置は、パケットロスを監視する必要があり、たとえば、ジッタバッファのブロック分のパケットロス監視用レジスタをあらかじめ備えるものがある。このとき、ジッタバッファにパケットデータを書き込むときに、そのブロックに対応するレジスタに１を書き込むことにより、ジッタバッファからデータを読み出すときにこのレジスタを読み出して１が格納されていればパケットデータが書き込まれていると判断することができる。このレジスタは、読み出し後にクリアされるもので、パケットロスが発生した場合は、レジスタの値は０のままであるので、このレジスタを読み出して０が格納されていればパケットロスが起こったと判断することができ、オールマスクの処理が実施される。
【０００５】
ところで、特許文献１に記載のデータ処理装置は、データパケットを正常に受信できなかった場合に、FIFOの書き込み側である通信制御用I/Fにエラーコードを書き込むと共に、FIFOの読み出し側であるVTR−通信システム間I/Fにおいて本来受信すべきデータパケットに替わるエラーパケットを生成することにより、同じ形式のエラーパケットをFIFOに書き込まなくても、受信側の機器本体に対してエラーパケットを転送することができる。
【特許文献１】特開平7-297812号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、パケットロス監視用レジスタを備える通信装置では、扱うパケット数が多く、またジッタバッファのブロック数、すなわち容量が大きい場合に、パケット数×ブロック数に相当する数のレジスタを必要とするので、その回路規模が増大することになる。
【０００７】
本発明はこのような従来技術の欠点を解消し、簡易な構成によって、通信装置でパケットロスが発生したデータについてマスクデータを読み出すことができるデータマスク回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は上述の課題を解決するために、カプセリングされたパケットデータをペイロードごとにジッタバッファに一時格納し、このジッタバッファに格納されたデータを読み出してTDMデータにデカプセリングする通信装置で発生するパケットロスに対して処理するデータマスク回路は、このジッタバッファに格納されたデータを読み出した後、その読み出しがあったアドレスに対して、新たなパケットデータが格納される前にマスクデータの書き込みを実行することを特徴とする。
【発明の効果】
【０００９】
本発明のデータマスク回路によれば、ジッタバッファに格納されたデータを読み出してTDMデータを生成する際に、データ読み出しがされたアドレスに対して、新たなパケットデータが格納される前にマスクデータを格納しておくので、その後、通信装置でパケットデータ受信時にパケットロスが発生してジッタバッファにペイロードが書き込まれないアドレスがあっても、パケットロスの判定をすることなく、すでに格納されているマスクデータを自動的に読み出すことができる。
【００１０】
このように、本発明のデータマスク回路では、パケットロスしたジッタバッファのアドレスから自動的にマスクデータを読み出せるので、パケットロス監視レジスタを備える必要がなく回路規模を縮小させることができる。
【００１１】
また、本発明のデータマスク回路では、ジッタバッファに対してパケットデータを書き込む入力ポート側と、ジッタバッファからデータを読み出してTDMデータを生成する出力ポート側とに分けられて、入力ポート側では通信装置の通常動作のクロックでデータ書き込みを行い、出力ポート側では所定の逓倍速のクロックでデータ読み出しを行うことにより、通常動作のクロックの１周期の間に、出力ポート側でデータ読み出しおよびマスクデータ書き込みを実行することができる。
【００１２】
また、本発明のデータマスク回路では、ジッタバッファからデータを読み出すクロック周期の直後にマスクデータ書き込みを実行することにより、ジッタバッファのバッファ容量に関わらず、同一処理でマスクデータの読み出しを可能とする。
【発明を実施するための最良の形態】
【００１３】
次に添付図面を参照して、本発明によるデータマスク回路の実施例を詳細に説明する。たとえば、本発明のデータマスク回路10は、図１に示すように、ヘッダ分離部12がパケットデータをヘッダとペイロードとに分離して、ヘッダ処理部14がそのヘッダに基づく書き込み先アドレスを生成し、またジッタバッファ16においてその生成したアドレスにペイロードを一時格納し、また、本回路10は、クロック逓倍回路18にてジッタバッファ16からのデータ読み出しのために所定の逓倍速のクロックを発生させて、フレームカウンタ20で生成した読み出しアドレスに基づいてジッタバッファ16からデータを読み出して、そのデータをデータラッチ回路22にラッチして時分割多重（Time Division Multiplexing：TDM）データを生成するもので、とくに、ジッタバッファ16において読み出された後のアドレスにマスクデータをあらかじめ格納しておくことにより、パケットロスのためにペイロードが書き込まれないアドレスからマスクデータを読み出すことができる。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００１４】
本回路10は、受信したパケットデータ102の主信号データをTDMデータ132にエミュレーションするネットワークエミュレータとして機能し、本実施例では、カプセル化されたパケットデータ102を受信し、TDMデータ132にデカプセリングして送信するものである。
【００１５】
ヘッダ分離部12は、受信パケットデータ102をヘッダ104とペイロード106とに分離するもので、ヘッダ104をヘッダ処理部14に供給し、ペイロード106をジッタバッファ16の入力Din1に入力する。
【００１６】
ヘッダ処理部14は、ペイロード106がジッタバッファ16に書き込まれる際のアドレス108を生成するもので、本実施例では、ヘッダ104に基づいてパケットの順序番号を検出し、さらにその順序番号に応じてペイロードの書き込み先アドレス108を生成して、ジッタバッファ16の入力A1に入力する。
【００１７】
ヘッダ処理部14は、たとえば、各ペイロードの順序番号ごとに、すなわちTDMデータのタイムスロットごとに書き込み先アドレスを割り当てるが、その番号順に拘らずジッタバッファ16にペイロード106が送られる順に、各ペイロードに対応する書き込み先アドレス108をジッタバッファ16の入力A1へと供給する。
【００１８】
また、ヘッダ処理部14は、ヘッダ104に応じてリード／ライト（Read/Write：R/W）制御信号110を生成してよく、この制御信号110をジッタバッファ16の入力R/W#1へ供給する。
【００１９】
ジッタバッファ16は、R/W制御信号110および116に応じてデータの読み出しおよび書き込みを行うもので、本実施例では、パケットデータをペイロードごとに入力して一時格納し、TDMデータ118として出力Dout2から出力する。このジッタバッファ16は、パケットデータ入力を行うＡポート側142と、TDMデータ出力を行うＢポート側144との２つのポートに分けられるものでよく、たとえばデュアルポートメモリが用いられる。
【００２０】
本実施例のジッタバッファ16は、Ａポート側142において、入力Din1からペイロード106を入力し、また、入力A1およびR/W#1から書き込み先アドレス108およびR/W制御信号110を入力する。ジッタバッファ16は、ライトを示す制御信号110に応じてペイロード106を書き込み先アドレス108に一時格納する。
【００２１】
また、ジッタバッファ16は、Ｂポート側144において、所定の逓倍速のクロック112で動作して、入力A2およびR/W#2から読み出しアドレス114およびR/W制御信号116を入力し、出力Doutから読み出しデータ118を出力するものである。本実施例のジッタバッファ16は、入力Din2からHighのマスクデータ120を入力しているが、Lowのマスクデータ120を入力するようにしてもよい。
【００２２】
このジッタバッファ16は、リードを示す制御信号116に応じて読み出しアドレス114に格納されたデータを読み出し、その読み出しデータ118を出力Dout2からデータラッチ回路22に送ることができる。さらに、ジッタバッファ16は、データを読み出した後のアドレス114に対して、ライトを示す制御信号116に応じて、入力Din2から得るマスクデータ120を格納することができる。
【００２３】
クロック逓倍回路18は、本回路10が適用される通信装置を通常作動させるクロック122の所定の逓倍速のクロック信号112を生成するもので、このクロック信号112をジッタバッファ16のＢポート側144に関して動作する各部に供給する。
【００２４】
フレームカウンタ20は、TDMフレームの先頭位置を表すフレームパルス124、およびクロック逓倍回路18によるクロック信号112を入力し、これらに応じて読み出しアドレス114とジッタバッファ制御信号126および128とを生成するものである。
【００２５】
本実施例のフレームカウンタ20は、クロック信号112に応じてフレームパルス124を基準にシーケンシャルにカウントアップする。このカウンタ20は、カウントアップ結果のうち、下位２ビット分をジッタバッファ制御信号126および128として出力し、下位３ビット以上を読み出しアドレス114としてジッタバッファ16の入力A1に供給する。
【００２６】
フレームカウンタ20は、たとえば、カウントアップ結果の下位２ビットであるジッタバッファ制御信号128を否定回路24で値を反転させてR/W制御信号116とし、ジッタバッファ16の入力R/W#2に供給する。
【００２７】
また、フレームカウンタ20は、たとえば、下位２ビットのジッタバッファ制御信号128と、下位１ビットのジッタバッファ制御信号126を否定回路26で反転させた値とを論理積回路28に入力して、これらの論理積をラッチ信号130とし、データラッチ回路22の入力LATCHに供給する。
【００２８】
データラッチ回路22は、ジッタバッファ16のＢポート側144が所定の逓倍速のクロック信号112で動作しているところ、最終的に出力するTDMデータ132を元の速度のクロック122で出力するように速度を戻すものである。
【００２９】
データラッチ回路22は、ジッタバッファ16の出力Dout2から読み出しデータ118を入力してラッチし、このデータ118に基づいてTDMデータ132を生成して出力する。本実施例のラッチ回路22は、クロック信号112およびラッチ信号130に応じて、入力した読み出しデータ118を元のクロックの１周期分の間保持し、その後このデータ118に基づくTDMデータ132を生成する。
【００３０】
次に、本実施例のデータマスク回路10において、受信したパケットデータをジッタバッファ16に書き込む動作について説明する。
【００３１】
本回路10が適用される通信装置に受信されたパケットデータ102は、まず、ヘッダ分離部12に供給されて、ヘッダ104およびペイロード106に分離される。
【００３２】
このヘッダ104は、ヘッダ処理部14に供給されて、ヘッダ104に基づいて順序番号が検出され、さらにこの順序番号に基づいて書き込み先アドレス108が生成される。
【００３３】
この順序番号は、ペイロード106の供給される順に拘らず、TDMデータのタイムスロットの順を示す。たとえば図２に示すように、パケットデータ102がペイロードP1、P2、P3、P4、P5の順に構成されて、各ペイロード106は、この順でジッタバッファ16に供給されるが、ペイロードP1、P2、P3、P4およびP5は、それぞれ、ヘッダ104により順序番号１、３、２、４および５が割り当てられている。
【００３４】
ここでは、ヘッダ処理部14において、書き込み先アドレス108は、ヘッダ104が示す順序番号の順に割り当てられて、ジッタバッファ16の各メモリブロックが順序番号の順で、かつ書き込み先アドレスの順に割り当てられるが、各アドレス108は、ペイロード106のジッタバッファ16への供給と同じ順に出力され、すなわち各ペイロードに対応するアドレスがジッタバッファ16に供給される。
【００３５】
このようにして、ペイロード106は、ジッタバッファ16に供給されると、同じ順序番号が割り当てられている書き込み先アドレス104のメモリブロックに書き込まれて、TDMデータのタイムスロットを構成するように格納される。
【００３６】
次に、本実施例におけるデータマスク回路10のジッタバッファ16からデータを読み出す動作について図３のタイミングチャートを参照しながら説明する。
【００３７】
ここでは、まず、本回路10が適用される通信装置を通常動作させるクロック信号122がクロック逓倍回路18に入力されて所定の逓倍速のクロック112が生成され、ジッタバッファ16のＢポート側144で動作する各部へと出力する。
【００３８】
また、本回路10では、TDMフレームの先頭位置を表すフレームパルス124がフレームカウンタ20に入力されてカウントアップされ、その結果のカウンタ出力のうち、下位１および２ビットがそれぞれジッタバッファ制御信号126および128として出力され、下位３ビット以上が読み出しアドレス114として出力される。
【００３９】
このジッタバッファ制御信号128は、否定回路24を介してR/W制御信号116としてジッタバッファ16の入力R/W#2に供給される。また、ジッタバッファ制御信号128と、否定回路26を介したジッタバッファ制御信号126とが、論理積回路28にて論理積演算されてラッチ信号130が生成され、データラッチ回路22の入力LATCHに供給される。
【００４０】
ここで、時刻T202において、R/W制御信号116がリード、すなわちHighを示して、かつ逓倍速のクロック112が立ち上がると、本回路10ではリードサイクルT222が開始し、読み出しアドレス114がジッタバッファ16の入力A1に供給される。
【００４１】
さらに、逓倍速クロック112の１周期後、すなわち、次に逓倍速クロック112が立ち上がる時刻T204では、ジッタバッファ16において読み出しアドレス114に応じたデータ118が読み出されて出力される。
【００４２】
このデータ118は、データラッチ回路22にラッチされ、次に逓倍速クロック112が立ち上がる時刻T206において、ラッチ信号130がHighであるのでラッチ回路22からTDMデータ132が出力される。
【００４３】
さらに次に逓倍速クロック112が立ち上がる時刻T208において、R/W制御信号116がライト、すなわちLowを示しているので、本回路10ではライトサイクルT224が開始し、時刻T204で読み出しがされたジッタバッファ16の読み出しアドレス114に対してマスクデータ120が書き込まれる。本実施例では、Highを示すマスクデータ120が書き込まれるように設定されているが、Lowを示すマスクデータ120が書き込まれるようにしてもよい。
【００４４】
ところで、本回路10が適用される通信装置によるパケット受信が通常動作するときには、たとえば図４に示すように、ジッタバッファ16において、すでにTDMデータ118として読み出された後であるリード済み領域252として、たとえばメモリアドレス00ないし03が示され、パケットのペイロードが書き込まれているがまだ読み出されていないライト済み領域254として、メモリアドレス04ないし09が示され、また、まだパケットのペイロードが書き込まれていない未ライト領域256として、メモリアドレス0Aないし0Dが示されるものとする。
【００４５】
図４に示す格納データは、ペイロードが書き込まれる場合にAAで示し、それ以外の場合にFFで示す。リード済み領域252において各データは、リード直後にマスクデータ120としてFF（=11111111）が書き込まれている。
【００４６】
また、ライト済み領域254は、これから読み出されるデータが書き込まれていて、たとえば最初にメモリアドレス04に格納されたデータがTDMデータ生成部、すなわちジッタバッファ16のＢポート側144によって読み出される。未ライト領域256は、ペイロード書き込みの待機状態であって、たとえば最初にメモリアドレス0Aに対してデカプセリング部、すなわちジッタバッファ16のＡポート側142によってデータが書き込まれる。
【００４７】
この通常動作に対して、本回路10が適用される通信装置によるパケット受信においてパケットロスが発生するときには、たとえば図５に示すように、ジッタバッファ16のライト済み領域264において、本来データが書き込まれるべきメモリアドレスに対して、データが書き込まれない。
【００４８】
ここでは、メモリアドレス09に対応するデータについて、パケットロスが発生してデータが書き込まれないが、それ以前にメモリアドレス09がリード済み領域262であった際に、すでにFFを示すマスクデータ120が書き込まれているので、メモリアドレス09からは自動的にマスクデータを読み出すことができる。また、図５に示すように、データが書き込まれなかったメモリアドレス09を未ライト領域266としてもよい。
【００４９】
本実施例では、データマスク機能を実現するジッタバッファ16として、パケットデータ入力とTDMデータ出力とを別々のポートとして入出力できるデュアルポートメモリを使用しているが、その他のメモリを使用して、クロックの逓倍数を上げて、パケットデータ入力（ライト）サイクルとTDMデータ出力（リード）サイクルとを一つのポートで実施してもよい。
【００５０】
また、本発明によるデータマスク回路は、主信号データに限らないパケットデータを取り扱い、TDMデータのパケットカプセリングを行ういずれのデータ通信装置に対しても適用することができる。また、本発明は、有線でパケットデータを受信する通信装置だけでなく、無線でパケットデータを受信する通信装置にも適用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明のデータマスク回路の一実施例を示すブロック図である。
【図２】図１に示したデータマスク回路のジッタバッファに対するデータの書き込みおよび読み出しを概要的に示す図である。
【図３】図１に示したデータマスク回路の動作手順を説明するタイミングチャートである。
【図４】図１に示したデータマスク回路のジッタバッファにおいて、通常動作により格納されたデータを概要的に示す図である。
【図５】図１に示したデータマスク回路のジッタバッファにおいて、パケットロスが発生した際に格納されたデータを概要的に示す図である。
【符号の説明】
【００５２】
10  データマスク回路
12  ヘッダ分離部
14  ヘッダ処理部
16  ジッタバッファ
18  クロック逓倍回路
20  フレームカウンタ
22  データラッチ回路
【図１】
2008048122.tif 000003
【図２】
2008048122.tif 000004
【図３】
2008048122.tif 000005
【図４】
2008048122.tif 000006
【図５】
2008048122.tif 000007