(57)【要約】【課題】電源が切れても記憶状態を保持することができ、且つ揮発性メモリと同程度のコストで製造でき、且つ読み出しまたは書き込みの速度が揮発性メモリと同程度の半導体記憶装置を提供することを課題とする。【解決手段】メモリセルを選択するためのトランジスタと、メモリセルの記憶状態を保持するためのラッチ回路を有し、ラッチ回路を構成するインバーター回路の高電位電源側にはダイオードが接続され、ラッチ回路に容量素子が接続される構成とする。ラッチ回路を具備する半導体記憶装置において、電源が切られた状態でもラッチ回路に接続された容量素子が電位を保持し、そしてラッチ回路を構成するインバーター回路の高電位電源側に接続されたダイオードが容量素子に保持された電荷のリークを防ぐことが出来る。その結果、不揮発性を有する半導体記憶装置を安価に提供することができる。【選択図】図２
2008269751.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子が、リードライトワード線に接続された第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタに接続されたリードライトビット信号線及び第２のトランジスタに接続されたリードライトビット反転信号線より書き込まれたデータの記憶状態を保持するためのラッチ回路と、を含むメモリセルを有し、
前記ラッチ回路を構成する第１のインバーター回路及び第２のインバーター回路は、電源線に接続されたダイオードより電源電位が供給されるように接続されており、
前記第１のインバーター回路または前記第２のインバーター回路のいずれかの出力端子には、容量素子が接続されていることを特徴とする半導体記憶装置。
【請求項２】
ゲート端子が、ライトワード線に接続された第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタに接続されたライトビット信号線及び第２のトランジスタに接続されたライトビット反転信号線より書き込まれたデータの記憶状態を保持するためのラッチ回路と、
ゲート端子が、前記ラッチ回路を構成する第１のインバーター回路または第２のインバーター回路のいずれかの出力端子に接続された第３のトランジスタと、
ゲート端子が、リードワード線に接続された第４のトランジスタと、を含むメモリセルを有し、
前記第１のインバーター回路及び前記第２のインバーター回路は、電源線に接続されたダイオードより電源電位が供給されるように接続されており、
前記第３のトランジスタまたは前記第４のトランジスタのいずれか一方の第１端子は、グラウンド線に接続され、
前記第３のトランジスタまたは前記第４のトランジスタのいずれか他方の第１端子は、リードビット線に接続され、
前記第３のトランジスタの第２端子と前記第４のトランジスタの第２端子が接続されていることを特徴とする半導体記憶装置。
【請求項３】
ゲート端子が、ライトワード線に接続された第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタに接続されたライトビット信号線及び第２のトランジスタに接続されたライトビット反転信号線より書き込まれたデータの記憶状態を保持するためのラッチ回路と、
ゲート端子が、前記ラッチ回路を構成する第１のインバーター回路の出力端子に接続された第３のトランジスタと、
ゲート端子が、前記ラッチ回路を構成する第２のインバーター回路の出力端子に接続された第５のトランジスタと、
ゲート端子が、第１のリードワード線に接続された第４のトランジスタと、
ゲート端子が、第２のリードワード線に接続された第６のトランジスタと、を含むメモリセルを有し、
前記第１のインバーター回路及び前記第２のインバーター回路は、電源線に接続されたダイオードより電源電位が供給されるように接続されており、
前記第３のトランジスタまたは前記第４のトランジスタのいずれか一方の第１端子は、グラウンド線に接続され、
前記第３のトランジスタまたは前記第４のトランジスタのいずれか他方の第１端子は、第１のリードビット線に接続され、
前記第３のトランジスタの第２端子と前記第４のトランジスタの第２端子が接続されており、
前記第５のトランジスタまたは前記第６のトランジスタのいずれか一方の第１端子は、前記グラウンド線に接続され、
前記第５のトランジスタまたは前記第６のトランジスタのいずれか他方の第１端子は、第２のリードビット線に接続され、
前記第５のトランジスタの第２端子と前記第５のトランジスタの第２端子が接続されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記トランジスタは、薄膜トランジスタであることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一に記載の半導体記憶装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。特に不揮発性を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体特性を利用した記憶装置（以下、半導体記憶装置という）は、複数の電子機器に組み込まれ、多くの製品化がなされている。半導体記憶装置としては、揮発性メモリと不揮発性メモリに大別することができる。揮発性メモリとしては、レジスタ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が挙げられ、不揮発性メモリとしては、ＦｌａｓｈＥＥＰＲＯＭ（フラッシュメモリ）が挙げられる。
【０００３】
揮発性メモリはデータの読み出しや書き込みの点で、不揮発性メモリより優れた点を有しているものの、電源を切るとデータが消えてしまうといった欠点があった。一方、不揮発性メモリは、電源を切ってもデータが消えないといった利点があるものの、揮発性メモリの読み出しや書き込みの速度に比べて大きく劣る。その為、揮発性メモリであるＳＲＡＭの電源を切ってもデータが保持されるＳＲＡＭの不揮発化（不揮発性ＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）ともいう）の研究開発が盛んに進められている（特許文献１、特許文献２を参照）。
【特許文献１】特開２００４−１４６０４８号公報
【特許文献２】特開２００４−２０７２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
揮発性メモリを不揮発化するためには、電源が切られた状態で記憶状態を保持できるようにする必要がある。揮発性メモリであるＳＲＡＭを構成するメモリセルは、選択トランジスタと、２つのインバーター回路（単にインバータともいう）で構成されるラッチ回路（単にラッチともいう）と、を有している。電源が入力される間にＳＲＡＭ内のラッチは電源電位（Ｈ電位または高電位電源ともいう）またはグラウンド電位（Ｌ電位または低電位電源ともいう）を保持している。しかし、電源が切れるとラッチを構成するインバーターの出力がＨ電位またはＬ電位の出力を維持できなくなり、その結果揮発性メモリであるＳＲＡＭ内は記憶状態を保持できない。そのため、ＳＲＡＭ等のラッチを有する揮発性メモリを不揮発性メモリとして用いるには、メモリセル内に強誘電体キャパシタ等の不揮発性のメモリ素子を設ける構成が取られている。強誘電体キャパシタ等の不揮発性のメモリ素子をメモリセル内に有する揮発性メモリは、製造コストが高い、書き込み速度が遅いなどのデメリットがあるといった課題がある。
【０００５】
そこで、本発明は上記問題を鑑み、電源が切れても記憶状態を保持することができ、且つ揮発性メモリと同程度のコストで製造でき、且つ読み出しまたは書き込みの速度が揮発性メモリと同程度の半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一は、メモリセルを選択するためのトランジスタと、メモリセルの記憶状態を保持するためのラッチ回路を有し、ラッチ回路を構成するインバーター回路の高電位電源側にはダイオードが接続され、ラッチ回路に容量素子が接続される構成とする。ラッチ回路を具備する半導体記憶装置において、電源が切られた状態でもラッチ回路に接続された容量素子が電位を保持し、そしてラッチ回路を構成するインバーター回路の高電位電源側に接続されたダイオードが容量素子に保持された電荷のリークを防ぐことができる。その結果、不揮発性を有する半導体記憶装置を安価に提供することができる。
【０００７】
また本発明の半導体記憶装置の一は、ゲート端子が、リードライトワード線に接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタに接続されたリードライトビット信号線及び第２のトランジスタに接続されたリードライトビット反転信号線より書き込まれたデータの記憶状態を保持するためのラッチ回路と、を含むメモリセルを有し、前記ラッチ回路を構成する第１のインバーター回路及び第２のインバーター回路は、電源線に接続されたダイオードより電源電位が供給されるように接続されており、前記第１のインバーター回路または前記第２のインバーター回路のいずれかの出力端子には、容量素子が接続されていることを特徴とする。
【０００８】
また本発明の半導体記憶装置の一は、ゲート端子が、ライトワード線に接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタに接続されたリードライトビット信号線及び第２のトランジスタに接続されたリードライトビット反転信号線より書き込まれたデータの記憶状態を保持するためのラッチ回路と、ゲート端子が、前記ラッチ回路を構成する第１のインバーター回路または第２のインバーター回路のいずれかの出力端子に接続された第３のトランジスタと、ゲート端子が、リードワード線に接続された第４のトランジスタと、を含むメモリセルを有し、前記第１のインバーター回路及び前記第２のインバーター回路は、電源線に接続されたダイオードより電源電位が供給されるように接続されており、前記第３のトランジスタまたは前記第４のトランジスタのいずれか一方の第１端子は、グラウンド線に接続され、前記第３のトランジスタまたは前記第４のトランジスタのいずれか他方の第１端子は、リードビット線に接続され、前記第３のトランジスタの第２端子と前記第４のトランジスタの第２端子が接続されていることを特徴とする。
【０００９】
また本発明の半導体記憶装置の一は、ゲート端子が、ライトワード線に接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタに接続されたリードライトビット信号線及び第２のトランジスタに接続されたリードライトビット反転信号線より書き込まれたデータの記憶状態を保持するためのラッチ回路と、ゲート端子が、前記ラッチ回路を構成する第１のインバーター回路の出力端子に接続された第３のトランジスタと、ゲート端子が、前記ラッチ回路を構成する第２のインバーター回路の出力端子に接続された第５のトランジスタと、ゲート端子が、第１のリードワード線に接続された第４のトランジスタと、ゲート端子が、第２のリードワード線に接続された第６のトランジスタと、を含むメモリセルを有し、前記第１のインバーター回路及び前記第２のインバーター回路は、電源線に接続されたダイオードより電源電位が供給されるように接続されており、前記第３のトランジスタまたは前記第４のトランジスタのいずれか一方の第１端子は、グラウンド線に接続され、前記第３のトランジスタまたは前記第４のトランジスタのいずれか他方の第１端子は、第１のリードビット線に接続され、前記第３のトランジスタの第２端子と前記第４のトランジスタの第２端子が接続されており、前記第５のトランジスタまたは前記第６のトランジスタのいずれか一方の第１端子は、前記グラウンド線に接続され、前記第５のトランジスタまたは前記第６のトランジスタのいずれか他方の第１端子は、第２のリードビット線に接続され、前記第５のトランジスタの第２端子と前記第５のトランジスタの第２端子が接続されていることを特徴とする。
【発明の効果】
【００１０】
本発明により、書き込み速度が向上し、且つ製造コストが安価な、不揮発性を有する半導体記憶装置を提供することができる。また本発明の半導体記憶装置は、不揮発性を有するため、データの書き込みまたはデータの読み出しを行わない状態のときに、電源を切った状態で記憶状態を保持することができ、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００１２】
本実施の形態では、不揮発性を有する半導体記憶装置の構成について、ブロック図及び回路図等を用いて説明する。なお、本明細書における半導体記憶装置とは、半導体特性を利用してデータの記憶状態を保持する記憶装置のことをいう。
【００１３】
図１に本実施の形態で説明する不揮発性を有する半導体記憶装置のブロック図を示す。図１に示す半導体記憶装置１００は、デコーダ１０１と、書き込み読み出し回路１０２と、メモリセルアレイ１０３と、から構成される。デコーダ１０１は、第１のアドレス信号線１０４と、ライトイネーブル信号線１０５と、リードイネーブル信号線１０６が接続される。またデコーダ１０１は、複数のメモリセル１０７と、リードライトワード線１０８を介して、接続される。書き込み読み出し回路１０２は、ライトイネーブル信号線１０５と、リードイネーブル信号線１０６と、第２のアドレス信号線１０９と、入力データ信号線１１０と、出力データ信号線１１１が接続される。また書き込み読み出し回路１０２は、複数のメモリセル１０７と、リードライトビット信号線１１２と、リードライトビット反転信号線１１３とに接続される。また半導体記憶装置１００には、複数のメモリセルに、電源電位（Ｈ電位または高電位電源ともいう。また図中で”１”と表記）する。）及びグラウンド電位（Ｌ電位または低電位電源ともいう。また図中”０”と表記する。）を供給するための第１の電源制御回路１１４ａ、第２の電源制御回路１１４ｂを有している。第１の電源制御回路１１４ａ及び第２の電源制御回路１１４ｂと、複数のメモリセル１０７は、メモリセル１０７に電源電位を入力するための電源線１１５と、グラウンド電位を入力するためのグラウンド線１１６を介して、接続される。
【００１４】
なお、本実施の形態において、リードライトワード線とは、メモリセルのデータの読み出し及び書き込みを行うためのワード線のことをいう。また、リードライトビット線及びリードライトビット反転信号線とは、メモリセルのデータの読み出し及び書き込みを行うためのビット線及びビット反転信号線のことをいう。
【００１５】
なお本明細書では、ビット線の本数をビット数、ワード線の本数をライン数ともいう。
【００１６】
なお、本実施の形態では、半導体記憶装置１００に、第１の電源制御回路１１４ａ、第２の電源制御回路１１４ｂを２つ配置する構成としたが、いずれか一方であればよい。図１に示すように、メモリセルアレイ１０３の両側より、電源電位及びグラウンド電位を供給する構成とすることによって、より確実に複数のメモリセルに、所望の電位を供給することができる。
【００１７】
図１において、メモリセル１０７は、１ビットの値を保持することができる。そして、メモリセルアレイ１０３はメモリセル１０７を（ビット数）×（ライン数）の個数分、有する。
【００１８】
書き込み読み出し回路１０２は半導体記憶装置１００の外部から入力データ信号線１１０から入力されるデータをメモリセルアレイ１０３の各メモリセル１０７に書き込む処理と、メモリセルアレイ１０３の各メモリセル１０７からデータを読み出して出力データ信号線１１１によってメモリの外部にデータを送信する処理を行う。
【００１９】
デコーダ１０１は半導体記憶装置１００の外部から、第１のアドレス信号線より入力されるアドレスに応じて、リードライトワード線１０８に信号を出力する。
【００２０】
デコーダ１０１はリードライトワード線１０８へ信号を出力し、各メモリセル１０７でのデータの読み出しと書き込みを制御する。例えば、書き込み時には、リードライトワード線１０８の一つが高電位の状態（以下、「Ｈ電位」と記す。また図中”１”と表記する。）となり、読み出し時には、リードライトワード線１０８の一つがＨ電位となる。なお、リードライトワード線１０８が選択されない状態ではグラウンド電位の状態（以下、「Ｌ電位」と記す。また図中”０”と表記する。）となる。
【００２１】
リードライトビット信号線１１２及びリードライトビット反転信号線１１３は、それぞれ読み出し用及び書き込み用のビット線である。読み出し時にはアドレスによって選択されたメモリセルの値がリードライトビット信号線１１２及びリードライトビット反転信号線１１３に入力され、書き込み時には外部からのデータがリードライトビット信号線１１２及びリードライトビット反転信号線１１３に入力される。
【００２２】
このような半導体記憶装置１００によって、ビット数及びライン数に応じた情報を記憶することができる。
【００２３】
次に図２（ａ）で、図１のメモリセル１０７の回路図について説明する。図２（ａ）に示すメモリセル１０７は、図１でも示したように、リードライトワード線１０８、リードライトビット信号線１１２、リードライトビット反転信号線１１３、電源線１１５、及びグラウンド線１１６に接続される。メモリセル１０７は、第１のＮチャネル型トランジスタ２０１ａ（第１のトランジスタともいう）、第２のＮチャネル型トランジスタ２０１ｂ（第２のトランジスタともいう）、ラッチ回路２０２、ダイオード２０３、第１の容量素子２０４ａ、及び第２の容量素子２０４ｂを有する。
【００２４】
図２（ａ）において、第１のＮチャネル型トランジスタ２０１ａは、リードライトワード線１０８の電位に基づいて、リードライトビット信号線１１２の電位をラッチ回路２０２に入力するかを切り替えるスイッチとしての機能を有する。また第２のＮチャネル型トランジスタ２０１ｂは、リードライトワード線１０８の電位に基づいて、リードライトビット反転信号線１１３の電位をラッチ回路２０２に入力するかを切り替えるスイッチとしての機能を有する。また、ダイオード２０３は、電源線１１５からの電源電位をラッチ回路２０２に供給し、且つラッチ回路から電荷のリークのないようにする機能を有する。また第１の容量素子２０４ａは、ラッチ回路の一方のノード（一方のインバーター回路の出力端子）とグラウンド線１１６に接続され、ラッチ回路２０２の一方のノードの電位を保持する機能を有する。また第２の容量素子２０４ｂは、ラッチ回路の他方のノード（他方のインバーター回路の出力端子）とグラウンド線１１６に接続され、ラッチ回路２０２の他方のノードの電位を保持する機能を有する。
【００２５】
図２（ｂ）は、図２（ａ）の動作を説明するために、図２（ａ）と等価の回路図について示している。ラッチ回路２０２は、第１のインバーター回路２０２ａ、第２のインバーター回路２０２ｂを有し、互いに入力端子と出力端子がそれぞれ接続される。第１のインバーター回路２０２ａは、Ｎチャネル型トランジスタ２５１及びＰチャネル型トランジスタ２５２を有する。Ｐチャネル型トランジスタ２５２の第１端子にはダイオードが電源線１１５から電源電位を供給するように接続されている。Ｐチャネル型トランジスタ２５２の第２端子は、Ｎチャネル型トランジスタ２５１の第１端子に接続されている。Ｎチャネル型トランジスタ２５１の第２端子は、グラウンド線１１６に接続される。また、Ｐチャネル型トランジスタ２５４の第１端子にはダイオードが電源線１１５から電源電位を供給するように接続されている。Ｐチャネル型トランジスタ２５４の第２端子は、Ｎチャネル型トランジスタ２５３の第１端子に接続されている。Ｎチャネル型トランジスタ２５３の第２端子は、グラウンド線１１６に接続される。
【００２６】
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができるものである。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する。またゲートについては、ゲート端子と表記する。なお、本書類（明細書、特許請求の範囲又は図面など）においては、メモリセルを構成するトランジスタについて、説明のため、Ｎチャネル型のトランジスタまたはＰチャネル型のトランジスタを使い分けて説明する。しかし、トランジスタを単にスイッチとして用いる際には、Ｎチャネル型のトランジスタまたはＰチャネル型のトランジスタのいずれでもよい。この場合、単にトランジスタと表記する場合もある。
【００２７】
なお本実施の形態において、図１のメモリセル１０７にデータ「１」が書き込まれているとは、第１のインバーター回路２０２ａの入力端子であるノード２８１の電位がＨ電位、かつ第２のインバーター回路２０２ｂの入力端子であるノード２８２の電位がＬ電位であることをいう。また、データ「０」が書き込まれているとは、第１のインバーター回路２０２ａの入力端子であるノード２８１の電位がＬ電位、かつ第２のインバーター回路２０２ｂの入力端子であるノード２８２の電位がＨ電位であることをいう。
【００２８】
図３（ａ）、図３（ｂ）は、図２（ｂ）に示したメモリセルの回路図において、データ「１」を保持している場合に、電源が切られた際の各配線及びノードの状態、並びに各トランジスタのオン又はオフの状態について示し、動作を説明する図である。
【００２９】
まず図３（ａ）で、データ「１」を保持したメモリセルに接続された各配線及びノードの電位の状態、並びに各トランジスタのオン又はオフについて説明する。図３（ａ）で、ノード２８１にデータ「１」が入力またはノード２８２にデータ「０」が入力されると、インバーター回路を構成するトランジスタのオンまたはオフが決まることにより、電源線１１５の電源電位（図中”１”と表記）またはグラウンド線１１６のグラウンド電位（図中”０”と表記）より、インバーター回路の出力端子の電位が決定される。
【００３０】
図３（ａ）のようにして、メモリセルは電源線１１５からの電源電位が供給されている間、データ「１」を保持する。
【００３１】
次に図３（ｂ）で電源が切られた状態、すなわち電源線１１５の電源電位がグラウンド電位になった際の、データ「１」を保持したメモリセルに接続された各配線及びノードの電位の状態、並びに各トランジスタのオン又はオフについて説明する。図３（ｂ）で、ノード２８１のデータ「１」は、電源線１１５の電源電位がグラウンド電位になることによって、第１のインバーター回路２０２ａの出力端子の電位が第１のインバーター回路２０２ａを構成するトランジスタのオン又はオフが変化しないため、ノード２８２のデータは「０」のままである。一方、図３（ｂ）で、ノード２８２のデータ「０」は、第１のインバーター回路２０２ａを構成するトランジスタのオン又はオフが変化しないものの、電源線１１５の電源電位がグラウンド電位になることによって、第２のインバーター回路２０２ｂの出力端子に電源線からの電源電位が供給されなくなる。
【００３２】
図３（ｂ）で説明したように、電源線１１５より電源電位が供給されなくなる場合に、ノード２８１の電位が保持されることを図５（ａ）を用いて説明する。図５（ａ）に示すように、ノード２８１の電位は、第１の容量素子２０４ａに保持され、且つ第１のインバーター回路２０２ａを構成するトランジスタのゲート端子及び第２のインバーター回路２０２ｂのＰチャネルトランジスタに接続されたダイオード２０３によって電荷のリークを防ぐことができる。そのため電源が切られた状態でもデータの保持ができるため、不揮発性を有する半導体記憶装置が得られる。
【００３３】
また、図４（ａ）で、データ「０」を保持したメモリセルに接続された各配線及びノードの電位の状態、並びに各トランジスタのオン又はオフについて説明する。図４（ａ）で、ノード２８１にデータ「０」が入力またはノード２８２にデータ「１」が入力されると、インバーター回路を構成するトランジスタのオンまたはオフが決まることにより、電源線１１５の電源電位またはグラウンド線１１６のグラウンド電位より、インバーター回路の出力端子の電位が決定される。
【００３４】
図４（ａ）のようにして、メモリセルは電源線１１５からの電源電位が供給されている間、データ「０」を保持する。
【００３５】
次に図４（ｂ）で電源が切られた状態、すなわち電源線１１５の電源電位がグラウンド電位になった際の、データ「０」を保持したメモリセルに接続された各配線及びノードの電位の状態、並びに各トランジスタのオン又はオフについて説明する。図４（ｂ）で、ノード２８２のデータ「１」は、電源線１１５の電源電位がグラウンド電位になることによって、第２のインバーター回路２０２ｂの出力端子の電位が第２のインバーター回路２０２ｂを構成するトランジスタのオン又はオフが変化しないため、ノード２８１のデータは「０」のままである。一方、図４（ｂ）で、ノード２８１のデータ「０」は、第１のインバーター回路２０２ａを構成するトランジスタのオン又はオフが変化しないものの、電源線１１５の電源電位がグラウンド電位になることによって、第１のインバーター回路２０２ａの出力端子に電源線からの電源電位が供給されなくなる。
【００３６】
図４（ｂ）で説明したように、電源線１１５より電源電位が供給されなくなる場合に、ノード２８２の電位が保持されることを図５（ｂ）を用いて説明する。図５（ｂ）に示すように、ノード２８２の電位は、第２の容量素子２０４ｂに保持され、且つ第２のインバーター回路２０２ｂを構成するトランジスタのゲート端子及び第１のインバーター回路２０２ａのＰチャネルトランジスタに接続されたダイオード２０３によって電荷のリークを防ぐことができる。そのため電源が切られた状態でもデータの保持ができるため、不揮発性を有する半導体記憶装置が得られる。
【００３７】
なお本実施の形態では、ダイオード２０３をメモリセル毎に設ける構成について示したが、これに限定されない。ダイオードは、電源線毎に設ける構成であってもよい。電源線毎にダイオードを設ける構成とすることにより、メモリセルの小型化を図りつつ、且つ各メモリセルの不揮発性化を図ることができる。
【００３８】
本実施の形態で説明した半導体記憶装置のメモリセルが有するダイオード及び容量素子によって、上述したように電源が切られた状態でもデータの保持ができる。メモリセルはデータ「１」またはデータ「０」のいずれかを保持すれば、再度電源線より電源電位が供給された場合に、第１の容量素子２０４ａ、第２の容量素子２０４ｂのいずれかに保持された電荷に基づいて、メモリセルはデータを再度保持し続けることができる。そのため、容量素子は第１の容量素子２０４ａ及び第２の容量素子２０４ｂの両方を具備する構成に限らずに、図６（ａ）に示すように、図２（ａ）に示したメモリセルにおいて、第１の容量素子２０４ａのみを配し、データの保持を行っても良い。また図６（ｂ）に示すように、図２（ａ）に示したメモリセルにおいて、第２の容量素子２０４ｂのみを配し、データの保持を行ってもよい。メモリセルの設けられる容量素子を、ラッチ回路の一方のノードにのみ接続する構成とすることによって、メモリセルの小型化に寄与することができる。
【００３９】
また、本実施形態で説明した半導体記憶装置のメモリセルでは、ラッチ回路に供給する電源線からの電源電位を常時供給することなく、データの保持をおこなうことが可能となる。そのため、本実施形態で説明した半導体記憶装置のメモリセルでは、データの保持を行う上で、一定期間毎に電源電位の供給を行う構成とすればよいため、消費電力を低減することができる。
【００４０】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態２）
【００４１】
本実施の形態では、不揮発性を有する半導体記憶装置の構成で、上記実施の形態とは異なる構成について、ブロック図及び回路図等を用いて説明する。本実施の形態で説明する半導体記憶装置では、上記実施の形態１で述べた効果に加えて、メモリセルからのデータの読み出しと書き込みを別の配線を用いて行うことにより、データの読み出しと書き込みをより確実に、且つ高速に行うことのできる半導体記憶装置の構成について詳述する。
【００４２】
図７に本実施の形態で説明する不揮発性を有する半導体記憶装置のブロック図を示す。図７に示す半導体記憶装置７００は、デコーダ７０１と、書き込み読み出し回路７０２と、メモリセルアレイ７０３と、から構成される。デコーダ７０１は、第１のアドレス信号線７０４と、ライトイネーブル信号線７０５と、リードイネーブル信号線７０６が接続される。またデコーダ１０１は、複数のメモリセル７０７と、ライトワード線７０８、リードワード線７２１を介して、接続される。書き込み読み出し回路７０２は、ライトイネーブル信号線７０５と、リードイネーブル信号線７０６と、第２のアドレス信号線７０９と、入力データ信号線７１０と、出力データ信号線７１１が接続される。また書き込み読み出し回路７０２は、複数のメモリセル７０７と、ライトビット信号線７１２と、ライトビット反転信号線７１３と、リードビット線７２２に接続される。また半導体記憶装置１００には、複数のメモリセルに、電源電位（Ｈ電位または高電位電源ともいう。また図中”１”と表記する。）及びグラウンド電位（Ｌ電位または低電位電源ともいう。また図中”０”と表記する。）を供給するための第１の電源制御回路７１４ａ、第２の電源制御回路７１４ｂを有している。第１の電源制御回路７１４ａ及び第２の電源制御回路７１４ｂと、複数のメモリセル７０７は、メモリセル７０７に電源電位を入力するための電源線７１５と、グラウンド電位を入力するためのグラウンド線７１６を介して、接続される。
【００４３】
なお、本実施の形態において、ライトワード線とは、メモリセルのデータの書き込みを行うためのワード線のことをいう。またリードワード線とは、メモリセルのデータの読み出しを行うためのワード線のことをいう。また、ライトビット線及びライトビット反転信号線とは、メモリセルのデータの書き込みを行うためのビット線及びビット反転信号線のことをいう。また、リードビット線とは、メモリセルのデータの読み出しを行うためのビット線のことをいう。
【００４４】
なお、本実施の形態では、半導体記憶装置７００に、第１の電源制御回路７１４ａ、第２の電源制御回路７１４ｂを２つ配置する構成としたが、いずれか一方であればよい。図７に示すように、メモリセルアレイ７０３の両側より、電源電位及びグラウンド電位を供給する構成とすることによって、より確実に複数のメモリセルに、所望の電位を供給することができる。
【００４５】
なお、図７に示した半導体記憶装置が、上記実施の形態の図１で示した半導体記憶装置と異なる点は、メモリセルからのデータの読み出しと書き込みを行うための配線として、ライトワード線７０８及びリードワード線７２１、並びにライトビット信号線７１２と、ライトビット反転信号線７１３と、リードビット線７２２を用いる点である。データの読み出しと書き込みを行う配線を別に設けることによって、メモリセルからのデータの読み出しを、より確実に、且つ高速に行うことのできる半導体記憶装置とすることができる。
【００４６】
図７において、メモリセル７０７は、１ビットの値を保持することができる。そして、メモリセルアレイ７０３はメモリセル７０７を（ビット数）×（ライン数）の個数分、有する。
【００４７】
書き込み読み出し回路７０２は半導体記憶装置７００の外部から入力データ信号線７１０から入力されるデータをメモリセルアレイ７０３の各メモリセル７０７に書き込む処理と、メモリセルアレイ７０３の各メモリセル７０７からデータを読み出して出力データ信号線７１１によってメモリの外部にデータを送信する処理を行う。
【００４８】
デコーダ７０１は半導体記憶装置７００の外部から、第１のアドレス信号線より入力されるアドレスに応じて、ライトワード線７０８またはリードワード線７２１に信号を出力する。
【００４９】
デコーダ７０１はライトワード線７０８またはリードワード線７２１へ信号を出力し、各メモリセル７０７でのデータの読み出しまたは書き込みを制御する。例えば、書き込み時には、ライトワード線７０８の一つが高電位の状態（以下、「Ｈ電位」と記す。また図中”１”と表記する。）となり、読み出し時にはリードワード線７２１の一つがＨ電位となる。なお、ライトワード線７０８及びリードワード線７２１が選択されない状態ではグラウンド電位の状態（以下、「Ｌ電位」と記す。また図中”０”と表記する。）となる。
【００５０】
ライトビット信号線７１２及びライトビット反転信号線７１３は、それぞれ書き込み用のビット線である。書き込み時には外部からのデータがライトビット信号線７１２及びライトビット反転信号線７１３に入力される。またリードビット線７２２は、読み出し用のビット線である。読み出し時には、書き込み読み出し回路７０２によりプリチャージした上で、アドレスによって選択されたモリセルのデータに基づいて変化するリードビット線の電位を読み取る。
【００５１】
このような半導体記憶装置７００によって、ビット数及びライン数に応じた情報を記憶することができる。
【００５２】
また、上記実施の形態１で説明した図６（ｂ）のメモリセルの構成を図８（ａ）のように示したが、本実施の形態で示すメモリセルでは、インバーター回路を略記した図８（ｂ）に示すような回路図で表記することとする。なお、図８（ａ）、図８（ｂ）で示した回路図は、同じ回路図について示したものである。
【００５３】
次に図９で、図７のメモリセル７０７の回路図について説明する。図９に示す本実施の形態のメモリセル７０７は、図７でも示したように、ライトワード線７０８、リードワード線７２１、ライトビット信号線７１２、ライトビット反転信号線７１３、リードビット線７２２、電源線７１５、及びグラウンド線７１６に接続される。メモリセル７０７は、第１のＮチャネル型トランジスタ８０１ａ（第１のトランジスタともいう）、第２のＮチャネル型トランジスタ８０１ｂ（第２のトランジスタともいう）、ラッチ回路８０２、ダイオード８０３、第３のＮチャネル型トランジスタ８０４（第３のトランジスタともいう）、及び第４のＮチャネル型トランジスタ８０５（第４のトランジスタともいう）を有する。ラッチ回路８０２は、第１のインバーター回路８０２ａ、第２のインバーター回路８０２ｂを有する。
【００５４】
図９において、第１のＮチャネル型トランジスタ８０１ａは、ライトワード線７０８の電位に基づいて、ライトビット信号線７１２の電位をラッチ回路８０２に入力するかを切り替えるスイッチとしての機能を有する。また第２のＮチャネル型トランジスタ８０１ｂは、ライトワード線７０８の電位に基づいて、ライトビット反転信号線７１３の電位をラッチ回路８０２に入力するかを切り替えるスイッチとしての機能を有する。また、ダイオード８０３は、電源線７１５からの電源電位をラッチ回路８０２に供給し、且つラッチ回路から電荷のリークのないようにする機能を有する。
【００５５】
また第３のＮチャネル型トランジスタ８０４は、ゲート端子に接続されたラッチ回路８０２の一方のノード（第１のインバーター回路８０２ａの出力端子）の電位をゲート容量で保持し、且つゲート端子に印加される電位に応じてリードビット線７２２と第４のＮチャネル型トランジスタ８０５との電気的な接続を切り替える機能を有する。一例として図９においては、第３のＮチャネル型トランジスタ８０４は、第１端子がリードビット線７２２に接続され、第２端子が第４のＮチャネル型トランジスタ８０５の第２端子に接続されている。
【００５６】
また第４のＮチャネル型トランジスタ８０５は、ゲート端子に接続されたリードワード線７２１の電位に応じて、第３のＮチャネル型トランジスタ８０４とグラウンド線７１６との電気的な接続を切り替える機能を有する。一例として図９においては、第４のＮチャネル型トランジスタ８０５は、第１端子がグラウンド線７１６に接続され、第２端子が第３のＮチャネル型トランジスタ８０４の第２端子に接続されている。
【００５７】
図１０（ａ）、図１０（ｂ）は、図９の動作を説明するための回路図について示している。
【００５８】
なお本実施の形態において、図７のメモリセル７０７にデータ「１」が書き込まれていること、またデータ「０」が書き込まれていることとは、上記実施の形態１でのメモリセル１０７へのデータの書き込みの説明と同様である。
【００５９】
なお、図１０（ａ）、図１０（ｂ）で、メモリセル７０７が不揮発性を有することで不揮発性の半導体記憶装置が得られる原理は、上記実施の形態１の図３乃至図５での説明と同様である。すなわち、図３乃至図５で説明した第２の容量素子２０４ｂが、図１０（ａ）、図１０（ｂ）の第３のＮチャネル型トランジスタ８０４のゲート容量に相当する。そして、図３乃至図５で説明した第２の容量素子２０４ｂと同様に、電源が切られることで電源線７１５の電源電位がグラウンド電位に変わった場合にも、ダイオード８０３によって電荷のリークを防いで電荷の保持をおこなうことができる。
【００６０】
そこで、図１０（ａ）、図１０（ｂ）では、メモリセル７０７のデータの保持、及びメモリセルからのデータの書き込みと読み出しを別に行う動作について説明する。
【００６１】
まず図１０（ａ）で、ライトビット信号線７１２、ライトビット反転信号線７１３、およびライトワード線７０８の動作とは別に、メモリセル７０７に保持されたデータ「０」を読み出す際の、メモリセル７０７に接続された各配線及びノードの電位の状態、並びに各トランジスタのオン又はオフについて説明する。まず、リードビット線図１０（ａ）で、メモリセル７０７よりデータ「０」を読み出すために、リードワード線７２１にＨ電位（図中”１”と表記）が入力されると、第４のＮチャネル型トランジスタ８０５がオンとなり、第３のＮチャネル型トランジスタ８０４とグラウンド線７１６が電気的に接続される。なお、リードワード線７２１が選択されない状態ではグラウンド電位の状態（以下、「Ｌ電位」と記す。また図中”０”と表記する。）となる。
【００６２】
メモリセル７０７にデータ「０」は保持されている場合には、第３のＮチャネル型トランジスタ８０４のゲート端子に接続されたラッチ回路８０２のノード１００１の電位は、Ｈ電位となる。そのため、メモリセル７０７にデータ「０」は保持されている場合には、第３のＮチャネル型トランジスタ８０４がオンになり、第４のＮチャネル型トランジスタ８０５とリードワード線７２１が電気的に接続される。
【００６３】
リードビット線７２２は、データの読み出しを行うためにプリチャージされており、リードビット線７２２の電位は高電位になっている。なおここでいうプリチャージとは、データの読み出しを行うために、配線をＨ電位に予めしておくことをいう。メモリセル７０７にデータ「０」は保持されている場合には、上記説明したように、第３のＮチャネル型トランジスタ８０４及び第４のＮチャネル型トランジスタ８０５がオンの状態であるため、リードビット線７２２よりグラウンド線７１６へ電荷が移動し、リードビット線７２２はＬ電位になる。リードビット線７２２に接続された書き込み読み出し回路７０２は、リードビット線７２２の電位がＬ電位になることで、選択したメモリセルに保持されたデータが「０」であると読み出すことができる。
【００６４】
次に、図１０（ｂ）で、ライトビット信号線７１２、ライトビット反転信号線７１３、およびライトワード線７０８の動作とは別に、メモリセル７０７に保持されたデータ「１」を読み出す際の、メモリセル７０７に接続された各配線及びノードの電位の状態、並びに各トランジスタのオン又はオフについて説明する。まず、リードビット線図１０（ｂ）で、メモリセル７０７よりデータ「１」を読み出すために、リードワード線７２１にＨ電位が入力されると、第４のＮチャネル型トランジスタ８０５がオンとなり、第３のＮチャネル型トランジスタ８０４とグラウンド線７１６が電気的に接続される。なお、リードワード線７２１が選択されない状態ではグラウンド電位の状態となる。
【００６５】
メモリセル７０７にデータ「１」は保持されている場合には、第３のＮチャネル型トランジスタ８０４のゲート端子に接続されたラッチ回路８０２のノード１００１の電位は、Ｌ電位となる。そのため、メモリセル７０７にデータ「１」は保持されている場合には、第３のＮチャネル型トランジスタ８０４がオフになり、第４のＮチャネル型トランジスタ８０５とリードビット線７２２が電気的に接続されない。
【００６６】
リードビット線７２２は、データの読み出しを行うためにプリチャージされており、リードビット線７２２の電位は高電位になっている。メモリセル７０７にデータ「１」は保持されている場合には、上記説明したように、第４のＮチャネル型トランジスタ８０５がオンの状態であるものの、第３のＮチャネル型トランジスタ８０４がオフの状態であるため、リードビット線７２２よりグラウンド線７１６へ電荷が移動せず、リードビット線７２２はプリチャージ時と同様にＨ電位のままとなる。リードビット線７２２に接続された書き込み読み出し回路７０２は、リードビット線７２２の電位がＨ電位になることで、選択したメモリセルに保持されたデータが「１」であると読み出すことができる。
【００６７】
なお、図９、図１０で説明した第３のＮチャネル型トランジスタ８０４及び第４のＮチャネル型トランジスタ８０５は、メモリセルに保持されたデータが「１」または「０」であることをリードビット線で読み取ることができるように接続されていればよい。図１１に図９で説明したメモリセルの回路図とは別の構成について示す。図１１に示すメモリセルの回路図において、図９と異なる点は、第３のＮチャネル型トランジスタ８０４のゲート端子にリードワード線７２１が接続され、第４のＮチャネル型トランジスタ８０５のゲート端子にラッチ回路８０２のノード１００１が接続された点にある。図１１に示すメモリセルにおいても、図１０で説明した図９のメモリセルの回路図と同様に、第３のＮチャネル型トランジスタ８０４及び第４のＮチャネル型トランジスタ８０５が共にオンになる場合のリードビット線７２２の電位の変化を読み取ることで、メモリセル内のデータを読み出すことができる。
【００６８】
なお本実施の形態では、ダイオード８０３をメモリセル毎に設ける構成について示したが、これに限定されない。ダイオードは、電源線毎に設ける構成であってもよい。電源線毎にダイオードを設ける構成とすることにより、メモリセルの小型化を図りつつ、且つ各メモリセルの不揮発性化を図ることができる。
【００６９】
なお、本実施の形態で説明した半導体記憶装置のメモリセルは、メモリセルが有するダイオード及び第３のＮチャネル型トランジスタ８０４のゲート容量によって、実施の形態１で説明したように電源が切られた状態でもデータの保持ができる。メモリセルはデータ「１」またはデータ「０」のいずれかを保持すれば、再度電源線より電源電位が供給された場合に、第３のＮチャネル型トランジスタ８０４のゲート容量のいずれかに保持された電荷に基づいて、メモリセルはデータを再度保持し続けることができる。
【００７０】
また、本実施形態で説明した半導体記憶装置のメモリセルでは、上記実施の形態１で説明したメモリセルの構成と同様に、ラッチ回路に供給する電源線からの電源電位を常時供給することなく、データの保持をおこなうことが可能となる。そのため、本実施形態で説明した半導体記憶装置のメモリセルでは、データの保持を行う上で、一定期間毎に電源電位の供給を行う構成とすればよいため、消費電力を低減することができる。加えて、メモリセルからのデータの読み出しと、メモリセルへのデータの書き込みを行う配線を別に設けることができるため、データの読み出しと書き込みをより確実に、且つ高速に行うことのできる半導体記憶装置を得ることができる。
【００７１】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態３）
【００７２】
本実施の形態では、不揮発性を有する半導体記憶装置の構成で、上記実施の形態とは異なる構成について、ブロック図及び回路図等を用いて説明する。本実施の形態で説明する半導体記憶装置では、上記実施の形態１及び実施の形態２で述べた効果に加えて、メモリセルからのデータの読み出しを複数の配線を用いて行うことにより、データの読み出しを高速に行うことのできる半導体記憶装置の構成について詳述する。
【００７３】
図１２に本実施の形態で説明する不揮発性を有する半導体記憶装置のブロック図を示す。図１２に示す半導体記憶装置１２００は、デコーダ１２０１と、書き込み読み出し回路１２０２と、メモリセルアレイ１２０３と、から構成される。デコーダ１２０１は、第１の書き込みアドレス信号線１２０４と、第１の読み出しアドレス信号線１２０５と、第２の読み出しアドレス信号線１２０６と、ライトイネーブル信号線１２０７と、リードイネーブル信号線１２２５が接続される。またデコーダ１２０１は、複数のメモリセル１２０８と、ライトワード線１２０９、第１のリードワード線１２１０、及び第２のリードワード線１２１１を介して、接続される。書き込み読み出し回路１２０２は、ライトイネーブル信号線１２０７と、リードイネーブル信号線１２２５と、第２の書き込みアドレス信号線１２１２と、第３の読み出しアドレス信号線１２１３と、第４の読み出しアドレス信号線１２１４と、入力データ信号線１２１５と、第１の出力データ信号線１２１６と、第２の出力データ信号線１２１７が接続される。また書き込み読み出し回路１２０２は、複数のメモリセル１２０８と、ライトビット信号線１２１８と、ライトビット反転信号線１２１９と、第１のリードビット線１２２０、及び第２のリードビット線１２２１に接続される。また半導体記憶装置１２００には、複数のメモリセルに、電源電位（Ｈ電位または高電位電源ともいう。また図中”１”と表記する。）及びグラウンド電位（Ｌ電位または低電位電源ともいう。また図中”０”と表記する。）を供給するための第１の電源制御回路１２２２ａ、第２の電源制御回路１２２２ｂを有している。第１の電源制御回路１２２２ａ及び第２の電源制御回路１２２２ｂと、複数のメモリセル１２０８は、メモリセル１２０８に電源電位を入力するための電源線１２２３と、グラウンド電位を入力するためのグラウンド線１２２４を介して、接続される。
【００７４】
なお、本実施の形態において、ライトワード線とは、メモリセルのデータの書き込みを行うためのワード線のことをいう。またリードワード線とは、メモリセルのデータの読み出しを行うためのワード線のことをいう。また、ライトビット線及びライトビット反転信号線とは、メモリセルのデータの書き込みを行うためのビット線及びビット反転信号線のことをいう。また、リードビット線とは、メモリセルのデータの読み出しを行うためのビット線のことをいう。
【００７５】
なお、本実施の形態では、半導体記憶装置１２００に、第１の電源制御回路１２２２ａ、第２の電源制御回路１２２２ｂを２つ配置する構成としたが、いずれか一方であればよい。図１２に示すように、メモリセルアレイ１２０３の両側より、電源電位及びグラウンド電位を供給する構成とすることによって、より確実に複数のメモリセルに、所望の電位を供給することができる。
【００７６】
なお、図１２に示した半導体記憶装置が、上記実施の形態２の図７で示した半導体記憶装置と異なる点は、メモリセルからのデータの読み出しを行うための配線として、第１のリードワード線１２１０及び第２のリードワード線１２１１、並びに第１のリードビット線１２２０と、第２のリードビット線１２２１を用いる点である。データの読み出しを行う配線を複数設けることによって、メモリセルからのデータの読み出しを、高速に行うことのできる半導体記憶装置とすることができる。
【００７７】
図１２において、メモリセル１２０８は、１ビットの値を保持することができる。そして、メモリセルアレイ１２０３はメモリセル１２０８を（ビット数）×（ライン数）の個数分有する。
【００７８】
書き込み読み出し回路１２０２は半導体記憶装置１２００の外部から入力データ信号線１２１５から入力されるデータをメモリセルアレイ１２０３の各メモリセル１２０８に書き込む処理と、メモリセルアレイ１２０３の各メモリセル１２０８からデータを読み出して第１の出力データ信号線１２１６と、第２の出力データ信号線１２１７によってメモリの外部にデータを送信する処理を行う。
【００７９】
デコーダ１２０１は半導体記憶装置１２００の外部から、第１の書き込みアドレス信号線１２０４、第１の読み出しアドレス信号線１２０５、第２の読み出しアドレス信号線１２０６より入力されるアドレスに応じて、ライトワード線１２０９、第１のリードワード線１２１０、または第２のリードワード線１２１１に信号を出力する。
【００８０】
デコーダ１２０１はライトワード線１２０９、第１のリードワード線１２１０、または第２のリードワード線１２１１へ信号を出力し、各メモリセル１２０８でのデータの読み出しまたは書き込みを制御する。例えば、書き込み時には、ライトワード線１２０９の一つが高電位の状態（以下、「Ｈ電位」と記す。また図中”１”と表記する。）となり、読み出し時には第１のリードワード線１２１０及び第２のリードワード線１２１１の一つがＨ電位となる。なお、ライトワード線１２０９、第１のリードワード線１２１０、及び第２のリードワード線１２１１が選択されない状態ではグラウンド電位の状態（以下、「Ｌ電位」と記す。また図中”０”と表記する。）となる。
【００８１】
ライトビット信号線１２１８及びライトビット反転信号線１２１９は、それぞれ書き込み用のビット線である。書き込み時には外部からのデータがライトビット信号線１２１８及びライトビット反転信号線１２１９に入力される。また第１のリードビット線１２２０及び第２のリードビット線１２２１は、読み出し用のビット線である。読み出し時には、書き込み読み出し回路１２０２によりプリチャージした上で、アドレスによって選択されたメモリセルのデータに基づいて変化する第１のリードビット線１２２０及び第２のリードビット線１２２１の電位を読み取る。
【００８２】
このような半導体記憶装置１２００によって、ビット数及びライン数に応じた情報を記憶することができる。
【００８３】
また本実施形態にで示すメモリセルおいては、上記実施の形態２と同様に、インバーター回路を略記した図８（ｂ）に示すような回路図で表記することとする。
【００８４】
次に図１３で、図１２のメモリセル１２０８の回路図について説明する。図１３に示す本実施の形態のメモリセル１２０８は、図１２でも示したように、ライトワード線１２０９、第１のリードワード線１２１０、または第２のリードワード線１２１１、ライトビット信号線１２１８、ライトビット反転信号線１２１９、第１のリードビット線１２２０、第２のリードビット線１２２１、電源線１２２３、及びグラウンド線１２２４に接続される。メモリセル１２０８は、第１のＮチャネル型トランジスタ１３０１ａ（第１のトランジスタともいう）、第２のＮチャネル型トランジスタ１３０１ｂ（第２のトランジスタともいう）、ラッチ回路１３０２、ダイオード１３０３、第３のＮチャネル型トランジスタ１３０４（第３のトランジスタともいう）、第４のＮチャネル型トランジスタ１３０５（第４のトランジスタともいう）、第５のＮチャネル型トランジスタ１３０６（第５のトランジスタともいう）、第６のＮチャネル型トランジスタ１３０７（第６のトランジスタともいう）、を有する。ラッチ回路１３０２は、第１のインバーター回路１３０２ａ、第２のインバーター回路１３０２ｂを有する。
【００８５】
図１３において、第１のＮチャネル型トランジスタ１３０１ａは、ライトワード線１２０９の電位に基づいて、ライトビット信号線１２１８の電位をラッチ回路１３０２に入力するかを切り替えるスイッチとしての機能を有する。また第２のＮチャネル型トランジスタ１３０１ｂは、ライトワード線１２０９の電位に基づいて、ライトビット反転信号線１２１９の電位をラッチ回路１３０２に入力するかを切り替えるスイッチとしての機能を有する。また、ダイオード１３０３は、電源線１２２３からの電源電位をラッチ回路１３０２に供給し、且つラッチ回路１３０２から電荷のリークのないようにする機能を有する。
【００８６】
また第３のＮチャネル型トランジスタ１３０４は、ゲート端子に接続されたラッチ回路１３０２の一方のノード（第１のインバーター回路１３０２ａの出力端子）の電位をゲート容量で保持し、且つゲート端子に印加される電位に応じて第１のリードビット線１２２０と第４のＮチャネル型トランジスタ１３０５との電気的な接続を切り替える機能を有する。一例として図１３においては、第３のＮチャネル型トランジスタ１３０４は、第１端子が第１のリードビット線１２２０に接続され、第２端子が第４のＮチャネル型トランジスタ１３０５の第２端子に接続されている。
【００８７】
また第４のＮチャネル型トランジスタ１３０５は、ゲート端子に接続された第１のリードワード線１２１０の電位に応じて、第３のＮチャネル型トランジスタ１３０４とグラウンド線１２２４との電気的な接続を切り替える機能を有する。一例として図１３においては、第４のＮチャネル型トランジスタ１３０５は、第１端子がグラウンド線１２２４に接続され、第２端子が第３のＮチャネル型トランジスタ１３０４の第２端子に接続されている。
【００８８】
また第５のＮチャネル型トランジスタ１３０６は、ゲート端子に接続されたラッチ回路１３０２の他方のノード（第１のインバーター回路１３０２ｂの出力端子）の電位をゲート容量で保持し、且つゲート端子に印加される電位に応じて第２のリードビット線１２２１と第６のＮチャネル型トランジスタ１３０７との電気的な接続を切り替える機能を有する。一例として図１３においては、第５のＮチャネル型トランジスタ１３０６は、第１端子が第２のリードビット線１２２１に接続され、第２端子が第６のＮチャネル型トランジスタ１３０７の第２端子に接続されている。
【００８９】
また第６のＮチャネル型トランジスタ１３０７は、ゲート端子に接続された第２のリードワード線１２１１の電位に応じて、第５のＮチャネル型トランジスタ１３０６とグラウンド線１２２４との電気的な接続を切り替える機能を有する。一例として図１３においては、第６のＮチャネル型トランジスタ１３０７は、第１端子がグラウンド線１２２４に接続され、第２端子が第５のＮチャネル型トランジスタ１３０６の第２端子に接続されている。
【００９０】
なお本実施の形態において、図１２のメモリセル１２０８に、データ「１」が書き込まれていること、またデータ「０」が書き込まれていることとは、上記実施の形態１でのメモリセル１０７へのデータの書き込みの説明と同様である。
【００９１】
なお、図１３で、メモリセル１３０８が不揮発性を有することで不揮発性の半導体記憶装置が得られる原理は、上記実施の形態１の図３乃至図５での説明と同様である。すなわち、図３乃至図５で説明した第２の容量素子２０４ｂが、図１３の第３のＮチャネル型トランジスタ１３０４のゲート容量に相当し、図３乃至図５で説明した第１の容量素子２０４ａが、図１３の第５のＮチャネル型トランジスタ１３０６に相当する。そして、図３乃至図５で説明した第１の容量素子２０４ａ及び第２の容量素子２０４ｂと同様に、電源が切られることで電源線１２２３の電源電位がグラウンド電位に変わった場合にも、ダイオード１３０３によって電荷のリークを防いで電荷の保持をおこなうことができる。
【００９２】
そこで本実施の形態では、異なるリードビット線である第１のリードビット線１２２０及び第２のリードビット線１２２１によって、メモリセル１３０８のデータの読み出しを複数同時に別に行う動作について図１４（Ａ）、（Ｂ）を用いて説明する。
【００９３】
図１４（Ａ）には、図１３で説明したメモリセル１３０８について、同じライトワード線、第１のリードワード線、及び第２のリードワード線に接続された第１のメモリセル１３０８ａ及び第２のメモリセル１３０８ｂを示している。図１４（Ａ）において、第１のメモリセル１３０８ａ及び第２のメモリセル１３０８ｂのデータの読み出しについては、上記実施の形態２の図１０で説明したメモリセルからのデータの読み出しと同様であるため説明を省略する。
【００９４】
本実施の形態に説明するメモリセルは、第１のリードワード線及び第２のリードワード線に接続され、そして第１のリードビット線及び第２のリードビット線にからデータを読み出すものである。そこで図１４（Ｂ）で、第１のメモリセル１３０８ａ及び第２のメモリセル１３０８ｂのデータの読み出しについて例を示し、説明する。図１４（Ｂ）に示す第１のメモリセル１３０８ａ及び第２のメモリセル１３０８ｂは、共に第１のリードビット線１２２０及び第２のリードビット線１２２１に接続されている。図１４（Ｂ）において、第１のメモリセル１３０８ａ及び第２のメモリセル１３０８ｂに保持されているデータは、第１のリードビット線１２２０及び第２のリードビット線１２２１より、アナログスイッチ１４０１を介して読み出される。そのため、第１のメモリセル１３０８ａのデータは、アナログスイッチ１４０１を制御して、第１のリードビット線１２２０より読み出し、同時に第２のメモリセル１３０８ｂのデータは、アナログスイッチ１４０１を制御して、第２のリードビット線１２２１より読み出すことができる。そのため、２つのメモリセルからのデータの読み出しを同時におこなうことができるため、データの読み出しの高速化を図ることができる。
【００９５】
なお、図１３及び図１４で説明した第３のＮチャネル型トランジスタ１３０４及び第４のＮチャネル型トランジスタ１３０５、並びに第５のＮチャネル型トランジスタ１３０５及び第６のＮチャネル型トランジスタ１３０６は、メモリセルに保持されたデータが「１」または「０」であることを第１のリードビット線１２２０及び第２のリードビット線１２２１で読み取ることができるように接続されていればよい。図１５に図１３で説明したメモリセルの回路図とは別の構成について示す。図１５に示すメモリセルの回路図において、図１３と異なる点は、第３のＮチャネル型トランジスタ１３０４のゲート端子に第１のリードワード線１２１０が接続され、第４のＮチャネル型トランジスタ１３０５のゲート端子に第１のインバーター回路１３０２ａの出力端子が接続され、第５のＮチャネル型トランジスタ１３０６のゲート端子に第２のリードワード線１２１１が接続され、第６のＮチャネル型トランジスタ１３０７のゲート端子に第２のインバーター回路１３０２ｂの出力端子が接続され、点にある。図１５に示すメモリセルにおいても、図１３で説明した図１４のメモリセルの回路図と同様に、第３のＮチャネル型トランジスタ１３０４及び第４のＮチャネル型トランジスタ１３０５が共にオンになる場合の第１のリードビット線１２２０の電位の変化を読み取ること、並びに第５のＮチャネル型トランジスタ１３０６及び第６のＮチャネル型トランジスタ１３０７が共にオンになる場合の第２のリードビット線１２２１の電位の変化を読み取ることで、メモリセル内のデータを読み出すことができる。
【００９６】
なお本実施の形態では、ダイオード１３０３をメモリセル毎に設ける構成について示したが、これに限定されない。ダイオードは、電源線毎に設ける構成であってもよい。電源線毎にダイオードを設ける構成とすることにより、メモリセルの小型化を図りつつ、且つ各メモリセルの不揮発性化を図ることができる。
【００９７】
なお、本実施の形態で説明した半導体記憶装置のメモリセルは、メモリセルが有するダイオード及び第３のＮチャネル型トランジスタ１３０４のゲート容量及び第５のＮチャネル型トランジスタのゲート容量によって、実施の形態１で説明したように電源が切られた状態でもデータの保持ができる。メモリセルはデータ「１」またはデータ「０」のいずれかを保持すれば、再度電源線より電源電位が供給された場合に、第３のＮチャネル型トランジスタ８０４のゲート容量のいずれかに保持された電荷に基づいて、メモリセルはデータを再度保持し続けることができる。
【００９８】
また、本実施形態で説明した半導体記憶装置のメモリセルでは、上記実施の形態１で説明したメモリセルの構成と同様に、ラッチ回路に供給する電源線からの電源電位を常時供給することなく、データの保持をおこなうことが可能となる。そのため、本実施形態で説明した半導体記憶装置のメモリセルでは、データの保持を行う上で、一定期間毎に電源電位の供給を行う構成とすればよいため、消費電力を低減することができる。加えて、メモリセルからのデータの読み出しと、メモリセルへのデータの書き込みを行う配線を別に設けることができるため、データの読み出しと書き込みをより確実に、且つ高速に行うことのできる半導体記憶装置を得ることができる。またさらに、メモリセルからのデータの読み出しを複数の配線を用いて行うことにより、データの読み出しを高速に行うことのできる半導体記憶装置を得ることができる。
【００９９】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態４）
【０１００】
本発明の半導体記憶装置は、中央演算装置（ＣＰＵ）に適用することができる。本実施の形態では、本発明の半導体記憶装置を搭載したＣＰＵの構成について説明する。ＣＰＵの簡単な構成を図１６に示す。
【０１０１】
ＣＰＵは、Ｄ＄ブロック（データキャッシュ：以下Ｄ＄１６０１）、Ｉ＄ブロック（インストラクションキャッシュ：以下Ｉ＄１６０２）、ＤＵブロック（データユニット：以下ＤＵ１６０３）、ＡＬＵブロック（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ，算術論理演算回路：以下ＡＬＵ１６０４）、ＰＣブロック（プログラムカウンター：ＰＣ１６０５）、ＩＯブロック（ＩｎＯｕｔ：以下ＩＯ１６０６）を有する。
【０１０２】
Ｄ＄１６０１は最近アクセスされたアドレスのデータを一時的に保持しそのアドレスのデータに高速でアクセスできるようにする機能を有するものである。Ｉ＄１６０２は最近アクセスされたアドレスの命令を一時的に保持しそのアドレスの命令に高速でアクセスできるようにする機能を有するものである。ＤＵ１６０３はストア又はロード命令が実行された時、Ｄ＄１６０１にアクセスするか、ＩＯにアクセスするかを決定する機能を有するものである。ＡＬＵ１６０４は算術論理演算回路であり、四則演算、比較演算、論理演算などを行う機能を有するものである。ＰＣ１６０５は、現在実行中の命令のアドレスを保持し、その実行終了後、次の命令をフェッチする機能を有する。又、次の命令をフェッチする時にＩ＄１６０２にアクセスするか、ＩＯ１６０６にアクセスするかを決定する機能を有するものである。ＩＯ１６０６はＤＵ１６０３、ＰＣ１６０５からのアクセスを受け外部とデータの送受信を行う機能を有するものである。以下にそれぞれの関係を説明する。
【０１０３】
ＰＣ１６０５が命令をフェッチする時に、はじめにＩ＄１６０２にアクセスし、Ｉ＄１６０２に該当するアドレスの命令がない場合にＩＯ１６０６にアクセスする。これによって得られた命令はＩ＄１６０２に格納すると共に実行を行う。実行すべき命令が算術論理演算の場合はＡＬＵ１６０４が演算を行う。実行すべき命令がストア又はロード命令の場合は、ＤＵ１６０３が演算を行う。この際、ＤＵ１６０３はまずＤ＄１６０１にアクセスし、該当するアドレスのデータがＤ＄１６０１にない場合にＩＯ１６０６にアクセスする。
【０１０４】
このようなＣＰＵにおいて、本発明の半導体記憶装置は、Ｄ＄１６０１とＩ＄１６０２、ＡＬＵ１６０４の内部に存在するレジスタに適用することができる。その結果、不揮発性を達成した半導体記憶回路を有するＣＰＵを提供することができ、電源が切れた状態でもデータの保持ができるため、低消費電力化を図ることができる。また、実施の形態３で示した半導体記憶装置を用いることで高速にデータの読み出しが可能な不揮発性を有する半導体記憶装置を具備するＣＰＵとすることもできる。
【０１０５】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態５）
【０１０６】
本実施の形態では、上記実施の形態で説明した半導体記憶装置を具備するＲＦＩＤタグ（以下、半導体装置という。ＩＤチップ、ＩＣタグ、ＩＤタグ、ＲＦタグ、無線タグ、電子タグ、トランスポンダともいわれる）の構成について説明する。
【０１０７】
半導体装置の構成について、図１７を用いて説明する。図１７は半導体装置内のブロック図である。半導体装置１７００は、アンテナ１７０２及び半導体集積回路１７０１を有する。そして、半導体集積回路１７０１は、送受信回路１７０３、電源回路１７０４、制御回路１７０５、記憶素子１７０６を有する。
【０１０８】
次に、半導体装置の動作について、図１７及び図１８を用いて説明する。図１８に示すように、制御用端末１７２２に無線通信装置（以下、通信装置１７２０という。またリーダライタ、リーダ／ライタ、コントローラ、インテロゲータ、質問器ともいわれる）を介して接続されたアンテナユニット１７２１から搬送波を変調した無線信号が送信される。ここで、無線信号には通信装置１７２０から半導体装置１７００への命令が含まれている。
【０１０９】
図１７において、半導体装置１７００が有するアンテナ１７０２は当該無線信号を受信する。そして、受信された当該無線信号はアンテナ１７０２に接続された送受信回路１７０３を介して各回路ブロックに送られる。送受信回路１７０３には電源回路１７０４、制御回路１７０５、及び記憶素子１７０６が接続されている。
【０１１０】
送受信回路１７０３の整流機能により第１の高電源電位（ＶＤＤ１）、電源回路１７０４より第２の高電源電位（ＶＤＤ２）が生成される。本実施の形態においては、生成された２つの高電源電位のうち、第２の高電源電位ＶＤＤ２が半導体集積回路１７０１の各回路ブロックに供給されるものとする。なお、本実施の形態において、低電源電位（ＶＳＳ）は共通である。図１７において、電源回路１７０４は、定電圧回路で構成される。
【０１１１】
送受信回路１７０３の整流機能と電源回路１７０４の動作について簡単に説明する。例えば、送受信回路１７０３の整流機能として、一つの整流回路で構成し、電源回路１７０４として、定電圧回路で構成した場合を考える。ここで、整流機能をはたす整流回路として、ダイオード及び容量素子を用いることができる。アンテナ１７０２を介して送受信回路１７０３に送られた当該無線信号は、整流回路に入力され、整流される。そして、整流回路の容量素子により平滑化され、第１の高電源電位（ＶＤＤ１）が生成される。生成されたＶＤＤ１は、定電圧回路を通ることで、入力以下の安定した電圧（第２の高電源電位、ＶＤＤ２）になる。定電圧回路の出力電圧であるＶＤＤ２が電源として各回路ブロックに供給される。なお、生成されたＶＤＤ１を電源として各回路ブロックに供給してもよい。さらに、ＶＤＤ１及びＶＤＤ２の両方を各回路ブロックに供給してもよい。各回路ブロックの動作条件及び用途によりＶＤＤ１またはＶＤＤ２の供給を使い分けることが望ましい。
【０１１２】
図１７に示す半導体装置で、定電圧回路は直流電圧をほぼ一定に保つ機能を有しており、電圧や電流または両方により直流電圧をほぼ一定に保つことができる回路であればどのような回路でもよい。
【０１１３】
また、送受信回路１７０３の復調機能より復調信号１７０９が生成される。生成された復調信号１７０９が各回路ブロックに供給される。送受信回路１７０３と制御回路１７０５は接続されており、送受信回路１７０３で生成された復調信号１７０９が制御回路１７０５に供給される。
【０１１４】
制御回路１７０５は、リセット回路を有する。リセット回路ではリセット信号が生成される。リセット信号は、半導体装置１７００の初期化を行う信号である。
【０１１５】
また、制御回路１７０５は、クロック生成回路を有する。クロック生成回路では送受信回路１７０３を介して送られてきた復調信号１７０９を元に、基本クロック信号を生成している。クロック生成回路にて生成された基本クロック信号は、制御回路内の回路で用いられる。
【０１１６】
さらに、制御回路１７０５は、送受信回路１７０３を介して送られてきた復調信号１７０９から、前記通信装置１７２０から半導体装置１７００へ送られた命令を抽出し、どのような命令が送られてきたのかを判別する。また制御回路１７０５は、記憶素子１７０６を制御する役割も有している。
【０１１７】
こうして、通信装置１７２０からどのような命令が送られてきたのかを判別し、判別された命令により、記憶素子１７０６を動作させる。そして、記憶素子１７０６に記憶されたデータを含んだ信号、または、書き込まれた識別番号等の記憶データを含んだ信号を出力する。または、記憶素子１７０６に通信装置１７２０から送られてきた情報を記憶する。
【０１１８】
ここで記憶素子１７０６は、上記実施の形態で説明した不揮発性を有する記憶素子１７０６を用いることができ、電源が切れた状態でもデータの保持ができるため、低消費電力化を図ることができる。また、実施の形態３で示した半導体記憶装置を用いることで高速にデータの読み出しが可能な不揮発性を有する半導体記憶装置を具備するＣＰＵとすることもできる。
【０１１９】
制御回路１７０５は記憶素子１７０６に記憶または書き込まれた識別番号等の固有データを含んだ信号を、ＩＳＯ等の規格に則った符号化方式で符号化した信号に変える役割も有する。そして、符号化された信号１７１０にしたがって、送受信回路１７０３により、アンテナ１７０２に送られてきている信号に変調をかける。
【０１２０】
変調をかけられた信号は、通信装置１７２０に接続されたアンテナユニット１７２１で受信される。そして、受信された信号は通信装置１７２０で解析され、半導体装置１７００の識別番号等の固有データを認識することができる。
【０１２１】
本実施の形態で、半導体装置１７００と通信装置１７２０との通信は、搬送波を変調することで行われる例について示した。なお搬送波は、１２５ＫＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０１２２】
信号の伝送方式は、搬送波の波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。なお、半導体装置と通信装置との無線信号の送受信を長距離間で行う場合には、マイクロ波方式を選択することが望ましい。
【０１２３】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態６）
【０１２４】
本実施の形態では、上記実施の形態で述べた半導体記憶装置を構成するトランジスタの作製例について説明する。本実施の形態では特に、絶縁基板上に形成された半導体膜によりトランジスタを作製し、半導体記憶装置を具備する半導体装置とする形態について説明する。
【０１２５】
基板１９０１の一表面に剥離層１９０２を形成し、続けて下地となる絶縁膜１９０３および非晶質半導体膜１９０４（例えば非晶質珪素を含む膜）を形成する（図１９（Ａ））。剥離層１９０２、絶縁膜１９０３および非晶質半導体膜１９０４は、連続して形成することができる。連続して形成することにより、大気に曝されないため不純物の混入を防ぐことができる。
【０１２６】
基板１９０１は、ガラス基板、石英基板、金属基板やステンレス基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。従って、シリコン基板と比較して集積回路部やアンテナを大きく形成した場合であっても、低コスト化を実現することができる。
【０１２７】
なお、本工程では、剥離層１９０２を基板１９０１の全面に設けているが、必要に応じて、基板１９０１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層１９０２を選択的に設けてもよい。また、基板１９０１に接するように剥離層１９０２を形成しているが、必要に応じて、基板１９０１に接するように酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化珪素（ＳｉＮｘ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層１９０２を形成してもよい。
【０１２８】
剥離層１９０２は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタリング法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化物を設けることができる。
【０１２９】
絶縁膜１９０３は、スパッタリング法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜を、単層又は積層で形成する。下地となる絶縁膜が２層構造の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜が３層構造の場合、１層目の絶縁膜として酸化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素膜を形成するとよい。下地となる絶縁膜は、基板１９０１からの不純物の侵入を防止するブロッキング膜として機能する。
【０１３０】
半導体膜１９０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。半導体膜１９０４としては、例えば、非晶質珪素膜を形成すればよい。
【０１３１】
次に、非晶質の半導体膜１９０４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質の半導体膜１９０４の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体膜１９０４ａ〜１９０４ｄを形成し、当該半導体膜１９０４ａ〜１９０４ｄを覆うようにゲート絶縁膜１９０５を形成する（図１９（Ｂ））。
【０１３２】
半導体膜１９０４ａ〜１９０４ｄの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いることよって半導体膜１９０４ａ〜１９０４ｄを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【０１３３】
レーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１３４】
次に、半導体膜１９０４ａ〜半導体膜１９０４ｄを覆うゲート絶縁膜１９０５を形成する。ゲート絶縁膜１９０５は、ＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層又は積層して形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層又は積層して形成する。
【０１３５】
また、ゲート絶縁膜１９０５は、非晶質の半導体膜１９０４ａ〜半導体膜１９０４ｄに対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０１３６】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１３７】
ゲート絶縁膜１９０５は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１３８】
また、半導体膜に対し、連続発振レーザー光若しくは１０ＭＨｚ以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜１９０４ａ〜１９０４ｄは、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【０１３９】
次に、ゲート絶縁膜１９０５上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、プラズマＣＶＤ法やスパッタ法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１４０】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜１９０４ａ〜１９０４ｄの上方にゲート電極１９０７を形成する。
【０１４１】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体膜１９０４ａ〜１９０４ｄに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
【０１４２】
次に、ゲート絶縁膜１９０５とゲート電極１９０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタ法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１９０７の側面に接する絶縁膜１９０８（サイドウォールともよばれる）を形成する。絶縁膜１９０８は、後にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１４３】
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１９０７および絶縁膜１９０８をマスクとして用いて、半導体膜１９０４ａ〜１９０４ｄにｎ型を付与する不純物元素を添加して、チャネル形成領域１９０６ａと、第１の不純物領域１９０６ｂと、第２の不純物領域１９０６ｃを形成する（図１９（Ｃ））。第１の不純物領域１９０６ｂは薄膜トランジスタのソース領域又はドレイン領域として機能し、第２の不純物領域１９０６ｃはＬＤＤ領域として機能する。第２の不純物領域１９０６ｃが含む不純物元素の濃度は、第１の不純物領域１９０６ｂが含む不純物元素の濃度よりも低い。
【０１４４】
続いて、ゲート電極１９０７、絶縁膜１９０８等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜１９３１を形成する。その結果、薄膜トランジスタ１９３０ａ〜１９３０ｄを含む素子層１９５１が得られる（図１９（Ｄ））。なお、薄膜トランジスタ等の素子は、領域１９５０の全面に設けた構成としても良いし、領域１９５０の一部（例えば、中心部）を除いた部分に設けた構成としても良い。
【０１４５】
絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、絶縁膜を２層で設けた例を示しており、１層目の絶縁膜１９０９として窒化酸化珪素膜で形成し、２層目の絶縁膜１９１０として酸化窒化珪素膜で形成することができる。
【０１４６】
なお、絶縁膜１９０９、１９１０を形成する前、または絶縁膜１９０９、１９１０のうちの一方又は両方を形成した後に、半導体膜１９０４ａ〜１９０４ｄの結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【０１４７】
導電膜１９３１は、フォトリソグラフィ法により絶縁膜１９０９、１９１０等をエッチングして、第１の不純物領域１９０６ｂを露出させるコンタクトホールを形成した後、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングして形成する。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜１９０４ａ〜１９０４ｄの表面にシリサイドを形成してもよい。
【０１４８】
また、導電膜１９３１は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１９３１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１９３１を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１４９】
次に、導電膜１９３１を覆うように、絶縁膜１９１１を形成する（図２０（Ａ））。絶縁膜１９１１は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁膜１９１１は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【０１５０】
次に、絶縁膜１９１１の表面にアンテナとして機能する導電膜１９１２を選択的に形成する（図２０（Ｂ））。
【０１５１】
導電膜１９１２は、フォトリソグラフィ法により絶縁膜１９１１をエッチングして、導電膜１９３１を露出させるコンタクトホールを形成した後、コンタクトホールを充填するように導電膜を形成し、当該導電膜を選択的にエッチングして形成する。
【０１５２】
また導電膜１９１２は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、メッキ処理等を用いて、導電性材料により形成すればよい。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１５３】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１９１２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。スクリーン印刷法を用いて形成することにより、工程の簡略化が可能となり低コスト化を図ることができる。
【０１５４】
次に、アンテナとして機能する導電膜１９１２を覆うように絶縁膜１９１３を形成する（図２１（Ａ））。
【０１５５】
絶縁膜１９１３は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、シリコンの酸化物やシリコンの窒化物等の無機材料（例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等）、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。
【０１５６】
次に、薄膜トランジスタ１９３０ａ〜１９３０ｄやアンテナとして機能する導電膜１９１２を含む素子形成層を基板１９０１から剥離する。
【０１５７】
まず、レーザー光を照射することにより開口部１９１８を形成する（図２１（Ｂ））。続いて、素子形成層の一方の面（ここでは、絶縁膜１９１７の表面）を第１のシート材１９２０に貼り合わせた後、物理的な力を用いて基板１９０１から素子形成層を剥離する（図２２（Ａ））。第１のシート材１９２０としては、ホットメルトフィルム等を用いることができる。また、後に第１のシート材１９２０を剥離する場合には、熱を加えることにより粘着力が弱まる熱剥離テープを用いることができる。
【０１５８】
なお、剥離する際に水やオゾン水等の水溶液で剥離する面を濡らしながら行うことによって、薄膜トランジスタ１９３０ａ〜薄膜トランジスタ１９３０ｄ等の素子が静電気等によって破壊されることを防止できる。また、素子形成層が剥離された基板１９０１を再利用することによって、低コスト化を実現することができる。
【０１５９】
次に、素子形成層の他方の面（基板１９０１から剥離により露出した面）に、第２のシート材１９２１を設ける（図２２（Ｂ））。第２のシート材１９２１は、ホットメルトフィルム等を用い、加熱処理と加圧処理の一方又は両方を行うことにより素子形成層の他方の面に貼り合わせることができる。また、第１のシート材１９２０として熱剥離テープを用いた場合には、第２のシート材１９２１を貼り合わせる際に加えた熱を利用して剥離することができる。
【０１６０】
次に、第２のシート材１９２１上に設けられた素子形成層をダイシング、スクライビング又はレーザーカット法等により選択的に分断することによって、複数の半導体装置を得ることができる。第２のシート材１９２１として、プラスチック等の可撓性を有する基板を用いることによって可撓性を有する半導体装置を作製することができる。
【０１６１】
なお、本実施の形態では、基板１９０１上に薄膜トランジスタやアンテナ等の素子を形成した後、当該基板１９０１から剥離することによって可撓性を有する半導体装置を作製する場合について示したが、これに限られない。例えば、基板１９０１上に剥離層１９０２を設けずに図２２（Ａ）、図１９（Ａ）の工程を適用することにより、基板１９０１上に薄膜トランジスタやアンテナ等の素子が設けられた半導体装置を作製することができる。
【０１６２】
なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、この構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））等で圧着させることにより電気的に接続することができる。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１６３】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態７）
【０１６４】
本実施の形態では、上記実施の形態６において、半導体装置のトランジスタの作製に用いられる絶縁基板上の半導体膜として単結晶半導体を用いた形態について説明する。
【０１６５】
以下本実施の形態では、単結晶半導体が形成される絶縁基板（以下、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板という）の製造方法について説明する。
【０１６６】
まず、半導体基板２００１を準備する（図２３（Ａ）、図２５（Ａ）参照）。半導体基板２００１としては、市販の半導体基板を用いればよく、例えばシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリンなどの化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズのものが代表的であり、その形状は円形のものがほとんどである。また、膜厚は１．５ｍｍ程度まで適宜選択できる。
【０１６７】
次に、半導体基板２００１の表面から電界で加速されたイオン２００４を所定の深さに注入し、イオンドーピング層２００３を形成する（図２３（Ａ）、図２５（Ａ）参照）。イオン２００４の注入は、後にベース基板に転置するＳＯＩ層の膜厚を考慮して行われる。好ましくは、ＳＯＩ層の膜厚が５ｎｍ乃至５００ｎｍ、より好ましくは１０ｎｍ乃至２００ｎｍの厚さとなるようにする。イオンを注入する際の加速電圧及びイオンのドーズ量は、転置するＳＯＩ層の膜厚を考慮して適宜選択する。イオン２００４は、水素、ヘリウム、又はフッ素等のハロゲンのイオンを用いることができる。なお、イオン２００４としては、水素、ヘリウム、又はハロゲン元素から選ばれたソースガスをプラズマ励起して生成された一の原子又は複数の同一の原子からなるイオン種を注入することが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくとイオンの注入効率を高めることができ、注入時間を短縮することができるため好ましい。また、このような構成とすることで、剥離を容易に行うことができる。
【０１６８】
なお、所定の深さにイオンドーピング層２００３を形成するために、イオン２００４を高ドーズ条件で注入する必要がある場合がある。このとき、条件によっては半導体基板２００１の表面が粗くなってしまう。そのため、半導体基板のイオンが注入される表面に、保護層として窒化シリコン層又は窒化酸化シリコン層などを膜厚５０ｎｍ乃至２００ｎｍの範囲で設けておいてもよい。
【０１６９】
次に、半導体基板２００１に接合層２０２２を形成する（図２３（Ｂ）、図２５（Ｂ）参照）。接合層２０２２は、半導体基板２００１がベース基板と接合を形成する面に形成する。ここで形成する接合層２０２２としては、上述のように有機シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層が好ましい。その他に、シランを原料ガスに用いた化学気相成長法により成膜される酸化シリコン層を適用することもできる。化学気相成長法による成膜では、半導体基板２００１に形成したイオンドーピング層２００３から脱ガスが起こらない程度の温度が適用される。例えば、３５０℃以下の成膜温度が適用される。なお、単結晶半導体基板または多結晶半導体基板などの半導体基板からＳＯＩ層を剥離する加熱処理は、化学気相成長法による成膜温度よりも高い加熱処理温度が適用される。
【０１７０】
次に、半導体基板２００１を所望の大きさ、形状に加工する（図２３（Ｃ）、図２５（Ｃ）参照）。具体的には、所望のサイズとなるように加工する。図２５（Ｃ）では、円形の半導体基板２００１を分断して、矩形の半導体基板２００２を形成する例を示している。この際、接合層２０２２及びイオンドーピング層２００３も分断される。つまり、所望のサイズであり、所定の深さにイオンドーピング層２００３が形成され、表面（ベース基板との接合面）に接合層２０２２が形成された半導体基板２００２が得られる。
【０１７１】
半導体基板２００２は、予め分断し、所望の半導体装置のサイズとすることが好ましい。半導体基板２００１の分断は、ダイサー或いはワイヤソー等の切断装置、レーザー切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。
【０１７２】
なお、半導体基板表面に接合層を形成するまでの工程順序は、適宜入れ替えることが可能である。図２３及び図２５では半導体基板にイオンドーピング層を形成し、前記半導体基板の表面に接合層を形成した後、前記半導体基板を所望のサイズに加工する例を示している。これに対し、例えば、半導体基板を所望のサイズに加工した後、前記所望のサイズの半導体基板にイオンドーピング層を形成し、前記所望のサイズの半導体基板の表面に接合層を形成することもできる。
【０１７３】
次に、ベース基板２０１０と半導体基板２００２を貼り合わせる。図２４（Ａ）には、ベース基板２０１０と半導体基板２００２の接合層２０２２が形成された面とを密着させ、ベース基板２０１０と接合層２０２２を接合させて、ベース基板２０１０と半導体基板２００２を貼り合わせる例を示す。なお、接合を形成する面（接合面）は十分に清浄化しておくことが好ましい。ベース基板２０１０と接合層２０２２を密着させることにより接合が形成される。この接合はファンデルワールス力が作用しており、ベース基板２０１０と半導体基板２００２とを圧接することで、水素結合による強固な接合を形成することが可能である。
【０１７４】
また、ベース基板２０１０と接合層２０２２との良好な接合を形成するために、接合面を活性化しておいてもよい。例えば、接合を形成する面の一方又は双方に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。このような表面処理により、４００℃以下の温度であっても異種材料間の接合を形成することが容易となる。
【０１７５】
また、接合層２０２２を介してベース基板２０１０と半導体基板２００２を貼り合わせた後は、加熱処理又は加圧処理を行うことが好ましい。加熱処理又は加圧処理を行うことで接合強度を向上させることが可能となる。加熱処理の温度は、ベース基板２０１０の耐熱温度以下であることが好ましい。加圧処理においては、接合面に垂直な方向に圧力が加わるように行い、ベース基板２０１０及び半導体基板２００２の耐圧性を考慮して行う。
【０１７６】
次に、加熱処理を行い、イオンドーピング層２００３を劈開面として半導体基板２００２の一部をベース基板２０１０から剥離する（図２４（Ｂ）参照）。加熱処理の温度は接合層２０２２の成膜温度以上、ベース基板２０１０の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の加熱処理を行うことにより、イオンドーピング層２００３に形成された微小な空洞の堆積変化が起こり、イオンドーピング層２００３に沿って劈開することが可能となる。接合層２０２２はベース基板２０１０と接合しているので、ベース基板２０１０上には半導体基板２００２と同じ結晶性のＳＯＩ層２０３０が残存することとなる。
【０１７７】
以上で、ベース基板２０１０上に接合層２０２２を介してＳＯＩ層２０３０が設けられたＳＯＩ構造が形成される。なお、ＳＯＩ基板は、１枚のベース基板上に接合層を介して複数のＳＯＩ層が設けられた構造である。
【０１７８】
なお、剥離により得られるＳＯＩ層は、その表面を平坦化するため、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。また、ＣＭＰ等の物理的研磨手段を用いず、ＳＯＩ層の表面にレーザービームを照射して平坦化を行ってもよい。なお、レーザービームを照射する際は、酸素濃度が１０ｐｐｍ以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザービームの照射を行うとＳＯＩ層表面が荒れる恐れがあるからである。また、得られたＳＯＩ層の薄膜化を目的として、ＣＭＰ等を行ってもよい。
【０１７９】
本実施の形態で述べたＳＯＩ基板の製造方法は、ガラス基板等の耐熱温度が６００℃以下のベース基板２０１０であっても接合部の接着力が強固なＳＯＩ層２０３０を得ることができる。また、６００℃以下の温度プロセスを適用すればよいため、ベース基板２０１０として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。もちろん、セラミック基板、サファイヤ基板、石英基板等を適用することも可能である。
【０１８０】
本実施の形態で説明したＳＯＩ基板は、単結晶半導体膜をガラス基板等の絶縁基板上に直接作製することができるため、半導体特性を高めるための半導体膜のレーザー結晶化等の結晶化工程の必要がない。そのため、ＳＯＩ基板を作製し、上記実施の形態４で述べた方法を用いてトランジスタ等を作製することで、トランジスタ特性のばらつきの少ない素子を用いて半導体装置を構成することができるため、信頼性の高い半導体装置を作製することができる。
【０１８１】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態８）
【０１８２】
本実施の形態では、上記実施の形態で述べた半導体記憶装置を構成するトランジスタの作製例について説明する。本実施の形態では特に、単結晶シリコンにより半導体装置を構成するトランジスタを作製し、半導体記憶装置を具備する半導体装置とする形態について図２６、図２７を用いて説明する。
【０１８３】
まず、図２６（Ａ）を用いて、トランジスタの作製工程について説明する。単結晶シリコンからなるシリコン基板２６０１を用意する。そして、ｎ型の導電性が付与されたシリコン基板の主面（素子形成面または回路形成面）の素子形成領域に素子形成領域にｐ型ウェル２６０２を選択的に形成する。また、シリコン基板の裏面を研磨する等の手法によって薄くすることも可能である。予め、シリコン基板を薄膜化することによって、半導体装置を軽量で薄型な半導体装置を作製することができる。
【０１８４】
次いで、第１の素子形成領域と第２の素子形成領域とを区画するための素子分離領域となるフィールド酸化膜２６０３を形成する。フィールド酸化膜２６０３は厚い熱酸化膜であり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。
【０１８５】
次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜２６０４を形成する。ゲート絶縁膜２６０４は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜や窒化珪素膜やそれらの積層膜を用いることができる。
【０１８６】
次いで、ポリシリコン層２６０５ａとシリサイド層２６０５ｂとの積層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積層膜を形成することによってゲート絶縁膜上にポリサイド構造を有するゲート電極２６０５を形成する。ポリシリコン層２６０５ａは低抵抗化するために予め、１０２１／ｃｍ３程度の濃度でリン（Ｐ）をドープしておいても良いし、ポリシリコン膜を形成した後で濃いｎ型不純物を拡散させても良い。また、シリサイド層２６０５ｂを形成する材料はモリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。
【０１８７】
なおゲート電極の側壁にサイドウォールを形成してもよい。例えば、酸化珪素からなる絶縁材料層を全面にＣＶＤ法にて体積させ、かかる絶縁材料層をエッチバックすることによってサイドウォールを形成すればよい。エッチバックの際に自己整合的にゲート絶縁膜を選択的に除去してもよい。
【０１８８】
次いで、ソース領域およびドレイン領域を形成するために、露出したシリコン基板にイオン注入を行う。ｐチャネル型ＦＥＴを形成すべき素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入してソース領域２６１３及びドレイン領域２６１４を形成する。また、ｎチャネル型ＦＥＴを形成すべき素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入してソース領域２６１５及びドレイン領域２６１６を形成する。
【０１８９】
次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、活性化処理を行う。
【０１９０】
そして、活性化後に層間絶縁膜や。ソース電極またはドレイン電極となるメタル配線等を形成する。層間絶縁膜２６１７は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて酸化シリコン膜や酸化窒化シリコン膜などを形成する。なお、さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の層間絶縁膜が形成してもよい。
【０１９１】
メタル電極２６１９、メタル電極２６２１、メタル電極２６２０、メタル電極２６２２は、層間絶縁膜２６１７にそれぞれのＦＥＴのソース領域及びドレイン領域に達するコンタクトホールを形成した後に形成するもので、低抵抗材料として通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）の積層構造としても良い。
【０１９２】
なお、コンタクト穴は、電子線直接描画技術によって形成してもよい。電子線直接描画は、ポジ型の電子線描画用レジストを層間絶縁膜２６１７上の全面に形成し、電子線が照射された部分を現像液によって溶解させる。そして、コンタクト穴が形成される箇所のレジストに穴が空き、レジストをマスクとしてドライエッチングを行なうことにより、所定の位置の層間絶縁膜２６１７がエッチングされてコンタクト穴を形成することができる。以上のようにして、ｐチャネル型トランジスタ２６５１、ｎチャネル型トランジスタ２６５２を単結晶基板を用いて作製することができる（図２６（Ａ））。
【０１９３】
次に図２６（Ｂ）に示すように層間膜２６２４を形成する。そして層間膜２６２４をエッチングしコンタクトホールを形成し、メタル電極２６２２の一部を露出させる。層間膜２６２４は樹脂には限定せず、ＣＶＤ酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２６２４上に、コンタクトホールを介して導電膜２６１８と接する配線２６２５を形成する。
【０１９４】
次にアンテナとして機能する導電膜２６２６を、配線２６２５と接するように形成する。導電膜２６２６は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、ニッケル（Ｎｉ）などの金属を用いて形成することができる。導電膜２６２６は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。導電膜２６２６は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。
【０１９５】
導電膜２６２６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法、フォトリソグラフィ法、蒸着法等を用いて形成することができる。
【０１９６】
なお本実施の形態では、アンテナを半導体素子と同じ基板上に形成する例について説明したが、この構成に限定されない。半導体素子を形成した後、別途形成したアンテナを、集積回路と電気的に接続するようにしても良い。この場合、アンテナと集積回路との電気的な接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））等で圧着させることにより電気的に接続することができる。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１９７】
次に図２７（Ａ）に示すように、アンテナとして機能する導電膜２６２６を覆うように保護膜２６２７を形成する。保護膜２６２７は、窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。また、窒化シリコン膜等の代わりに有機樹脂膜、若しくは保護膜の上に有機樹脂膜を積層してもよい。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。有機樹脂膜を用いる利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。
【０１９８】
そして、図２７（Ｂ）に示すように、フィルム２６２８によって覆い、半導体装置を完成させることができる。フィルム２６２８の表面には、水分や酸素等の侵入を防ぐために、保護膜を形成しても良い。保護膜は、珪素を有する酸化物、又は珪素を有する窒化物によって形成することができる。また、フィルムには半導体装置のブースターアンテナとなるパターンが形成されていてもよい。
【０１９９】
このように単結晶基板上に形成された半導体装置は、軽量でより小型化された製品を提供することができる。またこのような半導体装置は小型化された半導体装置を作成することができ、トランジスタ特性のばらつきも小さいため、好適である。
【０２００】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
（実施の形態９）
【０２０１】
本発明の半導体記憶装置を実装しうる電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２８に示す。
【０２０２】
図２８（Ａ）は携帯情報端末（所謂ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）であり、本体２８０１、表示部２８０２、操作キー２８０３、モデム２８０４等を含み、本体２８０１が有するメモリ素子として本発明の半導体記憶装置が設けられている。本発明の半導体記憶装置により、携帯情報端末の低消費電力化を図ることができる。
【０２０３】
図２８（Ｂ）は携帯電話機であり、本体２８１１、表示部２８１２、音声入力部２８１３、音声出力部２８１４、操作キー２８１５、外部接続ポート２８１６、アンテナ２８１７等を含み、本体２８１１が有するメモリ素子として本発明の半導体記憶装置が設けられている。本発明の半導体記憶装置により、携帯電話機の低消費電力化を図ることができる。
【０２０４】
図２８（Ｃ）は電子カードであり、本体２８２１、表示部２８２２、接続端子２８２３等を含み、本体２８１１が有するメモリ素子として本発明の半導体記憶装置が設けられている。本発明の半導体記憶装置により、電子カードの低消費電力化を図ることができる。なお、図２８（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を持ち合わせた電子カードにも、本発明の半導体記憶装置を用いることができる。
【０２０５】
図２８（Ｄ）は電子ブックであり、本体２８３１、表示部２８３２、操作キー２８３３等を含み、本体２８３１が有するメモリ素子として本発明の半導体記憶装置が設けられている。また電子ブックには、モデムが本体２８３１に内蔵されていてもよい。本発明の半導体記憶装置により、電子ブックの低消費電力化を図ることができる。
【０２０６】
図２８（Ｅ）はコンピュータであり、本体２８４１、表示部２８４２、キーボード２８４３、タッチパッド２８４４、外部接続ポート２８４５、電源プラグ２８４６等を含み、本体２８４１が有するメモリ素子として本発明の半導体記憶装置が設けられている。本発明の半導体記憶装置により、コンピュータの低消費電力化を図ることができる。
【０２０７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる電子機器のメモリ素子に用いることが可能である。
【０２０８】
なお、本実施の形態は、本明細書の実施の形態の技術的要素と組み合わせて行うことができる。
【図面の簡単な説明】
【０２０９】
【図１】実施の形態１を説明するための図。
【図２】実施の形態１の説明するための図。
【図３】実施の形態１の説明するための図。
【図４】実施の形態１の説明するための図。
【図５】実施の形態１の説明するための図。
【図６】実施の形態１の説明するための図。
【図７】実施の形態２の説明するための図。
【図８】実施の形態２の説明するための図。
【図９】実施の形態２の説明するための図。
【図１０】実施の形態２の説明するための図。
【図１１】実施の形態３の説明するための図。
【図１２】実施の形態３の説明するための図。
【図１３】実施の形態３の説明するための図。
【図１４】実施の形態３の説明するための図。
【図１５】実施の形態３の説明するための図。
【図１６】実施の形態４の説明するための図。
【図１７】実施の形態５の説明するための図。
【図１８】実施の形態５の説明するための図。
【図１９】実施の形態６の説明するための図。
【図２０】実施の形態６の説明するための図。
【図２１】実施の形態６の説明するための図。
【図２２】実施の形態６の説明するための図。
【図２３】実施の形態７の説明するための図。
【図２４】実施の形態７の説明するための図。
【図２５】実施の形態７の説明するための図。
【図２６】実施の形態８の説明するための図。
【図２７】実施の形態８の説明するための図。
【図２８】実施の形態９の説明するための図。
【符号の説明】
【０２１０】
１００    半導体記憶装置
１０１    デコーダ
１０２    書き込み読み出し回路
１０３    メモリセルアレイ
１０４    アドレス信号線
１０５    ライトイネーブル信号線
１０６    リードイネーブル信号線
１０７    メモリセル
１０８    リードライトワード線
１０９    アドレス信号線
１１０    入力データ信号線
１１１    出力データ信号線
１１２    リードライトビット信号線
１１３    リードライトビット反転信号線
１１４ａ    電源制御回路
１１４ｂ    電源制御回路
１１５    電源線
１１６    グラウンド線
２０１ａ    Ｎチャネル型トランジスタ
２０１ｂ    Ｎチャネル型トランジスタ
２０２    ラッチ回路
２０２ａ    インバーター回路
２０２ｂ    インバーター回路
２０３    ダイオード
２０４ａ    容量素子
２０４ｂ    容量素子
２５１    Ｎチャネル型トランジスタ
２５２    Ｐチャネル型トランジスタ
２５３    Ｎチャネル型トランジスタ
２５４    Ｐチャネル型トランジスタ
２８１    ノード
２８２    ノード
７００    半導体記憶装置
７０１    デコーダ
７０２    書き込み読み出し回路
７０３    メモリセルアレイ
７０４    アドレス信号線
７０５    ライトイネーブル信号線
７０６    リードイネーブル信号線
７０７    メモリセル
７０８    ライトワード線
７０９    アドレス信号線
７１０    入力データ信号線
７１１    出力データ信号線
７１２    ライトビット信号線
７１３    ライトビット反転信号線
７１４ａ    電源制御回路
７１４ｂ    電源制御回路
７１５    電源線
７１６    グラウンド線
７２１    リードワード線
７２２    リードビット線
８０１ａ    Ｎチャネル型トランジスタ
８０１ｂ    Ｎチャネル型トランジスタ
８０２    ラッチ回路
８０２ａ    インバーター回路
８０２ｂ    インバーター回路
８０３    ダイオード
８０４    Ｎチャネル型トランジスタ
８０５    Ｎチャネル型トランジスタ
１００１    ノード
１２００    半導体記憶装置
１２０１    デコーダ
１２０２    書き込み読み出し回路
１２０３    メモリセルアレイ
１２０４    第１の書き込みアドレス信号線
１２０５    第１の読み出しアドレス信号線
１２０６    第２の読み出しアドレス信号線
１２０７    ライトイネーブル信号線
１２０８    メモリセル
１２０９    ライトワード線
１２１０    リードワード線
１２１１    リードワード線
１２１２    第２の書き込みアドレス信号線
１２１３    第３の読み出しアドレス信号線
１２１４    第４の読み出しアドレス信号線
１２１５    入力データ信号線
１２１６    出力データ信号線
１２１７    出力データ信号線
１２１８    ライトビット信号線
１２１９    ライトビット反転信号線
１２２０    第１のリードビット線
１２２１    第２のリードビット線
１２２２ａ    電源制御回路
１２２２ｂ    電源制御回路
１２２３    電源線
１２２４    グラウンド線
１２２５    リードイネーブル信号線
１３０１ａ    Ｎチャネル型トランジスタ
１３０１ｂ    Ｎチャネル型トランジスタ
１３０２    ラッチ回路
１３０２ａ    インバーター回路
１３０２ｂ    インバーター回路
１３０３    ダイオード
１３０４    Ｎチャネル型トランジスタ
１３０５    Ｎチャネル型トランジスタ
１３０６    Ｎチャネル型トランジスタ
１３０７    Ｎチャネル型トランジスタ
１３０８    メモリセル
１３０８ａ    メモリセル
１３０８ｂ    メモリセル
１４０１    アナログスイッチ
１６０１    Ｄ＄
１６０２    Ｉ＄
１６０３    ＤＵ
１６０４    ＡＬＵ
１６０５    ＰＣ
１６０６    ＩＯ
１７００    半導体装置
１７０１    半導体集積回路
１７０２    アンテナ
１７０３    送受信回路
１７０４    電源回路
１７０５    制御回路
１７０６    記憶素子
１７０９    復調信号
１７１０    信号
１７２０    通信装置
１７２１    アンテナユニット
１７２２    制御用端末
１９０１    基板
１９０２    剥離層
１９０３    絶縁膜
１９０４    半導体膜
１９０４ａ    半導体膜
１９０４ｂ    半導体膜
１９０４ｃ    半導体膜
１９０４ｄ    半導体膜
１９０５    ゲート絶縁膜
１９０６ａ    チャネル形成領域
１９０６ｂ    不純物領域
１９０６ｃ    不純物領域
１９０７    ゲート電極
１９０８    絶縁膜
１９０９    絶縁膜
１９１０    絶縁膜
１９１１    絶縁膜
１９１２    導電膜
１９１２      導電膜
１９１３    絶縁膜
１９１７    絶縁膜
１９１８    開口部
１９２０    シート材
１９２１    シート材
１９３１    導電膜
１９５０    領域
１９５１    素子層
２００１    半導体基板
２００２    半導体基板
２００３    イオンドーピング層
２００４    イオン
２０１０    ベース基板
２０２２    接合層
２０３０    ＳＯＩ層
２６０１    シリコン基板
２６０２    ｐ型ウェル
２６０３    フィールド酸化膜
２６０４    ゲート絶縁膜
２６０５    ゲート電極
２６１３    ソース領域
２６１４    ドレイン領域
２６１５    ソース領域
２６１６    ドレイン領域
２６１７    層間絶縁膜
２６１８    導電膜
２６１９    メタル電極
２６２０    メタル電極
２６２１    メタル電極
２６２２    メタル電極
２６２４    層間膜
２６２５    配線
２６２６    導電膜
２６２７    保護膜
２６２８    フィルム
２６５１    ｐチャネル型トランジスタ
２６５２    ｎチャネル型トランジスタ
２８０１    本体
２８０２    表示部
２８０３    操作キー
２８０４    モデム
２８１１    本体
２８１２    表示部
２８１３    音声入力部
２８１４    音声出力部
２８１５    操作キー
２８１６    外部接続ポート
２８１７    アンテナ
２８２１    本体
２８２２    表示部
２８２３    接続端子
２８３１    本体
２８３２    表示部
２８３３    操作キー
２８４１    本体
２８４２    表示部
２８４３    キーボード
２８４４    タッチパッド
２８４５    外部接続ポート
２８４６    電源プラグ
２６０５ａ    ポリシリコン層
２６０５ｂ    シリサイド層
【図１】
2008269751.tif 000003
【図２】
2008269751.tif 000004
【図３】
2008269751.tif 000005
【図４】
2008269751.tif 000006
【図５】
2008269751.tif 000007
【図６】
2008269751.tif 000008
【図７】
2008269751.tif 000009
【図８】
2008269751.tif 000010
【図９】
2008269751.tif 000011
【図１０】
2008269751.tif 000012
【図１１】
2008269751.tif 000013
【図１２】
2008269751.tif 000014
【図１３】
2008269751.tif 000015
【図１４】
2008269751.tif 000016
【図１５】
2008269751.tif 000017
【図１６】
2008269751.tif 000018
【図１７】
2008269751.tif 000019
【図１８】
2008269751.tif 000020
【図１９】
2008269751.tif 000021
【図２０】
2008269751.tif 000022
【図２１】
2008269751.tif 000023
【図２２】
2008269751.tif 000024
【図２３】
2008269751.tif 000025
【図２４】
2008269751.tif 000026
【図２５】
2008269751.tif 000027
【図２６】
2008269751.tif 000028
【図２７】
2008269751.tif 000029
【図２８】
2008269751.tif 000030