(57)【要約】【課題】本発明は、カラムアドレスをデコードしてカラム選択信号を出力するカラムデコーダ及びこれを用いた半導体メモリ装置を提供する。【解決手段】本発明は、互いに異なるメモリバンクと連結し、プリデコード信号をデコードして自身が連結したメモリバンクにカラム選択信号を出力する複数のメーンデコード手段と、前記複数のメーンデコード手段の全てのメーンデコーダに比べて少ない数が具備され、カラムアドレス及びバンク情報信号をデコードした前記プリデコード信号を、前記複数のメーンデコード手段から選択的に使用できるように出力する少なくとも一つのプリデコーダとを備えることを特徴とする。【選択図】図４
2008262666.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なるメモリバンクと連結し、プリデコード信号をデコードして自身が連結したメモリバンクにカラム選択信号を出力する複数のメーンデコード手段と、
前記複数のメーンデコード手段の全てのメーンデコーダに比べて少ない数が具備され、カラムアドレス及びバンク情報信号をデコードした前記プリデコード信号を、前記複数のメーンデコード手段から選択的に使用できるように出力する少なくとも一つのプリデコーダとを備えることを特徴とする、カラムデコーダ。
【請求項２】
前記複数のメーンデコード手段は、
第１のメモリバンクと連結した複数のメーンデコーダを備える第１のメーンデコード手段と、
第２のメモリバンクと連結した複数のメーンデコーダを備える第２のメーンデコード手段とを備えることを特徴とする、請求項１に記載のカラムデコーダ。
【請求項３】
前記第１のメーンデコード手段の複数のメーンデコーダは、前記第１のメモリバンクの複数のセグメントと１対１に連結することを特徴とする、請求項２に記載のカラムデコーダ。
【請求項４】
前記第２のメーンデコード手段の複数のメーンデコーダは、前記第２のメモリバンクの複数のセグメントと１対１に連結することを特徴とする、請求項２に記載のカラムデコーダ。
【請求項５】
互いに異なる２つのメモリバンク間に具備され、
バンク情報信号及びカラムアドレスをデコードして、前記互いに異なる２つのメモリバンクの前記バンク情報信号に対応するメモリバンクに、プリデコード信号を出力する少なくとも一つのプリデコーダと、
前記プリデコード信号を共通にデコードして、カラム選択信号を出力する複数のメーンデコーダとを備えることを特徴とする、カラムデコーダ。
【請求項６】
前記複数のメーンデコーダは、第１のグループ及び第２のグループに分けられ、前記第１のグループ及び第２のグループは、前記互いに異なる２つのメモリバンクの各々に連結することを特徴とする、請求項５に記載のカラムデコーダ。
【請求項７】
前記第１のグループに属する複数のメーンデコーダは、前記互いに異なる２つのメモリバンクの一つの複数のセグメントと１対１に連結することを特徴とする、請求項６に記載のカラムデコーダ。
【請求項８】
前記第２のグループに属する複数のメーンデコーダは、前記互いに異なる２つのメモリバンクの他の一つの複数のセグメントと１対１に連結することを特徴とする、請求項７に記載のカラムデコーダ。
【請求項９】
前記プリデコーダは、
前記バンク情報信号及び前記カラムアドレスの一部ビットをデコードして、バンク区分プリデコード信号を出力する第１のプリデコード部と、
前記一部ビットを除いた残りのカラムアドレスをデコードして、バンク共通プリデコード信号を出力する第２のプリデコード部とを備えることを特徴とする、請求項１又は請求項５に記載のカラムデコーダ。
【請求項１０】
前記第１のプリデコード部は、前記カラムアドレス値の全ての場合の数と、前記バンク情報信号とを組合わせて、前記バンク区分プリデコード信号を出力する複数のロジック回路を備えることを特徴とする、請求項９に記載のカラムデコーダ。
【請求項１１】
前記複数のロジック回路は、
前記カラムアドレス値の全ての場合の数の一つの論理積を求める第１の論理積ロジックと、
前記論理積ロジック及び前記バンク情報信号の各ビットの論理積を求める複数の第２の論理積ロジックとを備えることを特徴とする。請求項１０に記載のカラムデコーダ。
【請求項１２】
前記第２のプリデコード部は、前記一部ビットを除いた残りのカラムアドレス値の全ての場合の数の論理積を求める複数のロジック回路を備えることを特徴とする、請求項９に記載のカラムデコーダ。
【請求項１３】
前記バンク情報信号は、リード又はライト命令及びバンクアドレスを用いて生成されることを特徴とする、請求項１又は請求項５に記載のカラムデコーダ。
【請求項１４】
前記バンク情報信号は、メモリバンクの数だけのビットからなることを特徴とする、請求項１又は請求項５に記載のカラムデコーダ。
【請求項１５】
リード又はライト命令及びバンクアドレスを用いて、前記バンク情報信号を生成する信号生成部をさらに備えることを特徴とする、請求項９に記載のカラムデコーダ。
【請求項１６】
前記信号生成部は、前記リード又はライト命令の何れか一つ及び前記バンクアドレスと、前記リード又はライト命令の何れか一つ及び反転されたバンクアドレスとの各々の論理積を求める複数のロジック回路を備えることを特徴とする、請求項１５に記載のカラムデコーダ。
【請求項１７】
第１のメモリバンクと、
第２のメモリバンクと、
少なくとも一つのプリデコーダ及び前記プリデコーダを共有する複数のメーンデコーダを備え、バンク情報信号及びカラムアドレスをデコードした結果により、前記第１のメモリバンク及び前記第２のメモリバンクのカラム経路を選択的に活性化するバンク共有型カラムデコーダとを備えることを特徴とする、半導体メモリ装置。
【請求項１８】
前記カラムデコーダは、
プリデコード信号を共通にデコードして生成したカラム選択信号を、前記第１のメモリバンク又は第２のメモリバンクに出力する複数のメーンデコーダと、
前記バンク情報信号及び前記カラムアドレスをデコードして、前記バンク情報信号に対応する前記プリデコード信号を出力するプリデコーダとを備えることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記複数のメーンデコーダは、第１のメモリバンク及び第２のメモリバンクに具備された複数のセグメントと１対１に連結することを特徴とする、請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記プリデコーダは、
前記バンク情報信号及び前記カラムアドレスの一部ビットをデコードして、バンク区分プリデコード信号を出力する第１のプリデコード部と、
前記一部ビットを除いた残りのカラムアドレスをデコードして、バンク共通プリデコード信号を出力する第２のプリデコード部とを備えることを特徴とする、請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記第１のプリデコード部は、前記カラムアドレス値の全ての場合の数と前記バンク情報信号とを組合わせて、前記バンク区分プリデコード信号を出力する複数のロジック回路を備えることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記複数のロジック回路は、
前記カラムアドレス値の全ての場合の数の一つの論理積を求める第１の論理積ロジックと、
前記論理積ロジック及び前記バンク情報信号の各ビットの論理積を求める複数の第２の論理積ロジックとを備えることを特徴とする、請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記第２のプリデコード部は、前記一部ビットを除いた残りのカラムアドレス値の全ての場合の数の論理積を求める複数のロジック回路を備えることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２４】
前記バンク情報信号は、リード又はライト命令及びバンクアドレスを用いて生成されることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項２５】
前記バンク情報信号は、メモリバンクの数だけのビットからなることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項２６】
リード又はライト命令及びバンクアドレスを用いて、前記バンク情報信号を生成する信号生成部をさらに備えることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２７】
前記信号生成部は、前記リード又はライト命令の何れか一つ及び前記バンクアドレスと、前記リード又はライトコマンドの何れか一つ及び反転されたバンクアドレスとの各々の論理積を求める複数のロジック回路を備えることを特徴とする、請求項２６に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関し、特に、カラムアドレスをデコードしてカラム選択信号を出力するカラムデコーダ(Column Decoder)及びこれを用いた半導体メモリ装置に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置は、複数のカラムアドレスのデコードを行うカラムデコーダが具備される。カラムデコーダは、バンクに具備される複数のセグメントの各々に一つずつ具備される。カラムデコーダは、複数のカラムアドレスを所定の数で割り算して一次デコードを行うプリデコーダ(Pre-Decoder)と、プリデコーダによりプリデコードされたカラムアドレスをデコードして、カラム選択信号を出力するメーンデコーダ(Main Decoder)とを備える。セグメントは、１ビットのデータが読み出されるように区分されたメモリ領域として、カラムアドレスが分けられる最小単位である。
カラムデコーダは、それぞれプリデコーダの一つ及びそれに対応するメーンデコーダを備える。
【０００３】
図１に示す従来の半導体メモリ装置は、８つのバンク構造を持つ半導体メモリ装置であって、１つのバンクを２つに分けたハーフバンク構造を持つ場合である。図１のカラムデコーダは、２種類のタイプ(ＴｙｐｅＡ及びＴｙｐｅＢ)に配置された。
【０００４】
第１のタイプ(ＴｙｐｅＡ)は、各ハーフバンクの下段に、各ハーフバンクにカラム選択信号を出力する１つのカラムデコーダを配置したものである。第２のタイプ(ＴｙｐｅＢ)は、ハーフバンク間に２つのカラムデコーダを配置したものである。
【０００５】
第１のタイプ(ＴｙｐｅＡ)は、図２に示すように、ハーフバンクの下段にそれぞれカラムデコーダが配置される。ハーフバンクが、８ビットプリフェッチのための構造として８つのセグメント(Ｅｖｅｎ０、Ｏｄｄ０、Ｅｖｅｎ１、Ｏｄｄ１、Ｅｖｅｎ２、Ｏｄｄ２、Ｅｖｅｎ３、Ｏｄｄ３)を備える場合、各セグメント当りメーンデコーダ及びプリデコーダはそれぞれ一つずつ割り当てられる。
例えば、１６個のデータ入出力バッファを持つＤＤＲ３の場合、プリデコーダの総数＝ハーフバンク数＊バンク数＊セグメント＝２＊８＊８＝１２８個であり、図２に示すように、メーンデコーダの数も１２８個である。
【０００６】
第２のタイプ(ＴｙｐｅＢ)は、図３に示すように、ハーフバンク間に各ハーフバンクにカラム選択信号を出力する２つのカラムデコーダが配置される。ハーフバンクが、８ビットプリフェッチのための構造として８つのセグメントを備える場合、各セグメント当りメーンデコーダ及びプリデコーダはそれぞれ一つずつ割り当てられる。
例えば、１６個のデータ入出力バッファを持つＤＤＲ３の場合、プリデコーダの総数＝ハーフバンク数＊バンク数＊セグメント＝２＊８＊８＝１２８個であり、図３に示すように、メーンデコーダの数も１２８個である。
【０００７】
従来の半導体メモリ装置は、一つのバンクがハーフバンクに分けられる場合、ハーフバンクに対してそれぞれのカラムデコーダを備え、カラムデコーダは、それぞれのメーンデコーダ及びこれに対応するプリデコーダを備える。これにより、半導体メモリの面積が増加することになる。
【０００８】
従来の半導体メモリ装置がバンクを４つに分けたクォーターバンク(quarter bank)構造を持つ場合、各クォーターバンク当り１つのカラムデコーダを備え、カラムデコーダがそれぞれ複数のメーンデコーダ及びプリデコーダを備えるため、メーンデコーダ及びプリデコーダの数は、ハーフバンク構造より２倍も増加することになる。
【０００９】
半導体メモリ装置のバンク数が増加したり、１つのバンクを分けて複数の下位バンクを生成する場合、カラムデコーダの数すなわちメーンデコーダ及びプリデコーダの数も増加する。また、プリデコーダに連結してカラムアドレスを伝達するためのラインの数も増加して半導体メモリ装置の面積が増加することで、セル効率が低下するという問題点がある。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許6,456,558（特許文献１）に開示されている。
【特許文献１】米国特許6,456,558号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
よって、本発明の目的は、カラムデコーダの面積を減少させることで、半導体メモリ装置の面積を減少させることができるカラムデコーダ及びこれを用いた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明によるカラムデコーダは、互いに異なるメモリバンクと連結し、プリデコード信号をデコードして自身が連結したメモリバンクにカラム選択信号を出力する複数のメーンデコード手段と、前記複数のメーンデコード手段の全てのメーンデコーダに比べて少ない数が具備され、カラムアドレス及びバンク情報信号をデコードした前記プリデコード信号を、前記複数のメーンデコード手段から選択的に使用できるように出力する少なくとも一つのプリデコーダとを備えることを特徴とする。
【００１２】
本発明によるカラムデコーダは、互いに異なる２つのメモリバンク間に具備され、バンク情報信号及びカラムアドレスをデコードして、前記互いに異なる２つのメモリバンクの前記バンク情報信号に対応するメモリバンクに、プリデコード信号を出力する少なくとも一つのプリデコーダと、前記プリデコード信号を共通にデコードして、カラム選択信号を出力する複数のメーンデコーダとを備えることを特徴とする。
【００１３】
本発明による半導体メモリ装置は、 第１のメモリバンクと、第２のメモリバンクと、少なくとも一つのプリデコーダ及び前記プリデコーダを共有する複数のメーンデコーダを備え、バンク情報信号及びカラムアドレスをデコードした結果により、前記第１のメモリバンク及び前記第２のメモリバンクのカラム経路を選択的に活性化するバンク共有型カラムデコーダとを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、プリデコーダの数の低減により、カラムデコーダの面積を減少させることができる。また、カラムデコーダの面積の減少により、セル効率を増加させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
本発明は、図４に示すように、半導体メモリ装置の各バンクが、８ビットプリフェッチのために８つのセグメント(Ｅｖｅｎ０、Ｏｄｄ０、Ｅｖｅｎ１、Ｏｄｄ１、Ｅｖｅｎ２、Ｏｄｄ２、Ｅｖｅｎ３、Ｏｄｄ３)を備えるものとする。第０のバンク(ＢＡＮＫ０)と第１のバンク(ＢＡＮＫ１)との間にカラムデコーダを備え、第０のバンク(ＢＡＮＫ０)及び第１のバンク(ＢＡＮＫ１)がカラムデコーダを共有するように構成される。
【００１６】
第１のセグメントグループ４０は、第０のバンク(ＢＡＮＫ０)に具備され、複数のセグメント(Ｅｖｅｎ０、Ｏｄｄ０、Ｅｖｅｎ１、Ｏｄｄ１、Ｅｖｅｎ２、Ｏｄｄ２、Ｅｖｅｎ３、Ｏｄｄ３)を備える。
【００１７】
第２のセグメントグループ５０は、第１のバンク(ＢＡＮＫ１)に具備され、複数のセグメント(Ｅｖｅｎ０、Ｏｄｄ０、Ｅｖｅｎ１、Ｏｄｄ１、Ｅｖｅｎ２、Ｏｄｄ２、Ｅｖｅｎ３、Ｏｄｄ３)を備える。
【００１８】
カラムデコーダは、プリデコーダ１０、第１のメーンデコード部２０及び第２のメーンデコード部３０を備える。
【００１９】
第１のメーンデコード部２０は、複数すなわち８つのメーンデコーダ(２０−１〜２０−８)を備える。第２のメーンデコード部３０は、複数すなわち８つのメーンデコーダ(３０−１〜３０−８)を備える。
【００２０】
第１のメーンデコード部２０及び第２のメーンデコード部３０は、プリデコーダ１０を共有するように構成される。つまり、プリデコーダ１０が、第１のメーンデコード部２０及び第２のメーンデコード部３０の全てのメーンデコーダにプリデコードされたアドレスを供給できるように構成される。
【００２１】
従来では、第０のバンク(ＢＡＮＫ０)及び第１のバンク(ＢＡＮＫ１)に具備されるセグメントの数だけメーンデコーダを備え、メーンデコーダのそれぞれが対応するプリデコーダに連結してそれぞれプリデコーダの出力信号を受信した。しかしながら、本発明による半導体メモリ装置のカラムデコーダは、複数のメーンデコーダが１つのプリデコーダ１０から同時にプリデコード信号を受信してデコードする。
【００２２】
カラムデコーダは、一例として、１つのプリデコーダ１０に１６つのメーンデコーダ(２０−１〜３０−８)、すなわち、１つのカラムデコーダを構成するプリデコーダ及びメーンデコーダの比率が１対１６になるように構成されたものが挙げられる。以外にも、プリデコーダ及びメーンデコーダの比率が２対１６又は４対１６になるように構成することもできる。従来の技術では、カラムデコーダをバンク１つ当り１つずつ構成し、各カラムデコーダ内のプリデコーダ及びメーンデコーダの比率も１対１になるように構成した。しかしながら、本発明では、カラムデコーダがバンクに対して１対多になるように構成し、各カラムデコーダのプリデコーダ及びメーンデコーダの比率も１対多になるように構成するが、設計者の意図によって多様な変形が可能である。
【００２３】
カラムデコーダは、図５に示すように、２ビットのバンク情報信号(ＳＴＢ＜０：１＞)及び６ビットのカラムアドレス(ＣＯＬ＿ＡＤＤ＜０：５＞)をデコードして、バンク区分プリデコード信号[アッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)、ダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)]、バンク共通プリデコード信号[第１のプリデコード信号(ＰＲＥ＿ＡＤＤ_１＜０：３＞)及び第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿２＜０：３＞)]を出力するプリデコーダ１０と、第１のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞)、第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿２＜０：３＞)及びアッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)をデコードして、アップカラム選択信号(ＹＩ＿ＵＰ＜０：６３＞)を出力する第１のメーンデコード部２０と、第１のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞)、第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿２＜０：３＞)及びダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)をデコードして、ダウンカラム選択信号(ＹＩ＿ＤＮ＜０：６３＞)を出力する第２のメーンデコード部３０とを備える。
【００２４】
プリデコーダ１０は、バンク情報信号(ＳＴＢ＜０：１＞)及び２つのカラムアドレス(ＣＯＬ＿ＡＤＤ＜０：１＞)をデコードして、アッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)及びダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)を出力する第１のプリデコード部１１と、他の２つのカラムアドレス(ＣＯＬ＿ＡＤＤ＜２：３＞)をデコードして、第１のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞)を出力する第２のプリデコード部１２と、さらに他の２つのカラムアドレス(ＣＯＬ＿ＡＤＤ＜４：５＞)をデコードして、第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿２＜０：３＞)を出力する第３のプリデコード部１３と、コマンドストロボ信号(ＣＭＤＳ)及びバンクアドレス(ＢＡ＜０＞)によりバンク情報信号(ＳＴＢ＜０：１＞)を生成する信号生成部１４とを備える。
【００２５】
バンク情報信号(ＳＴＢ＜０：１＞)は、バンク情報を持つコマンドストロボ信号(ＣＭＤＳ)と、バンクアドレス(ＢＡ＜０＞)とを用いて生成できる。バンク情報信号(ＳＴＢ＜０：１＞)は、第０のバンク(ＢＡＮＫ０)の選択時にバンク情報信号(ＳＴＢ＜０＞)が活性化し、第１のバンク(ＢＡＮＫ１)の選択時にバンク情報信号(ＳＴＢ＜１＞)が活性化する。バンク情報信号(ＳＴＢ＜０：１＞)は一例として挙げるだけで、８バンク構造を持つ半導体メモリ装置ではバンク情報信号(ＳＴＢ＜０：７＞)になり、１６バンク構造を持つ半導体メモリ装置ではバンク情報信号(ＳＴＢ＜０：１５＞)になり得る。
【００２６】
信号生成部１４は、図６に示すように、コマンドストロボ信号(ＣＭＤＳ)及びバンクアドレス(ＢＡ＜０＞)を受信する第１のナンドゲート(ＮＤ１)と、第１のナンドゲート(ＮＤ１)の出力を受けてバンク情報信号(ＳＴＢ＜０＞)を出力する第１のインバーター(ＩＶ１)と、バンクアドレス(ＢＡ＜０＞)を受信する第２のインバーター(ＩＶ２)と、コマンドストロボ信号(ＣＭＤＳ)及び第２のインバーター(ＩＶ２)を介して反転されたバンクアドレス(ＢＡ＜０＞)を受信する第２のナンドゲート(ＮＤ２)と、第２のナンドゲート(ＮＤ２)の出力を受けてバンク情報信号(ＳＴＢ＜１＞)を出力する第３のインバーター(ＩＶ３)とを備える。
【００２７】
信号生成部１４は、図７に示すように、バンクアドレス(ＢＡ＜０＞)がハイレベルである区間で発生したコマンドストロボ信号(ＣＭＤＳ)を用いてバンク情報信号(ＳＴＢ＜０＞)を生成し、バンクアドレス(ＢＡ＜０＞)がローレベルである区間で発生したコマンドストロボ信号(ＣＭＤＳ)を用いてバンク情報信号(ＳＴＢ＜１＞)を生成する。
【００２８】
第１のプリデコード部１１は、図８に示すように、第１のロジック回路〜第５のロジック回路(１１−１〜１１−５)を備える。第１のロジック回路(１１−１)は、カラムアドレス(ＣＯＬ＿ＡＤＤ＜０：１＞)の２種類の状態値、すなわち、元位相及び反転位相を生成するように構成される。第１のロジック回路(１１−１)は、第１のインバーター〜第４のインバーター(ＩＶ１１〜ＩＶ１４)を備える。
【００２９】
第２のロジック回路〜第５のロジック回路(１１−２〜１１−５)は、第１のロジック回路(１１−１)から生成されたカラムアドレス(ＣＯＬ＿ＡＤＤ＜０：１＞)の２種類の状態値による全ての場合の数(ロー／ロー、ハイ／ロー、ロー／ハイ、ハイ／ハイ)と、バンク情報信号(ＳＴＢ＜０：１＞)とを組合わせて、アッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)及びダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)を生成するように構成される。第２のロジック回路(１１−２)は、反転されたカラムアドレス(ＣＯＬ＿ＡＤＤｂ＜０＞)及び反転されたカラムアドレス(ＣＯＬ＿ＡＤＤｂ＜１＞)を受信する第１のナンドゲート(ＮＤ２１)と、第１のナンドゲート(ＮＤ２１)の出力を受ける第１のインバーター(ＩＶ２１)と、バンク情報信号(ＳＴＢ＜０＞)及び第１のインバーター(ＩＶ２１)の出力を受ける第２のナンドゲート(ＮＤ２２)と、第２のナンドゲート(ＮＤ２２)の出力を受けてアッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０＞)を出力する第２のインバーター(ＩＶ２２)と、バンク情報信号(ＳＴＢ＜１＞)及び第１のインバーター(ＩＶ２１)の出力を受ける第３のナンドゲート(ＮＤ２３)と、第３のナンドゲート(ＮＤ２３)の出力を受けてダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０＞)を出力する第３のインバーター(ＩＶ２３)とを備える。
【００３０】
第３のロジック回路〜第５のロジック回路(１１−３〜１１−５)は、第２のロジック回路(１１−２)と同様に構成される。
【００３１】
第２のプリデコード部１２は、図９に示すように、第１のロジック回路〜第５のロジック回路(１２−１〜１２−５)を備える。第１のロジック回路(１２−１)は、カラムアドレス(ＣＯＬ＿ＡＤＤ＜２：３＞)の２種類の状態値、すなわち、元位相及び反転位相を生成するように構成される。第２のロジック回路(１２−１)は、第１のインバーター〜第４のインバーター(ＩＶ１５〜ＩＶ１８)を備える。
【００３２】
第２のロジック回路〜第５のロジック回路(１２−２〜１２−５)は、第１のロジック回路(１２−１)から生成されたカラムアドレス(ＣＯＬ＿ＡＤＤ＜２：３＞)の２種類の状態値による全ての場合の数(ロー／ロー、ハイ／ロー、ロー／ハイ、ハイ／ハイ)を組合わせて、第１のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞)を生成するように構成される。第２のロジック回路(１２−２)は、反転されたカラムアドレス(ＣＯＬ＿ＡＤＤｂ＜２＞)及び反転されたカラムアドレス(ＣＯＬ＿ＡＤＤｂ＜３＞)を受信するナンドゲート(ＮＤ６１)と、ナンドゲート(ＮＤ６１)の出力を受けて第１のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０＞)を出力するインバーター(ＩＶ６１)とを備える。第３のロジック回路〜第５のロジック回路(１２−３〜１２−５)は、第２のロジック回路(１２−２)と同様に構成される。
【００３３】
第３のプリデコード部１３は、入力信号が異なるだけで、第２のプリデコード部１２と同様に構成される。
【００３４】
このように構成された本発明による半導体メモリ装置のカラムデコード動作を説明する。
本発明は、図４に示す上側の第０のバンク(ＢＡＮＫ０)と、下側の第１のバンク(ＢＡＮＫ１)とが、カラムデコーダを共有するように構成される。
【００３５】
カラムデコーダのプリデコーダ１０が、カラムアドレス(ＣＯＬ＿ＡＤＤ＜０：５＞)とバンク情報信号(ＳＴＢ＜０：１＞)とをデコードして、第０のバンク(ＢＡＮＫ０)及び第１のバンク(ＢＡＮＫ１)を区分できるアッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)と、ダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)と、第１及び第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞、ＰＲＥ＿ＡＤＤ＿２＜０：３＞)とを生成する。
【００３６】
バンクアドレス(ＢＡ＜０＞)がハイレベルである場合、バンク情報信号(ＳＴＢ＜０＞)はハイレベルになり、バンク情報信号(ＳＴＢ＜１＞)はローレベルになる。
【００３７】
バンク情報信号(ＳＴＢ＜０＞)がハイレベルである場合、アッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)の何れか一つのビットはハイレベルになり、ダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)は全てのビットがローレベルになる。
【００３８】
第１のメーンデコード部２０は、何れか一つのビットがハイレベルであるアッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)と、第１及び第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞、ＰＲＥ＿ＡＤＤ＿２＜０：３＞)とをデコードして、第０のバンク(ＢＡＮＫ０)にアップカラム選択信号(ＹＩ＿ＵＰ＜０：６３＞)を出力する。アップカラム選択信号(ＹＩ＿ＵＰ＜０：６３＞)の何れか一つのビットはハイレベルに活性化する。アップカラム選択信号(ＹＩ＿ＵＰ＜０：６３＞)により、第０のバンク(ＢＡＮＫ０)のデータのリード又はライトが行われる。これに対し、ダウンカラム選択信号(ＹＩ＿ＤＮ＜０：６３＞)は、全てのビットがローレベルに非活性化する。
【００３９】
一方、バンクアドレス(ＢＡ＜１＞)がハイレベルである場合、バンク情報信号(ＳＴＢ＜１＞)はハイレベルになり、バンク情報信号(ＳＴＢ＜<０＞)はローレベルになる。
【００４０】
バンク情報信号(ＳＴＢ＜１＞)がハイレベルである場合、ダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)の何れか一つのビットはハイレベルになり、アッププリデコード信号(ＰＲＥ＿ＡＤＤ＿ＵＰ＜０：３＞)は、全てのビットがローレベルになる。
【００４１】
第２のメーンデコード部３０は、何れか一つのビットがハイレベルであるダウンプリデコード信号(ＰＲＥ＿ＡＤＤ＿ＤＮ＜０：３＞)と、第１及び第２のプリデコード信号(ＰＲＥ＿ＡＤＤ＿１＜０：３＞、ＰＲＥ＿ＡＤＤ＿２＜０：３＞)とをデコードして、第１のバンク(ＢＡＮＫ１)にダウンカラム選択信号(ＹＩ＿ＤＮ＜０：６３＞)を出力する。ダウンカラム選択信号(ＹＩ＿ＤＮ＜０：６３＞)の何れか一つのビットはハイレベルに活性化する。ダウンカラム選択信号(ＹＩ＿ＤＮ＜０：６３＞)により、第１のバンク(ＢＡＮＫ１)のデータのリード又はライトが行われる。これに対し、アップカラム選択信号(ＹＩ＿ＵＰ＜０：６３＞)は、全てのビットがローレベルに非活性化する。
【００４２】
前述したように、本発明は、バンクの数に比べて少ないカラムデコーダを用いてカラムアドレスをデコードすることで、複数のバンクに対するカラム選択動作を遂行することができる。
【００４３】
図１０は、 本発明による８バンク構造及び各バンクがハーフバンク構造を持つカラムデコーダが具備された半導体メモリ装置のブロック図、図１１は、本発明による１６バンク構造及び各バンクがクォーターバンク構造を持つカラムデコーダが具備された半導体メモリ装置のブロック図である。
【００４４】
図１０及び図１１に示すように、本発明による半導体メモリ装置のカラムデコーダは、互いに異なるバンク間にそれぞれ配置され、従来とは異なり、プリデコーダの数がメーンデコーダの数より少ない。本発明によるカラムデコーダは、１つのカラムデコーダを２つのバンクが共有し、複数のメーンデコーダが１つのプリデコーダを共有する。よって、本発明の半導体メモリ装置のカラムデコーダ及びそれを用いた半導体メモリ装置は、バンク数が増加する場合や１つのバンクを分けて複数の下位バンクを生成する場合、カラムデコーダの面積を低減することができる。
【００４５】
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【図面の簡単な説明】
【００４６】
【図１】８バンク構造を持つ従来の半導体メモリ装置のカラムデコーダの配置を示す構造図である。
【図２】図１に示す第１のタイプ(ＴｙｐｅＡ)の構造を示すブロック図である。
【図３】図１に示す第2のタイプ(ＴｙｐｅＢ)の構造を示すブロック図である。
【図４】本発明による半導体メモリ装置の構造を示すブロック図である。
【図５】本発明によるカラムデコーダを示すブロック図である。
【図６】図５に示す信号生成部の回路図である。
【図７】図６の信号生成部の動作を説明するためのタイミング図である。
【図８】図５に示す第１のプリデコード部の回路図である。
【図９】図５に示す第２のプリデコード部の回路図である。
【図１０】本発明による８バンク構造及び各バンクがハーフバンク構造を持つカラムデコーダが具備された半導体メモリ装置のブロック図である。
【図１１】本発明による１６バンク構造及び各バンクがクォーターバンク構造を持つカラムデコーダが具備された半導体メモリ装置のブロック図である。
【符号の説明】
【００４７】
１０…プリデコーダ
１１…第１のプリデコード部
１２…第２のプリデコード部
１３…第３のプリデコード部
１４…信号生成部
２０…第１のメーンデコード部
３０…第２のメーンデコード部
４０…第１のセグメントグループ
５０…第２のセグメントグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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