(57)【要約】【課題】実装面積を縮小することが可能な電子機器を提供することを目的とする。【解決手段】積層型チップバリスタＶ１は、バリスタ素体１と、第１及び第２の外部電極７，８とを備える。第２の外部電極７，８は、バリスタ素体１の他方の主面３に形成される。バリスタ素体１は、バリスタ特性を発現するバリスタ層と、第１及び第２の内部電極とが積層された積層体として構成される。第１の内部電極は、スルーホール導体を通して第１及び第２の外部電極７に電気的に接続される。第２の内部電極は、スルーホール導体を通して第１及び第２の外部電極８に電気的に接続される。半導体発光素子５１が、積層型チップバリスタＶ１における第２の外部電極７，８に対向するように複数の第２の外部電極７，８上に配され、積層型チップバリスタＶ１に並列接続されるように第２の外部電極７，８に接続されている。【選択図】図１５
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【特許請求の範囲】
【請求項１】
積層型チップバリスタと、半導体発光素子と、を備えており、
前記積層型チップバリスタは、
電圧非直線特性を発現するバリスタ層と、当該バリスタ層を挟むように対向配置される複数の内部電極とを有する積層体と、
前記積層体の外表面のうち前記複数の内部電極が対向する方向に垂直な一の外表面にのみ形成されると共に前記複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される複数の第１の外部電極と、
前記複数の第１の外部電極が形成された前記外表面に対向する外表面にのみ形成されると共に前記複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される複数の第２の外部電極と、を備え、
前記第１及び前記第２の外部電極と当該第１及び第２の外部電極に対応する前記内部電極とが、前記積層体内に形成されたスルーホール導体を通して電気的に接続されており、
前記半導体発光素子が、前記積層型チップバリスタにおける前記複数の第２の外部電極が形成された前記外表面及び前記複数の第２の外部電極に対向するように前記複数の第２の外部電極上に配され、当該積層型チップバリスタに並列接続されるように前記複数の第２の外部電極のうち対応する第２の外部電極に接続されることを特徴とする電子機器。
【請求項２】
前記スルーホール導体が、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は前記金属を１種以上含む合金を構成材料とするものであることを特徴とする請求項１に記載の電子機器。
【請求項３】
前記複数の内部電極は、前記バリスタ層を挟んで対向する第１の電極部分と、前記スルーホール導体により互いに電気的及び物理的に接続される第２の電極部分と、を含んでいることを特徴とする請求項１に記載の電子機器。
【請求項４】
前記スルーホール導体は、前記複数の内部電極が対向する前記方向に伸びて形成されていることを特徴とする請求項１に記載の電子機器。
【請求項５】
前記第１の外部電極と当該第１の外部電極に対応する前記内部電極とを電気的に接続する前記スルーホール導体と、前記第２の外部電極と当該第２の外部電極に対応する前記内部電極とを電気的に接続する前記スルーホール導体とが、それぞれ複数であることを特徴とする請求項１に記載の電子機器。
【請求項６】
前記第１及び第２の外部電極は、電極ペーストを焼き付けた後に電気めっきを施すことにより形成されていることを特徴とする請求項１に記載の電子機器。
【請求項７】
前記複数の内部電極は、前記積層体の外表面に露出していないことを特徴とする請求項１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型チップバリスタ、及び、当該積層型チップバリスタを備える電子機器の製造方法に関する。
【背景技術】
【０００２】
この種の積層型チップバリスタとして、電圧非直線特性を発現するバリスタ層と、当該バリスタ層を挟むように配置される一対の内部電極とを有するバリスタ素体と、当該バリスタ素体の両端部分にそれぞれ位置し且つ複数の内部電極のうち対応する内部電極にそれぞれ接続される一対の端子電極と、を備えるものが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２４６２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＤＳＣ（Digital Still Camera）、ＤＶＣ（Digital Video Camera）、ＰＤＡ（Personal Digital Assistant）、ノートパソコンあるいは携帯電話等の電子機器内の各種電気回路に含まれるＩＣ等をＥＳＤ（Electrostatic Discharge：静電気放電）から保護するために、ＥＳＤ対策部品として積層型チップバリスタが用いられている。積層型チップバリスタは、例えば、ＬＣＤパネル、ボタン部、バッテリー端子、ビデオＩ／Ｏ端子、オーディオＩ／Ｏ端子、ヘッドホン端子、キーボード端子、マイク部等にて使用される。
【０００４】
ところで、ボタン部に、当該ボタン部を照明するための半導体発光素子が配される場合、ボタン部には、人体の接触により静電気が印加される可能性があるため、半導体発光素子をＥＳＤサージから半導体発光素子を保護する必要がある。すなわち、半導体発光素子に積層型チップバリスタを並列接続して、並列接続された積層型チップバリスタによってＥＳＤサージから半導体発光素子を保護する必要がある。
【０００５】
しかしながら、ボタン部毎、すなわち半導体発光素子毎に積層型チップバリスタを使用する必要があり、複数の積層型チップバリスタを実装する場合、当該積層型チップバリスタの実装面積が大きくなり、上述した電子機器の小型化を阻害する要因となってしまう。  
【０００６】
本発明は、実装面積を縮小することが可能な積層型チップバリスタ、及び、当該積層型チップバリスタを備える電子機器の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と、当該バリスタ層を挟むように対向配置される複数の内部電極とを有する積層体と、積層体の外表面のうち複数の内部電極が対向する方向に垂直な一の外表面に形成されると共に複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される複数の第１の外部電極と、複数の第１の外部電極が形成された外表面に対向する外表面に形成されると共に複数の内部電極のうち対応する内部電極にそれぞれ電気的に接続される複数の第２の外部電極と、を備えることを特徴とする。
【０００８】
本発明に係る積層型チップバリスタでは、複数の第１の外部電極が、積層体の外表面のうち複数の内部電極が対向する方向に垂直な一の外表面に形成されている。また、複数の第１の外部電極は、対応する内部電極にそれぞれ電気的に接続されている。したがって、複数の第１の外部電極が形成された外表面を外部基板等に対向させた状態で実装することにより、積層型チップバリスタが外部基板等に対して実装されることとなる。
【０００９】
また、本発明では、複数の第２の外部電極が、複数の第１の外部電極が形成された外表面に対向する外表面に形成されている。また、複数の第２の外部電極は、対応する内部電極にそれぞれ電気的に接続されている。したがって、第２の外部電極が形成された外表面が、半導体発光素子等の各種電子部品を実装する実装面として機能し、複数の第２の外部電極が形成された外表面上に各種電子部品を実装することができる。この場合、各種電子部品は、積層型チップバリスタに並列接続される。
【００１０】
以上のことから、本発明によれば、積層型チップバリスタを実装するに際して、実装面積を縮小することができる。また、各種電子部品と複数の第２の外部電極とを電気的に接続するための実装を容易且つ簡易に行うことができる。
【００１１】
好ましくは、第１及び前記第２の外部電極と当該第１及び第２の外部電極に対応する内部電極とが、積層体内に形成されたスルーホール導体を通して電気的に接続されている。
【００１２】
好ましくは、スルーホール導体が、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は上記金属を１種以上含む合金を構成材料とするものである。
【００１３】
また、好ましくは、第１及び前記第２の外部電極と当該第１及び第２の外部電極に対応する内部電極とが、積層体の外表面のうち複数の内部電極が対向する方向に平行な外表面に形成された外部導体を通して電気的に接続されている。
【００１４】
好ましくは、外部導体が、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は上記金属を１種以上含む合金を構成材料とするものである。
【００１５】
本発明に係る電子機器の製造方法は、上記積層型チップバリスタが二次元配列されるように複数形成された集合基板を用意し、二次元配列されるように形成された各積層型チップバリスタに電子部品をそれぞれ実装し、集合基板を切断して、電子部品がそれぞれ実装された各積層型チップバリスタを得ることを特徴とする。
【００１６】
本発明に係る電子機器の製造方法では、複数の積層型チップバリスタが集合基板として二次元配列された状態で用意されるので、電子部品を実装する際に、複数の積層型チップバリスタを改めて整列させる必要がない。また、各積層型チップバリスタには、外部電極が形成されており、電子機器の搭載位置が予め決められることとなるので、電子機器の実装が容易となる。もちろん、得られた各電子機器は、上記積層型チップバリスタをそれぞれ備えることとなるので、上述したように、当該積層型チップバリスタを実装するに際して、実装面積を縮小することができる。
【００１７】
好ましくは、電子部品が、半導体発光素子である。
【発明の効果】
【００１８】
本発明によれば、実装面積を縮小することが可能な積層型チップバリスタ及び、当該積層型チップバリスタを備える電子機器の製造方法を提供することを目的とする。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００２０】
（第１実施形態）
図１〜図４を参照して、第１実施形態に係る積層型チップバリスタＶ１の構成を説明する。図１は、第１実施形態に係る積層型チップバリスタを示す上面図である。図２は、第１実施形態に係る積層型チップバリスタを示す下面図である。図３は、第１実施形態に係る積層型チップバリスタの断面構成を説明するための図である。図４は、図３におけるIV−IV線に沿った断面構成を説明するための図である。
【００２１】
積層型チップバリスタＶ１は、略直方体形状とされたバリスタ素体１と、複数（本実施形態においては、一対）の第１の外部電極５，６と、複数（本実施形態においては、一対）の第２の外部電極７，８と、を備えている。一対の第１の外部電極５，６は、バリスタ素体１の一方の主面（外表面）２にそれぞれ形成されている。一対の第２の外部電極７，８は、バリスタ素体１の他方の主面（外表面）３にそれぞれ形成されている。バリスタ素体１は、例えば、縦が１．０ｍｍ程度に設定され、横が０．８ｍｍ程度に設定され、厚みが０．５ｍｍ程度に設定されている。一方の第１の外部電極５は、積層型チップバリスタＶ１の入力端子電極として機能し、他方の第１の外部電極６は、積層型チップバリスタＶ１の出力端子電極として機能する。第２の外部電極７，８は、半導体発光素子等の電子部品に電気的に接続されるパッド電極として機能する。
【００２２】
バリスタ素体１は、電圧非直線特性（以下、「バリスタ特性」と称する）を発現する複数のバリスタ層と、それぞれ複数の第１の内部電極１１及び第２の内部電極２１とが積層された積層体として構成されている。第１の内部電極１１と第２の内部電極２１とは、バリスタ素体１内においてバリスタ層の積層方向（以下、単に「積層方向」と称する。）に沿ってそれぞれ一層ずつ配置されている。第１の内部電極１１と第２の内部電極２１とは、互いの間に少なくとも一層のバリスタ層を挟むように対向配置されている。バリスタ素体１の一対の主面２，３は、互いに対向しており、バリスタ層の積層方向、すなわち第１の内部電極１１と第２の内部電極２１とが対向する方向に垂直である。実際の積層型チップバリスタＶ１では、複数のバリスタ層は、互いの間の境界が視認できない程度に一体化されている。
【００２３】
バリスタ層は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、IIIｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。これにより、バリスタ層における第１の内部電極１１と第２の内部電極２１とに重なる領域が、ＺｎＯを主成分とすると共にＰｒを含むこととなる。
【００２４】
本実施形態では、希土類金属として、Ｐｒを用いている。Ｐｒは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。バリスタ層におけるＺｎＯの含有量は、特に限定されないが、バリスタ層を構成する全体の材料を１００質量％とした場合に、通常、９９．８〜６９．０質量％である。バリスタ層の厚みは、例えば２０〜３０μｍ程度である。
【００２５】
第１の内部電極１１は、図４にも示されるように、第１の電極部分１３と、第２の電極部分１５とを含んでいる。第１の電極部分１３は、積層方向から見て、後述する第２の内部電極２１の第１の電極部分２３と互いに重なり合う。第１の電極部分１３は、略矩形状を呈している。第２の電極部分１５は、第１の電極部分１３から引き出されており、引き出し導体として機能する。第２の電極部分１５は、第１の電極部分１３と一体に形成されている。
【００２６】
各第２の電極部分１５は、スルーホール導体１７により互いに物理的及び電気的に接続されている。スルーホール導体１７は、バリスタ素体１内を積層方向に伸びて形成されている。スルーホール導体１７の一端は、第１の外部電極５に物理的及び電気的に接続されている。スルーホール導体１７の他端は、第２の外部電極７に物理的及び電気的に接続されている。これにより、各第１の内部電極１１の第１の電極部分１３は、第２の電極部分１５及びスルーホール導体１７を通して、第１の外部電極５及び第２の外部電極７に電気的に接続されることとなる。
【００２７】
第２の内部電極２１は、図４にも示されるように、第１の電極部分２３と、第２の電極部分２５とを含んでいる。第１の電極部分２３は、積層方向から見て、第１の内部電極１１の第１の電極部分１３と互いに重なり合う。第１の電極部分２３は、略矩形状を呈している。第２の電極部分２５は、第１の電極部分２３から引き出されており、引き出し導体として機能する。第２の電極部分２５は、第１の電極部分２３と一体に形成されている。
【００２８】
各第２の電極部分２５は、スルーホール導体２７により互いに物理的及び電気的に接続されている。スルーホール導体２７は、バリスタ素体１内を積層方向に伸びて形成されている。スルーホール導体２７の一端は、第１の外部電極６に物理的及び電気的に接続されている。スルーホール導体２７の他端は、第２の外部電極８に物理的及び電気的に接続されている。これにより、各第２の内部電極２１の第１の電極部分２３は、第２の電極部分２５及びスルーホール導体２７を通して、第１の外部電極６及び第２の外部電極８に電気的に接続されることとなる。
【００２９】
第１及び第２の内部電極１１，２１は導電材を含んでいる。第１及び第２の内部電極１１，２１に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金からなることが好ましい。第１及び第２の内部電極１１，２１の厚みは、例えば１〜５μｍ程度である。スルーホール導体１７，２７は導電材を含んでいる。スルーホール導体１７，２７に含まれる導電材としては、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は上記金属を１種以上含む合金からなることが好ましい。スルーホール導体１７，２７の直径は、例えば１０〜２００μｍ程度である。
【００３０】
第１の外部電極５と第１の外部電極６とは、バリスタ素体１の一方の主面２上において、バリスタ層の積層方向に垂直な方向に所定の間隔を有して配されている。第１の外部電極５，６は、矩形状（本実施形態では、長方形状）を呈している。第１の外部電極５，６は、例えば、各長辺の長さが６００μｍ程度に設定され、各短辺の長さが３００μｍ程度に設定され、厚みが２μｍ程度に設定されている。
【００３１】
第２の外部電極７と第２の外部電極８とは、バリスタ素体１の一方の主面３上において、バリスタ層の積層方向に垂直な方向に所定の間隔を有して配されている。第２の外部電極７，８は、矩形状（本実施形態では、長方形状）を呈している。第２の外部電極７，８は、例えば、各長辺の長さが６００μｍ程度に設定され、各短辺の長さが３００μｍ程度に設定され、厚みが２μｍ程度に設定されている。
【００３２】
第１の外部電極５，６及び第２の外部電極７，８は、バリスタ素体１の外面に銀等を主成分とする電極ペーストを転写した後に所定温度（例えば、７００℃程度）にて焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、Ｎｉ／Ａｕ等を用いることができる。
【００３３】
第１の内部電極１１の第１の電極部分１３と第２の内部電極２１の第１の電極部分２３とは、上述したように、互いに重なり合う。したがって、バリスタ層における第１の電極部分１３と第１の電極部分２３とに重なる領域がバリスタ特性を発現する領域として機能する。上述した構成を有する積層型チップバリスタＶ１においては、第１の電極部分１３と、第１の電極部分２３と、バリスタ層における第１の電極部分１３及び第１の電極部分２３に重なる領域とにより、一つのバリスタ部が構成されることとなる。
【００３４】
以上のように、本第１実施形態では、一対の第１の外部電極５，６が、バリスタ素体１の一方の主面２に形成されている。また、一対の第１の外部電極５，６は、対応する内部電極１１，２１にそれぞれ電気的に接続されている。したがって、一対の第１の外部電極５，６が形成された主面２を外部基板等に対向させた状態で実装することにより、積層型チップバリスタＶ１が外部基板等に対して実装されることとなる。
【００３５】
また、本第１実施形態では、一対の第２の外部電極７，８が、バリスタ素体１の他方の主面３に形成されている。また、一対の第２の外部電極７，８は、対応する内部電極１１，２１にそれぞれ電気的に接続されている。したがって、バリスタ素体１の他方の主面３が、半導体発光素子等の各種電子部品を実装する実装面として機能し、他方の主面３上に各種電子部品を実装することができる。この場合、各種電子部品は、積層型チップバリスタＶ１に並列接続されることとなる。
【００３６】
以上のことから、本第１実施形態によれば、積層型チップバリスタＶ１を実装するに際して、実装面積を縮小することができる。また、各種電子部品と一対の第２の外部電極７，８とを電気的に接続するための実装を容易且つ簡易に行うことができる。
【００３７】
（第２実施形態）
図５〜図８を参照して、第２実施形態に係る積層型チップバリスタＶ２の構成を説明する。図５は、第２実施形態に係る積層型チップバリスタを示す上面図である。図６は、第２実施形態に係る積層型チップバリスタを示す下面図である。図７は、第２実施形態に係る積層型チップバリスタの断面構成を説明するための図である。図８は、図７におけるVIII−VIII線に沿った断面構成を説明するための図である。
【００３８】
積層型チップバリスタＶ２は、バリスタ素体１と、一対の第１の外部電極５，６と、一対の第２の外部電極７，８と、を備えている。バリスタ素体１は、複数のバリスタ層と、それぞれ複数の第１の内部電極１１及び第２の内部電極２１とが積層された積層体として構成されている。
【００３９】
第１の内部電極１１は、図８にも示されるように、第１の電極部分１３と、第２の電極部分１５とを含んでいる。各第２の電極部分１５は、外部導体３７により互いに物理的及び電気的に接続されている。外部導体３７は、バリスタ素体１の一方の端部に位置している。外部導体３７は、バリスタ素体１の一方の端部に、積層方向に沿って伸びるように形成された凹溝３８に形成されている。これにより、外部導体３７は、積層方向に沿って伸びて形成されると共に、バリスタ素体１の外表面のうち第１の内部電極１１と第２の内部電極２１とが対向する方向に平行な外表面に形成されることとなる。
【００４０】
外部導体３７の一端は、第１の外部電極５に物理的及び電気的に接続されている。外部導体３７の他端は、第２の外部電極７に物理的及び電気的に接続されている。これにより、各第１の内部電極１１の第１の電極部分１３は、第２の電極部分１５及び外部導体３７を通して、第１の外部電極５及び第２の外部電極７に電気的に接続されることとなる。
【００４１】
第２の内部電極２１は、図８にも示されるように、第１の電極部分２３と、第２の電極部分２５とを含んでいる。各第２の電極部分２５は、外部導体４７により互いに物理的及び電気的に接続されている。外部導体４７は、バリスタ素体１の他方の端部に位置している。外部導体４７は、バリスタ素体１の他方の端部に、積層方向に沿って伸びるように形成された凹溝４８に形成されている。これにより、外部導体４７は、積層方向に沿って伸びて形成されると共に、バリスタ素体１の外表面のうち第１の内部電極１１と第２の内部電極２１とが対向する方向に平行な外表面に形成されることとなる。
【００４２】
外部導体４７の一端は、第１の外部電極６に物理的及び電気的に接続されている。外部導体４７の他端は、第２の外部電極８に物理的及び電気的に接続されている。これにより、各第２の内部電極２１の第１の電極部分２３は、第２の電極部分２５及び外部導体４７を通して、第１の外部電極６及び第２の外部電極８に電気的に接続されることとなる。
【００４３】
外部導体３７，４７は導電材を含んでいる。外部導体３７，４７に含まれる導電材としては、Ｐｄ、Ａｇ、Ｃｕ、Ｗ、Ｍｏ、Ｓｎ及びＮｉからなる群より選ばれる１種以上の金属、又は上記金属を１種以上含む合金からなることが好ましい。凹溝３８，４８の幅は、例えば１００〜３００μｍ程度である。凹溝３８，４８の深さは、例えば５０〜１５０μｍ程度である。
【００４４】
以上のように、本第２実施形態によれば、上述した第１実施形態と同様に、積層型チップバリスタＶ２を実装するに際して、実装面積を縮小することができる。また、各種電子部品と一対の第２の外部電極７，８とを電気的に接続するための実装を容易且つ簡易に行うことができる。
【００４５】
（第３実施形態）
図９〜図１２を参照して、第３実施形態に係る積層型チップバリスタＶ３の構成を説明する。図９は、第３実施形態に係る積層型チップバリスタを示す上面図である。図１０は、第３実施形態に係る積層型チップバリスタを示す下面図である。図１１は、図９におけるXI−XI線に沿った断面構成を説明するための図である。図１２は、図１１におけるXII−XII線に沿った断面構成を説明するための図である。
【００４６】
積層型チップバリスタＶ３は、バリスタ素体１と、一対の第１の外部電極５，６と、一対の第２の外部電極７，８と、を備えている。バリスタ素体１は、複数のバリスタ層と、それぞれ複数の第１の内部電極１１及び第２の内部電極２１とが積層された積層体として構成されている。
【００４７】
第１の内部電極１１は、図１２にも示されるように、第１の電極部分１３と、第２の電極部分１５とを含んでいる。各第２の電極部分１５は、その両端部において、外部導体３７により互いに物理的及び電気的に接続されている。外部導体３７は、バリスタ素体１の一方の端部にそれぞれ位置している。外部導体３７の一端は、第１の外部電極５に物理的及び電気的に接続されている。外部導体３７の他端は、第２の外部電極７に物理的及び電気的に接続されている。これにより、各第１の内部電極１１の第１の電極部分１３は、第２の電極部分１５及び外部導体３７を通して、第１の外部電極５及び第２の外部電極７に電気的に接続されることとなる。
【００４８】
第２の内部電極２１は、図１２にも示されるように、第１の電極部分２３と、第２の電極部分２５とを含んでいる。各第２の電極部分２５は、その両端部において、外部導体４７により互いに物理的及び電気的に接続されている。外部導体４７は、バリスタ素体１の他方の端部にそれぞれ位置している。外部導体４７の一端は、第１の外部電極６に物理的及び電気的に接続されている。外部導体４７の他端は、第２の外部電極８に物理的及び電気的に接続されている。これにより、各第２の内部電極２１の第１の電極部分２３は、第２の電極部分２５及び外部導体４７を通して、第１の外部電極６及び第２の外部電極８に電気的に接続されることとなる。
【００４９】
以上のように、本第３実施形態によれば、上述した第１及び第２実施形態と同様に、積層型チップバリスタＶ３を実装するに際して、実装面積を縮小することができる。また、各種電子部品と一対の第２の外部電極７，８とを電気的に接続するための実装を容易且つ簡易に行うことができる。
【００５０】
（第４実施形態）
図１３及び図１４を参照して、第４実施形態に係る積層型チップバリスタＶ４の構成を説明する。図１３は、第４実施形態に係る積層型チップバリスタを示す上面図である。図１４は、第４実施形態に係る積層型チップバリスタの断面構成を説明するための図である。
【００５１】
積層型チップバリスタＶ４は、図１〜図４に示された積層型チップバリスタＶ１と同じく、バリスタ素体１と、一対の第１の外部電極５，６と、一対の第２の外部電極７，８と、を備えている。バリスタ素体１は、複数のバリスタ層と、それぞれ複数の第１の内部電極１１及び第２の内部電極２１とが積層された積層体として構成されている。
【００５２】
第１の内部電極１１は、図１４にも示されるように、第１の電極部分１３と、第２の電極部分１５とを含んでいる。各第２の電極部分１５は、その両端部において、スルーホール導体１７により互いに物理的及び電気的に接続されている。これにより、図１〜図４に示された積層型チップバリスタＶ１と同じく、各第１の内部電極１１の第１の電極部分１３は、第２の電極部分１５及びスルーホール導体１７を通して、第１の外部電極５及び第２の外部電極７に電気的に接続されることとなる。
【００５３】
第２の内部電極２１は、図１４にも示されるように、第１の電極部分２３と、第２の電極部分２５とを含んでいる。各第２の電極部分２５は、その両端部において、スルーホール導体２７により互いに物理的及び電気的に接続されている。これにより、図１〜図４に示された積層型チップバリスタＶ１と同じく、各第２の内部電極２１の第１の電極部分２３は、第２の電極部分２５及びスルーホール導体２７を通して、第１の外部電極６及び第２の外部電極８に電気的に接続されることとなる。
【００５４】
以上のように、本第４実施形態によれば、上述した第１〜第３実施形態と同様に、積層型チップバリスタＶ４を実装するに際して、実装面積を縮小することができる。また、各種電子部品と一対の第２の外部電極７，８とを電気的に接続するための実装を容易且つ簡易に行うことができる。
【００５５】
続いて、図１５及び図１６を参照して、半導体発光素子５１が実装された本実施形態に係る積層型チップバリスタＶ１〜Ｖ４を回路基板６１に実装した例を説明する。図１５は、半導体発光素子が実装された積層型チップバリスタを回路基板に実装した状態を示す斜視図である。図１６は、半導体発光素子が実装された積層型チップバリスタを回路基板に実装した状態を示す上面図である。
【００５６】
半導体発光素子５１は、積層型チップバリスタＶ１と並列接続されるように、バリスタ素体１の他方の主面３に実装されている。このように積層型チップバリスタＶ１が半導体発光素子５１に並列接続されるので、半導体発光素子５１をＥＳＤサージから保護することができる。半導体発光素子５１の実装方法には、はんだ付け、導電性接着剤による接着、バンプボンディング等の手法を用いることができる。
【００５７】
半導体発光素子５１は、例えばＧａＮ（窒化ガリウム）系半導体の発光ダイオード（ＬＥＤ：Light-Emitting Diode）である。ＧａＮ系の半導体ＬＥＤは、周知であり、その説明を省略する。半導体発光素子５１は、カソード電極（図示せず）に電気的に接続された端子電極５３と、アノード電極（図示せず）に電気的に接続された端子電極５５とを備えている。端子電極５３は、第２の外部電極７に電気的且つ物理的に接続されている。端子電極５５は、第２の外部電極８に電気的且つ物理的に接続されている。
【００５８】
半導体発光素子５１としてＧａＮ系の半導体ＬＥＤを用いているが、これに限られない。半導体発光素子５１として、例えば、ＧａＮ系以外の窒化物系半導体ＬＥＤ（例えば、ＩｎＧａＮＡｓ系の半導体ＬＥＤ等）や窒化物系以外の化合物半導体ＬＥＤやレーザーダイオード（ＬＤ：Laser Diode）を用いてもよい。
【００５９】
積層型チップバリスタＶ１は、一対の第１の外部電極５，６が形成された主面２を回路基板６１に対向させた状態で実装されている。積層型チップバリスタＶ１の実装方法には、はんだ付け、導電性接着剤による接着、バンプボンディング等の手法を用いることができる。回路基板６１には、一対の第１の外部電極５，６（いずれも、図示せず）に対応する一対のランド６３，６５が形成されている。第１の外部電極５は、ランド６３に電気的且つ物理的に接続されている。第１の外部電極６は、ランド６５に電気的且つ物理的に接続されている。
【００６０】
ところで、半導体発光素子５１は、その発光動作中、熱を発する。半導体発光素子５１が高温になると、その発光動作に影響が出る。このため、発生した熱を効率よく放散させる必要がある。積層型チップバリスタＶ１では、第１の外部電極５，６と第２の外部電極７，８とがスルーホール導体１７，２７により物理的に接続されているので、スルーホール導体１７，２７が放熱パスとなり、半導体発光素子５１にて発生する熱を効果的に逃がすことができる。このように、積層型チップバリスタＶ１では、半導体発光素子５１のように発熱する電子部品を実装する場合に、電子部品からの放熱をより一層効率よく行うことができる。
【００６１】
上述した実装例では、積層型チップバリスタとして第１実施形態に係る積層型チップバリスタＶ１を用いているが、これに限られない。積層型チップバリスタとして、第２〜第４実施形態に係る積層型チップバリスタＶ２〜Ｖ４のうちいずれかを用いてもよい。
【００６２】
積層型チップバリスタＶ２，Ｖ３では、第１の外部電極５，６と第２の外部電極７，８とが外部導体３７，４７により物理的に接続されているので、外部導体３７，４７が放熱パスとなり、半導体発光素子５１にて発生する熱を効果的に逃がすことができる。このように、積層型チップバリスタＶ２，Ｖ３においても、積層型チップバリスタＶ１，Ｖ４と同様に、半導体発光素子５１のように発熱する電子部品を実装する場合に、電子部品からの放熱をより一層効率よく行うことができる。
【００６３】
次に、図１７〜図１９を参照して、半導体発光素子５１が実装された積層型チップバリスタＶ１〜Ｖ４の製造方法について説明する。図１７〜図１９は、半導体発光素子が実装された積層型チップバリスタの製造方法を説明するための模式図である。
【００６４】
まず、図１７に示されるように、積層型チップバリスタＶ１が二次元配列されるように形成された集合基板７１を用意する。
【００６５】
集合基板７１は、内部電極１１，２１（図示せず）に対応する電極パターンが形成された複数のグリーンシート等を積層し、焼成することにより得られる。外部電極５〜８（第２の外部電極７，８のみを図示する）は、グリーンシートの焼成と同時に形成してもよく、グリーンシートの焼成後に形成してもよい。
【００６６】
スルーホール導体１７，２７は、積層された複数のグリーンシートに貫通穴を形成し、形成された貫通穴に導電材（導電ペースト）を充填し、グリーンシートと同時焼成されることにより形成してもよい。また、スルーホール導体１７，２７は、積層されて焼成された複数のグリーンシートに貫通穴を形成し、導電材（導電ペースト）を充填し、焼き付けることにより形成してもよい。また、スルーホール導体１７，２７に対応する導体パターンが予め形成された複数のグリーンシートを積層し、焼成することにより形成してもよい。
【００６７】
次に、図１８に示されるように、二次元配列された各積層型チップバリスタＶ１に半導体発光素子５１を、第２の外部電極７，８と端子電極５３，５５とを物理的及び電気的に接続するように、それぞれ実装する。積層型チップバリスタＶ１の実装方法には、上述したように、はんだ付け、導電性接着剤による接着、バンプボンディング等の手法を用いることができる。
【００６８】
次に、図１９に示されるように、切断ラインＣＬに沿って集合基板７１を切断し、半導体発光素子５１がそれぞれ実装された各積層型チップバリスタＶ１を得る。
【００６９】
以上のように、上記製造方法によれば、複数の積層型チップバリスタＶ１が集合基板７１として二次元配列された状態で用意されるので、半導体発光素子５１を実装する際に、複数の積層型チップバリスタＶ１を改めて整列させる必要がない。また、各積層型チップバリスタＶ１には、第２の外部電極７，８が形成されており、半導体発光素子５１の搭載位置が予め決められることとなるので、半導体発光素子５１の実装が容易となる。もちろん、得られた発光装置は、上記積層型チップバリスタＶ１をそれぞれ備えることとなるので、上述したように、当該積層型チップバリスタＶ１を実装するに際して、実装面積を縮小することができる。
【００７０】
図１７〜図１９に示された製造方法では、集合基板７１に形成する積層型チップバリスタが第１実施形態に係る積層型チップバリスタＶ１とされているが、これに限られない。集合基板７１に形成される積層型チップバリスタが、第４実施形態に係る積層型チップバリスタＶ４とされていてもよい。
【００７１】
続いて、図２０を参照して、集合基板７１に形成される積層型チップバリスタが第２実施形態に係る積層型チップバリスタＶ２とされた例を説明する。
【００７２】
集合基板７１には、外部導体３７，４７に対応する各導体部分７３が形成されている。各導体部分７３は、積層された複数のグリーンシートに貫通穴を形成し、形成された貫通穴に導電材（導電ペースト）を充填し、グリーンシートと同時焼成されることにより形成してもよい。また、各導体部分７３は、積層されて焼成された複数のグリーンシートに貫通穴を形成し、導電材（導電ペースト）を充填し、焼き付けることにより形成してもよい。また、各導体部分７３に対応する導体パターンが予め形成された複数のグリーンシートを積層し、焼成することにより形成してもよい。
【００７３】
各導体部分７３は、集合基板７１を切断ラインに沿って切断することにより、外部導体３７と外部導体４７とに２分割される。すなわち、集合基板７１は、各導体部分７３を２分割するように切断されることとなる。
【００７４】
続いて、図２１を参照して、集合基板７１に形成される積層型チップバリスタが第３実施形態に係る積層型チップバリスタＶ３とされた例を説明する。
【００７５】
集合基板７１には、外部導体３７に対応する各導体部分７５及び外部導体４７に対応する各導体部分７７が形成されている。各導体部分７５，７７は、積層された複数のグリーンシートに貫通穴を形成し、形成された貫通穴に導電材（導電ペースト）を充填し、グリーンシートと同時焼成されることにより形成してもよい。また、各導体部分７５，７７は、積層されて焼成された複数のグリーンシートに貫通穴を形成し、導電材（導電ペースト）を充填し、焼き付けることにより形成してもよい。また、各導体部分７５，７７に対応する導体パターンが予め形成された複数のグリーンシートを積層し、焼成することにより形成してもよい。
【００７６】
各導体部分７５は、集合基板７１を切断ラインに沿って切断することにより、２つの外部導体３７に分割される。また、各導体部分７７は、集合基板７１を切断ラインに沿って切断することにより、２つの外部導体４７に分割される。すなわち、集合基板７１は、各導体部分７５，７７を２分割するように切断されることとなる。
【００７７】
なお、積層型チップバリスタＶ１〜Ｖ４に実装される電子部品は、半導体発光素子５１に限られない。
【図面の簡単な説明】
【００７８】
【図１】第１実施形態に係る積層型チップバリスタを示す上面図である。
【図２】第１実施形態に係る積層型チップバリスタを示す下面図である。
【図３】第１実施形態に係る積層型チップバリスタの断面構成を説明するための図である。
【図４】図３におけるIV−IV線に沿った断面構成を説明するための図である。
【図５】第２実施形態に係る積層型チップバリスタを示す上面図である。
【図６】第２実施形態に係る積層型チップバリスタを示す下面図である。
【図７】第２実施形態に係る積層型チップバリスタの断面構成を説明するための図である。
【図８】図７におけるVIII−VIII線に沿った断面構成を説明するための図である。
【図９】第３実施形態に係る積層型チップバリスタを示す上面図である。
【図１０】第３実施形態に係る積層型チップバリスタを示す下面図である。
【図１１】図９におけるXI−XI線に沿った断面構成を説明するための図である。
【図１２】図１１におけるXII−XII線に沿った断面構成を説明するための図である。
【図１３】第４実施形態に係る積層型チップバリスタを示す上面図である。
【図１４】第４実施形態に係る積層型チップバリスタの断面構成を説明するための図である。
【図１５】半導体発光素子が実装された積層型チップバリスタを回路基板に実装した状態を示す斜視図である。
【図１６】半導体発光素子が実装された積層型チップバリスタを回路基板に実装した状態を示す上面図である。
【図１７】半導体発光素子が実装された積層型チップバリスタの製造方法を説明するための模式図である。
【図１８】半導体発光素子が実装された積層型チップバリスタの製造方法を説明するための模式図である。
【図１９】半導体発光素子が実装された積層型チップバリスタの製造方法を説明するための模式図である。
【図２０】積層型チップバリスタの製造方法を説明するための模式図である。
【図２１】積層型チップバリスタの製造方法を説明するための模式図である。
【符号の説明】
【００７９】
１…バリスタ素体、２，３…主面、５，６…第１の外部電極、７，８…第２の外部電極、１１…第１の内部電極、１７…スルーホール導体、２１…第２の内部電極、２７…スルーホール導体、３７，４７…外部導体、５１…半導体発光素子、６１…回路基板、７１…集合基板、Ｖ１〜Ｖ４…積層型チップバリスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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