(57)【要約】【課題】例えば入力信号と、出力信号との関係が非線形な特性である電子機器の制御を適切且つ簡便に実現可能とする。【解決手段】信号処理装置（１００）は、ｎビットの第１信号を取得する第１取得手段（１０）と、第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得手段（１１）と、ｎビットの第２信号の一部である上位の（ｍ−１）ビットの値を、「０」に夫々置き換える置き換え手段（１２）と、第１信号と、置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出手段（１３）と、第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成手段（１４）と、生成された中間信号を信号処理する信号処理手段（１５等）とを備える。【選択図】図１
2008215831.tif 000002
【特許請求の範囲】
【請求項１】
第１信号を取得する第１取得手段と、
前記第１信号が時間軸上で遅延された第２信号を取得する第２取得手段と、
前記取得された第１信号と、前記取得された第２信号との和に基づいて、前記第１信号及び前記第２信号より情報量の少ない中間信号を生成する生成手段と、
前記生成された中間信号を信号処理する信号処理手段と
を備えることを特徴とする信号処理装置。
【請求項２】
ｎビット（但し、ｎは自然数）の第１信号を取得する第１取得手段と、
前記第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得手段と、
前記ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え手段と、
前記第１信号と、前記置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出手段と、
前記算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成手段と、
前記生成された中間信号を信号処理する信号処理手段と
を備えることを特徴とする信号処理装置。
【請求項３】
前記第２取得手段は、前記第１信号を、第１信号が標本化される標本化周期のＫ倍以上（但し、Ｋは自然数）である時間だけ、遅延させて前記第２信号を取得することを特徴とする請求項１又は２に記載の信号処理装置。
【請求項４】
前記信号処理手段は、前記生成された中間信号を、非線形又は線形な特性を示すテーブルに基づいて信号処理することを特徴とする請求項１から３のうちのいずれか一項に記載の信号処理装置。
【請求項５】
前記信号処理手段は、前記生成された中間信号を、ＤＡ変換（Digital to Analog Conversion）しつつ信号処理することを特徴とする請求項１から４のうちのいずれか一項に記載の信号処理装置。
【請求項６】
前記信号処理手段は、前記生成された中間信号を、当該中間信号の高周波数成分を除去しつつ信号処理することを特徴とする請求項１から５のうちのいずれか一項に記載の信号処理装置。
【請求項７】
第１信号を取得する第１取得工程と、
前記第１信号が時間軸上で遅延された第２信号を取得する第２取得工程と、
前記取得された第１信号と、前記取得された第２信号との和に基づいて、前記第１信号及び前記第２信号より情報量の少ない中間信号を生成する生成工程と、
前記生成された中間信号を信号処理する信号処理工程と
を備えることを特徴とする信号処理方法。
【請求項８】
ｎビット（但し、ｎは自然数）の第１信号を取得する第１取得工程と、
前記第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得工程と、
前記ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え工程と、
前記第１信号と、前記置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出工程と、
前記算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成工程と、
前記生成された中間信号を信号処理する信号処理工程と
を備えることを特徴とする信号処理方法。
【請求項９】
請求項１、及び請求項３から６のうちのいずれか一項に記載の信号処理装置に備えられたコンピュータを制御する制御用のコンピュータプログラムであって、該コンピュータを、前記第１取得手段、前記第２取得手段、前記生成手段、及び前記信号処理手段のうち少なくとも一部として機能させることを特徴とするコンピュータプログラム。
【請求項１０】
請求項２から６のうちのいずれか一項に記載の信号処理装置に備えられたコンピュータを制御する制御用のコンピュータプログラムであって、該コンピュータを、前記第１取得手段、前記第２取得手段、前記置き換え手段、前記算出手段、前記生成手段、及び前記信号処理手段のうち少なくとも一部として機能させることを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばディジタル信号を信号処理する信号処理装置及び方法、並びにコンピュータをこのような信号処理装置として機能させるコンピュータプログラムの技術分野に属する。
【背景技術】
【０００２】
例えば特許文献１等には、例えばディジタルオシロスコープ等の波形測定装置において、例えば波形データ等のアナログ信号を、ディジタル信号に変換して、変換されたデイジタル信号を表示する技術について開示されている。
【０００３】
【特許文献１】特開２００３−２７９５９９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した特許文献１等に開示された波形測定装置おいて、入力信号に対して、直接的に信号処理を行う場合、入力信号と、当該入力信号に基づいて出力される出力信号との関係が非線形（Non-linear）な特性である電子機器の制御において、入力信号と出力信号とにおける分解能を高めるためには、次のような技術的な問題点が生じてしまう。即ち、非線形な特性に起因して、入力信号と出力信号とを規定するためのテーブルが有する情報量又はテーブルの種類の数が多量となってしまい、テーブルを介して入力信号を出力信号へ変換する演算処理に掛かる負荷が増大してしまう。加えて、多くの情報量の又は多種類のテーブルを格納するための記憶容量が増大してしまう。また、このようなテーブルの情報量を減少させるためには、追加的に補間処理が必要となってしまい、この追加的な補間処理のための演算処理に掛かる負荷が発生してしまう。
【０００５】
本発明は、上述した従来の問題点に鑑みなされたものであり、例えば入力信号と、出力信号との関係が非線形な特性である電子機器の制御を適切且つ簡便に実現可能とする信号処理装置及び方法、並びにコンピュータをこのような信号処理装置として機能させるコンピュータプログラムを提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１に記載の信号処理装置は、第１信号を取得する第１取得手段と、前記第１信号が時間軸上で遅延された第２信号を取得する第２取得手段と、前記取得された第１信号と、前記取得された第２信号との和に基づいて、前記第１信号及び前記第２信号より情報量の少ない中間信号を生成する生成手段と、前記生成された中間信号を信号処理する信号処理手段とを備える。
【０００７】
上記課題を解決するために、請求項２に記載の信号処理装置は、ｎビット（但し、ｎは自然数）の第１信号を取得する第１取得手段と、前記第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得手段と、前記ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え手段と、前記第１信号と、前記置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出手段と、前記算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成手段と、前記生成された中間信号を信号処理する信号処理手段とを備える。
【０００８】
上記課題を解決するために、請求項７に記載の信号処理方法は、第１信号を取得する第１取得工程と、前記第１信号が時間軸上で遅延された第２信号を取得する第２取得工程と、前記取得された第１信号と、前記取得された第２信号との和に基づいて、前記第１信号及び前記第２信号より情報量の少ない中間信号を生成する生成工程と、前記生成された中間信号を信号処理する信号処理工程とを備える。
【０００９】
上記課題を解決するために、請求項８に記載の信号処理方法は、ｎビット（但し、ｎは自然数）の第１信号を取得する第１取得工程と、前記第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得工程と、前記ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え工程と、前記第１信号と、前記置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出工程と、前記算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成工程と、前記生成された中間信号を信号処理する信号処理工程とを備える。
【００１０】
上記課題を解決するために、請求項９に記載の信号処理用のコンピュータプログラムは、請求項１、及び請求項３から６のうちのいずれか一項に記載の信号処理装置に備えられたコンピュータを制御する制御用のコンピュータプログラムであって、該コンピュータを、前記第１取得手段、前記第２取得手段、前記生成手段、及び前記信号処理手段のうち少なくとも一部として機能させる。
【００１１】
上記課題を解決するために、請求項１０に記載の信号処理用のコンピュータプログラムは、請求項２から６のうちのいずれか一項に記載の信号処理装置に備えられたコンピュータを制御する制御用のコンピュータプログラムであって、該コンピュータを、前記第１取得手段、前記第２取得手段、前記置き換え手段、前記算出手段、前記生成手段、及び前記信号処理手段のうち少なくとも一部として機能させる。
【００１２】
本発明の作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【発明を実施するための最良の形態】
【００１３】
以下、発明を実施するための最良の形態としての本発明の実施形態に係る信号処理装置及び方法、コンピュータプログラムについて順に説明する。
【００１４】
（信号処理装置の実施形態）
以下、本発明の実施形態に係る信号処理装置について説明する。
【００１５】
本発明の信号処理装置に係る第１の実施形態は、第１信号を取得する第１取得手段と、前記第１信号が時間軸上で遅延された第２信号を取得する第２取得手段と、前記取得された第１信号と、前記取得された第２信号との和に基づいて、前記第１信号及び前記第２信号より情報量の少ない中間信号を生成する生成手段と、前記生成された中間信号を信号処理する信号処理手段とを備える。
【００１６】
本発明の信号処理装置に係る第２の実施形態は、ｎビット（但し、ｎは自然数）の第１信号を取得する第１取得手段と、前記第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得手段と、前記ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え手段と、前記第１信号と、前記置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出手段と、前記算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成手段と、前記生成された中間信号を信号処理する信号処理手段とを備える。
【００１７】
本発明の信号処理装置に係る第１及び第２実施形態によれば、第１取得手段によって、第１信号が取得される。ここに、本発明に係る第１信号（又は後述の第２信号）とは、離散的に変化するディジタル信号（digital signal）を意味してよい。このディジタル信号は、連続的に変化するアナログ信号が標本化され量子化された後の信号でもよい。具体的には、第１取得手段によって、ｎビット（但し、ｎは自然数）の第１信号が取得される。
【００１８】
次に、第２取得手段によって、第１信号が時間軸上で遅延された第２信号が取得される。具体的には、第２取得手段によって、第１信号が時間軸上で遅延されたｎビットの第２信号が取得される。
【００１９】
次に、生成手段によって、取得された第１信号と、取得された第２信号との和に基づいて、第１信号及び第２信号より情報量の少ない中間信号が生成される。具体的には、この中間信号は、次の３つの工程（又は手段）によって生成されてよい。１番目の工程（又は手段）は、ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え工程（又は手段）である。２番目の工程（又は手段）は、上述の第１信号と、置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出工程（又は手段）である。３番目の工程（又は手段）は、算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成工程（又は手段）である。
【００２０】
次に、信号処理手段によって、生成された中間信号が信号処理される。この信号処理は、例えばテーブルに基づく信号変換処理や、ＤＡ（Digital to Analog）変換や、フィルタリング処理などの各種の信号処理を意味してよい。
【００２１】
仮に、上述したように第１信号から生成された中間信号に対して、間接的に信号処理を行うのではなく、第１信号に対して、直接的に信号処理を行う場合、第１信号と、当該第１信号に基づいて出力される出力信号との関係が非線形（Non-linear）な特性である電子機器の制御において、第１信号と出力信号とにおける分解能を高めるためには、次のような技術的な問題点が生じてしまう。即ち、非線形な特性に起因して、第１信号と出力信号とを規定するためのテーブルが有する情報量又はテーブルの種類の数が多量となってしまい、テーブルを介して第１信号を出力信号へ変換する演算処理に掛かる負荷が増大してしまう。加えて、多くの情報量の又は多種類のテーブルを格納するための記憶容量が増大してしまう。また、このようなテーブルの情報量を減少させるためには、追加的に補間処理が必要となってしまい、この追加的な補間処理のための演算処理に掛かる負荷が発生してしまう。
【００２２】
これに対して、第１及び第２実施形態によれば、上述したように第１信号から生成された中間信号に対して、間接的に信号処理を行うことによって、第１信号に対して、直接的に信号処理を行う場合よりも、中間信号の量子化数、所謂、階調を小さくするため、中間信号と、当該中間信号に基づいて出力される出力信号とを規定するためのテーブルが有する情報量又はテーブルの種類の数を、顕著に低減することが可能である。
【００２３】
以上の結果、上述したように第１信号から生成された中間信号に対して、間接的に信号処理を行うことによって、例えばスピンドルモータの回転制御やMEMSの静電アクチュエータの制御などの、入力される第１信号と、出力される出力信号との関係が非線形（Non-linear）な特性である電子機器の制御を、より情報量の少ないテーブルに基づいて、適切且つ簡便に実現可能である。
【００２４】
加えて、中間信号は、上述の第１信号よりも、量子化数が小さく且つ標本化周期が小さくなった状態で、即ち、情報密度が低い（粗い）状態で、ディジタル信号として表現されている。このため、中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタ（ＬＰＦ：Low Pass Filter）を用いて補間処理を行った場合と略等価とみなすことが可能である。この結果、補間処理を省略でき、補間処理を行う部品要素を省略できるので、信号処理装置の低コスト化を実現することが可能である。
【００２５】
加えて、上述した中間信号を生成する生成処理、所謂、ΔΣ変換処理は、ファームウェアやハードウェアで適切且つ簡便に構成することが可能である。加えて、ディジタル信号用のローパスフィルタも、ファームウェアやハードウェアで適切且つ簡便に構成することが可能である。この結果、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器に、低負荷な演算処理又は算出処理を行わせつつ、中間信号を生成する生成処理を適切且つ簡便に実装させることが可能である。
【００２６】
本発明の信号処理装置に係る第１及び第２実施形態の一の態様では、前記第２取得手段は、前記第１信号を、第１信号が標本化される標本化周期のＫ倍以上（但し、Ｋは自然数）である時間だけ、遅延させて前記第２信号を取得する。
【００２７】
この態様によれば、中間信号の情報密度を、標本化周期のＫ倍以上（但し、Ｋは自然数）である、第２信号を遅延させる時間に対応させて、より低い（粗い）状態で、ディジタル信号として表現可能である。この結果、より少ない情報量の中間信号によって、補間処理を行うことが可能である。
【００２８】
本発明の信号処理装置に係る第１及び第２実施形態の他の態様では、前記信号処理手段は、前記生成された中間信号を、非線形又は線形な特性を示すテーブルに基づいて信号処理する。
【００２９】
この態様によれば、入力される第１信号と、出力される出力信号との関係が非線形（Non-linear）な特性である電子機器の制御を、非線形又は線形な特性を示すと共に、より情報量の少ないテーブルに基づいて、適切且つ簡便に実現可能である。
【００３０】
本発明の信号処理装置に係る第１及び第２実施形態の他の態様では、前記信号処理手段は、前記生成された中間信号を、ＤＡ変換（Digital to Analog Conversion）しつつ信号処理する。
【００３１】
この態様によれば、上述したように中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタ（ＬＰＦ）を用いて補間処理を行った場合と略等価とみなすことが可能であるので、小さい量子化数、又は小さい階調に対応した性能を有するＤＡ変換器を使用することができる。この結果、ＤＡ変換器を有し、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器において、低コストで、且つ、より高い分解能を実現することが可能である。
【００３２】
本発明の信号処理装置に係る第１及び第２実施形態の他の態様では、前記信号処理手段は、前記生成された中間信号を、当該中間信号の高周波数成分を除去しつつ信号処理する。
【００３３】
この態様によれば、上述したように中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタ（ＬＰＦ）を用いて補間処理を行った場合と略等価とみなすことが可能であるので、高い性能を有するＬＰＦを使用する必要性は殆ど又は完全になくすことができる。この結果、ＬＰＦを有し、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器において、低コストで、且つ、より高い分解能を実現することが可能である。
【００３４】
特に、中間信号をＤＡ変換（Digital to Analog Conversion）した後、このＤＡ変換した中間信号を、アナログ信号用のローパスフィルタを通過するように構成することによって、小さい量子化数、又は小さい階調に対応した性能を有するＤＡ変換器を使用することができる。この結果、ＤＡ変換器及びＬＰＦを有し、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器において、低コストで、且つ、より高い分解能を実現することが可能である。
【００３５】
（信号処理方法の実施形態）
以下、本発明の実施形態に係る信号処理方法について説明する。
【００３６】
本発明の信号処理方法に係る第１実施形態は、第１信号を取得する第１取得工程と、前記第１信号が時間軸上で遅延された第２信号を取得する第２取得工程と、前記取得された第１信号と、前記取得された第２信号との和に基づいて、前記第１信号及び前記第２信号より情報量の少ない中間信号を生成する生成工程と、前記生成された中間信号を信号処理する信号処理工程とを備える。
【００３７】
本発明の信号処理方法に係る第２実施形態は、ｎビット（但し、ｎは自然数）の第１信号を取得する第１取得工程と、前記第１信号が時間軸上で遅延されたｎビットの第２信号を取得する第２取得工程と、前記ｎビットの第２信号の一部である上位の（ｍ−１）ビット（但し、ｍは自然数、且つ、ｍ＜ｎ）の値を、「０」に夫々置き換える置き換え工程と、前記第１信号と、前記置き換えられた第２信号との和である、（ｎ＋１）ビットの第３信号を算出する算出工程と、前記算出された第３信号の一部である上位のｍビットを抽出して、中間信号として生成する生成工程と、前記生成された中間信号を信号処理する信号処理工程とを備える。
【００３８】
本発明の信号処理方法に係る第１及び第２実施形態によれば、上述した本発明の信号処理装置に係る第１及び第２実施形態が夫々有する各種利益を享受することが可能となる。
【００３９】
尚、上述した本発明の信号処理装置に係る第１及び第２実施形態が有する各種態様に対応して、本発明の信号処理方法に係る第１及び第２実施形態も各種態様を採ることが可能である。
【００４０】
（コンピュータプログラムの実施形態）
以下、本発明の実施形態に係るコンピュータプログラムについて説明する。
【００４１】
本発明の制御用のコンピュータプログラムは、上述した本発明の信号処理装置に係る第１実施形態（但し、その各種態様を含む）に備えられたコンピュータを制御する信号処理用のコンピュータプログラムであって、該コンピュータを、前記第１取得手段、前記第２取得手段、前記生成手段、及び前記信号処理手段のうち少なくとも一部として機能させる。
【００４２】
本発明の制御用のコンピュータプログラムは、上述した本発明の信号処理装置に係る第２実施形態（但し、その各種態様を含む）に備えられたコンピュータを制御する信号処理用のコンピュータプログラムであって、該コンピュータを、前記第１取得手段、前記第２取得手段、前記置き換え手段、前記算出手段、前記生成手段、及び前記信号処理手段のうち少なくとも一部として機能させる。
【００４３】
本発明に係るコンピュータプログラムの第１及び第２実施形態によれば、当該コンピュータプログラムを格納するＲＯＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ハードディスク等の記録媒体から、当該コンピュータプログラムをコンピュータに読み込んで実行させれば、或いは、当該コンピュータプログラムを、通信手段を介してコンピュータにダウンロードさせた後に実行させれば、上述した本発明の信号処理装置に係る第１及び第２実施形態を比較的簡単に夫々実現できる。
【００４４】
尚、上述した本発明の信号処理装置に係る第１及び第２実施形態における各種態様に夫々対応して、本発明のコンピュータプログラムに係る第１及び第２実施形態も各種態様を夫々採ることが可能である。
【００４５】
本実施形態のこのような作用及び他の利得は次に説明する実施例から明らかにされる。
【００４６】
以上説明したように、本発明の信号処理装置及び方法に係る第１実施形態によれば、前記第１取得手段、前記第２取得手段、前記生成手段、及び前記信号処理手段を備える。
【００４７】
また、本発明の信号処理装置及び方法に係る第２実施形態によれば、前記第１取得手段、前記第２取得手段、前記置き換え手段、前記算出手段、前記生成手段、及び前記信号処理手段を備える。この結果、上述したように第１信号から生成された中間信号に対して、間接的に信号処理を行うことによって、例えばスピンドルモータの回転制御やMEMSの静電アクチュエータの制御などの、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器の制御を、より情報量の少ないテーブルに基づいて、適切且つ簡便に実現可能である。加えて、中間信号は、上述の第１信号よりも、量子化数が小さく且つ標本化周期が小さくなった状態で、即ち、情報密度が低い（粗い）状態で、ディジタル信号として表現されている。このため、中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタを用いて補間処理を行った場合と略等価とみなすことが可能である。この結果、補間処理を省略でき、補間処理を行う部品要素を省略できるので、信号処理装置の低コスト化を実現することが可能である。加えて、上述した中間信号を生成する生成処理、所謂、ΔΣ変換処理は、ファームウェアやハードウェアで適切且つ簡便に構成することが可能である。加えて、ディジタル信号用のローパスフィルタも、ファームウェアやハードウェアで適切且つ簡便に構成することが可能である。この結果、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器に、低負荷な演算処理又は算出処理を行わせつつ、中間信号を生成する生成処理を適切且つ簡便に実装させることが可能である。
【００４８】
また、本発明のコンピュータプログラムに係る実施形態によれば、コンピュータを上述した本発明の信号処理装置に係る第１及び第２実施形態として機能させるので、上述した信号処理装置をして、例えばスピンドルモータの回転制御やMEMSの静電アクチュエータの制御などの、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器の制御を、より情報量の少ないテーブルに基づいて、適切且つ簡便に実現可能である。ことが可能である。
【実施例】
【００４９】
以下、本発明に係る信号処理装置の実施例を図面に基づいて説明する。
【００５０】
（１）信号処理装置の実施例
図１から図４を参照して、本発明に係る信号処理装置の実施例について説明する。
【００５１】
（１−１）  基本構成
先ず、図１を参照して、本実施例に係る信号処理装置１００の基本構成について説明する。ここに、図１は、本実施例に係る、信号処理装置１００の基本構成を示したブロック図である。
【００５２】
図１に示されるように、本実施例に係る信号処理装置１００は、第１取得手段１０、第２取得手段１１、置き換え手段１２、算出手段１３、生成手段１４、テーブル変換手段１５、ＤＡ変換器１６、ＬＰＦ１７、及び制御手段５０を備えて構成されている。
【００５３】
制御手段５０は、信号処理装置１００の構成要素を統括制御する。
【００５４】
第１取得手段１０は、例えば８ビットの入力信号を取得する。
【００５５】
第２取得手段１１は、入力信号が時間軸上で遅延された８ビットの遅延信号を取得する。
【００５６】
置き換え手段１２は、８ビットの遅延信号の一部である上位の２ビットの値を、「０」に夫々置き換える。
【００５７】
算出手段１３は、入力信号と、置き換えられた遅延信号との和である、９ビットの和信号を算出する。尚、この和信号によって、本発明に係る「第３信号」の一具体例が構成されている。
【００５８】
生成手段１４は、算出された和信号の一部である上位の３ビットを抽出して、中間信号として生成する。
【００５９】
テーブル変換手段１５は、後述されるテーブル変換処理を行う。
【００６０】
ＤＡ変換器１６は、生成された中間信号をＤＡ変換する。
【００６１】
ＬＰＦ１７は、ＤＡ変換された中間信号の高周波数成分を除去する。
【００６２】
尚、本実施例は、上述した構成要素に限定されることなく、テーブルを格納するための、例えばメモリ等の記憶手段が、制御手段５０、第１取得手段１０、又は第２取得手段１１に有されていてよい。
【００６３】
（１−２）  動作原理  −  ２乗処理  −
次に、図２から図４を参照して、本実施例に係る信号処理装置１００の動作原理として、周波数が「１（ｋＨｚ）」である正弦波のグラフ上にある正弦値「ｃ」を２乗する２乗処理について説明する。尚、正弦値「ｃ」は、周波数が「１（ｋＨｚ）」である正弦波において、標本化周波数が「５００（ｋＨｚ）」である場合に標本化されると共に、８ビットで表現された値を意味する。ここに、図２は、本実施例に係る信号処理装置によって行われる信号処理を示したフローチャートである。図３は、本実施例に係る信号処理装置によって行われる信号処理において、入出力される、又は生成される各種の信号を示したグラフ（図３（ａ）から図３（ｅ））である。
【００６４】
図２に示されるように、本実施例に係る、信号処理装置１００のＣＰＵ（Central Processing Unit）の制御下で、例えば波形データが入力され、正弦値「ｃ」が取得される（ステップＳ１１０）。尚、正弦値「ｃ」を示す入力信号によって、本発明に係る第１信号の一具体例が構成されている。具体的には、図３（ａ）に示されるように、正弦値「ｃ」は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。
【００６５】
次に、ＣＰＵの制御下で、入力された正弦値「ｃ」に対して、ΔΣ変換処理（デルタシグマ変換処理）が行われ、中間信号が生成される（ステップＳ１２０）。ここに、本実施例に係る、「ΔΣ変換処理」とは、本実施例に係る中間信号を生成するためのディジタル信号処理を意味する。また、中間信号とは、例えば正弦値を示す入力信号と、この入力信号が時間軸上で遅延された遅延信号との和に基づいて規定される、入力信号及び遅延信号より情報量の少ない信号を意味する。尚、この遅延信号によって、本発明に係る第２信号の一具体例が構成されている。また、このΔΣ変換処理の詳細については、後述される。
【００６６】
次に、ＣＰＵの制御下で、ΔΣ変換処理が施され、生成された中間信号に対して、テーブルに基づく信号変換処理（所謂、テーブル変換処理）が行われる（ステップＳ１３０）。尚、このテーブル変換処理の詳細については、後述される。
【００６７】
（１−３）  動作原理  −  ΔΣ変換処理  −
ここで、本実施例に係るΔΣ変換処理に加えてテーブル変換処理の具体例について、図４に加えて上述した図２及び図３を適宜参照して、詳細に説明する。ここに、図４は、本実施例に係る信号処理装置によって中間信号が生成されるデータの流れを、ビット単位での演算に着目して、図式的に示したデータフロー図（図４（ａ））、及び２乗処理に用いるテーブル（図４（ｂ））である。
【００６８】
図４（ａ）に示されるように、先ず、本実施例に係る信号処理装置において、８ビットで表現される正弦値が、入力信号として入力された場合、この入力された入力信号と、当該入力信号が、例えば標本化周波数に対応される所定クロックだけ、時間的に遅延された（過去の）入力信号である遅延信号との加算処理（or和演算）が行われる。尚、図３中では、入力信号が加算器に入力されると共に、遅延信号が入力される様子が示されている。具体的には、この遅延信号を表現する８ビットのうち上位の２ビットには、「０」が夫々入力されている。従って、入力信号と、遅延信号との和の値の最小値は、８ビットで表現される「００００００００ｂ」（又は、９ビットで表現される「０００００００００ｂ」）である。尚、本実施例では、２進数で表示された値の末尾には、「ｂ」を付加することにする。また、１０進数で表示された値の末尾には添え字を付加しないことにする。この最小値は、具体的には、入力信号が「００００００００ｂ」であり、遅延信号が「００００００００ｂ」である場合に算出される。他方、入力信号と、遅延信号との和の値の最大値は、９ビットで表現される「１００１１１１１０ｂ」である。この最大値は、具体的には、入力信号が「１１１１１１１１ｂ」であり、遅延信号が「００１１１１１１ｂ」である場合に算出される。
【００６９】
このように、入力信号と、遅延信号との和の値は、９ビットで表現される「０００００００００ｂ」から９ビットで表現される「１００１１１１１０ｂ」を取るので、この和の値において、上位の３ビットを中間信号として定義し、生成すると、この中間信号は、次の５つの値を取ることになる。即ち、中間信号の５つの値とは、「０００ｂ」、「００１ｂ」、「０１０ｂ」、「０１１ｂ」、「１００ｂ」である。具体的には、図３（ｂ）に示されるように、中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「４」までの間の値を取る。尚、図３（ｂ）において、各値に含まれる高周波数成分が縞状に示されている。
【００７０】
尚、遅延信号は、入力信号を、入力信号が標本化される標本化周期のＫ倍以上（但し、Ｋは自然数）である時間だけ、遅延させることによって取得されてよい。この結果、中間信号の情報密度を、標本化周期のＫ倍以上（但し、Ｋは自然数）である、第２信号を遅延させる時間に対応させて、より低い（粗い）状態で、ディジタル信号として表現可能である。この結果、より少ない情報量の中間信号によって、補間処理を行うことが可能である。
【００７１】
次に、これらの中間信号の５つの値が、図４（ｂ）に示された２乗処理のためのテーブルによって、夫々変換される。即ち、２乗処理のためのテーブルによって、中間信号の５つの値と、２乗の値（又は２乗値）とを夫々対応付ける。具体的には、「０００ｂ」即ち「０」には、２乗値「０」が対応付けられる。また、「００１ｂ」即ち「１」には、２乗値「１」が対応付けられる。また、「０１０ｂ」即ち「２」には、２乗値「４」が対応付けられる。また、「０１１ｂ」即ち「３」には、２乗値「９」が対応付けられる。また、「１００ｂ」即ち「４」には、２乗値「１６」が対応付けられる。具体的には、図３（ｃ）に示されるように、テーブル変換された中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「１６」までの間の値を取る。尚、図３（ｃ）において、各値に含まれる高周波数成分が縞状に示されている。
【００７２】
尚、中間信号は、非線形又は線形な特性を示すテーブルによって対応付けられ、当該テーブルに基づいて信号処理されてよい。この結果、入力信号と、出力信号との関係が非線形（Non-linear）な特性である電子機器の制御を、非線形又は線形な特性を示すと共に、より情報量の少ないテーブルに基づいて、適切且つ簡便に実現可能である。
【００７３】
（１−２）  動作原理  −  ２乗処理  （続き）−
再度、図２へ戻り、続いて、ＣＰＵの制御下で、変換された２乗値に対して、ＬＰＦ（Low Pass Filter）処理が行われる（ステップＳ１４０）。具体的には、図３（ｄ）に示されるように、ＬＰＦ処理が行われた中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「１６」までの間の値を取る。尚、図３（ｄ）において、ＬＰＦ処理が行われた中間信号の値は、高周波数成分が除去され滑らかに示されている。
【００７４】
尚、このように、中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタ（ＬＰＦ）を用いて補間処理を行った場合と略等価とみなすことが可能であるので、高い性能を有するＬＰＦを使用する必要性は殆ど又は完全になくすことができる。この結果、ＬＰＦを有し、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器において、低コストで、且つ、より高い分解能を実現することが可能である。
【００７５】
次に、ＣＰＵの制御下で、ＬＰＦ処理が行われた中間信号の値に対して、ＤＡ変換処理が行われる（ステップＳ１５０）。尚、このように、中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタ（ＬＰＦ）を用いて補間処理を行った場合と略等価とみなすことが可能であるので、小さい量子化数、又は小さい階調に対応した性能を有するＤＡ変換器を使用することができる。この結果、ＤＡ変換器を有し、入力される第１信号と、出力される出力信号との関係が非線形な特性である電子機器において、低コストで、且つ、より高い分解能を実現することが可能である。
【００７６】
特に、図２中の左側に示されるように、上述したＬＰＦ処理（ステップＳ１４０）が行われず、ＤＡ変換処理は、ステップＳ１５０ａとして、テーブル変換処理（ステップＳ１３０）の実行後に実行され、このＤＡ変換処理（ステップＳ１５０ａ）の後、ＬＰＦ処理（ステップＳ１６０）が行われるようにしてよい。このように、中間信号をＤＡ変換（Digital to Analog Conversion）した後、このＤＡ変換した中間信号を、アナログ信号用のローパスフィルタを通過するように構成することによって、小さい量子化数、又は小さい階調に対応した性能を有するＤＡ変換器を使用することができる。この結果、ＤＡ変換器及びＬＰＦを有し、入力信号と、出力信号との関係が非線形な特性である電子機器において、低コストで、且つ、より高い分解能を実現することが可能である。
【００７７】
次に、ＣＰＵの制御下で、ＤＡ変換処理が行われた中間信号の値に対して、Ｘ軸とＹ軸との縮尺（スケ−ル）を変換させる処理であるＸ−Ｙ変換処理が行われ、波形データが出力される（ステップＳ１６０）。具体的には、図３（ｅ）に示されるように、Ｘ−Ｙ変換処理が行われた中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「６５５３６（＝２５６×２５６）」までの間の値を取る。
【００７８】
（２）  本実施例の作用と効果との検討  
次に、図５を参照して、本実施例に係る信号処理装置の作用と効果とについて検討する。ここに、図５は、比較例に係る信号処理装置によって行われる信号処理を示したフローチャートである。尚、図５に示された比較例において、上述した本実施例に係る処理と概ね同様の処理には、同一の符号番号を付し、それらの説明は適宜省略する。
【００７９】
図５に示されるように、比較例においては、上述したステップＳ１２０が省略されているので、ΔΣ変換処理（デルタシグマ変換処理）が行われることなく、中間信号が生成されない。このように、入力信号から生成された中間信号に対して、間接的に信号処理を行うのではなく、入力信号に対して、直接的に信号処理を行う場合、入力信号と、当該入力信号に基づいて出力される出力信号との関係が非線形（Non-linear）な特性である電子機器の制御において、入力信号と出力信号とにおける分解能を高めるためには、次のような技術的な問題点が生じてしまう。即ち、非線形な特性に起因して、入力信号と出力信号とを規定するためのテーブルが有する情報量又はテーブルの種類の数が多量となってしまい、テーブルを介して入力信号を出力信号へ変換する演算処理に掛かる負荷が増大してしまう。加えて、多くの情報量の又は多種類のテーブルを格納するための記憶容量が増大してしまう。また、このようなテーブルの情報量を減少させるためには、追加的に補間処理が必要となってしまい、この追加的な補間処理のための演算処理に掛かる負荷が発生してしまう。
【００８０】
これに対して、本実施例によれば、上述したように入力信号から生成された中間信号に対して、間接的に信号処理を行うことによって、入力信号に対して、直接的に信号処理を行う場合よりも、中間信号の量子化数、所謂、階調を小さくするため、中間信号と、当該中間信号に基づいて出力される出力信号とを規定するためのテーブルが有する情報量又はテーブルの種類の数を、顕著に低減することが可能である。
【００８１】
以上の結果、上述したように入力信号から生成された中間信号に対して、間接的に信号処理を行うことによって、例えばスピンドルモータの回転制御やMEMSの静電アクチュエータの制御などの、入力される入力信号と、出力される出力信号との関係が非線形（Non-linear）な特性である電子機器の制御を、より情報量の少ないテーブルに基づいて、適切且つ簡便に実現可能である。
【００８２】
加えて、中間信号は、上述の入力信号よりも、量子化数が小さく且つ標本化周期が小さくなった状態で、即ち、情報密度が低い（粗い）状態で、ディジタル信号として表現されている。このため、中間信号は、高周波数成分を除去するディジタル信号用のローパスフィルタ（ＬＰＦ：Low Pass Filter）を用いて補間処理を行った場合と略等価とみなすことが可能である。この結果、補間処理を省略でき、補間処理を行う部品要素を省略できるので、信号処理装置の低コスト化を実現することが可能である。
【００８３】
加えて、上述した中間信号を生成する生成処理、所謂、ΔΣ変換処理は、ファームウェアやハードウェアで適切且つ簡便に構成することが可能である。加えて、ディジタル信号用のローパスフィルタも、ファームウェアやハードウェアで適切且つ簡便に構成することが可能である。この結果、入力される入力信号と、出力される出力信号との関係が非線形な特性である電子機器に、低負荷な演算処理又は算出処理を行わせつつ、中間信号を生成する生成処理を適切且つ簡便に実装させることが可能である。
【００８４】
（３）  第２実施例  
次に、第２実施例に係る信号処理装置１００の動作原理として、周波数が「１（ｋＨｚ）」である正弦波のグラフ上にある正弦値「ｃ」を２の「ｃ」乗する「ｃ」乗処理について、図６及び図７に加えて、上述した図２を適宜参照して、詳細に説明する。ここに、図６は、第２実施例に係る信号処理装置によって行われる信号処理において、入出力される、又は生成される各種の信号を示したグラフ（図６（ａ）から図６（ｅ））である。
【００８５】
尚、正弦値「ｃ」は、上述したように、周波数が「１（ｋＨｚ）」である正弦波において、標本化周波数が「５００（ｋＨｚ）」である場合に標本化されると共に、８ビットで表現された値を意味する。また、上述した実施例と概ね同様な処理については、同様な符号番号を付し、それらの説明は適宜省略する。
【００８６】
上述した図２に示されるように、第２実施例に係る、信号処理装置１００のＣＰＵの制御下で、例えば波形データが入力され、正弦値「ｃ」が取得される（ステップＳ１１０）。具体的には、図６（ａ）に示されるように、正弦値「ｃ」は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。
【００８７】
次に、ＣＰＵの制御下で、入力された正弦値「ｃ」に対して、ΔΣ変換処理が行われ、中間信号が生成される（ステップＳ１２０）。尚、このΔΣ変換処理の詳細については、後述される。
【００８８】
次に、ＣＰＵの制御下で、ΔΣ変換処理が施され、生成された中間信号に対して、テーブルに基づく信号変換処理が行われる（ステップＳ１３０）。尚、このテーブル変換処理の詳細については、後述される。
【００８９】
（３−１）  信号処理  −  ΔΣ変換処理  −
ここで、第２実施例に係るΔΣ変換処理に加えてテーブル変換処理の具体例について、図７に加えて上述した図２及び図６を適宜参照して、詳細に説明する。ここに、図７は、第２実施例に係る信号処理装置によって中間信号が生成されるデータの流れを、ビット単位での演算に着目して、図式的に示したデータフロー図（図７（ａ））、及び２の「ｃ」乗処理に用いるテーブル（図７（ｂ））である。
【００９０】
図７（ａ）に示されるように、先ず、第２実施例に係る信号処理装置において、８ビットで表現される正弦値が、入力信号として入力された場合、この入力された入力信号と、当該入力信号が、例えば標本化周波数に対応される所定クロックだけ、時間的に遅延された（過去の）入力信号である遅延信号との加算処理（or和演算）が行われる。具体的には、この遅延信号を表現する８ビットのうち上位の３ビットには、「０」が夫々入力されている。従って、入力信号と、遅延信号との和の値の最小値は、８ビットで表現される「００００００００ｂ」（又は、９ビットで表現される「０００００００００ｂ」）である。この最小値は、具体的には、入力信号が「００００００００ｂ」であり、遅延信号が「００００００００ｂ」である場合に算出される。他方、入力信号と、遅延信号との和の値の最大値は、９ビットで表現される「１０００１１１１０ｂ」である。この最大値は、具体的には、入力信号が「１１１１１１１１ｂ」であり、遅延信号が「０００１１１１１ｂ」である場合に算出される。
【００９１】
このように、入力信号と、遅延信号との和の値は、９ビットで表現される「０００００００００ｂ」から９ビットで表現される「１０００１１１１０ｂ」を取るので、この和の値において、上位の４ビットを中間信号として定義し、生成すると、この中間信号は、次の９つの値を取ることになる。即ち、中間信号の９つの値とは、「００００ｂ」、「０００１ｂ」、「００１０ｂ」、「００１１ｂ」、「０１００ｂ」、「０１０１ｂ」、「０１１０ｂ」、「０１１１ｂ」、「１０００ｂ」である。具体的には、図６（ｂ）に示されるように、中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「８」までの間の値を取る。尚、図６（ｂ）において、各値に含まれる高周波数成分が縞状に示されている。
【００９２】
次に、これらの中間信号の９つの値が、図７（ｂ）に示された２の「ｃ」乗処理のためのテーブルによって、夫々変換される。即ち、２乗処理のためのテーブルによって、中間信号の９つの値と、２の「ｃ」乗の値（又は２のｃ乗値）とを夫々対応付ける。具体的には、「００００ｂ」即ち「０」には、２のｃ乗値「０」が対応付けられる。また、「０００１ｂ」即ち「１」には、２のｃ乗値「２」が対応付けられる。また、「００１０ｂ」即ち「２」には、２のｃ乗値「４」が対応付けられる。また、「００１１ｂ」即ち「３」には、２のｃ乗値「８」が対応付けられる。また、「０１００ｂ」即ち「４」には、２のｃ乗値「１６」が対応付けられる。また、「０１０１ｂ」即ち「５」には、２のｃ乗値「３２」が対応付けられる。また、「０１１０ｂ」即ち「６」には、２のｃ乗値「６４」が対応付けられる。また、「０１１１ｂ」即ち「７」には、２のｃ乗値「１２８」が対応付けられる。また、「１０００ｂ」即ち「８」には、２のｃ乗値「２５６」が対応付けられる。具体的には、図６（ｃ）に示されるように、テーブル変換された中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。尚、図６（ｃ）において、各値に含まれる高周波数成分が縞状に示されている。
【００９３】
再度、上述した図２へ戻り、続いて、ＣＰＵの制御下で、テーブル変換された中間信号の値に対して、ＬＰＦ処理が行われる（ステップＳ１４０）。具体的には、図６（ｄ）に示されるように、ＬＰＦ処理が行われた中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。尚、図６（ｄ）において、ＬＰＦ処理が行われた中間信号の値は、高周波数成分が除去され滑らかに示されている。
【００９４】
次に、ＣＰＵの制御下で、ＬＰＦ処理が行われた中間信号の値に対して、ＤＡ変換処理が行われる（ステップＳ１５０）。
【００９５】
次に、ＣＰＵの制御下で、ＤＡ変換処理が行われた中間信号の値に対して、Ｘ−Ｙ変換処理が行われ、波形データが出力される（ステップＳ１６０）。具体的には、図６（ｅ）に示されるように、Ｘ−Ｙ変換処理が行われた中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。尚、第２実施例では、このＸ−Ｙ変換処理を省略してよい。
【００９６】
（４）  第３実施例  
次に、第３実施例に係る信号処理装置１００の動作原理として、線形な特性を有する入力信号から周波数が「１（ｋＨｚ）」である正弦波を発生させる発生処理について、図８及び図９に加えて、上述した図２を適宜参照して、詳細に説明する。ここに、図８は、第３実施例に係る信号処理装置によって行われる信号処理において、入出力される、又は生成される各種の信号を示したグラフ（図８（ａ）から図８（ｅ））である。
【００９７】
尚、線形な特性を有する入力信号は、標本化周波数が「５００（ｋＨｚ）」である場合に標本化されると共に、最小値を「０」、最大値を「２５６」とする、８ビットで表現された値を意味する。また、上述した実施例と概ね同様な処理については、同様な符号番号を付し、それらの説明は適宜省略する。
【００９８】
上述した図２に示されるように、第３実施例に係る、信号処理装置１００のＣＰＵの制御下で、線形な特性を有する入力信号を示す入力値が取得される（ステップＳ１１０）。尚、線形な特性を有する入力信号によって、本発明に係る第１信号の他の具体例が構成されている。具体的には、図８（ａ）に示されるように、入力信号は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、線形的に変化して、「０」から「２５６」までの間の値を取る。
【００９９】
次に、ＣＰＵの制御下で、入力信号に対して、ΔΣ変換処理が行われ、中間信号が生成される（ステップＳ１２０）。尚、このΔΣ変換処理の詳細については、後述される。
【０１００】
次に、ＣＰＵの制御下で、ΔΣ変換処理が施され、生成された中間信号に対して、テーブルに基づく信号変換処理が行われる（ステップＳ１３０）。尚、このテーブル変換処理の詳細については、後述される。
【０１０１】
（４−１）  信号処理  −  ΔΣ変換処理  −
ここで、第３実施例に係るΔΣ変換処理に加えてテーブル変換処理の具体例について、図９に加えて上述した図２及び図８を適宜参照して、詳細に説明する。ここに、図９は、第３実施例に係る信号処理装置によって中間信号が生成されるデータの流れを、ビット単位での演算に着目して、図式的に示したデータフロー図（図９（ａ））、及び周波数が「１（ｋＨｚ）」である正弦波を発生させる発生処理に用いるテーブル（図９（ｂ））である。
【０１０２】
図９（ａ）に示されるように、先ず、第３実施例に係る信号処理装置において、８ビットで表現される入力信号が入力された場合、この入力された入力信号と、当該入力信号が、例えば標本化周波数に対応される所定クロックだけ、時間的に遅延された（過去の）入力信号である遅延信号との加算処理（or和演算）が行われる。具体的には、この遅延信号を表現する８ビットのうち上位の４ビットには、「０」が夫々入力されている。従って、入力信号と、遅延信号との和の値の最小値は、８ビットで表現される「００００００００ｂ」（又は、９ビットで表現される「０００００００００ｂ」）である。この最小値は、具体的には、入力信号が「００００００００ｂ」であり、遅延信号が「００００００００ｂ」である場合に算出される。他方、入力信号と、遅延信号との和の値の最大値は、９ビットで表現される「１００００１１１０ｂ」である。この最大値は、具体的には、入力信号が「１１１１１１１１ｂ」であり、遅延信号が「００００１１１１ｂ」である場合に算出される。
【０１０３】
このように、入力信号と、遅延信号との和の値は、９ビットで表現される「０００００００００ｂ」から９ビットで表現される「１００００１１１０ｂ」を取るので、この和の値において、上位の５ビットを中間信号として定義し、生成すると、この中間信号は、次の１７個の値を取ることになる。即ち、中間信号の１７個の値とは、「０００００ｂ」、「００００１ｂ」、「０００１０ｂ」、「０００１１ｂ」、「００１００ｂ」、「００１０１ｂ」、「００１１０ｂ」、「００１１１ｂ」、「０１０００ｂ」、「０１００１ｂ」、「０１０１０ｂ」、「０１０１１ｂ」、「０１１００ｂ」、「０１１０１ｂ」、「０１１１０ｂ」、「０１１１１ｂ」、「１００００ｂ」である。具体的には、図８（ｂ）に示されるように、中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「１６」までの間の値を取る。尚、図８（ｂ）において、各値に含まれる高周波数成分が縞状に示されている。
【０１０４】
次に、これらの中間信号の１７個の値が、図９（ｂ）に示された正弦波の生成処理のためのテーブルによって、夫々変換される。即ち、正弦波の生成処理のためのテーブルによって、中間信号の１７個の値と、正弦波の生成処理後の値（又は正弦波の生成値）とを夫々対応付ける。具体的には、「０００００ｂ」即ち「０」には、θ＝「０π」が対応付けられると共に、正弦波の生成値「０」が対応付けられる。尚、θは、角度を示し、正弦波の生成値「Ｘ」は、次の式（１）に代入されることによって得られる。また、このθは、角速度と時間との積によって規定されてもよい。
【０１０５】
Ｘ  ＝  
１２８×ｓｉｎ｛θ−（π／２）｝  ＋  １２８      ……  式（１）      。
【０１０６】
また、「００００１ｂ」即ち「１」には、θ＝「π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０００１０ｂ」即ち「２」には、θ＝「π／４」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０００１１ｂ」即ち「３」には、θ＝「３π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「００１００ｂ」即ち「４」には、θ＝「π／２」が対応付けられると共に、正弦波の生成値「１２８」が対応付けられる。また、「００１０１ｂ」即ち「５」には、θ＝「５π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「００１１０ｂ」即ち「６」には、θ＝「３π／４」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「００１１１ｂ」即ち「７」には、θ＝「７π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０１０００ｂ」即ち「８」には、θ＝「π」が対応付けられると共に、正弦波の生成値「２５６」が対応付けられる。
【０１０７】
また、「０１００１ｂ」即ち「９」には、θ＝「９π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０１０１０ｂ」即ち「１０」には、θ＝「５π／４」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０１０１１ｂ」即ち「１１」には、θ＝「１１π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０１１００ｂ」即ち「１２」には、θ＝「３π／２」が対応付けられると共に、正弦波の生成値「１２８」が対応付けられる。また、「０１１０１ｂ」即ち「１３」には、θ＝「１３π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０１１１０ｂ」即ち「１４」には、θ＝「７π／４」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「０１１１１ｂ」即ち「１５」には、θ＝「１５π／８」が対応付けられると共に、正弦波の生成値「」が対応付けられる。また、「１００００ｂ」即ち「８」には、θ＝「２π」が対応付けられると共に、正弦波の生成値「０」が対応付けられる。具体的には、図８（ｃ）に示されるように、テーブル変換された中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。尚、図８（ｃ）において、各値に含まれる高周波数成分が縞状に示されている。
【０１０８】
再度、上述した図２へ戻り、続いて、ＣＰＵの制御下で、テーブル変換された中間信号の値に対して、ＬＰＦ処理が行われる（ステップＳ１４０）。具体的には、図８（ｄ）に示されるように、ＬＰＦ処理が行われた中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。尚、図８（ｄ）において、ＬＰＦ処理が行われた中間信号の値は、高周波数成分が除去され滑らかに示されている。
【０１０９】
次に、ＣＰＵの制御下で、ＬＰＦ処理が行われた中間信号の値に対して、ＤＡ変換処理が行われる（ステップＳ１５０）。
【０１１０】
次に、ＣＰＵの制御下で、ＤＡ変換処理が行われた中間信号の値に対して、Ｘ−Ｙ変換処理が行われ、波形データが出力される（ステップＳ１６０）。具体的には、図８（ｅ）に示されるように、Ｘ−Ｙ変換処理が行われた中間信号の値は、時間軸上で、「０」（秒）から「２／１０００」（秒）の間に、「０」から「２５６」までの間の値を取る。尚、第３実施例では、このＸ−Ｙ変換処理を省略してよい。
【０１１１】
（５）  第４実施例  
次に、第４実施例に係る信号処理装置１００の動作原理として、線形な特性を有する入力信号を、例えば「３．５」乗させるなど、非線形化させて、その値を出力させる出力処理について、図１０を適宜参照して、詳細に説明する。ここに、図１０は、第４実施例に係る信号処理装置によって行われる信号処理において、入力信号を示したグラフ（図１０（ａ））、及び、出力信号を示したグラフ（図１０（ｂ））である。尚、図１０（ａ）及び図１０（ｂ）において、縦軸は、電圧を示し、横軸は時間軸を示す。
【０１１２】
図１０（ａ）に示されるように、入力信号として、例えば光ピックアップのスピンドルモーターに印加される電圧値が、「０」から「１．６×１００００」（α×Voltage：但し、αは所定の係数）までの間を、時間軸上の周期を「０．８／１０００」（秒）として、線形的に変化させる場合について考察する。この場合、上述したように入力信号から生成された中間信号に対して、間接的に信号処理、即ち、中間信号を生成するためのΔΣ変換処理を行うことによって、図１０（ｂ）に示されるような、出力信号を、例えば「３．５」乗させるなど、非線形化させて、周期的に出力することが可能である。
【０１１３】
この結果、例えば光ピックアップのスピンドルモーターの回転制御において、印加される電圧値と、半径位置に対応して変化する必要のある回転速度との関係が非線形な特性を有する場合でも、線形的に上昇する電圧値を、非線形的に上昇する電圧値へ変換させることが可能である。従って、半径位置に対応して変化する必要のある回転速度の回転制御において、ゲイン（利得）を半径位置に対応して変化させる必要性を殆ど又は完全になくすことが可能である。以上の結果、例えば光ピックアップのスピンドルモーターの回転制御を、低負荷な演算処理又は算出処理によって、適切且つ簡便に実現することが可能である。
【０１１４】
本発明は、上述した実施例に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う信号処理装置及び方法、並びに制御用のコンピュータプログラムもまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１１５】
【図１】本実施例に係る、信号処理装置１００の基本構成を示したブロック図である。
【図２】本実施例に係る信号処理装置によって行われる信号処理を示したフローチャートである。
【図３】本実施例に係る信号処理装置によって行われる信号処理において、入出力される、又は生成される各種の信号を示したグラフ（図３（ａ）から図３（ｅ））である。
【図４】本実施例に係る信号処理装置によって中間信号が生成されるデータの流れを、ビット単位での演算に着目して、図式的に示したデータフロー図（図４（ａ））、及び２乗処理に用いるテーブル（図４（ｂ））である。
【図５】比較例に係る信号処理装置によって行われる信号処理を示したフローチャートである。
【図６】第２実施例に係る信号処理装置によって行われる信号処理において、入出力される、又は生成される各種の信号を示したグラフ（図６（ａ）から図６（ｅ））である。
【図７】第２実施例に係る信号処理装置によって中間信号が生成されるデータの流れを、ビット単位での演算に着目して、図式的に示したデータフロー図（図７（ａ））、及び２の「ｃ」乗処理に用いるテーブル（図７（ｂ））である。
【図８】第３実施例に係る信号処理装置によって行われる信号処理において、入出力される、又は生成される各種の信号を示したグラフ（図８（ａ）から図８（ｅ））である。
【図９】第３実施例に係る信号処理装置によって中間信号が生成されるデータの流れを、ビット単位での演算に着目して、図式的に示したデータフロー図（図９（ａ））、及び周波数が「１（ｋＨｚ）」である正弦波を発生させる発生処理に用いるテーブル（図９（ｂ））である。
【図１０】第４実施例に係る信号処理装置によって行われる信号処理において、入力信号を示したグラフ（図１０（ａ））、及び、出力信号を示したグラフ（図１０（ｂ））である。
【符号の説明】
【０１１６】
１０      第１取得手段
１１      第２取得手段
１２      置き換え手段
１３      算出手段
１４      生成手段
１５      テーブル変換手段
１６      ＤＡ変換器
１７      ＬＰＦ
５０      制御手段
１００    信号処理装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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