(57)【要約】【課題】従来構造ではソース領域またはドレイン領域とバックゲート領域のｐｎ接合により形成される寄生ダイオードにより、ＭＯＳＦＥＴのオフ時で逆バイアス電圧印加時に逆方向の電流経路が形成される。これを防ぐため、外付けでダイオードを設けており、部品点数の削減や小型化が進まない問題があった。またアバランシェ破壊耐量の向上も望まれていた。【解決手段】バックゲート領域にコンタクトする第１電極層と、ソース領域にコンタクトする第２電極層を個別に設ける。第１電極層と第２電極層は絶縁され、それぞれゲート電極の延在方向と異なる方向に延在する。第１電極層と第２電極層に個別に電位を印加でき、寄生ダイオードによる逆流を防止する制御が行える。またソース領域をはしご状とし、そのソース領域下に高濃度のバックゲート領域を設けることによりアバランシェ破壊耐量の向上に寄与できる。【選択図】    図１
2008112936.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に設けた逆導電型のチャネル領域と、
前記半導体層表面において第１方向に延在するゲート電極と、
前記チャネル領域と前記ゲート電極の間に設けられた絶縁膜と、
前記チャネル領域表面に設けられ前記ゲート電極と隣り合う一導電型のソース領域と、
前記チャネル領域表面に設けられ、前記第１方向に延在する逆導電型のバックゲート領域と、
前記半導体層表面において第２方向に延在する第１電極層と、
前記第１電極層に隣り合い前記半導体層表面において第２方向に延在する第２電極層と、を具備し、
前記ソース領域は、前記ゲート電極に沿って前記第１方向に延在する第１ソース領域と、２つの該第１ソース領域を連結する第２ソース領域とを有し、
前記バックゲート領域は、前記チャネル領域表面に設けられた第１バックゲート領域と、前記チャネル領域内部に埋め込まれた第２バックゲート領域とを有し、
前記第１電極層は前記第１バックゲート領域上に延在し、
前記第２電極層は前記第２ソース領域上に延在することを特徴とする絶縁ゲート型半導
体装置。
【請求項２】
前記チャネル領域を貫通するトレンチを設け、前記ゲート電極は該トレンチ内に埋設されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第１バックゲート領域は前記第１ソース領域間に配置され、前記第２バックゲート領域は前記第２ソース領域下方に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１バックゲート領域は、前記第１電極層とコンタクトすることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２ソース領域は、前記第２電極層とコンタクトすることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第１電極層および前記第２電極層を交互に配置することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記ドレイン領域に接続する第３電極層を有し、前記ゲート電極の非電圧印加時に前記第２電極層および前記第３電極層のうちいずれか一方と前記第１電極層を電気的に接続することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
前記第２電極層および第３電極層のうちいずれか低電位の電極層を前記第１電極層と接続することを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【請求項９】
前記第２電極層および前記第３電極層のうちいずれか高電位の電極層は電源電圧が印加されることを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記第１方向および前記第２方向は直交することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、寄生ダイオードによるオフ時の逆方向電流を防止し、アバランシェ破壊耐量を向上させた絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
図８に、従来の絶縁ゲート型半導体装置の一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴ１００を示す。図８（Ａ）は平面図であり図８（Ｂ）は、図８（Ａ）のｆ−ｆ線断面図である。尚、図８（Ａ）では層間絶縁膜を省略し、ソース電極を破線で示す。
【０００３】
図８（Ａ）の如く、基板表面においてトレンチ４４はストライプ状に形成され、トレンチ４４に隣接してソース領域４８およびバックゲート領域４９が配置される。トレンチ４４、ソース領域４８、バックゲート領域４９は同一の方向に延在する。
【０００４】
図８（Ｂ）の如く、ｎチャネル型のＭＯＳＦＥＴ１００は、ｎ＋型シリコン半導体基板４１ａの上にｎ型半導体層４１ｂを設けてドレイン領域４１とし、その上にｐ型不純物領域のチャネル領域４３を設ける。チャネル領域４３からｎ型半導体層４１ｂまで到達するトレンチ４４を設け、トレンチ４４の内壁をゲート酸化膜４５で被膜し、トレンチ４４にゲート電極４６を埋設する。
【０００５】
トレンチ４４に隣接したチャネル領域４３表面にはｎ型（ｎ＋型）不純物領域であるソース領域４８が形成され、隣り合う２つのセルのソース領域４８間のチャネル領域４３表面にはｐ型（ｐ＋型）不純物領域であるバックゲート領域４９が形成される。トレンチ４４上は層間絶縁膜５０で覆い、ソース領域４８およびバックゲート領域４９とコンタクトするソース電極５１を設ける。また、基板裏面にはドレイン電極５２を設ける。
【特許文献１】特開２００２−１１８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９は、図８に示すＭＯＳＦＥＴ１００を用いた回路の一例を示す回路図である。ＭＯＳＦＥＴ１００は、例えば一方のｎ型不純物領域（例えばドレイン領域４１）に電源電圧ＶＤＤを印加し、バックゲート領域４９および他方のｎ型不純物領域（例えばソース領域４８）をショートして使用する場合がある。
【０００７】
具体的には図９（Ａ）の如く、ＭＯＳＦＥＴ１００の一端が負荷Ｌｏの一端に、他端が二次電池２１を介して負荷Ｌｏの他端に接続し、二次電池２１の充電時にはＭＯＳＦＥＴ１００の両端がそれぞれ外部電源ＤＣの両端に接続するような場合である。
【０００８】
このような構成では、一方のｎ型のドレインＤとｐ型のバックゲートＢＧによってｐｎ接合の寄生ダイオードＤｐが形成される。(図９（Ｂ）)。そして二次電池２１の充電時にはＭＯＳＦＥＴ１００のオン状態で矢印α方向に電流経路が形成される。一方、二次電池２１の放電時にはＭＯＳＦＥＴ１００のオフ状態で逆バイアスが印加（ソースＳに電源電圧（二次電池２１の電圧）ＶＤＤが印加）された場合、負荷ＬｏからソースＳおよび寄生ダイオードＤｐを介してドレインＤに（矢印β方向に）電流が流れる。すなわち、ＭＯＳＦＥＴ１００がオフ状態であっても、逆方向の電流（以下逆流電流）が流れてしまう（図９（Ａ）参照）。尚、図示は省略するが、ソースＳとバックゲートＢＧのｐｎ接合によっても寄生ダイオードは形成されるが、図８（Ｂ）において同電位であるので動作はしない。
【０００９】
この逆流電流を止めたい場合に、図９（Ｃ）の如くＭＯＳＦＥＴ１００のソースＳおよびバックゲートＢＧと、逆バイアス時にソースＳに印加される電源電圧ＶＤＤとの間に、逆流防止用のダイオードＤｉを設ける。ダイオードＤｉを寄生ダイオードＤｐと逆方向に設けることにより負荷Ｌｏからの逆流電流を止めることができる。
【００１０】
しかし、この場合のダイオードＤｉは、ＭＯＳＦＥＴ１００に外付けで設ける必要が有り、ダイオードＤｉによる電圧損失が生じる上、部品点数が増加し、装置の小型化が進まない問題があった。
【００１１】
また、上記の如く誘導性の負荷（いわゆるＬ負荷）の電流を遮断しようとすると、インダクタンスに蓄えられていたエネルギーのためＭＯＳＦＥＴ１００に係る電圧は上昇し、電源電圧ＶＤＤ以上になる場合もある。この過電圧ストレスは、ＭＯＳＦＥＴ１００にとって破壊の原因となるため、この破壊耐量（アバランシェ破壊耐量）の向上が要求されている。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に設けた逆導電型のチャネル領域と、前記半導体層表面において第１方向に延在するゲート電極と、前記チャネル領域と前記ゲート電極の間に設けられた絶縁膜と、前記チャネル領域表面に設けられ前記ゲート電極と隣り合う一導電型のソース領域と、前記チャネル領域表面に設けられ、前記第１方向に延在する逆導電型のバックゲート領域と、前記半導体層表面において第２方向に延在する第１電極層と、前記第１電極層に隣り合い前記半導体層表面において第２方向に延在する第２電極層と、を具備し、前記ソース領域は、前記ゲート電極に沿って前記第１方向に延在する第１ソース領域と、２つの該第１ソース領域を連結する第２ソース領域とを有し、前記バックゲート領域は、前記チャネル領域表面に設けられた第１バックゲート領域と、前記チャネル領域内部に埋め込まれた第２バックゲート領域とを有し、前記第１電極層は前記第１バックゲート領域上に延在し、前記第２電極層は前記第２ソース領域上に延在することにより解決するものである。
【発明の効果】
【００１３】
本実施形態によれば、第１に、バックゲート領域とソース領域にそれぞれ接続する第１電極層および第２電極層を設け、これらと、ドレイン領域に接続する第３電極層との接続が個別に制御可能な構成とすることにより、ＭＯＳＦＥＴのオフ状態で逆方向バイアスが印加された際に流れる逆流電流を止めることができる。つまり外付けのダイオードが不要となるので、部品点数の削減や、装置の小型化が可能となる。
【００１４】
第２に、ゲート電極をストライプ状に形成しソース領域を梯子状に形成して、バックゲート領域をソース領域直下にも配置する。これにより、部分的にアバランシェ破壊に弱い領域が無くなるので、装置全体としてアバランシェ耐量が向上する。
【００１５】
また、ソース領域をはしご状に形成するので、ゲート電極に沿った第１ソース領域をエミッタバラスト抵抗として利用できる。これにより、ＭＯＳＦＥＴでは不均一動作による二次降伏を防止できる。またバイポーラトランジスタであるＩＧＢＴの場合も二次降伏を防止できる。
【００１６】
これにより、二次降伏も含めてアバランシェ破壊耐量を向上させることができるので、誘導性の負荷（いわゆるＬ負荷）の電流を遮断し、インダクタンスに蓄えられていたエネルギーのためＭＯＳＦＥＴに係る電圧は上昇した場合であっても、過電圧ストレスによる素子の破壊を防止することができる。
【発明を実施するための最良の形態】
【００１７】
図１から図７を参照し、本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に説明する。
【００１８】
図１は、第１の実施形態のＭＯＳＦＥＴの構造を示す図である。図１（Ａ）はＭＯＳＦＥＴ３０の平面図であり、層間絶縁膜を省略している。また、図１（Ｂ）は、ＭＯＳＦＥＴ３０の斜視図である。
【００１９】
ＭＯＳＦＥＴ３０は、半導体基板１ａと、半導体層１ｂと、チャネル領域４と、ゲート電極１３と、第１ソース領域１５ａと第２ソース領域１５ｂと、第１バックゲート領域１４ａと、第２バックゲート領域１４ｂを有する。
【００２０】
トレンチ７は、平面パターンにおいて第１方向（Ｙ方向）に延在するストライプ状に設けられる。トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。  
【００２１】
チャネル領域４表面には、高濃度のｎ型不純物領域であるソース領域１５が設けられる。ソース領域１５は、第１ソース領域１５ａと第２ソース領域１５ｂを有する。第１ソース領域１５ａはトレンチ７およびゲート電極１３に沿って第１方向に延在しストライプ状に配置される。また第２ソース領域１５ｂは、第１ソース領域１５ａと直交する第２方向に延在し、バックゲート領域１４の両側に配置される２つの第１ソース領域１５ａを連結する。また第２ソース領域１５ｂは、第１ソース領域１５ａの延在方向において複数箇所に配置される。つまり、ゲート電極１３はストライプ状のパターンを有し、ソース領域１５ははしご状のパターンを有する。
【００２２】
バックゲート領域１４は、第１ソース領域１５ａおよびゲート電極１３と平行に配置され、第１方向に延在する高濃度のｐ型不純物領域である。バックゲート領域１４は第１バックゲート領域１４ａおよび第２バックゲート領域１４ｂを有する。第１バックゲート領域１４ａは、はしご状のソース領域１５が配置されないチャネル領域４表面に設けられる。一方第２バックゲート領域１４ｂは、平面パターンにおいて第２ソース領域１５ｂと一部が重畳して設けられる。
【００２３】
第１電極層１８および第２電極層１９は、第１方向に直交する第２方向（Ｘ方向）に延在し、平面パターンにおいて交互に配置される。第１電極層１８および第２電極層１９は互いに所定の距離で離間して、これらの表面に設けられる表面保護膜（不図示）により絶縁される。尚、図１（Ｂ）では、第１電極層１８および第２電極層１９の配置パターンを概略で示しているが、これらは実際にはチャネル領域３表面に突出した層間絶縁膜１６の周囲を被覆して設けられ、層間絶縁膜１６の間に露出したバックゲート領域１４およびソース領域１５とコンタクトする（図２参照）。
【００２４】
図２は、ＭＯＳＦＥＴ３０の断面図を示しており、図２（Ａ）は図１のａ−ａ線断面図、図２（Ｂ）は図１のｂ−ｂ線断面図である。
【００２５】
ｎ＋型シリコン半導体基板１ａの上にｎ−型半導体層（例えばｎ−型エピタキシャル層）１ｂを積層するなどしてドレイン領域１を設ける。ｎ−型半導体層１ｂ表面にはｐ型のチャネル領域４が設けられる。チャネル領域４は、例えばイオン注入及び拡散によりｎ−型半導体層１ｂ表面に設けられたｐ型不純物領域である。トレンチ７は、チャネル領域４を貫通しｎ−型半導体層１ｂまで到達して設けられる。
【００２６】
図２（Ａ）の如く、図１のａ−ａ線断面においては、トレンチ７に隣接したチャネル領域４表面に第１ソース領域１５ａが設けられ、隣り合う２つの第１ソース領域１５a間のチャネル領域４表面には第１バックゲート領域１４ａが配置され、チャネル領域４表面に露出する。
【００２７】
ゲート電極１３上を覆う層間絶縁膜１６は第１ソース領域１５ａ上も被覆する。第１バックゲート領域１４ａは、層間絶縁膜１６間のコンタクトホールＣＨを介して、この上に設けられた第１電極層（バックゲート電極）１８とコンタクトする。
【００２８】
一方図２（Ｂ）の如く、図１のｂ−ｂ線断面においては、第２ソース領域１５ｂが、隣り合う２つの第１ソース領域１５ａを連結し、層間絶縁膜１６間のコンタクトホールＣＨに露出する。第２ソース領域１５ｂ下方には第２バックゲート領域１４ｂが配置される。
【００２９】
第２バックゲート領域１４ｂはチャネル領域４内に埋め込まれており、チャネル領域４表面に露出することはない。第２バックゲート領域１４ｂを構成する不純物はチャネル領域４表面にも存在するが、チャネル領域４表面の第２ソース領域１５ｂの不純物濃度が高いために相殺されており、第２バックゲート領域１４ｂは第２ソース領域１５ｂ下方のチャネル領域４内に埋め込まれた状態で存在している。
【００３０】
より詳細には、第１バックゲート領域１４ａと第２バックゲート領域１４ｂは、層間絶縁膜１６をマスクとして全面にｐ型不純物をイオン注入することにより形成される。
【００３１】
すなわち、バックゲート領域１４は、イオン注入（例えばボロン（Ｂ））によりチャネル領域４表面から１μｍ程度の深さにピークが位置するようにイオン注入される。その後熱処理により上下に拡散し、第１バックゲート領域１４ａはチャネル領域４表面に露出する。一方第２バックゲート領域１４ｂも同様に拡散するが、第２バックゲート領域１４ｂ上には高濃度の第２ソース領域１５ｂが配置されている。従って実際には第２バックゲート領域１４ｂを構成する不純物の一部はチャネル領域４表面に達しているが、第２ソース領域１５ｂにより相殺され、実質的には第２バックゲート領域１４ｂは第２ソース領域１５ｂ下方のチャネル領域４内に埋め込まれた状態で位置する。
【００３２】
また、ソース領域１５を、投影飛程距離Ｒｐが浅く且つ拡散係数が低いイオン（例えばヒ素（Ａｓ））で形成する。これにより、ソース領域１５が熱処理の影響を受けてさらに拡散した場合であっても浅い拡散層を維持できる。バックゲート領域１４は１００ＫｅＶ以上のイオン注入である。従って投影飛程距離Ｒｐがソース領域１５の不純物より長くなるため、その差により図２（Ｂ）の如く第２ソース領域１５ｂ下方に第２バックゲート領域１４ｂを位置させることができる。
【００３３】
従来では選択的にバックゲート領域を形成するため、マスクが必要であったが、本実施形態によればバックゲート領域の形成用のマスクが不要となる。従って１枚分のマスク合わせの精度に余裕ができ、セル密度を向上させることができる。
【００３４】
第２ソース領域１５ｂは、層間絶縁膜１６間に設けられたコンタクトホールＣＨを介して、この上に設けられた第２電極層（ソース電極）１９とコンタクトする。
【００３５】
ｎ＋型半導体基板１ａ裏面には、金属蒸着等により、第３電極層（ドレイン電極）２０が設けられる。
【００３６】
本実施形態では、基板の一主面に、バックゲート領域１４およびソース領域１５にそれぞれ接続する第１電極層１８および第２電極層１９を設ける。これにより、第１電極層１８および第２電極層１９と、基板の他の主面に設けた第３電極層２０との接続の切り換えが可能な構成となる。これにより、外付けのダイオードを別途設けることなく逆流電流を防止することができる。
【００３７】
以下これについて図３から図５を参照して説明する。図３は、本実施形態のＭＯＳＦＥＴ３０を採用した回路の一例を示す回路図であり、図４はＭＯＳＦＥＴ３０がオン状態の場合を示す概要図、図５はＭＯＳＦＥＴ３０がオフ状態の場合を示す概要図である。
【００３８】
ＭＯＳＦＥＴ３０は、例えば一方のｎ型不純物領域（例えばドレイン領域１）およびバックゲート領域１４に電源電圧ＶＤＤを印加して使用する場合がある。
【００３９】
具体的には図３の如く、ＭＯＳＦＥＴ３０はドレインＤに電源電圧ＶＤＤ、ソースＳに接地電圧ＧＮＤが印加され、一端（ソースＳ）が負荷Ｌｏの一端に、他端（ドレインＤ）が二次電池２１を介して負荷Ｌｏの他端に接続したような場合である。また、この回路では二次電池２１の充電時にはＭＯＳＦＥＴ３０のソースＳが外部電源ＤＣの一端（−）に、またドレインＤが二次電池２１を介して外部電源ＤＣの他端（＋）に接続する。
【００４０】
ＭＯＳＦＥＴ３０のゲートＧは、制御回路２４に接続する。充電時に、制御回路２４がゲートＧに制御信号を印加してＭＯＳＦＥＴ３０がオン状態となると、所定の方向（矢印α方向）に電流経路が形成される。
【００４１】
一方、放電時に、ＭＯＳＦＥＴ３０がオフ状態でＭＯＳＦＥＴ３０に逆バイアス電圧が印加されると、バックゲートＢＧに接続する電極の接続関係を制御し、ＭＯＳＦＥＴ３０の寄生ダイオードによる逆流電流（矢印β方向）を遮断する。
【００４２】
図４および図５を参照し、より詳細に説明する。図４は充電時（ＭＯＳＦＥＴ３０のオン状態）に矢印α方向に電流経路を形成する場合の電極の制御を示す概略図であり、図５は、放電時（ＭＯＳＦＥＴ３０のオフ状態）の場合の電極の制御を示す概略図である。尚、図４および図５は図１（Ｂ）のｃ−ｃ線断面に相当する概要図である。
【００４３】
図４および図３を参照して、オン状態の場合には矢印α方向に電流経路が形成されるが、このとき、制御回路２４はソースＳとバックゲートＢＧをショートさせる。すなわち、第１電極層１８と第２電極層１９とを接続する。これにより、第３電極層２０（ドレインＤ）に外部電源ＤＣの電位ＶＤＤが印加される。また、第１電極層１８（バックゲートＢＧ）と第２電極層１９（ソースＳ）が接地され、バックゲートＢＧに印加する電位が安定する。
【００４４】
一方、図５の如く、ＭＯＳＦＥＴ３０がオフ状態で更にＭＯＳＦＥＴ３０に逆バイアス電圧が印加された状態の場合には、制御回路２４によってドレインＤとバックゲートＢＧをショートさせる。つまり、第３電極層２０（ドレインＤ）と第１電極層１８（バックゲートＢＧ）に接地電圧ＧＮＤを印加し、第２電極層１５（ソースＳ）に二次電池２１の電源電位ＶＤＤを印加する。
【００４５】
ＭＯＳＦＥＴ３０のオフ状態では、バックゲート領域１４とソース領域１５によるｐｎ接合の寄生ダイオードＤｐ１と、バックゲート領域１４とドレイン領域１によるｐｎ接合の寄生ダイオードＤｐ２が形成される。
【００４６】
しかし、バックゲートＢＧとドレインＤをショートさせることにより、寄生ダイオードＤｐ２は動作せず、また、逆バイアス時にはソースＳは電源電位ＶＤＤであるので寄生ダイオードＤｐ１は逆バイアス状態となる。すなわち、寄生ダイオードＤｐ１による電流経路が遮断されるので、矢印β方向の逆流電流を防止できる（図３参照）。
【００４７】
更に、本実施形態ではソース領域１５およびバックゲート領域１４のパターンにより、アバランシェ破壊耐量の向上に有利である。以下これについて説明する。
【００４８】
本実施形態では、図１のａ−ａ線断面においては、チャネル領域４表面に第１バックゲート領域１４ａが配置される（図２（Ａ））。また図１のｂ−ｂ線断面図においては、第２ソース領域１５ｂの下方に第２バックゲート領域１４ｂが配置される（図２（Ｂ））。
【００４９】
つまり、ソース領域１５直下で不純物濃度が比較的低いチャネル領域４に、バックゲート領域１４が配置されるため、不純物濃度の高いソース領域と不純物濃度の低いチャネル領域４による電圧降下の発生を抑制でき、寄生バイポーラ動作によるアバランシェ破壊を回避できる。
【００５０】
また、ソース領域１５（第１ソース領域１５ａおよび第２ソース領域１５ｂ）ははしご状に形成されており、第２ソース領域１５ｂが第２電極層（ソース電極）１９とコンタクトする。つまり、第２電極層１９と直接コンタクトしない第１ソース領域１５ａは抵抗成分となるが、これによりトランジスタにおいてエミッタバラスト抵抗を付加した構造が実現する。
【００５１】
ＭＯＳＦＥＴの寄生バイポーラ動作や、ＩＧＢＴ等のバイポーラトランジスタは、正の温度係数を有する。このため、各セルにかかるバイアスのばらつきによりわずかな温度上昇があると不均一動作による二次降伏が発生する。
【００５２】
このような場合に、負の温度係数を有するエミッタバラスト抵抗を各セルに接続すると、二次降伏の発生を防止できる。つまり、本実施形態では第１ソース領域１５ａにより、エミッタバラスト抵抗を各セルに接続したこととなり、各セルにかかるバイアスがばらつく場合でも温度補償が可能となり、二次破壊を防止することができる。
【００５３】
以上説明したように、本実施形態では、寄生バイポーラ動作や温度上昇による二次破壊を防止することにより、アバランシェ破壊耐量を向上させることができる。従って、インダクタンスに蓄えられていたエネルギーのためＭＯＳＦＥＴに過電圧ストレスが係る場合があっても、ＭＯＳＦＥＴの破壊を防ぐことができる。
【００５４】
図６及び図７は、本発明の第２の実施形態を示す図である。本実施形態の絶縁ゲート型半導体装置は、トレンチ構造の絶縁ゲート型半導体装置に限らず、ゲート電極１３がｎ−型半導体層１ｂ上に設けられ、電流経路が基板深さ方向に形成される、いわゆる縦型プレーナー構造の絶縁ゲート型半導体装置であっても同様に実現できる。以下、縦型プレーナ構造のｎチャネル型ＭＯＳＦＥＴを例に説明する。
【００５５】
図６および図７は、縦型プレーナ構造のＭＯＳＦＥＴを示す図である。図６が平面図であり、図７（Ａ）は図６のｄ−ｄ線断面図、図７（Ｂ）が図６のｅ−ｅ線断面図である。
【００５６】
プレーナ構造のＭＯＳＦＥＴ４０は、チャネル領域４表面をゲート酸化膜１１で被膜し、ゲート酸化膜１１上にポリシリコンよりなるゲート電極１３を設ける。ゲート電極１３は図６の如く平面パターンにおいて第１方向（Ｙ方向）に延在するストライプ状に形成される。  
【００５７】
チャネル領域４表面でゲート電極１３と隣り合う位置に、高濃度のｎ型不純物領域であるソース領域１５が設けられる。ソース領域１５は、第１ソース領域１５ａと第２ソース領域１５ｂを有する。バックゲート領域１４は、第１ソース領域１５ａおよびゲート電極１３と平行に配置される高濃度のｐ型不純物領域である。バックゲート領域１４はチャネル領域４表面に設けられた第１バックゲート領域１４ａと、チャネル領域４内部に埋め込まれた第２バックゲート領域１４ｂを有する。
【００５８】
つまり、図６のｄ−ｄ線断面においては、図７（Ａ）の如くゲート電極１３に隣り合うチャネル領域４表面に第１ソース領域１５ａが設けられ、隣り合う２つの第１ソース領域１５ａ間のチャネル領域４表面には第１バックゲート領域１４ａが配置され、チャネル領域４表面に露出する。
【００５９】
ゲート電極１３上を覆う層間絶縁膜１６は第１ソース領域１５ａまで被覆する。すなわち表面に設けられた第１電極層１８は第２方向（Ｘ方向）に延在し、層間絶縁膜１６間のコンタクトホールＣＨを介して第１バックゲート領域１４ａとのみコンタクトする。
【００６０】
一方、図６のｅ−ｅ線断面においては、図７（Ｂ）の如く、第２ソース領域１５ｂが、隣り合う２つの第１ソース領域１５ａを連結し、層間絶縁膜１６間のコンタクトホールＣＨに露出する。第２ソース領域１５ｂ下方に第２バックゲート領域１４ｂが配置される。第２バックゲート領域１４ｂはチャネル領域４内に埋め込まれており、チャネル領域４表面に露出することはない。
【００６１】
ゲート電極１３上を覆う層間絶縁膜１６は第１ソース領域１５ａまで被覆する。すなわち表面に設けられた第２電極層１９は第２方向（Ｘ方向）に延在し、層間絶縁膜１６間のコンタクトホールＣＨを介して第２ソース領域１５ｂとのみコンタクトする。
【００６２】
第１ソース領域１５ａ、第２ソース領域１５ｂおよび第１バックゲート領域１４ａ、第２バックゲート領域１４ｂのパターンや、第１〜第３電極層の制御（接続）方法等、これ以外の構成は第１実施形態と同様であるので説明は省略する。
【００６３】
以上、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型のＭＯＳＦＥＴにも適用できる。また一導電型半導体基板の下層に逆導電型半導体層を設け、バイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であっても同様に実施できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）斜視図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する回路図である。
【図４】本発明の絶縁ゲート型半導体装置を説明する概要図である。
【図５】本発明の絶縁ゲート型半導体装置を説明する概要図である。
【図６】本発明の絶縁ゲート型半導体装置を説明する平面図である。
【図７】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図８】従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図９】従来の絶縁ゲート型半導体装置を説明する回路図である。
【符号の説明】
【００６５】
１ａ      ｎ＋型シリコン半導体基板
１ｂ      ｎ−型半導体層
１        ドレイン領域  
４        チャネル領域
７        トレンチ
１１      ゲート絶縁膜
１３      ゲート電極
１４      バックゲート領域
１４ａ    第１バックゲート領域
１４ｂ    第２バックゲート領域
１５      ソース領域
１５ａ    第１ソース領域
１５ｂ    第２ソース領域
１６      層間絶縁膜
１８      第１電極層（バックゲート電極）
１９      第２電極層（ソース電極）
２０      第３電極層（ドレイン電極）
２１      二次電池
２４      制御回路
３０      ＭＯＳＦＥＴ
４０      ＭＯＳＦＥＴ
４１      ドレイン領域
４１ａ    ｎ＋型シリコン半導体基板
４１ｂ    ｎ−型半導体層
４３    チャネル領域
４４    トレンチ
４５    ゲート酸化膜
４６    ゲート電極
４８    ソース領域
４９    バックゲート領域
５０    層間絶縁膜
５１    ソース電極
５２    ドレイン電極
１００  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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