(57)【要約】【課題】複数のＡＤ変換器を搭載した場合、回路面積が増大してしまう。【解決手段】ＡＤ変換システム１００は、複数チャネルの入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、それぞれデジタル信号に変換する。第１ＡＤ変換部１０は、初回の変換処理を行う。第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０は、第１ＡＤ変換部１０により変換されたビットより下位の残りのビットを、複数回に分けて変換する。第１ＡＤ変換部１０は、第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０により共有される。【選択図】図１
2008263318.tif 000002
【特許請求の範囲】
【請求項１】
複数チャネルの入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、それぞれデジタル信号に変換するアナログデジタル変換システムであって、
初回の変換処理を行う第１アナログデジタル変換部と、
前記第１アナログデジタル変換部により変換されたビットより下位の残りのビットを、複数回に分けて変換する第２アナログデジタル変換部と、を備え、
前記第２アナログデジタル変換部は、複数、設けられ、
前記第１アナログデジタル変換部は、前記第２アナログデジタル変換部の数より少ない数、設けられ、前記複数の第２アナログデジタル変換部により共有されることを特徴とするアナログデジタル変換システム。
【請求項２】
前記第２アナログデジタル変換部は、
前記第１アナログデジタル変換部から入力されるアナログ信号をサンプルし、所定ビット数のデジタル値に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路と並列に前記アナログ信号をサンプルして保持する第１増幅回路と、
前記第１増幅回路の出力アナログ信号と、前記アナログデジタル変換回路で変換されたデジタル値に対応するアナログ信号との差分を所定の増幅率で増幅する第２増幅回路と、を有し、
前記第２増幅回路は、増幅した信号を、前記アナログデジタル変換回路および前記第１増幅回路に並列にフィードバックすることを特徴とする請求項１に記載のアナログデジタル変換システム。
【請求項３】
前記第１アナログデジタル変換部は、前記複数の第２アナログデジタル変換部により時分割に共有されることを特徴とする請求項１または２に記載のアナログデジタル変換システム。
【請求項４】
前記複数チャネルのうち有効にすべきチャネルを、外部信号により決定する制御部をさらに備え、
前記制御部は、前記外部信号により指示されたチャネルに対応する第２アナログデジタル変換部に、前記第１アナログデジタル変換部の出力信号が入力されるよう経路を切り換えることを特徴とする請求項１または２に記載のアナログデジタル変換システム。
【請求項５】
前記複数の第２アナログデジタル変換部のうち、少なくとも一つの第２アナログデジタル変換部は、他の第２アナログデジタル変換部と異なるビット数を変換することを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換システム。
【請求項６】
前記複数の第２アナログデジタル変換部のうち、少なくとも一つの第２アナログデジタル変換部の回路サイズは、他の第２アナログデジタル変換部と異なることを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数チャネルの入力アナログ信号を処理するアナログデジタル変換システムに関する。
【背景技術】
【０００２】
デジタルスチルカメラ、デジタルビデオカメラおよび携帯電話などの電子機器の高度化にともない、そのような電子機器に搭載されるＬＳＩ（Large Scale Integration）の面積削減の要請が強まっている。とくに、微細化による面積削減が難しいアナログ回路の代表的存在であるＡＤ（Analog Digital）変換器の回路面積を削減することは、ＬＳＩ全体の面積削減に効果的である。
【０００３】
特許文献１は、サイクリック型のＡＤ変換回路の一例を開示する。
【特許文献１】特開平１１−１４５８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高度な電子機器は、複数チャネルのアナログ信号を処理することが必要な場合が多く、それに対応して複数のＡＤ変換器を搭載した場合、ＡＤ変換器単体だけの面積削減では不十分な場合があった。
【０００５】
本発明はこうした状況に鑑みなされたものであり、複数チャネルのアナログ信号を処理するアナログデジタル変換システムの回路面積を低減することができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のある態様のアナログデジタル変換システムは、複数チャネルの入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、それぞれデジタル信号に変換するアナログデジタル変換システムであって、初回の変換処理を行う第１アナログデジタル変換部と、第１アナログデジタル変換部により変換されたビットより下位の残りのビットを、複数回に分けて変換する第２アナログデジタル変換部と、を備える。第２アナログデジタル変換部は、複数、設けられ、第１アナログデジタル変換部は、第２アナログデジタル変換部の数より少ない数、設けられ、複数の第２アナログデジタル変換部により共有される。
【発明の効果】
【０００７】
本発明によれば、複数チャネルのアナログ信号を処理するアナログデジタル変換システムの回路面積を低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【０００９】
本発明の実施の形態は、一つの半導体集積基板上に複数のＡＤ変換器を搭載し、複数チャネルのアナログ信号をデジタル信号にそれぞれ変換するものである。
図１は、実施の形態１に係るＡＤ変換システム１００を示す。このＡＤ変換システム１００は、三つの第１ＡＤ変換器〜第３ＡＤ変換器を搭載し、三チャネルのアナログ信号Ｖｉｎ１〜Ｖｉｎ３をそれぞれ１０ビットのデジタル信号に変換する。
【００１０】
当該ＡＤ変換システム１００は、デジタルスチルカメラやデジタルビデオカメラ、受信機などに使用される。たとえば、前者では、ＣＣＤ（Charge Coupled Devices）センサやＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサなどの撮像素子の出力信号、および手振れ検出用の加速度センサなどのセンサ素子の出力信号を並列に処理することができる。後者では、複数のアンテナからダイバシティ方式で受信した複数チャネルの信号を並列に処理することができる。
【００１１】
ＡＤ変換システム１００は、第１ＡＤ変換部１０、第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０を備える。第１ＡＤ変換部１０は、三つのＡＤ変換器で共有される。すなわち、第１ＡＤ変換器は第１ＡＤ変換部１０および第２ＡＤ変換部２０で構成され、第２ＡＤ変換器は第１ＡＤ変換部１０および第３ＡＤ変換部３０で構成され、および第３ＡＤ変換器は第１ＡＤ変換部１０および第４ＡＤ変換部４０で構成される。
【００１２】
それぞれのＡＤ変換器は、非サイクリック型の前段のＡＤ変換部１０で上位４ビットを変換し、サイクリック型の後段の第２ＡＤ変換部２０、第３ＡＤ変換部３０または第４ＡＤ変換部４０で下位６ビットを変換する。後段の第２ＡＤ変換部２０、第３ＡＤ変換部３０または第４ＡＤ変換部４０は、１回の変換処理につき２ビットを変換し、３回の変換処理を繰り返すことにより計６ビットを変換する。
【００１３】
以下、具体的な構成について説明する。第１ＡＤ変換部１０の前段に、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３が並列に設けられる。第１入力アナログ信号Ｖｉｎ１は第１スイッチＳＷ１を介して、第２入力アナログ信号Ｖｉｎ２は第２スイッチＳＷ２を介して、および第３入力アナログ信号Ｖｉｎ３は第３スイッチＳＷ３を介して、それぞれ第１ＡＤ変換部１０に入力される。第１ＡＤ変換部１０は時分割に共有されるため、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３のうち、一つがオンに、他の二つがオフに制御される。
【００１４】
第１ＡＤ変換部１０は、第１ＡＤ変換回路１２、第１ＤＡ変換回路１４および第１減算増幅回路１８を備える。第１減算増幅回路１８は、第１減算回路１５および第１増幅回路１６の機能を兼ねる。以下、第１スイッチＳＷ１がオン、第２スイッチＳＷ２および第３スイッチＳＷ３がオフ状態で、第１入力アナログ信号Ｖｉｎ１が第１ＡＤ変換部１０に入力される例を説明する。
【００１５】
第１減算増幅回路１８および第１ＡＤ変換回路１２は、第１入力アナログ信号Ｖｉｎ１をそれぞれサンプリングする。第１ＡＤ変換回路１２にはフラッシュ型が採用される。第１ＡＤ変換回路１２の分解能、すなわち変換ビット数はここでは４ビットである。第１ＡＤ変換回路１２は、サンプリングした第１入力アナログ信号Ｖｉｎ１をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１４に出力する。
【００１６】
第１ＤＡ変換回路１４には電荷転送型が採用される。第１ＤＡ変換回路１４は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１減算増幅回路１８は、入力容量が入力端子に接続され、および帰還容量が入力端子と出力端子との間の経路に接続されたスイッチトキャパシタ型オペアンプを備える。入力容量は、第１ＤＡ変換回路１４に含まれる容量と共用されてもよい。第１減算増幅回路１８は、第１入力アナログ信号Ｖｉｎ１と、第１ＤＡ変換回路１４の出力アナログ信号との差分を増幅する。ここでは、サンプリングした第１入力アナログ信号Ｖｉｎ１と、第１ＤＡ変換回路１４の出力アナログ信号との差分を４倍に増幅する。
【００１７】
ここで、４倍に増幅するのは、つぎに変換されるべき後段の第２ＡＤ変換回路２２、第３ＡＤ変換回路３２または第４ＡＤ変換回路４２の変換ビット数が２ビットであるためである。かりに、３ビット変換するように設計した場合、第１減算増幅回路１８は、上記差分を８倍に増幅する必要がある。
【００１８】
なお、第１入力アナログ信号Ｖｉｎ１が第１ＡＤ変換部１０に入力される例を説明したが、第２入力アナログ信号Ｖｉｎ２または第３入力アナログ信号Ｖｉｎ３が入力される場合も同様に処理することができる。
【００１９】
各チャネルの出力デジタル信号（Ｄ９〜Ｄ６）は、各チャネル共通の出力信号線から後段の信号処理系に出力されるが、当該信号処理系は、第１スイッチＳＷ１〜第３スイッチＳＷ３の切り換え情報を利用して、上記出力信号線から受け取る信号をチャネルごとに分離することができる。なお、各チャネルの出力デジタル信号（Ｄ９〜Ｄ６）の出力経路を個別に設け、それらを切り換える構成も可能である。
【００２０】
第２ＡＤ変換部２０は、第４スイッチＳＷ４、第５スイッチＳＷ５、第２増幅回路２１、第２ＡＤ変換回路２２、第２ＤＡ変換回路２４および第２減算増幅回路２８を含み、第１入力アナログ信号Ｖｉｎ１の下位６ビットを変換する。第２減算増幅回路２８は、第２減算回路２５および第３増幅回路２６の機能を兼ねる。第３ＡＤ変換部３０は、第６スイッチＳＷ６、第７スイッチＳＷ７、第４増幅回路３１、第３ＡＤ変換回路３２、第３ＤＡ変換回路３４および第３減算増幅回路３８を含み、第２入力アナログ信号Ｖｉｎ２の下位６ビットを変換する。第３減算増幅回路３８は第３減算回路３５および第５増幅回路３６の機能を兼ねる。同様に、第４ＡＤ変換部４０は、第８スイッチＳＷ８、第９スイッチＳＷ９、第６増幅回路４１、第４ＡＤ変換回路４２、第４ＤＡ変換回路４４および第４減算増幅回路４８を含み、第３入力アナログ信号Ｖｉｎ３の下位６ビットを変換する。第４減算増幅回路４８は第４減算回路４５および第７増幅回路４６の機能を兼ねる。
【００２１】
第２ＡＤ変換部２０は、第４スイッチＳＷ４がオン状態および第５スイッチＳＷ５がオフ状態で、第１入力アナログ信号Ｖｉｎ１からその上位４ビット成分が減算されたアナログ信号を前段の第１ＡＤ変換部１０から受ける。第２増幅回路２１および第２ＡＤ変換回路２２は、当該アナログ信号をそれぞれサンプリングする。
【００２２】
ここで、第２増幅回路２１の増幅率は１倍であり、第２増幅回路２１はサンプル＆ホールド回路として機能する。第２増幅回路２１は、サンプリングしたアナログ信号を所定の期間保持し、第２減算増幅回路２８に出力する。
【００２３】
第２ＡＤ変換回路２２にはフラッシュ型が採用される。第２ＡＤ変換回路２２の分解能、すなわち変換ビット数はここでは２ビットである。第２ＡＤ変換回路２２は、サンプリングしたアナログ信号をデジタル値に変換し、２ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路２４に出力する。
【００２４】
第２ＤＡ変換回路２４には電荷転送型が採用される。第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２により変換されたデジタル値をアナログ値に変換する。第２減算増幅回路２８は、第１減算増幅回路１８と同様なスイッチトキャパシタ型オペアンプを備える。第２減算増幅回路２８は、第２増幅回路２１の出力アナログ信号と、第２ＤＡ変換回路２４の出力アナログ信号との差分を増幅することができる。ここでは、第２増幅回路２１の出力アナログ信号と、第２ＤＡ変換回路２４の出力アナログ信号との差分を４倍に増幅する。
【００２５】
ここで、４倍に増幅するのは、この増幅後のアナログ信号を第２ＡＤ変換回路２２にフィードバックし、第２ＡＤ変換回路２２がその信号から２ビットを変換するためである。
【００２６】
第２ＡＤ変換部２０は、第１減算増幅回路１８からフィードバックされるアナログ信号を受けるため、第４スイッチＳＷ４がオフ状態および第５スイッチＳＷ５がオン状態に遷移する。第２増幅回路２１および第２ＡＤ変換回路２２は、第１減算増幅回路１８からフィードバックされるアナログ信号をそれぞれサンプリングする。第２増幅回路２１は、サンプリングしたアナログ信号を所定の期間保持し、第２減算増幅回路２８に出力する。第２ＡＤ変換回路２２は、サンプリングしたアナログ信号をデジタル値に変換し、２ビット（Ｄ３〜Ｄ２）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路２４に出力する。
【００２７】
第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２により変換されたデジタル値をアナログ値に変換する。第２減算増幅回路２８は、第２増幅回路２１の出力アナログ信号と、第２ＤＡ変換回路２４の出力アナログ信号との差分を４倍に増幅し、第２ＡＤ変換回路２２に再度、フィードバックする。
【００２８】
第２ＡＤ変換回路２２は、第１減算増幅回路１８からフィードバックされたアナログ信号をサンプリングし、そのアナログ信号をデジタル値に変換し、２ビット（Ｄ１〜Ｄ０）を取り出し、図示しないエンコーダに出力する。このように、第２ＡＤ変換部２０は、第２ＡＤ変換回路２２で２ビットずつ３回変換することにより、６ビット（Ｄ５〜Ｄ０）を変換する。
【００２９】
第３ＡＤ変換部３０および第４ＡＤ変換部４０の構成および動作は、第２ＡＤ変換部２０と同様であるため、説明を省略する。
【００３０】
ここで、前段の第１ＡＤ変換部１０に含まれる回路素子には、後段の第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０に含まれる回路素子のスペックより高いスペックのものを用いることが望ましい。たとえば、第１ＡＤ変換部１０で使用されるオペアンプには、第２ＡＤ変換部２０で使用されるオペアンプより、オープンループゲインやスルーレートが高いものを用いることが望ましい。これによれば、前段の第１ＡＤ変換部１０の変換精度や速度を向上させることができる。また、第１ＡＤ変換部１０で使用される容量には、第２ＡＤ変換部２０で使用される容量より、容量値の大きなものを使用することが望ましい。これによれば、熱雑音の影響を低減することができる。
【００３１】
図２は、実施の形態１に係るＡＤ変換システム１００の変換動作過程を示すタイムチャートである。以下の説明では、図中の一番小さなマス目が単位クロックの半分に対応しているものとする。
【００３２】
まず、クロックＣＫ１の全期間、第１チャネルＣＨ１の第１入力アナログ信号Ｖｉｎ１を第１ＡＤ変換部１０に取り込むため、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフおよび第３スイッチＳＷ３がオフに制御される（処理１（当該パラグラフ内の処理を示す。以下同様。））。
【００３３】
そのクロックＣＫ１の前半期間、第１ＡＤ変換部１０において、第１減算増幅回路１８に含まれるスイッチトキャパシタ型オペアンプは、オートゼロＡＺ状態に制御される。当該スイッチトキャパシタ型オペアンプおよび第１ＡＤ変換回路１２は、当該クロックＣＫ１の前半期間の開始タイミングで、第１入力アナログ信号Ｖｉｎ１をサンプリングする。当該クロックＣＫ１の前半期間、当該スイッチトキャパシタ型オペアンプは、サンプリングした第１入力アナログ信号Ｖｉｎ１に対応する電荷を、入力容量に保持する。第１ＡＤ変換回路１２は、サンプリングした第１入力アナログ信号Ｖｉｎ１をデジタル信号に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路１４は、第１ＡＤ変換回路１２の出力信号を自己の容量にサンプリング中であり、その容量の値は不定である。なお、その容量が第１減算増幅回路１８と共有される場合、その容量には第１ＡＤ変換回路１２の出力信号が入力されず、上記スイッチトキャパシタ型オペアンプがサンプリングした第１入力アナログ信号Ｖｉｎ１に対応する電荷が保持される（処理２）。
【００３４】
このクロックＣＫ１の前半期間、前段の第１ＡＤ変換部１０と、後段の三つの第２ＡＤ変換部２０、第３ＡＤ変換部３０および第４ＡＤ変換部４０とを電気的に切り離すため、第４スイッチＳＷ４、第６スイッチＳＷ６および第８スイッチＳＷ８はオフに制御される（処理３）。
【００３５】
上記クロックＣＫ１の後半期間、第１ＡＤ変換部１０において、第１減算増幅回路１８に含まれるスイッチトキャパシタ型オペアンプは、増幅ＡＭＰ状態に制御される。第１ＡＤ変換回路１２は、オートゼロＡＺ状態に制御され、サンプリング中である。第１ＤＡ変換回路１４は、第１ＡＤ変換回路１２の出力デジタル信号をアナログ信号に変換する。上記スイッチトキャパシタ型オペアンプは、電荷保存則を利用して、サンプリングした第１入力アナログ信号Ｖｉｎ１と、第１ＡＤ変換回路１２の出力デジタル信号に相当するアナログ信号との差分を増幅する（処理４）。
【００３６】
つぎに、クロックＣＫ２の全期間、第２チャネルＣＨ２の第２入力アナログ信号Ｖｉｎ２を第１ＡＤ変換部１０に取り込むため、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンおよび第３スイッチＳＷ３がオフに制御される（処理５）。
【００３７】
上記クロックＣＫ１の後半期間と、そのつぎの上記クロックＣＫ２の前半期間とを合わせた期間、第１減算増幅回路１８の出力信号を後段の第２ＡＤ変換部２０に供給するため、第４スイッチＳＷ４がオン、第５スイッチＳＷ５がオフ、第６スイッチＳＷ６がオフおよび第８スイッチＳＷ８がオフに制御される（処理６）。
【００３８】
上記クロックＣＫ２の前半期間、上記（処理２）と同様の処理により、第１ＡＤ変換回路１２は、サンプリングした第２入力アナログ信号Ｖｉｎ２をデジタル信号に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す（処理７）。
【００３９】
当該クロックＣＫ２の前半期間、第２ＡＤ変換部２０において、第２増幅回路２１および第２ＡＤ変換回路２２は、当該クロックＣＫ２の前半期間の開始タイミングで、第１減算増幅回路１８の出力信号をサンプリングする。第２増幅回路２１は、増幅ＡＭＰ状態に制御され、サンプリングした信号を保持する。第２ＡＤ変換回路２２は、サンプリングしたアナログ信号をデジタル信号に変換し、全体のデジタル値のうちの５、６ビット分（Ｄ５〜Ｄ４）を取り出す。第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理８）。
【００４０】
上記クロックＣＫ２の後半期間、第１ＡＤ変換部１０において、上記（処理４）と同様の処理により、サンプリングした第２入力アナログ信号Ｖｉｎ２と、第１ＡＤ変換回路１２の出力デジタル信号に相当するアナログ信号との差分を増幅する（処理９）。
【００４１】
上記クロックＣＫ２の後半期間、第２ＡＤ変換部２０において、第２増幅回路２１および第２ＡＤ変換回路２２はオートゼロ状態に制御され、サンプリング中である。第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２の出力デジタル信号をアナログ信号に変換する。第２減算増幅回路２８に含まれるスイッチトキャパシタ型オペアンプは、増幅ＡＭＰ状態に制御される。当該スイッチトキャパシタ型オペアンプは、電荷保存則を利用して、第２増幅回路２１がサンプリングした信号と、第２ＡＤ変換回路２２の出力デジタル信号に相当するアナログ信号との差分を増幅する（処理１０）。
【００４２】
つぎに、クロックＣＫ３の全期間、第３チャネルＣＨ３の第３入力アナログ信号Ｖｉｎ３を第１ＡＤ変換部１０に取り込むため、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフおよび第３スイッチＳＷ３がオンに制御される（処理１１）。
【００４３】
上記クロックＣＫ２の後半期間と、そのつぎの上記クロックＣＫ３の前半期間とを合わせた期間、第１減算増幅回路１８の出力信号を後段の第３ＡＤ変換部３０に供給するため、第４スイッチＳＷ４がオフ、第６スイッチＳＷ６がオン、第７スイッチＳＷ７がオフおよび第８スイッチＳＷ８がオフに制御される。また、第２ＡＤ変換部２０がサイクリック動作を行うため、第５スイッチＳＷ５がオンに制御される（処理１２）。
【００４４】
上記クロックＣＫ３の前半期間、上記（処理２）と同様の処理により、第１ＡＤ変換回路１２は、サンプリングした第３入力アナログ信号Ｖｉｎ３をデジタル信号に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す（処理１３）。
【００４５】
当該クロックＣＫ３の前半期間、第２ＡＤ変換部２０において、第２増幅回路２１および第２ＡＤ変換回路２２は、当該クロックＣＫ３の前半期間の開始タイミングで、第２減算増幅回路２８からフィードバックされた信号をサンプリングする。第２増幅回路２１は、増幅ＡＭＰ状態に制御され、サンプリングした信号を保持する。第２ＡＤ変換回路２２は、サンプリングしたアナログ信号をデジタル信号に変換し、全体のデジタル値のうちの７、８ビット分（Ｄ３〜Ｄ２）を取り出す。第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理１４）。
【００４６】
当該クロックＣＫ３の前半期間、上記（処理８）と同様の処理により、第３ＡＤ変換回路３２は、サンプリングしたアナログ信号をデジタル信号に変換し、全体のデジタル値のうちの５、６ビット分（Ｄ５〜Ｄ４）を取り出す。第３ＤＡ変換回路３４は、第３ＡＤ変換回路３２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理１５）。
【００４７】
上記クロックＣＫ３の後半期間、第１ＡＤ変換部１０において、上記（処理４）と同様の処理により、サンプリングした第３入力アナログ信号Ｖｉｎ３と、第１ＡＤ変換回路１２の出力デジタル信号に相当するアナログ信号との差分を増幅する（処理１６）。
【００４８】
上記クロックＣＫ３の後半期間、第２ＡＤ変換部２０において、上記（処理４）と同様の処理により、第２増幅回路２１および第２ＡＤ変換回路２２はオートゼロ状態に制御され、サンプリング中である。第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２の出力デジタル信号をアナログ信号に変換する。第２減算増幅回路２８に含まれるスイッチトキャパシタ型オペアンプは、増幅ＡＭＰ状態に制御される。当該スイッチトキャパシタ型オペアンプは、電荷保存則を利用して、第２増幅回路２１がサンプリングした信号と、第２ＡＤ変換回路２２の出力デジタル信号に相当するアナログ信号との差分を増幅する。第３ＡＤ変換部３０も同様に処理される（処理１７）。
【００４９】
つぎに、クロックＣＫ４の全期間、第１チャネルＣＨ１の第１入力アナログ信号Ｖｉｎ１を第１ＡＤ変換部１０に再度取り込むため、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフおよび第３スイッチＳＷ３がオフに制御される（処理１８）。
【００５０】
上記クロックＣＫ３の後半期間と、そのつぎの上記クロックＣＫ４の前半期間とを合わせた期間、第１減算増幅回路１８の出力信号を後段の第４ＡＤ変換部４０に供給するため、第４スイッチＳＷ４がオフ、第６スイッチＳＷ６がオフ、第８スイッチＳＷ８がオンおよび第９スイッチＳＷ９がオフに制御される。また、第２ＡＤ変換部２０および第３ＡＤ変換部３０がサイクリック動作を行うため、第５スイッチＳＷ５がオンおよび第７スイッチＳＷ７がオンに制御される（処理１９）。
【００５１】
上記クロックＣＫ４の前半期間、第１ＡＤ変換部１０は上記クロックＣＫ１の前半期間と同様に処理される（処理２０）。
【００５２】
当該クロックＣＫ４の前半期間、第２ＡＤ変換部２０において、第２増幅回路２１および第２ＡＤ変換回路２２は、当該クロックＣＫ４の前半期間の開始タイミングで、第２減算増幅回路２８からフィードバックされた信号をサンプリングする。第２増幅回路２１は、増幅ＡＭＰ状態に制御され、サンプリングした信号を保持する。第２ＡＤ変換回路２２は、サンプリングしたアナログ信号をデジタル信号に変換し、全体のデジタル値のうちの９、１０ビット分（Ｄ１〜Ｄ０）を取り出す。第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理２１）。
【００５３】
当該クロックＣＫ４の前半期間、第３ＡＤ変換部３０において、上記（処理４）と同様の処理により、全体のデジタル値のうちの７、８ビット分（Ｄ３〜Ｄ２）を取り出す。第３ＤＡ変換回路３４は、第３ＡＤ変換回路３２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理２２）。
【００５４】
当該クロックＣＫ４の前半期間、第４ＡＤ変換部４０において、上記（処理１４）と同様の処理により、第４ＡＤ変換回路４２は、サンプリングしたアナログ信号をデジタル信号に変換し、全体のデジタル値のうちの５、６ビット分（Ｄ５〜Ｄ４）を取り出す。第４ＤＡ変換回路４４は、第４ＡＤ変換回路４２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理２３）。
【００５５】
上記クロックＣＫ４の後半期間、第１ＡＤ変換部１０は上記クロックＣＫ１の後半期間と同様に処理される（処理２４）。
【００５６】
上記クロックＣＫ４の後半期間、第２ＡＤ変換部２０において、上記（処理４）と同様の処理により、第２増幅回路２１がサンプリングした信号と、第２ＡＤ変換回路２２の出力デジタル信号に相当するアナログ信号との差分を増幅する。第３ＡＤ変換部３０および第４ＡＤ変換部４０も同様に処理される（処理２５）。
【００５７】
つぎに、クロックＣＫ５の全期間、第２チャネルＣＨ１の第２入力アナログ信号Ｖｉｎ２を第１ＡＤ変換部１０に再度取り込むため、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンおよび第３スイッチＳＷ３がオフに制御される（処理２６）。
【００５８】
上記クロックＣＫ４の後半期間と、そのつぎの上記クロックＣＫ５の前半期間とを合わせた期間、第１減算増幅回路１８の出力信号を後段の第２ＡＤ変換部２０に供給するため、第４スイッチＳＷ４がオン、第５スイッチＳＷ５がオフ、第６スイッチＳＷ６がオフ、第８スイッチＳＷ８がオフに制御される。また、第３ＡＤ変換部３０および第４ＡＤ変換部４０がサイクリック動作を行うため、第７スイッチＳＷ７がオンおよび第９スイッチＳＷ９がオンに制御される（処理２７）。
【００５９】
上記クロックＣＫ５の前半期間、第１ＡＤ変換部１０は上記クロックＣＫ２の前半期間と同様に処理される。第２ＡＤ変換部２０も上記クロックＣＫ２の前半期間と同様に処理される（処理２８）。
【００６０】
当該クロックＣＫ５の前半期間、第３ＡＤ変換部３０において、上記（処理１４）と同様の処理により、全体のデジタル値のうちの９、１０ビット分（Ｄ１〜Ｄ０）を取り出す。第３ＤＡ変換回路３４は、第３ＡＤ変換回路３２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理２９）。
【００６１】
当該クロックＣＫ５の前半期間、上記（処理８）と同様の処理により、第４ＡＤ変換回路４２は、サンプリングしたアナログ信号をデジタル信号に変換し、全体のデジタル値のうちの７、８ビット分（Ｄ３〜Ｄ２）を取り出す。第４ＤＡ変換回路４４は、第４ＡＤ変換回路４２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理３０）。
【００６２】
上記クロックＣＫ５の後半期間、第１ＡＤ変換部１０は上記クロックＣＫ２の後半期間と同様に処理される。第２ＡＤ変換部２０も上記クロックＣＫ２の後半期間と同様に処理される。第３ＡＤ変換部３０および第４ＡＤ変換部４０も同様に処理される（処理３１）。
【００６３】
つぎに、クロックＣＫ６の全期間、第３チャネルＣＨ３の第３入力アナログ信号Ｖｉｎ３を第１ＡＤ変換部１０に再度取り込むため、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオフおよび第３スイッチＳＷ３がオンに制御される（処理３２）。
【００６４】
上記クロックＣＫ５の後半期間と、そのつぎの上記クロックＣＫ６の前半期間とを合わせた期間、第１減算増幅回路１８の出力信号を後段の第３ＡＤ変換部３０に供給するため、第４スイッチＳＷ４がオフ、第６スイッチＳＷ６がオン、第７スイッチＳＷ７がオフおよび第８スイッチＳＷ８がオフに制御される。また、第２ＡＤ変換部２０および第４ＡＤ変換部４０がサイクリック動作を行うため、第５スイッチＳＷ５がオンおよび第９スイッチＳＷ９がオンに制御される（処理３３）。
【００６５】
上記クロックＣＫ６の前半期間、第１ＡＤ変換部１０は上記クロックＣＫ３の前半期間と同様に処理される。第２ＡＤ変換部２０および第３ＡＤ変換部３０も上記クロックＣＫ３の前半期間と同様に処理される（処理３４）。
【００６６】
当該クロックＣＫ６の前半期間、第４ＡＤ変換部４０において、上記（処理１４）と同様の処理により、全体のデジタル値のうちの９、１０ビット分（Ｄ１〜Ｄ０）を取り出す。第４ＤＡ変換回路４４は、第４ＡＤ変換回路４２の出力信号を自己に含まれる容量にサンプリング中であり、その値は不定である（処理３５）。
【００６７】
上記クロックＣＫ６の後半期間、第１ＡＤ変換部１０は上記クロックＣＫ３の後半期間と同様に処理される。第２ＡＤ変換部２０も上記クロックＣＫ３の後半期間と同様に処理される。第３ＡＤ変換部３０および第４ＡＤ変換部４０も同様に処理される（処理３６）。以下、クロックＣＫ１〜クロックＣＫ６までの処理が同様に繰り返される。
【００６８】
以上説明したように実施の形態１によれば、初段のＡＤ変換部を複数のＡＤ変換器で共有することにより、複数のアナログデジタル変換器を搭載したアナログデジタル変換システムの回路面積を低減することができる。サイクリック型ＡＤ変換器は面積あたりの変換効率が高い変換器であるが、単純に複数搭載した場合、その数の分だけ面積が増大してしまう。これに対し、本実施の形態１は初段のＡＤ変換部を共有するため、サイクリック型ＡＤ変換器を単純に複数搭載した場合より、さらに面積あたりの変換効率を高めることができる。
【００６９】
また、上述したように変換精度を高めるためには上位ビットを変換するＡＤ変換部のスペックを高めることが望ましいが、その場合、初段のＡＤ変換部の面積が後段のＡＤ変換部より大きくなる。したがって、初段のＡＤ変換部を共有すれば、面積削減の効果が大きなものとなる。
【００７０】
図２のタイミングチャートから容易に理解されるように、前段が非サイクリック型、後段がサイクリック型の二つのＡＤ変換部を備えるＡＤ変換器単体では、前段から後段に信号を転送した後、後段で変換が終了するまで、前段に空き時間が発生する。図２のタイミングチャートで、第１チャネルＣＨ１だけが存在すると仮定すれば、第１ＡＤ変換部１０はクロックＣＫ１期間に変換処理してデジタル値を出力した後、クロックＣＫ２およびクロックＣＫ３の期間が空き時間となる。本実施の形態では、この空き時間を有効に活用して、初段のＡＤ変換部を複数チャネルで共有する。これに対応して、初段のＡＤ変換部における無駄な動作も低減されることになる。図２のタイミングチャートに示す例では、第２ＡＤ変換部２０に含まれる第１ＡＤ変換回路１２が、すべてのフェーズで有効な変換処理を行っており、無駄のない構成である。
【００７１】
また、初段のＡＤ変換部を共有することにより、個別に設ける場合より消費電力を低減することができる。通常、初段のＡＤ変換部は空き時間にも電力を消費するためである。かりに空き時間に電力を消費しない構成にしても、少なくとも、初段のＡＤ変換部を共有する場合のほうが消費電力が増大することはない。
【００７２】
つぎに実施の形態２について説明する。
図３は、実施の形態２に係るＡＤ変換システム１１０を示す。このＡＤ変換システム１１０は、二つの第１ＡＤ変換器〜第２ＡＤ変換器を搭載し、二チャネルのアナログ信号Ｖｉｎ１〜Ｖｉｎ２をそれぞれ１０ビット、１２ビットのデジタル信号に変換する。
【００７３】
ＡＤ変換システム１１０は、第１ＡＤ変換部１０、第２ＡＤ変換部２０および第５ＡＤ変換部５０を備える。図３では、実施の形態１のように単純に時分割共有ではなく、外部からの制御信号により使用されるチャネルが切り換えられる構成のため、制御回路６０も描いている。
【００７４】
第１ＡＤ変換部１０は、二つのＡＤ変換器で共有される。すなわち、第１ＡＤ変換器は第１ＡＤ変換部１０および第２ＡＤ変換部２０で構成され、および第２ＡＤ変換器は第１ＡＤ変換部１０および第５ＡＤ変換部５０で構成される。
【００７５】
第１ＡＤ変換器は、非サイクリック型の前段のＡＤ変換部１０で上位４ビットを変換し、サイクリック型の後段の第２ＡＤ変換部２０で下位６ビットを変換する。後段の第２ＡＤ変換部２０は、１回の変換処理につき２ビットを変換し、３回の変換処理を繰り返すことにより計６ビットを変換する。
【００７６】
第２ＡＤ変換器は、非サイクリック型の前段のＡＤ変換部１０で上位４ビットを変換し、サイクリック型の後段の第５ＡＤ変換部５０で下位８ビットを変換する。後段の第５ＡＤ変換部５０は、１回の変換処理につき２ビットを変換し、４回の変換処理を繰り返すことにより計８ビットを変換する。
【００７７】
制御回路６０は、ＡＤ変換システム１１０が搭載される機器のアプリケーションプログラムにより生成された制御信号に応じて、ＡＤ変換システム１１０に使用されるスイッチ群を制御する。
【００７８】
たとえば、ＡＤ変換システム１１０がデジタルビデオカメラに搭載された場合を想定する。通常モードで動画像を撮像中、制御回路６０は、第１チャネルを選択するため、第１スイッチＳＷ１をオン、第２スイッチＳＷ２をオフおよび第１０スイッチＳＷ１０をオフに制御する。動画像撮像中に、ユーザが静止画として残すためにシャッターを押した場合、制御回路６０は、第２チャネルを選択するため、第１スイッチＳＷ１をオフ、第２スイッチＳＷ２をオンおよび第１０スイッチＳＷ１０をオフに制御する。このような制御により、静止画像を動画像より高画質に記録することができる。
【００７９】
第１ＡＤ変換部１０および第２ＡＤ変換部２０の構成は、実施の形態１で説明したものと同様である。第５ＡＤ変換部５０は、第１０スイッチＳＷ１０、第１１スイッチＳＷ１１、第８増幅回路５１、第５ＡＤ変換回路５２、第５ＤＡ変換回路５４および第５減算増幅回路５８を含み、第２入力アナログ信号Ｖｉｎ２の下位８ビットを変換する。第５減算増幅回路５８は第５減算回路５５および第９増幅回路５６の機能を兼ねる。第５ＡＤ変換部５０は、変換ビット数が多くなるが、サイクル数が１回増えるだけであり、第２ＡＤ変換部２０の構成と同様である。
【００８０】
以上説明したように実施の形態２によれば、実施の形態１と同様の効果を奏する。図３に示すように後段のＡＤ変換部の変換精度が異なっていても、初段のＡＤ変換部の共有化は可能である。速度や変換精度などの条件が許せば、これ以上の数での共有化も可能である。
【００８１】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８２】
各実施の形態に記載したＡＤ変換部の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【００８３】
たとえば、第２ＡＤ変換部２０において、第２増幅回路２１の増幅率を１倍、第２減算増幅回路２８の増幅率を４倍としたが、第２増幅回路２１の増幅率を２倍、第２減算増幅回路２８の増幅率を２倍としてもよい。この場合、第２ＤＡ変換回路２４は、第２ＡＤ変換回路２２の出力デジタル信号をアナログ信号に変換する処理過程で、当該出力デジタル信号を２倍に増幅する必要がある。この変形例によれば、２つの増幅回路の増幅率を近づけることができ、大きい増幅率を必要とする増幅回路が必要なくなる。そのため、増幅回路のＧＢ積（Gain Bandwidth product）の関係から動作周波数を上げることができ、増幅回路を高速化することができる。
【００８４】
後段の複数のＡＤ変換部は、それぞれ回路サイズが異なってもよいし、少なくとも一つのＡＤ変換部の回路サイズが他のＡＤ変換部の回路サイズと異なってもよい。たとえば、第５ＡＤ変換部５０のサイズは、第２ＡＤ変換部２０より大きく設計されてもよい。入力信号の種類に応じて、後段のＡＤ変換部を使い分けることにより、消費電力を低減することができる。たとえば、高精度な処理が必要ない信号をサイズが小さいＡＤ変換部に割り振る処理が可能である。
【００８５】
また、初段のＡＤ変換部を共有するＡＤ変換部の数は、２個や３個に限るものではなく、４個以上も可能である。
【００８６】
また、各ＡＤ変換部の構成も任意に設計することができる。たとえば、初段の第１ＡＤ変換部１０にも、後段と同様に、入力アナログ信号をサンプル＆ホールドする増幅回路を設けてもよい。反対に、後段の第２ＡＤ変換部２０の第２増幅回路２１などを取り除いてもよい。
【００８７】
また、後段の複数のＡＤ変換部において、ＤＡ変換部および減算増幅回路を共有してもよい。たとえば、実施の形態２において、第５ＤＡ変換回路５４および第５減算増幅回路５８を設けず、第８増幅回路５１および第５ＡＤ変換回路５２の出力信号を、それぞれ第２減算増幅回路２８および第２ＤＡ変換回路２４に出力する構成にしてもよい。第２ＡＤ変換部２０と第５ＡＤ変換部５０とで、ＤＡ変換処理および上記差分の増幅処理の期間が重ならないように設計すれば、第５ＤＡ変換回路５４および第５減算増幅回路５８を省略可能である。これによれば、さらに回路面積を削減することができる。
【００８８】
また、実施の形態２では、後段の複数のＡＤ変換部をサイクリック型の構成で説明したが、パイプライン型の構成も可能である。段数の異なるパイプライン型ＡＤ変換部を複数設けてもよい。この場合も、サイクリック型の場合と同様の効果を奏する。
【図面の簡単な説明】
【００８９】
【図１】実施の形態１に係るＡＤ変換システムを示す図である。
【図２】実施の形態１に係る第１ＡＤ変換システムの変換動作過程を示すタイムチャートである。
【図３】実施の形態２に係るＡＤ変換システムを示す図である。
【符号の説明】
【００９０】
ＳＷ１  第１スイッチ、  ＳＷ２  第２スイッチ、  ＳＷ３  第３スイッチ、  ＳＷ４  第４スイッチ、  ＳＷ５  第５スイッチ、  ＳＷ６  第６スイッチ、  ＳＷ７  第７スイッチ、  ＳＷ８  第８スイッチ、  ＳＷ９  第９スイッチ、  １０  第１ＡＤ変換部、  ＳＷ１０  第１０スイッチ、  ＳＷ１１  第１１スイッチ、  １２  第１ＡＤ変換回路、  １４  第１ＤＡ変換回路、  １５  第１減算回路、  １６  第１増幅回路、  １８  第１減算増幅回路、  ２０  第２ＡＤ変換部、  ２１  第２増幅回路、  ２２  第２ＡＤ変換回路、  ２４  第２ＤＡ変換回路、  ２５  第２減算回路、  ２６  第３増幅回路、  ２８  第２減算増幅回路、  ３０  第３ＡＤ変換部、  ３１  第４増幅回路、  ３２  第３ＡＤ変換回路、  ３４  第３ＤＡ変換回路、  ３５  第３減算回路、  ３６  第５増幅回路、  ３８  第３減算増幅回路、  ４０  第４ＡＤ変換部、  ４１  第６増幅回路、  ４２  第４ＡＤ変換回路、  ４４  第４ＤＡ変換回路、  ４５  第４減算回路、  ４６  第７増幅回路、  ４８  第４減算増幅回路、  ５０  第５ＡＤ変換部、  ５１  第８増幅回路、  ５２  第５ＡＤ変換回路、  ５４  第５ＤＡ変換回路、  ５５  第５減算回路、  ５６  第９増幅回路、  ５８  第５減算増幅回路、  ６０  制御回路、  １００  ＡＤ変換システム、  １１０  ＡＤ変換システム。  
【図１】
2008263318.tif 000003
【図２】
2008263318.tif 000004
【図３】
2008263318.tif 000005