(57)【要約】【課題】セトリング時間を短縮したＤ／Ａ変換器を提供すること。【解決手段】本発明の一態様に係るＤ／Ａ変換器は、抵抗値ＲＭの複数の上位ビット用抵抗が直列に接続され、当該複数の上位ビット用抵抗によって、上位ビット用基準電圧を分圧して、入力されたデジタル信号の上位ビットに対応するアナログ信号を出力する上位ビット用ＤＡＣと、前記上位ビット用抵抗の抵抗値ＲＭよりも小さい抵抗値ＲＳの複数の下位ビット用抵抗が直列に接続され、当該複数の下位ビット用抵抗によって、下位ビット用基準電圧を分圧して、入力されたデジタル信号の下位ビットに対応するアナログ信号を出力する下位ビット用ＤＡＣと、前記上位ビット用ＤＡＣから出力されるアナログ信号と前記下位ビット用ＤＡＣから出力されるアナログ信号とを加算する加算器とを備える。【選択図】  図１
2008236301.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値ＲＭの複数の上位ビット用抵抗が直列に接続され、当該複数の上位ビット用抵抗によって、上位ビット用基準電圧を分圧して、入力されたデジタル信号の上位ビットに対応するアナログ信号を出力する上位ビット用ＤＡＣと、
前記上位ビット用抵抗の抵抗値ＲＭよりも小さい抵抗値ＲＳの複数の下位ビット用抵抗が直列に接続され、当該複数の下位ビット用抵抗によって、下位ビット用基準電圧を分圧して、入力されたデジタル信号の下位ビットに対応するアナログ信号を出力する下位ビット用ＤＡＣと、
前記上位ビット用ＤＡＣから出力されるアナログ信号と前記下位ビット用ＤＡＣから出力されるアナログ信号とを加算する加算器と、
を備えるＤ／Ａ変換器
【請求項２】
前記上位ビット用抵抗の最も低電位側に設けられた抵抗値ｎ×ＲＭの抵抗と、前記複数の下位ビット用抵抗からなる抵抗ストリングスとが並列に接続されている請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記抵抗値ｎ×ＲＭの抵抗と、下位ビット数個の抵抗値ＲＳの前記下位ビット用抵抗からなる抵抗ストリングスとを並列接続したときの合成抵抗値が、前記上位ビット用抵抗の抵抗値ＲＭと等価であることを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項４】
下位ビット用ＤＡＣのビット数をＬとして、ｎを１より大きい数とすると、
【数１】
2008236301.tif 000041
に示す式で表されることを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項５】
前記上位ビット用抵抗と、前記下位ビット用抵抗とを、それぞれ同じ抵抗値ＲＰの基準抵抗を直列接続あるいは並列接続して作成することを特徴とする請求項１〜４に記載のＤ／Ａ変換器。
【請求項６】
前記上位ビット用抵抗及び前記下位ビット用抵抗の前記抵抗値ＲＰの基準抵抗の直列接続数あるいは並列接続数は同数であることを特徴とする請求項５に記載のＤ／Ａ変換器。
【請求項７】
前記上位ビット用抵抗の前記抵抗値ＲＰの基準抵抗の直列接続数と、前記下位ビット用抵抗ＲＳの前記抵抗値ＲＰの基準抵抗の並列接続数は同数であることを特徴とする請求項５に記載のＤ／Ａ変換器。
【請求項８】
前記上位ビット用分圧回路の最下位以外の箇所から、前記下位ビット用の基準電圧を取り出す箇所を任意に選択することができることを特徴とする請求項１〜７のいずれか１項に記載のＤ／Ａ変換器。
【請求項９】
前記上位ビット用抵抗の最も低電位側からｎ個設けられた抵抗値ｎ×ＲＭの抵抗からなる抵抗ストリングスと、前記複数の下位ビット用抵抗からなる抵抗ストリングスとが並列に接続されている請求項１に記載のＤ／Ａ変換器。
【請求項１０】
前記ｎ個の抵抗値ｎ×ＲＭの抵抗からなる抵抗ストリングスと、下位ビット数個の抵抗値ＲＳの前記下位ビット用抵抗からなる抵抗ストリングスとを並列接続したときの合成抵抗値が、前記上位ビット用の抵抗値ＲＭのｎ倍と等価であることを特徴とする請求項９に記載のＤ／Ａ変換器。
【請求項１１】
下位ビット用ＤＡＣのビット数をＬ、ｎを２以上の整数とすると、
【数２】
2008236301.tif 000042
に示す式で表されることを特徴とする請求項９に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換する為のＤ／Ａ変換器（以下、ＤＡＣとする）に関し、特に、抵抗ストリング型のＤＡＣ（以下、ＲｓｔＤＡＣとする）に関する。
【背景技術】
【０００２】
ＲｓｔＤＡＣは、同一抵抗値の抵抗を直列に接続した構成を有しており、各抵抗の接続点の電圧をデジタル入力信号に対するアナログ電圧として出力する。このため、デジタル入力信号のビット数が大きくなると、抵抗とスイッチ回路の数が飛躍的に増加し、近年の半導体チップの面積縮小化の要求に対する大きな弊害となっている。そこで、抵抗とスイッチ回路の数を増加させることなく、多ビット化に対応する方法として考えられたのが、上位・下位ビット分割型ＲｓｔＤＡＣである（特許文献１）。上位・下位ビット分割型ＲｓｔＤＡＣは、デジタル入力信号を上位ビットと下位ビットとに分割し、上位ビット用ＤＡＣと下位ビット用ＤＡＣの出力を加算してアナログ電圧を出力する。従来の上位・下位ビット分割型ＲｓｔＤＡＣでは、下位ビット用ＤＡＣにおけるスピードが問題となっており、消費電力を大きくすることなくＲｓｔＤＡＣの高速要求に対応することが求められている。
【０００３】
ここで、特許文献１に記載の従来の上位・下位ビット分割型ＲｓｔＤＡＣの構成について、図６を参照して説明する。図６は、従来の上位・下位ビット分割型ＲｓｔＤＡＣの構成を示す図である。図６に示すように、従来の上位・下位ビット分割型ＲｓｔＤＡＣは、上位ビット用ＤＡＣ１、下位ビット用ＤＡＣ２、アナログ加算器３を有している。従来のＲｓｔＤＡＣは、入力データ（Ｎビット）１５を上位Ｋビットの入力データ１６と下位Ｌビットの入力データ１７に分割し、上位ビット用ＤＡＣ１のアナログ出力電圧２２と下位ビット用ＤＡＣ２のアナログ出力電圧２３をアナログ加算器３で加算する。
【０００４】
上位ビット用ＤＡＣ１は、複数の基準抵抗１２で構成される分圧回路８、デコーダ６、スイッチ回路１０を備える。上位ビット用ＤＡＣ１は、入力データ（Ｎビット）１５のうち、上位Ｋビットの入力データ１６をＤ／Ａ変換する。分圧回路８は、抵抗値ＲＭの基準抵抗１２を２Ｋ個直列接続した抵抗ストリングである。分圧回路８は、第１基準電源信号１８の電圧値をＶＲ１、第２基準電源信号１９の電圧値をＶＲ２とすると、基準電源電圧ＶＲ１とＶＲ２との間の電圧を分圧する。
【０００５】
下位ビット用ＤＡＣ２は、複数の基準抵抗１３で構成される分圧回路９、デコーダ７、スイッチ回路１１を備える。下位ビット用ＤＡＣ２は、入力データ（Ｎビット）１５のうち、下位Ｌビットの入力データ１７をＤ／Ａ変換する。分圧回路９は、抵抗値ＲＳの基準抵抗１３を２Ｌ個直列接続した抵抗ストリングである。分圧回路９は、上位ビット用ＤＡＣ１の分圧回路８の最下位の抵抗に並列接続されている。
【０００６】
上位ビット用ＤＡＣ１のアナログ出力信号２２の電圧値をＶＵＰ、下位ビット用ＤＡＣ２のアナログ出力信号２３の電圧値をＶＤＯＷＮ、ＲｓｔＤＡＣのアナログ出力信号２６の電圧値をＶＯＵＴとする。上位・下位ビット分割型ＲｓｔＤＡＣは、上位ビット用ＤＡＣ１のアナログ出力電圧ＶＵＰと下位ビット用ＤＡＣ２のアナログ出力電圧ＶＤＯＷＮとをアナログ加算器３で加算することにより、最終的なＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴを出力する。従来例では、分圧回路８の基準抵抗１２の抵抗値ＲＭ、分圧回路９の基準抵抗１３の抵抗値ＲＳを、ＲＳ＞＞ＲＭとして作成することで、上位ビットと下位ビットの切り替え点における変換誤差を小さくしている。
【０００７】
次に、従来のＲｓｔＤＡＣの動作について説明する。上位ビット用ＤＡＣ１では、Ｎビットの入力データ１５のうち、上位Ｋビットのデジタル入力データ１６がデコーダ６に入力される。スイッチ回路１０は、トランジスタからなる複数の伝送スイッチで構成されている。複数の伝送スイッチは、それぞれ分圧回路８の各基準抵抗１２の接続点に接続されている。デコーダ６から出力されるデコード結果出力信号２０により、スイッチ回路１０のいずれか１つの伝送スイッチをＯＮにして、アナログ出力電圧ＶＵＰが出力される。
【０００８】
下位ビット用ＤＡＣ２では、入力データ（Ｎビット）１５のうち、下位Ｌビットのデジタル入力データ１７がデコーダ７に入力される。スイッチ回路１１は、トランジスタからなる複数の伝送スイッチで構成されている。複数の伝送スイッチは、それぞれ分圧回路９の各基準抵抗１３の接続点に接続されている。デコーダ７から出力されるデコード結果出力信号２１により、分圧回路９のスイッチ回路１１のいずれか１つの伝送スイッチをＯＮにして、アナログ出力電圧ＶＤＯＷＮが出力される。最後に、アナログ加算器３で上位ビット用ＤＡＣ１と下位ビット用ＤＡＣ２の各アナログ出力電圧を加算して、ＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴが得られる。
【０００９】
ここで、上位、下位ビット用ＤＡＣでの出力抵抗について考える為、従来例の回路での抵抗素子に関する等価回路を図７に示す。図７に示すように、この例では、分圧回路８はＲＭ１とＲＭ２とで、分圧回路９はＲＳ１とＲＳ２とで分割されている。この場合の上位ビット用ＤＡＣ１の出力抵抗をＲＵＰ、下位ビット用ＤＡＣ２の出力抵抗をＲＤＯＷＮとする。
【００１０】
ＣＬＯＡＤは、上位、下位ビット用ＤＡＣのそれぞれの出力部に付加される寄生容量であり、配線容量やトランジスタのゲート容量、ソース・ドレイン容量などを合計したものである。本来、上位ビット用ＤＡＣと下位ビット用ＤＡＣとで容量値は異なるが、簡単の為に同じ容量値としている。
【００１１】
次に、図７に示す例での、抵抗分圧の動作について説明する。上位ビット用ＤＡＣ１のスイッチ回路１０、下位ビット用ＤＡＣ２のスイッチ回路１１において、上位、下位のデジタル入力データ１６、１７に従って、いずれか１つの伝送スイッチがＯＮとなり、分圧回路８、９において抵抗により分圧される。この場合のＤＡＣのセトリング動作について以下に説明する。
【００１２】
ＤＡＣのセトリング時間が最も長くなるのは、上位、下位ビット用ＤＡＣ１、２の出力抵抗が最大の場合であるので、この場合の上位ビット用ＤＡＣ１の出力抵抗ＲＵＰと下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮについて説明する。上位ビット用ＤＡＣ１の出力抵抗ＲＵＰは、分圧回路８がＲＭ１とＲＭ２とで分割されていることから、
【数３】
2008236301.tif 000003
の関係が成り立つ。分圧回路８の最下位の基準抵抗ＲＭと、分圧回路９を構成する抵抗値ＲＳの基準抵抗を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗をＲＸ１とした場合、
【数４】
2008236301.tif 000004
と表せる。式（２）をＲＸ１について展開すると、
【数５】
2008236301.tif 000005
となる。ＲＳ＞＞ＲＭであるので、合成抵抗ＲＸ１は分圧回路８の基準抵抗の抵抗値ＲＭとほぼ等しくなる。上位ビット用ＤＡＣ１の出力抵抗ＲＵＰが最大となるＲＭ１とＲＭ２の条件は、
【数６】
2008236301.tif 000006
となり、式（１）と（４）から、ＲＵＰについて展開すると、式（５）となる。
【数７】
2008236301.tif 000007
【００１３】
一方、下位ビット用ＤＡＣ２の分圧回路９は、ＲＳ１とＲＳ２とで分割されている。分圧回路８の最下位の基準抵抗ＲＭと、その他の２Ｋ−１個の抵抗値ＲＭを直列に接続した抵抗ストリングとの並列接続回路の合成抵抗をＲＸ２とすると、
【数８】
2008236301.tif 000008
の関係が成り立つ。合成抵抗ＲＸ２は、
【数９】
2008236301.tif 000009
と表せる。式（７）をＲＸ２について展開すると、
【数１０】
2008236301.tif 000010
となる。下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮが最大となるＲＳ１とＲＳ２の条件は、
【数１１】
2008236301.tif 000011
であるから、式（６）、（８）、（９）から、ＲＤＯＷＮについて展開すると、式（１０）となる。
【数１２】
2008236301.tif 000012
【００１４】
次に、上位ビット用ＤＡＣ１と下位ビット用ＤＡＣ２それぞれにおけるセトリング時間について説明する。一般的なＲＣ回路における過渡応答特性において、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの間には、式（１１）の関係が成り立つ。
【数１３】
2008236301.tif 000013
入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分をセトリング誤差電圧ＶＥＲＲとすると、式（１１）の第２項が、セトリング誤差電圧ＶＥＲＲとなるため、これを時間ｔで展開すると、式（１２）となる。
【数１４】
2008236301.tif 000014
【００１５】
Ｎビットの入力データを上位Ｋビット、下位Ｌビットに分割した回路構成では、上位ビット用ＤＡＣ１の変換精度としてはＮビットの精度が必要となるが、下位ビット用ＤＡＣ２の変換精度はＬビット精度で良く、上位と下位のそれぞれで、許容誤差電圧まで収束する時間、すなわち、セトリング時間が異なる。
【００１６】
上位ビット用ＤＡＣ１、下位ビット用ＤＡＣ２でのセトリング誤差電圧をそれぞれＶＥＲＲ_ＵＰ、ＶＥＲＲ_ＤＯＷＮとすると、ＬＳＢ（Least Significant Bit）表記でのセトリング誤差エラーをＥＲＲとした場合、式（１３）が成り立つ。
【数１５】
2008236301.tif 000015
【００１７】
上位ビット用ＤＡＣ１、下位ビット用ＤＡＣ２のセトリング時間をそれぞれｔＵＰ、ｔＤＯＷＮとすると、スイッチ回路１０、１１でのトランジスタのＯＮ抵抗は簡単の為に無視して考えて、式（１２）と（１３）から、
【数１６】
2008236301.tif 000016
となる。
【００１８】
従来例では、上位ビットと下位ビットの切り替え点における変換誤差を小さくするために、分圧回路９の基準抵抗の抵抗値ＲＳを、分圧回路８の基準抵抗の抵抗値ＲＭに比べて極めて大きく、すなわちＲＳ＞＞ＲＭとして作成している。下位ビット用ＤＡＣ２の出力レベルにおける変換誤差は、分圧回路８の最下位の基準抵抗ＲＭと、分圧回路９を構成する抵抗値ＲＳの基準抵抗を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗をＲＸとした場合、式（１５）で表せる。
【数１７】
2008236301.tif 000017
【００１９】
例えば、上位、下位を５ビットずつに分割した１０ビットのＲｓｔＤＡＣを考え、ＲＭ＝２０Ω、ＲＳ＝４００Ωとした場合、下位ビット用ＤＡＣ２の出力レベルにおける変換誤差は、式（１５）の合成抵抗ＲＸが式（２）で表されることから、以下の通りとなる。
【数１８】
2008236301.tif 000018
従って、誤差の値は小さくなっているが、誤差を完全に無くすことまではできない。
【特許文献１】特開平４−９４２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
式（１４）からわかるように、上位、下位ビット用ＤＡＣでのセトリング時間は、それぞれの出力抵抗に依存している。また、式（５）、（１０）からわかるように、出力抵抗は、それぞれの分圧回路の基準抵抗ＲＭ、ＲＳに依存している。従来例では、上位ビットと下位ビットの切り替え点における変換誤差は小さくなるものの、分圧回路９の基準抵抗ＲＳを分圧回路８の基準抵抗ＲＭに比べて抵抗値を極めて大きく作成しているために、下位ビット用ＤＡＣ２での出力抵抗が大きく、下位ビット用ＤＡＣ２のセトリング時間が長くなることで、ＲｓｔＤＡＣ全体のセトリング時間が長くなってしまう欠点がある。
【課題を解決するための手段】
【００２１】
本発明の一態様に係るＤ／Ａ変換器は、抵抗値ＲＭの複数の上位ビット用抵抗が直列に接続され、当該複数の上位ビット用抵抗によって、上位ビット用基準電圧を分圧して、入力されたデジタル信号の上位ビットに対応するアナログ信号を出力する上位ビット用ＤＡＣと、前記上位ビット用抵抗の抵抗値ＲＭよりも小さい抵抗値ＲＳの複数の下位ビット用抵抗が直列に接続され、当該複数の下位ビット用抵抗によって、下位ビット用基準電圧を分圧して、入力されたデジタル信号の下位ビットに対応するアナログ信号を出力する下位ビット用ＤＡＣと、前記上位ビット用ＤＡＣから出力されるアナログ信号と前記下位ビット用ＤＡＣから出力されるアナログ信号とを加算する加算器とを備えるものである。これにより、下位ビット用分圧回路９の基準抵抗の抵抗値ＲＳを小さくすることで、式（１０）の下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮを小さくすることができるため、式（１４）からわかるように、下位ビット用ＤＡＣ２のセトリング時間を短くすることができる。
【発明の効果】
【００２２】
本発明によれば、セトリング時間を短縮したＤ／Ａ変換器を提供することができる。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
本発明の実施の形態１に係るＤ／Ａ変換器（ＤＡＣ）の構成について、図１を参照して説明する。図１は、本実施の形態に係るＤＡＣの構成を示す図である。本発明に係るＤＡＣは、入力データを上位ビットと下位ビットとに分割し、上位ビットをＤ／Ａ変換した出力電圧と、下位ビットをＤ／Ａ変換した出力電圧とを加算することにより、入力データのＤ／Ａ変換を行う上位・下位分割型の抵抗ストリング型Ｄ／Ａ変換器（ＲｓｔＤＡＣ）である。
【００２４】
図１に示すように、本実施の形態にかかるＤＡＣは、上位ビット用ＤＡＣ１、下位ビット用ＤＡＣ２、アナログ加算器３を有している。本実施の形態に係るＤＡＣは、入力データ（Ｎビット）１５を上位Ｋビットの入力データ１６と下位Ｌビットの入力データ１７に分割し、上位ビット用ＤＡＣ１のアナログ出力電圧２２と下位ビット用ＤＡＣ２のアナログ出力電圧２３をアナログ加算器３で加算する。
【００２５】
上位ビット用ＤＡＣ１は、複数の基準抵抗１２で構成される分圧回路８、デコーダ６、スイッチ回路１０を備える。上位ビット用ＤＡＣ１は、入力データ（Ｎビット）１５のうち、上位Ｋビットの入力データ１６をＤ／Ａ変換する。分圧回路８は、抵抗値ＲＭの基準抵抗１２を２Ｋ−１個と抵抗値ｎ×ＲＭの抵抗１４とを直列接続した抵抗ストリングである。ここで、ｎは、１よりも大きい整数である。抵抗１４は、分圧回路８の最下位の抵抗である。分圧回路８は、第１基準電源信号１８の電圧値をＶＲ１、第２基準電源信号１９の電圧値をＶＲ２とすると、基準電源電圧ＶＲ１とＶＲ２との間の電圧を分圧する。
【００２６】
下位ビット用ＤＡＣ２は、複数の基準抵抗１３で構成される分圧回路９、デコーダ７、スイッチ回路１１を備える。下位ビット用ＤＡＣ２は、入力データ（Ｎビット）１５のうち、下位Ｌビットの入力データ１７をＤ／Ａ変換する。分圧回路９は、抵抗値ＲＳの基準抵抗１３を２Ｌ個直列接続した抵抗ストリングである。分圧回路９は、上位ビット用ＤＡＣ１の分圧回路８の最下位の抵抗値ｎ×ＲＭの抵抗１４に並列接続されている。
【００２７】
本発明においては、分圧回路８の最下位のｎ×ＲＭの抵抗１４と、分圧回路９の抵抗値ＲＳの基準抵抗を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗が、分圧回路８の基準抵抗の抵抗値ＲＭと等しくなるように作成する。すなわち、下位ビット用ＤＡＣ２のビット数をＬとして、ｎを１より大きい数とすると、
【数１９】
2008236301.tif 000019
の関係となるように作成する。
【００２８】
式（１７）を、分圧回路９の基準抵抗ＲＳについて展開すると、
【数２０】
2008236301.tif 000020
となり、本発明における式（１７）に示す回路構成とすることで、分圧回路８、９の基準抵抗の関係はＲＳ＜ＲＭとすることができる。従って、従来では、基準抵抗１３の抵抗値ＲＳが基準抵抗１２の抵抗値ＲＭよりも大きい（ＲＳ＞＞ＲＭ）のに対し、本発明では、基準抵抗１２の抵抗値ＲＭが基準抵抗１３の抵抗値ＲＳよりも大きい（ＲＭ＞ＲＳ）。
【００２９】
ここで、実施の形態１に係るＤＡＣの動作について説明する。上位ビット用ＤＡＣ１では、Ｎビットの入力データ１５のうち、上位Ｋビットのデジタル入力データ１６がデコーダ６に入力される。スイッチ回路１０は、トランジスタからなる複数の伝送スイッチで構成されている。複数の伝送スイッチは、それぞれ分圧回路８の各基準抵抗１２の接続点に接続されている。デコーダ６から出力されるデコード結果出力信号２０により、スイッチ回路１０のいずれか１つの伝送スイッチをＯＮにして、アナログ出力電圧ＶＵＰが出力される。
【００３０】
下位ビット用ＤＡＣ２では、Ｎビットの入力データ１５のうち、下位Ｌビットのデジタル入力データ１７がデコーダ７に入力される。スイッチ回路１１は、トランジスタからなる複数の伝送スイッチで構成されている。複数の伝送スイッチは、それぞれ分圧回路９の各基準抵抗１３の接続点に接続されている。デコーダ７から出力されるデコード結果出力信号２１により、分圧回路９のスイッチ回路１１のいずれか１つの伝送スイッチをＯＮにして、アナログ出力電圧ＶＤＯＷＮが出力される。最後に、アナログ加算器３で上位ビット用ＤＡＣ１と下位ビット用ＤＡＣ２の各アナログ出力電圧を加算して、ＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴが得られる。
【００３１】
次に、上位ビット用ＤＡＣ１での出力抵抗ＲＵＰ及び下位ビット用ＤＡＣ２での出力抵抗ＲＤＯＷＮについて考える。上位ビット用ＤＡＣ１のスイッチ回路１０、下位ビット用ＤＡＣ２のスイッチ回路１１において、図７の抵抗分圧の例と同じようにスイッチが選択された場合における、上位ビット用ＤＡＣ１の出力抵抗ＲＵＰと下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮは以下のようにして求められる。
【００３２】
上位ビット用ＤＡＣ１の出力抵抗ＲＵＰは、分圧回路８がＲＭ１とＲＭ２とで分割されていることから、式（１）の関係が成り立つ。
【数２１】
2008236301.tif 000021
【００３３】
本実施形態では、分圧回路８の最下位のｎ×ＲＭの抵抗と、分圧回路９の抵抗値ＲＳの基準抵抗を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗を、分圧回路８の基準抵抗の抵抗値ＲＭと等しくしている。このため、上位ビット用ＤＡＣ１の出力抵抗ＲＵＰが最大となる条件は、式（４）と同様の式となり、
【数２２】
2008236301.tif 000022
上位ビット用ＤＡＣ１の出力抵抗ＲＵＰは、従来例と同一の式（５）で表せる。
【数２３】
2008236301.tif 000023
【００３４】
一方、下位ビット用ＤＡＣ２の分圧回路９は、ＲＳ１とＲＳ２とで分割されている。分圧回路８の最下位のｎ×ＲＭの抵抗と、その他の２Ｋ−１個の抵抗値ＲＭを直列に接続した抵抗ストリングとの並列接続回路の合成抵抗をＲＹ１とすると、
【数２４】
2008236301.tif 000024
の関係が成り立つ。合成抵抗ＲＹ１は、
【数２５】
2008236301.tif 000025
と表せる。式（２０）をＲＹ１について展開すると、
【数２６】
2008236301.tif 000026
となる。下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮが最大となるＲＳ１とＲＳ２の条件は、式（９）と同様であるから、
【数２７】
2008236301.tif 000027
である。従って、式（１９）と（２１）と（９）から、ＲＤＯＷＮについて展開すると、式（２２）となる。
【数２８】
2008236301.tif 000028
【００３５】
上位、下位ビット用ＤＡＣのそれぞれの出力部に付加される寄生容量をＣＬＯＡＤとし、上位、下位ビット用ＤＡＣのセトリング時間をそれぞれｔＵＰ、ｔＤＯＷＮとすると、ＬＳＢ表記でのセトリング誤差エラーをＥＲＲとした場合、式（１４）と同一の式で表すことができる。
【数２９】
2008236301.tif 000029
なお、説明のため、上位ビット用ＤＡＣと下位ビット用ＤＡＣとで容量値は異なるが、簡単の為に同じ容量値としている。
【００３６】
図２は、本実施の形態における、上位ビット用ＤＡＣ１のアナログ出力信号２２、下位ビット用ＤＡＣ２のアナログ出力信号２３、ＤＡＣ全体のアナログ出力信号２６の出力波形を示している。図２は、時刻ｔ＝０でＮビットのデジタル入力データ１５が入力された場合の、Ｄ／Ａ変換後の出力波形を示している。図２において、横軸は時間ｔ、縦軸は電圧Ｖを表している。Ｎビットのデジタル入力データ１５、上位Ｋビットのデジタル入力データ１６、下位Ｌビットのデジタル入力データ１７の理想アナログ入力電圧をそれぞれＶＩＮ、ＶＩＮ_ＵＰ、ＶＩＮ_ＤＯＷＮとする。上位ビット用ＤＡＣ１のアナログ出力電圧ＶＵＰと、下位ビット用ＤＡＣ２のアナログ出力電圧ＶＤＯＷＮとを加算した値が、Ｎビットのデジタル入力電圧ＶＩＮに対するＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴとなる。
【００３７】
従来例では、ＲｓｔＤＡＣのセトリング時間ｔＤＡＣは、下位ビット用ＤＡＣ２のセトリング時間ｔＤＯＷＮによって決定されていた。しかしながら、本実施の形態においては、従来例に比べて、基準抵抗１３の抵抗値ＲＳが基準抵抗１２の抵抗値ＲＭよりも小さい（ＲＭ＞ＲＳ）。このため、下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮを小さくすることができ、下位ビット用ＤＡＣ２のセトリング時間ｔＤＯＷＮを短くすることができる。その結果として、図２に示すように、ＤＡＣ全体のセトリング時間ｔＤＡＣは、上位ビット用ＤＡＣ１のセトリング時間ｔＵＰによって決定されることになる。このため、従来例に比べて、ＤＡＣ全体のセトリング時間を短くすることができる。なお、ＤＡＣ全体のセトリング時間ｔＤＡＣには、本来であれば、アナログ加算器３内部のオペアンプ回路などの遅延時間が加算されるが、抵抗ストリング部でのセトリング時間に比べて十分小さいと考えることができるため、無視して考えている。
【００３８】
また、ＲｓｔＤＡＣの分圧回路で消費する消費電力ＰＲｓｔは、上位ビット用分圧回路８の第１の基準電源電圧ＶＲ１と第２の基準電源電圧ＶＲ２との間の差電圧ＶＲｓｔと、上位ビット用分圧回路８を構成する抵抗値ＲＭの基準抵抗を２Ｋ個直列接続した抵抗ストリングの合成抵抗２Ｋ×ＲＭにより、式（２３）で表される。
【数３０】
2008236301.tif 000030
【００３９】
消費電力ＰＲｓｔは、上位ビット用分圧回路８の基準抵抗ＲＭの合成抵抗で決まり、下位ビット用分圧回路９の基準抵抗の抵抗値ＲＳを小さくしても消費電力は変化しないことから、本発明では、消費電力を大きくすることなくＤＡＣの高速化を図ることができる。
【００４０】
式（１７）に示すように、本実施の形態では、分圧回路８の最下位のｎ×ＲＭの抵抗と、分圧回路９の抵抗値ＲＳの基準抵抗を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗が、分圧回路８の最下位の基準抵抗の抵抗値ＲＭと等しくなるようにしている。このため、式（１５）からわかるように、上位ビットと下位ビットの切り替え点での変換誤差は理論上発生することはなく、変換誤差を補正するための補正抵抗ＲＨも必要としない。
【００４１】
上記に示すように、本実施の形態においては、上位ビットと下位ビットの切り替え点での変換誤差は理論上発生しない回路構成としている。しかしながら、基準抵抗ＲＭ、ＲＳ間のレイアウトパターンでの相対精度が悪い場合には、変換誤差が発生してしまう懸念がある。
【００４２】
そこで、本実施形態では、分圧回路８、９の基準抵抗１２、１３は、それぞれ同じ基準抵抗ＲＰをもとにして、複数の基準抵抗ＲＰを直列接続あるいは並列接続して作成される。これにより、基準抵抗ＲＭ、ＲＳとの間の相対精度を保ったままレイアウトすることができる。さらに、基準抵抗ＲＭ、ＲＳを、基準抵抗ＲＰの直列接続数と並列接続数を揃えるように作成することで、基準抵抗ＲＰの総数の増加によるレイアウト面積の増加を抑えることができる。
【００４３】
例えば、１０ビットの入力データを、上位、下位５ビットずつに分割した１０ビットのＲｓｔＤＡＣを考え、ＲＭ＝２０Ω、ＣＬＯＡＤ＝１０ｐＦ、ｎ=２、セトリング許容誤差エラーＥＲＲを０．１ＬＳＢとした場合、式（１８）より、下位ビット用分圧回路９の基準抵抗の抵抗値ＲＳは、
【数３１】
2008236301.tif 000031
となる。このため、従来例とは異なり、ＲＳ＜ＲＭとなる。従って、上位ビット用ＤＡＣ１、下位ビット用ＤＡＣ２のセトリング時間は、式（１４）を解いて、ｔＵＰ≒１４.７７ｎｓｅｃ、ｔＤＯＷＮ≒１.１２ｎｓｅｃとなる。
【００４４】
一方、従来例では、ＲＭ＝２０Ω、ＲＳ＝４００Ωとした場合、ｔＵＰ≒１４.７７ｎｓｅｃ、ｔＤＯＷＮ≒１８４.８７ｎｓｅｃとなっており、下位ビット用ＤＡＣ２のセトリング時間が上位ビット用ＤＡＣ１の１０倍以上長くなっていた。従って、本発明によれば、下位ビット用ＤＡＣ２のセトリング時間を大幅に短縮することができる。
【００４５】
図３は、上記数値例での基準抵抗１２、１３の構成の一例を示す図である。図３に示すように、分圧回路８の基準抵抗１２は、抵抗値５Ωの４個の基準抵抗ＲＰを直列接続して構成されている。従って、上位ビット用分圧回路８の基準抵抗ＲＭは、ＲＭ＝ＲＰ×４個＝２０Ωとなる。また、分圧回路９の基準抵抗１３は、抵抗値５Ωの４個の基準抵抗ＲＰを並列に接続して構成されている。従って、下位ビット用分圧回路９の基準抵抗ＲＳは、ＲＳ＝ＲＰ÷４個＝１.２５Ωとなる。このように、基準抵抗１２、１３とを、各々同じ抵抗値で、かつ、同じ抵抗数で作成することができるため、基準抵抗ＲＭ、ＲＳとの間の相対精度を保ったままレイアウトすることができる。
【００４６】
なお、下位ビット用分圧回路９での基準抵抗ＲＰの総数は、４個×２５個＝１２８個で、上位ビット用分圧回路８での基準抵抗ＲＰの総数は、最下位の抵抗値は２×ＲＭとなることから、４個×２５個＋４個＝１３２個となり、抵抗数の増加を抑えてレイアウトすることができる。
【００４７】
本発明の基準抵抗１２、１３の構成とは異なり、例えば、基準抵抗ＲＰを下位ビット用分圧回路９の抵抗値ＲＳの基準抵抗１３により作成した場合、すなわち、ＲＰ＝ＲＳとした場合、下位ビット用分圧回路９の基準抵抗ＲＰの総数は、抵抗値ＲＳの基準抵抗１３の総数と等しく２５個＝３２個と少なくすることができる。しかし、上位ビット用分圧回路８の基準抵抗ＲＰの総数は、同じ抵抗値の基準抵抗ＲＰ（＝ＲＳ）で作成した場合には、１６個×２５個＋１６個＝５２８個と多くなってしまい、抵抗レイアウト面積が増加する。また、上位ビット用分圧回路８の基準抵抗１２の抵抗値を小さく作成すれば、抵抗レイアウト面積の増加を抑えることはできるが、この場合、基準抵抗１２、１３との間の相対精度を保つことが困難となる。
【００４８】
実施の形態２．
本発明の実施の形態２に係るＤＡＣについて図４を参照して説明する。図４は、実施の形態２に係るＤＡＣの構成を示す図である。図４において、図１と同一の構成要素には、同一の符号を付し、その説明は省略する。以下、本実施の形態と実施の形態１との相違点について説明する。
【００４９】
本実施の形態においては、上位ビット用分圧回路８の最下位以外の箇所から、下位ビット用分圧回路９の基準電圧を取り出す箇所を任意に選択することができる。従って、レイアウト作成時の基準抵抗の相対精度が比較的高いとされる抵抗ストリングの中央部分からでも、下位ビット用分圧回路９の基準電圧を取り出すことができる。
【００５０】
スイッチ回路１１の出力側には、アナログ減算器４が設けられている。アナログ減算器４には、下位ビット用ＤＡＣ２からのアナログ出力信号２４と、上位ビット用分圧回路８から取り出した基準電圧信号とが入力される。下位ビット用ＤＡＣ２のアナログ出力信号２４の電圧値をＶＤＯＷＮ'とし、上位ビット用分圧回路８から取り出した基準電圧値をＶＲＥＦとすると、アナログ減算器４は、ＶＤＯＷＮ'からＶＲＥＦを減算したアナログ出力信号２３をアナログ加算器３に出力する。
【００５１】
次に、本実施の形態に係るＤＡＣの動作について説明する。ここでは、実施形態１との相違点を以下に説明する。下位ビット用ＤＡＣ２では、入力データ（Ｎビット）１５のうち、下位Ｌビットのデジタル入力データ１７がデコーダ７に入力される。デコーダ７のデコード結果出力信号２１により、分圧回路９の基準電圧に接続されるスイッチ回路１１のどれか一つの伝送スイッチがＯＮとされる。これにより、上位ビット用分圧回路８の取り出し箇所での基準電圧ＶＲＥＦ分が加算されたアナログ出力電圧２４が得られる。そして、アナログ減算器４によりアナログ出力電圧２４（ＶＤＯＷＮ'）から基準電圧ＶＲＥＦ分を減算したアナログ出力電圧ＶＤＯＷＮがアナログ加算器３に入力される。その後、アナログ加算器３は、アナログ減算器４から入力されたアナログ出力信号２３の電圧値ＶＤＯＷＮと、上位ビット用ＤＡＣ１のアナログ出力信号２２の電圧値ＶＵＰとを加算して、最終的なＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴを出力する。
【００５２】
なお、本実施の形態においては、上位ビット用ＤＡＣ１、下位ビット用ＤＡＣ２の出力抵抗及びセトリング時間は、実施の形態１と同一の式で表せる。ただし、下位ビット用ＤＡＣ２のセトリング時間には、本来であれば、アナログ減算器４内部のオペアンプ回路の遅延時間が加算されるが、下位ビット用ＤＡＣ２の抵抗ストリング部でのセトリング時間に比べて十分小さいと考えることができるため、無視して考えている。従って、本実施の形態においても、実施の形態１と同様に、消費電力を大きくすることなくセトリング時間を短くすることができるとともに、変換誤差の発生を防止することができる。
【００５３】
実施の形態３．
本発明の実施の形態３に係るＤＡＣについて図５を参照して説明する。図５は、本実施の形態に係るＤＡＣの構成を示す図である。図５において、図１と同一の構成要素には、同一の符号を付し、その説明は省略する。以下、本実施の形態と実施の形態１との相違点について説明する。
【００５４】
本実施の形態では、抵抗値ｎ×ＲＭの抵抗１４が分圧回路８の最下位からｎ個設けられている。そして、ｎ個の抵抗１４と、分圧回路９の抵抗値ＲＳの基準抵抗１３を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗が、分圧回路８の基準抵抗１２の抵抗値ＲＭのｎ倍と等しくなるように、分圧回路８、９の基準抵抗１２、１３が作成されている。従って、下位ビット用ＤＡＣ２のビット数をＬ、ｎを２以上の整数とすると、
【数３２】
2008236301.tif 000032
の関係になるように、分圧回路８、９の基準抵抗が作成される。式（２４）を、分圧回路９の基準抵抗ＲＳについて展開すると、
【数３３】
2008236301.tif 000033
となる。このため、本実施の形態における分圧回路９の基準抵抗ＲＳの抵抗値は、実施の形態１（式（１８））の分圧回路９の基準抵抗ＲＳの抵抗値のｎ倍となる。
【００５５】
実施の形態１では、基準抵抗ＲＳの抵抗値を小さくすることで高速化を図っているが、ビット数が大きくなるに従って基準抵抗ＲＳの抵抗値はさらに小さくなり、レイアウトパターンや製造上の最小抵抗値の限界や、これを回避する為にレイアウトパターンが大きくなるなどの弊害があり、基準抵抗を精度良くレイアウトすることが困難となる場合もある。そのため、本実施の形態のように、下位ビット用ＤＡＣ２でのセトリング時間ｔＤＯＷＮが上位ビット用ＤＡＣ１のセトリング時間ｔＵＰよりも小さい範囲で、分圧回路９の基準抵抗１３の抵抗値ＲＳを大きくしたほうが良い場合もある。
【００５６】
本実施の形態においては、スイッチ回路１１の出力側に１／ｎ回路５が設けられている。１／ｎ回路５は、入力される下位ビット用ＤＡＣ２のアナログ出力信号２５を１／ｎ倍する。従って、実施の形態３での下位ビット用ＤＡＣ２のアナログ出力信号２５の電圧値をＶＤＯＷＮ''とすると、１／ｎ回路５は、下位ビット用ＤＡＣ２のアナログ出力電圧ＶＤＯＷＮ''を１／ｎ倍した、アナログ出力信号２３をアナログ加算器３に入力する。アナログ加算器３は、１／ｎ回路５から入力されたアナログ出力信号２３の電圧値ＶＤＯＷＮと、上位ビット用ＤＡＣ１のアナログ出力信号２２の電圧値ＶＵＰとを加算して、最終的なＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴを出力する。
【００５７】
次に、本実施の形態に係るＤＡＣの動作について説明する。実施の形態３での上位ビット用ＤＡＣ１と下位ビット用ＤＡＣ２の出力抵抗を、図７に示す抵抗分圧の例と同様の場合で考えて、以下に説明する。上述のとおり、本実施の形態では、分圧回路８のｎ個のｎ×ＲＭの抵抗と、分圧回路９の抵抗値ＲＳの基準抵抗を２Ｌ個直列接続した抵抗ストリングとの並列接続回路の合成抵抗を、分圧回路８の基準抵抗の抵抗値ＲＭのｎ倍と等しくしている。このため、上位ビット用ＤＡＣ１の出力抵抗ＲＵＰは、従来例及び第１の実施形態と同一の式（５）で表すことができる。
【数３４】
2008236301.tif 000034
【００５８】
一方、下位ビット用ＤＡＣ２の分圧回路９は、ＲＳ１とＲＳ２とで分割されている。分圧回路８のｎ個のｎ×ＲＭの抵抗と、その他の２Ｋ−ｎ個の抵抗値ＲＭを直列に接続した抵抗ストリングとの並列接続回路の合成抵抗をＲＺ１とすると、下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮは、
【数３５】
2008236301.tif 000035
の関係が成り立つ。合成抵抗ＲＺ１は、
【数３６】
2008236301.tif 000036
と表せる。式（２７）をＲＺ１について展開すると、
【数３７】
2008236301.tif 000037
となり、下位ビット用ＤＡＣ２の出力抵抗ＲＤＯＷＮが最大となるＲＳ１とＲＳ２の条件は式（９）と同様であるから、
【数３８】
2008236301.tif 000038
である。従って、式（２６）と（２８）と（９）から、ＲＤＯＷＮについて展開すると、式（２９）となる。
【数３９】
2008236301.tif 000039
【００５９】
実施の形態３では、分圧回路８のｎ２×ＲＭの抵抗と、分圧回路９の抵抗ストリングとの並列接続回路の合成抵抗を、分圧回路８の基準抵抗の抵抗値ＲＭのｎ倍としているため、分圧回路８の最小分解能の電圧のｎ倍の基準電圧を、分圧回路９で分圧している。そのため、下位ビット用ＤＡＣ２のアナログ出力電圧ＶＤＯＷＮ''は、下位Ｌビットのデジタル入力データの理想アナログ入力電圧ＶＩＮ_ＤＯＷＮのｎ倍の電圧値となっており、１／ｎ回路５により１／ｎ倍されたアナログ出力電圧ＶＤＯＷＮがアナログ加算器３に入力されて、ＲｓｔＤＡＣのアナログ出力電圧ＶＯＵＴが得られる。
【００６０】
上位、下位ビット用ＤＡＣのセトリング時間は、実施の形態１と同一の式で表せる。ただし、下位ビット用ＤＡＣ２のセトリング時間には、本来であれば、１／ｎ回路５の遅延時間が加算されるが、下位ビット用ＤＡＣ２の抵抗ストリング部でのセトリング時間に比べて十分小さいと考えることができるため、無視して考えている。従って、従来よりもセトリング時間を短くすることが可能である。
【００６１】
次に、実施の形態３における特徴について以下に説明する。例えば、上位、下位を５ビットずつに分割した１０ビットのＲｓｔＤＡＣを考え、ＲＭ＝２０Ω、ＣＬＯＡＤ＝１０ｐＦ、ｎ=２、セトリング許容誤差エラーＥＲＲを０．１ＬＳＢとした場合、式（２４）より、下位ビット用分圧回路９の基準抵抗の抵抗値ＲＳは、
【数４０】
2008236301.tif 000040
となる。このため、実施の形態１と比較すると、下位ビット用分圧回路９の基準抵抗１３の抵抗値は、２倍となっている。上位、下位ビット用ＤＡＣのセトリング時間は、式（１４）を解いて、ｔＵＰ≒１４.７７ｎｓｅｃ、ｔＤＯＷＮ≒２.１７ｎｓｅｃとなる。このため、下位ビット用ＤＡＣ２のセトリング時間ｔＤＯＷＮも実施の形態１に比べて２倍程度長くなる。しかしながら、ＤＡＣ全体のセトリング時間ｔＤＡＣは、上位ビット用ＤＡＣ１のセトリング時間ｔＵＰで決定されるため、実施の形態３で下位ビット用ＤＡＣ２のセトリング時間ｔＤＯＷＮが２倍長くなっても、ＤＡＣ全体のセトリング時間には影響は無い。
【００６２】
実施の形態３での抵抗の配置について、図３と同様に考えた場合、下位ビット用分圧回路９での基準抵抗ＲＰの総数は、２個×２５個＝６４個となる。また、上位ビット用分圧回路８での基準抵抗ＲＰの総数は、最下位から２個までの抵抗値は２倍となることから、４個×２５個＋４個×２＝１３６個となり、実施の形態１よりも総抵抗数は少なく、抵抗レイアウト面積を小さくすることができるという利点がある。
【００６３】
実施の形態３では、実施の形態１に比べて、下位ビット用分圧回路９の基準抵抗の抵抗値ＲＳを２倍に大きくすることができることから、抵抗値ＲＳを１／２倍として実施の形態１と同一の抵抗値にしても抵抗のレイアウト精度を保つことは可能である。このため、分圧回路８、９の基準抵抗の抵抗値ＲＭ、ＲＳをそれぞれ１／２倍として作成することもできる。この結果として、式（５）と（１４）より、上位ビット用ＤＡＣ１でのセトリング時間を１／２とし、ＤＡＣ全体のセトリング時間を１／２とすることができる。
【００６４】
また、実施の形態３においても、実施の形態２のように、上位ビット用分圧回路８の最下位以外の箇所からでも、基準電圧ＶＲＥＦを取り出す箇所を任意に選ぶことができ、レイアウト作成時の基準抵抗の相対精度が比較的高いとされる抵抗ストリングの中央部分からでも基準電圧ＶＲＥＦを取ることができる。
【００６５】
以上、説明したように、本発明によれば、下位ビット用ＤＡＣの高速化によるＤＡＣ全体の高速化を図ることができる。また、消費電力を大きくすることなく、ＤＡＣの高速化を図ることができる。さらに、理論上、上位ビットと下位ビットの切り替え点での変換誤差は発生しない。上位ビット用分圧回路の基準抵抗と下位ビット用分圧回路の基準抵抗とを各々同じ抵抗値で、かつ、同じ抵抗数で作成することにより、上位ビットと下位ビットのそれぞれの分圧回路の基準抵抗間の相対精度を保つことができる。また、上位ビットと下位ビットの分圧回路のそれぞれの基準抵抗の抵抗数の増加を抑えることができる。
【図面の簡単な説明】
【００６６】
【図１】実施の形態１に係るＤＡＣの構成を示す図である。
【図２】実施の形態１に係るＤＡＣにおける各部の出力波形を示す図である。
【図３】実施の形態１に係るＤＡＣでの抵抗配置を示す図である。
【図４】実施の形態２に係るＤＡＣの構成を示す図である。
【図５】実施の形態３に係るＤＡＣの構成を示す図である。
【図６】従来のＤＡＣの構成を示す図である。
【図７】従来のＤＡＣの抵抗分圧を示す図である。
【符号の説明】
【００６７】
１  上位ビット用ＤＡＣ
２  下位ビット用ＤＡＣ
３  アナログ加算器
４  アナログ減算器
５  １／ｎ回路
６  上位ビット用デコーダ
７  下位ビット用デコーダ
８  上位ビット用分圧回路
９  下位ビット用分圧回路
１０  上位ビット用スイッチ回路
１１  下位ビット用スイッチ回路
１２  上位ビット用分圧回路８の基準抵抗ＲＭ
１３  下位ビット用分圧回路９の基準抵抗ＲＳ
１４  ｎ×ＲＭの抵抗値
１５  Ｎビットの入力データ
１６  上位Ｋビットの入力データ
１７  下位Ｌビットの入力データ
１８  第１の基準電源信号
１９  第２の基準電源信号
２０  上位ビット用デコーダ６のデコード結果信号
２１  下位ビット用デコーダ７のデコード結果信号
２２  上位ビット用ＤＡＣ１のアナログ出力信号
２３  下位ビット用ＤＡＣ２のアナログ出力信号
２４  実施の形態２での下位ビット用ＤＡＣ２のアナログ出力信号
２５  実施の形態３での下位ビット用ＤＡＣ２のアナログ出力信号
２６  ＲｓｔＤＡＣ全体のアナログ出力信号
【図１】
2008236301.tif 000043
【図２】
2008236301.tif 000044
【図３】
2008236301.tif 000045
【図４】
2008236301.tif 000046
【図５】
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【図６】
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【図７】
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