(57)【要約】      （修正有）【課題】接地能力を強めて、アンテナを内蔵する３Ｄ電子パッケージ構造を提供する。【解決手段】パッケージユニット３００はユニットの上部および下部表面上の信号接触３０２，３１４，３１５，３１６を通してマルチチップスタックを成し遂げることができる。単一または複数の接地層３１１は、半導体素子のための接地を容易にするためにパッケージユニット３００の基板の裏にあり、ウェーハレベルパッケージングプロセスに適用される。前記接地層３１１は電子素子の信号伝送路である。また、電子素子層３１３の周囲の単一または複数のビアホールは、パッケージ構造の上部および下部表面の間の電気信号接続を可能にし、パッケージユニット３００のさらなる機能性を可能にする。さらに、接地層３１１はアンテナを内蔵した３Ｄスタックパッケージ構造を構成するための円形の信号通信路を有しうる。【選択図】図３Ａ
2008211175.tif 000002
【特許請求の範囲】
【請求項１】
電子素子を形成するための基板と、
電子素子によって占める領域が前記基板の領域より小さいかまたは等しく、前記基板の第１表面上に形成される電子素子と、
前記電子素子の表面上に配される接触パッドと、
前記電子素子の周囲に分布するバッファ領域と、
前記基板の第２の表面上に形成され、その場所で、前記バッファ領域はその上に形成されたビアホール、および前記バッファ領域の上部表面と前記接地層との間に信号接触を構成するための前記ビアホールまたはホール壁の内部に満たされている導電物質を含む、接地層と、
前記電子パッケージ構造の少なくとも一つの側に形成される信号通信路と、
前記信号通信路の端部に形成され、前記電子パッケージ構造の少なくとも一つにわたって分布する信号接触と、
を含む、電子パッケージ構造。
【請求項２】
前記電子パッケージ構造の両側に形成された信号通信路は、信号伝送のために前記ビアホールを通して信号接触を達成する、請求項１の電子パッケージ構造。
【請求項３】
前記接地層は熱導体であって、
前記熱導体の物質は、Ｃｕ、Ｎｉ、Ｆｅ、Ａｌ、Ｃｏ、Ｆｅ、またはこれらの組み合せたものを含み、前記ビアホールの内部に満たされた導電物質は、Ｓｎ、Ａｇ、Ａｌ、Ｂｅ、Ｃｕ、Ｎｉ、Ｒｈ、Ｗ、またはこれらの組み合わせたものを含む、請求項１の電子パッケージ構造。
【請求項４】
電子素子を形成するための複数の基板と、
複数の電子素子によって占める領域が前記複数の基板の領域より小さいかまたは等しく、前記複数の基板の第１表面上に形成される複数の電子素子と、
前記複数の電子素子の表面上に配される複数の接触パッドと、
前記複数の電子素子の周囲に分布する複数のバッファ領域と、
前記複数の基板の第２表面上に形成され、その場所で、前記複数のバッファ領域はその上に形成された複数のビアホール、および前記複数のバッファ領域の上部表面と複数の接地層との間に信号接触を構成するための前記複数のビアホールまたはホール壁の内部に満たされている導電物質を含む、複数の接地層と、
電子パッケージ構造の少なくとも一つの側に形成される複数の信号通信路と、
前記複数の信号通信路の端部に形成され、前記電子パッケージ構造の少なくとも一つにわたって分布する信号接触と、
前記複数の信号接触上に形成される複数の固定構造と、
を含む、複数のパッケージユニットを有する３Ｄ電子パッケージ構造。
【請求項５】
前記複数の接地層は熱導体であって、
前記熱導体の物質は、Ｃｕ、Ｎｉ、Ｆｅ、Ａｌ、Ｃｏ、Ｆｅ、またはこれらの組み合せたものを含み、前記ビアホールの内部に満たされた導電物質は、Ｓｎ、Ａｇ、Ａｌ、Ｂｅ、Ｃｕ、Ｎｉ、Ｒｈ、Ｗ、またはこれらの組み合わせたものを含む、請求項６に記載の複数のパッケージユニットを有する３Ｄ電子パッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野
本発明は、電子パッケージ構造に関し、特に、接地能力を高めたアンテナ内蔵の３Ｄパッケージユニットに関するものであって、そこで、単一または複数の接地層はパッケージユニットの基板の裏にあり、パッケージユニットの両側の信号接触を通してマルチチップスタックを達成することができる。
【背景技術】
【０００２】
従来技術の説明
現在の電子製品は、小型化され、高性能、高精度、および高い信頼性を有する傾向にある。その結果、回路素子の分布密度は非常に高くなり、また回路の容積は実質的に減少する。しかしながら、電子製品の回路がより精巧になるにつれて、多くの素子は狭いスペースに形成され、互いの信号干渉の影響を受けやすくなる。その結果、電子製品の信号安定度は影響を受ける。一番の共通課題は、電磁妨害（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）とノイズである。ＥＭＩは、主に、放射電磁妨害と伝導電磁妨害とに分けられる。放射電磁妨害は、伝送媒体のない空間を通して直接伝わるため、遮へい、または接地によって除去されることができるだけである。本発明は、接地能力を高めた３Ｄパッケージユニットを開示する。そこで、単一または複数の接地層は、積層されたパッケージユニットの電気パフォーマンスを改善し、高密度の電子素子に対するＥＭＩを減少させるために基板の裏にある。
【０００３】
従来技術の積層された集積回路（ＩＣ）チップパッケージは、米国特許第６３８７７２８号において開示され、図１を参照する。第１のＩＣチップ１０３は、パッケージ１００の基板１０２の上に配置される。また、ワイヤボンディングオペレーションは、複数の結合線（ｂｏｎｄｉｎｇ  ｗｉｒｅｓ）１０４が形成され、第１のＩＣチップ１０３と基板１０２とを電気的に接続する第１のＩＣチップ１０３上で行われる。また、接着層１０５は、その上に第２のＩＣチップ１０６を付着するために第１のＩＣチップ１０３上に覆われている。同様に、複数の結合線１０７は、第２のＩＣチップ１０６と基板１０２とを接続するためにワイヤボンディングオペレーションを使用することによって形成される。同様に、複数の結合線１０７は、第２のＩＣチップ１０６と基板１０２とを接続するためにワイヤボンディングオペレーションを使用することによって形成される。その手順の後、成形材料１０８は、全ての素子を包むために基板１０２上に配される。この結果、積層されたＩＣチップのパッケージ工程が完結する。２以上のチップは一緒に積層され、チップの数を増やす一方、効果的にスペースを確保するために積層されたＩＣパッケージ内の基板を共有する。しかしながら、結合線が基板と接続した後、チップ内部でのみ行われる信号伝送のために信号遅延がしばしば起こりうる。加えて、このパッケージ構造において、信号伝送路があまりに長いので、このような構造が高周波電子要素に適用されれば、ノイズがしばしば発生し、それによって電子素子の信号制御に影響を及ぼす。
【０００４】
高密度ＩＣチップパッケージ構造は、米国特許第６２３６１１５号に開示され、図２を参照する。パッケージ構造は、積層されているチップを使用することによって形成される。しかし、上記のように、結合線を使用することによって生じるチップ間の信号伝送の可能な信号遅延を減らすために、第１のＩＣチップ２０１、第２のＩＣチップ２０２、および第３のＩＣチップ２０３はワイヤボンディングオペレーションによって電気的な経路を形成しない。本特許は、主に、チップに形成されている複数のビアホール２０６を利用し、ホール壁に金属配線２０４を、導電性の固定構造２０５とともに配置する。上記のパッケージ構造において、チップ間の伝送路が減少されることができるにもかかわらず、ＩＣチップの増加した分布密度のために異なる形式のチップ間の信号干渉の可能性は増加する。それ故に、電子製品の信号安定度は影響を受ける。
【０００５】
したがって、システムオンチップ（ＳＯＣ）パッケージは、マイクロエレクトロニクス、高周波通信、または動作センサーなどのマルティプルチップ（multiple chips）を製造し、積層されたパッケージの技術コストを減少し、パッケージ容積の小型化を達成する傾向になっていくにつれて、高密度、高信頼性を有する構成および電気的性質を開発すること、および要求されたアプリケーション機能に従って柔軟な調整を行うことができるマルチマイクロエレクトロニクス素子を伴うパッケージ構造を設計し、組み立てることが差し迫った問題になる。
【発明の開示】
【０００６】
本発明の概要
上記で論じた従来技術の背景、およびシステムオンチップ（ＳＯＣ）パッケージは、マイクロエレクトロニクス、高周波通信または動作センサーなどのマルティプルチップを製造する傾向になっていることを踏まえて、本発明の目的は以下のように示す。
【０００７】
本発明は、複数のマイクロ電子素子を有するウェ−ハレベルパッケージユニットを提供する電子パッケージ構造およびその物を提案する。そこにおいて、上部および下部表面上の伝導配線パターンは、信号伝送路および時間を減少するためのアプリケーション環境と機能の要求に従う単一または複数の小型化されて積層されたパッケージ構造を柔軟に果たすことができる。したがって、積層されたパッケージモジュールの使用周波数および効率を強化する。
【０００８】
本発明の他の目的は、全てのパッケージユニットは、ウェーハまたは基板上に製造されるバッチであって、それゆえ、各々の個々のパッケージユニットの製造コストを減らす電子パッケージ構造を提供することにある。
【０００９】
本発明のさらに他の目的は、単一または複数の接地層が電気パフォーマンスを高めるために基板の裏にあって、それゆえ、高密度電子素子に対する電磁妨害（ＥＭＩ）は減らす
電子パッケージ構造を提供することである、
上記の論じた目的を達成するために、本発明の提案された電子パッケージ構造は、電子素子を形成するための単一または複数の基板を含む。単一または複数の電子素子は、基板の第１の表面上に形成され、電子素子によって占められる領域は、基板のそれより小さいか、または等しい。単一または複数の接触パッド（ｃｏｎｔａｃｔ  ｐａｄｓ）は、上記の電子素子の表面上に配置される。単一または複数のバッファ領域（ｂｕｆｆｅｒ  ａｒｅａ）は、上記の電子素子周辺に分布する。単一または複数の接地層（ｇｒｏｕｎｄｉｎｇ  ｌａｙｅｒｓ）は、上記の基板の第２の表面上に形成される。前記バッファ領域は、その上に形成された単一または複数のビアホール（ｖｉａ  ｈｏｌｅｓ）を含み、導電材料は前記バッファ領域と前記接地層の上の表面間の単独結合を確立するためにビアホールおよびホール壁（ｈｏｌｅ  ｗａｌｌｓ）内部で充填される。単一または複数の信号通信路は、上記の電子パッケージ構造の少なくとも一つの側の上に形成される。単一または複数の信号接触（ｓｉｇｎａｌ  ｃｏｎｔａｃｔｓ）は、前記信号通信路の端部に形成され、上記の電子パッケージ構造の少なくとも１つの側で分布される。
【００１０】
上記目的、特徴、効果は、添付図面と共に、以下の好ましい実施形態の詳細な説明から明らかになる。
【００１１】
図面の簡単な説明
本発明の好ましい実施形態は、さらなる以下の説明と添付の図面において説明される。
【００１２】
図１は、従来技術の積層されたＩＣチップパッケージ構造の回路図である。
【００１３】
図２は、ウェーハドリリングを使用することにより形成される従来技術の高密度ＩＣチップパッケージ構造の回路図である。
【００１４】
図３Ａは、本発明の第１の実施形態と本発明のパッケージユニットの断面図（図３ＢにおいてＡ−Ａ’線から用いられる）である。
【００１５】
図３Ｂは、本発明の第１の実施形態の可能な下面図であって、図３Ａに対応する。
【００１６】
図４Ａは、本発明の第１の実施形態に従う基板上の可能な分布の拡大図である。
【００１７】
図４Ｂは、本発明の第１の実施形態に従う基板上の可能な横断面図であって、図４Ａにおける拡大領域に対応する。
【００１８】
図５Ａは、ウェーハスタッキング（ｗａｆｅｒ  ｓｔａｃｋｉｎｇ）の回路図である。
【００１９】
図５Ｂは、ウェーハスタッキングの後、分離またはダイシングプロセスの側面図であって、図５Ａに対応する。
【００２０】
図６は、本発明の第２の実施形態と、本発明のパッケージユニットによって設定される第１タイプの積層されたパッケージの断面回路図である。
【００２１】
図７は、本発明の第３の実施形態と、本発明のパッケージユニットによって設定される第２タイプの積層されたパッケージの断面回路図である。
【００２２】
図８は、本発明の第４の実施形態と、本発明のパッケージユニットによって設定される第３タイプの積層されたパッケージの断面回路図である。
【発明を実施するための最良の形態】
【００２３】
好適な実施の形態の説明
本発明において、電子パッケージ構造が開示される。より具体的には、本発明は、接地能力を高めた３Ｄパッケージユニットを提案し、ユニットの両側に接点信号を通してマルチチップスタッキング（ｍｕｌｔｉ−ｃｈｉｐ  ｓｔａｃｋｉｎｇ）を達成できる。本発明の実施形態は、以下で詳細に述べられ、好ましい実施形態は、説明のみのためであり、本発明の制限を目的としない。
【００２４】
図３Ａは、本発明の第１のパッケージユニット３００の断面図であって、それは図３ＢにおけるＡ−Ａ’線から取得する。好ましい実施形態の基板３１８の材質は、Ｓｉ、Ｇｅ、Ｓｎ、Ｃ、または半導体部材の他のタイプと一緒に上記の部材の組合せでありうる。第１の電子素子層（ｅｌｅｃｔｒｏｎｉｃ  ｅｌｅｍｅｎｔ  ｌａｙｅｒ）３１３は、周知の半導体プロセスを使用することによって基板３１８上に形成され、電子素子は、能動素子、受動素子、検出装置、試験装置、マイクロエレクトロメカニカル（ＭＥＭ）チップ、またはそれらの組合せでありうる。基板３１８上であって、第１電子素子層３１３に占められていない位置はバッファ領域（特に図３では示さず）である。バッファ領域は、その中で形成される電気回路を有しないので、その領域はその領域内の第２のビアホール３１０を形成するために利用され、導電材料は、基板３１８の上部および下部表面間の電気チャネル（ｅｌｅｃｔｒｉｃａｌ  ｃｈａｎｎｅｌｓ）を形成するためのビアホールまたはホール壁の内部に充填される。第２のビアホール３１０は、機械ドリル（ｍａｃｈｉｎｅ  ｄｒｉｌｌｉｎｇ）、レーザートリル（ｌａｓｅｒ  ｄｒｉｌｌｉｎｇ）、ドライエッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）、ウェットエッチング（ｗｅｔ  ｅｔｃｈｉｎｇ）、または他の適切な方法を用いることによって形成され、内部に充填される導電部材は、Ｓｎ、Ａｇ、Ａｕ、Ａｌ、Ｂｅ、Ｃｕ、Ｎｉ、Ｒｈ、Ｗ、またはこれらの組合せでありうる。
【００２５】
装置の内部回路と外部通信間の信号伝送路である第１の接触パッド３０９および第２の接触パッド３０６は、第１の電子素子層３１３上に配置される。第１の電子素子層３１３上の第１の内部導電層３０７は、スパッタリング、電気めっき、または他の適切な方法を用いることにより形成され、第１の接触パッド３０９および第２の接触パッド３０６の回路信号は再分配されうる。第１のカバー層３０４および第２のカバー層３０５は、パッケージユニット表面のレベルを強化するための単一のカバー層に結合されうる。そして、パターニングプロセスは、第２の内部導電層３１７および第１のビアホール３０８を形成し、上記の回路信号の再分配で強める間に実行され、スタッキング間の第１のパッケージユニット３００の機能性をより可能にする。
【００２６】
電子素子接地層（ｅｌｅｃｔｒｏｎｉｃ  ｅｌｅｍｅｎｔ  ｇｒｏｕｎｄｉｎｇ  ｌａｙｅｒ）３１１は、第１のパッケージユニット３００の下部表面に形成され、そして接地層の材質は、Ｃｕ、Ｎｉ、Ｆｅ、Ａｌ、Ｃｏ、Ａｕ、またはこれらの組合せでありうる。電子素子接地層であるほかに、この金属層はまた、第１の電子素子層３１３によって生成された熱エネルギーを放出するのを補助する良好な熱導体である。電子素子接地層３１１は、機械加工、ドライエッチング、ウェットエッチング、またはレーザドリルを用いることによって信号通信路を形成することができる。図３Ａは、パターニングプロセス後の側面図である。第１の回路保護層３０３および第２の回路保護層３１２は、第１の内部導電層３０７、第２の内部導電層３１７、電子素子接地層３１１のための保護を提供するために、第１のパッケージユニット３００の上部および下部表面上に形成される。第１の信号接触３０２、第２の信号接触３１４、第３の信号接触３１５、および第４の信号接触３１６の位置は、保護層で定義される。そして、信号接触は、スクリーン印刷（ｓｃｒｅｅｎ  ｐｒｉｎｔｉｎｇ）、ステンシル印刷（ｓｔｅｎｃｉｌ  ｐｒｉｎｔｉｎｇ）、シリンダコーティング（ｃｙｌｉｎｄｅｒ  ｃｏａｔｉｎｇ）、インクジェットコーティング（ｉｎｋｊｅｔ  ｃｏａｔｉｎｇ）、リソグラフィ（ｌｉｔｈｏｇｒａｐｈｙ）、または何か適切なプロセスを使用することによって、その上にある保護層（図３において特に示さず）を形成することができる。固定構造（ｆｉｘａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅｓ）３０１は、第一のパッケージユニット３００と他の電子デバイス間の回路信号を接続するために上記の信号接触保護層の上に形成される。図３Ａに示すように、第１の電子素子３１３内部の回路信号の伝送路は、１）第２の接触パッド３０６、第１の内部導電層３０７、第２のビアホール、電子素子接地層３１１、第３の信号接触３１５（第１のパッケージユニット３００の下部表面）、２）第１の接触パッド３０９、第２の内部導電層３１７、第１の信号接触３０２、信号伝送固定構造３０１（第１パッケージユニット３００の上部表面）でありうる。第１電子素子層３１３における電気信号は、第１のパッケージユニット３００の上部および下部表面に移動されうる。好ましい実施形態の上記構造は、目的のみを説明するためのものであって、発明を制限するものではない。
【００２７】
図３Ａに対応して、図３Ｂは本発明の第１の実施形態の可能な下面図であって、説明を簡単にするために、図３Ａにおける第２の回路保護層３１２はこの図では省略されている。パターニングプロセスの後、電子素子接地層３１１において、第１の信号通信路３２１、第２の信号通信路３２５、第３の信号通信路３２６、および第４の信号通信路３２７が形成される。なぜなら、第１のパッケージユニット３００の上部表面上の第１の電子素子層３１３は、図３Ｂに示すことができないので、第１の電子素子層３１３は点線により示される。第１の電子素子層３１３における接地信号は、電子素子の設置を完全にするために、第３のビアホール３２２を介して電子素子接地層３１１に送信されることができる。第２のビアホールは第１のパッケージユニット３００周辺で分布されて、そして、信号接触の構造を達成するために、第３の信号通信路３２６および第２の信号接触３１４の間の接続を用いることができる。パターニングプロセスの後、電子素子接地層３１１は、第５の信号接触３２３としてテスト専用接触を形成でき、テスト機能を伴う電子パッケージ構造を形成するためにパッケージ構造の内部の電子素子のテスト信号に連結される。さらに、無線信号受信アンテナ３２４は、パターニングプロセスを通して形成されることができる。そして、第１のパッケージユニット３００は、円形の信号通信路を使用することによって外界と無線信号伝送を実行できる。本発明を制限することよりむしろ説明の目的のためここに述べられている本発明の特定の実施形態が理解されよう。
【００２８】
図４Ａは、本発明の第１の実施形態にしたがって基板上に可能な分布の拡大図である。接地能力を高めた複数の３Ｄパッケージユニットは、ウェーハ４００上に配置され、第１の電子素子層４５０、第２の電子素子層４６０、第３の電子素子層４７０、および第４の電子素子層４８０は、この平面図の拡大領域４３０に含まれる。単一または複数の第２のビアホール４０２は、マシンドリリング、レーザードリリング、ドライエッチング、またはウェットエッチングを使用することによって、電子素子層間であってバッファ領域４０８上に形成されることができる。第１の電子素子層４５０内部の信号は、パッケージユニットの下部表面上の電子素子層に送信されることができる。第１の内部接触層４０４に沿って第１の接触パッド４０１から、第２のビアホール４０２、およびパッケージユニットの下部表面上の信号接触は、接地層をパターニングすることによって設定される。第２の電子素子層４６０内部の電気信号は、図３Ａの第１の実施形態の方法を使用することによって、第２の接触パッド４０９を介してパッケージユニットの表面上の信号接触の構造を実行できる。全ての上記のパッケージユニットは、ウェーハまたは基板上に製造されるバッチであって、このように、それぞれ個々のパッケージユニットの製造コストは、減らされることができる。ウェーハ４００は、ウェーハ上につくられるウェーハスクライブライン（ｗａｆｅｒ  ｓｃｒｉｂｅ  ｌｉｎｅ）４０３に沿って切り離される。それによって、接地能力が高められた個々の３Ｄパッケージユニットを形成する。
【００２９】
図４Ａの拡大領域に対応し、図４Ｂは、本発明の第１の実施形態による基板上の可能な断面図である。第１の電子素子層４５０および第２の電子素子層４６０は、電子素子基板４０７上にあって、そしてバッファ領域は電子素子層周辺にある。第１の信号接触４０６と信号伝送固定構造４０５は、第１の電子素子層４５０の上にある。メソッド（ｍｅｔｈｏｄ）を分けるダイ（ｄｉｅ）は、図に示されるように、ウェーハスクライブライン４０３に沿って、第２のビアホール４０２を除外しているバッファ領域上で実行される。本発明を限定するというよりむしろ説明の目的で、本発明の特定の実施形態がここに述べられていることが認められる。
【００３０】
図５Ａは、ウェーハスタッキングの回路図である。本発明の接地能力を高めた複数の３Ｄパッケージユニットは、それぞれ、第１のウェーハ５０１および第２のウェーハ５０２上に配置される。ウェーハスタッキングの進行が完全なものにされたあと、ダイ分割は実行されうる。図５Ｂに示すように、図５Ａに対応する図は、ウェーハスタッキング後の分離またはダイシングプロセスの側面図である。図において、第１の電子素子層５５０および第２の電子素子層５６０は、ウェーハ５０２上にあって、第３の電子素子層５７０および第４の電子素子層５８０は、第１のウェーハ５０１上にある。第１の電子素子層５５０および第３の電子素子層５７０の間の電子信号は、信号を送信する能力を有する第１の固定構造５０５を通して送信されることができる。そして、第２の電子素子層５６０および第４の電子素子層５８０の間の電子信号は、信号を送信する能力を有する第２の固定構造５０６を通して送信されることができる。ウェーハは、ウェーハ上のウェーハスクライブライン５０７に沿って分離され、分けられる。それによって、接地能力を高めた個々の３Ｄパッケージユニットを形成する。
【００３１】
図６は、本発明の第２の実施形態であって、本発明のパッケージユニットにより設定される第１タイプの積層されたパッケージの断面回路図である。第１の電子素子層６０５は、第１のパッケージユニット６１０にあって、第２の電子素子層６０６は、第２のパッケージユニット６２０にある。２つの電子素子層の間の電子信号は、第２の信号伝送固定構造６０４を通して送信されることができる。信号接触６０２は、基板６０１上に形成される。第１のパッケージユニット６１０、第２のパッケージユニット６２０、および基板６０１は、積層されたパッケージを達成するために第１の信号伝送固定構造６０３を使用することによって信号接触を形成することができる。本発明を限定するというよりむしろ説明の目的で、本発明の特定の実施形態がここに述べられていることが認められる。
【００３２】
図７は、本発明の第３の実施形態であって、本発明のパッケージユニットにより設定される第２タイプの積層されたパッケージの断面回路図である。信号接触は、第１のパッケージユニット７１０、第２のパッケージユニット７２０、および第３のパッケージユニット７３０の上部および下部側の接触ノード（ｃｏｎｔａｃｔ  ｎｏｄｅｓ）に対応する上に形成される。第１のパッケージユニット７１０および第２のパッケージユニット７２０の間の電子信号は、第２の信号伝送固定構造を通して送信されることができる。そして、第２のパッケージユニット７２０および第３のパッケージユニット７３０の間の電子信号は、信号伝送接着物質を通して送信されることができる。本発明の接地能力を高めた３Ｄパッケージユニットのパッケージ構造上の下部表面はパターン化された金属層（接地層）を有しているので、信号通信路はそれらの上に形成されることができる。第１の信号通信路７０９は、第３の信号伝送固定構造７０７と第４の信号伝送固定構造７０８との間の信号結合を提供するための接地層を使用することによって第１のパッケージユニット７１０上に形成される。信号接触７０２は基板７０１上にあって、第１のパッケージユニット７１０、第２のパッケージユニット７２０、第３のパッケージユニット、および基板７０１は、積層されたパッケージングを達成するための第１の信号伝送固定構造７０３および第２の信号伝送固定構造７０４を使用することによって信号接触を構成する。パッケージ構造の信頼性を強めるために、接着物質７０５は、それの強さを強めるために固定構造７０３の周囲に適用されることができる。本発明を限定するというよりむしろ説明の目的で、本発明の特定の実施形態がここに述べられていることが認められる。
【００３３】
図８は、本発明の第４の実施形態であって、本発明のパッケージユニットにより設定される第３タイプの積層されたパッケージの断面回路図である。異なるサイズの第２のパッケージユニット８２０および第３のパッケージユニット８３０は、第１のパッケージユニット８１０上に設置される。第１のパッケージユニット８１０および第２のパッケージユニット８２０の間の信号伝送は、信号伝送接着物質８０５を使用することによって実行されうる。そして、第１のパッケージユニット８１０および第３のパッケージユニットの間の信号伝送は、第２の信号伝送固定構造８０４を使用することによって実行されうる。信号接触８０２は、基板８０１上に形成され、そして第１のパッケージユニット８１０、第２のパッケージユニット８２０、第３のパッケージユニット８３０、および基板８０１は、積層されたパッケージングを達成するための第１の信号伝送固定構造８０３をしようすることによって信号接触を構成できる。
【００３４】
上述から、本発明の特定の実施形態は本発明の目的のためにここに述べられていることが認められる。しかし、様々な修正および変更が、本発明の思想および見解から逸脱しない技術における当業者によってつくられうる。したがって、本発明は、添付された請求の範囲によって限定されない。
【図面の簡単な説明】
【００３５】
【図１】従来技術の積層されたＩＣチップパッケージ構造の回路図である。
【図２】ウェーハドリリングを使用することにより形成される従来技術の高密度ＩＣチップパッケージ構造の回路図である。
【図３Ａ】本発明の第１の実施形態と本発明のパッケージユニットの断面図（図３ＢにおいてＡ−Ａ’線から用いられる）である。
【図３Ｂ】本発明の第１の実施形態の可能な下面図であって、図３Ａに対応する。
【図４Ａ】本発明の第１の実施形態に従う基板上の可能な分布の拡大図である。
【図４Ｂ】本発明の第１の実施形態に従う基板上の可能な横断面図であって、図４Ａにおける拡大領域に対応する。
【図５Ａ】ウェーハスタッキング（ｗａｆｅｒ  ｓｔａｃｋｉｎｇ）の回路図である。
【図５Ｂ】ウェーハスタッキングの後、分離またはダイシングプロセスの側面図であって、図５Ａに対応する。
【図６】本発明の第２の実施形態と、本発明のパッケージユニットによって設定される第１タイプの積層されたパッケージの断面回路図である。
【図７】本発明の第３の実施形態と、本発明のパッケージユニットによって設定される第２タイプの積層されたパッケージの断面回路図である。
【図８】本発明の第４の実施形態と、本発明のパッケージユニットによって設定される第３タイプの積層されたパッケージの断面回路図である。
【図１】
2008211175.tif 000003
【図２】
2008211175.tif 000004
【図３Ａ】
2008211175.tif 000005
【図３Ｂ】
2008211175.tif 000006
【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
2008211175.tif 000010
【図６】
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【図７】
2008211175.tif 000012
【図８】
2008211175.tif 000013
【外国語明細書】
2008211175000001.pdf
2008211175000002.pdf
2008211175000003.pdf
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