(57)【要約】【課題】ＤＶＤディスク等の記録媒体への記録時における高速でしかも効率のよい符号化回路を提供する。【解決手段】複数のセクタ単位のデータからなるＥＣＣブロック単位データに対してエラー訂正用内符号を生成するＰＩパリティ生成とエラー訂正用外符号を生成するＰＯパリティ生成とからなるＥＣＣ積符号生成を行うエンコードデータプロセッサにおいて、一時記憶メモリと、ｍバイト幅のデータを同時に処理しｎバイトのエラー検出用符号を生成するＩＤＥ符号生成回路と、ｍバイト幅のデータ単位で処理するＥＤＣ符号生成回路と、ｍバイト幅のデータ単位で処理するスクランブル回路と、ｍバイト幅のデータ単位で処理するＰＩパリティ生成回路と、１バイト幅のデータ単位で処理するＰＯパリティ生成基本部をｍ個有するＰＯパリティ生成回路とを含む、エンコードデータ符号回路を提供する。【選択図】図４
2008146828.tif 000002
【特許請求の範囲】
【請求項１】
記録媒体に記録するデジタルデータからエラー訂正（ＥＣＣ）積符号を生成するエンコードデータプロセッサであって、
一時記憶メモリ上の所定の並びで格納されたデジタルデータを、
主走査方向（ＰＩ系列）と副走査方向（ＰＯ系列）とに従って順次ｍバイト幅で出力する手段と、
一つの主走査方向のデジタルデータに基づくエラー訂正用内符号（ＰＩ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータで同時に処理する回路を有したＰＩ系列パリティ生成回路と、
１バイト幅の副走査方向のデジタルデータに基づくエラー訂正用外符号（ＰＯ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータをそれぞれ１バイト幅の単位で処理する基本部をｍ個有したＰＩ系列パリティ生成回路と
を有したことを特徴とするエンコードデータプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＶＤ＋ＲＷ方式の光ディスクに対してデータ記録を行う光ディスクドライブ装置のエンコードデータ符号生成回路に関する。
【背景技術】
【０００２】
１）従来技術の問題点
ＤＶＤディスクへの記録時における符号化方法、符号化回路に関する従来技術は、大別して２種類が存在する。一つは、特許文献１にあるように、デコード時に使用するＥＣＣ訂正回路を用いてエンコードデータを符号化するものである。もう一つは、特許文献２にあるように、エンコード専用の符号化回路を用いるものである。
【０００３】
前者においては、デコード時に使用するＥＣＣ訂正回路と共通の回路が使用できるという長所があるが、エンコードデータの符号化に最適化されているわけではないので、高速化するには難点が多い。
【０００４】
後者においては、エンコード専用の符号化回路を用いるので、高速化することが比較的容易であると思われるが、その具体的回路構成をどのようにするのが良いかは公知になっていない。
【特許文献１】特開２００１−３１９４３１号公報
【特許文献２】特願２００１−１５６６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、ＤＶＤディスクへの記録スピードは、高速化を要求されている。本発明の目的は、ＤＶＤディスクへの記録時における高速でしかも効率のよい符号化回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載のエンコードデータプロセッサは、
記録媒体に記録するデジタルデータからエラー訂正（ＥＣＣ）積符号を生成するエンコードデータプロセッサであって、
一時記憶メモリ上の所定の並びで格納されたデジタルデータを、
主走査方向（ＰＩ系列）と副走査方向（ＰＯ系列）とに従って順次ｍバイト幅で出力する手段と、
一つの主走査方向のデジタルデータに基づくエラー訂正用内符号（ＰＩ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータで同時に処理する回路を有したＰＩ系列パリティ生成回路と、
１バイト幅の副走査方向のデジタルデータに基づくエラー訂正用外符号（ＰＯ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータをそれぞれ１バイト幅の単位で処理する基本部をｍ個有したＰＩ系列パリティ生成回路と
を有したことを特徴とするエンコードデータプロセッサである。
【発明の効果】
【０００７】
書き込み可能なＤＶＤドライブ装置は、年々高速化が計られており、それを実現するためには、高速で処理可能なエンコードデータ符号回路が必要とされている。高速で処理可能な符号回路は、究極的には素子遅延だけで演算終了するロジック回路で全て構成することである。しかしながら、ＤＶＤデータフォーマットの符号化のような場合は膨大なロジック回路になり、現実的には不可能である。
本発明に係る請求項１に記載のエンコードデータ符号回路は、ＤＶＤデータフォーマットのエンコードデータの符号化を並列的に演算する場合の最適な構成を示している。つまり、それらエンコードデータ符号回路は、並列的に演算するので、高速で処理可能であり、かつ低コストの、光ディスク装置のエンコードデータの符号化を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る好適な実施の形態を説明する。
【０００９】
１）まず、ＤＶＤで用いられるデータフォーマットに関して説明する。
ＨＯＳＴ  ＩＦ（ホストコンピュータインタフェース）を介して送られてくるＭａｉｎＤａｔａ（メインデータ）は、１セクタ当たり２０４８バイトである。これに、図１に示すように、４バイトのＩＤ、２バイトのＩＥＤ、６バイトのＣＰＲ＿ＭＡＩ、４バイトのＥＤＣを付加して２０６４バイトで１セクタデータを構成する。ここでＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｄａｔａ）は、８ビットのＳｅｃｔｏｒ情報と２４ビットのアドレス情報からなる。ＩＥＤ（ＩＤ  Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ）はＩＤのエラー検出符号である。ＣＰＲ＿ＭＡＩ（Ｃｏｐｙｒｉｇｈｔ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｆｏｒｍａｔｉｏｎ）は詳細を略すが６バイトで構成される。ＥＤＣ（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ）は１セクタデータに対するエラー検出符号である。図には示していないが、ＭａｉｎＤａｔａはスクランブル処理される。
【００１０】
上記の１セクタ当たり２０６４バイトのデータは１６セクタ集めて、ＥＣＣ（エラー訂正）用のパリティが付加される。パリティはリードソロモン積符号で図２のように内符号系列（ＰＩ系列）に１０バイト、外符号系列（ＰＯ系列）に１６バイトである。
【００１１】
図２を説明すると、１セクタ当たり２０６４バイトのデータは、１７２バイト×１２行に分割し１７２バイトのデータに対して１０バイトのＰＩパリティが付加される。１６セクタで１９２行で、すなわち列方向の１９２バイトに対して１６バイトのＰＯパリティが付加される。このように１６セクタ単位で処理されるので、１６セクタのかたまりを、ＥＣＣブロックと呼ばれている。
【００１２】
２）次に、本発明の回路構成について説明する。
図３は、本発明のエンコード符号化回路を用いた構成例である。ＨＯＳＴ  ＩＦ（ホストコンピュータインタフェース）を介して送られてくるＭａｉｎＤａｔａ（メインデータ）は、ＢｕｆｆｅｒＭａｎａｇｅｒ（バッファマネジャ）で調停されて一時記憶メモリに格納される。エンコードデータの符号化は、まず、一時記憶メモリに格納されたＭａｉｎＤａｔａ（メインデータ）を、ＰＩ系列順に読み出し、ＩＤ、ＩＥＤ、ＣＰＲ＿ＭＡＩ、ＥＤＣ、ＰＩパリティを付加して再び一時記憶メモリに格納する。１ＥＣＣブロックの１９２行のＰＩ系列処理が終わった後、今度はＰＯ系列順に読み出し、ＰＯパリティを一時記憶メモリに格納する。１ＥＣＣブロック１８２列のＰＯ系列処理が終われば１ＥＣＣブロックのエンコードデータ符号化は完了である。符号化されたエンコードデータは、フォーマットに従って読み出し８−１６変調して実際にライト（書き込み）するタイミングでシリアルデータとしてディスクにライト（書き込み）される。
【００１３】
図４は、本発明のエンコード符号化回路の構成例である。図の構成例は、ＢｕｆｆｅｒＭａｎａｇｅｒ（バッファマネジャ）とのデータバスは４バイト（３２ビット）で動作する場合を示している。図示はしていないが、一時記憶メモリはＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）のＤＲＡＭを使用する。一般的にＤＲＡＭのデータバスは１バイト（８ビット）又は２バイト（１６ビット）で使用するのが普通であるが、ＳＤＲＡＭとのＩＦ（インタフェース）部のみシステムクロックの倍のクロックで動作させる、或いはＤＤＲ  ＳＤＲＡＭを用いてＤＲＡＭのデータバスの２倍のバス幅でデータをアクセスするのは、比較的容易である。
【００１４】
図中のＩＤは、Ｓｅｃｔｏｒ情報を生成する８ビットのレジスタと、アドレス情報を生成するプリセット可能な２４ビットカウンタで構成され、４バイトのＩＤを生成する。なお、この２４ビットカウンタはセクタ毎にインクリメントする。
【００１５】
図中のＩＥＤは、４バイトのＩＤを入力として、２バイトのエラー検出符号を生成する演算器である。
【００１６】
図中のＣＰＲ＿ＭＡＩは、１６ビットと３２ビットのレジスタで構成され６バイトのＣＰＲ＿ＭＡＩを生成する。
【００１７】
図中のＭＵＸ１は、４バイトのＩＤ、２バイトのＩＥＤ演算器出力とＣＰＲ＿ＭＡＩの２バイトの計４バイト、残り４バイトのＣＰＲ＿ＭＡＩ、及び一時記憶メモリからの４バイトのＤａｔａを切りかえるマルチプレクサである。
【００１８】
図中のＥＤＣは、ＭＵＸ１の４バイト出力を順次入力として、１セクタデータ分入力された時点でエラー検出符号を生成する演算器である。
【００１９】
図中のＳｃｒａｍｂｌｅは、ＭＵＸ１の４バイト出力のうちＭａｉｎＤａｔａ部を順次入力として、スクランブルした４バイトデータを順次出力するスクランブル回路である。
【００２０】
図中のＭＵＸ２は、４バイトのＭＵＸ１出力、４バイトのＥＤＣ演算器出力、及び４バイトずつ出力されるスクランブルデータを切りかえるマルチプレクサである。切りかえられたＭＵＸ２出力は、４バイトずつＦＩＦＯに入力される。
【００２１】
図中のＰＩ  Ｐａｒｉｔｙは、ＭＵＸ２の４バイト出力を順次入力として、１行分（１７２バイト）入力された時点で１０バイトのＰＩ系列パリティを生成する演算器である。なお、本発明の構成例では、１０バイト同時ＦＩＦＯに入力される。
【００２２】
図中のＰＯ  Ｐａｒｉｔｙは、一時記憶メモリからのＤａｔａを順次入力として、１列分（１９２バイト）入力された時点で１６バイトのＰＯ系列パリティを生成する演算器である。なお、本発明の構成例では４列同時にＰＯ系列演算を行ない、ＰＯ系列パリティは４列分すなわち６４バイトのＰＯ系列パリティを出力する。
【００２３】
図中のＦＩＦＯは、ＰＩ系列処理を行なっている時は、４バイトずつ１６段、すなわち合計６４バイトを格納するシフトレジスタでよい。ＰＯ系列処理時は、前述したようにＰＯ系列パリティは６４バイト同時に出力されるので、６４バイト同時にパラレル入力できるシフトレジスタでよい。
【００２４】
図中の制御回路は、各ＭＵＸのセレクト信号、各演算器とＦＩＦＯへの制御信号、及び一時記憶メモリのアドレスとＲｅａｄ／Ｗｒｉｔｅを指示する信号を発生させる。
各々の詳細は、後で説明する。
【００２５】
３）本発明のＩＥＤ演算器について説明する。
ＩＥＤ演算は、４バイトの入力をＣ０、Ｃ１、Ｃ２、Ｃ３とし、出力２バイトをＣ４、Ｃ５とすると、
【数１】
2008146828.tif 000003
で定義される。ここで、
【数２】
2008146828.tif 000004
であり、αは原始多項式
【数３】
2008146828.tif 000005
の根である。
【００２６】
αはガロア体の要素に対応しており、ベクトル表現では、図５、図６の性質がある。
【００２７】
図５、図６を使って上式を解くと計算の途中は略すが、
【数４】
2008146828.tif 000006
のようになる。
【００２８】
本発明の構成例のＩＥＤ演算器は、上記解を図５のベクトル表現を使って次のような論理回路で構成している。
IED[15:8] = mulgf( 8'h03, C3) ^ mulgf( 8'h07, C2) ^ mulgf( 8'h0f, C1) ^ mulgf( 8'h1f, C0);
IED[7:0]  = mulgf( 8'h02, C3) ^ mulgf( 8'h06, C2) ^ mulgf( 8'h0e, C1) ^ mulgf( 8'h1e, C0);
【００２９】
ここで、mulgfはガロア体の乗算器で入力を AI[7:0], BI[7:0]、出力をmulgf[7:0]として図７のような論理回路で構成される。
【００３０】
なお、上記論理式で＾はＥＸＯＲ回路、＆はＡＮＤ回路を表している。
【００３１】
４）本発明のＥＤＣ演算器について説明する。
ＥＤＣ演算は、ＩＤの最初のバイトのMSBをｂ１６５１１、ＥＤＣの最後のバイトのLSBをｂ０として、
【数５】
2008146828.tif 000007
で定義される。ここで
【数６】
2008146828.tif 000008
である。
【００３２】
本発明の構成例のＥＤＣ演算器は４バイトを順次入力として、１セクタデータ分入力された時点でエラー検出符号を生成する演算器であるので、図８のような構成となる。
【００３３】
図８のＤｉｎは順次入力される４バイトデータ、Ｔは３２ビットレジスタの出力ＥＤＣとＤｉｎのＥＸＯＲである。
【００３４】
図８の４バイトＥＤＣ演算は上式を４バイト毎に演算する式に変換する論理回路で、図９のようなもので実現できる。
【００３５】
５）本発明のスクランブル回路について説明する。
スクランブル後のデータＤ’ｋは、元のデータＤｋとスクランブルデータＳｋをＥＸＯＲ（排他的論理和演算）することで得られる。
【数７】
2008146828.tif 000009
（ｋ= 0 〜2047）
ここでＳｋは、図１０のフィードバックシフトレジスタのビットｒ７〜ｒ０と定義されている。
【００３６】
なお、フィードバックシフトレジスタの初期値は、セクタＩＤによって決められた値になる。
【００３７】
本発明の構成例のスクランブル回路は４バイトを順次入力として、スクランブルされたデータを順次出力する回路であるから、スライスデータも４バイト毎に更新する論理回路にする必要があるので、図１１のような構成になる。
【００３８】
図１１の４バイトスクランブルデータ生成回路は図１２で実現できる。
【００３９】
６）本発明のＰＩパリティ演算器について説明する。
ＰＩパリティ演算は、１７２バイトの入力をＢ０、Ｂ１、Ｂ２〜Ｂ１７１とし、出力１０バイトをＢ１７２〜Ｂ１８１とすると、
【数８】
2008146828.tif 000010
で定義される。ここで、
【数９】
2008146828.tif 000011
であり、αは原始多項式
【数１０】
2008146828.tif 000012
の根である。
【００４０】
αはガロア体の要素に対応しており、ＩＥＤ演算器で述べたと同様ベクトル表現では、図５、図６の性質がある。
【００４１】
本発明の構成例のＰＩパリティ演算器は４バイトを順次入力として、１７２バイト入力された時点で、１０バイトのＰＩパリティ符号を生成する演算器であるので、図１３のような構成となる。
【００４２】
図１３中の４バイトＰＩ  Ｐａｒｉｔｙ演算器は、図５、図６を使って上式を解くと計算の途中は略すが、図１４の論理回路で実現できる。
【００４３】
７）本発明のＰＯパリティ演算器について説明する。
ＰＯパリティ演算は、１９２バイトの入力をＢ０、Ｂ１、Ｂ２〜Ｂ１９１とし、出力１６バイトをＢ１７２〜Ｂ１８１とすると、
【数１１】
2008146828.tif 000013
で定義される。ここで、
【数１２】
2008146828.tif 000014
であり、αは原始多項式
【数１３】
2008146828.tif 000015
の根である。
【００４４】
αはガロア体の要素に対応しており、ＩＥＤ演算器で述べたと同様ベクトル表現では、図５、図６の性質がある。
【００４５】
本発明の構成例のＰＯパリティ演算器は１バイトを順次入力として、１９２バイト入力された時点で、１６バイトのＰＯパリティ符号を生成する演算器を４個並列に使用する。ＰＯパリティ演算器は、図１５のような構成となる。
【００４６】
図１５中の１バイトＰＯ  Ｐａｒｉｔｙ演算器は、図５、図６を使って上式を解くと計算の途中は略すが、図１６の論理回路で実現できる。
【００４７】
８）本発明のＦＩＦＯに関して説明する。
本発明の構成例のＦＩＦＯを図１７に示す。ＦＩＦＯはパラレル入力可能な４バイト（３２ビット）×１６段のシフトレジスタである。途中、５段目と６段目の間には、Ｓｅｌ４４信号で切り替わるセレクタ（ＭＵＸ）がある。
【００４８】
まず、ＰＩ系列演算時のＦＩＦＯの動作について説明する。ＰＩ系列演算は、１行１７２バイトのデータに１０バイトのＰＩパリティを付加する。これを、６４バイト＋６４バイト＋（４４バイト＋１０バイトＰＩパリティ）というように３回に分けて処理する。つまり、本発明の構成例では、演算は４バイトずつデータが入力されて規定数になると同時に演算が終了するので、まず６４（４×１６）バイト一時記憶メモリからデータをリード（読み取り）し終わった時点で、ＦＩＦＯのデータを一時記憶メモリに４バイトずつライト（書き込み）する。次の６４（４×１６）バイトも同様である。最後は、Ｓｅｌ４４信号を有効にして、ＦＩＦＯの６段目からデータが入力される状態で、４４（４×１１）バイト一時記憶メモリからデータをリード（読み取り）する。リードし終わった時点で、ＰＩパリティ演算も終わるので、ＰＩパリティ１０バイトを３段目の半分と４段目、５段目にロードする。ＦＩＦＯには、合計５４バイトのデータがあるので一時記憶メモリに４バイトずつライト（書き込み）する。その際、最後は２バイト余るがこのデータは意味の無いデータでよい。
【００４９】
次に、ＰＯ系列演算時のＦＩＦＯの動作について説明する。ＰＯ系列演算は、１列１９２バイトのデータに１６バイトのＰＯパリティを付加する。本発明の構成例では、ＰＯ系列演算は、４列同時に演算していく。つまり６４（４×１６）バイトずつ４８回一時記憶メモリからリード（読み取り）すると、ＰＯパリティは４列分計６４バイト演算し終わるので、ＦＩＦＯにロードし、一時記憶メモリに４バイトずつライト（書き込み）する。なお、図２に示すようにＰＯ系列演算は１ＥＣＣブロックで１８２列なので最後は２列の余るが、この２列の演算は意味の無いデータでよい。
【００５０】
９）最後に本発明の制御回路に関して説明する。
本発明の構成例で、ＰＩ系列演算時の一時記憶メモリへのアドレス生成回路を図１８に示す。
【００５１】
図１８のカウンタは上から４ビット（Ａ［３：０］）、３ビット（Ｃ［２：０］）、４ビット（Ｂ［３：０］）、４ビット（Ｄ［３：０］）で、ＥＮ＝１でカウントアップ、ＣＬＲ＝１でカウントクリアするカウンタである。
【００５２】
Ｄｅｃｏｄｅ１は、カウンタＡ［３：０］が１０の時１になるデコード回路、同様にＤｅｃｏｄｅ２はＡ［３：０］が１３の時１に、Ｄｅｃｏｄｅ３はＡ［３：０］が１５の時１に、Ｄｅｃｏｄｅ４はＣ［２：０］が４の時１に、Ｄｅｃｏｄｅ５はＣ［２：０］が５の時１に、Ｄｅｃｏｄｅ６はＢ［３：０］が１１の時１になるデコード回路である。
【００５３】
一時記憶メモリへのアドレスは、カウンタの出力で
｛Ｄ［３：０］，Ｃ［２：１］，Ｂ［３：０］，Ａ［３：０］｝
とする。
【００５４】
カウンタ出力Ｃ［０］は、一時記憶メモリへのリード／ライト信号（０でリード／１でライト）とする。
【００５５】
また、図４に示す各ＭＵＸへのセレクト信号、各演算器のスタート・ストップ信号等の制御信号も、このカウンタ出力をデコードすることで生成できる。例えば、｛Ｃ［２：１］，Ｂ［３：０］，Ａ［３：０］｝が０の時に、ＩＤデータがＦＩＦＯに入力されるようにＭＵＸをセレクトすれば良い。ＩＥＤは｛Ｃ［２：１］，Ｂ［３：０］，Ａ［３：０］｝が１の時である。以下同様なので、詳細は略す。
【００５６】
本発明の構成例で、ＰＯ系列演算時の一時記憶メモリへのアドレス生成回路を図１９に示す。
【００５７】
図１９のカウンタは上から４ビット（Ａ［３：０］）、５ビット（Ｄ［４：０］）、４ビット（Ｂ［３：０］）、２ビット（Ｃ［１：０］）で、ＥＮ＝１でカウントアップ、ＣＬＲ＝１でカウントクリアするカウンタである。
【００５８】
Ｄｅｃｏｄｅ１はＡ［３：０］が１１の時１に、Ｄｅｃｏｄｅ２はＡ［３：０］が１５の時１に、Ｄｅｃｏｄｅ３はＢ［３：０］が１５の時１に、Ｄｅｃｏｄｅ４はＢ［３：０］が１３の時１に、Ｄｅｃｏｄｅ５はＣ［１：０］が２の時１になるデコード回路である。
【００５９】
一時記憶メモリへのアドレスは、カウンタの出力で｛Ｄ［４：０］，Ｃ［１：０］，Ａ［３：０］，Ｂ［３：０］｝とする。
【００６０】
カウンタ出力Ｄ［４］は、一時記憶メモリへのリード／ライト信号（０でリード／１でライト）にも使用する。
【００６１】
図１８、図１９に示すアドレス生成回路により、図１の１セクタのデータ（ＰＩやＰＯを含む）は、図２０、図２１、図２２、図２３、図２４及び図２５のように一時記憶メモリ上に並ぶことになる。
【図面の簡単な説明】
【００６２】
【図１】データセクタのフォーマットを示す。
【図２】ＥＣＣブロックのフォーマットを示す。
【図３】本発明に係るエンコードデータプロセッサのブロック図である。
【図４】本発明に係るエンコード符号化回路の構成例のブロック図である。
【図５】ｉとα［ｉ］との対応関係をベクトル表現したテーブルである。
【図６】ｉとｌｏｇα［ｉ］との対応関係をベクトル表現したテーブルである。
【図７】mulgfの論理回路を示す。
【図８】ＥＤＣ演算のブロック図である。
【図９】図８のＥＤＣ演算を実現する論理回路を示す。
【図１０】フィードバックレジスタの構成図である。
【図１１】スクランブル回路のブロック図である。
【図１２】４バイトスクランブルデータ生成回路を実現する論理回路である。
【図１３】ＰＩパリティ演算のブロック図である。
【図１４】４バイトＰＩパリティ演算器を実現する論理回路である。
【図１５】ＰＯパリティ演算のブロック図である。
【図１６】ＰＯパリティ演算器を実現する論理回路である。
【図１７】ＦＩＦＯのブロック図である。
【図１８】ＰＩ系列アドレス生成のブロック図である。
【図１９】ＰＯ系列アドレス生成のブロック図である。
【図２０】一時記憶メモリ上のデータセクタである（１）。
【図２１】一時記憶メモリ上のデータセクタである（２）。
【図２２】一時記憶メモリ上のデータセクタである（３）。
【図２３】一時記憶メモリ上のデータセクタである（４）。
【図２４】一時記憶メモリ上のデータセクタである（５）。
【図２５】一時記憶メモリ上のデータセクタである（６）。
【図１】
2008146828.tif 000016
【図２】
2008146828.tif 000017
【図３】
2008146828.tif 000018
【図４】
2008146828.tif 000019
【図５】
2008146828.tif 000020
【図６】
2008146828.tif 000021
【図７】
2008146828.tif 000022
【図８】
2008146828.tif 000023
【図９】
2008146828.tif 000024
【図１０】
2008146828.tif 000025
【図１１】
2008146828.tif 000026
【図１２】
2008146828.tif 000027
【図１３】
2008146828.tif 000028
【図１４】
2008146828.tif 000029
【図１５】
2008146828.tif 000030
【図１６】
2008146828.tif 000031
【図１７】
2008146828.tif 000032
【図１８】
2008146828.tif 000033
【図１９】
2008146828.tif 000034
【図２０】
2008146828.tif 000035
【図２１】
2008146828.tif 000036
【図２２】
2008146828.tif 000037
【図２３】
2008146828.tif 000038
【図２４】
2008146828.tif 000039
【図２５】
2008146828.tif 000040