(57)【要約】【課題】  製造コストの増大や半導体装置性能を損なうことのなく、静電気放電耐量の高い静電気放電保護半導体装置を提供することを目的とする。【解決手段】  半導体基板に形成した半導体装置上に導電体を配設し、前記導電体を電源ラインもしくはグランドラインに接続し、前記半導体装置が構成されている集積回路上に配設されている導電体と、半導体装置配線は別配線である多層配線により構成することで、前記半導体装置における前記導電体の占有面積を増大させることが可能となり、気中放電モデルにおける静電気放電耐量を向上させることができる。さらに、集積回路に占める導電体面積比を４０％以上とすることで面積効率の良い静電気放電保護半導体装置とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に半導体装置が構成されている集積回路において、前記半導体装置が構成されている集積回路上に前記半導体装置に用いられている複数の配線から選択されたひとつの配線層からなる導電体が配設されている静電気放電保護半導体装置。
【請求項２】
前記導電体は、金属である請求項１記載の静電気放電保護半導体装置。
【請求項３】
前記半導体装置が構成されている集積回路上に配設されている導電体は、電源ラインもしくはグランドラインに接続されている請求項１記載の静電気放電保護半導体装置。
【請求項４】
前記半導体基板上に半導体装置が構成されている集積回路と、前記半導体基板上に半導体装置が構成されている集積回路上に配設される導電体との面積比は、４０％以上である請求項１記載の静電気放電保護半導体装置。
【請求項５】
前記ひとつの配線層は前記複数の配線のうち占有面積が最小の層である請求項１記載の静電気放電保護半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電の保護半導体装置に関し、特に、ＣＭＯＳに応用される静電気放電（ＥＳＤ）保護半導体装置に関する。
【背景技術】
【０００２】
集積回路は静電気放電イベントによって酷く損傷されることがある。集積回路に対する静電気放電暴露の主な源は帯電した人体であり（『人体モデル』、ＨＢＭ）、人体の放電は、約１００ナノ秒にわたって数アンペアのピーク電流を集積回路に対して発生する。静電気放電の第２の源は金属物体からのものであり（『機械モデル』、ＭＭ）、この源は、立ち上り時間（rising time）がＨＢＭの静電気放電源より著しく大きい過渡現象（transient）を発生する可能性がある。第３の源は、『帯電デバイスモデル』（ＣＤＭ）によって説明され、このモデルでは、集積回路そのものが帯電するようになり、そして地面に放電する。
【０００３】
より速い動作速度、より小さい動作電圧、より大きな充填密度およびより少ないコストについての需要により、すべてのデバイスにおける寸法の減少が余儀なくされるにつれ、集積回路における静電気放電現象は重要性を増している。
【０００４】
従来の静電気放電保護半導体装置について、図６を元に説明する。図６は従来の静電気放電保護半導体装置である。図６において、金属酸化物半導体（ＭＯＳ）の集積回路で採用される最も普通な保護方式は、ＮＭＯＳ１１７と関連づけられる寄生２極トランジスタ（parasitic bipolar transistor）に依存し、ＮＭＯＳ１１７のドレイン１１２は保護すべきピンに接続しており、またそのソース１１３とゲート１１１は接地されている。保護水準または故障閾値は、ＮＭＯＳ１１７のゲート１１１酸化物の下方におけるドレイン１１２からソース１１３までのＮＭＯＳ１１７の幅を変更することにより設定することができる。ストレス条件下で、保護されたピンと地面との間の支配的な電流導電経路には、このＮＭＯＳ１１７の寄生２極トランジスタが関与する。この寄生２極トランジスタは、接地ストレスイベント（ground stress event）に関してプラス極性の場合はスナップバック領域（snapback region）で動作し、マイナス極性の場合はダイオードの順方向特性で動作する。スナップバック条件にある寄生２極トランジスタとして動作するＮＭＯＳ保護デバイスに見られる主要な故障メカニズムは、セカンドブレークダウン（second breakdown）の開始である。セカンドブレークダウンは、キャリアの熱的発生によって、衝突イオン化電流（impact ionization current）の低下が相殺される場合に、デバイス中でサーマルランナウェイ（thermal runaway）を常に誘発する現象である。セカンドブレークダウンは自己加熱の結果、ストレス下にあるデバイス中で始まる。セカンドブレークダウンが始まるＮＭＯＳデバイスのピーク温度はストレス電流（stress current）のレベルとともに上昇することが知られている。
【０００５】
以上、簡単に従来の静電気放電技術に関して説明したが、静電気放電現象および集積回路における保護方法に関しては、例えば特許文献１や非特許文献１に記載されている。
【０００６】
近年、新たな静電気放電モデルがクローズアップされている。この静電気放電モデルは『気中放電モデル』と言われており、この破壊モデルは帯電体からＩＣパッケージに直接放電することによる静電破壊をイメージしている。気中放電モデルの静電気放電測定等価回路の簡略図を図７に示す。図７において、スイッチ１０１をオン、スイッチ１０２をオフ状態で電源１００から抵抗１０３を介して容量１０５に静電気が充電され、スイッチ１０１をオフ、スイッチ１０２をオンにすることで容量１０５に充電された静電気が抵抗１０４を介して集積回路を実装した回路ボード１０６に印加される。この気中放電モデルの測定方法に関しては非特許文献２に記載されている。
【０００７】
図８にＩＥＣでの気中放電モデル規格を示す。市場からはレベル４の静電気放電耐量を求められており、市場要求に対して静電気放電保護素子の重要性が高まっている。
【特許文献１】特開平５−１８０８９９号公報
【非特許文献１】Ｃ．デュブリー著、「ＥＳＤ：ＩＣチップの品質および信頼性のための設計」（２０００年国際シンポジウム、エレクトロニクスデザインにおける品質）
【非特許文献２】ＩＥＣ規格、ＩＥＣ−６１０００−４−２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の従来の静電気放電保護半導体装置において、以下の問題がある。
【０００９】
ＨＢＭモデルやＭＭモデル、ＣＤＭモデルに対する静電気放電保護は、特許文献１や非特許文献１に開示されている方法により対応しているが、気中放電モデルに対しては不十分であり、市場要求であるレベル４に対応することが困難であるという問題がある。
【００１０】
上述した問題は、静電気放電保護素子面積を増大することにより対応できるが、静電気放電保護素子が大きくなり、チップ面積が増大するという課題がある。
【００１１】
また、静電気放電保護素子に受動素子、例えば抵抗やコイル、容量等を接続することにより静電気放電耐量を上げることは可能であるが、チップ面積が増大する可能性があるだけでなくＣＲ時定数が低下するため、半導体装置性能が低下するという問題がある。
【００１２】
さらに、気中放電モデルによる静電気放電ストレスは、入出力端子に印加されるだけでなくチップ内部の半導体装置に直接印加されることがある。このとき、前記静電気放電ストレスが入出力端子に印加された場合は、従来方法により対応することが可能であるが、チップ内部の半導体装置に直接印加された静電気放電ストレスには対応できないという問題がある。
【００１３】
本発明は以上のような点に着目してなされたもので、製造コストの増大や半導体装置性能を損なうことのない静電気放電保護半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体基板上に半導体装置が構成されている集積回路において、前記半導体装置が構成されている集積回路上に前記半導体装置に用いられている配線とは別の層からなる導電体が配設されていることを特徴とする静電気放電保護半導体装置とした。
（２）前記導電体は、金属である静電気放電保護半導体装置とした。
（３）前記半導体装置が構成されている集積回路上に配設されている導電体は、電源ラインもしくはグランドラインに接続されている静電気放電保護半導体装置とした。
（４）前記半導体基板上に半導体装置が構成されている集積回路と、前記半導体基板上に半導体装置が構成されている集積回路上に配設される導電体との面積比は、４０％以上である静電気放電保護半導体装置とした。
【発明の効果】
【００１５】
本発明は静電気放電保護半導体装置において、半導体基板上に半導体装置が構成されている集積回路上に導電体を配設することにより、気中放電モデルの静電気放電ストレスが前記導電体に印加されるので、集積回路内への静電気放電ストレス印加を防ぎ、静電気放電保護半導体装置の面積を増大や半導体装置性能を損なうことなく、チップの静電気放電耐量を向上させることが可能となる。さらに、本発明の静電気放電保護半導体装置において、多層配線により前記集積回路配線上に前記導電体を配設できるので、集積回路配線の面積占有率が高いチップにも対応できるようになり、特に、前記集積回路配線上に回路配線をレイアウトする多層配線チップに対しては、多層配線と同じ金属を利用することにより、製造工程を増やすことがない。
【００１６】
また、半導体装置の静電気放電保護能力に応じて最適なラインに前記導電体を接続することにより、良好な静電気放電耐量を有する静電気放電保護半導体装置を構成することが可能となる。
【００１７】
そして、半導体基板上に半導体装置が構成されている集積回路と、前記半導体基板上に半導体装置が構成されている集積回路上に配設される前記導電体との面積比を４０％以上とすることにより、面積効率の良い静電気放電保護半導体装置とすることができるだけでなく、安定的に前記導電体を形成することが可能となる。
【００１８】
以上述べてきたように、本発明の静電気放電保護半導体装置により、製造コストを増大させることなく高性能な静電気放電保護半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２０】
図１は本発明の静電気放電保護半導体装置の第一の実施例を示す模式的断面図であり、図２は本発明の静電気放電保護半導体装置の第一の実施例を示す模式的平面図である。
【００２１】
図１及び図２において、半導体基板１、例えば抵抗率１Ωcm〜２０Ωcmの不純物濃度の
半導体基板に、半導体デバイス、例えばＭＯＳトランジスタ７が形成されており、ＭＯＳトランジスタ７は拡散層３と多結晶シリコン２とにより構成されている。拡散層３及び多結晶シリコン２の電極は、コンタクト４及び配線５及びビアコンタクト１０及び多層配線１１、例えばスパイク防止のためシリコン添加したアルミニウムにより形成されている。ＭＯＳトランジスタ７上には、導電体６、例えばスパイク防止のためシリコン添加したアルミニウムが多層配線１１に対してデザインルールの最小寸法以上のスペースで形成される。このとき、多層配線１１と導電体６とを同時に形成することにより、製造工程を増大させることがない。このとき、前記半導体装置において配線５よりも多層配線１１の占有面積が小さい場合、配線５と導電体６とを同時形成するプロセスに対して、前記半導体装置に占める導電体６の割合を増大させることが可能となり静電気放電耐量を増大させることが可能となる。
【００２２】
上述した構成の本発明の静電気放電保護半導体装置を用いて、図７に示した気中放電モデルの静電気放電試験を行った時の現象に関して図３を参照しながら以下に示す。
【００２３】
図３において、静電気放電試験を行った場合、静電気放電ストレスがチップに印加される。前記チップに印加された静電気放電ストレスは、入出力端子に印加されるだけでなく入出力端子以外にも印加される場合がある。入出力端子に印加された静電気放電ストレスは、ＨＢＭモデルやＭＭモデルのように入出力端子に接続された静電気放電保護素子を介して静電気放電ストレスが放出されるが、前記入出力端子以外に印加された静電気放電ストレスは、導電体６に入りＧＮＤ８に放出される。このことから、入出力端子以外に印加された静電気放電ストレスは、導電体６を介してＧＮＤ８に放出されＭＯＳトランジスタ７に静電気放電ストレス印加されることを防ぐので、気中放電モデルの静電気放電ストレスに対して良好な耐量を得ることが可能となる。このとき、前記入出力端子以外に印加された静電気放電ストレスは、全て導電体６に印加されるわけではなく集積回路に占める導電体６の面積比により決まる。図４に集積回路に占める導電体６の面積比と気中放電モデルの静電気放電耐量の関係を示す。図４において、導電体面積比を４０％以上とすることにより安定した高い静電気放電耐量が得られることが確認できる。これは、前記導電体面積比を４０％以上とすることにより、チップに印加される多くの静電気放電ストレスが導電体６に印加され、半導体基板１上に形成したＭＯＳトランジスタ７に静電気放電ストレス印加されることを防ぐとともに、導電体６を形成するための工程、具体的には導電体６のパターニングのためのエッチング時のローディング効果を得ることが可能となったためである。
【００２４】
本発明の第一の実施例において、半導体基板に形成する半導体デバイスとしてＭＯＳトランジスタを形成した場合について説明したが、半導体デバイスとしてバイポーラを形成した場合においてもＭＯＳトランジスタを形成した場合と同様の効果を得ることが可能であることは言うまでも無く、前記半導体基板に形成する半導体デバイス種類や有無が本発明の本質に何ら影響を与えることが無いということは言うまでもない。
【００２５】
また、本発明の第一の実施例において、導電体として形成する金属はシリコン添加したアルミニウムである場合について説明したが、導電体として他の金属を形成した場合においてもシリコン添加したアルミニウムを形成した場合と同様の効果を得ることが可能であることは言うまでも無く、前記導電体に形成する金属種類が本発明の本質に何ら影響を与えることが無いということは言うまでもない。
【００２６】
図５は本発明の静電気放電保護半導体装置の第二の実施例を示す図である。
【００２７】
図５において、本発明の第一の実施例との違いは導電体６がＶＤＤ９に接続されている点である。気中放電モデルにおける静電気放電試験の静電気放電ストレスには極性があり、プラス極性の静電気放電ストレスに対しては本発明の実施例第一の実施例に示した構成が適しているが、マイナス極性の静電気放電ストレスに対しては本発明の第一の実施例に示した構成よりも本発明の第二の実施例に示した構成の方が静電気放電耐量が大きくなる。これは、導電体６に接続するラインの電位の違いにより静電気放電ストレスの放出状態が変化することによるものである。
【００２８】
集積回路を構成する上で、静電気放電保護半導体装置として本発明の第一の実施例の構成とするか、本発明の第二の実施例の構成とするかは、前記静電気放電保護半導体装置と並列で接続される半導体装置の静電気放電耐量により任意に選択すれば良いということは言うまでも無い。
【図面の簡単な説明】
【００２９】
【図１】本発明の静電気放電保護半導体装置の第一の実施例を示す模式的断面図
【図２】本発明の静電気放電保護半導体装置の第一の実施例を示す模式的平面図
【図３】本発明の静電気放電保護半導体装置の第一の実施例の静電気放電試験時の模式図
【図４】本発明の静電気放電保護半導体装置における気中放電モデルでの導電体面積比と静電気放電耐量の関係を示した図
【図５】本発明の静電気放電保護半導体装置の第二の実施例の静電気放電試験時の模式図
【図６】従来の静電気放電保護半導体装置を示す断面図
【図７】気中放電モデルの静電気放電測定等価回路の簡略図
【図８】ＩＥＣにおける気中放電モデル規格
【符号の説明】
【００３０】
１  半導体基板
２  多結晶シリコン
３  拡散層
４  コンタクト
５  配線
６  導電体
７  ＭＯＳトランジスタ
８  ＧＮＤ
９  ＶＤＤ
１０  ビアコンタクト
１１  多層配線
１２  層間絶縁膜
１００  電源
１０１  スイッチ
１０２  スイッチ
１０３  抵抗
１０４  抵抗
１０５  容量
１０６  回路ボード
１１０  半導体基板
１１１  ゲート
１１２  ドレイン
１１３  ソース
１１７  ＮＭＯＳ
１１８  ＧＮＤ
１１９  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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