(57)【要約】【課題】メモリチップ１２とＤＳＰチップ１３との間で信号伝送効率を上げる。【解決手段】光電変換素子を含む画素１７が行列状に２次元配置された画素アレイ部１４が形成されたセンサチップ１１と、メモリ回路１９が形成されたメモリチップ１２と、信号処理回路２５が形成されたＤＳＰチップ１３とを備える固体撮像装置の構成として、画素アレイ部１４の行方向に沿う方向で互いにピッチを揃えて配列された複数のマイクロパッド２８，２９同士をマイクロバンプで並列に接続することにより、画素アレイ部１４から読み出してメモリ回路１９に記憶してある画素信号を、メモリチップ１２からＤＳＰチップ１３にパラレルに伝送するとともに、ＤＳＰピッチ１３内で画素信号をスイッチ回路２３とシフトレジスタ２４で水平走査することにより、画素信号をパラレル信号からシリアル信号に変換して、次段の信号処理回路２５に入力する構成とした。【選択図】図２
2008048313.tif 000002
【特許請求の範囲】
【請求項１】
外部から与えられる物理量を電気信号に変換する画素が行列状に２次元配置された画素アレイ部から読み出された画素信号をやり取りする少なくとも２つの半導体基板を備え、
前記２つの半導体基板は、前記画素アレイ部の行方向に沿う方向で互いにピッチを揃えて配列された複数の端子同士を並列に接続してなり、一方の半導体基板は、前記並列に接続された端子部分を介して他方の半導体基板に前記画素信号をパラレルに伝送し、前記他方の半導体基板は、前記伝送された画素信号を走査して次段の回路に入力する
ことを特徴とする物理量検出装置。
【請求項２】
前記他方の半導体基板は、前記伝送された画素信号を走査することにより、当該画素信号をパラレル信号からシリアル信号に変換する
ことを特徴とする請求項１記載の物理量検出装置。
【請求項３】
前記他方の半導体基板は、前記伝送された画素信号を走査することにより、当該画素信号を保持する回路のピッチを第１のピッチから第２のピッチに変換する
ことを特徴とする請求項１記載の物理量検出装置。
【請求項４】
前記画素アレイ部を有する第１の半導体基板と、当該第１の半導体基板を実装する第２の半導体基板と、前記第２の半導体基板を実装する第３の半導体基板からなり、
前記第２の半導体基板に、当該第２の半導体基板を貫通する導通路を形成することにより、前記第１の半導体基板と前記第２の半導体基板及び前記第２の半導体基板と前記第３の半導体基板をそれぞれ電気的に接続した状態で、当該３つの半導体基板を３段に積層してなる
ことを特徴とする請求項１記載の物理量検出装置。
【請求項５】
外部から与えられる物理量を電気信号に変換する画素が行列状に２次元配置された画素アレイ部から読み出された画素信号をやり取りする少なくとも２つの半導体基板を備えるとともに、前記２つの半導体基板は、前記画素アレイ部の行方向に沿う方向で互いにピッチを揃えて配列された複数の端子同士を並列に接続してなる物理量検出装置を駆動する場合に、
前記２つの半導体基板のうち、一方の半導体基板から他方の半導体基板に前記画素信号をパラレルに伝送するとともに、前記他方の半導体基板において、前記伝送された画素信号を走査して次段の回路に入力する
ことを特徴とする物理量検出装置の駆動方法。
【請求項６】
外部からの入射光を信号電荷に変換する光電変換素子を含む画素が行列状に２次元配置された画素アレイ部を有する固体撮像装置と、
被写体からの光を前記固体撮像装置の撮像面に導く光学系とを具備し、
前記固体撮像装置は、
前記画素アレイ部から読み出された画素信号をやり取りする少なくとも２つの半導体基板を備えるとともに、前記２つの半導体基板は、前記画素アレイ部の行方向に沿う方向で互いにピッチを揃えて配列された複数の端子同士を並列に接続してなり、一方の半導体基板は、前記並列に接続された端子部分を介して他方の半導体基板に前記画素信号をパラレルに伝送し、前記他方の半導体基板は、前記伝送された画素信号を走査して次段の回路に入力する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から与えられる物理量を検出する物理量検出装置、当該物理量検出装置の駆動方法及び外部から与えられる光を物理量として検出する撮像装置に関する。
【背景技術】
【０００２】
ビデオカメラや電子スチルカメラなどのカメラシステムには、撮像のためのセンシング機能をもつイメージセンサ、信号処理機能をもつＤＳＰ(Digital signal processor)回路、データ記憶機能をもつメモリ回路等を含む固体撮像装置が組み込まれている。また、固体撮像装置のなかには、図１０に示すように、イメージセンサを搭載する半導体基板（以下、「センサチップ」）５１と、ＤＳＰ回路を搭載する半導体基板（以下、「ＤＳＰチップ」）５２と、メモリ回路を搭載する半導体基板（以下、「メモリチップ」）５３とを、それぞれ別個の基板（チップ）で構成したものがある（例えば、特許文献１を参照）。
【０００３】
かかる構成において、センサチップ５１とＤＳＰチップ５２は、数画素程度の狭いバス幅でワイヤボンディングにより接続され、ＤＳＰチップ５２とメモリチップ５３は、メモリインターフェースにより、数十ワード程度の狭いバス幅でワイヤボンディングにより接続されていた。また、センサチップ５１からＤＳＰチップ５２への信号出力は、基本的に１画面（１フレーム）分の画素を水平方向と垂直方向に走査しながら、各々の画素から読み出した信号を順に出力する方式（シリアル方式）であった。
【０００４】
【特許文献１】特開２００６−１３５４８１号公報（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例のように複数のチップを連携したシステムにおいては、チップ間での信号の伝送効率が低いという難点があった。そこで、出願人は、図１１に示すような構成を採用した固体撮像装置を提案している。図示した固体撮像装置の構成では、センサチップ５１とメモリチップ５３がマイクロバンプによって並列に接続され、メモリチップ５３とＤＳＰチップ５２は狭いバス幅でワイヤボンディングにより接続されている。かかる構成によれば、センサチップ５１からメモリチップ５３に広いバス幅で信号を出力することができる。ただし、ＤＳＰチップ５２は、信号をシリアルに処理するため、メモリチップ５３からＤＳＰチップ５２には、従来同様に狭いバス幅でしか信号を出力することができず、そこがボトルネックになっている。例えば、メモリチップ５３とＤＳＰチップ５２の間では、画像信号のやり取りが、メモリチップ５３側で水平走査しながら１画素ずつ又は数画素ずつ順に行なわれる。
【０００６】
また、センサチップ５１における画素の配列と、メモリチップ５３におけるメモリセルの配列を１：１の関係で対応させる場合は、センサチップ５１側の列間のピッチとメモリチップ５３側の列間のピッチを合わせるか、列間のピッチを変換する配線部を一方のチップに設ける必要がある。このため、前者のケースでは、異なる画素サイズごとにメモリセルを作り直す必要がある。また、後者のケースは、ピッチ変換のための広い配線部をチップ上に確保する必要がある。具体的には、図１２に示すように、端子（１〜１０）の配列ピッチをＰａからＰｂに変換のための配線部の奥行き寸法Ｌａとして、マイクロバンプで並列に接続する部分の、チップの一辺の長さＬｂの数分の一程度の寸法を確保する必要がある。
【課題を解決するための手段】
【０００７】
本発明に係る物理量検出装置は、外部から与えられる物理量を電気信号に変換する画素が行列状に２次元配置された画素アレイ部から読み出された画素信号をやり取りする少なくとも２つの半導体基板を備えるもので、２つの半導体基板は、画素アレイ部の行方向に沿う方向で互いにピッチを揃えて配列された複数の端子同士を並列に接続してなり、一方の半導体基板は、並列に接続された端子部分を介して他方の半導体基板に画素信号をパラレルに伝送し、他方の半導体基板は、伝送された画素信号を走査して次段の回路に入力する構成となっている。
【０００８】
本発明に係る物理量検出装置においては、一方の半導体基板から他方の半導体基板に画素信号をパラレルに伝送し、その画素信号を他方の半導体基板内で走査して次段の回路に入力する構成を採用することにより、一方の半導体基板からパラレル伝送で画素信号を受け取る他方の半導体基板側で、画素信号のパラレル→シリアル変換に対応したり、ピッチ変換に対応したりすることが可能となる。
【発明の効果】
【０００９】
本発明によれば、一方の半導体基板からパラレル伝送で画素信号を受け取る他方の半導体基板側で、画素信号のパラレル→シリアル変換を行なうことにより、例えば、他方の半導体基板が信号処理回路（ＤＳＰ回路）を搭載する場合に、２つの半導体基板の間で、端子同士の並列接続により高速、低消費電力、低輻射にて信号をやり取りしながら、他方の半導体基板で画素信号をシリアル化して信号処理回路に入力することができる。また、例えば、一方の半導体基板がイメージセンサを搭載し、他方の半導体基板がメモリ回路を搭載する場合に、双方の半導体基板にピッチを揃えて配列された複数の端子同士を並列に接続したうえで、他方の半導体基板側において小面積でピッチを変換することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００１１】
ここでは、外部から与えられる物理量を検出する物理量検出装置として、例えば、被写体を経た入射光の光強度を検出する固体撮像装置を例に挙げて説明する。また、本発明の実施形態においては、固体撮像装置のイメージセンサとして、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。
【００１２】
〈第１実施形態〉
図１は本発明の第１実施形態に係る固体撮像装置の電気的な接続状態を示す概略図である。また、図２は本発明の第１実施形態に係る固体撮像装置の概略構成を示す展開図である。
【００１３】
図示した固体撮像装置１０は、第１の半導体基板１１と、第２の半導体基板１２と、第３の半導体基板１３とを備えた構成となっている。第１の半導体基板１１は、主に、ＣＭＯＳイメージセンサを搭載するチップ状の基板（以下、「センサチップ」と記す）であり、第２の半導体基板１２は、主に、メモリ回路を搭載するチップ状の基板（以下、「メモリチップ」と記す）であり、第３の半導体基板１３は、主に、ＤＳＰ回路を搭載するチップ状の基板（以下、「ＤＳＰチップ」と記す）である。
【００１４】
図３（Ａ）は本発明の第１実施形態に係る固体撮像装置の実装構造を示す側面概略図であり、図３（Ｂ）は同平面概略図である。なお、図３（Ａ）は同図（Ｂ）におけるメモリチップ１２とＤＳＰチップ１３の接続部分を示している。図から明らかなように、固体撮像装置１０は、センサチップ１１と、当該センサチップ１１よりも平面サイズが大きいメモリチップ１２と、当該メモリチップ１２よりも平面サイズが大きいＤＳＰチップ１３とを、相互に重ね合わせて実装したパッケージ構造になっている。すなわち、センサチップ１１はメモリチップ１２上に実装され、メモリチップ１２はＤＳＰチップ１３上に実装されている。これにより、固体撮像装置１０は、３つのチップ１１，１２，１３を積層した３段構造になっている。
【００１５】
さらに詳述すると、センサチップ１１には、画素アレイ部１４、垂直制御回路１５、カラム回路１６等が形成されている。画素アレイ部１４は、入射光をその光量（外部から与えられる物理量）に応じた電荷量（電気信号）に光電変換する光電変換素子を含む画素１７が行列状（マトリックス状）に多数２次元配置された構成となっている。
【００１６】
垂直制御回路１５は、画素アレイ部１４の各画素１７を行単位で垂直方向に順に選択走査し、その選択行の各画素に対し、画素駆動配線（不図示）を通して駆動パルス（制御パルス）を供給することにより、選択行の画素を並列に動作させて各々の画素から信号（画素信号）を読み出すものである。
【００１７】
カラム回路１６は、選択行の各画素１７から読み出された信号を処理して保持するものである。さらに詳述すると、カラム回路１６は、画素アレイ部１４の例えば画素列ごとに、即ち１画素列に対して１対１の対応関係をもって画素アレイ部１４の下に配置され、１行分の各画素１７から読み出された信号を画素列ごとに受けて、その信号に対して、例えば、画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅、Ａ／Ｄ（アナログ／デジタル）変換、黒レベルクランプ、縦筋補正などの信号処理を行なうことにより、最終的に各々の画素１７から読み出されたアナログの信号をデジタルの信号で保持するものである。
【００１８】
一方、メモリチップ１２には、カラム回路１８、メモリ回路１９、垂直制御回路２０、センスアンプ回路２１等が形成されている。カラム回路１８は、センサチップ１１からメモリチップ１２へと伝送された画素信号をメモリ回路１９に書き込む処理や、センサチップ１１からメモリチップ１２へと伝送された画素信号と、それに先立ってメモリ回路１９に書き込まれかつ当該メモリ回路１９から読み出された画素信号とを演算処理（例えば、加算処理）し、その演算結果をメモリ回路１９に書き戻す処理などを行なうものである。
【００１９】
メモリ回路１９は、画素アレイ部１４の例えば１画素ごとに、即ち１画素に対して１：１の対応関係をもつ１画面（１フレーム）分のメモリセル２２からなるメモリ領域を備えている。例えば、画素アレイ部１４にｉ行×ｊ列で画素１７が２次元配置されている場合は、これと１：１の関係で対応するようにｉ行×ｊ列のメモリセル２２からなるメモリ領域（フレームメモリ）をメモリ回路１９は備えている。１つのメモリセル２２は、例えば１６ビットを１つのメモリ単位として構成されている。
【００２０】
垂直制御回路２０は、メモリ回路１９に信号を書き込んだり、メモリ回路１９から信号を読み出したりするにあたって、信号の書き込み又は読み出しの対象となるメモリセル２２を行単位で選択し、その選択行のメモリセル２２を駆動するものである。センスアンプ回路２１は、メモリ回路１９を間に挟んでカラム回路１８の反対側に配置されている。センスアンプ回路２１は、メモリ回路１９から画素信号を読み出したり、メモリ回路１９に信号を書き込んだりするものである。
【００２１】
一方、ＤＳＰチップ１３には、スイッチ回路２３、シフトレジスタ２４、ＤＳＰ回路からなる信号処理回路２５等が形成されている。スイッチ回路２３は、シフトレジスタ２４の転送段数に対応する複数のスイッチ素子によって構成されている。スイッチ回路２３及びシフトレジスタ２４は、メモリチップ１２からＤＳＰチップ１３へとパラレルに伝送される画素信号を水平走査することにより、当該画素信号をパラレル信号からシリアル信号に変換し、このシリアル化した信号を、次段の信号処理回路（ＤＳＰ回路）２５に入力するものである。シフトレジスタ２４は、複数行で構成されていてもよい。信号処理回路２５は、メモリチップ１２からＤＳＰチップ１３へと伝送された画素信号を、例えば手ブレを補正したりダイナミックレンジを拡大したりするために、シリアル処理するものである。
【００２２】
また、センサチップ１１の一辺側には多数のマイクロパッド２６が形成され、これに対応するメモリチップ１２の一辺側にも多数のマイクロパッド２７が形成されている。マイクロパッド２６は、１画素ごと、又は複数画素（数画素）ごとを単位とした単位画素列ごとに、1つずつセンサチップ１１に形成されている。例えば、画素アレイ部１４の画素列がトータルで１０００列あるとすると、１画素ごとにマイクロパッド２６を形成する場合は、マイクロパッド２６の形成個数が１０００個になり、２画素ごとにマイクロパッド２６を形成する場合は、マイクロパッド２６の形成個数が５００個になる。
【００２３】
また、ＤＳＰチップ１３の一辺側には多数のマイクロバッド２９が形成され、これに対応するメモリチップ１２の他辺側にも多数のマイクロパッド２８が形成されている。これらのマイクロパッド２６〜２９は、固体撮像装置１０の内部で、センサチップ１１とメモリチップ１２及びメモリチップ１２とＤＳＰチップ１３を、それぞれ電気的に接続するための内部接続用端子となる。マイクロパッドは、通常の１００μｍ角程度のパッドよりもサイズが小さい、例えば６０μｍ角以下、さらには２０μｍ角程度の微小なパッドである。
【００２４】
ここで、画素アレイ部１４の行方向に沿う方向において、センサチップ１１に形成されたマイクロパッド２６と、これに対応してメモリチップ１２に形成されたマイクロパッド２７は、互いに同じピッチで配置されている。また、メモリチップ１２に形成されたマイクロパッド２８と、これに対応してＤＳＰチップ１３に形成されたマイクロパッド２９も、互いに同じピッチで配置されている。つまり、センサチップ１１とメモリチップ１２には、互いにピッチを揃えて複数のマイクロパッド２６，２７が形成され、メモリチップ１２とＤＳＰチップ１３にも、互いにピッチを揃えて複数のマイクロパッド２８，２９が形成されている。メモリチップ１２に形成されたマイクロパッド２７とマイクロパッド２８は、同じピッチで形成されていてもよいし、異なるピッチで形成されていてもよい。また、マイクロパッド２６とマイクロパッド２７は１：１の関係で対応し、マイクロパッド２８とマイクロパッド２９も１：１の関係で対応している。
【００２５】
センサチップ１１は、基板裏面側から画素に光が入射するように構成された「裏面入射型画素構造」のＣＭＯＳイメージセンサとなっており、その反対側の基板表面側に画素駆動用の配線層が形成されている。また、メモリチップ１２は、基板表面側にメモリセル２２を駆動するための配線層が形成され、ＤＳＰチップ１３は、基板表面側に信号処理のための配線層が形成されている。そして、３つのチップ１１，１２，１３を相互に重ねて実装した状態では、センサチップ１１とメモリチップ１２は、互いに配線層が形成された基板表面を対向させた状態で重ねられ、メモリチップ１２とＤＳＰチップ１３は、メモリチップ１２の基板裏面とＤＳＰチップの基板表面を対向させた状態で重ねられている。
【００２６】
これに対して、マイクロパッド２６はセンサチップ１１の表面側に形成され、マイクロパッド２７はメモリチップ１２の表面側に形成されている。また、マイクロパッド２８はメモリチップ１２の裏面側に形成され、マイクロパッド２９はＤＳＰチップ１３の表面側に形成されている。また、マイクロパッド２６とマイクロパッド２７は１：１の関係を保ってマイクロバンプ（不図示）により電気的に接続され、マイクロパッド２８とマイクロパッド２９も１：１の関係を保ってマイクロバンプ３０により電気的に接続されている。マイクロバンプは、通常の直径５０μｍ程度のバンプよりもサイズが小さい、例えば、直径３０μｍ以下、さらには直径１０μｍ程度の微小なバンプである。
【００２７】
また、上記図３（Ｂ）に示すように、固体撮像装置１０の実装構造を平面的にみると、センサチップ１１とメモリチップ１２の電気的な接続部分（マイクロパッド２６，２７の電気的接続部位）は、メモリチップ１２の一辺側（図の下側）に存在し、メモリチップ１２とＤＳＰチップ１３の電気的な接続部分（マイクロパッド２８，２９の電気的接続部位）は、メモリチップ１２の他辺側（図の上側）に存在している。このため、センサチップ１１からメモリチップ１２を経由してＤＳＰチップ１３に画素信号を伝送する場合は、センサチップ１１で信号が流れる方向と、メモリチップ１２で信号が流れる方向が逆になる。
【００２８】
また、チップ同士を重ね合わせたときにチップが傾いたりしないように、高さ調整のためのダミーのマイクロバンプ（以下、「ダミーバンプ」と記す）が、チップ間に介在している。すなわち、センサチップ１１とメモリチップ１２との間には、両者の電気的な接続部分と反対側にダミーバンプ３１が介在し、メモリチップ１２とＤＳＰチップ１３との間には、両者の電気的な接続部分と反対側にダミーバンプ（不図示）が介在している。こうしたダミーバンプの介在により、上下に重なり合うチップ同士が互いに平行な姿勢で積層されている。
【００２９】
また、メモリチップ１２には、基板（チップ）の表面と裏面の間で導通をとるために、例えば、基板に貫通穴をあけて当該貫通穴を配線材料を埋め込むことにより、メモリチップ１２を貫通する導通路３２を形成し、この導通路３２の形成部位にマイクロバンプが形成されている。このようにメモリチップ１２に導通路３２を形成することにより、センサチップ１１とメモリチップ１２及びメモリチップ１２とＤＳＰチップ１３をそれぞれマイクロバンプで電気的に接続した状態で、当該３つのチップ１１，１２，１３を３段に積層している。このため、固体撮像装置１０のパッケージ構造が高密度実装化されたものとなっている。図示されていないが、導通路３２により、センサチップ１１とＤＳＰチップ１３をつなぐこともできる。
【００３０】
ＤＳＰチップ１３には、外部接続用の通常のパッド３３が複数形成されている。ＤＳＰチップ１３の両側は、当該ＤＳＰチップ１３上に実装されたメモリチップ１２の端から大きくはみ出しており、そのはみ出し部分（チップの両側）にそれぞれ複数のパッド３３が形成されている。このパッド３３は、固体撮像装置１０と外部との間において、例えば、固体撮像装置１０を外部のマザー基板（不図示）に搭載したときに、外部との間でアドレスや各種の信号の送受信を行なうために、固体撮像装置１０とマザー基板（外部の基板）とを電気的に接続するための外部接続用端子となる。
【００３１】
また、センサチップ１１とメモリチップ１２の間（隙間部分）は、少なくともチップ周辺部において、マイクロバンプによる電気的な接続部分を覆うように、樹脂等の封止材３４によって封止され、メモリチップ１２とＤＳＰチップ１３の間（隙間部分）も、少なくともチップ周辺部において、マイクロバンプによる電気的な接続部分を覆うように、樹脂等の封止材３５によって封止されている。
【００３２】
上記構成からなる固体撮像装置１０においては、センサチップ１１とメモリチップ１２にそれぞれピッチを揃えて配列された複数のマイクロパッド２６，２７同士をマイクロバンプで並列に接続することにより、センサチップ１１とメモリチップ１２を電気的に接続する一方、メモリチップ１２とＤＳＰチップ１３にそれぞれピッチを揃えて配列された複数のマイクロパッド２８，２９同士をマイクロバンプで並列に接続することにより、メモリチップ１２とＤＳＰチップ１３を電気的に接続しているため、画素アレイ部１４から１行ずつ読み出された各画素列の画素信号を、センサチップ１１からメモリチップ１２にパラレルに伝送し、さらにメモリチップ１２からＤＳＰチップ１３にもパラレルに伝送することができる。
【００３３】
また、メモリチップ１２からパラレルで伝送された画素信号を受け取ったＤＳＰチップ１３では、その画素信号をスイッチ回路２３とシフトレジスタ２４で水平走査することにより、当該画素信号をパラレル信号からシリアル信号に変換してチップ内で水平転送し、次段の信号処理回路２５に入力する。このため、メモリチップ１２とＤＳＰチップ１３との間で画素信号の伝送をパラレルで行なっても、信号処理回路２５ではシリアル処理で画素信号を処理することができる。
【００３４】
〈第２実施形態〉
図４は本発明の第２実施形態に係る固体撮像装置の電気的な接続状態を示す概略図である。また、図５は本発明の第２実施形態に係る固体撮像装置の概略構成を示す展開図である。なお、図５においては、メモリチップ１２の表示を省略している。また、本第２実施形態においては、上記第１実施形態と同様の構成要素に同じ符号を付し、重複する説明は省略するものとする。
【００３５】
図示した固体撮像装置１０において、センサチップ１１とＤＳＰチップ１３は、例えば１画素又は複数画素（数画素）を１つの単位とした単位画素列ごとにマイクロバンプによって並列（列並列）に接続されている。このため、センサチップ１１からＤＳＰチップ１３には、パラレル方式で画素信号が伝送されるようになっている。また、ＤＳＰチップ１３とメモリチップ１２は、例えば数十ビット程度のバス幅でワイヤボンディングにより接続されている。このため、ＤＳＰチップ１３とメモリチップ１２との間では、シリアル方式で画素信号が伝送されるようになっている。
【００３６】
ＤＳＰチップ１３には、ラッチ回路３６、マルチプレクサ３７等が形成されている。ラッチ回路３６は、ＤＳＰチップ１３に形成された複数のマイクロパッド２９と１：１の関係で設けられている。ラッチ回路３６は、センサチップ１１からパラレルに伝送される画素信号を保持するものである。マルチプレクサ３７は、ラッチ回路３６に保持された画素信号をスイッチングにより順に選択して出力するものである。このため、ラッチ回路３６に保持された画素信号を、マルチプレクサ３７により水平方向で一方から他方に順に選択しながら出力することにより、当該画素信号を水平走査して、パラレル信号からシリアル信号に変換することができる。また、画素信号の走査にマルチプレクサ３７を用いることにより、画素信号を任意の順序に並べ替えたり、必要な画素信号だけを取り出したりすることも可能である。
【００３７】
図６はセンサチップ１１とＤＳＰチップ１３の電気的な接続部分の配置例を拡大した図である。センサチップ１１においては、例えば１つの画素１７の列に対して１つのカラム回路１６が対応している。また、２つのカラム回路１６で処理された各々の画素信号は、マルチプレクサ３８でスイッチングされて、各々のマイクロパッド２６に導かれる構成になっている。マイクロパッド２６は、上下（千鳥状）に位置をずらしながら４列周期で配列することにより、画素１７やカラム回路１６の狭いピッチに対応している。
【００３８】
一方、ＤＳＰチップ１３には、センサチップ１１とＤＳＰチップ１３を対向させて重ね合わせたときに、センサチップ１１側のマイクロパッド２６と１：１の関係で対応するように、複数のマイクロパッド２９が形成されている。相対応するマイクロパッド２６，２９は、センサチップ１１とＤＳＰチップ１３を並列に接続するにあたって、上記第１実施形態と同様にマイクロバンプによって電気的に接続されるものである。
【００３９】
ＤＳＰチップ１３においては、１つのマイクロパッド２９に１つのデマルチプレクサ３９が対応している。また、１つのデマルチプレクサ３９には２つのラッチ回路３６が対応している。このため、センサチップ１１からＤＳＰチップ１３へとパラレルに伝送された画素信号は、デマルチプレクサ３９によりデマルチプレクスされて２つのラッチ回路３６に分けて格納され、さらにマルチプレクサ３７の選択走査によりパラレル信号からシリアル信号に変換されて、次段の信号処理回路２５に入力される構成になっている。
【００４０】
ここに、本第２実施形態においては、センサチップ１１とＤＳＰチップ１３を列並列に接続したものであるが、列並列とは、必ずしもカラム回路の列のピッチ（カラムピッチ）とマイクロバンプ（マイクロパッド）のピッチが完全に一致していなくても、マイクロバンプの配列周期がカラムピッチの整数倍で、かつ１００個以上並んでいる（１００列以上の並列性を有する）状況であれば、列並列と認められる。また、画素のピッチとカラム回路のピッチも同様で、例えば、画素の２列ごとにカラム回路が１個存在するような場合もあるが、カラム回路の配列周期が画素列の周期の整数倍で、かつ１００個以上並んでいるものを、ここでは列並列と定義する。
【００４１】
上記構成からなる固体撮像装置１０においては、センサチップ１１とＤＳＰチップ１３にそれぞれピッチを揃えて配列された複数のマイクロパッド２６，２９同士をマイクロバンプで並列に接続することにより、センサチップ１１とＤＳＰチップ１３を電気的に接続しているため、画素アレイ部１４から１行ずつ読み出された各画素列の画素信号を、センサチップ１１からＤＳＰチップ１３にパラレルに伝送することができる。
【００４２】
また、センサチップ１１からパラレルで伝送された画素信号を受け取ったＤＳＰチップ１３では、その画素信号をラッチ回路３６とマルチプレクサ３７で走査することにより、当該画素信号をパラレル信号からシリアル信号に変換して次段の信号処理回路２５に入力する。このため、センサチップ１１とＤＳＰチップ１３との間で画素信号の伝送をパラレルで行なっても、信号処理回路２５ではシリアル処理で画素信号を処理することができる。
【００４３】
〈第３実施形態〉
図７は本発明の第３実施形態に係る固体撮像装置の電気的な接続状態を示す概略図である。また、図８は本発明の第３実施形態に係る固体撮像装置の概略構成を示す展開図である。なお、図８においては、ＤＳＰチップ１３の表示を省略している。また、本第３実施形態においては、上記第１実施形態及び第２実施形態と同様の構成要素に同じ符号を付し、重複する説明は省略するものとする。
【００４４】
図示した固体撮像装置１０において、センサチップ１１とメモリチップ１２は、例えば１画素又は複数画素（数画素）を１つの単位とした単位画素列ごとにマイクロバンプによって並列（列並列）に接続されている。このため、センサチップ１１からメモリチップ１２には、パラレル方式で画素信号が伝送されるようになっている。また、メモリチップ１２とＤＳＰチップ１３は、例えば数十ビット程度のバス幅でワイヤボンディングにより接続されている。このため、メモリチップ１２とＤＳＰチップ１３との間では、シリアル方式で画素信号が伝送されるようになっている。
【００４５】
メモリチップ１２には、第１カラム回路４０、第１シフトレジスタ４１、第２シフトレジスタ４２、第２カラム回路４３、第１水平制御回路４４、垂直制御回路４５、メモリ回路４６、第２水平制御回路４７、インターフェース回路４８等が形成されている。また、メモリ回路４６は、少なくとも１画面（１フレーム）分の画素信号を記憶可能な第１のメモリ領域４６Ａの他に、第２のメモリ領域４６Ｂを有している。第１のメモリ領域４６Ａは、センサチップ１１から伝送された画素信号を記憶するためのメモリ領域であり、第２のメモリ領域４６Ｂは、ＤＳＰチップ１３が信号処理の途中でバッファとして使用するための領域である。各々のメモリ領域４６Ａ，４６Ｂは、それぞれ複数のメモリセル４９Ａ，４９Ｂによって構成されている。各々のメモリセル４９Ａ，４９Ｂは、例えば１６ビットを１つのメモリ単位として構成されている。
【００４６】
第１カラム回路４０は、センサチップ１１からメモリチップ１２にパラレルで伝送される画素信号に対して、例えば縦筋補正やホワイトクリップなどの前処理を行なうものである。第１シフトレジスタ４１は、第１カラム回路４０で処理された画素信号をパラレルに受け取って、第２シフトレジスタ４２と連動したシフト動作により画素信号を１段ずつ順に転送することにより、当該画素信号を並べ替えるものである。
【００４７】
第１シフトレジスタ４１と第２シフトレジスタ４２は、途中で折り返した構造になっている。また、第１シフトレジスタ４１内で隣り合うの各段のピッチと、第２シフトレジスタ４２内で隣り合う各段のピッチとは、互いに異なるピッチに設定されている。すなわち、第１シフトレジスタ４１のピッチは、メモリチップ１２に形成されたマイクロバッド２７のピッチに合わせて設定され、第２シフトレジスタ４２のピッチは、メモリチップ１２に形成されたメモリ回路４６のメモリセル４９Ａのピッチに合わせて設定されている。本形態例では、マイクロパッド２７のピッチがメモリセル４９Ａのピッチよりも広いことから、第１シフトレジスタ４１のピッチが第２シフトレジスタ４２のピッチよりも広くなっている。
【００４８】
第２カラム回路４３は、第２シフトレジスタ４２に格納された画素信号と、それに先立ってメモリ回路４６に書き込まれかつ当該メモリ回路４６から読み出された画素信号とを演算処理（例えば、加算処理）し、その演算結果をメモリ回路４６に書き戻す処理などを行なうものである。その際、第１シフトレジスタ４１と第２シフトレジスタ４２において、第１カラム回路４０と第２カラム回路４３の対応関係を微妙にずらすことにより、横方向の手ブレ補正を行なうことができる。
【００４９】
第１水平制御回路４４は、垂直制御回路４５によって選択された行のメモリセル４９Ａに対する信号の書き込み又は読み出しをメモリセル単位で制御するものである。垂直制御回路４５は、メモリ回路４６に信号を書き込んだり、メモリ回路４６から信号を読み出したりするにあたって、信号の書き込み又は読み出しの対象となるメモリセル４９Ａ，４９Ｂを行単位で選択し、その選択行のメモリセル４９Ａ，４９Ｂを駆動するものである。
【００５０】
第２水平制御回路４７は、垂直制御回路４５によって選択された行のメモリセル４９Ａ，４９Ｂに対する信号の書き込み又は読み出しをメモリセル単位で制御するものである。インターフェース回路４８は、メモリチップ１２とＤＳＰチップ１３との間で信号をやり取りする際に、信号のバッファリングなどを行なうものである。
【００５１】
上記構成からなる固体撮像装置１０においては、センサチップ１１に形成された複数のマイクロパッド２６と、これに対応してメモリチップ１２に形成された複数のマイクロパッド２７を、マイクロバンプによって並列に接続するとともに、当該並列に接続されたマイクロパッド２６，２７部分（マイクロバンプによる接続部分）を介してセンサチップ１１からメモリチップ１２へとパラレルに伝送される画素信号を、２つのシフトレジスタ４１，４２で走査することにより、第１カラム回路４０から第２カラム回路４３に並べ替えて、次段のメモリ回路４６に入力するものとなっている。また、ピッチが異なる２つのシフトレジスタ４１，４２を用いて、第１カラム回路４０から第２カラム回路４３に画素信号を並べ替えることにより、画素信号を保持する回路（本形態ではカラム回路）のピッチを、メモリチップ１２内で第１のピッチから、それよりも狭い第２のピッチに変換しているため、センサチップ１１側のピッチ（例えば、カラム回路１６のピッチ）とメモリチップ１２側のピッチ（例えば、メモリ領域４６Ａのピッチ）を合わせる必要がなくなる。このため、センサチップ１１側のピッチ（画素ピッチ、カラムピッチ等）に合わせて、メモリ回路４６のメモリセルを再設計する必要がない。また、ピッチを配線で変換する場合のような広い面積（奥行き寸法）を確保する必要もない。
【００５２】
また、センサチップ１１からメモリチップ１２にパラレルで伝送された画素信号をそのままストレートにメモリ回路に入力する場合に比較すると、２つのシフトレジスタ４１，４２で画素信号を走査する分だけ処理速度が遅くなるものの、従来（図１０参照）のようにセンサチップとメモリチップを狭いバス幅で接続し、センサチップ側で画素信号を水平走査することで、センサチップからメモリチップにシリアルに画素信号を伝送する場合に比較すると、処理速度は高速になり、消費電力と輻射も共に低くくなる。
【００５３】
ちなみに、メモリチップ１２が次段への並列処理を意識しなくてよい、つまりメモリチップ１２側にカラム回路などが無く、単に画像保存の役割だけ果たせばよいものの場合は、特にデータの行列関係を尊重しないため、水平走査された信号をシリアルにメモリに流し込めばよい。この場合は、バンク構成などの自由度を向上させることができる。
【００５４】
また、メモリチップ１２内でのピッチ変換は、上述のようにカラム回路とシフトレジスタを組み合わせた構成だけでなく、例えばラッチ回路とマルチプレクサを組み合わせた構成でも実現可能である。
【００５５】
また、上記各実施形態においては、２つのチップを列並列に接続するにあたって、マイクロバンプを利用したが、これに限らず、例えば容量結合や電磁誘導を利用したもので接続してもよい。
【００５６】
また、上記各実施形態においては、外部から与えられる物理量を検出する物理量検出装置として、被写体を経た入射光の光強度を検出する固体撮像装置を例に挙げたが、固体撮像装置への適用にあたっては、静止画を扱うもの、動画を扱うもの、静止画と動画の両方を扱うもの、のいずれにも適用可能である。また、本発明は、固体撮像装置に限られるものではなく、センサの構成として、検出電極と指の表面との間に指紋の凹凸に応じて形成される静電容量を物理量として検出する画素、あるいは、外部から与えられる物理量として、可視光以外の電磁波や粒子、圧力や化学物質の分布などを検出する画素が、行列状に２次元配置された物理量検出装置全般に適用可能である。
【００５７】
〈適用例〉
先述した実施形態に係る固体撮像装置１０は、デジタルスチルカメラやビデオカメラ等の撮像装置において、その撮像デバイス（画像入力デバイス）として用いて好適なものである。
【００５８】
ここに、撮像装置とは、撮像デバイスとしての固体撮像装置、当該固体撮像装置の撮像面（受光面）上に被写体の像光を結像させる光学系を含み、携帯電話等の電子機器に搭載されて用いられるカメラモジュールや、当該カメラモジュールを搭載したデジタルスチルカメラやビデオカメラ等のカメラシステムを言うものとする。
【００５９】
図９は本発明に係る撮像装置の構成の一例を示すブロック図である。本例に係る撮像装置は、レンズ５０を含む光学系、センサチップ１１、メモリチップ１２、ＤＳＰチップ１３、ＤＳＰチップ１３から出力される画像信号を処理するマイクロコンピュータ（マイコン）５１、画像信号を表示する表示装置５２、画像信号を記録するメモリカード５３等を備えた構成となっている。レンズ５０は、被写体からの像光を、チップセンサ１１（ＣＭＯＳイメージセンサ）の撮像面に導くもので、このレンズ５０を含む光学系が結像光学系である。チップセンサ１１に形成されたＣＭＯＳイメージセンサは、レンズ５０を含む光学系によってセンサの撮像面に結像された像光を画素単位で電気信号に変換する。
【００６０】
このようにビデオカメラや電子スチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像デバイスとして先述した実施形態に係る固体撮像装置１０を用いることにより、チップ間インターフェースのロスを極力なくして、高速、低消費電力、低輻射にて信号をやり取りすることが可能となる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る固体撮像装置の電気的な接続状態を示す概略図である。
【図２】本発明の第１実施形態に係る固体撮像装置の概略構成を示す展開図である。
【図３】本発明の第１実施形態に係る固体撮像装置の実装構造を示す図である。
【図４】本発明の第２実施形態に係る固体撮像装置の電気的な接続状態を示す概略図である。
【図５】本発明の第２実施形態に係る固体撮像装置の概略構成を示す展開図である。
【図６】本発明の第２実施形態に係る固体撮像装置において、センサチップとＤＳＰチップの電気的な接続部分の配置例を拡大した図である。
【図７】本発明の第３実施形態に係る固体撮像装置の電気的な接続状態を示す概略図である。
【図８】本発明の第３実施形態に係る固体撮像装置の概略構成を示す展開図である。
【図９】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図１０】従来の固体撮像装置の構成例を示す概略図である。
【図１１】センサチップとメモリチップを並列に接続した場合の構成図である。
【図１２】ピッチ変換のための配線部の構成例を示す図である。
【符号の説明】
【００６２】
１０…固体撮像装置、１１…センサチップ（第１の半導体基板）、１２…メモリチップ（第２の半導体基板）、１３…ＤＳＰチップ（第３の半導体基板）、１４…画素アレイ部、１７…画素、２３…スイッチ回路、２４…シフトレジスタ、２５…信号処理回路、２６〜２９…マイクロパッド、３０，３１…マイクロバンプ、３６…ラッチ回路、３７…マルチプレクサ、４０…第１カラム回路、４１…第１シフトレジスタ、４２…第２シフトレジスタ、４３…第２カラム回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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