(57)【要約】      （修正有）【課題】簡単で高周波数での試験を実現したテストシステム及びテスト方法を提供する。【解決手段】テスト信号に応答するテスト回路を有する被テストデバイスに対応したテスト回路を持ち、正常とされたテストデバイス、被テストデバイスの動作周波数に対応した第１クロックをテストデバイス及び被テストデバイスに供給するクロック生成装置を設ける。テスト装置は、被テストデバイス及びテストデバイスに対して、テスト信号群を入力する。テストデバイスは入力されたテスト信号群に対応して動作し、第１クロックに対応して被テストデバイスにテストパターン信号を供給し、被テストデバイスは第１クロックに対応して入力されたテストパターン信号で動作するとともにテスト結果を生成する。テスト装置は、被テストデバイスのテスト結果を入力する。【選択図】図１
2008305450.tif 000002
【特許請求の範囲】
【請求項１】
第１テスト信号群を出力し、上記第１テスト信号群に応答したテスト結果を入力するテスト装置と、
上記第１テスト信号群より速いサイクルで、被テストデバイスの動作サイクルに対応した第１クロック信号を生成するクロック生成装置と、
上記テスト信号群に応答する第１テスト回路を有する上記被テストデバイスに対応した第２テスト回路を持ち、回路動作が正常とされたテストデバイスとを備え、
上記クロック生成装置は、上記第１クロック信号を上記被テストデバイス及びテストデバイスに供給し、
上記テスト装置が上記被テストデバイス及び上記テストデバイスに対して、上記第１テスト信号群を入力する第１動作と、
上記テストデバイスの上記第２テスト回路が上記入力された上記第１テスト信号群に応答して動作し、上記第１クロック信号に対応して上記被テストデバイスにテストパターン信号を供給し、上記被テストデバイスが上記第１クロック信号に対応して入力されたテストパターン信号で動作するとともに上記第１テスト回路においてテスト結果を生成する第２動作と、
上記テスト装置が上記第１テスト信号群に対応して上記被テストデバイスの上記テスト結果を入力する第３動作とを有するテストシステム。
【請求項２】
請求項１において、
上記テストデバイスと上記クロック生成装置とは、上記被テストデバイスのテスト用基板に搭載されるか、上記被テストデバイスの近傍に設置されたテストシステム。
【請求項３】
請求項１において、
上記第１テスト信号群には、その他のテスト信号の一部または全部と同期してテスト装置から出力される第２クロック信号を含み、
上記被テストデバイス及びテストデバイスの第１及び第２テスト回路は、ＪＴＡＧに対応した回路とＴＡＰインターフェイスを有し、
上記第２クロック信号は、上記ＴＡＰインターフェイスに用いられるクロック信号であるテストシステム。
【請求項４】
請求項３において、
上記テスト装置が上記被テストデバイスに対して上記第２クロック信号に対応して第２テスト信号を入力する第４動作と、
上記被テストデバイスにおいて、上記第１テスト回路が入力された上記第２テスト信号に基づき上記第１クロック信号に対応してテストパターン信号を生成して内部回路を動作させるとともにテスト結果を生成する第５動作と、
上記テスト装置が上記第２クロック信号に対応して上記被テストデバイスの上記テスト回路によるテスト結果を入力する第６動作とを更に有するテストシステム。
【請求項５】
請求項４において、
上記テスト用基板は、上記被テストデバイスの出力端子と入力端子とを接続する信号経路を更に有し、
上記テスト装置が上記被テストデバイスに対して上記第２クロック信号に対応して第３テスト信号を入力する第７動作と、
上記被テストデバイスにおいて、上記第１テスト回路が入力された第３テスト信号に基づき上記第１クロック信号に対応して出力回路と上記出力端子を通して出力信号を出力し、上記入力端子と入力回路を通して上記出力信号を取り込んでテスト結果を生成する第８動作と、
上記テスト装置が上記第２クロック信号に対応して上記被テストデバイスの上記第８動作に対応したテスト結果信号を入力する第９動作とを更に有するテストシステム。
【請求項６】
請求項５において、
上記被テストデバイス及びテストデバイスは、上記第１クロック信号に対応したタイミング信号の両エッジに同期して入出力動作が行われる同期式半導体集積回路装置であるテストシステム。
【請求項７】
第１テスト信号群を出力し、上記第１テスト信号群に応答したテスト結果を入力するテスト装置と、
上記第１テスト信号群より速いサイクルで、被テストデバイスの動作サイクルに対応した第1 クロック信号を生成するクロック生成装置と、
上記テスト信号に応答する第１テスト回路を有する上記被テストデバイスに対応した第２テスト回路を持ち、回路動作が正常とされたテストデバイスとを用い、
上記クロック生成装置により、上記第１クロック信号を上記被テストデバイス及びテストデバイスに供給し、
上記テスト装置は、上記被テストデバイス及び上記テストデバイスに対して、上記第１テスト信号群を入力する第１動作を行い、
上記テストデバイスは、上記第２テスト回路が上記入力された上記第１テスト信号に応答して動作し、上記第１クロック信号に対応して上記被テストデバイスにテストパターン信号を供給する第２動作を行い、
上記被テストデバイスは、上記第１クロック信号に対応して入力されたテストパターン信号で動作するとともに上記第１テスト回路においてテスト結果を生成する第３動作を行い、
上記テスト装置は、上記第１テスト信号群に対応して上記被テストデバイスの上記第３動作に対応したテスト結果を入力する第４動作を行うテスト方法。
【請求項８】
請求項７において、
上記テストデバイスと上記クロック生成装置とは、上記被テストデバイスのテスト用基板に搭載されるか、上記被テストデバイスの近傍に設置されたテスト方法。
【請求項９】
請求項７において、上記第１テスト信号群には、その他のテスト信号の一部または全部と同期してテスト装置から出力される第２クロック信号を含み、
上記被テストデバイス及びテストデバイスの第１及び第２テスト回路は、ＪＴＡＧに対応した回路とＴＡＰインターフェイスを有し、
上記第２クロック信号は、上記ＴＡＰインターフェイスに用いられるクロック信号であるテスト方法。
【請求項１０】
請求項９において、
上記テスト装置は、上記被テストデバイスに対して上記第２クロック信号に対応して第２テスト信号を入力する第５動作を行い、
上記被テストデバイスは、上記第１テスト回路において入力された上記第２テスト信号に基づき上記第１クロック信号に対応してテストパターン信号を生成して内部回路を動作させるとともにテスト結果を生成する第６動作を行い、
上記テスト装置は、上記第１クロック信号に対応して上記被テストデバイスの上記テスト回路によるテスト結果を入力する第７動作を行うテスト方法。
【請求項１１】
請求項１０において、
上記テスト用基板は、上記被テストデバイスの出力端子と入力端子とを接続する信号経路を更に有し、
上記テスト装置は、上記被テストデバイスに対して上記第２クロック信号に対応して第３テスト信号を入力する第８動作を行い、
上記被テストデバイスにおいて、上記第１テスト回路が入力された第３テスト信号に基づき上記第１クロック信号に対応して出力回路と上記出力端子を通して出力信号を出力し、上記入力端子と入力回路を通して上記出力信号を取り込んでテスト結果を生成する第９動作を行い、
上記テスト装置は、上記第１クロック信号に対応して上記被テストデバイスの上記第８動作に対応したテスト結果信号を入力する第１０動作を行うテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、テストシステムとテスト方法に関し、特に、テスト装置の動作クロック周波数よりも高い周波数のクロックで動作する半導体装置のテストシステムとテスト方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＢＯＳＴ（Built Out Self Test)と呼ばれるテストチップと、被テストデバイスのテスト用回路であるＢＩＳＴ（Built In Self Test) と用いたテスト方式として特開２００３−０１６７９９公報がある。被テストデバイスであるＬＳＩの出力端子と入力端子を外部で接続し実動作速度でＩ／Ｏインターフェイスの動作試験を行う手法（ループ（Loop))に関して特開２００３−０２８９２８公報がある。
【特許文献１】特開２００３−０１６７９９公報
【特許文献２】特開２００３−０２８９２８公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願出願人においては、５００ＭＨｚのようなクロック信号を用いてＤＤＲ動作させることにより１．０Ｇｂｐｓのような高速動作を行う高速メモリを開発した。このような高速メモリの交流的なテストには、１．０Ｇｂｐｓに対応したテスト周波数を持つテスト装置が必要となり、その開発に膨大な費用と時間が必要となるという問題に直面した。前記特許文献１は、ウェハ状態でのチップ試験に係り、プローブによる電気的接続を前提したものである。このようなプローブでの電気的接続では、前記のような高周波数の信号伝達が不能であるので前記のような実動作試験には向かない。特許文献２は、専らＩ／Ｏインターフェイスの実動作テストに係りデバイスの全体を試験することに配慮されていない。そこで、本願発明者等においては、上記テスト周波数よりも低いテスト周波数しか持たない既存のテスト装置を用い、それよりも高い周波数でのテストが可能なテストシステム及びテスト方法の開発に至った。
【０００４】
この発明の目的は、簡単な構成で高周波数での試験を実現したテストシステム及びテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される実施例の１つは下記の通りである。テスト装置は、第１テスト信号群を出力し、上記第１テスト信号群に応答したテスト結果を入力する。上記第１テスト信号群に応答して動作するテスト回路を有する上記被テストデバイスに対応したテスト回路を持ち、回路動作が正常とされたテストデバイス及び被テストデバイスの動作周波数に対応した第１クロック信号を生成して上記テストデバイス及び被テストデバイスに供給するクロック生成装置を設ける。上記テスト装置は、上記被テストデバイス及び上記テストデバイスに対して、上記第１テスト信号群を入力する第１動作を行う。上記テストデバイスは上記入力された第１テスト信号群に対応して動作し、上記第１クロック信号に対応して上記被テストデバイスにテストパターン信号を供給し、上記被テストデバイスは上記第１クロック信号に対応して入力されたテストパターン信号で動作するとともにテスト結果を生成する第２動作を行う。上記テスト装置は、上記被テストデバイスの上記テスト結果を取り込む第３動作を行う。
【発明の効果】
【０００６】
クロック生成装置により被テストデバイスの動作周波数に対応したクロック信号を生成し、被テストデバイス及びテストデバイスを動作させ、テスト装置としてはテスト準備動作としてのテスト信号とその結果を扱うことになるので、上記被テストデバイス及びテストデバイスとの間での信号の授受は、上記クロック信号とは非同期の自身の低い周波数のクロック信号等を用いることができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るテストシステムの一実施例のブロック図が示されている。この実施例のテストシステムは、テスト装置（以下、ＡＴＥいう場合もある。）１と、同図に一点鎖線で示したテスト基板２から構成される。上記テスト基板２には、クロック生成装置（以下、ＣＬＫＧともいう）３と、テストデバイス（ＲＡＭ１ともいう）４及び被テストデバイス（ＲＡＭ２ともいう）５とが搭載される。上記テスト基板２は、上記クロック生成装置３、上記テストデバイス４及び被テストデバイス５に対応したソケットが設けられている。これらのソケットとの対応する電極同士を接続する配線Ｌ１、Ｌ２、Ｌ３を有する。上記テスト基板２は、上記テスト装置１との接続を行う配線及び電極Ｌ４〜Ｌ６を有している。上記テスト装置１と上記テスト基板２に搭載されたテストデバイス４とは、上記配線及び電極Ｌ４により接続され、上記テスト装置１と上記テスト基板２に搭載された被テストデバイス５とは、上記配線及び電極Ｌ５により接続され、上記テスト装置１と上記テスト基板２に搭載されたクロック生成装置３とは、上記配線及び電極Ｌ６により接続される。
【０００８】
被テストデバイス５は、前記説明したように５００ＭＨｚのようなクロック信号を用いてＤＤＲ動作させることにより１．０Ｇｂｐｓのような高速動作を行う高速メモリであり、特に制限されないが、ＪＴＡＧ標準に準拠したテスト（ＢＩＳＴ）回路及びテスト回路に向けたＴＡＰ（Test Access Port) のようなインターフェイス回路を有する。テストデバイス４は、上記被テストデバイス５と同様な機能及び性能を有し、上記同様なテスト回路及びインターフェイス回路を備えている。具体的には、上記被テストデバイス５と同一の半導体チップを利用して形成されたものであり、回路が正常に動作することが確認されたものである。
【０００９】
上記テストデバイス４は、例えば、被テストデバイス５と同じ半導体チップのうち、被テストデバイス５に向けてのテストパターン信号の生成及び供給に必要な回路部分のみを生かすように外部端子と接続したものである。この他、上記テストデバイス４は、被テストデバイス５と全く同じパッケージ及び端子構成としておいて、上記テスト基板２に設けられる配線Ｌ２により、被テストデバイス５に向けてのテストパターンの生成と供給に必要な回路部分を有効とするようにするものであってもよい。このような構成にすることにより、テストデバイス４としては、被テストデバイス５に向けて専用の半導体装置の開発が不要となる。もちろん、上記テストデバイス４は、上記被テストデバイス５の上記のようなテストパターン信号の生成及び供給に必要な回路部分のみを独自に設計開発し、製造されたものであってもよい。
【００１０】
上記テストデバイス４は、例えば、開発用テスト装置によって正常に動作することの確認が行われる。開発用テスト装置は、高い性能を有するものであるが、その接続端子数が少ない数に限られている。上記テストデバイス４は、被テストデバイス５のうちの一部の回路のみが動作すればよいから測定される端子数が少なく、あるいは何回かの同じテストを繰り返すことにより前記限られた端子しか有さなくとも動作試験が可能である。これに対して、被テストデバイス５は、多数の端子を有し、しかも量産されるものであり、テスト装置としては多くの台数を要すること、上記開発用テスト装置に対して、上記量産される高速ＬＳＩの動作試験を限られた時間で可能とするように端子数を増大させるような改造をするためには膨大な費用が必要になるものである。
【００１１】
上記テストデバイス４は、前記のような開発用の高性能テスト装置による動作試験の他に、上記被テストデバイス５が搭載されるシステムに搭載されて、上記システム上において本来の動作をさせて正常に動作することの検証を行うことにより正常に動作するものと判定するものであってもよい。
【００１２】
被テストデバイス５は、上記テスト装置１との関係においては、その動作周波数がテスト装置１のクロック信号のクロック周波数に比べて高い周波数とされる。つまり、テスト装置１は、そのテスト性能では上記被テストデバイス５の実動作での動作周波数での交流的な試験を行うことができない関係にある。
【００１３】
被テストデバイス５は、前記ＪＴＡＧ標準に準拠したテスト（ＢＩＳＴ）回路を内蔵しており、かかるテスト（ＢＩＳＴ）回路に対応したＴＡＰインターフェイスを有する。このＴＡＰインターフェイスでは、上記被テストデバイスにおける実動作でのクロック信号とは無関係の、例えばテストクロック信号ＴＣＫに同期して、テストデータ入力信号ＴＤＩ、テストデータ出力ＴＤＯ、コントール信号としてのテストリセット信号ＴＲＳＴ、テストモード選択信号ＴＭＳ等の信号の入力及び出力を行う。それ故、テスト装置１は、上記被テストデバイス５の実動作に対応した高い動作周波数よりも低いクロック信号しか持たないものであってもよい。
【００１４】
この実施例では、上記テスト基板２には、上記被テストデバイスの実動作に対応したクロック信号を形成するクロック生成装置３が搭載される。このクロック生成装置３は、上記被テストデバイス５の実動作に必要な高い周波数のクロック信号を形成する。つまり、上記クロック生成装置３で生成されるクロック信号は、前記テスト装置１のクロック信号を意識することなく、言い換えるならば、テスト装置１のクロック信号との同期等を必要としないで、専ら被テストデバイス５の動作周波数に適合したクロック信号を形成するものである。このクロック生成装置３は、例えばテスト基板２に設けられたソケット等に装着され、あるいはテスト基板に固定的に接続される。
【００１５】
この実施例のテストシステムでの交流試験に限っての大まかなテスト動作は、（１）テストデバイス４を用いた被テストデバイス５のアドレス等入力回路部、（２）被テストデバイスのテスト（ＢＩＳＴ）回路による自身の内部回路部、（３）被テストデバイスのテスト（ＢＩＳＴ）回路と、テスト基板に設けられたループ配線を用いたデータ出力回路部とデータ入力回路部のような３つのテスト動作に分けられる。
【００１６】
上記（１）の被テストデバイス５のアドレス等入力回路部のテストは、以下のような手順で行われる。テスト装置１は、テストデバイス４に対して前記ＴＡＰインターフェイスを通してテスト信号を入力する。これと同時に、被テストデバイス５に対して前記ＴＡＰインターフェイスを通して上記テスト信号に対応した期待値を入力する。テストデバイス４は、テスト信号を解読してテストパターンを生成して、上記クロック生成装置３から供給されたクロック信号Ｃ，Ｃｂを受けて、それに対応してデータ出力回路部からテストパターンを出力する。このテストパターン信号は、テスト基板１に形成された配線Ｌ２を通して被テストデバイス５のアドレス入力端子、制御入力端子に供給されて、被テストデバイス５の入力回路に取り込まれる。被テストデバイス５のテスト回路は、上記入力回路を通して入力された入力信号と、上記テスト装置１から入力された期待値とを比較して良／不良のテスト結果を得る。そして、テスト装置１は、上記被テストデバイス５のテスト回路へアクセスして、上記ＴＡＰインターフェイスを通してテスト結果を取得する。
【００１７】
この実施例の被テストデバイス５は、高速動作に向けた信号の入力動作のためにクロック信号と、それに同期してアドレス信号や書き込みデータ信号が入力される。また、高速動作に向けた信号の出力動作のためにクロック信号と、それに同期した出力信号とを出力させる。この実施例の被テストデバイス５は、特に制限されないが、信号ＳＡのようなアドレス信号と、信号Controlのような制御信号と、それを取り込むための相補クロック信号Ｋ，Ｋｂとが同期して入力される。上記相補クロックＫは、正相クロック信号であり、Ｋｂは、逆相クロック信号である。上記テストデバイス４は、上記被テストデバイス５の入力回路部に対応して、出力信号Ｑと、それに同期したデータストローブクロックＣＱ，ＣＱｂを出力する。
【００１８】
したがって、テストデバイス４は、被テストデバイス５の入力回路部からみると、メモリアクセスを行うホストシステム等と等価の動作を行う。テストデバイス４と被テストデバイス５は、同じクロック生成装置３で生成されたクロック信号を用いており、上記被テストデバイス５の入力回路部は、上記テストデバイス４からのデータストローブクロックと、それに同期して入力されたアドレス信号や制御信号を取り込むという動作を行う。この動作が、上記被テストデバイスの実動作に対応した周波数のクロックにより行われるものであるので、上記テストデバイス４は正常に動作することが保証されているので、上記実動作状態での被テストデバイス５の入力回路部が正常に動作するか否かの動作試験を行うことができる。つまり、被テストデバイス５において、入力された信号と期待値との比較を行うことにより、正しく入力動作が行われるか否かを判定することができる。
【００１９】
上記被テストデバイス５における入力回路部のテスト結果は、前記ＴＡＰインターフェイスを用いて、前記クロック生成装置３で形成された実動作周波数とは無関係のテスト装置１のクロック信号に従ってテスト装置１に取り込まれるものである。
【００２０】
上記（２）の被テストデバイス５の内部回路部のテストは、以下のような手順で行われる。テスト装置１は、被テストデバイス５に対して前記ＴＡＰインターフェイスを通してテスト信号を入力する。テスト回路は、テスト信号を解読してテストパターンを発生させてメモリの内部回路、つまりは、メモリセルの選択とデータの書き込み及び読み出しを行う。上記読み出された信号を期待値と比較して前記のように良／不良のテスト結果を形成する。テスト回路は、また、バウンダリスキャンテスト（ＢＳＴ：Boundary Scan Test) を行い内部論理部のテストも行う。そして、テスト装置１は、上記被テストデバイス５のテスト回路をアクセスして、上記ＴＡＰインターフェイスを通して内部回路部のテスト結果を取得する。
【００２１】
上記（３）の被テストデバイス５のデータ入出力路部のテストは、以下のような手順で行われる。テスト装置１は、被テストデバイス５に対して前記ＴＡＰインターフェイスを通してテスト信号を入力する。テスト回路は、テスト信号を解読してテストパターンを発生させて出力回路から出力信号を出力する。この出力信号は、テスト基板２の配線Ｌ３により入力回路の入力端子に接続（ループ接続）されているので入力回路に取り込まれる。同図の出力回路は、信号Ｑと、相補クロック信号ＣＱ，ＣＱｂとが同期して出力される。同図の入力回路も、信号Ｄと、相補クロック信号Ｋ，Ｋｂとが同期して入力される。
【００２２】
上記出力回路から出力信号Ｑと、前記のようにクロック信号ＣＱ，ＣＱｂとが出力され、それがテスト基板２の配線Ｌ３を通して入力回路に入力信号Ｄとして取り込まれる。テスト回路は、両データＱとＤとを比較して良否判定を行ってテスト結果を得る。そして、テスト装置１は、上記被テストデバイス５のテスト回路をアクセスして、上記ＴＡＰインターフェイスを通して入出力回路部のテスト結果を取得する。
【００２３】
前記のように、被テストデバイス５は、５００ＭＨｚのようなクロック信号を用いてＤＤＲ動作させることにより１．０Ｇｂｐｓのような高速動作を行う高速メモリである。このような高速メモリの実時間での交流試験を行うためには、テスト装置１としては前記１．０ＧＨｚのようなクロック信号で動作する必要がある。しかしながら、このような高速でのテスト動作を行い、前記のような多数の端子を持つテスト装置は、もしも開発するとすると極めて高価なものとなる。
【００２４】
本願発明では、クロック生成装置３は、５００ＭＨｚのような周波数のクロック信号を生成し、テスト基板２の配線Ｌ１を通してテストデバイス４及び被テストデバイス５に供給する。テストデバイス４は、上記クロック生成装置３から供給された５００ＭＨｚのようなクロック信号Ｃ，Ｃｂを受けて、出力信号Ｑと、それに同期したデータストローブクロックＣＱ，ＣＱｂを出力する。テストデバイス４は、上記高速メモリである被テストデバイス５と同様にＤＤＲ動作を行うものであり、データストローブクロックＣＱ，ＣＱｂの前縁と後縁（両エッジ）に同期して前記１．０Ｇｂｐｓのテストパターン（出力信号Ｑ）を形成して、前記（１）のテスト動作を実行することができる。
【００２５】
前記（２）のテスト動作は、被テストデバイス５において、上記クロック生成装置３から供給された５００ＭＨｚのようなクロック信号Ｃ，Ｃｂを受けて、テスト回路（ＢＩＳＴ）により、実動作に対応した内部回路におけるメモリセルへの書き込み動作及び読み出し動作を行うことができる。そして、前記（３）のテスト動作も、被テストデバイス５において、前記（１）のテスト動作と同様にデータストローブクロックＣＱ，ＣＱｂの前縁と後縁（両エッジ）に同期して前記１．０Ｇｂｐｓのテストパターン（出力信号Ｑ）を形成して、それを自身の入力回路で受信して、前記（１）と同様に１．０Ｇｂｐｓのテストパターンでのテスト動作を実行することができる。
【００２６】
図２には、図１のクロック生成装置３の一実施例のブロック図が示されている。電源回路ＲＥＧ１（１．８Ｖ）は、テスト装置１からの＋５Ｖのような電源電圧ＶＤＤを受けて、１．８Ｖのような第１内部電圧を形成する。また、電源回路ＲＥＧ２（３．３Ｖ）は、テスト装置１からの＋５Ｖのような電源電圧ＶＤＤを受けて、３．３Ｖのような第２内部電圧を形成する。ダイレクト・デジタル・シンセサイザ（以下、ＤＤＳという）は、水晶発振子Ｘｔａｌを用いた発振回路により形成された３８ＭＨｚのような基準クロック信号を、内部ＰＬＬ回路により例えば１１逓倍して４１８ＭＨｚを形成する。上記ＤＤＳは、外部（テスト装置１）からの周波数データをもとにデジタル回路で演算した波形データをデジタル・アナログ変換回路でアナログ信号に変換・出力する。このような周波数を可変にするだけではなく、出力電圧もデジタル請求の範囲で可変にするような機能を持つものとしてもよい。このようなＤＤＳは、デジタル制御計測器・クロックジェネレータ等に用いられるものが利用される。
【００２７】
上記ＤＤＳの出力信号は、ロウ・パス・フィルタ（以下、ＬＰＦという）によりＤＤＳ特有の出力ノイズが低減させられる。上記ＬＰＦの出力信号は、周波数逓倍器（以下、ＦＭＵＴという）に供給される。このＦＭＵＴは、例えば上記ＤＳＳで形成されたクロック信号を４逓倍にする。レベル検出回路（以下、ＬＤＥＴという）は、上記ＦＭＵＴの出力信号を受けて、そのレベルの検出によりクロック信号が正常に出力されているかの確認を行うために設けられる。出力レベル変更回路（以下、ＯＶＣという）は、乗算器で構成されており、上記ＭＵＬＴの出力信号に、デジタル・アナログ変換回路（以下、ＤＡＣという）で形成されたアナログ電圧を基にクロック信号振幅が変更される。
【００２８】
スイッチ回路ＳＷ１とＳＷ２は、上記ＯＶＣの出力信号を２つのバンド・パス・フィルタ（以下、ＢＰＦ１とＢＰＦ２という）に選択的に伝え、出力させる。ＢＰＦ１は、例えば４７５．０ＭＨｚ〜５１２．５ＭＨｚの通過帯域に設定される。ＢＰＦ２は、例えば５１２．５ＭＨｚ〜５５０．０ＭＨｚの通過帯域に設定される。そして、出力回路（以下、ＲＦ１，ＲＦ２という）は、シングルエンドの出力信号を差動出力に変換するトランス回路である。ＲＦ１は、例えば、テストデバイス４に供給する相補クロック信号Ｃ，Ｃｂ（１）を形成する。ＲＦ２は、例えば、被テストデバイス５に供給する相補クロック信号Ｃ，Ｃｂ（２）を形成する。
【００２９】
制御回路（以下、ＦＰＧＡという）は、外部（テスト装置１）とのインターフェイス回路及びデジタル制御回路を有している。外部（テスト装置１）からのデジタル制御信号ＣＤＴを基に、前記クロック信号を形成するためのデジタル制御回路であり、回路書き換えが可能なＦＰＧＡ（Field Programmable Gate Array)で構成される。このクロック生成装置３は、１つのクロック信号を生成するのではなく、前記被テストデバイス５に向けた専用のクロック生成動作を行うのではなく、例えば、前記４７５．０ＭＨｚ〜５５０．０ＭＨｚまでの範囲でなら、任意の周波数で任意の電圧レベルのクロック信号を形成することができる。それ故、前記テスト基板２によりテスト可能な被テストデバイスは、上記のような周波数範囲で実動作するものとされる。
【００３０】
図３と図４には、この発明に係るテスト方法の一実施例の波形図が示されている。図３は、主としてテスト装置１からテストデバイス４及び被テストデバイス５へのテスト回路（ＢＩＳＴ）にテスト信号の入力動作が示されている。図４は、主として上記テスト信号に基づいたテスト回路による動作と、テスト装置によるテスト結果の取得動作とが示されている。
【００３１】
図３において、テスト装置１からの電源電圧ＶＤＤ／ＶＤＤＱ（必要に応じて基準電圧）が供給され、テスト基板２に搭載されたクロック生成装置３より、テストデバイス４及び被テストデバイス５に、前記のような５００ＭＨｚのようなクロック信号Ｃ，Ｃｂが供給される。テスト装置１は、制御信号によりテストデバイス４、被テストデバイス５に対してパワーオンシーケンス、内部シーケンス動作を実行してメモリテストモードの準備動作を行う。そして、テスト装置１は、前記５００ＭＨｚのような高周波数クロック信号Ｃ，Ｃｂとは非同期の約１０ＭＨｚのような低い周波数のクロック信号ＴＣＫの立ち上がりエッジに同期して、テストデバイス４及び被テストデバイス５にテスト信号を入力する。      
【００３２】
例えば、ＴＣＫの１〜６サイクルではＴＭＳをハイレベルにして内部レジスタをリセットさせ、ＴＣＫの７サイクル以降でテスト信号を各レジスタに取り込む。ＴＣＫの１２〜１５サイクルでは、ＴＤＩの０１０１のパターンが入力され、レジスタＩＲにＢＩＳＴモードが設定される。ＴＣＫの２０サイクル以降では、上記ＴＤＩからテストパターンの設定が行われる。このようなＴＣＫの１〜Ｎサイクルは、ＡＬＰＧパターンセット期間とされる。
【００３３】
上記ＴＣＫのＮサイクル後に、ＢＩＳＴ−ＣＴＲＬをハイレベルにしてテスト回路（ＢＩＳＴ）の実行が行われる。このＢＩＳＴ動作（ＢＩＳＴランニング）は、前記高速クロック信号Ｃ，Ｃｂに同期したメモリ回路動作によって行われる。
【００３４】
図４において、ＢＩＳＴランニングの終了をＢＩＳＴ-ＳＴＡＴＵＳにより検知し、テスト結果のシリアル出力準備動作が行われ、ＴＣＫの６サイクルからテスト結果ＴＤＯが上記ＴＣＫの立ち上がりエッジに同期してテスト装置１に向けて出力される。これがパス／フェイルのスキャンニング期間とされる。
【００３５】
このように、この発明に係るテスト装置１は、前記約１０ＭＨｚのような低い周波数のクロック信号により、テストデバイス４及び被テストデバイス５との間でテスト信号の入力と、テスト結果の取り込みを行うものであるので、既存のＩＣテスタ等をそのまま用いることができる。
【００３６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、搭載されるＢＩＳＴ及びＪＴＡＧ，ＴＰＡインターフェイス回路は、種々の実施形態を採ることができるものである。また、上記ＪＴＡＧ，ＴＰＡの他に、テスト信号群を入力し、テスト結果を取り込むためのインターフェイス回路は、種々の実施形態を採ることができる。クロック生成装置は、被テストデバイ近傍に設置されるものであればよい。この発明は、テスト装置のクロック周波数では実動作周波数でのテスト動作が不能とされる半導体装置のテストシステム及びテスト方法として広く利用することができる。
【図面の簡単な説明】
【００３７】
【図１】この発明に係るテストシステムの一実施例を示すブロック図である。
【図２】図１のクロック生成装置３の一実施例を示すブロック図である。
【図３】この発明に係るテスト方法の一実施例を示す波形図である。
【図４】この発明に係るテスト方法の一実施例を示す波形図である。
【符号の説明】
【００３８】
１…テスト装置、２…テスト基板、３…クロック生成装置、４…テストデバイス、５…被テストデバイス、Ｌ１〜Ｌ３…配線、Ｌ４〜Ｌ６…電極及び配線、
ＲＥＧ１，２…電源回路、ＤＤＳ…ダイレクト・デジタル・シンセサイザ、ＬＰＦ…ロウ・パス・フィルタ、ＦＭＵＴ…周波数逓倍器、ＬＤＥＴ…レベル検出回路、ＯＶＣ…出力電圧変更回路、ＤＡＣ…デジタル・アナログ変換器、ＳＷ１２…スイッチ回路、ＢＰＦ１，２…バンド・パス・フィルタ、ＲＦ１，２…出力回路、ＦＰＧＡ…制御回路。
【図１】
2008305450.tif 000003
【図２】
2008305450.tif 000004
【図３】
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【図４】
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