(57)【要約】【課題】本発明の課題は、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる半導体装置を提供することである。【解決手段】本発明の半導体装置１０は、Ｐ型半導体基板１０１と、その所定領域に形成されたＮ＋型ドレイン埋め込み層１０３と、そのＮ＋型ドレイン埋め込み層１０３を含むＰ型半導体基板１０１上に形成されたＮ−型エピタキシャル層１０２と、それを貫通して、Ｎ＋型ドレイン埋め込み層１０３に接続するＮ＋型ドレイン取り出し領域１０４と、Ｎ−型エピタキシャル層１０２表面に形成されたＰ型ベース領域１０５と、Ｐ型ベース領域１０５表面に形成されたＮ＋型ソース領域１０６とを備え、Ｎ−型エピタキシャル層１０２表面に、Ｎ−型エピタキシャル層１０２と同導電型でＮ−型エピタキシャル層１０２よりも低い不純物濃度のＮ−−型低濃度領域１１をＰ型ベース領域１０５の外周に沿って設けた。【選択図】図1
2008305881.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の所定領域に形成された第１導電型のドレイン埋め込み層と、
前記ドレイン埋め込み層を含む前記半導体基板上に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層を貫通して、前記ドレイン埋め込み層に接続する第１導電型のドレイン取り出し領域と、
前記エピタキシャル層表面の所定領域に形成された第２導電型のベース領域と、
前記ベース領域表面の所定領域に形成された第１導電型のソース領域とを備えた半導体装置において、
前記エピタキシャル層表面に、前記エピタキシャル層と同導電型で前記エピタキシャル層よりも低い不純物濃度の低濃度領域を前記ベース領域の外周に沿って設けたことを特徴とする半導体装置。
【請求項２】
前記低濃度領域を前記ベース領域に外接して設けたことを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記低濃度領域の深さは、前記ベース領域の深さよりも浅く形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記低濃度領域の幅は、前記ベース領域と前記ドレイン取り出し領域との間の距離の１／２よりも小さいことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
従来のＤＭＯＳトランジスタを備えた半導体装置の一例を図６に示す。
【０００３】
図６（ａ）はＭＯＳのセル領域の要部平面図であり、図６（ｂ）は図６（ａ）のＸ−Ｘ線における断面斜視図である。
【０００４】
図６において、１００は従来の半導体装置、１０１はＰ型シリコン基板、１０２はＮ−型エピタキシャル層、１０３はＮ＋型ドレイン埋め込み層、１０４はＮ＋型ドレイン取り出し領域、１０５はＰ型ベース領域、１０６はＮ＋型ソース領域、１０８はゲート電極、１０８ａはゲート酸化膜、１０９はソース電極、１１０はドレイン電極、１１４はフィールド酸化膜、Ｄはドレインセル、Ｓはソースセル、Ｈは横方向電流、Ｖは縦方向電流である。
【０００５】
従来の半導体装置１００のセル領域は、図６（ａ）に示すように、ドレインＤとソースセルＳが格子状に形成され、ドレインセルＤを取り囲むようにソースセルＳが配置された格好となっている。
【０００６】
また、図６（ｂ）に示すように、Ｐ型シリコン基板１０１の所定領域には、Ｎ＋型ドレイン埋め込み層１０３が形成され、それを含むＰ型シリコン基板１０１上にＮ−型エピタキシャル層１０２が形成されている。
【０００７】
そして、そのＮ−型エピタキシャル層１０２の表面には、Ｐ型ベース領域１０５が形成され、そのＰ型ベース領域１０５の表面には、Ｎ＋型ソース領域１０６が形成されている。
【０００８】
また、Ｎ−型エピタキシャル層１０２には、それを貫通してＮ＋型ドレイン埋め込み層１０３に接続するＮ＋型ドレイン取り出し領域１０４が形成されている。
【０００９】
また、Ｎ−型エピタキシャル層１０２の表面の所定領域には、フィールド酸化膜１１４が形成されており、Ｐ型ベース領域１０５上の所定領域には、ゲート酸化膜１０８ａを介してゲート電極１０８が形成されている。
【００１０】
また、Ｎ＋型ソース領域１０６上には、それと接続するソース電極１０９が形成され、Ｎ＋型ドレイン取り出し領域１０４上には、それと接続するドレイン電極１１０が形成されている。
【００１１】
次に、半導体装置１００の動作をドレインに正電圧、ソースに負電圧を印加した場合について図６（ｂ）を参照して説明する。
【００１２】
ゲート電極１０８に所定の電圧を印加すると、ゲート電極１０８と対向するＰ型ベース領域１０５の表面が反転しチャネルが形成され、ドレイン／ソース間が導通してオン状態となる。
【００１３】
このとき、電流経路は横方向の電流経路と縦方向の電流経路の２経路が形成される。
【００１４】
横方向の電流経路は、ドレイン電極１１０からＮ＋型ドレイン取り出し領域１０４を経て、Ｎ−型エピタキシャル層１０２を横方向に流れ、チャネルを経由して、Ｎ＋型ソース領域１０６に流入する電流経路である。（図中、矢印Ｈで示す。）
【００１５】
一方、縦方向の電流経路は、ドレイン電極１１０からＮ＋型ドレイン取り出し領域１０４およびＮ＋型ドレイン埋め込み層１０３を経て、Ｎ−型エピタキシャル層１０２を縦方向に流れ、チャネルを経由して、Ｎ＋型ソース領域１０６に流入する電流経路である。（図中、矢印Ｖで示す。）
【００１６】
【特許文献１】特開２００１−２９８１８３号公報  図３１，図１
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記のような半導体装置１００では、オン抵抗の低減とオフ状態での耐圧の向上が要求された。
【００１８】
オン抵抗はおもにＮ−型エピタキシャル層１０２の不純物濃度に依存し、オフ耐圧はＰ型ベース領域１０５とＮ−型エピタキシャル層１０２とで形成されるＰＮ接合部に生じる空乏層の幅に依存した。
【００１９】
このオフ状態の耐圧について、図７を用いて詳述する。
【００２０】
図７は、半導体装置１００の電極部分を除去した断面斜視図および要部拡大断面図であり、オフ状態においてドレインに正電圧、ソースに負電圧が印加された状態を示す。
【００２１】
図７に示すように、Ｐ型ベース領域１０５とＮ−型エピタキシャル層１０２とで形成されるＰＮ接合部には、逆バイアスが印加されるため空乏層Ｋ１（図中、ドット領域で示す）が広がる。
【００２２】
しかし、この空乏層Ｋ１は、表面近傍のＰＮ接合付近でその幅が減少し、電界集中を引き起こし耐圧が低くなるという問題があった。
【００２３】
表面近傍のＰＮ接合付近で空乏層Ｋ１の幅が減少する理由は、実際には、酸化膜中に製造プロセス起因の酸化膜内固定電荷があり、酸化膜−シリコン界面に、いわゆる界面準位にトラップされた電荷が存在し、これにより空乏層が伸びにくくなるためと考えられる。
【００２４】
このため、耐圧を向上させるためには、表面近傍の空乏層Ｋ１の幅を広げてやる必要があった。
【００２５】
尚、特許文献１には、図６の構成に加えて、図８（ａ）に示すように、Ｐ型ベース領域１０５とドレイン電極１１０との間のＮ−型エピタキシャル層１０２表面にＰ型拡散領域１０７を設ける構成が記載されている。
【００２６】
また、図８（ｂ）に示すように、複数のＰ型拡散領域１０７ａを、隣接する空乏層同士が互いに繋がるように離散配置する構成が記載されている。
【００２７】
しかし、このようなＰ型拡散領域１０７，１０７ａを設けると、Ｎ−型エピタキシャル層１０２との間にＰＮ接合部が形成され、空乏層Ｋ３（図中、ドット領域で示す）が生じ、その空乏層Ｋ３によって横方向に流れる電流の経路面積を狭めたり、空乏層を迂回するために電流経路長が長くなったりした。
【００２８】
そしてその結果、オン抵抗を大きく増大させたり、不要な寄生容量を発生させることになった。
【００２９】
本発明の課題は、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる半導体装置を提供することである。
【課題を解決するための手段】
【００３０】
本発明の半導体装置は、
半導体基板と、
半導体基板の所定領域に形成された第１導電型のドレイン埋め込み層と、
ドレイン埋め込み層を含む半導体基板上に形成された第１導電型のエピタキシャル層と、
エピタキシャル層を貫通して、ドレイン埋め込み層に接続する第１導電型のドレイン取り出し領域と、
エピタキシャル層表面の所定領域に形成された第２導電型のベース領域と、
ベース領域表面の所定領域に形成された第１導電型のソース領域とを備えた半導体装置において、
エピタキシャル層表面に、エピタキシャル層と同導電型でエピタキシャル層よりも低い不純物濃度の低濃度領域をベース領域の外周に沿って設けたことを特徴とする半導体装置である。
【発明の効果】
【００３１】
本発明の半導体装置によれば、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
本発明は、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる半導体装置を提供するという目的を、エピタキシャル層表面に、エピタキシャル層と同導電型でエピタキシャル層よりも低い不純物濃度の低濃度領域をベース領域の外周に沿って設け、表面近傍の空乏層の幅を広げることで実現した。
【実施例】
【００３３】
本発明のＤＭＯＳトランジスタを備えた半導体装置の一例を図１に示す。
【００３４】
図１（ａ）はＭＯＳのセル領域の要部平面図であり、図１（ｂ）は図１（ａ）のＸ−Ｘ線における断面斜視図である。また、図６，７と同一部分には同一符合を付す。
【００３５】
図１において、１０は本発明の半導体装置、１１はＮ−−型低濃度領域、１０１はＰ型シリコン基板、１０２はＮ−型エピタキシャル層、１０３はＮ＋型ドレイン埋め込み層、１０４はＮ＋型ドレイン取り出し領域、１０５はＰ型ベース領域、１０６はＮ＋型ソース領域、１０８はゲート電極、１０８ａはゲート酸化膜、１０９はソース電極、１１０はドレイン電極、１１４はフィールド酸化膜、Ｄはドレインセル、Ｓはソースセル、Ｈは横方向電流、Ｖは縦方向電流である。
【００３６】
本発明の半導体装置１０のセル領域は、図１（ａ）に示すように、ドレインＤとソースセルＳが格子状に形成され、ドレインセルＤを取り囲むようにソースセルＳが配置された格好となっている。
【００３７】
また、図１（ｂ）に示すように、Ｐ型シリコン基板１０１の所定領域には、Ｎ＋型ドレイン埋め込み層１０３が形成され、それを含むＰ型シリコン基板１０１上にＮ−型エピタキシャル層１０２が形成されている。
【００３８】
そして、そのＮ−型エピタキシャル層１０２の表面には、Ｐ型ベース領域１０５が形成され、そのＰ型ベース領域１０５の表面には、Ｎ＋型ソース領域１０６が形成されている。
【００３９】
また、Ｎ−型エピタキシャル層１０２には、それを貫通してＮ＋型ドレイン埋め込み層１０３に接続するＮ＋型ドレイン取り出し領域１０４が形成されている。
【００４０】
また、Ｎ−型エピタキシャル層１０２の表面の所定領域には、フィールド酸化膜１１４が形成されており、Ｐ型ベース領域１０５上の所定領域には、ゲート酸化膜１０８ａを介してゲート電極１０８が形成されている。
【００４１】
また、Ｎ＋型ソース領域１０６上には、それと接続するソース電極１０９が形成され、Ｎ＋型ドレイン取り出し領域１０４上には、それと接続するドレイン電極１１０が形成されている。
【００４２】
そして、Ｎ−型エピタキシャル層１０２の表面に、Ｎ−型エピタキシャル層１０２と同導電型でＮ−型エピタキシャル層１０２よりも低い不純物濃度のＮ−−型低濃度領域１１がＰ型ベース領域１０５の外周に沿って接して設けられている。
【００４３】
すなわち、Ｎ−−型低濃度領域１１は、平面的に見て、Ｐ型ベース領域１０５を取り囲むように形成されている。
【００４４】
また、Ｎ−−型低濃度領域１１の深さは、Ｐ型ベース領域１０５の深さよりも浅く形成されている。
【００４５】
また、Ｎ−−型低濃度領域１１の幅は、Ｐ型ベース領域１０５とＮ＋型ドレイン取り出し領域１０４との間の距離の１／２よりも小さく形成されている。
【００４６】
次に、半導体装置１０の動作をドレインに正電圧、ソースに負電圧を印加した場合について図１（ｂ）を参照して説明する。
【００４７】
ゲート電極１０８に所定の電圧を印加すると、ゲート電極１０８と対向するＰ型ベース領域１０５の表面が反転しチャネルが形成され、ドレイン／ソース間が導通してオン状態となる。
【００４８】
このとき、電流経路は横方向の電流経路と縦方向の電流経路の２経路が形成される。
【００４９】
横方向の電流経路は、ドレイン電極１１０からＮ＋型ドレイン取り出し領域１０４を経て、Ｎ−型エピタキシャル層１０２を横方向に流れ、チャネルを経由して、Ｎ＋型ソース領域１０６に流入する電流経路である。（図中、矢印Ｈで示す。）
【００５０】
一方、縦方向の電流経路は、ドレイン電極１１０からＮ＋型ドレイン取り出し領域１０４およびＮ＋型ドレイン埋め込み層１０３を経て、Ｎ−型エピタキシャル層１０２を縦方向に流れ、チャネルを経由して、Ｎ＋型ソース領域１０６に流入する電流経路である。（図中、矢印Ｖで示す。）
【００５１】
次に、オフ状態の耐圧について、図２を用いて詳述する。
【００５２】
図２は、半導体装置１０の電極部分を除去した断面斜視図および要部拡大断面図であり、オフ状態においてドレインに正電圧、ソースに負電圧が印加された状態を示す。
【００５３】
図２に示すように、Ｐ型ベース領域１０５とＮ−型エピタキシャル層１０２とで形成されるＰＮ接合部には、逆バイアスが印加されるため空乏層Ｋ２（図中、ドット領域で示す）が広がる。
【００５４】
ここで、この空乏層Ｋ２は、Ｎ−型エピタキシャル層１０２よりも低い不純物濃度のＮ−−型低濃度領域１１の存在により、Ｎ−−型低濃度領域１１を設けないときの空乏層Ｋ１に比べて、表面近傍で外方に押し広げられた格好となり、空乏層の幅が増大し耐圧が向上する。
【００５５】
尚、Ｎ−−型低濃度領域１１はＮ−型エピタキシャル層１０２と同導電型であるため、ＰＮ接合部を形成せず両者間１１，１０２には空乏層は生じない。
【００５６】
このため、横方向電流の経路面積が空乏層によって狭められたり、空乏層の迂回のため電流経路長が長くなったりすることがなく、オン抵抗を大きく増大させたり、不要な寄生容量を発生させることがない。
【００５７】
また、Ｎ−−型低濃度領域１１の深さをＰ型ベース領域１０５の深さより浅く形成したり、Ｎ−−型低濃度領域１１の幅をＰ型ベース領域１０５とＮ＋型ドレイン取り出し領域１０４との間の距離の１／２よりも小さく形成することで、オン抵抗の増大を抑制できる。
【００５８】
次に、上記のような半導体装置１０の製造方法の一例について、図３〜５を参照して説明する。
【００５９】
尚、図３〜５は、各製造工程完了毎のデバイスの要部の断面図である。
【００６０】
先ず、図３（ａ）に示すように、Ｐ型シリコン基板１０１の所定領域にＮ型不純物であるアンチモンをイオン注入して熱処理を施し、エピタキシャル成長法により、Ｎ−型エピタキシャル層１０２を形成するとともにＮ＋型ドレイン埋め込み層１０３を形成する。
【００６１】
次に、図３（ｂ）に示すように、フォトリソグラフィ法により所定パターンのレジストマスク（図示せず）を形成し、それをマスクにしてＰ型不純物であるボロンを注入し、Ｎ−型エピタキシャル層１０２中のＮ型不純物を相殺することでＮ−−型低濃度領域１１を形成する。
【００６２】
次に、図４（ｃ）に示すように、所定領域にフィールド酸化膜１１４を形成する。
【００６３】
その後、図４（ｄ）に示すように、ゲート酸化膜１０８ａおよびゲート電極１０８を形成し、所定パターンのレジストマスク（図示せず）を形成し、Ｐ型不純物であるボロンを注入し、Ｐ型ベース層１０５を形成する。
【００６４】
次に、図５（ｅ）に示すように、所定パターンのレジストマスク（図示せず）を形成し、Ｎ型不純物である砒素を注入し、Ｐ型ベース層１０５表面にＮ＋型ソース領域１０６を形成する。
【００６５】
その後、図５（ｆ）に示すように、ソース電極１０９，ドレイン電極１１０をそれぞれ形成する。
【００６６】
尚、上記の例では、ドレインセルＤとソースセルＳとが格子状に配列され、ドレインセルＤを取り囲むようにソースセルＳが配置されたことで説明したが特にこれに限るわけではない。
【００６７】
また、ソース／ドレイン間に厚いフィールド酸化膜１１４を形成することで説明したが、フィールド酸化膜１１４がない構成であってもよい。
【００６８】
すなわち、本発明は上記の実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることは言うまでもない。
【産業上の利用可能性】
【００６９】
本発明は、オン抵抗や寄生容量を極力、増大させることなく、オフ状態の耐圧を向上させることができる半導体装置に適用できる。
【図面の簡単な説明】
【００７０】
【図１】本発明の半導体装置のセル領域の要部平面図および要部断面斜視図
【図２】本発明の半導体装置の電極部分を除去した断面斜視図および要部拡大断面図
【図３】本発明の半導体装置の各製造工程完了毎のデバイスの要部断面図
【図４】本発明の半導体装置の各製造工程完了毎のデバイスの要部断面図
【図５】本発明の半導体装置の各製造工程完了毎のデバイスの要部断面図
【図６】従来の半導体装置のセル領域の要部平面図および要部断面斜視図
【図７】従来の半導体装置の電極部分を除去した断面斜視図および要部断面斜視図
【図８】従来の他の半導体装置の要部断面斜視図
【符号の説明】
【００７１】
１０    本発明の半導体装置
１１    Ｎ−−型低濃度領域
１００    従来の半導体装置
１０１    Ｐ型シリコン基板
１０２    Ｎ−型エピタキシャル層
１０３    Ｎ＋型ドレイン埋め込み層
１０４    Ｎ＋型ドレイン取り出し領域
１０５    Ｐ型ベース領域
１０６    Ｎ＋型ソース領域
１０７，１０７ａ    Ｐ型拡散領域
１０８    ゲート電極
１０８ａ    ゲート酸化膜
１０９    ソース電極
１１０    ドレイン電極
１１４    フィールド酸化膜
Ｄ    ドレインセル
Ｈ    横方向電流
Ｋ１，Ｋ２，Ｋ３    空乏層
Ｓ    ソースセル
Ｖ    縦方向電流
【図１】
2008305881.tif 000003
【図２】
2008305881.tif 000004
【図３】
2008305881.tif 000005
【図４】
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【図５】
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【図６】
2008305881.tif 000008
【図７】
2008305881.tif 000009
【図８】
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