(57)【要約】【課題】再生信号の分解能が著しく低下した場合にも、安定して精度よくクロックを生成し、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供する。【解決手段】データ再生装置において、ピックアップ１０２の出力信号を所定のクロックでアナログ／デジタル変換するＡ／Ｄ変換器１０４と、Ａ／Ｄ変換器１０４の出力信号を所望の特性に等化する波形等化回路１０５と、波形等化回路１０５の出力信号を最尤復号する最尤復号回路１０６と、クロックの位相誤差を検出する位相誤差検出回路１０７と、等化誤差を検出する等化誤差検出回路１１０と、位相誤差検出回路１０７の出力信号および等化誤差検出回路１１０の出力信号を加算する加算器１１１と、加算器１１１の出力信号により制御されてクロックを生成する電圧制御発振器１１４とを備えた。【選択図】図１
2008146696.tif 000002
【特許請求の範囲】
【請求項１】
記録媒体に記録されたデータを読み出す読み出し回路と、
前記読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、
前記波形等化回路の出力信号を最尤復号する最尤復号回路と、
前記アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する位相誤差検出回路と、
前記最尤復号回路による最尤復号結果から得られる理想波形と前記波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、
前記位相誤差検出回路の出力信号および前記等化誤差検出回路の出力信号を加算する加算器と、
前記加算器の出力信号により制御されて前記クロックを生成するクロック生成回路とを備えたことを特徴とするデータ再生装置。
【請求項２】
記録媒体に記録されたデータを読み出す読み出し回路と、
前記読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、
前記波形等化回路の出力信号を最尤復号する最尤復号回路と、
前記アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する位相誤差検出回路と、
前記最尤復号回路による最尤復号結果から得られる理想波形と前記波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、
前記位相誤差検出回路の出力信号によりクロック位相同期を判定する位相誤差判定回路と、
前記等化誤差検出回路の出力信号により等化収束を判定する等化誤差判定回路と、
前記位相誤差判定回路の出力信号および前記等化誤差判定検出回路の出力信号に基づいて、前記位相誤差検出回路の出力信号および前記等化誤差検出回路の出力信号を選択して出力する選択回路と、
前記選択回路の出力信号により制御されて前記クロックを生成するクロック生成回路とを備えたことを特徴とするデータ再生装置。
【請求項３】
請求項２記載のデータ再生装置において、
前記選択回路は、前記位相誤差検出回路からの出力信号によりクロック位相同期している期間のみ、前記等化誤差検出回路の出力信号を選択することを特徴とするデータ再生装置。
【請求項４】
請求項１〜３のいずれか１項記載のデータ再生装置において、
前記位相誤差検出回路は、入力された信号と指定された閾値とを比較して、閾値を越えるレベルの信号のみにより位相誤差を生成することを特徴とするデータ再生装置。
【請求項５】
請求項１〜４のいずれか１項記載のデータ再生装置において、
前記等化誤差検出回路は、等化後の波形振幅の中心レベルを横切るエッジを検出し、検出されたエッジにおける理想波形のレベルと等化後の波形のレベルとを比較して得られる等化誤差を出力することを特徴とするデータ再生装置。
【請求項６】
記録媒体に記録されたデータを読み出す読み出し回路と、
前記読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、
前記波形等化回路の出力信号を最尤復号する最尤復号回路と、
前記アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する第１の位相誤差検出回路と、
前記波形等化回路の出力信号によりクロックの位相誤差を検出する第２の位相誤差検出回路と、
前記最尤復号回路による最尤復号結果から得られる理想波形と前記波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、
前記第２の位相誤差検出回路の出力信号および前記等化誤差検出回路の出力信号を加算する加算器と、
前記第１の位相誤差検出回路の出力信号によりクロック位相同期を判定する第１の位相誤差判定回路と、
前記第２の位相誤差検出回路の出力信号によりクロック位相同期を判定する第２の位相誤差判定回路と、
前記第１の位相誤差判定回路の出力信号および前記第２の位相誤差判定回路の出力信号に基づいて、前記第１の位相誤差検出回路の出力信号および前記加算器の出力信号を選択して出力する選択回路と、
前記選択回路の出力信号により制御されて前記クロックを生成するクロック生成回路とを備えたことを特徴とするデータ再生装置。
【請求項７】
請求項６記載のデータ再生装置において、
前記選択回路は、前記第１の位相誤差検出回路からの出力信号によりクロック位相同期している期間のみ、前記加算器の出力信号を選択することを特徴とするデータ再生装置。
【請求項８】
記録媒体に記録されたデータを読み出す読み出し回路と、
前記読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、
前記波形等化回路の出力信号を最尤復号する最尤復号回路と、
前記アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する位相誤差検出回路と、
前記最尤復号回路による最尤復号結果から得られる理想波形と前記波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、
前記位相誤差検出回路の出力信号によりクロックの位相を調整する第１のループフィルタと、
前記等化誤差検出回路の出力信号によりクロックの位相を調整する第２のループフィルタと、
前記第１のループフィルタおよび第２のループフィルタの出力信号を加算する加算器と、
前記加算器の出力信号により制御されて前記クロックを生成するクロック生成回路とを備えたことを特徴とするデータ再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録媒体、例えば光ディスクから読み出されるデータ信号により同期してクロック信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有するデータ再生装置に関する。
【背景技術】
【０００２】
入力波形より位相誤差情報を検出する回路において、波形振幅の中心レベルに相当する０レベルを横切るエッジの位相差により検出することが考えられるが、再生信号の分解能が著しく低下した場合に、クロックの精度の低下や正しいエッジ判別を行えないという問題があった。そこで、従来では、例えば、特開２００６−１２７５５９号公報（特許文献１）にあるように、信号列の各値と閾値を比較することでエッジ検出を行い、閾値レベルより低い信号レベルを含むエッジの位相誤差情報を排除している。
【特許文献１】特開２００６−１２７５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１で示される技術を用いた場合に、閾値より低い信号レベルにより求まる位相誤差情報を排除しており、信号列から得られる位相誤差情報が少なくなるため、ＰＬＬの位相を制御するためのフィードバックのゲインが減少してしまう。特に、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）やＨＤ  ＤＶＤに見られる２Ｔのエッジは出現頻度が高い上に、分解能の著しい低下が顕著である。
【０００４】
そこで、本発明の目的は、再生信号の分解能が著しく低下した場合にも、安定して精度よくクロックを生成し、高速かつ安定したデータＰＬＬを用いたデータ再生装置を提供することにある。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００６】
本発明によるデータ再生装置は、記録媒体に記録されたデータを読み出す読み出し回路と、読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、波形等化回路の出力信号を最尤復号する最尤復号回路と、アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する位相誤差検出回路と、最尤復号回路による最尤復号結果から得られる理想波形と波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、位相誤差検出回路の出力信号および等化誤差検出回路の出力信号を加算する加算器と、加算器の出力信号により制御されてクロックを生成するクロック生成回路とを備えたものである。
【０００７】
また、本発明によるデータ再生装置は、記録媒体に記録されたデータを読み出す読み出し回路と、読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、波形等化回路の出力信号を最尤復号する最尤復号回路と、アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する位相誤差検出回路と、最尤復号回路による最尤復号結果から得られる理想波形と波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、位相誤差検出回路の出力信号によりクロック位相同期を判定する位相誤差判定回路と、等化誤差検出回路の出力信号により等化収束を判定する等化誤差判定回路と、位相誤差判定回路の出力信号および等化誤差検出回路の出力信号に基づいて、位相誤差検出回路の出力信号および等化誤差検出回路の出力信号を選択して出力する選択回路と、選択回路の出力信号により制御されてクロックを生成するクロック生成回路とを備えたものである。
【０００８】
また、本発明によるデータ再生装置は、記録媒体に記録されたデータを読み出す読み出し回路と、読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、波形等化回路の出力信号を最尤復号する最尤復号回路と、アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する第１の位相誤差検出回路と、波形等化回路の出力信号によりクロックの位相誤差を検出する第２の位相誤差検出回路と、最尤復号回路による最尤復号結果から得られる理想波形と波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、第２の位相誤差検出回路の出力信号および等化誤差検出回路の出力信号を加算する加算器と、第１の位相誤差検出回路の出力信号によりクロック位相同期を判定する第１の位相誤差判定回路と、第２の位相誤差検出回路の出力信号によりクロック位相同期を判定する第２の位相誤差判定回路と、第１の位相誤差判定回路の出力信号および第２の位相誤差判定回路の出力信号に基づいて、第１の位相誤差検出回路の出力信号および加算器の出力信号を選択して出力する選択回路と、選択回路の出力信号により制御されてクロックを生成するクロック生成回路とを備えたものである。
【０００９】
また、本発明によるデータ再生装置は、記録媒体に記録されたデータを読み出す読み出し回路と、読み出し回路の出力信号を所定のクロックでアナログ／デジタル変換するアナログ／デジタル変換器と、アナログ／デジタル変換器の出力信号を所望の特性に等化する波形等化回路と、波形等化回路の出力信号を最尤復号する最尤復号回路と、アナログ／デジタル変換器の出力信号によりクロックの位相誤差を検出する位相誤差検出回路と、最尤復号回路による最尤復号結果から得られる理想波形と波形等化回路による等化後の波形を比較して等化誤差を検出する等化誤差検出回路と、位相誤差検出回路の出力信号によりクロックの位相を調整する第１のループフィルタと、等化誤差検出回路の出力信号によりクロックの位相を調整する第２のループフィルタと、第１のループフィルタおよび第２のループフィルタの出力信号を加算する加算器と、加算器の出力信号により制御されてクロックを生成するクロック生成回路とを備えたものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
本発明によれば、再生信号の分解能が著しく低下した場合にも、安定して精度よくクロックを生成することが出来る。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
図１により、本発明の実施の形態１に係るデータ再生装置の構成について説明する。図１は本発明の実施の形態１に係るデータ再生装置の構成を示す構成図である。
【００１４】
図１において、データ再生装置は、ディスク１０１、読み出し回路であるピックアップ１０２、スピンドルモータ１０３、Ａ／Ｄ変換器１０４、波形等化回路１０５、最尤復号回路１０６、Ａ／Ｄ変換後のデータにより位相誤差の検出を行う位相誤差検出回路１０７、最尤復号により得られる信号のレベルを基準値レベルとして生成する基準値生成回路１０８、基準値生成回路１０８の基準値レベルを理想波形として等化後の信号と比較して等化誤差を検出し波形等化回路１０５内のフィルタのタップ係数を制御する波形等化制御回路１０９、波形等化制御回路１０９内で検出された全等化誤差よりＰＬＬへ出力する等化誤差を検出する等化誤差検出回路１１０、加算器１１１、ループフィルタ１１２、Ｄ／Ａ変換器１１３、クロック生成回路である電圧制御発振器（ＶＣＯ）１１４から構成されている。
【００１５】
ピックアップ１０２を介してディスク１０１より読み出されたアナログ信号は、Ａ／Ｄ変換器１０４に入力されてデジタル信号に変換される。変換されたデジタル信号は、波形等化回路１０５、最尤復号回路１０６を介して復号されて復号データとして、信号処理回路（図示せず）へ出力する。
【００１６】
波形等化回路１０５は、適応型のフィルタにより構成されて、最尤復号結果から基準値生成回路１０８において信号の基準値を生成し、波形等化制御回路１０９において理想波形としての基準値と波形等化後の波形から等化誤差を検出し波形等化回路１０５内の適応型フィルタの特性が最適になるように制御を行う。
【００１７】
一方、Ａ／Ｄ変換器１０４から出力される信号は位相誤差検出回路１０７において、位相誤差の検出を行い、加算器１１１を介して、ループフィルタへ出力される。その後、Ｄ／Ａ変換器１１３を介して電圧制御発振器１１４に負帰還をかけることで、再生クロックを生成し、Ａ／Ｄ変換器１０４のサンプル位相を制御する。
【００１８】
ここで、図２〜図５により、本発明の実施の形態１に係るデータ再生装置の位相誤差検出回路１０７および等化誤差検出回路１１０の一例について説明する。図２は本発明の実施の形態１に係るデータ再生装置の位相誤差検出回路の一例を示す図、図３は本発明の実施の形態１に係るデータ再生装置の等化誤差検出回路の一例を示す図、図４および図５は本発明の実施の形態１に係るデータ再生装置の等化誤差検出を示す波形図であり、パーシャルレスポンス特性としてＰＲ（ａ、ｂ、ｂ、ａ）の場合を例にした等化誤差検出波形を示している。
【００１９】
図２において、位相誤差検出回路１０７は、遅延回路２０１、符号検出器２０２、加算器２０３、セレクタ２０４、Ｅ−ＯＲ回路２０５、積算器２０６、値比較器２０７、ＡＮＤ回路２０８から構成されている。
【００２０】
図３において、等化誤差検出回路１１０は、遅延回路５０１、ＰＲ符号検出器５０２、加算器５０３、セレクタ５０４から構成されている。
【００２１】
図２に示す位相誤差検出回路１０７では、Ａ／Ｄ変換後のデータＸ０と、一時刻前のＸ１の２点間において、符号の比較を行い、中心レベルとしての０レベルを横切っている、すなわちエッジかどうかを判別する。エッジである場合は、各２点間の加算結果を位相間の誤差として検出することが出来る。
【００２２】
ただし、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）やＨＤ  ＤＶＤに見られる２Ｔの信号レベルは、ジッタを多く含んでいるため、２Ｔを含むエッジから検出される位相誤差の精度が著しく低下し、逆にＰＬＬに悪影響を及ぼす恐れがある。
【００２３】
そのため、スレッシュレベルＶｔｈ（例えば、２Ｔの信号レベル）を設定し、スレッシュレベルより低い信号レベルを含むエッジにより検出される位相誤差を排除することで、上記問題を抑制することが出来る。しかし、ＢＤやＨＤ  ＤＶＤにおいて、２Ｔの出現頻度が高いため、位相誤差を排除した分だけ、ループフィルタへのゲインの低下を招くことになってしまう。
【００２４】
そこで、位相誤差検出回路１０７の出力に加えて、等化誤差検出回路１１０の出力を用いてＰＬＬの制御を行う。
【００２５】
図４、図５に示すように、ＰＲ（ａ、ｂ、ｂ、ａ）の場合、１０種類の信号系列が存在し、７種類の信号レベルに分かれる。
【００２６】
波形等化制御回路１０９における波形等化回路１０５へ出力する等化誤差は、全レベルの基準値に対して演算するのに対して、ＰＬＬとしてのループフィルタへ出力する等化誤差として、エッジである“１１００”、“００１１”の基準値から得られる誤差のみを出力することにする。
【００２７】
等化誤差検出回路１１０では、記録符号より得られるＰＲ符号基準値（図４、図５中の実線）と、波形等化回路１０５から出力される等化後の波形（図４、図５中の波線）を遅延回路５０１により最尤復号演算時の時間遅延を考慮して、時間軸的にそろえて波形レベルの比較を行う。立ち上がりエッジ波形（図４、図５中の時刻ｎ＋５、ｎ＋１２）による等化誤差は、等化波形の波形レベルから“００１１”基準値を引いたものを等化誤差として扱う。
【００２８】
一方、立ち下りエッジ波形（図４、図５中の時刻ｎ＋１、ｎ＋１０）による等化誤差は、“１１００”基準値より等化波形の波形レベルを引いたものとする。
【００２９】
これにより、位相誤差検出回路１０７で得られる位相誤差と同符号の情報を持った等化誤差を得ることが出来、位相誤差と同様にＰＬＬを制御することが可能となる。
【００３０】
以上のように本実施の形態では、Ａ／Ｄ変換後の波形から検出された位相誤差と、波形等化後の波形および最尤復号により得られる波形から検出された等化誤差を用いて、ＰＬＬの制御を行う。等化誤差を出力してＰＬＬを制御することで、ＰＬＬに悪影響を及ぼす位相誤差を排除しても、等化誤差により補うことが出来るので、より安定かつ精度よくクロックを生成することが出来る。
【００３１】
なお、本実施の形態では、ＰＲ（ａ、ｂ、ｂ、ａ）の場合を例に等化誤差検出回路の動作について説明したが、異なるパーシャルレスポンス特性を持つ最尤復号回路により構成されたとしても、同様に実現できる。
【００３２】
（実施の形態２）
図６により、本発明の実施の形態２に係るデータ再生装置の構成について説明する。図６は本発明の実施の形態２に係るデータ再生装置の構成を示す構成図である。
【００３３】
図６において、データ再生装置は、図１に示す実施の形態１のデータ再生装置の加算器１１１の代わりに、位相誤差判定回路６０１、等化誤差判定回路６０２、選択回路６０３を設けたものであり、その他の構成は、実施の形態１と同様である。
【００３４】
本実施の形態においては、位相誤差および等化誤差の出力は選択して行う。位相誤差検出回路１０７により検出された位相誤差は、位相誤差判定回路６０１において、位相ロック検出を行う。ここで、位相誤差信号は理想サンプル点からのずれ量から求めているため、ずれ量が０に近づけば近づくほど、入力されたアナログデータに対して生成されたクロックが同期しているものと考えられる。判定方法の一例として、位相誤差の値がある一定のスレッシュレベル以下に到達した際に、位相ロックと判定するものとする。同様に、等化誤差判定回路６０２では、等化誤差を用いて、波形等化の収束の度合いとして等化ロックの判定を行う。
【００３５】
そこで、位相ロックおよび等化ロックのロック信号を用いて、ループフィルタ１１２へ出力する誤差情報の選択を行う。
【００３６】
ここで、図７により、本発明の実施の形態２に係るデータ再生装置の選択回路６０３における切り替えのシーケンスの概略例について説明する。図７は本発明の実施の形態２に係るデータ再生装置の選択回路における切り替えのシーケンスの概略例を示す図である。
【００３７】
ディスクより読み出されたアナログデータの入力によりクロックの位相調整を開始し、位相誤差判定回路６０１で位相ロックしていない状態、つまりＰＬＬシステムとして全く位相ロックしていない状態では常に位相誤差検出回路１０７による位相誤差をループフィルタへ出力する。
【００３８】
波形等化回路１０５や最尤復号回路１０６を介して等化誤差を検出するループと比較して、位相誤差の検出におけるループの遅延は短いため、クロックの位相調整における応答を早くすることが出来る。位相誤差判定回路６０１で位相ロックを検出すると、状態は遷移して等化誤差検出回路１１０による等化誤差をループフィルタへの出力として切り替える。
【００３９】
位相ロック後の等化誤差情報として、ほとんどアナログデータに同期しているクロックによりサンプルされている波形データから得られる誤差であるため、位相ロック前と比較して精度のよくい誤差情報を得ることが出来る。位相ロック後にのみ等化誤差出力に切り替えることで、より精度よくクロック生成を行うことが出来る。一方、トラックジャンプや外乱等により位相外れが発生した場合は、位相誤差や等化誤差が増大することになり、等化誤差判定回路６０２でアンロックを検出し、再び位相誤差検出回路１０７による位相誤差出力に遷移し、クロック位相の再調整を行う。
【００４０】
以上のように、本実施の形態では、Ａ／Ｄ変換後の波形から検出された位相誤差と、波形等化後の波形および最尤復号により得られる波形から検出された等化誤差とを切り替えて、ＰＬＬの制御を行う。等化誤差を出力してＰＬＬを制御することで、ＰＬＬに悪影響を及ぼす位相誤差を排除しても、等化誤差により補うことが出来るので、より安定かつ精度よくクロックを生成することが出来る。
【００４１】
なお、本実施の形態においては、図７で示すような内部の信号によりロック状態を検出して、自動的に位相誤差と等化誤差を切り替えることで説明したが、マイコンの制御等により強制的にどちらか一方のみを選択できるように構成しても同様に実現できる。
【００４２】
（実施の形態３）
図８により、本発明の実施の形態３に係るデータ再生装置の構成について説明する。図８は本発明の実施の形態３に係るデータ再生装置の構成を示す構成図である。
【００４３】
図８において、データ再生装置は、図１に示す実施の形態１のデータ再生装置の加算器１１１の代わりに、波形等化後のデータにより位相誤差を検出する位相誤差検出回路２（７０１）、加算器７０２、位相誤差検出回路１０７の出力をＡ／Ｄ変換後、波形等化後の位相誤差から位相ロックを検出する位相誤差判定回路７０３、位相誤差検出回路２（７０１）の出力をＡ／Ｄ変換後、波形等化後の位相誤差から位相ロックを検出する位相誤差判定回路２（７０４）、選択回路７０５を設けたものであり、その他の構成は、実施の形態１と同様である。
【００４４】
本実施の形態においては、Ａ／Ｄ変換後の波形より検出される位相誤差、波形等化時の等化誤差に加えて、波形等化後の波形より検出される位相誤差も用いてＰＬＬを構成する。
【００４５】
Ａ／Ｄ変換後および波形等化後の波形より検出される位相誤差により得られる位相ロック信号を用いて、ループフィルタ１１２への出力する誤差情報の選択を行う。
【００４６】
ここで、図９により、本発明の実施の形態３に係るデータ再生装置の選択回路７０５における切り替えのシーケンスの概略例について説明する。図９は本発明の実施の形態３に係るデータ再生装置の選択回路における切り替えのシーケンスの概略例を示す図である。
【００４７】
実施の形態２で説明した図７の例と同様に、Ａ／Ｄ変換後の波形より得られる位相誤差から位相誤差判定回路７０３で位相ロックを検出すると、位相誤差検出回路１０７の位相誤差出力から遷移して、位相誤差検出回路２（７０１）による位相誤差と等化誤差検出回路１１０による等化誤差の加算出力に切り替える。
【００４８】
こうすることで、全く位相ロックしていない状態では、Ａ／Ｄ変換後の波形からの位相誤差を用いる遅延量が最も短いループを用いて引き込みを開始し、位相ロック後は、波形等化回路１０５出力波形からの位相誤差および等化誤差を用いて精度よく位相調整を行う。
【００４９】
以上のように、本実施の形態では、Ａ／Ｄ変換後の波形から検出された位相誤差と、波形等化後の波形および最尤復号により得られる波形から検出された位相誤差および等化誤差を切り替えて、ＰＬＬの制御を行う。位相誤差に加えて等化誤差を出力してＰＬＬを制御することで、ＰＬＬに悪影響を及ぼす位相誤差を排除しても、等化誤差により補うことが出来るので、より安定かつ精度よくクロックを生成することが出来る。
【００５０】
（実施の形態４）
図１０により、本発明の実施の形態４に係るデータ再生装置の構成について説明する。図１０は本発明の実施の形態４に係るデータ再生装置の構成を示す構成図である。
【００５１】
図１０において、データ再生装置は、図１に示す実施の形態１のデータ再生装置の加算器１１１の代わりに、等化誤差出力用のループフィルタ８０１、加算器８０２を設けたものであり、その他の構成は、実施の形態１と同様である。
【００５２】
本実施の形態においては、位相誤差検出回路１０７および等化誤差検出回路１１０のそれぞれに、ループフィルタ１１２およびループフィルタ８０１を接続し、ループフィルタ１１２およびループフィルタ８０１の出力を加算器８０２により加算している。位相誤差検出と等化誤差検出において、それぞれ誤差検出の感度は異なるため、ＰＬＬの特性を決定付けるループフィルタのゲイン設定を各々で設定することが出来る。それにより、より安定かつ精度よくクロックを生成することが出来る。
【００５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５４】
本発明は、記録媒体、例えば光ディスクから読み出されるデータ信号により同期してクロック信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有するデータ再生装置に関し、再生信号の分解能が著しく低下する場合のある回路に適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１に係るデータ再生装置の構成を示す構成図である。
【図２】本発明の実施の形態１に係るデータ再生装置の位相誤差検出回路の一例を示す図である。
【図３】本発明の実施の形態１に係るデータ再生装置の等化誤差検出回路の一例を示す図である。
【図４】本発明の実施の形態１に係るデータ再生装置の等化誤差検出を示す波形図である。
【図５】本発明の実施の形態１に係るデータ再生装置の等化誤差検出を示す波形図である。
【図６】本発明の実施の形態２に係るデータ再生装置の構成を示す構成図である。
【図７】本発明の実施の形態２に係るデータ再生装置の選択回路における切り替えのシーケンスの概略例を示す図である。
【図８】本発明の実施の形態３に係るデータ再生装置の構成を示す構成図である。
【図９】本発明の実施の形態３に係るデータ再生装置の選択回路における切り替えのシーケンスの概略例を示す図である。
【図１０】本発明の実施の形態４に係るデータ再生装置の構成を示す構成図である。
【符号の説明】
【００５６】
１０１…ディスク、１０２…ピックアップ、１０３…スピンドルモータ、１０４…Ａ／Ｄ変換器、１０５…波形等化回路、１０６…最尤復号回路、１０７…位相誤差検出回路、１０８…基準値生成回路、１０９…波形等化制御回路、１１０…等化誤差検出回路、１１１…加算器、１１２…ループフィルタ、１１３…Ｄ／Ａ変換器、１１４…電圧制御発振器（ＶＣＯ）、２０１…遅延回路、２０２…符号検出器、２０３…加算器、２０４…セレクタ、２０５…Ｅ−ＯＲ回路、２０６…積算器、２０７…値比較器、２０８…ＡＮＤ回路、５０１…遅延回路、５０２…ＰＲ符号検出器、５０３…加算器、５０４…セレクタ、６０１…位相誤差判定回路、６０２…等化誤差判定回路、６０３…選択回路、７０１…位相誤差検出回路２、７０２…加算器、７０３…位相誤差判定回路、７０４…位相誤差判定回路２、７０５…選択回路、８０１…ループフィルタ２、８０２…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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