(57)【要約】【課題】表示データ格納用のメモリが混載される表示ドライバＩＣのチップ面積を削減すること。【解決手段】本発明に係る表示ドライバＩＣは、混載ＳＲＡＭの代わりに混載ＤＲＡＭ１０を備える。混載ＤＲＡＭ１０には、表示画像に対応したデジタルデータＤＬが格納される。表示ドライバＩＣは更に、高電圧を生成する電源回路２０とドライバ回路３０を搭載している。ドライバ回路３０は、その高電圧を用いて上記デジタルデータＤＬを階調電圧ＶＧに変換し、その階調電圧ＶＧを表示パネル１００に出力する。混載ＤＲＡＭ１０には、ドライバ回路３０用の電源回路２０から電力が供給される。【選択図】図２
2008191443.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルでの画像の表示を制御する表示ドライバＩＣであって、
前記画像に対応したデジタルデータが格納されるＤＲＡＭと、
所定の電圧を生成する電源回路と、
前記所定の電圧を用いて前記デジタルデータを階調電圧に変換し、前記階調電圧を前記表示パネルに出力するドライバ回路と
を備え、
前記ＤＲＡＭには、前記電源回路から電力が供給される
表示ドライバＩＣ。
【請求項２】
請求項１に記載の表示ドライバＩＣであって、
前記電源回路は、
正電圧を生成する正電圧電源と、
負電圧を生成する負電圧電源と
を含み、
前記ドライバ回路は、前記正電圧及び前記負電圧で規定される電圧範囲を用いて前記デジタルデータを前記階調電圧に変換し、
前記ＤＲＡＭは、前記正電圧電源と前記負電圧電源の少なくとも１つを電源として使用する
表示ドライバＩＣ。
【請求項３】
請求項２に記載の表示ドライバＩＣであって、
前記ＤＲＡＭは、前記正電圧電源及び前記負電圧電源を電源として使用する
表示ドライバＩＣ。
【請求項４】
請求項１乃至３のいずれかに記載の表示ドライバＩＣであって、
前記ＤＲＡＭは、外部電源から供給される電源電圧とグランド電圧に加えて、前記電源電圧及び前記グランド電圧以外の動作電圧を用いて動作し、
前記動作電圧は、前記電源回路が出力する前記所定の電圧から生成される
表示ドライバＩＣ。
【請求項５】
請求項１乃至４のいずれかに記載の表示ドライバＩＣであって、
前記ＤＲＡＭは、内部に昇圧や降圧を実施する電圧発生回路を有さない
表示ドライバＩＣ。
【請求項６】
請求項１乃至５のいずれかに記載の表示ドライバＩＣであって、
前記ＤＲＡＭのメモリセルは、第１トランジスタを有し、
前記ドライバ回路は、前記階調電圧を出力する第２トランジスタを有し、
前記第１トランジスタの耐圧は、前記第２トランジスタの耐圧と同じである
表示ドライバＩＣ。
【請求項７】
請求項６に記載の表示ドライバＩＣであって、
前記第１トランジスタは、前記第２トランジスタと同じ構造を有する
表示ドライバＩＣ。
【請求項８】
表示パネルでの画像の表示を制御する表示ドライバＩＣであって、
前記画像に対応したデジタルデータが格納されるＤＲＡＭと、
前記デジタルデータを階調電圧に変換し、前記階調電圧を前記表示パネルに出力するドライバ回路と
を備え、
前記ＤＲＡＭは、正の電圧及びグランド電圧だけに基づいて動作する
表示ドライバＩＣ。
【請求項９】
請求項８に記載の表示ドライバＩＣであって、
前記ＤＲＡＭのメモリセルは、第１トランジスタを有し、
前記ドライバ回路は、前記階調電圧を出力する第２トランジスタを有し、
前記第１トランジスタは、前記第２トランジスタと同じ構造を有する
表示ドライバＩＣ。
【請求項１０】
請求項８又は９に記載の表示ドライバＩＣであって、
更に、所定の電圧を生成する電源回路を備え、
前記ドライバ回路は、前記所定の電圧を用いて前記デジタルデータを前記階調電圧に変換し、
前記ＤＲＡＭには、前記電源回路から電力が供給される
表示ドライバＩＣ。
【請求項１１】
請求項１０に記載の表示ドライバＩＣであって、
前記正の電圧は、外部電源から供給される電源電圧に加えて、前記電源電圧と異なる正の動作電圧を含み、
前記正の動作電圧は、前記電源回路が出力する前記所定の電圧から生成される
表示ドライバＩＣ。
【請求項１２】
請求項１０又は１１に記載の表示ドライバＩＣであって、
前記ＤＲＡＭは、内部に昇圧や降圧を実施する電圧発生回路を有さない
表示ドライバＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルでの画像の表示を制御する表示ドライバＩＣに関する。特に、本発明は、混載ＤＲＡＭを備える表示ドライバＩＣに関する。
【背景技術】
【０００２】
画像表示装置の一種として、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）が知られている。液晶ディスプレイは、画像が表示される液晶パネルと、その画像表示を制御するＩＣチップであるＬＣＤドライバＩＣを備えている。ＬＣＤドライバＩＣは、表示画像に対応するデジタルデータ（表示データ）を階調電圧に変換し、その階調電圧を液晶パネルの画素に印加する。その結果、液晶パネルにおいて画像が表示される。
【０００３】
表示データを格納するためのメモリとしては、一般的にＳＲＡＭが用いられる。そのＳＲＡＭは、ＬＣＤドライバＩＣから独立して設けられる場合もあるし、ＬＣＤドライバＩＣ内部に設けられる場合もある。ＳＲＡＭがＬＣＤドライバＩＣ内に設けられる場合、そのＳＲＡＭは特に、「混載ＳＲＡＭ（eSRAM，embedded SRAM）」と呼ばれる。
【０００４】
関連技術として、特許文献１は、混載ＳＲＡＭが混載ＤＲＡＭ（eDRAM, embedded DRAM）で置換されたＬＣＤドライバＩＣを開示している。ＤＲＡＭのメモリセルはＳＲＡＭのメモリセルより小さいため、混載ＳＲＡＭを混載ＤＲＡＭで置換することによって、ＬＣＤドライバＩＣのチップ面積を削減することができると考えられる。
【０００５】
図１は、一般的なＤＲＡＭ１０の構成及び用いられる電圧の種類を示している。ＤＲＡＭ１０は、メモリセル１１、プリチャージ回路１２、及びセンスアンプ１３を備えている。メモリセル１１は、セルトランジスタのセル容量から構成されている。セルトランジスタのゲート端子はワード線ＷＬに接続されている。セルトランジスタのソース／ドレインの一方はビット線ＢＬに接続され、他方はセル容量の一端に接続されている。プリチャージ回路１２は、相補ビット線対ＢＬ，／ＢＬを所定の電圧にプリチャージする回路であり、セット用のトランジスタから構成されている。セット用のトランジスタのゲート端子は、プリチャージ線ＰＤＬに接続されている。センスアンプ１３は、相補ビット線対ＢＬ，／ＢＬに現れる電圧に基づいて、メモリセル１１に格納されているデータを検出する。
【０００６】
ワード線ＷＬには、ＯＮ／ＯＦＦに応じて、電圧ＶＰＰ（３．０Ｖ）／電圧ＶＫＫ（−０．３Ｖ）が印加される。電圧ＶＢＢ（−０．５Ｖ）は、スタンバイモード時にセルトランジスタのバックゲートに印加される基板電圧である。これら負電圧ＶＫＫ、ＶＢＢは、オフリーク電流を削減するために印加される。セル容量の他端には、電圧ＨＶＤＤ（０．７５Ｖ：電源電圧ＶＤＤ（１．５Ｖ）の半分）が印加されることがある。プリチャージ線ＰＤＬには、ＯＮ／ＯＦＦに応じて、電圧ＶＰＰ２（２．０Ｖ）／グランド電圧ＧＮＤ（０Ｖ）が印加される。プリチャージ動作時のプリチャージ電圧は、電圧ＨＶＤＤ（０．７５Ｖ）である。センスアンプ１３の駆動には、電源電圧ＶＤＤ（１．５Ｖ）とグランド電圧ＧＮＤ（０Ｖ）が用いられる。電源電圧ＶＤＤは、通常のロジック回路でも用いられる電圧である。
【０００７】
このように、ＤＲＡＭ１０を動作させるためには、様々な種類の動作電圧が必要である。その様々な種類の動作電圧には、正の電圧だけではなく負の電圧も含まれる。尚、ＳＲＡＭの場合は、通常の電源電圧ＶＤＤとグランド電圧ＧＮＤだけが用いられる。
【０００８】
【特許文献１】特開２００２−５６６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＤＲＡＭのメモリセルはＳＲＡＭのメモリセルより小さいため、混載ＳＲＡＭを混載ＤＲＡＭで置換することによって、ＬＣＤドライバＩＣのチップ面積を削減することができると考えられる。しかしながら、図１で示された通り、一般的なＤＲＡＭの場合、ＳＲＡＭに比べはるかに多くの種類の動作電圧が必要となる。そのため、通常の電源電圧ＶＤＤを生成する電源とは異なるＤＲＡＭ専用の電源が必要となる。一方、ＳＲＡＭの場合、通常の電源電圧ＶＤＤを生成する電源だけで十分であり、ＳＲＡＭ専用の電源は不要である。
【００１０】
従って、混載ＳＲＡＭを混載ＤＲＡＭで単に置換したとしても、チップ面積の削減効果は十分得られない。メモリセルアレイの面積の削減効果は、ＤＲＡＭ専用電源の追加によって相殺される。特に、液晶ディスプレイにおいて表示データの格納のために用いられるＤＲＡＭの容量は２〜４Ｍ程度で十分であり、一般的なＤＲＡＭの容量（〜１Ｇ）に比べてはるかに小さい。これは、メモリセルアレイに対する電源系回路の面積比率が比較的大きいことを意味する。すなわち、ＤＲＡＭ専用電源が追加されると、チップ面積の削減効果が大きく失われてしまう。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明によれば、混載ＤＲＡＭ（１０）を備える表示ドライバＩＣ（１）が提供される。すなわち、本発明に係る表示ドライバＩＣ（１）は、表示画像に対応したデジタルデータ（ＤＬ）が格納されるＤＲＡＭ（１０）を内部に搭載している。表示ドライバＩＣ（１）は更に、所定の電圧（ＶＨ，ＶＬ）を生成する電源回路（２０）とドライバ回路（３０）を搭載している。ドライバ回路（３０）は、その所定の電圧（ＶＨ，ＶＬ）を用いて上記デジタルデータ（ＤＬ）を階調電圧（ＶＧ）に変換し、その階調電圧（ＶＧ）を表示パネル（１００）に出力する。
【００１３】
本発明によれば、混載ＤＲＡＭ（１０）には、上記電源回路（２０）から電力が供給される。つまり、混載ＤＲＡＭ（１０）は、ドライバ回路（３０）のために生成される所定の電圧（ＶＨ，ＶＬ）の少なくとも一部を利用して動作する。ＤＲＡＭ（１０）が使用する通常の電源電圧（ＶＤＤ）より高い電圧も、ドライバ回路（３０）のための高電圧（ＶＨ，ＶＬ）から生成することが可能である。これは、混載ＤＲＡＭ（１０）を備える表示ドライバＩＣ（１）ならではの工夫であると言える。このように、ドライバ回路（３０）のために設けられる電源回路（２０）は、混載ＤＲＡＭ（１０）によって共用される。ＤＲＡＭ専用の電源を追加する必要がないため、チップ面積の削減効果が十分に得られ、且つ、製造コストも削減される。
【発明の効果】
【００１４】
本発明によれば、表示データ格納用のメモリが混載される表示ドライバＩＣのチップ面積を大きく削減することが可能となる。
【発明を実施するための最良の形態】
【００１５】
添付図面を参照して、本発明の実施の形態に係る表示装置及び表示ドライバＩＣを説明する。表示装置としては、液晶ディスプレイが例示される。
【００１６】
１．第１の実施の形態
図２は、本発明の第１の実施の形態に係る表示装置の構成を示すブロック図である。表示装置は、表示ドライバＩＣ１と表示パネル１００を備えている。表示ドライバＩＣ１は、表示パネル１００での画像表示を制御するＩＣであり、１チップで構成されている。表示ドライバＩＣ１には、外部電源２００から電源電圧ＶＤＤ（例：１．５Ｖ）が供給される。
【００１７】
表示パネル１００は、例えば液晶パネルである。その表示パネル１００は、マトリックス状に配置された複数の画素１１０を有している。また、複数のゲート線Ｘ０〜Ｘｍと複数のソース線Ｙ０〜Ｙｎが互いに交差するように形成されており、それぞれの交差点に画素１１０が形成されている。各画素１１０は、ＴＦＴ(Thin Film Transistor)と、液晶素子と、コモン電極とを有する。液晶素子の一端はＴＦＴに接続され、その他端は所定のコモン電圧ＶＣＯＭが印加されるコモン電極に接続される。
【００１８】
１本のゲート線Ｘにつながる１ラインの画素１１０には、表示ドライバＩＣ１からソース線Ｙ０〜Ｙｎを介して、表示データの階調に応じた階調電圧（画素電圧）が同時に印加される。ゲート線Ｘ０〜Ｘｍが順番に駆動されることによって、画像が表示パネル１００に表示される。このとき、一般的な液晶ディスプレイにおいては、フリッカの低減や液晶素子の劣化を抑制するために、フレーム反転駆動方式、ライン反転駆動方式、ドット反転駆動方式といった「反転駆動方式」が採用される。反転駆動方式では、画素１１０に印加される画素電圧の“極性”が所定の期間ごとに反転する、あるいは、隣接画素１１０間でその“極性”が反転する。ここで、極性とは、コモン電極のコモン電圧ＶＣＯＭを基準とした場合の画素電圧の正負を示す。つまり、１つの階調に対して、正極側の階調電圧と負極側の階調電圧の２種類が用いられる。
【００１９】
図３には、６４階調表示の場合の各階調と階調電圧（画素電圧）との対応関係の一例が示されている。正極側では、正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐが順番に第０〜第６３階調に対応付けられている。一方、負極側では、負極階調電圧Ｖ０Ｎ〜Ｖ６３Ｎが順番に第０〜第６３階調に対応づけられている。コモン電圧ＶＣＯＭがグランド電圧の場合、正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐは正の電圧であり、正の電圧範囲ＶＨ〜ＶＣＯＭにある。一方、負極階調電圧Ｖ０Ｎは負の電圧であり、負の電圧範囲ＶＣＯＭ〜ＶＬにある。このように、本実施の形態においては、正の電圧ＶＨ〜ＶＣＯＭと負の電圧ＶＣＯＭ〜ＶＬの両方が使用されるとする。
【００２０】
再度図２を参照して、本実施の形態に係る表示ドライバＩＣ１を詳しく説明する。
【００２１】
表示ドライバＩＣ１には、ＤＲＡＭ１０が搭載されている。このＤＲＡＭ１０は、表示パネル１００に表示される画像に対応したデジタルデータである表示データを格納するために用いられる。つまり、表示ドライバＩＣ１は、表示データ格納用の混載ＤＲＡＭ１０（ＤＲＡＭマクロ）を内部に備えている。この混載ＤＲＡＭ１０は、複数のメモリセル１１を有している。メモリセル１１は、セルトランジスタＴ１とセル容量を含んでいる。混載ＤＲＡＭ１０には、少なくとも外部電源２００から電源電圧ＶＤＤ（１．５Ｖ）が供給される。
【００２２】
また、表示ドライバＩＣ１には、表示駆動制御用の電源回路２０、ソースドライバ３０、及びゲートドライバ４０が搭載されている。
【００２３】
電源回路２０は、画素１１０に印加される階調電圧（画素電圧）の生成に用いられる内部電圧を出力する。図３で示されたとおり、本実施の形態では、階調電圧として正の電圧範囲ＶＨ〜ＶＣＯＭ及び負の電圧範囲ＶＣＯＭ〜ＶＬが使用される。そのため、電源回路２０は、正電圧ＶＨを生成する正電圧電源２１と、負電圧ＶＬを生成する負電圧電源２２を含んでいる。更に、電源回路２０は、正電圧ＶＨに基づいて正の基準電圧Ｖｒｅｆ（＜ＶＨ）を生成する基準電圧生成回路２３を含んでいてもよい。階調電圧の絶対値の上限は電源電圧ＶＤＤ（１．５Ｖ）より大きく、正電圧ＶＨ、負電圧ＶＬは、例えば＋５Ｖ、−５Ｖである。このように、電源回路２０は、電源電圧ＶＤＤよりも高い高電圧ＶＨ、ＶＬを生成する。それら高電圧ＶＨ、ＶＬ、及び基準電圧Ｖｒｅｆは、ソースドライバ３０に供給される。
【００２４】
ソースドライバ３０は、混載ＤＲＡＭ１０から１ライン分の表示データＤＬを受け取る。そして、ソースドライバ３０は、その表示データＤＬを対応する階調電圧ＶＧに変換し、ソース線Ｙ０〜Ｙｎを通してその階調電圧（画素電圧）ＶＧを表示パネル１００に出力する。具体的には、ソースドライバ３０は、ラッチ回路３１、レベルシフタ３２、階調電圧生成回路３３、及びＤＡコンバータ３４を含んでいる。
【００２５】
ラッチ回路３１は、１ライン分の表示データＤＬをラッチする。その表示データＤＬは、レベルシフタ３２を通してＤＡコンバータ３４に供給される。一方、階調電圧生成回路３３は、電源回路２０から正電圧ＶＨ（＋５Ｖ）、負電圧ＶＬ（−５Ｖ）、及び基準電圧Ｖｒｅｆを受け取る。階調電圧生成回路３３は、直列接続された複数の分圧抵抗を有しており、正電圧ＶＨ、負電圧ＶＬ、基準電圧Ｖｒｅｆ等を基準とした抵抗分圧により、複数種類の階調電圧を生成する。その複数種類の階調電圧は、図３で示された正極階調電圧Ｖ０Ｐ〜Ｖ６３Ｐ及び負極階調電圧Ｖ０Ｎ〜Ｖ６３Ｎであり、電圧範囲ＶＨ〜ＶＬにある。階調電圧生成回路３３は、それら複数種類の階調電圧をＤＡコンバータ３４に出力する。ＤＡコンバータ３４は、複数種類の階調電圧に基づいて、受け取った表示データＤＬに応じた階調電圧を出力する。出力される階調電圧は、画素電圧ＶＧとして表示パネル１００の画素１１０に印加される。
【００２６】
ソースドライバ３０は、電源電圧ＶＤＤよりも大きい高電圧ＶＨ、ＶＬを扱う必要があるため、高耐圧素子３５を備えている。例えば、階調電圧ＶＧを出力するＤＡコンバータ３４の出力段は、高耐圧トランジスタＴ２で構成されている。
【００２７】
ゲートドライバ４０は、ゲート線Ｘ０〜Ｘｍに接続され、ゲート線Ｘ０〜Ｘｍを順番に駆動する。
【００２８】
本実施の形態に係る混載ＤＲＡＭ１０は、図１で示された一般的なＤＲＡＭであり、様々な種類の動作電圧（ＶＰＰ，ＶＰＰ２，ＶＤＤ，ＨＶＤＤ，ＧＮＤ，ＶＫＫ，ＶＢＢ）を必要とする。しかしながら、この混載ＤＲＡＭ１０専用の電源は、表示ドライバＩＣ１内に設けられない。その代わり、表示駆動制御用の上記電源回路２０が、混載ＤＲＡＭ１０の電源として利用される。すなわち、電源回路２０の少なくとも一部は、混載ＤＲＡＭ１０とソースドライバ３０とで共用される。そのため、混載ＤＲＡＭ１０は、バッファ回路５０を介して電源回路２０に接続される。混載ＤＲＡＭ１０には、電源回路２０からバッファ回路５０を通して電力が供給される。混載ＤＲＡＭ１０は、内部に昇圧や降圧を実施する電圧発生回路を有していない。
【００２９】
図４は、混載ＤＲＡＭ１０に対する電圧供給を説明するための概略図である。上述の通り、正電圧電源２１は、正電圧ＶＨ（＋５Ｖ）を出力する。基準電圧生成回路２３は、正の基準電圧Ｖｒｅｆを出力する。負電圧電源２２は、負電圧（−５Ｖ）を出力する。混載ＤＲＡＭ１０が使用する動作電圧のうち、電源電圧ＶＤＤ（１．５Ｖ）は外部電源２００から供給されればよい。その他の正の動作電圧は、正電圧電源２１が出力する正電圧ＶＨ（＋５．０Ｖ）から生成される。好適な大きさの基準電圧Ｖｒｅｆがあれば、その基準電圧Ｖｒｅｆが利用されてもよい。一方、負の動作電圧は、負電圧電源２２が出力する負電圧ＶＬ（−５．０Ｖ）から生成される。
【００３０】
例えば、バッファ回路５１は、正電圧ＶＨ（＋５．０Ｖ）を、混載ＤＲＡＭ１０の動作電圧ＶＰＰ（３．０Ｖ）、ＶＰＰ２（２．０Ｖ）に変換する。バッファ回路５３は、基準電圧Ｖｒｅｆを、混載ＤＲＡＭ１０の動作電圧ＨＶＤＤ（０．７５Ｖ）に変換する。バッファ回路５２は、負電圧ＶＬ（−５．０Ｖ）を、混載ＤＲＡＭ１０の動作電圧ＶＫＫ（−０．３Ｖ）、ＶＢＢ（−０．５Ｖ）に変換する。尚、バッファ回路５０は、電圧変換回路としての役割に加え、ノイズの伝搬を抑制するフィルタとしての役割も果たしている。
【００３１】
このように、混載ＤＲＡＭ１０は、ソースドライバ３０のために生成される電圧ＶＨ、ＶＬを利用して動作する。逆に言えば、混載ＤＲＡＭ１０が必要とする電源電圧ＶＤＤより高い動作電圧や負の動作電圧は、ソースドライバ３０のための高電圧ＶＨ，ＶＬから生成することが可能である。これは、混載ＤＲＡＭ１０を備える表示ドライバＩＣ１ならではの工夫であると言える。
【００３２】
本実施の形態によれば、表示データ格納用の混載メモリとして混載ＤＲＡＭ１０が使用される。その結果、混載ＳＲＡＭの場合と比較して、チップ面積が削減される。更に、本実施の形態によれば、混載ＤＲＡＭ専用の電源を追加する必要がない。そのため、チップ面積の削減効果が十分に得られ、且つ、製造コストも削減される。特に、液晶ディスプレイにおいて表示データの格納に用いられるメモリ容量は２〜４Ｍ程度で十分であり、一般的なＤＲＡＭの容量（〜１Ｇ）に比べてはるかに小さい。これは、メモリセルアレイに対する電源系回路の面積比率が比較的大きいことを意味する。従って、混載ＤＲＡＭ専用の電源を省くことにより、チップ面積を大きく削減することが可能となる。
【００３３】
図４で示された例では、混載ＤＲＡＭ１０は、正電圧電源２１及び負電圧電源２２の両方を電源として利用していた。しかしながら、混載ＤＲＡＭ１０は、正電圧電源２１又は負電圧電源２２のいずれか一方だけを電源として利用してもよい。正電圧電源２１だけが利用される場合、混載ＤＲＡＭ１０専用の正電圧電源を省略することができる。一方、負電圧電源２２だけが利用される場合、混載ＤＲＡＭ１０専用の負電圧電源を省略することができる。いずれの場合でも、チップ面積の削減効果が得られることになる。
【００３４】
尚、電源電圧ＶＤＤより高い電圧を扱う混載ＤＲＡＭ１０のセルトランジスタＴ１は、高耐圧トランジスタで形成する必要がある。ここで、そのセルトランジスタＴ１として、ソースドライバ３０内の高耐圧トランジスタＴ２と同じものを用いることができる。つまり、セルトランジスタＴ１の耐圧を高耐圧トランジスタＴ２の耐圧と同じに設計することができる。その場合、セルトランジスタＴ１とソースドライバ３０内で必要な高耐圧トランジスタＴ２とを、同じプロセスで作成することができる。結果として、セルトランジスタＴ１の構造は、高耐圧トランジスタＴ２の構造と同じになる。これにより、トランジスタの種類が減少し、製造プロセス数も削減される。これも、混載ＤＲＡＭ１０を備える表示ドライバＩＣ１ならではの工夫であると言える。
【００３５】
２．第２の実施の形態
上述の負の動作電圧ＶＫＫ（−０．３Ｖ）及びＶＢＢ（−０．５Ｖ）は、メモリセル１１おけるオフリーク電流を削減するために使用される。しかしながら、オフリーク電流を削減するための工夫は、負電圧ＶＫＫ、ＶＢＢの印加だけに限られない。例えば、メモリセル１１のセルトランジスタＴ１を、閾値電圧の高いトランジスタで形成すればよい。ここで、表示ドライバＩＣ１は、ソースドライバ３０内に閾値電圧の高い高耐圧トランジスタＴ２を有していることに留意されたい。従って、表示ドライバＩＣ１にＤＲＡＭが混載される場合には、セルトランジスタＴ１を高耐圧トランジスタＴ２と同じプロセスで作成することが可能である。これにより、負電圧ＶＫＫ、ＶＢＢを用いることなく、オフリーク電流を削減することが可能となる。
【００３６】
従って、本発明の第２の実施の形態では、負電圧ＶＫＫ、ＶＢＢを用いないＤＲＡＭが表示ドライバＩＣ１に混載される。
【００３７】
図５は、本実施の形態に係る混載ＤＲＡＭ１０’の構成及び用いられる電圧の種類を示している。第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。図５に示されるように、混載ＤＲＡＭ１０’では、ワード線ＷＬに負電圧ＶＫＫの代わりにグランド電圧ＧＮＤが印加される。また、セルトランジスタＴ１のバックゲートには、負電圧ＶＢＢの代わりにグランド電圧ＧＮＤが印加される。すなわち、本実施の形態に係る混載ＤＲＡＭ１０’は、正の動作電圧（ＶＰＰ，ＶＰＰ２，ＶＤＤ，ＨＶＤＤ）とグランド電圧ＧＮＤだけで動作する。従って、混載ＤＲＡＭ１０’専用の負電圧電源は少なくとも必要でなくなる。その結果、チップ面積の削減効果が少なくとも得られることになる。
【００３８】
メモリセル１１のセルトランジスタＴ１としては、ソースドライバ３０内の高耐圧トランジスタＴ２と同じものが用いられる。つまり、セルトランジスタＴ１の耐圧は、高耐圧トランジスタＴ２の耐圧と同じに設計される。その場合、セルトランジスタＴ１とソースドライバ３０内で必要な高耐圧トランジスタＴ２とを、同じプロセスで作成することができる。結果として、セルトランジスタＴ１の構造は、高耐圧トランジスタＴ２の構造と同じになる。これにより、トランジスタの種類が減少し、製造プロセス数も削減される。そして、セルトランジスタＴ１の閾値電圧が十分高くなるため、負電圧ＶＢＢ、ＶＫＫが印加されなくても、メモリセル１１におけるオフリーク電流が十分削減される。これは、混載ＤＲＡＭ１０を備える表示ドライバＩＣ１ならではの工夫であると言える。
【００３９】
また、第１の実施の形態と同様に、混載ＤＲＡＭ１０’には、電源回路２０からバッファ回路５０を通して電力が供給される。混載ＤＲＡＭ１０’は、内部に昇圧や降圧を実施する電圧発生回路を有していない。図６は、混載ＤＲＡＭ１０’に対する電圧供給を説明するための概略図である。混載ＤＲＡＭ１０’が使用する動作電圧のうち、電源電圧ＶＤＤ（１．５Ｖ）は外部電源２００から供給されればよい。その他の正の動作電圧は、正電圧電源２１が出力する正電圧ＶＨ（＋５．０Ｖ）から生成される。好適な大きさの基準電圧Ｖｒｅｆがあれば、その基準電圧Ｖｒｅｆが利用されてもよい。例えば、バッファ回路５１は、正電圧ＶＨ（＋５．０Ｖ）を、混載ＤＲＡＭ１０の動作電圧ＶＰＰ（３．０Ｖ）、ＶＰＰ２（２．０Ｖ）に変換する。バッファ回路５３は、基準電圧Ｖｒｅｆを、混載ＤＲＡＭ１０の動作電圧ＨＶＤＤ（０．７５Ｖ）に変換する。
【００４０】
このように、混載ＤＲＡＭ１０’は、ソースドライバ３０のために生成される正電圧ＶＨを利用して動作する。逆に言えば、混載ＤＲＡＭ１０’が必要とする電源電圧ＶＤＤより高い動作電圧は、ソースドライバ３０のための高電圧ＶＨから生成することが可能である。混載ＤＲＡＭ１０’は負の動作電圧を必要とせず、また、混載ＤＲＡＭ１０’専用の正電圧電源を追加する必要がなくなる。その結果、チップ面積及び製造コストを大きく削減することが可能となる。
【００４１】
尚、セルトランジスタＴ１の閾値電圧が高くなる場合、ワード線ＷＬの駆動電圧ＶＰＰもより高く設定する必要があるかもしれない。例えば、＋５Ｖの駆動電圧ＶＰＰが必要となるかもしれない。そのような高い駆動電圧ＶＰＰも、既存の正電圧電源２１が出力する正電圧ＶＨ（＋５．０Ｖ）で対応可能である。電源回路２０を大きくする必要はない。
【図面の簡単な説明】
【００４２】
【図１】図１は、一般的なＤＲＡＭ構成及び用いられる電圧の種類を示す概念図である。
【図２】図２は、本発明の第１の実施の形態に係る表示ドライバＩＣを備える表示装置の構成を示すブロック図である。
【図３】図３は、階調と階調電圧との関係の一例を示すグラフである。
【図４】図４は、第１の実施の形態に係る混載ＤＲＡＭに対する電圧供給を説明するための概略図である。
【図５】図５は、本発明の第２の実施の形態に係る表示ドライバＩＣの混載ＤＲＡＭの構成及び用いられる電圧の種類を示す概念図である。
【図６】図６は、第２の実施の形態に係る混載ＤＲＡＭに対する電圧供給を説明するための概略図である。
【符号の説明】
【００４３】
１    表示ドライバＩＣ
１０、１０’    混載ＤＲＡＭ
１１    メモリセル
１２    プリチャージ回路
１３    センスアンプ
２０    電源回路
２１    正電圧電源
２２    負電圧電源
２３    基準電圧生成回路
３０    ソースドライバ
３１    ラッチ回路
３２    レベルシフタ
３３    階調電圧生成回路
３４    ＤＡコンバータ
３５    高耐圧トランジスタ
４０    ゲートドライバ
５０、５１、５２、５３    バッファ回路
１００    表示パネル
１１０    画素
２００    外部電源
ＤＬ    表示データ
【図１】
2008191443.tif 000003
【図２】
2008191443.tif 000004
【図３】
2008191443.tif 000005
【図４】
2008191443.tif 000006
【図５】
2008191443.tif 000007
【図６】
2008191443.tif 000008