(57)【要約】【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、選択ゲート電極とメモリゲート電極との短絡不良を低減することのできる技術を提供する。【解決手段】選択ゲート電極ＣＧを構成する第１多結晶シリコンの上面およびメモリゲート電極ＭＧを構成する第２多結晶シリコンの上面をエッチングして、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間に、これらの上面よりも１０〜２０ｎｍ程度高く絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる壁を形成することにより、選択ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面に自己整合法によるシリサイド層３を形成しても、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる壁を乗り越えたシリサイド層３の形成を防止することができる。【選択図】図２
2008211016.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、
前記第１領域に形成された第１絶縁膜と、前記第１領域に前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に順次形成された第２絶縁膜、電荷蓄積層および第３絶縁膜と、前記第２領域に前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を介して形成された前記第２電界効果トランジスタの第２ゲート電極とを有し、
前記第１ゲート電極と前記第２ゲート電極との間に前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜が形成されており、前記第１ゲート電極と前記第２ゲート電極との間に形成された前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜の前記半導体基板の主面からの高さが、前記第１および第２ゲート電極の上面の前記半導体基板の主面からの高さよりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１ゲート電極と前記第２ゲート電極との間に形成された前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜の前記半導体基板の主面からの高さが、前記第１および第２ゲート電極の上面の前記半導体基板の主面からの高さよりも１０〜２０ｎｍ高いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１および第２ゲート電極の上面には、シリサイド層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記シリサイド層はコバルトシリサイド層であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第２および第３絶縁膜は酸化シリコンからなり、前記電荷蓄積層は窒化シリコンからなることを特徴とする半導体装置。
【請求項６】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域に第１絶縁膜を形成する工程、
（ｂ）前記第１領域に前記第１絶縁膜を介して第１多結晶シリコンからなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第２絶縁膜、電荷蓄積層および第３絶縁膜を順次形成する工程、
（ｄ）前記第３絶縁膜上に第２多結晶シリコンを堆積する工程、
（ｅ）前記第２領域に前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を介して前記第２多結晶シリコンからなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記第１ゲート電極と前記第２ゲート電極との間および前記第２領域に形成された前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を残して、その他の領域の前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を除去する工程、
（ｇ）前記第１ゲート電極の片側面および前記第２ゲート電極の片側面に絶縁材料からなる第１サイドウォールをそれぞれ形成する工程、
（ｈ）前記第１ゲート電極を構成する第１多結晶シリコンおよび前記第２ゲート電極を構成する第２多結晶シリコンをその上面から１０〜２０ｎｍ削る工程、
（ｉ）前記第１および第２ゲート電極の上面に自己整合法によりシリサイド層を形成する工程。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記工程（ｆ）の後、前記工程（ｇ）の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｊ）前記第１ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程、
（ｋ）前記第２ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第２ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程。
【請求項８】
請求項６記載の半導体装置の製造方法において、前記工程（ｇ）の後、前記工程（ｈ）の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｌ）前記第１ゲート電極の片側の前記半導体基板および前記第２ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１および第２ゲート電極に対して相対的に高濃度の半導体領域を自己整合的に形成する工程。
【請求項９】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）前記第１領域に第１絶縁膜を形成する工程、
（ｂ）前記第１領域に前記第１絶縁膜を介して第１多結晶シリコンからなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第２絶縁膜、電荷蓄積層および第３絶縁膜を順次形成する工程、
（ｄ）前記第３絶縁膜上に第２多結晶シリコンを堆積する工程、
（ｅ）前記第２領域に前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を介して前記第２多結晶シリコンからなる前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記第１ゲート電極と前記第２ゲート電極との間および前記第２領域に形成された前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を残して、その他の領域の前記第２絶縁膜、前記電荷蓄積層および前記第３絶縁膜を除去する工程、
（ｇ）その端部が前記第１ゲート電極の上面に位置して前記第２ゲート電極と反対側の前記第１ゲート電極の一部を覆うレジストパターンを形成した後、前記第１ゲート電極を構成する第１多結晶シリコンおよび前記第２ゲート電極を構成する第２多結晶シリコンをその上面から１０〜２０ｎｍ削る工程、
（ｈ）前記レジストパターンをマスクとして前記第２ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第２ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程、
（ｉ）前記第１ゲート電極の片側面および前記第２ゲート電極の片側面に絶縁材料からなる第１サイドウォールをそれぞれ形成する工程、
（ｊ）前記第１および第２ゲート電極の上面に自己整合法によりシリサイド層を形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記工程（ｈ）では、前記半導体基板の主面の法線に対して所定の角度を有する斜め方向から前記不純物はイオン注入されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記工程（ｆ）の後、前記工程（ｇ）の前、または前記工程（ｈ）の後、前記工程（ｉ）の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｋ）前記第１ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１ゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記工程（ｉ）の後、前記工程（ｊ）の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｌ）前記第１ゲート電極の片側の前記半導体基板および前記第２ゲート電極の片側の前記半導体基板に不純物をイオン注入して、前記半導体基板の主面に前記第１および第２ゲート電極に対して相対的に高濃度の半導体領域を自己整合的に形成する工程。
【請求項１３】
請求項６または９記載の半導体装置の製造方法において、前記シリサイド層はコバルトシリサイド層であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項６または９記載の半導体装置の製造方法において、前記第２および第３絶縁膜は酸化シリコンからなり、前記電荷蓄積層は窒化シリコンからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば基板の主表面に半導体のチャネル領域を挟んで形成された一対の不純物領域と、チャネル領域の表面に第１ゲート絶縁膜を介して形成された選択ゲート電極と、選択ゲート電極の各不純物領域側の側面の少なくとも一方に、ゲート分離絶縁膜を介して側壁状に形成された制御ゲート電極と、制御ゲート電極と基板との間に形成された第２ゲート絶縁膜とを具備し、各ゲート電極がシリコンであり、その表面の一部がシリサイドとする不揮発性半導体メモリが特開２００２−２３１８２９号公報（特許文献１）に開示されている。
【特許文献１】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００４】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００５】
ＭＯＮＯＳ型メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。
【０００６】
しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。
【０００７】
選択ゲート電極とメモリゲート電極とを設けたスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルでは、選択ゲート電極とメモリゲート電極とは薄いゲート分離絶縁膜を介して絶縁されている。このため、選択ゲート電極およびメモリゲート電極の表面に自己整合法によりシリサイド層を形成すると、シリサイド層がゲート分離絶縁膜を乗り越えて成長し、選択ゲート電極とメモリゲート電極とが短絡して、メモリセルの製造歩留まりが低下するという問題が生ずる。ゲート分離絶縁膜を厚くすることにより選択ゲート電極とメモリゲート電極とは短絡しにくくはなる。しかし、ゲート分離絶縁膜が厚くなると集積度が低下する、さらにメモリゲート電極と半導体基板との間にはゲート分離絶縁膜と同一の絶縁膜が形成されているため、メモリゲート電極と半導体基板との間の絶縁膜も厚くなりメモリ特性が劣化するなどの新たな課題が生ずる。
【０００８】
本発明の目的は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、選択ゲート電極とメモリゲート電極との短絡不良を低減することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置であって、第１領域に形成されたゲート絶縁膜と、第１領域にゲート絶縁膜を介して形成された選択用電界効果トランジスタの選択ゲート電極と、第２領域に順次形成された絶縁膜、電荷蓄積層および絶縁膜と、第２領域に絶縁膜、電荷蓄積層および絶縁膜を介して形成されたメモリ用電界効果トランジスタのメモリゲート電極とを有し、選択ゲート電極とメモリゲート電極との間に絶縁膜、電荷蓄積層および絶縁膜が形成されており、選択ゲート電極とメモリゲート電極との間に形成された絶縁膜、電荷蓄積層および絶縁膜の半導体基板の主面からの高さが、選択ゲート電極およびメモリゲート電極の上面の半導体基板の主面からの高さよりも１０〜２０ｎｍ高いものである。
【００１２】
本発明は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置の製造方法であって、第１領域にゲート絶縁膜を形成する工程、第１領域にゲート絶縁膜を介して第１多結晶シリコンからなる選択用電界効果トランジスタの選択ゲート電極を形成する工程、半導体基板上に絶縁膜、電荷蓄積層および絶縁膜を順次形成する工程、第２領域に絶縁膜、電荷蓄積層および絶縁膜を介して第２多結晶シリコンからなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程、選択ゲート電極とメモリゲート電極との間および第２領域に形成された絶縁膜、電荷蓄積層および絶縁膜を残して、その他の領域の絶縁膜、電荷蓄積層および絶縁膜を除去する工程、選択ゲート電極の片側面およびメモリゲート電極の片側面に絶縁材料からなるサイドウォールをそれぞれ形成する工程、選択ゲート電極を構成する第１多結晶シリコンおよびメモリゲート電極を構成する第２多結晶シリコンをその上面から１０〜２０ｎｍ削る工程、選択ゲート電極およびメモリゲート電極の上面に自己整合法によりシリサイド層を形成する工程を有する。
【００１３】
本発明は、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置の製造方法であって、第１領域にゲート絶縁膜を形成する工程、第１領域にゲート絶縁膜を介して第１多結晶シリコンからなる選択用電界効果トランジスタの選択ゲート電極を形成する工程、半導体基板上に絶縁膜、電荷蓄積層および絶縁膜を順次形成する工程、第２領域に絶縁膜、電荷蓄積層および絶縁膜を介して第２多結晶シリコンからなるメモリ用電界効果トランジスタのメモリゲート電極を形成する工程、選択ゲート電極とメモリゲート電極との間および第２領域に形成された絶縁膜、電荷蓄積層および絶縁膜を残して、その他の領域の絶縁膜、電荷蓄積層および絶縁膜を除去する工程、その端部が選択ゲート電極の上面に位置してメモリゲート電極と反対側の選択ゲート電極の一部を覆うレジストパターンを形成した後、選択ゲート電極を構成する第１多結晶シリコンおよびメモリゲート電極を構成する第２多結晶シリコンをその上面から１０〜２０ｎｍ削る工程、上記レジストパターンをマスクとしてメモリゲート電極の片側の半導体基板に不純物をイオン注入して、半導体基板の主面にメモリゲート電極に対して相対的に低濃度の半導体領域を自己整合的に形成する工程、選択ゲート電極の片側面およびメモリゲート電極の片側面に絶縁材料からなるサイドウォールをそれぞれ形成する工程、選択ゲート電極およびメモリゲート電極の上面に自己整合法によりシリサイド層を形成する工程を有する。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
選択ゲート電極の上面に形成されるシリサイド層とメモリゲート電極の上面に形成されるシリサイド層との短絡が抑制できて、選択ゲート電極とメモリゲート電極との短絡不良を低減することができる。
【発明を実施するための最良の形態】
【００１６】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１８】
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本発明の実施の形態１であるメモリセルの構造の一例を図１および図２によって説明する。図１はメモリセルの要部平面図、図２（ａ）はチャネルをメモリゲート電極に対して交差する方向（図１のＡ−Ａ′線）に沿って切断したメモリセルの要部断面図、図２（ｂ）は同図（ａ）のメモリセルの一部を拡大して示す要部断面図である。ここでは、スプリットゲート構造のサイドウォール方式メモリゲート電極乗り上げ型のメモリセルを例示している。
【００２０】
半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域ＡＣＴにはメモリセルＭＣ１の選択用ｎＭＩＳ（第１電界効果トランジスタ）Ｑｎｃとメモリ用ｎＭＩＳ（第２電界効果トランジスタ）Ｑｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄ，２ａｓと、そのｎ−型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００２１】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極（第１ゲート電極）ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極（第２ゲート電極）ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部ＳＧＩを介して隣接している。選択ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば０．１〜０．２μｍ程度、メモリゲート電極ＭＧのゲート長は、例えば０．０２〜０．１５μｍ程度である。さらに、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面には、例えばコバルトシリサイド等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。
【００２２】
選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜（第１絶縁膜）４が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜４を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜４の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００２３】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁に設けられており、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の第２領域上にメモリゲート電極ＭＧが配置されている。なお、図２（ａ）では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００２４】
電荷蓄積層ＣＳＬは、その上下を絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば５〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。さらに、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの半導体基板１の主面からの高さは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面の半導体基板１の主面からの高さよりも１０〜２０ｎｍ程度高く形成されている。従って、この選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられた絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬとが壁となり、選択ゲート電極ＣＧの上面に形成されるシリサイド層３とメモリゲート電極ＭＧの上面に形成されるシリサイド層３との短絡を抑制することができる。
【００２５】
上記絶縁膜６ｂの下方、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。
【００２６】
次に、半導体装置の製造方法の一例を図３〜図１３を用いて説明する。図３〜図１３は半導体装置の製造工程中におけるメモリ領域の要部断面図である。ここでは、メモリセルＭＣ１への適用例を説明し、図３〜図１３は前記図２（ｂ）に示したメモリセルＭＣ１の要部断面図と同じ箇所を示す。
【００２７】
まず、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００２８】
次に、図３に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入法により導入する。これにより半導体基板１の主面に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度である。
【００２９】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。続いて、半導体基板１の主面上に、例えば低抵抗多結晶シリコン（第１多結晶シリコン）からなる厚さ２５０ｎｍ程度の導体膜をＣＶＤ（Chemical Vapor Deposition）法により堆積する。その後、この導体膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、選択ゲート電極ＣＧを形成する。選択ゲート電極ＣＧのゲート長Ｌｃｇは、例えば０．１μｍ程度である。
【００３０】
次に、図４に示すように、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域７を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ程度、ドーズ量は、例えば６．５×１０１２ｃｍ−２である。
【００３１】
次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔを順次堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜６ｔはＣＶＤ法により形成され、その厚さは、例えば５〜１５ｎｍ程度を例示することができる。
【００３２】
次に、半導体基板１の主面上に低抵抗多結晶シリコン（第２多結晶シリコン）からなるメモリゲート形成用の導体膜を堆積する。この導体膜はＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度を例示することができる。続いて、リソグラフィ技術およびドライエッチング技術により、この導体膜を異方性のドライエッチング法でエッチバックすることにより、図５に示すように、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１０を形成する。ここで、選択ゲート電極ＣＧの上面とサイドウォール１０の上面との高さの差ｈｇが、例えば０〜１０ｎｍ程度となるように、上記エッチバックのオーバエッチング量を調整する。
【００３３】
次に、図６に示すように、レジストパターンをマスクとして、そこから露出するサイドウォール１０をエッチングして、選択ゲート電極ＣＧの片側面のみにメモリゲート電極ＭＧ（サイドウォール１０）を形成する。メモリゲート電極ＭＧのゲート長Ｌｍｇは、例えば０．０６５μｍ程度である。
【００３４】
次に、図７に示すように、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。続いて、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれサイドウォール１２を形成する。サイドウォール１２のスペーサ長は、例えば６ｎｍ程度である。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１２によって覆うことができる。
【００３５】
次に、図８に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターン１３を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターン１３をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２程度である。
【００３６】
次に、上記レジストパターン１３を除去した後、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２である。なお、ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ程度、ドーズ量は、例えば２．５×１０１３ｃｍ−２である。
【００３７】
次に、図９に示すように、半導体基板１の主面上に、例えば酸化シリコン膜１４ｂ、窒化シリコン膜１４ｍおよび酸化シリコン膜１４ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面に酸化シリコン膜１４ｂ、窒化シリコン膜１４ｍおよび酸化シリコン膜１４ｔからなるサイドウォール１４（第１サイドウォール）を形成する。酸化シリコン膜１４ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜１４ｍの厚さは、例えば２５ｎｍ程度および酸化シリコン膜１４ｔの厚さは、例えば５０ｎｍ程度である。
【００３８】
次に、図１０に示すように、サイドウォール１４をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ程度、ドーズ量は、例えば４×１０１５ｃｍ−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば５×１０１３ｃｍ−２である。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００３９】
次に、図１１に示すように、半導体基板１の主面上に、例えば厚さ５０ｎｍ程度の酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性のドライエッチング法でエッチバックすることにより、上記サイドウォール１４の側壁に、さらにサイドウォール１４Ａを形成する。続いて、ドライエッチング法により選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコンを削って、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの上部を、例えば１０〜２０ｎｍ程度露出させる。このドライエッチング法では絶縁膜（酸化シリコン膜または窒化シリコン膜）に対する多結晶シリコン膜のエッチング選択比が１：８〜１：１０程度となる条件を用いて、第１および第２多結晶シリコンがエッチングされる。これにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＬＳのエッチングを抑えて、選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコンをエッチングすることができる。なお、選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコン膜をエッチングする際に、半導体基板１（ｎ＋型の半導体領域２ｂ）もエッチングされてｎ＋型の半導体領域２ｂが浅くなり、ドレイン領域Ｄｒｍおよびソース領域Ｓｒｍの抵抗が高くなることが懸念される。このため、エッチング条件等を最適化することにより半導体基板１の削れ量を小さく抑えることが必要である。
【００４０】
次に、図１２に示すように、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの表面にシリサイド層、例えばコバルトシリサイド（ＣｏＳｉ２）層１５を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコン、コバルト膜と半導体基板１（ｎ＋型の半導体領域２ｂ）を構成する単結晶シリコンとを反応させてコバルトシリサイド層１５を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１５を形成することにより、コバルトシリサイド層１５と、その上部に形成されるプラグ等との接触抵抗を低減することができ、また選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。また、本実施の形態１によるメモリセルＭＣ１では、選択ゲート電極ＭＧとメモリゲート電極ＣＧとの間に、これらの上面よりも１０〜２０ｎｍ程度高く絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる壁が形成されているので、自己整合法によりコバルトシリサイド層１５を形成しても、この壁を越えてコバルトシリサイド層１５は形成されず、選択ゲート電極ＣＧの上面に形成されたコバルトシリサイド層１５とメモリゲート電極ＭＧの上面に形成されたコバルトシリサイド層１５との接触を防ぐことができる。
【００４１】
次に、図１３に示すように、半導体基板１の主面上に、例えば窒化シリコン膜１６ａおよび酸化シリコン膜１６ｂからなる層間絶縁膜１６をＣＶＤ法により形成する。図示は省略するが、続いて層間絶縁膜１６にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜１６上に、例えばタングステンまたはアルミニウム等からなる第１層配線Ｍ１を形成することによって、前記図２（ａ）に示すメモリセルＭＣ１が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００４２】
このように、本実施の形態１によれば、選択ゲート電極ＣＧとメモリゲート電極ＭＧとを隣接して設けたスプリットゲート構造のメモリセルＭＣ１において、選択ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面に自己整合法によりシリサイド層３を形成しても、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間に、これらの上面よりも１０〜２０ｎｍ程度高く絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬからなる壁が形成されており、シリサイド層３が絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを乗り越えて形成されにくいので、選択ゲート電極ＣＧの上面に形成されたシリサイド層３とメモリゲート電極ＭＧの上面に形成されたシリサイド層３とが接触しにくくなり、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの短絡を抑制することができる。
【００４３】
（実施の形態２）
前述の実施の形態１と相違する点は、半導体基板１の主面にメモリゲート電極ＭＧをマスクとしてｎ型不純物をイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを形成する前に、ドライエッチング法により選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコンを、例えば１０〜２０ｎｍ程度削ることにある。
【００４４】
本発明の実施の形態２による半導体装置の製造方法の一例を図１４〜図１７を用いて説明する。図１４〜図１７は半導体装置の製造工程中におけるメモリ領域の半導体基板の要部断面図である。なお、選択ゲート電極ＣＧ、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ、メモリゲート電極ＭＧを形成した後、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面にサイドウォール１２を形成するまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【００４５】
図１４に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極と反対側の選択ゲート電極ＣＧの一部を覆うレジストパターン１３を形成する。続いて、ドライエッチング法により選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコンをエッチングして、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの上部を、例えば１０〜２０ｎｍ程度露出させる。このドライエッチング法では絶縁膜（酸化シリコン膜または窒化シリコン膜）に対する多結晶シリコン膜のエッチング選択比が１：８〜１：１０程度となる条件を用いて、第１および第２多結晶シリコンがエッチングされる。これにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬのエッチングを抑えて、選択ゲート電極ＣＧを構成する第１多結晶シリコンおよびメモリゲート電極ＭＧを構成する第２多結晶シリコンをエッチングすることができる。
【００４６】
その後、図１５に示すように、レジストパターン１３をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面の法線に対して所定の角度を有する斜め方向からイオン注入し、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば４ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２である。
【００４７】
次に、図１６に示すように、レジストパターン１３を除去した後、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成し、このレジストパターンをマスクとしてｎ型不純物を半導体基板１の主面にイオン注入し、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。なお、ここでは、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成したが、先に選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの側面にサイドウォール１２を形成した後、ｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成してもよい。
【００４８】
次に、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面に酸化シリコン膜１４ｂ、窒化シリコン膜１４ｍおよび酸化シリコン膜１４ｔを順次堆積した積層膜からなるサイドウォール１４を形成する。続いて、サイドウォール１４をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。これにより、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。
【００４９】
次に、図１７に示すように、上記サイドウォール１４の側壁に、さらにサイドウォール１４Ａを形成した後、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ＋型の半導体領域２ｂの表面にシリサイド層、例えばコバルトシリサイド層１５を自己整合法、例えばサリサイドプロセスにより形成する。その後は、前述した実施の形態１と同様にして、メモリセルＭＣ１を形成する。
【００５０】
このように、本実施の形態２によれば、前述した実施の形態１と同様の効果が得られる。さらに、選択ゲート電極ＣＧを構成する第１多結晶シリコンの上面およびメモリゲート電極ＭＧを構成する第２多結晶シリコンの上面をエッチングした後に、ｎ＋型の半導体領域２ｂを形成するｎ型不純物のイオン注入を行っているので、前述の実施の形態１において懸念されるｎ＋型の半導体領域２ｂが浅くなることによるソース領域Ｓｒｍの抵抗の増加を抑えることができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態では、ＭＯＮＯＳ型メモリセルに適用した場合について説明したが、例えば半導体基板上に、酸化シリコン膜、電荷蓄積用の窒化シリコン膜（または酸窒化シリコン膜）および低抵抗多結晶シリコン膜を下層から順に積層した構成を有する、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型メモリセルに適用することもできる。
【産業上の利用可能性】
【００５３】
本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子、特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１によるメモリセルのレイアウト図である。
【図２】（ａ）は図１のＡ−Ａ′線における要部断面図、（ｂ）は（ａ）のメモリセルの一部を拡大して示す要部断面図である。
【図３】本発明の実施の形態１による半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２による半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１４と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１４と同じ箇所の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図１４と同じ箇所の要部断面図である。
【符号の説明】
【００５５】
１  半導体基板
２ａｄ  半導体領域
２ａｓ  半導体領域
２ｂ  半導体領域
３  シリサイド層
４  ゲート絶縁膜（第１絶縁膜）
５  半導体領域
６ｂ  絶縁膜（第２絶縁膜）
６ｔ  絶縁膜（第３絶縁膜）
７  半導体領域
１０  サイドウォール
１２  サイドウォール
１３  レジストパターン
１４  サイドウォール（第１サイドウォール）
１４Ａ  サイドウォール
１４ｂ，１４ｔ  酸化シリコン膜
１４ｍ  窒化シリコン膜
１５  コバルトシリサイド層
１６  層間絶縁膜
１６ａ  窒化シリコン膜
１６ｂ  酸化シリコン膜
ＡＣＴ  活性領域
ＣＧ  選択ゲート電極（第１ゲート電極）
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｒｍ  ドレイン領域
ｈｇ  選択ゲート電極とメモリゲート電極との高さの差
Ｌｃｇ  選択ゲート電極のゲート長
Ｌｍｇ  メモリゲート電極のゲート長
Ｍ１  第１層配線
ＭＣ１  メモリセル
ＭＧ  メモリゲート電極（第２ゲート電極）
ＮＷ  ｎウェル
ＰＬＧ  プラグ
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ（第１電界効果トランジスタ）
Ｑｎｍ  メモリ用ｎＭＩＳ（第２電界効果トランジスタ）
ＳＧＩ  素子分離部
Ｓｒｍ  ソース領域
【図１】
2008211016.tif 000003
【図２】
2008211016.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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