(57)【要約】【課題】溝を加工する際に生じるバリを効率的に除去しながら溝の形状を最適化し、寄生チャネルやリーク電流を生じない半導体装置及びその製造方法を提供することを目的とする。【解決手段】溝１１は、活性領域Ｋ側に位置し開口部１１ａと連結している一対の第２内壁１１ｃの断面輪郭線を略直線状に形成し、水素ベーク処理によりバリ１１ｅを除去もしくは低減する第１バリ除去工程と、酸化処理によって溝１１の表面に保護膜１４を形成する保護膜形成工程と、保護膜１４が形成された溝１１の表面に水素ベーク処理を行い、第２内壁１１ｃの断面輪郭線を略直線状に保ちながら、残存しているバリ１１ｅを更に除去もしくは低減する第２バリ除去工程とを有することを特徴とする。【選択図】図９
2008305961.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、素子分離絶縁膜によって周囲を囲まれた活性領域と、前記活性領域内に両端部が前記素子分離絶縁膜と接して設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、
前記溝が、前記半導体基板の一面上に位置する開口部と、
前記素子分離絶縁膜側に位置し前記開口部と連結している一対の第１内壁と、
前記活性領域側に位置し前記開口部と連結している一対の第２内壁と、
前記開口部の対面に位置し、前記第１内壁及び前記第２内壁と連結している底部とから構成され、
前記第２内壁の断面輪郭線が略直線状であって、
前記溝の内部に副生したバリが、除去もしくは低減されているトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
【請求項２】
前記第２内壁の断面輪郭線は、中間溝幅と上部溝幅との比が０．９〜１．０５の範囲からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バリの高さが、前記底部から５ｎｍ以下であることを特徴とする請求項１または２に半導体装置。
【請求項４】
前記半導体装置が、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板に素子分離絶縁膜と活性領域とを設ける工程と、前記活性領域内に溝を形成する工程と、前記溝の内部に副生したバリを除去もしくは低減する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、
前記溝は、両端部が前記素子分離絶縁膜と接するように設け、
前記半導体基板の一面上に位置する開口部と、
前記素子分離絶縁膜側に位置し前記開口部と連結している一対の第１内壁と、
前記活性領域側に位置し前記開口部と連結している一対の第２内壁と、
前記開口部の対面に位置し、前記第１内壁及び前記第２内壁と連結している底部とから構成し、
前記第２内壁の断面輪郭線を略直線状に形成し、
前記バリを除去もしくは低減する工程が、水素ベーク処理により前記バリを除去もしくは低減する第１バリ除去工程と、
酸化処理によって前記溝の表面に保護膜を形成する保護膜形成工程と、
前記保護膜が形成された前記溝の表面に水素ベーク処理を行い、前記第２内壁の断面輪郭線を略直線状に保ちながら、残存している前記バリを更に除去もしくは低減する第２バリ除去工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２内壁の断面輪郭線は、中間溝幅と上部溝幅との比が０．９〜１．０５の範囲に形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１バリ除去工程において、前記バリの高さを前記底部から２０％以下に除去もしくは低減し、前記第２バリ除去工程において、前記バリの高さを前記底部から５ｎｍ以下に除去もしくは低減することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記水素ベーク処理は、少なくとも水素ガスを５リットル／分以上の流量で流しながら、８００〜９００℃のベーク処理を行うことを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記保護膜の厚さは、開口部側が厚く底部側が薄い連続的な膜厚に形成することを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記酸化処理は、少なくともジクロロエチレンを用いて行なうことを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は一般に、半導体基板表面にｎ型拡散層、ゲート絶縁膜、ゲート電極が形成された構造であるが、ＵＬＳＩ（Ｕｌｔｒａ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）デバイスの微細化に伴い、短チャネル効果の問題が顕在化してきている。
短チャネル効果とは、ゲート長が短くなるにつれてソース電極とドレイン電極が近づくとき、シリコンが比較的伝導性の高い半導体であるためにゲートを閉じていてもソースとドレインの間でリーク電流が流れてしまう現象(パンチスルー)である。
【０００３】
この短チャネル効果の問題を回避する手段として、トレンチゲート技術が注目されている。トレンチゲート技術とは、ゲート配線下のＳｉ基板を掘り下げて溝（トレンチ）を形成し、その溝にゲートを埋め込むことで、同じゲート占有面積でもチャネル長を長くすることが出来る方法である。
【０００４】
このような従来の溝埋め込み型のゲート電極を備えた半導体装置の断面構造を図１６に示す。
半導体装置１０１には、一対の溝型素子分離部１０２の間にトランジスタ構造Ｔが形成されている。具体的には、ｐ型ウェル層１０３ａとチャネルドープ層１０３ｂを有する半導体基板１０３の表面に、ソース領域又はドレイン領域となるｎ型拡散層１０４が形成されている。また、半導体基板１０３及びｎ型拡散層１０４には溝１０５が形成されており、この溝１０５によってｎ型拡散層１０４のソース領域とドレイン領域とが分断されている。更に、溝１０５の内面を含むｎ型拡散層１０４と素子分離部１０２の上にはゲート絶縁膜１０６が形成されている。また、溝１０５にはゲート電極１０７が埋め込まれている。ゲート電極１０７はゲート絶縁膜１０６を介して溝１０５に埋め込まれている。このようにして、ｎ型拡散層１０４のソース領域とドレイン領域との間に、ゲート絶縁膜１０６を介してゲート電極１０７が形成されている。また、ソース領域、ドレイン領域上には夫々電極１０８、１０９が形成されている。さらに、ゲート絶縁膜１０６上にはシリコン酸化膜１１０が形成されており、電極１０８、１０９及びゲート電極１０７はこのシリコン酸化膜１１０中に埋め込まれるようにして配置されている。
このように、トレンチゲート技術によって溝埋め込み型のゲート電極を備えた半導体装置１０１によれば、溝１０５にゲート電極１０７が埋め込まれた構造とすることで、実効的なチャネル長を溝の深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Ｖｔｈを得ることが可能になっている。
【０００５】
しかし、従来のトレンチゲート技術では、溝１０５を形成する工程において、図１７に示す如く、溝２０５をプラズマエッチングで加工する際に、図１７（ａ）に示す平面視形状の長楕円型の活性領域Ｋに対し、溝２０５を形成する場合において、図１７（ｃ）に示す如く、素子分離部１０２脇にＳｉバリ１０３ｃが形成されやすく、このＳｉバリ１０３ｃが寄生チャネルとして作用してしまうという問題があった。
【０００６】
このＳｉバリ１０３ｃを緩和する方法として、ケミカルエッチや水素アニール処理が知られている。
例えば、特許文献１には、フッ酸と硝酸との混合液による湿式処理と短時間熱処理を行なうケミカルエッチによって、トレンチの形状を改善する方法が記載されている。
また、特許文献２、特許文献３及び特許文献４には、水素アニール処理によって、トレンチ内壁を平坦化する方法が記載されている。
【特許文献１】特開２００１−３５１８９５号公報
【特許文献２】特開２００３−２２９４７９号公報
【特許文献３】特開２００４−１４００３９号公報
【特許文献４】特開２００５−１４２２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ドライエッチ後の溝において、等方的なケミカルエッチを入れてＳｉバリを緩和すると、図１８（ｂ）と図１８（ｃ）に示す如く、溝２０５の底部２０５ｂがラウンド形状になるために完全にその影響を排除することは出来ない。更に、その場合にはサイドエッチ過多のため図１８（ａ）のＡ１−Ａ１´線方向断面の溝形状が悪化する。この後、図１９に示す如く、マスクを除去すると溝２０５が形成されるが、溝２０５の断面形状は略円形になり、深さ方向の中央部が丸みを帯びて凹むため、溝上部２０５ａは内側に尖った形状になる。そして、この状態から製造したトランジスタは、図２０に示す如く、ゲート絶縁膜２０６を介して溝２０５にゲート電極２０７を埋め込み、トランジスタ２０１が構成されるので、溝上部２０５ａで電界集中しやすく、かつ寸法変動リスクが大きくなってしまう。
【０００８】
また、水素ベーク（水素雰囲気中で９００℃前後の加熱）を行うと、図１８（ｄ）に示す如く、溝底部３０５ｂをフラットとしてＳｉバリをほぼ完全に除去することが出来るが、同様にＡ１−Ａ１´線方向の断面形状が円に近い形状になり、マスクを除去して、同様にトランジスタを作製すると、溝上部で電界集中しやすく、かつ寸法変動リスクが大きくなってしまう。
【０００９】
本発明は、上記事情に鑑みてなされたものであって、トレンチゲートトランジスタの溝を加工する際に生じるバリを効率的に除去しながら溝の形状を最適化し、寄生チャネルやリーク電流を生じない半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に、素子分離絶縁膜によって周囲を囲まれた活性領域と、前記活性領域内に両端が前記素子分離絶縁膜と接して設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、前記素子分離絶縁膜側に位置し前記開口部と連結している一対の第１内壁と、前記活性領域側に位置し前記開口部と連結している一対の第２内壁と、前記開口部の対面に位置し、前記第１内壁及び前記第２内壁と連結している底部とから構成され、前記第２内壁の断面輪郭線が略直線状であって、前記溝の内部に副生したバリが、除去もしくは低減されているトレンチゲートトランジスタを具備してなることを特徴とする。
【００１１】
また、本発明の半導体装置においては、前記第２内壁の断面輪郭線は、中間溝幅と上部溝幅との比が０．９〜１．０５の範囲からなることが好ましい。
【００１２】
また、本発明の半導体装置においては、前記バリの高さが、前記底部から５ｎｍ以下であることが好ましい。
【００１３】
更に、本発明の半導体装置は、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることが好ましい。
【００１４】
次に、本発明の半導体装置の製造方法は、半導体基板に素子分離絶縁膜と活性領域とを設ける工程と、前記活性領域内に溝を形成する工程と、前記溝の内部に副生したバリを除去もしくは低減する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、前記溝は、両端部が前記素子分離絶縁膜と接するように設け、前記半導体基板の一面上に位置する開口部と、前記素子分離絶縁膜側に位置し前記開口部と連結している一対の第１内壁と、前記活性領域側に位置し前記開口部と連結している一対の第２内壁と、前記開口部の対面に位置し、前記第１内壁及び前記第２内壁と連結している底部とから構成し、前記第２内壁の断面輪郭線を略直線状に形成し、前記バリを除去もしくは低減する工程が、水素ベーク処理により前記バリを除去もしくは低減する第１バリ除去工程と、酸化処理によって前記溝の表面に保護膜を形成する保護膜形成工程と、前記保護膜が形成された前記溝の表面に水素ベーク処理を行い、前記第２内壁の断面輪郭線を略直線状に保ちながら、残存している前記バリを更に除去もしくは低減する第２バリ除去工程と、を有することを特徴とする。
【００１５】
また、本発明の半導体装置の製造方法においては、前記第２内壁の断面輪郭線は、中間溝幅と上部溝幅との比が０．９〜１．０５の範囲に形成することが好ましい。
【００１６】
また、本発明の半導体装置の製造方法においては、前記第１バリ除去工程において、前記バリの高さを前記底部から２０％以下に除去もしくは低減し、前記第２バリ除去工程において、前記バリの高さを前記底部から５ｎｍ以下に除去もしくは低減することが好ましい。
【００１７】
また、本発明の半導体装置の製造方法においては、前記水素ベーク処理は、少なくとも水素ガスを５リットル／分以上の流量で流しながら、８００〜９００℃のベーク処理を行うことが好ましい。
【００１８】
また、本発明の半導体装置の製造方法においては、前記保護膜の厚さは、開口部側が厚く底部側が薄い連続的な膜厚に形成することが好ましい。
【００１９】
また、本発明の半導体装置の製造方法においては、前記酸化処理は、少なくともジクロロエチレンを用いて行なうことが好ましい。
【発明の効果】
【００２０】
本発明によれば、トレンチゲートトランジスタの溝を加工する際に生じるバリを効率的に除去しながら溝の形状を最適化し、寄生チャネルや電化集中などの問題がなく、リーク電流を生じない半導体装置及びその製造方法を提供することができる。
すなわち、上記の半導体装置によれば、溝を構成する第２内壁の断面輪郭線が略直線状であって、溝の内部に副生したバリが除去もしくは低減されていることで、バリによる寄生チャネルが生じることなく、チャネル長が長くなっているため、短チャネル効果によるリーク電流を防ぐことができる。
また、上記の半導体装置によれば、溝の第２内壁の断面輪郭線は、中間溝幅と上部溝幅との比が０．９〜１．０５の範囲からなることで、中間溝幅と上部溝幅とがほぼ同じ大きさになり、溝上部に電界が集中することを防ぐことができる。
【００２１】
また、本発明の半導体装置によれば、溝の内部に副生したバリの高さが、５ｎｍ以下であることで、バリが十分に除去もしくは低減され、バリによる寄生チャネルが生じないようにすることができる。
【００２２】
更に、上記の半導体装置の製造方法によれば、バリを除去もしくは低減する工程が、水素ベーク処理によりバリを除去もしくは低減する第１バリ除去工程と、酸化処理によって溝の表面に保護膜を形成する保護膜形成工程と、保護膜が形成された溝の表面に水素ベーク処理を行い、第２内壁の断面輪郭線を略直線状に保ちながら、残存している前記バリを更に除去もしくは低減する第２バリ除去工程とを有することで、溝内部におけるＳｉのマイグレーションを、保護膜により積極的にコントロールできるため、溝の形状を適正化しながらバリを除去することができる。
【００２３】
また、上記の半導体装置の製造方法によれば、溝の第２内壁の断面輪郭線は、中間溝幅と上部溝幅との比が０．９〜１．０５の範囲に形成することで、上部溝幅と中間溝幅をほぼ同じ大きさにすることができ、溝上部に電界が集中することを防ぐことができる。
【００２４】
また、上記の半導体装置の製造方法によれば、第１バリ除去工程において、バリの高さを底部から２０％以下に除去もしくは低減し、第２バリ除去工程において、バリの高さを底部から５ｎｍ以下に除去もしくは低減することで、効率よくバリを十分に除去もしくは低減することができ、バリによる寄生チャネルが生じないようにすることができる。
【００２５】
また、本発明の半導体装置の製造方法によれば、前記水素ベーク処理は、少なくとも水素ガスを５リットル／分以上の流量で流しながら、８００〜９００℃のベーク処理を行うことで、溝のサイドエッチ比が低くなり、Ｓｉバリ除去効果も十分得られる。
【００２６】
また、上記の半導体装置の製造方法によれば、保護膜の厚さは、開口部側が厚く底部側になるにつれて薄い連続的な膜厚に形成することで、底部側が厚く開口部側になるにつれて薄いバリの厚さと反比例するため、第２バリ除去工程における水素ベーク処理の効果をバリ厚に応じて制御することができ、バリ除去効果が最適となる。
【００２７】
また、上記の半導体装置の製造方法によれば、酸化処理は、少なくともジクロロエチレンを用いて行なうことで、塩素の作用によってダメージ層を効率的に除去することができるため、酸化レートを高めることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態である半導体装置及びその製造方法について、図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
【００２９】
「半導体装置」
図１は本発明の実施の形態である半導体装置Ｈの平面構造を示す概念図、図２は図１のＡ−Ａ’線に沿う断面構造を示す概念図である。
これらの図において、半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
素子分離絶縁膜（トレンチ分離絶縁膜）２は、上記半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離する。この実施形態では１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
【００３０】
本実施形態の構造では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて整列形成され、各活性領域Ｋの両端部と中央部に個々に不純物拡散層が配置され、この形態では中央部にドレイン３、その両端部側にソース４ａ、４ｂが形成され、それらの真上に配置される形で基板コンタクト部５ｃ、５ａ、５ｂが規定される。
なお、この図のような平面形状の活性領域Ｋが規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋの形状や方向は特に規定されるべきものではないので図１に示す活性領域Ｋの形状はその他一般的なトレンチゲートトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
【００３１】
次に、図１の横（Ｘ）方向に折れ線状にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に直線状のワード配線７が延出配線され、これらのワード配線７が図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード線７は各活性領域Ｋと交差する部分において、図２に示されるゲート電極８を含むように構成されている。
【００３２】
図２に示す断面構造の如く、半導体基板１は、ｐ型ウェル層１ａと、ｐ型ウェル層１ａの上にチャネルドープ層１ｂが形成され、その上に素子分離絶縁膜２に区画された活性領域Ｋにソース４ａ、ドレイン３、ソース４ｂが離間して形成されている。
ソース４ａとドレイン３との間の位置と、ドレイン３とソース４ｂとの間の位置に、半導体基板１を掘り下げて形成した溝１１、１１が形成され、これら溝１１、１１の両側に位置する素子分離絶縁膜２の上にも溝１３が形成されている。
これらの溝１１、１１はワード配線７に沿って連続形成され、両端部がトレンチ分離絶縁膜２と接するように形成されている。
【００３３】
溝１１の内周面と各溝周縁部の基板上面位置までゲート絶縁膜１７が形成され、溝１１の各ゲート絶縁膜１７の内側には、各ゲート絶縁膜１７に接するようにゲート電極８が各溝から若干上方にまで突出するように形成され、各ゲート電極８上にはワード配線７と絶縁膜ハードマスク１５が積層形成され、半導体基板１から上方に突出されているゲート電極８の上部側とその上に位置するワード配線７の一部とその上に位置する絶縁膜ハードマスク１５の両側に位置するようにＬＤＤサイドウォール１６が形成されている。なお、素子分離絶縁膜２に形成された溝１３の内部にもゲート電極材料８ａが形成され、その上にワード配線７と絶縁膜ハードマスク１５が積層形成されている。
【００３４】
本実施形態の構造においては、溝１１の一方に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているソース４ａ、ドレイン３により１つのトレンチゲートトランジスタが構成され、もう一方の溝１１に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているドレイン３、ソース４ｂにより他の１つのトレンチゲートトランジスタが構成されている。そしてそれらのトレンチゲートトランジスタが図１の横（Ｘ）方向と縦（Ｙ）方向に複数整列形成されることによりＤＲＡＭメモリセル用の選択トランジスタ部が構成される。
このようなトレンチゲートトランジスタの構造において、一例として、ゲート絶縁膜１７は熱酸化によりシリコン酸化膜として形成され、ゲート電極８は多結晶シリコン膜から形成され、ワード配線７は金属膜から形成され、サイドウォール１６は窒化シリコンなどの絶縁膜から形成されている。
【００３５】
溝１１の構造は、例えば図３に示す如く、半導体基板１の一面上に位置する開口部１１ａと、図３に示す断面構造において左右に位置するトレンチ分離絶縁膜２側に位置し開口部１１ａと連結している一対の第１内壁１１ｂと、活性領域Ｋ側に位置し開口部１１ａと連結している一対の第２内壁１１ｃと、開口部１１ａの対面に位置し、第１内壁１１ｂ及び前記第２内壁１１ｃと連結している底部１１ｄとから構成され、前記第２内壁１１ｃの断面輪郭線が略直線状であって、第１内壁１１ｂの表面に底部１１ｄの方向から副生したＳｉバリが除去もしくは低減されている。
このような構造により、Ｓｉバリによる寄生チャネルが生じることなく、チャネル長が長くなっているため、短チャネル効果によるリーク電流を防ぐことができる。
【００３６】
また、図３（ａ）に示す如く、第２内壁１１ｃの断面輪郭線は、中間溝幅ｂと上部溝幅ａとの比（＝ｂ／ａ）が０．９〜１．０５の範囲からなることが好ましい。この範囲において、上部溝幅ａと中間溝幅ｂがほぼ同じ大きさになり、溝１１上部に電界が集中することを防ぐことができる。
また、開口部１１ａの位置する面と第２内壁１１ｃとの成す角度θは、実用的な範囲として８７°≦θ≦９３°であることが好ましい。この範囲において、溝の形状が最適化され、溝上部に電界が集中することを防ぐことができる。
また、図３（ｂ）に示す如く、バリの高さｈが底部１１ｄから５ｎｍ以下であることが好ましい。この範囲において、バリが十分に除去もしくは低減され、バリによる寄生チャネルが生じないようにすることができる。なお、底部１１ｄは第１内壁１１ｂの断面において平坦であることが好ましい。
【００３７】
なお、図２において、ドレイン３、ソース４ａおよび４ｂの各々の上方側には基板コンタクト用の導体部１８ａ、１８ｂ、１８ｃが積層形成され、これらの導体部により図１に示す基板コンタクト５ａ、５ｂ、５ｃが構成されて、本願構造の半導体装置を後述するダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ，以下、ＤＲＡＭと略す。）に適用した場合のＤＲＡＭのキャパシタ構造に接続できるように構成されている。
【００３８】
以上説明した本実施形態のトレンチゲートトランジスタ構造の半導体装置であるならば、トレンチゲートトランジスタの溝を加工する際に生じるＳｉバリを効率的に除去しながら溝の形状を最適化し、寄生チャネルや電化集中などの問題がなく、リーク電流を生じない特徴を有する。
【００３９】
「半導体装置の製造方法」
次に、本発明構造に係るトレンチゲートトランジスタ構造の半導体装置Ｈの製造方法の一例について、図４〜１２を参照して工程順に説明する。
一般に、トレンチゲート構造を有するトランジスタの製造方法は、半導体基板に素子分離絶縁膜と活性領域とを設ける工程（素子分離工程）と、活性領域内に溝を形成する工程と（溝形成工程）、溝の内部に副生したバリを除去もしくは低減する工程（バリ除去工程）と、溝の内部にゲート絶縁膜を形成するとともに溝にゲート電極を形成する工程（ゲート電極形成工程）と、溝の近傍に拡散層を形成する工程（拡散層形成工程）とから概略構成されている。
以下、各工程について順次説明する。
【００４０】
［素子分離工程］
まず図４に示す如く、半導体基板１上に、ＳＴＩ法により深さが２００〜３５０ｎｍ程度の素子分離絶縁膜２を形成する。この素子分離絶縁膜２の形成によって、半導体基板１上に島状の活性領域Ｋが形成される。
【００４１】
次に図５に示す如く、半導体基板１の活性領域Ｋと素子分離絶縁膜２を覆うように絶縁膜１２を形成する。
まず、例えば厚みが１０〜２０ｎｍのシリコン酸化膜をＣＶＤ法により形成した後、ボロンを注入してｐ型ウェル層１ａを形成する。ボロン注入の条件としては、シリコン酸化膜を通して、２５０ｋｅＶで注入濃度１×１０１３ｃｍ−２、１５０ｋｅＶで注入濃度５×１０１２ｃｍ−２、及び８０ｋｅＶで注入濃度３×１０１２ｃｍ−２という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、１０００℃、１分間という条件が例示される。
続いて、シリコン酸化膜を通してボロンが注入されて、ｐ型ウェル層１ａの上にチャネルドープ層１ｂが形成される。この時のボロン注入の条件としては、３０ｋｅＶで２×１０１２ｃｍ−２という条件が例示される。
更に、シリコン酸化膜を覆うように、例えば厚みが１００〜２００ｎｍ程度のシリコン窒化膜をＣＶＤ法により積層し、絶縁膜１２を形成する。
【００４２】
［溝形成工程］
次に、図６に示す如く、ゲート電極を形成すべき所定の領域にある膜（マスク）をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部１１ａを形成し、ゲートトレンチ形成用のマスクパターンＭを形成する。
更に、マスクパターンＭの周囲にサイドウォールＭ１を形成する。
そして、このマスクパターンＭを用いてチャネルドープ層１ｂをドライエッチングすることにより、図７に示す如く、２つの溝１１を所定の間隔を隔てて形成する。溝１１の深さｄは例えば１００〜２００ｎｍ程度が好ましい。
溝１１は、活性領域Ｋを横切るように形成されるとともに、活性領域Ｋの領域において溝１１との両端部を素子分離絶縁膜２と接するように設け、半導体基板１の一面上に位置する開口部１１ａと、素子分離絶縁膜２側に位置し開口部１１ａと連結している一対の第１内壁１１ｂと、活性領域Ｋ側に位置し開口部１１ａと連結している一対の第２内壁１１ｃと、開口部１１ａの対面に位置し、第１内壁１１ｂ及び第２内壁１１ｃと連結している底部１１ｄとから構成されている。
【００４３】
［バリ除去工程］
このようにして溝１１を形成すると、図７（ｃ）に示す如く、第１内壁１１ｂの表面に底部１１ｄの方向からＳｉバリ（バリ）１１ｅが副生される。このようなバリ１１ｅは、寄生チャネルとなってしまうため、除去もしくは低減する必要がある。
【００４４】
本発明では、溝１１の第２内壁１１ｃの断面輪郭線を略直線状に形成し、バリ除去工程が、水素ベーク処理によりバリ１１ｅを除去もしくは低減する第１バリ除去工程と、酸化処理によって溝１１の表面に保護膜を形成する保護膜形成工程と、保護膜が形成された溝１１の表面に水素ベーク処理を行い、第２内壁１１ｃの断面輪郭線を略直線状に保ちながら、残存しているバリ１１ｅを更に除去もしくは低減する第２バリ除去工程と、を有することを特徴とする。このようにすることで、溝１１内部におけるＳｉのマイグレーションを、保護膜により積極的にコントロールできるため、溝１１の形状を適正化しながらバリ１１ｅを除去することができる。
【００４５】
また、第１バリ除去工程において、バリ１１ｅの高さを底部から２０％以下に除去もしくは低減し、第２バリ除去工程において、バリ１１ｅの高さを底部から５ｎｍ以下に除去もしくは低減することが好ましい。このようにすることで、図３（ａ）に示す如く、溝１１の第２内壁１１ｃの断面輪郭線における上部溝幅ａと中間溝幅ｂとの比（サイドエッチ）（＝ｂ／ａ）を最小限にし、図３（ｂ）に示す如く溝１１の第１内壁１１ｂの断面における底部１１ｄの形状を平坦に保ちつつ、効率よくバリ１１ｅを十分に除去もしくは低減することができる。
【００４６】
（第１バリ除去工程）
図８に示す如く、ウエットエッチングによって自然酸化膜を除去してから、バリ１１ｅを水素ベーク処理によって除去する。このとき、バリ１１ｅの高さを底部から２０％以下に除去もしくは低減することが好ましい。
水素ベーク処理は、一般にゲート酸化前やポリシリコンのエピタキシャル成長前などに表面の自然酸化膜除去のために使用される技術である。この処理で温度を９００℃前後にすると、Ｓｉ原子がマイグレートし、応力ストレスの少ない形状に変化することが知られている。このマイグレーションはある程度の厚さ（約１ｎｍ以上）の酸化膜が付いている部分だけは動かないので、後で詳しく説明する保護膜形成工程との組み合わせで溝の形状制御が可能になる。
【００４７】
Ｓｉマイグレーションは加熱温度に大きく依存するので、バリ１１ｅの高さを初期高さの２割程度まで短時間で低減するには８００〜９００℃の温度範囲が好ましい。より好ましくは８２０〜８７０℃の範囲であり、８５０°程度が最も好ましい。
９００℃を超えるとＳｉ分子がマイグレートし過ぎてバリの部分が凹んでしまい、８７５℃付近ではサイドエッチ比が高くなる。また、８００℃未満ではＳｉバリ除去効果が弱くなり、処理時間が多く掛かってしまう。
【００４８】
また、水素ベーク処理における水素流量は、少なくとも５リットル／分以上が好ましく、より好ましくは８〜１２リットル／分の範囲であり、１０リットル／分程度が最も好ましい。この範囲において溝のサイドエッチ比が低く、Ｓｉバリ除去効果も十分得られる。
また、圧力は２０Ｔｏｒｒ（２．６７×１０３Ｐａ）程度が好ましい。圧力を高くすることで、酸化膜エッチレートが早くなることが開示されている（特開２００５−０７９２１５号公報参照）。
【００４９】
（保護膜形成工程）
第１バリ除去工程の後、図９に示す如く、酸化処理により保護膜１４を形成する。保護膜１４の厚さは、開口部１１ａ側が厚く底部１１ｄ側になるにつれて薄くなる連続的な膜厚に形成することが好ましい。このようにすることで、底部１１ｄ側が厚く開口部１１ａ側になるにつれて薄いバリ１１ｅの厚さと反比例するため、第２バリ除去工程における水素ベーク処理の効果をバリ１１ｅ厚に応じて制御することができ、バリ除去効果が最適となる。
【００５０】
また、酸化処理は、ＤＣＥ（ジクロロエチレン）を用いたＤＣＥ酸化処理が好ましい。
ＤＣＥ酸化処理は、フィールド（活性領域）の酸化などに用いられ、ＤＣＥが１〜２％程度混入したファーネス酸化の事である。この酸化法は塩素を含むために金属汚染除去効果が高い。また、もう一つの特徴として、基板表面側ほど酸化レートが早い事が挙げられる。この特徴は、基板表面側のパターンの際（きわ）にドライエッチにおけるダメージ層が存在していることによる。つまり、塩素の作用によってダメージ層を効率的に除去することができるため、酸化レートを高めることができる。
【００５１】
酸化処理の条件は、例えば８２０〜８７０℃の温度範囲で、時間を例えば７５〜１２５秒間の範囲で行なうことで、十分な厚さの保護膜１４を形成することができ、かつバリ除去工程において妨げにならない程度の厚さに形成することができる。
ＤＣＥ酸化以外の酸化処理方法としては、例えばＤＲＹ酸化やＷＥＴ酸化が知られているが、これらの方法では、このダメージ層が除去できないためにウェハ表面側で酸化レートが低くなる。
一方、ＤＣＥ酸化の場合には塩素の作用によりダメージ層が効率的に除去することが出来、酸化レートが高い。ウェハ表面側ほど酸化レートが高いのは、表面側ほど塩素ガスリッチであるためと推測される。本発明はこの特徴を利用して、高さの低くなったバリ１１ｅはなるべく酸化せず、第１内壁１１ｂは酸化して保護膜１４で保護することで、次で説明する第２バリ除去工程においてＡ−Ａ´線方向の形状を崩さないようにしている。
【００５２】
（第２バリ除去工程）
保護膜形成工程の後、第２バリ除去工程を行なう。
保護膜１４が形成された溝１１の表面に水素ベーク処理を行い、図１０に示す如く、第２内壁１１ｃの断面輪郭線を略直線状に保ちながら、残存しているバリ１１ｅを更に除去もしくは低減する。このようにすることで、溝１１内部におけるＳｉのマイグレーションを、保護膜１４により積極的にコントロールできるため、溝１１の形状を適正化しながらバリを除去することができる。
【００５３】
第２バリ除去工程において、バリ１１ｅの高さを底部から５ｎｍ以下に除去もしくは低減することが好ましい。このようにすることで、図３（ａ）に示す如く、第２内壁１１ｃの断面輪郭線における中間溝幅ｂと上部溝幅ａとの比（サイドエッチ）（＝ｂ／ａ）を最小限にし、図３（ｂ）に示す如く、第１内壁１１ｂの断面における底部１１ｄの形状を平坦に保ちつつ、効率よくバリ１１ｅを十分に除去もしくは低減することができる。
【００５４】
第１バリ除去工程と同様に、Ｓｉマイグレーションは加熱温度に大きく依存するので、バリ１１ｅの高さを初期高さの２割程度まで短時間で低減するには８００〜９００℃の温度範囲が好ましい。より好ましくは８２０〜８７０℃の範囲であり、８５０°程度が最も好ましい。
９００℃を超えるとＳｉ分子がマイグレートし過ぎてバリの部分が凹んでしまい、８７５℃付近ではサイドエッチ比が高くなる。また、８００℃未満ではバリ除去効果が弱くなり、処理時間が多く掛かってしまう。
【００５５】
また、このとき、第１内壁１１ｂの表面における保護膜１４をなるべく還元させないようにし、その部分でのＳｉマイグレーションを極力抑えるために、ガス不足かつ高圧の状態にして狭いところに入りにくいように調製する必要がある。
そのため、水素ベーク処理における水素流量は、少なくとも５リットル／分以上が好ましく、より好ましくは８〜１２リットル／分の範囲であり、１０リットル／分程度が最も好ましい。この範囲において溝のサイドエッチ比が低く、バリ除去効果も十分得られる。また、圧力は２０Ｔｏｒｒ（２．６７×１０３Ｐａ）程度が好ましく、圧力を高くすることで、酸化膜エッチレートが早くなる。
【００５６】
（犠牲酸化及び酸化膜除去工程）
第２バリ除去工程を行なった後、図１１に示す如く、ＩＳＳＧ（ｉｎ  ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｅｄ）酸化処理などの犠牲酸化処理により、溝１１内に犠牲酸化膜１１ｆを形成する。
犠牲酸化処理は、例えば、８５０〜９５０℃の温度で、ジクロルエチレンなどの有機ハロゲン化ガスを含む酸化性雰囲気で行う条件を例示できる。
更に、図１２に示す如く、ウェットエッチによって、半導体基板１上の窒化膜及び酸化膜（マスクパターンＭ及びサイドウォールＭ１）を除去する。
【００５７】
［ゲート電極形成工程］
次に、熱酸化を行ってゲート絶縁膜１７を形成する。絶縁膜１７は、半導体基板１上に、溝１１に追従して形成され、厚みは１０ｎｍ程度がよい。
続いて、ドライ酸素雰囲気中、例えば１０００℃で熱酸化することで、溝１１を埋め込むように多結晶シリコン膜を堆積してゲート電極８を形成し、ゲート電極８上に金属膜を堆積してワード配線７を形成し、ワード配線７上に絶縁膜ハードマスク１５を形成し、これらをエッチングする。
【００５８】
［拡散層形成工程］
次に、半導体基板１にリン及び砒素を注入して、ｎ型拡散層からなるドレイン３、ソース４ａおよび４ｂを形成する。リンの注入条件としては、５０ｋｅＶで注入濃度が１×１０１４ｃｍ−２という条件が例示される。また、砒素注入の条件としては、２０ｋｅＶで注入濃度が１×１０１５ｃｍ−２という条件が例示される。また、これらの注入後には、活性化のために１０００℃で１０秒程度の熱処理が施される。
【００５９】
更に、ゲート電極８、ワード配線７、絶縁膜ハードマスク１５の両側面に、窒化シリコンなどの絶縁膜からなるサイドウォール１６を形成する。そして、サイドウォール１６で挟まれた領域及びサイドウォール１６の上部に、ドレイン３、ソース４ａおよび４ｂの各々の上方側と連結するように導体部１８ｂ、１８ａ、１８ｃを積層形成する。
このようにして、図１及び図２に示した如くトレンチゲートトランジスタ（半導体装置Ｈ）が完成する。
【００６０】
その後、上記のトレンチゲートトランジスタを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を製造するには、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図１３に示す如く、トレンチゲートトランジスタ上に複数の層間絶縁膜３１を形成し、各層間絶縁膜３１を貫通するコンタクトプラグ３２、ビット線３３、セルキャパシタ３４、配線３５等を形成することにより、トレンチゲート型の非対称セルトランジスタをメモリセルのトランスファゲートトランジスタとして使用したＤＲＡＭ（半導体装置）が完成する。
【００６１】
なお、従来例として、同様に、図１７に示す如く、素子分離領域１０２、活性領域１０Ｋを形成し、マスクパターンＭ´及びサイドウォールＭ１´を介して溝２０５を形成し、溝２０５の内部にＳｉバリが生じた半導体基板２０１に、図１７（ｃ）に示す如く、等方的なケミカルエッチを入れてこのＳｉバリ１０３ｃを緩和すると、図１８（ｃ）に示す如く、溝２０５の底部２０５ｂがラウンド形状になるために、底部２０５ｂに比べて素子分離絶縁膜（素子分離領域）２と接した部分は高くなり、完全にその影響を排除することは出来ない。更に、その場合にはサイドエッチ過多のためＡ１−Ａ１´線方向断面の溝形状が悪化する。
また、フッ素系のガスを使用するためマスクが後退し、上部溝幅ａが大きくなるデメリットもある。
【００６２】
この後、図１９に示す如く、マスクを除去すると溝２０５が形成されるが、溝２０５の断面形状は略円形になり、深さ方向の中央部が丸みを帯びて凹むため、溝上部２０５ａは内側に尖った形状になる。そして、図２０に示すように、ゲート絶縁膜２０６を介して溝２０５にゲート電極２０７を埋め込み、トランジスタ２０１を作製すると、溝上部２０５ａで電界集中しやすく、かつ寸法変動リスクが大きくなってしまう。
【００６３】
一方、水素ベーク（水素雰囲気中で９００℃前後の加熱）を適用すると、図１８（ｄ）に示す如く、溝３０５の底部３０５ｂがフラットでＳｉバリ１０３ｃをほぼ完全に除去することが出来るが、同様にＡ１−Ａ１´線方向の形状が円に近い形状になり、マスクを除去して、同様にトランジスタを作製すると、溝上部で電界集中しやすく、かつ寸法変動リスクが大きくなってしまう。
【００６４】
しかし、本発明のプロセスフローを適用した場合は、上部溝幅ａ、中間溝幅ｂがほぼ理想的な寸法で、バリ１１ｅだけが限りなく０に近い状態になる。完全にフラットにする必要があれば、さらにライトＤＣＥ酸化とライト水素ベークを追加すればよい。
以上説明した本実施形態のトレンチゲートトランジスタ構造の半導体装置の製造方法であるならば、トレンチゲートトランジスタの溝を加工する際に生じるバリを効率的に除去しながら溝の形状を最適化し、寄生チャネルや電化集中などの問題がなく、リーク電流を生じない半導体装置を製造することができる。
【実施例】
【００６５】
次に、本発明の実施例について詳細に説明する。
図４〜図１２に示した如くの工程によって、図１及び図２に示す如く半導体装置Ｈを作製した。
【００６６】
《実施例１、２》
水素ベークと酸化方法の最適条件出し、溝シリコンドライエッチ後にＳｉバリが発生したサンプルに対して、本発明のライト水素ベークとライトＤＣＥ酸化の最適条件を検討した。
（サンプル構造）
ドライエッチ後の形状は、図５に示した如くの形状である。
（ドライエッチング装置）
市販のＩＣＰプラズマエッチング装置を用いた。
（シリコンドライエッチ条件）
ＨＢｒ／Ｃｌ２／Ｏ２＝１００／９０／１０ｓｃｃｍ，１０ｍＴｏｒｒ（１．３３Ｐａ），ＲＦ（上部／下部）＝５００Ｗ／１００Ｗ（Ｓｔａｇｅ温度＝１０℃）とした。
（水素ベーク基準条件）
Ｈ２＝１５リットル／分，２０Ｔｏｒｒ（２．６７×１０３Ｐａ），８５０℃，６０ｓｅｃとした。
【００６７】
水素ベークに必要な条件は以下の２つの要件を両立することとした。
（１）Ｓｉバリ高さを初期高さの２割程度まで低くすること。
（２）ワード線垂直方向の溝側面の酸化膜をなるべく還元させないようにし、その部分でのＳｉマイグレーションを極力抑えること。
【００６８】
Ｓｉマイグレーションは加熱温度に大きく依存するので、（１）を短時間で達成するためには温度を９００℃近くにすることが知られている。そのため、８００℃から９００℃の加熱温度条件で実験を行ない、図３に示した如く、形成した溝１１について、溝深さｄ、上部溝幅ａ、中間溝幅ｂ、Ｓｉバリ高さｈを測定し、サイドエッチ比（ｂ／ａ）、θを算出した。結果を表１に示す。
【００６９】
【表１】
2008305961.tif 000003
【００７０】
表１に示したように、８５０℃以上の温度でＳｉバリを初期高さの２割以下にすることが出来た。９００℃ではＳｉがマイグレートし過ぎてＳｉバリの部分が凹んでしまった。８７５℃ではワード線垂直方向の溝のサイドエッチ比が高いので、８５０℃を最適条件と判断できる。
【００７１】
次に、（２）を達成するための条件を検討した。これを達成するにはガス不足かつ高圧の状態にして、狭いところに入りにくいように調製する必要がある。圧力を高くすることは酸化膜エッチレートが早くなることが文献（特開２００５−０７９２１５号公報）からわかっていたので、ここではＨ２流量依存性(５〜２０リットル／分)を調べた。結果を表２に示す。
【００７２】
【表２】
2008305961.tif 000004
【００７３】
表２に示したように、１０リットル／分の時に溝のサイドエッチ比が低く、Ｓｉバリ除去効果もそれ程落ちていないので、Ｈ２流量は１０リットル／分が最適と判断できる。
【００７４】
《試験例》
酸化に必要な条件として、溝側面の上側ほど酸化膜を厚く付け、溝底に近いほど酸化膜を薄くすることが好ましい。そのため、３種類の酸化方法（ドライ酸化、ＷＥＴ酸化、ＤＣＥ酸化）について酸化膜厚の深さ依存性を調べるために、図１４に示す如く、上部膜厚ａ´、中間膜厚ｂ´、底部膜厚ｃ´をそれぞれ測定した。結果を図１５に示す。
この結果から、所望の酸化膜厚分布にするには、溝上部の酸化膜厚の大きいＤＣＥ酸化が最適であると判断できる。
【００７５】
《実施例３》
次に最も効果的であったＤＣＥ酸化について、最適な温度と時間の条件を調べた。Ｓｉバリ部分に酸化膜を付けないようにするためにも温度は用いた装置における設定最下限の８５０℃とし、ここでは最適時間を検討した（５０，１００，１５０，２００秒）。上部膜厚ａ´、中間膜厚ｂ´、底部膜厚ｃ´を測定し、それらの比（ａ´／ｂ´、ｂ´／ｃ´）を算出した。結果を表３に示す。
【００７６】
【表３】
2008305961.tif 000005
【００７７】
表３に示したように、５０秒では時間が短すぎて全体的に酸化膜が薄過ぎ、更には底部との膜厚差が生じにくいことも分かった。また、１５０秒では溝底部でも膜厚が１ｎｍを越え、Ｓｉバリ低減効果が落ちる可能性がある。
そのため、ライトＤＣＥ酸化の時間条件は１００秒が最適であると判断できる。
【００７８】
以上の実験結果より、本発明のプロセスフロー、条件は以下のように行なうことが好ましい。
（トレンチゲートＳｉドライエッチ後）
（１）ライト水素ベーク（１回目）
水素ベーク条件：Ｈ２＝１０リットル／分，２０Ｔｏｒｒ（２．６７×１０３Ｐａ），８５０℃，６０ｓｅｃとした。
（２）ライトＤＣＥ酸化
ＤＣＥ酸化：ＤＣＥキャリアガスＮ２＝０．１リットル／分，Ｏ２＝５リットル／分，８５０℃，１００ｓｅｃとした。
（３）ライト水素ベーク（２回目）
水素ベーク条件：Ｈ２＝１０リットル／分，２０Ｔｏｒｒ（２．６７×１０３Ｐａ），８５０℃，６０ｓｅｃ（1回目と同じ）とした。
必要であれば（１）、（２）を繰り返す。そしてこの後、ＩＳＳＧ酸化及びマスクウェットエッチを行なえばよい。
【００７９】
《実施例４》
他処理方法との比較として、ＤＲＡＭにトレンチゲートを形成する際のドライエッチ工程で発生するＳＴＩ脇のＳｉバリをいくつかの方法で除去することを試み、形状を比較した。
（サンプル構造）
ドライエッチ後の形状は、図５に示した如くの形状である。
（ドライエッチング装置）
市販のＩＣＰプラズマエッチング装置を用いた。
（シリコンドライエッチ条件）
ＨＢｒ／Ｃｌ２／Ｏ２＝１００／９０／１０ｓｃｃｍ，１０ｍＴｏｒｒ（１．３３Ｐａ），ＲＦ（上部／下部）＝５００Ｗ／１００Ｗ（Ｓｔａｇｅ温度＝１０℃）とした。
（ケミカルドライエッチ条件）
ＣＦ４／Ａｒ＝１００／１００ｓｃｃｍ，Ｐｒｅｓｓｕｒｅ＝２０ｍＴｏｒｒ（２．６７Ｐａ）、ＲＦ（上部／下部）＝５００Ｗ／０Ｗ（Ｓｔａｇｅ温度＝１０℃）とした。
（水素ベークのみ）
水素ベーク条件：Ｈ２＝１５リットル／分，２０Ｔｏｒｒ（２．６７×１０３Ｐａ），８７５℃，６０ｓｅｃとした。
（本発明の方法：水素ベーク＋ＤＣＥ酸化）
ライト水素ベーク条件：Ｈ２＝１０リットル／分，２０Ｔｏｒｒ（２．６７×１０３Ｐａ），８５０℃，６０ｓｅｃとした。
ライトＤＣＥ酸化：ＤＣＥキャリアガスＮ２＝０．１リットル／分，Ｏ２＝５リットル／分，８５０℃，１００ｓｅｃとした。
そして、形成した溝１１について、溝深さｄ、上部溝幅ａ、中間溝幅ｂ、Ｓｉバリ高さｈ、θを測定し、サイドエッチ比（ｂ／ａ）を算出した。結果を表４に示す。
【００８０】
【表４】
2008305961.tif 000006
【００８１】
表４に示したように、ケミカルドライエッチは効率的にＳｉバリを除去するが、溝底がラウンド形状になるため、溝底に比べてＳＴＩ酸化膜と接した部分は２０ｎｍ程度高くなった。また、フッ素系のガスを使用するためマスクが後退し、上部溝幅が大きくなるデメリットもある。
水素ベークを適用した結果では、Ｓｉバリは完全に除去することが出来た。しかし、その場合にはワード線垂直方向の溝内壁が大きく後退してしまった。
一方で、本発明のプロセスフローを適用した場合には、上部溝幅ａ、中間溝幅ｂがほぼ理想的な寸法で、Ｓｉバリだけが限りなく０に近い状態になっている。完全にフラットにする必要があれば、さらにライトＤＣＥ酸化とライト水素ベークを追加すればよい。
【産業上の利用可能性】
【００８２】
本発明の活用例として、トレンチゲート構造を搭載したデバイス及びその製造方法に広く利用することができる。
【図面の簡単な説明】
【００８３】
【図１】図１は本発明の実施形態である半導体装置の平面構造を示す概念図である。
【図２】図２は本発明の実施形態である半導体装置の断面構造を示す概念図である。
【図３】図３は本発明の実施形態である半導体装置の溝の形状を説明するための図であり、図１におけるＡ−Ａ´線に対応する溝の断面図（ａ）、及びＢ−Ｂ´線に対応する溝の断面図（ｂ）である。
【図４】図４は本発明の実施形態である半導体装置を製造する際の工程図であって、素子分離絶縁膜を形成した状態を示す平面図である。
【図５】図５は本発明の実施形態である半導体装置を製造する際の工程図であって、図３の活性領域を拡大した平面図（ａ）、図５（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図６】図６は本発明の実施形態である半導体装置を製造する際の工程図であって、マスク及びサイドウォールを形成した状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図６（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）、及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図７】図７は本発明の実施形態である半導体装置を製造する際の工程図であって、トレンチゲートを形成した状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図７（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）、及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図８】図８は本発明の実施形態である半導体装置を製造する際の工程図であって、第１バリ除去工程を行なった状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図８（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）、及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図９】図９は本発明の実施形態である半導体装置を製造する際の工程図であって、保護膜形成工程を行なった状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図９（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）、及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図１０】図１０は本発明の実施形態である半導体装置を製造する際の工程図であって、第２バリ除去工程を行なった状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図１０（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）、及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図１１】図１１は本発明の実施形態である半導体装置を製造する際の工程図であって、酸化膜した状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図１１（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図１２】図１２は本発明の実施形態である半導体装置を製造する際の工程図であって、ウェットエッチを行なった状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図１２（ａ）におけるＡ−Ａ´線に対応する断面図（ｂ）、及びＢ−Ｂ´線に対応する断面図（ｃ）である。
【図１３】図１３は本発明の実施形態である半導体装置を示す断面図である。
【図１４】図１４は、溝の酸化膜厚の計測方法を説明するための図であり、図７（ａ）におけるＡ−Ａ´線に対応する断面図である。
【図１５】図１５は、試験例における酸化方法の違いによる溝の深さ方向の酸化膜厚の分布を比較する図である。
【図１６】図１６は従来の半導体装置を示す断面図である。
【図１７】図１７は従来の半導体装置を製造する際の工程図であって、トレンチゲートを形成した状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図１７（ａ）におけるＡ１−Ａ１´線に対応する断面図（ｂ）、及びＢ１−Ｂ１´線に対応する断面図（ｃ）である。
【図１８】図１８は従来の半導体装置を製造する際の工程図であって、水素ベークを行なった状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図１８（ａ）におけるＡ１−Ａ１´線に対応する断面図（ｂ）、及びＢ１−Ｂ１´線に対応する断面図（ｃ）である。
【図１９】図１９は従来の半導体装置を製造する際の工程図であって、マスクを除去した状態を示す模式図であり、活性領域を拡大した平面図（ａ）、図１９（ａ）におけるＡ１−Ａ１´線に対応する断面図（ｂ）、及びＢ１−Ｂ１´線に対応する断面図（ｃ）である。
【図２０】図２０は従来の半導体装置の製造方法によって、バリ除去の際に溝の形状が変形した状態で製造された半導体装置の断面図である。
【符号の説明】
【００８４】
１・・・半導体基板、２・・・素子分離絶縁膜、３・・・ドレイン、４ａ、４ｂ・・・ソース、５ａ、５ｂ、５ｃ・・・基板コンタクト部、７・・・ワード配線、８・・・ゲート電極、１１・・・溝、１１ａ・・・開口部、１１ｂ・・・第１内壁、１１ｃ・・・第２内壁、１１ｄ・・・底部、１１ｅ・・・バリ、１２・・・絶縁膜、１３・・・溝、１４・・・保護膜、１５・・・絶縁膜ハードマスク、１６・・・サイドウォール、１７・・・ゲート絶縁膜、１８ａ、１８ｂ、１８ｃ・・・導体部、Ｋ・・・活性領域。
【図１】
2008305961.tif 000007
【図２】
2008305961.tif 000008
【図３】
2008305961.tif 000009
【図４】
2008305961.tif 000010
【図５】
2008305961.tif 000011
【図６】
2008305961.tif 000012
【図７】
2008305961.tif 000013
【図８】
2008305961.tif 000014
【図９】
2008305961.tif 000015
【図１０】
2008305961.tif 000016
【図１１】
2008305961.tif 000017
【図１２】
2008305961.tif 000018
【図１３】
2008305961.tif 000019
【図１４】
2008305961.tif 000020
【図１５】
2008305961.tif 000021
【図１６】
2008305961.tif 000022
【図１７】
2008305961.tif 000023
【図１８】
2008305961.tif 000024
【図１９】
2008305961.tif 000025
【図２０】
2008305961.tif 000026