(57)【要約】      （修正有）【課題】ＴＦＴ-ＬＣＤにおいて、蓄積容量ラインの相互接続構造を簡素に構成でき、斜めから見たときのグレースケールの影響を低減し、色ずれ現象を改善する。【解決手段】マトリクス状に配置された複数のピクセルと、第１及び第２の走査線と、蓄積容量ラインを備え、各ピクセルは、第１及び第２の走査線の間に配設された第１のサブピクセルと、第１から第３の薄膜トランジスタと、第１及び第２の領域に分割されたピクセル電極を有する。第１の薄膜トランジスタは、第１の走査線及びピクセル電極の第１の領域に電気的に接続され、第２の薄膜トランジスタは、第１の走査線及びピクセル電極の第２の領域に電気的に接続され、第３の薄膜トランジスタは、第２の走査線及びピクセル電極の第２の領域に電気的に接続されている。蓄積容量ラインは、第３の薄膜トランジスタに電気的に接続され、第１の走査線までの距離は、第２の走査線までの距離よりも長くなっている。【選択図】図６
2008203849.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ基板を有する液晶ディスプレイパネルであって、
前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線と、蓄積容量ラインを備え、
前記第１の走査線は、前記薄膜トランジスタ基板上に配設されており、
前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されており、
前記複数のピクセルのそれぞれは、第１のサブピクセルを有しており、
前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有しており、
前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されており、
前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されており、
前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されており、
前記蓄積容量ラインは、前記第１の走査線及び第２の走査線に平行に配設されているとともに、前記第３の薄膜トランジスタに電気的に接続されており、
前記蓄積容量ラインから前記第１の走査線までの距離は、前記蓄積容量ラインから前記第２の走査線までの距離よりも長いことを特徴とする液晶表示パネル。
【請求項２】
前記第１の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣｇｄ１、前記第２の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣｇｄ２としたときに、
Ｃｇｄ２≧Ｃｇｄ１      （１）
を満たすことを特徴とする請求項１に記載の液晶ディスプレイパネル。
【請求項３】
前記第１の走査線が前記第１の薄膜トランジスタのドレイン電極と同電位となる第１の電極に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン電極と同電位となる第２の電極に対向する第２対向領域が、それぞれ設けられているとともに、
前記第１対向領域は、前記第２対向領域よりも狭いことを特徴とする請求項１に記載の液晶ディスプレイパネル。
【請求項４】
前記第１の薄膜トランジスタのチャネル幅をＷ１、前記第２の薄膜トランジスタのチャネル幅をＷ２、前記第１の薄膜トランジスタのチャネル長をＬ１、前記第２の薄膜トランジスタのチャネル長をＬ２としたときに、
Ｗ２／Ｌ２≧Ｗ１／Ｌ１      （２）
を満たすことを特徴とする請求項１に記載の液晶ディスプレイパネル。
【請求項５】
前記蓄積容量ラインは、前記ピクセル電極と前記第２の走査線の間に配設されていることを特徴とする請求項１に記載の液晶ディスプレイパネル。
【請求項６】
前記薄膜トランジスタ基板に対向配置されているとともに共通電極を有する対向基板と、
前記薄膜トランジスタ基板と前記対向基板の間に配設されている液晶層と、
前記蓄積容量ラインに対向するように配設されているパターン化金属層をさらに備え、
前記共通電極と前記ピクセル電極の第１の領域との間に、第１の液晶キャパシタが構成されており、
前記共通電極と前記ピクセル電極の第２の領域との間に、第２の液晶キャパシタが構成されており、
前記パターン化金属層の第１の部分は、前記ピクセル電極の第１の領域に電気的に接続されており、蓄積容量ラインと対になって第１の蓄積キャパシタを構成しており、
前記パターン化金属層の第２の部分は、前記ピクセル電極の第２の領域及び第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第２の蓄積キャパシタを構成しており、
前記パターン化金属層の第３の部分は、第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第１の補助キャパシタを構成しているとともに、前記第１の部分と対になって第２の補助キャパシタを構成しており、
前記第１のサブピクセルにおいて、前記第１の領域における蓄積キャパシタＣｓｔ１と液晶キャパシタＣｌｃ１との比と、前記第２の領域における蓄積キャパシタＣｓｔ２と液晶キャパシタＣｌｃ２との比が、
（Ｃｓｔ１／Ｃｌｃ１）≧（Ｃｓｔ２／Ｃｌｃ２）      （３）
を満たすことを特徴とする請求項１に記載の液晶ディスプレイパネル。
【請求項７】
前記複数のピクセルのそれぞれは、第２のサブピクセルと第３のサブピクセルをさらに有し、
前記第１のサブピクセルと前記第２のサブピクセルと前記第３のサブピクセルは、前記第１走査線に沿って互いに隣接して配設されており、
各サブピクセルの補助キャパシタをＣｓ、各サブピクセルの液晶キャパシタをＣｌｃ、各サブピクセルの蓄積キャパシタをＣｓｔとしたときに、各サブピクセルが下記式の比Ｒａ、即ち、
Ｒａ＝ＣＳ／（Ｃｓ＋Ｃｌｃ＋Ｃｓｔ）      （４）
を有することを特徴とする請求項１に記載の液晶ディスプレイパネル。
【請求項８】
前記比Ｒａは、０．１以上０．３５以下であることを特徴とする請求項７に記載の液晶ディスプレイパネル。
【請求項９】
前記第１のサブピクセルは赤色のサブピクセルであり、前記第２のサブピクセルは緑色のサブピクセルであり、前記第３のサブピクセルは青色のサブピクセルであり、
前記赤色のサブピクセルにおける前記比ＲａをＲａ１、前記緑色のサブピクセルにおける前記比ＲａをＲａ２、前記青色のサブピクセルにおける前記比ＲａをＲａ３としたときに、
Ｒａ１＝Ｒａ２≧Ｒａ３      （５）
を満たすことを特徴とする請求項７に記載の液晶ディスプレイパネル。
【請求項１０】
薄膜トランジスタ基板を有する液晶ディスプレイパネルであって、
前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線を備え、
前記第１の走査線は、前記薄膜トランジスタ基板上に配設されており、
前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されており、
前記複数のピクセルのそれぞれは、第１のサブピクセルを有しており、
前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有し、
前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されており、
前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されており、
前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されており、
前記第１の走査線が前記第１の薄膜トランジスタのドレイン電極に接続された第１の導電性パターン部に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン電極に接続された第２の導電性パターン部に対向する第２対向領域が、それぞれ設けられているとともに、
前記第１対向領域は、前記第２対向領域よりも狭いことを特徴とする液晶ディスプレイパネル。
【請求項１１】
前記第１の導電性パターン部は、前記ピクセル電極の第１の領域を含み、前記第２の導電性パターン部は、前記ピクセル電極の第２の領域を含むことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
【請求項１２】
前記第１の導電性パターン部は、第１の薄膜トランジスタのドレイン電極をさらに含み、前記第２の導電性パターン部は、第２の薄膜トランジスタのドレイン電極をさらに含み、
前記第１の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣｇｄ１、前記第２の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣｇｄ２としたときに、
Ｃｇｄ２≧Ｃｇｄ１      （１）
を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
【請求項１３】
前記第１の薄膜トランジスタのチャネル幅をＷ１、前記第２の薄膜トランジスタのチャネル幅をＷ２、前記第１の薄膜トランジスタのチャネル長をＬ１、前記第２の薄膜トランジスタのチャネル長をＬ２としたときに、
Ｗ２／Ｌ２≧Ｗ１／Ｌ１      （２）
を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
【請求項１４】
前記薄膜トランジスタ基板に対向配置されているとともに共通電極を有する対向基板と、
前記薄膜トランジスタ基板と前記対向基板の間に配設されている液晶層と、
前記蓄積容量ラインに対向するように配設されているパターン化金属層をさらに備え、
前記共通電極と前記ピクセル電極の第１の領域との間に、第１の液晶キャパシタが構成されており、
前記共通電極と前記ピクセル電極の第２の領域との間に、第２の液晶キャパシタが構成されており、
前記パターン化金属層の第１の部分は、前記ピクセル電極の第１の領域に電気的に接続されており、蓄積容量ラインと対になって第１の蓄積キャパシタを構成しており、
前記パターン化金属層の第２の部分は、前記ピクセル電極の第２の領域及び第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第２の蓄積キャパシタを構成しており、
前記パターン化金属層の第３の部分は、第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第１の補助キャパシタを構成しているとともに、前記第１の部分と対になって第２の補助キャパシタを構成しており、
前記第１サブピクセルにおいて、前記第１の領域における蓄積キャパシタＣｓｔ１と液晶キャパシタＣｌｃ１との比と、前記第２の領域における蓄積キャパシタＣｓｔ２と液晶キャパシタＣｌｃ２との比が、
（Ｃｓｔ１／Ｃｌｃ１）≧（Ｃｓｔ２／Ｃｌｃ２）      （３）
を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
【請求項１５】
前記複数のピクセルのそれぞれは、第２のサブピクセルと第３のサブピクセルをさらに有し、
前記第１のサブピクセルと前記第２のサブピクセルと前記第３のサブピクセルは、前記第１走査線に沿って互いに隣接して配設されており、
各サブピクセルの補助キャパシタをＣｓ、各サブピクセルの液晶キャパシタをＣｌｃ、各サブピクセルの蓄積キャパシタをＣｓｔとしたときに、各サブピクセルが下記式の比Ｒａ、即ち、
Ｒａ＝ＣＳ／（Ｃｓ＋Ｃｌｃ＋Ｃｓｔ）      （４）
を有しており、
前記第１のサブピクセルは赤色のサブピクセルであり、前記第２のサブピクセルは緑色のサブピクセルであり、前記第３のサブピクセルは青色のサブピクセルであり、
前記赤色のサブピクセルにおける前記比ＲａをＲａ１、前記緑色のサブピクセルにおける前記比ＲａをＲａ２、前記青色のサブピクセルにおける前記比ＲａをＲａ３としたときに、
Ｒａ１＝Ｒａ２≧Ｒａ３      （５）
を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
【請求項１６】
液晶ディスプレイパネルの製造方法であって、
薄膜トランジスタ基板に、第１の走査線と第２の走査線を形成する工程と、
第１の走査線に接続されたゲートと第１の走査線に対向するドレインを有する第１の薄膜トランジスタ及び第２の薄膜トランジスタを形成する工程と、
第２の走査線に接続されたゲートを有する第３の薄膜トランジスタを形成する工程と、
薄膜トランジスタ基板に、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソースに接続されたデータ線を形成する工程と、
薄膜トランジスタ基板に、第１の走査線と第２の走査線の間に位置するピクセル電極を形成する工程と、
薄膜トランジスタ基板を対向基板に組み付ける工程と、
薄膜トランジスタ基板と対向基板の間に液晶層を形成する工程を備え、
前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割され、
前記第１の薄膜トランジスタのドレインは、前記ピクセル電極の第１の領域に電気的に接続され、
前記第２の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続され、
前記第３の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続され、
前記第１の走査線が前記第１の薄膜トランジスタのドレイン及び前記ピクセル電極の第１の領域に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン及び前記ピクセル電極の第２の領域に対向する第２対向領域を、それぞれ設けるとともに、前記第１対向領域は前記第２対向領域よりも狭くすることを特徴とする製造方法。
【請求項１７】
前記薄膜トランジスタ基板に、蓄積容量ラインを形成する工程をさらに備え、
前記蓄積容量ラインは、前記第３の薄膜トランジスタに電気的に接続されるとともに、前記第１の走査線と第２の走査線の間に配設され、
前記蓄積容量ラインから前記第１の走査線までの距離を、前記蓄積容量ラインから前記第２の走査線までの距離よりも長くすることを特徴とする請求項１６に記載の製造方法。
【請求項１８】
前記蓄積容量ラインから前記第２の走査線までの距離を４μｍ以上２０μｍ以下とすることを特徴とする請求項１７に記載の製造方法。
【請求項１９】
前記蓄積容量ラインは、少なくとも一つの電気的延伸部を有し、
前記電気的延伸部は、前記ピクセル電極の前記データ線に沿って伸びる縁に対向することを特徴とする請求項１７に記載の製造方法。
【請求項２０】
前記薄膜トランジスタ基板に、前記蓄積容量ラインに対向するパターン化金属層を形成する工程をさらに備え、
前記パターン化金属層の第１の部分は、前記ピクセル電極の第１の領域に電気的に接続されており、蓄積容量ラインと対になって第１の蓄積キャパシタを構成し、
前記パターン化金属層の第２の部分は、前記ピクセル電極の第２の領域及び第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第２の蓄積キャパシタを構成し、
前記パターン化金属層の第３の部分は、第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第１の補助キャパシタを構成するとともに、前記第１の部分と対になって第２の補助キャパシタを構成することを特徴とする請求項１７に記載の製造方法。
【請求項２１】
前記第１サブピクセルの第１の領域における蓄積キャパシタＣｓｔ１と液晶キャパシタＣｌｃ１との比と、第２の領域における蓄積キャパシタＣｓｔ２と液晶キャパシタＣｌｃ２との比が、
（Ｃｓｔ１／Ｃｌｃ１）≧（Ｃｓｔ２／Ｃｌｃ２）      （３）
を満たすことを特徴とする請求項２０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００７年２月１６日に出願された台湾国特許出願第０９６１０６３１１号に基づく利権を主張し、その出願の全ての内容はこの明細書中に参照により援用されている。
【０００２】
本開示は、ディスプレイパネルとその製造方法に関し、特に、液晶ディスプレイ（ＬＣＤ）パネルとその製造方法に関する。
【背景技術】
【０００３】
ＬＣＤパネルは、普及の進んでいるディスプレイパネルの１種であり、解像度の高さ、重量の軽さ、厚みの薄さ、消費電力の低さといった利点を備えている。しかしながら、現在のＬＣＤパネルには、解消されるべきいくつかの技術的課題が未だ存在している。例えば、使用者がディスプレイの正面から表示画像を見たときと、使用者がディスプレイの左右から斜めに表示画像を見たときで、表示画像のグレースケールレベルや輝度が変化するという、広視野角に係る問題が存在する。通常、ディスプレイの正面から見たときの表示画像の輝度は、ディスプレイの左右から斜めに見たときの表示画像よりも高くなる。従って、ＬＣＤ装置上の表示画像は、見る角度によってその輝度が変化し、結果として異なった混合色によって表示されることがある。即ち、色ずれ（カラーシフト）や色の彩度低下といった現象が生じてしまう。
【０００４】
図１、図２に示すように、従来のマルチドメイン垂直配向（ＭＶＡ）型ＬＣＤパネルのサブピクセル構造１は、少なくとも１つの薄膜トランジスタ（ＴＦＴ）Ｔ、蓄積容量ライン１１、サブピクセル電極１２、液晶層１３、共通電極１４を含んでいる。共通電極１４は、カラーフィルタ基板１６上に形成されている。サブピクセル電極１２は、ＴＦＴ基板１５の誘電体層１７上に形成されている。液晶層１３は、サブピクセル電極１２と共通電極１４の間に位置している。サブピクセル電極１２は、２つの隣接する走査線ＳＬｎおよびＳＬｎ＋１の間に配設されている。サブピクセル電極１２は、所定の形状パターンを形成するように、複数のスリット１２ａを有している。薄膜トランジスタＴは、サブピクセル構造１の動作を制御する。また、蓄積キャパシタが、蓄積容量ライン１１およびサブピクセル電極１２の間に形成されている。
【０００５】
ＭＶＡ型ＬＣＤパネルでは、上述したスリット１２ａ又はアライメント突起１４ａが、ＴＦＴ基板１５又はカラーフィルタ基板１６の上にそれぞれ形成される。それにより、液晶分子を複数の方向に配向させ、複数の配向ドメインを形成することによって、広視野角に係る問題を改善している。
【０００６】
近年、広視野角に係る色ずれの問題をより効果的に改善するために、図２に示す他の技術が提案されている。図２に示すように、この技術では、サブピクセル電極１２を第１の領域Ｉと第２の領域ＩＩに分割し、それらの輝度比をグレースケールレベルに応じて調整しながら表示を行う。この効果を達成するために、通常は、隣接する走査線ＳＬｎ＋１が作動状態のときに、第３の薄膜トランジスタＴ３をオンさせることによって、補助キャパシタの電荷をサブピクセル電極１２の第２の領域ＩＩに通電させる。ここで、補助キャパシタは、蓄積容量ライン１１から伸びる付加的相互接続部１１ａと、第３の薄膜トランジスタＴ３のソースと同一電位を有する電極Ｅとの対向配置によって構成される。その結果、第２の領域ＩＩと第１の領域Ｉの間の輝度差が一定に維持され、色ずれの問題の発生が回避されるようなっている。
【０００７】
図３は、サブピクセル構造１の等価回路図を示す。液晶キャパシタＣｌｃ（Ａ）は、サブピクセル電極１２の第１の領域Ｉ（例えば明領域）と共通電極１４との対向配置によって構成されている。液晶キャパシタＣｌｃ（Ｂ）は、サブピクセル電極１２の第２の領域ＩＩ（例えば暗領域）と共通電極１４との対向配置によって構成されている。蓄積キャパシタＣｓｔ（Ａ）は、蓄積容量ライン１１と、サブピクセル電極１２の第１の領域Ｉにビアを介して電気的に接続されたキャパシタ電極１１２との対向配置によって構成されている。蓄積キャパシタＣｓｔ（Ｂ）は、蓄積容量ライン１１と、サブピクセル電極１２の第２の領域ＩＩにビアを介して電気的に接続されたキャパシタ電極１１１との対向配置によって構成されている。補助キャパシタＣＳは、蓄積容量ライン１１の付加的相互接続部１１ａと、第３の薄膜トランジスタＴ３のソースと同一電位を有する電極Ｅとの対向配置によって構成されている。サブピクセル電極１２の第１の領域Ｉと第２の領域ＩＩは、共通電極１４に対向して配設されている。サブピクセル電極１２の第１の領域Ｉは、第１の薄膜トランジスタＴ１を介して、データ線ＤＬｎ及びデータ線ＤＬｎと向かい合う走査線ＳＬｎに電気的に接続されている。サブピクセル電極１２の第２の領域ＩＩは、第１の薄膜トランジスタＴ１と向かい合う第２の薄膜トランジスタＴ２を介して、データ線ＤＬｎ及びデータ線ＤＬｎと向かいあう走査線ＳＬｎに電気的に接続されている。また、サブピクセル電極１２の第２の領域ＩＩは、対応する第３の薄膜トランジスタＴ３を介して、隣接する走査線ＳＬｎ＋１及び補助キャパシタに電気的に接続されている。
【０００８】
図４は、図３に示す走査線ＳＬｎ、ＳＬｎ＋１及びノードＶｐ１、Ｖｐ２の動作（電位）を示すタイムチャートである。先ず、走査線ＳＬｎがサブピクセル電極１２にシグナルを入力すると、第１の薄膜トランジスタＴ１および第２の薄膜トランジスタＴ２がオンし、正電位のサブピクセルデータがデータ線ＤＬを介して入力される。このとき、ノードＶｐ１及びＶｐ２の電位は互いに等しい電位Ｖ１となる。走査線ＳＬｎからサブピクセル電極１２へのシグナルの入力が中止されると、第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２は瞬時にオフする。この時点において、ノードＶｐ１及びＶｐ２は、薄膜トランジスタＴ１及びＴ２のゲート−ドレインの間の寄生キャパシタ効果により、異なるフィードスルー効果を受ける。その結果、ノードＶｐ１及びＶｐ２の電位は相互に異なる電位となる。そのノードＶｐ１及びＶｐ２の電位をそれぞれＶ２及びＶ２１とする。このとき、共通電圧Ｖｃｏｍに対して相対的なそれらのレベル差は約Ｖ２−Ｖ２１となる。次いで、走査線ＳＬｎ＋１がサブピクセル電極１２にシグナルを入力すると、前のフレームはドット反転によって影響を受ける。そのことから、第３の薄膜トランジスタＴ３がオンすると、蓄積キャパシタＣｓｔ（Ｂ）に保持された電荷が補助キャパシタＣＳを中性化し、ノードＶｐ１の電圧レベルがＶ２のままでノードＶｐ２の電圧レベルのみがＶ３に変化する。走査線ＳＬｎ＋１がシグナルの入力を停止した場合、ノードＶｐ１及びＶｐ２の電位は、Ｖ２及びＶ３にそれぞれ維持される。次のフレーム期間では、走査線ＳＬｎから再度シグナルが入力されて第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２がオンし、負極性のサブピクセルデータがデータ線ＤＬを介して入力され、ノードＶｐ１及びＶｐ２の電位が同時にＶ４に等しくなる。走査線ＳＬｎからシグナルの入力が停止されると、第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２は瞬時にオフする。ノードＶｐ１及びＶｐ２の電位は、異なるフィードスルー効果を受けることにより、それぞれＶ５及びＶ５１に等しくなる。このとき、共通電圧Ｖｃｏｍに対して相対的なそれらのレベル差は約Ｖ５−Ｖ５１となる。次いで、走査線ＳＬｎ＋１がシグナルを入力して第３の薄膜トランジスタＴ３がオンすると、蓄積キャパシタＣｓｔ（Ｂ）に保持された前のフレームの正極性の電荷が補助キャパシタＣＳに移動し、ノードＶｐ２の電圧レベルがＶ６に変化する。この間、ノードＶｐ１の電圧レベルはＶ５に維持される。走査線ＳＬｎ＋１がシグナルの入力を停止すると、ノードＶｐ１及びＶｐ２の電位はそれぞれＶ５およびＶ６に等しくなる。
【０００９】
しかしながら、どの方法が利用されるかに関わらず、サブピクセル構造１中の蓄積容量ライン１１は、サブピクセル電極１２の中間位置に配設されている。キャパシタンスを調整するために、付加的相互接続部１１ａを蓄積容量ライン１１から付加的に形成する必要がある場合、蓄積容量ライン１１の相互接続の困難性および負荷が増加することになり、開口比も低減することとなる。加えて、サブピクセル電極１２が第１の領域（明領域）Ｉおよび第２の領域（暗領域）ＩＩに分割され、明領域Ｉおよび暗領域ＩＩが異なるフィードスルー効果を受ける場合、サブピクセル構造１２の２つの領域によって表示されるシグナルは、シグナル中心点Ｖｃｏｍと比して異なるレベルとなる。それにより、異なるフレームの間でシグナルはフリッキングを起こすことになり、また、液晶分子の極性化による残像が長時間に亘ることもある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、相互接続構造を簡素に構成でき、ディスプレイ特性における低グレースケール領域の影響を低減させ、色ずれ現象を改善することが可能なＬＣＤパネル、及びその製造方法が必要とされている。
【課題を解決するための手段】
【００１１】
本発明によって具現化される液晶ディスプレイパネルは、薄膜トランジスタ基板を有している。前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線と、蓄積容量ラインを備えている。前記第１の走査線は、前記薄膜トランジスタ基板上に配設されている。前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されている。前記複数のピクセルのそれぞれは、第１のサブピクセルを有している。前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有している。前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されている。前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されている。前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されている。前記蓄積容量ラインは、前記第１の走査線及び第２の走査線に平行に配設されており、前記第３の薄膜トランジスタに電気的に接続されている。前記蓄積容量ラインから前記第１の走査線までの距離は、前記蓄積容量ラインから前記第２の走査線までの距離よりも長くなっている。
【００１２】
本発明によって具現化される他の液晶ディスプレイパネルは、薄膜トランジスタ基板を有している。前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線を備えている。前記第１の走査線は、前記薄膜トランジスタ基板上に配設されている。前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されている。前記複数のピクセルのそれぞれは、第１のサブピクセルを有している。前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有している。前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されている。前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されている。前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されている。この液晶ディスプレイパネルには、前記第１の走査線が第１の薄膜トランジスタのドレイン電極に接続された第１の導電性パターン部に対向する第１対向領域と、前記第１の走査線が第２の薄膜トランジスタのドレイン電極に接続された第２の導電性パターン部に対向する第２対向領域が、それぞれ存在する。ここで、前記第１対向領域は、前記第２対向領域よりも狭くなっている。
【００１３】
本発明は、液晶ディスプレイパネルの製造方法に具現化される、この製造方法は、薄膜トランジスタ基板に第１の走査線と第２の走査線を形成する工程と、第１の走査線に接続されたゲートと第１の走査線に対向するドレインを有する第１の薄膜トランジスタ及び第２の薄膜トランジスタを形成する工程と、第２の走査線に接続されたゲートを有する第３の薄膜トランジスタを形成する工程と、薄膜トランジスタ基板に、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソースに接続されたデータ線を形成する工程と、薄膜トランジスタ基板に、第１の走査線と第２の走査線の間に位置するピクセル電極を形成する工程と、薄膜トランジスタ基板を対向基板に組み付ける工程と、薄膜トランジスタ基板と対向基板の間に液晶層を形成する工程を備えている。ここで、前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割される。前記第１の薄膜トランジスタのドレインは、前記ピクセル電極の第１の領域に電気的に接続される。前記第２の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続される。前記第３の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続される。この製造方法では、前記第１の走査線が前記第１の薄膜トランジスタのドレイン及び前記ピクセル電極の第１の領域に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン及び前記ピクセル電極の第２の領域に対向する第２対向領域を、それぞれ存在させるとともに、前記第１対向領域は前記第２対向領域よりも狭くする。
【００１４】
下記に開示される実施形態の付加的な特徴及び利点は、その一部が本明細書に記載されている一方、他の一部は開示された実施形態を実際に実施することによって明確に理解されるものである。開示される実施形態の付加的な特徴及び利点は、特許請求の範囲に記載された各要件及びそれらの組み合わせによって実現されるものである。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照しながら、発明を実施するための最良の形態を説明する。図面中、同一の構成要件には同一が符号されている。
【００１６】
この実施形態における液晶ディスプレイ（ＬＣＤ）装置２は、マルチドメイン垂直配向（ＭＶＡ）液晶ディスプレイ装置である。ただし、この形態に制限されるものではなく、ＬＣＤ装置２は、ツイステッドネマチックＬＣＤ装置、光学補償ベンド配向型（ＯＣＢ）ＬＣＤ装置、軸対称配向型（ＡＳＭ）ＬＣＤ装置、面内切替型（ＩＰＳ）ＬＣＤ装置であってもよい。
【００１７】
図５は、本発明の第１の実施形態によるＬＣＤ装置２の構造を示す概略図である。図５に示すように、ＬＣＤ装置２は、バックライトモジュール２１と、液晶ディスプレイ（ＬＣＤ）パネル２２を備えている。バックライトモジュール２１は、ＬＣＤパネル２２に隣接して配設されており、ＬＣＤパネル２２を透過する光Ｌ１を発する。この実施形態のバックライトモジュール２１は直下型バックライトモジュールであるが、これに制限されず、例えばエッジライト型バックライトモジュールであってもよい。バックライトモジュール２１の光源は、冷陰極蛍光ランプ（ＣＣＦＬ）、発光ダイオード（ＬＥＤ）、有機エレクトロルミネッセント素子（ＯＥＬＤ）、電界放出素子（ＦＥＤ）等であるとよい。
【００１８】
加えて、ＬＣＤパネル２２は、薄膜トランジスタ基板（ＴＦＴ基板）（図示せず）と、対向基板（例えば、カラーフィルタ基板）（図示せず）と、液晶層（図示せず）を有する。ＴＦＴ基板は、対向基板に対向して配設されている。液晶層は、ＴＦＴ基板と対向基板の間に配設されている。ＴＦＴ基板は、複数のデータ線、複数の走査線、複数のピクセル、複数の蓄積容量ラインを有する。走査線は、蓄積容量ラインと平行に配置されている。ピクセルは、マトリックス状に配置されている。ここで、各ピクセルは、２つの隣接する走査線の間に配設されたサブピクセルを有している。
【００１９】
図６は、ＴＦＴ基板のサブピクセル構造２２１を平面視した図である。図７は、対向基板のサブピクセル構造２２２を平面視した図である。図６に示すように、ＴＦＴ基板のサブピクセル構造２２１は、第１のサブピクセルＰ１、データ線ＤＬ、第１の走査線ＳＬ１、第２の走査線ＳＬ２、蓄積容量ラインＳＣ１を有している。図７に示すように、対向基板のサブピクセル構造２２２は、共通電極Ｐ１３５を有している。ここで、第１のサブピクセルＰ１は赤色、緑色、青色のいずれかのサブピクセル、あるいは、フルカラーピクセルにおける他の有色サブピクセルであり得る。
【００２０】
第１のサブピクセルＰ１は、第１の薄膜トランジスタＰ１３１、第２の薄膜トランジスタＰ１３２、第３の薄膜トランジスタＰ１３３およびピクセル電極Ｐ１３４を有する。第１の薄膜トランジスタＰ１３１、第２の薄膜トランジスタＰ１３２、第３の薄膜トランジスタＰ１３３、蓄積容量ラインＳＣ１およびピクセル電極Ｐ１３４はＴＦＴ基板上に形成されている。この実施形態では、補助キャパシタＣＳを形成するために蓄積容量ラインＳＣ１の構成を複雑なものにする必要がないように（例えば、蓄積容量ラインＳＣ１に余剰な分岐を形成することによって、蓄積容量ラインＳＣ１の構造を複雑なものとしないように）、蓄積容量ラインＳＣ１と第１の走査線ＳＬ１の間の距離Ｓ１は、蓄積容量ラインＳＣ１と第２の走査線ＳＬ２の間の距離Ｓ２よりも長くなっている。蓄積容量ラインＳＣ１と第２の走査線ＳＬ２の間の距離Ｓ２は、４μｍ〜２０μｍの範囲である。
【００２１】
ピクセル電極Ｐ１３４はまた、ピクセル電極Ｐ１３４がパターンを伴って形成されると共に液晶分子が予め定められた傾斜角度を有するよう、複数のスリットＰ１３４ａを有し得る。一方、例えばツイステッドネマチックＬＣＤ装置に適用される場合は、スリットＰ１３４ａは省略され得る。ピクセル電極Ｐ１３４は、第１の領域Ｉおよび第２の領域ＩＩに分割されている。この実施形態において、第１の領域Ｉは明領域であり、および第２の領域ＩＩは暗領域である。
【００２２】
再度図６を参照すると、第１の薄膜トランジスタＰ１３１は、第１の走査線ＳＬ１に電気的に接続されたゲート、第１のサブピクセルＰ１の第１の領域ＩにビアＯ１を介して電気的に接続されたドレイン、およびデータ線ＤＬに電気的に接続されたソースを有する。第２の薄膜トランジスタＰ１３２は、第１の走査線ＳＬ１に電気的に接続されたゲート、第１のサブピクセルＰ１の第２の領域ＩＩにビアＯ２を介して電気的に接続されたドレイン、およびデータ線ＤＬに電気的に接続されたソースを有する。第３の薄膜トランジスタＰ１３３は、第２の走査線ＳＬ２に電気的に接続されたゲート、第１のサブピクセルＰ１の第２の領域ＩＩにビアＯ３を介して電気的に接続されたドレイン、および補助キャパシタの電極Ｅ１に電気的に接続されたソースを有する。本願明細書において、第１の薄膜トランジスタＰ１３１、第２の薄膜トランジスタＰ１３２および第３の薄膜トランジスタＰ１３３は、第１のサブピクセルＰ１の第１の領域Ｉおよび第２の領域ＩＩの作動を制御するためのものである。
【００２３】
この実施形態において、第１の薄膜トランジスタＰ１３１のゲートとドレインの間には第１の寄生キャパシタＣｇｄ１が形成されており、第２の薄膜トランジスタＰ１３２のゲートとドレインの間には第２の寄生キャパシタＣｇｄ２が形成されており、第３の薄膜トランジスタＰ１３３のゲートとドレインの間には第３の寄生キャパシタＣｇｄ３が形成されている。
【００２４】
フィードスルー電圧ΔＶfeed throughついては、下記の関係が知られている。
ΔVfeed through＝Cgd×（Vgh−Vgl）／（Cst＋Clc＋Cgd）
それ故、第３の寄生キャパシタＣｇｄ３を考慮することなく、２つのサブピクセルのフィードスルー電圧ΔＶfeed throughを同一にするためには（第２の走査線ＳＬ２が起動（イネーブル）および停止（ディセーブル）とされるときに発生する第３の寄生キャパシタＣｇｄ３の作用は相互にオフセットし得るため）、下記の関係が得られる。
Cgd1×(Vgh−Vgl)／(Cst1＋Clc1＋Cgd1)
＝Cgd2×(Vgh−Vgl)／(Cst2＋Clc2＋Cgd2)
上式において（Ｖｇｈ−Ｖｇｌ）を消去すると、下記の関係が得られる。
Cgd1／[((Cst1／Clc1)＋１＋(Cgd1／Clc1))×Clc1]
＝Cgd2／[((Cst2／Clc2)＋１＋(Cgd2／Clc2))×Clc2]
ここで、（Ｃｇｄ１／Ｃｌｃ１）および（Ｃｇｄ２／Ｃｌｃ２）の各々の値は１よりはるかに小さく、無視し得る。従って、Ｃｓｔ１／Ｃｌｃ１＝Ｃｓｔ２／Ｃｌｃ２であるとき、下記の関係が得られる。
Cgd1／[(２)×Clc1]＝Cgd2／[(２)×Clc2]
しかしながら、明領域Ｉの面積／光束は、設計により暗領域ＩＩのものより小さくされている。従って、Ｃｌｃ２≧Ｃｌｃ１であり、Ｃｇｄ２≧Ｃｇｄ１である。この場合、第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２は、下記の式（１）を満たす。
Ｃｇｄ２≧Ｃｇｄ１      （１）
【００２５】
加えて、薄膜トランジスタのソースおよびドレインの間に位置されており、半導体領域を含有する領域は、チャネル幅Ｗとして称される対応する幅を有し、およびソースおよびドレインの距離は、チャネル長さＬとして称される。上述の記載に基づく図６を再度参照すると、第１の薄膜トランジスタＰ１３１は、第１のチャネル幅Ｗ１および第１のチャネル長さＬ１を有し；第２の薄膜トランジスタＰ１３２は、第２のチャネル幅Ｗ２および第２のチャネル長さＬ２を有し；および第３の薄膜トランジスタＰ１３３は、第３のチャネル幅Ｗ３および第３のチャネル長さＬ３を有する。
【００２６】
第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２は下記の式（２）を満たす。
Ｗ２／Ｌ２≧Ｗ１／Ｌ１      （２）。
【００２７】
この実施形態において、第２のチャネル幅Ｗ２に対する第２のチャネル長さＬ２の比は、第１のチャネル幅Ｗ１に対する第１のチャネル長さＬ１の比と等しい。
【００２８】
図８に示すように、上述の要求を満たすため、「ａ：第１の薄膜トランジスタＰ１３１のドレイン及び第１のサブピクセルＰ１の第１の領域Ｉ」と「ｂ：第１の走査線ＳＬ１」とが対向し合う対向領域を、「ｃ：第２の薄膜トランジスタＰ１３２のドレイン及び第１のサブピクセルＰ１の第２の領域ＩＩ」と「第１の走査線ＳＬ１」とが対向し合う対向領域よりも、小さくすることができる。この場合、例えば、第１の薄膜トランジスタＰ１３１と第２の薄膜トランジスタＰ１３２の形状は同一とする一方、第２の領域ＩＩのピクセル電極Ｐ１３４を第１の走査線ＳＬ１と重なり合うように延伸させることができる（図８参照）。あるいは、第１の薄膜トランジスタＰ１３１と第２の薄膜トランジスタＰ１３２のチャネル長さＬを同一にする一方、チャネル幅ＷについてＷ２＞Ｗ１となるように設計することもできる。そして、これらの手法を同時に用いて上記した式（１）を満足させることもできる。
【００２９】
図６および図９を参照する。ここで、図９は図６の等価回路図である。この第２の実施形態において、ＬＣＤパネル２２は、蓄積容量ラインＳＣ１に対向して配設され、所定の形状を有するパターン化金属層Ｍ１をさらに含む。パターン化金属層Ｍ１の一部Ｍ１Ａは、第１の領域ＩにビアＯ４を介して電気的に接続されており、蓄積容量ラインＳＣ１と対になって第１の蓄積キャパシタＣｓｔ１を構成している。パターン化金属層Ｍ１の他の一部Ｍ１Ｂは、第３の薄膜トランジスタＰ１３３および第２の領域ＩＩにビアＯ３を介して電気的に接続されており、蓄積容量ラインＳＣ１と対になって第２の蓄積キャパシタＣｓｔ２を構成している。パターン化金属層Ｍ１のさらに別の一部Ｍ１Ｃは、第３の薄膜トランジスタＰ１３３に電気的に接続されており、蓄積容量ラインＳＣ１と対になって補助キャパシタＣＳを構成している。
液晶キャパシタは、対向配置されたピクセル電極Ｐ１３４と共通電極Ｐ１３５によって形成されている。すなわち、第１のサブピクセルＰ１の第１の領域Ｉと共通電極Ｐ１３５との間に、第１の液晶キャパシタＣｌｃ１が構成されており、第１のサブピクセルＰ１の第２の領域ＩＩと共通電極Ｐ１３５との間に、第２の液晶キャパシタＣｌｃ２が構成されている。
【００３０】
この実施形態では、２つのサブピクセルに同一のフィードスルー電圧ΔＶfeed throughを持たせるために、以下の関係が導かれる。
Cgd1／[((CsT1／Clc1)＋１＋(Cgd1／Clc1))×Clc1]
＝Cgd2／[((Cst2／Clc2)＋１＋(Cgd2／Clc2))×Clc2]
ここで、（Ｃｇｄ１／Ｃｌｃ１）および（Ｃｇｄ２／Ｃｌｃ２）の各々の値は、１よりはるかに小さく無視し得る。それ故、第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２が同一の設計サイズを有すると仮定（すなわち、Ｃｇｄ２＝Ｃｇｄ１と仮定）すると以下の関係が導かれる。
１／[((Cst1／Clc1)＋１)×Clc1]＝１／[((Cst2／Clc2)＋１)×Clc2]
また、明領域Ｉの光束、即ち面積は、暗領域ＩＩのものより小さく構成されている（即ち、Ｃｌｃ２≧Ｃｌｃ１）。それ故、下記の関係が成立する。
(Cst1／Clc1)＋１≧(Cst2／Clc2)＋１
従って、下記の関係が成立する。
(Cst1／Clc1)≧(Cst2／Clc2)
従って、第１の領域Ｉにおける蓄積キャパシタと液晶キャパシタとの比と、第２の領域Ｉにおける蓄積キャパシタと液晶キャパシタとの比が、下記の式（３）を満たしている。
Cst1／Clc1＞Cst2／Clc2      （３）
【００３１】
この実施形態では、第１の領域Ｉの面積を第２の領域ＩＩより小さく設計すると共に、第１の領域Ｉおよび第２の領域ＩＩが実質的に同一の蓄積キャパシタを有するよう設計することによって、Ｃｓｔ１／Ｃｌｃ１＞Ｃｓｔ２／Ｃｌｃ２を達成することが可能である。
【００３２】
加えて、各サブピクセルは、下記の式（４）を満たす比Ｒａを有する。
Ra＝Cs／(Cｓ＋Clc＋Cst）      （４）
ここで、この実施形態では、Ｃｌｃ＝Ｃｌｃ１＋Ｃｌｃ２であることから、下記の関係が成立する。
Cst＝Cst1＋Cst2
明領域の面積と暗領域の面積の比が１：２に等しいときの、透過度のＲａへの作用が以下に記載されている。透過度が、Ｒａ＝０．１５であるときに基準値（１００％）と等しいと仮定すると、透過度は、Ｒａ＝０．２であるとき９５％に等しく；および透過度は、Ｒａ＝０．２５であるとき８７．８％に等しい。それ故、上述の比は、好ましくは０．１〜０．３５の範囲である。簡潔に、比Ｒａは、サブピクセル全体の等価なキャパシタに対する補助キャパシタＣＳの比を表す。
【００３３】
加えて、ＴＦＴ基板のピクセルは、第２のサブピクセル（図示せず）および第３のサブピクセル（図示せず）をさらに含む。第１のサブピクセルＰ１、第２のサブピクセルおよび第３のサブピクセルは、第１の走査線ＳＬ１に沿って互いに隣接して配設されている。本実施形態では、第１のサブピクセルＰ１が赤色を表示するためのピクセル（Ｒ）であり、第２のサブピクセルが緑色を表示するためのピクセル（Ｇ）であり、および第３のサブピクセルが青色を表示するピクセル（Ｂ）であると仮定する。典型的に、高い色温度という仕様を満足すべきためには、ディスプレイの短波長での輝度出力を増加させる必要がある。例えば、ディスプレイの青色領域は、補助キャパシタが透過度の低下を生じさせることから、減少させる必要がある。それ故、各サブピクセルの比Ｒａは式（５）を満たす。
Ra(R)＝Ra(G)≧Ra(B)      （５）
【００３４】
図１０は、図９における、第１の走査線ＳＬ１、第２の走査線ＳＬ２およびノードＶｐ１’およびＶｐ２’のタイミングを示すタイミング図である。
【００３５】
先ず、第１のフレームタイムにおいて、第１の走査線ＳＬ１がシグナルを入力して第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２を起動し、およびノードＶｐ１’およびＶｐ２’の電位が同時にＶ１’に等しくなるよう、サブピクセルデータをデータ線ＤＬを介して入力する。第１の走査線ＳＬ１がシグナルの入力を停止した場合、第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２は瞬時に停止される。しかしながら、薄膜トランジスタＰ１３１とＰ１３２とのゲートおよびドレインの間の第１の寄生キャパシタＣｇｄ１および第２の寄生キャパシタＣｇｄ２は、本実施形態において、Ｃｇｄ２≧Ｃｇｄ１またはＷ２／Ｌ２≧Ｗ１／Ｌ１となるよう設計されている。結果的に、ノードＶｐ１’およびＶｐ２’の電位は、それぞれ、Ｖ１’からＶ２’に変化される。換言すると、ノードＶｐ１’およびＶｐ２’のピクセルシグナルと対向電圧Ｖｃｏｍとの間の電圧差を、フィードスルー効果と同一の作用により、安定に制御することが可能である。
【００３６】
次いで、第２の走査線ＳＬ２がシグナルを入力して、第２の蓄積キャパシタＣｓｔ２の電荷が第１の補助キャパシタＣＳ１を中性化し、ノードＶｐ２’の電圧レベルがＶ３’に変更され、およびノードＶｐ１’の電圧レベルが第２の補助キャパシタＣＳ２により作用され、それ故、Ｖ３’に変更されるよう第３の薄膜トランジスタＰ１３３を起動する。次いで、第２のフレームタイムにおいては、例えば、第１の走査線ＳＬ１が再度シグナルを入力して第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２を起動し、およびサブピクセルデータをデータ線ＤＬを介して入力するとき、ノードＶｐ１’およびＶｐ２’の電位が同時にＶ４’に等しくなる。第１の走査線ＳＬ１がシグナルの入力を停止した場合には、第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２は瞬時に停止する。しかしながら、第１の寄生キャパシタＣｇｄ１および薄膜トランジスタＰ１３１およびＰ１３２のゲートおよびドレインの間の第２の寄生キャパシタＣｇｄ２は、Ｃｇｄ２≧Ｃｇｄ１またはＷ２／Ｌ２≧Ｗ１／Ｌ１となるよう本実施形態において特別に設計されている。結果的に、ノードＶｐ１’およびＶｐ２’の電位は、それぞれ、Ｖ４’からＶ５’に変更される。換言すると、ピクセルシグナルと対向電圧Ｖｃｏｍとの間の電圧差を、フィードスルー効果と同一の作用により、安定に制御することが可能である。
【００３７】
次いで、第２の走査線ＳＬ２がシグナルを入力して、第２の蓄積キャパシタＣｓｔ２の電荷が第１の補助キャパシタＣＳ１を中性化し、およびノードＶｐ２’の電圧レベルがＶ６’に変更されるよう、第３の薄膜トランジスタＰ１３３を起動する。
【００３８】
図１１および１２に示すように、この第３の実施形態においては、ＬＣＤパネル２２のパターン化金属層Ｍ１の一部Ｍ１Ｃが、ピクセル電極Ｐ１３４の第１の領域Ｉにも対向しており、第１の領域Ｉと対になって第２の補助キャパシタＣＳ２を構成している。
【００３９】
図１３に示すように、この第４の実施形態の蓄積容量ラインＳＣ１は、２つの電気的延伸部ＳＣ１ＡおよびＳＣ１Ｂをさらに有している。これらは、２つの電気的延伸部ＳＣ１ＡおよびＳＣ１Ｂは、ピクセル電極Ｐ１３４のデータ線ＤＬに沿う縁部に対向して配設されている。電気的延伸部ＳＣ１ＡおよびＳＣ１Ｂの各々の幅は、約４μｍとすることができる。
【００４０】
上述した実施形態において、液晶分子の不規則な配向に起因する漏光現象を防止するために、ＴＦＴ基板２２１上のピクセル電極Ｐ１３４を覆うような黒色マトリックス層ＢＭ１（図７参照）を、対向基板のサブピクセル構造２２２に形成することができる。この場合、蓄積容量ラインＳＣ１の電気的延伸部ＳＣ１ＡおよびＳＣ１Ｂがピクセル電極Ｐ１３４の２つの側縁を部分的に覆っているため、対向基板およびＴＦＴ基板が組み合わされた場合に黒色マトリックス層ＢＭ１によって覆われる面積が減少されることになる。それ故、第１のサブピクセルＰ１の開口比が増加され得る。加えて、蓄積容量ラインＳＣ１の電気的延伸部ＳＣ１ＡおよびＳＣ１Ｂとピクセル電極Ｐ１３４との対向部分が、蓄積キャパシタＣｓｔの一部を構成し、蓄積キャパシタＣｓｔのキャパシタンスを増加させることが可能となる。
【００４１】
図１４は、本発明の好ましい実施形態に基づくＬＣＤパネルの製造方法を示している。この製造方法は、ステップＳ０１〜Ｓ０８の工程を含んでいる。この図１４に示す製造方法について、図６および図７を参照しながら説明する。
ステップＳ０１においては、第１の走査線ＳＬ１、第２の走査線ＳＬ２および蓄積容量ラインＳＣ１が、第１の金属層を用いてＴＦＴ基板２２１上に形成される。第１の金属層は、アルミニウム、モリブデン、銅、銀、またはこれらの合金の単一層または多重層などとすることができる。
ステップＳ０２においては、第１の絶縁層が、第１の走査線ＳＬ１、第２の走査線ＳＬ２および蓄積容量ラインＳＣ１上に形成される。第１の絶縁層は、窒化シリコン（ＳｉＮｘ）またはシリコンオキシド（ＳｉＯｘ）などの絶縁性材料を用いて形成することができる。
【００４２】
ステップＳ０３においては、第１の薄膜トランジスタＰ１３１および第２の薄膜トランジスタＰ１３２の１つの半導体層が第１の走査線ＳＬ１上に形成され、および第３の薄膜トランジスタＰ１３３の他の半導体層が第２の走査線ＳＬ２上に形成される。第１の薄膜トランジスタＰ１３１は、第１の走査線ＳＬ１に電気的に接続されたゲートを有し、第２の薄膜トランジスタＰ１３２は、第１の走査線ＳＬ１に電気的に接続されたゲートを有し、第３の薄膜トランジスタＰ１３３は、第２の走査線ＳＬ２に電気的に接続されたゲートを有する。
ステップＳ０４においては、データ線ＤＬと、第１の薄膜トランジスタＰ１３１、第２の薄膜トランジスタＰ１３２および第３の薄膜トランジスタＰ１３３のソースおよびドレインと、パターン化金属層Ｍ１が、第２の金属層を用いてＴＦＴ基板２２１上に形成される。第２の金属層は、アルミニウム、モリブデン、銅、銀、またはこれらの合金の単一層または多重層などによって形成することができる。ここで、蓄積容量ラインＳＣ１を覆う第２の金属層の部分には、パターン化金属層Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃが形成される。
ステップＳ０５においては、窒化シリコン（ＳｉＮｘ）またはシリコンオキシド（ＳｉＯｘ）などのパッシベーション層で各層を覆って第２の絶縁層が形成される。
【００４３】
ステップＳ０６においては、ピクセル電極Ｐ１３４がＴＦＴ基板２２１上に形成される。ピクセル電極Ｐ１３４は、第１の走査線ＳＬ１および第２の走査線ＳＬ２の間に配設されるとともに、第１の領域Ｉおよび第２の領域ＩＩに分割される。第１の領域Ｉは、第１の薄膜トランジスタＰ１３１のドレインに第２の絶縁層のビアＯ１を介して電気的に接続される。第２の領域ＩＩは、第２の薄膜トランジスタＰ１３２のドレインに第２の絶縁層のビアＯ２を介して電気的に接続される。第２の領域ＩＩはまた、第３の薄膜トランジスタＰ１３３のドレインに第２の絶縁層のビアＯ３を介して電気的に接続される。パターン化金属層Ｍ１の一部Ｍ１Ａは、第１の領域ＩにビアＯ４を介して電気的に接続され、蓄積容量ラインＳＣ１と対になって第１の蓄積キャパシタＣｓｔ１を構成する。パターン化金属層Ｍ１の他の一部Ｍ１Ｂは、第２の領域ＩＩにビアＯ３を介して電気的に接続され、蓄積容量ラインＳＣ１と対になって第２の蓄積キャパシタＣｓｔ２を構成する。パターン化金属層Ｍ１のさらに他の一部Ｍ１Ｃは、第３の薄膜トランジスタＰ１３３に電気的に接続され、蓄積容量ラインＳＣ１と対になって第１の補助キャパシタＣＳ１を構成する。なお、パターン化金属層Ｍ１と第１の領域Ｉの部分によって、第２の補助キャパシタＣＳ２を構成させることもできる。
ステップＳ０７においては、ＴＦＴ基板２２１が対向基板２２２に接続される。
最後に、ステップＳ０８において、ＴＦＴ基板２２１および対向基板２２２の間に液晶層が形成され、ＬＣＤパネル２２が製造される。よく知られているように、ステップＳ０７とＳ０８の順番は、変更することが可能である。
【００４４】
ステップＳ０１においては、蓄積容量ラインＳＣ１と第１の走査線ＳＬ１間の距離Ｓ１は、蓄積容量ラインＳＣ１と第２の走査線ＳＬ２間の距離Ｓ２よりも、長く設計することが好ましい。ここで、蓄積容量ラインＳＣ１と第２の走査線ＳＬ２間の距離Ｓ２は、４μｍ〜２０μｍの範囲とすることが好ましい。加えて、薄膜トランジスタＰ１３１およびＰ１３２は、ステップＳ０４において式（１）を満たすように形成することが好ましい。
Cgd2≧Cgd1      （１）、
ここで、Ｃｇｄ１は、第１の薄膜トランジスタＰ１３１のゲートとドレインの間の寄生キャパシタを示す。Ｃｇｄ２は、第２の薄膜トランジスタＰ１３２のゲートとドレインの間の寄生キャパシタを示す。また、以下の式（２）も満たすように形成されることが好ましい。
W2／L2≧W1／L1      （２）
ここで、Ｗ１は、第１の薄膜トランジスタＰ１３１のチャネル幅を示す。Ｗ２は、第２の薄膜トランジスタＰ１３２のチャネル幅を示す。Ｌ１は、第１の薄膜トランジスタＰ１３１のチャネル長さを示す。Ｌ２は、第２の薄膜トランジスタＰ１３２のチャネル長さを示す。
【００４５】
また、ステップＳ０４において、「ａ：第１の薄膜トランジスタＰ１３１のドレインおよびラインＬ１１」と「ｂ：第１の走査線ＳＬ１」が対向し合う対向領域は、「ｃ：第２の薄膜トランジスタＰ１３２のドレインおよび他のラインＬ１２」と「ｄ：第２の走査線ＳＬ２」が対向し合う対向領域よりも、小さくなるよう形成される。ここで、ラインＬ１１は、第１の薄膜トランジスタＰ１３１のドレインと同じ電位を有するものを示し、ラインＬ１２は、第２の薄膜トランジスタＰ１３２のドレインと同じ電位を有するものを示す。本発明の実施形態では、ラインＬ１１に、第１の薄膜トランジスタＰ１３１のドレインに電気的に接続されたすべての導電性パターン部が含まれる。例えば、ラインＬ１１には、ピクセル電極Ｐ１３４の第１の領域Ｉ、及び、その第１の領域Ｉを第１の薄膜トランジスタＰ１３１のドレインに接続するすべての導電性ラインが含まれる。同様に、ラインＬ１２は、第２の薄膜トランジスタＰ１３２のドレインに電気的に接続されたすべての導電性パターン部が含まれる。例えば、ラインＬ１２には、ピクセル電極Ｐ１３４の第２の領域ＩＩ、及び、その第２の領域ＩＩを第２の薄膜トランジスタＰ１３２のドレインに接続するすべての導電性ラインが含まれる。
【００４６】
加えて、ステップＳ０７において、第１の領域Ｉと第２の領域ＩＩとの比を形成する領域は式（３）を満たす。
Cst1／Clc1＞Cst2／Clc2      （３）、
ここで、Ｃｓｔ１は第１の蓄積キャパシタを表し、Ｃｓｔ２は第２の蓄積キャパシタを表し、Ｃｌｃ１は第１の液晶キャパシタを表し、Ｃｌｃ２は第２の液晶キャパシタを表す。
【００４７】
加えて、ステップＳ０１において、蓄積容量ラインＳＣ１には、ピクセル電極Ｐ１３４の縁部に対向し、データ線ＤＬに沿う方向に配設された、１つ又は２つの電気的延伸部ＳＣ１Ａ、ＳＣ１Ｂを形成することができる。ここで、電気的延伸部ＳＣ１Ａ、ＳＣ１Ｂは、部分的にピクセル電極Ｐ１３４と重なり合うように設けることができる。
【００４８】
要約すれば、本発明に基づくＬＣＤパネルおよびその製造方法では、蓄積容量ラインおよび第１の走査線の間の距離が、蓄積容量ラインおよび第２の走査線の間の距離よりも、長くなっている。それにより、本発明の実施形態に基づくＬＣＤ装置およびＬＣＤパネルでは、蓄積容量ラインから追加的に延長される相互接続部を、簡素に構成することが可能となる。加えて、本発明の実施形態に基づくＬＣＤ装置およびＬＣＤパネルでは、サブピクセルにおけるＣｇｄおよびＣｓｔ／Ｃｌｃの値が調整されることによって、明領域と暗領域の間におけるＶｃｏｍに対するシグナルの相違に起因するフリッカの問題が解決される。さらに、上述の技術は、広い視野角を有するＬＣＤパネルに適用することが可能であり、この場合、その色差補償能が増強され、色ずれ差の現象が改善されることにより、画像表示の品質を顕著に向上することが可能となる。
【００４９】
以上、本発明について特定の実施形態を参照しながら説明したが、これらの記載は、限定的な意味で解釈されることを意図するものではない。開示された実施形態は種々に改良することが可能であり、それによる他の様々な実施形態は当業者にとって当然に理解されるものである。添付の特許請求の範囲には、本発明の真の範囲内に属するすべての改良が包含されるものである。
【図面の簡単な説明】
【００５０】
【図１】従来のマルチドメイン垂直配向（ＭＶＡ）ＬＣＤパネルのサブピクセル構造を示す側面図。
【図２】従来のＭＶＡＬＣＤパネルのサブピクセル構造を示す外略図。
【図３】従来のＭＶＡＬＣＤパネルのサブピクセル構造を示す等価回路図。
【図４】従来のＭＶＡ  ＬＣＤパネルのサブピクセル構造のタイミング図。
【図５】第１の実施形態のＬＣＤパネルを示す概略図。
【図６】第１の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造を示す概略図。
【図７】第１の実施形態のＬＣＤパネルの対向基板のサブピクセル構造を示す概略図。
【図８】第２の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造を示す概略図。
【図９】第２の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセルの等価回路図。
【図１０】走査線と、図９に示すノードＶＰ１’、ＶＰ２’のタイミング図。
【図１１】第３の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造を示す概略図。
【図１２】第３の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセルの等価回路図。
【図１３】第４の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造であり、蓄積容量ラインが２つの電気的延伸部を有するサブピクセル構造を示す概略図。
【図１４】実施形態のＬＣＤパネルの製造方法を示すフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
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