(57)【要約】【課題】スクリーニング時間を大幅に短縮しつつ、メモリセル並びに互いに隣接するワード線間、ビット線間及び周辺回路のスクリーニングを十分に行なえるようにする。【解決手段】複数のワード線ＷＬを駆動するワード線ドライバ１５には、ロウアドレスプリデコード信号を受け、ロウアドレスデコード信号を生成するロウデコーダ１８が接続されている。ロウデコーダ１８には、ロウアドレスプリデコード信号と複数ワード線立ち上げテストモード切り換え信号ＡＷＬとが入力される複数ワード線立ち上げ用制御回路１９が接続されている。ロウプリデコーダ２０とワード線ドライバ１５との間には、ワード線駆動タイミング制御信号ＷＤとロウアドレスプリデコード信号とが入力されるワード線駆動信号生成回路２２が接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに交差する多数のワード線及び多数のビット線対と、
前記多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルからなるメモリセルアレイと、
行アドレス信号を受け、受けた行アドレス信号に基づいて前記多数のワード線を選択的に駆動するワード線駆動回路と、
前記多数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、
列アドレス信号を受け、受けた列アドレス信号に基づいて前記多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、
複数の動作モードを有し、前記複数動作モードのうちの第１の動作モード時において、前記ビット線対の電位差を増幅する増幅電圧の振幅を、第２の動作モード時における前記増幅電圧の振幅よりも大きく設定するセンスアンプ駆動回路と、
前記第１の動作モード時に、前記ワード線駆動回路が前記多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるように前記ワード線を選択する複数ワード線選択手段と、
前記第１の動作モード時に、前記多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう複数ビット線選択手段を備え、
前記多数のワード線は予備のワード線を含み、前記メモリセルアレイは前記予備のワード線に駆動される予備のメモリセルを有しており、
前記第１の動作モード時に前記複数ワード線選択手段により駆動される前記複数のワード線には、所定本数おきに選択される前記予備のワード線が含まれていることを特徴とする半導体記憶装置。
【請求項２】
データバスとライトアンプとをさらに備え、
前記ビット線対と前記データバスとは前記列選択回路により接続され、外部からのデータ入力に基づいて、前記ライトアンプにより、前記データバスを介して前記ビット線対にデータの書込みを行なうことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数ビット線選択手段は、前記第１の動作モード時に、外部からのデータ入力に基づいて、前記ライトアンプにより、前記データバスを介して前記複数のビット線対に対してデータの書込みを行なうことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の動作モードは、ストレス印加のために動作する検査用動作モードであり、前記第２の動作モードは、通常の動作モードであることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、ダイナミック型メモリセルにより構成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
それぞれが、多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルを有する複数のメモリセルアレイと、
前記複数のメモリセルアレイのうちの互いに隣接するメモリセルアレイ同士の間に、前記ビット線対が共有可能に設けられた複数のシェアドゲート回路と、
互いに隣接する前記メモリセルアレイ同士の間に前記シェアドゲート回路を介して設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、
行アドレス信号を受け、受けた行アドレス信号に基づいて前記多数のワード線を選択的に駆動するワード線駆動回路と、
列アドレス信号を受け、受けた列アドレス信号に基づいて前記多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、
複数の動作モードを有し、前記複数動作モードのうちの第１の動作モード時において、前記ワード線駆動回路が前記多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるように前記ワード線を選択する複数ワード線選択手段と、
前記第１の動作モード時に、前記多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう複数ビット線選択手段と、
前記第１の動作モード時に、前記複数のシェアドゲート回路を活性化することにより、互いに隣接する前記メモリセルアレイを含む全てのメモリセルアレイ内のビット線対に対して、同時に書き込み動作を行なうシェアドゲート制御手段を備えていることを特徴とする半導体記憶装置。
【請求項７】
データバスとライトアンプとをさらに備え、
前記ビット線対と前記データバスとは前記列選択回路により接続され、外部からのデータ入力に基づいて、前記ライトアンプにより、前記データバスを介して前記ビット線対にデータの書込みを行なうことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記複数ビット線選択手段は、前記第１の動作モード時に、外部からのデータ入力に基づいて、前記ライトアンプにより、前記データバスを介して前記複数のビット線対に対してデータの書込みを行なうことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第１の動作モードは、ストレス印加のために動作する検査用動作モードであり、前記第２の動作モードは、通常の動作モードであることを特徴とする請求項６〜８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記メモリセルアレイは、ダイナミック型メモリセルにより構成されることを特徴とする請求項６〜９のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）からなる半導体記憶装置に関し、特に、初期不良のスクリーニングを効率的に行なえる半導体記憶装置及びその検査方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置は、高密度化及び高集積化に伴って、装置のテスト時間やバーンイン等の初期不良のスクリーニングに要する時間がますます増加している。一方、システムＬＳＩが普及し、高機能化及び機能の複雑化が進むなかで、これらのスクリーニング時間をどのようにして短縮又は削減し、製造コストを低減するかが大きな課題となっている。なかでもバーンインスクリーニング工程は、製品の品質を落とさずにその工数を短縮又は削減するためのいくつかの検討がなされている。
【０００３】
ＤＲＡＭ等の半導体記憶装置におけるバーンインスクリーニングは、高温且つ高電圧の条件下で、デバイスに対して通常の読み出し動作又は書き込み動作を行なって、デバイス、とりわけメモリセルにストレスを与えることにより、初期不良をスクリーニングする方法が一般的である。すなわち、外部からアドレス信号、データ信号及びクロック信号等の各信号を入力すると共に、複数のワード線を１本ずつ選択し、選択したワード線に順次ストレスを与えている。
【０００４】
また、ストレス印加の効率化及び時間の短縮化を図るために検討され又は採用されている方法の一つに、記憶装置内のすべてのワード線を同時に立ち上げて、メモリセルのすべてに一括してストレスを印加する方法がある。
【０００５】
この方法によると、１本のワード線に順次ストレスを与えていく前述の方法に対して、外部アドレスに関係なくすべてのワード線を１サイクル内で同時に立ち上げ、すべてのメモリセルアレイに対し同時にストレスを与えるようにしている。この方法は、スクリーニング時間を削減する方法として注目されており、これまでのパッケージ状態でのバーンイン検査だけでなく、ウェハレベルでのバーンイン又はウェハー検査時等における高電圧ストレス試験等に対しても検討がなされている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の半導体記憶装置及びその検査方法は、以下のような問題を有している。
【０００７】
すなわち、通常動作と同様にアドレスを変化させつつワード線を順次選択することにより各ワード線に対してストレスを印加するという第１の方法は、スクリーニング時間が膨大になるという問題を有することはいうまでもない。
【０００８】
一方、すべてのワード線を一括に駆動してストレスを印加するという第２の方法は、スクリーニング時間は短縮されるものの、
（１）通常動作時には、多数のワード線のうちの一のワード線のみが駆動されることにより、駆動された一のワード線と該一のワード線と隣接する駆動されない他のワード線との間にストレスが印加されるにも関わらず、第２の方法においては、すべてのワード線を駆動する結果、互いに隣接するワード線同士にストレスが印加されないため、スクリーニングの効果が低下する。
（２）すべてのワード線を一括に駆動する方法は、通常動作と同様の読み出し動作及び書き込み動作が行なわれないため、互いに隣接するビット線同士、さらにはセンスアンプ回路に対するストレスの印加が十分ではなく、この点においてもスクリーニングが不完全となる。
【０００９】
このように、ワード線を一括して立ち上げる第２の方法により、半導体記憶装置に対して十分な品質を保証することは困難である。
【００１０】
本発明は、前記従来の問題を解決し、スクリーニング時間を大幅に短縮しつつ、メモリセル並びに互いに隣接するワード線同士、ビット線同士及び周辺回路のスクリーニングを十分に行なえるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、半導体記憶装置を、ストレステスト等の検査時に通常動作時と同等以上の電圧ストレスが印加される構成とする。
【００１２】
具体的に、本発明に係る第１の半導体記憶装置は、互いに交差する多数のワード線及び多数のビット線対と、多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルからなるメモリセルアレイと、行アドレス信号を受け、受けた行アドレス信号に基づいて多数のワード線を選択的に駆動するワード線駆動回路と、多数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号を受け、受けた列アドレス信号に基づいて多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、検査モード時におけるビット線対の電位差を増幅する増幅電圧の振幅を、通常モード時における増幅電圧の振幅よりも大きく設定するセンスアンプ駆動回路とを備えている。
【００１３】
第１の半導体記憶装置によると、検査モード時におけるビット線対の電位差を増幅する増幅電圧の振幅を通常モード時における増幅電圧の振幅よりも大きく設定するセンスアンプ駆動回路とを備えているため、例えば、サブスレショルドリーク電流を低減するために昇圧センスグランド方式を採る構成の場合に、検査モード時には、通常モード時よりもビット線及びメモリセルに対して大きい電圧ストレスを印加できるので、スクリーニングの検査効率を向上できる。
【００１４】
第１の半導体記憶装置は、検査モード時に、ワード線駆動回路が多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるようにワード線を選択する検査用ワード線選択手段と、検査モード時に、多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう検査用ビット線選択手段とをさらに備えていることが好ましい。このようにすると、検査モード時に駆動される複数のワード線のそれぞれに隣接するワード線は駆動されないため、選択されたワード線と選択されないワード線との間には、通常動作時と同等のストレスが作用する。また、書き込みサイクル又は読み出しサイクルの１サイクルで複数のワード線を選択するため、全ワード線に対してスクリーニングを行なう時間を短縮できる。同様に、前ビット線に対するスクリーニング時間をも短縮できる。
【００１５】
本発明に係る第２の半導体記憶装置は、互いに交差する多数のワード線及び多数のビット線対と、多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルからなるメモリセルアレイと、行アドレス信号を受け、受けた行アドレス信号に基づいて多数のワード線を選択的に駆動するワード線駆動回路と、多数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号を受け、受けた列アドレス信号に基づいて多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、検査モード時に、ワード線駆動回路が多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるようにワード線を選択する検査用ワード線選択手段と、検査モード時に、多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう検査用ビット線選択手段と、行アドレス信号又は列アドレス信号に基づいて、外部から入力される書き込みデータの値を反転するデータスクランブル回路とを備えている。
【００１６】
第２の半導体記憶装置によると、検査モード時に駆動される複数のワード線のそれぞれに隣接するワード線は駆動されないため、選択されたワード線と選択されないワード線との間には、通常動作時と同等のストレスが作用する。また、書き込みサイクル又は読み出しサイクルの１サイクルで複数のワード線を選択するため、全ワード線に対してスクリーニングを行なう時間を短縮できる。さらに、、行アドレス信号又は列アドレス信号に基づいて、外部から入力される書き込みデータの値を反転するデータスクランブル回路を備えているため、行列状に配置された複数のメモリセルに対して、そのすべてに物理データの１又は０を書き込めることはいうまでもなく、行単位又は列単位に物理データ値を反転させたストライプ状パターン、さらには一のメモリセルと該一のメモリセルに隣接する他のメモリセルの物理データ値がすべて異なるチェッカーパターンを容易に生成でき、種々のストレス印加パターンにより電圧ストレスを印加できるようになる。
【００１７】
本発明に係る第３の半導体記憶装置は、互いに交差する多数のワード線及び多数のビット線対と、多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルからなるメモリセルアレイと、行アドレス信号を受け、受けた行アドレス信号に基づいて多数のワード線を選択的に駆動するワード線駆動回路と、多数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号を受け、受けた列アドレス信号に基づいて多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、検査モード時に、ワード線駆動回路が多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるようにワード線を選択する検査用ワード線選択手段とを備え、多数のワード線は予備のワード線を含み、メモリセルアレイは予備のワード線に駆動される予備のメモリセルを有しており、検査モード時に検査用ワード線選択手段により駆動される複数のワード線には、所定本数おきに選択される予備のワード線が含まれている。
【００１８】
第３の半導体記憶装置によると、多数のワード線は予備のワード線を含み、メモリセルアレイは予備のワード線に駆動される予備のメモリセルを有している。また、検査用ワード線選択手段は、ワード線駆動回路が多数のワード線のうちから所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるように、ワード線及び予備のワード線を選択するため、予備のメモリセル、いわゆる冗長メモリセルを有する構成であっても、スクリーニングの検査効率を向上できる。
【００１９】
第３の半導体記憶装置は、検査モード時に、多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう検査用ビット線選択手段とをさらに備えていることが好ましい。このようにすると、複数のビット線に対するスクリーニング時間をも短縮できる。
【００２０】
本発明に係る第４の半導体記憶装置は、それぞれが、多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルを有する複数のメモリセルアレイと、複数のメモリセルアレイのうちの互いに隣接するメモリセルアレイ同士の間に、ビット線対が共有可能に設けられた複数のシェアドゲート回路と、互いに隣接するメモリセルアレイ同士の間にシェアドゲート回路を介して設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、行アドレス信号を受け、受けた行アドレス信号に基づいて多数のワード線を選択的に駆動するワード線駆動回路と、列アドレス信号を受け、受けた列アドレス信号に基づいて多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、検査モード時に、シェアドゲート回路を活性化することにより、互いに隣接するメモリセルアレイ同士の各ビット線対に対して同時に書き込み動作を行なうシェアドゲート制御手段とを備えている。
【００２１】
第４の半導体記憶装置によると、複数のメモリセルアレイと、互いに隣接するメモリセルアレイ同士の間にビット線対を共有する複数のシェアドゲート回路と、検査モード時にシェアドゲート回路を活性化して、互いに隣接するメモリセルアレイ同士の各ビット線に対して同時に書き込み動作を行なうシェアドゲート制御手段とを備えており、シェアドゲート制御手段が、シェアドゲート回路に対して、通常モード時には互いに隣接するメモリセルアレイ同士のビット線対のいずれか一方の接続を断絶させ、また、検査モード時にはシェアドゲート回路を活性化することにより、互いに隣接するモリセルアレイ同士のビット線対への書き込み動作を同時に行なわせる。このため、複数のメモリセルアレイを備えた構成であっても、複数のメモリセルアレイに対するスクリーニングの検査時間を短縮できる。
【００２２】
第４の半導体記憶装置は、検査モード時に、ワード線駆動回路が多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるようにワード線を選択する検査用ワード線選択手段と、検査モード時に、多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう検査用ビット線選択手段とをさらに備えていることが好ましい。
【００２３】
本発明に係る半導体記憶装置の検査方法は、互いに交差する多数のワード線及び多数のビット線対と、多数のワード線及び多数のビット線対の各交差部に行列状に設けられた多数のメモリセルからなるメモリセルアレイと、行アドレス信号を受け、受けた行アドレス信号に基づいて多数のワード線を選択的に駆動するワード線駆動回路と、多数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号を受け、受けた列アドレス信号に基づいて多数のビット線対のうちのいずれかを選択し、外部とのデータの入出力を行なう列選択回路と、検査モード時に、ワード線駆動回路が、多数のワード線に対して所定本数おきに且つ一の動作サイクルで複数のワード線を駆動できるようにワード線を選択する検査用ワード線選択手段と、検査モード時に、多数のビット線対のうちの複数のビット線対を一の動作サイクルで選択し、選択した複数のビット線対に対してデータの入出力を行なう検査用ビット線選択手段と、行アドレス又は列アドレスの値に応じて、外部からの書き込みデータの値を反転するデータスクランブル回路とを備えた半導体記憶装置の検査方法を対象とし、検査モード時に、外部から入力される書き込みデータを多数のメモリセルに対して書き込む際に、書き込みデータをデータスクランブル回路に通すことにより、多数のメモリセルに対して所定の物理データパターンを書き込む。
【００２４】
本発明の半導体記憶装置の検査方法によると、検査モード時に、外部から入力される書き込みデータを多数のメモリセルに対して書き込む際に、書き込みデータをデータスクランブル回路に通すことにより、多数のメモリセルに対して所定の物理データパターンを書き込むため、全ワード線及び前ビット線に対してスクリーニングを行なう時間を短縮できる上に、種々のストレス印加パターンをあらかじめ用意しなくても容易に生成できる。
【発明の効果】
【００２５】
本発明に係る第１の半導体記憶装置によると、検査モード時におけるビット線対の電位差を増幅する増幅電圧の振幅を通常モード時における増幅電圧の振幅よりも大きく設定するセンスアンプ駆動回路とを備えているため、検査モード時には、通常モード時よりもビット線及びメモリセルに対して大きい電圧ストレスを印加できるので、スクリーニングの検査効率を向上できる。
【００２６】
本発明に係る第２の半導体記憶装置によると、検査モード時に、ワード線駆動回路が所定本数おきに且つ一の動作サイクルで複数本のワード線を駆動するため、駆動されるワード線の両隣に位置するワード線は駆動されず、従って、隣接ワード線には通常動作時と同等のストレスが作用して、スクリーニング効果が向上する。さらに、外部から入力される書き込みデータの値を反転するデータスクランブル回路を備えているため、複数のメモリセルに対して、行又は列単位に物理データ値を反転させたストライプ状パターン、さらにはチェッカーパターンをも容易に生成できるので、検査効率を向上できる。
【００２７】
本発明に係る第３の半導体記憶装置によると、予備のメモリセルを有する構成であっても、ワード線駆動回路が所定本数おきに予備のワード線を含めて複数本のワード線を一の動作サイクルで駆動するため、スクリーニングの検査効率を向上できる。
【００２８】
本発明に係る第４の半導体記憶装置によると、検査モード時に、ビット線対を互いに隣接するメモリセルアレイ間で共有するシェアドゲート回路を活性化することにより、メモリセルアレイが共有するビット線対への書き込み動作を同時に行なえるため、複数のメモリセルアレイを備えた構成であっても、複数のメモリセルアレイに対するスクリーニングの検査時間を短縮できる。
【００２９】
本発明に係る半導体記憶装置の検査方法によると、本発明の第２の半導体記憶装置を対象とした検査方法であって、全ワード線及び全ビット線に対してスクリーニングを行なう時間を短縮できる上に、電圧ストレスが大きくなるような種々のストレス印加パターンを容易に生成できる。
【発明を実施するための最良の形態】
【００３０】
本発明の第１の実施形態について図面を参照しながら説明する。
【００３１】
図１は本発明の第１の実施形態に係る半導体記憶装置のブロック構成を示している。図１に示すように、半導体基板上に、例えば、それぞれが互いに交差する２５６本のワード線ＷＬｍ（但し、ｍ＝０，１，２，…，２５５とする。）及び２５６対のビット線対ＢＬｍ，／ＢＬｍと、各ワード線ＷＬｍ及び各ビット線対ＢＬｍ，／ＢＬｍの交差部に行列状に設けられ、記憶容量が６４ｋビットのメモリセル１３からなるメモリセルアレイ１４が配設されている。
【００３２】
なお、本願明細書において、信号名の前に付加された記号”／”は、該信号と相補の関係を有する信号又はローレベル時に有意（アクティブ）となる信号を表わしている。
【００３３】
各ワード線ＷＬｍの一端部には、ロウ（行）アドレスデコード信号／ＲＤ０〜／ＲＤ６３及びワード線駆動信号ＷＤ０〜ＷＤ３を受け、入力されたロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３に基づいて２５６本のワード線ＷＬｍを選択的に駆動するワード線ドライバ１５が接続されている。
【００３４】
各ビット線対ＢＬｍ，／ＢＬｍの一端部には、ビット線対ＢＬｍ，／ＢＬｍごとに設けられ、各ビット線対ＢＬｍ，／ＢＬｍごとに読み出された電位の電位差を増幅することによりデータの値をそれぞれ確定するセンスアンプ列１６が接続されている。
【００３５】
センスアンプ列１６には、検査モード時に活性化される複数ワード線立ち上げテストモード切り換え信号ＡＷＬ（以下、テストモード切り換え信号ＡＷＬと呼ぶ。）及び内部カラム（列）アドレス信号を受け、該内部カラムアドレス信号をデコードし各ビット線対ＢＬｍ，／ＢＬｍを選択すると共に、外部とのデータＩ／Ｏを行なう列選択回路及び検査用ビット線選択手段としてのカラムデコーダ及びセレクタ１７とが接続されている。
【００３６】
一方、ワード線ドライバ１５には、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７を受け、ロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３を生成するロウデコーダ１８が接続されている。
【００３７】
ロウデコーダ１８には、それぞれ、一方の端子にロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７のうちのいずれか１つが入力され、他方の端子にテストモード切り換え信号ＡＷＬが入力される１６個のＯＲ回路からなる検査用ワード線選択手段としての複数ワード線立ち上げ用制御回路１９が接続されている。
【００３８】
複数ワード線立ち上げ用制御回路１９には、内部ロウアドレス信号ＡＸ０〜ＡＸ７を受け、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７を生成するロウプリデコーダ２０が接続され、該ロウプリデコーダ２０には、外部からのロウアドレス信号Ａ０〜Ａ７を受け、内部ロウアドレス信号ＡＸ０〜ＡＸ７を生成するアドレスバッファ２１が接続されている。
【００３９】
ロウプリデコーダ２０とワード線ドライバ１５との間には、それぞれ、一方の端子にワード線駆動タイミング制御信号ＷＤが入力され、他方の端子にロウアドレスプリデコード信号が入力される４個のＡＮＤ回路からなるワード線駆動信号生成回路２２が接続されている。
【００４０】
カラムデコーダ及びセレクタ１７には、書き込み制御パルスＷＲＵＮを受け、データの書き込み用又は読み出し用のリード・ライトアンプ２３が接続されると共に、外部からのカラムアドレス信号Ａ０〜Ａ７を受け、内部カラムアドレス信号を生成するカラムアドレスバッファ及びカラムプリデコーダ２４が接続されている。
【００４１】
タイミング発生回路２５は、メモリ動作を開始するトリガとなるロウアドレスストローブ信号ＲＡＳ、読み出し動作のトリガとなるカラムアドレスストローブ信号ＣＡＳ、書き込み動作の許可状態又は禁止状態を規制する書き込みイネーブル信号ＷＥ及び読み出しデータの外部への出力動作を許可又は禁止する出力イネーブル信号ＯＥを受け、ワード線駆動タイミング制御信号ＷＤ又は内部書き込みイネーブル信号ＷＥＮを出力する。
【００４２】
遅延制御回路２６は、ワード線駆動タイミング制御信号ＷＤを受け、通常用遅延時間である第１の遅延量（時間）Ｔ１を生成する第１の遅延回路２６１と、検査用遅延時間である第２の遅延量（時間）Ｔ２を生成する検査用遅延時間生成手段としての第２の遅延回路２６２と、第１の遅延回路２６１及び第２の遅延回路２６２からの遅延したワード線駆動タイミング制御信号ＷＤを受け、これらの一方をテストモード切り換え信号ＡＷＬに基づいて選択し、選択した信号をセンスアンプ駆動信号ＳＥとして出力する第１のセレクタ２６３とから構成されている。
【００４３】
書き込み制御手段としての書き込み制御パルス幅切り換え回路２７は、内部書き込みイネーブル信号ＷＥＮを受け、第３の遅延量（時間）Ｔ３を生成する第３の遅延回路２７１と、第４の遅延量（時間）Ｔ４を生成する第４の遅延回路２７２と、第３の遅延回路２７１及び第４の遅延回路２７２からの遅延した内部書き込みイネーブル信号ＷＥＮを受け、これらの一方をテストモード切り換え信号ＡＷＬに基づいて選択し、選択した信号を書き込み制御パルスＷＲＵＮとして出力する第２のセレクタ２７３とから構成されている。
【００４４】
遅延制御回路２６と該遅延制御回路２６からのセンスアンプ駆動信号ＳＥを受けるセンスアンプ列１６との間には、一方の入力端子にセンスアンプ駆動信号ＳＥを受け、他方の入力端子に反転された書き込み制御パルスＷＲＵＮを受け、センスアンプ駆動信号ＳＥを出力するセンスアンプ増幅禁止手段としての書き込み動作時センスアンプディセーブル制御回路２８が接続されている。
【００４５】
図２は本実施形態に係る半導体記憶装置におけるワード線ドライバ１５及びロウデコーダ１８の回路構成の一例を示している。図２に示すように、ワード線ドライバ１５は各ワード線ＷＬｍごとに設けられた単位ワード線ドライバ１５ａを有している。
【００４６】
各単位ワード線ドライバ１５ａは、入力端子がロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３のうちのいずれか１本と接続され、出力端子がワード線ＷＬｍのうちのいずれか１本と接続されたｐ型トランジスタＴＰ１と第１のｎ型トランジスタＴＮ１とからなる第１のインバータ１５１を有している。また、２５６個の単位ワード線ドライバ１５ａの第１のインバータ１５１における駆動用電圧の供給端子は、それぞれワード線駆動信号ＷＤ０〜ＷＤ３のうちのいずれか１つとこの順に繰り返されるように接続されている。
【００４７】
また、各単位ワード線ドライバ１５ａには、ドレインがワード線ＷＬｍに接続され、ソースが接地され、ゲートが第２のインバータ１５２により反転されるワード線駆動信号ＷＤ０〜ＷＤ３のうちのいずれか１つを受ける第２のｎ型トランジスタＴＮ２を有している。
【００４８】
ロウデコーダ１８は６４個の単位ロウデコーダ１８ａからなり、各単位ロウデコーダ１８ａは、ロウプリデコーダ２０からのそれぞれ８通りずつのロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７からなるそれぞれ６４通りの組み合わせのうちの１通りが入力され、ロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３のうちのいずれか１つを出力するＮＡＮＤゲート１８１を有している。例えば、ロウアドレスプリデコード信号ＸＰＡ０及びＸＰＢ０が入力され、ロウアドレスデコード信号／ＲＤ０を出力する単位ロウデコーダ１８ａは、該ロウアドレスデコード信号／ＲＤ０をワード線ＷＬ０〜ＷＬ３と接続されている４つの単位ワード線ドライバ１５ａに出力する。また、ロウアドレスプリデコード信号ＸＰＡ１及びＸＰＢ０が入力され、ロウアドレスデコード信号／ＲＤ１を出力する単位ロウデコーダ１８ａは、該ロウアドレスデコード信号／ＲＤ１をワード線ＷＬ４〜ＷＬ７と接続されている４つの単位ワード線ドライバ１５ａに出力する。
【００４９】
図３は本実施形態に係る半導体記憶装置におけるメモリセルアレイ１４、センスアンプ列１６、カラムデコーダ及びセレクタ１７並びにリード・ライトアンプ２３の回路構成の一例を示している。図３に示すように、メモリセルアレイ１４には、メモリセルキャパシタＭＣとメモリセルアクセストランジスタＴＷＬとからなるメモリセル１３が行列状に配設されている。
【００５０】
メモリセル１３において、例えば、メモリセルアクセストランジスタＴＷＬは、ドレインがビット線ＢＬ０と接続され、ゲートがワード線ＷＬ１と接続され、ソースがメモリセルキャパシタＭＣの一方の電極と接続されており、メモリセルキャパシタＭＣの他方の電極は、電源電圧ＶＤＤの２分の１の電圧値を持つセルプレート電源ＶＣＰと接続されている。
【００５１】
センスアンプ列１６は、センスアンプ駆動回路１６１、センスアンプ１６２及びビット線プリチャージ回路１６３とから構成されている。
【００５２】
センスアンプ駆動回路１６１は、ゲートがセンスアンプ駆動信号ＳＥの反転信号を受け、ソースが電源電圧ＶＤＤを受け、ドレインが各センスアンプ１６２と接続され、各センスアンプ１６２に対して電源電圧ＶＤＤを供給するｐ型センスアンプドライバトランジスタＴＰＳＥと、ゲートがセンスアンプ駆動信号ＳＥを受け、ソースが接地電圧ＶＳＳを受け、ドレインが各センスアンプ１６２と接続され、各センスアンプ１６２に対して接地電圧ＶＳＳを供給するｎ型センスアンプドライバトランジスタＴＮＳＥとを有している。
【００５３】
センスアンプ１６２は、第１のｐ型センスアンプトランジスタＴＰＳｍ及び第１のｎ型センスアンプトランジスタＴＮＳｍからなる第１のインバータと、第２のｐ型センスアンプトランジスタＴＰＳｍＮ及び第２のｎ型センスアンプトランジスタＴＮＳｍＮからなる第２のインバータとがフリップフロップ接続されて構成されている。
【００５４】
第１のインバータの出力端子はビット線ＢＬｍと接続され、第２のインバータの出力端子はビット相補線／ＢＬｍと接続されている。センスアンプ駆動回路１６１からは、第１のインバータ及び第２のインバータの各ｐ型トランジスタＴＰＳｍ，ＴＰＳｍＮに電源電圧ＶＤＤが供給され、第１のインバータ及び第２のインバータの各ｎ型トランジスタＴＮＳｍ，ＴＮＳｍＮに接地電圧ＶＳＳが供給される。
【００５５】
ビット線プリチャージ回路１６３は、ソース及びドレインがビット線対ＢＬｍ，／ＢＬｍと接続され、ゲートにビット線プリチャージ信号ＢＰを受けるビット線イコライズトランジスタＴＮＥＱｍと、ビット線対ＢＬｍ，／ＢＬｍの間に直列接続されており、共通ドレインが電源電圧ＶＤＤの２分の１の電圧値のビット線プリチャージ電源ＶＢＰと接続され、各ゲートにビット線プリチャージ信号ＢＰを受ける第１のビット線プリチャージトランジスタＴＮＰＲｍ及び第２のビット線プリチャージトランジスタＴＮＰＲｍＮとから構成されている。
【００５６】
カラムデコーダ及びセレクタ１７は、図１に示すカラムアドレスバッファ及びカラムプリデコーダ２４からのカラムプリデコード信号を受けるＡＮＤゲート１７ａと、一方の入力端子がテストモード切り換え信号ＡＷＬを受け、他方の入力端子がＡＮＤゲート１７ａからの出力信号を受けるＯＲゲート１７ｂとを有している。さらに、一方のソースドレインがビット線ＢＬｍと接続され、他方のソースドレインがデータの読み出し又は書き込みに用いるデータ線ＤＬと接続され、ゲートがＯＲゲート１７ｂからの出力信号を受ける第１のカラムスイッチトランジスタＴＮＣｍと、一方のソースドレインがビット相補線／ＢＬｍと接続され、他方のソースドレインがデータ相補線／ＤＬと接続され、ゲートがＯＲゲート１７ｂからの出力信号を受ける第２のカラムスイッチトランジスタＴＮＣｍＮとを有している。
【００５７】
リード・ライトアンプ２３は、データ線対ＤＬ，／ＤＬと接続され、該データ線対ＤＬ，／ＤＬに読み出されたデータを増幅してＩ／Ｏバッファ回路２９に出力するリードアンプ２３ａと、Ｉ／Ｏバッファ回路２９と接続され、書き込み制御パルスＷＲＵＮにより制御されるｎ型スイッチトランジスタを介して、増幅した書き込みデータをデータ線対ＤＬ，／ＤＬに出力するライトアンプ２３ｂとを有している。
【００５８】
以下、前記のように構成された半導体記憶装置の動作を図面に基づいて説明する。
【００５９】
図４及び図５は本実施形態に係る半導体記憶装置の動作のタイミングチャートであって、図４は通常の書き込み動作を示し、図５はテストモード時の動作を示している。
（通常の書き込み動作）
図１〜３及び図４を参照しながら通常の書き込み動作を説明する。
【００６０】
まず、図４に示すように、通常モード時は、テストモード切り換え信号ＡＷＬが常にローレベルの状態にある。ここで、図４に示す信号名のうち、枠で囲まれた信号名は外部から入力される信号であることを表わしている。
【００６１】
次に、ロウアドレスストローブ信号／ＲＡＳを立ち下げて活性化すると、図１に示すアドレスバッファ２１は、ロウアドレス信号Ａ０〜Ａ７を取り込み、ロウプリデコーダ２０に対して内部ロウアドレス信号ＡＸ０〜ＡＸ７を出力する。内部ロウアドレス信号ＡＸ０〜ＡＸ７を受けたロウプリデコーダ２０は、それぞれ８種類ずつのロウプリデコード信号ＸＰＡ０〜ＸＰＡ７、ＸＰＢ０〜ＸＰＢ７からそれぞれ１つずつの信号を選択し、ロウデコーダ１８に出力する。
【００６２】
図２に示すように、ロウデコーダ１８は、選択されたロウプリデコード信号を受け、６４個の単位ワード線ドライバ１８ａのうちの１つが選択されることにより、６４通りのロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３のうちの１つを選択し、活性状態を示すローレベルの信号値をワード線ドライバ１５に出力する。
【００６３】
一方、図１に示すタイミング発生回路２５からのワード線駆動タイミング制御信号ＷＤとロウプリデコーダ２０からの選択信号とを受けたワード線駆動信号生成回路２２により、４つのワード線駆動信号ＷＤ０〜ＷＤ３の１つが選択されて活性化されることにより、結果的にワード線ＷＬｍのうちの１本が選択されて活性化される。これにより、図３に示すように、メモリセルアレイ１４における選択された一のワード線ＷＬに接続されている２５６個のメモリセル１３から、該メモリセル１３のメモリセルキャパシタＭＣにそれぞれ保持されている微小電位のデータが、該メモリセル１３に接続されている各ビット線ＢＬｍ及びビット相補線／ＢＬｍに転送される。
【００６４】
次に、図４に示すように、ワード線駆動タイミング制御信号ＷＤから第１の遅延時間Ｔ１後、センスアンプ駆動信号ＳＥが立ち上がる。この第１の遅延時間Ｔ１は、図１に示す遅延制御回路２６において、ローレベルのテストモード切り換え信号ＡＷＬを受ける第１のセレクタ２６３が第１の遅延回路２６１の出力信号を選択することにより生成される。センスアンプ駆動信号ＳＥが活性化されると、図３に示すように、センスアンプ駆動信号ＳＥを受けるセンスアンプ列１６のセンスアンプ駆動回路１６１が活性化されて、各ビット線対ＢＬｍ，／ＢＬｍにそれぞれ接続された各センスアンプ１６２が各ビット線対ＢＬｍ，／ＢＬｍごとに読み出されているデータを増幅して値を確定する。これにより、各メモリセル１３のビット線対ＢＬｍ，／ＢＬｍへの読み出し動作が完了する。
【００６５】
次に、図４に示すように、書き込みイネーブル信号／ＷＥを立ち下げて、書き込み許可状態とする。続いて、カラムアドレスストローブ信号／ＣＡＳを立ち下げて活性化することにより、カラムアドレス信号Ａ０〜Ａ７を取り込み、図１に示すカラムアドレスバッファ及びカラムプリデコーダ２４が活性化する。続いて、図３に示すカラムデコーダ及びセレクタ１７によって、入力されたアドレスにより指定された一のビット線対ＢＬ，／ＢＬが選択される。
【００６６】
次に、図１及び図４に示すように、活性化された書き込みイネーブル信号／ＷＥを受けたタイミング発生回路２５からは内部書き込みイネーブル信号ＷＥＮが出力され、該内部書き込みイネーブル信号ＷＥＮの立ち上がりから第３の遅延時間Ｔ３の間だけ書き込み制御パルスＷＲＵＮが発生する。この第３の遅延時間Ｔ３は、図１に示す書き込み制御パルス幅切り換え回路２７において、ローレベルのテストモード切り換え信号ＡＷＬを受ける第３のセレクタ２７１が第３の遅延回路２７１側の出力信号を選択することにより生成される。続いて、図３に示すように、書き込み制御パルスＷＲＵＮが生成されている間に選択されているビット線対ＢＬｍ，／ＢＬｍにライトアンプ２３ｂを通して所定の書き込みデータＤｉｎが入力される。
【００６７】
このとき、図１に示すように、書き込み制御パルスＷＲＵＮが活性化されている間は書き込み動作時センスアンプディセーブル制御回路２８がセンスアンプ駆動信号ＳＥの出力を禁止するため、センスアンプ駆動信号ＳＥは書き込み制御パルスＷＲＵＮの発生中に非活性となる。これにより、センスアンプ列１６とライトアンプ２３ｂとが同時に活性化されることがなくなるので、特に、読み出されたデータの相補値を書き込むような反転書き込みの場合であっても、データの書き込み動作を短時間で行なうことができる。
（テスト動作）
次に、複数のワード線を同時に活性化して行なうテスト動作について図１〜３及び図５を参照しながら説明する。
【００６８】
まず、図５に示すように、テストモード切り換え信号ＡＷＬを立ち上げて活性化することにより、装置の動作モードをテストモードに遷移する。
【００６９】
次に、ロウアドレスストローブ信号／ＲＡＳを活性化させると、図１に示すアドレスバッファ２１は、ロウアドレス信号Ａ０〜Ａ７を取り込み、ロウプリデコーダ２０に対して内部ロウアドレス信号ＡＸ０〜ＡＸ７を出力する。このとき、ハイレベルのテストモード切り換え信号ＡＷＬを受ける複数ワード線立ち上げ用制御回路１９により、各ロウプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７のそれぞれが活性化される。これにより、図２に示すロウデコーダ１８において、ロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３のすべてがローレベルに活性化されてワード線ドライバ１５に入力される。
【００７０】
このとき、内部ワード線駆動信号ＷＤ０〜ＷＤ３のうちの一の信号が選択されることにより、２５６本のワード線ＷＬｍのうちの４分の１、すなわち６４本が同時に選択され、選択された６４本のワード線ＷＬに属する６４×２５６個のメモリセル１３のデータが各ビット線対ＢＬｍ，／ＢＬｍに転送される。すなわち、１対のビット線ＢＬ，／ＢＬに６４個分のメモリセル１３のデータが同時に読み出されることになる。
【００７１】
この場合、ワード線駆動信号ＷＤ０〜ＷＤ３のうちの１つで６４本のワード線ＷＬを駆動するため、ワード線ＷＬの立ち上がり時間は通常モードと比べて長くなる。このテストモード時のワード線ＷＬの立ち上がり時間を確保するため、本実施形態は、図１に示すセンスアンプ駆動信号ＳＥを生成する遅延制御回路２６において、テストモード時に第１の遅延時間Ｔ１よりも長い第２の遅延時間を生成する第２の遅延回路２６２からの出力信号を選択することにより実現している。
【００７２】
次に、図５に示すように、書き込みイネーブル信号／ＷＥを立ち下げて、書き込み許可状態とする。続いて、カラムアドレスストローブ信号／ＣＡＳ信号により、前述したのと同様のデータの読み出し及び書き込み動作を行なう。
【００７３】
ここで、テストモード切り換え信号ＡＷＬが活性状態であるため、外部からのコラムアドレス信号Ａ０〜Ａ７の値に関わらず、図１に示すカラムデコーダ及びセレクタ１７を通じて２５６対のビット線対ＢＬｍ，／ＢＬｍのすべてを同時に選択する。これを実現するための構成は、複数ワード線立ち上げ用制御回路１９と同様のＯＲゲートを有する制御回路（図示せず）をカラムアドレスバッファ及びカラムプリデコーダ２４に組み込むことによって容易に実現できる。
【００７４】
このようにすると、書き込み動作時に一の書き込みデータＤｉｎが展開され、同時に選択された２５６対のビット線対ＢＬｍ，／ＢＬｍのすべてに書き込み動作が行なわれる。さらに、本実施形態の特徴として、図１に示す書き込み制御パルスＷＲＵＮを生成する書き込み制御パルス幅切り換え回路２７において、テストモード時に第３の遅延時間Ｔ３よりも長い第４の遅延時間Ｔ４を生成する第４の遅延回路２７２側からの出力信号を選択して、書き込み制御パルスＷＲＵＮのパルス幅を通常モード時よりも長くすることにより、２５６対のビット線対ＢＬｍ，／ＢＬｍに対する書き込み動作のマージンを確保して書き込みを容易にしている。
【００７５】
以上説明したように、本実施形態によると、
（１）テストモード時にワード線ＷＬが活性化される本数が通常モード時と比べて６４倍となり、バーンイン検査等のストレステスト時には、通常モード時と同等のストレスを６４分の１の時間で印加することができる。なお、本実施形態においては、２５６本のワード線ＷＬｍのうちの６４本（６４／２５６）を同時に選択しているが、一の動作サイクルで４本のワード線駆動信号ＷＤ０〜ＷＤ３のうちの２本を同時に駆動することにより、ワード線ＷＬｍの活性化本数が通常モード時と比べて１２８倍になり、通常モードと同等のストレス時間をさらに半分に、すなわち１２８分の１の時間とすることも容易に行なえる。
【００７６】
（２）すべてのワード線ＷＬｍを一括に活性化するストレス印加方法と比べて、ワード線ＷＬ間のストレスの印加が容易に行なえる。例えば、各動作サイクルごとに、ワード線駆動信号ＷＤ０〜ＷＤ３を順次起動し、１サイクルあたり２５６本のワード線ＷＬｍのうち３本おきに計６４本のワード線ＷＬを選択する。このようにすると、活性化されたワード線ＷＬのそれぞれに隣接する非選択のワード線ＷＬを非活性とすることができるので、互いに隣接するワード線ＷＬ同士に対してストレスを確実に印加できる。
【００７７】
（３）複数のビット線対ＢＬｍ，／ＢＬｍのすべてを同時に選択して書き込み動作を行なうことにより、各ビット線対ＢＬｍ，／ＢＬｍや各メモリセル１３、さらには各センスアンプ１６２に対してストレスの印加が極めて短時間に行なえる。
【００７８】
なお、本実施形態に示したように、外部アドレスに関係なく２５６対のビット線対ＢＬｍ，／ＢＬｍのすべてを一括して選択するのが好ましいが、書き込み系回路の駆動能力等を考慮して、必ずしも、すべてのビット線対ＢＬｍ，／ＢＬｍを同時に選択しなくてもよい。
【００７９】
（４）遅延制御回路２６、書き込み制御パルス幅切り換え回路２７及び書き込み動作時センスアンプディセーブル制御回路２８を設けることにより、テストモード時における複数のビット線対ＢＬｍ，／ＢＬｍに対する読み出し動作及び書き込み動作を安定して行なうことができる。
【００８０】
まず、遅延制御回路２６は、センスアンプ駆動信号ＳＥにおけるテスト動作時の第２の遅延量Ｔ２を通常モード時の第１の遅延量Ｔ１よりも大きくすることにより、通常モード時よりも多くの時間を要する複数のワード線ＷＬｍの立ち上がり動作と、これに続くセンスアンプ１６２の活性動作及び各メモリセル１３から各ビット線対ＢＬｍ，／ＢＬｍへのデータ読み出し動作とに対してそれぞれの動作マージンを確保できるため、各センスアンプ１６２の増幅動作を安定させることができる。
【００８１】
また、書き込みパルス幅切り換え制御回路２７は、テスト動作時の書き込み制御パルスＷＲＵＮの活性期間（＝Ｔ４）を通常モード時の活性期間（＝Ｔ３）よりも長くすることによって、複数のビット線対ＢＬｍ，／ＢＬｍに対して安定な書き込み動作を保証できる。
【００８２】
さらに、書き込み動作時センスアンプディセーブル制御回路２８は、書き込み時にセンスアンプ１６２とライトアンプ２３ｂとを同時に活性化させる従来の方法、すなわち、反転書き込み時であってもセンスアンプ１６２により増幅されたビット線対ＢＬｍ，／ＢＬｍの読み出しデータをライトアンプ２３ｂによって強制的に書き換える方法と比べ、ライトアンプ２３ｂのサイズを小さくしたり能力を低減させたりしたとしても、短時間で且つ安定した書き込み動作を行なえるので、高集積化に有利となる。
【００８３】
このように、本実施形態によると、テストモード時には、通常モード時と比べてストレス印加の効率が大幅に向上するため、バーンイン検査等のストレス時間を大幅に短縮できる上に、従来の全ワード線一括活性化等の方法では得られないワード線ＷＬ間のリーク系のスクリーニング、及びセンスアンプ１６２及びビット線ＢＬ系のスクリーニングが可能となるので、品質の低下を抑えることができる。
【００８４】
さらに、本実施形態に係るテストモードの書き込み動作と通常モードの読み出し動作とを組み合わせることにより、メモリセルアレイ１４のテストを極めて短時間に行なうこともでき、バーンイン検査等のモニターに利用できるだけでなく、デバイスのウェハ検査又はパッケージ封止後の検査においても検査時間の短縮化を図ることができる。
【００８５】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００８６】
図６は本実施形態の第１変形例に係る半導体記憶装置のセンスアンプ駆動回路の回路構成の一例を示している。図６に示すように、本変形例に係るセンスアンプ駆動回路１６１Ａは、図３に示すセンスアンプ駆動回路１６１にテストモード時に活性化されるビット線振幅拡大回路部３０を有している。ここでは、センスアンプ駆動回路１６１Ａを除く回路は図１〜図３に示す回路構成と同等の構成を有している。
【００８７】
ビット振幅拡大回路部３０は、一方の入力端子がセンスアンプ駆動信号ＳＥを受け、他方の入力端子がテストモード切り換え信号ＡＷＬの反転信号を受けて、これらの論理積演算の結果を出力するＮＡＮＤ回路３０１と、ＮＡＮＤ回路３０１の出力信号を遅延させてなるセンスグランド制御信号ＳＧＣを出力する遅延回路３０２と、ｐ型トランジスタＴＰＳＧ及び第１のｎ型トランジスタＴＮＳＧ１からなり、入力されたセンスグランド制御信号ＳＧＣを反転させてなるセンスボトム電位ＳＧＮＤを出力するインバータとを有している。さらに、ゲートとドレインとがダイオード接続され、ソースが接地された第２のｎ型トランジスタＴＮＳＧ２を有しており、センスボトム電圧ＳＧＮＤは、第２のｎ型トランジスタＴＮＳＧ２のゲート及びドレインに印加される。ここで、センスグランド制御信号ＳＧＣがローレベルの場合は、センスボトム電圧ＳＧＮＤは第２のｎ型トランジスタＴＮＳＧ２のしきい値電圧程度にクランプされる。第２のｎ型トランジスタＴＮＳＧ２のドレインは、前述したｎ型センスアンプドライバトランジスタＴＮＳＥのソースと接続されている。
【００８８】
以下、前記のように構成されたセンスアンプ駆動回路１６１Ａを備えた半導体記憶装置の動作を説明する。
【００８９】
図７は通常の動作時のタイミングチャートを示し、図８はテストモード時のタイミングチャートを示している。
【００９０】
図７に示すように、本変形例は、通常の書き込み動作又は読み出し動作時に、メモリセル内のアクセストランジスタのオフリーク電流を低減するダイナミックセンスグランド方式を採用している。ダイナミックセンスグランド方式は、昇圧センスグランド方式を改良した方式であって、ビット線ＢＬｍのローレベルを接地電圧ＶＳＳに対して昇圧し、メモリセルのアクセストランジスタのオフリークを低減することにより、メモリセルの電荷保持特性を向上する方式である。さらに、低電源電圧駆動時であってもセンスアンプ列のセンス動作を容易とするために、センスボトム電圧ＳＧＮＤを、センスアンプ列の動作開始直後の所定期間に限って接地電圧ＶＳＳとし、その後、第２のｎ型トランジスタＴＮＳＧ２のしきい値電圧Ｖｔｎ程度に昇圧する。
【００９１】
このように、ダイナミックセンスグランド方式による通常動作時におけるビット線対ＢＬ，／ＢＬの動作振幅は、ハイレベル側が電源電圧ＶＤＤとなり、ローレベル側がほぼ接地電圧ＶＳＳ及びしきい値電圧Ｖｔｎの和となる。
【００９２】
これに対し、図８に示すテストモード時には、図６に示したビット線振幅拡大回路部３０において、ＮＡＮＤ回路３０１がハイレベルのセンスアンプ駆動信号ＳＥ及びハイレベルのテストモード切り換え信号ＡＷＬを受けることにより、センスグランド制御信号ＳＧＣがハイレベルとなる。これにより、センスボトム電圧ＳＧＮＤが接地電圧ＶＳＳとなるため、ビット線対ＢＬｍ，／ＢＬｍの動作振幅は、ハイレベル側が電源電圧ＶＤＤとなり且つローレベル側が接地電圧ＶＳＳとなって、ビット線対の振幅が通常動作時と比べて確実に大きくなる。
【００９３】
これにより、通常動作モード時においては、オフリーク電流を低減しながら、読み出し動作又は書き込み動作の動作マージンを確保することができると共に、テストモード時においては、通常モード時と比べて、ビット線及びメモリセルアレイに大きな電圧ストレスを与えることができるため、ストレス効率をさらに向上することができる。
【００９４】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００９５】
図９は本実施形態の第２変形例に係る半導体記憶装置のデータスクランブル回路の回路構成の一例を示している。図９に示すように、本変形例に係る半導体記憶装置は、図３に示すリード・ライトアンプ２３とＩ／Ｏバッファ回路２９との間に設けられたデータスクランブル回路３１を備えている。
【００９６】
データスクランブル回路３１は、図１に示すアドレスバッファ２１からの内部ロウアドレス信号ＡＸ０及びＡＸ１を受け、外部から入力されるデータの値を反転させるか否かを指示する反転制御信号を出力するデータ反転制御回路３１１と、該制御信号に基づいて読み出しデータ及び書き込みデータの値を反転させる反転回路３１２と、反転制御信号をテストモード切り換え信号ＡＷＬが活性化されている期間中にのみ反転回路３１２を活性化するＡＮＤ回路３１３とを有している。
【００９７】
反転回路３１２は、一方の入力端子が反転制御信号を受け、他方の入力端子が読み出しデータを受け、排他的論理和演算を行なって外部に出力する第１のＥＸＯＲ回路３１２ａと、一方の入力端子が反転制御信号を受け、他方の入力端子が外部からの読み出しデータを受け、排他的論理和演算を行なってリード・ライトアンプ２３に出力する第２のＥＸＯＲ回路３１２ｂとから構成されている。
【００９８】
以下、前記のように構成された半導体記憶装置の動作を説明する。
【００９９】
通常動作時には、反転制御信号が常にローレベルであるため、読み出しデータ及び書き込みデータの値は反転されずにそのままの値で入出力される。
【０１００】
検査モード時には、テストモード切り換え信号ＡＷＬがローレベルからハイレベルへと活性化される。これにより、内部ロウアドレス信号ＡＸ０及びＡＸ１からなる４通りの信号に基づいて、反転制御信号の信号レベルを変更できる。従って、反転制御信号の信号レベルがハイレベルの場合には、読み出しデータ及び書き込みデータの値がそれぞれ反転されることになる。
【０１０１】
これにより、図１に示す各メモリセル１３に与える電圧ストレスの印加パターンを検査目的に応じて変えることができる。例えば、メモリセル１３のすべてに物理データ“１”を書き込むことにより、メモリセル１３と基板との間の電圧ストレスを最大とする方法、メモリセル１３のすべてに物理データ“０”を書き込むことにより、メモリセル１３と、ワード線ＷＬｍ及び電源電位との間のストレスを最大とする方法、さらには、物理データとして行単位にデータ値を交互に反転させてなるストライプパターン、又は行単位及び列単位にデータ値を交互に反転させ、一のメモリセル１３と該一のメモリセル１３に隣接する他のメモリセル１３とのデータ値が異なる、いわゆるチェッカーパターンを書き込むことにより、各メモリセル１３同士の電圧ストレスを大きくする方法等が考えられる。
【０１０２】
これにより、検査モード時に、外部から与える検査データの入力パターンとしてストライプパターンやチェッカーパターンを作成しなくても、データスクランブル回路３１により容易に生成できるため、検査対象とする半導体記憶装置のストレスマージンの評価及び分析を極めて効率良く行なえるようになる。
【０１０３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１０４】
図１０は本発明の第２の実施形態に係る半導体記憶装置のブロック構成を示している。図１０において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。図１０に示すように、本実施形態に係る半導体装置は、メモリセルアレイ１４に複数の予備のメモリセル、いわゆる冗長メモリセル１３ａを有していることを特徴とする。近年の大容量の半導体記憶装置は、メモリセル１３、ワード線ＷＬｍ又はビット線対ＢＬｍ，／ＢＬｍにわずかな欠陥があった場合に該欠陥部分を未使用状態とし、代わりに予備のメモリセル１３ａを用いて救済することが一般的となっている。
【０１０５】
図１０に示すように、本実施形態に係る半導体記憶装置は、冗長アドレス検出回路３２、冗長ワード線立ち上げ用制御回路３３、冗長ロウデコーダ３４、冗長ワード線ドライバ３５、ＯＲ回路３６及びプリデコード制御回路３７を備えている。
【０１０６】
冗長アドレス検出回路３２は、アドレスバッファ２１の出力を受け、欠陥部分を特定する２ビットの冗長アドレス検出信号ＦＳ０，ＦＳ１を出力する。
【０１０７】
冗長ワード線立ち上げ用制御回路３３は、一方の入力端子が冗長アドレス検出信号ＦＳ０を受け、他方の入力端子がテストモード切り換え信号ＡＷＬ受け、これらの論理和からなる冗長ロウアドレスプリデコード信号ＸＰＳ０を生成して出力する第１のＯＲ回路３３ａと、一方の入力端子が冗長アドレス検出信号ＦＳ１を受け、他方の入力端子がテストモード切り換え信号ＡＷＬ受け、これらの論理和からなる冗長ロウアドレスプリデコード信号ＸＰＳ１を生成して出力する第２のＯＲ回路３３ｂとから構成されている。
【０１０８】
冗長ワード線ドライバ３５は、図２に示すワード線ドライバ１５を構成する８つの単位ワード線ドライバ１５ａを有し、８つの単位ワード線ドライバ１５ａは冗長ワード線ＳＷＬ０〜ＳＷＬ７とそれぞれ接続されている。
【０１０９】
ＯＲ回路３６は、冗長アドレス検出信号ＦＳ０，ＦＳ１を受け、これらの論理和を演算してその結果を出力する。
【０１１０】
プリデコード制御回路３７は、一方の入力端子がＯＲ回路３６からの反転出力を受け、他方の入力端子がロウプリデコーダ２０からのロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７のうちのいずれか１つを受け、受けた信号同士の論理積を演算してその結果をそれぞれ出力する１６個のＡＮＤ回路３７ａから構成されている。
【０１１１】
検査工程において、メモリセル１３等に不具合が検出された場合には、冗長アドレス検出回路３２に設けられている、例えばヒューズＲＯＭに対して、不具合のメモリセル１３を回避するプログラミングを行なう。これにより、外部から欠陥アドレスがアクセスされたときにのみ、通常はローレベルで非活性状態の冗長アドレス検出信号ＦＳ０，ＦＳ１がハイレベルに活性化されて、冗長ロウデコーダ３４及び冗長ワード線ドライバ３５が動作することにより、冗長ワード線ＳＷＬ０〜ＳＷＬ７のうちのいずれか１本が選択され、冗長メモリセル１３ａに対するアクセスが行なわれる。
【０１１２】
このような構成を持つ半導体記憶装置に対するスクリーニングの検査時には、まず、外部から入力されるテストモード切り換え信号ＡＷＬを非活性状態から活性状態に遷移させる。
【０１１３】
図１０に示すように、テストモード切り換え信号ＡＷＬは、複数ワード線立ち上げ用制御回路１９及び冗長ワード線立ち上げ用制御回路３３を構成するすべてのＯＲ回路に入力されている。その結果、冗長救済用のプログラミングの有無に関わらず、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ７，ＸＰＢ０〜ＸＰＢ７と、冗長ロウアドレスプリデコード信号ＸＰＳ０，ＸＰＳ１とが同時に選択されることにより、正規のワード線ＷＬｍの場合は２５６本のうちの６４本に電圧ストレスが印加されると共に、冗長ワード線ＳＷＬの場合は８本のうちの２本に電圧ストレスが印加される。
【０１１４】
このように、本実施形態によると、テストモード時において、第１の実施形態と同様に、ワード線ドライバ１５が所定本数おきに且つ複数本のワード線ＷＬを同時に駆動させるため、駆動されるワード線の両隣に位置するワード線ＷＬは駆動されることがない。従って、隣接するワード線ＷＬ同士には通常動作時と同等のストレスが作用して、スクリーニング効果が向上する。その上、冗長メモリセル１３ａに対するストレスの印加も、正規のメモリセル１３と同様に行なうことができるため、スクリーニング時間の短縮及び品質の確保に非常に有効となる。
【０１１５】
なお、本実施形態においては、冗長ワード線ＳＷＬを設ける構成を例に採って
いるが、予備のビット線対（冗長ビット線対）ＢＬ，／ＢＬを設けた構成であってもよい。この場合には、センスアンプ列１６、カラムデコーダ及びセレクタ１７、並びにカラムアドレスバッファ及びカラムプリデコーダ２４のそれぞれに冗長ビット線用の回路を設けることとなる。
【０１１６】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１１７】
図１１及び図１２は本発明の第３の実施形態に係る半導体記憶装置のブロック構成であって、図１１は複数のメモリセルアレイを含む部分の構成を示し、図１２はその他の周辺部分の構成を示している。図１１及び図１２において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。図１１に示すように、本実施形態に係る半導体記憶装置は、８個のメモリセルアレイ１４Ａ〜１４Ｈを備えており、各メモリセルアレイ１４Ａ〜１４Ｈにおけるビット線方向の外側の領域には、センスアンプ列１６が設けられている。
【０１１８】
各メモリセルアレイ１４Ａ〜１４Ｈと各センスアンプ列１６との間には、メモリセルアレイ１４Ａ〜１４Ｈとセンスアンプ列１６との間のビット線対ＢＬｍ，／ＢＬｍを選択的に接続可能とするシェアドゲート（トランスファゲート）回路３８が設けられている。これにより、例えば、第１のメモリセルアレイ１４Ａと第２のメモリセルアレイ１４Ｂとの間に設けられているセンスアンプ列１６は、これらメモリセルアレイ同士のビット線対ＢＬｍ，／ＢＬｍを共有することにより、センスアンプ列１６の個数を減らしている。
【０１１９】
各シェアドゲート回路３８には、該シェアドゲート回路３８を選択的に導通状態とするシェアドゲート制御回路３９がそれぞれ設けられている。
【０１２０】
シェアドゲート制御回路３９は、第１の入力端子がメモリセルアレイ１４Ａ〜１４Ｈを選択するバンク切替用のロウプリデコード信号ＢＫ０〜ＢＫ７のうちのいずれか１つを受け、第２の入力端子がテストモード切り換え信号ＡＷＬの反転信号を受けるＮＡＮＤ回路を含んでいる。但し、第１のメモリセルアレイ１４Ａに対して第２のメモリセルアレイ１４Ｂと反対側に位置するシェアドゲート回路３８と接続されるシェアドゲート制御回路３９は、第１の入力端子に接地電圧ＶＳＳが印加されている。また、第８のメモリセルアレイ１４Ａに対して第７のメモリセルアレイと反対側に位置するシェアドゲート回路３８と接続されるシェアドゲート制御回路３９も、第１の入力端子に接地電圧ＶＳＳが印加されている。
【０１２１】
各ロウデコーダ１８には、バンク切替用のロウプリデコード信号ＢＫ０〜ＢＫ７のうちのいずれか１つが入力される。さらに、ビット線対ＢＬｍ，／ＢＬｍと並行して、各メモリセルアレイ１４Ａ〜１４Ｈに共有の１２８対のグローバルデータ線ＤＬ０〜ＤＬ１２７，／ＤＬ０〜／ＤＬ１２７を設けている。なお、必要なカラムアドレスは図１の場合と同様の８ビット（Ａ０〜Ａ７）である。
【０１２２】
また、図１２に示すように、８個のメモリセルアレイ１４Ａ〜１４Ｈを特定するために、アドレスバッファ２１には、新たに追加されたＡ８〜Ａ１０の３ビットが入力される。これにより、アドレスバッファ２１は内部ロウアドレス信号ＡＸ８〜ＡＸ１０を生成してロウプリデコーダ２１に出力し、ロウプリデコーダ２１は新たに追加されたバンク切替制御回路４０にバンク切替用のロウプリデコード信号ＢＫ０〜ＢＫ７を出力する。
【０１２３】
以下、前記のように構成された半導体記憶装置の動作を説明する。
【０１２４】
まず、通常の書き込み動作又は読み出し動作時には、選択されて活性化されるメモリセルアレイと隣接するセンスアンプ列１６のみを活性化するようにシェアドゲート３８を導通状態とする。これにより、活性化されたセンスアンプ列１６と接続されるビット線対ＢＬ，／ＢＬに対してのみ増幅動作が行なわれる。
【０１２５】
例えば、図１１において、バンク切替制御回路４０からのロウプリデコード信号のうちのＢＫ０がハイレベルに活性化されたとする。このとき、バンク切替用のロウプリデコード信号ＢＫ１を受けるシェアドゲート制御回路３９は、ハイレベル（活性化）の制御信号を出力し、ロウプリデコード信号ＢＫ０を受けるシェアドゲート制御回路３９は、ローレベル（非活性化）の制御信号を出力する。これにより、第１のメモリセルアレイ１４Ａと第２のメモリセルアレイ１４Ｂとの間に配置された２つのシェアドゲート３８のうち、第１のメモリセルアレイ１４Ａ側のシェアドゲート３８が導通状態となり、第２のメモリセルアレイ１４Ｂ側のシェアドゲート３８が非導通状態となる。
【０１２６】
次に、テストモード時には、テストモード切り換え信号ＡＷＬが活性化されるため、活性化されたテストモード切り換え信号ＡＷＬを受けるすべてのシェアドゲート制御回路３９により、すべてのシェアドゲート回路３８が導通状態に遷移する。これにより、すべてのメモリセルアレイ１４Ａ〜１４Ｈが活性化するため、一のセンスアンプ列１６と隣接するメモリセルアレイが有するビット線対ＢＬｍ，／ＢＬｍへの書き込み動作を同時に行なえるようになる。その結果、複数のメモリセルアレイ１４Ａ〜１４Ｈを備えた構成であっても、第１の実施形態と同様に、テストモード時にワード線ドライバ１５が所定本数おきに且つ複数本のワード線ＷＬを同時に駆動させるため、駆動されるワード線ＷＬの両隣に位置するワード線は駆動されない。従って、隣接するワード線ＷＬ同士には通常動作時と同等のストレスが作用して、スクリーニング効果が向上し、短時間のストレス印加を行なうことができる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置のワード線ドライバ及びロウデコーダを示す回路図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイ、センスアンプ列、カラムデコーダ及びリード・ライトアンプを示す回路図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置の通常の書き込み動作を示すタイミングチャート図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置のテストモード時の動作を示すタイミングチャート図である。
【図６】本発明の第１の実施形態の第１変形例に係る半導体記憶装置のセンスアンプ駆動回路を示す回路図である。
【図７】本発明の第１の実施形態の第１変形例に係る半導体記憶装置の通常の動作を示すタイミングチャート図である。
【図８】本発明の第１の実施形態の第１変形例に係る半導体記憶装置のテストモード時の動作を示すタイミングチャート図である。
【図９】本発明の第１の実施形態の第２変形例に係る半導体記憶装置のデータスクランブル回路を示す回路図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置を示すブロック図である。
【図１１】本発明の第３の実施形態に係る半導体記憶装置を示す部分的なブロック図である。
【図１２】本発明の第３の実施形態に係る半導体記憶装置を示す部分的なブロック図である。
【符号の説明】
【０１２８】
ＷＬ      ワード線
ＢＬ      ビット線
／ＢＬｍ  ビット相補線
１３      メモリセル
１４      メモリセルアレイ
１５      ワード線ドライバ（ワード線駆動回路）
１５ａ    単位ワード線ドライバ
１５１    第１のインバータ
１５２    第２のインバータ
１６      センスアンプ列
１６１    センスアンプ駆動回路
１６２    センスアンプ
１６３    ビット線プリチャージ回路
１７      カラムデコーダ及びセレクタ（検査用ビット線選択手段）
１７ａ    ＡＮＤゲート
１７ｂ    ＯＲゲート
１８      ロウデコーダ
１８ａ    単位ロウデコーダ
１８１    ＮＡＮＤゲート
１８２    ＮＡＮＤゲート
１９      複数ワード線立ち上げ用制御回路（検査用ワード線選択手段）
２０      ロウプリデコーダ
２１      アドレスバッファ
２２      ワード線駆動信号生成回路
２３      リード・ライトアンプ
２３ａ    リードアンプ
２３ｂ    ライトアンプ
２４      カラムアドレスバッファ及びカラムプリデコーダ
２５      タイミング発生回路
２６      遅延制御回路
２６１    第１の遅延回路
２６２    第２の遅延回路（検査用遅延時間生成手段）
２６３    第１のセレクタ
２７      書き込み制御パルス幅切り換え回路（書き込み制御手段）
２７１    第３の遅延回路
２７２    第４の遅延回路
２７３    第２のセレクタ
２８      書き込み動作時センスアンプディセーブル制御回路
（センスアンプ増幅禁止手段）
２９      Ｉ／Ｏバッファ回路
３０      ビット線振幅拡大回路部
３０１    ＮＡＮＤ回路
３０２    遅延回路
３１      データスクランブル回路
３１１    データ反転制御回路
３１２    反転回路
３１２ａ  第１のＥＸＯＲ回路
３１２ｂ  第２のＥＸＯＲ回路
３１３    ＡＮＤ回路
３２      冗長アドレス検出回路
３３      冗長ワード線立ち上げ用制御回路
３３ａ    第１のＯＲ回路
３３ｂ    第２のＯＲ回路
３４      冗長ロウデコーダ
３５      冗長ワード線ドライバ
３６      ＯＲ回路
３７      プリデコード制御回路
３８      シェアドゲート回路
３９      シェアドゲート制御回路
４０      バンク切替制御回路
ＡＷＬ    複数ワード線立ち上げテストモード切り換え信号
（テストモード切り換え信号）
／ＲＡＳ  ロウアドレスストローブ信号
／ＣＡＳ  カラムアドレスストローブ
／ＷＥ    書き込みイネーブル信号
ＯＥ      出力イネーブル信号
Ａ０〜Ａ７              ロウアドレス信号
Ａ０〜Ａ７              カラムアドレス信号
ＡＸ０〜ＡＸ７          内部ロウアドレス信号
ＸＰＡ０−７            ロウアドレスプリデコード信号
ＸＰＢ０−７            ロウアドレスプリデコード信号
ＸＰＣ０，１            ロウアドレスプリデコード信号
／ＲＤ０〜／ＲＤ６３    ロウアドレスデコード信号
／ＲＤ０〜／ＲＤ１２７  ロウアドレスデコード信号
ＷＤ                    ワード線駆動タイミング制御信号
ＷＥＮ                  内部書き込みイネーブル信号
ＷＲＵＮ                書き込み制御パルス
ＳＥ                    センスアンプ駆動信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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