(57)【要約】【課題】トランジスタ構造を非対称にすることなく、短チャネル効果が抑制された状態で、寄生抵抗を十分に低減することができ、チャネル領域の結晶欠陥が抑制された半導体装置の製造方法および半導体装置を提供する。【解決手段】まず、Ｓｉ層１１ａ、ＳｉＯ2層１１ｂおよびＳｉ層１１ｃがこの順に積層されたＳＯＩ基板１１上に、ゲート絶縁膜１５を介してゲート電極１６を形成する工程を行う。次に、ゲート電極１６をマスクにしたエッチングにより、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げる工程を行う。次いで、露出されたＳｉ層１１ａの表面上に、Ｓｉ層をエピタキシャル成長させてエピタキシャル成長層２２を形成するとともに、エピタキシャル成長層２２にソース・ドレイン領域２３を形成する工程を行うことを特徴とする半導体装置の製造方法および半導体装置である。【選択図】図３
2008263114.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層、絶縁層およびシリコン層がこの順に積層されたＳＯＩ基板上に、ゲート絶縁膜を介してゲート電極を形成する第１工程と、
前記ゲート電極をマスクにしたエッチングにより、前記ＳＯＩ基板を最下層の前記シリコン層が露出するまで掘り下げる第２工程と、
露出された前記シリコン層の表面上に、シリコン含有層をエピタキシャル成長させるとともに、当該シリコン含有層にソース・ドレイン領域を形成する第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１工程と前記第２工程の間に、
前記ゲート電極の両側の前記ＳＯＩ基板の表面層にエクステンション領域を形成する工程を行った後、前記ゲート絶縁膜および前記ゲート電極の両側にサイドウォールを形成する工程を行い、
前記第２工程では、
前記サイドウォールが設けられた前記ゲート電極をマスクにしたエッチングにより、前記ＳＯＩ基板を掘り下げる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記エクステンション領域を形成する工程では、前記ＳＯＩ基板上にシリコン含有層をエピタキシャル成長させるとともに、当該シリコン含有層と前記ＳＯＩ基板の表面層とに前記エクステンション領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において
前記エクステンション領域が設けられる前記シリコン含有層を、その側面が前記ＳＯＩ基板の表面に対して傾斜されたファセット形状を有するように形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１工程と前記第２工程の間に、
前記ゲート電極の両側の前記ＳＯＩ基板上にシリコン含有層をエピタキシャル成長させるとともに、当該シリコン含有層にエクステンション領域を形成する工程を行った後、前記ゲート絶縁膜および前記ゲート電極の両側にサイドウォールを形成する工程を行い、
前記第２工程では、
前記サイドウォールが設けられた前記ゲート電極をマスクにしたエッチングにより、前記ＳＯＩ基板を掘り下げる
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第３工程では、不純物を含む前記シリコン含有層をエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記シリコン含有層は、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層である
ことを特徴とする半導体装置の製造方法。
【請求項８】
シリコン層、絶縁層およびシリコン層がこの順に積層されたＳＯＩ基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、
前記ゲート電極の両側の前記ＳＯＩ基板が最下層のシリコン層が露出するまで掘り下げられた領域上に、エピタキシャル成長により形成されたシリコン含有層が設けられており、
当該シリコン含有層にソース・ドレイン領域が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法およびこの製造方法により製造されたＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
従来から、バルクのシリコン（Ｓｉ）基板にＭＯＳＦＥＴを形成する場合には、微細化に伴い、短チャネル効果が問題となっている。そこで、短チャネル効果を抑制するために、拡散深さを浅く抑えることが可能なＳＯＩ（Silicon On Insulator）基板にＭＯＳＦＥＴを形成することが行われている。
【０００３】
ここで、ＳＯＩ基板へのＭＯＳＦＥＴの製造方法について、図９を用いて説明すると、例えばＳｉ層１０１ａ、絶縁層１０１ｂおよびＳｉ層１０１ｃがこの順に積層されたＳＯＩ基板１０１の表面側に溝を形成し、この溝内に酸化シリコン（ＳｉＯ2）を埋め込んだＳＴＩ（Shallow Trench Isolation）構造の素子分離層１０２を形成する。
【０００４】
次に、ＳＯＩ基板１０１上に、ＳｉＯ2からなるゲート絶縁膜１０３を介して、ポリシリコンからなるゲート電極１０４をパターン形成する。この際、ＳＯＩ基板１０１上に、ゲート絶縁膜１０３とゲート電極１０４を構成する各材料膜、および窒化シリコン（ＳｉＮ）からなるハードマスク（図示省略）を積層成膜し、これらの積層膜をパターンエッチングする。
【０００５】
次いで、ゲート絶縁膜１０３、ゲート電極１０４とハードマスクの両側に、ＴＥＯＳ（Tetra Ethoxy Silane）からなるオフセットスペーサー１０５を形成する。その後、イオン注入により、オフセットスペーサー１０５が設けられたゲート電極１０４の両側のＳＯＩ基板１０１の表面層(Ｓｉ層１０１ｃ)に、不純物を導入することで、エクステンション領域１０６を形成する。
【０００６】
続いて、オフセットスペーサー１０５の両側に、ＳｉＮ層１０７ａ、ＴＥＯＳ層１０７ｂを順次積層してなるサイドウォール１０７を形成する。その後、ＳＯＩ基板１０１の露出表面上にＳｉ層をエピタキシャル成長させることで、エピタキシャル成長層１０８を形成する。
【０００７】
次いで、イオン注入法により、サイドウォール１０７が設けられたゲート電極１０４の両側のエピタキシャル成長層１０８とＳＯＩ基板１０１の表面層(Ｓｉ層１０１ｃ)とに不純物イオンを導入することで、ソース・ドレイン領域１０９を形成する。続いて、急速熱アニール（Rapid Thermal Annealing（ＲＴＡ））法により、不純物の活性化アニールを行う。ここで、上記ソース・ドレイン領域１０９によりエクステンション領域１０６を介して挟まれたゲート電極１０４直下のＳｉ層１０１ｃの領域がチャネル領域１１０となる。
【０００８】
次に、ゲート電極１０４の表面のハードマスクを除去し、この状態のＳＯＩ基板１０１上の全域に、ニッケル（Ｎｉ）からなる金属膜（図示省略）を成膜する。その後、熱処理によりエピタキシャル成長層１０８の表面側およびゲート電極１０４の表面側をシリサイド化することで、シリサイド層１１１を形成する。その後、未反応の金属膜を除去する。
【０００９】
以上のようにして、ＳＯＩ基板１０１にＭＯＳＦＥＴが形成される。このＭＯＳＦＥＴは、ＳＯＩ基板１０１の表面層のみにソース・ドレイン領域１０９を形成する場合と比較して、上記エピタキシャル成長層１０８が形成される分、ソース・ドレイン領域１０９の占有体積を増大させることができ、寄生抵抗の抑制を図ることができる。
【００１０】
一方、上述した方法以外に、バルクのＳｉ基板を用いて短チャネル効果を抑制する方法もある。例えば、Ｓｉ基板の表面に熱酸化膜をパターン形成した後、Ｓｉ基板の露出表面上に、Ｓｉ単結晶をエピタキシャル成長させて、加熱・溶融による再結晶により、Ｓｉ単結晶を横方向に成長させることで、熱酸化膜上にもＳｉ薄膜を形成する。そして、この熱酸化膜上のＳｉ薄膜上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極をマスクとしたイオン注入法により、ソース・ドレイン領域を形成する例が報告されている（例えば、特許文献１参照）。この方法では、チャネル領域となる領域の下層のみに熱酸化膜が形成されるため、ソース・ドレイン領域をＳｉ基板の深い位置まで形成することができ、寄生抵抗を低減することができる、という利点がある。
【００１１】
さらには、短チャネル効果を抑制するため、ゲート絶縁膜およびゲート電極を形成する前に、Ｓｉ基板のＬＤＤ（Lightly Doped Drain）領域の下部側となる領域に、酸素イオン注入により、絶縁層を形成する例も報告されている（例えば、特許文献２参照）。
【００１２】
【特許文献１】特開平６−３３４１７８号公報
【特許文献２】特開２００３−１７６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上述した図９を用いて説明した半導体装置の製造方法では、ＳＯＩ基板１０１上にエピタキシャル成長層１０８を形成することで、ソース・ドレイン領域１０９の占有体積を増大させているが、エピタキシャル成長層１０８とゲート電極１０４の間の寄生容量を考慮に入れると、エピタキシャル成長層１０８の高さには限界がある。また、ＳＯＩ基板１０１中の絶縁層１０１ｂにより、ソース・ドレイン領域１０９をＳＯＩ基板１０１の深さ方向に広げることはできず、寄生抵抗の低減は十分ではなかった。
【００１４】
また、特許文献１に形成された方法では、熱酸化膜を形成した後に、ゲート電極を形成することから、ゲート電極と熱酸化膜との間に合わせズレが生じ易く、トランジスタ構造の非対称性を生じかねない。この結果、トランジスタの特性ばらつきや歩留まり劣化という大きな問題につながってしまう。また、再結晶化の際に、Ｓｉ薄膜に結晶欠陥が生じる可能性が非常に大きく、Ｓｉ薄膜にはチャネル領域が設けられることから、この結晶欠陥に起因したトランジスタ特性の劣化や信頼性の悪化が懸念される。
【００１５】
さらに、特許文献２に記載された方法でも同様に、ＬＤＤ領域となる領域の下層に絶縁層を形成した後、ゲート絶縁膜およびゲート電極を形成することから、ゲート電極と上記絶縁層の間に合わせズレが生じ易く、トランジスタ構造の非対称性を生じる可能性が高い。
【００１６】
仮に、特許文献２に記載された方法において、Ｓｉ基板上にゲート絶縁膜を介してゲート電極を形成した後に酸素イオンを注入することで、上記絶縁層を形成した場合には、セルフアラインにより絶縁層が形成されるため、トランジスタ構造の非対称性は解消されるが、酸素イオン注入のエネルギーが非常に大きいため、Ｓｉ基板に大きなダメージが加わる。よって、結晶欠陥回復および絶縁層形成のために非常に高温のアニール処理（１３００℃以上）を実施する必要があるが、このような高温アニール処理を実施すると、ゲート絶縁膜破壊が生じてしまい、トランジスタ動作することが出来なくなる、という大きな問題が生じてしまう。
【００１７】
したがって、本発明は、トランジスタ構造を非対称にすることなく、短チャネル効果が抑制された状態で、寄生抵抗を十分に低減することができ、チャネル領域の結晶欠陥が抑制された半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述したような目的を達成するために、本発明における半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、Ｓｉ層、絶縁層およびＳｉ層がこの順に積層されたＳＯＩ基板上に、ゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、第２工程では、ゲート電極をマスクにしたエッチングにより、ＳＯＩ基板を最下層のＳｉ層が露出するまで掘り下げる工程を行う。次いで、第３工程では、露出されたＳｉ層の表面上に、Ｓｉ含有層をエピタキシャル成長させるともに、このＳｉ含有層にソース・ドレイン領域を形成する工程を行う。
【００１９】
このような半導体装置の製造方法によれば、ゲート電極をマスクにしたエッチングにより、ＳＯＩ基板を最下層のＳｉ層が露出するまで掘り下げることで、セルフアラインによりゲート電極の直下の絶縁層が残存することから、ゲート電極と絶縁層の位置にずれが生じることなく、トランジスタ構造が非対称となることが防止される。また、露出されたＳｉ層の表面上にＳｉ含有層をエピタキシャル成長させるとともに、このＳｉ含有層にソース・ドレイン領域を形成することから、チャネル領域の下層に絶縁層を残存させた状態で、ソース・ドレイン領域がＳＯＩ基板の最下層まで深く形成される。これにより、短チャネル効果が抑制された状態で、寄生抵抗が低減される。また、チャネル領域はＳＯＩ基板の表面層に設けられるため、背景技術で説明したように、再結晶化されたＳｉ薄膜にチャネル領域を形成する場合と比較して、チャネル領域の結晶欠陥が抑制される。
【００２０】
また、本発明の半導体装置は、Ｓｉ層、絶縁層およびＳｉ層がこの順に積層されたＳＯＩ基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置において、ゲート電極の両側のＳＯＩ基板が最下層のＳｉ層が露出するまで掘り下げられた領域上に、エピタキシャル成長により形成されたＳｉ含有層が設けられており、このＳｉ含有層にソース・ドレイン領域が設けられていることを特徴としている。
【００２１】
このような半導体装置は、上述した製造方法により製造されるものであり、ゲート電極の両側のＳＯＩ基板が最下層のＳｉ層が露出するまで掘り下げられた領域上にエピタキシャル成長されたＳｉ含有層に、ソース・ドレイン領域が設けられていることから、チャネル領域の下層に絶縁層が設けられた状態で、ソース・ドレイン領域がＳＯＩ基板の最下層まで深く設けられ、ソース・ドレイン領域の占有体積を増大させることが可能となる。これにより、短チャネル効果が抑制された状態で、寄生抵抗が低減される。また、チャネル領域はＳＯＩ基板の表面層に設けられるため、再結晶化されたＳｉ薄膜にチャネル領域を形成する場合と比較して、チャネル領域の結晶欠陥が抑制される。
【発明の効果】
【００２２】
以上、説明したように、本発明における半導体装置の製造方法および半導体装置によれば、トランジスタ構造が非対称となることが防止されるため、トランジスタ特性のばらつきや歩留まりの低下を防止することができる。また、短チャネル効果が抑制された状態で、寄生抵抗を低減することができることから、トランジスタの駆動電流を向上させることができる。さらに、チャネル領域の結晶欠陥が抑制されるため、この結晶欠陥に起因したトランジスタ特性の劣化や信頼性の悪化を防止することができる。以上のことから、トランジスタの特性を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、半導体装置の構成を製造工程順に説明する。
【００２４】
本発明の半導体装置の製造方法に係る実施の形態の一例として、ＭＯＳＦＥＴの製造方法について、図１の製造工程断面図を用いて説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
【００２５】
まず、図１（ａ）に示すように、本実施形態に用いるＳＯＩ基板１１について説明する。ＳＯＩ基板１１は、Ｓｉ層１１ａ、ＳｉＯ2層１１ｂ（絶縁層）、およびＳｉ層１１ｃをこの順に積層してなり、ＳｉＯ2層１１ｂは５０ｎｍ〜２００ｎｍ、表面層となるＳｉ層１１ｃは１０ｎｍ〜１００ｎｍの膜厚で形成される。ここでは、例えばＳｉＯ2層１１ｂは５０ｎｍ、Ｓｉ層１１ｃは１５ｎｍであることとする。
【００２６】
次に、図１（ｂ）に示すように、ＳＯＩ基板１１上に、例えばＳｉＮ膜１２を形成する。このＳｉＮ膜１２は、後工程でＳＴＩ構造の溝を形成するためのハードマスクであり、このＳｉＮ膜１２の膜厚により、上記溝に形成される素子分離層のＳＯＩ基板１１表面から突出する高さが規定される。そして、後述するように、異方性エッチングにより、ＳＯＩ基板１１の絶縁層１１ｂを除去する工程では、ＳｉＯ2からなる素子分離層が露出された状態となるため、このエッチングにより除去される分、素子分離層の高さが高くなるように、上記ＳｉＮ膜１２の膜厚を設定する。
【００２７】
次いで、図１（ｃ）に示すように、ＳｉＮ膜１２上にレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いたドライエッチングにより、ＳｉＮ膜１２およびＳＯＩ基板１１に最下層のＳｉ層１１ａに達する深さのＳＴＩ構造用の溝１３を例えば３００ｎｍ程度の深さで形成する。
【００２８】
続いて、図１（ｄ）に示すように、例えば高密度プラズマ化学的気相成長（High Density Plasma Chemical Vapor Deposition（ＨＤＰ−ＣＶＤ）法により、溝１３を埋め込む状態で、ＳｉＮ膜１２上に、ＳｉＯ2膜を形成した後、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、ＳｉＮ膜１２の表面が露出するまでＳｉＯ2膜を除去することで、ＳｉＯ2からなる素子分離層１４を形成する。以上のようにして、ＳＴＩ構造が形成される。
【００２９】
次に、図２（ｅ）に示すように、例えばホットリン酸を用いたウェットエッチングにより、上記ＳｉＮ膜１２（前記図１（ｄ）参照）を除去し、ＳＯＩ基板１１の表面を露出させる。これにより、素子分離層１４の上部がＳＯＩ基板１１の表面から突出した状態となる。
【００３０】
次いで、図２（ｆ）に示すように、ＳＯＩ基板１１上に、例えば酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜１５を介して、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極１６を形成する。また、ゲート電極１６上はＳｉＮからなるハードマスク１７で覆われた状態とする。この場合には、ＳＯＩ基板１１上に、ＳｉＯＮ膜を１．８ｎｍ程度の膜厚で形成し、このＳｉＯＮ膜上にＰｏｌｙ−Ｓｉ膜を１００ｎｍ〜１５０ｎｍ、Ｐｏｌｙ−Ｓｉ膜上にＳｉＮ膜を５０ｎｍ〜１００ｎｍの膜厚で形成する。ここでは、例えばＰｏｌｙ−Ｓｉ膜が１５０ｎｍ、ＳｉＮ膜が５０ｎｍであることとする。その後、ＳｉＮ膜上にレジストパターンを形成し、このレジストパターンをマスクに用いたエッチングにより、上記積層膜をパターニングする。
【００３１】
なお、ここでは、ゲート絶縁膜１５をＳｉＯＮで形成し、ゲート電極１６をＰｏｌｙ−Ｓｉで形成することとしたが、ゲート絶縁膜１５をＳｉＯ2よりも比誘電率の高いＨｉｇｈ−ｋ材料で形成してもよく、ゲート電極１６を金属含有材料で形成してもよい。
【００３２】
続いて、図２（ｇ）に示すように、上述したゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７の両側に、例えばＴＥＯＳからなるオフセットスペーサー１８を形成する。この場合には、ゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７を覆う状態で、ＳＯＩ基板１１上に、例えばＴＥＯＳ膜を８ｎｍ程度の膜厚で成膜した後、このＴＥＯＳ膜をＳＯＩ基板１１の表面が露出するまでエッチバックする。
【００３３】
なお、ここでは、オフセットスペーサー１８をＴＥＯＳで形成することとしたが、ＳｉＮ等他の絶縁材料で形成してもよい。
【００３４】
その後、例えばイオン注入により、ゲート電極１６の両側のＳＯＩ基板１１の表面層（Ｓｉ層１１ｃ）に不純物を導入することで、エクステンション領域１９を形成する。この際、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）を形成する場合には、例えば斜め方向からホウ素（Ｂ）からなるｐ型不純物を導入して空乏層を広げ、ヒ素（Ａｓ）からなるｎ型不純物を導入することでエクステンション領域１９を形成する。また、Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）を形成する場合には、例えば斜め方向からＡｓからなるｎ型不純物を導入して空乏層を広げ、Ｂからなるｐ型不純物を導入することでエクステンション領域１９を形成する。
【００３５】
なお、ｐ型不純物としては上記Ｂ以外にもガリウム（Ｇａ）、インジウム（Ｉｎ）、ｎ型不純物としては上記Ａｓ以外にも、リン（Ｐ）、アンチモン(Ｓｂ)が用いられる。
【００３６】
次に、図２（ｈ）に示すように、オフセットスペーサー１８の外側に、ＳｉＮ層２０ａ、ＴＥＯＳ層２０ｂがこの順に積層されたサイドウォール２０を形成する。この場合には、オフセットスペーサー１８が設けられたゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７を覆う状態で、ＳＯＩ基板１１上に、ＳｉＮ膜２０ｎｍ、ＴＥＯＳ膜５０ｎｍをこの順に成膜する。その後、ＴＥＯＳ膜、ＳｉＮ膜をＳＯＩ基板１１の表面が露出するまでエッチバックする。
【００３７】
次いで、ハードマスク１７およびサイドウォール２０で覆われた状態のゲート電極１６をマスクとし、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げるリセスエッチングを行うことで、リセス領域２１を形成する。ここでは、例えば異方性エッチングにより、上記リセスエッチングを行うこととする。この際、ＳｉＯ2からなる素子分離層１４が露出された状態で、ＳＯＩ基板１１のＳｉＯ2層１１ｂが除去されるが、上述したように、このエッチングによる除去分を加味して、予め素子分離層１４を高く形成しておくことで、素子分離層１４が許容範囲を超えて除去されることを防止する。このエッチングにより、セルフアラインによりサイドウォール２０で覆われたゲート電極１６の直下の絶縁層１１ｂが残存することから、ゲート電極１６と絶縁層１１ｂの位置にずれが生じることなく、トランジスタ構造が非対称となることが防止される。
【００３８】
なお、ここでは、エッチング除去される分、予め素子分離層１４を高く形成する例について説明したが、ＳｉＯ2層１１ｂとエッチング選択比がとれるように素子分離層１４が形成されていればよく、例えば素子分離層１４をＳｉＯ2層１１ｂよりも高密度のＳｉＯ2層で形成することで、エッチング選択比を高めてもよい。
【００３９】
続いて、図３（ｉ）に示すように、リセス領域２１の底部に露出されたＳｉ層１１ａ上に、Ｓｉ層を選択的にエピタキシャル成長させることで、エピタキシャル成長層２２を形成する。これにより、後工程でこのエピタキシャル成長層２２に形成するソース・ドレイン領域をＳＯＩ基板１１の最下層１１ａまで深く形成することが可能となる。ここでは、ＳＯＩ基板１１の表面よりもエピタキシャル成長層２２の表面が高くなるように形成することで、ソース・ドレイン領域２３の占有体積をさらに増大させることとする。ただし、この場合には、エピタキシャル成長層２２とゲート電極１６の間に生じる寄生容量が許容範囲内に抑えられるように、エピタキシャル成長層２２の高さを調整する。
【００４０】
その後、ホットリン酸を用いたウェットエッチングにより、ハードマスク１７（前記図２（ｈ）参照）を除去する。次いで、イオン注入により、エピタキシャル成長層２２に不純物を導入することで、エピタキシャル成長層２２にソース・ドレイン領域２３を形成する。この際、ＮＭＯＳを形成する場合には、例えばリン（Ｐ）からなるｎ型不純物を導入し、ＰＭＯＳを形成する場合には、例えばＢからなるｐ型不純物を導入する。続いて、１０５０℃程度のスパイクアニールにより、不純物を活性化させる。
【００４１】
ここで、上記ソース・ドレイン領域２３によりエクステンション領域１９を介して挟まれたゲート電極１６直下のＳｉ層１１ｃの領域がチャネル領域２４となる。このため、上述したように、上記エピタキシャル成長層２２にソース・ドレイン領域２３を形成することで、チャネル領域２４の下層に絶縁層１１ｂを残存させた状態で、ソース・ドレイン領域２３がＳＯＩ基板１１の最下層のＳｉ層１１ａまで深く形成され、ソース・ドレイン領域２３の占有体積を増大させることが可能となる。これにより、短チャネル効果が抑制された状態で、寄生抵抗が低減される。さらに、ここではエクステンション領域１９の下層にも絶縁層１１ｂが残存するため、より確実に短チャネル効果が抑制される。
【００４２】
なお、本実施形態では、イオン注入により、不純物を導入してソース・ドレイン領域２３を形成する例について説明したが、本発明はこれに限定されることなく、Ｓｉ層をエピタキシャル成長させる際に不純物を導入してもよい（in-situ dope)。この場合には、イオン注入により不純物を導入するよりも、工程が簡略化されるだけでなく、不純物導入による結晶欠陥が抑制され、不純物が十分に活性化されるため、好ましい。また、in-situ dopeにより不純物を導入した後に、足りない分をイオン注入により導入してもよい。
【００４３】
続いて、図３（ｊ）に示すように、スパッタリング法により、この状態のＳＯＩ基板１１上の全域、すなわち、ゲート電極１６上、サイドウォール２０上、エピタキシャル成長層２２上および素子分離層１４上に、例えばＮｉ膜からなる金属膜（図示省略）を８ｎｍ程度の膜厚で形成する。その後、熱処理を行うことで、ゲート電極１６の表面およびエピタキシャル成長層２２の表面をシリサイド化し、シリサイド層２５を形成する。その後、未反応の上記金属膜を除去する。
【００４４】
なお、上記金属膜としては、Ｎｉのほかに、コバルト（Ｃｏ）やニッケルプラチナ（ＮｉＰｔ）等の他の金属を成膜してもよい。
【００４５】
次に、図３（ｋ）に示すように、例えばＨＤＰ−ＣＶＤ法により、この状態のＳＯＩ基板１１上の全域、すなわち、シリサイド層２５上、サイドウォール２０上および素子分離層１４上に、例えばＳｉＯ2からなる層間絶縁膜２６を３００ｎｍの膜厚で形成する。続いて、層間絶縁膜２６上にレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いたエッチングにより、ゲート電極１６の表面側のシリサイド層２５およびソース・ドレイン領域２３の表面側のシリサイド層２５に達するコンタクトホール２７を形成する。その後、このコンタクトホール２７内に、Ｗの層間絶縁膜への拡散防止性を有する例えば窒化チタン（ＴｉＮ）からなるバリアメタル層を介して、例えばＷを埋め込むことで、コンタクトプラグ２８を形成する。
【００４６】
このような半導体装置の製造方法およびこの製造方法により得られる半導体装置によれば、サイドウォール２０が設けられたゲート電極１６をマスクにしたエッチングにより、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げることで、セルフアラインによりゲート電極１６の直下の絶縁層１１ｂが残存することから、ゲート電極１６と絶縁層１１ｂの位置にずれが生じることなく、トランジスタ構造が非対称となることが防止される。したがって、トランジスタ特性のばらつきや歩留まりの低下を防止することができる。
【００４７】
また、露出されたＳｉ層１１ａの表面上に形成したエピタキシャル成長層２２にソース・ドレイン領域２３を形成することから、チャネル領域２４とエクステンション領域１９の下層に絶縁層１１ｂを残存させた状態で、ＳＯＩ基板１１の最下層の１１ｃまでソース・ドレイン領域２３を深く形成することが可能となる。これにより、短チャネル効果を抑制した状態で、寄生抵抗を低減することができ、トランジスタの駆動電流を向上させることができる。
【００４８】
さらに、チャネル領域２４がＳＯＩ基板１１の表面層（Ｓｉ層１１ｃ）に設けられるため、背景技術で説明したように、再結晶化されたＳｉ薄膜にチャネル領域を形成する場合と比較して、チャネル領域２４の結晶欠陥が抑制される。よって、この結晶欠陥に起因したトランジスタ特性の劣化や信頼性の悪化を防止することができる。
【００４９】
以上のことから、本実施形態の半導体装置および半導体装置の製造方法によれば、トランジスタの特性を向上させることができる。
【００５０】
なお、上述した第１実施形態では、ソース・ドレイン領域２３を形成するエピタキシャル成長層２２がＳｉ層で構成される例について説明したが、エピタキシャル成長層２２がＳｉとＳｉとは格子定数の異なる原子の混晶層で構成されていてもよい。例えばＮＭＯＳを形成する場合には、図３（ｉ）を用いて説明した工程において、リセス領域２１の底部に露出されたＳｉ層１１ａ上にＳｉとＳｉよりも格子定数の小さい炭素（Ｃ）の混晶層をエピタキシャル成長させることで、エピタキシャル成長層２２を形成する。これにより、チャネル領域２４に引っ張り応力を印加することが可能となり、キャリア移動度を向上させることができる。また、ＰＭＯＳを形成する場合には、上記工程において、リセス領域２１の底部に露出されたＳｉ層１１ａ上にＳｉとＳｉよりも格子定数の大きいゲルマニウム（Ｇｅ）の混晶層をエピタキシャル成長させることで、エピタキシャル成長層２２を形成する。これにより、チャネル領域２４に圧縮応力を印加することが可能となり、キャリア移動度を向上させることができる。なお、上述したように混晶層をエピタキシャル成長させる場合であっても、混晶層をエピタキシャル成長させる際に不純物を導入してもよい。
【００５１】
また、上記第１実施形態では、図２（ｈ）を用いて説明した工程において、ＳｉＮ層２０ａ／ＴＥＯＳ層２０ｂの２層構造からなるサイドウォール２０について説明したが、図４（ａ）に示すように、単層構造のサイドウォール２０’であってもよい。この場合には、図２（ｈ）を用いて説明した工程において、オフセットスペーサー１８が設けられたゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７（前記図２（ｈ）参照）を覆う状態で、ＳＯＩ基板１１上に、例えばＳｉＮ膜を７０ｎｍの膜厚で成膜する。その後、このＳｉＮ膜をＳＯＩ基板１１の表面が露出するまでエッチバックすることで、サイドウォール２０’を形成する。
【００５２】
さらに、図４（ｂ）に示すように、サイドウォール２０’’ は３層構造であってもよく、この場合には、図２（ｈ）を用いて説明した工程において、オフセットスペーサー１８が設けられたゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７（前記図２（ｈ）参照）を覆う状態で、ＳＯＩ基板１１上に、例えばＴＥＯＳ／ＳｉＮ／ＴＥＯＳを１０ｎｍ／２０ｎｍ／３４ｎｍの膜厚で成膜する。その後、この積層膜をＳＯＩ基板１１の表面が露出するまでエッチバックすることで、ＴＥＯＳ層２０ａ''、ＳｉＮ層２０ｂ''およびＴＥＯＳ層２０ｃ''がこの順に積層されたサイドウォール２０''を形成する。
【００５３】
また、上記実施形態では、図３（ｉ）を用いて説明した工程において、ＳＯＩ基板１１の表面よりも高くなるようにエピタキシャル成長層２２を形成したが、本発明はこれに限定されず、図５に示すように、ＳＯＩ基板１１の表面と同じ高さになるように、エピタキシャル成長層２２’を形成してもよい。この場合には、上記第１実施形態と比較して、寄生抵抗は増大するものの、エピタキシャル成長層２２’とゲート電極１６との間の寄生容量を低減することが可能となる。
【００５４】
さらに、上記実施形態では、図２（ｇ）を用いて説明した工程において、イオン注入法によりエクステンション領域１９を形成したが、本発明はこれに限定されず、ゲート電極の両側のＳＯＩ基板の表面層をリセスし、このリセス領域にエピタキシャル成長させたシリコン含有層にエクステンション領域を形成してもよい。この場合には、図６（ａ）に示すように、オフセットスペーサー１８を形成した後に、ハードマスク１７およびオフセットスペーサー１８で覆われた状態のゲート電極１６をマスクとし、ＳＯＩ基板１１の表面層であるＳｉ層１１ｃを掘り下げてリセス領域２９を形成する。ここでは、Ｓｉ層１１ｃがリセス領域２９の底部に残存するように、Ｓｉ層１１ｃを掘り下げることとする。
【００５５】
次に、図６（ｂ）に示すように、リセス領域２９の底部に露出されたＳｉ層１１ｃ上に、Ｓｉ含有層をエピタキシャル成長させて、エピタキシャル成長層３０を形成する。この場合のエピタキシャル成長層３０は、上述したＳｉとＳｉとは格子定数の異なる原子の混晶層で形成されることが好ましく、混晶層で形成されることで、ゲート電極１６の直下のＳｉ層１１ｃに形成されるチャネル領域に効果的に応力を印加することが可能となる。このエピタキシャル成長層３０には、in-situ dopeにより、不純物を導入してもよく、不純物を含まない混晶層からなるエピタキシャル成長層３０を形成した後に、イオン注入により不純物を導入してもよい。以上のようにして、エピタキシャル成長層３０からなるエクステンション領域１９’を形成する。
【００５６】
なお、ここでは、Ｓｉ層１１ｃがリセス領域２９の底部に残存するように、Ｓｉ層１１ｃを掘り下げることとしたが、ＳｉＯ2層１１ｂに達するまでＳＯＩ基板１１を掘り下げてもよい。この場合には、サイドウォール２０で覆われたゲート電極１６の直下のＳｉ層１１ｃから横方向にエピタキシャル成長させることで、上記エピタキシャル成長層３０を形成する。
【００５７】
（第２実施形態）
図７は、第２実施形態に係る半導体装置の製造方法を説明するための製造工程断面図である。なお、第１実施形態において、図１（ａ）〜図２（ｆ）を用いて説明したゲート電極を形成する工程までは、第１実施形態と同様の方法で行うこととする。また、第１実施形態と同様の構成には、同一の番号を付して説明する。
【００５８】
まず、図７（ａ）に示すように、ゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７の両側に、例えばＴＥＯＳからなるオフセットスペーサー１８を形成した後、例えばイオン注入により、ＳＯＩ基板１１の表面側のＳｉ層１１ｃに不純物を導入することで、第１エクステンション領域１９ａ''を形成する。
【００５９】
続いて、ＳＯＩ基板１１上にＳｉ層をエピタキシャル成長させることで、エピタキシャル成長層３１を形成する（in-situ dope)。これにより、このエピタキシャル成長層３１が第２エクステンション領域１９ｂ''となり、第１エクステンション領域１９ａ''と第２エクステンション領域１９ｂ''からなるエクステンション領域１９''が形成されるため、エクステンション領域１９''をＳＯＩ基板１１上にも形成することが可能となる。ただし、この場合には、エピタキシャル成長層３１とゲート電極１６との間に生じる寄生容量が許容範囲内に抑えられるように、エピタキシャル成長層３１の高さを調整する。
【００６０】
なお、ここでは、エピタキシャル成長層３１として、Ｓｉ層をエピタキシャル成長させることとしたが、第１実施形態で図３（ｉ）を用いて説明したエピタキシャル成長層２２と同様に、ＳｉとＳｉとは格子定数の異なる混晶層で上記エピタキシャル成長層３１を構成してもよい。
【００６１】
また、ここでは、不純物を含むＳｉ層をエピタキシャル成長させることでエピタキシャル成長層３１を形成したが、不純物を含まないＳｉ層をエピタキシャル成長させた後に、イオン注入により不純物を導入してもよい。この場合には、イオン注入により第１エクステンション領域１９ａ''を形成する前に、ＳＯＩ基板１１上に不純物を含まない状態で、エピタキシャル成長層３１を形成する。そして、その後、イオン注入により、エピタキシャル成長層３１とＳＯＩ基板１１の表面層（Ｓｉ層１１ｃ）に不純物を導入することで、エクステンション領域１９''を形成する。
【００６２】
さらに、ここでの図示は省略するが、ＳＯＩ基板１１上に形成されるエピタキシャル成長層３１のみにエクステンション領域を形成してもよい。この場合には、エピタキシャル成長の際に不純物を導入することが好ましい。
【００６３】
この後の工程は第１実施形態と同様に行う。すなわち、図７（ｂ）に示すように、オフセットスペーサー１８が設けられたゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７の両側に、ＳｉＮ層２０ａ、ＴＥＯＳ層２０ｂをこの順に積層してなるサイドウォール２０を形成する。次に、ハードマスク１７およびサイドウォール２０で覆われた状態のゲート電極１６をマスクとし、エピタキシャル成長層３１とＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げる異方性のリセスエッチングを行うことで、リセス領域２１を形成する。
【００６４】
続いて、図７（ｃ）に示すように、露出されたＳｉ層１１ａ上に、Ｓｉ層を選択的にエピタキシャル成長させることで、エピタキシャル成長層２２を形成する。その後、ホットリン酸を用いたウェットエッチングにより、ハードマスク１７（前記図７（ｂ）参照）を除去する。次いで、イオン注入により、エピタキシャル成長層２２に不純物を導入することで、エピタキシャル成長層２２にソース・ドレイン領域２３を形成する。続いて、１０５０℃程度のスパイクアニールにより、不純物を活性化させる。
【００６５】
その後、例えばスパッタリング法により、この状態のＳＯＩ基板１１上の全域に、例えばＮｉからなる金属膜（図示省略）を形成した後、熱処理を行うことで、ゲート電極１６の表面およびエピタキシャル成長層２２の表面をシリサイド化し、シリサイド層２５を形成する。
【００６６】
このような半導体装置の製造方法および半導体装置であっても、サイドウォール２０が設けられたゲート電極１６をマスクにしたエッチングにより、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げた後、このＳｉ層１１ａの表面上に形成したエピタキシャル成長層２２にソース・ドレイン領域２３を形成することから、第１実施形態と同様の効果を奏することができる。
【００６７】
また、本実施形態によれば、エピタキシャル成長層３１に第２エクステンション領域１９ｂ''を形成することで、エクステンション領域１９''の占有体積を増大させることができるため、さらなる寄生抵抗の低減が可能となる。
【００６８】
（変形例１）
なお、上記第２実施形態の変形例１として、図８（ａ）に示すように、エピタキシャル成長層３１'の側面がＳＯＩ基板１１の表面に対して傾斜した面、いわゆるファセット（Facet)形状を有していてもよい。このようなファセット形状を有するエピタキシャル成長層３１’の形成については、「A Planar transistor for 32-nm node and beyond with an ultra-shallow junction fabricated using in-situ doped selective Si epitaxy」36 European Solid-State Device Research Conference,p.81に記載されている。
【００６９】
このように、ファセット形状を有するエピタキシャル成長層３１’を形成することで、第２実施形態と比較して、エピタキシャル成長層３１’に形成される第２エクステンション領域１９ｂ''とゲート電極１６の間のフリンジ容量が低減されるため、好ましい。
【００７０】
この後の工程は、第２実施形態で、図７（ｂ）〜（ｃ）を用いて説明した方法と同様に行うこととする。すなわち、図８（ｂ）に示すように、オフセットスペーサー１８が設けられたゲート絶縁膜１５、ゲート電極１６、およびハードマスク１７の両側に、ＳｉＮ層２０ａ、ＴＥＯＳ層２０ｂをこの順に積層してなるサイドウォール２０を形成する。これにより、オフセットスペーサー１８とエピタキシャル成長層３１’の間の溝はＳｉＮ層２０ａで埋め込まれた状態となる。
【００７１】
次に、ハードマスク１７およびサイドウォール２０で覆われた状態のゲート電極１６をマスクとし、エピタキシャル成長層３１’とＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げる異方性のリセスエッチングを行うことで、リセス領域２１を形成する。
【００７２】
続いて、図８（ｃ）に示すように、露出されたＳｉ層１１ａ上に、Ｓｉ層を選択的にエピタキシャル成長させることで、エピタキシャル成長層２２を形成する。その後、ホットリン酸を用いたウェットエッチングにより、ハードマスク１７（前記図８（ｂ）参照）を除去する。次いで、イオン注入により、エピタキシャル成長層２２に不純物を導入することで、エピタキシャル成長層２２にソース・ドレイン領域２３を形成する。続いて、１０５０℃程度のスパイクアニールにより、不純物を活性化させる。
【００７３】
その後、例えばスパッタリング法により、この状態のＳＯＩ基板１１上の全域に、例えばＮｉからなる金属膜（図示省略）を形成した後、熱処理を行うことで、ゲート電極１６の表面およびエピタキシャル成長層２２の表面をシリサイド化し、シリサイド層２５を形成する。
【００７４】
このような半導体装置の製造方法および半導体装置であっても、サイドウォール２０が設けられたゲート電極１６をマスクにしたエッチングにより、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げた後、このＳｉ層１１ａの表面上に形成したエピタキシャル成長層２２にソース・ドレイン領域２３を形成するとともに、エピタキシャル成長層３１’に第２エクステンション領域１９ｂ''を形成することから、第２実施形態と同様の効果を奏することができる。
【００７５】
さらに、本実施形態によれば、第２エクステンション領域１９ｂ''が設けられるエピタキシャル成長層３１’がファセット形状を有することで、第２エクステンション領域１９ｂ''とゲート電極１６の間のフリンジ容量を低減することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態におけるサイドウォールの他の例を示す断面図である。
【図５】本発明の半導体装置の製造方法に係る第１実施形態におけるエピタキシャル成長層の他の例を示す断面図である。
【図６】本発明の半導体装置の製造方法に係る第１実施形態におけるエクステンション領域の他の例を示す製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る第２実施形態の変形例１を説明するための製造工程断面図である。
【図９】従来の半導体装置の製造方法を説明するための製造工程断面図である。
【符号の説明】
【００７７】
１１…ＳＯＩ基板、１１ａ，１１ｃ…Ｓｉ層、１１ｂ…ＳｉＯ2層、１５…ゲート絶縁膜、１６…ゲート電極、１９，１９’，１９''…エクステンション領域、２０，２０’，２０'’…サイドウォール、２２，２２’，３１，３１’…エピタキシャル成長層、２３…ソース・ドレイン領域
【図１】
2008263114.tif 000003
【図２】
2008263114.tif 000004
【図３】
2008263114.tif 000005
【図４】
2008263114.tif 000006
【図５】
2008263114.tif 000007
【図６】
2008263114.tif 000008
【図７】
2008263114.tif 000009
【図８】
2008263114.tif 000010
【図９】
2008263114.tif 000011