(57)【要約】【課題】開口部の径が小さくなっても開口部がパッドにまで達しているかを的確に検出できる技術を提供する。【解決手段】例えば、領域Ａのスクライブ領域に複数の配線１２ａ、１２ｂを形成する。そして、領域Ａのチップ領域に溝１７を形成するとともに領域Ａのスクライブ領域に複数の配線１２ａと配線１２ｂの間を通る溝１８を形成する。続いて、領域Ａのスクライブ領域に形成されている配線１２ａと配線１２ｂの間の容量を測定する。この容量値を予め定められたしきい値と比較して、間接的に、領域Ａのチップ領域に形成されている溝１７がパッド１１に達するように形成されているかを検出する。同様の工程を半導体ウェハに形成されている他の領域（例えば領域Ｂ）についても実施する。【選択図】図６
2008112794.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の第１領域に第１配線を形成し、前記半導体基板の第２領域に複数の第２配線を形成する工程と、
（ｂ）前記第１領域に形成された前記第１配線および前記第２領域に形成された前記複数の第２配線を覆うように表面保護膜を形成する工程と、
（ｃ）前記第１領域に形成された前記表面保護膜の前記第１配線上に第１溝を形成し、前記第２領域に形成された前記表面保護膜の前記複数の第２配線間に第２溝を形成する工程と、
（ｄ）前記第２領域に形成された前記複数の第２配線間の容量を測定して、前記第１溝が前記第１配線に達するように形成されているかを検出する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板のチップ領域に第１配線を形成し、前記半導体基板のスクライブ領域に複数の第２配線を形成する工程と、
（ｂ）前記チップ領域に形成された前記第１配線および前記スクライブ領域に形成された前記複数の第２配線を覆うように表面保護膜を形成する工程と、
（ｃ）前記チップ領域に形成された前記表面保護膜の前記第１配線上に第１溝を形成し、前記スクライブ領域に形成された前記表面保護膜の前記複数の第２配線間に第２溝を形成する工程と、
（ｄ）前記スクライブ領域に形成された前記複数の第２配線間の容量を測定して、前記第１溝が前記第１配線に達するように形成されているかを検出する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板のチップ領域に第１配線を形成し、前記半導体基板のスクライブ領域に複数の第２配線を形成する工程と、
（ｂ）前記チップ領域に形成された前記第１配線および前記スクライブ領域に形成された前記複数の第２配線を覆うように表面保護膜を形成する工程と、
（ｃ）前記表面保護膜の表面を平坦化する工程と、
（ｄ）前記チップ領域に形成された前記表面保護膜の前記第１配線上に第１溝を形成し、前記スクライブ領域に形成された前記表面保護膜の前記複数の第２配線間に第２溝を形成する工程と、
（ｅ）前記スクライブ領域に形成された前記複数の第２配線間の容量を測定して、前記第１溝が前記第１配線に達するように形成されているかを検出する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板のチップ領域に第１配線を形成し、前記半導体基板のスクライブ領域に複数の第２配線を形成する工程と、
（ｂ）前記チップ領域に形成された前記第１配線および前記スクライブ領域に形成された前記複数の第２配線を覆うように表面保護膜を形成する工程と、
（ｃ）前記表面保護膜の表面を化学的機械的研磨法で平坦化する工程と、
（ｄ）前記チップ領域に形成された前記表面保護膜の前記第１配線上に第１溝を形成し、前記スクライブ領域に形成された前記表面保護膜の前記複数の第２配線間に第２溝を形成する工程と、
（ｅ）前記スクライブ領域に形成された前記複数の第２配線間の容量を測定して、前記第１溝が前記第１配線に達するように形成されているかを検出する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板のチップ領域に第１配線を形成し、前記半導体基板のスクライブ領域に複数の第２配線を形成する工程と、
（ｂ）前記チップ領域に形成された前記第１配線および前記スクライブ領域に形成された前記複数の第２配線を覆うように表面保護膜を形成する工程と、
（ｃ）前記表面保護膜の表面を化学的機械的研磨法で平坦化する工程と、
（ｄ）前記チップ領域に形成された前記表面保護膜の前記第１配線上に第１溝を形成し、前記スクライブ領域に形成された前記表面保護膜の前記複数の第２配線間に第２溝を形成する工程と、
（ｅ）前記スクライブ領域に形成された前記複数の第２配線間の容量を測定して、前記第１溝が前記第１配線に達するように形成されているかを検出する工程と、
（ｆ）前記（ｅ）工程後、前記第１溝により開口された前記第１配線上にバンプ電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、配線上に形成した表面保護膜に開口部を設け、この開口部を埋め込むようにバンプ電極を形成する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００４−０６３６５２号公報（特許文献１）には、配線（パッド）上に表面保護膜（パッシベーション膜）を形成し、この表面保護膜に開口部を形成した後、開口部を埋め込むようにバンプ電極を形成する技術が記載されている。
【特許文献１】特開２００４−０６３６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、液晶を表示素子に用いたＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）が急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤ用ドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤ用ドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極を介して半導体チップはガラス基板に実装されている。このようなＬＣＤ用ドライバを構成する半導体チップは、例えば、以下に示すように形成される。まず、半導体ウェハ（半導体基板）上に複数のトランジスタなどの半導体素子を形成した後、層間絶縁膜を介して配線層を形成する。配線層は多層にわたって形成される。そして、多層配線の最上層にパッドとなる最上層配線を形成する。次に、最上層配線上に表面保護膜を形成し、この表面保護膜にパッドを開口する開口部をエッチング技術で形成する。続いて、開口部を埋め込むようにバンプ電極を形成する。その後、半導体ウェハを個片化することにより、ＬＣＤ用ドライバとなる半導体チップを得ることができる。
【０００４】
ここで、表面保護膜の表面を平坦化するために、近年では、表面保護膜を形成した後、化学的機械的研磨法（ＣＭＰ；Chemical Mechanical Polishing）を用いて、表面保護膜の表面を平坦化することが行なわれている。しかし、化学的機械的研磨法では、半導体ウェハの全面にわたって表面保護膜の膜厚を均一化することは難しく、半導体ウェハを平坦化する際、半導体ウェハの面内において表面保護膜の膜厚がばらつく傾向がある。さらに、半導体チップの小型化（シュリンク）を実現するため、表面保護膜を開口する開口部の径が小さくなってきている。例えば、開口部の径は数μｍにもなってきている。このようなことから、半導体ウェハの一部領域で、表面保護膜に形成する開口部がパッドに到達せず非開口となる問題が発生している。開口部がパッドに到達しないとパッドとバンプ電極との電気的接続ができなくなり、製品であるＬＣＤ用ドライバでオープン不良が発生してしまう。
【０００５】
このため、表面保護膜に形成する開口部がパッドにまで達しているかを検査する工程が実施されている。この検査方法として、例えば、開口部に光を照射し、照射した光の反射率を測定することで開口部がパッドにまで達しているかをチェックする方法がある。すなわち、開口部がパッドにまで達していている場合には、金属膜よりなるパッドで光が反射される。一方、開口部がパッドにまで達していない場合には、開口部の底部に残存する表面保護膜のエッチング残りで光が反射される。この相違によって反射率に差が生じるので、反射率を測定することにより、開口部がパッドにまで達しているかを検出することができる。しかし、近年では開口部の径が小さくなってきているため、開口部の内部に光を照射することが困難となってきており、反射率の測定が困難になってきている。
【０００６】
また、プローブ針を開口部に押し当てて開口部がパッドにまで到達しているかを検出する方法がある。つまり、開口部がパッドにまで達している場合には、プローブ針はパッドと接触して導通することになる。一方、開口部がパッドにまで達していない場合には、プローブ針とパッドとは接触しないと考えられるので非導通となる。この相違を利用することによって、開口部がパッドにまで到達しているかを検出することができる。しかし、開口部がパッドにまで達していない場合であっても、プローブ針が表面保護膜のエッチング残りを突き破ってパッドに接触してしまうことが生じる。このため、開口部がパッドにまで達していない場合であってもパッドとプローブ針が導通してしまい、開口部の非開口を検出することができない問題点が生じる。
【０００７】
本発明の目的は、開口部の径が小さくなっても開口部がパッドにまで達しているかを的確に検出できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、（ａ）半導体基板の第１領域に第１配線を形成し、前記半導体基板の第２領域に複数の第２配線を形成する工程と、（ｂ）前記第１領域に形成された前記第１配線および前記第２領域に形成された前記複数の第２配線を覆うように表面保護膜を形成する工程とを備える。そして、（ｃ）前記第１領域に形成された前記表面保護膜の前記第１配線上に第１溝を形成し、前記第２領域に形成された前記表面保護膜の前記複数の第２配線間に第２溝を形成する工程を備える。さらに、（ｄ）前記第２領域に形成された前記複数の第２配線間の容量を測定して、前記第１溝が前記第１配線に達するように形成されているかを検出する工程を備えることを特徴とする。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
表面保護膜に形成した開口部がパッドにまで達しているかを的確に検出することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態における半導体装置として、ＬＣＤの駆動制御に使用されるＬＣＤ用ドライバを例にあげて説明する。
【００１５】
図１は、ＬＣＤ用ドライバを形成した半導体基板（半導体ウェハ）１の主面を示したものである。半導体基板１の主面には、複数のチップ領域（第１領域）２が形成されており、複数のチップ領域２は、縦横に延在するスクライブ領域（第２領域）３によって区分けされている。チップ領域２は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子や多層配線が形成されている領域であり、スクライブ領域３は、ダイシングにより半導体チップを個片化する際の切断領域である。以下では、図１に示す領域Ａと領域Ｂを対比しながらＬＣＤ用ドライバ（半導体装置）の製造工程について説明する。領域Ａと領域Ｂにはそれぞれチップ領域２とスクライブ領域３が含まれている。
【００１６】
まず、図示はしないが、例えば、シリコン単結晶よりなる半導体基板上にＭＩＳＦＥＴなどの半導体素子を形成し、この半導体素子上に多層配線を形成する。図２では、最上層に形成された配線を示しており、この最上層に形成された配線より下層の構造については省略している。
【００１７】
図２に示すように、例えば酸化シリコン膜よりなる絶縁膜１０を形成する。絶縁膜１０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、絶縁膜１０上に、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、積層膜をパターニングする。このパターニングにより、領域Ａと領域Ｂのチップ領域にパッド（第１配線）１１、１３を形成し、領域Ａと領域Ｂのスクライブ領域に配線（第２配線）１２ａ、１２ｂおよび配線（第２配線）１４ａ、１４ｂを形成する。通常、スクライブ領域には配線を形成しないが、本発明では、複数の配線をスクライブ領域に形成する。この点に本発明の特徴の１つがある。このスクライブ領域に形成される複数の配線は、後述するように配線間の容量を測定するために使用されるものである。
【００１８】
次に、図３に示すように、半導体基板上に表面保護膜１５を形成する。表面保護膜１５は、例えば、窒化シリコン膜よりなり、例えば、ＣＶＤ法を使用して形成することができる。表面保護膜１５は、半導体基板に形成された半導体素子や配線を機械的応力や不純物の浸入から保護するために設けられた膜である。
【００１９】
続いて、図４に示すように、表面保護膜１５の表面を平坦化する。この平坦化には、例えば、ＣＭＰ法を使用することができる。ただし、ＣＭＰ法で表面保護膜１５の平坦化を実施すると、半導体基板の異なる領域で表面保護膜１５の膜厚にばらつきが発生する傾向がある。図４では、一例として、領域Ａに形成されている表面保護膜１５の膜厚が領域Ｂに形成されている表面保護膜１５の膜厚よりも薄くなっている場合を示している。すなわち、図４に示すように、領域Ａと領域Ｂにおいて、表面保護膜１５の表面は平坦化されているが、膜厚に差がでている。領域Ａでは表面保護膜１５の膜厚は規定値となっている一方、領域Ｂでは表面保護膜１５の膜厚は領域Ａに比べて厚くなっている。
【００２０】
次に、図５に示すように、表面保護膜１５上にレジスト膜１６を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜１６をパターニングする。レジスト膜１６のパターニングは、溝を形成する領域にレジスト膜１６が残らないように行なわれる。具体的に、溝はチップ領域とスクライブ領域の両方の領域に形成し、チップ領域では、パッド１１、１３上に溝を形成する。一方、スクライブ領域では、配線１２ａと配線１２ｂとの間、配線１４ａと配線１４ｂの間の領域に溝を形成する。すなわち、パターニングしたレジスト膜１６をマスクにしたエッチングにより、チップ領域とスクライブ領域に形成されている表面保護膜１５に溝を形成する。
【００２１】
図６に示すように、領域Ａのチップ領域には、溝（第１溝）１７が形成される。領域Ａでは、表面保護膜１５の膜厚が規定値になっているので、溝１７はパッド１１まで達しており、溝１７の底部でパッド１１の表面が露出している。また、領域Ａのスクライブ領域には、溝（第２溝）１８が形成される。このように本発明では、スクライブ領域にも溝１８を形成する点に特徴の1つがある。この溝１８は、配線１２ａと配線１２ｂの間に形成される。ここで、表面保護膜１５の膜厚のばらつきを考慮して半導体基板の各チップ領域に形成される溝がパッドに達するようにするため、表面保護膜１５のエッチングはオーバーエッチングで実施される。したがって、膜厚が規定値になっている領域Ａでは、溝１７がパッド１１にまで達している。さらに、領域Ａのスクライブ領域では、オーバーエッチングの影響により、溝１８は、図６に示すように、配線１２ａと配線１２ｂの表面よりも深い位置まで形成される。つまり、配線１２ａと配線１２ｂの間には、表面保護膜１５が形成されている領域と溝１８によって表面保護膜１５が除去された領域が存在することになる。
【００２２】
一方、領域Ｂのチップ領域には溝１９が形成される。しかし、この溝１９はパッド１３にまでは達していない。これは、領域Ｂに形成されている表面保護膜１５の膜厚が領域Ａに形成されている表面保護膜１５の膜厚よりも厚く形成されているためである。すなわち、表面保護膜に溝を形成する際のエッチングはオーバーエッチングで行われるが、オーバーエッチングもパッドのダメージやエッチング工程のスループットなどを考慮して過度に行なうことはできない。このため、表面保護膜１５の膜厚が規定値に比べてかなり厚くなっている場合には、オーバーエッチングをしても溝１９はパッド１３まで達していないのである。また、領域Ｂのスクライブ領域においても、配線１４ａと配線１４ｂの間に溝２０が形成されるが、この溝２０も溝１９と同等の深さまでしか形成されない。つまり、領域Ｂのスクライブ領域に形成される溝２０は、配線１４ａと配線１４ｂの表面よりも浅い位置にしか形成されない。このため、領域Ｂのスクライブ領域において、配線１４ａと配線１４ｂの間には、すべて表面保護膜１５が形成されていることになる。
【００２３】
このように本実施の形態では、領域Ａのチップ領域に形成する溝１７は、正常にパッド１１にまで達するように形成されているが、領域Ｂのチップ領域に形成する溝１９は、パッド１３にまで達していない。このため、領域Ｂのチップ領域では、後述する工程で形成するバンプ電極とパッド１３が電気的に接続されないため、領域Ｂのチップ領域から取得される半導体チップは不良品となる。領域Ｂのチップ領域から取得される半導体チップが不良品であることがわからないと、そのままＬＣＤのガラス基板にＬＣＤ用ドライバとして実装される。すると、ＬＣＤは不良品となってしまう。そこで、表面保護膜に溝を形成した後、この溝がパッドにまで達しているかを検出するために検査を行なう工程が存在する。本発明は、この検査工程を対象としたものであり、以下に示すようにスクライブ領域に形成された配線間の容量を測定することによって、溝がパッドにまで達しているかを検出している。
【００２４】
まず、上述したようにチップ領域の表面保護膜１５に溝を形成するが、この工程でスクライブ領域の表面保護膜１５にも溝を形成している。このとき、チップ領域とスクライブ領域は隣接している。したがって、チップ領域とスクライブ領域の位置は非常に近いので、これらの領域に堆積する表面保護膜１５の膜厚は同程度であると考えることができる。このことから、スクライブ領域に形成される溝は、チップ領域に形成される溝を反映したものとなると予想される。すなわち、本発明では、チップ領域に形成されている溝がパッドにまで達しているかを検出するために、チップ領域に形成されている溝自体を測定するものではなく、チップ領域に形成されている溝を反映している別領域に形成されている溝を利用する点に特徴の１つがある。例えば、別領域として、チップ領域に隣接しているスクライブ領域を利用している。
【００２５】
半導体基板には、複数のチップ領域が存在しているが、チップ領域の位置によって表面保護膜１５の膜厚が異なる。このため、各チップ領域に隣接するスクライブ領域毎に溝を形成する。すなわち、各チップ領域に形成される溝を反映するものとして、各チップ領域に隣接したスクライブ領域毎に溝を形成し、これを使用する。これにより、各チップ領域の溝を反映したものとして各スクライブ領域に形成した溝で評価することができる。例えば、領域Ａのチップ領域に隣接するスクライブ領域に溝１８を形成し、この溝１８を用いて領域Ａのチップ領域に形成されている溝１７がパッド１１に達しているかを検出する。同様に、領域Ｂのチップ領域に隣接するスクライブ領域に溝２０を形成し、この溝２０を用いて領域Ｂのチップ領域に形成されている溝１９がパッド１３に達しているかを検出する。
【００２６】
次に、スクライブ領域に形成した溝によって、どのようにチップ領域に形成されている溝がパッドにまで達しているかを検出する本発明の特徴について説明する。図６に示すように、領域Ａのスクライブ領域に形成される溝１８は、スクライブ領域に形成された配線１２ａと配線１２ｂの間に形成される。領域Ａでは、表面保護膜１５の膜厚が規定値で形成されているので、領域Ａのチップ領域に形成される溝１７はパッド１１にまで達している。このとき、領域Ａのスクライブ領域に形成される溝１８は、オーバーエッチングも考慮すると、溝１８は配線１２ａと配線１２ｂの表面よりも深い位置まで形成される。
【００２７】
ここで、本発明では配線１２ａと配線１２ｂの間の容量を測定する。配線１２ａと配線１２ｂの間の容量は、配線１２ａと配線１２ｂの間にある物質の誘電率に比例する。いまの場合、溝１８が配線１２ａと配線１２ｂの表面よりも深い位置まで形成されているので、配線１２ａと配線１２ｂの間には、表面保護膜１５と、溝１８が形成されたことによる空気層が混在することになる。空気層の誘電率は表面保護膜１５の誘電率よりも小さいので、配線１２ａと配線１２ｂとの間の容量は、配線１２ａと配線１２ｂの間に表面保護膜１５だけが存在する場合よりも小さくなる。
【００２８】
一方、領域Ｂのスクライブ領域に形成される溝２０は、スクライブ領域に形成された配線１４ａと配線１４ｂの間に形成される。領域Ｂでは、表面保護膜１５の膜厚が規定値よりも厚く形成されているので、領域Ｂのチップ領域に形成される溝１９はパッド１３にまで達していない。このとき、領域Ｂのスクライブ領域に形成される溝２０は、配線１４ａと配線１４ｂの表面よりも浅い位置までしか形成されない。
【００２９】
ここで、本発明では配線１４ａと配線１４ｂの間の容量を測定する。配線１４ａと配線１４ｂの間の容量は、配線１４ａと配線１４ｂの間にある物質の誘電率に比例する。いまの場合、溝２０が配線１４ａと配線１４ｂの表面よりも浅い位置までしか形成されていないので、配線１４ａと配線１４ｂの間には、表面保護膜１５だけが存在することになる。したがって、領域Ａのように配線間に空気層が形成される場合に比べて容量は大きくなる。
【００３０】
このように、チップ領域の表面保護膜に形成される溝がパッドにまで達しているか、または、達していないかの相違により、スクライブ領域に形成された配線間の容量が異なることがわかる。したがって、スクライブ領域に形成された配線間の容量を測定することにより、間接的に、チップ領域の表面保護膜に形成されている溝がパッドにまで達しているかを検出することができる。この点が本発明の特徴の1つである。すなわち、配線間の容量値にしきい値を設定しておき、このしきい値と実測値を比較することにより、チップ領域の表面保護膜に形成されている溝がパッドにまで達しているかを検出することができる。
【００３１】
スクライブ領域に形成された配線間の容量を測定するには、例えば、配線にプローブ針を押し当て、このプローブ針が電気的に接続されている容量検出装置で検出することにより行なわれる。図６において、例えば、領域Ａのスクライブ領域に形成されている配線１２ａと配線１２ｂ上に開口部（図示せず）を設け、この開口部からプローブ針を配線１２ａと配線１２ｂに接触させることにより容量を測定することができる。同様に、領域Ｂのスクライブ領域に形成されている配線１４ａと配線１４ｂ上に開口部（図示せず）を設け、この開口部からプローブ針を配線１４ａと配線１４ｂに接触させることにより容量を測定することができる。
【００３２】
このような容量測定用の開口部は、溝１７〜溝２０を形成する工程とは別工程で形成してもよいし、溝１７〜溝２０を形成する工程と同じ工程で形成してもよい。溝１７〜溝２０を形成する工程と同一工程で容量測定用の開口部を形成する場合、領域Ａにおいては、スクライブ領域の配線１２ａと配線１２ｂを露出する開口部を形成することができる。これは、配線１２ａと配線１２ｂの高さはパッド１１の高さと同じであり、パッド１１については、溝１７がパッド１１にまで達しているので、同様に、配線１２ａと配線１２ｂ上に形成される容量測定用の開口部も配線１２ａ、１２ｂに達するからである。したがって、領域Ａのスクライブ領域では、容量を測定することができる。
【００３３】
これに対し、溝１７〜溝２０を形成する工程と同一工程で容量測定用の開口部を形成する場合、領域Ｂにおいては、スクライブ領域の配線１４ａと配線１４ｂを露出する開口部を形成することができないと考えられる。これは、配線１４ａと配線１４ｂの高さはパッド１３の高さと同じであり、パッド１３については、溝１９がパッド１３にまで達していないので、同様に、配線１４ａと配線１４ｂ上に形成される容量測定用の開口部も配線１４ａ、１４ｂに達しないからである。このため、領域Ｂのスクライブ領域においては、プローブ針が配線１４ａ、１４ｂに接触しない場合もありうるので、容量を測定することが困難な場合がある。しかし、プローブ針が表面保護膜１５を突き抜けて配線１４ａ、１４ｂに接触する場合もあるので、容量を測定することができる場合もあると考えられる。
【００３４】
領域Ｂのスクライブ領域で配線間の容量を測定することができる場合には、実測値としきい値とを比較することによって、間接的にチップ領域の表面保護膜に形成されている溝がパッドにまで達しているかを検出することができる。一方、領域Ｂのスクライブ領域で配線間の容量を測定できない場合は、この時点で間接的にチップ領域の表面保護膜に形成されている溝がパッドにまで達していないことを検出することができる。すなわち、領域Ａのようにチップ領域に形成されている溝１７がパッド１１にまで達している場合には、スクライブ領域に形成される容量測定用の開口部も配線１２ａ、１２ｂに達すると考えられるため、容量を測定できないことはないと考えられる。このことから、容量が測定できない場合には、チップ領域の表面保護膜に形成されている溝がパッドにまで達していないと考えられる。以上より、スクライブ領域に形成されている配線間の容量を測定することにより、チップ領域の表面保護膜に形成されている溝がパッドにまで達しているかを問題なく検出することができる。このようにして、例えば、領域Ａのチップ領域から取得できる半導体チップは検査時点では良品であり、領域Ｂのチップ領域から取得できる半導体チップは不良品であることを判別することができる。
【００３５】
次に、図７に示すように、溝１７〜溝２０内を含む表面保護膜１５上にＵＢＭ（Under Bump Metal）膜２１を形成する。ＵＢＭ膜２１は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜２１は、バンプ電極とパッド１１や表面保護膜１５との接着性を向上させる機能の他、この後の工程で形成される導体膜の金属元素が配線等に移動することや、反対に配線等の金属元素が導体膜側に移動するのを抑制または防止するバリア機能を有する膜である。また、ＵＢＭ膜２１は、後述するめっき工程での電極としての役割も有することになる。
【００３６】
続いて、図８に示すように、ＵＢＭ膜２１上にレジスト膜２２を塗布した後、このレジスト膜２２に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜２２が残らないように行なわれる。すなわち、レジスト膜２２に開口部２３および開口部２４を形成する。そして、図９に示すように、導体膜として例えば、めっき法を使用して金膜を形成することにより、開口部２３および開口部２４内にバンプ電極２５、２６を形成する。その後、図１０に示すように、パターニングしたレジスト膜２２およびレジスト膜２２で覆われていたＵＢＭ膜２１を除去する。これにより、金膜およびＵＢＭ膜２１からなるバンプ電極２５、２６が形成される。
【００３７】
次に、半導体基板（半導体ウェハ）をスクライブ領域でダイシングすることにより個々の半導体チップに個片化する。ここで、スクライブ領域に形成されている複数の配線および溝は除去される。このように、本実施の形態では、スクライブ領域に容量測定用の配線および溝を形成しているが、検査工程を終了した後は不要となるため、ダイシングで除去されても問題はない。かえって以下に示す利点がある。上述した容量測定用の配線および溝をチップ領域の内部に形成することもできる。しかし、チップ領域に検査工程で使用される容量測定用の配線や溝を形成すると、その分、チップ領域にスペースを確保する必要があり、半導体チップを小型化する点で不利になる。これに対し、スクライブ領域に容量測定用の配線や溝を形成することにより、チップ領域の面積を大きくする必要がなくなり、半導体チップの小型化に利点がある。
【００３８】
ダイシングにより個片化された半導体チップ３０（ＬＣＤ用ドライバ）を図１１に示す。この半導体チップ３０は、半導体基板（半導体ウェハ）の領域Ａや領域Ｂから取得されるものである。ただし、これ以降の工程で使用される半導体チップ３０は、領域Ａから取得された良品であり、領域Ｂから取得された不良品は除外される。このように本実施の形態では、上述した検査工程で、不良品が判別されているので、不良品となっている半導体チップをその後の実装工程に使用することを防止できる。すなわち、不良のＬＣＤ用ドライバを実装した液晶表示装置を製造することを未然に防止することができる。
【００３９】
図１１に示すように、半導体チップ３０の外周近傍には、複数のバンプ電極が半導体チップ３０の外周に沿って所定間隔毎に配置されている。長方形をした半導体チップ３０の１つの長辺には、バンプ電極３１が形成されている。バンプ電極３１は、半導体チップ３０の内部に入力信号を入力するための電極である。一方、半導体チップ３０のもう１つの長辺には、バンプ電極３２が形成されている。このバンプ電極３２は、ＬＣＤ用ドライバである半導体チップ３０から液晶ディスプレイに出力信号を出力するための電極である。すなわち、バンプ電極３２は、液晶ディスプレイに張り巡らされているＸ軸電極およびＹ軸電極のそれぞれに対応して設けられている。
【００４０】
なお、図１１では、半導体チップ３０の短辺にはバンプ電極３２が形成されていない例を示しているが、半導体チップ３０の両方の短辺に沿って出力用のバンプ電極３２が形成されていてもよい。また、図１１では、半導体チップ３０の１つの長辺に沿って入力用のバンプ電極３１が形成され、半導体チップ３０のもう１つの長辺に沿って出力用のバンプ電極３２が形成されているが、入力用のバンプ電極３１が形成されている長辺の一部にも出力用のバンプ電極３２が形成されていてもよい。
【００４１】
このように構成されているＬＣＤ用ドライバでは、入力用のバンプ電極３１の数に比べ、出力用のバンプ電極３２の数が多くなる特徴がある。したがって、入力用のバンプ電極３１の間隔よりも出力用のバンプ電極３２の間隔が狭くなっている。
【００４２】
その後、上述するようにして形成された半導体チップ３０を実装基板に接着して実装する。図１２は、半導体チップ３０をガラス基板３３に実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図１２に示すように、半導体チップ３０とガラス基板３３とを異方性導電フィルム３７を介して接続する。半導体チップ３０には、バンプ電極３２が形成され、このバンプ電極３２をガラス基板３３の電極３４に接続するように実装する。バンプ電極３２と電極３４の間には、絶縁膜３５と導電性粒子３６よりなる異方性導電フィルム３７が介在しており、異方性導電フィルム３７に含まれる導電性粒子３６によって、バンプ電極３２と電極３４が電気的に接続されるようになっている。
【００４３】
図１３に示すように、半導体チップ３０とガラス基板３３によって異方性導電フィルム３７内の導電性粒子３６がつぶされて導電性が確保される。すなわち、異方性導電フィルム３７内には導電性粒子３６が含まれているが、この導電性粒子３６はつぶされることにより導電性が顕在化する。したがって、バンプ電極３２の面積を確保して多くの導電性粒子３６をつぶすことにより、導電性粒子３６を介したバンプ電極３２と電極３４との間の電気的接続を確実なものとしている。このようにＬＣＤ用ドライバ（半導体チップ３０）では、ガラス基板３３と異方性導電フィルム３７を介して接着するため、ＬＣＤ用ドライバに形成されているバンプ電極３２は長方形の大きな面積を有している。
【００４４】
図１４は、半導体チップ３０をガラス基板３３に実装している様子を示す断面図である。図１４に示すように、ガラス基板３３には他のガラス基板３８が搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板３３上には、ＬＣＤ用のドライバである半導体チップ３０が搭載されている。半導体チップ３０にはバンプ電極３２が形成されており、バンプ電極３２とガラス基板３３上に形成された電極とは異方性導電フィルム３７を介して接続されている。また、ガラス基板３３とフレキシブルプリント基板（Flexible Printed Circuit）３９も異方性導電フィルム３７によって接続されている。このようにガラス基板３３上に搭載された半導体チップ３０において、出力用のバンプ電極３２はＬＣＤの表示部に電気的に接続され、入力用のバンプ電極はフレキシブルプリント基板３９に接続されている。
【００４５】
図１５は、ＬＣＤの全体構成を示した図である。図１５に示すように、ガラス基板上にＬＣＤの表示部４０が形成されており、この表示部４０に画像が表示される。表示部４０の近傍のガラス基板上にはＬＣＤ用のドライバである半導体チップ３０が搭載されている。半導体チップ３０の近傍にはフレキシブルプリント基板３９が搭載されており、フレキシブルプリント基板３９とＬＣＤの表示部４０の間にＬＣＤ用ドライバである半導体チップ３０が搭載されている。このようにして、半導体チップ３０をガラス基板上に搭載した液晶表示装置（ＬＣＤ）を製造することができる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４７】
前記実施の形態では、表面保護膜の表面をＣＭＰ法で平坦化する工程が存在したが、この平坦化工程がない場合でも本発明を適用することができる。つまり、表面保護膜に形成する溝の径が小さくなって、溝がパッドにまで達しているかを検査する工程で、光学検査を実施することが困難となる場合、本発明による検査工程は有用である。
【００４８】
また、前記実施の形態では、半導体装置としてＬＣＤ用ドライバを例に挙げて説明したが、これに限らず、例えば、パッド上に形成された表面保護膜に溝（開口部）を形成し、この溝の底部においてパッドを露出する工程を含む半導体装置の製造方法に幅広く適用することが可能である。
【産業上の利用可能性】
【００４９】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態における半導体基板を示す平面図である。
【図２】実施の形態における半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】実施の形態における半導体チップを示す平面図である。
【図１２】半導体チップをガラス基板に実装する工程を示す断面図である。
【図１３】図１２に続く工程を示す断面図である。
【図１４】半導体チップを液晶表示装置に搭載した例を示す断面図である。
【図１５】液晶表示装置の構成を示す図である。
【符号の説明】
【００５１】
１  半導体基板
２  チップ領域
３  スクライブ領域
１０  絶縁膜
１１  パッド
１２ａ  配線
１２ｂ  配線
１３  パッド
１４ａ  配線
１４ｂ  配線
１５  表面保護膜
１６  レジスト膜
１７  溝
１８  溝
１９  溝
２０  溝
２１  ＵＢＭ膜
２２  レジスト膜
２３  開口部
２４  開口部
２５  バンプ電極
２６  バンプ電極
３０  半導体チップ
３１  バンプ電極
３２  バンプ電極
３３  ガラス基板
３４  電極
３５  絶縁膜
３６  導電性粒子
３７  異方性導電フィルム
３８  ガラス基板
３９  フレキシブルプリント基板
４０  表示部
Ａ  領域
Ｂ  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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