(57)【要約】【課題】軽負荷時における電力変換効率の改善を図ることが可能なＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータおよび電源電圧供給方法を提供すること。【解決手段】 発振器ＯＳＣは基準クロック信号ＲＣＫを出力する。電流検出回路１３から出力される出力電圧Ｖｒは、重負荷状態でありコイル電流ＩＬ１の平均電流値が大きいときは小さくされ、軽負荷状態でありコイル電流ＩＬ１の平均電流値が小さいときは大きくされる。ＡＤ変換回路１６は、アナログ量である出力電圧Ｖｒを、デジタル値であるカウント設定値ＣＴＬに変換して出力する。動作周波数制御回路１２は、基準クロック信号ＲＣＫをカウント設定値ＣＴＬで分周して制御クロック信号ＰＣＫを生成する。導通制御回路１７は、制御クロック信号ＰＣＫに基づいてトランジスタＦＥＴ１およびＦＥＴ２を導通制御する。【選択図】 図１
2008263714.tif 000002
【特許請求の範囲】
【請求項１】
軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータの制御回路において、
コイル電流に応じたカウント設定値を出力するＡＤ変換手段と、
入力される前記カウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する動作周波数制御手段と、
前記制御発振周波数信号に基づいてスイッチング素子を導通制御するスイッチング制御手段と
を備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項２】
前記ＡＤ変換手段は、
前記コイル電流が大きく重負荷状態とされることに応じて前記カウント設定値を小さくし、
前記コイル電流が小さく軽負荷状態とされることに応じて前記カウント設定値を大きくする電流検出回路を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項３】
前記動作周波数制御手段は、
前記カウント設定値がカウント下限値以下のときには前記カウント下限値を補正後カウント設定値として出力し、前記カウント設定値が前記カウント下限値より大きいときには前記カウント設定値を前記補正後カウント設定値として出力する補正回路と、
前記補正後カウント設定値を保存するラッチ回路と、
前記補正後カウント設定値が入力され、前記基準発振周波数信号に基づいてカウントアップして得られるカウント数が前記補正後カウント設定値に達した時にトリガ信号を生成するカウンタ回路と
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項４】
前記カウント下限値の値は、
該カウント下限値を前記カウンタ回路でカウントアップする時間が、前記ＤＣ−ＤＣコンバータのＰＷＭ制御時の所定周期と等しくなるように設定されることを特徴とする請求項３に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項５】
複数の前記スイッチング素子を備え複数の前記出力電圧を出力するＤＣ−ＤＣコンバータの制御回路であって、
前記ＡＤ変換手段、動作周波数制御手段およびスイッチング制御手段は複数の前記スイッチング素子の各々に対応して複数備えられ、
前記ＡＤ変換手段の各々には対応する前記コイル電流が入力され、
前記動作周波数制御手段の各々には前記基準発振周波数信号が共通に入力され、
前記スイッチング制御手段の各々は、対応する前記動作周波数制御手段から出力される前記制御発振周波数信号に基づいて制御されることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項６】
軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータにおいて、
コイル電流に応じたカウント設定値を出力するＡＤ変換手段と、
入力される前記カウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する動作周波数制御手段と、
前記制御発振周波数信号に基づいてスイッチング素子を導通制御するスイッチング制御手段と
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項７】
軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータの制御方法において、
コイル電流に応じたカウント設定値を出力するステップと、
入力される前記カウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成するステップと、
前記制御発振周波数信号に基づいてスイッチング素子を導通制御するステップと
を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータおよび電源電圧供給方法に関するものであり、特に、軽負荷時における制御に関するものである。
【背景技術】
【０００２】
図４に、特許文献１に係るＤＣ−ＤＣコンバータ１００を示す。スイッチング素子Ｑ１０１は入力電圧Ｖｉをチョッピングするためのものであり、スイッチング素子Ｑ１０１のオンオフ動作は制御装置１１０によって制御される。さらに、ＤＣ−ＤＣコンバータ回路１００の出力電圧Ｖｏも制御装置１１０に与えられる。制御装置１１０は、スイッチング素子Ｑ１０１のオン時間を一定にし、オンオフ動作の周期（すなわち、スイッチング周波数）を出力電圧Ｖｏに応じて調整することにより、出力電圧Ｖｏを一定状態に制御する。制御装置１１０は、出力電圧の設定値Ｖｓを生成する設定値生成回路１１１と、スイッチング周波数を規定するＰＦＭ信号を生成するＰＦＭ信号生成回路１１２と、スイッチング素子Ｑ１０１のオンタイミング及びオフタイミングを指示する制御回路１１３と、スイッチング素子Ｑ１０１をオンオフ動作させるための駆動信号（パルス信号）を生成する駆動回路１１４とを備えて構成される。
【０００３】
ＰＦＭ信号生成回路１１２は出力電圧Ｖｏと設定値生成回路１１１で生成される設定値Ｖｓとを比較し、出力電圧Ｖｏが設定値に維持されるようなスイッチング周波数を決定し、そのスイッチング周波数成分を有するパルス信号（ＰＦＭ信号）を生成する。ＰＦＭ信号生成回路１１２にて生成されるＰＦＭ信号は制御回路１１３に与えられる。制御回路１１３は、例えば、ＰＦＭ信号生成回路１１２から入力するＰＦＭ信号に応答して駆動回路１１４にスイッチング素子Ｑ１０１をオンさせるためのオン信号を送出するとともに、スイッチング損失を抑制するために、電流検出回路１０３から入力する共振電流Ｉに基づいてオン信号送出から一定時間経過後にスイッチング素子Ｑ１０１をオフさせるためのオフ信号を送出するように構成される。
【０００４】
その他、先行文献２ないし６が開示されている。
【特許文献１】特開２００４−１９４４８３号公報
【特許文献２】特開２００４−１９４４８４号公報
【特許文献３】特開平１０−３２３０２６号公報
【特許文献４】特開平１１−７５３６５号公報
【特許文献５】特開２００５−５１９５６号公報
【特許文献６】特開２００６−３１１７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＣ−ＤＣコンバータでは、重負荷状態のときはコイル電流の平均値は高くされ、軽負荷状態においてはコイル電流の平均値はゼロ近傍の値になる。しかし特許文献１に係るＤＣ−ＤＣコンバータ１００では、出力電圧Ｖｏのみ見てＰＦＭ信号を生成しており、コイル電流を見てＰＦＭ信号を生成していない。すると出力電圧Ｖｏが一定ならばＰＦＭ信号の周波数は固定値とされ、負荷の状態がＰＦＭ信号の周波数に反映されない。すなわち、負荷の状態を見ることなくＰＦＭ信号を生成している。すると負荷の状態に応じてよりきめ細かくＰＦＭ信号の周波数を制御することができないため、さらなるＤＣ−ＤＣコンバータの高効率化を図ることができないため問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、軽負荷時における電力変換効率の改善を図ることが可能なＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータおよび電源電圧供給方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の第１概念に係るＤＣ−ＤＣコンバータの制御回路は、軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータの制御回路において、コイル電流に応じたカウント設定値を出力するＡＤ変換手段と、入力されるカウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する動作周波数制御手段と、制御発振周波数信号に基づいてスイッチング素子を導通制御するスイッチング制御手段とを備えることを特徴とする。
【０００８】
また本発明の第１概念に係るＤＣ−ＤＣコンバータは、軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータにおいて、コイル電流に応じたカウント設定値を出力するＡＤ変換手段と、入力されるカウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する動作周波数制御手段と、制御発振周波数信号に基づいてスイッチング素子を導通制御するスイッチング制御手段とを備えることを特徴とする。
【０００９】
また本発明の第１概念に係る電源電圧供給方法は、軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータの制御方法において、コイル電流に応じたカウント設定値を出力するステップと、入力されるカウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成するステップと、制御発振周波数信号に基づいてスイッチング素子を導通制御するステップとを備えることを特徴とする。
【００１０】
ＡＤ変換手段またはカウント設定値を出力するステップは、コイル電流に応じたカウント設定値を出力する。動作周波数制御手段または制御発振周波数信号を生成するステップは、入力されるカウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する。スイッチング制御手段またはスイッチング素子を導通制御するステップは、制御発振周波数信号に基づいてスイッチング素子を導通制御する。
【００１１】
重負荷状態であるときにはコイル電流が大きくなり、コイル電流が大きくなることに応じてカウント設定値は小さくされる。すると小さいカウント設定値で基準発振周波数信号が分周されるため、制御発振周波数信号の周波数が高くされる。そして制御発振周波数信号の周波数は元の基準発振周波数信号の周波数よりも高くすることはできないため、制御発振周波数信号の周波数には上限値が存在する。よって負荷がある所定値よりも高い状態では、制御発振周波数信号の周波数は上限値で一定値とされるため、ＤＣ−ＤＣコンバータはＰＷＭ制御される。
【００１２】
一方、軽負荷状態であるときにはコイル電流が小さくなり、コイル電流が小さくなることに応じてカウント設定値は大きくされる。すると大きいカウント設定値で基準発振周波数信号が分周されるため、制御発振周波数信号の周波数が低くされる。よって軽負荷状態では、周波数が可変に制御されるため、ＤＣ−ＤＣコンバータはＰＦＭ制御される。
【００１３】
ここでコイル電流はノコギリ波状の電流波形を有し、コイル電流の平均値が負荷に供給される。そして、重負荷状態のときはコイル電流の平均値は高くされ、軽負荷状態においてはコイル電流の平均値はゼロ近傍の値になる。すなわち重負荷状態のときは大きな電力供給量が必要とされ、軽負荷状態のときは小さな電力供給量で足りる。
【００１４】
ここで出力電圧のみ見てＰＦＭ制御の周波数を制御する場合には、負荷の軽重に関わらず、ＰＦＭ信号の周波数は固定値とされる。すると軽負荷時においても重負荷時と同じ周波数でスイッチング動作が行われるため、不要なスイッチング動作が行われることとなり、ＤＣ−ＤＣコンバータの高効率化を図ることができない。しかし本発明では、コイル電流を見て負荷の軽重に応じてＰＦＭ制御の周波数を制御するため、軽負荷時においてはＰＦＭ制御の周波数を低下させることができる。すると上述した不要なスイッチング動作を減らすことが可能となるため、ＤＣ−ＤＣコンバータの高効率化を図ることが可能となる。
【発明の効果】
【００１５】
本発明によれば、軽負荷時における不要なスイッチング動作を減らすことで、電力変換効率の改善を図ることが可能なＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータ、およびその制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
本発明の原理図を図１に示す。ＤＣ−ＤＣコンバータ１Ｇは、ＤＣ−ＤＣコンバータ制御回路１１Ｇ、トランジスタＦＥＴ１およびＦＥＴ２、チョークコイルＬ１、電流検出回路ＲＳ１Ｇを備える。トランジスタＦＥＴ１のドレイン端子には、入力電圧Ｖｉｎが入力される。トランジスタＦＥＴ１のソース端子は、チョークコイルＬ１の一端子、およびトランジスタＦＥＴ２のドレイン端子に接続されている。トランジスタＦＥＴ２のソース端子は接地電位に接続されている。トランジスタＦＥＴ１、ＦＥＴ２のゲート端子は、導通制御回路１７Ｇに接続される。チョークコイルＬ１の他端子からは出力電圧Ｖｏｕｔが出力され、出力電圧Ｖｏｕｔは不図示の負荷に供給される。またチョークコイルＬ１の他端子には電流検出回路ＲＳ１Ｇが備えられる。
【００１７】
ＤＣ−ＤＣコンバータ制御回路１１Ｇは、ＡＤ変換回路１６Ｇ、動作周波数制御回路１２Ｇ、導通制御回路１７Ｇ、発振器ＯＳＣ、スイッチングデューティ制御回路１４Ｇを備える。ＡＤ変換回路１６Ｇは、電流検出回路１３ＧおよびＡＤコンバータＡＤＣを備える。動作周波数制御回路１２Ｇは、補正回路１８Ｇおよび分周回路１９Ｇを備える。電流検出回路ＲＳ１Ｇの出力端子は、スイッチングデューティ制御回路１４Ｇ、電流検出回路１３Ｇに接続され、コイル電流ＩＬ１が入力される。電流検出回路１３Ｇから出力される出力電圧Ｖｒは、ＡＤコンバータＡＤＣへ入力される。ＡＤコンバータＡＤＣから出力されるカウント設定値ＣＴＬは、補正回路１８Ｇに入力される。補正回路１８Ｇから出力される補正後カウント設定値ＲＣＴＬは、分周回路１９Ｇに入力される。また発振器ＯＳＣから出力される基準クロック信号ＲＣＫは、分周回路１９Ｇに入力される。また分周回路１９Ｇから出力される制御クロック信号ＰＣＫは、導通制御回路１７Ｇに入力される。またスイッチングデューティ制御回路１４Ｇの出力端子は、導通制御回路１７Ｇに接続される。
【００１８】
ＤＣ−ＤＣコンバータ１Ｇの動作を説明する。ＤＣ−ＤＣコンバータ１Ｇでは、ＰＷＭ制御とＰＦＭ制御との間で制御方法が切り替えられる。ＰＷＭ制御とは、負荷電力量に関わらず、ＤＣ−ＤＣコンバータ１Ｇの動作サイクルの繰り返し周期を所定周期に固定とする制御である。ＰＷＭ制御時の所定周期は、ＤＣ−ＤＣコンバータ１ＧのチョークコイルＬ１のインダクタンス値や平滑コンデンサの容量値等の各種回路定数に応じて定められる。またＰＦＭ制御とは、ＤＣ−ＤＣコンバータ１Ｇの動作サイクルの繰り返し周期を負荷電力量に応じて伸縮する制御である。
【００１９】
発振器ＯＳＣは、基準クロック信号ＲＣＫを出力する。ここで基準クロック信号ＲＣＫの周期の値は、ＰＦＭ制御時に制御クロック信号ＰＣＫの周期を調整する際の、最小の調整幅と同一の値とされる。すなわち基準クロック信号ＲＣＫの周期の値によって、制御クロック信号ＰＣＫの周期調整時の分解能が定められる。
【００２０】
まず重負荷状態におけるＤＣ−ＤＣコンバータ１Ｇの動作を説明する。重負荷状態では、コイル電流ＩＬ１の平均電流値が大きくされ、電流検出回路１３Ｇでは出力電圧Ｖｒが小さくされる。出力電圧Ｖｒが小さくされることに応じて、ＡＤコンバータＡＤＣから出力されるカウント設定値ＣＴＬも小さくされる。補正回路１８Ｇではカウント設定値ＣＴＬとカウント下限値とが比較される。負荷が十分に重負荷状態であるときには、カウント設定値ＣＴＬがカウント下限値以下とされる。このとき補正回路１８Ｇは、入力されるカウント設定値ＣＴＬをカウント下限値に補正した上で、補正後カウント設定値ＲＣＴＬとして分周回路１９Ｇへ出力する。
【００２１】
分周回路１９Ｇでは、補正後カウント設定値ＲＣＴＬと、基準クロック信号ＲＣＫに基づいてカウントアップして得られるカウント数とが比較される。これにより基準クロック信号ＲＣＫが補正後カウント設定値ＲＣＴＬで分周されて制御クロック信号ＰＣＫが生成される。このとき基準クロック信号ＲＣＫの分周値である補正後カウント設定値ＲＣＴＬは、カウント下限値で一定値とされるため、制御クロック信号ＰＣＫの周波数は一定値とされる。よってＤＣ−ＤＣコンバータ１ではＰＷＭ制御が行われることになる。
【００２２】
次に軽負荷状態におけるＤＣ−ＤＣコンバータ１Ｇの動作を説明する。軽負荷状態では、コイル電流ＩＬ１の平均電流値が小さくされ、出力電圧Ｖｒおよびカウント設定値ＣＴＬは大きくされる。そして負荷が十分に軽負荷状態であるときには、カウント設定値ＣＴＬがカウント下限値より大きくされる。このとき補正回路１８Ｇは、入力されるカウント設定値ＣＴＬを補正することなく、補正後カウント設定値ＲＣＴＬとして分周回路１９Ｇへ出力する。
【００２３】
分周回路１９Ｇでは、補正後カウント設定値ＲＣＴＬに応じて、基準クロック信号ＲＣＫが分周され、制御クロック信号ＰＣＫが生成される。このとき基準クロック信号ＲＣＫの分周値には可変値である補正後カウント設定値ＲＣＴＬが用いられるため、制御クロック信号ＰＣＫの周波数は可変に制御される。よってＤＣ−ＤＣコンバータ１ＧではＰＦＭ制御が行われることになる。これにより、軽負荷状態でコイル電流ＩＬ１が少ない際にはスイッチング周波数が低くされることで、固定損を減少させることができ、ＤＣ−ＤＣコンバータ１Ｇの効率を高めることが可能となる。
【００２４】
ここでコイル電流ＩＬ１はノコギリ波状の電流波形を有し、コイル電流ＩＬ１の平均値が負荷に供給される。そして、重負荷状態のときはコイル電流ＩＬ１の平均値は高くされ、軽負荷状態においてはコイル電流ＩＬ１の平均値はゼロ近傍の値になる。すなわち重負荷状態のときは大きな電力供給量が必要とされ、軽負荷状態のときは小さな電力供給量で足りる。
【００２５】
ここで出力電圧Ｖｏｕｔのみ見てＰＦＭ制御の周波数を制御する場合には、負荷の軽重に関わらず、制御クロック信号ＰＣＫの周波数は固定値とされる。すると軽負荷時においても重負荷時と同じ周波数でスイッチング動作が行われるため、不要なスイッチング動作が行われることとなり、ＤＣ−ＤＣコンバータ１Ｇの高効率化を図ることができない。しかし本発明では、コイル電流ＩＬ１を見て負荷の軽重に応じて制御クロック信号ＰＣＫの周波数を制御するため、軽負荷時においてコイル電流ＩＬ１の平均値が小さいときには制御クロック信号ＰＣＫの周波数を低下させることができる。すると上述した不要なスイッチング動作を減らすことが可能となるため、ＤＣ−ＤＣコンバータ１Ｇの高効率化を図ることが可能となる。
【００２６】
また制御クロック信号ＰＣＫは、基準クロック信号ＲＣＫを分周することで得られる信号であるため、制御クロック信号ＰＣＫの周波数を変更する際においても変更の全般に渡ってクロック信号は同期している。するとＤＣ−ＤＣコンバータ１Ｇの制御をＰＷＭ制御とＰＦＭ制御とで切り替える際において、スパイク波形成分等が発生することを防止することにより、スイッチングノイズの発生を防止することができる。
【００２７】
本発明に係る第１実施形態を図２を用いて説明する。図２に、第１実施形態に係るＤＣ−ＤＣコンバータ１を示す。トランジスタＦＥＴ１のドレイン端子には、入力端子Ｔｉｎが接続され、入力電圧Ｖｉｎが入力される。トランジスタＦＥＴ１のソース端子は、チョークコイルＬ１の一端子、およびトランジスタＦＥＴ２のドレイン端子に接続されている。トランジスタＦＥＴ２のソース端子は接地電位に接続されている。トランジスタＦＥＴ１、ＦＥＴ２のゲート端子は、後述するＤＣ−ＤＣコンバータ制御回路１１の出力端子ＤＨ１、ＤＬ１に各々接続されている。
【００２８】
チョークコイルＬ１の他端子はセンス抵抗ＲＳ１を介して出力端子Ｔｏｕｔに接続されており、入力電圧Ｖｉｎが降圧されて出力電圧Ｖｏｕｔとして出力される。出力端子Ｔｏｕｔには、チョークコイルＬ１を介して供給される電力を蓄積しておくために、接地電位との間に出力コンデンサＣ１が接続されている。
【００２９】
ＤＣ−ＤＣコンバータ制御回路１１の構成を説明する。ＤＣ−ＤＣコンバータ制御回路１１は、トランジスタＦＥＴ１、ＦＥＴ２を交互に導通制御することにより、入力電圧Ｖｉｎを降圧して出力端子Ｔｏｕｔに電力供給を行う際、出力電圧Ｖｏｕｔを所定電圧値に維持する制御を行う回路である。ＤＣ−ＤＣコンバータ制御回路１１は動作周波数制御回路１２、スイッチングデューティ制御回路１４、ＡＤ変換回路１６、導通制御回路１７、発振器ＯＳＣを備える。
【００３０】
ＡＤ変換回路１６には、電流検出回路１３およびＡＤコンバータＡＤＣが備えられる。電流検出回路１３は、ローパスフィルタＬＰＦおよび電圧増幅器ＡＭＰ２を備える。センス抵抗ＲＳ１の両端子が接続される入力端子ＣＳ１および入力端子ＦＢ１は、ローパスフィルタＬＰＦを介して、電圧増幅器ＡＭＰ２の反転入力端子および非反転入力端子にそれぞれ接続される。電圧増幅器ＡＭＰ２から出力される出力電圧ＶｒはＡＤコンバータＡＤＣに入力され、ＡＤコンバータＡＤＣからはカウント設定値ＣＴＬが出力される。
【００３１】
スイッチングデューティ制御回路１４には、誤差増幅器ＥＲＡ１、電圧増幅器ＡＭＰ１、および比較器ＣＯＭＰ１が備えられる。また入力端子ＣＳ１および入力端子ＦＢ１は、電圧増幅器ＡＭＰ１の非反転入力端子および反転入力端子に接続される。入力端子ＦＢ１は、更に抵抗素子Ｒ２を介して接地電位に接続されている抵抗素子Ｒ１の一端子に接続されており、抵抗素子Ｒ１、Ｒ２の接続点が誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧ｅ１が印加されている。電圧増幅器ＡＭＰ１から出力される出力電圧Ｖｐは、比較器ＣＯＭＰ１の非反転入力端子に入力される。また誤差増幅器ＥＲＡ１から出力される出力電圧Ｖｃは、比較器ＣＯＭＰ１の反転入力端子に入力される。比較器ＣＯＭＰ１から出力される出力電圧Ｖｄは、フリップフロップＦＦ１のリセット端子Ｒに入力される。
【００３２】
動作周波数制御回路１２は、補正回路１８および分周回路１９を備える。ＡＤ変換回路１６から出力されるカウント設定値ＣＴＬは、補正回路１８に入力される。補正回路１８から出力される補正後カウント設定値ＲＣＴＬは、分周回路１９のラッチ回路２１に入力される。カウンタ回路２２には、ラッチ回路２１から出力される保持カウント設定値ＬＣＴＬおよび基準クロック信号ＲＣＫが入力される。カウンタ回路２２からは制御クロック信号ＰＣＫが出力される。
【００３３】
導通制御回路１７には、フリップフロップＦＦ１が備えられる。フリップフロップＦＦ１の出力端子Ｑが出力端子ＤＨ１を介してトランジスタＦＥＴ１のゲート端子に接続され、出力端子ＸＱが出力端子ＤＬ１を介してトランジスタＦＥＴ２のゲート端子に接続される。出力端子ＱおよびＸＱからは、それぞれ、制御信号ＶＱおよびＶＸＱが出力される。
【００３４】
ＤＣ−ＤＣコンバータ１の動作を説明する。ＤＣ−ＤＣコンバータ１では、ＰＷＭ制御とＰＦＭ制御との間で制御方法が切り替えられる。ここでＤＣ−ＤＣコンバータ１の、ＰＷＭ制御時の一定周期は、ＤＣ−ＤＣコンバータ１のチョークコイルＬ１のインダクタンス値や平滑コンデンサの容量値等の各種回路定数に応じて予め定められる。
【００３５】
発振器ＯＳＣは、基準クロック信号ＲＣＫを出力する。ここで基準クロック信号ＲＣＫの周期は、ＰＦＭ制御時に制御クロック信号ＰＣＫの周期を調整する際の、最小の時間幅と同一の値とされる。すなわち基準クロック信号ＲＣＫの周期の値によって、制御クロック信号ＰＣＫの周期調整時の分解能が定められる。例えば制御クロック信号ＰＣＫの周期調整時の時間幅を、ＰＷＭ制御時の一定周期の１／１０に設定する場合には、基準クロック信号ＲＣＫの周期もＰＷＭ制御時の一定周期の１／１０に設定する必要がある。以下本実施形態では例として、基準クロック信号ＲＣＫの周期が、ＰＷＭ制御時の一定周期の１／１０に設定されている場合を説明する。
【００３６】
電流検出回路１３のローパスフィルタＬＰＦは、センス抵抗ＲＳ１に流れるコイル電流ＩＬ１の平均電流値を取り出すフィルタ回路である。電流検出回路１３から出力される出力電圧Ｖｒは、コイル電流ＩＬ１の平均電流値と負の相関を有している。よって、コイル電流ＩＬ１の平均電流値の上昇に応じて出力電圧Ｖｒは下降し、また平均電流値の下降に応じて出力電圧Ｖｒは上昇する。
【００３７】
ＡＤコンバータＡＤＣは、アナログ量である電圧増幅器ＡＭＰ２の出力電圧Ｖｒを、デジタル値であるカウント設定値ＣＴＬに変換して出力する回路である。ここでカウント設定値ＣＴＬは入力される出力電圧Ｖｒに比例する。またカウント設定値ＣＴＬは複数ビットのデジタル値である。ここでＡＤコンバータＡＤＣは高速な回路である必要はなく、例えば１（Ｍｂｐｓ）程度の低速な回路でよい。
【００３８】
補正回路１８にはカウント設定値ＣＴＬが入力され、補正後カウント設定値ＲＣＴＬが出力される。また補正回路１８では、不図示のＣＰＵ等から入力される設定信号ＳＥＴに応じて、カウント下限値が設定される。ここでカウント下限値は、基準クロック信号ＲＣＫをカウント下限値で分周して得られた制御クロック信号ＰＣＫの周期と、ＤＣ−ＤＣコンバータ１のＰＷＭ制御時の所定周期とが等しくなるように、予め定められる。本実施形態では、基準クロック信号ＲＣＫの周期が、ＤＣ−ＤＣコンバータ１のＰＷＭ制御時の所定周期の１／１０に設定されているため、カウント下限値は１０に設定される。
【００３９】
補正回路１８は、カウント設定値ＣＴＬがカウント下限値以下のときにはカウント下限値を補正後カウント設定値ＲＣＴＬとして出力する。またカウント設定値ＣＴＬがカウント下限値より大きいときにはカウント設定値ＣＴＬを補正後カウント設定値ＲＣＴＬとして出力する。
【００４０】
また分周回路１９は、入力される補正後カウント設定値ＲＣＴＬと、基準クロック信号ＲＣＫに基づいてカウントアップして得られるカウント数とを比較することで、基準クロック信号ＲＣＫを補正後カウント設定値ＲＣＴＬの値で分周して、制御クロック信号ＰＣＫを生成する。またスイッチングデューティ制御回路１４は、コイル電流ＩＬ１および出力電圧Ｖｏｕｔに応じて、トランジスタＦＥＴ１のオンデューティを制御する。
【００４１】
重負荷状態におけるＤＣ−ＤＣコンバータ１の動作を説明する。重負荷状態では、コイル電流ＩＬ１の平均電流値が大きくされ、電流検出回路１３では出力電圧Ｖｒが小さくされる。出力電圧Ｖｒが小さくされることに応じて、ＡＤコンバータＡＤＣから出力されるカウント設定値ＣＴＬも小さくされる。ここで負荷が十分に重負荷状態であり、カウント設定値ＣＴＬがカウント下限値である１０以下とされる場合を説明する。このとき補正回路１８は、入力されるカウント設定値ＣＴＬを１０に補正した上で、補正後カウント設定値ＲＣＴＬとして分周回路１９へ出力する。これにより、補正回路１８によって最低分周値が１０に定められ、制御クロック信号ＰＣＫの最低周期が定められる。
【００４２】
分周回路１９のラッチ回路２１では、入力される補正後カウント設定値ＲＣＴＬがラッチされ、ラッチされた補正後カウント設定値ＲＣＴＬは保持カウント設定値ＬＣＴＬとして出力される。カウンタ回路２２はデジタルカウンタであり、基準クロック信号ＲＣＫの立ち上がりエッジに基づいてカウント数がカウントアップされる。またカウンタ回路２２のカウント数は複数ビットのデジタル値である。そしてカウンタ回路２２では、カウント数と保持カウント設定値ＬＣＴＬとのそれぞれの複数のビット信号の全てが一致するか否かが比較される。そして基準クロック信号ＲＣＫの１０個目の立ち上がりエッジがカウンタ回路２２に入力されると、カウント数と保持カウント設定値ＬＣＴＬとは共に１０で同一値となり、両ビット信号が全て一致する。よってカウント数が保持カウント設定値ＬＣＴＬに達したと判断され、カウンタ回路２２はハイレベルのトリガ信号を生成すると共に、カウント数をリセットする。これが繰り返されることで、カウンタ回路２２では、基準クロック信号ＲＣＫが１０分周されて制御クロック信号ＰＣＫが生成される。
【００４３】
制御クロック信号ＰＣＫは、導通制御回路１７のフリップフロップＦＦ１のセット端子Ｓに入力される。フリップフロップＦＦ１が制御クロック信号ＰＣＫの立ち上がりエッジに応じてセットされると、制御信号ＶＱはハイレベルとされ、トランジスタＦＥＴ１が導通状態とされ、トランジスタＦＥＴ２が非導通状態とされる。そして電圧増幅器ＡＭＰ１から出力される出力電圧Ｖｐが、誤差増幅器ＥＲＡ１から出力される出力電圧Ｖｃを超えると、比較器ＣＯＭＰ１の出力電圧Ｖｄが負から正へ反転する。ハイレベルへ遷移した出力電圧Ｖｄがリセット端子Ｒに入力されることで、フリップフロップＦＦ１がリセットされると、制御信号ＶＱはローレベルとされ、トランジスタＦＥＴ１が非導通状態とされ、トランジスタＦＥＴ２が導通状態とされる。そして次の制御クロック信号ＰＣＫの立ち上がりエッジに応じて、フリップフロップＦＦ１はセットされる。以後この動作が繰り返される。
【００４４】
よってＤＣ−ＤＣコンバータ１の動作周期は、制御クロック信号ＰＣＫの周期と同一とされる。そして重負荷時には、分周値は上限値である１０で一定とされ、制御クロック信号ＰＣＫの周波数も一定値とされることから、ＤＣ−ＤＣコンバータ１ではＰＷＭ制御が行われることになる。
【００４５】
次に軽負荷状態におけるＤＣ−ＤＣコンバータ１の動作を説明する。軽負荷状態では、コイル電流ＩＬ１の平均電流値が小さくされるため、出力電圧Ｖｒおよびカウント設定値ＣＴＬは大きくされる。ここで負荷が十分に軽負荷状態であり、カウント設定値ＣＴＬがカウント下限値である１０より大きい場合を説明する。このとき補正回路１８は、入力されるカウント設定値ＣＴＬを補正することなく、補正後カウント設定値ＲＣＴＬとして分周回路１９へ出力する。
【００４６】
分周回路１９では、前述したように、補正後カウント設定値ＲＣＴＬに応じて、基準クロック信号ＲＣＫが分周され、制御クロック信号ＰＣＫが生成される。このとき基準クロック信号ＲＣＫの分周値には可変値である補正後カウント設定値ＲＣＴＬが用いられるため、制御クロック信号ＰＣＫの周波数は可変に制御される。そして導通制御回路１７は、可変に制御される制御クロック信号ＰＣＫに応じてトランジスタＦＥＴ１およびＦＥＴ２を制御することから、ＤＣ−ＤＣコンバータ１ではＰＦＭ制御が行われることになる。これにより、軽負荷状態の際にはスイッチング周波数が低くされることで、固定損を減少させることができ、ＤＣ−ＤＣコンバータの効率を高めることが可能となる。
【００４７】
またトランジスタＦＥＴ１のオン期間Ｔｏｎは、スイッチングデューティ制御回路１４によって制御されることから、ＤＣ−ＤＣコンバータ１ではＰＦＭ制御に重畳して、ＰＷＭ制御も行われることになる。すなわちＤＣ−ＤＣコンバータ制御回路１１は、出力端子ＴｏｕｔからＡＤ変換回路１６および動作周波数制御回路１２を介して導通制御回路１７へ至る、制御クロック信号ＰＣＫの周期を設定する第１のループと、出力端子Ｔｏｕｔからスイッチングデューティ制御回路１４を介して導通制御回路１７へ至る、トランジスタＦＥＴ１のオンデューティを設定する第２のループとの２つのループを有している。
【００４８】
ＤＣ−ＤＣコンバータ１の効果を説明する。コイル電流ＩＬ１はノコギリ波状の電流波形を有し、コイル電流ＩＬ１の平均値が負荷に供給される。そして重負荷状態のときはコイル電流ＩＬ１の平均値は高くされ、軽負荷状態においてはコイル電流ＩＬ１の平均値はゼロ近傍の値になる。すなわち重負荷状態のときは大きな電力供給量が必要とされ、軽負荷状態のときは小さな電力供給量で足りる。
【００４９】
ここで出力電圧Ｖｏｕｔのみ見て制御クロック信号ＰＣＫの周波数を制御する場合には、負荷の軽重に関わらず、制御クロック信号ＰＣＫの周波数は固定値とされる。すると軽負荷時においても重負荷時と同じ周波数でスイッチング動作が行われるため、不要なスイッチング動作が行われることとなり、ＤＣ−ＤＣコンバータ１のさらなる高効率化を図ることができない。
【００５０】
しかし第１実施形態に係るＤＣ−ＤＣコンバータ１では、コイル電流ＩＬ１を見て負荷の軽重に応じて制御クロック信号ＰＣＫの周波数を制御するため、軽負荷時においてコイル電流ＩＬ１の平均値が小さいときには制御クロック信号ＰＣＫの周波数を低下させることができる。すると上述した不要なスイッチング動作を減らすことが可能となるため、ＤＣ−ＤＣコンバータ１の高効率化を図ることが可能となる。
【００５１】
また第１実施形態に係るＤＣ−ＤＣコンバータ１では、ＡＤコンバータＡＤＣはカウント設定値ＣＴＬを設定する動作を行うための専用回路である。よって例えば、１（Ｍｂｐｓ）程度の低速スピードで動作するＡＤコンバータを利用できるため、低コスト化が実現可能となる。
【００５２】
またトランジスタＦＥＴ１のオンデューティは、スイッチングデューティ制御回路１４によって定められる。そしてスイッチングデューティ制御回路１４は、制御クロック信号ＰＣＫの周波数が可変に制御されるＰＦＭ制御の際においても動作する。よってＤＣ−ＤＣコンバータ１では、ＰＦＭ制御に重畳して、ＰＷＭ制御も行うことができる。すると例えば、制御クロック信号ＰＣＫの周期内で発生するような急激な負荷変動が生じた場合においても、スイッチングデューティ制御回路１４によるＰＷＭ制御によってオンデューティを変更することで、負荷の急変に対応することができる。これにより、出力電圧Ｖｏｕｔの負荷変動に対する追従性をより高めることが可能となる。
【００５３】
本発明に係る第２実施形態を図３を用いて説明する。図３に、第２実施形態に係るＤＣ−ＤＣコンバータシステム１Ｘを示す。ＤＣ−ＤＣコンバータシステム１Ｘに備えられる複数のＤＣ−ＤＣコンバータの各々からは出力電圧ＶｏｕｔａおよびＶｏｕｔｂが出力され、それぞれ負荷である内部回路ＩＣａおよびＩＣｂに供給される。ＤＣ−ＤＣコンバータシステム１Ｘは、ＤＣ−ＤＣコンバータ制御回路１１Ｘを備える。ＤＣ−ＤＣコンバータ制御回路１１Ｘには、ＤＣ−ＤＣコンバータ制御回路１１ａと１１ｂとが備えられる。ＤＣ−ＤＣコンバータ制御回路１１ａには、動作周波数制御回路１２ａ、スイッチングデューティ制御回路１４ａ、ＡＤ変換回路１６ａ、導通制御回路１７ａ、発振器ＯＳＣが備えられる。一方、ＤＣ−ＤＣコンバータ制御回路１１ｂには、動作周波数制御回路１２ｂ、スイッチングデューティ制御回路１４ｂ、ＡＤ変換回路１６ｂ、導通制御回路１７ｂが備えられる。電流検出回路ＲＳ１ａの出力端子は、スイッチングデューティ制御回路１４ａおよびＡＤ変換回路１６ａに接続され、コイル電流ＩＬ１ａが入力される。また電流検出回路ＲＳ１ｂの出力端子は、スイッチングデューティ制御回路１４ｂおよびＡＤ変換回路１６ｂに接続され、コイル電流ＩＬ１ｂが入力される。ＡＤ変換回路１６ａおよび１６ｂからは、カウント設定値ＣＴＬａおよびＣＴＬｂがそれぞれ出力される。
【００５４】
発振器ＯＳＣから出力される基準クロック信号ＲＣＫは、動作周波数制御回路１２ａおよび１２ｂに共通に入力される。動作周波数制御回路１２ａからは制御クロック信号ＰＣＫａが出力され、動作周波数制御回路１２ｂからは制御クロック信号ＰＣＫｂが出力される。なおその他の構成は図２に示すＤＣ−ＤＣコンバータ１と同様であるため、ここでは詳細な説明は省略する。
【００５５】
動作周波数制御回路１２ａは、カウント設定値ＣＴＬａに応じて基準クロック信号ＲＣＫを分周することで、制御クロック信号ＰＣＫａを生成する。よって基準クロック信号ＲＣＫと制御クロック信号ＰＣＫａとは同期する。また動作周波数制御回路１２ｂは、カウント設定値ＣＴＬｂに応じて基準クロック信号ＲＣＫを分周することで、制御クロック信号ＰＣＫｂを生成する。よって基準クロック信号ＲＣＫと制御クロック信号ＰＣＫｂとは同期する。すると制御クロック信号ＰＣＫａとＰＣＫｂとも同期する。そしてＤＣ−ＤＣコンバータ制御回路１１ａは制御クロック信号ＰＣＫａによって制御され、ＤＣ−ＤＣコンバータ制御回路１１ｂは制御クロック信号ＰＣＫｂによって制御されるため、ＤＣ−ＤＣコンバータ制御回路１１ａと１１ｂとの間で同期を取ることが可能となる。これにより、ＤＣ−ＤＣコンバータ制御回路１１ａと１１ｂとの同期が取れないことに起因してノイズが発生すること等を防止することができる。
【００５６】
なおＤＣ−ＤＣコンバータシステム１Ｘが３つ以上の制御回路を備える場合であっても、各々の制御回路で用いられる制御クロック信号が共通の基準クロック信号ＲＣＫを分周して得られることから、全ての制御回路間で同期を取ることができることは言うまでもない。
【００５７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態に係るＤＣ−ＤＣコンバータでは、分周回路１９の設定を行うカウント設定値ＣＴＬを生成するためのＡＤ変換回路１６を備えるとしたが、この形態に限られない。カウント設定値ＣＴＬを外部から直接設定可能になっている構成であってもよいことは言うまでもない。例えば外部のＣＰＵ等において、コイル電流ＩＬ１を見て、負荷の軽重に応じてカウント設定値ＣＴＬがソフトウエア的に設定され、該カウント設定値ＣＴＬが分周回路１９に入力される形態としてもよい。
【００５８】
また本実施形態では、補正回路１８によってカウント下限値を設定することで、ＰＷＭ制御とＰＦＭ制御とを切り替えるとしたが、この形態に限られない。図２に示すＤＣ−ＤＣコンバータ制御回路１１において、補正回路１８を備えず、ＡＤコンバータＡＤＣから出力されるカウント設定値ＣＴＬがラッチ回路２１に直接入力される形態としてもよい。制御クロック信号ＰＣＫの周波数は、分周元の基準クロック信号ＲＣＫの周波数よりも高くすることはできないため、基準クロック信号ＲＣＫの周波数が制御クロック信号ＰＣＫの周波数の上限値となる。そして負荷が十分に重負荷状態であるときには、カウント設定値ＣＴＬが最低値である１とされ、カウンタ回路２２では基準クロック信号ＲＣＫが１分周されて制御クロック信号ＰＣＫが生成されるため、基準クロック信号ＲＣＫの周波数と制御クロック信号ＰＣＫの周波数とが同一となる。これにより重負荷時には、制御クロック信号ＰＣＫの周波数は一定値とされることから、ＤＣ−ＤＣコンバータ１ではＰＷＭ制御が行われることになる。そして補正回路１８を不要とすることができるため、動作周波数制御回路１２の簡略化を図ることが可能となる。
【００５９】
また本実施形態のＤＣ−ＤＣコンバータ制御回路１１は、単一または複数の半導体チップなどにより構成してもよい。また本実施形態のトランジスタＦＥＴ１およびＦＥＴ２は、独立したディスクリートのパワー素子であってもよいし、ＤＣ−ＤＣコンバータ制御回路１１にＬＳＩとして搭載されてもよい。またＤＣ−ＤＣコンバータ１を単一または複数の半導体チップにより構成してもよい。またＤＣ−ＤＣコンバータ１およびＤＣ−ＤＣコンバータ制御回路１１は、モジュールとして構成してもよい。また本実施形態に係るＤＣ−ＤＣコンバータ１を、各種の電源装置に適用可能であることは言うまでもない。
【００６０】
また本実施形態では、分周回路１９の制御クロック信号ＰＣＫを生成する際、基準クロック信号ＲＣＫに基づいてカウントアップして得られるカウント数と補正後カウント設定値を比較しトリガ信号を生成するとしたが、この形態に限らない。補正後カウント設定値からカウントダウンしてカウント値が“１”となった時にトリガ信号を生成することで制御クロック信号ＰＣＫを生成する構成であってもよいことは言うまでもない。
【００６１】
なお、基準クロック信号ＲＣＫは基準発振周波数信号の一例、制御クロック信号ＰＣＫは制御発振周波数信号の一例、導通制御回路１７はスイッチング制御手段の一例、トランジスタＦＥＴ１およびＦＥＴ２はスイッチング素子のそれぞれ一例である。
【００６２】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータの制御回路において、
コイル電流に応じたカウント設定値を出力するＡＤ変換手段と、
入力される前記カウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する動作周波数制御手段と、
前記制御発振周波数信号に基づいてスイッチング素子を導通制御するスイッチング制御手段と
を備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記２）前記ＡＤ変換手段は、
前記コイル電流が大きく重負荷状態とされることに応じて前記カウント設定値を小さくし、
前記コイル電流が小さく軽負荷状態とされることに応じて前記カウント設定値を大きくする電流検出回路を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記３）前記動作周波数制御手段は、
前記カウント設定値がカウント下限値以下のときには前記カウント下限値を補正後カウント設定値として出力し、前記カウント設定値が前記カウント下限値より大きいときには前記カウント設定値を前記補正後カウント設定値として出力する補正回路と、
前記補正後カウント設定値を保存するラッチ回路と、
前記補正後カウント設定値が入力され、前記基準発振周波数信号に基づいてカウントアップして得られるカウント数が前記補正後カウント設定値に達した時にトリガ信号を生成するカウンタ回路と
を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記４）前記カウント下限値の値は、
該カウント下限値を前記カウンタ回路でカウントアップする時間が、前記ＤＣ−ＤＣコンバータのＰＷＭ制御時の所定周期と等しくなるように設定されることを特徴とする付記３に記載のＤＣ−ＤＣコンバータの制御回路。
（付記５）前記動作周波数制御手段は、
前記カウント設定値がカウント下限値以下のときには前記カウント下限値を補正後カウント設定値として出力し、前記カウント設定値が前記カウント下限値より大きいときには前記カウント設定値を前記補正後カウント設定値として出力する補正回路と、
前記補正後カウント設定値を保存するラッチ回路と、
前記補正後カウント設定値が入力され、前記基準発振周波数信号に基づいて前記補正後カウント設定値からカウントダウンして得られるカウント値が“１”に達した時にトリガ信号を生成するカウンタ回路と
を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記６）前記カウント下限値の値は、
該カウント下限値を前記カウンタ回路でカウントダウンする時間が、前記ＤＣ−ＤＣコンバータのＰＷＭ制御時の所定周期と等しくなるように設定されることを特徴とする付記５に記載のＤＣ−ＤＣコンバータの制御回路。
（付記７）複数の前記スイッチング素子を備え複数の前記出力電圧を出力するＤＣ−ＤＣコンバータの制御回路であって、
前記ＡＤ変換手段、動作周波数制御手段およびスイッチング制御手段は複数の前記スイッチング素子の各々に対応して複数備えられ、
前記ＡＤ変換手段の各々には対応する前記コイル電流が入力され、
前記動作周波数制御手段の各々には前記基準発振周波数信号が共通に入力され、
前記スイッチング制御手段の各々は、対応する前記動作周波数制御手段から出力される前記制御発振周波数信号に基づいて制御されることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記８）軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータにおいて、
コイル電流に応じたカウント設定値を出力するＡＤ変換手段と、
入力される前記カウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成する動作周波数制御手段と、
前記制御発振周波数信号に基づいてスイッチング素子を導通制御するスイッチング制御手段と
を備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記９）軽負荷時にＰＦＭ制御を行うＤＣ−ＤＣコンバータの制御方法において、
コイル電流に応じたカウント設定値を出力するステップと、
入力される前記カウント設定値に基づいて基準発振周波数信号を分周して制御発振周波数信号を生成するステップと、
前記制御発振周波数信号に基づいてスイッチング素子を導通制御するステップと
を備えることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【図面の簡単な説明】
【００６３】
【図１】本発明の原理図
【図２】ＤＣ−ＤＣコンバータ１の回路図
【図３】ＤＣ−ＤＣコンバータシステム１Ｘの回路図
【図４】特許文献１に係るＤＣ−ＤＣコンバータ１００の回路図
【符号の説明】
【００６４】
１、１Ｇ  ＤＣ−ＤＣコンバータ
１Ｘ  ＤＣ−ＤＣコンバータシステム
１１、１１Ｇ、１１ａ、１１ｂ  制御回路
１２、１２Ｇ、１２ａ、１２ｂ  動作周波数制御回路
１４、１４Ｇ、１４ａ、１４ｂ  スイッチングデューティ制御回路
１６、１６Ｇ、１６ａ、１６ｂ  ＡＤ変換回路
１７、１７Ｇ、１７ａ、１７ｂ  導通制御回路
ＩＬ１  コイル電流
ＬＰＦ  ローパスフィルタ
Ｖｒ  出力電圧
ＡＤＣ  ＡＤコンバータ
１８、１８Ｇ  補正回路
１９，１９Ｇ  分周回路
２１  ラッチ回路
２２  カウンタ回路
ＣＴＬ  カウント設定値
ＲＣＴＬ  補正後カウント設定値
ＲＣＫ、ＲＣＫａ、ＲＣＫｂ  基準クロック信号
ＰＣＫ、ＰＣＫａ、ＰＣＫｂ  制御クロック信号
【図１】
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【図２】
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【図３】
2008263714.tif 000005
【図４】
2008263714.tif 000006