(57)【要約】    【課題】  低温時においても誤放電を防止しつつ暗い画像を表示する際の輝度階調の表現能力を高めることができるプラズマディスプレイ装置を提供する。    【解決手段】  プラズマディスプレイパネルの各画素セルには蛍光体材料及び二次電子放出材料を含む蛍光体層が形成されており、更に、プラズマディスプレイパネルの行電極対の各々及び列電極の各々に印加される駆動パルスのパルス電圧値、及び／又はパルス幅が、プラズマディスプレイパネルの温度、又はプラズマディスプレイパネル周囲の温度に応じて調整される。【選択図】  図１
2008203328.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体層を含む画素セルが形成されているプラズマディスプレイパネルを搭載し、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、
前記蛍光体層は蛍光体材料及び二次電子放出材料を含み、
前記プラズマディスプレイ装置は、前記映像信号における単位表示期間を構成する複数のサブフィールド各々において映像信号に応じて前記行電極対の各々及び前記列電極の各々に駆動パルスを印加することにより前記画素セル内において放電を生起させる駆動部と、
前記プラズマディスプレイパネルの温度、又は前記プラズマディスプレイパネル周囲の温度を検出する温度検出手段と、
前記温度に応じて前記駆動パルスのパルス電圧値、及び／又はパルス幅を調整する制御部と、を有することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記駆動部は、前記サブフィールド各々に含まれるアドレス期間において前記行電極対の一方の行電極に走査パルスを印加すると共に映像信号に基づく画素データに応じた画素データパルスを前記列電極に印加することにより前記画素セル各々に選択的にアドレス放電を生起せしめて前記画素セルを点灯モード状態及び消灯モード状態の内のいずれか一方に設定するアドレス手段と、
前記サブフィールド各々に含まれるサスティン期間において前記行電極対各々にサスティンパルスを印加することにより前記点灯モード状態に設定されている前記画素セルのみをサスティン放電させるサスティン手段と、
前記複数のサブフィールド各々の内の少なくとも１のサブフィールドの前記アドレス期間に先立ち前記行電極対にリセットパルスを印加することにより前記画素セル内にリセット放電を生起せしめるリセット手段と、を含み、
前記制御部は、前記温度に応じて前記リセットパルス、前記スキャンパルス、及び前記サスティンパルスの内の少なくとも１つのパルス電圧値及び／又はパルス幅を調整するパルス調整手段と、を含むことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記パルス調整手段は、前記サスティンパルスに対しては前記サブフィールド各々の前記サスティン期間において第１番目に印加される前記サスティンパルスのみにおいてパルス幅の調整を行うことを特徴とする請求項２記載のプラズマディスプレイ装置。
【請求項４】
前記制御部は、前記温度に応じて単位表示期間を構成するサブフィールドの数を変更することを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項５】
前記制御部は、前記温度が低い場合には高い場合に比して前記駆動パルスのパルス電圧値を高めること及び前記駆動パルスのパルス幅を広げることのうちの少なくとも一方を行うことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項６】
前記制御部は、前記温度が高い場合には低い場合に比して前記駆動パルスのパルス電圧値を高めること及び前記駆動パルスのパルス幅を広げることのうちの少なくとも一方を行うことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項７】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１記載のプラズマディスプレイ装置
【請求項８】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項７記載のプラズマディスプレイ装置。
【請求項９】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項８記載のプラズマディスプレイ装置。
【請求項１０】
前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項１１】
前記駆動部は、前記映像信号における１フィールド表示期間を複数のサブフィールドに分割した際の先頭のサブフィールドにて、画素セルを消灯モードに初期化するリセット行程と、前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることにより前記画素セルを点灯モードに設定するアドレス行程と、を実行し、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項１２】
前記リセット放電の際、前記行電極対の他方の行電極及び前記一方の行電極間での放電を防止させる電位を前記他方の行電極に印加することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１３】
前記先頭のサブフィールドにおいて、前記アドレス行程に引き続き、前記一方の行電極のみに１回だけサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルのみを１回分だけサスティン放電せしめるサスティン行程を実行することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１４】
１フィールド表示期間内の前記サブフィールド各々の内の前記先頭のサブフィールドのみで前記リセット行程を実行することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１５】
前記先頭のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記画素セルを消去放電せしめることによりこの画素セルを前記消灯モードの状態に設定する選択消去アドレス行程を実行することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１６】
前記先頭のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記画素セルを書込放電せしめることによりこの画素セルを前記点灯モードの状態に設定する選択書込アドレス行程を実行することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１７】
前記リセット行程において、前記一方の行電極に印加する電位を時間経過に伴い徐々に増加することにより前記リセット放電を生起させる電圧を前記列電極及び前記一方の行電極間に生じさせることを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１８】
前記アドレス行程において、前記一方の行電極に負極性のベース電位を印加すると共に、前記行電極対の他方の行電極に正極性のベース電位を印加することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１９】
前記駆動部は、前記映像信号における１フィールド表示期間を複数のサブフィールドに分割した際の少なくとも先頭のサブフィールド及び当該先頭のサブフィールドの直後の第２番目のサブフィールド各々では、前記画素セルを点灯モード及び消灯モードの内の一方の状態に初期化するリセット行程と、前記画素データに応じて選択的に前記画素セルをアドレス放電させることにより前記画素セルを前記点灯モード及び前記消灯モードの内の他方の状態に遷移させるアドレス行程と、を順次実行し、
前記第２番目のサブフィールドの前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項２０】
前記先頭のサブフィールドの前記リセット工程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２１】
前記リセット行程では、前記画素セルを前記消灯モードの状態に初期化し、
前記アドレス行程では、前記画素データに応じて選択的に前記画素セルをアドレス放電させることにより前記画素セルを前記点灯モードの状態に遷移させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２２】
前記リセット放電の際に、前記行電極対の他方の行電極及び前記一方の行電極間での放電を防止させる電位を前記他方の行電極に印加することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２３】
前記リセット行程では、前記一方の行電極及び前記他方の行電極各々に正極性の電位を印加することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２４】
前記先頭のサブフィールドにおける前記アドレス行程の直後において、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記先頭のサブフィールドにおける前記アドレス行程にて点灯モードに設定された画素セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程を実行することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２５】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２６】
前記第２番目のサブフィールドの前記リセット行程では、前記微小発光放電を生起させるべく前記一方の行電極に印加した電位を時間経過に伴って徐々に増加させることにより前記リセット放電を生起させることを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２７】
前記微小発光行程において前記微小発光放電を生起させるべく前記一方の行電極に印加する電位の立ち上がり区間での時間経過に伴う変化率が、前記リセット放電を生起させるべく前記一方の行電極に印加する電位の立ち上がり区間での時間経過に伴う変化率よりも高いことを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２８】
前記第２番目のサブフィールドに後続するサブフィールド各々において、前記一方の行電極及び前記他方の行電極各々に交互にサスティンパルスを印加することにより前記点灯モードの状態にある前記画素セルのみをサスティン放電せしめるサスティン行程を実行し、
前記微小発光行程において前記微小発光放電を生起させるべく前記一方の行電極に印加する電位が、前記サスティンパルスのピーク電位よりも低いことを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２９】
前記第２番目のサブフィールドにおいて、前記アドレス行程の直後に、前記一方の行電極のみに１回だけサスティンパルスを印加することにより前記点灯モードの状態にある前記画素セルのみをサスティン放電せしめるサスティン行程を実行することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項３０】
前記第２番目のサブフィールドに後続する各サブフィールド各々において、前記画素データに応じて選択的に前記画素セルを消去放電させることにより前記画素セルを前記点灯モードの状態から前記消灯モードの状態に遷移させる選択消去アドレス行程を実施することを特徴とする請求項１９記載のプラズマディスプレイパネルの駆動方法。
【請求項３１】
前記第２番目のサブフィールドに後続する各サブフィールド各々において、前記画素データに応じて選択的に前記画素セルを書込放電させることにより前記画素セルを前記消灯モードの状態から前記点灯モードの状態に遷移させる選択書込アドレス行程を実施することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項３２】
前記リセット行程において、前記一方の行電極に印加する電位を時間経過に伴い徐々に増加させることにより前記一方の行電極及び前記列電極間の電圧を徐々に増加させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。
【０００３】
このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００４】
サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、リセット行程を実行する。かかるリセット行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する。
【０００５】
ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
【０００６】
そこで、電子線照射により励起されて波長２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を、行電極対を被覆する誘電体層の表面に付着させることにより、放電遅れ時間を短縮させるようにしたＰＤＰ及びその駆動方法が提案された（例えば特許文献１参照）。かかるＰＤＰによれば、放電後のプライミング効果が比較的長時間継続するようになるので、微弱な放電を安定して生起させることが可能となる。そこで、時間経過に伴い徐々に電圧値がピーク電圧値に到るパルス波形を有するリセットパルスを上記の如きＰＤＰの行電極に印加することにより、互いに隣接する行電極間で微弱なリセット放電を生起させるようにしたのである。この際、リセット放電の微弱化により、その放電に伴う発光輝度が低下するので、画像のコントラストを高めることが可能となる。
【特許文献１】特開２００６−５４１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような駆動方法によっても、暗い画像を表示する際のいわゆる暗コントラストを十分に高めることができず、暗い画像を高品質な状態で提供することができないという問題があった。また、プラズマディスプレイ装置を使用する環境の温度が低下すると、ＰＤＰの画素セルが誤放電するようになり表示品質が低下するという問題もあった。
【０００８】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、低温時においても誤放電を防止しつつ暗い画像を表示する際の輝度階調の表現能力を高めることができるプラズマディスプレイ装置を提供することが本発明の目的である。
【課題を解決するための手段】
【０００９】
請求項１に係る発明のプラズマディスプレイ装置は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体層を含む画素セルが形成されているプラズマディスプレイパネルを搭載し、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、前記蛍光体層は蛍光体材料及び二次電子放出材料を含み、前記プラズマディスプレイ装置は、前記映像信号における単位表示期間を構成する複数のサブフィールド各々において映像信号に応じて前記行電極対の各々及び前記列電極の各々に駆動パルスを印加することにより前記画素セル内において放電を生起させる駆動部と、前記プラズマディスプレイパネルの温度、又は前記プラズマディスプレイパネル周囲の温度を検出する温度検出手段と、前記温度に応じて前記駆動パルスのパルス電圧値、及び／又はパルス幅を調整する制御部と、を有することを特徴としている。
【発明を実施するための最良の形態】
【００１０】
請求項１に係る発明のプラズマディスプレイ装置においては、プラズマディスプレイパネルの各画素セルには蛍光体材料及び二次電子放出材料を含む蛍光体層が形成されており、更に、プラズマディスプレイパネルの行電極対の各々及び列電極の各々に印加される駆動パルスのパルス電圧値、及び／又はパルス幅が、プラズマディスプレイパネルの温度、又はプラズマディスプレイパネル周囲の温度に応じて調整されるので、低温時においても温度低下に伴い放電遅れが生じるような場合においても、確実に放電を生起させることが可能となり、同時に、暗い画像を表示する際の輝度階調の表現能力を高めることができることができる。
【実施例】
【００１１】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１２】
図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１３】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６及びパネル温度センサ６０から構成される。
【００１４】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する画素セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する画素セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１５】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。なお、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。また、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１６】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。また、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１７】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１８】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００１９】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００２０】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。なお、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００２１】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。また、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００２２】
なお、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２３】
ここで、各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。また、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２４】
パネル温度センサ６０は、ＰＤＰ５０内に設けられ、ＰＤＰ５０の温度を随時測定し、その温度を示すパネル温度信号を駆動制御回路５６に供給する。
【００２５】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２６】
更に、駆動制御回路５６は、図７に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。なお、リセット行程Ｒの実行期間がリセット期間であり、アドレス行程ＷW，ＷD各々の実行期間がアドレス期間であり、サスティン行程Ｉの実行期間がサスティン期間である。
【００２７】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図８に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２８】
図８においては、図７に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２９】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加する。リセットパルスＲＰY1のピーク電位Ｖr1は、上記サスティンパルスのピーク電位よりも高電位である。この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰY1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３０】
リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰY1と同一極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００３１】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰY2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。リセットパルスＲＰY2の負のピーク電位はＶr2である。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰY2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。リセットパルスＲＰY2及びベースパルスＢＰ+各々のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。リセットパルスＲＰY2における負のピーク電位Ｖr2は、後述する負極性の書込走査パルスＳＰWのピーク電位Ｖsel1よりも高い電位、つまり０ボルトに近い電位に設定されている。リセットパルスＲＰY2のピーク電位Ｖr2を書込走査パルスＳＰWのピーク電位Ｖsel1よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷWでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、リセットパルスＲＰY2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３２】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、Ｙ電極ドライバ５３が、図８に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位Ｖsel1（パルス電圧としてはＶsel1からベースパルスＢＰ-の所定ベース電位を差し引いた値）を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、リセット行程Ｒの後半部で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの選択書込アドレス行程ＷWにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。なお、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００３３】
更に、この選択書込アドレス行程ＷWでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。その書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されているため、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+に基づく電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。そのＢＰ-，ＢＰ+による放電及び選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にでの放電も生じることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３４】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。また、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３５】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷDでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図８に示す如き負極性のピーク電位Ｖsel2（パルス電圧としてはＶsel2にベースパルスＢＰ+の所定ベース電位を加えた値）を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷDの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。また、選択消去アドレス行程ＷDの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。
【００３６】
この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００３７】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図８に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図８に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３８】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【００３９】
以上の如き駆動を、図６に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図６に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この画素セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、その後、画素セルＰＣは消灯モードに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【００４０】
かかる駆動によれば、１フィールド表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００４１】
ここで、図８に示される駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにおいて、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。こうすると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００４２】
更に、図８に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００４３】
図７及び図８に示される駆動では、先ず、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ１に後続するサブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、かかる駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。つまり、先頭のサブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を実施する場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなる。従って、図７及び図８に示す駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることができる。
【００４４】
また、図８に示される駆動においては、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティン放電を１回だけ生起させるようにして、低輝度を表現する低階調時の表示再現性を高めている。更に、サブフィールドＳＦ１のサスティン行程Ｉでは、サスティン放電を生起させるべく印加されるサスティンパルスＩＰが１回だけである。よって、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ２の選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００４５】
図１に示されるＰＤＰ５０においては、各画素セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００４６】
以下に、かかる構成を採用したことによる作用効果について図９及び図１０を参照しつつ説明する。
【００４７】
なお、図９は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図８に示す如きリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００４８】
一方、図１０は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０に対して、リセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００４９】
図９に示されるように、従来のＰＤＰによると、リセットパルスＲＰY1の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図１０に示す如く列側陰極放電が約０．０４［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００５０】
従って、図８の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰY1をＰＤＰ５０の行電極Ｙに印加することによって列側陰極放電を生起させると、リセットパルスＲＰY1の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１０に示す如く、その放電強度も図９の場合よりも大幅に低下する。
【００５１】
すなわち、上記の実施例においては、立ち上がり時の電位推移が緩やかな波形を有する例えば図８に示す如きリセットパルスＲＰY1を、酸化マグネシウム層１３のみならず蛍光体層１７にもＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００５２】
なお、列側陰極放電としてのリセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰY1における立ち上がり時の波形としては、図８に示されるが如き一定傾きのものに限定されるものではなく、例えば図１１に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。
【００５３】
上記した実施例においては、ＰＤＰ５０を図７に示す如き選択消去アドレス法を採用した発光駆動シーケンスに従って駆駆動するようにしているが、図１２に示す如き選択書込アドレス法を採用した発光駆動シーケンスに従って駆動するようにしても良い。
【００５４】
選択書込アドレス法を採用した場合には、駆動制御回路５６は、図１２に示す如きサブフィールドＳＦ１〜ＳＦ１４各々において、選択書込アドレス行程ＷW、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。駆動制御回路５６は、先頭のサブフィールドＳＦ１に限り、選択書込アドレス行程ＷWに先立ち、リセット行程Ｒに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００５５】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１３に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００５６】
図１３においては、図１２に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。また、図１３において、サブフィールドＳＦ１のリセット行程Ｒ及び選択書込アドレス行程ＷW各々での動作は図８に示されるものと同一であるのでその詳細な説明は省略する。
【００５７】
サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のピーク電位Ｖr1を有するリセットパルスＲＰY1を全ての行電極Ｙ1〜Ｙnに印加し、これにより全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。Ｘ電極ドライバ５１は、リセットパルスＲＰY1と同一極性であり、且つ、上記リセットパルスＲＰY1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰXを全ての行電極Ｘ1〜Ｘn各々に印加する。
【００５８】
サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位Ｖr2を有するリセットパルスＲＰY2を全ての行電極Ｙ1〜Ｙnに印加し、Ｘ電極ドライバ５１は、正極性の所定のベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加し、これにより全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。
【００５９】
サブフィールドＳＦ１の選択書込アドレス行程ＷWにおいては、アドレスドライバ５５は、画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。書込走査パルスＳＰWはピーク電位Ｖsel1を有する。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。
【００６０】
次いで、先頭のサブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。また、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。
【００６１】
次に、サブフィールドＳＦ１の消去行程Ｅでは、Ｙ電極ドライバ５３は、リセット行程Ｒの後半部において印加したリセットパルスＲＰY2と同一波形を有する負極性の消去パルスＥＰを行電極Ｙ1〜Ｙnに印加する。この間、Ｘ電極ドライバ５１は、リセット行程Ｒの後半部と同様に、正極性の所定ベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加する。かかる消去パルスＥＰ及びベースパルスＢＰ+に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起される。かかる消去放電により、画素セルＰＣ内に形成されていた壁電荷の一部が消去され、この画素セルＰＣは消灯モード状態に遷移する。更に、消去パルスＥＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間でも微弱な放電が生起される。かかる放電により、列電極Ｄ近傍に形成されている正極性の壁電荷は、次の選択書込アドレス行程ＷWにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。この消去行程Ｅの動作はサブフィールドＳＦ２〜ＳＦ１４各々においても同様である。
【００６２】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択書込アドレス行程ＷWにおいては、サブフィールドＳＦ１と同様に、アドレスドライバ５５は、画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。
【００６３】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１３に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。なお、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各画素セルＰＣ内の壁電荷形成状態は、リセット行程Ｒでの第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、リセット行程Ｒの後半部において印加されるリセットパルスＲＰY2と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての画素セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【００６４】
ここで、図１２及び図１３にされる駆動を実施するに当たり、先頭から連続したサブフィールド各々の選択書込アドレス行程ＷWにて選択書込アドレス放電を生起させるようにすれば、（Ｎ＋１）階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度表示が可能となる。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４によれば、図６と同様に、表現すべき階調に対応した数だけ先頭のサブフィールドＳＦ１から連続したサブフィールド各々においてサスティン放電が為されるので、偽輪郭を防止しつつ１５階調分の中間輝度表示が可能となる。
【００６５】
また、図１２及び図１３にされる駆動を実施するにあたり、１フィールド表示期間内の全サブフィールドの内で、選択書込アドレス放電を生起させるサブフィールドの組み合わせ方により、２N階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度を表現することができる。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４において、選択書込アドレス放電を生起させるサブフィールドの組み合わせパターンは、２14通り存在するので１６３８４階調分の中間輝度表示が可能となる。
【００６６】
この際、図１２及び図１３に示される駆動によれば、図１３に示す如く、リセット行程Ｒにおいて行電極Ｙに印加されるリセットパルスＲＰY2と、消去行程Ｅにおいて行電極Ｙに印加される消去パルスＥＰとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドＳＦ１〜ＳＦ１４各々では一貫して選択書込アドレス行程ＷWが実施されるので、走査パルスを生成する回路は１系統だけで済み、且つ各選択書込アドレス行程ＷWでは、列電極側を陽極とした一般的な列側陽極放電を生起させるものであれば良い。
【００６７】
よって、ＰＤＰ５０を駆動するにあたり、図１２及び図１３に示されるが如き選択書込アドレス法に基づく駆動を採用した場合には、図７及び図８に示されるが如き選択消去アドレス法に基づく駆動を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
【００６８】
図８及び図１３に示されるリセット行程Ｒでは、全ての画素セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の画素セルからなる画素セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【００６９】
また、上記の実施例においては、パネル温度センサ６０が設けられており、パネル温度センサ６０によってＰＤＰ５０の温度が測定されている。ＰＤＰ５０のパネル温度が低くなると、各画素セル内の行電極Ｘ及びＹ間で生起されるサスティン放電については図１４（ａ）に示されるように放電遅れが生じ、また、行電極Ｙ及び列電極Ｄ間で生起されるアドレス放電については図１４（ｂ）に示されるように放電遅れが生じる。
【００７０】
そこで、駆動制御回路５６はサブフィールドＳＦ１においてはパネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じてリセットパルスＲＰY1のピーク電位Ｖr1、リセットパルスＲＰY2のピーク電位Ｖr2、書込走査パルスＳＰWのピーク電位Ｖsel1及びサスティンパルスＩＰのピーク電位Ｖsusを変化させる。ＰＤＰ５０のパネル温度が低くなるほど、リセットパルスＲＰY1のピーク電位Ｖr1は正側に高くなり、リセットパルスＲＰY2のピーク電位Ｖr2は負側に高くなり、書込走査パルスＳＰWのピーク電位Ｖsel1は負側に高くなり、サスティンパルスＩＰのピーク電位Ｖsusは正側に高くなる。
【００７１】
例えば、図１５に示されるように、駆動制御回路５６はサブフィールドＳＦ１においてはＰＤＰ５０の温度が所定温度だけ降下すると、各駆動パルスのピーク電位Ｖr1，Ｖr2，Ｖsel1，Ｖsusを高くさせ、ＰＤＰ５０の温度が所定温度だけ上昇すると、各駆動パルスのピーク電位Ｖr1，Ｖr2，Ｖsel1，Ｖsusを低くさせるようにドライバ５１，５３に対して駆動制御信号を生成する。
【００７２】
駆動制御回路５６はサブフィールドＳＦ２〜ＳＦ１４の各々においてはパネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じて消去走査パルスＳＰDのピーク電位Ｖsel2（選択書込アドレス法の場合には書込走査パルスＳＰWのピーク電位Ｖsel1）及びサスティンパルスＩＰのピーク電位Ｖsusを変化させる。ＰＤＰ５０のパネル温度が低くなるほど、消去走査パルスＳＰDのピーク電位Ｖsel2（選択書込アドレス法の場合には書込走査パルスＳＰWのピーク電位Ｖsel1）は負側に高くなり、サスティンパルスＩＰのピーク電位Ｖsusは正側に高くなる。
【００７３】
例えば、図１６に示されるように、駆動制御回路５６はサブフィールドＳＦ２〜ＳＦ１４においてはＰＤＰ５０の温度が所定温度だけ降下すると、各駆動パルスのピーク電位Ｖsel2（又はＶsel1），Ｖsusを高くさせ、ＰＤＰ５０の温度が所定温度だけ上昇すると、各駆動パルスのピーク電位Ｖsel2（又はＶsel1），Ｖsusを低くさせるようにドライバ５１，５３に対して駆動制御信号を生成する。
【００７４】
このように、ＰＤＰ５０のパネル温度の低下に従って各駆動パルスのピーク電位、すなわちパルス電圧を正側又は負側に高くすることにより、温度低下に伴い放電遅れが生じるような場合においても、確実に放電を生起させることが可能となる。
【００７５】
なお、上記した駆動パルスに限らず、壁電荷調整パルスＣＰ、ベースパルスＢＰ-及びベースパルスＢＰ+等の駆動パルスのピーク電位をＰＤＰ５０のパネル温度の低下に従って高くしても良い。
【００７６】
また、駆動パルスのパルス電圧はＰＤＰ５０のパネル温度に応じて連続的に変化させても良いし、段階的に変化させても良い。例えば、ＰＤＰ５０のパネル温度が閾値を下回ったときに駆動パルスのパルス電圧を高くしても良い。
【００７７】
更に、駆動制御回路５６はパネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じて書込走査パルスＳＰWのパルス幅Ｗa及びサスティンパルスＩＰのパルス幅Ｗbを各々変化させても良い。すなわち、ＰＤＰ５０のパネル温度が低くなるほどパルス幅Ｗa，Ｗbが広くされるのである。
【００７８】
ただし、全てのサスティンパルスＩＰのパルス幅Ｗbを広げると、各ＳＦのサスティン行程Ｉの期間が長くなり、１フィールドの期間に全サブフィールドが入らなくなる可能性がある。よって、サスティンパルスＩＰについては、最も放電がし辛い各サブフィールドの第１番目のサスティンパルスＩＰのみのパルス幅ＷbをＰＤＰ５０の温度に応じて広げても良い。
【００７９】
また、書込走査パルスＳＰWのパルス幅ＷaやサスティンパルスＩＰのパルス幅Ｗbだけでなく、消去走査パルスＳＰD等のその他の駆動パルスにおいて、ＰＤＰ５０の温度が低温になるほど、そのパルス幅を広くしても良い。
【００８０】
駆動パルスのパルス幅はＰＤＰ５０のパネル温度に応じて連続的に変化させても良いし、段階的に変化させても良い。例えば、ＰＤＰ５０のパネル温度が閾値を下回ったときに駆動パルスのパルス幅を広くしても良い。
【００８１】
更には、駆動パルスのパルス電圧及びパルス幅の両方を制御する構成でも良い。すなわち、ＰＤＰ５０のパネル温度が低温になるほど駆動パルスのパルス電圧を高くしかつそのパルス幅を広くする構成としても良いのである。
【００８２】
図１７は、ＰＤＰ５０の駆動のために選択消去アドレス法を採用した別の発光駆動シーケンスを示している。駆動制御回路５６は、図１７に示す如き発光駆動シーケンスに従って図１に示された構成のＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図１７に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。なお、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００８３】
また、駆動制御回路５６は、上記したディザ処理で得られたディザ加算画素データの上位４ビット分を、図１８に示す如き、全輝度レベルを１６階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図１８に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換し、その画素駆動データＧＤにおける第１〜第１４ビットをサブフィールドＳＦ１〜ＳＦ１４の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００８４】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図１９に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００８５】
図１９においては、図１７に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。また、図１９において、図８に示された如き選択消去アドレス法を採用した場合に生成される各種駆動パルスと同一パルスについては同一符号が用いられている。
【００８６】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティン行程Ｉにて生成するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。リセットパルスＲＰ１Y1のピーク電位はＶr3である。この間、Ｘ電極ドライバ５１は、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、リセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。この間、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ１Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。ここで、第１リセット行程Ｒ１の前半部では、上述した如きリセットパルスＲＰ１Y1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において微弱な第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させる。その第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００８７】
次に、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。リセットパルスＲＰ１Y2のピーク電位はＶr4である。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定する。第１リセット行程Ｒ１の後半部では、上述した如きリセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００８８】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図１９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位の画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。書込走査パルスＳＰWは負極性のピーク電位Ｖsel1を有する。その書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰWに応じた電圧が印加されることになるが、この段階では全ての画素セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰWの印加だけでは行電極Ｘ及びＹ間には放電が生じない。
【００８９】
従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、書込走査パルスＳＰW及び高電圧の画素データパルスＤＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、画素セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この画素セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。
【００９０】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１９に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷDにおいて行電極Ｙに印加されるベース電位と同一である。
【００９１】
また、図１９に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高くしている。微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電であるため、サスティン行程Ｉにて行電極Ｘ及びＹ間で生起されるサスティン放電よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００９２】
その微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が各々形成される。
【００９３】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。リセットパルスＲＰ２Y1のピーク電位Ｖr1は、上記リセットパルスＲＰ１Y1のピーク電位Ｖr3よりも高い。この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位Ｖr2を有する正極性のリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。リセットパルスＲＰ２Y1の印加に応じて、画素セルＰＣ各々の内で微小発光行程ＬＬにて列側陰極放電が生起されなかった画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された画素セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。
【００９４】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。リセットパルスＲＰ２Y2及びベースパルスＢＰ+各々のピーク電位は、第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に第２リセット放電を生起させることができる最低の電位である。リセットパルスＲＰ２Y2における負のピーク電位は、負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位Ｖr2を書込走査パルスＳＰWのピーク電位Ｖsel1よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、リセットパルスＲＰ２Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００９５】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図１９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位Ｖsel1を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの第２選択書込アドレス行程Ｗ２Wにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ+が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Wでは生起されない。かかる放電並びに選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２におい��初期化された消灯モードの状態を維持する。
【００９６】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。また、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００９７】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図１９に示す如き負極性のピーク電位Ｖsel2を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。また、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。
【００９８】
一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００９９】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１９に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図１９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【０１００】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ1〜Ｙnに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある画素セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった画素セルＰＣは消灯モードの状態に遷移する。
【０１０１】
以上の如き駆動を、図１８に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【０１０２】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１８に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【０１０３】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。
【０１０４】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【０１０５】
第５階調〜第１６階調各々では、サブフィールドＳＦ１において画素セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。
【０１０６】
すなわち、図１８に示す如き駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図１８に示す如き１６段階にて表すことが可能となるのである。
【０１０７】
かかる駆動によれば、１フィールド表示期間内においてその発光パターン（点灯状態、消灯状態）が互いに反転している領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【０１０８】
ここで、図１９に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２各々において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させた表示が可能となる。
【０１０９】
更に、図１９に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【０１１０】
図１７〜図１９に示される駆動では、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ２に後続するサブフィールドＳＦ３〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、図６に示す如き第１階調に従った駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、サブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてからこれを消灯モード状態に遷移させる選択消去アドレス放電を生起させる駆動を採用した場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなるので、暗コントラストを向上させることができる。
【０１１１】
また、図１７〜図１９に示される駆動においては、最も輝度重みが小なるサブフィールドＳＦ１では、表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。この際、微小発光放電は列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べて、その放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。更に、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。
【０１１２】
図１９に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ１Y1のピーク電位Ｖr3を、ＳＦ２の第２リセット行程Ｒ２で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ２Y1のピーク電位Ｖr1よりも低くしている。これによりサブフィールドＳＦ１の第１リセット行程Ｒ１において、全画素セルＰＣを一斉にリセット放電させた際の発光を弱めて、暗コントラストの低下を抑制させている。
【０１１３】
更に、図１７〜図１９に示される駆動においては、輝度重みが第２番目に小なるサブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を１回だけ生起させることにより、低輝度画像を表現する際の階調表現能力が高めている。サブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を生起させるべく印加されるサスティンパルスＩＰが１回だけなので、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ３の選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化が抑制される。
【０１１４】
上記の図１７〜図１９の実施例においては、ＰＤＰ５０を選択消去アドレス法を採用した発光駆動シーケンスに従って駆駆動するようにしているが、図２０に示す如き選択書込アドレス法を採用した発光駆動シーケンスに従って駆動するようにしても良い。
【０１１５】
選択書込アドレス法を採用した場合には、駆動制御回路５６は、図２１に示す如き１フィールド（フレーム）表示期間の先頭のサブフィールドＳＦ１において、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W、及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。また、駆動制御回路５６は、サブフィールドＳＦ２〜ＳＦ１４各々において、第２選択書込アドレス行程Ｗ２W、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。駆動制御回路５６は、更に、サブフィールドＳＦ２において、第２選択書込アドレス行程Ｗ２Wに先立ち、第２リセット行程Ｒ２に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【０１１６】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図２１に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【０１１７】
図２１においては、図２０に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。また、図２１において、サブフィールドＳＦ１の第１リセット行程Ｒ１及び第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々での動作、並びにＳＦ２の第２リセット行程Ｒ２での動作は図１９に示されるものと同一であるのでその説明は省略する。
【０１１８】
サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。書込走査パルスＳＰWのピーク電位はＶsel1である。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この画素セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びベースパルスＢＰ+に応じた電圧が印加されるが、この電圧は各画素セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは画素セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びベースパルスＢＰ+に基づく電圧印加だけで行電極Ｘ及びＹ間に放電が生起されるのである。このような放電は、ベースパルスＢＰ+が行電極Ｘに印加されない第１選択書込アドレス行程Ｗ１Wでは生起されない。かかる放電並びに上記選択書込アドレス放電により、この画素セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間でも放電が生じることはない。よって、この画素セルＰＣは、その直前までの状態（消灯モード、点灯モード）を維持する。
【０１１９】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ２の輝度重みに対応した１回分の表示発光が為される。また、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。
【０１２０】
次に、サブフィールドＳＦ２の消去行程Ｅでは、Ｙ電極ドライバ５３は、第１リセット行程Ｒ１又は第２リセット行程Ｒ２の後半部において印加したリセットパルスＲＰ２Y2と同一波形を有する負極性の消去パルスＥＰを行電極Ｙ1〜Ｙnに印加する。この間、Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部と同様に、正極性の所定ベース電位を有するベースパルスＢＰ+を全ての行電極Ｘ1〜Ｘn各々に印加する。かかる消去パルスＥＰ及びベースパルスＢＰ+に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起される。かかる消去放電により、画素セルＰＣ内に形成されていた壁電荷の一部が消去され、この画素セルＰＣは消灯モード状態に遷移する。更に、消去パルスＥＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間でも微弱な放電が生起される。かかる放電により、列電極Ｄ近傍に形成されている正極性の壁電荷は、次の第２選択書込アドレス行程Ｗ２Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【０１２１】
サブフィールドＳＦ３〜ＳＦ１４各々の第２選択書込アドレス行程Ｗ２Wの動作は、サブフィールドＳＦ２と同様である。ただし、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットがアドレスドライバ５５に供給された場合には正極性のピーク電位を有する画素データパルスＤＰが、書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加される。
【０１２２】
サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図２１に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsusを有するサスティンパルスＩＰを行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各画素セルＰＣ内の壁電荷形成状態は、第１リセット行程Ｒ１又は第２リセット行程Ｒ２での第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、第１リセット行程Ｒ１又は第２リセット行程Ｒ２の後半部において印加されるリセットパルスＲＰ１Y2又はＲＰ２Y2と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての画素セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【０１２３】
サブフィールドＳＦ３〜ＳＦ１４各々の消去行程Ｅにおいては、上記のサブフィールドＳＦ２の消去行程Ｅと同様の動作が行われる。
【０１２４】
ここで、図２０及び図２１にされる駆動に基づき、黒表示（輝度レベル０）を表す第１階調よりも１段階だけ高輝度を表す第２階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで選択書込アドレス放電を生起させる。これによりＳＦ１〜ＳＦ１４各々の内のＳＦ１のみで表示画像に関与する放電として微小発光放電が生起される。かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで選択書込アドレス放電を生起させる。これによりサブフィールドＳＦ１〜ＳＦ１４各々の内のＳＦ２のみで表示画像に関与する放電とし１回分のサスティン放電が生起される。そして、第４階調以降では、サブフィールドＳＦ１及びＳＦ２各々で選択書込アドレスを生起させ、更に、その階調に対応した数だけ連続したサブフィールド各々で選択書込アドレスを生起させる。これにより、表示画像に関与する放電として、先ず、サブフィールドＳＦ１にて微小発光放電が生起された後、その階調に対応した数だけ連続したサブフィールド各々でサスティン放電が生起される。
【０１２５】
かかる駆動によれば、図１７及び図１９の駆動の場合と同様の（Ｎ＋１）階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度表示が可能となる。
【０１２６】
一方、図２０及び図２１にされる駆動に基づき、１フィールド表示期間内において選択書込アドレス放電を生起させるべきサブフィールドの組み合わせ方により、２N階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度を表現することも可能である。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４によれば、選択書込アドレス放電を生起させるサブフィールドの組み合わせパターンは、２14通り存在するので１６３８４階調分の中間輝度表示が可能となる。
【０１２７】
この際、図２１に示される駆動によれば、第１リセット行程Ｒ１又は第２リセット行程Ｒ２にて行電極Ｙに印加されるリセットパルスＲＰ１Y2又はＲＰ２Y2と、消去行程Ｅにおいて行電極Ｙに印加される消去パルスＥＰとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドＳＦ１〜ＳＦ１４各々では、画素セルＰＣの状態（点灯モード、消灯モード）を設定する方法として、選択書込アドレス行程（Ｗ１W、Ｗ２W）のみを採用したので、走査パルスを生成する回路は１系統だけで済む。かかる選択書込アドレス行程では、列電極側を陽極とした一般的な列側陽極放電を生起させている。
【０１２８】
よって、ＰＤＰ５０を駆動するにあたり、図２０及び図２１に示されるが如き駆動を採用した場合には、図１７及び図１９に示されるが如き駆動を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
【０１２９】
上記の図１７〜図２１に示した各実施例においても、図１の装置構成であるので、パネル温度センサ６０が設けられており、パネル温度センサ６０によってＰＤＰ５０の温度が測定されている。ＰＤＰ５０のパネル温度が低くなると、各画素セル内の行電極Ｘ及びＹ間で生起されるサスティン放電については図１４（ａ）に示されるように放電遅れが生じ、また、行電極Ｙ及び列電極Ｄ間で生起されるアドレス放電については図１４（ｂ）に示されるように放電遅れが生じる。
【０１３０】
そこで、駆動制御回路５６はサブフィールドＳＦ１においてはパネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じてリセットパルスＲＰY1のピーク電位Ｖr3、リセットパルスＲＰY2のピーク電位Ｖr4、及び書込走査パルスＳＰWのピーク電位Ｖsel1を変化させる。ＰＤＰ５０のパネル温度が低くなるほど、リセットパルスＲＰY1のピーク電位Ｖr3は正側に高くなり、リセットパルスＲＰY2のピーク電位Ｖr4は負側に高くなり、書込走査パルスＳＰWのピーク電位Ｖsel1は負側に高くなる。
【０１３１】
例えば、図２２に示されるように、駆動制御回路５６はサブフィールドＳＦ１においてはＰＤＰ５０の温度が所定温度だけ降下すると、各駆動パルスのピーク電位Ｖr3，Ｖr4，Ｖsel1を高くさせ、ＰＤＰ５０の温度が所定温度だけ上昇すると、各駆動パルスのピーク電位Ｖr3，Ｖr4，Ｖsel1を低くさせるようにドライバ５１，５３に対して駆動制御信号を生成する。
【０１３２】
駆動制御回路５６はサブフィールドＳＦ２においては例えば、図１５に示された如く、パネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じてリセットパルスＲＰY1のピーク電位Ｖr1、リセットパルスＲＰY2のピーク電位Ｖr2、書込走査パルスＳＰWのピーク電位Ｖsel1及びサスティンパルスＩＰのピーク電位Ｖsusを変化させる。ＰＤＰ５０のパネル温度が低くなるほど、リセットパルスＲＰY1のピーク電位Ｖr1は正側に高くなり、リセットパルスＲＰY2のピーク電位Ｖr2は負側に高くなり、書込走査パルスＳＰWのピーク電位Ｖsel1は負側に高くなり、サスティンパルスＩＰのピーク電位Ｖsusは正側に高くなる。
【０１３３】
駆動制御回路５６はサブフィールドＳＦ３〜ＳＦ１４の各々においては例えば、図１６に示された如く、パネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じて消去走査パルスＳＰDのピーク電位Ｖsel2（選択書込アドレス法の場合には書込走査パルスＳＰWのピーク電位Ｖsel1）及びサスティンパルスＩＰのピーク電位Ｖsusを変化させる。ＰＤＰ５０のパネル温度が低くなるほど、消去走査パルスＳＰDのピーク電位Ｖsel2（選択書込アドレス法の場合には書込走査パルスＳＰWのピーク電位Ｖsel1）は負側に高くなり、サスティンパルスＩＰのピーク電位Ｖsusは正側に高くなる。
【０１３４】
このように、ＰＤＰ５０のパネル温度の低下に従って各駆動パルスのピーク電位、すなわちパルス電圧を正側又は負側に高くすることにより、温度低下に伴い放電遅れが生じるような場合においても、確実に放電を生起させることが可能となる。
【０１３５】
なお、上記した駆動パルスに限らず、壁電荷調整パルスＣＰ、ベースパルスＢＰ-及びベースパルスＢＰ+等の駆動パルスのピーク電位をＰＤＰ５０のパネル温度の低下に従って高くしても良い。
【０１３６】
また、駆動パルスのパルス電圧はＰＤＰ５０のパネル温度に応じて連続的に変化させても良いし、段階的に変化させても良い。例えば、ＰＤＰ５０のパネル温度が閾値を下回ったときに駆動パルスのパルス電圧を高くしても良い。
【０１３７】
更に、駆動制御回路５６はパネル温度センサ６０によって測定されたＰＤＰ５０の温度に応じて書込走査パルスＳＰWのパルス幅Ｗa及びサスティンパルスＩＰのパルス幅Ｗbを各々変化させても良い。すなわち、ＰＤＰ５０のパネル温度が低くなるほどパルス幅Ｗa，Ｗbが広くされるのである。
【０１３８】
ただし、全てのサスティンパルスＩＰのパルス幅Ｗbを広げると、各ＳＦのサスティン行程Ｉの期間が長くなり、１フィールドの期間に全サブフィールドが入らなくなる可能性がある。よって、サスティンパルスＩＰについては、最も放電がし辛い各サブフィールドの第１番目のサスティンパルスＩＰのみのパルス幅ＷbをＰＤＰ５０の温度に応じて広げても良い。
【０１３９】
また、書込走査パルスＳＰWのパルス幅ＷaやサスティンパルスＩＰのパルス幅Ｗbだけでなく、消去走査パルスＳＰD等のその他の駆動パルスにおいて、ＰＤＰ５０の温度が低温になるほど、そのパルス幅を広くしても良い。
【０１４０】
駆動パルスのパルス幅はＰＤＰ５０のパネル温度に応じて連続的に変化させても良いし、段階的に変化させても良い。例えば、ＰＤＰ５０のパネル温度が閾値を下回ったときに駆動パルスのパルス幅を広くしても良い。
【０１４１】
更には、駆動パルスのパルス電圧及びパルス幅の両方を制御する構成でも良い。すなわち、ＰＤＰ５０のパネル温度が低温になるほど駆動パルスのパルス電圧を高くしかつそのパルス幅を広くする構成としても良いのである。
【０１４２】
なお、図１８に示される駆動では、第４階調以降の階調においてもサブフィールドＳＦ１にて輝度レベルαの発光を伴う発光微小発光放電を生起するようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）であるため、これよりも高輝度な発光を伴うサスティン放電と併用する場合、つまり第３階調以降の階調において、「輝度レベルα」の輝度増加分を視覚することができない場合には、この微小発光放電を生起させる必要がなくなるからである。
【０１４３】
図１８及び図２１に示された実施例においては、微小発光パルスＬＰ及びリセットパルスＲＰ２Y1を連結させて行電極Ｙに印加するようにしているが、図２３に示す如く、両者を時間的に分散させて行電極Ｙに順次印加するようにしても良い。
【０１４４】
また、図１８及び図２１に示されたリセット行程Ｒでは、全ての画素セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の画素セルからなる画素セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【０１４５】
図２４は本発明の他の実施例として駆動制御回路５６の動作を示している。駆動制御回路５６は、上記パネル温度信号によって示されるＰＤＰ５０の温度が所定温度（例えば１０℃）以上である場合には図２５（ａ）に示す如き第１発光駆動シーケンスに従って、所定温度未満である場合には図２５（ｂ）に示す如き第２発光駆動シーケンスに従ってＰＤＰ５０を駆動させるべき各種制御信号をＸ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。
【０１４６】
図２５（ａ）及び図２５（ｂ）に示す発光駆動シーケンスは、サブフィールド法に基づきＰＤＰ５０に対する階調駆動を実施させる為のものである。図２５（ａ）に示す第１発光駆動シーケンスは、図７に示した発光駆動シーケンスと同一であり、１フィールド（又は１フレーム）分の画像表示を１４個のサブフィールドＳＦ１〜ＳＦ１４にて実施するものであり、図２５（ｂ）に示す第２発光駆動シーケンスは、１３個のサブフィールドＳＦ１〜ＳＦ１３にて実施するものである。図２５（ｂ）の発光駆動シーケンスでは、図２５(a)のサブフィールドＳＦ１４がなく、最終サブフィールドＳＦ１３に消去行程Ｅが追加されている。
【０１４７】
アドレスドライバ５５及びＹ電極ドライバ５３は、図２５（ｂ）に示す駆動を行う場合には図２５（ａ）に示す駆動を行う場合に比してパルス幅Ｗａの広い走査パルスＳＰW及び画素データパルスＤＰを発生する。すなわち、ＰＤＰ５０のパネル温度が所定温度よりも低い場合には、高い場合に比して走査パルスＳＰW及び画素データパルスＤＰ各々のパルス幅Ｗａを広げるのである。
【０１４８】
Ｘ電極ドライバ５１及びＹ電極ドライバ５３は、図２５（ｂ）に示す駆動を行う場合には、サスティン行程Ｉにおいて少なくとも第１番目に印加されるサスティンパルスＩＰに対してのみ、そのパルス幅Ｗｂを図２５（ａ）に示す駆動を行う場合に比して広くしたサスティンパルスを発生する。
【０１４９】
このように、ＰＤＰ５０のパネル温度が低い場合には、各フィールド（又はフレーム）表示期間を分割するサブフィールドの数を減らし、その減らした分だけ、走査パルス（画素データパルス）及びサスティンパルス各々のパルス幅を広げることが行われる。これにより、温度低下に伴い放電遅れが生じるような場合においても、確実に放電を生起させることが可能となる。
【０１５０】
上記の第１及び第２発光駆動シーケンスとして、図２６（ａ）及び図２６（ｂ）を用いることもできる。図２６（ａ）に示す第１発光駆動シーケンスは、図１７に示した発光駆動シーケンスと同一であり、１フィールド（又は１フレーム）分の画像表示を１４個のサブフィールドＳＦ１〜ＳＦ１４にて実施するものであり、図２６（ｂ）に示す第２発光駆動シーケンスは、１３個のサブフィールドＳＦ１〜ＳＦ１３にて実施するものである。図２６（ｂ）の発光駆動シーケンスでは、図２６(a)のサブフィールドＳＦ１４がなく、最終サブフィールドＳＦ１３に消去行程Ｅが追加されている。
【０１５１】
なお、上記した各実施例においては、図１に示されたようにＰＤＰ５０にパネル温度センサ６０が設けられ、そのＰＤＰ５０自体の温度が測定されるが、パネル温度センサ６０をＰＤＰ５０の近傍に配置してＰＤＰ５０周囲の温度（装置の設置環境の温度を含む）を測定し、そのＰＤＰ５０周囲の温度に応じて駆動パルスの電圧値やパルス幅を制御しても良いことは勿論である。
【０１５２】
また、図５においては、ＰＤＰ５０の背面基板１４側に設けられている蛍光体層１７内にＭｇＯ結晶体を含ませるようにしているが、図２７に示されるように、蛍光体粒子からなる蛍光体粒子層１７ａの表面を覆うように二次電子放出材からなる二次電子放出層１８を設け、積層された蛍光体粒子層１７ａ及び二次電子放出層１８を蛍光体層１７とするようにしても良い。この際、二次電子放出層１８としては、蛍光体粒子層１７ａの表面上に、二次電子放出材からなる結晶（例えば、ＣＬ発光ＭｇＯ結晶体を含んだＭｇＯ結晶）を敷き詰めて形成するようにしてもよく、或いは二次電子放出材を薄膜成膜して形成させるようにしても良い。
【０１５３】
上記した各実施例では、パネルの温度又はパネル周囲の温度が所定温度まで降下した場合において各駆動パルスのピーク電位を高くさせるかパルス幅を広げる例を例示したがこれには限らない。パネル構造やパネルに使用する各種材料によっては、当該温度が上昇すると、ＰＤＰの画素セルが誤放電する場合がある。その場合には、上記の各実施例とは逆の作用、すなわち、パネルの温度又はパネル周囲の温度が所定温度まで上昇した場合において各駆動パルスのピーク電位を高くさせるかパルス幅を広げても良い。
【０１５４】
また、パネルの温度又はパネル周囲の温度が第１の所定温度まで降下した場合において各駆動パルスのピーク電位を高くさせるかパルス幅を広げ、更にパネルの温度又はパネル周囲の温度が第１の所定温度よりも高い温度である第２の所定温度まで上昇した場合において各駆動パルスのピーク電位を高くさせるかパルス幅を広げても良い。
【０１５５】
すなわち、各実施例とも当該温度が所定温度というある閾値を超えた場合に、各駆動パルスのピーク電位またはパルス幅を調整する様に制御するのである。
【０１５６】
図１９及び図２１ではサブフィールドＳＦ１のリセット行程Ｒ１の前半部にて行電極Ｙ1〜Ｙnへ正極性のパルスＲＰ１Y1を印加した構成を示したが、それには限らない。
【０１５７】
例えば、図２８に示す如く、リセット行程Ｒ１の前半部にて行電極Ｙ1〜Ｙnを接地電位とすることも可能である。
【０１５８】
このリセット行程Ｒ１の前半部における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、第１選択書込アドレス行程Ｗ１Wでの書込放電を安定化させる為、プライミング粒子を放出される点が主目的である。しかしながら、例えば図５や図２７に記載の様なＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を用いた場合にはそのような構成を用いない場合に比べて書込放電が安定化する。
【０１５９】
このように、第１選択書込アドレス行程Ｗ１Wでの書込放電が安定し、リセット工程Ｒ１の前半部での列側陰極放電を生起させなくても、第１選択書込アドレス行程Ｗ１Wでの書込放電が安定する場合には、行電極Ｙ及び列電極Ｄ共に接地電位とし、放電を生起させない構成を採用することもできる。この場合には行電極Ｘについても図２８の如く接地電位レベルとする。
【０１６０】
なお、この場合もリセット行程Ｒ１の終了後については、その前フィールドの消去パルスＥＰの印加時による放電及びパルスＲＰ１Y2の印加による放電によって全画素セルは非発光状態となる。
【０１６１】
また、図１９及び図２１における、リセット行程Ｒ２の前半部におけるパルスＲＰ２Y1の印加による列側陰極放電についてであるが、このリセット放電によるプライミング粒子は主に第２選択書込アドレス行程Ｗ２Wでの書込放電を安定化させる為に作用するが、もしもこのリセット行程Ｒ２の前半部でのパルスＲＰ２Y1の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Wで書込ミスが発生した場合に、サブフィールドＳＦ２以降の全てのサブフィールドＳＦの維持放電が発生しなくなってしまうので、リセット行程Ｒ２の前半部についてはパルスＲＰ２Y1の印加による列側陰極放電は省略しない方が好ましい。この省略しない方が好ましいという点については図８及び図１３のパルスＲＰY1による放電の場合にも同様である。
【図面の簡単な説明】
【０１６２】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の装置中のＰＤＰの内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】図２のＰＤＰの各画素セルの蛍光体層内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】階調毎の発光パターンを示す図である。
【図７】図１の装置に発光駆動方式として選択消去アドレス法を採用した場合の発光駆動シーケンスの一例を示す図である。
【図８】図７の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図９】従来のＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１０】図５の構造を有するＰＤＰに対してリセットパルスを印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１１】リセットパルスの他の波形を表す図である。
【図１２】図１の装置に発光駆動方式として選択書込アドレス法を採用した場合の発光駆動シーケンスの一例を示す図である。
【図１３】図１２の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図１４】パネル温度と放電遅れ時間との対応関係を示す図である。
【図１５】サブフィールドＳＦ１における駆動制御回路のパネル温度に応じた動作を示すフローチャートである。
【図１６】サブフィールドＳＦ２〜ＳＦ１４各々における駆動制御回路のパネル温度に応じた動作を示すフローチャートである。
【図１７】図１の装置に発光駆動方式として選択消去アドレス法を採用した場合の発光駆動シーケンスの他例を示す図である。
【図１８】図１７の発光シーケンスの場合の階調毎の発光パターンを示す図である。
【図１９】図１７の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図２０】図１の装置に発光駆動方式として選択書込アドレス法を採用した場合の発光駆動シーケンスの他例を示す図である。
【図２１】図２０の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスを示す図である。
【図２２】図１７及び図２０の発光シーケンスの場合のサブフィールドＳＦ１における駆動制御回路のパネル温度に応じた動作を示すフローチャートである。
【図２３】図１９及び図２１の微小発光パルス及びリセットパルスの変形例を示す図である。
【図２４】パネル温度に応じて発光駆動シーケンスを変更する場合の駆動制御回路の動作を示すフローチャートである。
【図２５】第１及び第２発光駆動シーケンスの一例を示す図である。
【図２６】第１及び第２発光駆動シーケンスの他の例を示す図である。
【図２７】図２のＰＤＰの各画素セルの蛍光体層の他の構成例を示す図である。
【図２８】図１７の発光駆動シーケンスに従ってＰＤＰに印加される各種駆動パルスの他の例を示す図である。
【主要部分の符号の説明】
【０１６３】
１３    酸化マグネシウム層
１７    蛍光体層
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ
５６    駆動制御回路
【図１】
2008203328.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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