(57)【要約】【課題】効率的な書き込み電圧設定を行う不揮発性半導体記憶装置を提供する。【解決手段】書き込みテストシーケンスに係わるテスト回路は、各ページ書き込みのループ数をカウントする第1のカウンタと、選択された全ページ書き込みに要した累積ループ数をカウントする第２のカウンタと、累積ループ数を選択された全ページ数で除して、平均ループ数を求める除算器と、平均ループ数とその期待値との差分を求める加算器と、差分に基づいてセットされた書き込み電圧初期値の適否を判定する判定回路とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの書き込みシーケンス制御を行う制御回路と、前記制御回路により実行される書き込みテストに係わるテスト回路とを有する不揮発性半導体記憶装置において、
書き込み電圧初期値をセットして、前記メモリセルアレイの複数ページについて各ページ書き込みがパスするまで書き込みテストを行い、全ページ書き込みに要した累積ループ数からページ書き込みの平均ループ数を求め、これを期待値と比較して前記書き込み電圧初期値の適否を判定する書き込みテストシーケンスを有し、
前記書き込みテストシーケンスに係わる前記テスト回路として、
各ページ書き込みのループ数をカウントする第1のカウンタと、
選択された全ページ書き込みに要した累積ループ数をカウントする第２のカウンタと、
前記累積ループ数を前記選択された全ページ数で除して、平均ループ数を求める除算器と、
前記平均ループ数とその期待値との差分を求める加算器と、
前記差分に基づいてセットされた前記書き込み電圧初期値の適否を判定する判定回路とを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記判定回路は、ループに応じて切り換えられる判定基準値を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの書き込みシーケンス制御を行う制御回路と、前記制御回路により実行される書き込みテストに係わるテスト回路とを有する不揮発性半導体記憶装置において、
書き込み電圧初期値をセットして、前記メモリセルアレイの複数ページについて各ページ書き込みがパスするまで書き込みテストを行い、各ページ書き込みのループ数を期待値と比較して差分を求め、その差分を順次加減算して、全ページ書き込みに要した平均差分に基づいて前記前記書き込み電圧初期値の適否を判定する書き込みテストシーケンスを有し、
前記書き込みテストシーケンスに係わる前記テスト回路として、
各ページ書き込みのループ数をカウントする第1のカウンタと、
前記第１のカウンタに得られるカウント値とその期待値との差分を求める比較器と、
各ループで得られる前記差分を極性に応じて双方向にカウントする第２のカウンタと、
前記第２のカウンタに得られる差分カウント値の平均値に基づいて、セットされた前記書き込み電圧初期値の適否を判定する判定回路とを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記書き込みテストシーケンスで求められた書き込み電圧初期値を保持するパラメータレジスタを有し、
前記パラメータレジスタの書き込み電圧初期値は、書き込みテスト後に前記メモリセルアレイのＲＯＭフューズ領域に書き込まれ、その後電源オンの度に自動的に読み出されて前記パラメータレジスタに転送保持されて、書き込み制御に供される
ことを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、直列接続された複数のメモリセルを持つＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にその書き込み電圧初期値の設定手法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭフラッシュメモリにおいて、セルにデータを書き込むための書き込み電圧（具体的には選択ワード線に与えられる書き込み電圧Ｖｐｇｍ）の設定は、書き込み速度性能にとっても、データの信頼性にとっても重要である。
【０００３】
通常データ書き込みは、図４に示すように、書き込み電圧Ｖｐｇｍを書き込みサイクルの度にΔＶｐｇｍずつステップアップするステップアップ書き込みが用いられる。この方式で、同時書き込みの行われる１ページについて、ベリファイ読み出しにより未書き込みと判定されたセルについてのみ以降の書き込みを行うように制御することで、所望のデータしきい値分布を実現する。
【０００４】
書き込み電圧初期値が低すぎると、１ページの書き込み終了まで多数回の書き込みサイクル（書き込みループ数）を必要とする。一方、書き込み電圧初期値が高すぎると、一回の書き込みでのセルしきい値変動が大きくなり、セル間のしきい値分布が広がり、更に予期しないしきい値レベルまで書き込まれる、といった不都合が生じる。特に多値データ記憶の場合には、狭いデータしきい値分布を高精度に実現することが必要であり、書き込み電圧設定の重要性が高くなる。
【０００５】
従って、ウェハテストとして書き込みテストを行い、好ましい書き込み電圧初期値を設定することが必要になる。具体的には、書き込みループ数を所定値内に収めるように書き込み電圧初期値を設定することが必要であり、テストの結果得られた書き込み電圧初期値は、例えばメモリセルアレイの初期設定データ領域（ＲＯＭフューズ領域）に書き込まれ、これがパワーオン時に自動的に調整用データレジスタに読み出され、以後の書き込み制御に利用される（例えば、特許文献１参照）。
【０００６】
従来のＮＡＮＤ型フラッシュメモリで行われている書き込みテストは、外部テスタを用いるもので、簡単に説明すれば、次の通りである。まず測定したいブロックに対してブロック消去（Ｅｒａｓｅ）を行う。そして、書き込み電圧初期値を、通常はミニマム値に設定して、書き込みを行う。具体的には、ステップアップ方式で書き込み電圧印加とベリファイ読み出しを繰り返す。
【０００７】
この書き込みは、各ページ毎に予め設定したループ回数まで行うものとし、その時点でパス／フェイルの判定を行う。パスした場合は次のページにアドレスを遷移する。フェイルした場合は、その時点で再度ブロック消去を行い、改めて書き込み電圧初期値を上げて、同様の書き込みテストを行う。
【０００８】
この様に規定ループ数を設定した状態で書き込みテストを行うと、フェイルの原因がセルに起因するものか（その場合はどの様な書き込み電圧でもパスしない）、或いは書き込み電圧の設定によるものかが判別できない。これを知るためには、測定前に予めブロックの良否をサーチするテストが必要になる。さらに、あるページの書き込みテストがフェイルの場合に、再度ブロック消去を行って、書き込みテストを行うことになるので、膨大なテスト時間がかかる。
【特許文献１】特開２００２−１１７６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、効率的な書き込み電圧設定を可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの書き込みシーケンス制御を行う制御回路と、前記制御回路により実行される書き込みテストに係わるテスト回路とを有し、
書き込み電圧初期値をセットして、前記メモリセルアレイの複数ページについて各ページ書き込みがパスするまで書き込みテストを行い、全ページ書き込みに要した累積ループ数からページ書き込みの平均ループ数を求め、これを期待値と比較して前記書き込み電圧初期値の適否を判定する書き込みテストシーケンスを有し、
前記書き込みテストシーケンスに係わる前記テスト回路として、
各ページ書き込みのループ数をカウントする第1のカウンタと、
選択された全ページ書き込みに要した累積ループ数をカウントする第２のカウンタと、
前記累積ループ数を前記選択された全ページ数で除して、平均ループ数を求める除算器と、
前記平均ループ数とその期待値との差分を求める加算器と、
前記差分に基づいてセットされた前記書き込み電圧初期値の適否を判定する判定回路とを備えたことを特徴とする。
【００１１】
この発明の他の態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの書き込みシーケンス制御を行う制御回路と、前記制御回路により実行される書き込みテストに係わるテスト回路とを有し、
書き込み電圧初期値をセットして、前記メモリセルアレイの複数ページについて各ページ書き込みがパスするまで書き込みテストを行い、各ページ書き込みのループ数を期待値と比較して差分を求め、その差分を順次加減算して、全ページ書き込みに要した平均差分に基づいて前記前記書き込み電圧初期値の適否を判定する書き込みテストシーケンスを有し、
前記書き込みテストシーケンスに係わる前記テスト回路として、
各ページ書き込みのループ数をカウントする第1のカウンタと、
前記第１のカウンタに得られるカウント値とその期待値との差分を求める比較器と、
各ループで得られる前記差分を極性に応じて双方向にカウントする第２のカウンタと、
前記第２のカウンタに得られる差分カウント値の平均値に基づいて、セットされた前記書き込み電圧初期値の適否を判定する判定回路とを備えたことを特徴とする。
【発明の効果】
【００１２】
この発明によると、効率的な書き込み電圧設定を可能とした不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成であり、図２はそのメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。
【００１５】
各ＮＡＮＤセルユニットは、直列接続された複数の（図の例では３２個の）メモリセルＭ０−Ｍ３１を有する。ＮＡＮＤセルユニットの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（又はＢＬｏ）に接続され、他端は選択ゲートトランジスタＳ２を介してセルソース線ＣＥＬＳＲＣに接続される。
【００１６】
メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１７】
ビット線の一端にはセンスアンプ兼データラッチ回路２が配置される。図２の例では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとが一つのセンスアンプＳＡを共有し、選択回路４ａにより選択的にセンスアンプＳＡに接続される例を示している。この場合、１ワード線と全偶数番ビット線（或いは全奇数番ビット線）により選択されるメモリセルの集合が、同時書き込み／読み出しが行われる１ページを構成する。
【００１８】
ワード線方向に配列されるＮＡＮＤセルユニットの集合は、データ消去の基本単位となるブロックを構成して、ビット線の方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ−１）が配列される。ワード線及び選択ゲート線を選択駆動するためにロウデコーダ３が配置されている。
【００１９】
読み出し時、センスアンプ回路２に読み出される１ページの読み出しデータは、カラムデコーダ４によりカラム単位で選択されてデータ線７を介し、Ｉ／Ｏバッファ５を介して外部に出力される。
【００２０】
書き込み時、Ｉ／Ｏポートから供給される書き込みデータは、Ｉ／Ｏバッファ５を介し、データ線７を介してセンスアンプ回路２にロードされる。１ページ分の書き込みデータがロードされた状態で、書き込みが行われる。
【００２１】
外部から供給されるアドレスＡｄｄは、アドレスレジスタ６を介して、ロウデコーダ３及びカラムデコーダ４に供給される。外部から供給されるコマンドＣＭＤは、状態制御回路８にてデコードされて、指示された制御が行われる。
【００２２】
制御回路８は、コマンドＣＭＤ及び外部タイミング制御信号（チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等）に従って、書き込み及び消去のシーケンス制御や読み出し制御を行う。
【００２３】
動作モードに応じて必要な高電圧を発生するために、内部電圧発生回路１１が設けられている。内部電圧発生回路１１は、制御回路８の制御により必要な電圧を発生する。
【００２４】
チップ内には更に、ウェハ段階で書き込みテストを行うに必要なセルフテスト回路、いわゆるＢＩＳＴ（Build-in Self Test)回路９が用意されている。後に詳細に説明するが、書き込みテストでは、ブロックの複数ページに対する書き込みを行って、書き込み電圧初期値の設定を行う。設定された書き込み電圧は、一旦パラメータレジスタ１０に保持され、書き込みテスト後メモリセルアレイ１内のＲＯＭフューズ領域１ａに書き込まれる。
【００２５】
ＲＯＭフューズ領域１ａは、書き込み電圧初期値の他、ウェハテストにより得られる各種の電圧、タイミングの調整データ（初期設定データ）を記憶する領域として設定されている。そしてこれらの調整データは、電源投入時にパワーオン検出回路１２に基づいて設定されるパワーオンリセット動作として、制御回路８の制御の元に自動的に読み出されてパラメータレジスタ１０にセットされ、以後の各動作制御に利用される。
【００２６】
データ書き込みの動作を簡単に説明すれば、次の通りである。書き込みは、選択ブロックを一括消去した後に、ページ単位で行われる。選択ワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を与え、非選択ワード線には書き込みパス電圧Ｖｐａｓｓ（例えば１０Ｖ）を与える。これらのワード線電圧印加に先立ち、選択ビット線には“０”書き込みの場合、Ｖｓｓを、“１”書き込み（書き込み禁止）の場合、Ｖｄｄを与える。
【００２７】
これにより、“０”書き込みのＮＡＮＤセルチャネルは、Ｖｓｓに設定され、選択ワード線に書き込み電圧Ｖｐｇｍが与えられたとき、ＦＮトンネル電流により浮游ゲートに電子注入が生じて、しきい値が上昇する。“１”書き込みのＮＡＮＤセルチャネルは、選択ゲートトランジスタがオフになる結果、フローティングになり、容量結合によってチャネル電位がブーストされて、電子注入が生じない。
【００２８】
消去状態の負のしきい値をデータ“１”、正の書き込みしきい値状態をデータ“０”として、２値記憶が行われる。正の書き込みしきい値状態を複数レベルに設定することにより、多値データ記憶が行われる。例えば、消去しきい値状態Ｅに対して、正の書き込みしきい値状態Ａ，Ｂ，Ｃ（Ａ＜Ｂ＜Ｃ）を用意すれば、１メモリセルが２ビットを記憶する４値データ記憶ができる。
【００２９】
この様な原理のデータ書き込みが、実際には書き込み電圧印加とその後のベリファイ読み出しによる書き込みサイクルを繰り返すという動作により行われる。またその際、書き込みサイクル毎に書き込み電圧をステップアップする方式により、所望のデータしきい値分布を得る。
【００３０】
この実施の形態においては、書き込み電圧初期値のトリミングのための書き込みテストを、従来のように１ページ書き込みテストに規定ループ数（書き込みサイクル数）を設けることなく、例えばブロック内の全ページに書き込みテストを行って得られる平均ループ数、或いは各ページのループ数の期待値との差分の平均値を利用して書き込み電圧初期値の設定を行う。この様な書き込みテスト手法を用いると、書き込みテストシーケンス内でのブロック消去回数を減らし、書き込みテストの時間短縮を図ることができる。
【００３１】
以下、具体的な書き込みテストシーケンス例と必要なセルフテスト回路を説明する。
【００３２】
［第１の書き込みテスト法］
図３は、第１の書き込みテストシーケンスである。ここでは、ある選択ブロックに着目し、その中の複数ページについて書き込みテストを行って、求められる書き込み電圧初期値を設定する場合を説明する。テストを行う複数ページとしては、例えばブロックの全ページであってもよいし、或いは全偶数ページ、全奇数ページといった選択もできる。
【００３３】
ここでは、１ブロックの書き込みテストを説明するが、複数ブロックについて同様のテストを行って、ブロック毎の好ましい書き込み電圧初期値、或いはその平均値としてのチップの好ましい書き込み電圧初期値を求めてもよい。
【００３４】
まず、選択ブロックの一括消去を行う（ステップＳ１）。ついで、書き込み電圧Ｖｐｇｍの初期値をセットする（ステップＳ２）。ここでＶｐｇｍ初期値は、例えば書き込みパスまでのループ数が期待値となるように設定する。
【００３５】
そして、選択ブロックの選択された複数ページについて、順次書き込みを行う（ステップＳ３）。具体的に説明すれば、各ページについて、ループ数をカウントしながら、ステップアップ方式で書き込み電圧印加と書き込みベリファイ読み出しを、書き込みがパスするまで行う。
【００３６】
各ページ書き込みに要したループ数を累積して記憶し、１ページ当たりの平均ループ数を求める共に、その平均ループ数とその期待値との差ΔＬ（＝［平均ループ数］−［期待値］）を求める（ステップＳ４）。そして、差分ΔＬの絶対値ＡＢＳ（ΔＬ）が所定値、例えば０．５以下であるか否かを判定する（ステップＳ５）。判定結果がＹＥＳであれば書き込みテストを終了する。求められた書き込み電圧初期値は、前述のようにパラメータレジスタ１０に書き込まれ、これがウェハテスト後にメモリセルアレイ１のＲＯＭフューズ領域１ａに書き込まれる。
【００３７】
ＡＢＳ（ΔＬ）が所定値範囲から外れているときは、差分ΔＬが０より大きいか否か（即ち正負）を判定する（ステップＳ６）。ステップＳ５の判定を既に受けているから、このステップＳ６の判定がＹＥＳであれば、ΔＬは正（具体的には、ΔＬ＞０．５）である。従って、書き込み電圧初期値の設定値が低すぎたものと判断し、書き込み電圧初期値を所定値ΔＶｐｇｍだけ上げ（ステップＳ７）、ＮＯ（即ち、ΔＬ＜−０．５）であれば、書き込み電圧初期値の設定値が高すぎたものと判断し、書き込み電圧初期値を所定値ΔＶｐｇｍだけ引き下げる（ステップＳ８）。同時に、書き込みテストルーチン数をカウントアップし、選択ブロックを再消去して（ステップＳ９）、再度書き込みテストを行う（ステップＳ３）。
【００３８】
このような書き込みテスト法によると、ページ毎にパス／フェイル判定を行う従来の手法に比べてトータルの書き込み回数を少なくすることができる。しかも、ページ書き込みのループ数を制限することなく、各ページ書き込みがパスするまで書き込みを行うので、ブロック消去の回数を減らすことができる。通常消去には、書き込みより長い時間を必要とし、多数回の消去を伴う場合には全体の書き込みテスト時間が長くなるが、この第１の書き込みテスト法により書き込みテスト時間を短縮することができる。
【００３９】
また、第１の書き込みテスト法では、各ページ書き込みがパスするまで行われるという、ブロックが不良でないことを前提としているので、書き込み不可のセルが無いブロックを選択する必要がある。
【００４０】
しかしながら、不良ページがある場合でも次のような対処により、対応可能である。即ち書き込みステップＳ３において、ページ書き込みの最大ループ数及び最小ループ数を設定し、その最大ループ数を超えた場合或いは最小ループ数以下で書き込み終了した場合はセル不良があるものと判断してループ数累積を行わず、かつそのページをスキップさせる。これにより、一部不良のブロックであっても測定が可能となる。
【００４１】
図５は、この第１の書き込みテスト法を適用する場合のセルフテスト回路９の構成を示している。即ちテスト回路９は、ページ書き込み時のループ数をカウントするループカウンタ２１、複数ページ書き込みにわたるループ数の累積値を求める累積ループカウンタ２２、得られる累積ループ数を選択ページ数で除して平均ループ数を求めるための除算器２３、求められた平均ループ数とその期待値との差分ΔＬを求めるための全加算器２４、及び求められた差分Δの絶対値ＡＢＳ（ΔＬ）が所定値以下にあるか否かを判定する判定回路２５を備えて構成される。
【００４２】
図６は、ループ数カウント及び累積ループ数カウントの動作例を示している。ここでは、１ワード線を１ページ、１ブロック内の全ワード線をＷＬ０−ＷＬ１５として、全１６ページ書き込みがパスするまでの各ページ書き込みのループ数、及びそれを累積した累積ループ数を具体数値例で示している。
【００４３】
図の例では、ＷＬ２−ＷＬ１４の間は全て、期待値ループ数１０であったものと仮定して、累積ループ数は１６７である。このとき平均ループ数は、１６７／１６＝１０．７であり、その期待値との差分は、ΔＬ＝１０．７−１０＝０．７である。従って、図３のステップＳ５のパス／フェイル判定をＡＢＳ（ΔＬ）≦０．５で行うものとすると、結果はフェイルである。一方、ステップＳ６の判定はＹＥＳ、即ち書き込み電圧初期値が低かったことを意味するから、書き込み電圧初期値を上げて次の書き込みテストを行うことになる。
【００４４】
なお図３では、書き込み電圧初期値の最初のセット値を期待値にした場合を示しており、従って、書き込み電圧初期値の修正を＋ΔＶｐｇｍとする場合（ステップＳ７）と、−ΔＶｐｇｍとする場合（ステップＳ８）とがあるものとしている。しかし、最初に設定する書き込み電圧初期値を、期待値よりある程度低めに設定するものとすれば、書き込み電圧初期値の修正を＋ΔＶｐｇｍとする場合のみとすることもできる。
【００４５】
［第２の書き込みテスト法］
図７は、第２の書き込みテスト法として、期待値を書き込みテスト回によって変更することで、精度、時短を求める仕様とした場合の書き込みテストシーケンスを、図３と対応させて示している。
【００４６】
第１の書き込みテスト法と異なる点は、図３の判定ステップＳ５に対応する判定ステップＳ５’である。それ以外は、図３と変わらない。この判定ステップＳ５’では、例えば１回目の書き込みテスト（Ｎ＝１）で、ＡＢＳ（ΔＬ）の許容範囲をｍ＝０．５として判定し、２回目以降（Ｎ≧２）では、ｍ＝１．０として、パスし易い判定条件としている。
【００４７】
この様に書き込みテストの複数ルーチンの中で判定条件を適宜切り換えることにより、書き込み電圧初期値設定の精度を確保しながら、テスト時間を短縮することが可能になる。
【００４８】
［第３の書き込みテスト法］
図８は、第３の書き込みテストシーケンスを示している。この書き込みテストでは、累積ループ数カウントを行うことなく、双方向カウンタを利用して、先の書き込みテスト例と結果的に同様のテストを行う。
【００４９】
まず、選択ブロックの消去を行い（ステップＳ１１）、その後目標となるループ数になるような書き込み電圧初期値をセットする（ステップＳ１２）。ここまでは先の第１及び第２の書き込みテスト法の場合と変わらない。
【００５０】
次に、ループ数カウントを伴ってページ書き込みを行う（ステップＳ１３）。１ページの書き込みがパスしたら、そのときのループ数とその期待値との差分ΔＬ（＝［ループ数］−［期待値］）を求める（ステップＳ１４）。そして、ΔＬが０より大きいか否か（即ち正負）を判定する（ステップＳ１５）。
【００５１】
判定結果がＹＥＳの場合（書き込み電圧初期値を高くする方向に修正すべき場合）、双方向カウンタ（差分カウンタ）をカウントアップする（ステップＳ１６）。一方、ＮＯの場合（書き込み電圧初期値を引き下げる方向に修正すべは場合）は双方向カウンタをカウントダウンする（ステップＳ１７）。
【００５２】
なお、双方向カウンタの初期値は十分大きくしておく必要がある。例えば、１０ビットの双方向カウンタを用いた場合、最上位ビットを１、その他を０として初期値とする。
【００５３】
書き込みページ数が規定の最大値Ｐｍａｘに達したか否かを判定し（ステップＳ１８）、ＮＯであればページを切り換えて（ステップＳ１９）、同様の書き込みテストを繰り返す。
【００５４】
以上の書き込みを規定の最大ページ数まで繰り返すと、双方向カウンタには、上述の差分ΔＬの合計が求まる。その差分合計を測定ページ数で割ると、１ページ当たりの平均誤差が求まる（ステップＳ２０）。
【００５５】
例えば、第１の書き込みテスト法と同様に、求まる平均誤差の絶対値ＡＢＳ（ΔＬ）が所定値（例えば０．５）以下になっているか否かをテスト終了判定条件とする（ステップＳ２１）。ＹＥＳであれば、テスト終了であり、ＮＯであれば、書き込み電圧初期値を修正すると共に、ルーチン数をカウントアップし（ステップＳ２２）、ブロックを再消去して（ステップＳ２３）、次の書き込みテストを行う（ステップＳ１３）。
【００５６】
ステップＳ２２では、書き込み電圧の修正を、±ΔＶｐｇｍで示しているが、具体的には先の第１及び第２の書き込みテスト法におけると同様に、ΔＬの正負に応じて書き込み電圧の上方修正、下方修正を行えばよい。
【００５７】
図９は、この第３の書き込みテスト法に適用されるセルフテスト回路９の回路構成を示している。このセルフテスト回路９は、１ページ書き込みのループ数をカウントするループカウンタ３１と、各ページ書き込み毎にそのループ数カウント値と期待値との差分を求める比較器３２と、求められた差分をその極性に応じてカウントする双方向カウンタ３３と、選択された全ページの書き込みによる求められる差分合計をページ数で除して平均誤差を求める除算器３４と、得られた平均誤差に基づいて書き込みテスト終了判定を行う判定回路３５とを備えて構成される。
【００５８】
図１０は、このセルフテスト回路でのループカウンタ及び双方向カウンタの動作を図６と対応させて、全１６ページの場合について示している。双方向カウンタは、初期値を１０とし、１ページのループ数期待値を１０として、ＷＬ２−ＷＬ１４が全て期待値であった場合を仮定してカウント値を示している。この例では、全ページ書き込み後、双方向カウンタ３３による差分合計が３６であり、除算器３４により求められる平均誤差は、３６／１６＝２．２５となる。
【００５９】
この場合、図８の判定ステップＳ２１は、判定結果がＮＯであり、書き込み電圧初期値をステップアップして再度書き込みテストを行うことになる。
【００６０】
以上により、平均誤差が規定値以内になるまで書き込みテストを繰り返し、最適な書き込み電圧初期値を求める事ができる。なお第１乃至第３の書き込みテスト法のいずれでも、測定するページ数に制限はないが、例えばこれを２のべき乗にすると、図５或いは図９で用いられる除算器としてシフトレジスタを用いることができ、回路の簡素化になる。
【００６１】
また第１の書き込みテスト法と第３の書き込みテスト法とは、実際にはそれらの双方を含む形の混合型とすることができる。即ち第１の書き込みテスト法で用いる累積ループ数カウンタを、各ページ書き込みの期待値との差分を累積するものとして構成することができる。
【図面の簡単な説明】
【００６２】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】同フラッシュメモリの第１の書き込みテスト法による書き込みシーケンスを示す図である。
【図４】同フラッシュメモリのステップアップ書き込みの書き込み電圧波形を示す図である。
【図５】第１の書き込みテスト法によるセルフテスト回路の構成を示す図である。
【図６】同セルフテスト回路の動作を説明するための図である。
【図７】第２の書き込みテスト法による書き込みシーケンスを示す図である。
【図８】第３の書き込みテスト法による書き込みシーケンスを示す図である。
【図９】第３の書き込みテスト法によるセルフテスト回路の構成を示す図である。
【図１０】同セルフテスト回路の動作を説明するための図である。
【符号の説明】
【００６３】
１…メモリセルアレイ、１ａ…ＲＯＭフューズ領域、２…センスアンプ回路系データラッチ回路、３…ロウデコーダ、４…カラムデコーダ、５…Ｉ／Ｏバッフア、６…アドレスレジスタ、７…データ線、８…状態制御回路、９…セルフテスト回路、１０…パラメータレジスタ、１１…内部電圧発生回路、１２…パワーオン検出回路、２１…ループカウンタ、２２…累積ループループカウンタ、２３…除算器、２４…全加算器、２５…判定回路、３１…ループカウンタ、３２…比較器、３３…双方向カウンタ、３４…除算器、３５…判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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