(57)【要約】【課題】画質を向上させることが可能な画像表示装置およびその駆動方法を提供する。【解決手段】発光素子をそれぞれ有し、第１方向および前記第１方向とは異なる第２方向それぞれに沿って面状に配置される複数の画素回路と、前記画素回路に対して前記第１方向毎に共通に接続された電源線と、を備えた画像表示装置を駆動する画像表示装置の駆動方法であって、前記電源線の配線抵抗と、該電源線に共通に接続された前記第１方向に沿った複数の前記画素回路に供給される第１画像データとに基づいて、前記電源線に生じ得る電圧降下を導出する工程と、前記導出された前記電圧降下に基づいて前記第１画像データを補正することにより第２画像データを導出する工程と、前記第２画像データに基づいて前記発光素子を発光させる工程とを備える。【選択図】図１０
2008185809.tif 000002
【特許請求の範囲】
【請求項１】
発光素子をそれぞれ有し、第１方向および前記第１方向とは異なる第２方向それぞれに沿って面状に配置される複数の画素回路と、前記画素回路に対して前記第１方向毎に共通に接続された電源線と、を備えた画像表示装置を駆動する画像表示装置の駆動方法であって、
前記電源線の配線抵抗と、該電源線に共通に接続された前記第１方向に沿った複数の前記画素回路に供給される第１画像データとに基づいて、前記電源線に生じ得る電圧降下を導出する工程と、
前記導出された前記電圧降下に基づいて前記第１画像データを補正することにより第２画像データを導出する工程と、
前記第２画像データに基づいて前記発光素子を発光させる工程と
を備える画像表示装置の駆動方法。
【請求項２】
請求項１に記載の画像表示装置の駆動方法であって、
前記電圧降下の導出、前記第２画像データの導出、および前記発光素子の発光は、いずれも、単位フレーム期間毎に行われる
画像表示装置の駆動方法。
【請求項３】
発光素子をそれぞれ有し、第１方向および前記第１方向とは異なる第２方向それぞれに沿って面状に配置される複数の画素回路と、
前記画素回路に対して前記第１方向毎に共通に接続された電源線と、
前記電源線の配線抵抗と、該電源線に共通に接続された前記第１方向に沿った複数の前記画素回路に供給される第１画像データとに基づいて前記電源線に生じ得る電圧降下を導出する電圧降下導出手段と、
前記電圧降下導出手段よって導出された前記電圧降下に基づいて前記第１画像データを補正し、第２画像データを導出する第２画像データ導出手段と、
前記第２画像データ導出手段によって導出された前記第２画像データに基づいて前記発光素子を発光させる駆動手段と
を備える画像表示装置。
【請求項４】
請求項３に記載の画像表示装置において、
前記第１画像データと、前記発光素子に流れる電流との関係を定めるデータが記憶された記憶手段を有し、該記憶手段の前記データが前記電圧降下導出手段によって参照されることにより、前記電源線に生じ得る前記電圧降下が導出される画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を表示する技術に関する。
【背景技術】
【０００２】
アモルファスＳｉや多結晶Ｓｉ等で形成したＴＦＴ（薄膜トランジスタ）とＯＬＥＤ（有機発光ダイオード）等の電流制御型の発光素子とを各画素に持つアクティブマトリクス型の画像表示装置では、表示すべき画像データに応じて異なる電流値を各画素に設定することにより、画素毎に輝度を変えることを可能としている。
【０００３】
発光素子を駆動するためにＴＦＴのドレイン・ソース間に流れる電流Ｉｄｓは、ソースに対するゲート電圧ＶｇｓとＴＦＴ固有の閾値電圧Ｖｔｈとの差の２乗（Ｖｇｓ−Ｖｔｈ）2に比例する。また、ＯＬＥＤの輝度は、ＯＬＥＤを流れる電流すなわち電流Ｉｄｓの電流密度にほぼ比例する。
【０００４】
従来の画像表示装置は、例えば非特許文献１等に開示されている。
【０００５】
【非特許文献１】S.Ono et al., Proceedings of IDW '03,255 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の画像表示装置においては、発光素子をそれぞれ有する複数の画素回路が行列状に配置されるとともに電源線が画素回路に対して行毎に共通に接続されているが、電源線は配線抵抗を有するので、電圧降下が生じ得る。従って、例えば負の電源電位を供給するＩＣへ一の電源線を介して複数の画素回路を行毎に共通に接続する構成においては、ＩＣに遠い画素回路ほど、供給される電源電位が高くなる（負の電位の絶対値が小さくなる）。
【０００７】
供給される電源電位が高くなると、画素回路においてＴＦＴすなわちＮＭＯＳトランジスタへ与えられるソース電位が高くなるので、ソースに対するドレイン電圧が低くなり、ドレイン・ソース間に流れる電流Ｉｄｓが小さくなる。すなわち、同一の行において共通に接続された複数の画素回路において、供給される電源電位が画素回路毎に変化すると、電流Ｉｄｓの電流密度に比例するＯＬＥＤの輝度も変化するので、表示される画像において輝度ムラやクロストーク等の不具合が発生し画質が低下する場合がある。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、画質を向上させることが可能な画像表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、請求項１の発明は、発光素子をそれぞれ有し、第１方向および前記第１方向とは異なる第２方向それぞれに沿って面状に配置される複数の画素回路と、前記画素回路に対して前記第１方向毎に共通に接続された電源線と、を備えた画像表示装置を駆動する画像表示装置の駆動方法であって、前記電源線の配線抵抗と、該電源線に共通に接続された前記第１方向に沿った複数の前記画素回路に供給される第１画像データとに基づいて、前記電源線に生じ得る電圧降下を導出する工程と、前記導出された前記電圧降下に基づいて前記第１画像データを補正することにより第２画像データを導出する工程と、前記第２画像データに基づいて前記発光素子を発光させる工程とを備える。
【００１０】
また、請求項２の発明は、請求項１に記載の画像表示装置の駆動方法であって、前記電圧降下の導出、前記第２画像データの導出、および前記発光素子の発光は、いずれも、単位フレーム期間毎に行われる。
【００１１】
また、請求項３の発明は、発光素子をそれぞれ有し、第１方向および前記第１方向とは異なる第２方向それぞれに沿って面状に配置される複数の画素回路と、前記画素回路に対して前記第１方向毎に共通に接続された電源線と、前記電源線の配線抵抗と、該電源線に共通に接続された前記第１方向に沿った複数の前記画素回路に供給される第１画像データとに基づいて前記電源線に生じ得る電圧降下を導出する電圧降下導出手段と、前記電圧降下導出手段よって導出された前記電圧降下に基づいて前記第１画像データを補正し、第２画像データを導出する第２画像データ導出手段と、前記第２画像データ導出手段によって導出された前記第２画像データに基づいて前記発光素子を発光させる駆動手段とを備える画像表示装置である。
【００１２】
また、請求項４の発明は、請求項３に記載の画像表示装置において、前記第１画像データと、前記発光素子に流れる電流との関係を定めるデータが記憶された記憶手段を有し、該記憶手段の前記データが前記電圧降下導出手段によって参照されることにより、前記電源線に生じ得る前記電圧降下が導出される。
【発明の効果】
【００１３】
請求項１，３に記載の発明によれば、輝度ムラやクロストーク等の不具合を抑制することができる。従って、画質を向上させることができる。
【００１４】
また、請求項２に記載の発明によれば、画質をさらに向上させることができる。
【００１５】
また、請求項４に記載の発明によれば、電源線に生じ得る電圧降下量の導出を迅速かつ容易に行うことができる。
【発明を実施するための最良の形態】
【００１６】
＜基礎技術＞
図１は、画像表示装置に含まれる画素回路の構成を示す回路図である。この画素回路は、画像表示装置において複数の画素回路が行列状に配置されるものである。
【００１７】
図１において、有機発光ダイオードからなる発光素子としてのダイオードＯＬＥＤは、入力端子が接地され、出力端子が、駆動用のＮＭＯＳトランジスタＴｄを介して、電源線Ｌ１へ接続されている。
【００１８】
トランジスタＴｄにおいては、ゲート・ドレイン間に、ゲート電圧の閾値電圧検出用のＮＭＯＳトランジスタＴｔｈが接続されている。
【００１９】
また、ＮＭＯＳトランジスタＴｄにおいては、ゲートに、保持容量（保持キャパシタ）Ｃｓの一方電極が接続されている。保持キャパシタＣｓの他方電極は、ＮＭＯＳトランジスタＴｓを介して画像信号線Ｌ２へ接続されるとともに、ＮＭＯＳトランジスタＴｍを介して電源線Ｌ１へ接続されている。なお、保持キャパシタＣｓは、ＮＭＯＳトランジスタＴｔｈを介して電荷を溜められることにより、該電荷に応じた電位をＮＭＯＳトランジスタＴｄのゲート電位に反映させることができる。
【００２０】
ＮＭＯＳトランジスタＴｔｈ，Ｔｓ，Ｔｍのゲートへは、それぞれ、Ｔｔｈ制御線Ｌ３、走査線Ｌ４、およびマージ線Ｌ５が接続されている。なお、以下では、電源線Ｌ１、画像信号線Ｌ２、Ｔｔｈ制御線Ｌ３、走査線Ｌ４、およびマージ線Ｌ５を総称して単に線Ｌとも呼ぶ。
【００２１】
図２は、図１において、ＭＯＳトランジスタ寄生容量（寄生キャパシタ）およびＯＬＥＤ容量（ＯＬＥＤキャパシタ）を明示したものである。図２に示されるように、ダイオードＯＬＥＤでは、逆電圧印加時において、入力端子・出力端子間にＯＬＥＤキャパシタＣｏｌｅｄが生じる。トランジスタＴｄでは、ゲート・ドレイン間に寄生キャパシタＣｇｄＴｄが、ゲート・ソース間に寄生キャパシタＣｇｓＴｄが、それぞれ生じる。トランジスタＴｔｈにおいては、ゲート・ドレイン間に寄生キャパシタＣｇｄＴｔｈが、ゲート・ソース間に寄生キャパシタＣｇｓＴｔｈが、それぞれ生じる。
【００２２】
図３は、図１〜２の画素回路の動作を示すタイミングチャートである。図３においては、画像表示装置に含まれる複数の画素回路のうち、ｎ（自然数）行目のものと（ｎ＋１）行目のものとに各線Ｌ１〜Ｌ５から与えられる電位（すなわち隣接する２行の画素回路それぞれに与えられる電位）が示されている。図３に示されるように、一の画像データを表示するための単位フレーム期間は、準備のための期間Ｔ１と、ＮＭＯＳトランジスタＴｄの閾値電圧Ｖｔｈ検出のための期間Ｔ２と、書き込みのための期間Ｔ３と、発光のための期間Ｔ４とから構成されている。また、ｎ行目と（ｎ＋１）行目とでは、期間Ｔ３に相当する期間だけずれている。この単位フレーム期間を、画像データを変化させつつ（言い換えれば画像信号線Ｌ２の電位を変化させつつ）繰り返すことにより、動画像を表示することが可能となる。
【００２３】
以下では、図４〜７を参照して、図３の期間Ｔ１〜Ｔ４について説明する。なお、期間Ｔ１の開始時点では、前フレームの期間Ｔ４において保持キャパシタＣｓに電荷が溜められているものとする。
【００２４】
まず、図４を参照して、図３の期間Ｔ１においては、ＮＭＯＳトランジスタＴｓ，Ｔｔｈはゲート電位がＬレベル（ＶｇＬ）となるので遮断し、ＮＭＯＳトランジスタＴｍはゲート電位がＨレベル（ＶｇＨ）となるので導通する。このとき、ＮＭＯＳトランジスタＴｄは、保持キャパシタＣｓに溜められた電荷により、ソース電位に対するゲート電位（Ｖｇｓ）が閾値電圧（Ｖｔｈ）よりも高くなるので、導通する。従って、導通しているＮＭＯＳトランジスタＴｄを介して、電位Ｖｐの電源線Ｌ１（Ｖｐ＞０）からＯＬＥＤキャパシタＣｏｌｅｄへ電荷が溜められる。
【００２５】
次に、図５を参照して、図３の期間Ｔ２においては、ＮＭＯＳトランジスタＴｓはゲート電位がＬレベル（ＶｇＬ）となるので遮断し、ＮＭＯＳトランジスタＴｍ，Ｔｔｈはゲート電位がＨレベル（ＶｇＨ）となるので導通する。このとき、ＮＭＯＳトランジスタＴｄは、導通しているＮＭＯＳトランジスタＴｔｈを介してゲート・ドレイン間が接続される。従って、ＮＭＯＳトランジスタＴｄのゲート電位が閾値電圧Ｖｔｈに達するまで、保持キャパシタＣｓおよびＯＬＥＤキャパシタＣｏｌｅｄに溜められた電荷が電位０Ｖの電源線へ抜けることとなる。そして、ＮＭＯＳトランジスタＴｄのゲート電位が閾値電圧Ｖｔｈに達すると、ＮＭＯＳトランジスタＴｄは遮断する。
【００２６】
次に、図６を参照して、図３の期間Ｔ３においては、ＮＭＯＳトランジスタＴｓ，Ｔｔｈはゲート電位がＨレベル（ＶｇＨ）となるので導通し、ＮＭＯＳトランジスタＴｍはゲート電位がＬレベル（ＶｇＬ）となるので遮断する。従って、保持キャパシタＣｓの他方電極は、導通しているＮＭＯＳトランジスタＴｓを介して電位（−Ｖｄａｔａ）の画像信号線Ｌ２へ接続されるので、ＯＬＥＤキャパシタＣｏｌｅｄに溜められた電荷が保持キャパシタＣｓへ移動する。なお、このとき、ＮＭＯＳトランジスタＴｄは遮断している。
【００２７】
次に、図７を参照して、図３の期間Ｔ４においては、ＮＭＯＳトランジスタＴｓ，Ｔｔｈはゲート電位がＬレベル（ＶｇＬ）となるので遮断し、ＮＭＯＳトランジスタＴｍはゲート電位がＨレベル（ＶｇＨ）となるので導通する。このとき、ＮＭＯＳトランジスタＴｄは、保持キャパシタＣｓに溜められた電荷によりソース電位に対するゲート電位Ｖgsが閾値電圧Ｖthよりも高くなるので、導通する。従って、導通しているＮＭＯＳトランジスタＴｄを介して、接地線から負電位（−ＶDD、ただし、ＶDD＞０Ｖ）の電源線Ｌ１へ電流が流れ、ダイオードＯＬＥＤが発光する。
【００２８】
期間Ｔ４においては、ＮＭＯＳトランジスタＴｄのソースに対するゲート電位Ｖｇｓ（以下、単にＶｇｓという）は、定数ａ，ｄを用いて、Ｖｇｓ＝Ｖｔｈ＋ａ×Ｖｄａｔａ＋ｄとなる。また、ＮＭＯＳトランジスタＴｄのソース・ドレイン間を流れる電流Ｉｄｓは、定数βを用いて、Ｉｄｓ＝（β／２）（Ｖｇｓ−Ｖｔｈ）2＝（β／２）（ａ×Ｖｄａｔａ＋ｄ）2となる。上述したように、期間Ｔ４におけるダイオードＯＬＥＤの輝度は電流Ｉｄｓの電流密度に比例するので、画素回路それぞれに対して、画像信号線Ｌ２を所望の電位すなわち所望のＶｄａｔａで制御することにより、所望の輝度を与えることが可能である。
【００２９】
図８，９は、画像表示装置における複数の画素回路の配置を示す模式図である。
【００３０】
図８において、画像表示装置２００は、図示は省略しているが、画像表示領域２１０内に、行（図の横方向）列（図の縦方向）状に配置された複数の画素回路を備えている。また、画像表示装置２００において、画素回路を駆動するためのＩＣ２２０は、右端に設けられ、横方向に延在する各線Ｌ１〜Ｌ５（図８では５本）を介して各画素回路に接続されている。
【００３１】
図９は、図８の画像表示装置２００を構成する複数の画素回路の一部（２行×３列）の接続形態を示している。なお、図９では、画素回路として、期間Ｔ４において発光制御に直接に関与する素子のみが選択的に示されている。
【００３２】
図９において、電源線Ｌ１は、横方向に延在するように行毎に設けられ（図９では２つ）、−１５Ｖの電源電位を供給する右側の入力端のＩＣ２２０に複数（図９では３つ）の画素回路を接続している。上述したように、電源線Ｌ１は、配線抵抗を有する（図９では抵抗素子として模式的に示されている）ので、電流Ｉｄｓが流れることにより、電圧降下を生じる。従って、同一の行に共通に配置された複数の画素回路においては、ＩＣ２２０から遠くなるほど、電源線Ｌ１を流れる電流により、画素回路のダイオードOLEDとNMOSトランジスタTｄとからなる直列回路の両端にかかる電圧が小さくなる。図９においては、第１行の３つの画素回路の両端に印加される電圧は、ＩＣ２２０側から離間する方向に向かって、１４．９Ｖ、１４．８Ｖ、１４．７ＶとＩＣ２２０から離間するにつれて順次低くなっている。また、第２行の３つの画素回路の両端に印加される電圧は、ＩＣ２２０側から離間する方向に向かって、１４．７Ｖ、１４．５Ｖ、１４．４Ｖと順次低くなっている。
【００３３】
また、各画素回路の輝度は、画像表示装置２００に表示すべき画像データに応じて異なるので、ＮＭＯＳトランジスタＴｄのソース・ドレイン間を流れる電流Ｉｄｓも画素回路毎に異なる。従って、電源線Ｌ１において生じる電圧降下量は、電源線Ｌ１の配線抵抗のみならず表示すべき画像データにも応じて、画素回路毎に異なってくる。図９においては、第１行の３つの画素回路を流れる電流Ｉｄｓは、第１列から第３列へ向かって、０．２μＡ、０．１μＡ、０．１μＡとなっており、第２行の３つの画素回路を流れる電流Ｉｄｓは、第１列から第３列へ向かって、０．２μＡ、０．３μＡ、０．３μＡとなっている。
【００３４】
複数の画素回路においては、電源線Ｌ１から供給される電位が異なると、保持キャパシタＣｓにより与えられるＮＭＯＳトランジスタＴｄのゲート電位が同一であっても、ソースに対するドレイン電圧Ｖｄｓが異なってくるので、ソース・ドレイン間を流れる電流Ｉｄｓも異なってくる。従って、図８の画像表示装置２００においては、右側が明るく左側が暗くなるので、輝度ムラが視認されることとなる。
【００３５】
また、複数の画素回路においては、電源線Ｌ１から供給される電位が異なると、ＮＭＯＳトランジスタＴｄのゲート電位が寄生キャパシタＣｇｄＴｄの影響により異なってくる。従って、図の横方向のクロストーク（白画像の横方向に暗い帯が見える）が視認されることとなる。
【００３６】
＜第１実施形態＞
図１０は、本発明の第１実施形態に係る画像表示装置２００ａにおける階調処理を示す機能ブロック図である。画像表示装置２００ａには、図示は省略しているが、ダイオードＯＬＥＤをそれぞれ有する複数の画素回路（図１）が行列状に配置されるとともに電源線Ｌ１が前記画素回路に対して行毎に共通に接続されている。また、画像表示装置２００ａは、上述したような配線抵抗と画像データとに応じた電圧降下を補正するように階調処理を行うことにより、電圧降下に伴う輝度ムラやクロストーク等の不具合を抑制可能とするものである。すなわち、配線抵抗および画像データは、書き込み前に知ることができるので、電圧降下量を予測し、電圧降下が生じない場合と同じ電流Ｉｄｓが各画素回路のＮＭＯＳトランジスタＴｄを流れるように電位（−Ｖｄａｔａ）等を制御することにより、電圧降下が生じない場合と同じ輝度まで書き込み階調を上げることが可能となる。
【００３７】
図１０において、画像表示装置２００ａ外部から入力される補正前の画像データ（第１画像データ）からなる入力信号２３０は、ラインバッファ２４０に蓄積された後に、γ変換を施されることにより、赤階調データ２５０Ｒ、緑階調データ２５０Ｇ、および青階調データ２５０Ｂが生成される。なお、γ変換においては、画像表示装置２００ａの階調は、いずれも、画像信号線Ｌ２の電位に比例していることが望ましい。
【００３８】
電源線電圧計算部２７０は、電圧降下導出手段に対応する構成であり、γ変換により生成され、メモリ等の記憶手段に格納された赤階調データ２５０Ｒ、緑階調データ２５０Ｇ、および青階調データ２５０Ｂから、各色における階調と電流値とをそれぞれ対応づける赤電流テーブル２６０Ｒ、緑電流テーブル２６０Ｇ、および青電流テーブル２６０Ｂを参照することにより、各画素回路のＮＭＯＳトランジスタＴｄに流れる電流Ｉｄｓを求める。そして、この電流Ｉｄｓと電源線Ｌ１の配線抵抗値とから、各画素回路において予測される電圧降下量を計算する。基本的には、電源線Ｌ１に共通に接続された画素回路に供給される補正前の画像データに基づいて、電源線Ｌ１の配線抵抗値が算出される。
【００３９】
階調補正計算部２８０は、第２画像データ導出手段に対応する構成であり、計算された電圧降下量から、各色における階調に対して施すべき補正量を計算する。そして、この補正量を、赤階調データ２５０Ｒ、緑階調データ２５０Ｇ、および青階調データ２５０Ｂへ加えることにより、それぞれ、赤階調データ２５１Ｒ、緑階調データ２５１Ｇ、および青階調データ２５１Ｂを生成させる。これにより、第１画像データからなる入力信号２３０に対して、第１画像データと配線抵抗とに応じて電源線Ｌ１に生じ得る電圧降下に基づき補正を施し、第２画像データを生成することが可能となる。
【００４０】
画像信号線制御ＩＣ２９０は、駆動手段に対応する構成であり、階調補正計算部２８０から入力された第２画像データに基づき画像信号線Ｌ２を制御することにより、図７で上述したようにダイオードＯＬＥＤを発光させる。
【００４１】
電源線電圧計算部２７０における電圧降下量の計算としては、本来は、画像表示装置２００全体について画素回路毎に行うことが理想的ではあるが、計算量が厖大となるのを避けるために、適宜計算を簡略化する。すなわち、図８に示されるように、電源線Ｌ１が横方向に延在しており且つダイオードＯＬＥＤの入力端子を接地するグラウンド線の配線抵抗が無視できる場合には、図１１に示されるように、縦方向についての電圧降下を考慮する必要はないので、横方向についての電圧降下量のみをラインバッファ２４０を用いて１行ずつ計算していけばよい。図１１においては、図示の都合上、連続的に降下する電源電位のうち代表値のみが示されている。なお、横方向のみならず縦方向についての電圧降下も考慮する必要がある構成においては、ラインバッファ２４０に代えてフレームバッファを用いて計算を行う必要がある。
【００４２】
図１２は、図１１のように各列において同一の電圧降下量が計算される場合に、各列において施される補正量すなわち階調の上げ幅Δを示す模式図である。なお、図１２においては、図１１と同様に、代表値のみが示されている。
【００４３】
図１１，１２に示されるように、本実施形態に係る画像表示装置２００ａにおいては、ＩＣ２２０から遠くなるにつれて、電源線Ｌ１の電位が高くなるので、電流Ｉｄｓが小さくなるのを避けるために、ＮＭＯＳトランジスタＴｄのＶｇｓを上げることにより補正を行っている。具体的には、上述したように、電圧降下が生じない場合と同じ電流Ｉｄｓが各画素回路のＮＭＯＳトランジスタＴｄを流れるように電位（−Ｖｄａｔａ）等を制御することにより、電圧降下が生じない場合と同じ輝度まで書き込み階調を上げている。
【００４４】
例えば、ディスプレイ階調が１０ビットであり、且つディスプレイ階調が画像信号線Ｌ２出力と線形の関係にあり、且つ画像信号線Ｌ２の振り幅が１０Ｖであり、且つ画素回路の書き込み効率（画像信号線Ｌ１の振り幅に対する、ＮＭＯＳトランジスタＴｄのＶｇｓの振り幅の比）が０．５であれば、ＮＭＯＳトランジスタＴｄのＶｇｓをｘ［Ｖ］上げるには、階調の上げ幅Δｘを（ｘ／０．５）×（１０２４／１０）とすれば良い。すなわち、図１０の階調補正計算部２８０において、上げ幅Δｘだけ階調を上げるように補正量を計算すればよい。
【００４５】
このように、本実施形態に係る画像表示装置２００ａおよびその駆動方法は、電源線Ｌ１に生じ得る電圧降下を算出しこれに基づいて画像データへ補正を施すので、輝度ムラやクロストーク等の不具合を抑制することができる。従って、画質を向上させることができる。
【００４６】
なお、上記の電圧降下導出工程、第２画像データ導出工程、および発光工程は、いずれも単位フレーム期間毎に行うことにより、画質をさらに向上させることが可能となる。
【００４７】
また、上述においては、図８等を用いて、複数の画素回路に対して電源線Ｌ１が行毎に（横方向に）共通に接続されている構成について説明したが、行毎に限らず、あるいは、列毎に（縦方向に）共通に接続されている構成であってもよい。
【００４８】
また、複数個の画素回路は必ずしも行列状に配置される必要はなく、複数個の画素回路が第１方向および前記第１方向とは異なる第２方向それぞれに沿って面状に配置されており電源線Ｌ１が前記第１方向毎に共通に接続されている構成であればよい。
【００４９】
また、上述の実施形態においては、トランジスタについてＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いても構わない。
【図面の簡単な説明】
【００５０】
【図１】画像表示装置に含まれる画素回路の構成を示す回路図である。
【図２】画像表示装置に含まれる画素回路の構成をＭＯＳトランジスタ寄生容量およびＯＬＥＤ容量を明示しつつ示す回路図である。
【図３】画素回路の動作を示すタイミングチャートである。
【図４】画素回路の動作を示す回路図である。
【図５】画素回路の動作を示す回路図である。
【図６】画素回路の動作を示す回路図である。
【図７】画素回路の動作を示す回路図である。
【図８】画像表示装置における複数の画素回路の配置を示す模式図である。
【図９】画像表示装置における複数の画素回路の配置を示す模式図である。
【図１０】本発明の第１実施形態に係る画像表示装置における階調処理を示す機能ブロック図である。
【図１１】本発明の第１実施形態に係る画像表示装置における階調処理を示す模式図である。
【図１２】本発明の第１実施形態に係る画像表示装置における階調処理を示す模式図である。
【符号の説明】
【００５１】
２００，２００ａ  画像表示装置
２１０  画像表示領域
２２０  ＩＣ
２３０  入力信号
２４０  ラインバッファ
２５０Ｒ，２５１Ｒ  赤階調データ
２５０Ｇ，２５１Ｇ  緑階調データ
２５０Ｂ，２５１Ｂ  青階調データ
２６０Ｒ  赤電流テーブル
２６０Ｇ  緑電流テーブル
２６０Ｂ  青電流テーブル
２７０  電源線電圧計算部
２８０  階調補正計算部
２９０  画像信号線制御ＩＣ
ＣｇｄＴｄ，ＣｇｄＴｔｈ，ＣｇｓＴｄ，ＣｇｓＴｔｈ  寄生キャパシタ
Ｃｏｌｅｄ  ＯＬＥＤキャパシタ
Ｃｓ  保持キャパシタ
Ｌ１  電源線
Ｌ２  画像信号線
Ｌ３  Ｔｔｈ制御線
Ｌ４  走査線
Ｌ５  マージ線
Ｔ１〜Ｔ４  期間
Ｔｄ，Ｔｍ，Ｔｓ，Ｔｔｈ  ＮＭＯＳトランジスタ
【図１】
2008185809.tif 000003
【図２】
2008185809.tif 000004
【図３】
2008185809.tif 000005
【図４】
2008185809.tif 000006
【図５】
2008185809.tif 000007
【図６】
2008185809.tif 000008
【図７】
2008185809.tif 000009
【図８】
2008185809.tif 000010
【図９】
2008185809.tif 000011
【図１０】
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【図１１】
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【図１２】
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