(57)【要約】【課題】相別或いはＰＷＭ周期ごとにデッドタイムを変更・補正する。【解決手段】ＰＷＭ生成回路１には、ＰＷＭデューティ設定部２、パルス幅変調回路３、デッドタイム付加回路４、出力論理選択回路５、ＰＷＭ周期設定レジスタＭＤＰＲＤ、Ｕ相ＰＷＭデューティレジスタＣＭＰＵ、 Ｖ相ＰＷＭデューティレジスタＣＭＰＶ、及びＷ相ＰＷＭデューティレジスタＣＭＰＷが設けられている。パルス幅変調回路３は、相別にデューティレジスタから出力される情報を入力して、相別にＰＷＭ信号ｐｗｍ、０％判定信号、及び１００％判定信号をデッドタイム付加回路４に出力する。デッドタイム付加回路４で、相別にデューティ出力値に応じたデッドタイムの付加と０％出力及び１００％出力時ではデッドタイム補正が行われる。【選択図】図１
2008206350.tif 000002
【特許請求の範囲】
【請求項１】
単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティが０％と１００％の判定を行う０％・１００％判定部を有するパルス幅変調回路と、
前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティ１００％出力のときに前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウント手段と、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウント手段と、前記ＰＷＭ信号と前記第２のカウント手段から出力される前記ＰＷＭ信号のオン禁止信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１のカウント手段から出力される前記逆相ＰＷＭ信号のオン禁止信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部と、
を具備することを特徴とするインバータ制御用半導体装置。
【請求項２】
単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティ設定が０％と１００％の判定を行う０％・１００％判定部を有するパルス幅変調回路と、
デッドタイム情報を保持し、デッドタイムを設定するデッドタイム設定信号を出力するデッドタイム設定手段と、前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティ１００％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記デッドタイム設定信号にもとづいて、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウンタと、前記デッドタイム設定信号にもとづいて、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウンタと、前記ＰＷＭ信号と前記第２のカウンタから出力される前記ＰＷＭ信号のオン禁止信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１のカウンタから出力される前記逆相ＰＷＭ信号のオン禁止信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部と、
を具備することを特徴とするインバータ制御用半導体装置。
【請求項３】
デッドタイム情報を保持し、デッドタイムを設定するデッドタイム設定信号を出力するデッドタイム設定手段と、
単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティ設定が０％と１００％の判定を行う０％・１００％判定部を有するパルス幅変調回路と、
デッドタイム補正情報を保持し、デッドタイム補正を設定するデッドタイム補正設定信号を出力するデッドタイム補正設定手段と、前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティ１００％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記デッドタイム設定信号にもとづいて、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウンタと、前記デッドタイム設定信号にもとづいて、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウンタと、前記デッドタイム補正設定信号にもとづいて、前記第１のカウンタから出力される前記逆相ＰＷＭ信号のオン禁止信号を補正する第１の補正手段と、前記デッドタイム補正設定信号にもとづいて、前記第２のカウンタから出力される前記ＰＷＭ信号のオン禁止信号を補正する第２の補正手段と、前記第２のカウンタから出力される前記ＰＷＭ信号のオン禁止信号と前記第２の補正手段から出力される信号の合成を行う第１の合成手段と、前記第１のカウンタから出力される前記逆相ＰＷＭ信号のオン禁止信号と前記第１の補正手段から出力される信号の合成を行う第２の合成手段と、前記ＰＷＭ信号と前記第２の合成手段から出力される信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１の合成手段から出力される信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部と、
を具備することを特徴とするインバータ制御用半導体装置。
【請求項４】
正弦波振幅と正弦波データから波形データを生成する波形データ部と、搬送波前記波形データから搬送波周期データを演算処理し飽和判定及びデッドタイム補正値を算出する飽和処理部と、前記波形データと前記搬送波周期データから単相或いは複相のデューティを生成する相変調部と、前記相変調部から出力されるデューティ情報と前記飽和処理部から出力される０／１００％フラグ及びデッドタイム補正情報を入力し、通常動作時に前記デューティ情報を出力し、前記波形データと前記搬送波周期データの差分が正値の場合に前記０／１００％フラグ及びデッドタイム補正情報を出力する出力選択部とを有するＰＷＭデューティ設定手段と、
を具備することを特徴とする請求項１乃至３のいずれか１項に記載のインバータ制御用半導体装置。
【請求項５】
パルス幅変調回路、デッドタイム付加回路、及び出力論理選択回路が設けられ、ノーオーバーラップ相補ＰＷＭ信号を発生するインバータ制御用半導体装置を用いたデッドタイム生成方法であって、
デューティが増加し、デューティ１００％出力に達する前では、ＰＷＭ信号及び逆相ＰＷＭ信号のエッジが前記デッドタイム付加回路に設けられたデッドタイム部で検出され、デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記デッドタイム部から出力される相補上相ＰＷＭ信号にデーティ出力値に応じたデッドタイムが付加され、前記デッドタイム部から出力される相補下相ＰＷＭ信号がＬｏｗ”レベルに維持されるステップと、
デューティ１００％出力の場合、前記パルス幅変調回路から出力されるＰＷＭピーク信号からダミーエッジ信号が前記デッドタイム部で生成され、前記デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記相補上相ＰＷＭ信号に所定のデッドタイム補正が行われ、前記相補下相ＰＷＭ信号が“Ｌｏｗ”レベルに維持されるステップと、
デューティが減少し、デューティ０％出力に達する前では、ＰＷＭ信号及び逆相ＰＷＭ信号のエッジが前記デッドタイム部で検出され、前記デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記相補下相ＰＷＭ信号にデーティ出力値に応じたデッドタイムが付加され、前記相補上相ＰＷＭ信号が“Ｌｏｗ”レベルに維持されるステップと、
デューティ０％出力の場合、前記パルス幅変調回路から出力されるＰＷＭボトム信号からダミーエッジ信号が前記デッドタイム部で生成され、前記デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記相補下相ＰＷＭ信号に所定のデッドタイム補正が行われ、前記相補上相ＰＷＭ信号が“Ｌｏｗ”レベルに維持されるステップと、
を具備することを特徴とするインバータ制御用半導体装置を用いたデッドタイム生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ制御用などに用いられる相補ＰＷＭ信号を生成する半導体装置に関する。
【背景技術】
【０００２】
３相モータやインバータ回路などを制御するシステムとしてＰＷＭ（Pulse  Width  Modulation）インバータシステムが多用されている。３相モータ用のＰＷＭインバータでは、マイコン制御のＰＷＭ生成回路から出力されるＵ相ＰＷＭ信号、／Ｕ相ＰＷＭ信号（Ｕ相ＰＷＭ信号に対して相補的で、相補的とはいずれか一方がＯＮのとき、もう一方がＯＦＦ）、Ｖ相ＰＷＭ信号、／Ｖ相ＰＷＭ信号（Ｖ相ＰＷＭ信号に対して相補的）、Ｗ相ＰＷＭ信号、／Ｗ相ＰＷＭ信号（Ｗ相ＰＷＭ信号に対して相補的）がパワーＭＯＳトランジスタなどからなる６つのパワーデバイスにそれぞれ供給され、パワーデバイスが“ＯＮ”、“ＯＦＦ”動作する。そして、上アームのパワーデバイスと下アームのパワーデバイスが同時に“ＯＮ”して、貫通電流が発生しないようにデッドタイムが設けられている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＰＷＭインバータでは、デッドタイムの上アーム、下アームを個別に設定させることができず、しかも搬送波１周期内のＰＷＭ信号の出力幅であるデューティを０％出力から１００％出力の全領域で連続的に制御することができないという問題点がある。
【特許文献１】特開２００５−１１７８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、相別或いはＰＷＭ周期ごとにデッドタイムを変更・補正できるインバータ制御用半導体装置及びそれを用いたデッドタイム生成方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様のインバータ制御用半導体装置は、単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティが０％と１００％の判定を行う０％・１００％判定部を有するパルス幅変調回路と、前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティ１００％出力のときに前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウント手段と、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウント手段と、前記ＰＷＭ信号と前記第２のカウント手段から出力される前記ＰＷＭ信号のオン禁止信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１のカウント手段から出力される前記逆相ＰＷＭ信号のオン禁止信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部とを具備することを特徴とする。
【０００６】
更に、本発明の一態様のインバータ制御用半導体装置を用いたデッドタイム生成方法は、パルス幅変調回路、デッドタイム付加回路、及び出力論理選択回路が設けられ、ノーオーバーラップ相補ＰＷＭ信号を発生するインバータ制御用半導体装置を用いたデッドタイム生成方法であって、デューティが増加し、デューティ１００％出力に達する前では、ＰＷＭ信号及び逆相ＰＷＭ信号のエッジが前記デッドタイム付加回路に設けられたデッドタイム部で検出され、デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記デッドタイム部から出力される相補上相ＰＷＭ信号にデーティ出力値に応じたデッドタイムが付加され、前記デッドタイム部から出力される相補下相ＰＷＭ信号がＬｏｗ”レベルに維持されるステップと、デューティ１００％出力の場合、前記パルス幅変調回路から出力されるＰＷＭピーク信号からダミーエッジ信号が前記デッドタイム部で生成され、前記デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記相補上相ＰＷＭ信号に所定のデッドタイム補正が行われ、前記相補下相ＰＷＭ信号が“Ｌｏｗ”レベルに維持されるステップと、デューティが減少し、デューティ０％出力に達する前では、ＰＷＭ信号及び逆相ＰＷＭ信号のエッジが前記デッドタイム部で検出され、前記デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記相補下相ＰＷＭ信号にデーティ出力値に応じたデッドタイムが付加され、前記相補上相ＰＷＭ信号が“Ｌｏｗ”レベルに維持されるステップと、デューティ０％出力の場合、前記パルス幅変調回路から出力されるＰＷＭボトム信号からダミーエッジ信号が前記デッドタイム部で生成され、前記デッドタイムレジスタから出力されるデッドタイム設定信号にもとづいて前記相補下相ＰＷＭ信号に所定のデッドタイム補正が行われ、前記相補上相ＰＷＭ信号が“Ｌｏｗ”レベルに維持されるステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、相別或いはＰＷＭ周期ごとにデッドタイムを変更・補正できるインバータ制御用半導体装置及びそれを用いたデッドタイム生成方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るインバータ制御用半導体装置について、図面を参照して説明する。図１はインバータ制御用半導体装置としてのＰＷＭ生成回路を示すブロック図、図２はＰＷＭデューティ設定部に設けられた演算回路部の動作を示す図、図３はパルス幅変調回路を示すブロック図、図４はデッドタイム付加回路及び出力論理選択回路を示すブロック図、図５はデッドタイム生成回路を示すブロック図である。本実施例では、Ｕ相、Ｖ相、及びＷ相のデッドタイム部にデッドタイムレジスタをそれぞれ設けている。
【００１０】
図１に示すように、ノーオーバーラップ相補型であるＰＷＭ生成回路１には、ＰＷＭデューティ設定部２、パルス幅変調回路３、デッドタイム付加回路４、出力論理選択回路５、ＰＷＭ周期設定レジスタＭＤＰＲＤ、Ｕ相ＰＷＭデューティレジスタＣＭＰＵ、Ｖ相ＰＷＭデューティレジスタＣＭＰＶ、及びＷ相ＰＷＭデューティレジスタＣＭＰＷが設けられている。
【００１１】
ＰＷＭ生成回路１は、例えば、図示しないＣＰＵ（Central  Processing  Unit）などにより統括制御され、出力されるU相、／U相（U相に対して逆相）、V相、／V相、W相、及び／W相の信号は、それぞれ図示しないインバータ部に設けられているパワーデバイス（例えば、パワーＭＯＳトランジスタ）に供給され、パワーデバイスが“ＯＮ”、“ＯＦＦ”動作をする。
【００１２】
ＰＷＭデューティ設定部２には、演算回路部１１が設けられている。演算回路部１１には、図２に示すように、波形データ部１２、飽和処理部１３、３相変調部１４、及びセレクタ１５が設けられている。波形データ部１２は、例えば、図示しないメモリに記憶されている正弦波振幅と正弦波データを入力して乗算処理を行い、波形データを生成する。飽和処理部１３は、例えば、図示しないメモリに記憶されている搬送波周期情報としての周期データと波形データ部１２から出力される波形データを入力して、波形データから周期データを減算処理する。
【００１３】
３相変調部１４は、波形データ部１２から出力される波形データと搬送波周期情報としての周期データを入力して、U相、V相及びW相のデューティ情報を生成する。セレクタ１５は、３相変調部１４から出力されるデューティ情報と飽和処理部１３から出力される０／１００％フラグ及びデッドタイム補正情報を入力し、通常動作時はデューティ情報を、それぞれ、U相としての出力信号Ｏｕｔ１、Ｖ相としての出力信号Ｏｕｔ２、及びＷ相としての出力信号Ｏｕｔ３として出力する。一方、波形データと周期データの差分が正値の場合、０／１００％フラグ及びデッドタイム補正としての差分値を、それぞれ、U相としての出力信号Ｏｕｔ１、Ｖ相としての出力信号Ｏｕｔ２、及びＷ相としての出力信号Ｏｕｔ３として出力する。ここでは、デューティ情報と０／１００％フラグ及びデッドタイム補正情報をデューティレジスタに出力しているが、デッドタイム補正レジスタを設けて、デッドタイム補正情報をこのデッドタイム補正レジスタに出力してもよい。
【００１４】
ＰＷＭ周期設定レジスタＭＤＰＲＤは、ＰＷＭ周期設定情報（例えば、搬送波周期／２の値を設定する情報）としての出力信号Ｄ１を出力する。Ｕ相ＰＷＭデューティレジスタＣＭＰＵは、演算回路部１１から出力される出力信号Ｏｕｔ１を入力し、Ｕ相ＰＷＭ信号情報としての出力信号Ｄ２を出力する。 Ｖ相ＰＷＭデューティレジスタＣＭＰＶは、演算回路部１１から出力される出力信号Ｏｕｔ２を入力し、Ｖ相ＰＷＭ信号情報としての出力信号Ｄ３を出力する。Ｗ相ＰＷＭデューティレジスタＣＭＰＷは、演算回路部１１から出力される出力信号Ｏｕｔ３を入力し、Ｗ相ＰＷＭ信号情報としての出力信号Ｄ４を出力する。
【００１５】
パルス幅変調回路３は、出力信号Ｄ１乃至Ｄ４を入力し、共通のＰＷＭピーク信号ＰＷＭＰ、共通のＰＷＭボトム信号ＰＷＭＢ、Ｕ相ＰＷＭ信号ｐｗｍｕ、Ｕ相０％判定信号／１００％判定信号、Ｖ相ＰＷＭ信号ｐｗｍｖ、Ｖ相０％判定信号／１００％判定信号、Ｗ相ＰＷＭ信号ｐｗｍｗ、Ｗ相０％判定信号／１００％判定信号、及びＰＷＭ同期信号ＰＷＭｓｙｎｃを出力する。ここで、ＰＷＭピーク信号ＰＷＭＰとは、搬送波のアップタイミングでのピーク信号であり、ＰＷＭボトム信号ＰＷＭＢとは搬送波のダウンタイミングでのボトム信号である。
【００１６】
デッドタイム付加回路４は、パルス幅変調回路３と出力論理選択回路５の間に設けられ、共通のＰＷＭピーク信号ＰＷＭＰ、共通のＰＷＭボトム信号ＰＷＭＢ、 Ｕ相ＰＷＭ信号ｐｗｍｕ、Ｕ相０％判定信号／１００％判定信号、Ｖ相ＰＷＭ信号ｐｗｍｕ、Ｖ相０％判定信号／１００％判定信号、Ｗ相ＰＷＭ信号ｐｗｍｕ、Ｗ相０％判定信号／１００％判定信号、及びＰＷＭ同期信号ＰＷＭｓｙｎｃを入力し、Ｕ相ＰＷＭ信号ＰＷＭＵ、逆相Ｕ相ＰＷＭ信号／ＰＷＭＵ、Ｖ相ＰＷＭ信号ＰＷＭＶ、逆相Ｖ相ＰＷＭ信号／ＰＷＭＶ信号、Ｗ相ＰＷＭ信号ＰＷＭＷ、及び逆相Ｗ相ＰＷＭ信号／ＰＷＭＷを出力する。
【００１７】
出力論理選択部５は、Ｕ相ＰＷＭ信号ＰＷＭＵ、逆相Ｕ相ＰＷＭ信号／ＰＷＭＵ、Ｖ相ＰＷＭ信号ＰＷＭＶ、逆相Ｖ相ＰＷＭ信号／ＰＷＭＶ、Ｗ相ＰＷＭ信号ＰＷＭＷ、及び逆相Ｗ相ＰＷＭ信号／ＰＷＭＷを入力し、図示しないインバータ部のＵ相の上アームのパワーデバイス（例えば、パワーＭＯＳトランジスタ）のゲート、Ｕ相の下アームのパワーデバイスのゲート、Ｖ相の上アームのパワーデバイスのゲート、Ｖ相の下アームのパワーデバイスのゲート、Ｗ相の上アームのパワーデバイスのゲート、及びＷ相の下アームのパワーデバイスのゲートに、それぞれ“ＯＮ”、“ＯＦＦ”制御する制御信号を出力する。
【００１８】
図３に示すように、パルス幅変調回路３には、ＰＷＭ制御部２１、コンパレータ２２乃至２５、０％判定・１００％判定部２６乃至２８、バッファＢＵＦ１乃至３、ＰＷＭカウンタＭＤＣＮＴ、セレクタ／ラッチＳＬ１、及びセレクタ／ラッチＳＬ２が設けられている。
【００１９】
ＰＷＭ制御部２１は、ＰＷＭ信号を更新するためのＰＷＭ同期信号ＰＷＭｓｙｎｃ、及びＰＷＭ信号のＵｐ或いはＤｏｗｎを判別するＵｐ／Ｄｏｗｎ信号を出力し、コンパレータ２２から出力される信号を入力する。セレクタ／ラッチＳＬ１は、ＰＷＭ同期信号ＰＷＭｓｙｎｃ、Ｕｐ／Ｄｏｗｎ信号、及びＰＷＭ周期設定レジスタＭＤＰＲＤから出力される出力信号Ｄ１を入力し、搬送波周期のスタート情報をＰＷＭカウンタＭＤＣＮＴに出力する。
【００２０】
ＰＷＭカウンタＭＤＣＮＴは、ＰＷＭ制御部２１から出力されるＵｐ／Ｄｏｗｎ信号とセレクタ／ラッチＳＬ１から出力される搬送波周期のスタート情報を入力し、Ｕｐ／Ｄｏｗｎカウンタとして動作する。具体的には、搬送波周期毎にＵｐカウント及びＤｏｗｎカウントを繰り返し行い、その情報をＵ相対応としてのコンパレータ２３、Ｖ相対応としてのコンパレータ２４、及びＷ相対応としてのコンパレータ２５にそれぞれ出力する。セレクタ／ラッチＳＬ２は、ＰＷＭ同期信号ＰＷＭｓｙｎｃ、Ｕｐ／Ｄｏｗｎ信号、及びＰＷＭ周期設定レジスタＭＤＰＲＤから出力される出力信号Ｄ１を入力し、更新された搬送波信号をコンパレータ２２に出力する。
【００２１】
バッファＢＵＦ１は、Ｕ相ＰＷＭデューティレジスタＣＭＰＵから出力される出力信号Ｄ２を入力し、ＰＷＭ同期信号ＰＷＭｓｙｎｃにもとづいてＵ相ＰＷＭ信号を更新（ラッチ）し、その情報をコンパレータ２３に出力する。バッファＢＵＦ２は、Ｖ相ＰＷＭデューティレジスタＣＭＰＶから出力される出力信号Ｄ３を入力し、ＰＷＭ同期信号ＰＷＭｓｙｎｃにもとづいてＶ相ＰＷＭ信号を更新（ラッチ）し、その情報をコンパレータ２４に出力する。バッファＢＵＦ３は、Ｗ相ＰＷＭデューティレジスタＣＭＰＷから出力される出力信号Ｄ４を入力し、ＰＷＭ同期信号ＰＷＭｓｙｎｃにもとづいてＷ相ＰＷＭ信号を更新（ラッチ）し、その情報をコンパレータ２５に出力する。
【００２２】
コンパレータ２２は、ＰＷＭカウンタＭＤＣＮＴから出力されるＵｐ／Ｄｏｗｎカウンタ情報とセレクタ／ラッチＳＬ２から出力される更新された搬送波信号を入力し、その情報を大小比較した信号を出力する。コンパレータ２３は、バッファＢＵＦ１から出力される更新Ｕ相ＰＷＭ信号とＰＷＭカウンタＭＣＣＮＴから出力されるＵｐ／Ｄｏｗｎカウンタ情報を入力し、その情報を大小比較してＵ相ｐｗｍ信号ｐｗｍｕとして出力する。コンパレータ２４は、バッファＢＵＦ２から出力される更新Ｖ相ＰＷＭ信号とＰＷＭカウンタＭＣＣＮＴから出力されるＵｐ／Ｄｏｗｎカウンタ情報を入力し、その情報を大小比較してＶ相ｐｗｍ信号ｐｗｍｖとして出力する。コンパレータ２５は、バッファＢＵＦ３から出力される更新Ｗ相ＰＷＭ信号とＰＷＭカウンタＭＣＣＮＴから出力されるＵｐ／Ｄｏｗｎカウンタ情報を入力し、その情報を大小比較してＷ相ｐｗｍ信号ｐｗｍｗとして出力する。
【００２３】
０％判定・１００％判定部２６は、バッファＢＵＦ１から出力される更新Ｕ相ＰＷＭ信号を入力し、その信号レベルが０％か１００％かを判定する。具体的には、例えば、分解能が１％であれば０〜１％の範囲の信号レベルを０％と判定し、１００％判定（９９〜１００％の範囲）ではＰＷＭ周期設定値以上であれば１００％と判定し、それぞれ、判定した信号を出力する。ここで、０％判定・１００％判定部２７、及び０％判定・１００％判定部２８は、相表示が異なるだけで０％判定・１００％判定部２６と同様な動作をするので説明を省略する。
【００２４】
図４に示すように、デッドタイム付加回路４には、Ｕ相デッドタイム部４１、Ｖ相デッドタイム部４２、及びＷ相デッドタイム部４３が設けられ、出力論理選択回路５には、２入力ＥＸ−ＮＯＲ回路ＥＸＮ１乃至６が設けられている。
【００２５】
デッドタイム付加回路４は、相別にＰＷＭ信号、０％判定信号、１００％判定信号、共通のＰＷＭピーク信号ＰＷＭＰ、及び共通のＰＷＭボトム信号ＰＷＭＢを入力し、相別にダブルバッファ構成を有し、搬送波に同期して内部バッファが更新されるデッドタイムレジスタを有する。
【００２６】
Ｕ相デッドタイム部４１には、デッドタイム生成回路４４、Ｕ相デッドタイムレジスタ４７、インバータＩＮＶ１、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＡＮＤ回路ＡＮＤ２が設けられている。
【００２７】
デッドタイム生成回路４４は、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｕ相の０％判定信号、Ｕ相の１００％判定信号、Ｕ相ＰＷＭ信号ｐｗｍｕ、Ｕ相ＰＷＭ信号ｐｗｍｕがインバータＩＮＶ１により逆相された信号、及びＵ相デッドタイムレジスタ４７から出力されるＵ相のデッドタイム時間設定情報を入力し、Ｕ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ１に出力し、Ｕ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ２に出力する。なお、相補上相ＰＷＭ信号及び相補下相ＰＷＭ信号については、図５を用いて後述する。
【００２８】
２入力ＡＮＤ回路ＡＮＤ１は、Ｕ相補上相ＰＷＭ信号とＵ相ＰＷＭ信号ｐｗｍｕを入力し、論理演算した信号をＵ相ＰＷＭ信号ＰＷＭＵとして出力する。２入力ＡＮＤ回路ＡＮＤ２は、Ｕ相補下相ＰＷＭ信号とＵ相ＰＷＭ信号ｐｗｍｕがインバータＩＮＶ１により逆相された信号を入力し、論理演算した信号を逆相Ｕ相ＰＷＭ信号／ＰＷＭＵとして出力する。
【００２９】
Ｖ相デッドタイム部４２には、デッドタイム生成回路４５、Ｖ相デッドタイムレジスタ４８、インバータＩＮＶ２、２入力ＡＮＤ回路ＡＮＤ３、及び２入力ＡＮＤ回路ＡＮＤ４が設けられている。
【００３０】
デッドタイム生成回路４５は、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｖ相の０％判定信号、Ｖ相の１００％判定信号、Ｖ相ＰＷＭ信号ｐｗｍｖ、Ｖ相ＰＷＭ信号ｐｗｍｖがインバータＩＮＶ２により逆相された信号、及びＶ相デッドタイムレジスタ４８から出力されるＶ相のデッドタイム時間設定情報を入力し、Ｖ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ３に出力し、Ｖ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ４に出力する。
【００３１】
２入力ＡＮＤ回路ＡＮＤ３は、Ｖ相補上相ＰＷＭ信号とＶ相ＰＷＭ信号ｐｗｍｖを入力し、論理演算した信号をＶ相ＰＷＭ信号ＰＷＭＶとして出力する。２入力ＡＮＤ回路ＡＮＤ４は、Ｖ相補下相ＰＷＭ信号とＶ相ＰＷＭ信号ｐｗｍｖがインバータＩＮＶ２により逆相された信号を入力し、論理演算した信号を逆相Ｖ相ＰＷＭ信号／ＰＷＭＶとして出力する。
【００３２】
Ｗ相デッドタイム部４３には、デッドタイム生成回路４６、Ｗ相デッドタイムレジスタ４９、インバータＩＮＶ３、２入力ＡＮＤ回路ＡＮＤ５、及び２入力ＡＮＤ回路ＡＮＤ６が設けられている。
【００３３】
デッドタイム生成回路４６は、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｗ相の０％判定信号、Ｗ相の１００％判定信号、Ｗ相ＰＷＭ信号ｐｗｍｗ、Ｗ相ＰＷＭ信号ｐｗｍｗがインバータＩＮＶ３により逆相された信号、及びＷ相デッドタイムレジスタ４９から出力されるＷ相のデッドタイム時間設定情報を入力し、Ｗ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ５に出力し、Ｗ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ５に出力する。
【００３４】
２入力ＡＮＤ回路ＡＮＤ５は、Ｗ相補上相ＰＷＭ信号とＷ相ＰＷＭ信号ｐｗｍｗを入力し、論理演算した信号をＷ相ＰＷＭ信号ＰＷＭＷとして出力する。２入力ＡＮＤ回路ＡＮＤ６は、Ｗ相補下相ＰＷＭ信号とＷ相ＰＷＭ信号ｐｗｍｗがインバータＩＮＶ３により逆相された信号を入力し、論理演算した信号を逆相Ｗ相ＰＷＭ信号／ＰＷＭＷとして出力する。
【００３５】
２入力ＥＸ−ＮＯＲ回路ＥＸＮ１は、出力論理設定部６から出力される第１の出力論理設定信号とＵ相ＰＷＭ信号ＰＷＭＵを入力し、論理演算した信号を図示しないインバータ部のＵ相パワーデバイスを制御する信号として出力する。２入力ＥＸ−ＮＯＲ回路ＥＸＮ２は、出力論理設定部６から出力される第２の出力論理設定信号と逆相Ｕ相ＰＷＭ信号／ＰＷＭＵを入力し、論理演算した信号を図示しないインバータ部の／Ｕ相パワーデバイスを制御する信号として出力する。
【００３６】
２入力ＥＸ−ＮＯＲ回路ＥＸＮ３は、出力論理設定部６から出力される第１の出力論理設定信号とＶ相ＰＷＭ信号ＰＷＭＶを入力し、論理演算した信号を図示しないインバータ部のＶ相パワーデバイスを制御する信号として出力する。２入力ＥＸ−ＮＯＲ回路ＥＸＮ４は、出力論理設定部６から出力される第２の出力論理設定信号と逆相Ｖ相ＰＷＭ信号／ＰＷＭＶを入力し、論理演算した信号を図示しないインバータ部の／Ｖ相パワーデバイスを制御する信号として出力する。
【００３７】
２入力ＥＸ−ＮＯＲ回路ＥＸＮ５は、出力論理設定部６から出力される第１の出力論理設定信号とＷ相ＰＷＭ信号ＰＷＭＷを入力し、論理演算した信号を図示しないインバータ部のＷ相パワーデバイスを制御する信号として出力する。２入力ＥＸ−ＮＯＲ回路ＥＸＮ６は、出力論理設定部６から出力される第２の出力論理設定信号と逆相Ｗ相ＰＷＭ信号／ＰＷＭＷを入力し、論理演算した信号を図示しないインバータ部の／Ｗ相パワーデバイスを制御する信号として出力する。
【００３８】
図５に示すように、デッドタイム生成回路４４乃至４６には、それぞれ、ダミーエッジ発生部５１、ダミーエッジ発生部５２、エッジ検出部５３、エッジ検出部５４、０判定部５５、０判定部５６、２入力ＡＮＤ回路ＡＮＤ７、２入力ＡＮＤ回路ＡＮＤ８、カウンタＤＴＣ１、カウンタＤＴＣ２、２入力ＯＲ回路ＯＲ１、及び２入力ＯＲ回路ＯＲ２が設けられている。ここで、デッドタイム生成回路４４乃至４６は、相表示が異なるだけで構成及び動作が同じなので相表示を省略している。
【００３９】
ダミーエッジ発生部５１（第２のダミーエッジ発生部）は、デッドタイム補正モード信号、ＰＷＭピーク信号ＰＷＭＰ、及び１００％判定信号を入力し、補正許可中のデューティ１００％判定時にＰＷＭピーク信号ＰＷＭＰからダミーエッジ信号（第２のダミーエッジ信号）を生成する。エッジ検出部５３（第２のエッジ検出部）は、ＰＷＭ信号ｐｗｍがインバータにより逆相された信号を入力し、ＰＷＭ信号ｐｗｍの逆相された信号の立ち上がりエッジを検出する。ここで、デッドタイム補正モード信号は、ＰＷＭ同期信号ＰＷＭｓｙｎｃに同期している。
【００４０】
2入力ＯＲ回路ＯＲ１は、ダミーエッジ発生部５１及びエッジ検出部５３とカウンタＤＴＣ１の間に設けられ、ダミーエッジ発生部５１から出力される信号とエッジ検出部５３から出力される信号を入力し、論理演算した信号をカウンタＤＴＣ１に出力する。
【００４１】
カウンタＤＴＣ１（第２のカウンタ）は、２入力ＯＲ回路ＯＲ１と０判定部５５の間に設けられ、２入力ＯＲ回路ＯＲ１から出力される信号とデッドタイムレジスタから出力される信号を入力し、デッドタイムレジスタ値をロードすると同時にダウンカウントを開始しカウンタが０値で停止する。ここで、デッドタイムレジスタから出力される信号は、ＰＷＭ同期信号ＰＷＭｓｙｎｃに同期している。
【００４２】
０判定部５５は、カウンタＤＴＣ１と２入力ＡＮＤ回路ＡＮＤ７の間に設けられ、カウンタＤＴＣ１から出力される信号を入力し、カウンタＤＴＣ１が０値のとき、デッドタイム信号を２入力ＡＮＤ回路ＡＮＤ７に出力する。２入力ＡＮＤ回路ＡＮＤ７は、０判定部５５から出力されるデッドタイム信号（ＰＷＭ信号のオン禁止信号）とＰＷＭ信号ｐｗｍを入力し、論理演算した信号を相補上相ＰＷＭ信号として出力する。ここで、０判定部５５と２入力ＡＮＤ回路７は、第１のデッドタイム付加手段として機能する。
【００４３】
ダミーエッジ発生部５２（第１のダミーエッジ発生部）は、デッドタイム補正モード信号、ＰＷＭボトム信号ＰＷＭＢ、及び０％判定信号を入力し、デューティ０％判定時にＰＷＭボトム信号ＰＷＭＢからダミーエッジ信号（第１のダミーエッジ信号）を生成する。エッジ検出部５４（第１のエッジ検出部）は、ＰＷＭ信号ｐｗｍを入力し、ＰＷＭ信号ｐｗｍの立ち上がりエッジを検出する。
【００４４】
2入力ＯＲ回路ＯＲ２は、ダミーエッジ発生部５２及びエッジ検出部５４とカウンタＤＴＣ２の間に設けられ、ダミーエッジ発生部５２から出力される信号とエッジ検出部５４から出力される信号を入力し、論理演算した信号をカウンタＤＴＣ２に出力する。
【００４５】
カウンタＤＴＣ２（第１のカウンタ）は、２入力ＯＲ回路ＯＲ２と０判定部５６の間に設けられ、２入力ＯＲ回路ＯＲ２から出力される信号とデッドタイムレジスタから出力される信号を入力し、デッドタイムレジスタ値をロードすると同時にダウンカウントを開始しカウンタが０値で停止する。
【００４６】
０判定部５６は、カウンタＤＴＣ２と２入力ＡＮＤ回路ＡＮＤ８の間に設けられ、カウンタＤＴＣ２から出力される信号を入力し、カウンタＤＴＣ２が０値のとき、負論理のデッドタイム信号を２入力ＡＮＤ回路ＡＮＤ８に出力する。２入力ＡＮＤ回路ＡＮＤ８は、０判定部５６から出力されるデッドタイム信号（逆相ＰＷＭ信号のオン禁止信号）とＰＷＭ信号ｐｗｍが逆相された信号を入力し、論理演算した信号を相補下相ＰＷＭ信号として出力する。ここで、０判定部５６と２入力ＡＮＤ回路８は、第２のデッドタイム付加手段として機能する。
【００４７】
次に、ＰＷＭ生成回路の動作について図６を参照して説明する。図６は、ＰＷＭ生成回路の動作を示すタイミング模式図、図６（ａ）はデューティ９０％出力から１００％出力領域でのＰＷＭ生成回路の動作を示すタイミング模式図、図６（ｂ）はデューティ１０％出力から０％出力領域でのＰＷＭ生成回路の動作を示すタイミング模式図である。ここで示すＰＷＭ生成回路の動作は、Ｕ相、Ｖ相、Ｗ相共通であり、相表示は省略している。
【００４８】
図６（ａ）に示すように、デューティ９０％出力から１００％出力領域でのＰＷＭ生成回路の動作は、まず、デューティ１００％出力に達する前の領域では、エッジ検出部５３でＰＷＭ信号ｐｗｍの逆相信号のエッジが検出され、エッジ検出部５４でＰＷＭ信号ｐｗｍのエッジが検出される。次に、デッドタイムレジスタから出力される信号にもとづいて、相補上相ＰＷＭ信号にデューティ出力値に応じたデッドタイムが付加される。一方、相補下相ＰＷＭ信号は“Ｌｏｗ”レベルを維持する。続いて、デューティ１００％出力の場合、ダミーエッジ発生部５１でＰＷＭピーク信号ＰＷＭＰからダミーエッジ信号が生成され、デッドタイムレジスタから出力される信号にもとづいて、相補上相ＰＷＭ信号にデッドタイムｔ１が付加される。そして、デューティ１００％出力＋デッドタイム補正では、同様にダミーエッジ信号が生成され、デッドタイムレジスタから出力される信号にもとづいて、相補上相ＰＷＭ信号にデッドタイム補正時間Δｔ１だけ削減されたデッドタイムｔ２が付加される。一方、相補下相ＰＷＭ信号は“Ｌｏｗ”レベルを維持する。
【００４９】
図６（ｂ）に示すように、デューティ１０％出力から０％出力領域でのＰＷＭ生成回路の動作は、まず、デューティ０％出力に達する前の領域では、エッジ検出部５３でＰＷＭ信号ｐｗｍの逆相信号のエッジが検出され、エッジ検出部５４でＰＷＭ信号ｐｗｍのエッジが検出される。次に、デッドタイムレジスタから出力される信号にもとづいて、相補下相ＰＷＭ信号にデューティ出力値に応じたデッドタイムが付加される。一方、相補上相ＰＷＭ信号は“Ｌｏｗ”レベルを維持する。続いて、デューティ０％出力の場合、ダミーエッジ発生部５２でＰＷＭボトム信号ＰＷＭＢからダミーエッジ信号が生成され、デッドタイムレジスタから出力される信号にもとづいて、相補下相ＰＷＭ信号にデッドタイムｔ３が付加される。そして、デューティ０％出力＋デッドタイム補正では、同様にダミーエッジ信号が生成され、デッドタイムレジスタから出力される信号にもとづいて、相補下相ＰＷＭ信号にデッドタイム補正時間Δｔ３だけ削減されたデッドタイムｔ４が付加される。一方、相補上相ＰＷＭ信号は“Ｌｏｗ”レベルを維持する。
【００５０】
上述したように、本実施例のインバータ制御用半導体装置では、ＰＷＭデューティ設定部２、パルス幅変調回路３、デッドタイム付加回路４、出力論理選択回路５、ＰＷＭ周期設定レジスタＭＤＰＲＤ、Ｕ相ＰＷＭデューティレジスタＣＭＰＵ、 Ｖ相ＰＷＭデューティレジスタＣＭＰＶ、及びＷ相ＰＷＭデューティレジスタＣＭＰＷが設けられている。パルス幅変調回路３は、相別にデューティレジスタから出力される情報を入力して、相別にＰＷＭ信号ｐｗｍ、０％判定信号、及び１００％判定信号をデッドタイム付加回路４に出力する。デッドタイム付加回路４で、相別にデューティ出力値に応じた正相のデッドタイムと逆相のデッドタイムがそれぞれ別個に付加（ノーオーバーラップ相補）され、０％出力及び１００％出力時では正相の補正デッドタイムと逆相の補正デッドタイムがそれぞれ別個に付加（ノーオーバーラップ相補）される。
【００５１】
このため、デッドタイムの上アーム及び下アームを個別に設定でき、且つデューティ０％出力から１００％出力の全領域で連続的に制御できるので出力リップルを抑制することができる。また、デッドタイムを相別に、しかも個別に設定できるのでデッドタイム値の更新タイミングの制約を受けずに制御負荷を小さくすることができる。
【００５２】
なお、本実施例では、３相モータ駆動用のインバータ制御用半導体装置について説明したが、単相或いは３相以外の複数相のインバータ回路にも適用することができる。
【実施例２】
【００５３】
次に、本発明の実施例２に係るインバータ制御用半導体装置について、図面を参照して説明する。図７はデッドタイム付加回路及び出力論理選択回路を示すブロック図、図８はデッドタイム生成回路を示すブロック図である。本実施例では、デッドタイムレジスタをデッドタイム付加回路の外部に設けている。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図７に示すように、デッドタイム付加回路４ａには、Ｕ相デッドタイム部４１ａ、Ｖ相デッドタイム部４２ａ、及びＷ相デッドタイム部４３ａが設けられ、出力論理選択回路５には、２入力ＥＸ−ＮＯＲ回路ＥＸＮ１乃至６が設けられている。なお、出力論理選択回路５は、実施例１と構成及び動作が同じなので説明を省略する。
【００５６】
Ｕ相デッドタイム部４１ａには、デッドタイム生成回路４４ａ、Ｕ相デッドタイム補正レジスタ６１、インバータＩＮＶ１、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＡＮＤ回路ＡＮＤ２が設けられている。
【００５７】
デッドタイム生成回路４４ａは、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｕ相の０％判定信号、Ｕ相の１００％判定信号、Ｕ相ＰＷＭ信号ｐｗｍｕ、Ｕ相ＰＷＭ信号ｐｗｍｕがインバータＩＮＶ１により逆相された信号、デッドタイムレジスタ７から出力されるデッドタイム時間設定情報、及びＵ相デッドタイム補正レジスタ６１から出力されるＵ相のデッドタイム時間設定情報を入力し、Ｕ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ１に出力し、Ｕ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ２に出力する。なお、相補上相ＰＷＭ信号及び相補下相ＰＷＭ信号については、図８を用いて後述する。
【００５８】
２入力ＡＮＤ回路ＡＮＤ１は、Ｕ相補上相ＰＷＭ信号とＵ相ＰＷＭ信号ｐｗｍｕを入力し、論理演算した信号をＵ相ＰＷＭ信号ＰＷＭＵとして出力する。２入力ＡＮＤ回路ＡＮＤ２は、Ｕ相補下相ＰＷＭ信号とＵ相ＰＷＭ信号ｐｗｍｕがインバータＩＮＶ１により逆相された信号を入力し、論理演算した信号を逆相Ｕ相ＰＷＭ信号／ＰＷＭＵとして出力する。
【００５９】
Ｖ相デッドタイム部４２ａには、デッドタイム生成回路４５ａ、Ｖ相デッドタイム補正レジスタ６２、インバータＩＮＶ２、２入力ＡＮＤ回路ＡＮＤ３、及び２入力ＡＮＤ回路ＡＮＤ４が設けられている。
【００６０】
デッドタイム生成回路４５ａは、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｖ相の０％判定信号、Ｖ相の１００％判定信号、Ｖ相ＰＷＭ信号ｐｗｍｖ、Ｖ相ＰＷＭ信号ｐｗｍｖがインバータＩＮＶ２により逆相された信号、デッドタイムレジスタ７から出力されるデッドタイム時間設定情報、及びＶ相デッドタイム補正レジスタ６２から出力されるＶ相のデッドタイム時間設定情報を入力し、Ｖ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ３に出力し、Ｖ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ４に出力する。
【００６１】
２入力ＡＮＤ回路ＡＮＤ３は、Ｖ相補上相ＰＷＭ信号とＶ相ＰＷＭ信号ｐｗｍｖを入力し、論理演算した信号をＶ相ＰＷＭ信号ＰＷＭＶとして出力する。２入力ＡＮＤ回路ＡＮＤ４は、Ｖ相補下相ＰＷＭ信号とＶ相ＰＷＭ信号ｐｗｍｖがインバータＩＮＶ２により逆相された信号を入力し、論理演算した信号を逆相Ｖ相ＰＷＭ信号／ＰＷＭＶとして出力する。
【００６２】
Ｗ相デッドタイム部４３ａには、デッドタイム生成回路４６、Ｗ相デッドタイム補正レジスタ６３、インバータＩＮＶ３、２入力ＡＮＤ回路ＡＮＤ５、及び２入力ＡＮＤ回路ＡＮＤ６が設けられている。
【００６３】
デッドタイム生成回路４６ａは、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｗ相の０％判定信号、Ｗ相の１００％判定信号、Ｗ相ＰＷＭ信号ｐｗｍｗ、Ｗ相ＰＷＭ信号ｐｗｍｗがインバータＩＮＶ３により逆相された信号、デッドタイムレジスタ７から出力されるデッドタイム時間設定情報、及びＷ相デッドタイム補正レジスタ６３から出力されるＷ相のデッドタイム時間設定情報を入力し、Ｗ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ５に出力し、Ｗ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ５に出力する。
【００６４】
２入力ＡＮＤ回路ＡＮＤ５は、Ｗ相補上相ＰＷＭ信号とＷ相ＰＷＭ信号ｐｗｍｗを入力し、論理演算した信号をＷ相ＰＷＭ信号ＰＷＭＷとして出力する。２入力ＡＮＤ回路ＡＮＤ６は、Ｗ相補下相ＰＷＭ信号とＷ相ＰＷＭ信号ｐｗｍｗがインバータＩＮＶ３により逆相された信号を入力し、論理演算した信号を逆相Ｗ相ＰＷＭ信号／ＰＷＭＷとして出力する。
【００６５】
図８に示すように、デッドタイム生成回路４４ａ乃至４６ａには、それぞれ、ダミーエッジ発生部５１、ダミーエッジ発生部５２、エッジ検出部５３、エッジ検出部５４、０判定部５５、０判定部５６、コンパレータ５７、コンパレータ５８、２入力ＡＮＤ回路ＡＮＤ７乃至１０、カウンタＤＴＣ１、カウンタＤＴＣ２、２入力ＯＲ回路ＯＲ１、２入力ＯＲ回路ＯＲ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＡＮＤ回路ＮＡＮＤ２が設けられている。ここで、デッドタイム生成回路４４ａ乃至４６ａは、相表示が異なるだけで構成及び動作が同じなので相表示を省略している。
【００６６】
コンパレータ５７は、カウンタＤＴＣ１と２入力ＮＡＮＤ回路ＮＡＮＤ１の間に設けられ、カウンタＤＴＣ１から出力される信号とデッドタイム補正レジスタから出力されるデッドタイム時間設定情報を入力し、大小比較した信号を出力する。２入力ＮＡＮＤ回路ＮＡＮＤ１は、コンパレータ５７と２入力ＯＲ回路ＯＲ３の間に設けられ、１００％判定信号とコンパレータ５７から出力される信号を入力し、論理演算した信号を出力する。２入力ＯＲ回路ＯＲ３は、０判定部５５及び２入力ＮＡＮＤ回路ＮＡＮＤ１と２入力ＡＮＤ回路ＡＮＤ７の間に設けられ、０判定部５５から出力される信号と２入力ＮＡＮＤ回路ＮＡＮＤ１から出力される信号を入力し、論理演算した信号を出力する。２入力ＡＮＤ回路ＡＮＤ７は、ＰＷＭ信号ｐｗｍと２入力ＯＲ回路ＯＲ３から出力される信号を入力し、論理演算した信号を相補上相ＰＷＭ信号として出力する。ここで、コンパレータ５７と２入力ＮＡＮＤ回路ＮＡＮＤ１は、ＰＷＭ信号のオン禁止信号を補正する第２の補正手段として機能し、２入力ＯＲ回路ＯＲ３は第１の合成手段として機能する。
【００６７】
コンパレータ５８は、カウンタＤＴＣ２と２入力ＮＡＮＤ回路ＮＡＮＤ２の間に設けられ、カウンタＤＴＣ２から出力される信号とデッドタイム補正レジスタから出力されるデッドタイム時間設定情報を入力し、大小比較した信号を出力する。２入力ＮＡＮＤ回路ＮＡＮＤ２は、コンパレータ５８と２入力ＡＮＤ回路ＡＮＤ１０の間に設けられ、０％判定信号とコンパレータ５８から出力される信号を入力し、論理演算した信号を出力する。２入力ＯＲ回路ＯＲ４は、０判定部５６及び２入力ＮＡＮＤ回路ＮＡＮＤ２と２入力ＡＮＤ回路ＡＮＤ８の間に設けられ、０判定部５６から出力される信号と２入力ＮＡＮＤ回路ＮＡＮＤ２から出力される信号を入力し、論理演算した信号を出力する。２入力ＡＮＤ回路ＡＮＤ８は、ＰＷＭ信号ｐｗｍの逆相信号と２入力ＯＲ回路ＯＲ４から出力される信号を入力し、論理演算した信号を相補下相ＰＷＭ信号として出力する。ここで、コンパレータ５８と２入力ＮＡＮＤ回路ＮＡＮＤ２は、逆相ＰＷＭ信号のオン禁止信号を補正する第１の補正手段として機能し、２入力ＯＲ回路ＯＲ４は第２の合成手段として機能する。
【００６８】
上述したように、本実施例のインバータ制御用半導体装置では、パルス幅変調回路３が相別にデューティレジスタから出力される情報を入力して、相別にＰＷＭ信号ｐｗｍ、０％判定信号、及び１００％判定信号をデッドタイム付加回路４に出力する。デッドタイム付加回路４ａが相別にデューティ出力値に応じた正相のデッドタイムと逆相のデッドタイムがそれぞれ別個に付加（ノーオーバーラップ相補）され、０％出力及び１００％出力時では正相の補正デッドタイムと逆相の補正デッドタイムがそれぞれ別個に付加（ノーオーバーラップ相補）される。
【００６９】
このため、デッドタイムの上アーム及び下アームを個別に設定でき、且つデューティ０％出力から１００％出力の全領域で連続的に制御できるので出力リップルを抑制することができる。また、デッドタイムを相別に、しかも個別に設定できるのでデッドタイム値の更新タイミングの制約を受けずに制御負荷を小さくすることができる。更に、デッドタイム値の設定を主設定値の相別の補正値に分けているので、デューティ０％及び１００％出力のときだけデッドタイム補正を行うことができ、デューティ０％及び１００％出力以外では適正なデッドタイムを付加することができ安全性を向上することができる。
【実施例３】
【００７０】
次に、本発明の実施例３に係るインバータ制御用半導体装置について、図面を参照して説明する。図９はデッドタイム生成回路を示すブロック図である。本実施例では、デッドタイムレジスタ及びデッドタイム補正レジスタをデッドタイム部の外部に設けている。
【００７１】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７２】
図９に示すように、デッドタイム生成回路４ｂには、Ｕ相デッドタイム部４１ｂ、Ｖ相デッドタイム部４２ｂ、及びＷ相デッドタイム部４３ｂが設けられ、出力論理選択回路５には、２入力ＥＸ−ＮＯＲ回路ＥＸＮ１乃至６が設けられている。なお、出力論理選択回路５は、実施例１と構成及び動作が同じなので説明を省略する。
【００７３】
Ｕ相デッドタイム部４１ｂには、デッドタイム生成回路４４ａ、インバータＩＮＶ１、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＡＮＤ回路ＡＮＤ２が設けられている。
【００７４】
デッドタイム生成回路４４ａは、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｕ相の０％判定信号、Ｕ相の１００％判定信号、Ｕ相ＰＷＭ信号ｐｗｍｕ、Ｕ相ＰＷＭ信号ｐｗｍｕがインバータＩＮＶ１により逆相された信号、デッドタイムレジスタ７から出力されるデッドタイム時間設定情報、及びデッドタイム補正レジスタ８から出力されるデッドタイム時間設定情報を入力し、Ｕ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ１に出力し、Ｕ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ２に出力する。
【００７５】
Ｖ相デッドタイム部４２ｂには、デッドタイム生成回路４５ａ、インバータＩＮＶ２、２入力ＡＮＤ回路ＡＮＤ３、及び２入力ＡＮＤ回路ＡＮＤ４が設けられている。
【００７６】
デッドタイム生成回路４５ａは、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｖ相の０％判定信号、Ｖ相の１００％判定信号、Ｖ相ＰＷＭ信号ｐｗｍｖ、Ｖ相ＰＷＭ信号ｐｗｍｖがインバータＩＮＶ２により逆相された信号、デッドタイムレジスタ７から出力されるデッドタイム時間設定情報、及びデッドタイム補正レジスタ８から出力されるデッドタイム時間設定情報を入力し、Ｖ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ３に出力し、Ｖ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ４に出力する。
【００７７】
Ｗ相デッドタイム部４３ｂには、デッドタイム生成回路４６、インバータＩＮＶ３、２入力ＡＮＤ回路ＡＮＤ５、及び２入力ＡＮＤ回路ＡＮＤ６が設けられている。
【００７８】
デッドタイム生成回路４６ａは、ＰＷＭピーク信号ＰＷＭＰ、ＰＷＭボトム信号ＰＷＭＢ、Ｗ相の０％判定信号、Ｗ相の１００％判定信号、Ｗ相ＰＷＭ信号ｐｗｍｗ、Ｗ相ＰＷＭ信号ｐｗｍｗがインバータＩＮＶ３により逆相された信号、デッドタイムレジスタ７から出力されるデッドタイム時間設定情報、及びデッドタイム補正レジスタ８から出力されるデッドタイム時間設定情報を入力し、Ｗ相補上相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ５に出力し、Ｗ相補下相ＰＷＭ信号を２入力ＡＮＤ回路ＡＮＤ５に出力する。
【００７９】
上述したように、本実施例のインバータ制御用半導体装置では、パルス幅変調回路３が相別にデューティレジスタから出力される情報を入力して、相別にＰＷＭ信号ｐｗｍ、０％判定信号、及び１００％判定信号をデッドタイム付加回路４に出力する。デッドタイム付加回路４ｂが相別にデューティ出力値に応じた正相のデッドタイムと逆相のデッドタイムがそれぞれ別個に付加（ノーオーバーラップ相補）され、０％出力及び１００％出力時では正相の補正デッドタイムと逆相の補正デッドタイムがそれぞれ別個に付加（ノーオーバーラップ相補）される。
【００８０】
このため、デッドタイムの上アーム及び下アームを個別に設定でき、且つデューティ０％出力から１００％出力の全領域で連続的に制御できるので出力リップルを抑制することができる。また、デッドタイムを相別に、しかも個別に設定できるのでデッドタイム値の更新タイミングの制約を受けずに制御負荷を小さくすることができる。更に、同時使用されないデッドタイムの補正値設定を全相共通化しているので、回路規模を簡素化することができる。
【００８１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８２】
例えば、実施例では、１００％判定をパルス幅変調回路３の０％・１００％判定部で行っているが、０％・１００％判定部でデューティ設定値の最大値のような特定の判断基準値に変更して判定してもよい。また、１相あたり２個のパワーＭＯＳトランジスタなどのパワーデバイスからなる２レベルインバータに適用しているが、１相あたり４個のパワーＭＯＳトランジスタやＩＧＢＴなどのパワーデバイスを縦続接続した３レベルインバータにも適用できる。
【００８３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティが０％と所定の最大値の判定を行う０％・１００％判定部を有するパルス幅変調回路と、前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティが前記所定の最大値出力のときに前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウント手段と、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウント手段と、前記ＰＷＭ信号と前記第２のカウント手段から出力される前記ＰＷＭ信号のオン禁止信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１のカウント手段から出力される前記逆相ＰＷＭ信号のオン禁止信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部とを具備するインバータ制御用半導体装置。
【００８４】
（付記２）  単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティ設定が０％と所定の最大値の判定を行う０％・１００％判定部を有するパルス幅変調回路と、デッドタイム情報を保持し、デッドタイムを設定するデッドタイム設定信号を出力するデッドタイム設定手段と、前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティが前記所定の最大値出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記デッドタイム設定信号にもとづいて、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウンタと、前記デッドタイム設定信号にもとづいて、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウンタと、前記ＰＷＭ信号と前記第２のカウンタから出力される前記ＰＷＭ信号のオン禁止信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１のカウンタから出力される前記逆相ＰＷＭ信号のオン禁止信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部とを具備するインバータ制御用半導体装置。
【００８５】
（付記３）  デッドタイム情報を保持し、デッドタイムを設定するデッドタイム設定信号を出力するデッドタイム設定手段と、デッドタイム補正情報を保持し、デッドタイム補正を設定するデッドタイム補正設定信号を出力するデッドタイム補正設定手段と、単相或いは複数相の任意のデューティでＰＷＭ信号を生成し、搬送波のアップタイミングでのピークであるＰＷＭピーク信号を生成し、前記搬送波のダウンタイミングでのボトムであるＰＷＭボトム信号を生成し、デューティ設定が０％と１００％の判定を行う０％・１００％判定部を有するパルス幅変調回路と、前記ＰＷＭ信号の切り替えエッジを検出する第１のエッジ検出部と、前記ＰＷＭ信号の逆相である逆相ＰＷＭ信号の切り替えエッジを検出する第２のエッジ検出部と、デューティ０％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭボトム信号から第１のダミーエッジ信号を生成する第１のダミーエッジ発生部と、デューティ１００％出力のときに、デッドタイム補正モード信号にもとづいて前記ＰＷＭピーク信号から第２のダミーエッジ信号を生成する第２のダミーエッジ発生部と、前記デッドタイム設定信号にもとづいて、前記第１のエッジ検出部から出力される第１のエッジ検出信号及び前記第１のダミーエッジ信号から所定の設定時間だけ前記逆相ＰＷＭ信号のオン禁止信号を出力する第１のカウンタと、前記デッドタイム設定信号にもとづいて、前記第２のエッジ検出部から出力される第２のエッジ検出信号及び前記第２のダミーエッジ信号から所定の設定時間だけ前記ＰＷＭ信号のオン禁止信号を出力する第２のカウンタと、前記デッドタイム補正設定信号にもとづいて、前記第１のカウンタから出力される前記逆相ＰＷＭ信号のオン禁止信号を補正する第１の補正手段と、前記デッドタイム補正設定信号にもとづいて、前記第２のカウンタから出力される前記ＰＷＭ信号のオン禁止信号を補正する第２の補正手段と、前記第２のカウンタから出力される前記ＰＷＭ信号のオン禁止信号と前記第２の補正手段から出力される信号の合成を行う第１の合成手段と、前記第１のカウンタから出力される前記逆相ＰＷＭ信号のオン禁止信号と前記第１の補正手段から出力される信号の合成を行う第２の合成手段と、前記ＰＷＭ信号と前記第２の合成手段から出力される信号の合成を行う第１のデッドタイム付加手段と、前記逆相ＰＷＭ信号と前記第１の合成手段から出力される信号の合成を行う第２のデッドタイム付加手段とを備え、ダブルバッファ構成でＰＷＭ同期信号にもとづいて、ノーオーバーラップ相補信号である前記ＰＷＭ信号及び前記逆相ＰＷＭ信号を更新するデッドタイム部とを具備するインバータ制御用半導体装置。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１に係るインバータ制御用半導体装置としてのＰＷＭ生成回路を示すブロック図。
【図２】本発明の実施例１に係るＰＷＭデューティ設定部に設けられた演算回路部の動作を示す図。
【図３】本発明の実施例１に係るパルス幅変調回路を示すブロック図。
【図４】本発明の実施例１に係るデッドタイム付加回路及び出力論理選択回路を示すブロック図。
【図５】本発明の実施例１に係るデッドタイム生成回路を示すブロック図。
【図６】本発明の実施例１に係るＰＷＭ生成回路の動作を示すタイミングチャート。
【図７】本発明の実施例２に係るデッドタイム付加回路及び出力論理選択回路を示すブロック図。
【図８】本発明の実施例２に係るデッドタイム生成回路を示すブロック図。
【図９】本発明の実施例３に係るデッドタイム付加回路及び出力論理選択回路を示すブロック図。
【符号の説明】
【００８７】
１  ＰＷＭ生成回路
２  ＰＷＭデューティ設定部
３  パルス幅変調回路
４、４ａ、４ｂ  デッドタイム付加回路
５  出力論理選択回路
６  出力論理設定部
７  デッドタイムレジスタ
８  デッドタイム補正レジスタ
１１  演算回路部
１２  波形データ部
１３  飽和処理部
１４  ３相変調部
１５  セレクタ
２１  ＰＷＭ制御部
２２〜２５、５７、５８  コンパレータ
２６〜２８  ０％判定・１００％判定部
４１、４１ａ、４１ｂ  Ｕ相デッドタイム部
４２、４２ａ、４２ｂ  Ｖ相デッドタイム部
４３、４３ａ、４３ｂ  Ｗ相デッドタイム部
４４〜４６  デッドタイム生成回路
４７  Ｕ相デッドタイムレジスタ
４８  Ｖ相デッドタイムレジスタ
４９  Ｗ相デッドタイムレジスタ
５１、５２  ダミーエッジ発生部
５３、５４  エッジ検出部
ＡＮＤ１〜８  ２入力ＡＮＤ回路
ＣＭＰＵ  Ｕ相ＰＷＭデューティレジスタ
ＣＭＰＶ  Ｖ相ＰＷＭデューティレジスタ
ＣＭＰＷ  Ｗ相ＰＷＭデューティレジスタ
ＥＸＮ１〜６  ２入力ＥＸ−ＮＯＲ回路
ＩＮＶ１〜３  インバータ
ＭＤＣＮＴ  ＰＷＭカウンタ
ＭＤＰＲＤ  ＰＷＭ周期設定レジスタ
ＮＡＮＤ１、ＮＡＮＤ２  ２入力ＮＡＮＤ回路
ＯＲ１〜４  ２入力ＯＲ回路
ＰＷＭＢ  ＰＷＭボトム信号
ＰＷＭＰ  ＰＷＭピーク信号
ｐｗｍｕ、ＰＷＭＵ  Ｕ相ＰＷＭ信号
ｐｗｍｖ、ＰＷＭＶ  Ｖ相ＰＷＭ信号
ｐｗｍｗ、ＰＷＭＷ  Ｗ相ＰＷＭ信号
／ＰＷＭＵ  逆相Ｕ相ＰＷＭ信号
／ＰＷＭＶ  逆相Ｖ相ＰＷＭ信号
／ＰＷＭＷ  逆相Ｗ相ＰＷＭ信号
ＰＷＭｓｙｎｃ  ＰＷＭ同期信号
ＳＬ１、ＳＬ２  セレクタ／ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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