(57)【要約】【課題】安定した高耐圧を有し、信頼性が高い窒化物半導体素子を提供する。【解決手段】ＧａＮ−ＨＦＥＴにおいて、アンドープのＧａＮ層１上にアンドープ又はｎ型のＡｌＧａＮ層２を設け、その上に、それぞれＡｌＧａＮ層２に接続されたソース電極３及びドレイン電極４を設け、その間にゲート電極５を設ける。また、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるソース電極３の直下域の一部及びゲート電極５の直下域の一部を含む領域に、ソース電極３及びゲート電極５に接続されるように、ｐ層６を形成する。更に、ゲート電極５を覆うようにフィールド絶縁膜７を設け、フィールド絶縁膜７上におけるゲート電極５の直上域を含む領域にソース電極３に接続されたソースＦＰ電極８を設ける。そして、ソースＦＰ電極８とドレイン電極４との間の距離を、ｐ層６とドレイン電極４との間の距離よりも長くする。【選択図】図１
2008263140.tif 000002
【特許請求の範囲】
【請求項１】
アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、
前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、
少なくとも前記第２の半導体層の上面に選択的に形成されたｐ型の第３の半導体層と、
前記第２の半導体層及び前記第３の半導体層に接続されたソース電極と、
前記第２の半導体層に接続されたドレイン電極と、
前記第２の半導体層上に設けられたゲート電極と、
前記第２の半導体層上に設けられ、前記ゲート電極を覆うフィールド絶縁膜と、
前記フィールド絶縁膜上における前記ゲート電極の直上域を含む領域に設けられ、前記ソース電極に接続されたフィールドプレート電極と、
を備え、
前記フィールドプレート電極と前記ドレイン電極との間の距離は、前記第３の半導体層と前記ドレイン電極との間の距離よりも長いことを特徴とする窒化物半導体素子。
【請求項２】
前記第２半導体層の上面に対して垂直な方向から見て、前記第３の半導体層の形状は、前記ソース電極から前記ドレイン電極に向かう方向に延び、前記ドレイン電極に向かう方向に対して直交する方向に沿って断続的に配列されたストライプパターンであることを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記第３の半導体層は周期的に配列されており、
前記第３の半導体層における前記ゲート電極の直下域に相当する部分と前記ドレイン電極側の端部との間の距離は、前記第３の半導体層の配列周期よりも長いことを特徴とする請求項２記載の窒化物半導体素子。
【請求項４】
前記ゲート電極に接続された他のフィールドプレート電極をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の窒化物半導体素子。
【請求項５】
前記第３半導体層の上面における前記ゲート電極の直下域に選択的に形成されたｐ型の第４の半導体層と、
前記第４の半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、特に、横形の電力用窒化物半導体素子に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）はシリコン（Ｓｉ）に比べてバンドギャップが大きいため、ＧａＮを用いた半導体素子はＳｉを用いた半導体素子よりも臨界電界が高く、小型で高耐圧な素子を実現しやすい。このため、ＧａＮを用いて電力制御用の半導体素子を作製すれば、オン抵抗が低く、損失が小さい素子を実現できる。特に、ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field-Effect Transistor）は、単純な素子構造で良好な特性を期待できる。このようなＨＦＥＴにおいては、ＧａＮ層上にＡｌＧａＮ層が形成され、その上にソース電極、ゲート電極及びドレイン電極が設けられている。そして、ＧａＮ層内におけるＡｌＧａＮ層との界面付近に発生した二次元電子ガス（２ＤＥＧ）をキャリアとして、ドレイン電極とソース電極との間に電流を流すことができる。
【０００３】
このような横形の電力制御用半導体素子においては、ゲート電極の端部における電界の集中を防止するために、ゲート電極を覆うようにフィールド絶縁膜を設け、このフィールド絶縁膜の内部又は上方に、ソース電極又はゲート電極に接続されたフィールドプレート電極を設けることがある（例えば、特許文献１参照。）。これにより、電界の集中点をゲート電極の端部とフィールドプレート電極の端部とに分散させることができる。このとき、ゲート電極の端部に集中する電界は、半導体層、すなわち、ＡｌＧａＮ層及びＧａＮ層に印加される。一方、フィールドプレート電極の端部に集中する電界は、フィールド絶縁膜に印加される。
【０００４】
しかしながら、従来のＨＦＥＴには以下に示すような問題点がある。ＧａＮの臨界電界はＳｉの臨界電界の１０倍以上と高く、絶縁膜の破壊電界と同程度ある。このため、半導体層と絶縁膜には同程度の電界を印加することが可能となるが、そうすると、素子の耐圧がフィールド絶縁膜の破壊電界によって決まってしまう。そして、絶縁膜の破壊電界は成膜方法によって異なり、単結晶半導体の臨界電界に比べてばらつき易い。このため、素子耐圧がフィールド絶縁膜の破壊電界のばらつきに起因してばらついてしまい、耐圧の安定性が低い。
【０００５】
また、フィールド絶縁膜に印加される電界強度が破壊電界の強度未満であったとしても、長期間印加され続けることにより、絶縁膜が劣化し、次第にリーク電流が増大してしまう。そして、場合によっては、最終的に絶縁膜が破壊されてしまう。このため、フィールドプレート電極の端部に電界が強く集中すると、素子の長期的な信頼性を損う虞がある。
【０００６】
【特許文献１】特開２００５−９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、安定した高耐圧を有し、信頼性が高い窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、アンドープＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）からなる第１の半導体層と、前記第１の半導体層上に設けられ、アンドープ又はｎ型ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）からなる第２の半導体層と、少なくとも前記第２の半導体層の上面に選択的に形成されたｐ型の第３の半導体層と、前記第２の半導体層及び前記第３の半導体層に接続されたソース電極と、前記第２の半導体層に接続されたドレイン電極と、前記第２の半導体層上に設けられたゲート電極と、前記第２の半導体層上に設けられ、前記ゲート電極を覆うフィールド絶縁膜と、前記フィールド絶縁膜上における前記ゲート電極の直上域を含む領域に設けられ、前記ソース電極に接続されたフィールドプレート電極と、を備え、前記フィールドプレート電極と前記ドレイン電極との間の距離は、前記第３の半導体層と前記ドレイン電極との間の距離よりも長いことを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【０００９】
本発明によれば、安定した高耐圧を有し、信頼性が高い窒化物半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一又は対応する部分には、同一の符号を付している。
【００１１】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構成を模式的に例示する断面図、及び横軸にこの素子における電流方向の位置をとり縦軸に電界の強度をとって素子内の電界分布を例示するグラフ図である。  
本実施形態に係る窒化物半導体素子は、ＡｌＧａＮ／ＧａＮへテロ構造を利用した横形のＨＦＥＴ（以下、「ＧａＮ−ＨＦＥＴ」という）であり、例えば、高電圧電流の出力制御に用いられるものである。
【００１２】
図１に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、基板（図示せず）上に、第１の半導体層として、アンドープのＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）、例えば、ＧａＮからなるＧａＮ層１が設けられている。また、このＧａＮ層１上には、第２の半導体層として、アンドープ又はｎ型のＡｌｙＧａ１−ｙＮ（０＜ｙ≦１、ｘ＜ｙ）、例えば、アンドープのＡｌＧａＮからなるＡｌＧａＮ層２が設けられている。更に、ＡｌＧａＮ層２上には、ソース電極３及びドレイン電極４が相互に離隔して設けられており、ソース電極３とドレイン電極４との間には、ゲート電極５が設けられている。
【００１３】
ＧａＮ層１におけるＡｌＧａＮ層２との界面近傍（以下、「ＡｌＧａＮ／ＧａＮへテロ界面」ともいう）には、二次元電子ガス（２ＤＥＧ）が発生するが、ソース電極３及びドレイン電極４は、この２ＤＥＧにオーミック接続されている。また、ゲート電極５は、ＡｌＧａＮ層２との間でショットキー接合を形成している。一例では、ソース電極３及びドレイン電極４は、２ＤＥＧに対するコンタクト抵抗率が低いチタン（Ｔｉ）によって形成されており、ゲート電極５はショットキー接合におけるバリア高さが高いニッケル（Ｎｉ）により形成されている。
【００１４】
また、ＧａＮ層１の上層部及びＡｌＧａＮ層２には、第３の半導体層として、ｐ型のｐ層６が選択的に形成されている。ｐ層６は、例えば、ＧａＮ層１の上層部及びＡｌＧａＮ層２に対して、ｐ型不純物、例えば、フッ素（Ｆ）又はマグネシウム（Ｍｇ）を選択的にドープすることによって形成されている。ｐ層６は、ソース電極３の直下域の一部及びゲート電極５の直下域の一部を含む領域に形成されており、これにより、ソース電極３及びゲート電極５に接続されている。すなわち、ソース電極３は、ＡｌＧａＮ層２及びｐ層６に接続されている。なお、ｐ層６は必ずしもＧａＮ層１内に形成されている必要はなく、少なくともＡｌＧａＮ層２の上面に形成されていればよい。
【００１５】
更に、ＡｌＧａＮ層２上にゲート電極５を覆うようにフィールド絶縁膜７が設けられており、このフィールド絶縁膜７上には、ソース電極３に接続されたソースフィールドプレート電極（以下、「ソースＦＰ電極」という）８が設けられている。ソースＦＰ電極８は、フィールド絶縁膜７上において、ソース電極３の直上域から、ゲート電極５の直上域を越えて、ドレイン電極４の直上域の近傍まで張り出している。すなわち、ソースＦＰ電極８は、フィールド絶縁膜７上におけるゲート電極５の直上域を含む領域に設けられている。
【００１６】
そして、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソースＦＰ電極８とドレイン電極４との間の距離は、ｐ層６とドレイン電極４の間の距離よりも長い。例えば、上方、すなわち、ＡｌＧａＮ層２の上面に対して垂直な方向から見て（以下、「平面視で」という）、ｐ層６は、ソースＦＰ電極８よりもドレイン電極４側まで張り出している。
【００１７】
次に、本実施形態の作用効果について説明する。  
本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソース電極３とドレイン電極４との間（以下、「ソース・ドレイン間」ともいう）に電圧を印加することにより、ＡｌＧａＮ／ＧａＮへテロ界面に発生した２ＤＥＧをキャリアとして、ソース電極３とドレイン電極４との間に電流を流すことができる。また、ゲート電極５に負電位を印加することにより、ＡｌＧａＮ／ＧａＮへテロ界面におけるゲート電極５の直下域に空乏層を形成し、電流を遮断することができる。
【００１８】
このとき、ソース電極３とドレイン電極４との間に高電圧を印加すると、ゲート電極５のドレイン電極４側の端部において電界が集中する。そして、この電界の強度が限界を超えると、アバランシェ降伏が起こる。このアバランシェ降伏が起こる電圧が、素子（ＧａＮ−ＨＦＥＴ）の耐圧である。従って、素子の耐圧を高めるためには、ゲート電極５の端部における電界の集中を抑制することが必要である。
【００１９】
このため、このＧａＮ−ＨＦＥＴにおいては、ゲート電極５の直上域を含む領域に、ソースＦＰ電極８を設けている。これにより、ゲート電極５の端部における電界の集中を緩和して、素子の耐圧を向上させることができる。また、ゲート電極５の端部における電界集中を緩和することにより、ソース・ドレイン間に高電圧を印加したときに２ＤＥＧが電界加速されることを抑制することができる。これにより、電界加速された電子がフィールド絶縁膜７とＡｌＧａＮ層２との界面及びＧａＮ層１中の結晶欠陥などにトラップされることを抑制することができ、トラップされた電子により２ＤＥＧの濃度が低減することを抑制することができ、２ＤＥＧの濃度低減によるオン抵抗の増加を抑制することができる。この結果、耐圧が高くオン抵抗が低いＧａＮ−ＨＦＥＴを実現することが可能となる。
【００２０】
しかしながら、ソースＦＰ電極８を設けることにより、ゲート電極５の端部の電界、すなわち、ＡｌＧａＮ層２内及びＧａＮ層１内の電界は低減されるものの、ソースＦＰ電極８のドレイン電極４側の端部の電界、すなわち、フィールド絶縁膜７内の電界は増加してしまう。すなわち、図１のグラフ図に破線で示すように、ｐ層６を形成していない比較例においては、電界は、ソースＦＰ電極８のドレイン電極４側の端部に集中してしまう。これにより、フィールド絶縁膜７に強い電界が印加されてしまう。
【００２１】
ＧａＮの臨界電界は約３．３ＭＶ／ｃｍであり、この大きさは、従来のパワー素子に用いられていたＳｉの臨界電界の１０倍以上であるが、絶縁膜の破壊電界と同程度である。すなわち、絶縁膜の破壊電界は、ＧａＮの臨界電界と比較して著しく高いわけではない。このため、ＧａＮ中の電界を弱めても、絶縁膜中の電界が高くなれば、絶縁破壊が発生し、素子が破壊されてしまう。すなわち、素子の耐圧がフィールド絶縁膜の破壊電界によって決まってしまう。
【００２２】
そして、フィールド絶縁膜の破壊電界の大きさは成膜方法及び成膜条件に依存し、単結晶半導体の臨界電界に比べてばらつきが大きい。従って、素子の耐圧がフィールド絶縁膜の破壊電界によって決定されるようになると、素子の耐圧が不安定になる。また、長期間にわたってフィールド絶縁膜に強い電界が印加されることにより、フィールド絶縁膜が劣化し、素子の信頼性が低下する。
【００２３】
そこで、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソースＦＰ電極８よりもドレイン電極４に近い位置までｐ層６を形成している。これにより、ソースＦＰ電極８の端部における電界集中を緩和し、フィールド絶縁膜７の絶縁破壊を防ぐことができる。具体的には、ソース・ドレイン間に高電圧が印加されると、空乏層がｐ層６全体に広がる。この結果、図１のグラフ図に実線で示すように、ｐ層６のドレイン電極４側の端部における電界強度が増加し、ソースＦＰ電極８のドレイン電極４側の端部における電界強度が低下する。これにより、フィールド絶縁膜７の絶縁破壊を防止することができる。
【００２４】
また、ｐ層６はソース電極３に接続されているため、ゲート電極５に電圧を印加してＧａＮ−ＨＦＥＴのスイッチングを行ったときに、ｐ層６に対して速やかにホールを充放電することができる。これにより、ＧａＮ−ＨＦＥＴの動作速度を高速化することができる。
【００２５】
このように、本実施形態によれば、少なくともＡｌＧａＮ層２の上面にソース電極３に接続されたｐ層６を形成し、このｐ層６をフィールド絶縁膜７内で電界が最も強くなる部分であるフィールドプレート電極の端部よりもドレイン電極４側の位置まで延出させている。これにより、フィールド絶縁膜７内の電界集中を緩和し、素子耐圧が絶縁膜の破壊電界ではなく、半導体の臨界電界で決まるようにすることができる。この結果、素子の耐圧を高く且つ安定させることができる。また、フィールド絶縁膜内の電界が低減されることにより、電界の印加による絶縁膜の劣化を防ぐことができ、高い信頼性を得ることができる。すなわち、本実施形態によれば、安定した高耐圧を有し、信頼性が高い窒化物半導体素子を実現することができる。
【００２６】
以下、本実施形態におけるｐ層６の構成をより具体的に説明する。  
先ず、ｐ層６の不純物濃度について説明する。  
図２は、本実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に例示する断面図、及び横軸にこの素子における電流方向の位置をとり縦軸に電界の強度をとってｐ層のシート不純物濃度が素子内の電界分布に及ぼす影響を例示するグラフ図である。  
なお、図２のグラフ図には、ｐ層６のシート不純物濃度Ｎｐが２ＤＥＧのシート濃度Ｎ２ＤＥＧよりも低いときの電界分布を実線で示し、両濃度が等しいときの電界分布を破線で示し、濃度Ｎｐが濃度Ｎ２ＤＥＧよりも高いときの電界分布を一点鎖線で示している。
【００２７】
図２に示すように、素子内の電界分布は、ｐ層６のシート不純物濃度Ｎｐと２ＤＥＧのシート濃度Ｎ２ＤＥＧとの関係に依存する。なお、ここでいうシート不純物濃度とは、活性化した不純物のシート濃度である。図２に実線で示すように、ｐ層６のシート不純物濃度Ｎｐが２ＤＥＧのシート濃度Ｎ２ＤＥＧよりも低いと、ソースＦＰ電極８の端部における電界強度はｐ層６の端部における電界強度よりも高くなる。これに対して、図２に破線で示すように、濃度Ｎｐが濃度Ｎ２ＤＥＧと等しいと、ソースＦＰ電極８の端部における電界強度はｐ層６の端部における電界強度とほぼ等しくなる。また、図２に一点鎖線で示すように、濃度Ｎｐが濃度Ｎ２ＤＥＧよりも高いと、ソースＦＰ電極８の端部における電界強度はｐ層６の端部における電界強度よりも低くなる。従って、ソースＦＰ電極８の端部における電界を抑制するためには、ｐ層６のシート不純物濃度Ｎｐは２ＤＥＧのシート濃度Ｎ２ＤＥＧ以下であることが望ましく、２ＤＥＧのシート濃度Ｎ２ＤＥＧよりも低いことがより望ましい。なお、ＡｌＧａＮ層２をｎ型ドープとした場合でも、アンドープの場合と同様に、ｐ層６のシート不純物濃度は２ＤＥＧのシート濃度よりも低くすることが望ましい。この場合、ｎ型ドープにより発生した２ＤＥＧと分極により発生した２ＤＥＧとを合わせた２ＤＥＧシート濃度よりも、ｐ層６のシート不純物濃度を低くすればよい。
【００２８】
次に、ｐ層６の平面形状について説明する。  
図３（ａ）は本実施形態に係るＧａＮ−ＨＦＥＴを例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。  
なお、図３（ｂ）の内容は図１の断面図の内容と同じである。また、図３（ａ）においては、ゲート電極５は二点鎖線で描かれており、フィールド絶縁膜７及びソースＦＰ電極８は図示を省略されている。更に、図３に示す構成要素のうち、図１に示す構成要素と同一又は対応する構成要素には図１と同じ符号を付し、その詳しい説明は省略する。後述する他の図についても同様である。
【００２９】
図３（ａ）乃至（ｃ）に示すように、平面視で、ｐ層６の形状は、ソース電極３からドレイン電極４に向かう方向に延び、この方向に対して直交する方向に沿って断続的に配列されたストライプパターンである。例えば、ｐ層６は、その配列方向に沿って周期的に形成されている。また、ソース電極３、ドレイン電極４及びゲート電極５は、ｐ層６の配列方向に沿ってストライプ状に延びている。従って、平面視で、ｐ層６とゲート電極５とは交差しており、ゲート電極５の直下域には、ｐ層６が存在している部分と存在していない部分とが交互に配置されている。
【００３０】
このように、ｐ層６をストライプ状に形成することにより、ソース電極３とドレイン電極４との間の領域における２ＤＥＧが消滅する領域の割合を減らし、オン抵抗を低減することができる。これに対して、ｐ層６をソース・ドレイン間の領域の全体に形成すると、この領域の２ＤＥＧが全て消滅してしまい、オン抵抗が大きくなってしまう。なお、ｐ層６をストライプ状に形成しても、高電圧印加時には空乏層はｐ層６のドレイン電極４側の端部まで伸びるため、ソースＦＰ電極８の端部における電界を低減することは可能である。
【００３１】
（第１の実施形態の第１の変形例）  
図４（ａ）は第１の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。  
なお、図４（ａ）においては、ゲート電極５は二点鎖線で描かれており、フィールド絶縁膜７及びソースＦＰ電極８は図示を省略されている。  
図４（ａ）乃至（ｃ）に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、平面視で、ゲート電極５におけるドレイン電極４側の端縁からｐ層６のドレイン電極４側の端縁までの距離をａとし、ｐ層６の配列周期をｂとするとき、配列周期ｂは距離ａよりも短くなっている。すなわち、ａ＞ｂとなっている。
【００３２】
前述の第１の実施形態に係るＧａＮ−ＨＦＥＴにおいては、ｐ層６の配列密度を低くするほど、ソース・ドレイン間における２ＤＥＧが消滅する領域の割合は低下するため、オン抵抗は低くなるが、その反面、ソースＦＰ電極８端部の電界集中を抑制する効果も小さくなってしまう。そこで、本変形例においては、ｐ層６を周期的に形成し、且つ、この周期を短くしている。これにより、ソース・ドレイン間の領域におけるｐ層６が形成されていない領域の割合をある程度確保することで、オン抵抗の増加を抑制しつつ、隣り合うｐ層６間の距離を短くし、隣り合うｐ層６から伸びる空乏層同士をつながり易くすることで、ソースＦＰ電極８端部の電界を低減することができる。この効果を確実に得るためには、ｐ層６の配列周期ｂは、距離ａよりも短いことが望ましい。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３３】
（第１の実施形態の第２の変形例）  
図５は、第１の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを例示する平面図である。  
図５に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、平面視で、ｐ層６のドレイン電極４側の端部がｐ層６の配列方向両側に張り出しており、全体としてＴ字形状をなしている。これにより、隣り合うｐ層６から伸びる空乏層同士が、ソースＦＰ電極８の直下域の近傍においてよりつながり易くなる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３４】
（第２の実施形態）  
図６は、本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に例示する断面図である。  
図６に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第１の実施形態に係るＧａＮ−ＨＦＥＴ（図１参照）の構成に加えて、ゲート電極５に接続されたゲートＦＰ電極９が設けられている。ゲートＦＰ電極９はフィールド絶縁膜７内に埋め込まれており、フィールド絶縁膜７によってソースＦＰ電極８から絶縁されている。また、ゲートＦＰ電極９はゲート電極５の直上域からドレイン電極４の直上域に向けて張り出している。
【００３５】
本実施形態においては、ソースＦＰ電極８に加えてゲートＦＰ電極９が設けられているため、ソースＦＰ電極８のみを設ける場合と比較して、ゲート電極５の端部における電界集中をより効果的に抑制することができる。これにより、２ＤＥＧが電界加速され界面及び結晶欠陥などにトラップされてオン抵抗を増加させる現象を、より効果的に抑制することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３６】
（第３の実施形態）  
図７は、本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に例示する断面図である。  
図７に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第２の実施形態に係るＧａＮ−ＨＦＥＴ（図６参照）の構成に加えて、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるゲート電極５の直下域に、第４の半導体層として、ｐ型のｐ＋層１０が形成されている。ｐ＋層１０は、例えば、ゲート電極５の直下域の全長にわたってストライプ状に形成されており、その深さはｐ層６の深さよりも深い。また、ｐ＋層１０におけるｐ型不純物のシート濃度は、ｐ層６のｐ型不純物のシート濃度よりも高く、例えば、２ＤＥＧのシート濃度よりも高い。ｐ＋層１０は、ＧａＮ層１の上層部及びＡｌＧａＮ層２に対して、ｐ型不純物を選択的にドープすることにより、形成することができる。
【００３７】
本実施形態においては、ゲート電極５の直下域のみに選択的にｐ＋層１０が形成されているため、２ＤＥＧを完全に無効化し、ゲートしきい値電圧をプラス側にシフトさせることができる。特に、ｐ＋層１０のｐ型不純物のシート濃度を２ＤＥＧシート濃度よりも高くすれば、しきい値電圧は０Ｖ以上となる。つまり、ノーマリーオフ動作を実現することが可能となる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３８】
（第３の実施形態の変形例）  
図８は、第３の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に例示する断面図である。  
図８に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、前述の第３の実施形態に係るＧａＮ−ＨＦＥＴ（図７参照）の構成に加えて、ｐ＋層１０とゲート電極５との間、例えば、ＡｌＧａＮ層２上におけるソース電極３とドレイン電極４との間の領域全体に、ゲート絶縁膜１１が設けられている。
【００３９】
本変形例によれば、ゲート絶縁膜１１を設けることにより、ゲートリーク電流を低減することができる。これにより、ゲート電極５に大きなプラス電圧を印加することが可能となり、チャネル抵抗を低減することができる。この結果、素子のオン抵抗を低減することが可能となる。本変形例における上記以外の構成及び作用効果は、前述の第３の実施形態と同様である。
【００４０】
（第４の実施形態）  
図９は、本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に例示する断面図である。  
図９に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第１の実施形態に係るＧａＮ−ＨＦＥＴ（図１参照）の構成に加えて、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるソース電極３の直下域の一部に、ｐ型のｐ＋コンタクト層１２が形成されている。ｐ＋コンタクト層１２は、例えば、ソース電極３の直下域におけるｐ層６と接する領域のみに形成されており、これにより、ｐ層６及びソース電極３の双方に接続されている。また、ｐ＋コンタクト層１２のｐ型不純物のシート濃度はｐ層６のｐ型不純物のシート濃度よりも高い。ｐ＋コンタクト層１２は、例えば、ＧａＮ層１の上層部及びＡｌＧａＮ層２に対してｐ型不純物を選択的にドープすることにより、形成することができる。
【００４１】
第１の実施形態において説明したように、素子内の電界分布を均一にするためには、ｐ層６のシート不純物濃度は２ＤＥＧのシート濃度よりも低いことが好ましいが、その反面、ｐ層６のシート不純物濃度を低くすると、ｐ層６とソース電極３との間のコンタクト抵抗率が高くなり、ｐ層６に対して速やかにホールを充放電することが困難になる。そこで、本実施形態においては、ｐ＋コンタクト層１２を形成することにより、ｐ層６のシート不純物濃度を低く保ったまま、ｐ層６とソース電極３との間の抵抗を低減し、ｐ層６に対する速やかなホールの充放電を可能としている。これにより、素子の高速化を図ることが可能となる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００４２】
（第４の実施形態の変形例）  
図１０は、第４の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に例示する断面図である。  
図１０に示すように、本変形例に係るＧａＮ−ＨＦＥＴは、前述の第４の実施形態に係るＧａＮ−ＨＦＥＴ（図９参照）と比較して、ソース電極３がｎコンタクト用部分３ａとｐコンタクト用部分３ｂとから構成されている点が異なっている。すなわち、ソース電極３のうち、ドレイン電極４から遠い側の部分はｎコンタクト用部分３ａとなっており、ドレイン電極４に近い側の部分はｐコンタクト用部分３ｂとなっている。
【００４３】
ｎコンタクト用部分３ａは、ＡｌＧａＮ層２の上面におけるｐ層６又はｐ＋コンタクト層１２が形成されていない部分、すなわち、ｎ型又はアンドープの半導体部分に接触している。そして、ｎコンタクト用部分３ａは、ｎ型の半導体に対するコンタクト抵抗率が低い金属によって形成されており、例えば、チタン（Ｔｉ）によって形成されている。一方、ｐコンタクト用部分３ｂは、ｐ層６及びｐ＋コンタクト層１２、すなわち、ｐ型の半導体部分に接触している。そして、ｐコンタクト用部分３ｂは、ｐ型の半導体に対するコンタクト抵抗率が低い金属によって形成されており、例えば、白金（Ｐｔ）によって形成されている。
【００４４】
本変形例によれば、ソース電極３にｎコンタクト用部分３ａ及びｐコンタクト用部分３ｂを設け、それぞれをｎ型半導体及びｐ型半導体に対するコンタクト抵抗率が低い材料によって形成することにより、ソース電極３を２ＤＥＧ及びｐ層６の双方に対して低い抵抗で接続することができる。なお、ｐ層６の配列方向に沿って、ソース電極３におけるｐ層６と接触する位置のみにｐコンタクト用部分３ｂを周期的に設け、それ以外の部分をｎコンタクト用部分３ａによって形成してもよい。本変形例における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。
【００４５】
以上、本発明を第１乃至第４の実施形態及びそれらの変形例により説明したが、本発明はこれらの例に限定されるものではなく、例えば、前述の各実施形態及び変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。また、前述の各実施形態及び変形例は、相互に組み合わせて実施することもできる。例えば、前述の第２乃至第４の実施形態においても、第１の実施形態と同様に、ｐ層６はストライプ状に形成することが望ましい。
【００４６】
また、前述の各実施形態及び変形例においては、ＧａＮ層１がアンドープのＧａＮにより形成されている例を示したが、ＧａＮ層１はアンドープのＡｌＧａＮにより形成されていてもよい。また、前述の各実施形態及び変形例においては、ＡｌＧａＮ層２がアンドープのＡｌＧａＮにより形成されている例を示したが、ＡｌＧａＮ層２はｎ型のＡｌＧａＮにより形成されていてもよい。又は、ＡｌＧａＮ層２はＡｌＮにより形成されていてもよい。すなわち、前述の各実施形態及び変形例においては、ＡｌＧａＮ／ＧａＮへテロ構造が形成されている例を示したが、本発明はこれに限定されず、ＡｌＮ／ＡｌＧａＮへテロ構造など、各層のＡｌとＧａとの組成比を任意に設定したヘテロ構造を形成してもよい。
【００４７】
更に、本発明は、ＧａＮ層１及びＡｌＧａＮ層２を形成するための支持基板の材料によって限定されることはなく、支持基板には、ＳｉＣ基板、サファイア基板、Ｓｉ基板又はＧａＮ基板などを用いることができる。また、これらの支持基板とＧａＮ層１との間にはバッファー層を設けてもよい。このバッファー層の構造及び材料も特に限定されず、例えば、ＡｌＮ層、ＡｌＧａＮ層、又はＡｌＮ層とＧａＮ層との積層構造などを用いることができる。
【００４８】
更にまた、前述の各実施形態及び変形例においては、ゲート部分をプレナーショットキーゲート構造とする例を示したが、本発明はこれに限定されず、リセスゲート構造又はＧａＮキャップ層が形成された構造など、他のゲート構造でも実施可能である。更にまた、本発明の効果は、ゲート絶縁膜及びフィールド絶縁膜などの絶縁膜の材料によっても限定されない。これらの絶縁膜の材料は、例えば、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３又はＨｆＯ２など、半導体プロセスにおいて使用可能な絶縁材料であればよい。
【００４９】
更にまた、前述の各実施形態及び変形例で示したＨＦＥＴのゲート・ドレイン間はヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ）であることから、ゲート電極をアノード電極に置き換え、ドレイン電極をカソード電極に置き換えることにより、耐圧が高くオン電圧が低いＨＳＢＤを実現することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴを例示する断面図、及び横軸にこの素子における電流方向の位置をとり縦軸に電界の強度をとって素子内の電界分布を例示するグラフ図である。
【図２】本実施形態に係るＧａＮ−ＨＦＥＴを例示する断面図、及び横軸にこの素子における電流方向の位置をとり縦軸に電界の強度をとってｐ層のシート不純物濃度が素子内の電界分布に及ぼす影響を例示するグラフ図である。
【図３】（ａ）は本実施形態に係るＧａＮ−ＨＦＥＴを例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４】（ａ）は第１の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図５】第１の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを例示する平面図である。
【図６】本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴを例示する断面図である。
【図７】本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴを例示する断面図である。
【図８】第３の実施形態の変形例に係るＧａＮ−ＨＦＥＴを例示する断面図である。
【図９】本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴを例示する断面図である。
【図１０】第４の実施形態の変形例に係るＧａＮ−ＨＦＥＴを例示する断面図である。
【符号の説明】
【００５１】
１  ＧａＮ層、２  ＡｌＧａＮ層、３  ソース電極、３ａ  ｎコンタクト用部分、３ｂ  ｐコンタクト用部分、４  ドレイン電極、５  ゲート電極、６  ｐ層、７  フィールド絶縁膜、８  ソースＦＰ電極、９  ゲートＦＰ電極、１０  ｐ＋層、１１  ゲート絶縁膜、１２  ｐ＋コンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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