(57)【要約】【課題】高速かつ精度の高いデータ読出動作を実行可能な不揮発性記憶装置を提供する。【解決手段】センスアンプＳＡ０、増幅ユニット５５と、トランジスタＱＶ１，ＱＶ２の他方導通端子との間にキャパシタＣ１，Ｃ２を設ける。また、センスアンプＳＡ１は、増幅ユニット５５＃と、トランジスタＱＶ１＃，ＱＶ２＃の他方導通端子との間にキャパシタＣ１＃，Ｃ２＃を設ける。また、ノードＮ１ａ，Ｎ１ｂとの間にトランジスタ８０を設ける。また、ノードＮ２ａ，Ｎ２ｂとの間にトランジスタ８１を設ける。偶数行のメモリセルについてのデータ読出の場合には、ビット線／ＢＬｊ，／ＢＬｊ＋１は、低抵抗Ｒｍｉｎ、高抵抗Ｒｍａｘのダミーメモリセルと接続される。そして、偶数行のメモリセルについてのデータ読出の場合には、トランジスタ８１が導通する。【選択図】図６
2008305527.tif 000002
【特許請求の範囲】
【請求項１】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第１および第２のデータ線対と、
前記第１および第２のデータ線対にそれぞれ対応して設けられ、データ読出時に前記第１および第２のデータ線対に流れる通過電流に基づく並列なデータ読出を実行するための第１および第２の差動増幅部とを備え、
前記データ読出時において、前記第１および第２のデータ線対の一方側の各々は、前記複数のメモリセルのうちの選択された選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第１および第２のデータ線対の他方側の各々は、前記複数のメモリセルのうちの前記選択メモリセルとの比較に用いられる２つのダミーメモリセルとそれぞれ電気的に結合され、
前記第１および第２の差動増幅部の各々は、
各々の一方導通端子が、前記第１および第２のデータ線対のうちの対応する一方のデータ線対とそれぞれ電気的に結合され、ゲートが共に基準電圧に接続される一対の第１のトランジスタと、
前記一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、前記一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、
一方電極を前記一対の第１のトランジスタの各々の他方導通端子と、他方電極を第１および第２の入力ノードと接続された一対のキャパシタと、
前記一対のキャパシタの他方電極と接続された第１および第２の入力ノードの電位差を増幅する増幅回路とを含み、
前記第１および第２のデータ線対の他方側の各々と接続されるキャパシタと接続される前記第１の入力ノード間および前記第２の入力ノード間のいずれか一方の電気的な接続を制御する接続制御部をさらに備え、
前記第１および第２のデータ線対の他方側の各々と電気的に結合される２つのダミーメモリセルのうちの一方のダミーメモリセルは、前記メモリセルの記憶データの一方のデータレベルを指し示す高抵抗状態に設定され、他方のダミーメモリセルは、前記メモリセルの記憶データの他方のデータレベルを指し示す低抵抗状態に設定される、不揮発性記憶装置。
【請求項２】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第１および第２のデータ線対と
前記第１および第２のデータ線対にそれぞれ対応して設けられ、データ読出時に前記第１および第２のデータ線対に流れる通過電流に基づく並列なデータ読出を実行するための第１および第２の差動増幅部とを備え、
前記データ読出時において、前記第１および第２のデータ線対の一方側の各々は、前記複数のメモリセルのうちの選択された選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第１および第２のデータ線対の他方側の各々は、前記複数のメモリセルのうちの前記選択メモリセルとの比較に用いられる２つのダミーメモリセルとそれぞれ電気的に結合され、
前記第１および第２の差動増幅部の各々は、
各々の一方導通端子が、前記第１および第２のデータ線対のうちの対応する一方のデータ線対とそれぞれ電気的に結合され、ゲートが共に基準電圧に接続される一対の第１のトランジスタと、
前記一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、前記一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、
一方電極を前記一対の第１のトランジスタの各々の他方導通端子と、他方電極を第１および第２の入力ノードと接続された一対の第１のキャパシタと、
前記一対の第１のキャパシタの他方電極と接続された第１および第２の入力ノードの電位差を増幅する増幅回路と、
一方電極を前記一対の第１のトランジスタの各々の他方導通端子と接続される一対の第２のキャパシタとを含み、
前記第１の差動増幅部は、前記一対の第２のキャパシタの他方電極と前記第１および第２の差動増幅部の第１および第２の入力ノードとの間の接続を制御する第１の接続制御回路をさらに含み、
前記第２の差動増幅部は、前記一対の第２のキャパシタの他方電極と前記第１および第２の差動増幅部の第１および第２の入力ノードとの間の接続を制御する第２の接続制御回路をさらに含み、
前記第１の接続制御回路は、対応する前記一対の第２のキャパシタの他方電極を前記第１および第２の差動増幅部のうちの一方の第１の入力ノードおよび他方の第２の入力ノードとそれぞれ接続し、前記第２の接続制御回路は、対応する前記一対の第２のキャパシタの他方電極を前記第１および第２のうちの他方の第１の入力ノードおよび一方の第２の入力ノードとそれぞれ接続し、
前記第１および第２のデータ線対の他方側の各々と電気的に結合される２つのダミーメモリセルのうちの一方のダミーメモリセルは、前記メモリセルの記憶データの一方のデータレベルを指し示す高抵抗状態に設定され、他方のダミーメモリセルは、前記メモリセルの記憶データの他方のデータレベルを指し示す低抵抗状態に設定される、不揮発性記憶装置。
【請求項３】
前記第１の接続制御回路は、
前記一対の第２のキャパシタの他方電極の一方と前記第１および第２の差動増幅部の第１の入力ノードとの間の接続を制御する第１および第２のスイッチ素子と、
前記一対の第２のキャパシタの他方電極の他方と前記第１および第２の差動増幅部の第２の入力ノードとの間の接続を制御する第３および第４のスイッチ素子とを含み、
前記第２の接続制御回路は、
前記一対の第２のキャパシタの他方電極の一方と前記第１および第２の差動増幅部の第１の入力ノードとの間の接続を制御する第５および第６のスイッチ素子と、
前記一対の第２のキャパシタの他方電極の他方と前記第１および第２の差動増幅部の第２の入力ノードとの間の接続を制御する第７および第８のスイッチ素子とを含み、
前記第１〜第８のスイッチ素子は、ソースおよびドレインが互いに共通であるＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを有し、
前記第１の差動増幅部は、対応する前記一対の第１のキャパシタの他方電極と第１および第２の入力ノードとの間の接続を制御する第１のダミー接続制御回路を含み、
前記第２の差動増幅部は、対応する前記一対の第１のキャパシタの他方電極と第１および第２の入力ノードとの間の接続を制御する第２のダミー接続制御回路を含み、
前記第１のダミー接続制御回路は、
対応する前記一対の第１のキャパシタの他方電極の一方と第１の入力ノードとの間の接続を制御する第１および第２のダミースイッチ素子と、
対応する前記一対の第１のキャパシタの他方電極の他方と第２の入力ノードとの間の接続を制御する第３および第４のダミースイッチ素子とを有し、
前記第２のダミー接続制御回路は、
対応する前記一対の第１のキャパシタの他方電極の一方と第１の入力ノードとの間の接続を制御する第５および第６のダミースイッチ素子と、
対応する前記一対の第１のキャパシタの他方電極の他方と第２の入力ノードとの間の接続を制御する第７および第８のダミースイッチ素子とを有し、
前記第１〜第８のダミースイッチ素子は、前記第１〜第８のスイッチ素子と同じようにソースおよびドレインが互いに共通であるＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを有する、請求項２記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅する差動増幅回路（センスアンプ）の回路構成に関する。
【背景技術】
【０００２】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。
【０００３】
さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Magnetic Random Access Memory）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ovonic Unified Memories)デバイス等が特に注目されている。
【０００４】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である（非特許文献１および特許文献１〜特許文献３）。
【０００５】
図１３は、従来のセンスアンプを用いたデータ読出動作を説明する概略構成図である。
従来のセンスアンプの動作について説明する。
【０００６】
図１３を参照して、従来のセンスアンプは、電源電圧Ｖｃｃと内部ノードＮ１との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧Ｖｃｃと内部ノードＮ２との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ５と、内部ノードＮ１，Ｎ２を入力ノードとする増幅ユニット５０とを含む。
【０００７】
また、センスアンプＳＡは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。
【０００８】
ここで、トランジスタＱＰ１，ＱＰ５は、ＰチャンネルＭＯＳトランジスタである。
上記で説明した、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１およびＱＶ２によりローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下の所定電圧に設定し、この所定電圧に従う通過電流がノードＮ１，Ｎ２に流れる。
【０００９】
トランジスタＱＰ１は、ゲートとドレインが電気的に結合され、ノードＮ１に流れる通過電流を電圧信号に変換する。また、トランジスタＱＰ５は、ゲートとドレインが電気的に結合され、ノードＮ２に流れる通過電流を電圧信号に変換する。
【００１０】
増幅ユニット５０は、トランジスタＱＰ１，ＱＰ５において変換した電圧信号を一対の入力として受けて、ノードＮ１，Ｎ２を流れる通過電流に応じた信号を増幅して読出データＳＯＵＴを出力する。
【００１１】
センスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた電圧差を増幅し、図示しない後段のアンプによりさらに増幅動作を実行することにより、メモリセルの記憶データが出力すなわちデータ読出が実行される。
【００１２】
次に、データ読出動作について具体的に説明する。
データ読出動作を実行するための入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｋ、選択されたメモリセルに対応して設けられたワード線ＷＬが活性化（「Ｈ」レベル）される。また、ダミーメモリセルに対応して設けられたワード線ＤＷＬが活性化（「Ｈ」レベル）される。
【００１３】
選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａおよびＣＳＧｂがターンオンし、選択列のビット線ＢＬｊ，／ＢＬｊとローカル入出力線ＬＩＯ，／ＬＩＯとが電気的に結合される。
【００１４】
ワード線ＷＬの活性化に応答して、アクセストランジスタＡＴＲがオンし、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。
【００１５】
また、ワード線ＷＬＤの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡと選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡにおいて所定のセンス動作が実行される。
【００１６】
具体的には、センスアンプは、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、メモリセルＭＣとダミーメモリセルＤＭＣとの間には、電気抵抗差が存在する。
【００１７】
したがって、選択されたメモリセルＭＣの記憶データに応じた抵抗値Ｒｃｅｌｌと、ダミーメモリセルＤＭＣの抵抗値Ｒｒｅｆに従って、ローカル入出力線ＬＩＯ，／ＬＩＯには電気抵抗に応じた通過電流が流れ始め、通過電流の通過電流差に応じた電圧差がノードＮ１，Ｎ２に現れる。電圧差が十分に現れた状態において、さらに増幅動作を実行して、読出データＳＯＵＴを出力する。
【００１８】
ここで、ダミーメモリセルＤＭＣの抵抗値Ｒｒｅｆは、選択されたメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの記憶データに応じた抵抗値Ｒｃｅｌｌの取り得る最大値Ｒｍａｘと、最小値Ｒｍｉｎとの中間値に設定されることが要求されるが、ダミーメモリセルのトンネル磁気抵抗素子ＴＭＲを中間の抵抗値に設定することは難しい。
【００１９】
図１４は、従来のセンスアンプを用いた別のデータ読出動作を説明する概略構成図である。
【００２０】
図１４を参照して、ここでは、図１３で説明したセンスアンプＳＡと同様のセンスアンプＳＡ＃がそれぞれ設けられ、センスアンプＳＡのノードＮ１とセンスアンプＳＡ＃のノードＮ１＃との間を電気的に結合させるスイッチ素子ＱＳＷａと、センスアンプＳＡのノードＮ２とセンスアンプＳＡ＃のノードＮ２＃との間を電気的に結合させるスイッチ素子ＱＳＷｂとが設けられた場合が示されている。
【００２１】
また、メモリセル側においては、ビット線ＢＬｊ，／ＢＬｊにそれぞれ接続されるメモリセルＭＣ０ｅおよびダミーメモリセルＤＭＣ０ｅと、メモリセルＭＣ０ｏおよびダミーメモリセルＤＭＣ０ｏとが示されている。また、ビット線ＢＬｊ＋１，／ＢＬｊ＋１にそれぞれ接続されるメモリセルＭＣ１ｅおよびダミーメモリセルＤＭＣ１ｅと、メモリセルＭＣ１ｏおよびダミーメモリセルＤＭＣ１ｏとが示されている。
【００２２】
ここで、ダミーメモリセルＤＭＣ０ｅ，ＤＭＣ０ｏのトンネル磁気抵抗素子は、抵抗値Ｒｍｉｎに設定され、ダミーメモリセルＤＭＣ１ｅ，ＤＭＣ１ｏのトンネル磁気抵抗素子は、抵抗値Ｒｍａｘに設定される。
【００２３】
センスアンプの動作については同様であり、データ読出動作について説明する。
データ読出動作を実行するための入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｋ、選択されたメモリセルに対応して設けられたワード線が活性化（「Ｈ」レベル）される。また、ダミーメモリセルに対応して設けられたワード線が活性化（「Ｈ」レベル）される。本構成の場合においては、２列が並列に選択されてデータ読出が実行される場合について説明する。また、一例として偶数行のメモリセルＭＣ０ｅおよびＭＣ１ｅのデータ読出動作について説明する。
【００２４】
本例においては、メモリセルの偶数行目に対応してワード線ＷＬｅが設けられ、奇数行目に対応してワード線ＷＬｏが設けられる。同様にダミーメモリセルの偶数行目に対応してワード線ＷＬＤｅが設けられ、奇数行目に対応してワード線ＷＬＤｏが設けられる。
【００２５】
選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａおよびＣＳＧｂがターンオンし、選択列のビット線ＢＬｊ，／ＢＬｊとローカル入出力線ＬＩＯ０，／ＬＩＯ０とが電気的に結合される。また、選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａ＃およびＣＳＧｂ＃がターンオンし、選択列のビット線ＢＬｊ＋１，／ＢＬｊ＋１とローカル入出力線ＬＩＯ１，／ＬＩＯ１とが電気的に結合される。
【００２６】
偶数行のメモリセルＭＣ０ｅおよびＭＣ１ｅを選択に従うワード線ＷＬｅの活性化に応答して、アクセストランジスタＡＴＲがオンし、ローカル入出力線ＬＩＯ０は、ビット線ＢＬｊおよび選択メモリセルＭＣ０ｅを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＷＬＤｏの活性化に応答して、ローカル入出力線／ＬＩＯ０は、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣ０ｏを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡと選択メモリセルＭＣ０ｅおよびダミーメモリセルＤＭＣ０ｏとの間に電流経路が形成される。
【００２７】
また、同様にワード線ＷＬｅの活性化に応答して、アクセストランジスタＡＴＲがオンし、ローカル入出力線ＬＩＯ１は、ビット線ＢＬｊ＋１および選択メモリセルＭＣ１ｅを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＷＬＤｏの活性化に応答して、ローカル入出力線／ＬＩＯ１は、ビット線／ＢＬｊ＋１およびダミーメモリセルＤＭＣ１ｏを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡ＃と選択メモリセルＭＣ１ｅおよびダミーメモリセルＤＭＣ１ｏとの間に電流経路が形成される。
【００２８】
そして、制御信号ＲＡＥ（「Ｈ」レベル）が入力され、スイッチ素子ＱＳＷｂを介してノードＮ２とノードＮ２＃とが電気的に結合される。
【００２９】
ここで、ノードＮ２は、抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｏが接続され、ノードＮ２＃は、抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｏが接続される。
【００３０】
すなわち、ノードＮ２，Ｎ２＃はほぼ同電位に設定されるためそれぞれ抵抗値（Ｒｍａｘ＋Ｒｍｉｎ）／２に応じた電流が供給される。すなわち、ダミーメモリセルを最大値Ｒｍａｘと、最小値Ｒｍｉｎとの中間値に設定した場合と同様の基準電流Ｉｒｅｆが供給されることになる。
【００３１】
この場合、理想的には、ノードＮ２，Ｎ２＃の電圧に関して、電圧Ｖ１＝Ｖ０となって欲しいところ、スイッチ素子ＱＳＷｂのオン抵抗値Ｒｏｎがあるため電圧差が生じることになる。
【００３２】
【数１】
2008305527.tif 000003
【００３３】
なお、ここで、抵抗値ＲＬは、トランジスタＱＰ５，ＱＰ５＃の負荷抵抗に相当する。
増幅ユニット５０，５０＃において、この上述したスイッチ素子ＱＳＷｂのオン抵抗値Ｒｏｎに従う電圧差は、増幅ユニット５０，５０＃のリファレンス側の電位を変化させることになりマージン余裕がなくなり、精度の高いデータ読出の実行が難しくなる可能性がある。
【００３４】
図１５は、従来のセンスアンプを用いたさらに別のデータ読出動作を説明する概略構成図である。
【００３５】
図１５を参照して、ここでは、図１４で説明したセンスアンプＳＡ，ＳＡ＃において、オン抵抗を有するスイッチ素子ＱＳＷａ，ＱＳＷｂを設けるのをやめてノードＮ１，Ｎ１＃を共通に接続した構成が示されている。
【００３６】
そして、いわゆるスイッチャ６０をセンスアンプＳＡのトランジスタＱＶ１，ＱＶ２とローカル入出力線ＬＩＯ０，／ＬＩＯ０との間およびセンスアンプＳＡ＃のトランジスタＱＶ１＃，ＱＶ２＃とローカル入出力線ＬＩＯ１，／ＬＩＯ１との間に設けた構成である。
【００３７】
スイッチャ６０は、トランジスタ６１〜６８とを含む。トランジスタ６１〜６８は、ＮチャネルＭＯＳトランジスタである。
【００３８】
トランジスタ６１は、ローカル入出力線ＬＩＯ０とトランジスタＱＶ２との間の経路を設けるスイッチ素子である。トランジスタ６２は、トランジスタＱＶ１とローカル入出力線／ＬＩＯ０との間の経路を設けるスイッチ素子である。トランジスタ６１，６２は、制御信号ＲＡＥ（「Ｈ」レベル）の入力を受けて、互いにオンし、トランジスタＱＶ１，ＱＶ２とローカル入出力線ＬＩＯ０，／ＬＩＯ０との接続経路を切り替える。
【００３９】
トランジスタ６３は、ローカル入出力線ＬＩＯ０とトランジスタＱＶ１との間の経路を設けるスイッチ素子である。トランジスタ６４は、トランジスタＱＶ２とローカル入出力線／ＬＩＯ０との間の経路を設けるスイッチ素子である。トランジスタ６３，６４は、制御信号ＲＡＯ（「Ｈ」レベル）の入力を受けて、互いにオンし、トランジスタＱＶ１，ＱＶ２とローカル入出力線ＬＩＯ０，／ＬＩＯ０との間の接続経路を形成する。
【００４０】
トランジスタ６５は、ローカル入出力線ＬＩＯ１とトランジスタＱＶ２＃との間の経路を設けるスイッチ素子である。トランジスタ６６は、トランジスタＱＶ１＃とローカル入出力線／ＬＩＯ１との間の経路を設けるスイッチ素子である。トランジスタ６５，６６は、制御信号ＲＡＥ（「Ｈ」レベル）の入力を受けて、互いにオンし、トランジスタＱＶ１＃，ＱＶ２＃とローカル入出力線ＬＩＯ１，／ＬＩＯ１との接続経路を切り替える。
【００４１】
トランジスタ６７は、ローカル入出力線ＬＩＯ１とトランジスタＱＶ１＃との間の経路を設けるスイッチ素子である。トランジスタ６８は、トランジスタＱＶ２＃とローカル入出力線／ＬＩＯ１との間の経路を設けるスイッチ素子である。トランジスタ６７，６８は、制御信号ＲＡＥ（「Ｈ」レベル）の入力を受けて、互いにオンし、トランジスタＱＶ１＃，ＱＶ２＃とローカル入出力線ＬＩＯ１，／ＬＩＯ１との間の接続経路を形成する。
【００４２】
すなわち、スイッチャ６０は、制御信号ＲＡＥ，ＲＡＯの入力に従って、ノードＮ１，Ｎ１＃側を常にダミーメモリセルＤＭＣと接続されるように制御する。
【００４３】
当該構成の場合、スイッチ素子ＱＳＷａ，ＱＳＷｂを設けない構成であるためノードＮ１，Ｎ１＃に電圧差が生じる問題を抑制することが可能である。また、スイッチャ６０は、いずれの経路を形成する場合においてもトランジスタを１つずつ介する構成であるためローカル入出力線側においても抵抗差（あるいは電圧差）が生じにくい構成である。
【特許文献１】特開２００４−１６４７６６号公報
【特許文献２】特開２００５−３６６５３６号公報
【特許文献３】特開２００６−０４６９２９号公報
【非特許文献１】Takaharu Tsuji, Hiroaki Tanizaki etal,"A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture",2004 Symposium on VLSI Circuits Digest of Technical Papers,p450-453
【発明の開示】
【発明が解決しようとする課題】
【００４４】
しかしながら、スイッチャ６０を設けた構成の場合、上述したようにトランジスタを余分に１つずつ介する構成であるためスイッチャ６０を構成するトランジスタのオン抵抗分トンネル磁気抵抗素子ＴＭＲの印加電圧が低下することになり、通過電流差が小さくなるためデータ読出マージンが低下することになる。
【００４５】
一方、基準電圧Ｖｒｅｆを調整して、トランジスタＱＶ１，ＱＶ１＃，ＱＶ２，ＱＶ２＃のソース・ドレイン電圧を一定量確保してトンネル磁気抵抗素子ＴＭＲの印加電圧を引き上げることも可能であるが、その場合、ノードＮ１，Ｎ１＃，Ｎ２，Ｎ２＃の信号振幅の範囲が狭まることになる。すなわち、増幅ユニット５０，５０＃に入力される入力信号の電圧振幅（電圧信号差）が小さくなることになるため増幅ユニット５０，５０＃の高速動作に支障をきたすことになる。
【００４６】
本発明は上記のような問題を解決するためになされたものであって、高速かつ精度の高いデータ読出動作を実行可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００４７】
本発明の一実施例によれば、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第１および第２のデータ線対と、第１および第２のデータ線対にそれぞれ対応して設けられ、データ読出時に前記第１および第２のデータ線対に流れる通過電流に基づく並列なデータ読出を実行するための第１および第２の差動増幅部とを備える。また、データ読出時において、前記第１および第２のデータ線対の一方側の各々は、前記複数のメモリセルのうちの選択された選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第１および第２のデータ線対の他方側の各々は、前記複数のメモリセルのうちの前記選択メモリセルとの比較に用いられる２つのダミーメモリセルとそれぞれ電気的に結合される。第１および第２の差動増幅部の各々は、各々の一方導通端子が、前記第１および第２のデータ線対のうちの対応する一方のデータ線対とそれぞれ電気的に結合され、ゲートが共に基準電圧に接続される一対の第１のトランジスタを含む。また、一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、前記一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、一方電極を前記一対の第１のトランジスタの各々の他方導通端子と、他方電極を第１および第２の入力ノードと接続された一対のキャパシタとを含む。また、一対のキャパシタの他方電極と接続された第１および第２の入力ノードの電位差を増幅する増幅回路とを含む。第１および第２のデータ線対の他方側の各々と接続されるキャパシタと接続される前記第１の入力ノード間および前記第２の入力ノード間のいずれか一方の電気的な接続を制御する接続制御部をさらに備える。第１および第２のデータ線対の他方側の各々と電気的に結合される２つのダミーメモリセルのうちの一方のダミーメモリセルは、前記メモリセルの記憶データの一方のデータレベルを指し示す高抵抗状態に設定され、他方のダミーメモリセルは、前記メモリセルの記憶データの他方のデータレベルを指し示す低抵抗状態に設定される。
【発明の効果】
【００４８】
この実施例によれば、第１の差動増幅部は、増幅回路と、増幅回路の第１および第２の入力ノードと、第１のデータ線対とそれぞれ接続される一対の第１のトランジスタの他方導通端子との間に一対のキャパシタを設ける。また、第２の差動増幅部は、増幅回路と、増幅回路の第１および第２の入力ノードと、第２のデータ線対とそれぞれ接続される一対の第１のトランジスタの他方導通端子との間に一対のキャパシタを設ける。また、第１の入力ノード間および第２の入力ノード間のいずれか一方の電気的な接続を制御する接続制御部をさらに設ける。
【００４９】
第１および第２のデータ線対の他方側は、２つのダミーメモリセルと接続され、一方は高抵抗状態、他方は低抵抗状態に設定される。
【００５０】
データ線対の他方側は、ダミーメモリセルと接続され、キャパシタを介してデータ線対の他方側と接続される増幅回路の第１の入力ノード間および第２の入力ノード間のいずれか一方は電気的に接続される。
【００５１】
したがって、第１および第２のデータ線対の他方側には、高抵抗状態に対応した通過電流と、低抵抗状態に対応した通過電流が流れる。
【００５２】
キャパシタを介して増幅回路の入力ノードに通過電流に応じた電位変化が伝達される。  増幅回路の入力ノードの一方は、接続制御回路により入力ノード間が電気的に接続されるために高抵抗状態の電位変化と低抵抗状態の電位変化の中間の電位に設定され、入力ノードの他方は、選択メモリセルの高抵抗状態の電位変化あるいは低抵抗状態の電位変化となるためその電位変化の差に応じたデータ読出が実行される。
【００５３】
接続制御回路は、入力ノード間を電気的に結合して中間の電位に設定する際、電荷の移動に伴なう過渡的な電流は流れるが定常的な電流は流れないため選択されたメモリセルのリファレンスとなる入力ノード側の電位差は生じないため高速かつ精度の高いデータ読出動作を実行することた可能である。
【発明を実施するための最良の形態】
【００５４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００５５】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５６】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００５７】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイＭＡとを備える。
【００５８】
ここで、メモリアレイＭＡの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００５９】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイＭＡにおける行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイＭＡの列選択を実行する。
【００６０】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００６１】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００６２】
ここで、メモリセルＭＣの回路構成について説明する。
図２は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００６３】
図２を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００６４】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００６５】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
図３は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００６６】
図３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００６７】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００６８】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００６９】
図４は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００７０】
図４を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００７１】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００７２】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図４に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００７３】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化閾値を下げることができる。図４に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００７４】
図４に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００７５】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００７６】
なお、以下に説明する本願発明のデータ読出動作については、予め各メモリセルの抵抗値が記憶データに応じて高抵抗値Ｒｍａｘあるいは低抵抗値Ｒｍｉｎに設定されているものとして説明する。そして、図２のメモリアレイＭＡに配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた高抵抗値Ｒｍａｘおよび低抵抗値Ｒｍｉｎの中間の電気抵抗値Ｒｍｉｄに固定的に設定されているものとする。
【００７７】
図５は、メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【００７８】
図５を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイＭＡに対応して設けられたデータ読出動作のための回路群が示される。
【００７９】
メモリアレイＭＡは、行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。また、メモリアレイＭＡは、２つの隣接するメモリセル列に対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは、メモリセル列に対応して設けられるＢＬおよび相補のビット線／ＢＬを含む。また、複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。図２においては、ｊ番目のビット線対ＢＬＰｊのうちビット線ＢＬｊに対応して設けられたメモリセルＭＣ０ｅおよびダミーメモリセルＤＭＣ０ｅとビット線／ＢＬｊに対応して設けられたメモリセルＭＣ０ｏとダミーメモリセルＤＭＣ０ｏが代表的に示されている。また、ｊ＋１番目のビット線対ＢＬＰｊ＋１のうちビット線ＢＬｊ＋１に対応して設けられたメモリセルＭＣ１ｅおよびダミーメモリセルＤＭＣ１ｅとビット線／ＢＬｊ＋１に対応して設けられたメモリセルＭＣ１ｏとダミーメモリセルＤＭＣ１ｏが代表的に示されている。
【００８０】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【００８１】
また、メモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。本例においては、メモリセルＭＣの偶数行および奇数行にそれぞれ対応して設けられたワード線ＷＬｅ，ＷＬｏと、ダミーメモリセルＤＭＣの偶数行および奇数行にそれぞれ対応して設けられたワード線ＷＬＤｅ，ＷＬＤｏとが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線（図示しない）が設けられる。
【００８２】
また、２つずつのビット線対ＢＬＰにそれぞれ対応して設けられ、列デコーダ２５からの列選択指示が伝達される複数の列選択線がさらに設けられる。本例においては、一例としてビット線対ＢＬＰｊ，ＢＬＰｊ＋１に対応して設けられた列選択線ＣＳＬｋ（ｋ＝ｊ／２）が示されている。
【００８３】
入出力制御回路３０は、メモリアレイＭＡに設けられた、ローカル入出力線対ＬＩＰ０およびローカル入出力線対ＬＩＰ１とビット線対ＢＬＰｊ，ＢＬＰｊ＋１間の電気的な接続を制御するゲート回路ＩＯＧを含む。ローカル入出力線対ＬＩＰ０は、ローカル入出力線ＬＩＯ０，／ＬＩＯ０を有する。また、ローカル入出力線対ＬＩＰ１は、ローカル入出力線ＬＩＯ１，／ＬＩＯ１を有する。
【００８４】
ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＰ０とビット線対ＢＬＰｊとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ，ＣＳＧｂを含む。
【００８５】
また、ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＰ１とビット線対ＢＬＰｊ＋１とを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ＃，ＣＳＧｂ＃を含む。
【００８６】
ゲートトランジスタＣＳＧａ，ＣＳＧｂは、列選択線ＣＳＬｋの活性化に応答して、ビット線ＢＬｊ，／ＢＬｊとローカル入出力線ＬＩＯ０，／ＬＩＯ０との間を電気的に接続する。ゲートトランジスタＣＳＧａ＃，ＣＳＧｂ＃は、列選択線ＣＳＬｋの活性化に応答して、ビット線ＢＬｊ＋１，／ＢＬｊ＋１とローカル入出力線ＬＩＯ１，／ＬＩＯ１との間を電気的に接続する。
【００８７】
また、入出力制御回路３０は、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた読出データを検知するセンスアンプＳＡおよびセンスアンプＳＡで検知された選択メモリセルの記憶データをさらに増幅するプリアンプＰＡをさらに含む。
【００８８】
入出力制御回路３０は、各メモリアレイＭＡに対応して共通に設けられたグローバル入出力線対ＧＩＯＰ０，ＧＩＯＰ１と、グローバル入出力線対ＧＩＯＰ０，ＧＩＯＰ１とそれぞれ接続され記憶データをラッチするラッチ回路ＬＴ０，ＬＴ１とを含む。また、入出力制御回路３０は、ラッチ回路ＬＴ０，ＬＴ１でラッチされた読出データＲＤＴ０，ＲＤＴ１を外部に出力データＤＯＵＴ０，ＤＯＵＴ１として出力する出力バッファＯＢＦとを含む。グローバル入出力線対ＧＩＯＰ０は、グローバル入出力線ＧＩＯ０および／ＧＩＯ０を含む。グローバル入出力線対ＧＩＯＰ１は、グローバル入出力線ＧＩＯ１および／ＧＩＯ１を含む。
【００８９】
ゲート回路ＩＯＧは、ビット線ＢＬｊおよび／ＢＬｊと、ビット線ＢＬｊ＋１，／ＢＬｊ＋１をそれぞれイコライズするイコライズ回路ＥＱをさらに含む。イコライズ回路ＥＱは、行デコーダ２０によって生成される制御信号ＢＬＥＱの入力に応答してビット線ＢＬｊ，／ＢＬｊおよびビット線ＢＬｊ＋１，／ＢＬｊ＋１を電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００９０】
また、同様のイコライズ回路ＥＱが、ローカル入出力線ＬＩＯ０，／ＬＩＯ０との間およびローカル入出力線ＬＩＯ１，／ＬＩＯ１との間に設けられる。イコライズ回路ＥＱは、制御信号ＢＬＥＱの入力に応答してローカル入出力線ＬＩＯ０，／ＬＩＯ０を電気的に接続し、さらにローカル入出力線ＬＩＯ１，／ＬＩＯ１を電気的に接続してイコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００９１】
これにより、データ読出前は制御信号ＢＬＥＱの入力に応答して、ローカル入出力線対ＬＩＰ０，ＬＩＰ１およびビット線対ＢＬＰｊ，ＢＬＰｊ＋１は、接地電圧ＧＮＤと電気的に結合されてプリチャージされるためメモリセルＭＣに高電圧を印加することなく、メモリセルＭＣの動作信頼性を確保することができる。
【００９２】
図６は、本発明の実施の形態１に従うセンスアンプＳＡ０，ＳＡ１の回路構成図である。
【００９３】
図６を参照して、本発明の実施の形態１に従うセンスアンプＳＡ０，ＳＡ１は、トランジスタＱＰ１，ＱＰ５，ＱＣ１＃，ＱＰ５＃を含む。トランジスタＱＰ１，ＱＰ５，ＱＰ１＃，ＱＰ５＃は、一例としてＰチャネルＭＯＳトランジスタとする。
【００９４】
トランジスタＱＰ１，ＱＰ５，ＱＣ１＃，ＱＰ５＃については、上述したのと同様であるのでその詳細な説明は繰り返さない。
【００９５】
また、プリチャージ回路７０をさらに設ける。
プリチャージ回路７０は、トランジスタ７１〜７８を有する。トランジスタ７１は、プリチャージ電圧ＶｃｃとノードＮ１との間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７２は、プリチャージ電圧ＶＰＣとノードＮ１ａとの間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７３は、プリチャージ電圧ＶＰＣとノードＮ２ａとの間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７４は、プリチャージ電圧ＶｃｃとノードＮ２との間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７５は、プリチャージ電圧ＶｃｃとノードＮ１＃との間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７６は、プリチャージ電圧ＶＰＣとノードＮ１ｂとの間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７７は、プリチャージ電圧ＶＰＣとノードＮ２ｂとの間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。トランジスタ７８は、プリチャージ電圧ＶｃｃとノードＮ２＃との間に設けられ、そのゲートは制御信号ＰＣの入力を受ける。なお、プリチャージ電圧ＶＰＣは、プリチャージ電圧Ｖｃｃ（＝電源電圧Ｖｃｃ）よりも低い電圧レベルに設定されているものとするがプリチャージ電圧Ｖｃｃと同じ電圧レベルに設定することも可能である。
【００９６】
また、センスアンプＳＡ０に対応して、トランジスタＱＶ１とノードＮ１ａとの間にキャパシタＣ１を設ける。また、トランジスタＱＶ２とノードＮ２ａとの間にキャパシタＣ２を設ける。
【００９７】
また、センスアンプＳＡ１に対応して、トランジスタＱＶ１＃とノードＮ１ｂとの間にキャパシタＣ１＃を設ける。また、トランジスタＱＶ２＃とノードＮ２ｂとの間にキャパシタＣ２＃を設ける。
【００９８】
プリチャージ回路７０は、制御信号ＰＣ（「Ｈ」レベル）の入力に応答して動作し、データ読出動作前にノードＮ１，Ｎ２，Ｎ１＃，Ｎ２＃をプリチャージ電圧Ｖｃｃによりプリチャージし、ノードＮ１ａ，Ｎ１ｂ，Ｎ２ａ，Ｎ２ｂをプリチャージ電圧ＶＰＣによりプリチャージする。
【００９９】
また、センスアンプＳＡ０は、ノードＮ１とローカル入出力線ＬＩＯ０との間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯ０との間に配置されそのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。
【０１００】
また、センスアンプＳＡ１は、ノードＮ１＃とローカル入出力線ＬＩＯ１との間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１＃と、ノードＮ２＃とローカル入出力線／ＬＩＯ１との間に配置されそのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２＃とを含む。
【０１０１】
センスアンプＳＡ０について、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１およびＱＶ２によりローカル入出力線ＬＩＯ０，／ＬＩＯ０は基準電圧Ｖｒｅｆ以下の所定電圧に維持され、この所定電圧が選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣに印加されて記憶データに応じた通過電流がローカル入出力線ＬＩＯ０，／ＬＩＯ０に流れる。
【０１０２】
また、センスアンプＳＡ１について、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１＃およびＱＶ２＃によりローカル入出力線ＬＩＯ１，／ＬＩＯ１は基準電圧Ｖｒｅｆ以下の所定電圧に維持され、この所定電圧が選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣに印加されて記憶データに応じた通過電流がローカル入出力線ＬＩＯ１，／ＬＩＯ１に流れる。
【０１０３】
ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１，ＱＶ２は、メモリセルＭＣおよびダミーメモリセルＤＭＣに定電圧を印加する定電圧回路を構成する。
【０１０４】
また、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１＃，ＱＶ２＃は、メモリセルＭＣおよびダミーメモリセルＤＭＣに定電圧を印加する定電圧回路を構成する。
【０１０５】
なお、ローカル入出力線ＬＩＯ０，／ＬＩＯ０を所定電圧以下に設定するために、トランジスタＱＶ１およびＱＶ２のゲートをノードＮ１，Ｎ２と電気的に結合させてダイオード接続とすることも可能である。また、同様にローカル入出力線ＬＩＯ１，／ＬＩＯ１を所定電圧以下に設定するために、トランジスタＱＶ１＃およびＱＶ２＃のゲートをノードＮ１＃，Ｎ２＃と電気的に結合させてダイオード接続とすることも可能である。
【０１０６】
また、センスアンプＳＡ０は、センスアンプＳＡ０に対応してノードＮ１ａ，Ｎ２ａを入力ノードとして、入力ノードの電圧差を増幅して読出データＳＯＵＴ０を出力する増幅ユニット５５を含む。
【０１０７】
また、センスアンプＳＡ１は、センスアンプＳＡ１に対応してノードＮ１ｂ，Ｎ２ｂを入力ノードとして、入力ノードの電圧差を増幅して読出データＳＯＵＴ１を出力する増幅ユニット５５＃を含む。
【０１０８】
また、センスアンプＳＡ０のノードＮ１ａとセンスアンプＳＡ１のノードＮ１ｂとの間の電気的な接続を制御するトランジスタ８０と、センスアンプＳＡ０のノードＮ２ａとセンスアンプＳＡ１のノードＮ２ｂとの間の電気的な接続を制御するトランジスタ８１とを設ける。トランジスタ８０，８１は、それぞれ制御信号ＲＡＯおよびＲＡＥの入力をそれぞれ受ける。
【０１０９】
ロウデコーダ２０は、入力されたアドレス信号ＡＤＤに従って制御信号ＲＡＯあるいはＲＡＥを「Ｈ」レベルに設定する。これに応答して、内部ノードＮ１ａと内部ノードＮ１ｂとが電気的に結合される。あるいは、内部ノードＮ２ａと内部ノードＮ２ｂとが電気的に結合される。ロウデコーダ２０は、選択されたメモリセル行が偶数行である場合には、制御信号ＲＡＥを「Ｈ」レベルに設定する。また、選択されたメモリセル行が奇数行である場合には、制御信号ＲＡＯを「Ｈ」レベルに設定する。
【０１１０】
また、図５で説明したようにメモリセル側においては、ビット線ＢＬｊ，／ＢＬｊにそれぞれ接続されるメモリセルＭＣ０ｅおよびダミーメモリセルＤＭＣ０ｅと、メモリセルＭＣ０ｏおよびダミーメモリセルＤＭＣ０ｏとが示されている。また、ビット線ＢＬｊ＋１，／ＢＬｊ＋１にそれぞれ接続されるメモリセルＭＣ１ｅおよびダミーメモリセルＤＭＣ１ｅと、メモリセルＭＣ１ｏおよびダミーメモリセルＤＭＣ１ｏとが示されている。
【０１１１】
ここで、ダミーメモリセルＤＭＣ０ｅ，ＤＭＣ０ｏのトンネル磁気抵抗素子は、抵抗値Ｒｍｉｎに設定され、ダミーメモリセルＤＭＣ１ｅ，ＤＭＣ１ｏのトンネル磁気抵抗素子は、抵抗値Ｒｍａｘに設定される。
【０１１２】
次に増幅ユニット５５の構成について説明する。
図７は、増幅ユニット５５を説明する図である。
【０１１３】
図７を参照して、増幅ユニット５５は、電源電圧Ｖｃｃが供給される電源供給ノードと内部ノードＮ４との間に配置され、そのゲートが内部ノードＮ１ａと電気的に結合されるトランジスタＱＰ２を含む。また、電源電圧Ｖｃｃが供給される電源供給ノードと内部ノードＮ７との間に配置され、そのゲートが内部ノードＮ２ａと電気的に結合されるトランジスタＱＰ３を含む。また、電源電圧Ｖｃｃが供給される電源供給ノードと内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ２ａと電気的に結合されるトランジスタＱＰ６を含む。また、電源電圧Ｖｃｃが供給される電源供給ノードと内部ノードＮ８との間に配置され、そのゲートが内部ノードＮ１ａと電気的に結合されるトランジスタＱＰ７を含む。また、内部ノードＮ４と内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ１を含む。また、内部ノードＮ７と内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ２と、内部ノードＮ８と内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ３とを含む。また、内部ノードＮ５と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ４と、内部ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット５６とを含む。
【０１１４】
電圧供給ユニット５６は、内部ノードＮ５と接地電圧ＧＮＤとの間に設けられたトランジスタＱＮＳを含み、トランジスタＱＮＳは、制御信号ＳＡＥの入力を受ける。
【０１１５】
また、図６では図示しなかったが、ここでは、トランジスタＱＰ１，ＱＰ５のソース側と電源電圧Ｖｃｃとの間に設けられた電圧供給ユニット５７を設ける。
【０１１６】
電圧供給ユニット５７は、電源電圧ＶｃｃとトランジスタＱＰ１，ＱＰ５のソース側との間に設けられたトランジスタＱＰＳを含み、トランジスタＱＰＳは、制御信号／ＳＡＥの入力を受ける。
【０１１７】
なお、制御信号ＳＡＥ，／ＳＡＥは、行デコーダ２０によりデータ読出時に「Ｈ」レベル，「Ｌ」レベルに設定される。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡ０が活性化される。なお、ここでは、行デコーダ２０から制御信号ＳＡＥおよび／ＳＡＥが出力される構成について説明したが、これに限られず例えばコントロール回路５から出力するようにすることも可能である。
【０１１８】
ここで、トランジスタＱＰ１〜ＱＰ７，およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１〜ＱＰ７の各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。
【０１１９】
本例においては、各トランジスタサイズは等しいものとして説明するが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、トランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
【０１２０】
上記で説明した、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１およびＱＶ２によりローカル入出力線ＬＩＯ０，／ＬＩＯ０は基準電圧以下の所定電圧に維持され、この所定電圧に従う通過電流がノードＮ１，Ｎ２に流れる。
【０１２１】
トランジスタＱＰ１は、ゲートとドレインが電気的に結合され、ノードＮ１に流れる通過電流を電圧信号に変換する。また、トランジスタＱＰ５は、ゲートとドレインが電気的に結合され、ノードＮ２に流れる通過電流を電圧信号に変換する。
【０１２２】
ここで、キャパシタＣ１は、ノードＮ１とノードＮ１ａとの間に設けられ、キャパシタＣ２は、ノードＮ２とノードＮ２ａとの間に設けられている。
【０１２３】
したがって、ノードＮ１，Ｎ２に生じた電圧信号が容量結合によりノードＮ１ａ，Ｎ２ａに伝達されることになる。
【０１２４】
トランジスタＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７，ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４は、トランジスタＱＰ１，ＱＰ５において変換した電圧信号を一対の入力として受けて、ノードＮ１，Ｎ２を流れる通過電流に応じた信号を増幅して内部ノードＮ７，Ｎ８に出力する増幅ユニットを構成する。増幅ユニットは、内部ノードＮ７，Ｎ８に対応して設けられる２つの差動入力増幅回路を含む。具体的には、第１の差動入力増幅回路は、内部ノードＮ７に対応して設けられたトランジスタＱＰ２，ＱＰ３，ＱＮ１，ＱＮ２を含み、トランジスタＱＰ１，ＱＰ５において変換した電圧信号が一対の入力信号としてトランジスタＱＰ２およびＱＰ３のゲートに入力されて、その差を検知増幅するソース型接地差動入力増幅回路に相当する。また、第２の差動入力増幅回路は、内部ノードＮ８に対応して設けられたトランジスタＱＰ７，ＱＰ６，ＱＮ３，ＱＮ４を含み、トランジスタＱＰ１，ＱＰ５において変換した電圧信号が一対の入力信号としてトランジスタＱＰ７，ＱＰ６のゲートに入力されて、その差を検知増幅するソース接地型差動入力増幅回路に相当する。
【０１２５】
なお、上記においては、センスアンプさ０の増幅ユニット５５の構成について説明したが、センスアンプＳＡ１の増幅ユニット５５＃の構成についても同様である。
【０１２６】
次に、プリアンプＰＡの回路構成について説明する。
なお、ここでは、センスアンプＳＡ０，ＳＡ１にそれぞれ対応して設けられたプリアンプＰＡ０，ＰＡ１（以下、総称してプリアンプＰＡとも称する）について説明する。
【０１２７】
図８は、本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
図８を参照して、本発明の実施の形態１に従うプリアンプＰＡは、内部ノードＮ７，Ｎ８からの読出データＳＯＵＴ，／ＳＯＵＴをさらに増幅して、内部ノードＰＡＯおよび／ＰＡＯに増幅された電圧信号を生成する増幅信号生成回路ＡＭＰと、内部ノードＰＡＯおよび／ＰＡＯに生成された電圧信号に応答して、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルを調整する電圧調整ユニットＳＣＴとを含む。
【０１２８】
増幅信号生成回路ＡＭＰは、ノードＮＮ０と電源電圧Ｖｃｃとの間に配置され、行デコーダ２０からの制御信号／ＰＡＥに応答してノードＮＮ０に電源電圧Ｖｃｃを供給するトランジスタＴＰＳと、ノードＮＮ０とノードＮＮ１との間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ１とを含む。また、ノードＮＮ０と内部ノード／ＰＡＯとの間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ２と、ノードＮＮ０と内部ノードＰＡＯとの間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ３と、ノードＮＮ０とノードＮＮ２との間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ４とを含む。また、ノードＮＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ１と、内部ノードＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ２と、内部ノード／ＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ３とを含む。また、ノードＮＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ４とを含む。
【０１２９】
ここで、トランジスタＴＰ１〜ＴＰ４，ＴＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＴＮ１〜ＴＮ４は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＰ１〜ＴＰ４の各トランジスタサイズは等しいものとする。また、トランジスタＴＮ１〜ＴＮ４の各トランジスタサイズは等しいものとする。
【０１３０】
一例として、読出データＳＯＵＴ，／ＳＯＵＴが「Ｈ」レベルおよび「Ｌ」レベルの場合、トランジスタＴＮ２がオンして内部ノードＰＡＯは接地電圧ＧＮＤと電気的に接続されて「Ｌ」レベルに設定される。一方、内部ノード／ＰＡＯについては、トランジスタＴＰ１と同一の動作電流がトランジスタＴＰ２より供給されようとするが読出データ／ＳＯＵＴは、「Ｌ」レベルであるので、トランジスタＴＮ３からはほとんど電流が流れない。したがって、内部ノード／ＰＡＯの電圧レベルは、「Ｈ」レベルに設定される。
【０１３１】
上記のセンスアンプＳＡにおいても、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路ＡＭＰによりさらに電圧差を増幅する動作が実行される。
【０１３２】
電圧調整ユニットＳＣＴは、内部ノードＰＡＯ，／ＰＡＯに生成された電圧レベルを安定的に出力するバッファ２６および２７と、グローバル入出力線ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ２６の出力信号の入力を受けるトランジスタＴＮ０と、グローバル入出力線／ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ２７の出力信号の入力を受けるトランジスタＴＮ５とを含む。なお、トランジスタＴＮ０およびＴＮ５は、一例としてＮチャンネルＭＯＳトランジスタとする。
【０１３３】
グローバル入出力線ＧＩＯ，／ＧＩＯは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
【０１３４】
この内部ノードＰＡＯ，／ＰＡＯに生成される電圧信号に応じてグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方が接地電圧ＧＮＤと電気的に結合される。これに伴い、グローバル入出力線ＧＩＯ，／ＧＩＯの論理レベルの一方は、「Ｈ」レベル、他方は「Ｌ」レベルに設定される。
【０１３５】
したがって、メモリセルの記憶データに対応して、グローバル入出力線ＧＩＯ，／ＧＩＯを固定的な電源電圧Ｖｃｃおよび接地電圧ＧＮＤの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
【０１３６】
なお、センスアンプＳＡ０に対応してプリアンプＰＡ０が設けられ、プリアンプＰＡ０は、グローバル入出力線対ＧＩＯＰ０と接続される。
【０１３７】
また、センスアンプＳＡ１に対応してプリアンプＰＡ１が設けられ、プリアンプＰＡ１は、グローバル入出力線対ＧＩＯＰ１と接続される。
【０１３８】
次に、ラッチ回路ＬＴの回路構成について説明する。
なお、ここでは、グローバル入出力線対ＧＩＯＰ０，ＧＩＯＰ１にそれぞれ対応して設けられたラッチ回路ＬＴ０，ＬＴ１（以下、総称してラッチ回路ＬＴとも称する）について説明する。
【０１３９】
図９は、本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
図９を参照して、ラッチ回路ＬＴは、グローバル入出力線ＧＩＯ，／ＧＩＯをイコライズするイコライズユニットＥＱＣと、ＮＡＮＤ回路ＮＤ０とＮＤ１とを含む。
【０１４０】
イコライズユニットＥＱＣは、トランジスタ２１〜２３を含む。トランジスタ２１および２２は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に直列に接続され、そのゲートは行デコーダ２０からの制御信号ＩＯＥＱの入力を受ける。また、トランジスタ２１および２２の接続ノードは電源電圧Ｖｃｃと電気的に結合される。トランジスタ２３は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に配置され、そのゲートは制御信号ＩＯＥＱの入力を受ける。すなわち、データ読出前に「Ｌ」レベルである制御信号ＩＯＥＱが入力された場合には電源電圧Ｖｃｃ（「Ｈ」レベル）がグローバル入出力線ＧＩＯおよび／ＧＩＯと電気的に結合されて、プリチャージされる。なお、トランジスタ２１〜２３は、一例としてＰチャンネルＭＯＳトランジスタとする。
【０１４１】
ＮＡＮＤ回路ＮＤ１は、グローバル入出力線ＧＩＯおよび出力ノードＮｆからの入力を受けてそのＮＡＮＤ論理演算結果をＮＤ０の入力ノードに出力する。ＮＡＮＤ回路ＮＤ０は、グローバル入出力線／ＧＩＯおよびＮＡＮＤ回路ＮＤ１の出力信号の入力を受けてそのＮＡＮＤ論理演算結果を出力ノードＮｆに出力する。このラッチ回路ＬＴは、出力ノードＮｆに生成された電圧レベルを読出データＲＤＴとして出力バッファＯＢＦに出力する。
【０１４２】
たとえば、出力ノードＮｆは初期状態において「Ｌ」レベルに設定されているものとする。ここで、グローバル入出力線対ＧＩＯＰがプリチャージされてからグローバル入出力線ＧＩＯが「Ｌ」レベルに設定された場合には、ＮＡＮＤ回路ＮＤ０およびＮＤ１の論理動作により出力ノードＮｆの電圧レベルは「Ｌ」レベルにラッチされる。一方、グローバル入出力線／ＧＩＯが「Ｌ」レベルに設定された場合、当該論理動作により出力ノードＮｆの電圧レベルは「Ｈ」レベルにラッチされる。このラッチされた電圧信号に対応する読出データＲＤＴが出力バッファＯＢＦに出力される。なお、本例に示したラッチ回路ＬＴおよび出力バッファＯＢＦは、出力データを生成するデータ生成回路を構成する。
【０１４３】
なお、本例においては、グローバル入出力線対ＧＩＯＰ０に対応して設けられたラッチ回路ＬＴ０から読出データＲＤＴ０が出力バッファＯＢＦに出力される。また、グローバル入出力線対ＧＩＯＰ１に対応して設けられたラッチ回路ＬＴ１から読出データＲＤＴ１が出力バッファＯＢＦに出力される。
【０１４４】
出力バッファＯＢＦは、読出データＲＤＴ０，ＲＤＴ１の入力を受けて、出力データＤＯＵＴ０，ＤＯＵＴ１を出力する。
【０１４５】
図１０を用いて、本発明の実施の形態１に従うセンスアンプＳＡ０，ＳＡ１のデータ読出動作について説明する。
【０１４６】
なお、本構成の場合においては、２列が並列に選択されてデータ読出が実行される場合について説明する。また、一例として偶数行のメモリセルＭＣ０ｅおよびＭＣ１ｅのデータ読出動作について説明する。
【０１４７】
データ読出動作が開始されて、データ読出動作を実行するための入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｋ、選択されたメモリセルに対応して設けられたワード線ＷＬｅが活性化（「Ｈ」レベル）される。また、ダミーメモリセルに対応して設けられたワード線ＷＬＤｏが活性化（「Ｈ」レベル）される。なお、データ読出動作を実行する前に制御信号ＰＣは「Ｈ」レベルに設定されており、各ノードは、プリチャージ電圧Ｖｃｃあるいはプリチャージ電圧ＶＰＣによりプリチャージされており、制御信号ＰＣが「Ｌ」レベルに設定されるに従いプリチャージが終了する。
【０１４８】
選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａおよびＣＳＧｂがターンオンし、選択列のビット線ＢＬｊ，／ＢＬｊとローカル入出力線ＬＩＯ０，／ＬＩＯ０とが電気的に結合される。また、選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａ＃およびＣＳＧｂ＃がターンオンし、選択列のビット線ＢＬｊ＋１，／ＢＬｊ＋１とローカル入出力線ＬＩＯ１，／ＬＩＯ１とが電気的に結合される。
【０１４９】
偶数行のメモリセルＭＣ０ｅおよびＭＣ１ｅを選択に従うワード線ＷＬｅの活性化に応答して、アクセストランジスタＡＴＲがオンし、ローカル入出力線ＬＩＯ０は、ビット線ＢＬｊおよび選択メモリセルＭＣ０ｅを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＷＬＤｏの活性化に応答して、ローカル入出力線／ＬＩＯ０は、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣ０ｏを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡと選択メモリセルＭＣ０ｅおよびダミーメモリセルＤＭＣ０ｏとの間に電流経路が形成される。
【０１５０】
また、同様にワード線ＷＬｅの活性化に応答して、アクセストランジスタＡＴＲがオンし、ローカル入出力線ＬＩＯ１は、ビット線ＢＬｊ＋１および選択メモリセルＭＣ１ｅを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＷＬＤｏの活性化に応答して、ローカル入出力線／ＬＩＯ１は、ビット線／ＢＬｊ＋１およびダミーメモリセルＤＭＣ１ｏを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡ１と選択メモリセルＭＣ１ｅおよびダミーメモリセルＤＭＣ１ｏとの間に電流経路が形成される。
【０１５１】
そして、制御信号ＲＡＥ（「Ｈ」レベル）が入力され、トランジスタ８１を介してノードＮ２ａとノードＮ２ｂとが電気的に結合される。なお、制御信号ＲＡＯは、「Ｌ」レベルに設定される。
【０１５２】
ここで、上述したようにキャパシタＣ２は、ノードＮ２ａとノードＮ２との間に設けられ、ノードＮ２は抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｏが接続される。また、上述したようにキャパシタＣ２＃は、ノードＮ２ｂとノードＮ２＃との間に設けられ、ノードＮ２＃は抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｏが接続される。
【０１５３】
したがって、ノードＮ２，Ｎ２＃には、それぞれ抵抗値ＲｍｉｎおよびＲｍａｘのダミーメモリセルＤＭＣ０ｏ，ＤＭＣ１ｏに従う電流Ｉｍａｘ，Ｉｍｉｎが流れる。
【０１５４】
このノードＮ２，Ｎ２＃の電位は、電源電圧Ｖｃｃから電流Ｉｍａｘ，ＩｍｉｎとトランジスタＱＰ５，ＱＰ５＃の負荷抵抗との積に基づく電圧降下分低下することになる。
【０１５５】
そして、ノードＮ２ａの電位は、プリチャージ電圧ＶＰＣからキャパシタＣ２の容量結合によりノードＮ２の電位変化分変化する。すなわち、電流ＩｍａｘとトランジスタＱＰ５の負荷抵抗との積に基づく電圧降下分変化することになる。
【０１５６】
一方、ノードＮ２ｂの電位は、プリチャージ電圧ＶＰＣからキャパシタＣ２＃の容量結合によりノードＮ２＃の電位変化分変化する。すなわち、電流ＩｍｉｎとトランジスタＱＰ５＃の負荷抵抗との積に基づく電圧降下分変化することになる。
【０１５７】
また、上述したようにノードＮ２ａとノードＮ２ｂとは、トランジスタ８１を介して電気的に結合されているためノードＮ２ａとノードＮ２ｂとは電荷が移動して同電位に設定される。
【０１５８】
すなわち、ノードＮ２ａとノードＮ２ｂとには、キャパシタＣ２，Ｃ２＃の容量結合により電流Ｉｍａｘ，Ｉｍｉｎが流れることによりトランジスタＱＰ５，ＱＰ５＃によりノードＮ２，Ｎ２＃にそれぞれ生じる電圧降下分の中間の電圧降下分の電位変化が生じることになる。
【０１５９】
言い換えれば、トランジスタＱＰ５，ＱＰ５＃のそれぞれに電流ＩｍａｘとＩｍｉｎの中間電流である基準電流Ｉｒｅｆを供給する中間抵抗値（Ｒｍａｘ＋Ｒｍｉｎ）／２のダミーメモリセルを接続した場合と等価となる。
【０１６０】
そして、増幅ユニット５５は、入力ノードＮ２ａ，Ｎ２ｂにおいて、ノードＮ２，Ｎ２＃にそれぞれ生じる中間の電圧降下分の電位変化による中間電位をリファレンスとする。  
【０１６１】
センスアンプＳＡ０は、増幅ユニット５５においてノードＮ２ａの中間電位と、選択されたメモリセルＭＣ０ｅの抵抗値に基づきノードＮ１ａに生じる電位との電位差を増幅して読出データＳＯＵＴ０として出力する。
【０１６２】
センスアンプＳＡ１は、増幅ユニット５５＃においてノードＮ２ｂの中間電位と、選択されたメモリセルＭＣ１ｅの抵抗値に基づきノードＮ１ｂに生じる電位との電位差を増幅して読出データＳＯＵＴ１として出力する。
【０１６３】
なお、上記においては、一例として選択された偶数行のメモリセル行に対応するワード線ＷＬｅを活性化し、ダミーメモリセルのメモリセル行に対応するワード線ＷＬＤｏを活性化してメモリセルＭＣ０ｅ，ＭＣ１ｅのデータ読出を実行する場合について説明したが、奇数行のメモリセル行であるメモリセルＭＣ０ｏ，ＭＣ１ｏについても同様に実行可能である。具体的には、対応するワード線ＷＬｏを活性化するとともに、ワード線ＷＬＤｅを活性化させる。そして、センスアンプＳＡ０，ＳＡ１において、制御信号ＲＡＯを「Ｈ」レベルに設定する。また、制御信号ＲＡＥは「Ｌ」レベルに設定する。以降の動作については同様であるのでその詳細な説明は繰り返さない。
【０１６４】
本発明の実施の形態１に従う構成においては、ノードＮ２ａとノードＮ２ｂとの間の電気的な結合を制御するトランジスタ８１を設けた構成について説明しているが、トランジスタ８１には、電荷の移動に伴なう過渡的な電流は流れるが定常的な電流は流れず、リファレンス側の電位差は生じない。
【０１６５】
図１０に示されるように、ノードＮ２ａとノードＮ２ｂとの間に電流が流れる場合には、電流差を埋める電流×トランジスタのオン抵抗の電圧差が生じる。すなわち、高抵抗側のリファレンスと、低抵抗側のリファレンスが生じることになる。
【０１６６】
したがって、本発明の実施の形態１に従う構成により、電流は流れないため増幅ユニット５５，５５＃において、高抵抗側のリファレンスと、低抵抗側のリファレンスとを生じさせることがなく信号振幅の範囲は広く精度の高いデータ読出の実行が可能である。
【０１６７】
また、本発明の実施の形態１に従う構成においては、図１５で説明したようなスイッチャ６０を設けた構成ではなく、スイッチャ６０を設けたことによるトランジスタのオン抵抗分の電圧降下が生じることは無く、ノードＮ１，Ｎ１＃，Ｎ２，Ｎ２＃の信号振幅の範囲が狭まることは無い。さらに、ノードＮ１，Ｎ１＃，Ｎ２，Ｎ２＃の電位変動がそのまま容量結合により、増幅ユニット５０，５０＃の入力ノードに伝達されるため電圧信号差を十分に確保して高速動作を実行することも可能である。
【０１６８】
なお、上記の図６の構成においては、ローカル入出力線対ＬＩＯＰ０，ＬＩＯＰ１にそれぞれ対応して設けられるセンスアンプＳＡ０，ＳＡ１の構成についてのみ説明したが例えばさらに複数のローカル入出力線対が設けられ、各ローカル入出力線対に対応してセンスアンプＳＡが設けられている場合にも適用可能である。
【０１６９】
具体的には、互いに隣接する２つずつのセンスアンプの組に従って、互いに隣接する２つずつのセンスアンプのノードを電気的に結合する上記したトランジスタ８０，８１を設けて、選択された２つずつのセンスアンプの組に従って対応するトランジスタ８０，８１を選択的に導通させることにより上記と同様のデータ読出方式を実現することが可能である。
【０１７０】
あるいは、２つずつのセンスアンプの組に分けて、組毎にトランジスタ８０，８１を設けて、上記と同様のデータ読出方式を実現することも可能である。
【０１７１】
（実施の形態２）
図１１は、本発明の実施の形態２に従うセンスアンプＳＡ０ａ，ＳＡ１ａの回路構成図である。
【０１７２】
図１１を参照して、本発明の実施の形態２に従うセンスアンプＳＡ０ａは、トランジスタ８０，８１を削除して新たに一対のキャパシタＣ３，Ｃ４を設けるとともに、キャパシタＣ３に対応して設けられたスイッチ回路ＳＷ１，ＳＷ２と、キャパシタＣ４に対応して設けられたスイッチ回路ＳＷ３，ＳＷ４とをさらに含む。スイッチ回路ＳＷ１〜ＳＷ４は、キャパシタＣ３，Ｃ４に対応して設けられ、その接続を制御する接続制御回路９０を構成する。
【０１７３】
また、センスアンプＳＡ１ａは、新たに一対のキャパシタＣ３＃，Ｃ４＃を設けるとともにキャパシタＣ３＃に対応して設けられたスイッチ回路ＳＷ５，Ｓ６と、キャパシタＣ４＃に対応して設けられたスイッチ回路ＳＷ７，ＳＷ８とをさらにに含む。スイッチ回路ＳＷ５〜ＳＷ８は、キャパシタＣ３＃，Ｃ４＃に対応して設けられ、その接続を制御する接続制御回路９１を構成する。
【０１７４】
なお、プリチャージ回路７０については同様であるのでその詳細な説明は繰り返さない。
【０１７５】
各スイッチ回路ＳＷ１〜ＳＷ８は、ソースおよびドレインが共通に並列に接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む。
【０１７６】
センスアンプＳＡ０ａに関して、キャパシタＣ３は、一方電極がノードＮ１と接続され、他方電極がスイッチ回路ＳＷ１，ＳＷ２を介してセンスアンプＳＡ０ａのノードＮ１ａあるいはセンスアンプＳＡ１ａのノードＮ１ｂと接続される。キャパシタＣ４は、一方電極がノードＮ２と接続され、他方電極がスイッチ回路ＳＷ３，ＳＷ４を介してセンスアンプＳＡ０ａのノードＮ２ａあるいはセンスアンプＳＡ１ａのノードＮ２ｂと接続される。
【０１７７】
センスアンプＳＡ１ａに関して、キャパシタＣ３＃は、一方電極がノードＮ１＃と接続され、他方電極がスイッチ回路ＳＷ５，ＳＷ６を介してセンスアンプＳＡ０ａのノードＮ１ａあるいはセンスアンプＳＡ１ａのノードＮ１ｂと接続される。キャパシタＣ４＃は、一方電極がノードＮ２＃と接続され、他方電極がスイッチ回路ＳＷ７，ＳＷ８を介してセンスアンプＳＡ０ａのノードＮ２ａあるいはセンスアンプＳＡ１ａのノードＮ２ｂと接続される。
【０１７８】
スイッチ回路ＳＷ１，ＳＷ２は、制御信号ＲＡＥ，ＲＡＯを受けて互いに相補的に動作する。スイッチ回路ＳＷ３，ＳＷ４は、制御信号ＲＡＥ，ＲＡＯを受けて互いに相補的に動作する。
【０１７９】
また、同様に、スイッチ回路ＳＷ５，ＳＷ６は、制御信号ＲＡＥ，ＲＡＯを受けて互いに相補的に動作する。スイッチ回路ＳＷ７，ＳＷ８は、制御信号ＲＡＥ，ＲＡＯを受けて互いに相補的に動作する。
【０１８０】
具体的には、選択されたメモリセル行が偶数行である場合には、ロウデコーダ２０は、制御信号ＲＡＥ，ＲＡＯを「Ｈ」レベル，「Ｌ」レベルに設定する。また、選択されたメモリセル行が奇数行である場合には、ロウデコーダ２０は、制御信号ＲＡＥ，ＲＡＯを「Ｌ」レベル，「Ｈ」レベルに設定する。
【０１８１】
制御信号ＲＡＥ，ＲＡＯが「Ｈ」レベル，「Ｌ」レベルに設定される場合には、スイッチ回路ＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８が導通する。一方、スイッチ回路ＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７は非導通状態に設定される。
【０１８２】
一方、制御信号ＲＡＥ，ＲＡＯが「Ｌ」レベル，「Ｈ」レベルに設定される場合には、スイッチ回路ＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７が導通する。一方、スイッチ回路ＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８は非導通状態に設定される。
【０１８３】
ここで、一例として偶数行のメモリセルＭＣ０ｅおよびＭＣ１ｅのデータ読出動作について説明する。
【０１８４】
上述したのと同様にデータ読出動作が開始されて、列選択線ＣＳＬｋ、選択されたメモリセルに対応して設けられたワード線ＷＬｅが活性化（「Ｈ」レベル）される。また、ダミーメモリセルに対応して設けられたワード線ＷＬＤｏが活性化（「Ｈ」レベル）される。
【０１８５】
選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａおよびＣＳＧｂがターンオンし、選択列のビット線ＢＬｊ，／ＢＬｊとローカル入出力線ＬＩＯ０，／ＬＩＯ０とが電気的に結合される。また、選択された列選択線ＣＳＬｋの活性化に応答して、ゲートトランジスタＣＳＧａ＃およびＣＳＧｂ＃がターンオンし、選択列のビット線ＢＬｊ＋１，／ＢＬｊ＋１とローカル入出力線ＬＩＯ１，／ＬＩＯ１とが電気的に結合される。
【０１８６】
そして、ワード線ＷＬｅの活性化に応答して、上述したようにセンスアンプＳＡ０ａと選択メモリセルＭＣ０ｅおよびダミーメモリセルＤＭＣ０ｏとの間に電流経路が形成される。
【０１８７】
また、同様にワード線ＷＬｅの活性化に応答して、センスアンプＳＡ１ａと選択メモリセルＭＣ１ｅおよびダミーメモリセルＤＭＣ１ｏとの間に電流経路が形成される。
【０１８８】
また、制御信号ＲＡＥ，ＲＡＯが「Ｈ」レベル，「Ｌ」レベルに設定される。したがって、スイッチ回路ＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８が導通する。
【０１８９】
これに伴ない、キャパシタＣ３の他方電極はスイッチ回路ＳＷ２を介してセンスアンプＳＡ０ａのノードＮ１ａと接続される。また、キャパシタＣ４の他方電極はスイッチ回路ＳＷ４を介してセンスアンプＳＡ１ａのノードＮ２ｂと接続される。また、キャパシタＣ３＃の他方電極は、スイッチ回路ＳＷ６を介してセンスアンプＳＡ１ａのノードＮ１ｂと接続される。また、キャパシタＣ４＃の他方電極はスイッチ回路ＳＷ８を介してセンスアンプＳＡ０ａのノードＮ２ａと接続される。
【０１９０】
ここで、キャパシタＣ２は、ノードＮ２ａとノードＮ２との間に設けられ、ノードＮ２は抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｏが接続される。
【０１９１】
また、キャパシタＣ４は、スイッチ回路ＳＷ４が導通することにより、ノードＮ２とノードＮ２ｂとの間に接続される。
【０１９２】
また、キャパシタＣ２＃は、ノードＮ２ｂとノードＮ２＃との間に設けられ、ノードＮ２＃は抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｏが接続される。
【０１９３】
また、キャパシタＣ４＃は、スイッチ回路ＳＷ８が導通することにより、ノードＮ２＃とノードＮ２ａとの間に接続される。
【０１９４】
そうすると、増幅ユニット５５のノードＮ２ａは、キャパシタＣ２を介してノードＮ２と接続され、さらに、ノードＮ２ａは、キャパシタＣ４＃を介してノードＮ２＃と接続される。上述したようにノードＮ２は、抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｏと接続され、ノードＮ２＃は、抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｏと接続される。
【０１９５】
また、増幅ユニット５５＃のノードＮ２ｂは、キャパシタＣ２＃を介してノードＮ２＃と接続され、さらにノードＮ２ｂは、キャパシタＣ４を介してノードＮ２と接続される。
【０１９６】
上述したようにノードＮ２は、抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｏと接続され、ノードＮ２＃は、抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｏと接続される。
【０１９７】
ノードＮ２，Ｎ２＃には、それぞれ抵抗値ＲｍｉｎおよびＲｍａｘのダミーメモリセルＤＭＣ０ｏ，ＤＭＣ１ｏに従う電流Ｉｍａｘ，Ｉｍｉｎが流れる。
【０１９８】
このノードＮ２，Ｎ２＃の電位は、電源電圧Ｖｃｃから電流Ｉｍａｘ，ＩｍｉｎとトランジスタＱＰ５，ＱＰ５＃の負荷抵抗との積に基づく電圧降下分低下することになる。
【０１９９】
ここで、ノードＮ２は、２つのキャパシタＣ２およびＣ４と接続されている。
したがって、キャパシタＣ２を介して接続される増幅ユニット５５のノードＮ２ａの電位は、プリチャージ電圧ＶＰＣからキャパシタＣ２の容量結合によりノードＮ２の電位変化の１／２分変化する。
【０２００】
また、同様に、キャパシタＣ４を介して接続される増幅ユニット５５＃のノードＮ２ｂの電位は、プリチャージ電圧ＶＰＣからキャパシタＣ４の容量結合によりノードＮ２の電位変化の１／２分変化する。
【０２０１】
すなわち、ノードＮ２ａ，Ｎ２ｂの電位は、ノードＮ２に電流Ｉｍａｘが流れることにより電流ＩｍａｘとトランジスタＱＰ５の負荷抵抗との積に基づく電圧降下分の１／２分変化することになる。
【０２０２】
また、ノードＮ２＃は、２つのキャパシタＣ２＃およびＣ４＃と接続されている。
したがって、キャパシタＣ２＃を介して接続される増幅ユニット５５＃のノードＮ２ｂの電位は、プリチャージ電圧ＶＰＣからキャパシタＣ２＃の容量結合によりノードＮ２＃の電位変化の１／２分変化する。
【０２０３】
また、同様に、キャパシタＣ４＃を介して接続される増幅ユニット５５のノードＮ２ａの電位は、プリチャージ電圧ＶＰＣからキャパシタＣ４＃の容量結合によりノードＮ２＃の電位変化の１／２分変化する。
【０２０４】
すなわち、ノードＮ２ａ，Ｎ２ｂの電位は、ノードＮ２＃に電流Ｉｍｉｎが流れることにより電流ＩｍｉｎとトランジスタＱＰ５＃の負荷抵抗との積に基づく電圧降下分の１／２分変化することになる。
【０２０５】
したがって、これらをまとめるとノードＮ２ａ，Ｎ２ｂの電位は、キャパシタＣ２，Ｃ２＃，Ｃ４，Ｃ４＃の容量結合により電流Ｉｍａｘ，Ｉｍｉｎが流れることにより電流ＩｍａｘとトランジスタＱＰ５の負荷抵抗との積に基づく電圧降下分の１／２分と、電流ＩｍｉｎとトランジスタＱＰ５＃の負荷抵抗との積に基づく電圧降下分の１／２分との和だけ変化することになる。
【０２０６】
すなわち、トランジスタＱＰ５，ＱＰ５＃によりノードＮ２，Ｎ２＃にそれぞれ生じる電圧降下分の中間の電圧降下分の電位変化が生じることになる。
【０２０７】
言い換えれば、実施の形態１で説明したのと同様、トランジスタＱＰ５，ＱＰ５＃のそれぞれに電流ＩｍａｘとＩｍｉｎの中間電流である基準電流Ｉｒｅｆを供給する中間抵抗値（Ｒｍａｘ＋Ｒｍｉｎ）／２のダミーメモリセルを接続した場合と等価となる。
【０２０８】
そして、増幅ユニット５５は、入力ノードＮ２ａ，Ｎ２ｂにおいて、ノードＮ２，Ｎ２＃にそれぞれ生じる中間の電圧降下分の電位変化による中間電位をリファレンスとする。  
【０２０９】
センスアンプＳＡ０は、増幅ユニット５５においてノードＮ２ａの中間電位と、選択されたメモリセルＭＣ０ｅの抵抗値に基づきノードＮ１ａに生じる電位との電位差を増幅して読出データＳＯＵＴ０として出力する。
【０２１０】
センスアンプＳＡ１は、増幅ユニット５５＃においてノードＮ２ｂの中間電位と、選択されたメモリセルＭＣ１ｅの抵抗値に基づきノードＮ１ｂに生じる電位との電位差を増幅して読出データＳＯＵＴ１として出力する。
【０２１１】
なお、上記においては、一例として選択された偶数行のメモリセル行に対応するワード線ＷＬｅを活性化し、ダミーメモリセルのメモリセル行に対応するワード線ＷＬＤｏを活性化してメモリセルＭＣ０ｅ，ＭＣ１ｅのデータ読出を実行する場合について説明したが、奇数行のメモリセル行であるメモリセルＭＣ０ｏ，ＭＣ１ｏについても同様に実行可能である。具体的には、対応するワード線ＷＬｏを活性化するとともに、ワード線ＷＬＤｅを活性化させる。そして、センスアンプＳＡ０，ＳＡ１において、制御信号ＲＡＥ，ＲＡＯを「Ｌ」レベル，「Ｈ」レベルに設定する。
【０２１２】
したがって、スイッチ回路ＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７が導通する。
これに伴ない、キャパシタＣ３の他方電極はスイッチ回路ＳＷ１を介してセンスアンプＳＡ１ａのノードＮ１ｂと接続される。また、キャパシタＣ４の他方電極はスイッチ回路ＳＷ３を介してセンスアンプＳＡ０ａのノードＮ２ａと接続される。また、キャパシタＣ３＃の他方電極は、スイッチ回路ＳＷ５を介してセンスアンプＳＡ０ａのノードＮ１ａと接続される。また、キャパシタＣ４＃の他方電極はスイッチ回路ＳＷ７を介してセンスアンプＳＡ１ａのノードＮ２ｂと接続される。
【０２１３】
ここで、キャパシタＣ１は、ノードＮ１とノードＮ１ａとの間に設けられ、ノードＮ１は抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｅが接続される。
【０２１４】
また、キャパシタＣ３は、スイッチ回路ＳＷ１が導通することにより、ノードＮ１とノードＮ１ｂとの間に接続される。
【０２１５】
また、キャパシタＣ１＃は、ノードＮ１＃とノードＮ１ｂとの間に設けられ、ノードＮ１＃は抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｅが接続される。
【０２１６】
また、キャパシタＣ３＃は、スイッチ回路ＳＷ５が導通することにより、ノードＮ１＃とノードＮ１ａとの間に接続される。
【０２１７】
そうすると、増幅ユニット５５のノードＮ１ａは、キャパシタＣ１を介してノードＮ１と接続され、さらに、ノードＮ１ａは、キャパシタＣ３＃を介してノードＮ１＃と接続される。上述したようにノードＮ１は、抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｅと接続され、ノードＮ１＃は、抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｅと接続される。
【０２１８】
また、増幅ユニット５５＃のノードＮ１ｂは、キャパシタＣ１＃を介してノードＮ１＃と接続され、さらにノードＮ１ｂは、キャパシタＣ３＃を介してノードＮ１ａと接続される。
【０２１９】
上述したようにノードＮ１は、抵抗値ＲｍｉｎのダミーメモリセルＤＭＣ０ｅと接続され、ノードＮ１＃は、抵抗値ＲｍａｘのダミーメモリセルＤＭＣ１ｅと接続される。
【０２２０】
ノードＮ１，Ｎ１＃には、それぞれ抵抗値ＲｍｉｎおよびＲｍａｘのダミーメモリセルＤＭＣ０ｅ，ＤＭＣ１ｅに従う電流Ｉｍａｘ，Ｉｍｉｎが流れる。
【０２２１】
したがって、上記で説明したのと同様に、ノードＮ１ａ，Ｎ１ｂの電位は、キャパシタＣ１，Ｃ１＃，Ｃ３，Ｃ３＃の容量結合により電流Ｉｍａｘ，Ｉｍｉｎが流れることにより電流ＩｍａｘとトランジスタＱＰ１の負荷抵抗との積に基づく電圧降下分の１／２分と、電流ＩｍｉｎとトランジスタＱＰ１＃の負荷抵抗との積に基づく電圧降下分の１／２分との和だけ変化することになる。
【０２２２】
すなわち、トランジスタＱＰ１，ＱＰ１＃によりノードＮ１，Ｎ１＃にそれぞれ生じる電圧降下分の中間の電圧降下分の電位変化が生じることになる。
【０２２３】
言い換えれば、実施の形態１で説明したのと同様、トランジスタＱＰ１，ＱＰ１＃のそれぞれに電流ＩｍａｘとＩｍｉｎの中間電流である基準電流Ｉｒｅｆを供給する中間抵抗値（Ｒｍａｘ＋Ｒｍｉｎ）／２のダミーメモリセルを接続した場合と等価となる。
【０２２４】
そして、増幅ユニット５５は、入力ノードＮ１ａ，Ｎ１ｂにおいて、ノードＮ１，Ｎ１＃にそれぞれ生じる中間の電圧降下分の電位変化による中間電位をリファレンスとする。  
【０２２５】
センスアンプＳＡ０は、増幅ユニット５５においてノードＮ１ａの中間電位と、選択されたメモリセルＭＣ０ｏの抵抗値に基づきノードＮ２ａに生じる電位との電位差を増幅して読出データＳＯＵＴ０として出力する。
【０２２６】
センスアンプＳＡ１は、増幅ユニット５５＃においてノードＮ１ｂの中間電位と、選択されたメモリセルＭＣ１ｏの抵抗値に基づきノードＮ２ｂに生じる電位との電位差を増幅して読出データＳＯＵＴ１として出力する。
【０２２７】
以降の動作については同様であるのでその詳細な説明は繰り返さない。
本発明の実施の形態２に従う構成においては、上述したようにトランジスタ８０，８１を削除して、センスアンプＳＡ０ａについて、新たに一対のキャパシタＣ３，Ｃ４を設けるとともに、キャパシタＣ３に対応して設けられたスイッチ回路ＳＷ１，ＳＷ２と、キャパシタＣ４に対応して設けられたスイッチ回路ＳＷ３，ＳＷ４とを設けた構成である。また、センスアンプＳＡ１ａについて、新たに一対のキャパシタＣ３＃，Ｃ４＃を設けるとともにキャパシタＣ３＃に対応して設けられたスイッチ回路ＳＷ５，Ｓ６と、キャパシタＣ４＃に対応して設けられたスイッチ回路ＳＷ７，ＳＷ８とを設けた構成である。
【０２２８】
そして、スイッチＳＷ１〜ＳＷ８を制御することにより上述したように電流ＩｍａｘとＩｍｉｎの中間電流である基準電流Ｉｒｅｆを供給する中間抵抗値（Ｒｍａｘ＋Ｒｍｉｎ）／２のダミーメモリセルを接続した場合と等価な構成を実現している。
【０２２９】
この点、スイッチ回路ＳＷ１〜ＳＷ８が設けられているが、実施の形態１で説明したのと同様に電荷の移動に伴なう過渡的な電流は流れるが定常的な電流は流れず、リファレンス側の電位差は生じない。したがって、信号振幅の範囲は広く精度の高いデータ読出の実行が可能である。
【０２３０】
また、スイッチャ６０を設けたことによるトランジスタのオン抵抗分の電圧降下が生じることは無く、ノードＮ１，Ｎ１＃，Ｎ２，Ｎ２＃の信号振幅の範囲が狭まることは無い。さらに、ノードＮ１，Ｎ１＃，Ｎ２，Ｎ２＃の電位変動がそのまま容量結合により、増幅ユニット５０，５０＃の入力ノードに伝達されるため電圧信号差を十分に確保して高速動作を実行することも可能である。
【０２３１】
また、増幅ユニット５５のノードＮ１ａ，Ｎ２ａは、ともにスイッチ回路ＳＷと２つのキャパシタが接続された構成である。また、増幅ユニット５５＃のノードＮ１ｂ，Ｎ２ｂについても、ともにスイッチ回路ＳＷと２つのキャパシタが接続された構成である。
【０２３２】
したがって、増幅ユニット５５，５５＃のノードに接続される回路部品は同一であるので回路の差から生じるオフセット電圧が増幅ユニット５５，５５＃の入力間に生じることを抑制することが可能である。
【０２３３】
なお、上記の図１１の構成においては、ローカル入出力線対ＬＩＯＰ０，ＬＩＯＰ１にそれぞれ対応して設けられるセンスアンプＳＡ０ａ，ＳＡ１ａの構成についてのみ説明したが例えばさらに複数のローカル入出力線対が設けられ、各ローカル入出力線対に対応してセンスアンプＳＡが設けられている場合にも適用可能である。
【０２３４】
例えば、図示しないが、ローカル入出力線対ＬＩＯＰ１に隣接するローカル入出力線対ＬＩＯＰ２，ＬＩＯＰ３を設けてローカル入出力線対ＬＩＯＰ２，ＬＩＯＰ３に対応するセンスアンプＳＡ２ａ，ＳＡ３ａが設けられる場合について考える。
【０２３５】
この場合、互いに隣接するセンスアンプＳＡ１ａとセンスアンプＳＡ２ａとの間あるいはセンスアンプＳＡ２ａとセンスアンプＳＡ３ａとの間でセンスアンプＳＡ０ａとセンスアンプＳＡ１ａと同様のスイッチ回路の接続関係が成り立つようにすることにより実現可能である。
【０２３６】
具体的には、センスアンプＳＡ０ａとセンスアンプＳＡ１ａとの間に設けられるスイッチ回路ＳＷ３〜ＳＷ６に示されるスイッチの接続関係と同様の方式に従って、センスアンプＳＡ１ａとセンスアンプＳＡ２ａとの間あるいはセンスアンプＳＡ２ａとセンスアンプＳＡ３ａとの間にスイッチ回路を設けることにより実現可能である。
【０２３７】
当該構成においても、互いに隣接する２つずつのセンスアンプの組に従って、上記で説明したのと同様のデータ読出方式を実現することが可能である。
【０２３８】
（実施の形態２の変形例）
図１２は、本発明の実施の形態２の変形例に従うセンスアンプＳＡ０ｂ，ＳＡ１ｂの回路構成図である。
【０２３９】
図１２を参照して、本発明の実施の形態２に従うセンスアンプＳＡ０ｂは、キャパシタＣ１，Ｃ２に対応して設けられ、その接続を制御するダミー接続制御回路９２をさらに含む。また、センスアンプＳＡ１ｂは、キャパシタＣ１＃，Ｃ２＃に対応して設けられ、その接続を制御するダミー接続制御回路９３をさらに含む。
【０２４０】
ダミー接続制御回路９２は、ダミースイッチ回路ＤＳＷ１〜ＤＳＷ４を含む。ダミー接続制御回路９３は、ダミースイッチ回路ＤＳＷ５〜ＤＷＳ８を含む。各ダミースイッチ回路ＤＳＷ１〜ＤＳＷ８は、ソースおよびドレインが共通に並列に接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む。
【０２４１】
各ダミースイッチ回路ＤＳＷ１〜ＤＳＷ８を構成するトランジスタのゲートは、信号線Ｌ１，Ｌ２のいずれか一方と接続されている。
【０２４２】
センスアンプＳＡ０ｂに関して、キャパシタＣ１は、一方電極がノードＮ１と接続され、他方電極がダミースイッチ回路ＤＳＷ１，ＤＳＷ２を介してプリチャージ電圧ＶＰＣあるいはセンスアンプＳＡ０ｂのノードＮ１ａと接続される。キャパシタＣ２は、一方電極がノードＮ２と接続され、他方電極がダミースイッチ回路ＤＳＷ３，ＤＳＷ４を介してセンスアンプＳＡ０ｂのノードＮ２ａあるいはプリチャージ電圧ＶＰＣと接続される。
【０２４３】
センスアンプＳＡ１ｂに関して、キャパシタＣ１＃は、一方電極がノードＮ１＃と接続され、他方電極がダミースイッチ回路ＤＳＷ５，ＤＳＷ６を介してプリチャージ電圧ＶＰＣあるいはセンスアンプＳＡ１ｂのノードＮ１ｂと接続される。キャパシタＣ２＃は、一方電極がノードＮ２＃と接続され、他方電極がダミースイッチ回路ＤＳＷ７，ＤＳＷ８を介してセンスアンプＳＡ１ｂのノードＮ２ｂあるいはプリチャージ電圧ＶＰＣと接続される。
【０２４４】
ダミースイッチ回路ＤＳＷ１，ＤＳＷ４，ＤＳＷ５，ＤＳＷ８のＮチャネルＭＯＳトランジスタのゲートは、接地電圧ＧＮＤと接続された信号線Ｌ２と接続されている。したがって、これらのトランジスタは非導通状態である。
【０２４５】
また、ダミースイッチ回路ＤＳＷ２，ＤＳＷ３，ＤＳＷ６，ＤＳＷ７のＰチャネルＭＯＳトランジスタのゲートは、接地電圧ＧＮＤと接続された信号線Ｌ２と接続されている。したがって、これらのトランジスタは導通状態である。
【０２４６】
ダミースイッチ回路ＤＳＷ１，ＤＳＷ４，ＤＳＷ５，ＤＳＷ８のＰチャネルＭＯＳトランジスタのゲートは、開放状態である信号線Ｌ１と接続されている。したがって、これらのトランジスタは非導通状態である。
【０２４７】
また、ダミースイッチ回路ＤＳＷ２，ＤＳＷ３，ＤＳＷ６，ＤＳＷ７のＮチャネルＭＯＳトランジスタのゲートは、開放状態である信号線Ｌ１と接続されている。したがって、これらのトランジスタは非導通状態である。
【０２４８】
すなわち、信号線Ｌ２と接続されたダミースイッチ回路ＤＳＷ２，ＤＳＷ３，ＤＳＷ６，ＤＳＷ７のＰチャネルＭＯＳトランジスタのみが導通しており、他のトランジスタは非導通状態である。
【０２４９】
したがって、キャパシタＣ１は、ダミースイッチ回路ＤＳＷ２のＰチャネルＭＯＳトランジスタを介してノードＮ１ａと接続されている。キャパシタＣ２は、ダミースイッチ回路ＤＳＷ３のＰチャネルＭＯＳトランジスタを介してノードＮ２ａと接続されている。
【０２５０】
キャパシタＣ１＃は、ダミースイッチ回路ＤＳＷ６のＰチャネルＭＯＳトランジスタを介してノードＮ１ｂと接続されている。キャパシタＣ２＃は、ダミースイッチ回路ＤＳＷ７のＰチャネルＭＯＳトランジスタを介してノードＮ２ｂと接続されている。
【０２５１】
当該構成は、図１１で説明した実施の形態２に従うセンスアンプＳＡ０ａ，ＳＡ１ａの構成と等価である。したがって、実施の形態２と同様に動作する。
【０２５２】
本実施の形態２に従う構成は、スイッチ回路ＳＷ１〜ＳＷ８と同様の構成であるダミースイッチ回路ＤＳＷ１〜ＤＳＷ８を設けることにより、回路のトポロジーの対称性を向上させることができる。
【０２５３】
増幅ユニット５５のノードＮ１ａ，Ｎ２ａは、ともに２つのスイッチ回路ＳＷと２つのキャパシタが接続された構成である。また、増幅ユニット５５＃のノードＮ１ｂ，Ｎ２ｂについても、ともに２つのスイッチ回路ＳＷと２つのキャパシタが接続された構成である。
【０２５４】
したがって、増幅ユニット５５，５５＃のノードに接続される回路部品関係において、同一の回路が同様の接続方式により接続される構成となることになり、オフセット電圧が増幅ユニット５５，５５＃の入力間に生じることをさらに抑制することが可能である。
【０２５５】
なお、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【０２５６】
また、上記においては、メモリセルの抵抗値が記憶データに応じて高抵抗値Ｒｍａｘあるいは低抵抗値Ｒｍｉｎに設定される場合すなわち２値の場合について説明したが、記憶データに応じてさらに複数の抵抗状態に設定される多値（３値以上）の場合にも同様に適用可能である。
【０２５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２５８】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【図３】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図４】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図５】メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【図６】本発明の実施の形態１に従うセンスアンプＳＡ０，ＳＡ１の回路構成図である。
【図７】増幅ユニット５５を説明する図である。
【図８】本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【図９】本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
【図１０】本発明の実施の形態１に従うセンスアンプＳＡ０，ＳＡ１のデータ読出動作について説明する。
【図１１】本発明の実施の形態２に従うセンスアンプＳＡ０ａ，ＳＡ１ａの回路構成図である。
【図１２】本発明の実施の形態２の変形例に従うセンスアンプＳＡ０ｂ，ＳＡ１ｂの回路構成図である。
【図１３】従来のセンスアンプを用いたデータ読出動作を説明する概略構成図である。
【図１４】従来のセンスアンプを用いた別のデータ読出動作を説明する概略構成図である。
【図１５】従来のセンスアンプを用いたさらに別のデータ読出動作を説明する概略構成図である。
【符号の説明】
【０２５９】
１  ＭＲＡＭデバイス、５  コントロール回路、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路、５０，５５＃  増幅ユニット、ＳＡ０，ＳＡ１，ＳＡ０ａ，ＳＡ１ａ，ＳＡ０ｂ，ＳＡ１ｂ  センスアンプ。
【図１】
2008305527.tif 000004
【図２】
2008305527.tif 000005
【図３】
2008305527.tif 000006
【図４】
2008305527.tif 000007
【図５】
2008305527.tif 000008
【図６】
2008305527.tif 000009
【図７】
2008305527.tif 000010
【図８】
2008305527.tif 000011
【図９】
2008305527.tif 000012
【図１０】
2008305527.tif 000013
【図１１】
2008305527.tif 000014
【図１２】
2008305527.tif 000015
【図１３】
2008305527.tif 000016
【図１４】
2008305527.tif 000017
【図１５】
2008305527.tif 000018