(57)【要約】【課題】実デバイスパターンに沿った精度の高い特性抽出を、簡易かつ短ＴＡＴで実行して設計期間の短縮を図る。【解決手段】半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出し（ＳＴ１１）、該差異がある個所のみ特性値を補正して特性抽出し（ＳＴ１４）、前記差異がある個所以外は前記レイアウトパターンから特性抽出する（ＳＴ１３）ように構成する。【選択図】図２
2008203979.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出し、
該差異がある個所のみ特性値を補正して特性抽出し、
前記差異がある個所以外は前記レイアウトパターンから特性抽出することを特徴とする半導体集積回路の特性抽出方法。
【請求項２】
請求項１に記載の半導体集積回路の特性抽出方法において、
配線時に前記差異がある個所にフラグを設定し、該フラグ設定個所の特性値を補正することを特徴とする半導体集積回路の特性抽出方法。
【請求項３】
請求項２に記載の半導体集積回路の特性抽出方法において、
前記フラグ設定個所の特性値の補正は、モデル式または補正テーブルを使用して行うことを特徴とする半導体集積回路の特性抽出方法。
【請求項４】
半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出する手段と、
該差異がある個所のみ特性値を補正して特性抽出する手段と、
前記差異がある個所以外は前記レイアウトパターンから特性抽出する手段と、を備えることを特徴とする半導体集積回路の特性抽出装置。
【請求項５】
コンピュータに、
半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出する手順と、
該差異がある個所のみ特性値を補正して特性抽出する手順と、
前記差異がある個所以外は前記レイアウトパターンから特性抽出する手順と、を実行させ、半導体集積回路の特性抽出を行わせることを特徴とする半導体集積回路の特性抽出プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の特性抽出方法および装置、並びに、プログラムに関する。
【背景技術】
【０００２】
従来、半導体集積回路の一般的な作成手順は、まず、レイアウトツールで半導体集積回路に必要なパターンデータを作成し、次に、パターンデータから半導体集積回路を製造するのに必要な各種のレチクルを作成する。
【０００３】
さらに、ウェハー製造の各工程で、その工程で必要なレチクルを用いて露光やエッチング等を行うことで、ウェハー上に素子や配線パターンを生成していく。なお、これ以降は、ウェハー試験，ウェハーダイシング並びにパッケージ組み立てへと続くが、それらの説明は割愛する。
【０００４】
近年、半導体集積回路の微細化が進むに従って、トランジスタのゲート長や配線幅および配線間隔等は、光の波長よりも短くなってきている。このように、トランジスタのゲート長や配線幅および間隔等が光の波長よりも短くなると、そのまま露光を行っても正しくレイアウトパターンを反映することができないため、ＯＰＣ（Optical Proximity Correction）という補正技術を用いて、ウェハー上の実デバイスパターンとレイアウトパターンとの間の誤差が可能な限り生じないようにしている。
【０００５】
しかしながら、ＯＰＣ補正を行ってもレイアウトパターンをウェハー上の実デバイスパターンに完全に再現することはできないため、レイアウトツールで抽出した素子特性と、ウェハー上の実デバイスの素子特性との間には誤差が生じてしまう。
【０００６】
従来、このようなレイアウトツールで抽出した素子特性とウェハー上の実デバイスの素子特性との間の誤差を修正するものとして、配線間隔−配線仕上がり幅の相関データを基に特性値の補正を行う回路パラメータの抽出方法が提案されている（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開２００５−２９４８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１は従来の半導体集積回路の特性抽出方法の処理の一例を説明するためのフローチャートであり、上述した特許文献１の特性値補正を概略的に示すものである。
【０００９】
図１に示されるように、半導体集積回路の特性抽出処理が開始されると、ステップＳＴ１０１において、最初に特性抽出を行うレイアウトパターンを検出する。次に、ステップＳＴ１０２に進んで、検出した配線の幅，近接配線との間隔および配線間隔−配線仕上がり幅相関データから配線幅と配線間隔の補正を行う。
【００１０】
さらに、ステップＳＴ１０３に進んで、補正後のデータから特性値を抽出する。そして、従来の半導体集積回路の特性抽出処理（方法）は、上記の各ステップの処理を全てのレイアウトパターンに対して実行していた。
【００１１】
このように、従来の半導体集積回路の特性抽出方法は、半導体集積回路全体に対して補正処理を行うために、十分な処理時間が必要となって回路のタイミングを収束させるためのＴＡＴ（Turn Around Time）が非常に長くなってしまうという問題がある。
【００１２】
さらに、半導体集積回路の回路規模が大きいほど、また、パターンが複雑であるほど時間が掛かるため、さらに微細化が進むと、現実的なＴＡＴでは処理できなくなる虞がある。
【００１３】
本発明は、上述した従来技術が有する課題に鑑み、実デバイスパターンに沿った精度の高い特性抽出を、簡易かつ短ＴＡＴで実行して設計期間の短縮を図ることができる半導体集積回路の特性抽出方法および装置、並びに、プログラムの提供を目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の形態によれば、半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出し、該差異がある個所のみ特性値を補正して特性抽出し、前記差異がある個所以外は前記レイアウトパターンから特性抽出することを特徴とする半導体集積回路の特性抽出方法が提供される。
【００１５】
本発明の第２の形態によれば、半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出する手段と、該差異がある個所のみ特性値を補正して特性抽出する手段と、前記差異がある個所以外は前記レイアウトパターンから特性抽出する手段と、を備えることを特徴とする半導体集積回路の特性抽出装置が提供される。
【００１６】
本発明の第３の形態によれば、コンピュータに、半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出する手順と、該差異がある個所のみ特性値を補正して特性抽出する手順と、前記差異がある個所以外は前記レイアウトパターンから特性抽出する手順と、を実行させ、半導体集積回路の特性抽出を行わせることを特徴とする半導体集積回路の特性抽出プログラムが提供される。
【発明の効果】
【００１７】
本発明によれば、実デバイスパターンに沿った精度の高い特性抽出を、簡易かつ短ＴＡＴで実行して設計期間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体集積回路の特性抽出方法および装置、並びに、プログラムの実施例を、添付図面を参照して詳述する。
【実施例】
【００１９】
図２は本発明に係る半導体集積回路の特性抽出方法の一実施例の処理を概略的に説明するためのフローチャートであり、ＯＰＣ補正でレイアウトパターンを再現できない個所の特性抽出処理を概略的に示すものである。
【００２０】
本実施例の半導体集積回路の特性抽出方法では、半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出し、その差異が検出された個所に認識フラグ（フラグ）を設定し、そのフラグの有無によって、異なる特性抽出処理を行うようになっている。
【００２１】
すなわち、図２に示されるように、まず、ステップＳＴ１１で特性抽出を行うレイアウトパターンを検出し、次に、ステップＳＴ１２において、検出したレイアウトパターンに特性抽出認識フラグがあるかどうかを確認する。なお、ステップＳＴ１１におけるレイアウトパターンは、図５および図６を参照して後述するフラグの設定処理が既に行われたものとなっている。
【００２２】
ステップＳＴ１２において、認識フラグがあると判別されると、ステップＳＴ１４に進んで、モデル式または補正テーブルから特性抽出を行い、逆に、ステップＳＴ１２において、認識フラグがないと判別されると、ステップＳＴ１３に進んで、レイアウトパターンからそのまま素子特性の抽出を行う。
【００２３】
ここで、ステップＳＴ１４では、例えば、フラグの種類、回転方向、検出した配線の幅、或いは、検出した配線の近接配線との距離等に基づいて得られたモデル式または補正テーブルを使用して特性値を算出（抽出）する。そして、これらの処理は、全てのレイアウトパターンに対して実行される。なお、ステップＳＴ１４におけるモデル式または補正テーブルの作成に関しては、図７を参照して後に詳述する。
【００２４】
図３および図４は本発明におけるＯＰＣ補正でレイアウトパターンを再現できない個所の例を模式的に示す図であり、図３（ａ）〜図３（ｅ）は部分的な配線パターンを示し、また、図４（ａ）〜図４（ｃ）は全体的な配線パターンを示している。
【００２５】
従来の技術においても、パターン幅の違いによる幅・間隔のばらつき、粗密の違いによる幅・間隔のばらつき等は、ＯＰＣで補正することができた。本実施例では、ＯＰＣ補正でレイアウトパターンを再現できない個所に対してフラグ（認識フラグ）を設定する。
【００２６】
すなわち、図３に示されるように、ＯＰＣ補正でレイアウトパターンを再現できない個所としては、例えば、クランク（曲がり角：図３（ａ）参照）、Ｔ字路（図３（ｂ）参照）、十字路（図３（ｃ）参照）、端（図３（ｄ）参照）、および、一部分のみ幅の違う直線（図３（ｅ）参照）があり、これらの個所をレイアウトパターンから検出してフラグを設定する。
【００２７】
そして、図４（ａ）〜図４（ｃ）に示されるように、実際のレイアウトパターンに対して上述した図３（ａ）〜図３（ｅ）をあてはめてフラグの設定を行う。具体的に、図３（ａ）に示すクランクは、図４（ａ）のＰ１４，並びに，図４（ｃ）のＰ３２およびＰ３３に対応し、そこにクランクフラグを設定し、また、図３（ｂ）に示すＴ字路は、図４（ａ）のＰ１３に対応し、そこにＴ字路フラグを設定する。
【００２８】
さらに、図３（ｄ）に示す端は、図４（ａ）のＰ１１，Ｐ１２およびＰ１６、図４（ｂ）のＰ２１およびＰ２２、並びに、図４（ｃ）のＰ３１およびＰ３４に対応し、端フラグを設定し、そして、図３（ｅ）に示す一部分のみ幅が違う直線は、図４（ａ）のＰ１５に対応し、そこに一部分のみ幅が違う直線フラグを設定する。
【００２９】
このように、本実施例は、ＯＰＣ補正でレイアウトパターンを再現できない個所、すなわち、クランク、Ｔ字路、十字路、端、および、一部分のみ幅の違う直線に着目してフラグを設定し、元のレイアウトパターンはそのままとして、元のレイアウトパターンの幅および間隔より特性抽出専用のモデル式、或いは、補正テーブルから求めた値を使用する。これにより、短時間で高精度の補正を行うことが可能になる。
【００３０】
図５および図６は本発明に係る半導体集積回路の特性抽出方法におけるフラグの設定処理の一例を説明するためのフローチャートであり、具体的に、配線を始点から終点までレイアウトするときのフラグの設定処理を説明するものである。
【００３１】
フラグの設定処理が開始されると、まず、ステップＳＴ２１において、最初に、始点位置および配線方向を決定してステップＳＴ２２に進む。ステップＳＴ２２では、その配線の始点上に同層の配線が存在するかどうかを判別し、既存の同層配線がないと判別された場合には、ステップＳＴ２３に進んで、端点フラグ（端点用の特性抽出認識フラグ）を設定し、また、既存の同層配線があると判別された場合には、ステップＳＴ２４に進む。
【００３２】
ステップＳＴ２４では、配線は直交方向か（すなわち、既存の配線と新たな配線とが直交するかどうか）を判別し、直交方向であると判別されるとステップＳＴ２５に進んでＴ字路フラグ（Ｔ字路用の特性抽出認識フラグ）を設定し、さらに、ステップＳＴ２６に進んで配線を行ってステップＳＴ２７に進み、また、直交方向ではないと判別されるとステップＳＴ２１に戻る。
【００３３】
ここで、レイアウトする配線が既存配線と直交する向きの場合は、Ｔ字用の特性抽出認識フラグを設定するが、既存配線と同じ向きの場合には、配線がダブるため、例えば、既存配線がない位置まで始点位置を修正し、改めて始点配線処理を行うといった処理を行う。
【００３４】
ステップＳＴ２７では、クランクするかどうかを判別し、クランクすると判別されると、ステップＳＴ２８でクランクフラグ（クランク用の特性抽出認識フラグ）を設定した後、ステップＳＴ２９に進み、クランクしないと判別されると、そのままステップＳＴ２９に進む。
【００３５】
ステップＳＴ２９では、既存配線と直交するかどうかを判別し、既存配線と直交すると判別されると、ステップＳＴ３０で十字路フラグ（十字路用の特性抽出認識フラグ）を設定した後、ステップＳＴ３１に進み、既存配線と直交しないと判別されると、そのままステップＳＴ３１に進む。
【００３６】
ステップＳＴ３１では、配線幅が変わるかどうかを判別し、配線幅が変わると判別されると、ステップＳＴ３２で一部分幅違いフラグ（一部分幅違い用の特性抽出認識フラグ）を設定した後、ステップＳＴ３３に進み、配線幅が変わらないと判別されると、そのままステップＳＴ３３に進む。
【００３７】
このように、レイアウトする配線が途中でクランクする場合には、クランク個所にクランクフラグを設定し、また、途中で同層配線と直交する場合には、十字路フラグを設定する。また、途中で、コンタクトホール（ビア）を経由して配線層を変更するといった一部分のみ幅が異なる個所が発生した場合には、一部分幅違いフラグを設定する。
【００３８】
そして、ステップＳＴ３３では、配線を続けるかどうかを判別し、配線を続けると判別されると、ステップＳＴ２６に戻って同様の処理を繰り返し、配線を続けないと判別されると、ステップＳＴ３４に進んで、終点一および配線方向を決定して、ステップＳＴ３５に進む。
【００３９】
ステップＳＴ３５では、前述したステップＳＴ２２と同様に、その配線の終点上に同層の配線が存在するかどうかを判別し、既存の同層配線がないと判別された場合には、ステップＳＴ３６に進んで、端点フラグ（端点用の特性抽出認識フラグ）を設定し、また、既存の同層配線があると判別された場合には、ステップＳＴ３７に進む。
【００４０】
ステップＳＴ３７では、配線は直交方向か（すなわち、既存の配線と新たな配線とが直交するかどうか）を判別し、直交方向であると判別されるとステップＳＴ３８に進んでＴ字路フラグ（Ｔ字路用の特性抽出認識フラグ）を設定して処理を終了し、また、直交方向ではないと判別されるとステップＳＴ３４に戻る。
【００４１】
以上の処理を全てのパターンに対して実行する。ここで、上述した処理は、配線処理時に同時に行っているため、設計ＴＡＴへの影響は無視できるほど小さい。
【００４２】
なお、上述した各特性認識フラグは、例えば、最低限形状を表す情報および向きを表す情報を持っている。また、ステップＳＴ２７およびＳＴ２８の処理、ステップＳＴ２９およびＳＴ３０の処理、および、ステップＳＴ３１およびＳＴ３２の処理は、図５および図６に示す順序に限定されるものではなく、適宜変更することもできる。
【００４３】
図７は本発明に係る半導体集積回路の特性抽出方法におけるモデル式または補正テーブルの作成処理の一例を説明するためのフローチャートである。ここで、上記モデル式または補正テーブルは予め作成しておくものであり、この予め作成されたモデル式または補正テーブルを使用して、前述した図２におけるステップＳＴ１４の処理を行う。
【００４４】
モデル式または補正テーブルの作成処理が開始すると、まず、ステップＳＴ４１において、例えば、一部分のみ幅の違う直線，クランク，Ｔ字路，十字路および端に対して、それぞれ幅および間隔条件を換えたパターンを作成し、ステップＳＴ４２に進んで、実パターンを作成し、さらに、ステップＳＴ４３において、実レイアウトパターンおよび元のレイアウトパターンからそれぞれ特性抽出を行う。
【００４５】
次に、ステップＳＴ４４に進んで、実レイアウトパターンおよび元のレイアウトパターンからそれぞれレイアウトモデル対実パターン特性の差異を抽出し、そして、ステップＳＴ４５に進んで、抽出した値の差異に基づいてモデル式または補正テーブルを作成して処理を終了する。
【００４６】
図８は本発明に係る半導体集積回路の特性抽出方法による端における配線間の間隙補正を説明するための図である。図８において、参照符号Ｗ１およびＷ２は配線を示し、Ｓｄはレイアウトパターン（元のレイアウトパターン）の配線間の間隙を示し、そして、Ｓｒは実際（実レイアウトパターン）の配線間の間隙を示している。なお、図８では、配線Ｗ１の端において、実レイアウトパターンが元のレイアウトパターンよりも短く（実際の配線間の間隙Ｓｒが元のレイアウトパターン（データ上）の配線間の間隙Ｓｄよりも長くなる。
【００４７】
下記の表１は、端における配線Ｗ１およびＷ２の間のデータ上の間隙と実際の間隙との関係、すなわち、データ上の間隙Ｓｄに対する実際の間隙Ｓｒの補正テーブルの例を示すものである。
【表１】
2008203979.tif 000003
【００４８】
表１に示されるように、データ上の間隙Ｓｄが０．１０μｍ，０．２０μｍ，０．３０μｍ，…のとき、実際の間隙Ｓｒは０．２１μｍ，０．３２μｍ，０．４３μｍ，…となることが分かる。ここで、表１に示す補正テーブルは、予めデータ上の間隙Ｓｄを０．１０μｍ，０．２０μｍ，０．３０μｍ，…とした配線を形成し、そのときの実際の間隙Ｓｒを測定することにより作成しておく。
【００４９】
また、上述した表１に示すデータ上の間隙Ｓｄと実際の間隙Ｓｒとの間に所定の関係が有る場合には、それを補正式として求めることもできる。具体的に、表１に示す関係は、
Ｓｒ＝１．１×Ｓｄ＋０．１０
といった補正式により、実際の間隙Ｓｒをデータ上の間隙Ｓｄから求めることができる。
【００５０】
このように、補正テーブル或いは補正式を使用して、前述した図２におけるステップＳＴ１４の特性抽出処理を行うことになる。
【００５１】
図９は本発明に係る半導体集積回路の特性抽出方法による端における配線抵抗比補正を説明するための図である。
【００５２】
図９（図３（ｄ）と同様）に示されるように、例えば、配線の端における配線抵抗比ＲＲは配線幅ＷＷにより異なる。ここで、抵抗比ＲＲは、実際の配線抵抗Ｒｒ／データ上の配線抵抗Ｒｄで表される。
【００５３】
下記の表２は、端における配線幅ＷＷと配線抵抗比ＲＲとの関係、すなわち、配線幅ＷＷに対する配線抵抗比ＲＲの補正テーブルの例を示すものである。
【表２】
2008203979.tif 000004
【００５４】
表２に示されるように、配線幅ＷＷが０．１０μｍ，０．２０μｍ，０．３０μｍ，…のとき、配線抵抗比ＲＲは１．２１，１．１５，１．０９，…となることが分かる。この表２に示す補正テーブルも、予め配線幅ＷＷを０．１０μｍ，０．２０μｍ，０．３０μｍ，…としたものを形成し、そのときの配線抵抗比ＲＲを測定することにより作成しておく。
【００５５】
また、上述した表２に示す配線幅ＷＷと配線比抵抗ＲＲとの間に所定の関係が有る場合には、それを補正式として求めることもできる。具体的に、表２に示す関係は、
ＲＲ＝−０．６×ＷＷ＋１．２７
といった補正式により、配線比抵抗ＲＲを配線幅ＷＷから求めることができる。
【００５６】
このように、補正テーブル或いは補正式を使用して、前述した図２におけるステップＳＴ１４の特性抽出処理を行うことになる。
【００５７】
図１０は本発明に係る半導体集積回路の特性抽出装置（ＣＡＤ装置）の一実施例におけるハード構成を概略的に示すブロック図である。
【００５８】
図１０に示されるように、本実施例の半導体集積回路の特性抽出装置（ＣＡＤ装置）１は、通常のコンピュータと同じ構成であり、ＣＰＵ１０１，ＲＡＭ１０２，ＲＯＭ１０３，ＣＲＴ１０４，Ｉ／Ｏポート１０６，キーボード１０７および外部記憶装置１０９を備えている。
【００５９】
ここで、ＣＰＵ１０１，ＲＡＭ１０２，ＲＯＭ１０３およびＩ／Ｏポート１０６は、直接バス１００に接続されている。また、ＣＲＴ１０４はＣＲＴインターフェース１０５を介して、また、キーボード１０７はキーボードインターフェース１０８を介して、そして、外部記憶装置１０９は外部記憶インターフェース１１０を介して、それぞれバス１００に接続されている。
【００６０】
外部記憶装置１０９としては、例えば、磁気ディスク装置であり、本発明に係る半導体集積回路の特性抽出プログラムは、図１０に示すようなＣＡＤ装置に対するプログラム（データ）として与えられて実行される。なお、半導体集積回路の特性抽出プログラムは、例えば、光ディスク等の可搬型記録媒体１１２に記録され、Ｉ／Ｏポート１０６に接続された光ディスク装置１１１を介して磁気ディスク装置１０９にインストールされて実行される。
【００６１】
図１１は本発明に係る半導体集積回路の特性抽出装置の一実施例におけるソフト構成を概念的に示すブロック図である。
【００６２】
図１１に示されるように、ＣＡＤ装置（半導体集積回路の特性抽出装置）１の各機能部分はソフトウェアで実現され、機能設計部２０１，論理自動設計部２０２，セル・マクロ配置部２０３，電源・信号配線部２０４，素子特性抽出部２０５、遅延計算部２０６およびシミュレーション部２０７で構成されている。なお、他にも各種の機能部分を有するが、それらは直接本発明に関係しないので、ここでは省略する。
【００６３】
電源・信号配線部２０４は、方向検出手段２４１，既存配線検出手段２４２および特性抽出認識フラグ設定手段２４３を有している。方向検出手段２４１は、現在配線中の方向を検出し記憶し、また、既存配線検出手段２４２は、配線中に既存配線があるかどうかを検出し記憶し、そして、特性抽出認識フラグ設定手段２４３は、配線処理の状態，配線方向および既存配線の有無に基づいて適正なフラグ（例えば、前述したクランクフラグ，Ｔ字路フラグ，十字路フラグ，端フラグおよび一部分幅違いフラグ等）を設定する。
【００６４】
素子特性抽出部２０５は、着目配線検出手段２５１，近接配線検出手段２５２，素子特性抽出手段２５３および特性値算出手段２５４を有している。
【００６５】
着目配線検出手段２５１は、素子特性を検出する配線を検出しその層と幅を記憶し、また、近接配線検出手段２５２は、素子特性抽出に影響のある配線を検出しその層と幅を記憶し、そして、素子特性抽出手段２５３は、着目配線，近接配線の層，幅および単位面積あたりの素子特性情報に基づいて素子特性を抽出して記憶する。特性値算出手段２５４は、着目配線に特性抽出認識フラグが存在する場合、近接配線の層，幅およびモデル式または補正テーブルから特性値を算出して記憶する。
【００６６】
なお、図１０および図１１は、本発明に係る半導体集積回路の特性抽出装置の単なる一実施例を示すものであり、本発明は、図１０および図１１に示す構成に限定されないのはもちろんである。
【００６７】
このように、本発明によれば、半導体集積回路全体を補正するのではなく、ＯＰＣ補正でレイアウトパターンを再現できない個所のみ補正をかけることで、実デバイスパターンに沿った精度の高い特性抽出を、簡易かつ短ＴＡＴで実行することができ、その結果、設計期間を短縮することが可能になる。
【００６８】
（付記１）
半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出し、
該差異がある個所のみ特性値を補正して特性抽出し、
前記差異がある個所以外は前記レイアウトパターンから特性抽出することを特徴とする半導体集積回路の特性抽出方法。
【００６９】
（付記２）
付記１に記載の半導体集積回路の特性抽出方法において、
前記半導体集積回路のレイアウトパターン自体は修正を行わず、特性値のみ補正を行うことを特徴とする半導体集積回路の特性抽出方法。
【００７０】
（付記３）
付記１に記載の半導体集積回路の特性抽出方法において、
配線時に前記差異がある個所にフラグを設定し、該フラグ設定個所の特性値を補正することを特徴とする半導体集積回路の特性抽出方法。
【００７１】
（付記４）
付記３に記載の半導体集積回路の特性抽出方法において、
前記フラグ設定個所の特性値の補正は、モデル式または補正テーブルを使用して行うことを特徴とする半導体集積回路の特性抽出方法。
【００７２】
（付記５）
付記４に記載の半導体集積回路の特性抽出方法において、
前記フラグ設定個所の特性値の補正に使用するモデル式または補正テーブルは、該フラグ設定個所におけるパターンの幅および近接配線の距離に基づいて規定されることを特徴とする半導体集積回路の特性抽出方法。
【００７３】
（付記６）
付記３に記載の半導体集積回路の特性抽出方法において、
前記差異がある個所を設定するフラグは、パターン形状およびパターンの向きの情報を有することを特徴とする半導体集積回路の特性抽出方法。
【００７４】
（付記７）
半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出する手段と、
該差異がある個所のみ特性値を補正して特性抽出する手段と、
前記差異がある個所以外は前記レイアウトパターンから特性抽出する手段と、を備えることを特徴とする半導体集積回路の特性抽出装置。
【００７５】
（付記８）
付記７に記載の半導体集積回路の特性抽出装置において、さらに、
前記差異がある個所にフラグを設定する手段を備え、該フラグ設定個所の特性値の補正をモデル式または補正テーブルを使用して行うことを特徴とする半導体集積回路の特性抽出装置。
【００７６】
（付記９）
付記８に記載の半導体集積回路の特性抽出装置において、
前記フラグ設定個所の特性値の補正に使用するモデル式または補正テーブルは、該フラグ設定個所におけるパターンの幅および近接配線の距離に基づいて規定されることを特徴とする半導体集積回路の特性抽出装置。
【００７７】
（付記１０）
コンピュータに、
半導体集積回路のレイアウトパターンと実パターンとの間に差異がある個所を検出する手順と、
該差異がある個所のみ特性値を補正して特性抽出する手順と、
前記差異がある個所以外は前記レイアウトパターンから特性抽出する手順と、を実行させ、半導体集積回路の特性抽出を行わせることを特徴とする半導体集積回路の特性抽出プログラム。
【００７８】
（付記１１）
付記１０に記載の半導体集積回路の特性抽出プログラムにおいて、さらに、
前記コンピュータに、
前記差異がある個所にフラグを設定する手順を実行させ、半導体集積回路の特性抽出を行わせることを特徴とする半導体集積回路の特性抽出プログラム。
【００７９】
（付記１２）
付記１０または１１に記載の半導体集積回路の特性抽出プログラムを記録した媒体。
【産業上の利用可能性】
【００８０】
本発明は、実デバイスパターンに沿った精度の高い特性抽出を、簡易かつ短ＴＡＴで実行して設計期間の短縮を図ることができ、様々な半導体集積回路の特性抽出を行うために適用することができるものである。
【図面の簡単な説明】
【００８１】
【図１】従来の半導体集積回路の特性抽出方法の処理の一例を説明するためのフローチャートである。
【図２】本発明に係る半導体集積回路の特性抽出方法の一実施例の処理を概略的に説明するためのフローチャートである。
【図３】本発明におけるＯＰＣ補正でレイアウトパターンを再現できない個所の例を模式的に示す図（その１）である。
【図４】本発明におけるＯＰＣ補正でレイアウトパターンを再現できない個所の例を模式的に示す図（その２）である。
【図５】本発明に係る半導体集積回路の特性抽出方法におけるフラグの設定処理の一例を説明するためのフローチャート（その１）である。
【図６】本発明に係る半導体集積回路の特性抽出方法におけるフラグの設定処理の一例を説明するためのフローチャート（その２）である。
【図７】本発明に係る半導体集積回路の特性抽出方法におけるモデル式または補正テーブルの作成処理の一例を説明するためのフローチャートである。
【図８】本発明に係る半導体集積回路の特性抽出方法による端における配線間の間隙補正を説明するための図である。
【図９】本発明に係る半導体集積回路の特性抽出方法による端における配線抵抗比補正を説明するための図である。
【図１０】本発明に係る半導体集積回路の特性抽出装置（ＣＡＤ装置）の一実施例におけるハード構成を概略的に示すブロック図である。
【図１１】本発明に係る半導体集積回路の特性抽出装置（ＣＡＤ装置）の一実施例におけるソフト構成を概念的に示すブロック図である。
【符号の説明】
【００８２】
１    半導体集積回路の特性抽出装置（ＣＡＤ装置）
１０１    ＣＰＵ
１０２    ＲＡＭ
１０３    ＲＯＭ
１０４    ＣＲＴ
１０５    ＣＲＴインターフェース
１０６    Ｉ／Ｏポート
１０７    キーボード
１０８    キーボードインターフェース
１０９    外部記憶装置
１１０    外部記憶インターフェース
１１１    光ディスク装置
１１２    光ディスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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