(57)【要約】【課題】電界効果型トランジスタで構成されるインバータアンプは、定電流源である電界効果型トランジスタのゲート電圧変動により増幅率が悪化し、多段接続時には直流バイアス電線を介して電圧変動が混合するため互いに悪影響を及ぼし合い、所定の性能が得られない。【解決手段】本発明のインバータアンプは、アンプを構成する定電流源である電界効果型トランジスタのゲート端子に電圧変動防止回路を備えている。電圧変動防止回路は、そのゲート端子に伝播する電圧変動などを抑制する。このような構成とすることによって、アンプを構成する電界効果型トランジスタのゲート電圧は変動せず、インバータアンプの増幅率を損うことなく増幅できる。また、多段接続の場合でも、各アンプが不安定となる要因を排除することができるから、大増幅を行うアンプも実現可能になる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一導電型の第１のトランジスタと、該一導電型とは異なる導電形の第２のトランジスタとを第１の電源と第２の電源との間に直列接続してなり、互いの出力端子を共通にすると共に、互いの入力端子にそれぞれ異なる電圧信号を入力するインバータアンプにおいて、
前記第１のトランジスタまたは前記第２のトランジスタのどちらか一方の前記入力端子と、前記電圧信号を発生する発生源との間に電圧変動防止手段を介挿し、該電圧変動防止手段の動作によって、前記電圧信号の変動を補正することを特徴とするインバータアンプ。
【請求項２】
前記電圧変動防止手段は、入力ノードと出力ノードとの間に抵抗手段を直列に接続し、該出力ノードと前記第１の電源または前記第２の電源との間に容量手段を接続するフィルタ回路であることを特徴とする請求項１に記載のインバータアンプ。
【請求項３】
前記電圧変動防止手段は、前記入力ノードに入力する前記電圧信号を発生する発生源の電圧信号を所定の電圧信号に変換して出力する定電圧回路であることを特徴とする請求項１に記載のインバータアンプ。
【請求項４】
前記定電圧回路は、基準電流源と差動増幅回路と出力回路とを有する電圧レギュレータ回路であることを特徴とする請求項３に記載のインバータアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、所定の導電型のトランジスタを組み合わせた増幅回路に関し、特に標準時刻情報信号を含む標準電波を受信し、時刻を表示する電波修正時計に用いるインバータアンプに関する。
【背景技術】
【０００２】
電波修正時計は、数万年に１秒とも言われる精度を持つ原子時計による時刻情報や日付情報を含む標準電波（例えば、４０ｋＨｚの電波）を内蔵するアンテナで受信し、時刻の誤差を修正する機能を具備している時計である。このため、常時正確な時刻を表示することが可能であり、時刻修正の手間を省くことができるため、近年急速に普及しつつある。
【０００３】
電波修正時計において、標準電波の受信性能を決める要因は、アンテナ特性と受信回路特性とがある。特に受信回路は、低消費電力が要求されることから、搭載する増幅回路の改良が進んでいる。受信回路は、微弱な標準電波を受信し標準時刻情報信号を検波するため、入力部に高倍率な増幅回路が必要である。つまり、この増幅回路の低消費電力化の要求が高いのである。
このため、増幅回路には、回路の消費電流低減と小型化とを考慮し、電界効果型トランジスタなどを使ったインバータアンプが多く用いられる。
【０００４】
従来知られているインバータアンプは、異なる導電形のトランジスタを組み合わせた高倍率の増幅回路であり、簡易な構成による小型化、低消費電力化が可能であるという特徴を有するため、多くの提案を見るものである。
【０００５】
このような従来から知られるインバータアンプを電波修正時計に用いるには、入力信号の大きさに合わせた増幅倍率制御が必要であるが、線形な増幅倍率制御が難しいという問題があった。このような問題を解決するための技術は散見される（例えば、特許文献１参照。）。
【０００６】
特許文献１に従来技術として記載している技術は、インバータアンプとしては一般的なものであり、その技術を図を用いて説明する。図７は特許文献１に示した従来技術を説明するためにその趣旨を逸脱しないように書き直した回路図である。図７において、１０，１１は電界効果型トランジスタ、１は信号入力線、２，４は電源線、３は直流バイアス電線、５は信号出力線、６は直流バイアス電源回路である。
【０００７】
直流バイアス電源６の負側端子は接地、正側端子は電界効果型トランジスタ１１のゲート端子に接続し、信号入力線１は、電界効果型トランジスタ１０のゲート端子に接続している。
電界効果型トランジスタ１１のソース端子は電源線４に接続し、電界効果型トランジスタ１０のソース端子は、電源線２に接続している。電界効果型トランジスタ１１，１０のドレイン端子同士を接続し、信号出力線５としている。つまり、電源線２，４の間に電界効果型トランジスタ１１，１０を直列接続している。
また、電界効果型トランジスタ１１のサブストレート端子は電源線４に接続し、電界効果型トランジスタ１０のサブストレート端子は電源線２に接続している。
【０００８】
電源線２，４に、電源線４側を正とする図示しない直流電源を接続し、直流バイアス電源回路６にて電源線２と電源線４との電位の中間値にあたる電位を電界効果型トランジスタ１１のゲートに加え、信号線入力１にアナログ信号を加えると、信号出力線５には増幅
された信号線入力１と逆相の信号が現れる。
直流バイアス電源回路６の電位を増減させることで、信号出力線５に現れる信号の増幅率を変えることができる。
【０００９】
【特許文献１】特開昭５６−２７１５号公報（第２頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図７に示す特許文献１に従来技術として記載している技術は、直流バイアス電線３の電圧により電界効果型トランジスタ１０，１１で構成されるインバータアンプの増幅率を線形に制御できるというメリットがあるが、発明者が検討したところによると、直流バイアス電線３に直列に抵抗成分が付加されているとき、インバータアンプの増幅率を悪化させるという問題があることがわかった。
【００１１】
すでに述べた通り、図７に示したインバータアンプは、電界効果型トランジスタで構成している。このよう回路は、ディスクリート（単機能部品）の組み合わせで構成する場合と半導体基板に集積して形成する場合とがある。その双方の場合において、各部品や各素子の配線が引き回されることがあり、この配線が、直流バイアス電線３とすると、この電線には配線抵抗などの抵抗成分が直列に接続してしまうことがある。
【００１２】
バイアス電源回路６に直列して抵抗成分が挿入され、電界効果型トランジスタ１１のゲート端子に接続した場合、信号出力線５に現れた信号波形に応じて電界効果型トランジスタ１１のゲート電圧が変化し、信号入力線１に入力された波形と逆位相の波形が現れるため定電圧を保つことができず、電界効果型トランジスタ１０，１１で構成されるインバータアンプの増幅率を悪化させてしまうのである。
【００１３】
このような問題を引き起こすバイアス電源回路６に直列して挿入する抵抗成分は、上述のような配線抵抗のほか、バイアス電源回路６自身の内部抵抗も含む。
【００１４】
また、このようなインバータアンプを多段接続して入力信号を大増幅する場合には、直流バイアス電圧線３を通して各インバータアンプの電圧変動が混合されてしまい、予期せぬ帰還が電界効果型トランジスタ１１のゲート端子にかかる。このため、各インバータアンプが互いに悪影響を及ぼし、発振に至る場合もある。特に、バイアス電源回路６が電池の場合は、内部抵抗が高く、このような問題が著しい。
【００１５】
つまり、従来知られている技術では、構成する素子に抵抗成分が付加したり、用いるバイアス電源回路の内部抵抗に制約があったりするため、実際に使用しようとすると正常に動作させるための制約が多く、実用的ではなかった。
【００１６】
本発明のインバータアンプは、これらの問題を解決するためになされるものであって、電圧変動防止手段を備え、インバータアンプを構成する電界効果型トランジスタのゲート電圧の変動を抑制し、理論どおりの増幅率を得るための増幅回路を提供するものである。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、本発明は、以下の構成を採用する。
【００１８】
一導電型の第１のトランジスタと、一導電型とは異なる導電形の第２のトランジスタとを第１の電源と第２の電源との間に直列接続してなり、互いの出力端子を共通にすると共に、互いの入力端子にそれぞれ異なる電圧信号を入力するインバータアンプにおいて、
第１のトランジスタまたは第２のトランジスタのどちらか一方の入力端子と、電圧信号
を発生する発生源との間に電圧変動防止手段を介挿し、電圧変動防止手段の動作によって、電圧信号の変動を補正することを特徴とする。
【００１９】
電圧変動防止手段は、入力ノードと出力ノードとの間に抵抗手段を直列に接続し、出力ノードと第１の電源または第２の電源との間に容量手段を接続するフィルタ回路であることを特徴とする。
【００２０】
電圧変動防止手段は、入力ノードに入力する電圧信号を発生する発生源の電圧信号を所定の電圧信号に変換して出力する定電圧回路であることを特徴とする。
【００２１】
定電圧回路は、基準電流源と差動増幅回路と出力回路とを有する電圧レギュレータ回路であることを特徴とする。
【発明の効果】
【００２２】
本発明のインバータアンプは、増幅率を制御する電界効果トランジスタのゲート電圧に生じる電圧変動を防止する電圧変動防止手段を備えている。この電圧変動防止手段は、インバータアンプを構成する電界効果型トランジスタにおけるゲート電圧の変動を抑制できるため、誤動作もなく設計値通りの増幅率を得ることができる。
また、インバータアンプを多段接続して増幅率を大きくする必要がある場合でも、定電流源となっている各増幅段の電界効果型トランジスタのゲート電圧に現れた電圧変動を除去でき、直流バイアス電圧線を通した混合を防止できるため、増幅回路が不安定となる要因を排除することが可能である。
【００２３】
このように、本発明のインバータアンプは、電圧変動防止手段を備えているため、電圧信号を発生する発生源に電池を用いても、期待通りの増幅率を得ることができ、微小な入力信号に対して増幅率を制御しながら大増幅することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明に係るインバータアンプの実施形態を図面参照しながら詳細に説明する。本発明の実施形態では、標準電波を受信し時刻修正する電波修正時計の受信回路に用いるインバータアンプとして用いる場合を例にして説明する。
なお、本実施形態においては、インバータアンプを構成するトランジスタを電界効果型トランジスタとし、Ｐチャンネル型とＮチャンネル型とを用いる例で説明する。
【００２５】
［全体ブロックの説明：図１］
図１は、本発明のインバータアンプの第１の実施形態を説明するブロック図である。図１において、５０，５１は電界効果型トランジスタ、５２は電圧変動防止手段としての電圧変動防止回路、６１は信号入力線、６２，６４，６８は電源線、６３は電圧変動防止回路５２の入力ノード、６５は信号出力線、６６は直流バイアス電源、６７は抵抗素子、６９は電圧変動防止回路５２の出力ノードである。
電解効果型トランジスタ５１は、例えばＰチャンネル型とし、電解効果型トランジスタ５０は、例えばＮチャンネル型とすることができる。
【００２６】
なお、この回路への供給電源は負電源で説明する。つまり、電源線６４はグランド（例えば、０Ｖ）とし、電源線６８，６２は負の電圧を出力する電源手段に接続する。もちろん、正電源で動作させてもよく、そのときは、電源線６８，６２をグランドとし、電源線６４を正の電圧を出力する電源手段に接続してもよい。
【００２７】
直流バイアス電源６６は、負側端子が電源線６８に接続し、正側端子は電圧変動防止回路５２の入力ノード６３に接続し、電圧変動防止回路５２の出力である出力ノード６９は
、電界効果型トランジスタ５１のゲート端子と接続している。
電界効果型トランジスタ５１のソース端子は、電源線６４に接続し、電界効果型トランジスタ５０のソース端子は、電源線６２に接続している。また、電界効果型トランジスタ５１，５０のドレイン端子同士は接続し、信号出力線６５に接続している。電界効果型トランジスタ５１のサブストレート端子は電源線６４に接続し、電界効果型トランジスタ５０のサブストレート端子は電源線６２に接続している。
【００２８】
電界効果型トランジスタ５０のゲート端子には、信号入力線６１が接続している。入力信号線６１の信号は、図示しない回路から得られるタイムコードを含む入力信号である。なお、電界効果型トランジスタ５０のゲート端子とドレイン端子とは、抵抗素子６７で接続している。
信号入力線６１より入力する入力信号は、抵抗素子６７により帰還回路が構成された電界効果型トランジスタ５０により増幅するが、増幅率は電界効果型トランジスタ５１のゲート端子とソース端子との間の電圧により制御される。
【００２９】
すでに説明したように、直流バイアス電源６６が電池、あるいは定電圧を保持する能力に乏しい電圧供給回路を用いる場合は、直流バイアス電源６６の電圧により駆動される複数の回路動作に伴い電圧変動を受けやすく、理想電源として定電圧を維持することが難しくなる。
本発明のインバータアンプは、直流バイアス電源６６と電界効果型トランジスタ５１のゲート端子との間に電圧変動防止回路５２を設けている。これにより、他の回路から混入する電圧変動を除去し電界効果型トランジスタ５１のゲート電圧を一定に保つことができる。
また、信号出力線６５の増幅波形の一部が電界効果型トランジスタ５１のゲートに出現し、電界効果型トランジスタ５０，５１で構成するインバータアンプの増幅率が低下する問題も、この電圧変動防止回路５２で電界効果型トランジスタ５１のゲート端子の電圧変動を抑制することで、防ぐことができる。
【００３０】
［インバータアンプの多段接続の説明：図２］
本発明のインバータアンプは、電圧変動防止回路５２を有しており、電界効果型トランジスタ５１のゲート電圧の変動を抑制できるため、インバータアンプの増幅率を悪化させることがない。もちろん、このインバータアンプを直列に接続し、多段接続して入力信号を大増幅させてもよい。その場合においても、電圧変動防止回路５２をインバータアンプの段数ごとに設ければよく、そのような構成にすることによって、各インバータアンプでの電圧変動を各電圧変動防止回路５２で抑制できるから、インバータアンプは安定動作することができる。
【００３１】
その様子を示すのが、図２である。本発明のインバータアンプの第２の実施形態を説明するブロック図である。図２において、２００ａ〜２００ｃは図１に示すインバータアンプ、５００ａ〜５００ｃは、図１に示す電圧変動防止回路５２である。２１３，２１４は容量素子、２２３は第１の信号入力線、２２４は第１の信号出力線、２２５は第２の信号入力線、２２６は第２の信号出力線、２２７は第３の信号入力線である。２２８は第３の信号出力線であり、この多段アンプの出力信号線である。なお、すでに説明した同一の構成には同一の番号を付与している。
【００３２】
図２に示すように、３つのインバータアンプと電圧変動防止回路とを接続し、３段の多段アンプを構成している。各インバータアンプ間には容量素子２１３，２１４が挿入されている。電圧変動防止回路５００ａ，５００ｂ，５００ｃ入力は、直流バイアス電源６６に接続している。
【００３３】
第１の信号入力線２２３から入力された信号は、インバータアンプ２００ａで増幅し、第１の信号出力線２２４に出力する。第１の信号出力線２２４の増幅信号は、容量素子２１３で直流成分が除去され、第２の入力信号線２２５を伝いインバータアンプ２００ｂで増幅し、第２の信号出力線２２６に出力する。
第２の信号出力線２２６の増幅信号は、容量素子２１４で直流成分が除去され、第３の入力信号線２２７を伝いインバータアンプ２００ｃで増幅し、第３の信号出力線２２８に出力する。
【００３４】
また、電圧変動防止回路５００ａ，５００ｂ，５００ｃの各入力は、直流バイアス電源６６に接続しており、入力ノード６３から伝播してくる電圧変動を除去すると共に、それぞれのインバータアンプの出力によって各インバータアンプを構成する電界効果型トランジスタのゲート端子に生じる電圧変動を抑制する。
【００３５】
［電圧変動防止回路の説明１：図３，図４］
次に、電圧変動防止回路５２を説明する。図３は図１に示す電圧変動防止回路５２の一例を説明する回路図である。図３において、７０は抵抗素子、７１は容量素子、７２は電源ノードである。すでに説明した同一の構成には同一の番号を付与している。
【００３６】
入力ノード６３と出力ノード６９との間に抵抗素子７０を直列に接続し、抵抗素子７０と出力ノード６９との接続点と電源ノード７２との間に容量素子７１を接続している。
この電源ノード７２は、一定の電圧を有する電源手段に接続するノードであり、例えば、グランドまたは電源線６８に接続する。
【００３７】
図３に示す電圧変動防止回路５２の一例は、一種のフィルタ回路であって、電界効果型トランジスタ５１のゲートに伝播した信号出力線６５の出力波形による電圧変動を、コンデンサ７１で平滑化し入力ノード６３に電圧変動を伝達させないように抵抗素子７０で分離する１次のローパスフィルタである。
この回路は、直流バイアス電源６６により駆動される別の回路からの電圧変動も排除できる。
【００３８】
この回路に用いる抵抗素子７０と容量素子７１の時定数は自由に選択することができる。この場合の時定数とは、抵抗素子７０の抵抗値と容量素子７１の容量値を乗算した値である。この時定数は、インバータアンプの能力や電気特性、本発明のインバータアンプを用いる回路やシステムの仕様に合わせて自由に変更することができる。
例えば、電界効果型トランジスタ５１のゲートに伝播する電圧変動の周波数やその値によっては、抵抗素子７０をあまり大きくしない方がよい場合もある。そのときは、その抵抗値を鑑みて、容量素子７１の容量値を大きくするのである。
もちろん、図２に示すようにインバータアンプを直列に接続し、多段接続して入力信号を大増幅させるとき、電圧変動防止回路５００ａ，５００ｂ，５００ｃでそれぞれその時定数を個別に変更してもよいことは言うまでもない。
【００３９】
図３に示す電圧変動防止回路５２は、１次のローパスフィルタであるが、電界効果型トランジスタ５１のゲート電圧変動が著しい場合には、図３に示す回路を複数個直列に接続し、高次のローパスフィルタとしてもよい。
【００４０】
図４は、図１に示す電圧変動防止回路５２の一例を説明する回路図であって、図３に示す例とは異なる構成の回路である。図４において、７３は電界効果型トランジスタであり、すでに説明した同一の構成には同一の番号を付与している。
【００４１】
図４に示す例と図３に示す例との違いは、容量素子７１の代わりに電界効果型トランジ
スタ７３を用いている点である。電界効果型トランジスタ７３は、抵抗素子７０と出力ノード６９との接続点と電源ノード７２との間に直列に接続している。電界効果型トランジスタ７３のゲート端子は電源ノード７２に接続している。電源ノード７２に接続する電源手段に関しては、図３に示す構成と同一である。
【００４２】
本発明のインバータアンプを半導体装置として半導体基板に集積して構成するとき、電界効果型トランジスタ７３は、通常の電界効果型トランジスタと同一の構造とすることができる。このため、容量素子７１を用いる場合に比べて、素子の占有面積を小さくすることができる。
なお、図４に示す構成についても１次のローパスフィルタであって、図３に示す構成と動作は同じであるため、その説明は省略する。
【００４３】
［電圧変動防止回路の説明２：図５，図６］
次に、電圧変動防止回路５２のさらに別の構成例を説明する。図５は図１に示す電圧変動防止回路５２の一例を説明する回路図であって、すでに説明した構成とは異なる回路である。図５において、５２ａは定電圧回路である。すでに説明した同一の構成には同一の番号を付与している。
【００４４】
図５に示す定電圧回路５２ａは、電源線６２と電源線６４とに接続し、その間の一定の電圧を出力する電圧回路である。この定電圧回路５２ａの構成は、特に限定しないが、電源線６２と電源線６４との間に電界効果型トランジスタや抵抗素子を直列に接続してなる構成を用いることができる。大切なことは、電源線６２や電源線６４の変動に対しても一定の電圧を出力するということである。
【００４５】
図６は、図５に示す定電圧回路５２ａの構成を説明する回路図であって、レギュレータ回路の一例を示すものである。
図６において、８０ａはリファレンス電圧を発生する基準電流源、８０ｂは差動増幅回路、８０ｃは出力回路である。
図６において、８１は抵抗素子、９３は容量素子、８２，８３，８４，８５は基準電流源８０ａを構成する電界効果型トランジスタ、８６，８７，８８，８９，９０は差動増幅回路８０ｂを構成する電界効果型トランジスタ、９１，９２は出力回路８０ｃを構成する電界効果型トランジスタである。１００，１０１は電源線である。
【００４６】
図６に示すレギュレータ回路は、基準電流源８０ａで発生したリファレンス電圧を１倍の差動増幅回路で増幅し、出力回路８０ｃで所定の電圧に電圧変換して出力する。もちろん、図６に示すレギュレータ回路の構成は一例であって、その回路構成は特に限定するものではなく、自由に変更が可能である。例えば、差動増幅回路８０ｂの倍率を変更してもよいのである。
【００４７】
図５，図６に示す定電圧回路５２ａは、電界効果型トランジスタ５１のゲート電圧を一定に保つように動作する。このため、信号出力線６５から伝播する電圧変動をおさえ、たとえ電源線６２，６４が電圧変動をしたとしても、常に一定のゲート電圧を電界効果型トランジスタ５１のゲート端子に印加する。
したがって、他の回路から混入する電圧変動を除去し電界効果型トランジスタ５１のゲート電圧を一定に保つことができる。
【００４８】
図５，図６に示す定電圧回路５２ａは、もちろん図２に示すような複数のインバータアンプと電圧変動防止回路とを接続した多段アンプにも用いることができる。その際は、インバータアンプごとに定電圧回路５２ａの回路構成や定電圧の電圧を変更してもよく、本発明のインバータアンプを用いる回路やシステムの仕様に合わせて自由に変更することが
できる。
【産業上の利用可能性】
【００４９】
本発明のインバータアンプは、実施部品点数の少ない小型な回路構成で増幅率を損なわずほぼ線形に制御できるインバータ回路を実現できる。このため、入力信号の大きさに合わせた増幅倍率制御が必要である自動利得制御装置や高精度を要求される電波修正時計用に搭載する増幅回路として好適である。
【図面の簡単な説明】
【００５０】
【図１】本発明の電圧変動防止回路を備えたインバータアンプの構成を説明する回路図である。
【図２】本発明の電圧変動防止回路を備えたインバータアンプによる多段接続の一例を説明する回路図である。
【図３】本発明のインバータアンプの電圧変動防止回路を説明する回路図である。
【図４】本発明のインバータアンプの電圧変動防止回路の異なる例を説明する回路図である。
【図５】本発明のインバータアンプの電圧変動防止回路のさらに異なる例を説明する回路図である。
【図６】本発明のインバータアンプの電圧変動防止回路を構成する定電圧回路の一例であるレギュレータ回路を説明する回路図である
【図７】特許文献１に示した従来技術を説明する回路図である。
【符号の説明】
【００５１】
５０，５１  電界効果型トランジスタ
５２  電圧変動防止回路
５２ａ  定電圧回路
６１  信号入力線
６２，６４，６８  電源線
６３  入力ノード
６５  信号出力線
６６  直流バイアス電源
６７  抵抗素子
６９  出力ノード
【図１】
2008236660.tif 000003
【図２】
2008236660.tif 000004
【図３】
2008236660.tif 000005
【図４】
2008236660.tif 000006
【図５】
2008236660.tif 000007
【図６】
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【図７】
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