(57)【要約】【課題】回路規模が大きく、高価であり、かつ消費電力が大きく、さらには、処理回路間の割込処理の負荷が不均衡であった。【解決手段】複数の処理回路と、要因レジスタ回路と、処理回路選択レジスタ回路と、マスク回路と、プライオリティ回路と、処理回路選択回路とを含み、プライオリティ回路は、割込信号、ベクター信号、選択信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路であって、前記第１の複数の要因のうち、一の要因が発生したときに、前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、前記一の要因に対応する一の割込処理の内容が規定された領域を示すベクター信号、及び、前記一の要因に対応する一の割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力する前記処理回路選択レジスタ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、を含むことを特徴とするマイクロコンピュータ。
【請求項２】
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路であって、前記第１の複数の要因のうち、一の要因が発生したときに、前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、及び、前記一の要因に対応する一の割込処理の内容が規定された領域を示すベクター信号を出力する前記処理回路選択レジスタ回路と、
前記ベクター信号に応答して、前記一の要因に対応する一の割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力するマルチプレクサ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、含むことを特徴とするマイクロコンピュータ。
【請求項３】
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路と、
前記第１の複数の要因のうちの第２の複数の要因の受付を許可し、かつ、他の残りの要因の受付を禁止するマスク回路と、
（１）前記第１の複数の要因のうち、前記マスク回路により受付が許可されている前記第２の複数の要因に該当する少なくとも二つ以上の要因が発生したときに、当該二つ以上の要因に対応する二つ以上の割込処理を行うべき優先度を予め規定しているプライオリティ回路であって、（２）（２ａ）前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、及び、前記優先度が最も高い割込処理の内容が規定された領域を示すベクター信号を出力し、かつ、（２ｂ）前記処理回路選択レジスタ回路に規定されている前記複数の関係に基づき、前記優先度が最も高い割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力する前記プライオリティ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、を含むことを特徴とするマイクロコンピュータ。
【請求項４】
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路と、
前記第１の複数の要因のうちの第２の複数の要因の受付を許可し、かつ、他の残りの要因の受付を禁止するマスク回路と、
（１）前記第１の複数の要因のうち、前記マスク回路により受付が許可されている前記第２の複数の要因に該当する少なくとも二つ以上の要因が発生したときに、当該二つ以上の要因に対応する二つ以上の割込処理を行うべき優先度を予め規定しているプライオリティ回路であって、（２）前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、及び、前記優先度が最も高い割込処理の内容が規定された領域を示すベクター信号を出力する前記プライオリティ回路と、
前記ベクター信号に応答して、前記優先度が最も高い割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力するマルチプレクサ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、含むことを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の要因に起因する複数の割込処理を行うべき複数の処理回路（例えば、ＣＰＵ）を含むマイクロコンピュータに関する。
【背景技術】
【０００２】
図６に図示された従来のマイクロコンピュータＭ１００では、要因Ｆ１〜Ｆｉのうちのいずれか（例えば、要因Ｆ１）が発生すると、要因Ｆ１〜Ｆｉを割り当てられた第１の割込コントローラ１００（要因レジスタ回路１１０、マスク回路１２０、プライオリティ回路１３０からなる。）は、第１の処理回路Ａに、要因Ｆ１に対応する割込処理を実行すべき旨を示す割込信号、及び、当該割込処理の内容が格納されている、第１の記憶回路３００上の領域のアドレス（先頭アドレス）を示すベクター信号を出力する。第１の処理回路Ａは、当該割込信号及びベクター信号を受けると、前記第１の記憶回路３００上における前記領域に格納されている、要因Ｆ１のための割込処理の内容に従って、当該割込処理を実行する。
【０００３】
上記した従来のマイクロコンピュータＭ１００では、上記したと同様にして、第２の割込コントローラ２００、第２の処理回路Ｂ、及び、第２の記憶回路４００が協働して、要因Ｆ（ｉ＋１）〜Ｆｎに対応する割込処理を実行する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来のマイクロコンピュータＭ１００では、二つの処理回路Ａ、Ｂに対し、二つの割込コントローラ、即ち、第１、第２の割込コントローラ１００、２００が必要であることから、回路規模が大きくなり、その結果、高価及び消費電力の増大となるという問題があった。
【０００５】
また、要因Ｆ１〜Ｆｉが第１の割込コントローラ１００に固定的に（例えば、配線により）割り当てられており、また、要因Ｆ（ｉ＋１）〜Ｆｎが第２の割込コントローラ２００に固定的に割り当てられていることから、第１の処理回路Ａによる割込処理の負荷と、第２の処理回路Ｂによる割込処理の負荷とが必ずしも均衡にならないおそれがあった。
【課題を解決するための手段】
【０００６】
本発明に係る第１のマイクロコンピュータは、上記した課題を解決すべく、
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路であって、前記第１の複数の要因のうち、一の要因が発生したときに、前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、前記一の要因に対応する一の割込処理の内容が規定された領域を示すベクター信号、及び、前記一の要因に対応する一の割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力する前記処理回路選択レジスタ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、を含む。
【０００７】
本発明に係る第２のマイクロコンピュータは、
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路であって、前記第１の複数の要因のうち、一の要因が発生したときに、前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、及び、前記一の要因に対応する一の割込処理の内容が規定された領域を示すベクター信号を出力する前記処理回路選択レジスタ回路と、
前記ベクター信号に応答して、前記一の要因に対応する一の割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力するマルチプレクサ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、含む。
【０００８】
上記した本発明に係る第１、第２のマイクロコンピュータによれば、前記処理回路選択回路が単独で、又は、マルチプレクサ回路及び前記処理回路選択回路が協働して、前記複数の処理回路に、前記割込信号、ベクター信号、及び前記第２の選択信号を出力することにより、従来のような複数の割込コントローラを用いることなく、前記複数の処理回路に、前記割込処理を実行させることができ、この結果、当該マイクロコンピュータの回路規模が従来に比して小さくなり、安価及び低消費電力にすることが可能となる。
【０００９】
加えて、前記複数の要因に対応する割込処理を、前記複数の処理回路のいずれに割り当てるかを、前記処理回路選択レジスタ回路により行うことができることから、複数の処理回路間での割込処理の負荷を均衡化することが可能となる。
【００１０】
本発明に係る第３のマイクロコンピュータは、上記した課題を解決すべく、
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路と、
前記第１の複数の要因のうちの第２の複数の要因の受付を許可し、かつ、他の残りの要因の受付を禁止するマスク回路と、
（１）前記第１の複数の要因のうち、前記マスク回路により受付が許可されている前記第２の複数の要因に該当する少なくとも二つ以上の要因が発生したときに、当該二つ以上の要因に対応する二つ以上の割込処理を行うべき優先度を予め規定しているプライオリティ回路であって、（２）（２ａ）前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、及び、前記優先度が最も高い割込処理の内容が規定された領域を示すベクター信号を出力し、かつ、（２ｂ）前記処理回路選択レジスタ回路に規定されている前記複数の関係に基づき、前記優先度が最も高い割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力する前記プライオリティ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、を含む。
【００１１】
本発明に係る第４のマイクロコンピュータは、
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記第１の複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路と、
前記第１の複数の要因のうちの第２の複数の要因の受付を許可し、かつ、他の残りの要因の受付を禁止するマスク回路と、
（１）前記第１の複数の要因のうち、前記マスク回路により受付が許可されている前記第２の複数の要因に該当する少なくとも二つ以上の要因が発生したときに、当該二つ以上の要因に対応する二つ以上の割込処理を行うべき優先度を予め規定しているプライオリティ回路であって、（２）前記複数の処理回路に、割込処理を実行すべき旨を示す割込信号、及び、前記優先度が最も高い割込処理の内容が規定された領域を示すベクター信号を出力する前記プライオリティ回路と、
前記ベクター信号に応答して、前記優先度が最も高い割込処理を実行させるべき処理回路がいずれであるかを示す第１の選択信号を出力するマルチプレクサ回路と、
前記第１の選択信号に応答して、当該第１の選択信号により示される処理回路に、当該処理回路が選択された旨を示す第２の選択信号を出力する処理回路選択回路と、を含む。
【００１２】
上記した本発明に係る第３、第４のマイクロコンピュータによれば、前記プライオリティ回路及び前記処理回路選択回路が協働して、又は、前記プライオリティ回路、マルチプレクサ回路及び前記処理回路選択回路が協働して、前記複数の処理回路に、前記割込信号、ベクター信号、及び前記第２の選択信号を出力することにより、従来のような複数の割込コントローラを用いることなく、前記複数の処理回路に、前記割込処理を実行させることができ、この結果、当該マイクロコンピュータの回路規模が従来に比して小さくなり、安価及び低消費電力にすることが可能となる。
【００１３】
加えて、前記複数の要因に対応する割込処理を、前記複数の処理回路のいずれに割り当てるかを、前記処理回路選択レジスタ回路により行うことができることから、複数の処理回路間での割込処理の負荷を均衡化することが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明に係るマイクロコンピュータの実施例について図面を参照して説明する。
【００１５】
《実施例》
図１は、実施例のマイクロコンピュータの構成を示す。実施例のマイクロコンピュータＭ１０は、図１に示されるように、割込コントローラ１０と、ＣＰＵ選択回路２０と、第１の処理回路（ＣＰＵ）Ａと、第２の処理回路（ＣＰＵ）Ｂと、第１の記憶回路３０と、第２の記憶回路４０とを含む。
【００１６】
割込コントローラ１０は、要因レジスタ回路１１と、ＣＰＵ選択レジスタ回路１２と、マスク回路１３と、プライオリティ回路１４とを有する。
【００１７】
要因レジスタ回路１１は、図２（Ａ）に示されるように、複数のレジスタ１１（１）〜１１（ｎ）を有し、外部から、複数の要因（例えば、ボタンの押し下げ、温度の検出等（いずれも図示せず。））Ｆ１〜Ｆｎが発生した旨を示す複数の要因発生信号Ｓ（Ｆ１）〜Ｓ（Ｆｎ）の入力を受ける。
【００１８】
以下では、説明及び理解を容易にすべく、基本的に、要因Ｆ１及びＦ２が発生したことを想定する。
【００１９】
要因レジスタ回路１１では、例えば、要因Ｆ１が発生した旨を示す要因発生信号Ｓ（Ｆ１）が入力されると、当該要因発生信号Ｓ（Ｆ１）の入力を契機に、要因レジスタ１１（１）は、「あり」（未解決）に設定（セット）される。同様にして、要因Ｆ２が発生した旨を示す要因発生信号Ｓ（Ｆ２）が入力されると、当該要因発生信号Ｓ（Ｆ２）の入力を契機に、要因レジスタ１１（２）は、「あり」に設定される。
【００２０】
「あり」に設定された要因レジスタ１１（１）は、後述されるように、第１の処理回路Ａが、要因Ｆ１に対応する割込処理を完了したとき、当該第１の処理回路Ａによって「なし」（解決済み）に設定（クリア）される。同様にして、「あり」に設定された要因レジスタ１１（２）は、後述されるように、第２の処理回路Ｂが、要因Ｆ２に対応する割込処理を完了したとき、当該第２の処理回路Ｂによって、「なし」に設定される。
【００２１】
ＣＰＵ選択レジスタ回路１２は、『処理回路選択レジスタ回路』であり、図２（Ｂ）に示されるように、要因Ｆ１〜Ｆｎと、当該要因Ｆ１〜Ｆｎを処理すべきＣＰＵ（第１の処理回路Ａ、または、第２の処理回路Ｂ）、正確には、当該要因Ｆ１〜Ｆｎに対応する割込処理を実行すべきＣＰＵとの対応関係を予め規定している。ＣＰＵ選択レジスタ回路１２は、例えば、要因Ｆ１が発生したとき、当該要因Ｆ１のための割込処理を第１の処理回路Ａが行うべき旨を規定しており、また、要因Ｆ２が発生したとき、当該要因Ｆ２のための割込処理を第２の処理回路Ｂが行うべき旨を規定している。
【００２２】
マスク回路１３は、図２（Ｃ）に示されるように、要因Ｆ１〜Ｆｎの許可／禁止、より詳しくは、要因Ｆ１〜Ｆｎに対応する割込処理を許可するか禁止するかを予め規定している。マスク回路１３は、例えば、要因Ｆ１、Ｆ２、Ｆ３、Ｆｎに対応する割込処理を「許可」、「許可」、「禁止」、「禁止」する旨をそれぞれ規定している。
【００２３】
例えば、要因Ｆ１、要因Ｆ２、要因Ｆ３が発生すると、要因Ｆ１に対応する割込処理、及び、要因Ｆ２に対応意する割込処理が「許可」されていることから、その結果として、前者の割込処理は、第１の処理回路Ａにより実行されことが可能であり、また、後者の割込処理は、第２の処理回路Ｂにより実行されることが可能である。対照的に、要因Ｆ３に対応する割込処理が「禁止」されていることから、当該割込処理は、当該割込処理を本来実行すべき第２の処理回路Ｂ（図２（Ｂ）に図示。）によってであっても実行されることは無い。
【００２４】
プライオリティ回路１４は、図２（Ｄ）に示されるように、要因Ｆ１〜Ｆｎ、正確には、要因Ｆ１〜Ｆｎに対応する割込処理のプライオリティ（優先順位）を規定している。プライオリティ回路１４は、例えば、要因Ｆ１、Ｆ２に対応する割込処理のプライオリティが、それぞれ、「極高」、「高」である旨を規定している。
【００２５】
図１に戻り、プライオリティ回路１４は、要因Ｆ１〜Ｆｎのいずれかに対応する割込処理を実行すべき旨、換言すれば、何らかの割込処理を実行する必要が生じた旨を示す割込信号Ｓｉｎｔ、当該割込処理の内容が格納されている領域の先頭アドレスを示すベクター信号Ｓｖｃｔを、第１の処理回路Ａ及び第２の処理回路Ｂに出力する。プライオリティ回路１４は、加えて、当該割込処理を第１の処理回路Ａ及び第２の処理回路Ｂのいずれに実行させるべきかを示す第１の選択信号ＳｓｅｌをＣＰＵ選択回路２０に出力する。
【００２６】
より詳細には、例えば、マスク回路１３により「許可」されている要因Ｆ１及び要因Ｆ２が発生したとすると、プライオリティ１４回路は、ＣＰＵ選択レジスタ回路１２に予め規定されている、「要因Ｆ１の割込処理を第１の処理回路Ａに実行させるべき旨」及び「要因Ｆ２の割込処理を第２の処理回路Ｂに実行させるべき旨」、並びに、プライオリティ回路１４に予め規定されている「要因Ｆ１のプライオリティ『極高』」及び「要因Ｆ２のプライオリティ『高』」を参照することにより、要因Ｆ１を要因Ｆ２より優先させる、即ち、要因Ｆ１の割込処理を要因Ｆ２の割込処理より優先させるべきであり、しかも、当該要因Ｆ１の割込処理を第１の処理回路Ａに実行させるべきであると判断する。当該判断の結果、第１の処理回路Ａを選択すべき旨を示す選択信号ＳｓｅｌをＣＰＵ選択回路２０に出力する。
【００２７】
ＣＰＵ選択回路２０は、プライオリティ回路１４から選択信号Ｓｓｅｌを受けると、当該選択信号Ｓｓｅｌが示す内容に従って、第１の処理回路Ａに選択信号Ｓｓｅｌ１を出力すること、又は、第２の処理回路Ｂに選択信号Ｓｓｅｌ２を出力することを行う。ＣＰＵ選択回路２０は、例えば、上記したような、第１の処理回路Ａを選択すべき旨を示す第１の選択信号Ｓｓｅｌを受けると、第１の処理回路Ａが選択された旨を示す選択信号Ｓｓｅｌ１を、当該第１の処理回路Ａに出力する。
【００２８】
第１の処理回路Ａ及び第２の処理回路Ｂは、要因Ｆ１〜Ｆｎに対応する割込処理を、第１の記憶回路３０及び第２の記憶回路４０に格納されている、前記割込処理の内容に基づいて実行する。
【００２９】
例えば、第１の処理回路Ａは、プライオリティ回路１４から、上記したような、何らかの割込処理を実行する必要が生じた旨を示す割込信号Ｓｉｎｔ、及び、当該要因Ｆ１に対応する割込処理の内容が記憶されている、第１の記憶回路３０上のアドレス「１００１」を示すベクター信号Ｓｖｃｔを受け、かつ、ＣＰＵ選択回路２０から、上記したような、当該第１の処理回路Ａが選択された旨を示す選択信号Ｓｓｅｌ１を受けると、第１の記憶回路３０のアドレス「１００１」に記憶されている、ジャンプ先のアドレス「３１００」にジャンプし、当該アドレス「３１００」以後に格納されている、前記要因Ｆ１に対応する割込処理の内容を実行し始める。第１の処理回路Ａは、前記要因Ｆ１に対応する割込処理の実行が完了すると、要因レジスタ回路１１内の要因レジスタ１１（１）を「あり」から「なし」に設定（クリア）する。
【００３０】
上述したように、実施例のマイクロコンピュータＭ１０では、マスク回路１３により「許可」されている要因Ｆ１及び要因Ｆ２であって、当該要因Ｆ１のプライオリティが当該要因Ｆ２のプライオリティより高い前記要因Ｆ１及び前記要因Ｆ２が発生すると、プライオリティ回路１４が、何らの割込処理を行う必要性が生じた旨を表す前記割込信号Ｓｉｎｔ、及び、前記要因Ｆ１の割込処理が記憶されている領域のアドレスを示すベクター信号Ｓｖｃｔを、第１の処理回路Ａ及び第２の処理回路Ｂに出力することにより、かつ、当該プライオリティ回路１４により規定されている内容に従って、当該割込処理を第１の処理回路Ａに実行させるべき旨を示す選択信号ＳｓｅｌをＣＰＵ選択回路２０に出力することによって当該ＣＰＵ選択回路２０が、第１の処理回路Ａが選択された旨を示すＳｓｅｌ１を当該第１の処理回路Ａに出力することにより、当該第１の処理回路Ａは、要因Ｆ１に対応する割込処理を実行することから、二つの割込コントローラ１００、２００が必要であった従来のマイクロコンピュータＭ１００に比して回路規模が小さくなり、その結果として、安価及び低消費電力を実現することが可能となる。
【００３１】
また、要因Ｆ１〜Ｆｎに対応する割込処理を、第１の処理回路Ａ及び第２の処理回路Ｂのいずれに実行させるべきかを、ＣＰＵ選択レジスタ回路１２の設定内容を変えるだけで変更することが可能であることから、従来のマイクロコンピュータＭ１００と異なり、第１の処理回路Ａ及び第２の処理回路Ｂ間での割込処理の負荷を容易に均衡化することが可能となる。
【００３２】
《変形例１》
図３に図示されるように、上述した実施例の割込コントローラ１０（図１に図示。）に代わる変形例１の割込コントローラ１０では、プライオリティ回路１４は、ベクター信号Ｓｖｃｔを、第１の処理回路Ａ及び第２の処理回路Ｂに出力することに加えて、切換回路１５に出力し、当該切換回路１５は、当該ベクター信号Ｓｖｃｔにより規定されるアドレス、例えば、アドレス「１００１」に基づき、割込処理が要因Ｆ１に起因することを知得し、その結果として、第１の処理回路Ａを選択すべき旨を示す選択信号ＳｓｅｌをＣＰＵ選択回路２０に出力する。このような構成によっても、上記したと同様な効果を得ることが可能となる。
【００３３】
《変形例２》
図４に図示されるように、上述した実施例の割込コントローラ１０（図１に図示。）に代わる変形例２の割込コントローラ１０は、要因レジスタ回路１１及びＣＰＵ選択レジスタ回路１２のみを含み、換言すれば、マスク回路１３及びプライオリティ回路１４を含まない。
【００３４】
変形例２の要因レジスタ１１は、上記した実施例の要因レジスタ１１と同一の構成及び機能を有し、他方で、変形例２の当該ＣＰＵ選択レジスタ回路１２は、上記した実施例の要因レジスタ１１と同一の構成を有するものの、異なる機能を有する。
【００３５】
具体的には、当該割込コントローラ１０では、例えば、要因レジスタ回路１１中の要因レジスタ１１（１）が、図２（Ａ）に示されるように、要因Ｆ１が発生した旨を示す要因発生信号Ｓ（Ｆ１）の入力により、「あり」（未解決）に設定（セット）されると、ＣＰＵ選択レジスタ回路１２は、発生した要因と当該要因に対応する割込処理を実行すべきＣＰＵとの対応関係（図２（Ｂ）に図示。）を参照する。
【００３６】
ＣＰＵ選択レジスタ回路１２は、その結果、要因Ｆ１に対応する割込処理を第１の処理回路Ａが実行すべき旨を知得し、さらに、上記した実施例のプライオリティ回路１４に代わって、前記割込信号Ｓｉｎｔ、前記ベクター信号Ｓｖｃｔ、及び、当該第１の処理回路Ａを選択すべき旨を示す前記選択信号Ｓｓｅｌを出力する。以下、上記した実施例と同様な動作を行うことにより、前記実施例と同様な効果を得ることができる。
【００３７】
《変形例３》
図５に図示されるように、上述した変形例１の割込コントローラ１０（図３に図示。）に代わる変形例３の割込コントローラ１０は、変形例１と同様に、要因レジスタ回路１１、ＣＰＵ選択レジスタ回路１２、及び、切換回路１５を含むものの、変形例１と異なり、マスク回路１３及びプライオリティ回路１４を含まない。
【００３８】
変形例３の割込コントローラ１０では、例えば、図２（Ａ）に示されるように、要因レジスタ回路１１中の要因レジスタ１１（１）が、要因Ｆ１が発生した旨を示す要因発生信号Ｓ（Ｆ１）の入力により、「あり」（未解決）に設定（セット）されると、ＣＰＵ選択レジスタ回路１２は、図２（Ｂ）に図示された対応関係を参照する。
【００３９】
ＣＰＵ選択レジスタ回路１２は、その結果、要因Ｆ１に対応する割込処理を第１の処理回路Ａが実行すべきである旨を知得し、さらに、上記した変形例１のプライオリティ回路１４に代わって、前記割込信号Ｓｉｎｔ及び前記ベクター信号Ｓｖｃｔを出力する。
【００４０】
切換回路１５は、当該ベクター信号Ｓｖｃｔを受けると、変形例１の切換回路１５と同様に、第１の処理回路Ａを選択すべき旨を示す選択信号Ｓｓｅｌを出力する。最終的に、割込コントローラ１０から上記したような割込信号Ｓｉｎｔ、ベクター信号Ｓｖｃｔ、及び選択信号Ｓｓｅｌが出力され、以下、上記した変形例１と同様な動作を行うことにより、当該変形例１と同様な効果を得ることができる。
【図面の簡単な説明】
【００４１】
【図１】実施例のマイクロコンピュータの構成を示す図。
【図２】要因レジスタ回路、ＣＰＵ選択レジスタ回路、マスク回路、プライオリティ回路を示す図。
【図３】変形例１のマイクロコンピュータの構成を示す図。
【図４】変形例２のマイクロコンピュータの構成を示す図。
【図５】変形例３のマイクロコンピュータの構成を示す図。
【図６】従来のマイクロコンピュータの構成を示す図。
【符号の説明】
【００４２】
Ｍ１０…マイクロコンピュータ、１０…割込コントローラ、２０…ＣＰＵ選択回路、Ａ…第１の処理回路、Ｂ…第２の処理回路、３０…第１の記憶回路、４０…第２の記憶回路、１１…要因レジスタ回路、１２…ＣＰＵ選択レジスタ回路、１３…マスク回路、１４…プライオリティ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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