(57)【要約】【課題】フェイルセーフ性を確保しつつ出力変動を抑制する磁気検出装置の提供。【解決手段】  磁気検出素子の検出信号を変換して処理された後に電源電圧ＶＤＤの変動ノイズに対しては保持されるデジタル信号が電圧ＶＤＤに応じたアナログ信号へ変換して処理される構成でフェイル検出回路２６は、電圧ＶＤＤが供給される電源ライン３２，３４、電圧ＶＤＤに応じた前記アナログ信号が入力される出力ライン３０、電圧ＶＤＤを昇圧して出力するチャージポンプ５０、スイッチング閾値を超えるチャージポンプ５０の出力電圧を受けて出力ライン３０から前記アナログ信号を出力させ当該閾値以下の出力電圧を受けて出力ライン３０を電源ライン３２，３４の少なくとも一方とショートさせるスイッチング回路４０、電圧ＶＤＤの供給により充電し電圧ＶＤＤの供給遮断によりチャージポンプ５０へ放電するコンデンサ６２を有する。【選択図】図１
2008215948.tif 000002
【特許請求の範囲】
【請求項１】
磁界を検出する磁気検出素子と、
前記磁気検出素子の検出信号をデジタル信号へ変換して処理する第一変換処理手段と、
前記第一変換処理手段からの前記デジタル信号を電源電圧の変動ノイズに対して保持する耐ノイズ手段と、
前記耐ノイズ手段からの前記デジタル信号を前記電源電圧に応じたアナログ信号へ変換して処理する第二変換処理手段と、
前記第二変換処理手段からの前記アナログ信号を前記電源電圧の供給下において出力し、前記電源電圧の供給が遮断されるフェイルを検出するフェイル検出手段とを備え、
前記フェイル検出手段は、
前記電源電圧が供給される高圧側電源ラインと低圧側電源ラインと、
前記第二変換処理手段から前記アナログ信号が入力される出力ラインと、
前記電源電圧を昇圧して出力するチャージポンプと、
スイッチング閾値を超える前記チャージポンプの出力電圧を受けることにより前記出力ラインから前記アナログ信号を出力させ、前記スイッチング閾値以下の前記出力電圧を受けることにより前記出力ラインを前記高圧側電源ラインと前記低圧側電源ラインとのうち少なくとも一方とローインピーダンスでショートさせるスイッチング回路と、
前記電源電圧が供給されることにより充電し、前記電源電圧の供給が遮断されることにより前記チャージポンプへ放電するコンデンサとを有することを特徴とする磁気検出装置。
【請求項２】
前記チャージポンプと前記コンデンサとは、前記高圧側電源ラインと前記低圧側電源ラインとの間に接続されることを特徴とする請求項１に記載の磁気検出装置。
【請求項３】
前記フェイル検出手段は、前記高圧側電源ラインと前記低圧側電源ラインとの間において前記チャージポンプ及び前記コンデンサに直列に接続されるダイオードを有することを特徴とする請求項２に記載の磁気検出装置。
【請求項４】
前記スイッチング回路は、前記スイッチング閾値を超える前記出力電圧を受けることによりオフし前記スイッチング閾値以下の前記出力電圧を受けることによりオンするスイッチング素子が前記出力ラインと前記高圧側電源ラインとの間並びに前記出力ラインと前記低圧側電源ラインとの間のうち少なくとも一方に接続されてなることを特徴とする請求項１〜３のいずれか一項に記載の磁気検出装置。
【請求項５】
前記出力ラインは、前記電源電圧の高圧側にプルアップされることを特徴とする請求項１〜４のいずれか一項に記載の磁気検出装置。
【請求項６】
前記出力ラインは、前記電源電圧の低圧側にプルダウンされることを特徴とする請求項１〜４のいずれか一項に記載の磁気検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気検出装置に関する。
【背景技術】
【０００２】
従来、回転体の回転角等を検出するために、被検出物に対して非接触の磁気検出装置が広く用いられている。こうした磁気検出装置では、被検出物の位置に応じて変化する磁界強度を磁気検出素子により検出し、当該磁気検出素子の検出信号に適切な処理を施して出力するようにしている。ここで磁気検出素子の検出信号に施す処理としては、例えば特許文献１に開示されるようなデジタル信号処理が知られている。
【０００３】
具体的に、特許文献１に開示のデジタル信号処理によると、まず、磁気検出素子から検出信号として出力されるアナログ信号をアナログ／デジタル（Ａ／Ｄ）コンバータによりデジタル信号へと変換する。続いて、変換されたデジタル信号をデジタルシグナルプロセッサ（ＤＳＰ）により補正演算することで、磁界強度に対してリニアに変化するデジタル信号を得る。そして、補正演算されたデジタル信号をデジタル／アナログ（Ｄ／Ａ）コンバータにより、電源電圧に応じたアナログ信号へ変換するようにしているのである。
【特許文献１】特開２００１−１２４５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、磁気検出装置の使用環境によっては、電源電圧の変動により発生する変動ノイズが特許文献１に開示の如きデジタル信号処理へ影響を及ぼして、出力変動を招来するおそれがある。そこで、本発明者らは、電源電圧の変動ノイズに対してデジタル信号を保持する耐ノイズ機能を、ＤＳＰの演算処理とＤ／Ａコンバータの信号変換処理との間に発現させる技術について、鋭意研究を行ってきた。その結果、例えば電源電圧の瞬間的な遮断（以下、「瞬断」という）によりＤＳＰの演算処理がリセットされるようなことがあっても、耐ノイズ機能によりデジタル信号を保持することによって出力変動を抑制できるという知見が、得られたのである。
【０００５】
さらに、磁気検出装置では、断線等により電源電圧の供給が遮断されるフェイル時には、出力を保障し得なくなるおそれがある。そこで、本発明者らは、電源電圧の供給が遮断された場合にフェイル検出機能を発現させる技術についても、鋭意研究を行ってきた。
【０００６】
具体的に、この技術によると、図１３に示すように、スイッチング回路１００及びチャージポンプ１１０を磁気検出装置の最終段に追加している。ここでスイッチング回路１００は、Ｄ／Ａコンバータ側からアナログ信号が入力される出力ライン１２０と高低二つの電源ライン１２２，１２４との間に、デプレション型ＭＯＳＦＥＴからなるスイッチング素子１０２，１０４を設けたものである。また、チャージポンプ１１０は、スイッチング回路１００と電源ライン１２２，１２４とに接続され、それら電源ライン１２２，１２４を通じて供給される電源電圧ＶＤＤを昇圧してスイッチング回路１００の各スイッチング素子１０２，１０４へ出力するものである。
【０００７】
このような構成によりチャージポンプ１１０は、電源電圧ＶＤＤの供給下、各スイッチング素子１０２，１０４へスイッチング閾値を超える電圧を出力する。その結果、各スイッチング素子１０２，１０４がオフし、出力ライン１２０からアナログ信号が正常に出力されることになる。また一方、電源電圧ＶＤＤの供給が遮断されると、チャージポンプ１１０は、スイッチング閾値以下の電圧を各スイッチング素子１０２，１０４へ出力する。その結果、各スイッチング素子１０２，１０４がオンし、出力ライン１２０を電源ライン１２２，１２４とローインピーダンスでショートさせる。即ち、フェイル検出機能によって出力ライン１２０からの出力がローインピーダンス出力となるので、フェイルセーフ性が確保されるのである。
【０００８】
さて、以上説明した耐ノイズ機能とフェイル検出機能とについては、双方共に実現することが望ましい。ところが、本発明者らがさらに研究を進めた結果、二つの機能を組み合わせるようにした場合、新たな問題が生じることが判明したのである。
【０００９】
その問題とは、次の通りである。図１４（ａ）に示すように電源電圧ＶＤＤ自体を瞬断させる変動ノイズが発生した場合、Ｄ／Ａコンバータから出力ライン１２０へ入力されるアナログ信号Ｖｉｎは、耐ノイズ機能の発現により、例えば図１４（ｂ）に示す如き電源電圧ＶＤＤに対してレシオメトリックとなる。またこのとき、チャージポンプ１１０の出力電圧は電源電圧ＶＤＤの瞬断に応じて低下するので、フェイル検出機能の発現より各スイッチング素子１０２，１０４がオンして、出力ライン１２０からの出力がローインピーダンス出力となる。ここで、例えば出力ライン１２０が電源電圧ＶＤＤの高圧側にプルアップされているような場合には、図１４（ｃ）に示すように、耐ノイズ機能の発現中であるにも拘らず、瞬断直後に電源電圧ＶＤＤが高圧側へ戻るのに応じて出力ライン１２０からの出力Ｖｏｕｔが高圧側に張り付くことになる。即ち、耐ノイズ機能に優先してフェイル検出機能が発現するようになるため、耐ノイズ機能により抑制すべき出力変動が逆に増大してしまうのである。
【００１０】
本発明は、こうした問題に鑑みてなされたものであって、その目的は、フェイルセーフ性を確保しつつ出力変動を抑制する磁気検出装置を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１に記載の発明は、磁界を検出する磁気検出素子と、磁気検出素子の検出信号をデジタル信号へ変換して処理する第一変換処理手段と、第一変換処理手段からのデジタル信号を電源電圧の変動ノイズに対して保持する耐ノイズ手段と、耐ノイズ手段からのデジタル信号を電源電圧に応じたアナログ信号へ変換して処理する第二変換処理手段と、第二変換処理手段からのアナログ信号を電源電圧の供給下において出力し、電源電圧の供給が遮断されるフェイルを検出するフェイル検出手段とを備え、フェイル検出手段は、電源電圧が供給される高圧側電源ラインと低圧側電源ラインと、第二変換処理手段からアナログ信号が入力される出力ラインと、電源電圧を昇圧して出力するチャージポンプと、スイッチング閾値を超えるチャージポンプの出力電圧を受けることにより出力ラインからアナログ信号を出力させ、スイッチング閾値以下のチャージポンプの出力電圧を受けることにより出力ラインを高圧側電源ラインと低圧側電源ラインとのうち少なくとも一方とローインピーダンスでショートさせるスイッチング回路と、電源電圧が供給されることにより充電し、電源電圧の供給が遮断されることによりチャージポンプへ放電するコンデンサとを有することを特徴とする。
【００１２】
このような請求項１に記載の発明によると、第一変換処理手段により磁気検出素子の検出信号を変換して処理してなるデジタル信号は、電源電圧に変動ノイズが発生した場合に、耐ノイズ手段により当該変動ノイズに対して保持される。故に、耐ノイズ手段からのデジタル信号を第二変換処理手段により変換して処理してなるアナログ信号がフェイル検出手段から出力されることによって、当該出力の変動を抑制することが可能となる。
【００１３】
また、請求項１に記載の発明によると、電源電圧の供給がフェイルにより遮断された場合には、チャージポンプからスイッチング回路への出力電圧がスイッチング閾値以下に低下するのに応じて、出力ラインを高圧側電源ラインと低圧側電源ラインとのうち少なくとも一方とローインピーダンスでショートさせることができる。即ち、こうしたチャージポンプ及びスイッチング回路を有するフェイル検出手段によれば、フェイルを検出して出力ラインからの出力をローインピーダンス出力とすることができるので、フェイルセーフ性の確保が可能となる。
【００１４】
さらに、請求項１に記載の発明によると、電源電圧自体を瞬断させる変動ノイズが発生した場合には、耐ノイズ手段により保持されたデジタル信号が、電源電圧に応じたアナログ信号として、第二変換処理手段からフェイル検出手段の出力ラインへ入力される。このとき、チャージポンプの出力電圧は電源電圧の瞬断に応じて低下しようとするが、瞬断前の電圧供給により充電状態にあったコンデンサが瞬断によりチャージポンプへの放電状態となる。したがって、耐ノイズ手段がデジタル信号を保持している間は、チャージポンプの出力電圧がスイッチング回路のスイッチング閾値以下に低下するのを遅延させて出力ラインのローインピーダンスでのショートを妨げることができる。即ち、耐ノイズ機能の発現中であるにも拘らず、出力ラインからの出力がフェイル検出機能の発現により変動してローインピーダンス出力となる事態を、抑制できるのである。
【００１５】
以上、請求項１に記載の発明によれば、フェイルセーフ性を確保しつつ出力変動を抑制できるのである。
【００１６】
請求項２に記載の発明によると、チャージポンプとコンデンサとは、高圧側電源ラインと低圧側電源ラインとの間に接続される。これによれば、電源電圧の供給遮断によりコンデンサから放電された電荷をチャージポンプへ直接的に供給することができるので、チャージポンプの出力電圧低下の遅延効果を可及的に小さな容量のコンデンサによって最大限に発揮させることができるのである。
【００１７】
請求項３に記載の発明によると、フェイル検出手段は、高圧側電源ラインと低圧側電源ラインとの間においてチャージポンプ及びコンデンサに直列に接続されるダイオードを有する。これによれば、電源電圧の供給遮断に伴うコンデンサの放電方向をチャージポンプへ向かう方向に制限して、チャージポンプの出力電圧低下を確実に遅延させることができる。
【００１８】
請求項４に記載の発明によると、スイッチング回路は、スイッチング閾値を超えるチャージポンプの出力電圧を受けることによりオフしスイッチング閾値以下のチャージポンプの出力電圧を受けることによりオンするスイッチング素子が出力ラインと高圧側電源ラインとの間並びに出力ラインと低圧側電源ラインとの間のうち少なくとも一方に接続されてなる。これによれば、出力ラインと高圧側電源ラインとの間並びに出力ラインと低圧側電源ラインとの間のうち少なくとも一方の間の各スイッチング素子は、両者のオフによりアナログ信号の出力状態を、また両者のオンによりローインピーダンス出力状態を、出力ラインにて確実に実現できるのである。
【００１９】
請求項５に記載の発明によると、出力ラインは、電源電圧の高圧側にプルアップされる。これによれば、電源電圧の供給が遮断された場合に、ローインピーダンスでショートした出力ラインからの出力を電源電圧の高圧側に張り付かせて、フェイルセーフ性を高めることができる。またその一方で、電源電圧を瞬断させる変動ノイズが発生した場合には、チャージポンプの出力電圧がスイッチング回路のスイッチング閾値以下に低下するのをコンデンサの放電作用により遅延させて、出力ラインからの出力が高圧側に張り付く事態を抑制することもできるのである。
【００２０】
請求項６に記載の発明によると、出力ラインは、電源電圧の低圧側にプルダウンされる。これによれば、電源電圧の供給が遮断された場合に、ローインピーダンスでショートした出力ラインからの出力を電源電圧の低圧側に張り付かせて、フェイルセーフ性を高めることができる。またその一方で、電源電圧を瞬断させる変動ノイズが発生した場合には、チャージポンプの出力電圧がスイッチング回路のスイッチング閾値以下に低下するのをコンデンサの放電作用により遅延させて、出力ラインからの出力が低圧側に張り付く事態を抑制することもできるのである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の複数の実施形態を図面に基づいて説明する。尚、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００２２】
（第一実施形態）
図２は、本発明の第一実施形態による磁気検出装置１を備えたスロットル制御システム２を示している。スロットル制御システム２は車両に搭載され、内燃式エンジンの吸気管３内の吸気流量をスロットル弁４により制御するものである。ここで磁気検出装置１は、スロットル弁４の駆動装置５に設けられており、それら磁気検出装置１と駆動装置５とに電子制御ユニット（ＥＣＵ）６が接続されている。磁気検出装置１は、スロットル弁４の実回転角に応じて変化する磁界強度を検出し、当該検出結果を表す信号をＥＣＵ６へ出力する。ＥＣＵ６は、磁気検出装置１からの検出信号に基づいてスロットル弁４の実回転角を算出し、当該算出結果とエンジン運転状況とに基づいてスロットル弁４の目標回転角を設定する演算処理を実施する。その結果、ＥＣＵ６により駆動装置５の駆動が制御されてスロットル弁４が目標回転角まで回転することとなる。
【００２３】
次に、磁気検出装置１とＥＣＵ６との接続形態について詳しく説明する。図３に示すように磁気検出装置１は、出力ポート１ａ、高圧側電源ポート１ｂ及び低圧側電源ポート１ｃを有している。出力ポート１ａは、ワイヤハーネス７の外部信号ライン７ａを介してＥＣＵ６の入力ポート６ａに接続されており、磁界強度の検出結果を表す信号をＥＣＵ６側へ出力する。ここで入力ポート６ａは、駆動装置５の駆動を制御するための上述の演算処理を実施する演算部６ｂに接続されており、出力ポート１ａからの信号は演算部６ｂへ与えられて当該演算処理に利用されることとなる。
【００２４】
高圧側電源ポート１ｂは、ワイヤハーネス７の高圧側外部信号ライン７ｂを介してプライムレギュレータ８に接続されている。ここで、ＥＣＵ６外にて接地されているプライムレギュレータ８は、車両のバッテリ電圧を変圧して磁気検出装置１及びＥＣＵ６の電源電圧ＶＤＤを生成するものであり、特に本実施形態では１２Ｖのバッテリ電圧から５Ｖの電源電圧ＶＤＤを生成する。低圧側電源ポート１ｃは、ワイヤハーネス７の低圧側外部信号ライン７ｃを介してＥＣＵ６の接地ポート６ｃに接続されている。ここで、接地ポート６ｃはＥＣＵ６外にて接地されており、それによって電源電圧ＶＤＤの基準電位（０Ｖ）を低圧側電源ポート１ｃへ供給する。
【００２５】
本実施形態においてＥＣＵ６にはさらに、プルアップ抵抗９が設けられている。このプルアップ抵抗９は、例えば１０ｋΩの抵抗値に設定され、プライムレギュレータ８の高圧側と入力ポート６ａとの間に接続されている。この接続により磁気検出装置１の出力ポート１ａは、電源電圧ＶＤＤの高圧側にプルアップされた形となっている。
【００２６】
次に、磁気検出装置１の構成について詳しく説明する。図４に示すように磁気検出装置１は、上述のポート１ａ，１ｂ，１ｂに加え、セカンダリレギュレータ１０、バイアス回路１２、磁気検出素子１４、Ａ／Ｄコンバータ１６、ＤＳＰ１８、耐ノイズ回路２０、Ｄ／Ａコンバータ２２、バッファ回路２４及びフェイル検出回路２６を備えている。
【００２７】
セカンダリレギュレータ１０は、高圧側電源ポート１ｂと低圧側電源ポート１ｃとの間に要素１６，１８，２０，２２，２４を介して接続されている。セカンダリレギュレータ１０は、ＥＣＵ６のプライムレギュレータ８から電源ポート１ｂ，１ｃを通じて供給される電源電圧ＶＤＤを変圧して、内部回路電圧ＶＣ（例えば３Ｖ）を生成する。
【００２８】
バイアス回路１２はセカンダリレギュレータ１０に接続されており、磁気検出素子１４を作動させるためのバイアス電圧ＶＢを内部回路電圧ＶＣから生成する。磁気検出素子１４は、上述したスロットル弁４の実回転角に応じて変化する磁界強度を検出するものであり、例えばホール素子又は磁気抵抗素子等である。磁気検出素子１４は、バイアス回路１２に接続されてバイアス電圧ＶＢを印加されることにより、磁界強度に応じた電圧のアナログ信号を検出信号として生成する。
【００２９】
Ａ／Ｄコンバータ１６は磁気検出素子１４とセカンダリレギュレータ１０とに接続されており、磁気検出素子１４からアナログ出力される検出信号の電圧値をサンプリングによりデジタル値へ変換することで、デジタル信号を生成する。ＤＳＰ１８はＡ／Ｄコンバータ１６とセカンダリレギュレータ１０とに接続されており、Ａ／Ｄコンバータ１６から出力されるデジタル信号にデジタル演算処理を施す。ここでデジタル演算処理としては、例えば磁界強度に対して信号のデジタル値をリニアに変化させるためのリニア補正処理や、温度による出力変化を補正するための温度特性補正処理等が実施される。また、本実施形態では、電源電圧ＶＤＤと共に内部回路電圧ＶＣが瞬断した場合に、ＤＳＰ１８が一旦デジタル演算処理及びその出力をリセットするようになっている。
【００３０】
耐ノイズ回路２０はＤＳＰ１８とセカンダリレギュレータ１０とに接続されており、ＤＳＰ１８から出力されたデジタル信号に耐ノイズ処理をさらに施す。ここで耐ノイズ処理とは、電源電圧ＶＤＤと共に内部回路電圧ＶＣが瞬断した場合に、上述したＤＳＰ１８のリセット処理にも拘らず、ＤＳＰ１８からのデジタル信号のデジタル値を瞬断直前の値に保持して出力する処理である。
【００３１】
Ｄ／Ａコンバータ２２は耐ノイズ回路２０とセカンダリレギュレータ１０とに接続されており、耐ノイズ回路２０から出力されたデジタル信号のデジタル値をサンプリングによりアナログ値へ変換することで、アナログ信号を生成する。バッファ回路２４はボルテージフォロワ型のオペアンプからなり、Ｄ／Ａコンバータ２２とセカンダリレギュレータ１０とに接続されている。バッファ回路２４は、Ｄ／Ａコンバータ２２からのアナログ信号をバッファリングして出力する。これらの構成によりバッファ回路２４の出力信号は、内部回路電圧ＶＣに応じた電圧、即ち電源電圧ＶＤＤに応じたアナログ信号となる。そして、特に内部回路電圧ＶＣが電源電圧ＶＤＤと共に瞬断する場合には、Ｄ／Ａコンバータ２２へ入力されるデジタル信号が耐ノイズ回路２０により保持されるので、図５（ａ），（ｂ）に示すように、バッファ回路２４の出力信号Ｖｉｎが電源電圧ＶＤＤに対してレシオメトリック出力となる。
【００３２】
図４に示すようにフェイル検出回路２６は、出力ポート１ａ及びバッファ回路２４に接続される出力ライン３０、高圧側電源ポート１ｂに接続される高圧側電源ライン３２、並びに低圧側電源ポート１ｃに接続される低圧側電源ライン３４を有している。かかるフェイル検出回路２６は、電源ポート１ｂ，１ｃを通じて電源ライン３２，３４へ電源電圧ＶＤＤが供給される正常下において、バッファ回路２４から出力ライン３０へ入力されるアナログ信号を当該ライン３０から出力ポート１ａを通じて出力する。また一方、フェイル検出回路２６は、外部信号ライン７ｂ，７ｃ（図８，９参照）の断線により電源電圧ＶＤＤの供給が遮断されるフェイルを検出すると、フェイル検出処理として、出力ライン３０からの出力を強制的にローインピーダンス出力とする。ここで出力ライン３０と共に出力ポート１ａは、上述したプルアップ抵抗９により電源電圧ＶＤＤの高圧側にプルアップされているので、フェイル検出時にはローインピーダンス出力Ｖｏｕｔとして、高圧側外部信号ライン７ｂの断線の場合は低圧側に、低圧側外部信号ライン７ｃの断線の場合は高圧側に張り付いた信号が出力されることとなる。
【００３３】
次に、フェイル検出回路２６の構成について詳しく説明する。図１に示すようにフェイル検出回路２６は、上述のライン３０，３２，３４に加え、スイッチング回路４０、チャージポンプ５０及び遅延回路６０を有している。
【００３４】
スイッチング回路４０は、一対のスイッチング素子４２，４４を組み合わせてなる。具体的に、各スイッチング素子４２，４４は、例えばデプレション型ＭＯＳＦＥＴ又はＪＦＥＴ等の電界効果トランジスタ（図１の例では、デプレション型ＭＯＳＦＥＴ）であり、ゲート電圧ＶＧに応じてオンオフするためのスイッチング閾値Ｖｔｈ（図６参照）が設定されている。ここで各スイッチング素子４２，４４は、ゲート電圧ＶＧがスイッチング閾値Ｖｔｈを超えることによりオフし、ゲート電圧ＶＧがスイッチング閾値Ｖｔｈ以下となることによりオンする特性を有している。尚、本実施形態において各スイッチング素子４２，４４のオン抵抗値は、ＥＣＵ６のプルアップ抵抗９よりも十分に小さな値、例えば２００Ωに設定されている。
【００３５】
一方のスイッチング素子４２は、出力ライン３０と高圧側電源ライン３２との間に設けられ、それらラインにソース・ドレインが接続されている。他方のスイッチング素子４４は、出力ライン３０と低圧側電源ライン３４との間に設けられ、それらラインにソース・ドレインが接続されている。したがって、以下の説明では、ライン３０，３２間のスイッチング素子４２を高圧側スイッチング素子４２、ライン３０，３４間のスイッチング素子４４を低圧側スイッチング素子４４というものとする。
【００３６】
チャージポンプ５０は、例えばコンデンサ及びスイッチを組み合わせたスイッチトキャパシタ回路等からなる。チャージポンプ５０は、高圧側電源ライン３２と低圧側電源ライン３４との間に後述のダイオード６４を介して接続されており、それらラインへ供給された電源電圧ＶＤＤを昇圧する。また、チャージポンプ５０は、各スイッチング素子４２，４４のゲートに接続されており、電源電圧ＶＤＤを昇圧して生成したゲート電圧ＶＧを、それらスイッチング素子へ出力する。ここでチャージポンプ５０は、電源ライン３２，３４へ電源電圧ＶＤＤが供給される正常下では、スイッチング閾値Ｖｔｈを超えるゲート電圧ＶＧを各スイッチング素子４２，４４へ出力可能であるが、当該供給の遮断されるフェイル下では、図６に実線で示すようにゲート電圧ＶＧを徐々に低下させることとなる。
【００３７】
図１に示すように遅延回路６０は、コンデンサ６２及びダイオード６４を組み合わせてなる。コンデンサ６２は、高圧側電源ライン３２と低圧側電源ライン３４との間においてチャージポンプ５０と並列に接続されている。コンデンサ６２は、電源ライン３２，３４へ電源電圧ＶＤＤが供給される正常下において電荷を充電し、当該供給の遮断されるフェイル下において電荷を放電する。
【００３８】
ダイオード６４は、高圧側電源ライン３２と低圧側電源ライン３４との間においてチャージポンプ５０及びコンデンサ６２と直列に接続されている。本実施形態においてダイオード６４は、高圧側電源ライン３２から低圧側電源ライン３４へ向かう方向が順方向となるように、コンデンサ６２よりも高圧側電源ライン３２に設けられている。この構成により、電源電圧ＶＤＤの供給が遮断されるフェイル下においては、コンデンサ６２からの放電方向がチャージポンプ５０へ向かう方向に制限される。したがって、コンデンサ６２から放電された電荷をチャージポンプ５０へ直接的に与えて、図６に破線で示すようにゲート電圧ＶＧの低下を抑えることができるのである。尚、ダイオード６４としては、耐圧性に優れるツェナダイオードを用いることが好ましいが、他の種類のダイオードを用いてもよい。
【００３９】
次に、フェイル検出回路２６の作動について詳しく説明する。図７に示すように、電源ライン３２，３４へ電源電圧ＶＤＤが供給される正常時には、スイッチング閾値Ｖｔｈを超えるゲート電圧ＶＧがチャージポンプ５０から出力される。その結果、ゲート電圧ＶＧを受ける各スイッチング素子４２，４４がオフ状態となるので、バッファ回路２４から出力ライン３０へ入力されたアナログ信号ＶｉｎがそのままＶｏｕｔとして出力されるのである。尚、このような正常時には、コンデンサ６２に電荷が充電されて放電に備えることとなる。
【００４０】
図８に示すように、高圧側外部信号ライン７ｂの断線により電源電圧ＶＤＤの供給が遮断されるフェイル時には、チャージポンプ５０から出力されるゲート電圧ＶＧが徐々に低下する。その結果、ゲート電圧ＶＧがスイッチング閾値Ｖｔｈ以下まで低下すると、当該ゲート電圧ＶＧを受ける各スイッチング素子４２，４４がオン状態となるため、出力ライン３０が高圧側外部信号ライン７ｂ及び低圧側外部信号ライン７ｃとローインピーダンスでショートする。これにより、出力ライン３０がローインピーダンス状態へ遷移するので、高圧側外部信号ライン７ｂの断線起因のフェイルを検出したときには、電源電圧ＶＤＤの低圧側に張り付く信号Ｖｌが出力されるのである。
【００４１】
また、図９に示すように、低圧側外部信号ライン７ｃの断線により電源電圧ＶＤＤの供給が遮断されるフェイル時にも、チャージポンプ５０から出力のゲート電圧ＶＧが徐々に低下する。その結果、ゲート電圧ＶＧがスイッチング閾値Ｖｔｈ以下まで低下すると、各スイッチング素子４２，４４がオン状態となるため、出力ライン３０が外部信号ライン７ｂ，７ｃとローインピーダンスでショートする。これにより、出力ライン３０がローインピーダンス状態へと遷移するので、低圧側外部信号ライン７ｃの断線起因のフェイルを検出したときには、電源電圧ＶＤＤの高圧側に張り付く信号Ｖｈが出力されるのである。
【００４２】
以上に対し、図５（ａ）に示すように電源電圧ＶＤＤを瞬断させる変動ノイズの発生時には、上述したように耐ノイズ回路２０の耐ノイズ処理が実施される。その結果、バッファ回路２４から出力ライン３０には、図５（ｂ）に示すように電源電圧ＶＤＤに対してレシオメトリックなアナログ信号Ｖｉｎが入力される。またこのとき、チャージポンプ５０から出力されるゲート電圧ＶＧは電源電圧ＶＤＤの瞬断に応じて低下しようとするが、瞬断前まで充電状態にあったコンデンサ６２は瞬断によりチャージポンプ５０への放電状態となる。
【００４３】
したがって、コンデンサ６２の容量を予め調整しておくことにより、少なくとも電源電圧ＶＤＤが復帰するまでのＴｄ（図５参照）の間、ゲート電圧ＶＧがスイッチング閾値Ｖｔｈ以下に低下するのを遅延させることができる。このようなゲート電圧ＶＧの低下の遅延によれば、図１０に示すように、耐ノイズ回路２０の耐ノイズ処理が継続される間は各スイッチング素子４２，４４をオフ状態に維持して、フェイル検出処理が優先されないようにすることができる。したがって、耐ノイズ処理の継続中は、電源電圧ＶＤＤに対しレシオメトリックなアナログ信号Ｖｉｎを図５（ｃ）の如くＶｏｕｔとして出力することができるのである。
【００４４】
以上説明した第一実施形態によれば、フェイル検出時には、電源電圧ＶＤＤの低圧側又は高圧側に出力信号Ｖｏｕｔを張り付かせてフェイルセーフ性を高め、電源電圧ＶＤＤを瞬断させる変動ノイズの発生時には、耐ノイズ処理を優先させて出力信号Ｖｏｕｔの過大な変動を抑制できる。そして特に、高いフェイルセーフ性によれば、例えば車載式故障診断装置(ＯＢＤ)の義務付けにも十分に対応することができるのである。また、出力信号Ｖｏｕｔの変動抑制によれば、当該信号Ｖｏｕｔに基づき設定されるスロットル弁４の目標回転角によりエンジンのラフアイドルが発生する事態を防止できるのである。
【００４５】
尚、ここまでの第一実施形態では、Ａ／Ｄコンバータ１６とＤＳＰ１８とが共同して特許請求の範囲に記載の「第一変換処理手段」を構成し、耐ノイズ回路２０が特許請求の範囲に記載の「耐ノイズ手段」に相当し、Ｄ／Ａコンバータ２２とバッファ回路２４とが共同して特許請求の範囲に記載の「第二変換処理手段」を構成し、フェイル検出回路２６が特許請求の範囲に記載の「フェイル検出手段」に相当する。
【００４６】
（第二実施形態）
図１１に示すように、本発明の第二実施形態は第一実施形態の変形例である。第二実施形態のＥＣＵ７６には、プルアップ抵抗９に代えて、プルダウン抵抗７９が設けられている。このプルダウン抵抗７９は、例えば１０ｋΩの抵抗値に設定され、接地ポート６ｃと入力ポート６ａとの間に接続されている。この接続により磁気検出装置１の出力ポート１ａ及び出力ライン３０（図１２参照）は、電源電圧ＶＤＤの低圧側にプルダウンされた形となる。
【００４７】
このような第二実施形態において、電源ライン３２，３４へ電源電圧ＶＤＤが供給される正常時には、第一実施形態と同様、バッファ回路２４から出力ライン３０への入力信号Ｖｉｎがそのまま出力される。
【００４８】
また、高圧側外部信号ライン７ｂ又は低圧側外部信号ライン７ｃの断線により電源電圧ＶＤＤの供給が遮断されるフェイル時には、第一実施形態と同様、ゲート電圧ＶＧが徐々に低下して、図１２（同図は高圧側外部信号ライン７ｂの断線の例）に示すように各スイッチング素子４２，４４がオン状態となる。したがって、出力ライン３０がプルダウンされている本実施形態においても、高圧側外部信号ライン７ｂの断線の場合は電源電圧ＶＤＤの低圧側に張り付いた信号Ｖｌ（図１２参照）、低圧側外部信号ライン７ｃの断線の場合は電源電圧ＶＤＤの高圧側に張り付いた信号Ｖｈが出力されることとなる。
【００４９】
さらに、電源電圧ＶＤＤを瞬断させる変動ノイズの発生時には、第一実施形態と同様、ゲート電圧ＶＧがスイッチング閾値Ｖｔｈ以下になることをコンデンサ６２の放電作用によって遅延させることができる。したがって、本実施形態によっても、耐ノイズ処理の継続中は各スイッチング素子４２，４４をオフ状態に維持して、電源電圧ＶＤＤに対しレシオメトリックなアナログ信号ＶｉｎをＶｏｕｔとして出力することができるのである。
【００５０】
（他の実施形態）
以上、本発明の複数の実施形態について説明したが、本発明はそれらの実施形態に限定して解釈されるものではなく、その要旨を逸脱しない範囲内において種々の実施形態に適用することができる。
【００５１】
例えば、遅延回路６０においてダイオード６４を設けないようにしてもよい。また、バッファ回路２４を設けないで、電源電圧ＶＤＤに対しレシオメトリックなアナログ信号を直接的にＤ／Ａコンバータ２２からフェイル検出回路２６の出力ライン３０へ入力してもよい。さらに、本発明は、スロットル弁４の回転角に応じた磁界強度を検出する磁気検出装置１以外にも、被検出物の位置に応じた磁界強度を検出する各種用途の磁気検出装置に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第一実施形態によるフェイル検出回路の詳細構成を示す電気回路図である。
【図２】本発明の第一実施形態による磁気検出装置を備えたスロットル制御システムを示す構成図である。
【図３】本発明の第一実施形態による磁気検出装置とＥＣＵとの接続形態を示すブロック図である。
【図４】本発明の第一実施形態による磁気検出装置の詳細構成を示すブロック図である。
【図５】本発明の第一実施形態による磁気検出装置の作動を説明するための模式図である。
【図６】本発明の第一実施形態によるチャージポンプの出力特性を説明するための模式図である。
【図７】本発明の第一実施形態によるフェイル検出回路の作動状態を模式的に示す電気回路図である。
【図８】本発明の第一実施形態によるフェイル検出回路の作動状態を模式的に示す電気回路図である。
【図９】本発明の第一実施形態によるフェイル検出回路の作動状態を模式的に示す電気回路図である。
【図１０】本発明の第一実施形態によるフェイル検出回路の作動を説明するための模式図である。
【図１１】本発明の第二実施形態による磁気検出装置とＥＣＵとの接続形態を示すブロック図である。
【図１２】本発明の第二実施形態によるフェイル検出回路の作動状態を模式的に示す電気回路図である。
【図１３】本発明により解決する課題を説明するための電気回路図である。
【図１４】本発明により解決する課題を説明するための模式図である。
【符号の説明】
【００５３】
１  磁気検出装置、１ａ  出力ポート、１ｂ  高圧側電源ポート、１ｃ  低圧側電源ポート、２  スロットル制御システム、４  スロットル弁、６，７６  ＥＣＵ、６ａ  入力ポート、６ｃ  接地ポート、７  ワイヤハーネス、７ａ  外部信号ライン、７ｂ  高圧側外部信号ライン、７ｃ  低圧側外部信号ライン、８  プライムレギュレータ、９  プルアップ抵抗、１０  セカンダリレギュレータ、１２  バイアス回路、１４  磁気検出素子、１６  Ａ／Ｄコンバータ（第一変換処理手段）、１８  ＤＳＰ（第一変換処理手段）２０  耐ノイズ回路（耐ノイズ手段）、２２  Ｄ／Ａコンバータ（第二変換処理手段）、２４  バッファ回路（第二変換処理手段）、２６  フェイル検出回路（フェイル検出手段）、３０  出力ライン、３２  高圧側電源ライン、３４  低圧側電源ライン、４０  スイッチング回路、４２  高圧側スイッチング素子、４４  低圧側スイッチング素子、５０  チャージポンプ、６０  遅延回路、６２  コンデンサ、６４  ダイオード、７９  プルダウン抵抗、ＶＤＤ  電源電圧、ＶＣ  内部回路電圧、ＶＧ  ゲート電圧、Ｖｔｈ  スイッチング閾値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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