(57)【要約】【課題】十分な高速応答性を実現し、且つ入力バイアス電流を極力低減する。【解決手段】正転入力端子ＩＮ＋の電圧が反転入力端子ＩＮ−の電圧より高くなると、トランジスタＱ１，Ｑ３，Ｑ５，Ｑ６をオンさせ、コンデンサＣｃへの充電電流をＩ３にする。さらに正転入力端子ＩＮ＋の電圧が反転入力端子ＩＮ−の電圧よりＶＢＥだけ高くなると、トランジスタＱＡ２，ＱＡ３，ＱＢ１をさらにオンさせ、カレントミラー回路（ＱＡ５，ＱＡ７）により、コンデンサＣｃへの充電電流を「Ｉ３＋Ｉａ」に増大させ、高速応答性を実現する。このとき、トランジスタＱ１，ＱＢ１が同時にオンすることで、反転入力端子ＩＮ−に流出するバイアス電流が少なくなる。【選択図】図１
2008211654.tif 000002
【特許請求の範囲】
【請求項１】
反転入力端子にベースが接続される第１の極性の第１のトランジスタと、
正転入力端子にベースが接続される第１の極性の第２のトランジスタと、
該第１および第２のトランジスタのエミッタと第１の電源との間に接続される第３の電流源と、
前記第１のトランジスタのコレクタと第２の電源との間に接続される第１の電流源と、
前記第２のトランジスタのコレクタと前記第２の電源との間に接続される第２の電流源と、
前記第２の電流源と前記第２のトランジスタのコレクタとの共通接続点に流入する電流に応じた吐き出し電流又は前記第１の電流源と前記第１のトランジスタのコレクタとの共通接続点に流入する電流に応じた吸い込み電流をコンデンサに供給する出力回路と、
前記反転入力端子にベースが接続されコレクタが第１の電源に接続される第２の極性の第３のトランジスタと、
該第３のトランジスタのエミッタにエミッタが接続される第１の極性の第４のトランジスタと、
前記正転入力端子にベースが接続されコレクタが第１の電源に接続されエミッタが前記第４のトランジスタのベースに接続される第２の極性の第５のトランジスタと、
前記第５のトランジスタのエミッタと第２の電源との間に接続される第５の電流源と、
前記正転入力端子にベースが接続される第２の極性の第６のトランジスタと、
該第６のトランジスタのエミッタにエミッタが接続されコレクタが第２の電源に接続される第１の極性の第７のトランジスタと、
前記反転入力端子にベースが接続されコレクタが第１の電源に接続されエミッタが前記第７のトランジスタのベースに接続される第２の極性の第８のトランジスタと、
前記第８のトランジスタのエミッタと第２の電源との間に接続される第４の電流源と、
前記第４のトランジスタのコレクタ電流を基準電流とし出力電流を前記コンデンサに吸い込み電流として追加する第１のカレントミラー回路と、
前記第６のトランジスタのコレクタ電流を基準電流とし出力電流を前記コンデンサに吐き出し電流として追加する第２のカレントミラー回路と、
を備えることを特徴とする演算増幅器。
【請求項２】
前記各トランジスタを電界効果トランジスタに置き換え、前記ベースをゲート、前記コレクタをドレイン、前記エミッタをソースに、それぞれ置き換えたことを特徴とする請求項１に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高レベルのパルス信号が入力する際に高スルーレートを実現した演算増幅器に関するものである。
【背景技術】
【０００２】
図６に従来例１の演算増幅器２０の構成を示す。Ｑ１，Ｑ２，Ｑ５，Ｑ６はＰＮＰトランジスタ、Ｑ３，Ｑ４はＮＰＮトランジスタ、Ｒ１，Ｒ２は抵抗、Ｃｃはコンデンサ、Ｉ１，Ｉ２，Ｉ３は電流源（電流値Ｉ１＝Ｉ２＝Ｉ３）、Ｖ１は電圧源、Ｘ１はバッファである。Ｖ＋およびＶ−はそれぞれ第１電源および第２電源、ＩＮ＋は正転入力端子、ＩＮ−は反転入力端子、ＯＵＴは出力端子である。
【０００３】
トランジスタＱ１，Ｑ２と電流源Ｉ３は差動入力回路を構成する。トランジスタＱ３，Ｑ４は電圧Ｖ１で固定バイアスされたベース接地回路であり、前記差動入力回路の出力信号で駆動され、カレントミラー回路（ミラー比＝１）を構成するＱ５，Ｑ６と共に出力回路を構成する。抵抗Ｒ１，Ｒ２は負荷用、コンデンサＣｃは位相補償用である。
【０００４】
この演算増幅器２０を、図２に示すように、反転入力端子ＩＮ−を出力端子ＯＵＴに接続してボルテージホロワ回路を構成し、正転入力端子ＩＮ＋に、低電圧ＶＬと高電圧ＶＨの間で変化するパルス信号Ｓ１を入力させたときの動作を説明する。
【０００５】
最初、パルス信号Ｓ１が低電圧ＶＬの時は、両入力端子ＩＮ＋とＩＮ−は同電圧（＝ＶＬ）である。次に、正転入力端子ＩＮ＋に高電圧ＶＨが任意の傾斜をもって印加されると、トランジスタＱ２がオフ状態となり、トランジスタＱ１がオン状態となり、電流源Ｉ３の全電流がトランジスタＱ１のコレクタに流れる。一方、トランジスタＱ２のコレクタ電流はゼロとなる。この間、電流源Ｉ１のノードＮ１の電圧はＶ＋方向に上昇し、電流源Ｉ２のノードＮ２の電圧はＶ−方向に下降する。
【０００６】
よって、ベース接地回路のトランジスタＱ３のベース・エミッタ間電圧は増加し、トランジスタＱ４のベース・エミッタ間電圧は減少し、結果として電流源Ｉ２の電流Ｉ２は、トランジスタＱ３のコレクタを流れ、トランジスタＱ５とＱ６によって構成されたカレントミラー回路によってミラーされ、トランジスタＱ６のコレクタに流れる。一方、トランジスタＱ４のコレクタ電流はゼロである。
【０００７】
ここで、電流源Ｉ１，Ｉ２，Ｉ３については、前記したようにＩ１＝Ｉ２＝Ｉ３であるので、結果として、ノードＮ３には電流はＩ３が吐き出されることなる。よって、ノードＮ３において、トランジスタＱ６のコレクタ電流Ｉ３とトランジスタＱ４のコレクタ電流ゼロのインピーダンス変換により、ノードＮ３の電圧は上昇する。ノードＮ３と出力端子ＯＵＴとの間はバッファＸ１が接続されているので、最終的には、本演算増幅器２０の出力端子ＯＵＴの電圧は、入力端子ＩＮ＋と同じ高電圧ＶＨになる（図３，図４参照）。
【０００８】
この間、ノードＮ３の電圧と出力端子ＯＵＴの電圧の変化は傾斜を持ち、スルーレートＳＲは、電流Ｉ３がコンデンサＣｃを充電する次の式で定義される。なお、この種の演算増幅器は特許文献１にも記載されている。
ＳＲ＝Ｉ３／Ｃｃ                                            (1)
【０００９】
ところが、図６に示した従来例１の演算増幅器２０の回路では、パルス応答速度は（１）式で示されるように、電流Ｉ３で規定されるスルーレートによって制限されるという問題があった。
【００１０】
そこで、本発明者は、図７の従来例２に示すように、図６の回路に対して、ＮＰＮトランジスタＱＡ１，ＱＡ２，ＱＡ６，ＱＡ８、ＰＮＰトランジスタＱＡ３，ＱＡ４，ＱＡ５，ＱＡ７、抵抗ＲＡ１〜ＲＡ４を追加することにより、スルーレートを向上させ、パルス応答速度をさらに高速化した演算増幅器３０を提案した（特願２００７−３８４７７）。
【００１１】
この演算増幅器３０によれば、正転入力端子ＩＮ＋が反転入力端子ＩＮ−よりも所定値以上高電圧になったとき、トランジスタＱＡ２，ＱＡ３がオンし、トランジスタＱＡ５に流れるコレクタ電流がトランジスタＱＡ７のコレクタ電流にミラーされて、ノードＮ３に電流Ｉａとして、トランジスタＱ６のコレクタに流れる電流Ｉ３に加算（＝Ｉ３＋Ｉａ）して供給され、コンデンサＣｃに高速充電される（図３，図４参照）。
【００１２】
よって、このときのスルーレートＳＲは、
ＳＲ＝（Ｉ３＋Ｉａ）／Ｃｃ                          (2)
で表される。この式(2)のスルーレートは、前記した式(1)のスルーレートに比較して、Ｉａ／Ｃｃ分だけ高くなることが分かる。これにより、高速化を図ることができる。
【００１３】
なお、正転入力端子ＩＮ＋が反転入力端子ＩＮ−よりも所定値以上低電圧になったときは、上記と逆に、トランジスタＱＡ１，ＱＡ４がオンし、トランジスタＱＡ６に流れるコレクタ電流がトランジスタＱＡ８のコレクタ電流にミラーされて、ノードＮ３に、トランジスタＱ４のコレクタに流れる電流と加算して吸い込み電流として供給され、コンデンサＣｃの電荷が高速放電され、同様にスルーレートが高くなる。
【特許文献１】実開平５−５９９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、上記図７に示した従来例２の演算増幅器３０は、吐き出し電流追加時では、トランジスタＱＡ２，ＱＡ３がオンするときの正転入力端子ＩＮ＋と反転入力端子ＩＮ−の間の入力差動電圧ΔＶＩＮは、そのトランジスタＱＡ２，ＱＡ３のベース・エミッタ間電圧をＶＢＥＱＡ２、ＶＢＥＱＡ３とすると、
ΔＶＩＮ≧ＶＢＥＱＡ２＋ＶＢＥＱＡ３＝２ＶＢＥ                          (3)
となる。また、吐き出し電流追加時では、トランジスタＱＡ１，ＱＡ４のベース・エミッタ間電圧をＶＢＥＱＡ１、ＶＢＥＱＡ４とすると、
ΔＶＩＮ≧ＶＢＥＱＡ１＋ＶＢＥＱＡ４＝２ＶＢＥ                          (4)
となる。
【００１５】
つまり、図７に示した演算増幅器３０は、正転入力端子ＩＮ＋と反転入力端子ＩＮ−の間の入力差動電圧ΔＶＩＮが、２ＶＢＥを超えたときに初めて、スルーレートが高い値に切り替わることになり、ΔＶＩＮが２ＶＢＥ未満では、スルーレートは高くならないので、高速応答性が十分ではなかった。また、図７に示した演算増幅器３０は、定常動作時には、正転入力端子ＩＮ＋、反転入力端子ＩＮ−から外部に、入力バイアス電流を流れ出す必要があり、両入力端子が接続される前段側入力回路に、バイアス電流の大きな吸引能力が必要となる。
【００１６】
本発明の目的は、十分な高速応答性を実現でき、且つ入力バイアス電流を極力低減できるようにした演算増幅器を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１にかかる発明の演算増幅器は、反転入力端子にベースが接続される第１の極性の第１のトランジスタと、正転入力端子にベースが接続される第１の極性の第２のトランジスタと、該第１および第２のトランジスタのエミッタと第１の電源との間に接続される第３の電流源と、前記第１のトランジスタのコレクタと第２の電源との間に接続される第１の電流源と、前記第２のトランジスタのコレクタと前記第２の電源との間に接続される第２の電流源と、前記第２の電流源と前記第２のトランジスタのコレクタとの共通接続点に流入する電流に応じた吐き出し電流又は前記第１の電流源と前記第１のトランジスタのコレクタとの共通接続点に流入する電流に応じた吸い込み電流をコンデンサに供給する出力回路と、前記反転入力端子にベースが接続されコレクタが第１の電源に接続される第２の極性の第３のトランジスタと、該第３のトランジスタのエミッタにエミッタが接続される第１の極性の第４のトランジスタと、前記正転入力端子にベースが接続されコレクタが第１の電源に接続されエミッタが前記第４のトランジスタのベースに接続される第２の極性の第５のトランジスタと、前記第５のトランジスタのエミッタと第２の電源との間に接続される第５の電流源と、前記正転入力端子にベースが接続される第２の極性の第６のトランジスタと、該第６のトランジスタのエミッタにエミッタが接続されコレクタが第２の電源に接続される第１の極性の第７のトランジスタと、前記反転入力端子にベースが接続されコレクタが第１の電源に接続されエミッタが前記第７のトランジスタのベースに接続される第２の極性の第８のトランジスタと、前記第８のトランジスタのエミッタと第２の電源との間に接続される第４の電流源と、前記第４のトランジスタのコレクタ電流を基準電流とし出力電流を前記コンデンサに吸い込み電流として追加する第１のカレントミラー回路と、前記第６のトランジスタのコレクタ電流を基準電流とし出力電流を前記コンデンサに吐き出し電流として追加する第２のカレントミラー回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記各トランジスタを電界効果トランジスタに置き換え、前記ベースをゲート、前記コレクタをドレイン、前記エミッタをソースに、それぞれ置き換えたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、正転入力端子と反転入力端子との間に印加する入力差動電圧ΔＶＩＮがＶＢＥを超えるとスルーレートが増大するよう切り替わるので、高速応答性がより高くなる。また、入力端子から出力する入力バイアス電流は大幅に低下し、両入力端子が接続される前段側入力回路のバイアス電流供給能力を低減できる。さらに、大振幅速動作時は消費電流が増大するものの、それ以外では従来例１と同様に動作し、このとき消費する電流は従来と同じである。
【発明を実施するための最良の形態】
【００１９】
図１は本発明の実施例の演算増幅器１０の構成を示す回路図である。Ｑ１，Ｑ２，Ｑ５，Ｑ６，ＱＡ３，ＱＡ４，ＱＡ５，ＱＡ７はＰＮＰトランジスタ、Ｑ３，Ｑ４，ＱＡ１，ＱＡ２，ＱＡ６，ＱＡ８，ＱＢ１，ＱＢ２はＮＰＮトランジスタ、Ｒ１，Ｒ２，ＲＡ１，ＲＡ２，ＲＡ３，ＲＡ４は抵抗、Ｃｃはコンデンサ、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５は電流源（Ｉ１＝Ｉ２＝Ｉ３、Ｉ４＝Ｉ５）、Ｖ１は電圧源、Ｘ１はバッファである。Ｖ＋およびＶ−はそれぞれ第１電源および第２電源、ＩＮ＋は正転入力端子、ＩＮ−は反転入力端子、ＯＵＴは出力端子である。トランジスタＱ５とＱ６、ＱＡ５とＱＡ７、ＱＡ６とＱＡ８は、それぞれカレントミラー回路を構成する。
【００２０】
なお、本実施例では、請求項の出力回路は、トランジスタＱ３〜Ｑ６と電圧源Ｖ１と抵抗Ｒ１，Ｒ２により構成されている。また、請求項の第１のカレントミラー回路は、トランジスタＱＡ６，ＱＡ８で構成され、第２のカレントミラー回路は、トランジスタＱＡ５，ＱＡ７で構成されている。
【００２１】
本実施例の演算増幅器１０は、図７の演算増幅器２０に対して、トランジスタＱＢ１，ＱＢ２、電流源Ｉ４，Ｉ５を追加接続したものである。トランジスタＱＢ１はトランジスタＱ１とベースが反転入力端子ＩＮ−に共通接続されるがその極性（導電型）はトランジスタＱ１と逆である。トランジスタＱＢ２はトランジスタＱ２とベースが正転入力端子ＩＮ＋に共通接続されるがその極性はトランジスタＱ２と逆である。このようにすることで、正転入力端子ＩＮ＋と反転入力端子ＩＮ−の間の入力差動電圧ΔＶＩＮがＶＢＥを超えたとき、スルーレートが高い値に切り替わり、また入力バイアス電流を低減できる。
【００２２】
さて、電流源について、前記したように、Ｉ１＝Ｉ２＝Ｉ３が成立している。よって、正転入力端子ＩＮ＋の電圧と反転入力端子ＩＮ−の電圧が同一のときは、トランジスタＱ１，Ｑ２，Ｑ４，Ｑ６に流れる電流は、全て等しく、Ｉ３／２となり、コンデンサＣｃには電流は流れない。
【００２３】
この演算増幅器１０を、図２に示すように、反転入力端子ＩＮ−を出力端子ＯＵＴに接続してボルテージホロワ回路を構成し、正転入力端子ＩＮ＋に、低電圧ＶＬと高電圧ＶＨの間で変化するパルス信号Ｓ１を入力させたときの動作を説明する。
【００２４】
最初、両入力端子ＩＮ＋とＩＮ−は同じ低電圧ＶＬである。次に、正転入力端子ＩＮ＋に高電圧ＶＨが任意の傾斜をもって印加されると、トランジスタＱ２がオフ状態となり、Ｑ１がオン状態となり、電流源Ｉ３の全電流がトランジスタＱ１のコレクタに流れる。一方、トランジスタＱ２のコレクタ電流はゼロとなる。トランジスタＱ１のコレクタ電流Ｉ３は電流源Ｉ１の電流Ｉ１と等しいため、ベース接地回路のトランジスタＱ４に対して電流の引き込みが発生しない。逆に、トランジスタＱ２のコレクタ電流はゼロであるため、ベース接地回路のトランジスタＱ３のエミッタ電流は、電流源Ｉ２の電流Ｉ２（＝Ｉ３）となる。この電流Ｉ３は、ベース接地で構成されたカレントミラー回路によってミラーされ、トランジスタＱ６に流れる。
【００２５】
そして、図３で示すように、入力端子ＩＮ＋と入力端子ＩＮ−の端子間の入力差動電圧ΔＶＩＮが、
ΔＶＩＮ≧ＶＢＥＱＡ２＋ＶＢＥＱＡ３−ＶＢＥＱＢ１＝ＶＢＥ                    (5)
になると、トランジスタＱＡ２，ＱＡ３，ＱＢ１がオン状態になる。ＶＢＥＱＡ２，ＶＢＥＱＡ３，ＶＢＥＱＢ１はトランジスタＱＡ２，ＱＡ３，ＱＢ１のベース・エミッタ間電圧である。このときは、トランジスタＱ１がオンしているので、そのベース電流がトランジスタＱＢ１のベースに流れてトランジスタＱＢ１がオンする。トランジスタＱＡ１，ＱＡ４，ＱＢ２はオフ状態のままである。このときオン状態のトランジスタＱＡ２，ＱＡ３に流れる電流Ｉａは、
Ｉａ＝｛ΔＶＩＮ−（ＶＢＥＱＡ２＋ＶＢＥＱＡ３−ＶＢＥＱＢ１）｝／ＲＡ１      (6)
となる。この電流ＩａはトランジスタＱＡ５，ＱＡ７のカレントミラー回路によりトランジスタＱＡ７側のコレクタにミラーされ、ノードＮ３で電流Ｉ３に加算されて、コンデンサＣｃに供給される電流は「Ｉ３＋Ｉａ」となる。
【００２６】
よって、このときのスルーレートＳＲは、前記式(2)で示した通りであり、前記した式(1)のスルーレートに比較して、Ｉａ／Ｃｃ分だけ高くなる。
【００２７】
このように、本実施例の演算増幅器１０は、入力差動電圧ΔＶＩＮがＶＢＥ以上になると出力電流が増大して高速動作を行う。トランジスタＱＡ２，ＱＡ３がオンしない通常動作時に流れる電流の総計は、図７に示した演算増幅器３０の動作時に流れる電流の総計と全く同じである。つまり、小振幅信号のパルス動作やアナログ動作を実施させるときは、図７に示した演算増幅器３０と全く同様に、安定的に動作する。
【００２８】
図３に図１、図６、図７の演算増幅器１０，２０，３０の応答波形を、図４に同演算増幅器１０，２０，３０のコンデンサＣｃに流れる電流の変化を示す。図３では、入力電圧ＶＩＮ＋を点線で、図１の演算増幅器１０の出力電圧ＶＯＵＴを太実線で、図６の演算増幅器２０の出力電圧ＶＯＵＴを破線で、図７の演算増幅器３０の出力電圧ＶＯＵＴを細実線で示した。図４では図１の演算増幅器１０のコンデンサＣｃの充電電流を太実線で、図６の演算増幅器２０のコンデンサＣｃの充電電流を破線で、図７の演算増幅器３０のコンデンサＣｃの充電電流を細実線で示した。
【００２９】
本実施例の演算増幅器１０では、コンデンサＣｃの充電電流は、入力電圧ＶＩＮ＋が低電圧ＶＬのときはゼロであるが、時刻ｔ１で入力電圧ＶＩＮ＋が高電圧ＶＨに向けて立ち上がると増大を開始し、電流Ｉ３になる。さらに、時刻ｔ２に至り、入力差動電圧ΔＶＩＮがＶＢＥになると、トランジスタＱＡ２，ＱＡ３，ＱＢ１がオンして、コンデンサＣｃの充電電流は「Ｉ３＋Ｉａ」に増大し、出力電圧ＶＯＵＴが高電圧ＶＨに近づき、時刻ｔ５に至り、入力差動電圧ΔＶＩＮがＶＢＥ未満になると、トランジスタＱＡ２，ＱＡ３，ＱＢ１がオフして電流Ｉ３に戻り、この後の時刻ｔ６に至り、入力差動電圧ΔＶＩＮがゼロになると、充電電流はゼロに戻る。なお、入力電圧ＶＩＮ＋が低電圧ＶＬに向けて立ち下がる時は、今度は上記と逆の動作となり、コンデンサＣｃの電荷が放電される。このときは、トランジスタＱＡ１，ＱＡ４、ＱＡ６，ＱＡ８，ＱＢ２が途中で一時的にオン状態となり、トランジスタＱＡ８による吸い込み電流を追加して、コンデンサＣｃの放電電流を一時的に増大させる。
【００３０】
図５に、図２のようにボルテージホロワ接続したときの演算増幅器１０，３０の応答特性のシミュレーション結果を示した。(a)は図１の本実施例の演算増幅器１０、(b)は図７の従来の演算増幅器３０についてである。いずれも、演算増幅器１０，３０の電圧増幅度Ｇｖ＝１、抵抗ＲＴ＝５０Ω、抵抗ＲＬ＝１５０Ω、コンデンサＣＬ＝１０ｐＦの条件である。(a)の応答特性が(b)に比べて高速応答を示していることが確認できる。
【００３１】
ここで、入力バイアス電流について説明する。図７に示した従来例２の演算増幅器３０では、トランジスタＱ１，Ｑ２の入力バイアス電流（ベース電流）ＩＢＱ１、ＩＢＱ２は、そのコレクタ電流をＩＣＱ１，ＩＣＱ２、電流増幅率をｈＦＥＱ１，ｈＦＥＱ２とすると、
ＩＢＱ１＝ＩＢＱ２＝ＩＣＱ１／ｈＦＥＱ１＝ＩＣＱ２／ｈＦＥＱ２                (7)
となる。この電流は入力端子ＩＮ＋，ＩＮ−の方向に流れ出すバイアス電流である。これは、本実施例の演算増幅器１０でも同様である。
【００３２】
一方、本実施例の演算増幅器１０のトランジスタＱＢ１，ＱＢ２のベース電流ＩＢＱＢ１、ＩＢＱＢ２は、そのコレクタ電流をＩＣＱＢ１，ＩＣＱＢ２、電流増幅率をｈＦＥＱＢ１，ｈＦＥＱＢ２とすると、
ＩＢＱＢ１＝ＩＢＱＢ２＝ＩＣＱＢ１／ｈＦＥＱＢ１＝ＩＣＱＢ２／ｈＦＥＱＢ２        (8)
となる。
【００３３】
したがって、正転入力端子ＩＮ＋から流出するバイアス電流ＩＢ＋、反転入力端子ＩＮ−から流出するバイアス電流ＩＢ−は、
ＩＢ＋＝ＩＢＱ１−ＩＢＱＢ１
ＩＢ−＝ＩＢＱ２−ＩＢＱＢ２                                          (9)
となる。このバイアス電流ＩＢ＋，ＩＢ−は、各種条件を適宜設定すれば、ゼロにすることが可能となる。つまり、本実施例の演算増幅器１０では、入力バイアス電流をゼロあるいはゼロに近い値に低減することが可能となり、前段入力側回路の駆動能力を低減することが可能となる。
【００３４】
なお、以上説明した実施例の演算増幅器１０は本発明の一例であり、種々変形が可能である。例えば、図１で示したバイポーラトランジスタの極性（ＰＮＰ，ＮＰＮ）は反対にすることができることは勿論である。また、バイポーラトランジスタに代えて電界効果トランジスタを使用することもできる。
【図面の簡単な説明】
【００３５】
【図１】本発明の１つの実施例の演算増幅器の回路図である。
【図２】本実施例および従来例１，２の演算増幅器をボルテージホロワとして構成した回路図である。
【図３】本実施例および従来例１，２の演算増幅器を図２のボルテージホロワで動作させたときの応答特性図である。
【図４】本実施例および従来例１，２の演算増幅器を図２のボルテージホロワで動作させたときのコンデンサＣｃに流れる充電電流の特性図である。
【図５】本実施例および従来例２の演算増幅器のシミュレーション結果の応答特性図である。
【図６】従来例１の演算増幅器の回路図である。
【図７】従来例２の演算増幅器の回路図である。
【符号の説明】
【００３６】
１０，２０，３０：演算増幅器
【図１】
2008211654.tif 000003
【図２】
2008211654.tif 000004
【図３】
2008211654.tif 000005
【図４】
2008211654.tif 000006
【図５】
2008211654.tif 000007
【図６】
2008211654.tif 000008
【図７】
2008211654.tif 000009