(57)【要約】      （修正有）【課題】メモリーにおいて波長以下の線幅を有する微細なワード線やデータ線をパターニングする際、メモリーアレーとサブワードドライバやセンスアンプの境界部において、パターン端部で生ずる回折光が干渉するためワード線やデータ線端がショートしたり、断線を起こす問題を解決するパターン形成方法を提供する。【解決手段】ワード線やデーター線をパターニングするためのマスクパターン（ａ）において、終端部の隣り合うワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６の長さを変えて先端をずらし、さらにワード線端ＷＬ１、ＷＬ２、ＷＬ５，ＷＬ６を斜めに角を落とす。レジストパターン内の分離やパターン同士の接触を防止することができ、パターニングする配線の断線や、配線間のショートを防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延在する複数の第１ワード線と、前記第１方向と交差する第２方向に延在する複数のデータ線と、前記複数の第１ワード線と前記複数のデータ線の交点に設けられる複数の第１メモリセルとを有するメモリアレー部と、
前記メモリアレー部の外側に配置され前記複数の第１ワード線と接続される複数の第１サブワードドライバを有する第１サブワードドライバ領域、又は、前記メモリアレー部の外側に配置され前記複数の第１ワード線を金属配線にシャントするための第１シャント領域とを具備し、
前記複数の第１ワード線の夫々は、前記複数のサブワードドライバに接続される又は前記金属配線に接続される一端と、前記複数のサブワードドライバに接続されない又は前記金属配線に接続されない他端とを有し、
前記複数の第１ワード線のうち隣り合う２本のワード線の他端は、前記第１方向にずれて形成されることを特徴とする半導体装置。
【請求項２】
前記複数の第１ワード線の他端は、前記メモリアレー部の外側に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリアレー部は、前記第１方向に延在する複数の第２ワード線と、前記複数の第２ワード線と前記複数のデータ線の交点に設けられる複数の第２メモリセルとを更に有し、
前記半導体装置は、前記メモリアレー部の外側に配置され前記複数の第２ワード線に接続される複数の第２サブワードドライバを有する第２サブワードドライバ領域、又は、前記複数の第２ワード線をシャントするための第２シャント領域とを更に具備し、
前記メモリアレー部は、前記第１サブワードドライバ領域と前記第２サブワードドライバ領域の間、又は、前記第１シャント領域と前記第２シャント領域との間に配置され、
前記複数の第１ワード線の夫々の終端部は、前記第２サブワードドライバ領域と前記メモリアレー部との間、又は、前記第２シャント領域と前記メモリアレー部との間に配置されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１ワード線と前記複数の第２ワード線は、１本おきに交互に配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の第１ワード線と前記複数の第２ワード線は、２本おきに交互に配置されることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記複数の第１ワード線のうち隣り合う２本の他端は、前記複数の第１ワード線のうち隣り合う２本のピッチの１／２以上、前記第１方向にずれていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の第１ワード線のうち隣り合う２本の他端は、前記複数の第１ワード線のうち隣り合う２本のピッチ分以下ずれていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第１ワード線のうち隣り合う２本のいずれか一方の他端は、そのコーナー部が除かれていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記複数の第１ワード線と前記複数の第１サブワードドライバ又は前記金属配線との接続部には、補助パターンが設けられ、
前記複数の第１ワード線うち隣り合う２本のピッチをＰとした場合において、
前記補助パターンの前記第１方向の長さは、Ｐ／２以上であり、
前記補助パターンの前期第２方向の長さは、Ｐ／１０以上Ｐ／２以下であることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記複数の第１メモリセルの夫々は、選択トランジスタとキャパシタとを有することを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体装置は、フラッシュメモリーであることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１２】
前記複数の第１ワード線は、露光工程において、隣り合うワード線となるラインパターンを通過する光の位相を１８０度ずらすことによって形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１３】
第１方向に延在する複数のワード線と、前記第１方向と交差する第２方向に延在する複数の第１データ線と、前記複数のワード線と前記複数の第１データ線の交点に設けられる複数の第１メモリセルとを有するメモリアレー部と、
前記メモリアレー部の外側に配置され前記複数の第１データ線と接続される複数の第１センスアンプを有する第１センスアンプ領域とを具備し、
前記複数の第１データ線の夫々は、前記複数の第１センスアンプのうち対応する一つに接続される一端と、前記複数の第１センスアンプに接続されない他端とを有し、
前記複数の第１データ線のうち隣り合う２本のデータ線の他端は、前記第２方向にずれて形成され、
前記複数の第１データ線のうち隣り合う２本のデータ線は、前記複数のワード線のうち隣り合う２本のワード線に挟まれ、かつ、前記複数の第１メモリセルのうち対応するメモリセルと接続される第１領域と、前記複数のワード線のうち隣り合う２本のワード線に挟まれ、かつ、前記複数の第１メモリセルに接続されない第２領域を有し、
前記第１領域における前記複数の第１データ線の前記第１方向の幅は、前記第２領域における前記複数の第１データ線の前記第１方向の幅と同じであることを特徴とする半導体装置。
【請求項１４】
前記複数の第１データ線の他端は、前記メモリアレー部の外側に配置されることを特徴とする半導体装置。
【請求項１５】
前記メモリアレー部は、前記第２方向に延在する複数の第２データ線と、前記複数のワード線と前記複数の第２データ線の交点に設けられる複数の第２メモリセルとを更に有し、
前記半導体装置は、前記メモリアレー部の外側に配置され前記複数の第２データ線に接続される複数の第２センスアンプを有する第２センスアンプ領域を更に具備し、
前記メモリアレー部は、前記第１センスアンプ領域と前記第２センスアンプ領域の間に配置され、
前記複数の第１データ線の夫々の他端は、前記第２センスアンプ領域と前記メモリアレー部との間に配置されることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記複数の第１データ線と前記複数の第２データ線は、１本おきに交互に配置されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記複数の第１データ線と前記複数の第２データ線は、２本おきに交互に配置されることを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記複数の第１データ線のうち隣り合う２本の終端部は、前記複数の第１データ線のうち隣り合う２本のピッチの１／２以上、前記第２方向にずれていることを特徴とする請求項１３から１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記複数の第１データ線のうち隣り合う２本の他端は、前記複数の第１データ線のうち隣り合う２本のピッチ分以下ずれていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記複数の第１データ線のうち隣り合う２本のいずれか一方の他端は、そのコーナー部が除かれていることを特徴とする請求項１３から１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記複数の第１センスアンプと前記複数の第１データ線との接続部には、補助パターンが設けられ、
前記複数の第１データ線うち隣り合う２本のピッチをＰとした場合において、
前記補助パターンの前記第２方向の長さは、Ｐ／２以上であり、
前記補助パターンの前期第１方向の長さは、Ｐ／１０以上Ｐ／２以下であることを特徴とする請求項１３から２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記複数の第１メモリセルの夫々は、選択トランジスタとキャパシタとを有することを特徴とする請求項１３から２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記半導体装置は、フラッシュメモリーであることを特徴とする請求項１３から２１のいずれか１項に記載の半導体装置。
【請求項２４】
前記複数の第１データ線は、露光工程において、隣り合うデータ線となるラインパターンを通過する光の位相を１８０度ずらすことによって形成されることを特徴とする請求項１３又は１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細なパターンを形成する光リソグラフィに関し、特に、半導体装置を製造する際の露光方法に関する。
【背景技術】
【０００２】
半導体メモリやマイクロプロセッサの高集積化、高速化を進めるためには、ＵＬＳＩの微細化が必須である。そのための最も重要な課題として、光リソグラフィの微細化がある。現在、光リソグラフィでは露光装置の光波長以下のパターンを形成している。一例として、１ＧｂＤＲＡＭでは波長０．２４８ｕｍのＫｒＦエキシマレーザを光源に用いた露光装置で、０．１６ｕｍ幅のワード線、データ線を形成する必要がある。
【０００３】
このように波長以下のサイズのパターンを形成するために、位相シフト法や変形照明等の超解像技術が用いられている。超解像技術はメモリのワード線、データ線のような単純な直線が繰り返されるライン＆スペース（Ｌ＆Ｓ）パターンでは効果が大きい。これは、隣り合ったラインパターンを通過する光の位相を１８０度ずらすことにより、ラインパターンの境界部で光が互いに打ち消され、スペースパターンが形成されるからである。超解像技術においては、コヒーレント係数を０．３程度と通常の露光よりも小さくし、光の干渉性を高めている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
Ｌ＆Ｓパターンでは、前記のような手法により、波長以下のサイズをパターニングする事が可能である。しかしながら、メモリーアレーとメモリの周辺回路の接続部分等、Ｌ＆Ｓから外れるパターンでは問題が生ずることがわかった。配線の端部や、屈曲部では、光の回折や干渉が起こるため、レジストパターンがマスクパターンより細くくびれたり、ひどい場合には断線してしまうことがあるからである。以下は、本発明者らが検討により新たに明らかにしたことである。
【０００５】
この様子を図１４に模式的に示す。図１４（ａ）はＤＲＡＭのメモリーアレーとサブワードドライバ（ＳＷＤ）またはワードシャント領域（Ｓｈｕｎｔ）の境界部におけるワード線（ＷＬ）の従来のマスクパターンを示している。ＳＷＤ部ではコンタクトを置く余裕をとるために、ＷＬを広げてドッグボーンパターンにしている。この例では後に示すようにＳＷＤをメモリーアレーに対して交互配置しており、ＷＬ０，３，４，７はアレーに対して左側のＳＷＤに接続され、ＷＬ１，２，５，６は右側のＳＷＤに接続されている。
【０００６】
（ａ）のパターンを、光源が波長λ＝０．２４８ｕｍのＫｒＦエキシマレーザ、レンズの開口数ＮＡ＝０．６、コヒーレント係数σ＝０．３、縮小率Ｋ＝１／５の露光装置でリソグラフィを行った場合に得られるレジストパターンの概念図を（ｂ）に示す。隣り合うＷＬの端部互いにショートしており、ドッグボーン付近で配線が断線している。これは光の干渉が悪影響を及ぼしていることが原因である。
【０００７】
この現象を、光学シミュレーションにより示す。本シミュレーションではマスクパターンと露光装置の光学定数をもとにレジスト上で得られる光強度の等高線を計算する。図１５（ａ）に従来のワード線端のマスクパターンを示す。ワード線幅、スペースともに０．１６ｕｍとした。光学定数としては、λ＝０．２４８ｕｍ、ＮＡ＝０．６、σ＝０．３、デフォーカス＝−０．５ｕｍ、球面収差を仮定している。本シミュレーションでは位相シフトリソグラフィーを用いており、（ａ）の右上がりの斜線をつけたパターンに０度の位相を、右下がりの斜線をつけたパターンに１８０度の位相を割り当てている。なお、原理的には変形照明リソグラフィーでも類似した結果が得られる。以降のシミュレーションでは全て同様の光学条件を仮定している。光リソグラフィでは縮小投影露光が用いられ、縮小率Ｋ（Ｋ＜１）の露光では実際の回路パターン、レジストパターンはマスクパターンのＫ倍の大きさになる。例えばＫ＝１／５とすると、配線幅０．１６ｕｍを得るためのマスクの線幅は０．８ｕｍであるが、以降では簡略化のため、マスクパターンを回路パターン、レジストパターンと同サイズに縮小して示す。このパターンに対して、計算して得られた光学像である光強度分布を（ｂ）に示す。光の相対強度０．１８、０．３２、０．５３の等高線を示している。光強度は十分大きいパターンにおける光の透過率を１と定義している。以降の全ての光学シミュレーション結果においても同様な３本の等高線を示している。
【０００８】
図１５（ｂ）では、光強度０．３２の等高線が実際に得られるレジストパターンを示しており、端から十分離れたところでは、ワード線が等間隔に形成されている。ところが、先端部分では光強度０．１８の等高線（パターン最外側の等高線）が隣り合うワード線間で分離していない。これは光の干渉効果により、この部分での光強度が十分下がりきっていないことを示している。従って、現像時にレジストが残って、ワード線がショートする可能性が高い。
【０００９】
また、ドッグボーン部分を見ると、光強度０．５３の等高線が断線しており、この部分で光強度が弱いことを示している。従って、現像時にレジストが膜減りし、配線が断線する可能性が高い。
【００１０】
図１６（ａ）は従来の第二のワード線端マスクパターンを示している。この例ではＳＷＤまたはシャント領域をメモリーアレーの左側に配置しており、すべてのワード線が左側のＳＷＤに接続されている。この場合でも、先端部分で光強度０．１８の等高線（パターン最外側の等高線）が隣り合うワード線間で分離していないため、ワード線がショートする可能性が高い。
【００１１】
本発明は、Ｌ＆Ｓパターン端部等で生ずるショートや断線を防ぐことを目的とする。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
前記目的は、メモリーのワード線、データ線のように多数の配線が等間隔で配置されている場合に、隣り合う配線の端部の位置を、長さ方向にずらした半導体装置とすることによって達成される。このようにすると、配線をパターニングする際、配線の端部で生ずる回折光の干渉効果を弱める事が出来て、ショートや断線を防ぐ事ができる。
【００１４】
この配線は、隣り合うパターンの端部の位置を、長さ方向にずらしたマスクを用いて、露光することによって得ることができる。例えば、図１１（ａ）に示したマスクパターンは、両隣のパターンの端部の位置を、長さ方向に互いにずらした構成となっている。このマスクを用いて露光すると、図１１（ｂ）に示すような光強度分布となる。図１１（ｂ）から、パターンは、断線する可能性も小さく、また各々分離されてショートする可能性も小さいことがわかる。
【００１５】
また、隣合う配線の端部位置の長さの違いは配線ピッチの半分以上とする。配線ピッチの半分以上であれば、ショートや断線を防ぐ効果が大きくなる。また、この端部位置の長さの違いは、配線ピッチ以下とする。このようにすることで、無駄な面積を最小限に抑える事ができる。
【００１６】
また、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨ、マスクＲＯＭのようなメモリーのワード線、データ線に本発明を適用すると、製造工程においてショートや断線が起こりにくくなる。
【００１７】
さらに、パターン端部の角を落とし、終端部に近づくにつれてパターン幅が小さくなるようにして、パターンの短辺、長辺とは平行でない辺を持たせたマスクを用いて露光する。これにより、回折光の干渉効果をさらに低減できる。例えば図１０（ａ）に示したマスクパターンは、両隣のパターン端部を長さ方向に互いにずらし、パターン端部の角を落とした構成となっている。このマスクを用いて露光すると、図１０（ｂ）に示すように、断線やショートの生じない光強度分布となる。このように、パターンの端部の角を落としたマスクを用いることにより、断線やショートの生ずる可能性を低減することができる。なお、図１０には、マスクのパターンを長さ方向にもずらしたものを示したが、長さ方向にずらさずに等しい長さとし、かつパターン角部を落とすだけでも、回折光の干渉効果をある程度弱めることができ、ショートや断線を減らすことができる。
【００１８】
また、露光装置の露光波長をλ、開口数をＮＡとすると、特に配線のピッチがλ／（ＮＡ）以下であるような場合に、配線端部でのショートや断線が問題になるので、以上のようなマスクを用いて露光すると効果的である。
【００１９】
本発明はＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨ、マスクＲＯＭのようなメモリーにおいて、（１）メモリーアレーとワード線ドライバとの境界領域のワード線パターン、（２）メモリーアレーとワード線のシャント領域との境界領域のワード線パターン、（３）メモリーアレーとセンスアンプとの境界領域のデータ線パターン、に用いるとショートや断線が起こりにくくなる。また、ゲートアレーにおいてＭＯＳトランジスタのゲートの先端部分に適用しても同様の効果がある。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２１】
本発明の非対称ワード線端を用いることにより、光リソグラフィで露光波長以下の幅を持つ微細ワード線を形成する際に、ＳＷＤとメモリーアレーの境界部あるいは、ワード線のシャント領域とメモリーアレーの境界部で、ワード線端がショートする可能性を低減できる。また、ワード線にコンタクトをとるドッグボーンパターンが断線する可能性を低減できる。
【００２２】
同様に、本発明の非対称データ線端を用いることにより、光リソグラフィで露光波長以下の幅を持つ微細データ線を形成する際に、ＳＡとメモリーアレーの境界部でデータ線端がショートする可能性を低減できる。また、データ線にコンタクトをとるドッグボーンパターンが断線する可能性を低減できる。
【発明を実施するための最良の形態】
【００２３】
（実施例１）
図１に本発明の第一の非対称ワード線端を示す。ＳＷＤとメモリーアレーの境界部において、隣り合うワード線（ＷＬ１とＷＬ２やＷＬ５とＷＬ６）の長さを変えて、ワード線端を横方向にずらしている。また、ワード線端の角をななめに落としている。このパターンを露光した場合のレジストパターンの概念図を（ｂ）に示す。ワード線端では角の部分で回折光が発生しており、従来のパターンではこの光が干渉しあってショートや断線の原因となっていた。  一方、本発明のマスクパターンを用いると、角の位置を互いに横方向にずらし、回折光の干渉を弱めているため、ＷＬ先端のショートや、ＷＬ０、３、４、７の境界部での断線を防止する効果が得られる。なお、露光装置の波長をλ、開口数をＮＡとすると、ＷＬ１とＷＬ２やＷＬ５とＷＬ６の長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きい。これは、角で発生する回折光の影響の及ぶ範囲が、λ／（２ＮＡ）程度だからである。パターンだけに注目した場合、ワード線の繰り返しピッチをＰとすると、ＷＬの先端をＷＬ１とＷＬ２やＷＬ５とＷＬ６とでＰ／２以上ずらすと、前記の効果が大きい。これは、リソグラフィーの際に、Ｐ／２とλ／（２ＮＡ）が同程度となるようにλ、ＮＡを決定するからである。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰ以下とすることが望ましい。
【００２４】
また、ＷＬ先端を斜めにするとき、図のようにＷＬ先端にＷＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。階層ワード方式を用いずに、ワード線を金属配線でシャントしている場合には、ワード線のシャント領域（Ｓｈｕｎｔ）とメモリーアレーの境界部で同様のパターンを用いる事ができる。
【００２５】
本発明のパターンの効果を光学シミュレーションにより示す。図２（ａ）に本発明の第一の非対称ワード線端のマスクパターンを示す。ワード線幅、スペースともに０．１６ｕｍとした。光学定数としては、λ＝０．２４８ｕｍ、ＮＡ＝０．６、σ＝０．３、デフォーカス＝−０．５ｕｍ、球面収差を仮定している。本シミュレーションでは位相シフトリソグラフィーを用いており、（ａ）の右上がりの斜線をつけたパターンに０度の位相を、右下がりの斜線をつけたパターンに１８０度の位相を割り当てている。なお、原理的には変形照明リソグラフィーでも類似した結果が得られる。以降のシミュレーションでは全て同様の光学条件を仮定している。以降では簡略化のため、マスクパターンを回路パターン、レジストパターンと同サイズに縮小して示す。このパターンに対して、計算して得られた光学像を（ｂ）に示す。光の相対強度０．１８、０．３２、０．５３の等高線を示している。光強度は十分大きいパターンにおける光の透過率を１と定義している。以降の全ての光学シミュレーション結果においても同様な３本の等高線を示している。
【００２６】
本マスクパターンを用いる事により、従来ショートしていた０．１８の等高線（パターン最外側の等高線）が隣り合うワード線間で分離している。これはパターンを改善したことにより、光の干渉効果が弱まったことを示しており、現像時にワード線がショートする可能性が低減されている。また、従来は断線していたドッグボーン部分での光強度０．５３の等高線が連続しており、この部分での光強度の低下が抑制されている。従って、現像時に断線する可能性が低減されている。
【００２７】
（実施例２）
本実施例では、本発明を、ＤＲＡＭに適用した場合の１つを示す。
【００２８】
ＤＲＡＭにおいては、図１のようなパターンはワード線端だけでなく、データ線端でも同様に生ずる。図３にＤＲＡＭチップの構成図を示す。チップの中央、長辺方向にはボンディングパットと間接周辺回路が並んでいる。ここには、アドレスやデータの入出力回路、電源回路、リフレッシュの制御回路、メインアンプ等が配置されている。短辺方向にはＳＷＤやセンスアンプ（ＳＡ）の制御を行う、アレー制御回路が配置されている。チップは前記の回路により大きく４個のブロックに分割されており、各々がメインワード線（ＭＷＬＢ）を出力する行デコーダと、列選択線（ＹＳ）を出力する列デコーダに囲まれている。各ブロックは行方向にはＳＡ列により、列方向にはＳＷＤ列により分割されている、ＳＡ列とＳＷＤ列によって囲まれたメモリーセルがアレー状に配置された部分をメモリーアレーと呼ぶ。
【００２９】
図４に交互配置階層ワードドライバ（ＷＤ）方式における、ＳＷＤ列、ＳＡ列、メモリーアレーの構成図を示す。ワード線（ＷＬ）とデータ線（ＤＬ）の交点にメモリーセル（ＭＣ）が配置されている。ＷＬはＳＷＤにより駆動される。ＤＬの２本が１個のＳＡに入力され、ＭＣから出てくる信号を増幅する。ＳＷＤ、ＳＡはともにメモリーアレーに対して交互配置されている。すなわち、ＷＬは２本おきに左右のＳＷＤへ交互に接続され、ＤＬも２本おきに上下のＳＡに交互に接続されている。
【００３０】
図５にＳＷＤ、ＳＡ、ＭＣの回路図を示す。動作は以下のようになる。待機時には全てのＭＷＬＢはＶｐｐ（データ線の高レベルＶＤＬよりも高い電圧）、ＦＸはＶｓｓ（接地電位）にあり、ＳＷＤはＷＬにＶｓｓを出力する。ＭＣにおいては選択トランジスタがＯＦＦし、キャパシタには情報によりＶＤＬまたはＶｓｓの電圧が書き込まれている。ＳＡではＳＨＲＵ、ＳＨＲＤはＶｓｓ、ＣＳＰ、ＣＳＮはＶＢＬＲ、ＢＬＥＱはＶｃｃ（ＶＤＬより高く、Ｖｐｐより低い電圧）、ＹＳはＶｓｓになっており、ＤＬはＶＢＬＲにプリチャージされている。通常ＶＢＬＲ＝ＶＤＬ／２である。
【００３１】
ＤＲＡＭにコマンド、アドレスが入力され、上のメモリーアレーが選択された場合、まずＳＨＲＤ、ＢＬＥＱがＶｓｓに落とされ、続いて、１本のＭＷＬＢがＶｓｓに、１本のＦＸがＶｐｐになり、ＳＷＤにおいて選択されたＷＬがＶｐｐに活性化される。すると、活性化されたＷＬにつながるＭＣの選択トランジスタがＯＮし、ＤＬまたはＤＬＢに信号が出てくる。続いてＣＳＰをＶＤＬに、ＣＳＮをＶｓｓに落として、この信号をＳＡで増幅する。読み出しの場合でありば、対となるＤＬの電位差が十分開いたところでＹＳをＶｃｃに立上げ、データをＳＩＯ、ＳＩＯＢへ読み出す。書き込みの場合、逆にデータをＳＩＯ、ＳＩＯＢから書き込む。
【００３２】
図６にＳＷＤ、ＳＡとメモリーアレーの境界部における、本発明のワード線端、データ線端のレイアウトをメモリーセルも含めて示す。Ｍ１は第一の金属配線層、ＡＣＴはＭＯＳトランジスタの活性領域、ＣＯＮＴはＭ１とＷＬまたはＡＣＴとのコンタクト、ＳＮＣＴはＭＣのキャパシタと選択トランジスタをつなぐコンタクト、ＤＬＣＴはＭＣの選択トランジスタとＤＬをつなぐコンタクトである。
【００３３】
（ａ）は本発明のＳＷＤとメモリーアレーの境界部を示している。ＳＷＤはメモリーアレーに対して交互配置されている。したがってＳＷＤとメモリーアレーの境界部を見ると、ＷＬは、境界部を通過してＳＷＤに入るもの（ＷＬ０、３、４、７）と境界部で終わるもの（ＷＬ１、２、５、６）が２本おきに繰り返されている。図１と同様にＷＬ１とＷＬ２やＷＬ５とＷＬ６の長さを変えて先端をずらし、さらにＷＬ先端を斜めにしている。このようなマスクパターンを用いる事により、ＷＬ先端のショートや、ＷＬ０、３、４、７の境界部での断線を防止する効果がある。なお、ＷＬ１とＷＬ２やＷＬ５とＷＬ６の長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、ワード線の繰り返しピッチをＰとすると、ＷＬの先端をＷＬ１とＷＬ２やＷＬ５とＷＬ６とでＰ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰ以下とすることが望ましい。
【００３４】
また、ＷＬ先端を斜めにするとき、図のようにＷＬ先端にＷＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。階層ワード方式を用いずに、ワード線を金属配線でシャントしている場合には、ワード線のシャント領域とメモリーアレーの境界部で同様のパターンを用いる事ができる。
【００３５】
また、本パターンにおいては、ＷＬ０、３、４、７のコンタクトを打つドッグボーン部に補助パターンＣＰ１−４を付加している。このようなパターンを付加する事により、さらにＷＬ０、３、４、７の境界部での断線を防止する効果が高くなる。補助パターンは、データ線方向のサイズがλ／（１０ＮＡ）以上でλ／（２ＮＡ）以下、ワード線方向のサイズがλ／（２ＮＡ）以上のときに断線を防止する効果が高くなる。補助パターンのデータ線方向のサイズは、過度に小さいとマスク検査が困難になり、解像限界であるλ／（２ＮＡ）以上に大きいと補助パターン自身が解像してしまうため、前記の範囲にあることが望ましい。ワード線方向については、解像限界より大きくすることにより、補助パターンの効果が表れる。パターンだけに注目した場合、補助パターンは、データ線方向のサイズがＰ／１０以上でＰ／２以下、ワード線方向のサイズがＰ／２以上のときに断線を防止する効果が高くなる。
【００３６】
（ｂ）は本発明のＳＡとメモリーアレーの境界部を示している。ＳＡはメモリーアレーに対して交互配置されている。したがってＳＡとメモリーアレーの境界部を見ると、ＤＬは境界部を通過してＳＡに入るもの（ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４）と、境界部で終わるもの（ＤＬ１、ＤＬ１Ｂ、ＤＬ３、ＤＬ３Ｂ）が２本おきに繰り返されている。
【００３７】
今度はＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３Ｂの長さを変えて先端をずらし、さらにＤＬ先端を斜めにしている。このようなマスクパターンを用いる事により、ＤＬ先端のショートや、ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４の境界部での断線を防止する効果がある。なお、ＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３Ｂの長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、データ線の繰り返しピッチをＰＤとすると、ＤＬの先端をＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３ＢとでＰＤ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰＤ以下とすることが望ましい。
また、ＤＬ先端を斜めにするとき、図のようにＤＬ先端にＤＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。
【００３８】
また、本パターンにおいては、ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４のコンタクトを打つドッグボーン部に補助パターンＣＰ１−４を付加している。このようなパターンを付加する事により、さらにＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４の境界部での断線を防止する効果が高くなる。補助パターンは、ワード線方向のサイズがλ／（１０ＮＡ）以上でλ／（２ＮＡ）以下、データ線方向のサイズがλ／（２ＮＡ）以上のときに断線を防止する効果が高くなる。パターンだけに注目した場合、補助パターンは、ワード線方向のサイズがＰＤ／１０以上でＰＤ／２以下、データ線方向のサイズがＰＤ／２以上のときに断線を防止する効果が高くなる。
【００３９】
一方、ＤＬ１とＤＬ１Ｂ等のデータ線ペアにおいて、データ線長が異なると、データ線容量にアンバランスが生じ、ＳＡの感度が低下する恐れがある。ところが、本発明で必要なデータ線長の違いはデータ線自体の長さに対して非常に小さいため、アンバランスはほとんど無視する事が可能である。一例としてデータ線ピッチ０．３２ｕｍで１ＳＡあたり５１２ビットのメモリーセルを接続する場合、データ線長は１６３．８４ｕｍである。一方、本発明で必要なデータ線長の差はλ＝０．２４８ｕｍ、ＮＡ＝０．６ｕｍとすると、λ／（２ＮＡ）＝０．２１ｕｍなので、アンバランスは０．１％程度である。
【００４０】
（実施例３）
図７（ａ）に本発明の第二の非対称ワード線端を示す。
【００４１】
図７（ａ）は、ＳＷＤをメモリーアレーに対して交互配置し、ＷＬを１本おきに左右のＳＷＤへ接続した場合を示す。したがってＳＷＤとメモリーアレーの境界部を見ると、ＷＬは、境界部を通過してＳＷＤに入るもの（ＷＬ０、２、４、６）と、境界部で終わるもの（ＷＬ１、３、５、７）が一本おきに繰り返されている。このようなパターンにおいても従来のようにＷＬの長さを等しくしていた場合、ＷＬ端での回折光の干渉により、ＷＬ先端のショートや境界部での断線が問題となっていた。
【００４２】
本発明のパターンでは、境界部で終わるＷＬを一本おきに長さを変えて先端をずらし、さらにＷＬ先端を斜めにしている。このようなマスクパターンを用いる事により、ＷＬ先端のショートや、ＷＬ０、２、４、６の境界部での断線を防止する効果がある。なお、ＷＬ１とＷＬ３やＷＬ５とＷＬ７の長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、ワード線の繰り返しピッチをＰとすると、ＷＬの先端をＷＬ１とＷＬ３やＷＬ５とＷＬ７とでＰ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰ以下とすることが望ましい。また、ＷＬ先端を斜めにするとき、図のようにＷＬ先端にＷＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。階層ワード方式を用いずに、ワード線を金属配線でシャントしている場合には、ワード線のシャント領域とメモリーアレーの境界部で同様のパターンを用いる事ができる。
【００４３】
（実施例４）
図７（ｂ）に、本発明の第三の非対称ワード線端を示す。図７（ｂ）は、ＳＷＤをメモリーアレーに対して片側配置し、全てのＷＬを左側のＳＷＤに接続した場合を示す。この場合メモリーアレーの右側で全てのＷＬが終わる。図１６に従来の第二のワード先端として示したように、ＷＬの長さを等しくしておくと、ＷＬ先端が全てショートするという問題があった。本発明のパターンでは一本おきにＷＬの長さを変えて先端をずらし、さらにＷＬ先端を斜めにしている。このようなマスクパターンを用いる事により、ＷＬ先端のショートを防止する効果がある。なお、ＷＬ０とＷＬ１やＷＬ２とＷＬ３の長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、ワード線の繰り返しピッチをＰとすると、ＷＬの先端をＷＬ０とＷＬ１やＷＬ２とＷＬ３とでＰ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰ以下とすることが望ましい。また、ＷＬ先端を斜めにするとき、図のようにＷＬ先端にＷＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。階層ワード方式を用いずに、ワード線を金属配線でシャントしている場合には、ワード線のシャント領域とメモリーアレーの境界部で同様のパターンを用いる事ができる。
【００４４】
本パターンの効果を光学シミュレーションにより示す。図８（ａ）に本発明の第三の非対称ワード線端のマスクパターンを示す。ワード線幅、スペースともに０．１６ｕｍとした。図８（ｂ）に示すように、本マスクパターンを用いる事により、従来ショートしていた０．１８の等高線（パターン最外側の等高線）が隣り合うワード線間でかなり分離している。若干ショートが残っている部分もあるが、図１６の従来のパターンに比較するとショートする可能性が低減されている。
【００４５】
（実施例５）
図９（ａ）は本発明の第四の非対称ワード線端であり、図７（ｂ）と同様にＳＷＤをメモリーアレーに対して片側配置し、全てのＷＬを左側のＳＷＤに接続した場合を示す。本発明のパターンでは４本を周期としてＷＬの長さを変えており、ＷＬ０、１、２、３の順に長くし、さらにＷＬ先端を斜めにしている。このようなマスクパターンを用いると、１本おきに長さを変えた場合に対して余分な面積が必要になるが、ＷＬ先端のショートを防止する効果は高くなる。なお、ＷＬ０とＷＬ１やＷＬ２とＷＬ３の長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、ワード線の繰り返しピッチをＰとすると、ＷＬの先端をＷＬ０とＷＬ１やＷＬ２とＷＬ３とでＰ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰ以下とすることが望ましい。また４本のＷＬの長さが異なる事が本質であるので、ＷＬ０−４の任意の２本を入れ替えたパターンでも有効である。さらに、周期となる本数は２本や４本以外の値でも有効である。
【００４６】
また、ＷＬ先端を斜めにするとき、図のようにＷＬ先端にＷＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。階層ワード方式を用いずに、ワード線を金属配線でシャントしている場合には、ワード線のシャント領域とメモリーアレーの境界部で同様のパターンを用いる事ができる。
【００４７】
本パターンの効果を光学シミュレーションにより示す。図１０（ａ）に本発明の第四の非対称ワード線端のマスクパターンを示す。ワード線幅、スペースともに０．１６ｕｍとした。（ｂ）に光強度分布を示すが、本マスクパターンを用いる事により、従来ショートしていた０．１８の等高線（パターン最外側の等高線）が隣り合うワード線間で完全に分離しており、図１６の従来のパターン、図７（ｂ）のパターンに比較してショートする可能性がさらに低減されている。
【００４８】
（実施例６）
図９（ｂ）に本発明の第五の非対称ワード線端を示す。ＳＷＤとメモリーアレーの境界部において、隣り合うワード線（ＷＬ１とＷＬ２やＷＬ５とＷＬ６）の長さを変えて、ワード線端を横方向にずらしている。本パターンではＷＬ端の角を落としていない。図１１（ａ）に本発明のマスクパターン、（ｂ）に光学シミュレーションの結果を示すが、角を落とした場合に比較すると回折光の干渉の抑制効果が小さいために、ＷＬ先端のショートはなくなるが、ドッグボーンでの断線が残っている。しかしながら、本パターンは一例として、ラインがスペースよりも広く、断線が問題にならない場合は適用可能であり、ショートを防止する効果が得られる。なお、露光装置の波長をλ、開口数をＮＡとすると、ＷＬ１とＷＬ２やＷＬ５とＷＬ６の長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きい。パターンだけに注目した場合、ワード線の繰り返しピッチをＰとすると、ＷＬの先端をＷＬ１とＷＬ２やＷＬ５とＷＬ６とでＰ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰ以下とすることが望ましい。また、ＷＬ先端を斜めにしておらず、図形データの頂点数が少ないため、マスクデータ作成時のパターン処理が容易になる効果がある。階層ワード方式を用いずに、ワード線を金属配線でシャントしている場合には、ワード線のシャント領域とメモリーアレーの境界部で同様のパターンを用いる事ができる。
【００４９】
（実施例７）
図１２（ａ）は本発明の第一の非対称データ線を示している。ＳＡはメモリーアレーに対して交互配置されている。したがってＳＡとメモリーアレーの境界部を見ると、ＤＬは境界部を通過してＳＡに入るもの（ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４）と、境界部で終わるもの（ＤＬ１、ＤＬ１Ｂ、ＤＬ３、ＤＬ３Ｂ）が２本おきに繰り返されている。
【００５０】
本発明ではＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３Ｂの長さを変えて先端をずらし、さらにＤＬ先端を斜めにしている。このようなマスクパターンを用いる事により、ＤＬ先端のショートや、ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４の境界部での断線を防止する効果がある。なお、ＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３Ｂの長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、データ線の繰り返しピッチをＰＤとすると、ＤＬの先端をＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３ＢとでＰＤ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰＤ以下とすることが望ましい。また、ＤＬ先端を斜めにするとき、図のようにＤＬ先端にＤＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。
【００５１】
本発明ではデータ線２本おきに、ＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３Ｂの長さを変えて先端をずらし、さらにＤＬ先端を斜めにしている。このようなマスクパターンを用いる事により、ＤＬ先端のショートや、ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４の境界部での断線を防止する効果がある。なお、ＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３Ｂの長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、データ線の繰り返しピッチをＰＤとすると、ＤＬの先端をＤＬ１とＤＬ１ＢやＤＬ３とＤＬ３ＢとでＰＤ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰＤ以下とすることが望ましい。また、ＤＬ先端を斜めにするとき、図のようにＤＬ先端にＤＬに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。
【００５２】
（実施例８）
図１２（ｂ）は本発明の第二の非対称データ線を示している。ＳＡはメモリーアレーに対して交互配置されている。この例ではＳＡとメモリーアレーの境界部を見ると、ＤＬは境界部を通過してＳＡに入るもの（ＤＬ０Ｂ、ＤＬ２、ＤＬ２Ｂ、ＤＬ４）と、境界部で終わるもの（ＤＬ１、ＤＬ１Ｂ、ＤＬ３、ＤＬ３Ｂ）が１本おきに繰り返されている。このようなデータ線配置は次のようなケースに（ａ）の配置と比較して有利である。位相シフトリソグラフィーでデータ線を形成する場合には、０位相のラインパターンとφ位相のラインパターンを交互に配置していくが、光学条件またはマスク加工の問題で、０位相のパターンとφ位相のパターンの線幅に誤差が生じる場合がある。このような場合でも、（ｂ）のデータ線配置では同じＳＡに接続されるデータ線対（ＤＬ１とＤＬ１Ｂ、ＤＬ２とＤＬ２Ｂ等）には同じ位相が割り当てられているため、ペア内では線幅が等しくなり、データ線容量にアンバランスが生じないという利点がある。
【００５３】
なお、データ線容量のアンバランスについては、上にも述べたように本発明で必要なデータ線長の違いはデータ線自体の長さに対して非常に小さいため、アンバランスはほとんど無視する事が可能である。
【００５４】
以上の実施例においては、ＤＲＡＭを例にとって説明したが、本発明のワード線端、データ線端は他の種類のメモリー、例えばフラッシュメモリー、ＥＥＰＲＯＭ、マスクＲＯＭ、ＳＲＡＭ等にも適用可能である。
【００５５】
（実施例９）
図１３は本発明の非対称ゲートを用いたゲートアレーの基本セルを示している。基本セルはＰＭＯＳトランジスタを配置する領域、ＮＭＯＳトランジスタを配置する領域に別れており、ＰＭＯＳはＮ型のウェル（ＮＷＥＬ）中に形成される。ＦＧはＭＯＳトランジスタのゲート、ＡＣＴはＭＯＳトランジスタの活性領域、ＣＮＴはＦＧと図に示さない第一層金属配線Ｍ１とのコンタクト、ＣＮＴＬはＭ１とＡＣＴとのコンタクトを示す。
【００５６】
ゲートアレーでは図のように作成された基本セルまでを半導体ベンダーが用意しておき、Ｍ１またはＭ１、第二層金属配線Ｍ２、Ｍ１−Ｍ２間のコンタクトをユーザーがレイアウトして所望の回路を実現する設計方式をとる。基本セルはＡＣＴが横方向につながっており、ＦＧが規則的に配置される。ＦＧの間にはＣＮＴＬが配置される。素子を分離する場合にはＮＭＯＳはゲートをＶｓｓへ接続し、ＰＭＯＳはゲートをＶｃｃへ接続する。
【００５７】
本例では、ゲートを微細化してＦＧを配置するピッチが短縮された場合を想定し、コンタクトのドッグボーン領域をＡＣＴの上下から交互に配置している。この方法をとると、ドッグボーンのレイアウトが容易になる利点がある。一方で、このように規則的に配置されたゲートの端部では、上に述べたメモリーのＷＬの場合と同様にショートや断線の問題が生ずる。
【００５８】
そこで、本発明のゲートアレーの基本セルでは、隣り合うＦＧの長さを変えて先端をずらし、さらにＦＧ先端を斜めにしている。このようなマスクパターンを用いる事により、ＦＧ先端のショートや、ドッグボーンでの断線を防止する効果が得られる。なお、ＦＧの長さの違いをλ／（２ＮＡ）以上とすると前記の効果が大きくなる。パターンだけに注目した場合、ＦＧの繰り返しピッチをＰＧとすると、ＦＧの先端をＰＧ／２以上ずらすと、前記の効果が大きい。ただし、先端をずらす量を不必要に大きくすることは、チップ面積の増加につながるため、λ／ＮＡ以下またはＰＧ以下とすることが望ましい。また、ＦＧ先端を斜めにするとき、図のようにＦＧ先端にＦＧに垂直な辺を若干残して鋭角ができないようにすると、マスクデータ作成時のパターン処理が容易になる効果がある。
【図面の簡単な説明】
【００５９】
【図１】本発明の第一の非対称ワード線端である。
【図２】本発明の第一の非対称ワード線端の光学シミュレーション結果である。
【図３】ＤＲＡＭのチップ構成図である。
【図４】交互配置階層ＷＤ方式アレーの構成図である。
【図５】交互配置階層ＷＤ方式アレーの回路図である。
【図６】本発明の非対称ワード線端及びデータ線端である。
【図７】本発明の第二、第三の非対称ワード線端である。
【図８】本発明の第三の非対称ワード線端の光学シミュレーション結果である。
【図９】本発明の第四、第五の非対称ワード線端である。
【図１０】本発明の本発明の第四の非対称ワード線端の光学シミュレーション結果である。
【図１１】本発明の本発明の第五の非対称ワード線端の光学シミュレーション結果である。
【図１２】本発明の第一の非対称データ線端である。
【図１３】本発明の非対称ゲートを用いたゲートアレーである。
【図１４】従来のワード線端である。
【図１５】従来のワード先端の光学シミュレーション結果である。
【図１６】従来の第二のワード先端の光学シミュレーション結果である。
【符号の説明】
【００６０】
ＷＬ…ワード線
ＳＷＤ…サブワードドライバ
Ｓｈｕｎｔ…ワードシャント領域
ＳＡ…センスアンプ
ＭＣ…メモリーセル
ＭＷＬＢ…メインワード線
ＦＸ…サブワードドライバ選択線
ＳＨＲＵ、ＳＨＲＤ…共有ＳＡ選択線
ＣＳＰ…ＰＭＯＳコモンソース
ＣＳＮ…ＮＭＯＳコモンソース
ＢＬＥＱ…データ線イコライズ線
ＶＢＬＲ…データ線参照電源
ＳＩＯ、ＳＩＯＢ…サブＩ／Ｏ線
Ｍ１…配線層
ＣＯＮＴ…コンタクト
ＡＣＴ…  ＭＯＳトランジスタの活性領域
ＣＰ…補助パターン
ＳＮＣＴ…キャパシタ用コンタクト
ＤＬＣＴ…データ線用コンタクト
ＦＧ…ＭＯＳトランジスタのゲート
ＮＷＥＬ…Ｎ型ウェル領域
ＣＮＴ…ゲート用コンタクト
ＣＮＴＬ…拡散層用コンタクト
【図１】
2008047904.tif 000003
【図２】
2008047904.tif 000004
【図３】
2008047904.tif 000005
【図４】
2008047904.tif 000006
【図５】
2008047904.tif 000007
【図６】
2008047904.tif 000008
【図７】
2008047904.tif 000009
【図８】
2008047904.tif 000010
【図９】
2008047904.tif 000011
【図１０】
2008047904.tif 000012
【図１１】
2008047904.tif 000013
【図１２】
2008047904.tif 000014
【図１３】
2008047904.tif 000015
【図１４】
2008047904.tif 000016
【図１５】
2008047904.tif 000017
【図１６】
2008047904.tif 000018