(57)【要約】【課題】  Ｄ／Ａ変換の誤差が小さく、入力デジタル信号に対して忠実な駆動波形により負荷を駆動できるデジタル入力型Ｄ級増幅器を提供する。【解決手段】  ＤＥＭデコーダ１０は、入力デジタル信号Ｄｉｎに応じた“１”または“０”の密度を持つ時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）を出力する。誤差積分器３０は、負荷１００の両端からの負帰還を受けつつ、各々信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の系列間の和と信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の系列間の和である正逆２相の入力アナログ信号の積分を行う。ＰＷＭ変調回路４０は、その積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎを発生し、プリドライバ５１、５２および出力バッファ６０はこれらのパルスに基づき負荷１００を駆動する。【選択図】図１
2008236010.tif 000002
【特許請求の範囲】
【請求項１】
入力デジタル信号に応じた“１”または“０”の密度を持った複数系列の時系列デジタル信号を出力するデコーダと、
前記デコーダから出力される複数系列の時系列デジタル信号の和と負荷に与えられる駆動波形との誤差を積分する誤差積分器と、
前記誤差積分器の積分結果によりパルス幅変調またはパルス密度変調されたパルスを発生する変調回路とを具備し、
前記変調回路によって発生されるパルスに基づき前記負荷を駆動することを特徴とするデジタル入力型Ｄ級増幅器。
【請求項２】
前記デコーダから出力される複数系列の時系列デジタル信号の各々に応じた電流を前記誤差積分器の入力端子に各々出力する複数の電圧電流変換部と、前記負荷に与えられる駆動波形に対応した電流を前記誤差積分器の入力端子に負帰還させる抵抗とを具備し、前記誤差積分器は、前記複数の電圧電流変換部の各出力電流の和と前記抵抗を介して負帰還される電流との誤差の積分を行うことを特徴とする請求項１に記載のデジタル入力型Ｄ級増幅器。
【請求項３】
前記デコーダから出力される複数系列の時系列デジタル信号の各々に応じた電圧を加算し、加算結果に応じた電流を前記誤差積分器の入力端子に与える電圧加算回路と、前記負荷に与えられる駆動波形に対応した電流を前記誤差積分器の入力端子に負帰還させる抵抗とを具備し、前記誤差積分器は、前記電圧加算回路から与えられる電流と前記抵抗を介して負帰還される電流との誤差の積分を行うことを特徴とする請求項１に記載のデジタル入力型Ｄ級増幅器。
【請求項４】
前記デコーダから出力される複数系列の時系列デジタル信号の各々に応じた電荷を発生し、前記誤差積分器の入力端子に与える複数のスイッチドキャパシタ回路と、前記負荷に与えられる駆動波形に対応した電流を前記誤差積分器の入力端子に負帰還させる抵抗とを具備し、前記誤差積分器は、前記複数のスイッチドキャパシタ回路を介して与えられる電流の和と前記抵抗を介して負帰還される電流との誤差の積分を行うことを特徴とする請求項１に記載のデジタル入力型Ｄ級増幅器。
【請求項５】
前記デコーダは、複数系列の時系列デジタル信号を前記誤差積分器に伝達する各回路のバラツキを分散させるダイナミックエレメントマッチングアルゴリズムにより前記複数系列の時系列デジタル信号を前記入力デジタル信号から発生することを特徴とする請求項１〜４のいずれか１の請求項に記載のデジタル入力型Ｄ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオ機器のパワーアンプなどに好適なデジタル入力型Ｄ級増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号に応じてパルス幅変調またはパルス密度変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。Ｄ級増幅器は、負荷に直接接続された出力トランジスタに直流バイアス電流を流さず、スイッチング動作させることにより負荷に電流を流すものであるため、出力トランジスタによる無駄な電力消費が少なく、高効率での負荷駆動を行うことができるという利点がある。
【特許文献１】特開平１−２０４５２７号公報
【特許文献２】特開２００６−３０４０８４号公報
【特許文献３】特開２００１−８５９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、Ｄ級増幅器において、パルス幅変調等に用いる変調信号はアナログ信号である必要がある。このため、音源等から得られる再生対象の信号がデジタル信号である場合、このデジタル信号をアナログ信号またはアナログ信号と同一視できるようなビットストリーム（例えばΔΣ変換により得られるビットストリーム）に変換してＤ級増幅器に与える必要がある。そして、デジタル信号をＤ／Ａ変換し、アナログ信号をＤ級増幅器に与える構成を採用した場合には、再生音質等がＤ／Ａ変換の際の誤差の影響を受けるという問題があった。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、Ｄ／Ａ変換の誤差が小さく、入力デジタル信号が示す波形に対して忠実な駆動波形により負荷を駆動することができるデジタル入力型Ｄ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
Ｄ／Ａ変換の精度を向上させるための技術として、ＤＥＭ（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ；ダイナミックエレメントマッチング）技術がある。この発明は、このＤＥＭ技術を応用して上記課題の解決を図るものである。
具体的には、この発明は、入力デジタル信号に応じた“１”または“０”の密度を持った複数系列の時系列デジタル信号を出力するデコーダと、前記デコーダから出力される複数系列の時系列デジタル信号の和と負荷に与えられる駆動波形との誤差を積分する誤差積分器と、前記誤差積分器の積分結果によりパルス幅変調またはパルス密度変調されたパルスを発生する変調回路とを具備し、前記変調回路によって発生されるパルスに基づき前記負荷を駆動することを特徴とするデジタル入力型Ｄ級増幅器を提供する。
かかる発明によれば、複数系列の時系列デジタル信号の系列間の和の積分結果は入力デジタル信号を正確に反映したアナログ信号となる。従って、入力デジタル信号を正確に反映した駆動波形により負荷の駆動を行うことができる。
なお、ＤＥＭ技術に関連した文献として例えば特許文献１〜３がある。しかし、これらの文献は、本発明のように、デジタル入力型Ｄ級増幅器において、入力デジタル信号をＤＥＭデコーダに与え、このＤＥＭデコーダから出力される複数系列の時系列デジタル信号の和を誤差積分器に与える点を開示するものではない。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。また、図２は本実施形態によるデジタル入力型増幅器の処理内容を示す図である。図１において、ＤＥＭデコーダ１０には、音源等から所定の時間長のサンプリング周期毎にｎビットの入力デジタル信号Ｄｉｎが与えられる。ＤＥＭデコーダ１０は、音源等から与えられるｎビットの入力デジタル信号ＤｉｎをＤＥＭアルゴリズムに従って各々Ｌ倍のビット周波数のＭ系列の時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）および同じく各々Ｌ倍のビット周波数のＭ系列の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に変換する。そして、ＤＥＭデコーダ１０は、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットを、１サンプリング周期をＬ分割した各サブ周期を順次利用して出力する。ここでは、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の系列数Ｍは、２ｎの整数倍とする。また、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）のビット周波数の入力デジタル信号Ｄｉｎのビット周波数に対する倍率Ｌも、２ｎの整数倍とする。
【０００７】
本実施形態に好適なＤＥＭアルゴリズムとしては、各種のアルゴリズムが考えられるが、少なくとも次の条件を満たすように入力デジタル信号Ｄｉｎから時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）およびＤＮ（ｋ）（ｋ＝０〜Ｍ−１）を生成するものであればよい。
ａ．図２に示すように、入力デジタル信号Ｄｉｎのサンプルが与えられるサンプリング周期を含む前後Ｊサンプリング周期に発生する時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の全ビット（Ｍ×Ｌ×Ｊビット）のうちの“１”の密度および同様の期間の時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の全ビット（Ｍ×Ｌ×Ｊビット）のうちの“０”の密度は、各々入力デジタル信号Ｄｉｎのサンプル値に比例した密度となる。
ｂ．任意のサンプリング周期において、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）のビット毎の“１”または“０”の出現密度はビット間で均一となり、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）のビット毎の“１”または“０”の出現密度もビット間で均一となる。
【０００８】
図１に示すように、ＤＥＭデコーダ１０から出力される時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）は、各々ノンインバーティングバッファ２１ａおよび抵抗２１ｂからなる電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）に与えられる。また、ＤＥＭデコーダ１０から出力される時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）は、各々ノンインバーティングバッファ２２ａおよび抵抗２２ｂからなる電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）に与えられる。理想的な状況において、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２１ｂおよび電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２２ｂは、同一の抵抗値Ｒを有する。
【０００９】
誤差積分器３０は、差動増幅器３１と、積分用のキャパシタ３２および３３とにより構成されている。ここで、キャパシタ３２は、差動増幅器３１の逆相出力端子（−出力端子）と正相入力端子（＋入力端子）との間に介挿されており、キャパシタ３３は、差動増幅器３１の正相出力端子（＋出力端子）と逆相入力端子（−入力端子）との間に介挿されている。
【００１０】
上述した電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各電流出力端子（抵抗２１ｂの両端のうちノンインバーティングバッファ２１ａに接続されていない側の端部）は、誤差積分器３０における差動増幅器３１の正相入力端子（＋入力端子）に共通接続されている。また、電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各電流出力端子（抵抗２２ｂの両端のうちノンインバーティングバッファ２２ａに接続されていない側の端部）は、誤差積分器３０における差動増幅器３１の逆相入力端子（−入力端子）に共通接続されている。また、差動増幅器３１の正相入力端子には、後述する出力バッファ６０の出力電圧ＶＯｎに応じた電流が抵抗７１を介して負帰還され、逆相入力端子には後述する出力バッファ６０の出力電圧ＶＯｐに応じた電流が抵抗７２を介して負帰還される。
【００１１】
電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）を介して差動増幅器３１の正相入力端子に供給される電流の総和と、電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）を介して差動増幅器３１の逆相入力端子に供給される電流の総和は、誤差積分器３０に対する正逆２相の入力アナログ信号となる。本実施形態によるデジタル入力型Ｄ級増幅器の電源電圧がＶＤＤである場合、差動増幅器３１は、その正相入力端子および逆相入力端子の電位を例えばＶＤＤ／２のレベルに仮想接地させた状態で、上述した負帰還を受けつつこの正逆２相の入力アナログ信号の差動増幅を行う。これにより各相の入力アナログ信号を積分したキャリアがキャパシタ３２および３３に蓄積し、積分結果を示す正逆２相の積分結果信号ＶＥｐおよびＶＥｎが誤差積分器３０から出力される。
【００１２】
ＰＷＭ変調回路４０は、誤差積分器３０から出力される積分結果信号ＶＥｐおよびＶＥｎを所定周波数の三角波と比較し、積分結果信号ＶＥｐおよびＶＥｎの電圧差ＶＥｐ−ＶＥｎに応じてパルス幅変調されたパルスＶＤｐおよびＶＤｎを発生し、プリドライバ５１および５２に供給する回路である。さらに詳述すると、ＰＷＭ変調回路４０は、電圧差ＶＥｐ−ＶＥｎが正である場合には、電圧差ＶＥｐ−ＶＥｎに応じた時間長だけ三角波の周期の１／２より長いパルス幅を持ったパルスＶＤｐをプリドライバ５１に供給する一方、パルスＶＤｐを位相反転したパルスＶＤｎをプリドライバ５２に供給する。また、ＰＷＭ変調回路４０は、電圧差ＶＥｐ−ＶＥｎが負である場合には、電圧差ＶＥｎ−ＶＥｐに応じた時間長だけ三角波の周期の１／２より短いパルス幅を持ったパルスＶＤｐをプリドライバ５１に供給する一方、パルスＶＤｐを位相反転したパルスＶＤｎをプリドライバ５２に供給する。
【００１３】
出力バッファ６０は、電源ＶＤＤおよび接地間に直列に介挿されたＰチャネルのＭＯＳ型出力トランジスタ６１ＰおよびＮチャネルのＭＯＳ型出力トランジスタ６１Ｎと、同じく電源ＶＤＤおよび接地間に直列に介挿されたＰチャネルのＭＯＳ型出力トランジスタ６２ＰおよびＮチャネルのＭＯＳ型出力トランジスタ６２Ｎとにより構成されている。ここで、出力トランジスタ６１Ｐおよび６１Ｎのドレイン同士の接続点と、出力トランジスタ６２Ｐおよび６２Ｎのドレイン同士の接続点との間には、スピーカおよびローパスフィルタなどからなる負荷１００が介挿されている。
【００１４】
プリドライバ５１および５２は、パルスＶＤｐのパルス幅に応じた期間、出力トランジスタ６１Ｐおよび６２Ｎを介して負荷１００に対する通電が行われ、パルスＶＤｎのパルス幅に応じた期間、出力トランジスタ６２Ｐおよび６１Ｎを介して負荷１００に対する通電が行われるように、各トランジスタ６１Ｐ、６１Ｎ、６２Ｐ、６２Ｎのゲートにパルスを各々供給する。また、プリドライバ５１および５２は、いわゆる貫通電流を防止するため、負荷１００を介さずに直接接続された２個のＰチャネルトランジスタとＮチャネルトランジスタ（すなわち、出力トランジスタ６１Ｐおよび６１Ｎの組と出力トランジスタ６２Ｐおよび６２Ｎの組）が同時にＯＮ状態とならないように各トランジスタのゲートに供給するパルスのタイミング調整を行う回路を含んでいる。
【００１５】
出力バッファ６０における出力トランジスタ６１Ｐおよび６１Ｎのドレイン同士の接続点に発生する出力電圧ＶＯｐは、抵抗７２を介して、上述した誤差積分器３０の差動増幅器３１の逆相入力端子に負帰還される。また、出力バッファ６０における出力トランジスタ６２Ｐおよび６２Ｎのドレイン同士の接続点に発生する出力電圧ＶＯｎは、抵抗７１を介して、上述した誤差積分器３０の差動増幅器３１の正相入力端子に負帰還される。
以上が本実施形態によるデジタル入力型Ｄ級増幅器の詳細である。
【００１６】
本実施形態によれば、図２に示すように、入力デジタル信号ＤｉｎのＬ倍のビット周波数を有し、入力デジタル信号Ｄｉｎのサンプル値に応じた“１”の密度を持った時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）と、同サンプル値に応じた“０”の密度を持った時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）がＤＥＭデコーダ１０により発生される。そして、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に応じた電流が電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）を介して誤差積分器３０に与えられ、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に応じた電流が電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）を介して誤差積分器３０に与えられる。
【００１７】
そして、誤差積分器３０は、負荷１００に与えられる駆動波形に応じた信号の負帰還を受けつつ、各々時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に応じた各電流の和と時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に応じた各電流の和である正逆２相の入力アナログ信号の積分を行う。そして、ＰＷＭ変調回路４０は、その積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎを発生し、プリドライバ５１、５２および出力バッファ６０は、このパルスＶＤｐおよびＶＤｎに基づき負荷１００の駆動を行う。
【００１８】
このように負荷１００からの負帰還制御を働かせつつ、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各電流の和と時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）に対応した各電流の和の差分の積分、積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎの発生およびこれらのパルスに基づく負荷１００の駆動が行われる結果、負荷１００の駆動波形は、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の和と時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の和の差分を時間軸上において均した波形となる。
【００１９】
さて、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２１ｂの抵抗値にバラツキがない理想的な状況では、各電圧電流変換部２１（ｋ）は、各々に与えられる時系列デジタル信号ＤＰ（ｋ）が“１”である期間に電流ΔＩ（＝ＶＤＤ/（２Ｒ））を出力し、各々に与えられる時系列デジタル信号ＤＰ（ｋ）が“０”である期間には電流−ΔＩ（＝−ＶＤＤ/（２Ｒ））を出力する。同様に、電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各抵抗２２ｂの抵抗値にバラツキがない理想的な状況では、各電圧電流変換部２２（ｋ）は、各々に与えられる時系列デジタル信号ＤＮ（ｋ）が“１”である期間は電流ΔＩを出力し、各々に与えられる時系列デジタル信号ＤＮ（ｋ）が“０”である期間は電流−ΔＩを出力する。
【００２０】
しかし、実際には、各抵抗２１ｂの抵抗値および各抵抗２２ｂの抵抗値にはバラツキが生じるので、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流は、電流ΔＩまたは−ΔＩを中心としてバラツキを持ったものとなる。
【００２１】
しかしながら、上記アナログ信号の積分処理の過程において、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の理想的な電流値からのずれが相殺されるため、各サンプリング周期において誤差積分器３０に実質的に入力されるアナログ信号は、そのサンプリング周期における入力デジタル信号Ｄｉｎが示すサンプル値に正確に対応したものとなる。
【００２２】
そして、誤差積分器３０では、出力バッファ６０から負荷１００に与えられる出力電圧ＶＯｐおよびＶＯｎに応じた負帰還を働かせた状態で電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和と電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和との差分に相当するアナログ信号の積分が行われ、ＰＷＭ変調回路４０によりこの積分結果に応じたパルス幅のパルスＶＤｐおよびＶＤｎが発生される。従って、本実施形態によれば、入力デジタル信号Ｄｉｎを正確に反映した波形により負荷１００の駆動が行われる。
【００２３】
また、本実施形態によれば、電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和および電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の各出力電流の和を時間軸上において平均化する平均化回路を特に設けず、この平均化回路としての処理を誤差積分器３０に行わせているため、回路規模を小規模にし、デジタル入力型Ｄ級増幅器を半導体集積回路として実現する場合にはそのチップ面積を小さくすることができる。また、平均化回路がない分、デジタル入力型Ｄ級増幅器の出力ノイズを小さくし、オフセット電圧を小さくし、さらに消費電力を小さくすることができる。
【００２４】
以上、この発明の一実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００２５】
（１）上記実施形態では、この発明を誤差積分器の出力電圧ＶＥｐおよびＶＥｎに基づいてパルス幅変調を行うＤ級増幅器に適用したが、誤差積分器の出力電圧ＶＥｐおよびＶＥｎに基づいてパルス密度変調を行うＤ級増幅器にこの発明を適用してもよい。
【００２６】
（２）上記実施形態では、この発明を差動構成のＤ級増幅器に適用した例を挙げたが、この発明は差動構成でないデジタル入力型Ｄ級増幅器にも勿論適用可能である。
【００２７】
（３）この発明によるデジタル入力型Ｄ級増幅器の適用範囲は、オーディオ用のパワーアンプに限定されるものではない。例えばサーマルプリンタ等における発熱素子を駆動するためのアンプ、表示装置の駆動信号を発生するためのアンプなどに用いてもよい。
【００２８】
（４）ＤＥＭデコーダ１０に対する入力デジタル信号Ｄｉｎのビット長が大きい場合、ノイズシェーパによってサンプリング周波数を上げてビット長を削減してもよい。この場合、ＤＥＭデコーダ１０のサンプリング周波数は高くなるが、処理するビット数が小さくなるので、回路規模を小さくすることができる。
【００２９】
（５）上記実施形態では、ＤＥＭデコーダ１０から出力される複数系列の時系列デジタル信号の各々に応じた電流を誤差積分器３０の入力端子に各々出力する複数の電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）および２２（ｋ）（ｋ＝０〜Ｍ−１）を設け、ＤＥＭデコーダ１０と誤差積分器３０との間に電流加算型Ｄ／Ａ変換器を構成した。しかし、このような電流加算型Ｄ／Ａ変換器を構成する代わりに、電圧加算型Ｄ／Ａ変換器や容量加算型Ｄ／Ａ変換器をＤＥＭデコーダ１０と誤差積分器３０との間に構成してもよい。以下、その例を挙げる。
【００３０】
図３〜図６は、ＤＥＭデコーダ１０と誤差積分器３０との間に電圧加算型Ｄ／Ａ変換器を構成した各例を示すものである。
【００３１】
図３に示す例では、ＤＥＭデコーダ１０から出力される時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットに応じた電圧を加算して誤差積分器３０の正相入力端子に与える電圧加算回路１１０と、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットに応じた電圧を加算して誤差積分器３０の逆相入力端子に与える電圧加算回路１２０がＤＥＭデコーダ１０と誤差積分器３０との間に介挿されている。
【００３２】
電圧加算回路１１０は、一端が電源ＶＤＤに接続され、各々時系列デジタル信号ＤＰ（ｋ）が“１”であるときにＯＮ状態とされるＭ個のスイッチ１１１（ｋ）（ｋ＝０〜Ｍ−１）と、スイッチ１１１（ｋ）（ｋ＝０〜Ｍ−１）の各他端に各々の一端が接続され、他端が共通接続されたＭ個の抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）と、このＭ個の抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）の共通接続点と接地線との間に介挿された抵抗１１３と、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）と抵抗１１３との共通接続点に発生する電圧を受け取り、これと同じ電圧値の電圧を出力するボルテージフォロワ回路１１４と、このボルテージフォロワ回路１１４の出力端子と差動増幅器３１の正相入力端子との間に介挿された抵抗１１５とを有する。
【００３３】
また、電圧加算回路１２０も、電圧加算回路１１０と同様な構成であり、一端が電源ＶＤＤに接続され、各々時系列デジタル信号ＤＮ（ｋ）が“１”であるときにＯＮ状態とされるＭ個のスイッチ１２１（ｋ）（ｋ＝０〜Ｍ−１）と、スイッチ１２１（ｋ）（ｋ＝０〜Ｍ−１）の各他端に各々の一端が接続され、他端が共通接続されたＭ個の抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）と、このＭ個の抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）の共通接続点と接地線との間に介挿された抵抗１２３と、抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）と抵抗１２３との共通接続点に発生する電圧を受け取り、これと同じ電圧値の電圧を出力するボルテージフォロワ回路１２４と、このボルテージフォロワ回路１２４の出力端子と差動増幅器３１の逆相入力端子との間に介挿された抵抗１２５とを有する。
【００３４】
ここで、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）および抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）は同じ抵抗値であり、抵抗１１３および１２３は同じ抵抗値である。また、この例において、抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）および抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）は、抵抗１１３および１２３よりも抵抗値が充分に大きく、定電流源として働く。従って、１サンプリング周期をＬ分割した各サブ周期において、Ｍビットの時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数に比例した電流が抵抗１１３に流れ、この電流に比例した電圧がボルテージフォロワ回路１１４から出力される。また、各サブ周期において、Ｍビットの時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数に比例した電流が抵抗１２３に流れ、この電流に比例した電圧がボルテージフォロワ回路１２４から出力される。
【００３５】
そして、時系列デジタル信号ＤＰ（ｋ）のうちＭ／２ビットが“１”であり、時系列デジタル信号ＤＮ（ｋ）のうちＭ／２ビットが“０”（すなわち、他のＭ／２ビットは“１”）であるときに、ボルテージフォロワ回路１１４および１２４は同じ電圧値の電圧（例えばＶｒｅｆとする）を出力する。そして、この例では、この電圧Ｖｒｅｆは差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルと同じレベルになっている。
【００３６】
従って、この例において、時系列デジタル信号ＤＰ（ｋ）のうち各ビットのうち“１”であるものの個数がＭ／２＋ΔＭビットである場合には、そのΔＭに比例した電圧が抵抗１１５の両端に発生し、この電圧値に比例した電流が差動増幅器３１の正相入力端子に流れ込む。また、この場合には、時系列デジタル信号ＤＮ（ｋ）のうち各ビットのうち“０”であるものの個数がＭ／２＋ΔＭ個、“１”であるものの個数がＭ／２−ΔＭ個となるため、−ΔＭに比例した電圧が抵抗１２５の両端に発生し、この電圧値に比例した電流が差動増幅器３１の逆相入力端子に流れ込む（この電流の向きは正相入力端子に対する電流とは逆向きになる）。従って、この例においても上記実施形態と同様な効果が得られる。
【００３７】
図４に示す例では、図３における電圧加算回路１１０および１２０が電圧加算回路１１０Ａおよび１２０Ａに置き換えられている。ここで、電圧加算回路１１０Ａは、電圧加算回路１１０における抵抗１１２（ｋ）（ｋ＝０〜Ｍ−１）を定電流源１１６（ｋ）（ｋ＝０〜Ｍ−１）に置き換えたものであり、電圧加算回路１２０Ａは、電圧加算回路１２０における抵抗１２２（ｋ）（ｋ＝０〜Ｍ−１）を定電流源１２６（ｋ）（ｋ＝０〜Ｍ−１）に置き換えたものである。この例においても、図３に示すものと同様な効果が得られる。
【００３８】
図５に示す例は、ＤＥＭデコーダ１０と誤差積分器３０との間に構成する電圧加算型Ｄ／Ａ変換器を上記各例よりも簡素化したものである。この例では、上記実施形態（図１）における電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）の出力端子が抵抗１３１の一端に共通接続され、この抵抗１３１の他端が差動増幅器３１の正相入力端子に接続されている。また、上記実施形態（図１）における電圧電流変換部２２（ｋ）（ｋ＝０〜Ｍ−１）の出力端子が抵抗１４１の一端に共通接続され、この抵抗１４１の他端が差動増幅器３１の逆相入力端子に接続されている。また、この例では、電源電圧をＶＤＤとした場合に、差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルをＶＤＤ／２としている。
【００３９】
この例においても、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数がＭ／２＋ΔＭである場合に、ΔＭに比例した電圧が抵抗１３１の両端に発生し、この電圧に比例した電流が差動増幅器３１の正相入力端子に向けて流れ込む。また、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“０”であるものの個数がＭ／２＋ΔＭとなり、−ΔＭに比例した電圧が抵抗１４１の両端に発生し、この電圧に比例した電流が差動増幅器３１の逆相入力端子に向けて流れ込む。従って、上記実施形態と同様な効果が得られる。
【００４０】
図６に示す例は、図５における抵抗１３１および１４１をスイッチドキャパシタ回路１５０および１６０に各々置き換えたものである。スイッチドキャパシタ回路１５０は、スイッチ１５１〜１５４と、キャパシタ１５５とを有する。スイッチドキャパシタ回路１５０の入力端子（電圧電流変換部２１（ｋ）（ｋ＝０〜Ｍ−１）側の端子）と出力端子（差動増幅器３１側の端子）との間には、スイッチ１５１、キャパシタ１５５およびスイッチ１５４が順次介挿されている。そして、スイッチ１５１およびキャパシタ１５５の一方の電極との接続点と基準レベルＶｒｅｆを発生する電源との間にはスイッチ１５２が介挿され、スイッチ１５４およびキャパシタ１５５の他方の電極との接続点と基準レベルＶｒｅｆを発生する電源との間にはスイッチ１５３が介挿されている。スイッチドキャパシタ回路１６０も、スイッチドキャパシタ回路１５０と同様な構成であり、スイッチ１６１〜１６４と、キャパシタ１６５とにより構成されている。
【００４１】
図５に示す例と同様、電源電圧をＶＤＤとした場合に、差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルをＶＤＤ／２としている。そして、基準レベルＶｒｅｆは、この仮想接地レベルと同じレベルにしている。
【００４２】
スイッチドキャパシタ回路１５０および１６０には、２相のクロックφａおよびφｂが与えられる。これらのクロックφａおよびφｂは、図７に示すように、サンプリング周期をＬ分割したサブ周期Ｔｂ毎に１個ずつ発生するクロックである。
【００４３】
各サブ周期Ｔｂにおいて、最初に発生するクロックφａにより、スイッチドキャパシタ回路１５０におけるスイッチ１５１および１５３と、スイッチドキャパシタ回路１６０におけるスイッチ１６１および１６３がＯＮ状態とされる。これによりスイッチドキャパシタ回路１５０および１６０に対する各入力電圧に応じた電荷がキャパシタ１５５および１６５に各々蓄積する。そして、後に発生するクロックφｂにより、スイッチドキャパシタ回路１５０におけるスイッチ１５２および１５４と、スイッチドキャパシタ回路１６０におけるスイッチ１６２および１６４がＯＮ状態とされる。これによりスイッチドキャパシタ回路１５０のキャパシタ１５５に蓄積した電荷が差動増幅器３１の正相入力端子に向けて流れ込み、スイッチドキャパシタ回路１６０のキャパシタ１６５に蓄積した電荷が差動増幅器３１の逆相入力端子に向けて流れ込む。
【００４４】
このような動作の繰り返しにより、スイッチドキャパシタ回路１５０および１６０は、各々の入力端子および出力端子間の電圧に比例した電流を差動増幅器３１の正相入力端子および逆相入力端子に供給する抵抗として機能する。従って、この例においても、図５に示す例と同様な効果が得られる。
【００４５】
図８は、ＤＥＭデコーダ１０と誤差積分器３０との間に容量加算型Ｄ／Ａ変換器を構成した例を示すものである。この例において、ＤＥＭデコーダ１０と誤差積分器３０との間には、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）と、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）が介挿されている。スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）には、ＤＥＭデコーダ１０から時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）が各々与えられ、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）には、ＤＥＭデコーダ１０から時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）が各々与えられる。スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）は、各々の出力端子が差動増幅器３１の正相入力端子に共通接続されている。また、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）は、各々の出力端子が差動増幅器３１の逆相入力端子に共通接続されている。
【００４６】
スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）は、ノンインバーティングバッファ１７１と、スイッチ１７２〜１７５と、キャパシタ１７６とを有している。また、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）は、ノンインバーティングバッファ１８１と、スイッチ１８２〜１８５と、キャパシタ１８６とを有している。そして、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）および１８０（ｋ）（ｋ＝０〜Ｍ−１）は、各々入力部にノンインバーティングバッファ１７１および１８１を有する点を除けば、前掲図６のスイッチドキャパシタ回路１５０または１６０と同様な構成である。
【００４７】
図５に示す例と同様、この例では、電源電圧をＶＤＤとした場合に、差動増幅器３１の正相入力端子および逆相入力端子の仮想接地レベルをＶＤＤ／２としている。そして、各サブ周期において、時系列デジタル信号ＤＰ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数をＭ／２＋ΔＭとすると、スイッチドキャパシタ回路１７０（ｋ）（ｋ＝０〜Ｍ−１）は、ΔＭに比例した電荷を差動増幅器３１の正相入力端子に供給する。また、この場合において、時系列デジタル信号ＤＮ（ｋ）（ｋ＝０〜Ｍ−１）の各ビットのうち“１”であるものの個数はＭ／２−ΔＭとなり、スイッチドキャパシタ回路１８０（ｋ）（ｋ＝０〜Ｍ−１）は、−ΔＭに比例した電荷を差動増幅器３１の逆相入力端子に供給する。従って、この例においても、上記実施形態と同様な効果が得られる。
【図面の簡単な説明】
【００４８】
【図１】この発明の一実施形態であるデジタル入力型Ｄ級増幅器の構成を示す回路図である。
【図２】同デジタル入力型Ｄ級増幅器の処理内容を示す図である。
【図３】同実施形態におけるＤＥＭデコーダ１０と誤差積分器３０との間に電圧加算型Ｄ／Ａ変換器を構成した第１の例を示す回路図である。
【図４】同実施形態におけるＤＥＭデコーダ１０と誤差積分器３０との間に電圧加算型Ｄ／Ａ変換器を構成した第２の例を示す回路図である。
【図５】同実施形態におけるＤＥＭデコーダ１０と誤差積分器３０との間に電圧加算型Ｄ／Ａ変換器を構成した第３の例を示す回路図である。
【図６】同実施形態におけるＤＥＭデコーダ１０と誤差積分器３０との間に電圧加算型Ｄ／Ａ変換器を構成した第４の例を示す回路図である。
【図７】同第４の例において用いるクロックφａおよびφｂの波形を示す図である。
【図８】同実施形態におけるＤＥＭデコーダ１０と誤差積分器３０との間に容量加算型Ｄ／Ａ変換器を構成した例を示す回路図である。
【符号の説明】
【００４９】
１０……ＤＥＭデコーダ、２１（ｋ）（ｋ＝０〜Ｍ−１），２２（ｋ）（ｋ＝０〜Ｍ−１）……電圧電流変換部、３０……誤差積分器、７１，７２，１３１，１４１……抵抗、４０……ＰＷＭ変調回路、５１，５２……プリドライバ、６０……出力バッファ、１００……負荷、１１０、１２０、１１０Ａ，１２０Ａ……電圧加算回路、１５０，１６０，１７０（ｋ）（ｋ＝０〜Ｍ−１），１８０（ｋ）（ｋ＝０〜Ｍ−１）……スイッチドキャパシタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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