(57)【要約】【課題】高速応答性に優れたレファレンス電圧回路を用いて、種々の信号振幅を持つ入力信号を一定の振幅まで増幅できる電圧増幅器を提供する。【解決手段】レファレンス電圧発生回路７において、第１の期間ではスイッチＳＷ１のみをＯＦＦにして、入力信号Ｉｎの最大ピーク値Vmaxが第１の容量１のノードＡに保持される。次の第２の期間では、スイッチＳＷ２、ＳＷ３も開放されて、前記最大ピーク値Vmaxと最小ピーク値Vminとの差電圧が容量列４のノードＣに保持される。この時、第１の容量１の保持電圧に容量列４の第２の容量２の保持電圧が加算されて、ノードＢの電圧がレファレンス電圧Ｖｒｅｆとして出力される。差動増幅回路６の一方の入力端子には入力信号Ｉｎが与えられ、他方の入力端子には前記レファレンス電圧Ｖｒｅｆが与えられる。前記ノードＡ、Ｃの保持電圧が安定した時点でレファレンス電圧Ｖｒｅｆが発生する。【選択図】図４
2008211808.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、
第１の容量、第２の容量及び第３の容量を順次接続して前記第１の容量の一端を固定電圧に接続し、前記第３の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、
前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、
前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチと、
前記第３の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第３のスイッチとを備え、
前記第３の容量の前記一端を前記電圧電流変換回路の前記第１の端子に接続し、前記第２の端子に外部から信号を与え、前記第２の容量と前記第３の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項２】
第１の期間に前記第１〜第３のスイッチを導通し、続く第２の期間に前記第１のスイッチを遮断するとともに前記第２，第３のスイッチを導通し、続く第３の期間に前記第１〜第３のスイッチを遮断する
ことを特徴とする請求項１記載のレファレンス電圧発生回路。
【請求項３】
前記第２の容量の容量値と前記第３の容量の容量値とは等しい
ことを特徴とする請求項１記載のレファレンス電圧発生回路。
【請求項４】
前記第３の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項１に記載のレファレンス電圧発生回路。
【請求項５】
第１、第２の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、
所定電圧を生成する電圧発生回路と、
第１の容量及び第２の容量を接続して前記第１の容量の一端に前記所定電圧が与えられ、前記第２の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、
前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、
前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチとを備え、
前記第２の容量の前記一端を前記電圧電流変換回路の前記第１の端子に接続し、前記第２の端子に外部から信号を与え、前記第１の容量と前記第２の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項６】
前記容量列を構成する２つの容量の容量値は相互に等しい
ことを特徴とする請求項５記載のレファレンス電圧発生回路。
【請求項７】
前記第２の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項５に記載のレファレンス電圧発生回路。
【請求項８】
請求項１又は請求項５記載のレファレンス電圧発生回路と、
２つの入力端子に入力される２つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、
入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項９】
第１の電圧増幅回路としての請求項８記載の電圧増幅器と、
少なくとも１つの第２の電圧増幅回路とを具備し、
前記第２の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、
前記第２の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項１０】
前記第１の電圧増幅回路の後段に、前記１つの第２の電圧増幅回路、又は縦続接続された複数の第２の電圧増幅回路が縦続接続される
ことを特徴とする請求項９記載の電圧増幅器。
【請求項１１】
オフセット補正回路を更に具備し、
前記オフセット補正回路は最終段に縦続接続される
ことを特徴とする請求項８、９又は１０記載の電圧増幅器。
【請求項１２】
前記オフセット補正回路は、
第１及び第２の差動入力端子を有する差動増幅回路と、
第１及び第２のピーク検出回路とを具備すると共に、
第１及び第２の信号が入力され、
前記第１の入力信号のピーク値が前記第１のピーク検出回路により検出及び保持され、前記第１の入力信号及びそのピーク値が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、
前記第２の入力信号のピーク値が前記第２のピーク検出回路により検出及び保持され、前記第２の入力信号及びそのピーク値が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力される
ことを特徴とする請求項１１記載の電圧増幅器。
【請求項１３】
前記オフセット補正回路は、
第１及び第２の差動入力端子を有する差動増幅回路と、
第１及び第２のピーク検出回路とを具備すると共に、
第１及び第２の信号が入力され、
前記第１及び第２の入力信号が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、
前記第１及び第２の入力信号のピーク値が各々前記第１及び第２のピーク検出回路により検出及び保持され、前記第１及び第２のピーク検出回路の出力信号が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力される
ことを特徴とする請求項１１記載の電圧増幅器。
【請求項１４】
前記オフセット補正回路の第１及び第２のピーク検出回路には、
前記第１及び第２の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続される
ことを特徴とする請求項１２又は請求項１３記載の電圧増幅器。
【請求項１５】
コンパレータを更に具備し、
前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように
構成される
ことを特徴とする請求項８、９、１０又は１１記載の電圧増幅器。
【請求項１６】
差動増幅回路は、その出力が振幅制限されている
ことを特徴とする請求項８、９、１０、１２又は１３記載の電圧増幅器。
【請求項１７】
遅延回路を備え、
前記遅延回路は、
前記第１の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第２の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与える
ことを特徴とする請求項９又は１０記載の電圧増幅器。
【請求項１８】
遅延回路を備え、
前記遅延回路は、
前記第２の電圧増幅回路の第１及び第２のサンプルホールド回路の制御信号と、前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号との間に時間遅延を与える
ことを特徴とする請求項１２又は１３記載の電圧増幅器。
【請求項１９】
遅延回路を備え、
前記遅延回路は、
前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与える
ことを特徴とする請求項１５記載の電圧増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＳ（Passive Double Star）光加入者システム等の光通信システムにおいて、光ファイバーからの光信号を受けるフォトダイオードからの出力電流が電流電圧変換された信号のように、種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器に関する。
【背景技術】
【０００２】
近年、将来のＦＴＴＨ（Fiber To The Home）化に向けて、光加入者システムの研究が盛んに行われている。しかし、巨大な伝送容量を持つ光ファイバーの一般家庭への導入は、従来の金属回線に比べて経済性の面で課題となっている。こうした中で、局側からの一本の光ファイバーを分岐させることにより複数加入者への双方向通信サービスを可能としたPＤＳ光加入者システムは、経済性の面から有望視されている。
【０００３】
このような光通信システムにおいては、各家庭から局までの距離が各々異なるため、光ファイバーでの伝送距離も各々異なることになる。光の減衰量も各々異なり、光受信器の光リンク部で光-電気変換された信号は、微小振幅信号から大振幅信号まで種々の振幅を持つ電圧信号となる。この電圧信号からクロック及びデータを抽出するためには、この電圧信号を、デジタル処理が可能なレベルの一定振幅の電圧信号にまで増幅する必要がある。
【０００４】
しかしながら、通常の増幅器で増幅する場合に、入力信号の振幅が小さい場合に合わせて利得を高く設定すると、オフセットにより出力が飽和したり、振幅の大きい信号が入力された場合に、出力信号が飽和して波形が大きく歪むため、クロック及びデータの抽出が不可能となる。
【０００５】
そこで、特許文献１に開示される増幅回路が提案されている。この増幅回路では、入力信号のピーク値とボトム値とを各々検出、保持し、それらの電圧の中間値と入力信号とを振幅制限増幅器に入力する構成としている。
【特許文献１】特開平６-３１０９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１提案の増幅回路では、ピーク値検出保持回路とボトム値検出保持回路との２つのピーク検出回路が必要となるため、消費電力が大きくなる。更に、これらの回路の出力電圧を分圧するための回路が必要となり、その分圧回路の応答速度を速くするためには、分圧抵抗の値を小さくする必要があり、更に消費電力の増大を助長する。
【０００７】
また、ピーク値とボトム値との中間電圧が発生して安定するまでの時間は、ピーク値検出保持回路及びボトム値検出保持回路の各出力が安定するまでの時間と、電圧分圧回路の出力が安定するまでの時間との和となるため、大きな時間遅延が発生してしまう課題がある。
【０００８】
本発明は、前記課題に鑑みてなされたものであって、その目的は、低消費電力且つ高速応答性に優れたレファレンス電圧回路と、それを用いて種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器を提供することにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明では、入力信号の最大ピーク値及び最小ピーク値を検出した時点で同時にそれらピーク値間のリファレンス電圧を自動的に発生させるようにする。
【００１０】
即ち、請求項１記載の発明のレファレンス電圧発生回路は、第１、第２の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、第１の容量、第２の容量及び第３の容量を順次接続して前記第１の容量の一端を固定電圧に接続し、前記第３の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチと、前記第３の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第３のスイッチとを備え、前記第３の容量の前記一端を前記電圧電流変換回路の前記第１の端子に接続し、前記第２の端子に外部から信号を与え、前記第２の容量と前記第３の容量の共通接続部から信号を取り出すことを特徴とする。
【００１１】
請求項２記載の発明は、請求項１記載のレファレンス電圧発生回路において、第１の期間に前記第１〜第３のスイッチを導通し、続く第２の期間に前記第１のスイッチを遮断するとともに前記第２，第３のスイッチを導通し、続く第３の期間に前記第１〜第３のスイッチを遮断することを特徴とする。
【００１２】
請求項３記載の発明は、請求項１記載のレファレンス電圧発生回路において、前記第２の容量の容量値と前記第３の容量の容量値とは等しいことを特徴とする。
【００１３】
請求項４記載の発明は、請求項１に記載のレファレンス電圧発生回路において、前記第３の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【００１４】
請求項５記載の発明のレファレンス電圧発生回路は、第１、第２の端子間に与えられる電圧差に応じた電流が出力端子から出力される電圧電流変換回路と、所定電圧を生成する電圧発生回路と、第１の容量及び第２の容量を接続して前記第１の容量の一端に前記所定電圧が与えられ、前記第２の容量の一端を前記電圧電流変換回路の前記出力端子に接続した縦続接続容量回路と、前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチとを備え、前記第２の容量の前記一端を前記電圧電流変換回路の前記第１の端子に接続し、前記第２の端子に外部から信号を与え、前記第１の容量と前記第２の容量の共通接続部から信号を取り出すことを特徴とする。
【００１５】
請求項６記載の発明は、請求項５記載のレファレンス電圧発生回路において、前記容量列を構成する２つの容量の容量値は相互に等しいことを特徴とする。
【００１６】
請求項７記載の発明は、請求項５に記載のレファレンス電圧発生回路において、前記第２の容量の前記一端を前記電圧電流変換回路の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【００１７】
請求項８記載の発明の電圧増幅器は、請求項１又は請求項５記載のレファレンス電圧発生回路と、２つの入力端子に入力される２つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【００１８】
請求項９記載の発明の電圧増幅器は、第１の電圧増幅回路としての請求項８記載の電圧増幅器と、少なくとも１つの第２の電圧増幅回路とを具備し、前記第２の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、前記第２の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【００１９】
請求項１０記載の発明は、請求項９記載の電圧増幅器において、前記第１の電圧増幅回路の後段に、前記１つの第２の電圧増幅回路、又は縦続接続された複数の第２の電圧増幅回路が縦続接続されることを特徴とする。
【００２０】
請求項１１記載の発明は、請求項８、９又は１０記載の電圧増幅器において、オフセット補正回路を更に具備し、前記オフセット補正回路は最終段に縦続接続されることを特徴とする。
【００２１】
請求項１２記載の発明は、請求項１１記載の電圧増幅器において、前記オフセット補正回路は、第１及び第２の差動入力端子を有する差動増幅回路と、第１及び第２のピーク検出回路とを具備すると共に、第１及び第２の信号が入力され、前記第１の入力信号のピーク値が前記第１のピーク検出回路により検出及び保持され、前記第１の入力信号及びそのピーク値が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、前記第２の入力信号のピーク値が前記第２のピーク検出回路により検出及び保持され、前記第２の入力信号及びそのピーク値が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力されることを特徴とする。
【００２２】
請求項１３記載の発明は、請求項１１記載の電圧増幅器において、前記オフセット補正回路は、第１及び第２の差動入力端子を有する差動増幅回路と、第１及び第２のピーク検出回路とを具備すると共に、第１及び第２の信号が入力され、前記第１及び第２の入力信号が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、前記第１及び第２の入力信号のピーク値が各々前記第１及び第２のピーク検出回路により検出及び保持され、前記第１及び第２のピーク検出回路の出力信号が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力されることを特徴とする。
【００２３】
請求項１４記載の発明は、請求項１２又は請求項１３記載の電圧増幅器において、前記オフセット補正回路の第１及び第２のピーク検出回路には、前記第１及び第２の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続されることを特徴とする。
【００２４】
請求項１５記載の発明は、請求項８、９、１０又は１１記載の電圧増幅器において、コンパレータを更に具備し、前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように構成されることを特徴とする。
【００２５】
請求項１６記載の発明は、請求項８、９、１０、１２又は１３記載の電圧増幅器において、差動増幅回路は、その出力が振幅制限されていることを特徴とする。
【００２６】
請求項１７記載の発明は、請求項９又は１０記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第１の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第２の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与えることを特徴とする。
【００２７】
請求項１８記載の発明は、請求項１２又は１３記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第２の電圧増幅回路の第１及び第２のサンプルホールド回路の制御信号と、前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号との間に時間遅延を与えることを特徴とする。
【００２８】
請求項１９記載の発明は、請求項１５記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与えることを特徴とする。
【００２９】
以上により、請求項１〜４記載の発明では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、従来のようにピーク検出した電圧を更に次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧を発生させることが可能となる。しかも、ピーク検出回路は１つの規模ですむので、低消費電力化も可能となる。
【００３０】
特に、請求項２記載の発明では、第１、第２及び第３の３つの容量を有して、これら容量の何れに電圧を保持するかを切換える構成によって、第１及び第２のピーク値とレファレンス電圧とを発生させるので、簡易な構成によって容易にレファレンス電圧が発生する。
【００３１】
請求項３記載の発明では、第２の容量と第３の容量との容量値が相互に等しいので、第１のピーク値と第２のピーク値との中間電圧がレファレンス電圧として発生することになる。
【００３２】
また、請求項５〜７記載の発明では、入力信号が第１の期間において一定値の場合には、その一定電圧を電圧発生回路により発生できるので、請求項１記載の発明のように第１の容量やこの容量の電荷放電用のリセット信号が不要になり、より簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【００３３】
特に、請求項６の発明では、第２の容量と第３の容量とで容量値を等しく設定したので、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧がレファレンス電圧として生成される。
【００３４】
請求項８記載の発明では、差動増幅回路の２つの入力端子には、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とが与えられるので、入力信号は低歪みで増幅されることになる。
【００３５】
請求項９記載の発明では、第２の電圧増幅回路において、信号入力前の電圧がサンプルホールド回路にレファレンス電圧として保持されるので、その後の入力信号は差動増幅回路において低歪みで増幅される。
【００３６】
請求項１０記載の発明では、第１の電圧増幅回路の後段に更に１つの第２の電圧増幅回路又は縦続接続された複数の第２の電圧増幅回路が縦続接続されているので、入力信号は低消費電力且つ高利得で増幅される。
【００３７】
請求項１１記載の発明では、電圧増幅器の最終段にはオフセット補正回路が縦続接続されているので、オフセットを有効に削除でき、オフセットに起因するデューティ劣化を小さく抑制できる。
【００３８】
請求項１２及び請求項１３記載の発明では、簡易な構成で容易にオフセットを補正することができる。
【００３９】
請求項１４記載の発明では、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットに異常なピークの盛上りがある場合であっても、このピーク異常を検出せず、正常なピーク値を検出することができる。
【００４０】
請求項１５記載の発明では、入力差動電圧はコンパレータによって一定振幅の電圧にまで増幅されるので、ロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【００４１】
請求項１６記載の発明では、差動増幅回路はその出力が振幅制限される構成であるので、大きな振幅の入力信号に対しても飽和することがなく、デューティ劣化の少ない出力が得られる。
【００４２】
請求項１７〜請求項１９記載の発明では、リセット動作は、先ず、前段の第１の電圧増幅回路のレファレンス電圧発生回路、次いで第２の電圧増幅回路のサンプルホールド回路、その後にオフセット補正回路のピーク検出回路、更にその後にコンパレータの順で行われるので、安定した動作が実現され、精度の高い出力を得ることができる。
【発明の効果】
【００４３】
以上説明したように、請求項１〜４記載の発明によれば、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、高速にレファレンス電圧を発生させることが可能であると共に、ピーク検出回路が１つの規模で済むので、低消費電力化が可能である。
【００４４】
特に、請求項２記載の発明によれば、３つの容量と、これら容量の何れに電圧を保持させるかの切換構成によって、第１及び第２のピーク値とレファレンス電圧とを発生させるので、簡易な構成で容易にレファレンス電圧を発生させることができる。
【００４５】
請求項３記載の発明によれば、第１のピーク値と第２のピーク値との中間電圧をレファレンス電圧として発生させることができる。
【００４６】
請求項５〜７記載の発明によれば、請求項１記載の発明よりも簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【００４７】
特に、請求項６の発明によれば、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧をレファレンス電圧として生成することができる。
【００４８】
請求項８記載の発明によれば、差動増幅回路の２つの入力端子に、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とを与えたので、入力信号を低歪みで増幅することが可能である。
【００４９】
請求項９記載の発明によれば、信号入力前の電圧を第２の電圧増幅回路のサンプルホールド回路にレファレンス電圧として保持したので、その後の入力信号を低歪みで増幅することができる。
【００５０】
請求項１０記載の発明によれば、第１の電圧増幅回路の後段に更に１つ又は複数の第２の電圧増幅回路を縦続接続したので、入力信号を低消費電力且つ高利得で増幅できる。
【００５１】
請求項１１記載の発明によれば、電圧増幅器の最終段にオフセット補正回路を縦続接続したので、オフセットを有効に削除して、オフセットに起因するデューティ劣化を小さく抑制できる。
【００５２】
請求項１２及び請求項１３記載の発明によれば、簡易な構成で容易にオフセットを補正することができる。
【００５３】
請求項１４記載の発明によれば、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットのピーク異常を検出せず、正常なピーク値を検出することができる。
【００５４】
請求項１５記載の発明によれば、コンパレータによってロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【００５５】
請求項１６記載の発明によれば、差動増幅回路の出力を振幅制限したので、大きな振幅の入力信号に対する飽和を防止して、デューティ劣化の少ない出力を得ることができる。
【００５６】
請求項１７〜請求項１９記載の発明によれば、前段に位置する回路から順番にリセット動作を行わせる構成としたので、安定した動作を実現して、精度の高い出力を得ることができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明の実施の形態を図面に基づいて説明する。
【００５８】
(第１の実施の形態)
図１は、本発明の第１の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【００５９】
同図において、容量１の一端は接地されており（ここでは所定電圧ＶＤＤとし、ミニマムホールド回路として働くと仮定する）、その他端は、容量２、３の縦続接続からなる容量列４に縦続接続されている。各容量１、２、３には、スイッチＳＷ１、ＳＷ２、ＳＷ３が並列に接続されている。これらのスイッチＳＷ１〜ＳＷ３は各容量１〜３の両端を短絡して、電荷を抜く働きをする。また、ＶＩＣは電圧電流変換回路であって、その入力側は入力電圧信号Ｖｉｎが入力され、その出力側は前記容量１と容量列４とを縦続接続した回路が接続されていて、入力電圧Ｖｉｎと出力電圧とが等しくなるまで容量１〜３を充電（又は放電）する働きをする。
【００６０】
以下、図１のレファレンス電圧発生回路の詳細な動作を図１２に基づいて説明する。尚、以下の説明では、図１に示すように、容量１、２の接続点をノードＡ、容量２、３の接続点をノードＢ、容量３と電圧電流変換回路ＶＩＣとの接続点をノードＣとして説明する。
【００６１】
（１） リセット期間Ｔ１：この期間は全てのスイッチＳＷ１〜ＳＷ３がＯＮとなり、全容量１〜３の電荷が放電される。これにより、ノードＡ、ノードＢ及びノードＣの何れも電位ＶＤＤに固定される。
【００６２】
（２） 第１の期間Ｔ２：この期間は、スイッチＳＷ１のみＯＦＦとなり、容量１がホールド容量として働く。これにより、入力信号Ｖinの高電位側の電圧（第１のピーク値）Ｖｍａｘが容量１、即ちノードＡに保持されることになる。スイッチＳＷ２、ＳＷ３はＯＮのままであるので、ノードＡ、Ｂ及びＣは何れも高電位側の電圧Ｖｍａｘとなる。
【００６３】
（３） 第２の期間Ｔ３：前記第１の期間Ｔ２に続くこの期間は、スイッチＳＷ２、ＳＷ３も開放となり、容量１、２、３の縦続接続がホールド容量として働く。この期間に入力信号Ｖｉｎが低電位側に振れると、そのピーク値（第２のピーク値）ＶｍｉｎがノードＣに保持され、容量列４には２つのピーク値Ｖｍａｘ、Ｖｍｉｎの差電圧（Ｖｍａｘ-Ｖｍｉｎ）が保持される。
【００６４】
この時、ノードＢに生じるレファレンス電圧Ｖｒｅｆの電位について考える。先ず、第１の期間Ｔ２に、無入力信号時の出力電圧Ｖｍａｘが検出され、この電圧Ｖｍａｘが容量１に保持される。この時、容量２、３はディスチャージされている。従って、容量１、２、３の容量値をＣ１、Ｃ２、Ｃ３、保持された電圧をＶ１、Ｖ２、Ｖ３、蓄えられた電荷量をＱ１、Ｑ２、Ｑ３とすると、次式が成立する。
【００６５】
Ｑ１ = Ｃ１・Ｖ１ = Ｃ１・Ｖｍａｘ
Ｑ２ = Ｃ２・Ｖ２ = ０
Ｑ３ = Ｃ３・Ｖ３ = ０
次に、第２の期間Ｔ３では、容量１〜３の直列接続状態の下で、最大入力信号時の出力電圧Ｖｍｉｎがサンプリング及び保持される。このとき、移動電荷をｑで表すと、次式が成立する。
【００６６】
(Ｑ１+ｑ)/Ｃ１+ｑ/Ｃ２+ｑ/Ｃ３=Ｖｍｉｎ
∴  ｑ = (Ｖｍｉｎ - Ｑ１/Ｃ１) ・Ｃ４
where  １/Ｃ４ = (１/Ｃ１+１/Ｃ２+１/Ｃ３)
従って、レファレンス電圧Ｖｒｅｆは、以下のようになる。
【００６７】
Ｖｒｅｆ = Ｖｍｉｎ - (Ｃ４/Ｃ３)(Ｖｍｉｎ - Ｖｍａｘ)
ここで、Ｃ２=Ｃ３、Ｃ１=Ｋ・Ｃ２（ｋは自然数）とすると、
Ｖｒｅｆ=Ｖｍｉｎ-(１/(２+１/Ｋ))(Ｖｍｉｎ-Ｖｍａｘ)
=(Ｖｍｉｎ+Ｖｍａｘ)/２+(１/４Ｋ)(Ｖｍｉｎ-Ｖｍａｘ)
=(Ｖｍｉｎ+Ｖｍａｘ)/２+ΔＶ
where  ΔＶ=(１/４Ｋ)(Ｖｍｉｎ-Ｖｍａｘ)
となる。上式から、Ｋ>>１とすることにより、レファレンス電圧Ｖｒｅｆとして、高電位側の保持電圧Ｖｍａｘに容量２の保持電圧（(Ｖｍａｘ-Ｖｍｉｎ)/２）を加算した電圧、即ち、２つのピーク値Ｖｍｉｎ、Ｖｍａｘの中間の電圧(Ｖｍｉｎ+Ｖｍａｘ)/２が得られることが判る。
【００６８】
以上述べたように、本実施の形態では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧Ｖｒｅｆが発生するので、従来のようにピーク検出された電圧を次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧Ｖｒｅｆを発生させることが可能である。しかも、ピーク検出回路は１つの規模で済むので、低消費電力化も効果的である。
【００６９】
(第２の実施の形態)
図２は、本発明の第２の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【００７０】
図２のレファレンス電圧発生回路は、図１に示した容量１、容量２、容量３の縦続接続からなる容量列４、及び電圧電流変換回路Ｃとを備える。更に、ｍ５は一方向のみに電流を流す単一方向導通素子としてのカスコードトランジスタ、ｍ６はバッファ回路としてのＮＭＯＳソースフォロワトランジスタ、ｍ８は容量１に並列接続された第１のリセット回路としてのＰＭＯＳトランジスタ、ｍ９及びｍ１０は各々前記容量２、３に並列接続された第２のリセット回路としてのＰＭＯＳトランジスタである。
【００７１】
前記電圧電流変換回路Ｃは、バイアス電流源Ｉｏによりバイアスされ且つソースが結合されたＰＭＯＳトランジスタペアｍ１、ｍ２と、ＮＭＯＳトランジスタｍ３、ｍ４から成るカレントミラー回路とにより構成され、前記２つのＰＭＯＳトランジスタｍ１、ｍ２のゲート端子が２つの入力端子となっている。前記電圧電流変換回路Ｃの出力端子ｏｕｔは、カスコードトランジスタｍ５の一端に接続され、前記カスコードトランジスタｍ５の他端は前記容量列４の一端と前記ＮＭＯＳソースフォロワトランジスタｍ６の入力端子であるゲートに接続されている。前記容量列４の他端と容量１とはノードＡにて接続され、前記容量１の他端は所定電圧ＶＤＤが与えられている。
【００７２】
更に、前記ＮＭＯＳソースフォロワトランジスタｍ６の出力端子であるソースは、前記電圧電流変換回路Ｃの一方の入力端子（即ち、ＰＭＯＳトランジスタｍ２のゲート）に接続されており、前記電圧電流変換回路Ｃの他方の入力端子であるＰＭＯＳトランジスタｍ１のゲートには入力信号Ｖｉｎが入力されている。前記第１のリセット回路としてのＰＭＯＳトランジスタｍ８は前記容量１の電荷を放電し、前記第２のリセット回路としてのＰＭＯＳトランジスタｍ９、ｍ１０は前記容量２、３の電荷を放電する。前記容量列４の容量２と容量３との接続点であるノードＢの電圧は、ＮＭＯＳソースフォロワトランジスタＭ７を通して、レファレンス電圧Ｖｒｅｆとして取り出される。
【００７３】
本実施の形態のレファレンス電圧発生回路は次のように動作する。先ず、最初のリセット期間では、リセット信号ＳＷ１、ＳＷ２、ＳＷ３の何れもＬＯＷとなり、各容量１、２、３の電荷は全て放電され、ノードＡ、Ｂ、Ｃの何れも電圧ＶＤＤに設定される。次に、第１の期間では、リセット信号ＳＷ１がＨＩＧＨとなって、容量１は電圧電流変換回路Ｃの２つのＰＭＯＳトランジスタｍ１、ｍ２のゲート電圧が等しくなるまで充電され、入力信号Ｖｉｎの第１の期間での最大値Ｖｍａｘが検出、保持される。次に、第２の期間では、リセット信号ＳＷ２、ＳＷ３もＨＩＧＨとなり、ノードＣには入力信号Ｖｉｎの第２の期間での最小値Ｖｍｉｎが検出保持される。この時点でノードＢの電圧が安定していて、このノードＢの電圧に応じたレファレンス電圧Ｖｒｅｆ（= (Ｖｍａｘ+Ｖｍｉｎ)/２）が取り出される。
【００７４】
このように、本実施の形態では、入力信号Ｖｉｎの信号振幅の中間電圧がレファレンス電圧Ｖｒｅｆとして極めて容易に発生されることになる。また、この回路構成では、従来のような抵抗分圧による電圧分圧器を必要としないので、高速且つ低消費電力でレファレンス電圧Ｖｒｅｆを発生することができる。
【００７５】
尚、本実施の形態では、ミニマムホールド回路に基づいて構成したが、本発明はこの構成に限定されるものではなく、マキシマムホールド回路に基づいた回路を用いた構成も含まれるものである。この場合には、全てのトランジスタの極性を入れ換えて、電源電圧ＶＤＤと接地ＶＳＳとを逆にすれば良い。
【００７６】
(第３の実施の形態)
図３は、本発明の第３の実施の形態に係る発明のレファレンス電圧発生回路を示す。本実施の形態では、電圧発生回路５が設けられ、この電圧発生回路５により、前記第１の実施の形態の容量１及びスイッチＳＷ１を代用する構成としたものである。
【００７７】
即ち、同図のレファレンス電圧発生回路では、２つの容量２、３の縦続接続からなる容量列４と、前記容量２、３と並列接続された２つのスイッチＳＷ２、ＳＷ３と、電圧電流変換回路ＶＩＣと共に、所定電圧を発生する電圧発生回路５が用意される。この電圧発生回路５の出力端子は、前記容量列４の一方の容量２の一端に与えられる。前記容量列４の２つの容量２、３の接続ノードＢの電圧がレファレンス電圧Ｖｒｅｆとして出力される。本実施の形態でも、第１の実施の形態と同様に、容量列４を構成する２つの容量２、３の容量値は相互に等しく設定される。
【００７８】
本実施の形態のレファレンス電圧発生回路は、入力信号Ｖｉｎが第１の期間では一定値の場合に有効であり、その一定電圧を電圧発生回路５で発生し、容量２の一端に常に与えている。これにより、容量１やその容量１のためのリセット信号が不要となるので、より簡単な構成で同等の効果を得ることができる。また、容量列４を構成する２つの容量２、３の容量値を相互に等しく設定しているので、電圧発生回路５の出力電圧とピーク検出保持された電圧とのちょうど中間の電圧がレファレンス電圧Ｖｒｅｆとして生成されることになる。
【００７９】
本実施の形態のレファレンス電圧発生回路も、図１に示した構成と同様に、図２に適用可能である。即ち、図２において、容量１、リセット用トランジスタｍ８及びリセット信号ＳＷ１を取り除き、電圧発生回路５の出力電圧をノードＡに与える構成とすれば良い。
【００８０】
(第４の実施の形態)
図４は、本発明の第４の実施の形態に係る発明の電圧増幅器を示す。
【００８１】
同図の電圧増幅器は第１の電圧増幅回路８で構成される。この第１の電圧増幅回路８は、前記図１に示した回路構成と同一の回路構成を持つレファレンス電圧発生回路７と、差動増幅回路６とにより構成されている。入力信号Ｉｎは、差動増幅回路６の一方の入力端子とレファレンス電圧発生回路７の入力端子（即ち、電圧電流変換回路ＶＩＣ）に入力される。前記レファレンス電圧発生回路７からのレファレンス電圧Ｖｒｅｆは、差動増幅回路６の他方の入力端子に与えられる。
【００８２】
前記の構成により、差動増幅回路６の２つの入力端子には、入力信号Ｉｎとこの入力信号Ｉｎの振幅の中心電圧（レファレンス電圧Ｖｒｅｆ）とが与えられることになるので、入力信号Ｉｎを低歪で増幅することができる。また、従来の構成に比べて、ピーク検出回路１つと電圧分圧回路とが削減されているので、低消費電力且つ高速な動作が可能となる。
【００８３】
尚、本実施の形態では、レファレンス電圧発生回路７は図１に示した回路構成としたが、図３に示した回路構成であっても良いのは勿論である。
【００８４】
(第５の実施の形態)
図５は、本発明の第５の実施の形態に係る発明の電圧増幅器を示す。
【００８５】
同図の電圧増幅器９は、前記図４に示した第１の電圧増幅回路８と、縦続接続された２個の第２の電圧増幅回路１１、１１とを備える。前記各第２の電圧増幅回路１１、１１は、サンプルホールド回路１０と差動増幅回路６とにより構成されている。各第２の電圧増幅回路１１への入力信号は、差動増幅回路６の一方の入力端子とサンプルホールド回路１０とに与えられ、前記サンプルホールド回路１０の出力は、前記差動増幅回路６の他方の入力端子に与えられている。
【００８６】
ここで、第１の電圧増幅回路８の出力電圧について考える。図４に入力信号Ｉｎとして波形を示した入力信号が入力された場合、レファレンス電圧発生回路７の出力電圧Ｖｒｅｆは、入力信号Ｉｎの振幅の１/２の電圧だけ正確にシフトするので、第１の電圧増幅回路８の出力信号は、図４の出力信号Ｏｕｔに示したような波形となる。即ち、信号入力前の電圧が信号入力時の振幅中心となる。この性質を利用して、第２の電圧増幅回路１１では、信号が入力される前にその電圧をサンプルホールド回路１０によりサンプルホールドし、その電圧を差動増幅回路６のためのレファレンス電圧Ｖｒｅｆとして使用している。
【００８７】
尚、図５においては、差動増幅回路６は１つの差動入力端子を持つシングル構成のものを例示しているが、図６に示すように、２つの差動入力を持つ差動増幅回路１２を用いれば差動形式で構成することができ、ノイズ耐性及び電圧利得の向上を図ることができる。
【００８８】
また、本実施の形態では、２個の第２の電圧増幅回路１１を縦続接続したが、３個以上の第２の電圧増幅回路１１を縦続接続したり、１個の第２の電圧増幅回路１１のみを備える場合であっても良い。
【００８９】
(第６の実施の形態)
図７は、本発明の第６の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴点は、最終段にオフセット補正回路を設けた構成にある。
【００９０】
即ち、同図の電圧増幅器９を構成する第１の電圧増幅回路８及び第２の電圧増幅回路１１により、入力信号はある程度増幅されてくるが、この信号のままではデバイスのミスマッチ等によるオフセットが差動入力信号間に存在するために、この信号をそのまま用いてロジックレベルにまで一気に増幅すると、図１３に示すように、デューティ劣化が生じてしまう場合がある。そこで、本実施の形態では、図７に示すように、第２の電圧増幅回路１１の後段である最終段に、オフセット補正回路１４を縦続接続する構成が採用される。
【００９１】
前記オフセット補正回路１４は、第１及び第２の差動入力端子を持つ差動増幅回路１２と、第１及び第２のピーク検出回路１３ａ、１３ｂとから構成されている。図７に示すように、第２の電圧増幅回路１１の差動増幅回路１２の差動信号はオフセット補正回路１４に入力され、この差動入力信号を構成する一方の信号（第１の信号）と、この第１の信号を前記第１のピーク検出回路１３ａに入力して検出保持された第１の信号のピーク値とが、第１の差動信号として差動増幅回路１２の一方（第１）の差動入力端子の非反転入力端子及び反転入力端子に入力される。同様に、第２の電圧増幅回路１１の差動増幅回路１２からの他方の信号（第２の信号）と、この第２の信号を第２のピーク検出回路１３ｂに入力して検出保持された第２の信号のピーク値とが、第２の差動信号として差動増幅回路１２の他方（第２）の差動入力端子の非反転入力端子及び反転入力端子に入力される。
【００９２】
従って、本実施の形態では、以上の構成により、オフセットを効果的に削除でき、デューティ劣化を抑制することが可能である。
【００９３】
尚、本実施の形態では、第１の電圧増幅回路８の後段に１つの第２の電圧増幅回路１１を縦続接続した構成に対して更にオフセット補正回路１４を配置する構成を採用したが、第２の電圧増幅回路１１を２つ以上備える構成に適用したり、この第２の電圧増幅回路を備えず、第１の電圧増幅回路８のみを持つ構成に適用しても良いのは言うまでもない。
【００９４】
(第７の実施の形態)
図８は、本発明の第７の実施の形態に係る発明の電圧増幅器を示す。
【００９５】
本実施の形態では、前記図７に示した第６の実施の形態と同様に、最終段にオフセット補正回路１４を配置しているが、このオフセット補正回路１４が有する２つのピーク検出回路１３ａ、１３ｂの配置位置を図７とは異なる位置に変更したものである。
【００９６】
即ち、図８では、第２の電圧増幅回路１１の差動増幅回路１２の差動信号は、オフセット補正回路１４の差動増幅回路１２の一方の差動入力端子（第１の差動入力端子）にそのまま第１の差動信号として入力されると共に、第１及び第２のピーク検出回路１３ａ、１３ｂに入力されてその各ピーク値が検出保持され、この各ピーク値が前記差動増幅回路１２の他方の差動入力端子（第２の差動入力端子）に第２の差動信号として入力される構成となっている。
【００９７】
従って、本実施の形態でも、前記の構成により、前記第６の実施の形態と同様に、容易にオフセットをキャンセルすることができる。
【００９８】
前記第１の電圧増幅回路８の差動増幅回路６、第２の電圧増幅回路１１の差動増幅回路１２、及びオフセット補正回路１４の差動増幅回路１２は、各々、その出力が振幅制限されている。従って、大きな振幅の入力信号に対する飽和を防止できるので、デューティ劣化の少ない出力を得ることができる。尚、この振幅制限は、図４〜図７の差動増幅回路６、１２に対して適用しても良い。
【００９９】
(第８の実施の形態)
図９は、本発明の第８の実施の形態に係る発明の電圧増幅器を示す。
【０１００】
前記第６及び第７の実施の形態でのオフセット補正回路１４が正常に動作するためには、２つの入力信号のピーク値が正確に検出及び保持されなければならないが、実際の波形は、図１３に記号Ａで示すように、先頭ビットのピーク値が正常な場合のピーク値よりも大きくなる。これは、前段までの増幅回路において、レファレンス電圧Ｖｒｅｆを発生するまでに時間遅延があるために、先頭ビットのピーク値が大きくなってしまうためである。この場合、オフセットが正常にキャンセルされないため、このままの信号を用いてコンパレータなどでロジックレベルまで一気に変換すると、大きなデューティ劣化が生じてしまう場合がある。
【０１０１】
そこで、本実施の形態では、先頭ビットの異常なピーク値の影響をなくすように、応答遅延回路１５を配置している。この応答遅延回路１５は、第２の電圧増幅回路１１の差動増幅回路１２からオフセット補正回路１４への入力差動信号をモニターして、オフセット補正回路１４の２つのピーク検出回路１３ａ、１３ｂが入力信号の２ビット目以降でピーク値を検出、保持するように、これらピーク検出回路１３ａ、１３ｂの検出、保持動作を遅らせる機能を果たす。
【０１０２】
従って、本実施の形態では、応答遅延回路１５によって、先頭ビットに異常なピークの盛り上がりがあっても、図１４に記号Ｂで示すように、２ビット目以降の正常なピーク値を検出することが可能となる。
【０１０３】
(第９の実施の形態)
図１０は、本発明の第９の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴は、最後段にコンパレータ１６を配置した点である。
【０１０４】
本実施の形態では、オフセット補正回路１４の差動増幅回路１２の出力信号は、アナログ信号であって、その振幅も一定となっていないが、後段に配置したコンパレータ１６は、前記オフセット補正回路１４の差動増幅回路１２の差動電圧を一定ロジックレベルの振幅を持つデジタル信号に増幅、変換して、出力端子Ｏｕｔ、Ｏｕｔｂから出力する。
【０１０５】
更に、前記コンパレータ１６は制御信号を受け、この制御信号により出力端子Ｏｕｔ、Ｏｕｔｂから出力電圧値を固定できるように構成されている。この構成では、リセット期間等において、出力端子Ｏｕｔ、Ｏｕｔｂからの出力信号が振幅するのを防ぐことが可能である。
【０１０６】
(第１０の実施の形態)
図１１は、本発明の第１０の実施の形態に係る発明の電圧増幅器を示す。
【０１０７】
同図では、リセット信号が第１の電圧増幅回路８のレファレンス電圧発生回路７に入力されると共に、このリセット信号は遅延回路１７ａで設定時間遅延された後、このリセット信号が第２の電圧増幅回路１１のサンプルホールド回路１０に制御信号として入力される。更に、前記遅延回路１７ａにより遅延されたリセット信号は、他の遅延回路１７ｂにより更に設定時間遅延された後、オフセット補正回路１４の第１及び第２のピーク検出回路１３ａ、１３ｂに入力されると共に、前記遅延回路１７ｂの後段に配置した遅延回路１７ｃにより更に設定時間遅延された後、コンパレータ１６に制御信号として入力される。
【０１０８】
従って、本実施の形態では、前段のリセット動作が完全に終了した後に、後段をリセットして行くことができるので、安定した動作を実現することができる。
【０１０９】
尚、本実施の形態では、図１０に示した電圧増幅器に適用した例を示したが、図５〜図９に示した電圧増幅器に対しても同様に適用しても良いのは勿論である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施の形態のレファレンス電圧発生回路を示す図である。
【図２】本発明の第２の実施の形態のレファレンス電圧発生回路を示す図である。
【図３】本発明の第３の実施の形態のレファレンス電圧発生回路を示す図である。
【図４】本発明の第４の実施の形態の電圧増幅器を示す図である。
【図５】本発明の第５の実施の形態の電圧増幅器を示す図である。
【図６】同電圧増幅器の変形例を示す図である。
【図７】本発明の第６の実施の形態の電圧増幅器を示す図である。
【図８】本発明の第７の実施の形態の電圧増幅器を示す図である。
【図９】本発明の第８の実施の形態の電圧増幅器を示す図である。
【図１０】本発明の第９の実施の形態の電圧増幅器を示す図である。
【図１１】本発明の第１０の実施の形態の電圧増幅器を示す図である。
【図１２】本発明の第１の実施の形態のレファレンス電圧発生回路の動作を説明する図である。
【図１３】入力信号の先頭ビットのピーク異常による誤動作を示す図である。
【図１４】本発明の第８の実施の形態の電圧増幅器の応答遅延回路の動作に基づく効果を示す図である。
【符号の説明】
【０１１１】
１                      容量
２                      容量
３                      容量
４                      容量列
Ａ、Ｂ、Ｃ              ノード
Ｃ                      電圧電流変換回路
ｍ５                    カスコードトランジスタ（単方向導通素子）
ｍ６                    ソースフォロワトランジスタ（バッファ回路）
ｍ８                    ＰＭＯＳトランジスタ（第１のリセット回路）
ｍ９、ｍ１０            ＰＭＯＳトランジスタ（第２のリセット回路）
５                      電圧発生回路
６                      差動増幅回路
７                      レファレンス電圧発生回路
８                      第１の電圧増幅回路
９                      電圧増幅器
１０                    サンプルホールド回路
１１                    第２の電圧増幅回路
１２                    ２つの差動入力端子を持つ差動増幅回路
１３ａ                  第１のピーク検出回路
１３ｂ                  第２のピーク検出回路
１４                    オフセット補正回路
１５                    応答遅延回路
１６                    コンパレータ
１７ａ、１７ｂ、１７ｃ  遅延回路
【図１】
2008211808.tif 000003
【図２】
2008211808.tif 000004
【図３】
2008211808.tif 000005
【図４】
2008211808.tif 000006
【図５】
2008211808.tif 000007
【図６】
2008211808.tif 000008
【図７】
2008211808.tif 000009
【図８】
2008211808.tif 000010
【図９】
2008211808.tif 000011
【図１０】
2008211808.tif 000012
【図１１】
2008211808.tif 000013
【図１２】
2008211808.tif 000014
【図１３】
2008211808.tif 000015
【図１４】
2008211808.tif 000016
【手続補正書】
【提出日】平成20年4月2日(2008.4.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧を与えこの電圧に応じた電流が出力端子から出力される電流供給手段と、
第１の容量、第２の容量及び第３の容量を順次接続して前記第１の容量の一端を固定電圧に接続し、前記第３の容量の一端を前記電流供給手段の前記出力端子に接続した縦続接続容量回路と、
前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、
前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチと、
前記第３の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第３のスイッチとを備え、
前記第３の容量の前記一端を前記電流供給手段の第１の端子に接続し、第２の端子に外部から信号を与え、前記第２の容量と前記第３の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項２】
第１の期間に前記第１〜第３のスイッチを導通し、続く第２の期間に前記第１のスイッチを遮断するとともに前記第２，第３のスイッチを導通し、続く第３の期間に前記第１〜第３のスイッチを遮断する
ことを特徴とする請求項１記載のレファレンス電圧発生回路。
【請求項３】
前記第２の容量の容量値と前記第３の容量の容量値とは等しい
ことを特徴とする請求項１記載のレファレンス電圧発生回路。
【請求項４】
前記第３の容量の前記一端を前記電流供給手段の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項１に記載のレファレンス電圧発生回路。
【請求項５】
電圧を与えこの電圧に応じた電流が出力端子から出力される電流供給手段と、
所定電圧を生成する電圧発生回路と、
第１の容量及び第２の容量を接続して前記第１の容量の一端に前記所定電圧が与えられ、前記第２の容量の一端を前記電流供給手段の前記出力端子に接続した縦続接続容量回路と、
前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、
前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチとを備え、
前記第２の容量の前記一端を前記電流供給手段の第１の端子に接続し、第２の端子に外部から信号を与え、前記第１の容量と前記第２の容量の共通接続部から信号を取り出す
ことを特徴とするレファレンス電圧発生回路。
【請求項６】
前記容量列を構成する２つの容量の容量値は相互に等しい
ことを特徴とする請求項５記載のレファレンス電圧発生回路。
【請求項７】
前記第２の容量の前記一端を前記電流供給手段の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えた
ことを特徴とする請求項５に記載のレファレンス電圧発生回路。
【請求項８】
請求項１又は請求項５記載のレファレンス電圧発生回路と、
２つの入力端子に入力される２つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、
入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項９】
第１の電圧増幅回路としての請求項８記載の電圧増幅器と、
少なくとも１つの第２の電圧増幅回路とを具備し、
前記第２の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、
前記第２の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、
前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられる
ことを特徴とする電圧増幅器。
【請求項１０】
前記第１の電圧増幅回路の後段に、前記１つの第２の電圧増幅回路、又は縦続接続された複数の第２の電圧増幅回路が縦続接続される
ことを特徴とする請求項９記載の電圧増幅器。
【請求項１１】
オフセット補正回路を更に具備し、
前記オフセット補正回路は最終段に縦続接続される
ことを特徴とする請求項８、９又は１０記載の電圧増幅器。
【請求項１２】
前記オフセット補正回路は、
第１及び第２の差動入力端子を有する差動増幅回路と、
第１及び第２のピーク検出回路とを具備すると共に、
第１及び第２の信号が入力され、
前記第１の入力信号のピーク値が前記第１のピーク検出回路により検出及び保持され、前記第１の入力信号及びそのピーク値が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、
前記第２の入力信号のピーク値が前記第２のピーク検出回路により検出及び保持され、前記第２の入力信号及びそのピーク値が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力される
ことを特徴とする請求項１１記載の電圧増幅器。
【請求項１３】
前記オフセット補正回路は、
第１及び第２の差動入力端子を有する差動増幅回路と、
第１及び第２のピーク検出回路とを具備すると共に、
第１及び第２の信号が入力され、
前記第１及び第２の入力信号が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、
前記第１及び第２の入力信号のピーク値が各々前記第１及び第２のピーク検出回路により検出及び保持され、前記第１及び第２のピーク検出回路の出力信号が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力される
ことを特徴とする請求項１１記載の電圧増幅器。
【請求項１４】
前記オフセット補正回路の第１及び第２のピーク検出回路には、
前記第１及び第２の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続される
ことを特徴とする請求項１２又は請求項１３記載の電圧増幅器。
【請求項１５】
コンパレータを更に具備し、
前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように
構成される
ことを特徴とする請求項８、９、１０又は１１記載の電圧増幅器。
【請求項１６】
差動増幅回路は、その出力が振幅制限されている
ことを特徴とする請求項８、９、１０、１２又は１３記載の電圧増幅器。
【請求項１７】
遅延回路を備え、
前記遅延回路は、
前記第１の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第２の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与える
ことを特徴とする請求項９又は１０記載の電圧増幅器。
【請求項１８】
遅延回路を備え、
前記遅延回路は、
前記第２の電圧増幅回路の第１及び第２のサンプルホールド回路の制御信号と、前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号との間に時間遅延を与える
ことを特徴とする請求項１２又は１３記載の電圧増幅器。
【請求項１９】
遅延回路を備え、
前記遅延回路は、
前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与える
ことを特徴とする請求項１５記載の電圧増幅器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＳ（Passive Double Star）光加入者システム等の光通信システムにおいて、光ファイバーからの光信号を受けるフォトダイオードからの出力電流が電流電圧変換された信号のように、種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器に関する。
【背景技術】
【０００２】
近年、将来のＦＴＴＨ（Fiber To The Home）化に向けて、光加入者システムの研究が盛んに行われている。しかし、巨大な伝送容量を持つ光ファイバーの一般家庭への導入は、従来の金属回線に比べて経済性の面で課題となっている。こうした中で、局側からの一本の光ファイバーを分岐させることにより複数加入者への双方向通信サービスを可能としたPＤＳ光加入者システムは、経済性の面から有望視されている。
【０００３】
このような光通信システムにおいては、各家庭から局までの距離が各々異なるため、光ファイバーでの伝送距離も各々異なることになる。光の減衰量も各々異なり、光受信器の光リンク部で光-電気変換された信号は、微小振幅信号から大振幅信号まで種々の振幅を持つ電圧信号となる。この電圧信号からクロック及びデータを抽出するためには、この電圧信号を、デジタル処理が可能なレベルの一定振幅の電圧信号にまで増幅する必要がある。
【０００４】
しかしながら、通常の増幅器で増幅する場合に、入力信号の振幅が小さい場合に合わせて利得を高く設定すると、オフセットにより出力が飽和したり、振幅の大きい信号が入力された場合に、出力信号が飽和して波形が大きく歪むため、クロック及びデータの抽出が不可能となる。
【０００５】
そこで、特許文献１に開示される増幅回路が提案されている。この増幅回路では、入力信号のピーク値とボトム値とを各々検出、保持し、それらの電圧の中間値と入力信号とを振幅制限増幅器に入力する構成としている。
【特許文献１】特開平６-３１０９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１提案の増幅回路では、ピーク値検出保持回路とボトム値検出保持回路との２つのピーク検出回路が必要となるため、消費電力が大きくなる。更に、これらの回路の出力電圧を分圧するための回路が必要となり、その分圧回路の応答速度を速くするためには、分圧抵抗の値を小さくする必要があり、更に消費電力の増大を助長する。
【０００７】
また、ピーク値とボトム値との中間電圧が発生して安定するまでの時間は、ピーク値検出保持回路及びボトム値検出保持回路の各出力が安定するまでの時間と、電圧分圧回路の出力が安定するまでの時間との和となるため、大きな時間遅延が発生してしまう課題がある。
【０００８】
本発明は、前記課題に鑑みてなされたものであって、その目的は、低消費電力且つ高速応答性に優れたレファレンス電圧回路と、それを用いて種々の信号振幅を持つ入力信号を一定の振幅にまで増幅する電圧増幅器を提供することにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明では、入力信号の最大ピーク値及び最小ピーク値を検出した時点で同時にそれらピーク値間のリファレンス電圧を自動的に発生させるようにする。
【００１０】
即ち、請求項１記載の発明のレファレンス電圧発生回路は、電圧を与えこの電圧に応じた電流が出力端子から出力される電流供給手段と、第１の容量、第２の容量及び第３の容量を順次接続して前記第１の容量の一端を固定電圧に接続し、前記第３の容量の一端を前記電流供給手段の前記出力端子に接続した縦続接続容量回路と、前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチと、前記第３の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第３のスイッチとを備え、前記第３の容量の前記一端を前記電流供給手段の第１の端子に接続し、第２の端子に外部から信号を与え、前記第２の容量と前記第３の容量の共通接続部から信号を取り出すことを特徴とする。
【００１１】
請求項２記載の発明は、請求項１記載のレファレンス電圧発生回路において、第１の期間に前記第１〜第３のスイッチを導通し、続く第２の期間に前記第１のスイッチを遮断するとともに前記第２，第３のスイッチを導通し、続く第３の期間に前記第１〜第３のスイッチを遮断することを特徴とする。
【００１２】
請求項３記載の発明は、請求項１記載のレファレンス電圧発生回路において、前記第２の容量の容量値と前記第３の容量の容量値とは等しいことを特徴とする。
【００１３】
請求項４記載の発明は、請求項１に記載のレファレンス電圧発生回路において、前記第３の容量の前記一端を前記電流供給手段の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【００１４】
請求項５記載の発明のレファレンス電圧発生回路は、電圧を与えこの電圧に応じた電流が出力端子から出力される電流供給手段と、所定電圧を生成する電圧発生回路と、第１の容量及び第２の容量を接続して前記第１の容量の一端に前記所定電圧が与えられ、前記第２の容量の一端を前記電流供給手段の前記出力端子に接続した縦続接続容量回路と、前記第１の容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第１のスイッチと、前記第２容量の両端に端子対のそれぞれが接続されて外部から与える信号によって導通・遮断する第２のスイッチとを備え、前記第２の容量の前記一端を前記電流供給手段の第１の端子に接続し、第２の端子に外部から信号を与え、前記第１の容量と前記第２の容量の共通接続部から信号を取り出すことを特徴とする。
【００１５】
請求項６記載の発明は、請求項５記載のレファレンス電圧発生回路において、前記容量列を構成する２つの容量の容量値は相互に等しいことを特徴とする。
【００１６】
請求項７記載の発明は、請求項５に記載のレファレンス電圧発生回路において、前記第２の容量の前記一端を前記電流供給手段の前記出力端子に接続した経路に一方向のみに電流を導通する単方向導通素子を備えたことを特徴とする。
【００１７】
請求項８記載の発明の電圧増幅器は、請求項１又は請求項５記載のレファレンス電圧発生回路と、２つの入力端子に入力される２つの入力電圧の差電圧に応じた出力電圧を出力する差動増幅回路とを備え、入力信号が前記レファレンス電圧発生回路及び前記差動増幅回路の一方の入力端子に与えられ、前記レファレンス電圧発生回路から出力されるレファレンス電圧が前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【００１８】
請求項９記載の発明の電圧増幅器は、第１の電圧増幅回路としての請求項８記載の電圧増幅器と、少なくとも１つの第２の電圧増幅回路とを具備し、前記第２の電圧増幅回路は、サンプルホールド回路と差動増幅回路とを備え、前記第２の電圧増幅回路への入力電圧は、前記サンプルホールド回路及び前記差動増幅回路の一方の入力端子に与えられ、前記サンプルホールド回路の出力電圧は、前記差動増幅回路の他方の入力端子に与えられることを特徴とする。
【００１９】
請求項１０記載の発明は、請求項９記載の電圧増幅器において、前記第１の電圧増幅回路の後段に、前記１つの第２の電圧増幅回路、又は縦続接続された複数の第２の電圧増幅回路が縦続接続されることを特徴とする。
【００２０】
請求項１１記載の発明は、請求項８、９又は１０記載の電圧増幅器において、オフセット補正回路を更に具備し、前記オフセット補正回路は最終段に縦続接続されることを特徴とする。
【００２１】
請求項１２記載の発明は、請求項１１記載の電圧増幅器において、前記オフセット補正回路は、第１及び第２の差動入力端子を有する差動増幅回路と、第１及び第２のピーク検出回路とを具備すると共に、第１及び第２の信号が入力され、前記第１の入力信号のピーク値が前記第１のピーク検出回路により検出及び保持され、前記第１の入力信号及びそのピーク値が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、前記第２の入力信号のピーク値が前記第２のピーク検出回路により検出及び保持され、前記第２の入力信号及びそのピーク値が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力されることを特徴とする。
【００２２】
請求項１３記載の発明は、請求項１１記載の電圧増幅器において、前記オフセット補正回路は、第１及び第２の差動入力端子を有する差動増幅回路と、第１及び第２のピーク検出回路とを具備すると共に、第１及び第２の信号が入力され、前記第１及び第２の入力信号が第１の差動信号として前記差動増幅回路の第１の差動入力端子に入力され、前記第１及び第２の入力信号のピーク値が各々前記第１及び第２のピーク検出回路により検出及び保持され、前記第１及び第２のピーク検出回路の出力信号が第２の差動信号として前記差動増幅回路の第２の差動入力端子に入力されることを特徴とする。
【００２３】
請求項１４記載の発明は、請求項１２又は請求項１３記載の電圧増幅器において、前記オフセット補正回路の第１及び第２のピーク検出回路には、前記第１及び第２の入力信号のピーク値の検出及び保持を遅らせる応答遅延回路が接続されることを特徴とする。
【００２４】
請求項１５記載の発明は、請求項８、９、１０又は１１記載の電圧増幅器において、コンパレータを更に具備し、前記コンパレータは、このコンパレータに入力される差動電圧を一定振幅の電圧にまで増幅すると共に、制御信号を受けてその出力電圧値を固定できるように構成されることを特徴とする。
【００２５】
請求項１６記載の発明は、請求項８、９、１０、１２又は１３記載の電圧増幅器において、差動増幅回路は、その出力が振幅制限されていることを特徴とする。
【００２６】
請求項１７記載の発明は、請求項９又は１０記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第１の電圧増幅回路のレファレンス電圧発生回路へのリセット信号と、前記第２の電圧増幅回路のサンプルホールド回路の制御信号との間に時間遅延を与えることを特徴とする。
【００２７】
請求項１８記載の発明は、請求項１２又は１３記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記第２の電圧増幅回路の第１及び第２のサンプルホールド回路の制御信号と、前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号との間に時間遅延を与えることを特徴とする。
【００２８】
請求項１９記載の発明は、請求項１５記載の電圧増幅器において、遅延回路を備え、前記遅延回路は、前記オフセット補正回路の第１及び第２のピーク検出回路のリセット信号と、前記コンパレータの制御信号との間に時間遅延を与えることを特徴とする。
【００２９】
以上により、請求項１〜４記載の発明では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、従来のようにピーク検出した電圧を更に次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧を発生させることが可能となる。しかも、ピーク検出回路は１つの規模ですむので、低消費電力化も可能となる。
【００３０】
特に、請求項２記載の発明では、第１、第２及び第３の３つの容量を有して、これら容量の何れに電圧を保持するかを切換える構成によって、第１及び第２のピーク値とレファレンス電圧とを発生させるので、簡易な構成によって容易にレファレンス電圧が発生する。
【００３１】
請求項３記載の発明では、第２の容量と第３の容量との容量値が相互に等しいので、第１のピーク値と第２のピーク値との中間電圧がレファレンス電圧として発生することになる。
【００３２】
また、請求項５〜７記載の発明では、入力信号が第１の期間において一定値の場合には、その一定電圧を電圧発生回路により発生できるので、請求項１記載の発明のように第１の容量やこの容量の電荷放電用のリセット信号が不要になり、より簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【００３３】
特に、請求項６の発明では、第２の容量と第３の容量とで容量値を等しく設定したので、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧がレファレンス電圧として生成される。
【００３４】
請求項８記載の発明では、差動増幅回路の２つの入力端子には、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とが与えられるので、入力信号は低歪みで増幅されることになる。
【００３５】
請求項９記載の発明では、第２の電圧増幅回路において、信号入力前の電圧がサンプルホールド回路にレファレンス電圧として保持されるので、その後の入力信号は差動増幅回路において低歪みで増幅される。
【００３６】
請求項１０記載の発明では、第１の電圧増幅回路の後段に更に１つの第２の電圧増幅回路又は縦続接続された複数の第２の電圧増幅回路が縦続接続されているので、入力信号は低消費電力且つ高利得で増幅される。
【００３７】
請求項１１記載の発明では、電圧増幅器の最終段にはオフセット補正回路が縦続接続されているので、オフセットを有効に削除でき、オフセットに起因するデューティ劣化を小さく抑制できる。
【００３８】
請求項１２及び請求項１３記載の発明では、簡易な構成で容易にオフセットを補正することができる。
【００３９】
請求項１４記載の発明では、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットに異常なピークの盛上りがある場合であっても、このピーク異常を検出せず、正常なピーク値を検出することができる。
【００４０】
請求項１５記載の発明では、入力差動電圧はコンパレータによって一定振幅の電圧にまで増幅されるので、ロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【００４１】
請求項１６記載の発明では、差動増幅回路はその出力が振幅制限される構成であるので、大きな振幅の入力信号に対しても飽和することがなく、デューティ劣化の少ない出力が得られる。
【００４２】
請求項１７〜請求項１９記載の発明では、リセット動作は、先ず、前段の第１の電圧増幅回路のレファレンス電圧発生回路、次いで第２の電圧増幅回路のサンプルホールド回路、その後にオフセット補正回路のピーク検出回路、更にその後にコンパレータの順で行われるので、安定した動作が実現され、精度の高い出力を得ることができる。
【発明の効果】
【００４３】
以上説明したように、請求項１〜４記載の発明によれば、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧が発生するので、高速にレファレンス電圧を発生させることが可能であると共に、ピーク検出回路が１つの規模で済むので、低消費電力化が可能である。
【００４４】
特に、請求項２記載の発明によれば、３つの容量と、これら容量の何れに電圧を保持させるかの切換構成によって、第１及び第２のピーク値とレファレンス電圧とを発生させるので、簡易な構成で容易にレファレンス電圧を発生させることができる。
【００４５】
請求項３記載の発明によれば、第１のピーク値と第２のピーク値との中間電圧をレファレンス電圧として発生させることができる。
【００４６】
請求項５〜７記載の発明によれば、請求項１記載の発明よりも簡単な構成でもって高速且つ低消費電力でレファレンス電圧を発生させることができる。
【００４７】
特に、請求項６の発明によれば、電圧発生回路の出力電圧とピーク保持された電圧とのちょうど中間の電圧をレファレンス電圧として生成することができる。
【００４８】
請求項８記載の発明によれば、差動増幅回路の２つの入力端子に、入力信号と、この入力信号の振幅の中心電圧であるレファレンス電圧とを与えたので、入力信号を低歪みで増幅することが可能である。
【００４９】
請求項９記載の発明によれば、信号入力前の電圧を第２の電圧増幅回路のサンプルホールド回路にレファレンス電圧として保持したので、その後の入力信号を低歪みで増幅することができる。
【００５０】
請求項１０記載の発明によれば、第１の電圧増幅回路の後段に更に１つ又は複数の第２の電圧増幅回路を縦続接続したので、入力信号を低消費電力且つ高利得で増幅できる。
【００５１】
請求項１１記載の発明によれば、電圧増幅器の最終段にオフセット補正回路を縦続接続したので、オフセットを有効に削除して、オフセットに起因するデューティ劣化を小さく抑制できる。
【００５２】
請求項１２及び請求項１３記載の発明によれば、簡易な構成で容易にオフセットを補正することができる。
【００５３】
請求項１４記載の発明によれば、オフセット補正回路のピーク検出回路に応答遅延回路を付加したので、先頭ビットのピーク異常を検出せず、正常なピーク値を検出することができる。
【００５４】
請求項１５記載の発明によれば、コンパレータによってロジックレベルの振幅を持つデジタル出力信号を得ることができると共に、ノイズ等による出力信号のふらつき、変動を抑制することができる。
【００５５】
請求項１６記載の発明によれば、差動増幅回路の出力を振幅制限したので、大きな振幅の入力信号に対する飽和を防止して、デューティ劣化の少ない出力を得ることができる。
【００５６】
請求項１７〜請求項１９記載の発明によれば、前段に位置する回路から順番にリセット動作を行わせる構成としたので、安定した動作を実現して、精度の高い出力を得ることができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明の実施の形態を図面に基づいて説明する。
【００５８】
(第１の実施の形態)
図１は、本発明の第１の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【００５９】
同図において、容量１の一端は接地されており（ここでは所定電圧ＶＤＤとし、ミニマムホールド回路として働くと仮定する）、その他端は、容量２、３の縦続接続からなる容量列４に縦続接続されている。各容量１、２、３には、スイッチＳＷ１、ＳＷ２、ＳＷ３が並列に接続されている。これらのスイッチＳＷ１〜ＳＷ３は各容量１〜３の両端を短絡して、電荷を抜く働きをする。また、ＶＩＣは電圧電流変換回路であって、その入力側は入力電圧信号Ｖｉｎが入力され、その出力側は前記容量１と容量列４とを縦続接続した回路が接続されていて、入力電圧Ｖｉｎと出力電圧とが等しくなるまで容量１〜３を充電（又は放電）する働きをする。
【００６０】
以下、図１のレファレンス電圧発生回路の詳細な動作を図１２に基づいて説明する。尚、以下の説明では、図１に示すように、容量１、２の接続点をノードＡ、容量２、３の接続点をノードＢ、容量３と電圧電流変換回路ＶＩＣとの接続点をノードＣとして説明する。
【００６１】
（１） リセット期間Ｔ１：この期間は全てのスイッチＳＷ１〜ＳＷ３がＯＮとなり、全容量１〜３の電荷が放電される。これにより、ノードＡ、ノードＢ及びノードＣの何れも電位ＶＤＤに固定される。
【００６２】
（２） 第１の期間Ｔ２：この期間は、スイッチＳＷ１のみＯＦＦとなり、容量１がホールド容量として働く。これにより、入力信号Ｖinの高電位側の電圧（第１のピーク値）Ｖｍａｘが容量１、即ちノードＡに保持されることになる。スイッチＳＷ２、ＳＷ３はＯＮのままであるので、ノードＡ、Ｂ及びＣは何れも高電位側の電圧Ｖｍａｘとなる。
【００６３】
（３） 第２の期間Ｔ３：前記第１の期間Ｔ２に続くこの期間は、スイッチＳＷ２、ＳＷ３も開放となり、容量１、２、３の縦続接続がホールド容量として働く。この期間に入力信号Ｖｉｎが低電位側に振れると、そのピーク値（第２のピーク値）ＶｍｉｎがノードＣに保持され、容量列４には２つのピーク値Ｖｍａｘ、Ｖｍｉｎの差電圧（Ｖｍａｘ-Ｖｍｉｎ）が保持される。
【００６４】
この時、ノードＢに生じるレファレンス電圧Ｖｒｅｆの電位について考える。先ず、第１の期間Ｔ２に、無入力信号時の出力電圧Ｖｍａｘが検出され、この電圧Ｖｍａｘが容量１に保持される。この時、容量２、３はディスチャージされている。従って、容量１、２、３の容量値をＣ１、Ｃ２、Ｃ３、保持された電圧をＶ１、Ｖ２、Ｖ３、蓄えられた電荷量をＱ１、Ｑ２、Ｑ３とすると、次式が成立する。
【００６５】
Ｑ１ = Ｃ１・Ｖ１ = Ｃ１・Ｖｍａｘ
Ｑ２ = Ｃ２・Ｖ２ = ０
Ｑ３ = Ｃ３・Ｖ３ = ０
次に、第２の期間Ｔ３では、容量１〜３の直列接続状態の下で、最大入力信号時の出力電圧Ｖｍｉｎがサンプリング及び保持される。このとき、移動電荷をｑで表すと、次式が成立する。
【００６６】
(Ｑ１+ｑ)/Ｃ１+ｑ/Ｃ２+ｑ/Ｃ３=Ｖｍｉｎ
∴  ｑ = (Ｖｍｉｎ - Ｑ１/Ｃ１) ・Ｃ４
where  １/Ｃ４ = (１/Ｃ１+１/Ｃ２+１/Ｃ３)
従って、レファレンス電圧Ｖｒｅｆは、以下のようになる。
【００６７】
Ｖｒｅｆ = Ｖｍｉｎ - (Ｃ４/Ｃ３)(Ｖｍｉｎ - Ｖｍａｘ)
ここで、Ｃ２=Ｃ３、Ｃ１=Ｋ・Ｃ２（ｋは自然数）とすると、
Ｖｒｅｆ=Ｖｍｉｎ-(１/(２+１/Ｋ))(Ｖｍｉｎ-Ｖｍａｘ)
=(Ｖｍｉｎ+Ｖｍａｘ)/２+(１/４Ｋ)(Ｖｍｉｎ-Ｖｍａｘ)
=(Ｖｍｉｎ+Ｖｍａｘ)/２+ΔＶ
where  ΔＶ=(１/４Ｋ)(Ｖｍｉｎ-Ｖｍａｘ)
となる。上式から、Ｋ>>１とすることにより、レファレンス電圧Ｖｒｅｆとして、高電位側の保持電圧Ｖｍａｘに容量２の保持電圧（(Ｖｍａｘ-Ｖｍｉｎ)/２）を加算した電圧、即ち、２つのピーク値Ｖｍｉｎ、Ｖｍａｘの中間の電圧(Ｖｍｉｎ+Ｖｍａｘ)/２が得られることが判る。
【００６８】
以上述べたように、本実施の形態では、レファレンス電圧発生回路の出力がセットリングされた時点で自動的にレファレンス電圧Ｖｒｅｆが発生するので、従来のようにピーク検出された電圧を次段の電圧分圧器で分圧してレファレンス電圧を発生させる構成に比べて、高速にレファレンス電圧Ｖｒｅｆを発生させることが可能である。しかも、ピーク検出回路は１つの規模で済むので、低消費電力化も効果的である。
【００６９】
(第２の実施の形態)
図２は、本発明の第２の実施の形態に係る発明のレファレンス電圧発生回路を示す。
【００７０】
図２のレファレンス電圧発生回路は、図１に示した容量１、容量２、容量３の縦続接続からなる容量列４、及び電圧電流変換回路Ｃとを備える。更に、ｍ５は一方向のみに電流を流す単一方向導通素子としてのカスコードトランジスタ、ｍ６はバッファ回路としてのＮＭＯＳソースフォロワトランジスタ、ｍ８は容量１に並列接続された第１のリセット回路としてのＰＭＯＳトランジスタ、ｍ９及びｍ１０は各々前記容量２、３に並列接続された第２のリセット回路としてのＰＭＯＳトランジスタである。
【００７１】
前記電圧電流変換回路Ｃは、バイアス電流源Ｉｏによりバイアスされ且つソースが結合されたＰＭＯＳトランジスタペアｍ１、ｍ２と、ＮＭＯＳトランジスタｍ３、ｍ４から成るカレントミラー回路とにより構成され、前記２つのＰＭＯＳトランジスタｍ１、ｍ２のゲート端子が２つの入力端子となっている。前記電圧電流変換回路Ｃの出力端子ｏｕｔは、カスコードトランジスタｍ５の一端に接続され、前記カスコードトランジスタｍ５の他端は前記容量列４の一端と前記ＮＭＯＳソースフォロワトランジスタｍ６の入力端子であるゲートに接続されている。前記容量列４の他端と容量１とはノードＡにて接続され、前記容量１の他端は所定電圧ＶＤＤが与えられている。
【００７２】
更に、前記ＮＭＯＳソースフォロワトランジスタｍ６の出力端子であるソースは、前記電圧電流変換回路Ｃの一方の入力端子（即ち、ＰＭＯＳトランジスタｍ２のゲート）に接続されており、前記電圧電流変換回路Ｃの他方の入力端子であるＰＭＯＳトランジスタｍ１のゲートには入力信号Ｖｉｎが入力されている。前記第１のリセット回路としてのＰＭＯＳトランジスタｍ８は前記容量１の電荷を放電し、前記第２のリセット回路としてのＰＭＯＳトランジスタｍ９、ｍ１０は前記容量２、３の電荷を放電する。前記容量列４の容量２と容量３との接続点であるノードＢの電圧は、ＮＭＯＳソースフォロワトランジスタＭ７を通して、レファレンス電圧Ｖｒｅｆとして取り出される。
【００７３】
本実施の形態のレファレンス電圧発生回路は次のように動作する。先ず、最初のリセット期間では、リセット信号ＳＷ１、ＳＷ２、ＳＷ３の何れもＬＯＷとなり、各容量１、２、３の電荷は全て放電され、ノードＡ、Ｂ、Ｃの何れも電圧ＶＤＤに設定される。次に、第１の期間では、リセット信号ＳＷ１がＨＩＧＨとなって、容量１は電圧電流変換回路Ｃの２つのＰＭＯＳトランジスタｍ１、ｍ２のゲート電圧が等しくなるまで充電され、入力信号Ｖｉｎの第１の期間での最大値Ｖｍａｘが検出、保持される。次に、第２の期間では、リセット信号ＳＷ２、ＳＷ３もＨＩＧＨとなり、ノードＣには入力信号Ｖｉｎの第２の期間での最小値Ｖｍｉｎが検出保持される。この時点でノードＢの電圧が安定していて、このノードＢの電圧に応じたレファレンス電圧Ｖｒｅｆ（= (Ｖｍａｘ+Ｖｍｉｎ)/２）が取り出される。
【００７４】
このように、本実施の形態では、入力信号Ｖｉｎの信号振幅の中間電圧がレファレンス電圧Ｖｒｅｆとして極めて容易に発生されることになる。また、この回路構成では、従来のような抵抗分圧による電圧分圧器を必要としないので、高速且つ低消費電力でレファレンス電圧Ｖｒｅｆを発生することができる。
【００７５】
尚、本実施の形態では、ミニマムホールド回路に基づいて構成したが、本発明はこの構成に限定されるものではなく、マキシマムホールド回路に基づいた回路を用いた構成も含まれるものである。この場合には、全てのトランジスタの極性を入れ換えて、電源電圧ＶＤＤと接地ＶＳＳとを逆にすれば良い。
【００７６】
(第３の実施の形態)
図３は、本発明の第３の実施の形態に係る発明のレファレンス電圧発生回路を示す。本実施の形態では、電圧発生回路５が設けられ、この電圧発生回路５により、前記第１の実施の形態の容量１及びスイッチＳＷ１を代用する構成としたものである。
【００７７】
即ち、同図のレファレンス電圧発生回路では、２つの容量２、３の縦続接続からなる容量列４と、前記容量２、３と並列接続された２つのスイッチＳＷ２、ＳＷ３と、電圧電流変換回路ＶＩＣと共に、所定電圧を発生する電圧発生回路５が用意される。この電圧発生回路５の出力端子は、前記容量列４の一方の容量２の一端に与えられる。前記容量列４の２つの容量２、３の接続ノードＢの電圧がレファレンス電圧Ｖｒｅｆとして出力される。本実施の形態でも、第１の実施の形態と同様に、容量列４を構成する２つの容量２、３の容量値は相互に等しく設定される。
【００７８】
本実施の形態のレファレンス電圧発生回路は、入力信号Ｖｉｎが第１の期間では一定値の場合に有効であり、その一定電圧を電圧発生回路５で発生し、容量２の一端に常に与えている。これにより、容量１やその容量１のためのリセット信号が不要となるので、より簡単な構成で同等の効果を得ることができる。また、容量列４を構成する２つの容量２、３の容量値を相互に等しく設定しているので、電圧発生回路５の出力電圧とピーク検出保持された電圧とのちょうど中間の電圧がレファレンス電圧Ｖｒｅｆとして生成されることになる。
【００７９】
本実施の形態のレファレンス電圧発生回路も、図１に示した構成と同様に、図２に適用可能である。即ち、図２において、容量１、リセット用トランジスタｍ８及びリセット信号ＳＷ１を取り除き、電圧発生回路５の出力電圧をノードＡに与える構成とすれば良い。
【００８０】
(第４の実施の形態)
図４は、本発明の第４の実施の形態に係る発明の電圧増幅器を示す。
【００８１】
同図の電圧増幅器は第１の電圧増幅回路８で構成される。この第１の電圧増幅回路８は、前記図１に示した回路構成と同一の回路構成を持つレファレンス電圧発生回路７と、差動増幅回路６とにより構成されている。入力信号Ｉｎは、差動増幅回路６の一方の入力端子とレファレンス電圧発生回路７の入力端子（即ち、電圧電流変換回路ＶＩＣ）に入力される。前記レファレンス電圧発生回路７からのレファレンス電圧Ｖｒｅｆは、差動増幅回路６の他方の入力端子に与えられる。
【００８２】
前記の構成により、差動増幅回路６の２つの入力端子には、入力信号Ｉｎとこの入力信号Ｉｎの振幅の中心電圧（レファレンス電圧Ｖｒｅｆ）とが与えられることになるので、入力信号Ｉｎを低歪で増幅することができる。また、従来の構成に比べて、ピーク検出回路１つと電圧分圧回路とが削減されているので、低消費電力且つ高速な動作が可能となる。
【００８３】
尚、本実施の形態では、レファレンス電圧発生回路７は図１に示した回路構成としたが、図３に示した回路構成であっても良いのは勿論である。
【００８４】
(第５の実施の形態)
図５は、本発明の第５の実施の形態に係る発明の電圧増幅器を示す。
【００８５】
同図の電圧増幅器９は、前記図４に示した第１の電圧増幅回路８と、縦続接続された２個の第２の電圧増幅回路１１、１１とを備える。前記各第２の電圧増幅回路１１、１１は、サンプルホールド回路１０と差動増幅回路６とにより構成されている。各第２の電圧増幅回路１１への入力信号は、差動増幅回路６の一方の入力端子とサンプルホールド回路１０とに与えられ、前記サンプルホールド回路１０の出力は、前記差動増幅回路６の他方の入力端子に与えられている。
【００８６】
ここで、第１の電圧増幅回路８の出力電圧について考える。図４に入力信号Ｉｎとして波形を示した入力信号が入力された場合、レファレンス電圧発生回路７の出力電圧Ｖｒｅｆは、入力信号Ｉｎの振幅の１/２の電圧だけ正確にシフトするので、第１の電圧増幅回路８の出力信号は、図４の出力信号Ｏｕｔに示したような波形となる。即ち、信号入力前の電圧が信号入力時の振幅中心となる。この性質を利用して、第２の電圧増幅回路１１では、信号が入力される前にその電圧をサンプルホールド回路１０によりサンプルホールドし、その電圧を差動増幅回路６のためのレファレンス電圧Ｖｒｅｆとして使用している。
【００８７】
尚、図５においては、差動増幅回路６は１つの差動入力端子を持つシングル構成のものを例示しているが、図６に示すように、２つの差動入力を持つ差動増幅回路１２を用いれば差動形式で構成することができ、ノイズ耐性及び電圧利得の向上を図ることができる。
【００８８】
また、本実施の形態では、２個の第２の電圧増幅回路１１を縦続接続したが、３個以上の第２の電圧増幅回路１１を縦続接続したり、１個の第２の電圧増幅回路１１のみを備える場合であっても良い。
【００８９】
(第６の実施の形態)
図７は、本発明の第６の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴点は、最終段にオフセット補正回路を設けた構成にある。
【００９０】
即ち、同図の電圧増幅器９を構成する第１の電圧増幅回路８及び第２の電圧増幅回路１１により、入力信号はある程度増幅されてくるが、この信号のままではデバイスのミスマッチ等によるオフセットが差動入力信号間に存在するために、この信号をそのまま用いてロジックレベルにまで一気に増幅すると、図１３に示すように、デューティ劣化が生じてしまう場合がある。そこで、本実施の形態では、図７に示すように、第２の電圧増幅回路１１の後段である最終段に、オフセット補正回路１４を縦続接続する構成が採用される。
【００９１】
前記オフセット補正回路１４は、第１及び第２の差動入力端子を持つ差動増幅回路１２と、第１及び第２のピーク検出回路１３ａ、１３ｂとから構成されている。図７に示すように、第２の電圧増幅回路１１の差動増幅回路１２の差動信号はオフセット補正回路１４に入力され、この差動入力信号を構成する一方の信号（第１の信号）と、この第１の信号を前記第１のピーク検出回路１３ａに入力して検出保持された第１の信号のピーク値とが、第１の差動信号として差動増幅回路１２の一方（第１）の差動入力端子の非反転入力端子及び反転入力端子に入力される。同様に、第２の電圧増幅回路１１の差動増幅回路１２からの他方の信号（第２の信号）と、この第２の信号を第２のピーク検出回路１３ｂに入力して検出保持された第２の信号のピーク値とが、第２の差動信号として差動増幅回路１２の他方（第２）の差動入力端子の非反転入力端子及び反転入力端子に入力される。
【００９２】
従って、本実施の形態では、以上の構成により、オフセットを効果的に削除でき、デューティ劣化を抑制することが可能である。
【００９３】
尚、本実施の形態では、第１の電圧増幅回路８の後段に１つの第２の電圧増幅回路１１を縦続接続した構成に対して更にオフセット補正回路１４を配置する構成を採用したが、第２の電圧増幅回路１１を２つ以上備える構成に適用したり、この第２の電圧増幅回路を備えず、第１の電圧増幅回路８のみを持つ構成に適用しても良いのは言うまでもない。
【００９４】
(第７の実施の形態)
図８は、本発明の第７の実施の形態に係る発明の電圧増幅器を示す。
【００９５】
本実施の形態では、前記図７に示した第６の実施の形態と同様に、最終段にオフセット補正回路１４を配置しているが、このオフセット補正回路１４が有する２つのピーク検出回路１３ａ、１３ｂの配置位置を図７とは異なる位置に変更したものである。
【００９６】
即ち、図８では、第２の電圧増幅回路１１の差動増幅回路１２の差動信号は、オフセット補正回路１４の差動増幅回路１２の一方の差動入力端子（第１の差動入力端子）にそのまま第１の差動信号として入力されると共に、第１及び第２のピーク検出回路１３ａ、１３ｂに入力されてその各ピーク値が検出保持され、この各ピーク値が前記差動増幅回路１２の他方の差動入力端子（第２の差動入力端子）に第２の差動信号として入力される構成となっている。
【００９７】
従って、本実施の形態でも、前記の構成により、前記第６の実施の形態と同様に、容易にオフセットをキャンセルすることができる。
【００９８】
前記第１の電圧増幅回路８の差動増幅回路６、第２の電圧増幅回路１１の差動増幅回路１２、及びオフセット補正回路１４の差動増幅回路１２は、各々、その出力が振幅制限されている。従って、大きな振幅の入力信号に対する飽和を防止できるので、デューティ劣化の少ない出力を得ることができる。尚、この振幅制限は、図４〜図７の差動増幅回路６、１２に対して適用しても良い。
【００９９】
(第８の実施の形態)
図９は、本発明の第８の実施の形態に係る発明の電圧増幅器を示す。
【０１００】
前記第６及び第７の実施の形態でのオフセット補正回路１４が正常に動作するためには、２つの入力信号のピーク値が正確に検出及び保持されなければならないが、実際の波形は、図１３に記号Ａで示すように、先頭ビットのピーク値が正常な場合のピーク値よりも大きくなる。これは、前段までの増幅回路において、レファレンス電圧Ｖｒｅｆを発生するまでに時間遅延があるために、先頭ビットのピーク値が大きくなってしまうためである。この場合、オフセットが正常にキャンセルされないため、このままの信号を用いてコンパレータなどでロジックレベルまで一気に変換すると、大きなデューティ劣化が生じてしまう場合がある。
【０１０１】
そこで、本実施の形態では、先頭ビットの異常なピーク値の影響をなくすように、応答遅延回路１５を配置している。この応答遅延回路１５は、第２の電圧増幅回路１１の差動増幅回路１２からオフセット補正回路１４への入力差動信号をモニターして、オフセット補正回路１４の２つのピーク検出回路１３ａ、１３ｂが入力信号の２ビット目以降でピーク値を検出、保持するように、これらピーク検出回路１３ａ、１３ｂの検出、保持動作を遅らせる機能を果たす。
【０１０２】
従って、本実施の形態では、応答遅延回路１５によって、先頭ビットに異常なピークの盛り上がりがあっても、図１４に記号Ｂで示すように、２ビット目以降の正常なピーク値を検出することが可能となる。
【０１０３】
(第９の実施の形態)
図１０は、本発明の第９の実施の形態に係る発明の電圧増幅器を示す。本実施の形態の特徴は、最後段にコンパレータ１６を配置した点である。
【０１０４】
本実施の形態では、オフセット補正回路１４の差動増幅回路１２の出力信号は、アナログ信号であって、その振幅も一定となっていないが、後段に配置したコンパレータ１６は、前記オフセット補正回路１４の差動増幅回路１２の差動電圧を一定ロジックレベルの振幅を持つデジタル信号に増幅、変換して、出力端子Ｏｕｔ、Ｏｕｔｂから出力する。
【０１０５】
更に、前記コンパレータ１６は制御信号を受け、この制御信号により出力端子Ｏｕｔ、Ｏｕｔｂから出力電圧値を固定できるように構成されている。この構成では、リセット期間等において、出力端子Ｏｕｔ、Ｏｕｔｂからの出力信号が振幅するのを防ぐことが可能である。
【０１０６】
(第１０の実施の形態)
図１１は、本発明の第１０の実施の形態に係る発明の電圧増幅器を示す。
【０１０７】
同図では、リセット信号が第１の電圧増幅回路８のレファレンス電圧発生回路７に入力されると共に、このリセット信号は遅延回路１７ａで設定時間遅延された後、このリセット信号が第２の電圧増幅回路１１のサンプルホールド回路１０に制御信号として入力される。更に、前記遅延回路１７ａにより遅延されたリセット信号は、他の遅延回路１７ｂにより更に設定時間遅延された後、オフセット補正回路１４の第１及び第２のピーク検出回路１３ａ、１３ｂに入力されると共に、前記遅延回路１７ｂの後段に配置した遅延回路１７ｃにより更に設定時間遅延された後、コンパレータ１６に制御信号として入力される。
【０１０８】
従って、本実施の形態では、前段のリセット動作が完全に終了した後に、後段をリセットして行くことができるので、安定した動作を実現することができる。
【０１０９】
尚、本実施の形態では、図１０に示した電圧増幅器に適用した例を示したが、図５〜図９に示した電圧増幅器に対しても同様に適用しても良いのは勿論である。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施の形態のレファレンス電圧発生回路を示す図である。
【図２】本発明の第２の実施の形態のレファレンス電圧発生回路を示す図である。
【図３】本発明の第３の実施の形態のレファレンス電圧発生回路を示す図である。
【図４】本発明の第４の実施の形態の電圧増幅器を示す図である。
【図５】本発明の第５の実施の形態の電圧増幅器を示す図である。
【図６】同電圧増幅器の変形例を示す図である。
【図７】本発明の第６の実施の形態の電圧増幅器を示す図である。
【図８】本発明の第７の実施の形態の電圧増幅器を示す図である。
【図９】本発明の第８の実施の形態の電圧増幅器を示す図である。
【図１０】本発明の第９の実施の形態の電圧増幅器を示す図である。
【図１１】本発明の第１０の実施の形態の電圧増幅器を示す図である。
【図１２】本発明の第１の実施の形態のレファレンス電圧発生回路の動作を説明する図である。
【図１３】入力信号の先頭ビットのピーク異常による誤動作を示す図である。
【図１４】本発明の第８の実施の形態の電圧増幅器の応答遅延回路の動作に基づく効果を示す図である。
【符号の説明】
【０１１１】
１                      容量
２                      容量
３                      容量
４                      容量列
Ａ、Ｂ、Ｃ              ノード
Ｃ                      電圧電流変換回路
ｍ５                    カスコードトランジスタ（単方向導通素子）
ｍ６                    ソースフォロワトランジスタ（バッファ回路）
ｍ８                    ＰＭＯＳトランジスタ（第１のリセット回路）
ｍ９、ｍ１０            ＰＭＯＳトランジスタ（第２のリセット回路）
５                      電圧発生回路
６                      差動増幅回路
７                      レファレンス電圧発生回路
８                      第１の電圧増幅回路
９                      電圧増幅器
１０                    サンプルホールド回路
１１                    第２の電圧増幅回路
１２                    ２つの差動入力端子を持つ差動増幅回路
１３ａ                  第１のピーク検出回路
１３ｂ                  第２のピーク検出回路
１４                    オフセット補正回路
１５                    応答遅延回路
１６                    コンパレータ
１７ａ、１７ｂ、１７ｃ  遅延回路