(57)【要約】【課題】良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。【解決手段】薄膜半導体装置１０は、半導体膜１３、ゲート絶縁膜１８、ゲート電極２１まではパターンなどを設けないで平坦なまま形成され、さらに半導体層１３、ゲート絶縁膜１８の下層には段差を生じさせる層が形成されていない。従って、ゲート絶縁膜１８に、亀裂等が生じず、ゲートリーク電流を抑制させることができ、良好な電気的特性を備える薄膜半導体装置１０を提供することができる。【選択図】図３
2008112909.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜及び前記半導体層は、段差が生じないよう平坦に形成されていることを特徴とする薄膜半導体装置。
【請求項２】
前記基板と前記半導体層との間には絶縁膜が形成されていることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
前記ゲート電極と前記ゲート絶縁膜の側面とを覆うように、前記半導体層上に形成された側壁絶縁膜を更に備えることを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記半導体層の表面領域には、不純物が拡散された第１の不純物拡散領域が形成され、
更に前記側壁絶縁膜下には不純物が拡散された第２の不純物拡散領域が形成され、
前記第２の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度より低いことを特徴とする請求項３に記載の薄膜半導体装置。
【請求項５】
前記基板は、ガラス基板、樹脂フィルムから構成されることを特徴とする請求項１乃至４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
前記半導体層は、シリコン、ゲルマニウム、これらの混合物、これらの材料の炭化物のうちの一種類からなる単層もしくはこれらの材料の重ね構造からなることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置。
【請求項７】
前記半導体層は、半導体特性を有する酸化物、炭化物そして硫化物、セレン化合物、テルル化合物などのカルコゲナイド膜の単層もしくはこれらの材料薄膜の重ね構造からなることを特徴とする請求項１乃至６のいずれか１項に記載の薄膜半導体装置。
【請求項８】
前記半導体層には、りん、砒素、アンチモン、ボロン、アルミニウム、インジウムあるいはガリウムなどを含有させることを特徴とする請求項１乃至７のいずれか１項に記載の薄膜半導体装置。
【請求項９】
前記半導体層は、複数元素から構成されており、かつ前記構成元素が薄膜の膜厚方向でその組成に分布が存在することを特徴とする請求項１乃至８のいずれか１項に記載の薄膜半導体装置。
【請求項１０】
基板上に半導体膜を形成し、前記半導体膜上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記半導体膜と前記絶縁膜と前記導電膜とからなる積層膜を形成する積層膜形成工程と、
前記導電膜を所定パターンに形成し、ゲート電極を形成するゲート電極形成工程と、
前記絶縁膜を所定パターンに形成し、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体膜を所定のパターンに形成し、半導体層を形成する半導体層形成工程を備えることを特徴とする薄膜半導体装置の製造方法。
【請求項１１】
前記絶縁膜を動作領域に対応するパターンに形成する絶縁膜加工工程を更に備え、
前記半導体層形成工程では、動作領域に対応するパターンに形成された前記絶縁膜をマスクとして前記半導体層を形成することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜形成工程は、前記ゲート電極をマスクとして前記半導体層上に形成された前記絶縁膜を除去することによってゲート絶縁膜を形成することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記半導体層上に前記絶縁膜が形成された状態で、前記絶縁膜を介して不純物を前記半導体層に導入する不純物導入工程を更に備えることを特徴とする請求項１０乃至１２のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記半導体層上の前記絶縁膜が除去された状態、あるいは前記絶縁膜を介して不純物を前記半導体層に導入する不純物導入工程を更に備えることを特徴とする請求項１０乃至１２のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１５】
前記基板は、ガラス基板、樹脂フィルムから構成されることを特徴とする請求項１０乃至１４のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１６】
前記半導体層は、シリコン、ゲルマニウム、これらの混合物、これらの材料の炭化物のうちの一種類からなる単層もしくはこれらの材料の重ね構造からなることを特徴とする請求項１０乃至１５のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１７】
前記半導体層は、半導体特性を有する酸化物、炭化物そして硫化物、セレン化合物、テルル化合物などのカルコゲナイド膜の単層もしくはこれらの材料薄膜の重ね構造からなることを特徴とする請求項１０乃至１６のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１８】
前記半導体層には、りん、砒素、アンチモン、ボロン、アルミニウム、インジウムあるいはガリウムなどを含有させることを特徴とする請求項１０乃至１７のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１９】
前記半導体層は、複数元素から構成されており、かつ前記構成元素が薄膜の膜厚方向でその組成に分布が存在することを特徴とする請求項１０乃至１８のいずれか１項に記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置及びその製造方法に関し、特にガラス又は樹脂からなる基板もしくはフイルム上に形成された薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えばパーソナルコンピュータ、テレビ等の電気機器において、液晶表示装置が用いられている。液晶表示装置では、高精細化、信号処理の高速化、大画面化が技術開発の重要な課題とされている。これらの課題を解決するため、液晶表示装置を構成する画素を駆動するために用いられている薄膜トランジスタ（Thin Film Transistor;以下、ＴＦＴ）の性能向上が進められている。ＴＦＴの解決すべき主要な課題としては、キャリアの移動度の向上、トランジスタ非駆動時の電流（オフ電流あるいはサブスレショルド電流と呼ばれる：Ioff）の低減が挙げられる。
【０００３】
また、薄膜トランジスタとして種々の構造が提案されており、具体的にはトップゲート型とボトムゲート型が採用されている。前者はゲート電極を半導体薄膜層の下に形成しており、後者は半導体層より上にゲート電極を形成した構造を特徴とする。トップゲート型のＴＦＴは例えば特許文献１に開示されている。
【０００４】
一般に非晶質シリコン半導体薄膜を用いたＴＦＴではボトムゲート型が採用されており、レーザアニール技術を用いた多結晶シリコン（ポリシリコンあるいはｐｏｌｙ Ｓｉと呼ばれることもある）、いわゆる低温多結晶シリコンからなるＴＦＴではトップゲート型が多く採用されている。
【０００５】
そして、最近の高性能液晶表示装置では低温多結晶シリコンを用いたトップゲート型ＴＦＴの採用が以下の理由から増えつつある。第一の要因は、ボトムゲート型を適用するとシリコンを溶融する際に、その下層にゲート絶縁膜や金属などのゲート電極が加熱され、これらが反応する可能性があること、また下地段差上のシリコン膜を溶融して再結晶化する際に、段差上で結晶粒成長が阻害されるなどの欠点があるためである。
【０００６】
多結晶シリコン膜を構成する結晶粒の粒径は下地界面近傍で小さく、膜の表面側で大きくなることが多い。これは膜形成初期に下地上に形成された初期結晶核およびその後のレーザ照射により溶融・再結晶化する際に下地材の元素との結合、密着力、凝集力などの下地層に起因した因子により結晶粒の成長が抑制されるためである。そして界面から離れるにしたがってこれらの要因の結晶粒成長への影響が小さくなるために粒が大きくなる。
【０００７】
多結晶半導体膜内でのキャリアは主に結晶粒界で散乱され、その移動度が低下する。したがって高移動度の高性能ＴＦＴを実現するには結晶粒が大きいことが望まれる。つまり、移動度の面からも同じ膜内でも比較的大きな結晶粒の表面近傍をチャンネル領域とするトップゲート型ＴＦＴ構造が採用される。
【特許文献１】特開２００２−５０７６４号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１に開示されたトップゲート型の薄膜半導体装置では、多結晶シリコン層を形成し半導体層として機能する領域を形成した上で、半導体層上にゲート絶縁膜が形成される。更に、このゲート絶縁膜上にゲート電極が形成される。従って、半導体層周辺領域に形成されたゲート絶縁膜、ゲート電極に段差が生じこの段差に起因して、ゲート絶縁膜、ゲート電極に亀裂等が発生する問題がある。このような亀裂が生ずると、リーク電流の発生、絶縁破壊電圧の低下等が生じ、薄膜半導体装置の電気的特性が低下する。
【０００９】
本発明は上述した実情に鑑みてなされたものであり、良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の第１の観点に係る薄膜半導体装置は、
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記ゲート絶縁膜及び前記半導体層は、段差が生じないよう平坦に形成されていることを特徴とする。
【００１１】
前記基板と前記半導体層との間には絶縁膜が形成されてもよい。
【００１２】
前記ゲート電極と前記ゲート絶縁膜の側面とを覆うように、前記半導体層上に形成された側壁絶縁膜を更に備えてもよい。
【００１３】
前記半導体層の表面領域には、不純物が拡散された第１の不純物拡散領域が形成され、
更に前記側壁絶縁膜下には不純物が拡散された第２の不純物拡散領域が形成され、
前記第２の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度より低くてもよい。
【００１４】
前記基板は、ガラス基板、樹脂フィルムから構成されてもよい。
【００１５】
前記半導体層は、シリコン、ゲルマニウム、これらの混合物、これらの材料の炭化物のうちの一種類からなる単層もしくはこれらの材料の重ね構造からなってもよい。
【００１６】
前記半導体層は、半導体特性を有する酸化物、炭化物そして硫化物、セレン化合物、テルル化合物などのカルコゲナイド膜の単層もしくはこれらの材料薄膜の重ね構造からなってもよい。
【００１７】
前記半導体層には、りん、砒素、アンチモン、ボロン、アルミニウムあるいはインジウムなどを拡散させてもよい。
【００１８】
前記半導体層は、複数元素から構成されており、かつ前記構成元素が薄膜の膜厚方向でその組成に分布が存在してもよい。
【００１９】
上記目的を達成するため、本発明の第２の観点に係る薄膜半導体装置の製造方法は、
基板上に半導体膜を形成し、前記半導体膜上に絶縁膜を形成し、前記絶縁膜上に導電膜を形成し、前記半導体膜と前記絶縁膜と前記導電膜とからなる積層膜を形成する積層膜形成工程と、
前記導電膜を所定パターンに形成し、ゲート電極を形成するゲート電極形成工程と、
前記絶縁膜を所定パターンに形成し、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体膜を所定のパターンに形成し、半導体層を形成する半導体層形成工程を備えることを特徴とする。
【００２０】
前記絶縁膜を動作領域に対応するパターンに形成する絶縁膜加工工程を更に備え、
前記半導体層形成工程では、動作領域に対応するパターンに形成された前記絶縁膜をマスクとして前記半導体層を形成してもよい。
【００２１】
前記ゲート絶縁膜形成工程では、前記ゲート電極をマスクとして前記半導体層上に形成された前記絶縁膜を除去することによってゲート絶縁膜を形成してもよい。
【００２２】
前記半導体層上に前記絶縁膜が形成された状態で、前記絶縁膜を介して不純物を前記半導体層に導入する不純物導入工程を更に備えてもよい。
【００２３】
前記半導体層上の前記絶縁膜が除去された状態で、前記絶縁膜を介して不純物を前記半導体層に導入する不純物導入工程を更に備えてもよい。
【００２４】
前記基板は、ガラス基板、樹脂フィルムから構成されてもよい。
【００２５】
前記半導体層は、シリコン、ゲルマニウム、これらの混合物、これらの材料の炭化物のうちの一種類からなる単層もしくはこれらの材料の重ね構造からなってもよい。
【００２６】
前記半導体層は、半導体特性を有する酸化物、炭化物そして硫化物、セレン化合物、テルル化合物などのカルコゲナイド膜の単層もしくはこれらの材料薄膜の重ね構造からなってもよい。
【００２７】
前記半導体層には、りん、砒素、アンチモン、ボロン、アルミニウム、インジウムあるいはガリウムなどを含有させてもよい。
【００２８】
前記半導体層は、複数元素から構成されており、かつ前記構成元素が薄膜の膜厚方向でその組成に分布が存在してもよい。
【発明の効果】
【００２９】
本発明によれば、ゲート絶縁膜の下地を平坦に形成することにより、良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態に係る薄膜半導体装置及びその製造方法について図面を参照して説明する。
【００３１】
本発明の実施形態に係る薄膜半導体装置１０を図１乃至３に示す。図１は、薄膜半導体装置１０を示す平面図である。図２は、図１に示すII−II線断面図であり、図３は図１に示すIII−III線断面図である。薄膜半導体装置１０は、例えば液晶表示装置の画素電極に信号を供給するために用いられる。
【００３２】
本実施形態に係る薄膜半導体装置１０は、基板１１と、第１絶縁層（アンダーコート層）１２と、半導体層１３と、チャネル領域１４と、ソース領域１５、ドレイン領域１６と、層間絶縁膜１７と、ゲート絶縁膜１８と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、ゲート引出電極２４を備える。また、薄膜半導体装置１０には、薄膜半導体装置１０が設置される液晶表示装置（図示せず）に所定信号を供給するための透明電極３１が形成される。
【００３３】
基板１１は、例えばガラス基板、樹脂基板等から構成される。基板１１上には第１絶縁層（アンダーコート層）１２が形成される。なお、基板１１としては、サファイア基板、シリコン単結晶基板、その他の絶縁、半絶縁または半導体基板、プラスティックなどの樹脂フィルムならびにそれらの複合体を用いることも可能である。
【００３４】
第１絶縁層（アンダーコート層）１２は、基板１１の主面上に形成される。第１絶縁層１２は、例えば１００ｎｍの厚みに形成されたシリコン窒化膜１２ａと、例えば１００ｎｍの厚みでシリコン窒化膜１２ａ上に形成されたシリコン酸化膜１２ｂと、から構成される。レーザ熱処理のような高温熱処理が加えられる場合等のプロセスにおいて基板に含有している不純物が半導体層１３あるいはゲート絶縁膜１８に拡散すると、閾値電圧等のＭＯＳトランジスタ特性の安定性、ＴＦＴの信頼性を損なうおそれがあるが、本実施形態では第１絶縁層１２を形成することによって、不純物が半導体層等に拡散することを抑止することができるため、特性の安定性、良好な信頼性を得ることができる。
【００３５】
半導体層１３は、例えばＳｉＧｅから構成される。半導体層１３は、第１絶縁層１２上に形成され、例えば１００ｎｍの厚みを備える。また、半導体層１３の表面領域には、チャネル領域１４とソース領域１５とドレイン領域１６とが形成される。また、本実施形態では、詳細に後述するように半導体層１３の上面は平坦に形成される。このように半導体層１３の上面が平坦に形成されることによって、ゲート絶縁膜１８、ゲート電極２１を平坦に形成することができる。また、半導体層１３の表面領域は、詳細に後述するようにランプアニールによって処理が施されることにより、アニールを施さない場合と比較して結晶粒径が大きく形成される。これにより、半導体層１３内の電子／正孔の移動度を向上させることができる。
【００３６】
なお、半導体層１３は、Ｓｉ・Ｇｅ系以外にも半導体特性を有するＺｎＯなどの酸化物、ＳｉＣなどの炭化物、ＺｎＳなどの硫化物、ＺｎＳｅなどのセレン化合物、ＺｎＴｅなどのテルル化合物などのいわゆるカルコゲナイド膜の単層膜もしくはこれらの材料の薄膜が積層された積層膜から形成されても良い。
【００３７】
ソース領域１５は、半導体層１３の表面領域に形成される。ソース領域１５には、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。また、ソース領域１５の上面にはソース電極２２が形成される。
【００３８】
ドレイン領域１６は、半導体層１３の表面領域に形成される。ドレイン領域１６には、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。また、ドレイン領域１６の上面にはドレイン電極２３が形成される。なお、該ソースおよびドレインを形成する半導体層がＺｎＯなどＳｉやＳｉＧｅなどのＳｉ系材料でない場合は、該半導体材料においてｎ型又はｐ型の不純物を形成することができる不純物を導入される。例えば半導体層がＺｎＯの場合は、代表的な不純物としてはｎ型領域にはガリウムやアルミニウムを含有させ、ｐ型域には窒素やリチウムなどが導入される。
【００３９】
チャネル領域１４は、半導体層１３の上面に形成される。チャネル領域１４は、ゲート電極２１に所定の電圧が印加された際、導電型が反転し、チャネルが形成される領域であり、半導体層がＳｉ系の場合はリンやボロン等の不純物が拡散されることがある。なお、所定の閾値電圧を実現するため、イオン注入法等によって、１０13atoms/cm2〜１０14atoms/cm2のオーダーのドーピングが施されている。
【００４０】
層間絶縁膜１７は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、第１絶縁層１２と、半導体層１３と、の上面を覆うように形成される。層間絶縁膜１７には、ソース電極２２を形成するためのコンタクト孔１７ｓと、ドレイン電極２３を形成するためのコンタクト孔１７ｄと、ゲート引出電極２４を形成するためのコンタクト孔１７ｇと、が形成される。層間絶縁膜１７は、例えば５００ｎｍの厚みに形成される。
【００４１】
ゲート絶縁膜１８は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、半導体層１３上に形成される。ゲート絶縁膜１８上にはゲート電極２１（ゲート電極配線）が形成される。詳細に後述するように、ゲート絶縁膜１８は、アンダーコート層１２上にＳｉＧｅ膜を形成し、更にＳｉＧｅ膜上にシリコン酸化膜を形成し、パターニングによってゲート絶縁膜１８を形成する。これにより、ゲート絶縁膜１８は平坦に形成され、特に図２及び図３に示すように、半導体層１３の周縁部において、段差を生じさせずに形成される。これにより、段差に起因する亀裂の発生を抑制させることができ、リーク電流の発生を抑制することができ、薄膜半導体装置１０は、良好な電気的特性を備える。また、ゲート絶縁膜１８は、例えば１００ｎｍの厚みに形成される。
【００４２】
ゲート電極２１は、導電材料、例えばクロム、タングステン等から形成され、ゲート絶縁膜１８上に形成される。ゲート電極２１は例えば１５０ｎｍの厚みに形成される。また、本実施形態では、詳細に後述するように平坦に形成された半導体層１３上にゲート絶縁膜１８を形成した上で、ゲート電極２１を形成するため、ゲート電極２１はゲート絶縁膜１８上に平坦に形成される。このゲート電極２１へ層間絶縁膜１７に設けたコンタクト孔１７ｇから、電圧を印加する。従って、例えば所定パターンに形成され段差が形成された半導体層を覆うようにゲート絶縁膜を形成し、その上にゲート電極を形成する場合と異なり、図２に示すようにゲート電極２１に段差を生じさせることなく、平坦に形成することができる。従って、ゲート電極２１の動作の安定性、信頼性を確保することができる。
【００４３】
ソース電極２２は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜１７に設けられたコンタクト孔１７ｓを充填するように形成される。なお、コンタクト孔１７ｓの側壁にはバリア層として、窒化チタン膜が形成されている。
【００４４】
ドレイン電極２３は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜１７に設けられたコンタクト孔１７ｄを充填するように形成される。なお、コンタクト孔１７ｄの側壁にはバリア層として、窒化チタン膜が形成されている。
【００４５】
透明電極３１は、例えば透光性を備える材料、インジウムスズ酸化膜（ＩＴＯ：Indium Tin Oxide）から構成され、薄膜半導体装置１０が設置された液晶表示部（図示せず）へ電圧を印加する。透明電極３１は例えば１００ｎｍの厚みに形成される。
【００４６】
本実施形態の薄膜半導体装置１０は、ゲート絶縁膜１８が形成される領域下が平坦に形成されるため、ゲート絶縁膜１８に段差が生じず、段差に起因する亀裂等が抑制されたゲート絶縁膜１８を備える。従って、亀裂の発生等によって電気的特性が低下することを良好に抑制され、良好な電気的特性を有する薄膜半導体装置１０を提供することができる。
【００４７】
特に、本発明は実用ＴＦＴで用いられている融点の低いガラス基板や樹脂基板を備える薄膜半導体装置に有用である。なぜなら、例えば１４００℃程度の比較的高い融点を持つシリコン基板上に形成されるＬＳＩ（Large Scale Integration）では、膜形成時及び／又は形成後に８００℃ないし１０５０℃の高温熱プロセスを経るため、この高温熱プロセス過程で膜内に生じた欠陥を減少させることも可能である。しかし、ＴＦＴでは一般に用いられる価格の安い低融点ガラス基板あるいはプラスチックフイルムでは、半導体膜やゲート絶縁膜を形成するプロセスは５００℃程度以下の低温で行うことが求められ、かつ膜形成後の熱処理も同様の温度に制限される。従って、膜内に生じた欠陥を減少させることが難しい。なお、膜内に生じる欠陥を減少させる方法としては、５００℃程度の低温熱処理でも流動性がある低融点の材料を用いることも考えられる。しかし、この場合、膜形成後のプロセス温度が１００℃ないし２００℃程度の低温でも原子の移動が生じやすく、また熱を加えて行う長期信頼度テストにおいてもトランジスタの閾値電圧などの電気特性の変動が生じやすくなるため、実用ＴＦＴに適用するのは困難であるためである。
【００４８】
次に、本発明の実施形態１に係る薄膜半導体装置の製造方法について、図４乃至図６を用いて説明する。
【００４９】
まず、例えばガラス基板からなる基板１１を用意する。この基板１１の一主面上に、例えばＣＶＤ（Chemical Vapor Deposition）法等によってシリコン窒化膜１２ａを、例えば１００ｎｍの厚みで形成する。さらにシリコン窒化膜１２ａ上に、例えばＣＶＤ法等によってシリコン酸化膜１２ｂを、例えば１００ｎｍの厚みで形成する。これにより図４（ａ）に示すように、第１絶縁層（アンダーコート層）１２が形成される。
【００５０】
次に、第１絶縁層１２の上面に、例えばＳｉＧｅから構成されるＳｉＧｅ層８１を、例えば１００ｎｍの厚みに形成する。ＳｉＧｅ膜形成温度を４００℃以上、例えば４５０℃と比較的高温で行うと良い。これにより膜形成過程で粗大結晶粒を有する膜を得ることができ、半導体層内の電子／正孔の移動度を高めることができる。
【００５１】
続いて、ＣＶＤ等によって、例えばシリコン酸化膜、シリコン窒化膜等からなる第２の絶縁層８２を、図４（ｂ）に示すように例えば１００ｎｍの厚みでＳｉＧｅ層８１の上面全体に形成する。
【００５２】
次に、第２の絶縁層８２を介してＳｉＧｅ層８１に対して、ＹＡＧレーザ（試料によってはエキシマレーザ使用）で数ナノ秒の光パルスを照射し、膜全体を再結晶化させる。なお、このように該半導体層形成後に熱処理を加えて粗大結晶粒の膜を得る場合は、成膜時はできるだけ非晶質に近い微結晶状態の膜を準備したほうが熱処理後に粗大な粒径を有する多結晶膜を得やすい場合がある。
【００５３】
次に、第２絶縁層８２上に、図４（ｃ）に示すように例えばレジスト等を用いて、チャネル領域、ソース領域及びドレイン領域に対応する開口８３ａが形成されたマスク８３を形成する。マスク８３に形成された開口８３ａを介して、りんやボロンなどの不純物を、所定の値の閾値電圧を有する薄膜トランジスタを実現するため１０13atoms/cm2〜１０14atoms/cm2程度の不純物濃度でＳｉＧｅ層８２に導入する。これにより、図４（ｃ）に示すように不純物層８５を形成する。
【００５４】
第２絶縁層８２上に、ＰＶＤ（Physical Vapor Deposition）法等によって、例えばクロムやタングステンからなる金属膜８６を、図５（ｄ）に示すように例えば１５０ｎｍの厚みで形成する。
【００５５】
続いて、金属膜８６上に、ゲート電極のパターンに加工する為のマスクとしてシリコン窒化膜を形成する（図示せず）。次に、フォトリソグラフィ技術と、ドライエッチング技術を用いて、シリコン窒化膜をゲート電極に対応するパターンに形成する。このシリコン窒化膜をマスクとして、ドライエッチングによって金属膜８６をパターニングする。これにより、図５（ｅ）に示すようにゲート電極２１を形成する。
【００５６】
次に、ゲート電極２１周辺に形成された第２絶縁膜８２を、図５（ｆ）に示すように半導体層１３に対応する領域が残るようエッチング等によって除去し、ゲート絶縁膜１８を形成する。
【００５７】
次に、図６（ｇ）に図示される如く、デバイス領域以外のゲート絶縁膜１８および半導体層１３を除去する。基板１１上には複数の半導体装置が形成されており、それぞれの半導体装置間の分離は、半導体層を薄膜半導体装置として活用する部分のみを残して除去することによって行う。この素子間分離のための半導体層除去工程は上記の半導体薄膜形成後、あるいはゲート絶縁膜形成後、さらにはゲート電極やソース・ドレイン領域形成後のいずれかの段階で行われる。
【００５８】
続いて、ゲート電極２１をマスクとして、更に絶縁膜１８を介してリンやボロンなどの不純物を導入し、図６（ｈ）に示すようにソース領域１５、ドレイン領域１６を形成する。このようにゲート電極２１をマスクとして用いることにより、ソース領域・ドレイン領域形成のためのフォトレジストマスクを用いることなくゲート電極２１に対して自己整合的にソース領域１５及びドレイン領域１６を形成することができる。
【００５９】
次に、ＣＶＤ法等により、オーバーコート層１２、半導体層１３、ゲート電極２１を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる層間絶縁膜１７を、例えば５００ｎｍの厚みに形成する。
【００６０】
そしてソース領域１５、ドレイン領域１６及びゲート電極上の層間絶縁膜１７とゲート絶縁膜１８との所定箇所にコンタクト孔１７ｓ，１７ｄ，１７ｇ（開口部）を設け、コンタクト孔にバリア層としての１０ｎｍ厚の窒化チタン膜を形成後に０．９μｍ厚のアルミニウム膜を形成し、通常のリソグラフィ技術とドライエッチングを用いてこれらの金属膜の重ね層はソース電極２２、ドレイン電極２３に加工される。
【００６１】
続いて、スパッタリング法や真空蒸着法等によって、例えば１００ｎｍの厚みを備えるＩＴＯ膜を形成する。
以上の工程から、図６（ｉ）に示すように薄膜半導体装置１０が製造される。
【００６２】
本実施形態の薄膜半導体装置の製造方法では、平坦に形成された第１絶縁層１２上に半導体層１３、絶縁層（ゲート絶縁膜）、そして導電膜（ゲート電極）を積層して形成した上で  導電膜を所望のゲート電極パターンに加工し、ゲート絶縁膜１８、半導体層１３を形成する。これにより、ゲート絶縁膜１８を平坦に形成することができるため、ゲート絶縁膜に段差が生じることがない。従って、従来のような段差に起因した膜内欠陥の発生を防止できる。また、本実施の形態ではゲート電極２１も平坦に形成できるため、ゲート電極２１の動作の安定性、信頼性を確保することができる。
【００６３】
また、本発明は、段差に起因する膜内欠陥の発生を防止できるため、欠陥を補修するための熱処理等が不要であり、特に融点の低いガラス基板やプラスチックフルム上に薄膜半導体装置を形成する場合に有用である。
【００６４】
また、本実施の形態では半導体層１３にレーザを照射し再結晶化を促すことによって半導体層１３の表面領域の結晶粒径を大きくすることが出来る。これにより、半導体層１３内の電子／正孔の移動度を高めることが可能である。
【００６５】
また、本実施の形態の薄膜半導体装置１０では、アンダーコート層１２を形成することによって、半導体層１３への基板１１からの不純物の拡散を防ぐことができる。これにより薄膜半導体装置１０の信頼性、安定性を確保することができる。
【００６６】
また、ゲート電極２１をマスクとしてイオン打ち込みによりリンやボロンなどの不純物をドーピングすることにより、ゲート電極２１に対して自己整合的にソース領域１５及びドレイン領域１６を形成することができる。これにより、従来の薄膜半導体装置にあったゲート電極とソース・ドレイン間のオーバラップ容量を少なくすることができ、素子の高速化などの性能向上を図ることができる。
【００６７】
（実施形態２）
本発明の実施形態２に係る薄膜半導体装置５０を図を用いて説明する。本実施形態の薄膜半導体装置５０が、実施形態１の薄膜半導体装置１０と異なるのは、ゲート絶縁膜及びゲート電極の周縁部に絶縁層が形成され、更にソース領域及びドレイン領域に不純物濃度勾配が設けられる点にある。実施形態１と共通する構成に関しては同一の引用番号を付し、詳細な説明は省略する。
【００６８】
薄膜半導体装置５０を図７に示す。図７は薄膜半導体装置５０の断面図である。
【００６９】
本実施形態に係る薄膜半導体装置５０は、図示するように、基板１１と、第１絶縁層（アンダーコート層）１２と、半導体層１３と、チャネル領域１４と、第１ソース領域１５と、第２ソース領域５５と、第１ドレイン領域１６と、第２ドレイン領域５６と、層間絶縁膜１７と、ゲート絶縁膜１８と、第１側壁絶縁膜５２と、第２側壁絶縁膜５３と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、ゲート引出電極２４と、を備える。また、薄膜半導体装置５０には、薄膜半導体装置５０が設置される液晶表示装置（図示せず）に所定信号を供給するための透明電極３１が形成される。
【００７０】
第１側壁絶縁膜５２は、絶縁材料、例えばシリコン窒化膜から構成され、ゲート絶縁膜１８及びゲート電極２１の側面を覆うように形成され、更に第２ソース領域５５及び第２ドレイン領域５６の上面に形成される。
【００７１】
第２側壁絶縁膜５３は、絶縁材料、例えばシリコン窒化膜から構成され、半導体層１３の側面を覆うように、オーバーコート膜１２上に形成される。
【００７２】
第２ソース領域５５は、第１側壁絶縁膜５２の下に形成される。詳細に後述するように、半導体層１３の表面領域に不純物を導入した上で、第１側壁絶縁膜５２をマスクとして不純物が導入することによって第１ソース領域１５及び第２ソース領域５５が形成される。これにより、第２ソース領域５５は第１側壁絶縁膜５２に対して自己整合的に形成され、第２ソース領域５５の不純物濃度は第１ソース領域１５の不純物濃度と比較して低く形成される。
【００７３】
第２ドレイン領域５６は、第１側壁絶縁膜５２の下に形成される。詳細に後述するように、半導体層１３の表面領域に不純物を導入した上で、第１側壁絶縁膜５２をマスクとして不純物が導入することによって第１ドレイン領域１６及び第２ドレイン領域５６が形成される。これにより、第２ドレイン領域５６は第１側壁絶縁膜５２に対して自己整合的に形成され、第２ドレイン領域５６の不純物濃度は第１ドレイン領域１６の不純物濃度と比較して低く形成される。
【００７４】
本実施形態の薄膜半導体装置５０は、第１側壁絶縁膜５２を備え、更に濃度勾配が設けられた第１ソース領域１５と第２ソース領域５５と第１ドレイン領域１６と第２ドレイン領域５６とを備えることにより、ゲートリーク電流の抑制、絶縁破壊電圧を保つだけでなく、ゲート電極端における半導体層内のドレイン端電界強度を弱めることができる。
【００７５】
すなわち、液晶の高精細化や薄膜半導体装置の動作速度の高速化のために薄膜半導体装置も微細化される。この微細化とともに薄膜半導体装置に印加される電源も低電圧化されると特性劣化は改善されるが、薄膜半導体装置が用いられる装置等との外的な要因のため微細化に比例して電源電圧も低減されることは少ない。結果として、微細化に伴うドレイン端電界強度の増大は、より顕著になり、薄膜半導体装置を長期間使用しているとトランジスタ特性の劣化、例えば閾値電圧の変動や相互コンダクタンスの減少などの問題が生じる。本実施形態では、これらの距離が側壁に設けた側壁絶縁膜の膜厚分だけ離れることにより、実施形態１の薄膜半導体装置１０と比較しゲート絶縁膜の耐圧特性を改善することができる。
【００７６】
次に、本実施形態に係る薄膜半導体装置５０の製造方法を図を用いて説明する。本実施形態の製造方法が、実施形態１の薄膜半導体装置１０の製造方法と異なるのは、第２絶縁層を形成する点及び、ソース領域及びドレイン領域に濃度勾配を設ける点にある。実施形態１と共通する構成に関しては、詳細な説明は省略する。
【００７７】
実施形態１と同様に、ガラス基板等の基板１１上に第１絶縁層（アンダーコート層）１２を形成し、ＳｉＧｅ層、第２の絶縁層を形成する。続いて、チャネル領域、ソース領域及びドレイン領域に対応する開口が形成されたマスクを形成し、不純物層８５を形成する。次に、第２絶縁層上に金属膜を形成する。この金属膜をエッチングによって所定パターンに形成し、図８（ａ）に示すようにゲート電極２１を形成する。更に、エッチング等によってゲート絶縁膜１８及び半導体層１３を形成する。
【００７８】
続いて、ゲート電極２１をマスクとして、イオン注入法等により、不純物を不純物層８５に導入する。これにより、半導体層１３の表面領域に、ゲート電極２１のパターンに対して自己整合的に不純物が導入された領域６５，６６が形成される。
【００７９】
次に、図８（ｃ）に示すようにゲート電極２１をマスクとしてゲート絶縁膜１８にエッチングを施し、半導体層１３を露出させる。
【００８０】
続いて、アンダーコート層１２、半導体層１３、ゲート電極２１をそれぞれ覆うようにシリコン窒化膜（図示せず）を形成する。次に、プラズマエッチング等によって、アンダーコート層１２と半導体層１３とゲート電極２１との平坦面上に形成されたシリコン窒化膜を除去し、図９（ｄ）に示すようにゲート電極２１及びゲート絶縁膜１８の側面を覆うように第１側壁絶縁膜５２を形成し、半導体層１３の側面を覆うように第２側壁絶縁膜５３を形成する。
【００８１】
次に、第１側壁絶縁膜５２をマスクとして、イオン注入法等により、不純物を半導体層１３の表面領域に導入する。これにより、図９（ｅ）に示すように半導体層１３の表面領域に、第１ソース領域１５と、第１ソース領域１５と比較して不純物濃度の低い第２ソース領域５５と、第１ドレイン領域１６と、第１ドレイン領域１６と比較して不純物濃度の低い第２ドレイン領域５６と、を形成する。第２ソース領域５５と第２ドレイン領域５６とは、ゲート電極２１及び第１側壁絶縁膜５２のパターンに対して自己整合的に形成される。
【００８２】
次に、実施形態１と同様に、オーバーコート層１２、半導体層１３、ゲート電極２１を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる層間絶縁膜１７を形成する。そして層間絶縁膜１７の所定箇所にコンタクト孔１７ｓ，１７ｄ，１７ｇ（開口部）を設け、該コンタクト孔にバリア層としての、例えば１０ｎｍ厚の窒化チタン膜を形成後に、例えば０．９μｍ厚のアルミニウム膜を形成する。続いてリソグラフィ技術とドライエッチングを用いてこれらの金属膜の重ね層を所定パターンに形成し、ソース電極２２とドレイン電極２３とを形成する。次に、スパッタリング法や真空蒸着法等によって、例えば１００ｎｍの厚みを備えるＩＴＯ膜を形成する。
以上の工程から、図９（ｆ）に示すように薄膜半導体装置５０が製造される。
【００８３】
本実施形態の薄膜半導体装置の製造方法によれば、ゲート電極をマスクとして不純物を導入し、更に側壁絶縁膜を形成した上でゲート電極と側壁絶縁膜とをマスクとして不純物を導入することにより、ゲート電極及び側壁絶縁膜に対して自己整合的に濃度勾配を備えるソース領域及びドレイン領域を形成することができる。このように、ソース電極及びドレイン電極に濃度勾配を持たせることによって、実施形態１と同様にゲート絶縁膜を平坦に形成し、リーク電流を抑制することができることに加え、ゲート電極端における半導体層内のドレイン端電界強度を弱める効果を得ることができる。
【００８４】
（実施例１）
まず、基板１１として無アルカリガラスを用意して、前述のようにアンダーコート層１２を４００℃の基板温度でプラズマＣＶＤ法を用いて形成する。
【００８５】
次に、ＥＣＲ(Electron Cyclotron Resonance)スパッタ装置を用いて、ＳｉＧｅ膜を１００ｎｍの厚さに形成した。なお、成膜時の基板温度は４００℃以上、例えば４５０℃で形成し、これ以外に比較のため４００℃以下で成膜した試料も用意した。この成膜時は、Ｓｉ板とＧｅ板とをモザイク状に貼り合わせたスパッタターゲットを用いた。Ｓｉ板とＧｅ板を配置させる面積の割合は、形成させるＳｉＧｅ膜のＳｉ／Ｇｅの比と同じとなるように設定する。例えば、ＳｉとＧｅとを５０％ずつ含有するＳｉＧｅ膜を形成する場合、Ｓｉ板とＧｅ板を同じ面積比で配置させる。なお、このような成膜方法によって得られた１００ｎｍ厚のＳｉＧｅ膜の元素組成を通常の質量分析装置を用いて求めた結果、ＳｉとＧｅの原子組成がほぼ等しいことがわかった。
【００８６】
また、ＥＣＲスパッタ装置はスパッタ室を複数有しており、試料を大気にさらすこと無く各室間を真空中で移動して連続して異なる種類の膜を形成することができる。本実施例ではこの機能を利用して、ＳｉＧｅ膜を形成した後に真空中で他のスパッタ室に試料を移動させ、ＥＣＲスパッタ法で１００ｎｍ厚のＳｉＯ2膜（ゲート絶縁膜）を形成した。
【００８７】
次にリソグラフィ技術を用いてｎチャンネルトランジスタとして機能する領域以外を高耐熱レジストで覆う。続いて、イオン打ち込み装置を用いて、基板温度４００℃の状態でシリコン酸化膜を通して、ＳｉＧｅ膜の高耐熱レジストによって被覆されていない領域に、ボロンイオンを５０keVで打ち込む。例えばボロンイオンは、５×１０13atoms/cm2のドーズ量で打ち込む。ボロンイオンが打ち込まれた領域はチャネル領域として機能する。
【００８８】
次に、レジストを除去した後、同様にｐチャンネルトランジスタとして機能する領域以外をレジストで覆う。続いて、このレジストをマスクとしてリンイオンを１１０keVで２×１０13atoms/cm2で打ち込んだ。このレジストを酸素プラズマを用いたいわゆるアッシャ装置で除去し、湿式洗浄を行った後、シリコン酸化膜の表面に、紫外線照射やオゾン＋硫酸による清浄化を行った。
【００８９】
続いて、２００ｎｍ厚のタングステン(Ｗ)膜を通常のマグネトロンスパッタ装置を用いて形成した。その後にプラズマＣＶＤ（Chemical Vapor Deposition)装置を用いて１５０ｎｍ厚のシリコン窒化膜を形成した。
【００９０】
このシリコン窒化膜をリソグラフィ技術とドライエッチング技術を用いてゲート電極・配線パターンに加工した。続いてこのシリコン窒化膜からなるパターンをマスクにしてタングステン膜を加工してゲート電極・配線を形成した。
【００９１】
次に先のイオン打ち込みと同様な手順でゲート電極をマスクとしてｎチャンネルトランジスタを形成する領域には基板温度４５０℃でりんイオンを１２５keVで５×１０15atoms/cm2のドーズ量打ち込み、ｐチャンネルトランジスタ領域には同様に基板温度４５０℃でボロンを５０keVで５×１０15atoms/cm2の打ち込む。なおこれらのイオン打ち込みにあたっては、先に示した閾値電圧制御のためにイオン打ち込み工程において、ｎチャンネル領域とｐチャンネル領域への注入イオンを選別するために高耐熱レジストをマスク材として用いた。本イオン打ち込み工程においても同様の手法を採用した。
【００９２】
次にゲート電極をマスクとして周辺のシリコン酸化膜をドライエッチング技術で除去してＳｉＧｅ膜を露出させた。
【００９３】
次にプラズマＣＶＤ装置を用いて４００℃で５００ｎｍ厚のシリコン酸化膜からなる層間絶縁膜１７を形成した。この絶縁膜の所定箇所にリソグラフィ技術とドライエッチング技術を用いてコンタクト孔１７ａ，１７ｂを形成し、スパッタ装置を用いてチタン窒化物を１０ｎｍ堆積した後、同じスパッタ装置で連続して５００ｎｍ厚さのアルミニウム膜を形成した。そしてチタン窒化膜とアルミニウム膜の重ね構造をフォトリソグラフィ技術とドライエッチング技術を用いて加工することによりソース電極と、ドレイン電極と、を形成した。
【００９４】
このようにして形成した薄膜半導体装置をアクティブマトリックス液晶のスイッチング素子として用いる場合は、この後に透明導電膜であるＩＴＯ膜や酸化亜鉛膜を形成して液晶駆動用電極とする。本実施例ではこの工程以後は省略する。
【００９５】
このようにして得られた薄膜半導体装置の特性を評価した。本実施例ではＳｉＧｅ膜形成温度を４５０℃と比較的高温で行った。これは膜形成過程で既に粗大結晶粒を有する膜を得ることを目的としたためである。
【００９６】
透過電子顕微鏡（TEM: Transmission Electron Microscope) で素子の断面を観察した結果、該膜は５０ｎｍ〜２００ｎｍの粗大な結晶粒径からなることがわかった。また同時に素子断面をエネルギー分散型Ｘ線分析装置で分析し、膜内の元素組成を評価した。そしてＳｉＧｅ膜はスパッタターゲットから予想される元素組成に近い、５５％のＳｉと４５％のＧｅからなることがわかった。
【００９７】
これらの結果を裏付けるように薄膜半導体装置のソース・ドレイン間電流とソース・ゲート電極間印加電圧の関係から求めたｎチャンネルＭＯＳトランジスタから求めた電子移動度は１００ cm2/V・s〜１５０ cm2/V・sであり、またｐチャンネルＭＯＳトランジスタから求めたホール移動度は５０cm2/V・s〜８０cm2/V・sであった。
【００９８】
これらの値はエキシマレーザーを用いたアニールにより結晶の粗大化を図った多結晶シリコン膜（一般的に低温ポリシリコンと呼ばれている）とほぼ同等の高移動度を示した。またトランジスタを駆動していないときのソース・ドレイン間電流（オフ電流とも呼ばれる）はチャンネル長が１０ミクロンメータでチャンネル幅が１０ミクロンメータのＭＯＳトランジスタにおいて、ｎチャンネルトランジスタでは０．５pA/mm〜１．３pA/mmであり、ｐチャンネルトランジスタでは０．１pA/mm〜０．８pA/mmといずれのトランジスタにおいても単結晶基板に形成したトランジスタと遜色の無い特性を示した。
【００９９】
本実施例において、低温ポリシリコンのように半導体膜形成後に結晶粒粗大化のための熱処理を施さなくても高移動度を有する薄膜半導体装置が得られたのは膜形成時に基板を４５０℃と一般的に用いられる基板温度より高くしたこと、そしてＥＣＲスパッタでは飛翔粒子のエネルギーが高いため被着時に比較的容易に基板面を移動できたことなどの効果により粗大結晶粒が得られたことによる。
【０１００】
なお本実施例の効果を確認するために図１０に示す従来のＴＦＴに用いられていたソース・ドレイン電極層を設け、その上に半導体層およびゲート絶縁層を設けたＴＦＴを作製した。従来の薄膜半導体装置９０は、例えば図１０に示すように基板９１と、シリコン窒化膜９２ａとシリコン酸化膜９２ｂとからなる第１絶縁層９２と、半導体層９３と、ソース領域９４と、ドレイン領域９５と、ソース電極９６と、ドレイン電極９７と、ゲート絶縁膜９８と、ゲート電極９９と、を備える。
【０１０１】
この素子構造ではソース電極９６とドレイン電極９７との端部上の半導体層９３において結晶粒の成長方向が不均一になる。従って、電極の端部近傍の半導体層は結晶粒が不均一、配向性が悪く、粗大な結晶粒が成長できない。これにより、ｎチャンネルＴＦＴにおける電子移動度は３０ cm2/V・s〜６０cm2/V・sであり、ｐチャンネルＴＦＴのホール移動度は１０cm2/V・s〜３０ cm2/V・sと低い値を示した。
【０１０２】
またオフ電流は１００pA/mm程度と本実施例より桁のオーダーで高い値を示した。これは該段差上でゲート絶縁膜に不均一箇所、極端な場合は段差端上で不連続になるなどの膜の材料的・構造的欠陥が生じるためゲート絶縁膜のリーク電流が過大になったためと考えられる。
【０１０３】
このように低いオフ電流を示す薄膜半導体装置が得られたのは、本発明の実施形態であるゲート電極下の領域における半導体層とゲート絶縁層の下に段差が生じない素子構造としたことによる。
【０１０４】
（実施例２）
実施例２では、実施形態２と同様に形成した薄膜半導体装置において性能を検証する。
【０１０５】
まず、実施例１と同様に、２００ｎｍ厚のタングステン(Ｗ)膜を通常のマグネトロンスパッタ装置を用いて形成した。その後にプラズマＣＶＤ(Chemical Vapor Deposition)装置を用いて１５０ｎｍ厚のシリコン窒化膜を形成した。このシリコン窒化膜をリソグラフィ技術とドライエッチング技術を用いてゲート電極、ゲート配線パターンに加工した。続いてこのシリコン窒化膜からなるパターンをマスクにしてタングステン膜を加工してゲート電極・ゲート配線とした。
【０１０６】
次にゲート電極をマスクとしてｎチャンネルトランジスタを形成する領域には基板温度４５０℃でリンイオンを１１５keVで５×１０14atoms/cm2のドーズ量打ち込み、ｐチャンネルトランジスタ領域にはボロンを４０keVで５×１０14atoms/cm2打ち込むことにより、それぞれのＴＦＴにおいて実施例１より低濃度の不純物を含有したソース領域及びドレイン領域をゲート電極に対して自己整合的に形成した。
【０１０７】
続いて、第１絶縁層、半導体層、ゲート電極を覆うようにシリコン窒化膜を形成した。続いて加工の異方性が強いプラズマエッチング装置を用いて窒化膜をエッチングした。このエッチング工程により、平坦域のシリコン窒化膜を除去し、ゲート電極の側壁部にのみシリコン窒化膜を残存せしめた。次にゲート電極と側壁絶縁膜をマスクとして実施例１と同様にｎチャンネルトランジスタを形成する領域には基板温度４５０℃でりんイオンを１２５keVで５×１０15atoms/cm2のドーズ量を打ち込み、ｐチャンネルトランジスタを形成する領域にはボロンを５０keVで５×１０15atoms/cm2のドーズ量を打ち込む。これによりソース領域及びドレイン領域をゲート電極のパターンに対して自己整合的に形成した。本プロセス以後の製造工程は実施例１と同様に行った。
【０１０８】
上記の製造方法で薄膜半導体装置を作成した場合、図８及び図９に示すようにゲート電極端部下のソース・ドレイン領域の不純物分布に濃度勾配が自己整合的に形成される。この濃度勾配はゲート電極端における半導体層内のドレイン端電界強度を弱める効果がある。この効果は実施例１のようにゲート長が１０ミクロンメータと長チャンネルの薄膜半導体装置では顕著でないが、１ないし２ミクロンメータ以下のように短チャンネル薄膜半導体装置の場合、ドレイン端電界強度による特性劣化が顕在化してくる。
【０１０９】
すなわち液晶の高精細化や薄膜半導体装置の動作速度の高速化のために薄膜半導体装置も微細化される。この微細化とともに薄膜半導体装置に印加される電源も低電圧化されると特性劣化は改善されるが、薄膜半導体装置が用いられる装置等との外的な要因のため微細化に比例して電源電圧も低減されることは少ない。結果として、微細化に伴うドレイン端電界強度の増大は、より顕著になり、薄膜半導体装置を長期間使用しているとトランジスタ特性の劣化、例えば閾値電圧の変動や相互コンダクタンスの減少などの問題が生じる。実施例１のソース・ドレイン端濃度勾配を設けない場合と、本実施例の勾配を設けた場合についてゲート長が1μｍで電源電圧５Ｖの長期駆動にともなう相互コンダクタンスの変動率を比較した。そして相互コンダクタンス率が10％に達した駆動時間を素子の寿命と定義した。そして本実施例で作成したＴＦＴの寿命は実施例１のＴＦＴより約桁長くなることを確認した。また電界緩和の効果によりオフ電流を実施例より半桁程度低減できた。またゲート絶縁膜のリーク電流は同じ電源電圧とゲート電圧条件で実施例１より半桁から1桁低減できた。またゲート酸化膜の絶縁耐圧も１０％ないし１５％向上した。
【０１１０】
（実施例３）
次に、上記各実施例では、ＳｉＧｅ膜およびシリコン酸化膜を形成した状態でゲート電極用の金属膜を形成しており、ＳｉＧｅ膜に特別な熱処理を加えなかった。本実施例ではシリコン酸化膜を形成後、ＹＡＧレーザ（試料によってはエキシマレーザ使用）で数ナノ秒の光パルスを照射した。このパルス光を1箇所当たり１０〜３００回(試料条件により回数は異なる)繰り返しながら照射位置を移動させて膜全体を再結晶化させた。
【０１１１】
このレーザ照射により多結晶ＳｉＧｅ膜の有する平均結晶粒径は熱処理前（実施例１および実施例２の場合）より約２〜３倍増大させることができる。更に、この結晶粒粗大化により実施例２と同様のプロセスで形成したＴＦＴではｎチャンネルトランジスタの電子移動度は１５０ cm2/V・s〜５００cm2/V・s、そしてｐチャンネルトランジスタのホール移動度は８０ cm2/V・s〜２００cm2/V・sとの各実施例より大幅に向上した。
【０１１２】
なお、シリコン酸化膜を被覆しないでＳｉＧｅ膜に直接レーザ光を照射して多結晶膜の再結晶化を行ったＴＦＴも作製した。この場合は、再結晶化過程で膜上部に何も成長を邪魔する層が無いため、シリコン酸化膜を被覆した場合より結晶粒はさらに粗大化した。しかしこの場合は、面内とともに膜の厚さ方向にも結晶粒が成長できるため、膜表面の凹凸が増大した。その結果、移動度は結晶粒の粗大化の効果は顕著であるが、ＭＯＳ型ＴＦＴで重要なゲート酸化膜界面域の凹凸によるキャリアの散乱要因の増大を反映して粒径から予想されるほどの移動度向上はみられなかった。すなわち上記のシリコン酸化膜を形成した状態でレーザ熱処理を加えたＳｉＧｅ−ＴＦＴにおいて得られた移動度と大差なかった。
【０１１３】
なお本実施例においても他の実施例と同様にＳｉＧｅ膜およびゲート酸化膜に下地段差が無いため、従来のＴＦＴにみられる下地段差に起因した半導体層あるいはゲート絶縁膜層の不連続あるいは不均一箇所の発生がないため、オフ電流やゲート絶縁膜のリーク電流などが上記の各実施例と同様の低電流に抑制することができた。
【０１１４】
なお、本実施例で実施例１および実施例２と異なり、ＳｉＧｅ膜は基板温度を室温に設定して行った。これは低温で膜を形成すると非晶質に近い膜が形成され、そして非晶質状態でレーザを照射して結晶化したほうが高温で形成して粗大な結晶粒を有する膜を熱処理して再結晶化させた場合より、粒径が粗大で均一な膜が得られるためである。もちろん膜形成時に粗大結晶粒を有する膜を熱処理してさらに結晶粒を粗大化できることは言うまでもない。
【０１１５】
上記各実施例では基板上にシリコン窒化膜とシリコン酸化膜を積層させている。これらは実施例１および実施例２のように膜形成時に基板が高温である場合、あるいは実施例３のように膜形成後のレーザ熱処理などのような高温熱処理が加えられる場合など、これらの熱プロセスで基板に含有している不純物がＳｉＧｅなどの半導体層あるいはゲート絶縁膜層に拡散することを抑止することにある。すなわちガラス基板など下地層からの不純物がこれらの層に拡散するとＴＦＴのＭＯＳトランジスタ特性（閾値電圧など）の不安定性や長期信頼性を損ねることになる。上記の各実施例においてアンダーコート層１２を設けた場合塗装でない場合のＴＦＴのバイアス-温度試験（一般的にBT-test, bias-temperature test, と呼ばれ、１００℃前後の温度でＴＦＴを加熱した状態でゲート電極に電圧を一定時間印加し、テスト前後の特性変動を調べる加速寿命テストの一種）を行った。この試験は加熱温度１２５℃、ゲートに加える電圧１０Ｖ（ｎチャンネルＭＯＳトランジスタには＋１０Ｖ、ｐチャンネルＭＯＳトランジスタの場合は−１０Ｖ）を印加した状態で３０分間放置した後、室温で試験前後のトランジスタの閾値電圧変動を評価した。その結果、アンダーコート層を有するＴＦＴでは、アンダーコート層を有しないＴＦＴよりより該テストで変動する量は約２Ｖ〜３Ｖ低減した。なお、アンダーコート層ありのＴＦＴでは変動量は０．５Ｖ〜１．５Ｖの範囲にあった。
【０１１６】
また、上記の各実施例では半導体層としてＳｉＧｅの単層膜を用いた。この半導体層として１０ｎｍ厚さの非晶質Ｓｉ膜の上に上記の実施例と同じ条件でＳｉＧｅ膜を形成したＴＦＴも作製した。この場合は、ＳｉＧｅ膜の下地層との密着性が向上するとともに、結晶粒の粗大化がさらに向上した。上記実施例の作製法にも依存するが、いずれも結晶粒は３０％〜８０％大きくなった。また該非晶質Ｓｉ膜の上に１０ｎｍのＳｉＧｅ膜を形成し、さらにその上に１５０ｎｍ厚のＧｅ膜を形成して半導体層とした。この構造において実施例３と同様の熱処理を加えることにより、３００ｎｍ〜８００ｎｍ径の粗大結晶粒を持つＧｅ−ＴＦＴを作製することができた。本ＴＦＴのｐチャンネルＭＯＳトランジスタでは２００ cm2/V・s〜４００cm2/V・sと非常に高いホール移動度を示した。
【０１１７】
なおこれよりは少し劣るが該非晶質Ｓｉあるいはガラス基板や樹脂フィルムに直接Ｇｅ膜を形成してＴＦＴを形成しても高い移動度を有するＭＯＳトランジスタを実現することができる。
【０１１８】
本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。例えば、上述した実施形態では、ゲート絶縁膜下に段差が生じないような半導体層を用いる場合を例に挙げて説明した。しかし、これに限られず、半導体層に所定のパターンが形成され、段差が生じても良い。
所定パターンに形成し、半導体層に段差が生ずる場合、パターン周辺で半導体層が除去された領域には絶縁材料を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法等によって平坦化し、半導体層の上面と埋め込んだ絶縁材料の上面とを面一にし、これらの上にゲート絶縁膜を形成する。
【０１１９】
半導体層として、上記のＳｉ・Ｇｅ系以外にも半導体特性を有するＳｉＣなどの炭化物、あるいはＺｎＯなどの酸化物やＺｎＳなどの硫化物、ＺｎＳｅなどのセレン化合物、ＺｎＴｅなどのテルル化合物などのいわゆるカルコゲナイド膜の単層膜もしくはこれらの材料の薄膜が積層された積層膜を用いても、本発明の半導体層の下に段差が設けられていない限り、オフ電流あるいはゲート絶縁膜のリーク電流において段差を有するＴＦＴよりも顕著な低減効果が得られる。
【０１２０】
上記各実施例ではゲート電極としてタングステンなどの金属を用いたが、りん、砒素、ボロンあるいはアンチモンなどを含有させて低抵抗化したシリコン、シリコン・ゲルマ化合物、ゲルマニウムなどを用いることができることは言うまでもない。またｎチャンネルＭＯＳトランジスタにはりん、砒素、アンチモンなどのｎ型不純物、そしてｐチャンネルＭＯＳトランジスタではボロンなどのｐ型不純物を含有させた該半導体膜をゲート電極として適用することが適切な閾値電圧を有するＴＦＴを作製する基本であることは言うまでもない。
【０１２１】
上述した実施形態において、要素の数等（組成、化合物の化学式、個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。例えばＳｉＧｅ膜と記述した場合はＳｉあるいはＧｅなどの単体からなる膜以外の該複数元素の全組成域を包含する膜組成表示とする。
【０１２２】
さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、ＰＳＧ(Phospho Silicate Glass)膜、ＢＰＳＧ(Boro-Phospho Silicate Glass)膜、ＴＥＯＳ(Tetra-Ethoxy Silane)酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。
【０１２３】
さらに、シリコンナイトライド、窒化ケイ素または窒化シリコンというときは、Ｓｉ3Ｎ4のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【０１２４】
ゲート絶縁膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。
【０１２５】
また導電膜の材質について、「シリコン」、「シリコンベース」というときは、特に特定した場合等を除き、比較的純粋なシリコン部材の外、シリコンに不純物や添加剤を添加したもの、シリコンを主要な構成要素とする導電部材（例えば、シリコンベース合金でＧｅを含むＳｉＧｅ合金等も含まれるものとする。例えば、ゲートポリシリコン部やチャンネル領域をＳｉＧｅにする等）あるいは「金属ベース」というときは金属単体とともに、シリコンやゲルマニウムおよび他の元素との化合物等を含むものとする。また、これらは、技術的に矛盾しない限り、形成当初は高抵抗であることも許容する。
【０１２６】
また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。例えば、多結晶シリコン（ポリシリコン）は、堆積当初はアモルファス状態の場合があり、後の熱処理により多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避、熱処理後の低シート抵抗等のメリットがある。
【０１２７】
本発明は上述した実施の形態のように、液晶表示装置の各画素を選択駆動するためのスイッチング用素子として用いられる場合に限らず、ドライバー回路、ロジック回路、メモリなどに代表される表示装置の周辺回路装置を同一のガラス基板、樹脂フィルムなどの上に配置した一体型装置に用いることも可能である。
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施形態１に係る薄膜半導体装置の構成例を示す平面図である。
【図２】図１に示す薄膜半導体装置のII−II線断面図である。
【図３】図１に示す薄膜半導体装置のIII−III線断面図である。
【図４】本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。
【図５】本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。
【図６】本発明の実施形態１に係る薄膜半導体装置の製造方法を示す図である。
【図７】本発明の実施形態２に係る薄膜半導体装置の構成例を示す断面図である。
【図８】本発明の実施形態２に係る薄膜半導体装置の製造方法を示す図である。
【図９】本発明の実施形態２に係る薄膜半導体装置の製造方法を示す図である。
【図１０】従来の薄膜半導体装置を示す断面図である。
【符号の説明】
【０１２９】
１０…薄膜半導体装置、１１…基板、１２…第１絶縁層、１３…半導体層、１４…チャネル領域、１５…ソース領域、１６…ドレイン領域、１７…層間絶縁膜、１８…ゲート絶縁膜、２１…ゲート電極、２２…ソース電極、２３…ドレイン電極、２４…ゲート引出電極、３１…透明電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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