(57)【要約】【課題】高精度の内部電圧発生回路を備えた半導体記憶装置を提供する。【解決手段】内部電圧発生回路を備えた半導体記憶装置において、前記内部電圧発生回路は、電荷転送動作により電源電圧を昇圧するポンプ回路と、このポンプ回路の出力電圧を検出する電圧検出回路と、前記電圧検出回路の出力に応じて前記ポンプ回路を制御する第１のポンプ制御回路と、前記ポンプ回路の出力電圧が所定範囲内にあるときに前記第１のポンプ制御回路に代わって前記ポンプ回路を制御する第２のポンプ制御回路とを有する。【選択図】図６
2008146772.tif 000002
【特許請求の範囲】
【請求項１】
内部電圧発生回路を備えた半導体記憶装置において、
前記内部電圧発生回路は、
電荷転送動作により電源電圧を昇圧するポンプ回路と、
このポンプ回路の出力電圧を検出する電圧検出回路と、
前記電圧検出回路の出力に応じて前記ポンプ回路を制御する第１のポンプ制御回路と、
前記ポンプ回路の出力電圧が所定範囲内にあるときに前記第１のポンプ制御回路に代わって前記ポンプ回路を制御する第２のポンプ制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第２のポンプ制御回路の制御データを保持するＲＯＭ回路を有し、前記制御データは、予め測定された前記ポンプ回路のリーク特性に基づいて決定されて前記ＲＯＭ回路に書き込まれる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ポンプ回路は、
電源端子と昇圧出力電圧端子との間に直列接続された複数のダイオードを備えて、一方向の電荷転送による昇圧動作を行う電荷転送回路と、
前記第１のポンプ制御回路により選択されて一定のクロック周波数で前記電荷転送回路を駆動する第１のクロック発生回路と、
前記第２のポンプ制御回路により選択された可変のクロック周波数で前記電荷転送回路を駆動する第２のクロック発生回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ポンプ回路は、ｎ（≧２）個のポンプが併設され、それらが２π／ｎの位相ずれを持つクロックで駆動される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
電気的書き換え可能な不揮発性メモリセルを配列して構成されて、複数ビット／セルの記憶を行うメモリセルアレイを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特に昇圧電圧を出力する内部電圧発生回路に備えた半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレインを共有して直列接続されるため、単位セル面積が小さく、従って大容量化が容易である。
【０００３】
ＥＥＰＲＯＭにおいては、書き込み、消去等に電源電圧を昇圧した種々の内部電圧を必要とする。この様な内部電圧を発生するための昇圧回路は、基本的にチャージポンプ回路と、その出力電圧を検出してポンプ回路の活性／非活性を制御する電圧検出回路（リミッタ回路）とを用いて構成される。
【０００４】
書き込みパルス印加と書き込みベリファイとを繰り返し、書き込みサイクル毎に書き込み電圧ＶｐｇｍをΔＶｐｇｍずつステップアップするステップアップ書き込み方式を用いる場合には、更にサイクル毎にステップアップ電圧ΔＶｐｇｍを加算する回路が必要となる。
【０００５】
この様な書き込み電圧発生回路として、電流加算型のＤ／Ａコンバータを利用して、各サイクル毎にステップアップ電圧を加算するようにした例は、特許文献１に提案されている。
【０００６】
各種携帯機器において、音楽データや画像データの記憶を行うために、ＮＡＮＤ型フラッシュメモリの需要がますます増えている。この様な状況下で、更に大容量データ記憶を可能とするためには、複数ビット／セルの記憶を行う多値記憶技術が不可欠になりつつあり、種々の多値記憶技術が提案されている（例えば、特許文献２参照）。
【０００７】
多値記憶を行う場合には、２値記憶に比べて、書き込みしきい値を狭い範囲に高精度に制御することが必要である。そのためには、書き込み電圧Ｖｐｇｍをはじめとする内部電圧レベルを高精度に制御することが必要である。前述したように内部電圧を発生する昇圧回路は、リミッタ回路を組み合わせてポンプ回路のオンオフ制御を行うために、基本的にリップルが存在し、これが内部電圧の高精度制御を難しくしている。
【特許文献１】特開平１１−３５３８８９号公報
【特許文献２】特開２００１−９３２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、高精度の内部電圧発生回路を備えた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の一態様による半導体記憶装置は、内部電圧発生回路を備えた半導体記憶装置であって、
前記内部電圧発生回路は、
電荷転送動作により電源電圧を昇圧するポンプ回路と、
このポンプ回路の出力電圧を検出する電圧検出回路と、
前記電圧検出回路の出力に応じて前記ポンプ回路を制御する第１のポンプ制御回路と、
前記ポンプ回路の出力電圧が所定範囲内にあるときに前記第１のポンプ制御回路に代わって前記ポンプ回路を制御する第２のポンプ制御回路と、
を有することを特徴とする。
【発明の効果】
【００１０】
この発明によると、高精度の内部電圧発生回路を備えた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。フラッシュメモリチップ１０は、これを制御する外部メモリコントローラ２０と共にパッケージングされる。
【００１３】
フラッシュメモリチップ１０は、セルアレイ１１、そのワード線選択を行うロウデコーダ１２、ビット線に接続されて１ページのデータ読み出し及び書き込みに使用されるページバッファ１３、カラム選択を行うカラムデコーダ１４等を有する。セルアレイ１１は、図２のように複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成されている。
【００１４】
ＮＡＮＤセルユニットＮＵは、複数の電気的書き換え可能な直列接続された不揮発性メモリセルＭＣ０−ＭＣ３１を有する。ＮＡＮＤセルユニットＮＵの両端には、これらをビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣに接続するために選択ゲートトランジスタＳ１及びＳ２が配置されている。
【００１５】
メモリセルＭＣ０−ＭＣ３１の制御ゲートは、異なるワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。
【００１６】
ワード線を共有するＮＡＮＤセルユニットの集合がデータ消去の単位となるブロックであり、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。
【００１７】
図２では、偶数番ビット線ＢＬｅとこれに隣接する奇数番ビット線ＢＬｏとが１つのセンスアンプＳＡを共有する例を示している。即ち、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏとはビット線選択回路１３ａによりいずれかが選択されてセンスアンプＳＡに接続される。
【００１８】
全偶数番ビット線と１ワード線により選択される範囲が同時書き込み／読み出しが行われる物理的な１ページ（偶数ページ）となり、全奇数番ビット線と１ワード線により選択される範囲が同様に、同時書き込み／読み出しが行われる他の１ページ（奇数ページ）となる。ページバッファ１３は、１ページ分の読み出し／書き込みデータを保持できるセンスアンプＳＡを備えて構成される。
【００１９】
チップ内部コントローラ１７は、チップ外部のメモリコントローラ２０を通して供給される各種制御信号（チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブル／ＷＥ、読み出しイネーブル／ＲＥ等）を受け、コマンドＣＭＤを受けて、セルアレイ１１の読み出し／書き込み／消去の制御を行う。
【００２０】
読み出し／書き込み／消去時に必要とする高電圧を発生するための高電圧発生回路（内部電圧発生回路）１８が設けられていて、これも内部コントローラ１７により制御される。
【００２１】
なお、内部コントローラ１７の機能の一部或いは主要部を、外部のメモリコントローラ２０に持たせることもできる。例えば、内部コントローラ１７の機能を、電圧制御やタイミング制御、パワーオン時のセルアレイ１１のＲＯＭフューズ領域の読み出し制御等に限定し、メモリチップ１０の書き込みシーケンサ等の機能を、ソフトウェアによりメモリコントローラ２０に持たせることができる。
【００２２】
この場合、そのソフトウェアは、セルアレイ１１のＲＯＭ領域に書き込まれていて、これがパワーオンリセット動作により読み出されて、外部メモリコントローラ２０に展開されるものとする。
【００２３】
アドレスＡＤＤ、コマンドＣＭＤ及びデータＤａｔａは、Ｉ／Ｏバッファ１５を通して与えられる。アドレスＡＤＤはアドレスレジスタ１６を介してロウデコーダ１２及びカラムデコーダ１４に与えられ、コマンドＣＭＤはコントローラ１７に送られてデコードされる。
【００２４】
この実施の形態においては、フラッシュメモリは、複数ビット／セルの多値記憶を行う。
【００２５】
図３は、２ビット／セルの４値記憶の場合のデータしきい値分布とデータビット割り付けの一例を示している。図３の下段は、４値データ状態Ｅ，Ａ，Ｂ，Ｃのしきい値分布とビット割り付けである。
【００２６】
消去状態Ｅは負しきい値電圧であり、Ａ，Ｂ，Ｃが正のしきい値の書き込み状態である。４値データは、上位ページデータＵＰと下位ページデータＬＰにより（ＵＰ，ＬＰ）で表され、この例ではＥ＝（１，１）、Ａ＝（１，０）、Ｂ＝（０，０）、Ｃ＝（０，１）とされる。
【００２７】
４値データ書き込みには、まず下位ページ（ＬＰ）書き込みが行われる。ＬＰ書き込みでは、消去状態Ｅのセルに対して、選択的にしきい値を上昇させる“０”書き込みを行って、ベリファイ電圧Ｖａによりしきい値下限値が規定されたデータ状態Ａを得る。
【００２８】
次いで、上位ページ（ＵＰ）書き込みでは、データ状態Ｅ，Ａのセルに対して選択的にしきい値を上昇させる“０”書き込みを行って、ベリファイ電圧Ｖｃ，Ｖｂで規定されるデータ状態Ｃ，Ｂを得る。即ち、書き込み電圧印加は同時で、書き込みベリファイは、ベリファイ電圧Ｖｂ，Ｖｃを用いた２段階で行われる。
【００２９】
以上の４値データは、データ状態ＡとＢの間に設定された読み出し電圧Ｒｂにより、上位ページデータを読み出すことができる。下位ページ読み出しについては、データ状態ＥとＡの間及びＢとＣの間に設定された読み出し電圧Ｒａ及びＲｃを適用した２回の読み出し動作により、読み出すことができる。
【００３０】
図４は、同様の手法を拡張した８値データ記憶の場合のしきい値分布とデータビット割り付け例を示している。
【００３１】
８値データは、図４の最下段に示すように、８つのデータ状態Ｅ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇにより、上位ページデータＵＰ、中間ページデータＭＰ及び下位ページデータＬＰにより、（ＵＰ，ＭＰ，ＬＰ）として定義される。
【００３２】
まず、下位ページ（ＬＰ）データ書き込みにより、消去しきい値データＥのセルが選択的に、ベリファイ電圧Ｖａで規定されるデータ状態Ａに設定される。
【００３３】
次いで中間ページ（ＭＰ）データ書き込みにより、データ状態Ｅ，Ａのセルに選択的に、ベリファイ電圧Ｖｃ，Ｖｂを用いた書き込みベリファイによりデータ状態Ｃ，Ｂが設定される。
【００３４】
同様にして、ベリファイ電圧Ｖｄ〜Ｖｇを利用した書き込みベリファイを含む上位ページ（ＵＰ）データ書き込みにより、データ状態Ｄ，Ｅ，Ｆ，Ｇが得られる。
【００３５】
高電圧発生回路１８は、図５に示すように、書き込み、消去、読み出しモードに応じて必要とされる昇圧電圧を発生するために、種々の昇圧回路ＢＯＯＳＴ１〜ｍを備えて構成される。図６はその１つの昇圧回路ＢＯＯＳＴｉの構成を示している。
【００３６】
昇圧回路ＢＯＯＳＴｉは、一方向の電荷転送動作により電源電圧を昇圧するポンプ回路３４と、そのポンプ回路３４の出力電圧を検出する電圧検出回路３６と、この電圧検出回路３６の出力に応じてポンプ回路３４の活性／非活性を制御するための第１のポンプ制御回路３１とを有する。
【００３７】
第１のポンプ制御回路３１とは別に、ポンプ回路３４の出力電圧が所定範囲に昇圧された状態で、第１のポンプ回路３１に代わってポンプ回路３４を制御するための第２のポンプ制御回路３２が用意されている。第１のポンプ制御回路３１のイネーブル信号ＥＮｃ及びクロック制御信号ＳＣＬＫｃと、第２のポンプ制御回路３２のイネーブル信号ＥＮｉ及びクロック制御信号ＳＣＬＫｉとは、切り換え回路３３により切り換えられて選択的にポンプ回路３４に供給される。
【００３８】
第１のポンプ制御回路３１は、通常用いられている昇圧回路と同様に、ポンプ回路３４を出力電圧検出に基づいてオンオフ制御し、オン時には一定クロック周波数でポンプ回路３４を駆動する制御を行う。
【００３９】
これに対して第２のポンプ制御回路３２は、所望の出力電圧値に近い電圧範囲内で、ポンプ回路３４をオンオフさせることなく、予めプログラムされたＲＯＭ回路３５の制御データに基づいて、可変のクロック周波数でポンプ回路３４の最適制御を行う。これにより、ポンプ回路３４をオンオフさせることにより生じるリップルを防止して、略一定の出力電圧レベルを発生させる。
【００４０】
具体的にＲＯＭ回路３５は例えば、ポンプ回路３４のリーク特性を予め測定した結果に基づき、ポンプ回路３４の駆動能力を勘案して、仮想的に一定出力電圧レベルを実現するに必要な制御データが書かれている。ＲＯＭ回路３５の制御データは例えば、電源投入時のリセット動作として第２のポンプ制御回路３２に展開されるものとする。
【００４１】
そして、第１のポンプ制御回路３１によるポンプ制御により所定レベルまで出力電圧が達した後、第２のポンプ制御回路３２に切り換えられると、これが必要なイネーブル制御信号ＥＮｉ及びクロック周波数を選択するためのクロック制御信号ＳＣＬＫｉを発生し、これによりポンプ回路３４が制御されるようになっている。
【００４２】
図７は、ポンプ回路３４の構成例を示す。図示のようにポンプ回路３４は、電源Ｖｄｄと出力ノードＶｏｕｔとの間にダイオードＤｉを直列接続して構成された電荷転送回路３４１と、その各接続ノードに接続されたキャパシタＣとを有する、所謂チャージポンプである。各段キャパシタＣは、交互に位相の異なるクロックＣＬＫ，／ＣＬＫで駆動される。これにより、電荷転送回路３４１では一方向の電荷転送動作が行われ、出力ノードＶｏｕｔに昇圧電圧を出力する。
【００４３】
電荷転送回路３４１を駆動するクロック発生回路として、固定周波数のクロック発生回路３４２と、可変周波数のクロック発生回路３４３とが設けられている。固定周波数のクロック発生回路３４２は、第１のポンプ制御回路３１の制御信号ＥＮｃ，ＳＣＬＫｃにより制御されるクロック源であり、可変周波数のクロック発生回路３４３は、第２のポンプ制御回路３２の制御信号ＥＮｉ，ＳＣＬＫｉにより制御されるクロック源である。
【００４４】
電圧検出回路３６は、出力ノードＶｏｕｔと接地ノードＶｓｓとの間に直列接続された抵抗Ｒ１，Ｒ２，Ｒ３と、その各接続ノードの電圧を参照電圧ＶＲＥＦと比較して選択信号（電圧検出フラグ）ＳＥＬ（Ｌ），ＳＥＬ（Ｈ）を出力するコンパレータＣＭａ，ＣＭｂとを有する。
【００４５】
図８は、切り換え回路３３の構成例を示している。第１のポンプ制御回路３１の出力制御信号ＥＮｉ，ＳＣＬＫｉを転送するための転送ゲートＴＧ１，ＴＧ２と、第２のポンプ制御回路３２の出力制御信号ＥＮｃ，ＳＣＬＫｃを転送するための転送ゲートＴＧ３，ＴＧ４を有する。これらの転送ゲートＴＧ１〜ＴＧ４は、例えば図９に示すようなＣＭＯＳ転送ゲートである。選択信号ＳＥＬ（Ｌ）とＳＥＬ（Ｈ）の排他的論理和をとるゲートＧが設けられ、その出力により、転送ゲート（ＴＧ１，ＴＧ２）と（ＴＧ３，ＴＧ４）とが選択的にオンオフされるようになっている。
【００４６】
図１０は、出力ノードＶｏｕｔに得られる昇圧出力電圧と選択信号ＳＥＬ（Ｌ），ＳＥＬ（Ｈ）の関係を示している。出力電圧の上昇カーブＣは、この実施の形態によるリップルのない理想的な例を示している。
【００４７】
この出力電圧上昇カーブに対して、第２のポンプ制御回路３２を働かせるべき所定の電圧範囲として、下位レベルＬＬと上位レベルＵＬが設定されている。コンパレータＣＭａ，ＣＭｂがそれぞれ、下位レベルＬＬ，上位レベルＵＬを検出する。
【００４８】
即ち出力電圧が下位レベルＬＬになるまでは、ＳＥＬ（Ｌ）＝“Ｈ”であり、第１のポンプ制御回路３１が働く。このとき切り換え回路３３では、排他的論理和ゲートＧの“Ｌ”出力により転送ゲートＴＧ３，ＴＧ４がオンであり、第１のポンプ制御回路３１でポンプ回路３４が駆動される。
【００４９】
出力電圧が下位レベルＬＬに達すると、ＳＥＬ（Ｌ）＝“Ｌ”、ＳＥＬ（Ｈ）＝“Ｈ”となり、排他的論理和ゲートＧの“Ｈ”出力により、転送ゲートＴＧ１，ＴＧ２がオンになり、第１のポンプ制御回路３１に代わって第２のポンプ制御回路３２によってポンプ回路３４が制御される。
【００５０】
第２のポンプ制御回路３２による電圧制御が何らかの原因で理想的な上昇カーブＣに乗らず、破線Ａで示すように降下し、或いは破線Ｂで示すように上昇する事態も考えられる。破線Ａのように降下して、下位レベルＬＬを下回ると、ＳＥＬ（Ｌ）＝“Ｈ”により第２のポンプ制御回路３１に代わって再度第１のポンプ制御回路３１が活性になり、通常のポンプ制御に戻る。
【００５１】
また破線Ｂで示すように電圧が上昇して、設定された上位レベルＵＬを越えると、ＳＥＬ（Ｈ）＝“Ｌ”となり、やはり第２のポンプ制御回路３２に代わって第１のポンプ制御回路３１が選択される。但しこのときＳＥＬ（Ｌ）＝“Ｌ”により第１のポンプ回路３１自体は非活性であり、出力電圧は下位レベルＬＬ以下になるまで自然放電されることになる。
【００５２】
これにより、出力電圧が下位レベルＬＬと上位レベルＵＬの間にあるときに、第２のポンプ制御回路３２の制御信号がポンプ回路３４に転送されて、リップルのない出力制御が行われる。
【００５３】
特に、第２のポンプ制御回路３２によるポンプ制御をクロック周波数可変とすることで、好ましい電圧制御が可能になる。例えば、ポンプ回路の負荷が小さい場合には一般に、昇圧出力がオーバーシュートする可能性がある。これは、昇圧出力電圧が書き込み電圧や書き込みパス電圧である場合には、ＧＩＤＬ電流の発生による誤書き込みの原因になる。これに対して、上述の下位レベルＬＬを検出した直後の第２のポンプ制御回路３２によるポンプ制御を、相対的に低いクロック周波数とすることにより、オーバーシュートを避けた昇圧カーブを得ることが可能になる。
【００５４】
図１１は、別の実施の形態による昇圧回路ＢＯＯＳＴｉの構成を示している。先の実施の形態の図６と対応する部分には同じ符号を付して詳細な説明は省く。この実施の形態では、第１のポンプ制御回路３１と第２のポンプ制御回路３２とを選択的に一方のみ活性にする制御を行うことで、切り換え回路３３を用いていない。
【００５５】
但し、第１，第２のポンプ制御回路３１，３２を選択的に活性にするための切り換え制御回路３７が設けられている。切り換え制御回路３７は、出力電圧の下位レベルＬＬを検出するコンパレータＣＭａの出力フラグＳＥＬ（Ｌ）と上位レベルＵＬを検出するコンパレータＣＭｂの出力フラグＳＥＬ（Ｈ）との排他的論理和をとるゲートＧと、その出力を反転させるインバータＩＮＶを備え、それらの出力が第１，第２のポンプ制御回路３１，３２の活性化信号として用いられる。
【００５６】
このような切り換え制御回路３７により、排他的論理和ゲートＧの出力が“Ｈ”のとき、第２のポンプ制御回路３２が活性化され、その反転出力で第１のポンプ制御回路３１が活性化されることになる。第１及び第２のポンプ制御回路３１及び３２は、非活性のとき出力が高インピーダンス状態に設定されるものとする。
【００５７】
これにより、先の実施の形態で図１０を用いて説明したと同様に、出力電圧が下位レベルＬＬと上位レベルＵＬの間にあるとき、第１のポンプ制御回路３１に代わって第２のポンプ制御回路３２によりポンプ回路３４が制御されて、リップルのない出力電圧が得られる。
【００５８】
図１２は、ポンプ回路３４の好ましい構成例である。ポンプ回路３４を、図１３に示すような相補的なクロックＣＬＫ，／ＣＬＫにより駆動される二つのポンプ３４ａ，３４ｂを併設して構成する。この様なポンプ回路構成とすれば、一方のポンプが昇圧状態のときに他方のポンプが放電状態となり、ポンプ回路自体基本的にリップルのない出力電圧を得ることが出来る。
【００５９】
更に一般的に、ｎ（≧２）個のポンプを併設して、これらを２π／ｎずつ位相のずれたクロックで駆動するようにして、リップルのない出力電圧を得ることが可能である。
【図面の簡単な説明】
【００６０】
【図１】一実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】４値記憶の場合のデータしきい値分布と書き込み方法を示す図である。
【図４】８値記憶の場合のデータしきい値分布と書き込み方法を示す図である。
【図５】同フラッシュメモリの高電圧発生回路の構成を示す図である。
【図６】同高電圧発生回路の昇圧回路構成を示す図である。
【図７】同昇圧回路のポンプ回路構成を示す図である。
【図８】同昇圧回路の切り換え回路構成を示す図である。
【図９】同切り換え回路に用いられる転送ゲート構成を示す図である。
【図１０】実施の形態の昇圧回路による電圧制御の様子を示す図である。
【図１１】他の実施の形態による昇圧回路構成を示す図である。
【図１２】ポンプ回路の好ましい構成例を示す図である。
【図１３】同ポンプ回路のクロック波形を示す図である。
【符号の説明】
【００６１】
１０…フラッシュメモリチップ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ページバッフア、１４…カラムデコーダ、１５…Ｉ／Ｏバッファ、１６…アドレスレジスタ、１７…内部コントローラ、１８…高電圧発生回路、２０…メモリコントローラ、３１…第１のポンプ制御回路、３２…第２のポンプ制御回路、３３…切り換え回路、３４…ポンプ回路、３５…ＲＯＭ回路、３６…電圧検出回路、３７…切り換え制御回路、３４１…チャージポンプ、３４２，３４３…クロック発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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