(57)【要約】【課題】ＤＣ−ＤＣコンバータにおいて、スイッチング動作による消費電力が無視できないものとなってきている。【解決手段】相補型スイッチＳＷｃ１は、相補的に動作する第１スイッチＭｎ１と第２スイッチＭｐ１を含み、入力電圧の供給経路を導通または非導通する。インダクタＬは、相補型スイッチＳＷｃ１がオンしている期間、入力電圧に応じた電流を負荷に供給しつつ、エネルギーを蓄積する。ダイオードＤは、相補型スイッチＳＷｃ１がオフしている期間、蓄積素子に蓄積されたエネルギーに起因する電荷を負荷に転流する。第３スイッチＭｅ１は、第１スイッチＭｎ１を制御する制御信号を伝達する信号線と、第２スイッチＭｐ１を制御する制御信号を伝達する信号線とを短絡させることができる。【選択図】図３
2008237000.tif 000002
【特許請求の範囲】
【請求項１】
相補的に動作する第１スイッチと第２スイッチを含み、入力電圧の供給経路を導通または非導通する相補型スイッチと、
前記相補型スイッチがオンしている期間、前記入力電圧に応じた電流を負荷に供給しつつ、エネルギーを蓄積する蓄積素子と、
前記相補型スイッチがオフしている期間、前記蓄積素子に蓄積されたエネルギーに起因する電荷を前記負荷に転流する転流素子と、
前記第１スイッチを制御する制御信号を伝達する信号線と、前記第２スイッチを制御する制御信号を伝達する信号線とを短絡させるための第３スイッチと、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記第１スイッチ、前記第２スイッチおよび前記第３スイッチを制御するスイッチ制御回路をさらに備え、
前記スイッチ制御回路は、前記第１スイッチおよび前記第２スイッチのオンオフ状態を切り換えるとき、前記第３スイッチをオンすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記スイッチ制御回路は、前記第３スイッチをオンするとき、前記第１スイッチおよび前記第２スイッチに制御信号を伝達する少なくとも一方の信号線を、信号供給源から電気的に切り離すことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
入力電圧の供給経路を導通または非導通する第１スイッチと、
前記第１スイッチがオンしている期間、前記入力電圧に応じた電流を負荷に供給しつつ、エネルギーを蓄積する蓄積素子と、
前記第１スイッチがオフしている期間にオンすることにより、前記蓄積素子に蓄積されたエネルギーに起因する電荷を前記負荷に転流する第２スイッチと、
を備えるＤＣ−ＤＣコンバータであって、
前記第１スイッチまたは前記第２スイッチの少なくともいずれか一方は、相補的に動作する第３スイッチと第４スイッチを含む相補型スイッチで構成され、
前記相補型スイッチは、前記第３スイッチを制御する制御信号を伝達する信号線と、前記第４スイッチを制御する制御信号を伝達する信号線とを短絡させるための第５スイッチと接続されていることを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
前記第３スイッチ、前記第４スイッチおよび前記第５スイッチを制御するスイッチ制御回路をさらに備え、
前記スイッチ制御回路は、前記第３スイッチおよび前記第４スイッチのオンオフ状態を切り換えるとき、前記第５スイッチをオンすることを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング方式を採用するＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
半導体の微細化に伴いＩＣの動作電圧が低下してきている。このような状況下、電源電圧を低い出力電圧に高効率で変換するＤＣ−ＤＣコンバータが求められている。
【０００３】
図１は、従来技術１に係るスイッチングレギュレータ３００を示す回路図である。従来技術１に係るスイッチングレギュレータ３００は、入力端子１２、出力端子１４、クロック端子１６およびＧＮＤ端子１８を備え、入力端子１２から入力された入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子１４から出力するステップダウン型のレギュレータである。入力端子１２および出力端子１４の間にインダクタＬが設けられ、入力端子１２とインダクタＬとの間にスイッチＭｐが設けられる。スイッチＭｐは、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。
【０００４】
インダクタＬの入力側端子とグラウンド線との間にダイオードＤが接続される。ダイオードＤのカソード端子がインダクタＬの入力側端子と接続され、ダイオードＤのアノード端子がグラウンド線に接続される。インダクタＬの出力側端子とグラウンド線との間に、インダクタＬの出力電圧を平滑化するための容量Ｃが接続される。インダクタＬの出力側端子とグラウンド線との間に、出力電圧Ｖｏｕｔを検出するための第１抵抗Ｒ１および第２抵抗Ｒ２で構成される抵抗分圧回路が接続される。
【０００５】
スイッチ制御回路３１０は、スイッチＭｐのオンオフを制御する。スイッチ制御回路３１０は、出力電圧Ｖｏｕｔが第１抵抗Ｒ１および第２抵抗Ｒ２で分圧された帰還信号を受けて、スイッチＭｐのオンオフ時間を適応的に制御する。
【０００６】
当該スイッチングレギュレータ３００にて、スイッチＭｐがオンしている期間、インダクタＬに入力電圧が印加され、インダクタＬに電流が流れる。その電流は図示しない外部の負荷に供給される。また、その電流に起因してインダクタＬにエネルギーが蓄積される。一方、スイッチＭｐがオフしている期間、インダクタＬの極性が反転し、インダクタＬに蓄積されていたエネルギーで励磁された電流がダイオードＤを通して上記負荷に供給される。
【０００７】
このスイッチングレギュレータ３００は、トランジスタを常時アクティブ状態で使用するリニア方式の三端子レギュレータと比較し、変換損失を低減することができる。
【０００８】
図２は、従来技術２に係るスイッチングレギュレータ４００を示す回路図である。従来技術２に係るスイッチングレギュレータ４００は、従来技術１に係るスイッチングレギュレータ３００と比較し、転流素子が異なる。従来技術１に係るスイッチングレギュレータ３００では、転流素子としてダイオードＤを用いたが、従来技術２に係るスイッチングレギュレータ４００では、ｎチャンネルＭＯＳＦＥＴで構成されたスイッチＭｎを用いる。スイッチ制御回路４１０は、スイッチＭｐおよびスイッチＭｎを相補的にオンオフすることにより、従来技術２に係るスイッチングレギュレータ４００を従来技術１に係るスイッチングレギュレータ３００と同様に動作させる。ｎチャンネルＭＯＳＦＥＴで構成されたスイッチＭｎのソース−ドレイン間電圧が、ダイオードＤの順方向電圧より小さいため、その分、転流素子での電力損失を低減することができる。
【０００９】
特許文献１は、スプリットゲート駆動方式を採用する電力レギュレータの一例を開示する。
【特許文献１】特開２００５−５７９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１および図２に示した回路にて、スイッチＭｐおよびスイッチＭｎをオンオフするためにゲート端子に供給される電力は、スイッチング周波数に比例して消費される。近年、スイッチング周波数はメガヘルツオーダといった非常に高いものになってきており、スイッチング動作による消費電力が無視できないものとなってきている。とくに、大電流を供給する電源システムでは、スイッチング用のトランジスタのサイズを大きくする必要があり、ゲートに形成される容量も大きくなる。
【００１１】
本発明はこうした状況に鑑みてなされたものであり、その目的は、低消費電力なＤＣ−ＤＣコンバータの提供にある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のある態様のＤＣ−ＤＣコンバータは、相補的に動作する第１スイッチと第２スイッチを含み、入力電圧の供給経路を導通または非導通する相補型スイッチと、相補型スイッチがオンしている期間、入力電圧に応じた電流を負荷に供給しつつ、エネルギーを蓄積する蓄積素子と、相補型スイッチがオフしている期間、蓄積素子に蓄積されたエネルギーに起因する電荷を前記負荷に転流する転流素子と、第１スイッチを制御する制御信号を伝達する信号線と、第２スイッチを制御する制御信号を伝達する信号線とを短絡させるための第３スイッチと、を備える。
【００１３】
この態様によると、第３スイッチを短絡させることにより、第１スイッチおよび第２スイッチに制御信号を伝達する両方の信号線の電位をイコライズすることができる。このイコライズ制御を消費電力の低減に利用することができる。
【００１４】
第１スイッチ、第２スイッチおよび第３スイッチを制御するスイッチ制御回路をさらに備えてもよい。スイッチ制御回路は、第１スイッチおよび第２スイッチのオンオフ状態を切り換えるとき、第３スイッチをオンしてもよい。これによると、相補型スイッチのオンオフ状態を切り換えるときに第３スイッチをオンすることにより、両方の信号線の電位をイコライズし、第１スイッチおよび第２スイッチのゲートに形成される容量に流れる電流を低減することができる。
【００１５】
スイッチ制御回路は、第３スイッチをオンするとき、第１スイッチおよび第２スイッチに制御信号を伝達する少なくとも一方の信号線を、信号供給源から電気的に切り離してもよい。これにより、当該信号線からスイッチ制御回路側に流れる電流経路を遮断することができ、消費電力を低減することができる。
【００１６】
本発明の別の態様もまた、ＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータは、入力電圧の供給経路を導通または非導通する第１スイッチと、第１スイッチがオンしている期間、入力電圧に応じた電流を負荷に供給しつつ、エネルギーを蓄積する蓄積素子と、第１スイッチがオフしている期間にオンすることにより、蓄積素子に蓄積されたエネルギーに起因する電荷を負荷に転流する第２スイッチと、を備えるＤＣ−ＤＣコンバータであって、第１スイッチまたは第２スイッチの少なくともいずれか一方は、相補的に動作する第３スイッチと第４スイッチを含む相補型スイッチで構成され、相補型スイッチは、第３スイッチを制御する制御信号を伝達する信号線と、第４スイッチを制御する制御信号を伝達する信号線とを短絡させるための第５スイッチと接続されている。
【００１７】
この態様によると、第５スイッチを短絡させることにより、第３スイッチおよび第４スイッチに制御信号を伝達する両方の信号線の電位をイコライズすることができる。このイコライズ制御を消費電力の低減に利用することができる。
【００１８】
第３スイッチ、第４スイッチおよび第５スイッチを制御するスイッチ制御回路をさらに備え、スイッチ制御回路は、第３スイッチおよび第４スイッチのオンオフ状態を切り換えるとき、第５スイッチをオンしてもよい。
【００１９】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明によれば、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
図３は、本発明の実施の形態１に係るスイッチングレギュレータ１００を示す回路図である。実施の形態１に係るスイッチングレギュレータ１００は、入力端子１２、出力端子１４、クロック端子１６およびＧＮＤ端子１８を備え、入力端子１２から入力された入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子１４から出力するステップダウン型のレギュレータである。
【００２３】
第１相補型スイッチＳＷｃ１は、入力端子１２とインダクタＬとの間に設けられ、入力端子１２とインダクタＬとの間の経路を導通または非導通する。第１相補型スイッチＳＷｃ１は、第１スイッチＭｎ１と第２スイッチＭｐ１が並列に配置、接続されて構成される。第１スイッチＭｎ１および第２スイッチＭｐ１は、それぞれｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成される。オンしている期間に流れる電流が大きい場合、当該ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴに、パワーＭＯＳＦＥＴを用いてもよい。
【００２４】
第１スイッチＭｎ１は、スイッチ制御回路１１０から供給される第１制御信号Ｓｎ１に応じてオンオフする。第２スイッチＭｐ１は、スイッチ制御回路１１０から供給される第２制御信号Ｓｐ１に応じてオンオフする。
【００２５】
第３スイッチＭｅ１は、第１スイッチＭｎ１に第１制御信号Ｓｎ１を供給するための第１信号線と、第２スイッチＭｐ１に第２制御信号Ｓｐ１を供給するための第２信号線との間に接続され、オンすることにより第１信号線と第２信号線とを短絡させることができる。第３スイッチＭｅ１は、スイッチ制御回路１１０から供給される第３制御信号Ｓｅ１に応じてオンオフする。第３スイッチＭｅ１はｎチャネルＭＯＳＦＥＴで構成される。第１制御信号Ｓｎ１、第２制御信号Ｓｐ１および第３制御信号Ｓｅ１については後述する。
【００２６】
ダイオードＤは、インダクタＬの入力側端子とグラウンド線との間に接続される。ダイオードＤのカソード端子はインダクタＬの入力側端子と接続され、ダイオードＤのアノード端子はグラウンド線に接続される。当該ダイオードＤには、ショットキー・バリア・ダイオードまたはファスト・リカバリ・ダイオードを用いることができる。
【００２７】
インダクタＬは、第１相補型スイッチＳＷｃ１がオンしている期間、入力端子１２から入力される入力電圧が印加される。その入力電圧によりインダクタＬに電流が流れる。その電流は図示しない外部の負荷に出力端子１４から供給される。また、その電流に起因してインダクタＬにエネルギーが蓄積される。一方、第１相補型スイッチＳＷｃ１がオフしている期間、インダクタＬの極性が反転し、当該エネルギーに起因して励磁された電流がダイオードＤを通って出力端子１４から上記負荷に供給される。
【００２８】
容量Ｃは、インダクタＬの出力側端子とグラウンド線との間に設けられ、スイッチング制御により生成されるパルス状の電圧を平滑化する。第１抵抗Ｒ１および第２抵抗Ｒ２で構成される抵抗分圧回路は、インダクタＬの出力側端子とグラウンド線との間に設けられ、出力電圧Ｖｏｕｔを所定の分圧比で分圧し、スイッチ制御回路１１０に帰還する。
【００２９】
スイッチ制御回路１１０は、第１相補型スイッチＳＷｃ１のオンオフを制御する。スイッチ制御回路１１０は、出力電圧Ｖｏｕｔを反映する帰還信号を受けて、デューティ比を適応的に制御する。すなわち、出力電圧Ｖｏｕｔが所定の基準電圧より高い場合、第１相補型スイッチＳＷｃ１がオンしている時間を短くすることにより、インダクタＬに入力電圧が印加される時間を短くして電流を減少させる。一方、出力電圧Ｖｏｕｔが所定の基準電圧より低い場合、第１相補型スイッチＳＷｃ１がオンしている時間を長くすることにより、インダクタＬに入力電圧が印加される時間を長くして電流を増大させる。スイッチ制御回路１１０の具体的な回路構成については後述する。
【００３０】
図４は、第１スイッチＭｎ１、第２スイッチＭｐ１および第３スイッチＭｅ１に供給される第１制御信号Ｓｎ１、第２制御信号Ｓｐ１および第３制御信号Ｓｅ１の波形遷移を示す。第１制御信号Ｓｎ１、第２制御信号Ｓｐ１および第３制御信号Ｓｅ１は、第１スイッチＭｎ１、第２スイッチＭｐ１および第３スイッチＭｅ１をオンするレベルと、オフするレベルの二つのレベルを持つ。たとえば、ハイレベルを電源電位に設定し、ローレベルをグラウンド電位に設定することができる。
【００３１】
第２制御信号Ｓｐ１は、第１制御信号Ｓｎ１の反対の位相を持つ。スイッチ制御回路１１０が第１制御信号Ｓｎ１をハイレベル、第２制御信号Ｓｐ１をローレベルに設定すると、第１スイッチＭｎ１、第２スイッチＭｐ１がともにオンするため、第１相補型スイッチＳＷｃ１はオンする。反対に、スイッチ制御回路１１０が第１制御信号Ｓｎ１をローレベル、第２制御信号Ｓｐ１をハイレベルに設定すると、第１スイッチＭｎ１、第２スイッチＭｐ１がともにオフするため、第１相補型スイッチＳＷｃ１はオフする。
【００３２】
スイッチ制御回路１１０は、通常、第３制御信号Ｓｅ１をローレベルに設定する。したがって、第３スイッチＭｅ１は、通常、オフ状態であり、第１信号線と第２信号線とは電気的に切り離されている。スイッチ制御回路１１０は、第１制御信号Ｓｎ１および第２制御信号Ｓｐ１のレベルを切り換える際、第３制御信号Ｓｅ１をハイレベルに設定する。
【００３３】
ここで、第１制御信号Ｓｎ１および第２制御信号Ｓｐ１のレベルを切り換える際とは、第１制御信号Ｓｎ１がハイレベルおよび第２制御信号Ｓｐ１がローレベルの状態から、第１制御信号Ｓｎ１がローレベルおよび第２制御信号Ｓｐ１がハイレベルの状態に切り換える際、ならびに第１制御信号Ｓｎ１がローレベルおよび第２制御信号Ｓｐ１がハイレベルの状態から、第１制御信号Ｓｎ１がハイレベルおよび第２制御信号Ｓｐ１がローレベルの状態に切り換える際、の少なくとも一方を指す。
【００３４】
第３制御信号Ｓｅ１がハイレベルに設定されると、第３スイッチＭｅ１がオンし、第１信号線と第２信号線とが短絡する。スイッチ制御回路１１０は、第３制御信号Ｓｅ１をハイレベルに設定するとともに、第１信号線および第２信号線を電気的に切り離す。これにより、第１スイッチＭｎ１および第２スイッチＭｐ１から見える第１信号線および第２信号線のインピーダンスがハイインピーダンスとなり、第１信号線および第２信号線はフローティング状態となる。図４では、斜線部分がこの状態を示す。
【００３５】
この状態では、第１信号線と第２信号線とが短絡されるため、第１信号線の電位と第２信号線の電位とがイコライズされる。たとえば、短絡前の第１信号線の電位が電源電位で第２信号線の電位がグラウンド電位の場合、短絡後に、第１信号線の電位と第２信号線の電位が実質的に等しくなり、両方の電位が電源電位の半分程度の電位となる。この状態のとき、第１相補型スイッチＳＷｃ１はオン状態である。
【００３６】
図５は、実施の形態１に係るスイッチ制御回路１１０の構成例を示す。このスイッチ制御回路１１０は、差分増幅器ＡＭＰ、ＰＷＭ（Pulse Width Modulation）制御回路１１２、第１インバータＩＮ１、第２インバータＩＮ２、第３インバータＩＮ３、第４インバータＩＮ４、第１制御スイッチＳＷ１および第２制御スイッチＳＷ２を備える。
【００３７】
差分増幅器ＡＭＰは、図１に示した抵抗分圧回路の出力電圧Ｎと、所定の参照電圧ＲＥＦとの差分を増幅して、ＰＷＭ制御回路１１２に供給する。ＰＷＭ制御回路１１２は、クロック信号ＣＬＫと差分増幅器ＡＭＰの出力信号を受け、差分増幅器ＡＭＰの出力信号に応じて、クロック信号ＣＬＫのデューティ比を制御する。ＰＷＭ制御回路１１２は、デューティ比を調整したクロック信号ＣＬＫＤを第２インバータＩＮ２に入力する。
【００３８】
また、ＰＷＭ制御回路１１２は、ローレベル信号を第１インバータＩＮ１に出力する。ＰＷＭ制御回路１１２は、上記クロック信号ＣＬＫＤがハイレベルからローレベル、およびローレベルからハイレベルへ遷移する直前に、第１インバータＩＮ１に出力されているローレベル信号をハイレベル信号に遷移させる。また、ＰＷＭ制御回路１１２は、上記クロック信号ＣＬＫＤがハイレベルからローレベル、およびローレベルからハイレベルへ遷移した直後に、第１インバータＩＮ１に出力していたハイレベル信号をローレベル信号に遷移させる。
【００３９】
第１インバータＩＮ１は、入力された信号の位相を反転させて第３インバータＩＮ３に出力する。第３インバータＩＮ３は、入力された信号の位相を反転させて、第３制御信号Ｓｅ１として第３スイッチＭｅ１に供給する。
【００４０】
第２インバータＩＮ２は、入力されたクロック信号ＣＬＫＤの位相を反転させて第４インバータＩＮ４に出力する。それとともに、第１制御スイッチＳＷ１を介して第２制御信号Ｓｐ１として第２スイッチＭｐ１に供給する。第４インバータＩＮ４は、入力されたクロック信号ＣＬＫＤの位相を反転させて、第２制御スイッチＳＷ２を介して第１制御信号Ｓｎ１として第１スイッチＭｎ１に供給する。
【００４１】
第１制御スイッチＳＷ１および第２制御スイッチＳＷ２はＣＭＯＳスイッチで構成され、ＣＭＯＳスイッチを構成するｎチャネルＭＯＳＦＥＴのゲート端子には第１インバータＩＮ１の出力信号が入力され、ｐチャネルＭＯＳＦＥＴのゲート端子には第２インバータＩＮ２の出力信号が入力される。したがって、第１制御スイッチＳＷ１および第２制御スイッチＳＷ２は、第１インバータＩＮ１の出力がハイレベルの期間にオンし、ローレベルの期間にオフする。
【００４２】
なお、スイッチ制御回路１１０の構成は、図５に示した構成に限らず、図４に示した波形遷移の第１制御信号Ｓｎ１、第２制御信号Ｓｐ１および第３制御信号Ｓｅ１を生成できれば、どのような構成でもよい。
【００４３】
以上説明したように本実施の形態によれば、スイッチング方式を採用するＤＣ−ＤＣコンバータにおいて、スイッチング動作を行うスイッチング素子に相補型スイッチを用い、その相補型スイッチのオンオフ状態が遷移するとき、それを構成するｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴのゲート電位がイコライズされる期間を設けたことにより、消費電力を低減することができる。すなわち、ゲート端子に制御信号を供給するための信号線から、ＭＯＳＦＥＴのゲートに形成される容量に流れる電流を低減させることができる。イコライズされる期間を設けない場合と比較し、消費電力を半分程度に抑えることも可能である。
【００４４】
また、実質的に同じサイズのｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成される相補型スイッチを用いた場合、ＭＯＳＦＥＴがオフする際に、反転層からソース端子およびドレイン端子に抜けるチャネルチャージインジェクションノイズや、ゲート−ソース間またはゲート−ドレイン間に形成されるオーバーラップ容量によるクロックフィードスルーノイズの影響を低減することができる。すなわち、ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴの両方のチャネルにより発生する反対極性の電荷を打ち消すことができる。
【００４５】
図６は、本発明の実施の形態２に係るスイッチングレギュレータ２００を示す回路図である。実施の形態２に係るスイッチングレギュレータ２００は、同期整流方式を採用する。実施の形態２に係るスイッチングレギュレータ２００の構成は、実施の形態１に係るスイッチングレギュレータ１００の構成と基本的に同じである。以下、相違点について説明する。実施の形態２に係るスイッチングレギュレータ２００では、転流素子としてダイオードＤではなく、第２相補型スイッチＳＷｃ２を用いる。
【００４６】
第１相補型スイッチＳＷｃ１および第２相補型スイッチＳＷｃ２は、相補的にオンオフする。すなわち、第１相補型スイッチＳＷｃ１がオフしている期間、第２相補型スイッチＳＷｃ２がオンすることにより、上述したダイオードＤの役割を担う。
【００４７】
第２相補型スイッチＳＷｃ２は、第１相補型スイッチＳＷｃ１と同様に、第４スイッチＭｎ２と第５スイッチＭｐ２が並列に配置、接続されて構成される。第４スイッチＭｎ２および第５スイッチＭｐ２は、それぞれｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴで構成される。オンしている期間に流れる電流が大きい場合、当該ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴに、パワーＭＯＳＦＥＴを用いてもよい。
【００４８】
第４スイッチＭｎ２は、スイッチ制御回路２１０から供給される第４制御信号Ｓｎ２に応じてオンオフする。第５スイッチＭｐ２は、スイッチ制御回路２１０から供給される第５制御信号Ｓｐ２に応じてオンオフする。
【００４９】
第６スイッチＭｅ２は、第４スイッチＭｎ２に第４制御信号Ｓｎ２を供給するための第４信号線と、第５スイッチＭｐ２に第５制御信号Ｓｐ２を供給するための第５信号線との間に接続され、第４制御信号と第５制御信号とを短絡させることができる。第６スイッチＭｅ２は、スイッチ制御回路２１０から供給される第６制御信号Ｓｅ２に応じてオンオフする。第６スイッチＭｅ２はｎチャネルＭＯＳＦＥＴで構成される。
【００５０】
スイッチ制御回路２１０は、第４制御信号Ｓｎ２および第５制御信号Ｓｐ２のレベルを、それぞれ第１制御信号Ｓｎ１および第２制御信号Ｓｐ１の逆相レベルに設定する。また、第６制御信号Ｓｅ２のレベルを第３制御信号Ｓｅ１と同相レベルに設定する。
【００５１】
以上説明したように実施の形態２によれば、実施の形態１と同様の効果を奏する。加えて、転流素子をダイオードＤから第２相補型スイッチＳＷｃ２に変更したことにより、消費電力をさらに低減することができる。すなわち、第２相補型スイッチＳＷｃ２のソース−ドレイン間電圧は、ダイオードＤの順方向電圧の小さいため、その分、転流素子で消費される電力を低減することができる。
【００５２】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。たとえば、第１相補型スイッチＳＷｃ１と第２相補型スイッチＳＷｃ２のうち、一方のみに相補型スイッチを採用しても、消費電力を低減することができる。
【００５３】
図４、図５の説明では、第１信号線と第２信号線とが短絡している期間、スイッチ制御回路１１０内の信号供給源から、第１信号線および第２信号線を切り離し、フローティング状態としたが、第１信号線および第２信号線を切り離さず、第１制御信号Ｓｎ１および第２制御信号ｐ２を供給し続けてもよい。図５において、第１制御スイッチＳＷ１および第２制御スイッチＳＷ２を設けない構成で実現することができる。この場合、第３スイッチＭｅ１を介して貫通電流が流れる可能性があるが、ゲート端子に印加される信号のレベルが維持されるため、スイッチング速度を図４、図５で説明した制御より向上させることができる。
【００５４】
また、上述した実施の形態では、スイッチング方式を採用するＤＣ−ＤＣコンバータとしてステップダウン型のレギュレータを説明した。この点、ステップダウン型に限るものではなく、ステップアップ型や極性反転型のレギュレータのスイッチング素子の構成および制御に適用可能である。また、トランスにより入力側と出力側が絶縁されている絶縁型のレギュレータのスイッチング素子の構成および制御にも適用可能である。
【００５５】
また、上述した実施の形態では、相補型スイッチとしてｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを用いる例を説明した。この点、ｎｐｎ型のバイポーラトランジスタとｐｎｐ型のバイポーラトランジスタを用いてもよい。この場合、両方のトランジスタのベース電流をイコライズすればよい。
【図面の簡単な説明】
【００５６】
【図１】従来技術１に係るスイッチングレギュレータを示す回路図である。
【図２】従来技術２に係るスイッチングレギュレータを示す回路図である。
【図３】本発明の実施の形態１に係るスイッチングレギュレータを示す回路図である。
【図４】第１スイッチ、第２スイッチおよび第３スイッチに供給される第１制御信号、第２制御信号および第３制御信号の波形遷移を示す図である。
【図５】実施の形態１に係るスイッチ制御回路の構成例を示す図である。
【図６】本発明の実施の形態２に係るスイッチングレギュレータを示す回路図である。
【符号の説明】
【００５７】
Ｍｎ１  第１スイッチ、  Ｍｐ１  第２スイッチ、  Ｍｅ１  第３スイッチ、  Ｌ  インダクタ、  Ｄ  ダイオード、  Ｃ  容量、  ＳＷｃ１  第１相補型スイッチ、  Ｒ１  第１抵抗、  Ｒ２  第２抵抗、  Ｍｎ２  第４スイッチ、  Ｍｐ２  第５スイッチ、  Ｍｅ２  第６スイッチ、  ＳＷｃ２  第２相補型スイッチ、  ＡＭＰ  差分増幅器、  ＩＮ１  第１インバータ、  ＩＮ２  第２インバータ、  ＩＮ３  第３インバータ、  ＩＮ４  第４インバータ、  ＳＷ１  第１制御スイッチ、  ＳＷ２  第２制御スイッチ、１２  入力端子、  １４  出力端子、  １６  クロック端子、  １８  ＧＮＤ端子、  １００  スイッチングレギュレータ、  １１０  スイッチ制御回路、  １１２  ＰＷＭ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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