(57)【要約】【課題】記憶素子の特性劣化を抑制することにより、安定して動作する記憶装置を提供する。【解決手段】２つの電極の間に記憶層が設けられ、これら２つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子５と、この抵抗変化型記憶素子５に直列接続された、スイッチング用の電界効果トランジスタ６とから成るメモリセル１０を複数有し、メモリセル１０に情報を記憶させる記憶装置において、メモリセル１０内にある電界効果トランジスタ６のオン電流が、メモリセル１０以外の部分にある電界効果トランジスタのオン電流よりも小さい構成とする。【選択図】図３
2008112945.tif 000002
【特許請求の範囲】
【請求項１】
２つの電極の間に記憶層が設けられ、前記２つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、前記抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、前記メモリセルに情報を記憶させる記憶装置であって、
前記メモリセル内にある前記電界効果トランジスタのオン電流が、前記メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい
ことを特徴とする記憶装置。
【請求項２】
前記抵抗変化型記憶素子の電界によって移動する前記原子又は前記イオンは、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の元素の原子又はイオンであることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記メモリセル内にある前記電界効果トランジスタは、そのチャネル幅Ｗとチャネル長Ｌとが、Ｗ／Ｌ≦０．８の関係を満たすことを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記メモリセル内にある前記電界効果トランジスタに対して、直列抵抗が接続され、前記直列抵抗の抵抗値が前記メモリセル内にある前記電界効果トランジスタのオン抵抗値の２５％以上であることを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記メモリセル内にある前記電界効果トランジスタは、前記メモリセル以外の部分にある前記電界効果トランジスタと比較して、ソース・ドレイン領域の不純物濃度が低いことを特徴とする請求項１に記載の記憶装置。
【請求項６】
前記メモリセル内にある前記電界効果トランジスタは、前記メモリセル以外の部分にある前記電界効果トランジスタと比較して、チャネル領域の不純物濃度が高いことを特徴とする請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の抵抗変化型記憶素子によりメモリセルを構成した記憶装置に係わる。
【背景技術】
【０００２】
半導体不揮発性メモリとしては、フラッシュメモリが最も一般的であり、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが、コードストレージ用途やデータストレージ用途に広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、書き換え動作にＦＮ（Fowler-Nordheim ）トンネル電流を用いているので、原理的に約２０Ｖの高電圧が必要になる。
このため、３２ｎｍ世代以降では、現在の性能（特に、繰り返し可能回数）を保ったままで、素子の微細化、即ち大容量化を進めることが困難であると言われている。
【０００４】
一方、ＮＯＲ型フラッシュメモリは、書き換え動作にＨＥ（ホットエレクトロン）注入を用いているので、電子にＳｉ（シリコン）とＳｉＯ２（二酸化シリコン）との間のエネルギー障壁３．８ｅＶを超えるだけの運動エネルギーを与えることが必要になり、原理的にメモリセルを構成するトランジスタのソース・ドレイン間に５〜６Ｖの電圧を印加しなければならない。
このため、４５ｎｍ世代以降では、セルトランジスタを微細化することが困難である。
【０００５】
さらに、性能面では、ＮＡＮＤ型もＮＯＲ型も、共に書き換え速度が５マイクロ秒〜２５０マイクロ秒と遅く、書き換え回数が１０万回程度までと制限されているので、コードプログラムやデータ格納用途には適していても、汎用の不揮発性メモリとは言い難い。
【０００６】
また、フラッシュメモリに代わるべき新しい不揮発性メモリとして、相変化メモリが提案されている。
ところが、この相変化メモリは、記憶素子に対して６００℃以上の温度制御によって書き換え動作を行うため、環境温度の変化に敏感である。
このため、セルを微細化していくと、隣接セルと干渉する恐れがある、という課題を有している。
【０００７】
そこで、素子構造が単純で容易に微細化し得る不揮発性メモリとして、上下の電極の間に記憶素子を挟んだ構造を有する、ＰＭＣ（Programmable Metallization Cell ）やＲＲＡＭ（Resistive RAM ）等の抵抗変化型不揮発性メモリが提案されている（例えば、特許文献１や特許文献２参照）。
【０００８】
これらの抵抗変化型不揮発性メモリのうち、ＰＭＣや一部のＲＲＡＭでは、熱と電界により、可変抵抗体薄膜中を金属元素が原子又はイオンの状態で移動することで、抵抗値の可逆的変化を実現していると考えられる。
【０００９】
【特許文献１】特開２００５−３２２９４２号公報
【特許文献２】特開２００５−２１６３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した金属元素の原子又はイオンが移動する過程において、電流によるジュール熱が発生する。この発熱量が大き過ぎると、書き換え（書き込み・消去）の繰り返し動作の際に、可変抵抗体薄膜中に熱と電界によるダメージを生じ、記憶素子の特性が劣化してしまうことがある。
【００１１】
上述した問題の解決のために、本発明においては、記憶素子の特性劣化を抑制することにより、安定して動作する記憶装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の記憶装置は、２つの電極の間に記憶層が設けられ、これら２つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に記憶層の抵抗値が変化する、不揮発性の抵抗変化型記憶素子と、この抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを複数有し、メモリセルに情報を記憶させる構成であって、メモリセル内にある電界効果トランジスタのオン電流が、メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さいものである。
【００１３】
上述の本発明の記憶装置の構成によれば、不揮発性の抵抗変化型記憶素子と、この抵抗変化型記憶素子に直列接続された、スイッチング用の電界効果トランジスタとから成るメモリセルを有するので、動作時（書き込み動作や消去動作、読み出し動作）にメモリセルに印加される電圧は、抵抗変化型記憶素子と電界効果トランジスタとに分圧される。
そして、メモリセル内にある電界効果トランジスタのオン電流が、メモリセル以外の部分にある電界効果トランジスタのオン電流よりも小さい構成とすることにより、この電界効果トランジスタに直列接続された抵抗変化型記憶素子に流れる電流を小さくすることができる。これにより、抵抗変化型記憶素子が高抵抗状態となる動作時（消去動作時）において、記憶素子の記憶層の発熱量を低減することができる。
従って、記憶素子（特にその記憶層）が高温状態における高電界によって特性劣化を起こす問題を、解決することが可能になる。
【発明の効果】
【００１４】
上述の本発明によれば、記憶素子（特にその記憶層）が高温状態における高電界によって特性劣化を起こす問題を解決することが可能になることにより、書き換え（書き込みや消去）を多数回繰り返すことが可能になり、また、データ保持性能を向上することができる。
従って、動作が安定した、信頼性の高い記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の記憶装置の実施の形態を説明する。本発明では、抵抗変化型記憶素子をメモリセルに使用して記憶装置を構成する。
【００１６】
まず、本発明の記憶装置に使用する抵抗変化型記憶素子の一形態の膜構成を、図１に示す。
この抵抗変化型記憶素子５は、２つの電極（下部電極１及び上部電極２）の間に、絶縁体膜３と導体膜４を持つ膜構成になっている。
【００１７】
絶縁体膜３の材料としては、例えば、Ｇｄ２Ｏ３等の希土類元素の酸化物や、ＳｉＯ２等のその他の酸化物が挙げられる。
導体膜４の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｎから選ばれる１つ以上の金属元素を含有する、金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。好ましくは、Ｃｕ，Ａｇ，Ｚｎのカルコゲナイド化合物（Ｓ，Ｓｅ，Ｔｅを含む化合物）を導体膜４の材料に用いる。
【００１８】
このような材料を用いた場合、導体膜４に含まれる金属元素（例えば、Ｃｕ，Ａｇ，Ｚｎ）が、イオン化して低電位側の電極に引き寄せられる性質を有する。
なお、同様にイオン化しやすい性質を有する、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を導体膜４に用いてもよい。例えば、Ｌｉ，Ｎａ，Ｋ，Ａｕ，Ｈ等の陽イオンが、容易に移動することが知られている。さらに、酸素等の陰イオンが移動することも一般に知られており、複数の価数で安定状態を取り得る遷移金属元素、例えば、Ｎｉ，Ｔｉ，Ｗ等と酸素とを含有する薄膜中においても、酸素の移動により、同様に可逆的に抵抗値が変化すると考えられる。
また、両電極１，２間の電界によって、Ｃｕ，Ａｇ，Ｚｎ等の金属元素が原子の状態で移動する構成であってもよい。
【００１９】
従って、両電極１，２間に、絶縁体膜３側の下部電極１が低電位になるように電圧を加えると、下向きの電流Ｉｗが流れ、金属元素のイオンが下部電極１に引き寄せられて、絶縁体膜３内に入っていく。そして、イオンが下部電極１まで到達すると、両電極１，２間が導通して抵抗値が下がることになる。このようにして、抵抗変化型記憶素子５へのデータ（情報）の書き込みが行われる。
一方、両電極１，２間に、導体膜４側の上部電極２が低電位になるように電圧を加えると、上向きの電流Ｉｅが流れ、金属元素がイオン化して上部電極２に引き寄せられて、絶縁体膜３から抜けていくため、両電極１，２間の絶縁性が増して、抵抗値が上がることになる。このようにして、抵抗変化型記憶素子５に対してデータ（情報）の消去が行われる。
【００２０】
上述した変化を繰り返すことにより、抵抗変化型記憶素子５の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
実際には、絶縁体膜３中の金属元素のイオンの量によって、絶縁体膜３の抵抗値が変化しているので、絶縁体膜３を情報が記憶・保持される記憶層とみなすことができる。
【００２１】
この抵抗変化型記憶素子５を用いてメモリセルを構成し、メモリセルを多数設けることにより、メモリ（記憶装置）を構成することができる。
【００２２】
次に、図１に示した抵抗変化型記憶素子５について、その電圧−電流特性を図２Ａに示し、その電圧−抵抗特性を図２Ｂに示す。
初期状態では、金属元素（例えばＣｕ）が導体膜（例えばカルコゲナイド化合物）４中に分布している。この状態では、抵抗値が高く電流が流れにくい。
まず、図２Ａで両電極１，２間の電圧Ｖを上昇させていくと、ある閾値（Ａ点）において、電流が流れて、それまで高抵抗であった絶縁体膜３が低抵抗に変化する（Ｂ点）。
この動作を「書き込み動作」と定義する。
このとき、印加電界によって絶縁体膜３中を僅かなリーク電流が流れ、その電流により生ずる発熱によって付近の温度が上昇し、金属元素（例えばＣｕイオン）が移動して、この金属元素がリッチな領域が柱状に絶縁体膜３中に形成され、その領域が電気伝導を担う導電パスとなることにより、絶縁体膜３が低抵抗化すると考えられている。絶縁体膜３は、記憶素子５の他の膜１，２，４よりも抵抗が充分に高いため、絶縁体膜３の低抵抗化により、記憶素子５全体の抵抗値も低抵抗化する。
そして、記憶素子５がオーミック特性へと変化して、電流が電圧に比例して流れる状態となる。
その後、電圧Ｖを０Ｖに戻しても、その抵抗値（低い抵抗値）を保持し続ける。
【００２３】
次に、図２Ａで両電極１，２間の電圧Ｖを負方向へ上昇させていくと、ある閾値（Ｃ点）において、それまで低抵抗であった絶縁体膜３が高抵抗に変化する（Ｄ点）。
この動作を「消去動作」と定義する。
このとき、印加電界により導電パスに電流が流れて、導電パスとその周辺の絶縁体膜３の温度が急激に上昇する。高温下では導電パスを形成している金属元素（例えばＣｕ）のリッチな領域では、金属元素がイオン化して、書き込み動作とは逆の電界によって、上部電極２方向に移動し、導電パスが切れて絶縁体膜３は高抵抗化する。絶縁体膜３は、記憶素子５の他の膜１，２，４よりも抵抗が充分に高いため、絶縁体膜３の高抵抗化により、記憶素子５全体の抵抗値も高抵抗化する。
その後、電圧Ｖを０Ｖに戻しても、その抵抗値（高い抵抗値）を保持し続ける。
【００２４】
上述のように、絶縁体膜３の抵抗値の変化により、図２Ｂの電圧−抵抗特性にも示すように、抵抗変化型記憶素子５の抵抗値Ｒがヒステリシス特性を持つので、図１に示す抵抗変化型記憶素子５を不揮発性記憶素子として利用することができる。
【００２５】
図１に示した構成の抵抗変化型記憶素子５に対して、書き込み及び消去を多数回繰り返していくと、前述したように記憶素子５の特性が劣化することがある。
【００２６】
続いて、本発明の一実施の形態として、図１に示した抵抗変化型記憶素子５を用いてメモリセルを構成した記憶装置の１つのメモリセルの回路構成図を、図３に示す。
この記憶装置は、図３に示すように、図１に示した抵抗変化型記憶素子５と、電界効果トランジスタ（ＦＥＴ）６、例えばＮＭＯＳ電界効果トランジスタ（ＮＭＯＳ−ＦＥＴ）とを直列に接続して、メモリセル１０が構成されている。
メモリセル１０の電界効果トランジスタ６側は、ビット線７に接続されており、メモリセル１０の抵抗変化型記憶素子５側は、ソース線８に接続されている。また、電界効果トランジスタ６のゲートは、ワード線９に接続されている。
図３の構成のメモリセル１０では、電界効果トランジスタ６により、各メモリセル１０の抵抗変化型記憶素子５へのアクセスが制御される。
【００２７】
図３に示すメモリセル１０では、消去動作時に記憶素子５が高抵抗化した瞬間において、記憶素子５の絶縁体膜３に高温で高電界が印加されるため、絶縁体膜３が最も大きなダメージを受け、特性劣化しやすい状態にあると考えられる。
一方、書き込み動作時には、スイッチング用の電界効果トランジスタ６のオン抵抗が記憶素子５に直列に加わっているため、導電パスが形成されると同時に、記憶素子５の絶縁体膜３中に印加される電界が低減され、その後に発熱による温度上昇が起こるので、高温下で高電界が印加されることはない。
【００２８】
従って、書き込み・消去の繰り返し動作に起因する特性劣化を低減させるためには、消去動作時の条件、特に消去動作時の電流による発熱を、適度に制御することが重要であると言える。
【００２９】
そこで、本実施の形態の記憶装置では、特に、メモリセル１０内の電界効果トランジスタ６を、記憶装置のメモリセル１０以外の部分(周辺回路等)にある電界効果トランジスタと比較して、オン電流が小さいトランジスタ特性とする。
【００３０】
オン電流が小さいトランジスタ特性とするための具体的な構成としては、様々な構成が考えられるが、例えば、以下に挙げる構成を採用することができる。
（１）電界効果トランジスタ６のチャネル長Ｌに対するチャネル幅Ｗの比（Ｗ/Ｌ）を小さくする。例えば、メモリセル１０以外の電界効果トランジスタでは、一般的にＷ／Ｌ＝１程度を最小サイズとして用いるが、メモリセル１０の電界効果トランジスタ６ではＷ／Ｌ≦０．８とする。
（２）電界効果トランジスタ６のソース・ドレイン領域の不純物濃度を低くする。一般にソース・ドレイン領域は１×１０１９／ｃｍ３〜５×１０２０／ｃｍ３の不純物濃度が用いられているが、これを例えば１×１０１７／ｃｍ３〜５×１０１８／ｃｍ３程度に低減することにより、効果的にオン電流を低減することができる。なお、不純物濃度低減化はソース・ドレイン領域全体でも、チャネル領域近傍のみ局部的に行っても良い。
（３）電界効果トランジスタ６のチャネル領域の不純物濃度を高くする。一般にチャネル領域の不純物濃度は１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３が用いられているが、これを例えば５×１０１６／ｃｍ３〜５×１０１７／ｃｍ３程度に増加させることにより、オン電流を低減することができる。なお、不純物濃度増加はチャネル領域全体でも、ソース・ドレイン領域近傍のみ局部的に行っても、また、深さ方向に濃度分布を持たせても良い。
【００３１】
なお、より好ましくは、電界効果トランジスタ６の動作電圧を３Ｖ以上としても、電界効果トランジスタ６の各端子間の耐圧劣化を起こさないように、電界効果トランジスタ６を設計する。このように耐性劣化を抑制するためには、（２）や（３）に記載したように、電界効果トランジスタ６の領域の不純物濃度を設定すればよい。
【００３２】
上述の本実施の形態によれば、メモリセル１０内の電界効果トランジスタ６を、記憶装置のメモリセル１０以外の部分(周辺回路等)にある電界効果トランジスタと比較して、オン電流が小さいトランジスタ特性とすることにより、記憶素子５の絶縁体膜３に流れる電流を小さくすることができる。これにより、記憶素子５が高抵抗状態となる消去動作時において、記憶素子５の絶縁体膜３の発熱量を低減することができる。
従って、記憶素子５の絶縁体膜３が高温状態における高電界によって特性劣化を起こす問題を、解決することが可能になる。
【００３３】
本実施の形態によれば、このように、記憶素子５の絶縁体膜３が高温状態における高電界によって特性劣化を起こす問題を解決することが可能になるため、書き換え（書き込みや消去）を多数回繰り返すことが可能になり、また、データ保持性能を向上することができる。
従って、動作が安定した、信頼性の高い記憶装置を実現することができる。
【００３４】
＜動作実験＞
ここで、実際に記憶装置のデバイスを作製して、メモリセル１０の電界効果トランジスタ６のオン電流を、どの程度以下に抑制する必要があるか、定量的に評価して、この電界効果トランジスタ６に要求される電気特性を見積った。
【００３５】
図３に示したメモリセル１０を含む、実験に用いた回路構成図を、図４に示す。
メモリセル１０内の構成は、図３に示した回路構成図と同様になっている。図４の回路構成では、ビット線７の途中に、スイッチ１１と電流計１２とを並列に接続したユニットを設けている。
【００３６】
書き込み、消去、読み出しの各過程における、電圧印加条件は、それぞれ、図５Ａ〜図５Ｃタイミングチャートに示すように設定した。
図５Ａに示すように、書き込み過程では、スイッチ１１を閉じて、ソース線８に書き込み電圧Ｖｗを印加した状態で、ワード線９の電位を０ＶからＶｇｗに変化させて電界効果トランジスタ６をオン状態にしてから、ビット線７の電位をＶｗから０Ｖに変化させる。これにより、記憶素子５のソース線８側が高電位となる。
図５Ｂに示すように、消去過程では、スイッチ１１を閉じて、ソース線８の電位を０Ｖ（接地電位）とした状態で、ワード線９の電位を０ＶからＶｇｅに変化させて電界効果トランジスタ６をオン状態にしてから、ビット線７の電位を０Ｖから消去電圧Ｖｅに変化させる。これにより、記憶素子５のソース線８側が低電位となる。
図５Ｃに示すように、読み出し過程では、スイッチ１１を開いて、電流計１２の方へ電流が流れるようにする。ソース線８に０．１Ｖを印加した状態で、ワード線９の電位を０ＶからＶＤＤ（電源電位）に変化させて電界効果トランジスタ６をオン状態にしてから、ビット線７の電位を０．１Ｖから０Ｖに変化させる。これにより、記憶素子５のソース線８側が少し高い電位となり、読み出し用の少量の電流が流れる。この読み出し過程では、書き込み過程よりも記憶素子５の両電極１，２にかかる電圧を充分に小さくして、記憶素子５の絶縁体膜３の状態が変化しないようにしている。
そして、読み出し過程において、電流計１２により記憶素子５に流れる電流を測定することにより、メモリセル１０への印加電圧（０．１Ｖ）と電界効果トランジスタ６のオン抵抗値とから、記憶素子５の抵抗値を求めることができる。なお、電界効果トランジスタ６のオン抵抗値が、記憶素子５の抵抗値よりも充分に小さい場合には、オン抵抗値を無視して計算することができる。
【００３７】
（実験１）
メモリセル１０の電界効果トランジスタ６のサイズを変えて、それぞれのサイズで、書き換えの繰り返し動作と繰り返し動作後のデータ保持試験とを行った。
これにより、電界効果トランジスタ６のサイズや繰り返し動作回数と、データ保持特性との関係を調べた。
【００３８】
メモリセル１０の電界効果トランジスタ６のサイズとしては、電界効果トランジスタ６のチャネル幅をＷ、チャネル長をＬとするとき、Ｗ／Ｌで表わされる比をパラメータとした。
具体的な印加電圧条件は、図５Ａ〜図５Ｃに示した各電圧を、ＶＤＤ（電源電位）：２．５Ｖ、書き込み電圧Ｖｗ：３．０Ｖ、消去電圧Ｖｅ：２．０Ｖ、Ｖｇｅ：３．０Ｖ、とそれぞれ設定した。なお、書き込み過程におけるワード線９の電位Ｖｇｗは、電界効果トランジスタ６のサイズのパラメータＷ／Ｌの大きさに対応して変化させた。
【００３９】
メモリセル１０に対して、書き込み過程と消去過程とを交互に行い、この２つの過程のセットを１回として所定回数（１０ｎ回；ｎは１〜７の整数）繰り返した。このとき、繰り返しの最後の過程が書き込み過程である（低抵抗状態であるべき）メモリセル１０Ａと、繰り返しの最後の過程が消去過程である（高抵抗状態であるべき）メモリセル１０Ｂとを、それぞれ３０ビットずつ（合計６０ビット）用意した。
これら３０ビットずつの低抵抗状態であるべきメモリセル１０Ａと、高抵抗状態であるべきメモリセル１０Ｂとに対して、読み出し過程を行い、図４に示した電流計１２を利用して、記憶素子５に流れる電流を測定し、記憶素子５の抵抗値を求めた。
続いて、この繰り返し動作の後に、データ保持試験として、各メモリセル１０を、１３０℃で１時間保持した。
そして、データ保持試験の後に、再び同じ３０ビットずつ合計６０ビットのメモリセル１０Ａ，１０Ｂに対して、読み出し過程を行って、記憶素子５の抵抗値を求めた。
【００４０】
上述したデータ保持試験の条件（１３０℃・１時間）は、記憶素子５に要求されるデータ保持性能によって決定した。なお、この条件とは異なる条件が必要になったとしても、同一条件での相対的なデータ保持能力を比較してあれば、異なる条件下でのデータ保持能力の優劣をも推測することができる。
従って、上述したデータ保持試験の結果から、書き込み・消去の繰り返し動作に起因する特性劣化を低減させるための、メモリセル１０内のトランジスタ６の特性に要求される相対的な条件を見出すことも可能である。
【００４１】
この実験の進め方は、次のようにした。
電界効果トランジスタ６のサイズのパラメータＷ／Ｌを固定して、繰り返し回数１０ｎのｎを１から順に増やしていき、それぞれのｎ値に対して６０ビットずつのメモリセルを用意して、繰り返し動作と、データ保持試験とを行う。
そして、繰り返し動作後及びデータ保持試験後の抵抗値が、ばらつきが少なく、かつ低抵抗状態と高抵抗状態とが充分に分離されている場合に、データ保持試験が「合格」であると判定した。一方、繰り返し動作後の抵抗値又はデータ保持試験後の抵抗値に大きなばらつきがある場合や、低抵抗状態と高抵抗状態とが充分に分離されていない場合に、「不合格」と判定した。
ｎを増やしていって、不合格の判定が出た所で、該当するサイズＷ／Ｌの実験を、終了とした。
【００４２】
そして、電界効果トランジスタ６のサイズのパラメータＷ／Ｌを、小（Ｗ／Ｌ＝０．５）、中（Ｗ／Ｌ＝２）、大（Ｗ／Ｌ＝６）の３通りとして、それぞれのサイズで上述の試験を行った。
【００４３】
実験結果として、データ保持試験前後の記憶素子５の抵抗値の分布を、図６〜図１２に示す。
【００４４】
まず、電界効果トランジスタ６のサイズが中（パラメータＷ／Ｌ＝２）である構成としてメモリセル１０を作製し、ｎを増やしていき、それぞれ試験を行った。なお、書き込み過程のワード線９の電位Ｖｇｗは２．０Ｖとした。
ｎ＝１（１０回）の場合は、図示しないが、抵抗値のばらつきがわずかで、低抵抗状態と高抵抗状態とが充分に分離されており、合格と判定した。
ｎ＝２（１００回）の場合の記憶素子５の抵抗値の分布を、図６に示す。図６に示すように、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化がなく、また両者の分離幅も充分に確保できている。従って、データ保持試験は合格と判定した。
ｎ＝３（１０００回）の場合の記憶素子５の抵抗値の分布を、図７に示す。図７に示すように、この場合も、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化がなく、また両者の分離幅も充分に確保できている。従って、データ保持試験は合格と判定した。
ｎ＝４（１００００回）の場合の記憶素子５の抵抗値の分布を、図８に示す。図８に示すように、データ保持試験の前でも高抵抗状態の抵抗値のばらつきが増えて分布が乱れており、一部のメモリセルでは本来あるべき状態とは反対の状態になっている。データ保持試験の後では、高抵抗側の分布が低抵抗側へシフトしてしまっている。従って、この条件は不合格と判定した。
【００４５】
次に、電界効果トランジスタ６のサイズが小（パラメータＷ／Ｌ＝０．５）である構成としてメモリセル１０を作製し、ｎを増やしていき、それぞれ試験を行った。なお、書き込み過程のワード線９の電位Ｖｇｗは１．８Ｖとした。
ｎ＝１，２，３，４，５の各場合は、図示しないが、抵抗値のばらつきがわずかで、低抵抗状態と高抵抗状態とが充分に分離されており、合格と判定した。
ｎ＝６（１０６回）の場合の記憶素子５の抵抗値の分布を、図９に示す。図９に示すように、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化がなく、また両者の分離幅も充分に確保できている。従って、この条件も、データ保持試験は合格と判定した。
ｎ＝７（１０７回）の場合の記憶素子５の抵抗値の分布を、図１０に示す。図１０に示すように、データ保持試験の前でも高抵抗状態の抵抗値のばらつきが若干増えている。データ保持試験の後では、低抵抗側の分布が高抵抗側へシフトしてしまっている。従って、この条件は不合格と判定した。
【００４６】
次に、電界効果トランジスタ６のサイズが大（パラメータＷ／Ｌ＝６）である構成としてメモリセル１０を作製し、ｎを増やしていき、それぞれ試験を行った。なお、書き込み過程のワード線９の電位Ｖｇｗは１．３Ｖとした。
ｎ＝１（１０回）の場合の記憶素子５の抵抗値の分布を、図１１に示す。図１１に示すように、低抵抗状態及び高抵抗状態の各抵抗値が、いずれもデータ保持試験前後で変化が小さく、また両者の分離幅も充分に確保できている。従って、データ保持試験は合格と判定した。
ｎ＝２（１００回）の場合の記憶素子５の抵抗値の分布を、図１２に示す。図１２に示すように、データ保持試験の前でも高抵抗状態の抵抗値のばらつきが増えて分布が乱れており、一部のメモリセルでは本来あるべき状態とは反対の状態になっている。データ保持試験の後では、高抵抗側の分布が低抵抗側へシフトしてしまっている。従って、この条件は不合格と判定した。
【００４７】
このようにして、各条件でのデータ保持試験の合否を判定した結果を基にして、メモリセル１０の電界効果トランジスタ６の消去動作時のオン電流と、繰り返し回数との関係を求めた。
トランジスタ６のサイズが中（Ｗ／Ｌ＝２）の場合、消去動作時のオン電流は３００μＡとなる。
トランジスタ６のサイズが小（Ｗ／Ｌ＝０．５）の場合、消去動作時のオン電流は７５μＡとなる。
トランジスタ６のサイズが大（Ｗ／Ｌ＝６）の場合、消去動作時のオン電流は９００μＡとなる。
消去動作時のオン電流と繰り返し回数との関係を、図１３のグラフに示す。図１３中の太線の曲線は、合格と判定される限界を推定して示している。
【００４８】
図１３に示すように、電界効果トランジスタ６のサイズを小さくしてオン電流を小さくしていくほど、可能な繰り返し回数が増えていくことがわかる。
ここで、フラッシュメモリの保証値である１０万回（１０５回）という判定基準を用いると、トランジスタ６のオン電流は１２０μＡが上限となる。この値は、電界効果トランジスタ６のサイズではＷ／Ｌ＝０．８に相当する。
【００４９】
一般に、１Ｔ−１Ｒ型のメモリセル１０において、メモリセル１０のサイズを最小化するためには、電界効果トランジスタのサイズのパラメータＷ／Ｌ＝１とすることが望ましいが、この場合のオン電流は１５０μＡになってしまう。
そこで、オン電流を前述した上限値（１２０μＡ）まで低減させるためには、メモリセル１０の電界効果トランジスタ６に、そのオン抵抗値の２５％以上の抵抗値を有する直列抵抗を付加させる。
即ち、例えば図３の回路構成図において、電界効果トランジスタ６と記憶素子５との間に、もしくは、電界効果トランジスタ６とビット線７との間に、直列抵抗を設ける。
【００５０】
また、電界効果トランジスタ６の各端子間の耐圧を一定値以上保証するために、電界効果トランジスタ６のソース・ドレイン領域の不純物濃度を低減させたり、電界効果トランジスタ６のチャネル領域の不純物濃度を増加させたりすることによっても、オン電流の低減を実現することができる。
【００５１】
以上述べたように、メモリセル１０には、周辺回路部分に用いている各世代のロジック用の高性能設計の電界効果トランジスタとは異なる設計の電界効果トランジスタ６を用いて、そのオン電流を減らす必要がある。
【００５２】
なお、メモリセルの電界効果トランジスタのオン電流を抑制する一般的方法としては、ゲート電位を低く設定してオン電流を減らす方法も考えられる。
しかし、この方法では、図３の回路構成図からわかるように、消去動作時に記憶素子へ加わる電圧が、
（トランジスタのゲート電位）−（トランジスタの電圧閾値）
以下となるため、印加電圧の不足で消去動作がうまく行われなくなるおそれがある。
【００５３】
そこで、電界効果トランジスタ６のサイズを設定したときに、消去動作時の記憶素子５への印加電圧、即ち図５Ｂの消去電圧Ｖｅを、どの程度以上とする必要があるか調べた。
【００５４】
（実験２）
続いて、消去電圧Ｖｅの大きさを変えて、繰り返し動作の安定性と、消去電圧Ｖｅとの関係を調べた。
電界効果トランジスタ６のサイズを前述した中（パラメータＷ／Ｌ＝２）として、同じセルに対して、繰り返し動作を行い、所定の繰り返し回数毎に、記憶素子５の低抵抗状態及び高抵抗状態の各抵抗値を測定した。
【００５５】
具体的な印加電圧条件は、図５Ａ〜図５Ｃに示した各電圧を、ＶＤＤ（電源電位）：２．５Ｖ、書き込み電圧Ｖｗ：３．０Ｖ、Ｖｇｗ：１．８Ｖ、Ｖｇｅ：３．０Ｖ、とそれぞれ設定した。
そして、消去電圧Ｖｅを、１．１Ｖ、１．５Ｖ、１．９Ｖと変えて、それぞれ繰り返し動作及び抵抗値の測定を行った。
【００５６】
消去電圧Ｖｅ＝１．１Ｖとした場合の測定結果を、図１４Ａ及び図１４Ｂに示す。図１４Ａは、繰り返し回数と記憶素子５の低抵抗状態及び高抵抗状態の各抵抗値との関係を示している。図１４Ｂは、図１４Ａで測定した各状態の抵抗値の分布（ばらつき具合）を累積確率分布で示している。
同様に、消去電圧Ｖｅ＝１．５Ｖとした場合の測定結果を、図１５Ａ及び図１５Ｂに示し、消去電圧Ｖｅ＝１．９Ｖとした場合の測定結果を、図１６Ａ及び図１６Ｂに示す。
【００５７】
図１４Ａ及び図１４Ｂに示すように、消去電圧Ｖｅ＝１．１Ｖとした場合には、高抵抗状態の抵抗値が大きく上下動しており、高抵抗状態の抵抗値のばらつきが大きくなっている。
図１５Ａ及び図１５Ｂに示すように、消去電圧Ｖｅ＝１．５Ｖとした場合は、高抵抗状態の抵抗値の上下動がやや少なくなるが、まだ高抵抗状態の抵抗値がばらついている。
図１６Ａ及び図１６Ｂに示すように、消去電圧Ｖｅ＝１．９Ｖとした場合は、高抵抗状態の抵抗値の上下動がさらに少なくなり、一部を除いて同じ桁内におさまっている。
即ち、安定動作のためには、消去過程時の記憶素子５への印加電圧（消去電圧Ｖｅ）が、１．９Ｖ（２Ｖ程度）以上は必要であることがわかる。
【００５８】
従って、ゲート電位を低く設定して電流を減らす方法は、消去過程時の記憶素子５への印加電圧が小さくなってしまうため、安定動作上好ましくない。
【００５９】
本発明において、抵抗変化型記憶素子は、図１に示した記憶素子５の構成に限定されるものではなく、その他の構成も可能である。
【００６０】
例えば、（１）図１とは積層順序を逆にして、導体膜の上に絶縁体膜を積層した構成、（２）導体膜が電極を兼ねる構成、（３）導体膜を設ける代わりに、導体膜に用いられる金属元素を絶縁体膜に含有させた構成、等が考えられる。
【００６１】
また、抵抗変化型記憶素子としては、前述した、イオン化しやすい金属元素と絶縁体膜とを有する記憶素子以外にも、様々な構成がある。
その他の構成の抵抗変化型素子であっても、２つの電極間に極性の異なる電界を印加することにより原子又はイオンが移動し、可逆的に前記記憶層の抵抗値が変化する構成であれば、本発明を適用して、高温状態における高電界による素子の特性劣化を抑制することが可能である。
【００６２】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００６３】
【図１】本発明の記憶装置に使用する抵抗変化型記憶素子の一形態の膜構成を示す断面図である。
【図２】Ａ  図１の抵抗変化型記憶素子の電圧−電流特性である。  Ｂ  図１の抵抗変化型記憶素子の電圧−抵抗特性である。
【図３】図１に示した抵抗変化型記憶素子を用いて構成したメモリセルの回路構成図である。
【図４】メモリセルを含む、実験に用いた回路構成図である。
【図５】Ａ〜Ｃ  実験の各過程における電圧印加条件を示す図である。
【図６】電界効果トランジスタのサイズが中、ｎ＝２の場合の記憶素子の抵抗値の分布である。
【図７】電界効果トランジスタのサイズが中、ｎ＝３の場合の記憶素子の抵抗値の分布である。
【図８】電界効果トランジスタのサイズが中、ｎ＝４の場合の記憶素子の抵抗値の分布である。
【図９】電界効果トランジスタのサイズが小、ｎ＝６の場合の記憶素子の抵抗値の分布である。
【図１０】電界効果トランジスタのサイズが小、ｎ＝７の場合の記憶素子の抵抗値の分布である。
【図１１】電界効果トランジスタのサイズが大、ｎ＝１の場合の記憶素子の抵抗値の分布である。
【図１２】電界効果トランジスタのサイズが大、ｎ＝２の場合の記憶素子の抵抗値の分布である。
【図１３】消去動作時のオン電流と繰り返し回数との関係を示すグラフである。
【図１４】Ａ  消去電圧Ｖｅ＝１．１Ｖの場合の繰り返し回数と抵抗値との関係を示す図である。  Ｂ  図１４Ａの各状態の抵抗値の分布を示す図である。
【図１５】Ａ  消去電圧Ｖｅ＝１．５Ｖの場合の繰り返し回数と抵抗値との関係を示す図である。  Ｂ  図１５Ａの各状態の抵抗値の分布を示す図である。
【図１６】Ａ  消去電圧Ｖｅ＝１．９Ｖの場合の繰り返し回数と抵抗値との関係を示す図である。  Ｂ  図１６Ａの各状態の抵抗値の分布を示す図である。
【符号の説明】
【００６４】
１  下部電極、２  上部電極、３  絶縁体膜、４  導体膜、５  抵抗変化型記憶素子、６  電界効果トランジスタ、７  ビット線、８  ソース線、９  ワード線、１０  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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