(57)【要約】【課題】Ｎ型薄膜トランジスタとＰ型薄膜トランジスタとを有する半導体装置を作製する場合において、ＴＦＴのばらつきを低減することを目的とする。また、マスク数の削減、製造工程数の低減、並びに製造工程期間の短縮を行うことを目的とする。【解決手段】第１の薄膜トランジスタの島状半導体層を形成した後、第２の薄膜トランジスタの島状半導体層を形成する半導体装置の作製方法であって、前記第２の薄膜トランジスタの島状半導体層を形成する際、前記第２の薄膜トランジスタの島状半導体層と接するゲート絶縁膜を前記第１の薄膜トランジスタの島状半導体層の保護膜（エッチングストッパー膜）として兼用する。【選択図】図３
2008211195.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、
第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタと逆の導電性を有し、
前記第１のゲート絶縁膜の膜厚と前記第２のゲート絶縁膜の膜厚とが異なることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の薄膜トランジスタは、Ｎ型薄膜トランジスタであり、
前記第２の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１の薄膜トランジスタは、画素部に配置されており、
前記第２の薄膜トランジスタは、周辺回路部に配置されていることを特徴とする半導体装置。
【請求項４】
第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、
第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、
第３のゲート電極上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のノンドープ半導体層と、前記第３のノンドープ半導体層上に形成された第３のドープ半導体層と、を有する第３の薄膜トランジスタと、を有し、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは、Ｎ型薄膜トランジスタであり、
前記第３の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、
前記第１のゲート絶縁膜の膜厚及び前記第２のゲート絶縁膜の膜厚は、前記第３のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１の薄膜トランジスタは、画素部に配置されており、
前記第２の薄膜トランジスタと前記第３の薄膜トランジスタとは、周辺回路部に配置されていることを特徴とする半導体装置。
【請求項６】
第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、
第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、
第３のゲート電極上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のノンドープ半導体層と、前記第３のノンドープ半導体層上に形成された第３のドープ半導体層と、を有する第３の薄膜トランジスタと、
第４のゲート電極上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成された第４のノンドープ半導体層と、前記第４のノンドープ半導体層上に形成された第４のドープ半導体層と、を有する保持容量と、を有し、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは、Ｎ型薄膜トランジスタであり、
前記第３の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、
前記第１のゲート絶縁膜の膜厚及び前記第２のゲート絶縁膜の膜厚は、前記第３のゲート絶縁膜の膜厚及び前記第４のゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１の薄膜トランジスタと前記保持容量とは、画素部に配置されており、
前記第２の薄膜トランジスタと前記第３の薄膜トランジスタとは、周辺回路部に配置されており、
前記保持容量は、前記第１の薄膜トランジスタに電気的に接続されていることを特徴とする半導体装置。
【請求項８】
第１及び第２のゲート電極を形成し、
前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、
前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、
露出した前記第１のゲート絶縁膜を除去することによって、前記第２のゲート電極を露出させ、
露出した前記第２のゲート電極と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、
前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングにより除去することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、
露出した前記第２のゲート絶縁膜を第２のエッチングにより除去することによって、前記第１の島状半導体層を露出させ、
前記第１及び第２の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする半導体装置の作製方法。
【請求項９】
第１及び第２のゲート電極を形成し、
前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、
前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、
露出した前記第１のゲート絶縁膜と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、
前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングにより除去することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、
露出した前記第２のゲート絶縁膜を第２のエッチングにより除去することによって、前記第１の島状半導体層を露出させ、
前記第１及び第２の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項８又は請求項９において、
前記第１のエッチングは、前記第２のノンドープ半導体膜のエッチング速度と比較して、前記第２のゲート絶縁膜のエッチング速度が遅い条件で行い、
前記第２のエッチングは、前記第２のゲート絶縁膜のエッチング速度と比較して、前記第１のドープ半導体層のエッチング速度が遅い条件で行うことを特徴とする半導体装置の作製方法。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、
前記第１のゲート絶縁膜と前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを連続成膜し、
前記第２のゲート絶縁膜と前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを連続成膜することを特徴とする半導体装置の作製方法
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、
前記第１及び第２のノンドープ半導体膜は、非晶質半導体膜又は微結晶を含む非晶質半導体膜であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置、エレクトロルミネッセンス（ＥＬ）表示装置などのフラットパネルディスプレイが注目を集めている。
【０００３】
これらのフラットパネルディスプレイの駆動方式として、パッシブマトリクス方式とアクティブマトリクス方式とがある。アクティブマトリクス方式は、パッシブマトリクス方式と比較して、低消費電力化、高精細化、基板の大型化等が可能になるというメリットを有する。
【０００４】
また、アクティブマトリクス方式を用いることによって、画素ＴＦＴと、該画素ＴＦＴを駆動させる為の駆動回路と、を同一の基板上に形成することができる。なお、ＴＦＴとは、薄膜トランジスタのことである。
【０００５】
ここで、Ｎ型薄膜トランジスタ（ＮＴＦＴ）またはＰ型薄膜トランジスタ（ＰＴＦＴ）のいずれか一方のみを用いて回路を形成する場合と比較して、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタの両方を用いて回路を形成する場合の方が優れた特性（低消費電力、高速応答等）を有する。
【０００６】
例えば、特許文献１には、イオン注入法によって不純物ドーピングを行うことにより、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタを形成する方法が開示されている。
【特許文献１】特開平６−３７３１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
イオン注入法による不純物ドーピングは、イオン化された不純物（ドーパント）を高電圧で加速して、半導体の中に注入する方法である。
【０００８】
したがって、イオン注入法を用いた場合、半導体層のソース領域及びドレイン領域は、イオン注入によるダメージを受けてしまう為、抵抗値が上がってしまう。そして、半導体層のソース領域及びドレイン領域の抵抗値が上がるとＴＦＴの動作が遅延する。もしくは、ＴＦＴが動作しなくなる。
【０００９】
そこで、当該ダメージを回復させることでソース領域及びドレイン領域を低抵抗化をする為に、アニーリングを行う必要がある。しかし、アニーリング処理を行った場合、半導体層のチャネル形成領域の結晶性がＴＦＴ毎にランダムに変化してしまう傾向がある。
【００１０】
これは、チャネル形成領域の結晶性が低いと、アニーリングのような高温加熱処理によって、チャネル形成領域が無秩序に結晶化してしまうためである。（特に、チャネル形成領域に非晶質半導体を用いた場合では、この傾向が強い）。よって、アニーリングによりＴＦＴ毎に電気的特性のばらつきが生じる。
【００１１】
また、アニーリングを行うことで、製造工程数の増加、製造工程期間の長期化等を招くことにもつながる。
【００１２】
また、アニーリングのような高温加熱処理を必要とするＴＦＴプロセスにおいては、耐熱性の低い基板（例えば、樹脂材料からなる基板）の上に直接ＴＦＴを形成することができない。
【００１３】
また、イオン注入法は装置に起因するばらつきの影響を受けやすい。装置に起因するばらつきとは、例えば、フィラメントの劣化によるロット間のイオン注入量のばらつき、処理室内の汚染（処理を重ねるとドーパント自体がゴミとなって処理室の内壁、電極等に付着する）による基板面内のイオン注入量のばらつき等がある。
【００１４】
一方、イオン注入法の代替手段として熱拡散法がある。
【００１５】
熱拡散法は、耐熱性の材料（酸化珪素等）を用いてマスクを形成し、導電性を付与する不純物元素を含む雰囲気中で高温加熱処理（８００℃以上）を行い、その後耐熱性のマスクを除去する方法である。
【００１６】
したがって、熱拡散法は、イオン注入法よりも高い温度で加熱処理をすることとなるため、イオン注入法における問題点を解決することができない。
【００１７】
また、イオン注入法は、Ｎ型のドーパントとＰ型のドーパントを打ち分ける為のマスクが必要になる。
【００１８】
熱拡散法は、Ｎ型のドーパントを選択的に拡散するための耐熱性マスクと、Ｐ型のドーパントを拡散するための耐熱性マスクと、を別のマスクとする必要がある。
【００１９】
さらに、熱拡散法においては、８００℃以上の処理に耐えることのできるマスクを形成するために、８００℃以上の処理に耐えることのできないマスク（レジスト等）を用いる。したがって、製造工程数の増加、並びに製造工程期間の長期化という問題が生じる。
【００２０】
本発明は、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタとを有する半導体装置を作製する場合において、ＴＦＴのばらつきを低減することを目的とする。また、マスク数の削減、製造工程数の低減、並びに製造工程期間の短縮を行うことを目的とする。
【課題を解決するための手段】
【００２１】
Ｎ型薄膜トランジスタまたはＰ型薄膜トランジスタのいずれか一方を第１の薄膜トランジスタとする。前記Ｎ型薄膜トランジスタまたは前記Ｐ型薄膜トランジスタのいずれか他方を第２の薄膜トランジスタとする。前記第１及び第２の薄膜トランジスタは、逆スタガ構造を有する。
【００２２】
逆スタガ構造とは、チャネル形成領域とソース領域とドレイン領域とを有する半導体層を有し、前記チャネル形成領域の下にはゲート絶縁膜を介してゲート電極が形成されており、前記ソース領域及びドレイン領域の上には配線が形成されている構造である。また、前記チャネル形成領域は、ソース領域とドレイン領域との間に配置されている。
【００２３】
そして、本発明の半導体装置は、Ｎ型及びＰ型の両方の薄膜トランジスタの半導体層の構造を、ノンドープ半導体層とドープ半導体層とが順次積層された部分を有する構造とすることを特徴とする。
【００２４】
本明細書において、ノンドープ半導体層とは、ノンドープ半導体膜をエッチングして所望の形状に加工したものである。ドープ半導体層とは、ドープ半導体膜をエッチングして所望の形状に加工したものである。
【００２５】
ノンドープ半導体膜とは、半導体に導電性を付与する不純物元素を含むガスを、成膜ガスとして用いないで成膜した半導体膜をいう。一方、ドープ半導体膜とは、半導体に導電性を付与する不純物元素を含むガスを、成膜ガスとして用いて成膜した半導体膜をいう。
【００２６】
半導体に導電性を付与する不純物元素は、ドナー元素（燐、砒素等）又はアクセプター元素（ボロン等）である。Ｎ型薄膜トランジスタのドープ半導体膜にはドナー元素を含むガスを成膜ガスとして用いる。また、Ｐ型薄膜トランジスタのドープ半導体膜にはアクセプター元素を含むガスを成膜ガスとして用いる。
【００２７】
本発明の半導体装置の作製方法は、第１の薄膜トランジスタの島状半導体層を形成した後、第２の薄膜トランジスタの島状半導体層を形成する半導体装置の作製方法であって、前記第２の薄膜トランジスタの島状半導体層を形成する際、前記第２の薄膜トランジスタの島状半導体層と接するゲート絶縁膜を前記第１の薄膜トランジスタの島状半導体層の保護膜（エッチングストッパー膜）として兼用することを特徴とする。
【００２８】
前記島状半導体層は、ノンドープ半導体層とドープ半導体層とが順次積層された構造を有する。
【００２９】
そして、本発明の半導体装置の作製方法は、前記第２の薄膜トランジスタの島状半導体層を形成した後、前記第１の薄膜トランジスタの島状半導体層の上の前記保護膜（前記エッチングストッパー膜）を除去することを特徴とする。
【００３０】
さらに、本発明の半導体装置の作製方法は、前記保護膜の除去後、配線を形成し、前記配線をマスクとして前記ドープ半導体層の一部を除去することによって、チャネル形成領域とソース領域とドレイン領域とを有する半導体層を形成する（確定する）ことを特徴とする。
【００３１】
また、本発明の半導体装置の作製方法は、ゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続成膜することを特徴とする。
【００３２】
連続成膜とは、同一の装置内で基板を大気雰囲気に曝すことなく、基板上に連続して複数の膜を積層することをいう。即ち、同一の装置内で連続して複数の膜を積層する際、前記複数の膜全てを大気雰囲気に曝すことなく、連続して前記複数の膜を積層することをいう。
【００３３】
本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層とＮ型又はＰ型のいずれか一方である第１のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層とＮ型又はＰ型のいずれか他方である第２のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第２の薄膜トランジスタと、を有し、前記第１のゲート絶縁膜の膜厚と前記第２のゲート絶縁膜の膜厚とは異なることを特徴とする。
【００３４】
本発明の半導体装置においては、前記第１及び第２の薄膜トランジスタはチャネルエッチ型であることを特徴とする。
【００３５】
チャネルエッチ型とは、逆スタガ構造の薄膜トランジスタの一種であって、ノンドープ半導体層とドープ半導体層とが積層された半導体層の上に配線を形成し、前記配線をマスクとして前記ドープ半導体層の一部（チャネル形成領域と重なる部分）を除去することによって作製した薄膜トランジスタをいう。
【００３６】
前記除去によって、チャネル形成領域となるノンドープ半導体層が若干除去されるため、このようにして形成した薄膜トランジスタをチャネルエッチ型の薄膜トランジスタという。
【００３７】
本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層とＮ型又はＰ型のいずれか一方である第１のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層とＮ型又はＰ型のいずれか他方である第２のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第２の薄膜トランジスタと、を有することを特徴とする。
【００３８】
本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層とＮ型又はＰ型のいずれか一方である第１のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層とＮ型又はＰ型のいずれか他方である第２のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第２の薄膜トランジスタと、第３のゲート電極上に形成された前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第３のノンドープ半導体層とＮ型又はＰ型のいずれか一方である第３のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第３の薄膜トランジスタと、下部電極上に形成された前記第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第４のノンドープ半導体層とＮ型又はＰ型のいずれか他方である第４のドープ半導体層とが順次積層された構造を有する半導体層と、を有する保持容量と、を有することを特徴とする。
【００３９】
本発明の半導体装置は、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも薄いことを特徴とする。
【００４０】
本発明の半導体装置は、前記Ｎ型又はＰ型のいずれか一方は、Ｎ型であり、前記Ｎ型又はＰ型のいずれか他方は、Ｐ型であることを特徴とする。
【００４１】
本発明の半導体装置は、前記第３の薄膜トランジスタと前記保持容量とが電気的に接続されていることを特徴とする。
【００４２】
本発明の半導体装置は、周辺回路部と電気的に接続された画素部を有し、前記周辺回路部には、前記第１及び第２の薄膜トランジスタが配置されており、前記画素部には、前記第３の薄膜トランジスタ及び前記保持容量が配置されており、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも薄く、前記Ｎ型又はＰ型のいずれか一方は、Ｎ型であり、前記Ｎ型又はＰ型のいずれか他方は、Ｐ型であり、前記第３の薄膜トランジスタと前記保持容量とが電気的に接続されていることを特徴とする。
【００４３】
本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層とＮ型又はＰ型のいずれか一方である第１のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層とＮ型又はＰ型のいずれか他方である第２のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第２の薄膜トランジスタと、第３のゲート電極上に形成された前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第３のノンドープ半導体層とＮ型又はＰ型のいずれか他方である第３のドープ半導体層とが順次積層された構造を有する半導体層と、を有する第３の薄膜トランジスタと、下部電極上に形成された前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第４のノンドープ半導体層とＮ型又はＰ型のいずれか一方である第４のドープ半導体層とが順次積層された構造を有する半導体層と、を有する保持容量と、を有することを特徴とする。
【００４４】
本発明の半導体装置は、前記Ｎ型又はＰ型のいずれか一方は、Ｐ型であり、前記Ｎ型又はＰ型のいずれか他方は、Ｎ型であることを特徴とする。
【００４５】
本発明の半導体装置は、前記第３の薄膜トランジスタと前記保持容量とが電気的に接続されていることを特徴とする。
【００４６】
本発明の半導体装置は、周辺回路部と電気的に接続された画素部を有し、前記周辺回路部には、前記第１及び第２の薄膜トランジスタが配置されており、前記画素部には、前記第３の薄膜トランジスタ及び前記保持容量が配置されており、前記Ｎ型又はＰ型のいずれか一方は、Ｐ型であり、前記Ｎ型又はＰ型のいずれか他方は、Ｎ型であり、前記第３の薄膜トランジスタと前記保持容量とが電気的に接続されていることを特徴とする。
【００４７】
本発明の半導体装置は、前記第１及乃至第３の薄膜トランジスタはチャネルエッチ型であることを特徴とする。
【００４８】
本発明の半導体装置の作製方法は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である第１のドープ半導体膜とを順次形成し、前記第２のゲート電極の上に形成された前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去し、前記第２のゲート電極の上に形成された前記第１のゲート絶縁膜を除去し、前記第１のゲート電極上に形成された前記第１のドープ半導体膜と、前記第２のゲート電極と、の上に第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である第２のドープ半導体膜とを順次形成し、前記第１のゲート電極の上に形成された前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを除去し、前記第２のゲート絶縁膜を除去し、前記第１及び第２のドープ半導体膜の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００４９】
本発明の半導体装置の作製方法は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である第１のドープ半導体膜とを順次形成し、前記第２のゲート電極の上に形成された前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去し、前記第１のゲート電極上に形成された前記第１のドープ半導体膜と、前記第２のゲート電極上に形成された前記第１のゲート絶縁膜と、の上に第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である第２のドープ半導体膜とを順次形成し、前記第１のゲート電極の上に形成された前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを除去し、前記第２のゲート絶縁膜を除去し、前記第１及び第２のドープ半導体膜の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００５０】
本発明の半導体装置の作製方法は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である第１のドープ半導体膜とを順次形成し、前記第２のゲート電極の上に形成された前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去し、前記第２のゲート電極の上に形成された前記第１のゲート絶縁膜を除去し、前記第１のゲート電極上に形成された前記第１のドープ半導体膜と、前記第２のゲート電極と、の上に第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である第２のドープ半導体膜とを順次形成し、前記第２のゲート絶縁膜をエッチングストッパー膜として、前記第１のゲート電極の上に形成された前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを除去した後、前記第２のゲート絶縁膜を除去し、前記第１及び第２のドープ半導体膜の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００５１】
本発明の半導体装置の作製方法は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である第１のドープ半導体膜とを順次形成し、前記第２のゲート電極の上に形成された前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去し、前記第１のゲート電極上に形成された前記第１のドープ半導体層と、前記第２のゲート電極上に形成された前記第１のゲート絶縁膜と、の上に第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である第２のドープ半導体膜とを順次形成し、前記第２のゲート絶縁膜をエッチングストッパー膜として、前記第１のゲート電極の上に形成された前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを除去した後、前記第２のゲート絶縁膜を除去し、前記第１及び第２のドープ半導体膜の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００５２】
本発明の半導体装置の作製方法は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である第１のドープ半導体膜とを順次形成し、前記第２のゲート電極の上に形成された前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去し、前記第２のゲート電極の上に形成された前記第１のゲート絶縁膜を除去し、前記第１のゲート電極上に形成された前記第１のドープ半導体膜と、前記第２のゲート電極と、の上に第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である第２のドープ半導体膜とを順次形成し、前記第２のノンドープ半導体膜のエッチング速度と比較して、前記第２のゲート絶縁膜のエッチング速度が遅い条件によって、前記第１のゲート電極の上に形成された前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを除去し、前記第２のゲート絶縁膜のエッチング速度と比較して、前記第１のドープ半導体膜のエッチング速度が遅い条件によって、前記第２のゲート絶縁膜を除去し、前記第１及び第２のドープ半導体膜の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００５３】
本発明の半導体装置の作製方法は、基板上に第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である第１のドープ半導体膜とを順次形成し、前記第２のゲート電極の上に形成された前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去し、前記第１のゲート電極上に形成された前記第１のドープ半導体膜と、前記第２のゲート電極上に形成された前記第１のゲート絶縁膜と、の上に第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である第２のドープ半導体膜とを順次形成し、前記第２のノンドープ半導体膜のエッチング速度と比較して、前記第２のゲート絶縁膜のエッチング速度が遅い条件によって、前記第１のゲート電極の上に形成された前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを除去し、前記第２のゲート絶縁膜のエッチング速度と比較して、前記第１のドープ半導体膜のエッチング速度が遅い条件によって、前記第２のゲート絶縁膜を除去し、前記第１及び第２のドープ半導体膜の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００５４】
本発明の半導体装置の作製方法は、前記第１のゲート絶縁膜と前記第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である前記第１のドープ半導体膜との形成は、連続成膜であることを特徴とする。
【００５５】
本発明の半導体装置の作製方法は、前記第２のゲート絶縁膜と前記第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である前記第２のドープ半導体膜との形成は、連続成膜であることを特徴とする。
【００５６】
本発明の半導体装置の作製方法は、前記第１のゲート絶縁膜と前記第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方である前記第１のドープ半導体膜との形成は、連続成膜であり、前記第２のゲート絶縁膜と前記第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方である前記第２のドープ半導体膜との形成は、連続成膜であることを特徴とする。
【００５７】
本発明の半導体装置の作製方法は、前記第１のドープ半導体膜の一部は、前記第１のゲート電極と重なる領域であり、前記第２のドープ半導体膜の一部は、前記第２のゲート電極と重なる領域であることを特徴とする。
【００５８】
本発明の半導体装置の作製方法は、前記基板は、樹脂材料からなる基板であることを特徴とする。
【００５９】
本発明の半導体装置の作製方法は、前記第１及び第２のノンドープ半導体膜は、非晶質半導体膜又は微結晶を含む非晶質半導体膜であることを特徴とする。
【００６０】
また、本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、を有し、前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタと逆の導電性を有し、前記第１のゲート絶縁膜の膜厚と前記第２のゲート絶縁膜の膜厚とが異なる。
【００６１】
また、本発明の半導体装置は、前記第１の薄膜トランジスタは、Ｎ型薄膜トランジスタであり、前記第２の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【００６２】
また、本発明の半導体装置は、前記第１の薄膜トランジスタは、画素部に配置されており、前記第２の薄膜トランジスタは、周辺回路部に配置されていることを特徴とする。
【００６３】
また、本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、を有し、第３のゲート電極上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のノンドープ半導体層と、前記第３のノンドープ半導体層上に形成された第３のドープ半導体層と、を有する第３の薄膜トランジスタと、を有し、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは、Ｎ型薄膜トランジスタであり、前記第３の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、前記第１のゲート絶縁膜の膜厚及び前記第２のゲート絶縁膜の膜厚は、前記第３のゲート絶縁膜の膜厚よりも厚いことを特徴とする。
【００６４】
また、本発明の半導体装置は、前記第１の薄膜トランジスタは、画素部に配置されており、前記第２の薄膜トランジスタと前記第３の薄膜トランジスタとは、周辺回路部に配置されていることを特徴とする。
【００６５】
また、本発明の半導体装置は、第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、第２のゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、を有し、第３のゲート電極上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のノンドープ半導体層と、前記第３のノンドープ半導体層上に形成された第３のドープ半導体層と、を有する第３の薄膜トランジスタと、を有し、第４のゲート電極上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成された第４のノンドープ半導体層と、前記第４のノンドープ半導体層上に形成された第４のドープ半導体層と、を有する保持容量と、を有し、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは、Ｎ型薄膜トランジスタであり、前記第３の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、前記第１のゲート絶縁膜の膜厚及び前記第２のゲート絶縁膜の膜厚は、前記第３のゲート絶縁膜の膜厚及び前記第４のゲート絶縁膜よりも厚いことを特徴とする。
【００６６】
また、本発明の半導体装置は、前記第１の薄膜トランジスタと前記保持容量とは、画素部に配置されており、前記第２の薄膜トランジスタと前記第３の薄膜トランジスタとは、周辺回路部に配置されており、前記保持容量は、前記第１の薄膜トランジスタに電気的に接続されていることを特徴とする。
【００６７】
また、本発明の半導体装置の作製方法は、第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、露出した前記第１のゲート絶縁膜を除去することによって、前記第２のゲート電極を露出させ、露出した前記第２のゲート電極と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングにより除去することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、露出した前記第２のゲート絶縁膜を第２のエッチングにより除去することによって、前記第１の島状半導体層を露出させ、前記第１及び第２の島状半導体層の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００６８】
また、本発明の半導体装置の作製方法は、第１及び第２のゲート電極を形成し、前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを除去することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、露出した前記第１のゲート絶縁膜と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングにより除去することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、露出した前記第２のゲート絶縁膜を第２のエッチングにより除去することによって、前記第１の島状半導体層を露出させ、前記第１及び第２の島状半導体層の上に配線を形成し、前記配線をマスクとして、前記第１のドープ半導体膜の一部及び前記第２のドープ半導体膜の一部を除去することを特徴とする。
【００６９】
また、本発明の半導体装置の作製方法は、前記第１のエッチングは、前記第２のノンドープ半導体膜のエッチング速度と比較して、前記第２のゲート絶縁膜のエッチング速度が遅い条件で行い、前記第２のエッチングは、前記第２のゲート絶縁膜のエッチング速度と比較して、前記第１のドープ半導体層のエッチング速度が遅い条件で行うことを特徴とする。
【００７０】
また、本発明の半導体装置の作製方法は、前記第１のゲート絶縁膜と前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを連続成膜し、前記第２のゲート絶縁膜と前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを連続成膜することを特徴とする。
【００７１】
また、本発明の半導体装置の作製方法は、前記第１及び第２のノンドープ半導体膜は、非晶質半導体膜又は微結晶を含む非晶質半導体膜であることを特徴とする。
【発明の効果】
【００７２】
Ｎ型及びＰ型の両方の薄膜トランジスタの半導体層の構造を、ノンドープ半導体層とドープ半導体層とが順次積層された部分を有する構造とすることによって、加熱処理の工程を省くことができる構造を実現できるので、ＮＴＦＴ及びＰＴＦＴを有する半導体装置におけるばらつきを低減することができる。また、マスク数の削減、製造工程数の低減、並びに製造工程期間の短縮を行うことができる。
【００７３】
ＮＴＦＴまたはＰＴＦＴのいずれか一方のゲート絶縁膜を、ＮＴＦＴまたはＰＴＦＴのいずれか他方の半導体層に対する保護膜（エッチングストッパー膜）として兼用することによって、ばらつきの低減、マスク数の削減、製造工程数の低減、製造工程期間の短縮という作用効果をさらに高めることができる。
【００７４】
Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタの両方において、ゲート絶縁膜とノンドープ半導体層とドープ半導体層とを連続成膜することによって、ばらつきの低減、マスク数の削減、製造工程数の低減、製造工程期間の短縮という作用効果をさらに高めることができる。
【発明を実施するための最良の形態】
【００７５】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる様態で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００７６】
なお、以下の実施の形態１〜１０は、適宜組み合わせることが可能である。また、特にことわらない限り、図面において、同一の符号で記されているものに関しては、同一の材料、方法等を用いて形成することができる。
【００７７】
（実施の形態１）
本実施の形態では、本発明の半導体装置の作製方法について説明する。なお、アクティブマトリクス方式の表示装置、中央演算処理装置（ＣＰＵ）、無線チップ（ＲＦＩＤ）等の半導体装置は、基板上に複数のＮＴＦＴと複数のＰＴＦＴとを形成するが、本実施の形態では、便宜的にＮＴＦＴとＰＴＦＴの２つのＴＦＴだけを図示して説明する。
【００７８】
絶縁表面を有する基板１０００の上に、第１のゲート電極１０１と第２のゲート電極２０１とを形成する（図１（Ａ））。第１のゲート電極１０１と第２のゲート電極２０１は、導電膜を形成し、マスクを形成し、エッチングを行い、その後マスクを除去することによって形成する。
【００７９】
第１のゲート電極１０１は、ＮＴＦＴまたはＰＴＦＴのいずれか一方のゲート電極となる。また、第２のゲート電極２０１は、ＮＴＦＴまたはＰＴＦＴのいずれか他方のゲート電極となる。
【００８０】
本実施の形態では、第１のゲート電極１０１をＮＴＦＴのゲート電極とし、第２のゲート電極２０１をＰＴＦＴのゲート電極とする。
【００８１】
次に、第１のゲート電極１０１と第２のゲート電極２０１との上に、第１のゲート絶縁膜１０２と第１のノンドープ半導体膜１０３と第１のドープ半導体膜１０４とを順次成膜する（図１（Ｂ））。
【００８２】
ノンドープ半導体膜とは、導電性を付与する不純物元素を含むガスを、成膜ガスとして用いないで成膜した半導体膜をいう。一方、ドープ半導体膜とは、導電性を付与する不純物元素を含むガスを、成膜ガスとして用いて成膜した半導体膜をいう。
【００８３】
第１のドープ半導体膜１０４は、Ｎ型不純物半導体膜またはＰ型不純物半導体膜のいずれか一方である。本実施の形態では第１のドープ半導体膜１０４をＮ型不純物半導体膜とする。
【００８４】
ここで、第１のゲート絶縁膜と第１のノンドープ半導体膜と第１のドープ半導体膜とを連続成膜することは非常に好ましいことである。
【００８５】
連続成膜とは、同一の装置内で基板を大気雰囲気に曝すことなく、基板上に連続して複数の膜を積層することをいう。即ち、同一の装置内で連続して複数の膜を積層する際、前記複数の膜全てを大気雰囲気に曝すことなく、連続して前記複数の膜を積層することをいう。連続成膜によって、ゴミ等を除去する為の成膜前処理が不要になる為、製造工程数の低減、製造工程期間の短縮が可能となる。
【００８６】
また、連続成膜によって、ＴＦＴの電気的特性の向上、ＴＦＴの電気的特性の安定化、ＴＦＴ毎のばらつきの低減が可能となる。この点について、以下説明する。
【００８７】
まず、ゲート絶縁膜とノンドープ半導体膜とを連続成膜することの技術的意義について説明する。
【００８８】
ゲート絶縁膜とノンドープ半導体膜とを連続成膜することによって、ゲート絶縁膜と半導体膜との界面に不純物（パーティクル、燐、ホウ素、ナトリウムなど）が付着することを防止することができる。
【００８９】
その為、パーティクル、燐、ホウ素等によるゲート絶縁膜と半導体膜との界面トラップ電荷の発生、ナトリウム等の不純物の混入等を防止することができる。即ち、界面状態を良好にすることができる。
【００９０】
そして、界面状態を良好にすることによって、ＴＦＴの電気的特性の向上及びＴＦＴの電気的特性の安定化が可能となる。
【００９１】
また、これらの不純物はＴＦＴ毎に不均一に混入される為、ＴＦＴ毎の電気的特性にばらつきが生じる。
【００９２】
したがって、これらの不純物を低減することでＴＦＴ毎の電気的特性のばらつきの低減が可能となる。
【００９３】
特に、半導体として非晶質半導体を用いる場合、ゲート絶縁膜とノンドープ半導体膜とを連続成膜することは好ましい。
【００９４】
多結晶半導体及び単結晶半導体と比較して、非晶質半導体は移動度が低い為、ゲート絶縁膜とノンドープ半導体膜との界面に不純物の混入等の不良があるとＴＦＴが動作しなくなる確率が高くなるからである。
【００９５】
なお、本明細書においては微結晶を含む半導体も非晶質半導体に含めるものとする。
【００９６】
次に、ノンドープ半導体膜とドープ半導体膜とを連続成膜することの技術的意義について説明する。
【００９７】
ノンドープ半導体膜とドープ半導体膜とを連続成膜することによって、ノンドープ半導体膜とドープ半導体膜との界面に自然酸化膜が形成されることを防止すること、半導体層表面に不純物が付着することを防止すること等が可能となる。
【００９８】
ノンドープ半導体膜とドープ半導体膜との界面に自然酸化膜または絶縁性の不純物が存在すると、ノンドープ半導体膜とドープ半導体膜との界面におけるコンタクト抵抗が上昇してしまう。
【００９９】
一方、不純物が導電性である場合は、リークが発生する。
【０１００】
そして、自然酸化膜の形成及び不純物の混入は不均一に発生するため、ＴＦＴ毎の電気的特性にばらつきが生じる。
【０１０１】
したがって、自然酸化膜の形成及び不純物の混入を防止することでＴＦＴ毎の電気的特性のばらつきの低減が可能となる。
【０１０２】
再び、作製方法の説明に戻る。次に、第１のゲート電極１０１上に形成された第１のドープ半導体膜１０４上にマスク３０１を形成する（図１（Ｃ））。
【０１０３】
マスク３０１を形成後、ＮＴＦＴの島状半導体層を形成するために第１のエッチング８００１を行う。第１のエッチングにより、第２のゲート電極２０１上に形成された第１のノンドープ半導体膜１０３及び第１のドープ半導体膜１０４は全て除去される（図２（Ａ））。
【０１０４】
したがって、第１のエッチングにより、第１のゲート絶縁膜１０２が露出し、ノンドープ半導体層とドープ半導体層とが積層された第１の島状半導体層１０５が形成される（図２（Ａ））。
【０１０５】
このように、第１のエッチング時において、第１のゲート絶縁膜１０２は、エッチングストッパー膜として機能する（図２（Ａ））。
【０１０６】
次に、第１のエッチングとエッチングの条件を変えて第２のエッチング８００２を行う。第２のエッチングによって、第２のゲート電極２０１上の第１のゲート絶縁膜が除去される（図２（Ｂ））。
【０１０７】
二段階のエッチングを行う理由は、第２のゲート電極２０１の上の第１のゲート絶縁膜１０２をエッチングストッパーとすることによって、第２のゲート電極２０１にダメージを与えないようにするためである。
【０１０８】
ここで、ダメージとは、第２のゲート電極２０１がエッチングされることによって、第２のゲート電極の厚さが薄くなること、第２のゲート電極のサイズが小さくなること、ゲート電極表面に段差の大きい凹凸が形成されること等をいう。ドライエッチングの場合は、プラズマによる電気的なダメージも与えられる。
【０１０９】
したがって、第１のエッチングは、ノンドープ半導体膜に対するエッチング速度と比較して、第１のゲート絶縁膜に対するエッチング速度の方が遅い条件で行う。一方、第２のエッチングは、第１のゲート絶縁膜に対するエッチング速度と比較して、第２のゲート電極に対するエッチング速度の方が遅い条件で行う。
【０１１０】
つまり、第１及び第２のエッチングは、上層の膜に対するエッチング速度と比較して下層の膜に対するエッチング速度が遅い条件で行う。なお、下層の膜に対するエッチング速度は遅ければ遅いほど好ましい。
【０１１１】
ノンドープ半導体膜に対するエッチング速度が速い条件であれば、ドープ半導体膜に対するエッチング速度も速くなる為、ノンドープ半導体膜とドープ半導体膜との積層構造を一括でエッチング可能である。
【０１１２】
なお、該積層構造のエッチング（第１のエッチング）は、複数段階のエッチングを行ってもよい。
【０１１３】
そして、第２のエッチングの後、マスクを除去する（図２（Ｃ））。
【０１１４】
次に、第１の島状半導体層１０５と第２のゲート電極２０１の上に、第２のゲート絶縁膜２０２と第２のノンドープ半導体膜２０３と第２のドープ半導体膜２０４とを順次成膜する（図３（Ａ））。
【０１１５】
また、前述したように、第２のゲート絶縁膜と第２のノンドープ半導体膜と第２のドープ半導体膜とを連続成膜することは非常に好ましいことである。
【０１１６】
次に、第２のゲート電極２０１上に形成された第２のドープ半導体膜２０４上にマスク３０２を形成する（図３（Ｂ））。
【０１１７】
マスクを形成後、ＰＴＦＴの島状半導体層を形成するために第３のエッチング８００３を行う。第３のエッチングにより、第１のゲート電極１０１上に形成された第２のノンドープ半導体膜２０３及び第２のドープ半導体膜２０４は全て除去される（図３（Ｃ））。
【０１１８】
したがって、第３のエッチングにより、第２のゲート絶縁膜２０２が露出するとともに、ノンドープ半導体層とドープ半導体層とが積層された第２の島状半導体層２０５が形成される（図３（Ｃ））。
【０１１９】
このように、第３のエッチング時において、第２のゲート絶縁膜２０２は、エッチングストッパー膜として機能する。
【０１２０】
次に、マスクを除去せずに第３のエッチングとエッチングの条件を変えて第４のエッチング８００４を行う。第４のエッチングによって、第１の島状半導体層１０５上の第２のゲート絶縁膜２０２が除去される（図４（Ａ））。
【０１２１】
二段階のエッチングを行う理由は、第１の島状半導体層１０５の上の第２のゲート絶縁膜２０２をエッチングストッパーとすることによって、第１の島状半導体層１０５にダメージを与えないようにするためである。
【０１２２】
ここで、ダメージとは、第１の島状半導体層がエッチングされることによって、第１の島状半導体層の厚さが薄くなること、第１の島状半導体層のサイズが小さくなること等をいう。ドライエッチングの場合は、プラズマによる電気的なダメージも与えられる。
【０１２３】
したがって、第３のエッチングは、ノンドープ半導体膜に対するエッチング速度と比較して、第２のゲート絶縁膜に対するエッチング速度の方が遅い条件で行う。そして、第４のエッチングは、第２のゲート絶縁膜に対するエッチング速度と比較して、ドープ半導体膜に対するエッチング速度の方が遅い条件で行う。
【０１２４】
つまり、第３及び第４のエッチングは、上層の膜に対するエッチング速度と比較して下層の膜に対するエッチング速度が遅い条件で行う。なお、下層の膜に対するエッチング速度は遅ければ遅いほど好ましい。
【０１２５】
ノンドープ半導体膜に対するエッチング速度が速い条件であれば、ドープ半導体膜に対するエッチング速度も速くなる為、ノンドープ半導体膜とドープ半導体膜との積層構造を一括でエッチング可能である。
【０１２６】
なお、該積層構造のエッチング（第３のエッチング）は、複数段階のエッチングを行ってもよい。
【０１２７】
そして、第４のエッチングの後、マスクを除去する（図４（Ｂ））。
【０１２８】
このように、ＮＴＦＴまたはＰＴＦＴのいずれか他方のゲート絶縁膜を、ＮＴＦＴまたはＰＴＦＴのいずれか一方の島状半導体層の保護膜（エッチングストッパー膜）として兼用することによって、ＮＴＦＴとＰＴＦＴの両方を形成する際にマスクを形成する回数を少なくすることができる。さらに、ＮＴＦＴまたはＰＴＦＴのいずれか一方の島状半導体層にダメージが与えられることを防止することができるので、ＴＦＴ毎の電気的特性のばらつきを低減することができる。
【０１２９】
また、保護膜（エッチングストッパー膜）として兼用することによって、ＮＴＦＴとＰＴＦＴの両方において、導電性を付与する不純物元素を含む半導体層を成膜により形成することが可能となる。即ち、ＮＴＦＴ及びＰＴＦＴの両方においてドープ半導体膜を用いることができる。
【０１３０】
さらに、ＮＴＦＴ及びＰＴＦＴの両方においてドープ半導体膜を用いることよって、ＮＴＦＴとＰＴＦＴの両方においてゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続成膜することができるようになる。
【０１３１】
ＮＴＦＴとＰＴＦＴのいずれか一方を連続成膜をしない場合と、ＮＴＦＴ及びＰＴＦＴの両方を連続成膜する場合と、を比較すると、ＮＴＦＴ及びＰＴＦＴの両方を連続成膜する場合の方が、ばらつきの低減という作用効果が特に顕著であるため好ましい。
【０１３２】
次に、第１の島状半導体層１０５の上に第１の配線１０６を形成し、同時に第２の島状半導体層２０５の上に第２の配線２０６を形成する（図４（Ｃ））。第１の配線１０６と第２の配線２０６は、導電膜を形成し、マスクを形成し、エッチングを行い、その後マスクを除去することによって形成する。
【０１３３】
次に、第１の配線１０６と第２の配線２０６とをマスクとして、第１の島状半導体層１０５の上層のドープ半導体膜と、第２の島状半導体層２０５の上層のドープ半導体膜と、をエッチングする（図５（Ａ））。この工程によって、第１の島状半導体層１０５及び第２の島状半導体層２０５のチャネル形成領域とソース領域とドレイン領域とが確定する（形成される）。
【０１３４】
当該エッチングによって、チャネル形成領域となるノンドープ半導体層が若干エッチングされるため、このようにして形成したＴＦＴをチャネルエッチ型のＴＦＴ（薄膜トランジスタ）という。
【０１３５】
図５（Ｂ）は、図５（Ａ）のＮＴＦＴの拡大図である。
【０１３６】
図５（Ｂ）において、第１の島状半導体層１０５のチャネル形成領域は１０５ｃで示される領域である。
【０１３７】
また、第１の島状半導体層１０５の第１のソース領域または第１のドレイン領域のいずれか一方は１０５ａで示される領域である（図５（Ｂ））。
【０１３８】
また、第１の島状半導体層１０５の第１のソース領域または第１のドレイン領域のいずれか他方は１０５ｂで示される領域である（図５（Ｂ））。
【０１３９】
また、第１の島状半導体層１０５は、ノンドープ島状半導体層１０３ａの上に、第１のソース領域又は第１のドレイン領域のいずれか一方１０５ａで示される領域に形成されたドープ半導体層１０４ａと、第１のソース領域又は第１のドレイン領域のいずれか他方１０５ｂで示される領域に形成されたドープ半導体層１０４ｂと、が積層された構造を有している（図５（Ｂ））。
【０１４０】
図５（Ｃ）は、図５（Ａ）のＰＴＦＴの拡大図である。
【０１４１】
図５（Ｃ）において、第２の島状半導体層２０５のチャネル形成領域は２０５ｃで示される領域である。
【０１４２】
また、第２の島状半導体層２０５の第２のソース領域又は第２のドレイン領域のいずれか一方は２０５ａで示される領域である（図５（Ｃ））。
【０１４３】
また、第２の島状半導体層２０５の第２のソース領域又は第２のドレイン領域のいずれか他方は２０５ｂで示される領域である（図５（Ｃ））。
【０１４４】
また、第２の島状半導体層２０５は、ノンドープ島状半導体層２０３ａの上に、第２のソース領域又は第２のドレイン領域のいずれか一方２０５ａで示される領域に形成されたドープ半導体層２０４ａと、第２のソース領域又は第２のドレイン領域のいずれか他方２０５ｂで示される領域に形成されたドープ半導体層２０４ｂと、が積層された構造を有している（図５（Ｃ））。
【０１４５】
その後、ＮＴＦＴまたはＰＴＦＴのいずれか一方と電気的に接続する画素電極を形成する。画素電極をＮＴＦＴとＰＴＦＴのどちらに電気的に接続するかは表示装置の種類、回路構成等によって当業者が適宜選択できる。例えば、液晶表示装置の場合は画素電極をＮＴＦＴと電気的に接続することが好ましい。ＥＬ表示装置の場合は画素電極をＰＴＦＴと電気的に接続することが好ましい。本実施の形態では、第１の配線１０６と電気的に接続する。
【０１４６】
なお、反射型の表示装置を作製する場合は、第１の配線１０６と第２の配線２０６を形成する際に同時に画素電極を形成しても良い。
【０１４７】
次に、層間絶縁膜を形成した後、表示素子を形成する。
【０１４８】
例えば、液晶表示装置であれば、対向電極、カラーフィルタ等が形成された対向基板を用意する。その後、対向基板とＴＦＴが形成された基板とに配向膜を形成する。その後、ＴＦＴが形成された基板と対向基板とをシール材を用いて貼り合わせた後、ＴＦＴが形成された基板と対向基板との間に液晶を注入する。この場合、画素電極と液晶と対向電極が重なる部分が表示素子である。
【０１４９】
例えば、ＥＬ表示装置であれば、画素電極の上に発光層を含む層を形成し、発光層を含む層の上に電極を形成する。その後、対向基板を用意する。そして、対向基板とＴＦＴが形成された基板とをシール材を用いて貼り合わせる。この場合、画素電極と発光層を含む層と電極が重なる部分が表示素子である。
【０１５０】
本実施の形態の半導体装置の作製方法によって、ＴＦＴ毎の電気的特性が安定し且つばらつきが少ない半導体装置を、少ない工程数、少ないマスク数、短い工程期間で提供することが可能となる。
【０１５１】
また、本実施の形態において、第１のゲート絶縁膜１０２の成膜時の膜厚と第２のゲート絶縁膜２０２の成膜時の膜厚とを異なるものとすることによって、ＮＴＦＴとＰＴＦＴの膜厚を異なるものとすることが可能である。
【０１５２】
（実施の形態２）
実施の形態１で述べたように、第３及び第４のエッチングを行う際、第２のゲート絶縁膜２０２を第１の島状半導体層１０５の保護膜（エッチングストッパー膜）として兼用することが非常に重要である。本実施の形態では、この点について詳細に説明する。
【０１５３】
まず、ウェットエッチングを行う場合は、ノンドープ半導体膜のエッチング速度とドープ半導体膜のエッチング速度とはほとんど差異がない。
【０１５４】
次に、ドライエッチングをする場合のノンドープ半導体膜とドープ半導体膜とのエッチング速度の差について説明する。半導体膜をドライエッチングする際のエッチングガスは、ハロゲン元素（Ｆ、Ｃｌ等）を含むガスを用いることが適している。
【０１５５】
ハロゲン元素を含むガスを用いてドライエッチングを行う場合、Ｎ型ドープ半導体膜は、ノンドープ半導体膜と比較してエッチング速度がかなり速い。一方、Ｐ型ドープ半導体膜は、ノンドープ半導体膜と比較してエッチング速度が若干遅い。
【０１５６】
ドープ半導体膜に含まれる不純物が異なるとエッチング速度が変わる理由は、半導体膜の電気的性質に基づくものである。Ｎ型半導体のエッチング速度が速くなる理由は、半導体格子中の多くの電子がエッチング反応に関与するからである。
【０１５７】
以上をもとに、第３及び第４のエッチングを行う際、第２のゲート絶縁膜２０２を第１の島状半導体層１０５の保護膜（エッチングストッパー膜）として兼用しない場合について、エッチングの種類及び第１の島状半導体層１０５の上層のドープ半導体膜の導電型を場合分けして説明する。
【０１５８】
ウェットエッチングを行う場合、第１のドープ半導体膜１０４と第２のノンドープ半導体膜２０３との間に第２のゲート絶縁膜２０２（エッチングストッパー膜）が存在しないと、両者のエッチング速度に差異がないため、第１のドープ半導体膜１０４上の界面でエッチングを止めることが困難になる。
【０１５９】
ハロゲン元素を含むガスを用いてドライエッチングを行う場合であって第１のドープ半導体膜１０４がＮ型半導体膜である場合、第１のドープ半導体膜１０４と第２のノンドープ半導体膜２０３との間に第２のゲート絶縁膜２０２（エッチングストッパー膜）が存在しないと、上層の第２のノンドープ半導体膜２０３と比較して下層の第１のドープ半導体膜１０４の方がエッチング速度の方がかなり速い為、第１のドープ半導体膜１０４上の界面でエッチングを止めることが困難になる。
【０１６０】
ハロゲン元素を含むガスを用いてドライエッチングを行う場合であって第１のドープ半導体膜１０４がＰ型半導体膜である場合、第１のドープ半導体膜１０４と第２のノンドープ半導体膜２０３との間に第２のゲート絶縁膜２０２（エッチングストッパー膜）が存在しないと、第１のドープ半導体膜１０４上の界面でエッチングを止めることが困難になる。
【０１６１】
以上のように、第１の島状半導体層１０５にエッチングダメージが与えられることを防止するために、第２のゲート絶縁膜２０２を第１の島状半導体層１０５の保護膜（エッチングストッパー膜）として兼用することは非常に重要なことである。
【０１６２】
（実施の形態３）
本実施の形態では、実施の形態１、２で示した半導体装置の材料について説明する。
【０１６３】
絶縁表面を有する基板１０００は、ガラス基板、石英基板、ＰＥＴ（ポリエチレンテレフタレート）からなる樹脂基板、ＰＥＮ（ポリエチレンナフタレート）からなる樹脂基板、ＰＥＳ（ポリエチレンサルファイト）からなる樹脂基板、ポリイミドからなる樹脂基板等の絶縁性基板が利用できる（図１（Ａ））。
【０１６４】
なお、実施の形態１、２に記載の半導体装置の作製方法を用いると、ソース領域及びドレイン領域を形成する為に、高温（６００℃以上）での活性化が必要なイオン注入法、高温（８００℃以上）で行う熱拡散法等を用いる必要がない。したがって、全ての工程を低温（３００℃以下）で行うことができる為、耐熱性の低い基板上に直接ＴＦＴを形成することができる。
【０１６５】
したがって、耐熱性が低い樹脂基板上に直接ＴＦＴを形成することができる。特に可撓性を有する樹脂基板を用いることによって、フレキシブルな半導体装置を作製することができる。
【０１６６】
また、基板の導電性に関係なく、基板上に絶縁性の下地膜を形成したものも絶縁表面を有する基板１０００として用いることができる。例えば、絶縁性基板の表面に絶縁性の下地膜を形成したもの、シリコンウエハまたは金属基板の表面に絶縁性の下地膜を形成したものが利用できる。
【０１６７】
絶縁性の下地膜としては、酸化珪素膜、窒化珪素膜、樹脂膜等を単層若しくは積層した膜が利用できる。
【０１６８】
第１のゲート電極１０１及び第２のゲート電極２０１の形成方法を説明する。
【０１６９】
まず、Ｍｏ、Ｃｒ、Ｃｕ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜をスパッタリング法等で形成する。その後、レジストマスクを用いてパターニングする。その後、該導電膜をエッチングすることによって形成する。エッチング後は、レジストマスクを除去する。
【０１７０】
また、液滴吐出法を用いると、絶縁表面を有する基板１０００上に直接第１のゲート電極１０１及び第２のゲート電極２０１を形成することができる。なお、スパッタリング法または液滴吐出法を用いると低温（２００℃以下の温度）で電極を形成することができる。ゲート電極の膜厚は、１００ｎｍ〜３００ｎｍが好ましい（図１（Ａ））。
【０１７１】
第１のゲート絶縁膜１０２及び第２のゲート絶縁膜２０２の形成方法を説明する。ゲート絶縁膜の材料は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。ゲート絶縁膜は積層構造であってもよい。
【０１７２】
なお、ゲート絶縁膜を異なる膜の積層構造とすることによって、エッチングストッパーとしての作用を向上することができる。
【０１７３】
ノンドープ半導体膜及びドープ半導体膜を、珪素を主成分とした材料を用い、プラズマＣＶＤ法によって形成する場合、ゲート絶縁膜についても珪素を主成分とした材料を用い、プラズマＣＶＤ法によって形成することが好ましい。これにより、同一のプラズマＣＶＤ装置内において、ゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続的に形成すること（連続成膜すること）が可能となるからである。ゲート絶縁膜の膜厚は、２００ｎｍ〜５００ｎｍが好ましい（図１（Ｂ）、図３（Ａ））。
【０１７４】
第１のノンドープ半導体膜１０３及び第２のノンドープ半導体膜２０３の形成方法を説明する。
【０１７５】
ノンドープ半導体膜の材料は、シリコン、シリコンゲルマニウム等を用いる。形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。この時、Ｎ型またはＰ型の導電性を付与するドーピングソースとなる成膜ガスを用いない。ＣＶＤ法を用いる場合、半導体ソースとなる成膜ガスとして、モノシラン（ＳｉＨ４）、四塩化珪素（ＳｉＣｌ４）、トリクロルシラン（ＳｉＨＣｌ３）、ジクロルシラン（ＳｉＨ２Ｃｌ２）を用いて形成する。膜厚は、１００ｎｍ〜３００ｎｍの膜厚で形成する（図１（Ｂ）、図３（Ａ））。
【０１７６】
特に、非晶質半導体及び微結晶を含む半導体は、３００℃以下の低温で形成できるので好ましい。また、非晶質半導体及び微結晶を含む半導体は、生産性が良く大量供給にも適しているので好ましい。さらに、非晶質半導体及び微結晶を含む半導体は、基板が大面積化しても膜を均一に形成できるので好ましい。なお、ノンドープ半導体膜は、単層からなる半導体膜に限定されず、複数の半導体膜を積層した構造としても良い。
【０１７７】
第１のドープ半導体膜１０４及び第２のドープ半導体膜２０４の形成方法を説明する。
【０１７８】
第１のドープ半導体膜１０４または第２のドープ半導体膜２０４の一方は、Ｎ型ドープ半導体膜である。第１のドープ半導体膜１０４または第２のドープ半導体膜２０４の他方は、Ｐ型ドープ半導体膜である（図１（Ｂ）、図３（Ａ））。
【０１７９】
Ｎ型ドープ半導体膜は、ＣＶＤ法等によって、半導体ソースとなる成膜ガスとＮ型の導電性を付与するドーピングソースとなる成膜ガスとを用いて形成する。半導体ソースとなる成膜ガスとして、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等を用いることができる。Ｎ型の導電性を付与するドーピングソースとなる成膜ガスとしては、ホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）等を用いることができる。ドーピングソースとなる成膜ガスを用いて形成することによって、低温の形成条件で低抵抗のＮ型半導体膜を形成することができる。膜厚は、１００ｎｍ〜２００ｎｍの膜厚で形成する。
【０１８０】
Ｐ型ドープ半導体膜は、ＣＶＤ法等によって、半導体ソースとなる成膜ガスとＰ型の導電性を付与するドーピングソースとなる成膜ガスとを用いて形成する。半導体ソースとなる成膜ガスとして、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等を用いることができる。Ｐ型の導電性を付与するドーピングソースとなる成膜ガスとしては、ジボラン（Ｂ２Ｈ６）等を用いることができる。ドーピングソースとなる成膜ガスを用いて形成することによって、低温の形成条件で低抵抗のＰ型半導体膜を形成することができる。膜厚は、１００ｎｍ〜２００ｎｍの膜厚で形成する。
【０１８１】
第１の配線１０６及び第２の配線２０６の形成方法について説明する。
【０１８２】
まず、Ｍｏ、Ｃｒ、Ｃｕ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜をスパッタリング法等により形成する。その後、レジストマスクを用いてパターニングする。その後、該導電膜をエッチングすることによって形成する。エッチング後は、レジストマスクを除去する。配線の膜厚は、１００ｎｍ〜３００ｎｍが好ましい（図４（Ｃ））。
【０１８３】
ＮＴＦＴまたはＰＴＦＴのいずれか一方と電気的に接続する画素電極の形成方法について説明する。まず、インジウム錫酸化物（以下ＩＴＯという）、Ｓｉ元素を含むインジウム錫酸化物（以下ＩＴＳＯという）、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）等の透明導電膜をスパッタリング法等により形成する。その後、レジストマスクを用いてパターニングする。その後、該導電膜をエッチングすることによって形成する。エッチング後は、レジストマスクを除去する。画素電極の膜厚は、５０ｎｍ〜２００ｎｍが好ましい。
【０１８４】
層間絶縁膜の形成方法について説明する。
【０１８５】
層間絶縁膜は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。また、アクリル、ポリイミド、シロキサンポリマー等の有機樹脂膜を用いることができる。
【０１８６】
ゲート絶縁膜、ノンドープ半導体膜、及びドープ半導体膜として、本実施形態に記載の材料を用いた場合の第１のエッチングの条件について説明する。
【０１８７】
第１のエッチングは、第１のゲート絶縁膜１０２上に形成された第１のノンドープ半導体膜１０３及び第１のドープ半導体膜１０４を除去するためのものである（図２（Ａ））。したがって、第１のエッチングは、第１のノンドープ半導体膜及び第１のドープ半導体膜のエッチング速度が速く、第１のゲート絶縁膜のエッチング速度が遅い条件で行う。ドライエッチングの場合であれば、エッチングガスとして、塩素（Ｃｌ２）、塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガス等を用いることができる。なお、ＣＦ４は半導体膜（ドープ半導体、ノンドープ半導体）をエッチングできるが、ゲート絶縁膜と半導体膜とのエッチングの選択比が低いので好ましくない。ウェットエッチングであれば、アルカリ溶液を用いることができる。
【０１８８】
ゲート絶縁膜、ノンドープ半導体膜、及びドープ半導体膜として、本実施形態に記載の材料を用いた場合の第２のエッチングの条件について説明する。
【０１８９】
第２のエッチングは、第２のゲート電極２０１上のゲート絶縁膜（エッチングストッパー膜）を除去するためのものである（図２（Ｂ））。したがって、第２のエッチングは、第２ゲート絶縁膜のエッチング速度が速く、第１のゲート電極のエッチング速度が遅い条件で行う。ドライエッチングの場合であれば、エッチングガスとして、ＣＦ４、ＣＨＦ３、ＣＦ４またはＣＨＦ３のいずれかと酸素（Ｏ２）の混合ガス等を用いることができる。ウェットエッチングであれば、弗化水素酸（ＨＦ）等を用いることができる。
【０１９０】
ゲート絶縁膜、ノンドープ半導体膜、及びドープ半導体膜として、本実施形態に記載の材料を用いた場合の第３のエッチングの条件について説明する。
【０１９１】
第３のエッチングは、第２のゲート絶縁膜２０２上に形成された第２のノンドープ半導体膜２０３及び第２のドープ半導体膜２０４を除去するためのものである（図３（Ｃ））。したがって、第３のエッチングは、第２のノンドープ半導体膜及び第２のドープ半導体膜のエッチング速度が速く、第２のゲート絶縁膜のエッチング速度が遅い条件で行う。ドライエッチングの場合であれば、エッチングガスとして、塩素（Ｃｌ２）、塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガス等を用いることができる。なお、ＣＦ４は半導体膜（ドープ半導体、ノンドープ半導体）をエッチングできるが、ゲート絶縁膜と半導体膜とのエッチングの選択比が低いので好ましくない。ウェットエッチングであれば、アルカリ溶液を用いることができる。
【０１９２】
ゲート絶縁膜、ノンドープ半導体膜、及びドープ半導体膜として、本実施形態に記載の材料を用いた場合の第４のエッチングの条件について説明する。
【０１９３】
第４のエッチングは、、第１のドープ半導体膜１０４上の第２のゲート絶縁膜（エッチングストッパー膜）を除去するためのものである（図４（Ａ））。したがって、第４のエッチングは、第２のゲート絶縁膜のエッチング速度が速く、第１のノンドープ半導体膜及び第１のドープ半導体膜のエッチング速度が遅い条件で行う。ドライエッチングの場合、ＣＦ４のみだと、ゲート絶縁膜と半導体膜（ドープ半導体、ノンドープ半導体）とのエッチングの選択比が低いので好ましくない。しかし、水素を混合することによって、エッチングの選択比が高くなる。したがって、エッチングガスとして、ＣＦ４と水素（Ｈ２）の混合ガス、ＣＨＦ３等を用いることができる。ウェットエッチングであれば、弗化水素酸（ＨＦ）等を用いることができる。
【０１９４】
（実施の形態４）
本実施の形態では、実施の形態１〜３の変形例について説明する。実施の形態１においては、第２のゲート電極２０１上の第１のゲート絶縁膜１０２を全て除去したが、本実施の形態では、第２のゲート電極２０１上の第１のゲート絶縁膜１０２を全て除去しない構成を説明する。
【０１９５】
この構成によって、第２のゲート電極２０１にダメージが与えられることを完全に防止することができる。また、ＮＴＦＴのゲート絶縁膜の膜厚とＰＴＦＴのゲート絶縁膜の膜厚を意図的に変えることが可能となる。また、第２のゲート電極２０１の上のゲート絶縁膜は第１のゲート絶縁膜と第２のゲート絶縁膜との積層構造となる。
【０１９６】
また、実施の形態１〜３と同一の符号が付されているものについては、実施の形態３に記載した材料を適用することができる。
【０１９７】
なお、アクティブマトリクス方式の表示装置、中央演算処理装置（ＣＰＵ）、無線チップ（ＲＦＩＤ）等の半導体装置は、基板上に複数のＮＴＦＴと複数のＰＴＦＴとを形成するが、本実施の形態では、便宜的にＮＴＦＴとＰＴＦＴの２つのＴＦＴだけを図示して説明する。なお、本実施の形態では、半導体装置のうち表示装置について説明する。
【０１９８】
絶縁表面を有する基板１０００の上に、第１のゲート電極１０１と第２のゲート電極２０１とを形成する（図６（Ａ））。第１のゲート電極１０１と第２のゲート電極２０１は、導電膜を形成し、マスクを形成し、エッチングを行い、その後マスクを除去することによって形成する。
【０１９９】
第１のゲート電極１０１は、ＮＴＦＴまたはＰＴＦＴのいずれか一方のゲート電極となる。また、第２のゲート電極２０１は、ＮＴＦＴまたはＰＴＦＴのいずれか他方のゲート電極となる。
【０２００】
本実施の形態では、第１のゲート電極１０１をＮＴＦＴのゲート電極とし、第２のゲート電極２０１をＰＴＦＴのゲート電極とする。
【０２０１】
次に、第１のゲート電極１０１と第２のゲート電極２０１との上に、第１のゲート絶縁膜１０２と第１のノンドープ半導体膜１０３と第１のドープ半導体膜１０４とを順次成膜する（図６（Ｂ））。この時、第１のゲート絶縁膜と第１のノンドープ半導体膜と第１のドープ半導体膜とを連続成膜すると好ましい。
【０２０２】
次に、第１のゲート電極１０１上に形成された第１のドープ半導体膜１０４上にマスク３０１を形成する（図６（Ｃ））。
【０２０３】
マスク３０１を形成後、ＮＴＦＴの島状半導体層を形成するために第５のエッチング８００５を行う（図７（Ａ））。
【０２０４】
第５のエッチングにより、第２のゲート電極２０１上に形成された第１のノンドープ半導体膜１０３及び第１のドープ半導体膜１０４は全て除去される。したがって、第５のエッチングにより、第１のゲート絶縁膜１０２が露出し、ノンドープ半導体層とドープ半導体層とが積層された第１の島状半導体層１０５が形成される（図７（Ａ））。
【０２０５】
第５のエッチングは、第１のゲート絶縁膜１０２上に形成された第１のノンドープ半導体膜１０３及び第１のドープ半導体膜１０４を除去するためのものである。
【０２０６】
したがって、第５のエッチングは、ノンドープ半導体膜及びドープ半導体膜のエッチング速度と比較して、ゲート絶縁膜のエッチング速度の方が遅い条件で行う。ドライエッチングの場合であれば、エッチングガスとして、塩素（Ｃｌ２）、塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガス等を用いることができる。なお、ＣＦ４は半導体膜（ドープ半導体、ノンドープ半導体）をエッチングできるが、ゲート絶縁膜と半導体膜とのエッチングの選択比が低いので好ましくない。ウェットエッチングであれば、アルカリ溶液を用いることができる。
【０２０７】
実施の形態１においては、第１のエッチングと第２のエッチングとの２段階のエッチングを行ったが、本実施形態においては、第５のエッチングのみを行うことによって、第２のゲート電極２０１上の第１のゲート絶縁膜１０２を残す。
【０２０８】
第１のゲート絶縁膜を残すことによって、第２のゲート電極２０１に与えられるダメージを大幅に防止することができる。
【０２０９】
そして、第５のエッチングの後、マスクを除去する（図７（Ｂ））。
【０２１０】
次に、第１の島状半導体層１０５と第１のゲート絶縁膜１０２との上に、第２のゲート絶縁膜２０２と第２のノンドープ半導体膜２０３と第２のドープ半導体膜２０４とを順次成膜する（図７（Ｃ））。この時、第２のゲート絶縁膜と第２のノンドープ半導体膜と第２のドープ半導体膜とを連続成膜とすると好ましい。
【０２１１】
次に、第２のゲート電極２０１上に形成された第２のドープ半導体膜２０４上にマスク３０２を形成する（図８（Ａ））。
【０２１２】
マスク３０２を形成後、ＰＴＦＴの島状半導体層を形成するために第６のエッチング８００６を行う（図８（Ｂ））。
【０２１３】
第６のエッチングにより、第１のゲート電極１０１上に形成された第２のノンドープ半導体膜２０３及び第２のドープ半導体膜２０４は全て除去される。したがって、第６のエッチングにより、第２のゲート絶縁膜２０２が露出するとともに、ノンドープ半導体層とドープ半導体層とが積層された第２の島状半導体層２０５が形成される（図８（Ｂ））。
【０２１４】
次に、マスクを除去せずに第６のエッチングとエッチングの条件を変えて第７のエッチング８００７を行う。第７のエッチングによって、第１の島状半導体層１０５上の第２のゲート絶縁膜２０２が除去される（図８（Ｃ））。
【０２１５】
二段階のエッチングを行う理由は、第１の島状半導体層１０５の上の第２の第２のゲート絶縁膜２０２をエッチングストッパーとすることによって、第１の島状半導体層１０５にダメージを与えないようにするためである。
【０２１６】
ここで、ダメージとは、島状半導体層がエッチングされることによって、島状半導体層の厚さが薄くなること、島状半導体層のサイズが小さくなること等をいう。ドライエッチングの場合は、プラズマによる電気的なダメージも与えられる。
【０２１７】
したがって、第６のエッチングは、半導体層に対するエッチング速度と比較して、第２のゲート絶縁膜に対するエッチング速度の方が遅い条件で行う。そして、第７のエッチングは、第２のゲート絶縁膜に対するエッチング速度と比較して、第１の島状半導体層に対するエッチング速度が遅い条件で行う。
【０２１８】
つまり、第６のエッチングは、上層の膜に対するエッチング速度と比較して下層の膜に対するエッチング速度が遅い条件で行う。なお、下層の膜に対するエッチング速度は遅ければ遅いほど好ましい。
【０２１９】
即ち、第６のエッチングは、第２のゲート絶縁膜２０２上に形成された第２のノンドープ半導体膜２０３及び第２のドープ半導体膜２０４を除去するためのものである。したがって、第６のエッチングは、第２のノンドープ半導体膜及び第２のドープ半導体膜のエッチング速度と比較して、第２のゲート絶縁膜のエッチング速度の方が遅い条件で行う。ドライエッチングの場合であれば、エッチングガスとして、塩素（Ｃｌ２）、塩素（Ｃｌ２）と酸素（Ｏ２）の混合ガス等を用いることができる。
【０２２０】
なお、ＣＦ４は半導体膜（ドープ半導体、ノンドープ半導体）をエッチングできるが、第２のゲート絶縁膜と半導体膜とのエッチングの選択比が低いので好ましくない。
【０２２１】
第６のエッチングは、ウェットエッチングを行うのであれば、アルカリ溶液を用いることができる。
【０２２２】
また、第７のエッチングは、第１の島状半導体層１０５上の第２のゲート絶縁膜（エッチングストッパー膜）を除去するためのものである。
【０２２３】
したがって、第７のエッチングは、第２のゲート絶縁膜のエッチング速度が速く、第１の島状半導体層１０５のエッチング速度が遅い条件で行う。
【０２２４】
ドライエッチングの場合、ＣＦ４のみだと、第２のゲート絶縁膜と半導体膜（ドープ半導体、ノンドープ半導体）とのエッチングの選択比が低いので好ましくない。
【０２２５】
しかし、水素を混合することによって、エッチングの選択比が高くなる為、エッチングガスとして、ＣＦ４と水素（Ｈ２）の混合ガス、ＣＨＦ３等を用いることができる。
【０２２６】
ウェットエッチングであれば、弗化水素酸溶液（ＨＦ）等を用いることができる。
【０２２７】
そして、第７のエッチングの後、マスクを除去する（図９（Ａ））。
【０２２８】
このようにして、ＮＴＦＴまたはＰＴＦＴのいずれか他方のゲート絶縁膜を、ＮＴＦＴまたはＰＴＦＴのいずれか一方の島状半導体層の保護膜（エッチングストッパー膜）とすることによって、ＮＴＦＴとＰＴＦＴの両方を形成する際にマスクを形成する回数を少なくすることができる。
【０２２９】
また、ＮＴＦＴとＰＴＦＴの両方において、導電性を付与する不純物元素を含む半導体層を成膜により形成することが可能となる。
【０２３０】
また、当該構成によって、ＮＴＦＴとＰＴＦＴの両方においてゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続成膜することができるようになる。
【０２３１】
ＮＴＦＴとＰＴＦＴのいずれか一方を連続成膜をしない場合と、ＮＴＦＴとＰＴＦＴを両方とも連続成膜する場合と、を比較すると、ＮＴＦＴとＰＴＦＴを両方とも連続成膜する場合の方が、ばらつきの低減という作用効果が顕著であるため特に好ましい。
【０２３２】
次に、第１の島状半導体層１０５の上に第１の配線１０６を形成し、同時に第２の島状半導体層２０５の上に第２の配線２０６を形成する（図９（Ｂ））。第１の配線１０６と第２の配線２０６は、導電膜を形成し、マスクを形成し、エッチングを行い、その後マスクを除去することによって形成する。
【０２３３】
次に、第１の配線１０６と第２の配線２０６とをマスクとして、第１の島状半導体層１０５の上層のドープ半導体膜と、第２の島状半導体層２０５の上層のドープ半導体膜と、をエッチングする（図９（Ｃ））。この工程によって、第１の島状半導体層１０５及び第２の島状半導体層２０５のチャネル形成領域とソース領域とドレイン領域とが確定する（形成される）。
【０２３４】
図１０（Ａ）は、図９（Ｃ）のＮＴＦＴの拡大図である。
【０２３５】
図１０（Ａ）において、第１の島状半導体層１０５のチャネル形成領域は１０５ｃで示される領域である。
【０２３６】
第１の島状半導体層１０５の第１のソース領域又は第１のドレイン領域のいずれか一方は１０５ａで示される領域である（図１０（Ａ））。
【０２３７】
第１の島状半導体層１０５の第１のソース領域又は第１のドレイン領域のいずれか他方は１０５ｂで示される領域である（図１０（Ａ））。
【０２３８】
第１の島状半導体層１０５は、ノンドープ島状半導体層１０３ａの上に、第１のソース領域又は第１のドレイン領域のいずれか一方１０５ａで示される領域に形成されたドープ半導体層１０４ａと、第１のソース領域又は第１のドレイン領域のいずれか他方１０５ｂで示される領域に形成されたドープ半導体層１０４ｂと、が積層された構造を有している（図１０（Ａ））。
【０２３９】
図１０（Ｂ）は、図９（Ｃ）のＰＴＦＴの拡大図である。
【０２４０】
図１０（Ｂ）において、第２の島状半導体層２０５のチャネル形成領域は２０５ｃで示される領域である。
【０２４１】
第２の島状半導体層２０５の第２のソース領域又は第２のドレイン領域のいずれか一方は２０５ａで示される領域である（図１０（Ｂ））。
【０２４２】
第２の島状半導体層２０５の第２のソース領域又は第２のドレイン領域のいずれか他方は２０５ｂで示される領域である（図１０（Ｂ））。
【０２４３】
第２の島状半導体層２０５は、ノンドープ島状半導体層２０３ａの上に、第２のソース領域又は第２のドレイン領域のいずれか一方２０５ａで示される領域に形成されたドープ半導体層２０４ａと、第２のソース領域又は第２のドレイン領域のいずれか他方２０５ｂで示される領域に形成されたドープ半導体層２０４ｂと、が積層された構造を有している（図１０（Ｂ））。
【０２４４】
その後、ＮＴＦＴまたはＰＴＦＴのいずれか一方と電気的に接続する画素電極を形成する。画素電極をＮＴＦＴとＰＴＦＴのどちらに電気的に接続するかは表示装置の種類、回路構成等によって当業者が適宜選択できる。例えば、液晶表示装置の場合は画素電極をＮＴＦＴと電気的に接続することが好ましい。ＥＬ表示装置の場合は画素電極をＰＴＦＴと電気的に接続することが好ましい。本実施の形態では、第１の配線１０６と電気的に接続する。
【０２４５】
なお、反射型の表示装置を作製する場合は、第１の配線１０６と第２の配線２０６を形成する際に同時に画素電極を形成しても良い。
【０２４６】
次に、層間絶縁膜を形成した後、表示素子を形成する。
【０２４７】
例えば、液晶表示装置であれば、対向電極、カラーフィルタ等が形成された対向基板を用意する。その後、対向基板とＴＦＴが形成された基板とに配向膜を形成する。その後、ＴＦＴが形成された基板と対向基板とをシール材を用いて貼り合わせた後、ＴＦＴが形成された基板と対向基板との間に液晶を注入する。この場合、画素電極と液晶と対向電極が重なる部分が表示素子である。
【０２４８】
例えば、ＥＬ表示装置であれば、画素電極の上に発光層を含む層を形成し、発光層を含む層の上に電極を形成する。その後、対向基板を用意する。そして、対向基板とＴＦＴが形成された基板とをシール材を用いて貼り合わせる。この場合、画素電極と発光層を含む層と電極が重なる部分が表示素子である。
【０２４９】
なお、本実施の形態を用いることによって、ＮＴＦＴのゲート絶縁膜の膜厚とＰＴＦＴのゲート絶縁膜の膜厚とを異なるものとすることが可能である。
【０２５０】
この場合、ＮＴＦＴまたはＰＴＦＴのいずれか一方のゲート絶縁膜の膜厚は第１のゲート絶縁膜１０２の膜厚となる。この場合、ＮＴＦＴまたはＰＴＦＴのいずれか他方のゲート絶縁膜の膜厚は第１のゲート絶縁膜１０２の膜厚と第２のゲート絶縁膜２０２の膜厚の和となる。
【０２５１】
また、第５のエッチング時に第２のゲート電極２０１の上の第１のゲート絶縁膜１０２をオーバーエッチングすることによって、第１のゲート絶縁膜１０２の膜厚を薄くすることによって、ＮＴＦＴまたはＰＴＦＴのいずれか他方のゲート絶縁膜の膜厚を調節しても良い。
【０２５２】
なお、該オーバーエッチングと第１のゲート絶縁膜１０２及び第２のゲート絶縁膜２０２の成膜時の膜厚とを調整することによって、本実施の形態の方法を用いた場合であっても、ＮＴＦＴ及びＰＴＦＴのゲート絶縁膜の膜厚を等しくすることも可能である。
【０２５３】
（実施の形態５）
本実施の形態では、実施の形態１〜４のドープ半導体膜とノンドープ半導体膜との不純物濃度プロファイルについて図１１を用いて説明する。なお、本実施の形態における不純物濃度とは、導電性を付与する不純物元素の濃度である。
【０２５４】
図１１（Ａ）は、ノンドープ半導体膜５０１とドープ半導体膜５０２とを積層して成膜した半導体膜の不純物濃度プロファイルである。縦軸を不純物濃度（ａｔｏｍ／ｃｍ３）、横軸をノンドープ半導体膜５０１の表面からの深さ（ｎｍ）、として線５００を示す。
【０２５５】
図１１（Ａ）のように、ノンドープ半導体膜とドープ半導体膜とを積層することによって、ノンドープ半導体膜とドープ半導体膜との界面における導電性を付与する不純物元素の濃度プロファイルを不連続とすることができる（ノンドープ半導体膜とドープ半導体膜との界面において不純物濃度に大きな差ができる。）。
【０２５６】
したがって、不純物元素の濃度のプロファイルから界面がどこにあるか明確に判断することができる。このように、不純物濃度のプロファイルを不連続とすることによって、界面においてバンドギャップに差を設けることができるので、電流のリークを低減できる。電流のリークを低減することによって、ＴＦＴをオフ状態にしたときの電流のばらつきの低減及びＴＦＴの信頼性の向上が可能となる（オフ特性が良い）。また、ドープ半導体膜は抵抗率が低いためＴＦＴをオン状態にしたときの電流値も低下することはない（オン特性も良い）。
【０２５７】
図１１（Ｂ）は、半導体膜５１１を形成した後、イオン注入法により不純物ドーピングを行い、その後アニールを行った場合の不純物濃度プロファイルである。なお、不純物を注入した領域を低抵抗化するためのアニールは６００℃以上の温度で行う。縦軸を不純物濃度（ａｔｏｍ／ｃｍ３）、横軸を半導体膜５１１の表面からの深さ（ｎｍ）、としてグラフ５１０を示す。
【０２５８】
図１１（Ｃ）は、半導体膜５２１を形成した後、熱拡散法により不純物ドーピングを行う場合の不純物濃度プロファイルの模式図である。なお、熱拡散は、８００℃以上の温度で行う。縦軸を不純物濃度（ａｔｏｍ／ｃｍ３）、横軸を半導体膜５２１の表面からの深さ（ｎｍ）、としてグラフ５２０を示す。
【０２５９】
図１１（Ｂ）（Ｃ）に示すように、イオン注入法または熱拡散法を用いた場合、基板側に近いほど濃度が低くなるような勾配となり、不純物元素の濃度のプロファイルから界面がどこにあるか明確に判断することができない。
【０２６０】
即ち、不純物元素を含有しない半導体膜と不純物元素を含有する半導体膜との界面において不純物濃度に大きな差ができない。
【０２６１】
したがって、イオン注入法または熱拡散法を用いた場合、界面においてバンドギャップに差を設けることができない（そもそも界面がどの部分になるかが不明である）。
【０２６２】
さらに、イオン注入法または熱拡散法を用いた場合、少なくとも６００℃以上の熱処理を行う必要がある為、耐熱温度の低い基板を用いることができなくなる。
【０２６３】
一方、ノンドープ半導体膜とドープ半導体膜とを積層して成膜した場合は、ノンドープ半導体膜またはドープ半導体膜の成膜温度以下の温度（例えば、実施の形態１〜４の場合は３００℃以下の温度）で半導体装置を作製することができる。したがって、不純物の活性化の為のアニーリングが不必要となるため、薄膜トランジスタの電気的特性のバラツキを低減できる構造の半導体装置を提供できるようになる。また、アニーリングの工程を省略できることによって、工程数が削減できる。さらに、高温のアニーリングの工程を行わないため、耐熱温度の低い基板（例えば樹脂からなる基板）を用いることが可能になる。
【０２６４】
（実施の形態６）
本実施の形態では、実施の形態１〜５に記載の薄膜トランジスタを用いた半導体装置の全体構成について説明する。
【０２６５】
図１２は、本発明の半導体装置の回路図の一例である。信号供給回路６１０は、複数のソースバスライン６１１を介して画素部６００と電気的に接続されている。
【０２６６】
また、走査回路６２０は、複数のゲートバスライン６２１を介して画素部６００と電気的に接続されている（図１２）。
【０２６７】
画素部６００には、複数の画素ＴＦＴ６０１と、複数の保持容量６０２と、複数の表示素子６０３と、がマトリクス状に配置されている（図１２）。
【０２６８】
画素ＴＦＴ６０１のゲート端子には、ゲートバスライン６２１が電気的に接続されている（図１２）。
【０２６９】
また、画素ＴＦＴ６０１のソース端子またはドレイン端子のいずれか一方には、ソースバスライン６１１が電気的に接続されている（図１２）。
【０２７０】
また、画素ＴＦＴ６０１のソース端子またはドレイン端子のいずれか他方には、保持容量６０２及び表示素子６０３が電気的に接続されている（図１２）。
【０２７１】
周辺回路（信号供給回路６１０及び走査回路６２０）は、ＮＴＦＴとＰＴＦＴの両方を用いて形成されている。周辺回路をＮＴＦＴとＰＴＦＴのいずれか一方だけで形成した場合と比較して、ＮＴＦＴとＰＴＦＴの両方を用いて形成することによって消費電力を大幅に低減することができる。
【０２７２】
画素ＴＦＴ６０１は、ＮＴＦＴとＰＴＦＴのいずれか一方である。
【０２７３】
（実施の形態７）
実施の形態６に記載の半導体装置の作製方法を図１３〜１６を用いて説明する。
【０２７４】
なお、実施の形態１〜６と同一の符号が付されているものについては、実施の形態３に記載した材料を適用することができる。
【０２７５】
また、本実施の形態におけるＮＴＦＴ及びＰＴＦＴの形成方法は実施の形態１に記載の方法と同じであるが、他の実施の形態の方法（特に実施の形態４のようにＮＴＦＴのゲート絶縁膜とＰＴＦＴのゲート絶縁膜のいずれか一方を単層とし、ＮＴＦＴのゲート絶縁膜とＰＴＦＴのゲート絶縁膜のいずれか他方を積層とする方法）にも適用可能である。
【０２７６】
また、画素ＴＦＴ６０１はＮＴＦＴとＰＴＦＴのいずれか一方であるが、本実施の形態ではＮＴＦＴを用いる。
【０２７７】
最初に、基板上に、画素ＴＦＴのゲート電極４０３と、周辺回路部のＮＴＦＴ６３１のゲート電極４０１と、周辺回路部のＰＴＦＴ６３２のゲート電極４０２と、ゲートバスライン６２１と、保持容量６０２の下部電極４０４（ゲート電極）とを形成する（図１３（Ａ））。
【０２７８】
画素ＴＦＴのゲート電極４０３と、周辺回路部のＮＴＦＴのゲート電極４０１と、周辺回路部のＰＴＦＴのゲート電極４０２と、は、他の実施の形態に記載の第１のゲート電極１０１及び第２のゲート電極２０１と同じ材料及び方法を用いて形成することができる。
【０２７９】
次に、第１のゲート絶縁膜１０２と第１のノンドープ半導体膜１０３と第１のドープ半導体膜１０４とを順次成膜する（図１３（Ｂ））。この際、ゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続成膜すると好ましい。
【０２８０】
次に、画素ＴＦＴのゲート電極４０３と、周辺回路部のＮＴＦＴのゲート電極４０１と、の上に形成された第１のドープ半導体膜１０４上にマスク３０１を形成する（図１３（Ｃ））。
【０２８１】
次に、実施の形態１と同様、第１及び第２のエッチング（二段階のエッチング）を行うことによって、マスク３０１が形成された部分以外に形成された第１のゲート絶縁膜１０２と第１のノンドープ半導体膜１０３と第１のドープ半導体膜１０４と、を除去する。次に、マスク３０１を除去する（図１４（Ａ））。
【０２８２】
第１のエッチング及び第２のエッチング（二段階のエッチング）を行うことによって、周辺回路部のＰＴＦＴのゲート電極４０２と、ゲートバスライン６２１と、保持容量６０２の下部電極４０４と、に与えられるエッチングダメージを低減できる。
【０２８３】
特に、ゲートバスライン６２１にダメージが与えられると、ゲートバスライン６２１の抵抗値が高くなり、半導体装置の動作遅延が生じてしまうため、第１及び第２のエッチング（二段階のエッチング）を行うことが好ましい。
【０２８４】
次に、第２のゲート絶縁膜２０２と第２のノンドープ半導体膜２０３と第２のドープ半導体膜２０４とを順次成膜する（図１４（Ｂ））。この際、ゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続成膜すると好ましい。
【０２８５】
次に、保持容量６０２の下部電極４０４と、周辺回路部のＰＴＦＴのゲート電極４０２と、の上に形成された第２のドープ半導体膜２０４上にマスク３０２を形成する（図１４（Ｃ））。
【０２８６】
なお、保持容量６０２の下部電極４０４の上にマスク３０２を形成しなければ、後の第３及び第４エッチングにて、保持容量６０２の下部電極４０４の上の絶縁膜も除去されてしまう。
【０２８７】
その為、保持容量を形成するためには新たな絶縁膜を形成し、絶縁膜上にマスクを形成し、エッチングを行うという工程を追加する必要があるのでマスク枚数が増加してしまう。
【０２８８】
したがって、保持容量６０２の下部電極４０４の上にマスク３０２を形成することはマスク枚数を低減するために重要なことである。
【０２８９】
次に、実施の形態１と同様、第３のエッチング及び第４のエッチング（二段階のエッチング）を行うことによって、マスク３０２が形成された部分以外に形成された第２のゲート絶縁膜２０２と第２のノンドープ半導体膜２０３と第２のドープ半導体膜２０４と、を除去する。次にマスクを除去する（図１５（Ａ））。
【０２９０】
次に、画素ＴＦＴのゲート電極４０３と、周辺回路部のＮＴＦＴのゲート電極４０１と、周辺回路部のＰＴＦＴのゲート電極４０２と、保持容量６０２の下部電極４０４と、の上に配線６０６ａ〜ｆを形成する（図１５（Ｂ））。
【０２９１】
配線６０６ａ〜ｆは、他の実施の形態に記載の第１の配線１０６及び第２の配線２０６と同じ材料、方法で形成することができる。
【０２９２】
図示してあるとおり、配線６０６ａは、保持容量６０２の上部電極であり、且つ画素ＴＦＴ６０１のソース領域またはドレイン領域のいずれか一方の上に形成されている（図１５（Ｂ））。
【０２９３】
次に、配線６０６ａ〜ｄをマスクとして、画素ＴＦＴと、周辺回路部のＮＴＦＴと、周辺回路部のＰＴＦＴと、のチャネル形成領域とソース領域とドレイン領域とが確定するためのエッチングを行う（図１５（Ｃ））。
【０２９４】
当該エッチングによって、チャネル形成領域となるノンドープ半導体層が若干エッチングされるため、このようにして形成したＴＦＴをチャネルエッチ型のＴＦＴ（薄膜トランジスタ）という。
【０２９５】
また、保持容量６０２は、保持容量６０２の下部電極４０４と、第２のゲート絶縁膜２０２と、第２のノンドープ半導体膜２０３と、第２のドープ半導体膜２０４と、配線６０６ａとが順次形成された構造となる（図１５（Ｃ））。
【０２９６】
なお、従来ＮＴＦＴまたはＰＴＦＴのいずれか一方のみから形成する半導体装置においては、逆スタガ構造のＴＦＴを用いる場合、従来は、ゲート電極と同時に保持容量の下部電極を形成し、ゲート絶縁膜と同時に保持容量の誘電体膜を形成し、配線と同時に保持容量の上部電極を形成するという方法が用いられていた。
【０２９７】
上記従来の方法では、ＴＦＴの島状半導体層を形成するためのエッチング時に保持容量の誘電体膜にエッチングダメージが与えられるため、保持容量毎の電気的特性にばらつきが生じてしまうという問題が生じていた。
【０２９８】
本実施の形態の方法を用いると、上記従来の方法の問題点を解消し、保持容量毎のばらつきを低減することができる。また、マスク数が増えることもない。また、ゲート絶縁膜とノンドープ半導体膜とドープ半導体膜とを連続成膜することによって、保持容量毎のばらつきを低減させる効果を高めることができるので好ましい。
【０２９９】
次に、画素ＴＦＴ６０１、保持容量６０２、周辺回路部のＮＴＦＴ６３１、周辺回路部のＰＴＦＴ６３２、ゲートバスライン６２１を覆って、層間絶縁膜６０７を形成する（図１６（Ａ））。
【０３００】
次に、画素ＴＦＴ６０１、周辺回路部のＮＴＦＴ６３１、周辺回路部のＰＴＦＴ６３２、のソース領域及びドレイン領域に達するコンタクトホールを形成した後、ソースバスライン６１１ａ、及び周辺回路の配線６１１ｂ〜ｄを形成する（図１６（Ｂ））。
【０３０１】
ソースバスライン６１１ａ及び周辺回路の配線６１１ｂ〜ｄは、他の実施の形態に記載の第１の配線１０６及び第２の配線２０６と同じ材料、方法で形成することができる。
【０３０２】
その後、画素電極６０８を形成する（図１６（Ｃ））。
【０３０３】
画素電極６０８は、他の実施の形態に記載の画素電極と同じ材料、方法で形成することができる。
【０３０４】
なお、画素電極６０８を形成した後、ゲートバスライン６２１を形成しても良い。
【０３０５】
図１６（Ｃ）は断面図であるため、画素ＴＦＴ６０１と画素電極６０８が重なっているように図示しているが、画素電極６０８は画素ＴＦＴ６０１及び保持容量６０２と重ならない位置に延在している。
【０３０６】
なお、反射型の液晶表示装置とする場合及びトップエミッション型のＥＬ表示装置とする場合は、画素電極６０８は画素ＴＦＴ６０１及び保持容量６０２と重なる位置のみに配置しても良い。
【０３０７】
次に、表示素子を形成する。
【０３０８】
例えば、液晶表示装置であれば、対向電極、カラーフィルタ等が形成された対向基板を用意する。その後、対向基板とＴＦＴが形成された基板とに配向膜を形成する。その後、ＴＦＴが形成された基板と対向基板とをシール材を用いて貼り合わせた後、ＴＦＴが形成された基板と対向基板との間に液晶を注入する。この場合、画素電極と液晶と対向電極が重なる部分が表示素子である。
【０３０９】
例えば、ＥＬ表示装置であれば、画素電極の上に発光層を含む層を形成し、発光層を含む層の上に電極を形成する。その後、対向基板を用意する。そして、対向基板とＴＦＴが形成された基板とをシール材を用いて貼り合わせる。この場合、画素電極と発光層を含む層と電極が重なる部分が表示素子である。
【０３１０】
（実施の形態８）
実施の形態７においては、保持容量６０２の下部電極４０４の上にマスク３０１を形成せず、保持容量６０２の下部電極４０４の上にマスク３０２を形成することでマスク数を削減した。
【０３１１】
この変形例として、実施の形態７において、保持容量６０２の下部電極４０４の上にマスク３０１を形成し、保持容量６０２の下部電極４０４の上にマスク３０２を形成しないことによってもマスク数を削減することができる。
【０３１２】
この場合、保持容量６０２は、保持容量６０２の下部電極４０４と、第１のゲート絶縁膜１０２と、第１のノンドープ半導体膜１０３と、第１のドープ半導体膜１０４と、配線６０６ａとが順次形成された構造となる。
【０３１３】
（実施の形態９）
実施の形態７、８に記載の方法を用いると、画素ＴＦＴ６０１、保持容量６０２、周辺回路部のＮＴＦＴ６３１、周辺回路部のＰＴＦＴ６３２、のそれぞれのゲート絶縁膜の厚さを意図的に異ならせることが可能である。異ならせる態様は、２種類のゲート絶縁膜の膜厚が同じ場合と、２種類のゲート絶縁膜の膜厚が違う場合と、の２パターンがある。
【０３１４】
ここで、画素ＴＦＴのゲート絶縁膜はより厚い方が好ましく、保持容量６０２のゲート絶縁膜はより薄い方が好ましい。
【０３１５】
ゲート絶縁膜は薄い方が画素ＴＦＴをオンにしたときの電流値が上昇する等のメリットを有する（オン特性が良い）が、ゲート絶縁膜が薄い場合、ゲート絶縁膜の耐圧低下、ゲート絶縁膜のピンホールの増加等によるリークが起こる可能性が高くなるというデメリットもある。
【０３１６】
リークが起こると画素ＴＦＴをオフにしたときにも電流が流れてしまい、画素ＴＦＴとしての機能を果たさなくなる。
【０３１７】
したがって、画素ＴＦＴとしては、ゲート絶縁膜を厚くした方がリークが起こる可能性を低くすることができる（オフ特性が良い）。
【０３１８】
また、画素ＴＦＴとしては、オフ特性が良い方が好ましいので、後者の方が好ましい。
【０３１９】
一方、保持容量６０２のゲート絶縁膜は誘電体であるため、薄い方が保持できる電荷量を増やすことができるため好ましい。
【０３２０】
したがって、保持容量のゲート絶縁膜の膜厚と比較して、画素ＴＦＴのゲート絶縁膜の膜厚が厚い構成とすることが好ましい。
【０３２１】
ここで、膜厚を厚くすると、オン特性が低下するという問題点が生じる。
【０３２２】
そこで、膜厚が厚い方のＴＦＴをＮＴＦＴとすることが好ましい。ＮＴＦＴとＰＴＦＴとを比較した場合、両者のキャリアの有効質量の違いから、電子をキャリアとしてもつＮＴＦＴの方が移動度が高くなる。移動度が高くなるとオン特性が上昇するため、上記問題点を解消できるからである。
【０３２３】
また、ＰＴＦＴはＮＴＦＴと比較してオン特性が低いため、ゲート絶縁膜が薄い方が好ましい。よって、ＰＴＦＴのゲート絶縁膜の膜厚がＮＴＦＴのゲート絶縁膜の膜厚と比較して薄くすることが好ましい。これにより、回路に用いられるＴＦＴ毎のオン特性のばらつきを低減することができる。当該ＴＦＴは、周辺回路、ＣＰＵ、ＲＦＩＤ等の回路全般に適用可能である。
【０３２４】
したがって、画素ＴＦＴをＮＴＦＴとし、ＮＴＦＴのゲート絶縁膜と比較して、保持容量のゲート絶縁膜の膜厚を薄くすることが非常に好ましいことである。なお、この構成とした場合、実施の形態７、８に記載の方法を用いると、保持容量のゲート絶縁膜の膜厚とＰＴＦＴのゲート絶縁膜の膜厚が等しくなる。
【０３２５】
ＮＴＦＴのゲート絶縁膜の膜厚と比較して、保持容量のゲート絶縁膜の膜厚及びＰＴＦＴのゲート絶縁膜の膜厚を厚くし、且つ画素ＴＦＴをＮＴＦＴとすることが非常に好ましい。
【０３２６】
（実施の形態１０）
本発明の半導体装置の例を説明する。
【０３２７】
本発明に係る半導体装置として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニタ、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１７、１８を参照して説明する。
【０３２８】
図１７（Ａ）に示すテレビジョン装置は、本体２００１、表示部２００２等を含んでいる。
【０３２９】
本体２００１に組み込まれた制御機器及び表示部２００２は、本発明を適用することができる。
【０３３０】
したがって、信頼性が高く、また低消費電力のテレビジョン装置を提供することができる。またテレビジョン装置が大型化するほど、また高精細化するほどＴＦＴの数が増加するため、ＴＦＴ毎のばらつきの問題は顕在化する。したがって、本発明は大型テレビジョン装置、高精細テレビジョン装置等に適している。特に、解像度がＶＧＡ（ｖｉｄｅｏ  ｇｒａｐｈｉｃｓ  ａｒｒａｙ、横６４０×縦４８０ドット）以上の場合に適している（ＶＧＡ又はＶＧＡよりも解像度が高い場合に適している）。
【０３３１】
図１７（Ｂ）に示すパーソナルコンピュータ用ディスプレイは、本体２０１１、表示部２０１２、キーボード２０１３等を含んでいる。
【０３３２】
本体２０１１に組み込まれた制御機器及び表示部２０１２は、本発明を適用することができる。
【０３３３】
したがって、信頼性が高く、また低消費電力のパーソナルコンピュータ用ディスプレイを提供することができる。またパーソナルコンピュータ用ディスプレイが大型化するほど、また高精細化するほどＴＦＴの数が増加するため、ＴＦＴ毎のばらつきの問題は顕在化する。したがって、本発明は大型パーソナルコンピュータ用ディスプレイ、高精細パーソナルコンピュータ用ディスプレイ等に適している。特に、解像度がＶＧＡ（ｖｉｄｅｏ  ｇｒａｐｈｉｃｓ  ａｒｒａｙ、横６４０×縦４８０ドット）以上の場合に適している（ＶＧＡ又はＶＧＡよりも解像度が高い場合に適している）。
【０３３４】
図１８（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。
【０３３５】
本体９２０１に組み込まれた制御機器及び表示部９２０２は、本発明を適用することができる。
【０３３６】
したがって、信頼性が高く、また低消費電力の携帯情報端末機器を提供することができる。
【０３３７】
図１８（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１は本発明を適用することによって、ＴＦＴのばらつきを軽減できるため信頼性が高く、また低消費電力のデジタルビデオカメラを提供することができる。
【０３３８】
図１８（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。
【０３３９】
本体９１０１に組み込まれた制御機器及び表示部９１０２は、本発明を適用することができる。
【０３４０】
したがって、信頼性が高く、また低消費電力の携帯電話機を提供することができる。
【０３４１】
図１８（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。
【０３４２】
本体９３０１に組み込まれた制御機器及び表示部９３０２は、本発明を適用することができる。
【０３４３】
したがって、信頼性が高く、また低消費電力の携帯型のテレビジョン装置を提供することができる。
【０３４４】
またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明を適用することができる。
【０３４５】
図１８（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。
【０３４６】
本体９４０１の制御機器及び表示部９４０２は、本発明を適用することができる。
【０３４７】
したがって、信頼性が高く、また低消費電力の携帯型のコンピュータを提供することができる。
【０３４８】
また、可撓性の基板を用いることにより、曲面形状の画面を有するディスプレイ（表示装置）を提供することができる。
【０３４９】
このように、本発明により、信頼性が高く低消費電力の半導体装置を提供することができる。
【図面の簡単な説明】
【０３５０】
【図１】半導体装置の作製方法の断面図（実施の形態１）
【図２】半導体装置の作製方法の断面図（実施の形態１）
【図３】半導体装置の作製方法の断面図（実施の形態１）
【図４】半導体装置の作製方法の断面図（実施の形態１）
【図５】半導体装置の作製方法の断面図（実施の形態１）
【図６】半導体装置の作製方法の断面図（実施の形態４）
【図７】半導体装置の作製方法の断面図（実施の形態４）
【図８】半導体装置の作製方法の断面図（実施の形態４）
【図９】半導体装置の作製方法の断面図（実施の形態４）
【図１０】半導体装置の作製方法の断面図（実施の形態４）
【図１１】不純物濃度プロファイル比較（実施の形態５）
【図１２】各素子の接続関係を表す回路図（実施の形態６）
【図１３】半導体装置の作製方法の断面図（実施の形態７）
【図１４】半導体装置の作製方法の断面図（実施の形態７）
【図１５】半導体装置の作製方法の断面図（実施の形態７）
【図１６】半導体装置の作製方法の断面図（実施の形態７）
【図１７】半導体装置の例示（実施の形態１０）
【図１８】半導体装置の例示（実施の形態１０）
【符号の説明】
【０３５１】
１０１  第１のゲート電極
１０２  第１のゲート絶縁膜
１０３  第１のノンドープ半導体膜
１０４  第１のドープ半導体膜
１０５  第１の島状半導体層
１０５ａ  第１のソース領域又は第１のドレイン領域のいずれか一方
１０５ｂ  第１のソース領域又は第１のドレイン領域のいずれか他方
１０５ｃ  チャネル形成領域
２０５ａ  第２のソース領域又は第２のドレイン領域のいずれか一方
２０５ｂ  第２のソース領域又は第２のドレイン領域のいずれか他方
２０５ｃ  チャネル形成領域
１０６  第１の配線
２０１  第２のゲート電極
２０２  第２のゲート絶縁膜
２０３  第２のノンドープ半導体膜
２０４  第２のドープ半導体膜
２０５  第２の島状半導体層
２０６  第２の配線
４０１  周辺回路のＮＴＦＴのゲート電極
４０２  周辺回路のＰＴＦＴのゲート電極
４０３  画素ＴＦＴのゲート電極
４０４  保持容量６０２の下部電極
５００  線
５０１  ノンドープ半導体膜
５０２  ドープ半導体膜
５１０  グラフ
５１１  半導体膜
５２０  グラフ
５２１  半導体膜
６００  画素部
６００  画素部
６０１  画素ＴＦＴ
６０２  保持容量
６０３  表示素子
６０６ａ  配線
６０６ｂ  配線
６０６ｃ  配線
６０６ｄ  配線
６０６ｅ  配線
６０６ｆ  配線
６０７  層間絶縁膜
６０８  画素電極
６１０  信号供給回路
６１１  ソースバスライン
６１１ａ  ソースバスライン
６１１ｂ  周辺回路の配線
６１１ｃ  周辺回路の配線
６１１ｄ  周辺回路の配線
６２０  走査回路
６２１  ゲートバスライン
６３１  周辺回路部のＮＴＦＴ
６３２  周辺回路部のＰＴＦＴ
１０００  基板
２００１  本体
２００２  表示部
２０１１  本体
２０１２  表示部
２０１３  キーボード
８００１  第１のエッチング
８００２  第２のエッチング
８００３  第３のエッチング
８００４  第４のエッチング
８００５  第５のエッチング
８００６  第６のエッチング
９１０１  本体
９１０２  表示部
９２０１  本体
９２０２  表示部
９３０１  本体
９３０２  表示部
９４０１  本体
９４０２  表示部
９７０１  表示部
９７０２  表示部
【図１】
2008211195.tif 000003
【図２】
2008211195.tif 000004
【図３】
2008211195.tif 000005
【図４】
2008211195.tif 000006
【図５】
2008211195.tif 000007
【図６】
2008211195.tif 000008
【図７】
2008211195.tif 000009
【図８】
2008211195.tif 000010
【図９】
2008211195.tif 000011
【図１０】
2008211195.tif 000012
【図１１】
2008211195.tif 000013
【図１２】
2008211195.tif 000014
【図１３】
2008211195.tif 000015
【図１４】
2008211195.tif 000016
【図１５】
2008211195.tif 000017
【図１６】
2008211195.tif 000018
【図１７】
2008211195.tif 000019
【図１８】
2008211195.tif 000020