(57)【要約】【課題】本発明は、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現することを最も主要な特徴とする。【解決手段】シリコン半導体基板１１の表面領域に拡散領域１５Ｂを形成する工程と、全面に層間絶縁膜１６、３９を堆積する第１の工程とこの工程で堆積された層間絶縁膜中に配線３８、４１を形成する第２の工程とを少なくとも２回繰り返して多層配線を形成する工程と、層間絶縁膜に開口部４２を形成して拡散領域１５Ｂの表面を露出させる工程と、開口部内に下部電極２３、強誘電体膜２４及び上部電極２５を順次堆積して強誘電体キャパシタを形成する工程とを具備する。【選択図】    図７
2008047931.tif 000002
【特許請求の範囲】
【請求項１】
シリコン半導体基板の表面領域に拡散領域を形成する工程と、
全面に層間絶縁膜を堆積する第１の工程とこの工程で堆積された層間絶縁膜中に配線を形成する第２の工程とを少なくとも２回繰り返して多層配線を形成する工程と、
前記層間絶縁膜に開口部を形成して前記拡散領域の表面を露出させる工程と、
前記開口部内に第１の電極、強誘電体膜及び第２の電極を順次堆積して強誘電体キャパシタを形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体は、印加電界と電気分極量との関係がヒステリシス特性を有し、強誘電体の両端間の印加電圧を零に戻しても分極が残る。即ち、強誘電体は、電界が印加された時に一旦発生した電気分極は電界が印加されなくなっても残留し、上記電界とは反対方向の向きに、ある程度以上の強さの電界が印加された時に分極の向きが反転する特性を有している。
【０００３】
このような強誘電体の不揮発性特性に着目して、強誘電体の分極の方向として情報を蓄積する強誘電体キャパシタ（Ferro electric Capacitor）を用いた不揮発性半導体メモリ（ＦＲＡＭ）が注目されている。
【０００４】
また、１つのトランジスタに１つの強誘電体キャパシタを並列接続したメモリセルを複数個直列接続することによって、メモリセル１個あたりのセル面積を削減したＣＦＲＡＭ（Chain ＦＲＡＭ）が例えば非特許文献１、２などによって知られている。
【０００５】
ところで、従来のＦＲＡＭのメモリセルは、例えば図１４に示すような断面構造を有している。半導体基板８１の表面領域にはトランジスタのソース、ドレインとなる一対の拡散領域８２、８２が形成されており、この両拡散領域相互間の基板上にはゲート絶縁膜を介してゲート電極８３が形成されている。さらに全面に層間絶縁膜８４が堆積され、この層間絶縁膜８４に対して上記一対の拡散領域８２、８２のいずれか一方の表面が露出するようにコンタクトホール８５が形成されている。そして、上記コンタクトホール８５内には金属や多結晶シリコンなどの導電体材料からなるプラグ８６が埋め込まれている。また、このプラグ８６上には、下部電極８７、強誘電体膜８８及び上部電極８９からなる強誘電体キャパシタが形成されている。
【０００６】
上記のようなメモリセル構造はＣＯＰ（capacitor on plug）構造と称され、コンタクトホール８５に埋め込まれるプラグ８６としては一般にＷ（tungsten）プラグが採用される。
【０００７】
しかし、Ｗプラグを用いたＣＯＰ構造の場合、最適なバリアメタルが存在していない。このバリアメタルは、強誘電体キャパシタの下部電極８７とＷプラグ８６との間に設けられ、Ｗプラグ８６の酸化を抑制する目的で設けられる。
【０００８】
このため、強誘電体キャパシタ直下のプラグ材料としては、比較的酸化などの問題の少ない多結晶シリコンプラグを用いる例がある。
【０００９】
ところで、ＳＲＡＭやフラッシュメモリなどが同一基板に形成される混載ＦＲＡＭにおいて、周辺デバイスではＷプラグ等低抵抗なプラグ材料を用いることが好ましいので、周辺デバイスではＷプラグ、ＦＲＡＭでは多結晶シリコンプラグと、プラグ材料を異ならせる必要がある。しかし、このようにすると製造工程が複雑化してしまう。
【００１０】
また、従来のＦＲＡＭでは、拡散領域に接続されたプラグ上に強誘電体キャパシタが平面的に配置形成されているので、大きなキャパシタ容量を得るためには強誘電体キャパシタ面積を広げる必要があり、これによってセル面積が増加するという問題がある。
【非特許文献１】”High-Density Chain Ferro electric  Random Access Memory (CFRAM)”, VLSI Circuit Symposium 1997 p83-84
【非特許文献２】”A Sub-40ns Random-Access Chain FRAM Architecture with 7ns Cell-Plate-Line Drive”, ISSCC Tech. Digest Papers, pp.102-103, Feb 1999
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、シリコン半導体基板の表面領域に拡散領域を形成する工程と、全面に層間絶縁膜を堆積する第１の工程とこの工程で堆積された層間絶縁膜中に配線を形成する第２の工程とを少なくとも２回繰り返して多層配線を形成する工程と、前記層間絶縁膜に開口部を形成して前記拡散領域の表面を露出させる工程と、前記開口部内に第１の電極、強誘電体膜及び第２の電極を順次堆積して強誘電体キャパシタを形成する工程とを具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ＣＯＰ構造を採用することなしにセル面積の縮小と強誘電体キャパシタ面積の増加を実現できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１５】
まず、本発明の半導体装置の製造方法を、強誘電体キャパシタを有するＦＲＡＭセルの製造に実施した本発明の第１の実施の形態に係る方法を説明する。
【００１６】
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｃ）は、この第１の実施の形態の方法によって製造されるＦＲＡＭセルの断面構造を工程順に示している。
【００１７】
図１（ａ）に示すように、シリコン半導体基板１１の表面領域に、素子分離を行うためのＳＴＩ（Shallow Trench Isolation）領域１２を形成し、基板１１上にはゲート絶縁膜１３を介してゲート電極１４を形成し、基板１１の表面領域にはトランジスタのソース、ドレインとなる拡散領域１５Ａ、１５Ｂを含む複数の拡散領域１５を互いに分離して形成する。
【００１８】
次に、図１（ｂ）に示すように、全面に層間絶縁膜１６を堆積した後、所定のパターンを有するマスクを用いたＰＥＰ（写真蝕刻プロセス）により、この層間絶縁膜１６に対して、前記複数の拡散領域１５のうちの１つの拡散領域１５Ａが露出するようなコンタクトホール１７を開口し、続いて全面にバリアメタル例えばＴｉＮ膜１８を堆積し、さらにＣＶＤ法よってＷを堆積した後、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化を行って、コンタクトホール１７内にＷプラグ１９を形成する。なお、上記コンタクトホール１７の開口径は例えば０．４μｍである。
【００１９】
次に、図１（ｃ）に示すように、層間絶縁膜１６上にシリコン窒化膜２０を堆積する。ただし、この後に形成される強誘電体キャパシタの強誘電体膜及び下部電極の構造及び種類によっては、このシリコン窒化膜２０の堆積を省略することができる。
【００２０】
次に、図１（ｄ）に示すように、所定のパターンを有するマスクを用いたＰＥＰにより、シリコン窒化膜２０及び層間絶縁膜１６を順次除去して、前記複数の拡散領域１５のうち上記とは異なる拡散領域１５Ｂが露出するようなホール２１を開口する。ここで、このホール２１の開口径は例えば０．６μｍである。従って、ホール２１の開口径は、前記コンタクトホール１７の開口径以上にされている。
【００２１】
次に、図２（ａ）に示すように、上記ホール２１の内部を含む全面に、ＣＶＤ法等により、バリアメタル２２、下部電極２３、強誘電体膜24及び上部電極２５を順次堆積する。上記バリアメタル２２としては例えばＴｉxＡｌyＮzが用いられるが、その他に例えばＴｉxＮy，Ｔｉ／ＴｉxＡｌyＮz，Ｔｉ／ＴｉxＮy，ＷxＮyを代表とするＴｉ系の膜もしくは積層膜で構成することもできる。また、このバリアメタル２２の膜厚は例えば０．０５μｍである。下部電極２３としては例えば１層のＩｒＯx膜が用いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属を含む１層の膜あるいは異なる金属を含む複数層の膜で構成することができる。また、この下部電極２３の膜厚は例えば０．０５μｍである。上記強誘電体膜２４としては例えばＳＢＴが用いられるが、その他にＰＺＴ，ＢＴや層状ペロブスカイト構造のＳＴＢ，ＢＴＯで構成することもできる。また、この強誘電体膜２４の膜厚は例えば０．１５μｍである。さらに、上部電極２５として、下部電極２３と同様に例えば１層のＩｒＯx膜が用いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属を含む１層の膜あるいは異なる金属を含む複数層の膜で構成することができる。また、この上部電極２５の膜厚は例えば０．０５μｍである。
【００２２】
従って、バリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５を上記のような各膜厚で堆積することにより、図示するように、バリアメタル２２、下部電極２３、強誘電体膜２４それぞれの断面形状は凹形状となり、上部電極２５の断面形状は凹形状の強誘電体膜２４の凹部を埋めるような断面形状となる。これによりホール２１内がほぼ完全に埋め込まれる。また、必要に応じて上部電極２５上にバリアメタルを形成してもよい。
【００２３】
次に、図２（ｂ）に示すように、ＣＭＰによる研磨またはＲＩＥによるエッチングバック法を用いて、シリコン窒化膜２０が露出するまで全面を研磨することにより、バリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５をホール２１内にのみ残す。これにより、ホール２１内に下部電極２３、強誘電体膜２４及び上部電極２５からなる強誘電体キャパシタが形成される。そして、強誘電体キャパシタの下部電極２３は、バリアメタル２２を介してトランジスタのソースまたはドレインである拡散領域１５Ｂと電気的に接続されている。
【００２４】
次に、図２（ｃ）に示すように、全面に層間絶縁膜２６を堆積し、続いて、所定のパターンを有するマスクを用いたドライエッチング法により配線溝２７、２８を形成し、続いて強誘電体キャパシタ上に形成された上記配線溝２７内に上部電極２５に通じるコンタクトホール２９を形成し、この後、６００℃の酸素アニールを行ってキャパシタの特性改善を行い、さらに上記配線溝２８内にＷプラグ１９に通じるコンタクトホール３０を形成し、その後、バリアメタルとして例えばＴｉＮ膜（図示せず）をスパッタリング法で配線溝２７、２８内及びコンタクトホール２９、３０内に堆積し、さらにＡｌのスパッタリング、リフロー法及びＣＭＰにより、コンタクトホール２９、３０内にＡｌプラグ３１、３２を、配線溝２７、２８内にＡｌ配線３３、３４をそれぞれ形成する。なお、場合によっては、上記Ａｌプラグ３１、３２の代わりにＷプラグを使用することもある。なお、図２（ｃ）では、Ａｌプラグ３１が上部電極２５にのみ接続されている状態を示しているが、コンタクトホール２９の寸法が大きい場合には、図３に示すようにＡｌプラグ３１を強誘電体膜２４上に延在するように形成してもよい。なお、図３ではコンタクトホール２９、３０の開口径が異なる場合を示しているが、これは同じ開口径であってもよい。
【００２５】
このようにして製造されたＦＲＡＭセルでは、スイッチング用のトランジスタのソース、またはドレインとなる拡散領域１５Ｂに対して強誘電体キャパシタの下部電極２３を接続する場合に、従来のようなプラグを用いる必要がなく、下部電極２３はバリアメタル２２を介して拡散領域１５Ｂに電気的に接続される。
【００２６】
ここで、Ｗや多結晶シリコンよりも酸化が生じにくいシリコンからなる拡散領域１５Ｂの表面がバリアメタル２２を介して強誘電体キャパシタの下部電極２３に接しているので、強誘電体膜２４の形成時に拡散領域１５Ｂ表面の酸化が抑制できる。
【００２７】
この結果、従来のように、周辺デバイスではＷプラグ、ＦＲＡＭでは多結晶シリコンプラグというようにプラグ材料を異ならせる必要がなくなり、これによって製造工程の簡略化を図ることができる。
【００２８】
しかも、強誘電体キャパシタをホール２１内に形成し、下部電極２３及び強誘電体膜２４それぞれの断面形状を凹形状にしたことにより、強誘電体キャパシタはホール２１の側壁及び底面に沿って３次元的に延長される。このため、より小さな面積で大きなキャパシタ面積を確保することができ、セル面積の縮小と強誘電体キャパシタ面積の増加を実現することができる。
【００２９】
なお、上記実施の形態では、強誘電体キャパシタを形成する前に、層間絶縁膜１６にコンタクトホール１７を開口し、このコンタクトホール１７内にＷプラグ１９を形成する場合について説明した。しかし、Ｗプラグ１９を形成しない場合には強誘電体キャパシタを形成した後、コンタクトホール３０を形成する際に、このコンタクトホール３０を層間絶縁膜１６及び２６を通過するように形成した後、このコンタクトホール３０を埋めるようにＡｌプラグ３２を形成するようにしてもよい。
【００３０】
次に、本発明の第２の実施の形態の方法について、図４（ａ）〜（ｃ）の断面図を参照して説明する。
【００３１】
この第２の実施の形態に係る方法において、前記図１（ａ）から（ｄ）までの工程は先の第１の実施の形態の場合と同じなのでその説明は省略する。次に、ホール２１内にバリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５を堆積するが、その際に、図４（ａ）に示すようにホール２１を完全に埋めず、ホール２１内で上部電極２５の断面形状が他のバリアメタル２２、下部電極２３及び強誘電体膜２４それぞれと同様に凹形状となるように堆積する。このような埋め込み形状を得るためには、例えばホール２１の開口幅を第１の実施の形態の場合よりも広くするか、あるいはバリアメタル２２、下部電極２３及び強誘電体膜２４からなる積層膜全体の膜厚を第１の実施の形態の場合よりも薄くすることにより達成される。
【００３２】
この後は、図４（ｂ）に示すように、ＣＭＰにより、シリコン窒化膜２０が露出するまで全面を研磨することにより、バリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５をホール２１内にのみ残す。これにより、ホール２１内に下部電極２３、強誘電体膜２４及び上部電極２５からなる強誘電体キャパシタが形成される。強誘電体キャパシタの下部電極２３は、バリアメタル２２を介してトランジスタのソースまたはドレインである拡散領域１５Ｂと電気的に接続されている。
【００３３】
次に、図４（ｃ）に示すように、全面に層間絶縁膜２６を堆積し、続いて、所定のパターンを有するマスクを用いたドライエッチング法により配線溝２７、２８を形成し、続いて強誘電体キャパシタ上に形成された上記配線溝２７内に上部電極２５に通じるコンタクトホール２９を形成し、この後、６００℃の酸素アニールを行ってキャパシタの特性改善を行い、さらに上記配線溝２８内にＷプラグ１９に通じるコンタクトホール３０を形成し、その後、バリアメタルとして例えばＴｉＮ膜（図示せず）をスパッタリング法で配線溝２７、２８内及びコンタクトホール２９、３０内に堆積し、さらにＡｌのスパッタリング、リフロー法及びＣＭＰにより、コンタクトホール２９、３０内にＡｌプラグ３１、３２を、配線溝２７、２８内にＡｌ配線３３、３４をそれぞれ形成する。なお、場合によっては、上記Ａｌプラグ３１、３２の代わりにＷプラグを使用することもある。
【００３４】
この実施の形態の場合にも、第１の実施の形態と同様、従来のように、周辺デバイスではＷプラグ、ＦＲＡＭでは多結晶シリコンプラグというようにプラグ材料を異ならせる必要がなくなり、これによって製造工程の簡略化を図ることができると共に、強誘電体キャパシタはホール２１の側壁及び底面に沿って３次元的に延長されるため、より小さな面積で大きなキャパシタ面積を確保することができ、セル面積の縮小と強誘電体キャパシタ面積の増加を実現することができる。
【００３５】
次に、本発明の第３の実施の形態の方法について、図５の断面図を参照して説明する。
【００３６】
この第３の実施の形態による方法では、前記図１（ａ）から図１（ｄ）の工程と、前記図４（ａ）の工程までは先の第１、第２の実施の形態と同じなので、その説明は省略する。
【００３７】
先の第２の実施の形態では、図４（ａ）に示す工程の次に、ＣＭＰにより、シリコン窒化膜２０が露出するまで全面を研磨していた。しかし、この第３の実施の形態の方法では、図５に示すように、所定のパターンを有するマスクを用いたＰＥＰによりバリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５をドライエッチング法によりパターニングし、これら４層の膜からなる積層構造がホール２１周辺の層間絶縁膜２６上まで延在するように、具体的には、図示するように強誘電体キャパシタが接続されている拡散領域１５Ｂを有するトランジスタのゲート電極上まで延在するように積層構造を残している。
【００３８】
この後は、全面に層間絶縁膜２６を堆積し、続いて、所定のパターンを有するマスクを用いたドライエッチング法により配線溝２７、２８を形成し、続いて強誘電体キャパシタ上に形成された上記配線溝２７内に上部電極２５に通じるコンタクトホール３５を形成し、この後、６００℃の酸素アニールを行ってキャパシタの特性改善を行い、さらに上記配線溝２８内にＷプラグ１９に通じるコンタクトホール３０を形成し、その後、バリアメタルとして例えばＴｉＮ膜（図示せず）をスパッタリング法で配線溝２７、２８内及びコンタクトホール３５、３０内に堆積し、さらにＡｌのスパッタリング、リフロー法及びＣＭＰにより、コンタクトホール３５、３０内にＡｌプラグ３６、３２を、配線溝２７、２８内にＡｌ配線３３、３４をそれぞれ形成する。なお、場合によっては、上記Ａｌプラグ３６、３２の代わりにＷプラグを使用することもある。
【００３９】
この第３の実施の形態の場合にも、先の第１及び第２の実施の形態の場合と同様の効果が得られる他に、強誘電体キャパシタがホール２１周辺の層間絶縁膜２６上まで延在するように形成されるので、キャパシタ面積をさらに広くすることができると共に、上部電極２５に対してコンタクトホール３３を開口する際の形成マージンを高めることができるという効果も得られる。
【００４０】
図６は、上記第３の実施の形態の方法の変形例による一部の工程の断面図である。図５の場合には、コンタクトホール３５を、層間絶縁膜２６上に位置する上部電極２５の一部が露出するように開口し、Ａｌプラグ３６を形成していた。これに対し、この変形例による方法では、断面形状が凹形状を有する上部電極２５の凹部の位置にコンタクトホール３５を開口し、このコンタクトホール３５を埋めるようにＡｌプラグ３６を形成している。
【００４１】
図７は、本発明の第４の実施の形態による方法の最終工程付近におけるＦＲＡＭセルの断面構造を示している。
【００４２】
上記第１ないし第３の各実施の形態及び変形例の方法では、層間絶縁膜１６にコンタクトホール１７を開口し、このコンタクトホール１７を埋めるようにＷプラグ１９を形成し、このＷプラグ１９に接続されるＡｌプラグ３２及びＡｌ配線３４を形成する場合について説明したが、この第４の実施の形態では、層間絶縁膜を複数層形成し、各層間絶縁膜内にそれぞれ配線層を形成して配線を多層化するようにしたものである。
【００４３】
すなわち、先の１層目の層間絶縁膜１６にＷプラグ３７及びこのＷプラグ３７に接続された例えばＡｌ配線３８を形成した後、その上に新たに層間絶縁膜３９を堆積する。続いて、この層間絶縁膜３９に、上記Ａｌ配線３８に接続されたＷプラグ４０及びこのＷプラグ４０に接続された例えばＡｌ配線４１を形成する。
【００４４】
上記Ｗプラグ４９とＡｌ配線４１を形成した後は層間絶縁膜３９上にシリコン窒化膜２０を堆積する。そして、この後に、所定のパターンを有するマスクを用いたＰＥＰにより、シリコン窒化膜２０、層間絶縁膜３９及び層間絶縁膜１６に対してホール４２を開口し、前記拡散領域１５Ｂを露出させる。続いて、全面にバリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５を堆積する。この場合、前記図４（ａ）と同様に、ホール４２を完全に埋めず、ホール４２内で上部電極２５の断面形状が他のバリアメタル２２、下部電極２３及び強誘電体膜２４それぞれと同様に凹形状となるように堆積する。
【００４５】
このような埋め込み形状を得るためには、例えばホール４２の開口幅を広くするか、あるいはバリアメタル２２、下部電極２３及び強誘電体膜２４からなる積層膜全体の膜厚を薄くすることにより達成される。
【００４６】
続いて、所定のパターンを有するマスクを用いたＰＥＰにより、バリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５からなる積層膜をドライエッチング法によりパターニングする。このパターニングの際に、本例ではバリアメタル２２、下部電極２３及び強誘電体膜２４からなる積層膜がホール４２周辺の層間絶縁膜３９上まで延在するように、具体的には、図示するように強誘電体キャパシタが接続される拡散領域１５Ｂを有するトランジスタのゲート電極上まで延在するように積層構造を残す。
【００４７】
この後は、全面に層間絶縁膜２６を堆積し、続いて、所定のパターンを有するマスクを用いたドライエッチング法により配線溝２７、２８を形成し、続いて強誘電体キャパシタ上に形成された上記配線溝２７内に上部電極２５に通じるコンタクトホール３５を形成し、この後、６００℃の酸素アニールを行ってキャパシタの特性改善を行い、さらに上記配線溝２８内にＡｌ配線４１に通じるコンタクトホール３０を形成し、その後、バリアメタルとして例えばＴｉＮ膜（図示せず）をスパッタリング法で配線溝２７、２８内及びコンタクトホール３５、３０内に堆積し、さらにＡｌのスパッタリング、リフロー法及びＣＭＰにより、コンタクトホール３５、３０内にＡｌプラグ３６、３２を、配線溝２７、２８内にＡｌ配線３３、３４をそれぞれ形成する。なお、場合によっては、上記Ａｌプラグ３６、３２の代わりにＷプラグを使用することもある。
【００４８】
このように本実施の形態では、層間絶縁膜内に多層配線を形成する場合に、多層配線を形成した後に、強誘電体キャパシタを構成するバリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５の堆積及びパターニングを行って強誘電体キャパシタを形成するようにしている。このため、多層配線を形成する際のプロセスダメージが強誘電体キャパシタに加わらないようにできるという効果がさらに得られる。
【００４９】
図８は、上記第４の実施の形態の方法の変形例による最終工程付近のＦＲＡＭセルの断面構造を示している。図７の場合には、強誘電体キャパシタが接続される拡散領域１５Ｂを有するトランジスタのゲート電極上まで延在するように、バリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５からなる積層膜を残していた。これに対し、この変形例の場合には、ＣＭＰによって積層膜をホール４２内部にのみ残すようにしている。
【００５０】
さらに図７の場合には、コンタクトホール３５を層間絶縁膜２６上に位置する上部電極２５の一部が露出するように開口し、Ａｌプラグ３６を形成していた。これに対し、この変形例による方法では、断面形状が凹形状を有する上部電極２５の凹部の位置にコンタクトホール３５を開口し、このコンタクトホール３５を埋めるようにＡｌプラグ３６を形成している。
【００５１】
図９は、本発明の第５の実施の形態の方法における断面図を示している。
【００５２】
この第５の実施の形態の方法は、先の第４の実施の形態の方法と同様に、層間絶縁膜内に多層配線を形成するようにしたものであるが、第４の実施の形態とは以下の点で異なっている。すなわち、層間絶縁膜３９及び層間絶縁膜１６に対してホール４２を開口した後にバリアメタル２２、下部電極２３、強誘電体膜２４及び上部電極２５を堆積する際に、前記第１の実施の形態による方法の場合と同様に、ホール４２を完全に埋めるようにしている。
【００５３】
この後は、図４（ｃ）の工程の場合と同様に、全面に層間絶縁膜２６を堆積し、続いて、所定のパターンを有するマスクを用いたドライエッチング法により配線溝２７、２８を形成し、続いて強誘電体キャパシタ上に形成された上記配線溝２７内に上部電極２５に通じるコンタクトホール３５を形成し、この後、６００℃の酸素アニールを行ってキャパシタの特性改善を行い、さらに上記配線溝２８内にＡｌ配線４１に通じるコンタクトホール３０を形成し、その後、バリアメタルとして例えばＴｉＮ膜（図示せず）をスパッタリング法で配線溝２７、２８内及びコンタクトホール３５、３０内に堆積し、さらにＡｌのスパッタリング、リフロー法及びＣＭＰにより、コンタクトホール３５、３０内にＡｌプラグ３６、３２を、配線溝２７、２８内にＡｌ配線３３、３４をそれぞれ形成する。なお、場合によっては、上記Ａｌプラグ３６、３２の代わりにＷプラグを使用することもある。
【００５４】
この第５の実施の形態の方法においても、多層配線を形成する際のプロセスダメージが強誘電体キャパシタに加わらないようにできるという効果がさらに得られる。
【００５５】
次に、本発明をＣＦＲＡＭに実施した場合の種々の実施の形態について説明する。
【００５６】
図１０（ａ）、（ｂ）は本発明をＣＦＲＡＭの製造方法に実施した、本発明の第６の実施の形態による方法の一部の工程を示す断面図である。
【００５７】
まず、図１０（ａ）に示すようにシリコン半導体基板５１上にゲート絶縁膜５２を介して複数のゲート電極５３を形成し、基板５１の表面領域にトランジスタのソース、ドレインとなる３つの拡散領域５４Ａ、５４Ｂ、５４Ｃを含む複数の拡散領域を互いに分離して形成する。ここで、３つの拡散領域のうち、拡散領域５４Ａと５４Ｂの平面積が広く、拡散領域５４Ｃの平面積が狭くなるように形成する。
【００５８】
ここで、図中の複数のトランジスタは、隣接するトランジスタで拡散領域を共有する状態で直列接続されている。
【００５９】
続いて、全面に層間絶縁膜５５及びシリコン窒化膜５６を堆積した後、所定のパターンを有するマスクを用いたＰＥＰにより層間絶縁膜５５及びシリコン窒化膜５６をエッチングして、拡散領域５４Ａが露出するような２つのホール５７Ａ、５７Ｂを開口し、かつ拡散領域５４Ｂが露出するような２つのホール５７Ｃ、５７Ｄを開口する。
【００６０】
次に、上記ホール５７Ａ、５７Ｂ、５７Ｃ、５７Ｄの内部を含む全面に、ＣＶＤ法等により、バリアメタル５８、下部電極５９、強誘電体膜６０及び上部電極６１を順次堆積する。バリアメタル５８としては例えばＴｉxＡｌyＮzが用いられるが、その他に例えばＴｉxＮy，Ｔｉ／ＴｉxＡｌyＮz，Ｔｉ／ＴｉxＮy，ＷxＮyを代表とするＴｉの膜もしくは積層膜で構成することもできる。下部電極５９としては例えば１層のＩｒＯx膜が用いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属を含む１層の膜あるいは異なる金属を含む複数層の膜で構成することができる。強誘電体膜６０としては例えばＳＢＴが用いられるが、その他にＰＺＴ，ＢＴや層状ペロブスカイト構造のＳＴＢ，ＢＴＯで構成することもできる。さらに、上部電極６１として、下部電極５８と同様に例えば１層のＩｒＯx膜が用いられるが、その他にＲｕ，Ｔｉ，Ａｌ，Ｐｔ，Ｓｒ，Ｒｅ，Ｍｇ，Ｌａ及びＣａのうち少なくともいずれか１つの金属を含む１層の膜あるいは異なる金属を含む複数層の膜で構成することができる。
【００６１】
また、これらバリアメタル５８、下部電極５９、強誘電体膜６０及び上部電極６１を堆積する際に、図１０（ｂ）に示すように、各コンタクトホール内においてこれら各層の断面形状がそれぞれ凹形状となるように堆積する。また、必要に応じて上部電極６１上にバリアメタルを形成してもよい。
【００６２】
続いて、ＣＭＰによる研磨またはＲＩＥによるエッチングバック法により、シリコン窒化膜５６が露出するまで全面を研磨することにより、バリアメタル５８、下部電極５９、強誘電体膜６０及び上部電極６１をホール５７Ａ、５７Ｂ、５７Ｃ、５７Ｄ内にのみ残す。これにより、拡散領域５４Ａ上に形成された２つのホール５７Ａ、５７Ｂ内及び拡散領域５４Ｂ上に形成された２つのホール５７Ｃ、５７Ｄ内には、下部電極５９、強誘電体膜６０及び上部電極６１からなる強誘電体キャパシタ６２Ａ、６２Ｂ、６２Ｃ、６２Ｄが形成される。
【００６３】
この後は、全面に層間絶縁膜６３を堆積し、先に説明したようにＰＥＰ、Ａｌのスパッタリング法、リフロー及びＣＭＰ等を用いて、強誘電体キャパシタ６２Ａの上部電極と電気的に接続されたＡｌプラグ６４Ａ、強誘電体キャパシタ６２Ｂの上部電極と電気的に接続されたＡｌプラグ６４Ｂ、拡散領域５４Ｃと電気的に接続されたＡｌプラグ６４Ｃ、強誘電体キャパシタ６２Ｃの上部電極と電気的に接続されたＡｌプラグ６４Ｄ、強誘電体キャパシタ６２Ｄの上部電極と電気的に接続されたＡｌプラグ６４Ｅ、プラグ６４Ａと接続されたＡｌ配線６５Ａ、プラグ６４Ｂと６４Ｃ及び６４Ｄ相互を接続するＡｌ配線６５Ｂ、プラグ６４Ｅと接続されたＡｌ配線６５Ｃを形成する。
【００６４】
ここで、拡散領域５４Ａ、５４Ｃをソース、ドレインとして有するトランジスタのソース、ドレイン間には、プラグ６４Ｂ及び６４Ｃと配線６５Ｂとを介して強誘電体キャパシタ６２Ｂが並列接続され、拡散領域５４Ｃ、５４Ｂをソース、ドレインとして有するトランジスタのソース、ドレイン間には、プラグ６４Ｃ及び６４Ｄと配線６５Ｂとを介して強誘電体キャパシタ６２Ｃが並列接続される。さらに一部のみ図示しているが、拡散領域５４Ａをソース、ドレインの一方として有するトランジスタのソース、ドレイン間には、プラグ６４Ａと配線６５Ａとを介して強誘電体キャパシタ６２Ａが並列接続され、拡散領域５４Ｂをソース、ドレインの一方として有するトランジスタのソース、ドレイン間には、プラグ６４Ｅと配線６５Ｃとを介して強誘電体キャパシタ６２Ｄが並列接続されている。
【００６５】
先に説明したように、ＣＦＲＡＭでは１つのトランジスタに１つの強誘電体キャパシタを並列接続したメモリセルが複数個直列接続されており、図１０（ｂ）に示すものは正にこのような構造になっている。
【００６６】
図１１及び図１２は、本発明の第７、第８の実施の形態によるＣＦＲＡＭのセル構造を示す断面図である。この両実施の形態のＣＦＲＡＭは、上記第６の実施の形態のＣＦＲＡＭに対し、前記第４の実施の形態の場合と同様に、層間絶縁膜内に多層配線を形成するようにしたものである。なお、図１１及び図１２において、６６は２層目の層間絶縁膜、６７及び６８はこの２層目の層間絶縁膜６６に形成されたＡｌプラグ及びＡｌ配線、６９は３層目の層間絶縁膜である。
【００６７】
また、図１１に示す第７の実施の形態によるＣＦＲＡＭは、バリアメタル５８、下部電極５９、強誘電体膜６０及び上部電極６１からなる各強誘電体キャパシタのバリアメタル５８、下部電極５９、強誘電体膜６０及び上部電極６１の断面形状がそれぞれ凹部形状を有しており、上部電極６１の凹部を埋めるように前記プラグ６４Ａ、６４Ｂ、６４Ｄ及び６４Ｅが形成されている例であり、図１２に示す第８の実施の形態によるＣＦＲＡＭは、バリアメタル５８、下部電極５９、強誘電体膜６０及び上部電極６１からなる各強誘電体キャパシタのバリアメタル５８、下部電極５９及び強誘電体膜６０の断面形状がそれぞれ凹部形状を有しており、上部電極６１は強誘電体膜６０の凹部を埋めるような断面形状で形成され、かつ前記Ａｌプラグ６４Ａ、６４Ｂ、６４Ｄ及び６４Ｅが各上部電極６１上に形成されている例である。
【００６８】
図１３は、図１１及びは図１２のＣＦＲＡＭのパターン平面図であり、直列接続された２ブロック分のＣＦＲＡＭセルを示している。なお、図１３中、バリアメタル５８は図示を省略している。
【００６９】
図１０（ｂ）、図１１及び図１２に示すような構造のＣＦＲＡＭセルは、拡散領域５４Ａ、５４Ｃ上の層間絶縁膜に開口されたホール５７Ａ、５７Ｂ、５７Ｃ、５７Ｄ内に強誘電体キャパシタが形成され、Ｗや多結晶シリコンよりも酸化が生じにくいシリコンからなる拡散領域の表面がバリアメタル５８を介して強誘電体キャパシタの下部電極５９に接しているので、強誘電体膜の形成時に拡散領域表面の酸化が抑制できる。
【００７０】
また、強誘電体キャパシタは各コンタクトホールの側壁及び底面に沿って３次元的に延長される。このため、より小さな面積で大きなキャパシタ面積を確保することができ、セル面積の縮小と強誘電体キャパシタ面積の増加を実現することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態の方法によって製造されるＦＲＡＭセルの断面構造を工程順に示す図。
【図２】図１に続く工程の断面図。
【図３】本発明の第１の実施の形態の変形例によるＦＲＡＭセルの断面構造を示す図。
【図４】本発明の第２の実施の形態の方法によって製造されるＦＲＡＭセルの断面構造を工程順に示す図。
【図５】本発明の第３の実施の形態の方法によって製造されるＦＲＡＭセルの最終工程付近の断面構造を示す図。
【図６】上記第３の実施の形態の方法の変形例による一部の工程の断面図。
【図７】本発明の第４の実施の形態による方法の最終工程付近におけるＦＲＡＭセルの断面構造を示す図。
【図８】上記第４の実施の形態の方法の変形例による最終工程付近のＦＲＡＭセルの断面構造を示す図。
【図９】本発明の第５の実施の形態の方法における断面図。
【図１０】本発明をＣＦＲＡＭの製造方法に実施した本発明の第６の実施の形態による方法の一部の工程を示す断面図。
【図１１】本発明の第７の実施の形態によるＣＦＲＡＭのセル構造を示す断面図。
【図１２】本発明の第８の実施の形態によるＣＦＲＡＭのセル構造を示す断面図。
【図１３】図１１及び図１２のＣＦＲＡＭの平面図。
【図１４】従来のＦＲＡＭのメモリセルの断面構造を示す図。
【符号の説明】
【００７２】
１１…シリコン半導体基板、１２…ＳＴＩ（Shallow Trench Isolation）領域、１３…ゲート絶縁膜、１４…ゲート電極、１５、１５Ａ、１５Ｂ…拡散領域、１６…層間絶縁膜、１７…コンタクトホール、１８…ＴｉＮ膜、１９…Ｗプラグ、２０…シリコン窒化膜、２１…ホール、２２…バリアメタル、２３…下部電極、２４…強誘電体膜、２５…上部電極、２６…層間絶縁膜、２７、２８…配線溝、２９、３０…コンタクトホール、３１、３２…Ａｌプラグ、３３、３４…Ａｌ配線、３５…コンタクトホール、３６…Ａｌプラグ、３７…Ｗプラグ、３８…Ａｌ配線、３９…層間絶縁膜、４０…Ｗプラグ、４１…Ａｌ配線、４２…ホール、５１…シリコン半導体基板、５２…ゲート絶縁膜、５３…ゲート電極、５４Ａ、５４Ｂ、５４Ｃ…拡散領域、５５…層間絶縁膜、５６…シリコン窒化膜、５７Ａ、５７Ｂ、５７Ｃ、５７Ｄ…ホール、５８…バリアメタル、５９…下部電極、６０…強誘電体膜、６１…上部電極、６２Ａ、６２Ｂ、６２Ｃ、６２Ｄ…強誘電体キャパシタ、６３…層間絶縁膜、６４Ａ、６４Ｂ、６４Ｃ、６４Ｄ、６４Ｅ…Ａｌプラグ、６５Ａ、６５Ｂ、６５Ｃ…Ａｌ配線、６６…層間絶縁膜、６７…Ｗプラグ、６８…Ａｌ配線、６９…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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