(57)【要約】【課題】レイアウト設計後のタイミング解析における違反を大幅に削減し、論理回路におけるレイアウト修正の期間、および論理設計段階への手戻り回数を大幅に削減する。【解決手段】論理接続情報抽出部３は、論理回路図格納部２に格納されている論路回路図から、論理接続情報を抽出し、レイアウト編集部５が論理接続情報どおりにレイアウト設計を行う。その際、ＲＣ抽出部７は、レイアウトされた配線の寄生容量、寄生抵抗を抽出し、比較部９によって論理接続情報抽出部３が抽出した寄生抵抗値、静電容量値との比較を行う。ＲＣ値／違反情報生成部１０は、ＲＣ抽出部７が抽出した寄生容量、寄生抵抗が論理接続情報抽出部３が抽出した寄生抵抗値、静電容量値よりも大きいと判断するとエラー情報を生成し、レイアウト編集部５を介して表示部１１のレイアウト図上にエラー情報を表示し、論理設計段階で付加された制約を遵守してレイアウト設計ができるようにする。【選択図】図１
2008191777.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置における論理回路のレイアウト設計を支援するレイアウト設計システムであって、
論理回路図から論理接続情報を抽出し、前記論理接続情報に基づいてレイアウト設計を行うレイアウト編集制御部と、
配線レイアウトされた素子間を接続する任意の配線の寄生容量、および寄生抵抗を抽出し、抽出された前記寄生容量、および前記寄生抵抗と前記論理接続情報に含まれている寄生容量、および寄生抵抗との比較を行い、抽出された前記寄生容量、または前記寄生抵抗が前記論理接続情報の前記寄生容量、または前記寄生抵抗よりも大きい場合にエラー情報として出力する比較／違反情報生成部とを備えたことを特徴とするレイアウト設計システム。
【請求項２】
請求項１記載のレイアウト設計システムにおいて、
前記レイアウト編集制御部は、
論理接続情報が入力された論理回路図を格納する論理回路図格納部と、
前記論理回路図格納部に格納された論理回路図から、論理接続情報を抽出する論理接続情報抽出部と、
前記論理接続情報抽出部が抽出した論理接続情報に基づいて、レイアウト設計を行うレイアウト編集部よりなり、
前記比較／違反情報生成部は、
前記レイアウト編集部にて入力中のレイアウトパターンのうち、配線パターンの入力段階において任意の配線パターンの寄生容量、寄生抵抗を抽出するＲＣ抽出部と、
前記ＲＣ抽出部が抽出した寄生容量、寄生抵抗と前記論理接続情報抽出部が抽出した論理接続情報に含まれている寄生容量、寄生抵抗と比較を行い、その比較結果を出力する比較部と、
前記比較部の比較結果に基づいて、前記ＲＣ抽出部に抽出された寄生容量、寄生抵抗が論理接続情報に含まれている抵抗値、静電容量よりも大きい場合に、抵抗値、静電容量の制約違反と判断し、エラー情報として出力するＲＣ値／違反情報生成部とよりなることを特徴とするレイアウト設計システム。
【請求項３】
請求項２記載のレイアウト設計システムにおいて、
前記比較／違反情報生成部は、
前記ＲＣ抽出部にて抽出された寄生抵抗、静電容量値を前記論理回路図格納部に格納された論理回路図へフィードバックするＲＣ値フィードバック部を設け、
前記レイアウト編集部は、
レイアウト設計後に前記ＲＣ抽出部が抽出した寄生抵抗、寄生容量値を前記論理回路図に表示することを特徴とするレイアウト設計システム。
【請求項４】
請求項２記載のレイアウト設計システムにおいて、
前記レイアウト編集制御部は、
クロストークの影響を受け易い信号線や影響を与え易い信号線名、特殊な配線ルールを定義した配線リストファイルを格納する配線リストファイル格納部と、
前記配線リストファイル格納部に格納された配線リストファイルに記載されているクロストークの影響を受け易い信号線と影響を与え易い信号線とが、交差、もしくは並行に走った場合のカップリング容量の制限値を格納した制限値ファイルが格納される制限値ファイル格納部とを備え、
前記ＲＣ抽出部は、
配線の寄生容量、寄生抵抗の抽出の際に前記配線リストファイルに定義されている信号について並行配線間容量、重なり容量などを抽出し、
前記比較部は、
前記制限値ファイルの制限値と前記ＲＣ抽出部が抽出した寄生容量、寄生抵抗値、配線幅、間隔を比較し、
前記ＲＣ値／違反情報生成部は、
制限値ファイルの制限値を超えていると判断した際に、違反としてエラー情報を出力することを特徴とするレイアウト設計システム。
【請求項５】
請求項２記載のレイアウト設計システムにおいて、
前記比較／違反情報生成部は、
前記ＲＣ抽出部にて抽出された寄生抵抗、静電容量値を前記論理回路図格納部に格納された論理回路図へフィードバックするＲＣ値フィードバック部と、
前記ＲＣ値フィードバック部によって前記ＲＣ抽出部が抽出した実際のレイアウトの寄生抵抗、寄生容量値をフィードバックした論理回路図による回路シミュレーションを実行するシミュレーション実行部とを備えたこと特徴とレイアウト設計システム。
【請求項６】
請求項２または４記載のレイアウト設計システムにおいて、
前記比較／違反情報生成部が出力するエラー情報は、
前記レイアウト編集制御部がレイアウト設計したレイアウト図面上に表示されることを特徴とするレイアウト設計システム。
【請求項７】
請求項１〜６のいずれか１項に記載のレイアウト設計システムにおいて、
前記レイアウト編集制御部が抽出する論理接続情報は、
配置されているデバイス名、インスタンス名、サイズなどのプロパティ情報、デバイス間の接続情報、および配線の寄生容量、寄生抵抗の制限値を含むことを特徴とするレイアウト設計システム。
【請求項８】
半導体集積回路装置に設けられる論理回路のレイアウト設計を行う半導体集積回路装置の設計方法であって、
論理回路図格納部に格納されている論路回路図から、論理接続情報を抽出し、前記論理接続情報に基づいてレイアウト設計を行うステップと、
レイアウトされた任意の配線の寄生容量、寄生抵抗を抽出するステップと、
抽出した前記寄生容量、寄生抵抗と前記論理接続情報に含まれる配線の寄生容量、寄生抵抗の制限値とを比較し、前記寄生容量、または寄生抵抗が制限値よりも大きい場合にエラー情報をレイアウト図に表示するステップとを有することを特徴とする半導体集積回路装置の設計方法。
【請求項９】
請求項８記載の半導体集積回路装置の設計方法において、
前記任意の配線の寄生容量、寄生抵抗を抽出するステップによって抽出された寄生抵抗、容量値をフィードバックし、論理回路図に表示するステップを有したことを特徴とする半導体集積回路装置の設計方法。
【請求項１０】
請求項８記載の半導体集積回路装置の設計方法において、
論理回路図格納部に格納されている論路回路図から、論理接続情報を抽出し、前記論理接続情報に基づいてレイアウト設計を行うステップと、
配線の寄生容量、寄生抵抗の抽出の際に、クロストークの影響を受け易い信号線や影響を与え易い信号線名、特殊な配線ルールを定義した配線リストファイルに定義されている信号について並行配線間容量、重なり容量などを抽出するステップと、
交差、もしくは並行に走った場合のカップリング容量の制限値を格納した制限値ファイルの制限値と抽出した寄生容量、寄生抵抗値、配線幅、間隔をそれぞれ比較するステップと、
前記制限値ファイルの制限値を超えていると判断した際に、エラー情報をレイアウト図に表示するステップとを有することを特徴とする半導体集積回路装置の設計方法。
【請求項１１】
請求項８記載の半導体集積回路装置の設計方法において、
前記任意の配線の寄生容量、寄生抵抗を抽出するステップによって抽出された寄生抵抗、静電容量値をフィードバックするステップと、
前記フィードバックされた寄生抵抗、静電容量値を含んだ論理回路図に基づいてシミュレーションを実行し、そのシミュレーション結果を表示するステップとを有したことを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計技術に関し、特に、論理回路におけるレイアウト設計に有効な技術に関する。
【背景技術】
【０００２】
半導体メモリやマイクロコンピュータなどの半導体集積回路装置の一部は非同期の回路が含まれており、それらのレイアウト設計はトランジスタレベルのハンドパッキング手法が主流である。
【０００３】
これまで、当該非同期回路のレイアウトは、論理設計者が予め重要な配線については、抵抗、静電容量を論理回路図に埋め込み、当該寄生素子の抵抗値、静電容量値を基に、レイアウト設計者がパターン入力を行っていた。
【０００４】
その際、論理回路図にて指定した抵抗値、静電容量値どおりレイアウト設計されているかは、レイアウトデータを見ながら手計算で求めた値と比較を行い、最終的に精度よく検証するために、論理図とレイアウト図が一致するかの検証（一般に、ＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）と呼ばれている）を行っている。
【０００５】
また、クロストークノイズなどのシグナル・インテグリティに関するケアも論理設計者からレイアウト設計者への伝達によって行い、ノイズの影響を与え易い信号線と影響を受け易い信号線とが隣接しないように設計を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような非同期回路のレイアウト設計技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、ＬＶＳによる検証にて一致が確認できると、寄生容量、寄生抵抗の抽出を行った後、シミュレーションを行ってタイミング解析して確認する必要があり、多くの処理時間がかかってしまうという問題がある。
【０００８】
また、タイミング解析において違反が発生した場合には、論理設計もしくはレイアウト設計への手戻りが発生し、設計工期増大の要因となっている。
【０００９】
本発明の目的は、レイアウト設計後のタイミング解析における違反を大幅に削減し、論理回路におけるレイアウト修正の期間、および論理設計段階への手戻り回数を大幅に削減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体集積回路装置における論理回路のレイアウト設計を支援するレイアウト設計システムであって、論理回路図から論理接続情報を抽出し、該論理接続情報に基づいてレイアウト設計を行うレイアウト編集制御部と、配線レイアウトされた素子間を接続する任意の配線の寄生容量、および寄生抵抗を抽出し、抽出された寄生容量、および寄生抵抗と論理接続情報に含まれている寄生容量、および寄生抵抗との比較を行い、抽出された寄生容量、または寄生抵抗が論理接続情報の寄生容量、または寄生抵抗よりも大きい場合にエラー情報として出力する比較／違反情報生成部とを備えたものである。
【００１３】
また、本発明は、前記レイアウト編集制御部が、論理接続情報が入力された論理回路図を格納する論理回路図格納部と、該論理回路図格納部に格納された論理回路図から、論理接続情報を抽出する論理接続情報抽出部と、該論理接続情報抽出部が抽出した論理接続情報に基づいて、レイアウト設計を行うレイアウト編集部よりなり、比較／違反情報生成部が、レイアウト編集部にて入力中のレイアウトパターンのうち、配線パターンの入力段階において任意の配線パターンの寄生容量、寄生抵抗を抽出するＲＣ抽出部と、該ＲＣ抽出部が抽出した寄生容量、寄生抵抗と論理接続情報抽出部が抽出した論理接続情報に含まれている寄生容量、寄生抵抗と比較を行い、その比較結果を出力する比較部と、該比較部の比較結果に基づいて、ＲＣ情報格納部に格納された寄生容量、寄生抵抗が論理接続情報に含まれている抵抗値、静電容量よりも大きい場合に、抵抗値、静電容量の制約違反と判断し、エラー情報として出力するＲＣ値／違反情報生成部とよりなるものである。
【００１４】
さらに、本発明は、前記比較／違反情報生成部が、ＲＣ抽出部にて抽出された寄生抵抗、静電容量値を論理回路図格納部に格納された論理回路図へフィードバックするＲＣ値フィードバック部を設け、レイアウト編集部が、レイアウト設計後にＲＣ抽出部が抽出した寄生抵抗、寄生容量値を論理回路図に表示するものである。
【００１５】
また、本発明は、前記レイアウト編集制御部が、クロストークの影響を受け易い信号線や影響を与え易い信号線名、特殊な配線ルールを定義した配線リストファイルを格納する配線リストファイル格納部と、該配線リストファイル格納部に格納された配線リストファイルに記載されているクロストークの影響を受け易い信号線と影響を与え易い信号線とが、交差、もしくは並行に走った場合のカップリング容量の制限値を格納した制限値ファイルが格納される制限値ファイル格納部とを備え、ＲＣ抽出部は、配線の寄生容量、寄生抵抗の抽出の際に配線リストファイルに定義されている信号について並行配線間容量、重なり容量などを抽出し、比較部は、制限値ファイルの制限値とＲＣ抽出部が抽出した寄生容量、寄生抵抗値、配線幅、間隔を比較し、ＲＣ値／違反情報生成部は、制限値ファイルの制限値を超えていると判断した際に、違反としてエラー情報を出力するものである。
【００１６】
さらに、本発明は、前記比較／違反情報生成部が、ＲＣ抽出部にて抽出された寄生抵抗、静電容量値を論理回路図格納部に格納された論理回路図へフィードバックするＲＣ値フィードバック部と、該ＲＣ値フィードバック部によってＲＣ抽出部が抽出した実際のレイアウトの寄生抵抗、寄生容量値をフィードバックした論理回路図による回路シミュレーションを実行するシミュレーション実行部とを備えたものである。
【００１７】
また、本発明は、前記比較／違反情報生成部が出力するエラー情報が、レイアウト編集制御部がレイアウト設計したレイアウト図面上に表示されるものである。
【００１８】
さらに、本発明は、前記レイアウト編集制御部が抽出する論理接続情報が、配置されているデバイス名、インスタンス名、サイズなどのプロパティ情報、デバイス間の接続情報、および配線の寄生容量、寄生抵抗の制限値を含むものである。
【００１９】
また、本願のその他の発明の概要を簡単に示す。
【００２０】
本発明は、半導体集積回路装置に設けられる論理回路のレイアウト設計を行う半導体集積回路装置の設計方法であって、論理回路図格納部に格納されている論路回路図から、論理接続情報を抽出し、該論理接続情報に基づいてレイアウト設計を行うステップと、レイアウトされた任意の配線の寄生容量、寄生抵抗を抽出するステップと、抽出した寄生容量、寄生抵抗と論理接続情報に含まれる配線の寄生容量、寄生抵抗の制限値とを比較し、寄生容量、または寄生抵抗が制限値よりも大きい場合にエラー情報をレイアウト図に表示するステップとを有するものである。
【００２１】
また、本発明は、前記任意の配線の寄生容量、寄生抵抗を抽出するステップによって抽出された寄生抵抗、容量値をフィードバックして論理回路図に表示するステップを有するものである。
【００２２】
さらに、本発明は、論理回路図格納部に格納されている論路回路図から、論理接続情報を抽出し、論理接続情報に基づいてレイアウト設計を行うステップと、配線の寄生容量、寄生抵抗の抽出の際に、クロストークの影響を受け易い信号線や影響を与え易い信号線名、特殊な配線ルールを定義した配線リストファイルに定義されている信号について並行配線間容量、重なり容量などを抽出するステップと、交差、もしくは並行に走った場合のカップリング容量の制限値を格納した制限値ファイルの制限値と抽出した寄生容量、寄生抵抗値、配線幅、間隔をそれぞれ比較するステップと、制限値ファイルの制限値を超えていると判断した際に、エラー情報をレイアウト図に表示するステップとを有するものである。
【００２３】
また、本発明は、前記任意の配線の寄生容量、寄生抵抗を抽出するステップによって抽出された寄生抵抗、静電容量値をフィードバックするステップと、フィードバックされた抽出された寄生抵抗、静電容量値を含んだ論理回路図に基づいてシミュレーションを実行し、そのシミュレーション結果を表示するステップとを有するものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
（１）論理設計、レイアウト設計への手戻りを大幅に削減することができる。
【００２６】
（２）また、論理回路図編集回数、およびレイアウト編集回数を削減することができる。
【００２７】
（３）上記（１）、（２）により、半導体集積回路装置における設計工期を大幅に短縮することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１によるＥＤＡシステムの構成例を示すブロック図、図２は、図１のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャート、図３は、図１のＥＤＡシステムに設けられた論理回路図格納部に格納された論理回路図の一例を示す説明図である。
【００３０】
本実施の形態１において、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃｓ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）システム１は、たとえば、半導体集積回路装置における半導体デバイスのレイアウト設計を支援するツールである。
【００３１】
レイアウト設計システムとなるＥＤＡシステム１は、図１に示すように、レイアウト編集制御部として機能する論理回路図格納部２、論理接続情報抽出部３、論理接続情報格納部４、およびレイアウト編集部５と、比較／違反情報生成部として機能するレイアウトデータ格納部６、ＲＣ抽出部７、ＲＣ情報格納部８、比較部９、ＲＣ値／違反情報生成部１０、および表示部１１とから構成されている。
【００３２】
論理回路図格納部２は、論理接続情報が入力された論理回路図が格納されている。この論理回路図格納部２には、論理接続情報抽出部３が接続されている。論理接続情報抽出部３は、論理回路図格納部２から、配置されているデバイス名、インスタンス名、サイズなどのプロパティ情報、デバイス間の接続情報など（以下、総じて論理接続情報と称す）を抽出する。
【００３３】
論理接続情報抽出部３には、論理接続情報格納部４が接続されている。論理接続情報格納４は、論理接続情報抽出部３が抽出した論理接続情報を格納する。
【００３４】
レイアウト編集部５は、論理接続情報格納部４に格納された論理接続情報を考慮しながら、レイアウト入力、編集作業を行う。このレイアウト編集部５には、論理接続情報格納部４、レイアウトデータ格納部６、ＲＣ抽出部７、ＲＣ値／違反情報生成部１０、ならびに表示部１１がそれぞれ接続されている。
【００３５】
レイアウトデータ格納部６は、レイアウト編集部５のレイアウトデータを格納する。ＲＣ抽出部７は、レイアウト編集部５にて入力中のレイアウトパターンのうち、配線パターン（レイアウト層番で配線パターンは容易に認識可能）の入力段階において、当該対象配線パターンの寄生容量、寄生抵抗を抽出する。
【００３６】
ＲＣ抽出部７には、レイアウトデータ格納部６、ＲＣ情報格納部８、および比較部９が接続されている。ＲＣ情報格納部８は、ＲＣ抽出部７にて抽出された寄生容量（Ｃ）、寄生抵抗（Ｒ）がそれぞれ格納される。
【００３７】
比較部９には、論理接続情報格納部４、ＲＣ情報格納部８、ならびにＲＣ値／違反情報生成部１０がそれぞれ接続されている。比較部９は、論理接続情報格納部４に格納されているＲＣ情報とＲＣ情報格納部８とのＲＣ値の比較を行い、その比較結果をＲＣ値／違反情報生成部１０に出力する。
【００３８】
ＲＣ値／違反情報生成部１０には、レイアウト編集部５が接続されている。ＲＣ値／違反情報生成部１０は、比較部９の比較結果の判定を行い、違反となった場合にはエラー情報を生成し、レイアウト編集部５を介して表示部１１にその情報を表示させるとともに、ＲＣ抽出部７が抽出したＲＣ値をレイアウト編集部５を介して表示部１１に表示させる。
【００３９】
表示部１１は、たとえば、ディスプレイからなり、レイアウト編集部５が編集したレイアウトパターンなどを表示する。
【００４０】
次に、本実施の形態１におけるＥＤＡシステム１の動作について、図２の処理フロー、および図３の論理回路図例を用いて説明する。
【００４１】
論理回路図は、図３に示すように、一般的に入出力ピン１２、トランジスタ１３、基本論理ゲート１４、マクロシンボル１５、該マクロシンボル１５などの間を結ぶ配線１６などによって構成されている。
【００４２】
論理回路が論理設計者の所望する動作をするためには、伝播する信号のタイミングが重要であり、配線に付加される寄生容量、寄生抵抗による信号の遅延を考慮しておく必要がある。
【００４３】
そこで、論理設計者は論理図に予め予想される寄生容量１７、寄生抵抗１８を付加してシミュレーションを行い所望の動作を行っているか確認するのが通常である。
【００４４】
また、重要な信号線については、レイアウト設計者に期待するレイアウトの配線幅／間隔１９を指示する場合もある。レイアウト設計者は、論理設計者から引き渡された論理回路図に従いレイアウト設計を行うが、前述のトランジスタなどの素子とその接続情報だけでなく、配線に付加される寄生容量、寄生抵抗などが論理設計者の意図、期待した値になるよう設計する必要がある。
【００４５】
本発明は、論理設計者が期待した寄生容量、抵抗値になるよう容易にレイアウト設計できる環境を提供することが目的であり、以下の図２に示す処理フローで実現する。
【００４６】
まず、論理接続情報抽出部３は、論理接続情報を元にレイアウト設計を行うレイアウト設計装置（スケマティックドリブンレイアウト装置と一般的に称す）と同様に、論理回路図格納部２に予め格納されている論路回路図から、該当する論理接続情報を抽出し（ステップＳ１０１）、その抽出結果を論理接続情報格納部４に格納する。
【００４７】
論理接続情報抽出部３が抽出する論理接続情報は、前述したように、トランジスタ、入出力ピン、基本ゲート、マクロシンボルなどのインスタンス名、ピン名、セル名などの情報、さらには、付加されているゲート長、ゲート幅などのプロパティ情報に加え、論理回路図に予め挿入されている制限値となる寄生抵抗、寄生容量の値などからなる。
【００４８】
続いて、レイアウト編集部５は、一般的なスケマティックドリブンレイアウト装置と同様に、論理接続情報格納部４に格納された論理接続情報どおりにレイアウト設計を行う（ステップＳ１０２）。
【００４９】
その際、ＲＣ抽出部７は、素子間の配線レイアウトを入力している最中であれば、当該配線の寄生容量と寄生抵抗とを抽出する（ステップＳ１０３）。一般に寄生容量の抽出には複数の手段が存在し、それぞれで抽出精度、処理時間が異なっているが、抽出手段のアルゴリズムについては既知の手段を用い、即時性を考慮して高速に処理できるものとする。
【００５０】
また、ＲＣ抽出部７による抽出は、入力中のすべての配線について抽出を行うか、それともステップ１０１の処理において抽出された寄生容量、寄生抵抗が存在する信号線のみ抽出を行うかを指定できるものとする。
【００５１】
さらに、入力中に抽出とあるが、入力完了後、もしくはセルレイアウト作成後など、使用者の任意のステップで一括、もしくは指定した信号線での抽出も行えるものとする。
【００５２】
そして、ＲＣ抽出部７によって抽出された寄生容量、および寄生抵抗は、ＲＣ情報格納部８に格納される。続いて、比較部９は、ＲＣ情報格納部８に格納された寄生容量、および寄生抵抗と論理接続情報格納部４に格納されている寄生抵抗値、静電容量値とをそれぞれ比較し（ステップＳ１０４）、その比較結果をＲＣ値／違反情報生成部１０に出力する。
【００５３】
ＲＣ値／違反情報生成部１０は、比較結果に基づいて、ＲＣ抽出部７によって抽出された寄生容量、および寄生抵抗が違反していないか否かを判断、すなわち、ＲＣ情報格納部８に格納された寄生容量、および寄生抵抗が論理接続情報格納部４に格納されている抵抗値、静電容量値をそれぞれ超えているか否かを判断する（ステップＳ１０５）。
【００５４】
ステップＳ１０５の処理において、超えていない場合には、ステップＳ１０２のレイアウト設計が終了となり、ステップＳ１０５の処理において、超えている場合には、違反としてエラー情報を生成してレイアウト編集部５に出力する。
【００５５】
レイアウト編集部５は、ＲＣ値／違反情報生成部１０からのエラー情報を受けて、そのエラー情報を表示部１１のレイアウト図上に表示し（ステップＳ１０６）、使用者が所望の、つまり論理設計段階で付加された制約を遵守してレイアウト設計ができるようにガイドする。
【００５６】
それにより、本実施の形態１によれば、論理設計者が予めタイミング制約が厳しい信号線に対して与えた寄生容量、寄生抵抗の制約を満足しながらレイアウト設計を行うことができる。
【００５７】
また、通常のレイアウト設計完了後に寄生容量、寄生抵抗を抽出した後にシミュレーションを行う設計処理フローに比べ、論理設計、レイアウト設計への手戻りを大幅に削減することが可能となり、結果として設計工期を画期的に短縮することができる。
【００５８】
（実施の形態２）
図４は、本発明の実施の形態２によるＥＤＡシステムの構成例を示すブロック図、図５は、図４のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【００５９】
本実施の形態２において、ＥＤＡシステム１は、図４に示すように、前記実施の形態１の図１における論理回路図格納部２、論理接続情報抽出部３、論理接続情報格納部４、レイアウト編集部５、レイアウトデータ格納部６、ＲＣ抽出部７、ＲＣ情報格納部８、比較部９、ＲＣ値／違反情報生成部１０、および表示部１１に、ＲＣ値フィードバック部２０が新たに設けられた構成となっている。
【００６０】
このＲＣ値フィードバック部２０には、ＲＣ値／違反情報生成部１０、ならびに論理回路図格納部２がそれぞれ接続されている。ＲＣ値フィードバック部２０は、ＲＣ抽出部７にて抽出された実際のレイアウトの寄生抵抗、寄生容量値を論理回路図格納部２に格納された論理回路図へフィードバックする。
【００６１】
次に、本実施の形態２におけるＥＤＡシステム１の動作について、図５の処理フローを用いて説明する。
【００６２】
図５において、ステップＳ２０１〜Ｓ２０６は、前記実施の形態１の図２におけるステップＳ１０１〜Ｓ１０６の処理と同様であるので説明は省略する。そして、ステップＳ２０２のレイアウト設計が終了となった後、ＲＣ値フィードバック部２０は、ＲＣ抽出部７にて抽出された実際のレイアウトの寄生抵抗、寄生容量値を論理回路図格納部２の論理回路図へフィードバックする（ステップＳ２０７）。
【００６３】
このステップＳ２０７の処理の際、予め論理回路図に挿入されていた寄生容量、寄生抵抗に対してフィードバックするのか、指定したネットに対してフィードバックするのかは選択できるようにする。
【００６４】
それにより、本実施の形態２では、レイアウト設計後にＲＣ抽出部７が抽出した実際のＲＣ値を論理回路図に反映することが可能となるので、論理設計者がより高精度なレイアウト情報見積もり結果を元に、論理回路図編集を行うことができ、論理回路図編集回数、およびレイアウト編集回数を削減することができる。
【００６５】
（実施の形態３）
図６は、本発明の実施の形態３によるＥＤＡシステムの構成例を示すブロック図、図７は、図６のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【００６６】
本実施の形態３において、ＥＤＡシステム１は、図６に示すように、前記実施の形態１の図１における論理回路図格納部２、論理接続情報抽出部３、論理接続情報格納部４、レイアウト編集部５、レイアウトデータ格納部６、ＲＣ抽出部７、ＲＣ情報格納部８、比較部９、ＲＣ値／違反情報生成部１０、および表示部１１に、配線リストファイル格納部２１と制限値ファイル格納部２２とが新たに設けられた構成となっている。配線リストファイル格納部２１、および制限値ファイル格納部２２には、レイアウト編集部５がそれぞれ接続されている。
【００６７】
配線リストファイル格納部２１は、クロストークの影響を受け易い信号線や影響を与え易い信号線名、また、特殊な配線ルール（配線幅、間隔など）を定義した配線リストファイルを格納する。
【００６８】
制限値ファイル格納部２２は、配線リストファイル格納部２１に格納された配線リストファイルに記載されているクロストークの影響を受け易い信号線と影響を与え易い信号線とが、交差、もしくは並行に走った場合のカップリング容量の制限値を格納した制限値ファイルが格納されている。
【００６９】
レイアウト編集部５は、論理回路図から抽出した論理接続情報をもとに、論理接続情報格納部４に格納された論理接続情報から抽出したＲＣ値、制限値ファイル格納部２２に格納された配線リストファイルのカップリング容量制限値を参照して当該値を超えないようガイドしながらレイアウト編集を行う。
【００７０】
さらに、ＲＣ抽出部７は、レイアウト設計段階にて寄生容量、寄生抵抗の抽出を行う際、対象信号線の総寄生容量と、配線リストファイル格納部２１に格納された配線リストファイルに記述された信号線の場合には、カップリング容量を比較対象として個別に抽出する。
【００７１】
比較部９は、ＲＣ抽出部７にて抽出された寄生容量、寄生抵抗、カップリングと、論理接続情報格納部４の論理接続情報から抽出したＲＣ値、制限値ファイル格納部２２の制限値ファイルとの比較を行う。その結果、違反となった場合には表示部１１に違反箇所、違反値を表示する。
【００７２】
図７は、本実施の形態３におけるＥＤＡシステム１の動作例を示す処理フローである。
【００７３】
まず、論理接続情報抽出部３は、論理接続情報を元にレイアウト設計を行うレイアウト設計装置（スケマティックドリブンレイアウト装置と一般的に称す）と同様に、論理回路図格納部２に予め格納されている論路回路図から、該当する論理接続情報を抽出し（ステップＳ３０１）、その抽出結果を論理接続情報格納部４に格納する。
【００７４】
続いて、レイアウト編集部５は、配線リストファイル格納部２１から、クロストークの影響を受け易い信号線名と影響を与え易い信号線名や、デフォルト配線幅、間隔でない特別な制約を付加した信号線名とその制約値を記述した配線リストファイルを読み込む（ステップＳ３０２）。
【００７５】
そして、レイアウト編集部５は、配線リストファイル格納部２１から、クロストークの影響が問題となる並行配線間容量、重なり容量値を定義した制限値ファイルを読み込む（ステップＳ３０２）。
【００７６】
なお、本実施の形態３では、外部ファイルに制限値を定義して読み込むフローとしているが、レイアウト設計装置からメニューを表示させて直接使用者が信号線名や制限値をレイアウト設計装置に取り込むことも可能である。
【００７７】
続いて、レイアウト編集部５は、一般的なスケマティックドリブンレイアウト装置と同様に、論理接続情報抽出部３が抽出した論理接続情報どおりにレイアウト設計を行う（ステップＳ３０４）。
【００７８】
そして、ＲＣ抽出部７は、素子間の配線レイアウトを入力している最中であれば、当該配線の寄生容量、寄生抵抗を抽出し（ステップＳ３０５）、ＲＣ情報格納部８に格納する。また、前記実施の形態１と同様に、入力中のすべての配線について抽出を行うか、それともステップＳ３０１の処理で抽出された寄生容量、寄生抵抗が存在する信号線のみ抽出を行うかを指定できるものとする。
【００７９】
さらに、抽出の際には総配線容量と配線リストファイルに定義されている信号線、つまりクロストークの影響が懸念される信号線については並行配線間容量、重なり容量などの情報も記憶しておくものとする。
【００８０】
そして、比較部９は、制限値ファイルの制限値と抽出した寄生容量、寄生抵抗値、配線幅、間隔などを比較し（ステップＳ３０６）、その比較結果をＲＣ値／違反情報生成部１０に出力する。
【００８１】
ＲＣ値／違反情報生成部１０は、制限値ファイルの制限値を超えていると判断した場合には（ステップＳ３０７）、違反としてエラー情報を生成してレイアウト編集部５に出力し、レイアウト編集部５を介して表示部１１に違反表示を行う（ステップＳ３０８）。
【００８２】
また、制限値ファイルの制限値を超えていない場合には（ステップＳ３０７）、ステップＳ３０５の処理で抽出した寄生容量、寄生抵抗値、配線幅、間隔などをリアルタイムで、表示装置を介してレイアウト上に表示することにより、使用者が所望の、つまり論理設計段階で付加された制約を遵守してレイアウト設計ができるようにガイドする。
【００８３】
それにより、本実施の形態３においては、配線容量、配線抵抗の他にクロストークに関する情報や特殊な配線時の制約（配線幅、間隔、配線層など）をレイアウト設計段階で考慮しながら設計することが可能となり、レイアウト設計後のタイミング違反や前記配線時の制約違反による設計手戻り回数の削減、しいては設計工期を大幅に短縮することができる。
【００８４】
（実施の形態４）
図８は、本発明の実施の形態４によるＥＤＡシステムの構成例を示すブロック図、図９は、図６のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【００８５】
本実施の形態４において、ＥＤＡシステム１は、図８に示すように、前記実施の形態２の図４における論理回路図格納部２、論理接続情報抽出部３、論理接続情報格納部４、レイアウト編集部５、レイアウトデータ格納部６、ＲＣ抽出部７、ＲＣ情報格納部８、比較部９、ＲＣ値／違反情報生成部１０、表示部１１、およびＲＣ値フィードバック部２０に、シミュレーション実行部２３、ならびにシミュレーション結果格納部２４が新たに設けられた構成となっている。
【００８６】
シミュレーション実行部２３には、論理回路図格納部２が接続されている。シミュレーション実行部２３は、ＲＣ値フィードバック部２０によって実際のレイアウトの寄生抵抗、寄生容量値がフィードバックされた論理回路図を入力として、実際の回路シミュレーションを行う。
【００８７】
また、シミュレーション結果格納部２４には、シミュレーション実行部２３が接続されており、該シミュレーション実行部２３によるシミュレーション結果を格納する。そして、シミュレーション結果格納部２４に格納されたシミュレーション結果は、レイアウト編集部５を介して表示部１１に表示される。
【００８８】
図９は、本実施の形態４によるＥＤＡシステムの処理フロー例を示したフローチャートである。
【００８９】
この図９において、ステップＳ４０１〜Ｓ４０７の処理は、前記実施の形態２の図５におけるステップＳ２０１〜Ｓ２０７の処理と同様である。
【００９０】
そして、ステップＳ４０７のＲＣ値フィードバック部２０による実際のレイアウトの寄生抵抗、寄生容量値の論理回路図へフィードバックが終了すると、シミュレーション実行部２３は、論理回路図格納部２に格納された実際に抽出された寄生抵抗、寄生容量値の情報を含んだ論理回路図に基づいてシミュレーションを実行して（ステップＳ４０８）タイミング解析などを行い、そのシミュレーション結果をシミュレーション結果格納部２４に格納する。
【００９１】
シミュレーション結果格納部２４に格納されたシミュレーション結果は、レイアウト編集部５によって表示部１１に表示され、その表示に基づいて解析が行われることになる。
【００９２】
それにより、本実施の形態４によれば、レイアウト設計後に抽出した実際のＲＣ値情報を含んだ論理回路図を入力として実際にシミュレーションを実行してタイミング解析することができるので、論理編集作業回数、工期を低減することが可能となる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９４】
本発明は、半導体集積回路装置における論理回路のレイアウト設計の支援技術に適している。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態１によるＥＤＡシステムの構成例を示すブロック図である。
【図２】図１のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【図３】図１のＥＤＡシステムに設けられた論理回路図格納部に格納された論理回路図の一例を示す説明図である。
【図４】本発明の実施の形態２によるＥＤＡシステムの構成例を示すブロック図である。
【図５】図４のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【図６】本発明の実施の形態３によるＥＤＡシステムの構成例を示すブロック図である。
【図７】図６のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【図８】本発明の実施の形態４によるＥＤＡシステムの構成例を示すブロック図である。
【図９】図６のＥＤＡシステムによるレイアウト設計の処理例を示すフローチャートである。
【符号の説明】
【００９６】
１  ＥＤＡシステム
２  論理回路図格納部
３  論理接続情報抽出部
４  論理接続情報格納部
５  レイアウト編集部
６  レイアウトデータ格納部
７  ＲＣ抽出部
８  ＲＣ情報格納部
９  比較部
１０  ＲＣ値／違反情報生成部
１１  表示部
１２  入出力ピン
１３  トランジスタ
１４  基本論理ゲート
１５  マクロシンボル
１６  配線
１７  寄生容量
１８  寄生抵抗
１９  配線幅／間隔
２０  ＲＣ値フィードバック部
２１  配線リストファイル格納部
２２  制限値ファイル格納部
２３  シミュレーション実行部
２４  シミュレーション結果格納部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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