(57)【要約】【課題】配線パタンを改良することで画素間の混色を防止可能な表示装置を提供する。【解決手段】画素２は、隣接する画素との境界に沿って帯状に配された外側領域Ａとその内側に沿って配された内側領域Ｂとを有する。配線ＷＳ，ＫＬ，ＤＳはこれら外側領域Ａ及び内側領域Ｂを横切って配設されている。配線ＷＳ，ＫＬ，ＤＳの段差により基板上に外側領域Ａに沿って外側の凹凸帯が生じており、同じく配線ＷＳ，ＫＬ，ＤＳの段差により基板上に内側領域Ｂに沿って内側の凹凸帯が生じている。配線ＷＳ，ＫＬ，ＤＳを構成する導体膜のパタンを適切に配置して、外側の凹凸帯の凹部が画素２の内部から見て内側の凹凸帯の凸部の背後に入る位置関係となる様にする。【選択図】図６
2008241784.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも列状に配された信号配線、行状に配された走査配線、及び所定の電源配線を含む配線が形成された基板と、各信号配線と各走査配線とが交差する部分に行列状に配された画素とからなり、
前記配線はパタニングされた導体膜からなり、
各画素は、該配線に接続した能動素子及び発光素子を含んでおり、該走査配線から供給された制御信号に応じて動作し、該信号配線から供給された映像信号に応じて該電源配線から供給された駆動電流を該発光素子に流す表示装置であって、
前記画素は、隣接する画素との境界に沿って帯状に配された外側領域とその内側に沿って配された内側領域とを有し、
前記配線はこれら外側領域及び内側領域を横切って配設されており、
該配線の段差により基板上に該外側領域に沿って外側の凹凸帯が生じており、
同じく該配線の段差により基板上に該内側領域に沿って内側の凹凸帯が生じており、
前記配線を構成する導体膜のパタンを適切に配置して、該外側の凹凸帯の凹部が画素の内部から見て該内側の凹凸帯の凸部の背後に入る位置関係となる様にしたことを特徴とする表示装置。
【請求項２】
前記導体膜は下層の導体膜と上層の導体膜を含み、
前記配線は、上層の導体膜をパタニングした上層配線と、下層の導体膜をパタニングした下層配線とを含み、
下層の導体膜のパタンを適切に配置して、該外側の凹凸帯の凹部が画素の内部から見て該内側の凹凸帯の凸部の背後に入る位置関係となる様にしたことを特徴とする請求項１記載の表示装置。
【請求項３】
前記導体膜のパタンは、該配線と電気的に接続して該配線の一部を構成していることを特徴とする請求項１記載の表示装置。
【請求項４】
前記導体膜のパタンは、該配線と電気的に分離しており、該配線の段差を埋めるパッドになることを特徴とする請求項１記載の表示装置。
【請求項５】
少なくとも列状に配された信号配線、行状に配された走査配線、及び所定の電源配線を含む配線が形成された基板と、各信号配線と各走査配線とが交差する部分に行列状に配された画素とからなり、前記配線はパタニングされた導体膜からなり、各画素は、該配線に接続した能動素子及び発光素子を含んでおり、該走査配線から供給された制御信号に応じて動作し、該信号配線から供給された映像信号に応じて該電源配線から供給された駆動電流を該発光素子に流す表示装置の製造方法であって、
前記画素は、隣接する画素との境界に沿って帯状に配された外側領域とその内側に沿って配された内側領域とを有し、これら外側領域及び内側領域を横切って該配線を配設し、  該配線の段差により基板上に該外側領域に沿って外側の凹凸帯が生じており、同じく該配線の段差により基板上に該内側領域に沿って内側の凹凸帯が生じており、
前記配線を構成する導体膜のパタンを適切に配置して、該外側の凹凸帯の凹部が画素の内部から見て該内側の凹凸帯の凸部の背後に入る位置関係となる様にし、
外側の凹凸帯及び内側の凹凸帯に沿って画素の内部を囲む様に隔壁を形成し、
各画素と対応するようにあらかじめ発光色の異なる発光材料が各画素に分かれて成膜された作業用基材を用意し、
該作業用基材を該隔壁の頂部に当接した状態で該基板に対向配置し、各画素の内部を該隔壁で囲んだ状態で、対応する発光色の発光材料を対応する画素の内部に蒸着して、各画素に発光素子の発光層を形成することを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置及びその製造方法に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。
【０００３】
有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし６に記載されている。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【特許文献６】特開２００５‐１６６６８７
【０００４】
従来のアクティブマトリクス型表示装置は、列状に配された信号配線、行状に配された走査配線及び所定の電源配線を含む配線が形成された基板と、各信号配線と各走査配線とが交差する部分に行列状に配された画素とからなる。配線はパタニングされた導体膜からなり、各画素は、この配線に接続した薄膜トランジスタ（ＴＦＴ）などの能動素子及び有機ＥＬデバイスなどの発光素子を含んでおり、走査配線から供給された制御信号に応じて動作し、信号配線から供給された映像信号に応じて電源配線から供給された駆動電流を発光素子に流す。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のアクティブマトリクス型表示装置は、画素単位で発光素子やこれを駆動する薄膜トランジスタが形成されている。この画素単位をマトリクス状に集積形成した基板には、信号配線、走査配線及び電源配線などの配線が個々の画素を横断もしくは縦断するように形成されている。基板上に多数の配線を形成するため、基板表面に凹凸が生じる。この凹凸は配線を構成する金属などの導体膜の段差に起因するものであり、基板の表面には各画素の境界に沿って配線の凹凸が生じている。
【０００６】
一方、各画素に形成された発光素子は、例えば有機ＥＬデバイスからなり、アノードとカソードの間に有機ＥＬ発光材料を保持した積層構造となっている。カラー表示を行うためには、各画素に異なる色（例えばＲＧＢ三原色）で発光する有機ＥＬ発光材料を別々に形成する必要がある。この手法の１つとして、熱転写方式がある。これは、基板上に集積形成された各画素を１個ずつ隔壁で囲み、その頂部にドナー基板を重ねる。このドナー基板にはＲＧＢ三原色のうち１色分の発光材料が画素に対応して形成されている。隔壁を介して重ねあわされたドナー基板を加熱し、ドナー基板側から発光材料を蒸着して対応する画素に転写する。この方法をＲＧＢ三原色で３回行うことにより、各画素ごとに異なる色で発光する有機ＥＬ材料を堆積することが出来る。
【０００７】
このとき蒸着材料が、異なる色の割り当てられた画素間で混じり合わないようにすることが重要である。仮に異なる色の発光材料が１つの画素で混じり合ってしまうといわゆる混色が生じ、鮮明で色再現性の良いカラー画像が得られない。しかしながら、従来の方式では、各画素の境界に沿って前述した配線の凹凸があるため、これに沿って隔壁を形成した場合でも、隔壁の頂上に凹凸が現れてしまう。凹凸の生じた隔壁の頂部にドナー基板を当接した場合、隙間が生じるため、発光材料を隔壁で囲んで対応する画素に転写しようとしても、隙間から蒸発した発光材料が隣の画素に漏れ、混色が生じるという課題があった。
【課題を解決するための手段】
【０００８】
上述した従来の技術の課題に鑑み、本発明は配線パタンを改良することで混色を防止可能な表示装置及びその製造方法を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、少なくとも列状に配された信号配線、行状に配された走査配線、及び所定の電源配線を含む配線が形成された基板と、各信号配線と各走査配線とが交差する部分に行列状に配された画素とからなり、前記配線はパタニングされた導体膜からなり、各画素は、該配線に接続した能動素子及び発光素子を含んでおり、該走査配線から供給された制御信号に応じて動作し、該信号配線から供給された映像信号に応じて該電源配線から供給された駆動電流を該発光素子に流す表示装置であって、前記画素は、隣接する画素との境界に沿って帯状に配された外側領域とその内側に沿って配された内側領域とを有し、前記配線はこれら外側領域及び内側領域を横切って配設されており、該配線の段差により基板上に該外側領域に沿って外側の凹凸帯が生じており、同じく該配線の段差により基板上に該内側領域に沿って内側の凹凸帯が生じており、前記配線を構成する導体膜のパタンを適切に配置して、該外側の凹凸帯の凹部が画素の内部から見て該内側の凹凸帯の凸部の背後に入る位置関係となる様にしたことを特徴とする。
【０００９】
好ましくは、前記導体膜は下層の導体膜と上層の導体膜を含み、前記配線は、上層の導体膜をパタニングした上層配線と、下層の導体膜をパタニングした下層配線とを含み、下層の導体膜のパタンを適切に配置して、該外側の凹凸帯の凹部が画素の内部から見て該内側の凹凸帯の凸部の背後に入る位置関係となる様にしている。一態様では、前記導体膜のパタンは、該配線と電気的に接続して該配線の一部を構成している。他の態様では前記導体膜のパタンは、該配線と電気的に分離しており、該配線の段差を埋めるパッドになる。
【００１０】
本発明は又、少なくとも列状に配された信号配線、行状に配された走査配線、及び所定の電源配線を含む配線が形成された基板と、各信号配線と各走査配線とが交差する部分に行列状に配された画素とからなり、前記配線はパタニングされた導体膜からなり、各画素は、該配線に接続した能動素子及び発光素子を含んでおり、該走査配線から供給された制御信号に応じて動作し、該信号配線から供給された映像信号に応じて該電源配線から供給された駆動電流を該発光素子に流す表示装置の製造方法であって、前記画素は、隣接する画素との境界に沿って帯状に配された外側領域とその内側に沿って配された内側領域とを有し、これら外側領域及び内側領域を横切って該配線を配設し、該配線の段差により基板上に該外側領域に沿って外側の凹凸帯が生じており、同じく該配線の段差により基板上に該内側領域に沿って内側の凹凸帯が生じており、前記配線を構成する導体膜のパタンを適切に配置して、該外側の凹凸帯の凹部が画素の内部から見て該内側の凹凸帯の凸部の背後に入る位置関係となる様にし、外側の凹凸帯及び内側の凹凸帯に沿って画素の内部を囲む様に隔壁を形成し、各画素と対応するようにあらかじめ発光色の異なる発光材料が各画素に分かれて成膜された作業用基材を用意し、該作業用基材を該隔壁の頂部に当接した状態で該基板に対向配置し、各画素の内部を該隔壁で囲んだ状態で、対応する発光色の発光材料を対応する画素の内部に蒸着して、各画素に発光素子の発光層を形成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば互いに隣接する画素の境界に沿って外側領域と内側領域とが帯状に配されている。換言すると個々の画素は内側領域と外側領域とによって二重に囲まれている。この外側領域及び内側領域は互いに隣接する画素の境界に沿って規定されているので、これらの領域を横切るように多数の配線が基板上に配設されている。配線は金属膜などの導体膜をパタニングしたもので、段差があるため基板上には凹凸が現れる。特に各画素の境界に沿ってこの凹凸が現れるため、外側領域に沿って外側の凹凸帯が生じ、内側領域に沿って内側の凹凸帯が生じる。従来の構造では、内側及び外側の区別が無いため、凹凸帯は単純な構造となっており、その上に隔壁を形成しても凹凸帯のパタンがそのまま現れることになる。
【００１２】
これに対し本発明では配線を構成する導体膜のパタンを適切にレイアウトすることで、外側の凹凸帯の凹部が画素の内側から見て内側の凹凸帯の凸部の背後に入る位置関係となるように工夫している。外側の凹部が内側の凸部の陰になるため、直進する粒子は外側の凹部を通っても内側の凸部で遮断されるため、画素の内部に進入することが無くなる。これにより転写方式で異なる発光色の有機ＥＬ材料を異なる画素に加熱蒸着した場合でも、画素間で混色が生じなくなり、色再現性の高い表示パネルを作成することが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる表示装置の全体構成を示すブロック図である。図示するように、本表示装置は、画素アレイ部（画素アレイ基板）１とこれを駆動する駆動部（３，４，５）とからなる。画素アレイ部１は、行状の走査配線ＷＳと、列状の信号配線ＳＬと、両者が交差する部分に配された行列状の画素２と、各画素２の各行に対応して配された電源配線ＤＳとを備えている。駆動部（３，４，５）は、各走査配線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査する制御用スキャナ（ライトスキャナ）４と、この線順次走査に合わせて各電源配線ＤＳに第１電位と第２電位で切換る電源電圧を供給する電源スキャナ（ドライブスキャナ）５と、この線順次走査に合わせて列状の信号配線ＳＬに映像信号となる信号電位と基準電位を供給する信号セレクタ（水平セレクタ）３とを備えている。なおライトスキャナ４は外部から供給されるクロック信号ＷＳｃｋに応じて動作し同じく外部から供給されるスタートパルスＷＳｓｐを順次転送することで、各走査配線ＷＳに制御信号を出力している。ドライブスキャナ５は外部から供給されるクロック信号ＤＳｃｋに応じて動作し、同じく外部から供給されるスタートパルスＤＳｓｐを順次転送することで、電源配線ＤＳの電位を線順次で切換えている。
【００１４】
図２は、図１に示した表示装置に含まれる画素２の具体的な構成を示す回路図である。図示するように本画素回路２は、有機ＥＬデバイスなどで代表される２端子型（ダイオード型）の発光素子ＥＬと、Ｎチャネル型のサンプリング用トランジスタＴ１（能動素子）と、同じくＮチャネル型の駆動用トランジスタＴ２（能動素子）と、薄膜タイプの保持容量Ｃ１とで構成されている。サンプリング用トランジスタＴ１はそのゲートが走査配線ＷＳに接続し、そのソース及びドレインの一方が信号配線ＳＬに接続し、他方が駆動用トランジスタＴ２のゲートＧに接続している。駆動用トランジスタＴ２は、そのソース及びドレインの一方が発光素子ＥＬに接続し、他方が電源配線ＤＳに接続している。本形態は駆動用トランジスタＴ２がＮチャネル側であり、ドレイン側が電源配線ＤＳに接続し、ソースＳ側が発光素子ＥＬのアノード側に接続している。発光素子ＥＬのカソードは所定のカソード電位Ｖｃａｔに固定されている。保持容量Ｃ１は駆動用トランジスタＴ２のソースＳとゲートＧとの間に接続している。かかる構成を有する画素２に対して、制御用スキャナ（ライトスキャナ）４は、走査配線ＷＳを低電位と高電位の間で切り換えることで順次制御信号を出力し、画素２を行単位で線順次走査する。電源スキャナ（ドライブスキャナ）５は、線順次走査に合わせて各電源配線ＤＳに第１電位Ｖｃｃと第２電位Ｖｓｓで切換る電源電圧を供給している。信号セレクタ（水平セレクタ）３は、線順次走査に合わせて列状の信号配線ＳＬに映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓを供給している。
【００１５】
かかる構成において、サンプリング用トランジスタＴ１は、走査配線ＷＳから供給された制御信号に応じて導通し、信号配線ＳＬから供給された信号電位Ｖｓｉｇをサンプリングして保持容量Ｃ１に保持する。駆動用トランジスタＴ２は、第１電位Ｖｃｃにある電源配線ＤＳから電流の供給を受け保持容量Ｃ１に保持された信号電位Ｖｓｉｇに応じて駆動電流を発光素子ＥＬに流す。制御用スキャナ４は、信号配線ＳＬが信号電位Ｖｓｉｇにある時間帯にサンプリング用トランジスタＴ１を導通状態にするため、所定の時間幅の制御信号を走査配線ＷＳに出力し、以って保持容量Ｃ１に信号電位Ｖｓｉｇを保持すると同時に駆動用トランジスタＴ２の移動度μに対する補正を信号電位Ｖｓｉｇに加える。
【００１６】
図３は、図２に示した発光素子ＥＬの形成方法を示す模式図である。本例では、発光素子ＥＬの発光材料が熱転写方式によって形成される。図示するようにまず画素アレイ基板１を用意する。この画素アレイ基板１には予め半導体製造プロセスで画素毎に薄膜トランジスタ等の能動素子や薄膜容量素子が集積形成されている。さらにアノードとなる電極も画素毎に形成されている。各画素２は予めＲＧＢ三原色のいずれかが割り当てられており、カラー表示が可能になっている。各画素２の境界に沿って隔壁５１が形成されており、個々の画素２を囲んでいる。
【００１７】
この画素アレイ基板１とは別にドナー基板（作業用基材）５２を用意する。このドナー基板５２の表面には丁度Ｒ画素に対応する部分に赤色（Ｒ）の発光材料５３が成膜されている。
【００１８】
この様にして予めアノードを形成した画素アレイ基板１、と赤色の発光材料５３を成膜したドナー基板５２を用意し、両者を隔壁５１を介して重ね合わせる。これにより個々の画素２は隔壁５１と画素アレイ基板５１の内面とドナー基板５２の内面によって囲まれ、密室状態となる。この様に画素２を密室状態とした後ドナー基板５２の裏側を加熱し、赤色の発光材料５３を蒸発させて、画素アレイ基板１側のアノードの上に蒸着する。かかる熱転写方式によりドナー基板５２側の赤色発光材料を精密に画素アレイ基板１側のＲ画素に転写形成することが出来る。その際、画素２を完全な密閉状態とすることが出来れば、蒸発した発光材料５３が隣接する画素に漏れ出すことがなく、混色を防ぐことが出来る。
【００１９】
この後使用済みのドナー基板５２を画素アレイ基板１から分離し、次の工程に進む。この段階ではＲ画素のアノードの上に赤色発光材料５３が選択的に転写されている。続いて緑色（Ｇ）の発光材料が選択的に形成された別のドナー基板を用意し、同じ熱転写工程を実施することで、Ｇ画素のアノードの上に緑色発光材料を選択的に転写することが出来る。同じようにしてＢ画素のアノードの上に青色発光材料を選択的にドナー基板側から画素アレイ基板１側に熱転写することが出来る。
【００２０】
図４は、画素２に形成された配線のレイアウトの一例を示す模式的な平面図である。但し図４に示した配線パタンのレイアウトは参考例であって、本発明の配線レイアウトとは異なる。図示するように、画素２の領域にはゲートライン、カソードライン、電源ラインなどの配線が横断している。ゲートラインは例えば図２に示した走査線ＷＳに相当している。ここではゲートラインをＷＳで表している。また電源ラインは図２に示した電源配線線ＤＳに対応している。ここではこの電源ラインをＤＳで表している。さらにカソードラインは図２に示した発光素子ＥＬのカソードに所定のカソード電圧を供給するもので、ここではカソードラインをＫＬで表してある。一般に電源ラインＤＳは各画素に十分な電流を供給するため、その電気抵抗を下げる必要があり、多層配線の構成をとる場合が多い。これに合わせてカソードラインＫＬやゲートラインＷＳも多層配線構造にする場合がある。一方各画素２を縦断するように信号配線ＳＬが形成されている。この信号配線ＳＬは隣り合う画素の境界に沿って配されており且つ各画素２を横断するゲートラインＷＳ，カソードラインＫＬ及び電源ラインＤＳの下側に位置している。ゲートラインＷＳ，カソードラインＫＬ及び電源ラインＤＳを上下二層の多層配線とする場合、下側の導体層は信号配線ＳＬと同層にする例がある。
【００２１】
図３に示した熱転写方式を採用する場合、各画素を囲む隔壁は、信号配線ＳＬに沿って形成される。この場合信号配線ＳＬの上にはゲートラインＷＳ，カソードランＫＬ及び電源ラインＤＳが横切っているため、各配線材料の肉厚に起因した段差が現れ、凹凸帯が信号線ＳＬに沿って生じることになる。
【００２２】
図５は、図４に示した鎖線に沿った断面構造を表している。画素アレイ基板１の上には下地の絶縁膜５５を介して信号配線ＳＬが形成されている。その上には層間絶縁膜５６を介してゲートラインＷＳ，カソードランＫＬ及び電源ラインＤＳが信号配線ＳＬと交差するようにレイアウトされている。これらの配線ＷＳ，ＫＬ及びＤＳを被覆するように平坦化膜５７が形成されている。平坦化膜５７の厚みは必ずしも十分に確保することが難しく、平坦化膜５７は配線ＷＳ，ＫＬ及びＤＳの段差を十分に埋めることが出来ない。従って平坦化膜５７の表面には信号配線ＳＬに沿って凸部５８及び凹部５９が生じる。この凸部５８と凹部５９は信号配線ＬＳに沿って連続しており、凹凸帯となっている。図から明らかなように、凸部５８は各配線ＷＳ，ＫＬ及びＤＳの上に現れ、凹部５９は隣り合う配線ＷＳ，ＫＬ，ＤＳの間に生じている。結局画素アレイ基板１は平坦化膜５７で覆われているものの、その上には各画素の境界に沿って凸部５８及び凹部５９が連続する凹凸帯が生じることになる。
【００２３】
熱転写方式を採用する場合、この凹凸帯に沿って隔壁を形成し、その上にドナー基板側を当接することになる。しかしながら隔壁は必ずしも凸部５８及び凹部５９を完全に平坦化することは出来ず、隔壁の頂部にも凸部５８や凹部５９に対応した凹凸帯が現れるため、ドナー基板を当接した場合でも凹部５９と対応する部分に若干の隙間が出来る。この隙間を介して異なる色の発光材料が漏れ出し混色の原因となる。
【００２４】
図６は、本発明に従ってレイアウトされた配線パタンを示す模式的な平面図である。理解を容易にするため、図４に示した参考例にかかる配線パタンと対応する部分には対応する参照番号を付してある。図４の参考例と同じように、各画素２を横断するようにゲートラインＷＳ、カソードラインＫＬ及び電源ラインＤＳが帯状に配されている。また各画素２を縦断するように信号配線ＳＬがパタニング形成されている。
【００２５】
画素２は隣接する画素との境界に沿って帯状に配された外側領域とその内側に沿って配された内側領域とを有する。図６では外側領域が鎖線Ａに沿って規定されており、内側領域は鎖線Ｂに沿って規定されている。鎖線Ａは信号配線ＳＬに沿ったものである。従って外側領域は信号配線ＳＬに沿った領域である。もともと信号配線ＳＬは互いに隣り合う画素の境に沿ってパタニング形成されている。一方内側領域（Ｂ）は外側領域（Ａ）と平行に配されており、画素２を二重に囲むようになっている。
【００２６】
外側領域（Ａ）に沿ってゲートラインＷＳ，カソードラインＫＬ，電源ラインＤＳの段差が現れるため、これが凹凸帯となる。同様に内側領域（Ｂ）に沿ってこれら配線ＷＳ，ＫＬ，ＤＳの段差に起因する凹凸帯が生じる。本発明では配線パタンを工夫しているため、内側領域（Ｂ）に沿ってパッド６０が設けてある。このパッド６０は信号配線ＳＬと同じ導体層で形成されているが、信号線ＳＬとは電気的に分離している。パッド６０と対応するようにその上に一部ゲートラインＷＳから延長した部分やカソードラインＫＬから延長した部分が設けてある。
【００２７】
図７は、図６に示した鎖線Ａ及びＢに沿った断面状態を表している。図７の上側半分は外側領域（Ａ）に沿った外側凹凸帯の断面構造を示す一方、図７の下半分は内側領域Ｂに沿った内側凹凸帯の断面構造を表している。
【００２８】
外側領域（Ａ）ではゲートラインＷＳ、カソードラインＫＬ及び電源ラインＤＳの段差と対応するように、平坦化膜５７の上に凸部５８及び凹部５９が連続した凹凸帯が現れている。
【００２９】
一方内側領域（Ｂ）では、信号配線ＳＬと同層のパッド６０の上にゲートラインＷＳの一部が延設されているため、ここが凸部５８となる。同様に他のパッド６０の上にカソードラインＫＬの延長部が重なっているため、ここにも凸部５８が現れる。両凸部５８の間に凹部５９が生じる。
【００３０】
外側領域（Ａ）の凹凸帯と内側領域（Ｂ）の凹凸帯を見れば明らかなように、配線ＳＬ，ＷＳ，ＫＬ，ＤＳを構成する導体膜のパタン（パッド６０やゲートラインＷＳ及びカソードラインＫＬの延長部など）を適切に配置して、外側の凹凸帯の凹部５９が画素の内側から見て内側の凹凸帯の凸部５８の背後に入る位置関係となるように工夫している。この様にすると、画素の内部から見て外側の凹部５９は内側の凸部５８の陰に入る。仮にこの凹凸パタンがそのまま隔壁の頂部にも現れるとすると、外側の凹部５９を通って異なる色の発光材料が熱転写処理のとき進入してくる。しかしながら外側の凹部５９を通った発光材料の粒子は内側の凸部５８で遮断されるため、それ以上画素の内部には入り込まない。従って隣の画素に蒸着すべき発光材料が誤って当該画素の内部に進入することはなく、混色を有効に防ぐことが出来る。
【００３１】
以上の説明から明らかなように、本発明によれば電源配線レイヤーで高さが低い凹部の横に信号配線と同層でパッドを置き、尚且つその上にも電源配線などをレイアウトして凸部を作る。さらにその上に隔壁を立てることで発光材料の混色を防ぎ色再現性の高いパネルを作成することが可能となる。また本発明では電源ラインＤＳに加えカソードラインＫＬやゲートラインＷＳも多層配線化することで開口率を大きくすることが可能となり、発光時有機ＥＬデバイスなどの発光素子に流す電流密度を小さくすることが出来る。その結果長寿命化が可能になる。カソードラインＫＬを多層化した電源ラインＤＳと同一のレイヤーで配線することで配線コストを抑えることが可能である。本発明によりカソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることが出来、均一な画質を得ることが可能である。
【００３２】
図８は、図６に示したパタンレイアウトの変形例を示す模式的な平面図である。変形例（１）はパッドを信号配線ＳＬと一体化している。尚且つパッドの上にゲートラインＷＳやカソードラインＫＬの延長部を配している。これにより外側の凹部５９と内側の凸部５８が画素２の内側から見て重なるようになっている。
【００３３】
変形例（２）は内側領域に配したパッドの代わりに、信号配線ＳＬをレイアウトしている。この様に外側領域と内側領域にそれぞれ信号配線ＳＬを形成することで、信号配線の電気抵抗も下げることが出来る。変形例（２）では外側の信号配線ＳＬが外側領域に対応し、内側の信号配線ＳＬが内側領域に対応している。内側領域の信号配線ＳＬの上にゲートラインＷＳから延長部が配され、カソードラインＫＬからも延長部が配されている。かかる構成により、外側領域の凹部５９と内側領域の凸部５８が画素２の中から見て重なるようになっている。
【００３４】
変形例（３）は信号配線ＳＬの両側にパッドを配置している。これにより画素２を囲む領域は三重構造となる。この様に画素２を囲む領域を二重構造よりも三重構造とすることでより確実に混色を防ぐことが出来る。さらには四重構造や五重構造とすることにより一層混色を防ぐことが出来る。
【００３５】
図９は、縦方向の信号配線ＳＬと横方向のゲートラインＷＳ，カソードラインＫＬ及び電源ラインＤＳは同層の金属膜で形成されており、多層配線となっていない。この場合でも各配線のパタンを適切にレイアウトすることで、外側領域の凹部５９と内側領域の凸部５８が画素２の内部から見て重なるようにすることが出来る。なお図９の例は信号配線ＳＬを上側の金属膜（例えばアルミニウム）と下側の多結晶シリコン膜とを重ねた積層構造としている。下側の多結晶シリコン膜は例えば薄膜トランジスタＴＦＴの素子領域と同層であり、その厚みは上側の金属アルミニウムに比べて無視できる程度に薄い。この様に横方向の電源配線レイヤーと縦方向の信号配線レイヤーが同一層に属する場合でも、高低差が存在する部分を互いにカバーするようにパタンレイアウトすることで、発光材料の混色を防ぐことが出来る。
【００３６】
図１０は、図２に示した画素の動作説明に供するタイミングチャートである。なおこのタイミングチャートは一例であって、図２に示した画素回路の制御シーケンスは図１０のタイミングチャートに限られるものではない。このタイミングチャートは時間軸を共通にして、走査配線ＷＳの電位変化、電源配線ＤＳの電位変化、信号配線ＳＬの電位変化を表してある。走査配線ＷＳの電位変化は制御信号を表し、サンプリング用トランジスタＴ１の開閉制御を行っている。電源配線ＤＳの電位変化は、電源電圧Ｖｃｃ，Ｖｓｓの切換えを表している。また信号配線ＳＬの電位変化は入力信号の信号電位Ｖｓｉｇと基準電位Ｖｏｆｓの切換えを表している。またこれらの電位変化と並行に、駆動用トランジスタＴ２のゲートＧ及びソースＳの電位変化も表している。前述したようにゲートＧとソースＳの電位差がＶｇｓである。
【００３７】
このタイミングチャートは画素の動作の遷移に合わせて期間を（１）〜（７）のように便宜的に区切ってある。当該フィールドに入る直前の期間（１）では発光素子ＥＬが発光状態にある。その後線順次走査の新しいフィールドに入ってまず最初の期間（２）で電源配線ＤＳを第１電位Ｖｃｃから第２電位Ｖｓｓに切り換える。次の期間（３）に進み入力信号をＶｓｉｇからＶｏｆｓに切り換える。さらに次の期間（４）でサンプリングトランジスタＴ１をオンする。この期間（２）〜（４）で駆動用トランジスタＴ２のゲート電圧及びソース電圧を初期化する。その期間（２）〜（４）は閾電圧補正のための準備期間であり、駆動用トランジスタＴ２のゲートＧがＶｏｆｓに初期化される一方、ソースＳがＶｓｓに初期化される。続いて閾値補正期間（５）で実際に閾電圧補正動作が行われ、駆動用トランジスタＴ２のゲートＧとソースＳとの間に閾電圧Ｖｔｈに相当する電圧が保持される。実際にはＶｔｈに相当する電圧が、駆動用トランジスタＴ２のゲートＧとソースＳとの間に接続された保持容量Ｃ１に書き込まれることになる。この後書き込み期間／移動度補正期間（６）に進む。ここで映像信号の信号電位ＶｓｉｇがＶｔｈに足し込まれる形で保持容量Ｃ１に書き込まれると共に、移動度補正用の電圧ΔＶが保持容量Ｃ１に保持された電圧から差し引かれる。この書き込み期間／移動度補正期間（６）では、信号配線ＳＬが信号電位Ｖｓｉｇにある時間帯にサンプリング用トランジスタＴ１を導通状態にする必要がある。この後発光期間（７）に進み、信号電位Ｖｓｉｇに応じた輝度で発光素子が発光する。その際信号電位Ｖｓｉｇは閾電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶとによって調整されているため、発光素子ＥＬの発光輝度は駆動用トランジスタＴ２の閾電圧Ｖｔｈや移動度μのばらつきの影響を受けることはない。なお発光期間（７）の最初でブートストラップ動作が行われ、駆動用トランジスタＴ２のゲートＧ／ソースＳ間電圧Ｖｇｓを一定に維持したまま、駆動用トランジスタＴ２のゲート電位及びソース電位が上昇する。
【００３８】
引き続き図１１〜図１８を参照して、図２に示した画素回路の動作を詳細に説明する。まず図１１に示したように発光期間（１）では、電源電位がＶｃｃにセットされ、サンプリング用トランジスタＴ１はオフしている。このとき駆動用トランジスタＴ２は飽和領域で動作するようにセットされているため、発光素子ＥＬに流れる駆動電流Ｉｄｓは駆動用トランジスタＴ２のゲートＧ／ソースＳ間に印加される電圧Ｖｇｓに応じて、以下のトランジスタ特性式で示される値を取る。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２
ここでμは駆動用トランジスタの移動度、Ｗは駆動用トランジスタのチャネル幅、Ｌは同じくチャネル長、Ｃｏｘは同じくゲート絶縁容量、Ｖｔｈは同じく閾電圧である。この特性式から明らかなように駆動用トランジスタＴ２は飽和領域で動作するとき、ゲート電圧Ｖｇｓに応じてドレイン電流Ｉｄｓを供給する定電流源として機能する。
【００３９】
続いて図１２に示すように準備期間（２），（３）に入ると電源配線（電源ライン）の電位をＶｓｓにする。このときＶｓｓは発光素子ＥＬの閾電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さくなるように設定している。即ちＶｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔであるので、発光素子ＥＬは消灯し、電源ライン側が駆動用トランジスタＴ２のソースとなる。このとき発光素子ＥＬのアノードはＶｓｓに充電される。
【００４０】
さらに図１３に示すように次の準備期間（４）に入ると、信号配線ＳＬの電位がＶｏｆｓになる一方サンプリング用トランジスタＴ１がオンして、駆動用トランジスタＴ２のゲート電位をＶｏｆｓとする。この様にして駆動用トランジスタＴ２のソースＳ及びゲートＧが初期化され、このときのゲート電圧ＶｇｓはＶｏｆｓ−Ｖｓｓの値となる。Ｖｇｓ＝Ｖｏｆｓ−Ｖｓｓは駆動用トランジスタＴ２の閾電圧Ｖｔｈよりも大きな値となるように設定されている。この様にＶｇｓ＞Ｖｔｈになるように駆動用トランジスタＴ２を初期化することで、次に来る閾電圧補正動作の準備が完了する。
【００４１】
続いて図１４に示すように閾電圧補正期間（５）に進むと、電源配線ＤＳ（電源ライン）の電位がＶｃｃに戻る。電源電圧をＶｃｃとすることで発光素子ＥＬのアノードが駆動用トランジスタＴ２のソースＳとなり、図示のように電流が流れる。このとき発光素子ＥＬの等価回路は図示のようにダイオードＴｅｌと容量Ｃｅｌの並列接続で表される。アノード電位（即ちソース電位Ｖｓｓ）がＶｃａｔ＋Ｖｔｈｅｌよりも低いので、ダイオードＴｅｌはオフ状態にあり、そこに流れるリーク電流は駆動用トランジスタＴ２に流れる電流よりもかなり小さい。よって駆動用トランジスタＴ２に流れる電流はほとんどが保持容量Ｃ１と等価容量Ｃｅｌを充電するために使われる。
【００４２】
図１５は図１４に示した閾電圧補正期間（５）における駆動用トランジスタＴ２のソース電圧の時間変化を表している。図示するように、駆動用トランジスタＴ２のソース電圧（即ち発光素子ＥＬのアノード電圧）は時間と共にＶｓｓから上昇する。閾電圧補正期間（５）が経過すると駆動用トランジスタＴ２はカットオフし、そのソースＳとゲートＧとの間の電圧ＶｇｓはＶｔｈとなる。このときソース電位はＶｏｆｓ−Ｖｔｈで与えられる。この値Ｖｏｆｓ−Ｖｔｈは依然としてＶｃａｔ＋Ｖｔｈｅｌよりも低くなっており、発光素子ＥＬは遮断状態にある。
【００４３】
次に図１６に示すように書き込み期間／移動度補正期間（６）に入ると、サンプリング用トランジスタＴ１を引き続きオンした状態で信号配線ＳＬの電位をＶｏｆｓからＶｓｉｇに切り換える。このとき信号電位Ｖｓｉｇは階調に応じた電圧となっている。駆動用トランジスタＴ２のゲート電位はサンプリング用トランジスタＴ１をオンしているためＶｓｉｇとなる。一方ソース電位は電源Ｖｃｃから電流が流れるため時間と共に上昇していく。この時点でも駆動用トランジスタＴ２のソース電位が発光素子ＥＬの閾電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を超えていないので、駆動用トランジスタＴ２から流れる電流はもっぱら等価容量Ｃｅｌと保持容量Ｃ１の充電に使われる。このとき既に駆動用トランジスタＴ２の閾電圧補正動作は完了しているため、駆動用トランジスタＴ２が流す電流は移動度μを反映したものとなる。具体的に言うと移動度μが大きい駆動用トランジスタＴ２はこのときの電流量が大きく、ソースの電位上昇分ΔＶも大きい。逆に移動度μが小さい場合駆動用トランジスタＴ２の電流量が小さく、ソースの上昇分ΔＶは小さくなる。かかる動作により駆動用トランジスタＴ２のゲート電圧Ｖｇｓは移動度μを反映してΔＶだけ圧縮され、移動度補正期間（６）が完了した時点で完全に移動度μを補正したＶｇｓが得られる。
【００４４】
図１７は、上述した移動度補正期間（６）における駆動用トランジスタＴ２のソース電圧の時間的な変化を示すグラフである。図示するように駆動用トランジスタＴ２の移動度が大きいとソース電圧は速く上昇し、それだけＶｇｓが圧縮される。即ち移動度μが大きいとその影響を打ち消すようにＶｇｓが圧縮され、駆動電流が抑制できる。一方移動度μが小さい場合駆動用トランジスタＴ２のソース電圧はそれほど速く上昇しないので、Ｖｇｓも強く圧縮を受けることはない。したがって移動度μが小さい場合、駆動用トランジスタのＶｇｓは小さい駆動能力を補うように大きな圧縮がかからない。
【００４５】
図１８は発光期間（７）の動作状態を表している。この発光期間（７）ではサンプリング用トランジスタＴ１をオフして発光素子ＥＬを発光させる。駆動用トランジスタＴ２のゲート電圧Ｖｇｓは一定に保たれており、駆動用トランジスタＴ２は前述した特性式に従って一定の電流Ｉｄｓ´を発光素子ＥＬに流す。発光素子ＥＬのアノード電圧（即ち駆動用トランジスタＴ２のソース電圧）は発光素子ＥＬにＩｄｓ´という電流が流れるため、Ｖｘまで上昇しこれがＶｃａｔ＋Ｖｔｈｅｌを超えた時点で発光素子ＥＬが発光する。発光素子ＥＬは発光時間が長くなるとその電流／電圧特性は変化してしまう。そのため図１８に示したソースＳの電位が変化する。しかしながら駆動用トランジスタＴ２のゲート電圧Ｖｇｓはブートストラップ動作により一定値に保たれているので、発光素子ＥＬに流れる電流Ｉｄｓ´は変化しない。よって発光素子ＥＬの電流／電圧特性が劣化しても、一定の駆動電流Ｉｄｓ´が常に流れていて、発光素子ＥＬの輝度が変化することはない。
【００４６】
本発明にかかる表示装置は、図１９に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【００４７】
本発明にかかる表示装置は、図２０に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００４８】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
【００４９】
図２１は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００５０】
図２２は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００５１】
図２３は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００５２】
図２４は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００５３】
図２５は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００５４】
【図１】本発明にかかる表示装置の全体構成を示すブロック図である。
【図２】図１に示した表示装置に形成される画素の一例を示す回路図である。
【図３】本発明にかかる表示装置の製造方法を示す模式図である。
【図４】画素のパタンレイアウトの参考例を示す平面図である。
【図５】同じく画素のパタンレイアウトの参考例を示す断面図である。
【図６】本発明にかかる配線レイアウトの一例を示す平面図である。
【図７】本発明にかかる配線レイアウトの一例を示す断面図である。
【図８】本発明にかかる配線レイアウトの変形例を示す模式的な平面図である。
【図９】同じく変形例を示す模式的な平面図である。
【図１０】図２に示した画素の動作説明に供するタイミングチャートである。
【図１１】図２に示した画素の動作説明に供する模式図である。
【図１２】同じく動作説明に供する模式図である。
【図１３】同じく動作説明に供する模式図である。
【図１４】同じく動作説明に供する模式図である。
【図１５】同じく動作説明に供するグラフである。
【図１６】同じく動作説明に供する模式図である。
【図１７】同じく動作説明に供するグラフである。
【図１８】同じく動作説明に供する模式図である。
【図１９】本発明にかかる表示装置のデバイス構成を示す断面図である。
【図２０】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図２１】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図２２】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図２３】本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図２４】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図２５】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【００５５】
１・・・画素アレイ基板、２・・・画素、３・・・信号セレクタ、４・・・制御用スキャナ、５・・・電源スキャナ、５１・・・隔壁、５２・・・ドナー基板（作業用基材）、５３・・・発光材料、５７・・・平坦化膜、５８・・・凸部、５９・・・凹部、Ｔ１・・・サンプリング用トランジスタ、Ｔ２・・・駆動用トランジスタ、Ｃ１・・・保持容量、ＥＬ・・・発光素子、ＷＳ・・・走査配線、ＤＳ・・・電源配線、ＳＬ・・・信号配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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