(57)【要約】【課題】回路規模を抑えつつ高速な乱数生成ビットレートが達成可能な乱数生成装置を提供する。【解決手段】ノイズ信号と基準信号の差成分を増幅して増幅信号を出力する増幅器１０１と；増幅信号をそれぞれが持つ互いに異なる固有の閾値を基準に２値化することにより、複数の２値化信号を得る複数の２値化回路１０２−１乃至１０２−ｎと；複数の２値化信号の排他的論理和を演算して乱数のパルス列を出力する論理演算回路１０３と；を具備する。【選択図】図１
2008242832.tif 000002
【特許請求の範囲】
【請求項１】
ノイズ信号と基準信号の差成分を増幅して増幅信号を出力する増幅器と、
前記増幅信号をそれぞれが持つ互いに異なる固有の閾値を基準に２値化することにより、複数の２値化信号を得る複数の２値化回路と、
前記複数の２値化信号の排他的論理和を演算して乱数のパルス列を出力する論理演算回路と
を具備することを特徴とする乱数生成装置。
【請求項２】
前記ノイズ信号は、周波数が高いほどノイズ強度が減少する特性を有することを特徴とする請求項１記載の乱数生成装置。
【請求項３】
前記２値化回路の数は奇数個であることを特徴とする請求項１または２のいずれか１項記載の乱数生成装置。
【請求項４】
前記複数の２値化回路は、ＣＭＯＳインバータをそれぞれ含み、当該ＣＭＯＳインバータを構成するＭＯＳトランジスタのサイズ及び製造条件の少なくとも一方が前記複数の２値化回路間で異なることにより前記異なる閾値を有することを特徴とする請求項１乃至３のいずれか１項記載の乱数生成装置。
【請求項５】
前記複数の２値化回路は、前記増幅信号を受ける第１ゲート端子、第１の電源に接続される第１ソース端子、及び前記２値化信号が取り出される第１ドレイン端子を有する第１導電型ＭＯＳトランジスタと、前記増幅信号を受ける第２ゲート端子、第２の電源に接続される第２ソース端子、及び前記２値化信号が取り出される第２ドレイン端子を有する第２導電型ＭＯＳトランジスタと、前記第１ソース端子と前記第１の電源との間または前記第２ソース端子と前記第２の電源との間に抵抗性負荷とを有し、前記抵抗性負荷の値が前記複数の２値化回路間で異なることにより前記異なる閾値を持つことを特徴とする請求項１乃至３のいずれか１項記載の乱数生成装置。
【請求項６】
前記複数の２値化回路は、前記増幅信号を受けるゲート端子、第１電源に接続されるソース端子、及び前記２値化信号が取り出されるドレイン端子を有するＭＯＳトランジスタと、前記ドレイン端子と第２の電源との間に挿入される抵抗性負荷とをそれぞれ有し、前記抵抗性負荷の値が前記複数の２値化回路間で異なることにより前記異なる閾値を持つことを特徴とする請求項１乃至３のいずれか１項記載の乱数生成装置。
【請求項７】
前記基準信号は前記ノイズ信号から高周波成分を除去した信号であることを特徴とする請求項１乃至６のいずれか１項記載の乱数生成装置。
【請求項８】
前記ノイズ信号は予め低周波成分が除去されていることを特徴とする請求項１乃６のいずれか１項記載の乱数生成装置。
【請求項９】
クロックパルスを生成するクロックジェネレータと、
前記クロックパルスが入力されるクロックイネーブル端子と、前記パルス列が入力されるクロック端子とを有し、前記クロックパルスの各パルス期間に前記クロック端子に入力される前記パルス列を計数し、計数値の下位１ビットを乱数列として出力するカウンタと、
を更に具備することを特徴とする請求項１乃至８のいずれか１項記載の乱数生成装置。
【請求項１０】
クロックパルスを生成するクロックジェネレータと、
前記パルス列を分周して分周パルスを出力する分周器と、
前記クロックパルスが入力されるクロック端子と、前記分周パルスが入力されるクロックイネーブル端子とを有し、前記分周パルスの各パルス期間に前記クロック端子に入力される前記クロックパルスを計数し、計数値の下位１ビットを乱数列として出力するカウンタと、
を更に具備することを特徴とする請求項１乃至８のいずれか１項記載の乱数生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理的な揺らぎを利用する乱数生成装置に関する。
【背景技術】
【０００２】
インターネットに代表される情報通信技術の発達に伴い、情報セキュリティに対する要求が強くなっている。情報セキュリティの強度は、予測困難性を生み出す乱数の精度に依存している。また、科学技術計算やゲームの分野においても乱数は利用されている。
【０００３】
従来、擬似乱数生成アルゴリズムに基づいて擬似的に生成される乱数列（算術乱数という）が知られている。算術乱数はアルゴリズムに基づいて生成されるため、理論的には予測可能であり、また内部の初期値（シード）が分かれば実際に生成される前に計算することもできる。一方、半導体集積回路や素子のノイズといった物理的な揺らぎを利用することにより、予測困難な乱数を生成する手法が提案されている。
【０００４】
特許文献１では素子が発生するノイズを増幅器によって増幅した後、必要な周波数帯域でフィルタリングした信号をコンパレータによって基準電圧と比較後、サンプリングした２値化信号を利用して乱数を生成する装置が提案されている。特許文献１の乱数生成装置では、高い乱数生成ビットレートを実現しようとする場合にはノイズの高周波成分を利用する必要があるが、高周波の信号に対してはコンパレータとして用いる差動増幅器の増幅率（ゲイン）が低下し、２値化信号として十分な振幅が得られない。従って、高ゲインの回路を用いて振幅を確保する必要があるが、高ゲインの回路は一般に入力電圧範囲が狭い。ここで、半導体回路中で発生するノイズとして周波数に対して単調に振幅が減少するフリッカ（１／ｆ）ノイズが知られているが、フリッカノイズはいわゆる白色雑音に比べてノイズ強度が強く、増幅器を小さく構成できる点で有利である。しかしながら、高い乱数生成ビットレートを実現するにはフリッカノイズの高周波成分を利用する必要があるものの、前述したようにフリッカノイズは高周波ほど振幅が小さく、低周波成分が支配的なノイズである。このため、前述したような入力電圧範囲が狭い高ゲイン回路を用いる場合、２値化信号はノイズの低周波成分の影響を強く受け、ノイズの高周波成分の揺らぎとは無関係に「Ｈ」または「Ｌ」に固定されるおそれがある。
【０００５】
一方、特許文献２ではデジタル化の閾値電圧をずらした複数のコンパレータを用いることにより複数の２値化信号を得て、これら２値化信号に論理演算を施した乱数出力を得る乱数生成装置について提案されている。
【特許文献１】特開２００３−１３１８６７号公報
【特許文献２】特開２００１−１００９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の乱数生成装置では、例えばフリッカノイズの高周波成分を利用した乱数生成が困難なため、高速な乱数生成ビットレートを達成するには不向きである。また、特許文献２の乱数生成装置では、複数のコンパレータ及びこれらコンパレータに供給する基準電圧（デジタル化の閾値電圧）を複数生成するための回路が別途必要となり、回路規模が大きくなってしまう。
【０００７】
本発明は、回路規模を抑えつつ高速な乱数生成ビットレートが達成可能な乱数生成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る乱数生成装置は、ノイズ信号と基準信号の差成分を増幅して増幅信号を出力する増幅器と；前記増幅信号をそれぞれが持つ互いに異なる固有の閾値を基準に２値化することにより、複数の２値化信号を得る複数の２値化回路と；前記複数の２値化信号の排他的論理和を演算して乱数のパルス列を出力する論理演算回路と；を具備する。
【発明の効果】
【０００９】
本発明によれば、回路規模を抑えつつ高速な乱数生成ビットレートが達成可能な乱数生成装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係る乱数生成装置は差動増幅器１０１、複数の２値化回路１０２−１乃至１０２−ｎ（ｎは２以上の自然数）及び論理演算回路１０３を有する。乱数生成装置は第１及び第２入力端子及び出力端子を持ち、第１及び第２入力端子に入力される２つの入力信号に基づいて生成したパルス列（乱数列）を出力端子より出力する。
【００１１】
差動増幅器１０１は第１及び第２入力端子及び出力端子を持つ。差動増幅器１０１の第１及び第２入力端子は乱数生成装置の第１及び第２入力端子であり、乱数生成装置への２つの入力信号を夫々受ける。差動増幅器１０１は、第１入力端子に印加される第１入力信号の電圧Ｖ１と第２入力端子に印加される第２入力信号の電圧Ｖ２との差動成分（Ｖ１−Ｖ２）をゲインＡにて増幅した電圧Ｖout＝Ａ（Ｖ１−Ｖ２）の出力信号を出力端子より出力する。
【００１２】
本実施形態では、第１入力信号としてノイズ信号、第２入力信号として基準信号を入力するものとする。この結果、差動増幅器１０１の出力信号の振幅はランダムな揺らぎを持つ。ここで、具体的には差動増幅器１０１は例えば図２に示す２段構成の差動増幅器で実現される。
【００１３】
図２に示す差動増幅器は、ｎ型ＭＯＳトランジスタＭ１、Ｍ２、Ｍ５、Ｍ７、Ｍ９及びｐ型ＭＯＳトランジスタＭ３、Ｍ４、Ｍ６、Ｍ８によって構成される。ｐ型ＭＯＳトランジスタＭ６及びｎ型ＭＯＳトランジスタＭ７はバイアス回路を形成し、ｎ型ＭＯＳトランジスタＭ１、Ｍ２、Ｍ５及びｐ型ＭＯＳトランジスタＭ３、Ｍ４は差動増幅段（第１増幅段）を形成し、ｐ型ＭＯＳトランジスタＭ８及びｎ型ＭＯＳトランジスタＭ９は第２増幅段を形成する。ｎ型ＭＯＳトランジスタＭ１のゲート端子が第１入力端子、ｎ型ＭＯＳトランジスタＭ２のゲート端子が第２入力端子として機能し、第１入力信号及び第２入力信号が夫々入力される。また、ｎ型ＭＯＳトランジスタＭ９のドレイン端子が出力端子として機能し、増幅された出力信号が取り出される。
【００１４】
また、差動増幅器１０１の出力信号は複数の２値化回路１０２−１乃至１０２−ｎに入力されるが、駆動能力を高めるために差動増幅器１０１を構成するＭＯＳトランジスタのチャネル幅を、２値化回路１０２−１乃至１０２−ｎを構成するＭＯＳトランジスタのチャネル幅より大きく構成するとよい。特に、差動増幅器１０１の出力段に相当するＭＯＳトランジスタのチャネル幅を大きく構成する。
【００１５】
具体的には２値化回路１０２−１乃至１０２−ｎの数がｎ個であるから、単純にこれらを構成するＭＯＳトランジスタのチャネル幅のｎ倍程度の大きさを差動増幅器１０１の出力段を構成するＭＯＳトランジスタのチャネル幅とする。また、実際にはｎ倍では十分過ぎるのでｎの値によってはｎ／３またはｎ／４倍程度の大きさとしてもよい。また、逆に２値化回路１０２−１乃至１０２−ｎを構成する各トランジスタのチャネル幅を小さく（例えば１／ｎ倍や、３／ｎ倍または４／ｎ倍）しても同様の効果が得られる。
【００１６】
２値化回路１０２−１乃至１０２−ｎは、差動増幅器１０１の出力信号を夫々異なる固有の閾値を基準として２値化し、ｎ個の２値化信号を出力する。ここで、固有の閾値とは、複数の２値化回路１０２−１乃至１０２−ｎの閾値は外部からの信号等によって制御されるものではなく、各回路の回路構成や素子選択によって決まる閾値である。２値化回路１０２−１乃至１０２−ｎは、例えば同一ノードに接続されるｎ個のインバータの論理反転閾値をずらすことにより実現できる。
【００１７】
インバータの論理反転閾値をずらすには、具体的には例えばインバータを構成するｐ型ＭＯＳトランジスタやｎ型ＭＯＳトランジスタの製造条件を変えることによって閾値電圧Ｖthを調整したり、チャネル長やチャネル幅を変更したりする。また、図３（ａ）に示すようにＣＭＯＳインバータを構成するｐ型ＭＯＳトランジスタのソース端子と電源ＶＤＤとの間に抵抗性負荷（例えばダイオード接続したｐ型ＭＯＳトランジスタ）を挿入し、当該抵抗性負荷の値を調整してもよい。また、図３（ｃ）に示すようにＣＭＯＳインバータを構成するｎ型ＭＯＳトランジスタのソース端子とグラウンドＧＮＤとの間に抵抗性負荷（例えばダイオード接続したｎ型ＭＯＳトランジスタ）を挿入し、当該抵抗性負荷の値を調整してもよい。
【００１８】
また、図５（ａ）に示すようにｎ型ＭＯＳトランジスタのゲート端子を入力端子とし、当該ｎ型ＭＯＳトランジスタのソース端子とグラウンドＧＮＤの間に抵抗性負荷（例えば調整用電圧源からバイアス電圧をゲート端子に印加されるｐ型ＭＯＳトランジスタ）を挿入し、当該抵抗性負荷の値を調整してもよい。また、図５（ｃ）に示すようにｐ型ＭＯＳトランジスタのゲート端子を入力端子とし、当該ｐ型ＭＯＳトランジスタのソース端子と電源ＶＤＤの間に抵抗性負荷（例えば調整用電圧源からバイアス電圧をゲート端子に印加されるｎ型ＭＯＳトランジスタ）を挿入し、当該抵抗性負荷の値を調整してもよい。尚、これら各抵抗性負荷の大きさを変えることにより閾値を変化させられる。
【００１９】
以下、図３乃至図６を用いて異なる閾値を持つ３つの２値化回路１０２−１乃至１０２−３の回路構成の例について説明する。  
図３（ａ）に示すように、第１閾値ＴＨａを持つ２値化回路１０２−１はｐ型ＭＯＳトランジスタＭ１ａ及びｎ型ＭＯＳトランジスタＭ２ａで構成されるＣＭＯＳインバータにおいて、ｐ型ＭＯＳトランジスタＭ１aのソース端子と１．８Ｖの電源ＶＤＤとの間に抵抗性負荷としてダイオード接続したｐ型ＭＯＳトランジスタＭＲａを挿入している。また、図３（ｂ）に示すように、第２閾値ＴＨｂを持つ２値化回路１０２−２は、ｐ型ＭＯＳトランジスタＭ１ｂ及びｎ型ＭＯＳトランジスタＭ２ｂによって構成されるＣＭＯＳインバータを用いる。また、図３（ｃ）に示すように第３閾値ＴＨｃを持つ２値化回路１０２−３はｐ型ＭＯＳトランジスタM１ｃ及びｎ型ＭＯＳトランジスタＭ２ｃによって構成されるＣＭＯＳインバータにおいて、ｎ型ＭＯＳトランジスタＭ２ｃのソース端子とグラウンドＧＮＤの間に抵抗性負荷としてダイオード接続したｎ型ＭＯＳトランジスタＭＲｃを挿入している。
【００２０】
図４に示すように、図３（ａ）に示す２値化回路１０２−１の入出力特性はＷ１、図３（ｂ）に示す２値化回路１０２−２の入出力特性はＷ２、図３（ｃ）に示す２値化回路１０２−３の入出力特性はＷ３となる。従って、後述する論理演算回路１０３の行う論理演算がこれら２値化信号の排他的論理和であれば、例えば差動増幅器１０１からの入力が第１閾値ＴＨａ未満あれば、２値化回路１０２−１乃至１０２−３の出力は全て「Ｈ」レベルとなり、乱数出力は「Ｈ」となる。また、差動増幅器１０１からの入力が第１閾値ＴＨａ以上第２閾値ＴＨｂ未満であれば、２値化回路１０２−１の出力は「Ｌ」レベル、２値化回路１０２−２及び１０２−３の出力は「Ｈ」レベルとなり、乱数出力は「Ｌ」となる。また、差動増幅器１０１からの入力が第２閾値ＴＨｂ以上第３閾値ＴＨｃ未満であれば、２値化回路１０２−１及び１０２−２の出力は「Ｌ」レベル、２値化回路１０２−３の出力は「Ｈ」レベルとなり、乱数出力は「Ｈ」となる。また、差動増幅器１０１からの入力が第３閾値ＴＨｃ以上であれば、２値化回路１０２−１乃至１０２−３の出力は全て「Ｌ」レベルとなり、乱数出力は「Ｌ」となる。
【００２１】
ここで、図３（ａ）及び図３（ｃ）に示す回路では、図４中の入出力特性Ｗ１及びＷ３に示すように、低電圧側や高電圧側でフルスイングしていない（電源電圧１．８Ｖやグラウンド電圧０Ｖに達していない）。しかしながら、この問題はこれら各回路の後段に例えば図３（ｂ）に示すような通常のＣＭＯＳインバータを接続することにより解決できる。
【００２２】
一方、図５（ａ）に示すように、第１閾値ＴＨｄを持つ２値化回路１０２−１はｎ型ＭＯＳトランジスタＭｄ１のゲート端子を入力端子とし、ｎ型ＭＯＳトランジスタＭｄ１のドレイン端子と２．５Ｖの電源ＶＤＤの間に調整用電圧源から２．０Ｖのバイアス電圧Ｖbias1をゲート端子に印加されるｐ型ＭＯＳトランジスタＭｒｄを挿入している。また、図５（ｂ）に示すように、第２閾値ＴＨｅを持つ２値化回路１０２−２は、ｐ型ＭＯＳトランジスタＭ１ｅ及びｎ型ＭＯＳトランジスタＭ２ｅによって構成されるＣＭＯＳインバータを用いる。また、図５（ｃ）に示すように第３閾値ＴＨｆを持つ２値化回路１０２−３はｐ型ＭＯＳトランジスタＭｆ１のゲート端子を入力端子とし、ｐ型ＭＯＳトランジスタのドレイン端子とグラウンドＧＮＤの間に調整用電圧源から０．５Ｖのバイアス電圧Ｖbias2をゲート端子に印加されるｎ型ＭＯＳトランジスタＭｒｆを挿入している。
【００２３】
図６に示すように、図５（ａ）に示す２値化回路１０２−１の入出力特性はＷ４、図５（ｂ）に示す２値化回路１０２−２の入出力特性はＷ５、図５（ｃ）に示す２値化回路１０２−３の入出力特性はＷ６となる。従って、後述する論理演算回路１０３の行う論理演算がこれら２値化信号の排他的論理和であれば、例えば差動増幅器１０１からの入力が第１閾値ＴＨｄ未満あれば、２値化回路１０２−１乃至１０２−３の出力は全て「Ｈ」レベルとなり、乱数出力は「Ｈ」となる。また、差動増幅器１０１からの入力が第１閾値ＴＨｄ以上第２閾値ＴＨｅ未満であれば、２値化回路１０２−１の出力は「Ｌ」レベル、２値化回路１０２−２及び１０２−３の出力は「Ｈ」レベルとなり、乱数出力は「Ｌ」となる。また、差動増幅器１０１からの入力が第２閾値ＴＨｅ以上第３閾値ＴＨｆ未満であれば、２値化回路１０２−１及び１０２−２の出力は「Ｌ」レベル、２値化回路１０２−３の出力は「Ｈ」レベルとなり、乱数出力は「Ｈ」となる。また、差動増幅器１０１からの入力が第３閾値ＴＨｆ以上であれば、２値化回路１０２−１乃至１０２−３の出力は全て「Ｌ」レベルとなり、乱数出力は「Ｌ」となる。
【００２４】
論理演算回路１０３はｎ個の入力端子と１つの出力端子を持つ。論理演算回路１０３の出力端子は乱数生成装置の出力端子であり、乱数生成装置が生成した乱数を出力する。論理演算回路１０３はｎ個の入力端子に入力された２値化信号を用いて論理演算を行い、出力信号としての乱数を得る。この１ビットの乱数によって出力乱数列が形成される。具体的には例えば論理演算回路１０３は、ｎ個の２値化信号の排他的論理和を算出する。即ちｎ個の２値化信号に奇数個の「Ｈ」が存在すれば乱数として「Ｈ」を出力し、偶数個の「Ｈ」が存在すれば乱数として「Ｌ」を出力する。
【００２５】
ここで、差動増幅器１０１の第１入力端子に入力したノイズ信号が大きく揺らいでいる場合には、差動増幅器１０１の出力信号が２値化回路１０２−１乃至１０２−ｎの全ての閾値を下回るか上回るかし、ｎ個の２値化信号の全てが「Ｌ」または「Ｈ」となることがあり得る。このとき、ｎが偶数個であると、論理演算回路１０３の出力は「Ｌ」に固定されてしまう。一方、ｎが奇数個であれば論理演算回路１０３の出力は「Ｌ」とも「Ｈ」ともなり得る。従って、２値化回路１０２の個数は奇数個が望ましい。尚、論理演算回路１０３が行う論理演算は排他的論理和に限らず、ｎ個の２値化信号から１個の乱数が得られるように否定、論理和及び論理積を適宜組み合わせた演算でもよい。
【００２６】
以下、図７を用いて本実施形態に係る乱数生成装置における信号処理の一例について説明する。尚、以下の説明では複数の２値化回路１０２−１乃至１０２−ｎは３つの閾値ＴＨ１乃至ＴＨ３を夫々持つ３つの２値化回路１０２−１乃至１０２−３によって構成されているものとする。また、論理演算回路１０３が行う演算は排他的論理和とする。
【００２７】
例えば図７（ａ）に示す信号が差動増幅器１０１に与えられたとする。図７（ａ）において実線がノイズ信号、破線が基準信号を夫々示している。差動増幅器１０１はこれら信号の差分を増幅し、図７（ｂ）に示す増幅信号を得る。図７（ｃ）下段に示すように、２値化回路１０２−１は図７（ｂ）に示す増幅信号が閾値ＴＨ１以上の間は「Ｈ」レベルの信号を出力し、閾値ＴＨ１未満の間は「Ｌ」レベルの信号を出力する。また、図７（ｃ）中段に示すように、２値化回路１０２−２は図７（ｂ）に示す増幅信号が閾値ＴＨ２以上の間は「Ｈ」レベルの信号を出力し、閾値ＴＨ２未満の間は「Ｌ」レベルの信号を出力する。また、図７（ｃ）の下段に示すように、２値化回路１０２−３は図７（ｂ）に示す増幅信号が閾値ＴＨ３以上の間は「Ｈ」レベルの信号を出力し、閾値ＴＨ３未満の間は「Ｌ」レベルの信号を出力する。論理演算回路１０３は、図７（ｃ）に示す各信号の排他的論理和を求め、図７（ｄ）に示す信号を乱数として出力する。即ち、論理演算回路１０３は図７に示す３つの信号中に奇数個の「Ｈ」があれば「Ｈ」を出力し、偶数個の「Ｈ」があれば「Ｌ」を出力する。
【００２８】
以上説明したように、本実施形態では異なる閾値を持つ複数の２値化回路１０２−１乃至１０２−ｎによって複数の２値化信号を得て、これら複数の２値化信号に論理演算を施すことにより乱数を得ている。従って、本実施形態に係る乱数生成装置によれば振幅の小さな、例えばフリッカノイズの高周波成分を乱数生成に利用できることとなり、高速な乱数生成ビットレートを達成できる。この効果を概念的に説明すると、図８に示すように従来の乱数生成装置が乱数生成に利用できる限界のノイズ強度ｎ１よりも小さなノイズ強度ｎ２であっても、本実施形態に係る乱数生成装置であれば乱数生成に利用できる。従ってフリッカノイズを利用する場合、従来の乱数生成装置が利用できる限界の周波数ｆ１よりも高い周波数ｆ２の周波数成分を乱数生成に利用でき、高速な乱数生成ビットレートを達成できる。また、コンパレータを複数用いる従来の乱数生成装置とは異なり、デジタル化のための閾値電圧を生成する必要が無いため安定に装置が動作し、しかも複数の閾値電圧を生成する回路が必要ないため回路規模も抑えられる。
【００２９】
（第２の実施形態）  
図９に示すように、本発明の第２の実施形態に係る乱数生成装置は、前述した第１の実施形態に係る乱数生成装置と同様の構成の乱数生成ユニット１００と、乱数生成ユニット１００前段に配置された入力信号生成部２００を更に備えている。入力信号生成部２００は入力バッファ２０１及び低域通過フィルタ（ＬＰＦ）２０２を有する。
【００３０】
入力バッファ２０１は、入力されたノイズ信号を乱数生成ユニット１００の第１入力端子及びＬＰＦ２０２に渡す。入力バッファ２０１は後段の回路によるノイズ信号への影響を緩衝するため、後段の回路よりも大きな入力インピーダンスを持つ。
【００３１】
ＬＰＦ２０２は、入力バッファ２０１より渡されたノイズ信号から高周波成分を除去した減衰信号を乱数生成ユニット１００の第２入力端子に渡す。ＬＰＦ２０２のカットオフ周波数は、例えば所望の乱数生成ビットレートに基づいて定める。
【００３２】
乱数生成ユニット１００は、第１入力端子に入力されたノイズ信号と、第２入力端子に入力されたフィルタリング済みのノイズ信号に基づいて生成した乱数列を出力端子より出力する
以上説明したように、本実施形態に係る乱数生成装置ではノイズ信号及びＬＰＦ２０２によって当該ノイズ信号から高周波成分を除去した信号を用いて乱数を生成している。従って両信号の差分のうち低周波成分はほぼゼロとなり、主として高周波成分に残存するノイズが乱数生成に利用されるため、所望の乱数生成ビットレートにて精度良く乱数を生成できる。
【００３３】
（第３の実施形態）  
図１０に示すように、本発明の第３の実施形態に係る乱数生成装置は、前述した第１の実施形態に係る乱数生成装置と同様の構成の乱数生成ユニット１００と、乱数生成ユニット１００の前段に配置された入力信号生成部３００を備えている。入力信号生成部３００は入力バッファ３０１、参照電圧源３０２及び高域通過フィルタ（ＨＰＦ）３０３を有する。
【００３４】
入力バッファ３０１は、入力されたノイズ信号をＨＰＦ３０３に渡す。入力バッファ３０１は後段の回路によるノイズ信号への影響を緩衝するため、後段の回路よりも大きな入力インピーダンスを持つ。
【００３５】
参照電圧源３０２は、参照電圧Ｖrefを発生する電圧源である。参照電圧Ｖrefは参照信号として乱数生成ユニット１００の第２入力端子に入力されると共に、ＨＰＦ３０３の通過帯域を制御する。
【００３６】
ＨＰＦ３０３は参照電圧Ｖrefの周波数に基づいて決まる周波数特性を持ち、入力バッファ３０１より渡されたノイズ信号をフィルタリングし、低周波成分を除去する。尚、ＨＰＦ３０２の代わりにＢＰＦを用いて低周波成分を除去してもよい。フィルタリングされたノイズ信号は、乱数生成ユニット１００の第１入力端子に入力される。
【００３７】
乱数生成ユニット１００は、第１入力端子に入力されたフィルタリング済みのノイズ信号と、第２入力端子に入力された参照信号に基づいて生成した乱数列を出力端子より出力する。
【００３８】
以上説明したように、本実施形態に係る乱数生成装置ではＨＰＦ３０３によってノイズ信号から低周波成分が除去され、主に高周波成分が残っている。従って、乱数を生成する際にノイズ信号の低周波成分の影響を受けずに、ノイズ信号の高周波成分を利用して所望のビットレートにて精度よく乱数を生成できる。
【００３９】
（第４の実施形態）  
図１１に示すように、本発明の第４の実施形態に係る乱数生成装置は、前述した第１の実施形態に係る乱数生成装置と同様の構成の乱数生成ユニット１００と、乱数生成ユニット１００の後段に配置された乱数値補正部４００を備えている。乱数値補正部４００はクロックジェネレータ４０１及びカウンタ４０２を有する。
【００４０】
乱数生成ユニット１００は生成した乱数パルス列をカウンタ４０２のクロック（ＣＫ）端子に入力する。クロックジェネレータ４０１は一定周期のクロックパルスを生成し、カウンタ４０２のクロックイネーブル（ＣＥ）端子に入力する。
【００４１】
カウンタ４０２はＣＥ端子に入力されるクロックジェネレータ４０１からのクロックパルスが「Ｈ」レベルの間、ＣＫ端子に入力されるの「Ｈ」レベルの乱数生成ユニット１００の出力パルス数を計数する。カウンタ４０２は、計数したパルス数の下位数ビットを補正された乱数として出力するが、乱数としての精度は下位ビットほど良い（偏りが少ない）ため下位１ビットを乱数として出力するのが望ましい。この場合、カウンタ４０２は１ビットカウンタで構成できる。
【００４２】
以上説明したように、本実施形態に係る乱数生成装置ではクロックジェネレータ４０１で生成されるクロックパルスが「Ｈ」レベルの間に、前述した第１の実施形態に係る乱数生成ユニット１００の生成する「Ｈ」レベルのクロックパルス数をカウンタ４０２によって計数する。そして、カウンタ４０２のカウント内容のうち下位数ビットを補正された乱数として出力している。従って、乱数生成ユニット１００の生成する乱数出力に偏りが出現したとしても当該偏りを補正し、精度良い乱数生成が可能となる。
【００４３】
（第５の実施形態）  
図１２に示すように、本発明の第５の実施形態に係る乱数生成装置は、前述した第１の実施形態に係る乱数生成ユニット１００の後段に乱数値補正部５００を更に備えている。乱数値補正部５００は分周器５０１、クロックジェネレータ５０２及びカウンタ５０３を有する。
【００４４】
乱数生成ユニット１００は生成した乱数パルス列を分周器５０１に入力する。分周器５０１は入力された乱数パルス列を分周し、分周後の乱数パルス列をカウンタ５０３のＣＥ端子に入力する。クロックジェネレータ５０２は一定周期のクロックパルスを生成し、カウンタ５０３のＣＫ端子に入力する。尚、クロックジェネレータ５０２の発生するパルスの周期は、分周器５０１の出力パルスの周期よりも短くする必要がある。尚、クロックジェネレータ５０２の発生するパルスの周期よりも、乱数生成ユニット１００が生成する乱数パルス列の周期が長い場合には分周器５０１を設けずに、乱数パルス列をカウンタ５０３のＣＥ端子に直接入力してよい。
【００４５】
カウンタ５０３はＣＥ端子に入力される分周器５０１の出力パルスが「Ｈ」レベルの間、ＣＫ端子に入力されるクロックジェネレータ５０２の生成するクロックパルスの数を計数する。カウンタ５０３は、計数したクロックパルス数の下位数ビットを補正された乱数として出力するが、乱数としての精度は下位ビットほど良い（偏りが少ない）ため下位１ビットを乱数として出力するのが望ましい。この場合、カウンタ５０３は１ビットカウンタで構成できる。
【００４６】
以上説明したように、本実施形態に係る乱数生成装置では前述した第１の実施形態に係る乱数生成ユニット１００の生成する乱数出力を分周器５０１によって分周し、当該分周信号が「Ｈ」レベルの間にクロックジェネレータ５０２で生成されるクロックパルス数をカウンタ５０３によって計数する。そして、カウンタ５０３のカウント内容のうち下位数ビットを補正された乱数として出力している。従って、乱数生成ユニット１００の生成する乱数出力に偏りが出現したとしても当該偏りを補正し、精度良い乱数生成が可能となる。
【００４７】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【００４８】
その一例として例えば、上記各実施形態では様々なトランジスタレベルの具体的な回路構成を示したが、そのトランジスタ構成まで限定する趣旨ではなく、同様の機能を持つ回路であれば同様の効果が得られる。
【００４９】
その他、この発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る乱数生成装置を示すブロック図。
【図２】図１に示す差動増幅器１０１の回路構成の一例を示す図。
【図３】図１に示す複数の２値化回路１０２−１乃至１０２−ｎのｎ＝３の回路構成の一例を示す図であって、（ａ）閾値ＴＨａを持つ２値化回路１０２−１の回路構成、（ｂ）閾値ＴＨｂを持つ２値化回路１０２−２の回路構成、（ｃ）閾値ＴＨｃを持つ２値化回路１０２−３の回路構成を夫々示す。
【図４】図３に示す３つの２値化回路１０２−１乃至１０２−３の入出力特性を示すグラフ図。
【図５】図１に示す複数の２値化回路１０２−１乃至１０２−ｎのｎ＝３の回路構成の一例を示す図であって、（ａ）閾値ＴＨｄを持つ２値化回路１０２−１の回路構成、（ｂ）閾値ＴＨｅを持つ２値化回路１０２−２の回路構成、（ｃ）閾値ＴＨｆを持つ２値化回路１０２−３の回路構成を夫々示す。
【図６】図５に示す３つの２値化回路１０２−１乃至１０２−３の入出力特性を示すグラフ図。
【図７】（ａ）図１に示す乱数生成装置に入力される信号の波形の一例を示すグラフ図。（ｂ）（ａ）に示す信号が、図１に示す差動増幅器１０１によって増幅された信号の一例を示すグラフ図。（ｃ）（ｂ）に示す信号が、図１に示す複数の２値化回路１０２−１乃至１０２−ｎによってデジタル化された信号の一例を示すグラフ図。（ｄ）（ｃ）に示す信号が、図１に示す論理演算回路１０２によって論理演算された信号の一例を示すグラフ図。
【図８】周波数に対するフリッカ雑音のスペクトル密度を示すグラフ図。
【図９】本発明の第２の実施形態に係る乱数生成装置を示すブロック図。
【図１０】本発明の第３の実施形態に係る乱数生成装置を示すブロック図。
【図１１】本発明の第４の実施形態に係る乱数生成装置を示すブロック図。
【図１２】本発明の第５の実施形態に係る乱数生成装置を示すブロック図。
【符号の説明】
【００５１】
１００・・・乱数生成ユニット
１０１・・・差動増幅器
１０２・・・２値化回路
１０３・・・論理演算回路
２００・・・入力信号生成部
２０１・・・入力バッファ
２０２・・・低域通過型フィルタ
３００・・・入力信号生成部
３０１・・・入力バッファ
３０２・・・高域通過型フィルタ
３０３・・・参照電圧源
４００・・・乱数値補正部
４０１・・・クロックジェネレータ
４０２・・・カウンタ
５００・・・乱数値補正部
５０１・・・分周器
５０２・・・クロックジェネレータ
５０３・・・カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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