(57)【要約】【課題】  カウンター回路を用いることなく簡易な構成でシステムの動作異常等を検出することができ、システム信頼性の向上に寄与する。【解決手段】  入力信号の変化を検出するための信号変化検出回路であって、第１の電源端（Ｖdd）と第２の電源端（Ｖss）との間に接続され、入力端に検査対象システムからの信号が入力されるＭＯＳインバータ１０と、第１及び第２の電源端の各電圧の間の電圧に設定された参照電圧端（Ｖref）とインバータ１０の出力端との間に接続され、電圧印加の方向で抵抗値が制御される抵抗変化素子２０とを備えた。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の電源端（Ｖdd）と第２の電源端（Ｖss）との間に接続され、入力端に検査対象システムからの信号が入力されるＭＯＳインバータと、
前記第１及び第２の電源端の各電圧の間の電圧に設定された参照電圧端（Ｖref）と前記インバータの出力端との間に接続され、電圧印加の方向で抵抗値が制御される抵抗変化素子と、
を具備したことを特徴とする信号変化検出回路。
【請求項２】
前記抵抗変化素子は、一定時間以上の一方向への電圧印加により抵抗値が初期値から別の値に変化し、逆方向への電圧印加により抵抗値が初期値にリセットされるものであることを特徴とする請求項１記載の信号変化検出回路。
【請求項３】
第１の電源端（Ｖdd）と第２の電源端（Ｖss）との間に接続され、入力端に検査対象システムからの信号が入力されるＭＯＳインバータと、
ゲートが前記ＭＯＳインバータの出力端に接続され、ソースが前記第１の電源端の電圧と前記第２の電源端の電圧との間の電圧に設定された参照電圧端（Ｖref）に接続され、ドレインに負荷抵抗が接続され、前記ゲートと前記参照電圧端との間の電圧印加の方向によりしきい値が変化する不揮発性メモリ素子と、
を具備したことを特徴とする信号変化検出回路。
【請求項４】
前記メモリ素子は、前記ゲートに対する一定時間以上の電圧印加によりしきい値が初期値から変化し、前記ゲートに対する逆方向への電圧印加によりしきい値が初期値にリセットされるものであることを特徴とする請求項３記載の信号変化検出回路。
【請求項５】
前記抵抗変化素子又はメモリ素子は、前記インバータの上に積層形成されていることを特徴とする請求項１又は３記載の信号変化検出回路。
【請求項６】
前記インバータの出力端又は前記メモリ素子の出力端に接続され、前記抵抗変化素子又は前記メモリ素子の状態を判定する出力回路を有することを特徴とする請求項１又は３記載の信号変化検出回路。
【請求項７】
前記検査対象システムは、該システムの正常時は、前記抵抗値又はしきい値が前記初期値とは別の設定値に変動する方向の信号を連続的に出力し、且つ前記抵抗値又はしきい値が前記設定値に変わる前に前記抵抗値又はしきい値を初期値に戻す方向のパルスを出力するものであることを特徴とする請求項２又は４記載の信号変化検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムから入力される信号の変化を検出すことによって、システムの動作異常等を検出する信号変化検出回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩに用いられる素子の微細化や電源電圧が低下していくことなどによって、ノイズやプロセスばらつきなどに起因するフォールトが増加することが懸念されている。特に、宇宙空間での利用や医療機器、更には金融機関などのシステムでは、高い信頼性を要求されるため、フォールトが起きたときにはそれを検出し、何らかの対策をとる必要がある。
【０００３】
システム動作中にフォールトが起きたときに、それを検知するフォールト検知回路として、従来、ウォッチドックタイマーと呼ばれる回路構成が知られている。これは、フリーに動作するカウンターを用意し、それを一定時間毎にリセットするようにプログラムを組み、予定時間を越えてもリセットされずにカウンターが桁あふれを起こしたときに、システムに異常があったと判断するものである（例えば、特許文献１参照）。
【０００４】
しかし、この種のウォッチドックタイマーにおいては、次のような問題があった。即ち、ウォッチドックタイマーを構成するのにカウンター回路が使用されており、カウンター回路は１ビットを表現するのに最低でも１個のフリップフロップが必要である。このため、必要な時間を計測するには回路規模が大きくなってしまうという問題があった。
【特許文献１】特開平２−２３６７４２号公報
【非特許文献１】S. Kaeriyama et al., IEEE J. Solid-State Circuits., Vol. 40, No. 1, p. 168-176., Jan. 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、カウンター回路等を用いることなく簡易な構成でシステムの動作異常等を検出することができ、システム信頼性の向上に寄与し得る信号変化検出回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、システムからの信号を入力してシステムの異常等を検出する信号変化検出回路であって、第１の電源端（Ｖdd）と第２の電源端（Ｖss）との間に接続され、入力端に検査対象システムからの信号が入力されるＭＯＳインバータと、前記第１及び第２の電源端の各電圧の間の電圧に設定された参照電圧端（Ｖref）と前記インバータの出力端との間に接続され、電圧印加の方向で抵抗値が制御される抵抗変化素子と、を具備したことを特徴とする。
【０００８】
また、本発明の別の一態様は、システムからの信号を入力してシステムの異常等を検出する信号変化検出回路であって、第１の電源端（Ｖdd）と第２の電源端（Ｖss）との間に接続され、入力端に検査対象システムからの信号が入力されるＭＯＳインバータと、ゲートが前記ＭＯＳインバータの出力端に接続され、ソースが前記第１の電源端の電圧と前記第２の電源端の電圧との間の電圧に設定された参照電圧端（Ｖref）に接続され、ドレインに負荷抵抗が接続され、前記ゲートと前記参照電圧端との間の電圧印加の方向によりしきい値が変化する不揮発性メモリ素子と、を具備したことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＭＯＳインバータと抵抗変化素子又はメモリ素子とを用いることにより、システムの異常等に伴う入力信号の変化を検出することができる。このため、カウンター回路等を用いることなく簡易な構成でシステムの動作異常等を検出することができ、システム信頼性の向上に寄与することかできる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる信号変化検出回路を示す回路構成図である。
【００１２】
ｐチャネルＭＯＳトランジスタ１１（以下ｐＭＯＳと略記する）とｎチャネルＭＯＳトランジスタ１２（以下ｎＭＯＳと略記する）を直列に接続してＣＭＯＳインバータ１０が形成されている。ｐＭＯＳ１１のドレインは第１の電源端（Ｖdd）に接続され、ｎＭＯＳ１２のソースは第２の電源端（Ｖss）に接続されている。ｐＭＯＳ１１及びｎＭＯＳ１２の共通ゲートであるインバータ１０の入力端には、故障等を検査すべき検査対象システムからの信号が入力される。インバータ１０の出力端には抵抗変化素子２０の一端が接続され、抵抗変化素子２０の他端は参照電圧端（Ｖref）に接続されている。
【００１３】
ここで、抵抗変化素子２０は、印加電圧によって抵抗値が変化する抵抗変化型の２端子メモリ素子である。また、各部の電圧Ｖdd，Ｖss，Ｖrefの関係は、Ｖdd＞Ｖref＞Ｖssとなっている。
【００１４】
また、本実施形態の回路は、トランジスタ（ｐＭＯＳ１１，ｎＭＯＳ１２）が２つとメモリ素子（抵抗変化素子２０）１つで実現できるため、従来の方法より回路を小さくすることができる。さらに、抵抗変化素子２０をトランジスタの上方に３次元的に配置することで、更に回路面積を削減することができる。このとき、抵抗変化素子２０は、半導体回路の上部に設けても良いし、配線層に入れても良いし、配線と配線の間のビアに作製してもよい。
【００１５】
図２は、本実施形態の信号変化検出回路をウォッチドックタイマーとして使用した例を示すブロック図である。検査対象システム１００から故障検出のための信号が出力され、この信号がウォッチドックタイマー２００に入力される。即ち、故障検出のための信号が図１のインバータ１０の入力端に入力される。故障検出のための信号は、システム１００の動作が正常であれば、例えば周期的なパルス信号（例えば、デューティ比１）であり、システム１００の動作が異常になるとパルスが出力されず、Ｌｏｗのままの信号である。そして、システム１００に何らかの動作異常が生じた場合、ウォッチドックタイマー２００によりこの異常が検出され、ウォッチドックタイマー２００の出力からシステム１００の動作異常を検出できるものとなっている。
【００１６】
図１に示す信号変化検出回路の構成では、入力の値により、抵抗変化素子２０の両端に流れる電流の向きを変化させることができる。即ち、入力にＶssの電圧が与えられると、ｐＭＯＳ１１がオンして、ｎＭＯＳ１２がオフするため、図３（ａ）に示すように、抵抗変化素子２０にはＶddからＶref の方向へ電流が流れる。一方、入力にＶddの電圧が与えられると、ｐＭＯＳ１１はオフして、ｎＭＯＳ１２はオンするため、図３（ｂ）に示すように、抵抗変化素子２０にはＶref からＶssの方向へ電流が流れることになる。
【００１７】
抵抗変化素子２０は、その両端にかけられる電圧の方向、即ち電流の向きにより、抵抗値を変化させることができるものである。例えば、非特許文献１（S. Kaeriyama et al., IEEE J. Solid-State Circuits., Vol. 40, No. 1, p. 168-176., Jan. 2005.）に記載されているＣｕ2Ｓを利用したメモリ素子があげられる。またこれに限らず、電流の方向で抵抗をプログラムできるものならば良い。現状でも他にも数多くのメモリ素子が報告されている。例えば、電子のスピンを利用したスピン注入ＭＴＪや、抵抗変化性のメモリ素子として知られるＡｇ2Ｓ，ＺｎｘＣｄ1-xＳ，Ａｇ−Ｇｅ−Ｓｅ系，Ｐｒ0.7Ｃａ0.3ＭｎＯ3 などの巨大磁気抵抗効果を示す物質、ＮｉＯｘ，ＴｉＯｘ，ＨｆＯ2，ＺｒＯ2，ＳｒＺｒＯ3、ＳｒＴｉＯ3 などが候補となる。
【００１８】
ところで、これら抵抗変化型のメモリ素子は、その両端にかける電圧、又は電流の大きさによって、プログラムされるまでの時間を変化させることができる。例えば、前出の非特許文献１には、電圧の大きさによって、メモリ素子が低抵抗状態から高抵抗状態に変化する時間が変わる、ということが記載されている。この現象に従って、本実施形態の動作を以下に説明する。
【００１９】
ここでは、初期状態を低抵抗状態として、ＶddからＶrefに電流が流れる方向で、抵抗変化素子２０は高抵抗状態になり、ＶrefからＶssに電流が流れる方向で抵抗変化素子２０は低抵抗状態になるとして説明するが、勿論これに限ったことではない。初期状態を高抵抗状態として動作させることもできるし、抵抗変化素子２０の状態の変化と電流の方向を逆に設定しても良い。
【００２０】
通常状態では、入力にはＶssが与えられる。すると、ｐＭＯＳ１１がオンするので、電流はＶddからＶrefの方向へ流れる。このときは、抵抗変化素子２０が高抵抗状態になる方向であるので、そのままの状態が保たれれば、抵抗変化素子２０の両端にかかる電圧の大きさに従って、所定の時間の後、抵抗変化素子２０は高抵抗状態に書き換わる。ところが、その前に、入力がＶssからＶddに反転すると、ｐＭＯＳ１１はオフしてｎＭＯＳ１２がオンするため、ＶrefからＶssの方向へ電流の流れが切り替わり、抵抗変化素子２０は低抵抗状態になるように電圧が与えられる。
【００２１】
即ち、抵抗変化素子２０の抵抗値が書き換わる状態から保持される状態に切り替わることになり、抵抗変化素子２０の状態をリセットできる。もし、入力を与えるシステム側に何かしらの問題が生じ、入力を切り替える信号が得られなかった場合は、抵抗変化素子２０は高抵抗状態に書き換わってしまうので、抵抗変化素子２０の状態を見ることでシステム側の故障を検知することができる。
【００２２】
実際は、通常は抵抗変化素子２０の抵抗値を書き換える方向に入力を与えておき、書き換わるより早く逆の入力を与える操作を行って抵抗変化素子２０の状態を元に戻す、という作業を定期的に行うことで、システムの状態を監視することが可能である。つまり、抵抗変化素子２０の状態が変化したら、システムになんらかの異常があったと判断できる。
【００２３】
入力にＶdd又はＶssの電圧を与えたとき、ｐＭＯＳ１１，ｎＭＯＳ１２の両端にはそれぞれ最大でも、Ｖdd−Ｖref，Ｖref−Ｖssの電圧がかかる。これらはＶdd−Ｖssよりも小さいため、理想的には各トランジスタは、いわゆる線形領域で動作する。この状態を簡便に抵抗として表したものが、図３である。
【００２４】
このときのｐＭＯＳ１１，ｎＭＯＳ１２の抵抗をＲｐ，Ｒｎとし、メモリ素子（抵抗変化素子２０）の抵抗をＲｍとしたとき、ｐＭＯＳ１１がオンのときに抵抗変化素子２０に流れる電流は、図３（ａ）に示すように、（Ｖdd−Ｖref）／（Ｒｐ＋Ｒｍ）となる。一方、ｎＭＯＳ１２がオンの時に抵抗変化素子２０に流れる電流は、図３（ｂ）に示すように、（Ｖref−Ｖdd）／（Ｒｎ＋Ｒｍ）となる。抵抗変化素子２０の抵抗状態が切り替わるまでの時間は、流れる電流の大きさに依存するため、所望の制限時間を得るようにこの値を調整する。Ｒｐ，Ｒｎはトランジスタのチャネル長やチャネル幅などのサイズや、しきい値電圧などのパラメータを調整することで変更できる。Ｒｍも抵抗変化素子２０のサイズや材料の選択により調整可能である。Ｖdd，Ｖss，Ｖrefは所望の動作が得られるように設定する。
【００２５】
抵抗変化素子２０をリセットする時間間隔は、フォールト率と動作周波数に依存する。１クロックの動作でフォールトを起こす確率がｐで、システムの動作周波数がｆである場合、１回フォールトが起こると期待される時間は、１／ｐｆとなる。例えばｐ＝１０-6、ｆ＝１０9 であるならば、フォールトは１ｍｓに一度起こると予期されるので、抵抗変化素子２０のリセットは、例えば０．１ｍｓなどのそれより短い時間間隔に一度行うように設定すると良い。もしｐ＝１０-9であれば、フォールトは１ｓに一度と期待されるので、０．１ｓに一回抵抗変化素子２０をリセットするように、抵抗値や電圧を設定する。これらは一例であり、リセット間隔がフォールトを起こす期待値より短くなければならない、というわけではない。
【００２６】
定期的に行われる抵抗変化素子２０のリセット動作が、メモリ書き換え電圧をかける時間より短い場合は、その短い時間で十分抵抗変化素子２０の状態をリセットできる程度の電流値が望まれる。逆に、電流をそれほど取れない場合は、リセット電圧をかける時間を調整して、場合によっては長く設定することで対応できる。即ち、本実施形態の入力電圧としては、抵抗変化素子２０をリセットする信号（例えばＨｉｇｈレベル）と抵抗変化素子２０を書き換えようとする通常の信号（例えばＬｏｗレベル）が交互に入力されることになるが、そのＨｉｇｈの時間とＬｏｗの時間の比は５０％である必要は無い。全体の１周期が抵抗変化素子２０をリセットする間隔になるように設定する。
【００２７】
抵抗変化素子２０の状態を読み出すのは、抵抗変化素子２０とトランジスタを結ぶノード（出力）の電圧を見ることで実現できる。図４は、抵抗変化素子２０の抵抗値を高抵抗状態と低抵抗状態でそれぞれ１ＭΩと１００Ωと想定して、抵抗変化素子２０が低抵抗状態のときにトランジスタに流れる電流を約０．５ｍＡと想定したときの、入力電圧に対する出力電圧の違いをシミュレーションしたものである。図４のように、抵抗変化素子２０の抵抗値の違いによって、出力の電圧値に大きな差があることが分かる。この差を読み出すことで、抵抗変化素子２０の状態を知ることができる。
【００２８】
図５は、この電圧の違いを読み出す回路の一例と、入力電圧−出力電圧特性を示したものである。回路図としてはＣＭＯＳインバータ３０であるが、ｐＭＯＳ，ｎＭＯＳのサイズを調整することで、論理反転電圧を移動させている。論理反転電圧を、抵抗変化素子２０の高抵抗状態と低抵抗状態の両状態の出力電圧の間に設定することで、出力電圧の違いをＶddとＶssの電圧に振り分けることができ、以降は通常のデジタル回路で処理することができる。
【００２９】
図５の例では、ｐＭＯＳのチャネル長／チャネル幅を（１μｍ／１μｍ、ｎＭＯＳのチャネル長／チャネル幅を（０．２μｍ／１μｍ）とした場合、論理反転電圧が０．６Ｖとなる。ｐＭＯＳのチャネル長／チャネル幅を（０．２μｍ／２．６μｍ）、ｎＭＯＳのチャネル長／チャネル幅を（０．２μｍ／１μｍ）とした場合、論理反転電圧が０．９Ｖとなる。ｐＭＯＳのチャネル長／チャネル幅を（０．２μｍ／２．６μｍ）、ｎＭＯＳのチャネル長／チャネル幅を（１μｍ／０．５μｍ）とした場合、論理反転電圧が１．１Ｖとなる。例えば、論理反転電圧が０．６Ｖのインバータ３０を用いることにより、入力電圧をＨｉｇｈにした時のインバータ１０の出力端の電圧から、抵抗変化素子２０が低抵抗状態であるのか高抵抗状態であるのかを判定することができる。
【００３０】
論理反転電圧の変更は他にも、各トランジスタの不純物分布を調整して、しきい値や電流量を変えることや、図６に示すように、入力をｐＭＯＳ３１又はｎＭＯＳ３２のみにして、ｐＭＯＳ３１やｎＭＯＳ３２にかける電圧を固定値に調整して負荷を調整することでも実現できる。さらに、図７に示すように、ｐＭＯＳ３１やｎＭＯＳ３２よりも電源側に負荷抵抗を追加することでも実現できる。
【００３１】
図６（ａ）は、ｐＭＯＳ３１のゲートに負荷電圧（固定値）を入力し、ｎＭＯＳ３２のゲートにインバータ１０の出力を入力したものである。図６（ｂ）は、ｎＭＯＳ３２のゲートに負荷電圧（固定値）を入力し、ｐＭＯＳ３１のゲートにインバータ１０の出力を入力したものである。図７（ａ）は、インバータ３０のｐＭＯＳ３１と第１の電源端（Ｖdd）との間に負荷抵抗３３を接続したものである。図７（ｂ）は、インバータ３０のｎＭＯＳ１２と第２の電源端（Ｖss）との間に負荷抵抗３４を接続したものである。上記の何れの回路であっても、信号変化検出回路の出力回路として用いることができる。
【００３２】
このように本実施形態によれば、ＭＯＳインバータ１０と抵抗変化素子２０を用いるのみの極めて簡易な構成で、システムの異常動作を検出することができる。即ち、システムの故障を検出するウォッチドックタイマーを小型に実現することができる。また、回路が小型になることによって、システムの複数の場所に本回路を配置することができ、システムの信頼性をより高めることが可能になる。
【００３３】
（第２の実施形態）
図８は、本発明の第２の実施形態に係わる信号変化検出回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３４】
本実施形態が先に説明した第１の実施形態と異なる点は、抵抗変化素子２０の代わりに、フラッシュメモリ（ＥＥＰＲＯＭ）のような構造を持つ３端子メモリ素子５０を用いたことにある。即ち、３端子メモリ素子５０は、浮遊ゲートと制御ゲートを有する２層ゲート構成となっており、制御ゲートはインバータ１０の出力端に接続され、ソースは参照電圧端（Ｖref）に接続され、ドレインは負荷抵抗６１に接続されている。
【００３５】
通常、フラッシュメモリのような３端子メモリ素子５０は、書き込み／消去に高電圧を必要とし、そのために昇圧回路を使用する。この種の３端子メモリ素子５０を、０ボルトから（Ｖdd−Ｖss）の電圧範囲で使用するためには、Ｖddを大きくとるか、Ｖssを小さくとるか、電荷を蓄積する浮遊ゲートとチャネルの間のトンネル絶縁膜の厚さを小さくするか、それらを組み合わせて設計する必要がある。
【００３６】
具体的には、３端子メモリ素子５０にどのような構造や材料のものを使用するかによるが、例えばトンネル絶縁膜を２ｎｍ程度にして、Ｖddを５Ｖ、Ｖssを０Ｖ、Ｖrefを２．５Ｖなどとするか、書き込みや消去の時間を短くするために、Ｖrefを２Ｖや３Ｖと、中間の値からずらすといったことが考えられる。ＶddからＶssの電圧範囲で使用するためには、このようにトンネル絶縁膜の厚さを薄くする必要があるので、リセット時間はその分、例えば０．１ｍｓ以下の短い時間で設定する必要がある。または、３端子メモリの場合、しきい値の変化は急激でなく徐々に変化するので、出力を読み出す回路のしきい値を調整することでもリセット時間の調整が可能である。
【００３７】
本実施形態の構成において、入力にＶddの電圧が与えられると、ｐＭＯＳ１１がオフしてｎＭＯＳ１２がオンするので、３端子メモリ素子５０のソース・ゲート間には、Ｖref−Ｖssの電圧が、ソースからゲートの向きにかかる。入力にＶssの電圧が与えられると、ｐＭＯＳ１１がオンしてｎＭＯＳ１２がオフするので、３端子メモリ素子５０のソース・ゲート間には、Ｖdd−Ｖrefの電圧が、ゲートからソースの向きにかかる。
【００３８】
以下では、３端子メモリ素子５０のソース・ゲート間にＶref−Ｖssの電圧がかけ続けられると、３端子メモリ素子５０のソース・ドレイン間のしきい値は減少し（低しきい値状態）、ソース・ゲート間にＶdd−Ｖrefの電圧がかけ続けられると、ソース・ドレイン間のしきい値は増大する（高しきい値状態）と仮定して、本回路の動作を説明する。しかし、勿論これに限ったことではなく、電圧の方向と、メモリ特性は逆の関係でも、本回路を動作させることは可能である。
【００３９】
浮遊ゲートと制御ゲートを有する２層ゲート構成の３端子メモリ素子５０は、浮遊ゲートに蓄積される電荷によって、ソース・ドレイン間のしきい値電圧を変えるメモリである。一般に、電荷を蓄積させる電圧と読み出し電圧は通常は同じ方向の電圧であり、消去する電圧は逆方向の電圧である。本回路は、状態を変化させる電圧と読み出し電圧が同じである必要があるので、３端子メモリ素子５０を使った本回路の動作は、低しきい値状態から高しきい値状態への動作に限られる。これが、消去する電圧と読み出し電圧が同じ方向の電圧で、電荷を蓄積させる電圧が逆方向の電圧になったとしても、その場合は高しきい値状態から低しきい値状態への動作に限られる。
【００４０】
初期状態が低しきい値状態のとき、入力にＶssが入力されていると、３端子メモリ素子５０のゲートからソース方向にＶdd−Ｖrefの電圧がかかる。そのままの状態を保つと、浮遊ゲートに電荷が蓄積され、高しきい値状態にシフトし、電流が流れなくなるので、出力の抵抗にかかる電圧が小さくなる。高しきい値状態にシフトする前に、入力電圧がＶddに反転すると、３端子メモリ素子５０の浮遊ゲートには電荷がなくなり、低しきい値状態が保たれる。実際には、入力電圧を切り替える動作を定期的に行い、高しきい値状態へのシフトが起きるかどうかを判定することで、入力に接続されるシステムに故障があったかどうかが判定できる。
【００４１】
また、低しきい値状態を、ソース・ドレイン間にリーク電流が発生するほど十分低しきい値に設定すれば、このしきい値状態の動作方向に関する制限を回避することができる。即ち、低しきい値状態ではーク電流が発生し、高しきい値状態ではリーク電流が減少するため、リーク電流の大きさを読むことで、読み出し電圧を与えずに低しきい値状態か高しきい値状態かを知ることができる。例えば、初期状態が高しきい値状態のとき、入力にＶddが入力されていると、３端子メモリ素子５０のソースからゲート方向にＶref−Ｖssの電圧がかかる。そのままの状態を保つと、浮遊ゲートの電荷が放出され、低しきい値状態にシフトし、リーク電流が流れるようになるので、出力の抵抗にかかる電圧が大きくなる。低しきい値状態にシフトする前に、入力電圧がＶssに反転すると、３端子メモリ素子５０の浮遊ゲートには電荷が蓄積され、高しきい値状態が保たれる。
【００４２】
実際には、入力電圧を切り替える動作を定期的に行い、低しきい値状態へのシフトが起きるかどうかを判定することで、入力に接続されるシステムに故障があったかどうかが判定できる。勿論、この場合も低しきい値状態から高しきい値状態への変化で本回路を動作させることは可能であり、更に、電圧の方向としきい値状態の変化の方向が逆でも、同様に本回路を動作させることは可能である。
【００４３】
なお、故障判定は、出力の抵抗６１にかかる電圧を読み出すことで可能である。また、出力電圧の読み出し方法は、第１の実施形態と同じであるので省略する。
【００４４】
このように本実施形態によれば、ＭＯＳインバータ１０と３端子メモリ素子５０を用いるのみの極めて簡易な構成で、システムの異常動作を検出することができる。従って、第１の第１の実施形態と同様の効果が得られる。
【００４５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態で説明した電圧、電流の方向は、説明のために用いた一例であり、本発明の範囲を何ら制限するものではない。また、抵抗変化素子は電圧印加の方向によって抵抗値が変化するものであれば良く、特に電圧印加の方向で抵抗値をプログラムできるものであればよい。さらに、３端子メモリ素子は、必ずしも２層ゲート構成の不揮発性メモリ素子に限るものではなく、ゲートに印加される電圧の方向によってしきい値が制御できるものであればよい。
【００４６】
また、本発明は、必ずしもシステムの動作異常の検出（故障検出）に限るものではなく、システムの異常はなくてもシステムからの信号に何らかの変化があったことを検出する場合に適用することも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態に係わる信号変化検出回路を示す回路構成図。
【図２】第１の実施形態の信号変化検出回路をウォッチドックタイマーとして用いた例を示すブロック図。
【図３】第１の実施形態に用いた抵抗変化素子に流れる電流の様子を示す模式図。
【図４】第１の実施形態に用いた抵抗変化素子の入力電圧に対する出力電圧の違いをシミュレーションした結果を示す図。
【図５】第１の実施形態における出力電圧の違いを読み出す回路の一例及びその入力電圧−出力電圧特性を示す図。
【図６】第１の実施形態に用いる出力回路の一例を示す回路構成図。
【図７】第１の実施形態に用いる出力回路の他の例を示す回路構成図。
【図８】第２の実施形態に係わる信号変化検出回路を示す回路構成図。
【符号の説明】
【００４８】
１０…ＣＭＯＳインバータ
１１…ｐチャネルＭＯＳＦＥＴ
１２…ｎチャネルＭＯＳＦＥＴ
２０…抵抗変化素子（２端子メモリ）
３０…ＣＭＯＳインバータ
３１…ｐチャネルＭＯＳＦＥＴ
３２…ｎチャネルＭＯＳＦＥＴ
３３…負荷抵抗
３４…負荷抵抗
５０…３端子メモリ素子
６１…負荷抵抗
１００…検査対象システム
２００…ウォッチドックタイマー
【図１】
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【図２】
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【図３】
2008236039.tif 000005
【図４】
2008236039.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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