(57)【要約】【課題】演算増幅器に接続される外部負荷容量のスルーレートを向上すること。【解決手段】入力された差動信号を増幅する入力差動対２０と、入力差動対２０の出力を受けて駆動されるトランジスタＭｐ１，Ｍｎ１を有し、トランジスタＭｐ１，Ｍｎ１の駆動に応じて第１出力信号を出力するＡＢ級出力段３０と、入力差動対の出力と基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２とを比較し、比較の結果に応じた比較信号を出力する比較部４０，５０と、比較信号を受けて駆動されるトランジスタＭｐ２，Ｍｎ２を有し、トランジスタＭｐ２，Ｍｎ２の駆動に応じて第２出力信号を出力する補助出力段６０と、を備える。【選択図】図５
2008211623.tif 000002
【特許請求の範囲】
【請求項１】
入力された差動信号を増幅する入力差動対と、
前記入力差動対の出力を受けて駆動される第１相補型トランジスタを有し、前記第１相補型トランジスタの駆動に応じて第１出力信号を出力する主出力部と、
前記入力差動対の出力と所定の基準値とを比較し、比較の結果に応じた比較信号を出力する１対の比較部と、
前記比較信号を受けて駆動される第２相補型トランジスタを有し、前記第２相補型トランジスタの駆動に応じて第２出力信号を出力する補助出力部と、
を備えることを特徴とする、演算増幅器。
【請求項２】
前記所定の基準値は、電源電圧の１／２の電圧値に対して所定量だけシフトされた電圧値に設定されることを特徴とする、請求項１に記載の演算増幅器。
【請求項３】
前記比較部は、２段に接続されたＣＭＯＳインバータ回路を含み、
前記ＣＭＯＳインバータ回路を構成するＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとすると、
少なくとも一方のＣＭＯＳインバータ回路において、ｐ型ＭＯＳトランジスタのＷ／Ｌ比とｎ型ＭＯＳトランジスタのＷ／Ｌ比を相違させることで、前記所定の基準値が設定されることを特徴とする、請求項２に記載の演算増幅器。
【請求項４】
前記入力差動対は、単一導電型のトランジスタで構成された差動入力部を有し、
前記差動入力部の出力は、前記第１相補型トランジスタの各ゲート端子に入力されるとともに、前記1対の比較部を介して前記第２相補型トランジスタの各ゲート端子に入力され、
前記第１相補型トランジスタの各ゲート端子と前記第２相補型トランジスタの各ゲート端子との接続において、相互に逆導電型となるトランジスタのゲート端子が前記比較器を介して接続されたことを特徴とする、請求項１に記載の演算増幅器。
【請求項５】
入力された差動信号を増幅する入力差動対と、
前記入力差動対の出力を受けて駆動される相補型トランジスタを有し、前記相補型トランジスタの駆動に応じて出力信号を出力する出力部と、
前記入力差動対の出力と所定の基準値とを比較し、比較の結果に応じた比較信号を出力する比較部と、
前記入力差動対に定電流を流す定電流源と、
前記比較信号に基づいて前記入力差動対に副電流を流す副電流源と、
を備えたことを特徴とする、演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に、外部負荷容量に接続される演算増幅器に適用して好適である。
【背景技術】
【０００２】
従来、例えば特開２００１−１５６５５９号公報等に記載されているように、Ｒａｉｌ−ｔｏ−Ｒａｉｌ差動増幅回路が知られている。図１５は、同公報に記載された差動増幅回路を示す模式図である。この差動増幅回路は、Ｐ型ＭＯＳ差動入力部及びＮ型ＭＯＳ差動入力部によって構成される入力部と、Ｐ型カレントミラー回路及びＮ型カレントミラー回路と、プッシュプル出力段と、を備えて構成される。
【０００３】
そして、上記公報に記載された差動増幅回路は、図１５に示す位相補償容量Ｃｃのスルーレートが必要な場合には、主電流源Ｉｔａｉｌｐ１，Ｉｔａｉｌｎ１に対して並列に接続された副電流源Ｉｔａｉｌｐ２，Ｉｔａｉｌｎ２を動作させて差動入力部の電流を補うことで、位相補償容量Ｃｃのスルーレートを向上することを意図したものである。
【０００４】
【特許文献１】特開２００１−１５６５５９号公報
【特許文献２】特開２００５−１９２２６０号公報
【特許文献３】特開２００６−９４５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記公報に記載された技術は、位相補償容量Ｃｃのスルーレート向上を意図したものであり、図１５に示す差動増幅回路の最終段に接続されている外部負荷容量ＣＬのスルーレート向上については考慮していない。従って、外部負荷容量ＣＬの容量が大きく、演算増幅器のスルーレートが外部負荷容量ＣＬによって決定される場合、上記公報に記載された技術ではスルーレートを向上することが困難である。
【０００６】
特に、演算増幅器の最終段に接続される外部負荷容量ＣＬは、フィルタなどのノイズリダクション用途に使用されることが多く、その容量は非常に大きなものとなる。このような場合は、スルーレートは外部負荷容量ＣＬによって決定されてしまい、外部負荷容量ＣＬによるスルーレートを向上する技術が必要不可欠である。
【０００７】
一方、このような演算増幅器では、消費電流を最小限に抑えることが重要な課題となる。この点に関し、図１５に示される従来の差動増幅回路では、副電流源Ｉｔａｉｌｐ２，Ｉｔａｉｌｎ２の動作を決定づけるトランジスタＭ１，Ｍ２のゲート電圧は、プッシュプル出力段の出力トランジスタに接続されており、Ｍｂｕｆｆｐ，Ｍｂｕｆｆｎのゲート端子に接続されており、プッシュプル出力段の出力に応じた値となる。このため、副電流源Ｉｔａｉｌｐ２，Ｉｔａｉｌｎ２を動作させる必要のない小振幅信号の入力時においても、トランジスタＭ１，Ｍ２のゲート電圧は、電源電圧ＶＤＤとＧＮＤの間の中間電圧となり、トランジスタＭ１，Ｍ２は完全にはオフ(OFF)とならない。従って、常時、副電流源Ｉｔａｉｌｐ２，Ｉｔａｉｌｎ２に電流が流れてしまい、消費電力が増大するという問題がある。また、副電流源Ｉｔａｉｌｐ２，Ｉｔａｉｌｎ２に流れる電流値がトランジスタＭ１，Ｍ２のゲート電圧に応じて変化すると、差動増幅回路における電流値が不安定となり、回路設計上の自由度が低下するという問題も生じる。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、演算増幅器に接続される外部負荷容量によるスルーレートを向上するとともに、消費電力を最小限に抑えることが可能な、新規かつ改良された演算増幅器を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、入力された差動信号を増幅する入力差動対と、前記入力差動対の出力を受けて駆動される第１相補型トランジスタを有し、前記第１相補型トランジスタの駆動に応じて第１出力信号を出力する主出力部と、前記入力差動対の出力と所定の基準値とを比較し、比較の結果に応じた比較信号を出力する１対の比較部と、前記比較信号を受けて駆動される第２相補型トランジスタを有し、前記第２相補型トランジスタの駆動に応じて第２出力信号を出力する補助出力部と、を備える演算増幅器が提供される。
【００１０】
上記構成によれば、入力された差動信号は入力差動対によって増幅される。主出力部の第１相補型トランジスタは入力差動対の出力を受けて駆動され、第１相補型トランジスタの駆動に応じて主出力部から第１出力信号が出力される。また、１対の比較部により、入力差動対からの出力と所定の基準値とが比較され、比較の結果に応じた比較信号が出力される。そして、補助出力部の第２相補型トランジスタは、比較信号を受けて駆動され、第２相補型トランジスタの駆動に応じて補助出力部から第２出力信号が出力される。従って、比較部による比較の結果に基づいて、入力差動対に大振幅信号が入力されたと判断される場合は、補助出力段から第２出力信号を出力することが可能となり、第１出力信号と第２出力信号とからなる出力信号の電流値を増加することができる。これにより、演算増幅器の外部負荷容量のスルーレートを向上することが可能となる。また、比較部による比較の結果に基づいて、入力差動対に大振幅信号が入力されたと判断される場合のみ、第２出力信号を出力することができるため、小振幅信号の入力時に消費電流を最小限に抑えることが可能となる。
【００１１】
また、前記所定の基準値は、電源電圧の１／２の電圧値に対して所定量だけシフトされた電圧値に設定されるものであっても良い。かかる構成によれば、小振幅信号の入力時は、入力差動対の出力が電源電圧の１／２程度の値であるため、所定の基準値を電源電圧の１／２の電圧値に対して所定量だけシフトした電圧値に設定することで、入力差動対の出力と基準値とのマージンを十分に確保することが可能となり、小振幅信号の入力時に補助出力部が誤動作して第２出力信号が出力されることを抑止できる。従って、小振幅信号の入力時に消費電流を最小限に抑えることが可能となる。
【００１２】
また、前記比較部は、２段に接続されたＣＭＯＳインバータ回路を含み、前記ＣＭＯＳインバータ回路を構成するＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとすると、少なくとも一方のＣＭＯＳインバータ回路において、ｐ型ＭＯＳトランジスタのＷ／Ｌ比とｎ型ＭＯＳトランジスタのＷ／Ｌ比を相違させることで、前記所定の基準値が設定されるものであっても良い。かかる構成によれば、ＣＭＯＳインバータ回路において、ｐ型ＭＯＳトランジスタのＷ／Ｌ比とｎ型ＭＯＳトランジスタのＷ／Ｌ比を相違させることで、論理閾値を変化させることが可能となり、基準値を所望の値に設定することが可能となる。従って、比較のための参照電圧が不要となり、簡素な構成で比較部を構成することが可能となる。
【００１３】
また、前記入力差動対は、単一導電型のトランジスタで構成された差動入力部を有し、前記差動入力部の出力は、前記第１相補型トランジスタの各ゲート端子に入力されるとともに、前記1対の比較部を介して前記第２相補型トランジスタの各ゲート端子に入力され、前記第１相補型トランジスタの各ゲート端子と前記第２相補型トランジスタの各ゲート端子との接続においては、相互に逆導電型となるトランジスタのゲート端子が前記比較器を介して接続されたものであっても良い。かかる構成によれば、主出力部の第１導電型のトランジスタに入力された入力差動対の出力に基づいて補助出力部の第２導電型のトランジスタを駆動することができ、また、主出力部の第２導電型のトランジスタに入力された入力差動対の出力に基づいて補助出力部の第２導電型のトランジスタを駆動することができる。従って、立ち上がり信号が入力された場合に、主出力部の第１導電型のトランジスタに入力された入力差動対の出力がグランドレベルにならない場合であっても、主出力部の第２導電型のトランジスタに入力された入力差動対の出力に基づいて補助出力部の第１導電型のトランジスタを駆動することが可能となり、補助出力段から立ち上がり信号を出力することができる。また、立ち下がり信号が入力された場合に、主出力部の第２導電型のトランジスタに入力された入力差動対の出力が電源電圧レベルにならない場合であっても、主出力部の第１導電型のトランジスタに入力された入力差動対の出力に基づいて補助出力部の第２導電型のトランジスタを駆動することが可能となり、補助出力段から立ち下がり信号を出力することができる。
【００１４】
上記課題を解決するために、本発明の他の観点によれば、入力された差動信号を増幅する入力差動対と、前記入力差動対の出力を受けて駆動される相補型トランジスタを有し、前記相補型トランジスタの駆動に応じて出力信号を出力する出力部と、前記入力差動対の出力と所定の基準値とを比較し、比較の結果に応じた比較信号を出力する比較部と、前記入力差動対に定電流を流す定電流源と、前記比較信号に基づいて前記入力差動対に副電流を流す副電流源と、を備える演算増幅器が提供される。
【００１５】
上記構成によれば、入力された差動信号は入力差動対によって増幅される。主出力部の第１相補型トランジスタは入力差動対の出力を受けて駆動され、第１相補型トランジスタの駆動に応じて主出力部から第１出力信号が出力される。また、比較部により、入力差動対からの出力と所定の基準値とが比較され、比較の結果に応じた比較信号が出力される。そして、定電流源により入力差動対に定電流が流れ、比較信号に基づいて副電流源から入力差動対に副電流が流れる。従って、比較部による比較の結果に基づいて、入力差動対に大振幅信号が入力されたと判断される場合は、入力差動対に定電流とともに副電流を流すことができ、スルーレートを向上することが可能となる。
【発明の効果】
【００１６】
本発明によれば、外部負荷容量によるスルーレートを向上するとともに、消費電力を最小限に抑えることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１８】
先ず、図１に基づいて、本発明の第１の実施形態にかかる演算増幅器１０を用いた光ピックアップ装置１００の構成を説明する。図１に示す光ピックアップ装置１００は、スピンドルモータによって回転駆動された光ディスク２００のトラックを、光ピックアップ３００で読み取るものである。
【００１９】
図１に示すように、光ピックアップ３００で検出された信号は、記録・再生信号処理部４００に送られる。記録・再生信号処理部４００は、ＲＦアンプ４０２、イコライザー４０４、Ａ／Ｄ変換器４０６、ＤＳＰ(Digital Signal Processor)４０８、ＰＬＬ(Phase Locked Loop)５００、書き込みストラテジー４１０、レーザダイオードドライバ４１２、を有して構成されている。ＲＦアンプ４０２は、光ピックアップ３００で検出された光信号を電気信号に変換する。イコライザー４０４は、ＲＦアンプ４０２の出力信号の波形化等を行う。Ａ／Ｄ変換器４０６はイコライザー４０４の出力をデジタル信号に変換し、そのデジタル信号はＤＳＰ４０８でデータの復合化が行われる。
【００２０】
図２は、記録・再生信号処理部４００内のＰＬＬ５００の構成を示す模式図である。ＰＬＬ５００は、Ａ／Ｄ変換器４０６で使用されるクロックを生成する機能を有し、データ信号にロックしてクロック信号を生成することから、データリカバリＰＬＬと呼ばれる。ＰＬＬ５００の性能としては、低ジッタ、アクイジション時間の短縮が求められ、このためには帯域を広帯域にする必要があるが、光ディスクの規格は複数存在し、各規格毎に複数の動作モード（録画モードなど）が存在するため、各規格、各動作モードに対して帯域を設定する必要があり、光ピックアップ装置１００を各規格、各動作モードに対応させるためには、ＰＬＬ５００により数多くの帯域を可能にする必要がある。
【００２１】
ＰＬＬ５００は、フェーズ検出器（位相比較器）５１０、チャージポンプ５２０ａ，５２０ｂ、ループフィルタ５３０、ＣＣＯ５４０、ディバイダ（分周器）５５０、を備えている。ループフィルタ５３０は、電圧−電流変換器（Ｇｍ）５３２、外部容量５３４を備えている。Ａ／Ｄ変換器４０６でデジタル化された信号はフェーズ検出器５１０に入力され、チャージポンプ５２０ａ，５２０ｂによりＶＣＯ(Voltage Controlled Oscillator)を発振させ、受信データに位相ロックしたサンプリングクロックが取得される。
【００２２】
図３は、ループフィルタ５３０の構成を示す図であって、チャージポンプ５２０ａと電圧−電流変換器５３２の間に設けられる外部容量５３４に関係する構成を示している。ループフィルタ５３０は外部容量（Ｃｅｘ）５３４を使用したフィルタであり、外部容量（Ｃｅｘ）５３４は差動増幅器などの演算増幅器５３６により充電される。
【００２３】
外部容量（Ｃｅｘ）５３４を使用したループフィルタ５３０では、実際の回路動作前に外部容量（Ｃｅｘ）５３４をある電圧まで充電する必要がある。図４は、外部容量（Ｃｅｘ）５３４を充電する際の動作を示すタイミングチャートである。信号が外部容量Ｃｅｘ５３４に入力される実動作の前に、演算増幅器５３６と外部容量（Ｃｅｘ）５３４を接続するスイッチ５３８がオン”ON”に設定される。これにより、外部容量（Ｃｅｘ）５３４は、演算増幅器５３６により所定の基準電圧Ｖｒｅｆまで充電される。
【００２４】
スイッチ(SW)５３８がオン”ON”になる前の状態(SW”OFF”)で外部容量（Ｃｅｘ）５３４の電圧がグランド(GND)レベルであるとすると、スイッチ５３８がオン”ON”になった瞬間に演算増幅器５３６の反転入力端子はグランド(GND)レベルとなり、入力差動対の片方のトランジスタがカットオフし、大振幅信号が非反転入力端子に入力されたときと同じような応答が行われる。このとき、外部容量（Ｃｅｘ）５３４の充電時間は、外部容量（Ｃｅｘ）５３４を含めた演算増幅器５３６のスルーレートによって決定される。光ピックアップ装置１００において、外部容量（Ｃｅｘ）５３４の充電に許容される時間は、録画モードの種類などのシステム上の規格で決定されており、充電時間は規格を満足するようにできるだけ短時間にする必要がある。このため、演算増幅器５３６には、非常に高いスルーレートが要求される。
【００２５】
図５は、本実施形態にかかる演算増幅器１０の概略構成を示す模式図である。本実施形態にかかる演算増幅器１０は、例えば上述したループフィルタ５３０の外部容量（Ｃｅｘ）５３４を充電するための演算増幅器５３６として用いられる。なお、本実施形態の演算増幅器１０は、このような大容量のプリチャージ用途の他、パルスアンプ、各種測定器、各種通信機器、ビデオ信号処理回路、ラインドライバなどに使用される演算増幅器全般に適用することができる。
【００２６】
図５に示すように、演算増幅器１０は、入力差動対（差動増幅器）２０、ＡＢ級出力段（主出力部）３０、比較器（１）４０、比較器（２）５０、及び補助出力段（補助出力部）６０を有して構成されている。入力差動対２０は、例えばｐ型差動入力部とｎ型差動入力部を備える１段増幅器により構成される。また、ＡＢ級出力段３０および補助出力段６０は、相互に逆導電型となる１対のトランジスタを有する相補型のトランジスタから構成され、ここではＣＭＯＳトランジスタから構成されている。
【００２７】
入力差動対２０からの出力は、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１及び、ｎ型ＭＯＳトランジスタＭｎ１のそれぞれのゲート電極に接続されている。また、入力差動対２０からの出力は、それぞれ比較器（１）４０及び比較器（２）５０と接続されている。そして、比較器（１）４０の出力は補助出力段６０のｐ型ＭＯＳトランジスタＭｐ２に接続され、比較器（２）５０の出力は補助出力段６０のｎ型ＭＯＳトランジスタＭｎ２に接続されている。
【００２８】
ＡＢ級出力段３０のトランジスタＭｐ１，Ｍｎ１は、入力差動対２０の出力に応じて駆動される。これにより、入力差動対２０の出力に応じてＡＢ級出力段３０に電流が流れ、出力電圧Ｖｏｕｔが出力される。
【００２９】
また、比較器（１）４０は、入力差動対２０からの出力と、所定の基準電圧Ｖｒｅｆ１とを比較し、入力差動対２０の出力がＶｒｅｆ１よりも低い場合に、ロー(Low)の信号を出力する。また、比較器（２）５０は、入力差動対２０からの出力と、所定の基準電圧Ｖｒｅｆ２とを比較し、入力差動対２０の出力がＶｒｅｆ２よりも高い場合に、ハイ(High)の信号を出力する。
【００３０】
比較器（１）４０からロー(Low)の信号が出力されると、補助出力段６０のｐ型ＭＯＳトランジスタＭｐ２がオンとなる。また、比較器（２）５０からハイ(High)の信号が出力されると、補助出力段６０のｎ型ＭＯＳトランジスタＭｎ２がオンとなる。
【００３１】
従って、入力差動対２０に振幅の大きい大振幅信号が入力され、非反転出力に対応する入力差動対２０の出力がＶｒｅｆ１よりも小さい場合、または反転出力に対応する入力差動対２０の出力がＶｒｅｆ２よりも大きい場合は、ＡＢ級出力段３０とともに補助出力段６０に電流が流れて出力電圧Ｖｏｕｔが出力されるため、外部負荷を充電する際のスルーレートを向上することができる。
【００３２】
図６は、図５のＶｏｕｔを入力差動対２０の反転入力Ｖｉｎ−と接続し、出力Ｖｏｕｔに外部負荷容量Ｃｌｏａｄを接続して、演算増幅器１０をバッファとして使用した例を示す模式図である。すなわち、図６は、図３の構成に対応している。また、図７は、図６に示す回路の動作を示すタイミングチャートである。
【００３３】
図６に示すバッファに入力信号Ｖｉｎ＋として大振幅信号が入力されると、図７に示すように、入力信号（Ｖｉｎ＋）の立ち上がりであれば、Ｍｐ１のゲート電圧は通常の演算増幅器と同じようにグランド(GND)レベルになる。そして、Ｖｒｅｆ１よりもＭｐ１のゲート電圧が低い期間では、比較器（１）４０の出力はロー(Low)になり、Ｍｐ２が完全にオン(ON)となる。このため、補助出力段６０から負荷容量Ｃｌｏａｄに大電流を供給することができる。また、信号（Ｖｉｎ＋）の立下りであれば、Ｍｎ１のゲート電圧は電源電圧（ＶＤＤ）レベルになる。そして、Ｍｎ１のゲート電圧がＶｒｅｆ２よりも高い期間では、比較器（２）５０の出力はハイ(High)になり、Ｍｎ２が完全にオン(ON)となる。このため、負荷容量Ｃｌｏａｄから補助出力段６０へ大電流を引き抜くことができる。
【００３４】
一方、小信号動作時は、図７に示すように、Ｍｐ１とＭｎ１のゲート電圧は、それぞれ電源電圧（ＶＤＤ）とグランド(ＧＮＤ)の間の中間電圧となる。このため、図７に示すように、比較器(１)４０の基準電圧Ｖｒｅｆ１を小信号動作時のＭｐ１のゲート電圧よりも十分に低い値に設定し、比較器(２)５０の基準電圧Ｖｒｅｆ２を小信号動作時のＭｎ１のゲート電圧よりも十分に高い値に設定することで、小信号動作時にはＭｐ２とＭｎ２は完全にオフ(OFF)となる。従って、補助出力段６０から電流が流れることがなく、小信号動作時における消費電力を最小限に抑えることが可能となる。
【００３５】
ＡＢ級出力段３０のトランジスタＭｐ１，Ｍｎ１に対して、補助出力段６０のトランジスタＭｐ２，Ｍｎ２の容量は十分に大きなものとされる。すなわち、ＷをＭＯＳトランジスタのゲート幅、Ｌをゲート長とした場合に、Ｍｐ２のＷ／Ｌ比は、Ｍｐ１のＷ／Ｌ比よりも十分に大きな値とされる。また、Ｍｎ２のＷ／Ｌ比は、Ｍｎ１のＷ／Ｌ比よりも十分に大きな値とされる。これにより、大振幅信号が入力された場合に、補助出力段６０に大電流を流すことができ、高スルーレートと小信号動作時の低消費電力の双方を共に実現することできる。
【００３６】
図８は、比較器(１)４０、比較器(２)５０の基準電圧Ｖｒｅｆ１, Ｖｒｅｆ２の設定方法を示す図であって、図７と同様に、図６の回路のタイミングチャートを示している。図８（ａ）に示すように、ＶＤＤを電源電圧とすると、Ｖｒｅｆ１はＶＤＤ／２よりも低く設定され、Ｖｒｅｆ２はＶＤＤ／２よりも高く設定される。これにより、小信号動作時のＭｐ１のゲート電圧に対して、基準電圧Ｖｒｅｆ１を十分に低くすることができ、また、小信号動作時のＭｎ１のゲート電圧に対して、基準電圧Ｖｒｅｆ２を十分に高くすることができる。従って、小信号動作時のゲート電圧に対する基準電圧Ｖｒｅｆ１, Ｖｒｅｆ２のマージンを大きくすることができ、小信号動作時にＭｐ２とＭｎ２がオン(ON)してしまうことを確実に抑止することができる。これにより、小信号動作時の消費電流を確実に低減することが可能となる。
【００３７】
一方、図８（ｂ）に示すように、基準電圧Ｖｒｅｆ１,Ｖｒｅｆ２を共に電源電圧ＶＤＤの１／２の値（Ｖｒｅｆ１＝ＶＤＤ／２，Ｖｒｅｆ２＝ＶＤＤ／２）とすると、小信号動作時のＭｐ１，Ｍｎ１のゲート電圧と、Ｖｒｅｆ１，Ｖｒｅｆ２との差が小さくなり、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２に対するゲート電圧のマージンが小さくなる。この場合、外部ノイズ等の影響により、小信号動作時に比較器(１)４０、比較器(２)５０が誤動作する可能性がある。従って、Ｖｒｅｆ１はＶＤＤ／２よりも低く設定し、Ｖｒｅｆ２はＶＤＤ／２よりも高く設定することが好適である。
【００３８】
次に、比較器(１)４０、比較器(２)５０の構成について説明する。図９は、差動対とインバータ回路によって構成される一般的な差動比較器の構成を示しており、比較器(１)４０、比較器(２)５０は、図９に示す差動比較器から構成することができる。図９に示す差動比較器によれば、入力差動対２０の出力と基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を比較した結果に応じたＶｏｕｔを出力することができる。
【００３９】
一方、本実施形態では、比較器（１）４０、比較器（２）５０を図１０に示す２段のＣＭＯＳインバータ回路７０，７２から構成している。１段目のインバータ回路７０は、ｐ型ＭＯＳトランジスタＭｐ３及びｎ型ＭＯＳトランジスタＭｎ３から構成される。また、２段目のインバータ回路７２は、ｐ型ＭＯＳトランジスタＭｐ４及びｎ型ＭＯＳトランジスタＭｎ４から構成される。そして、１段目のインバータ回路７０において、ｐ型ＭＯＳトランジスタＭｐ３のＷ／Ｌ比とｎ型ＭＯＳトランジスタＭｎ３のＷ／Ｌ比を相違させることで、論理閾値をＶＤＤ／２からシフトさせることとしている。ここで、ＷはトランジスタＭｐ３，Ｍｎ３のゲート幅、Ｌはゲート長である。
【００４０】
上述したように、比較器（１）４０では、Ｖｒｅｆ１はＶＤＤ／２よりも低く設定される。このため、１段目のインバータ回路７０において、Ｍｐ３のＷ／Ｌ比よりもＭｎ３のＷ／Ｌ比を十分に大きくするとＭｐ３,Ｍｎ３で構成されるインバータ回路７０の論理閾値をＶＤＤ／２よりも低くすることができる。従って、インバータ回路７０の論理閾値をＶｒｅｆ１とすることで、インバータ回路７０を比較器（１）４０として使用することができる。
【００４１】
また、比較器（２）５０では、Ｖｒｅｆ２はＶＤＤ／２よりも高く設定される。このため、１段目のインバータ回路７０において、Ｍｐ３のＷ／Ｌ比よりもＭｎ３のＷ／Ｌ比を十分に小さくすると論理閾値はＶＤＤ／２よりも高くなる。従って、インバータ回路７０の論理閾値をＶｒｅｆ２とすることで、インバータ回路７０を比較器（２）５０として使用することができる。
【００４２】
図１０に示す２段目のインバータ回路７２は、インバータ回路７０の出力を反転させる機能を有し、その閾値はＶＤＤ／２の近傍に設定される。但し、比較器（１）４０、比較器（２）５０を最適に動作させるため、インバータ回路７０の論理閾値の値に応じて、インバータ回路７２の論理閾値は最適の値に調整されることが望ましい。
【００４３】
従って、図１０に示す２段のＣＭＯＳインバータ回路７０，７２によれば、参照電圧としての基準電圧Ｖｒｅｆ１, Ｖｒｅｆ２を与える必要がなく、非常に簡素な構成で比較器（１）４０、比較器（２）５０を構成することが可能となる。
【００４４】
図１１は、図６に示す演算増幅器１０の具体的な回路構成を示す模式図である。図１１に示す演算増幅器１０は、２段増幅の入力差動対２０と、ＡＢ級出力段３０と、比較器(１)４０及び比較器(２)５０と、スルーレートを改善するための補助出力段６０を備えたものである。ここで、比較器(１)４０、比較器(２)５０は、図１１に示す２段のインバータ回路７０，７２から構成されている。
【００４５】
図１１に示す構成において、入力差動対２０は、ｐ型ＭＯＳ差動入力部２２、ｎ型ＭＯＳ差動入力部２４、カレントミラー回路２６、及びカレントミラー回路２７から構成される。ｐ型ＭＯＳ差動入力部２２は、ｐ型ＭＯＳトランジスタＭｄｉｆｆｐ＋，Ｍｄｉｆｆｐ−、及び電流Ｉｔａｉｌｐを流す定電流源２８から構成されている。また、ｎ型ＭＯＳ差動入力部２４は、ｎ型ＭＯＳトランジスタＭｄｉｆｆｎ＋，Ｍｄｉｆｆｎ−、及び電流Ｉｔａｉｌｎを流す定電流源２９から構成されている。
【００４６】
また、カレントミラー回路２６は、ｐ型ＭＯＳトランジスタＭｐ１４，Ｍｐ１５，Ｍｐ１６，Ｍｐ１７から構成され、カレントミラー回路２７は、ｎ型ＭＯＳトランジスタＭｎ１４，Ｍｎ１５，Ｍｎ１６，Ｍｎ１７から構成されている。
【００４７】
図６と同様に、ＡＢ級出力段３０は、ｐ型ＭＯＳトランジスタＭｐ１及びｎ型ＭＯＳトランジスタＭｎ１からなるＣＭＯＳトランジスタから構成される。また、補助出力段６０は、ｐ型ＭＯＳトランジスタＭｐ２及びｎ型ＭＯＳトランジスタＭｎ２からなるＣＭＯＳトランジスタから構成される。
【００４８】
非反転入力Ｖｉｎ＋は、Ｍｄｉｆｆｎ＋，Ｍｄｉｆｆｐ＋のゲートに入力される。また、反転入力Ｖｉｎ−は、Ｍｄｉｆｆｎ−，Ｍｄｉｆｆｐ−のゲートに入力される。図６と同様に、反転入力Ｖｉｎ−は出力Ｖｏｕｔと接続されている。また、Ｍｄｉｆｆｐ＋，Ｍｄｉｆｆｐ−によって構成されるｐ型ＭＯＳ差動入力部２２の出力はカレントミラー回路２７に入力され、Ｍｄｉｆｆｎ＋，Ｍｄｉｆｆｎ−によって構成されるｎ型ＭＯＳ差動入力部２４の出力はカレントミラー回路２６に入力されている。
【００４９】
カレントミラー回路２６とカレントミラー回路２７とは、抵抗としてのトランジスタＭｐ１８，Ｍｎ１８，Ｍｐ１９，Ｍｎ１９によって接続されている。ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１のゲートは、カレントミラー回路２６のトランジスタＭｐ１７と、トランジスタＭｐ１９，Ｍｎ１９との接続部に接続され、ｎ型ＭＯＳトランジスタＭｎ１のゲートは、トランジスタＭｎ１５と、トランジスタＭｐ１９，Ｍｎ１９との接続部に接続されている。
【００５０】
トランジスタＭｐ１，Ｍｎ１のゲートに接続された容量Ｃｃ１及び容量Ｃｃ２は、位相補償容量である。また、ＶＢ１〜ＶＢ４は、それぞれのトランジスタが適切に動作するように設定されたバイアス電圧である。
【００５１】
また、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１のゲートは比較器(１)４０の入力に接続されており、ｎ型ＭＯＳトランジスタＭｎ１のゲートは比較器(２)５０の入力に接続されている。
【００５２】
比較器(１)４０の出力は、補助出力段６０のｐ型ＭＯＳトランジスタＭｐ２のゲートに接続されている。また、比較器(２)５０の出力は、補助出力段６０のｎ型ＭＯＳトランジスタＭｎ２のゲートに接続されている。
【００５３】
図６と同様に、ＡＢ級出力段３０及び補助出力段６０からの信号が出力される最終段には、グランド(GND)との間に外部負荷容量Ｃｌｏａｄが接続されている。
【００５４】
非反転入力信号（Ｖｉｎ＋）と反転入力信号（Ｖｉｎ−）が等しい状態（定常状態）では、ｐ型ＭＯＳ差動入力部２２のｐ型ＭＯＳトランジスタＭｄｉｆｆｐ＋，Ｍｄｉｆｆｐ−に流れる電流は共にＩｔａｉｌｐ／２となり、ｎ型ＭＯＳ差動入力部２４のｎ型ＭＯＳトランジスタＭｄｉｆｆｎ＋，Ｍｄｉｆｆｎ−に流れる電流は共にＩｔａｉｌｎ／２となる。
【００５５】
定常状態から、非反転入力信号（Ｖｉｎ＋）が反転入力信号（Ｖｉｎ−）より高い電圧に変化する信号の立ち上がり時には、ｐ型ＭＯＳ差動入力部２２側では定電流Ｉｔａｉｌｐがｐ型ＭＯＳトランジスタＭｄｉｆｆｐ−側に流れる比率が増加し、ｎ型ＭＯＳトランジスタＭｎ１６に流れる電流が増加する。このため、カレントミラー回路２７によりｎ型ＭＯＳトランジスタＭｎ１５，Ｍｎ１７に流れる電流が増加し、ＡＢ級出力段３０のｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が低下する。これにより、ｎ型ＭＯＳトランジスタＭｎ１に流れる電流が減少し、外部負荷容量Ｃｌｏａｄの引き込み電流が減少する。
【００５６】
ｎ型ＭＯＳ差動入力部２４側では、定電流Ｉｔａｉｌｎのうちｎ型ＭＯＳトランジスタＭｄｉｆｆｎ＋側に流れる比率が増加し、ｎ型ＭＯＳトランジスタＭｎ１７に流れる電流が減少し、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１のゲート電圧が下がるので、ｐ型ＭＯＳトランジスタＭｐ１に流れる電流が増加し、外部負荷容量Ｃｌｏａｄを充電する。従って、出力電圧Ｖｏｕｔが上昇する。
【００５７】
定常状態から、非反転入力信号（Ｖｉｎ＋）が反転入力信号（Ｖｉｎ−）より低い電圧に変化する信号の立下り時には、ｐ型ＭＯＳ差動入力部２２側では定電流Ｉｔａｉｌｐがｐ型ＭＯＳトランジスタＭｄｉｆｆｐ＋側に流れる比率が増加し、ｎ型ＭＯＳトランジスタＭｎ１５に流れる電流が減少する。このため、ＡＢ級出力段３０のｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が上がり、ｎ型ＭＯＳトランジスタＭｎ１に流れる電流が増加して、外部負荷容量Ｃｌｏａｄの引き込み電流が増加する。
【００５８】
ｎ型ＭＯＳ差動入力部２４側では、定電流Ｉｔａｉｌｎのうちｎ型ＭＯＳトランジスタＭｄｉｆｆｎ−側に流れる比率が増加し、ｐ型ＭＯＳトランジスタＭｐ１４に流れる電流が増加するため、カレントミラー回路２６によりｐ型ＭＯＳトランジスタＭｐ１５，Ｍｐ１７に流れる電流が増加し、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｎ１のゲート電圧が上がる。これにより、ｐ型ＭＯＳトランジスタＭｐ１に流れる電流が減少し、外部負荷容量Ｃｌｏａｄに対する充電速度が減少する。従って、出力電圧Ｖｏｕｔが下降する。
【００５９】
大振幅信号が入力された場合、信号の立ち上がりでは、ｐ型ＭＯＳ差動入力部２２側では定電流Ｉｔａｉｌｐの大部分がｐ型ＭＯＳトランジスタＭｄｉｆｆｐ−に流れ、ｎ型ＭＯＳトランジスタＭｎ１６に流れる電流が更に増加する。このため、カレントミラー回路２７によりｎ型ＭＯＳトランジスタＭｎ１５，Ｍｎ１７に流れる電流も増加し、ＡＢ級出力段３０のｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が小振幅信号の入力時に比べて更に低下し、グランド（ＧＮＤ）レベルとなる。
【００６０】
また、ｎ型ＭＯＳ差動入力部２４側では、定電流Ｉｔａｉｌｎの大部分がｎ型ＭＯＳトランジスタＭｄｉｆｆｎ＋に流れ、ｎ型ＭＯＳトランジスタＭｎ１７に流れる電流が更に減少し、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１のゲート電圧が小振幅信号の入力時に比べて更に低下し、グランド（ＧＮＤ）レベルとなる。
【００６１】
そして、比較器(１)４０による比較の結果、ｐ型ＭＯＳトランジスタＭｐ１のゲート電圧が基準電圧Ｖｒｅｆ１よりも低くなると、比較器(１)４０からロー(Low)の信号が出力され、補助出力段６０のｐ型ＭＯＳトランジスタＭｐ２がオンとなる。これにより、補助出力段６０に大電流が流れて出力電圧Ｖｏｕｔが出力されるため、外部負荷Ｃｌｏａｄのスルーレートを向上することができる。
【００６２】
一方、大振幅信号が入力された場合に、信号の立下りでは、ｐ型ＭＯＳ差動入力部２２側では定電流Ｉｔａｉｌｐの大部分がｐ型ＭＯＳトランジスタＭｄｉｆｆｐ＋側に流れ、ｎ型ＭＯＳトランジスタＭｎ１５に流れる電流が更に減少する。このため、ＡＢ級出力段３０のｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が小振幅信号の場合に比べて更に増加し、電源電圧（ＶＤＤ）レベルとなる。
【００６３】
また、ｎ型ＭＯＳ差動入力部２４側では、定電流Ｉｔａｉｌｎの大部分がｎ型ＭＯＳトランジスタＭｄｉｆｆｎ−に流れ、ｐ型ＭＯＳトランジスタＭｐ１４に流れる電流が更に増加するため、カレントミラー回路２６によりｐ型ＭＯＳトランジスタＭｐ１５，Ｍｐ１７に流れる電流が増加し、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｎ１のゲート電圧が小振幅信号の入力時に比べて更に上昇し、電源電圧（ＶＤＤ）レベルとなる。
【００６４】
そして、比較器(２)５０による比較の結果、ｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が基準電圧Ｖｒｅｆ２よりも高くなると、比較器(２)５０からハイ(High)の信号が出力され、補助出力段２０のｎ型ＭＯＳトランジスタＭｎ２がオンとなる。これにより、補助出力段６０に大電流が流れて出力電圧Ｖｏｕｔが出力されるため、外部負荷Ｃｌｏａｄのスルーレートを向上することができる。
【００６５】
図１２は、本実施形態に係る演算増幅器１０の回路構成の他の例を示す模式図であって、入力差動対２０を１段増幅器で構成し、入力差動対２０をフォールデッドカスコード接続無しで構成した例を示している。また、図１３は、図１２に示す演算増幅器１０の動作を示すタイミングチャートである。
【００６６】
図１２において、ｐ型ＭＯＳトランジスタＭｐ２１とｐ型ＭＯＳトランジスタＭｐ２２はミラー比１：１のカレントミラー回路を構成する。また、ｐ型ＭＯＳトランジスタＭｐ２０とｐ型ＭＯＳトランジスタＭｐ１は１：Ｎのカレントミラー回路であり、ｎ型ＭＯＳトランジスタＭｎ２１とｎ型ＭＯＳトランジスタＭｎ１もミラー比１：Ｎのカレントミラー回路である。
【００６７】
この構成では、入力差動対２０の定電流源に定電流Ｉｔａｉｌｎが流れると、ＡＢ級出力段３０にはＮ×Ｉｔａｉｌｎ／２の電流がバイアス電流として流れる。ｎ型ＭＯＳトランジスタＭｎ２０は、固定電圧差を生成する電池のような役割を果たし、ｐ型ＭＯＳトランジスタＭｐ２１とｐ型ＭＯＳトランジスタＭｐ２２のドレイン電圧を揃え、ＭＯＳのチャネル長変調によって引き起こされるミラー比のずれを防止する機能を果たす。ｎ型ＭＯＳトランジスタＭｎ２２、ｐ型ＭＯＳトランジスタMｐ２３は、カスコードの役割を果たしており、出力インピーダンスを増加させ、演算増幅器のゲインを増加させる。
【００６８】
図１２の構成において、入力信号の立ち上がり時、立下り時の動作は基本的に図１１と同じである。入力信号の立ち上がり時にはｎ型ＭＯＳトランジスタＭｄｉｆｆｎ−には電流が流れないため、ｐ型ＭＯＳトランジスタＭｐ２１のゲート電圧は電源レベルＶＤＤとなる。この場合、ｐ型ＭＯＳトランジスタＭｐ２２にも電流が流れないため、ｎ型ＭＯＳトランジスタＭｎ２１のゲート・ソース間電圧は０になり、ｎ型ＭＯＳトランジスタＭｎ１にも電流は流れない。一方、ｐ型ＭＯＳトランジスタＭｐ２０にはＩｔａｉｌｎの電流が流れ、ｐ型ＭＯＳトランジスタＭｐ１にはＮ×Ｉｔａｉｌｎの電流が流れて出力電圧Ｖｏｕｔを上昇させる。
【００６９】
また、入力信号の立下り時には、ｎ型ＭＯＳトランジスタＭｄｉｆｆｎ＋には電流は流れず、ｐ型ＭＯＳトランジスタＭｐ２０のゲート電圧は電源電圧ＶＤＤとなり、ｐ型ＭＯＳトランジスタＭｐ１に電流は流れない。この場合は、ｐ型ＭＯＳトランジスタＭｐ２１、ｐ型ＭＯＳトランジスタＭｐ２２、ｎ型ＭＯＳトランジスタＭｎ２１にＩｔａｉｌｎの電流が流れ、ｎ型ＭＯＳトランジスタＭｎ１にＮ×Ｉｔａｉｌｎの電流が流れて出力電圧Ｖｏｕｔを下降させる。
【００７０】
このように、図１２に示す演算増幅器１０においても、入力信号の立ち上がり時には、非反転出力（Ｖｉｎ＋）に対応する出力電圧が低下し、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１に入力される。このとき、入力差動対２０を１段増幅器で構成し、フォールデッドカスコード接続無しで構成した図１２の演算増幅器１０では、図１３に示すように、大振幅信号の立ち上がり時に、ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１のゲート電圧がグランド(GND)レベルに達しない場合がある。一方、信号立ち上がり時に、ｎ型ＭＯＳトランジスタＭｎ１のゲート電圧は、確実にグランドレベルに到達する。
【００７１】
また、大振幅信号の立下り時においては、ｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が電源電圧（ＶＤＤ）レベルに達しない場合がある。一方、大振幅信号の立下り時に、ｐ型ＭＯＳトランジスタＭｐ１のゲート電圧は、確実に電源電圧（ＶＤＤ）レベルに到達する。
【００７２】
このため、本実施形態において、入力差動対２０を１段増幅器で構成し、フォールデッドカスコード接続無しで構成した場合は、大振幅信号の立ち上がりをｎ型ＭＯＳトランジスタＭｎ１のゲート電圧で判定する。また、大振幅信号の立ち下がりは、ｐ型ＭＯＳトランジスタＭｐ１のゲート電圧で判定する。すなわち、図１２の回路において、ｎ型ＭＯＳトランジスタＭｎ１のゲート電圧がグランドレベルに到達した場合は、大振幅信号の立ち上がりが入力されたと判断することができる。また、ｐ型ＭＯＳトランジスタＭｐ１のゲート電圧がＶＤＤレベルに到達した場合は、大振幅信号の立下りが入力されたと判断することができる。
【００７３】
このため、図１２の回路では、比較器（１）４０の出力が補助出力段６０のｎ型ＭＯＳトランジスタＭｎ２に接続されている。そして、図１３に示すように、比較器（１）４０では、信号の立ち下がり時に大振幅信号が流れているか否かを判定するため、基準電圧Ｖｒｅｆ１の値が電源電圧ＶＤＤの１／２の値よりも十分に大きな値に設定される。信号の立下り時にｐ型ＭＯＳトランジスタＭｐ１のゲート電圧が基準電圧Ｖｒｅｆ１を超えている場合は、比較器（１）４０から補助出力段６０のｎ型ＭＯＳトランジスタＭｎ２にハイ(High)の信号を出力する。これにより、補助出力段６０のｎ型ＭＯＳトランジスタＭｎ２が駆動され、外部負荷容量Ｃｌｏａｄの引き込み電流が増加するため、出力電圧Ｖｏｕｔが下降する。
【００７４】
また、比較器（２）５０の出力は、補助出力段６０のｐ型ＭＯＳトランジスタＭｐ２に接続されている。そして、比較器（２）５０では、信号の立ち上がり時に大振幅信号が流れているか否かを判定するため、基準電圧Ｖｒｅｆ２の値が電源電圧ＶＤＤの１／２の値よりも十分に小さい値に設定される。そして、信号の立ち上がり時に、ｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が基準電圧Ｖｒｅｆ２よりも低下している場合は、比較器（２）５０から補助出力段６０のｐ型ＭＯＳトランジスタＭｐ２にロー(Low)の信号を出力する。これにより、補助出力段２０のｐ型ＭＯＳトランジスタＭｐ２が駆動され、外部負荷容量Ｃｌｏａｄが充電されて、出力電圧Ｖｏｕｔが上昇する。
【００７５】
このように、入力差動対２０を１段増幅器で構成し、フォールデッドカスコード接続無しで構成する場合は、比較器（１）４０及び比較器（２）５０からの出力と、ｐ型ＭＯＳトランジスタＭｐ２及びｎ型ＭＯＳトランジスタＭｎ２との接続状態を図１１の回路に対して入れ換えることで、比較器（１）４０、比較器（２）５０の判定結果に基づいて、図１１の場合と同様に補助出力段６０を動作させることが可能となる。
【００７６】
以上のように、図１１及び図１２に示す演算増幅器１０によれば、大振幅信号の入力時のみ補助出力段６０が動作し、小振幅信号の入力時に補助出力段６０が全く動作しないため、小信号動作時の安定性判別が非常に容易になり、大振幅信号入力時の高いスルーレートと、小振幅信号入力時の低消費電力を共に実現することが可能となる。
【００７７】
また、図１４は、本実施形態に係る演算増幅器１０の回路構成の他の例を示す模式図である。図１４に示す演算増幅器１０では、入力差動対２０、ＡＢ級出力段３０、比較器（１）４０及び比較器（２）５０の構成は基本的に図１１の回路と同様に構成されているが、補助出力段６０は設けられていない。そして、入力差動対２０では、定電流源２８に対してｐ型ＭＯＳトランジスタＭｓｗｐが並列に接続され、定電流源２９に対してｎ型ＭＯＳトランジスタＭｓｗｎが並列に接続されている。
【００７８】
また、比較器（１）４０の出力はｐ型ＭＯＳトランジスタＭｓｗｐのゲート電極に接続され、比較器（２）５０の出力はｎ型ＭＯＳトランジスタＭｓｗｎのゲート電極に接続されている。
【００７９】
図１４の演算増幅器１０において、大振幅信号の立ち上がり時に，ＡＢ級出力段３０のｐ型ＭＯＳトランジスタＭｐ１のゲート電圧が基準電圧Ｖｒｅｆ１よりも低くなると、比較器（１）４０の出力はロー(Low)になり、Ｍｓｗｐが完全にオン(ON)となり、ｐ型ＭＯＳトランジスタＭｓｗｐに電流が流れる。
【００８０】
また、大振幅信号の立ち下がり時に、ＡＢ級出力段３０のｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が基準電圧Ｖｒｅｆ２よりも高くなると、比較器（２）５０の出力はハイ(High)になり、Ｍｓｗｎが完全にオン(ON)となり、ｎ型ＭＯＳトランジスタＭｓｗｎに電流が流れる。
【００８１】
このように、図１４の回路において、ｐ型ＭＯＳトランジスタＭｓｗｐは、比較器（１）４０の出力に応じてｐ型ＭＯＳ差動入力部２２に電流を流す副電流源８０として機能する。また、ｎ型ＭＯＳトランジスタＭｓｗｎは、比較器（２）５０の出力に応じてｎ型ＭＯＳ差動入力部２４に電流を流す副電流源８２として機能する。
【００８２】
これにより、大振幅信号が入力された場合に、位相補償容量Ｃｃに大電流を流すことが可能となり、位相補償容量Ｃｃの値で演算増幅器１０のスルーレートが決定される場合においても、位相補償容量Ｃｃのスルーレートを向上することが可能となる。
【００８３】
また、ｐ型ＭＯＳトランジスタＭｐ１のゲート電圧が基準電圧Ｖｒｅｆ１以上の場合、またはｎ型ＭＯＳトランジスタＭｎ１のゲート電圧が基準電圧Ｖｒｅｆ２以下の場合は、トランジスタＭｓｗｐ，Ｍｓｗｎが確実にオフ(OFF)になるため、Ｍｓｗｐ，Ｍｓｗｎに電流が流れてしまうことがない。従って、小振幅信号の入力時には、消費電流を確実に低減することが可能である。
【００８４】
従って、図１４に示す演算増幅器１０によれば、大振幅信号の入力時のみ副電流源８０，８２が動作し、小振幅信号の入力時に副電流源８０，８２が全く動作しないため、大振幅信号入力時の高いスルーレートと、小振幅信号入力時の低消費電力を共に実現することが可能となる。
【００８５】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態にかかる演算増幅器１０を用いた光ピックアップ装置１００の構成を示す模式図である。
【図２】記録・再生信号処理部内のＰＬＬの構成を示す模式図である。
【図３】ループフィルタの構成を詳細に示す模式図である。
【図４】図３の外部容量（Ｃｅｘ）を充電する際の動作を示すタイミングチャートである。
【図５】本発明の一実施形態にかかる演算増幅器の概略構成を示す模式図である。
【図６】図５に示すＶｏｕｔを入力差動対の反転入力Ｖｉｎ−と接続し、出力Ｖｏｕｔに外部負荷容量Ｃｌｏａｄを接続して、演算増幅器をバッファとして使用した例を示す模式図である。
【図７】図６に示す回路の動作を示すタイミングチャートである。
【図８】比較器(１)、比較器(２)の基準電圧Ｖｒｅｆ１, Ｖｒｅｆ２の設定方法を示すタイミングチャートである。
【図９】差動対とインバータ回路によって構成される一般的な差動比較器の構成を示す模式図である。
【図１０】比較器（１）、比較器（２）を２段のインバータ回路７０，７２から構成した例を示す模式図である。
【図１１】図６に示す演算増幅器の具体的な構成を示す模式図である。
【図１２】入力差動対をフォールデッドカスコード接続無しで構成した例を示す模式図である。
【図１３】図１２に示す演算増幅器の動作を示すタイミングチャートである。
【図１４】本実施形態に係る演算増幅器の回路構成の他の例を示す模式図である。
【図１５】従来の差動増幅回路の構成を示す模式図である。
【符号の説明】
【００８７】
２０    入力差動対
２２    ｐ型ＭＯＳ差動入力部
２４    ｎ型ＭＯＳ差動入力部
２６，２７    カレントミラー回路
３０    ＡＢ級出力段
４０    比較器（１）
５０    比較器（２）
６０    補助出力段
７０，７２    ＣＭＯＳインバータ回路
２８，２９    定電流源
８０，８２    副電流源
【図１】
2008211623.tif 000003
【図２】
2008211623.tif 000004
【図３】
2008211623.tif 000005
【図４】
2008211623.tif 000006
【図５】
2008211623.tif 000007
【図６】
2008211623.tif 000008
【図７】
2008211623.tif 000009
【図８】
2008211623.tif 000010
【図９】
2008211623.tif 000011
【図１０】
2008211623.tif 000012
【図１１】
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【図１２】
2008211623.tif 000014
【図１３】
2008211623.tif 000015
【図１４】
2008211623.tif 000016
【図１５】
2008211623.tif 000017