(57)【要約】【課題】表示装置において、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止する。【解決手段】数のサブピクセルと、前記複数のサブピクセルに走査電圧を入力する複数の走査線とを有する表示パネルと、前記複数の走査線に順次選択走査電圧を供給する走査線駆動回路と、前記走査線駆動回路を制御する表示制御回路とを備え、前記表示制御回路は、外部から入力される表示制御信号の異常を検出する異常検出回路を有し、前記表示制御回路は、前記異常検出回路において表示制御信号の異常を検出したときに、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させる。【選択図】図３
2008241828.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブピクセルと、前記複数のサブピクセルに選択走査電圧を入力する複数の走査線とを有する表示パネルと、
前記複数の走査線に順次前記選択走査電圧を供給する走査線駆動回路と、
前記走査線駆動回路を制御する表示制御回路とを備える表示装置であって、
前記表示制御回路は、外部から入力される表示制御信号の異常を検出する異常検出回路を有し、
前記表示制御回路は、前記異常検出回路において表示制御信号の異常を検出したときに、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させることを特徴とする表示装置。
【請求項２】
前記異常検出回路は、前記外部から特定の表示制御信号が入力された時点から、前記特定の表示制御信号よりも周期が短い表示制御信号をカウントするカウンタと、
前記カウンタでカウントを開始した後に前記外部から特定の表示制御信号が入力されたときに、当該特定の表示制御信号が入力された時点での前記カウンタのカウント数が所定の値よりも少ない場合に異常信号を出力する回路とを有し、
前記表示制御回路は、前記異常検出回路から異常信号が出力された時に、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させるＤＩＳＰＯＦＦ信号を前記走査線駆動回路に出力することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記特定の表示制御信号は、外部から入力される垂直同期信号であり、
前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力される水平同期信号であることを特徴する請求項２に記載の表示装置。
【請求項４】
前記特定の表示制御信号は、外部から入力される水平同期信号であり、
前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックであることを特徴する請求項２に記載の表示装置。
【請求項５】
前記特定の表示制御信号は、外部から入力されるディスプレイタイミング信号であり、
前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックであることを特徴する請求項２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、外部から入力される表示制御信号の異常を検出する表示制御回路を備える表示装置に関する。
【背景技術】
【０００２】
アクティブ素子として薄膜トランジスタを使用するＴＦＴ方式の液晶表示モジュールは高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。特に、小型のＴＦＴ方式の液晶表示装置は、携帯電話機の表示部として多用されている。
一般に、液晶表示パネルは、一対の基板間に液晶層を挟持して構成される。この液晶表示パネルは、隣接する２本の走査線（ゲート線ともいう。）と、隣接する２本の映像線（ソース線またはドレイン線ともいう。）とで囲まれる領域に、走査線から選択走査信号が入力されたときにオンする薄膜トランジスタと、映像線から映像信号が薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、サブピクセルが構成される。
また、複数の映像線には、液晶表示パネルの周辺部に配置されるドレインドライバから映像電圧（階調電圧）が供給され、複数の走査線には、液晶表示パネルの周辺部に配置されるゲートドライバから選択走査電圧が供給される。
また、ドレインドライバおよびゲートドライバは、表示制御回路（タイミングコントローラともいう）により、制御・駆動される。
さらに、表示制御回路には、外部から外部垂直同期信号（ＶＳＹＮＣ）、外部水平同期信号（ＨＳＹＮＣ）、ディスプレイタイミング信号（ＤＴＭＧ）、ドットクロック（ＤＣＬＫ）、並びに、表示データが入力される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、表示制御回路は、外部から入力される外部垂直同期信号（ＶＳＹＮＣ）、外部水平同期信号（ＨＳＹＮＣ）、ディスプレイタイミング信号（ＤＴＭＧ）、ドットクロック（ＤＣＬＫ）に基づき、フレーム開始信号（ＦＬＭ）、表示データラッチ用クロック（ＣＬ２）、出力タイミング制御用クロック（ＣＬ１）、シフトクロック信号（ＣＬ３）を生成し、表示データラッチ用クロック（ＣＬ２）と、出力タイミング制御用クロック（ＣＬ１）をドレインドライバに、フレーム開始信号（ＦＬＭ）と、シフトクロック信号（ＣＬ３）をゲートドライバに出力し、ドレインドライバおよびゲートドライバを制御・駆動する。
しかしながら、外部から入力される外部垂直同期信号（ＶＳＹＮＣ）、外部水平同期信号（ＨＳＹＮＣ）、およびディスプレイタイミング信号（ＤＴＭＧ）にノイズが重畳すると、表示制御回路が誤動作を起こし、液晶表示パネルに表示される画像が乱れることになる。
例えば、図８に示すように、表示制御回路は、外部垂直同期信号（ＶＳＹＮＣ）から内部垂直同期信号（ＶＳＹＮＣＩ）を生成する。この内部垂直同期信号（ＶＳＹＮＣＩ）は、外部垂直同期信号（ＶＳＹＮＣ）の立ち上がりに同期して、所定時間、Ｈｉｇｈレベルとなる立ち上がりパルス部（Ａ１，Ａ２）を有し、表示制御回路は、この内部垂直同期信号（ＶＳＹＮＣＩ）に基づき、フレーム開始信号をゲートドライバに出力する。
そして、図８に示すように、ゲートドライバは、内部垂直同期信号（ＶＳＹＮＣＩ）の立ち上がりパルス部（Ａ１）に同期して、ＧＬ１の走査線から順次選択走査電圧を供給するスキャン動作を開始する。
【０００４】
仮に、図８に示すように、外部垂直同期信号（ＶＳＹＮＣ）にノイズ（Ｂ１）が重畳すると、表示制御回路は、外部垂直同期信号（ＶＳＹＮＣ）が入力されたものと認識し、内部垂直同期信号（ＶＳＹＮＣＩ）に、当該ノイズに対応する立ち上がりパルス部（Ａ３）を生成する。
これにより、ゲートドライバは、本来ならば、ＧＬ４７０〜ＧＬ４８０の走査線に順次選択走査電圧を供給するスキャン動作を実行する所を、ＧＬ１の走査線から順次選択走査電圧を供給するスキャン動作を再度開始する。
このとき、表示データは、１フレーム内の途中の表示データであるため、液晶表示パネルに表示される画像は、上にずれた表示になり、１フレームで表示される画像が大きく変動するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数のサブピクセルと、前記複数のサブピクセルに選択走査電圧を入力する複数の走査線とを有する表示パネルと、前記複数の走査線に順次前記選択走査電圧を供給する走査線駆動回路と、前記走査線駆動回路を制御する表示制御回路とを備える表示装置であって、前記表示制御回路は、外部から入力される表示制御信号の異常を検出する異常検出回路を有し、前記表示制御回路は、前記異常検出回路において表示制御信号の異常を検出したときに、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させる。
【０００６】
（２）（１）において、前記異常検出回路は、前記外部から特定の表示制御信号が入力された時点から、前記特定の表示制御信号よりも周期が短い表示制御信号をカウントするカウンタと、前記カウンタでカウントを開始した後に前記外部から特定の表示制御信号が入力されたときに、当該特定の表示制御信号が入力された時点での前記カウンタのカウント数が所定の値よりも少ない場合に異常信号を出力する回路とを有し、前記表示制御回路は、前記異常検出回路から異常信号が出力された時に、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させるＤＩＳＰＯＦＦ信号を前記走査線駆動回路に出力する。
（３）（２）において、前記特定の表示制御信号は、外部から入力される垂直同期信号であり、前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力される水平同期信号である。
（４）（２）において、前記特定の表示制御信号は、外部から入力される水平同期信号であり、前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックである。
（５）（２）において、前記特定の表示制御信号は、外部から入力されるディスプレイタイミング信号であり、前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックである。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を液晶表示モジュールに適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、液晶表示パネル１、ドレインドライバ２、ゲートドライバ３、表示制御回路４、および電源回路５で構成される。
ドレインドライバ２と、ゲートドライバ３は、液晶表示パネル１の周辺部に設置される。例えば、ドレインドライバ２と、ゲートドライバ３は、液晶表示パネル１の一対の基板の第１の基板（例えば、ガラス基板）の２辺の周辺部に、それぞれＣＯＧ方式で実装される。あるいは、ドレインドライバ２と、ゲートドライバ３は、液晶表示パネル１の第１の基板の２辺の周辺部に配置されるフレキシブル回路基板に、それぞれＣＯＦ方式で実装される。
また、表示制御回路４と、電源回路５は、液晶表示パネル１の周辺部（例えば、液晶表示モジュールの裏側）に配置される回路基板にそれぞれ実装される。
表示制御回路４は、パソコンやテレビ受信回路等の表示信号源（ホスト側）から入力される表示信号を、データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号（クロック信号）と共にドレインドライバ２、ゲートドライバ３に入力する。
【０００９】
ゲートドライバ３は、表示制御回路４の制御の基に走査線（ゲート線ともいう；ＧＬ）に選択走査電圧を順次供給し、また、ドレインドライバ２は、映像線（ドレイン線、ソース線ともいう；ＤＬ）に映像電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成する。
液晶表示パネル１は、複数のサブピクセルを有し、各サブピクセルは、映像線（ＤＬ）と走査線（ＧＬ）とで囲まれた領域に設けられる。なお、本実施例の液晶表示パネル１は、６４０×３×４８０個のサブピクセルで構成される。
各サブピクセルは、薄膜トランジスタ（ＴＦＴ）を有し、薄膜トランジスタ（ＴＦＴ）の第１の電極（ドレイン電極またはソース電極）は映像線（ＤＬ）に接続され、薄膜トランジスタ（ＴＦＴ）の第２の電極（ソース電極またはドレイン電極）は画素電極（ＰＸ）に接続される。また、薄膜トランジスタ（ＴＦＴ）のゲート電極は、走査線（ＧＬ）に接続される。
なお、図１において、ＬＣは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に配置される液晶層を等価的に示す液晶容量であり、Ｃａｄｄは、画素電極（ＰＸ）と対向電極（ＣＴ）との間に形成される保持容量である。
【００１０】
図１に示す液晶表示パネル１において、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）の第１の電極は、それぞれ映像線（ＤＬ）に接続され、各映像線（ＤＬ）は列方向に配置されたサブピクセルに、表示データに対応する映像電圧（階調電圧）を供給するドレインドライバ２に接続される。
また、行方向に配置された各サブピクセルにおける薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ）に接続され、各走査線（ＧＬ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正あるいは負のバイアス電圧）を供給するゲートドライバ３に接続される。
表示制御回路４は、１個の半導体集積回路（ＬＳＩ）から構成され、外部から入力されてくるドットクロック（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、外部水平同期信号（ＨＳＹＮＣ）、外部垂直同期信号（ＶＳＹＮＣ）の各表示制御信号および表示用データ（Ｄｉｎ）を基に、ドレインドライバ２、および、ゲートドライバ３を制御・駆動する。
表示制御回路４は、ディスプレイタイミング信号（ＤＴＭＧ）が入力されると、これを表示開始位置と判断し、受け取った単純１列の表示データを、表示データのバスラインを介してドレインドライバ２に出力する。
その際、表示制御回路４は、ドレインドライバ２のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック信号（ＣＬ２）を信号線を介して出力する。
【００１１】
表示制御回路４は、ディスプレイタイミング信号（ＤＴＭＧ）の入力が終了するか、または、ディスプレイタイミング信号（ＤＴＭＧ）が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、ドレインドライバ２のラッチ回路に蓄えていた表示データを液晶表示パネル１の映像線（ＤＬ）に出力するための表示制御信号である出力タイミング制御用クロック信号（ＣＬ１）を信号線を介してドレインドライバ２に出力する。これにより、ドレインドライバ２は、表示データに対応する映像電圧を、映像線（ＤＬ）に供給する。
また、表示制御回路４は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線を介してゲートドライバ３にフレーム開始指示信号（ＦＬＭ）を出力する。
さらに、表示制御回路４は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１の各走査線（ＧＬ）に選択走査電圧（正のバイアス電圧）を供給するように、信号線を介してゲートドライバ３へ１水平走査時間周期のシフトクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１の各走査線（ＧＬ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
映像線（ＤＬ）に供給された電圧は、１水平走査時間の間導通する薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃadd）と、液晶容量（ＬＣ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
【００１２】
液晶表示パネル１は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が形成される第１の基板と、カラーフィルタ等が形成される第２の基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。
また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
【００１３】
図２は、本実施例の液晶表示モジュールにおいて、表示制御回路４に入力される外部垂直同期信号（ＶＳＹＮＣ）に異常、即ち、ノイズが重畳されていない場合のゲートドライバ３の入力信号と、出力信号を示すタイミングチャートである。
表示制御回路４は、外部垂直同期信号（ＶＳＹＮＣ）の入力後に、ゲートドライバ３にフレーム開始指示信号（ＦＬＭ）を出力する。さらに、表示制御回路４は、外部水平同期信号（ＨＳＹＮＣ）に基づいて、ゲートドライバ３へ１水平走査時間周期のシフトクロック（ＣＬ３）を出力する。
これにより、図２に示すように、ＧＬ１〜ＧＬ４８０の各走査線に、順次選択走査電圧を供給するスキャン動作を開始する。なお、ゲートドライバ３は、表示制御回路４から入力されるＤＩＳＰＯＦＦ信号がＨｉｇｈレベルのときに、ＧＬ１〜ＧＬ４８０の各走査線に、順次選択走査電圧を供給するスキャン動作を開始する。
【００１４】
図３は、本実施例の液晶表示モジュールにおいて、表示制御回路４に入力される外部垂直同期信号（ＶＳＹＮＣ）に異常、即ち、ノイズが重畳された場合のゲートドライバ３の入力信号と、出力信号を示すタイミングチャートである。
図３に示すように、図３のＴＡの時点で、外部垂直同期信号（ＶＳＹＮＣ）にノイズが重畳されたときには、図３のＴＢの期間、ＤＩＳＰＯＦＦ信号がＬｏｗレベルとなるので、ゲートドライバ３は、ＧＬ１〜ＧＬ４８０の各走査線に、順次選択走査電圧を供給するスキャン動作を中止する。（図３のＧＬ３、ＧＬ４７９、ＧＬ４８０参照。）
このように、本実施例では、外部垂直同期信号（ＶＳＹＮＣ）にノイズが重畳された時点で、ゲートドライバ３はスキャン動作を中止するようにしたので、このフレームで液晶表示パネル１に表示される画像は、いままでスキャンしたものとなる。
一般に、１フレーム程度の休止では、液晶表示パネル１に表示される画像に大きな変動がないので、外部垂直同期信号（ＶＳＹＮＣ）にノイズが重畳された時点で、ゲートドライバ３がスキャン動作を中止したとしても、見た目には、液晶表示パネル１に表示される画像には何の変化もない。
【００１５】
表示制御回路４は、外部から入力される外部垂直同期信号（ＶＳＹＮＣ）、外部水平同期信号（ＨＳＹＮＣ）、ディスプレイタイミング信号（ＤＴＭＧ）の異常を検出する異常検出回路４０を有する。
図４は、図１に示す異常検出回路４０の一例を示す回路図である。図４に示す異常検出回路４０は、外部垂直同期信号（ＶＳＹＮＣ）の異常を検出する回路である。
図４に示す異常検出回路４０では、外部水平同期信号（ＨＳＹＮＣ）をカウントするカウンタ４１を有する。本実施例では、外部水平同期信号数は、４８０であるので、カウンタ４１は、カウント数が４８０になるとＨｉｇｈレベルを出力する。
いま、外部垂直同期信号（ＶＳＹＮＣ）の信号波形が図５に示す波形とし、外部垂直同期信号（ＶＳＹＮＣ）に異常、即ち、ノイズが重畳されていない状態のときには、カウンタ４１は、４８０まで外部水平同期信号をカウントする。カウンタ４１のカウント数が４８０になると、カウンタ４１の出力はＨｉｇｈレベルとなる。
カウンタ４１の出力はインバータ（ＩＮＶ）を介して第１のオア回路（ＯＲ１）に入力されるので、カウンタ４１の出力がＨｉｇｈレベルの状態のときには、第１のオア回路（ＯＲ１）の一方の端子には、Ｌｏｗレベルが入力されている。
したがって、外部垂直同期信号（ＶＳＹＮＣ）がＬｏｗレベルになった時点で、第１のオア回路（ＯＲ１）はＬｏｗレベルとなり、オア回路（ＯＲ１）から表示制御回路４に入力される入力外部垂直同期信号（ＶＳ−ＩＮ）が出力される。
また、第２のオア回路（ＯＲ２）の一方の端子には、カウンタ４１の出力が入力される。カウンタ４１の出力がＨｉｇｈレベルの状態のときには、第２のオア回路（ＯＲ２）の一方の端子には、Ｈｉｇｈレベルが入力されている。したがって、外部垂直同期信号（ＶＳＹＮＣ）がＬｏｗレベルになったとしても、第２のオア回路（ＯＲ２）の出力はＨｉｇｈレベルのまま変化しない。
【００１６】
また、外部垂直同期信号（ＶＳＹＮＣ）に異常、即ち、ノイズが重畳されているときには、ノイズが重畳された時点で、カウンタ４１のカウント数は４８０よりも少ないので、カウンタ４１の出力はＬｏｗレベルのままである。このとき、第１のオア回路（ＯＲ１）の一方の端子には、Ｈｉｇｈレベルが入力されているので、ノイズにより、外部垂直同期信号（ＶＳＹＮＣ）がＬｏｗレベルになっても、第１のオア回路（ＯＲ１）の出力は変化しない。
しかしながら、第２のオア回路（ＯＲ２）の一方の端子に入力される、カウンタ４１の出力はＬｏｗレベルであるので、ノイズにより、外部垂直同期信号（ＶＳＹＮＣ）がＬｏｗレベルになると、第２のオア回路（ＯＲ２）はＬｏｗレベルとなり、異常検出信号（Ｄ−ＯＦＦ）が出力される。
表示制御回路４は、この異常検出信号（Ｄ−ＯＦＦ）に基づき、ＤＩＳＰＯＦＦ信号をＬｏｗレベルとして、ゲートドライバ３のスキャン動作を中止させる。
なお、カウンタ４１は、第１のオア回路（ＯＲ１）の出力（Ｌｏｗレベル）により初期化される。
【００１７】
前述までの説明では、外部垂直同期信号（ＶＳＹＮＣ）にノイズが重畳された場合について説明したが、以下の説明では、それ以外の表示制御信号にノイズが重畳された場合について説明する。
図６は、図１に示す異常検出回路４０の他の例を示す回路図である。図６に示す異常検出回路４０は、外部水平同期信号（ＨＳＹＮＣ）の異常を検出する回路である。
図６に示す異常検出回路４０では、カウンタ４１は、ドットクロック信号（ＨＳＹＮＣ）をカウントする。本実施例では、１表示ラインのサブピクセル数は、６４０であるので、カウンタ４１は、カウント数が６４０になると、Ｈｉｇｈレベルを出力する。
いま、外部水平同期信号（ＨＳＹＮＣ）の信号波形が図５に示す波形とし、外部水平同期信号（ＨＳＹＮＣ）に異常、即ち、ノイズが重畳されていない状態のときには、前述した動作と同様の動作により、外部水平同期信号（ＨＳＹＮＣ）がＬｏｗレベルになった時点で、第１のオア回路（ＯＲ１）はＬｏｗレベルとなり、表示制御回路４に入力される入力外部水平同期信号（ＨＳ−ＩＮ）が出力される。
また、外部水平同期信号（ＨＳＹＮＣ）がＬｏｗレベルになったとしても、第２のオア回路（ＯＲ２）の出力はＨｉｇｈレベルのまま変化しない。
また、外部水平同期信号（ＨＳＹＮＣ）に異常、即ち、ノイズが重畳されているときには、ノイズが重畳された時点で、カウンタ４１のカウント数は６４０よりも少ないので、カウンタ４１の出力はＬｏｗレベルである。したがって、ノイズにより、外部水平同期信号（ＨＳＹＮＣ）がＬｏｗレベルになっても、第１のオア回路（ＯＲ１）の出力は変化しない。
しかしながら、第２のオア回路（ＯＲ２）の一方の端子に入力される、カウンタ４１の出力はＬｏｗレベルであるので、ノイズにより、外部水平同期信号（ＨＳＹＮＣ）がＬｏｗレベルになると、第２のオア回路（ＯＲ２）はＬｏｗレベルとなり、異常検出信号（Ｄ−ＯＦＦ）が出力される。
表示制御回路４は、この異常検出信号（Ｄ−ＯＦＦ）に基づき、ＤＩＳＰＯＦＦ信号をＬｏｗレベルとして、ゲートドライバ３のスキャン動作を中止させる。
【００１８】
図７は、図１に示す異常検出回路４０の他の例を示す回路図である。図７に示す異常検出回路４０は、ディスプレイタイミング信号（ＤＴＭＧ）の異常を検出する回路である。
図７に示す異常検出回路４０では、カウンタ４１は、ドットクロック信号（ＨＳＹＮＣ）をカウントする。本実施例では、１表示ラインのサブピクセル数は、６４０であるので、カウンタ４１は、カウント数が６４０になると、Ｈｉｇｈレベルを出力する。
いま、ディスプレイタイミング信号（ＤＴＭＧ）の信号波形が図５に示す波形とし、ディスプレイタイミング信号（ＤＴＭＧ）に異常、即ち、ノイズが重畳されていないときには、前述した動作と同様の動作により、ディスプレイタイミング信号（ＤＴＭＧ）がＬｏｗレベルになった時点で、第１のオア回路（ＯＲ１）はＬｏｗレベルとなり、表示制御回路４に入力される入力ディスプレイタイミング信号（ＤＴ−ＩＮ）が出力される。
また、ディスプレイタイミング信号（ＤＴＭＧ）がＬｏｗレベルになったとしても、第２のオア回路（ＯＲ２）の出力はＨｉｇｈレベルのまま変化しない。
また、ディスプレイタイミング信号（ＤＴＭＧ）に異常、即ち、ノイズが重畳されているときには、ノイズが重畳された時点で、カウンタ４１のカウント数は６４０よりも少ないので、カウンタ４１の出力はＬｏｗレベルであり、第１のオア回路（ＯＲ１）の出力は変化しない。
しかしながら、第２のオア回路（ＯＲ２）の一方の端子に入力される、カウンタ４１の出力はＬｏｗレベルであるので、ノイズにより、ディスプレイタイミング信号（ＤＴＭＧ）がＬｏｗレベルになると、第２のオア回路（ＯＲ２）はＬｏｗレベルとなり、異常検出信号（Ｄ−ＯＦＦ）が出力される。
表示制御回路４は、この異常検出信号（Ｄ−ＯＦＦ）に基づき、ＤＩＳＰＯＦＦ信号をＬｏｗレベルとして、ゲートドライバ３のスキャン動作を中止させる。
【００１９】
以上説明したように、本実施例では、外部から表示制御信号（例えば、外部垂直同期信号（ＶＳＹＮＣ）、外部水平同期信号（ＨＳＹＮＣ）、ディスプレイタイミング信号（ＤＴＭＧ））が入力された時点から、異常検出回路４０のカウンタ４１が、特定の表示制御信号よりも周期が短い表示制御信号（例えば、外部水平同期信号（ＨＳＹＮＣ）、ドットクロック（ＤＣＬＫ））をカウントする。そして、カウントを開始した後に、外部から表示制御信号が入力されたときに、カウンタ４１のカウント数が所定の値よりも少ない場合に異常信号を出力する。
表示制御回路４は、異常検出回路４１から異常信号が出力された時に、走査線駆動回路３における、複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させるＤＩＳＰＯＦＦ信号を走査線駆動回路に出力するようにしたので、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止することが可能となる。
なお、前述までの説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などのサブピクセルを有する表示装置全般に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】本発明の実施例の液晶表示モジュールにおいて、表示制御回路に入力される外部垂直同期信号（ＶＳＹＮＣ）に異常、即ち、ノイズが重畳されていない場合のゲートドライバの入力信号と、出力信号を示すタイミングチャートである。
【図３】本発明の実施例の液晶表示モジュールにおいて、表示制御回路に入力される外部垂直同期信号（ＶＳＹＮＣ）に異常、即ち、ノイズが重畳された場合のゲートドライバの入力信号と、出力信号を示すタイミングチャートである。
【図４】図１に示す異常検出回路の一例を示す回路図である。
【図５】本発明の実施例の液晶表示モジュールにおける、外部垂直同期信号（ＶＳＹＮＣ）、外部水平同期信号（ＨＳＹＮＣ）、およびディスプレイタイミング信号（ＤＴＭＧ）の信号波形を示す図である。
【図６】図１に示す異常検出回路の他の例を示す回路図である。
【図７】図１に示す異常検出回路の他の例を示す回路図である。
【図８】外部から入力される外部垂直同期信号（ＶＳＹＮＣ）に、ノイズが重畳された場合の問題点を説明するための図である。
【符号の説明】
【００２１】
１  液晶表示パネル
２  ドレインドライバ
３  ゲートドライバ
４  表示制御回路
５  電源回路
４０  異常検出回路
４１  カウンタ
ＧＬ  走査線（ゲート線）
ＤＬ  映像線（ドレイン線、ソース線）
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極
ＬＣ  液晶容量
Ｃａｄｄ  保持容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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