(57)【要約】【課題】ノイズの低周波成分と高周波成分の両方にとって低インピーダンスのノイズパス（ＮＰ１とＮＰ２）を含むことで小信号回路へのノイズ干渉を防止する。【解決手段】小信号を扱う小信号回路（ビクティム回路１０ｖ）とノイズ源回路１０ｐと、が主面側の異なる領域に形成されている半導体基板１０と、主面と対向する裏面側を固定して半導体基板１０の周囲を覆うパッケージと、を有する。ノイズ源回路１０ｐに対し主面側から接地電位を供給する第１接地体（ワイヤ６ｐ）と、半導体基板１０裏面の一部に電気的に接続または容量結合し、かつ、ビクティム回路１０ｖに対して接地電位を供給する他の接地体と物理的に離れた第２接地体（パッド部５ｐ）とが、ノイズ源回路１０ｐに接地電位を供給するパッケージ内導体に含まれる。【選択図】図５
2008263077.tif 000002
【特許請求の範囲】
【請求項１】
小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が主面側の異なる領域に形成されている半導体基板と、
前記半導体基板の前記主面と対向する裏面側を固定して当該半導体基板の周囲を覆うパッケージと、を有し、
前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、
前記ノイズ源回路に対し前記主面側から接地電位を供給する第１接地体と、
前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた第２接地体と、
を含む半導体装置。
【請求項２】
前記第２接地体は、前記ノイズ源回路と対向する前記半導体基板の裏面の対向領域に接し、または、当該裏面対向領域と容量結合し、
前記半導体基板の前記裏面対向領域以外の領域に接し、または、当該裏面対向領域以外の領域と容量結合する前記他の接地体が、前記第２接地体と所定の距離だけ離れて形成されている
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記裏面に無機薄膜が形成され、
当該無機薄膜を介して前記半導体基板と前記第２接地体が容量結合する
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の前記裏面に無機薄膜が形成され、
前記第２接地体上の薄膜部と、当該第２接地体による段差を埋める肉厚部とを有する絶縁性の接合膜を介して、前記半導体基板が前記無機薄膜側から前記接合膜上に接合され、
前記接合膜の薄膜部と前記無機薄膜とを介して、前記第２接地体が前記半導体基板に容量結合している
請求項１に記載の半導体装置。
【請求項５】
前記小信号回路と前記ノイズ源回路とが形成されている前記半導体基板内の前記主面側に、前記小信号回路と前記ノイズ源回路と間の分離不純物領域としてガードバンドが形成され、
前記ガードバンドが、前記小信号回路と前記ノイズ源回路の一方の接地電位を供給する前記パッケージ内の導体に接続されている
請求項１に記載の半導体装置。
【請求項６】
前記小信号回路が、小信号としての高周波アナログ信号を増幅し周波数変換する機能を持つ高周波アナログ回路であり、
前記ノイズ源回路が、前記周波数変換後の大振幅のアナログ信号をディジタル信号に変換して所定の処理を施すディジタル処理回路である
請求項１に記載の半導体装置。
【請求項７】
前記ノイズ源回路の接地電位が与えられる回路端子に接続され、インダクタ成分を持つワイヤを、前記第１接地体に含み、
前記ノイズ源回路の電源電圧が与えられる他の回路端子に接続され、前記小信号回路への電源供給体とは非接続の電源供給体を、前記パッケージ内の導体に含む
請求項１に記載の半導体装置。
【請求項８】
小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が主面側の異なる領域に形成されている半導体基板が、前記主面と対向する裏面側を固定してパッケージ内に収容されている半導体デバイスと、
前記半導体デバイスが実装され、当該半導体デバイスの前記パッケージに設けられている複数の外部端子がそれぞれ電気的、機械的に接続されている複数の配線層を備える実装基板と、を有し、
前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、
前記ノイズ源回路に対し前記主面側から接地電位を供給する第１接地体と、
前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた第２接地体と、を含み、
前記第１接地体と前記第２接地体が前記パッケージ内部で、あるいは、パッケージ外部の前記実装基板の前記配線層を介して電気的に接続されることによって、前記ノイズ源回路に対し、前記第１接地体を経由する第１電流経路と、前記第２接地体を経由する第２電流経路とが並列に形成されている
電子装置。
【請求項９】
前記半導体デバイス内において、
前記第２接地体は、前記ノイズ源回路と対向する前記半導体基板の裏面の対向領域に接し、または、当該裏面対向領域と容量結合し、
前記半導体基板の前記裏面対向領域以外の領域に接し、または、当該裏面対向領域以外の領域と容量結合する前記他の接地体が、前記第２接地体と所定の距離だけ離れて形成されている
請求項８に記載の電子装置。
【請求項１０】
前記半導体デバイス内の前記ノイズ源回路に設けられている前記第１および第２接地体、ならびに、前記小信号回路に対して接地電位を供給する他の接地体の相互間接続が、前記実装基板に形成されている一または複数の前記配線層によりパッケージ外部で達成されている
請求項８または９に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小信号を扱う小信号回路と、小信号に対し高周波ノイズを発生するノイズ源回路とが形成されている半導体基板をパッケージ内に収容して成る半導体装置、および、電子装置に関する。
【背景技術】
【０００２】
図１に、金属製のリードフレームのダイパッド上に半導体集積回路の基板（半導体基板）が搭載されてモールド樹脂製のパッケージに収容されたＩＣデバイスの断面構造を示す。また、図２に、ＢＧＡ(Ball Grid Array)など２次元平面配置の多数の外部端子を備えるＩＣデバイスの断面構造を示す。
【０００３】
図１に図解するＩＣデバイス１００は、パッケージ基板２により支持されるリードフレームのダイパッド５上に、半導体基板１０を搭載し、半導体基板１０の周囲をモールド樹脂７で覆う構造を有する。
半導体基板１０は、その裏面に裏面酸化膜１０Ｂを有している。裏面酸化膜１０Ｂが形成された側を不図示の銀ペーストなどの導電性接合剤によってダイパッド５と強固に接合することにより、半導体基板１０とダイパッド５との機械的接合がとられている。
【０００４】
半導体基板１０の裏面と対向する主面側に、互いに異なる導電型、濃度の不純物領域を作り分け、当該主面上に、対応する不純物領域に各々が接続する多層電極配線を形成することにより集積回路が形成されている。
集積回路として、小信号を扱う小信号回路としての、例えばアナログ回路と、当該アナログ回路を駆動する、あるいは、アナログ回路が増幅した大振幅の信号をディジタル信号に変換した後、所定の処理を施すことを目的とした、例えばディジタル回路とが、半導体基板１０の主面の異なる領域に互いの距離をおいて形成されている。
ここで、一般に、ディジタル回路はパルス波形を扱うため高周波ノイズを発生しやすく、駆動周波数が高くなるにつれて高調波成分により多量のノイズを発生する。このため、小信号回路にとってはノイズ源を発生する回路とみなされる。よって、以下、ディジタル回路等を「ノイズ源回路１０ｐ」で表記し、小信号回路をノイズの犠牲になる回路という意味で「ビクティム(victim)回路１０ｖ」で表記する。
【０００５】
図１にはノイズ源回路１０ｐの接地電位が供給される電極パッド１１ｐと、ビクティム回路１０ｖの接地電位が供給される電極パッド１１ｖとが示されている。
電極パッド１１ｐは金属製のワイヤ６ｐによってダイパッド５に対し電気的に接続（ワイヤボンド）されている。同様に、電極パッド１１ｖは金属製のワイヤ６ｖによってダイパッド５にワイヤボンドされている。
【０００６】
一方、パッケージ基板２は絶縁材料を主体としているが、その上層部に導電率が高い金属材料製で低インピーダンスとなるように比較的大きな断面積を有する内部配線３が埋め込まれ、その表面の殆どを絶縁層４が覆っている。内部配線３とダイパッド５は、絶縁層４に設けられたコンタクト部４ｐ,４ｖを介して、低いコンタクト抵抗にて電気的に接続されている。
これにより集積回路の電極パッド１１ｐ,１１ｖは、共通の接地体であるダイパッド５や内部配線３を介して相互に電気的に接続され、かつ、不図示の外部リードなどの外部端子に接続されている。集積化回路のその他の電極パッドは、特に図示していないが、他のリードフレーム部分にワイヤボンドされ、それぞれ対応する外部端子につながっている。
これらの外部端子は、ノイズ源回路１０ｐとビクティム回路１０ｖに電源電圧を供給する端子を含む。
【０００７】
当該電源電圧を供給する外部端子は、ノイズ干渉を防止するために、ノイズ源回路１０ｐとビクティム回路１０ｖで分けられていることもあるが、その場合でも、接地電位を介するノイズ干渉が避けられない。
つまり、電源電圧がノイズ源回路１０ｐに供給され、ノイズ源回路１０ｐにより高周波ノイズの重畳がされると、その高周波ノイズが電極パッド１１ｐから、ワイヤ６ｐ、ダイパッド５、コンタクト部４ｐ、内部配線３、コンタクト部４ｖ、ダイパッド５、ワイヤ６ｖ、電極パッド１１ｖの順でビクティム回路１０ｖに伝達される。このため、ビクティム回路１０ｖが扱う小信号にノイズが重畳し、当該回路のＳ／Ｎ比が低下する事態を招いてしまう。
【０００８】
一方、図２に示すＢＧＡタイプのＩＣデバイス１１０においては、図１の内部配線３の代わりになるものが、ＩＣ内部に設けられているインターポーザーと称する相互配線多層基板の最上層の導電層１２１である。インターポーザー１２０は、絶縁層と、パターンニングされた内部配線層とを交互に積層したものであり、図１ではパッケージ周囲の４辺側にしか設けることができない外部端子を、インターポーザー１２０の下面に２次元配置されたＢＧＡで実現するための部材である。なお、ＢＧＡは、図では破線の丸印部分に存在するが図示自体は省略している。
符号２００は実装基板を表しており、実装基板２００の上層部に接地電位のＢＧＡ（図では４箇所）を低インピーダンスで同電位とするための導電層２０１が設けられている。導電層２０１の表面は、ＢＧＡのランド部を露出させる箇所以外は絶縁層２０２により覆われている。
【０００９】
図２に示すＩＣデバイス１１０は、インターポーザー１２０の導電層１２１上に、例えば半田レジスト１１１等の接合層を介して、半導体基板１０が、その裏面酸化膜１０Ｂの側から接合されている。ワイヤ６ｐ,６ｖは、半田レジスト１１１が形成されていない導電層１２１の表面に対しワイヤボンドされている。そして、当該半導体基板１０の周囲およびインターポーザー１２０のＢＧＡが形成されている下面以外の周囲がモールド樹脂７により覆われている。
【００１０】
このＩＣデバイス１１０は、図１に示すＩＣデバイス１００と同様に、ノイズパス（電源電流ループ０の一部）により、ノイズ源回路１０ｐで発生した高周波ノイズがビクティム回路１０ｖに伝達され、そのＳ／Ｎ比が低下するという不利益を被る。
【００１１】
そこで、図３に示す構造のＩＣデバイス１００Ａのように、ノイズ干渉の対策が採られることがある。
図３に示すＩＣデバイス１１０では、図１と異なり、内部配線３（図１）が２つの内部配線３ｐ,３ｖに物理的に分離されている。内部配線３ｐはコンタクト部４ｐを介してノイズ源回路１０ｐ側のワイヤ６ｐと電気的接続がとられ、内部配線３ｖはコンタクト部４ｖを介してビクティム回路１０ｖ側のワイヤ６ｖと電気的接続がとられている。
これにより、低インピーダンスの内部配線３が内部配線３ｐと３ｖに物理的に分離され、内部配線３ｐ,３ｖ間が、電気的には非常に大きな寄生インダクタＬ３で高インピーダンスとなっているため、内部配線３ｐ,３ｖの間でノイズパスが遮断される。
【００１２】
一方、図３の構造と同じ考え方は既に公開された特許公報にも記載されている。
例えば特許文献１に記載されたＩＣデバイス１３０では、図４に示すように、ガラスエポキシ樹脂あるいはテフロン（登録商標）からなる比較的厚い絶縁基板１３１上に半導体基板１０を接合し、絶縁基板１３１の裏面に、互いに物理的に離れた２つのグランド端子１３２,１３３を設けている。グランド端子１３２は、半導体基板１０の一方の電極パッドにワイヤ６ｐを介して接続され、グランド端子１３３は、半導体基板１０の他方の電極パッドにワイヤ６ｖを介して接続されている。半導体基板１０、および、絶縁基板１３１、グランド端子１３２,１３３の絶縁基板１３１との接触面側部分がモールド樹脂７により覆われている。
【特許文献１】再公表特許；再表２００４／０１０４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１または図２に示すＩＣデバイス１００,１１０は、ノイズ源回路１０ｐで発生したノイズ成分の周波数が比較的低い低周波ノイズであれば、図示のようにワイヤ６ｐ、低インピーダンス内部配線３、ワイヤ６ｖを経由するノイズパスで、ノイズ源回路１０ｐからビクティム回路１０ｖに伝達される。
【００１４】
このノイズパスを遮断するために、図３に示すように、内部配線３（図１）を内部配線３ｐと３ｖに物理的に分離して、両者間を高インピーダンスにする対策が採られる。
しかしながら、ノイズパスは、より低インピーダンスのダイパッド５を経由して流れるようになる。
【００１５】
近年、ディジタル回路の高速化、アナログ回路の高周波化に伴い、ノイズ源回路１０ｐで生じるノイズの周波数も高くなる傾向がある。
ノイズの高周波成分は、ワイヤ６ｐ,６ｖがもつインダクタンス成分（ｊωＬ）がノイズの周波数が高くなるにともなって増大するため、ワイヤ６ｐ,６ｖの経路が高インピーダンスとなり、その代わりに、図３に示すように、半導体基板１０を厚さ方向に貫くノイズパスが支配的に作用し始める。半導体基板１０内にはウェル分離等でＰＮ接合が形成され、また、裏面酸化膜１０Ｂを介してダイパッド５が半導体基板１０に容量結合している。容量成分（１／ｊωＣ）は周波数とともに減少するため、この基板を貫く経路が低インピーダンスとなり、ノイズの高周波成分はノイズ源回路１０ｐから半導体基板１０を厚さ方向に通過してダイパッド５に入り、ダイパッド５を通ってビクティム回路１０ｖの下方に達する。そして、このダイパッド５位置から、再び半導体基板１０に入り、厚さ方向に通過してビクティム回路１０ｖに伝達される。よって、この場合も、ノイズ干渉を有効に防止できない。
【００１６】
近年、アナログ回路は以前よりも高周波性能が改善されてきているが、そのことはグランド導体を経由した微弱な高周波ノイズの回り込みによっても簡単にＳ／Ｎ比が低下することを意味する。
そのため、裏面酸化膜（および半田レジスト等の接着層）を介して半導体基板１０の裏面から内部配線３に抜ける高周波ノイズ成分が無視できなくなっている。
この高周波ノイズの伝達経路がチップ裏面の金属体である以上、ノイズに弱いアナログ回路等のビクティム回路１０ｖ）と、ノイズ発生源となるディジタル回路等のノイズ源回路１０ｐの距離を半導体基板１０内で幾ら遠くへ離しても、有効にノイズ低減ができない事態が発生している。
【００１７】
一方、図４に示す特許文献１に記載のＩＣデバイス１３０では、絶縁基板１３１が設けられているが、これは図３に示す内部配線３ｐ,３ｖと同様な理由から、外部端子をグランド端子１３２,１３３で分けることに伴い設けられている。つまり、グランド端子１３２,１３３が分けられているためダイパッドの役目ができず、その代わりに絶縁基板１３１が設けられている。
絶縁基板１３１はガラスエポキシ樹脂あるいはテフロン（登録商標）からなり、ダイパッドの役目をするため機械的強度が必要で、よって絶縁基板１３１は比較的厚く形成されるものと推測される。
【００１８】
しかしながら、比較的厚い絶縁基板１３１は、ノイズの周波数が高くても絶縁物として機能するため、半導体基板１０を厚さ方向に抜けるノイズ伝達経路（ノイズパス）が形成されない。高周波では前述したようにワイヤ６ｐのインピーダンスが高く、ノイズ電流の抜け道が確保されないため、周波数によらずほぼ一定な半導体基板１０の基板抵抗を介して高周波ノイズが直接、ビクティム回路側に伝達される。半導体基板１０は通常、導電率が０.０１〜数１０[Ω・cm]のシリコン材料からなるが、この程度の導電率の低さでは、例えばギガヘルツ帯の高周波ノイズが容易に伝達される。そのため、回路間を離す、ガードバンドを設けるなどの対策が採られるが、チップ面積を大きくしてコスト面で不利な上、コストがかかる割には、大きなノイズ低減の効果が余り得られない。
【００１９】
また、絶縁基板１３１を必要とするため、材料費および組み立て工数が増えて、この面でもコスト上昇となる。
さらにノイズパスのインピーダンスがワイヤのＬ成分や基板抵抗の制限を受けて大きくなるため、ノイズ経路で消費される不要な電力消費が増大する。
【００２０】
本発明は、ノイズの低周波成分と高周波成分の両方にとって低インピーダンスのノイズパスを含むことによって、ノイズ源回路側でノイズパスが閉ループを形成可能な構造の半導体装置、および、当該半導体装置の基板実装時に上記閉ループが形成されている電子装置を提供するものである。
【課題を解決するための手段】
【００２１】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の前記主面と対向する裏面側を固定して当該半導体基板の周囲を覆うパッケージとを有する。
前記半導体基板には、小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が半導体基板の主面側の異なる領域に形成されている。
そして、前記ノイズ源回路に接地電位を供給する前記パッケージ内の導体に、第１および第２接地体を含む。前記第１接地体は、前記ノイズ源回路に対し前記主面側から接地電位を供給するように構成されている。前記第２接地体は、前記半導体基板の前記裏面の一部に電気的に接続または容量結合し、かつ、前記小信号回路に対して接地電位を供給する他の接地体と物理的に離れた部材として構成されている。
【００２２】
本発明では好適に、前記第２接地体は、前記ノイズ源回路と対向する前記半導体基板の裏面の対向領域に接し、または、当該裏面対向領域と容量結合し、前記半導体基板の前記裏面対向領域以外の領域に接し、または、当該裏面対向領域以外の領域と容量結合する前記他の接地体が、前記第２接地体と所定の距離だけ離れて形成されている。
【００２３】
本発明では好適に、前記半導体基板の前記裏面に無機薄膜が形成され、当該無機薄膜を介して前記半導体基板と前記第２接地体が容量結合する。
あるいは、本発明では好適に、前記半導体基板の前記裏面に無機薄膜が形成され、前記第２接地体上の薄膜部と、当該第２接地体による段差を埋める肉厚部とを有する絶縁性の接合膜を介して、前記半導体基板が前記無機薄膜側から前記接合膜上に接合され、前記接合膜の薄膜部と前記無機薄膜とを介して、前記第２接地体が前記半導体基板に容量結合している。
【００２４】
本発明に係る電子装置は、半導体デバイスと実装基板を有する。前記半導体デバイスは、小信号を扱う小信号回路と、前記小信号に対し高周波ノイズを発生するノイズ源回路と、が主面側の異なる領域に形成されている半導体基板が、前記主面と対向する裏面側を固定してパッケージ内に収容されている構造を有する。前記実装基板は前記半導体デバイスが実装されている基板であり、当該実装基板は、当該半導体デバイスの前記パッケージに設けられている複数の外部端子がそれぞれ電気的、機械的に接続されている複数の配線層を備える。
そして、前述した半導体装置と同様な第１および第２接地体をパッケージ内の導体として含み、前記第１接地体と前記第２接地体が前記パッケージ内部で、あるいは、パッケージ外部の前記実装基板の前記配線層を介して電気的に接続されることによって、前記ノイズ源回路に対し、前記第１接地体を経由する第１電流経路と、前記第２接地体を経由する第２電流経路とが並列に形成されている。
【００２５】
以上の構成によれば、以下の作用がある。
第１および第２接地体は導体であるため、通常、低周波では抵抗成分が、高周波ではインダクタ成分がインピーダンスを決める支配的な要素となる。インピーダンスのインダクタ成分は低周波では小さく、高周波ほど大きくなる。
一方、本発明は半導体基板内のノイズ経路を確保するため、半導体基板が直接に、あるいは、無機薄膜（さらには絶縁性の接合膜の薄膜部）を介して第２接地体と容量結合する。この半導体基板を透過するノイズパスでは、低周波では基板抵抗が、高周波では基板容量、上記無機薄膜等による容量結合の場合は当該結合容量（カップリング・キャパシタンス）と上記基板容量との直列容量成分がインピーダンスを決める支配的な要素となる。インピーダンスの容量成分は低周波では大きく、高周波ほど低下する。
【００２６】
本発明では、第１接地体を通したノイズパスと、半導体基板を透過して第２接地体に抜けるノイズパスとが半導体基板のノイズ源回路に対して並列に設けられる。この２つのノイズパスはパッケージ内部で、反ノイズ源回路側が接続されていてもよいし、別々の外部端子に接続された未接続でもよい。別々の外部端子に接続されている場合、当該半導体装置の基板実装時には、ほぼ同電位の接地用の配線層を介してノイズ源回路に電源を供給する電源（回路）のグランド端子に接続される。
【００２７】
このため、ノイズ源回路で発生したノイズの低周波成分は主に第１接地体を通るパスからパッケージ外部に伝えられ、実装基板の配線層を通って上記電源（回路）のグランド端子に排出される。
一方、ノイズ源回路で発生したノイズの高周波成分は、高周波成分にとっては、より低インピーダンスのパスである、半導体基板を厚さ方向に貫通する電流パスを通ってパッケージ外部に伝えられ、同様に上記電源（回路）のグランド端子に排出される。
本発明では、このようにノイズの周波成分が高いか低いかに応じて、上記２つのノイズパスの主従関係が逆転して作用して、ノイズ源回路で発生したノイズが有効に、ノイズ源回路側の電源閉ループを通って排除される。したがって、半導体基板内を小信号回路側に抜けるパスが形成されない。このパスは基板抵抗を主体とした要素により形成され得るが、基板抵抗が十分高ければ、このパスのインピーダンスは周波数によらず高いままである。
【発明の効果】
【００２８】
本発明によれば、ノイズの低周波成分と高周波成分の両方にとって低インピーダンスのノイズパスを含むことによって、ノイズ源回路側でノイズパスが閉ループを形成可能な構造の半導体装置、および、当該半導体装置の基板実装時に上記閉ループが形成されている電子装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を、高周波成分と低周波成分の２つのノイズパスがパッケージ内で接続される構成のＩＣデバイス（半導体装置）を例として図面を参照して説明する。
【００３０】
《第１実施形態》
図５に、リードフレームタイプのＩＣデバイス１Ａの断面図を示す。
図５に図解するＩＣデバイス１Ａは、パッケージ基板２により支持されるリードフレームのダイパッド部上に、半導体基板１０を搭載し、半導体基板１０の周囲をモールド樹脂７で覆う構造を有する。
本発明の特徴の一つは、このダイパッドが、半導体基板１０の全領域に対し、単一の導電層ではなく、２つの導電層を物理的に分離して配置し、その２つの導電層間を、高い周波数でも十分な絶縁性を確保できる高インピーダンスの絶縁層で連結したような構成を有する。
【００３１】
図６に、ＩＣデバイス１Ａを上から透視して見た平面図を示す。
パッケージ基板２のエッジより一回り小さい内側の領域にダイパッド部が設けられている。ダイパッド部は、本例では比較的小面積の、小信号回路としてのビクティム回路１０ｖに対応した大きさを有するパッド部５ｖと、比較的大面積の、ノイズ源回路１０ｐに対応した大きさのパッド部５ｐとを備え、その間の領域が上記連結部５ｃとなっている。パッド部５ｐはノイズ源回路１０ｐの形成領域より一回り大きく形成することが望ましく、パッド部５ｖはビクティム回路１０ｖの形成領域より一回り大きく形成することが望ましい。ただし、ノイズ源回路１０ｐにおいては、パッド部５ｐが半導体基板１０（図５）に上面視で重なる部分に、ノイズ源回路１０ｐのノイズ発生源となる箇所が含まれていればよい（最低限の要件）。
【００３２】
このパッド部５ｐ,５ｖの形状や面積比は、上記最低限の要件を満たせば、自由に変えられる。例えば、消費電力の大きさに応じて面積比を変えるとよい。パッド部５ｐ,５ｖはヒートシンクの役目があるため、このような面積の最適化が望ましい。
【００３３】
ＩＣデバイス１Ａのパッケージ基板２周囲の４辺に多数の外部リード２０が配置されている。そのうちの幾つか、ここでは２つの外部リード２０ｐ,２０ｖが接地電位用である。
接地電位用の外部リード２０ｐが、パッド部５ｐと連続した１つのリードフレーム部材の一部であり、他の外部リード２０ｖが、パッド部５ｖと連続した他の１つのリードフレーム部材の一部である。
ここでパッド部５ｐが「第２接地体」の一態様に該当する。
【００３４】
図５は、図６のノイズ源回路１０ｐとビクティム回路１０ｖのそれぞれに設けられている２つの接地電位の供給箇所を含む断面を表している。
半導体基板１０は、その裏面に裏面酸化膜１０Ｂを有している。裏面酸化膜１０Ｂが形成された側を不図示の銀ペーストなどの導電性接合剤によってダイパッド５と強固に接合することにより、半導体基板１０とダイパッド（パッド部５ｐ,５ｖおよび連結部５ｃ）との機械的接合がとられている。
この断面でも分かるように、ダイパッドがパッド部５ｐ（第２接地体）と、パッド部５ｖと、両者間の連結部５ｃからなり、２つの導電層であるパッド部５ｐ,５ｖが物理的に分離されている。
【００３５】
半導体基板１０の裏面と対向する主面側に、互いに異なる導電型、濃度の不純物領域を作り分け、当該主面上に、対応する不純物領域に各々が接続する多層電極配線を形成することにより集積回路が形成されている。
集積回路として、小信号を扱う小信号回路としての、例えばアナログ回路（ビクティム回路１０ｖ）と、当該アナログ回路を駆動する、あるいは、アナログ回路が増幅した大振幅の信号をディジタル信号に変換した後、所定の処理を施すことを目的とした、例えばディジタル回路（ノイズ源回路１０ｐ）とが、半導体基板１０の主面の異なる領域に互いの距離をおいて形成されている。
ここで、一般に、ディジタル回路はパルス波形を扱うため高周波ノイズを発生しやすく、駆動周波数が高くなるにつれて高調波成分により多量のノイズを発生する。このため、小信号回路にとってはノイズ源を発生する回路とみなされる。よって、ディジタル回路をノイズ源回路１０ｐと称し、小信号回路をノイズの犠牲になる回路という意味でビクティム(victim)回路１０ｖと称するが、アナログ、ディジタルの別は必須ではない。例えば、アナログ回路がノイズ源となり、ディジタル回路がビクティム回路となる場合も存在する。以下、説明の統一性のため、ビクティム回路１０ｖがアナログ回路、ノイズ源回路１０ｐがディジタル回路であることを前提とする。
【００３６】
図５にはノイズ源回路１０ｐの接地電位が供給される電極パッド１１ｐと、ビクティム回路１０ｖの接地電位が供給される電極パッド１１ｖとが示されている。
電極パッド１１ｐは金属製のワイヤ６ｐによってパッド部５ｐに対し電気的に接続（ワイヤボンド）されている。同様に、電極パッド１１ｖは金属製のワイヤ６ｖによってパッド部５ｖにワイヤボンドされている。ワイヤ６ｐが「第１接地体」の一態様に該当する。
【００３７】
一方、パッケージ基板２は絶縁材料を主体としているが、その上層部に導電率が高い金属材料製で低インピーダンスとなるように比較的大きな断面積を有する内部配線が埋め込まれ、その表面の殆どを絶縁層４が覆っている。内部配線は、図解するように、ノイズ源回路１０ｐ側とビクティム回路１０ｖ側で２つに物理的に分けられている。
ノイズ源回路１０ｐ側の内部配線３ｐは、絶縁層４に設けられているコンタクト部４ｐを介してパッド部５ｐに対し、低いコンタクト抵抗にて電気的に接続されている。同様に、ビクティム回路１０ｖ側の内部配線３ｖは、絶縁層４に設けられているコンタクト部４ｖを介してパッド部５ｖに対し、低いコンタクト抵抗にて電気的に接続されている。
【００３８】
これにより集積回路の電極パッド１１ｐは、専用の第１接地体としてのワイヤ６ｐを経由した、第１ノイズパスＮＰ１と、半導体基板１０内部を厚さ方向に貫き第２接地体であるパッド部５ｐを経由した第２ノイズパスＮＰ２とが、電極パッド１１ｐに対して並列に形成される。第１および第２ノイズパスＮＰ１,ＮＰ２は、第１接地体であるワイヤ６ｐが、第２接地体であるパッド部５ｐと直接接合されることにより、パッケージ内部で連結されている。
ただし、変形例としては、ワイヤ６ｐをパッド部５ｐとは別のリードフレーム部材にワイヤボンドして、図７に示す外部リード２０ｐと異なる外部リード２０に接続させるものでもよい、この場合の外部リード２０も、接地電位用となる。
【００３９】
以上の構成から、ノイズ源回路１０ｐで発生したノイズの低周波成分は、主に、第１接地体（ワイヤ６ｐ）を通る第１ノイズパスＮＰ１からパッケージ外部に伝えられる。
一方、ノイズ源回路１０ｐで発生したノイズの高周波成分は、高周波成分にとっては、より低インピーダンスのパスである、半導体基板１０を厚さ方向に貫通する第２ノイズパスＮＰ２を主に通ってパッケージ外部に伝えられる。２つのパスがパッケージ内部接続であるか否かは別としても、最終的には、後述するように、同電位の実装基板の配線層から電源（回路）のグランド端子にノイズが排出される。
【００４０】
図７は、半導体基板１０に形成された集積回路の一回路例を示す回路ブロック図である。
この図は、携帯電話や無線ＬＡＮ等に多く採用されている無線受信回路の一部を示すものである。この図の構成は、９０度の位相で直交変調されて電波に重畳して送られてくる情報を受信し、復調し処理する回路である。以下、説明を具体化するためにＯＦＤＭ変調方式を例として、図７の構成および動作を説明する。
【００４１】
図解する受信回路は、アンテナ（ＡＮＴ）３１が接続される端子Ｔ３１、バンドパスフィルタ(Filter)３２、ローノイズアンプ（ＬＮＡ）３３、ミキサ(Mixer)３４Ｉと３４Ｑ、フィルタ３５Ｉと３５Ｑ、ゲイン可変アンプ３６Ｉと３６Ｑ、受信信号を量子化するためのアナログ−ディジタル・コンバータ（ＡＤＣ）３７Ｉと３７Ｑ、ベースバンド処理回路としてのＤＳＰ(Digital Signal Processor)３８、局部発振器（ＬＯ）３９、および、ＬＯ３９からの一定周波数の発振信号を９０度直交変換する位相変換器（９０deg）４０を有する。
【００４２】
アンテナ３１は、データ信号（ベースバンド信号）が高周波キャリア（搬送波）に搬送されて飛来する高周波信号を受信する。無線ＬＡＮを例にとると、アンテナ３１の受信信号は、ＩＥＥＥ８０２．１１ｂに準拠したものでは２.４[GHz]帯のキャリアに搬送され、ＩＥＥＥ８０２．１１ａに準拠したものでは５[GHz]帯のキャリアに搬送される。受信信号はデータ信号をＯＦＤＭ変調したものであり、たとえば２.４[GHz]帯または５[GHz]帯で、所定間隔で少しずつ周波数が異なる多数のサブキャリアにデータ信号が分散して搬送される。したがって、アンテナ３１は、多数のサブキャリアが多重された状態の電波を受信する。
【００４３】
２.４[GHz]帯または５[GHz]帯と高い周波数の受信信号は、最初に、バンドパスフィルタ３２を通して不要な帯域のノイズ成分が除去された後、ＬＮＡ３３により信号レベルが増幅（または減衰）され、２つのミキサ３４Ｉと３４Ｑの一方側の入力にそれぞれ送られる。２つのミキサ３４Ｉと３４Ｑの他方側の入力にＬＯ３９、例えば電圧制御発振器の発振信号が印加される。各ミキサ３４Ｉ,３４Ｑは、２つの入力信号（受信信号と発振信号）を混合することにより、その２つの入力信号の周波数差に応じて受信信号を中間周波数にダウンコンバートする。図７では、ＬＯ３９は２つのミキサ３４Ｉと３４Ｑに共通に設けられ、その発振信号が位相変換器４０を通して変換されることで、Ｉ−Ｑ平面上で互いに直交する位相差（９０度位相差）の発振信号を発生する。
【００４４】
中間周波数にダウンコンバートされた信号は、ゲイン可変アンプ３６Ｉと３６Ｑでそれぞれ所定のゲイン倍（増幅）された後、ＡＤＣ３７Ｉと３７Ｑでディジタル信号に変換され、さらにＤＳＰ３８でベースバンド処理が実行されて、次段の不図示の回路（バックエンド処理回路）に送られる。
【００４５】
図７に示す回路構成において、アナログ信号を扱う最終段のゲイン可変アンプ３６Ｉと３６Ｑから前段側を「小信号回路（ビクティム回路１０ｖ）」とし、主にディジタル信号を扱うＡＤＣ３７Ｉと３７Ｑ以降の後段側を「ノイズ源回路１０ｐ」とする。あるいは、ＡＤＣ３７Ｉと３７ＱやＤＳＰ３８よりさらに高周波ノイズを発生しやすい不図示のバックエンド回路を「ノイズ源回路１０ｐ」とし、それより前段側を「ビクティム回路１０ｖ」としてよい。
このように区分けする回路の定義は任意であり、ノイズ低減を意図する回路に対し、そのノイズ源を解析し、ノイズ源を含む回路をノイズ源回路と定義するとよい。
【００４６】
図８に、当該ＩＣデバイス１Ａを実装基板に実装したときの等価回路図を示す。図５および図６と同一構成は同じ符号を付している。
図８において破線で囲む部分がＩＣデバイス１Ａのパッケージに収容されている部分であり、その周囲が実装基板の配線層等を示している。パッケージ内で図５および図６に現れていない構成としては、半導体基板１０のノイズ源回路１０ｐに、電源電圧を供給するための電極パッド１２ｐが設けられ、ビクティム回路１０ｖに電源電圧を供給するための電極パッド１２ｖが設けられている。
【００４７】
実装基板には、電極パッド１２ｐに供給する電源電圧を発生する電源（回路）ＰＳｐと、電極パッド１２ｖに供給する電源電圧を発生する電源（回路）ＰＳｖが搭載されている。
電源ＰＳｐのプラス側端子は、外部リード２０（図６）の一つからリードフレーム部材、ワイヤを介して電極パッド１２ｐに接続されている。図８では、電極パッド１２ｐへの電源接続経路のインダクタンス成分を「Ｌｐ」により表示する。同様に、電源ＰＳｖから電極パッド１２ｖまでの電源供給路のインダクタンス成分を「Ｌｖ」により表現する。
【００４８】
その他の回路記号は、他の導電層のインダクタンス成分、基板抵抗および容量を表すものである。
具体的には、ワイヤ６ｐを含む第１ノイズパスＮＰ１のインダクタンス成分を「Ｌ６ｐ」、第２ノイズパスＮＰ２の半導体基板１０の基板抵抗成分を「Ｒ１０ｐ」、容量成分を「Ｃｐ」により表している。このうち容量成分Ｃｐは、基板容量と、裏面酸化膜１０Ｂ等を介した半導体基板１０と内部配線３ｐの結合容量との合成容量を示すものである。内部配線３ｐのインダクタンス成分は他に比べて小さいので無視しているが、内部配線３ｐを外部リード２０（図６）の一つから、外部の実装基板に形成されているグランド配線層ＧＬへ接続する部分のインダクタンス成分を、図８では「Ｌ３ｐ」により表している。
ビクティム回路１０ｖ側のインダクタンス成分Ｌ６ｖとＬ３ｖ、基板抵抗成分Ｒ１０ｖ、ならびに、容量成分Ｃｖもほぼ同様に定義される。
また、図８ではグランド配線層ＧＬ全体のインダクタ成分を「Ｌｇｌ」で表している。グランド配線層ＧＬは、接地電位とすべき部分、即ちインダクタンス成分Ｌ３ｐとＬ３ｖを、電源ＰＳｐとＰＳｖの両グランド端子に接続することで接地電位の安定化を図っている。
【００４９】
図８において、第１および第２ノイズパスＮＰ１,ＮＰ２が、周波数成分によって主従関係が入れ替わることは既に述べたが、これは、以下の理由に因る。
図５に示す第１接地体（ワイヤ６ｐ）および第２接地体（パッド部５ｐ）は共に導体であるため、通常、低周波では抵抗が高周波ではインダクタ成分がインピーダンスを決める支配的な要素となる。インピーダンスのインダクタ成分は低周波では小さく、高周波ほど大きくなる。
一方、半導体基板１０内のノイズ経路を確保するため、半導体基板１０が直接に、あるいは、無機薄膜（例えば裏面酸化膜１０Ｂ）、さらには絶縁性の接合膜の薄膜部（後述）を介して第２接地体（パッド部５ｐ）と容量結合する。この半導体基板１０を透過する第２ノイズパスＮＰ２では、低周波では基板抵抗が、高周波では基板容量、上記無機薄膜等による容量結合の場合は当該結合容量（カップリング・キャパシタンス）と上記基板容量との直列容量成分（図８の容量成分Ｃｐ）がインピーダンスを決める支配的な要素となる。インピーダンスの容量成分は低周波では大きく、高周波ほど低下する。
そのため、ノイズの低周波成分はインダクタ成分が支配的な第１ノイズパスＮＰ１を主に通り、その高周波成分は容量成分が支配的な第２ノイズパスＮＰ２を通ることになる。
【００５０】
図９に、ノイズループを併せて示す図８と等価な図を示す。
図９に示すループ１（ＬＰ１）とループ２（ＬＰ２）は、第１および第２ノイズパスＮＰ１,ＮＰ２の一方を含む閉ループである。
ノイズ源回路１０ｐでノイズが発生すると、そのノイズの低周波成分は第１ノイズパスＮＰ１を通って電源ＰＳｐのグランド端子に排出される。一方、ノイズエネルギーは電源ＰＳｐのプラス端子から電極パッド１２ｐを介してノイズ源回路１０ｐに与えられるため、ノイズ電流のループとしてはループ１（ＬＰ１）のような閉ループとなる。
同様に、ノイズ発生源からのノイズの高周波成分は第２ノイズパスＮＰ２を通って電源ＰＳｐのグランド端子に排出される。一方、この場合も同様に、ノイズエネルギーは電源ＰＳｐのプラス端子から与えられるため、ノイズ電流のループとしてはループ２（ＬＰ２）のような閉ループとなる。
【００５１】
なお、図９で一点破線により示し、ノイズ干渉となるループ３（ＬＰ３）は、本実施形態で、内部配線３ｐ,３ｖが分離されているため、大きな基板抵抗Ｒ１０ｃを介して閉じざるを得ないため、上記２つのループ（ＬＰ１とＬＰ２）が有効に働いている限り、当該ループ３（ＬＰ３）が形成されることはない。
【００５２】
本実施形態では、このようにノイズの周波成分が高いか低いかに応じて、２つの第１および第２ノイズパスＮＰ１,ＮＰ２の主従関係が逆転して作用して、ノイズ源回路１０ｐで発生したノイズが有効に、ノイズ源回路１０ｐ側の電源閉ループ（ループ１（ＬＰ１）またはループ２（ＬＰ２））を通って排除される。したがって、半導体基板１０内を小信号回路側に抜けるループ３（ＬＰ３）が形成されない。このループ３（ＬＰ３）は基板抵抗Ｒ１０ｃにより形成と非形成が主に決まるが、基板抵抗が十分高いため、このループのインピーダンスは周波数によらず高いままである。
このようにしてノイズ干渉を有効に阻止することが可能となる。
【００５３】
《第２実施形態》
本実施形態は、第１実施形態と同様な技術思想を、ＢＧＡタイプのＩＣデバイス１Ｂに適用した例に関する。
【００５４】
図１０は、ＢＧＡタイプのＩＣデバイス断面図である。
図１０に示すＢＧＡタイプのＩＣデバイス１Ｂにおいては、図５の内部配線３ｐ,３ｖの代わりになるものが、ＩＣ内部に設けられているインターポーザーと称する相互配線多層基板の最上層の導電層１２１ｐ,１２１ｖである。インターポーザー１２０は、絶縁層と、パターンニングされた内部配線層とを交互に積層したものであり、図６ではパッケージ周囲の４辺側に配置領域が制限される外部リード２０を、インターポーザー１２０の下面に２次元配置可能なＢＧＡで実現するための部材である。なお、ＢＧＡは、図では省略している。
【００５５】
符号２００は実装基板を表しており、実装基板２００の上層部に接地電位のＢＧＡ（図では４箇所）を低インピーダンスで同電位とするための導電層２０１ｐ,２０１ｖが設けられている。図解するように、導電層２０１ｐ,２０１ｖは、ノイズ源回路１０ｐ側とビクティム回路１０ｖ側で２つに物理的に分けられている。導電層２０１ｐ,２０１ｖの表面は、ＢＧＡのランド部を露出させる箇所以外が絶縁層２０２により覆われている。
【００５６】
図１０に示すＩＣデバイス１Ｂは、インターポーザー１２０の導電層１２１ｐ,１２１ｖ上に、例えば半田レジスト１１１等の接合層を介して、半導体基板１０が、その裏面酸化膜１０Ｂの側から接合されている。ワイヤ６ｐ,６ｖは、半田レジスト１１１が形成されていない導電層１２１の表面に対しワイヤボンドされている。そして、当該半導体基板１０の周囲およびインターポーザー１２０のＢＧＡが形成されている下面以外の周囲がモールド樹脂７により覆われている。
【００５７】
図１０に示すように、第１ノイズパスＮＰ１を含むループ１（ＬＰ１）と、第２ノイズパスＮＰ２を含むループ２（ＬＰ２）が、それぞれ第１実施形態と同様に、ノイズの周波数成分に応じて主従が逆転して形成され、それぞれが電源ＰＳｐを通る閉ループとなっているため、ノイズ干渉の原因となるループ３（ＬＰ３）が形成されない（図９参照）。このため、有効にノイズ干渉が防止される。
【００５８】
《第３実施形態》
第１実施形態の説明で明らかであるが、図９等に示す内部配線３ｖは削除することができる。本実施形態は、このような内部配線（第２接地体）の片側配置に関する。ここではＢＧＡタイプを例として、主に第２接地体の片側配置について説明する。
【００５９】
図１１は、第２接地体が片側配置のＢＧＡタイプのＩＣデバイス断面図である。図１２は、ノイズループを併せて示す実装時の等価回路図である。
図１１に図解するＩＣデバイス１Ｃが、図１０のＩＣデバイス１Ｂと異なる点は、図１０の導電層１２１ｖが省略され、第２接地体としての導電層１２１ｐのみの片側配置となっている。
【００６０】
また、他の異なる点は、導電層１２１ｖが省略されているため、導電層１２１ｐのみでは、その段差によりダイパッドとしての機能が損なわれる。そのため、例えば半田レジスト等の絶縁材料からなる接合層１２２をインターポーザー１２０の上面に段差を平坦化するように形成し、その上に半導体基板１０を、裏面酸化膜１０Ｂ側から接合している。なお、図１１には半田レジスト１１１が示されているが、接合層１２２と同じ材料なら、この半田レジスト１１１は省略される。
接合層１２２は、上記段差を埋める肉厚部１２２Ａと、導電層１２１ｐ上の薄膜部１２２Ｂとを有し、薄膜部１２２Ｂが裏面酸化膜１０Ｂとともに結合容量の誘電体膜の機能を持つ。
ＩＣデバイス１Ｃは、他の点では、図１０に示すＩＣデバイス１Ｂと共通する。
【００６１】
図１１および図１２に示すように、第１ノイズパスＮＰ１を含むループ１（ＬＰ１）と、第２ノイズパスＮＰ２を含むループ２（ＬＰ２）が、それぞれ第１実施形態と同様に、ノイズの周波数成分に応じて主従が逆転して形成され、それぞれが電源ＰＳｐを通る閉ループとなっているため、ノイズ干渉の原因となるループ３（ＬＰ３）が形成されない。
なお、本実施形態では、図１２に示すように、基板抵抗Ｒ１０ｃはノイズ源回路１０ｐとビクティム回路１０ｖ間をダイレクトにノイズ電流が流れると仮定したときの基板抵抗である点で、第１および第２実施形態と異なる。いずれにしても、このようなループ３（ＬＰ３）が形成されないため、有効にノイズ干渉が防止される。
【００６２】
また、この点は第２実施形態でも同じであるが、インターポーザーの場合、図１１に示すように、ノイズ発生源が複数あると、より低インピーダンスの配線を通ってループ（ＬＰ２´等）が形成される。ただし、パッケージ外部から見ると、図１２のように同じループ２（ＬＰ２）である。
さらに片側配置の場合、ノイズ伝達については、ノイズ受信部（ビクティム回路１０ｖ）の裏面に金属体がないため、第１および第２実施形態、ならびに、背景技術に比べてノイズの伝達が減少するという利点もある。
【００６３】
《第４実施形態》
本実施形態は、さらに高い十数[GHz]のノイズ成分が存在すると、第２ノイズパスＮＰ２のみでは十分でなく、ノイズ電流の一部が半導体基板を通してビクティム回路１０ｖに漏洩する可能性があることを考慮してガードバンドを付加するものである。ここでは代表してリードフレームタイプ（第３実施形態；図１１）にガードバンドを付加した場合を説明するが、第１または第２実施形態の変更でもよい。なお、ガードバンド以外の構成は第３実施形態と同様であるため、上記第１〜第３実施形態と同一符号を付して説明を省略する。
【００６４】
図１３は、第３実施形態の図１１に対応する断面図、図１４は、第１実施形態の図５に対応する平面図、図１５は、第３実施形態の図１２に対応する実装時等価回路図である。
ガードバンド３０は、例えばＰＮ接合ダイオードを逆接続して両方向に電流を遮断する、あるいは、電流方向が一方に決まっている場合はＰＮ接合ダイオードを電流と逆向きに接続することにより電流を遮断するものである。ガードバンド３０の平面パターンは、図１４に示すように、ノイズ源回路１０ｐとビクティム回路１０ｖ間を完全に遮蔽するような長さと幅を有し、このようなパターンのガードバンドに対して電極３０Ａが配置される。この電極３０Ａは、図１５に示すように、インダクタンス成分（Ｌｇ）を介してグランド配線層ＧＬに接続される。これにより、ノイズ源回路１０ｐでもう一つの閉ループ（ループ４（ＬＰ４)）が形成される。このときノイズ干渉のループ３（ＬＰ３）は、ガードバンドで電流が吸い取られ、２つの基板抵抗Ｒ１０ｃｖとＲ１０ｃｐが接続されないため、当該ループ形成が非常にされにくくなる。よって、さらに有効にノイズ干渉が防止される。
【００６５】
なお、以上の第１〜第４実施形態では、高周波アナログ回路がビクティム回路１０ｖ、ディジタル回路がノイズ源回路１０ｐである場合を説明したが、高周波アナログ回路が大振幅信号を扱い、その高周波成分が、小信号信号を扱うディジタル回路にとってノイズとなる場合もある。その場合でも、上記第１〜第４実施形態の説明がそのまま適用可能である。また、図６とは逆に、ビクティム回路１０ｖの面積が、ノイズ源回路１０ｐの面積より大きくてもよい。
【００６６】
以上の第１〜第４実施形態によれば、裏面がノイズ伝搬パスとなるような高い周波数（数１０MHz以上）でのディジタルまたは大信号のノイズ源回路１０ｐから、ビクティム回路１０ｖのノイズ干渉を低減でき、これによりビクティム回路１０ｖのＳ／Ｎ比の向上を図ることが可能となる。
【図面の簡単な説明】
【００６７】
【図１】背景技術に関わるリードフレーム型のＩＣデバイスの断面図である。
【図２】背景技術に関わるＢＧＡ型のＩＣデバイスの断面図である。
【図３】背景技術に関わる、内部配線を分離したリードフレーム型のＩＣデバイスの断面図である。
【図４】特許文献１に記載の、半導体デバイスの断面図である。
【図５】第１実施形態に関わるＩＣデバイスの断面図である。
【図６】第１実施形態に関わるＩＣデバイスの透視平面図である。
【図７】本発明の実施形態に適用可能な集積回路の例を示す回路ブロック図である。
【図８】第１実施形態に関わるＩＣデバイスの実装時等価回路図である。
【図９】図８にループを付加した等価回路図である。
【図１０】第２実施形態に関わるＩＣデバイスの断面図である。
【図１１】第３実施形態に関わるＩＣデバイスの断面図である。
【図１２】第３実施形態に関わるＩＣデバイスの実装時等価回路図である。
【図１３】第４実施形態に関わるＩＣデバイスの断面図である。
【図１４】第４実施形態に関わるＩＣデバイスの透視平面図である。
【図１５】第４実施形態に関わるＩＣデバイスの実装時等価回路図である。
【符号の説明】
【００６８】
１Ａ等…ＩＣデバイス、２…パッケージ基板、３等…内部配線、４…絶縁層、５ｐ…第２接地体としてのパッド部、６ｐ…第１接地体としてのワイヤ、樹脂７…モールド、１０…半導体基板、１０ｐ…ノイズ源回路、１０ｖ…ビクティム回路（小信号回路）、ＮＰ１…第１ノイズパス、ＮＰ２…第２ノイズパス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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