(57)【要約】【課題】  バックオフ領域で動作しているときの利得を抑制することができ、ピーク増幅器に好ましく適用され得る化合物半導体装置を提供する。【解決手段】  化合物半導体材料からなる下側電子走行層(3)の上に、ｎ型にドーピングされ、下側電子走行層よりも電子親和力の小さな化合物半導体材料からなる下側電子供給層(4)が配置されている。下側電子供給層の上に、該下側電子供給層よりもドーピング濃度が低いか、またはノンドープの化合物半導体材料からなる上側電子走行層(5)が配置されている。上側電子走行層の上に、該上側電子走行層よりも電子親和力の小さなｎ型化合物半導体材料からなる上側電子供給層(7)が配置されている。上側電子供給層の上に、相互に離隔して配置され、下側電子走行層及び上側電子走行層にオーミックに接続されるソース電極及びドレイン電極が配置されている。ソース電極とドレイン電極との間の、上側電子供給層の上に、ゲート電極が配置されている。【選択図】  図２
2008211089.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体材料からなる下側電子走行層と、
前記下側電子走行層の上に配置され、ｎ型にドーピングされ、前記下側電子走行層よりも電子親和力の小さな化合物半導体材料からなる下側電子供給層と、
前記下側電子供給層の上に配置され、該下側電子供給層よりもドーピング濃度が低いか、またはノンドープの化合物半導体材料からなる上側電子走行層と、
前記上側電子走行層の上に配置され、該上側電子走行層よりも電子親和力の小さなｎ型化合物半導体材料からなる上側電子供給層と、
前記上側電子供給層の上に、相互に離隔して配置され、前記下側電子走行層及び上側電子走行層にオーミックに接続されるソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記上側電子供給層の上に配置されたゲート電極と
を有する化合物半導体装置。
【請求項２】
前記下側電子走行層及び上側電子走行層が、構成元素としてＧａ及びＮを含み、前記下側電子供給層及び上側電子供給層が、構成元素としてＡｌ、Ｇａ、及びＮを含む請求項１に記載の化合物半導体装置。
【請求項３】
前記下側電子供給層のＡｌ組成比は、前記下側電子走行層側で高く、前記上側電子走行層側で低くなるように、厚さ方向に関して勾配を持つ請求項２に記載の化合物半導体装置。
【請求項４】
前記下側電子供給層のＡｌ組成比が、前記下側電子走行層側で０．０３〜０．０７の範囲内であり、前記上側電子走行層側で０〜０．０３の範囲内である請求項３に記載の化合物半導体装置。
【請求項５】
前記下側電子供給層の厚さが、２ｎｍ〜５０ｎｍの範囲内である請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記上側電子走行層の厚さが、５ｎｍ〜１００ｎｍの範囲内である請求項１乃至５のいずれか１項に記載の化合物半導体装置。
【請求項７】
前記下側電子走行層の、前記下側電子供給層に接する部分に、ｎ型ドーパントがドープされている請求項１乃至６のいずれか１項に記載の化合物半導体装置。
【請求項８】
キャリア増幅器とピーク増幅器とを含むドハティ増幅器であって、
前記ピーク増幅器が、
化合物半導体材料からなる下側電子走行層と、
前記下側電子走行層の上に配置され、ｎ型にドーピングされ、前記下側電子走行層よりも電子親和力の小さな化合物半導体材料からなる下側電子供給層と、
前記下側電子供給層の上に配置され、該下側電子供給層よりもドーピング濃度が低いか、またはノンドープの化合物半導体材料からなる上側電子走行層と、
前記上側電子走行層の上に配置され、該上側電子走行層よりも電子親和力の小さなｎ型化合物半導体材料からなる上側電子供給層と、
前記上側電子供給層の上に、相互に離隔して配置され、前記下側電子走行層及び上側電子走行層にオーミックに接続されるソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記上側電子供給層の上に配置されたゲート電極と
を有する第１の電界効果トランジスタを含むドハティ増幅器。
【請求項９】
さらに、前記第１の電界効果トランジスタのゲート電極に、前記上側電子走行層と前記上側電子供給層との界面にはチャネルが形成されず、前記下側電子走行層と前記下側電子供給層との界面にはチャネルが形成される大きさの直流ゲートバイアス電圧を印加するバイアス回路を有する請求項８に記載のドハティ増幅器。
【請求項１０】
前記キャリア増幅器が、
化合物半導体材料からなる電子走行層と、
前記電子走行層の上に配置され、該電子走行層よりも電子親和力の小さな化合物半導体材料からなる電子供給層と、
前記電子走行層にオーミックに接続されたソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記電子供給層の上に配置されたゲート電極と、
前記ゲート電極と前記電子供給層との間に配置された絶縁材料からなるゲート絶縁膜と
を有する第２の電界効果トランジスタを含む請求項８または９に記載のドハティ増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びそれを用いたドハティ増幅器に関し、特に電界効果トランジスタを適用したドハティ増幅器、及びこのピーク増幅器へ適用可能な化合物半導体装置に関する。
【背景技術】
【０００２】
サファイア、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはシリコン（Ｓｉ）等からなる基板上に、ＡｌＧａＮ／ＧａＮを結晶成長させ、ＧａＮ層を電子走行層として用いる電子素子の開発が活発に行われている（例えば、下記特許文献１）。ＧａＮのバンドギャップは３．４ｅＶであり、バンドギャップが１．４ｅＶであるＧａＡｓに比べて高耐圧での動作が期待されている。ＧａＮを用いた高耐圧の高電子移動度トランジスタ（ＨＥＭＴ）を増幅器として用いると、電流電圧特性を示すグラフ上において、大きな負荷インピーダンスに対応する負荷線上での動作が可能となる。その結果、高効率動作が可能になる。
【０００３】
ＷｉＭＡＸ（World interoperability for microwave access）向けの基地局用増幅器に、従来にない高効率が求められている。高効率を達成するために、ドハティ増幅器を用いることが検討されている（例えば、下記特許文献２）。
【０００４】
図１に、ドハティ増幅器の基本的な等価回路図を示す。入力端子Ｔｉから入力された高周波信号が２つに分割された後、一方は、キャリア（メイン）増幅器１００に入力され、他方は、１／４波長線路１０３を経由して、ピーク（補助）増幅器１０１に入力される。キャリア増幅器１００の出力端子に他の１／４波長線路１０２が接続されている。キャリア増幅器１００の出力信号は、１／４波長線路１０２を通過した後、ピーク増幅器１０１の出力信号と合成される。出力端子Ｔｏに、負荷インピーダンスＲＬが接続されている。キャリア増幅器１００は、Ａ級またはＡＢ級にバイアスされており、ピーク増幅器１０１は、キャリア増幅器１００よりもアイドル電流が少なくなるようにバイアスされている。
【０００５】
図９に、ドハティ増幅器の入出力特性の一例を示す。図９の実線ａｃ及び破線ａｐ０が、それぞれキャリア増幅器１００及びピーク増幅器１０１の入出力特性を示す。実線ａｔが、両者を合成したドハティ増幅器の入出力特性を示す。
【０００６】
入力電力が小さく、バックオフ領域で動作している場合には、主としてキャリア増幅器１００が増幅を行い、出力信号を出力する。入力電力が十分大きく、キャリア増幅器１００の出力電力がほぼ飽和した場合には、ピーク増幅器１０１が増幅を行い、出力信号を出力する。バックオフ領域で動作しているときに、ピーク増幅器１０１の直流消費電力が十分小さいため、ドハティ増幅器全体としての効率も高くなる。また、キャリア増幅器１００とピーク増幅器１０１との出力信号が合成されることにより、結果として、大きな出力電力を得ることができる。
【０００７】
【特許文献１】特開２００６−１６５２０７号公報
【特許文献２】特開２００６−１６６１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ドハティ増幅器のキャリア増幅器１００及びピーク増幅器１０１に、ＧａＮを用いたＨＥＭＴを適用すると、増幅器の効率が期待されるほど向上しないことがわかった。これは、ピーク増幅器１０１のアイドル電流を小さくしても、その利得のプロファイルがキャリア増幅器１００の利得のプロファイルと近似してしまうためである。両者の利得のプロファイルが近似すると、バックオフ領域で動作しているときでも、ピーク増幅器１０１の利得が大きくなり、ピーク増幅器１０１の出力信号の直流成分が大きくなってしまう。このため、効率が期待されるほどは向上しない。
【０００９】
また、キャリア増幅器１００が飽和状態で動作している期間、ゲート電極と基板間のショットキバリアが低下し、順方向ゲートリーク電流が大きくなる。増幅器に歪補償を適用した場合、ゲートリーク電流によって歪補償が破綻してしまう。
【００１０】
本発明の目的は、バックオフ領域で動作しているときの利得を抑制することができ、ピーク増幅器に好ましく適用され得る化合物半導体装置を提供することである。本発明の他の目的は、この化合物半導体装置を適用したドハティ増幅器を提供することである。本発明の他の目的は、ゲートリーク電流を抑制することができる化合物半導体装置をキャリア増幅器に用いたドハティ増幅器を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によると、
化合物半導体材料からなる下側電子走行層と、
前記下側電子走行層の上に配置され、ｎ型にドーピングされ、前記下側電子走行層よりも電子親和力の小さな化合物半導体材料からなる下側電子供給層と、
前記下側電子供給層の上に配置され、該下側電子供給層よりもドーピング濃度が低いか、またはノンドープの化合物半導体材料からなる上側電子走行層と、
前記上側電子走行層の上に配置され、該上側電子走行層よりも電子親和力の小さなｎ型化合物半導体材料からなる上側電子供給層と、
前記上側電子供給層の上に、相互に離隔して配置され、前記下側電子走行層及び上側電子走行層にオーミックに接続されるソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記上側電子供給層の上に配置されたゲート電極と
を有する化合物半導体装置が提供される。
【００１２】
下側電子走行層と下側電子供給層との界面に電子が蓄積されて下側チャネルが形成され、上側電子走行層と上側電子供給層との界面に電子が蓄積されて上側チャネルが形成される。ゲート電圧を負の大きな電圧から０に近づけると、最初に下側チャネルが形成され、さらにゲート電圧を０に近づけると、上側チャネルが形成される。
【００１３】
本発明の他の観点によると、ピーク増幅器に上記化合物半導体装置を用いたドハティ増幅器が提供される。
【００１４】
入力電力が小さいときは、ドハティ増幅器を構成するキャリア増幅器が主として増幅を行い、キャリア増幅器の出力電力が飽和する領域では、ピーク増幅器が出力電力の飽和を補償する。
【発明の効果】
【００１５】
入力電力が小さいときに、ピーク増幅器の化合物半導体装置で下側チャネルのみが形成されるように、ゲートバイアス電圧を設定すると、入力電力が小さいときのピーク増幅器の利得を小さくすることができる。入力電力が大きくなると、上側チャネルも形成されて、ピーク増幅器で大きな利得を得ることができる。入力電力が小さいときのピーク増幅器の利得を抑制して、出力電力の、ピーク増幅器からの直流成分の増加を抑制することができるため、ドハティ増幅器の効率を高めることができる。
【発明を実施するための最良の形態】
【００１６】
図１に、第１の実施例によるドハティ増幅器の等価回路図を示す。基本的な構成については既に説明したので、ここでは重複説明を避ける。キャリア増幅器１００及びピーク増幅器１０１は、電子走行層にＧａＮを用いたＨＥＭＴを含む。バイアス回路１０４及び１０５が、それぞれキャリア増幅器１００及びピーク増幅器１０１を構成するＨＥＭＴのゲート電極に直流ゲートバイアス電圧を印加する。
【００１７】
図２に、ピーク増幅器１０１に適用されるＨＥＭＴの断面図を示す。単結晶ＳｉＣからなる基板１の上に、ＡｌＮからなる厚さ０．３μｍの下地層２が形成されている。下地層２の上に、下側電子走行層３、下側電子供給層４、上側電子走行層５、ノンドープ層６、上側電子供給層７がこの順番に積層されている。
【００１８】
下側電子走行層３は、ノンドープのＧａＮで形成されており、その厚さは３μｍである。下側電子供給層４は、下側電子走行層３よりも電子親和力の小さな化合物半導体材料、具体的にはＳｉが２×１０１８ｃｍ−３だけドープされたｎ型ＡｌＧａＮで形成されており、その厚さは２０ｎｍである。下側電子走行層３に接する部分のＡｌ組成比は０．０５であり、浅くなるに従ってＡｌ組成比が減少し、上側電子走行層５に接する部分のＡｌ組成比は０．０２である。
【００１９】
上側電子走行層５は、ノンドープのＧａＮで形成されており、その厚さは５０ｎｍである。ノンドープ層６は、ノンドープのＡｌ０．２５Ｇａ０．７５Ｎで形成されており、その厚さは５ｎｍである。上側電子供給層７は、上側電子走行層５よりも電子親和力の小さな化合物半導体材料、具体的にはＳｉが４×１０１８ｃｍ−３だけドープされたｎ型Ａｌ０．２５Ｇａ０．７５Ｎで形成されており、その厚さは２０ｎｍである。
【００２０】
上側電子供給層７の一部の領域上に、ソース電極１０及びドレイン電極１１が、相互に離隔して配置されている。ソース電極１０及びドレイン電極１１は、上側電子供給層７に接するＴａ層、及びその上に配置されたＡｌ層からなる層構造を有し、下側電子走行層３及び上側電子走行層５にオーミックに接続される。なお、Ｔａ層とＡｌ層との界面に、相互拡散によってＴａＡｌ３層が形成されている。
【００２１】
ソース電極１０とドレイン電極１１との間の上側電子供給層７の表面が、保護層８で覆われている。保護層８は、Ｓｉが５×１０１８ｃｍ−３だけドープされたｎ型のＧａＮで形成されており、その厚さは７ｎｍである。
【００２２】
保護層８の一部の領域上に、ソース電極１０及びドレイン電極１１のいずれからも離隔して、ゲート電極１２が配置されている。ゲート電極１２は、保護層８に接するＮｉ層と、その上に配置されたＡｕ層との２層構造を有する。ゲート長（図２において、ゲート電極１２の横方向の寸法）は、０．５μｍ、ユニットゲート幅は３００μｍとした。「ユニットゲート幅」とは、ゲート電極によって二次元電子ガスの濃度が制御される領域の幅を意味する。ゲート電極１２とソース電極１０との間の保護層８の表面、及びゲート電極１２とドレイン電極１１との間の保護層８の表面が、絶縁層９で覆われている。絶縁層９はＳｉＮで形成されている。
【００２３】
次に、図３Ａ〜図３Ｄを参照して、第１の実施例によるＨＥＭＴの製造方法について説明する。
【００２４】
図３Ａに示すように、単結晶ＳｉＣからなる基板１の上に、下地層２から保護層８までの各層を、有機金属気相エピタキシ（ＭＯＶＰＥ）により成長させる。例えば、Ａｌ原料としてトリメチルアルミニウム、Ｇａ原料としてトリメチルガリウム、Ｎ原料としてアンモニア、Ｓｉドーパント原料としてシランを用いる。
【００２５】
図３Ｂに示す状態に至るまでの工程について、以下に説明する。保護層８の上にレジスト膜を形成し、露光及び現像を行うことにより、ソース電極１０及びドレイン電極１１に対応する開口を形成する。全面に、厚さ１０ｎｍのＴａ膜、及び厚さ２８０ｎｍのＡｌ膜を、蒸着により堆積させる。レジスト膜を剥離することにより、ソース電極１０及びドレイン電極１１以外の領域のＴａ膜及びＡｌ膜を除去する。
【００２６】
続いて、ラピッドサーマルアニール（ＲＴＡ）装置を用いて、窒素雰囲気の下で、５５０℃で１分間の熱処理を行う。この熱処理により、Ｔａ膜とＡｌ膜との界面に、ＴａＡｌ３膜が形成される。
【００２７】
図３Ｃに示すように、プラズマ化学気相成長（ＰＥ−ＣＶＤ）により、全面にＳｉＮからなる絶縁膜９を形成する。
【００２８】
図３Ｄに示す状態に至るまでの工程について、以下に説明する。絶縁層９の上に、レジスト膜を形成し、露光及び現像を行って、ゲート電極１２に対応する開口を形成する。全面に、厚さ１０ｎｍのＮｉ膜と、厚さ２００ｎｍのＡｕ膜とを順番に堆積させる。続いて、レジスト膜を、その上に堆積しているＮｉ膜及びＡｕ膜とともに剥離する。これにより、Ｎｉ膜とＡｕ膜との２層構造を有するゲート電極１２が形成される。
【００２９】
その後、図２に示すように、絶縁膜９に開口を形成することにより、ソース電極１０及びドレイン電極１１の上面を露出させる。最後に、リセスエッチングにより、素子分離を行う。
【００３０】
図４に、図２に示したＨＥＭＴのエネルギバンド図を示す。横軸は、ＨＥＭＴの各層の深さ方向を表し、縦軸は電子のポテンシャルを表す。図中の曲線は、伝導帯下端のポテンシャルを示す。一点鎖線Ｅｆは、フェルミ準位を示す。上側電子供給層７と保護層８との界面、上側電子走行層５とノンドープ層６との界面、及び下側電子走行層３と下側電子供給層４との界面に、格子不整合に起因するピエゾチャージが蓄積される。このため、これらの界面の両側において、伝導帯下端の傾きは同一にならない。
【００３１】
上側電子走行層５とノンドープ層６との界面に電子が蓄積されることにより、二次元電子ガスで構成される上側チャネルＣＨ０が形成される。さらに、下側電子走行層３と下側電子供給層４との界面に電子が蓄積されることにより、二次元電子ガスで構成される下側チャネルＣＨ１が形成される。
【００３２】
第１の実施例によるＨＥＭＴでは、ゲート電圧が０の状態で、下側チャネルＣＨ１の二次元電子ガス濃度が、上側チャネルＣＨ０の二次元電子ガス濃度の５％以下になる。さらに、下側チャネルＣＨ１の二次元電子ガスの移動度は、１０００ｃｍ／Ｖｓ以上になる。
【００３３】
図５に、図２に示した第１の実施例によるＨＥＭＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性の一例を示す。横軸は、ゲート電圧Ｖｇを単位「Ｖ」で表し、縦軸は、ドレイン電流Ｉｄを任意目盛で表す。図４の太線ｃｐが、図２に示したＨＥＭＴの特性を示す。参考のために、下側電子供給層４及び上側電子走行層５が配置されず、下側電子走行層３とアンドープ層６とが接する一般的なＨＥＭＴ（以下、「比較例のＨＥＭＴ」と呼ぶ。）の特性を細線ｃｃで示す。この一般的なＨＥＭＴにおいては、下側電子走行層３とアンドープ層６との界面に二次元電子ガスで構成されたチャネルが形成される。なお、ゲート長を０．８μｍ、ユニットゲート幅を４００μｍとした。
【００３４】
ゲート電圧Ｖｇを負の大きな電圧から徐々に０に近づける場合を考える。第１の実施例によるＨＥＭＴにおいては、曲線ｃｐで示すように、ゲート電圧Ｖｇが約−２．２５Ｖを超えると、図３に示した下側チャネルＣＨ１が形成されることにより、ドレイン電流Ｉｄが流れ始める。さらにゲート電圧Ｖｇ大きくすると、ドレイン電流Ｉｄは、一旦飽和する。ゲート電圧Ｖｇが約−１．６Ｖ以上の範囲では、上側チャネルＣＨ０が形成されることにより、ゲート電圧Ｖｇの増加に従って、ドレイン電流Ｉｄも増加する。図５では、ゲート電圧Ｖｇが−１Ｖまでの範囲しか示されていないが、ゲート電圧Ｖｇをより高くすると、ドレイン電流は最終的に飽和する。
【００３５】
ゲート電圧Ｖｇが−１．６Ｖ〜−１Ｖの範囲のグラフの傾きは、ゲート電圧Ｖｇが−１．６Ｖ以下の範囲のグラフの傾きよりも急峻である。下側チャネルＣＨ１のみが導通しているときの飽和電流が、上側チャネルＣＨ０も導通したときの飽和電流よりも小さいのは、下側チャネルＣＨ１の二次元電子ガス濃度が、上側チャネルＣＨ０の二次元電子ガス濃度に比べて十分低いためである。
【００３６】
これに対し、下側チャネルＣＨ１が形成されない比較例のＨＥＭＴにおいては、曲線ｃｃで示すように、ゲート電圧Ｖｇが約−１．６Ｖに達するまでは、ほとんどドレイン電流Ｉｄが流れない。ゲート電圧Ｖｇが約−１．６Ｖ以上の範囲において、第１の実施例のＨＥＭＴと同様に、ゲート電圧Ｖｇの増加に従って、ドレイン電流Ｉｄも増加する。
【００３７】
このため、第１の実施例のＨＥＭＴにおいては、ゲート電圧−ドレイン電流特性を示すグラフが、なだらかな裾野を引く形状となる。
【００３８】
交流の入力電圧が無い時のドレイン電流（アイドル電流）Ｉａが、下側チャネルＣＨ１による飽和電流よりも小さくなるように、ゲートバイアス電圧Ｖｇｐを設定する。入力信号Ｗｐｉの振幅が小さいとき、実質的に下側チャネルＣＨ１のみによりドレイン電流Ｉｄが流れ、出力信号Ｗｐｏが得られる。
【００３９】
比較例のＨＥＭＴにおいて、アイドル電流Ｉａに対応するゲートバイアス電圧Ｖｇｃは、ゲートバイアス電圧Ｖｇｐよりも高くなる。入力信号Ｗｐｉと同じ振幅の信号Ｗｃｉが入力されると、出力信号Ｗｃｏが得られる。ゲートバイアス電圧Ｖｇｃの近傍における曲線ｃｃの傾きが、ゲートバイアス電圧Ｖｇｐの近傍における曲線ｃｐの傾きよりも急峻であるため、出力信号Ｗｃｏの振幅が、出力信号Ｗｐｏの振幅よりも大きくなり、ドレイン電流Ｉｄの直流成分も大きくなる。このため、出力電力の直流成分が大きくなり、効率が低下してしまう。
【００４０】
第１の実施例によるＨＥＭＴにおいては、入力信号の振幅が小さいときに、出力信号の振幅が小さくなるため、利得を小さくし、出力電力の直流成分の増大を抑制することができる。
【００４１】
図５に示したように、入力信号の振幅が小さいときに、ピーク増幅器に適用されるＨＥＭＴが、ゲート電圧−ドレイン電流特性の裾野の領域で動作するように、ゲートバイアス電圧を設定することが好ましい。具体的には、下側電子走行層３内に二次元電子ガスによる下側チャネルＣＨ１が形成されるが、上側電子走行層５内には上側チャネルＣＨ０が形成されない程度の大きさのゲートバイアス電圧を印加することが好ましい。
【００４２】
入力信号が小さいときに十分な利得の低下を得るために、ゲート電圧−ドレイン電流特性の裾野の領域が広くなるような構成とすることが好ましい。例えば、ドレイン電流が、その飽和値の５％となるゲート電圧と、その飽和値の１％となるゲート電圧との差が０．５Ｖ以上になるような構成とすることが好ましい。
【００４３】
図６Ａに、第１の実施例によるＨＥＭＴの利得と入力電力との関係を、アイドル電流ごとに示す。比較のために、図６Ｂに、比較例のＨＥＭＴの利得と入力電力との関係を、アイドル電流ごとに示す。横軸は、入力電力を単位「ｄＢｍ」で表し、縦軸は、利得を単位「ｄＢ」で表す。図６Ａに示す第１の実施例においては、１３ｍＡから４．１ｍＡまで、アイドル電流を５段階に変化させ、図６Ｂに示す比較例においては、１３ｍＡから１．５ｍＡまで、アイドル電流を８段階に変化させた。
【００４４】
第１の実施例によるＨＥＭＴにおいては、アイドル電流を小さくした場合、入力電力が低下するに従って利得が大幅に低下することがわかる。アイドル電流を小さくすると、図５に示したゲート電圧−ドレイン電流特性ｃｐの傾きの緩やかな領域で動作するようになるためである。例えば、アイドル電流が４．１ｍＡになるようにゲートバイアス電圧を設定した場合、入力電力が約１０ｄＢｍのときに利得が最大（約２４ｄＢ）になり、入力電力が−１０ｄＢｍのとき利得が約９ｄＢになる。この利得の差は、約１５ｄＢになる。
【００４５】
これに対し、比較例の場合には、アイドル電流を小さくしても、ゲート電圧−ドレイン電流特性ｃｃの傾きが急峻なままであるため、利得の大幅な低下が見られない。また、アイドル電流が１．５ｍＡになるようにゲートバイアス電圧を設定した場合、入力電力が−１０ｄＢｍのときの利得（約１９ｄＢ）と、最大利得（約２４ｄＢ）との差は、高々５ｄＢ程度である。すなわち、第１の実施例によるＨＥＭＴにおいては、アイドル電流を適切に設定することにより、入力電力が小さいときの利得と、入力電力が大きいときの利得との差を大きくすることができる。例えば、ゲートバイアス電圧を、ドレイン電流が流れ始める電圧（図５において、Ｖｇ＝−２．２５Ｖ）に設定した場合の最大利得と最低利得との差を１０ｄＢ以上にすることができる。
【００４６】
図９に示したドハティ増幅器の入出力特性において、第１の実施例によるＨＥＭＴを適用したピーク増幅器の入出力特性を実線ａｐで示し、比較例のＨＥＭＴを適用したピーク増幅器の入出力特性を破線ａｐ０で示す。特に入力電力が小さい領域において、第１の実施例によるＨＥＭＴを用いたピーク増幅器の出力電力が、比較例のＨＥＭＴを適用したピーク増幅器の出力電力よりも小さい。これは、図６Ａで説明したように、入力電力が小さいときの利得を抑制することができるためである。
【００４７】
第１の実施例によるＨＥＭＴを用いることにより、入力電力が小さいときのピーク増幅器の出力を抑制することができる。すなわち、出力電力の直流成分の増大を抑制することができる。このため、ドハティ増幅器全体の効率の向上を図ることが可能になる。
【００４８】
増幅器を基地局に適用する場合には、一般的に、隣接チャネルへの漏洩電力を低減させるために、増幅器に歪補償回路が組み合わされる。歪補償回路として、例えば発生する歪の逆特性の信号を予め加えておくことにより、歪補償を行うデジタルプリディストーション方式（ＤＰＤ方式）が採用される。キャリア増幅器は、飽和領域で動作する頻度が高い。このため、ゲート電圧に大きな正の電圧が印加され、ゲートリーク電流が増加しやすい。ゲートリーク電流の増加は、歪補償を破綻させる要因になる。このため、出力電力がある大きさを超えると、歪補償が破綻してしまう。
【００４９】
キャリア増幅器及びピーク増幅器の両方に、従来のＨＥＭＴを用いたドハティ増幅器の、歪補償破綻点における効率が３５％であるのに対し、ピーク増幅器に第１の実施例によるＨＥＭＴを用いたドハティ増幅器の歪補償破綻点における効率は、４２％であった。このように、ドハティ増幅器のピーク増幅器に、第１の実施例によるＨＥＭＴを用いることにより、ドハティ増幅器の効率を高めることができる。
【００５０】
上記第１の実施例において、下側電子供給層４の底面におけるＡｌ組成比を、０．０３〜０．０７の範囲内とすることが好ましい。Ａｌ組成比を少なくすると、下側チャネルＣＨ１の二次元電子ガスの濃度が低くなり、Ａｌ組成比を多くすると、二次元電子ガスの濃度が高くなる。下側チャネルＣＨ１の二次元電子ガスの濃度が低くなりすぎると、実質的に下側チャネルＣＨ１が形成されなくなる。下側チャネルＣＨ１の二次元電子ガス濃度が高くなると、図５に示した下側チャネルＣＨ１による飽和ドレイン電流が大きくなり、曲線ｃｐの裾野の部分のフラットな領域が長くなってしまう。この場合には、ゲートオフ時に高ドレイン電圧領域でピンチオフ電流が流れやすい状況になってしまうため、効率が低下してしまう。
【００５１】
また、下側電子供給層４の上面におけるＡｌ組成比を０〜０．０３の範囲内とすることが好ましい。Ａｌ組成比が多くなると、上側電子走行層５と下側電子供給層４との界面における格子不整合が大きくなり、ピエゾチャージが蓄積されてしい、エネルギバンドダイアグラムの伝導帯下端のレベルが上に持ち上がってしまう。
【００５２】
下側電子供給層４のｎ型ドーパントの濃度は、１×１０１７ｃｍ−３〜５×１０１８ｃｍ−３の範囲内とすることが好ましく、５×１０１７ｃｍ−３〜２×１０１８ｃｍ−３の範囲内とすることがより好ましい。ｎ型ドーパントの濃度が低すぎると、電子濃度が低くなり、下側チャネルＣＨ１に十分な電子を供給できなくなる。逆に、ｎ型ドーパントの濃度を高くすると、下側電子供給層４内の自由電子の濃度が高くなる。下側電子供給層４内の自由電子は、下側チャネルＣＨ１に蓄積される電子に比べて移動度が低いため、ＨＥＭＴの動作に悪影響を与える。また、ソース電極とドレイン電極との電気的な分離（アイソレーション）が不十分になる。
【００５３】
上側電子走行層５のｎ型ドーパントの濃度は、０〜５×１０１７ｃｍ−３の範囲内とすることが好ましく、０〜１×１０１６ｃｍ−３の範囲内とすることがより好ましい。ｎ型ドーパントの濃度が高くなると、上側チャネルＣＨ０内に蓄積される電子の移動度が低下してしまう。
【００５４】
下側電子供給層４の厚さは、２ｎｍ〜５０ｎｍの範囲内とすることが好ましく、５ｎｍ〜１０ｎｍの範囲内とすることがより好ましい。また、上側電子走行層５の厚さは、５ｎｍ〜１００ｎｍの範囲内とすることが好ましく、１０ｎｍ〜５０ｎｍの範囲内とすることがより好ましい。上側電子走行層５を薄くすると、上側チャネルＣＨ０に蓄積される電子の移動度が低下してしまう。下側電子供給層４が厚くなると、ソース電極とドレイン電極との電気的な分離が不十分になる。
【００５５】
下側電子供給層４と上側電子走行層５との合計の厚さが厚くなると、下側チャネルＣＨ１と上側チャネルＣＨ０との距離が離れてしまう。両者が離れると、下側チャネルＣＨ１のみが形成されている状態と、上側チャネルＣＨ０及び下側チャネルＣＨ１の両方が形成されている状態とで、ゲート−ソース間のキャパシタンスの差が大きくなってしまう。キャパシタンスの変動量が大きくなると、キャリア増幅器とピーク増幅器との位相特性が大きく異なってしまう。
【００５６】
上記第１の実施例では、下側電子走行層３をノンドープのＧａＮで形成したが、下側電子供給層４に接する部分に、ｎ型ドーパントを添加してもよい。ｎ型ドーパントを添加すると、下側チャネルＣＨ１に蓄積される二次元電子ガスの移動度が低下する。これにより、図５に示したゲート電圧−ドレイン電流特性ｃｐの裾野の部分の傾きを、より緩やかにすることができる。
【００５７】
上記第１の実施例では、入力電力が小さいときのピーク増幅器の利得を抑制する構成とした。入力電力が大きくなると、キャリア増幅器のＨＥＭＴが飽和領域で動作する頻度が多くなり、ゲートリーク電流が増大する。次に、キャリア増幅器のＨＥＭＴのゲートリーク電流増大を抑制することができる第２の実施例について説明する。
【００５８】
図７に、第２の実施例によるＨＥＭＴの断面図を示す。ＳｉＣからなる基板５１の上に、ノンドープのＧａＮからなる電子走行層５２、ノンドープのＡｌ０．２５Ｇａ０．７５Ｎからなるノンドープ層５３、及びｎ型Ａｌ０．２５Ｇａ０．７５Ｎからなる電子供給層５４が形成されている。電子供給層５４の上に、相互に離隔して配置されたソース電極５７及びドレイン電極５８が形成されている。
【００５９】
ソース電極５７及びドレイン電極５８の間の電子供給層５４の表面が、ｎ型ＧａＮからなる保護層５５で覆われている。保護層５５の上に、ＳｉＮからなる絶縁層５６が配置されている。絶縁層５６の一部の領域上に、ゲート電極５９が配置されている。ゲート電極５９は、ソース電極５７及びドレイン電極５８のいずれからも離隔して配置される。絶縁層５６の厚さは、２０ｎｍとした。このように、第２の実施例によるＨＥＭＴは、ショットキゲート構造ではなく、絶縁ゲート構造とされている。
【００６０】
図８に、ドハティ増幅器の出力電力と、隣接チャネルへの漏洩電力との関係を示す。横軸は、出力電力を飽和出力からのバックオフ量で示しており、単位「ｄＢ」で表している。縦軸は、隣接チャネルへの漏洩電力を単位「ｄＢｃ」で表す。図中の実線ｂ１が、キャリア増幅器に、第２の実施例によるＨＥＭＴを用いた場合の特性を示し、実線ｂ０が、図７の絶縁膜５６を配置していないショットキゲート構造のＨＥＭＴを用いた場合の特性を示す。
【００６１】
ショットキゲート構造のＨＥＭＴを用いた場合には、出力電力が−８ｄＢになった時点で漏洩電力が急激に増加している。これは、歪補償が破綻したことを意味する。これに対し、絶縁ゲート構造を持つ第２の実施例によるＨＥＭＴを用いた場合には、出力電力が−６．２ｄＢまで歪補償が破綻しない。これは、キャリア増幅器が飽和領域で動作しているときにも、順方向ゲートリーク電流の増大を抑制することができるためである。
【００６２】
このように、キャリア増幅器に、絶縁ゲート構造のＨＥＭＴを用いることにより、歪補償破綻点における出力を増加させ、高効率化を図ることが可能になる。
【００６３】
キャリア増幅器及びピーク増幅器に使用するＨＥＭＴのゲート長は、０．３μｍ〜０．７μｍの範囲内とすることが好ましく、０．５μｍ〜０．６μｍの範囲内とすることがより好ましい。ゲート長を長くすると、ドハティ増幅器の利得が低下し、歪特性も劣化する。ゲート長が０．５μｍよりも短くなると、耐圧が２００Ｖ以下まで低下する。また、ピンチオフ特性の劣化から効率が低下し、素子の信頼性が低下する。
【００６４】
ユニットゲート幅は、２００μｍ〜３５０μｍの範囲内とすることが好ましく、２５０μｍ〜３００μｍの範囲内とすることがより好ましい。ユニットゲート幅を広くすると、ドハティ増幅器の利得が低下し、狭くすると、取り出せる最大出力が低下する。
【００６５】
上記実施例では、基板１としてＳｉＣを用いたが、その他の材料、例えばＧａＮ、サファイア、Ｓｉ等からなる基板を用いてもよい。上側電子供給層７を、ＡｌＧａＮに代えてＡｌＧａＩｎＮで形成してもよい。Ｉｎの組成比を制御して、上側電子供給層４のバンドギャップを調整することにより、ＨＥＭＴのしきい値を変化させることができる。また、電子走行層、電子供給層等の各層を、他の化合物半導体材料で形成してもよい。
【００６６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６７】
上記実施例から、以下の付記に示した発明が導出される。
【００６８】
（付記１）
化合物半導体材料からなる下側電子走行層と、
前記下側電子走行層の上に配置され、ｎ型にドーピングされ、前記下側電子走行層よりも電子親和力の小さな化合物半導体材料からなる下側電子供給層と、
前記下側電子供給層の上に配置され、該下側電子供給層よりもドーピング濃度が低いか、またはノンドープの化合物半導体材料からなる上側電子走行層と、
前記上側電子走行層の上に配置され、該上側電子走行層よりも電子親和力の小さなｎ型化合物半導体材料からなる上側電子供給層と、
前記上側電子供給層の上に、相互に離隔して配置され、前記下側電子走行層及び上側電子走行層にオーミックに接続されるソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記上側電子供給層の上に配置されたゲート電極と
を有する化合物半導体装置。
【００６９】
（付記２）
前記下側電子走行層及び上側電子走行層が、構成元素としてＧａ及びＮを含み、前記下側電子供給層及び上側電子供給層が、構成元素としてＡｌ、Ｇａ、及びＮを含む付記１に記載の化合物半導体装置。
【００７０】
（付記３）
前記下側電子供給層のＡｌ組成比は、前記下側電子走行層側で高く、前記上側電子走行層側で低くなるように、厚さ方向に関して勾配を持つ付記２に記載の化合物半導体装置。
【００７１】
（付記４）
前記下側電子供給層のＡｌ組成比が、前記下側電子走行層側で０．０３〜０．０７の範囲内であり、前記上側電子走行層側で０〜０．０３の範囲内である付記３に記載の化合物半導体装置。
【００７２】
（付記５）
前記下側電子供給層のｎ型ドーピング濃度が、１×１０１７ｃｍ−３〜５×１０１８ｃｍ−３の範囲内である付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７３】
（付記６）
前記下側電子供給層の厚さが、２ｎｍ〜５０ｎｍの範囲内である付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７４】
（付記７）
前記上側電子走行層の厚さが、５ｎｍ〜１００ｎｍの範囲内である付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７５】
（付記８）
前記下側電子走行層の、前記下側電子供給層に接する部分に、ｎ型ドーパントがドープされている付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００７６】
（付記９）
キャリア増幅器とピーク増幅器とを含むドハティ増幅器であって、
前記ピーク増幅器が、
化合物半導体材料からなる下側電子走行層と、
前記下側電子走行層の上に配置され、ｎ型にドーピングされ、前記下側電子走行層よりも電子親和力の小さな化合物半導体材料からなる下側電子供給層と、
前記下側電子供給層の上に配置され、該下側電子供給層よりもドーピング濃度が低いか、またはノンドープの化合物半導体材料からなる上側電子走行層と、
前記上側電子走行層の上に配置され、該上側電子走行層よりも電子親和力の小さなｎ型化合物半導体材料からなる上側電子供給層と、
前記上側電子供給層の上に、相互に離隔して配置され、前記下側電子走行層及び上側電子走行層にオーミックに接続されるソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記上側電子供給層の上に配置されたゲート電極と
を有する第１の電界効果トランジスタを含むドハティ増幅器。
【００７７】
（付記１０）
さらに、前記第１の電界効果トランジスタのゲート電極に、前記上側電子走行層と前記上側電子供給層との界面にはチャネルが形成されず、前記下側電子走行層と前記下側電子供給層との界面にはチャネルが形成される大きさの直流ゲートバイアス電圧を印加するバイアス回路を有する付記９に記載のドハティ増幅器。
【００７８】
（付記１１）
前記キャリア増幅器が、
化合物半導体材料からなる電子走行層と、
前記電子走行層の上に配置され、該電子走行層よりも電子親和力の小さな化合物半導体材料からなる電子供給層と、
前記電子走行層にオーミックに接続されたソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間の、前記電子供給層の上に配置されたゲート電極と、
前記ゲート電極と前記電子供給層との間に配置された絶縁材料からなるゲート絶縁膜と
を有する第２の電界効果トランジスタを含む付記９または１０に記載のドハティ増幅器。
【図面の簡単な説明】
【００７９】
【図１】第１の実施例によるドハティ増幅器の等価回路図である。
【図２】第１の実施例によるＨＥＭＴの断面図である。
【図３−１】（３Ａ）及び（３Ｂ）は、第１の実施例によるＨＥＭＴの製造途中段階における断面図である。
【図３−２】（３Ｃ）及び（３Ｄ）は、第１の実施例によるＨＥＭＴの製造途中段階における断面図である。
【図４】第１の実施例によるＨＥＭＴのエネルギバンド図である。
【図５】第１の実施例によるＨＥＭＴと、従来のＨＥＭＴとの、ゲート電圧−ドレイン電流特性を示すグラフである。
【図６】（６Ａ）及び（６Ｂ）は、それぞれ第１の実施例及び従来例によるＨＥＭＴの利得の入力電圧依存性を、種々のアイドル電流について示すグラフである。
【図７】第２の実施例によるＨＥＭＴの断面図である。
【図８】第２の実施例によるＨＥＭＴ、及びショットキゲート構造のＨＥＭＴの、隣接チャネル漏洩電力と、出力電力との関係を示すグラフである。
【図９】ドハティ増幅器に使用されているキャリア増幅器とピーク増幅器との入出力特性、及びそれを合成したドハティ増幅器の入出力特性を示すグラフである。
【符号の説明】
【００８０】
１  基板
２  下地層
３  下側電子走行層
４  下側電子供給層
５  上側電子走行層
６  ノンドープ層
７  上側電子供給層
８  保護層
９  絶縁層
１０  ソース電極
１１  ドレイン電極
１２  ゲート電極
５１  基板
５２  電子走行層
５３  ノンドープ層
５４  電子供給層
５５  保護層
５６  絶縁層
５７  ソース電極
５８  ドレイン電極
５９  ゲート電極
１００  キャリア増幅器
１０１  ピーク増幅器
１０２、１０３  １／４波長線路
１０４、１０５  バイアス回路
【図１】
2008211089.tif 000003
【図２】
2008211089.tif 000004
【図３−１】
2008211089.tif 000005
【図３−２】
2008211089.tif 000006
【図４】
2008211089.tif 000007
【図５】
2008211089.tif 000008
【図６】
2008211089.tif 000009
【図７】
2008211089.tif 000010
【図８】
2008211089.tif 000011
【図９】
2008211089.tif 000012