(57)【要約】【課題】Ｗ層で形成されたビット線等の配線の上に、シリコン酸化膜による層間絶縁膜を生成する際、Ｗ層の配線の上に酸化防止膜として窒化シリコン膜を形成する場合、配線抵抗の増加の原因となるＷＮ層の形成を抑制することにより、従来例に比較して歩留まりを向上させる半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する絶縁膜形成工程と、第１の絶縁膜の上にタングステン膜を有する配線パターンを形成する配線パターン形成工程と、ジクロルシランとプラズマにてラジカル化されたアンモニアとを用いたＡＬＤ法にて堆積される窒化シリコン膜により、前記配線パターンの露出部を被覆する配線パターン被覆工程と、層間絶縁膜を形成する層間絶縁膜形成工程とを有する。【選択図】図１
2008112826.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する絶縁膜形成工程と、
該第１の絶縁膜の上にタングステン膜を有する配線パターンを形成する配線パターン形成工程と、
ジクロルシランとプラズマにてラジカル化されたアンモニアとを用いたＡＬＤ法にて堆積される窒化シリコン膜により、前記配線パターンを被覆する配線パターン被覆工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記窒化シリコン膜が前記配線パターンの露出された側壁の酸化防止膜として形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線パターンがタングステン膜及び不純物が導入された多結晶シリコンとを有するポリメタル構造であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記配線パターン被覆工程におけるＡＬＤ処理を、５００℃〜５５０℃の範囲で行うことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記配線パターン被覆工程におけるＡＬＤ処理を、Ｎ2によるパージを行い、ジクロルシランを供給し、Ｎ2によるパージを行い、プラズマアシストによりラジカル化されたアンモニアを供給する工程を１サイクルとし、複数サイクルにより窒化シリコン膜を堆積させることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特に低抵抗の金属配線を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、耐熱性が必要となる部分の配線として、従来から高融点金属であるＷ（タングステン）が一般的に用いられている。
また、多層配線構造を有する半導体装置では、各層の配線間を電気的に絶縁する層間絶縁膜が形成されているが、この層間絶縁膜にはＣＶＤ（Chemical Vapor Deposition）法により形成される酸化シリコン膜が用いられている。
上記Ｗは、酸化シリコン膜形成時の、酸素雰囲気の環境下において、容易に酸化され、Ｗに比較して大幅に抵抗率の高いＷＯx（酸化タングステン）が形成される。その結果、配線の抵抗が上昇するとともに、堆積膨張による密着性悪化などの問題が発生する。
【０００３】
上述した問題を回避するため、Ｗ配線の上に直接酸化シリコン膜を形成するのではなく、Ｗ層が露出している部分を窒化シリコン膜で被覆し、この窒化シリコン膜を酸化防止膜として機能させ、その上に酸化シリコン膜をＣＶＤ法により形成する方法が用いられている（例えば、特許文献１参照）。
上述した酸化防止膜としての窒化シリコン膜の形成には、ジクロルシラン（ＳiＨ2Ｃl2）とアンモニア（ＮＨ3）を原料ガスとし、６３０℃〜６８０℃の温度範囲で成膜する低圧ＣＶＤ法が用いられる。
【０００４】
以下、ＤＲＡＭ（Dynamic Random Access Memory）のビット配線にＷを用い、そのビット配線間に容量コンタクトプラグを形成する従来技術について、図１３から図１６を用いて説明する。
まず、  図１３に示すように、層間絶縁膜２０１を開孔して、例えば、下部に形成されたＭＯＳトランジスタの拡散層に接続されるコンタクトプラグ２０２を形成する。
次に、全面に層間絶縁膜２０３を形成し、その上にＷ膜２０４、およびＷ膜加工時のハードマスクとなる窒化シリコン膜２０５をプラズマＣＶＤ法により積層形成する。
次に、図１４に示すように、フォトリソグラフィとドライエッチング法を用い、ホトレジストをマスクとして、窒化シリコン膜２０５をエッチングする。その後、ホトレジストを除去し、窒化シリコン膜２０５をマスクとして、Ｗ膜２０４をエッチングし、ビット配線を形成する。
【０００５】
次に、図１５に示すように、６３０℃〜６８０℃の温度下にて、ジクロルシラン及びアンモニアを原料ガスとする低圧ＣＶＤ法により、窒化シリコン膜２０６を酸化防止膜として形成する。
次に、図１６に示すように、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて、全面に酸化シリコン膜からなる層間絶縁膜２０７を形成する。
このとき、Ｗ膜２０４からなるビット配線は、窒化シリコン膜２０６の酸化防止膜にて被覆されているため、層間絶縁膜２０７形成時の酸化雰囲気に直接にさらされることがないため、ＷＯxとなる反応を抑制することができ、ビット線の抵抗値の上昇を防止する。
この後、ＣＭＰ（Chemical Mechanical Polishing）法により、上記層間絶縁膜２０７を平坦化し、フォトトリソグラフィとドライエッチング法により、層間絶縁膜２０７に容量コンタクトホールを形成してコンタクトプラグ２０２の表面を露出させ、容量コンタクトプラグ２０８を形成する。
特許文献１には、プラズマ窒化法やランプ加熱による熱窒化法を用いて、Ｗ膜の表面に窒化Ｗ膜を形成し、その窒化Ｗ膜を酸化防止膜とする半導体装置の製造方法が開示されている。また、特許文献２にはジクロルシランとアンモニアを交互に供給するＡＬＤ（Atomic Layer Deposition）法により窒化シリコン膜を形成する方法が開示されている。
【特許文献１】特開平０３−１４７３２８号公報
【特許文献２】特開２００２−３５３３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
発明者はＷ膜からなるビット配線の抵抗を低減する方法を探索する実験検討において、ＷＯxのみならず、従来技術で述べた酸化防止膜として用いる窒化シリコン膜自体も抵抗増大に大きく寄与している新たな知見を得た。以下、その検討内容について説明する。
実験検討の一環として、Ｗ膜２０４の配線幅と、配線抵抗との対応関係を調べた。その結果、配線幅を縮小した時の配線抵抗は、幅の広い領域における配線抵抗の外挿値には一致しない。すなわち、幅を縮小した場合の実際の配線抵抗は、配線幅の縮小に比例した抵抗増加に比較し、より高い抵抗増加を示し、単純な一次関数における比例関係と一致しないことが明らかとなった。
この比例関係と、実際の測定値とにおける抵抗値の乖離は、Ｗ層２０４の配線幅が狭くなるに従って顕著となり、配線幅８０ｎｍでは１０％、配線幅６０ｎｍでは１５％、配線幅４０ｎｍでは２４％、配線幅２５ｎｍでは４６％程度、高い値となっていた。
【０００７】
この原因を明らかにするために、Ｗ膜２０４からなるビット配線を、ジクロルシランおよびアンモニアを原料ガスとし、温度６５０℃の低圧ＣＶＤ法により形成する、厚さ１０ｎｍの窒化シリコン膜からなる酸化防止膜で被覆し、その断面を、ＴＥＭ（Transmission Electron Microscopy）及びＥＥＬＳ（Energy-Loss Spectroscopy）により分析した。
この結果、図１７に示すように、Ｗ膜２０４と窒化シリコン膜２０６との界面に３〜４ｎｍの窒化Ｗ膜２０９が形成されることが確認された。この窒化Ｗ膜２０９は導体であるが、Ｗに比較すると約１０倍、高い抵抗値を示し、配線全体の抵抗の増加を招くこととなる。
【０００８】
上述したことから、Ｗ膜２０４は、６５０℃の低圧ＣＶＤ法を用いた窒化シリコン膜の成膜時、原料ガスとして用いるアンモニアと反応することによって窒化されていると考えられる。
実験の結果から、５５０℃以下であれば、Ｗ膜がアンモニア雰囲気に曝されても、その表面が窒化されないことが確認された。
しかしながら、従来から用いられている、ジクロルシラン及びアンモニアを用いた低圧ＣＶＤ法では、５５０℃以下で反応させることは困難で、半導体製造工程における窒化シリコン膜の成膜法として用いることはできない。
【０００９】
また、特許文献２に開示されている、ジクロルシランとアンモニアとを交互に供給し、下地表面のみに成膜させるＡＬＤ法による窒化シリコン膜の形成を試みたが、５５０℃では、ほとんど反応せず、十分な成膜速度が得られないことがわかった。
また、窒化シリコン膜の成膜を低温でも可能なプラズマＣＶＤ法を用いて行なった場合、配線の段差にてオーバーハング状態となり、層間絶縁膜２０７を形成しているときに、Ｗ膜２０４の隣接するパターン間にボイドが発生した。図１６において、上記ボイドにより、図面に対して奥行き方向に隣接するコンタクトプラグ２０７同士がショートし、歩留まりが悪化する問題が発生した。
【００１０】
本発明は、このような事情に鑑みてなされたもので、Ｗ膜で形成されたビット配線の上に、酸化防止膜として窒化シリコン膜を形成する場合、配線抵抗の増加の原因となる窒化Ｗ膜の形成を抑制することにより、従来例に比較して歩留まりを向上させる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する絶縁膜形成工程と、該第１の絶縁膜の上にタングステン膜を有する配線パターンを形成する配線パターン形成工程と、ジクロルシランとプラズマにてラジカル化されたアンモニアとを用いたＡＬＤ法にて堆積される窒化シリコン膜により、前記配線パターンを被覆する配線パターン被覆工程とを有することを特徴とする。
【００１２】
本発明の半導体装置の製造方法は、前記窒化シリコン膜が前記配線パターンの露出された側壁の酸化防止膜として形成されることを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、前記配線パターンがタングステン膜及び不純物が導入された多結晶シリコンとを有するポリメタル構造であることを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、前記配線パターン被覆工程におけるＡＬＤ処理を、５００℃〜５５０℃の範囲で行うことを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、前記配線パターン被覆工程におけるＡＬＤ処理を、Ｎ2によるパージを行い、ジクロルシランを供給し、Ｎ2によるパージを行い、プラズマアシストによりラジカル化されたアンモニアを供給する工程を１サイクルとし、複数サイクルにより窒化シリコン膜を堆積させることを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、幅が８０ｎｍ以下の、Ｗ膜からなる微細配線を形成した後、酸化シリコン膜による層間絶縁膜を形成する前に、窒化Ｗ膜が形成されない５００℃〜５５０℃の範囲にて、プラズマアシストによりプラズマ化されたアンモニアを用いてＡＬＤ法による窒化シリコン膜を酸化防止膜として形成することにより、配線抵抗を増加させることを防止することができ、従来に比較して低い配線抵抗を有するＷ膜からなる配線を形成することができる。
これにより、本願発明によって、配線抵抗の増加を抑制することができるため、従来に比較して高い製品歩留まりを達成することができる。
【発明を実施するための最良の形態】
【００１７】
＜第１の実施形態＞
以下、本発明の第１の実施形態による半導体装置を図面を参照して説明する。図１は同実施形態の断面構造を示す概念図である。
この図において、半導体基板１は所定濃度の不純物、例えばｐ型（ボロン等）の不純物が導入された半導体、例えばシリコンにて形成されている。
素子分離領域２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離する。
【００１８】
図に示したトランジスタ形成領域において、半導体基板１表面に、例えば熱酸化法などにより、シリコン酸化膜からなるゲート絶縁膜（図示しない）が形成されている。
このゲート絶縁膜の上にゲート電極３０が、例えば多結晶シリコン膜３１と金属膜３２との多層膜により形成されており、多結晶シリコン膜３１はＣＶＤ法での成膜時に不純物を導入させて形成するドープト多結晶シリコン膜を用いることができる。金属膜３２はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
上記ゲート電極３０の上に、カバー膜２０が窒化シリコン膜等により形成され、ゲート電極３０の側壁には窒化シリコン膜などの絶縁膜によるサイドウォール２１が形成されている。
【００１９】
上記ゲート電極３０の一端の半導体基板１表面にソースの拡散層３ｂが形成され、ゲート電極３０の他端の半導体基板１表面にドレインの拡散層３ａが形成されている。
上記絶縁膜２０及びサイドウォール２１により自己整合的に形成された各コンタクトホールに、ソース及びドレインの拡散層と接続されたコンタクトプラグ１０２が、所定の不純物濃度の多結晶シリコン膜にて形成されている。
コンタクトプラグ１０２各々の間に形成される溝部には第１の層間絶縁膜１０１が形成されている。すなわち、コンタクトプラグ１０２各々は、上記第１の層間絶縁膜１０１により、それぞれ隣接する他のコンタクトプラグ１０２と電気的に絶縁されている。
コンタクトプラグ１０２の上及び第１の層間絶縁膜１０１の上には、全面的に第２の層間絶縁膜１０３、窒化シリコン膜（Ｓi3Ｎ4）１０６及び第３の層間絶縁膜１０７が形成されている。
【００２０】
また、ドレインの拡散層３ａに接続されたコンタクトプラグ１０２上面が露出するよう、第２の層間絶縁膜１０３を貫通させて、コンタクト穴が形成されている。
このコンタクト穴内に、Ｔi／ＴiＮ／Ｗの各金属膜からなるビット線コンタクトプラグ８が形成されている。
上記ビット線コンタクトプラグ８の表面に、Ｗ膜の金属膜からなるビット線１０４及び窒化シリコン膜１０５が形成されている。すなわち、ビット線１０４は、コンタクトプラグ１０２及びビット線コンタクトプラグ８を介して、ＭＯＳトランジスタのドレインの拡散層３ａと接続されている。このビット線１０４の側壁には、サイドウォールとして上記窒化シリコン膜１０６が形成されている。
また、ＭＯＳトランジスタのソースの拡散層３ｂに接続されたコンタクトプラグ１０２上面が露出するよう、第２の層間絶縁膜１０３及び第３の層間絶縁膜１０７を貫通させて、容量コンタクトホール１２が形成されている。
【００２１】
上記容量コンタクトホール１２内には、Ｐ（燐）が不純物として導入された多結晶シリコンからなる容量コンタクトプラグ１０８が形成されている。
全面に対して酸化膜１５及びストッパー窒化シリコン膜１４からなる第４の層間絶縁膜１６が形成されており、上記容量コンタクトプラグ１３の直上に、キャパシタのコアとなるキャパシタ用シリンダ１７が形成されている。
このキャパシタ用シリンダ１７の底面及び側壁に、下部電極２４と、この下部電極２４の上の容量絶縁膜を介して形成された上部電極２６が形成されている。上部電極２６は、例えばＴiＮ膜及びＷ層の複合層により構成されている。
【００２２】
次に、本発明の一実施形態によるダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）のビット線１０４にＷ膜を用い、そのビット線１０４間に容量コンタクトプラグ１０８を形成する場合のプロセスについて、図２から図５を用いて説明する。この図２から図５は同実施形態の製造方法を説明するための、各製造工程における半導体装置の断面構造を示す概念図である。
まず、図１に示すＭＯＳトランジスタにおける各構成、すなわち半導体基板１上に素子分離領域２と、ゲート電極３０と、ソースの拡散層３ｂと、ドレインの拡散層３ａと、サイドウォール２１と、層間絶縁膜２０とを形成する。
そして、図２に示すように、上記ＭＯＳトランジスタ全面に、シリコン酸化膜からなる第１の層間絶縁膜１０１をプラズマＣＶＤ（Chemical Vapor Deposition）法により４５０ｎｍの厚さに形成し、リフロー処理の後に、ＣＭＰ（Chemical Mechanical Polishing）法により表面を平坦化する。
【００２３】
次に、平坦化した上記第１の層間絶縁膜１０１の上にホトレジストを塗布し、フォトリソグラフィにより、コンタクトプラグ１０２の開口部のレジストパターンを形成し、このレジストパターンをマスクとして、異方性エッチングを行い、コンタクトプラグ１０２のコンタクトホールを形成する。
そして、レジストパターンを除去した後、ＣＶＤ法により、全面に不純物が導入された多結晶シリコンを、上記コンタクトホールが多結晶シリコンにより充填される厚さに堆積させる。この多結晶シリコンは、１．０×１０２０〜４．５×１０２０atoms／cm３の不純物濃度とする。
【００２４】
そして、塩素系プラズマガスを用いたドライエッチングによるエッチバックの後、ＣＭＰ法により平坦化処理を行い、第１の層間絶縁膜１０１の上のシリコン膜を除去し、上記コンタクトホール内に充填された多結晶シリコンを残すことにより、コンタクトプラグ１０２を形成する。このンタクトプラグ１０２は、図１におけるタングステン膜からなるビット線１０４の配線パターンと拡散層３ａとを接続、または容量コンタクトプラグ１０８と拡散層３ｂとを接続するよう形成される。また、図１におけるビット線コンタクトプラグ８は、図示されていないが、フォトリソグラフィと異方性エッチングとにより、第２の層間絶縁膜１０３にコンタクトホールが形成され、全面にＴi／ＴiＮ／Ｗからなる多層金属膜をＣＶＤ法により順次成膜された後、ＣＭＰ処理により平坦化して形成される。
【００２５】
次に、プラズマＣＶＤ法により、全面に酸化シリコン膜からなる第２の層間絶縁膜１０３を２００ｎｍの厚さに堆積させ、この第２の層間絶縁膜１０３の上に、ビット線１０４を形成するため、スパッタリング法により５０ｎｍの厚さのＷ膜１０４Ｆを堆積させる。このとき、このＷ膜１０４Ｆと第２の層間絶縁膜１０３との間に、窒化タングステン膜や窒化チタン膜を、５ｎｍ〜１０ｎｍの厚さにて堆積させ、密着層として介挿するよう形成してもよい。
そして、上記Ｗ膜１０４Ｆの上に、このビット線１０４をパターニングする際のハードマスクとして、プラズマＣＶＤ法により窒化シリコン膜１０５を堆積させる。
この窒化シリコン膜１０５の上にホトレジストを塗布し、フォトリソグラフィにより、堆積させたＷ膜１０４Ｆからビット線１０４を形成するレジストパターンを形成し、このレジストパターンをマスクとして、異方性エッチングなどにより窒化シリコン膜１０５をエッチングしてビット線パターン形状とする。
次に、ホトレジストを除去し、図３に示すように、上記窒化シリコン膜１０５のパターンをハードマスクとして、異方性エッチングを行い、ビット線１０４のパターンとして、Ｗ膜１０４Ｆを２５ｎｍの幅のパターンに加工する。このとき、ビット線１０４の側壁、すなわちＷ膜が露出されることとなる。
【００２６】
そして、図４に示すように、後に第３の層間絶縁膜１０７を形成する際の酸化防止膜として（特に、ビット線１０４における側壁に露出されたＷ膜の酸化防止膜として）、ジクロルシラン及びアンモニアを材料ガスとして、プラズマアシストＡＬＤ法によりＳi3Ｎ4を堆積させ、窒化シリコン膜１０６を全面に形成する。これにより、ビット線１０４のＷ膜が露出された側面を、酸化防止膜の窒化シリコン膜１０６により被覆することとなる。
詳細に説明すると、縦型バッチ式のプラズマアシストＡＬＤ装置を用い、５００℃〜５５０℃の温度により、ジクロルシランと、プラズマによりラジカル化したアンモニアとを、窒素によるパージステップを介挿して、上記プラズマアシストＡＬＤ装置の反応室（チャンバ）内に、交互に供給して窒化シリコン膜１０６を堆積する。すなわち、窒素によるパージを７秒→ジクロルシランを１２０SCCMにて７秒供給→窒素によるパージを７秒→プラズマアシストアンモニアを６０００SCCMにて９秒供給を、１サイクル（トータル３０秒間」）として行い、複数サイクルにより所定の厚さの窒化シリコン膜１０６を堆積させる。
【００２７】
上述した膜生成処理において、１サイクルにて０．０８ｎｍの厚さに堆積させることが可能であり、３０秒にて１サイクルを実行した場合、実効成長速度は０．１６ｎｍ／ｍｉｎであった。
本実施形態におけるタングステンの酸化保護膜としての窒化シリコン膜１０６は、量産レベルにて１０ｎｍの厚さにて形成することを狙い、表面積の大きな製品のローディング効果を考慮し、膜厚モニタ用のウェハにおける厚さを１２ｎｍ（１５０サイクル）として成膜するよう設定した。
【００２８】
この窒化シリコン膜１０６の成膜の際、すでに述べたように、実験結果から明らかなように、５５０℃以下の温度環境下であれば、ビット線１０４の側壁のＷ膜がアンモニア雰囲気に曝されても、その表面が窒化されないため、ビット線１０４の配線パターンの配線抵抗が上昇することはない。ここで、ビット線１０４の断面をＴＥＭとＥＥＬＳとにて観察したが、ビット線１０４の側壁の露出されたＷ膜及び窒化シリコン膜１０６の界面において、ＷＮ膜はほとんど確認できなかった。
また、プラズマアシストＡＬＤ装置にて窒化シリコン膜１０６を堆積させるため、ビット線１０４におけるＷ膜が露出された側面に対しても、良好なカバレジによって窒化シリコン膜１０５が堆積される。
【００２９】
そして、図５に示すように、上記窒化シリコン膜１０６の上に、ＨＤＰ−ＣＶＤにより、第３の層間絶縁膜１１となるシリコン酸化膜を全面に成膜した後、ＣＭＰ法により平坦化を行う。
この第３の層間絶縁膜１０７を成膜する際、酸化防止膜である窒化シリコン膜１０６により、ビット線１０４におけるＷ膜が露出された側面が酸化雰囲気から保護されているため、ビット線１０４における露出されたＷ膜の酸化が防止される。このため、第３の層間絶縁膜１０７の堆積の際に、ビット線１０４の配線パターンの配線抵抗が上昇することがなくなる。
次に、上記第３の層間絶縁膜１０７を平坦化した後、ホトレジストを塗布し、フォトリソグラフィにより、第３の層間絶縁膜１０７におけるコンタクトプラグ１０８の上部に形成されるコンタクトホールの加工に用いるレジストパターンを形成する。そして、このレジストパターンをマスクとして、第３の層間絶縁膜に対して異方性エッチングを行い、コンタクトプラグ１０８の上面が露出する容量コンタクトホール１２を形成する。
【００３０】
そして、不純物が導入された多結晶シリコンをＣＶＤ法により、上記容量コンタクトホール１２がこの多結晶シリコンにより充填される厚さに全面に堆積させる。
この堆積の後、塩素系プラズマガスを用いたドライエッチングによるエッチバックの後、ＣＭＰ処理により、第３の層間絶縁膜１０１の上の多結晶シリコンを除去し、容量コンタクトホール１２内に多結晶シリコンを残すことにより、容量コンタクトプラグ１０８を形成する。
上記容量コンタクトプラグ１０８を形成後、後述するキャパシタを形成するキャパシタ用シリンダ１７を形成する際の酸化膜エッチングストッパーとして、全面にＬＰ（Low Pressure-Chemical Vapor Deposition）−ＣＶＤ法により、ストッパー窒化シリコン膜１４を形成した後、プラズマＣＶＤにより、全面にシリンダ型のキャパシタが形成されるキャパシタ用シリンダのコアとなる、シリコン酸化膜からなる酸化膜１５を３０００ｎｍの厚さに形成する。この順次形成されたストッパー窒化シリコン膜１４と酸化膜１５とを第４の層間絶縁膜１６とする。
そして、ホトレジストを塗布し、フォトリソグラフィにより、キャパシタを形成するキャパシタ用シリンダ、すなわちシリンダホールを加工するためのレジストパターンを形成する。
その後、このレジストパターンをマスクとして異方性エッチングを行い、上記第４の層間絶縁膜１６を貫通し、コンタクトプラグ１０８の上のストッパー窒化シリコン膜１４までのシリンダホールであるキャパシタ用シリンダ１７を形成する。
【００３１】
上記キャパシタ用シリンダ１７を形成するレジストパターンを除去した後、露出した上記ストッパー窒化シリコン膜１４を異方性エッチングなどによりエッチングし、コンタクトプラグ１０８の上面を露出させ、第４の層間絶縁膜１６を貫通するキャパシタ用シリンダ１７を形成する。
次に、シリンダキャパシタの下部電極となるアモルファスシリコン膜１８を形成するが、その形成前に、コンタクトプラグ１０８との界面における抵抗の上昇を抑制するため、ストッパー窒化シリコン膜１４をエッチングした後のコンタクトプラグ１０８の露出面に対し、フッ酸が含まれた溶液によりウェット前処理を行い、コンタクトプラグ１０８の露出面に形成された自然酸化膜の除去を行う。
そして、上記自然酸化膜を除去した後、キャパシタ用シリンダ１７の側面、底面を含む全面に下部電極となる導電膜２４を形成する。ここで、例えば、全面にチタン及び窒化チタンをＣＶＤ法により順次成膜させ、ＴiＮ／Ｔiの２層膜として３０ｎｍの厚さに堆積させる。
次に、ホトレジストを塗布し、キャパシタ用シリンダ１７内のみホトレジストを残存させた後、キャパシタ用シリンダ１７以外、すなわち第４の層間絶縁膜１５表面のＴiＮ／Ｔiからなる導電膜２４をエッチングにより除去する。その後、ホトレジストの除去を行い、導電膜２４によるキャパシタの下部電極を形成する。
【００３２】
次に、この導電膜２４の表面をＮ2雰囲気中において熱処理することにより窒化し、キャパシタ絶縁膜２５となる酸化タンタル膜を酸化する際、導電膜２４の酸化を抑制するストッパーとする。
そして、下部電極２４上に容量絶縁膜（すなわち誘電膜）となるキャパシタ絶縁膜２５を、ペンタエトキシタンタルを原料とし、酸化剤に酸素を用いたＣＶＤ法により厚さ８ｎｍの酸化タンタル膜を形成する。さらに、このキャパシタ絶縁膜を２５において、酸化タンタル膜の絶縁性を向上させるために、７５０℃の酸化性雰囲気にて熱処理する。
その後、上部電極となる導電層２６、例えば、窒化チタン膜及びタングステン膜の積層をＣＶＤ法により、順次形成する。
上述したプロセスにおいて、容量絶縁膜として、上記酸化タンタル膜に限らず、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などの金属酸化物を単層または積層して用いることができる。
【００３３】
上述したプロセスにおいて、ビット線１０４の配線パターンは、酸化保護膜の窒化膜の形成に従来のＬＰ−ＣＶＤ法（処理温度６３０℃、露出されたＷ膜に窒化膜が形成される）を用いた場合に比較し、ビット線１０４におけると出されたＷ膜の窒化が抑制されるため、配線抵抗が３０％程度低減されることが実測により確認された。このビット線１０４の配線抵抗の低減により、製造された製品において、高速動作の製品として分類される量が増加する効果が得られた。
さらに、ビット線１０４間にボイドが発生するような形態悪化が起こることがなく、上記ビット線１０４間がショートする等の問題を生じることがなく、プロセスにおける歩留まりが従来のＬＰ−ＣＶＤ法を用いた場合に比較して同等以上の結果が得られた。
【００３４】
また、プラズマアシストＡＬＤ装置にてビット線１０４をカバーする窒化シリコン膜１０６を形成する際、４５０℃にて膜の形成処理を行ったが、結果的に、５００℃にて形成した場合に比較して、ビット線１０４の配線抵抗の低減が認められなかった。
一方、４５０℃にて堆積された窒化シリコン膜１０６は、５００℃にて形成されたものと比較すると膜質の悪化が、エッチングレートの向上として確認された。すなわち、コンタクトプラグ１０２とコンタクトプラグ１０８との界面を希釈ＨＦ（弗酸）にて洗浄する工程において、上記窒化シリコン膜１０６がエッチングされてしまい、ビット線１０４とコンタクトプラグ１０８とのショートが検出された。
したがって、プラズマアシストＡＬＤ装置にて酸化を抑制する酸化防止膜として窒化シリコン膜１０６を堆積させる際、処理温度を５００℃〜５５０℃にて行うことが好ましい。
【００３５】
＜第２の実施形態＞
第１の実施形態に示したＤＲＡＭのビット線だけでなく、ポリメタルゲート構成の図１に示すゲート電極３０（ワードライン）にタングステンを使用している場合にも同様に適用することができる。第２の実施形態による半導体装置の構造は、第１の実施形態と同様であり、第１の実施形態と異なるゲート電極３０の製造についてのみ説明する。
以下の第２の実施形態として、ＤＲＡＭにおけるゲート電極３０の形成法を、図６〜図１２を用いて説明する。図６〜図１２は、同実施形態の製造方法を説明する、各製造工程における半導体装置の断面構造を示す概念図である。
【００３６】
半導体基板１に素子分離膜（図示せず）を形成し他後、図６に示すように、シリコン酸化膜からなるゲート酸化膜３０２を酸素雰囲気中での熱酸化法により形成する。
このゲート酸化膜３０２の上に、モノシラン（ＳiＨ4）及びフォスヒン（ＰＨ3）を原料ガスとして、ＣＶＤ法によりＮ型の不純物が導入された多結晶シリコン膜３１を形成し、さらにこの多結晶シリコン膜３１の上にスパッタリングによりタングステン膜３２Ａを堆積させる。このとき、タングステン膜３２Ａと多結晶シリコン膜３１との間に密着層として窒化タングステン膜や窒化チタン膜のいずれか一方の金属膜または双方の複合膜を介挿させても良い。
そして、上記タングステン膜３２Ａの上に層間絶縁膜として窒化シリコン膜２０ＡをＣＶＤ法により形成する。
【００３７】
次に、上記窒化シリコン膜２０Ａの上にホトレジストを塗布し、フォトリソグラフィによりゲート電極を形成するレジストパターンを形成し、このレジストパターンをマスクとして、窒化シリコン膜２０Ａ及びタングステン膜３２Ａのエッチングを行い、図７に示すように、ゲート電極のパターンを形成する。このとき、タングステン膜３２Ａと多結晶シリコン膜３１との間に密着層として窒化タングステン膜や窒化チタン膜を介挿している場合、この密着層もエッチングしてパターニングを行う。
そして、図８に示すように、第１の実施形態にて用いたプラズマアシストＡＬＤ装置で窒化シリコン膜を堆積するプラズマアシストＡＬＤ法により、５００℃〜５５０℃の温度環境において、露出したタングステン膜３２Ａの露出した側壁をカバーする酸化膜保護層として、全面に窒化シリコン膜３０６を１１ｎｍの厚さにて形成する。
【００３８】
次に、上記窒化シリコン膜３０６を形成した後、異方性エッチングによりエッチバックを行い、この窒化シリコン膜３０６を、図９に示すように、窒化シリコン膜２０Ａ及びタングステン膜３２Ａの側壁にサイドウォールとして残す。
そして、窒化シリコン膜２０Ａ及びサイドウォールとなった窒化シリコン膜３０６をマスクとして、多結晶シリコン膜３１を異方性エッチングによりパターニングする。このとき、図９に示すように、多結晶シリコン３１の側壁は露出されるが、一方、タングステン膜３２Ａの側壁はサイドウォールとなった窒化シリコン膜３０６にて被覆され、酸化から保護されることとなる。
【００３９】
次に、多結晶シリコン３１の露出している側壁部分を２．０ｎｍの厚さに、酸素雰囲気中にて熱酸化してシリコン酸化膜を成長させ、すなわち多結晶シリコン３１の側壁部を選択的に酸化し、ソース及びドレイン３ａの拡散層（図示せず、図１の３ｂ及び３ａにそれぞれ対応）を形成するため、イオンインプランテーションにより半導体基板１に対して不純物の導入を行う。
そして、図１０に示すように、全面に対してプラズマＣＶＤにより窒化シリコン膜３０７を堆積させ、通常のドライエッチング、例えば異方性エッチングを用いてエッチバックし、ゲート部分の側壁を覆う、窒化シリコン膜３０７によるサイドウォールを形成する。
【００４０】
次に、図１１に示すように、全面に対しＬＰ−ＣＶＤ法により、窒化シリコン膜３０８を７ｎｍの厚さに堆積させた後、全面にＳＡ（Sub Atomospheric）−ＣＶＤ法により、Ｏ3（オゾン）、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＴＢＥ（Trietyl Borate）及びＴＥＢ（Triethyl Phosphate）を含むガス系材料から第１の層間絶縁膜１０１を形成する。
そして、例えば、７５０℃の水蒸気雰囲気中における熱処理を行い、上記第１の層間絶縁膜１０１をリフローさせて濡れ性を向上させることにより各ゲート間を埋設する。
【００４１】
次に、図１２に示すように、ホトレジストを塗布し、フォトリソグラフィーによりコンタクトホール形成のレジストパターンを形成し、各拡散層３ａ及び３ｂに対してＳＡＣ（セルフアラインコンタクト）によるコンタクトホールを、各ゲート電極３０の間に形成する。
そして、全面に対し、第１の実施形態と同様に、不純物が導入された多結晶シリコンを堆積させ、エッチバックやＣＭＰ処理によりコンタクトプラグ１０２を形成する。
以降の、第２の層間絶縁膜１０３の形成を含め、その後の製造方法は、第１の実施形態と同様であるため、説明を省略する。
上述したようにワード線を形成した場合、窒化シリコン膜３０６を、従来のようにＬＰ−ＣＶＤを用いて６８０℃にて形成した場合に比較し、タングステン膜３２の配線幅が４５ｎｍの場合、ゲート電極３０（ワード線）の配線抵抗を１８％削減することができた。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態（及び第２の実施形態）による製造方法により作製した半導体装置の断面構造を示す概念図である。
【図２】第１の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図３】第１の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図４】第１の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図５】第１の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図６】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図７】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図８】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図９】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１０】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１１】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１２】第２の実施形態による半導体装置の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１３】従来の半導体の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１４】従来の半導体の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１５】従来の半導体の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１６】従来の半導体の製造方法を説明する、各工程における断面構造を示す概念図である。
【図１７】従来の半導体の製造方法を説明する、各工程における断面構造を示す概念図である。
【符号の説明】
【００４３】
１…半導体基板
２…素子分離領域
３ａ，３ｂ…拡散層
８…ビット線コンタクトプラグ
１２…容量コンタクトホール
１４…ストッパー窒化シリコン膜
１５…酸化膜
１６…第４の層間絶縁膜
１７ …キャパシタ用シリンダ
２０…層間絶縁膜
２０Ａ，１０５，１０６，３０６，３０７，３０８…窒化シリコン膜
２１…サイドウォール
２４…下部電極
２５…キャパシタ絶縁膜
２６…上部電極
３０…ゲート電極
３１…多結晶シリコン膜
３２…金属膜
１０１…第１の層間絶縁膜
１０２…コンタクトプラグ
１０３…第２の層間絶縁膜
１０４…ビット線
１０７…第３の層間絶縁膜
１０８…容量コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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