(57)【要約】【課題】電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ１００は、ロウデコーダ２により非選択とされたブロックのドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳおよびＰ型半導体基板Ｐｓｕｂを接地電位にする。さらに、非選択とされたブロックのセルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、およびセンスアンプ３により非選択とされたビット線（シールドビット線）ＢＬｏをＶｓを印可している間に、センスアンプ３により選択されたビット線ＢＬｅをＶｂに充電する。【選択図】図８
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【特許請求の範囲】
【請求項１】
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｐ型半導体基板に形成されたｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、および前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびＰ型半導体基板を接地電位にするとともに、前記ソース線、前記ｎ型ウェル、前記ｐ型ウェルおよび前記センスアンプにより非選択とされた前記ビット線をフローティングにした状態で、前記センスアンプにより選択された前記ビット線を充電する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｐ型半導体基板に形成されたｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびＰ型半導体基板を接地電位にするとともに、前記ソース線、前記ｎ型ウェル、前記ｐ型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第１の電位と前記接地電位との間の第２の電位に充電するのと同時に、前記センスアンプにより選択された前記ビット線を前記第１の電位に充電する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項３】
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｐ型半導体基板に形成されたｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびＰ型半導体基板を接地電位にするとともに、前記ソース線、前記ｎ型ウェル、前記ｐ型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第１の電位と前記接地電位との間の第２の電位に充電している間に、前記センスアンプにより選択された前記ビット線を前記第１の電位に充電する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記ロウデコーダにより非選択とされた前記ブロックの前記ドレイン側選択ゲート、前記ソース側選択ゲートにトランジスタのしきい値以下の電位を与えることを特徴とする請求項１ないし３の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記ロウデコーダにより非選択とされた前記ブロックのワード線に電位を与えることを特徴とする請求項１ないし４の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表されるように不揮発性メモリセルは高電界をかけ電子を酸化膜中にトラップさせてセルのしきい値を変化させることで書き込みを行う。また、そのしきい値の違いを利用して、読み出しを行う。これは多値化した場合も同様である（例えば、特許文献１参照。）。
【０００３】
従来例としてＮＡＮＤ型フラッシュメモリの読み出し動作（シールドビット線方式）を簡単に説明する。
【０００４】
セルのソース線やウェル電位はＶＳＳ(０Ｖ)として、センスアンプのｎ型ＭＯＳトランジスタのゲートＢＬＰＲＥにＶＤＤ(２.５Ｖ)を転送できるＶＳＧ(ＶＤＤ+Ｖｔｈ) (４Ｖ程度)電位を与える。そして、センスアンプとビット線を繋ぐｎ型ＭＯＳトランジスタのゲートＢＬＣＬＡＭＰに０.７Ｖ+Ｖｔｈ電位を与えることで、セルのビット線には０.７Ｖの電位がプリチャージされる。
【０００５】
ただし、すべてのビット線が０.７Ｖに充電されるのではなく、０.７Ｖ 、０Ｖ、 ０.７Ｖ、０Ｖと交互に充電して読み出すビット線は半分としている。
【０００６】
読み出し時にデータによってビット線の振幅が生じる。その振幅の容量カップリングによって隣接のビット線が影響を受ける。このため、隣接のセルのデータによってデータ化けをおこすことを避けるためにシールドしておく。
【０００７】
プリチャージ後、該ＢＬＣＬＡＭＰは０Ｖにし、ビット線とセンスアンプは切り離される。
【０００８】
また、読み出したいワード線には所望の電位であるＶＣＧＲＶ電位を、その他のワード線とドレイン側選択ゲート線には必ずオンできるＶＲＥＡＤ(５Ｖ程度)電位を、最後にソース側選択ゲート線に該ＶＲＥＡＤ電位を与える。
【０００９】
これにより、読みだしたいセルがオンしていれば、セル電流が流れてビット線は０Ｖに近づく。また、オフしていれば、セル電流は流れないので、ビット線はプリチャージ電位(０.７Ｖ)のままとなる。
【００１０】
再びゲートＢＬＰＲＥを立ち上げて、センスアンプのラッチ回路に接続されるノードＴＤＣをＶＤＤにプリチャージした後、該ＢＬＣＬＡＭＰをＶＳＥＮ(０.３５Ｖ+Ｖｔｈ)に設定する。
【００１１】
ビット線の容量に比べて、ノードＴＤＣの容量は軽い。このため、セルがオンしている場合、ビット線の電位が０.３５Ｖより低ければ、チャージシェアが行われ、ノードＴＤＣの電位はビット線の電位と等しくなる。
【００１２】
また、セルがオフしている場合、ビット線の電位が０.７Ｖであれば、ＢＬＣＬＡＭＰのトランジスタはしきい値を超えられないためオフされたままとなり、ノードＴＤＣの電位はＶＤＤのままとなる。該ラッチ回路とノードＴＤＣとの間のｎ型ＭＯＳトランジスタのゲートの電位を立ち上げることにより、ノードＴＤＣの電位を該ラッチ回路に転送してＨ／Ｌの確定を行う。
【００１３】
読み出したいセルのワード線の電圧ＶＣＧＲＶを変化させることで、セルのしきい値を識別することが可能になる。例えば、セルのしきい値を２種類であれば、２値を記憶し、４種類記憶していれば、４値記憶していることになる。
【００１４】
ここで、１６種類記憶していれば、１６値記憶していることになる。１６値記憶するためには、それぞれのしきい値のＲｅｔｅｎｓｉｏｎＭａｒｇｉｎが削られることになる。しきい値をより高いしきい値側までもっていけばよいが、高いしきい値にすると、書き込み電圧や読み出し電圧もそれに従って高くなってしまう。
【００１５】
このため、書き込み電圧や読み出し電圧の上昇が原因で、書き込みや読み出しの際にＤｉｓｔｕｒｂを受けやすくなる。これにより、設定されていたしきい値がこれらのＤｉｓｔｕｒｂを受けることによってずれてしまう問題がある。ずれてしまうことにより、誤読み出しの要因なる。
【００１６】
そこで、しきい値を負側に設定することで、書き込みや読み出しの際にＤｉｓｔｕｒｂを悪化させることなく、ＲｅｔｅｎｓｉｏｎＭａｒｇｉｎを向上することが考えられる。これを実現するにはワード線自体に負電位を供給する方法もある。
【００１７】
しかし、負電位を転送できるようにウェルの構成を変えるため、工程の増加が必要になり、デメリットがある。
【００１８】
そこで、セルのソース線やｐ型ウェルにバイアスをかけることにより、ワード線は正の電圧だけを用いていても、実際のセルのしきい値ＶＧＳ（ワード線の電位−セルのソース線の電位）を負にするものがある。つまり、負側にも、しきい値の分布を形成することが可能になる。
【００１９】
しかし、セルのソース線やｐ型ウェルにバイアスをかけることにより、充電する必要のなかったセルのソース線やｐ型ウェルにもバイアスすることになる。このため、消費電流が増加する問題が生じ得る。  
また、セルのソース線やｐ型ウェルを充電する時間が増えるため、読み出し時間や書き込み時間(書き込み時間は書き込んだ後の読み出しと同様のベリファイ動作も含まれているため)が増加する問題がある。
【００２０】
セルのソース線やｐ型ウェルにバイアスしないときは、ビット線充電に必要な電荷量だけであった。
【００２１】
セルのソース線やｐ型ウェルにバイアスするときはビット線を充電するのに必要な電荷量に加えて、セルのソース線やｐ型ウェルや非選択ビット線（シールドビット線）にバイアスするために必要な電荷量が足される。
【００２２】
セルのソース線、ｐ型ウェルをバイアスするのに必要な時間も、例えば、１０μｓ程度必要なため、それだけ読み出し時間が増加してしまう。
【特許文献１】特開平２００１−３３２０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明は、消費電流やプリチャージ時間の増加を抑えつつ、負側にセルのしきい値の分布を形成することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｐ型半導体基板に形成されたｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、および前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびＰ型半導体基板を接地電位にするとともに、前記ソース線、前記ｎ型ウェル、前記ｐ型ウェルおよび前記センスアンプにより非選択とされた前記ビット線をフローティングにした状態で、前記センスアンプにより選択された前記ビット線を充電することを特徴とする。
【００２５】
本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｐ型半導体基板に形成されたｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびＰ型半導体基板を接地電位にするとともに、前記ソース線、前記ｎ型ウェル、前記ｐ型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第１の電位と前記接地電位との間の第２の電位に充電するのと同時に、前記センスアンプにより選択された前記ビット線を前記第１の電位に充電することを特徴とする。
【００２６】
本発明のさらに他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
選択されたビット線と選択されていないビット線とが隣接し、読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｐ型半導体基板に形成されたｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個接続して構成される複数のメモリセルユニット、前記メモリセルユニットを前記ビット線に接続し、ドレイン側選択ゲート線がゲートに接続されたドレイン側選択ゲートトランジスタ、前記メモリセルユニットをソース線に接続し、ソース側選択ゲート線がゲートに接続されたソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルアレイのワード線、ドレイン側選択ゲート線、およびソース側ゲート線に接続され、信号電圧を印加することにより選択するロウデコーダと、
カラムデコーダにより制御され、前記メモリセルアレイの前記ビット線を選択するセンスアンプと、を備え、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線およびＰ型半導体基板を接地電位にするとともに、前記ソース線、前記ｎ型ウェル、前記ｐ型ウェルおよび前記センスアンプにより非選択とされた前記ビット線を第１の電位と前記接地電位との間の第２の電位に充電している間に、前記センスアンプにより選択された前記ビット線を前記第１の電位に充電することを特徴とする。
【発明の効果】
【００２７】
本発明に係るＮＡＮＤ型フラッシュメモリによれば、消費電流やプリチャージ時間の増加を抑えつつ、負側にセルのしきい値の分布を形成することが可能なＮＡＮＤ型フラッシュメモリを提供することができる。
【発明を実施するための最良の形態】
【００２８】
既述の従来技術では、ＮＡＮＤ型フラッシュメモリのセルのソース線やｐ型ウェルにバイアスして読み出す場合、セルのソース線やｐ型ウェルをバイアスしてから、ビット線を充電する。この場合、ビット線充電に加えてセルのソース線やｐ型ウェルをバイアスするための電荷量が必要になる。この電荷量により、電流が増加しプリチャージ時間が増加して、ＮＡＮＤ型フラッシュメモリのパフォーマンスの劣化につながる。
【００２９】
そこで、本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、セルのソース線、ｐ型ウェル、非選択ビット線をフローティングにした状態でビット線を充電する。これにより、カップリングでセルのソース線、ｐ型ウェル、非選択ビット線はカップリング比できまる電位に落ち着く。このため、それらを充電する電荷量は必要がなく、充電動作も同時に終えることができる。したがって、充電時間も短い。
【００３０】
これより、電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することが可能になる。
【００３１】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００３２】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部の構成を示す回路図である。また、図２は、図１のＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイの要部構成を示す図である。また、図３は、図１のＮＡＮＤ型フラッシュメモリ１００のセンスアンプの要部構成を示す図である。
【００３３】
図１および図２に示すように、メモリセルアレイ１は、アレイ状に配置された複数のセルユニットを有する。メモリセルアレイ１上には、ロウ方向に延びるワード線（コントロールゲート線）ＷＬ及びカラム方向に延びるビット線ＢＬが配置される。ワード線ＷＬは、ロウデコーダ２に接続され、ビット線ＢＬには、書き込みデータや読み出しデータを一時記憶するためのラッチ回路を有するセンスアンプ３が接続される。
【００３４】
すなわち、メモリセルアレイ１は、複数のメモリセル１ｂを接続した複数のメモリセルユニット、このメモリセルユニットをビット線ＢＬに接続し、ドレイン側選択ゲート線ＳＧＤがゲートに接続されたドレイン側選択ゲートトランジスタ１ｃ、およびメモリセルユニットをソース線ＣＥＬＳＲＣに接続し、ソース側選択ゲート線ＳＧＳがゲートに接続されたソース側選択ゲートトランジスタ１ｄから構成されるブロック１ａを複数個有する。
【００３５】
既述のように、各セルユニットは、ｐ型半導体基板Ｐｓｕｂに形成されたｎ型ウェルＮＷＥＬＬに囲まれたｐ型ウェルＰＷＥＬＬに構成される電気的に書き換え可能なメモリセル１ｂを複数個接続して構成される。
【００３６】
センスアンプ３は、カラムゲート（カラム選択スイッチ）４を経由して、Ｉ／Ｏバッファ８に接続される。カラムゲート４は、カラムデコーダ５の出力信号により制御される。すなわち、センスアンプ３は、カラムデコーダ５により制御され、メモリセルアレイ１のビット線ＢＬを選択する。
【００３７】
ここで、図３に示すように、センスアンプ３は、ノードＴＤＣの電位を記憶するラッチ回路３ａと、ノードＴＤＣとビット線ＢＬｅ、ＢＬｏとの間に接続されたトランジスタ３ｂと、ノードＴＤＣに接続された容量３ｃと、ノードＴＤＣに印可する電圧ＶＰＲＥを制御するトランジスタ３ｄと、ノードＴＤＣとラッチ回路３ａとの間に接続されたトランジスタ３ｅとを有する。
【００３８】
なお、図３において、ＢＬＳｅおよびＢＬＳｏの電位は、制御回路７により交互にトランジスタ７ａ、７ｂがオンするように制御される。これにより、トランジスタ７ａがオンした場合はＳＡＢＬがビット線ＢＬｅに電気的に接続され、トランジスタ７ｂがオンした場合はＳＡＢＬがビット線ＢＬｏに電気的に接続される。すなわち、ＢＬＳｅおよびＢＬＳｏの電位を制御することにより、ビット線ＢＬｅ、ＢＬｏが交互に選択されることになる。また、ＢＩＡＳｅおよびＢＩＡＳｏの電位は、制御回路７により制御され、交互にトランジスタ７ｃ、７ｄがオンすることにより、選択されていないビット線にコントロール線ＢＬＣＲＬの電位が供給されるようになっている。
【００３９】
また、図１に示すように、昇圧回路６は、書き込み、消去、読み出しの各モードに必要な電圧を生成する。例えば、昇圧回路６は、書き込み時における書き込み電圧を生成し、この書き込み電圧をロウデコーダ２に与える。
【００４０】
ロウデコーダ２は、メモリセルアレイ１のワード線ＷＬおよび選択ゲート線に接続され、信号電圧を印加することにより選択する。ロウデコーダ２には、ロウアドレス信号が入力され、カラムデコーダ５には、カラムアドレス信号が入力される。
【００４１】
制御回路７は、動作モードに応じて、ロウデコーダ２、カラムゲート４及びカラムデコーダ５の動作、例えば、書き込み時に、ワード線ＷＬや選択ゲート線ＳＧＤ、ＳＧＳに与える電位の切り替えタイミングを制御する。
【００４２】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の読み出し動作について説明する。図４は、ＮＡＮＤ型フラッシュメモリ１００の読み出し動作を説明するためのタイミングチャートである。
【００４３】
ここでは、特に、負側にセルのしきい値の分布を形成するため、セルのソース線ＣＥＬＳＲＣ、ｐ型半導体基板ＰＷＥＬＬを電位Ｖｓにバイアスした場合の読み出し方法を、図２ないし図４を参照しつつ説明する。
【００４４】
まず、セルのソース線ＣＥＬＳＲＣやｐ型半導体基板ＰＷＥＬＬを電位Ｖｓ(１.６Ｖ)とする。また、ＶＰＲＥにＶＤＤ(２.５Ｖ)をゲートＢＬＰＲＥの電位にｎ型ＭＯＳトランジスタがＶＤＤを転送できるＶＳＧ(ＶＤＤ+Ｖｔｈ) (４Ｖ)電位を与える。この後、ゲートＢＬＣＬＡＭＰに０.７Ｖ+Ｖｔｈ+Ｖｓの電位を与える。これにより、制御回路７により制御されるゲートＢＬＳｅの電位が“Ｈｉｇｈ”になり選択されたビット線ＢＬｅには０.７Ｖ+Ｖｓ(=２.３Ｖ)の電位がプリチャージされる。
【００４５】
プリチャージ後、ＢＬＣＬＡＭＰの電位を０Ｖにすることにより、ビット線ＢＬとセンスアンプ３は切り離される。
【００４６】
また、読み出したいワード線ＷＬ（ＣＧ−ｓｅｌ）にはＶＣＧＲＶ電位を、その他のワード線ＷＬ（ＣＧ−ｕｓｅｌ）とドレイン側選択ゲート線ＳＧＤには必ずオンできるＶＲＥＡＤ(６.５Ｖ)電位を印可する。その後、ソース側選択ゲート線ＳＧＳにＶＲＥＡＤ電位を印可する。
【００４７】
これにより、読み出したいセルがオンしていれば、セル電流が流れてビット線ＢＬｅは電位Ｖｓに近づく。
【００４８】
また、読み出したいセルがオフしていれば、セル電流は流れないので、ビット線ＢＬｅはプリチャージ電位(０.７Ｖ+Ｖｓ)のままとなる。
【００４９】
再び電位ＶＰＲＥとゲートＢＬＰＲＥの電位を立ち上げて、ノードＴＤＣの電位をＶＤＤにプリチャージする。さらに、ＢＯＯＳＴを立ち上げて、ノードＴＤＣの電位を容量カップリングで４.５Ｖくらいにもち上げる。この後、ゲートＢＬＣＬＡＭＰの電位をＶＳＥＮ(０.５Ｖ+Ｖｔｈ+Ｖｓ)に設定する。
【００５０】
ビット線ＢＬの容量に比べて、ノードＴＤＣの容量は軽い。このため、セルがオンしている場合、ビット線ＢＬｅの電位が０.５Ｖ＋Ｖｓより低ければ、チャージシェアが行われ、ノードＴＤＣの電位はビット線ＢＬｅの電位と等しくなる。
【００５１】
また、セルがオフしている場合は、ビット線ＢＬの電位が０.７Ｖ+Ｖｓであれば、ゲートＢＬＣＬＡＭＰに印加される電圧がそのトランジスタ３ｂのしきい値を超えられない。このため、トランジスタ３ｂがオフされたままとなり、ノードＴＤＣの電位は４.５Ｖのままとなる。
【００５２】
その後、ゲートＢＬＣＬＡＭＰの電位を一旦立ち下げた後、ゲートＢＬＣＬＡＭＰのトランジスタ３ｂのしきい値より少し高い電圧ＶＴＲ(１.２Ｖ)をかけた状態でＢＯＯＳＴを立ち下げる。
【００５３】
これにより、ノードＴＤＣの電位は容量カップリングにより下がる。オンセルに繋がっていたノードＴＤＣの電位は、０Ｖ付近までさがる。また、オフセルにつながっていたノードＴＤＣの電位はＶＤＤに戻る。
【００５４】
そして、ゲートＢＬＣ１の電位を立ち上げることでノードＴＤＣの電位をラッチ回路３ａに転送してＨ／Ｌを確定する。
【００５５】
以上の動作により、ＮＡＮＤ型フラッシュメモリ１００は、選択された選択ビット線ＢＬｅと選択されていない非選択ビット線ＢＬｏとが隣接し、読み出し動作が実行される。
【００５６】
なお、制御回路７により制御されるゲートＢＬＳｏの電位が“Ｌｏｗ”のままで非選択とされた非選択のビット線ＢＬｏの電位は、制御回路７により制御されるＢＩＡＳｏの電位が“Ｈｉｇｈ”になることにより電位Ｖｓ(１.６Ｖ)となる。
【００５７】
ここで、図５は、電圧Ｖｓを印可する電圧発生回路を含む要部構成を示す図である。
【００５８】
図５に示すように、電圧発生回路１０は、トランジスタ１１ａ、１１ｂ、１１ｃを有するスイッチ回路１１を介して、セルのソース線ＣＥＬＳＲＣ、コントロール線ＢＬＣＲＬ、ｐ型ウェルＰＷＥＬＬ、およびＮ型ウェルＮＷＥＬＬに接続されている。電圧発生回路１０は、トランジスタ１１ａ、１１ｂ、１１ｃをそれぞれオンすることにより、電圧Ｖｓをセルのソース線ＣＥＬＳＲＣ、図３で非選択のビット線（シールドビット線）ＢＬｏに接続されるコントロール線ＢＬＣＲＬ、ｐ型ウェルＰＷＥＬＬおよびＮ型ウェルＮＷＥＬＬにそれぞれ印可できるようになっている。
【００５９】
また、電圧Ｖｓを印可した後、トランジスタ１１ａ、１１ｂ、１１ｃをオフすることにより、セルのソース線ＣＥＬＳＲＣ、非選択のビット線（シールドビット線）ＢＬｏ、ｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬをそれぞれフローティング状態にすることができるようになっている。
【００６０】
ここで、上記の読み出し動作においてビット線を充電するのに必要な電荷量について検討する。
【００６１】
図６Ａは、実施例１において、ＮＡＮＤ型フラッシュメモリ１００の選択されたビット線等に読み出し動作において印可される電圧と時間との関係の一例を示す図である。また、図６Ｂは、実施例１において、ＮＡＮＤ型フラッシュメモリ１００の選択されたビット線等に読み出し動作において印可される電圧と時間との関係の他の例を示す図である。また、図７は、ＮＡＮＤ型フラッシュメモリ１００の断面構造のモデルを示す図である。また、図８は、図７に示すＮＡＮＤ型フラッシュメモリ１００の各構成の電位と構成間の容量を示す図である
図６Ａおよび既述の図４に示すように、ロウデコーダ２により非選択とされたブロックのドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳおよびＰ型半導体基板Ｐｓｕｂを接地電位にする。さらに、非選択とされたブロックのセルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、およびセンスアンプ３により非選択とされたビット線（シールドビット線）ＢＬｏをフローティング状態にする。この状態で、センスアンプ３により選択されたビット線ＢＬｅをＶｂ（２.３Ｖ）に充電する。なお、非選択ブロックのワード線ＷＬはフローティング状態である。
【００６２】
ＮＡＮＤ型フラッシュメモリ１００の各構成は、図７に示すように配置されている。そこで、図８に示すように、各構成間の容量をＣ１（Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ、およびＣ１ｄの合成容量）、Ｃ２（Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、およびＣ２ｄの合成容量）、Ｃ３で表現する。なお、図８において、コントロールゲートは選択ゲート線ＳＧに含めて記載している。また、図８において、電位の変化への影響が小さいので、フローティング状態である非選択ブロックのワード線ＷＬおよびフローティングゲートＦＧは省略している。
【００６３】
セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、非選択のビット線はカップリング比で決まる電位Ｖｓ’に収束する。
【００６４】
したがって、この
【数１】
2008047219.tif 000003
を充電する、すなわちビット線ＢＬｅをＶｂに充電するのに全体として必要な電荷量Ｑは、直列容量としてみえる。このため、
【数２】
2008047219.tif 000004
となる（図８）。
【００６５】
なお、Ｃ１=１３０ｎＦ、 Ｃ２=５０ｎＦ、 Ｃ３=１０ｎＦ、 Ｖｂ=２.３Ｖとすれば、Ｖｓ’=１.６６Ｖ、 Ｑ＝１０６nＣとなる。
【００６６】
ここで、既述の従来技術のような、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、非選択のビット線ＢＬｏを充電しないで、選択ビット線のみを充電する場合について検討する。ビット線充電電位をＶｂとしてビット線容量(Ｃ１+Ｃ３)とすれば、必要な電荷量はＶｂ x (Ｃ１+Ｃ３) となる。Ｖｂ=０.７Ｖ、 Ｃ１+Ｃ３=１４０ｎＦ とすれば、ビット線充電に必要な電荷量は９８nＣとなる。
【００６７】
また、従来技術のような、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、非選択のビット線ＢＬｏを充電してから選択ビット線を充電する場合について検討する。Ｐ型半導体基板Ｐｓｕｂと非選択の選択ゲート線の電位をＶＳＳとし、非選択ブロックのワード線ＷＬをフローティングとした場合、それ以外のノードをＶｓに充電する(選択ブロックのワード線ＷＬや選択ゲート線は非常に小さいので無視する)。この電荷量はＶｓ＊(Ｃ２+Ｃ３)となる。ビット線充電に必要な電荷量は(Ｖｂ-Ｖｓ)＊(Ｃ１+Ｃ３)となる。なお、Ｖｓ’=１.６Ｖ、 Ｖｂ=２.３Ｖ、 Ｃ２+Ｃ３=６０ｎＦ、 Ｃ１+Ｃ３=１４０ｎＦとすれば、９６nＣ+９８nＣ=１９４nＣとなる。充電すべき電荷量がセルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬをバイアスすることで倍に増加してしまう。
【００６８】
既述のように、本実施例おいて、非選択ブロックの選択されたビット線ＢＬｅをＶｂに充電するのに必要な上記電荷量Ｑは、Ｃ１、Ｃ２の容量比に依存する。しかし、非選択ブロックにおいて、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、非選択のビット線ＢＬｏを充電してから選択ビット線を充電する場合と比較すると、上記カップリング比で決まるＶｓ’がターゲット近くであれば必要な電荷量Ｑはおよそ半分で済むことになる。
【００６９】
また、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、非選択のビット線ＢＬｏを充電しないで、選択ビット線のみを充電する場合と比べても、多少の増加はあるけれど、それほど必要な電荷量は変わらない。このため、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、非選択のビット線ＢＬｏを充電しないで、選択ビット線のみを充電する場合と同じくらいの充電時間で済む。
【００７０】
このように、必要な電荷量はあまり変えないで、充電時間も悪化させることなく、正側だけでなく負側にもセルのしきい値の分布をつくることが可能になる。
【００７１】
なお、カップリング比が異なれば、電位Ｖｓがターゲットとしている電位がずれてしまう。このため、それを補正するために電位Ｖｓを供給する電圧発生器１０から電荷のやりとりが必要になる。
【００７２】
そこで、図６Ｂに示すように、ロウデコーダ２により非選択とされたブロックにおいて、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳおよびＰ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。さらに、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＥＷＬＬ、ｐ型ウェルＰＷＥＬＬおよびセンスアンプ３により非選択とされたビット線ＢＬｏを、センスアンプ３により選択されたビット線ＢＬｅが充電される第１の電位であるＶｂと接地電位ＶＳＳとの間の第２の電位であるＶｓに電圧発生器１０により充電するのと同時に、センスアンプ３により選択されたビット線ＢＬｅをＶｂに充電するようにしてもよい。
【００７３】
これにより、電圧発生器１０によりＶｓを制御するので、Ｖｓとターゲットとする電位とのずれを低減することができる。
【００７４】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することができる。
【実施例２】
【００７５】
実施例１では図８に示すＣ１とＣ２のカップリング比が異なれば、ターゲットとしている電位Ｖｓがずれてしまう。このため、それを補正するために電荷が必要になってしまう。所望のカップリング比になるような線間のスペースや幅の調節等、構造を変えれば可能であるが、実際には難しい。
【００７６】
ここで、非選択の選択ゲートトランジスタの役割はビット線とセルのソース線との間をカットオフさせることである。読み出し時にセルのソース線の電位がＶｓのとき、非選択の選択ゲート線の電位がＶｓ以下であればカットオフさせることができる。つまり、非選択ブロックの選択ゲート線の電位を０ＶからＶｓまでの範囲内での電位を与えることにより、非選択ブロックの選択ゲートの容量を変えて該カップリング比で決定されるＶｓを調整することができる。
【００７７】
そこで、本実施例では、非選択ブロックの選択ゲート線に電圧を印可して、非選択ブロックの選択ゲートの容量を変えて該カップリング比で決定されるＶｓをターゲットとする値に調整する構成について述べる。
【００７８】
図９は、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ２００のブロック、ロウデコーダを含む構成を示す回路図である。なお、ＮＡＮＤ型フラッシュメモリ２００の全体の構成は、図１に示す構成と同様である。
【００７９】
図８に示すように、ＮＡＮＤ型フラッシュメモリ２００は、ロウデコーダ２０３に調整可能な電圧ＶＳＧＤＳを供給する電圧ドライバ２０４を備える。
【００８０】
ロウデコーダ２０４のトランジスタＴＧｓがオンし、トランジスタＴＧｓｎがオフすることにより、ブロック２０１が選択され選択ブロックとなる。これにより、選択されたワード線ＷＬ０ｓ〜ＷＬ２ｓや選択ゲート線ＳＧＳｓ、ＳＧＤｓに電圧ＶＣＧ０〜ＶＣＧ２や電圧ＶＳＧＳ、電圧ＶＳＧＤが転送される。これにより、選択されたブロック２０１のワード線や選択ゲート線がオンする。
【００８１】
一方、ロウデコーダ２０４のトランジスタＴＧｕがオフするとともに、トランジスタＴＧｕｎがオンすることにより、ブロック２０２が選択されず非選択ブロックとなる。これにより、非選択のワード線ＷＬ０ｕ〜ＷＬ２ｕは、フローティング状態になる。また、非選択の選択ゲート線ＳＧＳｕ、ＳＧＤｕにはＶＳＧＤＳ電位が転送される。
【００８２】
電圧ドライバ２０４は、このＶＳＧＤＳ電位を、非選択の選択ゲート線ＳＧＳｕ、ＳＧＤｕがカットオフする範囲で、変化させる。すなわち、ロウデコーダ２により非選択とされたブロックのドレイン側選択ゲート、ソース側選択ゲートにトランジスタのしきい値以下の電位を与える。
【００８３】
以上の構成により、実施例１の図８に示されるＣ１とＣ２によるカップリング比を調整することができる。該カップリング比を調整することにより、該カップリング比で決定されるＶｓをターゲットとする値に調整することができる。
【００８４】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例１と同様に、電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することができる。さらに、非選択ブロックの選択ゲート線の容量を変えて該カップリング比で決定されるＶｓを調整することができる。
【実施例３】
【００８５】
実施例１では、非選択のワード線はフローティング状態に設定していた。この非選択のワード線に電位を与えることにより、実施例１の図８に示すＣ１とＣ２のカップリング比を変えることができる。
【００８６】
そこで、本実施例では、非選択のワード線に電位を与える構成について述べる。
【００８７】
図１０は、本発明の一態様である実施例３に係るＮＡＮＤ型フラッシュメモリ３００のブロック、ロウデコーダを含む構成を示す回路図である。
【００８８】
図１０は、メモリセルアレイ２の両側にロウデコーダ３０３、３０４が配置されている例について記載している。左、右のロウデコーダ３０３、３０４は、コントロールゲートや選択ゲートの左側ドライバ３０５、右側ドライバ３０６をそれぞれ有する。これにより、ロウデコーダ２の面積を増加させる必要がない。
【００８９】
例えば、ブロック３０１が左側のロウデコーダ３０３により選択されている場合、その選択ブロック３０１のトランジスタＴＧｓがオンし、トランジスタＴＧｓｎがオフさせる。これにより、ワード線ＷＬ０ｓ〜ＷＬ２ｓには左側ドライバ３０５から電圧ＶＣＧ０＿Ｌ〜電圧ＶＣＧ２＿Ｌが印可され、ソース側選択ゲート線ＳＧＳｓ、ドレイン側選択ゲート線ＳＧＤｓには左側ドライバ３０５から電圧ＶＳＧＳ＿Ｌ、電圧ＶＳＧＤ＿Ｌが印可される。
【００９０】
さらに、左側のロウデコーダ３０３により選択されなかった左側の非選択ブロック３０７ではトランジスタＴＧｕＬがオフし、トランジスタＴＧｕｎＬがオンする。これにより、ワード線ＷＬ０ｕＬ〜ワード線ＷＬ２ｕＬはフローティング状態になり、ソース側選択ゲート線ＳＧＳｕＬおよびドレイン側選択ゲート線ＳＧＤｕＬには左側ドライバ３０５から電圧ＶＳＧＤＳ＿Ｌが印可される。
【００９１】
一方、右側のロウデコーダ３０４右側により選択されなかった非選択ブロック３０２ではトランジスタＴＧｕＲをオンし、ＴＧｕｎＲをオフする。これにより、ワード線ＷＬ０ｕＲ〜ＷＬ２ｕＲには右側ドライバ３０６から電圧ＶＣＧ０＿Ｒ〜ＶＣＧ２＿Ｒが印加され、ソース側選択ゲート線ＳＧＳｕＲ、ドレイン側選択ゲート線ＳＧＤｕＲには、右側ドライバ３０６から電圧ＶＳＧＳ＿Ｒ、電圧ＶＳＧＤ＿Ｒが印可される。
【００９２】
電圧ＶＣＧ０＿Ｒ〜電圧ＶＣＧ２＿Ｒを適切な電圧に調整する、すなわち、前記ロウデコーダにより非選択とされたブロックのワード線ＷＬに電位を与えることにより、実施例１の図１に示されるＣ１とＣ２のカップリング比を変えることができる。
【００９３】
このように、非選択のワード線の電位を変えることでターゲットとするカップリング比にすることができる。
【００９４】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例１と同様に、電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することができる。
【００９５】
さらに、非選択ブロックの選択ゲート線の容量を変えて該カップリング比で決定されるＶｓを調整することができる。
【実施例４】
【００９６】
実施例１では、一例として、Ｖｓを立ち上げるのと同時に選択ビットの電位Ｖｂを立ち上げる構成について説明した。
【００９７】
本実施例では、Ｖｓを立ち上げている間に、選択ビットの電位Ｖｂを立ち上げる構成について述べる。
【００９８】
図１１は、本発明の実施例４に適用される電圧生成回路であるプッシュプル回路を示す回路図である。また、図１２は、実施例４において、ＮＡＮＤ型フラッシュメモリ１００の選択されたビット線等に読み出し動作において印可される電圧と時間との関係を示す図である。
【００９９】
図１１に示すように、プッシュプル回路４００は、電源ＶＤＤにソースが接続され、電圧Ｖｓを出力するための出力端子４０１にドレインが接続された第１のｐ型ＭＯＳトランジスタ４０２と、この第１のｐ型ＭＯＳトランジスタ４０２のドレインと接地電位との間に接続された第１のｎ型ＭＯＳトランジスタ４０３と、分圧抵抗Ｒｘ、Ｒ０で構成され出力端子４０１の電位を分圧する分圧回路４０４と、出力端子４０１の電位が反転入力端子に入力されるとともに基準電圧ＶＳＲＣＲＥＦが反転入力端子に入力され、これらの入力を比較し信号を第１のｐ型ＭＯＳトランジスタ４０２のゲートに出力する第１のコンパレータ４０５と、を備える。
【０１００】
さらに、プッシュプル回路４００は、電源ＶＤＤにソースが接続された第２のｐ型ＭＯＳトランジスタ４０６と、この第２のｐ型ＭＯＳトランジスタ４０６のドレインにドレインが接続され、ゲートがドレインおよび第１のｎ型ＭＯＳトランジスタ４０３のゲートに接続され、ソースが接地電位に接続された第２のｎ型ＭＯＳトランジスタ４０７と、基準電圧ＶＳＲＣＲＥＦが非反転入力端子に入力されるとともに分割回路４０４の分圧出力が反転入力端子に入力され、これらの入力を比較し信号を第２のｐ型ＭＯＳトランジスタ４０６のゲートに出力する第２のコンパレータ４０８と、を備える。
【０１０１】
ここで、以上のような構成を有するプッシュプル回路４００の動作について説明する。
【０１０２】
プッシュプル回路４００は、電圧Ｖｓが基準電圧ＶＳＲＣＲＥＦより低ければ、第１のｐ型ＭＯＳトランジスタ４０２がオンし、第１のｎ型ＭＯＳトランジスタがオフする。
【０１０３】
ことで、充電動作する。
【０１０４】
プッシュプル回路４００の出力電圧Ｖｓが
【数３】
2008047219.tif 000005
より高ければ、第１のｐ型ＭＯＳトランジスタ４０２がオフし、第１のｎ型ＭＯＳトランジスタ４０３がオンする。これにより、放電動作する。
【０１０５】
プッシュプル回路４００の出力電圧Ｖｓが基準電圧ＶＳＲＣＲＥＦより高く、
【数４】
2008047219.tif 000006
より低ければ、第１のｎ型ＭＯＳトランジスタ４０３および第１のｐ型ＭＯＳトランジスタ４０２がオフして、不感帯になる。なお、プッシュプル回路４００は、トランジスタのしきい値ばらつきがあると、貫通電流が流れるため、この不感帯をもたせる必要がある。
【０１０６】
ここで、実施例１のようにセルのソース線、ｐ型ウェル、非選択のビット線（シールドビット線）をフローティングにして、選択ビット線を充電する。この場合、カップリング比で決まる
【数５】
2008047219.tif 000007
が上記の不感帯に収束すると、出力電圧Ｖｓは
【数６】
2008047219.tif 000008
の範囲でどの電圧になるか分からない可能性がある。  
そこで、セルのソース線、ｐ型半導体基板、非選択のビット線（シールドビット線）ＢＬｏをフローティングにし、選択ビット線ＢＬｅを充電するのではなく、セルのソース線、ｐ型半導体基板、シールドビット線の電源であるＶｓのプッシュプル回路４００をオンさせるタイミングを、選択されたビット線を充電するタイミングより少し早くする（図１２）。すなわち、ロウデコーダ２により非選択とされたブロックにおいて、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳおよびＰ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。さらに、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＥＷＬＬ、ｐ型ウェルＰＷＥＬＬおよびセンスアンプ３により非選択とされたビット線ＢＬｏを、センスアンプ３により選択されたビット線ＢＬｅが充電される第１の電位であるＶｂと接地電位ＶＳＳとの間の第２の電位であるＶｓに電圧発生器１０により充電する間に、センスアンプ３により選択されたビット線ＢＬｅをＶｂに充電する。
【０１０７】
これにより、カップリング比で決まる
【数７】
2008047219.tif 000009
となる。
【０１０８】
なお、αはＶｓのGeneratorをオンさせるタイミングを選択ビット線の充電するタイミングより少し早くしたことによる初期充電電位である。
【数８】
2008047219.tif 000010
を満たしていれば、カップリング比で決まる電位に落ち着いた後、必ずプッシュプル回路は第１のｎ型ＭＯＳトランジスタ４０７がオフする。これにより、放電動作がおこり、
【数９】
2008047219.tif 000011
となったところに収束する。
【０１０９】
先にＶｓを充電することにより、フローティングにしてＶｓを充電する場合より必要な電荷量は増加するかもしれない。
【０１１０】
しかし、完全にＶｓを充電する場合にくらべれば、電荷量は減らすことができる。プリチャージ時間も微増するにすぎない。
【０１１１】
また、Ｖｂのセットアップ時間内であれば、プリチャージ時間によるＮＡＮＤ型フラッシュメモリの動作時間の増加はない。
【０１１２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例１と同様に、電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することができる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部の構成を示す回路図である。
【図２】図１のＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイの要部構成を示す図である。
【図３】図１のＮＡＮＤ型フラッシュメモリ１００のセンスアンプの要部構成を示す図である。
【図４】ＮＡＮＤ型フラッシュメモリ１００の読み出し動作を説明するためのタイミングチャートである。
【図５】電圧Ｖｓを印可する電圧発生回路を含む要部構成を示す図である。
【図６Ａ】実施例１において、ＮＡＮＤ型フラッシュメモリ１００の選択されたビット線等に読み出し動作において印可される電圧と時間との関係の一例を示す図である。
【図６Ｂ】実施例１において、ＮＡＮＤ型フラッシュメモリ１００の選択されたビット線等に読み出し動作において印可される電圧と時間との関係の他の例を示す図である。
【図７】ＮＡＮＤ型フラッシュメモリ１００の断面構造のモデルを示す図である。
【図８】図７に示すＮＡＮＤ型フラッシュメモリ１００の各構成の電位と構成間の容量を模式的に示す図である
【図９】本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ２００のブロック、ロウデコーダを含む構成を示す回路図である。
【図１０】本発明の一態様である実施例３に係るＮＡＮＤ型フラッシュメモリ３００のブロック、ロウデコーダを含む構成を示す回路図である。
【図１１】本発明の実施例に適用される電圧生成回路であるプッシュプル回路を示す回路図である。
【図１２】実施例４において、ＮＡＮＤ型フラッシュメモリ１００の選択されたビット線等に読み出し動作において印可される電圧と時間との関係を示す図である。
【符号の説明】
【０１１４】
１  メモリセルアレイ
１ａ  ブロック
１ｂ  メモリセル
１ｃ  ドレイン側選択ゲートトランジスタ
１ｄ  ソース側選択ゲートトランジスタ
２  ロウデコーダ
３  センスアンプ
３ａ  ラッチ回路
３ｂ  トランジスタ
３ｃ  容量
３ｄ  トランジスタ
３ｅ  トランジスタ
４  カラムゲート
５  カラムデコーダ
６  昇圧回路
７  制御回路
７ａ、７ｂ、７ｃ、７ｄ  トランジスタ
８  Ｉ／Ｏバッファ
１０  電圧発生回路
１１  スイッチ回路
１１ａ、１１ｂ、１１ｃ  トランジスタ
１００、２００、３００  ＮＡＮＤ型フラッシュメモリ
２０１  選択ブロック
２０２  非選択ブロック
２０３  ロウデコーダ
２０４  電圧ドライバ
３０１  選択ブロック
３０２  非選択ブロック
３０３  ロウデコーダ
３０４  ロウデコーダ
３０５  左側ドライバ
３０６  右側ドライバ
３０７  非選択ブロック
４００  プッシュプル回路
４０１  出力端子
４０２  第１のｐ型ＭＯＳトランジスタ
４０３  第１のｎ型ＭＯＳトランジスタ
４０４  分圧回路
４０５  第１のコンパレータ
４０６  第２のｐ型ＭＯＳトランジスタ
４０７  第２のｎ型ＭＯＳトランジスタ
４０８  第２のコンパレータ
【図１】
2008047219.tif 000012
【図２】
2008047219.tif 000013
【図３】
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【図４】
2008047219.tif 000015
【図５】
2008047219.tif 000016
【図６Ａ】
2008047219.tif 000017
【図６Ｂ】
2008047219.tif 000018
【図７】
2008047219.tif 000019
【図８】
2008047219.tif 000020
【図９】
2008047219.tif 000021
【図１０】
2008047219.tif 000022
【図１１】
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【図１２】
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