(57)【要約】【課題】開口率を向上させることができる半導体装置を提供すること。【解決手段】本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層４１と、遮光層４１及び基板２０上に形成される下地膜２１と、下地膜２１上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第１の半導体領域３１及び第２の半導体領域４２と、第１の半導体領域３１及び第２の半導体領域４２上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に、第１の半導体領域３１及び第２の半導体領域４２と対向する位置にそれぞれ形成されたゲート電極を備え、第１の半導体領域４２のチャネル領域は遮光層４１と対向する位置に形成され、非晶質半導体からなり、第２の半導体領域３１のチャネル領域は多結晶半導体からなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上の所望の位置に形成される遮光層と、
前記遮光層及び前記基板上に形成される下地膜と、
前記下地膜上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第１の半導体領域及び第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１の半導体領域及び前記第２の半導体領域と対向する位置にそれぞれ形成されたゲート電極を備え、
前記第１の半導体領域の前記チャネル領域は前記遮光層と対向する位置に形成され、非晶質半導体からなり、前記第２の半導体領域の前記チャネル領域は多結晶半導体からなる半導体装置。
【請求項２】
前記第１の半導体領域の前記チャネル領域は、前記遮光層と同一の形状を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
基板上の所望の位置に遮光層を形成する遮光層形成工程と、
前記遮光層及び前記基板上に下地膜を形成する下地膜形成工程と、
前記遮光層上の前記下地膜上にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第１の半導体領域を形成すると共に、前記第１の半導体領域とは別にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第２の半導体領域を形成する半導体領域形成工程と、
前記基板の下側からレーザを照射して、前記第１の半導体領域の前記遮光層と対向する前記チャネル領域以外の前記第１の半導体領域及び前記第２の半導体領域の全面を多結晶半導体にするレーザ照射工程と、
前記第１の半導体領域及び前記第２の半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上の前記第１の半導体領域及び前記第２の半導体領域のチャネル領域と対向する位置にそれぞれゲート電極を形成するゲート電極形成工程とを有する半導体装置の製造方法。
【請求項４】
前記レーザ照射工程では、前記遮光層をマスクにして前記基板の下側からＹＡＧレーザを照射する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
基板上の所望の位置に形成される遮光層と、
前記遮光層及び前記基板上に形成される下地膜と、
前記下地膜上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第１の半導体領域及び第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１の半導体領域及び前記第２の半導体領域と対向する位置にそれぞれ形成されたゲート電極を備え、
前記第１の半導体領域の前記チャネル領域は前記遮光層と対向する位置に形成され、非晶質半導体からなり、前記第２の半導体領域の前記チャネル領域は多結晶半導体からなる表示装置。
【請求項６】
前記第１の半導体領域と直列に接続される容量部をさらに有する
ことを特徴とする請求項５記載の表示装置。
【請求項７】
前記容量部は、前記ゲート絶縁膜上に形成される前記ゲート電極と同層の上部電極と、前記第１の半導体領域からなる下部電極と、前記上部電極と前記下部電極との間に形成される前記ゲート絶縁膜とからなる
ことを特徴とする請求項６記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いた半導体装置、その製造方法、及びアクティブマトリクス表示装置に関する。
【背景技術】
【０００２】
薄型パネルの１つである液晶表示装置（以下、ＬＣＤという。）は、低消費電力及び小型軽量という利点を活かして、パーソナルコンピュータ又は携帯情報端末機器等のモニタに広く使用されている。また、液晶表示装置は、ブラウン管に代わりテレビのモニタとしても使用されている。ＬＣＤは、視野角が狭い、コントラストに制限がある、または動画に対応した高速応答の追従が困難等という問題点を有する。これらのＬＣＤの問題点を解決した表示装置に電界発光型ＥＬ表示装置がある。電界発光型ＥＬ表示装置は、自発光型であって広視野角、高コントラスト、及び高速応答可能等の特徴を有し、ＥＬ素子等の発光体が画素表示部に用いられている。そして、電界発光型ＥＬ表示装置は、次世代の薄型パネルとして使用されるようになっている。
【０００３】
このような表示装置に用いられる薄膜トランジスタ（以下、ＴＦＴという。）には、半導体膜からなるＭＯＳ構造が多用される。ＴＦＴの構造には、逆スタガ型及びトップゲート型がある。また、使用される半導体膜にも非晶質半導体膜又は多結晶半導体膜がある。これらの構造及び半導体膜の種類は、形成する表示装置の用途又は性能等により適宜選択される。ここで、特許文献１に、多結晶半導体膜の製造方法が記載されている。特許文献１に記載の多結晶半導体膜の製造方法は、基板上に、例えば酸化珪素膜等の下地膜を形成する。そして、下地膜上に非晶質半導体膜を形成する。その後、レーザ光を照射し、非晶質半導体膜を多結晶化する。この多結晶半導体膜は移動度が高いため、ディスプレイを駆動するための集積回路を当該多結晶半導体膜上に形成することができる。このため、非晶質半導体膜を用いたＴＦＴを形成する際に外付けで形成される集積回路等の部品点数を低減することができる。
【０００４】
ところで、ＴＦＴ基板上に形成される、駆動回路を駆動させるための駆動回路用ＴＦＴと、画素の表示切替を行う画素表示用ＴＦＴとでは要求される特性が異なることが特許文献２に記載されている。例えば、多結晶半導体膜は、結晶粒界中に多数のトラップ準位を有することにより、リーク電流が発生する。このため、チャネル領域が多結晶半導体膜からなるＴＦＴ基板を画素の書き込み電圧等を保持する画素表示用ＴＦＴに用いることは不向きである。
【０００５】
そこで、特許文献３乃至５には、１枚の基板上に多結晶半導体膜及び非晶質半導体膜を有するＴＦＴが記載されている。特許文献３に記載のＴＦＴは、画素表示用ＴＦＴは逆スタガ型、駆動回路用ＴＦＴはトップゲート型とし、画素表示用ＴＦＴのゲート電極を遮光膜とする。そして、ＴＦＴ基板下側からレーザを照射して、ガラス基板上に形成された非晶質半導体膜を多結晶半導体膜にすることにより、１枚の基板上に非晶質半導体膜と多結晶半導体膜が形成される。また、特許文献４に記載のＴＦＴは、非晶質半導体膜にレーザ光を照射する領域と照射しない領域を設けて、１枚の基板上に非晶質半導体膜と多結晶半導体膜を形成している。さらに、特許文献５に記載のＴＦＴは、マスクを介して非晶質半導体膜にレーザ光を照射して非晶質半導体膜と多結晶半導体膜を形成している。
【特許文献１】特開２００３−１７５０５号公報
【特許文献２】特開平５−２４９４９５号公報
【特許文献３】特開平９−１９１１１４号公報
【特許文献４】ＷＯ２００３／０８８３３１
【特許文献５】特開２００４−２１３０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献４に記載のＴＦＴは、画素表示用ＴＦＴを形成する領域に対応する非晶質半導体膜にレーザが照射されないようにするために、画素表示用ＴＦＴと駆動回路用ＴＦＴとを離間させて形成する必要がある。これにより表示装置が大型化する場合がある。また、特許文献５に記載のＴＦＴは、絶縁基板上の全面に非晶質シリコン層が形成され、当該非晶質シリコン層上にマスクを介してレーザを照射することによって非晶質シリコン層及び多結晶シリコン層の領域を作りわけ、エッチングを行って駆動薄膜トランジスタ部の半導体層と、保持電極部の半導体層とを形成する。ここで、非晶質シリコン層と多結晶シリコン層の領域を作り分ける際、基板上には何もパターニングされていないため、重ね合わせマークが形成されていない。すなわち、重ね合わせマークを利用できないため、作り分けた非晶質シリコン層及び多結晶シリコン層に対して、高精細に駆動薄膜トランジスタ部の半導体層及び維持電極部の半導体層を形成することは困難である。
【０００７】
さらに、特許文献３の画素表示用ＴＦＴは逆スタガ型のＴＦＴであって、非晶質半導体膜より下方にゲート電極を有する。このため、例えば、半導体膜上に形成される層間絶縁膜に、半導体膜のソース・ドレイン領域を接続するためのコンタクトホール及びゲート電極を接続するためのコンタクトホールを同時に形成する場合、層間絶縁膜と半導体膜とのエッチングの選択性が低いことにより、ゲート電極にコンタクトホールが到達する前にソース・ドレイン領域を接続するコンタクトホールが半導体膜を突き抜ける場合がある。このため、逆スタガ型のＴＦＴは、ソース・ドレイン領域を接続するコンタクトホールと、ゲート電極を接続するコンタクトホールは別工程で形成する必要がある。また、逆スタガ型のＴＦＴは、ゲート電極を形成することにより、当該ゲート電極上に形成されるゲート絶縁膜が薄くなり耐圧が低下する。そのため、ゲート耐圧を向上させるためにゲート絶縁膜を厚くする、又はゲート電極をテーパ形状とすることがある。しかしながら、ゲート絶縁膜を厚くする場合、ゲート絶縁容量が小さくなるため、容量低下分を補完するために保持容量電極の面積を増大させる場合がある。これにより、ＴＦＴの開口率が低減するという問題点がある。
【０００８】
本発明は、このような問題点を解決するためになされたものであり、開口率を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層と、前記遮光層及び前記基板上に形成される下地膜と、前記下地膜上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第１の半導体領域及び第２の半導体領域と、前記第１の半導体領域及び前記第２の半導体領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に、前記第１の半導体領域及び前記第２の半導体領域と対向する位置にそれぞれ形成されたゲート電極を備え、前記第１の半導体領域の前記チャネル領域は前記遮光層と対向する位置に形成され、非晶質半導体からなり、前記第２の半導体領域の前記チャネル領域は多結晶半導体からなることを特徴とする。
【００１０】
上述した課題を解決するために、本発明に係る半導体装置の製造方法は、基板上の所望の位置に遮光層を形成する遮光層形成工程と、前記遮光層及び前記基板上に下地膜を形成する下地膜形成工程と、前記遮光層上の前記下地膜上にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第１の半導体領域を形成すると共に、前記第１の半導体領域とは別にソース領域及びドレイン領域並びにチャネル領域を有する非晶質半導体からなる第２の半導体領域を形成する半導体領域形成工程と、前記基板の下側からレーザを照射して、前記第１の半導体領域の前記遮光層と対向する前記チャネル領域以外の前記第１の半導体領域及び前記第２の半導体領域を多結晶半導体にするレーザ照射工程と、前記第１の半導体領域及び前記第２の半導体領域上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の前記第１の半導体領域及び前記第２の半導体領域のチャネル領域と対向する位置にそれぞれゲート電極を形成するゲート電極形成工程とを有することを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体装置によれば、開口率を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、液晶表示装置に適用したものであるが、その他有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
【００１３】
本実施の形態にかかる表示装置は、ＴＦＴ基板を有している。ＴＦＴ基板は例えば、ＴＦＴアレイ基板である。図１は本実施の形態にかかる表示装置に用いられるＴＦＴアレイ基板の構成を示す平面模式図である。本実施の形態にかかるＴＦＴアレイ基板１は、表示領域２と、表示領域２を囲んで設けられた額縁領域３とを有する。この表示領域２には、複数のゲート配線（走査信号線）４及び複数のソース配線（表示信号線）５とが形成されている。複数のゲート配線４はそれぞれ平行に設けられている。同様に、複数のソース配線５はそれぞれ平行に設けられている。またゲート配線４と、ソース配線５とは直交している。そして、ゲート配線４とソース配線５とに囲まれた領域が画素６となる。すなわち、ＴＦＴアレイ基板１上では、画素６がマトリクス状に配列される。また、ゲート配線４と平行に画素６を横断するように保持容量配線が形成されている（図示せず）。
【００１４】
さらに、ＴＦＴアレイ基板１の額縁領域３には、走査信号駆動回路７と表示信号駆動回路８とが設けられている。ゲート配線４及びソース配線５は、それぞれ表示領域２から額縁領域３まで延設されている。ゲート配線４は、ＴＦＴアレイ基板１の端部で走査信号駆動回路７と接続される。そして、走査信号駆動回路７の近傍には、外部配線９が形成されていて、走査信号駆動回路７と接続されている。ソース配線５は、ＴＦＴアレイ基板１の端部で、表示信号駆動回路８と接続される。また、表示信号駆動回路８の近傍には、外部配線１０が形成されていて、表示信号駆動回路８と接続される。外部配線９及び１０は、例えば、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の配線基板からなる。
【００１５】
外部配線を介して走査信号駆動回路７及び表示信号駆動回路８に外部から各種信号が送信される。走査信号駆動回路７は、外部から送信される制御信号に基づいて、ゲート信号（走査信号）をゲート配線４に送信する。このゲート信号によって、ゲート配線４が順次選択される。表示信号駆動回路８は、外部から送信される制御信号又は表示データ等に基づいて表示信号をソース配線５に送信する。これにより、表示データに応じた表示電圧を各画素６に供給することができる。
【００１６】
画素６内には、少なくとも１つのＴＦＴ１１と保持容量１２が形成されている。ＴＦＴ１１はゲート配線４とソース配線５が交差する近傍に形成されている。このＴＦＴ１１が画素電極に表示電圧を供給するためのスイッチング素子となる。すなわち、ゲート配線４から送信されるゲート信号によって、スイッチング素子であるＴＦＴ１１がＯＮする。これにより、ソース配線５からＴＦＴ１１のドレイン電極に接続された画素電極（図示せず）に表示電圧が印加される。そして、画素電極と、画素電極に対向して配置される後述する対向基板に形成される対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。
【００１７】
一方、保持容量１２は、ＴＦＴ１１に接続されていて、さらに図示せぬ保持容量配線を介して対向電極とも電気的に接続されている。ここで、保持容量１２は、画素電極と対向電極との間の容量と並列に接続されている。また、ＴＦＴアレイ基板１の表面には、図示せぬ配向膜が形成されている。
【００１８】
さらに、上述したように、ＴＦＴアレイ基板１は、当該ＴＦＴアレイ基板１に対向した位置に対向基板（図示せず）が形成される。対向基板は、例えば、カラーフィルタ基板であって、液晶表示装置の視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成される。なお、対向電極は、ＴＦＴアレイ基板１側に形成される場合がある。そして、ＴＦＴアレイ基板１と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴアレイ基板１と対向基板の間に液晶が注入される。さらに、ＴＦＴアレイ基板１及び対向基板において、それぞれ対向面とは反対側の面に、偏光板（図示せず）、又は位相差板（図示せず）等が形成される。また、液晶表示装置の視認側の反対側には、バックライトユニット（図示せず）等が形成される。このため、バックライトから照射される光は対向基板に形成された偏光板等を介して液晶層を通過する。
【００１９】
上述したように、画素電極と対向基板に形成された対向電極との間に表示電圧に応じた電界が生じる。このとき生じる電界によって液晶が駆動する。これにより、ＴＦＴアレイ基板１と対向基板間に形成された液晶の配向方向が変化する。また、液晶層を通過する光の偏向状態が変化する。例えば、バックライトから照射された光は、対向基板に形成された偏光板を通過することによって直線偏光となり、液晶層を通過することによりさらに偏光状態が変化する。このため、液晶層を通過する光の偏光状態に応じて、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が、液晶層を通過する光の偏光状態に応じて変化する。また、液晶の配向方向は、印加される表示電圧によって変化する。このため、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。また、画素毎に表示電圧を変更することにより、所望の画像を表示することができる。なお、保持容量１２は、画素電極と対向電極との間に並列に接続されていることにより、表示電圧の保持を行うことができる。
【００２０】
次に、このように構成されたＴＦＴアレイ基板１について、更に詳細に説明する。本実施の形態は、本発明を、例えば液晶表示装置を構成する薄膜トランジスタ装置となる液晶パネル用基板に適用することができる。図２に本実施の形態にかかるＴＦＴアレイ基板１を構成する薄膜トランジスタの断面図を示す。この薄膜トランジスタは、駆動回路用ＴＦＴ３０、画素スイッチング用ＴＦＴ４０、及び画素スイッチング用ＴＦＴ４０の保持容量部５０を有する。
【００２１】
図２に示すように、絶縁性基板２０であるガラス基板上であって、所望の領域に遮光層４１が形成されている。絶縁性基板２０及び遮光層４１上に下地膜２１が形成されている。下地膜２１は、例えばシリコン窒化膜（ＳｉＮ膜）２１ａ及びシリコン酸化膜（ＳｉＯ２膜）２１ｂが形成されている。下地膜２１上にポリシリコン等からなる半導体膜が形成されている。半導体膜は、駆動回路用ＴＦＴ３０の半導体膜３１（第２の半導体領域）及び画素スイッチング用ＴＦＴの半導体膜４２（第１の半導体領域）からなる。駆動回路用ＴＦＴ３０の半導体膜３１は、チャネル領域３１ｃを挟んでソース領域３１ａ及びドレイン領域３１ｂを有する。また、画素スイッチング用ＴＦＴの半導体膜４２は、チャネル領域４２ｃを挟んでソース領域４２ａ及びドレイン領域４２ｂを有する。画素スイッチング用ＴＦＴ４０の保持容量部５０においては、半導体膜４２は、下部電極となっている。すなわち、画素スイッチング用ＴＦＴ４０に保持容量部５０が直列に接続される。また、半導体膜３１、４２のそれぞれのソース領域及びドレイン領域には不純物が注入されていて、当該ソース領域及びドレイン領域はチャネル領域より低抵抗となっている。
【００２２】
そして、半導体膜３１、４２及び下地膜であるＳｉＯ２膜２１ｂ上に、例えば、ＳｉＯ２からなるゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、駆動回路用ＴＦＴ３０の半導体膜３１のチャネル領域３１ｃに対向する位置にゲート電極３２が形成されている。また、画素スイッチング用ＴＦＴ４０のチャネル領域４２ｃに対向する位置にゲート電極４３が形成されている。そして、保持容量部５０においては、上部電極５１が形成されている。さらに、ゲート電極３２、４３及び保持容量部５０の上部電極上に第１層間絶縁膜２５が形成されている。そして、第１層間絶縁膜２５及びゲート絶縁膜２４に、駆動回路用ＴＦＴ３０及び画素スイッチング用ＴＦＴ４０のそれぞれ、ソース領域及びドレイン領域に到達する第１コンタクトホール３３、４４が形成されている。また、第１層間絶縁膜２５上に、それぞれのソース領域と接続されるソース電極３４ａ、４５ａ及びドレイン領域と接続されるドレイン電極３４ｂ、４５ｂが形成されている。ソース電極３４ａ、４５ａは、第１コンタクトホール３３、４４を介して半導体膜３１、４２のソース領域と接続されている。また、ドレイン電極３４ｂ、４５ｂは、第１コンタクトホール３３、４４を介して半導体膜のドレイン領域と接続されている。ソース電極３４ａ、４５ａは、当該ソース電極と接続されるソース配線と一体に形成してもよい。また、ソース電極３４ａ、４５ａ及びドレイン電極３４ｂ、４５ｂ上に第２層間絶縁膜２６が形成されている。第２層間絶縁膜２６には、第２コンタクトホール４６が形成されている。そして、第２層間絶縁膜２６上に形成されている画素電極４７とドレイン電極４５ｂが第２コンタクトホール４６を介して接続されている。ここでは図示しないが、画素電極４７を介して液晶及び自発光材料等の電気光学材料に電圧が印加され、所望の画像が表示される。このように形成された本実施の形態にかかる薄膜トランジスタは、チャネル領域が多結晶半導体からなる駆動用ＴＦＴ３０、及びチャネル領域が非晶質半導体からなる画素スイッチング用ＴＦＴ４０の２種類のＴＦＴを有する。
【００２３】
次に、図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｃ）を用いて図２に示すＴＦＴの製造方法を示す。図３（ａ）乃至（ｄ）及び図４（ａ）乃至（ｃ）は、本実施の形態にかかるＴＦＴの製造方法を示す断面模式図である。ここでは、画素スイッチング用ＴＦＴ４０の保持容量部５０は図示しない。まず、図３（ａ）に示すように、石英基板又はガラス基板等の透過性を有する絶縁性基板２０上に、遮光層となる第１の導電膜を形成する。本実施の形態では、絶縁性基板２０は、例えばガラス基板とする。第１の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ｔａ、又はこれらを主成分とする合金膜、又は遮光性を有する膜であれば導電性を有していなくてもよい。すなわち、第１の導電膜は、遮光を目的とするものである。本実施の形態では、第１の導電膜は、ＤＣマグネトロンスパッタリング法を用いて、例えば、膜厚３０〜５０ｎｍのＭｏを形成するが、当該膜厚に限られない。そして、第１の導電膜上に感光性樹脂であるレジストをスピンコートによって塗布する。次に写真製版法を用いて、塗布したレジストを露光及び現像等行い、レジストをパターニングする。その後、リン酸系のエッチング液を用いたウエットエッチング法を用いて、遮光層４１を所望の形状に形成する。このとき、遮光層４１と同層に後工程で形成されるゲート電極等の位置あわせのために、重ね合わせマークを形成する。
【００２４】
次に、絶縁性基板２０及び遮光層４１上にＣＶＤ法を用いて下地膜２１を形成する。下地膜２１は、例えば、透過性絶縁膜であるＳｉＮ膜２１ａ及びＳｉＯ２膜２１ｂとすることができる。本実施の形態では、ガラス基板２０上に膜厚４０〜６０ｎｍのＳｉＮ膜２１ａを形成し、ＳｉＮ膜２１ａ上に膜厚１５０〜１９０ｎｍのＳｉＯ２膜２１ｂを形成する。すなわち、下地膜２１は、ＳｉＮ膜２１ａ及びＳｉＯ２膜２１ｂの積層構造である。また、下地膜２１の膜厚はこれに限らない。下地膜２１を積層構造にすることにより、ガラス基板２０及び第１の導電膜４１からＮａ等の可動イオンが、半導体膜３１、４２に拡散することを防止することができる。
【００２５】
そして、下地膜２１上に非晶質半導体膜２２をＣＶＤ法により形成する。本実施の形態では、非晶質半導体膜２２は、例えばシリコン膜（Ｓｉ膜）を用いる。このＳｉ膜を、例えば膜厚略３０〜１００ｎｍに形成し、好ましくは、例えば略６０〜８０ｎｍに形成する。下地膜２１及び非晶質半導体膜は、同一装置又は同一チャンバ内で連続して形成することが好ましい。これにより、大気雰囲気中に存在するボロン等の汚染物質がガラス基板上に形成される各膜の界面に付着することを防止でき、薄膜トランジスタの特性のバラつきを低減することができる。
【００２６】
なお、非晶質半導体膜２２の形成後、基板を高温中でアニールすることが好ましい。これにより、ＣＶＤ法によって形成された非晶質半導体膜２２の膜中に多量に含有された水素を低減させることができる。本実施の形態では、窒素雰囲気の低真空状態に保持したチャンバ内を、例えば略４８０℃に加熱し、非晶質半導体膜を形成した基板を、例えば略４５分間保持する。これにより、非晶質半導体膜２２を結晶化する際に、温度が上昇しても非晶質半導体膜２２中に含有された水素の急激な脱離が発生することを防止することができる。このため、非晶質半導体膜２２の表面の凹凸を低減することができる。
【００２７】
次に、非晶質半導体膜２２表面に形成された自然酸化膜を、フッ酸等を用いてエッチングし除去する。そして、図３（ｂ）に示すように、非晶質半導体膜２２に窒素等のガスを吹きつけつつ、絶縁性基板２０を挟んで非晶質半導体膜２２を形成した面と対向する面にレーザ光６０を照射する。レーザ光６０は、所定の光学系を通過することにより、線状のビーム形状に変換された後、遮光層４１をマスクにして、絶縁性基板２０及び下地膜２１を介して、非晶質半導体膜２２に照射される。本実施の形態では、レーザ光６０として、ＹＡＧレーザの第２高調波（発振波長：５３２ｎｍ）を、レーザの照射方向に対して垂直に載置された絶縁性基板２０の下側から照射する。例えば、波長５３２ｎｍのレーザ光を絶縁性基板上側から照射する場合、略半分が表面反射によって利用することができない。そこで、絶縁性基板下側からレーザ光を照射することにより、表面反射を略１０〜２０％に低減することができる。特にＹＡＧレーザを用いる場合にエネルギーの有効活用ができる。
【００２８】
これにより、図３（ｃ）に示すように、レーザ光６０が照射された非晶質半導体膜２２が結晶化され、多結晶半導体膜２３が形成される。このとき、下層に遮光層４１が形成された領域は、当該遮光層４１により、レーザ光６０が非晶質半導体膜２２に照射されない。このため、下層に遮光層４１が形成されている領域の非晶質半導体膜２２は、遮光層４１と略同一の形状の非晶質半導体膜４１ａが形成される。非晶質半導体膜４１ａが遮光層４１と略同一の形状を有することにより、表示領域の開口率を低減することができる。詳細は後述する。
【００２９】
そして、非晶質半導体膜４１ａ及び多結晶半導体膜２３（以下、エッチング前半導体膜という。）上に感光性樹脂であるレジストをスピンコートによって塗布する。次に、写真製版法を用いて、塗布したレジストを露光、及び現像等行い、レジストをパターンニングする。その後、エッチング前半導体膜をエッチングし、フォトレジストパターンを除去する。これにより、エッチング前半導体膜が所望の形状にパターニングされ、駆動回路用ＴＦＴ３０の半導体膜（第２の半導体領域）３１及び画素スイッチング用ＴＦＴ４０の半導体膜（第１の半導体領域）４２（以下、半導体膜という。）が形成される。ここで、画素スイッチング用ＴＦＴ４０の半導体膜４２のチャネル領域は非晶質半導体膜であって、駆動回路用ＴＦＴ３０の半導体膜３１のチャネル領域は多結晶半導体膜である。そして、本実施の形態では、それぞれの半導体膜３１、４２の端部がテーパ形状となるようにパターニングする。
【００３０】
ここで、バックライトから半導体膜に光が照射される場合、特に、多結晶半導体膜を用いたＴＦＴにおいて大きな光リーク電流が発生する場合がある。この光リーク電流は、バックライトから照射される光がＴＦＴのチャネル領域に到達し、オフ時にチャネル領域にキャリアが誘起されることにより発生する。これにより、保持容量において保持した表示電圧が低下する。このとき、保持した表示電圧の低下が著しい場合は、フリッカ又は焼きつき等により、液晶表示装置の表示品質を大きく低下させる場合があるが、本実施の形態では、遮光膜４１を形成しているため、半導体膜４２に入射するバックライトからの光を遮光することができる。このとき、遮光層４１を大きく形成すると、表示領域の開口率が低減する。そこで、遮光層４１を遮光に必要な最低限の範囲に形成する。このとき、非晶質半導体膜４１ａは遮光層４１と略同一形状に形成されるため、遮光層４１が最低限の範囲の大きさしかない場合においてもバックライトからの光を遮光することができる。これにより、表示領域の開口率が低減することを防止することができる。
【００３１】
次に、半導体膜３１、４２上にゲート絶縁膜２４を形成する。このゲート絶縁膜２４は、例えば、ＳｉＮ膜又はＳｉＯ２膜等を用いる。本実施の形態では、ゲート絶縁膜２４としてＳｉＯ２膜を形成し、ＣＶＤ法により略７０〜１２０ｎｍの膜厚に形成する。上述したように、本実施の形態では、半導体膜３１、４２の端部をテーパ形状とする。これにより、半導体膜３１、４２上に形成されるゲート絶縁膜２４の被覆性を向上させることができるため、ＴＦＴの初期故障を低減することができる。
【００３２】
そして、写真製版法を用いて、ゲート絶縁膜２４上に所望の形状のレジストパターンを形成する。このレジストパターンをマスクとして、保持容量部（図示せず）の下部電極となる画素スイッチング用ＴＦＴ４０の半導体膜４２に不純物元素を注入する。ここでは、注入する不純物元素は、Ｐ（リン）を用いる。半導体膜４２に不純物元素を注入することにより、低抵抗な半導体膜４２を形成することができる。そして、不純物注入後、レジストを除去する。
【００３３】
次に、ゲート絶縁膜２４上に薄膜トランジスタ用のゲート電極、当該ゲート電極に電気的に接続される走査配線、及び保持容量部の上部電極を形成するために、第２導電膜を形成する。第２の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａ、又はこれらを主成分とする合金膜であればよい。本実施の形態では、ＤＣマグネトロンスパッタ法により、Ｍｏを膜厚略２００〜３００ｎｍに形成する。
【００３４】
そして、図３（ｄ）に示すように、第２の導電膜を、写真製版法を用いて所望の形状にパターニングし、保持容量部の上部電極、駆動回路用ＴＦＴ３０のゲート電極３２、画素スイッチング用ＴＦＴ４０のゲート電極４３、及び走査配線（図示せず）を形成する。このとき、遮光層４１と同層に形成した重ね合わせマークを用いて遮光層４１と画素スイッチング用ＴＦＴ４０のゲート電極４３の位置合わせを行う。これにより、ゲート電極４３を遮光層４１の略真上に形成することができ、ＴＦＴを高精細化することができる。ここでは、リン酸系のエッチング液を用いたウエットエッチング法を用いて、それぞれゲート電極３２、４３、及び上部電極を形成する。このとき、図２に示すように、保持容量部５０が形成される。保持容量部５０は、ゲート電極３２、４３と同層に形成されている上部電極５１と、非晶質半導体４１ａ膜を有する半導体膜４２からなる下部電極と、半導体膜４２上に形成されているゲート絶縁膜２４から構成される。
【００３５】
本実施の形態では、画素スイッチング用ＴＦＴ４０をトップゲート型に形成するため、保持容量部５０を画素スイッチング用ＴＦＴ４０と直列に接続することができる。従来の薄膜トランジスタは、画素スイッチング用ＴＦＴ４０が逆スタガ型であり、基板上にゲート電極を形成することにより、当該ゲート電極によってゲート電極上に形成されるゲート絶縁膜の段差が大きくなるため、ゲート絶縁耐圧が低下していた。一方、本実施の形態にかかるトップゲート型のＴＦＴは、画素スイッチング用ＴＦＴ４０の保持容量部５０を画素スイッチング用ＴＦＴ４０のドレイン側に直列に接続することができる。このため、ゲート絶縁膜２４を保持容量部５０の絶縁膜とすることができる。本実施の形態にかかるゲート絶縁膜２４は膜厚略７０〜１２０ｎｍと薄く形成するため、保持容量部５０のゲート絶縁膜も薄く形成することができる。これにより、画素スイッチング用ＴＦＴ４０の保持容量部５０における単位面積当たりの容量を大きくすることができるため、保持容量部５０の面積を低減することができ、表示領域の開口率を向上させることができる。
【００３６】
次に、ゲート電極３２、４３をマスクとして半導体膜３１、４２に不純物元素を注入する。ゲート電極３２、４３をマスクとすることにより、半導体膜３１、４２のソース・ドレイン領域を自己整合で形成することができる。ここで、注入する不純物元素は、Ｐ又はＢを用いることができる。Ｐを注入する場合、ｎ型のＴＦＴを形成することができる。一方、Ｂを注入する場合、ｐ型のＴＦＴを形成することができる。また、ゲート電極の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行うことにより、ｎ型及びｐ型のＴＦＴを同一基板上に形成することができる。これにより、絶縁性基板上に、走査配線又は信号配線を任意に選択して駆動するＣＭＯＳ構造の駆動回路を形成できる。ここで、Ｐ又はＢ等の不純物元素の注入は、イオンドーピング法により行う。半導体膜に不純物を注入することにより、ソース領域及びドレイン領域が形成される。駆動回路用ＴＦＴ３０は、チャネル領域３１ｃを挟んでソース領域３１ａ及びドレイン領域３１ｂが形成され、画素スイッチング用ＴＦＴ４０は、チャネル領域４２ｃを挟んでソース領域４２ａ及びドレイン領域４２ｂが形成される。
【００３７】
次に、保持容量部の上部電極、ゲート電極３２、４３、及び走査配線（図示せず）上に第１の層間絶縁膜２５を形成する。本実施の形態では、第１の層間絶縁膜２５は、ＳｉＯ２膜をＣＶＤ法を用いて膜厚５００〜１０００ｎｍに形成する。そして、窒素雰囲気で略４５０℃に加熱したアニール炉に略一時間保持する。これにより、半導体膜３１、４２のソース・ドレイン領域に注入した不純物元素をさらに活性化させることができる。
【００３８】
そして、図４（ａ）に示すように、ゲート絶縁膜２４及び第１の層間絶縁膜２５を、写真製版法を用いて所望の形状にパターニングする。ここでは、半導体膜３１、４２のそれぞれソース領域及びドレイン領域に到達する第１のコンタクトホールを形成する。ここでは、駆動回路用ＴＦＴ３０には第１のコンタクトホール３３が形成され、画素スイッチング用ＴＦＴ４０には第１のコンタクトホール４４が形成される。第１のコンタクトホール３３、４４を形成することにより、ゲート絶縁膜２４及び第１の層間絶縁膜２５の一部が除去され、半導体膜３１、４２が露出する。
【００３９】
次に、ソース電極、ドレイン電極、及び信号配線を形成するために、第３の導電膜を形成する。第３の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａ、又はこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施の形態では、第３の導電膜は、Ｍｏ／Ａｌ／Ｍｏの積層構造とし、膜厚は、Ａｌ膜は略２００〜４００ｎｍ、Ｍｏ膜は略５０〜１５０ｎｍに形成する。また、ここでは、第３の導電膜は、ＤＣマグネトロンスパッタ法を用いて形成する。
【００４０】
そして、図４（ｂ）に示すように、第３の導電膜を写真製版法を用いて所望の形状にパターニングし、それぞれ第１のコンタクトホール３３、４４を介してソース電極３４ａ、４５ａ、ドレイン電極３４ｂ、４５ｂ及び信号配線（図示せず）を形成する。これにより、半導体膜３１、４２のソース領域に、それぞれ接続されるソース電極３４ａ、４５ａ、半導体膜３１、４２のドレイン領域に接続されるドレイン電極３４ｂ、４５ｂ、及び信号配線が形成される。
【００４１】
本実施の形態では、画素スイッチング用ＴＦＴ４０をトップゲート型のＴＦＴとする。従来は、画素スイッチング用ＴＦＴ４０は、ゲート電極４３が半導体膜４２の下方に形成される逆スタガ型であった。逆スタガ型のＴＦＴは、絶縁性基板２０上にゲート電極を形成することにより、当該ゲート電極上に形成されるゲート絶縁膜の段差が大きくなるため、ゲート絶縁耐圧が低下していた。一方、本実施の形態にかかるトップゲート型のＴＦＴは、画素スイッチング用ＴＦＴ４０の保持容量部５０を画素スイッチング用ＴＦＴ４０のドレイン側に直列に接続することができる（図２参照）。また、ゲート絶縁膜２４を薄く形成することができる。このため、保持容量部５０の面積を低減することができ、表示領域の開口率を向上させることができる。また、半導体膜４２上に形成される層間絶縁膜２５に、半導体膜４２のソース・ドレイン領域に接続されるコンタクトホール４４と、ゲート電極に接続されるコンタクトホール（図示せず）とを同時に形成する場合において、層間絶縁膜２５と半導体膜４２とのエッチングの選択性が低い場合、ゲート電極４１にコンタクトホール４４が到達する前にソース・ドレイン領域を接続するコンタクトホール４４が半導体膜４２を突き抜ける場合があった。このため、逆スタガ型のＴＦＴは、ソース・ドレイン領域を接続するコンタクトホール４４と、ゲート電極４３を接続するコンタクトホールは別工程で形成する必要があった。一方、本実施の形態では、画素スイッチング用ＴＦＴ４０は、ゲート電極４３が半導体膜４２より上方に形成されるトップゲート型とする。これにより、ゲート電極４３に接続されるコンタクトホールと、ソース・ドレイン領域に接続されるコンタクトホールとを同時に形成する際に、層間絶縁膜２５と半導体膜４２のエッチングの選択性が低い場合であっても、ソース・ドレイン領域に接続されるコンタクトホール４４が半導体膜４２を突き抜けることを防止することができる。
【００４２】
以上により、駆動回路用ＴＦＴ３０、画素スイッチング用ＴＦＴ４０、及び画素スイッチング用ＴＦＴ４０の保持容量部５０が形成される。また、以上のように形成されたＴＦＴをアクティブマトリクス型の表示装置に適用する場合、画素スイッチング用ＴＦＴ４０のドレイン電極４５ｂに画素電極を接続する。以下に、画素電極の形成方法について説明する。
【００４３】
まず、画素スイッチング用ＴＦＴ４０のソース電極４５ａ及びドレイン電極４５ｂ上に第２の層間絶縁膜２６を形成する。その後、第２の層間絶縁膜２６に、写真製版法を用いてドレイン電極４５ｂに到達する第２のコンタクトホール４６を形成する。本実施の形態では、第２の層間絶縁膜２６は、ＣＶＤ法を用いて膜厚略２００〜３００ｎｍのＳｉＮ膜を形成する。また、第２のコンタクトホール４６は、ＣＦ４及びＯ２の混合ガスを用いたドライエッチング法により形成する。
【００４４】
次に、図４（ｃ）に示すように、第２の層間絶縁膜２６上にＩＴＯ又はＩＺＯ等の加工性に優れた非晶質の透明性を有する導電膜を形成し、写真製版法により所望の形状にパターニングする。これにより、画素電極４７を形成する。本実施の形態では、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガス等の混合ガスを用いてＤＣマグネトロンスパッタ法により、透明性導電膜を形成する。ここで、画素電極４７は、第２のコンタクトホール４６を介してドレイン電極４５ｂと接続するようにパターニングされる。また、透明性導電膜のエッチングは、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行う。この後、不要なレジストを除去し、アニールを行う。これにより、非晶質の透明性導電膜からなる画素電極４７を結晶化させる。以上により、表示装置に用いられるＴＦＴ基板が形成される。
【００４５】
本実施の形態では、絶縁性基板２０上の所望の位置に遮光層４１を形成する。そして、遮光層４１上に下地膜２１を形成し、下地膜２１上に非晶質半導体からなる半導体膜２３を形成する。次に、絶縁性基板２０の下側からレーザ光を照射する。これにより、半導体膜２３の遮光層４１と対向する領域はレーザ光が照射されないため、同一基板２０上に非晶質半導体膜と多結晶半導体膜を形成することができる。そして、半導体膜を所望の形状にパターニングする。次に半導体膜上にゲート絶縁膜２４を形成し、ゲート絶縁膜２４上にゲート電極を形成する。本実施の形態では、チャネル領域４２ｃが非晶質半導体膜からなる画素スイッチング用ＴＦＴ４０をトップゲート型のＴＦＴに形成する。これにより、保持容量部５０を画素スイッチング用ＴＦＴ４０と直列に接続することができる。また、ゲート絶縁膜２４を薄く形成することができる。これにより、保持容量部５０の面積を低減することができるため、表示領域の開口率を向上させることができる。さらに、ゲート電極４３に接続されるコンタクトホールと、ソース・ドレイン領域に接続されるコンタクトホール４４を同時に形成する場合においても、コンタクトホール４４がソース・ドレイン領域を突き抜けることを防止することができる。
【００４６】
また、本実施の形態では、絶縁性基板２０上にパターニングした遮光層４１をマスクとして、レーザを照射することにより、基板２０上に非晶質半導体膜と多結晶半導体膜を形成する。これにより、非晶質半導体領域と遮光層４１とが略同一形状に形成される。このため、遮光層４１を遮光に必要な最低限の大きさで形成する場合にも、非晶質領域を遮光することができ、開口率の低減を防止することができる。
【００４７】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態にかかるＴＦＴアレイ基板の構成を示す平面模式図である。
【図２】本実施の形態にかかる表示装置の一部である駆動回路素用ＴＦＴ、画素スイッチング用ＴＦＴ、及び画素スイッチング用ＴＦＴの保持容量部の断面図である。
【図３】本実施の形態にかかる表示装置の一部である駆動回路用ＴＦＴ及び画素スイッチング用ＴＦＴの製造方法を示す製造工程断面図である。
【図４】本実施の形態にかかる表示装置の一部である駆動回路用ＴＦＴ及び画素スイッチング用ＴＦＴの製造方法を示す製造工程断面図である。
【符号の説明】
【００４９】
１  アレイ基板、２  表示領域、３  額縁領域、４  ゲート配線、５  ソース配線、６  画素、７  走査信号駆動回路、８  表示信号駆動回路、９、１０  外部配線、１１  ＴＦＴ、１２  保持容量、２０  ガラス基板、２１  下地膜、２２  非晶質半導体膜、２３  多結晶半導体膜、２４  ゲート絶縁膜、２５  第１の層間絶縁膜、２６  第２の層間絶縁膜、３１、４２  半導体膜、３１ａ、４２ａ  ソース領域、３１ｂ、４２ｂ  ドレイン領域、３１ｃ、４２ｃ  チャネル領域、３２、４３  ゲート電極、３３、４４  第１のコンタクトホール、３４ａ、４５ａ  ソース電極、３４ｂ、４５ｂ  ドレイン電極、４１  遮光膜、４６  第２のコンタクトホール、４７  画素電極、５０  保持容量部、５１  上部電極、６０  レーザ光
【図１】
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【図２】
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【図３】
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【図４】
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