(57)【要約】【課題】アナログ出力装置の異常時には常に異常発生前のアナログ出力信号を保持でき、また、アナログ出力装置側で検出できないアナログ信号ラインのレベルの低下を検出し、レベル低下前のアナログ出力信号を保持するアナログ出力信号保持装置を提供する。【解決手段】アナログ出力信号保持装置は、少なくとも１つのアナログ信号を出力するアナログ出力装置が正常に動作しているとき、入力される上記アナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を出力し、上記アナログ出力装置の異常が発生したとき、入力される保持指令信号に基づいて以後に出力するアナログ出力信号のレベルを発生した時点に出力されているアナログ出力信号のレベルに保持する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのアナログ信号を出力するアナログ出力装置が正常に動作しているとき、入力される上記アナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を出力し、
上記アナログ出力装置の異常が発生したとき、入力される保持指令信号に基づいて以後に出力するアナログ出力信号のレベルを異常が発生した時点に出力されているアナログ出力信号のレベルに保持することを特徴とするアナログ出力信号保持装置。
【請求項２】
上記入力されるアナログ信号のレベルが低下したとき、レベル低下を検出し以後に出力するアナログ出力信号のレベルを発生した時点に出力されているアナログ出力信号のレベルに保持することを特徴とする請求項１に記載のアナログ出力信号保持装置。
【請求項３】
上記アナログ出力信号を出力する入出力絶縁型アンプを備えることを特徴とする請求項１または２に記載のアナログ出力信号保持装置。
【請求項４】
少なくとも１つのアナログ信号を出力する複数のアナログ出力装置が正常に動作しているとき、各上記アナログ出力装置から入力されるアナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を出力し、
上記アナログ出力装置の異常が発生したとき、上記異常が発生したアナログ出力装置から入力される保持指令信号に基づいて上記異常が発生したアナログ出力装置からのアナログ信号に対応して以後に出力するアナログ出力信号のレベルを異常が発生した時点に出力されているアナログ出力信号のレベルに保持することを特徴とするアナログ出力信号保持装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、計装装置や制御装置などのアナログ信号を処理するアナログ出力信号保持装置に関するものである。
【背景技術】
【０００２】
計装装置や制御装置などアナログ信号を出力するアナログ出力装置でアナログ信号によるプロセス制御を行うとき、アナログ出力装置で異常が発生し、アナログ出力信号のレベル低下によるプラントへの悪影響を防止するため、アナログ出力装置の異常発生時、アナログ出力信号のレベルを低下させず現状の出力レベルを維持するアナログ出力信号保持装置が提案されている（例えば、特許文献１参照）。
このアナログ出力信号保持装置は、アナログ出力装置の異常発生時にアナログ出力装置から出力される異常信号を保持指令信号としてアナログ出力信号保持装置に入力し、これが入力された時点のアナログ出力信号を内部保持機構により一定に保ち出力する。
【０００３】
【特許文献１】特開２０００−２５９２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、アナログ出力信号保持装置は、アナログ出力装置の異常信号に基づいてアナログ出力装置のアナログ出力信号のレベルを保持するため、アナログ出力装置の異常信号が出力される時点でアナログ出力信号のレベルが既に異常値となっている場合がある。
また、アナログ出力装置の異常検出を外部監視回路で行っているシステムでは、異常信号が出力される時点がさらに遅れて、アナログ出力信号のレベルが０レベル付近まで低下したアナログ出力信号を保持してしまうという問題がある。
また、アナログ出力装置以外の異常、例えば、アナログ信号ラインの断線などは検出することができなく、アナログ出力信号は保持されず断線状態のまま異常値が出力されるという問題がある。
【０００５】
この発明の目的は、アナログ出力装置の異常時には常に異常発生前のアナログ出力信号を保持でき、また、アナログ出力装置側で検出できないアナログ信号ラインのレベルの低下を検出し、レベル低下前のアナログ出力信号を保持するアナログ出力信号保持装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係わるアナログ出力信号保持装置は、少なくとも１つのアナログ信号を出力するアナログ出力装置が正常に動作しているとき、入力される上記アナログ信号に対して所定の遅延時間だけ遅れているアナログ出力信号を出力し、上記アナログ出力装置の異常が発生したとき、入力される保持指令信号に基づいて以後に出力するアナログ出力信号のレベルを発生した時点に出力されているアナログ出力信号のレベルに保持する。
【発明の効果】
【０００７】
この発明に係わるアナログ出力信号保持装置は、保持対象のアナログ信号を出力するアナログ出力装置が正常のときには所定の遅延時間だけ遅延したアナログ出力信号を出力し、アナログ出力装置で異常が発生したときには異常が発生する前にアナログ出力装置から出力されたアナログ信号のレベルに保持されたアナログ出力信号を出力するので、アナログ出力装置が異常のときのアナログ信号によってプロセスを制御することが防げる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、この発明の実施の形態１に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態１に係わるアナログ出力信号保持装置は、図示しないプロセスを制御するアナログ出力装置が出力するアナログ信号のレベルを、アナログ出力装置で異常が発生したとき、保持する機能を有する。
そして、このアナログ出力信号保持装置は、アナログ出力装置が異常時に出力する保持指令信号が入力される保持指令信号用端子１、アナログ出力装置から出力されるアナログ信号がアナログ入力信号として入力されるアナログ信号入力用端子２、入力されたアナログ入力信号をデジタルデータに変換するアナログ／デジタル変換部４、変換されたデジタルデータを一旦格納し、所定の前の変換周期に格納されたデジタルデータを読み出す内部メモリ６、内部メモリ６に対してライトアドレスおよびリードアドレスを設定する時間設定回路５、アナログ出力装置が正常のとき読み出されたデジタルデータをアナログ出力信号に変換し、アナログ出力装置の異常が発生したとき異常発生前のアナログ信号のレベルにアナログ出力信号のレベルを保持するデジタル／アナログ変換部７、変換されたアナログ出力信号を出力するアナログ信号出力用端子３、アナログ出力信号のレベルが保持されていることを表示する保持表示ＬＥＤ８を備える。
【０００９】
アナログ／デジタル変換部４は、アナログ出力装置から図示しないアナログ信号線を介して伝送されたアナログ入力信号を受信するオペアンプ１１と、受信されたアナログ入力信号をデジタルデータに変換するＡ／Ｄコンバータ１２と、を備える。
【００１０】
内部メモリ６には、デジタルデータが書き込まれる１番からＮ番までの連番が付けられたエリアが確保されており、アドレスによりエリアが特定される。そして、アナログ／デジタル変換部４で変換されたデジタルデータをライトアドレスで特定されるエリアに書き込み、リードアドレスで特定されるエリアに書き込まれているデジタルデータを読み出してデジタル／アナログ変換部７に伝送する。
【００１１】
時間設定回路５は、外部から設定値が入力される時間設定部１３と、その設定値に基づいてライトアドレスとリードアドレスを設定するアドレス生成部１４と、を備える。そして、時間設定回路５は、変換周期の度にライトアドレスをインクリメントして内部メモリ６に指定する。なお、ライトアドレスのエリアがＮ番のエリアのときにはインクリメントすると１番のエリアのアドレスとなる。このようにすると、内部メモリ６には、直近に変換されたデジタルデータから過去に遡ること（Ｎ−１）回前の変換周期で変換されたデジタルデータまでのＮ回分のデジタルデータが格納されている。
【００１２】
また、時間設定回路５は、変換周期度に外部から設定された設定値に基づいてリードアドレスを算出し内部メモリ６に指定する。例えば、設定値が２の場合、ライトアドレスから２つ小さなアドレスをリードアドレスとして算出する。現時点で指定されているライトアドレスをｉ番のエリアのアドレスとすると、（ｉ−２）番のエリアのアドレスがリードアドレスとなる。
【００１３】
このようにリードアドレスをライトアドレスより若いアドレスとすると、アナログ出力信号にアナログ入力信号から所定の遅延時間の遅れを発生することができる。現在のライトアドレスがｍ番のエリアとすると、リードアドレスは（ｍ−ｉ）番のエリアとなる。この（ｍ−ｉ）番のエリアに書き込まれているデジタルデータは、アナログ入力信号に対して遅延時間Ｔｄｅｌａｙ＝ｉ×ＴＰだけ遅れている。なお、ｍは０から（Ｎ−１）の正の整数、ＴＰはアナログ／デジタル変換部４およびデジタル／アナログ変換部７における変換周期である。例えば、ｍ＝２、ＴＰ＝１０ｍｓとすれば、Ｔｄｅｌａｙ＝２０ｍｓとなり、２０ｍｓ前に入力されたアナログ入力信号をアナログ出力信号として出力することができる。
【００１４】
デジタル／アナログ変換部７は、内部メモリ６から読み出されたデジタルデータをファーストインファーストアウトする内部レジスタ１５を有し、内部レジスタ１５から出力されるデジタルデータをアナログ出力信号に変換するＤ／Ａコンバータ１６と、アナログ出力信号をアナログ信号線に送信するオペアンプ１７と、を備える。
内部レジスタ１５は、変換周期の度にデジタルデータをファーストインファーストアウトして更新するが、保持指令信号が入力されると、ファーストインファーストアウト動作を停止する。すると、内部レジスタ１５から出力されるデジタルデータは、保持指令信号が入力された時点の値が出力される。すなわち、アナログ出力信号は、保持指令信号が入力された時点に出力されていたアナログ出力信号のレベルがそのまま保持されることになる。
【００１５】
図２は、アナログ出力装置で異常が発生したときのアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。上段にアナログ入力信号、中段に保持指令信号、下段にアナログ出力信号を示す。
次に、実施の形態１に係わるアナログ出力信号保持装置の動作について図２を参照して説明する。
最初にアナログ出力装置が正常に動作しており、保持指令信号が発生されていないときを説明する。
保持の対象となるアナログ信号がアナログ信号入力用端子２から入力されている。そして、アナログ／デジタル変換部４において、変換周期度にデジタルデータに変換される。この変換されたデジタルデータは、内部メモリ６の現変換周期でのライトアドレスで特定されるエリアに書き込まれる。一方、変換周期度に現変換周期でのリードアドレスで特定されるエリアに書き込まれているデジタルデータを読み出し、デジタル／アナログ変換部７に送られる。そして、保持指令信号は発生していないので、内部レジスタ１５は変換周期の度にファーストインファーストアウト動作を行い、デジタルデータを出力する。この内部レジスタ１５から出力されたデジタルデータをアナログ出力信号に変換し制御対象のプロセスに送信する。
このように保持指令信号が発生していないときはアナログ入力信号に対して所定の遅延時間だけ遅れたアナログ出力信号がプロセスに送信されている。
【００１６】
次に、アナログ出力装置に異常が発生し、保持指令信号が発生したときについて説明する。この説明では、アナログ出力装置に異常が発生した時点から保持指令信号が発せられるまでに要する時間を１５ｍｓ、遅延時間を２０ｍｓとする。
保持指令信号が発生し、内部レジスタ１５に入力されると、内部レジスタ１５はファーストインファーストアウト動作を停止し、デジタルデータの更新を行わない。その結果、アナログ出力信号は、保持指令信号が入力された時点のアナログ出力信号のレベルとなる。
【００１７】
このようにアナログ出力装置に異常が発生し、アナログ入力信号が図２のように低下しても、アナログ出力信号のレベルは異常が発生する以前のアナログ入力信号のレベルが保持されているので、アナログ出力装置が異常のときのアナログ信号によってプロセスを制御することを防ぐことができる。
一方、従来のアナログ出力信号保持装置では、保持指令信号が入力された時点のアナログ入力信号を保持するので、アナログレベルが低下した異常値でプロセスを誤制御してしまうおそれがある。
【００１８】
このようなアナログ出力信号保持装置は、保持対象のアナログ信号を出力するアナログ出力装置が正常のときには所定の遅延時間だけ遅延したアナログ出力信号を出力し、アナログ出力装置で異常が発生したときには異常が発生する前にアナログ出力装置から出力されたアナログ信号のレベルに保持されたアナログ出力信号を出力するので、アナログ出力装置が異常のときのアナログ信号によってプロセスを制御することが防げる。
【００１９】
実施の形態２．
図３は、この発明の実施の形態２に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態２に係わるアナログ出力信号保持装置は、実施の形態１に係わるアナログ出力信号保持装置に入力信号レベル検出回路２１および保持信号生成部２２を追加することが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
この実施の形態２に係わる入力信号レベル検出回路２１は、基準電圧発生器２３と、アナログ／デジタル変換部４のオペアンプ１１の出力と基準電圧とが入力され、オペアンプ１１の出力が基準電圧以下のとき出力のレベルがＨＩＧＨに変わるコンパレータ２４と、を備える。実施の形態２では、基準電圧発生器２３は基準電圧として０Ｖを発生するが、これに限るものではない。
この実施の形態２に係わる保持信号生成部２２は、保持指令信号用端子１に入力される保持指令信号とコンパレータ２４の出力とが入力され、少なくとも一方の入力のレベルがＨＩＧＨに変わったとき出力のレベルをＨＩＧＨに変える。そして、保持信号生成部２２の出力は、デジタル／アナログ変換部７の内部レジスタ１５と保持表示ＬＥＤ８に入力される。
【００２０】
図４は、アナログ信号線が断線してアナログ入力信号のレベルが急激に０Ｖまで低下したときのアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。図４において、最上段にアナログ出力装置の出力、上中段にアナログ入力信号、中段に保持指令信号、下中段に保持信号生成部の出力、下段にアナログ出力信号がプロットされている。
次に、実施の形態２に係わるアナログ出力信号保持装置の動作について図４を参照して説明する。なお、アナログ出力装置で異常が発生し、保持指令信号がアナログ出力信号保持装置に入力されたときの動作は実施の形態１と同様であるので、説明は省略し、アナログ入力信号が、例えばアナログ信号線が断線して、０Ｖまで低下したときについて説明する。
【００２１】
アナログ出力装置の出力は、図４の最上段にプロットされているように、アナログ出力装置が正常に動作しているので、正常なレベルのアナログ信号が出力している。また、アナログ入力信号も異常発生時点までは、図４の上中段にプロットされているように、アナログ出力装置と同様なレベルのアナログ信号が入力されている。また、アナログ出力信号も、図４の下段にプロットされているように、アナログ入力信号に対して遅延時間２０ｍｓの遅れを有して出力している。
【００２２】
そして、異常発生時点で例えばアナログ信号線に断線が発生した場合を説明する。この時点からアナログ入力信号のレベルが１０ｍｓ経過すると０Ｖまで低下する。しかし、アナログ信号線の断線であり、アナログ出力装置の異常ではないので、図４の中段にプロットされているように、保持指令信号のレベルはＬＯＷのまま推移する。
【００２３】
アナログ入力信号のレベルが０Ｖまで低下すると、オペアンプ１１の出力のレベルが０Ｖに低下する。そして、コンパレータ２４では、オペアンプ１１の出力と基準電圧の０Ｖを比較しているが、オペアンプ１１の出力が０Ｖに低下すると、出力のレベルをＨＩＧＨに変化する。すると、図４の下中段にプロットされているように、保持信号生成部２２の出力のレベルはＨＩＧＨに変わり、内部レジスタ１５のファーストインファーストアウト動作を停止する。その結果、アナログ出力信号は、保持信号生成部２２の出力のレベルがＨＩＧＨに変わった時点のアナログ出力信号のレベルでレベルが保持される。アナログ出力信号はアナログ入力信号に対して遅延時間２０ｍｓ遅れているので、アナログ入力信号のレベルが０Ｖに低下した時点に出力するアナログ出力信号は、断線が発生した時点より１０ｍｓ以前に入力されたアナログ入力信号であり、正常な時点でのアナログ入力信号である。そして、この正常な時点でのアナログ入力信号のレベルでアナログ出力信号のレベルが保持されるので、アナログ出力装置の下流側に異常が発生しアナログ入力信号が低下しても正常な時点でのアナログ入力信号のレベルでアナログ出力信号のレベルが保持される。
【００２４】
このようにアナログ入力信号のレベルを基準電圧と比較し、アナログ入力信号のレベルが基準電圧以下まで低下したとき、アナログ出力信号のレベルをその時点のレベルで保持し、その時点のレベルがアナログ入力信号のレベルの低下以前のレベルであるので、アナログ出力装置の下流側で異常が発生したときでも異常値のアナログ信号でプロセスを制御することを防ぐことができる。
【００２５】
実施の形態３．
図５は、この発明の実施の形態３に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態３に係わるアナログ出力信号保持装置は、実施の形態２に係わるアナログ出力信号保持装置とデジタル／アナログ変換部７Ｃが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
また、実施の形態３に係わるデジタル／アナログ変換部７Ｃは、実施の形態２に係わるデジタル／アナログ変換部７とオペアンプ１７の代わりの入出力絶縁型アンプ２７が使用されていることが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。
【００２６】
この入出力絶縁型アンプ２７は、入力回路と出力回路とが完全に絶縁されており、外部回路やＧＮＤラインなどを介する信号の回り込みがなく、より信頼性の高いアナログ出力信号保持装置を得ることができる。
【００２７】
実施の形態４．
図６は、この発明の実施の形態４に係わるアナログ出力信号保持装置のブロック図である。
この発明の実施の形態４に係わるアナログ出力信号保持装置は、実施の形態３に係わるアナログ出力信号保持装置を４個一体化したことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記して説明は省略する。なお、一体化する個数を４個として説明するが、これに限るものではない。
アナログ入力信号およびアナログ出力信号は、それぞれ４個入力および出力されており、アナログ信号入力用端子２およびアナログ信号出力用端子３は、それぞれ４チャンネル設けられている。そして、アナログ／デジタル変換部４Ｄのオペアンプ１１およびデジタル／アナログ変換部７Ｄの入出力絶縁型アンプ２７も４チャンネル分としてそれぞれ４個備える。また、入力信号レベル検出回路２１Ｄのコンパレータ２４、保持信号生成部２２、保持表示ＬＥＤ８も４チャンネル分としてそれぞれ４個備える。
【００２８】
また、アナログ／デジタル変換部４ＤのＡ／Ｄコンバータ１２Ｄは、４個のオペアンプ１１から入力される４個のアナログ入力信号を順に取り込み、デジタルデータに変換する。このアナログ入力信号の取り込みは、アドレス生成部１４Ｄから出力されるライトアドレスの所定のビットの値を用いて行われる。例えば、４チャンネルの場合、０ビットと１ビットの値を用いてアナログ入力信号を選択する。
【００２９】
内部メモリ６Ｄには、デジタルデータが書き込まれる１番のＣＨ１からＮ番のＣＨ４までの（Ｎ×４）個のエリアが確保されており、アドレスによりエリアが特定される。そして、アナログ／デジタル変換部４Ｄで変換されたデジタルデータをライトアドレスのエリアに書き込み、リードアドレスのエリアに書き込まれているデジタルデータを読み出してデジタル／アナログ変換部７Ｄに伝送する。
【００３０】
アドレス生成部１４Ｄは、変換周期をチャンネル分サブ周期に分割する。例えば４チャンネルの場合、変換周期の１／４の周期をサブ周期とする。そして、変換周期の度にサブ周期度にライトアドレスをインクリメントして内部メモリ６Ｄに指定する。このようにすると、内部メモリ６Ｄには、変換周期度にＡ／Ｄコンバータ１２Ｄで順に選択された４つのアナログ入力信号が変換されたデジタルデータが所定のエリアに格納される。例えば、２番のＣＨ１〜ＣＨ４のエリアに格納される。そして、内部メモリ６Ｄには、１番ＣＨ１のエリアからＮ番ＣＨ４のエリアにデジタルデータが格納される。
【００３１】
また、アドレス生成部１４Ｄは、変換周期をチャンネル分サブ周期に分割する。例えば４チャンネルの場合、変換周期の１／４の周期をサブ周期とする。そして、変換周期の度にサブ周期の度に設定値に基づいてリードアドレスを算出し内部メモリ６に指定する。例えば、設定値が２の場合、ライトアドレスから８つ（＝２×４チャンネル）小さなアドレスをリードアドレスとして算出する。現時点で指定されているライトアドレスをｉとすると、（ｉ−８）のアドレスがリードアドレスとなる。
【００３２】
Ｄ／Ａコンバータ１６Ｄは、チャンネル分、この場合４チャンネル分の内部レジスタ１５を備えており、アドレス生成部１４Ｄから出力されるリードアドレスの所定のビットの値を用いてチャンネルに対応する内部レジスタ１５を選択する。
【００３３】
アナログ出力信号の保持について、アナログ出力装置の異常の場合、４チャンネル全てが保持される。また、アナログ出力装置が正常でアナログ入力信号が０Ｖまで低下する場合、チャンネル毎に保持される。それは、アナログ出力装置の異常の場合、全てのアナログ信号に影響が出るためである。また、アナログ出力装置が正常でアナログ入力信号が０Ｖまで低下する場合、例えばアナログ信号線の断線によりアナログ入力信号が０Ｖまで低下する場合、断線はチャンネル毎に発生する場合が多いと思われるからである。
なお、アナログ出力装置の異常の場合でも、チャンネル毎に保持するようにしてもよい。
【００３４】
このように複数のアナログ信号に対応できるように構成されているので、経済性に優れたアナログ出力信号保持装置を得ることができる。
【図面の簡単な説明】
【００３５】
【図１】この発明の実施の形態１に係わるアナログ出力信号保持装置のブロック図である。
【図２】アナログ出力装置で異常が発生したときのアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。
【図３】この発明の実施の形態２に係わるアナログ出力信号保持装置のブロック図である。
【図４】アナログ信号線が断線してアナログ入力信号のレベルが急激に０Ｖまで低下したときの実施の形態２に係わるアナログ出力信号保持装置に関連する信号の変化の様子を示すグラフである。
【図５】この発明の実施の形態３に係わるアナログ出力信号保持装置のブロック図である。
【図６】この発明の実施の形態４に係わるアナログ出力信号保持装置のブロック図である。
【符号の説明】
【００３６】
１  保持指令信号用端子、２  アナログ信号入力用端子、３  アナログ信号出力用端子、４、４Ｄ  アナログ／デジタル変換部、５  時間設定回路、６、６Ｄ  内部メモリ、７、７Ｃ、７Ｄ  デジタル／アナログ変換部、８  保持表示ＬＥＤ、１１  オペアンプ、１２、１２Ｄ  Ａ／Ｄコンバータ、１３  時間設定部、１４、１４Ｄ  アドレス生成部、１５  内部レジスタ、１６、１６Ｄ  Ｄ／Ａコンバータ、１７  オペアンプ、２１、２１Ｄ  入力信号レベル検出回路、２２  保持信号生成部、２３  基準電圧発生器、２４  コンパレータ、２７  入出力絶縁型アンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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