(57)【要約】【課題】運用中においてもソフトウェアの負荷に影響を与えずタイマの正常性を確保する。【解決手段】タイマ制御装置１０は、ＣＰＵ１１から指定されたタイマカウント値をメモリ１３に格納し、該タイマカウント値を一定周期で減少または増加させ、該タイマカウント値が所定値になった場合にタイムアウトをＣＰＵ１１へ通知する。タイマ制御装置１０は、タイマカウント値のメモリ１３への格納時に、メモリ１３におけるタイマカウント値の格納領域の正常性をチェックするデータチェック部２０を備える。データチェック部２０は、格納領域に全て１を書き込んで読み出して全て１であるかチェックし、格納領域に全て０を書き込んで読み出して全て０であるかチェックして、格納領域の正常性をチェックする。【選択図】図１
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【特許請求の範囲】
【請求項１】
プロセッサから指定されたタイマカウント値をメモリに格納し、該タイマカウント値を一定周期で減少または増加させ、該タイマカウント値が所定値になった場合にタイムアウトをプロセッサへ通知するタイマ制御装置であって、
前記タイマカウント値のメモリへの格納時に、前記メモリにおけるタイマカウント値の格納領域の正常性をチェックするデータチェック部を備えることを特徴とするタイマ制御装置。
【請求項２】
前記データチェック部は、前記格納領域に所定の論理値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックし、前記格納領域に前記所定の論理値の反転した値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックして、前記格納領域の正常性をチェックすることを特徴とする請求項１記載のタイマ制御装置。
【請求項３】
前記格納領域が正常である場合には、前記プロセッサから指定されたタイマカウント値を前記格納領域に格納することを特徴とする請求項１または２記載のタイマ制御装置。
【請求項４】
前記プロセッサから読み取り可能となるような記憶部を備え、前記格納領域が正常でない場合に、正常でない前記格納領域の位置情報を前記記憶部に記憶することを特徴とする請求項１または２記載のタイマ制御装置。
【請求項５】
前記記憶部は、不揮発メモリで構成されることを特徴とする請求項４記載のタイマ制御装置。
【請求項６】
前記格納領域が正常でない場合には、前記プロセッサから指定された前記タイマカウント値を前記格納領域とは異なる正常な領域に格納することを特徴とする請求項１または２記載のタイマ制御装置。
【請求項７】
プロセッサから指定されたタイマカウント値をメモリに格納し、該タイマカウント値を一定周期で減少または増加させ、該タイマカウント値が所定値になった場合にタイムアウトをプロセッサへ通知するタイマ制御装置がメモリにおける障害を検出する方法であって、
前記タイマカウント値のメモリへの格納時に、前記メモリにおけるタイマカウント値の格納領域の正常性をチェックすることを特徴とするタイマ制御装置における障害検出方法。
【請求項８】
前記格納領域に所定の論理値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックし、前記格納領域に前記所定の論理値の反転した値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックして、前記格納領域の正常性をチェックすることを特徴とする請求項７記載のタイマ制御装置における障害検出方法。
【請求項９】
前記格納領域が正常である場合には、前記プロセッサから指定されたタイマカウント値を前記格納領域に格納し、
前記格納領域が正常でない場合には、前記プロセッサから読み取り可能となるように正常でない前記格納領域の位置情報を記録することを特徴とする請求項７または８記載のタイマ制御装置における障害検出方法。
【請求項１０】
前記格納領域が正常でない場合には、前記プロセッサから指定された前記タイマカウント値を前記格納領域とは異なる正常な領域に格納することを特徴とする請求項７または８記載のタイマ制御装置における障害検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイマ制御装置およびその障害検出方法に係り、特に、ハードウェアタイマとして機能する装置における障害検出技術に係る。
【背景技術】
【０００２】
計時機能を有するタイマは、電子機器において広く使用されている。タイマには、大きく分けてＣＰＵがプログラムを実行してタイマ機能を実現するソフトウェアによるタイマと、専用のハードウェアによるタイマ（ハードウェアタイマ）とがある。ハードウェアタイマは、一度ＣＰＵ等によって設定がなされれば、後は自立的に計時を行い、タイムアウトをＣＰＵに対して知られるような機能を有するものが多い。
【０００３】
例えば、ハードウェアタイマは、ＣＰＵによるタイマアクセスが要求された場合、アクセスがリードアクセスであった場合に、ＣＰＵによって指定されたタイマのデータ（タイマカウント値）を読み出し、読み出したデータをＣＰＵへ転送する。また、ＣＰＵアクセスがライトアクセスであった場合には、ＣＰＵから指定されたタイマカウント値をタイマへ書き込むようにする。このようなハードウェアタイマは、メモリを接続して、ＣＰＵから指定されたタイマカウント値をメモリに格納し、タイマカウント値を一定周期で減少または増加させ、タイマカウント値が所定値になった場合にタイムアウトをＣＰＵへ通知する。
【０００４】
ところで長時間動作し、良好な環境で使用されるとは限らないシステム等にあっては、ハードウェアのチェックが一般的になされる。例えばハードウェアタイマにおけるメモリでは、システムの起動時などの初期処理段階においてチェックが行われ、信頼性が確保されることが一般的である。
【０００５】
なお、関連する技術として、適正な頻度で、処理装置の負荷を軽減し、メモリアクセスのレスポンスを向上できるメモリ障害検出方法および装置が特許文献１に開示されている。この技術によれば、メモリアクセス時ではなく、処理装置の負荷が小さい時に、メモリアクセスとは非同期にメモリ障害検出を行うので、メモリアクセス時のレスポンスを向上させることができる。
【０００６】
また、メモリのチェックにおいて、書き込んだデータと読み出したデータとを比較し、一致しない場合に、ＣＰＵに通知するメモリのチェック方法は、いろいろ知られている（例えば、特許文献２、３等参照）。
【０００７】
【特許文献１】特開２０００−２８５０３３号公報
【特許文献２】特開平５−２８０５５号公報
【特許文献３】特開平６−１２３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、初期処理段階におけるメモリエリアのチェックでは、異常が検出されない場合であっても、経時変化によるメモリ不良が生じることがある。すなわち、電源投入後、長時間に亘って運用されるシステムでは、このような運用中のメモリ故障に起因した動作異常に対して即時に対応することが難しいことが多い。例えば、特定メモリエリアの特定ビットに１が書き込めない故障モードであれば、減算するまでも無く０であるため、設定時間経過前にタイムアウトとなってしまう。逆に特定メモリエリアの特定ビットに０が書き込めない故障モードであれば、減算処理において０とすることが出来ずに、タイマカウント値の減算処理が無限ループに陥り、永久にタイムアウトしない状態になる。このような場合、他機能に障害が現れるまでタイマの誤動作が顕在化せず、異常検出が遅れることになる。
【０００９】
したがって、本発明の目的は、運用中においてもソフトウェア処理に過大な負荷を与えずタイマの正常性を確保するタイマ制御装置およびその障害検出方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクトに係るタイマ制御装置は、プロセッサから指定されたタイマカウント値をメモリに格納し、該タイマカウント値を一定周期で減少または増加させ、該タイマカウント値が所定値になった場合にタイムアウトをプロセッサへ通知するタイマ制御装置であって、タイマカウント値のメモリへの格納時に、メモリにおけるタイマカウント値の格納領域の正常性をチェックするデータチェック部を備える。
【００１１】
本発明のタイマ制御装置において、データチェック部は、格納領域に所定の論理値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックし、格納領域に所定の論理値の反転した値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックして、格納領域の正常性をチェックするようにしてもよい。
【００１２】
本発明のタイマ制御装置において、格納領域が正常である場合には、プロセッサから指定されたタイマカウント値を格納領域に格納するようにしてもよい。
【００１３】
本発明のタイマ制御装置において、プロセッサから読み取り可能となるような記憶部を備え、格納領域が正常でない場合に、正常でない格納領域の位置情報を記憶部に記憶するようにしてもよい。
【００１４】
本発明のタイマ制御装置において、記憶部は、不揮発メモリで構成されてもよい。
【００１５】
本発明のタイマ制御装置において、格納領域が正常でない場合には、プロセッサから指定されたタイマカウント値を格納領域とは異なる正常な領域に格納するようにしてもよい。
【００１６】
本発明の１つのアスペクトに係るタイマ制御装置における障害検出方法は、プロセッサから指定されたタイマカウント値をメモリに格納し、該タイマカウント値を一定周期で減少または増加させ、該タイマカウント値が所定値になった場合にタイムアウトをプロセッサへ通知するタイマ制御装置がメモリにおける障害を検出する方法であって、タイマカウント値のメモリへの格納時に、メモリにおけるタイマカウント値の格納領域の正常性をチェックする。
【００１７】
本発明の障害検出方法において、格納領域に所定の論理値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックし、格納領域に所定の論理値の反転した値を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックして、格納領域の正常性をチェックするようにしてもよい。
【００１８】
本発明の障害検出方法において、格納領域が正常である場合には、プロセッサから指定されたタイマカウント値を格納領域に格納し、格納領域が正常でない場合には、プロセッサから読み取り可能となるように正常でない格納領域の位置情報を記録するようにしてもよい。
【００１９】
本発明の障害検出方法において、格納領域が正常でない場合には、プロセッサから指定されたタイマカウント値を格納領域とは異なる正常な領域に格納するようにしてもよい。
【発明の効果】
【００２０】
本発明によれば、タイマカウント値のメモリへの格納時に、メモリにおけるタイマカウント値の格納領域の正常性をチェックする。したがって、運用中においてもソフトウェア処理に負荷をほとんど与えることなく正常なタイマ機能を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態に係るタイマ制御装置（図１の１０）は、ＣＰＵ（図１の１１）から指定されたタイマカウント値をメモリ（図１の１３）に格納し、このタイマカウント値を一定周期で減少または増加させ、このタイマカウント値が所定値になった場合にタイムアウトをＣＰＵへ通知する。タイマ制御装置は、タイマカウント値のメモリへの格納時に、メモリにおけるタイマカウント値の格納領域の正常性をチェックするデータチェック部（図１の２０）を備える。データチェック部は、格納領域に所定の論理値（例えば全て１）を書き込んで読み出して書き込んだ値と読み出した値との一致をチェックし、格納領域に所定の論理値の反転した値（例えば全て０）を書き込んで読み出し書き込んだ値と読み出した値との一致をチェックして、格納領域の正常性をチェックする。正常な書き込みと読み出しとが確認できた場合にタイマカウント値を設定する。また、異常を検出した場合にはこのタイマへのタイマカウント値の設定を中止し、異常である旨をＣＰＵへ通知する。そして、異常が検出された格納領域とは異なる正常な領域にタイマカウント値を格納してタイマ機能を実現する。
【００２２】
このようなタイマ制御装置によれば、運用中においても常に正常なタイマを提供し、外部メモリの故障に起因した誤動作を防止することができる。その理由は、ＣＰＵによりタイマカウント値の設定を行う都度、タイマが使用するメモリエリアの正常性をチェックし、正常なタイマのみを使用するためである。したがって、経年変化によるメモリ不良など、運用中のメモリ故障に起因した動作異常、例えば、設定時間経過前のタイムアウト又はタイマカウント値の減算処理が無限ループに陥り、永久にタイムアウトしないなどの誤動作を防止することができる。
【００２３】
また、ソフトウェアの処理に依存せず、ハードウェアによって書き込み、読み出し、データの比較を行うことで障害検出が実行される。したがって、ソフトウェアの負荷に影響を与えず、タイマ用メモリの正常性を確保することができる。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係るタイマ制御装置の構成を示すブロック図である。図１において、タイマ制御装置１０は、アドレス制御部１４、アクセス制御部１５、データ制御部１６、タイムアウトバッファ１７、割り込み生成部１８を備える。また、データ制御部１６は、データチェック部２０を備える。
【００２５】
アドレス制御部１４は、ＣＰＵバス３１を介して入力されるＣＰＵ１１のアドレスバス信号からアクセス先のタイマを指定するために、メモリ１３における該当の領域（エリア）に対応するアドレス信号を生成する。また、減算処理におけるタイマに対応するアドレス信号を生成する。そして、生成したアドレス信号をメモリ１３へのアドレスバス３２に出力する。
【００２６】
アクセス制御部１５は、ＣＰＵバス３１を介して入力されるＣＰＵ１１の転送属性信号からＣＰＵアクセスを監視し、ＣＰＵアクセス及び減算動作に伴うメモリ１３へのアクセスのための制御信号（／ＣＳ、／ＷＥ、／ＯＥ）を生成して信号線３３に出力すると共に、アドレス制御部１４及びデータ制御部１６に対してアクセス条件を通知する。
【００２７】
データ制御部１６は、ＣＰＵ１１からのリード／ライトに応じて、ＣＰＵバス３１を介したデータの中継、タイマカウント値の減算処理、タイムアウト時のタイムアウトバッファ１７への通知、ＣＰＵ１１によるライトアクセス実行時のメモリエリアチェック用データの生成を行う。これらの処理に伴ってメモリ１３とのデータの送受をデータバス３４を介して行う。また、データ制御部１６に含まれるデータチェック部２０は、メモリエリアの正常性チェックにおいて、書き込みデータと読み出しデータとを比較し、不一致時に異常通知信号を信号線３５を介してＣＰＵ１１に通知する。
【００２８】
タイムアウトバッファ１７は、タイムアウトしたタイマ番号を格納する。割り込み生成部１８は、タイムアウトが発生したことを示す割り込み信号を生成し、ＣＰＵ１１に対し信号線３６を介して通知する。割り込みを通知されたＣＰＵ１１は、ＣＰＵバス３１を介してタイムアウトバッファ１７に格納されているタイマ番号を読み取って所定のタイマがタイムアウトしたことを判別する。
【００２９】
以上のような構成のタイマ制御装置１０は、図示されない動作クロック信号に同期して動作する。そして、タイマ起動時にＣＰＵ１１によって設定されたタイマカウント値をメモリ１３に格納し、一定周期で格納されたタイマカウント値の減算を行い、タイムアウトを判定してタイムアウト時にタイムアウト割り込みとしてＣＰＵ１１に通知を行う。また、タイマ制御装置１０は、タイマカウント値のメモリ１３格納時にタイマカウント値の格納エリアの正常性のチェックを行う。
【００３０】
次に、タイマ制御装置１０の動作の詳細について説明する。図２は、タイマ制御装置１０の動作を表すフローチャートである。なお、ここではハードウェアタイマの総数をｎ、タイマカウント値（データ）の初期値（未使用）は０、タイマカウント値＝１をタイムアウトとする。
【００３１】
ステップＳ１０において、電源投入等によるタイマ制御装置１０の起動時に、初期処理としてメモリ１３の初期化（データ＝０の書き込み）を行う。
【００３２】
ステップＳ１１において、ＣＰＵ１１によるタイマアクセス（ＣＰＵアクセス）が要求されたか否かを判断し、ＣＰＵアクセスがあった場合、ステップＳ１２に進み、ＣＰＵアクセスがない場合、ステップＳ１８に進む。
【００３３】
ステップＳ１２において、ＣＰＵバス３１を介して入力されるＣＰＵアクセスがリードアクセスであった場合、ステップＳ１５において、ＣＰＵ１１により指定されたタイマ（アドレス）のデータを読み出し、読み出したデータをＣＰＵバス３１へ転送し、ステップＳ１８に進む。
【００３４】
また、ステップＳ１２において、ＣＰＵアクセスがライトアクセスであった場合、ステップＳ１３において、データ制御部１６によって全ビットを１としたデータを生成し、ＣＰＵ１１によって指定されたタイマ（対応するメモリエリア）に書き込む。続いて同じタイマからデータを読出し、データチェック部２０によって全ビットが１であるか比較を行う。
【００３５】
ステップＳ１３における比較の結果、不一致の場合は、ステップＳ１７において、このタイマへのタイマカウント値の設定を中止し、異常通知信号によってＣＰＵ１１へ該当のタイマに異常があることを通知する。
【００３６】
また、ステップＳ１３における比較の結果、全ビットが１となったことを確認した場合は、ステップＳ１４に進む。
【００３７】
ステップＳ１４において、データ制御部１６によって全ビットを０としたデータを生成し、同じタイマに書き込む。そして同じタイマからデータを読出し、データチェック部２０によって全ビットが０であるか比較を行う。
【００３８】
ステップＳ１４における比較の結果、不一致の場合は、ステップＳ１７において、このタイマへのタイマカウント値の設定を中止し、ＣＰＵ１１へ該当のタイマに異常があることを通知する。タイマの異常を通知されたＣＰＵ１１は、該当のタイマを以降使用禁止にマークし、他のタイマを使用することで処理を継続する。或いは、ハードウェア異常として処理を停止するなど、以降の処理はＣＰＵ１１側のソフトウェアに依存する。
【００３９】
また、ステップＳ１４における比較の結果、全ビットが０となったことを確認した場合は、ステップＳ１６において、ＣＰＵ１１から指定されたタイマカウント値を該当のタイマへ書き込む。
【００４０】
次に、ＣＰＵ１１によるタイマアクセスの要求が無い場合の動作について説明する。ステップＳ１８において、アドレス制御部１４によって生成されたアドレス、アクセス制御部１５によって生成された制御信号に従い、一定の周期で所望のタイマのタイマカウント値（データ）を読み出す。
【００４１】
ステップＳ１９において、データ制御部１６は、読み出したデータのチェックを行う。読み出したデータが０以外の場合は、ステップＳ２０において、更に読み出したデータが１であるかチェックを行う。
【００４２】
ステップＳ２０において、読み出したデータが１以外の場合は、ステップＳ２３において、読み出したデータから１を減算し、ステップＳ２４において、同じアドレスに書き戻し、ステップＳ２５に進む。
【００４３】
また、ステップＳ２０において、読み出したデータが１の場合は、ステップＳ２１において、タイムアウト発生のため、タイムアウトバッファ１７へタイムアウトが発生したタイマ番号を書き込む。そして、ステップＳ２２において、割り込み生成部１８は、ＣＰＵ１１へ対してタイムアウト割り込みを発生して通知する。割り込みを通知されたＣＰＵ１１は、必要に応じて当該タイマへのデータの設定あるいは未使用とする設定などを行う。
【００４４】
一方、ステップＳ１９において、読み出したデータが０の場合は、未使用のタイマであるため、減算処理及びデータの書き戻しを行わない。
【００４５】
ステップＳ２５において、アドレス制御部１４は、次にタイマにアクセスするためにアドレスを１加算し、ステップＳ２６において、加算結果がタイマアドレスの範囲内（アドレス＜ｎ）であるかチェックする。タイマアドレスの範囲内であればステップＳ１１に進み、次のアドレス（タイマ）に対する処理を継続する。タイマアドレスが範囲外となった場合は、ステップＳ２７において、アドレスを初期化（０に設定）してステップＳ１１に進み、最初のタイマの処理を継続する。
【００４６】
次に、タイマ制御装置１０におけるメモリアクセスについて説明する。図３は、本発明の第１の実施例に係るタイマ制御装置のメモリアクセスにおけるタイミングチャートである。ここでは、或る１つのタイマ（タイマアドレス０に対応）へのアクセスにおけるタイミングチャートを示し、メモリが選択された場合（メモリ／ＣＳがローレベル）、動作クロックのタイミング０〜１７（以下ｔ０〜ｔ１７と略す）に対応させて説明する。
【００４７】
ｔ０〜ｔ１において、メモリ／ＯＥがローレベルとされ、メモリからデータがリードされる（図２のステップＳ１８に対応）。
【００４８】
ｔ２〜ｔ４において、メモリに対しライトデータが与えられ、ｔ３において、メモリ／ＷＥがローレベルとされ、メモリにデータがライトされる（図２のステップＳ２４に対応）。なお、先のリードデータが０の場合には、ライトは実行されない（図２のステップＳ１９のＹｅｓに対応）。
【００４９】
ｔ５〜ｔ７において、メモリに対し、全ビットが１であるライトデータが与えられ、ｔ６において、メモリ／ＷＥがローレベルとされ、メモリにデータがライトされる（図２のステップＳ１３に対応）。
【００５０】
ｔ８〜ｔ９において、メモリ／ＯＥがローレベルとされ、メモリからデータがリードされる（図２のステップＳ１３に対応）。
【００５１】
ｔ１０〜ｔ１２において、メモリに対し、全ビットが０であるライトデータが与えられ、ｔ１１において、メモリ／ＷＥがローレベルとされ、メモリにデータがライトされる（図２のステップＳ１４に対応）。
【００５２】
ｔ１３〜ｔ１４において、メモリ／ＯＥがローレベルとされ、メモリからデータがリードされる（図２のステップＳ１４に対応）。
【００５３】
ｔ１５〜ｔ１７において、メモリに対し、ＣＰＵ１１から指定されたタイマカウント値に相当するライトデータが与えられ、ｔ１６において、メモリ／ＷＥがローレベルとされ、メモリにデータがライトされる（図２のステップＳ１６に対応）。
【００５４】
なお、以上のｔ５〜ｔ１７におけるリードライトは、ＣＰＵによって指定されたアドレスに対して実行され、ＣＰＵアクセスのない場合には、実行されない（図２のステップＳ１１のＮｏに対応）。
【００５５】
また、ｔ０〜ｔ１７におけるリードライトは、タイマアドレスを０、１、・・ｎ−１の順に変化させて、メモリアクセスを繰り返す（図２のステップＳ２６、Ｓ２７に対応）。
【００５６】
以上のように動作するタイマ制御装置は、ＣＰＵ１１によってタイマカウント値の設定を行う都度、タイマが使用するメモリエリアの正常性をチェックし、異常が検出された場合にＣＰＵ１１に通知する。したがって、運用中のメモリ故障に起因した動作異常を防止することができる。
【実施例２】
【００５７】
図４は、本発明の第２の実施例に係るタイマ制御装置の構成を示すブロック図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４のタイマ制御装置１０ａは、図１に対しＮＧタイマ記憶部２１をさらに備える。ＣＰＵアクセスがライトアクセスであった場合のデータチェック部２０によるメモリエリアのチェックにおいて、書き込みデータと読み出しデータとの不一致によってタイマの異常が検出された場合、ＣＰＵ１１へ通知すると共に、異常が検出されたタイマ番号をＮＧタイマ記憶部２１に格納する。そして、ＣＰＵ１１からの、タイマ番号の読み出しに応答して、ＣＰＵバス３１を介して、格納している異常が検出されたタイマ番号を出力する。
【００５８】
本実施例のタイマ制御装置１０ａは、或るタイマが使用禁止となっても、他タイマを使用することで処理が継続可能となる場合に好適である。すなわち、或るタイマが使用するメモリエリアに異常が検出され、他のメモリエリアを用いてタイマを実現する場合に、ＣＰＵ１１は、使用禁止タイマを管理するためにＮＧタイマ記憶部２１を用いる。このような場合、対応するタイマ総数に対して、必要タイマ数が少ない場合にあっては、代替となるタイマを用いることが可能である。異常が検出されたタイマ番号をＮＧタイマ記憶部２１に記憶させ、ＣＰＵ１１は、ＮＧタイマ記憶部２１を参照することで、代替のタイマを設定するようにしてもよい。この場合、ＣＰＵ１１は、ＮＧタイマ記憶部２１を参照すればよいので、ソフトウェアの負荷を低減することができる。
【００５９】
また、ＮＧタイマ記憶部２１をフラッシュメモリなど不揮発メモリで構成することで、タイマ制御装置が一端電源断となった場合であっても、後に、ハードウェアタイマの異常に起因した障害調査が必要となった場合に、所望の情報をＮＧタイマ記憶部２１から読み出すことができ、メンテナンス等に有効となる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施例に係るタイマ制御装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るタイマ制御装置の動作を表すフローチャートである。
【図３】本発明の第１の実施例に係るタイマ制御装置のメモリアクセスにおけるタイミングチャートである。
【図４】本発明の第２の実施例に係るタイマ制御装置の構成を示すブロック図である。
【符号の説明】
【００６１】
１０、１０ａ  タイマ制御装置
１１  ＣＰＵ
１３  メモリ
１４  アドレス制御部
１５  アクセス制御部
１６  データ制御部
１７  タイムアウトバッファ
１８  割り込み生成部
２０  データチェック部
２１  ＮＧタイマ記憶部
３１  ＣＰＵバス
３２  アドレスバス
３３、３５、３６  信号線
３４  データバス
【図１】
2008146307.tif 000003
【図２】
2008146307.tif 000004
【図３】
2008146307.tif 000005
【図４】
2008146307.tif 000006