(57)【要約】【課題】パッケージ組立後のトリミング、冗長情報の書き換えを可能にする。【解決手段】EPROM等の半導体不揮発性メモリは、メモリアレイ部２と、複数のメモリ領域３Ａ，３Ｂと、シーケンス回路５と、書き込み読み出し部４Ｂ，７，１６，１７，１８と、ラッチ回路８Ａ，８Ｂと、選択駆動部９，１０，１１，１４，１５とを備えている。電源投入時には、シーケンス回路５により、外部からの制御信号によらず自動的に制御信号、メモリセルアドレス、及びラッチ回路８Ａ，８Ｂに与えるラッチ選択信号を発生して、メモリ領域３Ａ，３Ｂ内のメモリセル２ａに予め格納されたトリミング、冗長情報を読み出す動作を行う。読み出された情報は、ラッチ回路８Ａ，８Ｂにラッチされ、この情報により、メモリアレイ部２に対するトリミング、冗長処理が行われる。【選択図】図１
2008047209.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の不揮発性メモリセルが配設されたメモリアレイ部と、
前記メモリアレイ部内に配設され、同一の所定情報が格納された複数の第２の不揮発性メモリセルをそれぞれ有する複数のメモリ領域と、
電源投入時に、メモリアドレス、ラッチ選択信号、及び制御信号を所定のタイミングで発生するシーケンス回路と、
前記メモリアドレス及び前記制御信号に基づき、前記メモリアレイ部及び前記メモリ領域に対して情報の書き込み及び読み出しを行う書き込み読み出し部と、
前記書き込み読み出し部により読み出された前記所定情報を、前記ラッチ選択信号に基づいてラッチするラッチ回路と、
前記メモリアドレス及び前記ラッチ回路にラッチされた前記所定情報に基づき、前記第１及び第２の不揮発性メモリセルを選択し、所定電圧を印加して駆動する選択駆動部と、
を備えたことを特徴とする半導体不揮発性メモリ。
【請求項２】
前記メモリ領域は、前記選択駆動部により制御される選択トランジスタにより、前記メモリアレイ部と分離され、独立して消去動作及び書き込み動作が可能な構成になっていることを特徴とする請求項１記載の半導体不揮発性メモリ。
【請求項３】
前記複数のメモリ領域は、前記メモリ領域に設けられた前記第２の不揮発性メモリセルに直接接続されるメモリセル選択用ワード線又は情報伝達用ビット線が、非隣接又は非共用構成になっていることを特徴とする請求項１又は２記載の半導体不揮発性メモリ。
【請求項４】
前記選択駆動部は、前記ラッチ回路でラッチされた前記所定情報に基づき、電源電圧による電源投入時の読み出し動作において、前記電源電圧又は前記電源電圧の分圧を基準にして前記第１及び第２の不揮発性メモリセルに印加する電圧を発生する内蔵電源回路を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体不揮発性メモリ。
【請求項５】
前記第１及び第２の不揮発性メモリセルは、複数ビットの情報をそれぞれ格納可能な構成であり、
前記第２の不揮発性メモリセルは、前記複数ビットのうちの１ビットの情報を格納して使用することを特徴とする請求項１〜４のいずれか１項に記載の半導体不揮発性メモリ。
【請求項６】
前記第２の不揮発性メモリセルは、前記複数ビットの記憶ノードを有し、前記複数ビットの前記記憶ノードを全て書き込み状態、又は全て消去状態にして使用することを特徴とする請求項５記載の半導体不揮発性メモリ。
【請求項７】
前記複数の第２の不揮発性メモリセルは、前記所定情報として０、１両方の論理情報値をそれぞれ格納しており、
前記シーケンス回路は、判定手段を有し、
前記判定手段は、前記電源投入時の読み出し動作において、前記書き込み読み出し部を介して、前記複数の第２の不揮発性メモリセルの読み出しを繰り返し、これらの読み出し論理値が全て前記論理情報値と一致するか否かの判定を行い、判定結果が全て一致の時には前記所定情報を前記書き込み読み出し部により読み出させることを特徴とする請求項１〜６のいずれか１項に記載の半導体不揮発性メモリ。
【請求項８】
前記シーケンス回路は、判定手段を有し、
前記判定手段は、
前記電源投入時の読み出し動作において、前記複数の第２の不揮発性メモリセルにそれぞれ格納された前記所定情報を、前記書き込み読み出し部を介して読み出すと共にこれらの読み出した所定情報を演算し、全て読み出した後、予め前記所定情報を前記第２の不揮発性メモリセルに書き込む際に前記演算をして書き込んでおいた前記情報を、前記書き込み読み出し部を介して読み出して比較判定し、両者の判定結果が一致するまで、前記第２の不揮発性メモリセルを前記書き込み読み出し部を介して読み出すことを特徴とする請求項１〜７のいずれか１項に記載の半導体不揮発性メモリ。
【請求項９】
前記シーケンス回路は、出力停止手段を有し、
前記出力停止手段は、前記電源投入時の読み出し動作において、前記書き込み読み出し部を介して、前記複数の第２の不揮発性メモリセルから読み出した前記所定情報の読み出し論理値に対し、チップ出力端子への出力を停止することを特徴とする請求項１〜８のいずれか１項に記載の半導体不揮発性メモリ。
【請求項１０】
前記書き込み読み出し部は、複数の情報格納領域と、複数の領域指定ビットの読み出し論理値を合成して、前記第２の不揮発性メモリセルに格納された前記所定情報を構成し、前記ラッチ回路にラッチさせることを特徴とする請求項１〜９のいずれか１項に記載の半導体不揮発性メモリ。
【請求項１１】
前記ラッチ回路は、前記選択駆動部に隣接して配置することを特徴とする請求項１〜１０のいずれか１項に記載の半導体不揮発性メモリ。
【請求項１２】
前記判定手段による判定結果が一致するまで、トリミング論理値を変化させることを特徴とする請求項７又は８記載の半導体不揮発性メモリ。
【請求項１３】
前記判定手段による判定結果が一致するまで、前記複数のメモリ領域を順に読み出させることを特徴とする請求項７又は８記載の半導体不揮発性メモリ。
【請求項１４】
前記シーケンス回路は、前記電源投入時の読み出し動作において、仕様として規定されたアクセス時間より長い読み出しアクセス時間を有することを特徴とする請求項１〜１３のいずれか１項に記載の半導体不揮発性メモリ。
【請求項１５】
前記所定情報が格納された前記第２の不揮発性メモリセルの論理値によらず、チップ外部端子から前記ラッチ回路にラッチさせる前記所定情報を入力することを特徴とする請求項１〜１４のいずれか１項に記載の半導体不揮発性メモリ。
【請求項１６】
前記内蔵電源回路は、トリミング対象電圧又はトリミング対象参照電流の情報を出力する機能を有し、
所定仕様の外部端子を使用して、前記トリミング対象電圧又はトリミング対象参照電流の情報を出力することを特徴とする請求項４〜１５のいずれか１項に記載の半導体不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込み・消去可能な読み出し専用メモリ（Electrically Programmable ROM、以下「EPROM」という。）等の半導体不揮発性メモリ、特に、メモリチップ内蔵回路の出力特性制御及び冗長救済のためのトリミング（調整）技術に関するものである。
【背景技術】
【０００２】
従来、EPROM等の半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯機器等のメモリとして幅広く利用されている。近年、メモリセルの微細化に伴って、メモリセルの書き換え、読み出し条件の最適制御、冗長救済が、メモリの信頼性や歩留まりを向上させるために重要になっている。これらは、予めメモリチップ上に格納しておいた、内蔵回路の供給電圧、供給電流、あるいは冗長線活性化の有無や置換アドレス等を指定するトリミング、冗長の情報を、メモリの動作時に参照することによって実現される。トリミング、冗長情報を格納する方法としては、例えば、下記の特許文献１に開示されるように、レーザヒューズトリミングが一般に行われている。
【０００３】
【特許文献１】特開平１１−１７０１０号公報
【０００４】
この方法では、ヒューズ素子を情報の格納に使用する。例えば、ウェハテスト工程において、選択的にヒューズの切断を実施し、メモリの動作時には切断の有無を情報として、“０”、“１”の論理信号を発生させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の特許文献１等に開示されるレーザヒューズトリミングの場合は、パッケージ組立後にトリミング、冗長（救済）情報を書き換えられないため、組立後のテスト工程で新たに救済必要なメモリ領域が発生したり、内蔵回路の出力特性がずれたりしてしまったメモリチップは、全て不良となってしまう欠点がある。又、ヒューズ素子を搭載するのに専用のマスクが必要となり、その分製造コストも上昇する、という課題があった。
【０００６】
本発明は、このような課題を解決し、トリミング、冗長情報をメモリセルに格納することにより、パッケージ組立後の歩留まりを向上させ、マスクコストを低減させた半導体不揮発メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体不揮発性メモリは、複数の第１の不揮発性メモリセルが配設されたメモリアレイ部と、前記メモリアレイ部内に配設され、同一の所定情報が格納された複数の第２の不揮発性メモリセルをそれぞれ有する複数のメモリ領域と、電源投入時に、メモリアドレス、ラッチ選択信号、及び制御信号を所定のタイミングで発生するシーケンス回路と、前記メモリアドレス及び前記制御信号に基づき、前記メモリアレイ部及び前記メモリ領域に対して情報の書き込み及び読み出しを行う書き込み読み出し部と、前記書き込み読み出し部により読み出された前記所定情報を、前記ラッチ選択信号に基づいてラッチするラッチ回路と、前記メモリアドレス及び前記ラッチ回路にラッチされた前記所定情報に基づき、前記第１及び第２の不揮発性メモリセルを選択し、所定電圧を印加して駆動する選択駆動部とを備えている。
【発明の効果】
【０００８】
本発明によれば、同一のトリミング、冗長情報等の所定情報を重複して複数のメモリ領域に格納するようにしているので、トリミング、冗長情報等の所定情報を格納しているメモリ領域の信頼性を高めることができる。トリミング、冗長情報等の所定情報を格納する複数のメモリ領域のみでメモリブロックを構成しているので、格納されたトリミング、冗長情報等の所定情報は、他のメモリアレイ部を消去したときに同時に消去されたり、ディスターブ（害）を受けたりすることがなくなって、テストが容易になると共に、メモリ領域の信頼性を高めることができる。
【発明を実施するための最良の形態】
【０００９】
EPROM等の半導体不揮発性メモリは、メモリアレイ部と、複数のメモリ領域と、シーケンス回路と、書き込み読み出し部と、ラッチ回路と、選択駆動部とを備えている。
【００１０】
前記メモリアレイ部には、複数の第１の不揮発性メモリセルが配設されている。前記複数のメモリ領域は、前記メモリアレイ部内に配設され、同一の所定情報が格納された複数の第２の不揮発性メモリセルをそれぞれ有している。前記シーケンス回路は、電源投入時に、メモリアドレス、ラッチ選択信号、及び制御信号を所定のタイミングで発生する。
【００１１】
前記書き込み読み出し部は、前記メモリアドレス及び前記制御信号に基づき、前記メモリアレイ部及び前記メモリ領域に対して情報の書き込み及び読み出しを行う。前記ラッチ回路は、前記書き込み読み出し部により読み出された前記所定情報を、前記ラッチ選択信号に基づいてラッチする。前記選択駆動部は、前記メモリアドレス及び前記ラッチ回路にラッチされた前記所定情報に基づき、前記第１及び第２の不揮発性メモリセルを選択し、所定電圧を印加して駆動する。
【実施例１】
【００１２】
（図１、図２の半導体不揮発性メモリの全体の構成）
図１は本発明の実施例１における半導体不揮発性メモリの一例を示す概略の構成図、及び、図２は図１の半導体不揮発性メモリのレイアウト例を示す平面図である。
【００１３】
この半導体不揮発性メモリは、例えば、EPROMの一種であってメモリセル内にフローティングゲート（浮遊ゲート）構造を有するP2ROM（Product Programmed ROMの略、沖電気工業の登録商標）と言われるメモリであり、メモリチップ１のほぼ中央に、多数のメモリセル２ａがマトリクス状に配置されたユーザデータ格納領域であるメモリアレイ部２が設けられている。メモリアレイ部２の所定箇所には、トリミング、冗長情報を格納する複数（例えば、２つ）のメモリ領域３Ａ，３Ｂが所定間隔隔てて設けられている。
【００１４】
メモリセル２ａは、電気的な方法により、フローティングゲートに電荷を蓄積できる構造にしたMOSトランジスタからなり、電荷の消去が紫外線又は電圧印加等により行える。メモリセル２ａのドレイン及びソースは、一対のビット線BLにそれぞれ接続され、このメモリセル２ａへの情報の書き込みは、全セルを消去した後、アドレス線であるワード線WLを使用してメモリセル２ａのフローティングゲートへ選択的に電荷を蓄積することにより行われる。一度蓄積された電荷は、次に消去されるまでは電源を切っても保持される。
【００１５】
メモリアレイ部２の周辺には、入／出力（以下「I/O」という。）パッド部４Ａ，４Ｂ、シーケンス回路５、モード制御論理回路６、データラッチ部７、ラッチ回路８Ａ，８Ｂ、内蔵電源回路９、ワード線救済回路１０、ワードデコーダドライバ１１、SSデコーダドライバ１２、DSデコーダドライバ１３、ビット線救済回路１４、ビットデコーダ１５、書き込み回路１６、センス増幅部（以下「センスアンプ部」という。）１７、及び、切替回路１８等が設けられている。ここで、I/Oパッド部４Ｂ、データラッチ部７、書き込み回路１６、センスアンプ部１７、及び切替回路１８により、書き込み読み出し部が構成されている。又、内蔵電源回路９、ワード線救済回路１０、ワードデコーダドライバ１１、SSデコーダドライバ１２、DSデコーダドライバ１３、ビット線救済回路１４、及びビットデコーダ１５により、選択駆動部が構成されている。
【００１６】
I/Oパッド部４Ａは、電源電圧VCC，VCC2、接地電圧VSS、メモリアドレスAx（但し、x；正の整数）、チップイネーブル信号CEB、及び出力イネーブル信号OEB等を入力する端子部である。I/Oパッド部４Ｂは、入力データDIxの入力及び出力データDOxの出力を行う端子部である。シーケンス回路５は、電源電圧VCC、メモリアドレスAx、入力データDIx、メモリ読み出しデータDO等を入力してメモリチップ内部で各種の信号（例えば、ラッチ選択信号Ｓ５ａ、メモリアドレスAD、及び入出力データDIO等）を発生する回路である。モード制御論理回路６は、メモリアドレスAD、パワーオン信号POWON及び入出力データDIO等を入力してモード制御信号Ｓ６ａ，Ｓ６ｂを出力する回路である。データラッチ部７は、メモリアドレスAD及び制御信号Ｓ６ａに基づき入力データDIx及び出力データDOx（即ち、メモリ読み出しデータDO）をラッチするデータラッチ回路７ａと、誤り訂正回路（以下「ECC回路」という。）７ｂと、論理回路７ｃとを有している。
【００１７】
ラッチ回路８Ａ，８Ｂは、ラッチ選択信号Ｓ５ａ及び入出力データDIOに基づきトリミング、冗長情報をラッチする回路である。内蔵電源回路９は、ラッチ回路８Ａ，８Ｂの出力信号に基づき複数の駆動電圧を出力する回路である。ワード線救済回路１０は、メモリアドレスAD及びラッチ回路８Ａ，８Ｂの出力信号に基づきワード線WLを救済する回路である。ワードデコーダドライバ１１は、ワード線救済回路１０の出力信号をデコードしてワード線WLを駆動する回路である。SSデコーダドライバ１２は、ワード線救済回路１０の出力信号をデコードしてソース選択トランジスタのゲート線SSを駆動する回路である。DSデコーダドライバ１３は、ワード線救済回路１０の出力信号をデコードしてドレイン選択トランジスタのゲート線DSを駆動する回路である。
【００１８】
更に、ビット線救済回路１４は、メモリアドレスAD及びラッチ回路８Ａ，８Ｂの出力信号に基づきビット線BLを救済する回路である。ビットデコーダ１５は、ビット線救済回路１４の出力信号をデコードする回路である。書き込み回路１６は、メモリアドレスAD、及び制御信号Ｓ６ａに基づき入力データDIxを書き込むための回路である。センスアンプ部１７は、メモリアドレスAD及び制御信号Ｓ６ａに基づき、メモリ読み出しデータDOを増幅する回路である。切替回路１８は、メモリアレイ部２及びメモリ領域３Ａ，３Ｂに対してデータの書き込みと読み出しを切り替える回路である。
【００１９】
（図１、図２の半導体不揮発性メモリの全体の動作）
トリミング、冗長情報は、例えば、半導体製造メーカにおいて、テストモードに設定し、メモリアドレスAxを指定してメモリ領域３Ａ，３Ｂを選択し、書き込み、ベリファイ（検証）を行うことによって、ユーザへの出荷前に格納する。
【００２０】
即ち、メモリアドレスAxをI/Oパッド部４Ａに入力すると共に、入力データDIxとしてトリミング、冗長情報をI/Oパッド部４Ｂに入力し、モード制御論理回路６によりテストモードに設定する。その後、トリミング、冗長情報の入力データDIxをI/Oパッド部４Ｂに入力し、データラッチ回路７ａにラッチする。
【００２１】
又、メモリアドレスAxをI/Oパッド部４Ａを経て、シーケンス回路５に入力する。このシーケンス回路５から出力されるメモリアドレスADが、ワード線救済回路１０を介してワードデコーダドライバ１１、SSデコーダドライバ１２、及びDSデコードドライバ１３によりデコードされてメモリ領域３Ａ，３Ｂのワード線WL、ソース線SL、及びドレイン線DLが選択されると共に、ビット線救済回路１４を介してビットデコーダ１５によりデコードされてメモリ領域３Ａ，３Ｂのビット線BLが選択される。これにより、メモリ領域３Ａ，３Ｂ内のメモリセル２ａが選択される。
【００２２】
データラッチ回路７ａにラッチされたトリミング、冗長情報の入力データDIxは、書き込み回路１６、及び切替回路１８を介して、メモリ領域３Ａ，３Ｂ内の選択されたメモリセル２ａに格納される。
【００２３】
例えば、ユーザがメモリチップ１に対して電源電圧VCC，VCC2を印加（投入）すると、この電源投入時に、シーケンス回路５が動作してこのシーケンス回路５から、メモリ領域３Ａ，３ＢのアドレスADが自動的に出力され、モード制御論理回路６により読み出し動作モードに設定される。自動的に出力されたアドレスADに基づき、メモリ領域３Ａ，３Ｂ内のメモリセル２ａが選択され、このメモリセル２ａに格納されたトリミング、冗長情報が、切替回路１８、及びセンスアンプ部１７を介してデータラッチ回路７ａに読み出される。
【００２４】
データラッチ回路７ａに読み出されたトリミング、冗長情報は、シーケンス回路５から発生されたラッチ選択信号Ｓ５ａにより選択されたラッチ回路８Ａ，８Ｂに格納される。全トリミング、冗長情報がラッチ回路８Ａ，８Ｂに格納された後、モード制御論理回路６による読み出し動作モードは自動終了し、メモリアレイ部２に対する通常のメモリ動作が可能となる。ラッチ回路８Ａ，８Ｂに格納されたトリミング、冗長情報は、メモリチップ１に電源が入っている期間中保持され、内蔵電源回路９、ワード線救済回路１０及びビット線救済回路１４に供給される。
【００２５】
（図３、図４のメモリ領域３Ａ，３Ｂの構成）
図３は、図２のメモリ領域３Ａ又は３Ｂのパターン例を示す概略の平面図であり、メモリ領域３Ａ又は３Ｂを１本のワード線WLとする場合の詳細なパターン例が示されている。
【００２６】
図３の縦方向はビット線BL方向であり、ほぼ中央の横方向には、トリミング、冗長情報格納用のメモリセル２ａを選択するための１本のトリミング、冗長情報格納ワード線WLが配置されている。このワード線WLと平行して上下の対称位置には、複数本のダミーワード線DWL、複数本のソース選択トランジスタのゲート線SS、及び複数本のドレイン選択トランジスタのゲート線DSがそれぞれ配置されている。
【００２７】
本実施例１において、トリミング、冗長情報は、同一の情報を重複して２つのメモリ領域３Ａ，３Ｂに格納される。トリミング、冗長情報を格納するワード線WLに対してソース選択、ドレイン選択のトランジスタゲート線SS，DSが設けられ、書き込み又は消去の際の電圧印加が、ユーザデータ等の他の情報を格納するワード線WLから独立に制御できるようになっている。又、同一の情報を重複して格納する際には、同一のワード線WLや隣接したワード線WLを使用せず、図３の構成を図２のメモリ領域３Ａ，３Ｂのように２箇所用意して格納される。
【００２８】
図４は、図３に対応する図２のメモリ領域３Ａ又は３Ｂの構成例を示す概略の回路図である。
【００２９】
横方向に１本のトリミング、冗長情報格納ワード線WLが配置され、これと直交して複数本の主ビット線BLxが配置されている。１本のワード線WLと各サブビット線SBLnx（但し、n，x；正の整数）対との交差箇所には、メモリセル２ａがそれぞれ配置され、これらの各メモリセル２ａのゲートがワード線WLに接続され、ドレイン及びソースがサブビット線SBLnxにそれぞれ接続されている。
【００３０】
各サブビット線SBLnxの上端には、各ドレイン選択トランジスタ２ｂを介してドレイン電圧CDVが印加され、各サブビット線SBLnxの下端は、各ソース選択トランジスタ２ｃを介して主ビット線BLxに接続されている。各ドレイン選択トランジスタ２ｂは、この各ゲートにそれぞれ接続されたゲート線DSに印加される電圧によりオン／オフ動作する。同様に、各ソース選択トランジスタ２ｃは、この各ゲートにそれぞれ接続されたゲート線SSに印加される電圧によりオン／オフ動作する。
【００３１】
（図１〜図４のメモリ領域３Ａ，３Ｂの動作）
上述したように、図１のメモリチップ１の電源投入時に、シーケンス回路５から、メモリ領域３Ａ，３ＢのメモリアドレスADが自動的に出力され、モード制御論理回路６により読み出し動作モードに設定される。自動的に出力されたメモリアドレスADに基づき、メモリ領域３Ａ，３Ｂ内のメモリセル２ａが選択され、このメモリセル２ａに格納されたトリミング、冗長情報が、切替回路１８、及びセンスアンプ部１７を介してデータラッチ回路７ａに読み出される。
【００３２】
このような電源投入時の読み出し動作の際には、２つのメモリ領域３Ａ，３Ｂが交互に選択され、書き込まれた情報が正しく読み出されたか否かがシーケンス回路５内の判定回路で判定され、判定結果が良となったメモリ領域３Ａ又は３Ｂのトリミング、冗長情報が読み出される。
【００３３】
（実施例１の効果）
本実施例１によれば、同一のトリミング、冗長情報を重複して２つのメモリ領域３Ａと３Ｂに格納するようにしているので、トリミング、冗長情報を格納しているメモリ領域３Ａ，３Ｂの信頼性を高めることができる。トリミング、冗長情報を格納するメモリ領域３Ａ，３Ｂのみでメモリブロックを構成しているので、格納されたトリミング、冗長情報は、他のメモリアレイ部２を電気的に消去したときに同時に消去されたり、ディスターブ（害）を受けたりすることがなくなって、テストが容易になると共に、メモリ領域３Ａ，３Ｂの信頼性を高めることができる。しかも、図２に示すように、２つのメモリ領域３Ａと３Ｂが所定間隔隔てて配置され、両者が隣接していないので、書き換え時の高電圧や塵付着が原因となって発生する線間ショートによる不良を回避することができる。
【実施例２】
【００３４】
（実施例２の構成）
図５は、本発明の実施例２における図１中の内蔵電源回路９の一例を示す概略の構成図である。
【００３５】
この内蔵電源回路９は、読み出し動作に使用される電源回路であり、参照電圧VREFを発生する参照電圧発生回路２０と、メモリチップ１に供給される電源電圧VCCを分割した出力電圧を供給する分圧抵抗からなる電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃと、パワーオン信号POWONによりオン／オフ動作して電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃに電源電流を流すNチャネル型MOSトランジスタ（以下「NMOS」という。）２２Ａ，２２Ｂ，２２Ｃと、パワーオン信号POWONにより電源投入時には電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃの出力電圧、通常の読み出し動作時にはトリミング信号TMにより選択される電圧ノードN27Cの電圧又は参照電圧VREFを選択する切替回路２３Ａ，２３Ｂ，２３Ｃと、パワーオン信号POWONにより電源投入時にはトリミング信号TMとは関係なく選択される電圧ノードN26A，N26B，N26D、読み出し動作時にはトリミング信号TMにより選択される電圧ノードN27A，N27B，N27Dを選択する切替回路２４Ａ，２４Ｂ，２４Ｃとを有している。
【００３６】
更に、内蔵電源回路９には、切替回路２３Ａの出力電圧に対して切替回路２４Ａの出力電圧（つまりワードデコーダドライバ１１に供給するワード電圧VCW）を追随させるための演算増幅器（以下「オペアンプ」という。）２５Ａと、切替回路２３Ｂの出力電圧に対して切替回路２４Ｂの出力電圧（つまりDSデコーダドライバ１３に供給するドレイン電圧CDV）を追随させるためのオペアンプ２５Ｂと、参照電圧VREFを入力して安定した参照電圧VREF’を出力するオペアンプ２５Ｃと、切替回路２３Ｃの出力電圧を入力して安定した電圧を出力するオペアンプ２５Ｄと、ワード電圧VCW及び接地電圧VSS間の電圧を分割して電圧ノードN26A等から分割電圧を出力する抵抗分割回路２６Ａと、ドレイン電圧CDV及び接地電圧VSS間の電圧を分割して電圧ノードN26B等から分割電圧を出力する抵抗分割回路２６Ｂと、オペアンプ２５Ｃの出力電圧及び接地電圧VSS間の電圧を分割する抵抗分割回路２６Ｃと、オペアンプ２５Ｄの負側入力端子の電圧を分割して電圧ノードN26D等から分割電圧を出力する抵抗分割回路２６Ｄとを有している。
【００３７】
その他の回路として、トリミング信号TMに基づき抵抗分割回路２６Ａの所望の出力電圧を選択し、電圧ノードN27Aを介して切替回路２４Ａへ供給する選択回路２７Ａと、トリミング信号TMに基づき抵抗分割回路２６Ｃの所望の出力電圧を選択し、電圧ノードN27Cを介して切替回路２３Ｂへ供給する選択回路２７Ｃと、トリミング信号TMに基づき抵抗分割回路２６Ｄの所望の出力電圧を選択し、電圧ノードN27Dを介して切替回路２４Ｃへ供給する選択回路２７Ｄと、オペアンプ２５Ｄの出力電圧によりゲート制御されて一定の電源電流を流すPチャネル型MOSトランジスタ（以下「PMOS」という。）からなる電流源２８Ａと、この電流源２８Ａに対してカレントミラー接続され、参照ビット線BLDに対して一定の参照電流IREFを流すPMOSからなる参照電流源２８Ｂとが設けられている。
【００３８】
ワード電圧VCWを出力するオペアンプ２５Ａの出力端子に接続されたワードデコーダドライバ１１は、メモリアドレスAxをデコードしてこのデコード結果に基づきワード電圧VCWを駆動してメモリセル２ａのゲートへ供給する回路である。ドレイン電圧CDVを出力するオペアンプ２５Ｂの出力端子に接続されたDSデコーダドライバ１３は、メモリアドレスAxをデコードしてこのデコード結果に基づきドレイン電圧CDVを駆動してメモリセル２ａのドレインへ供給する回路である。このメモリセル２ａのソースは、図５では図示しないが、図１のSSデコーダドライバ１２を介して、センスアンプ部１７が接続されている。センスアンプ部１７は、参照ビット線BLDから供給される参照電流IREFと、メモリセル２ａのソース側の読み出し電流との差を増幅し、増幅された読み出し電圧をデータラッチ回路７ａへ出力する回路である。
【００３９】
（実施例２の動作）
電源投入時にトリミング、冗長情報をメモリ領域３Ａ，３Ｂから読み出す際には、通常の読み出し動作と異なり、トリミング前の状態の内蔵電源回路９を使用して読み出さなくてはならない。そのため、メモリセル２ａに印加する電圧やメモリセル電流をセンス（検出）する際に使用する参照電流IREFが、内蔵電源回路９、特に参照電圧発生回路２０を構成する素子のばらつきによって大きくばらつく。信頼性を確保するためにメモリセル２ａへの印加電圧の上限が決まっている場合には、前記素子ばらつきにより、ワースト条件ではメモリセル２ａへの印加電圧が非常に小さくなってしまい、読み出し動作に必要なメモリセル電流を確保できなくなる。同様に、参照電圧発生回路２０を使用する参照電流源２８Ｂも大きくばらつくため、読み出し動作が困難となる。
【００４０】
そこで、本実施例２においては、トリミング、冗長情報を読み出す際に電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃを使用し、トリミング信号TMによって選択される内蔵電源制御パスを、通常の読み出し動作時のパス（即ち、参照電圧VREF→切替回路２３Ａ→オペアンプ２５Ａの経路、参照電圧VREF→オペアンプ２５Ｃ→抵抗分割回路２６Ｃ→選択回路２７Ｃ→切替回路２３Ｂ→オペアンプ２５Ｂの経路、参照電圧VREF→切替回路２３Ｃ→オペアンプ２５Ｄの経路）から、専用の制御パス（即ち、電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃ→切替回路２３Ａ，２３Ｂ，２３Ｃ→オペアンプ２５Ａ，２５Ｂ，２５Ｄの経路）に置き換えておく。これにより、メモリセル２ａへの印加電圧のばらつきを、電源電圧VCC分圧のばらつき範囲内に低減することができる。更に、参照電流源２８Ｂにおいても、参照電圧発生回路２０に起因するばらつき分を低減することができる。
【００４１】
（実施例２の効果）
本実施例２によれば、電源投入時のメモリセル電流の確保、参照電流IREFのばらつき低減を実現することにより、確実なトリミング、冗長情報の読み出しが可能になる。
【００４２】
（実施例２の変形例）
（１）  電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃは、共用化することも可能である。これにより、回路面積を低減できる。
【００４３】
（２）  図６は、図５中の電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃの変形例を示す電源電圧分割回路の回路図である。この電源電圧分割回路２１は、分割抵抗に代えてダイオード接続された複数のPMOS２１ａ，２１ｂ，２１ｃと、パワーオン信号POWONによりゲート制御されるNMOS２２Ｄとを有し、これらが電源電圧VCC端子と接地電圧VSS端子との間に直列に接続されている。このような電源電圧分割回路２１を使用すれば、回路面積を低減できる。
【実施例３】
【００４４】
図７は、本発明の実施例３における図１中の二値メモリセルの情報記憶例を示す図である。
【００４５】
本実施例３においては、１つのメモリセル２ａに２ビット記憶させる二値メモリセル（以下これに符号「２ａ−２」を付す。）をメモリアレイ部２に使用し、トリミング、冗長情報を格納するメモリ領域３Ａ，３Ｂでは、１つのメモリセル２ａに１ビット記憶させるメモリセル（以下これに符号「２ａ−１」を付す。）を使用する。図７には、１つのメモリセル２ａに２ビット記憶させるメモリセル２ａ−２の例が示されている。
【００４６】
メモリセル２ａにおいて、例えば、フローティングゲートの左側の電荷蓄積ノードをND、右側の電荷蓄積ノードをNSとした場合、二値メモリセル２ａ−２では、左右の電荷蓄積ノードND，NSに対する電荷の有無により、４つの論理記憶状態（１，１）、（０，１）、（１，０）、（０，０）をとる。読み出し時にドレイン・ソースに印加する電圧の方向によって、それぞれのビットを読み出す。一方のビットを読み出す時、同じ論理値であっても、他方のビットに対応する電荷蓄積ノードND又はNSの電荷が無い方が、メモリセル電流が大きい。
【００４７】
実施例２で説明したように、電源投入時のトリミング、冗長情報を読み出す際には、トリミング前の状態であるために内蔵電源回路９がばらつき、ワースト条件ではメモリセル２ａへ印加される電圧が低くなる。この結果、読み出し動作に必要な、未書き込み状態（即ち、論理値１）のメモリセル電流が十分確保できない。
【００４８】
そこで、本実施例３においては、図４に示すように、トリミング、冗長情報を格納するメモリセル２ａ−１には一方の電荷蓄積ノード（例えば、NS）のみ使用し、他方の電荷蓄積ノードNDを不使用（即ち、論理値１）の未書き込み状態とする。これにより、電源投入時のトリミング、冗長情報を読み出す際に、論理値１のメモリセル電流を確保でき、確実な読み出しが可能になる。一方、トリミング、冗長情報は通常、１つのメモリセル２ａ−１に１ビット記憶させた場合でも１本のワード線WLに十分収まる程度のビット数であるため、面積のオーバヘッドは無い。
【００４９】
本実施例３においては、前記で不使用とした電荷蓄積ノードNDを、論理値０を記憶させる場合に、論理値０の書き込み状態、即ち図７の記憶論理値（０，０）にして使用することも可能である。書き込み状態（即ち、論理値０）のメモリセルオフ電流を低減することができ、更に読み出しマージンを改善することができる。
【００５０】
本実施例３では、１つのメモリセル２ａに２ビット記憶させるメモリセル２ａ−２について説明したが、４ビット以上記憶させる多値メモリセルを使用した場合についてもほぼ同様の作用効果が得られる。
【実施例４】
【００５１】
図８は、本発明の実施例４における図１中のシーケンス回路５の一例を示す概略の構成図である。
【００５２】
このシーケンス回路５は、I/Oパッド部４Ａ，４Ｂ中の電源パッド４ａから電源電圧VCC、アドレスパッド４ｂからメモリアドレスAx、及びデータ入力パッド４ｃから入力データDIxをそれぞれ入力する共に、データラッチ回路７ａからメモリ読み出しデータDOを入力し、所定のシーケンス動作を行ってメモリアドレスAD、ラッチ選択信号Ｓ５ａ、及び入出力データDIO等を出力する回路である。
【００５３】
シーケンス回路５は、電源パッド４ａに接続されたパワーオン回路３０と、このパワーオン回路３０に接続された発振回路３１、カウンタ３２、及び出力停止手段（例えば、選択回路）３３と、カウンタ３２の出力側に接続されたデコーダ３４と、パワーオン回路３０、データ入力パッド４ｃ及びデータラッチ回路７ａに接続された出力停止手段（例えば、選択回路）３５と、カウンタ３２及びデータラッチ回路７ａに接続された判定手段（例えば、レプリカ判定回路）３６と、選択回路３５及びパワーオン回路３０に接続された判定手段（例えば、チェックサム判定回路）３７とを有している。
【００５４】
パワーオン回路３０は、電源パッド４ａから電源電圧VCCが入力されると、パワーオン信号POWONを活性化（例えば、論理“Ｈ”）して発振回路３１、カウンタ３２、及び選択回路３３，３５に与え、チェックサム判定回路３７からチェックサム判定合致信号Ｓ３７が与えられると、パワーオン信号POWONを不活性化（例えば、論理“Ｌ”）にする回路である。この出力側に接続された発振回路３１は、パワーオン信号POWONの“Ｈ”により所定の周波数で発振してクロック信号CLKを出力し、カウンタ３２に与える回路である。カウンタ３２は、パワーオン信号POWONの“Ｈ”によりクロック信号CLKのパルス数をカウント（計数）し、内部発生アドレスAx_in、レプリカ判定タイミング信号Ｓ３２ａ、及びサム演算、判定タイミング信号Ｓ３２ｂを出力し、選択回路３３、デコーダ３４、レプリカ判定回路３６、及びチェックサム判定回路３７にそれぞれ与える回路である。
【００５５】
選択回路３３は、パワーオン信号POWONが“Ｈ”になると、カウンタ３２から出力される内部発生アドレスAx_inを選択し、パワーオン信号POWONが“Ｌ”になると、アドレスパッド４ｂから入力されるメモリアドレスAxを選択し、この選択結果をメモリアドレスADとして出力する回路である。デコーダ３４は、アドレスパッド４ｂから入力されるメモリアドレスAx、又はカウンタ３２から与えられる内部発生アドレスAx_inをデコードしてラッチ選択信号Ｓ５ａを出力する回路である。選択回路３５は、パワーオン回路３０からパワーオン信号POWONの“Ｈ”が与えられると、データラッチ回路７ａから与えられるメモリ読み出しデータDOを選択し、パワーオン信号POWONが“Ｌ”になると、データ入力パッド４ｃから入力される入力データDIxを選択し、この選択結果を入出力データDIOとして出力する回路である。
【００５６】
レプリカ判定回路３６は、カウンタ３２から与えられるレプリカ判定タイミング信号Ｓ３２ａに基づき、データラッチ回路７ａから与えられるメモリ読み出しデータDOに対してレプリカ（複製データ）に一致していうるか否かの判定を行い、合致している時にはレプリカ判定合致信号Ｓ３６を出力してカウンタ３２に与える回路である。チェックサム判定回路３７は、カウンタ３２から与えられるサム演算、判定タイミング信号Ｓ３２ｂに基づき、選択回路３５から出力される入出力データDIOに対してチェックサム（合計）に一致しているか否かの判定を行い、一致している時にはチェックサム判定合致信号Ｓ３７を出力してパワーオン回路３０へ与える回路である。
【００５７】
（実施例４の動作）
図９は、図８のシーケンス回路５における電源投入時のトリミング、冗長情報の読み出し動作を示すフローチャートである。図１０は、図８のシーケンス回路５における電源投入時の電源電圧VCCの波形の例を示す図であり、横軸が時間、及び縦軸が電源電圧VCCのレベルである。更に、図１１−１、図１１−２は、図１のメモリ領域3A，3Bにおけるトリミング、冗長情報格納のメモリアドレスとデータ割り当ての例を示す図である。
【００５８】
図９のフローチャートにおいて、図８の電源パッド４ａから電源電圧VCCを投入すると（ステップＳＴ１）、電源電圧VCCのレベルが上昇し、パワーオン回路３０により、電源電圧VCCのレベルがメモリチップ１の論理回路動作可能な電圧以上になったことが検知され、パワーオン信号POWONが“Ｈ”になる（ステップＳＴ２）。その後、メモリアレイ部２に予め論理値を決めて書き込んでおいたデータ（即ち、レプリカデータ）が、ビット線BL及びセンスアンプ部１７を介して読み出され、このメモリ読み出しデータDOがデータラッチ回路７ａにラッチされる（ステップＳＴ３）。レプリカデータは０，１両方の論理値が複数含まれ、望ましくはメモリアレイ部全領域に分散して配置されているものとする。
【００５９】
レプリカデータの例が図１１に示されている。図１１においては、例えば、レプリカデータを１２８ビット同時読み出しページモード１６出力のメモリチップ１において、トリミング、冗長情報を格納するメモリ領域３Ａ，３Ｂに書き込んでいる。メモリチップ１のデータ入出力端子D0〜D15に対応するメモリセル２ａに書き込んでいることから、０，１両方の論理値がワード線WL方向に均等に配置されている。
【００６０】
図９のステップＳＴ３で読み出されたレプリカデータは、予めレプリカデータの論理値に対応して設けられた図８のレプリカ判定回路３６により、論理値が正しく読み出されたか否かが判定される（ステップＳＴ４）。全ビットが正しく読み出されていなかったら（NG）、再度読み出し動作が実施される。全ビットが正しく読み出されていることが確認されたら（OK）、メモリ領域３Ａ，３Ｂからビット線BL、センスアンプ部１７及びデータラッチ回路７ａを介してトリミング、冗長情報が読み出され（ステップＳＴ５）、この読み出されたデータがラッチ回路８Ａ，８Ｂに格納される（ステップＳＴ６）。全トリミング、冗長情報が読み出されると、選択回路３５を通してチェックサム判定回路３７により、以下のようにして、チェックサム判定が行われる（ステップＳＴ７）。
【００６１】
チェックサム判定では、予め、トリミング、冗長情報の論理値の和をメモリセル２ａに書き込んでおく。電源投入時のトリミング、冗長情報の読み出し開始後、読み出す度に情報の論理値を加算演算する。全情報と、前記和の情報を読み出した後、演算結果と和との一致の有無をチェックサム判定回路３７により判定する。このチェックサム判定の例を、図１１−１、図１１−２を参照して説明する。
【００６２】
図１１−１、図１１−２の例では、データ入出力端子D0〜D15それぞれに対応する１６個の１ビット加算演算回路がチェックサム判定回路３７に内蔵されている。和の情報は、チェックサムデータの領域を使用して格納する。即ち、チェックサムデータには、データ入出力端子D0〜D15に対応する領域毎に、トリミング、冗長情報とチェックサムデータ自身の論理値の総和が偶数になるように予め書き込んでおく。トリミング、冗長情報の読み出し開始後、チェックサムデータの読み出しまで、データの読み出しと同時に１ビット加算演算する。読み出し終了後、１６個の演算回路の演算結果が全て０になっていなければ（NG）、演算回路をクリアして再度トリミング、冗長情報の読み出し動作を実施する。全演算結果が０になっていたら（OK）、チェックサム判定回路３７からチェックサム判定合致信号Ｓ３７を発生してチェックサム判定期間を終了する。以上、和が偶数であることを判定基準としたが、奇数であることを判定基準としても同様である。
【００６３】
図９のステップＳＴ７でのチェックサム判定期間が終了すると（OK）、チェックサム判定回路３７から発生するチェックサム判定合致信号Ｓ３７により、パワーオン信号POWONが不活性“Ｌ”になり（ステップＳＴ８）、電源投入時のトリミング、冗長情報読み出し動作が終了し、その後、通常動作へ移行する（ステップＳＴ９）。
【００６４】
図９の一連の動作の間、メモリチップ外部からのチップ入力端子への入力は無効とし（例えば、図８のアドレスパッド４ｂ及びデータ入力パッド４ｃは、選択回路３３，３５により非選択状態になり）、メモリチップ出力端子への出力は禁止する。なお、レプリカデータ、チェックサムデータを書き込む前のメモリチップ１に対しては、電源投入時に無限ループとなるため、強制終了できる手段を備えておく。
【００６５】
（実施例４の効果）
図１０に示すように、メモリチップ仕様で決められている電源電圧VCCの下限電圧を、電源投入時にそれ自身VCCで駆動されているパワーオン回路３０によって検知することは、原理的にできない。又、パワーオン回路３０の検知レベルＬ３０は、素子ばらつき、温度ばらつき、電源電圧VCCのばらつきによって広範囲に変動する。そのため、電源投入時にトリミング、冗長情報を読み出すためには、電源電圧VCCの仕様範囲とは別に、以上の変動幅を考慮した低い電源電圧VCCでも読み出せる回路を構築しなくてはならず、特にメモリセル２ａへの印加電圧と確保できる電流に制約がある場合には、設計が困難になる。
【００６６】
本実施例４によれば、レプリカデータが読み出せたことによって、読み出し可能であることを保証しているため、メモリチップ仕様で決められている電源電圧VCCの範囲内で読み出せる回路を構築すればよい。トリミングに関わらない回路ならば、通常の動作で使用する回路を利用することができ、面積のオーバヘッドが無く、設計が容易である。
【００６７】
電源電圧VCCの立ち上がり速度、立ち上がり波形に対してメモリチップ仕様として規定できない場合、電源電圧VCCは図１０の波形VCC−１に示すように、レプリカデータ判定が一致した後、トリミング、冗長情報の読み出し中に電圧降下する場合（レプリカ判定非保証期間Ｈ３６）が想定される。本実施例４によれば、チェックサム判定を設けることによって、電圧降下中にデータを誤読み出しされた場合を、除外することができる。なお、電源電圧VCCの電圧が図１０の波形VCC−２のように、パワーオン回路３０の検知レベルＬ３０を割った場合は、パワーオン信号POWONの発生から再度動作をやり直す。
【００６８】
（実施例４の変形例）
図１２は、図８のシーケンス回路５における電源投入時のトリミング、冗長情報の読み出し動作の変形例を示すフローチャートであり、図９中の要素と共通の要素には共通の符号が付されている。
【００６９】
実施例４においては、図１２のフローチャートに示すように、レプリカ判定処理（ステップＳＴ３，ＳＴ４）を省略することも可能である。テスト時に行うレプリカデータの書き込み時間、レプリカ判定回路３６の削除による回路面積削減が可能になる。但し、読み出したデータの信頼性を向上させるため、図８で説明した例以上の高ビットの加算演算回路と判定回路が必要となる。
【実施例５】
【００７０】
図１３は、本発明の実施例５における図１１−１、図１１−２のトリミング情報の論理値を示す図である。更に、図１４は、本発明の実施例５における図１１−１、図１１−２の冗長有効／無効情報の論理値を示す図である。
【００７１】
図１１−１、図１１−２において、読み出しドレイン電圧CDV、読み出しワード線電圧VCW、参照電流IREFのトリミング情報格納領域は、４箇所のデータ格納領域と、２ビットの領域指定ビットとから構成されている。冗長情報領域は、１箇所の冗長アドレスと２ビットのアドレス有効／無効ビットとから構成されている。
【００７２】
電源投入時のトリミング情報読み出し時には、一方の領域指定ビットＡにより、データ格納領域のビット線アドレスを指定する。指定されたビット線アドレスに属する２つのデータに対して、他方の領域指定ビットＢを指定して図１３に示すように論理値を決定し、ラッチ回路８Ａ，８Ｂに格納する。なお、この例では未書き込み状態のメモリセル２ａの読み出し論理値を１、ラッチ回路８Ａ，８Ｂの格納値をメモリセル２ａの読み出し論理値の反転値と仮定している。
【００７３】
本実施例５によれば、図１３に示すように書き込んでいくことにより、消去動作をすることなく、書き込み動作のみでトリミング論理値を変更することが可能である。１つのビット線アドレスに属する２領域に対して最低２回、４箇所のデータ格納領域を使用することにより最低４回消去動作無しでトリミング論理値の変更が可能となる。データ格納領域のメモリセル２ａに欠陥が発生した場合に対しても、他の領域を使用することによって代替可能である。一度トリミング、冗長情報の格納されたメモリセルに対して消去動作を行うと他の領域、特に実施例１の場合には他のトリミング、冗長情報の全領域も同時に消去されるため、データの再書き込みが必要となって、テスト時間の増大とメモリセル２ａの信頼性の低下を招くが、本実施例５によって回避することができる。
【００７４】
電源投入時の冗長アドレス有効／無効情報の読み出し時には、図１４に示すように、２ビットの読み出しデータの論理値を合成して、対応する冗長アドレスの有効／無効の論理値を決定し、ラッチ回路８Ａ，８Ｂに格納する。
【００７５】
本実施例５によれば、図１４に示すように書き込んでいくことにより、消去動作をすることなく、書き込み動作のみで冗長アドレスを有効にし、その後無効にすることができる。テスト工程において一度有効にした冗長アドレスが不適当だった場合には、消去動作無しに再度無効にすることができるため、前記のトリミングの場合と同様、テスト時間の増大とメモリセル２ａの信頼性の低下を回避することができる。
【００７６】
図１１−１、図１１−２の例によれば、実施例５で説明したように各データ入出力端子毎に１ビット加算演算しているため、１ビットで賄えるチェックサムデータ領域に対して、８ビット確保してある。前記のように、トリミング、冗長情報領域の論理値を変更した場合、連動してチェックサムデータ領域を書き換えなければならないが、本例のように、１ビット加算演算判定と複数のチェックサムデータビットを組み合わせることによって、消去動作無しに書き込み動作のみで書き換えることが可能になる。
【実施例６】
【００７７】
本発明の実施例６を図２及び図１１−１、図１１−２を参照して説明する。
図２に示すメモリチップ１のレイアウト例においては、ワード線冗長アドレス情報を格納するラッチ回路８Ｂをワード線救済回路１０に隣接してメモリアレイ部２の上部に配置し、ビット線冗長アドレス情報を格納するラッチ回路８Ａをビット線救済回路１４に隣接してメモリアレイ部２の下部に配置している。
【００７８】
図１１−１、図１１−２の冗長情報データの格納例によれば、冗長アドレス格納ラッチ回路の出力信号線は３８０本である。一方、ラッチ回路へ入力データ配線は最大１４本で済む。そのため、前記配置により、配線面積は大きく削減される。
【００７９】
このように、本実施例６によれば、トリミング、冗長情報を格納するラッチ回路８Ａ，８Ｂを、この出力信号を使用する回路１０，１４に隣接して配置することより、ラッチ回路８Ａ，８Ｂの出力信号の配線面積を削減することができ、チップ面積増大を回避することが可能である。
【実施例７】
【００８０】
（実施例７の構成）
図１５は、本発明の実施例７における図１及び図５の内蔵電源回路９内に設けられる参照電流トリミング値自動最適化回路の一例を示す概略の構成図である。
【００８１】
参照電流トリミング値自動最適化回路は、図５のオペアンプ２５Ｄ、抵抗分割回路２６Ｄ、PMOSからなる電流源２８Ａ、及びPMOSからなる参照電流源２８Ｂと、図５の選択回路２７Ｄに代えて設けられた選択回路２７Ｅと、この選択回路２７Ｅに与えるトリミング信号TMを発生する新たに設けられた切替回路２３Ｄとを有している。
【００８２】
切替回路２３Ｄは、電源投入時のパワーオン信号POWONの“Ｈ”によりシーケンス回路５の出力信号を選択し、電源投入後のパワーオン信号POWONが“Ｌ”になった時にトリミング、冗長情報のラッチ回路８Ａ，８Ｂの出力信号を選択し、この選択結果であるトリミング信号TMを選択回路２７Ｅに与える回路である。選択回路２７Ｅは、トリミング信号TMに対応するコードｆｈ〜0ｈを出力して、接地電圧VSSに接続された抵抗分割回路２６Ｄの分割電圧を変えることにより、参照電流IREF値を決定するためのトリミング値を選択するための回路である。抵抗分割回路２６Ｄにおいて、例えば、抵抗が最短（即ち、参照電流が最大）となるトリミング値が４ビットコード０ｈ、抵抗が最長（即ち、参照電流が最小）となるトリミング値が４ビットコードｆｈとして割り付けられている。
【００８３】
（実施例７の動作）
図１６は、図８及び図１５の参照電流トリミング値自動最適化回路を用いた電源投入シーケンス時の動作波形の例を示す図であり、図９のフローチャートの動作に対応している。
【００８４】
電源電圧VCCを投入すると、電源電圧VCCのレベルが上昇し、シーケンス回路５内において、パワーオン信号POWONが“Ｈ”になり、チップセレクト信号CEB_in、アウトプットイネーブル信号OEB_in、ワード線選択アドレスAWLx_in、及びビット線選択アドレスABLx_inが発生する。
【００８５】
ワード線選択アドレスAWLx_in、及びビット線選択アドレスABLx_inに基づき、メモリアレイ部２に予め書き込んでおいたレプリカデータが読み出される。読み出されたレプリカデータは、シーケンス回路５内において、時間tACC毎に発生される判定タイミング信号により、論理値が正しく読み出されたか否かが判定される。全ビットが正しく読み出されていなかったら、再度読み出し動作が実施される。
【００８６】
レプリカ判定期間中、シーケンス回路５から、実施例１で説明したワード線選択アドレスAWLx_inと、参照電流トリミング値（トリミング信号TM）とを発生させ、読み出し毎に変化させながら、判定を行っている。トリミング信号TMは、切替回路２３Ｄを通して内蔵電源回路９内の選択回路２７Ｅ等へ供給される。選択回路２７Ｅは、タイミング信号TMに基づき、コード０ｈ〜ｆｈを順に選択して抵抗分割回路２６Ｄの分割電圧を変化させる。この分割電圧により、参照ビット線BLDを流れる参照電流IREFが変化し、センスアンプ部１７に与える参照電圧VREFのトリミングが行われる。図１６の例では、参照電流トリミング値を参照電流が大きいコード０ｈから、小さいコードｆｈに変化させている。
【００８７】
全ビットが正しく読み出されていることが確認されたら（OK）、メモリ領域３Ａ，３Ｂからトリミング、冗長情報（データ１〜７、及びチェックサムデータ）が読み出され、この読み出されたデータ１〜７及びチェックサムデータが図１のラッチ回路８Ａ，８Ｂに格納される。全トリミング、冗長情報（データ１〜７及びチェックサムデータ）が読み出されると、チェックサム判定が行われる。
【００８８】
チェックサム判定期間が終了すると（OK）、シーケンス回路５内においてパワーオン信号POWONが“Ｌ”になり、電源投入時のトリミング、冗長情報読み出し動作が終了し、その後、通常動作へ移行する。
【００８９】
（実施例７の効果）
本実施例７によれば、メモリチップ毎に、素子ばらつき、メモリ特性ばらつきによらず、又、電源投入時の温度によらず、自動的に読み出し可能な条件を決定して、トリミング、冗長情報を読み出すことができる。
【００９０】
更に、図１６の動作例では、参照電流トリミング値（トリミング信号TM）を参照電流IREFが大きいコード０ｈから、小さいコードｆｈに変化させている。電源投入時は、一般に電源電圧VCCが増大する方向にあるため、特に実施例２で説明した図５の電源電圧分割回路２１Ｃを使用する場合には、時間の経過と共にメモリセル２ａへの印加電圧が増大する方向にある。そのため、参照電流IREFを小さい方から大きくしていく過程で読めたトリミング値では、電源電圧VCCが増大した後、論理値０の書き込んであるメモリセル２ａのオフ電流が参照電流IREFを上回って、読み出せなくなる虞がある。本実施例７では、このような虞を回避することが可能である。
【実施例８】
【００９１】
本発明の実施例８を、図１６の動作波形図を参照しつつ説明する。
トリミング、冗長情報を格納する図１のメモリ領域３Ａ，３Ｂの読み出しアクセス時間は、図１のシーケンス回路５による内部アドレス（AWLx_in，ABLx_in）発生から、判定タイミング信号（図８のＳ３２ａ）、又はトリミング、冗長情報ラッチ回路８Ａ，８Ｂへの転送期間信号が立ち上がるまでの時間tACCとして表される。本実施例８おいては、時間tACCは、通常読み出し動作においてユーザ仕様として決められているアクセス時間と異なった、より長い時間とする。
【００９２】
本実施例８によれば、実施例２で説明したように、トリミング前のため読み出し動作に必要なメモリセル電流が少なくなる場合においても、センスアンプ部１７のセンス動作に必要な電圧差を確保することができ、安定してトリミング、冗長情報を読み出すことができる。
【実施例９】
【００９３】
本発明の実施例９を、図１７を参照しつつ説明する。
図１７は、本発明の実施例９における図１及び図８のトリミング、冗長情報を格納するメモリ領域への書き込み時の動作波形の例を示す図である。この図１７では、１６ビット入出力１２８ビット同時書き込みのメモリチップ１の動作例が示されている。
【００９４】
出力イネーブル信号OEBを“Ｈ”から“Ｌ”に立ち下げると、図１のモード制御論理回路６から出力される制御信号（テストモード信号TEST）が“Ｈ”になり、データラッチ部７がテストモードに設定されると共に、シーケンス回路５からビット線選択アドレスABLx及びラッチ信号Ｓ５ａが出力される。
【００９５】
メモリ領域３Ａ，３Ｂに書き込むテスト用の入力データDIxを１６ビットずつ８回に分けてメモリチップ１のI/Oパッド部４Ｂに入力した後、チップイネーブル信号CEBの“Ｌ”の期間tpwにおいて、メモリセル２ａに電圧を印加して１２８ビット同時に書き込む。
【００９６】
本実施例９の特徴は、メモリセル２ａへ電圧を印加する前に、外部端子からデータ入力により、テスト用の入力データDIxをI/Oパッド部４Ｂに入力することにより、ラッチ選択信号Ｓ５ａでトリミング、冗長情報ラッチ回路８Ａ，８Ｂの格納値が０，１，２，・・・，７へ順に更新されることである。テスト用の入力データDIxが入力された後、メモリセル２ａへの電圧印加を中止することによって、メモリセル２ａへ書き込むことなく、トリミング、冗長情報を設定することができる。これにより、メモリセル２ａへの書き込み時間及び電圧ストレスなく、メモリチップ１のテストを行うことができる。
【実施例１０】
【００９７】
図１８は、本発明の実施例１０における図１のトリミング用端子の一例を示す概略の構成図である。
【００９８】
図１のメモリチップ１内には、I/Oパッド部４Ｂ、データラッチ部７、図５の内蔵電源回路９、及び、複数のパッド（例えば、パッド電圧CDVパッド６１、ワード電圧VCW  パッド６２、参照電流モニタ用パッド６３）等が設けられ、更に、このメモリチップ１の外に、外部端子である複数ｘのデータDOx出力端子（例えば、データDO1出力端子７１、データDO2出力端子７２、データDO3出力端子７３）等が接続されている。
【００９９】
I/Oパッド部４Ｂは、複数ｘのデータDOx出力パッド（例えば、データDO1出力パッド４１、データDO2出力パッド４２、データDO3出力パッド４３）等を有している。データラッチ部７には、図１に示すように、データラッチ回路７ａ、ECC回路７ｂ、及び論理回路７ｃが設けられ、これらの回路７ａ，７ｂ，７ｃの内部あるいは外部に、データを出力するための複数の出力回路５１，５２，５３と、この出力側に接続された複数の切替回路５４，５５，５６とが設けられている。この切替回路５４〜５６の出力側には、データDOx出力パッド４１〜４３、及びデータDOx出力端子７１〜７３が接続されている。
【０１００】
内部電源回路９内には、図５に示すように、ドレイン電圧CDVを出力するためのオペアンプ２５Ｂを含むこの入力側に接続された複数の回路からなる電圧発生部９Ａと、ワード電圧VCWを出力するためのオペアンプ２５Ａを含むこの入力側に接続された複数の回路からなる電圧発生部９Ｂと、参照電流IREFを出力するための電流源２８Ａ及び参照電流源２８Ｂを含むこの入力側に接続された複数の回路からなるカレントミラ回路部９Ｃとが設けられている。これらの電圧発生部９Ａ、電圧発生部９Ｂ、及びカレントミラー回路部９Ｃの出力側ノードN9A，N9B，N9Cには、ドレイン電圧CDVパッド６１、ワード電圧VCWパッド６２、及び参照電流モニタ用パッド６３がそれぞれ接続されると共に、切替回路５４〜５６がそれぞれ接続されている。
【０１０１】
切替回路５４〜５６のうち、切替回路５４は、テストモード信号TESTの例えば“Ｈ”により、電圧発生部９Ａから出力されるドレイン電圧CDVを選択してデータDO1出力パッド４１及びデータDO1出力端子７１へ出力し、テストモード信号TESTの“Ｌ”により、出力回路５１の出力信号を選択してデータDO1出力パッド４１及びデータDO1出力端子７１へ出力する回路である。
【０１０２】
同様に、切替回路５５は、テストモード信号TESTの“Ｈ”により、電圧発生部９Ｂから出力されるワード電圧VCWを選択してデータDO2出力パッド４２及びデータDO2出力端子７２へ出力し、テストモード信号TESTの“Ｌ”により、出力回路５２の出力信号を選択してデータDO2出力パッド４２及びデータDO2出力端子７２へ出力する回路である。切替回路５５は、テストモード信号TESTの“Ｈ”により、カレントミラー回路部９Ｃから出力される参照電流IREFを選択してデータDO3出力パッド４３及びデータDO3出力端子７３へ出力し、テストモード信号TESTの“Ｌ”により、出力回路５３の出力信号を選択してデータDO3出力パッド４３及びデータDO3出力端子７３へ出力する回路である。
【０１０３】
このようなトリミング用端子構成によれば、電圧トリミング対象の内蔵電源回路９の出力ノードN9A，N9B，N9Cの信号と、出力回路５１〜５３の出力信号とを、テストモード信号TESTにより切替回路５４〜５６で切り替えて、データDOx出力端子７１〜７３へ出力できる。
【０１０４】
本実施例１０では、トリミング対象の出力ノードN9A，N9B，N9Cの信号をデータDOx出力端子７１〜７３へ出力させたが、これらのデータDOx出力端子７１〜７３を設けないで、トリミング時に不使用となるアドレス端子等のチップ入出力端子へ出力させることも可能である。これにより、既存のチップ外部端子数を増やすことなく、組立後の内蔵電源電圧及び参照電流のトリミングが可能となる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施例１における半導体不揮発性メモリの概略の構成図である。
【図２】図１の半導体不揮発性メモリのレイアウト例を示す平面図である。
【図３】図２のメモリ領域３Ａ又は３Ｂのパターン例を示す概略の平面図である。
【図４】図３に対応する図２のメモリ領域３Ａ又は３Ｂの概略の回路図である。
【図５】本発明の実施例２における図１中の内蔵電源回路９の概略の構成図である。
【図６】図５中の電源電圧分割回路２１Ａ，２１Ｂ，２１Ｃの変形例を示す電源電圧分割回路の回路図である。
【図７】本発明の実施例３における図１中の二値メモリセルの情報記憶例を示す図である。
【図８】本発明の実施例４における図１中のシーケンス回路５の概略の構成図である。
【図９】図８のシーケンス回路５における電源投入時のトリミング、冗長情報の読み出し動作を示すフローチャートである。
【図１０】図８のシーケンス回路５における電源投入時の電源電圧VCCの波形図である。
【図１１−１】図１のメモリ領域3A，3Bにおけるトリミング、冗長情報格納のメモリアドレスとデータ割り当ての図である。
【図１１−２】図１のメモリ領域3A，3Bにおけるトリミング、冗長情報格納のメモリアドレスとデータ割り当ての図である。
【図１２】図８のシーケンス回路５における電源投入時のトリミング、冗長情報の読み出し動作の変形例を示すフローチャートである。
【図１３】本発明の実施例５における図１１−１、図１１−２のトリミング情報の論理値を示す図である。
【図１４】本発明の実施例５における図１１−１、図１１−２の冗長有効／無効情報の論理値を示す図である。
【図１５】本発明の実施例７における図１及び図５の内蔵電源回路９内に設けられる参照電流トリミング値自動最適化回路の概略の構成図である。
【図１６】図８及び図１５の参照電流トリミング値自動最適化回路を用いた電源投入シーケンス時の動作波形図である。
【図１７】本発明の実施例９における図１及び図８のトリミング、冗長情報を格納するメモリ領域への書き込み時の動作波形図である。
【図１８】本発明の実施例１０における図１のトリミング用端子の概略の構成図である。
【符号の説明】
【０１０６】
１      メモリチップ
２      メモリアレイ部
２ａ      メモリセル
３Ａ，３Ｂ      メモリ領域
４Ａ，４Ｂ      I/Oパッド部
５      シーケンス回路
６      モード制御論理回路
７      データラッチ部
８Ａ，８Ｂ      ラッチ回路
９      内蔵電源回路
１０      ワード線救済回路
１１      ワードデコーダドライバ
１２      SSデコーダドライバ
１３      DSデコーダドライバ
１４      ビット線救済回路
１５      ビットデコーダ
１６      書き込み回路
１７      センスアンプ部
１８      切替回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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