(57)【要約】【課題】第１フォトレジストの厚みを調節することによりキャビティの厚みの公差を確保することができるので基板製造の精密度を高めることができ、キャビティの高さを調節することにより基板全体の厚みを調節できる印刷回路基板の製造方法を提供する。【解決手段】電子素子が内蔵されるキャビティ（ｃａｖｉｔｙ）が形成された印刷回路基板を製造する方法であって、（ａ）内層回路が埋め込まれたコア基板を提供する段階と、（ｂ）コア基板に層間導通のための第１ビア（ｖｉａ）を形成する段階と、（ｃ）キャビティの位置に対応するコア基板上の位置に第１フォトレジストを選択的に形成する段階と、（ｄ）コア基板に第１外層回路が形成される第１ビルドアップ層を積層する段階と、（ｅ）キャビティの位置に相応する第１ビルドアップ（ｂｕｉｌｄ−ｕｐ）層を選択的に除去した後、第１フォトレジストを除去する段階とを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子素子が内蔵されるキャビティ（ｃａｖｉｔｙ）が形成された印刷回路基板を製造する方法において、
（ａ）内層回路が埋め込まれたコア基板を提供する段階と、
（ｂ）前記コア基板に層間導通のための第１ビア（ｖｉａ）を形成する段階と、
（ｃ）前記キャビティの位置に対応する前記コア基板上の位置に第１フォトレジストを選択的に形成する段階と、
（ｄ）前記コア基板に第１外層回路が形成された第１ビルドアップ層を積層する段階と、
（ｅ）前記キャビティの位置に対応する前記第１ビルドアップ（ｂｕｉｌｄ−ｕｐ）層を選択的に除去した後、前記第１フォトレジストを除去する段階と
を含む印刷回路基板の製造方法。
【請求項２】
前記段階（ｅ）の後に、
（ｆ）前記コア基板に前記電子素子と前記内層回路とを電気的に接続するためのボンディングパッド（ｂｏｎｄｉｎｇ  ｐａｄ）を形成する段階をさらに行うことを特徴とする請求項１に記載の印刷回路基板の製造方法。
【請求項３】
前記段階（ｆ）が、
前記内層回路の表面に選択的に金メッキを行う段階を含むことを特徴とする請求項２に記載の印刷回路基板の製造方法。
【請求項４】
前記段階（ａ）が、
（ａ１）キャリアにシード層を積層する段階と、
（ａ２）前記シード層に前記内層回路に対応する凹状パターンを形成する段階と、
（ａ３）前記凹状パターンに伝導性材料を充填する段階と
を含むことを特徴とする請求項１に記載の印刷回路基板の製造方法。
【請求項５】
前記段階（ａ２）が、
前記シード層に感光性フィルムを積層する段階と、
前記感光性フィルムに対して選択的に露光及び現像を行って前記凹状パターンに対応する凸状パターンの第２フォトレジストを形成する段階と
を含むことを特徴とする請求項４に記載の印刷回路基板の製造方法。
【請求項６】
前記段階（ａ３）の後に、
前記第２フォトレジストを除去する段階と、
絶縁基板との圧着により、前記凹状パターンに充填されている伝導性材料を前記絶縁基板に転写する段階と
をさらに行うことを特徴とする請求項５に記載の印刷回路基板の製造方法。
【請求項７】
前記段階（ｂ）が、
（ｂ１）前記コア基板にビアホールを加工する段階と、
（ｂ２）前記ビアホールの内壁及び前記第１フォトレジストが形成される前記コア基板の一面に無電解メッキを行う段階と、
（ｂ３）前記ビアホールに電解メッキを行う段階と
を含むことを特徴とする請求項１に記載の印刷回路基板の製造方法。
【請求項８】
前記段階（ｃ）の後に、
前記コア基板に対して、フラッシュエッチング（ｆｌａｓｈ  ｅｔｃｈｉｎｇ）をさらに行うことを特徴とする請求項７に記載の印刷回路基板の製造方法。
【請求項９】
前記段階（ｅ）の後に、
前記第１フォトレジストと前記コア基板との間に介在された無電解メッキ層を除去する段階をさらに行うことを特徴とする請求項８に記載の印刷回路基板の製造方法。
【請求項１０】
前記段階（ｃ）が、
前記コア基板に感光性フィルムを積層する段階と、
前記感光性フィルムに選択的に露光及び現像を行う段階と
を含むことを特徴とする請求項１に記載の印刷回路基板の製造方法。
【請求項１１】
前記段階（ｄ）の後に、
前記内層回路と前記第１外層回路とが電気的に接続するように前記第１ビルドアップ層に第２ビア（ｖｉａ）を形成する段階をさらに行うことを特徴とする請求項１に記載の印刷回路基板の製造方法。
【請求項１２】
前記段階（ｅ）が、
（ｅ１）前記キャビティの位置に対応する前記第１ビルドアップ層を加工して前記第１フォトレジストを露出させる段階と、
（ｅ２）前記第１フォトレジストを除去する段階と
を含むことを特徴とする請求項１に記載の印刷回路基板の製造方法。
【請求項１３】
前記段階（ｅ）の後に、
前記キャビティに電子素子を内蔵し前記第１ビルドアップ層に、第２外層回路が形成された第２ビルドアップ層を積層する段階をさらに行う請求項１に記載の印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は印刷回路基板の製造方法に関する。
【背景技術】
【０００２】
電子産業の発達に従い電子製品の高機能化及び小型化に対する要求が求められており、特に携帯用端末機の厚みを減らすために搭載される各種部品の厚みを減らすことに対する要求が増大している。また、移動通信部門における多様なサービスが増えることにつれ、携帯電話などに多様な電子素子が内蔵されている。
【０００３】
このように高機能化及び小型化の傾向に対応するために今までは多数の電子素子を一つのパッケージ（ｐａｃｋａｇｅ）内に積層する、いわゆる、'ＩＣ積層型'が主として用いられた。また、最近には基板にＩＣなどの電子素子及び受動部品を内蔵したり、一つ以上の電子素子を内蔵したパッケージ基板を多数枚積層する'パッケージ積層型'が製品化されている。
【０００４】
従来技術による電子素子内蔵型印刷回路基板の場合、コア基板の表面にＩＣが内蔵され、ＩＣと基板の回路パターンとを電気的に接続するためにＩＣの電極（Ｃｕ  ｂｕｍｐ）と連結されるビア（ｖｉａ）が形成される。しかし、このような従来技術の場合ＩＣを内蔵する空間であるキャビティ（ｃａｖｉｔｙ）の加工において精密度が落ち、キャビティの厚みの公差を確保する過程で印刷回路基板の全体の厚みが増加するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前述した従来の問題点を解決するために案出されたもので、本発明の目的は埋め込みパターン（ｂｕｒｉｅｄ  ｐａｔｔｅｒｎ）の工法を適用して多層の印刷回路基板を製造する過程において、フォトレジストを用いてキャビティの空間を予め確保することにより高い精密度で基板の厚みを薄くできる印刷回路基板の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、電子素子が内蔵されるキャビティ（ｃａｖｉｔｙ）が形成された印刷回路基板を製造する方法において、（ａ）内層回路が埋め込まれたコア基板を提供する段階と、（ｂ）コア基板に層間導通のための第１ビア（ｖｉａ）を形成する段階と、（ｃ）キャビティの位置に対応するコア基板上の位置に第１フォトレジストを選択的に形成する段階と、（ｄ）コア基板に第１外層回路が形成される第１ビルドアップ層を積層する段階と、（ｅ）キャビティの位置に対応する第１ビルドアップ（ｂｕｉｌｄ−ｕｐ）層を選択的に除去した後、第１フォトレジストを除去する段階とを含む印刷回路基板の製造方法が提供される。
【０００７】
段階（ｅ）の後に、（ｆ）コア基板に電子素子と内層回路とが電気的に接続するようにボンディングパッド（ｂｏｎｄｉｎｇ  ｐａｄ）を形成する段階をさらに行うことができ、段階（ｆ）は内層回路の表面に選択的に金メッキを行うことにより達成されうる。
【０００８】
一方、段階（ａ）は、（ａ１）キャリアにシード層を積層する段階と、（ａ２）シード層に内層回路に対応する凹状パターンを形成する段階と、（ａ３）凹状パターンに伝導性材料を充填する段階とを経て行われることができ、段階（ａ２）はシード層に感光性フィルムを積層する段階と、感光性フィルムに対して選択的に露光及び現像を行って凹状パターンに対応する凸状パターンの第２フォトレジストを形成する段階とを経て行われることができる。
【０００９】
また、段階（ａ３）の後に、第２フォトレジストを除去する段階と、絶縁基板との圧着により、凹状パターンに充填されている伝導性材料を絶縁基板に転写する段階とをさらに行うことができる。
【００１０】
一方、段階（ｂ）は、（ｂ１）コア基板にビアホールを加工する段階と、（ｂ２）ビアホールの内壁及び第１フォトレジストが形成されるコア基板の一面に無電解メッキを行う段階と、（ｂ３）ビアホールに電解メッキを行う段階とを経て行われることができる。
【００１１】
また、段階（ｃ）の後に、コア基板に対してフラッシュエッチング（ｆｌａｓｈ  ｅｔｃｈｉｎｇ）をさらに行うこともでき、以後に第１フォトレジストとコア基板との間に介在された無電解メッキ層を除去する段階をさらに行うことができる。
【００１２】
段階（ｃ）は、コア基板に感光性フィルムを積層する段階と、感光性フィルムに対して選択的に露光及び現像を行う段階とを経て行われることができ、段階（ｄ）の後に、内層回路と第１外層回路とが電気的に接続するように第１ビルドアップ層に第２ビア（ｖｉａ）を形成する段階をさらに行うことができる。
【００１３】
段階（ｅ）は、（ｅ１）キャビティの位置に対応するように第１ビルドアップ層を加工して第１フォトレジストを露出させる段階と、（ｅ２）第１フォトレジストを除去する段階とを経て行われることができる。
【００１４】
また、段階（ｅ）の後に、キャビティに電子素子を内蔵し第１ビルドアップ層に、第２外層回路が形成された第２ビルドアップ層を積層する段階をさらに行うこともできる。
【発明の効果】
【００１５】
本発明の好ましい実施形態によれば、フォトレジストの厚みを調節することによりキャビティの厚みの公差を確保できるので基板製造の精密度を高めることができ、キャビティの高さを調節することにより基板全体の厚みを調節することができる。
【００１６】
また、回路パターンが絶縁材に埋め込まれる方法の埋め込みパターン工法を適用し外層回路及びコア回路を形成するため、基板の厚みが薄く、剛性は増加するし、内蔵された電子素子の歪みが低減し基板表面に屈曲がないので、平坦度が従来より向上される。
【００１７】
また、コア基板の表面に電子素子を内蔵するので、電子素子を内蔵する過程において別途のキャリア（Ｃａｒｒｉｅｒ）部材が不要となる。
【発明を実施するための最良の形態】
【００１８】
前述した以外の他の実施形態、特徴、利点が以下の図面、本発明の特許請求の範囲を含んだ発明の詳細な説明から明確になるだろう。
【００１９】
以下、本発明による印刷回路基板の製造方法の好ましい実施形態を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付与し、これに対する重複される説明は略する。
【００２０】
図１は本発明の好ましい実施形態による印刷回路基板の製造方法を示すフローチャートであり、図２は本発明の一実施形態により製造された印刷回路基板を示す断面図であり、図３ないし図７は本発明の一実施形態による印刷回路基板の製造工程を示す工程図であり、図８は本発明の一実施形態により製造された印刷回路基板に電子素子が内蔵されている基板の断面図である。
【００２１】
図２ないし図８を参照すると、キャリア１０ａ、１０ｂ、シード層２０ａ、２０ｂ、フォトレジスト３０ａ、３０ｂ、６０、内層回路４０ａ、４０ｂ、ビア４２、４６、絶縁基板５０、ソルダレジスト７０、キャビティ８０、ボンディングパッド９０、電子素子９５、電極９７が示されている。
【００２２】
段階ｓ１０は内層回路４０ａ、４０ｂが埋め込まれたコア基板を提供する段階である。先に、内層回路４０ａ、４０ｂが埋め込まれたコア基板を形成する方法に対して具体的に説明する。
【００２３】
先ず、キャリア１０ａ、１０ｂにシード層２０ａ、２０ｂを積層する。シード層２０ａ、２０ｂは銅材質からなってもよく、キャリア１０ａ、１０ｂに無電解メッキを行うことにより積層されることができる。しかし、これに限らず、シード層２０ａ、２０ｂの材質及び形成方法は多様に変更できる。
【００２４】
このように積層されたシード層２０ａ、２０ｂに感光性フィルムを積層し、選択的に露光及び現像を行う。このような工程によりシード層２０ａ、２０ｂの上にフォトレジスト３０ａ、３０ｂが形成され（図３の（ａ）参照）、このようなフォトレジスト３０ａ、３０ｂにより内層回路４０ａ、４０ｂに対応する凹状パターン３２ａ、３２ｂが形成されることができる。
【００２５】
以後、凹状パターン３２ａ、３２ｂに導電性材料を充填する。導電性材料は電解メッキにより凹状パターン３２ａ、３２ｂに充填されることができる。シード層２０ａ、２０ｂとして銅材質を用いた場合、導電性材料としても銅を用いることができる。
【００２６】
本実施形態では凹状パターン３２ａ、３２ｂに導電性材料を充填する方法として電解メッキを提示したが、これは設計上の必要により多様に変更できることは勿論である。このように凹状パターン３２ａ、３２ｂに充填された導電性材料は後に内層回路４０ａ、４０ｂの機能を果たすことになる。
【００２７】
凹状パターン３２ａ、３２ｂに導電性材料を充填した後にフォトレジスト３０ａ、３０ｂを除去して、絶縁基板５０に導電性材料を転写するための準備をする。（図３の（ｂ）参照）
【００２８】
次に、絶縁基板５０を間に介在して図４の（ａ）のように整列した後、図４の（ｂ）に示されているようにキャリア１０ａ、１０ｂと絶縁基板５０とを圧着する。このように圧着することにより内層回路４０ａ、４０ｂが絶縁基板５０に埋め込まれる。
【００２９】
以後、絶縁基板５０に内層回路４０ａ、４０ｂだけを残すために４の（ｃ）のようにキャリア１０ａ、１０ｂを除去し、シード層２０ａ、２０ｂを除去する。前述したようにシード層２０ａ、２０ｂを銅材質から形成した場合、エッチングを行うことによりシード層２０ａ、２０ｂを除去することができる。
【００３０】
以上のような過程を経て内層回路４０ａ、４０ｂが埋め込まれたコア基板を提供することができる。
【００３１】
段階ｓ２０はコア基板に層間導通のためのビア４２を形成する段階である。すなわち、コア基板の両面に埋め込まれた内層回路４０ａ、４０ｂが互いに電気的に接続するようにビア４２を形成する。以下で、ビア４２を形成する工程に対してより具体的に説明する。
【００３２】
先ず、段階ｓ２１で、図５の（ａ）のようにビアホール４２'を加工する。ビアホール４２'の加工はレーザドリリングのような方法で行われてもよく、その以外にも多様な方法により行われることができる。
【００３３】
段階ｓ２２で、前記のように加工されたビアホール４２'の内壁を含んだコア基板の一面に無電解メッキを行う。無電解メッキにより形成された無電解メッキ層４４、４４'はビアホール４２'に伝導性材質を充填するためのシード層の機能を果たすこともでき、後に説明するキャビティ８０の加工の際に公差確保の手段としての機能も果たすことができる。
【００３４】
段階ｓ２３で、加工されたビアホール４２'に伝導性材質を充填してビア４２を形成するために、ビアホール４２'に電解メッキを行う。このような過程は、ビアホール４２'に対応する位置だけが選択的に開放されたフォトレジスト（図示せず）をコア基板上に形成した後電解メッキすることにより果たすことができる。
【００３５】
このように電解メッキが済んだら、表面の平坦化のためにフラッシュエッチング（ｆｌａｓｈ  ｅｔｃｈｉｎｇ）を行い、その後フォトレジスト（図示せず）を除去する。このような過程を経て図５の（ｂ）のようにコア基板にビア４２が形成される。
【００３６】
段階ｓ３０はキャビティ８０が形成される位置に対応するコア基板上の位置にフォトレジスト６０を形成する段階である。このようなフォトレジスト６０は、コア基板に感光性フィルムを積層し、キャビティ８０が形成される位置の感光性フィルム部位を選択的に露光して、その後現像を行うことにより果たすことができる。以後、表面の平坦化のためにフラッシュエッチングをさらに行ってもよい。
【００３７】
このような過程を経て図６の（ａ）に示されているように、キャビティ８０が形成される位置に該当するコア基板上の位置にフォトレジスト６０が形成され、このようなフォトレジスト６０とコア基板との間にはビア４２の形成のために形成された無電解メッキ層４４の一部４４'が介在される。
【００３８】
すなわち、ビア４２の形成の後に行われたフラッシュエッチングによりフォトレジスト６０でカバーされなかった領域の無電解メッキ層は除去されるが、フォトレジスト６０でカバーされた領域の無電解メッキ層４４'は除去されない。
【００３９】
段階ｓ４０はコア基板に外層回路４０ｃ、４０ｄが形成されるビルドアップ層を積層する段階である。これは多層印刷回路基板を形成するためである。ビルドアップ層は前で説明したコア基板を形成する工程に従って形成することができる。
【００４０】
すなわち、ビルドアップ層もキャリアに外層回路４０ｃ、４０ｄに対応する凹状パターンを形成し凹状パターンに伝導性材料を充填した後、凹状パターンに形成された伝導性材料を絶縁基板に転写し（図６の（ｂ）参照）、キャリア１０ｃ、１０ｄを除去した後（図６の（ｃ）参照）、シード層２０ｃ、２０ｄを除去（図６の（ｄ）参照）する方法を経て形成されることができる。これに対するより具体的な説明はコア基板を形成する方法と同一または類似しているので省略する。
【００４１】
段階ｓ５０は内層回路４０ａ、４０ｂと外層回路４０ｃ、４０ｄとの間の導通のためのビア（図８の４６参照）を形成する段階である。すなわち、内層回路４０ａ、４０ｂと外層回路４０ｃ、４０ｄとが互いに電気的信号を交換できるようにビルドアップ層にビア４６を形成する。ビルドアップ層に形成されるビア４６は前で説明したコア基板にビア４２を形成する方法と同様の方法により形成されうる。
【００４２】
一方、図６にはビア４６を形成する過程に対しては示されていないが、これは前の説明と同様であるので理解のために図５を参照して説明する。
【００４３】
すなわち、先ず、レーザドリリングのような方法でビアホール（図示せず）を加工し、加工されたビアホール（図示せず）に無電解メッキを行った後、ビアホール（図示せず）に電解メッキを行うことによりビルドアップ層にビア４６を形成することができる。電解メッキが済んだら表面の平坦化のためにフラッシュエッチング（ｆｌａｓｈｅ  ｔｃｈｉｎｇ）を行えることは前述した通りである。
【００４４】
フラッシュエッチングを行った後、無電解メッキのために形成されたシード層（図示せず）を除去した後、ビルドアップ層に形成された外層回路４０ｃ、４０ｄを保護するために図６の（ｅ）のようにソルダレジスト７０を塗布する。この時、ソルダレジスト７０は、以下で説明する段階ｓ６０で加工される領域を除いた部分にだけ塗布されてもよい。
【００４５】
段階ｓ６０はキャビティ８０の位置に対応するビルドアップ層を選択的に除去した後、フォトレジスト６０及び無電解メッキ層４４'を除去する段階である。
【００４６】
この過程を詳しく説明すると、電子素子９５が内蔵される位置のビルドアップ層をＺ軸で加工してコア基板の表面に形成したフォトレジスト６０を露出させ（図７の（ａ）参照）、露出されたフォトレジスト６０を剥離して除去した後、フォトレジスト６０とコア基板の間に介在された無電解メッキ層４４'を除去することによりコア基板が露出されるようにして（図７の（ｂ）参照）キャビティ８０を形成する。
【００４７】
キャビティ８０の形成のためにビルドアップ層をＺ軸で加工する過程において、フォトレジスト６０及び無電解メッキ層４４'により加工公差を確保できるようになり、より高い精密度を提供できるようになる。
【００４８】
段階ｓ７０ではコア基板に、電子素子９５と内層回路４０ａとを電気的に接続するためのボンディングパッド９０を形成する段階である。すなわち、キャビティ８０内に電子素子９５をボンディング（ｂｏｎｄｉｎｇ）する前にボンディングのためのボンディングパッド９０を形成する。
【００４９】
ボンディングパッド９０は図７の（ｃ）に示されているように、コア基板に埋め込まれた内層回路４０ａ、４０ｂのうち所定の位置に形成され、内層回路４０ａ、４０ｂより電気伝導性が優れた物質からなることがよい。
【００５０】
例えば、内層回路４０ａ、４０ｂが銅材質からなった場合、ボンディングパッド９０は金材質からなることができる。すなわち、内層回路４０ａ、４０ｂのうち所定の位置に金を用いて電解メッキを行うことによりボンディングパッド９０を形成することができる。
【００５１】
段階ｓ８０はキャビティに電子素子９５を内蔵しビルドアップ層に、第２外層回路が形成された第２ビルドアップ層を積層する段階である。これは電子素子９５を内蔵した多層印刷回路基板を製造するためのことであって、図８に示されているようにキャビティに電子素子９５を内蔵することにより薄型のＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）基板を製造できるようになる。
【００５２】
第２外層回路（図示せず）が形成された第２ビルドアップ層（図示せず）を形成する方法は前で説明したビルドアップ層またはコア基板の場合と同一または類似しているので、これに対する具体的な説明は略する。
【００５３】
以上、本発明の好ましい実施形態による印刷回路基板の製造方法に対して説明したが、前述した実施形態以外の多くの実施形態が本発明の特許請求の範囲内に存在する。
【図面の簡単な説明】
【００５４】
【図１】本発明の好ましい実施形態による印刷回路基板の製造方法を示すフローチャートである。
【図２】本発明の一実施形態により製造された印刷回路基板を示す断面図である。
【図３】本発明の一実施形態による印刷回路基板の製造工程を示す工程図である。
【図４】本発明の一実施形態による印刷回路基板の製造工程を示す工程図である。
【図５】本発明の一実施形態による印刷回路基板の製造工程を示す工程図である。
【図６】本発明の一実施形態による印刷回路基板の製造工程を示す工程図である。
【図７】本発明の一実施形態による印刷回路基板の製造工程を示す工程図である。
【図８】本発明の一実施形態のより製造された印刷回路基板に電子素子が内蔵されている基板の断面図である。
【符号の説明】
【００５５】
１０ａ、１０ｂ  キャリア
２０ａ、２０ｂ  シード層
３０ａ、３０ｂ、６０  フォトレジスト
４０ａ、４０ｂ  内層回路
４４、４４'  無電解メッキ層
５０  絶縁基板
８０  キャビティ
９０  ボンディングパッド
９５  電子素子
９７  電極
【図１】
2008112996.tif 000003
【図２】
2008112996.tif 000004
【図３】
2008112996.tif 000005
【図４】
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【図５】
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【図６】
2008112996.tif 000008
【図７】
2008112996.tif 000009
【図８】
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