(57)【要約】【課題】電源電圧及び接地電圧間で、ラッチアップが発生するおそれがあった。【解決手段】（１）Ｐ型基板と、（２）Ｎ型ウェルと、（３）ＮＭＯＳトランジスタと、（４）Ｐ型タップと、（５）ＰＭＯＳトランジスタと、（６）Ｎ型タップと、を含み、更に、（７）寄生トランジスタが、前記低電圧が前記接地電圧より高くなることに起因するラッチアップを防止すべく、ドレインが前記低電圧に接続され、ソースが前記接地電圧に接続されたデプレッション型ＰＭＯＳトランジスタであって、前記低電圧が前記接地電圧より高くなるおそれがなくなるまでの間、ゲートが実質的に前記接地電圧に接続されていることによる導通状態によって前記低電圧を実質的に前記接地電圧に維持する前記デプレッション型ＰＭＯＳトランジスタと、を含む。【選択図】図２
2008211122.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型基板と、
前記Ｐ型基板中に設けられたＮ型ウェルと、
前記Ｐ型基板中に設けられ、ソース又はドレインが接地電圧に接続されたＮＭＯＳトランジスタと、
前記Ｐ型基板中に設けられ、当該Ｐ型基板を前記接地電圧より低くあるべき低電圧に規定すべく、当該低電圧に接続されている前記Ｐ型タップと、
前記Ｎ型ウェル中に設けられ、ソースが電源電圧に接続されているＰＭＯＳトランジスタと、
前記Ｎ型ウェル中に設けられ、当該Ｎ型ウェルを前記電源電圧に規定すべく、当該電源電圧に接続されている前記Ｎ型タップと、
前記ＰＭＯＳトランジスタ、前記Ｎ型ウェル、前記ＮＭＯＳトランジスタ、及び前記Ｐ型基板間に存在し得る寄生トランジスタが、前記低電圧が前記接地電圧より高くなることに起因して前記電源電圧及び前記接地電圧間でラッチアップを発生させることを防止すべく、ドレインが前記低電圧に接続され、ソースが前記接地電圧に接続されたデプレッション型ＰＭＯＳトランジスタであって、前記低電圧が前記接地電圧より高くなるおそれがなくなるまでの間、ゲートが実質的に前記接地電圧に接続されていることによる導通状態によって前記低電圧を実質的に前記接地電圧に維持する前記デプレッション型ＰＭＯＳトランジスタと、を含むことを特徴とする半導体装置。
【請求項２】
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートへの前記電源電圧の印加により、当該デプレッション型ＰＭＯＳトランジスタを前記導通状態から遮断状態に切り換えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートに接続されたＣＭＯＳトランジスタを更に含み、
当該ＣＭＯＳトランジスタのゲートに印加する電圧の切り換えにより、前記デプレッション型ＰＭＯＳトランジスタを前記導通状態又は遮断状態に切り換えることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電源電圧及び前記接地電圧から当該電源電圧より高い高電圧を生成する電源回路を更に含み、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートは、前記高電圧に接続されており、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートへの前記高電圧の印加により、当該デプレッション型ＰＭＯＳトランジスタを前記導通状態から遮断状態に切り換えることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記デプレッション型ＰＭＯＳトランジスタの前記ゲート及び前記接地電圧間に設けられ、当該デプレッション型ＰＭＯＳトランジスタの前記ゲートに蓄積され得る電荷を排出するディスチャージ用トランジスタを更に含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートに、当該デプレッション型ＰＭＯＳトランジスタを前記導通状態にするための電圧及び遮断状態にするための電圧を選択的に印加するための外部端子を更に含むことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツインウェル構造の下に設けられた、ＮＭＯＳトランジスタ、Ｐ型タップ、ＰＭＯＳトランジスタ、及びＮ型タップを含む半導体装置に関する。
【背景技術】
【０００２】
図１に図示された従来の半導体装置Ｓでは、Ｐ型基板ＰＳの電圧を規定するためのＰ型タップＳＴｐに印加される、接地電圧ＶＳＳより低くあるべき低電圧ＶＥＥ（例えば、−１０Ｖ）が、電源回路Ｐにより生成される。当該電源回路Ｐは、前記低電圧ＶＥＥの生成を、電源電圧ＶＤＤ（例えば、＋２．８Ｖ）を昇圧及び分圧等することにより行い、初期時には、即ち、当該電源電位ＶＤＤが与えられていない状態にある電源回路Ｐに当該電源電圧ＶＤＤが投入されたときには、当該電源電圧ＶＤＤの投入の後暫くしてから前記低電圧ＶＥＥを出力する。
【０００３】
【特許文献１】特開平１０−３２２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記電源回路Ｐが前記低電圧ＶＥＥを出力する前の段階では、前記低電圧ＶＥＥはいわゆる「浮き（floating）」の状態であり、しかも、前記電源電圧ＶＤＤの投入、並びに、例えば、当該電源電圧ＶＤＤに規定されるべきＮ型ウェルＮＷ及び前記低電圧の印加を受けるべきＰ型基板ＰＳ間に存在し得る寄生容量（図示せず。）の影響により、前記低電圧ＶＥＥが、例えば、０．７Ｖ（＝接地電圧ＶＳＳ＋第１の寄生トランジスタｔｒ１の順方向電圧降下）以上に達することがある。これにより、第１の寄生トランジスタｔｒ１が導通状態になり、当該導通状態により第２の寄生トランジスタｔｒ２のベース電圧が下がり、その結果、第２の寄生トランジスタｔｒ２も導通状態になる。第１の寄生トランジスタｔｒ１及び第２の寄生トランジスタｔｒ２の両方が導通状態になることにより、図１中の矢印で示されるように、Ｎ型タップＳＴｎ及びＮＭＯＳトランジスタＴＲｎ間が短絡するという、上記の特許文献１記載されたようなラッチアップが発生するおそれがあるという問題があった。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、上記した課題を解決すべく、
Ｐ型基板と、
前記Ｐ型基板中に設けられたＮ型ウェルと、
前記Ｐ型基板中に設けられ、ソース又はドレインが接地電圧に接続されたＮＭＯＳトランジスタと、
前記Ｐ型基板中に設けられ、当該Ｐ型基板を前記接地電圧より低くあるべき低電圧に規定すべく、当該低電圧に接続されている前記Ｐ型タップと、
前記Ｎ型ウェル中に設けられ、ソースが電源電圧に接続されているＰＭＯＳトランジスタと、
前記Ｎ型ウェル中に設けられ、当該Ｎ型ウェルを前記電源電圧に規定すべく、当該電源電圧に接続されている前記Ｎ型タップと、
前記ＰＭＯＳトランジスタ、前記Ｎ型ウェル、前記ＮＭＯＳトランジスタ、及び前記Ｐ型基板間に存在し得る寄生トランジスタが、前記低電圧が前記接地電圧より高くなることに起因して前記電源電圧及び前記接地電圧間でラッチアップを発生させることを防止すべく、ドレインが前記低電圧に接続され、ソースが前記接地電圧に接続されたデプレッション型ＰＭＯＳトランジスタであって、前記低電圧が前記接地電圧より高くなるおそれがなくなるまでの間、ゲートが実質的に前記接地電圧に接続されていることによる導通状態によって前記低電圧を実質的に前記接地電圧に維持する前記デプレッション型ＰＭＯＳトランジスタと、を含む。
【０００６】
前記本発明に係る半導体装置によれば、前記デプレッション型ＰＭＯＳトランジスタが、前記低電圧が前記接地電圧より高くなるおそれがなるなるまでの間、前記低電圧を前記接地電圧に維持することにより、前記寄生トランジスタが導通状態になることを回避することから、上記したラッチアップの発生を防止することが可能となる。
【０００７】
上記した本発明に係る半導体装置では、前記デプレッション型ＰＭＯＳトランジスタの前記ゲートへの前記電源電圧の印加により、当該デプレッション型ＰＭＯＳトランジスタを前記導通状態から遮断状態に切り換える。
【０００８】
上記した本発明に係る半導体装置では、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートに接続されたＣＭＯＳトランジスタを更に含み、
当該ＣＭＯＳトランジスタのゲートに印加する電圧の切り換えにより、前記デプレッション型ＰＭＯＳトランジスタを前記導通状態又は遮断状態に切り換える。
【０００９】
上記した本発明に係る半導体装置では、
前記電源電圧及び前記接地電圧から当該電源電圧より高い高電圧を生成する電源回路を更に含み、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートは、前記高電圧に接続されており、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートへの前記高電圧の印加により、当該デプレッション型ＰＭＯＳトランジスタを前記導通状態から遮断状態に切り換える。
【００１０】
上記した本発明に係る半導体装置では、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲート及び前記接地電圧間に設けられ、当該デプレッション型ＰＭＯＳトランジスタの前記ゲートに蓄積され得る電荷を排出するディスチャージ用トランジスタを更に含む。
【００１１】
上記した本発明に係る半導体装置では、
前記デプレッション型ＰＭＯＳトランジスタの前記ゲートに、当該デプレッション型ＰＭＯＳトランジスタを前記導通状態にするための電圧及び遮断状態にするための電圧を選択的に印加するための外部端子を更に含む。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体装置の実施例について図面を参照して説明する。
【００１３】
〈構成〉
実施例の半導体装置Ｓは、図１に示されるように、基本的に、従来の半導体装置と同様な構成を有する。実施例の半導体装置Ｓは、詳しくは、Ｐ型基板ＰＳと、Ｎ型ウェルＮＷと、ＮＭＯＳトランジスタＴＲｎと、ＰＭＯＳトランジスタＴＲｐと、Ｐ型タップＳＴｐと、Ｎ型タップＳＴｎとを含み、電源電圧ＶＤＤと、接地電圧ＶＳＳと、電源回路Ｐにより電源電圧ＶＤＤ及び接地電圧ＶＳＳから生成される、当該接地電圧ＶＳＳより低くあるべき低電圧ＶＥＥとの印加を受け、これら３つの電圧ＶＤＤ、ＶＳＳ、ＶＥＥに基づき動作する。
【００１４】
電源回路Ｐは、電源電圧ＶＤＤ及び接地電圧ＶＳＳ間の電圧差（２．８Ｖ）に昇圧及び分圧等を施すことにより、上記した低電圧ＶＥＥを作成し、電源電圧ＶＤＤが印加されていない電源回路Ｐに当該電源電圧ＶＤＤが投入されると、前記低電圧ＶＥＥの出力を、当該電源電圧ＶＤＤの投入後直ちに開始するのではなく、暫くした後に開始する。また、前記低電圧ＶＥＥは、前記電源回路Ｐにより本来の低電圧ＶＥＥが出力されるまでの間、いわゆる「浮き」の状態にある。
【００１５】
電源回路Ｐは、また、図５に示されるような、電源電圧ＶＤＤより高い高電圧ＶＨＧ（例えば、＋１５Ｖ）を、低電圧ＶＥＥに基づき作成する。
【００１６】
Ｐ型基板ＰＳは、Ｐ型タップＳＴｐを介して、前記低電圧ＶＥＥに維持される。
【００１７】
Ｎ型ウェルＮＷは、Ｐ型基板ＰＳ中に形成されている。
【００１８】
ＮＭＯＳトランジスタＴＲｎは、Ｐ型基板ＰＳの表面に形成されており、ソースＳｎ（又はドレインＤｎ）には、接地電圧ＶＳＳが印加され、他方で、ドレインＤｎ（又はソースＳｎ）には、低電圧ＶＥＥが印加される。
【００１９】
ＰＭＯＳトランジスタＴＲｐは、Ｎ型ウェルＮＷの表面に形成されており、ソースＳｐには、電源電圧ＶＤＤが印加される。
【００２０】
Ｐ型タップＳＴｐは、上記したように、Ｐ型基板ＰＳを低電圧ＶＥＥに規定すべく、電源回路Ｐにより低電圧ＶＥＥを印加される。
【００２１】
Ｎ型タップＳＴｎは、Ｎ型ウェルＮＷを電源電圧ＶＤＤに規定すべく、当該電源電圧ＶＤＤを印加される。
【００２２】
上記した構成を有する実施例の半導体装置Ｓでは、ＰＭＯＳトランジスタＴＲｐ、Ｐ型基板ＰＳ、ＮＭＯＳトランジスタＴＲｎ、及びＮ型ウェルＮＷ間に、第１の寄生トランジスタｔｒ１及び第２の寄生トランジスタｔｒ２が形成されている。上述した従来の半導体装置と同様に、電源電圧ＶＤＤが投入されていない電源回路Ｐが当該電源電圧ＶＤＤの投入を受けても、当該投入後、直ちに、本来の電圧（−１０Ｖ）である低電圧ＶＥＥを出力するのではなく、暫くした後に、本来の電圧である低電圧ＶＥＥを出力する。当該本来の電圧である低電圧ＶＥＥの出力が開始されるまでの間に、Ｐ型タップＳＴｐが、前記電源電圧ＶＤＤがＮ型タップＳＴｎに印加されること、及び、Ｐ型基板ＰＳ及びＮ型ウェルＮＷ間に寄生容量が存在し得ることに起因して、第１の寄生トランジスタｔｒ１を導通状態にするような電圧（エミッタの電圧である接地電圧ＶＳＳより０．７Ｖ以上高い電圧）になることにより、第１の寄生トランジスタｔｒ１が導通状態になる。これにより、第２の寄生トランジスタｔｒ２のベース電圧が当該第２の寄生トランジスタｔｒ２を導通状態にするほどに低下し、その結果、第２の寄生トランジスタｔｒ２も導通状態になり、最終的に、第１、第２の寄生トランジスタｔｒ１、ｔｒ２の両方が導通状態になる。これら２つの導通により、図１の矢印で示されるように、電源電圧ＶＤＤ及び接地電圧ＶＳＳにラッチアップが発生するおそれがある。要約すれば、Ｐ型タップＳＴｐに低電圧ＶＥＥが本来の電圧として印加されるまでの間に、電源電圧ＶＤＤの投入及び寄生容量の存在に起因して、Ｐ型タップＳＴｐの電圧が０．７Ｖ以上になることにより、第１、第２の寄生トランジスタｔｒ１、ｔｒ２の両方が導通状態になり、電源電圧ＶＤＤ及び接地電圧ＶＳＳ間にラッチアップを生じるおそれがある。
【００２３】
実施例の半導体装置Ｓは、上記した従来と同様な基本的な構成に加えて、上記したラッチアップを防止すべく、図２に示されるような、従来と異なる構成を有する。実施例の半導体装置Ｓは、詳細には、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐと、抵抗器Ｒ１とを更に含み、当該デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、ソースが接地電圧ＶＳＳに接続されており、ドレインが低電圧ＶＥＥに接続されており、ゲートが電源電圧ＶＤＤに接続されており、また、抵抗器Ｒ１は、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲートを実質的に接地電位ＶＳＳに規定することができるように、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲート及び接地電圧ＶＳＳ間に設けられている。
【００２４】
〈動作及び効果〉
実施例の半導体装置Ｓでは、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、当該トランジスタＤＥＰ＿ＴＲｐがデプレッション型であり、かつ、ゲート電圧が抵抗器Ｒ１により、当初から、即ち、電源電圧ＶＤＤを投入される以前から、接地電圧ＶＳＳに規定されることから、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、当初から、導通状態であり、その結果、Ｐ型タップＳＴｐは、当初、接地電圧ＶＳＳに規定される。これにより、電源電圧ＶＤＤが投入された後から電源回路Ｐが本来の低電圧ＶＥＥを出力するまでの間に、前記電源電圧ＶＤＤの投入により、より正確には、Ｎ型タップＳＴｎへの電源電圧ＶＤＤの印加によりＰ型タップＳＴｐの電圧が＋０．７Ｖ以上に上昇するおそれがあっても、Ｐ型タップＳＴｐの電圧は、導通状態にあるデプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐにより接地電圧ＶＳＳに規定され続けることから、即ち、＋０．７Ｖ以上にならない。その結果、第１の寄生トランジスタｔｒ１は導通状態にならず、それにより、第２の寄生トランジスタｔｒ２もまた導通状態にならず、結果的に、図１の矢印で示されるような、電源電圧ＶＤＤ及び接地電圧ＶＳＳ間のラッチアップを防止することができる。
【００２５】
電源電圧ＶＤＤが投入された後、図３に示されるように、電源電圧ＶＤＤが０Ｖから＋２．８Ｖに向けて立ち上がるときに、電源電圧ＶＤＤが所定の電圧Ｖｄに達すると、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは導通状態から遮断状態に切り換わり、その結果、Ｐ型タップＳＴｐは、接地電圧ＶＳＳから切り離され、以後、本来の電圧である低電圧ＶＥＥ、即ち、−１０Ｖに維持される。
【００２６】
実施例の半導体装置Ｓでは、当初から、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲート電圧が、概ね接地電圧ＶＳＳに規定されるのであれば、抵抗器１を用いなくても、上記したと同様な効果を得ることができる。
【００２７】
《変形例１》
変形例１の半導体装置は、図１に図示の実施例の半導体装置Ｓと同様な構成を有し、また、図２に図示された実施例の構成に代えて、図４に図示された変形例１特有の構成を有する。変形例１の半導体装置では、より詳しくは、実施例の半導体装置Ｓと同様な、ソースが接地電圧ＶＳＳに接続されておりかつドレインが低電圧ＶＥＥに接続されているデプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐ、及び、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲート及び接地電圧ＶＳＳ間に設けられた抵抗器Ｒ２を含み、他方で、実施例の半導体装置Ｓと異なり、ゲートアレイＧＡ、及び、当該ゲートアレイＧＡとデプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐとの間に設けられたＣＭＯＳトランジスタＴＲｃを含む。
【００２８】
変形例１の半導体装置では、ゲートアレイＧＡは、当初から、ＣＭＯＳトランジスタＴＲｃが接地電圧ＶＳＳを出力するようにＣＭＯＳトランジスタＴＲｃの切換状態を制御し、これにより、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、当初から、導通状態であり、その結果、低電圧ＶＥＥは、当初から、接地電圧ＶＳＳに規定され、これにより、実施例の半導体装置Ｓと同様にして、電源電圧ＶＤＤ及び接地電圧ＶＳＳ間のラッチアップを防止することができる。
【００２９】
変形例１の半導体装置では、電源電圧ＶＤＤが投入された後、例えば、図３に示されるように、電源電圧ＶＤＤが所定の電圧Ｖｄに達する頃に、ゲートアレイＧＡは、ＣＭＯＳトランジスタＴＲｃが電源電圧ＶＤＤを出力するようにＣＭＯＳトランジスタＴＲｃの切換状態を制御し、これにより、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、遮断状態になり、その結果、Ｐ型タップＳＴｐは、以後、接地電圧ＶＳＳから切り離され、本来の低電圧ＶＥＥに規定される電圧に維持される。
【００３０】
抵抗器Ｒ２は、実施例１の抵抗器Ｒ１と同様に、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲート電圧が、抵抗器Ｒ２が無くても、当初から、実質的に接地電圧ＶＳＳに維持されるのであれば、設けなくても、上記した効果を得ることができる。
【００３１】
《変形例２》
変形例２の半導体装置は、図１に図示の実施例の半導体装置Ｓの構成を有し、また、図２に図示の実施例の構成に代えて、図５に図示の変形例２特有の構成を有する。変形例２の半導体装置では、より詳しくは、実施例の半導体装置Ｓと同様な、ソースが接地電圧ＶＳＳに接続されておりかつドレインが低電圧ＶＥＥに接続されているデプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐ、及び、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲート及び接地電圧ＶＳＳ間に設けられた抵抗器Ｒ３を含み、他方で、実施例の半導体装置Ｓと異なり、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲートには、（１）電源回路Ｐから高電圧ＶＨＧが印加され、（２）当該ゲート及び接地電圧ＶＳＳ間にディスチャージ用ＮＭＯＳトランジスタＤＩＳ＿ＴＲｎが設けられており、（３）デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのドレイン及び低電圧ＶＥＥ間に抵抗器Ｒ４が設けられている。
【００３２】
変形例２の半導体装置では、実施例の半導体装置Ｓと同様に、当初から、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐが、抵抗器Ｒ３によってゲートが接地電位ＶＳＳに規定されていることにより、当初から、導通状態にあり、これにより、当初、低電圧ＶＥＥを接地電位ＶＳＳに規定することから、電源電圧ＶＤＤが投入されることに起因する、電源電圧ＶＤＤ及び接地電圧ＶＳＳ間のラッチアップを防止することができる。
【００３３】
変形例２の半導体装置では、電源電圧ＶＤＤが投入された後、電源回路Ｐが、本来の高電圧ＶＨＧの出力を開始すると、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲートは、当該高電圧ＶＨＧに規定され、これにより、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、導通状態から遮断状態に切り換わり、その結果、Ｐ型タップＳＴｐは、低電圧ＶＥＥに規定される電圧に維持される。
【００３４】
抵抗器Ｒ４は、接地電圧ＶＳＳ及び低電圧ＶＥＥ間の電流を制限する機能を有し、電源回路Ｐが高電圧ＶＨＧを生成するには本来の電圧に達した低電圧ＶＥＥが必要であり、当該低電圧ＶＥＥが、接地電圧ＶＳＳに固定されてしまうと、電源回路Ｐは、本来の低電圧ＶＥＥを生成することができず、その結果、高電圧ＶＨＧをも生成することができなくなるという事態を回避するために設けられている。
【００３５】
ディスチャージ用ＮＭＯＳトランジスタＤＩＳ＿ＴＲｎは、今回、電源電圧ＶＤＤを投入して半導体装置を動作させた後に電源電圧ＶＤＤを遮断した後、次回に、同様に、電源電圧ＶＤＤを投入するに先立ち、今回の電源電圧ＶＤＤの投入により、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲートに蓄積されている電荷を排出するという機能を有する。当該機能により、次回、電源電圧ＶＤＤを投入する前から、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲート電圧が、高電圧ＶＨＧ近傍になってしまっていることに起因して、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐが当初から遮断状態になってしまうという事態を回避することが可能となる。
【００３６】
《変形例３》
変形例３の半導体装置は、図１に図示の実施例の半導体装置Ｓの構成を有し、また、図２に図示の実施例の構成に代えて、図６に図示の変形例３特有の構成を有する。変形例３の半導体装置では、より詳しくは、実施例の半導体装置Ｓと同様な、ソースが接地電圧ＶＳＳに接続されておりかつドレインが低電圧ＶＥＥに接続されているデプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐを含み、他方で、実施例の半導体装置Ｓと異なり、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐのゲートに接続された外部端子Ｔを更に含む。ここで、外部端子Ｔは、半導体装置の外部から、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐを導通状態又は遮断状態に切り換えるための電圧の入力を受ける。
【００３７】
変形例３の半導体装置では、当初から、外部端子Ｔに、例えば、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐを導通状態にするための電圧（例えば、接地電圧ＶＳＳ）を受けることにより、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは、当初から、導通状態になっており、これにより、低電圧ＶＥＥは、接地電圧ＶＳＳに維持される。これにより、実施例の半導体装置Ｓと同様に、電源電圧ＶＤＤ及び接地電圧ＶＳＳ間のラッチアップを防止することが可能となる。
【００３８】
電源電圧ＶＤＤが投入された後、実施例の半導体装置Ｓと同様に、電源電圧ＶＤＤが所定の電圧Ｖｄに達する頃に、外部端子Ｔに、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐを遮断状態にするための電圧（例えば、電源電圧ＶＤＤ）を受けることにより、デプレッション型ＰＭＯＳトランジスタＤＥＰ＿ＴＲｐは遮断状態になり、その結果、Ｐ型タップＳＴｐは、接地電圧ＶＳＳから切り離され、以後、低電圧ＶＥＥにより定める電圧に規定される。
【図面の簡単な説明】
【００３９】
【図１】実施例及び従来の半導体装置の基本的な構成を示す図。
【図２】実施例のラッチアップ防止のための構成を示す図。
【図３】実施例のラッチアップ防止のための構成の動作を示す図。
【図４】変形例１のラッチアップ防止のための構成を示す図。
【図５】変形例２のラッチアップ防止のための構成を示す図。
【図６】変形例３のラッチアップ防止のための構成を示す図。
【符号の説明】
【００４０】
ＤＥＰ＿ＴＲｐ…デプレッション型ＰＭＯＳトランジスタ、Ｒ１…抵抗器、ＶＤＤ…電源電圧、ＶＳＳ…接地電圧、ＶＥＥ…低電圧。
【図１】
2008211122.tif 000003
【図２】
2008211122.tif 000004
【図３】
2008211122.tif 000005
【図４】
2008211122.tif 000006
【図５】
2008211122.tif 000007
【図６】
2008211122.tif 000008