(57)【要約】【課題】所望のリファレンスセル電流値への収束や、不揮発性メモリ装置毎に最適なサイクルマージン値の設定が可能なリファレンスセルのプログラム方法を提供する。【解決手段】メモリセルゲート電圧VCCR設定ステップにおいて、複数個のメモリセルのゲート電圧に所定のVCCR初期値を与える。その後、リファレンスセルゲート電圧VCR設定ステップにおいて、リファレンスセルのゲート電圧に所定の電圧マージンと前記所定のVCCR初期値との加算値を与える。その後、パルス・ベリファイループにおいて、前記所定のVCCR初期値のゲート電圧が印加された複数個のメモリセルの各々のメモリセル電流値と、前記加算値のゲート電圧が印加されたリファレンスセルのリファレンスセル電流値とを比較し、前記各々のメモリセル電流値と前記リファレンスセル電流値との差分値が所定の許容値以内であるとき、前記リファレンスセルのプログラムを完了する。【選択図】図４
2008262615.tif 000002
【特許請求の範囲】
【請求項１】
ブランク状態の複数個のメモリセルとリファレンスセルとを備えた不揮発性メモリ装置におけるリファレンスセルのプログラム方法であって、
不揮発性メモリ装置毎に決定される所定のVCCR初期値を、前記複数個のメモリセルのゲート電圧に与えるように設定するメモリセルゲート電圧VCCR設定ステップと、
他の不揮発性メモリ装置との間で共通に決定される所定の電圧マージンと前記所定のVCCR初期値との加算値を、前記リファレンスセルのゲート電圧に与えるように設定するリファレンスセルゲート電圧VCR設定ステップと、
前記リファレンスセルにプログラムパルスを印加するリファレンスセルプログラムパルス印加ステップと、
前記リファレンスセルのリファレンスセル電流をベリファイするリファレンスセル電流ベリファイステップとを備え、
前記リファレンスセルプログラムパルス印加ステップとリファレンスセル電流ベリファイステップとはパルス・ベリファイループを構成し、
前記リファレンスセル電流ベリファイステップにおいて、
前記所定のVCCR初期値のゲート電圧が印加された複数個のメモリセルの各々のメモリセル電流値と、前記加算値のゲート電圧が印加されたリファレンスセルのリファレンスセル電流値とを比較し、
前記各々のメモリセル電流値と前記リファレンスセル電流値との差分値が所定の許容値以内であるとき、前記パルス・ベリファイループから分岐して、前記リファレンスセルのプログラムを完了する
ことを特徴とするリファレンスセルのプログラム方法。
【請求項２】
前記請求項１記載のリファレンスセルのプログラム方法において、
前記所定のVCCR初期値は、不揮発性メモリ装置の外部におけるメモリセル電流値に相関する値である
ことを特徴とするリファレンスセルのプログラム方法。
【請求項３】
前記請求項１記載のリファレンスセルのプログラム方法において、
前記所定のVCCR初期値は、不揮発性メモリ装置の内部におけるメモリセル電流値に相関する値である
ことを特徴とするリファレンスセルのプログラム方法。
【請求項４】
前記請求項１記載のリファレンスセルのプログラム方法において、
さらに、リファレンスセル電流テストステップを備え、
前記リファレンスセル電流テストステップにおいて、
前記パルス・ベリファイループにおいてプログラムされたリファレンスセルに前記加算値のゲート電圧を印加し、
その後、前記リファレンスセルのリファレンスセル電流値と前記リファレンスセルのセル電流ターゲット値とを比較し、
前記リファレンスセル電流値と前記セル電流ターゲット値との差分値が所定の許容値以内であるとき、リファレンスセルのプログラムを完了し、
前記差分値が前記所定の許容値よりも大きいとき、前記所定のVCCR初期値を所定の増分値だけ減分して、前記パルス・ベリファイループに分岐する
ことを特徴とするリファレンスセルのプログラム方法。
【請求項５】
前記請求項４記載のリファレンスセルのプログラム方法において、
前記差分値が前記所定の許容値よりも大きく、且つ前記リファレンスセル電流値が前記セルターゲット値よりも小さいとき、リファレンスセルのプログラムをフェイルとして完了する
ことを特徴とするリファレンスセルのプログラム方法。
【請求項６】
前記請求項１記載のリファレンスセルのプログラム方法において、
さらに、リファレンスセルゲート電圧探索ステップと、メモリセルゲート電圧探索ステップとを備え、
前記リファレンスセルゲート電圧探索ステップにおいて、
前記リファレンスセルのリファレンスセル電流値と前記リファレンスセルのセル電流ターゲット値との差分値が所定の許容値以下となるリファレンスセルゲート電圧値を求め、
前記メモリセルゲート電圧探索ステップにおいて、
前記リファレンスセルゲート電圧探索ステップで求めたリファレンスセルゲート電圧値を前記リファレンスセルに与えた状態で、前記複数個のメモリセルに印加されるゲート電圧値を変化させて、それらのメモリセルのメモリセル電流値と前記リファレンスセルのリファレンスセル電流値との比較を行い、前記メモリセル電流値が前記リファレンスセル電流値よりも小さいと判定されるメモリセル数が所定の範囲内となるメモリセルのゲート電圧値を求め、
前記メモリセルゲート電圧探索ステップで求めたゲート電圧値を前記所定のVCCR初期値として設定する
ことを特徴とするリファレンスセルのプログラム方法。
【請求項７】
前記請求項１記載のリファレンスセルのプログラム方法において、
さらに、高VTメモリセル探索ステップと、メモリセルゲート電圧探索ステップとを備え、
前記高VTメモリセル探索ステップにおいて、
前記リファレンスセルに対して、そのリファレンスセル電流値が所定の動作範囲内となるように設定されたリファレンスセルゲート電圧値を与えた状態で、前記複数個のメモリセルのゲート電圧値を変化させて、前記複数個のメモリセルの各々のメモリセル電流値と前記リファレンスセルのリファレンスセル電流値との比較を行い、前記メモリセル電流値がリファレンスセル電流値よりも小さいと判定されるメモリセル数が所定の範囲内であるときに、前記メモリセル数に属するメモリセルアドレスを記憶し、
前記メモリセルゲート電圧探索ステップにおいて、
前記メモリセル数に属するメモリセルアドレスの全てのメモリセルに関して、各々のメモリセルのメモリセル電流値とメモリセル電流ターゲット値との差分値が所定の許容値以下となるメモリセルのゲート電圧値を求め、
前記メモリセルゲート電圧探索ステップで求めたゲート電圧値を前記所定のVCCR初期値として設定する
ことを特徴とするリファレンスセルのプログラム方法。
【請求項８】
複数個のメモリセルと、
少なくとも１つのリファレンスセルアレイと、
差動センスアンプとを備え、
前記少なくとも１つのリファレンスセルアレイは、
消去ベリファイ時に選択される消去ベリファイ用のEVリファレンスセルと、読み出し時に選択される読み出し動作用のRDリファレンスセルと、プログラムベリファイ時に選択されるプログラムベリファイ用のPVリファレンスセルとを有し、
前記EVリファレンスセルは、消去ベリファイの動作時に、消去ゲート電圧値でバイアスされて消去リファレンスセル電流を流し、
前記RDリファレンスセルは、読み出し動作時に、読み出しゲート電圧値でバイアスされて読み出しリファレンスセル電流を流し、
前記PVリファレンスセルは、プログラム動作時に、プログラムゲート電圧値でバイアスされてプログラムリファレンスセル電流を流し、
前記消去リファレンスセル電流の電流値、前記読み出しリファレンスセル電流の電流値、及び前記プログラムリファレンスセル電流の電流値は、他の不揮発性メモリ装置との間で共通な所定の値に設定され、
前記プログラムゲート電圧値、前記読み出しゲート電圧値、前記消去ゲート電圧値の順に、各々のゲート電圧値は高く、
前記消去ゲート電圧値は、不揮発性メモリ装置毎に決定される値であり、
前記読み出しゲート電圧値と前記消去ゲート電圧値との差分値、及び前記プログラムゲート電圧値と前記読み出しゲート電圧値と差分値は、各々、他の不揮発性メモリ装置との間で共通な所定の値に設定される
ことを特徴とする不揮発性メモリ装置。
【請求項９】
前記請求項８記載の不揮発性メモリ装置において、
前記他の不揮発性メモリ装置との間で共通な所定の値は、前記請求項１記載のリファレンスセルのプログラム方法を用いて設定される
ことを特徴とする不揮発性メモリ装置。
【請求項１０】
複数個のメモリセルと、
リファレンスセルと、
差動センスアンプとを備え、
前記リファレンスセルは、消去ベリファイ時、読み出し動作時及びプログラムベリファイ時の各々の動作時で共通に用いられ、
消去ベリファイの動作時には、前記リファレンスセルは読み出しゲート電圧値でバイアスされて所定のリファレンスセル電流を流すと共に、メモリセルは消去ゲート電圧値でバイアスされ、
読み出し動作時には、前記リファレンスセルは前記読み出しゲート電圧値でバイアスされて前記所定のリファレンスセル電流を流すと共に、メモリセルは前記読み出しゲート電圧値でバイアスされ、
プログラム動作時には、前記リファレンスセルは前記読み出しゲート電圧値でバイアスされて前記所定のリファレンスセル電流を流すと共に、メモリセルはプログラムゲート電圧値でバイアスされ、
前記所定のリファレンスセル電流の電流値は、他の不揮発性メモリ装置との間で共通な所定の値に設定され、
前記プログラムゲート電圧値、前記読み出しゲート電圧値、前記消去ゲート電圧値の順に、各々のゲート電圧値は高く、
前記消去ゲート電圧値は、不揮発性メモリ装置毎に決定される値であり、
前記読み出しゲート電圧値と前記消去ゲート電圧値との差分値、及び前記プログラムゲート電圧値と前記読み出しゲート電圧値との差分値は、各々、他の不揮発性メモリ装置との間で共通な所定の値に設定される
ことを特徴とする不揮発性メモリ装置。
【請求項１１】
前記請求項１０記載の不揮発性メモリ装置において、
前記他の不揮発性メモリ装置との間で共通な所定の値は、前記請求項１記載のリファレンスセルのプログラム方法を用いて設定される
ことを特徴とする不揮発性メモリ装置。
【請求項１２】
前記請求項８記載の不揮発性メモリ装置において、
前記少なくとも１つのリファレンスセルアレイは、
さらに、ハイレベルプログラムベリファイ時に選択されるハイレベルプログラム動作用のPVHリファレンスセルを有し、
前記PVHリファレンスセルは、ハイレベルプログラムベリファイの動作時に、前記プログラムゲート電圧値でバイアスされてハイレベルプログラムリファレンスセル電流を流し、
前記ハイレベルプログラムリファレンスセル電流の電流値は、前記プログラムリファレンスセル電流の電流値よりも小さな値に設定される
ことを特徴とする不揮発性メモリ装置。
【請求項１３】
前記請求項１２記載の不揮発性メモリ装置において、
前記複数個のメモリセルは、各々のドレインビット線を共通にするバーチャルグランドアレイであり、
前記プログラムリファレンスセル電流の電流値と前記ハイレベルプログラムリファレンスセル電流の電流値との差分値を、隣接メモリセルへのセル電流リーク値に相当させる
ことを特徴とする不揮発性メモリ装置。
【請求項１４】
ハイレベルプログラム動作用のPVHリファレンスセル及びプログラム動作用のPVリファレンスセルのリファレンスセルのプログラム方法であって、
前記PVHリファレンスセルのプログラムを行うPVHリファレンスセルプログラムステップと、
前記不揮発性メモリ装置に備えた複数個のメモリセルを物理チェッカー状態にプログラムする物理チェッカープログラムステップと、
前記PVリファレンスセルのプログラムを行うPVリファレンスセルプログラムステップとを備え、
前記PVHリファレンスセルプログラムステップでは、前記請求項１記載のリファレンスセルのプログラム方法を用いて、前記PVHリファレンスセルのプログラムを行い、
前記PVリファレンスセルプログラムステップでは、前記請求項１記載のリファレンスセルのプログラム方法を用いて、前記PVHリファレンスセルプログラムステップにおけるリファレンスセルのゲート電圧によってセル電流ベリファイを実施して、PVリファレンスセルをプログラムする
ことを特徴とするリファレンスセルのプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュEEPROM等の不揮発性メモリ装置におけるメモリセルの読み出し及び、メモリセルのしきい値の制御判定プロセスである消去ベリファイやプログラムベリファイに用いるリファレンスセルのプログラム方法及びこれを用いた不揮発性メモリ装置に関し、特に、NROM型不揮発性メモリ装置に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリやEEPROM等の不揮発性メモリ装置では、微細化されたメモリセルを用いて、大容量のメモリアレイ構成を実現している。これらの不揮発性メモリ装置では、その大規模なメモリ全域に渡って、メモリセルのデータを広い温度電圧動作範囲で正確に読み出すことが要求されている。読み出し動作、並びにプログラムのしきい値及び消去のしきい値の判定プロセスであるプログラムベリファイ、消去ベリファイといったマージン読み出し動作においては、メモリセルに格納されたアナログ値をデジタル値に変換する際にリファレンス信号が必要である。このリファレンス信号を生成するデバイスとして、メモリセルと類似の特性を持つリファレンスセルが用いられている。
【０００３】
一般的に、プログラム状態又は消去状態にセットされるメモリセルは、読み出し時のリファレンスセルに対してマージン値を持つようにセットされている。このマージン値は、メモリセルのしきい値の温度、電圧変動、プログラム状態及び消去状態の実現のためにメモリセルに注入したキャリアの流出に起因するリテンションロスといったしきい値のドリフトを受けた場合であっても、メモリセルの読み出し論理値が変動しないように設定される。
【０００４】
不揮発性メモリ装置において、リファレンスセル方式と差動型のセンスアンプとを採用することにより、リファレンスセルの特性によって、メモリセルの温度電圧特性によるセル電流やしきい値のドリフトを抑制し、メモリセルの微細化によるリテンション特性の劣化等のマージンロスを補っている。
【０００５】
上記のように、リファレンスセルを採用した不揮発性メモリ装置では、マージンロスを補うことが可能であるので、今後、さらなるメモリセルの微細化を進めることできる。
【０００６】
近年では、メモリセルの主流な物理的構造は、従来から用いられているフローティングゲート型から、より微細化の容易なマルチビットのONO膜をデータリテンション材料に用いたNROM型に変わりつつある。
【０００７】
NROM型メモリセルは、チャンネルホットエレクトロンの選択的な注入状態が高VT側のプログラム状態であり、注入電子をホットホールによって中和した状態が低VT側の消去状態である。
【０００８】
NROM型メモリセルのデータリテンション材料が絶縁物であることや、ホットホールの注入プロファイルとチャンネルホットエレクトロンの注入プロファイルとが一致しないことを鑑みると、メモリセルが製造プロセス直後の状態（以下、ブランク状態と言う）から一度プログラム／消去のサイクリングを実行すると、ONO膜には必ず残存のキャリアが残るようになり、メモリセルのしきい値をブランク状態でのしきい値に完全に戻すことは不可能である。なぜなら、チャンネルホットエレクトロンの注入プロセスは、バンド間トンネリングによって生成したホールをドレイン電界で加速して注入するプロセスであり、ドレイン近傍に急峻な注入プロファイルを持つ。これに対して、注入電子の中和は、ホットホールによる注入プロセスであり、２次電子の注入を考えると緩慢な注入プロファイルである。このため、プログラム／消去のサイクリングを実行すると、ドレインからはずれたチャンネル中央部には、ホットホールによって中和できない残存エレクトロンが蓄積するようになる。また、ホールのドーズ量も酸化膜自身の信頼性を損なう要因となる。そのため、残存エレクトロンはメモリセルの完全な消去を困難にし、メモリセルが消去レベルに達しなくなるとデバイスはサイクリング寿命を迎える。
【０００９】
ブランク状態のメモリセルのしきい値と消去レベル（EV）との差であるサイクリングマージン（CM）は、デバイスのサイクリング寿命及びリテンション特性を左右する重要なパラメータである。メモリセルのワード線レベルを低電圧化した低消費電力化や、消去セルの読み出しマージンの十分な確保のために低い消去レベルを実現しようとすると、サイクリングマージンが縮小されて、サイクリング寿命が悪化する。逆に、消去レベルを高めると、読み出しワード線レベルが高くなり、さらに、読み出しセルの読み出しマージンを確保するために、プログラムレベル（PV）はより高いレベルが必要になる。高すぎるプログラムレベルは、プログラム状態のリテンション特性を劣化させる。つまり、サイクリングマージンは、サイクリング特性及びリテンション特性の要求仕様に伴って最適な値に管理されるべきパラメータである。
【００１０】
また、NROM型メモリセルは、高集積化を可能にするコンタクトレスなバーチャルグランドアレイを構成することができる。このバーチャルグランドアレイ型のメモリアレイは、セルトランジスタのソース側からセル電流を取り出すソースサイド読み出し方式が主流の方法として採用されている。このソースサイド読み出し方式では、グランドに近接した入力レベルを高精度に判定することが可能である。
【００１１】
さらに、リファレンスセルのプログラム方法としては、ブランク状態のメモリセルトランジスタに固定の基準ゲート電圧をバイアスしたときに流れるメモリセル電流をリファレンスセル電流にして、リファレンスセルトランジスタのしきい値をプログラムすることが行われている。
【００１２】
上記のNROM型不揮発性メモリ装置やソースサイド読み出し方式については、例えば特許文献１や特許文献２に記載されており、ブランク状態のメモリセルを基準にしたリファレンスセルのプログラム方法については、例えば特許文献３や特許文献４に記載されている。
【特許文献１】米国特許第６１３４１５６号明細書
【特許文献２】米国特許第６１２８２２６号明細書
【特許文献３】米国特許第７０６４９８３号明細書
【特許文献４】米国特許第６５８４０１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のリファレンスセルのプログラム方法において、リファレンスセル電流の値が、リファレンスセルトランジスタのブランク状態のしきい値に直接的に関係することによって、チップ間におけるリファレンスセル電流のばらつきが大きくなる。このリファレンスセル電流のばらつきに応じて、センスアンプの可動動作点範囲（ダイナミックレンジ）を大きくする必要がある。しかし、広範囲なダイナミックレンジを有し、温度電圧プロセスの変動範囲で等価な性能及び小オフセットを得ることが可能なセンスアンプの設計は困難であり、特に、ソースサイド読み出し方式に対応し、グランドレベルに近接した入力範囲を持つセンスアンプでは、低面積で低コストなデザインや、すべてのプロセスばらつきに対応した高歩留まりなデザインの設計はより一層困難となる。
【００１４】
また、メモリセルトランジスタのプログラム状態のしきい値と消去状態のしきい値との差で定義されるマージンウインドウの下限値は、メモリセルのブランク状態のしきい値に無関係な値に連動しており、チップ毎にサイクルマージンの値を最適に設定することができない。
【００１５】
上記のように、リファレンスセルを用いた不揮発性メモリ装置、特に、NROM型不揮発性メモリ装置では、リファレンスセル電流値のチップ間ばらつきやサイクルマージン値の最適化の課題がある。
【００１６】
本発明は、前記の課題に着目してなされたものであり、その目的は、センスアンプのオフセット電圧を除去すると共に、所望のリファレンスセル電流値への収束や、チップ毎に最適なサイクルマージン値の設定が可能であり、且つ可動動作範囲が狭い低コストなセンスアンプを適用可能なリファレンスセルのプログラム方法及びこれを用いた不揮発性メモリ装置を提供することである。
【課題を解決するための手段】
【００１７】
具体的に、請求項１記載の発明のリファレンスセルのプログラム方法は、ブランク状態の複数個のメモリセルとリファレンスセルとを備えた不揮発性メモリ装置におけるリファレンスセルのプログラム方法であって、不揮発性メモリ装置毎に決定される所定のVCCR初期値を、前記複数個のメモリセルのゲート電圧に与えるように設定するメモリセルゲート電圧VCCR設定ステップと、他の不揮発性メモリ装置との間で共通に決定される所定の電圧マージンと前記所定のVCCR初期値との加算値を、前記リファレンスセルのゲート電圧に与えるように設定するリファレンスセルゲート電圧VCR設定ステップと、前記リファレンスセルにプログラムパルスを印加するリファレンスセルプログラムパルス印加ステップと、前記リファレンスセルのリファレンスセル電流をベリファイするリファレンスセル電流ベリファイステップとを備え、前記リファレンスセルプログラムパルス印加ステップとリファレンスセル電流ベリファイステップとはパルス・ベリファイループを構成し、前記リファレンスセル電流ベリファイステップにおいて、前記所定のVCCR初期値のゲート電圧が印加された複数個のメモリセルの各々のメモリセル電流値と、前記加算値のゲート電圧が印加されたリファレンスセルのリファレンスセル電流値とを比較し、前記各々のメモリセル電流値と前記リファレンスセル電流値との差分値が所定の許容値以内であるとき、前記パルス・ベリファイループから分岐して、前記リファレンスセルのプログラムを完了することを特徴とする。
【００１８】
請求項２記載の発明は、前記請求項１記載のリファレンスセルのプログラム方法において、前記所定のVCCR初期値は、不揮発性メモリ装置の外部におけるメモリセル電流値に相関する値であることを特徴とする。
【００１９】
請求項３記載の発明は、前記請求項１記載のリファレンスセルのプログラム方法において、前記所定のVCCR初期値は、不揮発性メモリ装置の内部におけるメモリセル電流値に相関する値であることを特徴とする。
【００２０】
請求項４記載の発明は、前記請求項１記載のリファレンスセルのプログラム方法において、さらに、リファレンスセル電流テストステップを備え、前記リファレンスセル電流テストステップにおいて、前記パルス・ベリファイループにおいてプログラムされたリファレンスセルに前記加算値のゲート電圧を印加し、その後、前記リファレンスセルのリファレンスセル電流値と前記リファレンスセルのセル電流ターゲット値とを比較し、前記リファレンスセル電流値と前記セル電流ターゲット値との差分値が所定の許容値以内であるとき、リファレンスセルのプログラムを完了し、前記差分値が前記所定の許容値よりも大きいとき、前記所定のVCCR初期値を所定の増分値だけ減分して、前記パルス・ベリファイループに分岐することを特徴とする。
【００２１】
請求項５記載の発明は、前記請求項４記載のリファレンスセルのプログラム方法において、前記差分値が前記所定の許容値よりも大きく、且つ前記リファレンスセル電流値が前記セルターゲット値よりも小さいとき、リファレンスセルのプログラムをフェイルとして完了することを特徴とする。
【００２２】
請求項６記載の発明は、前記請求項１記載のリファレンスセルのプログラム方法において、さらに、リファレンスセルゲート電圧探索ステップと、メモリセルゲート電圧探索ステップとを備え、前記リファレンスセルゲート電圧探索ステップにおいて、前記リファレンスセルのリファレンスセル電流値と前記リファレンスセルのセル電流ターゲット値との差分値が所定の許容値以下となるリファレンスセルゲート電圧値を求め、前記メモリセルゲート電圧探索ステップにおいて、前記リファレンスセルゲート電圧探索ステップで求めたリファレンスセルゲート電圧値を前記リファレンスセルに与えた状態で、前記複数個のメモリセルに印加されるゲート電圧値を変化させて、それらのメモリセルのメモリセル電流値と前記リファレンスセルのリファレンスセル電流値との比較を行い、前記メモリセル電流値が前記リファレンスセル電流値よりも小さいと判定されるメモリセル数が所定の範囲内となるメモリセルのゲート電圧値を求め、前記メモリセルゲート電圧探索ステップで求めたゲート電圧値を前記所定のVCCR初期値として設定することを特徴とする。
【００２３】
請求項７記載の発明は、前記請求項１記載のリファレンスセルのプログラム方法において、さらに、高VTメモリセル探索ステップと、メモリセルゲート電圧探索ステップとを備え、前記高VTメモリセル探索ステップにおいて、前記リファレンスセルに対して、そのリファレンスセル電流値が所定の動作範囲内となるように設定されたリファレンスセルゲート電圧値を与えた状態で、前記複数個のメモリセルのゲート電圧値を変化させて、前記複数個のメモリセルの各々のメモリセル電流値と前記リファレンスセルのリファレンスセル電流値との比較を行い、前記メモリセル電流値がリファレンスセル電流値よりも小さいと判定されるメモリセル数が所定の範囲内であるときに、前記メモリセル数に属するメモリセルアドレスを記憶し、前記メモリセルゲート電圧探索ステップにおいて、前記メモリセル数に属するメモリセルアドレスの全てのメモリセルに関して、各々のメモリセルのメモリセル電流値とメモリセル電流ターゲット値との差分値が所定の許容値以下となるメモリセルのゲート電圧値を求め、前記メモリセルゲート電圧探索ステップで求めたゲート電圧値を前記所定のVCCR初期値として設定することを特徴とする。
【００２４】
請求項８記載の発明の不揮発性メモリ装置は、複数個のメモリセルと、少なくとも１つのリファレンスセルアレイと、差動センスアンプとを備え、前記少なくとも１つのリファレンスセルアレイは、消去ベリファイ時に選択される消去ベリファイ用のEVリファレンスセルと、読み出し時に選択される読み出し動作用のRDリファレンスセルと、プログラムベリファイ時に選択されるプログラムベリファイ用のPVリファレンスセルとを有し、前記EVリファレンスセルは、消去ベリファイの動作時に、消去ゲート電圧値でバイアスされて消去リファレンスセル電流を流し、前記RDリファレンスセルは、読み出し動作時に、読み出しゲート電圧値でバイアスされて読み出しリファレンスセル電流を流し、前記PVリファレンスセルは、プログラム動作時に、プログラムゲート電圧値でバイアスされてプログラムリファレンスセル電流を流し、前記消去リファレンスセル電流の電流値、前記読み出しリファレンスセル電流の電流値、及び前記プログラムリファレンスセル電流の電流値は、他の不揮発性メモリ装置との間で共通な所定の値に設定され、前記プログラムゲート電圧値、前記読み出しゲート電圧値、前記消去ゲート電圧値の順に、各々のゲート電圧値は高く、前記消去ゲート電圧値は、不揮発性メモリ装置毎に決定される値であり、前記読み出しゲート電圧値と前記消去ゲート電圧値との差分値、及び前記プログラムゲート電圧値と前記読み出しゲート電圧値と差分値は、各々、他の不揮発性メモリ装置との間で共通な所定の値に設定されることを特徴とする。
【００２５】
請求項９記載の発明は、前記請求項８記載の不揮発性メモリ装置において、前記他の不揮発性メモリ装置との間で共通な所定の値は、前記請求項１記載のリファレンスセルのプログラム方法を用いて設定されることを特徴とする。
【００２６】
請求項１０記載の発明の不揮発性メモリ装置は、複数個のメモリセルと、リファレンスセルと、差動センスアンプとを備え、前記リファレンスセルは、消去ベリファイ時、読み出し動作時及びプログラムベリファイ時の各々の動作時で共通に用いられ、消去ベリファイの動作時には、前記リファレンスセルは読み出しゲート電圧値でバイアスされて所定のリファレンスセル電流を流すと共に、メモリセルは消去ゲート電圧値でバイアスされ、読み出し動作時には、前記リファレンスセルは前記読み出しゲート電圧値でバイアスされて前記所定のリファレンスセル電流を流すと共に、メモリセルは前記読み出しゲート電圧値でバイアスされ、プログラム動作時には、前記リファレンスセルは前記読み出しゲート電圧値でバイアスされて前記所定のリファレンスセル電流を流すと共に、メモリセルはプログラムゲート電圧値でバイアスされ、前記所定のリファレンスセル電流の電流値は、他の不揮発性メモリ装置との間で共通な所定の値に設定され、前記プログラムゲート電圧値、前記読み出しゲート電圧値、前記消去ゲート電圧値の順に、各々のゲート電圧値は高く、前記消去ゲート電圧値は、不揮発性メモリ装置毎に決定される値であり、前記読み出しゲート電圧値と前記消去ゲート電圧値との差分値、及び前記プログラムゲート電圧値と前記読み出しゲート電圧値との差分値は、各々、他の不揮発性メモリ装置との間で共通な所定の値に設定されることを特徴とする。
【００２７】
請求項１１記載の発明は、前記請求項１０記載の不揮発性メモリ装置において、前記他の不揮発性メモリ装置との間で共通な所定の値は、前記請求項１記載のリファレンスセルのプログラム方法を用いて設定されることを特徴とする。
【００２８】
請求項１２記載の発明の不揮発性メモリ装置は、前記請求項８記載の不揮発性メモリ装置において、前記少なくとも１つのリファレンスセルアレイは、さらに、ハイレベルプログラムベリファイ時に選択されるハイレベルプログラム動作用のPVHリファレンスセルを有し、前記PVHリファレンスセルは、ハイレベルプログラムベリファイの動作時に、前記プログラムゲート電圧値でバイアスされてハイレベルプログラムリファレンスセル電流を流し、前記ハイレベルプログラムリファレンスセル電流の電流値は、前記プログラムリファレンスセル電流の電流値よりも小さな値に設定されることを特徴とする。
【００２９】
請求項１３記載の発明は、前記請求項１２記載の不揮発性メモリ装置において、前記複数個のメモリセルは、各々のドレインビット線を共通にするバーチャルグランドアレイであり、前記プログラムリファレンスセル電流の電流値と前記ハイレベルプログラムリファレンスセル電流の電流値との差分値を、隣接メモリセルへのセル電流リーク値に相当させることを特徴とする。
【００３０】
請求項１４記載の発明のリファレンスセルのプログラム方法は、ハイレベルプログラム動作用のPVHリファレンスセル及びプログラム動作用のPVリファレンスセルのリファレンスセルのプログラム方法であって、前記PVHリファレンスセルのプログラムを行うPVHリファレンスセルプログラムステップと、前記不揮発性メモリ装置に備えた複数個のメモリセルを物理チェッカー状態にプログラムする物理チェッカープログラムステップと、前記PVリファレンスセルのプログラムを行うPVリファレンスセルプログラムステップとを備え、前記PVHリファレンスセルプログラムステップでは、前記請求項１記載のリファレンスセルのプログラム方法を用いて、前記PVHリファレンスセルのプログラムを行い、前記PVリファレンスセルプログラムステップでは、前記請求項１記載のリファレンスセルのプログラム方法を用いて、前記PVHリファレンスセルプログラムステップにおけるリファレンスセルのゲート電圧によってセル電流ベリファイを実施して、PVリファレンスセルをプログラムすることを特徴とする。
【００３１】
前記請求項１記載の発明では、リファレンスセル電流値を不揮発性メモリ装置毎に所望の一定値に調整すると共に、不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができる。さらに、読み出しセンスアンプの必要動作点幅を縮小することや、メモリセルのブランク状態から消去状態の読み出しウインドウマージンを不揮発性メモリ装置間で一定にすることが可能となる。
【００３２】
前記請求項２及び３記載の発明では、VCCR初期値の設定値は、同一ウエハ上にあるメモリセルのしきい値を代表するPCM値を参照してウエハ単位やロット単位で共通化したり、不揮発性メモリ装置内の特定のメモリセルのサンプリングによるしきい値を参照して設定したりすることができる。比較的製造プロセスが安定しているときには、より簡便にVCCR初期値を不揮発性メモリ装置毎に設定することが可能となる。
【００３３】
前記請求項４記載の発明では、前記請求項１のVCCR初期値をターゲットのリファレンスセル電流に対して自動的に適合させることができる。前記VCCR初期値に十分高い値を与え、適切な増分値を設定することにより、完全にリファレンス電流を制御したリファレンスセルのプログラム方法の実行が可能となる。
【００３４】
前記請求項５記載の発明では、リファレンスセルにプログラムパルスの追加が可能であるかの判定や（NROM等のONO膜をデータ保持材料に用いる不揮発性メモリ装置では一度プログラムされたリファレンスセルは消去することができない。消去に伴うホールの注入によりその後のプログラムによる電子注入のリテンション特性が劣化することが知られている）、VCCRの増分値が不適切に大きい或いは過敏なプログラム特性であり、オーバープログラムされたリファレンスセルとして良品からの除去判定が可能となる。
【００３５】
前記請求項６記載の発明では、前記請求項４記載の発明と比較して、パルスベリファイループのVCCR初期値毎の繰り返しプロセスが不要となる。また、リファレンス電流値のターゲット値への収束を優先させて、センスアンプのオフセット電圧をメモリセル電流値のばらつきに吸収させ、センスアンプの必要動作点の縮小に重点をおいたリファレンスセルのプログラムが可能となる。
【００３６】
前記請求項７記載の発明では、前記請求項４記載の発明と比較して、パルスベリファイループのVCCR初期値毎の繰り返しプロセスが不要となる。また、前記請求項６記載のリファレンスセルのプログラム方法とは逆に、メモリセル電流値のターゲット値への収束を優先させて、センスアンプのオフセット電圧をリファレンスセル電流値に吸収させ、センスアンプの必要動作点の縮小よりもメモリセルの信頼性に重点をおくことが可能となる。
【００３７】
前記請求項８及び９記載の発明では、読み出し、プログラムベリファイ、消去ベリファイの各々の動作において、メモリセル及びリファレンスセルのゲート電圧は共通であり、ハードウエアを簡略化できる。また、リファレンスセル電流を不揮発性メモリ装置毎に調整して一定化し、さらに、不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができる。これらによって、読み出しセンスアンプの必要動作点幅の縮小と、メモリセルのブランク状態から消去状態の読み出しウインドウマージンをチップ間で一定にすることが可能となる。
【００３８】
前記請求項１０及び１１記載の発明では、プログラムベリファイ、消去ベリファイの各々の動作において、メモリセル及びリファレンスセルのゲート電圧を２種類とする代わりにリファレンスセルを１種類に削減して、リファレンスセルのハードウエア及びプログラムコストを削減することができる。また、リファレンスセル電流を不揮発性メモリ装置毎に調整して一定化し、さらに不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができる。これらによって、読み出しセンスアンプの必要動作点幅の縮小と、メモリセルのブランク状態から消去状態の読み出しウインドウマージンをチップ間で一定にすることが可能となる。
【００３９】
前記請求項１２記載の発明では、プログラムベリファイと同一のメモリセル及びリファレンスセルのバイアス条件でハイレベルベリファイを実現することができて、内蔵電源の出力電圧を低く抑えることができ、不揮発性メモリ装置の低消費電力化及び低面積化が可能となる。
【００４０】
前記請求項１３記載の発明では、プログラム対象のメモリセルに隣接するメモリセルが消去状態であるときには、プログラムベリファイ時に選択的にハイレベルベリファイ用メモリセルを適用することによって、隣接セルにリークするセル電流を補ってプログラムする、すなわち隣接セルの有無に拘わらず同じプログラム状態を実現することが可能となる。
【００４１】
前記請求項１４記載の発明では、PVHリファレンスセルは、隣接セルが消去状態のメモリセル電流を基準にプログラムされると共に、PVリファレンスセルは、隣接セルがプログラム状態のメモリセル電流を基準にプログラムされる。プログラムベリファイ時に隣接セルがプログラム状態の時はPVリファレンスを選択し、隣接セルがプログラム状態の時はPVHリファレンスセルを選択することによって、隣接セルの影響をキャンセルすることが可能となる。
【発明の効果】
【００４２】
請求項１記載の発明のリファレンスセルのプログラム方法によれば、リファレンスセル電流値を不揮発性メモリ装置毎に所望の一定値に調整すると共に、不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができる。これにより、読み出しセンスアンプの必要な可動動作点範囲を縮小することができて、センスアンプの設計が容易になり、センスアンプの歩留まりやセンスアンプの特性を改善し、消去及びプログラムの高精度なしきい値制御を可能にし、より信頼性の高い読み出しが実現される。さらに、メモリセルのブランク状態から消去状態のサイクルウインドウを最適に制御することができ、サイクリング特性及びリテンション特性の最適化が容易となり、マーケットのスペック要求に応じて最適なデバイス条件（デバイスの特性を最大限に生かした条件）で運用される不揮発性メモリ装置を提供することができる。
【００４３】
請求項２及び３記載の発明のリファレンスセルのプログラム方法によれば、請求項１の効果に加えて、VCCR初期値の設定値は、同一ウエハ上にあるメモリセルのしきい値を代表するPCM値を参照しウエハ単位やロット単位で共通化したり、不揮発性メモリ装置内の特定のメモリセルのサンプリングによるしきい値を参照して決定できる。比較的製造プロセスが安定している時、より簡便にVCCR初期値を不揮発性メモリ装置毎に設定することを可能とし、より低コストにリファレンスセルのプログラムを行うことができる。
【００４４】
請求項４記載の発明のリファレンスセルのプログラム方法によれば、請求項１の効果に加えて、VCCR初期値をターゲットのリファレンスセル電流に対して自動的に適合させることができる。前記VCCR初期値に十分高い値を与え、適切な増分値を設定することにより、完全にリファレンス電流を制御したアルゴリズムを実行することが可能となる。
【００４５】
請求項５記載の発明のリファレンスセルのプログラム方法によれば、請求項１の効果に加えて、リファレンスセルにプログラムパルスの追加が可能であるかの判定や、VCCRの増分値が不適切に大きい又は過敏なプログラム特性のためにオーバープログラムされたリファレンスセルとして良品からの除去判定を可能にし、リファレンスセルのプログラムをより信頼性の高いものとすることができる。
【００４６】
請求項６記載の発明のリファレンスセルのプログラム方法によれば、請求項１の効果に加えて、請求項４のリファレンスセルのプログラム方法と比べて、パルスベリファイループのVCCR初期値毎の繰り返しプロセスが不要となり、リファレンスセルのプログラムのプロセスをより高速化することができる。また、リファレンス電流値のターゲット値への収束を優先させて、センスアンプのオフセット電圧をメモリセル電流値のばらつきに吸収させるので、センスアンプの必要動作点の縮小に重点をおいたリファレンスセルのプログラムが可能となる。
【００４７】
請求項７記載の発明のリファレンスセルのプログラム方法によれば、請求項１の効果に加えて、請求項４のリファレンスセルのプログラム方法と比べて、パルスベリファイループのVCCR初期値毎の繰り返しプロセスが不要となり、リファレンスセルのプログラムのプロセスをより高速化することができる。また、請求項６のプログラム方法とは逆に、メモリセル電流値のターゲット値の収束を優先して、センスアンプのオフセット電圧をリファレンスセル電流値に吸収させるので、センスアンプの必要動作点の縮小よりもメモリセルの信頼性重点をおいたリファレンスセルのプログラムが可能となる。
【００４８】
請求項８及び９記載の発明の不揮発性メモリ装置によれば、読み出し動作、プログラムベリファイ動作、消去ベリファイ動作において、メモリセル及びリファレンスセルのゲート電圧は共通であり、リファレンスセルのプログラムプロセスにおいて外部電源を用意することによって、チップのハードウエアを簡略化できる。また、リファレンスセル電流を不揮発性メモリ装置毎に調整して一定化し、さらに、不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができる。これらにより、読み出しセンスアンプの必要動作点幅の縮小と、メモリセルのブランク状態から消去状態の読み出しウインドウマージンをチップ間で一定にすることが可能となる。
【００４９】
請求項１０及び１１記載の発明の不揮発性メモリ装置によれば、プログラムベリファイ動作、消去ベリファイ動作において、メモリセル及びリファレンスセルのゲート電圧を２種類とする代わりに、リファレンスセルを１種類に削減するので、リファレンスセルのハードウエア及びプログラムコストを削減することができる。また、リファレンスセル電流値を不揮発性メモリ装置毎に調整して一定化し、さらに、不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができる。これらにより、読み出しセンスアンプの必要動作点幅の縮小と、メモリセルのブランク状態から消去状態の読み出しウインドウマージンをチップ間で一定にすることが可能となる。
【００５０】
請求項１２記載の発明の不揮発性メモリ装置によれば、プログラムベリファイと同一のメモリセル及びリファレンスセルのバイアス条件でハイレベルベリファイを実現することができると共に、内蔵電源の出力電圧を低く抑えることができて、不揮発性メモリ装置の低消費電力化及び低面積化を実現することが可能となる。
【００５１】
請求項１３記載の発明の不揮発性メモリ装置によれば、バーチャルグランドアレイにおいて、プログラム対象メモリセルに隣接するメモリが消去状態である時、プログラムベリファイ時に選択的にハイレベルベリファイ用メモリセルを適用することにより、隣接セルにリークするセル電流を補ってプログラムする、すなわち隣接セルの有無にかかわらず同じプログラム状態を実現することが可能となる。
【００５２】
請求項１４記載の発明のリファレンスセルのプログラム方法によれば、バーチャルグランドアレイにおいて、PVHリファレンスセルは、隣接セルが消去状態のメモリセル電流を基準にプログラムされ、PVリファレンスセルは隣接セルがプログラム状態のメモリセル電流を基準にプログラムされる。つまり、チップ毎に隣接セルのリーク電流を自己整合的に保証することが可能になる。プログラムベリファイ時に隣接セルがプログラム状態のときにはPVリファレンスを選択し、隣接セルがプログラム状態のときにはPVHリファレンスセルを選択するので、容易に隣接セルの影響をキャンセルすることが可能となる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施形態のリファレンスセルのプログラム方法及びこれを用いた不揮発性メモリ装置を図面に基づいて説明する。尚、以下に示す実施形態はあくまで一例であり、本発明が必ずしもこれらの実施形態に限定されるものではない。
【００５４】
（第１の実施形態）
図１は、不揮発性メモリ装置におけるリファレンスセルを用いたメモリセルのソースサイド読み出し方式の概略構成図である。以下、図１を用いて差動センスアンプの動作を説明する。
【００５５】
同図において、メモリセル1014のソース及びリファレンスセル1012のソースは、SLトランジスタ1011を介して差動センスアンプ1004の入力に接続される。ここで、前記SLトランジスタ1011はビット線の選択トランジスタである。また、メモリセル1014はバーチャルグランドアレイの一部である。
【００５６】
前記リファレンスセル1012のゲートには、リファレンスセルゲート線1009が接続されてリファレンスセルゲート電圧VCRが印加される。また、前記メモリセル1014のゲートには、メモリセルゲート線1001が接続されてメモリセルゲート電圧VCCRが印加される。前記２つのゲート線1009、1001は、メモリアレイのワード線を構成する。前記各々のセル1012、1014のドレインは、SLトランジスタ1011を介してビット線電圧源1010によってバイアスVbiasが与えられる。
【００５７】
前記差動センスアンプ1004の反転入力trefにはリファレンスセル1012が接続され、正転入力cmiにはメモリセル1014が接続される。各々の入力tref、cmiからグランドGNDに対して、ディスチャージトランジスタ1013が設けられ、前記差動センスアンプ1004の入力tref、cmiは所望のタイミングでグランドレベルに初期化することができる。
【００５８】
リファレンスセル1012のリファレンスセル電流Iref及びメモリセル1014のメモリセル電流Icellは、各々、セルトランジスタソース側から、容量値Ctrefのビット線容量1008や容量値Ccmiのビット線容量1003を充電して、ビット線電位Vdbl（tref）及びVdbl（tref）として、差動センスアンプ1004で検知される。前記差動センスアンプ1004は、前記ビット線電位Vdbl（tref）と前記ビット線電位Vdbl（cmi）との差分を増幅する。前記ビット線容量1008、1003の充電動作はディスチャージトランジスタ1013のディスチャージ線1002から入力される信号φ1の立ち下がりから開始される。
【００５９】
そして、差動センスアンプ1004は、前記２つのビット線電位が「Vdbl（cmi）＞Vdbl（tref）」の場合には、メモリセル1014を消去状態（低VT状態）と判定して「１」状態を出力する。逆の場合には、メモリセル1014をプログラム状態（高VT状態）と判定して「０」状態を出力する。前記差動センスアンプ1004の出力は、出力ラッチ1005によってラッチ信号線1007からのラッチ信号φ2の立ち上がりタイミングでサンプリングされてセンスアンプ出力SAOが確定する。
【００６０】
前記ビット線容量1003の容量値と前記ビット線容量1008の容量値とがマッチするように、より正確には入力trefと入力cmiとのAC特性（時定数）がマッチするように回路を設計すれば、メモリセル電流とリファレンスセル電流とが「Icell≒Iref」となる時に、前記差動センスアンプ1004の出力は「１」及び「０」の遷移状態となる。すなわち、前記差動センスアンプ1004の出力遷移を検知することによって、「Icell≒Iref」を判定することができる。
【００６１】
さらに、入力trefと入力cmiとのAC特性がマッチしない場合、例えば「Ctref＝K×Ccmi（K＞0）」の場合には、前記２つのセル電流が「Icell＝K×Iref」となる時に、前記差動センスアンプ1004の出力は「１」及び「０」の遷移状態となる。尚、本実施形態では説明を簡便にするため、「K＝1」の場合を想定して説明する。「K＞０」や「K＞0」の場合は、「Icell＝K×Iref」と置き換えて考えることによって、メモリセル電流Icellとリファレンスセル電流Irefとの温度特性が同等と判断できる定数Kの範囲で同等の効果を得ることが出来る。
【００６２】
図２は、図１のソースサイド読み出し方式における動作波形を示す波形図である。以下、図２を用いてソースサイド読み出し方式の具体的な読み出し動作を説明する。
【００６３】
読み出し動作は、メモリセル1014、リファレンスセル1012、SLトランジスタ1011の各々のゲート電位の立ち上げタイミングから開始される。この時、ディスチャージトランジスタ1013はオンであり、入力tref、cmiはグランドレベルに初期化されている。時刻tが経過し、ゲート電位が安定した時点（t＝0）でディスチャージトランジスタ1013はオフされ、ビット線容量Ctref、Ccmiの充電が開始し、ビット線電位Vdbl（tref）、Vdbl（cmi）は時刻tの経過と共に発展する。やがて積分時刻（間隔）t＝Tintにおいて、ラッチ信号φ2を立ちあげると差動センスアンプ1004の出力はサンプリングされる。積分時刻（t＝Tint）におけるVdblの差分「Vopen＝Vdbl（cmi）−Vdbl（tref）」によって、前記差動センスアンプ1004のセンスアンプ出力SAOの論理が決定される。
【００６４】
積分時刻（t＝Tint）におけるビット線電位Vdbl（tref）は差動センスアンプ1004の動作点入力レベルを決定する。差動センスアンプ1004は、動作点入力レベル近辺で温度・電圧変動、プロセス条件の変動に対して、一定の性能（高いゲイン、高いノイズ除去特性、低いオフセット、これらの低ドリフト）を発揮することが要求される。一般に特性のドリフトは、読み出しマージンロスを発生させる。そのため、読み出しマージンは、マージンロスを補うために余分なマージン値が必要である。
【００６５】
さらに、差動センスアンプ1004の動作点入力レベルは、リファレンスセル電流値Irefとビット線容量1008の充電容量とに依存した値（オフセットを除いてリファレンスセル電流に比例し、充電容量に反比例すると近似できる）である。一例として、本発明を用いない場合の動作点入力レベルの変動は、リファレンスセル電流値のばらつきが主要因であり、ビット線電位Vbiasが2V程度の条件ではグランドレベルから数十mVから数百mV程度のばらつきであり、このダイナミックレンジに合わせて差動センスアンプ1004の動作点を設計する必要がある。
【００６６】
図３は、リファレンスセル電流値のばらつきと差動センスアンプの必要可動動作点幅との関係を示した図である。
【００６７】
同図（Ａ）に示すように、不揮発性メモリ装置毎のリファレンスセル電流値Irefのばらつきが大きいと積分時刻Tintにおけるビット線電位Vdblの変動幅は大きくなり、差動センスアンプにはより大きな必要動作点幅が要求される。
【００６８】
同図（Ｂ）に示すように、不揮発性メモリ装置毎のリファレンスセル電流Irefを一定値に収束させることにより、差動センスアンプの必要動作点幅が縮小されて、温度電圧範囲及びプロセス変動に対する特性ドリフトを抑制したアンプの設計が容易となる。
【００６９】
尚、差動センスアンプの必要動作点幅を縮小させるのみであれば、アクセス時間に余裕がある際に、リファレンスセル電流値のばらつきを許容して積分時刻Tintのタイミングを不揮発性メモリ装置毎にトリミングすることも考えられるが、前述したサイクルマージンの観点では最適化されないことに注意されたい。
【００７０】
図４は、本発明の第１の実施形態のリファレンスセルのプログラム方法の処理フローを示すフロー図である。
【００７１】
以下、上記の不揮発性メモリ装置におけるリファレンスセルのプログラム方法を説明する。
【００７２】
同図において、本実施形態のリファレンスセルのプログラム方法は、プログラムベリファイ読み出し動作時のメモリセル及びリファレンスセルの各々のゲート電圧の設定ステップと、これに続くパルス・ベリファイループS102とによって構成される。
【００７３】
前記ゲート電圧の設定ステップは、前記パルス・ベリファイループS102における最初のプログラムベリファイ条件を設定する手続きであり、メモリセルのゲート電圧を設定するメモリセルゲート電圧VCCR設定ステップS100とリファレンスセルのゲート電圧を設定するリファレンスセルゲート電圧VCR設定ステップS101とによって構成される。
【００７４】
前記メモリセルゲート電圧VCCR設定ステップS100は、プログラムベリファイ時におけるブランク状態のメモリセルに与えるゲート電圧の値（所定のVCCR初期値INIT）を設定する。
【００７５】
図５は、メモリセルアレイにおけるセル電流分布とメモリセルゲート電圧VCCRとの関係を示した図である。
【００７６】
同図において、メモリセル電流分布150は、メモリセルゲート電圧値VCCRがV1の時（@VCCR＝V1）の分布形状であり、メモリセル電流分布151は、メモリセルゲート電圧値VCCRがV2の時（@VCCR＝V2）の分布形状である。前記メモリセル電流分布150はメモリセルゲート電圧値VCCRをV1からV2に低下させることによって、メモリセル電流分布151のように低Icell側（左）に分布形状をシフトする。
【００７７】
図４において、リファレンスセルゲート電圧VCR設定ステップS101は、プログラムベリファイ時におけるプログラムパルスが印加されたリファレンスセルに与えるゲート電圧の値を設定する。ここで、ゲート電圧VCRは、前記所定のVCCR初期値INITに所定の電圧マージン値WMを加えた加算値「VCR＝INIT＋WM」に設定される。前記所定の電圧マージンは、他の不揮発性メモリ装置との間で共通に設定される値である。後述するパルス・ベリファイループS102では、メモリセル電流Icell（VCCR＝INIT）を、差動センスアンプの読み出し動作を用いたベリファイ動作により、リファレンスセル電流Iref（VCR＝INIT＋WM）にコピーする。
【００７８】
パルス・ベリファイループS102は、リファレンスセルプログラムパルス印加ステップS103と、リファレンスセル電流ベリファイステップS104とのループによって構成される。
【００７９】
前記リファレンスセルプログラムパルス印加ステップS103では、メモリセルのしきい値を徐々に制御するために、例えばチャンネルホットエレクトロンプログラム型のデバイスではドレインソース間の高電圧をパルスとして印加する。こうしたバイアス電圧のレベルやパルス幅はしきい値の制御精度を達成できる程度に小さくする必要がある。
【００８０】
前記リファレンスセル電流ベリファイステップS104では、リファレンスセルにプログラムパルスを印加した後に、プログラム中のリファレンスセルの読み出し対象となるメモリセルのうちブランク状態にあるメモリセルの全て、或いは一部のメモリセル電流値とリファレンスセル電流値とを比較する。
【００８１】
以下、リファレンスセル電流ベリファイステップS104のシーケンスを説明する。
【００８２】
まず、メモリセル初期アドレス設定ステップS105において、ブランク状態にあるメモリセルのスキャンの初期アドレスを指定し、リファレンスセル電流判定ステップS106を実行する。前記リファレンスセル電流判定ステップS106では、ゲート電位「VCR＝INIT＋WM」時のリファレンスセル電流値Iref（VCR＝INIT＋WM）と、ゲート電位「VCCR＝INIT」、アドレス「ADD」のメモリセル電流値Icell（ADD．VCCR＝INIT）との比較を、上述した差動センスアンプによるベリファイ読み出しにより実行する。
【００８３】
前記リファレンスセル電流判定ステップS106の判定において、「K×Iref（VCR＝INIT＋WM）−Icell（ADD．VCCR−INIT）≦Δ1  （K＝1、Δ1≒0）」の場合をパスとし、それ以外をフェイルとする。
【００８４】
前記リファレンスセル電流判定ステップS106の判定がフェイルした場合には、前記リファレンスセルプログラムパルス印加ステップS103にループする。
【００８５】
前記リファレンスセル電流判定ステップS106がパスした場合には、メモリセルアドレス設定ステップS107に分岐して、次のブランク状態のメモリセルのアドレスを計算する。ここで、アドレススキャンのアルゴリズムとしてはインクリメントやデクリメント等が想定される。
【００８６】
さらに、計算された分岐アドレスは、アドレスレンジ判定ステップS108ステップにおいてメモリアレイのアドレスレンジ内、及びアドレスレンジ外のどちらであるかが判定される。所望のブランク状態のメモリセルのスキャンが完了であることを示すアドレスレンジ外の場合には、リファレンスセルのプログラムは完了する。計算されたアドレスがアドレスレンジ内の場合には、残りのブランク状態のメモリセルを調べるためにリファレンスセル電流判定ステップS106に分岐してループする。
【００８７】
前記メモリセルアドレス設定ステップS107と、前記リファレンスセル電流判定ステップS106とによって、全ブランク状態のメモリセルをスキャンする。ブランク状態にある所望のメモリセルに対してリファレンスセル電流判定ステップS106がパスすることにより、リファレンスセルのプログラムは完了する。
【００８８】
図６は、リファレンスセルのプログラム動作中のリファレンスセル電流とメモリセル電流との関係を示した図である。
【００８９】
同図は、ブランク状態のセル電流の分布図であり、横軸はセル電流値、縦軸はメモリセルのセル数である。
【００９０】
メモリセル電流分布152は、ゲートバイアスが一定であるため、その分布はセル電流値軸に固定されている。リファレンスセル電流153は、プログラムパルスが印加される前（PC＝0）での初期値であり、プログラムパルスの印加を重ねる回数に応じて（プログラムパルスカウントPCが増加するに応じて）リファレンスセル電流値は減少する。
【００９１】
同図においては、パルスカウント5（PC＝5）で「Iref−Icell≦Δ1」を満たすリファレンスセル電流155に到達している。差動センスアンプによるしきい値判定では、所定の許容値Δ1は、差動センスアンプの入力オフセットを無視すれば「０」の近傍にセットされ、リファレンスセル電流155は、メモリセル電流分布152の下端のセル電流値に一致する。
【００９２】
したがって、リファレンスセル電流は、メモリセルのワード線電圧VCCR＝INITを不揮発性メモリ装置毎に調整して、メモリセル電流分布の下端のセル電流値を一定に保つことにより一定値に収束することができる。これにより、差動センスアンプの可動動作点範囲を狭く保つことが出来る。
【００９３】
また、所定のVCCR初期値INITの設定については、例えば同一ウエハ上にあるメモリセルのしきい値を代表するPCM値を参照してウエハ単位やロット単位で共通な値に設定したり、不揮発性メモリ装置内の特定のメモリセルのサンプリングによるしきい値を参照して決定することが可能である。これは、比較的製造プロセスが安定している場合に、より簡便に所定のVCCR初期値を不揮発性メモリ装置毎に設定することを可能とし、より低コストにリファレンスセルのプログラムを実現することができる。
【００９４】
リファレンスセルの所定の電圧マージンであるウインドウマージンWMは、すべての不揮発性メモリ装置で等価な読み出しマージンを設定するため、他の不揮発性メモリ装置との間で一定の値とする。これは、不揮発性メモリ装置毎に読み出しゲート電圧VCCRを設定することを許容することになる。ゲート電圧VCCRの不揮発性メモリ装置毎の変動は5〜10％程度であり、ゲート線電圧VCCRの発生回路への影響は大きくない。また、リファレンスセル電流の一定化によりサイクリングマージンの設定精度を向上することができる。
【００９５】
図７は、センスアンプのオフセット電圧VOFSの定義を説明する図であり、図８は、センスアンプのオフセット電圧VOFSのセル電流換算を説明する図である。
【００９６】
以下、図７、８を用いて、リファレンスセル電流に与える差動センスアンプのオフセット電圧に関して述べる。
【００９７】
差動センスアンプSAのオフセット電圧VOFSは、出力電圧SAOがニュートラルとなる差動入力電位である。差動センスアンプSAの入力cmi及び入力trefに対して、オフセット電圧VOFSが存在する場合、「Vdbl（cmi）≧Vdbl（tref）＋VOFS」のとき、差動センスアンプSAのセンスアンプ出力SAOは「SAO＝1」となり、消去状態と判定される。また、「Vdbl（cmi）＜Vdbl（tref）＋VOFS」のとき、前記差動センスアンプSAのセンスアンプ出力SAOは「SAO＝0」となり、プログラム状態と判定される。
【００９８】
上記の差動センスアンプSAのオフセット電圧VOFSは、回路のシスマテチックオフセットや入力段のトランジスタのしきい値のばらつきが要因である。
【００９９】
図８には、差動センスアンプSAにオフセット電圧VOFSが存在し、プログラムパルスの印加が進み、センスアンプ出力SAOが、消去状態からプログラム状態に変化した時点におけるビット線電位の時間的発展が示されている。
【０１００】
同図において、差動センスアンプSAにオフセット電圧VOFSが存在したときには、リファレンスセル電流Irefはターゲット電流Icell（VCCR＝INIT）に対してオフセット電流IOFS分だけ小さくプログラムされる。前記オフセット電流IOFSは、ビット線容量を「Cmbl＝Ctref＝Ccmi」とすると「IOFS＝Ctref×VOFS／Tint」で求められる。
【０１０１】
逆に、リファレンスセル電流Irefを基準として、Icellをプログラムする場合には、IcellはIrefに対してオフセット電流IOFSの分だけ大きくプログラムされ，Icellはターゲット電流Icell（VCCR＝INIT）にプログラムされる。つまり、差動センスアンプSAのオフセット電圧VOFSは、リファレンスセル電流値Irefに吸収されて完全にキャンセルされたことに等しい状態となる。
【０１０２】
オフセットのキャンセルの精度に関して、メモリセルとリファレンスセルとの温度・電源電圧特性がマッチすると考えると、差動センスアンプSAのオフセットの温度・電源電圧変動によるドリフトが課題になる。ところが、リファレンスセル電流Irefの範囲は上述したように一定値に保つことが出来て、差動センスアンプSAの可動動作条件は狭くてもよく、ゲインの高いアンプ構成できてオフセット値自身を小さくかつ温度・電源電圧変動に強くすることができる。
【０１０３】
上記のように、本実施形態では、リファレンスセル電流を不揮発性メモリ装置毎に所望の一定値に調整すると共に、他の不揮発性メモリ装置との間で共通な読み出しウィンドウマージンを設定することができる。これにより、読み出し差動センスアンプの必要な可動動作点範囲を縮小することができて、差動センスアンプの設計が容易になり、差動センスアンプの歩留まりや差動センスアンプの特性を改善し、消去状態及びプログラム状態の高精度なしきい値制御を可能にし、より信頼性の高い読み出しを実現することが可能となる。さらに、メモリセルのブランク状態から消去状態のサイクルウインドウを最適に制御することができ、サイクリング特性及びリテンション特性の最適化が容易となり、マーケットのスペック要求に応じて、デバイスの特性を最大限に生かした最適なデバイス条件で運用される不揮発性メモリ装置を提供することができる。
【０１０４】
尚、本実施形態において、リファレンスセル電流判定ステップS106において、ソースサイド読み出し方式の差動センスアンプ用いて、メモリセル電流値とリファレンスセル電流値との比較を行ったが、他のドレインサイドからの電圧検知型の読み出し方式や、電流検知型の読み出し方式を用いた場合であっても、同様の効果が得られる。
【０１０５】
（第２の実施形態）
図９は、本発明の第２の実施形態のリファレンスセルのプログラム方法の処理フローを示すフロー図である。
【０１０６】
上述した第１の実施形態のリファレンスセルのプログラム方法と異なる点は、さらに、リファレンスセル電流テストステップS202を備えている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。
【０１０７】
同図において、パルス・ベリファイループS102の後段には、リファレンスセル電流テストステップS202及びVCCRデクリメントステップS205が設けられている。前記パルス・ベリファイループS102においてプログラムされたリファレンスセルは、そのセル電流を前記リファレンスセル電流テストステップS202によってテストされる。
【０１０８】
リファレンスセル電流テストステップS202では、リファレンスセル電流とそのセル電流ターゲット値Iref_EXPとの比較が行われる。前記リファレンスセル電流テストステップS202において、「｜Iref（VCR＝VCCR＋WM）−Iref_EXP｜≦Δ2」を満たすときには、リファレンスセルプログラムは完了する（S203）。また、「｜Iref（VCR＝VCCR＋WM）−Iref_EXP｜＞Δ2」であるときは、さらに、前記リファレンスセル電流Irefと前記セル電流ターゲット値Iref_EXPとの大小関係を求める。
【０１０９】
そして、「Iref（VCR＝VCCR＋WM）＜Iref_EXP」であるときには、過プログラム状態としてリファレンスセルのプログラムはフェイル終了する（S204）。NROM型不揮発性メモリ装置では、リファレンスセルはブランク状態からプログラムすることが重要であり、消去してブランク状態に戻すことはできない。また、一度消去したリファレンスセルのしきい値はドリフトが大きい事が知られているので、過プログラム状態としてプログラムをフェイル終了する。
【０１１０】
逆に、リファレンスセルが過プログラム状態でないとき、つまり「Iref（VCR＝INIT＋WM）＞Iref_EXP」であるときは、VCCRデクリメントステップS205に分岐する。その後、前記VCCRデクリメントステップS205において、メモリセルゲート電圧値VCCRを増分値INCだけ減算し、リファレンスセルゲート電圧VCR設定ステップS201において「VCR＝VCCR＋WM」を更新し、再びパルスベリファイループ102にループする。
【０１１１】
前記増分値INCは、リファレンスセルの相互コンダクタンスをGmとすれば「（Iref−Iref_EXP）／Gm」よりも十分に小さくすることによって、リファレンスセル電流値Irefの制御が有効となる。
【０１１２】
上記のように、本実施形態によれば、上述の第１の実施形態においては、メモリセルのゲート電圧に所定のVCCR初期値INITを与えてパルス・ベリファイループS102を実行したが、VCCR初期値INITをターゲットのリファレンスセル電流Iref_EXPに対して自動的に適合させることが可能となる。この際、リファレンスセルのプログラム開始時には、VCCR初期値INITに十分高い値を与え、適切な増分値INCを設定することにより、リファレンス電流の高精度に制御することが可能となる。
【０１１３】
さらに、リファレンスセルにプログラムパルスの追加が可能であるかを判定したり、メモリセルゲート電圧値VCCRの増分値INCが不適切に大きい或いは過敏なプログラム特性のためにオーバープログラムされたリファレンスセルとして良品からの除去判定を可能にし、リファレンスセルのプログラムをより信頼性の高いものすることができる。
【０１１４】
尚、図９において、リファレンスセル電流テストステップS202と、VCCRデクリメントステップS205とが別個に設けられているが、前記VCCRデクリメントステップS205が前記リファレンスセル電流テストステップS202の内部に設けられていてもよいのは勿論である。
【０１１５】
（第３の実施形態）
図１０は、本発明の第３の実施形態のリファレンスセルのプログラム方法の処理フローを示すフロー図である。
【０１１６】
上述した第１の実施形態のリファレンスセルのプログラム方法と異なる点は、メモリセルゲート電圧VCCR設定ステップS100の前段に、さらに、リファレンスセルゲート電圧探索ステップS320と、メモリセルゲート電圧探索ステップS312とを備えている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。尚、図１０においては、前記リファレンスセルゲート電圧探索ステップS320、及び前記メモリセルゲート電圧探索ステップS312のみを図示している。
【０１１７】
同図において、VCCR初期値INITは、リファレンスセルゲート電圧探索ステップS320とメモリセルゲート電圧探索ステップS312とによって構成されるシーケンスで求められる。
【０１１８】
前記リファレンスセルゲート電圧探索ステップS320における処理フローを以下に説明する。
【０１１９】
まず、リファレンスセルゲート電圧初期化ステップS300において、リファレンスセルのゲート電圧値VCRを最小電圧値VCR_MINに設定し、リファレンスセル電流測定ステップS301において、その時のリファレンスセル電流値Irefを測定する。その後、リファレンスセル電流判定ステップS302において、この測定値Irefとセルターゲット値Iref_EXPとが比較される。前記リファレンスセル電流判定ステップS302では、「｜Iref（VCR）−Iref_EXP）｜＜Δ3」となるリファレンスセルゲート電圧値VCRをVCR設定値LOCKとして出力する。
【０１２０】
前記リファレンスセル電流判定ステップS302において、「｜Iref（VCR）−Iref_EXP）｜≧Δ3」と判定されたときには、VCRインクリメントステップS319に分岐して、ゲート電圧値VCRにdVCR（＞0）をインクリメントする。インクリメントされたゲート電圧値VCRは、VCR判定ステップS318において、ゲート電圧値の最大値VCR_MAXと比較される。前記ゲート電圧値VCRがその最大値VCR_MAXを超えている場合には、リファレンスプログラムはフェイル終了する（S317）。前記ゲート電圧値VCRがその最大値VCR_MAXよりも小さいときには、再度、前記リファレンス電流測定ステップS301にループする。
【０１２１】
上記のように、前記リファレンスセルゲート電圧探索ステップS320では、リファレンスセル電流値Irefがセルターゲット値Iref_EXPとなるリファレンスセルゲート電圧VCR＝LOCKを求め、リファレンスセル電流値を所望の値Iref_EXPに設定する。
【０１２２】
前記リファレンスセルゲート電圧探索ステップS320において求められたVCR設定値LOCKは、メモリセルゲート電圧探索ステップS312に引き継がれる。前記メモリセルゲート電圧探索ステップS312では、前記リファレンスセル電流値Iref_EXPを再現可能な所定のVCCR初期値INITを求める。
【０１２３】
前記メモリセルゲート電圧探索ステップS312では、リファレンスセルゲート電圧値VCRをVCR設定値LOCKに固定し、メモリセルゲート電圧値VCCRをスキャンしながらブランク状態にあるメモリセルを差動センスアンプで読み出し、プログラム状態（パス期待値）と判定されるメモリセル数FBCが1以上FBC_MAX以内となるメモリセルのゲート電圧値VCCR＝INITを求める。これは図６において、リファレンスセル電流155を固定し、メモリセル電流分布152を右方向に移動しΔ1に属するメモリセル数を1以上FBC_MAX以内に保つことと同等である。
【０１２４】
前記メモリセルゲート電圧探索ステップS312における処理フローを以下に説明する。
【０１２５】
まず、VCCR初期化ステップS304において、メモリセルゲート電圧値VCCRを最大値VCCR_MAXに設定する。また、FBC・ADD初期化ステップS305において、パスビット数FBC及びメモリセルアドレスADDを設定する。次に、センスアンプ読み出しステップS306を実行して、読み出し結果判定ステップS307をパスする場合のみ、FBCカウントアップステップS308においてFBC数をインクリメントする。
【０１２６】
そして、ADD判定ステップS309において、アドレスが最大アドレスADD_MAXに一致しない場合、ADDインクリメントステップS316においてアドレスをインクリメントし、前記センスアンプ読み出しステップS306にループする。また、ADD判定ステップS309において、アドレスが最大アドレスADD_MAXに一致する場合はアドレススキャンは完了し、FBC判定ステップS310において、パスビット数FBCの判定を行う。
【０１２７】
前記FBC判定ステップS310において、「0＜FBC≦FBC_MAX」であるとき、所定のVCCR初期値INITが決定される。また、「FBC＝0」又は「FBC＞FBC_MAX」のときは、VCCRデクリメントステップS315において、メモリセルゲート電圧値VCCRの設定値をdVCCRだけ減分させる。減分されたゲート電圧値VCCRは、VCCR判定ステップS314において、メモリセルゲート電圧値VCCRの下限値VCCR_MINと比較され、「VCCR＜VCCR_MIN」であるときにはリファレンスセルのプログラムフェイルとなる。また、「VCCR≧VCCR_MIN」であるときには、前記FBC・ADD初期化ステップS304にループバックして、新しい設定条件でアドレスをスキャンしFBCをカウントする。
【０１２８】
ここで、FBC_MAXを小さな値（＞1）に設定するほど、後のプログラムシーケンスでのリファレンスセル電流値Irefの設定の精度は向上する。
【０１２９】
上記のように、本実施形態では、所定のVCCR初期値INITを予め求めることができて、上述の第２の実施形態と比較して、パルス・ベリファイループのVCCR初期値INIT毎の繰り返しプロセスが不要となり、リファレンスセルのプログラムプロセスをより高速化することができる。
【０１３０】
また、リファレンスセル電流値のターゲット値への収束を優先させ、差動センスアンプのオフセット電圧をメモリセル電流値のばらつきに吸収させ、差動センスアンプの必要動作点の縮小に重点をおいたリファレンスセルのプログラムが可能となる。
【０１３１】
（第４の実施形態）
図１１は、本発明の第４の実施形態のリファレンスセルのプログラム方法の処理フローを示すフロー図である。
【０１３２】
上述した第１の実施形態のリファレンスセルのプログラム方法と異なる点は、メモリセルゲート電圧VCCR設定ステップS100の前段に、さらに、高VTメモリセル探索ステップS400と、メモリセルゲート電圧探索ステップS410とを備えている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。尚、図１０においては、前記高VTメモリセル探索ステップS400、及び前記メモリセルゲート電圧探索ステップS410のみを図示している。
【０１３３】
同図において、所定のVCCR初期値INITは、高VTメモリ探索ステップS400とメモリセルゲート電圧探索ステップS410とによって構成されるシーケンスで決定される。
【０１３４】
高VTメモリ探索ステップS400では、ブランク状態にあるリファレンスセルの電流を（比較的広範囲な条件が許容される）適当なゲート電圧値VCRの電圧に設定することにより、差動センスアンプを動作点範囲に設定する。そして、メモリアレイ（メモリセル群）をマージン読み出しによってメモリアレイ分布の最もしきい値の高いメモリセルアドレスグループを抽出する。
【０１３５】
前記高VTメモリ探索ステップS400では、まず、VCR初期化ステップS401において、リファレンスセルのゲート電圧値VCRをVCR_INITに設定する。本ステップでは相対的なしきい値を調べるためのみであるので、差動センスアンプとして動作可能な範囲にリファレンスセル電流を設定するのみであり、電流設定精度にばらつきはある程度許容される。例えば設計値やプロセスの代表値等の適当な値を用いることができる。
【０１３６】
リファレンスゲート電圧値VCRの設定が完了すると、FBC／ADD／VCCR初期化ステップS402において、メモリセルのアドレスADD及びパスビット数FBCを「０」に初期化すると共に、メモリセルゲート電圧値VCCRを最大値VCCR_MAXに初期化する。次に、センスアンプ読み出しステップS403を実行し、読み出し結果判定ステップS404がパスする場合のみ、FBCカウントアップステップS405において、FBC数をインクリメントすると共に、フェイルアドレス格納バッファABUFにFBC値を格納し、インデックスにフェイルアドレスを格納する。
【０１３７】
その後、ADD判定ステップS407において、アドレスが最大アドレスADD_MAXに一致しない場合、ADDインクリメントステップS425においてアドレスをインクリメントし、前記センスアンプ読み出しステップS403にループする。また、前記ADD判定ステップS407においてアドレスが最大アドレスADD_MAXに一致する場合は、アドレススキャンは完了しFBC判定ステップS408においてパスビット数FBCの判定を行う。
【０１３８】
前記FBC判定ステップS408において、「0＜FBC≦FBC_MAX」であるとき、メモリアレイの中で高VT側からFBC個のメモリセルのアドレス情報「ABUF［n］，n＝0，2．．．FBC」であるABUF／FBCデータ409が求められる。また、「FBC＝0」又は「FBC＞FBC_MAX」のときには、VCCRデクリメントステップS424において、メモリセルゲート電圧値VCCRの設定値をdVCCRだけ減分させる。減分されたVCCR値はVCCR判定ステップS423でVCCRの下限値VCCR_MINと比較され、「VCCR＜VCCR_MIN」であるときはリファレンスセルのプログラムフェイルS422となる。また、「VCCR≧VCCR_MIN」であるときは、前記FBC／ADD／VCCR初期化ステップS402にループバックして、新しい設定条件でアドレスをスキャンしFBCのカウントおよびアドレスの収集を実行する。
【０１３９】
上記のように、高VTメモリ探索ステップS400では、任意数の高VT側のメモリセルを特定することができる。
【０１４０】
その後、次ステップのメモリセルゲート電圧探索ステップS410では、これらの高VT側のメモリセル電流を所望の値Icell_EXPの近傍に設定する。ここで、上記の第３の実施形態とは逆にメモリセル側のセル電流を固定する。
【０１４１】
メモリセルゲート電圧探索ステップS410では、電流測定によりメモリセルゲート電圧値VCCRを探索する。まず、VCCR初期化ステップS411では、メモリセルゲート電圧値VCCRを最小値VCCR_MINに設定し、スキャンはセル電流最小側で実施される。次に、FBC_T初期化ステップS412では、ABUFのインデックス変数であるFBC_Tを「０」に初期化する。そして、アドレス生成ステップS413において、セルアドレスADDが生成され（ABUF［FBC_T］）、セル電流測定ステップS414において、そのセル電流が測定される。この測定値はセル電流判定ステップS415でターゲット電流Icell_EXPと比較される。
【０１４２】
前記セル電流判定ステップS415において、「｜Icell（VCCR）−Icell_EXP｜≦Δ4」のとき、VCCR初期値INITが決定される。また、「｜Icell（VCCR）−Icell_EXP｜＞Δ4」のとき、FBC_TインクリメントステップS421において、FBC_Tをインクリメントし、FBC_T判定ステップS420において、「FBC≦FBC_T」のときにはアドレス生成ステップS413にループバックする。また、「FBC＞FBC_T」のときにはVCCRデクリメントステップS419に分岐し、VCCR設定値をdVCCRだけ減少させ、設定されたVCCRをVCCR判定ステップS418においてメモリセルゲート電圧値VCCRの最小値と比較する。この際、「VCCR＜VCCR_MIN」であればリファレンスセルのプログラムはプログラムフェイルステップS417に収束する。また、「VCCR＞VCCR_MIN」のときには、前記FBC_T初期化ステップS412にループバックし、新しいVCCR条件でメモリセルの探索を実行する。ここで、FBC_MAXを小さな値（＞1）に設定するほど後のプログラムシーケンスでのIref値の設定の精度は向上する。
【０１４３】
上記のように、本実施形態によれば、パルスベリファイループのVCCR初期値INIT毎の繰り返しプロセスが不要となり、リファレンスセルのプログラムプロセスを上記第２の実施形態よりも高速化することができる。また、上記第３の実施形態とは逆に、メモリセル電流のターゲット値への収束を優先し、センスアンプのオフセット電圧をリファレンスセル電流に吸収し、センスアンプの必要動作点の縮小よりもメモリセルの信頼性に重点をおいたリファレンスセルのプログラムが可能となる。
【０１４４】
（第５の実施形態）
図１２は、本発明の第５の実施形態の不揮発性メモリ装置の要部構成を示す構成図である。本実施形態の不揮発性メモリ装置は、上述してきたリファレンスセルのプログラム方法を適用する不揮発性メモリ装置の一例である。尚、同図は、不揮発性メモリ装置の読み出しワードの１ビットに対応した特徴的な構造を図示している。
【０１４５】
同図において、不揮発性メモリ装置は、バーチャルグランドアレイ型のメモリセルアレイ（VGA）503、リファレンスセルアレイ513、及びソースサイド読み出し用の差動センスアンプ508を備えている。ソースサイド読み出し方式に関しては上記の第１の実施形態と同様であるので、その説明は省略する。
【０１４６】
メモリセルアレイ（VGA）503は、バーチャルグランド型のメモリであり、隣接するメモリセルとドレイン及びソースビット線を共通にしている。図中にはメモリセルの選択状態が示されている。選択メモリセル506は選択状態であり、メモリセルゲート線505に電圧値VCCRがバイアスされ、選択ビット線（メモリセルソース）515と選択ビット線（メモリセルドレイン）516と間にビット線電圧源500からビット線電圧Vbiasが印加されている。非選択のメモリセルは、非選択メモリセルゲート線504の電圧をグランド電位に設定していると共に、非選択ビット線502をフローティングに設定し、カットオッフになっている。
【０１４７】
リファレンスセルアレイ513は、消去ベリファイ用のEVリファレンスセル512と、読み出し動作用のRDリファレンスセル511と、プログラムベリファイ用のPVリファレンスセル510とによって構成されている。各々のリファレンスセル510、511、512はビット線を共通に配置されている。前記各々のリファレンスセル510、511、512は、選択するリファレンスセルゲート線514に所望のバイアスVCRを印加し、非選択のセルのゲートにグランド電位を印加することにより選択される。
【０１４８】
尚、本実施形態においては、リファレンスセルアレイ513の構成として、ドレインを共通にした例を示している。この場合は、メモリセルはドレインディスターブによるリファレンスセル間のしきい値の干渉が若干生じる可能性がある。また、ゲートディスターブによるリファレンスセル間のしきい値の干渉が問題ないレベルであれば、ワード線を共通にし、ソース線の選択でリファレンスセルを選択してもよい。
【０１４９】
また、各リファレンスセルを510、511、512独立したアレイに配置したり、ドレイン／ソース／ゲート線が独立になるように例えばアレイ上の対角位置のセルを用いてもよい。
【０１５０】
不揮発性メモリ装置のプログラムベリファイ、消去ベリファイ、読み出し動作においては、メモリセルゲート線505とリファレンスセルゲート線514とが接続されて、同電位の電圧VCRがバイアスされる。
【０１５１】
前記EVリファレンスセル512、前記RDリファレンスセル511、前記PVリファレンスセル510の各々には、上述したリファレンスセルのプログラム方法が適用され、各々のリファレンスセル512、511、510のゲート線には、順に、ゲート電圧値「VCR＝EV」、ゲート電圧値「VCR＝RD」、ゲート電圧値「VCR＝PV」の電圧値がセットされた状態で、各リファレンス電流がIEV、IRD、IPVであり、且つ、「IEV＝IRD＝IPV＝Icell（VCCR＝INIT）」となるようにプログラムされる。
【０１５２】
プログラムベリファイ動作によりプログラム状態のメモリセルには、ゲート電圧にPVを印加した状態でIPVの電流が流れるようにプログラムされる。このプログラム状態のセルに読み出しゲート電圧RDを印加すると、セル電流はゲート電位の低下分「PV−RD」だけセル電流を減らす。これがプログラムセルの読み出しマージンとなる。
【０１５３】
同様に、消去セルに対しては「RD−EV」だけセル電流を増やす。これが消去セルの読み出しマージンを生み出す。
【０１５４】
このように、VTウィンドウのマージン値はメモリセルの信頼性の作り込みを行うため、メモリセルのテクノロジー毎に一定値を取らせることが好ましい。
【０１５５】
ここで、消去セルの読み出しマージンは、他の不揮発性メモリ装置との間で一定値の「EM＝RD−EV（＞0）」がセットされる。また、プログラムセルの読み出しマージンは一定値の「PM＝PV−RD（＞0）」がセットされる。すなわち、「PV＞RD＞EV」の関係となる。EVの値は、リファレンスセルの電流値を他の不揮発性メモリ装置との間で一定値に保つために不揮発性メモリ装置間の固有値である。その結果、RD、PVの値も、不揮発性メモリ装置間で固有値となる。
【０１５６】
上記のように、本実施形態では、読み出し、プログラムベリファイ、消去ベリファイの動作において、メモリセル及びリファレンスセルのゲート電圧は共通であり、リファレンスセルのプログラムプロセスにおいて外部電源を用意することにより、不揮発性メモリ装置のハードウエアを簡略化できる。また、リファレンスセル電流を不揮発性メモリ装置毎に調整して一定化し、さらに他の不揮発性メモリ装置との間で共通な読み出しウィンドウマージンを設定することができる。これらにより、読み出しセンスアンプの必要動作点幅の縮小と、メモリセルのブランク状態から消去状態の読み出しウインドウマージンを他の不揮発性メモリ装置との間で一定にすることが可能となる。
【０１５７】
（第６の実施形態）
図１３は、本発明の第６の実施形態の不揮発性メモリ装置の要部構成を示す構成図である。本実施形態の不揮発性メモリ装置は、上述してきたリファレンスセルのプログラム方法を適用する不揮発性メモリ装置の一例である。尚、同図は、不揮発性メモリ装置の読み出しワードの１ビットに対応した特徴的な構造を図示している。
【０１５８】
上述した第５の実施形態の不揮発性メモリ装置と異なる点は、リファレンスアレイ513
の代わりに、プログラムベリファイ、消去ベリファイ、及び読み出し動作の各々の動作で共有される単一のPV・RD・EVリファレンスセル600が備えられている点のみである。その他の構成については、第５の実施形態と同様であるので、その説明は省略する。
【０１５９】
不揮発性メモリ装置のプログラムベリファイ、消去ベリファイ、読み出し動作において、メモリセルゲート線505のゲート電圧VCCRには、各々、PV、EV、RDのゲート電圧値が与えられ、リファレンスセルゲート線514には、常に一定のリファレンスセルゲート電圧RDがバイアスされる。
【０１６０】
PV・RD・EVリファレンスセル600には、上述したリファレンスセルのプログラム方法が適用され、リファレンスセルゲート線514に「VCR＝RD」のゲート電圧値がセットされた状態で装、他の不揮発性メモリ装置との間で一定の値のリファレンスセル電流値「IRD＝IIcell（VCCR＝INIT）」となるようにプログラムされる。
【０１６１】
プログラムベリファイ動作により、プログラム状態のメモリセルにはゲート電圧にPVを印加した状態でIRDのセル電流が流れるようにプログラムされる。プログラムセルに読み出しゲート電圧RDを印加すると、セル電流はゲート電位の低下分「PV−RD」だけセル電流を減らす。これがプログラムセルの読み出しマージンとなる。同様に、消去セルに対しては「RD−EV」だけセル電流を増やす。これが消去セルの読み出しマージンを生み出す。
【０１６２】
このように、VTウィンドウのマージン値はメモリセルの信頼性の作り込みを行うため、メモリセルのテクノロジー毎に一定値を取らせることが好ましい。
【０１６３】
ここで、消去セルの読み出しマージンは、他の不揮発性メモリ装置との間で一定値の「EM＝RD−EV（＞0）」がセットされる。また、プログラムセルの読み出しマージンは一定値の「PM＝PV−RD（＞0）」がセットされる。すなわち、「PV＞RD＞EV」の関係となる。EVの値は、リファレンスセルの電流値を他の不揮発性メモリ装置との間で一定値に保つために、不揮発性メモリ装置間で固有値となる。その結果、RD、PVの値も不揮発性メモリ装置間で固有値となる。
【０１６４】
上述したように、本実施形態では、プログラムベリファイ、消去ベリファイの動作において、メモリセル及びリファレンスセルに与えられるゲート電圧を２種類とする代わりに、リファレンスセルを1種類のみ配置すればよく、不揮発性メモリ装置の面積を削減することが可能であると共に、リファレンスセルのハードウエアコスト及びプログラムコストを削減することができる。
【０１６５】
また、リファレンスセル電流を不揮発性メモリ装置毎に調整して一定化し、さらに、他の不揮発性メモリ装置との間で共通な読み出しウィンドウマージンを設定することができる。
【０１６６】
これらにより、読み出しセンスアンプの必要動作点幅の縮小と、メモリセルのブランク状態から消去状態の読み出しウインドウマージンを他の不揮発性メモリ装置との間で一定にすることが可能となる。
【０１６７】
（第７の実施形態）
図１４は、本発明の第７の実施形態の不揮発性メモリ装置の要部構成を示す構成図である。本実施形態の不揮発性メモリ装置は、上述してきたリファレンスセルのプログラム方法を適用する不揮発性メモリ装置の一例である。尚、同図は、不揮発性メモリ装置の読み出しワードの１ビットに対応した特徴的な構造を図示している。
【０１６８】
上述した第５の実施形態の不揮発性メモリ装置と異なる点は、リファレンスセルアレイ702の内部に、さらに、PVHリファレンスセル700を備えている点のみである。その他の構成については、第５の実施形態と同様であるので、その説明は省略する。
【０１６９】
本実施形態において、不揮発性メモリ装置の動作には、プログラムベリファイ、消去ベリファイ、及び読み出し動作の他にハイレベルベリファイ動作が追加されている。ハイレベルベリファイ動作は、バーチャルグランドアレイ固有の読み出し時のセル電流の流出効果（以下、隣接セル効果と言う）によるプログラムベリファイの誤判定を補償するプログラムベリファイ動作である。
【０１７０】
以下に、隣接セル効果に関して説明する。
【０１７１】
図１５は、ブランク状態のメモリセルアレイを示す構成図であり、図１６は物理チェッカー書き込み後のメモリセルアレイを示す構成図である。
【０１７２】
図１５において、選択メモリセル904のゲートバイアスは隣接メモリセル908をバイアスし、メモリセル電流905（電流値Icell）の一部はブランク状態若しくは消去状態の隣接メモリセル908へのリーク電流907（電流値Ine）分だけリークする。このため、センスアンプで検知する電流であるセンスアンプ入力電流906（電流値Isa）が減少する。すなわち、センスアンプ入力電流906の電流値Isaは、「Isa＝Icell−Ine」となる。
【０１７３】
一方、図１６に示すように、隣接メモリセル908がプログラム状態になるようにメモリアレイを物理チェッカー状態にプログラムすると、リーク電流907（電流値Ine）は大幅に減少し、センスアンプ入力電流Isaは「Isa＝Icell」のように増加する。
【０１７４】
以上のように、セル電流が隣接セルのプログラム状態によって、センスアンプが検知する電流が変化することが隣接セル効果である。この隣接セル効果は、隣接セルが消去状態であるセルのプログラムを行う際に、隣接セルへのリーク電流によってセル電流が小さく見えるため、プログラムパルスの印加回数が不十分なままプログラムが終了し、プログラムのエレクトロン注入を少なめにする。隣接セルがプログラムされるとメモリセルの電流が増加するためにしきい値が下がったように見え、読み出し時のプログラムマージンロスや低ドーズの電子注入によるリテンション特性の悪化が予測される。
【０１７５】
図１４において、PVHリファレンスセル700は、隣接セルが消去状態のメモリセルをプログラムベリファイするときに用いるリファレンスセルである。このときのプログラムベリファイをハイレベルベリファイと呼んでいる。
【０１７６】
ハイレベルベリファイを実現するには、ベリファイ時に「VCCR＝VCR」のゲート電圧値にゲート電位を上昇させることや、リファレンスセルのゲート電位VCRをVCCRから独立制御として電位を下げること等が考えられるが、本実施形態ではプログラムベリファイと同様にPVを設定し、リファレンスセル電流を「IPV＞IPVH」となるようにPVHリファレンスセルをプログラムする。プログラムベリファイと選択するリファレンスセルが異なる以外は、同一の条件でハイレベルベリファイを実現することができる。
【０１７７】
上記のように、本実施形態によれば、プログラムベリファイと同一のメモリセル及びリファレンスセルのバイアス条件下で、ハイレベルベリファイを実現することができて、内蔵電源の出力電圧を低く抑えることができ、不揮発性メモリ装置の低消費電力化及び、低面積化が可能となる。
【０１７８】
また、バーチャルグランドアレイにおいて、プログラム対象メモリセルに隣接するメモリが消去状態であるとき、プログラムベリファイ時に選択的にハイレベルベリファイ用メモリセルを適用することにより、隣接セルへリークするセル電流を補ってプログラムする、すなわち隣接セルの有無にかかわらず同じプログラム状態を実現することが可能となる。
【０１７９】
（第８の実施形態）
図１７は、本発明の第８の実施形態のリファレンスセルのプログラム方法の処理フローを示すフロー図である。本実施形態のリファレンスセルのプログラム方法は、上記第７の実施形態のPVHリファレンスセル及びPVリファレンスセルのプログラムを行うプログラム方法である。
【０１８０】
同図において、リファレンスセルのプログラム方法はPVHリファレンスセルプログラムステップS800、物理チェッカープログラムステップS801、PVリファレンスセルプログラムステップS802の順に実行されるシーケンスでによって構成される。
【０１８１】
PVHリファレンスセルプログラムステップS800では、ブランク状態のメモリセルアレイのセル電流を基準に、つまり、隣接セルの効果を受けたメモリセルのセル電流を基準に（隣接効果によりロスしたセル電流を基準に）してリファレンスセルの電流をIPVHにプログラムする。
【０１８２】
また、物理チェッカープログラムステップS801では、前記PVHリファレンスセルプログラムステップS800でプログラムされたリファレンスセルを用いて，ワード線方向にプログラム状態のメモリセルとブランク状態のメモリセルとが交互に繰り返すようにプログラムされた物理チェッカー状態にプログラムする。この物理チェッカーのプログラム状態は図１６の状態である。
【０１８３】
そして、PVリファレンスセルプログラムステップS802では、物理チェッカーにプログラムされたメモリセルアレイのうち、ブランク状態のメモリセル電流を基準に、つまり隣接効果の影響が排除されたメモリセルのセル電流を基準にしてリファレンスセルの電流をIPVにプログラムする。
【０１８４】
ここで、「IPVH＜IPV」であるので、PVHリファレンスセルでプログラムするとメモリセルのしきい値を高めに設定しようとする。この効果は隣接セル効果によるしきい値の低下をキャンセルするように働く。
【０１８５】
図１８は、本実施形態のリファレンスセルのプログラム方法におけるPVHリファレンスセルプログラムステップS800内の処理フローを示すフロー図である。
【０１８６】
同図において、PVHリファレンスセル選択ステップS803が追加されている点を除いて、第１の実施形態のリファレンスセルのプログラム方法と同様に処理が行われる。
【０１８７】
図１９は、本実施形態のリファレンスセルのプログラム方法におけるメモリセル物理チェッカープログラムステップS801内の処理フローを示すフロー図である。
【０１８８】
同図において、リファレンスセルプログラムパルス印加ステップの代わりにメモリセルプログラムパルス印加ステップS816が設けられ、このステップS816内のアルゴリズムが、リファレンスの代わりにメモリセルにプログラムパルスが印加される点、アドレスの範囲が物理チェッカーに対応した範囲に限定されている点、セル電流判定ステップS818におけるゲート電圧条件が「VCCR＝VCR」に変更されている点を除いて、第１の実施形態のリファレンスセルのプログラム方法と同様に処理が行われる。
【０１８９】
図２０は、本実施形態のリファレンスセルのプログラム方法におけるPVリファレンスセルプログラムステップS802内の処理フローを示すフロー図である。
【０１９０】
同図において、PVリファレンスセル選択ステップS821が追加されている点、パルス・ベリファイループS815にブランク状態のセルのアドレスにアドレス操作範囲が限定されている点を除いて、第１の実施形態のリファレンスセルのプログラム方法と同様に処理が行われる。
【０１９１】
上述したように、本実施形態によれば、バーチャルグランドアレイにおいて、PVHリファレンスセルは、隣接セルが消去状態のメモリセル電流を基準にプログラムされる。また、PVリファレンスセルは、隣接セルがプログラム状態のメモリセル電流を基準にプログラムされる。つまり、不揮発性メモリ装置毎に隣接セルのリーク電流を自己整合的に保証することが可能になる。このように、プログラムベリファイ時に隣接セルがプログラム状態のときにはPVリファレンスを選択し、隣接セルがプログラム状態のときにはPVHリファレンスセルを選択するのみであり、非常に容易に隣接セルの影響をキャンセルすることが可能となる。
【産業上の利用可能性】
【０１９２】
以上説明したように、本発明は、リファレンスセル電流値を不揮発性メモリ装置毎に所望の一定値に調整すると共に、不揮発性メモリ装置間で共通な読み出しウィンドウマージンを設定することができるので、特に、リファレンスセルのプログラム方法及びこれを用いた不揮発性メモリ装置等として有用である。
【図面の簡単な説明】
【０１９３】
【図１】不揮発性メモリ装置におけるリファレンスセルを用いたメモリセルのソースサイド読み出し方式の概略構成図である。
【図２】図１のソースサイド読み出し方式における動作波形の波形図である。
【図３】同図（Ａ）及び同図（Ｂ）は、リファレンスセル電流値のばらつきと差動センスアンプの必要可動動作点幅との関係を示した図である。
【図４】本発明の第１の実施形態のリファレンスセルのプログラム方法の処理フローのフロー図である。
【図５】メモリセルアレイにおけるセル電流分布とメモリセルゲート電圧VCCRとの関係を示した図である。
【図６】リファレンスセルのプログラム動作中のリファレンスセル電流とメモリセル電流との関係を示した図である。
【図７】センスアンプのオフセット電圧VOFSの定義を説明する図である。
【図８】センスアンプのオフセット電圧VOFSのセル電流換算を説明する図である。
【図９】本発明の第２の実施形態のリファレンスセルのプログラム方法の処理フローのフロー図である。
【図１０】本発明の第３の実施形態のリファレンスセルのプログラム方法の処理フローのフロー図である。
【図１１】本発明の第４の実施形態のリファレンスセルのプログラム方法の処理フローのフロー図である。
【図１２】本発明の第５の実施形態の不揮発性メモリ装置の要部構成の構成図である。
【図１３】本発明の第６の実施形態の不揮発性メモリ装置の要部構成の構成図である。
【図１４】本発明の第７の実施形態の不揮発性メモリ装置の要部構成の構成図である。
【図１５】ブランク状態のメモリセルアレイの構成図である。
【図１６】物理チェッカー書き込み後のメモリセルアレイの構成図である。
【図１７】本発明の第８の実施形態のリファレンスセルのプログラム方法の処理フローのフロー図である。
【図１８】同リファレンスセルのプログラム方法におけるPVHリファレンスセルプログラムステップS800内の処理フローのフロー図である。
【図１９】同リファレンスセルのプログラム方法におけるメモリセル物理チェッカープログラムステップS801内の処理フローのフロー図である。
【図２０】同リファレンスセルのプログラム方法におけるPVリファレンスセルプログラムステップS802内の処理フローのフロー図である
【符号の説明】
【０１９４】
S100、S200    メモリセルゲート電圧VCCR設定ステップ
S101、S201    リファレンスセルゲート電圧VCR設定ステップ
S102          パルス・ベリファイループ
S103          リファレンスセルプログラムパルス印加ステップ
S104          リファレンスセル電流ベリファイステップ
S105          メモリセル初期アドレス設定ステップ
S106          リファレンスセル電流判定ステップ
S107          メモリセルアドレス設定ステップ
S108          アドレスレンジ判定ステップ
150、151、152  メモリセル電流分布
153、155      リファレンスセル電流
S202          リファレンスセル電流テストステップ
S203          プログラムパス
S204          プログラムフェイル
S205          VCCRデクリメントステップ
S300          リファレンスセルゲート電圧初期化ステップ
S301          リファレンスセル電流測定ステップ
S302          リファレンスセル電流判定ステップ
303           VCR設定値LOCK
S304          VCCR初期化ステップ
S305          FBC・ADD初期化ステップ
S306          センスアンプ読み出しステップ
S307          読み出し結果判定ステップ
S308          FBCカウントアップステップ
S309          ADD判定ステップ
S310          FBC判定ステップ
311           VCCR初期設定値INIT
S312          メモリセルゲート電圧探索ステップ
S313          プログラムフェイル
S314          VCCR判定ステップ
S315          VCCRデクリメントステップ
S316          ADDインクリメントステップ
S317          プログラムフェイル
S318          VCR判定ステップ
S319          VCRインクリメントステップ
S320          リファレンスセルゲート電圧探索ステップ
S400          高VTメモリセル探索ステップ
S401          VCR初期化ステップ
S402          FBC／ADD／VCCR初期化ステップ
S403          センスアンプ読み出しステップ
S404          読み出し結果判定ステップ
S405          FBCカウントアップステップ
S406          ADD保存ステップ
S407          ADD判定ステップ
S408          FBC判定ステップ
409           ABUF・FBCデータ
S410          メモリセルゲート電圧探索ステップ
S411          VCCR初期化ステップ
S412          FBC_T初期化ステップ
S413          アドレス生成ステップ
S414          セル電流測定ステップ
S415          セル電流判定ステップ
S416          VCCR初期値INIT
S417          プログラムフェイル
S418          VCCR判定ステップ
S419          VCCRデクリメントステップ
S420          FBC_T判定ステップ
S421          FBC_Tインクリメントステップ
S422          プログラムフェイル
S423          VCCR判定ステップ
S424          VCCRデクリメントステップ
S425          ADDインクリメントステップ
500           ビット線電圧源
501           ビット線選択ゲート
502           非選択ビット線
503           メモリセルアレイ（VGA）
504           非選択メモリセルゲート線
505           メモリセルゲート線
506           選択メモリセル
507           ディスチャージ線
508           差動センスアンプ
509           センスアンプ出力
510           リファレンスセル
511           RDリファレンスセル
512           EVリファレンスセル
513           リファレンスセルアレイ
514           リファレンスセルゲート線
515           選択ビット線（メモリセルソース）
516           選択ビット線（メモリセルドレイン）
600           PV・RD・EVリファレンスセル
700           PVHリファレンスセル
701           PVリファレンスセル
702           リファレンスセルアレイ
S800          PVHリファレンスセルプログラムステップ
S801          メモリセル物理チェッカープログラムステップ
S802          PVリファレンスセルプログラムステップ
S803          PVHリファレンスセル選択ステップ
S804          メモリセルゲート電圧VCCR設定ステップ
S805          リファレンスセルゲート電圧VCR設定ステップ
S806          パルス・ベリファイループ
S807          リファレンスセルプログラムパルス印加ステップ
S808          リファレンスセル電流ベリファイステップ
S809          メモリセル初期アドレス設定ステップ
S810          リファレンスセル電流判定ステップ
S811          メモリセルアドレス設定ステップ
S812          アドレスレンジ判定ステップ
S813          リファレンスセル・メモリセルゲート電圧設定ステップ
S814          メモリセル物理チェッカー初期アドレス設定ステップ
S815          パルス・ベリファイループ
S816          リファレンスセルプログラムパルス印加ステップ
S817          リファレンスセル電流ベリファイステップ
S818          セル電流判定ステップ
S819          メモリセル物理チェッカーアドレス設定ステップ
S820          アドレスレンジ判定ステップ
S821          PVリファレンスセル選択ステップ
S822          メモリセルゲート電圧VCCR設定ステップ
S823          リファレンスセルゲート電圧VCR設定ステップ
S824          パルス・ベリファイループ
S825          リファレンスセルプログラムパルス印加ステップステップ
S826          リファレンスセル電流ベリファイステップ
S827          メモリセル初期アドレス設定ステップ
S828          リファレンスセル電流判定ステップ
900           選択ビット線（メモリセルドレイン）
901           非選択ビット線
902           非選択ワード線（メモリセルゲート）
903           選択ワード線
904           選択メモリセル
905           メモリセル電流
906           センスアンプ入力電流
907           隣接メモリセルリーク電流
908、909      隣接メモリセル
910           選択ビット線（メモリセルソース）
1000          ビット線選択ゲート
1001          メモリセルゲート線
1002          ディスチャージ線
1003          メモリセルビット線側寄生容量
1004          差動センスアンプ
1005          出力ラッチ
1006          センスアンプ出力
1007          ラッチ信号線
1008          リファレンスセルビット線側寄生容量
1009          リファレンスセルゲート線
1010          ビット線電圧源
【図１】
2008262615.tif 000003
【図２】
2008262615.tif 000004
【図３】
2008262615.tif 000005
【図４】
2008262615.tif 000006
【図５】
2008262615.tif 000007
【図６】
2008262615.tif 000008
【図７】
2008262615.tif 000009
【図８】
2008262615.tif 000010
【図９】
2008262615.tif 000011
【図１０】
2008262615.tif 000012
【図１１】
2008262615.tif 000013
【図１２】
2008262615.tif 000014
【図１３】
2008262615.tif 000015
【図１４】
2008262615.tif 000016
【図１５】
2008262615.tif 000017
【図１６】
2008262615.tif 000018
【図１７】
2008262615.tif 000019
【図１８】
2008262615.tif 000020
【図１９】
2008262615.tif 000021
【図２０】
2008262615.tif 000022