(57)【要約】      （修正有）【課題】ＭＯＳトランジスタを微細化した上で駆動力の低下とばらつきを抑制できる半導体装置の製造方法を提供する。【解決手段】ソースとドレインのエクステンション領域のドーピングをクラスターイオン注入で行い、注入された不純物の活性化を促進させるアニールを１２００℃以上かつ０．０１秒未満の条件で行う。チャネル領域においては、チャネル領域中央からソースおよびドレインのエクステンション領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域と、第１ハロー領域下部の深い位置には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有する。第１ハロー領域のドーピング工程を、ゲート電極をマスクとして、斜めにイオン注入し、さらに、第２ハロー領域は、ゲート電極をマスクとして、垂直に、かつ第１ハロー領域のイオン注入ドーズ量よりも大きなドーズ量でイオン注入することにより形成する。【選択図】図１
2008305876.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、そのゲート長が４０ｎｍ以下であり、さらにそのゲート電極とは絶縁された形で、ゲート電極直下に位置する第１導電型の半導体基板のチャネル領域をはさむように、第２導電型の不純物ドーピング層からなる少なくとも２つ以上のソースおよびドレイン領域を有し、さらに、それらソースおよびドレイン領域とチャネル領域の間において、第１導電型の不純物濃度として、チャネル領域中央が最も薄く、チャネル領域中央からソースおよびドレイン領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域を有し、チャネル中央部からソースおよびドレイン領域の深部側には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法において、
前記ゲート電極をマスクとして行うソースとドレイン領域のドーピング直前に半導体表面を絶縁膜で被う工程を持ち、ソースとドレイン領域のドーピングをクラスターイオン注入で行い、さらに、注入された不純物の活性化を促進させるアニールとしての熱処理を１２００℃以上かつ０．１秒未満の温度領域を含む熱処理で行うことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、そのゲート長が４０ｎｍ以下であり、さらにそのゲート電極とは絶縁された形で、ゲート電極直下に位置する第１導電型の半導体基板のチャネル領域をはさむように、第２導電型の不純物ドーピング層からなるソースおよびドレイン領域を有し、さらに、それらソースおよびドレイン領域とチャネル領域の間にソースおよびドレイン領域と同じ第２導電型のより浅いエクステンション領域を有し、その浅いエクステンションにはさまれたチャネル領域において、第１導電型の不純物濃度として、チャネル領域中央が最も薄く、チャネル領域中央からソースおよびドレインのエクステンション領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域を有し、チャネル中央部からソースおよびドレインのエクステンション領域の下部の半導体基板表面から深い位置には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法において、
前記ゲート電極をマスクとして行うソースとドレイン両方のエクステンション領域のドーピング直前に半導体表面を絶縁膜で被う工程を持ち、ソースとドレイン両方のエクステンション領域のドーピングをクラスターイオン注入で行い、さらに、注入された不純物の活性化を促進させるアニールとしての熱処理を１２００℃以上かつ０．０１秒未満の温度領域を含む熱処理で行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記の第１導電型のチャネル領域の不純物濃度を中央部からソースおよびドレイン領域の先端に向かって高くするような第１ハロー領域のドーピング工程を、第１導電型不純物をゲート電極の少なくともゲート電極高さの２倍以上の上方からゲート電極をマスクとして、ゲート電極ソース側側壁を眺めるように斜めにイオン注入し、同様にゲート電極ドレイン側側壁を眺めるように再度斜めにイオン注入し、さらに、チャネル中央部からソースおよびドレイン領域の深部側に設ける第２ハロー領域は、ゲート電極の少なくともゲート電極高さの２倍以上の上方からゲート電極をマスクとして、ゲート側壁に沿う方向に、半導体基板表面にはほぼ垂直に、かつ第１ハロー領域のイオンの質量以上の質量のイオンを第１ハロー領域のイオン注入ドーズ量よりも大きなドーズ量でイオン注入することにより形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に集積度を高める微細化を可能にする微細かつ駆動能力に優れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、高集積化が可能な微細な電界効果トランジスタのような半導体装置が実用化されている。例えば、特許文献１の図２０に記載されている従来の半導体装置では、ｎ＋型の導電型を持つソース・ドレインのエクステンション領域の、チャネル領域側を覆うように形成されたｐ＋型のポケット領域を有する構造を採用している。デバイスに電圧を印加した場合に、このポケット構造は、ソース・ドレインのエクステンション領域からチャネル領域へ延びる空乏層を縮めて、短チャネル化した場合にその空乏層がチャネルに侵入し実効的なチャネル領域を狭めて、しきい値電圧が低下するという現象を抑制する効果を狙ったものである。
【特許文献１】特開２００１−３６０８２  図１、図２、図３、図２０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ポケット領域を有するＭＩＳ型トランジスタを実際に集積すべく縮小する場合、ゲート長のみならず、ゲート・ゲート間も同時に同じ割合で縮小される必要がある。一方、ソース・ドレイン領域は、直接電極材料が接するため、ソース・ドレインのエクステンション領域よりも深い接合にせざるを得ない。そもそもポケット領域はソース・ドレインのエクステンション領域からチャネル領域へ延びる空乏層を縮めるという効果を狙ったものであるが、ゲート・ゲート間を縮小するということは、エクステンションの領域も同時に狭まり、深いソース・ドレイン接合の影響がチャネルにもおよぶ事態になり、ポケット領域は集積度向上すなわち全てのサイズ縮小という条件下では、必然的に非常に濃くならざるを得ない。また、ゲート長の縮小に伴ってポケット領域で深いソース・ドレインの影響も軽減しようとする場合、ポケットがカバーすべき領域が広がり、チャネル全体に渡って濃度が濃くならざるを得ない。このようなトランジスタでは、チャネル部の濃度増加により、しきい値電圧が上がってしまい電源電圧を高くしなければ駆動能力が低下するのみならず、チャネル部のキャリア（電子・正孔）への不純物散乱や縦方向閉じ込め電界強度の増大による移動度低下や、エクステンション部分の抵抗増大によりトランジスタの駆動能力が低下するという欠点があった。また、そもそもこのような微細化されたトランジスタを実際に製造しようとした場合、特許文献１に記載されている従来方法では、イオン注入後の結晶性回復のための熱処理が必要で９５０℃〜１０５０℃の温度範囲でかつ０．１秒〜３０秒の時間範囲の熱処理条件が使われている。この条件熱処理を施す製造方法では、ポケット構造を狙って注入した不純物は拡散し、特許文献１にまさに記載されているようにソース・ドレインとそれらエクステンション注入時に導入されうる過剰点欠陥によりポケット構造を狙って注入された不純物を含むチャネル不純物の再分布を引き起こし、その再分布はゲート長が小さいほど、すなわちソースとドレインが接近すればするほど大きくなり、微細化を進めたい場合、もはやポケット構造とエクステンション領域の位置関係を保つことは現実には不可能になってしまう。
【０００４】
また、ポケット領域のみならず、ソース・ドレインのエクステンション領域についてもＭＩＳ型トランジスタを実際に集積すべく縮小する場合、非常に浅い接合が望まれる。特にｐ型導電型の拡散層を形成するための不純物として主に用いられるボロンのようなシリコン原子に比べて軽い元素を、従来方法に見られるようにイオン注入法により導入する場合には、ターゲット結晶構造に依存したチャネリング現象により、注入されたイオンは深い位置に向かって突き抜ける傾向にあり、結果的に深さ方向分布はガウス分布から大きく外れた深さ方向にすそを引く形になり、浅い接合形成の目的には適さない。このため従来は、ボロンイオンを注入する前に、シリコン結晶基板をシリコン原子より重いが電気的に不活性な元素、例えばゲルマニウム、で非晶質化させておくことで、結晶構造を意図的に乱してボロンイオン注入時のチャネリング現象をある程度抑制できることが知られている。ただし、ゲルマニウムイオン注入で非晶質化された結晶は、その結晶構造の損傷を回復し、もとの結晶構造に戻す熱処理が必要である。この熱処理は、前記のようにチャネル不純物の再分布を引き起こし、前記のように微細化を進めるには障害になる。ゲルマニウムイオン注入で非晶質化された領域の回復が不充分であれば、結晶構造にランダムに欠陥が残留することになり、半導体装置の駆動力が低下するのみならず、駆動力そのものがばらついてしまい、特性の揃ったトランジスタを多数集積することが不可能になる。
【０００５】
本願発明は上記のような高集積化を狙った微細化を行っても駆動力の低下とばらつきを抑制できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置製造方法は、第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、そのゲート長が４０ｎｍ以下であり、さらにそのゲート電極とは絶縁された形で、ゲート電極直下に位置する第１導電型の半導体基板のチャネル領域をはさむように、第２導電型の不純物ドーピング層からなる少なくとも２つ以上のソースおよびドレイン領域を有し、さらに、それらソースおよびドレイン領域とチャネル領域の間において、第１導電型の不純物濃度として、チャネル領域中央が最も薄く、チャネル領域中央からソースおよびドレイン領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域を有し、チャネル中央部からソースおよびドレイン領域の深部側には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法に関するものであり、前記ゲート電極をマスクとして行うソースとドレイン領域のドーピング直前に半導体表面を絶縁膜で被う工程を持ち、ソースとドレイン領域のドーピングをクラスターイオン注入で行い、さらに、注入された不純物の活性化を促進させるアニールとしての熱処理を１２００℃以上かつ０．１秒未満の温度領域を含む熱処理で行う。
【０００７】
また、第１導電型の半導体基板上に絶縁膜を介してゲート電極を有し、そのゲート長が４０ｎｍ以下であり、さらにそのゲート電極とは絶縁された形で、ゲート電極直下に位置する第１導電型の半導体基板のチャネル領域をはさむように、第２導電型の不純物ドーピング層からなるソースおよびドレイン領域を有し、さらに、それらソースおよびドレイン領域とチャネル領域の間にソースおよびドレイン領域と同じ第２導電型のより浅いエクステンション領域を有し、その浅いエクステンションにはさまれたチャネル領域において、第１導電型の不純物濃度として、チャネル領域中央が最も薄く、チャネル領域中央からソースおよびドレインのエクステンション領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域を有し、チャネル中央部からソースおよびドレインのエクステンション領域の下部の半導体基板表面から深い位置には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有することを特徴とするＭＩＳ型電界効果トランジスタの製造方法については、前記ゲート電極をマスクとして行うソースとドレイン両方のエクステンション領域のドーピング直前に半導体表面を絶縁膜で被う工程を持ち、ソースとドレイン両方のエクステンション領域のドーピングをクラスターイオン注入で行い、さらに、注入された不純物の活性化を促進させるアニールとしての熱処理を１２００℃以上かつ０．１秒未満の温度領域を含む熱処理で行う。
【０００８】
さらに、前記の第１導電型のチャネル領域の不純物濃度を中央部からソースおよびドレイン領域の先端に向かって高くするような第１ハロー領域のドーピング工程を、第１導電型不純物をゲート電極のはるか上方からゲート電極をマスクとして、ゲート電極ソース側側壁を眺めるように斜めにイオン注入し、同様にゲート電極ドレイン側側壁を眺めるように再度斜めにイオン注入し、さらに、チャネル中央部からソースおよびドレイン領域の深部側に設ける第２ハロー領域は、ゲート電極はるか上方からゲート電極をマスクとして、ゲート側壁に沿う方向に、半導体基板表面にはほぼ垂直に、かつ第１ハロー領域のイオンの質量以上の質量のイオンを第１ハロー領域のイオン注入ドーズ量よりも大きなドーズ量でイオン注入することにより形成する。
【発明の効果】
【０００９】
本発明によれば、第１ハロー領域は従来ポケット構造よりも濃度を薄くできるため、微細化した場合に、しきい値の過剰な増大を抑制し、駆動能力の低下も抑制できる。第２ハロー領域は第１ハロー領域のピークよりも深く、かつチャネル中央には侵入しないように垂直注入されるため、深いソース・ドレインの影響のみを低減する形で、しきい値の過剰な増大を防ぎ、かつ大きなドレイン電圧を印加したときのしきい値電圧の低下も抑制し、微細化した場合の駆動能力の低下を抑制する効果がある。さらに、ソース・ドレイン領域またはソース・ドレインのエクステンション領域をクラスターイオン注入で形成し、１２００℃以上かつ０．０１秒未満の温度領域を含む熱処理でアニールを施すという本発明の方法によれば、従来のゲルマニウム注入による非晶質化とボロン単独イオン注入の組み合わせによる方法に比べてもより微細化した場合の駆動力が低下せず駆動能力のばらつきも低減できるという効果が生じる。
【発明を実施するための最良の形態】
【００１０】
（実施の形態）
図１は本発明の実施の形態であるＭＩＳ型半導体装置の製造方法の要点を示すフローチャートである。図２に、本発明の方法に従って製造されるＭＩＳ型半導体装置の典型的な断面におけるソース・ドレイン端もしくはソース・ドレインのエクステンション領域近傍の様子を図示したものである。図３には、比較のため、従来技術で製造されうるＭＩＳ型半導体装置の同様の位置における断面図を示す。従来法によれば図３に見られるように基板表面が酸化などで削れてしまうため、実質的に接合が深くなってしまうこと、およびゲルマニウムなどの重いイオンであらかじめ非晶質化された領域は有害な不純物拡散再分布を抑制した短時間アニールでは欠陥が回復しきらずに残留してしまう。図４には本発明の方法に従って製造されるＭＩＳ型半導体装置の典型的な構造を示す。図５には本発明の方法に従って同一ウェハ上に同一条件で製造した多数のＭＩＳ型半導体装置の典型的な駆動特性をオン電流とオフ電流の関係としてプロットしたものを、従来法としてのゲルマニウム注入による非晶質化とボロン単体イオン注入による製造方法の場合と比較したものを示す。従来法の場合は、ゲルマニウム注入により非晶質化すなわち損傷した結晶が充分回復しきらないためオン電流・オフ電流共に不規則なばらつきを呈しているが、本発明の方法によれば駆動特性のばらつきが顕著に抑制されている。
【００１１】
本発明の実施の形態は、具体的には図４に示す手順で本発明の方法に従う半導体装置は作成される。まず、図４（ａ）に示すように第１の導電型の適当な不純物分布を持つ半導体基板を用意する。ここでは１×１０１７〜１×１０１８ｃｍ−３の砒素をドープしたシリコン結晶基板を用いる。この基板に酸化膜を０．７ｎｍ〜１．４ｎｍの厚みで形成し、その上にゲート電極として砒素を１×１０２０〜５×１０２０ｃｍ−３の濃度にドーピングしたポリシリコンを化学的気相堆積法で堆積させ、従来のリソグラフィー工法を用いて４０ｎｍ〜２０ｎｍ程度のゲート長に加工した状態を図４（ｂ）に示す。ここまでは従来の製造方法の応用であり、特に新規かつ困難な点は有しない。この後、図４（ｃ）に示すように、基板表面をカバーする絶縁膜を堆積する。ここではシリコン酸化膜もしくはシリコン窒化膜を２ｎｍ厚で堆積させた。その後、図４（ｄ）に示すように、第１導電型の不純物として砒素を加速エネルギー３〜６ｋｅＶで０．１〜３．０×１０１３ｃｍ−３のドーズ量でウェハ上面からゲート側壁を睨む方向に１５〜３５度傾けたイオン注入を行い、第１ハロー領域を形成し、さらに加えて第１導電型の不純物として砒素より重いアンチモンを１〜５×１０１３ｃｍ−３のドーズ量と加速エネルギー４０〜６０ｋｅＶの条件で、ウェハ上面から垂直にイオン注入を行い、第１ハロー領域より深い位置で、かつ濃度の濃い第２ハロー領域が形成できる。この後、図４（ｅ）に示すように、第２導電型の不純物としてボロン１８原子クラスターＢ１８Ｈ２２を加速エネルギー０．５〜２ｋｅＶとドーズ量０．２〜２．０×１０１５ｃｍ−３の条件でウェハ上面から垂直に注入を行い、ソース・ドレインのエクステンション領域を形成する。この後、図４（ｆ）に示すように、サイドウォール形成工程として酸化膜を３０ｎｍの厚みで従来のＣＶＤ法で堆積し、従来の異方性ドライエッチング技術を用いてエッチバックを行いゲート電極の両端に絶縁体サイドウォールを形成し、これらをマスクとして第２導電型の不純物としてボロンを７〜１５ｋｅＶの加速エネルギーで０．６〜６．０×１０１５ｃｍ−３のドーズ量のイオン注入を行い、ソース・ドレイン領域が形成される。この後に、イオン注入された不純物を活性化させるために、既存技術で発生可能な二酸化炭素ガスを励起したレーザービームを照射し、約１４００℃で１〜５ｍｓｅｃの間、加熱されるようにする。この温度は、シリコンの融点は１４１５℃程度であるので、あらかじめ同様の工程で作ったシリコン結晶基板にレーザーパワーを変えてビームを照射し、シリコン結晶が融ける寸前のレーザーパワーの値を得ておくことで調整可能である。この後、従来技術で金属配線を行い半導体装置が完成する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の製造方法の要点を示す図。
【図２】本発明の実施の形態の製造方法による半導体装置の断面を示す図。
【図３】従来の方法による半導体装置の断面を示す図。
【図４】本発明の実施の形態の製造方法手順の一例を示す断面図。
【図５】本発明の実施の形態の製造方法による半導体装置の特性の一例を示す図。
【符号の説明】
【００１３】
１…半導体基板
２…ゲート電極
３…基板表面カバー膜
４…クラスターイオン注入で形成されたソースおよびドレインのエクステンション領域
５…ボロン単体イオン注入に先立ち重いイオンの注入で非晶質化された領域
６…ボロン単体イオン注入で形成されたソースおよびドレインのエクステンション領域
７…基板エッチング・酸化などで削られた領域
８…第１ハロー領域
９…第２ハロー領域
１０…サイドウォール
１１…ソースおよびドレイン領域
１２…ゲート絶縁膜
【図１】
2008305876.tif 000003
【図２】
2008305876.tif 000004
【図３】
2008305876.tif 000005
【図４】
2008305876.tif 000006
【図５】
2008305876.tif 000007