(57)【要約】【課題】簡易かつ容易に精度の高い動作テストを行うことができるＤＡ変換器の試験方法、ＤＡ変換器の試験装置およびＤＡ変換器を提供すること。【解決手段】所定のデジタルデータをアナログデータに変換するＤＡ変換器に、該ＤＡ変換器からの出力波形が対称となる周期パターンデータを入力し、該周期パターンデータの基本周波数ｆ0に対する偶数次高調波成分２ｆ0，４ｆ0を観測し、偶数次高調波成分２ｆ0，４ｆ0がない場合に該ＤＡ変換器は良好に動作しているものと判定する。【選択図】        図１
2008047944.tif 000002
【特許請求の範囲】
【請求項１】
所定のデジタルデータをアナログデータに変換するＤＡ変換器に、該ＤＡ変換器からの出力波形が対称となる周期パターンデータを入力し、該周期パターンデータの基本周波数に対する偶数次高調波成分を観測して該ＤＡ変換器を試験することを特徴とするＤＡ変換器の試験方法。
【請求項２】
所定のデジタルデータをアナログデータに変換するＤＡ変換器に、前記所定のデジタルデータの入力を、該ＤＡ変換器からの出力波形が対称となる周期パターンデータの入力に切り替えて入力し、該周期パターンデータの基本周波数に対する偶数次高調波成分を観測して該ＤＡ変換器を試験することを特徴とするＤＡ変換器の試験方法。
【請求項３】
所定のデジタルデータをアナログデータに変換するＤＡ変換器からの出力波形が対称となる周期パターンデータを生成し、該ＤＡ変換器に出力することを特徴とするＤＡ変換器の試験装置。
【請求項４】
テスト信号の入力によってテストパターンを発生するパターン発生手段と、
前記テスト信号の入力によって、入力される所定のデジタルデータをアナログデータに変換するＤＡ変換手段側への出力を前記テストパターンの前記ＤＡ変換手段側への出力に切り替えるセレクタと、
を備えたことを特徴とするＤＡ変換器の試験装置。
【請求項５】
前記パターン発生手段は、
前記セレクタと前記ＤＡ変換手段との間に設けられ、前記テスト信号の入力時に前記所定のデジタルデータの各ビットをラッチする複数のフリップフロップ回路を有し、このラッチしたビットデータを巡回させ前記ＤＡ変換手段にパラレル出力するシフトレジスタであることを特徴とする請求項４に記載のＤＡ変換器の試験装置。
【請求項６】
前記シフトレジスタは、前記複数のフリップフロップ回路に連結される１以上のフリップフロップ回路を備え、該１以上のフリップフロップ回路に設定されたビット値を含めて各ビットを巡回させることを特徴とする請求項５に記載のＤＡ変換器の試験装置。
【請求項７】
クロックを発生するクロック発生手段と、
前記テスト信号の入力によって、外部クロックの出力を前記クロック発生手段が発生するクロックに切り替える切替手段と、
を備え、前記テスト信号が入力されるテストモード時に、前記ＤＡ変換手段および前記パターン発生手段は前記クロックによって動作することを特徴とする請求項４〜６のいずれか一つに記載のＤＡ変換器の試験装置。
【請求項８】
前記クロック発生手段は、自励発振器であり、
前記自励発振器の周波数をモニタして前記自励発振器の周波数を制御する周波数制御手段をさらに備えたことを特徴とする請求項７に記載のＤＡ変換器の試験装置。
【請求項９】
前記パターン発生手段が発生するパターンデータは、前記ＤＡ変換手段が出力する波形が対称波形となる周期パターンデータであることを特徴とする請求項４〜８のいずれか一つに記載のＤＡ変換器の試験装置。
【請求項１０】
所定のデジタルデータをアナログデータに変換するＤＡ変換手段と、
請求項４〜９のいずれか一つに記載のＤＡ変換器の試験装置と、
を備えたことを特徴とするＤＡ変換器。
【請求項１１】
前記所定のデジタルデータのデータ入力端子と、
前記アナログデータのデータ出力端子と、
前記テスト信号のテスト信号入力端子と、
前記ＤＡ変換手段および前記パターン発生手段に供給するクロックを入力する外部クロック入力端子と、
を備えたことを特徴とする請求項１０に記載のＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＡ変換器に対する精度の高い動作テストを簡易かつ容易に行うことができるＤＡ変換器の試験方法、ＤＡ変換器の試験装置およびＤＡ変換器に関し、特に高速動作が可能なＤＡ変換器に対するＤＡ変換器の試験方法、ＤＡ変換器の試験装置およびＤＡ変換器に関するものである。
【背景技術】
【０００２】
ＤＡ変換器は、多諧調のデジタルデータをアナログデータに変換する回路である。従来、このＤＡ変換器の変換動作の動作テストを行う場合、図１２に示すように、パターン発生器１０１によって発生したテストパターンとクロックとをケーブル１０２およびプローブ１０３を介してＤＡ変換器１０４に入力し、ＤＡ変換器１０４から出力されたアナログデータをオシロスコープなどの観測装置１０５によって観測し、ＤＡ変換器１０４の動作確認を行っていた。
【０００３】
【特許文献１】特開２００３−１３３９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＡ変換器の動作速度が高速になると、この動作速度に対応したパターン発生器が必要になるとともに、このパターン発生器から出力される高速のテストパターンや高速のクロックの波形を劣化させず、かつ十分な入力レベルをもってＤＡ変換器に入力することができるケーブルやプローブが必要となり、これらのパターン発生器、ケーブルやプローブを用いないと、高速動作を行うＤＡ変換器の十分な動作テストを行うことができないという問題点があった。
【０００５】
また、動作速度に対応したパターン発生器や、高速デジタルデータの波形品質を劣化させることなく伝送するケーブルやプローブを用いてＤＡ変換器の動作テストを行うと、装置規模が大きくなり、動作テスト時の配線接続にも時間がかかり、しかも高コストになるという問題点があった。
【０００６】
一方、高速動作のＤＡ変換器に限らず、ＤＡ変換器の動作テストは、一般にオシロスコープなどを用いて出力されたアナログ波形を観察することによって行われていたため、アナログ出力波形がデジタル入力に対応した忠実な出力を行っているかを精度高く試験することができないという問題点が依然としてあった。特に、ＤＡ変換器が高速動作の場合、オシロスコープなどの観測装置自体の精度上の限界によって精度の高い試験を行うことが困難であった。
【０００７】
この発明は、上記に鑑みてなされたものであって、簡易かつ容易に精度の高い動作テストを行うことができるＤＡ変換器の試験方法、ＤＡ変換器の試験装置およびＤＡ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、請求項１にかかるＤＡ変換器の試験方法は、所定のデジタルデータをアナログデータに変換するＤＡ変換器に、該ＤＡ変換器からの出力波形が対称となる周期パターンデータを入力し、該周期パターンデータの基本周波数に対する偶数次高調波成分を観測して該ＤＡ変換器を試験することを特徴とする。
【０００９】
また、請求項２にかかるＤＡ変換器の試験方法は、上記の発明において、所定のデジタルデータをアナログデータに変換するＤＡ変換器に、前記所定のデジタルデータの入力を、該ＤＡ変換器からの出力波形が対称となる周期パターンデータの入力に切り替えて入力し、該周期パターンデータの基本周波数に対する偶数次高調波成分を観測して該ＤＡ変換器を試験することを特徴とする。
【００１０】
また、請求項３にかかるＤＡ変換器の試験装置は、所定のデジタルデータをアナログデータに変換するＤＡ変換器からの出力波形が対称となる周期パターンデータを生成し、該ＤＡ変換器に出力することを特徴とする。
【００１１】
また、請求項４にかかるＤＡ変換器の試験装置は、テスト信号の入力によってテストパターンを発生するパターン発生手段と、前記テスト信号の入力によって、入力される所定のデジタルデータをアナログデータに変換するＤＡ変換手段側への出力を前記テストパターンの前記ＤＡ変換手段側への出力に切り替えるセレクタと、を備えたことを特徴とする。
【００１２】
また、請求項５にかかるＤＡ変換器の試験装置は、上記の発明において、前記パターン発生手段は、前記セレクタと前記ＤＡ変換手段との間に設けられ、前記テスト信号の入力時に前記所定のデジタルデータの各ビットをラッチする複数のフリップフロップ回路を有し、このラッチしたビットデータを巡回させ前記ＤＡ変換手段にパラレル出力するシフトレジスタであることを特徴とする。
【００１３】
また、請求項６にかかるＤＡ変換器の試験装置は、上記の発明において、前記シフトレジスタは、前記複数のフリップフロップ回路に連結される１以上のフリップフロップ回路を備え、該１以上のフリップフロップ回路に設定されたビット値を含めて各ビットを巡回させることを特徴とする。
【００１４】
また、請求項７にかかるＤＡ変換器の試験装置は、上記の発明において、クロックを発生するクロック発生手段と、前記テスト信号の入力によって、外部クロックの出力を前記クロック発生手段が発生するクロックに切り替える切替手段と、を備え、前記テスト信号が入力されるテストモード時に、前記ＤＡ変換手段および前記パターン発生手段は前記クロックによって動作することを特徴とする。
【００１５】
また、請求項８にかかるＤＡ変換器の試験装置は、上記の発明において、前記クロック発生手段は、自励発振器であり、前記自励発振器の周波数をモニタして前記自励発振器の周波数を制御する周波数制御手段をさらに備えたことを特徴とする。
【００１６】
また、請求項９にかかるＤＡ変換器の試験装置は、上記の発明において、前記パターン発生手段が発生するパターンデータは、前記ＤＡ変換手段が出力する波形が対称波形となる周期パターンデータであることを特徴とする。
【００１７】
また、請求項１０にかかるＤＡ変換器は、所定のデジタルデータをアナログデータに変換するＤＡ変換手段と、請求項４〜９のいずれか一つに記載のＤＡ変換器の試験装置と、を備えたことを特徴とする。
【００１８】
また、請求項１１にかかるＤＡ変換器は、上記の発明において、前記所定のデジタルデータのデータ入力端子と、前記アナログデータのデータ出力端子と、前記テスト信号のテスト信号入力端子と、前記ＤＡ変換手段および前記パターン発生手段に供給するクロックを入力する外部クロック入力端子と、を備えたことを特徴とする。
【発明の効果】
【００１９】
この発明にかかるＤＡ変換器の試験方法、ＤＡ変換器の試験装置およびＤＡ変換器では、所定のデジタルデータをアナログデータに変換するＤＡ変換器に、該ＤＡ変換器からの出力波形が対称となる周期パターンデータを入力し、該周期パターンデータの基本周波数に対する偶数次高調波成分を観測し、偶数次高調波成分が観測されない場合に該ＤＡ変換器が正常動作しているものとして判定する試験を行うようにしているので、精度の高いＤＡ変換器の試験を簡易かつ容易に行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、この発明を実施するための最良の形態であるＤＡ変換器の試験方法、ＤＡ変換器の試験装置およびＤＡ変換器について説明する。
【００２１】
（実施の形態１）
図１は、この発明の実施の形態１にかかるＤＡ変換器の試験方法の概念を示す図である。図１において、このＤＡ変換器の試験方法は、まず図示しないＤＡ変換器が４ビットのデジタルデータをアナログデータに変換する場合、図１の上段に示すように１ビットずつ巡回する周期データを図示しないＤＡ変換器に入力する。図１の上段では、「００１１」→「０１１０」→「１１００」→「１００１」→「００１１」→…の巡回する周期データとなっている。
【００２２】
この周期データが図示しないＤＡ変換器に入力されると図１の中段に示したアナログデータに変換されて出力される。ここで、このアナログデータの波形は、アナログ値「７．５」を基準に対称波形となっている。すなわち図１に示すようにアナログ値「７．５」を基準に上下の面積ＳＡ，ＳＢが等しくなっている。
【００２３】
図示しないＤＡ変換器に入力されるデジタルデータを、上述した対称波形が生成される周期データとすると、図１の下段に示すように、アナログデータの波形の基本波ＳＰ１（周波数ｆ0）の他に高調波ＳＰ２〜ＳＰ５（２ｆ0〜５ｆ0）が出力される。なお、６次以降の高調波は図示していない。
【００２４】
ここで、図示しないＤＡ変換器が正常動作している場合、偶数次の高調波ＳＰ２，ＳＰ４は出現しない。このＤＡ変換器の正常動作とは、ＤＡ変換時における各諧調の電圧値が適正に動作していることを意味する。したがって、上述した対称波形が生成される周期データを図示しないＤＡ変換器に入力し、その出力波形をスペクトルアナライザなどの観測装置を用いて観測し、偶数次の高調波ＳＰ２，ＳＰ４の出現の有無あるいはそのレベルをもとに図示しないＤＡ変換器の動作試験を行うことができる。
【００２５】
この場合、時間波形を観測するのではなく、偶数次の高調波スペクトル値を観測し、そのレベルを測定すればよいので、容易かつ簡易に試験を行うことができるとともに精度の高い試験を行うことができる。さらに、図示しないＤＡ変換器が高速動作を行う場合であっても、上述したように偶数次の高調波スペクトル値のみに着目して数量的に測定できるので精度の高い試験を確実に行うことができる。
【００２６】
図２は、上述したＤＡ変換器の試験方法を実現するＤＡ変換器の試験装置の構成を示す図である。図２に示したデータ選択回路１は、４ビットのデジタルデータをアナログデータに変換する図示しないＤＡ変換器に対するＤＡ変換器の試験装置として機能し、このＤＡ変換器の前段に配置される。
【００２７】
データ選択回路１は、セレクタ２とパターン発生部３とを有する。セレクタ２には、４ビットのデジタルデータＤ０〜Ｄ３が入力され、各デジタルデータＤ０〜Ｄ３は、それぞれセレクタ回路ＳＬ０〜ＳＬ３に入力される。パターン発生部３は、メモリ３ａを有し、このメモリ３ａ内に、上述した対称波形が生成される周期データであるテストパターンが格納され、このテストパターンを、対応するセレクタ回路ＳＬ０〜ＳＬ３に入力する。セレクタ回路ＳＬ０〜ＳＬ３のそれぞれには、テスト信号ＴＥＳＴが入力され、テスト信号ＴＥＳＴがローレベルの時、入力されたデジタルデータＤ０〜Ｄ３をそのまま出力データＯ０〜Ｏ３として図示しないＤＡ変換器に出力する通常動作モード（ノーマルモード）に切り替え、テスト信号ＴＥＳＴがハイレベルの時、パターン発生部３から出力されるテストパターンを出力データＯ０〜Ｏ３として図示しないＤＡ変換器に出力するテストモードに切り替える。なお、パターン発生部３は、供給されるクロック信号ＣＬＫによって動作する。
【００２８】
このＤＡ変換器の試験装置として機能するデータ選択回路１は、デジタルデータＤ０〜Ｄ３とテストパターンとの切り替えを行うようにしているので、ノーマルモードとテストモードとを容易かつ柔軟に切り替えることができる。
【００２９】
図３は、上述したデータ選択回路１と、ＤＡ変換器として機能するＤＡ変換部４とを備えたＤＡ変換器１０の構成を示す図である。すなわち、このＤＡ変換器１０は、ＤＡ変換器４とデータ選択回路１とを１つの装置として実現している。
【００３０】
図３に示すように、このＤＡ変換器１０は、ＤＡ変換すべき４ビットのデジタルデータＤ０〜Ｄ３を入力するデータ入力端子Ｔ１、テスト信号ＴＥＳＴを入力するテストモード設定入力端子Ｔ２、およびクロック信号ＣＬＫを入力するクロック入力端子Ｔ３を有するとともに、内部に、データ選択回路１およびＤＡ変換部４を有する。さらに、ＤＡ変換器１０は、ＤＡ変換部４によって変換されたアナログデータＯＵＴを外部出力するアナログ出力端子Ｔ４を有する。
【００３１】
上述したように、データ選択回路１には、データ入力端子Ｔ１から入力されたデジタルデータＤ０〜Ｄ３、テストモード設定入力端子Ｔ２から入力されたテスト信号ＴＥＳＴ、およびクロック入力端子Ｔ３から入力されたクロック信号ＣＬＫがそれぞれ入力される。クロック信号ＣＬＫは、さらにＤＡ変換部４にも供給され、データ選択回路１から出力されたデジタルデータＯ０〜Ｏ３が入力される。ＤＡ変換部４は、クロック信号ＣＬＫを動作クロックとして用いてデジタルデータＯ０〜Ｏ３をアナログデータＯＵＴに変換し、アナログ出力端子Ｔ４を介して出力する。
【００３２】
なお、上述したＤＡ変換器１０は、１つのチップで形成する必要はないが、データ入力端子Ｔ１、テストモード設定入力端子Ｔ２、クロック入力端子Ｔ３、およびアナログ出力端子Ｔ４をもつ１つのチップとして形成することが好ましい。１つのチップとすることによって、配線による波形劣化やロスなどをなくすことができ、高速動作テストを行う配線を容易に形成できるからである。
【００３３】
このＤＡ変換器１０は、たとえば出荷するときやメンテナンス時にテストモードに切り替えて試験し、それ以外のときには通常のＤＡ変換器として機能するチップとして実現され、しかも試験時における配線による波形劣化やロスをなくすことができ、精度の高い試験を行うことができる。
【００３４】
なお、上述した実施の形態１では、デジタルデータＤ０〜Ｄ３が４ビットの多階調データであったが、これに限らず、パラレルビット数は任意であり、たとえば８ビットパラレルデータあるいは１６ビットパラレルデータであってもよい。
【００３５】
（実施の形態２）
つぎに、この発明の実施の形態２について説明する。上述した実施の形態１では、パターン発生部３がテストパターンを発生するようにしていたが、この実施の形態２では、入力されるデジタルデータＤ０〜Ｄ３を用いてテストパターンを生成するようにしている。
【００３６】
図４は、この発明の実施の形態２であるデータ選択回路１の詳細構成を示す図である。また、図５は、このデータ選択回路２を搭載したＤＡ変換器１１の概要構成を示す図である。図４および図５において、このデータ選択回路１は、パターン発生部３に代えてビット数に対応した段数を有したシフトレジスタ３１を設けている。このシフトレジスタ３１は、たとえばセレクタ２とＤＡ変換部４との間に設けられ、４つのフリップフロップ回路ＦＦ０〜ＦＦ３を有する。各セレクタ回路ＳＬ０〜ＳＬ３には、それぞれデジタルデータＤ０，Ｄ１，Ｄ２，Ｄ３、およびフリップフロップ回路ＦＦ３，ＦＦ０，ＦＦ１，ＦＦ２の各出力である出力データＯ３，Ｏ０，Ｏ１，Ｏ２が入力され、それぞれ入力されるテスト信号ＴＥＳＴによって選択されたデジタルデータＤ０〜Ｄ３あるいは出力データＯ３〜Ｏ２が、それぞれフリップフロップ回路ＦＦ０〜ＦＦ３に入力される。各フリップフロップ回路ＦＦ０〜ＦＦ３は、各セレクタ回路ＳＬ０〜ＳＬ３から入力されたデータをラッチし、出力データＯ０〜Ｏ３としてＤＡ変換部４に出力する。
【００３７】
ここで、フリップフロップ回路ＦＦ０〜ＦＦ３は、テスト信号ＴＥＳＴがローレベルのとき、入力されたデジタルデータＤ０〜Ｄ３をラッチした後、クロック信号ＣＬＫに応じてそのまま出力データＯ０〜Ｏ３として出力する。一方、フリップフロップ回路ＦＦ０〜ＦＦ３は、テスト信号ＴＥＳＴがハイレベルになったときのデジタルデータＤ０〜Ｄ３をラッチし、その後このラッチした各ビット値をクロック信号ＣＬＫに応じて巡回させつつシフトするシフトレジスタを形成し、各フリップフロップ回路ＦＦ０〜ＦＦ３からパラレルデータである出力データＯ０〜Ｏ３をクロック信号ＣＬＫに応じて出力する。
【００３８】
すなわち、図６に示すように、テスト信号ＴＥＳＴがローレベルからハイレベルに変わる時点ｔ１においてフリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３がそれぞれラッチしたデジタルデータＤ０，Ｄ１，Ｄ２，Ｄ３であるパラレルデータＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３は、それぞれ出力データＯ０，Ｏ１，Ｏ２，Ｏ３として出力されるとともに、セレクタ２を介してつぎのフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ０にシフトされる。そして、つぎのクロックの時点ｔ２においてこのシフトしたパラレルデータＤＴ３，ＤＴ０，ＤＴ１，ＤＴ２は、つぎの出力データＯ０，Ｏ１，Ｏ２，Ｏ３として出力されるとともにシフトされる。各出力データＯ０〜Ｏ３に注目してみると、たとえば出力データＯ０は、テスト信号ＴＥＳＴがハイレベルになった時点ｔ１から、ＤＴ０→ＤＴ３→ＤＴ２→ＤＴ１→ＤＴ０→ＤＴ３→…の巡回データとなり、出力データＯ１は、テスト信号ＴＥＳＴがハイレベルになった時点ｔ１から、ＤＴ１→ＤＴ０→ＤＴ３→ＤＴ２→ＤＴ１→ＤＴ０→…の巡回データとなる。
【００３９】
具体的には、出力データＯ０〜Ｏ３は、時点ｔ１においてラッチされたパラレルデータＤＴ０〜ＤＴ３である「１，１，０，０」が巡回したパラレルデータとして順次出力され、これがテストパターンとなる。このテストパターンである出力データＯ０〜Ｏ３は、その後ＤＡ変換部４によって、それぞれ各階調に応じてアナログ値に変換され、アナログデータＯＵＴとして出力される。
【００４０】
この実施の形態２では、テストモード移行時においてシフトレジスタ３がラッチしたデジタルデータＤＴ０〜ＤＴ３をその後巡回シフトさせてパラレルの出力データＯ０〜Ｏ３をテストパターンとして生成しているので、高速の所望テストパターンを容易に形成することができる。
【００４１】
なお、上述した実施の形態２では、シフトレジスタ３１を形成するフリップフロップ回路ＦＦ０〜ＦＦ３の段数が、デジタルデータＤ０〜Ｄ３のビット数と同じであったが、これに限らず、フリップフロップ回路の段数を、デジタルデータＤ０〜Ｄ３のビット数を超えた数としてもよい。
【００４２】
図７は、この発明の実施の形態２であるデータ選択回路の詳細構成を示す図である。図７に示すように、このデータ選択回路３２のシフトレジスタ３２は、フリップフロップ回路ＦＦ０〜ＦＦ３を一連のシフトレジスタとしてみた場合、その前段に２段のフリップフロップ回路ＦＦ４，ＦＦ５を接続した構成としている。このため、フリップフロップ回路ＦＦ３の出力データＯ３は、フリップフロップ回路ＦＦ４に入力され、フリップフロップ回路ＦＦ５の出力データは、セレクタ回路ＳＬ０に入力され、さらにこのセレクタ回路ＳＬ０を介してフリップフロップ回路ＦＦ０に入力される。その他の構成は図４に示したデータ選択回路１および図５に示したＤＡ変換器１０と同じであり、同一構成部分には同一符号を付している。
【００４３】
この場合、テスト信号ＴＥＳＴがハイレベルになったときにデジタルデータＤ０〜Ｄ３をラッチするのは、フリップフロップＦＦ０〜ＦＦ３である。ただし、フリップフロップ回路ＦＦ０〜ＦＦ３によってラッチされたデータに加えてフリップフロップ回路ＦＦ４，ＦＦ５に初期設定されたビットが巡回シフトすることになる。
【００４４】
図８は、図７に示したデータ選択回路２１によるテストモード時の出力データＯ０〜Ｏ３の一例を示す図である。図８に示すように、フリップフロップ回路ＦＦ４，ＦＦ５の付加によって、巡回するテストパターンの周期が長くなり、これに伴ってさらに多彩なテストパターンを発生させることができる。特に、フリップフロップ回路ＦＦ４，ＦＦ５によってビットが付加されるので、図８の下部に示すように、面積Ｓａ，Ｓｂが等しい対称波形の生成が容易になり、ＤＡ変換部４に対する動作テストを容易かつ多様に行うことができる。
【００４５】
なお、この実施の形態２の変形例では、２段のフリップフロップ回路ＦＦ４，ＦＦ５を付加した６段のシフトレジスタ３２を実現しているが、これに限らず、１段あるいは３段以上のフリップフロップ回路を付け加えてもよい。さらに、このフリップフロップ回路ＦＦ４，ＦＦ５を、たとえばフリップフロップ回路ＦＦ１，ＦＦ２間に配置し、多彩なテストパターンを生成するようにしてもよい。
【００４６】
また、上述した実施の形態２およびその変形例では、いずれもデジタルデータＤ０〜Ｄ３の上位ビット側に一様にシフトし巡回するようにしていたが、これに限らず、各フリップフロップ回路ＦＦ０〜ＦＦ５のシフト先を後段の隣接するフリップフロップ回路ではなく、一部クロスさせるなどして、そのシフト先を変えたシフトレジスタを形成し、多彩なテストパターンを生成するようにしてもよい。
【００４７】
（実施の形態３）
つぎに、この発明の実施の形態３について説明する。この実施の形態３では、ＤＡ変換器の内部にさらにクロック発生回路を設けるようにしている。図９は、この発明の実施の形態３であるＤＡ変換器の概要構成を示す図である。図９において、このＤＡ変換器１２は、図５に示したＤＡ変換器１１の内部にクロック選択回路５およびクロック発生回路６を有する。
【００４８】
テスト信号ＴＥＳＴは、データ選択回路１に入力されるとともに、クロック選択回路５にも入力される。クロック選択回路５は、クロック入力端子Ｔ３から入力される外部クロック信号ＣＬＫＡと、自励発振器であるクロック発生回路６から出力される内部クロック信号ＣＬＫＢとが入力され、テスト信号ＴＥＳＴがローレベルの時、外部クロック信号ＣＬＫＡを選択し、テスト信号ＴＥＳＴがハイレベルの時、内部クロック信号ＣＬＫＢを選択し、それぞれ選択された信号をクロック信号ＣＬＫとしてデータ選択回路１およびＤＡ変換部４に出力する。このクロック信号ＣＬＫは、データ選択回路１およびＤＡ変換部４の動作クロックとして用いられる。
【００４９】
ＤＡ変換部４は、出力データＯ０〜Ｏ３を４ビットの多階調データとしてアナログ変換し、アナログデータＯＵＴとしてアナログ出力端子Ｔ４から出力する。ＤＡ変換部４は、クロック信号ＣＬＫによって動作速度が決定され、ノーマルモード時では、外部クロックＣＬＫＡのクロック速度で動作し、テストモード時では、内部クロックＣＬＫＢのクロック速度で動作する。
【００５０】
ここで、テストモードへの切替によってクロック信号ＣＬＫは、クロック選択回路５によって、テスト信号ＴＥＳＴがハイレベルになった時点で、外部クロック信号ＣＬＫＡから内部クロック信号ＣＬＫＢに切り替えられる。
【００５１】
テストモードにおける内部クロック信号ＣＬＫＢのクロック周波数は、ＤＡ変換部４の高速動作をテストするために高く設定されるが、ＤＡ変換器１２に内蔵されているため、この内部クロック信号ＣＬＫＢは、波形劣化が少なく高速動作テストに十分なクロックとしてデータ選択回路１およびＤＡ変換部４に供給される。
【００５２】
逆に、ノーマルモード時には、外部クロック信号ＣＬＫＡがデータ選択回路１およびＤＡ変換部４に供給されるため、ＤＡ変換部４の動作テストを行う場合、このノーマルモード時におけるクロック周波数を低くすることができる。すなわち、クロック入力端子Ｔ３から低速のクロック周波数である外部クロック信号ＣＬＫＡを入力することができる。この場合、上述したように、テスト信号ＴＥＳＴがハイレベルになったときにデジタルデータＤ０〜Ｄ３がラッチされ、このラッチされたパラレルデータＤＴ０〜ＤＴ３がテストパターンを決定するため、図１０に示すように、外部クロック信号ＣＬＫＡのクロック周波数を低速にして、テスト信号ＴＥＳＴによる所望のテストパターンの選択を確実かつ安定して行えるようにすることができる。
【００５３】
この実施の形態３では、ＤＡ変換器１２が、テストパターン発生器として機能するシフトレジスタ３１やクロック発生器６を内蔵しているので、高速性を維持した信号発生を容易に行うことができ、高価なパターン発生器や、ケーブルおよびプローブを不要とし、ＤＡ変換部４の高速動作テストを簡易かつ容易に行うことができる。
【００５４】
（実施の形態４）
つぎに、この発明の実施の形態４について説明する。上述した実施の形態３では、クロック発生回路６が自励発振器であるとしたが、この実施の形態４では、この自励発振器の安定性を増すようにしている。
【００５５】
図１１は、この発明の実施の形態４であるＤＡ変換器の構成を示すブロック図である。図１１において、このＤＡ変換器１２のクロック発生回路６は、ＶＣＯ６ａを有し、ＶＣＯ６ａから内部クロック信号ＣＬＫＢを出力している。また、クロック発生回路６は、分周器６ｂを介してこのＶＣＯ６ａの出力を帰還させている。ＤＡ変換器１２は、さらにクロック発生回路６の分周器６ｂからのモニタ信号を出力するテストクロック出力端子Ｔ６と、ＶＣＯ６ａの周波数を電圧制御する制御信号を入力するためのテストクロック入力端子Ｔ５とを有している。ＤＡ変換器１２には、周波数制御器２０が、テストクロック入力端子Ｔ５とテストクロック出力端子Ｔ６とを介して接続される。その他の構成は、図９に示した構成と同じであり、同一構成部分には同一符号を付している。
【００５６】
周波数制御器２０は、水晶発振器などによって実現される原発振器２０ｃを有し、位相比較器２０ａが、この原発振器２０ｃからの信号を分周器２０ｂを介して入力した信号と分周器６ｂによってモニタされた信号とを位相比較してＶＣＯ６ａの周波数を電圧制御する。これによって、ＶＣＯ６ａのクロック周波数が安定化する、いわゆるＰＬＬ回路が実現される。なお、周波数制御器２０は、クロック発生回路６の内部クロック周波数を安定化することができればよく、必ずしも原発振器２０ｃおよび分周器２０ｂを設ける必要はない。
【００５７】
この実施の形態４では、外部に周波数制御器２０を設け、テストクロック入力端子Ｔ５およびテストクロック出力端子Ｔ６を介して、クロック発生回路６が生成する内部クロック周波数をフードバック制御しているので、内部クロック周波数の安定化を図ることができる。
【図面の簡単な説明】
【００５８】
【図１】この発明の実施の形態１にかかるＤＡ変換器の試験方法の概要を示す図である。
【図２】図１に示したＤＡ変換器の試験方法を実現するデータ選択回路の詳細構成を示すブロック図である。
【図３】図２に示したデータ選択回路を内蔵したＤＡ変換器の構成を示すブロック図である。
【図４】この発明の実施の形態２にかかるデータ選択回路の構成を示すブロック図である。
【図５】図４に示したデータ選択回路を内蔵したＤＡ変換器の構成を示すブロック図である。
【図６】図５に示したＤＡ変換器によるテストパターン発生を説明するタイミングチャートである。
【図７】この発明の実施の形態２の変形例であるデータ選択回路の構成を示すブロック図である。
【図８】図７に示したＤＡ変換器によるテストモード時におけるアナログデータの出力波形を示す図である。
【図９】この発明の実施の形態３にかかるＤＡ変換器の構成を示すブロック図である。
【図１０】図９に示したＤＡ変換器によるノーマルモード時とテストモード時とにおけるクロック周波数を変えた場合の波形図である。
【図１１】この発明の実施の形態４にかかるＤＡ変換器の構成を示すブロック図である。
【図１２】従来のＤＡ変換器に対して動作テストを行う場合のシステム構成を示す図である。
【符号の説明】
【００５９】
１，２１          データ選択回路
２                セレクタ
３                パターン発生部
３ａ              メモリ
４                ＤＡ変換部
５                クロック選択回路
６                クロック発生回路
６ａ              ＶＣＯ
６ｂ，２０ｂ      分周器
１０，１１，１２  ＤＡ変換器
２０              周波数制御器
２０ａ            位相比較器
２０ｃ            原発振器
３１，３２        シフトレジスタ
ＦＦ０〜ＦＦ５    フリップフロップ回路
ＳＬ０〜ＳＬ３    セレクタ回路
Ｔ１              データ入力端子
Ｔ２              テストモード設定入力端子
Ｔ３              クロック入力端子
Ｔ４              アナログ出力端子
Ｔ５              テストクロック入力端子
Ｔ６              テストクロック出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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