(57)【要約】【課題】基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる半導体集積回路を提供する。【解決手段】回路セル２００は、任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有し、２つのセル入力信号Ｆ０，Ｆ１に応じて、３つの選択入力信号から一つの信号を選択する３入力１出力マルチプレクサ２２１を有し、マルチプレクサ２２１から選択した信号をセル出力信号として出力する選択部２２０と、テーブル部２３１を有し、テーブル部２３１から論理機能に応じて、一つのセル入力信号Ｆ２を含む複数の信号の何れか一つをマルチプレクサ２２１に３つの選択入力信号それぞれに割り当てる割り当て部２３０とを有する。【選択図】図６
2008047707.tif 000002
【特許請求の範囲】
【請求項１】
論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも１つのセル出力信号を生成する回路セルが形成され、
前記回路セルは、
複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する多入力１出力マルチプレクサを有し、当該マルチプレクサから選択した信号を前記セル出力信号として出力する選択部と、
テーブル部を有し、当該テーブル部から前記論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを前記マルチプレクサに前記複数の選択入力信号それぞれに割り当てる割り当て部と、を有し、
前記選択部のマルチプレクサは、
前記割り当て部の対応するテーブル部による複数の選択入力信号を転送制御する複数のトランスミッションゲートを含み、
前記選択部は、
前記複数つのトラスミッションゲートのうち、少なくとも一つのトランスミッションゲートの導通制御を、前記複数のセル入力信号のうちのいずれか一の信号に応じて行い、他のトラスミッションゲートの導通制御を、前記複数のセル入力信号の論理演算結果に応じて行うデコード部を有する
半導体集積回路。
【請求項２】
前記デコード部は、前記２つのセル入力信号のうちの前記一方の信号に対して入力の逆を与える構造をビヤプログラムによって変更可能な機能部を有する
請求項１記載の半導体集積回路。
【請求項３】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する２つの３入力ＬＵＴと、
前記２つの３入力ＬＵＴの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項１記載の半導体集積回路。
【請求項４】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する２つの３入力ＬＵＴと、
前記２つの３入力ＬＵＴの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項２記載の半導体集積回路。
【請求項５】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する１つの３入力ＬＵＴと、
１つの３入力１出力マルチプレクサと、
前記３入力ＬＵＴの出力と前記３入力マルチププレクサの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項１記載の半導体集積回路。
【請求項６】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する１つの３入力ＬＵＴと、
１つの３入力１出力マルチプレクサと、
前記３入力ＬＵＴの出力と前記３入力マルチププレクサの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項２記載の半導体集積回路。
【請求項７】
論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも１つのセル出力信号を生成する回路セルが形成され、
前記回路セルは、
２つのセル入力信号に応じて、３つの選択入力信号から一つの信号を選択する３入力１出力マルチプレクサを有し、当該マルチプレクサから選択した信号を前記セル出力信号として出力する選択部と、
テーブル部を有し、当該テーブル部から前記論理機能に応じて、一つのセル入力信号を含む複数の信号の何れか一つを前記マルチプレクサに前記３つの選択入力信号それぞれに割り当てる割り当て部と
を有する半導体集積回路。
【請求項８】
前記選択部のマルチプレクサは、
前記割り当て部の対応するテーブル部による３つの選択入力信号を転送制御する３つのトランスミッションゲートを含み、
前記選択部は、
前記３つのトラスミッションゲートのうち、一つのトランスミッションゲートの導通制御を、前記２つのセル入力信号のうちのいずれか一方の信号に応じて行い、他の２つのトラスミッションゲートの導通制御を、前記２つのセル入力信号の論理演算結果に応じて行うデコード部を有する
請求項７記載の半導体集積回路。
【請求項９】
前記デコード部は、前記２つのセル入力信号のうちの前記一方の信号に対して入力の逆を与える構造をビヤプログラムによって変更可能な機能部を有する
請求項８記載の半導体集積回路。
【請求項１０】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する２つの３入力ＬＵＴと、
前記２つの３入力ＬＵＴの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項７記載の半導体集積回路。
【請求項１１】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する２つの３入力ＬＵＴと、
前記２つの３入力ＬＵＴの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項８記載の半導体集積回路。
【請求項１２】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する１つの３入力ＬＵＴと、
１つの第２の３入力１出力マルチプレクサと、
前記３入力ＬＵＴの出力と前記第２の３入力マルチププレクサの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項７記載の半導体集積回路。
【請求項１３】
前記回路セルは、
任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する１つの３入力ＬＵＴと、
１つの第２の３入力１出力マルチプレクサと、
前記３入力ＬＵＴの出力と前記第２の３入力マルチププレクサの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ＬＵＴ構造を有する
請求項８記載の半導体集積回路。
【請求項１４】
前記回路セルは、
２つの３入力１出力マルチプレクサと、
前記２つの３入力１出力マルチプレクサの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ルックアップテーブル（ＬＵＴ）構造を有する
請求項７記載の半導体集積回路。
【請求項１５】
前記回路セルは、
２つの３入力１出力マルチプレクサと、
前記２つの３入力１出力マルチプレクサの出力を選択出力する２入力１出力マルチプレクサと、
含む４入力ルックアップテーブル（ＬＵＴ）構造を有する
請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ルックアップテーブル（Look Up Table：LUT）回路を備えた、たとえばストラクチャードＡＳＩＣ（Structured ASIC）など、基本構成単位となる複数の回路セルを組み合わせることによって構成される半導体集積回路に関するものである。
【背景技術】
【０００２】
ルックアップテーブル（Look Up Table：LUT）回路は、入力に対して任意の出力を出す回路で、ＦＰＧＡ（Field Programmable Gate Array)やストラクチャードＡＳＩＣのようなプログラマブル回路においてランダムロジック回路を構成する基本構成単位として使われる。
【０００３】
ＦＰＧＡにおいては、ＬＵＴの論理とＬＵＴ間の配線をＲＡＭで設定し回路を形成するため、チップ完成後にも内部論理を変更できるリコンフィギュアブルな回路となっている。
【０００４】
一方、ストラクチャードＡＳＩＣは、回路の最小構成単位として、ＮＡＮＤ回路のような基本ゲートよりも粒度の粗い構造を持った回路セルを用いるＩＣである。
【０００５】
このストラクチャードＡＳＩＣは、製造段階で決まった構成には同一のマスク（Mask）を使い、上層配線のパターニングやビヤ（Via）の位置、ヒューズによる設定などでプログラミングをする領域にのみカスタムマスクを使う。
異なったチップに対し同一マスクを使うことや、同一ウェハによる生産ができるため、低コスト、多少の違いを持ったチップの大量生産が可能になる。また、設計の前に決まった部分だけ先行して製造に入れるため短ＴＡＴが可能となる。ＬＵＴ回路は基本セルの一つとして利用されている。
【０００６】
ストラクチャードＡＳＩＣと一般のスタンダードセル（Standard Cell:SC）手法を比べた場合、基本セルが大きくなっているためチップとして作った場合に面積的なペナルティーは一般的に１．５〜５倍程度あると言われている。このため、このペナルティーをどのように小さくするかといったことが重要となっている。
また、スタンダードセル（ＳＣ）の持つ最小２入力ＮＡＮＤやインバータのような小さいセルでさえ３入力のＬＵＴや４入力ＬＵＴのいった最小論理基本単位を使うため、面積的にも速度的にもペナルティーを持ってしまう。
【０００７】
このストラクチャードＡＳＩＣのスタンダードセルに対するペナルティーをより少なくする技術として、「ＡＮＤの機能内蔵ＬＵＴを用いたストラクチャードＡＳＩＣにおけるユニットセル構成」で、セル使用率の高い２入力ＮＡＮＤを一まとめにしたセル構成や、「セレクタ機能を持ったストラクチャードＡＳＩＣ基本論理構造」で、テーブルへの入力数を増やし複数のセレクタとして最適なセル構成を選べる基本論理構造を提案した。これらの技術によって使用するセル効率を向上することができる。
【０００８】
代表的な回路は、図１に示すように、論理を決めるテーブル（Table：ＴＢＬ）１に対して複数の２対１のマルチプレクサ（Multiplexer：MUX）２−１〜２−１５を階層的に接続した構成をとる。
たとえば、４入力ＬＵＴでは１６ビット（bit）の論理を決めるプログラマブルテーブル（Programmable Table）と１６対１のＭＵＸが必要となる。このＬＵＴの入力Ｆ０〜Ｆ３は各段のＭＵＸの制御信号となり、所望の論理をテーブルにプログラムしておくことで任意の４入力論理を実現する。
【０００９】
ストラクチャードＡＳＩＣにおけるＬＵＴを基本とした基本論理構成単位に関する代表的な論文としては非特許文献１が存在している。
この非特許文献１に開示された構成は、図２に示すように、テーブル２ａに１入力を割り当てることによってＭＵＸの入力数を削減したＬＵＴを構成ができる。
たとえば、４入力ＬＵＴは１入力を含んだ８ビットテーブルと８対１ＭＵＸで実現可能となる。また、同論文でＬＵＴの入出力数の最適化の議論として、入力の多いＬＵＴを使用するメリットが述べられている。
多段論理ブロックをＬＵＴにまとめて置き換える論理集約による論理段数の削減、ＬＵＴ間配線の減少による配線領域の緩和などのメリットから、トータル（total）の面積速度で比較した結果、他の入力数のＬＵＴより良い結果がでている。
【００１０】
また、参考としてＦＰＧＡにおいても同様にＬＵＴの最小構成としてＬＵＴの構成が議論されているが４入力が最適であるという報告がある（非特許文献２参照）。
【非特許文献１】Ｋ．Ｙ．Ｔｏｎｇ  他５名、“Ｒｅｇｕｌａｒ  ｌｏｇｉｃ  ｆａｂｒｉｃｓ  ｆｏｒ  ａ  ｖｉａ  ｐａｔｔｅｒｎｅｄ  ｇａｔｅ  ａｒｒａｙ  （ＶＰＧＡ）”、ＩＥＥＥ  ２００３  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ、（米国）、２００３年、ｐ．５３−５６
【非特許文献２】Ｔｈｅ Ｅｆｆｅｃｔ ｏｆ ＬＵＴ ａｎｄ Ｃｌｕｓｔｅｒ Ｓｉｚｅ ｏｎ Ｄｅｅｐ-Ｓｕｂｍｉｃｒｏｎ ＦＰＧＡ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｄｅｎｓｉｔｙ, Ａｌｔｅｒａ, Ｅｌｉａｓ Ａｈｍｅｄ ａｎｄ Ｊｏｎａｔｈａｎ Ｒｏｓｅ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ＶＬＳＩ ｓｙｓｔｅｍｓ, ｖｏｌ.１２, ｎｏ.３, ｍｏｎｔｈ ２００３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、4入力ＬＵＴなどの多入力セルは、入力数の少ないＬＵＴやスタンダードセル（ＳＣ）のセルに比べると大きく、入力数の少ない単純な論理も単一のＬＵＴの機能を実現するため大きなセルサイズがペナルティーとなってしまう。
【００１２】
さらに、エリア（area）の肥大化が平均的なＬＵＴ間配線の距離を伸ばし全体の配線にぶら下がる容量を増大させるため、配線間のバッファを多く必要とするため必要なインスタンス数が増加し全体として速度を低下させる。
【００１３】
また、セル自体の遅延は、図１および図２のような２対１ＭＵＸの多段接続によってより入力数の多いＭＵＸを形成しＬＵＴを構成した場合、入力数の増加とともにテーブル入力から出力までのＭＵＸの段数が増えることによって増加する傾向にある。
ストラクチャードＡＳＩＣの基本セル構成はこれらトレードオフの中で最適な構造を選択する必要がある。
【００１４】
本発明は、基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の実施形態に係る半導体集積回路は、論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも１つのセル出力信号を生成する回路セルが形成され、前記回路セルは、複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号を選択する多入力１出力マルチプレクサを有し、当該マルチプレクサから選択した信号を前記セル出力信号として出力する選択部と、テーブル部を有し、当該テーブル部から前記論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つを前記マルチプレクサに前記複数の選択入力信号それぞれに割り当てる割り当て部と、を有し、前記選択部のマルチプレクサは、前記割り当て部の対応するテーブル部による複数の選択入力信号を転送制御する複数のトランスミッションゲートを含み、前記選択部は、前記複数つのトラスミッションゲートのうち、少なくとも一つのトランスミッションゲートの導通制御を、前記複数のセル入力信号のうちのいずれか一の信号に応じて行い、他のトラスミッションゲートの導通制御を、前記複数のセル入力信号の論理演算結果に応じて行うデコード部を有する。
【００１６】
本発明の他の実施形態係る半導体集積回路は、論理機能を適応的に構成可能であり、複数のセル入力信号から前記論理機能に応じて少なくとも１つのセル出力信号を生成する回路セルが形成され、前記回路セルは、２つのセル入力信号に応じて、３つの選択入力信号から一つの信号を選択する３入力１出力マルチプレクサを有し、当該マルチプレクサから選択した信号を前記セル出力信号として出力する選択部と、テーブル部を有し、当該テーブル部から前記論理機能に応じて、一つのセル入力信号を含む複数の信号の何れか一つを前記マルチプレクサに前記３つの選択入力信号それぞれに割り当てる割り当て部とを有する。
【００１７】
好適には、前記選択部のマルチプレクサは、前記割り当て部の対応するテーブル部による３つの選択入力信号を転送制御する３つのトランスミッションゲートを含み、前記選択部は、前記３つのトラスミッションゲートのうち、一つのトランスミッションゲートの導通制御を、前記２つのセル入力信号のうちのいずれか一方の信号に応じて行い、他の２つのトラスミッションゲートの導通制御を、前記２つのセル入力信号の論理演算結果に応じて行うデコード部を有する。
【００１８】
好適には、前記デコード部は、前記２つのセル入力信号のうちの前記一方の信号に対して入力の逆を与える構造をビヤプログラムによって変更可能な機能部を有する。
【００１９】
好適には、前記回路セルは、任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する２つの３入力ＬＵＴと、前記２つの３入力ＬＵＴの出力を選択出力する２入力１出力マルチプレクサと、含む４入力ＬＵＴ構造を有する。
【００２０】
好適には、前記回路セルは、任意の３入力論理を一意に決める３入力ルックアップテーブル（ＬＵＴ）構造を有する１つの３入力ＬＵＴと、１つの第２の３入力１出力マルチプレクサと、前記３入力ＬＵＴの出力と前記第２の３入力マルチププレクサの出力を選択出力する２入力１出力マルチプレクサと、含む４入力ＬＵＴ構造を有する。
【００２１】
好適には、前記回路セルは、２つの３入力１出力マルチプレクサと、前記２つの３入力１出力マルチプレクサの出力を選択出力する２入力１出力マルチプレクサと、含む４入ＬＵＴ構造を有する。
【００２２】
本発明によれば、回路セルの選択部において、複数のセル入力信号に応じて、複数の選択入力信号から少なくとも一つの信号が多入力１出力マルチプレクサで選択され、このマルチプレクサから選択した信号がセル出力信号として出力される。
選択部に供給される選択入力信号は、テーブル部から論理機能に応じて、少なくとも一つのセル入力信号を含む複数の信号の何れか一つが割り当て部により割り当てられる。
そして、選択部のデコード部において、複数つのトラスミッションゲートのうち、少なくとも一つのトランスミッションゲートの導通制御が、複数のセル入力信号のうちのいずれか一の信号に応じて行われ、他のトラスミッションゲートの導通制御が、複数のセル入力信号の論理演算結果に応じて行われる。
【発明の効果】
【００２３】
本発明によれば、基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２５】
図３は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
図３に示す半導体集積回路は、ｍ×ｎ個の回路セルＣ１１〜Ｃｍｎを有する。この回路セルＣ１１〜Ｃｍｎは、たとえば図３に示すように、ｍ行ｎ列の行列状に配列される。
【００２６】
各回路セルは、ＮＡＮＤ回路のような基本ゲートより粒度の粗い構造を有しており、それぞれの論理機能を適応的に構成することが可能である。すなわち、回路セル毎に独立した論理機能を持たせることが可能である。
各回路セルに対する論理機能のプログラムは、たとえば、回路セル毎に独立したプログラム用配線（ビヤ等）を形成することにより行う。
また、回路セル同士の結線についても、たとえば回路セルのプログム方法と同様に、予め決められた規則的な構造の配線をビヤ等の配線で接続することにより行う。この配線構造については、後で詳述する。
【００２７】
各回路セルＣ１１〜Ｃｍｎは、以下に詳述するように、ストラクチャードＡＳＩＣ手法、すなわち、論理の最小構成単位をゲートではなく、より粗粒度な構造であるものの基本論理セルについて、より機能性の高いセルとして構成されている。
基本論理セルは、任意の３入力論理を一意に決めることが可能な３入力ＬＵＴ（Look Up Table）とし、回路構成は３入力のＭｕｌｔｉｐｌｅｘｅｒ（ＭＵＸ）を用いて、ＬＵＴ論理を決めるプログラマブル（Programable）なテーブル（Table）の値を選択する方式を採用している。
以下に、ストラクチャードＡＳＩＣ基本セルとして３入力ＬＵＴを用いるとき４対１ＭＵＸとテーブル入力を利用した第１の構成例について説明した後、４入力対１出力ＭＵＸを３対ＭＵＸとして置き換えた特徴的な第２の構成例について説明する。
【００２８】
図４は、本実施形態に係る４対１ＭＵＸとテーブル入力を利用した回路セルの第１の構成例を示す図である。
【００２９】
図４の回路セル１００（図３のＣ１１〜Ｃｍｎ）は、ＭＵＸ選択信号入力部１１０、選択部１２０、およびプログラム部（割り当て部）１３０を有する。
【００３０】
ＭＵＸ選択信号入力部１１０は、回路セル１００に入力される３入力信号（セル入力信号）Ｆ０〜Ｆ２のうち信号Ｆ１、Ｆ２をＭＵＸの選択信号として選択部１２０に供給する。
【００３１】
選択部１２０は、４入力対１出力（以下４対１という）のＭＵＸ１２１、およびデコード部１２２を有し、ＭＵＸ選択信号入力部１１０から供給される信号Ｆ０，Ｆ１に対するデコード部１２２のデコード結果に応じてプログラム部１３０の出力を選択して出力する。
デコード部１２２は、セル入力信号Ｆ０，Ｆ１のデコード処理を行う回路である。
【００３２】
図５は、図４の選択部１２０の構成例を示す回路図である。
【００３３】
図５の例において、デコード部１２２は、４つの２入力ＮＡＮＤ回路ＮＡ１〜ＮＡ４、２つのインバータ回路ＩＮＶ１，ＩＮＶ２、およびデコード配線ＬＤ１〜ＬＤ４を有する。
また、ＭＵＸ１２１の出力段はトランスミッションゲートＴＭＧ１１〜ＴＭＧ１４、およびインバータ回路ＩＮＶ１１〜ＩＮＶ１４を有する。
なお、トランスミッションゲートＴＭＧ１１〜ＴＭＧ１４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタとｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース、ドレイン同士を接続して構成される。
【００３４】
インバータ回路ＩＮＶ１はセル入力信号Ｆ０を論理反転し、インバータ回路ＩＮＶ２はセル入力信号Ｆ１を論理反転する。
【００３５】
インバータ回路ＩＮＶ１の出力端子がデコード配線ＬＤ１に接続され、セル入力信号Ｆ０の供給ラインがデコード配線ＬＤ２に接続され、インバータ回路ＩＮＶ２の出力端子がデコード配線ＬＤ３に接続され、セル入力信号Ｆ１の供給ラインがデコード配線ＬＤ４に接続されている。
デコード配線ＬＤ１が２入力ＮＡＮＤ回路ＮＡ１、ＮＡ３の第１入力に接続されている。
デコード配線ＬＤ２が２入力ＮＡＮＤ回路ＮＡ２、ＮＡ４の第１入力に接続されている。
デコード配線ＬＤ３が２入力ＮＡＮＤ回路ＮＡ１、ＮＡ２の第２入力に接続されている。
デコード配線ＬＤ４が２入力ＮＡＮＤ回路ＮＡ３、ＮＡ４の第２入力に接続されている。
【００３６】
ＮＡＮＤ回路ＮＡ１は、インバータ回路ＩＮＶ１およびＩＮＶ２の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ２は、セル入力信号Ｆ０と、インバータ回路ＩＮＶ２の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ３は、インバータ回路ＩＮＶ１の出力信号と、セル入力信号Ｆ１の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ４は、セル入力信号Ｆ０とＦ１の反転論理積を演算する。
【００３７】
トランスミッションゲートＴＭＧ１１の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ａの出力ラインに接続され、他方の入出力端子が図示しない出力端子に接続されている。そして、ＮＡＮＤ回路ＮＡ１の出力端子が、トランスミッションゲートＴＭＧ１１のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１１の入力端子に接続され、インバータ回路ＩＮＶ１１の出力端子がトランスミッションゲートＴＭＧ１１のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１２の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｂの出力ラインに接続され、他方の入出力端子が図示しない出力端子に接続されている。そして、ＮＡＮＤ回路ＮＡ２の出力端子が、トランスミッションゲートＴＭＧ１２のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１２の入力端子に接続され、インバータ回路ＩＮＶ１２の出力端子がトランスミッションゲートＴＭＧ１２のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１３の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｃの出力ラインに接続され、他方の入出力端子が図示しない出力端子に接続されている。そして、ＮＡＮＤ回路ＮＡ３の出力端子が、トランスミッションゲートＴＭＧ１３のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１３の入力端子に接続され、インバータ回路ＩＮＶ１３の出力端子がトランスミッションゲートＴＭＧ１３のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ１４の一方の入出力端子がプログラム部１３０の選択入力信号ＬＵＴ−Ｄの出力ラインに接続され、他方の入出力端子が図示しない出力端子に接続されている。そして、ＮＡＮＤ回路ＮＡ４の出力端子が、トランスミッションゲートＴＭＧ１４のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路１４の入力端子に接続され、インバータ回路ＩＮＶ１４の出力端子がトランスミッションゲートＴＭＧ１４のＮＭＯＳトランジスタのゲートに接続されている。
【００３８】
以上の構成を有する選択部１２０において、セル入力信号Ｆ０，Ｆ１がローレベルの場合に、ＮＡＮＤ回路ＮＡ１の出力がローレベルとなり、トランスミッションゲートＴＧＭ１１がオンし、ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ａが選択されて出力される。
セル入力信号Ｆ０がハイレベルで、セル入力信号Ｆ１がローレベルの場合に、ＮＡＮＤ回路ＮＡ1の出力がローレベルとなり、トランスミッションゲートＴＧＭ１２がオンし、ＭＵＸ１２1からプログラム部１３０により選択入力信号ＬＵＴ−Ｂが選択されて出力される。
セル入力信号Ｆ０がローレベルで、セル入力信号Ｆ１がハイレベルの場合に、ＮＡＮＤ回路ＮＡ３の出力がローレベルとなり、トランスミッションゲートＴＧＭ１３がオンし、ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｃが選択されて出力される。
セル入力信号Ｆ０がハイレベルで、セル入力信号Ｆ１がハイレベルの場合に、ＮＡＮＤ回路ＮＡ４の出力がローレベルとなり、トランスミッションゲートＴＧＭ１４がオンし、ＭＵＸ１２１からプログラム部１３０により選択入力信号ＬＵＴ−Ｄが選択されて出力される。
【００３９】
プログラム部１３０は、本回路セルの論理的な機能を設定する。
図４の例において、プログラム部１３０は、テーブル部１３１、インバータ回路ＩＮＶ３を有し、信号ＬＵＴ−Ａ〜ＬＵＴ−Ｄを選択部１２０に伝送するための互いに平行の第１配線ＬＡ１〜ＬＡ４と、セル入力信号Ｆ２が入力される互いに平行の第２配線ＬＢ１〜ＬＢ４とが互いに直交するように形成されている。
第１配線ＬＡ１〜ＬＡ４と第２配線ＬＢ１〜ＬＢ４は絶縁層を介し多層配線として形成されており、両配線の交点には、第２配線ＬＢ１〜ＬＢ４の一部と第１配線ＬＡ１〜ＬＡ４とを論理機能に応じて接続する複数のビヤＶ１１〜Ｖ４４が形成されている。
すなわち、配線ＬＢ１〜ＬＢ４は、配線ＬＡ１〜ＬＡ４と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤＶ１１〜Ｖ４４が選択的に形成される。
【００４０】
第１配線ＬＡ１と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ１１〜Ｖ１４が形成される。
第１配線ＬＡ２と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ２１〜Ｖ２４が形成される。
第１配線ＬＡ３と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ３１〜Ｖ３４が形成される。
第１配線ＬＡ４と第２配線ＬＢ１〜ＬＢ４との交差部に、ビヤＶ４１〜Ｖ４４が形成される。
【００４１】
図４の例においては、第１配線ＬＡ１〜ＬＡ４の４本は選択部１２０の４対１ＭＵＸ１２１に接続されている。
また、第２配線ＬＢ１〜ＬＢ４のうち、配線ＬＢ１はセル入力信号Ｆ２の供給ラインに接続され、配線ＬＢ２はインバータ回路ＩＮＶ３の出力端子（信号Ｆ２の反転信号の出力ライン）に接続され、配線ＬＢ３は基準電位ＶＳＳ（グランドライン）に接続され、配線ＬＢ４は電源電位ＶＤＤに接続されている。
【００４２】
プログラム部１３０のテーブル部１３１は、選択部１３０の４つの選択入力信号ＬＵＴ−Ａ〜ＬＵＴ−Ｄそれぞれに、回路セルの論理機能に応じた信号を割り当てる。
また、電源電圧ＶＤＤはハイレベル（論理値「１」）、基準電位ＶＳＳはローレベル（論理値「０」）に相当する。
【００４３】
インバータ回路ＩＮＶ３は、外部（他の回路セルや入出力回路など）から回路セル１００に入力される３入力信号（セル入力信号）Ｆ０〜Ｆ２のうち信号Ｆ２を論理反転してテーブルに入力する。
【００４４】
以上の構成により、４対１ＭＵＸに１入力をテーブル側に入れた３入力ＬＵＴが構成される。
この構成においては、３入力Ｆ０、Ｆ１、Ｆ２のうち２入力Ｆ０、Ｆ１を、４対１ＭＵＸ１２１の制御用信号とし、残りの１入力Ｆ２と電源、ＧＮＤをプログラム可能なテーブル（プルグラム部）１３１の配線４ビットを４対１ＭＵＸ１２１に入力する。
このテーブル配線１つを信号Ｆ０、Ｆ１の制御信号の組み合わせに対応した一つを出力する。
【００４５】
そして、２入力Ｆ０、Ｆ１の正負論理と４つの２入力ＮＡＮＤ回路ＮＡ１〜ＮＡ４によって４ビットアドレスをデコードしＦ０、Ｆ１入力２ｘ２種類の論理に対応して一つのアドレスを選択し、対応したトランスミッションゲートＴＭＧ１１〜ＴＭＧ１４でテーブル配線４ビットのオンとオフを行う。
ＬＵＴは、４ビットのテーブル配線に残りの入力Ｆ２、電源、グラウンドのいずれかを電気的に接続することで論理のプルグラムを行う。
この構成でＦ０、Ｆ１、Ｆ２の３入力に対する任意の出力をもった論理をプログラムすることができる。このプログラミング（programing）は上層配線間のビヤのパターンで行う。
このプログラムビヤ（Via）は全体で4x4x4x4=256のパターンを持ち、プログラムされたセルを複数接続することでランダムロジックを形成する。
【００４６】
以上の第１の構成例の回路セル１００は、基本構成単位となる回路セルの無駄を減らし、機能性の向上を図れ、回路サイズの増大を抑えることができる。
【００４７】
次に、第１の構成例の回路セル（半導体集積回路）１００に比べて、４対１ＭＵＸの代わり３対１ＭＵＸを適用し、さらに、基本構成単位となる回路セルの無駄を減らし、回路サイズの増大を抑えることができる第２の構成例の半導体集積回路について説明する。
【００４８】
図６は、本実施形態に係る３対１ＭＵＸとテーブル入力を利用した回路セルの第２の構成例を示す図である。
【００４９】
本第２の構成例の回路セル２００と第１の構成例を回路セルと異なる点は、３入力ＬＵＴの４対１ＭＵＸを３入力対１出力ＭＵＸに置き換え、入力数の減った分だけプログラマブルビヤ（programmable Via）の打つポイントを削除したものである。
以下、具体的な回路構成について説明する。
【００５０】
図６の回路セル２００（図３のＣ１１〜Ｃｍｎ）は、ＭＵＸ選択信号入力部２１０、選択部２２０、およびプログラム部（割り当て部）２３０を有する。
【００５１】
ＭＵＸ選択信号入力部２１０は、回路セル２００に入力される３入力信号（セル入力信号）Ｆ０〜Ｆ２のうち信号Ｆ１、Ｆ２をＭＵＸの選択信号として選択部２２０に供給する。
【００５２】
選択部２２０は、３入力対１出力（以下３対１という）のＭＵＸ２２１、およびデコード部２２２を有し、ＭＵＸ選択信号入力部２１０から供給される信号Ｆ０，Ｆ１に対するデコード部２２２のデコード結果に応じてプログラム部２３０の出力を選択して出力する。
デコード部２２２は、セル入力信号Ｆ０，Ｆ１のデコード処理を行う回路である。
【００５３】
図７は、図６の選択部２２０の構成例を示す回路図である。
【００５４】
図７の例において、デコード部１２２は、２つの２入力ＮＡＮＤ回路ＮＡ１１，ＮＡ１２、２つのインバータ回路ＩＮＶ１１，ＩＮＶ１２、およびデコード配線ＬＤ１１〜ＬＤ１４を有する。
また、ＭＵＸ２２１の出力段はトランスミッションゲートＴＭＧ２１〜ＴＭＧ２３、およびインバータ回路ＩＮＶ２１，ＩＮＶ２２を有する。
なお、トランスミッションゲートＴＭＧ２１〜ＴＭＧ２３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース、ドレイン同士を接続して構成される。
【００５５】
インバータ回路ＩＮＶ１１はセル入力信号Ｆ０を論理反転し、インバータ回路ＩＮＶ１２はセル入力信号Ｆ１を論理反転する。
【００５６】
インバータ回路ＩＮＶ１１の出力端子がデコード配線ＬＤ１３に接続され、セル入力信号Ｆ０の供給ラインがデコード配線ＬＤ１４に接続され、インバータ回路ＩＮＶ１２の出力端子がデコード配線ＬＤ１１に接続され、セル入力信号Ｆ１の供給ラインがデコード配線ＬＤ１２に接続されている。
デコード配線ＬＤ１１が２入力ＮＡＮＤ回路ＮＡ１１の第１入力に接続されている。
デコード配線ＬＤ１２が２入力ＮＡＮＤ回路ＮＡ１２の第１入力に接続されている。
デコード配線ＬＤ１３がトランスミッションゲートＴＭＧ２１のＮＭＯＳトランジスタのゲートに接続されている。
デコード配線ＬＤ１４がランスミッションゲートＴＭＧ２１のＰＭＯＳトランジスタのゲート、並びに２入力ＮＡＮＤ回路ＮＡ１、ＮＡ１２の第２入力に接続されている。
【００５７】
ＮＡＮＤ回路ＮＡ１１は、セル入力信号Ｆ０と、インバータ回路ＩＮＶ１２の出力信号の反転論理積を演算する。
ＮＡＮＤ回路ＮＡ１２は、セル入力信号Ｆ０と、セル入力信号Ｆ１の反転論理積を演算する。
【００５８】
トランスミッションゲートＴＭＧ２１の一方の入出力端子がプログラム部２３０の選択入力信号ＬＵＴ−Ａの出力ラインに接続され、他方の入出力端子が出力端子Ｑに接続されている。そして、上述したように、セル入力信号Ｆ０が伝搬されるデコード配線Ｌ１４が、トランスミッションゲートＴＭＧ２１のＰＭＯＳトランジスタのゲートに接続され、インバータ回路ＩＮＶ１１の反転信号が伝搬されるデコード配線Ｌ１３がトランスミッションゲートＴＭＧ２１のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ２２の一方の入出力端子がプログラム部２３０の選択入力信号ＬＵＴ−Ｂの出力ラインに接続され、他方の入出力端子が出力端子Ｑに接続されている。そして、ＮＡＮＤ回路ＮＡ１１の出力端子が、トランスミッションゲートＴＭＧ２２のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路２１の入力端子に接続され、インバータ回路ＩＮＶ２１の出力端子がトランスミッションゲートＴＭＧ２２のＮＭＯＳトランジスタのゲートに接続されている。
トランスミッションゲートＴＭＧ２３の一方の入出力端子がプログラム部２３０の選択入力信号ＬＵＴ−Ｃの出力ラインに接続され、他方の入出力端子が出力端子Ｑに接続されている。そして、ＮＡＮＤ回路ＮＡ１２の出力端子が、トランスミッションゲートＴＭＧ２３のＰＭＯＳトランジスタのゲートおよびインバータＩＮＶ回路２２の入力端子に接続され、インバータ回路ＩＮＶ２２の出力端子がトランスミッションゲートＴＭＧ２３のＮＭＯＳトランジスタのゲートに接続されている。
【００５９】
以上の構成を有する選択部２２０において、セル入力信号Ｆ０，Ｆ１がローレベルの場合に、トランスミッションゲートＴＧＭ２１がオンし、ＭＵＸ２２１からプログラム部２３０により選択入力信号ＬＵＴ−Ａが選択されて出力される。
セル入力信号Ｆ０がハイレベルで、セル入力信号Ｆ１がローレベルの場合に、ＮＡＮＤ回路ＮＡ１１の出力がローレベルとなり、トランスミッションゲートＴＧＭ２２がオンし、ＭＵＸ２２１からプログラム部２３０により選択入力信号ＬＵＴ−Ｂが選択されて出力される。
セル入力信号Ｆ０がハイレベルで、セル入力信号Ｆ１がハイレベルの場合に、ＮＡＮＤ回路ＮＡ１２の出力がローレベルとなり、トランスミッションゲートＴＧＭ２３がオンし、ＭＵＸ２２１からプログラム部２３０により選択入力信号ＬＵＴ−Ｃが選択されて出力される。
【００６０】
プログラム部２３０は、本回路セルの論理的な機能を設定する。
図６の例において、プログラム部２３０は、テーブル部２３１、インバータ回路ＩＮＶ１３を有し、信号ＬＵＴ−Ａ〜ＬＵＴ−Ｃを選択部２２０に伝送するための互いに平行の第１配線ＬＡ１１〜ＬＡ１３と、セル入力信号Ｆ２が入力される互いに平行の第２配線ＬＢ１１〜ＬＢ１４とが互いに直交するように形成されている。
第１配線ＬＡ１１〜ＬＡ１３と第２配線ＬＢ１１〜ＬＢ１４は絶縁層を介し多層配線として形成されており、両配線の交点には、第２配線ＬＢ１１〜ＬＢ１４の一部と第１配線ＬＡ１１〜ＬＡ１３とを論理機能に応じて接続する複数のビヤＶ１１１〜Ｖ１３４が形成されている。
すなわち、配線ＬＢ１１〜ＬＢ１４は、配線ＬＡ１１〜ＬＡ１３と異なる配線層に形成されており、両者は層間を隔てて交差するように配置されている。この交差部分には、回路セルの論理機能に応じてビヤＶ１１１〜Ｖ１３４が選択的に形成される。
【００６１】
第１配線ＬＡ１１と第２配線ＬＢ１１〜ＬＢ１４との交差部に、ビヤＶ１１１〜Ｖ１１４が形成される。
第１配線ＬＡ１２と第２配線ＬＢ１１〜ＬＢ１４との交差部に、ビヤＶ１２１〜Ｖ１２４が形成される。
第１配線ＬＡ１３と第２配線ＬＢ１１〜ＬＢ１４との交差部に、ビヤＶ１３１〜Ｖ１３４が形成される。
【００６２】
図６の例においては、第１配線ＬＡ１１〜ＬＡ１３の３本は選択部２２０の３対１ＭＵＸ２２１に接続されている。
また、第２配線ＬＢ１１〜ＬＢ１４のうち、配線ＬＢ１１はセル入力信号Ｆ２の供給ラインに接続され、配線ＬＢ１２はインバータ回路ＩＮＶ１３の出力端子（信号Ｆ２の反転信号の出力ライン）に接続され、配線ＬＢ１３は基準電位ＶＳＳ（グランドライン）に接続され、配線ＬＢ１４は電源電位ＶＤＤに接続されている。
【００６３】
プログラム部２３０のテーブル部２３１は、選択部２３０の３つの選択入力信号ＬＵＴ−Ａ〜ＬＵＴ−Ｃそれぞれに、回路セルの論理機能に応じた信号を割り当てる。
また、電源電圧ＶＤＤはハイレベル（論理値「１」）、基準電位ＶＳＳはローレベル（論理値「０」）に相当する。
【００６４】
インバータ回路ＩＮＶ１３は、外部（他の回路セルや入出力回路など）から回路セル２００に入力される３入力信号（セル入力信号）Ｆ０〜Ｆ２のうち信号Ｆ２を論理反転してテーブルに入力する。
【００６５】
この第２の構成例を採用することにより、第１の構成例に対してＬ図５と図７を比較して分るように、デコード部の２つのＮＡＮＤ回路と出力段の一つのトランスミッションゲートの削減が図られている。
したがって、３対１ＭＵＸを適用した第２の構成例は４対１ＭＵＸを適用した第１の構成例に比べて小さい面積でセルを構成することができる。また、処理速度は全ての入力と論理の中でのワーストケースはあまりかわらないがパスによっては高速に論理が決まるものがある。
【００６６】
本構造を３入力ＬＵＴの代わりにストラクチャード（Structured）ＡＳＩＣ基本論理に使用することで、このようなセルサイズの削減が期待できる。
その代わりに、ゲート数が減ったことにより３入力論理全てが実現できたＬＵＴに対して実現できる論理が減ってしまう。
このため、以下に、３対１ＭＵＸを用いた実際の回路が論理的にどの程度３入力論理が使えるかを説明する。
【００６７】
図６および図７のようにプログラマブルビヤの数が１６個から１２個に減ったために実現できるパターンは６４と減っている。
しかし、実際には、各ピンの等価性による置き換えや、入力のツルー（true）、ノット（not）の区別を無視するときには実際の独立した論理はもっと少ない。
【００６８】
図８は、テーブル入力と選択信号入力の非対称性について示す図である。
また、図９は、選択信号入力の非対称性について示す図である。
【００６９】
図８に示すように、テーブル入力Ｆ２と選択信号入力Ｆ０、Ｆ１の入力ピンの構成が非対称なことでピンの等価性を考えた場合、たとえばＡ，Ｂ，Ｃとピンを置換することで構成できる論理が異なる。具体的には、ＡとＣ入力、ＢとＣ入力の置換で実現できる論理が異なる。したがって、入力ピンの等価性を考慮すると実現できる論理が増える。
【００７０】
また、図７の構造（構成）はＦ０入力のみによって開閉するトランスミッションゲートＴＭＧ２１がある。
このセル入力信号Ｆ０、Ｆ１の入力端子に対して、図９に示すように、入力をAB、~AB、BA、~BAの4種類の組み合わせを与えることで一つの信号のみで開くトランスミッションゲートの開閉条件を４パターンにすることができるため実現する論理が異なったものとなる。
セル入力信号Ｆ０の入力ラインに、ノット（not）を挿入することで達成できる論理が異なる。したがって、入力のツルー（true）、ノット（not）の区別を無視することで達成できる論理が増える。
【００７１】
図１０は、３入力ＬＵＴ、３対１ＭＵＸ型回路セルの論理数をまとめて表として示した図である。
【００７２】
図１０に示すように、何も考慮しない場合の論理数は、３入力ＬＵＴの２５６種類からビヤ（Via）列が１減ったことによって４×４×４＝６４入力と２５％に減っている。
これに入力ピン等価を考慮すると、３入力ＬＵＴの中で独立した論理は８０種類に減る。
このとき３対１ＭＵＸ型セルでは４８種類の論理が達成できるが、これは全論理のうち６０％を達成できていることになる。
さらに、入力のツルー（true）、ノット（not）の区別を見ない場合、３入力ＬＵＴの独立した論理は２２種類なのに対して３対１ＭＵＸ型セルは１６種類の論理を達成でき７３％の論理が達成できる。
厳密には３入力論理に対し、全ての各入出力端子のtrue、notと、ピンの等価性を考慮したときには、１４種類の論理がユニークとなる(表1一番下)。
このうち、図７および図７の構造では４種類の論理が実現不可となり１０種類の論理のみが使用可能となる。
【００７３】
３対１ＭＵＸセルで実現できない３入力セル論理が必要な場合は、2対１ＭＵＸと３対１ＭＵＸセルで完全な３入力ＬＵＴを実現することができる。
実際の設計では実際の回路構成を合成したときに３入力ＬＵＴと３対１ＭＵＸセルと２対１のＭＵＸで構成しこれらの比を変えることで最適なチップサイズの構成を探索することができる。
【００７４】
しかし、ＬＵＴとして機能するセルに求められることとして、ピンの等価性によるピンアクセスの制限は特に問題とならないが入力出力に対して入力のtrue、notの区別を無視することによる追加インバータのペナルティーは大きい。
このため、図７の構造造に加え、図１１に示すように、Ｆ０ピンのtrue,notをあらかじめ外部ビヤで定義できるようにしてやることで、true,notの区別の効果を図１０の表の左端のようにいれてやる構造のビヤ部２１２１を適用することが望ましい、
この構成を入れることで図１０の表の一番右の列のように、入力ピン等価性のみを考慮した段階での論理数を向上することができる。
【００７５】
また、図１２に示すように、2つの３入力ＬＵＴ２００−１，２００−２と２対１ＭＵＸ２４０を使用することで４入力ＬＵＴ３００として使用することができる。
同様に、図１３に示すように、本構造の３対１ＭＵＸセル２１０Ａを、一つの３入力ＬＵＴの代わりに使用することで４入力ＬＵＴ３００Ａのような構成をとることができる。
【００７６】
図１４は、図１３の構造により達成できる４入力論理を示す図である。
【００７７】
図１４は、３対１ＭＵＸセルと３入力ＬＵＴ、この出力を２対１ＭＵＸで選択するような回路構成をとるときに実現できるか論理数を数えたものである。
３入力ＬＵＴ＋３対１ＭＵＸビヤつきの構成では入力ピンの等価のみを考慮した場合、４入力ＬＵＴの９８％の論理をカバーできる。このため４入力セルとして遜色の無い機能を持っているといえる。
【００７８】
図１５は、ストラクチャードＡＳＩＣ基本セルとして３対１ＭＵＸを用いたセルに対する配線構造を示図である。
第ａ層（ａは１以上の整数を示す）とその上層の第（ａ＋１）層における配線パターンを示すとともに、回路セルの各構成要素の概略的なレイアウトを示す。図１５と図１２における同一の符号は同一の構成要素を表す。また、図１５において、符号Ｖはビヤを示す。たとえば、第ａ層はメタル第２層で形成され、第（ａ＋１）層はメタル第３層で形成される。
【００７９】
この配線構造により、メタル第２層を結合するビヤ（Via）を打つか打たないかにより、配線とＬＵＴの機能のプログラムを実現する。
テーブル配線２３１Ａの３ｘ４の２層間のビヤ（Via）のプログラミング（programing）により論理を決定する。
また、Ｆ０入力に対して入力を反転させる機構として内部配線を持ち上げてビヤによるカスタマイズができるようにもちあげる。
これによって、図９のような選択信号入力のtrue,notの区別をセル内で取り込んで図１０の表の右の列のような数の論理を実現できる。
【００８０】
本図６および図７の構造をストラクチャード（Structured）ＡＳＩＣの基本論理構造セルとして使うことで得られる効果を説明する。
【００８１】
３入力ＬＵＴと使う論理セル構造を通常の４対１ＭＵＸではなく３対１ＭＵＸを使うことによって、基本セル自体のトランジスタ数を減少させることができるため基本セルサイズを小さくできる。
基本セルのサイズを減らすことは同チップサイズに対してより多くのlogicブロックを入れることができる。またセル間の配線距離が減るために速度向上も期待できる。同一セルの繰り返し構造を持つストラクチャード（Structured）ＡＳＩＣの基本セルのサイズを小さくすることは意味が大きい。
また、スピードは全ての入力と論理の中でのワーストケースはあまりかわらないがパスによっては高速に論理が決まるものがある。
このためネットのなかのクリティカルパスへのケアとして同一論理でも速いパスを割り当てるチューンナップを行うことで速度向上が期待できる
【００８２】
本構造のペナルティーとしては３入力論理の中で実現できない論理に対して、より多くのセルを使用する必要があることである。
使えない論理は最大で２セルを用いる必要がある。これは実際の論理合成の際に用いられたセルの割合の中で使用できないセルが何割あるかによって変化する。このペナルティーが、単一セルサイズが減少したことよりも大きい場合は３対１ＭＵＸ型のみでははく完全な３入力ＬＵＴと混載して基本セルとして用いることで解消される。
【００８３】
ピンの等価性による制限として、実現したい論理に対してピンの位置がセルの中で固定されてしまうことがあげられる。
しかしセルのピンレイアウトの位置を3つの入力全て同一のピンアクセスをしやすい状態にしておけばペナルティーはほとんど存在しない。
入力のtrue、notの区別を無視したペナルティーは、図１１のようにＦ０ピンのtrue,notをあらかじめ外部ビヤで定義できるように構成することで、true,notの区別の効果を図10の表の左端のようにいれてやることができる。
またこのような構造にしない場合、実際のチップ設計では各基本論理のほかにセル間が遠いときのためのバッファセルをセル前段インバータとして組み入れなければならないためペナルティーとなってしまう。
【００８４】
また図１１のようなビヤを使わない場合でも、本構造セル出力の論理は簡単に反転させることができるため追加インバータのペナルティーは少ない。
テーブルのプログラミング（programing）を反転、つまりＶＤＤとＶＳＳ、テーブル入力Ｆ２のtrueとnotを置換することで出力は逆になる。このため、本構造セルから本構造セルへの接続に対して論理の逆が必要になる場合はペナルティーを緩和できる。
ただし、複数の本構造セルと接続する場合は接続先の論理によってはインバータが必要となる。
【００８５】
このように、３対１ＭＵＸを利用したストラクチャードＡＳＩＣ基本セルは、３入力ＬＵＴに対してトランジスタ数を削減することができる。
実際のチップ設計では回路の論理合成に適した基本セルの割合を選んで入れることで最も効率的な基本セル構成を探索することができる。
【００８６】
また、図１２に示すように、２つの３入力ＬＵＴと２対１ＭＵＸを使用することで４入力ＬＵＴとして使用することができる。同様に、図１３に示すように、本構造の３対１ＭＵＸセルを、一つの３入力ＬＵＴの代わりに使用することで４入力ＬＵＴのような構成をとることができる。
ただし、４入力ＬＵＴよりも実現できる論理が減っているセルとなる。
【００８７】
以上説明したように、本実施形態においては、ストラクチャードＡＳＩＣ手法（論理の最小構成単位をゲートではなく、より粗粒度な構造であるもの）の基本論理セルにおいて、任意の多入力論理を一意に決めるＬＵＴ構造に対し、一般的に用いられている構造よりも有利な構造を実現している。
【００８８】
上述の実施形態では、回路セルの論理機能をビヤの有無によってプログラムする例が挙げられているが、本発明はこの例に限定されない。たとえば、ビヤの代わりにトランジスタ等で構成されたスイッチを設けて、メモリ（ＲＡＭや不揮発メモリなど）に格納されるデータに基づいてこのスイッチのオン／オフを制御してもよい。
【００８９】
上述の実施形態では、固定配線とビヤによってセル間を接続する例を挙げているが、これに限らず、各回路セルのプログラム領域以外を既存の自動配線ツールを用いたカスタム配線によって接続することも可能である。これらの接続方式は、カスタム配線に必要なリソースと、固定配線によるマスク代のコスト削減効果とのトレードオフなど勘案してユーザが適宜選択可能である。
【００９０】
また本発明に係る回路セルは、ストラクチャードＡＳＩＣ向けの回路セルのみに使えるものではなく、たとえばスタンダードセル手法のようないくつかの論理セルを論理に合わせて並べて回路を構成する場合に、その論理セルライブラリの一つとして使うことも可能である。
【図面の簡単な説明】
【００９１】
【図１】通常の４入力ＬＵＴ回路の構成の一例を示す図である。
【図２】通常の４入力ＬＵＴ回路の構成の他例を示す図である。
【図３】本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図４】本実施形態に係る４対１ＭＵＸとテーブル入力を利用した回路セルの第１の構成例を示す図である。
【図５】図４の選択部２２０の構成例を示す回路図である。
【図６】本実施形態に係る３対１ＭＵＸとテーブル入力を利用した回路セルの第２の構成例を示す図である。
【図７】図６の選択部の構成例を示す回路図である。
【図８】テーブル入力と選択信号入力の非対称性について示す図である。
【図９】選択信号入力の非対称性について示す図である。
【図１０】３入力ＬＵＴ、３対１ＭＵＸ型回路セルの論理数をまとめて表として示した図である。
【図１１】Ｆ０ピンのtrue,notをあらかじめ外部ビヤで定義できるようにする構成例を示す図である。
【図１２】２つの３入力ＬＵＴと２対１ＭＵＸを使用することで４入力ＬＵＴとして使用する例を示す図である。
【図１３】３対１ＭＵＸセルを、一つの３入力ＬＵＴの代わりに使用することで４入力ＬＵＴのような構成をとる例を示す図である。
【図１４】３対１ＭＵＸセルと３入力ＬＵＴ、この出力を２対１ＭＵＸで選択するような回路構成をとるときに実現できるか論理数を数えたもの示す図である。
【図１５】回路セルの固定配線構造を示す図である。
【符号の説明】
【００９２】
１００・・・回路セル、１１０・・・選択信号入力部、１２０・・・選択部、１２１・・・４対１ＭＵＸ、１２２・・・デコード部、１３０・・・プログラム部（割り当て部）、１３１・・・テーブル部（テーブル配線）、２００・・・回路セル、２１０・・・選択信号入力部、２２０・・・選択部、２２１・・・３対１ＭＵＸ、２２２・・・デコード部、２３０・・・プログラム部（割り当て部）、２３１・・・テーブル部（テーブル配線）、ＮＡ１〜ＮＡ４，ＮＡ２１、ＮＡ２２・・・ＮＡＮＤ回路、ＴＭＧ１１〜ＴＭＧ１４、ＴＭＧ２１〜ＴＭＧ２３・・・トランスミッションゲート、ＬＡ１〜ＬＡ４，ＬＡ１１〜ＬＡ１３，ＬＢ１〜ＬＢ４，ＬＡ１１〜ＬＡ１４…配線、Ｖ・・・ビヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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