(57)【要約】【課題】不揮発性半導体記憶装置における不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高めると共に、回路規模の拡大を抑える。【解決手段】シリアル接続された７ビットのメモリセル１０（１００〜１０６）からなるｅ−ｆｕｓｅブロック２２の下位４ビットに実効データが格納され、上位３ビットに符号データが格納されている。第１セレクタ回路４１は、２つの入力端子ＩＮ０、ＩＮ１を有しており、前者には外部からの入力信号ＳＩが、後者には誤り訂正回路４４からの出力信号が入力される。符号生成／シンドローム発生回路４２では、排他的論理和回路４２５及び４２６が、符号データ生成又はシンドローム生成に必要な排他的論理和演算を実行している。その他の回路４２１−４２４は、排他的論理和回路４２５及び４２６の機能（符号データ生成、シンドローム生成）の切り替え等を担当している。【選択図】図３
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【特許請求の範囲】
【請求項１】
データを不揮発に記憶する半導体記憶素子及びこの半導体記憶素子から読み出されるデータを格納するデータレジスタとを含むメモリセルを複数配置してなり、前記データレジスタをシリアル接続して構成されデータを順次外部に転送すると共に外部より転送されたデータを格納し前記半導体記憶素子に記憶させるシフトレジスタを備え、前記シフトレジスタの後段部に対応するｍビットの半導体記憶素子にｍビットの実効データを格納する一方前記シフトレジスタの前段部に対応するｎビットの半導体記憶素子に実効データの誤り訂正を実行するためのｎビットの符号データを格納し全体として（ｍ＋ｎ、ｍ）巡回符号データを格納可能にされたメモリセルアレイと、
前記前段部の上流側に配置され外部からの入力データ又は前記後段部の出力データのいずれかを選択的に前記前段部の先頭に入力させる第１セレクタ回路と、
前記前段部と前記後段部との間に配置され前記前段部の出力データ又は前記後段部の出力データのいずれかを選択的に前記後段部の先頭に入力させる第２セレクタ回路と、
前記後段部の出力信号を入力されると共に前記実効データ及び前記符号データに基づいて生成されたシンドロームを入力されて前記実効データの誤り訂正を実行する誤り訂正回路と、
前記前段部に含まれる前記データレジスタとシリアル接続された排他的論理和回路を少なくとも備え、前記後段部に格納された実効データを前記第１セレクタ回路を介して入力させて該実効データの誤りを訂正するための符号データを生成して前記前段部に格納させると共に、前記前段部に格納された符号データ及び前記後段部に格納された実効データを前記第１セレクタ回路を介して入力させてシンドロームを生成し、このシンドロームを符号データに代えて前記前段部に格納させる符号データ／シンドローム生成回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１セレクタ回路は、前記後段部に実効データを格納する場合において、前記外部からの入力データを入力させ、前記後段部に格納された実効データの誤りを訂正するための符号データを生成する場合において、前記後段部の出力データを入力させるように構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２セレクタ回路は、実効データの誤りを訂正するための符号データを生成する場合において、前記後段部の出力データを入力させ、シンドロームを生成する場合において、前記前段部の出力データを入力させるように構成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第２セレクタ回路は、外部からの入力データを入力可能に構成され、外部からの入力データ、前記前段部の出力データ又は前記後段部の出力データのいずれか１つを選択的に前記後段部の先頭に入力させるように構成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記誤り訂正回路は、前記前段部と接続されて前記シンドロームを入力され前記実効データの誤り訂正を実行するように構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ、ＳＲＡＭ等のメモリ、及び論理回路等から構成されている半導体集積回路においては、不良メモリセルの救済情報、回路設定情報等を含む初期設定情報を不揮発に記憶して初期設定を実行する必要があり、こうした情報を格納するためフューズ素子等を用いた不揮発性半導体記憶装置が搭載されている（例えば、特許文献１参照）。こうした不揮発性半導体記憶装置の１つとして、ＭＯＳ構造の半導体素子に対して最大定格を超える高電圧を印加して絶縁膜を破壊することにより情報を記憶する絶縁膜破壊型半導体記憶素子（以下、ｅ−ｆｕｓｅ素子と呼ぶ） を用いた不揮発性半導体記憶装置が提案されている。
【０００３】
このような不揮発性半導体記憶装置への初期設定情報の格納は製造工程内の試験の段階で実行され、製品出荷後はその状態を長期間維持することが求められる。フューズの製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もあり、素子の信頼性に対する要求は厳しい。
【０００４】
また、こうした不揮発性半導体記憶装置は、製品の仕様によっては不良救済が困難であり、１ビットでも不良があった場合にはその製品にとって致命的な欠陥となりかねないという問題がある。
【特許文献１】特開２００５−１１６００３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高めると共に、回路規模の増大を抑えることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る不揮発性半導体装置は、データを不揮発に記憶する半導体記憶素子及びこの半導体記憶素子から読み出されるデータを格納するデータレジスタとを含むメモリセルを複数配置してなり、前記データレジスタをシリアル接続して構成されデータを順次外部に転送すると共に外部より転送されたデータを格納し前記半導体記憶素子に記憶させるシフトレジスタを備え、前記シフトレジスタの後段部に対応するｍビットの半導体記憶素子にｍビットの実効データを格納する一方前記シフトレジスタの前段部に対応するｎビットの半導体記憶素子に実効データの誤り訂正を実行するためのｎビットの符号データを格納し全体として（ｍ＋ｎ、ｍ）巡回符号データを格納可能にされたメモリセルアレイと、前記前段部の上流側に配置され外部からの入力データ又は前記後段部の出力データのいずれかを選択的に前記前段部の先頭に入力させる第１セレクタ回路と、前記前段部と前記後段部との間に配置され前記前段部の出力データ又は前記後段部の出力データのいずれかを選択的に前記後段部の先頭に入力させる第２セレクタ回路と、前記後段部の出力信号を入力されると共に前記実効データ及び前記符号データに基づいて生成されたシンドロームを入力されて前記実効データの誤り訂正を実行する誤り訂正回路と、前記前段部に含まれる前記データレジスタとシリアル接続された排他的論理和回路を少なくとも備え、前記後段部に格納された実効データを前記第１セレクタ回路を介して入力させて該実効データの誤りを訂正するための符号データを生成して前記前段部に格納させると共に、前記前段部に格納された符号データ及び前記後段部に格納された実効データを前記第１セレクタ回路を介して入力させてシンドロームを生成し、このシンドロームを符号データに代えて前記前段部に格納させる符号データ／シンドローム生成回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高めると共に、回路規模の増大を抑えることができる不揮発性半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
以下の実施の形態では、不揮発性半導体記憶装置の半導体記憶素子として所謂ｅ−ｆｕｓｅ素子を用いた例を説明するが、本発明はこれに限定されず、レーザフューズ素子、マスクＲＯＭなど、様々な不揮発性メモリセルに適用することができる。
【００１０】
まず、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の一例を、図面を参照して説明し、次いで本発明の実施の形態の特徴的な部分を説明する。
【００１１】
まず、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の一例を、図１及び図２を参照して説明する。この例に用いられるｅ−ｆｕｓｅメモリセル１０の構成例を図１を参照して説明する。メモリセル１０は、ｅ−ｆｕｓｅ素子１（半導体記憶素子）、バリアトランジスタ２、選択トランジスタ３、センスアンプ４、データレジスタＦＦＲ、ＦＦＷを備えている。
【００１２】
ｅ−ｆｕｓｅ素子１は、基板、ソース、ドレインがショートされ書き込み電圧ＶＢＰが印加されたｐチャネルＭＯＳトランジスタにより構成されている。そのゲートには、バリアトランジスタ２を構成するｎチャネルＭＯＳトランジスタのドレインが接続されている。
【００１３】
バリアトランジスタ２は、プログラム時の高電圧が周辺回路例えばセンスアンプ４等に与える影響を緩和するために設けられており、書き込み時のそのゲートに電圧ＶＢＴが与えられる。電圧ＶＢＴは、書き込み時の電流制御にも関係するため、電圧ＶＢＴ−Ｖｔ（Ｖｔはバリアトランジスタ２のしきい値電圧）の値が、センスアンプに印加されても問題ない範囲でなるべく大きい値に設定されるのが望ましい。
【００１４】
バリアトランジスタ２のソースには、選択トランジスタ３を構成するｎチャネルＭＯＳトランジスタのドレインが接続され、ソースは接地されている。
【００１５】
センスアンプ４は、バリアトランジスタ２と選択トランジスタ３との接続ノードに入力端子を接続され、この接続ノードの信号を検知・増幅する。
【００１６】
センスアンプ４で増幅された信号は、データとしてデータレジスタＦＦＲに格納される。このメモリセル１０は、図１に示すＸ方向に複数配列され、このデータレジスタＦＦＲも、Ｘ方向に直列に複数個接続されてシフトレジスタを構成している。従って、メモリセル１０に格納されるデータは、データレジスタＦＦＲに保持された後、クロック信号に従い順次シフトレジスタ中を転送され、外部に出力される。
【００１７】
また、データレジスタＦＦＷは、ｅ−ｆｕｓｅ素子１へ書き込むデータを外部から取り込んで一時保持するために用いられる。データレジスタＦＦＷに保持されたデータが“１”であれば、選択トランジスタ３はＯＮとなり、バリアトランジスタ２も導通されることによりｅ−ｆｕｓｅ素子１が破壊されてデータ“１”が書き込まれる。一方、データレジスタＦＦＷに保持されたデータが“０”であれば、選択トランジスタ３はＯＦＦとなり、これによりｅ−ｆｕｓｅ素子１は破壊されず、メモリセル１０に保持されるデータは“０”のままとされる。
【００１８】
図２は、この例に係る、図１のメモリセル１０を複数個集積して形成したヒューズマクロ２０の構成例を示している。図２に示されるヒューズマクロ２０は、電圧発生回路２１、ｅ−ｆｕｓｅブロック２２、及び制御回路２３を備えている。
【００１９】
ｅ−ｆｕｓｅブロック２２は、例えば６４個のメモリセル１０と、制御回路２２Ｂを備えて構成され、この例では複数個直列に接続されてヒューズマクロ２０を構成している。図２に示す例では、ｅ−ｆｕｓｅブロック２２が１６段直列に接続されることで、６４×１６＝１０２４ビットのヒューズマクロが構成されている。これはあくまで一例であり、ｅ−ｆｕｓｅブロック２２内のメモリセル数、全体のメモリセル数は必要に応じて任意に変更可能である。
【００２０】
６４個のメモリセル１０中に含まれるデータレジスタＦＦＷ、ＦＦＲは直列に接続されてシフトレジスタを構成しており、クロックパルスＣＬＫに従い、保持データを出力端子側に１ビットずつシフトし、最下位ビットのデータを出力端子ＳＯから出力可能としている。
【００２１】
電圧発生回路２１は、このｅ−ｆｕｓｅブロック２２に対し、書き込み、読み出し等に必要な電圧（例えばＶＢＰ、ＶＢＴ）を供給する。
【００２２】
制御回路２３は、クロック信号ＣＬＫに同期して書き込み用のデータＳＩをシリアルに入力し、読み出すときはデータ出力端子ＳＯからシリアルにデータを出力する構成になっている。その他、各種制御信号が入力される。入力されたデータは、先頭のｅ−ｆｕｓｅブロック２２から順次転送されて各メモリセル１０に書き込まれる。
【００２３】
以上、ｅ−ｆｕｓｅ素子を用いた不揮発性半導体装置の一例を示した。このような不揮発性半導体装置は、ＤＲＡＭ、ＳＲＡＭ等の別の半導体メモリ装置の不良素子の救済のための情報、様々な回路設定情報、チップの識別情報などを記憶するために用いられることが多い。すなわち製造工程内の試験の段階でプログラムが行われ、製品出荷後はその状態を長期間維持することが求められる。フューズの製造条件やプログラム条件によっては、プログラム後の経時変化によりデータが破壊される可能性もないとはいえないため素子の信頼性に関する要求は厳しい。
【００２４】
また、このようなｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置は、メモリ装置内において、電源投入時にほぼ自動的にｅ−ｆｕｓｅ素子に蓄えられているデータを転送されるような使い方をされることが多く、不良素子があった場合の救済が非常に難しく、かつ１ビットでも不良があった場合にその製品にとって致命的なことにもなりかねない。従って、このようなｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の歩留まりがメモリ装置全体の歩留まりに直結してしまう可能性がある。そこで本実施の形態では、上記のようなシフトレジスタでデータを読み出す形式を有する不揮発性半導体記憶装置において、次に説明するような誤り訂正機能を付加することで、この問題を解決している。また、誤り訂正機能の付加による回路規模の増大が最小限に抑えられている。
【００２５】
［第１の実施の形態］
次に、誤り訂正機能を有する第１の実施の形態の不揮発性半導体記憶装置１を、図３を参照して説明する。図１、図２と同一の構成要素については同一の符号を付し、以下ではその詳細な説明は省略する。なお、図３では、メモリセル１０の構成要素のうち、データレジスタＦＦＲのみを図示し、その他の構成要素（図１）は図示を省略している。
【００２６】
この実施の形態の不揮発性半導体記憶装置は、シリアル接続された７ビットのメモリセル１０（１００〜１０６）からなるｅ−ｆｕｓｅマクロであり、誤り訂正符号として（７、４）巡回符号を用いて１ビット訂正を実行するものである。７ビットのメモリセル１０により、ｅ−ｆｕｓｅブロック２２が形成されている。７ビット、（７，４）巡回符号を用いているのは、あくまで一例であって、一般的に（ｍ＋ｎ、ｍ）巡回符号データを格納可能な（ｍ＋ｎ）ビットのｅ−ｆｕｓｅブロックにも本発明は適用可能である。
【００２７】
この実施の形態の不揮発性半導体記憶装置１は、シリアル接続された７ビットのメモリセル１０の下位４ビット（メモリセル１００〜１０３）に実際に外部で使用される実効データが格納され、上位３ビット（メモリセル１０４〜１０６）にこの実効データの誤り訂正に用いられる符号データが格納可能なように構成されている。そして、シンドロームが生成されると、この符号データに代えて、上位３ビットのメモリセル１０４〜１０６にシンドロームが格納され、誤り訂正に用いられる。
【００２８】
このような機能を実行するため、この実施の形態の不揮発性半導体記憶装置１は、図３に示すように、第１セレクタ回路４１、符号生成／シンドローム生成回路４２、第２セレクタ回路４３、誤り訂正回路４４、及び制御回路２３を備えている。これらの回路４１〜４５の詳細については後述するが、この図３に示す構成により、シンドローム格納用の特別の記憶素子を別途設ける必要が無く、回路規模を小さくされている。
【００２９】
第１セレクタ回路４１は、ｅ−ｆｕｓｅブロック２２の上流側に設けられ、制御回路２３から出力される制御信号ＳＬ１に基づき、ｅ−ｆｕｓｅブロック２２に入力されるデータを切り替える機能を有する。具体的に第１セレクタ回路４１は、２つの入力端子ＩＮ０、ＩＮ１を有しており、前者には外部からの入力信号ＳＩが、後者には誤り訂正回路４４からの出力信号が入力される。どちらの信号が選択・入力されるかは、制御回路２３が出力する制御信号ＳＬ１により決定される。
【００３０】
また、符号生成／シンドローム発生回路４２は、論理ゲート４２１、インバータ４２２、論理ゲート４２３、インバータ４２４、排他的論理和回路４２５、及び排他的論理和回路４２６とから構成されている。排他的論理和回路４２５及び４２６が、符号データ生成又はシンドローム生成に必要な排他的論理和演算を実行し、その他は、排他的論理和回路４２５及び４２６の機能（符号データ生成、シンドローム生成）の切り替え等を担当している。
【００３１】
論理ゲート４２１は、メモリセル１０４の出力信号と、制御回路２３からの制御信号Ｓｉｇ１を入力され、これら入力信号の論理積の反転値（否定値）を出力する。インバータ４２２は、論理ゲート４２１の出力信号を入力されその反転信号を出力する。
【００３２】
論理ゲート４２３は、制御信号Ｓｉｇ１と、排他的論理和回路４２５の出力信号を入力され、これら入力信号の論理積の反転値（否定値）を出力する。インバータ４２４は、論理ゲート４２３の出力信号を入力されてその反転信号を出力する。
【００３３】
排他的論理和回路４２５は、第１セレクタ回路４１の出力端子Ｏと最上位ビットのメモリセル１０６との間にシリアル接続されている。排他的論理和回路４２５の一方の入力端子にはインバータ４２２の出力信号が入力され、他方の入力端子には第１セレクタ回路４１の出力端子Ｏからの出力信号が入力されている。また、排他的論理和回路４２５の出力信号は、前述のように論理ゲート４２３の一方の入力端子にも接続されている。
【００３４】
排他的論理和回路４２６は、最上位ビットのメモリセル１０６と１つ下段のメモリセル１０５との間にシリアル接続されている。即ち、排他的論理和回路４２６の一方の入力端子は、メモリセル１０６に接続され、他方の入力端子はインバータ４２４の出力端子に接続されている。そして、排他的論理和回路４２６の出力端子はメモリセル１０５に接続されている。
【００３５】
制御信号Ｓｉｇ１が“Ｌ”（ＶＳＳ）のとき、排他的論理和回路４２５は第１セレクタ回路４１の出力信号を単に通過させるように機能する。また、排他的論理和回路４２６はメモリセル１０６の出力信号を単に通過させるように機能する。
【００３６】
一方、制御信号Ｓｉｇ１が“Ｈ”（ＶＤＤ）のとき、排他的論理和回路４２５及び４２６は符号データ生成又はシンドローム生成に必要な排他的論理和演算を実行する。
【００３７】
第２セレクタ回路４３は、ｅ−ｆｕｓｅブロック２２を構成する上段部（メモリセル１０４〜１０６）と後段部（メモリセル１００〜１０３）との間にシリアル接続され、制御回路２３から出力される制御信号ＳＬ２に基づき、ｅ−ｆｕｓｅブロック２２の後段部に入力されるデータを切り替える機能を有する。具体的に第２セレクタ回路４３は、３つの入力端子ＩＮ０、ＩＮ１、ＩＮ２を有している。入力端子ＩＮ０には外部からの入力信号ＳＩが、入力端子ＩＮ１には上段部（メモリセル１０４）からの出力信号が、入力端子ＩＮ２には誤り訂正回路４４からの出力信号がそれぞれ入力され得る。どのの信号が選択・入力されるかは、制御回路２３が出力する制御信号ＳＬ２により決定される。
【００３８】
また、誤り訂正回路４４は、論理ゲート４４１、論理ゲート４４２及び排他的論理和回路４４３とから構成されている。論理ゲート４４１は、メモリセル１０６のデータレジスタＦＦＲ６のラッチデータ、メモリセル１０５のデータレジスタＦＦＲ５のラッチデータの反転データ、メモリセル１０４のデータレジスタＦＦＲ４のラッチデータの反転データの論理積の反転値を出力する。
【００３９】
また、論理ゲート４４２は、一方の入力端子に論理ゲート４４１の出力信号を入力され、他方には制御回路２３からの制御信号Ｓｉｇ２を入力され、両入力信号の論理和の反転値を出力する。
【００４０】
また、排他的論理和回路４４３は、メモリセル１００の出力信号と、論理ゲート４４２の出力信号との排他的論理和信号を出力する。制御信号Ｓｉｇ２が“Ｈ”（ＶＤＤ）であると、論理ゲート４４２の出力は“Ｌ”に固定され、これにより、誤り訂正回路４４は誤り訂正を実行せず、単にｅ−ｆｕｓｅブロック２２からの出力信号を通過させるように機能する。制御信号Ｓｉｇ２は“Ｌ”（ＶＳＳ）とされると、ｅ−ｆｕｓｅブロック２２の上段部に格納されたシンドロームに基づいて、メモリセル１００〜１０３（下段部）に格納された実効データの誤り訂正が実行される。
【００４１】
次に、本実施の形態の不揮発性半導体記憶装置の作用を説明する。（１）データ書き込みのための外部データの転送、（２）符号データ生成・書き込み、（３）シンドローム生成、（４）誤り訂正及び外部へのデータ転送、の順で説明する。
（１）データ書き込みのための外部データ（外部からの入力信号）の転送
ｅ−ｆｕｓｅブロック２２に実効データ・及び符号データの書き込みを行う場合には、例えば図４に示すように、制御信号ＳＬ１、ＳＬ２を切り替えて、外部からの入力信号ＳＩを第１セレクタ回路４１の入力端子ＩＮ０から入力させ、またメモリセル１０４の出力信号を第２セレクタ回路４３の入力端子ＩＮ１から入力させる。また、制御信号Ｓｉｇ１を“Ｌ”（ＶＳＳ）にして符号データ／シンドローム生成回路４２の動作を停止させると共に、制御信号Ｓｉｇ２を“Ｈ”（ＶＤＤ）に設定して、誤り訂正回路４４の動作を停止させる。このようにして実効データがメモリセル１００〜１０３（下段部）のデータレジスタＦＦＷ０〜３に格納される。
【００４２】
なお、外部からの入力信号ＳＩを、第２セレクタ回路４３の入力端子ＩＮ０から入力させるようにしてもよい。この場合、第２セレクタ回路４１は、信号を出力しない（接地電位ＶＳＳを出力する）ようにするのが好ましい。
（２）符号データ生成・書き込み
次に、メモリセル１００〜１０３に書き込まれた実効データの誤り訂正のための符号データを生成し、生成後、前述の実効データ（メモリセル１００〜１０３（下段部）のデータレジスタＦＦＷ０〜３に格納されている）とこの符号データとをｅ−ｆｕｓｅ素子１に書き込む手順を図５を参照して説明する。
【００４３】
この場合、制御信号Ｓｉｇ１を“Ｈ”（ＶＤＤ）にして符号データ／シンドローム生成回路４２を動作状態に設定すると共に、制御信号Ｓｉｇ２を“Ｈ”（ＶＤＤ）に設定して、誤り訂正回路４４の動作を停止状態に維持する。また、制御信号ＳＬ１により第１セレクタ回路４１の入力端子ＩＮ１を選択してメモリセル１００（ｅ−ｆｕｓｅブロック２２の最下段のメモリセル）の出力信号を誤り訂正回路４４（停止状態）を介して符号データ／シンドローム生成回路４２に入力可能な状態とする。
【００４４】
また、制御信号ＳＬ２により第２セレクタ回路４３の入力端子ＩＮ２を選択して、同様にメモリセル１００の出力信号を誤り訂正回路４４（停止状態）を介してメモリセル１０３に入力可能な状態とする。すなわち、メモリセル１００〜１０３に書き込まれた実効データは、第１セレクタ回路４１により符号データ／シンドローム生成回路４２に転送可能とされると共に、第２セレクタ回路４３によりｅ−ｆｕｓｅブロック２２の下段部のメモリセル１００〜１０３内を巡回可能とされる。
【００４５】
この状態において、クロック信号ＣＬＫを４パルス入力して４ビット分のデータ転送を行うと、ｅ−ｆｕｓｅブロック２２の下段部（メモリセル１００〜１０３）に格納された４ビットの実効データが符号データ／シンドローム生成回路４２に入力され、メモリセル１０４〜１０６のデータレジスタＦＦＷ４〜６に３ビットの符号データが生成され、格納される。
【００４６】
一方、ｅ−ｆｕｓｅブロック２２の下段部（メモリセル１００〜１０３）では、第２セレクタ回路４３により、４ビットの実効データが一巡して元通りのデータレジスタＦＦＷ０〜３に戻る。
【００４７】
このような（１）、（２）の手順により、実効データ、及び符号データがデータレジスタＦＦＷ０〜６に格納される。その後、周知の手法により、これらのデータをｅ−ｆｕｓｅ素子１に書き込む。
（３）シンドローム生成
次に、上記の実効データ及び符号データに基づいたシンドロームの生成の手順を、図６を参照して説明する。まず、ｅ−ｆｕｓｅ素子１に記憶されている実効データ及び符号データを読み出して、各々のデータレジスタＦＦＲ０〜６に格納する。
【００４８】
次に、制御信号Ｓｉｇ１を“Ｌ”（ＶＳＳ）にして符号データ／シンドローム生成回路４２を停止状態に設定すると共に、制御信号Ｓｉｇ２を“Ｈ”（ＶＤＤ）に設定して、誤り訂正回路４４の動作を停止状態に維持する。そして、制御信号ＳＬ１、ＳＬ２により、第１セレクタ回路４１では入力端子ＩＮ１を、第２セレクタ回路４３では入力端子ＩＮ１を選択する。この状態において、シンドローム生成のため、クロック信号ＣＬＫを３パルス分出力し、データレジスタＦＦＲ０〜６内において３ビット分のデータの巡回を行う。
【００４９】
次に、制御信号Ｓｉｇ１を“Ｌ”から“Ｈ”に切り替え、符号データ／シンドローム生成回路４２を動作状態に切り替えた後、クロック信号ＣＬＫを４パルス分出力し、データレジスタＦＦＲ０〜６内において４ビット分のデータ転送を行う。これにより、ｅ−ｆｕｓｅブロック２２の上位３ビットには、符号データに代えてシンドロームが格納される。
（４）誤り訂正及び外部へのデータ転送
次に、データレジスタＦＦＲ０〜３に格納された実効データの誤り訂正を、データレジスタＦＦＲ４〜６に格納されたシンドロームに基づいて実行して、誤り訂正後の実効データを外部に転送する手順を、図７を参照して説明する。このとき、第１セレクタ回路４１は、入力端子ＩＮ０、ＩＮ１のいずれも選択されず、出力端子から接地電位ＶＳＳを出力するように設定される。また、第２セレクタ回路４２では、入力端子ＩＮ２が選択され、実効データがメモリセル１００〜１０３内で巡回可能にされる。
【００５０】
また、制御信号Ｓｉｇ１は“Ｈ”（ＶＤＤ）に設定され、制御信号Ｓｉｇ２は“Ｌ”に設定される。これにより、符号データ／シンドローム生成回路４２が動作し、データレジスタＦＦＲ４〜６に格納されているシンドロームのデータを、クロック信号ＣＬＫに従って巡回させる。また、誤り訂正回路４４が動作して、クロック信号ＣＬＫに従って排他的論理和回路４４３に１ビットずつ巡回されてくる実効データと、入力されるシンドロームのデータに従った論理ゲート４４１の出力データとの排他的論理和を出力する。この出力データは、誤り訂正後の実効データであり、この誤り訂正後の実効データは、第２セレクタ回路４３によりメモリセル１００〜１０３内を巡回され、４ビットのクロック信号ＣＬＫが入力されると、誤り訂正後の実効データが出力データＳＯとして外部に出力される。
【００５１】
以上説明したように本実施の形態では、ｅ−ｆｕｓｅブロック２２に上述の回路４１〜４４が導入されることにより、誤り訂正の実行が可能とされ、これにより不良セルが７ビット中で１ビット存在したとしても、その誤りは訂正した上で出力することが可能である。また、生成されたシンドロームは符号データに代えて、ｅ−ｆｕｓｅブロック２２を構成するシフトレジスタに格納され、特別な記憶部を必要としない。従って、この実施の形態によれば、不良セルの存在による製品歩留まりの低下を抑制し、信頼性を高めると共に、回路規模の増大を抑えることができる。
[第２の実施の形態]
次に、本発明の第２の実施の形態を、図８を参照して説明する。
【００５２】
この実施の形態の不揮発性半導体記憶装置は、第１の実施の形態の７ビットのｅ−ｆｕｓｅブロック２２を含む不揮発性半導体記憶ブロック１−１、１−２を２段直列接続して構成している。その他は、第１の実施の形態と同様である。各ブロック１−ｉは、第１の実施の形態と同様にセレクタ回路４１、４３、符号データ／シンドローム生成回路４２、及び誤り訂正回路４４を備えていて、各ブロック毎に符号データ生成、シンドローム生成、及び誤り訂正を実行するように構成されている。
【００５３】
また、上位のブロック１−１の出力端子は、下位のブロック１−２の２つのセレクタ回路４１、４３の入力端子ＩＮ０に接続されている。上位のブロック１−１から出力された誤り訂正後の実効データは、下位のブロック１−２の第２セレクタ回路４３に転送することができる。この場合、上位のブロック１−１中の排他的論理和回路４４３に誤り訂正前の実効データが入力されるタイミングで下位のブロック１−２において制御信号ｓｉｇ２を“Ｈ”（ＶＤＤ）にすることで、この上位のブロック１−１の誤り訂正後の実効データを出力することができる。或いは、誤り訂正後のデータを一端元のデータレジスタに戻して、その後下位のブロック１−２の制御信号Ｓｉｇ２を“Ｈ”にすることによりデータ転送を実行してもよい。
【００５４】
この実施の形態のように、各ブロック単位で並列に誤り訂正に関する各制御を実行することにより、ｅ−ｆｕｓｅ型メモリマクロの集積度が大きくなった場合でも、当該制御回路の規模、制御に必要な時間の増大を抑制することができる。
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、７ビットのメモリセル１０に（７，４）巡回符号を格納する例を示したが、上述したように、本発明は（ｍ＋ｎ）巡回符号データを格納可能な（ｍ＋ｎ）ビットのｅ−ｆｕｓｅブロックを有する半導体記憶装置にも適用可能である。このとき、第１セレクタ回路４１は、同様にｅ−ｆｕｓｅブロックの先頭に配置し、第２セレクタ回路４３は、やはり同様に、符号データ又はシンドロームが格納される上段部と、実効データが格納される下段部との境界に配置することができる。
【図面の簡単な説明】
【００５５】
【図１】ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の例を説明している。
【図２】ｅ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の例を説明している。
【図３】本発明の第１の実施の形態の不揮発性半導体記憶装置を示す。
【図４】第１の実施の形態の不揮発性半導体記憶装置の作用を説明する。
【図５】第１の実施の形態の不揮発性半導体記憶装置の作用を説明する。
【図６】第１の実施の形態の不揮発性半導体記憶装置の作用を説明する。
【図７】第１の実施の形態の不揮発性半導体記憶装置の作用を説明する。
【図８】本発明の第２の実施の形態の不揮発性半導体記憶装置を示す。
【符号の説明】
【００５６】
１・・・ｅ−ｆｕｓｅ素子、２・・・バリアトランジスタ、３・・・選択トランジスタ、４・・・センスアンプ、  ＦＦＲ、ＦＦＷ・・・データレジスタ、  １０、・・・メモリセル、  ２０・・・ヒューズマクロ、  ２２・・・ｅ−ｆｕｓｅブロック、  ２３・・・制御回路、４１・・・第１セレクタ回路、  ４２・・・符号データ／シンドローム生成回路、  ４３・・・第２セレクタ回路、  ４４・・・誤り訂正回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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