(57)【要約】【課題】無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後に書き込みをいつでも行える追記型のメモリを提供することも課題とする。【解決手段】絶縁性を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極も駆動回路を構成するトランジスタのソース電極及びドレイン電極と同じ工程、且つ、同じ材料で形成する。【選択図】図１
2008112988.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に複数の薄膜トランジスタを含む駆動回路、及び複数のメモリ素子を有し、
前記メモリ素子は、シリコンと反応してシリサイド形成する第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にシリコンと反応してシリサイド形成する第２の電極と、を有し、
前記薄膜トランジスタのゲート電極は、前記メモリ素子の一方の電極と同じ材料であり、
前記薄膜トランジスタのソース電極またはドレイン電極は、前記メモリ素子のもう一方の電極と同じ材料である半導体装置。
【請求項２】
絶縁表面を有する基板上に複数の薄膜トランジスタを含む駆動回路、複数のメモリ素子、及びアンテナを有し、
前記メモリ素子は、シリコンと反応してシリサイド形成する第１の電極と、前記第１の電極上にシリコン膜と、前記シリコン膜上にシリコンと反応してシリサイド形成する第２の電極と、を有し、
前記薄膜トランジスタのゲート電極は、前記メモリ素子の一方の電極と同じ材料であり、
前記アンテナの下方に接続電極を有し、前記アンテナは、前記接続電極と電気的に接続し、前記接続電極は前記薄膜トランジスタと電気的に接続し、
前記接続電極は、前記薄膜トランジスタのソース電極及びドレイン電極と同じ材料であり、且つ、前記メモリ素子のもう一方の電極と同じ材料である半導体装置。
【請求項３】
請求項１または請求項２において、前記シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、前記シリコン膜は、ゲルマニウムを含む半導体装置。
【請求項５】
メモリ素子を含む半導体装置であり、
絶縁表面を有する基板上に薄膜トランジスタを有し、前記薄膜トランジスタは、前記基板上に形成された島状の半導体と、前記基板上に形成された絶縁膜と、前記絶縁膜の一部は、前記半導体上に形成されたゲート絶縁体であり、前記半導体上に前記ゲート絶縁体を介して形成されたゲート電極とを有し、
前記基板上に第１の電極と、
前記基板上に形成された少なくとも前記薄膜トランジスタ及び前記第１の電極を覆う層間絶縁膜と、
前記層間絶縁膜は、前記薄膜トランジスタのソース領域またはドレイン領域上に第１の開口と、前記第１の電極上に第２の開口とを有し、
前記第１の電極上の前記第２の開口に形成された半導体層と、
前記層間絶縁膜上に前記第１の開口を介して前記薄膜トランジスタのソース領域またはドレイン領域と電気的に接続する第２の電極と、
前記層間絶縁膜上に形成された第３の電極と、前記第３の電極は、前記半導体層が前記第１の電極と前記第３の電極の間に挟まれるように前記第２の開口に形成され、
前記メモリ素子は、前記第１の電極と前記第３の電極と、前記第１の電極と前記第２の電極の間に挟まれた前記半導体層を有し、
前記第３の電極と前記第２の電極は同じ材料で形成され、前記第１の電極は、前記ゲート電極と同じ材料である半導体装置。
【請求項６】
請求項５において、前記半導体層は、シリコン膜であり、前記シリコン膜はアモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置。
【請求項７】
請求項５または請求項６において、前記半導体層は、シリコン膜であり、前記シリコン膜は、ゲルマニウムを含む半導体装置。
【請求項８】
請求項５乃至７のいずれか一において、さらに前記層間絶縁膜上に第４の電極と、前記第４の電極と電気的に接続するアンテナとを有する半導体装置。
【請求項９】
請求項５乃至８のいずれか一において、さらに複数の薄膜トランジスタを含む駆動回路を有する半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、前記第１の電極は、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄から選ばれる一の元素を含む半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一において、前記第２の電極は、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄から選ばれる一の元素を含む半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一において、前記絶縁表面を有する基板は、ガラス基板、プラスチックフィルム、紙のいずれか一である半導体装置。
【請求項１３】
請求項１乃至１２のいずれか一において、前記第１の電極と前記第２の電極は異なる材料である半導体装置。
【請求項１４】
同一基板上に複数の薄膜トランジスタを含む駆動回路と、複数のメモリ素子とを有する半導体装置の作製方法であり、
絶縁表面を有する基板上に第１の半導体層を形成し、
前記第１の半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に前記第１の半導体層と重なる第１の電極と、前記第１の絶縁膜上に第２の電極とを形成し、
前記第１の電極及び前記第２の電極を覆う第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングして前記第２の電極に達する第１の開口を形成し、
前記第１の開口を覆う第２の半導体層を形成し、
前記第２の絶縁膜をエッチングして前記第１の半導体層に達する第２の開口を形成し、
前記第２の絶縁膜上に前記第１の開口と重なる第３の電極と、前記第２の開口と重なる第４の電極とを形成する半導体装置の作製方法。
【請求項１５】
請求項１４において、前記第１の電極及び前記第２の電極の形成と同じ工程で前記第１の絶縁膜上に第５の電極を形成し、
さらに、前記第５の電極上に前記第５の電極と電気的に接続するアンテナを形成する半導体装置の作製方法。
【請求項１６】
請求項１４または請求項１５において、前記メモリ素子は、前記第２の電極と、前記第２の半導体層と、前記第３の電極とを有する半導体装置の作製方法。
【請求項１７】
請求項１４乃至１６のいずれか一において、前記薄膜トランジスタは、前記第１の半導体層と、前記第１の電極と、前記第４の電極とを有する半導体装置の作製方法。
【請求項１８】
請求項１４乃至１７のいずれか一において、前記第１の電極は、前記薄膜トランジスタのゲート電極であり、前記第１の絶縁膜は、ゲート絶縁膜であり、前記第４の電極はソース電極またはドレイン電極である半導体装置の作製方法。
【請求項１９】
請求項１４乃至１８のいずれか一において、前記第１の半導体層は、多結晶シリコン膜である半導体装置の作製方法。
【請求項２０】
請求項１４乃至１９のいずれか一において、前記第２の半導体層は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜である半導体装置の作製方法。
【請求項２１】
請求項１４乃至２０のいずれか一において、前記絶縁表面を有する基板は、ガラス基板、プラスチックフィルム、紙のいずれか一である半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
従来、様々なタイプのメモリが提案されている。代表的なメモリとしては、磁気テープや磁気ディスクを含むメモリや、書き込み読み出しが可能なＲＡＭや、読み出しを専用とするＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などが挙げられる。
【０００４】
従来のＲＯＭとしては、ＩＣ製造工程におけるマスクで情報を記憶するマスクＲＯＭ、ＩＣチップ製造後に電流によりヒューズ素子を溶断して情報を記憶するヒューズ型のＲＯＭ、ＩＣチップ製造後に電流によって絶縁体を短絡させて情報を記憶するアンチヒューズ型のＲＯＭなどが挙げられる。
【０００５】
マスクＲＯＭは、ＩＣ製造プロセス中のマスクで情報を記憶させるため、書き込む情報に応じたマスクを用意しなければならず、そのために製造コストが増加していた。また、ヒューズ型のＲＯＭは、ヒューズ素子を溶断する際にゴミが発生して誤動作を引き起こす恐れがあった。
【０００６】
また、アンチヒューズ型のＲＯＭは、製造時に書き込む情報に応じたマスクも不要であり、メモリに情報を書き込む際にゴミも発生しない点で他のＲＯＭに比べ有利である。なお、ヒューズ型のＲＯＭと、アンチヒューズ型のＲＯＭは、マスクＲＯＭと異なっており、追記できる。また、ヒューズ型のＲＯＭと、アンチヒューズ型のＲＯＭは、ライトワンスリードメニーメモリ（ＷＲＩＴＥ  ＯＮＣＥ  ＲＥＡＤ  ＭＡＮＹ  ＭＥＭＯＲＹ）とも呼べる。シリコン基板上に形成するアンチヒューズ型のＲＯＭの一例として特許文献１に記載の技術がある。
【０００７】
特許文献１に開示されているアンチヒューズ型のＲＯＭの断面図を図１５に示す。図１５において、ｎＭＯＳトランジスタを形成したシリコン基板５０、アモルファスシリコン膜５３、タングステン膜５４、タングステン膜５４’、Ａｌ−Ｓｉ−Ｃｕ配線５５がそれぞれ形成されている。特許文献１に符号５１、５２の明示がないが、恐らく符号５１はｎ＋ドレイン領域であり、符号５２はＣＶＤ法により形成されたＳｉＯ２膜である。特許文献１は、タングステン膜５４’、アモルファスシリコン膜５３、及びタングステン膜５４の積層膜をマルチチャンバシステムを用いて大気にさらすことなく連続的に成膜することを特徴としている。
【０００８】
また、近年、無線通信機能を有する半導体装置、具体的には無線チップは、大きな市場が見込まれているため、注目されている。このような無線チップは、その用途によりＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれることがある。
【０００９】
無線チップの構成は、インターフェース、メモリ、制御部等を有する。メモリは、書き込み読み出しが可能なＲＡＭ、読み出しを専用とするＲＯＭが使用され、目的に応じて使い分けられている。具体的には、特定のアプリケーション毎にメモリ領域が割り当てられており、アプリケーション毎、並びにディレクトリ毎にアクセス権が管理されている。アクセス権を管理するため、無線チップはアプリケーションの暗証コードと比較照合する照合手段を有し、照合手段による比較照合の結果、暗証コードが一致するアプリケーションに関するアクセス権をユーザに与える制御手段を有する。このような無線チップは、シリコンウェハから形成され、半導体基板にメモリ回路、演算回路等の集積回路が集積されている。
【００１０】
このような無線チップが搭載されたカード（所謂ＩＣカード）と、磁気カードとを比較すると、ＩＣカードはメモリ容量が大きく、演算機能を備えることができ、認証性が高く、改ざんすることが極めて困難である、といったメリットを有する。そのため、ＩＣカードは個人情報の管理に好適である。ＩＣカードに搭載するメモリとしては、改ざんできないように、読み出しを専用とするＲＯＭが多く用いられている。
【特許文献１】特開平７−２９７２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の無線チップは、マイクロプロセッサや半導体メモリと同じく高価なシリコンウエハを使用して製造されている。そのために無線チップの単価を下げるには自ずと限界があった。特に、無線チップに必要なメモリ領域は、シリコンチップ内で大きな面積を占めており、記憶容量を変えずにメモリ領域の占有面積を縮小することが、チップ単価を削減する上で必要となっている。また、シリコンチップを微小にすることでコスト削減を見込むことができるが、シリコンチップの微細化が進むと、その実装コストが上昇してしまう。チップを市場に流通させるためには、チップ単価を下げることが非常に重要であり、商品生産における優先事項の一つである。
【００１２】
また、無線チップにおいて、シリコンチップの端子とアンテナがＡＣＦなどによって接続されている場合、高温になると熱膨張の割合、又は低温になると熱収縮の割合が部材によって異なるため、異なる部材間で大きな熱応力が生じる。無線チップは物品に添付されるため、様々な環境下に曝されることを考慮すると、熱応力によってシリコンチップの端子とアンテナの接続部に断線が発生する恐れがある。
【００１３】
また、従来の無線チップは、小片化したとしてもシリコンを構造体として用いているので、物品の曲面に貼り付けるには適していない。フレキシブルな材料からなる基体にシリコンチップを実装させた場合、物品の曲面にあわせて基体を曲げた時にシリコンチップと基体のアンテナとを接続する部分が破壊される恐れもあった。シリコンウエハ自体を研削研磨して薄片化する方法もあるが、そのための工程数が増えるので低製造コスト化と相反する矛盾があった。薄片化したとしても、商品に付して使用されるＩＣタグのようなものでは、無線チップを薄い基体（例えばフィルム片、或いは紙片）に貼り付けると、基体の表面に突起が生じてしまい美観を損ねてしまう。また、基体の表面に突起が生じるため、紙片などの基体に印刷を行おうとした場合、高精細な印刷が困難になる。また、改ざん対象となるシリコンチップの存在位置が強調されてしまう恐れがあった。また、シリコンチップを薄片化すると、シリコンチップの機械強度が低下して、基体が曲げられた時にシリコンチップが割れる恐れがあった。
【００１４】
また、無線チップにアンチヒューズ型のＲＯＭを搭載しようとした場合、２通りの工程順序が考えられる。一つは、ＲＯＭを形成したシリコンチップの製造後に情報の書き込みを行い、その後、基体に設けられたアンテナと実装して無線チップを完成させる工程順序である。このような工程順序とする場合、無線チップの製造プロセス中に情報の書き込みを行うための製造装置が必要となる。シリコンチップの一つ一つは微小であり、それぞれのシリコンチップに形成したＲＯＭに異なる情報を書き込むための電流を供給する製造装置は、精密な位置合わせなどが必要であるため、高価なものとなる。従って、この製造装置により製造コストが増加してしまう。
【００１５】
また、もう一つの工程順序としては、アンテナを有する基体にシリコンチップを実装した後、シリコンチップに形成されたＲＯＭに対して無線信号を送信し、その無線信号を用いて情報を書き込んで無線チップを完成させる工程順序である。前述した工程順序に比べ、このような工程順序とする場合には、無線信号を利用することにより、製造コストの増加を抑えることができる。
【００１６】
しかしながら、後述の工程順序とする場合、無線信号から生成した電流を利用してＲＯＭに書き込むため、ＲＯＭに書き込み電流値及び書き込み電圧値が制限される。
【００１７】
そこで、本発明は、無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を提供することを課題とする。また、半導体装置製造後に書き込みをいつでも行える追記型のメモリを提供することも課題とする。
【００１８】
また、物品の曲面に貼り付けるのに適した無線チップを提供することも課題とする。また、製造プロセス数を増大することなく、製造コストを低減し、チップ単価を下げることも課題とする。
【００１９】
また、無線チップは、リーダとのデータのやりとりを短時間で行うことが要求されるため、高速読み出し、且つ、誤動作の少ない無線チップを提供することも課題とする。また、メモリのデータ読み出しのための電力を低減することで、メモリの消費電力を削減し、無線チップ全体の低消費電力化を達成することも課題とする。
【課題を解決するための手段】
【００２０】
アンチヒューズ型のＲＯＭを、駆動回路と同一基板、好ましくは絶縁性を有する基板上に形成することで、上記課題の少なくとも一つを実現することを見いだした。また、本発明は、アンチヒューズ型のＲＯＭと、その駆動回路とを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。さらに好ましくは、絶縁性を有する基板上にアンテナと、アンチヒューズ型のＲＯＭと、駆動回路とを形成する。これらを同一基板上に形成することで無線信号を受信したアンテナからの信号を基に電源信号を形成し、その電源信号をロスすることなく有効に利用することができる。
【００２１】
アンチヒューズ型のＲＯＭは、材料の異なる一対の電極と、一対の電極に挟まれるシリコン膜で構成する。一対の電極の材料は、シリコンと反応してシリサイド形成する材料であればよく、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、或いはこれらの合金、或いは化合物を用いることができる。
【００２２】
加えて、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、一方の電極は、駆動回路を構成するトランジスタのゲート電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。本発明は、アンチヒューズ型のＲＯＭと、その駆動回路とを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。また、リーダとのデータのやりとりを短時間で行うことが要求されるため、駆動回路のトランジスタとして結晶構造を有する半導体膜、即ちポリシリコン膜を用いたＴＦＴとすることが好ましい。また、良好な電気特性を有するＴＦＴを得るためには、トランジスタのゲート電極の材料を高融点金属とすることが好ましい。高融点金属のうち、シリコンと反応してシリサイド形成するタングステン膜は、仕事関数が比較的大きい材料であるので、ｐチャネル型トランジスタやｎチャネル型トランジスタの両方に対して、しきい値電圧は低く、ほぼ対称となる。即ち、タングステン膜は、ＣＭＯＳ回路を含む駆動回路に適し、且つ、アンチヒューズ型のＲＯＭの一方の電極に適していると言える。
【００２３】
さらに、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極も駆動回路を構成するトランジスタのソース電極及びドレイン電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。トランジスタのソース電極及びドレイン電極は、ソース領域上方またはドレイン領域上方の層間絶縁膜上に接して形成されるため、層間絶縁膜と密着性の高い材料とすることが好ましい。また、トランジスタのソース電極及びドレイン電極は、比重が５以下の軽金属を用いる。アルミニウムやチタンなどの軽金属は電気抵抗が低いため、集積回路の配線材料として有用である。また、チタン膜を用いると、絶縁膜や他の金属膜との密着性が向上するため好ましい。また、チタン膜は、高融点金属に比べ材料コストが安く、且つ、電気抵抗が低い。即ち、チタン膜は、トランジスタのソース電極及びドレイン電極に適し、且つ、アンチヒューズ型のＲＯＭの一方の電極に適していると言える。
【００２４】
このように、製造コストをできるだけ低減するために、アンチヒューズ型のＲＯＭの一対の電極である第１の電極と第２の電極の材料を異ならせることは有用である。
【００２５】
加えて、アンチヒューズ型のＲＯＭを構成する一対の電極のうち、もう一方の電極をアンテナと駆動回路とを電気的に接続するための接続電極と同じ工程、且つ、同じ材料で形成することでプロセスの簡略化を図ることができる。アンチヒューズ型のＲＯＭと、その駆動回路と、アンテナを同一基板上に形成することでノイズの低減や、接触抵抗の低減を図り、無線チップ全体の低消費電力化を達成する。
【００２６】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜としては、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜（ポリシリコン膜とも呼ぶ）を用いることができる。また、アンチヒューズ型のＲＯＭに用いるシリコン膜に対して意図的に酸素や窒素を含ませてもよい。含ませる量としては、ＳＩＭＳ検出下限以上、好ましくはＳＩＭＳ測定で１×１０１５〜１×１０２０／ｃｍ３未満とする。意図的に酸素や窒素を含ませることで、アンチヒューズ型のＲＯＭの書き込み前後での電気抵抗の差を大きくすることができる。書き込み前後での電気抵抗の差を大きくすることで誤動作の少ない無線チップを提供することができる。
【００２７】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜にゲルマニウムを添加してもよい。ゲルマニウムはシリコンに比べて他の金属元素と反応するエネルギーが低いため、アンチヒューズ型のＲＯＭの書き込み電圧値の低下を図ることができる。また、アンチヒューズ型のＲＯＭに用いるシリコン膜に代えてゲルマニウム膜、またはシリコンを含むゲルマニウム膜を用いてもよい。
【００２８】
また、本アンチヒューズ型のＲＯＭは、特許文献１記載のアンチヒューズ型のＲＯＭとは、基板を含めた全体構造が大きく異なっている。特許文献１記載のアンチヒューズ型のＲＯＭは、無線信号を遮断する導体であるシリコン基板を用いており、無線通信には不適である。特許文献１には無線通信に関する記載はないが、仮に特許文献１記載のアンチヒューズ型のＲＯＭにアンテナを形成しようとしても、アンテナが形成された面側からしか電波を送受信できない。加えて、シリコン基板内に発生する誘導電流によって、ノイズが増大し、通信感度が著しく低下してしまう恐れがある。特許文献１記載のアンチヒューズ型のＲＯＭに対して、本アンチヒューズ型のＲＯＭは、絶縁性基板を用いている点で大きく異なっており、ガラス基板やプラスチック基板などの絶縁性基板は無線信号を遮断しない基板であるので、アンテナが形成された面以外の様々な方向からの電波を送受信できる。また、本アンチヒューズ型のＲＯＭは、基板内に誘導電流は発生しないため、ノイズが増大せず、良好な通信感度を実現できる。
【００２９】
また、特許文献１に記載の技術は、図１５に示すように、ＣＶＤ法でタングステン膜５４とアモルファスシリコン膜５３とタングステン膜５４’とを大気にさらさず連続的に成膜を行っている。従って、従来のｎＭＯＳの工程にアンチヒューズ型のＲＯＭの工程が単純に加えられた工程となるため、トータルの工程数が多い。特許文献１記載の半導体装置に対して、本半導体装置は、駆動回路のＴＦＴのゲート電極とアンチヒューズ型のＲＯＭの一方の電極を同じ工程で形成しており、工程数を削減している。なお、特許文献１は、タングステン膜５４とアモルファスシリコン膜５３とタングステン膜５４’とを大気にさらさず連続的に成膜を行うことを発明の主たる特徴としているため、本半導体装置の作製工程のようにトランジスタのゲート電極とアンチヒューズ型のＲＯＭの一方の電極とを同じ工程で形成することは全く想定されておらず、特許文献１は、本半導体装置の作製工程と大きく異なっている。
【００３０】
また、ガラス基板やプラスチック基板などの絶縁性基板上に本アンチヒューズ型のＲＯＭを形成し、絶縁性基板から剥離して、紙片やフィルム片などに転写することもできる。こうして形成された紙片を基体とする無線チップは、シリコンチップを用いた無線チップに比べ、表面に突起がほとんど生じないものとすることができる。従って、紙片を基体とする無線チップに対してさらに印刷を行おうとした場合でも、高精細な印刷が可能である。また、従来の無線チップは、物品の曲面にあわせて基体を曲げた時にシリコンチップと基体のアンテナとを接続する部分が破壊される恐れもあったが、本発明の無線チップは、同一基板上にアンテナとアンチヒューズ型のＲＯＭと駆動回路が形成されているため、フレキシブルな無線チップを実現することができる。
【００３１】
また、本半導体装置の駆動回路とは、アンチヒューズ型のＲＯＭへの書き込み回路、アンチヒューズ型のＲＯＭへの読み出し回路、昇圧回路等の電圧発生回路、クロック発生回路、タイミング制御回路、センスアンプ、出力回路、またはバッファ等の信号処理回路を含む。また、本半導体装置の駆動回路は、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した回路を含む構成としてもよい。
【００３２】
また、本半導体装置に搭載するアンチヒューズ型のＲＯＭは、アクティブマトリクス型記憶装置としてもよいし、パッシブマトリクス型記憶装置としてもよい。どちらの場合でも駆動回路をアンチヒューズ型のＲＯＭと同一基板上に形成することで本発明の課題の少なくとも一つを解決することができる。アクティブマトリクス型記憶装置とする場合には、１つのアンチヒューズ型のＲＯＭに対してスイッチング素子を設け、それをマトリクス状に配置する。また、パッシブマトリクス型（単純マトリクス型）記憶装置とする場合は、ストライプ状（帯状）に並列された複数のビット線と、ストライプ状に並列された複数のワード線とが互いに直交するように設け、その交差部に材料層が挟まれた構造とする。従って、選択された（電圧が印加された）ビット線と選択されたワード線との交点にあたるメモリ素子の書き込み処理が行われる、或いは読み取り処理が行われることになる。
【発明の効果】
【００３３】
無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを搭載した半導体装置を実現し、且つ、チップ単価を下げることができる。さらに、書き込み電圧値を低減することによって、アンテナで得られた信号から昇圧回路などで形成する電圧値を低くすることができ、メモリの駆動回路の平面面積の縮小が図れる。従って、アンチヒューズ型のＲＯＭをチップに搭載させた場合、チップに占める駆動回路の面積縮小を図ることができる。
【発明を実施するための最良の形態】
【００３４】
本発明の実施形態について、以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００３５】
本発明の半導体装置の作製工程について図１（Ａ）及び図１（Ｂ）を用いて説明する。図１（Ａ）に示す断面構造は、半導体装置の作製途中の工程図である。
【００３６】
まず、絶縁表面を有する基板１０１上に剥離層１０２、絶縁層１０３を形成する。絶縁表面を有する基板１０１としては、石英基板、ガラス基板などを用いることができる。特に、基板の一辺が１ｍを超える大面積化が可能なガラス基板は大量生産に適している。また、剥離層１０２としては、５０ｎｍ〜２００ｎｍのタングステン膜を用い、絶縁層１０３としては酸化珪素膜を用いる。ただし、剥離層１０２はタングステン膜に限定されず、窒化タングステン膜や、モリブデン膜や、アモルファスシリコン膜などを用いてもよい。また、絶縁層１０３も酸化珪素膜に限定されず、酸化窒化珪素膜や、酸化珪素膜と酸化窒化珪素膜との積層膜を用いることができる。
【００３７】
次いで、絶縁層１０３上に複数の半導体層を形成する。複数の半導体層は、公知の方法によって形成すればよい。ここでは公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）によりアモルファスシリコン膜を形成した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）によって結晶化を行った結晶構造を有する半導体膜を用いる。これらの複数の半導体層は、後に形成される薄膜トランジスタの活性層となる。駆動回路の高速駆動を実現するために、薄膜トランジスタの活性層は、結晶構造を有する半導体膜を用いることが好ましい。駆動回路の高速駆動を実現することでメモリの高速読み出しを実現できる。
【００３８】
次いで、複数の半導体層を覆うゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、シリコンを含む絶縁膜の単層または積層構造を用いる。ゲート絶縁膜１０４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。また、ゲート絶縁膜１０４は、１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行って形成してもよい。
【００３９】
次いで、ゲート絶縁膜１０４を介して半導体層と重なる第１のゲート電極１０５及び第２のゲート電極１０６と、アンチヒューズ型のＲＯＭの一方の電極、即ち第１の電極１０７とを同一工程で形成する。第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７は、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、或いはこれらの合金、或いは化合物の導電膜をスパッタ法で形成し、所望の形状に加工すればよい。ＴＦＴのゲート電極に適した特性と、アンチヒューズ型のＲＯＭの一方の電極に適した特性との両方を兼ね備えた材料を選択する。本実施の形態ではタングステン膜を用いる。タングステン膜は、シリコンと反応してシリサイド形成するため、アンチヒューズ型のＲＯＭの一方の電極に適している。さらに、タングステン膜は、仕事関数が比較的大きい材料であるので、ｐチャネル型トランジスタやｎチャネル型トランジスタの両方に対して、しきい値電圧は低く、ほぼ対称となるため、好ましいゲート電極材料の一つである。
【００４０】
次いで、ｎ型を付与する不純物元素を半導体層に添加するため、ｐチャネル型ＴＦＴとなる領域を覆う第１レジストマスクを形成し、第１レジストマスク及び第１のゲート電極１０５をマスクとしてドーピングする工程を行う。半導体層にｎ型を付与する不純物元素が添加され、ｎ型の不純物領域が自己整合的に形成される。このｎ型の不純物領域が、後にｎチャネル型ＴＦＴのソース領域１０８またはドレイン領域１０９となる。また、第１のゲート電極１０５と重なる半導体層の領域は、チャネル形成領域１１２となる。ドーピングする工程はイオンドープ法、もしくはイオン注入法で行えば良い。半導体層にｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
【００４１】
次いで、第１レジストマスクを除去した後、ｐ型を付与する不純物元素を半導体層に添加するため、ｎチャネル型ＴＦＴとなる領域を覆う第２レジストマスクを形成し、第２レジストマスク及び第２のゲート電極１０６をマスクとしてドーピングする工程を行う。半導体層にｐ型を付与する不純物元素（代表的にはボロン）が添加され、ｐ型の不純物領域が自己整合的に形成される。このｐ型の不純物領域が、後にｐチャネル型ＴＦＴのソース領域１１１またはドレイン領域１１０となる。また、第２のゲート電極１０６と重なる半導体層の領域は、チャネル形成領域１１３となる。
【００４２】
この後、第２レジストマスクを除去する。以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。なお、ここではｎ型を付与する不純物元素の添加を先に行う例を示したが、特にドーピング順序は限定されない。
【００４３】
また、これらのドーピング工程の前にサイドウォールと呼ばれる絶縁物をゲート電極の側壁に形成し、チャネル形成領域に隣接するＬＤＤ領域を形成してもよい。また、マスク数が増えてしまうが、新たなレジストマスクを用いてＬＤＤ領域を形成してもよい。チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ領域を設けることで、ＴＦＴのオフ電流値を低減することができる。
【００４４】
また、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行ってもよい。
【００４５】
次いで、半導体層に添加された不純物元素の活性化、または半導体層の水素化を公知の技術を用いて行う。不純物元素の活性化や半導体層の水素化は、炉での高温の熱処理や、ランプ光やレーザ光を用いる熱処理であるため、活性化工程や水素化工程の前に形成されている第１のゲート電極１０５、第２のゲート電極１０６、第１の電極１０７は、これらの処理温度に耐える材料を用いる。勿論、ここで第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７に用いているタングステン膜は高融点金属であり、不純物元素の活性化や半導体層の水素化に十分耐えることのできる材料である。
【００４６】
次いで、第１のゲート電極１０５、第２のゲート電極１０６、及び第１の電極１０７を覆う層間絶縁膜１１４を形成する。層間絶縁膜１１４は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて無機絶縁膜を形成する。無機絶縁膜としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜の単層または積層を用いる。この層間絶縁膜１１４は、隣り合うメモリ素子間を絶縁する隔壁としても機能する。アンチヒューズ型のＲＯＭに電圧を印加してシリサイド反応を生じさせるため、メモリ素子の周辺は瞬間的に高温となる。従って、層間絶縁膜１１４は、シリサイド反応が生じる温度に耐える無機絶縁材料とすることが好ましい。
【００４７】
また、無機絶縁膜の一層として、塗布法で得られる耐熱性の高いシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００４８】
次いで、フォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜１１４またはゲート絶縁膜１０４を選択的にエッチングして開口を形成する。エッチングはウェットエッチング、或いはドライエッチングを用いてもよく、またそれらを組み合わせて行ってもよい。そして、レジストからなるマスクを除去する。ここで形成する開口は、半導体層に達する開口と、ＴＦＴのゲート電極に達する開口と、第１の電極１０７に達する開口の３種類である。さらに、第１の電極１０７に達する開口は２種類設ける。後にシリコン膜を積層形成する第１の開口と、第１の電極１０７と電気的に接続する配線を形成する第２の開口である。
【００４９】
このエッチング工程で形成する第１の電極１０７に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、図２のグラフに示すように、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズを直径で示しているが、特に開口の上面形状は円形に限定されず、楕円、矩形でもよい。図２のグラフは、縦軸にアンチヒューズＲＯＭのショート直前の電流値を示し、横軸に第１の開口の直径を示している。なお、図２のグラフのデータは、アンチヒューズＲＯＭのシリコン膜として、スパッタ法により成膜された膜厚２００ｎｍのアモルファスシリコン膜を用いた測定から得たものである。また、アンチヒューズＲＯＭのシリコン膜としてプラズマＣＶＤ法により成膜したアモルファスシリコン膜についても、開口直径とショート直前の電流値の関係は、スパッタ法のアモルファスシリコン膜と同様の傾向を示した。
【００５０】
また、工程数を削減するために、エッチング条件を調節して１回のエッチングで半導体層に達する開口と、ＴＦＴのゲート電極に達する開口と、第１の電極１０７に達する第１の開口及び第２の開口を形成することができる。
【００５１】
ここまでの工程では、ＴＦＴの作製工程と同一工程でアンチヒューズ型のＲＯＭの一部を形成しているため、工程数の増加はない。
【００５２】
次いで、第１の電極１０７に達する第１の開口を覆うようにシリコン膜１１５を形成する。シリコン膜１１５は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜を用いることができる。ここでは、プラズマＣＶＤ法で得られたアモルファスシリコン膜を用いる。
【００５３】
シリコン膜１１５の膜厚は、１０ｎｍ〜２００ｎｍの膜厚とする。アンチヒューズ型のＲＯＭのショート電圧は、シリコン膜１１５の膜厚に比例する。図３のグラフは、第１の開口の直径を２μｍとしたアンチヒューズ型のＲＯＭのショート電圧とシリコン膜の膜厚との関係を示している。なお、図３のグラフを得たアンチヒューズ型のＲＯＭのシリコン膜はスパッタ法を用いたアモルファスシリコン膜である。図３からは、ショート電圧の低いアンチヒューズ型のＲＯＭを形成する場合には、シリコン膜１１５の膜厚を薄くすればよいことを読み取ることができる。このアンチヒューズ型のＲＯＭのショート電圧は、シリコン膜１１５の膜厚を制御することで自在に設計することが可能である。また、アンチヒューズＲＯＭのシリコン膜としてプラズマＣＶＤ法により成膜したアモルファスシリコン膜についても、ショート電圧とシリコン膜の膜厚の関係は、スパッタ法のアモルファスシリコン膜と同様の傾向を示した。
【００５４】
また、アンチヒューズ型のＲＯＭに用いるシリコン膜に対して意図的に酸素や窒素を含ませてもよい。また、上述したエッチング工程と、シリコン膜の成膜工程の間は、大気開放されずに連続して行われる工程ではなく、シリコン膜１１５と第１の電極１０７との界面には窒素や酸素がシリコン膜１１５の他の領域に比べ多く含まれる。アンチヒューズ型のＲＯＭは、少なくともシリコン膜１１５と第１の電極１０７は連続的に積層成膜しない。シリコン膜１１５に酸素や窒素を含ませることで、アンチヒューズ型のＲＯＭの書き込み前後での電気抵抗の差を大きくすることができる。また、開口形成後に大気に曝した場合には、露呈しているタングステン膜の表面に薄い自然酸化膜が形成されることもある。また、タングステン膜の自然酸化膜が形成されることによっても、自然酸化膜をバッファ層として機能させることができるため、アンチヒューズ型のＲＯＭとして十分に機能させることができる。
【００５５】
このシリコン膜１１５のパターニングのためにマスクが一枚必要となり、成膜及びパターニングプロセスの分の工程数が増える。
【００５６】
なお、水素と珪素からなる高次シラン化合物を有機溶剤に溶解させた液体をインクジェット法などの液滴吐出法を用いて選択的にシリコン膜１１５を形成すれば、シリコン膜１１５の形成で増加してしまう工程数を少なくすることができる。
【００５７】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に露呈している半導体層の表面を洗浄する。なお、この洗浄工程でシリコン膜１１５がエッチングされて消失しないように注意が必要である。
【００５８】
次いで、スパッタ法により金属膜を積層した後、フォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、駆動回路部１４０にＴＦＴのソース電極１１６、１１８、及びドレイン電極１１７を形成し、メモリ部１３０にアンチヒューズ型のＲＯＭの第２の電極１２０、及び第３の電極１１９を形成し、アンテナ部１５０に接続電極１２１を形成する。接続電極１２１は、後に形成されるアンテナと電源形成回路とを電気的に接続させる電極である。
【００５９】
また、第３の電極１１９は、第１の電極１０７と電気的に接続させて配線を引き回すことで消費電力の低減を図っている。アクティブマトリクス型のメモリとする場合には、第３の電極１１９は、スイッチング素子と第１の電極１０７を電気的に接続させる。また、パッシブマトリクス型のメモリとする場合には、第１の電極１０７をストライプ状（帯状）に並列させ、第１の電極１０７と直交するように第２の電極１２０をストライプ状に並列させればよい。パッシブマトリクス型のメモリとする場合には、第３の電極１１９は、端部に設けられ、引出電極とする。
【００６０】
なお、ここでの金属積層膜は、膜厚５０〜２００ｎｍのチタン膜と、膜厚１００ｎｍ〜４００ｎｍの純アルミニウム膜と、膜厚５０〜２００ｎｍのチタン膜との３層積層とする。少なくとも金属積層膜のシリコン膜１１５と接する層は、シリコンと反応してシリサイド形成する材料を用いる。
【００６１】
また、この金属積層膜は、チタン膜を用いているため、他の導電材料との接触抵抗も低く、さらに純アルミニウム膜を用いており配線抵抗値が低いため、駆動回路部の引き回し配線や、メモリ部の引き回し配線や、アンテナ部の接続部分に用いることは有用である。
【００６２】
こうして、図１（Ａ）に示すように、絶縁表面を有する基板１０１上に剥離層１０２、絶縁層１０３を介してメモリ部１３０にはアンチヒューズ型ＲＯＭ、駆動回路部１４０にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを含むＣＭＯＳ回路が設けられる。また、アンチヒューズ型ＲＯＭの第２の電極１２０は、ＴＦＴのソース電極１１６、１１８、及びドレイン電極１１７と同一工程で形成することで工程数を削減している。加えて、アンテナ部の接続電極１２１もソース電極１１６、１１８、及びドレイン電極１１７と同一工程で形成することで、アンテナと電源形成回路との接続部での接触抵抗や、ノイズの低減を図ることができる。
【００６３】
ここで、アンチヒューズ型ＲＯＭの電気特性グラフを図４に示す。図４は、縦軸が電流、横軸が印加電圧を示している。また、測定したアンチヒューズ型ＲＯＭのシリコン膜にはプラズマＣＶＤ法で成膜した５０ｎｍの膜厚のアモルファスシリコン膜を用いている。また、図４は、第１の開口の直径が、２μｍのアンチヒューズ型ＲＯＭの測定結果である。素子数２５点で測定を行い、ショート直前の電流値は、１μＡ〜１０μＡの範囲となった。また、印加電圧が４Ｖ〜６Ｖの範囲でアンチヒューズ型ＲＯＭのショートが確認できる。図４の結果から、このアンチヒューズ型ＲＯＭは、低い電流値、且つ、低い電圧で書き込みができるメモリ素子であることが読み取れる。
【００６４】
図４に示すアンチヒューズ型ＲＯＭの電気特性から、無線信号から生成できる電流値及び電圧値の範囲内で駆動できるメモリを実現できていると言える。即ち、図４に示すアンチヒューズ型ＲＯＭは、データ書き込みの電力を低減することができる。さらに、書き込み電圧値を低減することによって、アンテナで得られた信号から昇圧回路などで形成する電圧値を低くすることができ、メモリの駆動回路の平面面積の縮小が図れる。従って、アンチヒューズ型のＲＯＭをチップに搭載させた場合、チップに占める駆動回路の面積縮小を図ることができる。また、図４に示すアンチヒューズ型ＲＯＭは、データ読み出しのための電力を低減することもでき、メモリの消費電力を削減し、無線チップ全体の低消費電力化を達成することができる。
【００６５】
また、ガラス基板上にアンチヒューズ型ＲＯＭを形成し、電圧を印加してショート状態（上下電極の導通状態）にした後の断面写真図を図５に示す。撮影したアンチヒューズ型ＲＯＭのシリコン膜にはプラズマＣＶＤ法で成膜した５０ｎｍの膜厚のアモルファスシリコン膜を用いている。シリコン膜と第１の電極とが接する領域全面に渡ってシリサイド反応している様子が図５に示されている。なお、アンチヒューズ型ＲＯＭは、シリコン膜と第１の電極とが接する領域全面に渡ってシリサイド反応する必要は特になく、一部がシリサイド反応によって導通状態となればよい。本発明者は、シリコン膜と第１の電極とが接する領域の一部で導通しているメモリ素子もいくつか確認している。
【００６６】
また、図５の断面写真における左側の拡大図を図６（Ａ）に示す。また、その模式図を図６（Ｂ）に示す。また、図６（Ｂ）の断面構造のそれぞれの部分をＥＤＸ測定によって組成を調べたところ、第１の電極２０７は、タングステン、シリコン膜２１５はシリコン、第２の電極２２０はチタンが多く検出された。また、シリサイド反応は、第１の電極２０７からも第２の電極２２０からも生じている。第２の電極２２０と接する領域のシリコン膜は全面にチタンシリサイド層２０１が形成されている。また、第１の電極２０７と接する領域２０２は、チタンシリサイドとタングステンシリサイドが混在した領域となっている。領域２０２に含まれるチタンシリサイドやタングステンシリサイドが部分的にチタンシリサイド層２０１と電気的な接続が行われ、ショート状態（導通状態）となっている。
【００６７】
そして、ソース電極１１６、１１８、ドレイン電極１１７、第２の電極１２０、第３の電極１１９、及び接続電極１２１を覆う絶縁膜１２２を形成する。この絶縁膜１２２は、無機絶縁膜でもよいし、無機絶縁膜と有機絶縁膜の積層でもよい。
【００６８】
次いで、レジストマスクを形成し、絶縁膜１２２を選択的にエッチングして第３の電極１１９に達する開口と、接続電極１２１に達する開口を形成する。なお、後に形成されるアンテナと電気的な接続を確実に行うため、接続電極１２１に達する開口は比較的大きいサイズ、または複数とする。
【００６９】
そして、レジストマスクを除去して、アンテナの密着性を向上させるための金属層１２４と、第４の電極１２３を形成する。金属層１２４及び第４の電極１２３は、同一工程で形成し、チタン膜、銅膜、アルミニウム膜などを用いる。金属層１２４及び第４の電極１２３は、スパッタ法またはインクジェット法で形成する。スパッタ法を用いる場合は、金属層を形成した後、レジストマスクを形成して、選択的なエッチングを行い、レジストマスクを除去する。
【００７０】
次いで、スパッタ法または印刷法でアンテナ１２５を形成する。スクリーン印刷法やインクジェット法でアンテナ１２５を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行う。
【００７１】
導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００７２】
また、スクリーン印刷法でアンテナ１２５を形成する場合、絶縁膜１２２との密着性が低い場合に、下地膜として金属層１２４を設けることは有効である。同一基板上にアンチヒューズ型のＲＯＭと駆動回路とアンテナを形成することによって実装する工程を削除することができる。ここでいう実装とは、アンテナが設けられた基体と、駆動回路とを半田や、熱圧着、ワイヤボンディング接続、バンプ接続などで電気的な接続を行う作業を言う。例えば、基体に設けられたアンテナにシリコンチップを取り付ける際に実装が行われる。
【００７３】
アンテナ１２５の形状は、特に限定されない。アンテナに適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【００７４】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【００７５】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【００７６】
アンテナの形状の一例を図７に示す。例えば、図７（Ａ）に示すようにメモリ部及び駆動回路３０２Ａの周りに一面のアンテナ３０３Ａを配した構造を取っても良い。また、図７（Ｂ）に示すようにメモリ部及び駆動回路３０２Ｂの周りに細いアンテナ３０３Ｂをメモリ部及び駆動回路３０２Ｂの周囲を回るように配した構造をとってもよい。また、図７（Ｃ）に示すようにメモリ部及び駆動回路３０２Ｃに対して、高周波数の電磁波を受信するためのアンテナ３０３Ｃのような形状をとってもよい。また、図７（Ｄ）に示すようにメモリ部及び駆動回路３０２Ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ３０３Ｄのような形状をとってもよい。また、図７（Ｅ）に示すように、メモリ部及び駆動回路３０２Ｅに対して、棒状に長く伸ばしたアンテナ３０３Ｅのような形状をとってもよい。アンテナ１２５はこれらの形状のアンテナを組み合わせて用いることができる。
【００７７】
また、アンテナに必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合は、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすれば良い。
【００７８】
次いで、剥離層１０２の界面または層内で剥離を行い、第１のシート１００ａと第２のシート１００ｂとで封止する。剥離法は特に限定されず、公知の剥離法、例えば、剥離層のタングステン膜の表面酸化膜を利用する剥離方法（特開２００４−２１４２８１号記載の技術）や、剥離層をエッチングする剥離方法や、レーザアブレーションを用いる剥離方法を用いればよい。また、封止は、エポキシ樹脂などの接着層を用いて接着してもよい。また、剥離工程とアンテナ形成工程は順序を変えてもよく、剥離を行った後、スクリーン印刷法を用いてアンテナ形成を行ってもよい。
【００７９】
第１のシート１００ａと第２のシート１００ｂは、プラスチックフィルムまたは紙を用いる。また、第１のシート１００ａと第２のシート１００ｂは、耐圧を向上させるために、薄いセラミックを用いてもよいし、炭素繊維やガラス繊維の織物に樹脂をしみこませたシート、所謂、プリプレグを用いてもよい。第１のシート１００ａと第２のシート１００ｂの材料としてフレキシブルな材料を用いれば、物品の曲面に貼り付けるのに適した無線チップを提供することができる。
【００８０】
以上の工程で、同一基板上にアンチヒューズ型のＲＯＭと駆動回路を形成する。さらに、同一基板上にアンチヒューズ型のＲＯＭと駆動回路とアンテナを少ない工程数で形成することができる。
【００８１】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００８２】
本実施例では、アクティブマトリクス型のアンチヒューズ型のＲＯＭを有する無線チップの作製方法について、図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｃ）を用いて以下に説明する。
【００８３】
まず、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としてはガラス基板を用いる。また、金属層５０２としては、スパッタ法により得られる３０ｎｍ〜２００ｎｍのタングステン膜、窒化タングステン膜、またはモリブデン膜を用いる。
【００８４】
次いで、金属層５０２の表面を酸化させて酸化金属層（図示しない）を形成する。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化珪素膜や酸化窒化珪素膜をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて酸化金属層が形成される。
【００８５】
次いで、酸化金属層上に第１絶縁膜５０３を形成する。第１絶縁膜５０３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。代表的な一例は第１絶縁膜５０３として２層構造から成り、ＰＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１絶縁膜５０３の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは酸化窒化珪素膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化酸化珪素膜と、酸化窒化珪素膜と、窒化シリコン膜とを順次積層した３層構造を用いてもよい。ここでは下地絶縁膜として第１絶縁膜５０３を形成した例を示したが、特に必要でなければ設ける必要はない。
【００８６】
次いで、第１絶縁膜５０３上に半導体層を形成する。非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、島状の半導体層を複数形成する。なお、プラズマＣＶＤ法を用いれば、第１絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８７】
また、非晶質構造を有する半導体膜の結晶化処理として連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【００８８】
次いで、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００８９】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【００９０】
そして、半導体層を覆う第２絶縁膜を形成する。第２絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。第２絶縁膜は、後に形成されるＴＦＴのゲート絶縁体として機能する。
【００９１】
次いで、第２絶縁膜上にゲート電極５０４〜５０８、及びアンチヒューズ型のＲＯＭの下部電極となる第１の電極５０９を形成する。スパッタ法を行って得られた膜厚１００ｎｍ〜５００ｎｍの導電膜を第２のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、ゲート電極５０４〜５０８、及び第１の電極５０９を形成する。
【００９２】
ゲート電極５０４〜５０８、及び第１の電極５０９の材料としては、シリコンと反応してシリサイド形成する材料であればよく、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。ただし、ＴＦＴのゲート電極としては高融点金属が好ましく、タングステンまたはモリブデンを用いる。ゲート電極５０４〜５０８、及び第１の電極５０９を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。
【００９３】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第３のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リンやヒ素等を用いることができる。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリンを１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【００９４】
次いで、レジストマスクを除去して、ｎチャネル型ＴＦＴとする領域の半導体層を覆うように第４のフォトマスクを用いてレジストマスクを形成し、ｐチャネル型ＴＦＴとする領域の半導体層にゲート電極５０４、５０６、５０８をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。ここでは、ｐチャネル型ＴＦＴとする領域の半導体層にボロンを１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１４、５１５、及びチャネル形成領域５１６が形成される。
【００９５】
次いで、ゲート電極５０４〜５０８、及び第１の電極５０９の両側面にサイドウォール５１０、５１１を形成する。サイドウォール５１０の作製方法としては、まず、第２絶縁膜、ゲート電極５０４〜５０８、及び第１の電極５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単層又は積層して第３絶縁膜を形成する。次に、第３絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜５０８、及び第１の電極５０９の側面に接する絶縁膜（サイドウォール５１０）を形成する。なお、サイドウォール５１０の形成と同時に、第２絶縁膜の一部をエッチングして除去する。第２絶縁膜の一部が除去されることによって、残存するゲート絶縁層５１２は、ゲート電極５０４〜５０８及びサイドウォール５１０の下方に形成される。また、第２絶縁膜の一部が除去されることによって、残存する絶縁層５１３は、第１の電極５０９の下方及びサイドウォール５１１の下方に形成される。
【００９６】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第５のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７及びサイドウォール５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後にレジストマスクは除去する。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１７、５１８、ＬＤＤ領域５１９、５２０、チャネル形成領域５２１が形成される。サイドウォール５１０の下方にＬＤＤ領域５１９、５２０が形成される。
【００９７】
ｎチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの両方の半導体層にＬＤＤ領域を形成してもよい。
【００９８】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁膜５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）または、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）を用いる。水素を含む第４絶縁膜５２２は、ＰＣＶＤ法により得られる窒化酸化珪素膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む第４絶縁膜５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁膜５２２は、層間絶縁膜の１層目である。
【００９９】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる第５絶縁膜５２３を形成する。第５絶縁膜５２３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは第５絶縁膜５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
【０１００】
次いで、第５絶縁膜５２３上に第６のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして第１の電極５０９に達する第１の開口を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口の直径を２μｍとする。
【０１０１】
ここまでの工程を経た半導体装置の断面図が図８（Ａ）に相当する。
【０１０２】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜を形成する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜のいずれか一を用い、１０ｎｍ〜２００ｎｍの膜厚とする。本実施例では、プラズマＣＶＤ法を用いて１００ｎｍの膜厚を有するアモルファスシリコン膜を成膜する。次いで、アモルファスシリコン膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的にアモルファスシリコン膜をエッチングして、第１の開口と重なるシリコン層５２４を形成する。そして、エッチング後にレジストマスクを除去する。
【０１０３】
ここまでの工程を経た半導体装置の断面図が図８（Ｂ）に相当する。
【０１０４】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達する開口、ゲート電極に達する開口、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１０５】
ここまでの工程を経た半導体装置の断面図が図８（Ｃ）に相当する。
【０１０６】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極表面を洗浄する。
【０１０７】
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄、アルミニウム、銅から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。ただし、導電膜を積層する場合は、少なくともシリコン層５２４と接する一層は、シリコンと反応してシリサイド形成する材料を用い、且つ、メモリ素子の下部電極となる第１の電極５０９で用いる材料（本実施例ではタングステン）とは異なる材料を用いる。例えば、チタン膜と、シリコンを微量に含むアルミニウム膜と、チタン膜との３層構造、或いはチタン膜と、ニッケル及び炭素を含むアルミニウム合金膜と、チタン膜との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン膜と、膜厚３５０ｎｍの純アルミニウム膜と、膜厚１００ｎｍのチタン膜との３層積層とする。
【０１０８】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、アンチヒューズ型のＲＯＭの第２の電極５４０及び第３の電極５４１、アンテナ部の第４の電極５４２を形成する。第２の電極５４０は第１の開口と重なりメモリ素子の上部電極となる。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１０９】
ここまでの工程を経た半導体装置の断面図が図８（Ｄ）に相当する。本実施例では９枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴと形成することができる。
【０１１０】
次いで、ロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。また、本実施例では後に形成するアンテナが電源部６０３の駆動回路と重なる例を示しているため、第６絶縁膜５４３は、アンテナとの絶縁を図る層間絶縁膜として機能している。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、第６絶縁膜５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが駆動回路及びメモリ部と重ならないように配置できるため、第６絶縁膜５４３は特に設けなくともよい。
【０１１１】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第３の電極５４１に達する第３の開口と、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１１２】
ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。
【０１１３】
次いで、第６絶縁膜５４３上に金属膜を形成する。金属膜としては、チタン、ニッケル、金から選ばれる単層またはそれらの積層を用いる。次いで、第１１のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして、第１の電極５０９の引出配線部６０４に引出配線５４４と、アンテナの下地膜５４５を形成する。なお、ここでの引出配線５４４及び下地膜５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で選択的に形成することもできる。アンテナの下地膜５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、アンテナの下地膜５４５を設けることで、第６絶縁膜５４３との密着性の向上も図れる。勿論、アンテナの下地膜５４５は導電材料で形成されているため、アンテナの一部として機能する。また、回路設計のレイアウトによっては、特に引出配線５４４を形成しなくともよい。
【０１１４】
ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。
【０１１５】
次いで、アンテナの下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いてアルミニウムまたは銀など金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナ５４６を形成すればよい。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
【０１１６】
ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。本実施例では１１枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１１７】
また、引出配線５４４及びアンテナの下地膜５４５をメタルマスクを用いたスパッタ法で選択的に形成する場合には、１０枚のフォトマスクを用いて図９（Ｃ）の無線チップを形成することができる。また、マイクロ波方式を適用し、線状、平坦な形状等のアンテナとする場合には、第６絶縁膜５４３及びアンテナの下地膜５４５の形成を省略できるため、９枚のフォトマスクを用いて無線チップを形成することができる。さらに、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスク数を削除でき、合計７枚のマスクで無線チップを形成することができる。
【０１１８】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１１９】
次いで、剥離を行って金属層５０２及び基板５０１を除去する。金属酸化膜内、第１絶縁膜５０３と金属酸化膜の界面又は金属酸化膜と金属層５０２との界面で剥離が生じ、比較的小さな力で無線チップを基板５０１から引き剥がすことができる。金属層５０２及び基板５０１を除去する際にアンテナを設ける側に接着する固定基板を用いてもよい。
【０１２０】
次いで、無数の無線チップが形成された１枚のシートをカッター、ダイジング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１２１】
次いで、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。
【０１２２】
以上の工程を経た無線チップは、無線チップ製造後に書き込みをいつでも行える追記型のメモリを実現できる。例えば、フレキシブルなシート状の基体に固定した無線チップを曲面を有する物品に貼り付けた後、その無線チップに含まれるアンチヒューズ型ＲＯＭに対してデータの書き込みを行うことができる。
【０１２３】
本実施例は、実施の形態と自由に組み合わせることができる。
【実施例２】
【０１２４】
本実施例は、実施例１とプロセスが一部異なる例を図１０（Ａ）〜図１０（Ｄ）及び図１１（Ａ）〜図１１（Ｃ）に示す。なお、実施例１と共通の部分には同じ符号を用い、ここでは簡略化のため、同じ説明は省略する。
【０１２５】
まず、実施例１に従って、図８（Ａ）と同じ断面構造を得る。なお、図１０（Ａ）は図８（Ａ）と同一である。
【０１２６】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜を形成し、その上にスパッタ法またはプラズマＣＶＤ法で金属膜を積層する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜のいずれか一を用い、１０ｎｍ〜２００ｎｍの膜厚とする。金属膜は、チタン、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅなどの単体、或いはこれらの合金、或いは化合物を用い、１０ｎｍ〜１００ｎｍの膜厚とする。ただし、金属膜は、メモリ素子の下部電極となる第１の電極５０９で用いる材料とは異なる材料を用いる。本実施例では、スパッタ法を用いて５０ｎｍの膜厚を有するアモルファスシリコン膜と１００ｎｍの窒化チタン膜を大気に触れることなく連続的に積層成膜する。即ち、本実施例では、メモリ部において、シリコン層と第１の電極は連続的に積層成膜が行われないが、シリコン層と第２の電極は連続的に積層成膜を行う。このように大気に触れることなくシリコン層５２４と第２の電極の界面を形成することは、メモリとして書き込みを行ってシリサイド形成させる上で重要である。また、金属膜は積層でもよく、例えばチタン膜と窒化チタン膜の積層とする。実施例１では、シリコン層５２４を露呈する工程を示したが、本実施例では、連続して金属膜を形成することによってシリコン層５２４を保護している。特にシリコン層５２４を５０ｎｍ以下とする場合、後に行われるフッ酸などの洗浄によるシリコン層の薄膜化を防ぐことができる。
【０１２７】
次いで、金属膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜及びアモルファスシリコン膜をエッチングして、第１の開口と重なるシリコン層５２４及び第２の電極７０１を形成する。そして、エッチング後にレジストマスクを除去する。なお、選択的に金属膜をドライエッチングで除去して第２の電極７０１を形成する場合、第２の電極７０１の上層である窒化チタン膜は、ドライエッチングを行う際のプラズマによるシリコン層５２４へのダメージを防ぐことができる。
【０１２８】
ここまでの工程を経た半導体装置の断面図が図１０（Ｂ）に相当する。
【０１２９】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達する開口、ゲート電極に達する開口、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１３０】
ここまでの工程を経た半導体装置の断面図が図１０（Ｃ）に相当する。
【０１３１】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極表面を洗浄する。なお、シリコン層５２４上面は第２の電極７０１で覆われている。本実施例では第２の電極７０１はチタン膜と窒化チタン膜の積層である。チタン膜は窒化チタン膜に比べてシリコンと反応してシリサイド形成しやすい。また、窒化チタン膜は、露呈している半導体層の表面及び露呈している第１の電極表面を洗浄する際、チタン膜がフッ酸を含むエッチャントによりエッチングされるのを防ぐことができる。
【０１３２】
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、チタン、タングステン、モリブデン、アルミニウム、銅から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。本実施例では、膜厚１００ｎｍのチタン膜と、膜厚３５０ｎｍのシリコンを微量に含むアルミニウム膜と、膜厚１００ｎｍのチタン膜との３層積層とする。
【０１３３】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、アンチヒューズ型のＲＯＭの第３の電極５４１及び第５の電極７０２、アンテナ部の第４の電極５４２を形成する。第５の電極７０２は第２の電極７０１と重なり、配線の電気抵抗を低減する。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１３４】
ここまでの工程を経た半導体装置の断面図が図１０（Ｄ）に相当する。本実施例でも９枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴと形成することができる。
【０１３５】
次いで、ロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。
【０１３６】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１３７】
ここまでの工程を経た半導体装置の断面図が図１１（Ａ）に相当する。
【０１３８】
次いで、第６絶縁膜５４３上にメタルマスクを用いたスパッタ法や、液滴吐出法でアンテナの下地膜５４５を形成する。アンテナの下地膜５４５としては、チタン、ニッケル、金から選ばれる単層またはそれらの積層を用いる。なお、ここでの下地膜５４５は、フォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして形成してもよい。
【０１３９】
ここまでの工程を経た半導体装置の断面図が図１１（Ｂ）に相当する。
【０１４０】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いて金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。
【０１４１】
ここまでの工程を経た半導体装置の断面図が図１１（Ｃ）に相当する。本実施例では１０枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、メモリ部６０２のＴＦＴ及びアンチヒューズ型のＲＯＭ６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１４２】
また、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスク数を削除でき、合計８枚のマスクで無線チップを形成することができる。
【０１４３】
また、以降の工程は、実施例１に従って無線チップを完成すればよい。
【０１４４】
また、本実施例では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１４５】
また、本実施例は、実施の形態、または実施例１と自由に組み合わせることができる。
【実施例３】
【０１４６】
本実施例の半導体装置の構成について、図１２を参照して説明する。図１２に示すように、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５１７、アンテナ１５１８、センサ１５２３ａ、センサ回路１５２３ｂを有する。図１２において、駆動回路とは、電源回路１５１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する制御回路１５１４、及びインターフェイス回路１５１５を指している。
【０１４７】
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【０１４８】
記憶回路１５１６は、実施の形態１に示すようなメモリ部、即ち外部からの電気的作用によりシリサイド反応するシリコン膜が一対の導電層間に挟まれた記憶素子を複数有する。なお、記憶回路１５１６は、一対の導電層間にシリコン膜が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１４９】
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信号を出力する。
【０１５０】
また、本実施例は、実施の形態、実施例１、または、実施例２と自由に組み合わせることができる。
【実施例４】
【０１５１】
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１３（Ｃ）参照）、乗物類（自転車等、図１３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１３（Ｅ）、図１３（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１５２】
本発明の半導体装置１５２０は、プリント基板に実装し、物品表面に貼着、物品埋め込む等して、物品に固定される。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら当該有機樹脂に埋め込む等して、各物品に固定される。本発明の半導体装置１５２０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１５３】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１４参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１５４】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と電気的に接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１５５】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１５６】
また、本発明の半導体装置は、外部からの電気的作用によりシリサイド反応するシリコン膜が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
【０１５７】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０１５８】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０１５９】
また、本実施例は、実施の形態、実施例１、実施例２、または実施例３と自由に組み合わせることができる。
【産業上の利用可能性】
【０１６０】
大面積のガラス基板を用いて作製することで、一度に大量の無線チップを提供することができ、一個あたりの単価を安価なものとすることができる。また、アンテナを同一基板上に形成することもでき、実装工程を削除することもできる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の工程断面図を示す図。
【図２】アンチヒューズＲＯＭのショート直前の電流値と、開口の直径の関係を示すグラフ。
【図３】アンチヒューズ型のＲＯＭのショート電圧とシリコン膜の膜厚との関係を示すグラフ。
【図４】アンチヒューズ型ＲＯＭの電気特性グラフ。
【図５】アンチヒューズ型ＲＯＭの断面写真図。
【図６】アンチヒューズ型ＲＯＭの断面拡大写真図およびその模式図。
【図７】アンテナを示す上面図。
【図８】無線チップの作製工程を示す断面図。
【図９】無線チップの作製工程を示す断面図。
【図１０】無線チップの作製工程を示す断面図。
【図１１】無線チップの作製工程を示す断面図。
【図１２】ブロック図を示す図。
【図１３】電子機器の一例を示す図。
【図１４】電子機器の一例を示す図。
【図１５】従来例を示す図。
【符号の説明】
【０１６２】
１００ａ：第１のシート
１００ｂ：第２のシート
１０１：絶縁表面を有する基板
１０２：剥離層
１０３：絶縁層
１０４：ゲート絶縁膜
１０５：第１のゲート電極
１０６：第２のゲート電極
１０７：第１の電極
１０８：ソース領域
１０９：ドレイン領域
１１０：ドレイン領域
１１１：ソース領域
１１２：チャネル形成領域
１１３：チャネル形成領域
１１４：層間絶縁膜
１１５：シリコン膜
１１６：ソース電極
１１７：ドレイン電極
１１８：ソース電極
１１９：第３の電極
１２０：第２の電極
１２１：接続電極
１２２：絶縁膜
１２３：第４の電極
１２４：金属層
１２５：アンテナ
３０２Ａ：メモリ部及び駆動回路
３０２Ｂ：メモリ部及び駆動回路
３０２Ｃ：メモリ部及び駆動回路
３０２Ｄ：メモリ部及び駆動回路
３０２Ｅ：メモリ部及び駆動回路
３０３Ａ：アンテナ
３０３Ｂ：アンテナ
３０３Ｃ：アンテナ
３０３Ｄ：アンテナ
３０３Ｅ：アンテナ
５０１：基板
５０２：金属層
５０３：第１絶縁膜
５０４〜５０８：ゲート電極
５０９：第１の電極
５１０：サイドウォール
５１１：サイドウォール
５１２：ゲート絶縁層
５１３：絶縁層
５１４：ソース領域又はドレイン領域
５１５：ソース領域又はドレイン領域
５１６：チャネル形成領域
５１７：ソース領域又はドレイン領域
５１８：ソース領域又はドレイン領域
５１９：ＬＤＤ領域
５２０：ＬＤＤ領域
５２１：チャネル形成領域
５２２：第４絶縁膜
５２３：第５絶縁膜
５２４：シリコン層
５２５〜５３４：ソース電極またはドレイン電極
５３５〜５３９：ゲート引出配線
５４０：第２の電極
５４１：第３の電極
５４２：第４の電極
５４３：第６絶縁膜
５４４：引出配線
５４５：アンテナの下地膜
５４６：アンテナ
６００：アンチヒューズ型のＲＯＭ
６０１：ロジック回路部
６０２：メモリ部
６０３：アンテナ部及び電源部
６０４：第１の電極の引出配線部
７０１：第２の電極
７０２：第５の電極
１５１１  電源回路
１５１２  クロック発生回路
１５１３  データ復調／変調回路
１５１４  制御回路
１５１５  インターフェイス回路
１５１６  記憶回路
１５１７  データバス
１５１８  アンテナ（アンテナコイル）
１５１９  リーダライタ
１５２０  半導体装置
１５２３ａ  センサ
１５２３ｂ  センサ回路
２７００  筐体
２７０１  パネル
２７０２  ハウジング
２７０３  プリント配線基板
２７０４  操作ボタン
２７０５  バッテリ
２７０６  筐体
２７０８  接続フィルム
２７０９  画素領域
【図１】
2008112988.tif 000003
【図２】
2008112988.tif 000004
【図３】
2008112988.tif 000005
【図４】
2008112988.tif 000006
【図７】
2008112988.tif 000007
【図８】
2008112988.tif 000008
【図９】
2008112988.tif 000009
【図１０】
2008112988.tif 000010
【図１１】
2008112988.tif 000011
【図１２】
2008112988.tif 000012
【図１３】
2008112988.tif 000013
【図１４】
2008112988.tif 000014
【図１５】
2008112988.tif 000015
【図５】
2008112988.tif 000016
【図６】
2008112988.tif 000017