(57)【要約】【課題】薄膜トランジスタ素子を、フォトリソ工程の回数を少なくして製造することができるようにする。【解決手段】薄膜トランジスタ素子は、基板の主表面１ａに配置されたゲート電極層と、ゲート絶縁層と、第１の半導体層４と、これを覆うように配置される第２の半導体層と、上記ゲート絶縁層、第１の半導体層４および上記第２の半導体層を介して上記ゲート電極層の上側にそれぞれ配置されるソース電極層６ａおよびドレイン電極層６ｂとを備える。ソース電極層６ａおよびドレイン電極層６ｂは平面的に見てチャネル領域１２を挟んで互いに対向している。ソース電極層６ａとドレイン電極層６ｂとを結ぶ直線の方向７１に垂直な方向をチャネル幅方向７２としたとき、チャネル幅方向７２に関するソース電極層６ａとドレイン電極層６ｂとの対向する区間の幅は、チャネル領域１２のチャネル幅方向の寸法Ｗｃｈよりも長い。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面を有する基板と、
前記主表面に配置されたゲート電極層と、
前記ゲート電極層を覆うように前記主表面上に配置されるゲート絶縁層と、
前記ゲート絶縁層の上側に配置される第１の半導体層と、
前記第１の半導体層を覆うように配置される第２の半導体層と、
前記ゲート絶縁層、前記第１の半導体層および前記第２の半導体層を介して前記ゲート電極層の上側にそれぞれ配置されるソース電極層およびドレイン電極層とを備え、
前記ソース電極層および前記ドレイン電極層は平面的に見てチャネル領域を挟んで互いに対向しており、前記ソース電極層と前記ドレイン電極層とを結ぶ直線の方向に垂直な方向をチャネル幅方向としたとき、チャネル幅方向に関する前記ソース電極層と前記ドレイン電極層との対向する区間の幅は、前記チャネル領域のチャネル幅方向の寸法よりも長い、薄膜トランジスタ素子。
【請求項２】
前記チャネル領域の前記チャネル幅方向の寸法は、前記第１の半導体層の幅と等しい、請求項１に記載の薄膜トランジスタ素子。
【請求項３】
基板の主表面にゲート電極層を形成する工程と、
前記ゲート電極層を覆うように前記主表面上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上側に第１の半導体層を形成する工程と、
前記第１の半導体層の上側に第２の半導体層を形成する工程と、
前記第２の半導体層の上側に導電体層を形成する工程と、
前記導電体層上に、チャネル領域を挟んで互いに対向するソース電極層およびドレイン電極層のパターンに対応する第１の保護マスクを形成する工程と、
前記第１の保護マスクをマスクとして前記導電体層、前記第２の半導体層を除去加工する工程と、
前記第１の保護マスクの前記チャネル領域の少なくとも一部を含む領域を被覆するように第２の保護マスクを形成する工程と、
前記第１および第２の保護マスクをマスクとして前記第１の半導体層を除去加工する工程とを含み、
前記第１の保護マスクを形成する工程において、前記ソース電極層と前記ドレイン電極層とを結ぶ直線の方向に垂直な方向をチャネル幅方向としたとき、前記チャネル幅方向に関する前記ソース電極層と前記ドレイン電極層との対向する区間の幅は、前記チャネル領域のチャネル幅方向の寸法よりも長い、薄膜トランジスタ素子の製造方法。
【請求項４】
前記第２の保護マスクを形成する工程の前に、前記第２の保護マスクに関する前記第１の保護マスクの濡れ性を低下させる表面処理工程を含む、請求項３に記載の薄膜トランジスタ素子の製造方法。
【請求項５】
前記表面処理工程は、酸素を含有せずフッ素を含有するガスによるプラズマ処理によって行なう、請求項４に記載の薄膜トランジスタ素子の製造方法。
【請求項６】
前記第２の保護マスクを形成する工程の前に、前記第２の保護マスクに関する前記第１の半導体層の濡れ性を増大させる表面処理工程を含む、請求項３から５のいずれかに記載の薄膜トランジスタ素子の製造方法。
【請求項７】
前記第２の保護マスクを形成する工程は、インクジェット法によって、前記第２の保護マスクの材料を吐出ヘッドから前記基板に向けて吐出させることによって行なわれる、請求項３から６のいずれかに記載の薄膜トランジスタ素子の製造方法。
【請求項８】
前記第２の保護マスクを形成する工程は、前記チャネル幅方向と前記基板が前記吐出ヘッドに対して相対移動する方向とを一致させて行なわれる、請求項７に記載の薄膜トランジスタ素子の製造方法。
【請求項９】
前記第２の保護マスクを形成する工程は、印刷法によって行なわれる、請求項３から６のいずれかに記載の薄膜トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ素子およびその製造方法に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ素子を有するＴＦＴ表示用パネルは液晶テレビなどに用いられ、近年、その需要は大きくなってきている。一方、製造コストの削減も大きな課題となっている。
【０００３】
そのような表示装置における薄膜トランジスタ素子（以下「ＴＦＴ」という。）の平面図を図１９に示す。ソース配線３０とゲート配線２０との交差部の近傍にＴＦＴが構成されている。このＴＦＴは、ゲート配線２０から分岐して延在するゲート電極２と、このゲート電極２の上に部分的に覆い被さるように配置されたソース電極層６ａとドレイン電極層６ｂとを備えている。ソース電極層６ａはソース配線３０から分岐したものである。図１９におけるＸＸ−ＸＸ線に関する矢視断面図を図２０に示す。
【０００４】
図２１〜図２５および図２０を参照してこのＴＦＴの製造方法の一例について説明する。まず、図２１に示すように、ガラス基板１の上にアルミニウム（Ａｌ）などの材料からなるゲート電極層２が所定形状に形成される。次に、図２２に示すように、ゲート絶縁層３としてチッ化珪素（ＳｉＮｘ）、第１の半導体層４としてａ−Ｓｉ層、および、第２の半導体層５としてｎ+Ｓｉ層がプラズマＣＶＤ（plasma-enhanced chemical vapor deposition）法などにより重ねて形成される。
【０００５】
次いで、第１の半導体層４および第２の半導体層５に関しては、「Ｓｉアイランド」と称されるＴＦＴ中央部を構成する所定形状の部分のみを残すための保護マスク（図示せず）を上側に形成する。この後、ＣＦ4などのＦ系の半導体ガスを用いたドライエッチング法などにより保護マスクで被覆された領域以外の領域にある第２の半導体層５および第１の半導体層４を除去する。こうして、図２３に示す構造となる。その後、ＩＴＯ膜などで構成される画素電極層（図示せず）の形成などの工程を経て、スパッタ法などにより、ソース電極層６ａ、ドレイン電極層６ｂの材料となるＡｌなどからなる導電層６を、図２４に示すように形成する。さらに、図２５に示すように、導電層６を所定形状のソース電極層６ａおよびドレイン電極層６ｂに加工するための保護マスク１０を形成する。その後、保護マスク１０をマスクとして反応性ドライエッチング法などにより導電層６を加工することによって、図２０に示すようにソース電極層６ａおよびドレイン電極層６ｂを得る。このとき、ＴＦＴのチャネル領域１２を覆っていた第２の半導体層５を除去しているが、これは導電層６の加工時間を少し延ばすことにより、連続処理で達成している。このようにして、表示装置の構成要素としてのＴＦＴが形成される。
【０００６】
図２１〜図２５および図２０に示した従来技術に基づくＴＦＴの製造方法では、第１および第２の半導体層４，５のパターニング加工で１回、そして、導電層６からソース電極層６ａおよびドレイン電極層６ｂを得るためのパターニング加工のために１回で、合計２回の保護マスク形成工程を経ている。他にもゲート電極層２（図２１参照）や画素電極層（図示せず）の加工にも保護マスク形成工程を経ている。
【０００７】
ここで、図２５に示した保護マスク１０は、通常、フォトレジスト（以下、単に「レジスト」という。）を用いた、いわゆる、フォトリソグラフィ工程（以後、「フォトリソ工程」という。）により形成される。フォトリソ工程は、基板の前処理工程、レジスト塗付工程、レジスト乾燥工程（プリベーク工程）、露光工程、現像工程、レジスト焼成工程（ポストベーク工程）と多くの工程を必要とする。さらに、被加工層を所定形状に加工した後にもレジスト剥離工程、洗浄工程などの工程も必要である。工程数が問題となるのみでなく、露光機は非常に高価な装置であり、その他の必要な周辺機器も多く、設備費の負担も大きなものとなっている。また、機能性材料であるレジスト材料や現像液、剥離液なども高価である。したがって、フォトリソ工程は、製品の製造原価の中で大きなウエイトを占める工程となっている。そのため、フォトリソ工程の回数を減らすための開発が活発に試みられている。
【０００８】
特開２０００−２０６５７１号公報（特許文献１）には、フォトリソ工程の回数を減らす製造方法が開示されている。特許文献１の製造方法では、図２１に示すようにガラス基板１上にゲート電極層２を形成した後、ゲート絶縁層３、第１の半導体層４、第２の半導体層５、および、導電層６を順次積層して形成し、その後、図２６に示すように、第１の半導体層４、第２の半導体層５、および、導電層６を加工するための保護マスク１１を形成する。この際、この保護マスク１１の膜厚は一様ではなく、ＴＦＴのチャネル領域に相当する部分１１ａは、図２５に示した保護マスク１０のように完全に開口しているのではなく、図２６に示すように、他の部分より薄くなるものの開口はしないように形成されている。このような形状の保護マスク１１を形成しておくことで、部分１１ａにある中間膜厚のレジストが無くなるまでの時間が、チャネル領域における第１，第２の半導体層４，５に対するエッチング時間の差となる。その結果、チャネル領域以外では第１，第２の半導体層４，５が全てエッチングされても、チャネル領域においては第２の半導体層５はエッチングされるが第１の半導体層４はほとんどエッチングされないようにすることができる。このように、特許文献１では、従来、少なくとも２回のフォトリソ工程が必要であった半導体層加工および導電層加工を１回のフォトリソ工程で済ませられる製造方法を開示している。
【０００９】
また、近年、カラーフィルタ（ＣＦ）製造などにインクジェット法を用いた生産方法が開発され、フォトリソ工程を行なわず、直接、所望パターンを描画する生産技術として注目されている。特開２００６−２０８７５０号公報（特許文献２）には、インクジェット法に適した表示装置用基板とその製造方法などの技術が開示されている。
【特許文献１】特開２０００−２０６５７１号公報
【特許文献２】特開２００６−２０８７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載されている製造方法では、中間膜厚のレジストが無くなるまでの時間が、チャネル領域における第１，第２の半導体層４，５のエッチング時間の差となることを前提にＴＦＴの加工を行なっているが、これは生産管理上、非常に厳しいものとなっている。具体的には、導電層６、第２の半導体層５、および、第１の半導体層４の厚さは、それぞれ、１００〜５００ｎｍ、１０〜１００ｎｍ、１００〜２００ｎｍと非常に薄い。また、１枚の基板内での各層の膜厚分布は数％〜１０％あり、１枚の基板内でのエッチング速度分布は数％〜１０％ある。さらに、２段階の膜厚を有する保護マスク１１の形成は、レジストに対して照射する光の量で制御している。特に、レジストを薄く残存させる部分での膜厚を所望の値にするためには、完全には現像されないレベルでの光量を精密に制御する必要があり、非常に管理が困難な工程である。したがって、膜厚分布、エッチング速度分布、および、レジスト残存膜厚分布の僅かな管理不良によるだけでも、第１の半導体層４の膜厚が大きく変わってしまい、場合によっては完全に無くなってしまうこともありうる。逆に、第２の半導体層５が残存してしまうこともありうる。特許文献１に開示された技術には、このような問題があり、ＴＦＴの歩留まりに影響を与えていた。
【００１１】
また、特許文献２は、インクジェット法による配線パターン形成に適したＴＦＴ構造やその製造方法を開示しているが、Ｓｉアイランドやソース層、ドレイン層の形成加工に適したＴＦＴ構造やその製造方法に関する技術は教示されていない。
【００１２】
そこで、本発明は、フォトリソ工程の回数を少なくして製造することができる薄膜トランジスタ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明に基づく薄膜トランジスタ素子は、主表面を有する基板と、上記主表面に配置されたゲート電極層と、上記ゲート電極層を覆うように上記主表面上に配置されるゲート絶縁層と、上記ゲート絶縁層の上側に配置される第１の半導体層と、上記第１の半導体層を覆うように配置される第２の半導体層と、上記ゲート絶縁層、上記第１の半導体層および上記第２の半導体層を介して上記ゲート電極層の上側にそれぞれ配置されるソース電極層およびドレイン電極層とを備える。上記ソース電極層および上記ドレイン電極層は平面的に見てチャネル領域を挟んで互いに対向している。上記ソース電極層と上記ドレイン電極層とを結ぶ直線の方向に垂直な方向をチャネル幅方向としたとき、チャネル幅方向に関する上記ソース電極層と上記ドレイン電極層との対向する区間の幅は、上記チャネル領域のチャネル幅方向の寸法よりも長い。
【００１４】
上記目的を達成するため、本発明に基づく薄膜トランジスタ素子の製造方法は、基板の主表面にゲート電極層を形成する工程と、上記ゲート電極層を覆うように上記主表面上にゲート絶縁層を形成する工程と、上記ゲート絶縁層の上側に第１の半導体層を形成する工程と、上記第１の半導体層の上側に第２の半導体層を形成する工程と、上記第２の半導体層の上側に導電体層を形成する工程と、上記導電体層上に、チャネル領域を挟んで互いに対向するソース電極層およびドレイン電極層のパターンに対応する第１の保護マスクを形成する工程と、上記第１の保護マスクをマスクとして上記導電体層、上記第２の半導体層を除去加工する工程と、上記第１の保護マスクの上記チャネル領域の少なくとも一部を含む領域を被覆するように第２の保護マスクを形成する工程と、上記第１および第２の保護マスクをマスクとして上記第１の半導体層を除去加工する工程とを含む。このうち、上記第１の保護マスクを形成する工程において、上記ソース電極層と上記ドレイン電極層とを結ぶ直線の方向に垂直な方向をチャネル幅方向としたとき、上記チャネル幅方向に関する上記ソース電極層と上記ドレイン電極層との対向する区間の幅は、上記チャネル領域のチャネル幅方向の寸法よりも長い。
【発明の効果】
【００１５】
本発明によれば、ＴＦＴは、対向幅をチャネル幅よりも広くしているので、フォトリソグラフィ工程を削減して製造することに適した構造となる。この構造のＴＦＴであれば、上述のＴＦＴの製造方法によって、安価で特性の安定した製品を歩留まり良く製造することができる。
【発明を実施するための最良の形態】
【００１６】
（実施の形態１）
（構成）
図１、図２を参照して、本発明に基づく実施の形態１における薄膜トランジスタ素子（ＴＦＴ）について説明する。このＴＦＴの平面図を図１に示す。図１におけるＩＩ−ＩＩ線に関する矢視断面図を図２に示す。このＴＦＴ１０１は、主表面１ａを有する基板１と、主表面１ａに配置されたゲート電極層２と、ゲート電極層２を覆うように主表面１ａ上に配置されるゲート絶縁層３と、ゲート絶縁層３の上側に配置される第１の半導体層４と、第１の半導体層４を覆うように配置される第２の半導体層５と、ゲート絶縁層３、第１の半導体層４および第２の半導体層５を介してゲート電極層２の上側にそれぞれ配置されるソース電極層６ａおよびドレイン電極層６ｂとを備える。ソース電極層６ａおよびドレイン電極層６ｂは平面的に見てチャネル領域１２を挟んで互いに対向している。ソース電極層６ａとドレイン電極層６ｂとを結ぶ直線の方向７１に垂直な方向をチャネル幅方向７２としたとき、チャネル幅方向７２に関するソース電極層６ａとドレイン電極層６ｂとの対向する区間の幅（以下「対向幅」という。）は、チャネル領域１２のチャネル幅方向７２の寸法Ｗｃｈ（以下「チャネル幅」という。）よりも長くなっている。
【００１７】
図１において「チャネル領域１２」とは、ソース電極層６ａとドレイン電極層６ｂとの間でなおかつ第１の半導体層４が露出している領域である。図１の例では、ソース電極層６ａの長さＷｓとドレイン電極層６ｂの長さＷｄとは等しいので、対向幅はソース電極層６ａの幅（以下「ソース電極幅」という。）Ｗｓともドレイン電極層６ｂの幅（以下「ドレイン電極幅」という。）Ｗｄとも等しい。
【００１８】
（作用・効果）
従来の製造方法において理想的とされていた形状は、図３に示すように、対向幅Ｗと第１の半導体層４の幅とが等しい形状であるが、実際には保護マスクの位置合わせの都合により、図４に示すように対向幅Ｗより第１の半導体層４の幅Ｗｉの方が広い構造となっていた。したがって、チャネル幅はソース電極幅またはドレイン電極幅に等しくなっていた。このように、従来の製造方法では、ＴＦＴのチャネル幅は、ソース電極幅またはドレイン電極幅で決まるか、あるいは、ソース電極幅およびドレイン電極幅と同一幅を有する第１の半導体層の幅によって決まっており、本発明に基づくＴＦＴにおけるように、対向幅をＴＦＴのチャネル幅より広くするという発想が無かった。
【００１９】
本発明に基づくＴＦＴでは、対向幅をチャネル幅よりも広くしている。このような構造は、次に説明する、フォトリソ工程を削減したＴＦＴの製造方法に適した構造であり、安価で特性の安定したＴＦＴを歩留まり良く製造することができる。
【００２０】
本発明に基づくＴＦＴでは、対向幅がチャネル幅より大きくなっているので、チャネル幅は第１の半導体層の幅によって決まる。図１に示したＴＦＴ１０１では、チャネル領域１２のチャネル幅方向の寸法は、第１の半導体層４の幅と等しい。すなわち、露出する第１の半導体層４の幅の全体がチャネル領域１２となっている。このようになっていれば、第１の半導体層４の無駄を少なくし、チャネル領域１２としてよく活用することができるので、好ましい。
【００２１】
（変形例）
図１では、ソース電極幅Ｗｓとドレイン電極幅Ｗｄとが同一となっているが、大小関係はこれに限らず、図５に示すＴＦＴ１０２のようにチャネル幅Ｗｃｈ＜ソース電極幅Ｗｓ＜ドレイン電極幅Ｗｄであってもよい。この場合、対向幅はＷｓに等しい。あるいは、図６に示すＴＦＴ１０３のようにチャネル幅Ｗｃｈ＜ドレイン電極幅Ｗｄ＜ソース電極幅Ｗｓであってもよい。この場合、対向幅はＷｄに等しい。
【００２２】
さらに、図７に示すＴＦＴ１０４のように、パターニング後に残存させる第１の半導体層４がソース電極層６ａやドレイン電極層６ｂの両方またはいずれか一方のチャネル領域１２と反対の側から外にはみ出す形状であってもよい。
【００２３】
（製造方法）
図８〜図１２および図２を参照して、本実施の形態におけるＴＦＴの製造方法について説明する。本実施の形態におけるＴＦＴの製造方法は、基板の主表面にゲート電極層を形成する工程と、前記ゲート電極層を覆うように前記主表面上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上側に第１の半導体層を形成する工程と、前記第１の半導体層の上側に第２の半導体層を形成する工程と、前記第２の半導体層の上側に導電体層を形成する工程と、前記導電体層上に、チャネル領域を挟んで互いに対向するソース電極層およびドレイン電極層のパターンに対応する第１の保護マスクを形成する工程と、前記第１の保護マスクをマスクとして前記導電体層、前記第２の半導体層を除去加工する工程と、前記第１の保護マスクの前記チャネル領域の少なくとも一部を含む領域を被覆するように第２の保護マスクを形成する工程と、前記第１および第２の保護マスクをマスクとして前記第１の半導体層を除去加工する工程とを含み、前記第１の保護マスクを形成する工程において、前記ソース電極層と前記ドレイン電極層とを結ぶ直線の方向に垂直な方向をチャネル幅方向としたとき、前記チャネル幅方向に関する前記ソース電極層と前記ドレイン電極層との対向する区間の幅は、前記チャネル領域のチャネル幅方向の寸法よりも長い。
【００２４】
この製造方法について、以下図面を参照しながらより詳しく説明する。
用いる基板はガラス、プラスチックなどからなるものであってよいが、ここでは一例としてガラス基板１を用いる。図８に示すようにガラス基板１の主表面１ａにアルミニウム（Ａｌ）などの材料からなるゲート電極層２を形成する。次いで図９に示すように、層間絶縁膜３としてＳｉＮｘを２００〜５００ｎｍ、第１の半導体層４として、ドーパントをドープしていないＳｉ層を１００〜２００ｎｍ、第２の半導体層５として、ｎ型のドーパントであるリン（Ｐ）などをドープしたｎ+Ｓｉ層を３０〜１００ｎｍ、プラズマＣＶＤ法により連続して重ねるように形成する。さらにその上側に、図９に示すようにアルミニウムなどからなる導電層６をスパッタ法などで、２００〜５００ｎｍ形成する。次に、レジストを塗布することにより図１０に示すように第１の保護マスク１０を形成する。
【００２５】
その後、ドライエッチング法により導電層６および第２の半導体層５を連続して加工することによって、図１１に示す構造とする。この場合、オーバーエッチングにより第１の半導体層４の一部までが除去加工されるのが通常である。導電層６であるＡｌ層の除去加工には、Ｃｌ2、ＢＣｌ3、ＣＣｌ4などの塩素系ガスを用いる。第２の半導体層５であるＳｉ層のエッチングには、ＣＦ4やＮＦ3などのＦ系（フッ素系）のガスを用いる。また、ＣＦ4を用いた場合には、Ｏ2ガスを添加することで、Ｓｉ表面などにポリマーが発生せず、平滑な表面性状が高速で得られるのでより好ましい。また、Ａｌ層をＮＨＯ3とＨ3ＰＯ4との混酸により加工して、Ｓｉ層をドライエッチングする。もしくは、Ｓｉ層もＨＮＯ3とＮＦとの混酸、もしくは、ＮａＯＨなどのアルカリでウェット処理することも可能である。
【００２６】
こうして図１１に示す構造に至った後、チャネル領域を形成する第１の半導体層４ａに向けてマスク材料をインクジェット法により塗布し、乾燥させ、焼成することによって、図１２に示すように第２の保護マスク１３を形成する。その後、第１の保護マスク１０および第２の保護マスク１３をマスクとして、第１の半導体層４をドライエッチング法などにより加工する。さらに第１の保護マスク１０を除去することで図２に示したＴＦＴ１０１を得ることができる。その後、画素電極層（図示せず）の形成などの工程を経て、ＴＦＴを備えた表示装置用の基板、すなわちいわゆるＴＦＴ基板（「ＴＦＴパネル」ともいう。）が得られる。
【００２７】
（インクジェット法）
ここでは第２の保護マスク１３の形成にインクジェット法を用いた。インクジェット法によってマスク材料をインクとして吐出して塗布する方法によれば、安価な装置で簡便に所望のパターンを形成することができる。本実施の形態におけるＴＦＴの製造方法としては、前記第２の保護マスクを形成する工程は、インクジェット法によって、前記第２の保護マスクの材料を吐出ヘッドから前記基板に向けて吐出させることによって行なわれることが好ましい。
【００２８】
ただし、インクジェット法による保護マスクの形成には、問題点もあるので、その問題点および対処法について以下に説明する。
【００２９】
図１３に平面図で示すように、基板の主表面上に広く形成された第１の半導体層４の上側に狭い領域のみを覆うソース電極層６ａおよびドレイン電極層６ｂが載せられた構造がある場合を想定する。インクジェット法によってマスク材料を図１４に示すように正確にチャネル領域となるべき対向部分に着弾させることができれば、こうして形成される第２の保護マスク１３を利用して第１の半導体層４を加工して、その結果、図１５に示すように正確なチャネル領域１２を形成することができる。図１５では第１の半導体層４が露出しているのはチャネル領域１２のみとなっており、主表面１ａのうち第１の半導体層４がない部分ではゲート絶縁層３が最上面として露出している。
【００３０】
しかし、実際には、ＴＦＴ基板には多数のＴＦＴが配列されるのであって、基板全体にわたって、各ＴＦＴの電極同士の対向部分に高速で均一かつ正確にマスク材料を着弾させることは困難である。着弾位置がずれた一例を図１６に示す。第２の保護マスク１３がこのようにずれて形成された場合、この第２の保護マスク１３をマスクとして第１の半導体層４を加工した結果、図１７に示すようにソース電極層６ａとドレイン電極層６ｂとが対向している区間（以下「対向区間」という。）の一部にしか第１の半導体層４が露出していない形となる。したがって、対向区間の全部がチャネル領域となるのではなく、対向区間の一部のみがチャネル領域１２となっている。このため、チャネル領域１２のチャネル幅Ｗ′は本来予定していた幅Ｗより短くなる。このように、現実に得られるチャネル幅は着弾位置のずれ量に依存してその都度ばらつくこととなってしまう。
【００３１】
そこで、着弾位置のずれによってチャネル幅が影響を受けないようにすることが好ましい。着弾位置のずれは、インクジェットヘッドまたは基板の移動方向の慣性力により移動方向に平行に生じ易い。あるいは、装置構成によっては特有の方向にずれ易い場合もある。本発明では、対向幅の方が予定しているチャネル幅よりも長くなっているので、与えられた対向幅の中のいずれかの部分にチャネル領域が収まればよい。そこで、図１８に示すように、インクジェット方式で着弾位置がずれ易い方向７３にチャネル方向７２を合わせ、対向幅を通常生じるずれ量より長くしておけば、着弾位置がずれたとしても対向区間の中のどの部分にチャネル領域が形成されるかが変動するだけであって、チャネル幅Ｗｃｈ自体は一定とすることができる。チャネル幅Ｗｃｈは、吐出されるマスク材料の液滴サイズまたは着弾後に広がるサイズによって規定されることになる。すなわち、前記第２の保護マスクを形成する工程は、前記チャネル幅方向と前記基板が前記吐出ヘッドに対して相対移動する方向とを一致させて行なわれることが好ましい。
【００３２】
したがって、個々のＴＦＴで形成されるチャネル幅は均一なものとなり、ＴＦＴ特性も均一となる。第２の保護マスク１３をインクジェット法により形成することによって、複雑なフォトリソ工程を１回にすることができる。したがって、保護マスクとしてのレジストを剥離する工程を１回にすることができる。その結果、製造工程を短縮し、製造コストを低減することができる。
【００３３】
ここで、ゲート電極層２は、Ａｌ層に限らず、Ａｌ／Ｔｉの積層構造や、Ｔｉ／Ａｌ／Ｔｉの３層構造、もしくは、Ｔａなどの金属層であってもよい。ゲート電極層２の材料としては、通常のＴＦＴで用いられる材料が使用可能である。同様に成膜方法もスパッタ法に限らず、蒸着法なども採用可能である。その他の層間絶縁膜、ソース電極層、ドレイン電極層を形成する導電体材料およびその製造方法も上述した材料、製造方法に限定されず、通常のＴＦＴで用いられる材料および製造方法が適用可能である。
【００３４】
また、第２の保護マスク１３を形成するマスク材料もフォトレジストに限らず、その他の有機物でも無機物でもよく、次工程で行なう除去加工のマスクとしてのプロセス耐性がありさえすれば採用可能である。インクジェット法で形成する場合は、そのマスク材料は、インクジェット法で吐出可能な程度の粘度、表面張力にする必要がある。使用する材料によっては、物性値を調整する添加剤などを入れる必要がある。いずれにしても、これらの条件、材料などは本発明に基づくＴＦＴの構造および製造方法に影響を及ぼすものではない。
【００３５】
（濡れ性）
なお、上述の製造方法の説明では、図１０、図１１に示すように第１の保護マスク１０を用いて導電層６および第２の半導体層５を加工した後、特別な処理をせずに引き続き第２の保護マスク１３を形成する例（図１２参照）を示したが、第２の保護マスク１３を安定して形成するという観点からは、第２の保護マスク１３を形成する前に、第２の保護マスク１３のマスク材料の、第１の保護マスク１０に対する濡れ性を低下させるか、あるいは、第１の半導体層４に対する濡れ性を上げるための表面処理を実施した方がより好ましい。濡れ性に関するこれら両方の操作を実現できれば好ましいが、一方だけの実現であっても好ましい。すなわち、第１の保護マスク１０は第２の保護マスク１３のマスク材料をはじくようにしておくことが好ましく、第１の半導体層４は第２の保護マスク１３のマスク材料に濡れ易くしておくことが好ましい。こうしておけば、第２の保護マスク１３の形成のために着弾させるマスク材料を以って有効に第１の半導体層４を被覆することが容易となる。すなわち、本実施の形態におけるＴＦＴの製造方法としては、前記第２の保護マスクを形成する工程の前に、前記第２の保護マスクに関する前記第１の保護マスクの濡れ性を低下させる表面処理工程を含むことが好ましい。
【００３６】
第２の半導体層５のエッチングをウェット処理やＣＦ4にＯ2を添加したガスで行なった場合、第２の保護マスク１３として用いるレジストは、同質の第１の保護膜に対して濡れ易くなり、接触角１０°以下となる。すなわち、濡れ性が上がる。同時に、第２の半導体層に対しては、中間の濡れ性（接触角２５〜４０°程度）を示す。これらのことから、第２の保護マスクを形成するために着弾したレジストが、第１の保護マスク上に濡れ拡がってしまい、第１の半導体層を有効に被覆しない、あるいは、有効に被覆しにくいという現象が起こることがある。それに対して、酸素を添加しないＣＦ4のＦ系ガスで１０秒から９０秒程度プラズマ処理を実施することで、第２の保護マスク１３の材料としてのレジストの第１の半導体層に対する濡れ性はあまり変化しないが、第１の保護マスクに対する濡れ性は、低下する。すなわち、撥液性を増す方向に変化する。これは、処理時間に依存し、接触角４０〜７０°という撥液性をもたせることができる。したがって、第２の保護マスク１３の形成前には、酸素を添加しないＣＦ4のＦ系ガスのプラズマ処理を１０〜９０秒実施することで、第１の保護マスク１０上での濡れ拡がりを抑制することができ、第２の保護マスク１３を第１の半導体層４上に有効に配置することができる。したがって、本実施の形態におけるＴＦＴの製造方法としては、前記表面処理工程は、酸素を含有せずフッ素を含有するガスによるプラズマ処理によって行なうことが好ましい。
【００３７】
あるいは、上述したように第１の半導体層４は第２の保護マスク１３のマスク材料に濡れ易くしておくことが好ましいのだから、本実施の形態におけるＴＦＴの製造方法としては、前記第２の保護マスクを形成する工程の前に、前記第２の保護マスクに関する前記第１の半導体層の濡れ性を増大させる表面処理工程を含むことが好ましい。
【００３８】
第２の半導体層５の加工をＣＦ4とＯ2との混合ガスで行ない、終了前に混合ガスのうちのＯ2の方の供給を止めてＣＦ4のみで処理を行なうという連続処理を行なうことが基板汚染の防止や工程短縮などの観点からより好ましい。大気圧プラズマによるインライン連続処理も生産性が良いので、好ましい。
【００３９】
（実施の形態２）
（製造方法）
本発明に基づく実施の形態２におけるＴＦＴの製造方法について説明する。第１の保護マスクを用いて導電体層６および第２の半導体層５を加工することによって図１１に示した構成に到達するまでは、実施の形態１で説明した製造方法と同じである。しかし、本実施の形態では、この後の第２の保護マスク１３をインクジェット法で形成するのではなく、印刷法で形成する。すなわち、前記第２の保護マスクを形成する工程は、印刷法によって行なわれる。
【００４０】
ここでいう「印刷法」としては、グラビアオフセット印刷法や、反転印刷法などの印刷法が採用可能である。ここでいう「反転印刷法」とは、光村印刷株式会社が開発した技術であり、１種類以上のインクによる複数パターンをブランケット胴に乗せ、基板に一括して転移させることによってパターン形成を行なうものである。
【００４１】
これらの印刷法も印刷方向に関しては転写ローラーのひずみやスリップなどの要因による位置ずれが生じ易いが、安価な設備で高速に処理できるため製造コストを低減できる。印刷方向をチャネル幅方向に合わせることで、実施の形態１における着弾位置のずれへの対処と同様に、印刷位置ずれにも対処することができる。したがって、印刷法の欠点を解消することができ、本発明に基づくＴＦＴの構成を有効に機能させることができる。
【００４２】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００４３】
【図１】本発明に基づく実施の形態１における薄膜トランジスタ素子の平面図である。
【図２】図１におけるＩＩ−ＩＩ線に関する矢視断面図である。
【図３】従来の製造方法によるＴＦＴの理想的な構成の平面図である。
【図４】従来の製造方法によるＴＦＴの実際の構成の平面図である。
【図５】本発明に基づく実施の形態１における薄膜トランジスタ素子の第１の変形例の平面図である。
【図６】本発明に基づく実施の形態１における薄膜トランジスタ素子の第２の変形例の平面図である。
【図７】本発明に基づく実施の形態１における薄膜トランジスタ素子の第３の変形例の平面図である。
【図８】本発明に基づく実施の形態１における薄膜トランジスタ素子の製造方法の第１の工程の説明図である。
【図９】本発明に基づく実施の形態１における薄膜トランジスタ素子の製造方法の第２の工程の説明図である。
【図１０】本発明に基づく実施の形態１における薄膜トランジスタ素子の製造方法の第３の工程の説明図である。
【図１１】本発明に基づく実施の形態１における薄膜トランジスタ素子の製造方法の第４の工程の説明図である。
【図１２】本発明に基づく実施の形態１における薄膜トランジスタ素子の製造方法の第５の工程の説明図である。
【図１３】インクジェット法による保護マスクの形成についての第１の説明図である。
【図１４】インクジェット法による保護マスクの形成についての第２の説明図である。
【図１５】図１４に示した保護マスクによって得られるチャネル領域の説明図である。
【図１６】インクジェット法による保護マスクの形成についての第３の説明図である。
【図１７】図１６に示した保護マスクによって得られるチャネル領域の説明図である。
【図１８】インクジェット法による保護マスクの形成についての第４の説明図である。
【図１９】従来技術に基づく表示装置における薄膜トランジスタ素子の平面図である。
【図２０】図１９におけるＸＸ−ＸＸ線に関する矢視断面図である。
【図２１】従来技術に基づく薄膜トランジスタ素子の製造方法の第１の工程の説明図である。
【図２２】従来技術に基づく薄膜トランジスタ素子の製造方法の第２の工程の説明図である。
【図２３】従来技術に基づく薄膜トランジスタ素子の製造方法の第３の工程の説明図である。
【図２４】従来技術に基づく薄膜トランジスタ素子の製造方法の第４の工程の説明図である。
【図２５】従来技術に基づく薄膜トランジスタ素子の製造方法の第５の工程の説明図である。
【図２６】従来技術に基づく薄膜トランジスタ素子の製造方法のさらなる工程の説明図である。
【符号の説明】
【００４４】
１  ガラス基板、２  ゲート電極層、３  ゲート絶縁層、４  第１の半導体層、５  第２の半導体層、６  導電層、６ａ  ソース電極層、６ｂ  ドレイン電極層、１０  保護マスク（第１の保護マスク）、１１  保護マスク、１１ａ  （チャネル領域に相当する）部分、１２  チャネル領域、１３  第２の保護マスク、２０  ゲート配線、３０  ソース配線、７１  方向、７２  チャネル方向、７３  ずれ易い方向、１０１，１０２，１０３，１０４  ＴＦＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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