(57)【要約】【課題】一つの外部端子から入力されるモード選択信号の周波数に基づいて、複数の動作モードの中からいずれか一つの動作モードを選択するためのモード信号を生成する動作モード生成回路を提供する。【解決手段】異なる周波数のモード選択信号ＭＳの入力に基づいて、該モード選択信号ＭＳの周波数に応じて段階的に変化する複数のモード判定信号Ａ〜Ｃを生成するモード判定回路２と、モード判定信号Ａ〜Ｃからモード信号ＴＭ１〜ＴＭ３を生成するデコーダ回路３とを備えた。【選択図】図１
2008185362.tif 000002
【特許請求の範囲】
【請求項１】
モード選択信号の入力に基づいて複数のモードを設定するモード信号を生成して内部回路に出力する動作モード生成回路であって、
異なる周波数のモード選択信号の入力に基づいて、該モード選択信号の周波数に応じて段階的に変化する複数のモード判定信号を生成するモード判定回路と、
前記モード判定信号から前記モード信号を生成するデコーダ回路と
を備えたことを特徴とする動作モード生成回路。
【請求項２】
前記モード判定回路は、
異なるカットオフ周波数を備えた複数のデジタルディレイ回路と、
前記デジタルディレイ回路をカットオフ周波数の高いものから低いものの順番で直列に接続し、前記モード選択信号をカットオフ周波数の最も高いデジタルディレイ回路に入力して、各デジタルディレイ回路から前記モード判定信号を出力させることと、
前記モード判定信号からモード確認信号を生成して出力するモード確認信号生成部と、
前記モード判定信号をラッチ可能としたフリップフロップ回路と
を備えたことを特徴とする請求項１記載の動作モード生成回路。
【請求項３】
前記モード判定回路は、
前記デジタルディレイ回路のカットオフ周波数を調整するためのデータを保持するデータ保持手段と、
前記データに基づいてカットオフ周波数を調節可能としたデジタルディレイ回路と
を備えたことを特徴とする請求項２記載の動作モード生成回路。
【請求項４】
前記データ保持手段は、複数ビットの不揮発性メモリで構成したことを特徴とする請求項３記載の動作モード生成回路。
【請求項５】
前記デジタルディレイ回路は、
メインディレイと、
前記メインディレイに直列に接続した複数の微小ディレイと、
前記各微小ディレイに並列に接続され、前記データに基づいて開閉されるスイッチ回路と
を備えたことを特徴とする請求項３又は４記載の動作モード生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置の動作モードを設定するためのモード信号を生成する動作モード生成回路に関するものである。
半導体集積回路装置では、外部端子から入力されるモード入力信号に基づいてテストモードあるいはその他の動作モードを設定可能としたものがある。複数の動作モードを設定するためには、外部から複数のモード設定信号を入力するか、あるいは外部から入力する選択信号に基づいて半導体集積回路装置内にあらかじめ搭載されるモード生成回路によりモード設定信号を生成する必要がある。そして、多数の動作モードを設定可能としながら、動作モードの設定に要する外部ピンの数を削減し、あるいは動作モード生成回路の回路規模を縮小する必要がある。
【背景技術】
【０００２】
半導体集積回路装置の製造工程では、最終工程で種々の動作試験が行われる。この動作試験は、半導体集積回路装置の外部端子をＬＳＩテスター（試験装置）に接続し、そのＬＳＩテスターで複数のテストモードから一つのテストモードを選択し、選択されたテストモードで動作試験が行われる。
【０００３】
テストモードを選択するには、ＬＳＩテスターから外部端子を介して複数ビットのテストモード選択信号を入力するようにしたものがある。テストモード選択信号を専用の外部端子を介して入力する構成とすると外部端子数が増大するため、半導体集積回路装置に切替回路を搭載し、テストモード時にはテストモード選択信号を内部の試験回路に供給し、通常動作時には内部回路に通常信号を供給する構成となっている。
【０００４】
しかし、テストモード選択信号を入力する外部端子数が増大すると、切替回路の数も増大して大きな回路面積を占有することになり、チップ面積を増大させてしまう。
テストモード選択信号を入力する外部端子数を削減するために、１つの外部端子から入力されるシリアル信号で複数のテストモードを設定する構成としたものもある。このような構成では、外部端子にシリアルＩ／Ｆを接続し、その外部端子からシリアルデータを入力して、テストモードを選択するようにしている。
【０００５】
特許文献１には、テスト専用ピンを割り付けることなく、テストモード指定機能を実現可能とした回路が開示されている。
【特許文献１】特開平１０−２６６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
複数のテストモードを設定するために複数の外部端子を使用してテストモード選択信号を入力する構成では、外部端子数の増大あるいは切替回路数の増大による回路面積の増大を招くという問題点がある。
【０００７】
一つの外部端子からシリアルデータを入力して複数のテストモードを設定する構成では、各テストモードに対応するシリアルデータを外部端子に入力する必要があるため、そのシリアルデータの生成及び入力処理が煩雑となる。
【０００８】
特許文献１に記載されたテスト容易化回路では、１つのテストモード検出信号を生成するために、パルス発生器、遅延回路、カウンタ及び判定回路を必要とする。従って、複数
のテストモードの中からいずれか一つのテストモードを選択するために、複数ビットのテストモード選択信号を生成するためには、上記各回路を並列に複数設ける必要があるため、回路規模が増大するという問題点がある。
【０００９】
この発明の目的は、一つの外部端子から入力されるモード選択信号の周波数に基づいて、複数の動作モードの中からいずれか一つの動作モードを選択するためのモード信号を生成する動作モード生成回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的は、異なる周波数のモード選択信号の入力に基づいて、該モード選択信号の周波数に応じて段階的に変化する複数のモード判定信号を生成するモード判定回路と、前記モード判定信号からモード選択を生成するデコーダ回路とを備えた動作モード生成回路により達成される。
【発明の効果】
【００１１】
本発明によれば、一つの外部端子から入力されるモード選択信号の周波数に基づいて、複数の動作モードの中からいずれか一つの動作モードを選択するためのモード信号を生成する動作モード生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
（第一の実施の形態）
以下、この発明を具体化した第一の実施の形態を図面に従って説明する。図１に示すように、半導体集積回路装置を構成するデバイス１上には、動作モード生成回路としてモード判定回路２とデコーダ回路３が搭載される。
【００１３】
モード判定回路２には外部端子Ｔ１からモード選択信号ＭＳが入力され、そのモード選択信号ＭＳの入力に基づいて生成されるモード確認信号ＭＣがモード判定回路２から外部端子Ｔ２に出力される。また、モード判定回路２には外部端子Ｔ３からリセット信号ＲＳＴが入力される。
【００１４】
前記モード判定回路２は出力信号Ａ〜Ｃを前記デコーダ回路３に出力する。出力信号Ａ〜Ｃは、Ｈレベル若しくはＬレベルとなる信号であり、デコーダ回路３はその出力信号Ａ〜Ｃの入力に基づいて、いずれか１つがＨレベルとなるテストモード信号（モード選択信号）ＴＭ１〜ＴＭ３を内部回路に出力する。従って、テストモード信号ＴＭ１〜ＴＭ３により３種類のテストモードを設定可能となっている。
【００１５】
前記モード判定回路２の具体的構成を図２に示す。前記モード選択信号ＭＳは任意周波数のクロック信号であり、直列に接続された第一〜第三のデジタルディレイ回路４ａ〜４ｃの初段の第一のデジタルディレイ回路４ａに入力される。
【００１６】
前記第一〜第三のデジタルディレイ回路４ａ〜４ｃはそれぞれ異なるカットオフ周波数を備えたローパスフィルターとして動作し、そのカットオフ周波数は例えば第一のデジタルディレイ回路４ａで１０ＭＨｚ、第二のデジタルディレイ回路４ｂで８ＭＨｚ、第三のデジタルディレイ回路４ｃで６ＭＨｚに設定されている。
【００１７】
従って、第一のデジタルディレイ回路４ａはモード選択信号ＭＳが１０ＭＨｚ以下となるとモード選択信号ＭＳを通過させる。同様に、第二のデジタルディレイ回路４ｂはモード選択信号ＭＳが８ＭＨｚ以下となるとモード選択信号ＭＳを通過させ、第三のデジタルディレイ回路４ｃはモード選択信号ＭＳが６ＭＨｚ以下となるとモード選択信号ＭＳを通過させる。
【００１８】
前記第一〜第三のデジタルディレイ回路４ａ〜４ｃの出力信号は、それぞれインバータ回路５ａ〜５ｃを介してフリップフロップ回路６ａ〜６ｃのセット端子Ｓに入力される。第一〜第三のデジタルディレイ回路４ａ〜４ｃがモード選択信号ＭＳを通過させないとき、各インバータ回路５ａ〜５ｃはその入力レベルをＨレベルと判定し、モード選択信号ＭＳを通過させるとき、その入力レベルをＬレベルと判定する。そして、各フリップフロップ回路６ａ〜６ｃの出力信号Ｑが前記モード判定回路２の出力信号（モード判定信号）Ａ〜Ｃとして出力される。
【００１９】
前記フリップフロップ回路６ａ〜６ｃのリセット端子Ｒには、ＡＮＤ回路７の出力信号が入力される。ＡＮＤ回路７には前記リセット信号ＲＳＴと前記フリップフロップ回路６ａの出力信号Ｑが入力されている。従って、リセット信号ＲＳＴとフリップフロップ回路６ａの出力信号ＱがともにＨレベルとなると、各フリップフロップ回路６ａ〜６ｃのリセット端子ＲにＨレベルのリセット信号が入力され、各フリップフロップ回路６ａ〜６ｃはリセット状態となる。すなわち、各フリップフロップ回路６ａ〜６ｃの出力信号Ｑはラッチされず、セット端子Ｓと同相の信号が出力信号Ｑとして出力される。
【００２０】
前記フリップフロップ回路６ａ〜６ｃの出力信号は、モード確認信号生成部８に入力される。モード確認信号生成部８は、ＡＮＤ回路９ａ，９ｂとＯＲ回路１０とから構成される。
【００２１】
前記ＡＮＤ回路９ａにはフリップフロップ回路６ａの出力信号Ａと、フリップフロップ回路６ｂ，６ｃの出力信号Ｂ，Ｃの反転信号が入力され、ＡＮＤ回路９ｂにはフリップフロップ回路６ａ〜６ｃの出力信号Ａ，Ｂ，Ｃが入力される。そして、ＡＮＤ回路９ａ，９ｂの出力信号がＯＲ回路１０に入力され、ＯＲ回路１０からモード確認信号ＭＣが出力される。
【００２２】
このように構成されたモード確認信号生成部８は、図３に示すように、フリップフロップ回路６ａ〜６ｃの出力信号Ａ，Ｂ，Ｃが順次Ｈレベルとなる毎に反転するモード確認信号ＭＣを出力する。
【００２３】
上記のように構成されたデバイス１の動作試験を行う場合には、図５に示すように、デバイス１をＬＳＩテスター１１に接続し、ＬＳＩテスター１１からデバイス１にモード選択信号ＭＳとリセット信号ＲＳＴを入力し、デバイス１から出力されるモード確認信号ＭＣをＬＳＩテスター１１で受信する状態とする。そして、この状態でまず第一〜第三のデジタルディレイ回路４ａ〜４ｃのカットオフ周波数を検出する。
【００２４】
Ｈレベルのリセット信号ＲＳＴを入力した状態で、モード選択信号ＭＳをデバイス１に入力する。そのモード選択信号ＭＳとして、図４に示すように、１５ＭＨｚから４ＭＨｚまで順次周波数が低下する信号を入力する。
【００２５】
すると、モード選択信号ＭＳの周波数がほぼ１０ＭＨｚまで低下した時点でフリップフロップ回路６ａの出力信号ＡがＨレベルに立ち上がり、ほぼ８ＭＨｚまで低下した時点でフリップフロップ回路６ｂの出力信号ＢがＨレベルに立ち上がり、ほぼ６ＭＨｚまで低下した時点でフリップフロップ回路６ｃの出力信号ＣがＨレベルに立ち上がる。
【００２６】
このような出力信号Ａ〜Ｃにより、モード確認信号生成部８からモード確認信号ＭＣがＬＳＩテスター１１に出力され、ＬＳＩテスター１１ではそのモード確認信号ＭＣにより各フリップフロップ回路６ａ〜６ｃで出力信号Ａ〜Ｃが切り替わる周波数を認識する。
【００２７】
次いで、実際の動作試験を行うときには、ＬＳＩテスター１１からフリップフロップ回路６ａ〜６ｃの出力信号Ａ〜Ｃが安定する９ＭＨｚのモード選択信号ＭＳをデバイス１に入力すると、フリップフロップ回路６ａの出力信号ＡのみがＨレベルとなる。
【００２８】
すると、デコーダ回路３から出力されるテストモード信号ＴＭ１がＨレベルとなり、内部回路においてテストモード信号ＴＭ１に対応する第一の動作テストが行われる。なお、モード判定回路２の出力信号Ａ〜Ｃが確定した後、リセット信号ＲＳＴをＬレベルとすれば、各フリップフロップ回路６ａ〜６ｃの出力信号Ａ〜Ｃがラッチされるため、選択されたテストモード信号ＴＭ１が保持される。
【００２９】
同様に、ＬＳＩテスター１１から７ＭＨｚのモード選択信号ＭＳをデバイス１に入力すると、フリップフロップ回路６ａ，６ｂの出力信号Ａ，ＢがＨレベルとなる。
すると、デコーダ回路３から出力されるテストモード信号ＴＭ２がＨレベルとなり、内部回路においてテストモード信号ＴＭ２に対応する第二の動作テストが行われる。
【００３０】
同様に、ＬＳＩテスター１１から４ＭＨｚのモード選択信号ＭＳをデバイス１に入力すると、フリップフロップ回路６ａ〜６ｃの出力信号Ａ〜ＣがＨレベルとなる。
すると、デコーダ回路３から出力されるテストモード信号ＴＭ３がＨレベルとなり、内部回路においてテストモード信号ＴＭ３に対応する第三の動作テストが行われる。
【００３１】
また、デバイス１を通常モードで動作させるときには、モード選択信号ＭＳとしてＨレベルの信号を入力すると、フリップフロップ回路６ａ〜６ｃの出力信号はＬレベルに固定され、テストモード信号ＴＭ１〜ＴＭ３はすべてＬレベルとなる。従って、デバイス１は通常モードで動作可能となる。
【００３２】
上記のように構成された動作モード生成回路では、次に示す作用効果を得ることができる。
（１）一つの外部端子Ｔ１からモード選択信号ＭＳとして異なる周波数の信号を入力することにより、複数のテストモード信号ＴＭ１〜ＴＭ３を生成することができる。
（２）モード選択信号ＭＳとして入力される信号の周波数を順次変化させることにより、デジタルディレイ回路４ａ〜４ｃの出力信号Ａ〜Ｃの出力信号が反転する周波数を検出可能である。従って、ＬＳＩテスター１１から入力するモード選択信号ＭＳの周波数を順次変化させることにより、テストモード選択信号ＴＭ１〜ＴＭ３を設定するための最適なモード選択信号ＭＳの周波数をあらかじめ判定することができる。
（３）モード選択信号ＭＳとして最適な周波数を検出することができるので、第一〜第三のデジタルディレイ回路４ａ〜４ｃのカットオフ周波数を厳密に設定する必要はない。従って、デジタルディレイ回路４ａ〜４ｃのカットオフ周波数をアナログ的に厳密に設定する場合に比して、ディレイ回路の回路規模の縮小を図ることができる。
（第二の実施の形態）
図６〜図１０は、第二の実施の形態を示す。この実施の形態は、複数の通常動作の動作モードの中からいずれかを選択する動作モード生成回路において、デジタルディレイ回路のカットオフ周波数を、外部から入力するデータに基づいてあらかじめ調整する機能を備えたものである。前記第一の実施の形態と同一構成部分は、同一符号を付して説明する。
【００３３】
図６に示すデバイス１ａは、外部端子から入力される調整モード設定信号ＷＭに基づいてモード判定回路２ａ内のデジタルディレイ回路の遅延時間すなわちカットオフ周波数を調整可能である。前記調整モード設定信号ＷＭは、外部端子Ｔ４から入力されて切り替え回路１２及びモード判定回路２ａに入力される。切り替え回路１２は、調整モード時には外部端子Ｔ５から入力されるデータをモード判定回路２ａに供給し、通常モードでは外部端子Ｔ５から入力される信号をモード判定回路２ａ以外の内部回路に供給する切り替え動
作を行う。
【００３４】
図７に示すように、モード判定回路２ａは前記調整モード設定信号ＷＭの入力に基づいて、第一〜第三のデジタルディレイ回路１３ａ〜１３ｃの遅延時間すなわちカットオフ周波数を調整するディレイ調整回路１４を備え、調整モード時に書き込みデータＷＤが入力される。ディレイ調整回路１４及び第一〜第三のデジタルディレイ回路１３ａ〜１３ｃを除く他の構成は、第一の実施の形態のモード判定回路２と同様である。
【００３５】
前記ディレイ調整回路１４の具体的構成を図８に示す。ＣＰＵ１５は、調整モード時にＲＯＭ１６に格納されているプログラムと、外部から供給される書き込みデータＷＤとに基づいて不揮発性メモリ（データ保持手段）１７ａ〜１７ｃに書き込み動作を行う。不揮発性メモリ１７ａ〜１７ｃには、第一〜第三のデジタルディレイ回路の遅延時間を設定するためのデータが書き込まれる。
【００３６】
図９は、不揮発性メモリ１７ａ〜１７ｃと第一〜第三のデジタルディレイ回路１３ａ〜１３ｃの一例を示す。各不揮発性メモリ１７ａ〜１７ｃと第一〜第三のデジタルディレイ回路１３ａ〜１３ｃは同一構成であるので、不揮発性メモリ１７ａと第一のデジタルディレイ回路１３ａについて説明する。
【００３７】
不揮発性メモリ１７ａは８ビット分のメモリセルＣ０〜Ｃ７で構成され、前記ＣＰＵ１５から出力されるアドレス信号ＡＤに基づいて書き換え許可ビット１８が設定されるとともに、リードライト信号ＲＷに基づいて、書き換え許可ビット１８に設定されたアドレスのメモリセルにデータが書き込まれる。
【００３８】
また、前記ＣＰＵ１５から出力されるリードライト信号ＲＷに基づいて、各メモリセルＣ０〜Ｃ７から読み出されたデータが第一のデジタルディレイ回路１３ａに出力される。
第一のデジタルディレイ回路１３ａでは、メインディレイ１９に８個の微小ディレイ２０ａ〜２０ｈが直列に接続され、各微小ディレイ２０ａ〜２０ｈにはスイッチ回路２１がそれぞれ並列に接続されている。そして、各スイッチ回路２１に各メモリセルＣ０〜Ｃ７から読み出されたデータが入力されて、そのデータに基づいて各スイッチ回路２１が開閉されるようになっている。
【００３９】
従って、不揮発性メモリ１７ａに書き込むデータにより、メインディレイ１９に直列に接続される微小ディレイの数が調節されて、第一のデジタルディレイ回路１３ａの遅延時間が調整されるようになっている。
【００４０】
なお、不揮発性メモリ１７ａに書き込むデータの初期値は、メインディレイ１９に対し４つの微小ディレイが直列に接続される値とし、その状態から直列に接続する微小ディレイの数を増減させることにより、遅延時間の増加方向の調整及び減少方向の調整が可能となる。
【００４１】
上記のようなディレイ調整回路１４を備えたデバイス１ａは、図１０に示すように、ＬＳＩテスター１１ａに接続して、第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数を設定する。
【００４２】
デバイス１ａには、ＬＳＩテスター１１ａから調整モード設定信号ＷＭを入力した状態で、デバイス１ａに書き込みデータＷＤを供給して、ディレイ調整回路１４の不揮発性メモリ１７ａ〜１７ｃにデータを書き込み、第一〜第三のデジタルディレイ回路１３ａ〜１３ｃの遅延時間の初期値を設定する。
【００４３】
次いで、モード選択信号ＭＳとリセット信号ＲＳＴを入力し、デバイス１ａから出力されるモード確認信号ＭＣをＬＳＩテスター１１ａで受信する状態とする。そして、まず第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数を検出するために、Ｈレベルのリセット信号ＲＳＴを入力した状態で、モード選択信号ＭＳをデバイス１ａに入力する。そのモード選択信号ＭＳとして、１５ＭＨｚから４ＭＨｚまで順次周波数が低下する信号を入力する。
【００４４】
すると、不揮発性メモリ１７ａ〜１７ｃで設定された初期値に基づいて、フリップフロップ回路６ａ〜６ｃの出力信号Ａ〜Ｃが順次Ｈレベルとなり、モード確認信号ＭＣにより第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数がＬＳＩテスター１１ａで認識される。
【００４５】
次いで、ＬＳＩテスター１１ａでは第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数が所望の周波数となるように、不揮発性メモリ１７ａ〜１７ｃへの書き込みデータＷＤを出力する。
【００４６】
すると、デバイス１ａのモード判定回路２ａでは不揮発性メモリ１７ａ〜１７ｃへのデータの再書き込みと、再書き込みされたデータに基づく第一〜第三のデジタルディレイ回路１３ａ〜１３ｃでの遅延時間の調整が行われる。
【００４７】
次いで、ＬＳＩテスター１１ａで第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数が再度検出され、上記のような処理が繰り返されて、例えば第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数が１０ＭＨｚ、８ＭＨｚ、６ＭＨｚとなるように調整する。
【００４８】
このような調整の後、モード選択信号ＭＳとして９ＭＨｚを入力すると、フリップフロップ回路６ａの出力信号ＡのみがＨレベルとなり、デコーダ回路３から第一の動作モード信号Ｍ１が出力される。また、モード選択信号ＭＳとして７ＭＨｚを入力すると、フリップフロップ回路６ａ，６ｂの出力信号Ａ，ＢがＨレベルとなり、デコーダ回路３から第二の動作モード信号Ｍ２が出力される。また、モード選択信号ＭＳとして４ＭＨｚを入力すると、フリップフロップ回路６ａ，６ｂ，６ｃの出力信号Ａ，Ｂ，ＣがＨレベルとなり、デコーダ回路３から第三の動作モード信号Ｍ２が出力される。
【００４９】
この実施の形態の動作モード生成回路では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）第一〜第三のデジタルディレイ回路１３ａ〜１３ｃのカットオフ周波数をあらかじめ所定の周波数に設定して出荷することができるので、デバイス１ａの使用者はあらかじめ設定されたカットオフ周波数に対応した周波数のモード選択信号ＭＳを入力することにより、複数の動作モードを設定することができる。
【００５０】
上記実施の形態は、以下の態様で実施してもよい。
・第一及び第二の実施の形態において、カットオフ周波数の異なるデジタルディレイ回路をさらに多数接続して、さらに多数の動作モードを設定するようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】第一の実施の形態を示すブロック図である。
【図２】モード判定回路を示す回路図である。
【図３】モード判定回路の動作を示すタイミング波形図である。
【図４】モード選択信号の周波数変化によるフリップフロップ回路の出力信号の変化を示す説明図である。
【図５】ＬＳＩテスターに接続したデバイスを示す概要図である。
【図６】第二の実施の形態を示すブロック図である。
【図７】第二の実施の形態のモード判定回路を示す回路図である。
【図８】ディレイ調整回路を示すブロック図である。
【図９】不揮発性メモリとデジタルディレイ回路を示す回路図である。
【図１０】ＬＳＩテスターに接続したデバイスを示す概要図である。
【符号の説明】
【００５２】
２，２ａ        モード判定回路
３        デコーダ回路
４ａ〜４ｃ，１３ａ〜１３ｃ        デジタルディレイ回路
８        モード確認信号生成部
ＭＳ      モード選択信号
ＭＣ      モード確認信号
Ａ〜Ｃ      モード判定信号
【図１】
2008185362.tif 000003
【図２】
2008185362.tif 000004
【図３】
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【図４】
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【図５】
2008185362.tif 000007
【図６】
2008185362.tif 000008
【図７】
2008185362.tif 000009
【図８】
2008185362.tif 000010
【図９】
2008185362.tif 000011
【図１０】
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