(57)【要約】【課題】カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制することができるＳｉＣ半導体装置の製造方法を提供する。【解決手段】ＳｉＣ単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、イオン注入後のＳｉＣ単結晶の表面上にＳｉ膜を形成する工程と、Ｓｉ膜が形成されたＳｉＣ単結晶をＳｉ膜の溶融温度以上の温度に加熱する工程と、を含む、ＳｉＣ半導体装置の製造方法である。【選択図】図５
2008112834.tif 000002
【特許請求の範囲】
【請求項１】
炭化ケイ素単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、
前記イオン注入後の炭化ケイ素単結晶の表面上にケイ素膜を形成する工程と、
前記ケイ素膜が形成された炭化ケイ素単結晶を前記ケイ素膜の溶融温度以上の温度に加熱する工程と、
を含む、炭化ケイ素半導体装置の製造方法。
【請求項２】
炭化ケイ素単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、
前記イオン注入後の炭化ケイ素単結晶を前記イオン注入により注入されたドーパントを活性化させる温度以上の温度に加熱する工程と、
前記加熱後の炭化ケイ素単結晶の表面上にケイ素膜を形成する工程と、
前記ケイ素膜が形成された炭化ケイ素単結晶を前記ケイ素膜の溶融温度以上の温度に加熱する工程と、
を含む、炭化ケイ素半導体装置の製造方法。
【請求項３】
炭化ケイ素単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、
前記イオン注入後の炭化ケイ素単結晶の表面上にケイ素膜を形成する工程と、
前記ケイ素膜が形成された炭化ケイ素単結晶を前記ケイ素膜の溶融温度以上の温度、かつ前記イオン注入により注入されたドーパントを活性化させる温度以上の温度に加熱する工程と、
を含む、炭化ケイ素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素半導体装置の製造方法に関し、特に、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制することができるＳｉＣ半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）は、ケイ素（Ｓｉ）に比べて、禁制帯幅が約２〜３倍、絶縁破壊電圧が約１０倍、熱伝導率が約３倍大きく、Ｓｉにない特性を有している。これらの特性を生かして、ＳｉＣ単結晶を用いたＳｉＣ半導体装置は、近年ではＳｉを用いたＳｉ半導体装置の物理的な限界を打破するパワーデバイスや高温で動作する耐環境デバイスなどへの応用が期待されている。
【０００３】
たとえば特許文献１には、このようなＳｉＣ半導体装置の製造方法の一例が開示されている。以下、図１４〜図１８を参照して、特許文献１に開示されたＳｉＣ半導体装置の製造方法の一例について説明する。
【０００４】
まず、図１４の模式的断面図に示すように、（０００１）Ｓｉ面から８°オフしたｎ型４Ｈ−ＳｉＣ単結晶からなる下地層１０１上にｎ型４Ｈ−ＳｉＣ単結晶からなるエピタキシャル層１０２をエピタキシャル成長させ、そのエピタキシャル層１０２上にパイロジェニック酸化により酸化膜１０３を形成する。
【０００５】
次に、図１５の模式的断面図に示すように、酸化膜１０３の表面上にパターンニングされたフォトレジスト膜１０４を形成した後に、フォトレジスト膜１０４から露出している酸化膜１０３をバッファードフッ酸により除去して、エピタキシャル層１０２の表面を露出させる。
【０００６】
続いて、図１６の模式的断面図に示すように、露出したエピタキシャル層１０２の表面に、室温でホウ素イオン１０５のイオン注入を行なって、エピタキシャル層１０２の表面に不純物領域１０７を形成する。
【０００７】
その後、フォトレジスト膜１０４をＯ2プラズマアッシングにより除去し、酸化膜１０３をバッファードフッ酸によりすべて除去する。そして、図１７の模式的断面図に示すように、メタンを用いたＥＣＲ−ＣＶＤ法により、厚さ約１００ｎｍのダイヤモンドライクカーボン膜１０６をエピタキシャル層１０２の表面上に形成する。
【０００８】
そして、アルゴン雰囲気中において、１７００℃で３０分間のアニールを行ない、イオン注入されたホウ素を活性化する。
【０００９】
その後、図１８の模式的断面図に示すように、ダイヤモンドライクカーボン膜１０６をＯ2プラズマアッシングにより除去する。
【００１０】
このような特許文献１のＳｉＣ半導体装置の製造方法によれば、ダイヤモンドライクカーボン膜１０６除去後のエピタキシャル層１０２の表面のステップバンチングによる表面荒れを抑えることができる。
【特許文献１】特開２００１−６８４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の特許文献１のＳｉＣ半導体装置の製造方法においては、ダイヤモンドライクカーボン膜１０６を完全に除去することができないことがあり、ダイヤモンドライクカーボン膜１０６を完全に除去することができなかった場合には、ＳｉＣ半導体装置がカーボンにより汚染されてしまうという問題があった。
【００１２】
また、上記の特許文献１のＳｉＣ半導体装置の製造方法においては、適切な密度のダイヤモンドライクカーボン膜１０６を形成することが容易ではなく、ダイヤモンドライクカーボン膜１０６の密度が低い場合には、ステップバンチングによる表面荒れを十分に抑制することができないという問題があった。
【００１３】
上記の事情に鑑みて、本発明の目的は、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制することができるＳｉＣ半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、ＳｉＣ単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、イオン注入後のＳｉＣ単結晶の表面上にＳｉ膜を形成する工程と、Ｓｉ膜が形成されたＳｉＣ単結晶をＳｉ膜の溶融温度以上の温度に加熱する工程と、を含む、ＳｉＣ半導体装置の製造方法である。この方法によれば、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制してＳｉＣ半導体装置を製造することができる。
【００１５】
また、本発明は、ＳｉＣ単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、イオン注入後のＳｉＣ単結晶をイオン注入により注入されたドーパントを活性化させる温度以上の温度に加熱する工程と、加熱後のＳｉＣ単結晶の表面上にＳｉ膜を形成する工程と、Ｓｉ膜が形成されたＳｉＣ単結晶をＳｉ膜の溶融温度以上の温度に加熱する工程と、を含む、ＳｉＣ半導体装置の製造方法である。この方法によれば、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制してＳｉＣ半導体装置を製造することができる。
【００１６】
また、本発明は、ＳｉＣ単結晶の表面の少なくとも一部にドーパントをイオン注入する工程と、イオン注入後のＳｉＣ単結晶の表面上にＳｉ膜を形成する工程と、Ｓｉ膜が形成されたＳｉＣ単結晶をＳｉ膜の溶融温度以上の温度、かつイオン注入により注入されたドーパントを活性化させる温度以上の温度に加熱する工程と、を含む、ＳｉＣ半導体装置の製造方法である。この方法によれば、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制してＳｉＣ半導体装置をさらに効率的に製造することができる。
【発明の効果】
【００１７】
本発明によれば、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制することができるＳｉＣ半導体装置の製造方法を提供することができる。
【００１８】
したがって、本発明によれば、表面荒れに起因するキャリアトラップ、リークパスまたは電界集中などの発生を抑制することができるため、信頼性が向上したＳｉＣ半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
【００２０】
（実施の形態１）
以下、図１〜図１２を参照して、ＳｉＣ半導体装置の一例である接合型電界効果トランジスタの製造方法の一例について説明する。
【００２１】
まず、図１の模式的断面図に示すように、ｎ型のＳｉＣ単結晶からなるＳｉＣ基板１上に、第１の第１導電型ＳｉＣ層としてたとえばｐ型のＳｉＣ単結晶からなるｐ-型ＳｉＣ層２、第２導電型ＳｉＣ層としてたとえばｎ型のＳｉＣ単結晶からなるｎ型ＳｉＣ層３および第２の第１導電型ＳｉＣ層としてたとえばｐ型のＳｉＣ単結晶からなるｐ型ＳｉＣ層４をこの順序でエピタキシャル成長させる。ここで、ｐ-型ＳｉＣ層２のキャリア濃度は、ｐ型ＳｉＣ層４のキャリア濃度よりも低く設定される。
【００２２】
次に、図２の模式的断面図に示すように、ｐ型ＳｉＣ層４の表面上に、所定の領域に開口部３０ａを有するイオン注入阻止膜５ａを形成し、その開口部３０ａから露出しているｐ型ＳｉＣ層４の表面にたとえばリンなどのｎ型ドーパントのイオンをイオン注入する。これにより、ｐ型ＳｉＣ層４の表面にｎ型ドーパントのイオン注入領域６が形成される。その後、イオン注入阻止膜５ａは除去される。
【００２３】
次いで、図３の模式的断面図に示すように、ｐ型ＳｉＣ層４の表面上に、ｎ型ドーパントのイオンのイオン注入領域６とは異なる領域に開口部３０ｂを有するイオン注入阻止膜５ｂを形成し、その開口部３０ｂから露出しているｐ型ＳｉＣ層４の表面にたとえばアルミニウムなどのｐ型ドーパントのイオンをイオン注入する。これにより、ｐ型ＳｉＣ層４の表面にｐ型ドーパントのイオン注入領域７が形成される。その後、イオン注入阻止膜５ｂは除去される。
【００２４】
続いて、たとえばアルゴンなどの不活性ガス雰囲気において、イオン注入により注入されたドーパントを活性化させる温度以上の温度（たとえば、１５００℃以上１８００℃以下）にｎ型ＳｉＣ層３およびｐ型ＳｉＣ層４を加熱（活性化アニール）することによって、図４の模式的断面図に示すように、ｎ型ドーパントのイオン注入領域６はｎ型層として機能するｎ+層６ａとなり、ｐ型ドーパントのイオン注入領域７はｐ型層として機能するｐ+層７ａとなる。
【００２５】
しかしながら、図４の模式的断面図に示すように、活性化アニール後のｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面においては、ステップバンチングによる表面荒れが発生している。
【００２６】
そこで、次に、図５の模式的断面図に示すように、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面上にたとえばスパッタ法によりＳｉ膜８を形成し、Ｓｉ膜８ならびにＳｉ膜８が形成されたｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４をＳｉ膜８の溶融温度以上の温度（たとえば、１３００℃以上１７００℃以下）にたとえばアルゴンなどの不活性ガス雰囲気において加熱する。これにより、溶融したＳｉ膜８を利用した、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面の再構成が行なわれ、図６の模式的断面図に示すように、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面がステップ状の自然面に再構成される。この再構成は、溶融したＳｉ膜８からＳｉがｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面に供給され、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４から炭素が供給されて、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面においてＳｉＣが再構成することによるものと考えられる。
【００２７】
その後、図７の模式的断面図に示すように、フッ硝酸などに浸漬させることによって、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面上のＳｉ膜８が除去される。
【００２８】
続いて、酸素雰囲気において、ｐ型ＳｉＣ層４の表面をたとえば１１５０℃で９０分間加熱することによって、図８の模式的断面図に示すように、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面上に犠牲酸化膜９を形成する。そして、フッ硝酸などに浸漬させることによって、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面上の犠牲酸化膜９を除去する。これにより、これまでの工程で生じたｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面付近のダメージを取り除くことができる。
【００２９】
次に、酸素雰囲気において、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面をたとえば１３００℃で４０分間加熱することによって、図９の模式的断面図に示すように、ｎ+層６ａ、ｐ+層７ａおよびｐ型ＳｉＣ層４の表面上にフィールド酸化膜１０を形成する。
【００３０】
その後、フォトリソグラフィ技術を利用してフィールド酸化膜１０の一部に複数の開口部を設け、図１０の模式的断面図に示すように、フィールド酸化膜１０のそれぞれの開口部からｎ+層６ａの表面またはｐ+層７ａの表面を露出させる。
【００３１】
そして、図１１の模式的断面図に示すように、リフトオフなどを利用して、ｎ+層６ａの表面上およびｐ+層７ａの表面上にそれぞれ、たとえばニッケルからなるオーミック電極１１ａ、１１ｂ、１１ｃを形成する。
【００３２】
その後、図１２の模式的断面図に示すように、リフトオフなどを利用して、オーミック電極１１ａ上にたとえばアルミニウムからなるソース電極１２ａを形成し、オーミック電極１１ｂ上にたとえばアルミニウムからなるゲート電極１２ｂを形成し、オーミック電極１１ｃ上にたとえばアルミニウムからなるドレイン電極１２ｃを形成する。
【００３３】
そして、ソース電極１２ａ、ゲート電極１２ｂおよびドレイン電極１２ｃの形成後のウエハを個々の素子に分割することによって、ＳｉＣ半導体装置としての接合型電界効果トランジスタが得られる。
【００３４】
このようにして得られた接合型電界効果トランジスタの製造工程においては、ダイヤモンドライクカーボン膜が用いられていないため、接合型電界効果トランジスタはカーボンにより汚染されない。
【００３５】
また、このようにして得られた接合型電界効果トランジスタにおいては、Ｓｉ膜を利用した表面の再構成によってステップバンチングによる表面荒れが安定して抑制される。したがって、この接合型電界効果トランジスタにおいては、表面荒れに起因するキャリアトラップ、リークパスまたは電界集中などの発生を抑制できるため、接合型電界効果トランジスタの信頼性が向上する。
【００３６】
（実施の形態２）
以下、ＳｉＣ半導体装置の一例である接合型電界効果トランジスタの製造方法の他の一例について説明する。本実施の形態においては、活性化アニールとＳｉ膜を用いたｐ型ＳｉＣ層の表面再構成とを１つの工程で行なうことを特徴としている。
【００３７】
まず、図１〜図３に示すように、ＳｉＣ基板１上に、ｐ-型ＳｉＣ層２、ｎ型ＳｉＣ層３およびｐ型ＳｉＣ層４をこの順序でエピタキシャル成長させ、イオン注入によって、ｐ型ＳｉＣ層４の表面の一部にｎ型ドーパントのイオン注入領域６およびｐ型ドーパントのイオン注入領域７を形成し、その後、イオン注入阻止膜５ｂを除去する工程までは、実施の形態１と同様である。
【００３８】
次に、図１３の模式的断面図に示すように、ｎ型ドーパントのイオン注入領域６、ｐ型ドーパントのイオン注入領域７およびｐ型ＳｉＣ層４の表面上にたとえばスパッタ法によりＳｉ膜８を形成する。
【００３９】
続いて、たとえばアルゴンなどの不活性ガス雰囲気において、Ｓｉ膜８ならびにＳｉ膜８が形成されたイオン注入領域６、イオン注入領域７およびｐ型ＳｉＣ層４をＳｉ膜８の溶融温度以上の温度であってイオン注入により注入されたドーパントを活性化させる温度以上の温度に加熱する。ここで、Ｓｉ膜８ならびにＳｉ膜８が形成されたイオン注入領域６、イオン注入領域７およびｐ型ＳｉＣ層４は、たとえば、１５００℃以上１８００℃以下の温度に加熱することができる。
【００４０】
これにより、イオン注入により注入されたドーパントの活性化と、溶融したＳｉ膜８を利用したｐ型ＳｉＣ層４の表面の再構成と、が行なわれ、活性化アニール後のｐ型ＳｉＣ層４の表面におけるステップバンチングによる表面荒れの発生が抑制され、たとえば図６に示すようにｐ型ＳｉＣ層４の表面がステップ状の自然面になるとともに、ｎ型ドーパントのイオン注入領域６はｎ型層として機能するｎ+層６ａとなり、ｐ型ドーパントのイオン注入領域７はｐ型層として機能するｐ+層７ａとなる。
【００４１】
その後は、図７〜図１２に示されるような実施の形態１と同様の工程を経ることにより、ＳｉＣ半導体装置としての接合型電界効果トランジスタが得られる。
【００４２】
本実施の形態においては、活性化アニールと、Ｓｉ膜を用いたＳｉＣ単結晶の表面再構成と、を１つの工程で行なうことができるため、より効率的なＳｉＣ半導体装置の製造が可能となる。その他の説明は、実施の形態１と同様である。
【実施例】
【００４３】
まず、ｐ型４Ｈ−ＳｉＣ単結晶からなるＳｉＣ基板の（０００１）Ｓｉ面から８°オフした表面上に、ＣＶＤ（Chemical Vapor Deposition）法によって、ｐ型の４Ｈ−ＳｉＣ単結晶からなるｐ-型ＳｉＣ層（層厚：１０μｍ、キャリア濃度：１×１０16ｃｍ-3）、ｎ型の４Ｈ−ＳｉＣ単結晶からなるｎ型ＳｉＣ層（層厚：０．４μｍ、キャリア濃度：２×１０17ｃｍ-3）およびｐ型の４Ｈ−ＳｉＣ単結晶からなるｐ型ＳｉＣ層（層厚：０．３μｍ、キャリア濃度：２×１０17ｃｍ-3）をこの順序でエピタキシャル成長させた。
【００４４】
次に、ｐ型ＳｉＣ層の表面上にアルミニウム膜を３μｍの厚さにＥＢ（Electron Beam）蒸着法により蒸着した。そして、フォトリソグラフィ技術を利用して、所定の領域に開口部を有するようにパターンニングされたフォトレジスト膜をそのアルミニウム膜上に形成した。そして、その開口部から露出しているアルミニウム膜をウエットエッチングによりエッチングし、ｐ型ＳｉＣ層の表面をその開口部から露出させた。その後、フォトレジスト膜を完全に除去することによって、所定の領域に開口部を有するアルミニウム膜からなるイオン注入阻止膜を形成した。
【００４５】
次いで、上記のイオン注入阻止膜の開口部に、ｎ型ドーパントであるリンのイオンをイオン注入した。ここで、リンのイオンは、５０〜３００ｋｅＶの加速エネルギ、１×１０14ｃｍ-2のドーズ量で注入された。そして、イオン注入後に、イオン注入阻止膜はウエットエッチングにより完全に除去された。
【００４６】
続いて、リンのイオン注入領域およびｐ型ＳｉＣ層の表面上にアルミニウム膜を３μｍの厚さにＥＢ蒸着法により再度蒸着した。そして、フォトリソグラフィ技術を利用して、上記の開口部とは異なる箇所に開口部を有するようにパターンニングされたフォトレジスト膜をそのアルミニウム膜上に形成した。そして、その開口部から露出しているアルミニウム膜をウエットエッチングによりエッチングし、ｐ型ＳｉＣ層の表面をその開口部から露出させた。その後、フォトレジスト膜を完全に除去することによって、リンのイオン注入領域とは異なる箇所に開口部を有するアルミニウム膜からなるイオン注入阻止膜を形成した。
【００４７】
次いで、上記のイオン注入阻止膜の開口部に、ｐ型ドーパントであるアルミニウムのイオンをイオン注入した。ここで、アルミニウムのイオンは、４０〜３００ｋｅＶの加速エネルギ、４×１０14ｃｍ-2のドーズ量で注入された。そして、イオン注入後に、イオン注入阻止膜はウエットエッチングにより完全に除去された。
【００４８】
そして、上記のイオン注入後のリンのイオン注入領域、アルミニウムのイオン注入領域およびｐ型ＳｉＣ層をアルゴン雰囲気において１５００℃〜１８００℃の温度に加熱して活性化アニールを行なうことによって、イオン注入されたリンおよびアルミニウムをそれぞれ活性化して、リンのイオン注入領域がｎ+層となり、アルミニウムのイオン注入領域がｐ+層となった。
【００４９】
続いて、活性化アニール後のｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面上にスパッタ法によってＳｉ膜を０．１μｍの厚さで形成した。そして、Ｓｉ膜およびＳｉ膜が形成されたｎ+層、ｐ+層およびｐ型ＳｉＣ層をアルゴン雰囲気において１３００℃〜１７００℃の温度に加熱することによって、ｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面の再構成を行ない、ｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面を活性化アニール後のステップバンチングによる表面荒れの状態からステップ状の自然面の状態とした。そして、ｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面の再構成後は、フッ硝酸に浸漬させることによってＳｉ膜を完全に除去した。
【００５０】
次いで、酸素雰囲気において、Ｓｉ膜の除去後のｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面を１１５０℃で９０分間加熱することによって、ｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面上に犠牲酸化膜を形成した。そして、フッ硝酸に浸漬させることによって、ｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面上の犠牲酸化膜を除去した。
【００５１】
次に、酸素雰囲気において、犠牲酸化膜の除去後のｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面を１３００℃で４０分間加熱することによって、ｎ+層、ｐ+層およびｐ型ＳｉＣ層の表面上にフィールド酸化膜を形成した。
【００５２】
そして、フォトリソグラフィ技術を利用してフィールド酸化膜の一部に複数の開口部を設け、フィールド酸化膜のそれぞれの開口部からｎ+層の表面またはｐ+層の表面を露出させた。続いて、フィールド酸化膜、ｎ+層およびｐ+層の表面上に厚さ０．１μｍのニッケル膜をＥＢ蒸着法により蒸着した。そして、蒸着したニッケル膜の一部をリフトオフにより除去した後、アルゴン雰囲気において、１０００℃で２分間熱処理をすることによって、ｎ+層の表面上およびｐ+層の表面上にそれぞれニッケル膜からなるオーミック電極を形成した。
【００５３】
その後、上記のオーミック電極の形成箇所に対応する箇所に開口部を有するフォトレジスト膜をフォトリソグラフィ技術を利用して形成した。そして、そのフォトレジスト膜の全面に厚さ１．５μｍのアルミニウム膜をＥＢ蒸着法により蒸着した。
【００５４】
そして、蒸着したアルミニウム膜の一部をリフトオフにより除去することにより、ｎ+層の表面上のオーミック電極上にソース電極またはドレイン電極を形成し、ｐ+層の表面上のオーミック電極上にゲート電極を形成した。
【００５５】
そして、ソース電極、ゲート電極およびドレイン電極が形成されたウエハを個々の素子に分割することによって、ＳｉＣ半導体装置としての接合型電界効果トランジスタを得た。
【００５６】
本実施例で得られた接合型電界効果トランジスタは、カーボンにより汚染されることなく、ステップバンチングによる表面荒れが抑制できていることが確認された。したがって、本実施例で得られた接合型電界効果トランジスタは、表面荒れに起因するキャリアトラップ、リークパスまたは電界集中などの発生を低減することができるため、信頼性が高いと考えられる。
【００５７】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５８】
本発明によれば、カーボンにより汚染されることなく、ステップバンチングによる表面荒れを安定して抑制することができるＳｉＣ半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図２】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図３】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図４】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図５】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図６】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図７】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図８】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図９】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１０】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１１】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１２】本発明のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１３】本発明のＳｉＣ半導体装置の製造方法の他の一例の製造工程の一部を図解するための模式的な断面図である。
【図１４】従来のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１５】従来のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１６】従来のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１７】従来のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【図１８】従来のＳｉＣ半導体装置の製造方法の一例の製造工程の一部を図解するための模式的な断面図である。
【符号の説明】
【００６０】
１  ＳｉＣ基板、２  ｐ-型ＳｉＣ層、３  ｎ型ＳｉＣ層、４  ｐ型ＳｉＣ層、５ａ，５ｂ  イオン注入阻止膜、６，７  イオン注入領域、６ａ  ｎ+層、７ａ  ｐ+層、８  Ｓｉ膜、９  犠牲酸化膜、１０  フィールド酸化膜、１１ａ，１１ｂ，１１ｃ  オーミック電極、１２ａ  ソース電極、１２ｂ  ゲート電極、１２ｃ  ドレイン電極、３０ａ，３０ｂ  開口部、１０１  下地層、１０２  エピタキシャル層、１０３  酸化膜、１０４  フォトレジスト膜、１０５  ホウ素イオン、１０６  ダイヤモンドライクカーボン膜、１０７  不純物領域。
【図１】
2008112834.tif 000003
【図２】
2008112834.tif 000004
【図３】
2008112834.tif 000005
【図４】
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【図５】
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【図６】
2008112834.tif 000008
【図７】
2008112834.tif 000009
【図８】
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【図９】
2008112834.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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