(57)【要約】【課題】ホスト機器とメモリカード間で最適な通信性能を発揮させるメモリカード制御装置を提供する。【解決手段】例えば、メモリカードＭＤとホスト機器ＨＳＴを接続した際に、ＭＤの速度スペックとなる通信速度（周波数ｆｍ）を識別し、この周波数ｆｍに比例する周波数ｆｈの情報を記憶回路ＭＥＭａに格納する。コンフィグレーション動作に伴い、ＨＳＴから通信速度情報の取得要求があった際には、このＭＥＭａに格納した周波数ｆｈの情報をＨＳＴに応答し、ＨＳＴとＭＤ間の通信を確立させる。これによって、ＨＳＴやＭＤの高速化が進んだ際にも、それに応じてＨＳＴ側の通信速度を高速化させることができ、ホスト機器とメモリカード間の通信性能を最適化することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリカードを接続可能な第１インタフェース回路と、
ホスト機器を接続可能な第２インタフェース回路と、
前記第１インタフェース回路に接続された前記メモリカードの速度スペックとなる第１通信速度を識別する第１機能と、
前記第２インタフェース回路に接続された前記ホスト機器から通信速度情報の取得要求を受けた際に、前記ホスト機器に対して第２通信速度の情報を応答する第２機能とを備え、
前記第２通信速度は、前記第１通信速度に応じて可変となっていることを特徴とするメモリカード制御装置。
【請求項２】
請求項１記載のメモリカード制御装置において、
前記第１機能は、前記メモリカードに予め格納されている通信速度情報を読み取ることで前記第１通信速度を識別することを特徴とするメモリカード制御装置。
【請求項３】
請求項１記載のメモリカード制御装置において、
前記第１機能は、通信速度を段階的に変えながら前記メモリカードをアクセスし、その応答有無を確認することで前記第１通信速度を識別することを特徴とするメモリカード制御装置。
【請求項４】
請求項１記載のメモリカード制御装置において、さらに、
前記メモリカード制御装置と前記ホスト機器との間で通信エラーが生じた際に、その後に発生する前記ホスト機器からの通信速度情報の取得要求に対して前記第２通信速度よりも遅い第３通信速度を応答する第３機能を有することを特徴とするメモリカード制御装置。
【請求項５】
請求項４記載のメモリカード制御装置において、
前記第３機能は、前記メモリカード制御装置と前記ホスト機器との間で通信エラーが生じた際に、前記メモリカード側の電源を一時的に遮断後再び投入することで、前記ホスト機器に対して通信速度情報の取得要求を発生させることを特徴とするメモリカード制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリカード制御装置に関し、特に、メモリカード用アダプタやメモリカードリーダライタなどのメモリカード制御装置に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、内部にメモリチップを含んだメモリカードが広く知られている。このようなメモリカードをパーソナルコンピュータやＰＤＡ(Personal Digital Assistance)等のようなホスト機器に接続する際、ホスト機器がメモリカード用のインタフェース（スロット）を備えていない場合には、通常、メモリカード用アダプタやメモリカードリーダライタなどのメモリカード制御装置が用いられる。
【０００３】
メモリカード制御装置は、ホスト機器およびメモリカードの両方に対するインタフェース機能や、場合によってはホスト機器との間の通信プロトコルとメモリカードとの間の通信プロトコルを変換する機能などを備えている。前述したようなメモリカードは、その種類に応じてそれぞれインタフェース規格（即ち接続端子の配置や通信プロトコルなど）が異なるため、その種類に応じたメモリカード制御装置が必要となる。但し、近年では、１個のメモリカード制御装置内に数種類のメモリカード用スロットを備え、各種メモリカードをホスト機器に接続できるようにしたマルチカードリーダライタと呼ばれるものも存在している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述したようなホスト機器やメモリカードは、その速度性能が時系列的に高速化している。一方、メモリカード制御装置は、通常、長期に渡って使用されるが、このような高速化には対応しておらず、結果としてホスト機器とメモリカード間の最適な通信性能を発揮できていない。
【０００５】
すなわち、メモリカード制御装置は、ホスト機器との間で通信条件の初期設定を行う際に、ホスト機器に対して予め固定値として定められた通信速度情報を通知し、この通信速度でホスト機器と通信を行っている。この際に、この通信速度の固定値は、ホスト機器に関わらず確実な通信を実現するために、通常、遅い値が採られる。したがって、ホスト機器およびメモリカードの高速化が進んでも、結局はこの固定値でホスト機器との間の通信が行われるため、ホスト機器やメモリカードの高速性を十分に発揮することができない。
【０００６】
また、逆に、将来を見越して固定値に速い値を採用すると、ホスト機器に制限が加わることに加えて、通信速度が遅いメモリカードを接続した場合に、メモリカード制御装置上のバッファ等で、双方のインタフェース間の速度差を吸収しきれない場合も起こり得る。つまり、ホスト機器とメモリカード間で最適な通信性能を発揮するためには、メモリカード制御装置とメモリカード間およびメモリカード制御装置とホスト機器間の通信速度をバランスよく設定することが望ましい。
【０００７】
そこで、本発明の目的は、このようなことを鑑み、ホスト機器とメモリカード間で最適な通信性能を発揮させるメモリカード制御装置を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明のメモリカード制御装置は、メモリカード用とホスト機器用のインタフェース回路をそれぞれ備え、接続されたメモリカードの速度スペックとなる第１通信速度を識別し、ホスト機器が通信速度情報の取得要求を発生した際に、この第１通信速度に応じて可変となる第２通信速度の情報をホスト機器に向けて応答するものとなっている。これによって、ホスト機器やメモリカードの高速化が進んだ場合でも、ホスト機器とメモリカード間で最適な通信性能を発揮させることが可能となる。なお、第１通信速度の識別は、例えば、メモリカードに予め格納されている通信速度情報を読み取ったり、または、通信速度を段階的に変えながらメモリカードをアクセスし、その応答有無を確認することなどで識別可能である。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、ホスト機器とメモリカード間で最適な通信性能を発揮させることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１によるメモリカード制御装置において、その構成の一例を示すブロック図である。図１に示すメモリカード制御装置（アダプタ）ＡＰは、それぞれデータバスＤＢによって接続されたホスト側インタフェース回路ＨＩＦａ、メモリカード（メディア）側インタフェース回路ＭＩＦａ、記憶回路ＭＥＭａ、および演算処理回路ＣＰＵと、クロック生成回路ＣＧＥＮとを含んでいる。
【００１５】
ＨＩＦａは、パーソナルコンピュータ、デジタルカメラ、またはＰＤＡ等といったホスト機器ＨＳＴに接続可能なインタフェース機能を備え、例えば、ＵＳＢ（Universal Serial Bus）やＰＣＭＣＩＡ（Personal Computer Memory Card International Association）対応のものなどが挙げられる。ＨＩＦａとＨＳＴの間は、周波数ｆｈで通信が行われる。ＭＩＦａは、各種メモリカード（メディア）ＭＤに接続可能なインタフェース機能を備える。ＭＩＦａとＭＤの間は、周波数ｆｍで通信が行われる。
【００１６】
ＭＥＭａは、揮発性メモリやフラッシュメモリ等の不揮発性メモリからなる。揮発性メモリには、周波数ｆｈと周波数ｆｍの速度差を吸収するためのＦＩＦＯ（First-In First-Out）バッファ等が含まれる。不揮発性メモリには、各種設定情報やＣＰＵのプログラムなどが格納される。ＣＰＵは、ＡＰ全体を制御すると共に、ＨＩＦａとＭＩＦａとの間の通信プロトコルの変換などを行う。ＣＧＥＮは、ＡＰ内の各回路にクロック信号を供給すると共に、ＣＰＵからの命令に応じて周波数ｆｍを設定する機能を備える。また、メモリカードＭＤは、ＡＰに接続するインタフェース回路ＭＩＦｍと、フラッシュメモリ等のメモリＭＭを含んでいる。
【００１７】
このような構成において、従来技術では、例えば製造段階でＭＥＭａ内の不揮発性メモリ内に格納した固定値に基づいて周波数ｆｈが設定されていた。すなわち、初期設定（コンフィグレーション）時に、アダプタＡＰは、ホスト機器ＨＳＴからの要求に対してこの固定値を応答していた。したがって、仮にメモリカードの高速化が進んでも、ＨＳＴとＭＤ間の通信速度は周波数ｆｈで規律される結果となっていた。一方、本実施の形態では、アダプタＡＰがメモリカードＭＤの通信速度（周波数ｆｍ）を識別し、この通信速度に応じた通信速度（周波数ｆｈ）をホスト機器ＨＳＴ側に応答することが主要な特徴となっている。この際に、ＣＰＵのプログラムなどで周波数ｆｍと周波数ｆｈのバランスがよい組合せをランクとして予め定義しておく。ここでは、例えば、ｆｍを「ｘｘ」ＭＨｚと識別した場合は、ランク（Ｎ）としてｆｈ＝「ｙｙ」ＭＨｚ（ｘｘ≧ｙｙ）を応答し、ｆｍを「０．９×ｘｘ」ＭＨｚと識別した場合は、ランク（Ｎ−１）としてｆｈ＝「０．９×ｙｙ」ＭＨｚを応答する。
【００１８】
このように、本実施の形態１のメモリカード制御装置は、メモリカードＭＤの高速化に伴いホスト機器ＨＳＴ側の通信速度も向上させるように設定することができる。したがって、メモリカードＭＤの高速性を最大限に発揮させることが可能となり、ホスト機器ＨＳＴとメモリカードＭＤ間の通信性能を最適化することが可能となる。
【００１９】
図２は、図１のメモリカード制御装置において、そのコンフィグレーション動作の一例を示すフロー図である。まず、メモリカード制御装置（アダプタ）ＡＰに対してホスト機器ＨＳＴとメモリカード（メディア）ＭＤを接続する（Ｓ２０１）。アダプタＡＰは、これらの接続を検出し、メディアＭＤとの通信によって通信速度性能の識別チェックを行う（Ｓ２０２）。ここでの処理は、例えば、自身の通信速度情報が予めカード情報として格納されているようなメディアＭＤの場合には、ＣＰＵがＭＩＦａを介して当該情報を読み取ることで識別してもよく、そうでない場合には、例えば図３のような処理によって識別してもよい。
【００２０】
図３は、図２におけるメディア性能チェックの処理の一例を示すフロー図である。まず、初期状態の通信速度としてランク（Ｎ）を設定する（Ｓ３０１）。すなわち、ＣＰＵがＣＧＥＮを制御し、周波数ｆｍ（「ｘｘ」ＭＨｚ）を設定する。次いで、ＣＰＵは、当該周波数でメディアＭＤに対してアクセスを行い（Ｓ３０２）、メディアＭＤからの応答を確認する（Ｓ３０３）。ここで、正しく応答できていない場合は、ランク（Ｎ）をランク（Ｎ−１）（例えば周波数ｆｍ＝「０．９×ｘｘ」ＭＨｚに該当）に下げ（Ｓ３０４）、再びＣＧＥＮを制御してメディアＭＤに対してアクセスを行う。このような処理を繰り返すことで、メディアＭＤの通信速度が識別可能となる。
【００２１】
メディアＭＤの通信速度の識別が完了すると、この識別した通信速度の設定を行う（図２及び図３のＳ２０３）。具体的には、例えば、この識別した通信速度（ランク）をＭＥＭａ内に書き込み、ＣＧＥＮに対して当該ランクに対応する周波数ｆｍの設定を行わせる。また、メディアＭＤ内に予め各種カード情報（識別情報や容量等）が格納されている場合は、ＣＰＵがＭＤにアクセスすることでこれらの情報を取得しＭＥＭａ内に格納する（Ｓ２０４）。続いて、ホスト機器ＨＳＴが発生した、通信速度情報を含むカード情報の取得要求に対して、Ｓ２０３で設定した通信速度のランク（周波数ｆｈ）を応答し、ホスト機器ＨＳＴとの間の通信を確立させる（Ｓ２０５）。これによって、周波数ｆｍと周波数ｆｈをバランスよく設定することができる。
【００２２】
以上、本実施の形態１のメモリカード制御装置を用いることで、ホスト機器やメモリカードの高速化が進んだ場合でも、ホスト機器とメモリカード間で最適な通信性能を発揮させることが可能となる。
【００２３】
（実施の形態２）
例えば、高性能（高速）なメモリカードと低性能（低速）なホスト機器とを組み合わせた場合などで、前述した図２のフローによりホスト機器との通信を確立する際又は確立した後に、ホスト機器の通信速度マージンの少なさに起因して、コマンドエラーなどの通信エラーが生じることが考えられる。本実施の形態２のメモリカード制御装置は、このような場合の対処を実現するものとなっている。
【００２４】
図４は、本発明の実施の形態２によるメモリカード制御装置において、図１のメモリカード制御装置の動作の一例を示すフロー図である。図２および図４のＳ２０５においてホスト機器ＨＳＴとの通信を確立する際又は確立した後で、ＨＳＴとの間で通信エラーが生じた場合（Ｓ４０１）、まず、メモリカードＭＤ側への電源を遮断する（Ｓ４０２）。次いで、ＣＰＵは１つランク（Ｎ）を下げた通信速度をＭＥＭａに書き込み（Ｓ４０３）、再びメモリカードＭＤ側の電源を投入する（Ｓ４０４）。
【００２５】
ここで、例えばＵＳＢ等を代表にＨＳＴ側のインタフェース規格がプラグアンドプレイ機能を備えたものであれば、通常、ＨＳＴが、この電源投入を検知して自動的にコンフィグレーション動作を開始する。そこで、このコンフィグレーション動作の中で、ホスト機器ＨＳＴからの通信速度情報の取得要求に応じて、アダプタＡＰは、Ｓ４０３で１つランクを下げた通信速度を応答する（Ｓ２０５）。これにより、ＨＳＴとＡＰ間の通信速度は、この応答した通信速度に基づいて設定される。
【００２６】
以上、本実施の形態２のメモリカード制御装置を用いることで、実施の形態１と同様に、ホスト機器とメモリカード間で最適な通信性能を発揮させることが可能となる。さらに、ホスト機器ＨＳＴの通信速度マージンを確保することができ、ＨＳＴとＭＤ間でより確実な通信が可能となる。言い換えれば、ＨＳＴとＭＤの様々な組合せに対して、通信の安定性と速度を加味した最適な通信性能を発揮させることが可能となる。
【００２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００２８】
本発明のメモリカード制御装置は、特にメモリカード用アダプタやメモリカードリーダライタといった製品に適用して有益な技術であり、これに限らず、ホスト機器内に組み込まれたメディアインタフェース部品として適用することも可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１によるメモリカード制御装置において、その構成の一例を示すブロック図である。
【図２】図１のメモリカード制御装置において、そのコンフィグレーション動作の一例を示すフロー図である。
【図３】図２におけるメディア性能チェックの処理の一例を示すフロー図である。
【図４】本発明の実施の形態２によるメモリカード制御装置において、図１のメモリカード制御装置の動作の一例を示すフロー図である。
【符号の説明】
【００３０】
ＨＳＴ  ホスト機器
ＡＰ  メモリカード制御装置
ＭＤ  メモリカード
ＨＩＦ，ＭＩＦ  インタフェース回路
ＭＥＭ  記憶回路
ＭＭ  メモリ
ＣＧＥＮ  クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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