(57)【要約】【課題】Ｃｈａｉｎ型不揮発性メモリの製造工程を簡略化する。【解決手段】相変化メモリ４０では、メモリトランジスタと相変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。メモリセルアレイでは、トランジスタ上に絶縁膜５を介して相変化膜８が設けられ、相変化膜８上に絶縁膜を介して熱バッファ膜１４が設けられる。メモリセルアレイのトランジスタのソース或いはドレイン、及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。【選択図】図２
2008211049.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、メモリトランジスタと前記メモリトランジスタ上の相変化素子が並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続されるメモリセルアレイと、
前記相変化素子の間に設けられ、隣接する前記相変化素子及び隣接する前記メモリトランジスタのソース或いはドレインを接続するビアと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記相変化膜上には、反応防止膜を介して熱バッファ膜が設けられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられる熱バッファ膜と、
前記熱バッファ膜上に設けられる反応防止膜と、
前記反応防止膜上に設けられる相変化素子と前記相変化素子上のメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続されるメモリセルアレイと、
前記相変化素子の間に設けられ、隣接する前記相変化素子及び隣接する前記メモリトランジスタのソース或いはドレインを接続するビアと、
を具備することを特徴とする半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に設けられ、メモリトランジスタと前記メモリトランジスタ上の抵抗変化素子が並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続されるメモリセルアレイと、
前記抵抗変化素子の間に設けられ、隣接する前記抵抗変化素子及び隣接する前記メモリトランジスタのソース或いはドレインを接続するビアと、
を具備することを特徴とする半導体記憶装置。
【請求項５】
半導体基板上に相変化素子とメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続される半導体記憶装置の製造方法であって、
前記半導体基板上に、前記メモリセルトランジスタを形成する工程と、
前記メモリセルトランジスタ上に第１の層間絶縁膜を介して相変化膜を形成する工程と、
前記相変化膜上に第２の層間絶縁膜を形成し、前記メモリトランジスタと前記メモリトランジスタの間の前記第２の層間絶縁膜、前記相変化膜、及び前記第１の層間絶縁膜をエッチングし、前記メモリトランジスタのソース或いはドレインの一部を露出するコンタクト開口部を形成する工程と、
前記開口部に埋設され、前記メモリトランジスタのソース或いはドレイン及び前記相変化膜に接続されるビアを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイス及びその製造方法に関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲＲＡＭ（Resistive  Random  Access  Memory）などがある。ＰＲＡＭ（相変化メモリ）は、相変化素子とメモリトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＰＲＡＭ（相変化メモリ）を高集積度化する手法として、並列接続される相変化素子とメモリトランジスタから構成されるメモリセルを複数直列接続（縦続接続）したＣｈａｉｎ  ＰＲＡＭが開発されている。Ｃｈａｉｎ  ＰＲＡＭでは、メモリトランジスタと相変化素子をそれぞれ独立に形成するので、製造工程数が増加するという問題点がある。また、Ｃｈａｉｎ  ＲＲＡＭなどでも同様に製造工程数が増加するという問題点を有する。
【特許文献１】特開２００４−１５８８５４号公報（頁１４、図１及び２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、不揮発性メモリのメモリセルが半導体基板上に、水平方向に複数直列接続され、製造工程を簡略化した半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、メモリトランジスタと前記メモリトランジスタ上の相変化素子が並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続されるメモリセルアレイと、前記相変化素子の間に設けられ、隣接する前記相変化素子及び隣接する前記メモリトランジスタのソース或いはドレインを接続するビアとを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板上に相変化素子とメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続される半導体記憶装置の製造方法であって、前記半導体基板上に、前記メモリセルトランジスタを形成する工程と、前記メモリセルトランジスタ上に第１の層間絶縁膜を介して相変化膜を形成する工程と、前記相変化膜上に第２の層間絶縁膜を形成し、前記メモリトランジスタと前記メモリトランジスタの間の前記第２の層間絶縁膜、前記相変化膜、及び前記第１の層間絶縁膜をエッチングし、前記メモリトランジスタのソース或いはドレインの一部を露出するコンタクト開口部を形成する工程と、前記開口部に埋設され、前記メモリトランジスタのソース或いはドレイン及び前記相変化膜に接続されるビアを形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、不揮発性メモリのメモリセルが半導体基板上に、水平方向に複数直列接続され、製造工程を簡略化した半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は相変化メモリを示す回路図、図２はメモリセルアレイを示す断面図である。本実施例では、半導体基板の水平方向に、メモリセルを複数直列接続したｃｈａｉｎ  ＰＲＡＭを設けている。
【００１０】
図１に示すように、半導体記憶装置としての相変化メモリ４０には、メモリセルアレイ、ワード線選択回路４１、及びセンスアンプ４２が設けられる。メモリセルアレイには、第１のメモリセル部、セレクトトランジスタ部、及び第２のメモリセル部が設けられる。相変化メモリ４０は、Ｃｈａｉｎ  ＰＲＡＭ（Phase  Change  Random  Access  Memory）である。ここでは、相変化メモリ４０の入出力部などの図示及び説明は省略する。
【００１１】
第１のメモリセル部では、ビット線ＢＬ１に平行して、メモリトランジスタと相変化素子を並列接続したメモリセルがｍ個直列接続（縦続接続ともいう）され、ビット線ＢＬ２に平行して、メモリトランジスタと相変化素子を並列接続したメモリセルがｍ個直列接続される。ビット線ＢＬ２以降については図示及び説明を省略する。ここで、ｍは２以上の整数であり、ｍの最大値はＣｈａｉｎ  ＰＲＡＭの要求される電気的特性により決定される。
【００１２】
メモリトランジスタＭＴ１ａと相変化素子ＳＲ１ａ、メモリトランジスタＭＴ１ｈと相変化素子ＳＲ１ｈ、メモリトランジスタＭＴ２ａと相変化素子ＳＲ２ａ、メモリトランジスタＭＴ２ｈと相変化素子ＳＲ２ｈがそれぞれ並列接続される。具体的には、メモリトランジスタのソース及びドレインの一方が相変化素子の一端に接続され、メモリトランジスタのソース及びドレインの他方が相変化素子の他端に接続される。
【００１３】
メモリトランジスタＭＴ１ａ及びＭＴ２ａのゲートは、ワード線ＷＬ１に接続され、メモリトランジスタＭＴ１ｈ及びＭＴ２ｈのゲートは、ワード線ＷＬｍに接続される。メモリトランジスタＭＴ１ｈと相変化素子ＳＲ１ｈの一端、及びメモリトランジスタＭＴ２ｈと相変化素子ＳＲ２ｈの一端は、それぞれソース線ＳＬ１に接続される。
【００１４】
第２のメモリセル部では、ビット線ＢＬ１に平行して、メモリトランジスタと相変化素子を並列接続したメモリセルがｍ個直列接続され、ビット線ＢＬ２に平行して、メモリトランジスタと相変化素子を並列接続したメモリセルがｍ個直列接続される。ビット線ＢＬ２以降については図示及び説明を省略する。
【００１５】
メモリトランジスタＭＴ１１ａと相変化素子ＳＲ１１ａ、メモリトランジスタＭＴ１１ｈと相変化素子ＳＲ１１ｈ、メモリトランジスタＭＴ２２ａと相変化素子ＳＲ２２ａ、メモリトランジスタＭＴ２２ｈと相変化素子ＳＲ２２ｈがそれぞれ並列接続される。具体的には、メモリトランジスタのソース及びドレインの一方が相変化素子の一端に接続され、メモリトランジスタのソース及びドレインの他方が相変化素子の他端に接続される。
【００１６】
メモリトランジスタＭＴ１１ａ及びＭＴ２２ａのゲートは、ワード線ＷＬＡ１に接続され、メモリトランジスタＭＴ１１ｈ及びＭＴ２２ｈのゲートは、ワード線ＷＬＡｍに接続される。メモリトランジスタＭＴ１１ｈと相変化素子ＳＲ１１ｈの一端、及びメモリトランジスタＭＴ２２ｈと相変化素子ＳＲ２２ｈの一端は、それぞれソース線ＳＬ１１に接続される。
【００１７】
セレクトトランジスタ部は、第１のメモリセル部と第２のメモリセル部の間に設けられ、ビット線ＢＬ１に平行して、直列接続（縦続接続ともいう）されるセレクトトランジスタＳＧ１及びＳＧ２が設けられ、ビット線ＢＬ２に平行して、直列接続されるセレクトトランジスタＳＧ１１及びＳＧ１２が設けられる。
【００１８】
セレクトトランジスタＳＧ１のゲートはセレクト線ＢＳＬ１に接続され、セレクトトランジスタＳＧ２のゲートはセレクト線ＢＳＬ２に接続され、セレクトトランジスタＳＧ１１のゲートはセレクト線ＢＳＬ１１に接続され、セレクトトランジスタＳＧ１２のゲートはセレクト線ＢＳＬ１２に接続される。
【００１９】
セレクトトランジスタＳＧ１のソース及びドレインの一方は、メモリトランジスタＭＴ１ａ及び相変化素子ＳＲ１ａに接続され、セレクトトランジスタＳＧ２のソース及びドレインの一方は、メモリトランジスタＭＴ１１ａ及び相変化素子ＳＲ１１ａに接続され、セレクトトランジスタＳＧ１１のソース及びドレインの一方は、メモリトランジスタＭＴ２ａ及び相変化素子ＳＲ２ａに接続され、セレクトトランジスタＳＧ１２のソース及びドレインの一方は、メモリトランジスタＭＴ２２ａ及び相変化素子ＳＲ２２ａに接続される。
【００２０】
セレクトトランジスタＳＧ１のソース及びドレインの他方とセレクトトランジスタＳＧ２のソース及びドレインの他方は、ビット線接続線ＢＬＣ１を介してビット線ＢＬ１に接続され、セレクトトランジスタＳＧ１１のソース及びドレインの他方とセレクトトランジスタＳＧ１２のソース及びドレインの他方は、ビット線接続線ＢＬＣ２を介してビット線ＢＬ２に接続される。
【００２１】
ワード線選択回路４１は、ワード線ＷＬ１乃至ＷＬｍ、及びワード線ＷＬＡ１乃至ＷＬＡｍを介して、第１及び第２のメモリセル部のメモリトランジスタのゲートに、それぞれワード線制御信号を出力する。ワード線制御信号にもとづいて第１及び第２のメモリセル部のメモリトランジスタが“ＯＮ”、“ＯＦＦ”動作し、相変化素子に情報が記憶される。
【００２２】
センスアンプ４２は、ビット線ＢＬ１及びビット線ＢＬ２に接続され、セレクトトランジスタ及びビット線接続線を介して、第１及び第２のメモリセル部に記憶されるデータを入力し、その情報を増幅出力する。
【００２３】
図２に示すように、相変化メモリ４０では、半導体基板１の主面（第一主面）に半導体基板１とは逆導電型の高濃度拡散層２ａ、高濃度拡散層２ｂ、及び高濃度拡散層２ｃが選択的に設けられる。ここで、高濃度拡散層２ａ、高濃度拡散層２ｂはメモリトランジスタのソース或いはドレインとして機能する。高濃度拡散層２ｃは高濃度拡散層２ａ及び高濃度拡散層２ｂよりも半導体基板１に深く形成され、メモリトランジスタのコンタクト拡散層として機能する。
【００２４】
半導体基板１上にゲート絶縁膜３、ゲート電極膜４、及び絶縁膜５が選択的に積層形成される。ゲート絶縁膜３、ゲート電極膜４、及び絶縁膜５の側面には側壁膜としての絶縁膜６が選択的に設けられる。絶縁膜５及び６上には、層間絶縁膜としての絶縁膜７が形成される。メモリトランジスタとセレクトトランジスタの一部の絶縁膜５、絶縁膜６、及び絶縁膜７上には、相変化膜８が設けられる。絶縁膜７及び相変化膜８上には、層間絶縁膜としての絶縁膜９が設けられる。
【００２５】
コンタクト拡散層として高濃度拡散層２ｃ上の絶縁膜７及び絶縁膜９には、第１のコンタクト開口部（セレクトトランジスタとセレクトトランジスタの間）が設けられ、メモリトランジスタ部及びセレクトトランジスタ部では絶縁膜７、相変化膜８、及び絶縁膜９には第１のコンタクト開口部が設けられる。第１のコンタクト開口部には、金属膜１０、窒化金属膜１１、及びビア１２が埋設される。
【００２６】
メモリトランジスタ及びセレクトトランジスタの一部上には、反応防止膜１３及び熱バッファ膜１４が選択的に設けられる。メモリトランジスタのソース或いはドレインとメモリトランジスタ上の相変化膜８は、金属膜１０、窒化金属膜１１、及びビア１２で接続され、メモリセルを構成する。
【００２７】
反応防止膜１３及び熱バッファ膜１４を覆うように層間絶縁膜としての絶縁膜１５が設けられ、セレクトトランジスタとセレクトトランジスタの間の金属膜１０、窒化金属膜１１、及びビア１２上の絶縁膜１５には第２のコンタクト開口部が設けられる。第２のコンタクト開口部には、金属膜１６、窒化金属膜１７、及びビア１８が埋設される。金属膜１６、窒化金属膜１７、及びビア１８上には、金属膜１６、窒化金属膜１７、及びビア１８と接続されるビット線配線としての配線層１９が設けられる。
【００２８】
なお、セレクトトランジスタとメモリトランジスタが第２のコンタクト開口部の中央を中心として、左右に配置（鏡面対称）される。メモリトランジスタのゲート電極膜４は図示しないビアなどを介してワード線配線に接続される。相変化膜８には、例えばＧＳＴ（ＧｅＳｂＴｅ  カルコゲナイト）膜を用いている。反応防止膜１３は、金属膜１６、窒化金属膜１７、及びビア１８と熱バッファ膜１４とが相変化メモリ４０の製造工程等の熱処理工程で反応するのを防止し、相変化膜８の拡散を防止する。反応防止膜１３には、例えばシリコン窒化膜（ＳｉＮ）を用いている。熱バッファ膜１４は、メモリセルの動作時に相変化膜８で発生する熱を吸収させるために設けられた膜である（ヒートシンク膜とも呼称される）。熱バッファ膜１４とビア１２とは、反応防止膜１３を介して設けられているが、熱バッファ膜１４とビア１２の電気的なやりとり（例えば反応防止膜１３のトンネル電流を利用したやりとり）がなくともよい。
【００２９】
ここで、相変化メモリ（Ｃｈａｉｎ  ＰＲＡＭ）４０が従来と比較して異なる点は、
ａ）メモリトランジスタのソース或いはドレイン、及び相変化膜８は、第１の開口部に埋設されたビア１２で電気的に接続される。
【００３０】
ｂ）セレクトトランジスタのソース或いはドレインは、第１の開口部に埋設されたビアで電気的に接続される。
【００３１】
ｃ）ゲート電極膜４、ゲート電極膜４上の相変化膜８、及び相変化膜８上の熱バッファ膜１４は、半導体基板１に対して水平方向に、それぞれ段差がなく配置形成される。
【００３２】
以上の理由により、Ｃｈａｉｎ構造部のコンタクトとメモリトランジスタのコンタクトを同時形成でき、Ｃｈａｉｎ構造部のコンタクトとセレクトトランジスタのコンタクトを同時形成できる。このため、相変化メモリ（Ｃｈａｉｎ  ＰＲＡＭ）４０の製造工程数数を大幅に削減することができる。また、平坦化を達成でき配線層１９上に設けられる配線層の狭小化、多層配線化が容易となる。
【００３３】
次に、相変化メモリの動作について図３乃至６を参照して説明する。図３は相変化メモリの読み出し動作を説明する等価回路図、図４は相変化メモリの書き込み動作を説明する等価回路図、図５は相変化メモリの消去動作を説明する等価回路図、図６は相変化メモリの動作を説明する図である。ここでは、メモリセルの直列接続数ｍをｍ＝４としている。
【００３４】
図３に示すように、相変化メモリ４０のメモリセルアレイには、例えばビット線ＢＬ１とソース線ＳＬ１の間に、セレクトトランジスタＳＧ１と４個直列接続されたメモリセルが設けられ、ビット線ＢＬ１とソース線ＳＬ１１の間に、セレクトトランジスタＳＧ２と４個直列接続されたメモリセルが設けられる。メモリトランジスタと相変化素子が並列配置されるメモリセルのメモリトランジスタのゲートにはワード線が接続される。なお、ビット線ＢＬ２乃至４も同様な構成なので説明を省略する。
【００３５】
ここで、ビット線ＢＬ３、ワード線ＷＬＡ２、及びソース線ＳＬ１１で選択されるメモリセル（図３に点線表示）を選択ｂｉｔとして読み出し動作させる場合、図６に示すように、読み出したいメモリセルに接続されるワード線ＷＬＡ２をオフ電圧Ｖｏｆｆに設定し、その他のワード線をオン電圧Ｖｏｎに設定する。ビット線ＢＬ３に接続するセレクトトランジスタＳＧ２２のゲートをオン電圧Ｖｏｎに設定し、その他のセレクトトランジスタのゲートをオフ電圧Ｖｏｆｆに設定する。ソース線ＳＬ１とソース線１１を接地電位である、例えば０Ｖに設定する。読み出したいメモリセルに接続されるビット線ＢＬ３を読み出し電圧Ｖｒｅａｄに設定し、ビット線ＢＬ３に流れる電流の大きさを読み出すことによりｂｉｔ情報を読み出すことができる。
【００３６】
図４に示すように、ビット線ＢＬ３、ワード線ＷＬＡ２、及びソース線ＳＬ１１で選択されるメモリセル（図４に点線表示）を選択ｂｉｔとして書き込み動作させる場合、図６に示すように、書き込みたいメモリセルに接続されるワード線ＷＬＡ２をオフ電圧Ｖｏｆｆに設定し、その他のワード線をオン電圧Ｖｏｎに設定する。ビット線ＢＬ３に接続するセレクトトランジスタＳＧ２２のゲートをオン電圧Ｖｏｎに設定し、その他のセレクトトランジスタのゲートをオフ電圧Ｖｏｆｆに設定する。ソース線ＳＬ１とソース線１１を接地電位である、例えば０Ｖに設定する。書き込みたいメモリセルに接続されるビット線ＢＬ３をセット電圧Ｖｓｅｔに設定する。セット電圧Ｖｓｅｔにより、書き込みたいメモリセルの相変化素子に比較的小さな電流が流れ、相変化膜が多結晶化される（低抵抗の“１”の状態となる）。
【００３７】
図５に示すように、ビット線ＢＬ３、ワード線ＷＬＡ２、及びソース線ＳＬ１１で選択されるメモリセル（図５に点線表示）を選択ｂｉｔとして消去動作させる場合、図６に示すように消去したいメモリセルに接続されるワード線ＷＬＡ２をオフ電圧Ｖｏｆｆに設定し、その他のワード線をオン電圧Ｖｏｎに設定する。ビット線ＢＬ３に接続するセレクトトランジスタＳＧ２２のゲートをオン電圧Ｖｏｎに設定し、その他のセレクトトランジスタのゲートをオフ電圧Ｖｏｆｆに設定する。ソース線ＳＬ１とソース線１１を接地電位である、例えば０Ｖに設定する。消去したいメモリセルに接続されるビット線ＢＬ３をリセット電圧Ｖｒｅｓｅｔに設定する。リセット電圧Ｖｒｅｓｅｔにより、消去したいメモリセルの相変化素子に比較的大きな電流が流れ、相変化膜がアモルファス化される（高抵抗の“０”の状態となる）。
【００３８】
次に、相変化メモリの製造方法について、図７乃至図１８を参照して説明する。図７乃至図１８は相変化メモリの製造工程を示す図である。なお、図７（ａ）乃至図１８（ａ）は相変化メモリの表面図、図７（ｂ）乃至図１８（ｂ）は、図７（ａ）のＡ−Ａ線に沿う相変化メモリの断面図である。
【００３９】
まず、図７に示すように、半導体基板１の主面（第一主面）にトランジスタなどの活性領域以外の領域に絶縁膜を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）２０を形成する。シャロートレンチアイソレーション（ＳＴＩ）２０はトランジスタなど素子間を分離する役割をする。ここで、半導体基板１には、例えばＰ型シリコン基板を用いている。
【００４０】
次に、図８に示すように、半導体基板１の主面（第一主面）にゲート絶縁膜３、ゲート電極膜４、及び絶縁膜５を順次積層形成する。ここでは、ゲート絶縁膜３に、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いているが、シリコン膜を熱酸化したシリコン酸化膜を用いてもよい。その場合、メモリセルトランジスタ及びセレクトトランジスタは、ＭＯＳトランジスタとなる。ゲート電極膜４には、例えば不純物が高濃度にドープされた高濃度アモルファスシリコン膜を用いているが、高濃度多結晶シリコン膜などを用いてもよい。
【００４１】
続いて、図９に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜をマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法により絶縁膜５とゲート電極膜４をエッチング除去する。ここでは、ゲート絶縁膜３をエッチングせずに残置しているがエッチング除去してもよい。レジスト膜を剥離後、例えばイオン注入法によりＮ型の不純物を半導体基板１の主面にイオン注入し、熱処理によりイオン注入層を活性化させて高濃度拡散層２を形成する。
【００４２】
そして、図１０に示すように、ゲート側壁膜に用いられる絶縁膜６を堆積後、例えばＲＩＥ法によりゲート側壁部分に絶縁膜６を選択的に形成する。高濃度拡散層２と同じ導電型（Ｎ型）の不純物を、例えばイオン注入法により半導体基板１の主面にイオン注入し、熱処理によりイオン注入層を活性化させて高濃度拡散層２ｃを形成する。高濃度拡散層２ｃは、高濃度拡散層２よりも半導体基板１に深く形成されるので、高濃度拡散層２の領域は高濃度拡散層２ａと高濃度拡散層２ｂが残る。
【００４３】
次に、図１１に示すように、層間絶縁膜としての絶縁膜７を堆積後、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて絶縁膜５表面が露出するまで絶縁膜７を研磨する。絶縁膜５乃至７上に相変化膜８を形成する。相変化膜８には、ＧＳＴ（ＧｅＳｂＴｅ  カルコゲナイト）を用いているが、ＡｓＳｂＴｅ、ＳｅＳｂＴｅ、或いはその添加物（Ｏ（酸素）、Ｎ（窒素）或いはＳｉ（シリコン）が添加されたもの）などを用いてもよい。
【００４４】
続いて、図１２に示すように、メモリトランジスタ及びセレクトトランジスタの一部以外の領域上の相変化膜８を、例えばＲＩＥ法により選択的にエッチング除去する。層間絶縁膜としての絶縁膜７を堆積する。
【００４５】
そして、図１３に示すように、絶縁膜７を、例えばＣＭＰ法を用いて相変化膜８が露出するまで絶縁膜７を平坦研磨する。絶縁膜７及び相変化膜８上に、層間絶縁膜としての絶縁膜９を堆積する。
【００４６】
次に、図１４に示すように、周知のリソグラフィー法を用いて、図示しないレジスト膜をマスクとして、例えばＲＩＥ法により絶縁膜９、相変化膜８、絶縁膜７、及びゲート絶縁膜３をエッチング除去し、第１の開口部を形成する。レジスト膜を剥離する。
【００４７】
続いて、図１５に示すように、第１の開口部及びトランジスタ部上に金属膜１０、窒化金属膜１１、及びビア１２を順次、積層堆積する。ここで、金属膜１０及び窒化金属膜１１に使用される金属にチタン（Ｔｉ）を用いているが、タングステン（W）やアルミニウム（ＡＬ）などの金属を用いてもよい。ビア１２には、タングステン（W）を用いているが、他の金属やカーボンナノチューブ（ＣＮＴ）などを用いてもよい。
【００４８】
そして、図１６に示すように、例えばＣＭＰ法を用いて絶縁膜９表面が露出するまでビア１２、窒化金属膜１１、及び金属膜１０を研磨する。
【００４９】
次に、図１７に示すように、反応防止膜１３及び熱バッファ膜１４を順次、積層形成する。反応防止膜１３には、例えばシリコン窒化膜（ＳｉＮ）を用い、熱バッファ膜１４には、例えば窒化チタン（ＴｉＮ）などの窒化金属膜を用いる。
【００５０】
続いて、図１８に示すように、メモリトランジスタ及びセレクトトランジスタの一部以外の領域上の反応防止膜１３及び熱バッファ膜１４を、例えばＲＩＥ法により選択的にエッチング除去する。層間絶縁膜としての絶縁膜１５を堆積する。層間絶縁膜としての絶縁膜１５を堆積後、例えばＣＭＰ法を用いて配線層１４表面が露出するまで絶縁膜１５を研磨する。
【００５１】
再度絶縁膜１５を堆積後、セレクトトランジスタとセレクトトランジスタの間の金属膜１０、窒化金属膜１１、及びビア１２が埋設される第１の開口部上の絶縁膜１５を選択的にエッチング除去し、第２の開口部を形成する。第２の開口部及び絶縁膜１５上に、金属膜１６、窒化金属膜１７、及びビア１８を順次、積層堆積する。ここで、金属膜１６及び窒化金属膜１７に使用される金属にチタン（Ｔｉ）を用いているが、タングステン（W）やアルミニウム（ＡＬ）などの金属を用いてもよい。ビア１８には、タングステン（W）を用いているが、他の金属やカーボンナノチューブ（ＣＮＴ）などを用いてもよい。例えばＣＭＰ法を用いて絶縁膜１５表面が露出するまでビア１８、窒化金属膜１７、及び金属膜１６を研磨する。
【００５２】
金属膜１６、窒化金属膜１７、及びビア１８と接するビット線配線としての配線層１９を形成する。配線層１９形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、相変化メモリ（ＰＲＡＭ）４０が完成する。
【００５３】
上述したように、本実施例の半導体記憶装置及びその製造方法では、メモリトランジスタと相変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。メモリセルアレイでは、トランジスタ上に絶縁膜５を介して相変化膜８が設けられ、相変化膜８上に絶縁膜を介して熱バッファ膜１４が設けられる。第１の開口部は、相変化膜８を貫通するように高濃度拡散層２ｃ上に設けられる。メモリセルアレイのトランジスタのソース或いはドレイン、及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。セレクトトランジスタのソース及びドレインの一方及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。セレクトトランジスタのソース及びドレインの他方は、第１の開口部に埋設されるビア１２と電気的に接続される。ゲート電極膜４、ゲート電極膜４上の相変化膜８、及び相変化膜８上の熱バッファ膜１４は、半導体基板１に対して水平方向に、それぞれ段差がなく配置形成される。
【００５４】
このため、Ｃｈａｉｎ構造部のコンタクトとメモリトランジスタのコンタクトを同時形成でき、Ｃｈａｉｎ構造部のコンタクトとセレクトトランジスタのコンタクトを同時形成できる。したがって、相変化メモリ（Ｃｈａｉｎ  ＰＲＡＭ）の製造工程数数を大幅に削減することができる。また、平坦化を達成でき配線層１９上に設けられる配線層の狭小化、多層配線化が容易となる。
【００５５】
なお、本実施例では、ゲート電極膜４にアモルファスシリコン膜を用いているが金属シリサイド膜などを用いてもよい。また、反応防止膜１３と熱バッファ膜１４を同時にエッチング除去しているが、熱バッファ膜１４のみエッチングし、反応防止膜１３を残置してもよい。
【実施例２】
【００５６】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１９は抵抗スイッチメモリを示す回路図、図２０は抵抗スイッチメモリ（ＲＲＡＭ）のメモリセルアレイを示す断面図である。本実施例では、半導体基板の水平方向に、メモリセルを複数直列接続したｃｈａｉｎ  ＲＲＡＭを設けている。
【００５７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５８】
図１９に示すように、半導体記憶装置としての抵抗スイッチメモリ５０には、メモリセルアレイ、ワード線選択回路４１ａ、及びセンスアンプ４２ａが設けられる。メモリセルアレイには、第１のメモリセル部、セレクトトランジスタ部、及び第２のメモリセル部が設けられる。抵抗スイッチメモリ５０は、Ｃｈａｉｎ  ＲＲＡＭ（Resistive  Random  Access  Memory）である。ここでは、抵抗スイッチメモリ５０の入出力部などの図示及び説明は省略する。
【００５９】
第１のメモリセル部では、ビット線ＢＬ１に平行して、メモリトランジスタと抵抗変化素子を並列接続したメモリセルがｍ個直列接続（縦続接続ともいう）され、ビット線ＢＬ２に平行して、メモリトランジスタと抵抗変化素子を並列接続したメモリセルがｍ個直列接続される。ここで、ｍは２以上の整数であり、ｍの最大値はＣｈａｉｎ  ＲＲＡＭの要求される電気的特性により決定される。
【００６０】
メモリトランジスタＭＴ１ａと抵抗変化素子ＨＲ１ａ、メモリトランジスタＭＴ１ｈと抵抗変化素子ＨＲ１ｈ、メモリトランジスタＭＴ２ａと抵抗変化素子ＨＲ２ａ、メモリトランジスタＭＴ２ｈと抵抗変化素子ＨＲ２ｈがそれぞれ並列接続される。具体的には、メモリトランジスタのソース及びドレインの一方が抵抗変化素子の一端に接続され、メモリトランジスタのソース及びドレインの他方が抵抗変化素子の他端に接続される。
【００６１】
メモリトランジスタＭＴ１ｈと抵抗変化素子ＨＲ１ｈの一端、及びメモリトランジスタＭＴ２ｈと抵抗変化素子ＨＲ２ｈの一端は、それぞれソース線ＳＬ１に接続される。
【００６２】
第２のメモリセル部では、ビット線ＢＬ１に平行して、メモリトランジスタと抵抗変化素子を並列接続したメモリセルがｍ個直列接続され、ビット線ＢＬ２に平行して、メモリトランジスタと抵抗変化素子を並列接続したメモリセルがｍ個直列接続される。
【００６３】
メモリトランジスタＭＴ１１ａと抵抗変化素子ＨＲ１１ａ、メモリトランジスタＭＴ１１ｈと抵抗変化素子ＨＲ１１ｈ、メモリトランジスタＭＴ２２ａと抵抗変化素子ＨＲ２２ａ、メモリトランジスタＭＴ２２ｈと抵抗変化素子ＨＲ２２ｈがそれぞれ並列接続される。具体的には、メモリトランジスタのソース及びドレインの一方が抵抗変化素子の一端に接続され、メモリトランジスタのソース及びドレインの他方が抵抗変化素子の他端に接続される。
【００６４】
メモリトランジスタＭＴ１１ｈと抵抗変化素子ＨＲ１１ｈの一端、及びメモリトランジスタＭＴ２２ｈと抵抗変化素子ＨＲ２２ｈの一端は、それぞれソース線ＳＬ１１に接続される。
【００６５】
セレクトトランジスタＳＧ１のソース及びドレインの一方は、メモリトランジスタＭＴ１ａ及び抵抗変化素子ＨＲ１ａに接続され、セレクトトランジスタＳＧ２のソース及びドレインの一方は、メモリトランジスタＭＴ１１ａ及び抵抗変化素子ＨＲ１１ａに接続され、セレクトトランジスタＳＧ１１のソース及びドレインの一方は、メモリトランジスタＭＴ２ａ及び抵抗変化素子ＨＲ２ａに接続され、セレクトトランジスタＳＧ１２のソース及びドレインの一方は、メモリトランジスタＭＴ２２ａ及び抵抗変化素子ＨＲ２２ａに接続される。
【００６６】
ワード線選択回路４１ａは、ワード線ＷＬ１乃至ＷＬｍ、及びワード線ＷＬＡ１乃至ＷＬＡｍを介して、第１及び第２のメモリセル部のメモリトランジスタのゲートに、それぞれワード線制御信号を出力する。ワード線制御信号にもとづいて第１及び第２のメモリセル部のメモリトランジスタが“ＯＮ”、“ＯＦＦ”動作し、抵抗変化素子に情報が記憶される。
【００６７】
センスアンプ４２ａは、ビット線ＢＬ１及びビット線ＢＬ２に接続され、セレクトトランジスタ及びビット線接続線を介して、第１及び第２のメモリセル部に記憶されるデータを入力し、その情報を増幅出力する。
【００６８】
図２０に示すように、抵抗スイッチメモリ５０では、メモリトランジスタとセレクトトランジスタの一部の絶縁膜５、絶縁膜６、及び絶縁膜７上には、抵抗変化膜２１が設けられる。絶縁膜７及び抵抗変化膜２１上には、層間絶縁膜としての絶縁膜２２が設けられる。
【００６９】
コンタクト拡散層として高濃度拡散層２ｃ上の絶縁膜７及び絶縁膜２２には、第１のコンタクト開口部（セレクトトランジスタとセレクトトランジスタの間）が設けられ、メモリトランジスタ部及びセレクトトランジスタ部では絶縁膜７、抵抗変化膜２１、及び絶縁膜２２には第１のコンタクト開口部が設けられる。第１のコンタクト開口部には、金属膜１０、窒化金属膜１１、及びビア１２が埋設される。
【００７０】
メモリトランジスタのソース或いはドレインとメモリトランジスタ上の抵抗変化膜２１は、金属膜１０、窒化金属膜１１、及びビア１２で接続され、メモリセルを構成する。
【００７１】
ここで、抵抗スイッチメモリ（Ｃｈａｉｎ  ＲＲＡＭ）５０が従来と比較して異なる点は、
ａ）メモリトランジスタのソース或いはドレイン、及び抵抗変化膜２１は、第１の開口部に埋設されたビア１２で電気的に接続される。
【００７２】
ｂ）セレクトトランジスタのソース或いはドレインは、第１の開口部に埋設されたビアで電気的に接続される。
【００７３】
ｃ）ゲート電極膜４、及びゲート電極膜４上の抵抗変化膜２１は、半導体基板１に対して水平方向に、それぞれ段差がなく配置形成される。
【００７４】
以上の理由により、Ｃｈａｉｎ構造部のコンタクトとメモリトランジスタのコンタクトを同時形成でき、Ｃｈａｉｎ構造部のコンタクトとセレクトトランジスタのコンタクトを同時形成できる。このため、抵抗スイッチメモリ（Ｃｈａｉｎ  ＲＲＡＭ）５０の製造工程数数を大幅に削減することができる。また、平坦化を達成でき配線層１９上に設けられる配線層の狭小化、多層配線化が容易となる。
【００７５】
次に、抵抗スイッチメモリ（ＲＲＡＭ）の製造方法について、図２１を参照して説明する。図２１は抵抗スイッチメモリ（ＲＲＡＭ）の製造工程を示す断面図である。なお、層間絶縁膜としての絶縁膜７のＣＭＰ法による研磨までは、実施例１と同様なので説明を省略する。
【００７６】
図２１に示すように、絶縁膜５乃至７上に抵抗変化膜２１を堆積し、例えばＲＩＥ法により選択的にメモリトランジスタ及びセレクトトランジスタの一部領域以外の抵抗変化膜２１を選択的にエッチング除去する。ここで、抵抗変化膜２１に遷移金属酸化膜を用いている。
【００７７】
次に、層間絶縁膜としての絶縁膜７を堆積し、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて抵抗変化膜２１表面が露出するまで絶縁膜７を研磨し、抵抗スイッチメモリ５０の表面を平坦化する。層間絶縁膜２２を堆積後、周知のリソグラフィー法を用いて、図示しないレジスト膜をマスクとして、例えばＲＩＥ法により絶縁膜２２、抵抗変化膜２１、絶縁膜７、及びゲート絶縁膜３をエッチング除去し、第１の開口部を形成する。レジスト膜を剥離する。
【００７８】
続いて、第１の開口部及びトランジスタ部上に金属膜１０、窒化金属膜１１、及びビア１２を順次、積層堆積する。
【００７９】
そして、例えばＣＭＰ法を用いて絶縁膜２２表面が露出するまでビア１２、窒化金属膜１１、及び金属膜１０を研磨する。次に、層間絶縁膜としての絶縁膜１５を形成する。この工程以降は実施例１と同様なので説明を省略する。
【００８０】
上述したように、本実施例の半導体記憶装置及びその製造方法では、メモリトランジスタと抵抗変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。メモリセルアレイでは、トランジスタ上に絶縁膜５を介して抵抗変化膜２１が設けられる。第１の開口部は、抵抗変化膜２１を貫通するように高濃度拡散層２ｃ上に設けられる。メモリセルアレイのトランジスタのソース或いはドレイン、及び抵抗変化膜２１は、第１の開口部に埋設されるビア１２により電気的に接続される。セレクトトランジスタのソース及びドレインの一方及び抵抗変化膜２１は、第１の開口部に埋設されるビア１２により電気的に接続される。セレクトトランジスタのソース及びドレインの他方は、第１の開口部に埋設されるビア１２と電気的に接続される。ゲート電極膜４、及びゲート電極膜４上の抵抗変化膜２１は、半導体基板１に対して水平方向に、それぞれ段差がなく配置形成される。
【００８１】
このため、Ｃｈａｉｎ構造部のコンタクトとメモリトランジスタのコンタクトを同時形成でき、Ｃｈａｉｎ構造部のコンタクトとセレクトトランジスタのコンタクトを同時形成できる。したがって、抵抗スイッチメモリ（Ｃｈａｉｎ  ＲＲＡＭ）の製造工程数数を大幅に削減することができる。また、平坦化を達成でき配線層１９上に設けられる配線層の狭小化、多層配線化が容易となる。
【００８２】
なお、本実施例では、抵抗変化膜２１に遷移金属酸化膜を用いているが、遷移金属をドープしたペロブスカイト型酸化膜を用いてもよい。なお、遷移金属酸化膜とは、ニッケル酸化物、ニオブ酸化物、銅酸化物、ハフニウム酸化物、又はジルコニウム酸化物を含む遷移金属酸化物である。
【実施例３】
【００８３】
次に、本発明の実施例３に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図２２は相変化メモリのメモリセルアレイを示す断面図である。本実施例では、相変化メモリのメモリセルの構造を変更している。
【００８４】
図２２に示すように、相変化メモリ４０ａでは、相変化膜８上にメモリトランジスタを形成し、メモリトランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成される（実施例１とは逆構造）。
【００８５】
半導体基板１の主面（第一主面）に熱バッファ膜１４ａ及び熱バッファ膜１４ｂが積層形成される。熱バッファ膜１４ａ及び熱バッファ膜１４ｂはソース線配線に接続される。熱バッファ膜１４ｂ上には、反応防止膜１３及び相変化膜８がメモリトランジスタ形成予定部に設けられる。熱バッファ膜１４ｂ上のセレクトトランジスタ形成予定部には層間絶縁膜としての絶縁膜２３が設けられる。相変化膜８及び絶縁膜２３上には、層間絶縁膜としての絶縁膜２４及びＳＯＩ基板３１ａが積層形成される。
【００８６】
ＳＯＩ基板３１ａの主面（第１主面）には、ＳＯＩ基板３１ａとは逆導電型の高濃度拡散層２ａ、高濃度拡散層２ｂ、及び高濃度拡散層２ｃが選択的に設けられる。ここで、高濃度拡散層２ａ、高濃度拡散層２ｂはメモリトランジスタのソース或いはドレインとして機能する。高濃度拡散層２ｃは高濃度拡散層２ａ及び高濃度拡散層２ｂよりも半導体基板１に深く形成され、メモリトランジスタのコンタクト拡散層として機能する。
【００８７】
ＳＯＩ基板３１ａ上にゲート絶縁膜３、ゲート電極膜４、及び絶縁膜５が選択的に積層形成される。ゲート絶縁膜３、ゲート電極膜４、及び絶縁膜５の側面には側壁膜としての絶縁膜６が選択的に設けられる。絶縁膜５及び６上には、層間絶縁膜としての絶縁膜７が形成される。絶縁膜５乃至７上には、層間絶縁膜としての絶縁膜９が設けられる。
【００８８】
メモリトランジスタとメモリトランジスタの間、メモリトランジスタとセレクトトランジスタの間、及びセレクトトランジスタとセレクトトランジスタの間には、高濃度拡散層２ｃを貫通分離するように第１のコンタクト開口部が設けられる。メモリトランジスタとメモリトランジスタの間の第１のコンタクト開口部の底部は反応防止膜１３と接する。メモリトランジスタとセレクトトランジスタの間、及びセレクトトランジスタとセレクトトランジスタの間の第１のコンタクト開口部の底部は絶縁膜２３と接する。
【００８９】
第１のコンタクト開口部には、金属膜１０、窒化金属膜１１、及びビア１２が埋設される。メモリトランジスタとメモリトランジスタの間の第１のコンタクト開口部、及びメモリトランジスタとセレクトトランジスタの間の第１のコンタクト開口部に埋設される金属膜１０、窒化金属膜１１、及びビア１２は、相変化膜８と電気的に接続され、メモリトランジスタのソース或いはドレインとしての高濃度拡散層２ｃと電気的に接続される。メモリトランジスタとセレクトトランジスタの間、及びセレクトトランジスタとセレクトトランジスタの間の第１のコンタクト開口部に埋設される金属膜１０、窒化金属膜１１、及びビア１２は、セレクトトランジスタのソース或いはドレインとしての高濃度拡散層２ｃと電気的に接続される。相変化膜８とその上のメモリトランジスタはメモリセルを構成する。
【００９０】
絶縁膜５乃至７、金属膜１０、窒化金属膜１１、及びビア１２上には層間絶縁膜としての絶縁膜９及び１５が積層形成される。セレクトトランジスタとセレクトトランジスタの間の金属膜１０、窒化金属膜１１、及びビア１２上の絶縁膜９及び１５には第２のコンタクト開口部が設けられる。第２のコンタクト開口部には、金属膜１６、窒化金属膜１７、及びビア１８が埋設される。金属膜１６、窒化金属膜１７、及びビア１８上には、金属膜１６、窒化金属膜１７、及びビア１８と接続されるビット線配線としての配線層１９が設けられる。
【００９１】
なお、第２のコンタクト開口部の中央を中心として、セレクトトランジスタとメモリトランジスタが左右に配置（鏡面対称）される。メモリトランジスタのゲート電極膜４は図示しないビアなどを介してワード線配線に接続される。反応防止膜１３は、相変化膜８と熱バッファ膜１４ａ、熱バッファ膜１４ｂ、金属膜１０、窒化金属膜１１、及びビア１２とが相変化メモリ４０ａの製造工程等の熱処理工程で反応するのを防止し、相変化膜８の拡散を防止する。反応防止膜１３には、例えばシリコン窒化膜（ＳｉＮ）を用いている。
【００９２】
ここで、相変化メモリ（Ｃｈａｉｎ  ＰＲＡＭ）４０ａが従来と比較して異なる点は、
ａ）相変化膜８と、メモリトランジスタのソース或いはドレインとが、第１の開口部に埋設されたビア１２で電気的に接続される。
【００９３】
ｂ）セレクトトランジスタのソース或いはドレインは、第１の開口部に埋設されたビアで電気的に接続される。
【００９４】
ｃ）熱バッファ膜１４ａ及び熱バッファ膜１４ｂ、熱バッファ膜１４ａ及び１４ｂ上の相変化膜８、ゲート電極膜４は、半導体基板１に対して水平方向に、それぞれ段差がなく配置形成される。
【００９５】
以上の理由により、Ｃｈａｉｎ構造部のコンタクトとメモリトランジスタのコンタクトを同時形成でき、Ｃｈａｉｎ構造部のコンタクトとセレクトトランジスタのコンタクトを同時形成できる。このため、相変化メモリ（Ｃｈａｉｎ  ＰＲＡＭ）４０ａの製造工程数数を大幅に削減することができる。また、平坦化を達成でき配線層１９上に設けられる配線層の狭小化、多層配線化が容易となる。
【００９６】
次に、相変化メモリの製造方法について、図２３乃至図３２を参照して説明する。図２３乃至図３２は相変化メモリの製造工程を示す図である。なお、図２３（ａ）乃至図３２（ａ）は相変化メモリの表面図、図２３（ｂ）乃至図３２（ｂ）は、図２３（ａ）のＢ−Ｂ線に沿う相変化メモリの断面図である。
【００９７】
まず、図２３に示すように、半導体基板１の主面（第一主面）に熱バッファ膜１４ａ、熱バッファ膜１４ｂ、反応防止膜１３、及び相変化膜８を順次、積層形成する。ここで、半導体基板１には、例えばＰ型シリコン基板を用いている。熱バッファ膜１４ａには、チタン（Ｔｉ）を用いているが、タングステン（W）などの金属を用いてもよい。熱バッファ膜１４ｂには、窒化チタン（ＴｉＮ）を用いているが、タングステン（W）などの窒化金属を用いてもよい。
【００９８】
次に、図２４に示すように、例えばＲＩＥ法を用いて、メモリトランジスタ形成予定領域以外の相変化膜８及び反応防止膜１３をエッチング除去する。層間絶縁膜としての絶縁膜２３を堆積後、例えばＣＭＰ法を用いて、相変化膜８の表面が露出するまで絶縁膜を平坦研磨する。
【００９９】
続いて、図２５に示すように、層間絶縁膜２４を堆積後、例えばシリコンエピタキシャル成長によりＰ型ＳＯＩ基板３１ａを形成する。ここで、ＳＯＩ基板３１ａの形成には熱バッファ膜１４ａ、熱バッファ膜１４ｂ、及び相変化膜８が変形したり、反応防止膜１３の配線層１４ａ及び配線層１４ｂと相変化膜８が反応を防止する反応防止能力が低下したりしないように、比較的低温シリコンエピタキシャル成長を採用するのが好ましい。シリコンエピタキシャル成長後、周知のリソグラフィー法を用いて、図示しないレジスト膜をマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法により、トランジスタなどの素子領域以外の領域をエッチングして半導体基板１を露出する。レジスト膜を剥離する。
【０１００】
そして、図２６に示すように、ＳＯＩ基板３１ａの主面（第一主面）にゲート絶縁膜３を形成する。ここでは、ゲート絶縁膜３に比較的低温で形成可能な高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いはシリコン膜を熱酸化したシリコン酸化膜を用いてもよい。
【０１０１】
次に、図２７に示すように、ゲート電極膜４及び絶縁膜５を順次積層形成する。ここでは、ゲート電極膜４には、例えば不純物が高濃度にドープされ、比較的低温で形成された高濃度アモルファスシリコン膜を用いているが、高濃度多結晶シリコン膜などを用いてもよい。
【０１０２】
続いて、図２８に示すように、例えばＲＩＥ法により絶縁膜５及びゲート電極膜４を選択的にエッチング除去する。ゲート電極膜４及び絶縁膜５をマスクとして、例えばイオン注入法により半導体基板１の主面にＮ型の不純物をイオン注入し、熱処理によりイオン注入層を活性化させて高濃度拡散層２を形成する。
【０１０３】
そして、図２９に示すように、ゲート側壁膜に用いられる絶縁膜６を堆積後、例えばＲＩＥ法によりゲート側壁部分に絶縁膜６を選択的に形成する。高濃度拡散層２と同じ導電型（Ｎ型）の不純物を、例えばイオン注入法により半導体基板１の主面にイオン注入し、熱処理によりイオン注入層を活性化させて高濃度拡散層２ｃを形成する。
【０１０４】
次に、図３０に示すように、層間絶縁膜としての絶縁膜７を堆積後、例えばＣＭＰ法を用いて絶縁膜７を平坦研磨する。周知のリソグラフィー法を用いて、図示しないレジスト膜をマスクとして、例えばＲＩＥ法により絶縁膜５乃至７、ゲート絶縁膜３、ＳＯＩ基板３１ａ、絶縁膜２４、相変化膜８、及び絶縁膜２３の一部をエッチング除去し、第１の開口部を形成する。レジスト膜を剥離する。
【０１０５】
続いて、図３１に示すように、第１の開口部及びトランジスタ部上に金属膜１０、窒化金属膜１１、及びビア１２を順次、積層堆積する。積層堆積後、例えばＣＭＰ法を用いて絶縁膜５表面が露出するまでビア１２、窒化金属膜１１、及び金属膜１０を研磨する。
【０１０６】
そして、図３２に示すように、層間絶縁膜９及び１５を積層堆積し、セレクトトランジスタとセレクトトランジスタの間の金属膜１０、窒化金属膜１１、及びビア１２が埋設される第１の開口部上の絶縁膜９及び１５を選択的にエッチング除去し、第２の開口部を形成する。第２の開口部及び絶縁膜１５上に、金属膜１６、窒化金属膜１７、及びビア１８を順次、積層堆積する。積層堆積後、例えばＣＭＰ法を用いて絶縁膜１５表面が露出するまでビア１８、窒化金属膜１７、及び金属膜１６を研磨する。金属膜１６、窒化金属膜１７、及びビア１８と接するビット線配線としての配線層１９を形成する。配線層１９形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、相変化メモリ（ＰＲＡＭ）４０ａが完成する。
【０１０７】
上述したように、本実施例の半導体記憶装置及びその製造方法では、メモリトランジスタと相変化膜が並列接続されるメモリセルが複数個直列接続されたメモリセル部とセレクトトランジスタ部から構成されるメモリセルアレイが設けられる。メモリセルアレイでは、半導体基板１上に熱バッファ膜１４ａ及び１４ｂが設けられ、熱バッファ膜１４ａ及び１４ｂ上に反応防止膜１３を介して相変化膜８が設けられ、相変化膜８上にメモリトランジスが設けられ、熱バッファ膜１４ａ及び１４ｂ上に絶縁膜を介してセレクトトランジスタが設けられる。第１の開口部は、相変化膜８を貫通するように設けられる。メモリセルアレイのトランジスタのソース或いはドレイン、及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。セレクトトランジスタのソース及びドレインの一方及び相変化膜８は、第１の開口部に埋設されるビア１２により電気的に接続される。セレクトトランジスタのソース及びドレインの他方は、第１の開口部に埋設されるビア１２と電気的に接続される。メモリトランジスタ及びセレクトトランジスタのゲート電極膜４は、半導体基板１に対して水平方向に、それぞれ段差がなく配置形成される。
【０１０８】
このため、Ｃｈａｉｎ構造部のコンタクトとメモリトランジスタのコンタクトを同時形成でき、Ｃｈａｉｎ構造部のコンタクトとセレクトトランジスタのコンタクトを同時形成できる。したがって、相変化メモリ（Ｃｈａｉｎ  ＰＲＡＭ）の製造工程数数を大幅に削減することができる。また、平坦化を達成でき配線層１９上に設けられる配線層の狭小化、多層配線化が容易となる。
【０１０９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１１０】
例えば、実施例２では、メモリトランジスタ上に抵抗変化膜を形成したメモリセルを用いているが、抵抗変化膜上のＳＯＩ基板にメモリトランジスタを形成したメモリセルを用いてもよい。また、実施例３では、相変化膜上のＳＯＩ基板にメモリトランジスタ及びセレクトトランジスタを形成しているが、メモリトランジスタ及びセレクトトランジスタが設けられたＳＯＩ基板上に相変化膜を形成してもよい。
【０１１１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上に相変化素子とメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続される半導体記憶装置の製造方法であって、前記半導体基板上に、熱バッファ膜を形成する工程と、前記熱バッファ膜上に、前記熱バッファ膜に接する反応防止膜及び相変化膜を積層形成する工程と、前記相変化膜上に第１の層間絶縁膜及びＳＯＩ基板を積層形成する工程と、前記ＳＯＩ基板に前記メモリトランジスタを形成する工程と、前記メモリセルトランジスタ上に第２の層間絶縁膜を形成し、前記メモリトランジスタと前記メモリトランジスタの間の前記第２の層間絶縁膜、前記ＳＯＩ基板、前記第１の層間絶縁膜、及び前記相変化膜をエッチングし、コンタクト開口部を形成する工程と、前記開口部に埋設され、前記メモリトランジスタのソース或いはドレイン、前記相変化膜、及び前記反応防止膜に接続されるビアを形成する工程とを具備する半導体記憶装置の製造方法。
【０１１２】
（付記２）  前記相変化膜は、ＧＳＴ、ＡｓＳｂＴｅ、或いはＳｅＳｂＴｅであることを特徴とする付記１に記載の半導体記憶装置の製造方法。
【０１１３】
（付記３）  半導体基板上に抵抗変化素子とメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続される半導体記憶装置の製造方法であって、前記半導体基板上に、前記メモリセルトランジスタを形成する工程と、前記メモリセルトランジスタ上に第１の層間絶縁膜を介して抵抗変化膜を形成する工程と、前記抵抗変化膜上に第２の層間絶縁膜を形成し、前記メモリトランジスタと前記メモリトランジスタの間の前記第２の層間絶縁膜、前記抵抗変化膜、及び前記第１の層間絶縁膜をエッチングして、前記メモリトランジスタのソース或いはドレインの一部を露出するコンタクト開口部を形成する工程と、前記開口部に埋設され、前記メモリトランジスタのソース或いはドレイン及び前記抵抗変化膜に接続されるビアを形成する工程とを具備する半導体記憶装置の製造方法。
【０１１４】
（付記４）  前記抵抗変化膜は、ニッケル酸化物、ニオブ酸化物、銅酸化物、ハフニウム酸化物、又はジルコニウム酸化物を含む遷移金属酸化物、或いは遷移金属をドープしたペロブスカイト型酸化膜である付記３に記載の半導体記憶装置の製造方法。
【０１１５】
（付記５）  半導体基板と、前記半導体基板上に設けられる熱バッファ膜と、前記熱バッファ膜上に設けられる相変化素子と前記相変化素子上のメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続されるメモリセルアレイと、前記相変化素子の間に設けられ、隣接する前記相変化素子及び隣接する前記メモリトランジスタのソース或いはドレインを接続するビアとを具備することを特徴とする半導体記憶装置。
【０１１６】
（付記５）  半導体基板と、前記半導体基板上に設けられる抵抗変化素子と前記抵抗変化素子上のメモリトランジスタが並列接続されるメモリセルが、前記半導体基板の水平方向に複数段直列接続されるメモリセルアレイと、前記抵抗変化素子の間に設けられ、隣接する前記抵抗変化素子及び隣接する前記メモリトランジスタのソース或いはドレインを接続するビアとを具備する半導体記憶装置。
【図面の簡単な説明】
【０１１７】
【図１】本発明の実施例１に係る相変化メモリを示す回路図。
【図２】本発明の実施例１に係る相変化メモリのセルアレイを示す断面図。
【図３】本発明の実施例１に係る相変化メモリの読み出し動作を説明する等価回路図。
【図４】本発明の実施例１に係る相変化メモリの書き込み動作を説明する等価回路図。
【図５】本発明の実施例１に係る相変化メモリの消去動作を説明する等価回路図。
【図６】本発明の実施例１に係る相変化メモリの動作を説明する図。
【図７】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図８】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図９】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１０】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１１】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１２】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１３】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１４】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１５】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１６】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１７】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１８】本発明の実施例１に係る相変化メモリの製造工程を示す図。
【図１９】本発明の実施例２に係る抵抗スイッチメモリ（ＲＲＡＭ）を示す回路図。
【図２０】本発明の実施例２に係る抵抗スイッチメモリ（ＲＲＡＭ）のメモリセルアレイを示す断面図。
【図２１】本発明の実施例２に係る抵抗スイッチメモリ（ＲＲＡＭ）の製造工程を示す図。
【図２２】本発明の実施例３に係る相変化メモリのセルアレイを示す断面図。
【図２３】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図２４】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図２５】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図２６】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図２７】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図２８】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図２９】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図３０】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図３１】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【図３２】本発明の実施例３に係る相変化メモリの製造工程を示す図。
【符号の説明】
【０１１８】
１  半導体基板
２  、２ａ、２ｂ、２ｃ  高濃度拡散層
３  ゲート絶縁膜
４  ゲート電極膜
５〜７、９、１５、２２〜２４  絶縁膜
８  相変化膜
１０、１６  金属膜
１１、１７  窒化金属膜
１２、１８  ビア
１３  反応防止膜
１４、１４ａ、１４ｂ  熱バッファ膜
１９  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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