(57)【要約】【課題】バーズ・ビークの形成が抑制されて素子特性のばらつきが抑制された信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】半導体基板２０１と、半導体基板２０１表面部のチャネル領域２０２上に形成された第１の絶縁膜２０４と、第１の絶縁膜２０４上に形成された電荷蓄積層２０５と、電荷蓄積層２０５上に形成された第２の絶縁膜２０６と、第２の絶縁膜２０６上に形成された制御ゲート電極２０７と、電荷蓄積層２０５の底面、表面及び側面に形成されたＳｉ−Ｎ結合を含む第３の絶縁膜２０８と、を備える【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面部のチャネル領域上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極と、
前記電荷蓄積層の底面、表面及び側面に形成されたＳｉ−Ｎ結合を含む第３の絶縁膜と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３の絶縁膜中の窒素濃度は２ｅ１５ａｔｏｍｓ／ｃｍ２以上であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御ゲート電極の底面及び側面に形成されたＳｉ−Ｎ結合を含む第４の絶縁膜をさらに備えることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第４の絶縁膜中の窒素濃度は２ｅ１５ａｔｏｍｓ／ｃｍ２以上であることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成する工程と、
所定間隔を空けて第１の方向に沿って前記第１の電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、
前記第１の溝の内壁を酸窒化処理する工程と、
前記第１の溝を埋め込む埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜及び前記第１の電極層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御ゲート電極となる第２の電極層を形成する工程と、
前記第２の電極層上に第３の絶縁膜を形成する工程と、
所定間隔を空けて前記第１の方向に直交する第２の方向に沿って前記第３の絶縁膜、前記第２の電極層、前記第２の絶縁膜及び前記第１の電極層をエッチングして第２の溝を形成する工程と、
前記第２の溝の内壁を酸化処理する工程と、
前記第３の絶縁膜をマスクとして前記半導体基板に不純物を注入し、不純物拡散層領域を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２の溝の内壁を酸化処理した後、前記第２の溝の内壁を酸窒化処理する工程をさらに備えることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリには、浮遊ゲート電極とその上方に制御ゲート電極とを有し、この制御ゲート電極によって電界をかけ、ファウラー・ノルドハイム（Fowler-Nordheim、F-N）トンネリングによって浮遊ゲート電極に電荷を注入し、あるいは電荷を抜くことによりデータの電気的な書き込み及び消去を可能にする二重ゲート構造のものがある。
【０００３】
この構造では、浮遊ゲート電極となる多結晶シリコンの層がトンネル絶縁膜及びインターポリ絶縁膜に挟まれており、シリコン基板からの電子のＦ−Ｎトンネリングにより浮遊ゲート電極に注入される。この結果、浮遊ゲート電極の帯電に伴って、チャネル領域の反転閾値電圧が調整され、トランジスタのオンオフ状態が決定される。
【０００４】
このような不揮発性メモリにおいては絶縁膜の信頼性が重要となる。この信頼性においては、素子の微細化に伴いバーズ・ビーク（bird’s beak）の影響が大きくなる。このバーズ・ビークは、トンネル絶縁膜と浮遊ゲート電極を形成した後の後酸化工程において、酸化剤がトンネル絶縁膜のゲート端部から内部へ侵入し、チャネルが形成されるシリコン基板表面、多結晶シリコンで形成される浮遊ゲート電極表面を酸化することで形成されるものである。
【０００５】
バーズ・ビークが形成されると、その箇所は厚膜化し、トンネル電流が流れにくくなる。その結果、バーズ・ビークが形成されていない平坦薄膜箇所にトンネル電流が集中し、その箇所の膜質が劣化し、絶縁膜信頼性が低下する。トランジスタのチャネル長やチャネル幅が大きい場合は、バーズ・ビークが形成されても平坦薄膜箇所は絶縁膜の広範囲に渡ることから、トンネル電流集中の影響は小さいが、微細化が進むに伴い、バーズ・ビークの影響は大きくなる。
【０００６】
また、バーズ・ビークの量を制御することは困難であり、トンネル絶縁膜キャパシタンスのばらつき要因となり、このキャパシタンスのばらつきも装置性能劣化の一因となる。
【０００７】
チャネルが形成されるシリコン基板表面よりも、不純物濃度が高い多結晶シリコンで形成される浮遊ゲート電極表面側が厚く酸化されため、バーズ・ビーク形成を抑制するためには、浮遊ゲート電極の酸化抑制を行うことが必要となる。
【０００８】
トンネル絶縁膜ではないがインターポリ絶縁膜におけるバーズ・ビーク形成を抑制する手法が提案されている（例えば特許文献１参照）。これは、ＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層膜）の上下にシリコン窒化膜を挿入したＮＯＮＯＮ膜をインターポリ絶縁膜とし、バーズ・ビークの形成を抑制するものである。しかし、浮遊ゲート電極の側面や制御ゲート電極側面が窒化されていないことから、トランジスタゲート加工後の後酸化工程において、浮遊ゲート電極及び制御ゲート電極側面が酸化されて寸法が細ってしまう。ゲート電極を形成する多結晶シリコンは様々な面方位依存性があることから、後酸化における酸化量が、セルにより異なる。セル毎にゲート寸法のばらつきが発生することになる。従って、インターポリ絶縁膜界面に単にシリコン窒化膜を挿入しただけでは、バーズ・ビーク形成は抑制できても、浮遊ゲート電極を形成する多結晶シリコンの側壁酸化量のばらつき抑制は出来ない。
【０００９】
このセル形状のばらつきは、セルトランジスタの特性ばらつきとなる。トランジスタの特性ばらつきを吸収するために、例えば書き込み速度を遅くしなくてはならないなど、他の半導体装置性能を犠牲にしなくてはならず、総合的に、半導体装置性能劣化につながる。つまりセル形状のばらつき低減は非常に重要な技術開発項目である。
【特許文献１】特開平７−２４９６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はバーズ・ビークの形成が抑制されると共に、浮遊ゲート電極の側壁酸化量のばらつきが低減されて素子特性のばらつきが抑制された、信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板表面部のチャネル領域上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、前記電荷蓄積層の底面、表面及び側面に形成されたＳｉ−Ｎ結合を含む第３の絶縁膜と、を備えるものである。
【００１２】
本発明の一態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成する工程と、所定間隔を空けて第１の方向に沿って前記第１の電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして第１の溝を形成する工程と、前記第１の溝の内壁を酸窒化処理する工程と、前記第１の溝を埋め込む埋め込み絶縁膜を形成する工程と、前記埋め込み絶縁膜及び前記第１の電極層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御ゲート電極となる第２の電極層を形成する工程と、前記第２の電極層上に第３の絶縁膜を形成する工程と、所定間隔を空けて前記第１の方向に直交する第２の方向に沿って前記第３の絶縁膜、前記第２の電極層、前記第２の絶縁膜及び前記第１の電極層をエッチングして第２の溝を形成する工程と、前記第２の溝の内壁を酸化処理する工程と、前記第３の絶縁膜をマスクとして前記半導体基板に不純物を注入し、不純物拡散層領域を形成する工程と、を備えるものである。
【発明の効果】
【００１３】
本発明によれば、バーズ・ビークの形成を抑制し、浮遊ゲート電極の側壁酸化量のばらつきを低減することで素子特性のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態による不揮発性半導体記憶装置を図面に基づいて説明する。
【００１５】
図１に本発明の実施形態に係る不揮発性半導体記憶装置の概略構成を示す。本実施形態による不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであり、図１（ａ）はセルアレイ構造の上面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線（第１の方向）での縦断面の模式図を示す。不揮発性半導体記憶装置は、それぞれ浮遊ゲート電極及び制御ゲート電極を有する複数個のセルトランジスタＣＴ１〜ＣＴｎが直列に接続される。セルトランジスタＣＴ１のドレインが選択トランジスタＳＴ１を介してビット線ＢＬに接続され、セルトランジスタＣＴｎのソースが選択トランジスタＳＴ２を介してソース線に接続される。
【００１６】
セルトランジスタＣＴ１〜ＣＴｎ及び選択トランジスタＳＴ１、ＳＴ２は同一のウェル基板上に形成され、セルトランジスタＣＴ１〜ＣＴｎの制御ゲート電極は行方向（第１の方向に直交する第２の方向）に連続的に配列されたワード線ＷＬ１〜ＷＬｎにそれぞれ接続される。ワード線ＷＬ１〜ＷＬｎの一端はメタル配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。選択トランジスタＳＴ１、ＳＴ２のゲート電極はそれぞれ選択線ＳＬ１、ＳＬ２に接続される。図１（ａ）にはセルトランジスタＣＴ１〜ＣＴｎ及び選択トランジスタＳＴ１、ＳＴ２が１列しか示されていないが、この不揮発性半導体記憶装置には直列に接続されたセルトランジスタＣＴ１〜ＣＴｎ及び選択トランジスタＳＴ１、ＳＴ２が所定間隔を空けて第２の方向に沿って複数列形成されている。
【００１７】
図２（ａ）に図１（ａ）に示すＡ−Ａ’線（第１の方向）での縦断面の概略構成、図２（ｂ）にＢ−Ｂ’線（第２の方向）での縦断面の概略構成を示す。
【００１８】
不揮発性半導体記憶装置はシリコン基板２０１表面部にチャネル領域２０２を挟んでソース・ドレイン領域２０３が形成されており、シリコン基板２０１上にはトンネル酸化膜２０４が形成されている。
【００１９】
さらにトンネル酸化膜２０４上には所定間隔を空けて第２の方向に沿って、多結晶シリコンで形成される浮遊ゲート電極２０５、インターポリ絶縁膜２０６、多結晶シリコンで形成される制御ゲート電極２０７が順次積層されている。
【００２０】
また、所定間隔をもって第１の方向に沿って埋め込み型の素子分離領域２１０が形成されている。
【００２１】
浮遊ゲート電極２０５の表面、側面、下面及び制御ゲート電極２０７の下面、側面にはＳｉ−Ｎ結合を含む層（窒素析出層）２０８が形成されている。また、浮遊ゲート電極２０５、インターポリ絶縁膜２０６及び制御ゲート電極２０７の側壁にはシリコン酸化膜２０９が形成され、素子分離領域２１０の側壁部及び底部にはシリコン酸化膜２１１が形成されている。また、素子分離領域２１０の底部のシリコン酸化膜２１１の下部にはＳｉ−Ｎ結合を含む層（窒素析出層）２０８が形成されている。トンネル酸化膜２０４はシリコンオキシナイトライド膜、インターポリ絶縁膜２０６はＯＮＯ膜である。
【００２２】
浮遊ゲート電極２０５、制御ゲート電極２０７を覆うようにＳｉ−Ｎ結合を含む層（窒素析出層）２０８が形成されており、酸化剤が浮遊ゲート電極２０５、制御ゲート電極２０７に到達することを防止し、バーズ・ビークの形成を抑制することができる。また、ゲートの細り、ゲート寸法のばらつきを抑制することができる。
【００２３】
このように本実施形態による不揮発性半導体記憶装置は装置性能が向上した信頼性の高いものとなる。
【００２４】
次に、この不揮発性半導体記憶装置の製造方法を図３〜図１８（図９除く）に示す工程断面図を用いて説明する。工程断面図は同一の工程に対して第１の方向と第１の方向に直交する第２の方向の２方向の垂直断面を示している。
【００２５】
図３に示すように、シリコン基板３０１上に熱酸化法を用いて膜厚９ｎｍのシリコン酸化膜を形成し、このシリコン酸化膜をアンモニア（ＮＨ３）ガスで窒化し、シリコンオキシナイトライド膜３０２を形成する。
【００２６】
図４に示すように、シリコンオキシナイトライド膜３０２上にＣＶＤ法により膜厚１００ｎｍの多結晶シリコン膜４０１を形成する。さらに、多結晶シリコン膜４０１上にシリコン窒化膜４０２、シリコン酸化膜４０３を堆積する。
【００２７】
図５に示すように、シリコン酸化膜４０３上にフォトレジスト５０１を塗布し、リソグラフィ法により所定間隔を空けて第１の方向に沿って帯状になるようにパターニングし、それをマスクとしてシリコン酸化膜４０３をＲＩＥ（反応性イオンエッチング）加工する。
【００２８】
図６に示すように、フォトレジスト５０１を除去し、シリコン酸化膜４０３をマスクとしてシリコン窒化膜４０２、多結晶シリコン膜４０１、シリコンオキシナイトライド膜３０２及びシリコン基板３０１をＲＩＥ加工し、トレンチ６０１を形成する。
【００２９】
図７に示すように、トレンチ６０１の内壁を酸化し、シリコン酸化膜７０１を形成する。トレンチ６０１内壁の酸化にはラジカル酸化を用いるのが好適である。
【００３０】
図８に示すように、一酸化窒素（ＮＯ）又は一酸化二窒素（Ｎ２Ｏ）ガスにより酸窒化処理を行う。窒素がシリコン酸化膜７０１を通過してシリコン基板３０１、多結晶シリコン４０１の表面に析出し、Ｓｉ−Ｎ結合を有する層（窒素析出層）８０１が形成される。
【００３１】
図９に酸化耐性と界面窒素濃度との関係を示す。サンプルは、シリコン基板上に熱酸化処理で５ｎｍのシリコン酸化膜を形成し、その後、一酸化窒素（ＮＯ）雰囲気で窒化処理を行うことによりシリコンとシリコン酸化膜界面に窒素を析出させている。析出させた窒素濃度は、０．８ｅ１５〜１．３ｅ１６ａｔｏｍｓ／ｃｍ２まで振っている。その構造で、シリコン酸化膜上から、１０８５℃、６０ｓｅｃのＲＴＯ（Rapid Thermal Oxidation）を行い、界面に析出している窒素層を通過し、下地シリコン基板が酸化されるか否かを調べた。図９の縦軸はシリコン基板上の酸化膜厚、横軸はシリコン基板とシリコン酸化膜界面に析出した窒素濃度である。
【００３２】
シリコン基板上の酸化膜厚が、初期酸化膜厚である５ｎｍを維持出来ていれば、窒素は酸化剤に対するブロック性を有することになる。それに対し、５ｎｍ以上のシリコン酸化膜が形成されると、窒素層を通じて、シリコン基板が突き抜け酸化されたことを意味し、酸化耐性が低いと言える。図９より窒素濃度が大きくなるに伴い、窒素層を通じての突き抜け酸化が抑制される傾向にあることが分かる。窒素濃度は２ｅ１５ａｔｏｍｓ／ｃｍ２以上で突き抜け酸化が大きく抑制され、好ましくは５ｅ１５ａｔｏｍｓ／ｃｍ２とすることで、シリコン基板の酸化膜厚は５．４ｎｍと変化せず、酸化耐性が十分であることを意味する。
【００３３】
従って、Ｓｉ−Ｎ結合を有する層（窒素析出層）８０１の窒素濃度は２ｅ１５ａｔｏｍｓ／ｃｍ２以上が好適であり、好ましくは５ｅ１５ａｔｏｍｓ／ｃｍ２以上である。
【００３４】
図１０に示すように、プラズマＣＶＤ法によりシリコン酸化膜（埋め込み絶縁膜）１００１を堆積し、ＣＭＰ法によりシリコン窒化膜４０２上面まで平坦化する。
【００３５】
図１１に示すように、エッチングにより埋め込み絶縁膜１００１の高さを低くし、多結晶シリコン膜４０１上面が露出するようにウェットエッチング処理によりシリコン窒化膜４０２を剥離し、素子分離構造を形成する。
【００３６】
図１２に示すように、多結晶シリコン膜４０１及び埋め込み絶縁膜１００１を覆うようにＯＮＯ膜１２０１を形成する。膜厚構成は、ＳｉＯ２／ＳｉＮ／ＳｉＯ２＝６ｎｍ／６ｎｍ／６ｎｍとした。
【００３７】
図１３に示すように、ＯＮＯ膜１２０１上にＬＰＣＶＤ法により膜厚２００ｎｍの多結晶シリコン膜１３０１、膜厚１５０ｎｍのシリコン窒化膜１３０２を形成する。
【００３８】
図１４に示すように、シリコン窒化膜１３０２上にフォトレジスト１４０１を塗布し、リソグラフィ法により所定間隔を空けて第２の方向に沿って帯状になるようにパターニングし、それをマスクとしてシリコン窒化膜１３０２をＲＩＥ加工する。
【００３９】
図１５に示すように、フォトレジスト１４０１を除去し、シリコン窒化膜１３０２をマスクにして、多結晶シリコン膜１３０１、ＯＮＯ膜１２０１、多結晶シリコン膜４０１を垂直方向に順次ＲＩＥ加工する。
【００４０】
図１６に示すように、熱酸化法又はラジカル酸化法を用いて多結晶シリコン膜１３０１、ＯＮＯ膜１２０１、多結晶シリコン膜４０１の側壁にシリコン酸化膜１６０１を形成する。この工程は後酸化工程と呼ばれ、ＲＩＥエッチングによりＯＮＯ膜１２０１に導入されたダメージを回復させる。
【００４１】
シリコン酸化膜１６０１形成時、酸化剤がシリコンオキシナイトライド膜３０２に侵入するが、Ｓｉ−Ｎ結合を含む層８０１により多結晶シリコン膜６０１の表面の酸化が抑制され、バーズ・ビーク形成が抑制される。これによりトンネル電流の局部集中が緩和され、トンネル絶縁膜（シリコンオキシナイトライド膜３０２）キャパシタンスのばらつきが小さくなる。
【００４２】
図１７に示すように、一酸化窒素（ＮＯ）又は一酸化二窒素（Ｎ２Ｏ）ガスにより酸窒化処理を行う。窒素がシリコン酸化膜１６０１を通過して多結晶シリコン膜１３０１の表面、ＯＮＯ膜１２０１と多結晶シリコン膜１３０１、４０１との界面に析出し、Ｓｉ−Ｎ結合を有する層（窒素析出層）１７０１が形成される。Ｓｉ−Ｎ結合を有する層（窒素析出層）１７０１の窒素濃度は２ｅ１５ａｔｏｍｓ／ｃｍ２以上が好適であり、好ましくは５ｅ１５ａｔｏｍｓ／ｃｍ２以上である。
【００４３】
図１８に示すように、イオン注入によって例えばリンイオンをシリコン基板３０１に打ち込み、熱アニールによって活性化させ、ソース・ドレイン領域１８０１を形成し、トランジスタ構造が形成される。
【００４４】
その後、層間絶縁膜（図示せず）を形成し、水雰囲気での酸化処理による層間絶縁膜の密度を高めるデンシファイ処理などの複数の酸化工程が行われる。酸化工程の際、Ｓｉ−Ｎ結合を有する層（窒素析出層）８０１、１７０１により酸化剤が多結晶シリコン膜４０１、１３０１に到達することが防止されるため、ゲートの細りやゲート寸法のばらつきを抑制することができる。
【００４５】
このようにして、バーズ・ビークの形成が抑制され、ゲート電極の側壁酸化量のばらつきが低減された信頼性の高い不揮発性半導体記憶装置を得ることができる。
【００４６】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、図７に示すトレンチ６０１内壁酸化の際、ＮＯ又はＮ２Ｏガスにより直接酸窒化処理を行ってＳｉ−Ｎ結合を有する層（窒素析出層）８０１を形成するようにしてもよい。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の概略構成図である。
【図２】同実施形態に係る不揮発性半導体記憶装置の断面図である。
【図３】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図４】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図５】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図６】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図７】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図８】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図９】酸化耐性と界面窒素濃度との関係を示す図である。
【図１０】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１１】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１２】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１３】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１４】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１５】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１６】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１７】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【図１８】同実施形態に係る不揮発性半導体記憶装置の製造方法を示す一工程の断面図である。
【符号の説明】
【００４８】
２０１  シリコン基板
２０２  チャネル領域
２０３  ソース・ドレイン領域
２０４  トンネル酸化膜
２０５  浮遊ゲート電極
２０６  インターポリ絶縁膜
２０７  制御ゲート電極
２０８  窒素を含む層
２１０  埋め込み絶縁膜
２０９、２１１  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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