(57)【要約】【課題】界面準位を低減し、特性変動及びリーク電流の少ない半導体製造装置及びその製造方法を提供する。【解決手段】半導体基板１上に拡散層４を形成し、拡散層４内の上部にソース拡散領域１０ａ及びドレイン拡散領域を形成し、拡散層４の上に、ゲート絶縁膜５を介してゲート電極８を形成し、ゲート電極８の上に保護膜１３を形成し、保護膜１３を覆うように絶縁層１４を形成し、絶縁層１４内に、保護膜１３を介してゲート電極８の側面に多結晶シリコンプラグ１５を形成し、その下方はゲート絶縁膜５及びゲート絶縁膜５と接している部分の保護膜１３を貫通して、ソース拡散領域１０ａまたはドレイン拡散領域にそれぞれ連結させ、保護膜１３中にフッ素を注入し、フッ素をゲート絶縁膜１５と拡散層４との間のシリコン‐絶縁膜界面まで拡散させることを特徴とする。【選択図】図７
2008262956.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に形成された拡散層と、
前記拡散層内の上部に設けられたソース拡散領域及びドレイン拡散領域と、
前記拡散層の上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート絶縁膜及び前記ゲート電極の上に形成された保護膜と、
前記保護膜を覆うように形成された絶縁層と、
前記絶縁層内に、前記保護膜を介して前記ゲート電極の側面に形成された多結晶シリコンプラグとを有し、
前記多結晶シリコンプラグの下方は、前記ゲート絶縁膜及び前記ゲート絶縁膜と接している部分の前記保護膜を貫通し、前記ソース拡散領域または前記ドレイン拡散領域にそれぞれ連結するように形成され、
前記保護膜はフッ素が注入されており、前記フッ素が前記ゲート絶縁膜と前記拡散層との間のシリコン‐絶縁膜界面まで拡散されていることを特徴とする半導体装置。
【請求項２】
前記保護膜は、少なくともシリコン酸化膜とシリコン窒化膜が順に堆積された複層構造であり、少なくとも前記シリコン酸化膜中に、フッ素が注入されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記フッ素は、前記シリコン酸化膜中に１×１０１８〜１ｘ１０２２／ｃｍ３の範囲で存在するように注入されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記フッ素の注入後に熱処理が行われたことで、前記フッ素が前記シリコン‐絶縁膜界面に拡散していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上に拡散層を形成し、
前記拡散層内の上部にソース拡散領域及びドレイン拡散領域を形成し、
前記拡散層の上に、ゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極の上に保護膜を形成し、
前記保護膜を覆うように絶縁層を形成し、
前記絶縁層内に、前記保護膜を介して前記ゲート電極の側面に多結晶シリコンプラグを形成し、
前記多結晶シリコンプラグの下方は、前記ゲート絶縁膜及び前記ゲート絶縁膜と接している部分の前記保護膜を貫通し、前記ソース拡散領域または前記ドレイン拡散領域にそれぞれ連結させ、
前記保護膜中にフッ素を注入し、前記フッ素を前記ゲート絶縁膜と前記拡散層との間のシリコン‐絶縁膜界面まで拡散することを特徴とする半導体装置の製造方法。
【請求項６】
前記保護膜として、少なくともシリコン酸化膜とシリコン窒化膜を順に堆積した複層構造を形成し、少なくとも前記シリコン酸化膜中に、フッ素を注入することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記フッ素は、前記シリコン酸化膜中に１×１０１８〜１ｘ１０２２／ｃｍ３の範囲となるように注入することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記フッ素を注入後、熱処理により前記フッ素を前記シリコン‐絶縁膜界面に拡散させることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、より詳細には、ＭＯＳ型半導体装置において半導体と絶縁膜との界面における界面準位を低減した、特性変動及びリーク電流の少ない半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の素子領域は、半導体基板を絶縁膜で分離することにより形成されている。この半導体と絶縁膜との間の界面には、半導体のダングリングボンドや格子欠陥に起因する界面準位が存在する。
この界面準位はキャリアに対してトラップとして働くため、界面準位が十分低減されていないと生成電流が発生し、リーク電流が増加する。またゲート絶縁膜の界面準位は、経時的に半導体装置の閾値電圧などの特性を変動させる要因となり、半導体装置の信頼性を悪化させる。
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルにおいて、このように微小なリーク電流の増加や閾値電圧の変動が発生すると、リフレッシュ特性が劣化する。
【０００３】
従来、界面準位を低減させる方法として、水素雰囲気中で熱処理を行うことにより、シリコンのダングリングボンドを水素でターミネートして、Ｓｉ−Ｈ結合の末端構造にする方法が知られている。
しかし、Ｓｉ−Ｈ結合は、高温の熱ストレスやホットキャリア注入などにより比較的容易に切れ、再びダングリングボンドが発生するため、シリコン‐絶縁膜界面にフッ素を導入しＳｉ−Ｈ結合よりも結合力が強いＳｉ−Ｆ結合にするといった方法も取られるようになった。
【０００４】
フッ素の導入にはいくつかの方法があるが、イオン注入法が最も簡便である。
例えば、特許文献１には、ソース・ドレイン領域を形成した後、基板全面にフッ素をイオン注入し、さらに熱処理を行うことにより、ダングリングボンドをフッ素でターミネートする方法が記載されている。
また、特許文献２には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形成のためのイオン注入の後、サイドウォールの形成に先立って基板を、フッ素化合物を含む雰囲気中でランプ加熱装置を用いて加熱することにより、ゲート絶縁膜中にフッ素を導入する方法が記載されている。
また、特許文献３には、ＬＤＤ領域またはソース・ドレイン領域形成時に、厚いゲート絶縁膜を有するトランジスタを形成する領域のゲート電極に、フッ素またはその化合物をイオン注入する方法が記載されている。
【特許文献１】特開２０００−２６９４９２号公報
【特許文献２】特開平５−２５１４６３号公報
【特許文献３】特開２００５−０３２８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、シリコン基板中に直接フッ素を注入すると、その注入により多数の点欠陥が発生する。近年の微細化に伴うプロセスの低温化により、この欠陥の回復が不十分で空乏層中に欠陥が残留すると接合リークの原因となり、半導体装置の特性が悪化する。
本発明は、上記事情に鑑みてなされたものであり、フッ素注入による欠陥の発生を抑制して界面準位を低減することにより、特性変動及びリーク電流の少ない半導体製造装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明の半導体装置は、半導体基板と、該半導体基板上に形成された拡散層と、前記拡散層内の上部に設けられたソース拡散領域及びドレイン拡散領域と、前記拡散層の上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極の上に形成された保護膜と、前記保護膜を覆うように形成された絶縁層と、前記絶縁層内に、前記保護膜を介して前記ゲート電極の側面に形成された多結晶シリコンプラグとを有し、前記多結晶シリコンプラグの下方は、前記ゲート絶縁膜及び前記ゲート絶縁膜と接している部分の前記保護膜を貫通し、前記ソース拡散領域または前記ドレイン拡散領域にそれぞれ連結するように形成され、前記保護膜はフッ素が注入されており、前記フッ素が前記ゲート絶縁膜と前記拡散層との間のシリコン‐絶縁膜界面まで拡散されていることを特徴とする。
【０００７】
また、本発明の半導体装置は、前記保護膜が、少なくともシリコン酸化膜とシリコン窒化膜が順に堆積された複層構造であり、少なくとも前記シリコン酸化膜中に、フッ素が注入されていることとした。
また、前記フッ素は、前記シリコン酸化膜中に１×１０１８〜１ｘ１０２２／ｃｍ３の範囲で存在するように注入されたこととした。
また、前記フッ素の注入後に熱処理が行われたことで、前記フッ素が前記シリコン‐絶縁膜界面に拡散していることとした。
【０００８】
本発明の半導体装置の製造方法は、半導体基板上に拡散層を形成し、前記拡散層内の上部にソース拡散領域及びドレイン拡散領域を形成し、前記拡散層の上に、ゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の上に保護膜を形成し、前記保護膜を覆うように絶縁層を形成し、前記絶縁層内に、前記保護膜を介して前記ゲート電極の側面に多結晶シリコンプラグを形成し、前記多結晶シリコンプラグの下方は、前記ゲート絶縁膜及び前記ゲート絶縁膜と接している部分の前記保護膜を貫通し、前記ソース拡散領域または前記ドレイン拡散領域にそれぞれ連結させ、前記保護膜中にフッ素を注入し、前記フッ素を前記ゲート絶縁膜と前記拡散層との間のシリコン‐絶縁膜界面まで拡散させることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、前記保護膜として、少なくともシリコン酸化膜とシリコン窒化膜を順に堆積した複層構造を形成し、少なくとも前記シリコン酸化膜中に、フッ素を注入することとした。
また、前記フッ素は、前記シリコン酸化膜中に１×１０１８〜１ｘ１０２２／ｃｍ３の範囲となるように注入することとした。
また、前記フッ素を注入後、熱処理により前記フッ素を前記シリコン‐絶縁膜界面に拡散させることとした。
【発明の効果】
【００１０】
以上説明したように、本発明の半導体装置によれば、半導体基板と、該半導体基板上に形成された拡散層と、前記拡散層内の上部に設けられたソース拡散領域及びドレイン拡散領域と、前記拡散層の上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜及び前記ゲート電極の上に形成された保護膜と、前記保護膜を覆うように形成された絶縁層と、前記絶縁層内に、前記保護膜を介して前記ゲート電極の側面に形成された多結晶シリコンプラグとを有し、前記多結晶シリコンプラグの下方は、前記ゲート絶縁膜及び前記ゲート絶縁膜と接している部分の前記保護膜を貫通し、前記ソース拡散領域または前記ドレイン拡散領域にそれぞれ連結するように形成され、前記保護膜はフッ素が注入されており、前記フッ素が前記ゲート絶縁膜と前記拡散層との間のシリコン‐絶縁膜界面まで拡散されていることにより、ダングリングボンドがターミネートされるとともに、フッ素イオンの投影飛程深さの中心がシリコン中では無いため、注入ダメージが緩和され、欠陥の発生を抑制することができ、半導体基板中への注入量も低減することができる。
【００１１】
また、前記保護膜が、少なくともシリコン酸化膜とシリコン窒化膜が順に堆積された複層構造であり、少なくとも前記シリコン酸化膜中にフッ素が注入されていることで、熱処理時にフッ素の外方拡散を前記シリコン窒化膜で防ぐことができ，効果的にフッ素をシリコン界面に導入することができる。
また、前記フッ素は、前記シリコン酸化膜中に１×１０１８〜１ｘ１０２２／ｃｍ３の範囲で存在するように注入されたことで、前記シリコン‐絶縁膜界面まで拡散させるのに十分な量のフッ素が存在し、界面準位を低減させる効果が十分得られる。
また、前記フッ素の注入後に熱処理が行われたことで、前記フッ素が前記シリコン‐絶縁膜界面に効果的に拡散されている。
【００１２】
本発明の半導体装置の製造方法によれば、半導体基板上に拡散層を形成し、前記拡散層内の上部にソース拡散領域及びドレイン拡散領域を形成し、前記拡散層の上に、ゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の上に保護膜を形成し、前記保護膜を覆うように絶縁層を形成し、前記絶縁層内に、前記保護膜を介して前記ゲート電極の側面に多結晶シリコンプラグを形成し、前記多結晶シリコンプラグの下方は、前記ゲート絶縁膜及び前記ゲート絶縁膜と接している部分の前記保護膜を貫通し、前記ソース拡散領域または前記ドレイン拡散領域にそれぞれ連結させ、前記保護膜中にフッ素を注入し、前記フッ素を前記ゲート絶縁膜と前記拡散層との間のシリコン‐絶縁膜界面まで拡散させることにより、ダングリングボンドをターミネートするとともに、イオンの投影飛程深さの中心がシリコン中では無いため、注入ダメージが緩和され、欠陥の発生を抑制できる。また、半導体基板中への注入量も低減させることができる。
界面へ導入されたフッ素は界面準位を低減するため、本発明をＤＲＡＭのメモリセルトランジスタに適用するとリーク電流が減少し、リフレッシュ特性が向上する。
【００１３】
また、前記保護膜として、少なくともシリコン酸化膜とシリコン窒化膜を順に堆積した複層構造を形成し、少なくとも前記シリコン酸化膜中にフッ素が注入されていることで、熱処理時にフッ素の外方拡散を前記シリコン窒化膜で防ぐことができ，効果的にフッ素をシリコン界面に導入することができる。
また、前記フッ素は、前記シリコン酸化膜中に１×１０１８〜１ｘ１０２２／ｃｍ３の範囲となるように注入することで、前記シリコン‐絶縁膜界面まで拡散させるのに十分な量のフッ素を保持させることができ、界面準位を低減させる効果が十分得られる。
また、前記フッ素を注入後、熱処理により前記フッ素を前記シリコン‐絶縁膜界面に拡散させることにより、前記保護膜がフッ素の外方拡散を抑制しながら、効果的に前記フッ素を前記シリコン‐絶縁膜界面へ導入することができる。
【００１４】
以上のようにして、シリコン‐絶縁膜界面へ導入されたフッ素は界面準位を低減することができるため、本発明をＤＲＡＭのメモリセルトランジスタに適用するとリーク電流が減少し、リフレッシュ特性が向上した半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態であるｎ型ＭＯＳ  ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造で構成されるＤＲＡＭのメモリセルトランジスタに適用した場合について、図面を参照して詳細に説明するが、本発明はこの実施形態に限定されない。
【００１６】
まず、半導体装置として、図６に示すようなトランジスタを応用して構成したＤＲＡＭの一例について、図９を基に説明する。
半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。埋め込み絶縁膜（素子分離領域）２、２は、半導体基板１上のトランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離（素子分離）している。
【００１７】
トランジスタ形成領域には、埋め込み絶縁膜２の間にｐ型拡散層（拡散層）４が形成され、埋め込み絶縁膜２及びｐ型拡散層４を覆うようにゲート絶縁膜５が形成されている。
ｐ型拡散層４の上にはゲート絶縁膜５を介してゲート電極８が形成され、ゲート電極８の下を除くｐ型拡散層４の上部にはｎ型拡散層１０が形成され、ｎ型拡散層１０はビット側のソース拡散領域１０ａと、容量側のドレイン拡散領域１０ｂとからなる。
ゲート電極８は多結晶シリコン膜６とタングステンシリサイド膜（金属膜）７との複層膜からなり、多結晶シリコン膜６はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができ、タングステンシリサイド膜７はタングステンシリサイド（ＷＳi）の代わりに、タングステン（Ｗ）や高融点金属を用いることができる。
【００１８】
ゲート電極８の側壁には酸化シリコンや窒化シリコンなどでゲート側面絶縁膜（サイドウォール）９が形成され、ゲート絶縁膜５の上にはゲート電極８を覆うように、保護膜（絶縁膜）１３として第１のシリコン酸化膜１１及びシリコン窒化膜１２が形成され、保護膜１３の上に第２のシリコン酸化膜（絶縁層）１４が形成されている。
保護膜１３の中心部となる第１のシリコン酸化膜１１及びシリコン窒化膜１２との間の保護膜界面にはフッ素が注入されており、フッ素注入後の熱処理によってフッ素はゲート絶縁膜５の下のシリコン‐絶縁膜界面まで拡散されている。
第１のシリコン酸化膜１１の厚さは、１０〜２０ｎｍの範囲が好ましく、シリコン窒化膜１２の厚さは、１０〜３０ｎｍの範囲が好ましい。
【００１９】
ゲート電極８及びゲート側面絶縁膜９を覆っている保護膜１３の外側面に接するようにコンタクトホール１４ａが形成され、コンタクトホール１４ａの下部は、保護膜１３のゲート絶縁膜５と接している面とゲート絶縁膜５を貫通してｎ型拡散層１０（ソース領域拡散層１０ａ、ドレイン領域拡散層１０ｂ）に連結している。
【００２０】
図９に示すＤＲＡＭは、埋め込み絶縁膜２により囲まれている１つの活性領域に２ビットのメモリセルが配置されるセル構造に、本発明を適用した場合の一例である。
本実施形態では、埋め込み絶縁膜２により囲まれている１つの活性領域に、活性領域の両端部と中央部に個々に不純物拡散層が配置され、中央部にソース拡散領域１０ａ、その両端部側にドレイン拡散領域１０ｂ、１０ｂが形成されることで、トランジスタの基本構造が形成されている。
【００２１】
第２の酸化シリコン膜１４及び多結晶シリコンプラグ１５の上には、全面的に第１の層間絶縁膜１８が形成されている。この第１の層間絶縁膜（層間絶縁膜）１８は、シリコン酸化膜によって構成されている。
第１の層間絶縁膜１８には、多結晶シリコンプラグ１５の端面が露出するように、ビットコンタクトホール１８ａが貫通して設けられている。このビットコンタクトホール１８ａ内には、導電性材料が充填されており、これによりビットコンタクトプラグ１６が形成されている。
ビットコンタクトプラグ１６の表面には、タングステン膜などの金属膜からなるビット配線層１７が形成されている。すなわち、ビット配線層１７は、ビットコンタクトプラグ１６及び多結晶シリコンプラグ１５を介して、ソース電極の拡散層（ソース拡散領域１０ａ）と接続されている。
【００２２】
第１の層間絶縁膜１８及びビット配線層１７の上には、全面的に第２の層間絶縁膜１８ｂが形成されている。第２の層間絶縁膜１８ｂは、プラズマＣＶＤ法によって形成されたシリコン酸化膜によって構成されている。
【００２３】
第２の層間絶縁膜１８ｂ及び第１の層間絶縁膜１８には、多結晶シリコンプラグ１５の端面が露出するように、容量コンタクトホール１９が貫通して設けられている。この容量コンタクトホール１９内には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによって容量コンタクトプラグ２０が形成されている。
【００２４】
第２の層間絶縁膜１８ｂ及び容量コンタクトプラグ２０の上には、第３の層間絶縁膜(絶縁膜)２３が形成されている。第３の層間絶縁膜２３は、窒化膜２１と、シリンダのコアとなる第３のシリコン酸化膜２２によって構成されている。窒化膜２１は、キャパシタ用深穴シリンダ２４を形成する際にエッチングストッパとして用いるものである。
【００２５】
第３の層間絶縁膜２３には、容量コンタクトプラグ２０の表面が露出される位置に、キャパシタ用深穴シリンダ（シリンダ孔）２４が貫通して設けられている。キャパシタ用深穴シリンダ２４の内底面と内周面には、不純物含有シリコン膜２５及び下部金属電極２６がこの順で積層形成された下部電極２７が設けられている。
【００２６】
この不純物含有シリコン膜２５は、少なくとも下部金属電極２６との界面近傍に、下部金属電極２６に含まれる金属とシリコンとが反応することによって生成されたシリサイド層２５ａを有している。このシリサイド層２５ａは低抵抗膜であり、これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が低減する。
【００２７】
下部電極２７の表面及び第３の層間絶縁膜２３上には、容量絶縁膜２８及び上部電極２９がこの順で積層形成されている。さらに、上部電極２９で囲まれたシリンダ内を充填するとともに、第３の層間絶縁膜２３上に形成された上部電極２９上に積層されて、容量プレート３０が設けられている。すなわち、下部電極２７、容量絶縁膜２８、上部電極２９及び容量プレート３０により、データを蓄積する容量記憶部となるキャパシタが形成されている。
続いて、半導体装置の製造方法について、図１〜７及び図９を基に説明する。
【００２８】
始めに、図１に示すように、半導体基板１表面に活性領域を分離するための溝を形成し、この溝に絶縁膜２を埋め込むことにより素子分離を行い、活性領域を分離する。次いで、基板表面に熱酸化法などによって厚さ１０ｎｍのシリコン酸化膜３を形成する。このシリコン酸化膜３を通して、例えば加速エネルギー３００ｋｅＶでドーズ量が１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでドーズ量が５×１０１２／ｃｍ２、加速エネルギー１５ｋｅＶでドーズ量が１×１０１３／ｃｍ２のホウ素注入を行い、図２に示すようにｐ型拡散層（拡散層）４を形成する。
【００２９】
次に、シリコン酸化膜３を除去した後、図２に示すように、シリコン表面に例えば厚さ７ｎｍのゲート絶縁膜５を形成する。このゲート絶縁膜５上に、厚さ７０ｎｍで高濃度のリンを含んだ多結晶シリコン膜６、厚さ１００ｎｍのタングステンシリサイド膜７を順次堆積する。
【００３０】
続いて、図３に示すように、タングステンシリサイド膜７、多結晶シリコン膜６をパターニングして、ゲート電極８を形成する。次いで、熱酸化法によりゲート電極８の側面に厚さ１０ｎｍのゲート側面絶縁膜（サイドウォール）９を形成する。次に、ゲート電極８及びゲート側面絶縁膜９をマスクとして、ゲート絶縁膜５を通して、例えば加速エネルギーが２０ｋｅＶでドーズ量が１×１０１３／ｃｍ２のリン注入を行い、窒素雰囲気中で９００℃、１０秒の熱処理を行うことによりｎ型拡散層１０を形成する。このｎ型拡散層１０は、ソース拡散領域１０ａ及びドレイン拡散領域１０ｂとなる
【００３１】
更に、図４に示すように、例えば厚さ１０ｎｍの第１のシリコン酸化膜１１、厚さ２０ｎｍのシリコン窒化膜１２を順次堆積して、ゲート絶縁膜５の上面とゲート電極８の全体を覆うように保護膜１３を形成し、保護膜１３の上からフッ素を注入する。
保護膜１３がこのような複層構造であることで、シリコン窒化膜１２が熱処理時にフッ素の外方拡散を防ぐため、効果的にフッ素をシリコン界面に導入することができる。保護膜１３は単一層であってもよいし、他の膜を重ねた多層構造であってもよい。
ただし、第１のシリコン酸化膜１１のみでは、熱処理の時にフッ素がガス化して外に逃げてしまうため、少なくともシリコン窒化膜１２を上に形成することが好ましく、工程をなるべく少なくするために、第１のシリコン酸化膜１１とシリコン窒化膜１２の２層構造であることがより好ましい。
【００３２】
フッ素注入の加速エネルギーは例えば１０ｋｅＶで、ドーズ量は例えば１×１０１４／ｃｍ２とすればよく、投影飛程深さの中心は、例えば保護膜１３の中心部、すなわちシリコン酸化膜１１とシリコン窒化膜１２の間の保護膜界面にすればよい。
加速エネルギーは、５〜１５ｋｅＶの範囲が好ましく、より好ましくは、８〜１２ｋｅＶの範囲である。ドーズ量は、１×１０１３〜１×１０１６／ｃｍ２の範囲が好ましく、より好ましくは１×１０１４〜１×１０１５／ｃｍ２の範囲である。この範囲において、フッ素はシリコン酸化膜１１中に１ｘ１０１８〜１ｘ１０２２／ｃｍ３の範囲で存在するように注入される。
投影飛程深さの中心は保護膜界面でなくてもよく、フッ素が第１のシリコン酸化膜１１中に注入される位置であればよい。保護膜１３の厚さや、加速エネルギー、ドーズ量などに応じて、シリコン中にダメージを与えないようにすればよい。
【００３３】
次に、例えば７００℃で６０分の熱処理を行うことにより、シリコン酸化膜１１中に注入されたフッ素をシリコン‐絶縁膜界面へ拡散させる。熱処理の温度は、６００〜８００℃の範囲が好ましく、時間は２０〜１２０分の範囲が好ましい。
ダングリングボンドはシリコン‐絶縁膜界面に達したフッ素によりターミネートされ、水素で結合されている場合はフッ素に置き換えられる。このとき、シリコン窒化膜１２がフッ素の外方拡散を抑制するため、効果的にフッ素をシリコン‐絶縁膜界面へ導入することができる。
【００３４】
続いて、図５に示すように、配線との絶縁膜としてシリコン酸化膜１４を堆積する。
更に、図６に示すように、コンタクトホール１４ａのパターンニングを行い、続けて高濃度のリンを含む多結晶シリコンを堆積し、通常の方法でエッチバックして多結晶シリコンプラグ１５を形成することにより、基本的なトランジスタを形成できる。  
その後、多結晶シリコンプラグ１５へ接続される配線形成を行ない、ワード配線・ビット配線の形成ならびにキャパシタ構造を形成すると、ＤＲＡＭを形成できる。
【００３５】
図７は、図１〜図６を基に説明した工程により得られるトランジスタのドレイン部分を拡大した図である。図中に×で示す界面準位をターミネートするために、Ｆで示すフッ素が注入されているが、注入されたフッ素は後の熱処理によりシリコン‐絶縁膜界面の位置まで拡散されている。このとき、シリコン窒化膜１２がフッ素の外方拡散を抑制するため、効果的にフッ素をシリコン‐絶縁膜界面へ導入することができる。
イオンの投影飛程深さの中心が、シリコン中では無く保護膜１３中であり、ｎ型拡散層１０の上部側であることで、注入ダメージが緩和されて欠陥の発生を抑制でき、半導体基板１中への注入量も低減させることができる。
【００３６】
続いて、このようなトランジスタを用いたＤＲＡＭの製造方法について説明する。
多結晶シリコンプラグ１５を形成した第２のシリコン酸化膜１４全面に、シリコン酸化膜からなる第１の層間絶縁膜１８を２００ｎｍ程度形成する。
そして、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第１の層間絶縁膜１８及び第２のシリコン酸化膜１４を貫通してゲート電極８に達するゲートコンタクトホール（図示せず）を形成する。このゲートコンタクトホールは、ゲート電極８に電位を与えるためのゲートコンタクトプラグが形成されるものである。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
また、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第１の層間絶縁膜１８を貫通して、セルコンタクトプラグに達するビットコンタクトホール１８ａを形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
【００３７】
なお、このゲートコンタクト形成工程及びビットコンタクト形成工程では、図示しない周辺回路領域において、第１の層間絶縁膜１８及び第２のシリコン酸化膜１４を貫通して周辺回路用トランジスタのゲート電極に達するゲートコンタクトホール、及び、これら第１の層間絶縁膜１８及び第２のシリコン酸化膜１４を貫通して周辺回路領域用トランジスタの拡散層（ソース電極及びドレイン電極）に達するビットコンタクトホールを同時に形成する。
【００３８】
次に、ビットコンタクトホール１８ａ内、ゲートコンタクト内及び第１の層間絶縁膜１８上に、ＣＶＤ技術により、バリアメタルとしてチタン（Ｔｉ）と窒化チタン（ＴｉＮ）を順番に１１ｎｍと１３ｎｍ程度成膜した後、タングステンをビットコンタクトホール１８ａ内に充填するとともに第１の層間絶縁膜１８上に形成されたＴｉＮ膜の上に２００ｎｍ程度成膜する。そして、ＣＭＰ技術により、ビットコンタクトホール１８ａ内以外のＴｉ，ＴｉＮ及びタングステンを除去し、ビットコンタクトプラグ１６を形成する。
【００３９】
次に、第１の層間絶縁膜１８、ビットコンタクトプラグ１６及びゲートコンタクトプラグの上に、スパッタ技術により、窒化タングステン膜とタングステン膜を、それぞれ膜厚１０ｎｍと４０ｎｍ程度の膜厚で順次成膜する。そして、これらの膜を、フォトリソグラフィ技術とドライエッチング技術によりパターニングして、ビットコンタクトプラグ１６と電気的に接続されたビット配線層１７を形成する。そして、ビット配線層１７の酸化保護膜となるシリコン窒化膜（図示せず）を、ＣＶＤ技術により５ｎｍ程度形成する。
【００４０】
次に、第１の層間絶縁膜１８、ビットコンタクトプラグ１６及びビット配線層１７の上に、プラズマＣＶＤ技術により、第２の層間絶縁膜１８ｂとなるシリコン酸化膜を５００ｎｍ成膜した後、このシリコン酸化膜の表面を、ＣＭＰ技術により平坦化する。平坦化後における第２の層間絶縁膜１８ｂの上面とビット配線層１７上面との距離は、３００ｎｍ程度である。
【００４１】
次に、この第２の層間絶縁膜１８ｂに、フォトリソグラフィ技術とエッチング技術により、第２の層間絶縁膜１８ｂ及び第１の層間絶縁膜１８を貫通して多結晶シリコンプラグ１５に達する容量コンタクトホール１９を形成する。この容量コンタクトホール１９は、多結晶シリコンプラグ１５とキャパシタ用深穴シリンダ２４を接続する容量コンタクトプラグ２０が形成されるものである。
【００４２】
次に、リン等の不純物を添加した多結晶シリコンやアモルファスシリコンからなるシリコン膜を、容量コンタクトホール１９に充填するとともに第２の層間絶縁膜１８ｂ上に堆積させ、ドライエッチング技術を用いた塩素系プラズマガスによるエッチバックとＣＭＰ技術により、第２の層間絶縁膜１８ｂ上のシリコン膜のみ除去することにより、容量コンタクトプラグ２０を形成する。
なお、シリコン膜の不純物濃度は、例えば１.０×１０２０〜４.５×１０２０ａｔｏｍｓ/ｃｍ３とすればよい。また、シリコン膜を除去する際に第２の層間絶縁膜１８ｂを削り込んでしまうため、最終的な第２の層間絶縁膜１８ｂの上面とビット配線層１７の上面との距離は、２００ｎｍ程度となる。
【００４３】
次に、第２の層間絶縁膜１８ｂ及び容量コンタクトプラグ２０の上に、エッチングストッパとなる窒化膜２１を形成し、その上に、シリンダのコアとなる第３のシリコン酸化膜２２を３μｍ程度形成することによって第３の層間絶縁膜２３を形成する。そして、フォトリソグラフィ技術と異方性エッチング技術を用いて、第３の層間絶縁膜２３を貫通して容量コンタクトプラグ２０まで達するキャパシタ用深穴シリンダ２４を形成する。
【００４４】
次に、次工程で行う不純物含有シリコン膜２５の成膜に先行して、容量コンタクトプラグ２０との界面での抵抗を抑えるために、フッ酸を含有する溶液によりウェット前処理を行い、容量コンタクトホール１９内の前述のシリコン膜表面に付いている自然酸化膜を除去する。
次に、前処理後、ＣＶＤ法により、キャパシタ用深穴シリンダ２４の内底面、内側面及びシリンダ２４間の隔壁部の上面を含む全面に、不純物を含有する多結晶シリコンやアモルファスシリコンよりなる不純物含有シリコン膜２５を２５〜３５ｎｍ程度形成する。なお、不純物含有シリコン膜２５中の不純物の好ましい濃度は、４.４×１０２０ａｔｏｍｓ/ｃｍ３程度である。
【００４５】
次に、不純物含有シリコン膜２５の全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。その結果、キャパシタ用深穴シリンダ２４の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ２４内の不純物含有シリコン膜２５を保護する保護膜として使用して、キャパシタ用深穴シリンダ２４の隔壁部分に形成された不純物含有シリコン膜２５を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ２４内の不純物含有シリコン膜のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）とウェット処理による剥離により除去する。
【００４６】
次に、ＭＩＭ構造の下部金属電極２６を形成する。
この下部金属電極２６としては、例えばＴｉ膜とＴｉＮ膜を、それぞれ高温プラズマＣＶＤ技術と熱ＣＶＤ技術を用いて順に積層した積層膜を設ける。Ｔｉ膜とＴｉＮ膜の膜厚は、それぞれ１０ｎｍ／２０ｎｍ程度とする。Ｔｉ膜の成膜を、６５０℃程度の高温で行うと、Ｔｉ膜がインサイチュ（ｉｎ‐ｓｉｔｕ）に完全にシリサイド化し、第３のシリコン膜２５と下部金属電極２６との界面にシリサイド（ＴｉＳｉ２）と呼ばれる抵抗が低い膜が形成される。ここで、この製造方法では、Ｔｉの被覆状態が悪くても、キャパシタ用深穴シリンダ２４の内底面及び内側面に、不純物含有シリコン膜２５が形成されていることにより、Ｔｉとシリコン膜との接触面積が広く、シリサイド層２５ａが広い面積で形成される。そのため、シリサイド層２５ａの形成不良が防止され、キャパシタ−容量コンタクト間の抵抗を低減することができる。なお、下部金属電極２６を構成する金属系材料、下部金属電極２６の膜厚及び形成方法はこれに限るものではない。
【００４７】
ただし、本発明における良好なコンタクト特性を得るために、第３のシリコン膜２５においては２０〜４０ｎｍ程度の膜厚とすることが望ましく、下部金属電極２６のとくにTi膜においては１０〜１５ｎｍ程度の範囲とすることが望ましい。
第３のシリコン膜２５の厚さが上記の範囲を大きく超えると、シリサイド層の生成には充分であるが、キャパシタ用としては容量低下の面で不向きとなり、第３のシリコン膜２５の厚さが１５ｎｍを下回ると、シリサイド層の生成厚さが不足してコンタクト特性が低下する。下部金属電極２６のTi膜においては、２０ｎｍを超えるとシリサイド層の過剰反応の面で望ましくなく、５ｎｍを下回ると、シリサイド層の生成量が不足し、キャパシタ-容量コンタクト間の抵抗が増大する。
【００４８】
下部金属電極２６を形成した後、第３のシリコン膜２５と同様の方法で、キャパシタ用深穴シリンダ２４の隔壁部分の金属膜（下部金属電極２６）を除去する。具体的には、再度全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。これにより、キャパシタ用深穴シリンダ２４の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ２４内の下部金属電極２６を保護する保護膜として使用して、シリンダ２４の隔壁部分に形成された下部金属電極２６を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ２４内の下部金属電極２６のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）と有機系の剥離液を使用して除去する。
なお、ここでは前述の不純物含有シリコン膜２５と下部金属電極２６とを合わせて下部電極２７と呼ぶ。
【００４９】
そして、キャパシタ用深穴シリンダ２４内の下部電極２７上に、容量絶縁膜２８となる高誘電率膜のＡｌ２Ｏ３やＨｆＯ２を数ｎｍ程度形成した後、上部電極２９となるＴｉＮと容量プレート３０となるＷを順次形成する。こうしてＭＩＭ構造の下に第３のシリコン膜２５が設けられたシリンダ構造を有する半導体記憶装置が完成する。なお、容量絶縁膜２８として、他の酸化膜、例えばＴａ２Ｏ５膜または複数の酸化物膜の積層膜等を用いるようにしてもよい。
【００５０】
なお、本実施形態において、半導体装置を構成する各部の構成材料、膜厚及び形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
以上説明したように、シリコン‐絶縁膜界面へ導入されたフッ素は界面準位を低減するため、本発明をＤＲＡＭのメモリセルトランジスタに適用するとリーク電流が減少し、リフレッシュ特性が向上する効果がある。
【実施例】
【００５１】
まず、図１〜図６を基に説明した工程によって、ｎ型ＭＯＳ  ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造で構成されるＤＲＡＭのメモリセルトランジスタを作製した。
【００５２】
図１に示すように、半導体基板１表面に活性領域を分離するための溝を形成し、この溝に絶縁膜２を埋め込むことにより素子分離を行い、活性領域を分離した。次いで、基板表面に熱酸化法によって厚さ１０ｎｍのシリコン酸化膜３を形成した。このシリコン酸化膜３を通して、例えば加速エネルギー３００ｋｅＶでドーズ量が１×１０１３／ｃｍ２、加速エネルギー１００ｋｅＶでドーズ量が５×１０１２／ｃｍ２、加速エネルギー１５ｋｅＶでドーズ量が１×１０１３／ｃｍ２のホウ素注入を行い、図２に示すようにｐ型拡散層（拡散層）４を形成した。
次に、シリコン酸化膜３を除去した後、図２に示すように、シリコン表面に厚さ７ｎｍのゲート絶縁膜５を形成した。このゲート絶縁膜５上に、厚さ７０ｎｍで高濃度のリンを含んだ多結晶シリコン膜６、厚さ１００ｎｍのタングステンシリサイド膜７を順次堆積した。
【００５３】
続いて、図３に示すように、タングステンシリサイド膜７、多結晶シリコン膜６をパターニングして、ゲート電極８を形成した。次いで、熱酸化法によりゲート電極８の側面に厚さ１０ｎｍのシリコン酸化膜からなるゲート側面絶縁膜９を形成した。次に、ゲート電極８及びゲート側面絶縁膜９をマスクとして、ゲート絶縁膜５を通して、加速エネルギーが２０ｋｅＶでドーズ量が１×１０１３／ｃｍ２のリン注入を行い、窒素雰囲気中で９００℃、１０秒の熱処理を行うことによりｎ型拡散層１０を形成した。
【００５４】
更に、図４に示すように、厚さ１０ｎｍの第１のシリコン酸化膜１１、厚さ２０ｎｍのシリコン窒化膜１２を順次堆積して、ゲート絶縁膜５の上面とゲート電極８の全体を覆うように保護膜１３を形成した。
【００５５】
そして、第１のシリコン酸化膜１１中にフッ素が２×１０１９／ｃｍ３となるように、保護膜１３の中心部、すなわち第１のシリコン酸化膜１１とシリコン窒化膜１２の間の保護膜界面を投影飛程深さの中心として、加速エネルギー１０ｋｅＶ、ドーズ量１×１０１４／ｃｍ２で、保護膜１３の上方からフッ素を注入した。
次に、７００℃で６０分の熱処理を行うことにより、シリコン酸化膜１１中に注入されたフッ素をシリコン‐絶縁膜界面へ拡散させた。このとき、シリコン窒化膜１２がフッ素の外方拡散を抑制するため、効果的にフッ素をシリコン‐絶縁膜界面へ導入することができた。
また、以上の方法でフッ素注入を行なった結果、半導体基板１中へのフッ素の注入量が低減され、欠陥の発生が抑制された。
【００５６】
更に、図５に示すように、配線との絶縁膜としてシリコン酸化膜１４を堆積し、図６に示すように、コンタクトホール１４ａのパターンニングを行い、続けて高濃度のリンを含む多結晶シリコンを堆積し、通常の方法でエッチバックして多結晶シリコンプラグ１５を形成した。  
また、比較例として、フッ素注入を行なわないで、その他の工程は実施例と同じ工程でトランジスタを作製した。
【００５７】
続いて、これらのトランジスタ用いて図９に示すようなＤＲＡＭを作製した。
図８は、実施例と比較例における５１２ＭビットのＤＲＡＭメモリセルトランジスタを用い、全ビットに“1”を書き込むときのリフレッシュ時間と不良ビット数の関係を表している。（なお、ａ．ｕ．は、ａｒｂｉｔｒａｒｙ  ｕｎｉｔを意味する。）
本発明を適用し、フッ素をシリコン‐絶縁膜界面に注入した実施例では、フッ素を注入していない比較例よりも不良ビット数が低減されている。
このようにして、シリコン‐絶縁膜界面へ導入されたフッ素は界面準位を低減するため、本発明をＤＲＡＭのメモリセルトランジスタに適用するとリーク電流が減少し、リフレッシュ特性が向上することが明らかになった。
【産業上の利用可能性】
【００５８】
本発明の活用例として、低い消費電力が必要な情報機器に用いるＤＲＡＭメモリセルトランジスタが挙げられる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態に係る半導体装置の製造方法を工程順に示すもので、半導体基板上に絶縁膜を埋め込み、シリコン酸化膜を形成した状態を示す縦断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を工程順に示すもので、拡散層を形成し、多結晶シリコン膜とタングステンシリサイド膜を堆積した状態を示す縦断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を工程順に示すもので、ゲート電極を形成した状態を示す縦断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を工程順に示すもので、ゲート電極を覆うように第１のシリコン酸化膜とシリコン窒化膜を堆積した後、上方からフッ素注入している状態を示す縦断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を工程順に示すもので、シリコン窒化膜の上に第２のシリコン膜を堆積した状態を示す縦断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を工程順に示すもので、トランジスタの縦断面図である。
【図７】本発明の実施形態に係る半導体装置のドレイン部分の拡大図である。
【図８】本発明の実施例に係る半導体装置と従来例の半導体装置において、リフレッシュ時間と不良ビット数の関係の違いを示す図である。
【図９】本発明の実施形態に係る半導体装置の縦断面図である。
【符号の説明】
【００６０】
１…半導体基板、２…埋め込み絶縁膜、３…シリコン酸化膜、４…ｐ型拡散層（拡散層）、５…ゲート絶縁膜、６…多結晶シリコン膜、７…タングステンシリサイド膜、８…ゲート電極、９…ゲート側面絶縁膜、１０…ｎ型拡散層、１０ａ…ソース拡散領域、１０ｂ…ドレイン拡散領域、１１…第１のシリコン酸化膜、１２…シリコン窒化膜、１３…保護膜、１４…第２のシリコン酸化膜（絶縁層）、１４ａ…コンタクトホール、１５…多結晶シリコンプラグ、１６…ビットコンタクトプラグ、１７…ビット配線層、１８…第１の層間絶縁膜、１８ａ…ビットコンタクトホール、１８ｂ…第２の層間絶縁膜、１９…容量コンタクトホール、２０…容量コンタクトプラグ、２１…窒化膜、２２…第３のシリコン酸化膜、２３…第３の層間絶縁膜、２４…キャパシタ用深穴シリンダ、２５…不純物含有シリコン膜、２５ａ…シリサイド層、２６…下部金属電極、２７…下部電極、２８…容量絶縁膜、２９…上部電極、３０…容量プレート
【図１】
2008262956.tif 000003
【図２】
2008262956.tif 000004
【図３】
2008262956.tif 000005
【図４】
2008262956.tif 000006
【図５】
2008262956.tif 000007
【図６】
2008262956.tif 000008
【図７】
2008262956.tif 000009
【図８】
2008262956.tif 000010
【図９】
2008262956.tif 000011