(57)【要約】【課題】ＭＯＮＯＳメモリセル領域と周辺回路領域の境界部において、ゲート電極用ポリシリコンのエッチング残りの発生を防止する。【解決手段】半導体基板１０の上に、メモリセルが形成されたメモリセル領域１１とメモリセル領域に隣接する周辺トランジスタが形成された周辺回路領域１２とを備えた不揮発性半導体記憶装置であり、メモリセルは下部酸化膜、中間窒化膜及び上部酸化膜からなるＯＮＯ絶縁膜を有し、周辺トランジスタは、ゲート絶縁膜を有する。メモリセル領域１１と周辺回路領域１２との境界であるメモリセル境界１３は、半導体基板１０の活性領域に形成され、ＯＮＯ絶縁膜とゲート絶縁膜とは互いに接続されている。【選択図】図１
2008305832.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを含むメモリセル領域と該メモリセル領域に隣接し且つ周辺トランジスタを含む周辺回路領域とが形成された不揮発性半導体記憶装置の製造方法であって、
基板の前記メモリセル領域及び周辺回路領域に素子分離絶縁膜を前記メモリセル領域と前記周辺回路領域との境界部から間隔をおいて形成することにより、前記メモリセル領域に第１の活性領域と前記周辺回路領域に第２の活性領域とをそれぞれ形成する第１工程と、
前記基板の上の全面に、下部絶縁膜及び中間電荷トラップ膜を順次形成する第２工程と、
第１のマスク膜を用いて、前記中間電荷トラップ膜における前記周辺回路領域に形成された部分を除去する第３工程と、
前記周辺回路領域にゲート絶縁膜を形成すると共に、前記メモリセル領域に上部絶縁膜の少なくとも一部を形成する第４工程と、
前記上部絶縁膜及びゲート絶縁膜の上にゲート電極膜を形成する第５工程と、
前記ゲート電極膜をパターニングすることにより、前記メモリセルのゲート電極及び前記周辺トランジスタのゲート電極をそれぞれ形成する第６工程とを備え、
前記第３工程は、前記第１のマスク膜の端部が、前記基板の前記境界部に位置するように位置決めをする工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第４工程において、前記境界部の前記ゲート絶縁膜は、前記下部絶縁膜、中間電荷トラップ膜及び上部絶縁膜と接続するように形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第６工程において、前記メモリセル領域と前記周辺回路領域以外の領域との他の境界部を跨ぐように前記ゲート電極膜を残存させることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第３工程と第４工程の間に、前記下部絶縁膜における前記周辺回路領域に形成された部分を除去する第７工程をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
メモリセルを含むメモリセル領域と該メモリセル領域に隣接し且つ周辺トランジスタを含む周辺回路領域とが形成された不揮発性半導体記憶装置の製造方法であって、
基板の前記メモリセル領域及び周辺回路領域に素子分離絶縁膜を形成することにより、前記メモリセル領域に第１の活性領域と前記周辺回路領域に第２の活性領域とをそれぞれ形成する第１工程と、
前記基板の上の全面に、下部絶縁膜及び中間電荷トラップ膜を順次形成する第２工程と、
第１のマスク膜を用いて、前記中間電荷トラップ膜における前記周辺回路領域に形成された部分を除去する第３工程と、
第２のマスク膜を用いて、前記下部絶縁膜における前記周辺回路領域に形成された部分を除去する第４工程と、
前記周辺回路領域にゲート絶縁膜を形成すると共に、前記メモリセル領域に上部絶縁膜の少なくとも一部を形成する第５工程と、
前記上部絶縁膜及びゲート絶縁膜の上にゲート電極膜を形成する第６工程と、
前記ゲート電極膜をパターニングすることにより、メモリセルのゲート電極及び前記周辺トランジスタのゲート電極をそれぞれ形成する第７工程とを備え、
前記第４工程は、前記第２のマスク膜を、前記メモリセル領域と前記周辺回路領域との境界部において、前記第１のマスク膜よりも前記周辺回路領域側に拡張することにより、前記中間電荷トラップ膜の端部を覆うように形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２工程は、前記中間電荷トラップ膜の上に前記上部絶縁膜の下層膜を形成する工程を含むことを特徴とする請求項１〜５のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第３工程は、前記第１のマスク膜を用いて、前記上部絶縁膜の下層膜における前記周辺回路領域に形成された部分を除去した後に、前記第１のマスク膜を除去し、前記メモリセル領域の前記上部絶縁膜の下層膜をマスク膜として、前記中間電荷トラップ膜における前記周辺回路領域に形成された部分を除去する工程を含むことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第３工程は、前記第１のマスク膜を用いて、ドライエッチ法により前記上部絶縁膜の下層膜及び中間電荷トラップ膜における前記周辺回路領域に形成された部分を連続して除去する工程であることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
メモリセルを含むメモリセル領域と該メモリセル領域に隣接し且つ周辺トランジスタを含む周辺回路領域とが形成された不揮発性半導体記憶装置の製造方法であって、
基板の上の全面に、下部絶縁膜、中間電荷トラップ膜及び犠牲絶縁膜を順次形成して積層膜を形成する第１工程と、
第１のマスク膜を用いて、前記犠牲絶縁膜及び中間電荷トラップ膜における前記周辺回路領域に形成された部分を除去する第２工程と、
第２のマスク膜を用いて、前記犠牲絶縁膜における前記メモリセル領域に形成された部分を除去する第３工程と、
前記周辺回路領域にゲート絶縁膜を形成すると共に、前記メモリセル領域に上部絶縁膜を形成する第４工程と、
前記上部絶縁膜及びゲート絶縁膜の上にゲート電極膜を形成する第５工程と、
前記ゲート電極膜をパターニングすることによりメモリセルのゲート電極及び周辺トランジスタのゲート電極をそれぞれ形成する第６工程とを備え、
前記第３工程は、前記第２のマスク膜を、前記メモリセル領域と前記周辺回路領域との境界部に、前記電荷トラップ膜の端部を覆うように形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第２工程と第３工程との間に、前記境界部において、前記第１のマスク膜よりも前記周辺回路領域側に拡張することにより、前記中間電荷トラップ膜の端部を覆うように形成された第３のマスク膜を用いて、前記下部絶縁膜における前記周辺回路領域に形成された部分を除去する第７の工程をさらに備えていることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
基板における第１の素子分離絶縁膜により区画されたメモリセル領域に、下部絶縁膜、中間電荷トラップ膜及び上部絶縁膜からなる電荷トラップ膜と該電荷トラップ膜の上に形成された第１のゲート電極とを有するメモリセルと、
前記メモリセル領域に隣接し且つ第２の素子分離絶縁膜により区画された周辺回路領域に、ゲート絶縁膜と該ゲート絶縁膜の上に形成された第２のゲート電極とを有する周辺トランジスタとを備え、
前記第１の素子分離絶縁膜と前記第２の素子分離絶縁膜とは、前記メモリセル領域と前記周辺回路領域との境界部において互いに間隔をおいて形成されており、
前記第１のゲート電極が跨るように形成された前記境界部は、前記基板における前記第１の素子分離絶縁膜と前記第２の素子分離絶縁膜との間の領域に形成され、且つ前記電荷トラップ膜と前記ゲート絶縁膜とは互いに接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記第１のゲート電極及び第２のゲート電極は、ゲート電極膜から形成され、
前記メモリセル領域と前記周辺回路領域以外の領域との他の境界部は、該他の境界部を覆うように前記ゲート電極膜が形成されていることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記他の境界部における前記中間電荷トラップ膜の端部は、前記中間電荷トラップ膜の下部に形成された前記素子分離絶縁膜が削られてオーバーハング状に前記周辺回路領域側へ突き出すように形成されており、前記中間電荷トラップ膜の突き出し部の下側部分を含むように、前記ゲート電極膜が形成されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特にＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴い、バーチャルグラウンド型アレイを有し、局所的に電荷トラップさせるＭＯＮＯＳメモリ技術が提案されている。
【０００３】
ＭＯＮＯＳメモリセルは、下部シリコン酸化膜と中間シリコン窒化膜と上部シリコン酸化膜との３層が積層されてなるＯＮＯ（Oxide Nitride Oxide）絶縁膜をゲート絶縁膜に用いているため、周辺回路に用いるシリコン酸化膜をゲート絶縁膜とするＭＯＳ（Metal Oxide Semiconductor）トランジスタとは構造が異なる。このため、ＭＯＮＯＳ構造を有するメモリセル領域と周辺回路領域との境界部の形成に関する技術が重要である。
【０００４】
以下、ゲート電極を形成する際にＯＮＯ絶縁膜が存在している領域をメモリセル領域と定義し、ゲート電極を形成する際にＯＮＯ絶縁膜を除去している領域を周辺回路領域と定義する。すなわち、ＯＮＯ絶縁膜が存在するか否かにより、メモリセル領域と周辺回路領域とを区別して定義するため、メモリセルのワード線を構成する連続的に加工されたゲート電極はメモリセル領域及び周辺回路領域に跨って形成される場合がある。
【０００５】
また、ＯＮＯ絶縁膜境界とウェル境界とがかならずしも一致している必要はない。
【０００６】
以下、図面を参照しながら、従来の不揮発性半導体記憶装置及びその製造方法について説明する。（例えば、特許文献１を参照。）
図１５は、従来の不揮発性半導体装置としてメモリチップの平面構造を示している。図をわかりやすくするために、ゲート絶縁膜を省略して示している。
【０００７】
図１５に示すように、メモリチップは、ＭＯＮＯＳ構造を有するメモリセル領域３１と周辺回路領域３２からなり、メモリセル領域３１と周辺回路領域３２との境界部にメモリセル境界３３がある。メモリセル領域３１にはセルウェル内にある活性領域３４とゲート電極３５とからなるＭＯＮＯＳメモリセルが形成され、周辺回路領域３２にはトランジスタウェル内にある活性領域３６とゲート電極３７とからなるＭＯＳトランジスタが形成されている。図示は省略しているが、メモリセル領域３１においては活性領域３４とゲート電極３５との間にＯＮＯ絶縁膜が形成され、周辺回路領域３２においては活性領域３６とゲート電極３７との間にゲート絶縁膜が形成されている。メモリセル領域３１に形成されたゲート電極３５は、ワード線を構成し、周辺回路領域３２に跨って形成されている。セルウェル内にある活性領域３４及びトランジスタウェル内にある活性領域３６の周囲は、ＳＴＩ３８により囲まれている。
【０００８】
図１６〜図１９は、従来の不揮発性半導体装置であるメモリチップに係る製造工程の断面構造を示している。図１６〜図１８に示す断面構造は図１５のXVａ−XVａ線とXVｂ−XVｂ線とにおける断面に共通であるが、図１９（ａ）は図１５のXVａ−XVａ線における断面を表し、図１９（ｂ）及び図１９（ｃ）は図１５のXVｂ−XVｂ線における断面を表している。なお、図１５のXVａ−XVａ線は、メモリセル領域３１のゲート電極３５が形成されている部分の断面であり、図１５のXVｂ−XVｂ線は、ゲート電極３５が形成されていない部分の断面である。
【０００９】
まず、図１６（ａ）に示すように、半導体基板３０の上に、メモリセル領域３１にセルウェル３９、周辺回路領域３２にトランジスタウェル４０を形成し、素子分離絶縁膜となるＳＴＩ（Shallow Trench Isolation）３８、セルウェル３９に活性領域３４及びトランジスタウェル４０に活性領域３６をそれぞれ形成する。なお、トランジスタウェル４０は、実際にはＮ型ウェル、Ｐ型ウェル、深いＮ型ウェル等から構成されている。セルウェル３９は、Ｐ型ウェルと、場合によっては深いＮ型ウェルから構成される場合もある。
【００１０】
次に、図１６（ｂ）に示すように、膜厚が約５ｎｍの下部酸化膜４１、膜厚が約１０ｎｍの中間窒化膜４２、膜厚が約１５ｎｍの上部酸化膜４３からなるＯＮＯ絶縁膜を形成する。メモリセル領域３１に形成されたＯＮＯ絶縁膜は、ＭＯＮＯＳメモリセルのゲート絶縁膜を構成する。
【００１１】
次に、図１６（ｃ）に示すように、セルウェル３９の上に形成されたＯＮＯ加工マスク４４を用いて、トランジスタウェル４０の上の上部酸化膜４３をウェットエッチ法により除去する。
【００１２】
次に、図１７（ａ）に示すように、ＯＮＯ加工マスク４４を除去し、セルウェル３９の上の上部酸化膜４３をマスクとしてトランジスタウェル４０の上の中間窒化膜４２をウェットエッチ法により除去する。
【００１３】
なお、上部酸化膜４３は、図１６（ｂ）のＯＮＯ絶縁膜を形成する工程で形成せずに、周辺トランジスタのゲート酸化膜を形成する工程において形成しても良い。また、ＯＮＯ絶縁膜を形成する工程と周辺トランジスタのゲート酸化膜を形成する工程との両方で形成しても良い。さらに、トランジスタウェル４０の上に形成された上部酸化膜４３及び中間窒化膜４２は、セルウェル３９の上に形成されたＯＮＯ加工マスク４４を用いて、ドライエッチ法で連続的に除去しても良い。
【００１４】
次に、図１７（ｂ）に示すように、マスク無しでウェハー全面をウェットエッチすることにより、トランジスタウェル４０の上に形成された下部酸化膜４１を除去する。この工程において、セルウェル３９の上の上部酸化膜４３の一部又は全てが同時に除去されてしまうが、最終的な上部酸化膜４３は、後続の周辺トランジスタ用ゲート絶縁膜を形成する工程において形成される。
【００１５】
また、トランジスタウェル４０の上に形成された下部酸化膜４１のウェットエッチにより、セルウェル３９とトランジスタウェル４０との境界部にあるＳＴＩ３８も部分的に除去され、ＳＴＩ３８とトランジスタウェル４０との間に段差が生じる。さらに、フッ酸等でウエットエッチを行う場合には、中間窒化膜４２のエッチングレートが下部酸化膜４１及び上部酸化膜４３を構成するシリコン酸化膜よりも低いため、中間窒化膜４２の端部の上に形成された上部酸化膜４３並びに中間窒化膜４２の端部の下に形成された下部酸化膜４１及びＳＴＩ３８が削れ、中間窒化膜４２がオーバーハング状に突き出した形状になることもある。このようにエッチングされたセルウェル３９とトランジスタウェル４０との境界部の断面構造の拡大図を図１７（ｃ）に示す。
【００１６】
次に、図１８（ａ）に示すように、トランジスタウェル４０の上に、周辺回路に用いるＭＯＳトランジスタのゲート絶縁膜となる、ゲート酸化膜４５を熱酸化法により形成する。実際には、複数の膜厚のゲート酸化膜を形成する場合が多いが、図１８（ａ）においては、単純に単層膜として図示している。また、ゲート酸化膜４５を形成する際にセルウェル３９の上の上部酸化膜４３の膜厚も少し増加するが、ここでは図示を省略している。
【００１７】
このようにゲート酸化膜４５を形成する工程において、図１７（ｃ）に示したオーバーハング状に突き出した中間窒化膜４２は、突き出した形状が維持されたままゲート酸化膜４５が形成される。このことは、ゲート酸化膜４５を熱酸化法により形成する際に上部酸化膜４３、下部酸化膜４１、中間窒化膜４２、ＳＴＩ３８の各膜厚も少し増加するが、シリコンからなるトランジスタウェル４０内の活性領域３４に比べて酸化されるレートが大幅に低いため、中間窒化膜４２が突き出した形状が維持されることになる。なお、上部酸化膜４３、下部酸化膜４１、中間窒化膜４２、ＳＴＩ３８の各膜厚の増加量は、図示を省略している。
【００１８】
次に、図１８（ｂ）に示すように、半導体基板３０の上面にＭＯＮＯＳメモリセル及びＭＯＳトランジスタのゲート電極となるポリシリコン４６を形成する。
【００１９】
図１８（ｃ）に示すように、ポリシリコン４６を形成する工程において、図１７（ｃ）に示したオーバーハング状に突き出した中間窒化膜４２を有していても、ポリシリコン４６は、突き出した中間窒化膜４２の下にも形成され、ＯＮＯ絶縁膜とゲート酸化膜４５との境界部を埋めるように形成される。
【００２０】
次に、図１９（ａ）に示すように、ポリシリコン４６を加工し、ＭＯＮＯＳメモリセルのゲート電極３５及びＭＯＳトランジスタのゲート電極３７を形成する。
【特許文献１】特開２００５−１０９２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記の従来技術によると、ＯＮＯ絶縁膜とゲート酸化膜４５との境界部において、トランジスタウェル４０の上の下部酸化膜４１を除去する際に部分的に除去されたＳＴＩ３８により、凹部が形成されてしまう。このため、ポリシリコン４６を加工する際に該凹部にエッチ残りが生じる恐れがある。
【００２２】
ポリシリコンは凹部における成膜が優れているため、図１８（ｂ）及び図１８（ｃ）に示すように、ＯＮＯ絶縁膜とゲート酸化膜４５との境界部にある凹部にも効率よく形成される。特に、図１８（ｃ）に示すように、中間窒化膜４２が突き出した形状の場合には、該中間窒化膜４２の下部に回り込んで形成される。このようにして形成されたポリシリコン４６は、加工する際にエッチ残りが生じやすくなる。この場合には、加工する際に、突き出した部分がマスクとなるため、必然的にエッチ残りが生じることになる。このようなエッチ残りは、ポリシリコン４６のエッチング条件、中間窒化膜４２の突き出し形状及びその長さに依存して形成される。
【００２３】
図１９（ｂ）は、メモリセル領域３１のゲート電極３５が形成されない領域の断面構成を示している。
【００２４】
図１９（ｂ）に示すように、中間窒化膜４２がオーバーハング状に突き出していない場合であっても、通常、ＯＮＯ絶縁膜とゲート酸化膜４５との境界部に凹部が形成され、該凹部の底部にサイドウォール状にポリシリコン４６のエッチ残りが生じ、エッチ残りからポリシリコン残渣１０１が形成される。
【００２５】
図１９（ｂ）に示したポリシリコン残渣１０１は、メモリセル領域３１のワード線を構成するゲート電極３５が周辺回路領域３２に延長して形成された部分と接触し、メモリセル領域３１におけるゲート電極間のショートを引き起こす恐れがある。また、剥がれ落ちて、パーティクルの原因となる恐れがある。
【００２６】
また、図１９（ｃ）は、メモリセル領域３１のゲート電極３５が形成されない領域で且つ中間窒化膜４２がオーバーハング状に突き出した形状を有する領域の断面構成を示している。
【００２７】
図１９（ｃ）に示すように、オーバーハング状に突き出した中間窒化膜４２の下に形成されたポリシリコン４６は、ポリシリコン４６を加工する際にエッチングされずにエッチ残りであるポリシリコン残渣１０１となる。
【００２８】
図１９（ｃ）に示したポリシリコン残渣１０１は、メモリセル領域３１のワード線を構成するゲート電極３５が周辺回路領域３２に延長して形成された部分と接触し、メモリセル領域３１におけるゲート電極間のショートを引き起こす恐れがある。また、剥がれ落ちて、パーティクルの原因となる恐れがある。
【００２９】
このように、ポリシリコン４６のエッチ残りであるポリシリコン残渣１０１が形成される場合は、ゲート電極間のショートの原因又はリフトオフされてパーティクル源となるため、いずれの場合も歩留り低下を引き起こすことになる。
【００３０】
本発明は、前記従来の問題に鑑み、メモリセル境界部にポリシリコンのエッチ残りが発生しない不揮発性半導体記憶装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００３１】
前記の目的を達成するため、本発明の半導体装置は、メモリセル領域と周辺回路領域の境界であるメモリセル境界において、メモリセル領域のＯＮＯ絶縁膜と周辺回路領域のゲート絶縁膜との間に凹部及びＯＮＯ絶縁膜を構成する中間窒化膜の突き出し部が形成されない構成とする。
【００３２】
具体的に、本発明の第１の不揮発性半導体記憶装置の製造方法は、メモリセルを含むメモリセル領域と該メモリセル領域に隣接し且つ周辺トランジスタを含む周辺回路領域とが形成された不揮発性半導体記憶装置の製造方法を対象とし、基板のメモリセル領域及び周辺回路領域に素子分離絶縁膜をメモリセル領域と周辺回路領域との境界部から間隔をおいて形成することにより、メモリセル領域に第１の活性領域と周辺回路領域に第２の活性領域とをそれぞれ形成する第１工程と、基板の上の全面に、下部絶縁膜及び中間電荷トラップ膜を順次形成する第２工程と、第１のマスク膜を用いて、中間電荷トラップ膜における周辺回路領域に形成された部分を除去する第３工程と、周辺回路領域にゲート絶縁膜を形成すると共に、メモリセル領域に上部絶縁膜の少なくとも一部を形成する第４工程と、上部絶縁膜及びゲート絶縁膜の上にゲート電極膜を形成する第５工程と、ゲート電極膜をパターニングすることにより、メモリセルのゲート電極及び周辺トランジスタのゲート電極をそれぞれ形成する第６工程とを備え、第３工程は、第１のマスク膜の端部が、基板の境界部に位置するように位置決めをする工程を含むことを特徴とする。
【００３３】
本発明の第１の不揮発性半導体記憶装置の製造方法によると、メモリセル領域と周辺回路領域との境界部が半導体基板の活性領域の上に形成された不揮発性半導体記憶装置を製造することができるため、メモリセル領域の下部絶縁膜、中間電荷トラップ膜及び上部絶縁膜と周辺回路領域のゲート絶縁膜とが接続した境界部が形成されるので、境界部に凹部が形成されることがない。このため、エッチ残りが原因となるゲート電極間のショート及びパーティクルを防止することができる。
【００３４】
また、本発明の第１の不揮発性半導体記憶装置の製造方法において、第４工程において、境界部のゲート絶縁膜は、下部絶縁膜、中間電荷トラップ膜及び上部絶縁膜と接続するように形成することが好ましい。
【００３５】
また、本発明の第１の不揮発性半導体記憶装置の製造方法において、第６工程において、メモリセル領域と周辺回路領域以外の領域との他の境界部を跨ぐようにゲート電極膜を残存させても構わない。
【００３６】
このようにすると、メモリセル領域と周辺回路領域以外の領域との他の境界部がゲート電極膜で覆われるため、境界部にポリシリコンのエッチ残りが生じることを防ぐことができる。
【００３７】
また、本発明の第１の不揮発性半導体記憶装置の製造方法において、第３工程と第４工程の間に、下部絶縁膜における周辺回路領域に形成された部分を除去する第７工程をさらに備えていることが好ましい。
【００３８】
本発明の第２の不揮発性半導体記憶装置の製造方法は、メモリセルを含むメモリセル領域と該メモリセル領域に隣接し且つ周辺トランジスタを含む周辺回路領域とが形成された不揮発性半導体記憶装置の製造方法を対象とし、基板のメモリセル領域及び周辺回路領域に素子分離絶縁膜を形成することにより、メモリセル領域に第１の活性領域と周辺回路領域に第２の活性領域とをそれぞれ形成する第１工程と、基板の上の全面に、下部絶縁膜及び中間電荷トラップ膜を順次形成する第２工程と、第１のマスク膜を用いて、中間電荷トラップ膜における周辺回路領域に形成された部分を除去する第３工程と、第２のマスク膜を用いて、下部絶縁膜における周辺回路領域に形成された部分を除去する第４工程と、周辺回路領域にゲート絶縁膜を形成すると共に、メモリセル領域に上部絶縁膜の少なくとも一部を形成する第５工程と、上部絶縁膜及びゲート絶縁膜の上にゲート電極膜を形成する第６工程と、ゲート電極膜をパターニングすることにより、メモリセルのゲート電極及び周辺トランジスタのゲート電極をそれぞれ形成する第７工程とを備え、第４工程は、第２のマスク膜を、メモリセル領域と周辺回路領域との境界部において、第１のマスク膜よりも周辺回路領域側に拡張することにより、中間電荷トラップ膜の端部を覆うように形成することを特徴とする。
【００３９】
本発明の第２の不揮発性半導体記憶装置の製造方法によると、メモリセル領域と周辺回路領域との境界部に凹部が形成されることがなく、中間電荷トラップ膜の端部が周辺回路領域に突き出した形状になることもないため、境界部にエッチ残りが生じることを防止することができる。このため、エッチ残りが原因となるゲート電極間のショート及びパーティクルを防止することができる。
【００４０】
また、本発明の第１又は第２の不揮発性半導体記憶装置の製造方法において、第２工程は、中間電荷トラップ膜の上に上部絶縁膜の下層膜を形成する工程を含むことが好ましい。
【００４１】
また、本発明の第１又は第２の不揮発性半導体記憶装置の製造方法において、第３工程は、第１のマスク膜を用いて、上部絶縁膜の下層膜における周辺回路領域に形成された部分を除去した後に、第１のマスク膜を除去し、メモリセル領域の上部絶縁膜の下層膜をマスク膜として、中間電荷トラップ膜における周辺回路領域に形成された部分を除去する工程を含むことが好ましい。
【００４２】
また、本発明の第１又は第２の不揮発性半導体記憶装置の製造方法において、第３工程は、第１のマスク膜を用いて、ドライエッチ法により上部絶縁膜の下層膜及び中間電荷トラップ膜における周辺回路領域に形成された部分を連続して除去する工程であることが好ましい。
【００４３】
このようにすると、上部絶縁膜と中間電荷トラップ膜を連続して除去することができる。
【００４４】
本発明の第３の不揮発性半導体記憶装置の製造方法は、メモリセルを含むメモリセル領域と該メモリセル領域に隣接し且つ周辺トランジスタを含む周辺回路領域とが形成された不揮発性半導体記憶装置の製造方法を対象とし、基板の上の全面に、下部絶縁膜、中間電荷トラップ膜及び犠牲絶縁膜を順次形成して積層膜を形成する第１工程と、第１のマスク膜を用いて、犠牲絶縁膜及び中間電荷トラップ膜における周辺回路領域に形成された部分を除去する第２工程と、第２のマスク膜を用いて、犠牲絶縁膜におけるメモリセル領域に形成された部分を除去する第３工程と、周辺回路領域にゲート絶縁膜を形成すると共に、メモリセル領域に上部絶縁膜を形成する第４工程と、上部絶縁膜及びゲート絶縁膜の上にゲート電極膜を形成する第５工程と、ゲート電極膜をパターニングすることによりメモリセルのゲート電極及び周辺トランジスタのゲート電極をそれぞれ形成する第６工程とを備え、第３工程は、第２のマスク膜を、メモリセル領域と周辺回路領域との境界部に、電荷トラップ膜の端部を覆うように形成することを特徴とする。
【００４５】
また、本発明の第３の不揮発性半導体記憶装置の製造方法において、第２工程と第３工程との間に、境界部において、第１のマスク膜よりも周辺回路領域側に拡張することにより、中間電荷トラップ膜の端部を覆うように形成された第３のマスク膜を用いて、下部絶縁膜における周辺回路領域に形成された部分を除去する第７の工程をさらに備えていることが好ましい。
【００４６】
本発明の不揮発性半導体記憶装置は、基板における第１の素子分離絶縁膜により区画されたメモリセル領域に、下部絶縁膜、中間電荷トラップ膜及び上部絶縁膜からなる電荷トラップ膜と該電荷トラップ膜の上に形成された第１のゲート電極とを有するメモリセルと、メモリセル領域に隣接し且つ第２の素子分離絶縁膜により区画された周辺回路領域に、ゲート絶縁膜と該ゲート絶縁膜の上に形成された第２のゲート電極とを有する周辺トランジスタとを備え、第１の素子分離絶縁膜と第２の素子分離絶縁膜とは、メモリセル領域と周辺回路領域との境界部において互いに間隔をおいて形成されており、第１のゲート電極が跨るように形成された境界部は、基板における第１の素子分離絶縁膜と第２の素子分離絶縁膜との間の領域に形成され、且つ電荷トラップ膜とゲート絶縁膜とは互いに接続されていることを特徴とする。
【００４７】
本発明の不揮発性半導体記憶装置によると、メモリセル領域と周辺回路領域との境界部は半導体基板の活性領域の上に形成され、凹部が形成されていないため、エッチ残りが原因となるゲート電極間のショート及びパーティクルを防止することができる。
【００４８】
また、本発明の不揮発性半導体記憶装置において、第１のゲート電極及び第２のゲート電極は、ゲート電極膜から形成され、メモリセル領域と周辺回路領域以外の領域との他の境界部は、該他の境界部を覆うようにゲート電極膜が形成されていることが好ましい。
【００４９】
また、本発明の不揮発性半導体記憶装置において、他の境界部における中間電荷トラップ膜の端部は、中間電荷トラップ膜の下部に形成された素子分離絶縁膜が削られてオーバーハング状に周辺回路領域側へ突き出すように形成されており、中間電荷トラップ膜の突き出し部の下側部分を含むように、ゲート電極膜が形成されていることが好ましい。
【００５０】
このような構成にすると、メモリセル領域と周辺回路領域以外の領域との境界部がゲート電極膜で覆われるため、境界部にポリシリコンのエッチ残りが生じることを防止することができる。
【発明の効果】
【００５１】
本発明に係る揮発性半導体記憶装置及びその製造方法によれば、メモリセル境界部に微小なポリシリコン残りを生じないため、ゲート電極間ショート等による歩留り低下を発生せず、ＭＯＮＯＳメモリの歩留りを安定して確保することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施形態について図面を参照しながら説明する。各図面において、同一の構成については同一の符号を用いて示し、説明を省略する。
【００５３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の平面構成を示している。ゲート電極の下に存在するゲート絶縁膜については図示を省略して示している。
【００５５】
図１に示すように、不揮発性半導体記憶装置は、ＭＯＮＯＳ構造を有するメモリセル領域１１と周辺回路領域１２とからなり、メモリセル領域１１と周辺回路領域１２との境界部にメモリセル境界１３がある。メモリセル領域１１には、メモリセル領域１１内の活性領域１４とゲート電極１５とからなるＭＯＮＯＳメモリセルが形成され、周辺回路領域１２には、周辺回路領域１２内の活性領域１６とゲート電極１７とからなるＭＯＳトランジスタが形成されている。メモリセル境界１３は、活性領域１４と活性領域１６との間に形成されている。図示は省略しているが、メモリセル領域１１においては活性領域１４とゲート電極１５との間に電荷トラップ膜であるＯＮＯ絶縁膜が形成され、周辺回路領域１２においては活性領域１６とゲート電極１７との間にゲート絶縁膜が形成されている。すなわち、ＯＮＯ絶縁膜とゲート絶縁膜との境界部がメモリセル境界１３である。ＭＯＮＯＳメモリセルのゲート電極１５は、ワード線を構成し、周辺回路領域１２に跨って形成されている。メモリセル境界１３が、ＳＴＩ１８に形成されていないことが第１の実施形態の特徴である。なお、ＭＯＮＯＳメモリセルのゲート電極１５は、ワード線を構成するが、必ずしも周辺回路領域１２に跨って形成される必要はない。
【００５６】
次に、図２〜図５を用いて第１の実施形態に係る不揮発性半導体記憶装置のプロセスフローを説明する。図２〜図５は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程の断面構造を示している。図２〜図４及び図５（ａ）に示す断面構造は、図１のＩａ−Ｉａ線及びＩｂ−Ｉｂ線における断面に共通であるが、図５（ｂ）は、図１のＩａ−Ｉａ線における断面、すなわちＭＯＮＯＳメモリセルのゲート電極１５を含む断面である。なお、図３（ｃ）及び図４（ｂ）はメモリセル領域１１と周辺回路領域１２との境界部を拡大した断面構造である。
【００５７】
まず、図２（ａ）に示すように、半導体基板１０の上に、セルウェル１９、トランジスタウェル２０及び素子分離絶縁膜となるＳＴＩ１８を形成し、セルウェル１９には活性領域１４、トランジスタウェル２０には活性領域１６をそれぞれ形成する。ここで、セルウェル１９とトランジスタウェル２０との境界には、ＳＴＩ１８が形成されていない。
【００５８】
次に、図２（ｂ）に示すように、半導体基板１０の全面に下部絶縁膜である下部酸化膜２１、中間電荷トラップ膜である中間窒化膜２２及び上部絶縁膜である上部酸化膜２３からなるＯＮＯ絶縁膜を形成する。メモリセル領域１１に形成されたＯＮＯ絶縁膜は、ＭＯＮＯＳメモリセルのゲート絶縁膜を構成する。
【００５９】
次に、図２（ｃ）に示すように、メモリセル領域１１の上にＯＮＯ加工マスク２４を形成し、周辺回路領域１２に形成された上部酸化膜２３をウェットエッチ法により除去する。
【００６０】
次に、図３（ａ）に示すように、ＯＮＯ加工マスク２４を除去し、メモリセル領域１１の上部酸化膜２３をマスクとして、周辺回路領域１２に形成された中間窒化膜２２をウェットエッチ法により除去する。
【００６１】
なお、上部酸化膜２３は図２（ａ）に示したＯＮＯ絶縁膜を形成する工程で形成せずに、後の周辺トランジスタのゲート酸化膜を形成する工程において形成しても良い。また、ＯＮＯ絶縁膜を形成する工程とゲート酸化膜を形成する工程との両方で形成しても良い。また、周辺回路領域１２に形成された上部酸化膜２３及び中間窒化膜２２は、ＯＮＯ加工マスクを用いて、ドライエッチ法で連続的に除去しても良い。
【００６２】
次に、図３（ｂ）に示すように、メモリセル領域１１の中間窒化膜２２をマスクとして、周辺回路領域１２に形成された下部酸化膜２１をウェットエッチ法により除去する。この際に、ＳＴＩ１８の一部も同時に除去されるが、ＯＮＯ絶縁膜の端部の下にＳＴＩ１８が形成されていないため、ＯＮＯ絶縁膜の端部にはＯＮＯ絶縁膜の膜厚相当の段差（〜２０ｎｍ）のみが生じる。
【００６３】
また、周辺回路領域１２に形成されたＯＮＯ絶縁膜を除去する際にメモリセル領域１１の上部酸化膜２３の一部又は全てが同時に除去されてしまうが、最終的な上部酸化膜２３は、周辺回路領域１２のゲート絶縁膜を形成する工程において形成される。
【００６４】
また、図３（ｃ）に示すように、メモリセル領域１１と周辺回路領域１２との境界部におけるＯＮＯ絶縁膜の端部は、中間窒化膜２２が周辺回路領域１２に向かって突き出した形状になる場合もある。これは、ウェットエッチングをする際に中間窒化膜２２のエッチングレートが下部酸化膜２１及び上部酸化膜２３を構成するシリコン酸化膜よりも低いためであり、特にフッ酸を用いるウェットエッチングにおいて、シリコン窒化膜である中間窒化膜２２がエッチングされることがほとんどないからである。
【００６５】
次に、図４（ａ）に示すように、周辺回路領域１２のＭＯＳトランジスタのゲート絶縁膜となるゲート酸化膜２５を熱酸化法により形成する。この工程において、周辺回路領域１２に形成されたＯＮＯ絶縁膜を除去する際に一部又は全部が除去されたメモリセル領域１１の上部酸化膜２３も同時に形成される。
【００６６】
また、図４（ｂ）に示すように、ＯＮＯ絶縁膜の中間窒化膜２２が突き出した形状であったとしても、中間窒化膜２２が突き出した部分の下に位置する半導体基板１０が酸化されて下部酸化膜２１の端部と接続するようにゲート酸化膜２５が形成されるため、中間窒化膜２２の突き出し部の下部に空間が形成されることはない。このように、ゲート酸化膜２５がＯＮＯ絶縁膜の端部と接続するように形成されるため、ＯＮＯ絶縁膜の端部に空間が形成されることはなく、半導体基板１０からみて上面もほぼ平坦な形状となる。
【００６７】
次に、図５（ａ）に示すように、半導体基板１０の上面にＭＯＮＯＳメモリセル及びＭＯＳトランジスタのゲート電極となるポリシリコン２６を形成する。ここで、ＯＮＯ絶縁膜とゲート酸化膜２５との境界部には、凹部又は空間が形成されていないため、該境界部の上部に形成されるポリシリコン２６も平坦な形状となる。図５（ａ）においては、中間窒化膜２２の突き出し部が形成されていないＯＮＯ絶縁膜の端部であるが、中間窒化膜２２の突き出し部が形成されていても図５（ａ）に示したポリシリコン２６と同様に境界部の上面は平坦な形状となる。
【００６８】
次に、図５（ｂ）に示すように、ポリシリコン２６を加工し、ＭＯＮＯＳメモリセルのゲート電極１５及びＭＯＳトランジスタのゲート電極１７を形成する。なお、ＭＯＮＯＳメモリセルのゲート電極１５を形成した後のゲート電極１５が形成されていない部分、すなわち図１のＩｂ−Ｉｂ線における断面構造は、図４（ｂ）と同一であることはいうまでもない。
【００６９】
なお、図面においてセルウェル１９の活性領域１４及びトランジスタウェル２０の活性領域１６の境界と中間窒化膜２２の端部とが一致するように記載しているが、必ずしも一致する必要はない。
【００７０】
このように、第１の実施形態による不揮発性半導体装置の製造方法によると、メモリセル境界をＳＴＩ領域ではなく活性領域に形成するため、ＭＯＮＯＳメモリセルのＯＮＯ絶縁膜とＭＯＳトランジスタのゲート酸化膜との間に凹部が形成されることがない。このため、ゲート電極を形成する際にメモリセル境界においてポリシリコンのエッチ残りが発生することはないので、エッチ残りが原因となるゲート電極間のショート及びパーティクルを防止することができる。
【００７１】
なお、ポリシリコンは、ゲート電極材料であれば良く、メタル、もしくはシリサイド系、あるいはこれらの積層構成でも良い。
【００７２】
（第１の実施形態の変形例）
図６は、本発明の第１の実施形態の変形例に係る不揮発性半導体装置の平面構成を示している。
【００７３】
図６に示すように、不揮発性半導体記憶装置は、ＭＯＮＯＳ構造を有するメモリセル領域１１と周辺回路領域１２とからなり、メモリセル領域１１と周辺回路領域１２との境界部にメモリセル境界１３がある。メモリセル領域１１にはメモリセル領域１１内の活性領域１４とゲート電極１５とからなるＭＯＮＯＳメモリセルが形成され、周辺回路領域１２には周辺回路領域１２内の活性領域１６とゲート電極１７とからなるＭＯＳトランジスタが形成されている。メモリセル領域１１におけるゲート電極１５が形成される活性領域１４及び周辺回路領域１２におけるゲート電極１７が形成される活性領域１６の周囲は、ＳＴＩ１８により囲まれている。図示は省略しているが、メモリセル領域１１においては活性領域１４とゲート電極１５との間にＯＮＯ絶縁膜が形成され、周辺回路領域１２においては活性領域１６とゲート電極１７との間にゲート絶縁膜が形成されている。すなわち、ＯＮＯ絶縁膜とゲート絶縁膜との境界部がメモリセル境界１３である。メモリセル領域１１に形成されたゲート電極１５は、ワード線を構成し、周辺回路領域１２に跨って形成されている。メモリセル境界１３のうち、ＭＯＮＯＳメモリセルのゲート電極１５が周辺回路領域１２に跨って形成されるメモリセル境界１３は第１の実施形態と同様に活性領域の上にあり、ゲート電極１５が周辺回路領域１２に跨って形成されないメモリセル境界１３については、ゲート電極を構成するポリシリコン２６ａが形成されていることが第１の実施形態の変形例の特徴である。
【００７４】
図７は、図６のVIａ−VIａ線における断面構成を示している。
【００７５】
図７に示すように、ゲート電極１５が周辺回路領域１２に跨って形成されていないメモリセル境界１３は、半導体基板１０のＳＴＩ１８の上に形成されているが、ＳＴＩ１８領域の上ではなく活性領域の上に形成されていてもよい。ゲート電極１５が周辺回路領域１２に跨って形成されていないメモリセル境界１３が活性領域の上に形成されていれば、第１の実施形態と同様に、境界部に凹部が形成されることがない。さらに、メモリセル境界１３の上にポリシリコン２６ａが形成されているため、メモリセル境界部にポリシリコンのエッチ残りが生じることもない。なお、メモリセル境界１３のうち、ＭＯＮＯＳメモリセルのゲート電極１５が周辺回路領域１２に跨って形成される部分の断面構造は、第１の実施形態と同一である。
【００７６】
ゲート電極１５が跨るように形成されるメモリセル境界１３は、ＳＴＩ領域ではなく活性領域に形成される。このため、ＭＯＮＯＳメモリセルのＯＮＯ絶縁膜とＭＯＳトランジスタのゲート酸化膜２５との間に凹部が形成されることはない。また、ゲート電極が周辺回路領域１２に跨って形成されないメモリセル境界１３には、ポリシリコン２６ａが形成される。このため、メモリセル境界１３に凹部が形成されていたとしても、凹部はポリシリコンによって埋められるため、エッチ残りが発生するようなことはない。また、メモリセル境界１３において中間窒化膜２２が突き出した形状になっていたとしても、凹部と同様にポリシリコンによって埋められているため、エッチ残りが発生するようなことはない。このように、メモリセル境界１３にポリシリコン２６ａを形成することにより、エッチ残りの発生を防止することができるため、エッチ残りが原因となるショート及びパーティクルを防止することができる。
【００７７】
なお、メモリセル境界１３に形成するポリシリコン２６の線幅は、使用するプロセスの加工限界、もしくは突き出した形状の中間窒化膜２２のサイズマージン、合せズレマージンなどを考慮して設定すれば良い。
【００７８】
例えば、６５ｎｍプロセスの場合、ＯＮＯ加工マスク２４の寸法マージンを５０ｎｍ、ＯＮＯ加工マスク２４とセルウェル１９との合わせズレマージンを３０ｎｍ、メモリセル境界のポリシリコン２６ａの加工マスクの寸法マージンを１０ｎｍ、メモリセル境界１３のポリシリコン２６ａの加工マスクと活性領域３１との合わせズレマージンを１５ｎｍとし、上記４つの二乗和の平方根より、約６０ｎｍを得る。つまり、メモリセル境界１３から両側に６０ｎｍのマージンをもつ、線幅１２０ｎｍのポリシリコン２６ａを、メモリセル境界１３に形成すれば良いことが分かる。
【００７９】
なお、メモリセル境界１３及びセルウェル１９とトランジスタウェル２０との境界は一致した図面にしているが、ずれていても構わない。
【００８０】
また、上記第１の実施形態及び第１の実施形態の変形例は、メモリアレイの主たる部分に適用されておればよく、歩留り低下を生じないレベルの特殊なパターンにおいては、適用していなくても良い。
【００８１】
また、図６において、活性領域上にあるメモリセル境界を跨るゲート電極１５がなくても良い。すなわち、メモリセル境界がＳＴＩに存在する場合には、メモリセル境界部にはポリシリコンが配置されており、それ以外のメモリセル境界１３は活性領域に配置されていることが本実施形態の特徴である。
【００８２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００８３】
第２の実施形態は、ＳＴＩ上にメモリセル境界を形成する場合にポリシリコン残渣が発生してしまうことを、プロセスの工夫によりメモリセル境界に凹部が形成されることを防止し、ポリシリコン残渣が発生しないようにする実施例である。
【００８４】
図８は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の平面構成を示している。ゲート電極の下に存在するゲート絶縁膜については図示を省略して示している。第２の実施形態に係る不揮発性半導体記憶装置の平面図は、従来例と同一である。
【００８５】
図８に示すように、不揮発性半導体記憶装置は、ＭＯＮＯＳ構造を有するメモリセル領域１１と周辺回路領域１２からなり、メモリセル領域１１と周辺回路領域１２との境界部にメモリセル境界１３がある。メモリセル領域１１には活性領域１４とゲート電極１５とからなるＭＯＮＯＳメモリセルが形成され、周辺回路領域１２には活性領域１６とゲート電極１７とからなるＭＯＳトランジスタが形成されている。活性領域１４及び活性領域１６の周囲は、ＳＴＩ１８により囲まれている。図示は省略しているが、メモリセル領域１１においては活性領域１４とゲート電極１５との間にＯＮＯ絶縁膜が形成され、周辺回路領域１２においては活性領域１６とゲート電極１７との間にゲート絶縁膜が形成されている。すなわち、ＯＮＯ絶縁膜とゲート絶縁膜との境界部がメモリセル境界１３である。メモリセル領域１１に形成されたゲート電極１５は、ワード線を構成し、周辺回路領域１２に跨って形成されている。第２の実施形態に係る不揮発性半導体記憶装置は、メモリセル境界１３が、ＳＴＩ１８の上部に形成されている。
【００８６】
次に、図９〜図１１を用いて第２の実施形態に係る不揮発性半導体記憶装置のプロセスフローを説明する。図９〜図１１は、第２の実施形態に係る不揮発性半導体記憶装置の製造工程の断面構造を示している。図９〜図１０及び図１１（ａ）に示す断面構造は、図８のVIIIａ−VIIIａ線及びVIIIｂ−VIIIｂ線における断面に共通であるが、図１１（ｂ）は、図８のVIIIａ−VIIIａ線における断面、すなわちＭＯＮＯＳメモリセルのゲート電極１５を含む断面構造である。
【００８７】
まず、図９（ａ）に示すように、半導体基板１０の上に、メモリセル領域１１にセルウェル１９、周辺回路領域１２にトランジスタウェル２０及び素子分離絶縁膜となるＳＴＩ１８を形成し、セルウェル１９には活性領域１４、トランジスタウェル２０には活性領域１６をそれぞれ形成する。さらに、下部酸化膜２１、中間窒化膜２２及び上部酸化膜２３からなるＯＮＯ絶縁膜を形成する。メモリセル領域１１に形成されたＯＮＯ絶縁膜は、ＭＯＮＯＳメモリセルのゲート絶縁膜を構成する。
【００８８】
次に、図９（ｂ）に示すように、メモリセル領域１１にＯＮＯ加工マスク２４を形成し、周辺回路領域１２に形成された上部酸化膜２３をウェットエッチ法により除去する。
【００８９】
次に、図９（ｃ）に示すように、ＯＮＯ加工マスク２４を除去し、メモリセル領域１１の上部酸化膜２３をマスクとして、周辺回路領域１２に形成された中間窒化膜２２をウェットエッチ法により除去する。
【００９０】
なお、上部酸化膜２３は図９（ａ）に示したＯＮＯ絶縁膜を形成する工程で形成せずに、後の周辺トランジスタのゲート酸化膜を形成する工程において形成しても良い。また、ＯＮＯ絶縁膜を形成する工程とゲート酸化膜を形成する工程との両方で形成しても良い。また、周辺回路領域１２に形成された上部酸化膜２３及び中間窒化膜２２は、ＯＮＯ加工マスク２４を用いて、ドライエッチ法で連続的に除去しても良い。
【００９１】
ここまでの工程は、従来例の工程手順と同一である。
【００９２】
次に、図１０（ａ）に示すように、メモリセル領域１１の上にＢＯ（Bottom Oxide）加工マスク２７を形成し、周辺回路領域１２の上に形成された下部酸化膜２１をウェットエッチ法により除去する。ここで、ＢＯ加工マスク２７は、中間窒化膜２２の端部を覆うように形成する。このようにＢＯ加工マスク２７を形成すると、従来例の問題であるメモリセル境界部のＳＴＩ１８に凹部が形成されること、及び、ＯＮＯ絶縁膜の中間窒化膜が突き出した形状になることを防止することができるため、メモリセル境界部にポリシリコン残渣が形成されることがない。
【００９３】
次に、図１０（ｂ）に示すように、周辺回路領域１２のＭＯＳトランジスタのゲート絶縁膜となるゲート酸化膜２５を熱酸化法を用いて形成する。
【００９４】
次に、図１１（ａ）に示すように、半導体基板１０の上面にＭＯＮＯＳメモリセル及びＭＯＳトランジスタのゲート電極となるポリシリコン２６を形成する。
【００９５】
次に、図１１（ｂ）に示すように、ポリシリコン２６を加工し、ＭＯＮＯＳメモリのゲート電極１５及びＭＯＳトランジスタのゲート電極１７を形成する。
【００９６】
以上のように、第２の実施形態では、ＢＯ加工マスク２７が中間窒化膜２２の端部を覆うように形成されているため、メモリセル境界部のＳＴＩに凹部が形成されることがなく、且つ、ＯＮＯ絶縁膜の中間窒化膜が突き出した形状になることもないため、ゲート電極を形成する際、メモリセル境界部にポリシリコン残渣が生じない。
【００９７】
第２の実施形態は、メモリセル境界をＳＴＩの上部に形成してもＳＴＩに凹部が形成されることがないプロセスであるが、メモリセル境界をＳＴＩの上部に形成せずに活性領域の上部に形成しても同様に、メモリセル境界部に凹部が形成されることはなく、且つＯＮＯ絶縁膜の中間窒化膜が突き出した形状になることもない。
【００９８】
一般的に、ゲート電極の加工精度は、チップ内で使用する最小線幅の１／１０程度である。ゲート電極の加工精度を向上させるには異方性エッチングを用いることが望ましい。しかしながら、従来例のようにＯＮＯ絶縁膜の中間窒化膜の端部が下部酸化膜の端部よりも突き出した形状を有し、中間窒化膜の突き出した形状の下にポリシリコンが形成される場合、該突き出し部の下のポリシリコンを除去するためには、等方性エッチングを用いる必要がある。このため、メモリセル境界において、中間窒化膜の端部の下の下部酸化膜及びＳＴＩがエッチングによって除去され、中間窒化膜の端部の下に空間が形成される場合、すなわち、中間窒化膜の突き出し形状になる場合、この突き出し量がチップ内で使用する最小線幅の１／１０程度以内であることが、ゲート電極の加工精度を維持しつつ、等方性エッチングを用いることができる目安である。
【００９９】
従来例より、約５ｎｍに形成された下部酸化膜の除去工程において、ＳＴＩの深さが約１０ｎｍ削れることが予測される。従って、ゲート電極の最小線幅が約１００ｎｍ以下であるゲート電極を形成するのであれば、ＢＯ加工マスクを用いたプロセスとすることが好ましい。
【０１００】
なお、ここでは説明を省略しているが、下部酸化膜の除去工程以外にもメモリセル境界にあるシリコン酸化膜を除去する工程が複数ある場合は、それらの工程に関しても、中間窒化膜の端部にある下部酸化膜及びＳＴＩがエッチング除去されることによりできる、中間窒化膜の下部にある空間、すなわち中間窒化膜の突き出し量の累計が、チップ内で使用する最小線幅の１／１０程度以内になるか否かによりプロセスを選択する必要がある。
【０１０１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【０１０２】
第３の実施形態は、第２の実施形態と同様に、ＳＴＩ上にメモリセル境界を形成する場合にポリシリコン残渣が発生してしまうことを、プロセスの工夫によりメモリセル境界に凹部ができることを防止し、ポリシリコン残渣が発生しないようにする製造方法である。
第３の実施形態は、ＯＮＯ絶縁膜を構成する上部酸化膜に特徴がある。第３の実施形態に係る不揮発性半導体記憶装置の平面構成については、第２の実施形態と同一であるため図示を省略する。
【０１０３】
図１２〜図１４を用いて、第３の実施形態に係る不揮発性半導体記憶装置のプロセスフローを説明する。図１２〜図１４は、第３の実施形態に係る不揮発性半導体記憶装置の製造工程の断面構造を示している。図１２〜図１３、図１４（ａ）及び（ｂ）に示す断面構造は、図８のVIIIａ−VIIIａ線及びVIIIｂ−VIIIｂ線における断面に共通であるが、図１４（ｃ）は、図８のVIIIａ−VIIIａ線における断面、すなわちＭＯＮＯＳメモリセルのゲート電極１５を含む断面構造である。
【０１０４】
まず、図１２（ａ）に示すように、半導体基板１０の上に、メモリセル領域１１にセルウェル１９、周辺回路領域１２にトランジスタウェル２０及び素子分離絶縁膜となるＳＴＩ１８を形成し、セルウェル１９には活性領域１４、トランジスタウェル２０には活性領域１６をそれぞれ形成する。さらに、下部酸化膜２１、中間窒化膜２２及び犠牲酸化膜２８からなるＯＮＯ絶縁膜を形成する。犠牲酸化膜２８は、後の工程で一部が除去されるが、上部酸化膜２３が形成されることにより、メモリセル領域１１にＯＮＯ絶縁膜が形成され、ＭＯＮＯＳメモリセルのゲート絶縁膜を構成する。
【０１０５】
次に、図１２（ｂ）に示すように、メモリセル領域１１の上にＯＮＯ加工マスク２４を形成し、周辺回路領域１２に形成された犠牲酸化膜２８をウェットエッチ法により除去する。
【０１０６】
次に、図１２（ｃ）に示すように、ＯＮＯ加工マスク２４を除去し、メモリセル領域１１の犠牲酸化膜２８をマスクとして、周辺回路領域１２に形成された中間窒化膜２２をウェットエッチ法により除去する。
【０１０７】
次に、図１３（ａ）に示すように、メモリセル領域１１に中間窒化膜１８の端部を覆うようにＢＯ加工マスク２７を形成し、周辺回路領域１２に形成された下部酸化膜２１をウェットエッチ法により除去する。このように、第２の実施形態と同様に、中間窒化膜２２の端部を覆うようにＢＯ加工マスク２７を形成するため、メモリセル境界部のＳＴＩに凹部が形成されること、及び、ＯＮＯ絶縁膜の中間窒化膜２２の端部が突き出した形状になることを防止することができるため、メモリセル境界部にポリシリコン残渣が形成されることがない。
【０１０８】
次に、図１３（ｂ）に示すように、周辺回路領域１２にＤＯ（Dummy Oxide）加工マスク２９を形成し、メモリセル領域１１に形成された犠牲酸化膜２８をウェットエッチ法により除去する。ここで、ＤＯ加工マスク２９は、周辺回路領域１２からメモリセル領域１１に拡張して形成され、中間窒化膜１８の端部を覆うように形成されている。このようにすると、メモリセル境界部のＳＴＩに凹部が形成されること、及び、ＯＮＯ絶縁膜の中間窒化膜が突き出した形状になることをさらに防止することができるため、メモリセル境界部にポリシリコン残渣が形成されることがない。
【０１０９】
次に、図１４（ａ）に示すように、ＤＯ加工マスク２９を除去し、周辺回路領域１２のＭＯＳトランジスタのゲート絶縁膜となるゲート酸化膜２５を熱酸化法を用いて形成する。このとき、中間窒化膜２２の上部が酸化され、ＯＮＯ絶縁膜を構成する上部酸化膜２３が形成される。なお、上部酸化膜２３は、複数回の酸化工程又はＣＶＤ（Chemical Vapor deposition）による酸化膜の形成工程によって形成される場合もある。
【０１１０】
次に、図１４（ｂ）に示すように、半導体基板１０の上面にＭＯＮＯＳメモリセル及びＭＯＳトランジスタのゲート電極となるポリシリコン２６を形成する。
【０１１１】
次に、図１４（ｃ）に示すように、ポリシリコン２６を加工し、ＭＯＮＯＳメモリセルのゲート電極１５及びＭＯＳトランジスタのゲート電極１７を形成する。
【０１１２】
以上のように、第３の実施形態では、ＤＯ加工マスク２９及びＢＯ加工マスク２７が中間窒化膜２２の端部を覆うように形成されているため、メモリセル境界部のＳＴＩに凹部が形成されることがなく、且つ、ＯＮＯ絶縁膜の中間窒化膜が突き出した形状になることもないため、ゲート電極を形成する際、メモリセル境界部にポリシリコン残渣が生じない。
【産業上の利用可能性】
【０１１３】
本発明の不揮発性半導体記憶装置及びその製造方法は、メモリセル境界におけるポリシリコン残渣の発生を防止でき、ＭＯＮＯＳ型メモリ及びその製造方法等に有用である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態に係る平面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係るプロセスフローを示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係るプロセスフローを示す断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係るプロセスフローを示す断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に係るプロセスフローを示す断面図である。
【図６】本発明の第１の実施形態の変形例に係る平面図である。
【図７】本発明の第１の実施形態の変形例に係るプロセスフローを示す断面図である。
【図８】本発明の第２及び第３の実施形態に係る平面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係るプロセスフローを示す断面図である。
【図１０】（ａ）及び（ｂ）は本発明の第２の実施形態に係るプロセスフローを示す断面図である。
【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態に係るプロセスフローを示す断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第３の実施形態に係るプロセスフローを示す断面図である。
【図１３】（ａ）及び（ｂ）は本発明の第３の実施形態に係るプロセスフローを示す断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に係るプロセスフローを示す断面図である。
【図１５】従来例に係る平面図である。
【図１６】（ａ）〜（ｃ）は従来例に係るプロセスフローを示す断面図である。
【図１７】（ａ）〜（ｃ）は従来例に係るプロセスフローを示す断面図である。
【図１８】（ａ）〜（ｃ）は従来例に係るプロセスフローを示す断面図である。
【図１９】（ａ）〜（ｃ）は従来例に係るプロセスフローを示す断面図である。
【符号の説明】
【０１１５】
１０  半導体基板
１１  メモリセル領域
１２  周辺回路領域
１３  メモリセル境界
１４  活性領域
１５  ゲート電極
１６  活性領域
１７  ゲート電極
１８  ＳＴＩ
１９  セルウェル
２０  トランジスタウェル
２１  下部酸化膜
２２  中間窒化膜
２３  上部酸化膜
２４  ＯＮＯ加工マスク
２５  ゲート絶縁膜
２６、２６ａ  ポリシリコン
２７  ＢＯ加工マスク
２８  犠牲酸化膜
２９  ＤＯ加工マスク
【図１】
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【図２】
2008305832.tif 000004
【図３】
2008305832.tif 000005
【図４】
2008305832.tif 000006
【図５】
2008305832.tif 000007
【図６】
2008305832.tif 000008
【図７】
2008305832.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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