(57)【要約】      （修正有）【課題】より高い信頼性および低い製造費用を有するＳＩＰ用の構造を提供する。【解決手段】基板の上側表面内に形成される予め形成されたダイ収容キャビティを有する基板を備えるマルチチップパッケージの構造およびそれの方法を提供する。ダイが、接着によってダイ収容キャビティ内に配設され、および、弾性誘電層が、熱機械応力を吸収するためにダイと基板との間の間隔に充填され、したがって、パッケージの厚さが減少され、および、この構造のＣＴＥ不整合が減少される。このプロセスはより単純であり、および、従来のものよりマルチチップパッケージを形成することが容易である。したがって、本発明は減少した厚さおよび良いＣＴＥ整合性能を有するファンアウトＷＬＰを開示する。【選択図】なし【特許請求の範囲】
【請求項１】
マルチチップパッケージの構造であって、
基板内に予め形成されるダイ収容キャビティを備えた基板と、
前記ダイ収容キャビティ内に接着によって配設される第１のダイと、
前記第１のダイおよび前記基板の上に形成され、かつ前記第１のダイと前記基板との間の間隔に、そこの間の熱機械応力を吸収するために充填される第１の誘電層と、
前記第１の誘電層の上に形成されるビルドアップ層であって、前記ビルドアップ層が第１の再分配層（ＲＤＬ）、誘電層を備え、前記ＲＤＬの少なくとも１つを露出させるためにいくつかの開口部が前記ビルドアップ層の上面の上に形成される、ビルドアップ層と、
導電性金属が、前記開口部の上に形成され、かつ前記ＲＤＬを通して前記第１のダイに電気的に結合され、
フリップチップ構造を有する前記導電性金属上に設置される第２のＲＤＬおよび金属パッドを備え、かつ、いくつかの開いたスルーホールが内部に形成されたコアペーストによって取り囲む、第２のダイであって、前記第１のダイおよび前記第２のダイが、前記導電性金属を通して電気的接点を保つ、第２のダイと、
前記第１のダイおよび前記第２のダイに電気的に接続するために前記開いたスルーホールを充填するコンタクト金属と、を備えることを特徴とする構造。
【請求項２】
前記第１の誘電層の材料が、弾性体であることを特徴とする、請求項１に記載の構造。
【請求項３】
前記第１のＲＤＬが、前記第１のダイから扇形に広がることを特徴とする、請求項１に記載の構造。
【請求項４】
前記ＲＤＬのＣＴＥが、前記基板のＣＴＥと同じであることを特徴とする、請求項１に記載の構造。
【請求項５】
マルチチップパッケージを形成するための方法であって、
予め形成されたダイ収容キャビティを備えた基板および前記基板の上側表面上に金属パッドを準備するステップと、
ピックアンドプレース微細位置合わせシステムによって所望のピッチでダイ再分配ツール上に第１のダイを再分配し、かつ、接着材が、前記基板を接着するためにキャリアツールの周辺領域に施着されるステップと、
前記ダイの裏面上に接着材を取り付けるステップと、
前記基板の前記キャビティに前記ダイを接着し、そして次に、前記ダイが、前記基板上に取り付けられること確実にするために硬化を実行するステップと、
前記ダイ再分配ツールを前記基板から切り離すステップと、
前記ダイおよび前記基板上に第１の誘電層をコーティングし、かつ前記ダイと前記キャビティとの間の間隔に前記誘電層を充填するステップと、
気泡を除去するために真空手順を実行するステップと、
ビルドアップ層であって、第１のＲＤＬおよび第２の誘電体層を備えるビルドアップ層を形成するステップと、
前記第１のＲＤＬの少なくとも一つを露出させるためにいくつかの開口部を前記ビルドアップ層の上面の上に形成するステップと、
導電性金属を前記開口部の上に形成するステップと、
前記導電性金属上に第２のＲＤＬおよび金属パッドを備えた第２のダイを設置するステップと、
前記第２のダイを取り囲むコアペーストの層を形成するステップであって、特定の開いたスルーホールが、前記ＲＤＬを露出させるために前記コアペースト内に形成される、ステップと、
導電性金属によって前記開いたスルーホールを充填するステップと、
前記コアペーストの上に第３のＲＤＬおよび導電性パッドを形成するステップと、
前記導電性パッドおよび導電性金属を露出させるための開口部を備えた保護層を前記コアペーストの上に形成するステップと、を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムインパッケージ（ＳＩＰ）のための構造に、および、特にＳＩＰを伴うパネルスケールパッケージ（ＰＳＰ）に関する。
【背景技術】
【０００２】
半導体デバイスの分野において、デバイス密度は増加するが、しかし、デバイスサイズは縮小する。従来のパッケージ技法、例えばリードフレームパッケージ、フレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えたより小さいチップを作成する要求を満たすことができず、したがって、この種の高密度デバイスに対する新しいパッケージングまたは相互接続技法は、要求が多くなっている。
【０００３】
前述した理由のために、パッケージ技法開発の傾向はボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっており、ＷＬＰ技法は、分断を実行する前にダイがパッケージされて、ウエハ上で試験される高度なパッケージング技術である。さらに、ＷＬＰは、ワイヤーボンディング、ダイ取り付けおよびアンダーフィルのプロセスが省略されることができるような先進技法である。ＷＬＰ技法を利用することによって、コストおよび製造時間が減少されることができ、および、ＷＬＰの結果として生じる構造はダイにほぼ等しくなることができ、したがって、この技法は電子デバイスの小型化の要求を満たす。
【０００４】
ＷＬＰ技法を利用することがまた、ＩＣと相互接続基板との間のＣＴＥ不整合（例えばビルドアップ層とＲＤＬとの間のＣＴＥ不整合）を減らすことができるとはいえ、シリコンチップのＣＴＥ（２．３）とコアペーストのＣＴＥ（２０−１８０）との間のＣＴＥ差異はなお大きく、結果として生じる機械応力はＴＣＴプロセス中に信頼性の問題を引き起こす。さらに、異なる組成材料、例えば、スクライブライン上の、コアペースト、ガラスおよび、エポキシは鋸引きプロセスを複雑にするであろう。
【０００５】
洗練されなければならない従来のＷＬＰプロセスの別の側面は、積み重ねられた再分配層の全てがダイの上のビルドアップ層をおおって形成されることであり、したがって、パッケージの厚さは、パッケージ構造の寸法を減少させる要求を満たすために更に減少される必要がある。
【０００６】
したがって、本発明は、減少した積み重ね高さおよびより低いＣＴＥ不整合を備えたファンアウトＷＬＰ（パネルウエハ）用のマルチチップパッケージを提供する。
【発明の開示】
【０００７】
本発明の１つの利点は、より高い信頼性および低い製造費用を備えたＳＩＰの構造を提供している。
【０００８】
本発明の１つの利点は、マルチチップパッケージを形成するのに従来の方法より、より単純でより容易な製造プロセスを提供している。
【０００９】
本発明の別の利点は、製造プロセス中のダイシフト問題を回避するためのマルチチップパッケージの構造およびそれの方法を提供することである。
【００１０】
本発明のさらに他の利点は、製造プロセス中に注入モールドツールを伴わないマルチチップパッケージの構造およびそれの方法を提供することである。
【００１１】
本発明のさらに別の利点は、製造プロセス中の反りを回避するためのマルチチップパッケージの構造およびそれの方法を提供することである。
【００１２】
本発明の１つの利点は、基板が予め形成されたキャビティによって特徴づけられ、および、ダイが基板のこの予め形成されたキャビティ内に収容されてパッケージの厚さを減らすことである。更に、基板およびダイ収容キャビティが、パッケージングの前に事前に準備され、したがって、スループットはこれまでより向上される。
【００１３】
本発明の構造は、コアペーストを充填せずに形成され、予め形成されたキャビティは、シリコンダイと基板（有機タイプ、好ましくはＦＲ５／ＢＴ）との間のＣＴＥ差異による熱機械応力を吸収するための弾性誘電材料で充填される。
【００１４】
この製造プロセスの別の特性は、ダイの活性表面および基板（好ましくはＦＲ５またはＢＴ）表面上にコーティングする誘電層（好ましくはシロキサン重合体）だけを備える。誘電層（ＳＩＮＲ）は、感光層であり、したがって、その上に形成される開口部が、フォトマスクプロセスによって形成されることができる。真空プロセスが、ＳＩＮＲコーティングの気泡を除去するために実行される。基板がダイ（チップ）と接着される前に、ダイ付着材料がダイの裏面に印刷される。
【００１５】
基板およびＰＣＢマザーボードのＣＴＥが同一であるので、本発明の構造はより良い信頼性に到達することができ、それは、熱機械応力がソルダーバンプ／ボール上に印加されない原因となり、したがって、この構造は、ボードレベル温度サイクル試験（ＴＣＴ）を実行する場合、最高の信頼性に到達することができる。
【００１６】
本発明は、基板内に予め形成されるダイ収容キャビティおよび基板の上側表面上の金属パッドを有する基板、を備え、第１のダイが、接着によってダイ収容キャビティ内に配設される、ことを特徴とするマルチチップパッケージの構造を提供する。誘電層が、第１のダイおよび基板の上に形成され、かつダイと基板との間の間隔にその間の熱機械応力を吸収するために充填される。ビルドアップ層が誘電層の上に形成され、このビルドアップ層が再分配層（ＲＤＬ）、弾性誘電層を備える。いくつかの開口部が、ＲＤＬのうちの少なくとも１つを露出させるためにビルドアップ層の上側表面の上に形成される。導電性金属が、この開口部の上に形成されて、ＲＤＬを通して第１のダイおよび導電性金属上に設置される金属パッドによって第２のダイに電気的に接続され、第１のダイおよび第２のダイは、導電性金属を通して電気的接点を保つ。
【００１７】
本発明は、基板の上側表面内の予め形成されたダイ収容キャビティおよび基板の上側表面上の金属パッドを備えた基板を準備すること、を含む半導体デバイスパッケージを形成する方法を提供する。ピックアンドプレース微細位置合わせシステムによって所望のピッチでダイ再分配ツール上に第１のダイを再分配し、次いで接着材が基板を接着するためにキャリアツールの周辺領域に施着される。ダイの裏面上に接着材を取り付けて、次いで基板のキャビティにダイを接着し、次に、ダイが基板上に取り付けられることを確実にするために真空硬化プロセスを実行する。処置ステップを完了した後に、ダイ再分配ツールを基板から切り離す。次にダイおよび基板上に弾性誘電層をコーティングし、およびダイとキャビティとの間の間隔に弾性誘電層を充填し、および、気泡を除去するために真空手順を実行する。ダイおよび基板の表面の上にビルドアップ層を形成するためのステップが、弾性誘電層の上に少なくとも一つのＲＤＬを形成することを含む。ＲＤＬのうちの少なくとも１つを露出させるためにいくつかの開口部をビルドアップ層の上側表面の上に形成する。次に開口部上に導電性金属（ＵＢＭ）を形成し、それから、導電性金属上に金属パッドを有する第２のダイを設置する。
【発明を実施するための最良の形態】
【００１８】
本発明は、次に本発明の好ましい実施態様および添付の図によってより詳細に記載される。それにもかかわらず、認識されるべきは、本発明の好ましい実施態様が例示するためにだけあることである。ここで言及される好ましい実施態様の他に、本発明は明示的に記載されるものの他に広範囲の他の実施態様において実践されることができ、および添付の請求の範囲に指定される場合を除いて、本発明の有効範囲は明示的には限定されない。
【００１９】
本発明は、少なくとも所定のキャビティおよび基盤内部に形成される金属パッドを有する基板を有するファンアウトＷＬＰの構造を開示する。図１は、本発明の一実施態様に従うシステムインパッケージ（ＳＩＰ）用のパネルスケールパッケージ（ＰＳＰ）の断面図を例示する。図１に示すように、ＳＩＰの構造は、第１のダイ５の上に形成されるＡｌパッド３（金属ボンディングパッド）を備えた少なくとも第１のダイ５を収容するために基盤１の内部に形成されるダイ収容キャビティ９を有する基板１を含む。好ましくは、キャビティ９の長さおよび幅は、第１のダイ５のそれより約１００μｍ長くあるべきであり、および、キャビティ９の深さは第１のダイ５の高さより少し、例えば約２５−５０μｍ高くあるべきである。前述した基板１は、直径２００、３００ｍｍ以上を有する、ウエハ形のような丸いタイプ、またはパネルまたはフレーム形状のような矩形のタイプであることができる。図１に示すように、キャビティ９の内側に配設される第１のダイ５は接着７（弾性を備えたダイ付着材料）によって固定される。第１の誘電層Ａ（ＤＬＡ）１３が、第１のダイ５および基板１の上面をカバーするために施着され、かつ第１のダイ１とキャビティ９の側壁との間のスペースを充填する。
【００２０】
いくつかの開口部が、基板１上に金属パッド３５を収容するためにＤＬＡ１３の上に形成され、そこにおいて開口部が、リソグラフィプロセスまたは露光および現像手順によって形成される。金属パッド３５が、第１の再分配層（ＲＤＬ）２９に接続して、Ａｌパッド３との電気接続を保つ。
【００２１】
次いで、誘電層Ｂ（ＤＬＢ）３３が第１のＲＤＬ１１およびＤＬＡ１３をカバーするために頂上に形成され、複数の開口部が、導電性金属３１を配置するための第１のＲＤＬ１１の一部を露出させるためにＤＬＢ３３の上に形成される。
【００２２】
要約すれば、第１のチップ５がキャビティ９内に形成されるので、ＳＩＰ全体の高さはそれに応じて減少される。さらに、第１のＲＤＬ構成はファンアウトタイプであり、したがって、ボールピッチが増大され、および、それによって、信頼性および熱冷静状態もまた、向上される。
【００２３】
誘電層２９が、第２のダイ２５の上に形成される第２のパッド３ａを備えた第２のダイ２５の表面の下に形成される（コーティングされる）。第２のＲＤＬ２３が、誘電層２９の下に形成されて、ダイパッド３ａに接続される。特定の開いたスルーホールを備えた誘電材料２７が、第２のＲＤＬ２３の上に形成され（コーティングされ）、そこにおいてこれらの開いたスルーホールが、導電性金属３１を収容するために使われ、したがって、導電性金属３１が第２のＲＤＬ２３との電気的接点を保つことができる。
【００２４】
図１に示すように、第２のダイ２５がフリップチップによって第１のダイ５上に積み重なり、かつ導電金属３１、第１のＲＤＬ１１、第２のＲＤＬ２３、Ａｌパッド３、および、第２のパッド３ａを通して電気的接点を保ち、２つのダイのパッドが、反対の位置に配置される。
【００２５】
コアペースト１５が第２のダイ２５のまわりに施着され、かつ第２のダイ２５と他の構成要素、例えば導電金属３１との間のスペースを充填し、このコアペースト１５の材料は、エポキシ、ゴム、および、樹脂、プラスチック、セラミック、およびその他であることができる。図１に示すように、いくつかの開いたスルーホール３２およびキャビティが第３のＲＤＬを形成するためにコアペースト１５の上に形成され、開いたスルーホール３２が、外部との電気的接点を保つために第１のダイ５および第２のダイ２５に対して使われる。例えば、開いたスルーホール３２内に形成されるパッド２１および導電性金属１９が、外部との電気的接点を保つために第１のダイ５および第２のダイ２５に対して使われる。誘電層１７（フォトタイプ）が、コアペースト１５の上に形成され、そこにおいていくつかの開口部が、パッド２１の上に形成され、別の実施態様では、接点金属３０がパッド２１の上に（ＵＢＭ構造として）形成される。
【００２６】
本発明の一実施態様の構造上の特性を記載したあと、下記のパラグラフは本発明の実施態様に使用される材料に関する。好ましくは、予め形成された基板１の材料は、ダイ収容キャビティを形成し、かつ金属パッドを表面に配置するのが容易な一種の有機基板であり、基板１は、少なくとも２枚の積層された層、例えば銅張積層板（ＣＣＬ）を備え、１つはその中に形成されるダイ収容穴を有し、および、別のものは基板１の底部に配置される。好ましくは、基板１を形成するための材料は、ガラス転移温度（Ｔｇ）＞１７０°Ｃを有し、かつＸ方向またはＹ方向に約１６およびＺ方向に約６０のＣＴＥ値を有する一種の材料、例えば、ＦＲ５またはＢＴ（ビスマレイミドトリアジン）である。本発明の一実施態様において、誘電層１３は好ましくはシロキサン重合体（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズおよびその複合物を備えたシリコーン誘導体ベースの材料によって作られる弾性誘電材料である。熱機械応力を解放するために。別の実施態様において、誘電層がポリイミド（ＰＩ）またはシリコーン樹脂を備えた材料によって作られ、好ましくは、この誘電層は簡単なプロセスのための感光層である。本発明の別の実施態様において、弾性誘電層１３は１００（ｐｐｍ／℃）より大きいＣＴＥ、展伸度約４０パーセント（好ましくは３０パーセント−５０パーセント）を有する一種の材料であり、および、この材料の硬度はプラスチックとゴムとの間である。弾性誘電層１３の厚さは、温度サイクル試験中にＲＤＬ／誘電層界面内に蓄積される応力に依存する。
【００２７】
本発明の一実施態様において、ＲＤＬの材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を備え、および、ＲＤＬの厚さは２μｍと１５μｍとの間である。Ｔｉ／Ｃｕ合金がスパッタリング技法によって形成され、および、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金が電気めっきによって形成され、ＲＤＬを形成するために電気メッキプロセスを利用することは、温度サイクリング中にダイと基板との間のＣＴＥ不整合に耐えるのに十分に厚いＲＤＬを作ることができる。別の実施態様において、Ｔｉ／Ｃｕ合金はまたシード金属層として機能することができる。金属パッド３、３ａは、ＡｌもしくはＣｕ、またはその組合せであることができる。別の実施態様において、ＦＯ−ＷＬＰの構造は弾性誘電層としてシロキサン重合体（ＳＩＮＲ）およびＲＤＬ／誘電層界面に蓄積される応力を減らすためのＲＤＬ金属としてＣｕを利用する。
【００２８】
図２は、並行形式およびスタッキング形式で設置されるパッケージ構造を例示する。第１のダイ２２１および第２のダイ２２３（図２に例示される下部のダイ）が、基板２２９上の所望の寸法を有するダイ収容キャビティ２２５、２２７内に配設され、それぞれ、接着（ダイ付着）材料２３１および２３３によって固定される。別の実施態様において、ダイ収容キャビティ２２５および２２７は異なる寸法で形成されることができる。第２のダイ２２３は第１のダイ２２１に隣接して位置し、および、両方のダイは水平通信線２３５を通して互いに通信される。第２のＲＤＬおよび金属パッドを備えるフリップチップバンプ構造を有する第３のダイ２４１および第４のダイ２４３（図２に例示される上部のダイ）が、第１のダイ２２１および第２のダイ２２３の表面上に取り付けられる。前述したマルチチップは、金属バンプ、ＲＤＬおよびスルーホールを介して最後の導電性バンプ（金属）２３７に対する電気的接続を保つ。導電性バンプ２３７を備えたＢＧＡが、図に示され、導電性バンプが省略される場合、それはＬＧＡタイプＳＩＰ（システムインパッケージ）またはＳＩＰ−ＬＧＡを参照する。
【００２９】
図３は、ボードレベル温度サイクル試験中に本発明の構造の信頼性改善を説明するための、半田付け接点によってＰＣＢまたはマザーボード３４０上に取り付けられたパッケージ３００の組合せの断面図を例示する。シリコンダイ３０４（ＣＴＥは、２．３である）が、パッケージ内にパッケージされ、ＰＣＢまたはマザーボード３４０のＣＴＥと同じＣＴＥ値を有するＦＲ５またはＢＴ有機エポキシタイプ材料（ＣＴＥは、ほぼ１６である）が、基板３０２として使用される。ダイ３０４と基板３０２との間の間隔が、ダイと基板（ＦＲ５／ＢＴ）との間のＣＴＥ不整合による熱および機械応力を吸収するために弾性体３０６で充填される。誘電層３０８もまた、弾性体であり、したがって、ダイパッド３３８とＰＣＢ３４０との間の応力もまた吸収されることができる。
【００３０】
ＲＤＬ金属３１４はＣｕ／Ａｕ材（ＣＴＥは、約１６である）によって作られ、および、ＲＤＬ金属３１４のＣＴＥ値はＰＣＢ３４０および有機基板３０２のそれと同じである。接点バンプ３３８のＵＢＭ３３２は、基板３０２の端子コンタクト金属パッド上に置かれる。ＰＣＢ３４２の金属ランドはＣｕ（ＣＴＥは、約１６である）によって作られ、および、ＰＣＢ３４２の金属ランドのＣＴＥ値はＰＣＢ３４０のそれと同じである。したがって、上の記述から、本発明はより良い信頼性（Ｘ／Ｙ方向−オンボードの熱応力がない）を提供し、および、Ｚ方向応力はまた、弾性ＤＬによって吸収され、さらに、１つの材料（エポキシタイプ）だけが分断を伴う。
【００３１】
本発明の態様によれば、本発明は更に半導体デバイスパッケージを形成する方法を提供する。そのステップが、下に例示される。
【００３２】
図４に示すように、ダイ収容キャビティ４０２を備えた基板４０１がある。留意する必要があるのは、基板４０１の端がＷＬＰプロセス中に基板４０１をガラスキャリア４０３上に貼り付けるためにあるので、基板４０１の端に形成されるダイキャビティはないことである。したがって、図４に示すように、接着材４０４（好ましくはＵＶ硬化タイプ）が基板４０１をガラスキャリアツール４０３上に貼り付けるためにガラスキャリアツール４０３（サイズは、基板４０１と同じである）の端上に施着され、キャリアツールの材料は、ガラス、シリコン、セラミック、合金４２またはＰＣＢであり、好ましくは、接着材４０４は、プロセス中にダイシフトを減らすためのダイ再分配ツール、基板およびキャリアツールのために使用されるそれと同じである。最後に、ガラスキャリアツール４０３および基板４０１がボンディングおよびＵＶ硬化を完了した後に図４に示すように結合される。
【００３３】
図５は、基板５０１の平面図を例示し、図に示すように、基板５０１の端に形成されるダイキャビティ５０２はなく、および、周辺領域５０３が、ＷＬＰプロセス中にガラスキャリア上に基板５０１を貼り付けて、保持するためにある。ＷＬＰプロセスが完了されたあと、ガラスキャリアの点線によって示される領域を切断し、および、パッケージ分断のために点線によって画成される内側領域上に鋸引きプロセスを実行する。
【００３４】
下記のパラグラフは、本発明の構造の製造プロセスを記載し、本発明は、位置合わせパターンおよびその上に形成されるパターン化された接着剤を備えたダイ再分配ツールを提供することを含む。
【００３５】
まず、ダイ収容キャビティを備えた基板およびその中に形成される表面上の金属パッドが予め形成され、好ましくは、この基板はより高いガラス転移温度（Ｔｇ）を備えた材料、例えばＦＲ５／ＢＴでできており、および、キャビティの深さはダイ付着材料を収容するためにダイの厚さより２０ｕｍないし５０ｕｍ深い。別の実施態様において、基板は異なるチップを収容するために異なる寸法を備えたキャビティを有することができる。
【００３６】
その上に形成される位置合わせパターンを有するダイ再分配ツール（プレート）が提供され、および、パターン接着剤がダイの表面を貼り付けるためのツール上に印刷され、次いでフリップチップのために設計されたピックアンドプレース位置合わせシステムを使用して、所望のピッチでツール上に第１のダイを再分配する。その後、ダイ付着材料がダイの裏面に印刷される。別の実施態様において、真空パネルボンダが基板上にダイの裏面を接着するのに用いられる。ダイが基板上に取り付けられるのを確実にするために、ダイ付着材料に硬化し、そして次に、パネルウエハ（パネルウエハは、基板のキャビティ上にダイを取り付けることを意味する）によってツールを切り離す。
【００３７】
代わりとして、微細位置合わせを備えたダイボンダ機械が、使用されることができ、および、ダイを固定するためにダイ付着材料がキャビティ表面上に分配され、または、裏面上に付着テープを有するダイが、利用される。ダイが基板のキャビティ上に配置され、そして次に、ダイ付着材料が、ダイが基板上に取り付けられることを確実にするために熱的に硬化される。
【００３８】
一旦ダイが基板上に再分配されると、第１のビルドアップ層に対するプロセスが開始される。クリーンアップ手順が、ウェットおよび／または乾燥洗浄によってダイ表面を洗浄するために実行され、そして次に、パネル表面上に誘電材料をコーティングする。次のステップにおいて、気泡がパネル内にないことを確実にするために真空手順を実行する。その後、リソグラフィプロセスが金属バイア、金属（Ａｌ）ボンディングパッドおよび／またはスクライブラインに対する開口部を形成するために実行される。次いで、プラズマ洗浄ステップが（コンタクト金属パッド用の）開口部の表面および金属（Ａｌ）ボンディングパッドを洗浄するために実行される。次に、Ｔｉ／Ｃｕがシード金属層としてスパッタされ、パターン化された再分配された金属層（ＲＤＬ）を形成するために誘電層およびシード金属層の上にフォトレジスタ（ＰＲ）をコーティングすることが続く。
【００３９】
電気めっきが、ＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕの層を形成するために処理され、次いでＰＲを剥離し、およびウェットエッチングを実行してＲＤＬ金属トレースを形成する。その後、次のステップが最上部誘電層をコーティングするかまたは印刷することであり、それから、フォトマスクプロセスによってソルダーバンプのコンタクト金属パッドおよび／またはスクライブラインのための開口を形成し、それによって第１層パネルプロセスを完了する。
【００４０】
次に続くプロセスが、第２のビルドアップ層を上ダイの上に形成するためにあり、第２のビルドアップ層をソルダーバンプ構造により形成するためのウエハレベルパッケージングプロセスを導入すること、および、個々のフリップチップダイに（処理された）ウエハをダイシングすることを含む。上ダイがフリップチップ接着によって第１のビルドアップ層上に配置され、そして次に、ダイをパネルに取り付けるためにはんだ接続するＩＲリフローを実行する。誘電層および上ダイの上にコアペーストを真空印刷するステップが、気泡問題を除去するために使用される。次のステップは、ダイのコンタクトスルーホールおよびＡｌパッド用の開口を形成するためにフォトマスクプロセスまたはレーザードリルを実行することであり、そして次に、プラズマによってスルーホールを洗浄することである。
【００４１】
次のステップにおいて、シード金属層としてＴｉ／Ｃｕをスパッタすることが導入され、それから、パターン化された再分配された金属層（ＲＤＬ）を形成するために誘電層およびシード金属層の上にフォトレジスタ（ＰＲ）をコーティングする。その後、次のステップは最上部誘電層をコーティングするかまたは印刷することであり、それから、スクライブラインのための開口を形成し、および、フォトマスクプロセスまたはレーザードリルプロセスによってボール金属パッドを開ける。次の手順は、上述したステップが繰り返されることができ、例えばシード金属層を形成するためにスパッタリングＴｉ／Ｃｕステップを実行し、パターン化されたＲＤＬを形成するためにＰＲをコーティングし、Ｃｕ／Ａｕをパターン化されたＲＤＬに形成するための電気めっきステップ、ＰＲを剥離し、および、シード金属をウェットエッチングして、第２のＲＤＬ金属トレースを形成し、必要な場合、ＵＢＭ構造を形成する。
【００４２】
ボール配置またははんだペースト印刷の後、熱リフロー手順が基板側面（ＢＧＡタイプに対して）にリフローするために実行される。テストが、実行される。パネルウエハレベル最終テストが、垂直プローブカードを用いて実行される。テストの後、基板は個々のユニットにパッケージを分断するために鋸で切られる。次いで、パッケージはそれぞれ、パッケージをトレーまたはテープアンドリール上にピックアンドプレースされる。
【００４３】
本発明の好適な実施態様が記載されたとはいえ、本発明が記載された好適な実施態様に限定されるべきでないことは、当業者に理解されよう。むしろ、あとに続く特許請求の範囲によって規定されるように、さまざまな改変と変更態様が本発明の趣旨および範囲内でなされることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明に従うファンアウトＳＩＰの構造の断面図を例示する。
【図２】本発明に従うファンアウトＳＩＰの構造の断面図を例示する。
【図３】本発明に従うＰＣＢまたはマザーボード上に取り付けられたパッケージの組合せの断面図を例示する。
【図４】本発明に従う基板およびキャリアツールの組合せの断面図を例示する。
【図５】本発明に従う基板およびキャリアツールの組合せの平面図を例示する。
【符号の説明】
【００４５】
１基板
３Ａｌパッド
３ａ第２のパッド
５第１のダイ
７接着
９キャビティ
１１第１のＲＤＬ
１３ＤＬＡ
１５コアペースト
１７誘電層
１９導電性金属
２１パッド
２３第２のＲＤＬ
２５第２のダイ
２７誘電材料
２９ＲＤＬ  誘電層
３０接点金属
３１導電性金属
３２スルーホール
３３ＤＬＢ
３５金属パッド
２２１第１のダイ
２２３第２のダイ
２２５ダイ収容キャビティ
２２７ダイ収容キャビティ
２２９基板
２３１接着材料
２３３接着材料
２３５水平通信線
２３７導電性バンプ
２４１第３のダイ
２４３第４のダイ
３００パッケージ
３０２基板
３０４シリコンダイ
３０６弾性体
３０８誘電層
３１４ＲＤＬ金属
３３２ＵＢＭ
３３８ダイパッド  接点バンプ
３４０ＰＣＢまたはマザーボード
３４２ＰＣＢ
４０１基板
４０２ダイ収容キャビティ
４０３ガラスキャリア
４０４接着材
５０１基板
５０２ダイキャビティ
５０３周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008211213.tif 000006
【外国語明細書】
2008211213000001.pdf