(57)【要約】【課題】  メモリセルブロック単位での消去処理において、消去処理にかかる制御を複雑化することなく、各メモリセルブロックを電気的に絶縁するための境界領域を設けずにチップ面積をおさえることができる不揮発性半導体記憶装置を提供する。【解決手段】  第１導電型の半導体基板に形成された第２導電型のウェル領域内に、メモリセルを行及び列方向にマトリクス状に配列し、同一行にあるメモリセルの制御ゲートを夫々共通のワード線に接続してなるメモリセルアレイが形成され、メモリセルアレイを複数のワード線を含んで構成される複数のメモリセルブロックに分割し、メモリセルブロック単位で消去処理を行なう不揮発性半導体記憶装置であって、ウェル領域に消去用正電圧を、消去対象ブロック内の全てのワード線に同じ消去用負電圧を、消去対象ブロックを除くメモリセルブロックに含まれる全てのメモリセルの制御ゲートに消去用正電圧を印加して消去処理を行なう。【選択図】        図１
2008146800.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された前記第１導電型とは異なる第２導電型のウェル領域内に、電荷を蓄積可能な電荷蓄積層と制御ゲートが積層された電気的に書き換え可能なＭＯＳトランジスタ構造のメモリセルを複数備えるメモリセルアレイが形成され、
前記メモリセルアレイは、前記メモリセルを行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの制御ゲートを夫々共通のワード線に接続し、同一列にある前記メモリセルのドレインを共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルのソースを共通の接地線に接続してなり、且つ、複数のワード線を含んで構成される複数のメモリセルブロックに分割して構成され、
前記メモリセルブロック毎に消去処理を行なう不揮発性半導体記憶装置であって、
前記ウェル領域に、消去用正電圧を印加し、
前記メモリセルブロックの内の消去対象ブロックに対し、前記消去対象ブロック内に含まれる全てのワード線に同じ消去用負電圧を印加し、
前記消去対象ブロックを除く前記メモリセルブロックに含まれる全ての前記メモリセルの制御ゲートに、前記消去用正電圧を印加して、前記消去処理を行なうことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルブロックの複数が共通の前記ウェル領域内に形成されたメモリセルブロック群を複数備え、前記メモリセルブロック群の前記ウェル領域は、夫々、隣接する前記メモリセルブロック群の前記ウェル領域と電気的に分離されてなり、
前記消去対象ブロックを含む選択メモリセルブロック群において、前記ウェル領域に前記消去用正電圧を、前記消去対象ブロック内に含まれる全てのワード線に同じ前記消去用負電圧を、前記消去対象ブロックを除く前記メモリセルブロックに含まれる全てのワード線に前記消去用正電圧を印加し、
前記消去対象ブロックを含まない非選択メモリセルブロック群において、前記ウェル領域に所定の基準電圧を印加し、全ての前記メモリセルブロックに含まれる全てのワード線に前記基準電圧を印加またはフローティング状態にして、
前記選択メモリセルブロック群の前記消去対象ブロックに対する前記消去処理を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルブロック毎に、前記消去処理において、前記メモリセルブロックのワード線に印加する電圧を、前記メモリセルブロック単位で切り替え可能に構成されているロウデコーダと、
前記メモリセルブロック群の前記メモリセルブロック毎に設けられ、各前記メモリセルブロック群の１つの前記メモリセルブロックの前記ロウデコーダに共通に前記基準電圧または前記消去用正電圧を切り替えて供給する電圧供給源と、を備え、
前記電圧供給源の夫々は、前記メモリセルブロック群間で共通に電圧供給する前記メモリセルブロックの何れか１つに前記消去対象ブロックが含まれる場合に、前記基準電圧を出力し、前記消去対象ブロックが含まれない場合に、前記消去用正電圧を出力することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルブロック単位で消去処理を実行する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性半導体記憶装置は、一般的に、第１導電型（例えば、Ｎ型）の半導体基板に形成された第２導電型（例えば、Ｐ型）のウェル領域内に、電荷を蓄積可能な電荷蓄積層と制御ゲートが積層された電気的に書き換え可能なＭＯＳトランジスタ構造のメモリセルを複数備えるメモリセルアレイが形成されて構成されている。このようなフラッシュＥＥＰＲＯＭでは、一般的に、メモリセルアレイの面積縮小や消去処理の速度向上を目的として、メモリセルブロック単位で選択的に消去処理を実行可能に構成されている。
【０００３】
フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置の消去処理には、メモリセルが形成されているウェル領域に高い正電圧（例えば、８Ｖ）を、制御ゲートに基準電圧（例えば、接地電圧、０Ｖ）或いは基準電圧よりも低い負電圧（例えば、−８Ｖ）を印加して、フローティングゲートからウェル領域側に電荷を引き抜く消去処理や、メモリセルのソースに高い正電圧を、制御ゲートに基準電圧を印加してフローティングゲートからソース側に電荷を引き抜く消去処理がある。
【０００４】
尚、制御ゲート・ウェル領域間に高電界を印加する消去処理を行なう不揮発性半導体記憶装置では、メモリセルブロック単位で選択的に消去処理を実行可能にするために、各メモリセルブロック間に、各メモリセルブロックが形成されているウェル領域を電気的に絶縁するための境界領域が形成されている。
【０００５】
ここで、図５は、一般的なＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセルアレイの構成を示している。このメモリセルアレイは、メモリセルブロックＭＢ１とメモリセルブロックＭＢ２の２つに分割されており、メモリセルブロックＭＢ１とメモリセルブロックＭＢ２の間には、境界領域ＢＯ１２が設けられている。境界領域ＢＯ１２によって、メモリセルブロックＭＢ１が形成されているＰ型ウェル領域ＰＷ１とメモリセルブロックＭＢ２が形成されているＰ型ウェル領域ＰＷ２は電気的に絶縁されており、メモリセルブロックＭＢ１とメモリセルブロックＭＢ２を選択的に消去可能になっている。消去処理では、具体的には、例えば、メモリセルブロックＭＢ１が消去対象ブロックであり、メモリセルブロックＭＢ２が非消去対象ブロックである場合、消去対象ブロックであるメモリセルブロックＭＢ１のＰ型ウェル領域ＰＷ１に高い正電圧を、メモリセルブロックＭＢ１に含まれるワード線ＷＬ１１〜ＷＬ１ｎに負電圧を印加することにより、メモリセルブロックＭＢ１に対してデータの消去を行なうことができる。尚、非消去対象ブロックであるメモリセルブロックＭＢ２のＰ型ウェル領域ＰＷ２及びメモリセルブロックＭＢ２に含まれるワード線ＷＬ２１〜ＷＬ２ｎに対しては、電圧印加は行わない。これにより、メモリセルブロックＭＢ２のＰ型ウェル領域ＰＷ２及びメモリセルブロックＭＢ２に含まれるワード線ＷＬ２１〜ＷＬ２ｎは、共に同電圧の状態（例えば、０Ｖ）になっており、書き込まれたデータは消去されずに保護される。
【０００６】
このような不揮発性半導体記憶装置には、第１導電型の半導体基板に形成された第２導電型のウェル領域内に、メモリセルアレイを複数に分割したメモリセルブロックが形成され、該メモリセルブロックを第１導電型の拡散層（配線）によって分離し、メモリセルブロックの夫々に、ブロック別ウェル電位設定用電極を配設して、メモリセルブロック毎の消去処理を可能にする不揮発性半導体記憶装置がある（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開平３−２９０９６０号公報
【特許文献２】特開平４−３５５２９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来技術に係る不揮発性半導体記憶装置では、消去処理において、メモリセルブロックＭＢ１が形成されているウェル領域の電圧値と、メモリセルブロックＭＢ２が形成されているウェル領域の電圧値が異なる、即ち、消去対象ブロックのウェル領域の電圧値と、非消去対象ブロックのウェル領域の電圧値の設定が異なるため、各メモリセルブロックは他のメモリセルブロックと電気的に絶縁されている必要がある。つまり、各メモリセルブロック間に、各メモリセルブロックを電気的に絶縁するための境界領域を設置する必要があることから、境界領域の設置により、チップ面積が増加し、製造コスト削減が十分に図れないという問題があった。
【０００９】
これに対し、消去対象セルの制御ゲートに接地電圧を、ソースに消去用高電圧を印加し、消去対象セル以外のメモリセルの制御ゲート及びソースに消去用高電圧を印加することにより、ワード線単位での消去処理を行なうことができる不揮発性半導体記憶装置がある（例えば、特許文献２参照）。この不揮発性半導体記憶装置では、制御ゲート及びソースへの印加電圧の制御により、制御ゲート・ソース間に高電界を印加して、ワード線単位での消去処理を実現するものであることから、各メモリセルブロック間に、各メモリセルブロックを電気的に絶縁するための境界領域を設ける必要がなく、チップ面積の増大をおさえることができる。
【００１０】
しかし、特許文献２に記載の不揮発性半導体記憶装置は、制御ゲート及びソースへの印加電圧の制御により消去処理を実現するものであることから、消去処理にかかる制御が複雑になるという問題があった。
【００１１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、メモリセルブロック単位での消去処理において、消去処理にかかる制御を複雑化することなく、各メモリセルブロックを電気的に絶縁するための境界領域を設けずにチップ面積をおさえることができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板に形成された前記第１導電型とは異なる第２導電型のウェル領域内に、電荷を蓄積可能な電荷蓄積層と制御ゲートが積層された電気的に書き換え可能なＭＯＳトランジスタ構造のメモリセルを複数備えるメモリセルアレイが形成され、前記メモリセルアレイは、前記メモリセルを行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの制御ゲートを夫々共通のワード線に接続し、同一列にある前記メモリセルのドレインを共通のビット線に接続し、少なくとも同一列または同一行にある前記メモリセルのソースを共通の接地線に接続してなり、且つ、複数のワード線を含んで構成される複数のメモリセルブロックに分割して構成され、前記メモリセルブロック毎に消去処理を行なう不揮発性半導体記憶装置であって、前記ウェル領域に、消去用正電圧を印加し、前記メモリセルブロックの内の消去対象ブロックに対し、前記消去対象ブロック内に含まれる全てのワード線に同じ消去用負電圧を印加し、前記消去対象ブロックを除く前記メモリセルブロックに含まれる全ての前記メモリセルの制御ゲートに、前記消去用正電圧を印加して、前記消去処理を行なうことを特徴とする。
【００１３】
上記特徴の不揮発性半導体記憶装置は、前記メモリセルブロックの複数が共通の前記ウェル領域内に形成されたメモリセルブロック群を複数備え、前記メモリセルブロック群の前記ウェル領域は、夫々、隣接する前記メモリセルブロック群の前記ウェル領域と電気的に分離されてなり、前記消去対象ブロックを含む選択メモリセルブロック群において、前記ウェル領域に前記消去用正電圧を、前記消去対象ブロック内に含まれる全てのワード線に同じ前記消去用負電圧を、前記消去対象ブロックを除く前記メモリセルブロックに含まれる全てのワード線に前記消去用正電圧を印加し、前記消去対象ブロックを含まない非選択メモリセルブロック群において、前記ウェル領域に所定の基準電圧を印加し、全ての前記メモリセルブロックに含まれる全てのワード線に前記基準電圧を印加またはフローティング状態にして、前記選択メモリセルブロック群の前記消去対象ブロックに対する前記消去処理を行うことを特徴とする。
【００１４】
上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセルブロック毎に、前記消去処理において、前記メモリセルブロックのワード線に印加する電圧を、前記メモリセルブロック単位で切り替え可能に構成されているロウデコーダと、前記メモリセルブロック群の前記メモリセルブロック毎に設けられ、各前記メモリセルブロック群の１つの前記メモリセルブロックの前記ロウデコーダに共通に前記基準電圧または前記消去用正電圧を切り替えて供給する電圧供給源と、を備え、前記電圧供給源の夫々は、前記メモリセルブロック群間で共通に電圧供給する前記メモリセルブロックの何れか１つに前記消去対象ブロックが含まれる場合に、前記基準電圧を出力し、前記消去対象ブロックが含まれない場合に、前記消去用正電圧を出力することを特徴とする。
【発明の効果】
【００１５】
上記特徴の本発明によれば、各メモリセルブロックが同一のウェル領域内に形成されており、消去処理において、ウェル領域に消去用正電圧を印加し、消去対象ブロック内に含まれる全てのワード線に同じ消去用負電圧を印加し、消去対象ブロックを除くメモリセルブロック（非消去対象ブロック）に含まれる全てのメモリセルの制御ゲートに消去用正電圧を印加して消去処理を行なうので、ウェル領域及び各メモリセルの制御ゲート（ワード線）に対する電圧制御のみで消去処理を行なうことが可能になる。従って、本発明によれば、各メモリセルブロックの間に、各メモリセルブロックを電気的に絶縁するための境界領域を設ける必要がないため、チップ面積を押さえることが可能になる。更に、非消去対象ブロックについては、ワード線にウェル領域と同じ消去用正電圧を印加するので、各メモリセルのデータの保持特性に対する悪影響をおさえることができる。
【００１６】
尚、例えば、ワード線単位で消去処理を行なう場合、メモリセルの内の消去対象セルに接続するワード線に消去用負電圧を、隣接する非消去対象のメモリセルに接続するワード線に消去用正電圧を印加することから、隣接するワード線間で電圧差が非常に大きくなるが、本発明の如く、メモリセルブロック単位で消去処理を行なう場合は、ワード線間で電圧差が生じない。更に、ワード線単位で消去処理を行なう場合、メモリセルブロック内の各ワード線に対する印加電圧の制御を行なうロウデコーダを、各ワード線を分離して各別に電圧を印加可能に構成する必要があるが、本発明の如く、メモリセルブロック単位で消去処理を行なう場合は、同一メモリセルブロック内の各ワード線に印加する電圧が全て同じになるので、ロウデコーダを簡素な構成にすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００１８】
〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図３を基に説明する。ここで、図１は、本発明装置の消去処理に係る部分構成の一例を示す概略ブロック図であり、図２は、本発明装置の消去処理において、ウェル領域及び各ワード線に印加される電圧波形を示す概略波形図である。尚、本実施形態では、メモリセルアレイが２つのメモリセルブロックに分割されている場合について説明する。
【００１９】
本発明装置は、ウェル領域に消去用正電圧を印加し、メモリセルブロックの内の消去対象ブロックに対し、消去対象ブロック内に含まれる全てのワード線に同じ消去用負電圧を印加し、消去対象ブロックを除くメモリセルブロックに含まれる全てのメモリセルの制御ゲートに、消去用正電圧を印加して、メモリセルブロック毎に消去処理を行なうように構成されている。
【００２０】
詳細には、図１に示すように、本発明装置１は、メモリセルブロックＭＢ１とメモリセルブロックＭＢ２の２つに分割されたメモリセルアレイ１０、外部電源Ｖｐｐの入力を受け付ける電源パッド２１またはチャージポンプ２２から出力される電圧を受けて消去処理で用いる消去用正電圧（例えば、８Ｖ）を生成し、高電圧スイッチＳｈ１、Ｓｈ２及びソース・ウェルスイッチ５０に供給する高電圧制御回路２０、消去処理で用いる基準電圧（接地電圧、０Ｖ）より低い消去用負電圧（例えば、−８Ｖ）を生成し、負電圧スイッチＳｎ１、Ｓｎ２に供給する負電圧制御回路３０、高電圧スイッチＳｈ１及び負電圧スイッチＳｎ１からの電圧を受けて選択状態に応じてメモリセルブロックＭＢ１のワード線に電圧を印加するロウデコーダ４１、高電圧スイッチＳｈ２及び負電圧スイッチＳｎ２からの電圧を受けて選択状態に応じてメモリセルブロックＭＢ２のワード線に電圧を印加するロウデコーダ４２、及び、高電圧制御回路２０からの出力を受けて、メモリセルのソースに接続するソースストラップＳＳ１〜ＳＳＸ（接地線に相当）またはＰ型ウェル領域ＰＷに電圧を印加するソース・ウェルスイッチ５０を備えて構成されている。尚、本実施形態では、メモリセルブロックＭＢ１が消去対象ブロックであり、メモリセルブロックＭＢ２が書き込みデータを保持する非消去対象ブロックである場合について説明する。
【００２１】
メモリセルアレイ１０は、図１に示すように、第１導電型（例えば、Ｎ型）の半導体基板に形成された第１導電型とは異なる第２導電型（例えば、Ｐ型）のウェル領域ＰＷ内に形成されている。メモリセルアレイ１０は、電荷を蓄積可能な電荷蓄積層と制御ゲートが積層された電気的に書き換え可能なＭＯＳトランジスタ構造のメモリセルの複数を、行及び列方向にマトリクス状に配列し、同一行にある前記メモリセルの制御ゲートを夫々共通のワード線ＷＬ１１〜ＷＬ１ｎ、ＷＬ２１〜ＷＬ２ｎに接続し、同一列にあるメモリセルのドレインを共通のビット線ＢＬ１〜ＢＬＹに接続し、少なくとも同一列または同一行にあるメモリセルのソースを共通のソースストラップＳＳ１〜ＳＳＸ（接地線に相当）に接続して構成されている。
【００２２】
ここで、図３は、メモリセルアレイ１０のレイアウト例を示す概略レイアウト図である。Ｎ型半導体基板ＮＷに、Ｐ型ウェル領域ＰＷが形成され、同一のＰ型ウェル領域ＰＷ内に形成されたメモリセルアレイ１０が、２つのメモリセルブロックＭＢ１及びメモリセルブロックＭＢ２に分割されている。メモリセルブロックＭＢ１は、ワード線ＷＬ１１〜ＷＬ１ｎとＮ＋拡散領域ＮＤ１１〜ＮＤ１ｎを備えて構成されており、ワード線ＷＬ１１〜ＷＬ１ｎとＮ＋拡散領域ＮＤ１１〜ＮＤ１ｎは直交するように形成されている。メモリセルブロックＭＢ１の各メモリセルは、ワード線ＷＬ１１〜ＷＬ１ｎとＮ＋拡散領域ＮＤ１１〜ＮＤ１ｎの重複部分（図中斜線部分）に形成されており、ドレインコンタクトのある部分がビット線、ドレインコンタクトのない部分がソースを構成している。同様に、メモリセルブロックＭＢ２は、ワード線ＷＬ２１〜ＷＬ２ｎとＮ＋拡散領域ＮＤ２１〜ＮＤ２ｎを備えて構成されており、ワード線ＷＬ２１〜ＷＬ２ｎとＮ＋拡散領域ＮＤ２１〜ＮＤ２ｎは直交するように形成されている。メモリセルブロックＭＢ２の各メモリセルは、ワード線ＷＬ２１〜ＷＬ２ｎとＮ＋拡散領域ＮＤ２１〜ＮＤ２ｎの重複部分（図中斜線部分）に形成されており、ドレインコンタクトのある部分がビット線、ドレインコンタクトのない部分がソースを構成している。
【００２３】
また、図３において、Ｐウェル領域ＰＷに電圧を印加するノードＰＴＡＰ１、ＰＴＡＰ２は、電気的に同一ノードで構成されており、ソースストラップＳＳ１〜ＳＳＸは、２つのメモリセルブロックで共有されている。尚、図３に示すレイアウト図から分かるように、本発明装置１のメモリセルアレイ１０には、図５に示す境界領域ＢＯ１２を必要とせず、チップ面積の低減を図ることができる。
【００２４】
高電圧制御回路２０は、外部信号により消去対象ブロックが指定され消去処理の実行が指示されると、チャージポンプ２２または電源パッド２１からの電圧を変換して消去処理のための消去用正電圧を生成し、高電圧スイッチＳｈ１、Ｓｈ２、ソース・ウェルスイッチ５０に供給する。高電圧スイッチＳｈ１は、消去処理時、高電圧制御回路２０からの消去用正電圧を受けて、ロウデコーダ４１に対し、メモリセルブロックＭＢ１が消去対象ブロックである場合は、基準電圧を出力し、メモリセルブロックＭＢ１が非消去対象ブロックである場合は、消去用正電圧を出力する。本実施形態では、メモリセルブロックＭＢ１が消去対象ブロックであるので、高電圧スイッチＳｈ１は、ロウデコーダ４１に対し基準電圧を出力する。同様に、高電圧スイッチＳｈ２は、消去処理時、高電圧制御回路２０からの消去用正電圧を受けて、ロウデコーダ４２に対し、メモリセルブロックＭＢ２が消去対象ブロックである場合は、基準電圧を出力し、メモリセルブロックＭＢ２が非消去対象ブロックである場合は、消去用正電圧を出力する。本実施形態では、メモリセルブロックＭＢ２が非消去対象ブロックであるので、高電圧スイッチＳｈ２は、ロウデコーダ４２に対し消去用正電圧を出力する。ロウデコーダ４２は、消去処理時、メモリセルブロックＭＢ２のワード線ＷＬ２１〜ＷＬ２ｎに、高電圧スイッチＳｈ２から供給された消去用正電圧を印加する。
【００２５】
負電圧制御回路３０は、外部信号により消去対象ブロックが指定され消去処理の実行が指示されると、負電圧チャージポンプ（図示せず）からの電圧を変換して消去処理のための消去用負電圧を生成し、負電圧スイッチＳｎ１及び負電圧スイッチＳｎ２に供給する。負電圧スイッチＳｎ１は、消去処理時、負電圧制御回路３０からの消去用負電圧を受けて、ロウデコーダ４１に対し、メモリセルブロックＭＢ１が消去対象ブロックである場合は、消去用負電圧を出力し、メモリセルブロックＭＢ１が非消去対象ブロックである場合は、基準電圧を出力する。本実施形態では、メモリセルブロックＭＢ１が消去対象ブロックであるので、負電圧スイッチＳｎ１は、ロウデコーダ４１に対し消去用負電圧を出力する。同様に、負電圧スイッチＳｎ２は、消去処理時、負電圧制御回路３０からの消去用負電圧を受けて、ロウデコーダ４２に対し、メモリセルブロックＭＢ２が消去対象ブロックである場合は、消去用負電圧を出力し、メモリセルブロックＭＢ２が非消去対象ブロックである場合は、基準電圧を出力する。本実施形態では、メモリセルブロックＭＢ２が非消去対象ブロックであるので、負電圧スイッチＳｎ２は、ロウデコーダ４２に対し基準電圧を出力する。
【００２６】
ロウデコーダ４１は、消去処理時、メモリセルブロックＭＢ１のワード線ＷＬ１１〜ＷＬ１ｎに対し、メモリセルブロックＭＢ１が消去対象ブロックの場合は消去用負電圧を、メモリセルブロックＭＢ１が非消去対象ブロックの場合は消去用正電圧を印加する。本実施形態では、メモリセルブロックＭＢ１が消去対象ブロックであることから、メモリセルブロックＭＢ１のワード線ＷＬ１１〜ＷＬ１ｎに、負電圧スイッチＳｎ１から供給された消去用負電圧を印加する。
【００２７】
ロウデコーダ４２は、消去処理時、メモリセルブロックＭＢ２のワード線ＷＬ２１〜ＷＬ２ｎに対し、メモリセルブロックＭＢ２が消去対象ブロックの場合は消去用負電圧を、メモリセルブロックＭＢ２が非消去対象ブロックの場合は消去用正電圧を印加する。本実施形態では、メモリセルブロックＭＢ２が非消去対象ブロックであることから、メモリセルブロックＭＢ２のワード線ＷＬ２１〜ＷＬ２ｎに、高電圧スイッチＳｈ２から供給された消去用正電圧を印加する。
【００２８】
ソース・ウェルスイッチ５０は、消去処理時、高電圧制御回路２０からの消去用正電圧を受けて、供給された消去用正電圧をＰ型ウェル領域ＰＷに印加する。これにより、非消去対象ブロックであるメモリセルブロックＭＢ２のワード線ＷＬ２１〜ＷＬ２ｎとＰ型ウェル領域の印加電圧が共に消去用正電圧となり、電圧差が生じないことから、メモリセルブロックＭＢ２を構成する各メモリセルの書き込みデータは消去されない。同様に、消去対象ブロックであるメモリセルブロックＭＢ１の各メモリセルのワード線ＷＬ１１〜ＷＬ１ｎの印加電圧が消去用負電圧となり、Ｐ型ウェル領域ＰＷの印加電圧が消去用正電圧となることから、メモリセルブロックＭＢ１を構成する各メモリセルには、消去用正電圧と消去用負電圧の電圧差に基づく電圧がかかり、データ消去が実行される。本実施形態において、図２に示すように、消去用正電圧を８Ｖ、消去用負電圧を−８Ｖとすると、メモリセルブロックＭＢ１を構成する各メモリセルには、１６Ｖの電圧が印加され、データ消去が実行される。
【００２９】
更に、本発明装置１は、消去処理時、半導体基板ＮＷに対し、Ｐ型ウェル領域ＰＷに高電圧を与えるのと同時に、消去用正電圧を印加する。これにより、半導体基板ＮＷとＰ型ウェル領域ＰＷを絶縁する。
【００３０】
〈第２実施形態〉
本発明装置の第２実施形態について、図６を基に説明する。本実施形態では、上記第１実施形態とは、メモリセルブロックの構成が異なる場合について説明する。
【００３１】
先ず、本発明装置の構成について図６を基に説明する。ここで、図６は、本発明装置の消去処理に係る部分構成の一例を示す概略ブロック図である。尚、図６では、簡単のために、２つのメモリセルブロックを備えるメモリセルブロック群が２つ形成されている場合について図示している。
【００３２】
本発明装置は、消去処理に係る構成として、メモリセルブロックが共通のウェル領域内に形成されたメモリセルアレイ（メモリセルブロック群）１ｈ（ｈ＝０、１）、消去処理において、メモリセルブロックＭＢｉ（ｉ＝１〜４）のワード線ＷＬｉ１〜ＷＬｉｎに印加する電圧をメモリセルブロック単位で切り替え可能に構成されているロウデコーダ４ｉ、ロウデコーダ４ｉに対し負電圧制御信号Ｓｃｉに基づいて消去用負電圧を供給する負電圧スイッチＳｎｉ、及び、ウェル制御信号Ｓｗｍ（ｍ＝１、２）に基づいてウェル領域ＰＷｍ毎に選択的に消去用正電圧または基準電圧を印加するソース・ウェルスイッチ５ｈを備えて構成されている。尚、メモリセルアレイ１０のウェル領域ＰＷ１は、メモリセルアレイ１１のウェル領域ＰＷ２と電気的に分離されている。また、メモリセルブロックＭＢｉは、対応する列に配置されたメモリセルのドレインが、メモリセルブロック間で共通のビット線ＢＬ１〜ＢＬＹに接続されている。更に、本実施形態では、メモリセルアレイ１０及びメモリセルアレイ１１夫々に含まれるメモリセルブロックの数が２であることから、メモリセルアレイ１０及びメモリセルアレイ１１の間で共通に用いられる２つの電圧供給源、即ち、デコーダ電源Ｖｄ１及びデコーダ電源Ｖｄ２を備えている。尚、電圧供給源の数は、各メモリセルブロック群に含まれるメモリセルブロック数となる。
【００３３】
メモリセルアレイ１０は、図６に示すように、共通のウェル領域ＰＷ１内に、メモリセルブロックＭＢ１及びメモリセルブロックＭＢ２を備えて構成されている。メモリセルアレイ１０のメモリセルブロックＭＢ１にはロウデコーダ４１が、メモリセルブロックＭＢ２にはロウデコーダ４２が接続されている。同様に、メモリセルアレイ１１は、図６に示すように、共通のウェル領域ＰＷ２内に、メモリセルブロックＭＢ３及びメモリセルブロックＭＢ４を備えて構成され、メモリセルアレイ１１のメモリセルブロックＭＢ３にはロウデコーダ４３が、メモリセルブロックＭＢ４にはロウデコーダ４４が接続されている。尚、メモリセルブロックＭＢ１〜ＭＢ４の内部構成は、上記第１実施形態と同じである。
【００３４】
ロウデコーダ４ｉ（ｉ＝１〜４）は、夫々、基準電圧または消去用正電圧を供給するデコーダ電源Ｖｄ１及びデコーダ電源Ｖｄ２の何れか一方に接続されている。詳しくは、本実施形態では、メモリセルアレイ１０のロウデコーダ４１と、対応するメモリセルアレイ１１のロウデコーダ４３がデコーダ電源Ｖｄ１に接続されている。同様に、メモリセルアレイ１０のロウデコーダ４２と、対応するメモリセルアレイ１１のロウデコーダ４４がデコーダ電源Ｖｄ２に接続されている。
【００３５】
本実施形態のロウデコーダ４ｉ（ｉ＝１〜４）は、図６に示すように、デコーダ電源Ｖｄｍｉ、デコード信号Ｓｄｉ１〜Ｓｄｉｎ及び負電圧制御信号Ｓｃｉに基づいて、ワード線ＷＬｉ１〜ＷＬｉｎに印加する電圧を切り替える電圧切り替え回路を、メモリセルブロックＭＢｉのワード線ＷＬｉ１〜ＷＬｉｎ夫々に対して各別に備えている。より詳細には、ワード線ＷＬｉｊ（ｊ＝１〜ｎ）に接続される電圧切り替え回路は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレイン端子同士を接続して構成されるインバータ回路を２段備えて構成され、後段のインバータ回路の出力がワード線ＷＬｉｊに接続されている。また、前段のインバータ回路のＰＭＯＳトランジスタのゲート端子にデコーダ電源Ｖｄｍｉが、ＮＭＯＳトランジスタのゲート端子にデコード信号Ｓｄｉｊが接続されている。前段のインバータ回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの接続点（出力）が後段のインバータ回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子に接続されている。各インバータ回路のＰＭＯＳトランジスタのソース端子及びバックゲート端子は、デコーダ電源Ｖｄｋ（ｉが奇数の場合はｋ＝１、ｉが偶数の場合はｋ＝２）に接続されている。前段のインバータ回路のＮＭＯＳトランジスタのソース端子は接地され、後段のインバータ回路のＮＭＯＳトランジスタのソース端子及びバックゲート端子は負電圧スイッチＳｎｉに接続されている。
【００３６】
負電圧スイッチＳｎｉ（ｉ＝１〜４）は、本実施形態では、負電圧制御信号Ｓｃｉが‘０’レベルに設定されたときに、負電源Ｖｎからの消去用負電圧をロウデコーダ４ｉに対して出力する。
【００３７】
ソース・ウェルスイッチ５ｈ（ｈ＝０、１）は、ウェル制御信号ＳＷｈが‘１’レベルに設定されたときに、ウェル領域ＰＷｍ（ｍ＝１、２）にウェル電源Ｖｗからの消去用正電圧を印加する。
【００３８】
次に、本実施形態における本発明装置の消去処理について図６を基に説明する。尚、ここでは、メモリセルブロックＭＢ１が消去対象ブロックであり、メモリセルブロック群１０が選択メモリセルブロック群となる場合を想定して説明する。
【００３９】
尚、本実施形態における本発明装置では、消去対象ブロックであるメモリセルブロックＭＢ１に対する消去処理時、デコーダ電源Ｖｄ１には基準電圧が、デコーダ電源Ｖｄ２には消去用正電圧が、ウェル電源Ｖｗには消去用正電圧が、負電源Ｖｎには消去用負電圧が印加されている。また、デコーダ電源Ｖｄｍ１及びＶｄｍ２には消去用正電圧が、デコーダ電源Ｖｄｍ４には基準電圧が印加されている。
【００４０】
本実施形態では、本発明装置は、メモリセルブロックＭＢ１（消去対象ブロック）を含むメモリセルアレイ１０（選択メモリセルブロック群）において、ウェル領域ＰＷ１に消去用正電圧を、メモリセルブロックＭＢ１内に含まれる全てのワード線ＷＬ１１〜ＷＬ１ｎに同じ消去用負電圧を、メモリセルブロックＭＢ２（メモリセルブロックＭＢ１を除くメモリセルブロック）に含まれる全てのワード線ＷＬ２１〜ＷＬ２ｎに消去用正電圧を印加して、メモリセルブロックＭＢ１に対する消去処理を行う。更に、消去対象ブロックであるメモリセルブロックＭＢ１を含まないメモリセルブロック群１１（非選択メモリセルブロック群）において、ウェル領域ＰＷ２及びメモリセルブロックＭＢ４に含まれる全てのワード線ＷＬ４１〜ＷＬ４ｎに所定の基準電圧を印加し、メモリセルブロックＭＢ３のワード線ＷＬ３１〜ＷＬ３ｎをフローティング状態にする。
【００４１】
より詳細には、選択メモリセルブロック群であるメモリセルアレイ１０では、ソース・ウェルスイッチ５０を制御するウェル制御信号Ｓｗ１を‘１’レベルに設定し、ウェル領域ＰＷ１にウェル電源Ｖｗからの消去用正電圧を印加する。消去対象ブロックであるメモリセルブロックＭＢ１では、負電圧制御信号Ｓｃ１を‘０’レベルに設定すると、負電圧スイッチＳｎ１は、ロウデコーダ４１に対し負電源Ｖｎからの消去用負電圧を供給する。更に、デコード信号Ｓｄ１１〜Ｓｄ１ｎを‘１’レベルに設定すると、デコーダ電源Ｖｄｍ１には消去用正電圧が印加されているので、ロウデコーダ４１は、ワード線ＷＬ１１〜ＷＬ１ｎに接続する電圧切り替え回路の出力を負電圧スイッチＳｎ１からの消去用負電圧に切り替える。これによって、ロウデコーダ４１は、ワード線ＷＬ１１〜ＷＬ１ｎに消去用負電圧を印加し、メモリセルブロックＭＢ１に対する消去処理を実行する。
【００４２】
また、メモリセルブロックＭＢ１と共通のウェル領域ＰＷ１に形成されたメモリセルブロックＭＢ２では、負電圧制御信号Ｓｃ２を‘１’レベルに設定すると、負電圧スイッチＳｎ２は、ロウデコーダ４２に対し基準電圧（接地電圧）を出力する。更に、デコード信号Ｓｄ２１〜Ｓｄ２ｎを‘１’レベルに設定すると、デコーダ電源Ｖｄｍ２には消去用正電圧が印加されているので、ロウデコーダ４２は、ワード線ＷＬ２１〜ＷＬ２ｎに接続する電圧切り替え回路の出力をデコーダ電源Ｖｄ２からの消去用正電圧に切り替える。これによって、ロウデコーダ４２は、ワード線ＷＬ２１〜ＷＬ２ｎに消去用正電圧を印加し、メモリセルブロックＭＢ２に対して消去処理が実行されないようにする。
【００４３】
非選択メモリセルブロック群であるメモリセルアレイ１１では、ソース・ウェルスイッチ５１を制御するウェル制御信号ＳＷ２を‘０’レベルに設定し、ウェル領域ＰＷ２に基準電圧を印加する。メモリセルブロックＭＢ３では、負電圧制御信号Ｓｃ３を‘１’レベルに設定すると、負電圧スイッチＳｎ３は、ロウデコーダ４３に対し基準電圧（接地電圧）を出力する。更に、デコード信号Ｓｄ３１〜Ｓｄ３ｎを‘０’レベルに設定すると、デコーダ電源Ｖｄｍ３の印加電圧に拘わらず、ロウデコーダ４３にはデコーダ電源Ｖｄ１から基準電圧が供給されているので、ロウデコーダ４３に接続されたワード線ＷＬ３１〜ＷＬ３ｎは、フローティング状態になる。この場合には、メモリセルブロックＭＢ３に含まれる各メモリセルのゲート端子（ワード線ＷＬ３１〜３ｎ）とウェル領域ＰＷ２の間に生じる電圧差は、フローティング状態のワード線電圧が基準電圧からＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各閾値電圧以上には変動しないので、消去処理に必要な電圧差（消去用正電圧と消去用負電圧の差）より十分に小さく抑制され、メモリセルブロックＭＢ３に対する消去処理は実行されない。
【００４４】
また、メモリセルブロックＭＢ３と共通のウェル領域ＰＷ２に形成されたメモリセルブロックＭＢ４についても同様に、負電圧制御信号Ｓｃ４を‘１’レベルに設定すると、負電圧スイッチＳｎ４は、ロウデコーダ４４に対し基準電圧（接地電圧）を出力する。更に、デコード信号Ｓｄ４１〜Ｓｄ４ｎを‘０’レベルに設定すると、デコーダ電源Ｖｄｍ４には基準電圧が印加されているので、ロウデコーダ４４は、ワード線ＷＬ４１〜ＷＬ４ｎに接続する電圧切り替え回路の出力を負電圧スイッチＳｎ４からの基準電圧に切り替える。また、ロウデコーダ４４にはデコーダ電源Ｖｄ２から消去用正電圧が供給されている。これによって、ロウデコーダ４４は、ワード線ＷＬ４１〜ＷＬ４ｎに基準電圧を印加し、メモリセルブロックＭＢ４に対して消去処理が実行されないようにする。
【００４５】
このように、メモリセルアレイ１０では、ウェル領域ＰＷ１に消去用正電圧を、ワード線ＷＬ１１〜ＷＬ１ｎに消去用負電圧を印加することで、メモリセルブロックＭＢ１に対して消去処理が実行され、ワード線ＷＬ２１〜ＷＬ２ｎに消去用負電圧を印加することで、メモリセルブロックＭＢ２に対して消去処理は実行されない。また、メモリセルアレイ１１では、メモリセルブロックＭＢ３に含まれるワード線ＷＬ３１〜ＷＬ３ｎをフローティング状態にし、ウェル領域ＰＷ２とメモリセルブロックＭＢ４に含まれるワード線ＷＬ４１〜ＷＬ４ｎに基準電圧を印加することで、メモリセルブロックＭＢ３及びメモリセルブロックＭＢ４に対して消去処理は実行されない。つまり、消去対象ブロックであるメモリセルブロックＭＢ１に対してのみ消去処理が実行される。
【００４６】
尚、本実施形態では、本発明装置内に、２つのメモリセルブロックを備えるメモリセルブロック群（メモリセルアレイ１ｈ（ｈ＝０、１））が２つ形成されている場合について説明したが、これに限るものではない。各メモリセルブロック群は、２以上のメモリセルブロックを備えていれば良く、各メモリセルブロック群で備えるメモリセルブロックの数が異なっていても良い。尚、本実施形態のように、複数のメモリセルブロックを共通のウェル領域内に形成する場合、共通のウェル領域内に形成されるメモリセルの数が多くなるほど、消去処理においてウェル領域に消去用正電圧または基準電圧を印加するために、駆動能力の高い電源が必要とされる。メモリセルブロック群の数、各メモリセルブロック群に含まれるメモリセルブロック数は、本発明装置の耐圧や機能、各電源の駆動能力等を考慮して決定する。
【００４７】
また、本実施形態の本発明装置では、メモリセルブロック群の間で共通のデコーダ電源Ｖｄ１及びＶｄ２を用いるので、メモリセルブロック群夫々に対応してデコーダ電源Ｖｄ１及びＶｄ２を設ける場合に比べ、本発明装置のチップ面積を押さえることができる。
【００４８】
〈別実施形態〉
〈１〉上記第１実施形態では、メモリセルアレイが２つのメモリセルブロックＭＢ１及びメモリセルブロックＭＢ２に分割されている場合について説明したが、メモリセルアレイは、３以上のメモリセルブロック、例えば、図４に示すように、４つのメモリセルブロックＭＢ１〜ＭＢ４に分割されている構成であっても良い。この場合にも、上記第１実施形態と同様に、ウェル領域に消去用正電圧を、消去対象ブロックのワード線に消去用負電圧を、非消去対象ブロックのワード線に消去用正電圧を印加することにより、メモリセルブロック単位での消去処理を実現できる。
【００４９】
〈２〉上記第１及び第２実施形態では、半導体基板がＮ型であり、ウェル領域がＰ型である場合を想定して説明したが、これに限るものではなく、半導体基板がＰ型であり、ウェル領域がＮ型であっても良い。
【００５０】
〈３〉上記第２実施形態では、簡単のために、消去処理に係る構成として、２つのデコーダ電源Ｖｄ１及びデコーダ電源Ｖｄ２を、全てのロウデコーダ４１〜４４に共通に用いる場合について説明したが、これに限るものではない。
【００５１】
例えば、非選択メモリセルブロック群のワード線がフローティング状態になるのを回避しようとした場合には、本発明装置は、図７に示すように、４つのデコーダ電源Ｖｄ１〜Ｖｄ４を設け、ロウデコーダ４ｌ（ｌ＝１、３）については、デコーダ電源Ｖｄ１及びＶｄ２に接続し、ロウデコーダ４ｍ（ｍ＝２、４）については、デコーダ電源Ｖｄ３及びＶｄ４に接続するように構成する。この場合、ロウデコーダ４ｌは、電圧切り替え回路を、後段のインバータ回路を構成するＰＭＯＳトランジスタのソース端子をデコーダ電源Ｖｄ１に接続し、前段のインバータ回路を構成するＰＭＯＳトランジスタのソース端子及びバックゲート端子、後段のインバータ回路を構成するＰＭＯＳトランジスタのバックゲート端子をデコーダ電源Ｖｄ２に接続して構成する。ロウデコーダ４ｍは、電圧切り替え回路を、後段のインバータ回路を構成するＰＭＯＳトランジスタのソース端子をデコーダ電源Ｖｄ３に接続し、前段のインバータ回路を構成するＰＭＯＳトランジスタのソース端子及びバックゲート端子、後段のインバータ回路を構成するＰＭＯＳトランジスタのバックゲート端子をデコーダ電源Ｖｄ４に接続して構成する。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における消去処理に係る部分構成の一例を示す概略ブロック図
【図２】本発明装置の消去処理において、ウェル領域及び各ワード線に印加される電圧波形を示す概略波形図
【図３】本発明に係る不揮発性半導体記憶装置に搭載されるメモリセルアレイのレイアウト例を示す概略レイアウト図
【図４】本発明に係る不揮発性半導体記憶装置の別実施形態におけるメモリセルアレイのレイアウト例を示す概略レイアウト図
【図５】従来技術に係る不揮発性半導体記憶装置に搭載されるメモリセルアレイのレイアウト例を示す概略レイアウト図
【図６】本発明に係る不揮発性半導体記憶装置の第２実施形態において、消去処理に係る部分構成の一例を示す概略ブロック図
【図７】本発明に係る不揮発性半導体記憶装置の別実施形態において、消去処理に係る部分構成の一例を示す概略ブロック図
【符号の説明】
【００５３】
１        本発明に係る不揮発性半導体記憶装置
１０      メモリセルアレイ
１１      メモリセルアレイ
２０      高電圧制御回路
２１      電源パッド
２２      チャージポンプ
３０      負電圧制御回路
４１      ロウデコーダ
４２      ロウデコーダ
４３      ロウデコーダ
４４      ロウデコーダ
５０      ソース・ウェルスイッチ
５１      ソース・ウェルスイッチ
ＭＢ１    メモリセルブロック
ＭＢ２    メモリセルブロック
ＭＢ３    メモリセルブロック
ＭＢ４    メモリセルブロック
ＢＯ１２  境界領域
ＮＷ      Ｎ型半導体基板
ＰＷ      Ｐ型ウェル領域
ＰＷ１    Ｐ型ウェル領域
ＰＷ２    Ｐ型ウェル領域
Ｓｈ１    高電圧スイッチ
Ｓｈ２    高電圧スイッチ
Ｓｎ１    負電圧スイッチ
Ｓｎ２    負電圧スイッチ
Ｓｓｗ１  ソース・ウェルスイッチ
ＷＬ      ワード線
ＢＬ      ビット線
Ｖｄ１    デコーダ電源
Ｖｄ２    デコーダ電源
Ｖｄ３    デコーダ電源
Ｖｄ４    デコーダ電源
Ｖｄｍ１  デコーダ電源
Ｖｄｍ２  デコーダ電源
Ｖｄｍ３  デコーダ電源
Ｖｄｍ４  デコーダ電源
Ｖｗ      ウェル電源
Ｖｎ      負電源
Ｓｃ１    負電圧制御信号
Ｓｃ２    負電圧制御信号
Ｓｃ３    負電圧制御信号
Ｓｃ４    負電圧制御信号
Ｓｄ１    デコード信号
Ｓｄ２    デコード信号
Ｓｄ３    デコード信号
Ｓｄ４    デコード信号
Ｓｗ１    ウェル制御信号
Ｓｗ２    ウェル制御信号
【図１】
2008146800.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008146800.tif 000009