(57)【要約】      （修正有）【課題】ＥＳＬを大幅に低減することができる積層コンデンサと、その製造方法を提供する。【解決手段】積層コンデンサ１０は、複数の誘電体層１２ａ，１２ｂが積層されて形成される誘電体素体１２と，複数の第１内層用導体層および第２内層用導体層が誘電体層を介して交互に積層されている内層部１７と、内層部１７の両端面に隣接し、複数の第１外層用導体層および第２外層用導体層が誘電体層１２ｂを介して積層されている外層部１９ａ，１９ｂと、側面に形成される複数の第１端子電極および第２端子電極と、を有する。第１端子電極が第１内層用導体層と第１外層用導体層とに接続され、第２端子電極が第２内層用導体層と第２外層用導体層とに接続される。外層部１９ａ，１９ｂの誘電体層１２ｂが一対の第１外層用導体層あるいは一対の第２外層用導体層において、各々の外層用導体層同士を互いに接続させる複数のピンホール導体部２０を有する。【選択図】図３
2008112896.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体において、相互に異なる電位に設定される複数の第１内層用導体層および第２内層用導体層が、積層方向において互いに重複するように前記誘電体層を介して交互に積層され、コンデンサの内部電極回路が形成されている内層部と、
前記誘電体素体において、前記積層方向における前記内層部の両端面の少なくともいずれかに隣接し、相互に異なる電位に設定される複数の第１外層用導体層および第２外層用導体層が、前記積層方向において互いに重複しないように前記誘電体層を介して積層されている外層部と、
前記誘電体素体の側面のうち、少なくとも、前記積層方向に対して平行な側面に形成され、相互に異なる電位に設定される複数の第１端子電極および第２端子電極と、を有し、
前記第１端子電極の各々が、少なくとも１つの前記第１内層用導体層と、複数の前記第１外層用導体層とに接続され、
前記第２端子電極の各々が、少なくとも１つの前記第２内層用導体層と、複数の前記第２外層用導体層とに接続され、
前記外層部に位置する前記誘電体層が、該誘電体層と隣接する一対の前記第１外層用導体層あるいは一対の前記第２外層用導体層と重複する領域において、該誘電体層と隣接する一対の該第１外層用導体層同士あるいは一対の該第２外層用導体層同士を、前記積層方向において互いに接続させる複数のピンホール導体部を有することを特徴とする積層コンデンサ。
【請求項２】
前記ピンホール導体部のピンホール径が、１〜１０μｍであり、
前記ピンホール導体部の総横断面積が、該ピンホール導体部が接続する前記第１外層用導体層および／または第２外層用導体層の面積に対して、３０〜５０％であることを特徴とする請求項１に記載の積層コンデンサ。
【請求項３】
複数の前記ピンホール導体部を有する前記誘電体層の前記積層方向および該積層方向に対して垂直な平面方向において、複数の前記ピンホール導体部がランダムに配置されていることを特徴とする請求項１または２に記載の積層コンデンサ。
【請求項４】
それぞれの前記第１端子電極および前記第２端子電極が、前記誘電体素体の側面のうち、少なくとも、前記積層方向に対して平行な第１側面、および該第１側面に対向する第２側面のいずれかに形成されていることを特徴とする請求項１〜３のいずれかに記載の積層コンデンサ。
【請求項５】
それぞれの前記第１端子電極および前記第２端子電極が、前記第１側面または前記第２側面と、前記誘電体素体の側面のうち、該第１側面および該第２側面に隣接し、前記積層方向に対して垂直な第５側面および／または第６側面に跨がって形成されていることを特徴とする請求項４に記載の積層コンデンサ。
【請求項６】
前記第５側面および／または前記第６側面に形成された前記第１端子電極と、前記第１外層用導体層とが、該第１端子電極と該第１外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続され、
前記第５側面および／または前記第６側面に形成された前記第２端子電極と、前記第２外層用導体層とが、該第２端子電極と該第２外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続されることを特徴とする請求項５に記載の積層コンデンサ。
【請求項７】
前記積層方向に垂直な面方向において、前記第５側面および／または前記第６側面における各第１端子電極が、前記積層方向において該第１端子電極に隣接し、該第１端子電極に接続された前記第１外層用導体層を完全に被覆し、
前記積層方向に垂直な面方向において、前記第５側面および／または前記第６側面における各第２端子電極が、前記積層方向において該第２端子電極に隣接し、該第２端子電極に接続された前記第２外層用導体層を完全に被覆することを特徴とする請求項６に記載の積層コンデンサ。
【請求項８】
それぞれの前記第１端子電極が、前記第１側面または前記第２側面に露出した前記第１内層用導体層および前記第１外層用導体層を完全に被覆し、
それぞれの前記第２端子電極が、前記第１側面または前記第２側面に露出した前記第２内層用導体層および前記第２外層用導体層を完全に被覆することを特徴とする請求項４〜７のいずれかに記載の積層コンデンサ。
【請求項９】
請求項１〜８のいずれかに記載の積層コンデンサを製造する方法であって、
内層用グリーンシートを形成する工程と、
前記第１内層用導体層および前記第２内層用導体層を形成する工程と、
前記第１内層用導体層および前記第２内層用導体層を、前記積層方向において互いに重複するように前記内層用グリーンシートを介して交互に積層し、内層積層部を形成する工程と、
複数のピンホールを有する外層用グリーンシートを形成する工程と、
複数の前記第１外層用導体層および前記第２外層用導体層を形成する工程と、
複数の前記ピンホールを導電材で充填して、複数の前記ピンホール導体部を形成する工程と、
複数の前記第１外層用導体層および前記第２外層用導体層を、前記積層方向において互いに重複しないように、前記ピンホール導体部が形成された前記外層用グリーンシートを介して積層し、外層積層部を形成する工程と、
前記内層積層部において、前記積層方向に対して垂直な両端面の少なくともいずれかに、前記外層積層部を積層して、積層体を形成する工程と、
前記積層体を所定の寸法に切断してグリーンチップを形成する工程と、
前記グリーンチップを焼成して前記誘電体素体を形成する工程と、
前記誘電体素子本体に複数の前記第１端子電極および前記第２端子電極を形成する工程と、を有する積層コンデンサの製造方法。
【請求項１０】
前記ピンホール導体部は、前記第１外層用導体層または前記第２外層用導体層を、前記外層用グリーンシートの表面に積層して形成する際に同時に形成されることを特徴とする請求項９に記載の積層コンデンサの製造方法。
【請求項１１】
前記外層積層部を形成した後に連続して前記内層積層部を形成することを特徴とする請求項９または１０に記載の積層コンデンサの製造方法。
【請求項１２】
前記内層積層部を形成した後に連続して前記外層積層部を形成することを特徴とする請求項９〜１１のいずれかに記載の積層コンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減した積層コンデンサと、その製造方法に係り、特にデカップリングコンデンサなどとして用いられる積層コンデンサと、その製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩなどの集積回路に供給用の電源においては低電圧化が進む一方で負荷電流は増大している。
【０００３】
従って、負荷電流の急激な変化に対して電源電圧の変動を許容値内に抑えることが非常に困難になっている。このため、デカップリングコンデンサ（例えば２端子構造の積層セラミックコンデンサ）が電源に接続されるようになっている。そして、負荷電流の過渡的な変動時に、この積層セラミックコンデンサからＣＰＵ等のＬＳＩに電流を供給して、電源電圧の変動を抑えるようにしている。
【０００４】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、負荷電流の変動はより高速且つ大きなものとなり、デカップリングコンデンサ自身が有している等価直列インダクタンス（ＥＳＬ）が、電源電圧の変動に大きく影響するようになった。
【０００５】
つまり、従来の積層セラミックコンデンサではＥＳＬが高いことから、負荷電流ｉの変動に伴って、上記と同様に電流電圧Ｖの変動が大きくなり易かった。
【０００６】
これは、負荷電流の過渡時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源電圧の変動の大きさと関係するからである。そして、この式１から、ＥＳＬの低減が電源電圧を安定化することに繋がるとも言える。
【０００７】
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ  …式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。
【０００８】
ＥＳＬの低減を図った積層コンデンサとして、下記の特許文献１に示す積層コンデンサが知られている。この積層コンデンサによれば、寄生インダクタンスの低減を図ることができ、結果としてＥＳＬの低減を図ることができる。しかしながら、さらにＥＳＬの低減が求められている。
【０００９】
特許文献２においては、内層部の導体層と、積層方向において内層部を挟み込むダミー導体層とを有し、ダミー導体層同士、およびダミー導体層と端子電極とが、誘電体層中の金属粒子を介して接続されている２端子コンデンサが示されている。しかし、特許文献２に示すの２端子コンデンサにおいては、誘電体層中の金属粒子は、端子電極の剥離を防止するためのものであり、ＥＳＬ低減の効果は充分に得られらない。
【００１０】
さらにＥＳＬを低減させた積層コンデンサとしては、下記の特許文献３に示す多端子積層コンデンサが知られている。この多端子積層コンデンサでは、外部端子電極を多くすることにより、一つの内層用導体層の中で方向が異なる電流の流れを実現することができる。その結果、さらにＥＳＬを低減することが可能である。しかしながら、今日におけるＣＰＵ動作周波数の一層の高周波数化に対応するために、多端子積層コンデンサにおいても、さらなるＥＳＬの低減が求められている。
【特許文献１】特開２００３−５１４２３号公報
【特許文献２】特開２００６−６０１４７号公報
【特許文献３】特開２００２−２９９１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、このような実状に鑑みてなされ、その目的は、ＥＳＬを大幅に低減することができる積層コンデンサと、該積層コンデンサの製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る積層コンデンサは、
複数の誘電体層が積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体において、相互に異なる電位に設定される複数の第１内層用導体層および第２内層用導体層が、積層方向において互いに重複するように前記誘電体層を介して交互に積層され、コンデンサの内部電極回路が形成されている内層部と、
前記誘電体素体において、前記積層方向における前記内層部の両端面の少なくともいずれかに隣接し、相互に異なる電位に設定される複数の第１外層用導体層および第２外層用導体層が、前記積層方向において互いに重複しないように前記誘電体層を介して積層されている外層部と、
前記誘電体素体の側面のうち、少なくとも、前記積層方向に対して平行な側面に形成され、相互に異なる電位に設定される複数の第１端子電極および第２端子電極と、を有し、
前記第１端子電極の各々が、少なくとも１つの前記第１内層用導体層と、複数の前記第１外層用導体層とに接続され、
前記第２端子電極の各々が、少なくとも１つの前記第２内層用導体層と、複数の前記第２外層用導体層とに接続され、
前記外層部に位置する前記誘電体層が、該誘電体層と隣接する一対の前記第１外層用導体層あるいは一対の前記第２外層用導体層と重複する領域において、該誘電体層と隣接する一対の該第１外層用導体層同士あるいは一対の該第２外層用導体層同士を、前記積層方向において互いに接続させる複数のピンホール導体部を有する。
【００１３】
なお、本願発明において、「複数の第１外層用導体層および第２外層用導体層が、積層方向において互いに重複しない」とは、第１外層用導体層のいずれかと、第２外層用導体層のいずれかとが重複することがないことを意味する。第１外層用導体層同士、あるいは第２外層用導体層同士は重複してよい。
【００１４】
本発明に係る積層コンデンサにおいては、外層部において、第１外層用導体層および第２外層用導体層が、積層方向において重複しないように誘電体層を介して積層されている。よって、第１端子電極の電位が、第２端子電極に対して高い場合においては、第１端子電極から第１外層用導体層に対して、電流が分流すると共に、第２外層用導体層から第２端子電極へ向けて電流が流れ込む。一方、第２端子電極の電位が、第１端子電極に対して高い場合においては、第２端子電極から第２外層用導体層に対して、電流が分流すると共に、第１外層用導体層から第１端子電極へ向けて電流が流れ込む。このように、いずれの場合においても、各端子電極から各導体層へ流れる電流を分流することによって、積層コンデンサ全体のＥＳＬを軽減することができる。また、外層部が第１および第２外層用導体層をそれぞれ複数有することによって、各端子電極から外層用導体層へ電流を分流させる効果を増大させることができる。すなわち、複数の第１外層用導体層および第２外層用導体層が、各端子電極に並列接続された複数のインダクタ成分として機能し、積層コンデンサ全体のＥＳＬを軽減することができる。
【００１５】
また、外層部に位置する誘電体層が、該誘電体層と隣接する一対の第１外層用導体層同士あるいは一対の第２外層用導体層同士を、積層方向において互いに接続させる複数のピンホール導体部を有する。その結果、ピンホール導体部を介して、一対の第１外層用導体層間あるいは一対の第２外層用導体層間において、積層方向に電流が多枝にわたって分流される。さらには、各端子電極に接続された全第１外層用導体層間あるいは全第２外層用導体層間にわたって、電流を分流させることができる。その結果、積層コンデンサ全体のＥＳＬを更に低減することができる。
【００１６】
また、本発明においては、第１あるいは第２外層用導体層同士を無数のピンホール導体部によって接続することによって、複数の外層用導体層を積層方向において貫通するスルーホール導体部で接続する場合に比べて、より多枝にわたって電流を分流させることができ、積層コンデンサ全体のＥＳＬを、より低減することができる。
【００１７】
すなわち、本発明に係る積層コンデンサによれば、積層コンデンサの大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。
【００１８】
好ましくは、前記ピンホール導体部のピンホール径が、１〜１０μｍである。また、好ましくは、前記ピンホール導体部のピンホール径が、ピンホール導体部を形成するためにピンホール内へ充填される導電材の粒子径よりも大きい。なお、本願発明において、ピンホール径とは、ピンホール導体部が形成された誘電体層の面方向におけるピンホール導体部の直径を意味する。
【００１９】
ピンホール径を、１〜１０μｍの範囲内とすることによって、ピンホール導体部の形成工程において、ピンホール内へ導電材を、緻密に充填することができる。その結果、ピンホール導体部が誘電体層を完全に貫通する。よって、誘電体層に隣接する一対の第１外層用導体層同士あるいは一対の第２外層用導体層同士を電気的に接続でき、電流を充分に分流できる。その結果、積層コンデンサ全体のＥＳＬを低減することができる。
【００２０】
好ましくは、前記ピンホール導体部の総横断面積が、該ピンホール導体部が接続する前記第１外層用導体層およひ／または第２外層用導体層の総面積に対して、３０〜５０％である。なお、ピンホール導体部の総横断面積とは、１つの誘電体層に形成された複数のピンホール導体部の面積（積層方向に垂直な面方向の面積）の合計値を意味する。
【００２１】
ピンホール導体部の総横断面積（電流の流路断面積）を上記範囲内とすることによって、第１外層用導体層間または第２外層用導体層間で電流を充分に分流することができ、積層コンデンサ全体のＥＳＬを充分に低減できる。また、外層部の誘電体層を形成するグリーンシートの強度を充分なものとすることができる。
【００２２】
好ましくは、複数の前記ピンホール導体部を有する前記誘電体層の前記積層方向および該積層方向に対して垂直な平面方向において、複数の前記ピンホール導体部がランダムに配置されている。
【００２３】
積層コンデンサの外層部において、無数のピンホール導体部をランダムに配置に配置することによって、外層用導体層間で電流を多枝にわたり、多様な方向へ分流させることができる。これは、ピンホール導体部に比べて寸法が大きく、数が限られ、また規則的に配置されるスルーホール導体部等によっては得られない作用効果である。また、誘電体層において無数のピンホール導体部をランダムに配置に配置することによって、誘電体層と、該誘電体層に隣接する第１および２外層用導体層との密着強度を向上させることができる。
【００２４】
好ましくは、それぞれの前記第１端子電極および前記第２端子電極が、前記誘電体素体の側面のうち、少なくとも、前記積層方向に対して平行な第１側面、および該第１側面に対向する第２側面のいずれかに形成されている。
【００２５】
好ましくは、それぞれの前記第１端子電極および前記第２端子電極が、前記第１側面または前記第２側面と、前記誘電体素体の側面のうち、該第１側面および該第２側面に隣接し、前記積層方向に対して垂直な第５側面および／または第６側面に跨がって形成されている。
【００２６】
好ましくは、前記第５側面および／または前記第６側面に形成された前記第１端子電極と、前記第１外層用導体層とが、該第１端子電極と該第１外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続され、
前記第５側面および／または前記第６側面に形成された前記第２端子電極と、前記第２外層用導体層とが、該第２端子電極と該第２外層用導体層との間に位置する前記誘電体層が有する複数の前記ピンホール導体部によって接続される。
【００２７】
第１端子電極と、第１外層用導体層とが、複数のピンホール導体部によって接続されることによって、第１端子電極と、第１外層用導体層との間で、電流を分流することができる。同様に、第２端子電極と、第２外層用導体層とが、複数のピンホール導体部によって接続されることによって、第２端子電極と、第２外層用導体層との間で、電流を分流することができる。その結果、積層コンデンサ全体のＥＳＬを低減することができる。
【００２８】
好ましくは、前記積層方向に垂直な面方向において、前記第５側面および／または前記第６側面における各第１端子電極が、前記積層方向において該第１端子電極に隣接し、該第１端子電極に接続された前記第１外層用導体層を完全に被覆し、
前記積層方向に垂直な面方向において、前記第５側面および／または前記第６側面における各第２端子電極が、前記積層方向において該第２端子電極に隣接し、該第２端子電極に接続された前記第２外層用導体層を完全に被覆する。
【００２９】
本願発明では、外層部に位置する誘電体層において、第１外層用導体層および／または第２外層用導体層と重複する領域にのみ、ピンホール導体部が形成されている。従って、積層方向に垂直な面方向において、第５側面および／または第６側面における各第１端子電極が、積層方向において該第１端子電極に隣接し、該第１端子電極に接続された第１外層用導体層を完全に被覆することによって、誘電体素体の第５側面および／または第６側面に、ピンホール導体部が露出することを防止できる。同様に、積層方向に垂直な面方向において、第５側面および／または第６側面における各第２端子電極が、積層方向において該第２端子電極に隣接し、該第２端子電極に接続された前記第層用導体層を完全に被覆することによって、誘電体素体の第５側面および／または第６側面にピンホール導体部が露出することを防止できる。
【００３０】
このように、ピンホール導体部が素子本体の側面に露出することを防止することによって、ピンホール導体部の劣化（酸化）を防止することができる。また、積層コンデンサの製造工程において、ピンホール導体部からコンデンサ内部へ、水分、導電材等の不純物が浸入することを防止できる。
【００３１】
好ましくは、それぞれの前記第１端子電極が、前記第１側面または前記第２側面に露出した前記第１内層用導体層および前記第１外層用導体層を完全に被覆し、
それぞれの前記第２端子電極が、前記第１側面または前記第２側面に露出した前記第２内層用導体層および前記第２外層用導体層を完全に被覆する。
【００３２】
その結果、各内層用導体層および各外層用導体層が、素子本体の第１側面および第２側面に露出することを防止し、各内層用導体層および各外層用導体層が劣化（酸化）することを防止できる。
【００３３】
本願発明に係る積層コンデンサの製造方法は、
内層用グリーンシートを形成する工程と、
前記第１内層用導体層および前記第２内層用導体層を形成する工程と、
前記第１内層用導体層および前記第２内層用導体層を、前記積層方向において互いに重複するように前記内層用グリーンシートを介して交互に積層し、内層積層部を形成する工程と、
複数のピンホールを有する外層用グリーンシートを形成する工程と、
複数の前記第１外層用導体層および前記第２外層用導体層を形成する工程と、
複数の前記ピンホールを導電材で充填して、複数の前記ピンホール導体部を形成する工程と、
複数の前記第１外層用導体層および前記第２外層用導体層を、前記積層方向において互いに重複しないように、前記ピンホール導体部が形成された前記外層用グリーンシートを介して積層し、外層積層部を形成する工程と、
前記内層積層部において、前記積層方向に対して垂直な両端面の少なくともいずれかに、前記外層積層部を積層して、積層体を形成する工程と、
前記積層体を所定の寸法に切断してグリーンチップを形成する工程と、
前記グリーンチップを焼成して前記誘電体素体を形成する工程と、
前記誘電体素子本体に複数の前記第１端子電極および前記第２端子電極を形成する工程と、を有する。
【００３４】
好ましくは、前記ピンホール導体部は、前記第１外層用導体層または前記第２外層用導体層を、前記外層用グリーンシートの表面に積層して形成する際に同時に形成される。たとえば外層用グリーンシートの表面に印刷法により第１外層用導体層または前記第２外層用導体層を形成する場合には、これらの導体層を形成するための電極ペースト（導電材）が外装用グリーンシートのピンホールに入り込み、ピンホール導体部が同時に形成される。すなわち、本願発明に係る積層コンデンサの製造方法においては、第１外層用導体層および第２外層用導体層の形成と、ピンホール導体部の形成とを、同時に行うこともできる。
【００３５】
好ましくは、前記外層積層部を形成した後に連続して前記内層積層部を形成する。さらに好ましくは、前記内層積層部を形成した後に連続して前記外層積層部を形成する。積層体を形成するためのグリーンシートの積層工程は、外層積層部と内層積層部とで、ブロックごとに区別して積層しても良いが、これらを区別しないで、連続して行うことが好ましい。
【００３６】
なお、本発明においては、第１内層用導体層と第２内層用導体層とは、相対的な概念であり、第１内層用導体層と第２内層用導体層とは逆であっても良い。また、その他の「第１…」および「第２…」に関しても同様である。第１外層用導体層と第２外層用導体層とについても同様である。
【発明を実施するための最良の形態】
【００３７】
以下、本発明を、図面に示す実施形態に基づき説明する。
図１は、本発明の一実施形態に係る積層コンデンサの斜視図、
図２は、図１に示す誘電体素体の分解斜視図、
図３は、図１に示す積層コンデンサを、ＩＩＩ方向に見た概略断面図、
図４は、本発明の一実施形態に係る積層コンデンサにおける第１内層用導体層の平面図、
図５は、本発明の一実施形態に係る積層コンデンサにおける第１外層用導体層および第２外層用導体層の平面図、
図６は、本発明の実施例および比較例に係るインピーダンス特性を表すグラフである。
【００３８】
（積層コンデンサ）
まず、本発明の一実施形態に係る積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０の全体構成について説明する。図１に示すように、積層コンデンサ１０は、誘電体層であるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体状の焼結体である誘電体素体１２を有する。
【００３９】
誘電体素体１２は、誘電体層の積層方向Ｚに対して平行な第１側面１２Ａと、それに対向する第２側面１２Ｂを有する。また、誘電体素体１２は、第１側面１２Ａおよび第２側面１２Ｂに隣接し、誘電体層の積層方向Ｚに対して平行であり、かつ、互いに対向する第３側面１２Ｃおよび第４側面１２Ｄを有する。さらに、誘電体素体１２は、第１側面１２Ａおよび第２側面１２Ｂに隣接し、積層方向Ｚに対して垂直あり、かつ、互いに対向する第５側面１２Ｅおよび第６側面１２Ｆを有する。
【００４０】
誘電体素体１２の外面には、第１側面１２Ａと、第５側面１２Ｅおよび第６側面１２Ｆとの３つの側面に跨がって、第１端子電極３１ａ，３１ｂおよび第２端子電極３２ａ，３２ｂが形成される。また、誘電体素体１２の第２側面１２Ｂと、第５側面１２Ｅおよび第６側面１２Ｆとの３つの側面に跨がって、第１端子電極３１ｃ，３１ｄおよび第２端子電極３２ｃ，３２ｄがが形成される。
【００４１】
図１に示すように、各第１端子電極３１ａ〜３１ｄおよび各第２端子電極３２ａ〜３２ｄは、互いに電気的に絶縁されている。また、各第１端子電極と各第２端子電極とは、電子回路内において、相互に異なる電位に設定される。すなわち、各第１端子電極が、電子回路内において正極に接続され、高電位にある場合、各第２端子電極は、負極に接続され、各第１端子電極に対して低電位にある。なお、電子回路における各第１端子電極および各第２端子電極の電位の高低関係は、逆であってもよい。
【００４２】
好ましくは、図１に示すように、第１側面１２ＡのＸ方向に沿って、第１端子電極３１ａ，３１ｂおよび第２端子電極３２ａ，３２ｂが交互に配列される。同様に、好ましくは、第２側面１２ＢのＸ方向に沿って、第１端子電極３１ｃ，３１ｄおよび第２端子電極３２ｃ，３２ｄが交互に配列される。また、好ましくは、第１側面１２Ａに形成された各第１端子電極に対向する位置（第２側面１２Ｂ）には、それぞれ第２端子電極が形成されている。同様に、好ましくは、第１側面１２Ａに形成された各第２端子電極に対向する位置（第２側面１２Ｂ）には、それぞれ第１端子電極が形成されている。
【００４３】
このように、隣接する端子電極同士の電気的極性が逆になるように、各第１端子電極および各第２端子電極を配置することによって、各端子電極近辺に発生する磁場が、隣接する端子電極同士間で相殺される。その結果、積層コンデンサ１０全体のＥＳＬを低減させることができる。
【００４４】
図２に示すように、誘電体素体１２は、内層部１７および外層部１９ａおよび１９ｂを有する。外層部１９ａおよび１９ｂは、積層方向Ｚにおける内層部１７の両端面に隣接するように位置する。
【００４５】
内層部１７においては、複数の第１内層用導体層２１ａ，２１ｂ，２１ｃ，２１ｄおよび第２内層用導体層２２ａ，２２ｂ，２２ｃ，２２ｄが、積層方向Ｚにおいて互いに重複するように誘電体層１２ａを介して交互に積層されている。コンデンサの内部電極回路が形成されている。本実施形態では、誘電体層１２ａの間に挟まれる形で、誘電体素体１２内に４枚の第１内層用導体層と、４枚の第２内層用導体層が交互に配置されている。
【００４６】
外層部１９ａおよび１９ｂにおいては、第１外層用導体層２３ａ，２３ｂ，２３ｃ，２３ｄおよび第２外層用導体層２５ａ，２５ｂ，２５ｃ，２５ｄの各々が、積層方向Ｚにおいて誘電体層１２ｂを介して積層されている。また、図２に示すように、各外層用導体層は、異なる端子電極にそれぞれ接続された導体層同士が積層方向Ｚにおいて互いに重複しないように積層されている。
【００４７】
図１に示す各第１端子電極は、図２に示す第１内層用導体層のいずれか一つと、複数の各第１外層用導体層とに接続されている。また、複数の各第１外層用導体層同士は、各第１外層用導体層間に位置する誘電体層１２が有するピンホール導体部によって、電気的に接続されている。
【００４８】
図１に示す第１端子電極３１ａには、図２に示す第１内層用導体層２１ａと、６つの第１外層用導体層２３ａが接続されている。また、外層部１９ａにおける３つの第１外層用導体層２３ａ同士、および外層部１９ｂにおける３つの第１外層用導体層２３ａ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００４９】
図１に示す第１端子電極３１ｂには、図２に示す第１内層用導体層２１ｂと、６つの第１外層用導体層２３ｂが接続されている。また、外層部１９ａにおける３つの第１外層用導体層２３ｂ同士、および外層部１９ｂにおける３つの第１外層用導体層２３ｂ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５０】
図１に示す第１端子電極３１ｃには、図２に示す第１内層用導体層２１ｃと、６つの第１外層用導体層２３ｃが接続されている。また、外層部１９ａにおける３つの第１外層用導体層２３ｃ同士、および外層部１９ｂにおける３つの第１外層用導体層２３ｃ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５１】
図１に示す第１端子電極３１ｄには、図２に示す第１内層用導体層２１ｄと、６つの第１外層用導体層２３ｄが接続されている。また、外層部１９ａにおける３つの第１外層用導体層２３ｄ同士、および外層部１９ｂにおける３つの第１外層用導体層２３ｄ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５２】
図１に示す各第２端子電極は、以下のように、図２に示す第２内層用導体層のいずれか一つと、複数の第２外層用導体層とに接続されている。また、複数の各第２外層用導体層同士は、各第２外層用導体層間に位置する誘電体層１２ｂが有するピンホール導体部によって、電気的に接続されている。
【００５３】
図１に示す第２端子電極３２ａには、図２に示す第２内層用導体層２２ａと、６つの第２外層用導体層２５ａが接続されている。また、外層部１９ａにおける３つの第２外層用導体層２５ａ同士、および外層部１９ｂにおける３つの第２外層用導体層２５ａ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５４】
図１に示す第２端子電極３２ｂには、図２に示す第２内層用導体層２２ｂと、６つの第２外層用導体層２５ｂが接続されている。また、外層部１９ａにおける３つの第２外層用導体層２５ｂ同士、および外層部１９ｂにおける３つの第２外層用導体層２５ｂ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５５】
図１に示す第２端子電極３２ｃには、図２に示す第２内層用導体層２２ｃと、６つの第２外層用導体層２５ｃが接続されている。また、外層部１９ａにおける３つの第２外層用導体層２５ｃ同士、および外層部１９ｂにおける３つの第２外層用導体層２５ｃ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５６】
図１に示す第２端子電極３２ｄには、図２に示す第２内層用導体層２２ｄと、６つの第２外層用導体層２５ｄが接続されている。また、外層部１９ａにおける３つの第２外層用導体層２５ｄ同士、および外層部１９ｂにおける３つの第２外層用導体層２５ｄ同士はそれぞれ、誘電体層１２ｂに形成されたピンホール導体部によって、互いに接続されている。
【００５７】
なお、各第１端子電極と、各第２端子電極とは、上述のように、互いに異なる電位に設定されるため、各第１端子電極に接続された各第１内層用導体層および第１外層用導体層と、各第２端子電極に接続された各第２内層用導体層および第２外層用導体層とは、各端子電極と同様に、互いに異なる電位を有する。
【００５８】
好ましくは、それぞれの図１の第１端子電極が、第１側面１２Ａまたは第２側面１２Ｂに露出した第１内層用導体層および第１外層用導体層を完全に被覆し、それぞれの第２端子電極が、第１側面１２Ａまたは第２側面１２Ｂに露出した第２内層用導体層および第２外層用導体層を完全に被覆する。
【００５９】
その結果、各内層用導体層および各外層用導体層が、誘電体素体１２の第１側面１２Ａまたは第２側面１２Ｂに露出することを防止し、各内層用導体層および各外層用導体層が劣化（酸化）することを防止できる。
【００６０】
次に、以下では、Ｘ方向に垂直であって、第１端子電極３１ａおよび第２端子電極３２ｄを通る積層コンデンサ１０の断面図である図３を用いて、外層部１９ａ，１９ｂにおけるピンホール導体部２０について詳説する。
【００６１】
図３に示すように、外層部１９ａ、１９ｂにおいては、誘電体層１２ｂが、該誘電体層１２ｂと隣接する一対の第１外層用導体層２３ａおよび一対の第２外層用導体層２５ｄと重複する領域において、複数のピンホール導体部２０を有する。この複数のピンホール導体部２０は、該誘電体層１２ｂと隣接する一対の第１外層用導体層２３ａ同士あるいは一対の第２外層用導体層２５ｄ同士を、積層方向Ｚにおいて互いに電気的に接続する。
【００６２】
好ましくは、第５側面１２Ｅおよび第６側面１２Ｆに形成された第１端子電極３１ａと、第１外層用導体層２３ａとが、第１端子電極３１ａと第１外層用導体層２３ａとの間に位置する誘電体層１２ｂが有する複数のピンホール導体部２０によって接続されている。また、好ましくは、第５側面１２Ｅおよび第６側面１２Ｆに形成された第２端子電極３２ｄと、第２外層用導体層２５ｄとが、第２端子電極３２ｄと第２外層用導体層２５ｄとの間に位置する誘電体層１２ｂが有する複数のピンホール導体部２０によって接続される。
【００６３】
第１端子電極３１ａと、第１外層用導体層２３ａとが、複数のピンホール導体部２０によって接続されることによって、第１端子電極３１ａと、第１外層用導体層２３ａとの間で、電流を分流することができる。同様に、第２端子電極３２ｄと、第２外層用導体層２５ｄとが、複数のピンホール導体部２０によって接続されることによって、第２端子電極３２ｄと、第２外層用導体層２５ｄとの間で、電流を分流することができる。その結果、積層コンデンサ全１０体のＥＳＬを低減することができる。
【００６４】
図３に示すように、積層コンデンサ１０の第１端子電極３１ａおよび第２端子電極３２ｄは、それぞれ、基板側電極端子１３Ａおよび１３Ｂを介して、回路基板１５上に接続される。
【００６５】
以上、Ｘ方向に垂直であって、第１端子電極３１ａおよび第２端子電極３２ｄを通る積層コンデンサ１０の断面図（図３）における積層コンデンサの構造について説明した。なお、第１端子電極３１ｄおよび第２端子電極３２ａを通る断面、第１端子電極３１ｂおよび第２端子電極３２ｃを通る断面、第１端子電極３１ｃおよび第２端子電極３２ｂを通る断面における積層コンデンサの構造も、各内層用導体層および各外層用導体層と各端子電極との対応関係以外は上述した図３の場合と同様であるため、これらの断面に関する説明は省略する。
【００６６】
図４は、積層コンデンサ１０における第１内層用導体層２１ａを、積層方向Ｚから観察した平面図である。第１内層用導体層２１ａは、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４３で離れている本体部分１２１ａを有する。この内層用導体層本体部分１２１ａがコンデンサの一方の電極を構成する部分である。第１内層用導体層２１ａは、この本体部分１２１ａと一体的に同一平面上に形成され、誘電体素体１２の第１側面１２Ａに引き出される第１リード部２１Ａをさらに有する。この第１リード部２１Ａにおいて、第１内層用導体層２１ａと、第１端子電極３１ａとが接続されている。
【００６７】
絶縁隙間パターン４３の隙間幅Ｗ１は、好ましくは１００〜２００μｍ程度である。これらの隙間幅Ｗ１が小さすぎると、各第１端子電極３１ａ〜３１ｄおよび第２端子電極３２ａ〜３２ｄとの絶縁性が不十分になるおそれがあり、大きすぎると、本体部分１２１ａの面積を狭め、コンデンサとしての能力を低下させる恐れがある。
【００６８】
好ましくは、第１リード部２１Ａの幅Ｗ２は、第１リード部２１Ａが接続される第１端子電極３１ａの幅Ｗ３より小さい。すなわち、Ｗ２＜Ｗ３であることが好ましい。Ｗ２＜Ｗ３とすることによって、第１側面１２Ａにおいて、第１リード部２１Ａが、第１端子電極３１ａによって完全に被覆される。その結果、第１リード部２１Ａ（および内層用導体層本体部分１２１ａ）の露出および劣化（酸化）を防止できる。
【００６９】
なお、他の第１内層用導体層も、それぞれ第１リード部を有し、第１リード部を介して、各第１端子電極と接続される。第１内層用導体層２１ｂ（図２）は、第１リード部２１Ｂを介して、第２端子電極３１ｂ（図１）と接続される。第１内層用導体層２１ｃ（図２）は、第１リード部２１Ｃを介して、第２端子電極３１ｃ（図１）と接続される。第１内層用導体層２１ｄ（図２）は、第１リード部２１Ｄを介して、第２端子電極３１ｄ（図１）と接続される。
【００７０】
また、他の第２内層用導体層も、それぞれ第２リード部を有し、第２リード部を介して、各第２端子電極と接続される。第２内層用導体層２２ａ（図２）は、第２リード部２２Ａを介して、第２端子電極３２ａ（図１）と接続される。第２内層用導体層２２ｂ（図２）は、第２リード部２２Ｂを介して、第２端子電極３２ｂ（図１）と接続される。第２内層用導体層２２ｃ（図２）は、第２リード部２２Ｃを介して、第２端子電極３２ｃ（図１）と接続される。第２内層用導体層２２ｄ（図２）は、第２リード部２２Ｄを介して、第２端子電極３２ｄ（図１）と接続される。
【００７１】
なお、各第１内層用導体層２１ｂ〜２１ｄおよび各第１リード部２１Ｂ〜２１Ｄ、各第２内層用導体層２２ａ〜２２ｄおよび第２リード部２２Ａ〜２２Ｄを、積層方向Ｚから観察した平面図は、各導体層と各端子電極との接続位置以外は上述した図４と同様であるため、これらの平面図については、説明を省略する。
【００７２】
図５は、積層コンデンサ１０の外層部１９ｂ（図２，３）において、積層方向Ｚに垂直な同一平面上に位置する第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄを観察した平面図である。図５に示すように、第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄは、絶縁隙間パターン４５を介して配置されている。よって、同一平面内に配置された各外層用導体層同士は通電しない。
【００７３】
なお、第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄは、積層方向Ｚにおいて互いに重複しない限り、必ずしも同一平面上に位置しなくても良い。
【００７４】
第１外層用導体層２３ａは、該第１外層用導体層２３ａと一体的に同一平面上に形成され、誘電体素体１２の第１側面１２Ａに引き出される第３リード部２３Ａを有する。第３リード部２３Ａを介して、第１外層用導体層２３ａは、第１端子電極３１ａと接続されている。なお、他の第１外層用導体層および第２導体層も、それぞれ第３リード部を有し、各第３リード部を介して、各端子電極と接続される。各外層用導体層、各第３リード部、および各端子電極の形状、寸法、接続関係等は、全て同様であるため、以下では、第１外層用導体層２３ａ、第３リード部２３Ａ、および第１端子電極３１ａに関してのみ説明する。
【００７５】
好ましくは、第３リード部２３ＡのＸ方向の幅Ｗ４は、第３リード部２３Ａが接続される第１端子電極３１ａの幅Ｗ３より小さい。すなわち、Ｗ４＜Ｗ３であることが好ましい。Ｗ４＜Ｗ３とすることによって、第１側面１２Ａにおいて、第３リード部２３Ａが、第１端子電極３１ａによって完全に被覆される。その結果、第３リード部２３Ａ（および第１外層用導体層２３ａ）の露出および劣化（酸化）を防止できる。なお、第３リード部２３ＡのＹ方向の幅（絶縁隙間パターン４５の隙間幅Ｗ１）は、１００〜２００μｍ程度である。
【００７６】
第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄには、各導体層と、各導体層に隣接する誘電体層１２ｂとが重複する領域において、複数のピンホール導体部２０が接続されている。
【００７７】
好ましくは、ピンホール導体部２０のピンホール径が、１〜１０μｍである。また、好ましくは、ピンホール導体部２０のピンホール径が、ピンホール導体部２０を形成するためにピンホール内へ充填される導電材（金属粒子）の粒子径よりも大きい。
【００７８】
ピンホール径を、１〜１０μｍの範囲内とすることによって、ピンホール導体部２０の形成工程において、ピンホール内へ導電材を緻密に充填することができる。その結果、ピンホール導体部２０が誘電体層１２ｂを完全に貫通する。よって、誘電体層１２ｂに隣接する一対の各外層用導体層同士を電気的に接続でき、電流を充分に分流できる。その結果、積層コンデンサ１０全体のＥＳＬを低減することができる。
【００７９】
好ましくは、ピンホール導体部２０の総横断面積が、該ピンホール導体部２０が接続する第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄの総面積に対して、３０〜５０％である。なお、ピンホール導体部２０の総横断面積とは、１つの誘電体層１２ｂに形成された複数のピンホール導体部２０の面積（積層方向Ｚに垂直なＸＹ面方向の面積）の合計値を意味する。
【００８０】
ピンホール導体部２０の総横断面積（電流の流路断面積）を上記範囲内とすることによって、積層方向Ｚにおいて重複した第１外層用導体層間または第２外層用導体層間で電流を充分に分流することができ、積層コンデンサ１０全体のＥＳＬを充分に低減できる。また、外層部１９ｂの誘電体層１２ｂを形成するための外層用グリーンシートの強度を充分なものとすることができる。
【００８１】
好ましくは、複数のピンホール導体部２０を有する誘電体層１２ｂの積層方向Ｚおよび積層方向Ｚに対して垂直なＸＹ平面方向において、複数のピンホール導体部２０がランダムに配置されている。
【００８２】
積層方向ＺおよびＸＹ平面方向において無数のピンホール導体部２０をランダムに配置することによって、第１外層用導体層間または第２外層用導体層間で電流を多枝にわたり、多様な方向へ分流させることができる。これは、ピンホール導体部２０に比べて寸法が大きく、数が限られるスルーホール導体部（ホール径５０μｍ程度）等によっては得られない作用効果である。また、誘電体層１２ｂにおいて無数のピンホール導体部２０をランダムに配置することによって、誘電体層１２ｂと、該誘電体層１２ｂに隣接する第１外層用導体層または第２外層用導体層との密着強度を向上させることができる。
【００８３】
好ましくは、図５に示すように、積層方向Ｚに垂直なＸＹ面方向において、第５側面１２Ｅにおける各第１端子電極３１Ａ〜３１Ｄが、積層方向Ｚにおいて各第１端子電極３１Ａ〜３１Ｄに隣接し、各１端子電極３１Ａ〜３１Ｄに接続された各第１外層用導体層２３ａ〜２３ｄを完全に被覆する。また、同様に、積層方向Ｚに垂直なＸＹ面方向において、第６側面１２Ｆにおける各第１端子電極３１Ａ〜３１Ｄも、積層方向Ｚにおいて各第１端子電極３１Ａ〜３１Ｄに隣接し、各１端子電極３１Ａ〜３１Ｄに接続された各第１外層用導体層２３ａ〜２３ｄを完全に被覆する。
【００８４】
好ましくは、図５に示すように、積層方向Ｚに垂直なＸＹ面方向において、第５側面１２Ｅにおける各第２端子電極３２Ａ〜３２Ｄが、積層方向Ｚにおいて各第２端子電極３２Ａ〜３２Ｄに隣接し、各２端子電極３２Ａ〜３２Ｄに接続された各第２外層用導体層２５ａ〜２５ｄを完全に被覆する。また、同様に、積層方向Ｚに垂直なＸＹ面方向において、第６側面１２Ｆにおける各第２端子電極３２Ａ〜３２Ｄも、積層方向Ｚにおいて各第２端子電極３２Ａ〜３２Ｄに隣接し、各２端子電極３２Ａ〜３２Ｄに接続された各第２外層用導体層２５ａ〜２５ｄを完全に被覆する。
【００８５】
本実施形態では、外層部１９ａ，１９ｂに位置する誘電体層１２ｂにおいて、第１外層用導体層２３ａ〜２３ｄおよび／または第２外層用導体層２５ａ〜２５ｄと重複する領域にのみ、ピンホール導体部２０が形成されている。従って、積層方向Ｚに垂直なＸＹ面方向において、第５側面１２Ｅおよび第６側面１２Ｆにおける各第１端子電極３１Ａ〜３１Ｄが、積層方向Ｚにおいて各第１端子電極３１Ａ〜３１Ｄに隣接し、各第１端子電極３１Ａ〜３１Ｄに接続された第１外層用導体層２３ａ〜２３ｄを完全に被覆することによって、誘電体素体１２の第５側面１２Ｅおよび第６側面１２Ｆに、ピンホール導体部２０が露出することを防止できる。同様に、積層方向Ｚに垂直なＸＹ面方向において、第５側面１２Ｅおよび第６側面１２Ｆにおける各第２端子電極３２Ａ〜３２Ｄが、積層方向Ｚにおいて各第２端子電極３２Ａ〜３２Ｄに隣接し、各第２端子電極３２Ａ〜３２Ｄに接続された第２外層用導体層２５ａ〜２５ｄを完全に被覆することによって、誘電体素体１２の第５側面１２Ｅおよび第６側面１２Ｆに、ピンホール導体部２０が露出することを防止できる。
【００８６】
このように、ピンホール導体部２０が誘電体素体１２の側面に露出することを防止することによって、ピンホール導体部２０の劣化（酸化）を防止することができる。また、積層コンデンサ１０の製造工程において、ピンホール導体部２０からコンデンサ内部へ、水分、導電材等の不純物が浸入することを防止できる。
【００８７】
本実施形態においては、図２に示すように、外層部１９ｂにおいて、それぞれ第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄが、誘電体層１２ｂを介して積層されている。また、各外層用導体層は、異なる各端子電極に接続された第１外層用導体層と第２外層用導体層とが積層方向Ｚにおいて互いに重複しないように積層されている。さらに、第１外層用導体層２３ａ〜２３ｄと、第２外層用導体層２５ａ〜２５ｄとは直接通電していない。よって、第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄは、コンデンサにおける内部電極としての機能（蓄電機能）を有さないダミー電極として機能する。すなわち、積層コンデンサ１０においては、各端子電極から、各端子電極に接続された各ダミー電極（各外層用導体層）へ向けて、電流が分流される結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。
【００８８】
本実施形態においては、外層部１９ｂが第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄをそれぞれ複数有することによって、各端子電極から、各端子電極に接続された各外層用導体層へ電流を分流させる効果を増大させることができる。すなわち、複数の第１外層用導体層および第２外層用導体層が、各端子電極に並列接続された複数のインダクタ成分として機能し、積層コンデンサ全体のＥＳＬを軽減することができる。
【００８９】
本実施形態においては、図３に示すように、外層部１９ｂに位置する誘電体層１２ｂが、該誘電体層１２ｂと隣接する一対の第１外層用導体層同士あるいは一対の第２外層用導体層２同士を、積層方向Ｚにおいて互いに電気的に接続させる複数のピンホール導体部２０を有する。その結果、ピンホール導体部２０を介して、一対の第１外層用導体層間あるいは一対の第２外層用導体層間において、積層方向Ｚに電流が多枝にわたって分流される。さらには、外層部１９ｂにおいて、各端子電極に接続され、積層方向Ｚにおいて重複する複数の第１外層用導体層間（図２では、第１外層用導体層２３ａ〜２３ｄそれぞれ３層間）あるいは第２外層用導体層間（図２では、第２外層用導体層２５ａ〜２５ｄそれぞれ３層間）にわたって、電流を分流させることができる。その結果、積層コンデンサ１０全体のＥＳＬを更に低減することができる。
【００９０】
本実施形態においては、複数（８枚）の内部導体層をそれぞれ誘電体素体１２内に配置することで、静電容量が高まるだけでなく磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減される。
【００９１】
このように、本実施形態に係る積層コンデンサ１０によれば、積層コンデンサ１０の大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。
【００９２】
なお、図３に示す２つの外層部１９ａ，１９ｂのうち、内層部１７を挟んで回路基板１５の反対側に位置する外層部１９ａにおいては、電流が流れない。従って、外層部１９ａはＥＳＬの低減には寄与しないので、必須ではない。
【００９３】
（積層コンデンサの製造方法）
次に、本実施形態に係る積層コンデンサ１０の製造方法について説明する。なお、本実施形態に係る積層コンデンサ１０の製造方法は、以下に示す方法に限定されない。
【００９４】
内層用グリーンシートの形成
まず、支持シートの表面に、グリーンシート用スラリーを塗布して、内層用グリーンシートを形成する。内層用グリーンシートは、完成後の積層コンデンサ１０（図３）において、内層部１７における誘電体層１２ａとなる。
【００９５】
内層用グリーンシートの形成方法は、層を均一に形成できる方法であれば特に限定されず、ドクターブレード法、ノズルコート法などが例示される。なお、形成後のグリーンシートは、必要に応じて乾燥させる。
【００９６】
グリーンシート用スラリーは、主成分として、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウムなどのセラミック粉体を含む。さらには、副成分として、アルカリ土類金属、遷移金属、希土類元素、ガラス組成物などがグリーンシート用スラリーに含まれる。これらセラミック粉体および副成分と、溶剤、分散剤、可塑剤、バインダ等とを混合し、これを分散処理することによって、内層グリーンシート用スラリーを得る。
【００９７】
溶剤としては、特に限定されないが、グリコール類、アルコール、ケトン類、エステル類、芳香族類などが例示される。具体的には、テルピネオール、アルコール、ブチルカルビトール、アセトン、メチルエチルケトン（ＭＥＫ）、トルエン、キシレン、酢酸エチル、ステアリン酸ブチル、イソボニルアセテートなどが用いられる。
【００９８】
分散剤としては、特に限定されないが、マレイン酸系分散剤、ポリエチレングリコール系分散剤、アリルエーテルコポリマー分散剤が例示される。
【００９９】
可塑剤としては、特に限定されないが、フタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。
【０１００】
バインダとしては、特に限定されないが、アクリル樹脂、ポリビニルブチラール等のブチラール系樹脂、ポリビニルアセタール、ポリビニルアルコール、ポリオレフィン、ポリウレタン、ポリスチレン、または、これらの共重合体からなる有機質、またはエマルジョンなどが例示される。
【０１０１】
支持シートの材質は、剥離時の適当な柔軟性と、支持体としての剛性とを持つものであれば特に限定されないが、通常、ポリエチレンテレフタレート（ＰＥＴ）などのポリエステルフィルムなどが用いられる。
【０１０２】
外層用グリーンシートおよびピンホールの形成
次に、支持シートの表面に、グリーンシート用スラリーを塗布して、外層用グリーンシートを形成する。外層用グリーンシートは、完成後の積層コンデンサ１０において外層部１９ａ，１９ｂにおける誘電体層１２ｂとなる。
【０１０３】
外層用グリーンシートの形成に用いる原材料の種類は、上述した内層用グリーンシートの場合とほぼ同様である。したがって、以下では、外層用グリーンシートの形成法と、内層用グリーンシートの形成法との相違点のみについて説明し、両者の共通点に関する説明は省略する。
【０１０４】
外層用グリーンシートには、後工程においてピンホール導体部２０を形成するために、ピンホールを形成する。
【０１０５】
ピンホールの形成法としては、特に限定されず、以下に示す方法が挙げられる。
【０１０６】
例えば、グリーンシート用スラリーの主成分として、内層用グリーンシートの場合に比べて、粒径が大きく、形状が粗いセラミック粉体（チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウム等）を用いる。その結果、グリーンシートに含まれるセラミック粉体間に、微小な隙間、すなわちピンホールが形成される。
【０１０７】
あるいは、グリーンシート用スラリーに含まれるバインダ、溶剤等の組成、これらの含有量を調整することによって、グリーンシートに意図的に欠陥（穴）を形成してもよい。この欠陥がピンホールとして機能する。
【０１０８】
あるいは、内層用グリーンシートに比べて、外層用グリーンシートの厚さを薄くしても良い。外層用グリーンシートの厚さを薄くすることによって、グリーンシートに意図的に欠陥（穴）が形成される。この欠陥がピンホールとして機能する。
【０１０９】
好ましくは、外層用グリーンシートに形成されるピンホール径が、１〜１０μｍである。また、好ましくは、ピンホール径が、ピンホール導体部を形成するためにピンホール内へ充填される導電材（金属粒子）の粒子径よりも大きい。
【０１１０】
本実施形態では、ピンホール径を、１〜１０μｍの範囲内とすることによって、上述の不具合を防止し、積層コンデンサ１０全体のＥＳＬを低減することができる。
【０１１１】
内層用導体層の形成
次に、内層用グリーンシートの表面に、内層用電極ペーストを所定のパターン状に塗布し、焼成前の第１内層用導体層２１ａ〜２１ｄ（図２）および第２内層用導体層２２ａ〜２２ｄ（図２）をそれぞれ形成する。
【０１１２】
各内層用導体層の形成方法は、層を均一に形成できる方法であれば特に限定されず、たとえば内層用電極ペーストを用いたスクリーン印刷法あるいはグラビア印刷法などの厚膜形成方法、あるいは蒸着、スパッタリングなどの薄膜法が例示される。なお、形成後の内層用導体層は、必要に応じて乾燥させる。
【０１１３】
内層用電極ペーストは、導電材、溶剤、分散剤、可塑剤、バインダ、添加物粉末などを、ボールミルなどで混練し、スラリー化することによって得られる。
【０１１４】
導電材としては、特に限定されないが、通常、Ｃｕ、Ｃｕ合金、Ｎｉ、Ｎｉ合金、Ａｇ，Ａｇ−Ｐｄ合金、Ｉｎ−Ｇａ合金等を用いる。
【０１１５】
溶剤としては、特に限定されないが、ターピネオール、ブチルカルビトール、ケロシン、アセトン、イソボニルアセテートなどが例示される。
【０１１６】
分散剤としては、特に限定されないが、マレイン酸系分散剤、ポリエチレングリコール系分散剤、アリルエーテルコポリマー分散剤が例示される。
【０１１７】
可塑剤としては、特に限定されないが、フタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。
【０１１８】
バインダとしては、特に限定されないが、アクリル樹脂、ポリビニルブチラール樹脂、ポリビニルアセタール樹脂、エチルセルロース樹脂などが例示される。
【０１１９】
添加物粉末としては、グリーンシートに含まれるセラミック粉体と同じ組成を有する共材が挙げられる。共材は、焼成過程において導電材の焼結を抑制する。
【０１２０】
外層用導体層およびピンホール導体部の形成
次に、外層用グリーンシートの表面に、外層用電極ペーストを所定のパターン状に塗布し、第１外層用導体層２３ａ〜２３ｄ（図２，５）および第２外層用導体層２５ａ〜２５ｄ（図２，５）を形成する。以下では、外層用導体層の形成法と内層用導体層の形成法との相違点についてのみ説明し、共通点に関する説明は省略する。
【０１２１】
各外層用導体層の形成方法は、層を均一に形成できる方法であれば特に限定されないが、好ましくは、外層用電極ペーストを用いたスクリーン印刷法あるいはグラビア印刷法を用いる。
【０１２２】
ピンホールを有する外層用グリーンシートに、導電材を含む外層用電極ペーストを印刷塗布することによって、外層用グリーンシートの表面に、第１外層用導体層２３および第２外層用導体層２５が形成されると同時に、ピンホールが外層用電極ペースト（導電材）で充填され、ピンホール導体部２０も形成される。すなわち、本実施形態に係る積層コンデンサの製造方法においては、第１外層用導体層２３および第２外層用導体層２５の形成と、ピンホール導体部２０の形成とを、同時に行うことが好ましい。
【０１２３】
好ましくは、外層用電極ペーストに含まれる導電材（金属粒子）の粒径が、ピンホール径よりも小さい。導電材の粒径を、ピンホール径よりも小さくすることによって、ピンホールを隙間無く充填して、外層用グリーンシート（後の誘電体層１２ｂ）を完全に貫通するピンホール導体部２０を形成することができる。
【０１２４】
なお、形成後の各外層用導体層は、必要に応じて乾燥させる。
【０１２５】
余白パターン層の形成
なお、各グリーンシートの表面に各導体層を形成した後（またはその前）に、各グリーンシートの表面において各導体層が形成されていない余白部分に余白パターン層用ペーストを塗布して、各導体層と同じ厚さを有する余白パターン層を形成する。その結果、各導体層と、各グリーンシートとの間の段差を解消することができる。
【０１２６】
余白パターン層は、各導体層あるいは各グリーンシートと同様の方法によって形成することができる。なお、形成後の余白パターン層は、必要に応じて乾燥させる。
【０１２７】
余白パターン層用ペーストとしては、通常、グリーンシート用ペーストと同様のペーストを用いる。
【０１２８】
積層体の形成
次に、第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄが形成された外層用グリーンシートから、支持シートを剥離し、順次積層する。その結果、下側の外層積層部が得られる。下側の外層積層部は、完成後の積層コンデンサ１０において、外層部１９ｂ（図２、３）となる。
【０１２９】
次に、下側の外層積層部の上に、第１内層用導体層２１ａ〜２１ｄ、第２内層用導体層２２ａ〜２２ｄがそれぞれ形成された各内層用グリーンシートを順次積層する。その結果、内層積層部が得られる。内層積層部は、完成後の積層コンデンサ１０において、内層部１７（図２、３）となる。
【０１３０】
次に、内層積層部の上に、第１外層用導体層２３ａ〜２３ｄおよび第２外層用導体層２５ａ〜２５ｄが形成された外層用グリーンシートを順次積層する。その結果、上側の外層積層部が得られる。上側の外層積層部は、完成後の積層コンデンサ１０において、外層部１９ａ（図２，３）となる。
【０１３１】
本実施形態においては、上述のように、好ましくは、外層積層部を形成した後に連続して内層積層部を形成する。さらに好ましくは、内層積層部を形成した後に連続して、もうひとつの外層積層部を形成する。すなわち、積層体を形成するためのグリーンシートの積層工程は、外層積層部と内層積層部とで、ブロックごとに区別して積層しても良いが、これらを区別しないで、連続して行うことが好ましい。
【０１３２】
次に、形成された積層体に対して、さらに加熱、加圧処理（積層方向Ｚに対する加圧処理）を行う。
【０１３３】
グリーンチップの形成
次に、積層体を所定の寸法に切断して、グリーンチップを形成する。次に、得られたグリーンチップを固化乾燥させ後、水バレル等によって、グリーンチップを研磨し、グリーンチップの角部に丸み（Ｒ）をつける。研磨後のグリーンチップは、洗浄し、乾燥させる。
【０１３４】
誘電体素体の形成
次にグリーンチップに対して、脱バインダ処理、焼成処理、およびアニール処理を行うことによって、誘電体素体１２（図１、２）を形成する。
【０１３５】
次に、得られた誘電体素体１２に対して、研磨処理を行う。この研磨処理によって、誘電体素体１２の第１側面１２Ａにおいて、焼成及び熱処理によって酸化した第１内層用導体層２１ａ，２１ｂ、第２内層用導体層２２ａ，２２ｂ、第１外層用導体層２３ａ，２３ｂ、および第２外層用導体層２５ａ，２５ｂの端部を除去し、酸化していない金属部分を各側面に露出させる。同様に、研磨処理によって、誘電体素体１２の第２側面１２Ｂにおいて、焼成及び熱処理によって酸化した第１内層用導体層２１ｃ，２１ｄ、第２内層用導体層２２ｃ，２２ｄ、第１外層用導体層２３ｃ，２３ｄ、および第２外層用導体層２５ｃ，２５ｄの端部を除去し、酸化していない金属部分を各側面に露出させる。
【０１３６】
研磨処理後の誘電体素体１２は、洗浄し、乾燥させる。
【０１３７】
端子電極の形成
次に、図１に示すように、誘電体素体１２の第１側面１２Ａに、第１端子電極３１ａ，３１ｂ、第２端子電極３２ａ，３２ｂをそれぞれ形成する。また、誘電体素体１２の第２側面１２Ｂに、第１端子電極３１ｃ，３１ｄ、第２端子電極３２ｃ，３２ｄをそれぞれ形成する。
【０１３８】
各外端子電極は、通常、下地層、中間めっき層、および外側めっき層の３層から構成される。
【０１３９】
まず、誘電体素体１２に対して下地層を形成する。下地層は、誘電体素体１２の各側面に、電極ペースト膜（Ａｇ，Ｃｕ等）を塗布し、これに焼き付け処理を行うことで形成される。
【０１４０】
次に、誘電体素体１２に形成された下地層の表面に中間めっき層を形成する。中間めっき層は、ＮｉまたはＮｉ合金膜等で構成され、無電解めっき法に等より形成される。
【０１４１】
次に、中間めっき層の表面に、外側めっき層を形成することによって、図１に示す積層コンデンサ１０が完成する。なお、外側めっき層は、電解めっき法等により形成され、ＳｎあるいはＳｎ合金のめっき層で構成される。
【０１４２】
本実施形態に係る積層コンデンサの製造方法は、上述したように、ピンホールを有する外層用グリーンシートに外層用電極ペーストを印刷塗布することによって、各第１外層用導体層および各第２外層用導体層が形成されると同時に、ピンホールが導電材ペーストで充填され、ピンホール導体部２０も形成される。すなわち、本実施形態においては、各第１外層用導体層および各第２外層用導体層の形成と、ピンホール導体部２０の形成とを、同時に行うことができる。
【０１４３】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
【０１４４】
たとえば、本発明に係る積層コンデンサでは、内層用導体層の積層数は、特に限定されず、数十あるいは数百としても良い。
【０１４５】
上述した本実施形態においては、図３に示すように、誘電体素体１２が、２つの外層部１９ａ，１９ｂを有する。この２つの外層部のうち、内層部１７を挟んで回路基板１５の反対側に位置する外層部１９ａにおいては、電流が流れない。従って、外層部１９ａはＥＳＬの低減に寄与しないので、必須ではない。しかし、誘電体素体１２が外層部１９ａを有することによって、外層部１９ａと外層部１９ｂとが、内層部１７を挟んで対称的に位置する。すなわち、誘電体素体１２がバランスの取れた形状を有することができる。その結果、誘電体素体１２の焼成時に、誘電体素体１２が変形することを防止できる。また、誘電体素体１２が外層部１９ａを有することによって、図３の積層コンデンサ１０を回路基板１５に対して、上下反転させた場合でも、積層コンデンサ１０を機能させることが可能となる。
【０１４６】
また、第１端子電極３１ａ〜３１ｄの各々に、第１内層用導体層２１ａ〜２１ｄのうち２種類以上の第１内層用導体層が接続されてもよい。換言すれば、第１内層用導体層２１ａ〜２１ｄの各々が、第１端子電極３１ａ〜３１ｄのうち２種類以上の第１端子電極に接続されてもよい。同様に、また、第２端子電極３２ａ〜３２ｄの各々に、第２内層用導体層２２ａ〜２２ｄのうち２種類以上の第２内層用導体層が接続されてもよい。換言すれば、第２内層用導体層２２ａ〜２２ｄの各々が、第２端子電極３２ａ〜３２ｄのうち２種類以上の第２端子電極に接続されてもよい。この場合も上述の実施形態と同様の作用効果を奏することができる。
【０１４７】
上述の実施形態では、コンデンサ１０が、第１内層用導体層および第２内層用導層をそれぞれ複数かつ同数有したが、第１内層用導体層および第２内層用導層の数が異なっても良い。あるいは、いづれかの導体層が単数であって、他方の導体層が複数であってもよい。この場合も上述の実施形態と同様の作用効果を奏することができる。
【０１４８】
上述の実施形態では、第１端子電極３１ａ〜３１ｄおよび第２端子電極３２ａ〜３２ｄが、誘電体素体１２において積層方向Ｚに平行な第１側面１２Ａおよび第２側面１２Ｂの２つの側面のいずれかに形成されていたが、積層方向Ｚに平行であり、第１側面１２Ａおよび第２側面１２Ｂに隣接する第３側面１２Ｃあるいは第４側面１２Ｄにおいても、第１端子電極あるいは第２端子電極が形成されていてもよい。この場合も上述の実施形態と同様の作用効果を奏することができる。
【実施例】
【０１４９】
次に、本発明をさらに具体的な実施例に基づき説明するが、本発明は、この実施例に限定されない。この実施例では、インピーダンスアナライザを使用して、Ｓパラメータからインピーダンスへ換算し、以下の各コンデンサ試料のＥＳＬをそれぞれ求めた。
【０１５０】
まず、各コンデンサ試料の内容を説明する。図１に示す実施形態に係る多端子型積層コンデンサをサンプルEx1とした。また、ピンホール導体部２０を有さないこと以外は、サンプルEx1と同様にして製造されたコンデンサをサンプルCex1とし、各サンプルのＥＳＬをそれぞれ求めた。
【０１５１】
そして、この結果として、各サンプルのインピーダンス特性を測定した。その結果を図６に示す。図６のグラフに示すように、高周波側では、サンプルEx1の方がサンプルCex1よりもインピーダンスの値は小さくなることが確認された。また、ＥＳＬを求めたところ、サンプルEx1ではＥＳＬが２７ｐＨであり、サンプルCex1では、ＥＳＬが３５ｐＨであった。つまり、本発明の実施形態によるサンプルEx1において、ＥＳＬが大幅に低減されることが確認された。
【０１５２】
なお、このＥＳＬは、２πｆｏ＝１／√（ＥＳＬ・Ｃ）の式より求められるものであり、ｆｏは自己共振周波数で、Ｃは静電容量である。
【０１５３】
ここで用いた各試料の寸法としては、図１、４、５に示す寸法において、Ｌ０＝１．６ｍｍ、Ｗ０＝０．８mm、Ｗ１＝０．１５mm、Ｗ２＝０．１２mm、Ｗ３＝０．２５mm、Ｗ４＝０．１２mmであった。内層用導体層の積層数は、図２に示す第１内層用導体層２１ａ，２１ｂ，２１ｃ，２１ｄおよび第２内層用導体層２２ａ，２２ｂ，２２ｃ，２２ｄの計８層を１積層単位としたとき、合計で７０積層単位であり、静電容量は、０．４μＦであった。
【図面の簡単な説明】
【０１５４】
【図１】図１は、本発明の一実施形態に係る積層コンデンサの斜視図である。
【図２】図２は、図１に示す誘電体素体の分解斜視図である。
【図３】図１に示す積層コンデンサを、ＩＩＩ方向に見た概略断面図である。
【図４】図４は、本発明の一実施形態に係る積層コンデンサにおける第１内層用導体層の平面図である。
【図５】図５は、本発明の一実施形態に係る積層コンデンサにおける第１外層用導体層および第２外層用導体層の平面図である。
【図６】図６は、本発明の実施例および比較例に係るインピーダンス特性を表すグラフである。
【符号の説明】
【０１５５】
１０…  積層コンデンサ
１２…  誘電体素体
１２ａ，１２ｂ…  誘電体層
１２Ａ…  第１側面
１２Ｂ…  第２側面
１２Ｃ…  第３側面
１２Ｄ…  第４側面
１２Ｅ…  第５側面
１２Ｆ…  第６側面
１７…  内層部
１９ａ，１９ｂ…  外層部
２０…  ピンホール導体部
２１ａ，２１ｂ，２１ｃ，２１ｄ…  第１内層用導体層
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ…  第１リード部
２２ａ，２２ｂ，２２ｃ，２２ｄ…  第２内層用導体層
２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ…  第２リード部
２３ａ，２３ｂ，２３ｃ，２３ｄ…  第１外層用導体層
２５ａ，２５ｂ，２５ｃ，２５ｄ…  第２外層用導体層
３１ａ，３１Ａ，３１ｂ，３１Ｂ，３１ｃ，３１Ｃ，３１ｄ，３１Ｄ…  第１端子電極
３２ａ，３２Ａ，３２ｂ，３２Ｂ，３２ｃ，３２Ｃ，３２ｄ，３２Ｄ…  第２端子電極
４３，４５…  絶縁隙間パターン
【図１】
2008112896.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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