(57)【要約】      （修正有）【課題】メモリクロック信号を送信するための、方法および回路を提供する。【解決手段】メモリ装置において、第１のクロック信号および第２のクロック信号を受信する工程を含む。上記第１のクロック信号の周波数は、上記第２のクロック信号の周波数より小さくてもよい。上記方法は、さらに、上記第２のクロック信号を用いる２以上の各データアクセス動作を実行する工程を含む。上記２以上の各データアクセス動作の１つは、読み出し動作を含んでもよい。また、上記２以上の各データアクセス動作の１つは、書き込み動作を含んでもよい。また、上記方法は、上記第１のクロック信号を用いるコマンド処理動作を実行する工程を含んでもよい。【選択図】図１
2008112434.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号および上記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号をメモリデバイスにおいて受信する工程と、
２以上の各データアクセス動作の少なくとも１つが読み出し動作を含み、かつ、上記２以上の各データアクセス動作の少なくとも１つは、書き込み動作を含む、上記２以上の各データアクセス各動作を上記第２のクロック信号を用いて実行する工程と、
コマンド処理動作を上記第１のクロック信号を用いて実行する工程と、を含む各クロック信号を送信するための方法。
【請求項２】
さらに、上記第２のクロック信号から生成される読み出し用クロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の読み出しデータが供給される、上記第２のクロック信号による読み出し動作を実行する工程と、
上記第２のクロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の書き込みデータが受信される、上記第２のクロック信号による書き込み動作を実行する工程と、を含む請求項１に記載の方法。
【請求項３】
さらに、上記第１のクロック信号の周波数に一致する周波数を有する上記読み出し用クロック信号を、上記第２のクロック信号から生成する工程を含む請求項２に記載の方法。
【請求項４】
上記読み出し用クロック信号は、位相同期ループ回路を用いないで生成され、かつ、上記読み出し用クロック信号は、遅延同期ループ回路を用いないで生成される、請求項３に記載の方法。
【請求項５】
上記第２のクロック信号の周波数は、上記第１のクロック信号における周波数の２倍である、請求項１に記載の方法。
【請求項６】
上記第１のクロック信号および上記第２のクロック信号を受信する上記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスである、請求項１に記載の方法。
【請求項７】
上記第１のクロック信号および上記第２のクロック信号は、低消費電力な、ダブルデータレートのインターフェースを通して受信される、請求項１に記載の方法。
【請求項８】
さらに、上記コマンド処理動作のためのコマンドデータおよびアドレスデータを、上記第１のクロック信号を用いて受信する工程を含む、請求項１に記載の方法。
【請求項９】
メモリデバイスに対し各クロック信号を供給するための方法であって、
第１のクロック信号および上記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号を上記メモリデバイスに対し供給する工程と、
上記第１のクロック信号を用いて、コマンドデータを上記メモリデバイスに対し供給する工程と、
上記第２のクロック信号を用いて、上記メモリデバイスから読み出し動作を実行する工程と、
上記第２のクロック信号を用いて、上記メモリデバイスに対し書き込み動作を実行する工程と、を含むメモリデバイスに対し各クロック信号を供給するための方法。
【請求項１０】
上記第２のクロック信号による読み出し動作を実行する間、上記第２のクロック信号から生成される読み出し用クロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の読み出しデータが読み出され、
上記第２のクロック信号による書き込み動作を実行する間、上記第２のクロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の書き込みデータが書き込まれる、請求項９に記載の方法。
【請求項１１】
上記読み出し用クロック信号の周波数は、上記第２のクロック信号の周波数と一致している、請求項１０に記載の方法。
【請求項１２】
上記読み出し用クロック信号は、位相同期ループ回路によっては上記第２のクロック信号から生成されず、かつ、上記読み出し用クロック信号は、遅延同期ループ回路によっては上記第２のクロック信号から生成されない、請求項１１に記載の方法。
【請求項１３】
上記第２のクロック信号の周波数は、上記第１のクロック信号における周波数の２倍である、請求項９に記載の方法。
【請求項１４】
上記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスである、請求項９に記載の方法。
【請求項１５】
上記第１のクロック信号および上記第２のクロック信号は、低消費電力な、ダブルデータレートのインターフェースを通して供給される、請求項９に記載の方法。
【請求項１６】
メモリアレイと、
制御デバイスに対するインターフェースと、
回路とを含み、
上記回路は、
第１のクロック信号および上記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号を上記インターフェースを介して受信し、
上記第２のクロック信号を用いて、上記メモリアレイからデータを読み出す読み出し動作、および、上記メモリアレイに対しデータを書き込む書き込み動作を少なくとも有する２以上の各データアクセス各動作を実行し、
上記第１のクロック信号を用いて、コマンド処理動作を実行するように構成されている、メモリデバイス。
【請求項１７】
上記回路は、さらに、
上記第２のクロック信号から生成される読み出し用クロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の読み出しデータが供給される、上記第２のクロック信号による読み出し動作を実行し、
上記第２のクロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の書き込みデータが受信される、上記第２のクロック信号による書き込み動作を実行するように構成されている、請求項１６に記載のメモリデバイス。
【請求項１８】
上記回路は、さらに、
上記第１のクロック信号の周波数に一致する周波数を有する上記読み出し用クロック信号を、上記第２のクロック信号から生成するように構成されている、請求項１７に記載のメモリデバイス。
【請求項１９】
上記読み出し用クロック信号は、位相同期ループ回路を用いないで生成され、かつ、上記読み出し用クロック信号は、遅延同期ループ回路を用いないで生成される、請求項１８に記載のメモリデバイス。
【請求項２０】
メモリデバイスに対するインターフェースと
回路とを含み、
上記回路は、
第１のクロック信号および上記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号を上記インターフェースを介して上記メモリデバイスに対し供給し、
上記第１のクロック信号を用いて、コマンドデータを上記メモリデバイスに対し供給し、
上記第２のクロック信号を用いて、上記メモリデバイスから読み出し動作を実行し、
上記第２のクロック信号を用いて、上記メモリデバイスに対し書き込み動作を実行するように構成されている、デバイス。
【請求項２１】
上記第２のクロック信号による読み出し動作を実行する間、上記第２のクロック信号から生成される読み出し用クロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の読み出しデータが読み出され、
上記第２のクロック信号による書き込み動作を実行する間、上記第２のクロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の書き込みデータが書き込まれる、請求項２０に記載のデバイス。
【請求項２２】
上記読み出し用クロック信号の周波数は、上記第２のクロック信号の周波数と一致している、請求項２１に記載のデバイス。
【請求項２３】
上記読み出し用クロック信号は、位相同期ループ回路によっては上記第２のクロック信号から生成されず、かつ、上記読み出し用クロック信号は、遅延同期ループ回路によっては上記第２のクロック信号から生成されない、請求項２２に記載のデバイス。
【請求項２４】
データを記憶するための手段と、
制御デバイスをインターフェースするための手段と、
回路とを含み、
上記回路は、
第１のクロック信号および上記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号を上記インターフェースするための手段を介して受信し、
上記第２のクロック信号を用いて、上記記憶するための手段からデータを読み出す読み出し動作、および、上記記憶するための手段からデータを書き込む書き込み動作を少なくとも有する２以上の各データアクセス各動作を実行する工程と、
上記第１のクロック信号を用いて、コマンド処理動作を実行するように構成されている、メモリデバイス。
【請求項２５】
上記回路は、さらに、
上記第２のクロック信号から生成される読み出し用クロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の読み出しデータが供給される、上記第２のクロック信号による読み出し動作を実行し、
上記第２のクロック信号における、立ち上がりエッジおよび立ち下がりエッジにて、別々の書き込みデータが受信される、上記第２のクロック信号による書き込み動作を実行するように構成されている、請求項２４に記載のメモリデバイス。
【請求項２６】
上記回路は、さらに、
上記第１のクロック信号の周波数に一致する周波数を有する上記読み出し用クロック信号を、上記第２のクロック信号から生成するように構成されている、請求項２５に記載のメモリデバイス。
【請求項２７】
上記読み出し用クロック信号は、位相同期ループ回路を用いないで生成され、かつ、上記読み出し用クロック信号は、遅延同期ループ回路を用いないで生成される、請求項２６に記載のメモリデバイス。
【請求項２８】
メモリデバイスと、
制御デバイスとを含み、
上記制御デバイスは、
第１のクロック信号および上記第１のクロック信号の周波数より高い周波数を有する第２のクロック信号を上記メモリデバイスに対し供給し、
上記第１のクロック信号を用いて、コマンドデータを上記メモリデバイスに対し供給し、
上記第２のクロック信号を用いて、上記メモリデバイスから読み出し動作を実行し、
上記第２のクロック信号を用いて、上記メモリデバイスに対し書き込み動作を実行するように構成されており、
上記メモリデバイスは、上記読み出し動作において、上記読み出し動作のための読み出しデータの送信の間、上記第１のクロック信号を用いて、上記読み出し動作のための読みだ出しコマンドを処理し、かつ、上記第２のクロック信号から生成された読み出し用クロック信号を上記制御デバイスに供給するように構成されており、
上記メモリデバイスは、上記書き込み動作において、上記第１のクロック信号を用いて、上記書き込み動作のための書き込みコマンドを処理するように構成されている、システム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔本発明の背景〕
〔本発明の分野〕
本発明は、一般的には、電子デバイスにおいて用いられるクロック信号に関する。特に、本発明の形態は、メモリデバイスにおいて用いられるクロック信号に関する。
【０００２】
〔従来技術の説明〕
現代のコンピュータシステム類は、通常は、プロセッサまたはメモリコントローラなどの制御デバイスによってアクセスおよび／または制御可能なメモリデバイスを備えている。メモリデバイスは、制御デバイスの内部クロック速度よりも高い速度において動作を実行する場合がある。
【０００３】
制御デバイスのクロック速度よりも高い速度でメモリデバイスが動作する場合、制御デバイスは、内部クロックを用いてより速いクロック信号を生成する。このより速いクロック信号とは、周波数が、制御デバイスによって用いられる内部クロックの周波数の２倍である、ダブル周波数クロック信号などである。生成されたダブル周波数クロック信号は、制御デバイスによってメモリデバイスへ供給され、そしてメモリデバイスによって、必要な動作を行うために用いられる。
【０００４】
ダブル周波数クロック信号を用いてメモリデバイスによって行われる動作は、メモリアクセス動作を含んでいる。メモリデバイスは、例えばダブルデータレート（ＤＤＲ）タイプのメモリデバイスである場合、制御デバイスによって供給されるダブル周波数クロック信号の立ち上がりエッジと立下りエッジとの両方において、読み出し動作および書き込み動作を行う。また、メモリアクセスは、各メモリアドレスのアクティティベーションあるいはリフレッシュを含んでいる場合もある。
【０００５】
また、メモリデバイスは、ダブル周波数クロック信号を用いて、制御デバイスからコマンドデータおよびアドレスデータを読み出し、メモリデバイス内の制御回路へタイミングも提供してもよい。
【０００６】
メモリデバイスは、メモリアクセス動作の実行と同じ頻度でコマンドデータおよびアドレスデータを受信しないことがある。例えば、メモリアドレス動作は、ダブル周波数クロック信号の各立ち上がりエッジと各立下りエッジとの両方において実行されてもよい。
【０００７】
一方、メモリデバイスは、ダブル周波数クロック信号の各立ち上がりエッジの一つおきにおいて（例えば、制御デバイスの内部クロック信号の周波数において）のみ、制御デバイスからコマンドおよびアドレスデータのみを読み出してもよい。
【０００８】
したがって、メモリデバイスは、ダブル周波数クロック信号を用いてコマンドデータおよびアドレスデータを処理するが、ダブル周波数クロック信号の全てのエッジにおいてコマンドおよびアドレスデータを受信する訳ではない。
【０００９】
通常、より高い速度で動作する回路（例えば、ダブル周波数クロック信号を用いるメモリデバイス）は、より多くの電力を消費する。したがって、ダブル周波数クロック信号を用いてコマンドデータおよびアドレスデータが処理される上記のようなメモリデバイスにおいては、メモリデバイスはより多くの電力を消費する。
【００１０】
しかし、メモリデバイス内のコマンドデータおよびアドレスデータが、読み出しおよび書き込み動作と同じ頻度では受信されない場合、ダブル周波数クロック信号を用いてコマンドデータおよびアドレスデータを処理して、メモリデバイス内の制御回路にタイミングを提供する必要がないときがある。
【００１１】
すなわち、ダブル周波数クロック信号を用いてコマンドデータおよびアドレスデータを処理することは、メモリデバイス内の電力が不必要に消費される場合がある。例えば、メモリデバイスが、（例えば組み込みシステムの一部として）電池式デバイスにおいて用いられる場合、上記のような消費電力の増加は望ましくない。
【００１２】
さらに、ダブル周波数クロック信号を用いてコマンドデータおよびアドレスデータを処理することによって、メモリデバイス／制御デバイス間におけるコマンドデータおよびアドレスデータの送信に対して、不必要なタイミング要件が課せられる場合がある。
【００１３】
例えば、ダブル周波数クロック信号を用いてコマンドデータおよびアドレスデータを処理することによって、制御デバイス内の回路、コマンドデータ、および処理データを送受信するメモリデバイスに、不便な設計制約が課せられる可能性がある（例えば、送信速度を高めるための回路設計に要するコストが高くなるときがある）。
【００１４】
したがって、メモリデバイスに対するクロック信号を供給するための改良された方法および装置が必要とされている。
【００１５】
〔本発明の概要〕
本発明の各実施形態は、通常、クロック信号を送受信する方法および装置を提供する。本実施の一形態では、上記方法は、第１のクロック信号および第２のクロック信号をメモリデバイスにおいて受信する工程を含む。上記第１のクロック信号の周波数は、上記第２のクロック信号の周波数より低くすることができる。上記方法は、上記第２のクロック信号を用いる、２つ以上の各データアクセス動作を実行する工程をさらに含む。
【００１６】
上記２つ以上の各データアクセス動作の内における１つは読み出し動作を含むことができる。上記２つ以上の各データアクセス動作の内における１つは書き込み動作を含むことができる。上記方法は、上記第１のクロック信号を用いるコマンド処理動作を実行する工程をさらに含む。
【００１７】
〔図面の簡単な説明〕
上述した本発明の特徴が詳しく理解されるように、添付図面に示されている実施形態を参照しながら、前項において概説した本発明をより具体的に説明する。しかし、添付図面は、本発明の典型的な実施形態を示すものであって、それゆえ、本発明の範囲を限定するものと考えられることはなく、本発明は同様に効果的な別の実施形態も許容することについて留意されたい。
【００１８】
図１は、本発明の一実施形態に基づく、メモリおよび制御デバイスを備えたシステムを示すブロック図である。
【００１９】
図２は、本発明の一実施形態に基づく、メモリデバイスにおいて各クロック信号を受信するための処理を示すフロー図である。
【００２０】
図３は、本発明の一実施形態に基づく、メモリデバイスに対し各クロック信号を供給するための処理を示すフロー図である。
【００２１】
図４は、本発明の一実施形態に基づく、読み出し動作を示すタイミング図である。
【００２２】
図５は、本発明の一実施形態に基づく、書き込み動作を示すタイミング図である。
【００２３】
〔好ましい実施形態の詳細な説明〕
以下では、本発明の実施形態を参照する。しかし、本発明は、説明されている特定の実施形態に限定されるものではないことについて理解されたい。その代わり、本発明を実行および実施するために、以下に説明する各特徴および各素子を、別の実施形態に関連しているか否かに関わらず任意に組み合わせることが想定される。
【００２４】
さらに、本発明は、様々な各実施形態において、従来技術に対して多くの利点を有している。本発明の各実施形態は、その他の可能な解決策および／または従来技術に対して利点を有しているが、特定の実施形態によって特定の利点が得られるか否かは、本発明を限定するものではない。したがって、以下に説明する各態様、各特徴、各実施形態、および各利点は、単に例証であって、特に明記されていない限り、特許請求の範囲に記載の発明を限定するものではない。
【００２５】
本発明の実施形態は、一般的には、クロック信号を送受信するための、方法および装置を提供する。一実施形態では、上記方法は、メモリデバイスにおいて第１のクロック信号および第２のクロック信号を受信する工程を含んでいる。上記第１のクロック信号の周波数は、上記第２のクロック信号の周波数よりも低くすることができる。上記方法は、上記第２のクロック信号を用いて２つ以上の各データアクセス動作を行う工程をさらに含んでいる。
【００２６】
上記２つ以上の各データアクセス動作の１つは読み出し動作を含み、上記２つ以上のデータアクセス動作の１つは書き込み動作を含むことができる。上記方法は、上記第１のクロック信号を用いてコマンド処理動作を行う工程をさらに含んでいてよい。一実施形態では、上記方法は、上記第１のクロック信号を用いてコマンド処理動作を行うために、コマンドデータおよびアドレスデータを受信する工程をさらに含んでいる。
【００２７】
上述のように、より高い速度で動作する回路というものは、通常、各動作を実行するときにより高い電力を消費する。
【００２８】
上記メモリデバイスは、より高い周波数を有する第２のクロック信号を用いてデータアクセス動作を実行する一方、第２のクロック信号の代わりに第１のクロック信号（第２のクロック信号の周波数よりも低い周波数を有する）を用いてコマンド処理動作を実行することによって、より少ない消費電力で動作を実行することができる。
【００２９】
さらに、コマンドデータおよびアドレスデータを受信してコマンド処理動作を実行するために、より遅い周波数を有する第１のクロック信号を用いることによって、コマンドデータおよびアドレスデータを送信するためのタイミング要件を軽減することができる（例えば、第２のクロック信号のより速い周波数を用いた場合よりも、コマンドデータおよびアドレスデータをよりゆっくりと送信することが容易になる）。
【００３０】
これによって、コマンドデータおよびアドレスデータの送信または受信に用いられる回路のコストを低減することができる。
【００３１】
図１は、本発明の一実施形態に基づくメモリデバイス１１０および制御デバイス１０２を備えたシステム１００のブロック図である。以下の説明は、システム１００内において用いることのできる典型的な制御デバイス１０２およびメモリデバイス１１０に関するものである。以下の説明はまた、制御デバイス１０２／メモリデバイス１１０間のインターフェース１５０、制御デバイス１０２およびメモリデバイス１１０の各構成要素、および制御デバイス１０２／メモリデバイス１１０間におけるデータアクセス（例えば、読み出しおよび書き込み）の各実行工程を概説するものである。
【００３２】
本発明の一実施形態では、制御デバイス１０２は、プロセッサ、メモリコントローラ、あるいはその他のデバイスを備えていてよい。メモリデバイス１１０は、また、任意のタイプのメモリデバイスであってよい。例えば、本一実施形態では、上記メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスなどの揮発性メモリデバイスであってよい。
【００３３】
メモリデバイス１１０がＤＲＡＭデバイスである場合、当該ＤＲＡＭは、電子素子技術連合評議会（ＪＥＤＥＣ）のＬＰ−ＤＤＲシンクロナスダイナミックランダムアクセスメモリ(ＳＤＲＡＭ)仕様によって特定される、低電力型（ＬＰ−ＤＤＲ）メモリデバイスを含む、ダブルデータレート（例えば、ＤＤＲ、ＤＤＲ１、ＤＤＲ２、あるいはグラフィック型ＤＤＲ）型メモリデバイスとすることができる。
【００３４】
図示されているように、制御デバイス１０２は、メモリインターフェース１５０を介してメモリデバイス１１０と通信することができる。上述のように、本発明の一実施形態では、メモリインターフェース１５０は、ＪＥＤＥＣのＬＰ−ＤＤＲ  ＳＤＲＡＭ仕様に準拠したインターフェースを含んでいてよい。上記メモリインターフェースは、制御デバイス１０２によってメモリデバイス１１０へ供給される信号１５２と、メモリデバイス１１０によって制御デバイス１０２へ供給される信号１５４とを含んでいてよい。
【００３５】
制御デバイス１０２によって供給される信号１５２は、第１のクロック信号（ＣＬＫ１×）、第２のクロック信号（ＷＤＱＳ＿ＲＣＬＫ２×）、コマンドおよびアドレス信号（ＣＯＭＭＡＮＤ／ＡＤＤＲＥＳＳ）、および書き込みデータ信号（ＤＱ）を含んでいてよい。メモリデバイス１１０によって供給される信号１５４は、読み出しクロック信号（ＲＤＱＳ２×）およびデータ信号（ＤＱ）を含んでいてよい。
【００３６】
読み出し信号１５４と書き込み信号１５２とが別々に示されているが、本発明の実施形態は、単一のデータバスライン（ＤＱ）を用いることができる。単一のデータバスラインＤＱが用いられる場合、読み出し動作および書き込み動作は、データバスＤＱを介して同時に行われないこともある。インターフェース１５０を介して送信される信号の使用について、メモリデバイス１１０内の読み出しおよび書き込み動作のタイミングに照らしながら、以下にさらに詳しく説明する。
【００３７】
メモリデバイス１１０内のデータは、メモリアレイ１２０内に記憶させることができる。メモリアレイ１２０からの読み出し中、あるいはメモリアレイ１２０への書き込み中において、データパス１２２を用いて、メモリデバイス１１０内のデータを導くことができる。例えば、制御デバイス１０２からメモリデバイス１１０へのデータ書き込み中において、メモリデバイス１１０は、書き込みコマンドおよび書き込みアドレスを受信することができる。
【００３８】
メモリデバイス１１０は、上記書き込みコマンドをステート発生部１１８内において処理することができる。本一実施形態では、書き込みコマンドのための書き込みデータは、データ入力バッファ１１６を介してシリアル受信され、シリアル‐パラレル変換器１２８内においてシリアルからパラレルへと変換され、そしてデータパス１２２を介してメモリアレイ１２０内の書き込みアドレスに書き込まれるようにすることができる。
【００３９】
同様に、メモリデバイス１１０から制御デバイス１０２へのデータ読み出し中において、メモリデバイス１１０は、読み出しコマンドおよび読み出しアドレスを受信することができる。メモリデバイス１１０は、読み出しコマンドをステート発生部１１８内において処理することができる。読み出し中のデータは、メモリアレイ１２０の読み出しアドレスから取り出すことができる。
【００４０】
本一実施形態では、読み出しデータはパラレルに取り出され、そしてデータパス１２２を介してパラレル‐シリアル変換器１２４に導かれるようにすることができる。次に、上記シリアル読み出しデータが、パラレル‐シリアル変換器からチップ外用ドライバ（ＯＣＤ）１２６へ送信されるようにすることができる。上記チップ外用ドライバ１２６は、読み出しデータを制御デバイス１０２へ送信するために用いられる。
【００４１】
次に、インターフェース１５０を介して送信されるクロック信号を用いた、制御デバイス１０２／メモリデバイス１１０間におけるデータ送信について、図２〜図５を参照しながら説明する。
【００４２】
データアクセス用の各クロック信号の供給および受信
本発明の一実施形態では、インターフェース１５０を介した各コマンド、各アドレス、およびデータの送信を同期させるために、制御デバイス１０２は、メモリデバイス１１０へ複数種の各クロック信号（例えば、第１のクロック信号および第２のクロック信号）を供給することができる。
【００４３】
上述のように、第１の周波数を有する第１のクロック信号と、（第１の周波数より高い）第２の周波数を有する第２のクロック信号とをメモリデバイス１１０へ供給することによって、メモリデバイス１１０は、第１のクロック信号を用いてコマンドおよびアドレスを受信および処理することにより電力消費を節減できる一方、読み出し動作と書き込み動作との両方の処理動作中において第２のクロック信号を用いたデータ送信を行うことによって高いデータ送信速度を維持することができる。
【００４４】
第２のクロック信号が、制御デバイス１０２／メモリデバイス１１０間における情報のシングルデータレート（ＳＤＲ）送信に用いられる場合、特定のコマンドに対するデータは、第２のクロック信号の立ち上がりエッジにおいて、制御デバイス１０２とメモリデバイス１１０との間に送信されるようにすることができる。
【００４５】
第２のクロック信号が、情報のダブルデータレート（ＤＤＲ）送信に用いられる場合は、特定のコマンドに対するデータは、第２のクロック信号の立ち上がりエッジと立ち下りエッジとの両方において送信されるようにすることができる。
【００４６】
図２は、本発明の一実施形態にしたがってメモリデバイス１１０においてクロック信号を受信するプロセス２００を示すフロー図である。プロセス２００は、第１の周波数を有する第１のクロック信号が受信される工程２０２から開始する。
【００４７】
図１に示されているように、第１のクロック信号（ＣＬＫ１×）は、第１のクロックバッファ１１２（ＣＬＫバッファ）によって受信される。工程２０４では、第２の周波数を有する第２のクロック信号が受信される。第２の周波数は、第１の周波数よりも大きくすることができる。図１に示されているように、第２のクロック信号（ＷＤＱＳ＿ＲＣＬＫ２×）は、第２のクロックバッファ１１４（ＷＤＱＳバッファ）によって受信される。
【００４８】
工程２０６では、第１のクロック信号を用いて、コマンドおよびアドレスのデータが第１の周波数で受信される。工程２０８では、第１のクロック信号を用いて、コマンドおよびアドレスのデータが第１の周波数で処理される。図１に示されているように、上記コマンドおよびアドレスは、ＣＯＭＭＡＮＤ／ＡＤＤＲＥＳＳバスを介して受信され、そしてステート発生部１１８およびメモリアレイ１２０に供給される。第１のクロックバッファにおいて受信された第１のクロック信号は、ステート発生部１１８に供給される。
【００４９】
ステート発生部１１８では、受信されたコマンドおよびアドレスのデータが、第１のクロック信号を用いて処理される。上述のように、メモリデバイス１１０は、より低い周波数を有する第１のクロック信号を用いてコマンドおよびアドレスのデータを受信および処理することによって、電力消費を節減することができる。
【００５０】
工程２１０では、例えば読み出し動作および書き込み動作を含むデータアクセス動作が、第２のクロック信号を用いて行われる。例えば、書き込み動作に関しては、第２のクロックバッファ１１４において受信された第２のクロック信号を用いて、データ入力回路１１６においてデータが受信される。
【００５１】
読み出し動作に関しては、第２のクロックバッファ１１４において受信されたクロック信号が、内部クロック信号（Ｉｎｔ＿ＲＣＬＫ）として、チップ外用ドライバ回路１２６に送信される。チップ外用ドライバ回路１２６では、上記内部クロック信号を用いて、読み出しクロック信号（ＲＤＱＳ２×）が生成される。
【００５２】
本発明の一実施形態では、上記読み出しクロック信号の周波数が、第２のクロック信号の周波数と同じにすることができる。上記読み出しクロック信号は、制御デバイス１０２に供給される。そして、出力されるデータを同期させるために、読み出しクロック信号を用いて、制御デバイス１０２に読み出しデータが出力される。
【００５３】
上述のように、メモリデバイス１１０は、受信された第２のクロック信号を用いて読み出しおよび書き込みの各動作を行うことによって、第２のクロック信号のより高い周波数で読み出しおよび書き込みの各動作を実行することができる。これによって、メモリデバイス１１０に対するデータアクセス速度を高めることができる。
【００５４】
さらに、本一実施形態では、図１に示されているように、メモリデバイス１１０は、遅延同期ループ回路あるいは位相同期ループ回路を用いてメモリデバイス１１０内に追加的なクロック信号生成することなく、第２のクロック信号を用いて読み出しおよび書き込み動作を行うことができる。
【００５５】
メモリデバイス１１０内において、上記のような遅延同期ループ回路あるいは位相同期ループ回路を用いることを省いて、メモリデバイス１１０内における消費電力を節減することが可能な場合もある。
【００５６】
メモリデバイス１１０によって第１のクロック信号および第２のクロック信号が受信および使用される、プロセス２００について説明した。次に、第１のクロック信号および第２のクロック信号をメモリデバイス１１０へ供給するプロセス３００について、図３に関連して説明する。
【００５７】
図３は、本発明の一実施形態にしたがって制御デバイス１０２からメモリデバイス１１０へクロック信号を供給するプロセス３００を示すフロー図である。プロセス３００は、第１の周波数を有する第１のクロック信号がメモリデバイス１１０に供給される工程３０２から開始する。図１に示されているように、第１のクロック信号ＣＬＫ１×は、例えばクロック発生回路１０６によって生成され、そしてインターフェース１５０を介して供給されるようにすることができる。
【００５８】
工程３０４では、第２の周波数を有する第２のクロック信号が、メモリデバイス１１０へ供給される。上述のように、第２のクロック信号における第２の周波数は、第１のクロック信号における第１の周波数よりも大きくすることができる。
【００５９】
本発明の一実施形態では、図１に示されているように、クロック信号発生器１０６によって生成されるクロック信号と同一のクロック信号を用いて、制御デバイス１０２内に第２のクロック信号が生成されるようにすることができる。例えば、クロック信号発生器１０６からの信号は、位相同期ループ（ＰＬＬ）回路１０８に供給されるようにすることができる。上記位相同期ループ回路１０８は、例えば、第２のクロック信号を生成することができる。
【００６０】
本発明の一実施形態では、位相同期ループ回路１０８によって生成される第２のクロック信号は、第１のクロック信号における第１の周波数の整数倍（例えば２あるいは２を超える）である、第２の周波数を有するようにすることができる。さらに、本一実施形態では、位相同期ループ回路１０８によって生成される第２のクロック信号が、第１のクロック信号と同期する（位相を合わせる）ようにすることができる。
【００６１】
場合によっては、第１のクロック信号と第２のクロック信号とを互いに同期させることによって、第１のクロック信号における特定のエッジにおける読み出しコマンドあるいは書き込みコマンドの発行によって開始される各読み出し動作および各書き込み動作は、（第２のクロック信号の）クロックサイクルの整数回後にて開始する次にデータ送信（例えば、データの読み出しあるいは書き込み）と同期させることができる。
【００６２】
なお、本発明の各実施形態は、第１のクロック信号と第２のクロック信号とが互いに同期していない場合にも用いることができる。
【００６３】
工程３０８において、データが、第２のクロック信号を用いてメモリデバイス１１０に対し書き込まれ、書き込まれる上記データの各ビットを同期する。また、工程３１０では、第２のクロック信号を用いて、メモリデバイス１１０から読み出しデータが読み出される。
【００６４】
例えば、上述のように、メモリデバイス１１０から戻された第２のクロック信号は、読み出しクロック信号として供給され、そして、メモリデバイス１１０から制御デバイス１０２へデータを同期的に送信するために用いられる。
【００６５】
上述のように、第２のクロック信号のより高い周波数を用いて、読み出しおよび書き込みの各動作のためのデータ送信を実行することによって、メモリデバイス１１０のデータアクセスレートを高く維持することができる。
【００６６】
以上の記述では、各クロック信号がどのように供給され、制御デバイス１０２／メモリデバイス１１０間においてどのように用いられるのかについて説明した。次に、典型的な各アクセス動作を示す各タイミング図について、図４および図５に関連させて説明する。
【００６７】
図４は、本発明の一実施形態に従った読み出し動作を示すタイミング図である。図示されているように、読み出し動作は、第１のクロック信号ＣＬＫ１×の立ち上がりエッジにおいて、読み出しコマンドが制御デバイス１０２からメモリデバイス１１０へ発行される時間Ｔ１から開始する。
【００６８】
その後（例えばＴ２）、カラムアドレスストローブ（ＣＡＳ）レイテンシ（ＣＬ）によって特定されるように、制御デバイス１０２は、時間Ｔ３、Ｔ４、Ｔ５、Ｔ６等において生じるクロックエッジとともに、第２のクロック信号ＷＤＱＳ＿ＲＣＬＫ２×の生成を開始する。
【００６９】
上記第２のクロック信号は、メモリデバイス１１０によって受信され、そして、上述のように内部クロック信号Ｉｎｔ＿ＲＣＬＫとして内部的に供給される。上記内部クロック信号Ｉｎｔ＿ＲＣＬＫは、第２のクロック信号の周波数と同一の周波数を有しているが、第２のクロック信号からは、わずかに遅延する。
【００７０】
アクセス時間ｔＡＣによって特定された遅延の後、メモリデバイス１１０から制御デバイスへデータが供給される。当該データが、メモリデバイス１１０によってデータバスＤＱ上に提示されると、メモリデバイス１１０によって読み出しクロック信号（ＲＤＱＳ２×）が生成される。これは、上記データがＤＱから読み出される準備ができたことを示す。
【００７１】
図示されている例においては、読み出しデータは時間Ｔ７、Ｔ８、Ｔ９等において供給される。さらに、図示されているように、読み出しクロック信号は内部クロック信号Ｉｎｔ＿ＲＣＬＫによって生成される。
【００７２】
したがって、本発明の一実施形態では、読み出しクロック信号は単に、制御デバイス１０２によって供給された第２のクロック信号の遅延版である。場合によっては、上述のように（例えば、ＰＬＬまたはＤＬＬ回路を用いずに）、単に第２のクロック信号を遅延させて読み出しクロック信号を得ることによって、メモリデバイス１１０内の電力消費を節減しながら、メモリデバイス１１０／制御デバイス１０２間のデータ送信を同期させることができる。
【００７３】
図５は、本発明の一実施形態に従った書き込み動作を示すタイミング図である。図示されているように、書き込み動作は、第１のクロック信号（ＣＬＫ１×）の立ち上がりエッジにおいて、書き込みコマンドが制御デバイス１０２からメモリデバイス１１０へ送信される時間Ｔ１において開始する。
【００７４】
書き込みレイテンシ（ＷＬ）によって示されている後の時間（Ｔ２）において、制御デバイス１０２からメモリデバイス１１０への書き込みデータの送信が開始される。図示されているように、時間Ｔ２、Ｔ３、Ｔ４、Ｔ５等において、制御デバイス１０２は、メモリデバイス１１０へ第２のクロック信号（ＷＤＱＳ＿ＲＣＬＫ２×）を供給する一方で、第２のクロック信号の各立ち上がりエッジおよび立ち下りエッジにおいて、データバスＤＱを介してデータビットを送信する。
【００７５】
本発明の一実施形態では、図４および図５に示されているように、システム１００が動作している間に、第１のクロック信号が生成されてメモリデバイス１１０へ供給されるようにすることができる。
【００７６】
しかし、第２のクロック信号に関しては、本一実施形態では、読み出し動作または書き込み動作が行われているときのみにおいて、メモリデバイス１１０へ供給されるようにすることができる。例えば、読み出し動作または書き込み動作が実行されていないときは、制御デバイス１０２は、第２のクロック信号を送信するために用いられる接続線を高インピーダンス状態（Ｈｉｇｈ−Ｚ）にて維持するようにできる。
【００７７】
同様に、本一実施形態では、読み出し動作または書き込み動作が行われていないときは、制御デバイス１０２は第２のクロック信号を生成するために位相同期ループ回路１０８を用いないため、制御デバイス１０２内の電力を節約することができる。
【００７８】
制御デバイス１０２は、必要に応じて、位相同期ループ回路１０８を用いて常に第２のクロック信号を生成することができる。さらに、本一実施形態では、第２のクロック信号がメモリデバイス１１０に対して常に供給されるようにすることもできる。
【００７９】
上述のように、本発明の各実施形態は、一般的には、クロック信号を送受信する方法および装置を提供する。一実施形態では、上記方法は、第１のクロック信号および第２のクロック信号をメモリデバイスにおいて受信する工程を含んでいる。第１のクロック信号の周波数は、第２のクロック信号の周波数より低くすることができる。上記方法は、第２のクロック信号を用いて、２つ以上の各データアクセス動作を実行する工程をさらに含んでいる。上記２つ以上の各データアクセス動作の内における１つは、読み出し動作を含むように、上記２つ以上の各データアクセス動作の内における１つは、書き込み動作を含むようにすることができる。上記方法は、第１のクロック信号を用いてコマンド処理動作を実行する工程をさらに含んでいる。
【００８０】
以上の説明は、本発明の実施形態に関するものであって、本発明の基本的範囲から逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって決定される。
【図面の簡単な説明】
【００８１】
【図１】発明の一実施形態に従った、メモリおよび制御デバイスを備えたシステムを示すブロック図である。
【図２】本発明の一実施形態に従った、メモリデバイスにおいてクロック信号を受信するための処理を示すフロー図である。
【図３】本発明の一実施形態に従った、メモリデバイスにクロック信号を供給するための処理を示すフロー図である。
【図４】本発明の一実施形態に従った読み出し動作を示すタイミング図である。
【図５】本発明の一実施形態に従った書き込み動作を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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