(57)【要約】【課題】Ｅ−ＦＥＴにおけるＶｔｈの制御を容易にし、かつＶｆの低下を抑制することが可能なＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置およびその製造方法を提供する。【解決手段】同一の半導体基板１０１上に、Ｅ−ＦＥＴとＤ−ＦＥＴとを備える半導体装置１００であって、前記Ｅ−ＦＥＴの閾値を調整するための第１閾値調整層１０６と、前記第１閾値調整層上に形成される第１エッチング停止層１０７と、前記Ｄ−ＦＥＴの閾値を調整するために前記第１エッチング停止層上に形成される第２閾値調整層１０８と、前記第２閾値調整層上に形成される第２エッチング停止層１０９と、前記第１エッチング停止層、前記第２閾値調整層および前記第２エッチング停止層を貫通し、前記第１閾値調整層に接合される第１ゲート電極１２０と、前記第２エッチング停止層を貫通し、前記第２閾値調整層に接合される第２ゲート電極１２１とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の半導体基板上に、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとを備える半導体装置であって、
前記エンハンスメント型電界効果トランジスタのゲートの閾値電圧を調整するための第１の閾値調整層と、
前記第１の閾値調整層上に形成される第１のエッチング停止層と、
前記ディプレッション型電界効果トランジスタのゲートの閾値電圧を調整するために前記第１のエッチング停止層上に形成される第２の閾値調整層と、
前記第２の閾値調整層上に形成される第２のエッチング停止層と、
前記エンハンスメント型電界効果トランジスタのゲート電極であって、前記第１のエッチング停止層、前記第２の閾値調整層および前記第２のエッチング停止層を貫通し、前記第１の閾値調整層に接合される第１のゲート電極と、
前記ディプレッション型電界効果トランジスタのゲート電極であって、前記第２のエッチング停止層を貫通し、前記第２の閾値調整層に接合される第２のゲート電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１のエッチング停止層は、ＩｎＧａＰを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のエッチング停止層は、ディスオーダのＩｎＧａＰを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のエッチング停止層の膜厚が、前記第２のエッチング停止層の膜厚以上であることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記第２の閾値調整層は、少なくとも１層から形成され、その最上層がＡｌＧａＡｓで構成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の閾値調整層は、その最下層がＧａＡｓを含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の閾値調整層はＡｌＧａＡｓを含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、ＧａＡｓまたはＩｎＰを含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体装置は、
前記第２のエッチング停止層上に形成されるコンタクト層と、
前記エンハンスメント型電界効果トランジスタのソース電極及びドレイン電極であって、前記コンタクト層とオーミック接合する第１のソース電極及び第１のドレイン電極と、
前記ディプレッション型電界効果トランジスタのソース電極及びドレイン電極であって、前記コンタクト層とオーミック接合する第２のソース電極及び第２のドレイン電極とを備え、
前記第１のゲート電極、前記第２のゲート電極、前記第１のソース電極、前記第２のソース電極、前記第１のドレイン電極および前記第２のドレイン電極は同じ材料で形成されることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとを備える半導体装置の製造方法であって、
半導体基板上に第１の閾値調整層を形成する工程と、
前記第１の閾値調整層上に第１のエッチング停止層を形成する工程と、
前記第１のエッチング停止層上に第２の閾値調整層を形成する工程と、
前記第２の閾値調整層上に第２のエッチング停止層を形成する工程と、
前記エンハンスメント型電界効果トランジスタのゲート電極であって、前記第１のエッチング停止層、前記第２の閾値調整層および前記第２のエッチング停止層を貫通し、前記第１の閾値調整層に接合される第１のゲート電極を形成する工程と、
前記ディプレッション型電界効果トランジスタのゲート電極であって、前記第２のエッチング停止層を貫通し、前記第２の閾値調整層に接合される第２のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記半導体装置の製造方法は、さらに
前記第２のエッチング停止層上にコンタクト層を形成する工程を含み、
前記第１のゲート電極を形成する工程は、
前記コンタクト層上の第1の領域に前記第１のエッチング停止層を露出させる第１のリセス開口を形成する工程と、
前記第１のリセス開口に前記第１の閾値調整層を露出させる第１のゲート開口を形成する工程と、
前記第１のゲート開口に前記第1のゲート電極を形成する工程とを含み、
前記第２のゲート電極を形成する工程は、
前記コンタクト層上の第２の領域に前記第２のエッチング停止層を露出させる第２のリセス開口を形成する工程と、
前記第２のリセス開口に前記第２の閾値調整層を露出させる第２のゲート開口を形成する工程と、
前記第２のゲート開口に前記第２のゲート電極を形成する工程とを含む
ことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１のリセス開口を形成する工程は、
前記第２のリセス開口を形成する工程と同時に、前記第２のエッチング停止層まで露出させる開口を形成する工程と、
前記開口内部においてさらに前記第１のエッチング停止層を露出させることにより、前記第１のリセス開口を形成する工程とを含む
ことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１のゲート開口を形成する工程と前記第２のゲート開口を形成する工程とを同時に行なうことを特徴とする請求項１１または１２記載の半導体装置の製造方法。
【請求項１４】
前記第１のゲート電極を形成する工程と前記第２のゲート電極を形成する工程において、前記第１のゲート電極および前記第２のゲート電極を同時かつ同材料で形成することを特徴とする請求項１１、１２または１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、閾値電圧が異なる２種類以上の電界効果トランジスタを化合物半導体基板上に集積化した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓよりなる半絶縁性基板上に形成される電界効果トランジスタ（以下、ＧａＡｓＦＥＴと称する）は、その優れた性能により、通信機器とりわけ携帯電話端末等のパワーアンプおよびスイッチ等に利用されている。このＧａＡｓＦＥＴ等の能動素子と、抵抗素子および容量素子等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓＭＭＩＣと称する）は特に広く実用化されている。
【０００３】
近年、前述のＧａＡｓＭＭＩＣにおいて更なる高機能化および高性能化が求められている。そのような中、ディプレッション型のＦＥＴ（以下、Ｄ−ＦＥＴと称する）から構成される前述のパワーアンプおよびスイッチと、エンハンスメント型のＦＥＴ（以下、Ｅ−ＦＥＴと称す）から構成される論理回路とを内蔵したＧａＡｓＭＭＩＣ、すなわち、Ｅ−ＦＥＴとＤ−ＦＥＴとを同一基板上に混載するＥ／Ｄ−ＦＥＴが要望されるようになった。
【０００４】
従来のＥ／Ｄ−ＦＥＴとしては、例えば、特許文献１に記載の半導体装置および特許文献２に記載の半導体装置が知られている。
【０００５】
まず、特許文献１に記載の従来の半導体装置について説明する。
図６は、特許文献１に記載の半導体装置の構成を示す断面図である。
【０００６】
図６に示す半導体装置３００は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域３１と、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域３２とを含む。半導体装置３００は、半絶縁性ＧａＡｓからなる半導体基板３０１と、バッファ層３０２と、チャネル層３０３と、電子供給層３０４と、閾値調整層３０５と、エッチング停止層３０６と、コンタクト層３０７と、素子分離領域３０８と、絶縁膜３０９と、側壁絶縁膜３１２と、ゲート電極３１４および３１５と、オーミック電極３１６とを備える。
【０００７】
バッファ層３０２は、アンドープＧａＡｓで構成され、半導体基板３０１上に形成される。チャネル層３０３は、アンドープＩｎＧａＡｓで構成され、バッファ層３０２上に形成される。電子供給層３０４は、ｎ型ＡｌＧａＡｓで構成され、チャネル層３０３上に形成される。閾値調整層３０５は、ｎ型ＧａＡｓで構成され、電子供給層３０４上に形成される。エッチング停止層３０６は、ｎ型ＡｌＧａＡｓで構成され、閾値調整層３０５上に形成される。コンタクト層３０７は、ｎ型ＧａＡｓで構成され、エッチング停止層３０６上に形成される。素子分離領域３０８は、イオン注入により形成され、Ｅ−ＦＥＴ領域３１とＤ−ＦＥＴ領域３２とを電気的に分離する。絶縁膜３０９は、シリコン酸化膜で構成され、コンタクト層３０７上に形成される。ゲート電極３１４は、電子供給層３０４とショットキー接合する。ゲート電極３１５は、エッチング停止層３０６とショットキー接合する。側壁絶縁膜３１２は、シリコン酸化膜で構成され、コンタクト層３０７とゲート電極３１４とを分離し、またはコンタクト層３０７とゲート電極３１５とを分離する。オーミック電極３１６は、絶縁膜３０９に形成された開口に形成され、それぞれコンタクト層３０７と電気的に接続される。
【０００８】
次に、従来の半導体装置３００の製造方法を説明する。図７（Ａ）〜図７（Ｅ）は、半導体装置３００の製造過程における断面構造を示す図である。
【０００９】
まず、半絶縁性ＧａＡｓで構成された半導体基板３０１上に、有機金属化学気相堆積（以下、ＭＯＣＶＤと称する）法又は分子線エピタキシャル成長（以下、ＭＢＥと称する）法などを用いてＧａＡｓバッファ層３０２、ＩｎＧａＡｓチャネル層３０３、ＡｌＧａＡｓ電子供給層３０４、ＧａＡｓ閾値調整層３０５、ＡｌＧａＡｓエッチング停止層３０６、ＧａＡｓコンタクト層３０７を順次エピタキシャル成長させる。ボロンからなるイオン注入により素子分離領域３０８を形成し、Ｅ−ＦＥＴ領域３１とＤ−ＦＥＴ領域３２とを分離する。以上の工程により、図７（Ａ）に示す構造が形成される。
【００１０】
次に、シリコン酸化膜からなる絶縁膜３０９を形成し、フォトレジストマスク（図示せず）を用いて、選択性ドライエッチングにより絶縁膜３０９のゲート開口を形成すべき領域を除去し、コンタクト層３０７を露出させる。さらに、選択性ドライエッチングによりコンタクト層３０７を除去し、エッチング停止層３０６を露出させ、ゲート開口３１０および３１１を形成する。以上の工程により、図７（Ｂ）に示す構造が形成される。
【００１１】
次に、ゲート開口３１０および３１１にシリコン酸化膜からなる絶縁膜を形成し、ドライエッチングによるエッチバックを行い、側壁絶縁膜３１２を形成する。以上の工程により、図７（Ｃ）に示す構造が形成される。
【００１２】
次に、フォトレジストマスク（図示せず）を用いてゲート開口３１１を覆い、燐酸系のエッチャントを用いたウェットエッチングによりゲート開口３１０内のエッチング停止層３０６を除去し、閾値調整層３０５を露出させる。さらに、選択性ドライエッチングにより閾値調整層３０５を除去し、電子供給層３０４を露出させ、ゲート開口３１３を形成する。以上の工程により、図７（Ｄ）に示す構造が形成される。
【００１３】
次に、フォトレジストパターンを除去し、ＷＳｉおよびＷを積層し、フォトレジストマスク（図示せず）を用いたドライエッチングにより、ゲート電極とすべき領域を残して、残りの領域を除去し、Ｅ−ＦＥＴのゲート電極３１４およびＤ−ＦＥＴのゲート電極３１５を同時に形成する。以上の工程により、図７（Ｅ）に示す構造が形成される。
【００１４】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜３０９のオーミック電極を形成すべき領域を開口し、蒸着リフトオフ法によりＡｕＧｅＮｉからなるオーミック電極３１６を形成する。以上の工程により、図６に示す従来の半導体装置３００の構造が形成される。
【００１５】
次に、特許文献２に記載の従来の半導体装置について説明する。
図８は、特許文献２に記載の半導体装置の構成を示す断面図である。
【００１６】
図８に示す半導体装置４００は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域４１と、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域４２とを含む。半導体装置４００は、半絶縁性ＧａＡｓからなる半導体基板４０１と、バッファ層４０２と、チャネル層４０３と、電子供給層４０４と、閾値調整層４０５と、コンタクト層４０６と、素子分離領域４０７と、絶縁膜４０９と、ゲート電極４１２および４１３と、オーミック電極４１４とを備える。
【００１７】
図８の構成は、図６と比べて、主として、閾値調整層３０５とエッチング停止層３０６との代わりに閾値調整層４０５が追加された点が異なっている。ここでは、閾値電圧の調整を行うための閾値調整層３０５と、エッチング時にストッパとして機能させるためのエッチング停止層３０６との役割を、ＩｎＧａＰで構成される１つの閾値調整層４０５が担っている。さらに、側壁絶縁膜３１２が除去された点が異なっている。ここでは、ゲート電極３１４および３１５とコンタクト層３０７との接触を避けるために側壁絶縁膜３１２を設けたのに対して、図８では、ゲート電極４１２および４１３とコンタクト層４０６との接触を避けるために、リセス開口４０８と絶縁膜４０９とを設けている。
【００１８】
半導体基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４、コンタクト層３０７、素子分離領域３０８、絶縁膜３０９、ゲート電極３１４および３１５、およびオーミック電極３１６はそれぞれ、半導体基板４０１、バッファ層４０２、チャネル層４０３、電子供給層４０４、コンタクト層４０６、素子分離領域４０７、絶縁膜４０９、ゲート電極４１２および４１３、およびオーミック電極４１４に相当する。
【００１９】
以下、同じ点は説明を省略して、異なる点を中心に説明する。
閾値調整層４０５は、ｎ型ＩｎＧａＰで構成され、電子供給層４０４上に形成される。ゲート電極４１３は、閾値調整層４０５とショットキー接合する。
【００２０】
次に、従来の半導体装置４００の製造方法を説明する。図９（Ａ）〜図９（Ｅ）は、半導体装置４００の製造過程における断面構造を示す図である。
【００２１】
まず、半絶縁性ＧａＡｓで構成された半導体基板４０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓバッファ層４０２、ＩｎＧａＡｓチャネル層４０３、ＡｌＧａＡｓ電子供給層４０４、ＩｎＧａＰ閾値調整層４０５、ＧａＡｓコンタクト層４０６を順次エピタキシャル成長させる。フォトレジストマスク（図示せず）を用いて水素からなるイオン注入により素子分離領域４０７を形成し、Ｅ−ＦＥＴ領域４１とＤ−ＦＥＴ領域４２とを分離する。以上の工程により、図９（Ａ）に示す構造が形成される。
【００２２】
次に、フォトレジストマスク（図示せず）を用いて、酒石酸系のエッチャントを用いた選択的ウェットエッチングにより、コンタクト層４０６の所定の領域を除去し、閾値調整層４０５を露出させ、リセス開口４０８を形成する。以上の工程により、図９（Ｂ）に示す構造が形成される。
【００２３】
次に、シリコン酸化膜からなる絶縁膜４０９を形成し、フォトレジストマスク（図示せず）を用いた選択的ドライエッチングにより、絶縁膜４０９上のゲート電極を形成すべき領域を除去し、閾値調整層４０５を露出させ、ゲート開口４１０を形成する。以上の工程により、図９（Ｃ）に示す構造が形成される。
【００２４】
次にＤ−ＦＥＴ部のゲート開口４１０をフォトレジストマスク（図示せず）を用いて被い、絶縁膜４０９をマスクとして塩酸系のエッチャントを用いた選択的ウェットエッチングによりＥ−ＦＥＴゲート開口部における閾値調整層４０５を除去し、電子供給層４０４を露出させ、ゲート開口４１１を形成する。以上の工程により、図９（Ｄ）に示す構造が形成される。
【００２５】
次にＷＳｉからなるゲート金属をスパッタ法により全面に堆積し、フォトレジストマスク（図示せず）を用いたドライエッチングにより、ゲート電極とすべき領域を残して、残りの領域を除去し、Ｅ−ＦＥＴのゲート電極４１２およびＤ−ＦＥＴのゲート電極４１３を形成する。以上の工程により、図９（Ｅ）に示す構造が形成される。
【００２６】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜４０９のオーミック電極を形成すべき領域を開口し、蒸着リフトオフ法によりＡｕＧｅＮｉからなるオーミック電極４１４を形成する。
【００２７】
以上の工程により、図８に示す従来の半導体装置４００の構造が形成される。
【特許文献１】特開平８−１１６０３４号公報
【特許文献２】特許第３４８３７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、上記従来技術によれば、Ｅ−ＦＥＴにおける閾値電圧Ｖｔｈ（以下、Ｖｔｈと称する）の制御が困難であり、かつゲートの順方向電圧Ｖｆ（以下、Ｖｆと称する）の低下が発生するという問題がある。
【００２９】
例えば、特許文献１に記載の半導体装置３００については、エッチング停止層３０６を除去する際に、ｎｍレベルのエッチングを時間制御により実施しなければならず、エッチング停止層３０６および閾値調整層３０５の材料または膜厚等の条件によっては、ゲート電極がショットキー接合する電子供給層３０４までエッチングされる恐れがある。その結果、製品毎にＶｔｈのバラツキが発生する。すなわち、常に一定のＶｔｈを得ることを目的とするＶｔｈの制御性に問題がある。
【００３０】
また、特許文献１に記載の半導体装置３００および特許文献２に記載の半導体装置４００については、Ｅ−ＦＥＴのゲート電極３１４または４１２にショットキー接合する層がｎ型ＡｌＧａＡｓ電子供給層３０４または４０４であり、ｎ型にドーピングされた半導体層上にゲート電極を形成した場合、Ｖｆの低下が発生する。
【００３１】
すなわち、従来のＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置は、特にＥ−ＦＥＴに求められる特性および精度を実現することができなかった。
【００３２】
そこで、本発明は、上記課題を解決するためになされたもので、Ｅ―ＦＥＴにおけるＶｔｈの制御を容易にし、かつＶｆの低下を抑制することが可能なＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３３】
上記目的を達成するために、本発明に係る半導体装置は、同一の半導体基板上に、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとを備える半導体装置であって、前記エンハンスメント型電界効果トランジスタのゲートの閾値電圧を調整するための第１の閾値調整層と、前記第１の閾値調整層上に形成される第１のエッチング停止層と、前記ディプレッション型電界効果トランジスタのゲートの閾値電圧を調整するために前記第１のエッチング停止層上に形成される第２の閾値調整層と、前記第２の閾値調整層上に形成される第２のエッチング停止層と、前記エンハンスメント型電界効果トランジスタのゲート電極であって、前記第１のエッチング停止層、前記第２の閾値調整層および前記第２のエッチング停止層を貫通し、前記第１の閾値調整層に接合される第１のゲート電極と、前記ディプレッション型電界効果トランジスタのゲート電極であって、前記第２のエッチング停止層を貫通し、前記第２の閾値調整層に接合される第２のゲート電極とを備える。
【００３４】
この構成によれば、第１のエッチング停止層と第２のエッチング停止層とを備えることで、第１のゲート電極および第２のゲート電極用の開口を形成するためのエッチングを容易にすることができるので、Ｖｔｈの制御性を損なうことがない。さらに、第１の閾値調整層と第２の閾値調整層とを備え、第１のゲート電極および第２のゲート電極がそれぞれ前記第１の閾値調整層および前記第２の閾値調整層と接合することで、Ｖｆの低下を抑制することができる。以上のように、Ｅ―ＦＥＴにおけるＶｔｈの制御を容易にし、かつＶｆの低下を抑制することができる。
【００３５】
また、前記第１のエッチング停止層は、ＩｎＧａＰを含む構成でもよい。
この構成によれば、第１のエッチング停止層にＩｎＧａＰを用いることで、その上層の第２の閾値調整層を第１のエッチング停止層表面まで除去する選択エッチングが可能となり、さらに第１のエッチング停止層を第１の閾値調整層表面まで除去する選択エッチングが可能となる。そのためＶｔｈの制御性および安定性を損なうことなく形成できるため、Ｅ―ＦＥＴに求められる特性および精度を実現したＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置を形成出来る。
【００３６】
また、前記第２のエッチング停止層は、ディスオーダのＩｎＧａＰを含む構成でもよい。
【００３７】
この構成によれば、前記第２のエッチング停止層のＩｎＧａＰはディスオーダ状態である。ディスオーダとは原子配列が規則的ではなく、乱れていることである。これにより、Ｄ−ＦＥＴの特性であるオン抵抗Ｒｏｎ（以下Ｒｏｎと称する）を抑制させることができる。すなわち、Ｄ−ＦＥＴの特性を向上させることができる。
【００３８】
また、前記第１のエッチング停止層の膜厚が、前記第２のエッチング停止層の膜厚以上である構成でもよい。
【００３９】
この構成によれば、Ｅ−ＦＥＴのゲート電極である第１のゲート電極脇の半導体層であるＩｎＧａＰ層を厚膜化している。Ｅ−ＦＥＴはＤ−ＦＥＴと比べ、第１のゲート電極脇の表面とチャネル層の距離が近くなる。距離が近くなると表面の影響が現れ、ＦＥＴの特性を損なう恐れがある。そこでＩｎＧａＰ層を厚膜化することで第１のゲート電極脇の表面とチャネル層の距離を遠ざけることが可能となり、表面が及ぼす悪影響を抑制することができる。すなわち、Ｅ−ＦＥＴの特性を向上させることができる。
【００４０】
また、前記第２の閾値調整層は、少なくとも１層から形成され、その最上層がＡｌＧａＡｓで構成されてもよい。
【００４１】
この構成によれば、Ｄ−ＦＥＴのゲート電極である第２のゲート電極が接合する第２の閾値調整層にバンドギャップの大きなＡｌＧａＡｓを用いることで、耐圧の高いＤ−ＦＥＴを形成できる。すなわち、Ｄ−ＦＥＴの特性を向上させることができる。
【００４２】
また、前記第２の閾値調整層は、その最下層がＧａＡｓを含む構成でもよい。
この構成によれば、ＡｌＧａＡｓ下層に低抵抗なＧａＡｓ層を挿入することで、Ｄ−ＦＥＴのＲｏｎを低減することができる。すなわち、Ｄ−ＦＥＴの特性を向上させることができる。
【００４３】
また、前記第１の閾値調整層はＡｌＧａＡｓを含む構成でもよい。
この構成によれば、Ｅ−ＦＥＴのゲート電極である第１のゲート電極が接合する第１の閾値調整層にバンドギャップの大きなＡｌＧａＡｓを用いることで、耐圧の高いＥ−ＦＥＴを形成できる。すなわち、Ｅ−ＦＥＴの特性を向上させることができる。
【００４４】
また、前記半導体基板は、ＧａＡｓまたはＩｎＰを含む構成でもよい。
この構成によれば、基板の格子定数をその上層にエピタキシャル成長させる層の格子定数とほぼ一致させることが可能となり、良質の結晶を成長させることができる。すなわち、Ｅ／Ｄ−ＦＥＴの特性を向上させることができる。
【００４５】
また、前記半導体装置は、前記第２のエッチング停止層上に形成されるコンタクト層と、前記エンハンスメント型電界効果トランジスタのソース電極及びドレイン電極であって、前記コンタクト層とオーミック接合する第１のソース電極及び第１のドレイン電極と、前記ディプレッション型電界効果トランジスタのソース電極及びドレイン電極であって、前記コンタクト層とオーミック接合する第２のソース電極及び第２のドレイン電極とを備え、前記第１のゲート電極、前記第２のゲート電極、前記第１のソース電極、前記第２のソース電極、前記第１のドレイン電極および前記第２のドレイン電極は同じ材料で形成される構成でもよい。
【００４６】
この構成によれば、Ｅ−ＦＥＴおよびＤ−ＦＥＴの全ての電極を同時かつ同じ材料で形成される。これにより、電極形成時のプロセス工数を削減することができる。すなわち、プロセスコストを低減することができる。
【００４７】
また、本発明における半導体装置の製造方法は、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとを備える半導体装置の製造方法であって、  半導体基板上に第１の閾値調整層を形成する工程と、前記第１の閾値調整層上に第１のエッチング停止層を形成する工程と、前記第１のエッチング停止層上に第２の閾値調整層を形成する工程と、前記第２の閾値調整層上に第２のエッチング停止層を形成する工程と、前記エンハンスメント型電界効果トランジスタのゲート電極であって、前記第１のエッチング停止層、前記第２の閾値調整層および前記第２のエッチング停止層を貫通し、前記第１の閾値調整層に接合される第１のゲート電極を形成する工程と、前記ディプレッション型電界効果トランジスタのゲート電極であって、前記第２のエッチング停止層を貫通し、前記第２の閾値調整層に接合される第２のゲート電極を形成する工程とを含む。
【００４８】
この方法によれば、第１の閾値調整層上に選択性の高い第１のエッチング停止層が形成され、第２の閾値調整層上に第２のエッチング停止層が形成されることで、第１のゲート電極および第２のゲート電極用の開口を形成するためのエッチングを容易にすることができる。よって、Ｖｔｈの制御性を損なうことなく形成できる。さらに、第１の閾値調整層と第１のゲート電極とがショットキー接合することで、Ｖｆの低下を抑制する。ゆえに、本発明における製造方法により、Ｅ―ＦＥＴに求められる特性を実現したＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置を形成できる。
【００４９】
また、前記半導体装置の製造方法は、さらに、前記第２のエッチング停止層上にコンタクト層を形成する工程を含み、前記第１のゲート電極を形成する工程は、前記コンタクト層上の第１の領域に前記第１のエッチング停止層を露出させる第１のリセス開口を形成する工程と、前記第１のリセス開口に前記第１の閾値調整層を露出させる第１のゲート開口を形成する工程と、前記第１のゲート開口に前記第１のゲート電極を形成する工程とを含み、前記第２のゲート電極を形成する工程は、前記コンタクト層上の第２の領域に前記第２のエッチング停止層を露出させる第２のリセス開口を形成する工程と、前記第２のリセス開口に前記第２の閾値調整層を露出させる第２のゲート開口を形成する工程と、前記第２のゲート開口に前記第２のゲート電極を形成する工程とを含んでもよい。
【００５０】
この方法によれば、Ｅ−ＦＥＴのリセス開口とＤ−ＦＥＴのリセス開口をそれぞれ１回のフォトレジストマスクで開口することができる。よって、リセス開口時のプロセス工数を削減することができる。すなわち、プロセスコストを低減することができる。
【００５１】
また、前記第１のリセス開口を形成する工程は、前記第２のリセス開口を形成する工程と同時に、前記第２のエッチング停止層まで露出させる開口を形成する工程と、前記開口内部においてさらに前記第１のエッチング停止層を露出させることにより、前記第１のリセス開口を形成する工程とを含んでもよい。
【００５２】
この方法によれば、Ｅ−ＦＥＴ領域のコンタクト層とＤ−ＦＥＴ領域のコンタクト層とを同時にエッチングすることが可能となる。よって、Ｅ−ＦＥＴ領域およびＤ−ＦＥＴ領域のゲート電極形成時のプロセス工数を削減することができる。すなわち、プロセスコストを低減することができる。
【００５３】
また、前記第１のゲート開口を形成する工程と前記第２のゲート開口を形成する工程とを同時に行なってもよい。
【００５４】
この構成によれば、Ｅ−ＦＥＴのゲート開口である第１のゲート開口およびＤ−ＦＥＴのゲート開口である第２のゲート開口を同時に形成することができる。よって、プロセス工数を削減することができる。すなわち、ゲート開口時のプロセスコストを低減することができる。
【００５５】
また、前記第１のゲート電極を形成する工程と前記第２のゲート電極を形成する工程において、前記第1のゲート電極および前記第2のゲート電極を同時かつ同材料で形成してもよい。
【００５６】
この構成によれば、Ｅ−ＦＥＴのゲート電極である第１のゲート電極およびＤ−ＦＥＴのゲート電極である第２のゲート電極を同時に且つ同じ材料で形成される。これにより、電極形成時のプロセス工数を削減することができる。すなわちプロセスコストを低減することができる。
【発明の効果】
【００５７】
本発明は、Ｅ―ＦＥＴにおけるＶｔｈの制御を容易にし、かつＶｆの低下を抑制することが可能なＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００５８】
（第１の実施の形態）
以下、本発明の第１の実施の形態における半導体装置の構成および製造方法を説明する。
【００５９】
本実施の形態における半導体装置は、第１のエッチング停止層および第２のエッチング停止層を備えることにより、Ｖｔｈの制御性が向上する。さらに第１の閾値調整層および第２の閾値調整層を備え、第１のゲート電極および第２のゲート電極が第１の閾値調整層および第２の閾値調整層と接合することで、Ｖｆの低下を抑制する。
【００６０】
図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。
図１に示す半導体装置１００は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域１１と、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域１２とを含む。半導体装置１００は、半絶縁性ＧａＡｓからなる半導体基板である半導体基板１０１と、エピタキシャル層１１１と、素子分離領域１１２と、絶縁膜１１５と、ゲート電極１２０および１２１と、オーミック電極１２２および１２３とを備える。
【００６１】
エピタキシャル層１１１は、半導体基板１０１上に半導体層を結晶成長させることで形成される。エピタキシャル層１１１は、バッファ層１０２および１０３と、チャネル層１０４と、電子供給層１０５と、第１の閾値調整層１０６と、第１のエッチング停止層１０７と、第２の閾値調整層１０８と、第２のエッチング停止層１０９と、コンタクト層１１０とを含む。
【００６２】
バッファ層１０２は、半導体基板１０１上に形成される。バッファ層１０２は、アンドープＧａＡｓで構成され、例えば、厚さ１μｍである。バッファ層１０３は、バッファ層１０２上に形成され、アンドープＡｌＧａＡｓで構成される。バッファ層１０２および１０３は、エピタキシャル層１１１と半導体基板１０１との間の格子不整合を緩和する。
【００６３】
チャネル層１０４は、バッファ層１０３上に形成され、厚さ１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成される。チャネル層１０４は、キャリアが走行する層である。
【００６４】
電子供給層１０５は、チャネル層１０４上に形成され、ｎ型不純物イオンであるＳｉがドーピングされた厚さ１０ｎｍのＡｌＧａＡｓで構成される。
【００６５】
第１の閾値調整層１０６は、電子供給層１０５上に形成され、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成される。
【００６６】
第１のエッチング停止層１０７は、第１の閾値調整層１０６上に形成され、例えば厚さ１０ｎｍのディスオーダのＩｎＧａＰで構成される。ディスオーダとは原子配列が規則的ではなく乱れていることである。これにより、オン抵抗Ｒｏｎを低減することができる。また、第１のエッチング停止層１０７として、エッチングの選択性の高い材料を用いることが望ましい。こうすれば、第１のリセス開口１１３を形成する際に第１のエッチング停止層１０７の表面でエッチングを停止させることが容易になる（図２（Ｃ）参照）。さらにゲート開口１１６を形成する際に、第１の閾値調整層１０６の表面部分を除去することなく第１のエッチング停止層１０７の裏面まで選択エッチングにより除去することが容易になる(図２（Ｆ）参照)。また、第１のエッチング停止層１０７の膜厚を、後述の第２のエッチング停止層１０９の膜厚より大きくすることで、Ｅ−ＦＥＴ領域のチャネル層１０４をゲート電極１２０脇の表面から遠ざけることができる。これにより、表面が及ぼす悪影響を少なくすることができる。
【００６７】
第２の閾値調整層１０８は、第１のエッチング停止層１０７上に形成され、厚さ１０ｎｍのアンドープＡｌＧａＡｓで構成される。
【００６８】
第２のエッチング停止層１０９は、第２の閾値調整層１０８上に形成され、例えば厚さ５ｎｍのディスオーダのＩｎＧａＰで構成される。
【００６９】
コンタクト層１１０は、第２のエッチング停止層１０９上に形成される。コンタクト層１１０は、４つの領域に分割され、それぞれにオーミック電極１２２または１２３が接続される。コンタクト層１１０は、２つの層からなり、下層が厚さ５０ｎｍのｎ型ＧａＡｓで構成され、上層は厚さ５０ｎｍのｎ型ＩｎＧａＡｓで構成される。
【００７０】
素子分離領域１１２は、イオン注入により形成され、Ｅ−ＦＥＴ領域１１とＤ−ＦＥＴ領域１２とを電気的に分離する。
【００７１】
絶縁膜１１５は、エピタキシャル層１１１および素子分離領域１１２上に形成される。例えば、ＳｉＮで構成される。
【００７２】
ゲート電極１２０は、Ｅ−ＦＥＴ領域１１の絶縁膜１１５および第１のエッチング停止層１０７に形成された開口に埋め込まれるように形成される。ゲート電極１２０は、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。ゲート電極１２０は第１の閾値調整層１０６とショットキー接合する。閾値調整層１０６の材料（ＡｌＧａＡｓ）はアンドープであるため、Ｖｆの低下を抑制することができる。
【００７３】
ゲート電極１２１は、Ｄ−ＦＥＴ領域１２の絶縁膜１１５および第２のエッチング停止層１０９に形成された開口に埋め込まれるように形成される。ゲート電極１２１は、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。ゲート電極１２１は第２の閾値調整層１０８とショットキー接合する。閾値調整層１０８の材料（ＡｌＧａＡｓ）はアンドープであるため、Ｖｆの低下を抑制することができる。
【００７４】
オーミック電極１２２は、それぞれＥ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１２０を挟むように形成される。オーミック電極１２２は、それぞれＥ−ＦＥＴ領域１１のコンタクト層１１０、第２のエッチング停止層１０９、第２の閾値調整層１０８、第１のエッチング停止層１０７、第１の閾値調整層１０６、電子供給層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１２２は、Ｅ−ＦＥＴ領域１１の絶縁膜１１５に形成された開口に埋め込まれるように形成される。オーミック電極１２２はコンタクト層１１０とオーミック接合する。
【００７５】
オーミック電極１２３は、それぞれＤ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１２１を挟むように形成される。オーミック電極１２３は、それぞれＤ−ＦＥＴ領域１２のコンタクト層１１０、第２のエッチング停止層１０９、第２の閾値調整層１０８、第１のエッチング停止層１０７、第１の閾値調整層１０６、電子供給層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１２３は、Ｄ−ＦＥＴ領域１２の絶縁膜１１５に形成された開口に埋め込まれるように形成される。オーミック電極１２３はコンタクト層１１０とオーミック接合する。
【００７６】
本実施の形態における半導体装置１００は、第１のエッチング停止層１０７および第２のエッチング停止層１０９を備えることにより、Ｖｔｈの制御性が向上する。さらに第１の閾値調整層１０６および第２の閾値調整層１０８を備え、第１のゲート電極１２０および第２のゲート電極１２１が第１の閾値調整層１０６および第２の閾値調整層１０８と接合することで、Ｖｆの低下を抑制する。
【００７７】
次に、図１に示す半導体装置１００の製造方法を説明する。
図２（Ａ）〜図２（Ｆ）は半導体装置１００の製造過程における断面構造を示す図である。
【００７８】
まず、半絶縁性ＧａＡｓで構成された半導体基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓで構成されたバッファ層１０２、ＡｌＧａＡｓで構成されたバッファ層１０３、ＩｎＧａＡｓで構成されたチャネル層１０４、ｎ型ＡｌＧａＡｓで構成された電子供給層１０５、ＡｌＧａＡｓで構成された第１の閾値調整層１０６、ＩｎＧａＰで構成された第１のエッチング停止層１０７、ＡｌＧａＡｓで構成された第２の閾値調整層１０８、ＩｎＧａＰで構成された第２のエッチング停止層１０９、ＧａＡｓおよびＩｎＧａＡｓで構成されたコンタクト層１１０を順次エピタキシャル成長する。ここでエピタキシャル成長させたバッファ層１０２からコンタクト層１１０の全体をエピタキシャル層１１１と呼ぶことにする。以上の工程により、図２（Ａ）に示す構造が形成される。
【００７９】
次に、フォトレジストマスク（図示せず）を用いてコンタクト層１１０の素子分離領域１１２とすべき領域を除去し、Ｅ−ＦＥＴ領域１１およびＤ−ＦＥＴ領域１２を形成する。さらに、Ｅ−ＦＥＴ領域１１およびＤ−ＦＥＴ領域１２を電気的に分離するために、例えば、ボロンからなるイオン注入により素子分離領域１１２を形成する。以上の工程により、図２（Ｂ）に示す構造が形成される。
【００８０】
次に、フォトレジストマスク（図示せず）を用いて第１のゲート電極１２０を形成すべき第１のリセス開口１１３となる領域のコンタクト層１１０、第２のエッチング停止層１０９および第２の閾値調整層１０８を除去し、第１のリセス開口１１３を形成する。例えば、ＳｉＣｌ4／ＳＦ6／Ｎ2の混合ガスを用いた選択性ドライエッチングによりコンタクト層１１０を除去し、下層の第２のエッチング停止層１０９を露出させる。次に例えば、ＨＣｌ系の混合液を用いた選択性ウェットエッチングにより第２のエッチング停止層１０９を除去し、下層の第２の閾値調整層１０８を露出させる。次に例えば、燐酸／過酸化水素水／水の混合液により第２の閾値調整層１０８を除去し、下層の第１のエッチング停止層１０７を露出させる。以上の工程により、図２（Ｃ）に示す構造が形成される。
【００８１】
次に、フォトレジストマスク（図示せず）を用いて第２のゲート電極１２１を形成すべき第２のリセス開口１１４となる領域のコンタクト層１１０を除去し、第２のリセス開口１１４を形成する。例えば、ＳｉＣｌ4／ＳＦ6／Ｎ2の混合ガスを用いた選択性ドライエッチングによりコンタクト層１１０を除去し、下層の第２のエッチング停止層１０９を露出させる。以上の工程により、図２（Ｄ）に示す構造が形成される。
【００８２】
次に、全面にＳｉＮからなる絶縁膜１１５を形成する。以上の工程により、図２（Ｅ）に示す構造が形成される。
【００８３】
次に、フォトレジストマスク（図示せず）を用いてゲート電極１２０および１２１を形成すべきゲート開口１１６および１１７、およびオーミック電極１２２および１２３を形成すべきオーミック開口１１８および１１９となる領域の絶縁膜１１５を除去する。さらに、ゲート電極１２０を形成すべきゲート開口１１６となる領域の第１のエッチング停止層１０７および、ゲート電極１２１を形成すべきゲート開口１１７となる領域の第２のエッチング停止層１０９を除去し、ゲート開口１１６および１１７、オーミック開口１１８および１１９を形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いた選択性ドライエッチングにより絶縁膜１１５を除去し、第１のエッチング停止層１０７、第２のエッチング停止層１０９およびコンタクト層１１０を露出させる。さらに、例えばＨＣｌ系の混合液を用いた選択的ウェットエッチングにより、第１のエッチング停止層１０７および第２のエッチング停止層１０９を除去し、それぞれその下層の第１の閾値調整層１０６および第２の閾値調整層１０８を露出させる。以上の工程により、図２（Ｆ）に示す構造が形成される。
【００８４】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉを蒸着し、フォトレジストマスク（図示せず）を用いてドライエッチングし、ゲート電極１２０および１２１、オーミック電極１２２および１２３を形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図１に示す半導体装置１００の構造が形成される。
【００８５】
以上のように、本実施の形態における半導体装置１００の製造方法によれば、第１のゲート電極および第２のゲート電極を形成する際に選択エッチングを用いることで、Ｖｔｈの制御性が向上する。従って、Ｅ−ＦＥＴに求められる特性を実現したＥ−ＦＥＴとＤ−ＦＥＴとを混載する半導体装置を形成できる。
【００８６】
また、本発明に係る半導体装置１００は、Ｅ−ＦＥＴのゲート電極１２０、Ｄ−ＦＥＴのゲート電極１２１、Ｅ−ＦＥＴのオーミック電極１２２、Ｄ−ＦＥＴのオーミック電極１２３をすべて同時に形成する。これにより精度安定に伴う工数の増加を防ぐことができ、さらには同一材料を用いることができるため、簡素で安価なプロセスを実現できる。
【００８７】
以上、本発明の実施の形態における半導体装置および製造方法について説明したが、本発明は、この実施の形態に限定されるものではない。
【００８８】
例えば、上記説明では、第２の閾値調整層１０８はアンドープのＡｌＧａＡｓ単層のみで構成されているが、図３に示すように最上層１０８ａをアンドープのＡｌＧａＡｓ、最下層１０８ｂをアンドープのＧａＡｓ層とする多層構造で構成されていてもよい。
【００８９】
また、上記説明では、半導体基板１０１は、ＧａＡｓ基板としたが、ＩｎＰ基板等の化合物半導体基板であってもよい。
【００９０】
また、上記説明では、Ｅ−ＦＥＴのゲート電極１２０、Ｄ−ＦＥＴのゲート電極１２１、Ｅ−ＦＥＴのオーミック電極１２２、Ｄ−ＦＥＴのオーミック電極１２３をＴｉ／Ａｌ／Ｔｉで構成しているが、それぞれ各電極下層の半導体層とショットキー接合またはオーミック接合できる材料であれば、これに限定されるものではない。
【００９１】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置の構成を示す断面図である。
【００９２】
図４における半導体装置２００は、図１における半導体装置１００と比べてほぼ同じ構成であり、機能的には同じである。図４におけるＥ−ＦＥＴ領域２１、Ｄ−ＦＥＴ領域２２、半導体基板２０１、バッファ層２０２および２０３、チャネル層２０４、電子供給層２０５、第１の閾値調整層２０６、第１のエッチング停止層２０７、第２の閾値調整層２０８、第２のエッチング停止層２０９、コンタクト層２１０、エピタキシャル層２１１、素子分離領域２１２、絶縁膜２１６、ゲート電極２２１および２２２と、オーミック電極２２３および２２４はそれぞれ、図１における半導体装置１００、Ｅ−ＦＥＴ領域１１、Ｄ−ＦＥＴ領域１２、半導体基板１０１、バッファ層１０２および１０３、チャネル層１０４、電子供給層１０５、第１の閾値調整層１０６、第１のエッチング停止層１０７、第２の閾値調整層１０８、第２のエッチング停止層１０９、コンタクト層１１０、エピタキシャル層１１１、素子分離領域１１２、絶縁膜１１５、ゲート電極１２０および１２１、オーミック電極１２２および１２３に相当する。半導体装置２００は、半導体装置１００と比べて、ゲート電極２２１周囲の絶縁膜２１６の外周側壁が段差（第２のエッチング停止層２０９とコンタクト層２１０の接合面）を有する点が異なる。この差異は、Ｅ−ＦＥＴ用のリセス開口を、１段階ではなく２段階で形成しているからである。
【００９３】
次に、図４に示す半導体装置２００の製造方法を説明する。
図５（Ａ）〜図５（Ｆ）半導体装置２００の製造過程における断面構造を示す図である。
【００９４】
まず、半絶縁性ＧａＡｓで構成された半導体基板２０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓで構成されたバッファ層２０２、ＡｌＧａＡｓで構成されたバッファ層２０３、ＩｎＧａＡｓで構成されたチャネル層２０４、ＡｌＧａＡｓで構成された電子供給層２０５、ＡｌＧａＡｓで構成された第１の閾値調整層２０６、ＩｎＧａＰで構成された第１のエッチング停止層２０７、ＡｌＧａＡｓで構成された第２の閾値調整層２０８、ＩｎＧａＰで構成された第２のエッチング停止層２０９、ＧａＡｓおよびＩｎＧａＡｓで構成されたコンタクト層２１０を順次エピタキシャル成長する。ここでエピタキシャル成長させたバッファ層２０２からコンタクト層２１０の全体をエピタキシャル層２１１と呼ぶことにする。以上の工程により、図５（Ａ）に示す構造が形成される。
【００９５】
次に、フォトレジストマスク（図示せず）を用いて素子分離領域２１２とすべき領域のコンタクト層２１０を除去し、Ｅ−ＦＥＴ領域２１およびＤ−ＦＥＴ領域２２を形成する。さらに、Ｅ−ＦＥＴ領域２１およびＤ−ＦＥＴ領域２２を電気的に分離するために、例えば、ボロンからなるイオン注入により素子分離領域２１２を形成する。以上の工程により、図５（Ｂ）に示す構造が形成される。
【００９６】
次に、フォトレジストマスク（図示せず）を用いてＥ−ＦＥＴ領域２１およびＤ−ＦＥＴ領域２２のゲート電極２２１および２２２を形成すべき第３のリセス開口２１３および第２のリセス開口２１４となる領域のコンタクト層２１０を除去し、それぞれ第３のリセス開口２１３および第２のリセス開口２１４を形成する。例えば、ＳｉＣｌ4／ＳＦ6／Ｎ2の混合ガスを用いた選択性ドライエッチングによりコンタクト層２１０を除去し、下層の第２のエッチング停止層２０９を露出させる。以上の工程により、図５（Ｃ）に示す構造が形成される。
【００９７】
次に、フォトレジストマスク（図示せず）を用いてＥ−ＦＥＴ領域２１の第３のリセス開口内のゲート電極２２１を形成すべき第４のリセス開口２１５となる領域の第２のエッチング停止層２０９、第２の閾値調整層２０８を除去し、第４のリセス開口２１５を形成する。例えば、ＨＣｌ系の混合液を用いた選択性ウェットエッチングにより第２のエッチング停止層２０９を除去し、下層の第２の閾値調整層２０８を露出させる。次に例えば、燐酸／過酸化水素水／水の混合液を用いた選択性ウェットエッチングにより第２の閾値調整層２０８を除去し、下層の第１のエッチング停止層２０７を露出させる。以上の工程により、図５（Ｄ）に示す構造が形成される。
【００９８】
次に、ＳｉＮからなる絶縁膜２１６を形成する。以上の工程により、図５（Ｅ）に示す構造が形成される。
【００９９】
次に、フォトレジストマスク（図示せず）を用いてゲート電極２２１および２２２を形成すべきゲート開口２１７および２１８、およびオーミック電極２２３および２２４を形成すべきオーミック開口２１９および２２０となる領域の絶縁膜２１６を除去する。さらに、ゲート電極２２１を形成すべきゲート開口２１７となる領域の第１のエッチング停止層２０７および、ゲート電極２２２を形成すべきゲート開口２１８となる領域の第２のエッチング停止層２０９を除去し、ゲート開口２１７および２１８、オーミック開口２１９および２２０を形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いた選択性ドライエッチングにより絶縁膜２１６を除去し、第１のエッチング停止層２０７、第２のエッチング停止層２０９およびコンタクト層２１０を露出させる。さらに、例えばＨＣｌ系の混合液を用いた選択的ウェットエッチングにより、第１のエッチング停止層２０７および第２のエッチング停止層２０９を除去し、それぞれその下層の第１の閾値調整層２０６および第２の閾値調整層２０８を露出させる。以上の工程により、図５（Ｆ）に示す構造が形成される。
【０１００】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉを蒸着し、フォトレジストマスク（図示せず）を用いてドライエッチングし、ゲート電極２２１およびゲート電極２２２、オーミック電極２２３および２２４を形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図４に示す半導体装置２００の構造が形成される。
【産業上の利用可能性】
【０１０１】
本発明は、半導体装置とその製造方法に適用でき、特に、Ｅ−ＦＥＴとＤ−ＦＥＴとを集積化したＧａＡｓＭＭＩＣに適用することができる。また、本発明は、ＧａＡｓＭＭＩＣを用いる通信機器に適用でき、特に、携帯電話端末等のパワーアンプおよびスイッチ等に適用することができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】（Ａ）〜（Ｆ）半導体装置の製造過程における断面構造を示す図である。
【図３】多層構造の第２の閾値調整層を示す断面構造を示す図である。
【図４】本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図５】（Ａ）〜（Ｆ）半導体装置の製造過程における断面構造を示す図である。
【図６】従来の半導体装置の構造を示す断面図である。
【図７】（Ａ）〜（Ｅ）従来の半導体装置の製造過程における断面構造を示す図である。
【図８】従来の半導体装置の構造を示す断面図である。
【図９】（Ａ）〜（Ｅ）従来の半導体装置の製造過程における断面構造を示す図である。
【符号の説明】
【０１０３】
１００、２００、３００、４００    半導体装置
１０１、２０１、３０１、４０１    半導体基板
１０２、１０３、２０２、２０３、３０２、４０２    バッファ層
１０４、２０４、３０３、４０３    チャネル層
１０５、２０５、３０４、４０４    電子供給層
１０６、１０８、１０８ａ、１０８ｂ、２０６、２０８、３０５、４０５    閾値調整層
１０７、１０９、２０７、２０９、３０６    エッチング停止層
１１０、２１０、３０７、４０６  コンタクト層
１１１、２１１    エピタキシャル層
１１２、２１２、３０８、４０７    素子分離領域
１２０、１２１、２２１、２２２、３１４、３１５、４１２、４１３    ゲート電極
１２２、１２３、２２３、２２４、３１６、４１４    オーミック電極
１１３、１１４、２１３、２１４、２１５、４０８    リセス開口
１１６、１１７、２１７、２１８、３１０、３１１、３１３、４１０、４１１    ゲート開口
１１８、１１９、２１９、２２０    オーミック開口
１１５、２１６、３０９、４０９    絶縁膜
３１２    側壁絶縁膜
１１、２１、３１、４１    Ｅ−ＦＥＴ領域
１２、２２、３２、４２    Ｄ−ＦＥＴ領域
【図１】
2008263146.tif 000003
【図２】
2008263146.tif 000004
【図３】
2008263146.tif 000005
【図４】
2008263146.tif 000006
【図５】
2008263146.tif 000007
【図６】
2008263146.tif 000008
【図７】
2008263146.tif 000009
【図８】
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【図９】
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