(57)【要約】      （修正有）【課題】適当な装置動作に対する十分な静電容量レベルを維持しながら、比較的高密度な集積回路メモリ装置を提供すること。【解決手段】集積回路メモリ装置は、少なくとも１つの接続線２３を内部に有する基板２２と、基板２２上に形成された複数のメモリセル２０と、を含む。各メモリセル２０は、接続線２３に電気的に接続された、セルアクセストランジスタのための下部ソース／ドレイン領域４２と、セルアクセストランジスタのための上部ソース／ドレイン領域４４と、下部ソース／ドレイン領域４２および上部ソース／ドレイン領域４４の間に垂直方向に延在する少なくとも１つのチャネル領域４６と、からなるピラー４０を含む。更に、上部ソース／ドレイン領域４４に隣接する蓄積キャパシタを含み、蓄積キャパシタは第１の電極層５６、誘電体層５８、第２の電極層６０からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積回路メモリ装置であって、
基板と、
セルアクセストランジスタと、
蓄積キャパシタを含み、
前記セルアクセストランジスタが、
前記基板の長さ方向に少なくとも一部沿って延伸する接続線と、
前記接続線に電気的に接続された導電的にドープされた下部ソース／ドレイン領域と、
前記導電的にドープされた下部ソース／ドレイン領域上に渡って配置され、チャネル領域を規定する導電的にドープされた上部ソース／ドレイン領域と、ここで、前記導電的にドープされた下部ソース／ドレイン領域、前記チャネル領域及び前記導電的にドープされた上部ソース／ドレイン領域はトランジスタピラーを形成し、
前記チャネル領域に近接する前記トランジスタピラーの表面上に配置されたゲート誘電体層及び導電ゲート層を含むゲートと、
前記上部ソース／ドレイン領域上に渡って配置され直接接触する導電性ソース／ドレイン層と、ここで、前記導電性ソース／ドレイン層は平面上部表面を有し、
前記導電性ソース／ドレイン層に沿い、その側面と接触し、その下部に配置された誘電体スペーサを含み、ここで、前記導電性ソース／ドレイン層の平面上部表面と前記誘電体スペーサの上部表面は共平面であり、
前記蓄積キャパシタが前記導電性ソース／ドレイン層と電気的に接続し、前記蓄積キャパシタはさらに前記導電性ソース／ドレイン層の前記平面上部表面上に渡って配置される第１の部分と、前記誘電体スペーサに完全に沿って延伸し直接接触する第２の部分を有する
ことを特徴とする集積回路メモリ装置。
【請求項２】
前記蓄積キャパシタは、
前記導電性ソース／ドレイン層の前記平面上部表面に隣接し、それに電気的に接続されている、第１の電極層と、
該第１の電極層に隣接する誘電体層と、
該誘電体層に隣接する第２の電極層と、
を含む請求項１記載の集積回路メモリ装置。
【請求項３】
垂直方向に前記基板に隣接し横方向に前記ピラーに隣接する、少なくとも１つの下部誘電体層と、
垂直方向に該少なくとも１つの下部誘電体層の上方に間隔を空けて配置され、横方向に前記ピラーに隣接する、少なくとも１つの上部誘電体層とを含み、
前記ゲートは前記少なくとも一つの下部誘電体層と前記上部誘電体層の間にあることを特徴とする請求項１記載の集積回路メモリ装置。
【請求項４】
第２のチャネル領域に近接する前記ピラーの対抗する表面上に配置された第２のゲートをさらに含むことを特徴とする請求項３記載の集積回路メモリ装置。
【請求項５】
前記少なくとも一つの上部誘電体層が、前記ゲート上の酸化物層及び前記酸化物層上の窒化物層を含むことを特徴とする請求項４記載の集積回路メモリ装置。
【請求項６】
集積回路メモリ装置を製造する方法であって、
セルアクセストランジスタを形成する工程と、ここで、前記セルアクセストランジスタは、
基板の長さ方向に少なくとも一部沿って延伸する接続線を形成し、
前記接続線に電気的に接続された導電的にドープされた下部ソース／ドレイン領域を形成し、
前記導電的にドープされた下部ソース／ドレイン領域上に渡って配置され、チャネル領域を規定する導電的にドープされた上部ソース／ドレイン領域を形成し、ここで、前記導電的にドープされた下部ソース／ドレイン領域、前記チャネル領域及び前記導電的にドープされた上部ソース／ドレイン領域はトランジスタピラーを形成し、
前記チャネル領域に近接する前記トランジスタピラーの表面上に配置されたゲート誘電体層及び導電ゲート層を含むゲートを形成し、
前記上部ソース／ドレイン領域上に渡って配置され直接接触する導電性ソース／ドレイン層を形成し、ここで、前記導電性ソース／ドレイン層は平面上部表面を有し、
前記導電性ソース／ドレイン層に沿い、その側面と接触し、その下部に配置された誘電体スペーサを形成する工程を含み、ここで、前記導電性ソース／ドレイン層の平面上部表面と前記誘電体スペーサの上部表面は共平面であり、
前記蓄積キャパシタを前記導電性ソース／ドレイン層と電気的に接続する工程を含み、前記蓄積キャパシタはさらに前記導電性ソース／ドレイン層の前記平面上部表面上に渡って配置される第１の部分と、前記誘電体スペーサに完全に沿って延伸し直接接触する第２の部分を有する
ことを特徴とする集積回路メモリ装置の製造方法。
【請求項７】
前記蓄積キャパシタは、
前記導電性ソース／ドレイン層の前記平面上部表面に隣接し、それに電気的に接続されている、第１の電極層と、
該第１の電極層に隣接する誘電体層と、
該誘電体層に隣接する第２の電極層と、
を含む請求項６記載の集積回路メモリ装置の製造方法。
【請求項８】
垂直方向に前記基板に隣接し横方向に前記ピラーに隣接する、少なくとも１つの下部誘電体層と、
垂直方向に該少なくとも１つの下部誘電体層の上方に間隔を空けて配置され、横方向に前記ピラーに隣接する、少なくとも１つの上部誘電体層とを含み、
前記ゲートは前記少なくとも一つの下部誘電体層と前記上部誘電体層の間にあることを特徴とする請求項６記載の集積回路メモリ装置の製造方法。
【請求項９】
第２のチャネル領域に近接する前記ピラーの対抗する表面上に配置された第２のゲートをさらに含むことを特徴とする請求項８記載の集積回路メモリ装置の製造方法。
【請求項１０】
前記少なくとも一つの上部誘電体層が、前記ゲート上の酸化物層及び前記酸化物層上の窒化物層を含むことを特徴とする請求項８記載の集積回路メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路、特に集積回路メモリ装置および関連する方法に関する。
【背景技術】
【０００２】
半導体集積回路の変らず続いている傾向は、回路密度を増大させ、それによって所定の領域においてより多くの回路を提供する、というものである。特に、パーソナルコンピュータ等のメモリ集約的な装置によって、メモリ回路の密度を増大させる必要が更に高まってきた。従って、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のメモリチップ上においてメモリセルの数を増大させることにより、チップのサイズを増大させることなくより大量のメモリを提供することが望ましい。一般的なＤＲＡＭは、複数の記憶セルを含み、各セルはアクセストランジスタと、アクセストランジスタに接続された蓄積キャパシタとを含んでいる。
【０００３】
ＤＲＡＭセルの密度を増大させる１つの手法は、アクセストランジスタ上にキャパシタを垂直に積層するというものである。その結果が水平面積は小さく、チップ上により多くのメモリセルを含むことができるメモリセルである。更に、例えば、「Ｍｅｔｈｏｄ  ｆｏｒ  Ｆｏｒｍｉｎｇ  Ｃｏｍｐａｃｔ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｕｓｉｎｇ  Ｖｅｒｔｉｃａｌ  Ｄｅｖｉｃｅｓ」と題されたＭａに対する米国特許第５，８８５，８６４号に開示されているように、垂直チャネルアクセストランジスタを含む積層型構成を使用することにより、各セルのサイズを低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不都合なことに、メモリセルのための領域が低減されると、蓄積キャパシタに利用可能な領域もまた低減する。従って、情報を正確に格納するために利用可能な静電容量もまた低減する可能性がある。上述したＭａに対する特許において、比較的小さい領域に十分な静電容量を提供するために、円筒状の積層型蓄積キャパシタが使用されている。不都合なことに、かかる積層型円筒キャパシタと垂直チャネルトランジスタとは、非常に多くの製造上の欠点をもたらす可能性がある。特に、垂直チャネルアクセストランジスタは、制御可能でかつ一貫したチャネルを提供する一方で作成が困難である可能性がある。更に、円筒キャパシタ構造もまた、比較的複雑であり、静電容量を増大させるために上方に規模を拡大することが困難である可能性がある。
【課題を解決するための手段】
【０００５】
従って、上述した背景を考慮すると、本発明の目的は、適当な装置動作に対する十分な静電容量レベルを維持しながら、比較的高密度な集積回路メモリ装置を提供することである。
【０００６】
本発明の更なる目的は、容易に製造することができるかかるメモリ装置を提供することである。
【０００７】
本発明のこれらおよび他の目的、特徴および利点は、内部に少なくとも１つの接続線を有する基盤と、基板上に複数のメモリセルが形成されている、集積回路メモリ装置によって提供される。各メモリセルは、エピタキシャルシリコンで形成される場合もあるピラーを含む。ピラーは、セルアクセストランジスタのための下部ソース／ドレイン領域を含み、それは基板の少なくとも１つの接続線に電気的に接続されている。また、ピラーは、セルアクセストランジスタのための上部ソース／ドレイン領域と、下部ソース／ドレイン領域と上部ソース／ドレイン領域との間に垂直方向に延在する少なくとも１つのチャネル領域と、を含む。ピラーの形状は、略円筒形または矩形であってよい。
【０００８】
更に、各メモリセルは、垂直方向に基板に隣接し横方向にピラーに隣接する、少なくとも１つの下部誘電体層と、垂直方向に少なくとも１つの下部誘電体層の上方に間隔を空けて配置され、横方向にピラーに隣接する、少なくとも１つの上部誘電体層と、を含んでもよい。また、下部および上部誘電体層の間に、セルアクセストランジスタのチャネルのための少なくとも１つのゲートが設けられており、それら誘電体層の間の垂直方向の間隔が、セルアクセストランジスタのゲート長を規定する。垂直チャネルアクセストランジスタの構成により、チャネルの長さの正確な制御が可能となる。各メモリセルには、セルアクセストランジスタの上部ソース／ドレイン領域に隣接して蓄積キャパシタが設けられ、それは電気的に上部ソース／ドレイン領域に接続される。
【０００９】
ピラーの上部ソース／ドレイン領域と蓄積キャパシタとの間には、導電性ソース／ドレイン層が形成されてよい。導電性ソース／ドレイン層は、上面部とそこから下方に形成された垂直側壁部とを有している。本発明の有利な特徴は、蓄積キャパシタが上面部に隣接しかつ導電性ソース／ドレイン層の垂直側壁部に隣接して延在することができるため、蓄積キャパシタの領域が増大する、ということである。導電性ソース／ドレイン層は、垂直側壁が比較的大きく作成することができるものであるため、比較的高静電容量を提供するために垂直方向に比較的容易に延在させることが可能である。これは、各セルの水平領域の規模が低減されてもそのようになる。
【００１０】
導電性ソース／ドレイン層の垂直側壁部に隣接して、少なくとも１つの誘電体スペーサが提供されてよい。蓄積キャパシタは、ピラーの上部ソース／ドレイン領域に隣接しピラーが電気的に接続されている第１の電極層と、第１の電極層に隣接する誘電体層と、誘電体層に隣接する第２の電極層と、を備えてよい。
【００１１】
本発明の他の有利な特徴では、少なくとも１つの接続線に、少なくとも１つの導電線が好ましくは間欠的に接続されてよい。接続線は、ドープされた基板領域によって提供されてよく、ストラッピングは金属であってよく、それによりドープされた基板領域の実行電気抵抗が低減される。
【００１２】
本発明の方法の態様は、集積回路メモリ装置を作成する方法である。本方法は、基板内に少なくとも１つの接続線を形成することと、接続線上にピラーを形成することと、を含む。ピラーは、少なくとも１つの接続線に電気的に接続されたセルアクセストランジスタのための下部ソース／ドレイン領域と、セルアクセストランジスタのための上部ソース／ドレイン領域と、下部ソース／ドレイン領域および上部ソース／ドレイン領域の間に垂直方向に延在する少なくとも１つのチャネル領域と、を含む。更に、本方法は、垂直方向に基板に隣接し横方向にピラーに隣接する少なくとも１つの下部誘電体層を形成することと、垂直方向に少なくとも１つの下部誘電体層の上方に間隔を空けて配置され、横方向にピラーに隣接する、少なくとも１つの上部誘電体層を形成することと、を含む。また、下部および上部誘電体層の間に、セルアクセストランジスタの少なくとも１つのチャネルのために少なくとも１つのゲートが形成され、下部および上部誘電体層の間の垂直方向の間隔が、セルアクセストランジスタのゲート長を規定する。更に、セルアクセストランジスタの上部ソース／ドレイン領域に隣接しかつそれに電気的に接続されるキャパシタが形成される。
【発明を実施するための最良の形態】
【００１３】
ここで、本発明の好ましい実施の形態を示す添付の図面を参照して、以下本発明についてより完全に説明する。しかしながら、本発明は、他の多くの形態で具体化されてよく、本明細書で示されている実施の形態に限定されるものとして解釈されるべきではない。むしろ、これら実施の形態は、本開示が完全となるように、かつ発明の範囲を当業者に完全に伝えるように、提供される。同様の数字は全体を通して同様の要素を参照し、代替的な実施の形態における同様の要素を示すために、プライムおよびダブルプライム記号が使用されている。
【００１４】
図１を参照して、まず本発明による集積回路メモリ装置のメモリセル２０について説明する。メモリセル２０は、内部に少なくとも１つの接続線２３を有する半導体基板２２を含む。ピラー４０は、少なくとも１つの接続線２３に電気的に接続された下部ソース／ドレイン領域４２と、上部ソース／ドレイン領域４４と、下部ソースドレイン領域４２および上部ソース／ドレイン領域４４の間に垂直方向に延在する少なくとも１つのチャネル領域４６と、を有する。導電性ソース／ドレイン層４８が、ピラー４０の上部ソース／ドレイン領域４４に垂直方向に隣接している。導電性ソース／ドレイン層４８は、上面部とそこから下方に形成された垂直側壁部とを有しており、上面と垂直側壁部とに隣接して、少なくとも１つの誘電体スペーサ５０が形成されている。
【００１５】
少なくとも１つの下部誘電体層には、例示的に、第１の酸化物層２４と第１の酸化物層２４上の第２の酸化物層２６と第２の酸化物層２６上の窒化珪素層２８とが積層されている。少なくとも１つの下部誘電体層は、垂直方向に基板２２に隣接し、横方向にピラー４０に隣接している。少なくとも１つの上部誘電体層には、例示的に、第１の窒化珪素層５５と第１の窒化珪素層５５上の酸化物層３６と酸化物層３６上の第２の窒化珪素層３８とが積層されている。少なくとも１つの上部誘電体層は、垂直方向に少なくとも１つの下部誘電体層の上方にあり、横方向にピラー４０に隣接している。
【００１６】
少なくとも１つの下部誘電体層と少なくとも１つの上部誘電体層との間に、少なくとも１つのゲートが配置されており、それは例示的に、導電性ゲート層５２と、その導電性ゲート層５２とピラー４０の隣接部分との間のゲート酸化物層５１と、を含む。
【００１７】
なお、上記構造はメモリセル２０のためのセルアクセストランジスタを形成するということが理解されよう。このセルアクセストランジスタは、本発明の譲受人に譲渡され、引用をもってその開示内容すべてが本明細書内に包含されたものとする「Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｆａｂｒｉｃａｔｉｎｇ  Ｖｅｒｔｉｃａｌ  Ｔｒａｎｓｉｓｔｏｒｓ」と題されたＨｅｒｇｅｎｒｏｔｈｅｒ等に対する米国特許第６，０２７，９７５号に開示されている、垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と同様である。セルアクセストランジスタの構造およびその製作については後述する。しかしながら、この垂直ＭＯＳＦＥＴおよびその製作に関する更なる詳細は、言及した特許に見ることができる。当然ながら、当業者には、本発明が、米国特許第６，０２７，９７５号に開示されている垂直ＭＯＳＦＥＴの他の実施の形態を包含してよく、本明細書に述べられている１つの実施の形態に限定されるものではない、ということが認められよう。
【００１８】
また、メモリセル２０は、セルアクセストランジスタの上部ソース／ドレイン領域４４に隣接する蓄積キャパシタを含み、セルアクセストランジスタはその蓄積キャパシタに電気的に接続されている。蓄積キャパシタは、上部ソース／ドレイン領域４４に隣接する第１の電極層５６を含み、それは、導電性ソース／ドレイン層４８によって電気的に上部ソース／ドレイン領域４４に接続されている。誘電体層５８は、第１の電極層５６に隣接しており、第２の電極層６０は、その誘電体層５８に隣接している。この配置により、蓄積キャパシタが垂直に延在することによって領域が拡大する。
【００１９】
メモリセル２０の製作について、図２ないし図９を参照して説明する。図２に示すように、半導体基板２２の一部が変性的にドープされることにより、メモリセル２０のための少なくとも１つの接続線２３がその中に形成される。ドーピングは、当業者には容易に認められるように、イオン注入または他のドーピング技術によって行われてよい。
【００２０】
図３に示すように、当業者には認められるような従来の技術を用いて、基板２２および接続線２３上に第１の酸化物層２４が形成されてよい。そして、例示として、例えば、第１の酸化物層２４の上部に第２の酸化物層２６を堆積した後、第２の酸化物層２６上に窒化珪素層２８を堆積または形成することにより、少なくとも１つの下部誘電体層２５が形成される。窒化珪素層２８上には犠牲ゲート層３０が形成されてよい。犠牲ゲート層３０は、好ましくは酸化物層である。
【００２１】
その後、例示として、例えば、犠牲ゲート層３０上に第１の窒化珪素層３４、第１の窒化珪素層３４上に酸化物層３６、および酸化物層３６上に第２の窒化珪素層３８を堆積または形成することにより、少なくとも１つの上部誘電体層３２が形成される。次に、図４に示されているように、窒化珪素層３８で開始し下方の接続線２３まで達するよう、窓３９がエッチングされる。当業者には理解されるように、窓３９は、従来のリソグラフィック技術を用いて形成されてよい。そして、図５に示すように、窓３９内にエピタキシャルシリコン等の単結晶半導体材料からなるピラー４０が形成される。その後、ピラー４０は、破線で示される、下部および上部ソース／ドレイン領域４２，４４それぞれとチャネル領域４６とを規定するようにドープされる。ドーピングについては、Ｈｅｒｇｅｎｒｏｔｈｅｒ等に対する上述した特許に更に述べられている。
【００２２】
図６に示すように、窒化珪素層３８および上部ソース／ドレイン領域４４の上部に、導電性ソース／ドレイン層４８が形成される。導電性ソース／ドレイン層４８は、本技術分野で周知のポリシリコンもしくは他の適切な材料から形成されてよい。そして、図７に示すように、ピラー４０の両側に、導電性ソース／ドレイン層４８、窒化珪素層３８および酸化物層３６がパターニングされる。パターニングは、従来からのリソグラフィック技術によって行われる。
【００２３】
次に、誘電体スペーサを提供する誘電体層５０が形成される。誘電体スペーサ５０もまた、窒化珪素であってよい。ドライプラズマエッチ等の異方性エッチング液を使用して、誘電体層５０および窒化珪素層３４の一部が除去され、それによって犠牲ゲート層３０が露出される。犠牲ゲート３０はその後、図８に示すように除去することができる。この犠牲ゲート層３０は、例えばウェットエッチング（例えば、水性フッ化水素酸）もしくは等方ドライエッチング（例えば、無水フッ化水素酸）等の、エッチングによって除去される。
【００２４】
その後、図９に示すように、犠牲ゲート層３０が以前占めていた空間において、ピラー４０の周囲にゲート酸化物層５１が形成される。当然ながら、１つのゲート酸化物層５１の代りに、ピラー４０に隣接して別々のゲート酸化物層を形成することも可能である。そして、ゲート酸化物層５１に隣接し、かつ犠牲ゲート層３０が以前占めていた空間に、導電性ゲート層５２が形成される。ここでもまた、１つの導電性ゲート層５２の代りに別々の導電性ゲート層を形成することも可能である。
【００２５】
次に、導電性ゲート層５２の上部に、図１に示すように窒化珪素層５５が誘電体スペーサ５０に接触するよう付加されてよい。その後、誘電体スペーサ５０および窒化珪素層５５の上に第１の電極層５６を堆積することにより、メモリセル２０の蓄積キャパシタが形成される。そして、第１の電極層５６上に誘電体層５８が形成され、誘電体層５８上に第２の電極層６０が形成されることにより、蓄積キャパシタが完成する。図１は、第１および第２の電極層５６，６０が金属であることを示しているが、当業者に周知の他の適切な導電性材料でも十分である。
【００２６】
誘電体スペーサ５０は、導電性ソース／ドレイン層４８の上面に向かってテーパ状になるよう、その上端部が概して丸み付けされていることが望ましい。従って、誘電体スペーサ５０により、その上に形成される第１の電極層５６に平滑な弧が提供され、また蓄積キャパシタのための領域が増大する。また、誘電体スペーサ５０は蓄電キャパシタにおいて鋭角が形成されるのを防止するため、蓄電キャパシタが電流漏れを起こさないようにする。しかし、誘電体スペーサ５０は、導電性ソース／ドレイン層４８の上面に向かって、かつ窒化珪素層５５の上部に、完全に延在する必要はない。更に、１つの誘電体スペーサ５０の代りに別個の誘電体スペーサを形成することも可能である。
【００２７】
蓄積キャパシタの静電容量は、導電性ソース／ドレイン層４８の高さを増大するかまたは低減することによって調整することができる。図１０に、メモリセル２０’の代替的な実施の形態を示す。導電性ソース／ドレイン層４８’は、垂直方向に延在されており、その結果第１および第２の電極層５６’、６０’および蓄積キャパシタの誘電体層５８’が対応して延在している。かかる垂直方向の延在は、比較的容易に形成することができ、メモリセル２０’の蓄積キャパシタに対し比較的高い静電容量を提供する。メモリセル２０’の他の要素は、上述したものと同様であり、ここではこれ以上説明の必要はない。
【００２８】
窓３９の形状、およびそれに従ってピラー４０の形状は、図１１に示すように、略円筒状であってもよい。代替的な実施の形態では、図１２に示すように、ピラー４０”は略矩形状に形成することも可能である。しかしながら、当業者は、ピラー４０，４０”には、他の形状もまた可能であるということを認めるであろう。
【００２９】
本発明によるメモリ装置７０を図１３に示す。メモリ装置７０は、メモリ装置の接続線２３上に形成された複数のメモリセル２０を含み、それによりメモリアレイが規定されている。接続線２３に間欠的に導電線７４が接続されることにより、その実効抵抗率が低減される。導電線７４は金属であってよいが、他の適切な導電性材料でも十分である。
【００３０】
当業者は、上述した説明および関連する図面において示されている教示の利点を知れば、本発明の多くの変更態様および他の実施の形態を思い付くであろう。従って、本発明は、開示された特定の実施の形態に限定されるものではなく、変更態様および実施の形態は添付の特許請求の範囲内に含まれることが意図されている、ということが理解されなければならない。
【図面の簡単な説明】
【００３１】
【図１】本発明によるメモリセルの断面図である。
【図２】図１のメモリセルの基板における接続線の形成を示す断面図である。
【図３】犠牲ゲート層と共に図１のメモリセルの上部および下部誘電体層の形成を示す断面図である。
【図４】図３の誘電体層における窓の形成を示す断面図である。
【図５】図１のメモリセルのピラーの形成を示す断面図である。
【図６】図１のメモリセルの導電性ソース／ドレイン層の形成を示す断面図である。
【図７】上部誘電体層および導電性ソース／ドレイン層のパターニングと図１のメモリセルの誘電体スペーサの形成とを示す断面図である。
【図８】図３ないし図７に示す犠牲ゲート層の除去を示す断面図である。
【図９】図１のメモリセルのゲート酸化物および導電性ゲート層の形成を示す断面図である。
【図１０】図１のメモリセルの代替的な実施の形態の断面図である。
【図１１】犠牲ゲート層の除去後に現れる略円筒状ピラーを有する図１のメモリセルの横断立面図である。
【図１２】犠牲ゲート層の除去後に現れる略矩形状ピラーを有する図１のメモリセルの代替的な実施の形態の横断立面図である。
【図１３】本発明によるメモリセルを含むメモリ装置の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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