(57)【要約】【課題】  解像度を切り替える際に正常な表示を継続して行なうことが可能な、ＰＬＬ回路を含むパラシリ変換回路を備えた携帯端末を提供する。【解決手段】  ディスプレイコントローラ１２のパラシリ変換回路１５に含まれるＰＬＬ１６の入力側に入力停止回路１７を、出力側に出力停止回路１８を設ける。入力停止回路及び出力停止回路は、ＣＰＵ１１の制御の下、解像度切替の際、垂直同期信号のフロントポーチの開始タイミングでＰＬＬ入力クロックとＰＬＬ出力クロックを阻止する。入力停止回路は、ＰＬＬが停止したならば、ＰＬＬ入力クロックの阻止を解除する。出力停止回路は、ＰＬＬが再ロックしたならば、ＰＬＬ出力クロックの阻止を解除する。【選択図】図１
2008203482.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬを含むパラシリ変換回路を備えた解像度切り替え可能な情報端末において、
解像度の切り替えに伴うクロック周波数の変更の際、前記ＰＬＬを垂直同期信号のフロントポーチ内で再ロックさせるために、前記ＰＬＬの入出力を制御するＰＬＬ入出力制御手段を設けたことを特徴とする情報端末。
【請求項２】
前記ＰＬＬ入出力制御手段が、前記ＰＬＬへの入力クロックを阻止するための入力停止回路と、前記ＰＬＬからの出力クロックを阻止するための出力停止回路とを含むことを特徴とする請求項１に記載された情報端末。
【請求項３】
前記出力停止回路が、パラシリ変換回路から出力される水平同期信号及びデータ信号を、前記出力クロックとともに阻止することを特徴とする請求項２に記載された情報端末。
【請求項４】
前記フロントポーチの開始タイミングで前記ＰＬＬへの入力クロックを阻止するとともに前記ＰＬＬからの出力クロックを阻止するように前記入力停止回路及び前記出力停止回路が構成されていることを特徴とする請求項２又は３に記載された情報端末。
【請求項５】
前記ＰＬＬの停止に基づいて前記入力クロックの阻止を解除するように前記入力停止回路が構成され、前記ＰＬＬのロックに基づいて前記出力クロックの阻止を解除するように前記出力停止回路が構成されていることを特徴とする請求項４に記載された情報端末。
【請求項６】
前記入力停止回路が、解像度切り替え要求があるときに前記フロントポーチの開始タイミングでハイ／ローレベルを出力し、前記ＰＬＬが停止したことに基づいてロー／ハイレベルを出力するフリップフロップと、該フリップフロップ出力を用いて前記入力クロックをマスクするゲート回路とを有することを特徴とする請求項１乃至５のいずれかに記載の情報端末。
【請求項７】
前記出力停止回路が、解像度切り替え要求があるときに前記フロントポーチの開始タイミングでハイ／ローレベルを出力し、前記ＰＬＬがロックしたことに基づいてロー／ハイレベルを出力するフリップフロップと、該フリップフロップ出力を用いて前記出力クロックをマスクするゲート回路とを有することを特徴とする請求項１乃至５のいずれかに記載の情報端末。
【請求項８】
ＰＬＬを含むパラシリ変換回路を備えた解像度切り替え可能な情報端末における解像度切替方法において、
解像度の切り替えに伴うクロック周波数の変更の際、垂直同期信号のフロントポーチ開始タイミングで前記ＰＬＬへの入力クロックと当該ＰＬＬからの出力クロックとを阻止し、
前記ＰＬＬの停止に基づいて前記入力クロックの阻止を解除し、
前記ＰＬＬのロックに基づいて前記出力クロックの阻止を解除する
ことを特徴とする解像度切り替え方法。
【請求項９】
前記ＰＬＬからの出力クロックを阻止する際、前記パラシリ変換回路から出力される水平同期信号及びデータ信号をも阻止するようにしたことを特徴とする解像度切り替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯端末に関し、特に、ＰＬＬ回路を含むパラレルデータバス−シリアルデータバス変換回路を備えた携帯端末に関する。
【背景技術】
【０００２】
従来の携帯電話機やＰＤＡ等の携帯端末には、地図や写真などの画像を高解像度表示できるディスプレイを備えたものがある。また、この種の携帯端末では、省電力を目的として、メニュー画面やメール作成画面を表示する場合など高解像度表示が不要の場合には、低解像度表示を行なうよう解像度を切り替えられるように構成されたものがある（例えば、特許文献１参照）。
【０００３】
また、従来の携帯端末は、小型化の要請に応えるため、ディスプレイのインタフェースとしてシリアルインタフェースを採用し、ディスプレイコントローラにパラレルデータバス−シリアルデータバス変換回路（以下、パラシリ変換回路という。）を搭載することが行なわれている（例えば、特許文献２参照）。
【０００４】
また、パソコンなどに接続されて使用される比較的大型のディスプレイでは、解像度を切り替える際に発生する画面表示の乱れを、例えば、映像信号をミュートすることによる防止するようにしている（例えば、特許文献３または４参照）。
【０００５】
【特許文献１】特開２００４−８８４８９号公報
【特許文献２】特開２００６−９４２５６号公報
【特許文献３】特開２００３−１９５８０３号公報
【特許文献４】特開平９−１３５３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
まず、パラシリ変換回路を持たない、即ちディスプレイのインタフェースとしてパラレルインタフェースが採用された携帯端末における解像度切り替え動作について、図１３及び図１４を参照して説明する。
【０００７】
図１３に示すように、携帯端末（図示せず）に搭載されるアプリケーションプロセッサ１０１０は、ＣＰＵ１０１１とディスプレイコントローラ１０１２とを含む。ディスプレイコントローラ１０１２は、ＣＰＵ１０１１に対して割り込み信号１１２１を出力し、ＣＰＵ１０１１から制御信号１１１１を受ける。また、ディスプレイコントローラ１０１２はパラレルデータ生成回路１０１４を含み、パラレルデータ１１５１、ドットクロック１１５２、水平同期信号１１５３及び垂直同期信号１１５４を、同じく携帯端末に搭載されているＬＣＤモジュール１０２０へ供給する。ドットクロック信号１１５２は、パラレルデータ生成回路１０１４で生成されたパラレル出力用クロック（ＰＬＣＫ）１１４１がそのまま供給されたものである。
【０００８】
このような携帯端末における解像度の切り替えは、例えば図１４に示すように行なわれる。
【０００９】
即ち、ディスプレイコントローラ１０１２は、解像度Ａの有効データ４０に基づく表示を終了し、解像度Ｂの有効データ４２に基づく表示を開始する場合、垂直ブランキング期間４１の先頭タイミングでＰＣＬＫ１１４１のクロック周波数をクロックＡからクロックＢに切り替える。これにより、ドットクロック１１５２はフロントポーチ４３の先頭タイミングでクロックＢへと変化する。また、垂直同期信号１１５４および水平同期信号１１５３は解像度Ｂに対応するものに変化する。その結果、ＬＣＤモジュール１０２０は、垂直同期信号１１５４（垂直同期パルス４４）の立下りのタイミングで解像度Ｂの表示が可能な状態となる。
【００１０】
以上のようにして、パラシリ変換回路を持たない携帯端末では、垂直ブランキング期間４１中に、解像度の切り替えを完了することができる。
【００１１】
さて、ＬＣＤモジュールのインタフェースとしてシリアルインタフェースを採用する場合、図１５に示すように、ディスプレイコントローラ２０１２にパラシリ変換回路２０１５が設けられる。パラシリ変換回路２０１５は、ＰＬＬ回路２０１６を含む。
【００１２】
パラシリ変換回路２０１５は、パラレルデータ生成回路２０１４からのパラレルデータ（図１３の１１５１に相当）をシリアルデータ２１５１に変換して出力する。また、ＰＬＬ回路２０１６は、パラレルデータ生成回路２０１４からのＰＣＬＫ２１４１をＰＬＬ入力クロック（ＰＬＬ input clk）２１７１として受け、ＰＬＬ出力クロック（ＰＬＬ output clk）２１６１を生成して、ドットクロック２１５２としてＬＣＤモジュール２０２０へ供給する。
【００１３】
このようなパラシリ変換回路２０１５を備える携帯端末では、上述のように解像度の切り替えを行なおうとしても、正常に切り替えを完了することができない。なぜなら、ＰＬＬ回路２０１６がＰＬＬ input clk２４の突然の変化に追従することができないからである。ＰＬＬ入力クロック２１７１が突然変化すると、ＰＬＬ回路２０１６のロックがはずれ、アンロック状態となる。アンロック状態のＰＬＬ回路２０１６は、図１６に示すように不安定なクロックをＰＬＬ出力クロック２１６１として出力する。この不安定なＰＬＬ出力クロック２１６１は、ドットクロック２１５２としてＬＣＤモジュール２０２０に供給される。また、不安定なＰＬＬ出力クロック２１６１に基づき生成された不安定な水平同期信号２１５３もまたＬＣＤモジュール２０２０に供給される。したがって、垂直ブランキング期間４１内にＰＬＬ回路２０１６が再びロックせず、解像度Ｂの有効データ４２の開始タイミングとなってしまった場合には、ＬＣＤモジュール２０２０は、解像度Ｂでの正常な表示を行なうことができない。
【００１４】
また、ＰＣＬＫ２１４１のクロック周波数切り替える際、ＰＬＬ２０１６を正常に再ロックさせるため、ディスプレイコントローラ２０１２を一旦停止させて再設定（再起動）を行なうと、図１７に示すように、ディスプレイコントローラ２０１２から正常な出力が得られるまでの間、ＬＣＤモジュール２０２０を停止させることになる。
【００１５】
さらに、ＰＬＬ２０１６をＰＣＬＫ２１４１の切り替えに追従させるため、垂直ブランキング期間４１の開始タイミングで、ＰＬＬ２０１６へのＰＬＬ入力クロック２１７１の入力を一旦停止させるようにしても、図１８に示すように、ＰＬＬ２０１６の停止前後において不安定なＰＬＬ出力クロック２１６１−１が出力される。その結果、不安定なドットクロック２１５２−１及び不安定な水平同期信号２１５３−１がＬＣＤモジュール２０２０に供給され、誤動作や表示の乱れなどを引き起こす。
【００１６】
以上のように、従来のＰＬＬ回路２０１６を含むパラシリ変換回路２０１５を備えた携帯端末は、解像度切り替えの際に、表示が乱れたり、誤動作したり、あるいは表示を停止しなければならない、といった問題点がある。
【００１７】
そこで、本発明は、解像度を切り替える際に正常な表示を継続して行なうことが可能な、ＰＬＬ回路を含むパラシリ変換回路を備えた携帯端末を提供することを目的とする。
【００１８】
なお、特許文献２には、ＰＬＬの動作を停止する技術が開示されているが、この技術は消費電力を低減することを目的とするものであり、引用文献２は、解像度切り替えに伴う問題点やそれを解決するための手段について何ら開示するものでも示唆するものでもない。
【００１９】
また、特許文献３又は４は、ＰＬＬを有するパラシリ変換回路を備えたことによる問題点やそれを解決するための手段について何ら開示するものでも示唆するものでもない。
【課題を解決するための手段】
【００２０】
本発明の第１の要旨は、ＰＬＬを含むパラシリ変換回路を備えた解像度切り替え可能な情報端末において、解像度の切り替えに伴うクロック周波数の変更の際、前記ＰＬＬを垂直同期信号のフロントポーチ内で再ロックさせるために、前記ＰＬＬの入出力を制御するＰＬＬ入出力制御手段を設けたことを特徴とする。
【００２１】
本発明の第２の要旨は、第１の要旨に係る情報端末において、前記ＰＬＬ入出力制御手段が、前記ＰＬＬへの入力クロックを阻止するための入力停止回路と、前記ＰＬＬからの出力クロックを阻止するための出力停止回路とを含むことを特徴とする。
【００２２】
本発明の第３の要旨は、第２の要旨に係る情報端末において、前記出力停止回路が、パラシリ変換回路から出力される水平同期信号及びデータ信号を、前記出力クロックとともに阻止することを特徴とする。
【００２３】
本発明の第４の要旨は、第２又は第３の要旨に係る情報端末において、前記フロントポーチの開始タイミングで前記ＰＬＬへの入力クロックを阻止するとともに前記ＰＬＬからの出力クロックを阻止するように前記入力停止回路及び前記出力停止回路が構成されていることを特徴とする。
【００２４】
本発明の第５の要旨は、第４の要旨に係る情報端末において、前記ＰＬＬの停止に基づいて前記入力クロックの阻止を解除するように前記入力停止回路が構成され、前記ＰＬＬのロックに基づいて前記出力クロックの阻止を解除するように前記出力停止回路が構成されていることを特徴とする。
【００２５】
本発明の第６の要旨は、第１乃至第５の要旨のいずれかに係る情報端末において、前記入力停止回路が、解像度切り替え要求があるときに前記フロントポーチの開始タイミングでハイ／ローレベルを出力し、前記ＰＬＬが停止したことに基づいてロー／ハイレベルを出力するフリップフロップと、該フリップフロップ出力を用いて前記入力クロックをマスクするゲート回路とを有することを特徴とする。
【００２６】
本発明の第７の要旨は、第１乃至第５の要旨のいずれかに係る情報端末において、前記出力停止回路が、解像度切り替え要求があるときに前記フロントポーチの開始タイミングでハイ／ローレベルを出力し、前記ＰＬＬがロックしたことに基づいてロー／ハイレベルを出力するフリップフロップと、該フリップフロップ出力を用いて前記出力クロックをマスクするゲート回路とを有することを特徴とする。
【００２７】
本発明の第８の要旨は、ＰＬＬを含むパラシリ変換回路を備えた解像度切り替え可能な情報端末における解像度切替方法において、解像度の切り替えに伴うクロック周波数の変更の際、垂直同期信号のフロントポーチ開始タイミングで前記ＰＬＬへの入力クロックと当該ＰＬＬからの出力クロックとを阻止し、前記ＰＬＬの停止に基づいて前記入力クロックの阻止を解除し、前記ＰＬＬのロックに基づいて前記出力クロックの阻止を解除することを特徴とする。
【００２８】
本発明の第９の要旨は、前記ＰＬＬからの出力クロックを阻止する際、前記パラシリ変換回路から出力される水平同期信号及びデータ信号をも阻止するようにしたことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、パラシリ変換回路に含まれるＰＬＬが、解像度切り替えの際に、垂直同期信号のフロントポーチ内で再ロックするように、ＰＬＬの入力クロック及び出力クロックを阻止するようにしたことで、解像度切り替えの際の表示画像の乱れや誤動作を防止することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施するための最良の形態について図面を参照して説明する。
【００３１】
図１は、本発明の一実施の形態に係る情報端末の要部ブロック図である。ここで、情報端末は、携帯電話やＰＤＡなどの表示器を有する電子機器を意味する。
【００３２】
図１の情報端末は、アプリケーションプロセッサ１０と、アプリケーションプロセッサ１０から出力される複数の信号に基づき各種情報を画面表示するＬＣＤモジュール２０とを有している。
【００３３】
アプリケーションプロセッサ１０は、全体の動作を司るＣＰＵ１１と、ディスプレイコントローラ１２とを含む。
【００３４】
ＣＰＵ１１は、ディスプレイコントローラ１２からの割り込み信号１２１を受けて制御信号１１１によりディスプレイコントローラの１２の制御を行う。
【００３５】
ディスプレイコントローラ１２は、制御部１３、パラレルデータ生成回路１４及びパラレルデータ−シリアルデータ（パラシリ）変換回路１５を含む。
【００３６】
制御部１３は、パラレルデータ生成回路１４及びパラシリ変換回路１５を制御する。
【００３７】
パラレルデータ生成回路１４は、ＬＣＤモジュール２０にて表示すべき情報を表すパラレルデータを生成しパラシリ変換回路１５へ送る。また、パラレルデータ生成回路１４は、パラレルデータ用クロックＰＣＬＫを生成し、パラシリ変換回路１５へ出力する。
【００３８】
パラシリ変換回路１５は、パラレルデータ生成回路１４からのパラレルデータをシリアルデータ１５１に変換し、ＬＣＤモジュール２０へ出力する。また、パラシリ変換回路１５は、パラレルデータ用クロックＰＣＬＫをシリアルデータ用クロック（ドットクロック）１５２に変換して出力する。さらにパラシリ変換回路１５は、ＬＣＤモジュール２０の動作に必要な水平同期信号１５３及び垂直同期信号１５４を生成しＬＣＤモジュール２０へ出力する。
【００３９】
パラシリ変換回路１５は、パラレルデータ用クロックＰＣＬＫをシリアルデータ用クロックに変換するためにＰＬＬ１６を有している。ＰＬＬ１６の入力側には入力停止回路１７が設けられ、出力側には出力停止回路１８が設けられている。
【００４０】
入力停止回路１７は、パラレルデータ用クロックＰＣＬＫをＰＬＬ入力クロック（PLL input clk）１７１としてＰＬＬ１６へ供給し、又その供給を阻止（停止）する。また、出力停止回路１８は、ＰＬＬ出力クロック（PLL output clk）１６１をドットクロック１５２としてＬＣＤモジュール２０へ供給し、その供給を阻止（停止）する。出力停止回路１８は、また水平同期信号１５３及びシリアルデータ１５１をＬＣＤモジュール２０へ供給し、その供給を阻止（停止）する。
【００４１】
ＬＣＤモジュール２０は、シリアルデータ１５１、ドットクロック１５２、水平同期信号１５３及び垂直同期信号１５４用の信号線によりディスプレイコントローラ１２に接続されている。また、図２に示すように、シリアルインタフェース等によりＣＰＵ１１にも接続されている。ＬＣＤモジュール２０は、図示しない液晶ディスプレイを有し、ディスプレイコントローラ１２からのシリアルデータ１５１等に基づき各種情報を表示する。
【００４２】
次に、図１に加え、図３及び図４を参照して、本実施の形態に係る情報端末における解像度切り替え動作について説明する。
【００４３】
まず、ユーザが、携帯端末に対して、解像度切り替えが必要となる操作を行なったとする。この操作は、例えば、携帯電話の待ち受け画面が解像度Ａであり、メニュー画面が解像度Ｂであるときの、メニューボタンの押し下げに該当する。また、解像度Ｂから解像度Ａへの必要となる操作の例として、クリアボタンや電源ボタンの押し下げがある。以下では、変更前の解像度をＡ、変更後の解像度をＢとして説明する。
【００４４】
ＣＰＵ１１は、ディスプレイコントローラ１２の現在の解像度（設定）とユーザの操作とに基づいて解像度の変更が必要であると判断すると、それをディスプレイコントローラ１２に通知する。
【００４５】
通知を受けたディスプレイコントローラ１２の制御部１３は、次の垂直ブランキング期間４１の開始から所定のライン数分だけ前の水平同期信号１５３に同期させて、ＣＰＵ１１に対して割り込み信号１２１を発生させる。割り込み信号１２１の発生を何時にするかは、次に行われるステップＳ２及びＳ３に要する時間に基づいて予め定められている。ディスプレイコントローラの制御部１３は、通知を受けた後、垂直同期信号のタイミングで水平同期信号のカウントを開始し、予めレジスタに格納された値と比較することにより、割り込み信号１２１を発生させるタイミングを決定する。こうして、ＣＰＵ１１は、切り替え開始タイミングを取得する（ステップＳ１）。
【００４６】
ＣＰＵ１１は、ディスプレイコントローラ１２からの割り込み信号１３を受けると、ディスプレイコントローラ１２に対して、解像度Ｂで表示を行うために必要な設定を行う（ステップＳ２）。また、ＣＰＵ１１は、ＬＣＤモジュールに対しても、解像度Ｂで表示を行うために必要な設定を行う（ステップＳ３）。これらの設定は、ディスプレイコントローラ１２及びＬＣＤモジュール２０の各内部ロジックに直ちに反映されないように、例えば、二段バッファの前段に格納される。
【００４７】
ディスプレイコントローラ１２に対して行う設定には、ライン数やライン当りのピクセル数、垂直同期信号のフロントポーチ及びバックポーチ、ＶＲＡＭのアドレス変更、ＰＬＬのパラメータ調整などがある。また、ＬＣＤモジュールに対して行う設定には、解像度切り替えコマンドや、フロントポーチ及びバックポーチを変更するコマンドの発行がある。
【００４８】
次に、ディスプレイコントローラ１２は、垂直同期信号１５４のフロントポーチ４３の先頭タイミングで、ステップＳ２の設定を内部ロジックに反映させる（ステップＳ４）。これは、例えば水平同期信号１５３をカウントして生成したフロントポーチの先頭のタイミングで、二段バッファの前段に格納された設定情報を後段に移動させることにより実現される。
【００４９】
ディスプレイコントローラ１２の内部ロジックにステップＳ２の設定が反映されると、入力停止回路１７は、ＰＬＬ１６へのＰＬＬ入力クロック１７１の供給を停止する。また、出力停止回路１８は、ＬＣＤモジュール２０へ供給する水平同期信号１５３、ドットクロック１５２及びシリアルデータ１５１を停止させる。
【００５０】
ＣＰＵ１１は、ＰＬＬ１６の動作状態フラグを監視（所定の周期でポーリング）しており、ＰＬＬ１６の停止を確認すると（ステップＳ５）、入力停止回路１７をリセットして、ＰＬＬ１６へのＰＬＬ入力クロック１７１の供給を再開させる（ステップＳ６）。
【００５１】
ＰＬＬ１６は、ＰＬＬ入力クロック１７１の入力を受けて、そのＰＬＬ出力クロック１６１をロックさせる（ステップＳ７）。
【００５２】
また、ＣＰＵ１１は、ＰＬＬ１６の動作状態フラグに基づき、ＰＬＬ１６がロックしていることを確認すると（ステップＳ８）、出力停止回路１８をリセットして、ＬＣＤモジュール２０への水平同期信号１５３、ドットクロック１５２及びシリアルデータ１５１の供給を再開する（ステップＳ９）。
【００５３】
垂直同期信号１５４の開始タイミング（立下り）で、ＬＣＤモジュール２０におけるステップＳ３の設定が反映される（ステップＳ１０）。
【００５４】
以上により、本実施の形態に係る情報端末の解像度ＡからＢへの切り替えが完了する。
【００５５】
次に、図５乃至図１１を参照して、入力停止回路１７及び出力停止回路１８についてより詳細に説明する。
【００５６】
図５は、入力停止回路１７の一構成例を示す回路図である。
【００５７】
図５の入力停止回路１７は、アンド回路５５、Ｄフリップフロップ５６及びオア回路５７を有している。
【００５８】
アンド回路５５には、フロントポーチ（ＦＰ）信号及びサイズチェンジ（SizeChange）信号が入力される。アンド回路５５の出力は、Ｄフリップフロップ５６のクロック（Ｃ）端子に供給される。
【００５９】
Ｄフリップフロップ５６のＤ端子は、ハイレベルに固定される。また、リセット端子はＣＰＵ１１に接続されている。
【００６０】
オア回路５７には、パラレルデータ用クロックＰＣＬＫと、Ｄフリップフロップ５６のＱ出力が入力される。オア回路５７の出力がＰＬＬ１６へ供給されるＰＬＬ入力クロックとなる。
【００６１】
図６を参照して図５の入力停止回路１７の動作について説明する。
【００６２】
サイズチェンジ信号は、ディスプレイコントローラ２０が、ＣＰＵ１１から解像度変更通知を受けてからフロントポーチ終了までハイレベルとなる信号である。また、ＦＰ信号は、フロントポーチの期間中ハイレベルとなる信号である。これらの信号は、例えば、ディスプレイコントローラ２０の内部で、現在の解像度の設定情報と水平同期信号とに基づいて生成される。
【００６３】
サイズチェンジ信号とＦＰ信号とがともにハイレベルになると、フリップフロップ５６のＱ出力がハイレベルとなる。これにより、オア回路５７の出力はハイレベルとなり、パラレルデータ用クロックＰＣＬＫがマスクされる。つまり、ＰＬＬ入力クロックのＰＬＬ１６への入力が阻止される。
【００６４】
その後、ＣＰＵ１１がＰＬＬ１６の動作停止を確認してライト（Write）パルスを発すると、Ｄフリップフロップ５６がリセットされ、Ｑ出力がローレベルとなる。その結果、オア回路５７からパラレルデータ用クロックＰＣＬＫがＰＬＬ入力クロックとして出力される。
【００６５】
出力停止回路１８は、入力停止回路１７と同様に構成される。即ち、図７に示すように、アンド回路７１、Ｄフリップフロップ７２及びオア回路７３により構成される。オア回路７３の一方の入力端子には、ＰＬＬ出力クロック１６１が入力される。
【００６６】
出力停止回路１８の動作は、入力停止回路１７と同様であるが、ＣＰＵ１１からのライトパルス入力タイミングが異なる。ＣＰＵ１１は、ＰＬＬ１６のロックを確認すると、ライトパルスを発し、Ｄフリップフロップ７２をリセットする。これにより、Ｄフリップフロップ７２のＱ出力がローレベルとなり、フロントポーチの先頭タイミングでマスクされていたＰＬＬ出力クロック１６１が、オア回路７３からシリアルデータ用クロック（ドットクロック）としてＬＣＤモジュール２０へ出力される。
【００６７】
図８は、入力停止回路１７の他の構成例を示す回路図である。構成そのものは、図５と同じであるが、Ｄフリップフロップ５６が、ＣＰＵ１１からの制御ではなく、ＰＬＬ１６の動作状態を示すＰＬＬ停止フラグに基づいてリセットされる点で異なっている。
【００６８】
ＰＬＬ１６の動作状態を示すフラグは、図示しないレジスタ等に格納される。図９に示すように、ＰＬＬ１６の動作停止を示すＰＬＬ停止フラグがハイレベルになると、Ｄフリップフロップ５６のＱ出力がローレベルとなり、フロントポーチの先頭タイミングでマスクされていたＰＬＬ入力クロック１７１が、オア回路５７から出力される。ＰＬＬ入力クロック１７１がＰＬＬ１６に入力されると、ＰＬＬ停止フラグはローレベルとなる。
【００６９】
図１０は、出力停止回路１８の他の構成例を示す回路図である。この出力停止回路は、図７の構成に加え、ノット回路７４とＤフリップフロップ７５とを有している。ノット回路７４及びＤフリップフロップ７５は、ＣＰＵ１１からの制御に代えて、ＰＬＬ１６のＰＬＬロックフラグに基づいて、Ｄフリップフロップ７５をリセットする。
【００７０】
図１１に示すように、図７に示す例と同様に、サイズチェンジ信号とＦＰ信号とがともにハイレベルになると、フリップフロップ５６のＱ出力がハイレベルとなって、ＰＬＬ出力クロックがマスクされる。
【００７１】
その後、ＰＬＬがロックするとＤフリップフロップ７５のＱ出力Ａがハイレベルになり、Ｄフリップフロップ７２がリセットされる。これにより、Ｄフリップフロップ７２のＱ出力がローレベルとなり、オア回路７３を通してＰＬＬ出力クロック１６１がＬＣＤモジュール２０に出力される。垂直同期信号がローレベルに変化すると、Ｄフリップフロップ７５はリセットされる。
【００７２】
なお、上記２組の例では、入力停止回路１７及び出力停止回路１８の出力阻止状態を論理ハイレベルとしたが、論理ローレベルとする場合には、オア回路５７に代えてアンド回路を用い、Ｄフリップフロップの／Ｑ出力をこのアンド回路へ入力させるようにすればよい。
【００７３】
また、出力停止回路１８については、ドットクロック１５２を停止させるための構成及び動作についてのみ説明したが、シリアルデータ１５１及び水平同期信号１５３については、各信号に対応するオア回路を追加することにより実現可能である。
【００７４】
本実施の形態によれば、パラレルデータ用クロックＰＣＬＫを切り替える際、ＰＬＬ入力クロックを阻止し、ＰＬＬを一旦停止させるようにしたことで、素早い再ロックが可能である。それゆえ、垂直同期信号のフロントポーチ内でＰＬＬをロックさせるとともに正常な解像度切り替え動作を終了することが可能である。
【００７５】
また、本実施の形態によれば、パラレルデータ用クロックＰＣＬＫの切り替えからＰＬＬが再ロックするまでの間、ＰＬＬ出力クロックを阻止するようにしたことで、ＬＣＤモジュールへの不安定なクロックの供給が防止されるので、その誤動作を防止できる。
【００７６】
さらに、本実施の形態によれば、ディスプレイコントローラを一旦停止させずに、ＰＬＬ出力クロックの阻止と同時に水平同期信号及びシリアルデータを阻止するようにしたことで、ＬＣＤモジュールにおける表示画面の乱れを防止することができる。
【００７７】
さらにまた、シリアルデータ１５１、ドットクロック１５２及び水平同期信号１５３のＬＣＤモジュール２０への出力を停止することにより消費電力を削減することができるという効果もある。
【００７８】
次に、本発明の他の実施の形態について図１２を参照して説明する。
【００７９】
本実施の形態に係る情報端末の構成は、図１の情報端末の構成と略同じであるが、パラシリ変換回路１５が、水平同期信号に基づいてフロントポーチ期間中ハイレベルとなる出力停止信号１５５を内部生成する点で異なる。
【００８０】
パラシリ変換回路１５が生成した出力停止信号１５５は、出力停止回路１８へ供給される。出力低回路１８は、出力停止信号１５５がハイレベルの間、シリアルデータ１５１、ドットクロック１５２及び水平同期信号１５３のＬＣＤモジュール２０への出力を阻止する。出力停止信号１５５を生成するための回路及び出力停止回路１８をハードウェアで実現することにより、解像度切り替えの際の手順を簡略化できるとともに、ＣＰＵ１１や制御部１３の処理負担を軽減することができる。これにより、ＣＰＵ１１やＰＬＬ１６の能力が低い場合でも、フロントポーチ中の解像度切り替え処理を終えることができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施の形態に係る情報端末の要部ブロック図である。
【図２】図１の情報端末におけるアプリケーションプロセッサとＬＣＤモジュールとの接続構成例を示すブロック図である。
【図３】図１の情報端末における解像度切り替え手順を説明するためのフローチャートである。
【図４】図１の情報端末における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図５】図１の情報端末に用いられる入力停止回路の一構成例を示す回路図である。
【図６】図５の入力停止回路における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図７】図１の情報端末に用いられる出力停止回路の一構成例を示す回路図である。
【図８】図１の情報端末に用いられる入力停止回路の他の構成例を示す回路図である。
【図９】図８の入力停止回路における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図１０】図１の情報端末に用いられる出力停止回路の一構成例を示す回路図である。
【図１１】図１０の出力停止回路における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図１２】本発明の他の実施の形態に係る情報端末における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図１３】パラレルインタフェースを持つ従来の携帯端末の要部構成を示すブロック図である。
【図１４】図１３の情報端末における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図１５】シリアルインタフェースを持つ従来の携帯端末の要部構成を示すブロック図である。
【図１６】図１５の情報端末における解像度切り替えの際の各部の信号波形を示すタイミング波形図である。
【図１７】ディスプレイコントローラを再起動させる場合の動作を説明するための図である。
【図１８】シリアルインタフェースを持つ従来の携帯端末において解像度切り替えの際にＰＬＬを停止させる場合の各部の信号波形を示すタイミング波形図である。
【符号の説明】
【００８２】
１０，１０１０，２０１０    アプリケーションプロセッサ
１１，１０１１，２０１１    ＣＰＵ
１２，１０１２，２０１２    ディスプレイコントローラ
１３，２０１３    制御部
１４，１０１４，２０１４    パラレルデータ生成回路
１５，２０１５    パラレルデータ−シリアルデータ（パラシリ）変換回路
１６，２０１６    ＰＬＬ
１７    入力停止回路
１８    出力停止回路
２０，１０２０，２０２０    ＬＣＤモジュール
５５，７１    アンド回路
５６，７２    Ｄフリップフロップ
５７，７３    オア回路
７４    ノット回路
７５    Ｄフリップフロップ
【図１】
2008203482.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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