(57)【要約】【課題】集積回路の低電圧動作及び低消費電力化を実現するための新規な構造の半導体装置及びその半導体装置の作製方法を提供することを課題とする。【解決手段】一対の不純物領域１２０の間に設けられたチャネル形成領域１０８を含む島状半導体層１３０と、不純物領域１２０上に設けられた第１の絶縁層１１０と、チャネル形成領域１０８及び第１の絶縁層１１０上に設けられた第２の絶縁層１１２と第１の絶縁層１１０と第２の絶縁層１１２を介して不純物領域１２０と重なり、且つ第２の絶縁層１１２を介してチャネル形成領域１０８と重なる導電層１１４を有する。チャネル形成領域１０８の膜厚は、不純物形成領域１２０の膜厚よりも薄い。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、
前記半導体層の不純物領域上に設けられた第１の絶縁層と、
前記チャネル形成領域及び前記第１の絶縁層上に設けられた第２の絶縁層と、
前記第１の絶縁層及び前記第２の絶縁層を介して前記不純物領域と重なり、且つ前記第２の絶縁層を介して前記チャネル形成領域と重なる導電層と、
を有し、
前記チャネル形成領域の膜厚が前記不純物領域の膜厚よりも薄いことを特徴とする半導体装置。
【請求項２】
一対の不純物領域の間に設けられたチャネル形成領域と、前記不純物領域の一部に接して設けられたシリサイド領域と、を含む島状の半導体層と、
前記半導体層の不純物領域上に設けられた第１の絶縁層と、
前記チャネル形成領域及び前記第１の絶縁層上に設けられた第２の絶縁層と、
前記第１の絶縁層及び前記第２の絶縁層を介して前記不純物形成領域と重なり、且つ前記第２の絶縁層を介して前記チャネル形成領域と重なる導電層と、
を有し、
前記チャネル形成領域の膜厚が前記不純物領域の膜厚よりも薄いことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記シリサイド領域は、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、又は、白金シリサイドのいずれかを含む領域であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記チャネル形成領域の膜厚は０．５ｎｍ乃至１００ｎｍとすることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第２の絶縁層の膜厚は１ｎｍ乃至２０ｎｍとすることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記半導体層は、前記チャネル形成領域と前記不純物領域の間に、前記不純物領域と同じ導電型を付与する不純物元素が添加され、且つ前記不純物領域と比較して低い濃度で前記不純物元素が添加された低濃度不純物領域を含むことを特徴とする半導体装置。
【請求項７】
島状の半導体層を形成し、
前記半導体層に不純物元素を添加して、前記半導体層に表面側から順に第１濃度領域及び前記第１濃度領域よりも不純物濃度が低い第２濃度領域を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層を選択的にエッチングして前記半導体層を局所的に露出させ、
前記半導体層を露出させた領域の第１濃度領域をエッチングすることにより、局所的に露出させた前記第２濃度領域を含むチャネル形成領域と、残存する前記第１濃度領域及び前記第２濃度領域を含む不純物領域を形成し、
前記チャネル形成領域及び前記第１の絶縁層上に第２の絶縁層を形成し、
前記第１の絶縁層及び前記第２の絶縁層を介して、前記チャネル形成領域及び前記不純物領域の一部と重なる導電層を形成することを特徴とする半導体装置の作製方法。
【請求項８】
島状の半導体層を形成し、
前記半導体層に不純物元素を添加して、前記半導体層に表面側から順に第１濃度領域及び前記第１濃度領域よりも不純物濃度が低い第２濃度領域を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層を選択的にエッチングして前記半導体層を局所的に露出させ、
前記半導体層を露出させた領域の第１濃度領域をエッチングすることにより、局所的に露出させた前記第２濃度領域を含むチャネル形成領域と、残存する前記第１濃度領域及び前記第２濃度領域を含む不純物領域を形成し、
前記チャネル形成領域及び前記第１の絶縁層上に第２の絶縁層を形成し、
前記第１の絶縁層及び前記第２の絶縁層を介して、前記チャネル形成領域及び前記不純物領域の一部と重なる導電層を形成し、
前記導電層をマスクとして、前記第１の絶縁層及び前記第２の絶縁層をエッチングすることにより前記不純物領域の一部を露出させ、
少なくとも、前記露出させた不純物領域上に金属層を形成し、
熱処理を行うことにより、前記不純物領域及び前記金属層が接する領域の一部をシリサイド化して、前記不純物領域の一部にシリサイド領域を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項８において、
前記金属層は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記第２の絶縁層の膜厚は１ｎｍ乃至２０ｎｍの範囲で形成することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項７乃至請求項１０のいずれか一において、
前記半導体層に形成する前記第１濃度領域は、１×１０１６乃至１×１０２２ａｔｏｍｓ／ｃｍ３の濃度で不純物元素含むように形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に薄膜トランジスタを形成する研究が盛んに行われている。薄膜トランジスタは、優れた特性を有するため、各種機能性回路を作製することが可能である。例えば、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の集積回路を作製することができる。
【０００３】
ＣＰＵ等の集積回路は、携帯端末やコンピュータ等の各種電子機器に用途が拡大しているが、電子機器の高機能化に伴い、電源寿命が短くなる問題が生じている。電源寿命の低下を抑えるためには、ＣＰＵ等の集積回路の低電圧動作及び低消費電力化が求められる。
【０００４】
消費電力を低減する方法として、回路の動作電圧を低電圧化する方法がある。回路の動作電圧を下げるには、回路に用いている薄膜トランジスタのしきい値電圧を下げることが有効である。薄膜トランジスタのしきい値を下げるには、薄膜トランジスタのサブスレッショルド特性を改善することが有効である。サブスレッショルド特性の改善方法として、薄膜トランジスタのシリコン膜厚を薄くする方法やゲート絶縁層を薄膜化する方法がある。
【０００５】
例えば、特許文献１には、島状の非単結晶シリコン層を形成した後、レジスト層を用いてチャネル領域を選択的にエッチングしてチャネル領域のシリコン膜厚を選択的に薄くすることが記載されている。
【特許文献１】特開昭６１−４８９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、チャネル領域を選択的にエッチングしてチャネル領域のシリコン膜厚を薄くする方法では、フォトリソグラフィー工程によりレジスト層を形成してチャネル領域を選択的にエッチングする必要がある。この場合、マスク合わせに高度な精度が要求され、チャネル領域のみを開口するレジスト層を形成するのが非常に困難となる。マスクの位置がずれるとチャネル領域以外のソース領域又はドレイン領域の一部が薄膜化してしまう。
【０００７】
一方、オン電流の低下を防ぐためには、ソース領域及びドレイン領域の抵抗は出来るだけ小さくすることが望ましい。ソース領域及びドレイン領域は、半導体層に一導電型を付与する不純物元素を電界で加速して注入することで形成される。しかし、チャネル領域を薄膜化する工程を経た結果、ソース領域及びドレイン領域の一部が他の領域に比べて薄膜化されている場合には、添加する不純物元素の濃度制御がうまくいかず十分な低抵抗化を図ることができない。例えば、ソース領域又はドレイン領域において、薄膜化されていない部分の抵抗を低減するように不純物元素の添加を行うと、薄膜化された部分の抵抗が高くなってしまう。一方、薄膜化された部分の抵抗を低減するように不純物元素の添加を行うと、薄膜化されていない部分の抵抗を十分に低くすることができなくなってしまう。
【０００８】
上記問題を鑑み、本発明はオン電流の低下を抑制しつつ、低電圧動作及び低消費電力化を実現するための新規な構造の半導体装置及びその半導体装置の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の構成は、一対の不純物領域の間に設けられたチャネル形成領域を含む島状半導体層と、不純物領域上に設けられた第１の絶縁層と、チャネル形成領域及び第１の絶縁層上に設けられた第２の絶縁層と、第１の絶縁層及び第２の絶縁層を介して不純物領域と重なり、且つ第２の絶縁層を介してチャネル形成領域と重なる導電層を有し、チャネル形成領域の膜厚が不純物形成領域の膜厚よりも薄いことを特徴とする。
【００１０】
また、本発明の半導体装置の構成は、一対の不純物領域の間に設けられたチャネル形成領域と不純物領域の一部に接して設けられたシリサイド領域とを含む島状半導体層と、不純物領域上に設けられた第１の絶縁層と、チャネル形成領域及び第１の絶縁層上に設けられた第２の絶縁層と、第１の絶縁層及び第２の絶縁層を介して不純物領域と重なり、且つ第２の絶縁層を介してチャネル形成領域と重なる導電層を有し、チャネル形成領域の膜厚が不純物形成領域の膜厚よりも薄いことを特徴とする。
【００１１】
上記構成において、チャネル形成領域の膜厚は０．５ｎｍ以上１００ｍの膜厚とすることが好ましい。
【００１２】
また、上記構成において、薄膜トランジスタのゲート絶縁層として機能する第２の絶縁層の厚さは、１ｎｍ以上２０ｎｍ以下の膜厚とすることが好ましい。また、第１の絶縁層は第２の絶縁層より厚くすることが好ましい。
【００１３】
また、本発明の作製方法の一は、島状の半導体層を形成し、該半導体層に不純物元素を添加して、半導体層に表面側から順に第１濃度領域及び該第１濃度領域よりも不純物濃度が低い第２濃度領域を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層を選択的にエッチングして半導体層を局所的に露出させ、半導体層を露出させた領域の第１濃度領域をエッチングすることにより、局所的に露出させた第２濃度領域を含むチャネル形成領域と、残存する第１濃度領域及び第２濃度領域を含む不純物領域を形成し、チャネル形成領域及び前記第１の絶縁層上に第２の絶縁層を形成し、第１の絶縁層及び第２の絶縁層を介して、チャネル形成領域及び不純物領域の一部と重なる導電層を形成することを特徴とする。
【００１４】
また、本発明の作製方法の一は、島状の半導体層を形成し、該半導体層に不純物元素を添加して、半導体層に表面側から順に第１濃度領域及び該第１濃度領域よりも不純物濃度が低い第２濃度領域を形成し、半導体層上に第１の絶縁層を形成し、第１の絶縁層を選択的にエッチングして半導体層を局所的に露出させ、半導体層を露出させた領域の第１濃度領域をエッチングすることにより、局所的に露出させた第２濃度領域を含むチャネル形成領域と、残存する第１濃度領域及び第２濃度領域を含む不純物領域を形成し、チャネル形成領域及び第１の絶縁層上に第２の絶縁層を形成し、第１の絶縁層及び第２の絶縁層を介して、チャネル形成領域及び不純物領域の一部と重なる導電層を形成し、導電層をマスクとして、第１の絶縁層及び前記第２の絶縁層をエッチングすることにより不純物領域の一部を露出させ、少なくとも、露出させた不純物領域上に金属層を形成し、熱処理を行うことにより、不純物領域及び金属層が接する領域の一部をシリサイド化して、不純物領域の一部にシリサイド領域を形成することを特徴とする。
【００１５】
上記作製方法において、半導体層を膜厚１０ｎｍ以上２００ｎｍ以下の範囲で形成した後、エッチングして薄膜化し、チャネル形成領域の膜厚を０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成してもよい。
【００１６】
また、上記作製方法において、薄膜トランジスタのゲート絶縁層として機能する第２の絶縁層の厚さは、１ｎｍ以上２０ｎｍ以下の膜厚とすることが好ましい。また、第１の絶縁層は第２の絶縁層より厚くすることが好ましい。
【発明の効果】
【００１７】
本発明を適用してチャネル形成領域を局所的に薄膜化することで、オン電流の低下を抑制しつつ、サブスレッショルド特性を改善してしきい値電圧を下げることができる。その結果、低電圧動作が可能となり、低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨に逸脱することなく、その形態及び詳細を様々に変更しうることは、以下に示す実施の形態の記載内容に限定して解釈されるものではない。尚、以下に説明する本発明の構成において、同じものを指す符号は異なる図面で共通して用いる場合がある。
【００１９】
（実施の形態１）
図１は、本発明に掛かる半導体装置の主要な構成を説明するための上面図及び断面図である。図１は特に薄膜トランジスタの構成を示しており、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）における波線Ｏ−Ｐ間の断面図、図１（Ｃ）は図１（Ａ）における波線Ｑ−Ｒ間の断面図を示している。尚、図１（Ａ）は一部薄膜等を省略している。
【００２０】
図１に示す薄膜トランジスタ１４０は、絶縁表面を有する基板１００上に設けられている。薄膜トランジスタ１４０は、チャネル形成領域１０８及び不純物領域１２０が形成された半導体層１３０と、半導体層１３０の不純物領域１２０上に設けられた絶縁層１１０と、半導体層１３０のチャネル形成領域１０８及び絶縁層１１０上に設けられた絶縁層１１２と、絶縁層１１２を介してチャネル形成領域１０８及び不純物領域１２０に重なる導電層１１４と、で構成されている。
【００２１】
基板１００としては、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｒａｔｏｒ）基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。
【００２２】
基板１００上に半導体層１３０が形成されている。基板１００と半導体層１３０の間には、下地絶縁層として機能する絶縁層１０２、絶縁層１０３を設けても良い。下地絶縁層は、基板１００から半導体層１３０へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板１００の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることができる。
【００２３】
絶縁層１０２、１０３は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層１０２、１０３の積層としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン膜、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成しても良い。
【００２４】
半導体層１３０は島状に形成されている。半導体層１３０は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。ＳＯＩ基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。
【００２５】
半導体層１３０はチャネル形成領域１０８と、一対の不純物領域１２０と、を有する。不純物領域１２０は、一部又は全部がソース領域又はドレイン領域として機能する。不純物領域１２０には一導電型を付与する不純物元素が添加されている。また、チャネル形成領域１０８に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域１０８は、絶縁層１１２のみを介して導電層１１４と重なる領域の半導体層１３０に形成されており、一対の不純物領域１２０の間に位置するものである。
【００２６】
チャネル形成領域１０８は不純物領域１２０に比べて膜厚が薄くなっている。チャネル形成領域１０８の膜厚は０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成するとよい。チャネル形成領域１０８を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。
【００２７】
また、不純物領域１２０は、不純物濃度が異なる領域を有する。具体的には、不純物領域１２０の表面側に形成された第１濃度領域１０５と、不純物領域１２０の下方側に形成された第２濃度領域１０６を有する。不純物領域１２０の表面側に形成された第１濃度領域１０５は、不純物領域１２０の下方側に形成された第２濃度領域１０６に比べて不純物濃度が高いものとする。なお、第１濃度領域１０５及び第２濃度領域１０６は濃度が一様でなく、明確な境界はできにくい。ここでは、第１濃度領域１０５及び第２濃度領域１０６の境界は点線で示す。
【００２８】
また、半導体層１３０にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する低濃度不純物領域を形成しても良い。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域の間に形成することができる。また、ＬＤＤ領域は、ソース領域又はドレイン領域として機能する不純物領域１２０のピーク濃度と比較して、不純物濃度が低いものとする。
【００２９】
絶縁層１１０は不純物領域１２０に接して形成されている。また、絶縁層１１０は、半導体層１３０上に、チャネル形成領域１０８と重なる領域に開口を有するように形成されているともいえる。絶縁層１１０の厚さは５ｎｍ以上３００ｎｍ以下、好ましくは、１０ｎｍ以上２００ｎｍの範囲で形成するとよい。
【００３０】
チャネル形成領域１０８と絶縁層１１０に接して絶縁層１１２が形成されている。絶縁層１１２は薄膜トランジスタ１４０のゲート絶縁層として機能する。ゲート絶縁層として機能する絶縁層１１２は、導電層１１４と半導体層１３０の短絡、リーク電流の発生、静電破壊等を防止するために、膜厚が均一に形成されることが好ましい。
【００３１】
また、絶縁層１１０を絶縁層１１２に比べて厚くすることにより、不純物領域１２０と導電層１１４が絶縁層１１０を介して形成する容量を小さくすることができる。また、絶縁層１１０を１０ｎｍ以上の厚さとすることにより、導電層１１４をドライエッチングにより加工する際に、オーバーエッチングによる不純物領域１２０の消失を防ぐことができる。
【００３２】
次に、図１に示す薄膜トランジスタの作製方法について図２から図４を用いて具体的に説明する。
【００３３】
まず、基板１００上に下地絶縁層として機能する絶縁層１０２、１０３を介して半導体層１０４を形成する（図２（Ａ）参照）。
【００３４】
基板１００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いる。絶縁層１０２、１０３は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層１０２、１０３は、基板１００から半導体層１０４へアルカリ金属等が拡散し、半導体層１０４が汚染することを防ぐブロッキング層として機能する。また、基板１００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層１０２、１０３は、基板１００からの不純物拡散や基板１００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を２層の積層構造としているが、単層構造としてもよいし、３層以上の積層構造としてもよい。
【００３５】
半導体層１０４は、ＣＶＤ法やスパッタリング法を用いて、シリコンを主成分とする材料を用いて形成するのが好ましい。具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。例えば、半導体層１０４は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。また、半導体層１０４は、膜厚１０ｎｍ乃至１５０ｎｍの範囲、好ましくは３０ｎｍ乃至１００ｎｍの範囲で形成する。なお、半導体層はあらかじめ厚く形成した後、該厚く形成した半導体層をエッチングすることにより薄膜化してもよい。
【００３６】
次に、半導体層１０４に対して、一導電型を付与する不純物元素を添加し、第１濃度領域１０５と第２濃度領域１０６を形成する（図２（Ｂ）参照）。第１濃度領域１０５は、第２濃度領域１０６と比較して不純物濃度が高くなるように形成する。具体的には、第１濃度領域１０５に含まれる不純物元素の濃度は１×１０１９ａｔｏｍｓ／ｃｍ３乃至５×１０２１ａｔｏｍｓ／ｃｍ３の範囲とし、第２濃度領域１０６に含まれる不純物元素の濃度は１×１０１９ａｔｏｍｓ／ｃｍ３以下とするのが好ましい。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。
【００３７】
半導体層１０４に対する一導電型を付与する不純物元素の添加は、ドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。例えば、ドーピング法を用いて低加速電圧で不純物元素の添加を行うことにより、半導体層１０４の表面側と下方側とに異なる濃度の不純物領域を形成することができる。本実施の形態では、半導体層１０４の表面側に第１濃度領域１０５が形成され、半導体層１０４の下方側に第１濃度領域よりも低濃度である第２濃度領域１０６が形成される。不純物元素のドーピングを行う際の加速電圧の条件としては、１ｋｅＶ以上５０ｋｅＶ以下、好ましくは１ｋｅＶ以上１０ｋｅＶ以下を選択すればよい。加速電圧を適宜選択することで、半導体層１０４に形成される第１濃度領域１０５及び第２濃度領域１０６それぞれの膜厚、濃度等を制御することが可能である。
【００３８】
なお、半導体層１０４に対する一導電型を付与する不純物元素の添加は、島状の半導体層を形成する前に行ってもよい。
【００３９】
次に第１濃度領域１０５上に絶縁層１１０（以下、第１の絶縁層１１０ともいう）を形成する（図２（Ｃ）参照）。第１の絶縁層１１０は、ＣＶＤ法やスパッタリング法や塗布法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。第１の絶縁層１１０は膜厚２０ｎｍ以上３００ｎｍ以下、好ましくは、５０ｎｍ以上２００ｎｍの範囲で形成する。
【００４０】
次に、第１の絶縁層１１０を選択的に除去して、第１濃度領域１０５の一部を局所的に露出させる（図３（Ａ）参照）。第１の絶縁層１１０の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去してもよい。
【００４１】
次に、第１の絶縁層１１０をマスクとして、露出された第１濃度領域１０５を選択的に除去して第２濃度領域１０６を露出させた半導体層１３０を形成する（図３（Ｂ）参照）。その際、第２濃度領域１０６の表面は一部除去されても構わない。半導体層１３０において、第１濃度領域１０５の除去により第２濃度領域１０６が露出された領域は、図１に示される薄膜トランジスタ１４０のチャネル形成領域１０８となる。つまり、第２濃度領域１０６の一部が、チャネル形成領域１０８を形成する。なお、後の工程で、チャネル形成領域１０８を形成する第２濃度領域１０６に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。
【００４２】
また、第１濃度領域１０５がチャネル形成領域１０８を挟むように残存する。半導体層１３０において、残存する第１濃度領域１０５及び当該第１濃度領域１０５下方の第２濃度領域１０６は、図１に示される薄膜トランジスタ１４０の不純物領域１２０を形成する。不純物領域１２０は、その一部又は全体がソース領域又はドレイン領域として機能する領域である。
【００４３】
なお、第１濃度領域１０５の除去は、ウエットエッチング法あるいはドライエッチング法を用いて行う。このとき、どちらのエッチング法を用いる場合でも、あらかじめ設定した時間でエッチング処理を行う。ドライエッチング法を用いる場合には、チャネル形成領域１０８の表面に反応生成物が形成されないような条件を用いるとよい。例えば、ドライエッチングガスとして、Ｃｌ２ガスなどを用いてドライエッチングを行うとよい。ＣＨＦ３ガスなどを用いてドライエッチングを行うと、チャネル形成領域１０８の表面に反応生成物が形成されるが、その場合には、チャネル形成領域１０８の表面をさらに除去することにより、清浄な表面を形成することができる。以下、本明細書で清浄な表面とは、反応生成物などを含む汚染層やアモルファス化した変質層などが無い表面を示す。
【００４４】
なお、チャネル形成領域１０８の厚さは０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成する。
【００４５】
次に、第１の絶縁層１１０及びチャネル形成領域１０８上に絶縁層１１２（以下、第２の絶縁層１１２ともいう）を形成する（図３（Ｃ）参照）。第２の絶縁層１１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。また、第２の絶縁層１１２は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。第２の絶縁層１１２は、膜厚１ｎｍ以上５０ｎｍ以下、好ましくは膜厚１ｎｍ以上２０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下の範囲で形成する。本実施の形態では、第２の絶縁層１１２として酸化窒化シリコン層を膜厚５ｎｍで形成する。
【００４６】
また、第２の絶縁層１１２は、プラズマ処理による固相酸化若しくは固相窒化を用いてチャネル形成領域１０８上のみに形成してもよい。例えば、チャネル形成領域１０８を、プラズマ処理により酸化又は窒化して、第２の絶縁層１１２を形成することができる。
【００４７】
プラズマ処理による固相酸化処理若しくは固相窒化処理は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用して行うことが好ましい。前記条件を用いることにより、固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得ることができる。
【００４８】
プラズマ処理によりチャネル形成領域１０８の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）と、水素（Ｈ２）と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理によりチャネル形成領域１０８の表面を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００４９】
ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図１１に示す。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御することも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態では基板１００上に絶縁層１０２、１０３、島状の半導体層１０４を順に積層形成し、チャネル形成領域１０８が露出したものに相当する。
【００５０】
以下、図１１に示すプラズマ処理装置１０８０を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。
【００５１】
まず、図１１に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｎｍ以上６０ｍｍ以下）程度である。
【００５２】
次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。
【００５３】
マイクロ波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
【００５４】
プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。
【００５５】
図１１に示す装置を用いた高密度プラズマ処理により形成される好適な第２の絶縁層１１２の一例は、酸素を含む雰囲気下のプラズマ処理によりチャネル形成領域１０８の一表面上に０．５ｎｍ以上２０ｎｍ以下の厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理によりチャネル形成領域１０８の一表面上に０．５ｎｍ以上２０ｎｍ以下の厚さで酸化シリコン層を形成する。その後、続けて窒素を含む雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ以上１．５ｎｍ以下の範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略１ｎｍの深さに窒素を２０原子％以上５０原子％以下の割合で含有した構造となる。また、高密度プラズマ処理により絶縁層１１０の表面も酸化又は窒化することができる。
【００５６】
例えば、チャネル形成領域１０８を形成し、該チャネル形成領域の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００５７】
上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁層として機能する信頼性の高い絶縁層を形成することができる。
【００５８】
次に、第２の絶縁層１１２を介して、チャネル形成領域１０８および不純物領域１２０の一部に重なるように導電層１１４を形成する（図４参照）。導電層１１４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。導電層１１４は、これらの材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工することができる。また、導電層１１４は、単層構造でもよいし積層構造としてもよい。導電層１１４は、膜厚１０ｎｍ乃至１０００ｎｍ、好ましくは膜厚１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成する。
【００５９】
なお、導電層１１４を形成した後に、熱処理を行うことにより、不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、熱処理は不純物元素の添加後行っても良いし、導電層１１４の形成前のいずれかの工程で行っても良い。
【００６０】
以上により、本発明を適用した薄膜トランジスタ１４０を形成することができる。なお、本実施の形態で示した薄膜トランジスタ（ＴＦＴ）の構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。
【００６１】
また、本実施の形態ではゲート電極として単層の導電層を形成する例を示したが、本発明は特に限定されるものではない。ゲート電極の側面をテーパ形状にしてもよいし、ゲート電極を２層以上の導電層の積層構造としてもよい。
【００６２】
以下に、半導体装置を本実施の形態に基づいた構造にすることにより、薄膜トランジスタのオン特性が向上することを、論理計算により示す。計算には、ｓｙｎｏｐｓｙｓ社製ＴＣＡＤソフト、Ｓｅｎｔａｕｒｕｓを用いた。図１２（Ａ）、図１２（Ｂ）及び図１２（Ｃ）は理論計算に用いた薄膜トランジスタの構造を示す断面図である。該断面図は、図１（Ｂ）に対応するものである。
【００６３】
図１２（Ａ）は、本実施の形態に基づいた半導体装置であり、基板１２０１上に薄膜トランジスタ１２００が形成されている。薄膜トランジスタ１２００は、チャネル形成領域１２０２及び当該チャネル形成領域１２０２を挟むように位置する不純物領域１２０８と、該不純物領域１２０８上に接する絶縁層１２０４と、チャネル形成領域１２０２及び絶縁層１２０４上に接する絶縁層１２０５と、該絶縁層１２０５を介してチャネル形成領域１２０２上に位置する導電層１２０６と、を具備する。なお、導電層１２０６は、絶縁層１２０４及び絶縁層１２０５を介して不純物領域１２０８上にも位置している。また、不純物領域１２０８は、不純物濃度が異なる領域を有する。具体的には、不純物領域１２０８の表面側に形成された第１濃度領域１２０３と、不純物領域１２０８の下方側に形成された第２濃度領域１２０７を有する。第１濃度領域１２０３及び第２濃度領域１２０７は濃度が一様でなく、明確な境界は区別できにくいため、ここでは便宜的に第１濃度領域１２０３及び第２濃度領域１２０７の境界を点線で示す。チャネル形成領域１２０２は厚さが５ｎｍであり、不純物領域１２０８は厚さが１００ｎｍであり、チャネル形成領域１２０２の厚さが不純物領域１２０８に比べて薄くなっている。不純物領域１２０８は、加速電圧１０ｋＶで不純物元素としてリンを添加しており、深さ方向の濃度分布を持っているものとする。絶縁層１２０４は厚さ１０ｎｍであり、絶縁層１２０５は厚さが５ｎｍである。絶縁層１２０５は薄膜トランジスタ１２００のゲート絶縁層として機能する。チャネル形成領域１２０２上に絶縁層１２０５を介して導電層１２０６がある。導電層１２０６は、不純物領域１２０８と一部領域が重なっており、導電層１２０６及び不純物領域１２０８の重なりの幅Ｄ２は０．５μｍである。また、チャネル形成領域１２０２の幅Ｄ１は薄膜トランジスタ１２００のゲート長に対応するものである。以下、図１２（Ａ）に示す薄膜トランジスタ１２００を構造Ａとする。
【００６４】
図１２（Ｂ）に示す半導体装置は、基板１２１１上に薄膜トランジスタ１２１０が形成されている。薄膜トランジスタ１２１０は、チャネル形成領域１２１２及び当該チャネル形成領域１２１２を挟むように位置する不純物領域１２１３と、該不純物領域１２１３上に接する絶縁層１２１４と、チャネル形成領域１２１２及び絶縁層１２１４上に接する絶縁層１２１５と、該絶縁層１２１５を介してチャネル形成領域１２１２上に位置する導電層１２１６と、を具備する。なお、導電層１２１６は、絶縁層１２１４及び絶縁層１２１５を介して不純物領域１２１３上にも位置している。チャネル形成領域１２１２は厚さが１０ｎｍであり、不純物領域１２１３は厚さが１０ｎｍであり、チャネル形成領域１２１２及び不純物領域１２１３は略同じ膜厚で、共に厚さが１０ｎｍ程度と薄くなっている。絶縁層１２１４は厚さが１０ｎｍであり、絶縁層１２１５は厚さが５ｎｍである。絶縁層１２１５は薄膜トランジスタ１２１０のゲート絶縁層として機能する。チャネル形成領域１２１２上に絶縁層１２１５を介して導電層１２１６がある。導電層１２１６は、不純物領域１２１３と一部領域が重なっており、導電層１２１６及び不純物領域１２１３の重なりの幅Ｄ２は０．５μｍである。また、チャネル形成領域１２１２の幅Ｄ１は薄膜トランジスタ１２１０のゲート長に対応するものである。以下、図１２（Ｂ）に示す薄膜トランジスタ１２１０を構造Ｂとする。
【００６５】
図１２（Ｃ）に示す半導体装置は、基板１２２１上に薄膜トランジスタ１２２０が形成されている。薄膜トランジスタ１２２０は、チャネル形成領域１２２２及び当該チャネル形成領域１２２２を挟むように位置する不純物領域１２２８と、該不純物領域１２２８上に接する絶縁層１２２４と、チャネル形成領域１２２２及び絶縁層１２２４上に接する絶縁層１２２５と、該絶縁層１２２５を介してチャネル形成領域１２２２上に位置する導電層１２２６と、を具備する。なお、導電層１２２６は、絶縁層１２２４及び絶縁層１２２５を介して不純物領域１２２８上にも位置している。また、不純物領域１２２８は、不純物濃度が異なる領域を有する。具体的には、不純物領域１２２８の表面側に形成された第１濃度領域１２２３と、不純物領域１２２８の下方側に形成された第２濃度領域１２２７を有する。第１濃度領域１２２３及び第２濃度領域１２２７は濃度が一様でなく、明確な境界は区別できにくいため、ここでは便宜的に、第１濃度領域１２２３及び第２濃度領域１２２７の境界は点線で示す。チャネル形成領域１２２２は厚さが１００ｎｍであり、不純物領域１２２８は厚さが１００ｎｍであり、チャネル形成領域１２２２と不純物領域１２２８は略同じ膜厚で、共に厚さが１００ｎｍ程度と厚くなっている。不純物領域１２２８は、加速電圧１０ｋＶで不純物元素としてリンを添加しており、深さ方向の濃度分布を持っている。絶縁層１２２４は厚さが１０ｎｍであり、絶縁層１２２５は厚さが５ｎｍである。絶縁層１２２５は薄膜トランジスタ１２２０のゲート絶縁層として機能する。チャネル形成領域１２２２上に絶縁層１２２５を介して導電層１２２６がある。導電層１２２６は、不純物領域１２２８と一部領域が重なっており、導電層１２２６及び不純物領域１２２８の重なりの幅Ｄ２は０．５μｍである。また、チャネル形成領域１２２２の幅Ｄ１は薄膜トランジスタ１２２０のゲート長に対応するものである。以下、図１２（Ｃ）に示す薄膜トランジスタ１２２０を構造Ｃとする。
【００６６】
図１３（Ａ）は、図１２（Ａ）乃至（Ｃ）に示した構造Ａ乃至構造Ｃの薄膜トランジスタにおいて、ドレイン電圧１Ｖの時のドレイン電流−ゲート電圧特性から求めたサブスレッショルド値を示している。図１３（Ａ）に示すグラフは、横軸はチャネル長（Ｄ１の幅）（μｍ）、縦軸はサブスレッショルド値（ｍＶ／ｄｅｃ）を示す。
【００６７】
図１３（Ｂ）は、図１２（Ａ）乃至（Ｃ）に示した構造Ａ乃至構造Ｃの薄膜トランジスタにおいて、ドレイン電圧１Ｖ、ゲート電圧３Ｖの時のドレイン電流値を示している。図１３（Ｂ）に示すグラフは、横軸はチャネル長（Ｄ１の幅）（μｍ）、縦軸はドレイン電流値（Ａ）を示す。
【００６８】
図１３（Ａ）及び図１３（Ｂ）のグラフから、構造Ａは、構造Ｂと比較してオン電流値（トランジスタがオン状態のドレイン電流を示す。）が大きいことがわかる。また、構造Ａは、構造Ｃと比較してサブスレッショルド値が小さいことがわかる。なお、構造Ａと構造Ｂのサブスレッショルド値は同程度に小さく、構造Ａと構造Ｃのオン電流値は同程度に大きいことがわかる。以上の結果から、本実施の形態に示すように、不純物領域と比べてチャネル形成領域の膜厚を薄くし、且つチャネル形成領域の膜厚を０．５ｎｍ乃至５０ｎｍ程度と薄膜化することで、サブスレッショルド値が小さく、かつ、オン電流値（ドレイン電流値）が大きい薄膜トランジスタを作製することができることがわかる。
【００６９】
以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができ、かつ、オン電流の低下を抑えることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。
【００７０】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
【００７１】
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる作製方法で半導体装置を作製する例について図５を用いて説明する。
【００７２】
図５は、本発明に掛かる半導体装置の主要な構成を説明するための上面図及び断面図である。図５は特に薄膜トランジスタの構成を示しており、図５（Ａ）は上面図、図５（Ｂ）は図５（Ａ）における波線Ｏ−Ｐ間の断面図、図５（Ｃ）は図５（Ａ）における波線Ｑ−Ｒ間の断面図を示している。尚、図５（Ａ）は一部薄膜等を省略している。
【００７３】
図５に示す薄膜トランジスタ５４０は、絶縁表面を有する基板５００上に設けられている。薄膜トランジスタ５４０は、チャネル形成領域５０８、不純物領域５２０及び金属シリサイド領域５０７が形成された半導体層５３０と、半導体層５３０の不純物領域５２０上の一部に設けられた絶縁層５１０と、半導体層５３０のチャネル形成領域５０８及び絶縁層５１０上に設けられた絶縁層５１２と、絶縁層５１２を介してチャネル形成領域５０８と不純物領域５２０に重なる導電層５１４と、で構成されている。
【００７４】
基板５００としては、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。
【００７５】
基板５００上に半導体層５３０が形成されている。基板５００と半導体層５３０の間には、下地絶縁層として機能する絶縁層５０２、絶縁層５０３を設けても良い。下地絶縁層は、基板５００から半導体層５３０へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板５００の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることができる。
【００７６】
絶縁層５０２、５０３は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層５０２、５０３の積層としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン膜、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成しても良い。
【００７７】
半導体層５３０は島状に形成されている。半導体層５３０は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。ＳＯＩ基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。
【００７８】
半導体層５３０はチャネル形成領域５０８と、一対の不純物領域５２０とを有する。不純物領域５２０は、一部又は全部がソース領域又はドレイン領域として機能する。不純物領域５２０には一導電型を付与する不純物元素が添加されている。また、不純物領域５２０の一部は金属シリサイド領域５０７を有する。また、チャネル形成領域５０８に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域５０８は絶縁層５１２のみを介して導電層５１４と重なる領域に形成されており、一対の不純物領域５２０の間に位置するものである。
【００７９】
チャネル形成領域５０８は不純物領域５２０に比べて膜厚が薄くなっている。チャネル形成領域５０８の膜厚は０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成するとよい。チャネル形成領域５０８を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。
【００８０】
不純物領域５２０は、不純物濃度が異なる領域を有する。具体的には、不純物領域５２０の表面側に形成された第１濃度領域５０５と、不純物領域５２０の下方側に形成された第２濃度領域５０６を有する。不純物領域５２０は、表面側に形成された第１濃度領域５０５が下方側に形成された第２濃度領域５０６に比べて不純物濃度が高いものとする。なお、第１濃度領域５０５及び第２濃度領域５０６は濃度が一様でなく、明確な境界はできにくいため、点線で示している。また、不純物領域５２０は、一部に金属シリサイド領域５０７を有する。
【００８１】
また、半導体層５３０にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する低濃度不純物領域を形成しても良い。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域の間に形成することができる。また、低濃度不純物領域は、ソース領域又はドレイン領域として機能する不純物領域５２０のピーク濃度と比較して、不純物濃度が低いものとする。
【００８２】
不純物領域５２０上の一部に接して絶縁層５１０が形成されている。絶縁層５１０の厚さは５ｎｍ以上３００ｎｍ以下、好ましくは、１０ｎｍ以上２００ｎｍの範囲で形成するとよい。絶縁層５１０を厚くすることにより、不純物領域５２０と導電層５１４により形成される容量を小さくすることができる。また、絶縁層５１０を１０ｎｍ以上の厚さとすることにより、導電層５１４をドライエッチングにより加工する際に、オーバーエッチングによる不純物領域５２０の消失を防ぐことができる。
【００８３】
なお、絶縁層５１０は、不純物領域５２０の第１濃度領域５０５に接して形成されている。不純物領域５２０において、絶縁層５１０が接して形成されていない領域の表面には、金属シリサイド領域５０７が形成されている。
【００８４】
チャネル形成領域５０８と絶縁層５１０上に絶縁層５１２が形成されている。絶縁層５１２は薄膜トランジスタ５４０のゲート絶縁層として機能する。ゲート絶縁層として機能する絶縁層５１２は導電層５１４と半導体層５３０の短絡、リーク電流の発生、静電破壊を防止するために、均一な膜厚で形成されることが好ましい。
【００８５】
次に、図５に示す薄膜トランジスタの作製方法について図６を用いて具体的に説明する。
【００８６】
基板５００上に絶縁層５０２、５０３を介して島状の半導体層を形成する。該半導体層に一導電型を付与する不純物元素を添加して、半導体層の表面側に第１濃度領域５０５を、半導体層の下方側に第２濃度領域５０６を形成する。第１濃度領域５０５は、第２濃度領域５０６と比較して不純物濃度が高いものとする。次に、島状の半導体層を覆うように絶縁層５１０を形成した後、該絶縁層５１０を選択的に除去して、半導体層に形成された第１濃度領域５０５の一部を露出させる。次に、絶縁層５１０をマスクとして露出された第１濃度領域５０５を選択的に除去し、第２濃度領域５０６を露出させた半導体層５３０を形成する。半導体層５３０において、第２濃度領域５０６が露出した領域はチャネル形成領域５０８となり、残存した第１濃度領域５０５及び当該第１濃度領域５０５下方の第２濃度領域５０６は不純物領域５２０を形成する。次に、チャネル形成領域５０８及び絶縁層５１０上に絶縁層５１２を形成した後、該絶縁層５１２を介してチャネル形成領域５０８及び不純物領域５２０の一部と重なるように導電層５１４を形成する（図６（Ａ）参照）。導電層５１４の作製工程までは実施の形態１で示した基板１００、絶縁層１０２、１０３、半導体層１３０、第１濃度領域１０５、第２濃度領域１０６、絶縁層１１０、チャネル形成領域１０８、不純物領域１２０、絶縁層１１２、導電層１１４と同様であるので、説明は省略する。
【００８７】
所望の形状の導電層５１４を形成後、導電層５１４をマスクにして、絶縁層５１０及び絶縁層５１２を選択的に除去し、不純物領域５２０の一部を露出させる（図６（Ｂ）参照）。絶縁層５１０及び絶縁層５１２の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去してもよい。なお、絶縁層５１０は、導電層５１４及び不純物領域５２０が重なる領域に残存する。
【００８８】
次に、少なくとも露出した不純物領域５２０の表面に金属膜を成膜する。このとき、露出した不純物領域５２０表面に自然酸化膜が形成されている場合は、該自然酸化膜を除去した後に金属膜を形成する。金属膜は半導体層と反応してシリサイドを形成する材料を用いる。金属膜としては、例えばニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等を用いることができる。本実施の形態では金属膜としてニッケル膜を用い、室温の下、成膜電力５００Ｗ乃至１ｋＷの範囲でニッケル膜をスパッタ法により成膜する。
【００８９】
金属膜を成膜した後、熱処理によって金属シリサイド領域５０７を形成する。金属シリサイド領域５０７は、不純物領域５２０の一部に形成される。また、金属シリサイド領域５０７は、不純物領域５２０において、絶縁層５１０及び絶縁層５１２を介して導電層５１４と重ならない領域に形成される。金属シリサイド領域５０７の形成条件によっては、金属シリサイド領域５０７の一部は、絶縁層５１０及び絶縁層５１２を介して導電層５１４と重なる場合もあるが、チャネル形成領域５０８と接触しなければ特に問題とはならない。本実施の形態では、金属シリサイド領域５０７はニッケルシリサイドで形成される。なお、熱処理はＲＴＡやファーネスアニール等を用いることができる。
【００９０】
金属シリサイド領域５０７形成後、未反応の金属膜を除去する。例えば、金属膜としてニッケル膜を形成した場合、塩酸（ＨＣｌ）：硝酸（ＨＮＯ３）：純水（Ｈ２Ｏ）が３：２：１の比率で混合されたエッチング溶液を用いて未反応のニッケルを除去することが可能である。未反応の金属膜を除去すると、不純物領域５２０において、露出されむき出しになっていた領域のみ金属シリサイド領域５０７が形成されている（図６（Ｃ）参照）。
【００９１】
なお、金属シリサイド領域５０７を形成した後に、熱処理を行うことにより、不純物領域５２０或いはチャネル形成領域５０８に添加された不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。また、熱処理は不純物元素の添加後行っても良いし、導電層５１４の形成前のいずれかの工程で行っても良い。
【００９２】
以上により、本発明を適用した薄膜トランジスタ５４０を形成することができる。なお、本実施の形態で示したＴＦＴの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。
【００９３】
また、本実施の形態ではゲート電極として単層の導電層を形成する例を示したが、本発明は特に限定されるものではない。ゲート電極の側面をテーパ形状にしてもよいし、ゲート電極を２層以上の導電層の積層構造としてもよい。
【００９４】
以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができる。また、ソース領域及びドレイン領域の一部に金属シリサイド層を形成することにより、さらにオン電流の低下を抑えることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。
【００９５】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
【００９６】
（実施の形態３）
本実施の形態では、上記実施の形態１及び上記実施の形態２と異なる作製方法で半導体装置を作製する例について図７を用いて説明する。
【００９７】
図７は、本発明に掛かる半導体装置の主要な構成を説明するための上面図及び断面図である。図７は特に薄膜トランジスタの構成を示しており、図７（Ａ）は上面図、図７（Ｂ）は図７（Ａ）における波線Ｏ−Ｐ間の断面図、図７（Ｃ）は図７（Ａ）における波線Ｑ−Ｒ間の断面図を示している。尚、図７（Ａ）は一部薄膜等を省略している。
【００９８】
図７に示す薄膜トランジスタ７４０は、絶縁表面を有する基板７００上に設けられている。薄膜トランジスタ７４０は、チャネル形成領域７０８、低濃度不純物領域７１８及び高濃度不純物領域７１６が形成された半導体層７３０と、半導体層７３０の低濃度不純物領域７１８上に設けられた絶縁層７１０と、半導体層７３０のチャネル形成領域７０８と絶縁層７１０上に設けられた絶縁層７１２と、絶縁層７１２を介してチャネル形成領域７０８と低濃度不純物領域７１８に重なる導電層７１４と、で構成されている。
【００９９】
基板７００としては、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。
【０１００】
基板７００上に半導体層７３０が形成されている。基板７００と半導体層７３０の間には、下地絶縁層として機能する絶縁層７０２、絶縁層７０３を設けても良い。下地絶縁層は、基板７００から半導体層７３０へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板７００の表面に凹凸がある場合、下地絶縁層は平坦化する層として機能することができる。
【０１０１】
絶縁層７０２、７０３は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層７０２、７０３の積層としたが、もちろん単層構造でも３層以上の積層構造でもよい。例えば、本実施の形態のように２層の積層構造とする場合、１層目に窒化酸化シリコン膜、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成しても良い。
【０１０２】
半導体層７３０は島状に形成されている。半導体層７３０は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。ＳＯＩ基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。
【０１０３】
半導体層７３０はチャネル形成領域７０８と、低濃度不純物領域７１８と、高濃度不純物領域７１６とを有する。低濃度不純物領域７１８は、その一部又は全部がＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。高濃度不純物領域７１６は、その一部又は全部がソース領域又はドレイン領域として機能する。チャネル形成領域７０８は一対の高濃度不純物領域７１６の間に位置している。また、低濃度不純物領域７１８は、チャネル形成領域７０８と高濃度不純物領域７１６との間に位置している。低濃度不純物領域７１８及び高濃度不純物領域７１６には一導電型を付与する不純物元素が添加されており、低濃度不純物領域７１８は高濃度不純物領域７１６に比べて不純物元素濃度が低くなるように形成される。また、チャネル形成領域７０８に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域７０８は絶縁層７１２のみを介して導電層７１４と重なる領域に形成されており、高濃度不純物領域７１６の間に位置するものである。
【０１０４】
チャネル形成領域７０８は高濃度不純物領域７１６に比べて膜厚が薄くなっている。チャネル形成領域７０８の膜厚は０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成するとよい。チャネル形成領域７０８を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。
【０１０５】
低濃度不純物領域７１８は、不純物濃度が異なる領域を有する。具体的には低濃度不純物領域７１８の表面側に形成された第１濃度領域７０７と、低濃度不純物領域７１８の下方側に形成された第２濃度領域７０６を有する。第１濃度領域７０７は、第２濃度領域７０６と比較して不純物濃度が高いものとする。なお、第１濃度領域７０７及び第２濃度領域７０６は濃度が一様でなく、明確な境界はできにくい。ここでは、第１濃度領域７０７及び第２濃度領域７０６の境界は点線で示す。
【０１０６】
低濃度不純物領域７１８に接して絶縁層７１０が形成されている。絶縁層７１０の厚さは５ｎｍ以上３００ｎｍ以下、好ましくは、１０ｎｍ以上２００ｎｍの範囲で形成するとよい。絶縁層７１０を厚くすることにより、低濃度不純物領域７１８及び導電層７１４が絶縁層７１０を間に介して形成する容量を小さくすることができる。また、絶縁層７１０を１０ｎｍ以上の厚さとすることにより、導電層７１４をドライエッチングにより加工する際に、オーバーエッチングによる低濃度不純物領域７１８の消失を防ぐことができる。
【０１０７】
チャネル形成領域７０８と絶縁層７１０に接して絶縁層７１２が形成されている。絶縁層７１２は薄膜トランジスタ７４０のゲート絶縁層として機能する。ゲート絶縁層として機能する７１２は導電層７１４と半導体層７３０の短絡、リーク電流の発生、静電破壊等を防止するために、均一に形成されることが好ましい。
【０１０８】
次に、図７に示す薄膜トランジスタの作製方法について図８乃至図１０を用いて具体的に説明する。
【０１０９】
まず、基板７００上に下地絶縁層として機能する絶縁層７０２、７０３を介して半導体層７０４を形成する（図８（Ａ）参照）。
【０１１０】
基板７００は、ガラス基板、石英基板等の絶縁表面を有する基板を用いる。絶縁層７０２、７０３は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層７０２、７０３は、基板７００から半導体層７０４へアルカリ金属等が拡散し、半導体層７０４が汚染することを防ぐブロッキング層として機能する。また、基板７００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層７０２、７０３は、基板７００からの不純物拡散や基板７００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を２層の積層構造としているが、単層構造としてもよいし、３層以上の積層構造としてもよい。
【０１１１】
半導体層７０４は、ＣＶＤ法やスパッタリング法を用いて、シリコンを主成分とする材料を用いて形成するのが好ましい。具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。例えば、半導体層７０４は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。また、半導体層７０４は、膜厚１０ｎｍ乃至１５０ｎｍの範囲、好ましくは３０ｎｍ乃至１００ｎｍの範囲で形成する。なお、半導体層はあらかじめ厚く形成した後、該厚く形成した半導体層をエッチングすることにより薄膜化してもよい。
【０１１２】
次に、半導体層７０４に対して、一導電型を付与する不純物元素を添加し、第１濃度領域７０７及び第２濃度領域７０６を形成する（図８（Ｂ）参照）。第１濃度領域７０７に含まれる不純物元素の濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の範囲とする。第２濃度領域７０６は、第１濃度領域７０７と比較して不純物濃度を低く形成し、好ましくは不純物濃度が非常に低い真性半導体に近い濃度とする。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。
【０１１３】
半導体層７０４に対する不純物元素の添加はドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。ドーピング法を用いて低加速電圧で不純物元素の添加を行うことにより、半導体層７０４の表面側に第１濃度領域７０７を形成することができる。ドーピングを行う際の加速電圧条件としては、１ｋｅＶ以上５０ｅｋＶ以下、好ましくは１ｋｅＶ以上１０ｋｅＶ以下を選択すればよい。
【０１１４】
なお、半導体層７０４に対する一導電型を付与する不純物元素の添加は、島状の半導体層を形成する前に行ってもよい。
【０１１５】
次に第１濃度領域７０７上に絶縁層７１０（以下、第１の絶縁層７１０ともいう）を形成する（図８（Ｃ）参照）。第１の絶縁層７１０は、ＣＶＤ法やスパッタリング法や塗布法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。第１の絶縁層７１０は膜厚５ｎｍ以上３００ｎｍ以下、好ましくは、１０ｎｍ以上２００ｎｍの範囲で形成する。
【０１１６】
次に、第１の絶縁層７１０を選択的に除去して、第１濃度領域７０７の一部を露出させる（図９（Ａ）参照）。第１の絶縁層７１０の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去してもよい。
【０１１７】
次に、第１の絶縁層７１０をマスクとして、露出された第１濃度領域７０７を選択的に除去して第２濃度領域７０６を露出させた半導体層７３０を形成する。（図９（Ｂ）参照）。その際、第２濃度領域７０６の表面は一部除去されても構わない。半導体層７３０において、第１濃度領域７０７の除去により第２濃度領域７０６が露出された領域は、図７に示される薄膜トランジスタ７４０のチャネル形成領域７０８となる。また、第１濃度領域７０７は、チャネル形成領域７０８を挟むように残存する。
【０１１８】
なお、第１濃度領域７０７の除去は、ウエットエッチング法あるいはドライエッチング法を用いてあらかじめ決めた時間でエッチング処理を行う。ドライエッチング法を用いる場合には、チャネル形成領域７０８の表面に反応生成物が形成されないような条件を用いるとよい。例えば、ドライエッチングガスとして、Ｃｌ２ガスなどを用いてドライエッチングを行うとよい。ＣＨＦ３ガスなどを用いてドライエッチングを行うと、チャネル形成領域７０８の表面に反応生成物が形成されるが、その場合には、チャネル形成領域７０８の表面を除去することにより、清浄な表面を形成することができる。
【０１１９】
なお、チャネル形成領域７０８の厚さは０．５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で形成する。
【０１２０】
次に、第１の絶縁層７１０及びチャネル形成領域７０８上に絶縁層７１２（以下、第２の絶縁層７１２ともいう）を形成する（図８（Ｃ）参照）。第２の絶縁層７１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。また、第２の絶縁層７１２は、これらの材料のうち１つ又は複数を用いて、単層構造又は積層構造で形成する。第２の絶縁層７１２は、膜厚１ｎｍ以上５０ｎｍ以下、好ましくは膜厚１ｎｍ以上２０以下ｎｍ、より好ましくは１ｎｍ以上１０ｎｍ以下の範囲で形成する。本実施の形態では、第２の絶縁層７１２として酸化窒化シリコン層を膜厚５ｎｍで形成する。
【０１２１】
また、第２の絶縁層７１２は、プラズマ処理による固相酸化若しくは固相窒化を用いてチャネル形成領域７０８上のみに形成してもよい。例えば、チャネル形成領域７０８を、プラズマ処理により酸化又は窒化して、第２の絶縁層７１２を形成することができる。
【０１２２】
次に、第２の絶縁層７１２を介して、チャネル形成領域７０８および第１濃度領域７０７の一部に重なるように導電層７１４を形成する（図１０（Ａ）参照）。導電層７１４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。導電層７１４は、これらの材料を用いてＣＶＤ法やスパッタリング法により全面に形成した後、選択的にエッチングして所望の形状に加工することができる。また、導電層７１４は、単層構造でもよいし積層構造としてもよい。導電層７１４は、膜厚１０ｎｍ乃至１０００ｎｍ、好ましくは膜厚１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成する。
【０１２３】
次に、導電層７１４をマスクにして、第１の絶縁層７１０及び第２の絶縁層７１２を選択的に除去し、第１濃度領域７０７及び第２濃度領域７０６の一部を露出させる（図１０（Ｂ）参照）。第１の絶縁層７１０及び第２の絶縁層７１２のエッチングは、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去してもよい。なお、絶縁層７１０は、導電層７１４及び第１濃度領域７０７が重なる領域に残存する。
【０１２４】
次に、導電層７１４をマスクにして、半導体層７３０に対して第１濃度領域７０７と同一の導電型を付与する不純物元素を選択的に添加し、高濃度不純物領域７１６を形成する（図１０（Ｃ）参照）。高濃度不純物領域７１６は、具体的にはチャネル形成領域７０８を挟むように残存する第１濃度領域７０７及びその下方の第２濃度領域７０６で、導電層７１４と重ならない領域に形成される。高濃度不純物領域７１６に含まれる不純物元素の濃度は１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲とする。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。不純物元素の添加はドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。
【０１２５】
また、絶縁層７１０及び絶縁層７１２を介して導電層７１４と重なる領域に残存する第１濃度領域７０７及び第２濃度領域７０６は、低濃度不純物領域７１８を形成する。該低濃度不純物領域７１８は、チャネル形成領域７０８と高濃度不純物領域７１６に挟まれるように形成される。
【０１２６】
なお、高濃度不純物領域７１６を形成するための不純物元素の添加は、第１の絶縁層７１０及び第２の絶縁層７１２を除去せずに行っても良い。
【０１２７】
また、不純物元素を添加した後に、熱処理を行うことにより、不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至５５０℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。
【０１２８】
以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができ、かつ、オン電流の低下を抑えることができる。また、ＬＤＤ領域の形成によりドレイン電界強度が抑えられるため、信頼性を向上させることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。
【０１２９】
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
【０１３０】
（実施の形態４）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の集積回路に適用することができる。本実施の形態では、上記実施の形態１乃至３に示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。
【０１３１】
図１９に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態１乃至３に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用いて構成することが可能である。
【０１３２】
なお、図１９に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図１９に示すものに限定されるものではない。
【０１３３】
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０１３４】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０１３５】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１３６】
また、図１４には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【０１３７】
その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。
【０１３８】
なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶表示素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
【０１３９】
本発明を適用した半導体装置は、サブスレッショルド値を小さくすることができ、且つ、オン電流の低下を抑えることができる。よって、動作特性が向上し、回路駆動の高速化、低電圧動作化及び低消費電力化を図ることができる。
【０１４０】
また、上記実施の形態２に示すような金属シリサイド領域を有する構成のトランジスタを適用した場合、コンタクト抵抗（導電層及び半導体層の接触抵抗）を低減できるため、信号遅延等を防止できる。よって、より高速での回路駆動が可能となる。
【０１４１】
（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
【０１４２】
本実施の形態で示す半導体装置の上面構造の一例について、図１５（Ａ）を参照して説明する。図１５に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至３で示した本発明に係る薄膜トランジスタを適用することができる。
【０１４３】
また、図１５（Ｂ）、（Ｃ）に図１５（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した薄膜トランジスタで構成された薄膜集積回路２１３１上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１５（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１５（Ｃ）参照）。図１５（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
【０１４４】
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
【０１４５】
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１７（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１７（Ｂ）参照）またはリボン型の形状（図１７（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１４６】
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０１４７】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０１４８】
本発明を適用した半導体装置は低消費電力化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。また、非接触でデータの入出力を行う際の通信機器間の距離を伸ばすことができる。
【０１４９】
次に、本実施の形態に係る半導体装置の動作例について説明する。
【０１５０】
半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図１８（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図１８（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。
【０１５１】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。
【０１５２】
このように、通信手段（例えばリーダ／ライタ、又はリーダ或いはライタいずれかの機能を有する手段）から半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１５３】
また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１５４】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信手段３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１８（Ｂ）参照）。なお、通信手段３２００は、例えばリーダ／ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物３２２０が含む半導体装置３２３０に通信手段３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に通信手段３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１８（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。また、非接触でデータの入出力を行う際の通信機器間の距離を伸ばすことができる。
【０１５５】
なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１６を用いて説明する。
【０１５６】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１６（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１６（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１６（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１６（Ｄ）参照）。書籍類とは、書物、本等を指す（図１６（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１６（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１６（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１６（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
【０１５７】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０１５８】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。
【０１５９】
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１６０】
【図１】本発明に係る半導体装置の主要な構成の例を示す図。
【図２】本発明に係る半導体装置の作製方法の例を示す図。
【図３】本発明に係る半導体装置の作製方法の例を示す図。
【図４】本発明に係る半導体装置の作製方法の例を示す図。
【図５】本発明に係る半導体装置の主要な構成の例を示す図。
【図６】本発明に係る半導体装置の作製方法の例を示す図。
【図７】本発明に係る半導体装置の主要な構成の例を示す図。
【図８】本発明に係る半導体装置の作製方法の例を示す図。
【図９】本発明に係る半導体装置の作製方法の例を示す図。
【図１０】本発明に係る半導体装置の作製方法の例を示す図。
【図１１】プラズマ処理装置の構成の例を示す図。
【図１２】本発明に係る半導体装置の構造の例を示す図。
【図１３】本発明に係る半導体装置の特性を示す図。
【図１４】本発明に係る半導体装置の一例を示す斜視図。
【図１５】本発明に係る半導体装置の一例を示す上面図及び断面図。
【図１６】本発明に係る半導体装置の使用形態の例を示す図。
【図１７】本発明に係る半導体装置に適用できるアンテナを説明する図。
【図１８】本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。
【図１９】本発明に係る半導体装置の一例を示すブロック図。
【符号の説明】
【０１６１】
８１    高周波回路
８２    電源回路
８３    リセット回路
８４    クロック発生回路
８５    データ復調回路
８６    データ変調回路
８７    制御回路
８８    記憶回路
８９    アンテナ
９１    コード抽出回路
９２    コード判定回路
９３    ＣＲＣ判定回路
９４    出力ユニット回路
１００    基板
１０２    絶縁層
１０３    絶縁層
１０４    半導体層
１０５    第１濃度領域
１０６    第２濃度領域
１０８    チャネル形成領域
１１０    絶縁層
１１２    絶縁層
１１４    導電層
１２０    不純物領域
１３０    半導体層
１４０    薄膜トランジスタ
５００    基板
５０２    絶縁層
５０３    絶縁層
５０５    第１濃度領域
５０６    第２濃度領域
５０７    金属シリサイド領域
５０８    チャネル形成領域
５１０    絶縁層
５１２    絶縁層
５１４    導電層
５２０    不純物領域
５３０    半導体層
５４０    薄膜トランジスタ
７００    基板
７０２    絶縁層
７０３    絶縁層
７０４    半導体層
７０６    第２濃度領域
７０７    第１濃度領域
７０８    チャネル形成領域
７１０    絶縁層
７１２    絶縁層
７１４    導電層
７１６    高濃度不純物領域
７１８    低濃度不純物領域
７３０    半導体層
７４０    薄膜トランジスタ
１０１０    被処理体
１０８０    プラズマ処理装置
１０８２    誘電体板
１０８４    ガス供給部
１０８６    排気口
１０８８    支持台
１０９０    温度制御部
１０９２    高周波供給部
１０９４    プラズマ
１０９８    アンテナ
１２００    薄膜トランジスタ
１２０１    基板
１２０２    チャネル形成領域
１２０３    第１濃度領域
１２０４    絶縁層
１２０５    絶縁層
１２０６    導電層
１２０７    第２濃度領域
１２０８    不純物領域
１２１０    薄膜トランジスタ
１２１１    基板
１２１２    チャネル形成領域
１２１３    不純物領域
１２１４    絶縁層
１２１５    絶縁層
１２１６    導電層
１２２０    薄膜トランジスタ
１２２１    基板
１２２２    チャネル形成領域
１２２３    第１濃度領域
１２２４    絶縁層
１２２５    絶縁層
１２２６    導電層
１２２７    第２濃度領域
１２２８    不純物領域
２１３０    絶縁層
２１３１    薄膜集積回路
２１３２    導電層
２１３３    基板
２１３４    導電性粒子
２１３５    樹脂
２１３６    導電層
２１８０    半導体装置
３２００    通信手段
３２１０    表示部
３２２０    品物
３２３０    半導体装置
３２４０    通信手段
３２５０    半導体装置
３２６０    商品
３６００    基板
３６０１    演算回路
３６０２    演算回路用制御回路部
３６０３    命令解析部
３６０４    制御部
３６０５    タイミング制御部
３６０６    レジスタ
３６０７    レジスタ制御部
３６０８    バスインターフェース
３６０９    ＲＯＭ
３６２０    ＲＯＭインターフェース
３６６０    ＣＰＵ
３７００    基板
３７０１    画素部
３７０２    走査線駆動回路
３７０３    信号線駆動回路
３７０４    ＣＰＵ
３７０５    コントロール回路
【図１】
2008211144.tif 000003
【図２】
2008211144.tif 000004
【図３】
2008211144.tif 000005
【図４】
2008211144.tif 000006
【図５】
2008211144.tif 000007
【図６】
2008211144.tif 000008
【図７】
2008211144.tif 000009
【図８】
2008211144.tif 000010
【図９】
2008211144.tif 000011
【図１０】
2008211144.tif 000012
【図１１】
2008211144.tif 000013
【図１２】
2008211144.tif 000014
【図１３】
2008211144.tif 000015
【図１４】
2008211144.tif 000016
【図１５】
2008211144.tif 000017
【図１６】
2008211144.tif 000018
【図１７】
2008211144.tif 000019
【図１８】
2008211144.tif 000020
【図１９】
2008211144.tif 000021