(57)【要約】【課題】ＰＮＰＮ接合で形成されるサイリスタＲＡＭのｎ型領域をリン（Ｐ）がドープされたエピタキシャル成長膜で形成することを可能にする。【解決手段】ｐ型の第１領域（第１ｐ型領域ｐ１）とｎ型の第２領域（第１ｎ型領域ｎ１）とｐ型の第３領域（第２ｐ型領域ｐ２）とｎ型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有し、第２ｐ型領域ｐ２にゲート電極２３を有する半導体装置１において、第１ｎ型領域ｎ１および第２ｎ型領域ｎ２の一方もしくは両方は第２ｐ型領域ｐ２上にエピ成長によるｎ型の半導体層で形成され、ｎ型の半導体層は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に前記第１不純物をドーピングしながらかつ第１半導体層中の第２不純物を表面偏析させつつ第１半導体層をさらに成長させて第２半導体層を形成したものからなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置において、
前記第２領域および前記第４領域の一方もしくは両方は前記第３領域上にエピタキシャル成長によるｎ型の半導体層で形成され、
前記ｎ型の半導体層は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に前記第１不純物をドーピングしながらかつ前記第１半導体層中の第２不純物を表面偏析させつつ前記第１半導体層をさらに成長させた第２半導体層からなる
ことを特徴とする半導体装置。
【請求項２】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置において、
前記第２領域および前記第４領域の一方もしくは両方は前記第３領域上にエピタキシャル成長により形成されたｎ型の半導体層からなり、
前記ｎ型の半導体層は、ｎ型の第１不純物と該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ前記第２不純物を表面偏析させつつ形成したものからなる
ことを特徴とする半導体装置。
【請求項３】
前記第３領域と前記ｎ型の半導体層との間に前記第２不純物がドーピングされたｎ型の半導体層が形成されている
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ｎ型の第１不純物はリンであり、前記ｎ型の第２不純物はヒ素またはアンチモンである
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置の製造方法において、
エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、
前記エピタキシャル成長では、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら第１半導体層を形成した後、前記第１不純物をドーピングしながらかつ前記第１半導体層中の第２不純物を表面偏析させつつ前記第１半導体層をさらに成長させて第２半導体層を形成して、前記ｎ型の半導体層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置の製造方法において、
エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、
前記エピタキシャル成長では、ｎ型の第１不純物と、該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ前記第２不純物の少なくとも一部を表面偏析させつつ前記ｎ型の半導体層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置の製造方法において、
エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、
前記エピタキシャル成長では、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら第１半導体層を形成した後、前記第１不純物と前記第２不純物とをドーピングしながらかつ前記第２不純物の一部を表面偏析させつつ第２半導体層を形成して、前記ｎ型の半導体層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）の６５ｎｍ世代のＳＲＡＭ開発では、リーク電流の増加、動作マージンの減少といった問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が盛んに言われている。そこで、これまでの６個のトランジスタで構成されるＳＲＡＭ（６Ｔｒ−ＳＲＡＭ）を置き換える新たなＳＲＡＭの検討が盛んに行われている。その有力な候補の一つに、サイリスタを用い、サイリスタ上に実現したゲート電極によりサイリスタのターンオン、ターンオフ特性を制御し、アクセストランジスタと直列に接続したとして、ＴＲＡＭ（Thyristor Random Access Memory）が提案されている。これは、サイリスタのｏｆｆ領域を「０」、ｏｎ領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、特許文献１参照）。
【０００４】
ＰＮＰＮ接合で形成されるサイリスタＲＡＭをバルク基板にイオン注入により形成する場合、深さ方向の不純物濃度プロファイルがメモリセルの大きさを決定づける。サイリスタに最適な深さ方向の不純物濃度プロファイルを実現するためには、選択エピタキシャル成長技術が必須の技術であるため、エピタキシャル成長技術の検討が進められている。しかしながら、従来プロセスにおいて、ｎ型領域ｎ１、ｎ２をリン（Ｐ）がドープされたエピタキシャル成長膜で形成した場合、リンがエピタキシャル成長膜表面に偏析するため、高濃度のリンを含むエピタキシャル成長膜を形成することが困難であった。
【０００５】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、ＰＮＰＮ接合で形成されるサイリスタＲＡＭのｎ型領域をリン（Ｐ）がドープされたエピタキシャル成長膜で形成した場合、リンがエピタキシャル成長膜表面に偏析するため、高濃度のリンを含むエピタキシャル成長膜を形成することが困難な点である。
【０００７】
本発明は、ＰＮＰＮ接合で形成されるサイリスタＲＡＭのｎ型領域をリン（Ｐ）がドープされたエピタキシャル成長膜で形成することを可能にする。
【課題を解決するための手段】
【０００８】
請求項１に係る本発明は、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置において、前記第２領域および前記第４領域の一方もしくは両方は前記第３領域上にエピタキシャル成長によるｎ型の半導体層で形成され、前記ｎ型の半導体層は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に前記第１不純物をドーピングしながらかつ前記第１半導体層中の第２不純物を表面偏析させつつ前記第１半導体層をさらに成長させた第２半導体層からなることを特徴とする。
【０００９】
請求項１に係る本発明では、ｎ型の半導体層は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に第１不純物をドーピングしながらかつ第１半導体層中の第２不純物を表面偏析させつつこの第１半導体層をさらに成長させた第２半導体層からなることから、第２領域および第４領域の一方もしくは両方は、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止され、第１不純物の濃度低下が抑えられるので、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成されたものになっている。例えば、上記第１不純物にリン（Ｐ）を用いることができ、この場合の第２不純物には、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。
【００１０】
請求項２に係る本発明は、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置において、前記第２領域および前記第４領域の一方もしくは両方は前記第３領域上にエピタキシャル成長により形成されたｎ型の半導体層からなり、前記ｎ型の半導体層は、ｎ型の第１不純物と該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ前記第２不純物を表面偏析させつつ形成したものからなることを特徴とする。
【００１１】
請求項２に係る本発明では、ｎ型の半導体層は、ｎ型の第１不純物と該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ前記第２不純物を表面偏析させつつ形成したものからなることから、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止され、第１不純物の濃度低下が抑えられるので、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成されたものになっている。例えば、上記第１不純物にリン（Ｐ）を用いることができ、この場合の第２不純物には、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。
【００１２】
請求項５に係る本発明は、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置の製造方法において、エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、前記エピタキシャル成長では、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら第１半導体層を形成した後、前記第１不純物をドーピングしながらかつ前記第１半導体層中の第２不純物を表面偏析させつつ前記第１半導体層をさらに成長させて第２半導体層を形成して、前記ｎ型の半導体層を形成することを特徴とする。
【００１３】
請求項５に係る本発明では、エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、このエピタキシャル成長では、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら第１半導体層を形成した後、前記第１不純物をドーピングしながらかつ前記第１半導体層中の第２不純物を表面偏析させつつ前記第１半導体層をさらに成長させて第２半導体層を形成して、前記ｎ型の半導体層を形成するため、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止され、第１不純物の濃度低下が抑えられるので、ｎ型の半導体層は第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成される。例えば、上記第１不純物にリン（Ｐ）を用いることができ、この場合の第２不純物には、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。
【００１４】
請求項６に係る本発明は、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置の製造方法において、エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、前記エピタキシャル成長では、ｎ型の第１不純物と、該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ前記第２不純物の少なくとも一部を表面偏析させつつ前記ｎ型の半導体層を形成することを特徴とする。
【００１５】
請求項６に係る本発明では、エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、前記エピタキシャル成長では、ｎ型の第１不純物と、該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ前記第２不純物の少なくとも一部を表面偏析させつつｎ型の半導体層を形成するため、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止され、第１不純物の濃度低下が抑えられるので、ｎ型の半導体層は第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成される。また、一部の第２不純物の表面偏析により第２不純物のさらなる表面偏析が防止されるので、第２不純物によりさらにｎ型の半導体層のｎ型不純物の濃度が高められる。さらに、第１不純物と第２不純物とを同時にドーピングすることが可能になる。例えば、上記第１不純物にリン（Ｐ）を用いることができ、この場合の第２不純物には、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。
【００１６】
請求項７に係る本発明は、ｐ型の第１領域とｎ型の第２領域とｐ型の第３領域とｎ型の第４領域とが順に接合されたサイリスタを有し、前記第３領域にゲート電極を有する半導体装置の製造方法において、エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、前記エピタキシャル成長では、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら第１半導体層を形成した後、前記第１不純物と前記第２不純物とをドーピングしながらかつ前記第２不純物の一部を表面偏析させつつ第２半導体層を形成して、前記ｎ型の半導体層を形成することを特徴とする。
【００１７】
請求項７に係る本発明では、エピタキシャル成長により前記第３領域上に前記第２領域および前記第４領域の一方もしくは両方をｎ型の半導体層で形成する工程を有し、前記エピタキシャル成長では、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら第１半導体層を形成した後、前記第１不純物と前記第２不純物とをドーピングしながらかつ前記第２不純物の一部を表面偏析させつつ第２半導体層を形成して、前記ｎ型の半導体層を形成することから、第２半導体層を形成する際に第１半導体層中の一部の第２不純物が表面偏析するため、第１不純物の表面偏析が防止されるとともに、第２不純物のさらなる表面偏析が防止される。これによって、第２半導体層は第２不純物を含み、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成される。例えば、上記第１不純物にリン（Ｐ）を用いることができ、この場合の第２不純物には、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。さらに、第１半導体層を形成することから、この第１半導体層が第１不純物の第３領域への拡散を防止する拡散防止層として機能するので、第２半導体層の不純物濃度が維持されるとともに、第３領域のｐ型が弱められるのが防止される。
【発明の効果】
【００１８】
請求項１に係る本発明によれば、第２領域および第４領域の一方もしくは両方は、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２領域および第４領域の一方もしくは両方を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００１９】
請求項２に係る本発明によれば、第２領域および第４領域の一方もしくは両方は、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２領域および第４領域の一方もしくは両方を、第２不純物を含み、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００２０】
請求項５に係る本発明によれば、第２領域および第４領域の一方もしくは両方をエピタキシャル成長によりｎ型の半導体層で形成する際に、第１不純物の表面偏析が防止できるので、ｎ型の半導体層は第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００２１】
請求項６に係る本発明によれば、第２領域および第４領域の一方もしくは両方をエピタキシャル成長によりｎ型の半導体層で形成する際に、第１不純物の表面偏析が防止できるので、ｎ型の半導体層は、第２不純物を含み、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００２２】
請求項７に係る本発明によれば、第２領域および第４領域の一方もしくは両方をエピタキシャル成長によりｎ型の半導体層で形成する際に、第１不純物の表面偏析が防止できるので、第２半導体層は、第２不純物を含み、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。さらに、第１不純物の第３領域への拡散を防止できるので、ｎ型の半導体層の不純物濃度が維持することができるとともに、第３領域のｐ型が弱められるのが防止できる。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体装置の一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２４】
図１に示すように、半導体装置１は、ｐ型の第１領域（以下第１ｐ型領域という）ｐ１、ｎ型の第２領域（以下第１ｎ型領域という）ｎ１、ｐ型の第３領域（以下第２ｐ型領域という）ｐ２、ｎ型の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００２５】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００２６】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００２７】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４はゲート電極２３上に残した状態としてもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００２８】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００２９】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１には開口部４２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部４２には、上記第２ｐ型領域ｐ２に接合するｎ型の半導体層として第１ｎ型領域ｎ１が形成されている。
【００３０】
上記第１ｎ型領域ｎ１は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に上記第１不純物をドーピングしながらかつこの第１半導体層中の第２不純物を表面偏析させつつこの第１半導体層をさらに成長させた第２半導体層を形成してなる。したがって、ｎ型の第１不純物により不純物濃度が決定されていて、上記第１ｎ型領域ｎ１の表面に第１不純物の表面偏析を抑制するｎ型の第２不純物が偏析されたものとなっている。ｎ型の第１不純物として例えばリン（Ｐ）が用いられ、そのドーパント濃度が例えば１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。さらに、上記第１ｎ型領域ｎ１の表層には、リンの表面偏析を防止すべくリンよりも高濃度にｎ型の第２不純物として例えばヒ素（Ａｓ）が偏析されている。この第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００３１】
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００３２】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１ｐ型領域ｐ１等を被覆する第２絶縁膜４３が形成されている。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１、第２絶縁膜４３には開口部４４が形成されている。
【００３３】
上記第２ｐ型領域ｐ２上の開口部４４には、上記第２ｐ型領域ｐ２に接合する第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００３４】
上記第２ｎ型領域ｎ２においても、上記第１ｎ型領域ｎ１と同様な構造をとることが可能である。すなわち、上記第２ｎ型領域ｎ２は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に上記第１不純物をドーピングしながらかつこの第１半導体層中の第２不純物を表面偏析させつつこの第１半導体層をさらに成長させて第２半導体層を形成したものからなる。したがって、ｎ型の第１不純物により不純物濃度が決定されていて、上記第２ｎ型領域ｎ２の表面に第１不純物の表面偏析を抑制するｎ型の第２不純物が偏析されたものとなっている。ｎ型の第１不純物として例えばリン（Ｐ）が用いられ、そのドーパント濃度が例えば１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。さらに、上記第ｎ型領域ｎの表層には、リンの表面偏析を防止すべくリンよりも高濃度にｎ型の第２不純物として例えばヒ素（Ａｓ）が偏析されている。この第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００３５】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００３６】
次に、上記半導体装置１における上記第１ｎ型領域ｎ１の不純物濃度プロファイルを、図２によって説明する。図２は、縦軸に不純物濃度を示し、横軸に半導体基板２１方向への深さを示す。
【００３７】
図２に示すように、上記第１ｎ型領域ｎ１の表面には、第１ｎ型領域ｎ１の不純物濃度を決定するリンの濃度よりも高濃度にヒ素が偏析している。これによって、リンの表面偏析が抑制されるので、上記第１ｎ型領域ｎ１の不純物濃度を決定するリン濃度の低下が抑えられ、リンを高濃度にドーピングした状態が維持できるようになっている。また、上記第１ｎ型領域ｎ１と同様な構成をとる上記第２ｎ型領域ｎ２も上記第１ｎ型領域ｎ１と同様なる不純物濃度プロファイルを有する。
【００３８】
一方、ヒ素を表面偏析させていない場合は、図３に示すように、第１ｎ型領域ｎ１の表面にリンが表面偏析を起こし、第１ｎ型領域ｎ１中のリン濃度の低下をきたしていることがわかった。このように、ヒ素を表面偏析させることで、第１ｎ型領域ｎ１のリン濃度を高濃度に維持することが可能になる。
【００３９】
よって、上記半導体装置１では、第１ｎ型領域ｎ１が、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第１ｎ型領域ｎ１を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。さらに、上記第１ｎ型領域ｎ１と同様なる構成とした第２ｎ型領域ｎ２についても、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２ｎ型領域ｎ２を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００４０】
次に、本発明の半導体装置の製造方法の一実施の形態（第１実施例）を、図４〜図５の製造工程断面図によって説明する。この製造方法の第１実施例は、一例として前記半導体装置１の製造方法を説明するものである。
【００４１】
図４（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部をｐ型領域に形成する。このｐ型領域がサイリスタのｐ型の第３領域となる第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用いる。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００４２】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００４３】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４４】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【００４５】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４６】
次に、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４２に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００４７】
次に、図４（２）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４２にｎ型の第２領域となる第１ｎ型領域ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えばｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら選択エピタキシャル成長により第１半導体層を形成した後、上記第１ｎ型領域ｎ１の不純物濃度を決定するように第１不純物をドーピングしながらかつ上記第１半導体層中の第２不純物を表面偏析させつつ上記第１半導体層をさらに選択エピタキシャル成長させて第２半導体層を形成して、ｎ型の半導体層である第１ｎ型領域ｎ１を得る。上記ｎ型の第１不純物にはリン（Ｐ）が用いられ、上記ｎ型の第２不純物にはヒ素（Ａｓ）が用いられる。
【００４８】
具体的には、まず、ｉｎ−ｓｉｔｕで、ヒ素がドーピングされる選択エピタキシャル成長を行う。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記条件により、ヒ素がドーピングされた第１半導体層を形成する。この第１半導体層は、さらにエピタキシャル成長により生成される第２半導体層表面にヒ素偏析してリンの表面偏析が抑制される膜厚を有していればよい。例えば、ヒ素がドーピングされた第１半導体層は数原子層程度ないし数ｎｍ程度の膜厚があればよい。
【００４９】
続いて、ｉｎ−ｓｉｔｕで、リンがドーピングされる選択エピタキシャル成長を行う。例えば、この第１ｎ型領域ｎ１の不純物濃度がリンのドーピングによって決定されるように、ドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、かつ上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このような選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ホスフィン（ＰＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＰＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。
【００５０】
上記選択エピタキシャル成長では、ヒ素をドーピングした第１半導体層を形成した後、連続的に上記リンをドーピングした第２半導体層を形成することから、第１半導体層のヒ素が第２半導体層を形成する際にその表面に偏析する。これよって、リンの表面偏析が抑えられる。また第１半導体層中にもリンが拡散していき、第１、第２半導体層からなる第１ｎ型領域ｎ１は、不純物濃度をリン（Ｐ）で決定されるようになり、ヒ素はその表面に偏析されるようになる。このような状態における第１ｎ型領域ｎ１のリン濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、かつ上記第２ｐ型領域ｐ２のドーパント濃度より高い状態になっている。
【００５１】
このときの第１ｎ型領域ｎ１の不純物濃度プロファイルは、前記図２に示したような不純物濃度プロファイルを有する。
【００５２】
次に、図４（３）に示すように、エピタキシャル成長により上記第１ｎ型領域ｎ１上にｐ型の第１領域となる第１ｐ型領域ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成される。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、Ｂ2Ｈ6（５０ｐｐｍにＨ2で希釈）のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１．３３ｋＰａに設定した。上記エピタキシャル成長では、第１ｎ型領域ｎ１以外は、第１絶縁膜４１、サイドウォール２６等の絶縁膜に被覆されているので、第１ｐ型領域ｐ１は第１ｎ型領域ｎ１上に選択的に成長される。
【００５３】
次に、図５（４）に示すように、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３、第１絶縁膜４１に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
【００５４】
次に、図５（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４にｎ型の第４領域となる第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により、シリコン膜中にヒ素（Ａｓ）が含まれるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスにはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【００５５】
上記第２ｎ型領域ｎ２においても、上記第１ｎ型領域ｎ１と同様な構造をとることが可能である。したがって、上記第２ｎ型領域ｎ２は、上記第１ｎ型領域ｎ１と同様な製造方法を採用することができる。例えば、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら選択エピタキシャル成長により第１半導体層を形成した後、上記第２ｎ型領域ｎ２の不純物濃度を決定するように第１不純物をドーピングしながらかつ上記第１半導体層中の第２不純物を表面偏析させつつ上記第１半導体層をさらに選択エピタキシャル成長させて第２半導体層を形成して、ｎ型の半導体層である第２ｎ型領域ｎ２を得る。上記ｎ型の第１不純物にはリン（Ｐ）が用いられ、上記ｎ型の第２不純物にはヒ素（Ａｓ）が用いられる。
【００５６】
具体的には、まず、ｉｎ−ｓｉｔｕで、ヒ素がドーピングされる選択エピタキシャル成長を行う。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記条件により、ヒ素がドーピングされた第１半導体層を形成する。この第１半導体層は、さらにエピタキシャル成長により生成される第２半導体層表面にヒ素偏析してリンの表面偏析が抑制される膜厚を有していればよい。例えば、ヒ素がドーピングされた第１半導体層は数原子層程度ないし数ｎｍ程度の膜厚があればよい。
【００５７】
続いて、ｉｎ−ｓｉｔｕで、リンがドーピングされる選択エピタキシャル成長を行う。例えば、この第２ｎ型領域ｎ２の不純物濃度がリンのドーピングによって決定されるように、ドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、かつ上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このような選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ホスフィン（ＰＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＰＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００５８】
また、上記第１実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００５９】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。このようにして、半導体装置１が形成される。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００６０】
上記製造方法（第１実施例）では、第１ｎ型領域ｎ１が、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第１ｎ型領域ｎ１を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。さらに、上記第１ｎ型領域ｎ１と同様なる構成とした第２ｎ型領域ｎ２についても、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２ｎ型領域ｎ２を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００６１】
次に、本発明の半導体装置の一実施の形態（第２実施例）を、図６の概略構成断面図によって説明する。
【００６２】
図６に示すように、半導体装置２は、ｐ型の第１領域（以下第１ｐ型領域という）ｐ１、ｎ型の第２領域（以下第１ｎ型領域という）ｎ１、ｐ型の第３領域（以下第２ｐ型領域という）ｐ２、ｎ型の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００６３】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００６４】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００６５】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４はゲート電極２３上に残した状態としてもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００６６】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００６７】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１には開口部４２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部４２には、上記第２ｐ型領域ｐ２に接合するｎ型の半導体層として第１ｎ型領域ｎ１が形成されている。
【００６８】
上記第１ｎ型領域ｎ１は、ｎ型の第１不純物と該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ第２不純物を表面偏析させつつ形成したものからなり、ｎ型の第１不純物および第２不純物により不純物濃度が決定されている。ｎ型の第１不純物として例えばリン（Ｐ）が用いられ、ｎ型の第２不純物として例えばヒ素（Ａｓ）が用いられている。上記第１ｎ型領域ｎ１の第１不純物および第２不純物を合わせたドーパント濃度が例えば１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。さらに、上記第１ｎ型領域ｎ１の表層には、リンの表面偏析を防止すべくリンよりも高濃度にｎ型の第２不純物として例えばヒ素（Ａｓ）が偏析されている。この第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００６９】
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００７０】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１ｐ型領域ｐ１等を被覆する第２絶縁膜４３が形成されている。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１、第２絶縁膜４３には開口部４４が形成されている。
【００７１】
上記第２ｐ型領域ｐ２上の開口部４４には、上記第２ｐ型領域ｐ２に接合する第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００７２】
上記第２ｎ型領域ｎ２においても、上記第１ｎ型領域ｎ１と同様な構造をとることが可能である。すなわち、上記第２ｎ型領域ｎ２は、ｎ型の第１不純物と該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつ第２不純物を表面偏析させつつ形成したものからなり、ｎ型の第１不純物および第２不純物により不純物濃度が決定されている。ｎ型の第１不純物として例えばリン（Ｐ）が用いられ、ｎ型の第２不純物として例えばヒ素（Ａｓ）が用いられている。上記第１ｎ型領域ｎ１の第１不純物および第２不純物を合わせたドーパント濃度が例えば１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。さらに、上記第ｎ型領域ｎの表層には、リンの表面偏析を防止すべくリンよりも高濃度にｎ型の第２不純物として例えばヒ素（Ａｓ）が偏析されている。この第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００７３】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００７４】
次に、上記半導体装置２における上記第１ｎ型領域ｎ１の不純物濃度プロファイルを、図７によって説明する。図７は、縦軸に不純物濃度を示し、横軸に深さを示す。
【００７５】
図７に示すように、上記第１ｎ型領域ｎ１の表面には、第１ｎ型領域ｎ１の不純物濃度を決定するリンの濃度よりも高濃度にヒ素が偏析している。これによって、リンの表面偏析が抑制されるので、上記第１ｎ型領域ｎ１の不純物濃度を決定するリン濃度の低下が抑えられ、リンを高濃度にドーピングした状態が維持できるようになっている。また、上記第１ｎ型領域ｎ１と同様な構成をとる上記第２ｎ型領域ｎ２も上記第１ｎ型領域ｎ１と同様なる不純物濃度プロファイルを有する。
【００７６】
よって、上記半導体装置２では、第１ｎ型領域ｎ１が、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第１ｎ型領域ｎ１を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。さらに、上記第１ｎ型領域ｎ１と同様なる構成とした第２ｎ型領域ｎ２についても、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２ｎ型領域ｎ２を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００７７】
次に、本発明の半導体装置の製造方法の一実施の形態（第２実施例）を説明する。この製造方法の第２実施例は、一例として前記半導体装置２の製造方法を説明するものであり、前記半導体装置１の製造方法において、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の製造工程のみが変わるだけで、そのほかの製造工程は、前記第１実施例の製造工程と同様である。したがって、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の製造工程のみを説明する。
【００７８】
前記図４（２）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４２にｎ型の第２領域となる第１ｎ型領域ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えば、ｎ型の第１不純物と、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつこの第２不純物の少なくとも一部を表面偏析させつつ選択エピタキシャル成長により形成する。上記ｎ型の第１不純物にはリン（Ｐ）が用いられ、上記ｎ型の第２不純物にはヒ素（Ａｓ）が用いられる。
【００７９】
具体的には、ｉｎ−ｓｉｔｕで、リンとヒ素とを同時にドーピングする選択エピタキシャル成長を行う。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ホスフィン（ＰＨ3（１％Ｈ2希釈））、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＰＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記条件により、リンとヒ素が同時にドーピングされた第１ｎ型領域ｎ１を形成する。
【００８０】
上記選択エピタキシャル成長では、リンとヒ素とを同時にドーピングする選択エピタキシャル成長を行うことから、エピタキシャル成長が進むにつれて、その成長表面にヒ素が偏析される。これよって、リンの表面偏析が抑えられる。これによって第１ｎ型領域ｎ１は、不純物濃度をリン（Ｐ）とヒ素（Ａｓ）で決定されるようになり、またヒ素の一部はその表面に偏析されるようになる。このような状態における第１ｎ型領域ｎ１のｎ型不純物の濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、かつ上記第２ｐ型領域ｐ２のドーパント濃度より高い状態になっている。
【００８１】
このときの第１ｎ型領域ｎ１の不純物濃度プロファイルは、前記図７に示したような不純物濃度プロファイルを有する。
【００８２】
また上記第２ｎ型領域ｎ２においても、上記第１ｎ型領域ｎ１と同様な構造をとることが可能である。したがって、上記第２ｎ型領域ｎ２は、上記第１ｎ型領域ｎ１と同様な製造方法を採用することができる。例えば、ｎ型の第１不純物と、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつこの第２不純物の少なくとも一部を表面偏析させつつ選択エピタキシャル成長により形成する。上記ｎ型の第１不純物にはリン（Ｐ）が用いられ、上記ｎ型の第２不純物にはヒ素（Ａｓ）が用いられる。
【００８３】
具体的には、ｉｎ−ｓｉｔｕで、リンとヒ素とを同時にドーピングする選択エピタキシャル成長を行う。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ホスフィン（ＰＨ3（１％Ｈ2希釈））、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＰＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記条件により、リンとヒ素が同時にドーピングされた第２ｎ型領域ｎ２を形成する。上記第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００８４】
上記製造方法（第２実施例）では、第１ｎ型領域ｎ１が、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第１ｎ型領域ｎ１を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。さらに、上記第１ｎ型領域ｎ１と同様なる構成とした第２ｎ型領域ｎ２についても、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２ｎ型領域ｎ２を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【００８５】
次に、本発明の半導体装置の一実施の形態（第３実施例）を、図８の概略構成断面図によって説明する。
【００８６】
図８に示すように、半導体装置１は、ｐ型の第１領域（以下第１ｐ型領域という）ｐ１、ｎ型の第２領域（以下第１ｎ型領域という）ｎ１、ｐ型の第３領域（以下第２ｐ型領域という）ｐ２、ｎ型の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００８７】
半導体基板２１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板２１の素子形成領域の少なくとも上層はｐ型の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板２１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００８８】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜２２を介してゲート電極２３が形成されている。このゲート電極２３上にはハードマスク２４が形成されていてもよい。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００８９】
上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極２３を形成する際に用いたハードマスク２４はゲート電極２３上に残した状態としてもよい。このハードマスク２４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００９０】
上記ゲート電極２３の側壁にはサイドウォール２５、２６が形成されている。このサイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。
【００９１】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１が形成されている。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の一方側（図面右側）でサイドウォール２６を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１には開口部４２が形成されている。上記第２ｐ型領域ｐ２上の上記開口部４２には、上記第２ｐ型領域ｐ２に接合するｎ型の半導体層として第１ｎ型領域ｎ１が形成されている。
【００９２】
上記第１ｎ型領域ｎ１は、ｎ型の第１不純物と該ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつこの第２不純物を表面偏析させつつ形成したものからなり、ｎ型の第１不純物と該第１不純物の表面偏析を抑制するｎ型の第２不純物とにより不純物濃度が決定されている。さらに、上記第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との間に第２不純物がドーピングされた半導体層３１が形成されている。
【００９３】
上記半導体層３１は、ｎ型の第２不純物がドーピングされた選択エピタキシャル成長により形成されたものである。実際には、この半導体層３１には、第１ｎ型領域ｎ１にドーピングされた第１不純物の一部が拡散されている。また上記第１ｎ型領域ｎ１は、上記ｎ型の第１不純物とｎ型の第２不純物とをドーピングしながらかつこの第２不純物を表面偏析させつつ形成したものからなり、第１不純物および第２不純物により不純物濃度が決定されている。ｎ型の第１不純物として例えばリン（Ｐ）が用いられ、ｎ型の第２不純物として例えばヒ素（Ａｓ）が用いられている。上記第１ｎ型領域ｎ１は、第１不純物および第２不純物を合わせたドーパント濃度が例えば１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。さらに、上記第１ｎ型領域ｎ１の表層には、リンの表面偏析を防止すべくリンよりも高濃度にｎ型の第２不純物として例えばヒ素（Ａｓ）が偏析されている。この第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００９４】
さらに、上記第１ｎ型領域ｎ１上には第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により例えば２００ｎｍの膜厚に形成され、膜中のホウ素（Ｂ）濃度が例えば１×１０20ｃｍ-3となっている。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。
【００９５】
さらに、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、第１ｐ型領域ｐ１等を被覆する第２絶縁膜４３が形成されている。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。また、上記ゲート電極２３の他方側（図面左側）でサイドウォール２５を介した上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１、第２絶縁膜４３には開口部４４が形成されている。
【００９６】
上記第２ｐ型領域ｐ２上の開口部４４には、上記第２ｐ型領域ｐ２に接合する第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００９７】
上記第２ｎ型領域ｎ２においても、上記第１ｎ型領域ｎ１と同様な構造をとることが可能である。すなわち、上記第２ｎ型領域ｎ２と第２ｐ型領域ｐ２との間に第２不純物がドーピングされた半導体層３２が形成されている。この半導体層３２は、ｎ型の第２不純物がドーピングされた選択エピタキシャル成長により形成されたものである。実際には、この半導体層３２に第１ｎ型領域ｎ１にドーピングされた第１不純物の一部が拡散されている。また上記第２ｎ型領域ｎ２は、上記ｎ型の第１不純物と第１不純物の表面偏析を抑制するｎ型の第２不純物とをドーピングしながらかつこの第２不純物を表面偏析させつつ形成したものからなり、ｎ型の第１不純物および第２不純物により不純物濃度が決定されている。ｎ型の第１不純物として例えばリン（Ｐ）が用いられ、ｎ型の第２不純物として例えばヒ素（Ａｓ）が用いられている。上記第１ｎ型領域ｎ１の第１不純物および第２不純物を合わせたドーパント濃度が例えば１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、また上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。さらに、上記第ｎ型領域ｎの表層には、リンの表面偏析を防止すべくリンよりも高濃度にｎ型の第２不純物として例えばヒ素（Ａｓ）が偏析されている。この第２不純物は、リンの表面偏析を抑制するｎ型不純物であればよく、上記ヒ素の代わりにアンチモンを用いることもできる。
【００９８】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２３上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００９９】
次に、上記半導体装置３における上記第１ｎ型領域ｎ１の不純物濃度プロファイルを、図９によって説明する。図９は、縦軸に不純物濃度を示し、横軸に深さを示す。
【０１００】
図９に示すように、上記第１ｎ型領域ｎ１の表面には、第１ｎ型領域ｎ１の不純物濃度を決定するリンの濃度よりも高濃度にヒ素が偏析している。これによって、リンの表面偏析が抑制されるので、上記第１ｎ型領域ｎ１の不純物濃度を決定するリン濃度の低下が抑えられ、リンを高濃度にドーピングした状態が維持できるようになっている。また、上記第１ｎ型領域ｎ１と同様な構成をとる上記第２ｎ型領域ｎ２も上記第１ｎ型領域ｎ１と同様なる不純物濃度プロファイルを有する。
【０１０１】
また、上記第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との間に、第２不純物がドーピングされた半導体層３１が形成されている。前記したように、実際には、この半導体層３１には、第１ｎ型領域ｎ１にドーピングされた第１不純物の一部が拡散されている。
【０１０２】
よって、上記半導体装置１では、第１ｎ型領域ｎ１が、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第１ｎ型領域ｎ１を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。さらに、上記第１ｎ型領域ｎ１と同様なる構成とした第２ｎ型領域ｎ２についても、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２ｎ型領域ｎ２を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【０１０３】
さらに、第２ｐ型領域ｐ２と上記第１ｎ型領域ｎ１との間に第２不純物がドーピングされた半導体層３１が形成されていることから、上記第１ｎ型領域ｎ１のリンが第２ｐ型領域ｐ２に拡散されるのが抑制される効果が得られる。これにより、上記第１ｎ型領域ｎ１の不純物濃度が維持されるとともに、第２ｐ型領域ｐ２のｐ型が弱められるのが防止される。
【０１０４】
次に、請求項６に係る本発明の半導体装置の製造方法の一実施の形態（第３実施例）を説明する。この製造方法の第３実施例は、一例として前記半導体装置３の製造方法を説明するものであり、前記半導体装置１の製造方法において、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の製造工程のみが変わるだけで、そのほかの製造工程は、前記第１実施例の製造工程と同様である。したがって、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の製造工程のみを説明する。
【０１０５】
第１ｎ型領域ｎ１の製造工程は、図１０（１）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４２にｎ型の第２領域となる第１ｎ型領域ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えばｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら選択エピタキシャル成長により半導体層３１を形成した後、上記第１ｎ型領域ｎ１の不純物濃度を決定するように第１不純物および第２不純物をドーピングしながらかつこの第２不純物の一部を表面偏析させつつ第１ｎ型領域（第２半導体層）ｎ１を選択エピタキシャル成長により形成する。上記ｎ型の第１不純物にはリン（Ｐ）が用いられ、上記ｎ型の第２不純物にはヒ素（Ａｓ）が用いられる。
【０１０６】
具体的には、まず、ｉｎ−ｓｉｔｕで、ヒ素がドーピングされる選択エピタキシャル成長を行う。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記条件により、ヒ素がドーピングされた半導体層（第１半導体層）３１を形成する。この半導体層３１は、次に形成される第１ｎ型領域（第２半導体層）ｎ１の表面にヒ素偏析してリンの表面偏析が抑制され、かつヒ素（Ａｓ）を含む層が半導体層３１として残る膜厚を有していればよい。例えば、半導体層３１は数ｎｍ〜数十ｎｍ程度の膜厚があればよい。
【０１０７】
続いて、ｉｎ−ｓｉｔｕで、リンとヒ素がドーピングされる選択エピタキシャル成長を行う。例えば、この第１ｎ型領域ｎ１の不純物濃度がリンとヒ素のドーピングによって決定されるように、ドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、かつ上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このような選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、ホスフィン（ＰＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＰＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。
【０１０８】
第２ｎ型領域ｎ２の製造工程は、図１０（２）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４にｎ型の第４領域となる第２ｎ型領域ｎ２を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第２ｎ型領域ｎ２は、例えばｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら選択エピタキシャル成長により半導体層３２を形成した後、上記第２ｎ型領域ｎ２の不純物濃度を決定するように第１不純物および第２不純物をドーピングしながらかつこの第２不純物の一部を表面偏析させつつ第２ｎ型領域（第２半導体層）ｎ２を選択エピタキシャル成長により形成する。上記ｎ型の第１不純物にはリン（Ｐ）が用いられ、上記ｎ型の第２不純物にはヒ素（Ａｓ）が用いられる。
【０１０９】
具体的には、まず、ｉｎ−ｓｉｔｕで、ヒ素がドーピングされる選択エピタキシャル成長を行う。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。上記条件により、ヒ素がドーピングされた半導体層（第１半導体層）３２を形成する。この半導体層３２は、次に形成される第１ｎ型領域（第２半導体層）ｎ１の表面にヒ素偏析してリンの表面偏析が抑制され、かつヒ素（Ａｓ）を含む層が半導体層３２として残る膜厚を有していればよい。例えば、半導体層３２は数ｎｍ〜数十ｎｍ程度の膜厚があればよい。
【０１１０】
続いて、ｉｎ−ｓｉｔｕで、リンとヒ素がドーピングされる選択エピタキシャル成長を行う。例えば、この第２ｎ型領域ｎ２の不純物濃度がリンとヒ素のドーピングによって決定されるように、ドーパント濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、かつ上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このような選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、ホスフィン（ＰＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＰＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば６５０℃〜７５０℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。
【０１１１】
上記製造方法の第３実施例では、第１ｎ型領域ｎ１が、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第１ｎ型領域ｎ１を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。また、上記第１ｎ型領域ｎ１と同様なる構成とした第２ｎ型領域ｎ２についても、上記第２不純物の表面偏析によって第１不純物の表面偏析が防止されるため、第２ｎ型領域ｎ２を、第１不純物を高濃度にドーピングさせたエピタキシャル成長層で形成できるという利点がある。
【０１１２】
さらに、第２不純物を含む半導体層３１によって、上記第１ｎ型領域ｎ１のリンが第２ｐ型領域ｐ２に拡散されるのを抑制する効果が得られ、第２不純物を含む半導体層３２によって、上記第２ｎ型領域ｎ２のリンが第２ｐ型領域ｐ２に拡散されるのを抑制する効果が得られる。
【０１１３】
上記各実施例において、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２は、個々に、第１実施例、第２実施例、もしくは第３実施例の構造をとることができる。すなわち、第１ｎ型領域ｎ１と第２ｎ型領域ｎ２とは、例えば、第１ｎ型領域ｎ１が第１実施例の構造を有し、第２ｎ型領域ｎ２が第２実施例の構造を有するというように、異なる不純物プロファイルを持つ構造であってもよい。
【０１１４】
上記各エピタキシャル成長条件は、２００ｍｍ枚葉式のエピタキシャル成長装置（チャンバ内容積が５Ｌ〜２０Ｌ）により成膜した一例であり、枚葉式、バッチ式等のエピタキシャル成長装置の形式、チャンバ内容積等により、適宜変更されるものである。
【図面の簡単な説明】
【０１１５】
【図１】請求項１に係る本発明の半導体装置の一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】第１実施例の第１ｎ型領域ｎ１の不純物濃度プロファイル図である。
【図３】従来の第１ｎ型領域ｎ１の不純物濃度プロファイル図である。
【図４】請求項２に係る本発明の半導体装置の一実施の形態（第２実施例）を示した概略構成断面図である。
【図５】第２実施例の第１ｎ型領域ｎ１の不純物濃度プロファイル図である。
【図６】請求項３に係る本発明の半導体装置の一実施の形態（第３実施例）を示した概略構成断面図である。
【図７】第３実施例の第１ｎ型領域ｎ１の不純物濃度プロファイル図である。
【図８】請求項４に係る本発明の半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】請求項５に係る本発明の半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図１０】請求項６に係る本発明の半導体装置の製造方法の一実施の形態（第３実施例）を示した製造工程断面図である。
【符号の説明】
【０１１６】
１…半導体装置、２３…ゲート電極、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）
【図１】
2008305954.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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