(57)【要約】【課題】  ２つのＣＰＵから同時にアクセスすることが可能なシングルポートメモリ・モジュールおよびデュアルＣＰＵシステムを提供する。【解決手段】  シングルポートメモリ・モジュール１は、第１のアドレス信号ＡＤ１によりアクセス要求のアドレスが指定される第１のシングルポートメモリ１１と、第１のシングルポートメモリ１１のアドレス領域に連続するアドレス領域を有し、第１のアドレス信号ＡＤ１あるいは第２のアドレス信号ＡＤ２によりアクセス要求のアドレスが指定される第２のシングルポートメモリ１２とを備え、アドレス信号ＡＤ１によりアドレスが指定されたシングルポートメモリ１１へのアクセス要求信号ＣＳ１によるアクセス要求と、アドレス信号ＡＤ２によりアドレスが指定されたシングルポートメモリ１２へのアクセス要求信号ＣＳ２によるアクセス要求とが同時に発生したときは、調停部１５の調停により、そのアクセス要求をともに許可する。【選択図】  図１
2008047055.tif 000002
【特許請求の範囲】
【請求項１】
第１のアドレス信号によりアクセス要求のアドレスが指定される第１のシングルポートメモリと、
前記第１のシングルポートメモリのアドレス領域に連続するアドレス領域を有し、前記第１のアドレス信号あるいは第２のアドレス信号によりアクセス要求のアドレスが指定される第２のシングルポートメモリと
を備え、
前記第１のアドレス信号によりアドレスが指定された前記第１のシングルポートメモリへのアクセス要求と、前記第２のアドレス信号によりアドレスが指定された前記第２のシングルポートメモリへのアクセス要求とが同時に発生したときは、そのアクセス要求をともに許可する
ことを特徴とするシングルポートメモリ・モジュール。
【請求項２】
前記第２のシングルポートメモリに対して、前記第１のアドレス信号によりアドレスが指定される第１のアクセス要求と、前記第２のアドレス信号によりアドレスが指定される第２のアクセス要求とが同時に発生したときは、前記第１のアクセス要求を許可する
ことを特徴とする請求項１に記載のシングルポートメモリ・モジュール。
【請求項３】
第１のアドレス信号によりアクセス要求のアドレスが指定される第１のシングルポートメモリと、
前記第１のシングルポートメモリのアドレス領域に連続するアドレス領域を有する第２のシングルポートメモリと、
前記第１のアドレス信号により指定されるアドレスが、前記第１のシングルポートメモリのアドレス領域に含まれるか、前記第２のシングルポートメモリのアドレス領域に含まれるかを判定するアドレス判定手段と、
前記アドレス判定手段の判定結果にもとづいて、外部から入力される第１のアクセス要求信号の出力先を前記第１のシングルポートメモリとするか、前記第２のシングルポートメモリとするかを切り換えるアクセス先切り換え手段と、
前記第２のシングルポートメモリに対する、前記アクセス先切り換え手段から出力される前記第１のアクセス要求信号によるアクセス要求と、外部から入力される第２のアクセス要求信号によるアクセス要求とを調停し、そのアクセス要求が同時に発生したときは、前記アクセス先切り換え手段から出力される前記第１のアクセス要求信号へアクセス権を与える調停手段と、
前記調停手段の調停結果にもとづいて、前記第２のシングルポートメモリへ入力するアクセス要求信号を、前記アクセス先切り換え手段から出力される前記第１のアクセス要求信号とするか、前記第２のアクセス要求信号とするかを選択するアクセス要求信号選択手段と、
前記調停手段の調停結果にもとづいて、前記第２のシングルポートメモリへ入力するアドレス信号を、前記第１のアドレス信号とするか、前記第２のアドレス信号とするかを選択する入力選択手段と、
前記アドレス判定手段の判定結果にもとづいて、前記第１のシングルポートメモリの出力信号または前記第２のシングルポートメモリの出力信号のいずれかを選択する出力選択手段と、
前記第１のアクセス要求信号が入力されたときに前記出力選択手段の出力信号を第１の出力信号として出力する第１の出力制御手段と、
前記調停手段が前記第２のアクセス要求信号に対してアクセス権を与えたときに前記第２のシングルポートメモリの出力信号を第２の出力信号として出力する第２の出力制御手段と
を有することを特徴とするシングルポートメモリ・モジュール。
【請求項４】
請求項１乃至３のいずれか１項に記載のシングルポートメモリ・モジュールを共通に使用する第１のＣＰＵおよび第２のＣＰＵを備え、
前記第１のＣＰＵは、前記シングルポートメモリ・モジュールへ前記第１のアクセス要求信号および第１のアドレス信号を出力するとともに、前記シングルポートメモリ・モジュールから前記第１の出力信号が入力され、
前記第２のＣＰＵは、前記シングルポートメモリ・モジュールへ前記第２のアクセス要求信号および第２のアドレス信号を出力するとともに、前記シングルポートメモリ・モジュールから前記第２の出力信号が入力され、
前記第１のＣＰＵが前記シングルポートメモリ・モジュールの前記第１のシングルポートメモリのアドレス領域へのアクセスを要求し、前記第２のＣＰＵが前記シングルポートメモリ・モジュールの前記第２のシングルポートメモリのアドレス領域へのアクセスを要求するとき、前記シングルポートメモリ・モジュールが、その両方のアクセス要求を許可する
ことを特徴とするデュアルＣＰＵシステム。
【請求項５】
前記第１のＣＰＵは、前記シングルポートメモリ・モジュールの前記第２のシングルポートメモリのアドレス領域へのアクセスに関し、前記第２のＣＰＵに対する優先権を有していることを特徴とする請求項４に記載のデュアルＣＰＵシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルポートメモリ・モジュール、およびこのシングルポートメモリ・モジュールを使用するデュアルＣＰＵシステムに関する。
【背景技術】
【０００２】
２つのＣＰＵが１つのメモリを共有するデュアルＣＰＵシステムにおいて、メモリにデュアルポートメモリを使用すると、２つのＣＰＵから同時にアクセスすることが可能であり、システムを容易に構成することができる。しかし、デュアルポートメモリは、シングルポートメモリに比べると、回路を構成するトランジスタの数が２倍近くに増えるためチップサイズが大きくなり、高価である。
【０００３】
そこで、安価なシングルポートメモリを用いて、あたかもデュアルポートメモリにアクセスしているかのように、複数のＣＰＵからアクセスすることが可能なマルチＣＰＵ装置が提案されている（例えば、特許文献１参照。）。
【０００４】
しかし、上述のマルチＣＰＵ装置では、調停手段がいずれか１つのＣＰＵにのみメモリへのアクセスを許可するので、２つのＣＰＵが同時にメモリへアクセスすることができないという問題があった。
【特許文献１】特開平９−２５９０３０号公報  （第３−５ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、２つのＣＰＵから同時にアクセスすることが可能なシングルポートメモリ・モジュールおよびデュアルＣＰＵシステムを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１のアドレス信号によりアクセス要求のアドレスが指定される第１のシングルポートメモリと、前記第１のシングルポートメモリのアドレス領域に連続するアドレス領域を有し、前記第１のアドレス信号あるいは第２のアドレス信号によりアクセス要求のアドレスが指定される第２のシングルポートメモリとを備え、前記第１のアドレス信号によりアドレスが指定された前記第１のシングルポートメモリへのアクセス要求と、前記第２のアドレス信号によりアドレスが指定された前記第２のシングルポートメモリへのアクセス要求とが同時に発生したときは、そのアクセス要求をともに許可することを特徴とするシングルポートメモリ・モジュールが提供される。
【０００７】
また、本発明の別の一態様によれば、第１のアドレス信号によりアクセス要求のアドレスが指定される第１のシングルポートメモリと、前記第１のシングルポートメモリのアドレス領域に連続するアドレス領域を有する第２のシングルポートメモリと、前記第１のアドレス信号により指定されるアドレスが、前記第１のシングルポートメモリのアドレス領域に含まれるか、前記第２のシングルポートメモリのアドレス領域に含まれるかを判定するアドレス判定手段と、前記アドレス判定手段の判定結果にもとづいて、外部から入力される第１のアクセス要求信号の出力先を前記第１のシングルポートメモリとするか、前記第２のシングルポートメモリとするかを切り換えるアクセス先切り換え手段と、前記第２のシングルポートメモリに対する、前記アクセス先切り換え手段から出力される前記第１のアクセス要求信号によるアクセス要求と、外部から入力される第２のアクセス要求信号によるアクセス要求とを調停し、そのアクセス要求が同時に発生したときは、前記アクセス先切り換え手段から出力される前記第１のアクセス要求信号へアクセス権を与える調停手段と、前記調停手段の調停結果にもとづいて、前記第２のシングルポートメモリへ入力するアクセス要求信号を、前記アクセス先切り換え手段から出力される前記第１のアクセス要求信号とするか、前記第２のアクセス要求信号とするかを選択するアクセス要求信号選択手段と、前記調停手段の調停結果にもとづいて、前記第２のシングルポートメモリへ入力するアドレス信号を、前記第１のアドレス信号とするか、前記第２のアドレス信号とするかを選択する入力選択手段と、前記アドレス判定手段の判定結果にもとづいて、前記第１のシングルポートメモリの出力信号または前記第２のシングルポートメモリの出力信号のいずれかを選択する出力選択手段と、前記第１のアクセス要求信号が入力されたときに前記出力選択手段の出力信号を第１の出力信号として出力する第１の出力制御手段と、前記調停手段が前記第２のアクセス要求信号に対してアクセス権を与えたときに前記第２のシングルポートメモリの出力信号を第２の出力信号として出力する第２の出力制御手段とを有することを特徴とするシングルポートメモリ・モジュールが提供される。
【発明の効果】
【０００８】
本発明によれば、２つのＣＰＵが共通に使用するシングルポートメモリ・モジュールが、それぞれにアクセス可能な２つのシングルポートメモリを有するので、２つのＣＰＵがシングルポートメモリ・モジュールを同時にアクセスすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係るシングルポートメモリ・モジュールの構成の例を示すブロック図である。
【００１１】
本実施例のシングルポートメモリ・モジュール１へは、２つのアクセス要求信号ＣＳ１およびＣＳ２が入力され、それぞれのアクセス要求信号に伴う信号として、アクセス先のアドレスを指定するアドレス信号ＡＤ１およびＡＤ２、リード／ライトの切り換えを制御するリード／ライト信号ＲＷ１およびＲＷ２、ライトモードのときの書き込みデータである入力信号ＩＮ１およびＩＮ２が、それぞれ１つの信号の組として入力される。すなわち、アクセス要求信号ＣＳ１、アドレス信号ＡＤ１、リード／ライト信号ＲＷ１および入力信号ＩＮ１が１組の信号として入力され、アクセス要求信号ＣＳ２、アドレス信号ＡＤ２、リード／ライト信号ＲＷ２および入力信号ＩＮ２が１組の信号として入力される。
【００１２】
一方、アクセス要求信号ＣＳ１により読み出しが要求された出力データは出力信号ＯＵＴ１として出力され、アクセス要求信号ＣＳ２により読み出しが要求された出力データは出力信号ＯＵＴ２として出力される。
【００１３】
本実施例のシングルポートメモリ・モジュール１は、アドレス信号ＡＤ１によりアクセス要求のアドレスが指定される第１のシングルポートメモリ１１と、シングルポートメモリ１１のアドレス領域に連続するアドレス領域を有する第２のシングルポートメモリ１２と、を有する。
【００１４】
また、シングルポートメモリ・モジュール１は、アドレス信号ＡＤ１のアドレス指定先を判定するアドレス判定部１３と、アドレス判定部１３の判定結果にもとづいて、アクセス要求信号ＣＳ１の出力先を切り換えるアクセス先切り換え部１４と、シングルポートメモリ１２に対するアクセス要求を調停する調停部１５と、調停部１５の調停結果にもとづいて、シングルポートメモリ１２へ入力するアクセス要求信号を、アクセス先切り換え部１４から出力されるアクセス要求信号ＣＳ１とするか、アクセス要求信号ＣＳ２とするかを選択するアクセス要求信号選択部１６と、調停部１５の調停結果にもとづいて、シングルポートメモリ１２へ入力するアドレス信号を、アドレス信号ＡＤ１とするか、アドレス信号ＡＤ２とするかを選択する入力選択部１７と、を有する。
【００１５】
さらに、シングルポートメモリ・モジュール１は、アドレス判定部１３の判定結果にもとづいて、シングルポートメモリ１１の出力信号またはシングルポートメモリ１２の出力信号のいずれかを選択する出力選択部１８と、アクセス要求信号ＣＳ１が入力されたときに出力選択部１８の出力信号を出力信号ＯＵＴ１として出力する第１の出力制御部１９と、調停部１５がアクセス要求信号ＣＳ２に対してアクセス権を与えたときにシングルポートメモリ１２の出力信号を出力信号ＯＵＴ２として出力する第２の出力制御部２０と、を有する。
【００１６】
シングルポートメモリ１１およびシングルポートメモリ１２は、例えばＲＡＭであり、それぞれ、アクセス要求信号が入力されるＣＳ端子、アクセス先のアドレス信号が入力されるアドレス端子、リード／ライトの切り換えを制御するリード／ライト信号が入力されるリード／ライト端子、ライトモードのときの書き込みデータが入力される入力端子、およびリードモードのときの読み出しデータが出力される出力端子を有する。
【００１７】
シングルポートメモリ１１およびシングルポートメモリ１２は、ＣＳ端子にアクセス要求信号が入力されたときのみ、アドレス端子へ入力されたアドレス信号で指定されたアドレスへのアクセスを許可する。
【００１８】
このシングルポートメモリ１１とシングルポートメモリ１２は、連続したアドレス領域を有する。
【００１９】
図２に、シングルポートメモリ１１とシングルポートメモリ１２のアドレス分配の様子を示す。
【００２０】
例えば、シングルポートメモリ１１のアドレス領域を上位領域とし、これに続く下位領域をシングルポートメモリ１２のアドレス領域とするよう、シングルポートメモリ・モジュール１のアドレス領域を分配する。
【００２１】
このシングルポートメモリ１１とシングルポートメモリ１２に対して、アドレス信号ＡＤ１は、シングルポートメモリ１１とシングルポートメモリ１２の全領域をそのアドレス範囲として指定するものとし、アドレス信号ＡＤ２は、シングルポートメモリ１２の領域のみをそのアドレス範囲として指定するものとする。
【００２２】
このようなアドレス領域の分配がされたシングルポートメモリ１１とシングルポートメモリ１２を有するシングルポートメモリ・モジュール１に対して、アクセス要求信号ＣＳ１およびＣＳ２によるアクセス要求が同時に発生することがある。そのとき、アクセス要求信号ＣＳ１に伴うアドレス信号ＡＤ１による指定アドレスがシングルポートメモリ１１のアドレス領域であるときは、その両方のアクセス要求を許可することができる。
【００２３】
これは、アクセス要求信号ＣＳ２に伴うアドレス信号ＡＤ２による指定アドレスは必ずシングルポートメモリ１２のアドレス領域であるため、この両方のアクセス要求に対して、アクセス要求信号ＣＳ１に対してはシングルポートメモリ１１へのアクセスを許可し、アクセス要求信号ＣＳ２に対してはシングルポートメモリ１２へのアクセスを許可できるからである。
【００２４】
これに対して、アクセス要求信号ＣＳ１に伴うアドレス信号ＡＤ１による指定アドレスがシングルポートメモリ１２のアドレス領域であるときは、アクセス要求信号ＣＳ１も、アクセス要求信号ＣＳ２も、ともにシングルポートメモリ１２へのアクセスを要求する。そこで、この場合、そのアクセス要求を調停する。
【００２５】
そのために、本実施例のシングルポートメモリ・モジュール１は、アドレス判定部１３、アクセス先切り換え部１４、調停部１５およびアクセス要求信号選択部１６を備える。
【００２６】
アドレス判定部１３は、アドレス信号ＡＤ１により指定されるアドレスが、シングルポートメモリ１１のアドレス領域に含まれるか、シングルポートメモリ１２のアドレス領域に含まれるかを判定する。
【００２７】
アクセス先切り換え部１４は、アドレス判定部１３の判定結果にもとづいて、アクセス要求信号ＣＳ１の出力先をシングルポートメモリ１１とするか、シングルポートメモリ１２とするかを切り換える。すなわち、アドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１１のアドレス領域に含まれるときは、アクセス要求信号ＣＳ１の出力先をアドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１１のアドレス領域に含まれるときは、アクセス要求信号ＣＳ１の出力先をシングルポートメモリ１１とし、アドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１２のアドレス領域に含まれるときは、アクセス要求信号ＣＳ１の出力先をシングルポートメモリ１２とする。
【００２８】
このとき、シングルポートメモリ１１へ向けて出力されたアクセス要求信号ＣＳ１は、そのままシングルポートメモリ１１のＣＳ端子へ入力される。しかし、シングルポートメモリ１１へ向けて出力されたアクセス要求信号ＣＳ１は、アクセス権の調停のため、調停部１５およびアクセス要求信号選択部１６へ入力される。
【００２９】
調停部１５は、アクセス先切り換え部１４から出力されるアクセス要求信号ＣＳ１と、アクセス要求信号ＣＳ２とを監視し、シングルポートメモリ１２に対するアクセス要求を調停する。調停部１５は、いずれか１つのアクセス要求信号しか入力されないときは、そのアクセス要求信号にアクセス権を与えるが、両方のアクセス要求信号によるアクセス要求が同時に発生したときは、アクセス先切り換え部１４から出力されるアクセス要求信号ＣＳ１へ優先的にアクセス権を与える。調停部１５の調停結果は、調停結果信号として、シングルポートメモリ・モジュール１の外部へ出力する。
【００３０】
アクセス要求信号選択部１６は、アクセス先切り換え部１４から出力されるアクセス要求信号ＣＳ１およびアクセス要求信号ＣＳ２のうち、調停部１５によりアクセス権を与えられたアクセス要求信号をシングルポートメモリ１２のＣＳ端子へ入力する。
【００３１】
同様に、入力選択部１７も、調停部１５によりアクセス権を与えられたアクセス要求信号と組になる、アドレス信号、リードライト信号、入力信号を、それぞれ、アドレス信号ＡＤ１あるいはＡＤ２、リードライト信号ＲＷ１あるいはＲＷ２、入力信号ＩＮ１あるいはＩＮ２から選択してシングルポートメモリ１２へ入力する。
【００３２】
一方、リードモード時のアクセス要求に対する調停は次のように行われる。
【００３３】
アクセス要求信号ＣＳ１によるアクセス要求は、アクセス要求信号ＣＳ２によるアクセス要求に優先されるので、アクセス要求信号ＣＳ１が入力されたときは、出力制御部１９の制御により、常に出力信号ＯＵＴ１を出力する。このとき、出力選択部１８が、アドレス判定部１３の判定結果にもとづいて、シングルポートメモリ１１の出力あるいはシングルポートメモリ１２の出力のいずれかを選択する。出力制御部１９は、その選択された出力信号を出力信号ＯＵＴ１として出力するようにする。
【００３４】
すなわち、出力制御部１９は、アクセス要求信号ＣＳ１によるアクセス要求があったときに、アドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１１のアドレス領域に含まれるときは、シングルポートメモリ１１の出力を出力信号ＯＵＴ１として出力し、アドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１２のアドレス領域に含まれるときはシングルポートメモリ１２の出力を出力信号ＯＵＴ１として出力する。
【００３５】
これに対して、アクセス要求信号ＣＳ２によるアクセス要求があったときは、出力制御部２０が、調停部１５の調停結果にもとづいて出力信号ＯＵＴ２の出力を制御する。このとき、アクセス要求信号ＣＳ２によるシングルポートメモリ１２へのアクセス権が調停部１５より与えられたときは、出力制御部２０はシングルポートメモリ１２の出力を出力信号ＯＵＴ２として出力する。
【００３６】
したがって、アクセス要求信号ＣＳ１によるアクセス要求とアクセス要求信号ＣＳ２によるアクセス要求が同時に発生したときに、アドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１２のアドレス領域に含まれるアドレスであるときは、アクセス要求信号ＣＳ２にアクセス権が与えられないため、出力信号ＯＵＴ２は出力されないが、アドレス信号ＡＤ１により指定されるアドレスがシングルポートメモリ１１のアドレス領域に含まれるアドレスであるときは、アクセス要求信号ＣＳ２にもアクセス権が与えられるため、出力信号ＯＵＴ１の出力とともに出力信号ＯＵＴ２も出力される。
【００３７】
本実施例によれば、第１のアドレス信号のみでアクセス先のアドレスが指定される第１のシングルポートメモリと、第１のアドレス信号および第２のアドレス信号でアクセス先のアドレスが指定される第２のシングルポートメモリとを有していて、それぞれのシングルポートメモリに個別にアクセスすることが可能であるので、第２のシングルポートメモリに対するアクセス権を調停することにより、第１のシングルポートメモリへアクセスしているときに第２のシングルポートメモリへも同時にアクセスすることが可能である。
【実施例２】
【００３８】
図３は、本発明の実施例２に係るデュアルＣＰＵシステムの構成の例を示すブロック図である。
【００３９】
本実施例のデュアルＣＰＵシステムは、第１のＣＰＵであるＣＰＵ２および第２のＣＰＵであるＣＰＵ３という２つのＣＰＵが、図１に示した実施例１のシングルポートメモリ・モジュール１を共通に使用するシステムである。
【００４０】
ここで、ＣＰＵ２は、シングルポートメモリ・モジュール１の全アドレス領域を使用するものとし、ＣＰＵ３は、シングルポートメモリ・モジュール１の中のシングルポートメモリ１２のアドレス領域のみを使用するものとする。
【００４１】
また、ＣＰＵ２は、シングルポートメモリ・モジュール１の中のシングルポートメモリ１２へのアクセスに関して、ＣＰＵ３に対する優先権を有しているものとする。
【００４２】
図４に、ＣＰＵ２およびＣＰＵ３の使用アドレス領域を示す。
【００４３】
ＣＰＵ２は、シングルポートメモリ・モジュール１の中のシングルポートメモリ１１およびシングルポートメモリ１２の両方のアドレス領域を使用し、ＣＰＵ３は、シングルポートメモリ１２のアドレス領域のみを使用する。
【００４４】
すなわち、シングルポートメモリ１１のアドレス領域はＣＰＵ２の専用領域であり、シングルポートメモリ１２のアドレス領域はＣＰＵ２およびＣＰＵ３の共用領域である。この共有領域に対して、ＣＰＵ２が使用優先権を有する。
【００４５】
図３に示すデュアルＣＰＵシステムにおいて、ＣＰＵ２は、アクセス要求信号ＣＳ１、アドレス信号ＡＤ１、リードライト信号ＲＷ１および入力信号ＩＮ１をシングルポートメモリ・モジュール１へ出力し、シングルポートメモリ・モジュール１から出力信号ＯＵＴ１が入力される。また、ＣＰＵ３は、アクセス要求信号ＣＳ２、アドレス信号ＡＤ２、リードライト信号ＲＷ２および入力信号ＩＮ２をシングルポートメモリ・モジュール１へ出力し、シングルポートメモリ・モジュール１から調停結果信号および出力信号ＯＵＴ２が入力される。
【００４６】
ＣＰＵ３は、入力された調停結果信号により、シングルポートメモリ・モジュール１へのアクセス要求が受け入れられたかどうかを知ることができる。
【００４７】
図５に、各ＣＰＵからのアクセス要求に対するシングルポートメモリ・モジュール１の動作の様子を、リードモード時の動作を例にとって示す。
【００４８】
期間Ｔ１では、ＣＰＵ２からのアクセス要求信号ＣＳ１およびＣＰＵ３からのアクセス要求信号ＣＳ２が出力され、ＣＰＵ２およびＣＰＵ３が、同時にシングルポートメモリ・モジュール１へのアクセスを要求している。
【００４９】
このとき、ＣＰＵ２から出力されるアドレス信号ＡＤ１が、シングルポートメモリ・モジュール１の中のシングルポートメモリ１１のアドレス領域のアドレスを指定しているものとする。したがって、ＣＰＵ２から出力されたアクセス要求信号ＣＳ１は、シングルポートメモリ１１のＣＳ端子へ入力され、ＣＰＵ２は、シングルポートメモリ１１をアクセスする。
【００５０】
また、この場合、シングルポートメモリ・モジュール１の中のシングルポートメモリ１２に対する、ＣＰＵ３からのアクセス要求信号ＣＳ２によるアクセス要求を、シングルポートメモリ・モジュール１の中の調停部１５が許可し、ＣＰＵ３は、シングルポートメモリ１２をアクセスする。
【００５１】
したがって、シングルポートメモリ・モジュール１の出力信号ＯＵＴ１としてシングルポートメモリ１１の出力が出力され、同時に、シングルポートメモリ・モジュール１の出力信号ＯＵＴ２としてシングルポートメモリ１２の出力が出力される。
【００５２】
次に、期間Ｔ２でも、ＣＰＵ２からのアクセス要求信号ＣＳ１およびＣＰＵ３からのアクセス要求信号ＣＳ２が出力され、ＣＰＵ２およびＣＰＵ３が、同時にシングルポートメモリ・モジュール１へのアクセスを要求している。
【００５３】
しかし、このときは期間Ｔ１とは異なって、ＣＰＵ２から出力されるアドレス信号ＡＤ１が、シングルポートメモリ・モジュール１の中のシングルポートメモリ１２のアドレス領域のアドレスを指定している。そのため、シングルポートメモリ・モジュール１の中の調停部１５は、この要求を優先して、ＣＰＵ２に対して、シングルポートメモリ１２へのアクセスを許可する。
【００５４】
したがって、この場合、シングルポートメモリ１２の出力が、シングルポートメモリ・モジュール１の出力信号ＯＵＴ１として出力される。これに対して、出力信号ＯＵＴ２としての出力はない。
【００５５】
なお、期間Ｔ３および期間Ｔ４に示すように、シングルポートメモリ１２へのアクセス要求が、ＣＰＵ２あるいはＣＰＵ３から単独であった場合には、それぞれのアクセス要求がそのまま許可される。その結果、期間Ｔ３では、シングルポートメモリ１２の出力が出力信号ＯＵＴ１として出力され、期間Ｔ４では、シングルポートメモリ１２の出力が出力信号ＯＵＴ２として出力される。
【００５６】
このような本実施例によれば、シングルポートメモリ・モジュールが２つのシングルポートメモリを有し、それぞれのアドレス領域を、第１のＣＰＵの専用領域、第１のＣＰＵおよび第２のＣＰＵの共用領域、とするので、２つのＣＰＵからのシングルポートメモリ・モジュールへのアクセスが同時に発生したときに、第１のＣＰＵのアクセス先のアドレスがその専用領域であるときは、第２のＣＰＵのアクセスも同時に許可される。これにより、第２のＣＰＵは、シングルポートメモリ・モジュールに対する処理を直ちに実行でき、処理効率を向上させることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１に係るシングルポートメモリ・モジュールの構成の例を示すブロック図。
【図２】実施例１のシングルポートメモリ・モジュールにおけるアドレス配分を説明するための図。
【図３】本発明の実施例２に係るデュアルＣＰＵシステムの構成の例を示すブロック図。
【図４】実施例２のデュアルＣＰＵシステムにおける各ＣＰＵのシングルポートメモリ・モジュールの使用アドレス領域を示す図。
【図５】実施例２のデュアルＣＰＵシステムの動作の例を示す波形図。
【符号の説明】
【００５８】
１  シングルポートメモリ・モジュール
２、３  ＣＰＵ
１１、１２  シングルポートメモリ
１３  アドレス判定部
１４  アクセス先切り換え部
１５  調停部
１６  アクセス要求信号選択部
１７  入力選択部
１８  出力選択部
１９、２０  出力制御部
【図１】
2008047055.tif 000003
【図２】
2008047055.tif 000004
【図３】
2008047055.tif 000005
【図４】
2008047055.tif 000006
【図５】
2008047055.tif 000007