(57)【要約】【課題】テスト時間およびテストコストを低減できる半導体記憶装置およびそのテスト方法を提供する。【解決手段】半導体記憶装置は、半導体メモリ１１と、クロック信号Ｓ２を出力する自動動作制御回路１２と、前記クロック信号に同期して、同期リードアドレスadr2を出力する同期リード制御回路１３と、前記同期リードアドレスのアドレスに従い、前記半導体メモリのリードアドレスを選択するリード制御回路１４と、前記リードアドレスに従って読み出されたデータをセンスし、データリード信号Ｓ５を出力するリード用センスアンプ回路１５と、前記データリード信号を期待値と比較する判定回路１６とを具備する。【選択図】      図１
2008047218.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリと、
クロック信号を出力する自動動作制御回路と、
前記クロック信号に同期して、同期リードアドレスを出力する同期リード制御回路と、
前記同期リードアドレスのアドレスに従い、前記半導体メモリのリードアドレスを選択するリード制御回路と、
前記リードアドレスに従って読み出されたデータをセンスし、データリード信号を出力するリード用センスアンプ回路と、
前記データリード信号を期待値と比較する判定回路とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記自動動作制御回路から出力された自動動作用アドレスに従って読み出された前記半導体メモリのデータをセンスする自動動作用センスアンプ回路を更に具備すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記判定回路は、前記自動動作用センスアンプから出力されたテストデータ信号と前記同期リード制御回路から出力されたテストデータ信号とを切り替えて出力するセレクタと、
前記セレクタの出力と所定の期待値と比較して、判定結果を前記自動動作制御回路に出力する比較回路とを備えること
を特徴とする請求項３に記載の半導体記憶装置。
【請求項４】
前記同期リード制御回路は、読み出しテストの際に、前記同期リードアドレスにより読み出し動作を行うように前記リード制御回路および前記リード動作用センスアンプ回路を制御し、前記リード制御回路および前記リード動作用センスアンプ回路をＢＩＳＴ化すること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体メモリと、自動動作制御回路と、同期リード制御回路と、リード制御回路と、リード用センスアンプ回路と、判定回路とを具備し、
前記自動動作制御回路は、クロック信号を出力し、
前記同期リード制御回路は、前記クロック信号を受信すると、前記クロック信号に同期して保持していたアドレスを同期リードアドレスとして出力し、
前記リード制御回路は、前記同期リードアドレスを受信すると、前記同期リードアドレスのアドレスに従って前記半導体メモリのリードアドレスを選択し、
リード用センスアンプ回路は、前記リードアドレスに従って読み出されたデータをセンスしてデータリード信号を出力し、
前記同期リード制御回路は、前記データリード信号を保持し、前記クロック信号と同期してテストデータ信号として前記判定回路に出力し、
前記判定回路は、前記テストデータ信号と期待値とを比較し、判定結果を前記自動動作制御回路に出力すること
を特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびそのテスト方法に関し、例えば、ＮＯＲ型フラッシュメモリを搭載したメモリチップ等に適用されるものである。
【背景技術】
【０００２】
従来より、例えば、ＮＯＲ型フラッシュメモリを搭載したメモリチップ等の半導体記憶装置においては、上記フラッシュメモリが正常に機能できるか否かの選別テストを行う必要がある。しかし、この選別テストは１メモリチップ（１chip）に対して非常に長時間を必要とするため、テストコストが増大する。そこで、選別テストをメモリチップ自身の組み込まれたテスト回路にて行うようにＢＩＳＴ（Built In Self-Test）化したＢＩＳＴテストが行われている。ここで、ＢＩＳＴとは、試験対象をテストする仕組み（以下、テスト回路）を試験対象が備える外部入力から与えるきっかけ（コマンド等）でテスト回路を起動し、テストの判定結果を試験対象が備える外部出力で受け取れる仕組みであり、自己テストする仕組みとその仕組みを利用するインタフェースを意味する。
【０００３】
上記テスト回路には、アドレスを入力しセルデータをリードするためのリード動作系の回路と、コマンドを入力しフラッシュメモリに書き込みや消去動作を行うための自動動作系の回路がある。さらに、上記リード動作系の回路と自動動作系の回路では、それぞれ制御回路とセンスアンプ回路は独立した制御を行っている。これは、自動動作の対象ブロック以外を読み出すこと（Dual Read）ができるようにするためである。
【０００４】
しかし、このＢＩＳＴテストの際には、自動動作制御回路により半導体メモリの書き込み／消去を行い、自動動作用センスアンプ回路により読み出し動作（ベリファイ（Verify）動作）を行うことによってセルデータを読み出し、チップの選別を行っている。即ち、ＢＩＳＴテストの際には、自動動作系（オート動作系）の回路（自動動作制御回路および自動動作用センスアンプ回路）しか選別テストが行われていなかった。
【０００５】
そのため、従来の選別テストは、リード動作系の回路、即ちリード制御回路およびリード用センスアンプ回路をＢＩＳＴ化して行うことができなかった。そのため、これらリード動作系の回路に回路不良が発生した場合でも、リード制御回路とリード用センスアンプ回路を選別することができない。その結果、リード制御回路とリード用センスアンプ回路の選別については、ＢＩＳＴテストのさらに後の工程で別途テストを行う必要が生じ、テスト時間およびテストコストが増大するという問題がある。
【０００６】
上記のように、従来の半導体記憶装置およびそのテスト方法は、テスト時間およびテストコストが増大するという問題がある。
【０００７】
本願に関連する文献公知発明としては、例えば、下記のような特許文献がある。
【特許文献１】特開２００６−８５７６９号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、テスト時間およびテストコストを低減できる半導体記憶装置およびそのテスト方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様によれば、半導体メモリと、クロック信号を出力する自動動作制御回路と、前記クロック信号に同期して、同期リードアドレスを出力する同期リード制御回路と、前記同期リードアドレスのアドレスに従い、前記半導体メモリのリードアドレスを選択するリード制御回路と、前記リードアドレスに従って読み出されたデータをセンスし、データリード信号を出力するリード用センスアンプ回路と、前記データリード信号を期待値と比較する判定回路とを具備する半導体記憶装置を提供できる。
【００１０】
この発明の一態様によれば、半導体メモリと、自動動作制御回路と、同期リード制御回路と、リード制御回路と、リード用センスアンプ回路と、判定回路とを具備し、前記自動動作制御回路は、クロック信号を出力し、前記同期リード制御回路は、前記クロック信号を受信すると、前記クロック信号に同期して保持していたアドレスを同期リードアドレスとして出力し、前記リード制御回路は、前記同期リードアドレスを受信すると、前記同期リードアドレスのアドレスに従って前記半導体メモリのリードアドレスを選択し、リード用センスアンプ回路は、前記リードアドレスに従って読み出されたデータをセンスしてデータリード信号を出力し、前記同期リード制御回路は、前記データリード信号を保持し、前記クロック信号と同期してテストデータ信号として前記判定回路に出力し、前記判定回路は、前記テストデータ信号と期待値とを比較し、判定結果を前記自動動作制御回路に出力する半導体記憶装置のテスト方法を提供できる。
【発明の効果】
【００１１】
この発明によれば、テスト時間およびテストコストを低減できる半導体記憶装置およびそのテスト方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１３】
［第１の実施形態（同期リード制御回路を使用して、リード動作系の制御回路とリード動作用センスアンプ回路をＢＩＳＴ化して選別テストを行う一例）]
まず、図１および図２を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。図１は、この実施形態に係る半導体記憶装置を示すブロック図である。図２は、図１中の同期リード制御回路１３を示す回路図である。
【００１４】
図示するように、本例に係る半導体記憶装置は、メモリ部１０−１、および上記メモリ部１０−１のテストを行うテスト回路部１０−２により構成されたメモリチップである。
【００１５】
メモリ部１０−１は、複数のフラッシュメモリ１１を備えている。本例の場合、フラッシュメモリ１１は、ＮＯＲ型フラッシュメモリである。ＮＯＲ型フラッシュメモリは、ワード線とビット線との交差位置にそれぞれがマトリクス状に配置された複数のメモリセルトランジスタを備えている。ＮＯＲ型フラッシュメモリでは、上記のように、書き込み用配線の交差位置にメモリセルトランジスタが設けられているため、ＮＡＮＤ型フラッシュメモリ等と異なり、ランダムアクセスをすることが可能である。
【００１６】
メモリセルトランジスタのそれぞれは、半導体基板上に設けられた浮遊電極と、浮遊電極上に設けられた電極間絶縁膜と、電極間絶縁膜上に設けられた制御電極とを備えた積層構造である。
【００１７】
テスト回路部１０−２は、上記フラッシュメモリ１１と共に混載して組み込まれている。そして、テスト回路部１０−２は、フラッシュメモリ１１の選別テストを組み込まれた自身のテスト回路部１０−２にて行うようにＢＩＳＴ（Built In Self-Test）化されたＢＩＳＴテストを行うために設けられている。
【００１８】
テスト回路部１０−２は、アドレスパッドＰＡＤ１、ＩＯパッドＰＡＤ２、自動動作制御回路１２、同期リード制御回路１３、リード制御回路１４、リード用センスアンプ回路１５、判定回路１６、自動動作用センスアンプ回路１７、およびセレクタ２１〜２３を備えている。
【００１９】
アドレスパッドＰＡＤ１には、非同期リードアドレスadr1、または同期アドレスadr2が入力される。
【００２０】
自動動作制御回路１２は、後述する読み出し動作のＢＩＳＴテストの際に、テストクロック信号Ｓ２等の所定の信号を同期リード制御回路１３に出力し、同期リード制御回路１３を駆動させるように構成されている。
【００２１】
同期リード制御回路１３は、読み出し動作のＢＩＳＴテストの際に、上記テストクロック信号Ｓ２等を受信して、同期リードアドレスadr2をリード制御回路１４に出力し、リード制御回路１４およびリード用センスアンプ回路１５を制御するように構成されている。
【００２２】
リード制御回路１４は、受信した上記同期リードアドレスadr2のアドレスに従い、フラッシュメモリ１１のリードアドレスを選択するように構成されている。
【００２３】
リード用センスアンプ回路１５は、上記同期リードアドレスadr2のアドレスに従って読み出されたデータをセンスし、セルデータリード信号Ｓ５としてセレクタ２２または同期リード制御回路１３に送信するように構成されている。
【００２４】
判定回路１６は、セレクタ２１、比較回路１９を備え、同期リード制御回路１３を介して送信されたリード回路テストデータ信号Ｓ７、または自動動作用センスアンプ１７から出力されたテストデータ信号（図示せず）を所定の期待値と比較し、その判定結果を自動動作制御回路１２に出力するように構成されている。
【００２５】
セレクタ２１は、制御端子にリード回路テスト信号Ｓ１が入力されると、自動動作用センスアンプ１７から出力されたテストデータ信号からリード回路テストデータ信号Ｓ７を切り替えて比較回路１９に出力する。比較回路１９は、リード回路テストデータ信号Ｓ７、または自動動作用センスアンプ１７から出力されたテストデータ信号を所定の期待値と比較して、判定結果を自動動作制御回路１２に出力する。
【００２６】
自動動作用センスアンプ回路１７は、自動動作用アドレスadr3のアドレスに従って、フラッシュメモリから読み出されたデータをセンスし、自動動作リード信号（図示せず）を判定回路１６に送信するように構成されている。
【００２７】
セレクタ２２は、入力端子に入力されるセルデータリード信号Ｓ５または同期リードデータ信号Ｓ６のいずれかの信号を、制御端子に入力される制御信号により切り替えて出力回路１８に出力するように構成されている。
【００２８】
セレクタ２３は、入力端子に入力される非同期リードアドレスadr1または同期リードアドレスadr2のいずれかのアドレスを、制御端子に入力される制御信号により切り替えてリード制御回路１４に出力するように構成されている。
【００２９】
次に、図２を用いて、同期リード制御回路１３の構成をさらに詳しく説明する。
【００３０】
図示するように、同期リード制御回路１３は、制御回路３１、アドレスレジスタ３２、加算器３３、およびセレクタ２４〜２８を備えている。
【００３１】
制御回路３１は、テストクロック信号Ｓ２を受けセルデータリード信号Ｓ５が入力されると、同期化してリード回路テストデータ信号Ｓ７または同期リードデータ信号Ｓ６としてセレクタ２２または判定回路１６に出力するように構成されている。
【００３２】
アドレスレジスタ３２は、通常クロックまたはテストクロック信号Ｓ２を受けたタイミングで（同期して）、保持していた非同期リードアドレスadr1または自動動作用アドレスadr3を、同期リードアドレスadr２としてセレクタ２３へ出力するように構成されている。
【００３３】
加算器３３は、アドレスレジスタ３２から入力されたアドレスを１つ加算し、セレクタ２７に出力するように構成されている。
【００３４】
セレクタ２４は、入力端子に非同期リードアドレスadr1または自動動作用アドレスadr3が入力され、制御端子にリード回路テスト信号Ｓ１が入力されると、自動動作用アドレスadr3をセレクタ２７、２８の入力端子に出力するように構成されている。
【００３５】
セレクタ２５は、入力端子に通常クロックまたはテストクロック信号Ｓ２が入力され、制御端子にリード回路テスト信号Ｓ１が入力されると、テストクロック信号Ｓ２を制御回路３１およびアドレスレジスタ３２に出力するように構成されている。
【００３６】
セレクタ２６は、入力端子に通常開始信号またはテスト開始信号Ｓ３が入力され、制御端子に制御信号が入力されると、テスト開始信号Ｓ３をセレクタ２７の制御端子に出力するように構成されている。
【００３７】
セレクタ２７は、入力端子にセレクタ２４の出力アドレスまたは加算器３３の出力アドレスが入力され、制御端子に入力されるセレクタ２６の出力信号が”1”（Enable）の場合には、セレクタ２４の出力アドレスを出力する。一方、セレクタ２６の出力信号が”0”の場合には、加算気３３の出力アドレスを出力する。
【００３８】
セレクタ２８は、後述するランダム読み出しテストの際に、入力端子にセレクタ２７の出力アドレスまたはセレクタ２４の出力アドレス（任意のアドレスadr4）が入力され、制御端子にランダムリード信号Ｓ４が入力されると、セレクタ２４の出力アドレス（任意のアドレスadr4）をアドレスレジスタ３２に出力するように構成されている。
【００３９】
＜読み出しテスト方法＞
次に、図３のフロー図および図４の読み出しシーケンスに即して、本例に係る半導体記憶装置の読み出しテスト方法について説明する。本例の読み出しテスト方法は、同期リード制御回路１３により、リード動作系の回路であるリード制御回路１４およびリード動作用センスアンプ回路１５をＢＩＳＴ化して制御し、リード制御回路１４およびリード動作用センスアンプ回路１５の選別テストを行う方法に関する。
【００４０】
（ステップＳＴ１−１、ＳＴ１−２）
まず、自動動作制御回路１２は、テストコマンドCMD1を外部より受信する。
【００４１】
続いて、自動動作制御回路１２は、上記テストコマンドCMD1を受信すると、このコマンドCMD1を認識する。
【００４２】
（ステップＳＴ１−３）
続いて、自動動作制御回路１２は、コマンドCMD1を認識すると、リード回路テスト信号Ｓ１を同期リード制御回路１３および判定回路１６に送信する。
【００４３】
（ステップＳＴ１−４、ＳＴ１−５）
続いて、判定回路１６は、リード回路テスト信号Ｓ１を受信すると、セレクタ２１の制御端子にリード回路テスト信号Ｓ１が入力されることになる。そのため、セレクタ２１は、比較回路１９への出力を自動動作用センスアンプ回路１７の出力信号から、同期リード制御回路１３から出力されるリード回路テストデータ信号Ｓ７に切り替える。
【００４４】
そのため、以後、比較回路１９は、リード回路テストデータ信号Ｓ７が入力されと、この信号Ｓ７と期待値とを比較する。
【００４５】
（ステップＳＴ１−５、ＳＴ１−６）
続いて、同期リード制御回路１３は、リード回路テスト信号Ｓ１を受信すると、図２に示すように、同期リード制御回路１３が備えるセレクタ２４、２５の制御端子にリード回路テスト信号Ｓ１が入力される。
【００４６】
そのため、同期クロックを自動動作制御回路１２から後のステップ（ＳＴ１−９）の際に入力されるテストクロック信号Ｓ２として有効にする。さらに、読み出しテストアドレスを非同期リードアドレスadr1から後のステップ（ＳＴ１−９）際に入力される自動動作用アドレスadr3に切り替える。
【００４７】
（ステップＳＴ１−７）
続いて、自動動作制御回路１２は、テストクロック信号Ｓ２、テスト開始信号Ｓ３、および自動動作用アドレス（読み出しテストアドレス）adr3を同期リード制御回路１３に出力する。
【００４８】
（ステップＳＴ１−８）
続いて、同期リード制御回路１３は、送信されたテストクロック信号Ｓ２、テスト開始信号Ｓ３、および自動動作用アドレス（読み出しテストアドレス）adr3を受信し、これらの信号Ｓ２、Ｓ３およびアドレスadr3を認識する。
【００４９】
この際、図２に示すように、同期リード制御回路１３が備えるセレクタ２４、２５の制御端子にはリード回路テスト信号Ｓ１入力されている。そのため、セレクタ２４においては、出力が自動動作用アドレスadr3に切り替わるため、アドレスレジスタ３２には、自動動作用アドレスadr3が入力される。さらに、セレクタ２５においては、出力がテストクロック信号Ｓ２に切り替わるため、テストクロック信号Ｓ２が制御回路３１に入力される。
【００５０】
（ステップＳＴ１−９）
続いて、同期リード制御回路１３は、送信された同期リードアドレスadr2によりフラッシュメモリ１１のアドレスを選択し、読み出し動作を開始するようにリード制御回路１４を制御する。
【００５１】
さらに、同期リード制御回路１３は、同期リードアドレスadr2により読み出されたフラッシュメモリ１１のメモリセルデータをセンスし、セルデータリード信号Ｓ５として、同期リード制御回路１３およびセレクタ２２に送信するようにリード動作用センスアンプ回路１５を制御する。
【００５２】
このように、同期リード制御回路１３は、生成した同期アドレスadr2により読み出し動作を開始するように、リード動作系の回路（リード制御回路１４およびリード動作用センスアンプ回路１５）を制御し読み出しテストをすること（自己テスト化、ＢＩＳＴ化）ができる。
【００５３】
（ステップＳＴ１−１０）
続いて、同期リード制御回路１３は、回路１３内の制御回路３１にて、リード動作用センスアンプ回路１５から送信されたセルデータリード信号Ｓ５をリード回路テストデータ信号Ｓ７および同期リードデータ信号Ｓ６に同期化する。
【００５４】
さらに、同期リード制御回路１３は、変換したリード回路テストデータ信号Ｓ７を判定回路１６に送信し、変換した同期リードデータ信号Ｓ６を出力回路１８に送信する。
【００５５】
（ステップＳＴ１−１１）
続いて、判定回路１６は、リード回路テストデータ信号Ｓ７を受信する。
【００５６】
（ステップＳＴ１−１２）
続いて、判定回路１６は、セレクタ２１から出力されたリード回路テストデータ信号Ｓ７を比較回路１９により所定の期待値と比較し、良好または不良の判定を行う。
【００５７】
（ステップＳＴ１−１３）
続いて、判定回路１６は、良好結果または不良結果の判定結果を自動動作制御回路１２に送信する。
【００５８】
（ステップＳＴ１−１４）
続いて、自動動作制御回路１２は、判定回路１６の判定結果を受け取り、所定の処理を行う。即ち、自動動作制御回路１２は、良好結果の判定結果を受け取った場合は、そのリードアドレスにおけるフラッシュメモリ１１のメモリセルを良好セルとして認識する。一方、自動動作制御回路１２は、不良結果の判定結果を受け取った場合は、そのリードアドレスにおけるフラッシュメモリ１１のメモリセルを不良セルとして認識し、メモリ１１内の救済メモリセルと置換する。
【００５９】
以上のステップＳＴ１−１〜ＳＴ１−１４により、本例に係る半導体記憶装置の読み出しテストを行う。
【００６０】
＜連続読み出しテスト方法の一例＞
次に、この実施形態に係る半導体記憶装置の連続読み出しテスト方法について、説明する。
【００６１】
図２に示すように、上記ステップＳＴ１−１４の後に、自動制御回路１２は、テスト信号Ｓ１とテストクロック信号Ｓ２を同期リード制御回路１３に出力し続ける。
【００６２】
続いて、同期リード制御回路１３は、加算器（アドレスカウンタ回路）３３を使って進められたアドレスの同期リードアドレスadr2により上記同様のステップＳＴ１−１０、ＳＴ１−１１を行い、リード制御回路１４およびリード用センスアンプ１５を制御し、メモリ１１の読み出しを行う。
【００６３】
続いて、判定回路１６は、上記同様のステップＳＴ１−１２〜ＳＴ１−１４を行い、判定結果を同期リード制御回路１３に送信する。
【００６４】
続いて、同期リード制御回路１３は、判定回路１６の判定結果を受け取り、上記と同様の処理を行う。
【００６５】
このように、自動制御回路１２がテストクロック信号Ｓ２を送信する限り、上記のステップを繰り返すことにより、同期リード制御回路１３は、加算器３３のアドレスカウンタ機能を用いて、１つ進めたアドレスによる判定処理を継続して行うことができる。
【００６６】
上記に説明したように、この実施形態に係る半導体記憶装置およびそのテスト方法によれば、下記（１）乃至（３）の効果が得られる。
【００６７】
（１）テスト時間およびテストコストを低減できる。
【００６８】
上記のように、本例に係る自動動作制御回路１２は、テストクロック信号Ｓ２、テスト開始信号Ｓ３、および自動動作用アドレスadr3を生成し、同期リード制御回路１３に送信する（ステップＳＴ１−７）。
【００６９】
さらに、同期リード制御回路１３は、セレクタ２５、２４、２６を備えている。そのため、続くステップＳＴ１−８の際には、同期リード制御回路１３が備えるセレクタ２４、２５の制御端子にはリード回路テスト信号Ｓ１入力されている。そのため、セレクタ２４においては、出力が自動動作用アドレスadr3に切り替わるため、アドレスレジスタ３２には、自動動作用アドレスadr3が入力される。さらに、セレクタ２５においては、出力がテストクロック信号Ｓ２に切り替わるため、テストクロック信号Ｓ２が制御回路３１に入力される。
【００７０】
このように、リード回路テスト信号Ｓ１がセレクタ２４、２５の制御端子に入力されることにより、セレクタ２４、２５の出力が、それぞれ自動動作用アドレスadr3およびテストクロック信号Ｓ２に切り替わる。続いて、テスト開始信号Ｓ３がセレクタ２６の出力されることにより、アドレスレジスタ３２に自動動作用アドレスadr3が入力され、アドレスレジスタ３２に一時的に保持される。そして、セレクタ２５の出力信号のテストクロック信号Ｓ２のタイミングで（同期して）、アドレスレジスタ３２から所定の同期リードアドレスadr2を生成することができる。
【００７１】
続いて、同期リード制御回路１３は、送信された同期リードアドレスadr2によりフラッシュメモリ１１のアドレスを選択し、読み出し動作を開始するようにリード制御回路１４を制御する。さらに、同期リード制御回路１３は、同期リードアドレスadr2により読み出されたフラッシュメモリ１１のメモリセルデータをセンスし、セルデータリード信号Ｓ５として、同期リード制御回路１３およびセレクタ２２に送信するようにリード動作用センスアンプ回路１５を制御する（ステップＳＴ１−９）。
【００７２】
続いて、判定回路１６が読み出したリード回路テスト信号Ｓ５と所定の期待値とを比較し（ステップＳＴ１−１２）、自動動作制御回路１２は送信された判定結果により所定の処理を行い（ステップＳＴ１−１４）、読み出しテスト動作を終了する。
【００７３】
このように、同期リード制御回路１３は、生成した同期アドレスadr2により読み出し動作を開始するように、リード動作系の回路（リード制御回路１４およびリード動作用センスアンプ回路１５）を制御し読み出しテストをすること（自己テスト化、ＢＩＳＴ化）ができる。
【００７４】
そのため、これらリード動作系の回路に回路不良が発生した場合であっても、この選別テスト（ＢＩＳＴテスト）の際に、リード制御回路１４とリード用センスアンプ回路１５とを選別することができ、ＢＩＳＴテストの後の工程で別途テストを行う必要がない。
【００７５】
その結果、一度に大量のリード動作系の回路を備えたメモリチップを検査でき、テストの同時測定数を増加でき、さらにはテスタとのやり取りを低減できるため、テスト時間およびテストコストを低減できる。
【００７６】
例えば、本例の場合、一度にテストできるメモリチップの個数を、数１０個程度から４００個程度にまで増大できる。そのため、本例の場合、テスト時間を、例えば、ミリ秒（ｍｓ）単位からマイクロ秒（μｓ）に３桁程度のオーダー（１０００倍）でテスト時間を低減できる。上記のように、テスト時間を大幅に低減できるため、例えば、数億円単位でテストコストを低減することができる。
【００７７】
このように、リード動作系の回路（リード制御回路１４およびリード動作用センスアンプ回路１５）をＢＩＳＴ化（自己テスト化）して選別テストを行うことができると、テスト時間およびテストコストを低減できるメリットが大きい。
【００７８】
これは、フラッシュメモリ１１の選別テストは、１チップに対して、例えば、書き込み特性異常、消去特性異常、リテンション（電荷保持）不良、エンデュランス（繰り返し書き換え）不良、ディスターブ不良、製造プロセス不良等の多くの故障モードを選別する必要がある。しかし、これらの故障モードを選別するためには、実際にフラッシュメモリ１１の書き消しを行い、メモリセルやトランジスタに対して長時間電荷をかけるストレスを行い、リード動作をさせてセルデータを読み出し、選別を行う必要があるところ、ＢＩＳＴ化すれば、１度に大量のメモリチップに対して選別テストを行うことができるからである。
【００７９】
（２）メモリ１１の動作遅延を防止できる。
【００８０】
さらに、本例の読み出しテストは、図５に示す非同期リード読み出しアクセス経路ではなく、図６に示す同期リード読み出しアクセス経路を使用しているため、フラッシュメモリ１１の動作遅延を防止することができる。
【００８１】
これは、図５に示す非同期リード読み出しアクセス経路は、非同期リードアドレスadr1がフラッシュメモリ１１に送信されると、読み出しテストデータはリード動作用センスアンプ回路１５によりセンスされ、出力回路１８からＩＯ出力としてパッドＰＡＤ２に出力される経路である。このように、非同期リード読み出しアクセス経路は、連続して読み出す必要があるため、この経路にテスト回路を入れることは、非同期リードのアクセスの遅延に繋がる。例えば、この経路のアクセス時間Ｔ０は、数十ｎｓ程度である。
【００８２】
一方、図６に示すように、本例に係る読み出しテスト方法の読み出し経路は、同期読み出しアクセス経路である。図示するように、まず、同期読み出し経路は、同期リード制御回路１３に送信された自動動作用リードアドレスadr3は、一旦、アドレスレジスタ３２に保持され、テストクロック信号Ｓ２がアドレスレジスタ３２に入力されたタイミングで（同期して）フラッシュメモリ１１に同期リードアドレスadr２として送信される。
【００８３】
続いて、リード用センスアンプ回路１５にセンスされたセルデータリード信号Ｓ５は、同期リード制御回路１３内の制御回路３１に、一旦、保持され、テストクロック信号Ｓ２が制御回路３１に入力されたタイミングで（同期して）出力回路１８に同期リードデータ信号Ｓ６として送信される。
【００８４】
そのため、本例に係る同期読み出しアクセス経路は、アドレスレジスタ３２および制御回路３１に保持した信号を、同期クロック信号（テストクロック信号Ｓ２）のタイミングで出力すれば良く、連続して読み出す必要がない。そのため、アクセス経路全体のアクセス時間Ｔ１、Ｔ２、Ｔ３を見かけ上、分離することができる。
【００８５】
このように、リード動作系の回路（リード制御回路１４およびリード用センスアンプ回路１５）のアクセス経路を、動作周波数に対するクリティカルパスでは無い同期読み出しアクセス経路に配置することよって、フラッシュメモリ１１の動作遅延を防止することができる。
【００８６】
（３）連続読み出しテストを行うことができる。
【００８７】
本例に係る同期リード制御回路１３は、アドレスレジスタ３２の出力にその入力が接続された加算器３３を備えている。
【００８８】
そのため、同期リード制御回路１３は、加算器３３のアドレスカウンタ機能により、進められたアドレスの同期アドレスadr2により上記同様のステップＳＴ１−１０、ＳＴ１−１１を行い、リード制御回路１４およびリード用センスアンプ１５を制御し、メモリ１１の読み出しを行うことができる。
【００８９】
このように、自動制御回路１２がテストクロック信号Ｓ２を送信する限り、上記のステップを繰り返すことにより、同期リード制御回路１３は、１つ進めたアドレスによる判定処理を継続して行うことができ、必要に応じて、連続読み出しテストを行うことができる。
【００９０】
［第２の実施形態（ランダム読み出しテスト方法の一例）］
次に、第２の実施形態に係る半導体記憶装置について、図７および図８を用いて説明する。本例は、半導体記憶装置のランダム読み出しテスト方法の一例に関する。この説明においては、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９１】
図７および図８に示すように、本例に係る半導体記憶装置は、自動動作制御回路１２から同期リード制御回路１３へ上記自動動作アドレスadr3に置換して任意のアドレスadr4が送信されている点で上記第１の実施形態と相違している。また、ランダムリード信号Ｓ４は、以下に説明するランダム読み出しテストの際に用いられる信号である。
【００９２】
＜ランダム読み出しテスト方法＞
次に、この実施形態に係る半導体記憶装置のランダム読み出しテスト方法の一例について、図９のフロー図および図１０の読み出しシーケンスに則して説明する。このランダムリードテスト方法は、上記ステップＳＴ１−１５の後、同期リード制御回路１３の加算器３３のアドレスカウンタ機能を使わず、任意のアドレスadr4によるリードテストの方法に関するものである。
【００９３】
（ステップＳＴ２−１）
まず、図９に示すように、自動動作制御回路１２は、テストクロック信号Ｓ２に同期させて、ランダムリード信号Ｓ４および任意のアドレスadr4を同期リード制御回路１３に出力する。
【００９４】
（ステップＳＴ２−２）
続いて、同期リード制御回路１３は、ランダムリード信号Ｓ４および任意のアドレスadr4を受信する。
【００９５】
（ステップＳＴ２−３）
続いて、同期リード制御回路１３のセレクタ２８の制御端子には、ランダムリード信号Ｓ４が入力される。そのため、セレクタ２８は、加算器３３によりカウントされるアドレスから任意のアドレスadr4を切り替えてアドレスレジスタ３２に出力する。
【００９６】
そのため、以後、上記第１の実施形態と同様のステップを行うことにより、同期リード制御回路１３は、ランダムリード信号Ｓ４が入力されると、加算器３３により進められたアドレスではなく、自動動作制御回路１２から出力される任意のアドレスadr4によりに生成した同期リードアドレスadr2によりリード動作系の回路を制御（自己テスト化、ＢＩＳＴ化）して読み出しを開始する。
【００９７】
即ち、同期リード制御回路１３は、任意のアドレスadr4によりに生成された同期リードアドレスadr2によりフラッシュメモリ１１のアドレスを選択し、読み出し動作を開始するようにリード制御回路１４を制御する。
【００９８】
さらに、同期リード制御回路１３は、任意のアドレスadr4によりに生成された同期リードアドレスadr2により読み出されたフラッシュメモリ１１のメモリセルデータをセンスし、セルデータリード信号Ｓ５として、同期リード制御回路１３およびセレクタ２２に送信するようにリード動作用センスアンプ回路１５を制御する。
【００９９】
（ステップＳＴ２−４）
続いて、同期リード制御回路１３は、セルデータとしてリード回路テストデータ信号Ｓ７を判定回路１６に出力する。
【０１００】
（ステップＳＴ２−５〜ＳＴ２−８）
続いて、判定回路は、同様のステップＳＴ２−５〜ＳＴ２−７を行い、判定結果を再び同期リード制御回路１３に送信する。
【０１０１】
（ステップＳＴ２−９）
続いて、自動動作制御回路１２は、上記判定結果を受信し、所定の処理を行う。
【０１０２】
この実施形態に係る半導体記憶装置およびそのテスト方法によれば、上記（１）乃至（３）の効果が得られる。さらに、本例によれば、（４）の効果を得ることができる。
【０１０３】
（４）ランダム読み出しテストを行うことができる。
【０１０４】
上記のように、本例の自動動作制御回路１２は、テストクロック信号Ｓ２に同期させて、ランダムリード信号Ｓ４および任意のアドレスadr4を同期リード制御回路１３に出力する（ステップＳＴ２−１）。
【０１０５】
そのため、セレクタ２８は、加算器３３によりカウントされるアドレスから任意のアドレスadr4を切り替えてアドレスレジスタ３２に出力する。以後、上記第１の実施形態と同様のステップを行うことにより、同期リード制御回路１３は、ランダムリード信号Ｓ４が入力されると、加算器３３により進められたアドレスではなく、自動動作制御回路１２から出力される任意のアドレスadr4によりに生成した同期リードアドレスadr2によりリード動作系の回路を制御（自己テスト化、ＢＩＳＴ化）して読み出しを開始することができる（ステップＳＴ２−２、ＳＴ２−３）。
【０１０６】
このように、本例によれば、必要に応じて、１つ進められたアドレスではなく、任意のアドレスadr4により、リード制御回路１４およびリード用センスアンプ回路１５をＢＩＳＴ化して読み出しテストを行うことができる点で有利である。
【０１０７】
尚、上記実施形態では、半導体メモリとして、フラッシュメモリ（ＮＯＲ型フラッシュメモリ）１１を一例として説明した。しかし、その他の半導体メモリとして、例えば、ＮＡＮＤ型フラッシュメモリ、ＭＲＡＭ（Magnetic Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等であっても同様に適用でき、同様の効果を得ることが可能である。
【０１０８】
以上、上記第１、第２実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば上記各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０９】
【図１】この発明の第１の実施形態に係る半導体記憶装置を示すブロック図。
【図２】図１中の同期リード制御回路を示す回路図。
【図３】第１の実施形態に係る半導体記憶装置の読み出しテスト方法を示すフロー図。
【図４】第１の実施形態に係る半導体記憶装置の読み出しシーケンスを示す図。
【図５】非同期読み出しアクセスを説明するための図。
【図６】第１の実施形態に係る半導体記憶装置の同期読み出しアクセスを説明するための図。
【図７】この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。
【図８】図７中の同期リード制御回路を示す回路図。
【図９】第２の実施形態に係る半導体記憶装置のランダム読み出しテスト方法を示すフロー図。
【図１０】第２の実施形態に係る半導体記憶装置の読み出しシーケンスを示す図。
【符号の説明】
【０１１０】
１０−１…メモリ部、１０−２…テスト回路部、１１…フラッシュメモリ、１２…自動動作制御回路、１３…同期リード制御回路、１４…リード制御回路、１５…リードセンスアンプ回路、１６…判定回路、１７…自動動作用センスアンプ回路、１８…出力回路、１９…比較回路、２１、２２、２３…セレクタ、ＰＡＤ１…アドレスパッド、ＰＡＤ２…ＩＯパッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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