(57)【要約】【課題】光変調器から出力される光信号に含まれる低周波成分の位相を安定に検出する、簡単な回路構成のディジタル制御自動バイアス制御回路を提供すること。【解決手段】ディジタル制御自動バイアス制御回路１００は、矩形波的に変化する電気信号が重畳されたＤＣバイアス電圧を光変調器１０４に印加し、光変調器１０４から出力された光信号に含まれる低周波成分の位相を検出することにより、光変調器１０４に印加されるＤＣバイアス電圧を最適値に制御するように動作する。光変調器１０４から出力された光信号を電気信号に変換し、ディジタル制御自動バイアス制御回路１００内のコンパレータ回路１０８で２値のディジタル信号に変換する。光変調器１０４に印加した低周波信号とコンパレータ出力の位相を位相比較器１０９で比較し、位相の符号によって光変調器１０４へ印加されるＤＣバイアス電圧をステップ的に調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
光変調器駆動信号生成部の生成する駆動信号に基づいて変調を行うマッハツェンダー型光変調器を制御するディジタル制御自動バイアス制御回路であって、
前記駆動信号に比べて振幅の小さい低周波信号を発生する低周波発振回路と、
前記低周波信号が前記マッハツェンダー型光変調器から出力される第１変調信号に含まれるように、前記光変調器駆動信号に重畳する低周波重畳回路と、
光信号である前記第１変調信号を電気信号である第２変調信号に変換する受光素子と、
前記第２変調信号に含まれる前記低周波信号成分を２値のディジタル信号として検出する低周波信号検出回路と、
検出された当該低周波信号の位相に基づいて光変調器の動作点を制御する動作点制御回路と
を備えたことを特徴とするディジタル制御自動バイアス制御回路。
【請求項２】
前記低周波信号検出回路は、基準電圧端子と信号電圧端子に対し、共通の電圧源から参照電圧を供給する回路構成を取る比較回路を含むことを特徴とする請求項１に記載のディジタル制御自動バイアス制御回路。
【請求項３】
前記低周波信号検出回路は、前記比較回路の前段に設けられたローパスフィルタもしくはバンドパスフィルタを含むことを特徴とする請求項２に記載のディジタル自動バイアス制御回路。
【請求項４】
前記低周波信号検出回路は、前記比較回路の後段に雑音の除去を行うディジタルフィルタを含むことを特徴とする請求項２または３に記載のディジタル制御自動バイアス制御回路。
【請求項５】
前記動作点制御回路は、動作点の制御する幅を、検出された低周波信号の位相が反転するごとに小さくしていき、安定状態では設定可能な最小幅に設定することを特徴とする請求項１乃至４のいずれかに記載のディジタル制御自動バイアス制御回路。
【請求項６】
前記低周波信号検出回路は、前記第２変調信号の振幅が安定した時点で波形整形を行う波形整形回路を含むことを特徴とする請求項１乃至５のいずれかに記載のディジタル制御自動バイアス制御回路。
【請求項７】
前記比較回路は、ヒステリシス特性を有することを特徴とする請求項２乃至６のいずれかに記載のディジタル制御自動バイアス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル制御自動バイアス制御回路の実現方法に関し、より詳細には、制御のための低周波信号を２値のディジタル信号として検出して光変調器を制御するディジタル制御自動バイアス制御回路の実現方法。
【背景技術】
【０００２】
光デュオバイナリ、ＤＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）などの信号フォーマットの光信号をマッハツェンダー（ＭＺ）型のＬＮ変調器を用いて発生させる場合、光変調器の動作バイアス点を制御する必要がある。従来のバイアス電圧の制御方法は、光変調器のバイアス端子にＤＣバイアス電圧と低周波信号を重畳して印加し、光変調器から出力される光信号に含まれる低周波信号成分の振幅と位相を検出し、これらが所望の値をとるように制御している。（特許文献１参照）。
【０００３】
図１５に、従来の光デュオバイナリ変調方式の光変調器を制御する自動バイアス制御（ＡＢＣ）の回路構成を示す。光デュオバイナリ変調方式においては、光変調器の動作点（バイアス電圧）を、光変調器の光変調特性において光出力が最小となる点に制御する。以下にその方法を例にとって説明する（特許文献２参照）。
【０００４】
半導体レーザ（ＬＤ）１５０１から出力された光は光変調器１５０４に入力し、駆動信号発生部１５０２の出力に応じて動作する駆動回路１５０３によって変調され、光信号として出力される。このとき、光変調器１５０４内部の進行波電極の出力端に接続された低周波重畳回路１５１２を介して光変調器１５０４のバイアス電圧が印加される。同時に、低周波重畳回路１５１２においては、駆動回路１５０３から供給され、光変調器１５０４内の進行波電極を伝搬したＲＦ信号を終端器１５１３で終端している。
【０００５】
低周波発振器１５１１の出力を光変調器１５０４のバイアス電圧に低周波重畳回路１５１２を介して重畳すると、光変調器１５０４の出力側に接続された光分岐回路１５０５の一方の出力端に接続されたＰＤ１５０６に、低周波発振器１５１１の周波数と同期した信号が得られる。この信号を、位相比較器１５０８で元の低周波信号と位相比較し、この信号をローパスフィルタ（ＬＰＦ）１５０９で平滑化して誤差信号を取り出す。この誤差信号を帰還制御回路でバイアス供給回路１５１０に帰還することにより、バイアス電圧制御を行う。但し、ここでは光変調器１５０４を非差動の駆動回路で駆動する構成となっているが、差動の駆動回路およびこれに対応した光変調器１５０４を用いることが可能であり、周知技術として広い分野で用いられている。
【０００６】
図１６に、従来の自動バイアス制御回路におけるＰＤ１５０６からバイアス供給回路１５１０までの回路構成を示す。光分岐した変調信号をＰＤ１５０６に入力し、生成された電気信号を制御回路に入力する。モニタ信号のうちＡＣ成分を取り出し増幅器１５０７により後段の位相比較器１５０８が動作可能なレベルまで増幅する。位相比較器１５０８をアナログ回路で実現する場合には、ロックインアンプなどで通常用いられている位相敏感検出回路と同一の構成を採用している。その内部は、増幅器１５０７により増幅されたモニタ信号を、二つに分岐し、正相バッファアンプ１５０８ａおよび逆相バッファアンプ１５０８ｂでバッファリングした後、アナログスイッチ１５０８ｃを用いて二つのバッファの信号をスイッチングする。スイッチングの周期は低周波発振器１５１１の発振周波数で決まり、移相器１６０１にて検出された低周波信号とスイッチングのタイミング（位相）を調整する。
【０００７】
図１６に示す回路は、低周波発振器１５１１の発振周波数に同期して動作する全波整流回路として動作するので、この出力をローパスフィルタ（ＬＰＦ）で平滑することにより、低周波信号と同期した振幅および位相（極性）を有するＤＣ信号が、制御回路の誤差信号として得られる。この信号を、フィードバック制御回路１６０２を通して、バイアス電圧の制御量をアナログ信号として割り出し、バイアス供給回路１５１０を制御していた。
【０００８】
尚、上述の光変調器の制御方法は、元々特許文献２に示すようにＮＲＺ変調方式用に考案されたものである。上述した光デュオバイナリ変調方式とＮＲＺ変調方式それぞれに適用する自動バイアス制御回路において異なる部分は、光信号に低周波信号を重畳する構成だけであり、検出された低周波信号から光変調器を制御する制御信号を生成する部分の構成は、光デュオバイナリ変調方式、ＮＲＺ変調方式のいずれにも適用可能である。ここでは便宜的に光デュオバイナリ変調方式を例に挙げて説明しているが、光デュオバイナリ変調方式における制御信号を生成する構成は、そのままＮＲＺ変調方法式における制御信号を生成する構成として適用可能である。
【０００９】
上記の制御回路をアナログ回路で実現する際には、低周波発振器、フィルタ回路、同期検波回路などが必要であり、通常用いられている動作周波数（数百Ｈｚ）では実現のために大きな容量やインダクタンスなどが必要である等の理由により回路の小型化が困難であった。
【００１０】
そこで、上記の欠点を解決するため、アナログ処理を行っていた位相比較器部分およびバイアス供給回路部分をディジタル化する構成も提案されている。図１７に、従来のディジタル回路で構成された位相比較器およびバイアス供給回路の構成図を示す。基本的な動作原理はアナログ回路と同等であるが、検出した低周波信号成分を増幅し多値のディジタル信号へＡＤ変換器１７０２を用いてＡ／Ｄ変換した後には、波形整形、位相比較、積分などの動作をディジタル的な信号処理を用いて行うことが特徴である。これらの信号処理は、比較的複雑な処理が要求されるが、集積度の高い処理系を用いることによって制御回路の小型化を図ることができる。また、低周波成分が重畳されたバイアス電圧もディジタル制御回路の内部で生成し、ＤＡ変換器及びレベル変換回路を用いて構成することができる。
【００１１】
このようにして、比較的小型の回路構成で光デュオバイナリ変調方式の光変調器を制御する自動バイアス制御回路を実現することが可能となった。このような制御回路はＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などを用いて実現することが可能である。
【００１２】
自動バイアス制御回路のディジタル化は、回路の小型化だけではなく、自動バイアス制御回路の制御精度の向上も期待できる。自動バイアス制御回路の制御精度はＡＤ変換された信号の品質に依存し、通常、ＡＤ変換前のモニタ信号の低周波成分の検出精度に依存する。モニタ信号の低周波信号成分は、最適バイアス電圧付近では振幅が減少することが知られており、微小な信号の検出にも強いディジタル回路の方が制御精度の面でも有利である。
【００１３】
【特許文献１】特許第２６４２４９９号明細書
【特許文献２】特許第３７２３３５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来の構成は、制御回路内部における信号処理が検出した低周波信号を多値のディジタル信号として扱っている点で、本質的にはアナログ処理と等価であるため、光変調信号から検出される低周波信号成分に各種要因からの雑音成分が乗り易く、ＡＤ変換器が誤動作しやすかった。
【００１５】
また、検出される低周波成分に雑音が乗っていない場合にも、ＡＤ変換器の基準電圧の揺らぎ、ドリフト、ＡＤ変換器のアナログ入力回路の入力バイアスオフセットなどが誤差の原因となって誤動作しやすかった。
【００１６】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、光変調器から出力される光信号に含まれる低周波成分をコンパレータにより２値のディジタル信号として検出することにより、低周波成分の位相を低い誤り率での安定な検出を可能にする、非常に簡単な回路構成のディジタル制御自動バイアス制御回路を提供することである。
【課題を解決するための手段】
【００１７】
このような目的を達成するために、請求項１に記載の発明は、光変調器駆動信号生成部の生成する駆動信号に基づいて変調を行うマッハツェンダー型光変調器を制御するディジタル制御自動バイアス制御回路であって、前記駆動信号に比べて振幅の小さい低周波信号を発生する低周波発振回路と、前記低周波信号が前記マッハツェンダー型光変調器から出力される第１変調信号に含まれるように、前記光変調器駆動信号に重畳する低周波重畳回路と、光信号である前記第１変調信号を電気信号である第２変調信号に変換する受光素子と、前記第２変調信号に含まれる前記低周波信号成分を２値のディジタル信号として検出する低周波信号検出回路と、検出された当該低周波信号の位相に基づいて光変調器の動作点を制御する動作点制御回路と
を備えたことを特徴とする。
【００１８】
請求項２に記載の発明は、請求項１に記載のディジタル制御自動バイアス制御回路において、前記低周波信号検出回路は、基準電圧端子と信号電圧端子に対し、共通の電圧源から参照電圧を供給する回路構成を取る比較回路を含むことを特徴とする。
【００１９】
請求項３に記載の発明は、請求項２に記載のディジタル自動バイアス制御回路において、前記低周波信号検出回路は、前記比較回路の前段に設けられたローパスフィルタもしくはバンドパスフィルタを含むことを特徴とする。
【００２０】
請求項４に記載の発明は、請求項２または３に記載のディジタル制御自動バイアス制御回路において、前記低周波信号検出回路は、前記比較回路の後段に雑音の除去を行うディジタルフィルタを含むことを特徴とする。
【００２１】
請求項５に記載の発明は、請求項１乃至４のいずれかに記載のディジタル制御自動バイアス制御回路において、前記動作点制御回路は、動作点の制御する幅を、検出された低周波信号の位相が反転するごとに小さくしていき、安定状態では設定可能な最小幅に設定することを特徴とする。
【００２２】
請求項６に記載の発明は、請求項１乃至５のいずれかに記載のディジタル制御自動バイアス制御回路において、前記低周波信号検出回路は、前記第２変調信号の振幅が安定した時点で波形整形を行う波形整形回路を含むことを特徴とする。
【００２３】
請求項７に記載の発明は、請求項２乃至６のいずれかに記載のディジタル制御自動バイアス制御回路において、前記比較回路は、ヒステリシス特性を有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、光変調器から出力される光信号に含まれる低周波信号をコンパレータにより２値のディジタル信号として検出することにより、高精度な自動バイアス制御回路を、非常に簡単な回路構成で実現することが可能である。
【発明を実施するための最良の形態】
【００２５】
特許文献１にも記載されているように、光変調器へ印加されるバイアス電圧の最適値より高い電圧が印加される場合と低い電圧が印加される場合とを比較すると、光変調器から出力される光信号に含まれる低周波成分の位相が反転することが知られている。従って、光変調器に印加されるバイアス電圧をスキャンしながら光信号に含まれる低周波成分の位相を検出し、その低周波成分の位相が反転するバイアス電圧を求めることができれば、自動バイアス制御が実現できる。すなわち、低周波成分のうちＡＣ成分を取得し、瞬時的にその成分が基準信号に対して同相か逆相かを弁別できれば、結果として検出された低周波成分の位相を知ることができる。これは、コンパレータと位相比較器を用いることで実現可能である。
【００２６】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
（実施形態１）
図１に、本発明の実施形態１に係るデュオバイナリ変調方式におけるディジタル制御自動バイアス制御回路の構成図を示す。半導体レーザ（ＬＤ）１０１から出力された光はマッハツェンダー型光変調器１０４に入力し、駆動回路１０３およびディジタル制御自動バイアス制御回路１００から印加されるバイアス電圧によって駆動される光変調器１０４で変調されて光信号として出力される。駆動回路１０３は駆動信号発生回路１０２から出力される駆動信号に基づいて動作する。ディジタル制御自動バイアス制御回路１００は、矩形波的に変化する電気信号が重畳されたＤＣバイアス電圧を光変調器１０４に印加し、光変調器１０４から出力された光信号に含まれる低周波成分を検出することによって、光変調器１０４に印加されるＤＣバイアス電圧を最適値に制御するように動作する。光変調器１０４から出力された光信号は光分岐器１０５で分岐されて受光器（ＰＤ）１０６で電気信号に変換され、ディジタル制御自動バイアス制御回路１００内のローパスフィルタ１０７ａに入力される。ローパスフィルタ１０７ａの出力を増幅器１０７ｂで所望の電圧振幅まで増幅した後、増幅器１０７ｂの出力がコンパレータ回路１０８に入力される。コンパレータ回路１０８は、信号に含まれる低周波成分を抽出して後続のディジタル論理回路が動作するレベルの２値のディジタル信号ｃｏｍｐ＿ｏｕｔを生成する。
【００２７】
次にコンパレータ回路１０８の出力は位相比較回路１０９に入力され、分周器１１１から出力されるｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔ信号と同相か逆相かの比較を行い、その結果をｄｏｗｎｒｅｇ信号として加減算器１１０に出力する。加減算器１１０の出力は、ｄｏｗｎｒｅｇの論理により位相比較前の値に対して加算もしくは減算され、加減算器１１０の出力ｄａｔａ＿ｏｕｔがバイアス電圧制御用ＤＡＣ１１３の出力電圧に反映される。バイアス電圧供給回路１１４は、バイアス電圧制御用ＤＡＣ１１３の出力電圧、および分周器１１１より出力される低周波信号ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔ信号から光変調器１０４へ印加されるバイアス電圧信号を生成する。
【００２８】
図２（ａ）に従来のコンパレータ回路の構成図を示し、（ｂ）に実施形態１に係るＬＰＦ兼アンプ回路１０７とコンパレータ回路１０８の構成図を示す。光変調器１０４から出力された光信号の分岐光がＰＤ１０６で電気信号に変換され、入力されるようにそれぞれのコンパレータ回路に接続されている。ＰＤ１０６からの信号ｐｄｉｎは、振幅が小さくかつ検出回路の雑音や波形歪の影響を受けている。従来のコンパレータ回路は、検出される低周波成分に雑音が重畳していない場合にも、
【００２９】
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【００３０】
なり、抵抗値のばらつきを考慮するとＯＰアンプＯＰＡ１の両入力端子において等電位にはならなかった。例えば、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝１００ｋΩで設計した際に、Ｒ１のみ設計値から１％ずれたものを使用した場合、ＶＣＣを＋３．３Ｖの場合ＯＰアンプＯＰＡ１の両入力端子の電位差は、約１６．５ｍＶとなる。また、コンパレータ回路の基準電圧の揺らぎ、ドリフト、コンパレータ回路自体の入力バイアスオフセット等も識別誤差の原因となりうる構成であった。例えば、基準電圧のドリフトもしくは入力バイアス電圧のオフセットがある場合、仮にＰＤ１０６で検出された低周波成分の振幅が零でない場合にもコンパレータ回路の出力が零となってしまうため、この条件で最適バイアス値と判断されてしまい、結果として最適バイアス電圧の検出誤差の原因となりうる。
【００３１】
一方、本実施形態１に係るコンパレータ回路１０８では、図２（ｂ）に示すように基準電圧端子と信号電圧端子が同一ＤＣ電位となる回路構成をとっている。ＯＰアンプＯＰＡ２の出力端子はコンパレータ１０８に接続され、ＬＰＦ兼アンプ回路１０７からの信号がコンパレータ１０８に入力される。コンパレータ１０８の入力端は、コンデンサＣ４に接続され、コンデンサＣ４はもう一方をＯＰアンプＯＰＡ３の反転入力端子、抵抗Ｒ５と接続されている。抵抗Ｒ５は抵抗Ｒ６と接続され、抵抗Ｒ６はＯＰアンプＯＰＡ３の非反転入力端子と接続されている。抵抗Ｒ５、Ｒ６は抵抗Ｒ７、Ｒ８とも接続され、抵抗Ｒ７は一方を接地され、抵抗Ｒ８はコンデンサＣ５と電源ＶＣＣに接続されている。
【００３２】
このような構成では、ＯＰアンプＯＰＡ３の反転入力端子および非反転入力端子には殆ど電流が流れ込まないため、その電位は電源電圧が抵抗Ｒ７とＲ８で分割された電位に等しくなり、結果として両入力端子において等電位になる。従って、ＰＤ１０６で検出された低周波成分の振幅が零でなければ、ＰＤ１０６の出力信号ｐｄｉｎのＡＣ成分によってＯＰアンプＯＰＡ３がスイッチングされ、ＯＰアンプＯＰＡ３の出力は、接地電位（０Ｖ）と電源電圧（ＶＣＣ）の間で変化する信号となる。これにより、ＯＰアンプＯＰＡ３の出力端子から出力される信号がコンパレータ１０８の出力信号となり、位相比較回路１０９に出力される。
【００３３】
さらに、コンパレータ回路１０８の前段にＬＰＦ兼アンプ回路１０７を挿入することにより、低周波成分に重畳した雑音の除去を行い、雑音成分の影響の大きい最適バイアス電位付近での検出精度を高めている。このＬＰＦのカットオフ周波数は、低周波信号の周波数程度で十分であり、一般的なＡＤ変換回路のエイリアス除去フィルタと等価である。
図３（ａ）〜（ｃ）に、コンパレータ１０８への入力信号ｐｄｉｎから出力信号ｃｏｍｐ＿ｏｕｔへの変換精度と信号のＳ／Ｎの関係を示す。各々の図の一番下のトレースがｐｄｉｎを示しており、雑音振幅を０．２ｍＶｐｐと一定の値にした際の正味の入力信号の強度をそれぞれ（ａ）０．０２ｍＶ、（ｂ）０．０５ｍＶ、（ｃ）０．１ｍＶと変化させときの波形を示す。この図のように信号振幅より雑音振幅が大きい場合の波形を直接コンパレータ１０８に入力しても、雑音によりコンパレータの出力がスイッチングされるため、元のｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔ成分の波形が再生できない。図の中央のトレースは、カットオフ周波数が低周波信号の約２倍のＬＰＦを透過した後の波形を示す。この波形を見ると、（ｂ）の場合にかろうじて低周波信号成分が再生されていることが分かる。図の一番上のトレースは、ＬＰＦ１０７ａの出力をコンパレータ１０８に入力した際のコンパレータの出力を示す。（ｂ）と（ｃ）の場合でほぼ元のｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの信号が再生されているものの、（ｂ）は立ち上がりと立ち下がりエッジのジッタが目立つ。一方、（ａ）の場合にはコンパレータ１０８の識別誤りが目立っており、この状態では自動バイアス制御回路を精度良く動作させることは困難である。
【００３４】
図４に、フィルタリング強度毎の信号強度と識別誤りの関係を示す。ＬＰＦを用いることにより、ＬＰＦを用いない場合に比べ、信号強度に対する信号識別精度を大幅に向上させることが可能である。
【００３５】
実施形態１においては、コンパレータ回路１０８の前段にＬＰＦ兼アンプ回路１０７を設けたが、ＬＰＦの代わりに、その透過帯域に低周波信号の周波数を含むバンドパスフィルタ（ＢＰＦ）を挿入しても同様の効果が得られる。
【００３６】
図５に、コンパレータ回路１０８の出力ｃｏｍｐ＿ｏｕｔに応じて光変調器１０４に印加されるバイアス電圧が制御される原理をタイムチャートで示す。ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔは分周器１１１で生成される低周波信号であり、コンパレータ回路１０８の出力ｃｏｍｐ＿ｏｕｔと位相比較する際の基準となる。位相比較器１０９は、ｃｏｍｐ＿ｏｕｔとｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの信号レベルを比較することにより、例えば、同相の場合”１”レベルを出力し、逆相の場合”０”レベルをｄｏｗｎｒｅｇ信号として出力する。加減算器１１０は、例えばｄｏｗｎｒｅｇ信号が”１”の場合、その出力ディジタルデータ値を１減じ、”０”の場合には１加算する。図５の例では、最初の４ステップは同相であるため加減算器１１０の出力を順次増加させているが、５ステップ目で光変調器１０４の最適バイアス電圧より高くなったため、受光器１０６で検出される低周波成分の位相が反転し、結果としてコンパレータ回路１０８の出力がｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔに対して逆相に変化している様子を示している。その結果、加減算器１１０の出力を減ずることによって、最適バイアス電圧の周りにバイアス電圧が制御される。
【００３７】
ディジタル制御自動バイアス制御回路１００は、このような動作を繰り返すことにより、光信号に含まれる低周波成分の位相が反転するバイアス電圧の探索を行う。この際、バイアス電圧のステップ的な変化の量を十分小さくとることで光変調器１０４  のバイアス電圧値を最適値に安定化させることができる。
【００３８】
上記の説明では、ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔとｃｏｍｐ＿ｏｕｔの位相比較の結果の論理、および、上記位相比較結果の論理が得られた際の加減算器１１０のｄａｔａ＿ｏｕｔの加減算の方向について、説明の都合上固定したが、実際に本ディジタル制御自動バイアス制御回路を実施するうえでは、上記の設定は任意で構わない。
【００３９】
また、位相比較の結果によって加算するか減算するかの方向の設定によっては、現在印加されているバイアス電圧の最近傍の最適バイアス電圧に収束しない可能性があるが、光変調器１０４の変調特性が２Ｖπ周期で変化しているため、同一方向にバイアス電圧をスキャンしていくと、本自動バイアス制御回路は必ず次の最適電圧で収束する。
【００４０】
また、動作点の制御する幅を、検出された低周波信号の位相が反転するごとに小さくしていき、安定状態では設定可能な最小幅になるように設定することもできる。これにより、自動バイアス制御回路のロックまでの時間を短縮でき、かつバイアス電圧の揺らぎを最小にすることができる。
【００４１】
また、光変調器１０４は、マッハツェンダー型であれば、これを構成する材料としてニオブ酸リチウム（ＬＮ）等を主成分とするものやインジウム燐等の半導体を主成分とするものであっても構わない。また、光変調器の構造として特許文献１に示すようなプッシュプル型の構造であっても構わないし、マッハツェンダー構造の片側のアームを駆動する構造であっても構わない。
【００４２】
（実施形態２）
図６に、本発明の実施形態２に係る波形整形回路を備えたディジタル制御自動バイアス制御回路の構成図を示す。実施形態１と同様に、光変調器１０４から出力された光信号は光分岐器１０５で分岐されて受光器（ＰＤ）１０６で電気信号ｐｄｉｎに変換される。ＰＤ１０６で生成されたｐｄｉｎは、ディジタル制御自動バイアス制御回路１００内のＬＰＦ兼増幅器１０７で所望のレベルおよび帯域の信号とした後、コンパレータ回路１０８に入力される。
【００４３】
コンパレータ回路１０８は、ｐｄｉｎに含まれる低周波成分を抽出して後続のディジタル論理回路が動作するレベルの２値ののディジタル信号ｃｏｍｐ＿ｏｕｔに変換し、波形整形器１１５に入力する。
【００４４】
コンパレータ回路１０８に入力される信号に雑音成分が乗っている場合、雑音電圧の振幅によってコンパレータ回路１０８のレベル識別動作が起こる場合もあるので、波形の立上り、立下りのエッジでバースト的な雑音が乗る場合がある。実施形態１では、図５に示すようにｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔ信号と位相比較を行うｃｏｍｐ＿ｏｕｔ信号が回路雑音などの影響により、信号の立ち上がり（もしくは立下り）のレベルが不確定になったり、立ち上がり（もしくは立ち下がり）のタイミングにジッタを生じたりして、位相比較結果に誤りを生じる可能性があった。
【００４５】
そこで、実施形態２においてはコンパレータ回路１０８の出力を一旦ディジタル的に波形整形してから位相比較を行う構成とした。図７に、本実施形態における各部の信号と波形整形のタイミングを模式的に示す。波形整形の同期信号として、ディザ信号出力ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの２倍の周波数のｃｓｂを用いる。ｃｓｂは、分周器１１１で生成され、ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔとｃｓｂの立下りのタイミングが一致している。コンパレータ回路１０８の出力ｃｏｍｐ＿ｏｕｔに対してｃｓｂの立ち上がりエッジのタイミングにおいて波形整形を行うと、時間、振幅軸ともに波形整形された信号ｐｄｉｎｒｅｇが波形整形器１１５から得られる。このような操作が可能なのは、光変調器１０４のモニタポートで得られる信号のレベルが、低周波信号ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔのほぼ中央では大抵の動作条件でほぼ確定しているためである。
【００４６】
また、図７に示すように低周波信号ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの立ち下がりエッジとｃｓｂの立下りエッジが一致しているため、波形整形器１１５の出力ｃｓｂの立ち上がりエッジは、必ず低周波信号出力ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの立ち下がりエッジと位相が９０度ずれた状態で生成される。また、図７に示すようにｐｄｉｎに伝搬遅延が生じた場合でも、その伝播遅延量はｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの繰返し周期Ｔに対して非常に小さいため、波形整形器１１５において確実に波形整形を行なうことが可能である。
【００４７】
図８に、位相比較結果ｄｏｗｎｒｅｇが生成される過程を示す。位相比較器１０９は、波形整形器１１５で生成された波形整形後の信号ｐｄｉｎｒｅｇを低周波信号出力ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの立ち上がりエッジのタイミングでサンプリングすることによって位相の比較を行う。ｐｄｉｎｒｅｇとｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔは前項の波形整形器１１５の時点で必ず位相が９０度ずれた状態で生成されるため、位相比較の際にｐｄｉｎｒｅｇのパルスの中心を捉えることが出来る。位相比較器１０９は、このようにして得られた位相比較結果をｄｏｗｎｒｅｇとして生成する。
【００４８】
波形整形および位相比較にはＤフリップフロップ回路（Ｄ−ＦＦ）等のディジタル回路を用いることができる。
【００４９】
この後のバイアス電圧の制御を実施形態１と同様に行うことにより、光変調器１０４のバイアス電圧値を最適値に安定化させることができる。
【００５０】
（実施形態３）
図９に、本発明の実施形態３に係るヒステリシス特性を有するコンパレータ回路を備えたディジタル制御自動バイアス制御回路の構成図を示す。実施形態１、２と同様に、光変調器１０４から出力された光信号は光分岐器１０５で分岐されて受光器（ＰＤ）１０６で電気信号ｐｄｉｎに変換される。ＰＤ１０６で生成されたｐｄｉｎは、ディジタル制御自動バイアス制御回路１００内のＬＰＦ兼アンプ回路１０７を介してヒステリシス特性を有するコンパレータ回路１１６に入力される。
【００５１】
コンパレータ回路１１６は、ヒステリシス特性を有することで、回路雑音などによる誤動作を減らすことができる。ヒステリシスの幅は、除去すべき雑音のレベル（振幅）と、ヒステリシスにより生ずるＬＮバイアス電圧が不定となる電圧範囲のバランスにより決定する。
【００５２】
図１０に、ヒステリシス特性を有するコンパレータ回路１１６の動作の様子を示す。ここでは、ヒステリシス特性を持たせたことによる効果を示すため、高い周波数成分の雑音が乗っている例について示した。（ａ）〜（ｅ）のそれぞれについて、一番下のトレースがコンパレータ回路１１６への入力、中央がヒステリシスのない場合のコンパレータ回路の出力、一番上がヒステリシスを有するコンパレータ回路１１６の出力を示す。（ａ）〜（ｅ）はそれぞれ低周波成分と雑音成分の振幅の比が、０．１、０．２５、０．３７５、０．５、１の場合の波形を示す。ここでは、コンパレータ回路の識別電位は０Ｖ（低周波成分の振幅の中点）であり、動作速度は無限大とした。ヒステリシスがない場合、低周波信号の振幅が雑音の振幅と同程度になる（図１０（ｅ））まで正常に識別されない。一方、ヒステリシス特性を設けると低周波成分と雑音成分の振幅の比が０．３７５より高い部分でほぼ正常に識別されるようになる。ここでヒステリシスの幅は雑音の振幅の０．６倍とした。これから仮に、コンパレータ回路１１６に入力されるモニタ信号に雑音が乗っていても、ヒステリシス電圧レベルを越えなければ出力ｃｏｍｐ＿ｏｕｔはスイッチングしないことがわかる。
【００５３】
図１１に、雑音の振幅で規格化したヒステリシスの幅をパラメータに取った場合のコンパレータ回路１１６の識別率のデータ振幅／雑音振幅依存性（等価的な入力信号のＳ／Ｎ）を示す。図１１には、ヒステリシスの幅が０、０．４、０．５、０．６、０．８の場合についての結果を示す。ヒステリシスのない場合（ヒステリシスの幅が零）では、識別率はＳ／Ｎに応じてほぼ線形に増加する。一方、ヒステリシスの幅を大きめに取ると低いＳ／Ｎの場合にも識別率を上げることが可能である。
【００５４】
但し、雑音成分を含む入力信号の最大振幅を超えるような値にヒステリシスの値を設定するとコンパレータがスイッチングしなくなるので注意が必要である。このとき、本実施形態に係るディジタル制御自動バイアス制御回路１００の動作としては、検出された低周波信号の位相が、ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔに対して確実に同相か逆相かを判断できるまでは、印加されるバイアス電圧が同一方向にスキャンされることになる。特許文献１で述べられているように、光変調器１０４に印加されるバイアス電圧が最適値から離れるに従って光検出器１０６で検出される低周波成分の振幅が大きくなるため、コンパレータ回路１１６に入力される信号の振幅があらかじめ設定されたヒステリシスの幅を越えてはじめてスイッチングされるようになる。自動バイアス制御回路の安定状態では、最適バイアス電圧の設定値の周りに、ある振幅でバイアス電圧が振動することになる。振動の振幅は、主に位相比較の結果によりバイアス供給回路１１４を通じて光変調器１０４に印加されるＤＣバイアス電圧の変化のステップの大きさ、もしくはコンパレータ回路１１６のヒステリシスの幅で決まるが、この幅が送信信号の品質を劣化させない範囲で決定することが重要である。
【００５５】
この後のバイアス電圧の制御は実施形態１または２と同様に行うことにより、光変調器１０４のバイアス電圧値を最適値に安定化させることができる。
【００５６】
（実施形態４）
図１２に、本発明の実施形態４に係るディジタルフィルタを備えたディジタル制御自動バイアス制御回路の構成図を示す。実施形態１、２と同様に、光変調器１０４から出力された光信号は光分岐器１０５で分岐されて受光器（ＰＤ）１０６で電気信号ｐｄｉｎに変換される。ＰＤ１０６で生成されたｐｄｉｎは、ディジタル制御自動バイアス制御回路１００内のＬＰＦ兼アンプ回路１０７を介してコンパレータ回路１０８に入力される。
【００５７】
本実施形態４においては、回路雑音などの影響を受けたコンパレータ回路１０８の出力の信号品質を、ディジタルフィルタを用いて改善を行う。ここではその一実施形態について説明する。まず、コンパレータ回路１０８の出力ｃｏｍｐ＿ｏｕｔをＤ−ＦＦ（Ｄｅｌａｙ−Ｆｌｉｐ  Ｆｌｏｐ）７０１にてサンプリングする。ここでは、サンプリング周波数を低周波信号ｃｋｌ＿ｐｉｌｏｔ＿ｏｕｔの周波数の２ｎ倍（ｎは整数）とする。サンプリング用のクロック信号には、波形整形用クロック信号ｃｓｂをクロック逓倍回路７０４により整数倍したものを用いる。Ｄ−ＦＦ７０１の出力はｎ段のシフトレジスタ７０２に入力される。シフトレジスタ７０２のデータ転送のタイミングもサンプリング用クロック信号で制御される。次に、シフトレジスタ７０２の各段の出力を取り出してｎ個の出力を平均回路７０３においてディジタル的に平均化し、さらに四捨五入回路７０５を通す。ここで平均化回路７０３および四捨五入回路７０５の動作タイミングもＤ−ＦＦ７０１のサンプリングのタイミングと一致している。これにより、四捨五入回路７０５からサンプリング周波数と同期した”１”もしくは”０”のディジタル出力を得、波形整形回路１１５を用いて波形整形を行う。波形整形は、実施形態２と同様に同期クロック信号ｃｓｂと同期して行う。ディジタル回路を用いた平均化は、アナログ的な波形を平均化した場合と同様に信号のＳ／Ｎを改善する効果を有する。
【００５８】
図１３（ａ）〜（ｈ）に、ディジタルフィルタの導入効果を示すシミュレーション結果を示す。雑音の振幅を０．２（ｐｐ値）に固定した際に、信号の振幅を０．０５から０．２まで変えた場合のディジタル平均化回路の出力波形を示した。入力したデータパタンは、繰返し周期０．２の”１０１０”パタンである。図１３（ａ）〜（ｈ）は、最下段がコンパレータへの入力波形、中段がコンパレータ出力波形、最上段が平均回路７０３の出力波形を示し、（ａ）、（ｃ）、（ｅ）、（ｇ）がそれぞれ平均回数４、（ｂ）、（ｄ）、（ｆ）、（ｈ）がそれぞれ平均回数１６の結果を示す。コンパレータへの入力信号のＳ／Ｎが低い場合には、コンパレータの出力波形が正確に再現されていないが、コンパレータ出力を平均化処理することにより、元の波形が平均化を行わない場合よりも高い精度で再現されていることが分かる。
【００５９】
波形整形回路１１５の出力は、実施形態２と同様に位相比較を行い、光変調器１０４のバイアス電圧の制御に使用される。
【００６０】
（実施形態５）
図１４に、本発明の実施形態５に係るＮＲＺ光変調方式に適用するディジタル制御自動バイアス制御回路の構成図を示す。実施形態１〜４と同様に、光変調器１０４から出力された光信号は、光分岐器１０５で分岐されて受光器１０６で電気信号ｐｄｉｎに変換される。ＰＤ１０６で生成されたｐｄｉｎは、ディジタル制御自動バイアス回路１００内のＬＰＦ兼アンプ回路１０７を介してコンパレータ回路１０８に入力される。コンパレータ回路１０８は、ｐｄｉｎに含まれる低周波成分を抽出して後続のディジタル論理回路が動作するレベルの２値のディジタル信号ｃｏｍｐ＿ｏｕｔに変換し、位相比較器１０９に入力する。実施形態１と同様に、ｃｏｍｐ＿ｏｕｔ信号とｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔ信号の位相比較を行い、その結果をｄｏｗｎｒｅｇ信号として出力する。ｄｏｗｎｒｅｇ信号の論理によって、加減算器１１０の出力データの増減を行う。加減算器１１０の出力データに基づいてバイアス電圧制御用ＤＡＣ１１３の出力電圧を調整する。バイアス電圧供給回路１１４は、上記バイアス電圧制御用ＤＡＣ１１３の出力に応じて光変調器１０４へ印加されるバイアス電圧を制御する。位相比較器１０９、加減算器１１０、バイアス電圧制御用ＤＡＣ１１３の動作は、低周波発振器１１２の出力ｃｌｋ＿ｌｏｗを分周器１１１で分周して得られたｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔおよびｃｓｂの二つのクロックに同期して動作する。  ｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔ成分の一部は、増幅器制御回路１２１を介して振幅制御機能付増幅器１２０の出力振幅をｃｌｋ＿ｐｉｌｏｔ＿ｏｕｔの出力波形で変調するために使用される。ＮＲＺ変調を行う際には、上述した構成によって光変調器１０４で変調された光信号に低周波信号を重畳することができる。
【００６１】
上述した構成のほか、実施形態２〜４で説明した構成も本形態に取り込むことが可能である。すなわち、本発明は、ＮＲＺ変調形式、光デュオバイナリ方式のいずれの形式においても適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態１に係るデュオバイナリ方式におけるディジタル制御自動バイアス制御回路の構成図である。
【図２】（ａ）は従来のコンパレータ回路の構成図であり、（ｂ）は実施形態１に係るＬＰＦ兼アンプ回路１０７とコンパレータ回路１０８の構成図である。
【図３】ＬＰＦ１０７ａを使用した際の、（ａ）は入力信号の強度が０．０２ｍＶの場合の入力信号ｐｄｉｎから出力信号ｃｏｍｐ＿ｏｕｔへの変換波形を示す図であり、（ｂ）は入力信号の強度が０．０５ｍＶの場合の入力信号ｐｄｉｎから出力信号ｃｏｍｐ＿ｏｕｔへの変換波形を示す図であり、（ｃ）は入力信号の強度が０．１ｍＶの場合の入力信号ｐｄｉｎから出力信号ｃｏｍｐ＿ｏｕｔへの変換波形を示す図である。
【図４】コンパレータ回路に入力される信号の相対Ｓ／Ｎと識別誤り確率の関係をＬＰＦの有無に応じて示した図である。
【図５】位相比較器の動作と加減算器の動作を示すタイムチャートである。
【図６】本発明の実施形態２に係る波形整形回路を備えたディジタル制御自動バイアス制御回路の構成図である。
【図７】各信号と波形整形のタイミングを模式的に示す図である。
【図８】位相比較からｄｏｗｎｒｅｇを生成する過程を示す図である。
【図９】本発明の実施形態３に係るヒステリシス特性を有するコンパレータ回路を備えたディジタル制御自動バイアス制御回路の構成図である。
【図１０】本発明の実施形態３に係るヒステリシスの大きさとコンパレータ回路の出力波形の関係を示す図である。
【図１１】コンパレータ回路に入力される信号の等価Ｓ／Ｎと識別率の関係を示す図である。
【図１２】本発明の実施形態４に係るディジタルフィルタを備えたディジタル制御自動バイアス制御回路の構成図である。
【図１３】（ａ）に信号強度０．０５、ノイズ強度０．２、（ｃ）に信号強度０．０５、ノイズ強度０．２、（ｅ）に信号強度０．０５、ノイズ強度０．２、（ｇ）に信号強度０．０５、ノイズ強度０．２で平均回数が４回のときの波形を示し、（ｂ）に信号強度０．０５、ノイズ強度０．２、（ｄ）に信号強度０．０５、ノイズ強度０．２、（ｆ）に信号強度０．０５、ノイズ強度０．２、（ｈ）に信号強度０．０５、ノイズ強度０．２で平均回数が１６回のときのコンパレータへの入出力波形、ディジタル平均化回路の出力を示す。
【図１４】本発明の実施形態５に係るＮＲＺ光変調方式に適用するディジタル制御自動バイアス制御回路の構成図である。
【図１５】従来の光デュオバイナリ変調方式の光変調器を制御する自動バイアス制御回路構成を示す図である。
【図１６】従来の自動バイアス制御回路におけるＰＤ１５０６からバイアス供給回路１５１０までの回路構成を示す図である。
【図１７】従来のディジタル回路で構成された位相比較器およびバイアス供給回路の構成図を示す図である。
【符号の説明】
【００６３】
１００  自動バイアス制御回路
１０１  半導体レーザ（ＬＤ）
１０２  駆動信号発生回路
１０３  駆動回路
１０４  光変調器
１０５  光分岐器
１０６  ＰＤ
１０７  ＬＰＦ兼増幅器
１０７ａ  ローパスフィルタ（ＬＰＦ）
１０７ｂ  増幅器
１０８  コンパレータ回路
１０９  位相比較器
１１０  加減算器
１１１  分周器
１１２  低周波発信器
１１３  バイアス電圧制御用ＤＡＣ
１１４  バイアス供給回路
１１５  波形整形器
１１６  ヒステリシス特性を有するコンパレータ回路
１２０  振幅制御機能付増幅器
１２１  増幅器制御回路
７０１  Ｄ−ＦＦ
７０２  シフトレジスタ
７０３  平均回路
７０４  クロック逓倍回路
７０５  四捨五入回路
１５０１  半導体レーザ（ＬＤ）
１５０２  駆動信号発生部
１５０３  駆動回路
１５０４  光変調器
１５０５  光分岐回路
１５０６  ＰＤ
１５０７  増幅器
１５０８  位相比較器
１５０８ａ  正相バッファアンプ
１５０８ｂ  逆相バッファアンプ
１５０８ｃ  アナログＳＷ
１５０９  ローパスフィルタ（ＬＰＦ）
１５１０  バイアス供給回路
１５１１  低周波発振器
１５１２  低周波重畳回路
１５１３  終端器
１６０１  移相器
１６０２  フィードバック制御回路
１７０１  バンドパスフィルタ（ＢＰＦ）
１７０２  ＡＤ変換器
１７０３  波形整形回路
１７０４  位相比較器
【図１】
2008242282.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008242282.tif 000014
【図１２】
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【図１３】
2008242282.tif 000016
【図１４】
2008242282.tif 000017
【図１５】
2008242282.tif 000018
【図１６】
2008242282.tif 000019
【図１７】
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