(57)【要約】【課題】回路規模が大きく、高価であり、かつ消費電力が大きく、さらには、処理回路間の割込処理の負荷が不均衡であった。【解決手段】複数の処理回路と、要因レジスタ回路と、処理回路選択レジスタ回路と、マスク回路と、プライオリティ回路と、処理回路選択回路とを含み、プライオリティ回路は、複数の処理回路毎に、割込信号、ベクター信号、選択信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路であって、前記第１の複数の要因のうち、少なくとも二つ以上の要因が発生したときに、前記複数の処理回路の各毎に、割込処理を実行すべき旨を示す割込信号、前記二つ以上の要因に対応する二つ以上の割込処理のうち、当該複数の処理回路が実行すべき割込処理の内容が規定された位置を示すベクター信号、及び、当該処理回路が選択された旨を示す選択信号を出力する前記処理回路選択レジスタ回路と、を含むことを特徴とするマイクロコンピュータ。
【請求項２】
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路と、
前記第１の複数の要因のうちの第２の複数の要因の受付を許可し、かつ、他の残りの要因の受付を禁止するマスク回路と、
前記第２の複数の要因のうち、前記マスク回路により受付が許可されている前記第２の複数の要因に該当する少なくとも二つ以上の要因が発生したときに、前記複数の処理回路の各毎に、前記二つ以上の要因に対応する二つ以上の割込処理を行うべき優先度を予め規定しているプライオリティ回路であって、前記複数の処理回路の各毎に、割込処理を実行すべき旨を示す割込信号、当該複数の処理回路にとって優先度が最も高い割込処理の内容が規定された位置を示すベクター信号、及び、当該処理回路が選択された旨を示す選択信号を出力する前記プライオリティ回路と、を含むことを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の要因に起因する複数の割込処理を行うべき複数の処理回路（例えば、ＣＰＵ）を含むマイクロコンピュータに関する。
【背景技術】
【０００２】
図４に図示された従来のマイクロコンピュータＭ１００では、要因Ｆ１〜Ｆｉのうちのいずれか、例えば、要因Ｆ１が発生した旨を示す要因発生信号Ｓ（Ｆ１）の入力を受けると、要因Ｆ１〜Ｆｉを割り当てられた第１の割込コントローラ１００（要因レジスタ回路１１０、マスク回路１２０、プライオリティ回路１３０からなる。）は、第１の処理回路Ａに、要因Ｆ１に対応する割込処理を実行すべき旨を示す割込信号、及び、当該割込処理の内容が格納されている、第１の記憶回路３００上の領域のアドレス（先頭アドレス）を示すベクター信号を出力する。第１の処理回路Ａは、当該割込信号及びベクター信号を受けると、前記第１の記憶回路３００上における前記先頭アドレス以後に格納されている、割込処理の内容に従って、当該割込処理を実行する。
【０００３】
上記した従来のマイクロコンピュータＭ１００では、上記したと同様にして、第２の割込コントローラ２００、第２の処理回路Ｂ、及び、第２の記憶回路４００が協働して、要因Ｆ（ｉ＋１）〜Ｆｎに対応する割込処理を実行する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来のマイクロコンピュータＭ１００では、二つの処理回路Ａ、Ｂに対し、二つの割込コントローラ、即ち、第１、第２の割込コントローラ１００、２００が必要であることから、回路規模が大きくなり、その結果、高価及び消費電力の増大となるという問題があった。
【０００５】
また、要因Ｆ１〜Ｆｉが第１の割込コントローラ１００に固定的に（例えば、配線により）割り当てられており、また、要因Ｆ（ｉ＋１）〜Ｆｎが第２の割込コントローラ２００に固定的に割り当てられていることから、第１の処理回路Ａの割込処理の負荷と、第２の処理回路Ｂの割込処理の負荷とが必ずしも均衡にならないおそれがあった。
【課題を解決するための手段】
【０００６】
本発明に係る第１のマイクロコンピュータは、
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路であって、前記第１の複数の要因のうち、少なくとも二つ以上の要因が発生したときに、前記複数の処理回路の各毎に、割込処理を実行すべき旨を示す割込信号、前記ニつ以上の要因に対応するニつ以上の割込処理のうち、当該複数の処理回路が実行すべき割込処理の内容が規定された位置を示すベクター信号、及び、当該処理回路が選択された旨を示す選択信号を出力する前記処理回路選択レジスタ回路と、を含む。
【０００７】
本発明に係る第１のマイクロコンピュータによれば、前記処理回路選択レジスタ回路が、前記複数の処理回路の各毎に、前記割込信号、前記ベクター信号、及び、前記選択信号を出力することにより、従来と同様に、前記複数の処理回路の各毎に、当該処理回路が行うべき割込処理を実行させることができ、他方で、従来と異なり、従来のような二つの割込コントローラが必要無く、その結果、安価及び低消費電力にすることが可能となる。
【０００８】
また、前記複数の要因、即ち、当該複数の要因に対応する複数の割込処理を前記複数の処理回路のいずれに割り当てるかを、前記処理回路選択レジスタ回路により行うことができることから、前記複数の処理回路間での割込処理の負荷を容易に均衡化することが可能となる。
【０００９】
本発明に係る第２のマイクロコンピュータは、上記した課題を解決すべく、
各割込処理が第１の複数の要因の一つに起因する複数の割込処理を行うべき複数の処理回路と、
前記第１の複数の要因の各々が解決済みか未解決かを示す要因レジスタ回路と、
各関係が、前記複数の要因の一つと、当該一つの要因に対応する割込処理を行うべき、前記複数の処理回路の一つとの間の対応関係である複数の関係を規定する処理回路選択レジスタ回路と、
前記第１の複数の要因のうちの第２の複数の要因の受付を許可し、かつ、他の残りの要因の受付を禁止するマスク回路と、
前記第２の複数の要因のうち、前記マスク回路により受付が許可されている前記第２の複数の要因に該当する少なくとも二つ以上の要因が発生したときに、前記複数の処理回路の各毎に、前記ニつ以上の要因に対応するニつ以上の割込処理を行うべき優先度を予め規定しているプライオリティ回路であって、前記複数の処理回路の各毎に、割込処理を実行すべき旨を示す割込信号、当該複数の処理回路にとって優先度が最も高い割込処理の内容が規定された位置を示すベクター信号、及び、当該処理回路が選択された旨を示す選択信号を出力する前記プライオリティ回路と、を含む。
【００１０】
上記した本発明に係る第２のマイクロコンピュータによれば、前記プライオリティ回路が、前記マスク回路、前記処理回路選択レジスタ回路、及び、当該プライオリティ回路の各々に規定されている内容を参照して、前記複数の処理回路の各毎に、前記割込信号、前記ベクター信号、及び、前記選択信号を出力することにより、従来と同様に、前記複数の処理回路の各毎に、当該処理回路にとって最も優先度が高い割込処理を実行させることができ、他方で、従来と異なり、従来のような二つの割込コントローラが必要無く、その結果、安価及び低消費電力にすることが可能となる。
【００１１】
また、前記複数の要因、正確には、当該複数の要因に対応する複数の割込処理を前記複数の処理回路のいずれに割り当てるかを、前記処理回路選択レジスタ回路により行うことができることから、前記複数の処理回路間での割込処理の負荷を容易に均衡化することが可能となる。
【発明を実施するための最良の形態】
【００１２】
本発明に係るマイクロコンピュータの実施例について図面を参照して説明する。
【００１３】
《構成及び動作》
図１は、実施例のマイクロコンピュータの構成を示す。実施例のマイクロコンピュータＭ１０は、図１に示されるように、割込コントローラ１０と、第１の処理回路（ＣＰＵ）Ａと、第２の処理回路（ＣＰＵ）Ｂと、第１の記憶回路３０と、第２の記憶回路４０とを含む。
【００１４】
割込コントローラ１０は、要因レジスタ回路１１と、ＣＰＵ選択レジスタ回路１２と、マスク回路１３と、プライオリティ回路１４とを有する。
【００１５】
要因レジスタ１１回路は、図２（Ａ）に示されるように、複数の要因レジスタ１１（１）〜１１（ｎ）を有し、複数の要因Ｆ１〜Ｆｎ（例えば、ボタンの押し下げ、温度の検出等（いずれも図示せず。））が発生した旨を示す要因発生信号Ｓ（Ｆ１）〜Ｓ（Ｆｎ）の入力を受ける。
【００１６】
以下では、説明及び理解を容易にすべく、基本的に、四つの要因Ｆ１、Ｆ２、Ｆ３、Ｆｎが発生したことを想定する。
【００１７】
要因レジスタ回路１１では、例えば、要因Ｆ１が発生した旨を示す要因発生信号Ｓ（Ｆ１）が入力されると、当該要因発生信号Ｓ（Ｆ１）の入力を契機に、要因レジスタ１１（１）は、「あり」（未解決）に設定（セット）され、同様にして、要因Ｆ２、要因Ｆ３、要因Ｆ４が発生した旨を示す要因発生信号Ｓ（Ｆ２）、Ｓ（Ｆ３）、Ｓ（Ｆ４）が入力されると、要因レジスタ１１（２）、１１（３）、１１（ｎ）は、「あり」に設定される。
【００１８】
「あり」に設定された要因レジスタ１１（１）は、当該要因Ｆ１に対応する割込処理が、後述されるように、第１の処理回路Ａにより実行された後、当該第１の処理回路Ａによって、「なし」（解決済み）に設定（クリア）される。「あり」に設定された要因レジスタ１１（２）、１１（３）、１１（ｎ）もまた、同様にして、要因Ｆ２、Ｆ３、Ｆｎに対応する割込処理が、後述されるように、第２の処理回路Ｂ、第２の処理回路Ｂ、第１の処理回路Ａによりそれぞれ実行された後、当該第２の処理回路Ｂ、第２の処理回路Ｂ、第１の処理回路Ａによって、それぞれ、「なし」（解決済み）に設定（クリア）される。
【００１９】
ＣＰＵ選択レジスタ回路１２は、『処理選択レジスタ回路』であり、図２（Ｂ）に示されるように、要因Ｆ１〜Ｆｎと、当該要因Ｆ１〜Ｆｎを処理すべきＣＰＵ、正確には、当該要因Ｆ１〜Ｆｎに対応する割込処理を実行すべきＣＰＵとの対応関係を予め規定している。ＣＰＵ選択レジスタ回路１２は、例えば、要因Ｆ１、Ｆ２、Ｆ３、Ｆｎに対応する割込処理を、第１の処理回路Ａ、第２の処理回路Ｂ、第２の処理回路Ｂ、第１の処理回路Ａがそれぞれ実行すべき旨を規定している。
【００２０】
マスク回路１３は、図２（Ｃ）に示されるように、要因Ｆ１〜Ｆｎの許可／禁止、より詳しくは、要因Ｆ１〜Ｆｎに対応する割込処理を許可するか禁止するかを予め規定している。マスク回路１３は例えば、四つの要因Ｆ１、Ｆ２、Ｆ３、Ｆｎに対応する割込処理を、それぞれ、「許可」、「許可」、「許可」、「禁止」する旨を規定している。
【００２１】
プライオリティ回路１４は、図２（Ｄ１）に示されるように、要因Ｆ１〜Ｆｎのうち第１の処理回路Ａが処理すべき要因についてのプライオリティ（優先度）を規定しており、換言すれば、第１の処理回路Ａが行うべき割込処理についてのプライオリティを規定している。プライオリティ回路１４は、例えば、第１の処理回路Ａが、要因Ｆ１、Ｆ４、Ｆ６、．．．、Ｆｎに対応する割込処理を行うべき旨を規定している。プライオリティ回路１４は、さらに、要因Ｆ１、Ｆ４、Ｆ６に対応する割込処理のプライオリティが、それぞれ、「高」、「中」、「低」である旨を規定しており、他方で、マスク回路１３により「禁止」されている要因Ｆｎに対応する割込処理のプライオリティが、「−」（不定（＝事実上の禁止））である旨を規定している。
【００２２】
プライオリティ回路１４は、また、図２（Ｄ２）に示されるように、要因Ｆ１〜Ｆｎのうち第２の処理回路Ｂが処理すべき要因についてのプライオリティを規定しており、換言すれば、第２の処理回路Ｂが行うべき割込処理についてのプライオリティを規定している。プライオリティ回路１４は、例えば、第２の処理回路Ｂが、要因Ｆ２、Ｆ３、Ｆ５、．．．、Ｆ（ｎ−１）に対応する割込処理を行うべき旨を規定している。プライオリティ回路１４は、さらに、要因Ｆ２、Ｆ３、Ｆｎに対応する割込処理のプライオリティが、それぞれ、「高」、「極高」、「低」である旨を規定しており、他方で、マスク回路１３により「禁止」されている要因Ｆ５（図２（Ｃ）に図示せず。）に対応する割込処理のプライオリティが、「−」（不定（＝事実上の禁止））である旨を規定している。
【００２３】
図１に戻り、プライオリティ回路１４は、第１の処理回路Ａに、当該第１の処理回路Ａが何らかの割込処理を行う必要が生じた旨を示す割込信号Ｓｉｎｔ１、当該第１の処理回路Ａが実行すべき割込処理の内容が格納されている領域の先頭アドレスを示すベクター信号Ｓｖｃｔ１、及び、当該第１の処理回路Ａが選択された旨を示す選択信号Ｓｓｅｌ１を出力する。
【００２４】
プライオリティ回路１４は、同様にして、第２の処理回路Ｂに、当該第２の処理回路Ｂが何らかの割込処理を行う必要が生じた旨を示す割込信号Ｓｉｎｔ２、当該第２の処理回路Ｂが実行すべき割込処理の内容が格納されている領域の先頭アドレスを示すベクター信号Ｓｖｃｔ２、及び、当該第２の処理回路Ｂが選択された旨を示す選択信号Ｓｓｅｌ２を出力する。
【００２５】
より詳細には、例えば、要因Ｆ１、Ｆ２、Ｆ３、Ｆｎが発生すると、マスク回路１３により、当該要因Ｆ１、Ｆ２、Ｆ３、Ｆｎのうち、要因Ｆ１、Ｆ２、Ｆ３の割込処理の受付は、「許可」され、他方で、要因Ｆｎの割込処理の受付は、「禁止」される。次に、プライオリティ回路１４は、ＣＰＵ選択レジスタ回路１２の規定内容（図２（Ｂ）に図示。）から、「要因Ｆ１の割込処理と第１の処理回路Ａとが対応する旨」、並びに、「要因Ｆ２の割込処理及び要因Ｆ３の割込処理と第２の処理回路Ｂとが対応する旨」を知得する。さらに、プライオリティ回路１４は、当該プライオリティ回路１４自身の規定内容（図２（Ｄ２）に図示。）から、「要因Ｆ３が要因Ｆ２よりプライオリティが高い旨」を知得する。
【００２６】
その結果、プライオリティ回路１４は、最終的に、「要因Ｆ１の割込処理を第１の処理回路Ａに実行させること」、及び、「要因Ｆ３の割込処理を第２の処理回路Ｂに実行させた後に、要因Ｆ２の割込処理を第２の処理回路Ｂに実行させること」を決定する。当該決定により、プライオリティ回路１４は、第１の処理回路Ａに、要因Ｆ１の割込処理が発生した旨を示す割込信号Ｓｉｎｔ１、要因Ｆ１の割込処理の内容が格納された、第１の記憶回路３０上の領域の先頭アドレス「１００１」を示すベクター信号Ｓｖｃｔ１、及び、第１の処理回路Ａが選択された旨を示す選択信号Ｓｓｅｌ１を出力する。プライオリティ回路１４は、他方で、第２の処理回路Ｂに、要因Ｆ３の割込処理が発生した旨を示す割込信号Ｓｉｎｔ２、要因Ｆ３の割込処理の内容が格納された、第２の記憶回路４０上の領域の先頭アドレス「２００３」を示すベクター信号Ｓｖｃｔ２、及び、第２の処理回路Ｂが選択された旨を示す選択信号Ｓｓｅｌ２を出力する。
【００２７】
第１の処理回路Ａ及び第２の処理回路Ｂは、基本的に、要因Ｆ１〜Ｆｎに対応する割込処理を、第１の記憶回路３０及び第２の記憶回路４０に格納されている、前記割込処理の内容に基づき実行する。より詳しくは、例えば、第１の処理回路Ａは、プライオリティ回路１４から、上記したような割込信号Ｓｉｎｔ１、ベクター信号Ｓｖｃｔ１、及び、選択信号Ｓｓｅｌ１を受けると、第１の記憶回路３０のアドレス「１００１」に記憶されている、ジャンプ先のアドレス「３１００」にジャンプし、当該アドレス「３１００」以後に格納されている、要因Ｆ１の割込処理の実行を開始する。第１の処理回路Ａは、要因Ｆ１の割込処理を完了すると、要因レジスタ回路１１内の要因レジスタ１１（１）を「あり」（未解決）から「なし」（解決済み）に設定（クリア）する。
【００２８】
同様にして、第２の処理回路Ｂは、プライオリティ回路１４から、上記したような割込信号Ｓｉｎｔ２、ベクター信号Ｓｖｃｔ２、及び、選択信号Ｓｓｅｌ２を受けると、第２の記憶回路４０のアドレス「２００３」に記憶されている、ジャンプ先のアドレス「５３００」にジャンプし、当該アドレス「５３００」以後に格納されている、要因Ｆ３の割込処理の実行を開始する。第２の処理回路Ｂは、要因Ｆ３の割込処理を完了すると、要因レジスタ回路１１内の要因レジスタ１１（３）を「あり」から「なし」に設定する。
【００２９】
前記要因レジスタ１１（３）が「なし」に設定されと、プライオリティ回路１４は、要因Ｆ２の割込処理を第２の処理回路Ｂに実行させるべく、第２の処理回路Ｂに、要因Ｆ２の割込処理が発生した旨を示す割込信号Ｓｉｎｔ２、要因Ｆ２の割込処理の内容が格納された、第２の記憶回路４０上の領域の先頭アドレス「２００２」を示すベクター信号Ｓｖｃｔ２、及び、第２の処理回路Ｂが選択された旨を示す選択信号Ｓｓｅｌ２を出力し、第２の処理回路Ｂは、当該三つの信号Ｓｉｎｔ２、Ｓｖｃｔ２、Ｓｓｅｌ２を受けると、上記したと同様にして、要因Ｆ２の割込処理の実行を開始する。
【００３０】
《効果》
上述したように、実施例のマイクロコンピュータＭ１０は、プライオリティ回路１４が、第１の処理回路Ａに、割込信号Ｓｉｎｔ１、ベクター信号Ｓｖｃｔ１、選択信号Ｓｓｅｌ１を出力することにより、第１の処理回路Ａに、要因Ｆ１の割込処理を実行させ、同時に、第２の処理回路Ｂに、割込信号Ｓｉｎｔ２、ベクター信号Ｓｖｃｔ２、選択信号Ｓｓｅｌ２を出力することにより、プライオリティが要因Ｆ２より高い要因Ｆ３の割込処理を実行させることから、従来と同様に、第１の処理回路Ａ及び第２の処理回路Ｂに割込処理を別個に実行させることができ、加えて、従来と異なり、二つの割込コントローラ１００、２００を必要としないことから、回路規模が小さくなり、その結果として、安価及び低消費電力を実現することが可能となる。
【００３１】
また、要因Ｆ１〜Ｆｎに対応する割込処理を、第１の処理回路Ａ及び第２の処理回路Ｂのいずれに実行させるべきかを、ＣＰＵ選択レジスタ回路１２の設定内容を変えるだけで変更することができることから、従来のマイクロコンピュータＭ１００と異なり、第１の処理回路Ａ及び第２の処理回路Ｂ間で処理負荷を容易に均衡化することが可能となる。
【００３２】
《変形例》
図３に示されるように、変形例の割込コントローラ１０は、上記した実施例の割込コントローラ１０と同様に、要因レジスタ回路１１及びＣＰＵ選択レジスタ回路１２を有し、他方で、実施例の割込コントローラ１０と異なり、マスク回路１３及びプライオリティ回路１４を有しない。変形例のマイクロコンピュータＭ１０では、要因Ｆ１、Ｆ２が発生した旨を示す要因発生信号Ｓ（Ｆ１）、Ｓ（Ｆ２）が入力されると、要因レジスタ回路１１の要因レジスタ１１（１）、１１（２）は、「あり」（未解決）に設定される。
【００３３】
要因レジスタ１１（１）、１１（２）の設定後、ＣＰＵ選択レジスタ回路１２は、図２（Ｂ）に図示の対応関係を参照することにより、要因Ｆ１に対応する割込処理を第１の処理回路Ａが実行すべきであり、また、要因Ｆ２に対応する割込処理を第２の処理回路Ｂが実行すべきであることを知得する。
【００３４】
前記知得の後、ＣＰＵ選択レジスタ回路１２は、実施例と同様に、要因Ｆ１に対応する割込処理を実行すべき第１の処理回路Ａに、割込処理を実行すべき旨を表す割込信号Ｓｉｎｔ１、要因Ｆ１に対応する割込処理の内容が格納されている領域を示すベクター信号Ｓｖｃｔ１、及び、当該第１の処理回路Ａが選択された旨を示す選択信号Ｓｓｅｌ１を出力し、また、要因Ｆ２に対応する割込処理を実行すべき第２の処理回路Ｂに、割込処理を実行すべき旨を表す割込信号Ｓｉｎｔ２、要因Ｆ２に対応する割込処理の内容が格納されている領域を示すベクター信号Ｓｖｃｔ２、及び、当該第２の処理回路Ｂが選択された旨を示す選択信号Ｓｓｅｌ２を出力する。以下、実施例と同様な動作を行うことにより、実施例と同様な効果を得ることができる。
【図面の簡単な説明】
【００３５】
【図１】実施例のマイクロコンピュータの構成を示す図。
【図２】実施例の要因レジスタ回路、ＣＰＵ選択レジスタ回路、マスク回路、プライオリティ回路の規定内容を示す図。
【図３】変形例のマイクロコンピュータの構成を示す図。
【図４】従来のマイクロコンピュータの構成を示す図。
【符号の説明】
【００３６】
Ｍ１０…マイクロコンピュータ、１０…割込コントローラ、Ａ…第１の処理回路、Ｂ…第２の処理回路、３０…第１の記憶回路、４０…第２の記憶回路、１１…要因レジスタ回路、１２…ＣＰＵ選択レジスタ回路、１３…マスク回路、１４…プライオリティ回路。
【図１】
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【図２】
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【図３】
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【図４】
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