(57)【要約】【課題】低電圧電源よりも高電圧電源の方が早く供給される場合であっても、その出力信号を確実に確定させることができ、誤動作を防止できるレベルシフト回路を提供する。【解決手段】レベルシフト回路は、互いのドレインが接続されて第１のノードを形成する第１のＰＭＯＳおよびＮＭＯＳが、第２の電源とグランドとの間に順に接続され、互いのドレインが接続されて第２のノードを形成する第２のＰＭＯＳおよびＮＭＯＳが、第２の電源とグランドとの間に順に接続され、第２のＰＭＯＳのゲートが第１のノードに接続され、第１のＰＭＯＳのゲートが第２のノードに接続され、第１もしくは第２のノードから出力信号を出力する出力段と、第２の電源よりも電圧が低い第１の電源が供給され、入力および出力が、それぞれ、第１のＮＭＯＳのゲートと第２のＭＯＳのゲートの異なる方に接続されたインバータと、第２のＮＭＯＳと並列に接続され、ゲートが第１のノードに接続されたＮチャネル補助トランジスタを有する。【選択図】図１
2008047989.tif 000002
【特許請求の範囲】
【請求項１】
互いのドレインが接続されて第１のノードを形成する第１のＰチャネルトランジスタと第１のＮチャネルトランジスタとが、第２の電源とグランドとの間に順に接続されるとともに、互いのドレインが接続されて第２のノードを形成する第２のＰチャネルトランジスタと第２のＮチャネルトランジスタとが、前記第２の電源とグランドとの間に順に接続され、前記第２のＰチャネルトランジスタのゲートが前記第１のノードに接続され、前記第１のＰチャネルトランジスタのゲートが前記第２のノードに接続され、前記第１もしくは第２のノードから出力信号を出力する出力段と、
前記第２の電源よりも電圧が低い第１の電源が供給され、入力および出力が、それぞれ、前記第１のＮチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートの異なる方に接続されたインバータとを備えたレベルシフト回路において、
さらに、前記第１のＮチャネルトランジスタと並列に接続され、ゲートが前記第２のノードに接続された第１のＮチャネル補助トランジスタ、もしくは、前記第２のＮチャネルトランジスタと並列に接続され、ゲートが前記第１のノードに接続された第２のＮチャネル補助トランジスタを有することを特徴とするレベルシフト回路。
【請求項２】
前記第１もしくは第２のＮチャネル補助トランジスタのチャネル幅／チャネル長比が、それぞれ、前記第２もしくは第１のＮチャネルトランジスタのチャネル幅／チャネル長比の１倍以上であることを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
前記第１のＮチャネル補助トランジスタを有する場合には前記第２の電源と前記第２のノードとの間に接続された第１の容量素子をさらに有し、前記第２のＮチャネル補助トランジスタを有する場合には前記第２の電源と前記第１のノードとの間に接続された第２の容量素子をさらに有することを特徴とする請求項１または２記載のレベルシフト回路。
【請求項４】
前記第１のＮチャネルトランジスタと第２のＮチャネルトランジスタとが同一のチャネル幅／チャネル長比を有し、前記第１のＰチャネルトランジスタと第２のＰチャネルトランジスタとが同一のチャネル幅／チャネル長比を有することを特徴とする請求項１ないし３のいずれかに記載のレベルシフト回路。
【請求項５】
前記第１の電源が起動される以前に前記第２の電源が起動される場合、前記第１もしくは第２のＮチャネル補助トランジスタがＯＮ状態となり、前記第１もしくは第２のノードがＬＯＷ状態になることを特徴とする請求項１ないし４のいずれかに記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧電源が供給されて動作する低電圧回路の信号の電圧レベル（電位）を、高電圧電源が供給されて動作する高電圧回路の信号の電圧レベルに変換するレベルシフト回路に関するものである。
【背景技術】
【０００２】
図２は、従来のレベルシフト回路の構成を表す一例の回路図である。同図に示すレベルシフト回路３０は、低電圧電源ＶＤＤＬが供給されて動作する低電圧回路１２と、高電圧電源ＶＤＤＨが供給されて動作する高電圧回路１４ｂとによって構成されている。レベルシフト回路３０は、低電圧回路１２の信号の電圧レベルを、高電圧回路１４ｂの信号の電圧レベルに変換するもので、例えば特許文献１の第４図等にも開示されている。
【０００３】
低電圧回路１２は、直列に接続された２つのインバータ１６、１８によって構成されている。インバータ１６には、入力信号ａが入力され、インバータ１６、１８からは、それぞれ出力信号ｎａｎ、ｎａｐが出力される。
【０００４】
低電圧回路１２では、入力信号ａがＬＯＷ状態（ローレベル）の時、インバータ１６、１８の出力信号ｎａｎ、ｎａｐは、それぞれＨＩＧＨ状態（ハイレベル）およびＬＯＷ状態となる。出力信号ｎａｎ、ｎａｐは、また、入力信号ａがＬＯＷ状態からＨＩＧＨ状態になると、それぞれＬＯＷ状態およびＨＩＧＨ状態になる。
【０００５】
また、高電圧回路１４ｂは、２つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）ｍｐ１、ｍｐ２と、２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）ｍｎ１、ｍｎ２と、バッファ２０とによって構成されている。
【０００６】
高電圧回路１４ｂでは、信号ｎａｎ、ｎａｐが、それぞれＨＩＧＨ状態、ＬＯＷ状態になると、ＮＭＯＳｍｎ１、ｍｎ２は、それぞれＯＦＦ状態（オフ）、ＯＮ状態（オン）となり、ノードｎ２はＬＯＷ状態、ノードｎ１はＨＩＧＨ状態となる。また、ＰＭＯＳｍｐ１はＯＮ状態、ＰＭＯＳｍｐ２はＯＦＦ状態となる。その結果、高電圧回路１４ｂの出力信号Ｚ、すなわち、レベルシフト回路３０の出力信号Ｚは、ＬＯＷ状態となる。
【０００７】
それとは逆に、信号ｎａｎ、ｎａｐが、それぞれＬＯＷ状態、ＨＩＧＨ状態になると、ＮＭＯＳｍｎ１、ｍｎ２は、それぞれＯＮ状態、ＯＦＦ状態となり、ノードｎ１はＬＯＷ状態、ノードｎ２はＨＩＧＨ状態となる。また、ＰＭＯＳｍｐ２はＯＮ状態、ＰＭＯＳｍｐ１はＯＦＦ状態となる。その結果、レベルシフト回路３０の出力信号Ｚは、ＨＩＧＨ状態となる。
【０００８】
上記の通り、レベルシフト回路３０では、入力信号ａがＬＯＷ状態になると、その出力信号ＺはＬＯＷ状態となり、入力信号ａがＨＩＧＨ状態になると、出力信号ＺはＨＩＧＨ状態となる。ここで、入力信号ａのハイレベルは低電圧電源ＶＤＤＬの電圧、出力信号Ｚのハイレベルは高電圧電源ＶＤＤＨの電圧である。つまり、レベルシフト回路３０によって、低電圧回路１２の信号の電圧レベルは、高電圧回路１４ｂの信号の電圧レベルに変換される。
【０００９】
【特許文献１】特開昭５７−９５７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ここで、低電圧電源ＶＤＤＬが供給されていない状態で、高電圧電源ＶＤＤＨが供給されている状態の場合、低電圧回路１２の出力信号ｎａｎ、ｎａｐはフローティング状態となる。その電圧レベルが、高電圧回路１４ｂのＮＭＯＳｍｎ１、ｍｎ２のスレッシュホールドの電圧レベルＶｔを下回る場合、ＮＭＯＳｍｎ１、ｍｎ２は両方ともＯＦＦ状態となり、ノードｎ１、ｎ２の電圧レベルが確定しない。
【００１１】
上記の通り、ＮＭＯＳｍｎ１、ｍｎ２が共にＯＦＦ状態で、例えばノードｎ１、ｎ２の一方がＨＩＧＨ状態の場合、そのノードがゲートに入力されているＰＭＯＳはＯＦＦ状態となるため、他方のノードは、その電圧レベルが確定しない。これに対し、ノードｎ１、ｎ２の一方がＬＯＷ状態の場合、そのノードがゲートに入力されているＰＭＯＳはＯＮ状態となるため、他方のノードはＨＩＧＨ状態に確定する。
【００１２】
しかし、ＮＭＯＳｍｎ１、ｍｎ２が共にＯＦＦ状態の時、ノードｎ１、ｎ２がＬＯＷ状態となる可能性があるのは、ＰＭＯＳｍｐ１、ｍｐ２が共にＯＦＦ状態、すなわち、ノードｎ１、ｎ２が共にＨｉ−Ｚ（ハイインピーダンス）状態の時だけである。しかし、ノードｎ１、ｎ２が共にＨＩＧＨ状態の場合も、ノードｎ１、ｎ２は共にＨｉ−Ｚ状態であるため、結局、ノードｎ１、ｎ２の電圧レベルは確定しない。
【００１３】
従って、例えば電源起動時（電源投入時）に、低電圧電源ＶＤＤＬよりも高電圧電源ＶＤＤＨの方が先に供給されるシーケンスのシステムの場合、レベルシフト回路３０の出力信号Ｚを確定させることが出来ず、それが誤動作を引き起こす原因となる。
【００１４】
本発明の目的は、前記従来技術に基づく問題点を解消し、低電圧電源よりも高電圧電源の方が早く供給される場合であっても、その出力信号を確実に確定させることができ、誤動作を防止することができるレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、互いのドレインが接続されて第１のノードを形成する第１のＰチャネルトランジスタと第１のＮチャネルトランジスタとが、第２の電源とグランドとの間に順に接続されるとともに、互いのドレインが接続されて第２のノードを形成する第２のＰチャネルトランジスタと第２のＮチャネルトランジスタとが、前記第２の電源とグランドとの間に順に接続され、前記第２のＰチャネルトランジスタのゲートが前記第１のノードに接続され、前記第１のＰチャネルトランジスタのゲートが前記第２のノードに接続され、前記第１もしくは第２のノードから出力信号を出力する出力段と、
前記第２の電源よりも電圧が低い第１の電源が供給され、入力および出力が、それぞれ、前記第１のＮチャネルトランジスタのゲートと前記第２のＮチャネルトランジスタのゲートの異なる方に接続されたインバータとを備えたレベルシフト回路において、
さらに、前記第１のＮチャネルトランジスタと並列に接続され、ゲートが前記第２のノードに接続された第１のＮチャネル補助トランジスタ、もしくは、前記第２のＮチャネルトランジスタと並列に接続され、ゲートが前記第１のノードに接続された第２のＮチャネル補助トランジスタを有することを特徴とするレベルシフト回路を提供するものである。
【００１６】
ここで、前記第１もしくは第２のＮチャネル補助トランジスタのチャネル幅／チャネル長比が、それぞれ、前記第２もしくは第１のＮチャネルトランジスタのチャネル幅／チャネル長比の１倍以上であることが好ましい。
【００１７】
また、前記第１のＮチャネル補助トランジスタを有する場合には前記第２の電源と前記第２のノードとの間に接続された第１の容量素子をさらに有し、前記第２のＮチャネル補助トランジスタを有する場合には前記第２の電源と前記第１のノードとの間に接続された第２の容量素子をさらに有することが好ましい。
【００１８】
また、前記第１のＮチャネルトランジスタと第２のＮチャネルトランジスタとが同一のチャネル幅／チャネル長比を有し、前記第１のＰチャネルトランジスタと第２のＰチャネルトランジスタとが同一のチャネル幅／チャネル長比を有することが好ましい。
【００１９】
また、前記第１の電源が起動される以前に前記第２の電源が起動される場合、前記第１もしくは第２のＮチャネル補助トランジスタがＯＮ状態となり、前記第１もしくは第２のノードがＬＯＷ状態になることが好ましい。
【発明の効果】
【００２０】
本発明のレベルシフト回路によれば、電源起動時に、低電圧電源よりも高電圧電源の方が先に供給される場合であっても、その出力信号を確実に確定させることができ、誤動作を防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のレベルシフト回路を詳細に説明する。
【００２２】
図１は、本発明のレベルシフト回路の構成を表す一実施形態の回路図である。同図に示すレベルシフト回路１０は、低電圧電源ＶＤＤＬが供給されて動作する低電圧回路１２と、低電圧電源ＶＤＤＬよりも高い電圧の高電圧電源ＶＤＤＨが供給されて動作する高電圧回路１４ａとによって構成されている。レベルシフト回路１０は、低電圧回路１２の信号の電圧レベルを、高電圧回路１４ａの信号の電圧レベルに変換する。
【００２３】
本実施形態の低電圧回路１２は、図２に示す低電圧回路１２と同じ構成のものである。すなわち、低電圧回路１２は、直列に接続された２つのインバータ１６、１８によって構成されている。
【００２４】
インバータ１６には信号ａが入力されている。インバータ１６からは、入力信号ａと逆相の信号ｎａｎが出力され、この出力信号ｎａｎは、後述する高電圧回路１４ａのＮＭＯＳｍｎ２のゲートに入力されている。また、インバータ１８からは、入力信号ａと同相の信号ｎａｐが出力され、この出力信号ｎａｐは、同じく高電圧回路１４ａのＮＭＯＳｍｎ１のゲートに入力されている。
【００２５】
なお、低電圧回路１２は、少なくとも１つのインバータで構成できるし、図示例とは異なる回路で構成しても良い。また、低電圧回路１２の出力信号、すなわち、インバータ１８の入力および出力から出力される信号ｎａｎ、ｎａｐは、それぞれ、次に述べる高電圧回路１４のＮＭＯＳｍｎ１、ｍｎ２の異なる方に接続しても良い（すなわち、信号ｎａｎ、ｎａｐを逆にして、それぞれＮＭＯＳｍｎ１、ｍｎ２のゲートに入力しても良い）。
【００２６】
一方、高電圧回路（本発明の出力段）１４ａは、２つのＰＭＯＳｍｐ１、ｍｐ２と、２つのＮＭＯＳｍｎ１、ｍｎ２と、容量素子ｃ１と、ＮチャネルＭＯＳ補助トランジスタ（以下、補助トランジスタという）ｍｎ２ｆと、バッファ２０とによって構成されている。
【００２７】
すなわち、図１に示す本実施形態の高電圧回路１４ａは、図２に示す従来の高電圧回路１４ｂにおいて、さらに、容量素子ｃ１と、補助トランジスタｍｎ２ｆとを備える構成のものである。なお、限定されるわけではないが、ＮＭＯＳｍｎ１、ｍｎ２は同一のチャネル幅（Ｗ）／チャネル長（Ｌ）比を有し、ＰＭＯＳｍｐ１、ｍｐ２も同一のＷ／Ｌ比を有することが好ましい。
【００２８】
ＰＭＯＳｍｐ１とＮＭＯＳｍｎ１は、互いのドレインが接続されてノードｎ１を形成し、高電圧電源ＶＤＤＨとグランドとの間に順に（直列に）接続されている。同様に、ＰＭＯＳｍｐ２とＮＭＯＳｍｎ２は、互いのドレインが接続されてノードｎ２を形成し、高電圧電源ＶＤＤＨとグランドとの間に順に接続されている。ＰＭＯＳｍｐ２のゲートはノードｎ１に接続され、ＰＭＯＳｍｐ１のゲートはノードｎ２に接続されている。
【００２９】
容量素子ｃ１は、高電圧電源ＶＤＤＨとノードｎ１との間に接続されている。補助トランジスタｍｎ２ｆは、ＮＭＯＳｍｎ２と並列に接続され、そのゲートはノードｎ１に接続されている。また、ノードｎ２は、バッファ２０の入力に接続され、バッファ２０からは出力信号Ｚが出力されている。出力信号Ｚは、高電圧回路１４ａの出力信号、すなわち、レベルシフト回路１０の出力信号となる。
【００３０】
なお、容量素子ｃ１は、必須の構成要素ではなく、寄生容量で代用することも可能である。また、容量素子を高電圧電源ＶＤＤＨとノードｎ２との間に接続し、補助トランジスタをＮＭＯＳｍｎ１と並列に接続して、そのゲートをノードｎ２に接続する構成としても、高電圧回路１４ａと同様の作用効果が得られる。また、レベルシフト回路１０の出力信号Ｚは、ノードｎ２側に限らず、ノードｎ１側から引き出しても良い。
【００３１】
次に、レベルシフト回路１０の動作を説明する。
【００３２】
電源起動時に、低電圧電源ＶＤＤＬが低電圧回路３０に供給されるよりも先に、高電圧回路１４ａへの高電圧電源ＶＤＤＨの供給が開始される場合の動作を説明する。
【００３３】
低電圧電源ＶＤＤＬが供給されていない場合、低電圧回路１２のインバータ１６、１８の出力信号ｎａｎ、ｎａｐは共にフローティング状態となる。この状態で、高電圧回路１４ａへの高電圧電源ＶＤＤＨの供給が開始される。
【００３４】
図１に示すように、高電圧電源ＶＤＤＨとノードｎ１は、容量素子ｃ１によって容量結合されている。従って、高電圧電源ＶＤＤＨの電圧が上昇するとともに、ノードｎ１の電圧も次第に上昇する。そして、ノードｎ１の電圧が補助トランジスタｍｎ２ｆのしきい値電圧を超えた時点で、補助トランジスタｍｎ２ｆがＯＮ状態となり、ノードｎ２はＬＯＷ状態になる。
【００３５】
ノードｎ２がＬＯＷ状態になると、ＰＭＯＳｍｐ１はＯＮ状態となり、ノードｎ１はＨＩＧＨ状態になる。ノードｎ１がＨＩＧＨ状態になると、ＰＭＯＳｍｐ２がＯＦＦ状態となり、補助トランジスタｍｎ２ｆのＯＮ状態が確定する。すなわち、ノードｎ１はＨＩＧＨ状態、ノードｎ２はＬＯＷ状態となり、レベルシフト回路１０の出力信号Ｚは、ＬＯＷ状態に確定する。
【００３６】
これにより、レベルシフト回路１０の出力信号Ｚは常に確定するため、誤動作を防止できる。この状態は、低電圧電源ＶＤＤＬが供給されて、入力信号ａがＨＩＧＨ状態に変化し、ＮＭＯＳｍｎ１、ｍｎ２の状態が変化するまで保持される。
【００３７】
上記の通り、レベルシフト回路１０では、容量素子ｃ１によって、ノードｎ１の電圧を、補助トランジスタｍｎ２ｆのしきい値電圧Ｖｔｎ以上の電圧まで上昇させて補助トランジスタｍｎ２ｆをＯＮ状態とし、ノードｎ２の電圧を、ＶＤＤＨ−Ｖｔｐ（ＶｔｐはＰＭＯＳｍｐ１のしきい値電圧）以下の電圧に下降できれば、ノードｎ１、ｎ２は、それぞれＨＩＧＨ状態、ＬＯＷ状態に確定する。
【００３８】
そのためには、補助トランジスタｍｎ２ｆの駆動能力は、ＮＭＯＳｍｎ１の駆動能力と同程度以上に設定する方が好ましい。具体的には、補助トランジスタｍｎ２ｆのＷ／Ｌ比は、ＮＭＯＳｍｎ１のＷ／Ｌ比の０．８倍以上とすることが好ましく、１倍以上とすることがさらに好ましい。なお、補助トランジスタｍｎ２ｆのトランジスタサイズの上限は特になく、必要に応じて適宜決定するのが好ましい。
【００３９】
レベルシフト回路１０は、補助トランジスタｍｎ２ｆを付加することによって、低電圧電源ＶＤＤＬが供給されていない場合であっても、ノードｎ１をＨＩＧＨ状態、ノードｎ２をＬＯＷ状態に確定させるものである。一方、通常動作時、すなわち、低電圧電源ＶＤＤＬおよび高電圧電源ＶＤＤＨが供給されて、入力信号ａが変化した場合の動作は、図２に示す従来のレベルシフト回路３０の場合と同様である。通常動作時には、補助トランジスタｍｎ２ｆの駆動能力を如何に高く設定したとしても、具体的には、例えば補助トランジスタｍｎ２ｆのＷ／Ｌ比をＮＭＯＳｍｎ１のＷ／Ｌ比の１０倍としても、レベルシフト回路１０の動作を阻害する要因とはならない。これは、レベルシフト回路１０の大きな特徴として挙げることができる。
【００４０】
しかしながら、補助トランジスタｍｎ２ｆの寸法を必要以上に大きくしても電源投入時の安定性がさらに向上することは無く、かえって、面積の増大を招くだけである。実用的には、補助トランジスタｍｎ２ｆのＷ／Ｌ比は、例えば、ＮＭＯＳｍｎ１のＷ／Ｌの１０倍程度以下にすることが好ましい。
【００４１】
補助トランジスタｍｎ２ｆは、ノードｎ１をＬＯＷ状態にすればＯＦＦ状態にすることができる。従って、高電圧回路１４ａの設計の時には、従来同様、ＮＭＯＳｍｎ１、ＰＭＯＳｍｐ１のバランスを考慮するだけで良い。逆に、補助トランジスタｍｎ２ｆがＯＮ状態となるのはＮＭＯＳｍｎ２がＯＮ状態となる場合である。従って、これも従来通り、ＮＭＯＳｍｎ２、ＰＭＯＳｍｐ２のバランスを考慮するだけで良い。
【００４２】
前述の通り、補助トランジスタｍｎ２ｆのトランジスタサイズによって、レベルシフト回路１０の通常動作が影響を受けることはほとんどない。また、容量素子ｃ１は、高電圧電源ＶＤＤＨの供給時に、Ｈｉ−Ｚ状態のノードｎ１の電圧を、容量結合によって上昇させる。容量素子ｃ１は、例えば１０ｆＦ以下程度の容量値で充分であるから、レベルシフト回路１０の通常動作に与える影響はほとんど無いに等しい。
【００４３】
次に、本実施形態のレベルシフト回路１０と従来のレベルシフト回路３０との動作比較結果を示す。
【００４４】
図３は、レベルシフト回路の出力信号Ｚのシミュレーション結果を表すグラフである。ここで、図３（ａ）は、図１に示す本実施形態のレベルシフト回路１０のシミュレーション結果、図３（ｂ）は、図２に示す従来のレベルシフト回路３０のシミュレーション結果である。これらのグラフにおいて、縦軸は、高電圧電源ＶＤＤＨおよび出力信号Ｚの電圧値（Ｖ）であり、横軸は、シミュレーションの経過時間（ｍｓ）を表す。
【００４５】
これらのグラフは、低電圧電源ＶＤＤＬと入力信号ａを０．０Ｖおよび０．１Ｖに設定し、高電圧電源ＶＤＤＨを０．０Ｖから３．３Ｖに立ち上げ、その後、３．３Ｖから０．０Ｖに立ち下げた時の、レベルシフト回路１０、３０の出力信号Ｚの状態を表す。高電圧電源ＶＤＤＨの状態遷移状態は点線、レベルシフト回路１０、３０の出力信号Ｚの状態遷移状態は実線で示されている。
【００４６】
シミュレーション実施時の条件は以下の通りである。
・レベルシフト回路１０、３０の各構成素子の寸法（ゲート長（Ｌ）およびゲート幅（Ｗ））：
ＮＭＯＳｍｎ１、ｍｎ２    ：  Ｌ＝０．３５μｍ、Ｗ＝２０μｍ
ＰＭＯＳｍｐ１、ｍｐ２    ：  Ｌ＝０．３５μｍ、Ｗ＝５μｍ
補助トランジスタｍｎ２ｆ  ：  Ｌ＝０．３５μｍ、Ｗ＝４０μｍ
・容量素子ｃ１              ：  １９ｆＦ
【００４７】
これらのグラフから分かるように、本実施形態のレベルシフト回路１０では、その出力信号Ｚが、低電圧電源ＶＤＤＬの電圧レベルに関わらず、ＬＯＷ状態（０）に確実に確定することが分かる。これに対し、従来のレベルシフト回路３０では、低電圧電源ＶＤＤＬの電圧に応じて、その出力信号ＺがＬＯＷ状態（０）もしくはＨＩＧＨ状態（１）となり、確定しない（不定になる）ことが分かる。
【００４８】
以上の通り、本実施形態のレベルシフト回路１０では、電源起動時に、低電圧電源ＶＤＤＬよりも高電圧電源ＶＤＤＨの方が先に供給される場合であっても、その出力信号Ｚを確実に確定させることができ、従って、誤動作を防止することができる。
【００４９】
本発明は、基本的に以上のようなものである。
以上、本発明のレベルシフト回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５０】
【図１】本発明のレベルシフト回路の構成を表す一実施形態の回路図である。
【図２】従来のレベルシフト回路の構成を表す一例の回路図である。
【図３】（ａ）および（ｂ）は、それぞれ図１に示すレベルシフト回路と図２に示すレベルシフト回路の出力信号Ｚのシミュレーション結果を表すグラフである。
【符号の説明】
【００５１】
１０、３０  レベルシフト回路
１２  低電圧回路
１４ａ、１４ｂ  高電圧回路
１６、１８  インバータ
２０  バッファ
ｍｐ１、ｍｐ２  ＰチャネルＭＯＳトランジスタ
ｍｎ１、ｍｎ２  ＮチャネルＭＯＳトランジスタ
ｃ１  容量素子
ｍｎ２ｆ  ＮチャネルＭＯＳ補助トランジスタ
ａ  入力信号
ｎａｎ、ｎａｐ、Ｚ  出力信号
ｎ１、ｎ２  ノード
【図１】
2008047989.tif 000003
【図２】
2008047989.tif 000004
【図３】
2008047989.tif 000005