(57)【要約】【課題】多電源のうちの所望の電源入力に異常が生じた場合にオフすることができる安価なパワースイッチＩＣ制御方法を提供する。【解決手段】パワーＭＯＳトランジスタへの電源入力のみ用い、その電源入力以外に制御回路用の電源入力を必要としないので、パワースイッチＩＣの電源ピンの数が増加することがなくＩＣを安価に製造することができ、所望の電源入力をオフすることができる。【選択図】図１
2008263206.tif 000002
【特許請求の範囲】
【請求項１】
複数のＮｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、
前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ａもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ａ及び前記電源Ｃの電源出力をオフし、
前記電源Ａを電源とする異常検出回路で、前記ＮｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、
前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、
前記電源Ａの電位が０Ｖまで低下してリセット出力端子の電位のＬレベルを維持できなくなる異常が発生した場合、前記電源Ａの電位が前記電源Ａとは異なる電源Ｂを電源とする第２のインバータ回路の閾値まで低下すると第２の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、前記第２の電源側のＮｃｈＭＯＳトランジスタが、前記電源Ａを電源とする前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記電源Ａの電位が前記第２のインバータ回路の閾値より低く前記電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下すると前記リセット出力端子の電位はＬレベルを維持し、第３の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、第３の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｃ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に、第１の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、前記第１の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って、前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記電源Ａの電位が前記第１のインバータ回路の閾値以下に低下すると、０Ｖの電位を電源出力とすることを特徴とするパワースイッチＩＣ制御方法。
【請求項２】
複数のＰｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、
前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ａもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ａ及び前記電源Ｃの電源出力をオフし、
前記電源Ａを電源とする異常検出回路で、前記ＰｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、
前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、
前記電源Ａの電位が低下してリセット出力のＬレベルを維持できなくなる異常が生じた場合、前記電源Ａの電位が前記第２のインバータ回路の閾値まで低下すると前記第２のインバータ回路の出力がＨレベルとなり、前記第２の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、前記第２の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記電源Ａの電位が、前記電源Ｃに接続されたＰｃｈパワーＭＯＳトランジスタをオンオフする第３の電源側ＰｃｈＭＯＳトランジスタにゲート入力された第３のインバータ回路の閾値まで低下すると、前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に前記第３の電源側のＰｃｈＭＯＳトランジスタが打ち勝って前記第３の電源側のＰｃｈＭＯＳトランジスタがオン状態になって、前記電源Ｃ側のＰｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に第１の電源側のＰｃｈＭＯＳトランジスタがオン状態になって、前記第１の電源側のＰｃｈＭＯＳトランジスタが前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記電源Ａの電位が前記第１のインバータ回路の閾値以下に低下すると、０Ｖの電位を電源出力とすることを特徴とするパワースイッチＩＣ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワースイッチＩＣ制御方法に関し、特に多電源が供給される機器の電源の異常を検出するパワースイッチＩＣ制御方法に関する。
【背景技術】
【０００２】
現在のノートパソコンは、ＰＣカードスロットを搭載することが一般的である。また、デスクトップパソコンでも拡張ボードを追加することでＰＣカードを扱うことができる。このＰＣカードに代わる次世代カードとして「Ｅｘｐｒｅｓｓ  Ｃａｒｄ（登録商標）」が業界団体により制定され、このＥｘｐｒｅｓｓ  Ｃａｒｄを搭載したパソコンが２００４年末頃から出荷される。
Ｅｘｐｒｅｓｓ  Ｃａｒｄ用のカードスロットには３．３Ｖ、３．３ＶＡＵＸ（補助電源入力）、１．５Ｖの三系統の電源が供給される。このカードスロットから見て、この三系統の電源のすぐ上流にはパワースイッチＩＣが配置される。Ｅｘｐｒｅｓｓ  Ｃａｒｄ用のパワースイッチＩＣに必要な機能としては、３．３Ｖ、３．３ＶＡＵＸ、１．５Ｖの電源入力のうちのいずれか一つがオフした場合にリセット出力をＬレベルにするものがある。
【０００３】
また、３．３ＶＡＵＸの電源入力がオフした場合には全ての電源出力がオフすること、３．３Ｖの電源入力がオフした場合には３．３Ｖ及び１．５Ｖの電源出力がオフすること、１．５Ｖの電源入力がオフした場合にも３．３Ｖ及び１．５Ｖの電源出力がオフすること、が必要な機能として要求されている。
これらの機能を実現するために、３．３Ｖ、３．３ＶＡＵＸ、１．５Ｖの電源入力以外にパワースイッチＩＣを動作させるための電源を設けることが行われている。
【０００４】
図４は従来のパワースイッチＩＣのブロック図である。
ＳＷ１、ＳＷ２、ＳＷ３はＮｃｈパワーＭＯＳトランジスタであり、それぞれＩＮ１、ＩＮ２、ＩＮ３をＯＵＴ１、ＯＵＴ２、ＯＵＴ３に接続するスイッチの機能を有する。
ＳＷ１、ＳＷ２、ＳＷ３のゲートはゲートコントロール回路に接続され、ＳＷ１、ＳＷ２、ＳＷ３の各ドレインは異常検出回路に接続されている。異常検出回路の出力ＶＤＥＴはゲートコントロール回路に接続されると共にタイミングコントロール回路に接続されている。タイミングコントロール回路にはＶＤＥＴ信号とリセット信号とが入力され、タイミングコントロール回路の出力はインバータ回路ＩＮＶ０に入力される。
同図のイネーブル入力は１本であるが、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を出力するか否かの組み合わせを作るために複数本としてもよい。
ゲートコントロール回路は、イネーブル入力と異常検出回路の出力（ＶＤＥＴ）を受けてどのＮｃｈパワーＭＯＳトランジスタをオンさせるかを制御する。
ＯＵＴ１，２，３の立ち上がり時間、立ち下がり時間を所望の仕様とするために、ＮｃｈパワーＭＯＳトランジスタのゲート電位を制御する。
異常検出回路はＯＵＴ１，２，３が規格内の電位であるか否かを監視する。
タイミングコントロール回路は、リセット入力の変化に応じてリセット出力を変化させ、ＶＤＥＴの変化に応じてリセット出力を変化させる。
これらゲートコントロール回路、タイミングコントロール回路、異常検出回路、ＩＮＶ０は、Ｖｃｃ端子（ピンともいう。）から電源供給を受けて動作する。これらの各回路の動作のため、ＩＮ１、ＩＮ２、ＩＮ３は供給されている必要はない（例えば、非特許文献１参照。）。
【０００５】
また、チップ面積の増大を抑制しつつ、電源切断機能と出力短絡検出機能を有し、電源回路の小型化と低コスト化を図ることができる電源制御用ＩＣである半導体集積回路を提供するものが開発されている。
この回路は、電源電位がマイナスへ、基準電位がプラスへ入力されるコンパレータと、出力短絡検出回路と、コンパレータの出力信号と、出力短絡検出回路の出力信号が入力されるＯＲ回路とで構成され、これらの回路を電源制御用ＩＣ内に組み込むことで、電源切断機能と出力短絡検出機能とを持たせ、電源回路を構成する部品点数の削減を図り、電源回路の小型化と低コスト化とを図るものである（例えば、特許文献１参照。）。
【特許文献１】特開２００１−２４４４１２号公報
【非特許文献１】ローム社製品仕様書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述した非特許文献１及び特許文献１記載の技術では、ＩＣの内部回路専用電源が必要となるが、内部回路専用電源を搭載することはホストシステムにとってコストアップの要因となってしまう。また、内部回路用の電源ピンの数だけピン数が増加し、ＩＣ自体のコストアップの要因ともなってしまう。
そこで、本発明の目的は、多電源のうちの所望の電源入力に異常が生じた場合にオフすることができる安価なパワースイッチＩＣ制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、請求項１記載の発明は、複数のＮｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ａもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ａ及び前記電源Ｃの電源出力をオフし、前記電源Ａを電源とする異常検出回路で、前記ＮｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、前記電源Ａの電位が０Ｖまで低下してリセット出力端子の電位のＬレベルを維持できなくなる異常が発生した場合、前記電源Ａの電位が前記電源Ａとは異なる電源Ｂを電源とする第２のインバータ回路の閾値まで低下すると第２の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、前記第２の電源側のＮｃｈＭＯＳトランジスタが、前記電源Ａを電源とする前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記電源Ａの電位が前記第２のインバータ回路の閾値より低く前記電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下すると前記リセット出力端子の電位はＬレベルを維持し、第３の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、第３の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｃ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に、第１の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、前記第１の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って、前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記電源Ａの電位が前記第１のインバータ回路の閾値以下に低下すると、０Ｖの電位を電源出力とすることを特徴とする。
【０００８】
請求項２記載の発明は、複数のＰｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ａもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ａ及び前記電源Ｃの電源出力をオフし、前記電源Ａを電源とする異常検出回路で、前記ＰｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、前記電源Ａの電位が低下してリセット出力のＬレベルを維持できなくなる異常が生じた場合、前記電源Ａの電位が前記第２のインバータ回路の閾値まで低下すると前記第２のインバータ回路の出力がＨレベルとなり、前記第２の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、前記第２の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記電源Ａの電位が、前記電源Ｃに接続されたＰｃｈパワーＭＯＳトランジスタをオンオフする第３の電源側ＰｃｈＭＯＳトランジスタにゲート入力された第３のインバータ回路の閾値まで低下すると、前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に前記第３の電源側のＰｃｈＭＯＳトランジスタが打ち勝って前記第３の電源側のＰｃｈＭＯＳトランジスタがオン状態になって、前記電源Ｃ側のＰｃｈパワーＭＯＳトランジスタをオフ状態にし、前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に第１の電源側のＰｃｈＭＯＳトランジスタがオン状態になって、前記第１の電源側のＰｃｈＭＯＳトランジスタが前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記電源Ａの電位が前記第１のインバータ回路の閾値以下に低下すると、０Ｖの電位を電源出力とすることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、パワーＭＯＳトランジスタへの電源入力のみ用い、その電源入力以外に制御回路用の電源入力を必要としないので、パワースイッチＩＣの電源ピンの数が増加することがなくＩＣを安価に製造することができ、所望の電源入力をオフすることができる。
【発明を実施するための最良の形態】
【００１０】
本発明のパワースイッチＩＣ制御方法に係る一実施の形態は、複数のＮｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、電源Ａを電源とする制御手段で、電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、電源Ａもしくは電源Ｃの電源入力がオフした場合には電源Ａ及び電源Ｃの電源出力をオフし、電源Ａを電源とする異常検出回路で、ＮｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを制御手段に入力し、電源Ａを電源とする第１のインバータ回路で、記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、電源Ａの電位が０Ｖまで低下してリセット出力端子の電位のＬレベルを維持できなくなる異常が発生した場合、電源Ａの電位が電源Ａとは異なる電源Ｂを電源とする第２のインバータ回路の閾値まで低下すると第２の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、第２の電源側のＮｃｈＭＯＳトランジスタが、電源Ａを電源とする制御手段による各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、電源Ａの電位が第２のインバータ回路の閾値より低く電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下するとリセット出力端子の電位はＬレベルを維持し、第３の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、第３の電源側のＮｃｈＭＯＳトランジスタが制御手段による各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って電源Ｃ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、制御手段による各ＮｃｈパワーＭＯＳトランジスタの駆動力に、第１の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、第１の電源側のＮｃｈＭＯＳトランジスタが制御手段による各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って、電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、電源Ａの電位が第１のインバータ回路の閾値以下に低下すると、０Ｖの電位を電源出力とすることを特徴とする。
【００１１】
また、本発明のパワースイッチＩＣ制御方法の他の実施の形態は、複数のＰｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、電源Ａを電源とする制御手段で、電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、電源Ａもしくは電源Ｃの電源入力がオフした場合には電源Ａ及び電源Ｃの電源出力をオフし、電源Ａを電源とする異常検出回路で、ＰｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを制御手段に入力し、電源Ａを電源とする第１のインバータ回路で、制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、電源Ａの電位が低下してリセット出力のＬレベルを維持できなくなる異常が生じた場合、電源Ａの電位が第２のインバータ回路の閾値まで低下すると第２のインバータ回路の出力がＨレベルとなり、第２の電源側のＮｃｈＭＯＳトランジスタがオン状態になって、第２の電源側のＮｃｈＭＯＳトランジスタが制御手段による各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、電源Ａの電位が、電源Ｃに接続されたＰｃｈパワーＭＯＳトランジスタをオンオフする第３の電源側ＰｃｈＭＯＳトランジスタにゲート入力された第３のインバータ回路の閾値まで低下すると、制御手段による各ＰｃｈパワーＭＯＳトランジスタの駆動力に第３の電源側のＰｃｈＭＯＳトランジスタが打ち勝って第３の電源側のＰｃｈＭＯＳトランジスタがオン状態になって、電源Ｃ側のＰｃｈパワーＭＯＳトランジスタをオフ状態にし、制御手段による各ＰｃｈパワーＭＯＳトランジスタの駆動力に第１の電源側のＰｃｈＭＯＳトランジスタがオン状態になって、第１の電源側のＰｃｈＭＯＳトランジスタが制御手段による各ＰｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、電源Ａの電位が第１のインバータ回路の閾値以下に低下すると、０Ｖの電位を電源出力とすることを特徴とする。
【実施例】
【００１２】
〔実施例１〕
本発明に係るパワースイッチＩＣの一実施例について説明する。図１は本発明に係るパワースイッチＩＣの一実施例を示すブロック図である。尚、図４に示した従来例と同様の要素には共通の符号を用いた。
異なる電源電位（例えば、３．３Ｖ、３．３ＶＡＵＸ、１．５Ｖ）が入力される入力端子ＩＮ１、ＩＮ２、ＩＮ３にそれぞれＮｃｈパワーＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３のソースが接続されている。各ＮｃｈパワーＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３のドレインは出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３にそれぞれ接続されている。
【００１３】
各ＮｃｈパワーＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３のゲートにはゲートコントロール回路の出力端子がそれぞれ接続されている。各出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３は異常検出回路の入力端子にそれぞれ接続されている。異常検出回路の出力端子はゲートコントロール回路の入力端子及びタイミングコントロール回路の入力端子に接続され、出力電位ＶＤＥＴがゲートコントロール回路及びタイミングコントロール回路に入力される。ゲートコントロール回路にはイネーブル入力端子からイネーブル信号が入力され、タイミングコントロール回路にはリセット入力端子からリセット信号が入力される。タイミングコントロール回路の出力端子はインバータ回路ＩＮＶ０の入力端子に接続されインバータ回路ＩＮＶ０の出力端子はリセット出力端子に接続されている。
所望の電源Ａとしての３．３Ｖの電源が入力された入力端子ＩＮ１は、ゲートコントロール回路、タイミングコントロール回路、異常検出回路、インバータ回路ＩＮＶ０、後述する２入力ノアゲート回路ＮＯＲ１、インバータ回路ＩＮＶ３の電源端子に接続されている他、インバータ回路ＩＮＶ１、ＩＮＶ２のゲート入力となっている。すなわち、ゲートコントロール回路、タイミングコントロール回路、異常検出回路、インバータ回路ＩＮＶ３はＩＮ１端子から電源供給を受けて動作する。
【００１４】
一方のインバータ回路ＩＮＶ１の出力端子は、リセット出力側ＮｃｈＭＯＳトランジスタとしてのＮｃｈＭＯＳトランジスタＭ１、電源側ＮｃｈＭＯＳトランジスタとしてのＭ３のゲート及び２入力ノアゲート回路ＮＯＲ１のゲートに接続されている。他方のインバータ回路ＩＮＶ２の出力端子は、リセット出力側ＮｃｈＭＯＳトランジスタとしてのＮｃｈＭＯＳトランジスタＭ２、電源側ＮｃｈＭＯＳトランジスタとしてのＭ４のゲート及び２入力ノアゲート回路ＮＯＲ１のゲートに接続されている。
ＮｃｈＭＯＳトランジスタＭ３のソースは接地され、ドレインはＮｃｈパワーＭＯＳトランジスタＳＷ２のゲートに接続されている。ＮｃｈＭＯＳトランジスタＭ４のソースは接地され、ドレインはＮｃｈパワーＭＯＳトランジスタＳＷ３のゲートに接続されている。
【００１５】
ＮｃｈＭＯＳトランジスタＭ１、Ｍ２のソースは共に接地され、ドレインは共にリセット出力端子に接続されている。
２入力ノアゲート回路ＮＯＲ１の出力端子はインバータ回路ＩＮＶ３の入力端子に接続され、インバータ回路ＩＮＶ３の出力端子はＮｃｈＭＯＳトランジスタＭ５のゲートに接続されている。ＮｃｈＭＯＳトランジスタＭ５のソースは接地され、ドレインはＮｃｈパワーＭＯＳトランジスタＳＷ１のゲートに接続されている。
これらインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＮｃｈＭＯＳトランジスタＭ１〜Ｍ５、２入力ノアゲート回路ＮＯＲ１で制御回路が構成されている。
【００１６】
次に図１に示したパワースイッチＩＣの動作について説明する。
ここでは、入力端子ＩＮ１（ＡＵＸＩＮ）、ＩＮ２（３．３ＶＩＮ）、ＩＮ３（１．５ＶＩＮ）にそれぞれ電源電位が入力されてＮｃｈパワーＭＯＳトランジスタの出力が正常であれば、リセット出力は“Ｈ”レベルを出力する。このような“Ｈ”レベルの状態でＩＮ１が取り除かれた場合について述べる。
まず、リセット出力については、入力端子ＩＮ１への電源電位の入力が取り除かれると、入力端子ＩＮ１のノード（電気回路理論における節点もしくは接続点）に残っている電荷がパワースイッチＩＣの消費電流により放電され、電位は徐々に低下する（図２参照）。
図２は図１に示したパワースイッチＩＣの動作を説明するためのタイミングチャートである。図２において横軸は時間軸を示し、上から入力端子ＩＮ３、ＩＮ２、ＩＮ１、ノードＮ１、Ｎ２、及びリセット端子の電位軸を示す。横向きの波線はＧＮＤ電位を示す。尚、入力端子ＩＮ２の電位＞入力端子ＩＮ３の電位としている。
入力端子ＩＮ１（ＡＵＸＩＮ）の電位の低下と共に出力端子ＯＵＴの電位も低下し、出力端子ＯＵＴ１の電位が異常検出回路の閾値を下回ると、リセット端子の電位は“Ｌ”レベルになる。入力端子ＩＮ１の電位が０Ｖまで低下すると、インバータ回路ＩＮＶ０の入力電位が不定となるため、リセット端子の電位の“Ｌ”レベルをＩＮＶ０で維持することができなくなる。
【００１７】
しかし、ノードＮ１、Ｎ２が“Ｈ”レベルになっているので、ＮｃｈＭＯＳトランジスタＭ１、Ｍ２によりリセット端子の電位の“Ｌ”レベルを維持することができる。
ノードＮ１はｔ２で“Ｈ”レベルになる。ｔ２で入力端子ＩＮ１の電位がＶ２まで低下している（電位Ｖ２はインバータ回路ＩＮＶ１の閾値である。）。ノード２はｔ３で“Ｈ”レベルになる。ｔ３で入力端子ＩＮ１が電位Ｖ３まで低下している（電位Ｖ３はインバータ回路ＩＮＶ２の閾値である。）。
次にＮｃｈパワーＭＯＳトランジスタの出力について説明する。
ノードＮ１の電位が“Ｈ”レベルになることでＮｃｈＭＯＳトランジスタＭ３がオン状態になり、パワーＭＯＳトランジスタＳＷ２のゲート電位が０Ｖとなり、ＮｃｈパワーＭＯＳトランジスタＳＷ２がオフ状態になる。同様に、ノードＮ２の電位が“Ｈ”レベルになってＮｃｈパワーＭＯＳトランジスタＳＷ３がオフ状態になる。また、ノードＮ１またはノードＮ２の電位が“Ｈ”レベルになることでＮｃｈパワーＭＯＳトランジスタＳＷ１がオフ状態になる。
【００１８】
ここで、ゲートコントロール回路がＮｃｈパワーＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３を駆動する能力よりＮｃｈＭＯＳトランジスタＭ３、Ｍ４、Ｍ５の能力を十分大きくしておくことが好ましい。これは、時刻ｔ２、ｔ３でＮｃｈＭＯＳトランジスタＭ３、Ｍ４がオンするが、この時入力端子ＩＮ１のレベルはまだ高く、入力端子ＩＮ１のレベルがゲートコントロール回路を動作させうるだけの高さであると、ゲートコントロール回路からＮｃｈＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３を駆動できてしまう。その駆動力に打ち勝ってＮｃｈパワーＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３をオフさせるためである。
【００１９】
〔実施例２〕
図３は本発明に係るパワースイッチＩＣの他の実施例を示すブロック図である。
図３に示したパワースイッチＩＣと図１に示したパワースイッチＩＣとの相違点は、ＰｃｈＭＯＳトランジスタを用いた点である。ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとはゲート入力に対するオンオフが逆の特性を有するため、インバータ回路ＩＮＶ１、ＩＮＶ２の後段にそれぞれインバータ回路ＩＮＶ４、ＩＮＶ５が接続され、２入力ノアゲートＮＯＲ１の後段にはインバータ回路を用いずに直接ＰｃｈＭＯＳトランジスタＭ５のゲートが接続され、ＰｃｈＭＯＳトランジスタＭ３、Ｍ４、Ｍ５のソースは接地されずに各ＰｃｈパワーＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３のソースに接続されている。
インバータ回路ＩＮＶ１、ＩＮＶ２のゲート入力は入力端子ＩＮ１に入力される電源であり、入力端子ＩＮ１に入力される電源は、ゲートコントロール回路、異常検出回路、タイミングコントロール回路、インバータ回路ＩＮＶ０の電源となっており、ＰｃｈＭＯＳトランジスタＭ５のドレインに接続されている。ＰｃｈＭＯＳトランジスタＭ５のソースはＰｃｈパワーＭＯＳトランジスタＳＷ１のソースに接続されている。ＰｃｈＭＯＳトランジスタＭ３、Ｍ４のソースは接地されずにそれぞれＰｃｈパワーＭＯＳトランジスタＳＷ２、ＳＷ３のゲートに接続されている。２入力ノアゲート回路ＮＯＲ１の出力はＰｃｈＭＯＳトランジスタＭ５のゲートに接続されている。
図３に示すパワースイッチＩＣも図１に示したパワースイッチＩＣと同様の効果が得られる。
【００２０】
〔効果〕
パワーＭＯＳトランジスタへの電源入力のみ用い、その電源入力以外に制御回路用の電源入力を必要としないので、パワースイッチＩＣの電源ピンの数が増加することがなくＩＣを安価に製造することができる。また、パワーＭＯＳトランジスタのいずれかの電源入力がオフしたときに、リセット出力を機能させることや所望の電源入力をオフすることができる。また、ホストシステム（例えば、パソコンのマザーボード）の基板上にパワースイッチの制御回路用の電源を新たに用意する必要がないので、ホストシステムを安価に製造できる。さらに、ＩＣ自体の電源をパワーＭＯＳの電源入力から取ることができるので、ＩＣ及びホストシステムにとってコストダウン及びＩＣパッケージが小さくなることによりスペースを縮小することができる。
【産業上の利用可能性】
【００２１】
本発明は、Ｅｘｐｒｅｓｓ  Ｃａｒｄを搭載可能なパソコンに利用することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係るパワースイッチＩＣの一実施例を示すブロック図である。
【図２】図１に示したパワースイッチＩＣの動作を説明するためのタイミングチャートである。
【図３】本発明に係るパワースイッチＩＣの他の実施例を示すブロック図である。
【図４】従来のパワーＩＣスイッチのブロック図である。
【符号の説明】
【００２３】
ＩＮ１〜ＩＮ３    入力端子
ＩＮＶ０〜ＩＮＶ    インバータ回路
Ｍ１〜Ｍ５    ＮｃｈＭＯＳトランジスタ（ＰｃｈＭＯＳトランジスタ）
Ｎ１、Ｎ２、Ｎ４    ノード
ＮＯＲ１    ２入力ノアゲート
ＯＵＴ１〜ＯＵＴ３    出力端子
ＳＷ１〜ＳＷ３    ＮｃｈパワーＭＯＳトランジスタ（ＰｃｈパワーＭＯＳトランジスタ）
【図１】
2008263206.tif 000003
【図２】
2008263206.tif 000004
【図３】
2008263206.tif 000005
【図４】
2008263206.tif 000006
【手続補正書】
【提出日】平成20年5月28日(2008.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のＮｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、
前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ａの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ｂもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ｂ及び前記電源Ｃの電源出力をオフし、
前記電源Ａを電源とする異常検出回路で、前記ＮｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、
前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、
前記電源Ａの電位が０Ｖまで低下してリセット出力端子の電位のＬレベルを維持できなくなる異常が発生した場合、前記電源Ａの電位が、前記電源Ａとは異なる電源Ｂを電源とする第２のインバータ回路の閾値まで低下すると、前記第２のインバータ回路が第２の電源側のＮｃｈＭＯＳトランジスタをオン状態にし、前記第２の電源側のＮｃｈＭＯＳトランジスタが、前記電源Ａを電源とする前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記電源Ａの電位が、前記第２のインバータ回路の閾値より低く前記電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下すると、前記リセット出力端子の電位はＬレベルを維持し、第３の電源側のＮｃｈＭＯＳトランジスタがオン状態になると、第３の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｃ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記第１の電源側のＮｃｈＭＯＳトランジスタがオン状態になると、前記第１の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って、前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にすることを特徴とするパワースイッチＩＣ制御方法。
【請求項２】
複数のＰｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、
前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ａもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ａ及び前記電源Ｃの電源出力をオフし、
前記電源Ａを電源とする異常検出回路で、前記ＰｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、
前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、
前記電源Ａの電位が低下してリセット出力のＬレベルを維持できなくなる異常が生じた場合、前記電源Ａの電位が、前記電源Ａとは異なる電源Ｂを電源とする前記第２のインバータ回路の閾値まで低下すると、前記第２のインバータ回路の出力がＨレベルとなり、前記第２のインバータ回路が前記第２の電源側のＮｃｈＭＯＳトランジスタをオン状態にし、前記第２の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記電源Ａの電位が、前記電源Ｃに接続されたＰｃｈパワーＭＯＳトランジスタをオンオフする第３の電源側ＰｃｈＭＯＳトランジスタにゲート入力された前記電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下すると、前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に前記第３の電源側のＰｃｈＭＯＳトランジスタが打ち勝って前記第３の電源側のＰｃｈＭＯＳトランジスタがオン状態になると、前記第３の電源側のＰｃｈＭＯＳトランジスタが前記電源Ｃ側のＰｃｈパワーＭＯＳトランジスタをオフ状態にし、
前記第１の電源側のＰｃｈＭＯＳトランジスタがオン状態になると、前記第１の電源側のＰｃｈＭＯＳトランジスタが前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にすることを特徴とするパワースイッチＩＣ制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記課題を解決するため、請求項１記載の発明は、複数のＮｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ａの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ｂもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ｂ及び前記電源Ｃの電源出力をオフし、前記電源Ａを電源とする異常検出回路で、前記ＮｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、前記電源Ａの電位が０Ｖまで低下してリセット出力端子の電位のＬレベルを維持できなくなる異常が発生した場合、前記電源Ａの電位が、前記電源Ａとは異なる電源Ｂを電源とする第２のインバータ回路の閾値まで低下すると、前記第２のインバータ回路が第２の電源側のＮｃｈＭＯＳトランジスタをオン状態にし、前記第２の電源側のＮｃｈＭＯＳトランジスタが、前記電源Ａを電源とする前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記電源Ａの電位が、前記第２のインバータ回路の閾値より低く前記電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下すると、前記リセット出力端子の電位はＬレベルを維持し、第３の電源側のＮｃｈＭＯＳトランジスタがオン状態になると、第３の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｃ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記第１の電源側のＮｃｈＭＯＳトランジスタがオン状態になると、前記第１の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って、前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にすることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
請求項２記載の発明は、複数のＰｃｈパワーＭＯＳトランジスタで電源Ａ、Ｂ、Ｃ（電源Ａの電位≧電源Ｂの電位＞電源Ｃの電位）に接続されたラインをそれぞれオンオフし、  前記電源Ａを電源とする制御手段で、前記電源Ａ、Ｂ、Ｃのうちのいずれか一つがオフした場合にリセット出力端子のリセット出力をＬレベルにし、前記電源Ｂの電源入力がオフした場合には全ての電源出力をオフし、前記電源Ａもしくは前記電源Ｃの電源入力がオフした場合には前記電源Ａ及び前記電源Ｃの電源出力をオフし、前記電源Ａを電源とする異常検出回路で、前記ＰｃｈパワーＭＯＳトランジスタの出力電位が閾値を下回ると出力電位ＶＤＥＴを前記制御手段に入力し、前記電源Ａを電源とする第１のインバータ回路で、前記制御手段からのリセット信号を反転してリセット出力端子に出力するパワースイッチ制御方法において、前記電源Ａの電位が低下してリセット出力のＬレベルを維持できなくなる異常が生じた場合、前記電源Ａの電位が、前記電源Ａとは異なる電源Ｂを電源とする前記第２のインバータ回路の閾値まで低下すると、前記第２のインバータ回路の出力がＨレベルとなり、前記第２のインバータ回路が前記第２の電源側のＮｃｈＭＯＳトランジスタをオン状態にし、前記第２の電源側のＮｃｈＭＯＳトランジスタが前記制御手段による前記各ＮｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ｂ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にし、前記電源Ａの電位が、前記電源Ｃに接続されたＰｃｈパワーＭＯＳトランジスタをオンオフする第３の電源側ＰｃｈＭＯＳトランジスタにゲート入力された前記電源Ａとは異なる電源Ｃを電源とする第３のインバータ回路の閾値まで低下すると、前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に前記第３の電源側のＰｃｈＭＯＳトランジスタが打ち勝って前記第３の電源側のＰｃｈＭＯＳトランジスタがオン状態になると、前記第３の電源側のＰｃｈＭＯＳトランジスタが前記電源Ｃ側のＰｃｈパワーＭＯＳトランジスタをオフ状態にし、前記第１の電源側のＰｃｈＭＯＳトランジスタがオン状態になると、前記第１の電源側のＰｃｈＭＯＳトランジスタが前記制御手段による前記各ＰｃｈパワーＭＯＳトランジスタの駆動力に打ち勝って前記電源Ａ側のＮｃｈパワーＭＯＳトランジスタをオフ状態にすることを特徴とする。