(57)【要約】【課題】従来技術に比較して簡単な構成でかつ迅速に発振状態を検出する。【解決手段】デルタシグマ変調回路において、入力される信号を積分する積分器１と、積分された信号を所定のＤＡ変換用量子化数で量子化して、量子化結果信号を出力する量子化回路２と、量子化結果信号に基づいてＤＡ変換結果のアナログ信号を出力するＤＡ変換回路４とを含み構成される。量子化回路２はさらに、積分された信号に基づいて、積分器１が発振状態であることを検出し、発振検出信号を出力する発振検出回路を含み、リセット回路３は、発振検出信号に基づいて積分器１をリセットする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力される信号を積分する積分器と、
上記積分された信号を所定の量子化数で量子化して、量子化結果信号を出力する量子化回路と、
上記量子化結果信号に基づいてＤＡ変換結果のアナログ信号を出力するＤＡ変換回路とを備えたデルタシグマ変調器において、
上記量子化回路はさらに、上記積分された信号に基づいて、上記積分器が発振状態であることを検出し、発振検出信号を出力する発振検出回路を備え、
上記デルタシグマ変調器はさらに、上記発振検出信号に基づいて、上記積分器をリセットするリセット回路を備えたことを特徴とするデルタシグマ変調回路。
【請求項２】
上記量子化回路は、上記量子化数のための複数の量子化器を備え、
上記発振検出回路は、
上記積分された信号が過大しきい値である第１のしきい値以上であることを検出して過大検出信号を出力する過大検出用量子化器と、
上記積分された信号が過小しきい値である第２のしきい値未満であることを検出して過小検出信号を出力する過小検出用量子化器と、
上記過大検出信号及び上記過小検出信号に基づいて上記発振検出信号を発生する信号発生回路とを備えたことを特徴とする請求項１記載のデルタシグマ変調回路。
【請求項３】
上記リセット回路は、上記積分器の積分キャパシタの電荷を放電させることを特徴とする請求項１又は２記載のデルタシグマ変調回路。
【請求項４】
上記発振検出信号に基づいて、上記積分器の演算増幅器をスリープ状態にすることを特徴とする請求項１乃至３のうちのいずれか１つに記載のデルタシグマ変調回路。
【請求項５】
上記発振検出信号に基づいて、上記積分器のサンプリングキャパシタの電荷を放電させることを特徴とする請求項１乃至４のうちのいずれか１つに記載のデルタシグマ変調回路。
【請求項６】
上記発振検出信号に基づいて、上記ＤＡ変換回路のサンプリングキャパシタの電荷を放電させることを特徴とする請求項１乃至５のうちのいずれか１つに記載のデルタシグマ変調回路。
【請求項７】
入力信号に対してデルタシグマＡＤ変換を行うデルタシグマＡＤ変換装置において、
請求項１乃至６のうちのいずれか１つに記載のデルタシグマ変調回路を備えたことを特徴とするデルタシグマＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調回路とそれを用いたデルタシグマＡＤ変換装置に関する。
【背景技術】
【０００２】
従来技術に係るデルタシグマ変調器とそれを用いたデルタシグマＡＤ変換装置において、より高い信号電力対雑音電力比（以下、ＳＮＲという。）を得るためには、フィルタの高次化が必要であるが、次数を増やせば増やすほど不安定になり、発振し易くなる。たとえ、シミュレーションによる設計段階で安定していたとしても、実使用において想定外の強い入力信号があった場合、発振を起こすことがある。さらに、一旦発振を起こすと、入力レベル設計範囲内に戻っても発振を持続することがある。この場合、適切にリセットする必要がある。
【０００３】
特許文献１においては、以下のデルタシグマ変調回路の発振検知方法及び発振抑制方法が開示されている。このデルタシグマ変調回路においては、デルタシグマ変調によって得られた１ビット信号に応答して、定電圧スイッチ内の半導体電力増幅素子が飽和域で動作し、電源からの高電圧をスイッチングし、低域通過フィルタで平滑化することによって、音声信号を高効率で増幅するようにしたスイッチング増幅器において、デルタシグマ変調回路の発振を検知し、上記半導体電力増幅素子の素子破壊を防止するために、以下の構成を有しております。パルスカウント回路は、上記１ビット信号がハイレベル又はローレベルで連続する期間を、上記１ビット信号のタイミングを規定するクロック発生回路からのクロック信号のパルス数をカウントすることで計測し、所定のしきい値以上となると、電源遮断回路を作動させ、上記定電圧スイッチへの電源ラインを遮断する。
【０００４】
【特許文献１】特開２００２−１１８４３１号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように構成された従来技術に係るデルタシグマ変調回路の発振検知方法では、発振時はハイレベルの信号が連続して出るので、その信号数を計数し、所定のしきい値を超えたときに「発振状態」とみなすので、計数を行うカウンタが必要であって、計数して発振検出するために比較的長い時間がかかるという問題点があった。ここで、上記しきい値が妥当でない場合、低周波信号入力時でも「発振状態」と誤判定してしまうという問題点があった。
【０００６】
本発明の目的は以上の問題点を解決し、デルタシグマ変調回路において、従来技術に比較して簡単な構成でかつ迅速に発振状態を検出することができるデルタシグマ変調回路とそれを用いたデルタシグマＡＤ変換装置を提供することにある。
【課題を解決するための手段】
【０００７】
第１の発明に係るデルタシグマＡＤ変換装置は、
入力される信号を積分する積分器と、
上記積分された信号を所定の量子化数で量子化して、量子化結果信号を出力する量子化回路と、
上記量子化結果信号に基づいてＤＡ変換結果のアナログ信号を出力するＤＡ変換回路とを備えたデルタシグマ変調器において、
上記量子化回路はさらに、上記積分された信号に基づいて、上記積分器が発振状態であることを検出し、発振検出信号を出力する発振検出回路を備え、
上記デルタシグマ変調器はさらに、上記発振検出信号に基づいて、上記積分器をリセットするリセット回路を備えたことを特徴とする。
【０００８】
上記デルタシグマＡＤ変換装置において、上記量子化回路は、上記量子化数のための複数の量子化器を備え、
上記発振検出回路は、
上記積分された信号が上記過大しきい値である第１のしきい値以上であることを検出して過大検出信号を出力する過大検出用量子化器と、
上記積分された信号が上記過小しきい値である第２のしきい値未満であることを検出して過小検出信号を出力する過小検出用量子化器と、
上記過大検出信号及び上記過小検出信号に基づいて上記発振検出信号を発生する信号発生回路とを備えたことを特徴とする。
【０００９】
また、上記デルタシグマ変調回路において、上記リセット回路は、上記積分器の積分キャパシタの電荷を放電させることを特徴とする。
【００１０】
さらに、上記デルタシグマ変調回路において、上記発振検出信号に基づいて、上記積分器の演算増幅器をスリープ状態にすることを特徴とする。
【００１１】
またさらに、上記デルタシグマ変調回路において、上記発振検出信号に基づいて、上記積分器のサンプリングキャパシタの電荷を放電させることを特徴とする。
【００１２】
またさらに、上記デルタシグマ変調回路において、上記発振検出信号に基づいて、上記ＤＡ変換回路のサンプリングキャパシタの電荷を放電させることを特徴とする。
【００１３】
第２の発明に係るデルタシグマＡＤ変換装置は、入力信号に対してデルタシグマＡＤ変換を行うデルタシグマＡＤ変換装置において、上記デルタシグマ変調回路を備えたことを特徴とする。
【発明の効果】
【００１４】
従って、本発明に係るデルタシグマ変調回路とこれを用いたデルタシグマＡＤ変換装置によれば、想定外の強い又は弱い入力信号が入力された場合に、従来技術に比較して簡単な構成でかつ迅速に発振状態を検出することができ、すなわち、デルタシグマＡＤ変換回路内の積分器の発振状態を効率的に検出し、正常動作に復帰させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１６】
図１及び図２は本発明の実施形態に係るデルタシグマ変調回路１００の構成を示す回路図である。本実施形態に係るデルタシグマ変調回路１００は、図１に示すように、
（ａ）入力端子Ｔ１を介して入力される信号を積分して積分出力電圧ＩＮＯを出力する積分器１と、
（ｂ）積分出力電圧ＩＮＯを所定の量子化数Ｎで量子化して、量子化結果信号ＤＡＣ１−ＤＡＣ（Ｎ−１）を出力する量子化器付き発振検出回路２と、
（ｃ）量子化結果信号ＤＡＣ１−ＤＡＣ（Ｎ−１）に基づいてＤＡ変換結果のアナログ信号ＤＡＯを出力するＤＡ変換回路４とを備え、
（ｄ）量子化器付き発振検出回路２はさらに、積分出力電圧ＩＮＯに基づいて、積分器１が発振状態であることを検出し、発振検出信号ＯＤを出力し、
（ｅ）リセット回路３，７は、発振検出信号ＯＤに基づいて積分器１及びＤＡ変換回路４の動作をリセットすることを特徴としている。
【００１７】
次いで、図１及び図２を参照して、デルタシグマ変調回路１００の構成及び動作について以下に説明する。
【００１８】
図１において、量子化器付き発振検出回路２は、
（ａ）当該デルタシグマ変調回路１００のための所定の量子化数Ｎに基づく、量子化基準電圧Ｖｒｅｆ１乃至Ｖｒｅｆ（Ｎ−１）を用いた量子化処理のための（Ｎ−１）個の量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１）に加えて、過大入力しきい値ＶｒｅｆＨ以上の過大入力電圧を検出する量子化器ＣＰＨと、過小入力しきい値ＶｒｅｆＨ未満の過小入力電圧を検出する量子化器ＣＰＬと、
（ｂ）ノアゲートＮＯＲ１と、
（ｃ）インバータＩＮＶＡと
を備えて構成される。
【００１９】
積分器１から出力される積分出力電圧ＩＮＯは量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１），ＣＰＨ，ＣＰＬの各第１の入力端子に入力される。また、量子化基準電圧Ｖｒｅｆ１乃至Ｖｒｅｆ（Ｎ−１）と、過大入力しきい値ＶｒｅｆＨと、過小入力しきい値ＶｒｅｆＨとは量子化基準電圧発生器１０２により発生された後、それぞれ量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１），ＣＰＨ，ＣＰＬの各第２の入力端子に入力される。各量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１），ＣＰＨ，ＣＰＬは、第１の入力端子に入力される電圧を第２の入力端子に入力される量子化基準電圧又はしきい値と比較して、第１の入力端子に入力される電圧が第２の入力端子に入力される量子化基準電圧又はしきい値以上であるとき、ハイレベルの比較結果信号を出力し、それ以外のときローレベルの比較結果信号を出力する。量子化器ＣＰＨからの比較結果信号ＯＨはノアゲートＮＯＲ１を介してインバータＩＮＶＡに入力される。また、量子化器ＣＰＬからの比較結果信号ＯＬはノアゲートＮＯＲ１を介してインバータＩＮＶＡに入力される。さらに、各量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１）からの比較結果信号はそれぞれ比較結果信号ＤＡＣ１乃至ＤＡＣ（Ｎ−１）として図２のＤＡ変換回路４内の各スイッチ８５にその制御信号として印加される。インバータＩＮＶＡは入力される信号を反転して発振検出信号ＯＤとしてリセット３内の各スイッチ３１−３４、演算増幅器１５のスリープ端子Ｔｓ及び図２のＤＡ変換回路４内の各リセット回路７内のスイッチ７１，７２に制御信号として印加される。
【００２０】
積分器１は公知のスイッチドキャパシタフィルタを備えて構成され、具体的には、クロック信号φ１に基づいてオン／オフされるスイッチ１１，１３と、クロック信号φ２に基づいてオン／オフされるスイッチ１２，１４と、サンプリング容量ＣＳを有するサンプリングキャパシタ１６と、帰還容量である積分容量ＣＨを有する積分キャパシタ１７を有しかつスリープ端子Ｔｓを有する演算増幅器１５とを備えて構成される。積分器１にはその動作をリセットするためのリセット回路３が設けられる。なお、互いに反転関係にあるクロック信号φ１，φ２はクロック信号発生器１０１により発生される。
【００２１】
リセット回路３は、ハイレベルの発振検出信号ＯＤに基づいてオンとなる４個のスイッチ３１−３４を備えて構成される。各スイッチ３１−３４がオンされたとき、スイッチ３１はサンプリングキャパシタ１６の一端を接地し、スイッチ３２はサンプリングキャパシタ１６の他端を接地することにより、サンプリングキャパシタ１６に蓄電されていた電荷を放電するとともに、スイッチ３３は積分キャパシタ１７の一端を接地し、スイッチ３４は積分キャパシタ１７の他端を接地することにより、積分キャパシタ１７に蓄電されていた電荷を放電する。これらの電荷の放電により、積分器１の動作をリセットする。
【００２２】
ＤＡ変換用アナログ電圧発生器１０３は、所定のＤＡ変換用アナログ電圧Ｒｅｆ１（＋）乃至Ｒｅｆ（Ｎ−１）（＋），Ｒｅｆ１（−）乃至Ｒｅｆ（Ｎ−１）（−）を発生してＤＡ変換回路４の各スイッチ８１に出力し、ここで、前者は正のアナログ電圧であり、後者は負のアナログ電圧である。
【００２３】
図２のＤＡ変換回路４は、スイッチドキャパシタフィルタで構成されかつ正のアナログ電圧用の（Ｎ−１）個のＤＡ変換器５−ｎ（ｎ＝１，２，…，Ｎ−１）と、スイッチドキャパシタフィルタで構成されかつ負のアナログ電圧用の（Ｎ−１）個のＤＡ変換器６−ｎ（ｎ＝１，２，…，Ｎ−１）と、（Ｎ−１）個のインバータＩＮＶ１乃至ＩＮＶ（Ｎ−１）とを備えて構成される。各ＤＡ変換器５−ｎ，６−ｎ（ｎ＝１，２，…，Ｎ−１）はそれぞれ互いに同様に構成され、具体的には、クロック信号φ１に基づいてオン／オフされるスイッチ８１，８３と、クロック信号φ２に基づいてオン／オフされるスイッチ８２，８４と、サンプリングキャパシタ８６と、比較結果信号ＤＡＣ１乃至ＤＡＣ（Ｎ−１），／ＤＡＣ１乃至／ＤＡＣ（Ｎ−１）（ここで、／は反転信号を示す。）に基づいてオン／オフされるスイッチ８５とを備えて構成される。各ＤＡ変換器５−ｎ，６−ｎ（ｎ＝１，２，…，Ｎ−１）にはその動作をリセットするためのリセット回路７が設けられる。なお、互いに反転関係にあるクロック信号φ１，φ２はクロック信号発生器１０１により発生される。また、比較結果信号ＤＡＣ１乃至ＤＡＣ（Ｎ−１）は正のアナログ電圧用のＤＡ変換器５−ｎのスイッチ８５に印加されるとともに、インバータＩＮＶ１乃至ＩＮＶ（Ｎ−１）を介してその反転信号／ＤＡＣ１乃至／ＤＡＣ（Ｎ−１）として負のアナログ電圧用のＤＡ変換器６−ｎのスイッチ８５に印加される。
【００２４】
各リセット回路７は、ハイレベルの発振検出信号ＯＤに基づいてオンとなる２個のスイッチ７１，７２を備えて構成される。各スイッチ７１，７２がオンされたとき、スイッチ７１はサンプリングキャパシタ８６の一端を接地し、スイッチ７２はサンプリングキャパシタ８６の他端を接地することにより、サンプリングキャパシタ８６に蓄電されていた電荷を放電する。これらの電荷の放電により、ＤＡ変換器５，６からなるＤＡ変換回路４の動作をリセットする。
【００２５】
図３は図１のデルタシグマ変調回路１００の動作を示す図であって、図３（ａ）は積分器１から出力される積分出力電圧ＩＮＯを示す波形図であり、図３（ｂ）は量子化器付き発振検出回路２において発生される過大入力検出信号ＯＨを示す波形図であり、図３（ｃ）は量子化器付き発振検出回路２において発生される過小入力検出信号ＯＬを示す波形図であり、図３（ｄ）は量子化器付き発振検出回路２から出力される発振検出信号ＯＤを示す波形図である。
【００２６】
次いで、図３を参照して、以上のように構成されたデルタシグマ変調回路１００のリセット動作について説明する。図３において、量子化器付き発振検出回路２において積分器１の積分出力電圧ＩＮＯが過大しきい値ＶｒｅｆＨ以上であるか（図３の９１）、若しくは過小しきい値ＶｒｅｆＬ未満であるときに（図３の９２）、ハイレベルの発振検出信号ＯＤをリセット回路３及び７に出力し、これにより、サンプリングキャパシタ１６及び積分キャパシタ１７の電荷を放電することにより積分器１の動作をリセットするとともに、サンプリングキャパシタ８６の電荷を放電することによりＤＡ変換回路４の動作をリセットすることができる。また、ハイレベルの発振検出信号ＯＤが演算増幅器１５のスリープ端子Ｔｓに入力されるので、演算増幅器１５を通常の動作状態に比較して小さい電力でスリープ状態（スタンバイ状態）とさせる。
【００２７】
以上のように構成されたデルタシグマ変調回路１００においては、通常の量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１）に対して２個の量子化器ＣＰＨ，ＣＰＬ及びノアゲートＮＯＲ１、インバータＩＮＶＡを加えるのみできわめて簡単に発振検出回路２を構成することができる。すなわち、発振検出用の量子化器ＣＰＨ，ＣＰＬは本来の量子化器ＣＰ−１乃至ＣＰ−（Ｎ−１）と同一の回路構成で良く、新規に回路を設計する必要はないので設計期間の短縮を図れる。さらに、検出用の量子化器ＣＰＨ，ＣＰＬは高性能である必要はなく、小面積・低消費電流を実現できる。また、発振検出時は演算増幅器１５をスリープ状態にすることができ、消費電力を削減できる。
【００２８】
図４は図１のデルタシグマ変調回路１００を用いたデルタシグマＡＤ変換装置５０の構成を示すブロック図である。図４において、デルタシグマＡＤ変換装置５０は、アナログ低域通過フィルタ（ＬＰＦ）５１と、図１及び図２のデルタシグマ変調回路１００を用いたノイズシェーピング回路５２と、デシメーションフィルタ５４とを備えて構成される。図４のデルタシグマＡＤ変換装置５０は公知の構成であるが、デルタシグマ変調回路１００を用いたノイズシェーピング回路５２を備えたことを特徴とする。
【産業上の利用可能性】
【００２９】
以上詳述したように、本発明に係るデルタシグマ変調回路とこれを用いたデルタシグマＡＤ変換装置によれば、想定外の強い又は弱い入力信号が入力された場合に、従来技術に比較して簡単な構成でかつ迅速に発振状態を検出することができ、すなわち、デルタシグマＡＤ変換回路内の積分器の発振状態を効率的に検出し、正常動作に復帰させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に係るデルタシグマ変調回路１００の第１の部分の構成を示す回路図である。
【図２】図１のデルタシグマ変調回路１００の第２の部分の構成を示す回路図である。
【図３】図１のデルタシグマ変調回路１００の動作を示す図であって、（ａ）は積分器１から出力される積分出力電圧ＩＮＯを示す波形図であり、（ｂ）は量子化器付き発振検出回路２において発生される過大入力検出信号ＯＨを示す波形図であり、（ｃ）は量子化器付き発振検出回路２において発生される過小入力検出信号ＯＬを示す波形図であり、（ｄ）は量子化器付き発振検出回路２から出力される発振検出信号ＯＤを示す波形図である。
【図４】図１のデルタシグマ変調回路１００を用いたデルタシグマＡＤ変換装置５０の構成を示すブロック図である。
【符号の説明】
【００３１】
１…積分器、
２…量子化器付き発振検出回路、
３，７…リセット回路、
４…ＤＡ変換回路、
１５…演算増幅器、
１６…スイッチドキャパシタ、
１７…積分キャパシタ、
５０…デルタシグマＡＤ変換装置、
５１…アナログ低域通過フィルタ（アナログＬＰＦ）、
５２…ノイズシェーピング回路、
５３…デジタル低域通過フィルタ（デジタルＬＰＦ）、
５４…デシメーションフィルタ、
１００…デルタシグマ変調回路、
１０１…クロック信号発生器、
１０２…量子化基準電圧発生器、
１０３…ＤＡ変換用アナログ電圧発生器、
ＣＰ−１，ＣＰ−２，…，ＣＰ−（Ｎ−１），ＣＰＨ，ＣＰＬ…量子化器、
ＮＯＲ１…ノアゲート、
ＩＮＶＡ，ＩＮＶ１乃至ＩＮＶ（Ｎ−１）…インバータ、
Ｔｓ…スリープ端子。
【図１】
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【図２】
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【図３】
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【図４】
2008263258.tif 000006