(57)【要約】【課題】  容量性負荷や負荷変動に対する安定性と入力に対する追従性が優れ、ＤＵＴのコスト低減を図ることのできるドライバ回路を提供する。【解決手段】  入力電圧Ｖinを電圧増幅部１３で増幅し、増幅された信号を電流バッファ部５でインピーダンス変換し、出力された第１の電圧信号Ｖoutを電圧増幅部１３にフィードバックして入力電圧Ｖinに追従制御するドライバ回路において、電圧増幅部１３の出力端子と電流バッファ部５の出力端子との間に電流バッファ部５の直流出力インピーダンスと同等以下の交流インピーダンスで接続される位相補償部１４を備えたことを特徴とする。【選択図】  図１
2008191001.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を電圧増幅部で増幅し、増幅された信号を電流バッファ部でインピーダンス変換し、前記電流バッファ部から出力された第１の電圧信号を前記電圧増幅部にフィードバックして前記入力電圧に追従制御するドライバ回路において、
前記電圧増幅部の出力端子と前記電流バッファ部の出力端子との間に前記電流バッファ部の直流出力インピーダンスと同等以下の交流インピーダンスで接続される位相補償部
を備えたことを特徴とするドライバ回路。
【請求項２】
前期位相補償部は、
前記第１の電圧信号を前記電圧増幅部にフィードバックする第１の抵抗と、
該第１の抵抗と一端が接続されて直列回路を構成するとともに他端が前記電圧増幅部の出力端子と接続されるキャパシタと
を備えたことを特徴とする請求項１記載のドライバ回路。
【請求項３】
前記電流バッファ部は過電流保護回路を備えたことを特徴とする請求項１又は請求項２記載のドライバ回路。
【請求項４】
前記電流バッファ部は、
トランジスタがプッシュプル接続されたＣ級出力段で構成された
ことを特徴とする請求項１乃至請求項３のいずれかに記載のドライバ回路。
【請求項５】
前記電圧増幅部は、
前記入力電圧が非反転入力端子に加えられる第１の演算増幅器と、
前記第１の抵抗と前記第１の演算増幅器の反転入力端子との間に接続される第２の抵抗と、
前記反転入力端子と基準電位との間に接続される第３の抵抗と
を備えたことを特徴とする請求項１乃至請求項４のいずれかに記載のドライバ回路。
【請求項６】
前記過電流保護回路は、
一端が前記電流バッファ部の前記出力端子と接続されるＤＣ出力インピーダンス設定用の第４の抵抗と、
該第４の抵抗の他端に出力端子が接続され、前記第４の抵抗に流れる出力電流を検出して所定の値を超えたときに、前記電流バッファ部の入力電圧を制御して定電流垂下特性を実現する第２の演算増幅器と
を備えたことを特徴とする請求項３記載のドライバ回路。
【請求項７】
請求項１乃至請求項６のいずれかに記載のドライバ回路を用いた
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテスタ等の半導体試験装置で用いられ、被試験素子に試験信号を印加するドライバ回路の応答性の改良に関する。
【背景技術】
【０００２】
メモリなど各種ＬＳＩのＤＣ電圧特性を測定するために、一般にＤＣレベル電圧ドライバ回路が用いられる。この場合、ＬＳＩテスタにおいて、メモリから読み出されたテストデータはＤＡ変換器で電圧信号に変換され、ＤＣレベル電圧ドライバ回路を介して被試験素子（以下ＤＵＴと呼ぶ）の所定のピンに所定の電圧レベルが印加される。
【０００３】
図５は従来のＤＣレベル電圧ドライバ回路の一例を示す構成回路図である。図５の回路は主に電圧増幅部３、位相補償部４及び電流バッファ部５から構成される。
【０００４】
電圧増幅部３は入力電圧Ｖinを所定の電圧まで増幅するとともにＤＣレベル電圧ドライバ回路（以下ドライバ回路と呼ぶ）の出力電圧Ｖoutをフィードバック制御する。ドライバ回路の入力端子１にはＤＡ変換器などの出力電圧が入力電圧Ｖinとして与えられ、入力端子２はドライバ回路の基準電位に接続される。演算増幅器Ｕ１は、非反転入力端子に入力抵抗Ｒ１を介して入力電圧Ｖinが加えられ、反転入力端子は抵抗Ｒ４を介して基準電位に接続される。
【０００５】
電流バッファ部５は電圧制御部３から出力された電圧信号をインピーダンス変換すると共にドライバ回路の出力短絡時に出力電流をクランプする。演算増幅器Ｕ２は、抵抗Ｒ２を介して非反転入力端子に演算増幅器Ｕ１の出力信号が加えられるとともに、その出力端子は反転入力端子に接続されてユニティゲイン（増幅度１）を持つ。演算増幅器Ｕ２の出力端子は、電流バッファ回路５の出力インピーダンス（すなわちドライバ回路のＤＣ出力インピーダンス）を設定するとともに出力電流を検出する抵抗Ｒ６を介して、ドライバ回路の出力端子６に接続される。ダイオードＤ１，Ｄ２は、演算増幅器Ｕ２の非反転入力端子と抵抗Ｒ６（出力端子６）の間で逆極性に並列接続され、ドライバ回路の出力短絡時に電流バイパスしてクランプする。ここで、ダイオードＤ１，Ｄ２及び抵抗Ｒ６は過電流保護回路を構成する。
【０００６】
位相補償部４はドライバ回路の動作を安定にする。演算増幅器Ｕ１の出力端子と反転入力端子の間に接続されるキャパシタＣ１と、キャパシタＣ１と出力端子６との間に接続される抵抗Ｒ３とは位相補償用のＲＣ回路を構成する。ここで、一般に抵抗Ｒ３は抵抗Ｒ６よりインピーダンスが十分高くなるように定数設定される。
【０００７】
正の電源電圧＋ＶＣＣと出力端子６の間に接続されるダイオードＤ３及び負の電源電圧−ＶＥＥと出力端子６の間に接続されるダイオードＤ４はドライバ回路を保護するための保護用ダイオードを構成する。ドライバ回路の出力端子７は基準電位に接続される。
【０００８】
図５の回路の動作を以下に説明する。
ＤＡ変換器から与えられた入力電圧Ｖinは電圧増幅部３で所定の電圧まで増幅された後、電流バッファ部５でインピーダンス変換される。演算増幅器Ｕ２から抵抗Ｒ６を介して出力される出力電圧Ｖoutは抵抗Ｒ３を介して演算増幅器Ｕ１の反転入力端子にフィードバックされ、演算増幅器Ｕ１により入力電圧Ｖinに追従するように制御される。ここで、ドライバ回路全体の増幅度は次式で表される。
Ｇ１＝（Ｒ３＋Ｒ４）／Ｒ４ （１）
【０００９】
ドライバ出力短絡時に、ダイオードＤ１，Ｄ２は抵抗Ｒ６の電圧降下がＩload×Ｒ６＝Ｖf（Ｖf：ダイオードの順方向電圧）となった時点から電流が流れ始めて出力電流Ｉloadをクランプし、演算増幅器Ｕ２及びＤＵＴを保護する。保護用ダイオードＤ３及びＤ４は通常、低Ｖfのショットキーダイオード等が用いられ、ＤＵＴの電圧がドライバ回路の電源電圧＋ＶＣＣ＋Ｖfより高く、−ＶＥＥ−Ｖfより低い場合にクランプしてドライバ回路を保護する。
【００１０】
一般に演算増幅部の出力端に容量性の負荷がつくにつれて位相が不安定になり、オーバーシュート、リンギング、発振などの現象が発生しやすくなるが、位相補償部４の使用により、ＤＵＴへの接続による径路容量や、ＤＵＴ側の負荷変動があってもドライバ回路を安定に動作させることができる。
【００１１】
ドライバ回路に関連する先行技術文献としては次のようなものがある。
【００１２】
【特許文献１】特開平１１−２３７４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のドライバ回路では系を安定にしようとすればする程、位相補償回路４のＣＲ時定数を大きくする必要があり、入力電圧Ｖinに対する応答が悪化する。上述したように、
Ｒ３  ＞＞  Ｒ６                         （２）
であるから、演算増幅器Ｕ１からキャパシタＣ１及びＲ３を介してドライバ回路の出力側へ供給される電流は、演算増幅器Ｕ２から供給される電流に比較して無視できるほど小さい。その結果、ドライバ回路のセトリングタイム（整定時間）が大きくなり、ＤＵＴのテスト時間が長くなり、テストに要するコストが増大するという問題が生じる。
【００１４】
本発明はこのような課題を解決しようとするもので、容量性負荷や負荷変動に対する安定性と入力に対する追従性という、相反する要求を満足し、結果としてＤＵＴのコスト低減を図ることのできるドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
このような課題を達成するために、本発明のうち請求項１記載の発明に係るドライバ回路は、
入力電圧を電圧増幅部で増幅し、増幅された信号を電流バッファ部でインピーダンス変換し、前記電流バッファ部から出力された第１の電圧信号を前記電圧増幅部にフィードバックして前記入力電圧に追従制御するドライバ回路において、
前記電圧増幅部の出力端子と前記電流バッファ部の出力端子との間に前記電流バッファ部の直流出力インピーダンスと同等以下の交流インピーダンスで接続される位相補償部
を備えたことを特徴とする。
【００１６】
請求項２記載の発明は、
請求項１記載のドライバ回路において、
前期位相補償部は、
前記第１の電圧信号を前記電圧増幅部にフィードバックする第１の抵抗と、
該第１の抵抗と一端が接続されて直列回路を構成するとともに他端が前記電圧増幅部の出力端子と接続されるキャパシタと
を備えたことを特徴とする。
【００１７】
請求項３記載の発明は、
請求項１又は請求項２記載のドライバ回路において、
前記電流バッファ部は過電流保護回路を備えたことを特徴とする。
【００１８】
請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載のドライバ回路において、
前記電流バッファ部は、
トランジスタがプッシュプル接続されたＣ級出力段で構成された
ことを特徴とする。
【００１９】
請求項５記載の発明は、
請求項１乃至請求項４のいずれかに記載のドライバ回路において、
前記電圧増幅部は、
前記入力電圧が非反転入力端子に加えられる第１の演算増幅器と、
前記第１の抵抗と前記第１の演算増幅器の反転入力端子との間に接続される第２の抵抗と、
前記反転入力端子と基準電位との間に接続される第３の抵抗と
を備えたことを特徴とする。
【００２０】
請求項６記載の発明は、
請求項３記載のドライバ回路において、
前記過電流保護回路は、
一端が前記電流バッファ部の前記出力端子と接続されるＤＣ出力インピーダンス設定用の第４の抵抗と、
該第４の抵抗の他端に出力端子が接続され、前記第４の抵抗に流れる出力電流を検出して所定の値を超えたときに、前記電流バッファ部の入力電圧を制御して定電流垂下特性を実現する第２の演算増幅器と
を備えたことを特徴とする。
【００２１】
請求項７記載の発明に係る半導体試験装置は、
請求項１乃至請求項６のいずれかに記載のドライバ回路を用いた
ことを特徴とする。
【発明の効果】
【００２２】
以上説明したことから明らかなように、本発明によれば、入力電圧を電圧増幅部で増幅し、増幅された電圧信号を電流バッファ部でインピーダンス変換し、出力された第１の電圧信号を前記電圧増幅部にフィードバックして前記入力電圧に追従制御するドライバ回路において、前記電圧増幅部の出力端子と前記電流バッファ部の出力端子との間が前記電流バッファ部の直流出力インピーダンスと同等以下の交流インピーダンスで接続される位相補償部を備えたことにより、容量性負荷や負荷変動に対して安定で、入力電圧に対して高速に追従することができるドライバ回路を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００２４】
図１は本発明の実施の形態に係るドライバ回路の一実施例を示す構成回路図である。図５と同じ部分は同一の記号を付して重複する説明は省略する。図１において、図５と異なる部分は電圧増幅部１３及び位相補償部１４である。
【００２５】
電圧増幅部１３は入力電圧Ｖinを所定の電圧まで増幅するとともにドライバ回路の出力電圧Ｖoutをフィードバック制御する。演算増幅器Ｕ１０はゲイン調整用の増幅器で、入力電圧Ｖinが非反転入力端子に加わり、反転入力端子が抵抗Ｒ１１を介して基準電位に接続され、出力端子が抵抗Ｒ１０を介して反転入力端子に接続される。演算増幅器Ｕ１の非反転入力端子には、入力抵抗Ｒ１を介して演算増幅器１０の出力端子が接続される。
【００２６】
位相補償部１４はドライバ回路の動作を安定にする。演算増幅器Ｕ１の出力端子と反転入力端子の間に接続されるキャパシタＣ１０と、キャパシタＣ１０と出力端子６との間に接続される抵抗Ｒ３０とは位相補償用のＲＣ回路を構成する。ここで、キャパシタＣ１，Ｃ１０，抵抗Ｒ３，Ｒ３０及び出力段の抵抗Ｒ６の間には
Ｃ１０・Ｒ３０  ＞＞  Ｃ１・Ｒ３        （３）
Ｒ３０  ≦  Ｒ６                         （４）
の関係がある。従来例の説明で述べたとおり、
Ｒ３  ＞＞  Ｒ６                         （２）
であるから
Ｃ１０  ＞＞  Ｃ１                       （５）
である。すなわち、電圧増幅部１３の出力端子と電流バッファ部５の出力端子との間は、位相補償部１４により、電流バッファ部５の直流出力インピーダンスと同等以下の交流インピーダンスで接続される。例えば、Ｃ１・Ｒ３＝１０μs、Ｃ１＝１０００ｐＦに対し、Ｃ１０・Ｒ３０＝１００μs、Ｃ１０＝０．１μＦとする。
【００２７】
なお、図１の回路において、電流バッファ部５の出力電圧Ｖoutは電流バッファ部でインピーダンス変換し、出力された第１の電圧信号を構成する。
【００２８】
また、抵抗Ｒ３０は第１の電圧信号Ｖoutを電圧増幅部Ｕ１にフィードバックする第１の抵抗を構成する。
【００２９】
また、抵抗Ｒ３０とキャパシタＣ１０とは直列回路を構成する。
【００３０】
図１の回路の動作を以下に説明する。ＤＡ変換器等から与えられた入力電圧Ｖinは、電圧増幅部１３において、演算増幅器Ｕ１０により増幅度（ＤＣゲイン）（Ｒ１１＋Ｒ１０）／Ｒ１１で所定の電圧まで増幅された後、抵抗Ｒ１及び演算増幅器Ｕ１を介して電流バッファ部５に送られ、インピーダンス変換される。電流バッファ部５から出力抵抗Ｒ６を介して出力された出力電圧Ｖoutは抵抗Ｒ３０を介して演算増幅器Ｕ１の反転入力端子にフィードバックされ、演算増幅器Ｕ１により、演算増幅器Ｕ１０の出力信号に追従するように制御される。以下各状態における上記回路の動作を説明する。
【００３１】
定常状態では、図１の回路は図５の従来例と同様な動作を行う。すなわち、入力電圧Ｖinに追従しつつ、所定の増幅度で増幅された直流電圧Ｖoutを発生する。
【００３２】
入力電圧Ｖinが変動する過渡状態では、前述の（３）式に示す通り、位相補償部４のＣＲ時定数は従来のドライバ回路より大きいので、より安定である。また、前述（４）式に示したとおり、Ｒ３０はＲ６とほぼ同等か、小さい抵抗値を持つので、演算増幅器Ｕ１から出力側へ向かうキャパシタＣ１０及びＲ３０からなる直列回路は、交流インピーダンスが電流バッファ部５のＤＣ出力インピーダンスと同等以下となり、大きな電流を流すことができる。その結果ドライバ回路の交流出力インピーダンスが低くなり、ドライバ回路の出力側に容量負荷などの遅れ要素が存在する場合でも、従来と比べて高速にドライブすることができる。
【００３３】
ドライバ回路の出力が短絡された場合、定常電流は演算増幅器Ｕ１の入力バイアス電流や、キャパシタＣ１０，ダイオードＤ１，Ｄ２のリーク電流を無視すると０であるから、出力短絡時の演算増幅器Ｕ１の損失は小さなものとなる。したがって、図１の回路において出力短絡時の定常損失は従来と変わらないので、過渡状態における各回路素子の許容損失を満足する設計をしておけば、短絡時にも図１の回路の故障は発生しない。
【００３４】
図１の回路のシミュレーション結果（図示せず）では、容量負荷１００ｐＦ〜１０００ｐＦの範囲で、ステップ入力電圧に対する応答は殆ど変化せず、数μs以内に整定した。他方、従来例の場合には整定時間が、負荷容量１００ｐＦの状態においても２０μｓ程度に増加し、負荷容量１０００ｐＦの場合にはさらに立ち上がりスルーレートが悪化した。さらに、負荷容量が０．０１μＦの場合では、図１回路のオーバーシュート量が図５回路と比べて大幅に改善された。負荷変動に対する応答をシミュレーションした結果においても、図１回路の方が急速に収束した。
【００３５】
図１のようなドライバ回路によれば、電流バッファ部５で定常分（ＤＣ成分）を供給し、電圧増幅部１３で過渡分（交流成分）を供給することにより、動作の安定性と高速性を両立させることができる。すなわち、位相補償部１４に大きなＣＲ時定数をもたせて安定性を増加すると同時に、より大きな過渡電流により高速性を持たせることができる。この結果、高負荷容量に対して安定で入力信号Ｖinに対して高速に追従することのできる、したがってＤＵＴのコスト低減を図ることのできるドライバ回路を提供することができる。
【００３６】
図２は図１の回路の変形例で、電流バッファ部５をディスクリート部品で置き換えたものを示す構成回路図である。図１と同じ部分は同一の記号を付して、重複する説明は省略する。図１と異なる部分は電流バッファ部１５である。
【００３７】
電流バッファ部１５は電圧増幅部１３から出力された信号をインピーダンス変換すると共にドライバ回路の出力短絡時に出力電流をクランプする。ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ２はプッシュプル接続されたバイアス電流０のＣ級出力段を構成し、抵抗Ｒ２を介して演算増幅器Ｕ１の出力信号が各ベース端子に入力し、電源電圧＋ＶＣＣ，−ＶＥＥはそれぞれトランジスタＱ１，Ｑ２のコレクタ端子に接続され、トランジスタＱ１，Ｑ２のエミッタ端子は、ドライバ回路のＤＣ出力インピーダンスを設定するとともに出力電流を検出する抵抗Ｒ６１，Ｒ６２をそれぞれ介して、ドライバ回路の出力端子６に接続される。ダイオードＤ１１，Ｄ１２の直列回路は電流クランプ用で、カソード側がトランジスタＱ１のベース端子に接続され、アノード側が出力端子６に接続される。同じくダイオードＤ２１，Ｄ２２の直列回路はアノード側がトランジスタＱ２のベース端子に接続され、カソード側が出力端子６に接続される。ここで、ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２及び抵抗Ｒ６１，Ｒ６２は過電流保護回路を構成する。抵抗Ｒ２０はダイオード電流を調整して回路動作を安定にするため、必要に応じてトランジスタＱ１，Ｑ２のベース端子と出力端子６との間に接続される。
【００３８】
図２の回路の動作を以下に説明する。演算増幅器Ｕ１から出力された電圧信号は抵抗Ｒ２を介して電流バッファ部１５のトランジスタＱ１，Ｑ２のベース端子に加えられ、これに対応してエミッタ端子から抵抗Ｒ６１，Ｒ６２を介して出力される出力電圧Ｖoutは抵抗Ｒ３０を介して演算増幅器Ｕ１の反転入力端子にフィードバックされ、演算増幅器Ｕ１により入力電圧Ｖinに追従するように制御される。ドライバ出力短絡時に、ダイオードＤ１１，Ｄ１２又はダイオードＤ２１，Ｄ２２は抵抗Ｒ６１又はＲ６２の電圧降下がＩload×Ｒ６１（又はＩload×Ｒ６２）＝Ｖfとなった時点から電流が流れ始めて出力電流Ｉloadをクランプし、トランジスタＱ１，Ｑ２及びＤＵＴを保護する。
【００３９】
図２のようなドライバ回路によれば、図１と同様な効果を生じるほか、出力段をディスクリート部品で構成したため、コストダウンが可能となる。
【００４０】
また、出力段のトランジスタに電力損失の大きな部品を使用することができるため、ドライバ出力電流の増加が容易である。
【００４１】
また、演算増幅器Ｕ１及びキャパシタＣ１０により過渡出力インピーダンスを低減させているため、出力段トランジスタをＣ級接続としてもフィードバックループを安定に動作させることができ、トランジスタにバイアス電流を流す必要がないので、部品点数や電力損失の低減が可能となる。
【００４２】
図３は図２の回路の変形例で、電圧増幅部１３の演算増幅器Ｕ１に１以上のゲインを持たせることにより演算増幅器１０を省略したものを示す構成回路図である。図２と同じ部分は同一の記号を付して、重複する説明は省略する。
【００４３】
電流増幅部２３において、抵抗Ｒ１は入力端子１と演算増幅器Ｕ１の非反転入力端子との間に接続され、抵抗Ｒ４０は位相補償部１４のキャパシタＣ１０及び抵抗Ｒ３０と演算増幅器Ｕ１の反転入力端子との間に接続され、抵抗Ｒ４１は演算増幅器Ｕ１の反転入力端子と基準電位との間に接続される。
【００４４】
なお、図３の回路において、演算増幅器Ｕ１は入力電圧Ｖinが非反転入力端子に加えられる第１の演算増幅器を構成する。
【００４５】
また、抵抗Ｒ４０は第１の抵抗Ｒ３０と第１の演算増幅器Ｕ１の反転入力端子との間に接続される第２の抵抗を構成し、抵抗Ｒ４１は第１の演算増幅器Ｕ１の反転入力端子と基準電位との間に接続される第３の抵抗を構成する。
【００４６】
図３の回路の動作を以下に説明する。電圧増幅部２３と他の部分との間の動作は図２の場合と同様である。ドライバ回路全体の増幅度は
Ｇ＝（Ｒ４１＋Ｒ４０＋Ｒ３０）／Ｒ４１            （６）
で表される。
【００４７】
このような構成のドライブ回路によれば、図２と同様の効果を生じるほか、演算増幅器の数を減らすことができるので、さらにコストダウンと信頼性の向上を図ることができる。
【００４８】
図４は図１の回路の第２の変形例で、電流バッファ部の過電流保護回路を、ＩＣを用いて構成したものを示す構成回路図である。図１と同じ部分は同一の記号を付して、重複する説明は省略する。
【００４９】
電流バッファ部２５の過電流保護回路において、抵抗Ｒ５０の一端は正電源電圧＋ＶＣＣに接続され、その他端はダイオードＤ３３のアノード端子に接続される。ダイオードＤ３３のカソード端子はダイオードＤ３４のアノード端子に接続され、そのカソード端子は抵抗Ｒ５１の一端に接続され、その他端が負電源電圧−ＶＥＥに接続される。演算増幅器Ｕ３の反転入力端子はダイオードＤ３３のアノード端子に接続され、非反転入力端子は端子６に接続される。演算増幅器Ｕ４の反転入力端子はダイオードＤ３４のカソード端子に接続され、非反転入力端子は端子６に接続される。演算増幅器Ｕ３の出力端子はダイオードＤ３１のアノード端子に接続され、ダイオードＤ３１のカソード端子は演算増幅器Ｕ２の非反転入力端子に接続される。演算増幅器Ｕ４の出力端子はダイオードＤ３２のカソード端子に接続され、ダイオードＤ３２のアノード端子は演算増幅器Ｕ２の非反転入力端子に接続される。
【００５０】
なお、図４の回路において、抵抗Ｒ６は電流バッファ部１５の出力端子６と接続されるＤＣ出力インピーダンス設定用の第４の抵抗を構成する。
【００５１】
また、演算増幅器Ｕ３，Ｕ４は電流バッファ部２５の入力電圧を制御して定電流垂下特性を実現する第２の演算増幅器を構成する。
【００５２】
図４の回路の動作を以下に説明する。演算増幅器Ｕ２が電流ソースとなる場合は、演算増幅器Ｕ４の反転入力端子には、演算増幅器Ｕ２の出力電圧と比べてダイオードＤ３４の順方向電圧Ｖf分だけ低い電圧が入力されている。抵抗Ｒ６の端子（演算増幅器Ｕ４の非反転入力端子）の電圧が反転入力端子の電圧より下がると、演算増幅器Ｕ４の出力が演算増幅器Ｕ２の非反転入力端子の電圧を下げるため、ユニティゲイン接続の演算増幅器Ｕ２を介して負帰還がかかる。結果として、Ｒ６の両端電圧は順方向電圧Ｖfと等しく制御され、出力ソース電流はＶf／Ｒ６に制限される。演算増幅器Ｕ２が電流シンクとなる場合は、演算増幅器Ｕ３が同様に動作してシンク電流はＶf／Ｒ６に制限される。
【００５３】
図１の回路では、負荷電流がクランプしているダイオード自身を流れてしまうので、ダイオードＤ１、Ｄ２のＩf−Ｖf特性（Iｆ：ダイオード電流）の影響を直接受け、その結果、短絡時の電流が大きくなり、演算増幅器Ｕ１の短絡時消費電力が大きくなっていた。これに対して図４の回路では、電流を検出するダイオードＤ３３，Ｄ３４の順方向電圧Ｖfは抵抗Ｒ５０，Ｒ５１を流れる電流のみによって決まるので、動作点よる順方向電圧Ｖfの違いが少なく、結果として定電流垂下特性が急峻になり、短絡時の消費電力を抑えることができる。したがって、許容損失の小さいＩＣまで使用可能となり、実装面積の低減とコストダウンを図ることができる。
【００５４】
また、図示しないが、過電流保護回路の垂下特性にヒステリシス特性を持たせると、短絡時の電力損失をさらに低減することができる。
【００５５】
なお、上記ダイオードの代わりにシャントレギュレータなどを使用すれば、垂下特性をさらに改善することができる。
【００５６】
また、上記の各実施例ではドライバ回路としてＤＣレベル電圧ドライバ回路の場合を示したが、これに限らず、容量性の負荷をドライブする各種のドライバ回路に対して適用することができる。
【００５７】
また、図１，図２，図４のドライバ回路において、電圧増幅部１３の代わりに図３の電圧増幅部２３を用いれば、さらにコストダウンと信頼性の向上を図ることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係るドライバ回路の一実施例を示す構成回路図である。
【図２】図１の回路の一変形例を示す構成回路図である。
【図３】図２の回路の一変形例を示す構成回路図である。
【図４】図１の回路の第２の変形例を示す構成回路図である。
【図５】従来のドライバ回路の一例を示す構成回路図である。
【符号の説明】
【００５９】
５，１５，２５  電流バッファ部
１３，２３  電圧増幅部
１４  位相補償部
Ｃ１０  キャパシタ
Ｑ１，Ｑ２  トランジスタ
Ｒ６  第４の抵抗
Ｒ３０  第１の抵抗
Ｒ４０  第２の抵抗
Ｒ４１  第３の抵抗
Ｕ１  第１の演算増幅器
Ｕ３，Ｕ４  第２の演算増幅器
Ｖin  入力電圧
Ｖout  第１の電圧信号
【図１】
2008191001.tif 000003
【図２】
2008191001.tif 000004
【図３】
2008191001.tif 000005
【図４】
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【図５】
2008191001.tif 000007