(57)【要約】【課題】サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる受信装置を提供する。【解決手段】受信装置１では、位相調整回路５０により位相調整されたクロック信号に基づいて、サンプリングクロック信号生成回路４０により、多相のサンプリングクロック信号が生成される。サンプラブロック回路３０ｎにより、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータがサンプリングされて出力される。位相調整回路５０におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路３０ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。【選択図】図６
2008263368.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ信号およびクロック信号を受信して、前記クロック信号に基づいて前記シリアルデータ信号の各ビットのデータをサンプリングして出力する受信装置であって、
受信した前記シリアルデータ信号を入力するとともに、多相のサンプリングクロック信号をも入力して、前記サンプリングクロック信号が指示するタイミングで前記シリアルデータ信号の各ビットのデータをサンプリングして出力するサンプラブロック回路と、
受信した前記クロック信号を入力し、この入力したクロック信号の位相を調整して、この位相調整後のクロック信号を出力する位相調整回路と、
前記位相調整回路により位相調整されて出力されたクロック信号を入力し、この入力したクロック信号に基づいて前記多相のサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、
を備え、
前記位相調整回路は、前記サンプリングクロック信号生成回路において前記多相のサンプリングクロック信号が生成されてから、前記サンプラブロック回路において該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう、前記クロック信号の位相を調整する、
ことを特徴とする受信装置。
【請求項２】
前記位相調整回路は、
入力したクロック信号に対して遅延を与えて該クロック信号を出力するとともに、当該遅延量が可変である第１遅延部と、
前記第１遅延部から出力されるクロック信号に対して所定量の遅延を与えて該クロック信号を出力する第２遅延部と、
前記第１遅延部に入力されるクロック信号を入力するとともに、前記第２遅延部から出力されるクロック信号をも入力して、これら入力した２つのクロック信号それぞれの位相が互いに一致するように前記第１遅延部における遅延量を制御する遅延制御部と、
を含むことを特徴とする請求項１記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ信号およびクロック信号を受信する受信装置に関するものである。
【背景技術】
【０００２】
シリアルデータ信号およびクロック信号を受信する受信装置の一例としてＬＶＤＳ用の受信装置が挙げられる。ＬＶＤＳ（Low Voltage Differential Signaling）は、抵抗終端された一対の差動伝送線路における電流方向を変えることによって信号を送受信する方式であって、IEEE P1596.3として規格化されている。ＬＶＤＳ用の受信装置は、各々一対の差動伝送線路を経て伝送されて来た複数チャネルのシリアルデータ信号およびクロック信号を受信して、その受信したクロック信号に基づいてサンプリングクロック信号を生成し、複数チャネルの各々に対応して個別に設けられたサンプラブロック回路において、シリアルデータ信号の各ビットのデータをサンプリングクロック信号に基づいてサンプリングして出力する。
【０００３】
このようなシリアルデータ信号およびクロック信号を受信する受信装置において、受信したクロック信号に基づくサンプリングクロック信号の生成から、サンプラブロック回路における該サンプリングクロック信号によるサンプリングタイミングの指示までに、途中にバッファが存在することにより或る遅延時間が存在する。この遅延時間の存在により、サンプラブロック回路において、サンプリングクロック信号が指示するサンプリングタイミングは、シリアルデータ信号の各ビットのデータウィンドウの中央から外れたタイミングに位置され得る。
【０００４】
このような問題を解消することを意図した発明が特許文献１に開示されている。この文献に開示された発明は、ＬＶＤＳ用であるとの明示はないものの、受信したシリアルデータ信号に対して遅延を与える遅延回路をサンプラブロック回路の前段に設けている。この遅延回路における遅延量を所定値とすることにより、サンプラブロック回路において、サンプリングクロック信号が指示するサンプリングタイミングは、シリアルデータ信号の各ビットのデータウィンドウの中央に位置され得る。
【特許文献１】特開平１１−２７５０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された発明では、サンプラブロック回路の前段に設けられた遅延回路によりシリアルデータ信号に対して遅延を与えることから、以下のような問題点が存在する。
【０００６】
シリアルデータ信号はクロック信号と比較して高い頻度でレベルが変化し得る。このように高速にレベル変化するシリアルデータ信号に対して遅延を与える遅延回路は、そのシリアルデータ信号のレベル変化に要する遷移時間（rise time／fall time）が長くなるような回路構成とすることは望ましくない。したがって、この遅延回路は、多段の遅延ゲートの回路構成とせざるを得ず、また、そのゲート段数が大きいほど好ましい。そして、ゲート段数が増えると、多段の遅延ゲートからなる遅延回路の全体における遅延量のバラツキは大きくなる。
【０００７】
このことにより、受信時におけるシリアルデータ信号とクロック信号との間のスキューに対する動作マージンと比較して、サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンは小さくなる。ひいては、高速のシリアルデータ信号を受信することが困難となる。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の受信装置は、シリアルデータ信号およびクロック信号を受信して、クロック信号に基づいてシリアルデータ信号の各ビットのデータをサンプリングして出力する受信装置であって、(1) 受信したシリアルデータ信号を入力するとともに、多相のサンプリングクロック信号をも入力して、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータをサンプリングして出力するサンプラブロック回路と、(2) 受信したクロック信号を入力し、この入力したクロック信号の位相を調整して、この位相調整後のクロック信号を出力する位相調整回路と、(3) 位相調整回路により位相調整されて出力されたクロック信号を入力し、この入力したクロック信号に基づいて多相のサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、を備えることを特徴とする。
【００１０】
更に、位相調整回路は、サンプリングクロック信号生成回路において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路において該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう、クロック信号の位相を調整することを特徴とする。
【００１１】
この受信装置では、受信されたクロック信号は位相調整回路により位相調整される。この位相調整されたクロック信号はサンプリングクロック信号生成回路に入力され、このサンプリングクロック信号生成回路において、この入力されたクロック信号に基づいて多相のサンプリングクロック信号が生成される。サンプリングクロック信号生成回路により生成された多相のサンプリングクロック信号はサンプラブロック回路に入力され、また、受信されたシリアルデータ信号もサンプラブロック回路に入力される。そして、サンプラブロック回路において、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータがサンプリングされて出力される。
【００１２】
ここで、位相調整回路におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路において該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定されている。このことから、サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンが確保される。
【００１３】
また、本発明の受信装置では、位相調整回路は、(a) 入力したクロック信号に対して遅延を与えて該クロック信号を出力するとともに、当該遅延量が可変である第１遅延部と、(b) 第１遅延部から出力されるクロック信号に対して所定量の遅延を与えて該クロック信号を出力する第２遅延部と、(c) 第１遅延部に入力されるクロック信号を入力するとともに、第２遅延部から出力されるクロック信号をも入力して、これら入力した２つのクロック信号それぞれの位相が互いに一致するように第１遅延部における遅延量を制御する遅延制御部と、を含むのが好適である。
【００１４】
この場合には、位相調整回路に入力されたクロック信号は、遅延量が可変である第１遅延部により遅延が与えられた後に、位相調整回路から出力されてサンプリングクロック信号生成回路に入力される。第１遅延部から出力されるクロック信号は、第２遅延部により所定量の遅延が与えられて出力される。そして、遅延制御部により、第１遅延部に入力されるクロック信号の位相と第２遅延部から出力されるクロック信号の位相とが互いに一致するように、第１遅延部における遅延量が制御される。このような制御が行われることにより、位相調整回路に入力されたクロック信号に対して、位相調整回路から出力されてサンプリングクロック信号生成回路に入力されるクロック信号は、第２遅延部における遅延時間だけ進んだものとなる。この第２遅延部における遅延時間は、サンプリングクロック信号生成回路において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路において該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。
【００１５】
なお、遅延量が可変である第１遅延部は、各々遅延量が可変である複数個のＶＣＤセルが縦続接続されて構成されるＶＣＤＬ（電圧制御ディレイライン）であるのが好ましい。受信されるクロック信号の周期が変化し得る場合には、位相調整回路における位相調整量は上記のように可変であるのが好ましい。一方、受信されるクロック信号の周期が固定である場合には、位相調整回路における位相調整量は固定であってもよい。受信されるシリアルデータ信号は、差動信号であってもよいし、複数チャネルあってもよい。本発明は、ＬＶＤＳ用の受信装置にも適用され得る。
【発明の効果】
【００１６】
本発明の受信装置は、サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、複数チャネルそれぞれで７ビットのシリアルデータ信号を受信するＬＶＤＳ用の受信装置について説明するが、本発明はこれに限られない。また、以下では、ＬＶＤＳにおける受信に関するタイミング仕様について初めに説明した後、本実施形態の受信装置と対比されるべき比較例の受信装置について説明し、その後に本実施形態の受信装置について説明する。
【００１８】
先ず、図１および図２を用いて、ＬＶＤＳにおける受信に関するタイミング仕様について説明する。図１は、ＬＶＤＳ受信の際のシリアルデータ信号およびクロック信号のタイミングを示す図である。また、図２は、ＬＶＤＳ受信の際のシリアルデータ信号における各ビット間の遷移タイミングとクロック信号の立ち上がりタイミングとの間の時間差について纏めた図表である。
【００１９】
ＬＶＤＳ受信に関するタイミング仕様の典型値（Typ.）では、クロック信号（CLK+）の立ち上がりタイミングで、シリアルデータ信号のデータ（Data+/-）はビット２からビット１へ遷移し、その後、Ｔ／７の時間間隔でビット１からビット０，６，５，４，３へと順次に遷移する。ここで、Ｔはクロック信号の周期である。このように、シリアルデータ信号はクロック信号と比較して高い頻度でレベルが変化し得る。また、受信装置では、上記のタイミング仕様の典型値に対して±skew分のズレが許容される。このskewはシステムに応じて適切な値に設定される。
【００２０】
次に、図３〜図５を用いて、比較例の受信装置について説明する。図３は、比較例の受信装置９の全体構成図である。また、図４および図５は、比較例の受信装置９の動作を説明するタイミングチャートである。
【００２１】
図３に示されるように、比較例の受信装置９は、受信バッファ部１０、遅延回路２００〜２０Ｎ、サンプラブロック回路３００〜３０Ｎおよびサンプリングクロック信号生成回路４０を備える。各サンプラブロック回路３０は、サンプラ部３１および入力バッファ部３２を含む。サンプリングクロック信号生成回路４０は、ＶＣＤＬ（電圧制御ディレイライン）部４１および出力バッファ部４２を含む。なお、Ｎは自然数であり、以下で登場するｎは０以上Ｎ以下の任意の整数である。
【００２２】
この受信装置９は、(Ｎ＋１)チャネルのシリアルデータ信号およびクロック信号を受信する。(Ｎ＋１)個の遅延回路２００〜２０Ｎそれぞれは、同等の回路構成を有しているが、各々の遅延量が異なる場合がある。(Ｎ＋１)個のサンプラブロック回路３００〜３０Ｎそれぞれは同等の回路構成を有していて、これらを代表して以下ではサンプラブロック回路３０と記す場合がある。また、(Ｎ＋１)個のサンプラブロック回路３００〜３０Ｎのうち、サンプラブロック回路３００についてのみ内部の回路構成が示されている。
【００２３】
受信バッファ部１０は、同等の構成を有する(Ｎ＋２)個のバッファ１１０〜１１Ｎ，１２を含む。各バッファ１１ｎは、受信したシリアルデータ信号（差動信号）Ｒｎ＋／Ｒｎ−を入力して、これを遅延回路２０ｎへ出力する。各遅延回路２０ｎは、バッファ１１ｎから出力されたシリアルデータ信号Ｒｎ＋／Ｒｎ−を入力して、これに遅延を与えてシリアルデータ信号ＲＤnＰ／ＲＤnＭとしてサンプラブロック回路３０ｎへ出力する。
【００２４】
バッファ１２は、受信したクロック信号（差動信号）ＲＣＬＫ＋／ＲＣＬＫ−を入力して、これをクロック信号ＲＣＫＰ／ＲＣＫＭとしてサンプリングクロック信号生成回路４０へ出力する。サンプリングクロック信号生成回路４０は、バッファ１２から出力されたクロック信号ＲＣＫＰ／ＲＣＫＭを入力し、これに基づいてＶＣＤＬ部４１において多相のサンプリングクロック信号Ｐ０〜Ｐ６を生成して、出力バッファ部４２を経て多相のサンプリングクロック信号ＰＰ０〜ＰＰ６として各サンプラブロック回路３０ｎへ出力する。
【００２５】
各サンプラブロック回路３０ｎは、遅延回路２０ｎから出力されたシリアルデータ信号ＲＤnＰ／ＲＤnＭを入力するとともに、サンプリングクロック信号生成回路４０から出力された多相のサンプリングクロック信号ＰＰ０〜ＰＰ６をも入力する。各サンプラブロック回路３０ｎに含まれるサンプラ部３１は、サンプリングクロック信号ＰＰ０〜ＰＰ６が入力バッファ部３２を経た後のサンプリングクロック信号ＳＣ０〜ＳＣ６それぞれが指示するタイミングで、シリアルデータ信号ＲＤnＰ／ＲＤnＭの各ビットのデータをサンプリングし、そのサンプリングしたデータをホールドして出力する。
【００２６】
ここで、受信バッファ部１０に含まれる(Ｎ＋２)個のバッファ１１０〜１１Ｎ，１２それぞれにおいてシリアルデータ信号またはクロック信号が被る遅延の時間をτ１０とする。各遅延回路２０ｎにおいてシリアルデータ信号が被る遅延の時間をτ２０とする。各サンプラブロック回路３０ｎに含まれる入力バッファ部３２において多相のサンプリングクロック信号が被る遅延の時間をτ３２とする。また、サンプリングクロック信号生成回路４０に含まれる出力バッファ部４２において多相のサンプリングクロック信号が被る遅延の時間をτ４２とする。
【００２７】
図４は、バッファ１２に入力されるクロック信号ＲＣＬＫ＋、バッファ１２から出力されるクロック信号ＲＣＫＰ、および、ＶＣＤＬ部４１から出力されるサンプリングクロック信号Ｐ０〜Ｐ６、それぞれのタイミングを示している。この図に示されるように、バッファ１２に入力されるクロック信号ＲＣＬＫ＋の立ち上がりタイミングから、バッファ１２における遅延時間τ１０だけ遅れて、バッファ１２から出力されるクロック信号ＲＣＫＰが立ち上がる。また、バッファ１２から出力されるクロック信号ＲＣＫＰの立ち上がりタイミングから、時間３Ｔ／１４だけ遅れて、ＶＣＤＬ部４１から出力されるサンプリングクロック信号Ｐ０が立ち上がる。そして、このサンプリングクロック信号Ｐ０の立ち上がりタイミング以降、Ｔ／７の時間間隔で、サンプリングクロック信号Ｐ６，Ｐ５，Ｐ４，Ｐ３，Ｐ２，Ｐ１が順次に立ち上がる。
【００２８】
図５は、バッファ１２に入力されるクロック信号ＲＣＬＫ＋、バッファ１２から出力されるクロック信号ＲＣＫＰ、ＶＣＤＬ部４１から出力されるサンプリングクロック信号Ｐ０、出力バッファ部４２から出力されるサンプリングクロック信号ＰＰ０、入力バッファ部３２から出力されるサンプリングクロック信号ＳＣ０〜ＳＣ６、バッファ１１０に入力されるシリアルデータ信号Ｒ０＋／Ｒ０−、および、遅延回路２００から出力されるシリアルデータ信号ＲＤ０Ｐ／ＲＤ０Ｍ、それぞれのタイミングを示している。なお、この図では、ＬＶＤＳ受信に関するタイミング仕様の典型値（Typ.）を採用している。
【００２９】
この図５に示されるように、ＶＣＤＬ部４１から出力されるサンプリングクロック信号Ｐ０の立ち上がりタイミングから、出力バッファ部４２における遅延時間τ４２だけ遅れて、出力バッファ部４２から出力されるサンプリングクロック信号ＰＰ０が立ち上がり、更に、入力バッファ部３２における遅延時間τ３２だけ遅れて、入力バッファ部３２から出力されるサンプリングクロック信号ＳＣ０が立ち上がる。そして、このサンプリングクロック信号ＳＣ０の立ち上がりタイミング以降、Ｔ／７の時間間隔で、サンプリングクロック信号ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１が順次に立ち上がる。
【００３０】
さらに、図５に示されるように、バッファ１２に入力されるクロック信号ＲＣＬＫ＋の立ち上がりタイミングと同時に、バッファ１１０に入力されるシリアルデータ信号Ｒ０＋／Ｒ０−のデータはビット２からビット１へ遷移し、その後、Ｔ／７の時間間隔でビット１からビット０，６，５，４，３へと順次に遷移する。また、このシリアルデータ信号Ｒ０＋／Ｒ０−のデータのビットの遷移タイミングから、バッファ１１０および遅延回路２００それぞれにおける遅延時間の和（τ１０＋τ２０）だけ遅れて、遅延回路２００から出力されるシリアルデータ信号ＲＤ０Ｐ／ＲＤ０Ｍのデータのビットが遷移する。
【００３１】
ここで、各遅延回路２００における遅延時間τ２０は、入力バッファ部３２における遅延時間τ３２と出力バッファ部４２における遅延時間τ４２との和に等しくなるように設定される。このようにすることにより、サンプラ部３１に入力されるサンプリングクロック信号ＳＣ０〜ＳＣ６が指示するサンプリングタイミングは、サンプラ部３１に入力されるシリアルデータ信号の各ビットのデータウィンドウの中央に位置することができる。
【００３２】
しかしながら、上記の比較例の受信装置９では、各サンプラブロック回路３０ｎの前段に設けられた遅延回路２０ｎによりシリアルデータ信号に対して遅延を与えることから、以下のような問題点が存在する。
【００３３】
シリアルデータ信号はクロック信号と比較して高い頻度でレベルが変化し得る。このように高速にレベル変化するシリアルデータ信号に対して遅延を与える各遅延回路２０ｎは、そのシリアルデータ信号のレベル変化に要する遷移時間（rise time／fall time）が長くなるような回路構成とすることは望ましくない。したがって、各遅延回路２０ｎは、多段の遅延ゲートの回路構成とせざるを得ず、また、そのゲート段数が大きいほど好ましい。そして、ゲート段数が増えると、多段の遅延ゲートからなる遅延回路の全体における遅延量のバラツキは大きくなる。
【００３４】
このことにより、受信時におけるシリアルデータ信号とクロック信号との間の動作マージンと比較して、サンプラ部３１におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンは小さくなる。ひいては、高速のシリアルデータ信号を受信することが困難となる。
【００３５】
また、(Ｎ＋１)個の遅延回路２００〜２０Ｎが設けられることから、受信装置９の消費電力増加の要因になる。さらに、サンプリングタイミングのチャネル間バラツキの調整が容易ではない。
【００３６】
次に、図６〜図１１を用いて、本実施形態の受信装置１について説明する。以下に説明する本実施形態の受信装置１は、上述したような比較例の受信装置９が有する問題を解消し得るものである。図６は、本実施形態の受信装置１の全体構成図である。図７および図９は、本実施形態の受信装置１の部分構成図である。また、図８、図１０および図１１は、本実施形態の受信装置１の動作を説明するタイミングチャートである。
【００３７】
図３に示された比較例の受信装置９の構成と比較すると、図６に示される本実施形態の受信装置１は、位相調整回路５０を更に備えている点で相違し、これにより、遅延回路２００〜２０Ｎを不要としている。位相調整回路５０は、受信されてバッファ１２を経たクロック信号ＲＣＫＰ／ＲＣＫＭを入力し、この入力したクロック信号の位相を調整して、この位相調整後のクロック信号ＢＣＫＰ／ＢＣＫＭをサンプリングクロック信号生成回路４０へ出力する。サンプリングクロック信号生成回路４０は、位相調整回路５０により位相調整されて出力されたクロック信号ＢＣＫＰ／ＢＣＫＭを入力し、この入力したクロック信号に基づいて多相のサンプリングクロック信号を生成する。
【００３８】
ここで、位相調整回路５０は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、各サンプラブロック回路３０ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう、クロック信号ＲＣＫＰ／ＲＣＫＭからクロック信号ＢＣＫＰ／ＢＣＫＭへの位相調整の際の調整量を設定する。
【００３９】
位相調整回路５０およびサンプリングクロック信号生成回路４０それぞれは、受信したクロック信号の周期Ｔが変化する場合にも対応できるよう、ＤＬＬ（遅延ロックループ）の構成を有している。すなわち、位相調整回路５０は、ＶＣＤＬ部（第１遅延部）５１、遅延部（第２遅延部）５２および遅延制御部５３を含む。また、サンプリングクロック信号生成回路４０は、ＶＣＤＬ部４１、出力バッファ部４２および遅延制御部４３を含む。
【００４０】
図７に示されるように、位相調整回路５０に含まれるＶＣＤＬ部５１は、各々遅延量が可変である１４個のＶＣＤセル５４１〜５４１４が順に縦続接続されて構成されていて、クロック信号ＲＣＫＰ／ＲＣＫＭを初段のＶＣＤセル５４１に入力し、クロック信号ＢＣＫＰ／ＢＣＫＭを最終段のＶＣＤセル５４１４から出力する。１４個のＶＣＤセル５４１〜５４１４それぞれの負荷を一定にするため、各ＶＣＤセルの入出力端子にはバッファが接続されている。
【００４１】
遅延部５２は、最終段のＶＣＤセル５４１４から出力されたクロック信号ＢＣＫＰがＶＣＤＬバッファ部５５を経た後のクロック信号を入力し、この入力したクロック信号に対して所定量の遅延を与えてクロック信号ＦＦＢ.ＣＬＫとして出力する。遅延制御部５３は、初段のＶＣＤセル５４１に入力されるクロック信号ＲＣＫＰがＶＣＤＬバッファ部５５を経た後のクロック信号Ｆｒｅｆ.ＣＬＫを入力するとともに、遅延部５２から出力されるクロック信号ＦＦＢ.ＣＬＫをも入力して、これら入力したクロック信号Ｆｒｅｆ.ＣＬＫおよびクロック信号ＦＦＢ.ＣＬＫそれぞれの位相が互いに一致するように、ＶＣＤＬ部５１における遅延量（すなわち、１４個のＶＣＤセル５４１〜５４１４それぞれにおける遅延量）を制御する。
【００４２】
ここで、ＶＣＤＬバッファ部５５においてクロック信号が被る遅延の時間をτ５５とする。遅延部５２においてクロック信号が被る遅延の時間をτ５２とする。この遅延時間τ５２は、入力バッファ部３２における遅延時間τ３２と出力バッファ部４２における遅延時間τ４２との和に等しくなるように設定される。
【００４３】
位相調整回路５０における各信号のタイミングは図８に示されるようになる。初段のＶＣＤセル５４１に入力されるクロック信号ＲＣＫＰに対し、ＶＣＤＬバッファ部５５から出力されるクロック信号ＦＲｅｆ.ＣＬＫは、ＶＣＤＬバッファ部５５における遅延時間τ５５だけ遅れる。最終段のＶＣＤセル５４１４から出力されるクロック信号ＢＣＫＰに対し、遅延部５２から出力されるクロック信号ＦＦＢ.ＣＬＫは、ＶＣＤＬバッファ部５５および遅延部５２それぞれにおける遅延時間の和(τ５５＋τ５２)だけ遅れる。クロック信号ＦＲｅｆ.ＣＬＫおよびクロック信号ＦＦＢ.ＣＬＫそれぞれの位相が互いに一致するように遅延制御部５３により制御される。
【００４４】
なお、ここで説明した位相調整回路５０では、クロック信号ＲＣＫＰおよびクロック信号ＢＣＫＰを用いて両信号の位相差を調整したが、クロック信号ＲＣＫＭおよびクロック信号ＢＣＫＭを用いて両信号の位相差を調整してもよい。
【００４５】
このような遅延制御部５３による制御により、初段のＶＣＤセル５４１に入力されるクロック信号ＲＣＫＰ／ＲＣＫＭに対し、最終段のＶＣＤセル５４１４から出力されるクロック信号ＢＣＫＰ／ＢＣＫＭは、時間τ５２だけ進んだものとなる。位相調整回路５０により生成されたクロック信号ＢＣＫＰ／ＢＣＫＭは、サンプリングクロック信号生成回路４０に入力される。
【００４６】
図９に示されるように、サンプリングクロック信号生成回路４０に含まれるＶＣＤＬ部４１は、各々遅延量が可変である１７個のＶＣＤセル４４１〜４４１７が順に縦続接続されて構成されていて、クロック信号ＢＣＫＰ／ＢＣＫＭを初段のＶＣＤセル４４１に入力する。１７個のＶＣＤセル４４１〜４４１７それぞれの負荷を一定にするため、各ＶＣＤセルの入出力端子にはバッファが接続されている。
【００４７】
遅延制御部４３は、ＶＣＤＬ部４１中の第２段のＶＣＤセル４４２から出力されるクロック信号ＢＰ０がＶＣＤＬバッファ部４５を経た後のクロック信号ＢＲｅｆ.ＣＬＫを入力するとともに、ＶＣＤＬ部４１中の第１６段のＶＣＤセル４４１６から出力されるクロック信号ＢＰ００がＶＣＤＬバッファ部４５を経た後のクロック信号ＢＦＢ.ＣＬＫを入力する。そして、遅延制御部４３は、これら入力したクロック信号ＢＲｅｆ.ＣＬＫおよびクロック信号ＢＦＢ.ＣＬＫそれぞれの位相が互いに一致するように、ＶＣＤＬ部４１における遅延量（すなわち、１７個のＶＣＤセル４４１〜４４１７それぞれにおける遅延量）を制御する。
【００４８】
出力バッファ部４２は、各ＶＣＤセルからのクロック信号を取り出す為のＶＣＤＬバッファ部４５と、この取り出したクロック信号を各サンプラブロック回路３０ｎへサンプリングクロック信号ＰＰ０〜ＰＰ６として出力するバッファとで構成され、この遅延時間がτ４２である。
【００４９】
第３段のＶＣＤセル４４３から出力されるクロック信号Ｐ０が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ０となる。第５段のＶＣＤセル４４５から出力されるクロック信号Ｐ６が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ６となる。第７段のＶＣＤセル４４７から出力されるクロック信号Ｐ５が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ５となる。第９段のＶＣＤセル４４９から出力されるクロック信号Ｐ４が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ４となる。第１１段のＶＣＤセル４４１１から出力されるクロック信号Ｐ３が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ３となる。第１３段のＶＣＤセル４４１３から出力されるクロック信号Ｐ２が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ２となる。また、第１５段のＶＣＤセル４４１５から出力されるクロック信号Ｐ１が出力バッファ部４２を経たものがサンプリングクロック信号ＰＰ１となる。
【００５０】
ここで、ＶＣＤＬバッファ部４５においてクロック信号が被る遅延の時間をτ４５とする。１７個のＶＣＤセル４４１〜４４１７それぞれにおいてクロック信号が被る遅延の時間をτ４４とする。
【００５１】
サンプリングクロック信号生成回路４０における各信号のタイミングは図１０に示されるようになる。遅延制御部４３において互いに位相比較される２つのクロック信号ＢＰ０およびクロック信号ＢＰ００については、前者のクロック信号ＢＰ０が１４個のＶＣＤセル４４３〜４４１６を経たものが後者のクロック信号ＢＰ００となり、また、両者の位相が互いに一致するように制御される。このことから、１７個のＶＣＤセル４４１〜４４１７それぞれにおける遅延時間τ４４はＴ／１４とされる。
【００５２】
したがって、初段のＶＣＤセル４４１に入力されるクロック信号ＢＣＫＰに対し、第３段のＶＣＤセル４４３から出力されるクロック信号Ｐ０は遅延時間３Ｔ／１４だけ遅れ、また、このクロック信号Ｐ０が出力バッファ部４２を経た後のサンプリングクロック信号ＰＰ０は遅延時間(３Ｔ／１４＋τ４２)だけ遅れる。このサンプリングクロック信号ＰＰ０の立ち上がりタイミング以降、Ｔ／７の時間間隔で、サンプリングクロック信号ＰＰ６，ＰＰ５，ＰＰ４，ＰＰ３，ＰＰ２，ＰＰ１が順次に立ち上がる。
【００５３】
各サンプラブロック回路３０ｎのサンプラ部３１における各信号のタイミングは図１１に示されるようになる。サンプリングクロック信号生成回路４０から出力されるサンプリングクロック信号ＰＰ０〜ＰＰ６は、入力バッファ部３２を経てサンプリングクロック信号ＳＣ０〜ＳＣ６としてサンプラ部３１に入力される。サンプリングクロック信号生成回路４０から出力されるサンプリングクロック信号ＰＰ０に対し、サンプラ部３１に入力されるサンプリングクロック信号ＳＣ０は、入力バッファ部３２における遅延時間τ３２だけ遅れる。したがって、サンプリングクロック信号生成回路４０の初段のＶＣＤセル４４１に入力されるクロック信号ＢＣＫＰに対し、サンプラ部３１に入力されるサンプリングクロック信号ＳＣ０は、遅延時間(３Ｔ／１４＋τ４２＋τ３２)だけ遅れる。
【００５４】
前述したように、位相調整回路５０に入力されるクロック信号ＲＣＫＰ／ＲＣＫＭに対し、位相調整回路５０から出力されてサンプリングクロック信号生成回路４０に入力されるクロック信号ＢＣＫＰ／ＢＣＫＭは、遅延部５２における遅延時間τ５２だけ進んだものとなっている。また、この遅延時間τ５２は、入力バッファ部３２における遅延時間τ３２と出力バッファ部４２における遅延時間τ４２との和に等しくなるように設定される。すなわち、「τ５２＝τ４２＋τ３２」なる関係がある。
【００５５】
以上のことから、受信バッファ部１０から出力されて位相調整回路５０に入力されるクロック信号ＲＣＫＰ／ＲＣＫＭに対し、サンプラ部３１に入力されるサンプリングクロック信号ＳＣ０は、入力バッファ部３２における遅延時間τ３２と出力バッファ部４２における遅延時間τ４２とが相殺されて遅延時間３Ｔ／１４だけ遅れることになる。
【００５６】
ＬＶＤＳにおける受信に関するタイミング仕様の典型値では、クロック信号の立ち上がりタイミングで、シリアルデータ信号のデータはビット２からビット１へ遷移する。したがって、受信バッファ部１０から出力されて位相調整回路５０に入力されるクロック信号ＲＣＫＰの立ち上がりタイミングで、受信バッファ部１０から出力されてサンプラ部３１に入力されるシリアルデータ信号のデータはビット２からビット１へ遷移する。
【００５７】
したがって、ＬＶＤＳにおけるシリアルデータ信号のデータは、Ｔ／７の時間間隔で順次に遷移するので、クロック信号ＲＣＫＰから３Ｔ／１４だけ遅れたサンプリングクロック信号ＳＣ０の立ち上がりタイミングは、サンプラ部３１に入力されるシリアルデータ信号のビット０のデータウィンドウの中央に位置することになる。、そして、このサンプリングクロック信号ＳＣ０の立ち上がりタイミング以降、Ｔ／７の時間間隔で、サンプリングクロック信号ＳＣ６，ＳＣ５，ＳＣ４，ＳＣ３，ＳＣ２，ＳＣ１が順次に立ち上がるので、サンプラ部３１に入力されるサンプリングクロック信号ＳＣ０〜ＳＣ６の立ち上がりタイミングは、サンプラ部３１に入力されるシリアルデータ信号の各ビットのデータウィンドウの中央に位置する。これは、各サンプラブロック回路３０ｎにおけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンが最大となる位置である。
【００５８】
このように、受信バッファ部１０とサンプリングクロック信号生成回路４０との間に位相調整回路５０が設けられ、この位相調整回路５０によりクロック信号の位相が時間τ５２だけ進む。そして、この時間τ５２は、入力バッファ部３２における遅延時間τ３２と出力バッファ部４２における遅延時間τ４２との和に等しくなるように設定される。すなわち、位相調整回路５０におけるクロック信号の位相調整量は、入力バッファ部３２における遅延時間τ３２と出力バッファ部４２における遅延時間τ４２との和を相殺するものとなっている。これにより、本実施形態では、比較例で必要としていた遅延回路２００〜２０Ｎが不要となる一方で、理想的なサンプリングタイミングが得られることになり、高速のシリアルデータ信号を受信することが容易となる。
【００５９】
また、本実施形態では、比較例で必要としていた遅延回路２００〜２０Ｎが不要となることから、消費電力の削減という効果もあり、また、以下に説明するようにサンプリングタイミングのチャネル間バラツキの調整が容易であるという効果もある。
【００６０】
本実施形態では、位相調整回路５０およびサンプリングクロック信号生成回路４０により生成されるサンプリングクロック信号が用いられることにより、チャネル間のサンプリングタイミングのバラツキが容易に調整され得る。すなわち、半導体基板上での実際のレイアウトでは、サンプリングクロック信号生成回路４０から各サンプラブロック回路３０ｎまでサンプリングクロック信号の配線が引かれることになり、各チャネル間のサンプリングタイミングにはバラツキが生じる。これに対して、本実施形態では、サンプリングタイミングがクロック側のみで調整されるので、サンプリングタイミングのバラツキ調整は、各サンプラブロック回路３０ｎにおいて入力バッファ部３２とサンプラ部３１との間で行われればよい。したがって、本実施形態では、クロック側のみでタイミングが調整されるので、バラツキに対する調整は容易になる。
【図面の簡単な説明】
【００６１】
【図１】ＬＶＤＳ受信の際のシリアルデータ信号およびクロック信号のタイミングを示す図である。
【図２】ＬＶＤＳ受信の際のシリアルデータ信号における各ビット間の遷移タイミングとクロック信号の立ち上がりタイミングとの間の時間差について纏めた図表である。
【図３】比較例の受信装置９の全体構成図である。
【図４】比較例の受信装置９の動作を説明するタイミングチャートである。
【図５】比較例の受信装置９の動作を説明するタイミングチャートである。
【図６】本実施形態の受信装置１の全体構成図である。
【図７】本実施形態の受信装置１の位相調整回路５０の構成図である。
【図８】本実施形態の受信装置１の動作を説明するタイミングチャートである。
【図９】本実施形態の受信装置１のサンプリングクロック信号生成回路４０の構成図である。
【図１０】本実施形態の受信装置１の動作を説明するタイミングチャートである。
【図１１】本実施形態の受信装置１の動作を説明するタイミングチャートである。
【符号の説明】
【００６２】
１…受信装置、１０…受信バッファ部、３００〜３０Ｎ…サンプラブロック回路、３１…サンプラ部、３２…入力バッファ部、４０…サンプリングクロック信号生成回路、４１…ＶＣＤＬ部、４２…出力バッファ部、４３…遅延制御部、５０…位相調整回路、５１…ＶＣＤＬ部、５２…遅延部、５３…遅延制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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