(57)【要約】【課題】  従来の絶縁ゲート型半導体素子の駆動装置では、ターンオン時に発生するサージを抑えるためにゲート抵抗を大きくしていたが、スイッチング損失が増大する問題があった。【解決手段】  第１ドリフト層２２より高不純物濃度のｎ型の第２ドリフト層２３と、ｐ型のベース層２４と、エミッタ層２５が形成されたメインセル領域Ｒｍと形成されないダミーセル領域Ｒｄとを区画する第１トレンチ３１ａと、メインセル領域内の第２トレンチ３１ｂと、第１トレンチ内の第１ゲート電極１１ａと、第２トレンチ内の第２ゲート電極１１ｂ等とを備えた半導体素子の駆動装置であって、第１ゲート電極にゲート駆動信号を印加する第１ゲート駆動回路５２ａと、第２ゲート電極にゲート駆動信号を印加する第２ゲート駆動回路５２ｂと、第１ゲート電極へのゲート駆動信号の印加開始時刻を第２ゲート電極へのゲート駆動信号の印加開始時刻よりも遅延させる遅延手段５３とを備える。【選択図】  図１
2008305956.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ電極と、
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の第１ドリフト層と、
前記第１ドリフト層上に形成され、該第１ドリフト層よりも高不純物濃度である第２導電型の第２ドリフト層と、
前記第２ドリフト層上に形成される第１導電型のベース層と、
前記ベース層に形成された第２導電型のエミッタ層と、
前記エミッタ層上に形成されたエミッタ電極と、
前記エミッタ層が形成された領域となるメインセル領域と、前記エミッタ層が形成されない領域となるダミーセル領域とを区画する１または複数の第１トレンチと、
前記メインセル領域内に形成される１または複数の第２トレンチと、
前記第１トレンチ内に形成され、絶縁膜を介して少なくとも前記第２ドリフト層およびベース層と接する第１ゲート電極と、
前記第２トレンチ内に形成され、絶縁膜を介して前記エミッタ層、第２ドリフト層、およびベース層と接する第２ゲート電極と、
を備えた絶縁ゲート型半導体素子の駆動装置であって、
前記第１ゲート電極にゲート駆動信号を印加する第１ゲート駆動手段と、
前記第２ゲート電極にゲート駆動信号を印加する第２ゲート駆動手段と、
前記第１ゲート駆動手段からのゲート駆動信号の前記第１ゲート電極への印加開始時刻を、前記第２ゲート駆動手段からのゲート駆動信号の前記第２ゲート電極への印加開始時刻よりも遅延させる遅延手段とを備える、
ことを特徴とする絶縁ゲート型半導体素子の駆動装置。
【請求項２】
前記遅延手段は、
前記絶縁ゲート型半導体素子のコレクタ電極とエミッタ電極との間の電圧を検出する検出手段を備え、
前記検出手段による検出電圧値が予め設定された所定値以下になると、前記第１ゲート電極へのゲート駆動信号の印加を開始する、
ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子の駆動装置。
【請求項３】
コレクタ電極と、
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の第１ドリフト層と、
前記第１ドリフト層上に形成され、該第１ドリフト層よりも高不純物濃度である第２導電型の第２ドリフト層と、
前記第２ドリフト層上に形成される第１導電型のベース層と、
前記ベース層に形成された第２導電型のエミッタ層と、
前記エミッタ層上に形成されたエミッタ電極と、
前記エミッタ層が形成された領域となるメインセル領域と、前記エミッタ層が形成されない領域となるダミーセル領域とを区画する１または複数の第１トレンチと、
前記メインセル領域内に形成される１または複数の第２トレンチと、
前記第１トレンチ内に形成され、絶縁膜を介して少なくとも前記第２ドリフト層およびベース層と接する第１ゲート電極と、
前記第２トレンチ内に形成され、絶縁膜を介して前記エミッタ層、第２ドリフト層、およびベース層と接する第２ゲート電極と、
を備えた絶縁ゲート型半導体素子の駆動装置であって、
前記第１ゲート電極にゲート駆動信号を印加する第１ゲート駆動手段と、
前記第２ゲート電極にゲート駆動信号を印加する第２ゲート駆動手段と、
前記第１ゲート電極と前記エミッタ電極との間に介装されるコンデンサとを備える、
ことを特徴とする絶縁ゲート型半導体素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層を備えた絶縁ゲート型半導体素子のターンオン時に発生するサージと損失を抑える技術に関する。
【背景技術】
【０００２】
近年、ハイブリッド車両に用いられる、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子等により構成されたインバータ装置においては、小型化および低損失化が強く要請されており、高耐圧化や大電流化を図るとともに低損失化等の性能改善が行われてきている。
低損失化を実現するＩＧＢＴ素子としては、例えば特許文献１に記載されるＣＳＴＢＴ（Carrier Stored Trench-Gate Bipolar Transistor）素子のように、キャリア蓄積層を備えたものがある。
【０００３】
また、前記ＣＳＴＢＴ素子は、例えば図７に示すように、コレクタ電極１１２と、ｐ型に構成されるコレクタ層１２１と、前記コレクタ層１２１上に形成されたｎ型の第１ドリフト層１２２と、前記第１ドリフト層１２２上に形成され、該第１ドリフト層１２２よりも高不純物濃度であるｎ型の第２ドリフト層１２３と、前記第２ドリフト層１２３上に形成されるｐ型のベース層１２４と、前記ベース層１２４に形成されたｎ型のエミッタ層１２５と、前記エミッタ層１２５上に形成されたエミッタ電極１１３と、前記エミッタ層１２５が形成された領域となるメインセル領域Ｒｍと、前記エミッタ層１２５が形成されない領域となるダミーセル領域Ｒｄとを区画する第１トレンチ１３１ａと、前記メインセル領域Ｒｍ内に形成される第２トレンチ１３１ｂと、前記第１トレンチ１３１ａ内に形成され、絶縁膜１３２を介して少なくとも前記第２ドリフト層１２３およびベース層１２４と接する第１ゲート電極１１１ａと、前記第２トレンチ１３１ｂ内に形成され、絶縁膜１３２を介して前記エミッタ層１２５、第２ドリフト層１２４、およびベース層１２３と接する第２ゲート電極１１１ｂとを備えている。
【０００４】
このように構成されるＣＳＴＢＴ素子においては、前記コレクタ層１２１から注入された正孔（ホール）は、不純物濃度が高濃度に構成され前記正孔に対して抵抗として作用する前記第２ドリフト層１２３により、前記エミッタ電極１１３への排出が制限され、前記エミッタ層１２５からの電子の注入効率が向上することとなる。
これにより、前記第１ドリフト層１２２の伝導度変調が促進されてオン抵抗が低下し、ＣＳＴＢＴ素子の損失低減を図ることが可能となっている。
【０００５】
ここで、前記ＣＳＴＢＴ素子等のＩＧＢＴ素子においては、一般的にターンオン時にスイッチングサージが発生することがあり、このサージの発生はコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）の大きさに依存するものとなっている。
【０００６】
このコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）の大きさに依存するサージ発生の理由について詳しく説明すると、次のようになる。
図８には、３相モータを駆動するインバータ装置を構成する複数対の上下ＩＧＢＴ素子Ｑ１・Ｑ２のうちの一対を示しており、該上下ＩＧＢＴ素子Ｑ１・Ｑ２はそれぞれ上下駆動回路を備えている。なお、図８においてＬ１・Ｌ２は、それぞれバスバーのインダクタ成分を示している。
このように構成されるインバータ装置における下ＩＧＢＴＱ２のターンオン動作について説明すると、まず図８に示す状態においては、下駆動装置のスイッチＳＷａがオフしてスイッチＳＷｂがオンしており、下ＩＧＢＴＱ２がオフされているため、モータ電流が全て上ＩＧＢＴＱ１の上ダイオードＤ１に流れる転流状態となっている。
次に、図９に示すように、前記スイッチＳＷｂをオフしてスイッチＳＷａをオンすると、下ＩＧＢＴＱ２のゲート電極に充電電流が流れ込み、下ＩＧＢＴＱ２が次第にオン状態に遷移していく。このように、下ＩＧＢＴＱ２がオンされることにより該下ＩＧＢＴＱ２にコレクタ電流が流れ始めることとなり、前記ダイオードＤ１に流れる電流が減少していく。
つまり、図１１に示すように、下ＩＧＢＴＱ２のゲート電圧Ｖｇｅが上昇して、コレクタ電流Ｉｃｅが増加するとともに、コレクタエミッタ電圧Ｖｃｅ（図９におけるＡ点の電位）が電源電位から低下していく。
その後、図１０に示すように、下ＩＧＢＴＱ２が完全にオンして、前記モータ電流の全てが下ＩＧＢＴＱ２に流れるようになり、ダイオードＤ１に流れる電流がゼロとなって（図１０におけるＡ点の電位が接地電位まで低下する）ターンオンが終了する。
【０００７】
前記下ＩＧＢＴＱ２はターンオン時にはこのような動作を行うが、この場合、前記下ＩＧＢＴＱ２のゲート電極への充電が急速になされるほど、前記コレクタ電流Ｉｃｅが急速に上昇することとなるため、その変化率（ｄＩｃｅ／ｄｔ）が大きくなる。
前記コレクタ電流Ｉｃｅの変化率（ｄＩｃｅ／ｄｔ）が大きくなると、前記インダクタ成分Ｌ１に発生する逆起電力（ＶＬ１＝−Ｌ１×（ｄＩｃｅ／ｄｔ））が大きくなって、前記ダイオードＤ１のアノードとカソードとの間に発生するサージ電圧が大きくなる。
このように、ターンオン時に下ＩＧＢＴＱ２のコレクタ電流Ｉｃｅの変化率（ｄＩｃｅ／ｄｔ）が大きくなることにより、サージ電圧が発生することとなっている。
【０００８】
また、下ＩＧＢＴＱ２のターンオフ動作について説明すると、まず、図１２に示す状態においては、下駆動装置のスイッチＳＷａがオンするとともにスイッチＳＷｂがオフしており、下ＩＧＢＴＱ２がオンしているため、モータ電流が全て下ＩＧＢＴＱ２に流れている状態となっており、前記Ａ点の電位は略接地電位となっている。
この状態から、図１３に示すように、前記スイッチＳＷａをオフするとともにスイッチＳＷｂをオンすると、下ＩＧＢＴＱ２のゲート電極に蓄積されていた電荷が、該下ＩＧＢＴＱ２のゲート容量と下駆動回路の抵抗Ｒｂとの時定数に応じて放電される。これにより、下ＩＧＢＴＱ２が次第にオフ状態に遷移していき、該下ＩＧＢＴＱ２のコレクタ電流が減少していく。
つまり、図１５に示すように、下ＩＧＢＴＱ２のゲート電圧Ｖｇｅが下降して、コレクタ電流Ｉｃｅが減少するとともに、コレクタエミッタ電圧Ｖｃｅ（図１３におけるＡ点の電位）が接地電位から上昇していく。
その後、図１４に示すように、下ＩＧＢＴＱ２が完全にオフして、前記モータ電流の全てが上ＩＧＢＴＱ１のダイオードＤ１に転流し、前記Ａ点の電位が略電源電位まで上昇する。
【０００９】
ここで、前記時定数が小さいと、すなわち下ＩＧＢＴＱ２のゲート電極に蓄積された電荷の放出速度が速いと、前記コレクタ電流Ｉｃｅが急速に減少することとなるため、その変化率（ｄＩｃｅ／ｄｔ）が大きくなる。
前記コレクタ電流Ｉｃｅの変化率（ｄＩｃｅ／ｄｔ）が大きくなると、前記インダクタ成分Ｌ２に発生する逆起電力（ＶＬ２＝−Ｌ２×（ｄＩｃｅ／ｄｔ））が大きくなって、
下ＩＧＢＴＱ２のコレクタ−エミッタ間に発生するサージ電圧が大きくなる。
【００１０】
このように、サージの発生はコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）の大きさに依存しており、コレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）が大きくなると発生するサージ電圧が大きくなるが、このサージ電圧は、例えばゲート抵抗（ターンオン時においてはＲａ、ターンオフ時においてはＲｂ）を大きくして、前記コレクタ電流Ｉｃｅの変化率（ｄＩｃｅ／ｄｔ）を小さくすることで減少させることができる。
しかし、単純にゲート抵抗を大きくしてコレクタ電流Ｉｃｅの変化率（ｄＩｃｅ／ｄｔ）を小さくした場合には、下ＩＧＢＴＱ２のスイッチング損失が増大することとなってしまう。
【特許文献１】特開２００４−１５３１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のように、損失低減を図るために用いられるＣＳＴＢＴ素子においては、短絡耐量向上を目的として前記ダミーセル領域Ｒｄを局所的に分散配置しているが、ターンオン時に前記第２ドリフト層１２３の影響により、該ダミーセル領域Ｒｄで正孔キャリアが前記第１ドリフト層１２２とゲート電極１１１ａとの界面に多量に蓄積され、該ゲート電極１１１ａ内に負電荷が生じることとなる。
この正孔キャリアと負電荷とにより微分容量が生じ、ゲート電位が変動することとなり、ターンオン時におけるコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）が大きくなる。
そして、ターンオン時に発生するサージは、前述のようにコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）の大きさに依存性があるため、コレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）が大きくなることで、サージが発生することとなる。
このサージの発生は、前述のように、ゲート抵抗を大きくすることで抑えることができるが、単純にゲート抵抗を大きくしてコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）を小さくした場合にはスイッチング損失が増大するため、損失低減を図ることを目的として用いたＣＳＴＢＴ素子の効果が薄れてしまうこととなる。
【００１２】
そこで、本発明においては、蓄積電荷が要因となって生じるサージの発生を抑えることができる、電荷蓄積層を備えた絶縁ゲート型半導体素子の駆動装置を提供するものである。
【課題を解決するための手段】
【００１３】
上記課題を解決する絶縁ゲート型半導体素子の駆動装置は、以下の特徴を有する。
即ち、請求項１記載の如く、絶縁ゲート型半導体素子の駆動装置は、コレクタ電極と、第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型の第１ドリフト層と、前記第１ドリフト層上に形成され、該第１ドリフト層よりも高不純物濃度である第２導電型の第２ドリフト層と、前記第２ドリフト層上に形成される第１導電型のベース層と、前記ベース層に形成された第２導電型のエミッタ層と、前記エミッタ層上に形成されたエミッタ電極と、前記エミッタ層が形成された領域となるメインセル領域と、前記エミッタ層が形成されない領域となるダミーセル領域とを区画する１または複数の第１トレンチと、前記メインセル領域内に形成される１または複数の第２トレンチと、前記第１トレンチ内に形成され、絶縁膜を介して少なくとも前記第２ドリフト層およびベース層と接する第１ゲート電極と、前記第２トレンチ内に形成され、絶縁膜を介して前記エミッタ層、第２ドリフト層、およびベース層と接する第２ゲート電極と、を備えた絶縁ゲート型半導体素子の駆動装置であって、前記第１ゲート電極にゲート駆動信号を印加する第１ゲート駆動手段と、前記第２ゲート電極にゲート駆動信号を印加する第２ゲート駆動手段と、前記第１ゲート駆動手段からのゲート駆動信号の前記第１ゲート電極への印加開始時刻を、前記第２ゲート駆動手段からのゲート駆動信号の前記第２ゲート電極への印加開始時刻よりも遅延させる遅延手段とを備える。
これにより、ダミーセル領域の第１トレンチ付近に蓄積された正孔キャリアとゲート電極内に生じた負電荷とにより微分容量が発生したとしても、コレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）に対する寄与が非常に小さくなり、コレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）の急激な変動が抑えられるため、ターンオン動作時におけるサージの発生を抑制することができる。
【００１４】
また、請求項２記載の如く、前記遅延手段は、前記絶縁ゲート型半導体素子のコレクタ電極とエミッタ電極との間の電圧を検出する検出手段を備え、前記検出手段による検出電圧値が予め設定された所定値以下になると、前記第１ゲート電極へのゲート駆動信号の印加を開始する。
これにより、遅延手段として、遅延時間が固定値となるタイマを用いた場合に比べて、電圧値や電流値のばらつきによる変動に依存することがないため、確実にサージを抑制することが可能となる。
【００１５】
また、請求項３記載の如く、絶縁ゲート型半導体素子の駆動装置コレクタ電極と、第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型の第１ドリフト層と、前記第１ドリフト層上に形成され、該第１ドリフト層よりも高不純物濃度である第２導電型の第２ドリフト層と、前記第２ドリフト層上に形成される第１導電型のベース層と、前記ベース層に形成された第２導電型のエミッタ層と、前記エミッタ層上に形成されたエミッタ電極と、前記エミッタ層が形成された領域となるメインセル領域と、前記エミッタ層が形成されない領域となるダミーセル領域とを区画する１または複数の第１トレンチと、前記メインセル領域内に形成される１または複数の第２トレンチと、前記第１トレンチ内に形成され、絶縁膜を介して少なくとも前記第２ドリフト層およびベース層と接する第１ゲート電極と、前記第２トレンチ内に形成され、絶縁膜を介して前記エミッタ層、第２ドリフト層、およびベース層と接する第２ゲート電極と、を備えた絶縁ゲート型半導体素子の駆動装置であって、前記第１ゲート電極にゲート駆動信号を印加する第１ゲート駆動手段と、前記第２ゲート電極にゲート駆動信号を印加する第２ゲート駆動手段と、前記第１ゲート電極と前記エミッタ電極との間に介装されるコンデンサとを備える。
これにより、前記第１ゲート駆動手段側からみた、ダミーセル領域に構成される半導体素子における正孔キャリア蓄積による第１トレンチ付近に発生する微分容量が小さくなる。従って、ターンオン作動時におけるゲート電圧の変化を小さくすることができ、ターンオン作動時におけるサージの発生を抑えることが可能となる。
【発明の効果】
【００１６】
本発明によれば、電荷蓄積層を備えた半導体装置のターンオン動作時における、蓄積電荷が要因となって生じるコレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）の急激な変動を抑えることができ、ターンオン作動時におけるサージの発生を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
図１に示す半導体装置は、例えばハイブリッド車両に用いられるインバータ装置を構成する半導体装置であり、ＣＳＴＢＴ素子に構成される半導体素子１と、該半導体素子１を駆動するための駆動装置５０とを備えている。
【００１８】
前記半導体素子１は、コレクタ電極１２と、ｐ型に構成されるコレクタ層２１と、前記コレクタ層２１上に形成されたｎ型の第１ドリフト層２２と、前記第１ドリフト層２２上に形成され、該第１ドリフト層２２よりも高不純物濃度の層に構成されるｎ型の第２ドリフト層２３と、前記第２ドリフト層２３上に形成されるｐ型のベース層２４と、前記ベース層２４に形成されたｎ型のエミッタ層２５と、前記エミッタ層２５上に形成されたエミッタ電極１３と、前記エミッタ層２５が形成された領域となるメインセル領域Ｒｍと前記エミッタ層２５が形成されない領域となるダミーセル領域Ｒｄとを区画する第１トレンチ３１ａと、前記メインセル領域Ｒｍ内に形成される第２トレンチ３１ｂと、前記第１トレンチ３１ａ内に形成され、絶縁膜３２を介して少なくとも前記第２ドリフト層２３およびベース層２４と接する第１ゲート電極１１ａと、前記第２トレンチ３１ｂ内に形成され、絶縁膜３２を介して前記エミッタ層２５、第２ドリフト層２４、およびベース層２３と接する第２ゲート電極１１ｂとを備えている。
【００１９】
また、図２に示すように、前記半導体素子１には、前記第１ゲート電極１１ａを有する第１ＩＧＢＴ素子１ａ、および前記第２ゲート電極１１ｂを有する第２ＩＧＢＴ素子１ｂが構成されている。
前記駆動装置５０は、前記半導体素子１を駆動するための駆動制御信号が入力される駆動制御回路５１と、該駆動制御回路５１により制御され、前記第１ＩＧＢＴ素子１ａを駆動する第１ゲート駆動回路５２ａと、前記駆動制御回路５１により制御され、前記第２ＩＧＢＴ素子１ｂを駆動する第２ゲート駆動回路５２ｂとを備えている。
前記第１ゲート駆動回路５２ａは、前記第１ＩＧＢＴ素子１ａのターンオン動作時にオンする第１スイッチング素子ＳＷ１と、前記第１ＩＧＢＴ素子１ａのターンオフ動作時にオンする第２スイッチング素子ＳＷ２とを備えており、前記第２ゲート駆動回路５２ｂは、前記第２ＩＧＢＴ素子１ｂのターンオン動作時にオンする第１スイッチング素子ＳＷ１’と、前記第２ＩＧＢＴ素子１ｂのターンオフ動作時にオンする第２スイッチング素子ＳＷ２’とを備えている。
【００２０】
前記第１ゲート駆動回路５２ａの第１スイッチング素子ＳＷ１と、前記第１ＩＧＢＴ素子１ａの第１ゲート電極１１ａとの間にはゲート抵抗Ｒ１が介装され、第２スイッチング素子ＳＷ２と、前記第１ＩＧＢＴ素子１ａの第１ゲート電極１１ａとの間にはゲート抵抗Ｒ２が介装されている。
前記第２ゲート駆動回路５２ｂの第１スイッチング素子ＳＷ１’と、前記第２ＩＧＢＴ素子１ｂの第２ゲート電極１１ｂとの間にはゲート抵抗Ｒ１’が介装され、第２スイッチング素子ＳＷ２’と、前記第２ＩＧＢＴ素子１ｂの第２ゲート電極１１ｂとの間にはゲート抵抗Ｒ２’が介装されている。
【００２１】
さらに、前記駆動装置５０は、半導体素子１のターンオン動作時に、第１ゲート駆動回路５２ａからの第１ＩＧＢＴ素子１ａに対するゲート駆動信号の印加開始時刻を、第２ゲート駆動回路５２ｂからの第２ＩＧＢＴ素子１ｂに対するゲート駆動信号の印加開始時刻よりも遅延させるための手段である遅延回路５３を備えている。
【００２２】
前記遅延回路５３は、前記メインセル領域Ｒｍに構成される第２ＩＧＢＴ素子１ｂのコレクタ電極−エミッタ電極間の電圧と予め定められた所定の電圧とを比較するコンパレータ５３ａと、該コンパレータ５３ａの出力信号と、前記駆動制御回路５１から出力されるゲート駆動信号との両方が入力されたときに、ゲート駆動信号を第１ゲート駆動回路５２ａの第１スイッチング素子ＳＷ１に入力するアンド回路５３ａとを備えている。
【００２３】
次に、このように構成される半導体装置の駆動装置５０による半導体素子１のターンオン時における動作説明を行う。
図３に示すように、まず、前記駆動制御回路５１からゲート駆動信号が出力されると、第２ゲート駆動回路５２ｂの第スイッチング素子ＳＷ１’がオンされ、前記第２ＩＧＢＴ素子１ｂのゲート電極１１ｂに第２ゲート駆動信号が印加されて、該第２ＩＧＢＴ素子１ｂがターンオン動作を開始する。
【００２４】
第２ＩＧＢＴ素子１ｂがターンオン動作を開始すると、ゲート電極１１ｂに充電電流が流れ込むため、第２ＩＧＢＴ素子１ｂのゲート電圧Ｖｇｅ２が上昇を開始し、ミラー電位まで上昇した後、所定時間略一定の電位を保持する。以降、このゲート電圧Ｖｇｅ２がミラー電位を保持している状態をミラー電位領域と呼ぶ。
このターンオン動作の開始時においては、前記第２ドリフト層２３による正孔キャリアが、前記ダミーセル領域Ｒｄの第１トレンチ１３１ａ付近にも蓄積されるが、第１ＩＧＢＴ素子１ａのゲート電極１１ａにはまだ第１ゲート駆動信号が印加されておらず、該第１ＩＧＢＴ素子１ａはオンしていないため、第１ＩＧＢＴ素子１ａにおいてはゲート電位の変動が発生しない。
また、ターンオン動作の開始後、第２ＩＧＢＴ素子１ｂがオンするため、該第２ＩＧＢＴ素子１ｂのコレクタエミッタ電圧Ｖｃｅ２が低下していく。
【００２５】
その後、ターンオン開始から所定時間が経過してコレクタエミッタ電圧Ｖｃｅ２が所定の値まで十分に低下すると、前記第１ＩＧＢＴ素子１ａのゲート電極１１ａに第１ゲート駆動信号が印加され、該第１ＩＧＢＴ素子１ａがオンする。
すなわち、前記遅延回路５３による遅延時間Ｔｄが、ターンオン動作開始からコレクタエミッタ電圧Ｖｃｅ２が十分に低下するまでの時間となるように設定されており、遅延回路５３による遅延時間の経過後に、前記ゲート電極１１ａに対して第１ゲート駆動信号が印加され、第１ＩＧＢＴ素子１ａがオンすることとなる。
【００２６】
このダミーセル領域Ｒｄの第１ＩＧＢＴ素子１ａがオンするときには、メインセル領域Ｒｍの第２ＩＧＢＴ素子１ｂにおいてはサージ発生に寄与するゲート電圧Ｖｇｅ２のミラー電位領域は経過しているため、その後にダミーセル領域Ｒｄの第１トレンチ１３１ａ付近に蓄積された正孔キャリアとゲート電極１１ａ内に生じた負電荷とにより微分容量が発生したとしても、コレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）に対する寄与は非常に小さく、ターンオン動作時におけるサージの発生が抑えられる。
【００２７】
また、第１ＩＧＢＴ素子１ａおよび第２ＩＧＢＴ素子１ｂの両方のターンオン動作が完了した後は、第２ドリフト層２３の寄与により伝導度変調が促進されることとなり、オン抵抗が小さくなって半導体装置の定常損失が低減される。
【００２８】
なお、本例においては、第１ゲート駆動回路５２ａからの第１ＩＧＢＴ素子１ａに対するゲート駆動信号の印加開始時刻を、第２ゲート駆動回路５２ｂからの第２ＩＧＢＴ素子１ｂに対するゲート駆動信号の印加開始時刻よりも遅延させるための手段として、第２ＩＧＢＴ素子１ｂのコレクタ電極−エミッタ電極間の電圧と予め定められた所定の電圧とを比較する前記遅延回路５３を用いたが、これに限るものではなく、タイマを用いて第１ＩＧＢＴ素子１ａに対するゲート駆動信号の印加開始時刻を、第２ＩＧＢＴ素子１ｂに対するゲート駆動信号の印加開始時刻よりも遅延させるように構成することもできる。
この場合、タイマにより設定する遅延時間は、ターンオン動作開始から前記第２ＩＧＢＴ素子１ｂのゲート電圧Ｖｇｅ２がミラー電位となるミラー電位領域から抜け出た後までの時間（例えば数μｓ）に設定することで、サージの発生を抑えることができる。
【００２９】
ただし、前記遅延回路５３を用いることで、遅延時間が固定値となるタイマを用いた場合に比べて、電圧値や電流値のばらつきによる変動に依存することがないため、確実にサージを抑制することが可能となる。
【００３０】
また、本半導体装置においては、前述のように遅延回路５３を設ける代わりに、前記第１ＩＧＢＴ素子１ａのゲート抵抗Ｒ１の抵抗値を、前記第２ＩＧＢＴ素子１ｂのゲート抵抗Ｒ１’の抵抗値よりも大きな抵抗値に構成することで、ターンオン動作時のサージ発生を抑制することができる。
つまり、図４に示すように、ダミーセル領域Ｒｄに構成される第１ＩＧＢＴ素子１ａのゲート抵抗Ｒ１の抵抗値をメインセル領域Ｒｍに構成される第２ＩＧＢＴ素子１ｂのゲート抵抗Ｒ１’の抵抗値よりも大きく構成することで、該第１ＩＧＢＴ素子１ａのゲート電極１１ａにおけるゲート電圧Ｖｇｅ１が急激に変動することを防止し、ダミーセル領域Ｒｄの第１トレンチ１３１ａ付近に発生した微分容量の、コレクタ電流の時間変化（ｄＩｃｅ／ｄｔ）に対する寄与が小さくなって、ターンオン動作時におけるサージの発生を抑えることができる。
【００３１】
さらに、本半導体装置においては、次のような構成によりサージの発生を抑制することもできる。
つまり、図５に示す半導体装置では、図２に示した半導体装置に備えられる遅延回路５３を設ける代わりに、前記第１ＩＧＢＴ素子１ａのゲート電極１１ａとエミッタ電極間にコンデンサＣを設けた構成となっている。
このコンデンサＣの容量は、第１ＩＧＢＴ素子１ａのゲート電極１１ａとエミッタ電極間に存在している寄生容量の大きさと同等、もしくは前記寄生容量よりも大きな容量に設定されている。
【００３２】
このように、第１ＩＧＢＴ素子１ａのゲート電極１１ａとエミッタ電極間にコンデンサＣを設けることにより、前記第１ゲート駆動回路５２ａ側からみた、第１ＩＧＢＴ素子１ａの正孔キャリア蓄積により前記第１トレンチ１３１ａ付近に発生する微分容量が小さくなる。これにより、図６に示すように、ターンオン作動時におけるゲート電極１１ａのゲート電圧Ｖｇｅ１の変化を小さくすることができ、ターンオン作動時におけるサージの発生を抑えることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】半導体素子および駆動装置を備えた半導体装置を示す側面断面図である。
【図２】半導体素子および駆動装置を備えた半導体装置を示す回路図である。
【図３】半導体装置のターンオン時における駆動タイミングチャートを示す図である。
【図４】半導体装置の第２の実施形態を示す側面断面図である。
【図５】半導体装置の第３の実施形態を示す回路図である。
【図６】半導体装置の第３の実施形態のターンオン時における駆動タイミングチャートを示す図である。
【図７】従来の半導体素子および駆動装置を備えた半導体装置を示す側面断面図である。
【図８】従来の半導体装置においてターンオン時にサージが発生する理由を説明するための第１の回路図である。
【図９】従来の半導体装置においてターンオン時にサージが発生する理由を説明するための第２の回路図である。
【図１０】従来の半導体装置においてターンオン時にサージが発生する理由を説明するための第３の回路図である。
【図１１】従来の半導体装置においてターンオン時にサージが発生する理由を説明するための駆動タイミングチャートを示す図である。
【図１２】従来の半導体装置においてターンオフ時にサージが発生する理由を説明するための第１の回路図である。
【図１３】従来の半導体装置においてターンオフ時にサージが発生する理由を説明するための第２の回路図である。
【図１４】従来の半導体装置においてターンオフ時にサージが発生する理由を説明するための第３の回路図である。
【図１５】従来の半導体装置においてターンオフ時にサージが発生する理由を説明するための駆動タイミングチャートを示す図である。
【符号の説明】
【００３４】
１    半導体素子
１ａ  第１ＩＧＢＴ素子
１ｂ  第２ＩＧＢＴ素子
１１ａ  第１ゲート電極
１１ｂ  第２ゲート電極
１２    コレクタ電極
１３    エミッタ電極
２１    コレクタ層
２２    第１ドリフト層２２
２３    第２ドリフト層
２４    ベース層
２５    エミッタ層
３１ａ  第１トレンチ
３１ｂ  第２トレンチ
３２    絶縁膜
５０    駆動装置
５１    駆動制御回路
５２ａ  第１ゲート駆動回路
５２ｂ  第２ゲート駆動回路
５３    遅延回路
Ｒｍ    メインセル領域
Ｒｄ    ダミーセル領域
Ｒ１・Ｒ２・Ｒ１’・Ｒ２’  ゲート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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