(57)【要約】【課題】レイアウトに制限を受けることなく、単位面積当たりの容量を増大することができる半導体装置を提供すること。【解決手段】ＤＲＡＭ領域１ａとロジック領域１ｂを混載する半導体装置において、ＤＲＡＭ領域１ａ及びロジック領域１ｂは、それぞれ、容量素子４ａ，４ｂを備える複数のセルを有し、容量素子４ａ，４ｂは、上部電極５ａ，５ｂ、下部電極７ａ，７ｂ、及び上部電極５ａ，５ｂと下部電極７ａ，７ｂに挟まれた誘電体膜６ａ，６ｂを有する。ＤＲＡＭ領域１ａにおいては、上部電極５ａと下部電極７ａのうち少なくとも一方は、セル毎に電気的に分離され、ロジック領域１ｂにおいては、上部電極５ｂ、下部電極７ｂ及び誘電体膜６ｂは、複数のセル間を連続するように延在している。【選択図】図１
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【特許請求の範囲】
【請求項１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）領域とロジック領域を混載する半導体装置であって、
前記ＤＲＡＭ領域及び前記ロジック領域は、それぞれ、容量素子を備える複数のセルを有し、
前記容量素子は、上部電極、下部電極、及び前記上部電極と前記下部電極に挟まれた誘電体膜を有し、
前記ロジック領域において、前記上部電極、前記下部電極及び前記誘電体膜は、前記複数のセル間を連続するように延在していることを特徴とする半導体装置。
【請求項２】
前記容量素子に電気的に接続されるトランジスタを有し、
前記ロジック領域において、前記トランジスタの数は、前記複数のセルの数より少ないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ロジック領域において、前記容量素子は、前記容量素子を貫通するコンタクトホールを有し、
前記コンタクトホールの内面に前記下部電極の端部が露出していないことを特徴とする請求項１又は２のいずれか一項に記載の半導体装置。
【請求項４】
前記コンタクトホールにおいて、前記下部電極の開口は、前記上部電極の開口より大きく、
前記下部電極の前記開口の内面は、前記誘電体膜及び前記上部電極で覆われていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記容量素子は、シリンダ型又は平行平板型の容量素子であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備える半導体装置に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）領域とロジック領域を混載する半導体装置に関する。
【背景技術】
【０００２】
１つの半導体チップにＤＲＡＭ領域とロジック領域を混載するｅＤＲＡＭ（embedded DRAM）において、ロジック領域の容量素子として、ＤＲＡＭ領域と同一構造の容量素子が形成されたものが知られている（例えば、特許文献１参照）。図６に、背景技術に係るｅＤＲＡＭにおけるＤＲＡＭ領域とロジック領域の断面図を示す。ＤＲＡＭ領域２１ａとロジック領域２１ｂは、誘電体膜２６ａ，２６ｂを上部電極２５ａ，２５ｂと下部電極２７ｂ，２７ｂで挟んだ同一構造のシリンダ型容量素子２４ａ，２４ｂが形成された複数のセルを備える。ＤＲＡＭ領域２１ａとロジック領域２１ｂにおいて、下部電極２７ａ，２７ｂは、１セル毎に分離して形成されている。そして、半導体基板３１ａ，３１ｂには、拡散領域３０ａ，３０ｂ及びゲート電極２９ａ，２９ｂを備えるトランジスタが各セル毎に形成され、各下部電極２７ａ，２７ｂと拡散領域３０ａ，３０ｂとはコンタクト２８ａ，２８ｂを通じて電気的に接続されている。
【０００３】
【特許文献１】特開２００３−１６８７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の高速化や低電源電圧化が進み、電源ノイズやソフトエラー対策等で大容量素子の需要が高まっている。しかしながら、図６に示すようなｅＤＲＡＭのロジック領域２１ｂにおけるシリンダ型容量素子２４ｂにおいては、各セルの側壁及び底面しか蓄電に利用できず、単位面積当たりの容量は小さい。そこで、ロジック領域において、容量を大きくするためには、容量素子の数を増やしたり、セルの深さを深くしたりする必要があるが、この場合、半導体チップの面積及び体積が増大することになる。また、セル毎にトランジスタを形成しなければならないため、半導体基板上のレイアウトは制限を受けることになる。さらに、容量素子が配置されている箇所には、ロジック回路の配線と半導体基板とを接続するコンタクトを配置することができないため、ロジック回路の配線も制限を受けることになる。
【０００５】
本発明の目的は、レイアウトに制限を受けることなく、単位面積当たりの容量を増大することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１視点によれば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）領域とロジック領域を混載する半導体装置であって、ＤＲＡＭ領域及びロジック領域は、それぞれ、容量素子を備える複数のセルを有し、容量素子は、上部電極、下部電極、及び上部電極と下部電極に挟まれた誘電体膜を有し、ロジック領域において、上部電極、下部電極及び誘電体膜は、複数のセル間を連続するように延在している半導体装置を提供する。
【０００７】
上記第１視点の好ましい形態によれば、本発明の半導体装置は、容量素子に電気的に接続されるトランジスタを有し、ロジック領域において、トランジスタの数は、複数のセルの数より少ない。
【０００８】
上記第１視点の好ましい形態によれば、ロジック領域において、容量素子は、容量素子を貫通するコンタクトホールを有し、コンタクトホールの内面に下部電極の端部が露出していない。さらに好ましい形態によれば、コンタクトホールにおいて、下部電極の開口は、上部電極の開口より大きく、下部電極の開口の内面は、誘電体膜及び上部電極で覆われている。
【０００９】
上記第１視点の好ましい形態によれば、容量素子は、シリンダ型又は平行平板型の容量素子である。
【発明の効果】
【００１０】
本発明の第１視点によれば、ロジック領域において、複数のセル間で、上部電極、下部電極及び誘電体膜を連続させることにより、ＤＲＡＭ領域においては蓄電に通常利用されない部分を蓄電に利用することができる。これにより、単位面積当たりの容量を増大させることができる。また、ロジック回路と半導体基板とを電気的に接続するコンタクトを任意の箇所に形成することができるので、ロジック回路や半導体基板のレイアウトに依存することなく容量を増大させることができる。
【００１１】
本発明の第１視点の好ましい形態によれば、上部電極及び下部電極が連続しているので、上部電極ないし下部電極に電気的に接続するトランジスタをセル毎に形成する必要がなく、また該トランジスタの配置箇所の自由度も高くなる。これにより、該トランジスタに要する面積を縮小することができると共に、半導体基板上のレイアウトの自由度を高くすることができる。
【００１２】
本発明の第１視点の好ましい形態によれば、容量素子に形成したコンタクトホールの内面に下部電極を露出させないことにより、上部電極と下部電極との短絡を防止することができる。
【００１３】
本発明の第１視点の好ましい形態によれば、種々の容量素子を形成することができる。これにより、半導体装置の設計の自由度を高めることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。本発明の第１実施形態に係る半導体装置は、図１（ａ）に示すＤＲＡＭ領域と図１（ｂ）に示すロジック領域とを混載する半導体装置である。ＤＲＡＭ領域１ａ及びロジック領域１ｂは、上部電極（例えば、セルプレート電極）５ａ，５ｂ、誘電体膜６ａ，６ｂ、及び下部電極（例えば、ストレージ電極）７ａ，７ｂによって形成されたシリンダ型の容量素子４ａ，４ｂを備える複数のセルを有する。ＤＲＡＭ領域１ａにおいては、上部電極５ａと誘電体膜６ａはセル間を連続して（図面上ミアンダ状に）形成されているが、下部電極７ａはセル毎に分離されている。一方、ロジック領域１ｂにおいては、下部電極７ｂも、上部電極５ｂ及び誘電体膜６ｂと同様にして、セル間を連続して（図面上ミアンダ状に）形成されている（セル毎に分離されていない）。例えば、図１に示すように、下部電極７ｂは、誘電体膜６ｂ及び上部電極５ｂに沿って、セル上部でセル間を連結するように延在している。これにより、ＤＲＡＭ領域１ａにおいては活用されていないセル上部の誘電体膜６ｂも蓄電利用可能となり、単位面積当たりの容量が大きくなっている。したがって、本発明の半導体装置におけるロジック領域の容量素子は、例えば、デカップリング素子として使用することができる。
【００１５】
また、ＤＲＡＭ領域１ａにおいては、半導体基板１１ａ上に、セル毎にトランジスタが形成され、各セルの下部電極７ａと一方の拡散領域１０ａ（ソース領域又はドレイン領域）とがコンタクト８ａを通じて電気的に接続されている。一方、ロジック領域１ｂにおいては、半導体基板１１ｂ上に、セル毎にトランジスタが形成されていない。一続きになっている下部電極７ｂの所望の部分において、一方の拡散領域１０ｂ（ソース領域又はドレイン領域）とコンタクト８ｂを通じて電気的に接続されている。すなわち、容量素子４ｂを備えるセルに電気的に接続されるトランジスタの数は、該セルの数より少なくなっている。これにより、容量素子４ｂに電気的に接続するトランジスタ及びコンタクト８ｂを形成できない箇所であっても容量素子４ｂを形成することができ、設計の自由度を高めることができる。なお、図１において、他方の拡散領域１０ａと上部電極５ｂとの電気的接続の図示は省略してある。
【００１６】
図１（ｂ）に示すロジック領域１ｂにおいては、下部電極７ｂは、すべてのセル（図面上４つ）を連続して延在している。しかしながら、下部電極７ｂは、ロジック領域１ｂに形成されたすべてのセル間を連続していなくてもよく、本発明においては、少なくとも一部の下部電極７ｂが複数のセル間を連続して延在していればよい。すなわち、本発明の半導体装置は、セル間において電気的に分離されている下部電極７ｂを有していてもよい。
【００１７】
図１においては、ＤＲＡＭ領域１ａの容量素子４ａとロジック領域１ｂの容量素子４ｂとは、同一層に、同一構造（径、深さ、形状）で形成されている。しかしながら、ＤＲＡＭ領域１ａの容量素子４ａとロジック領域１ｂの容量素子４ｂは同一構造でなくてもよく、容量素子４ａ，４ｂの径、深さ、形状などは適宜変更することができる。また、容量素子４ａ，４ｂは、図１に示すようなシリンダ型に限定されず、種々の型、例えば第３実施形態において説明するような平衡平板型、を適用することができる。
【００１８】
上部電極５ａ，５ｂ及び下部電極７ａ，７ｂとしては、例えば、Ｐｔ、Ｒｕ、Ｉｒなどの金属を含有する導電体（例えば、Ｐｔ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、Ｉｒ、ＩｒＯ２など）、又は窒化タングステン（ＷＮ）、窒化チタニウムなどの導電性金属窒化物からなる導電体を使用することができる。誘電体膜６ａ，６ｂとしては、例えば、Ｓｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｙなどの酸化物や窒化物を含有する誘電体（例えば、ＳｉＯ２、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｎｂ２Ｏ５など）を使用することができる。
【００１９】
ロジック領域１ｂの容量素子４ｂは、ＤＲＡＭ領域１ａの容量素子４ａと同時に形成することができる。
【００２０】
本発明の第２実施形態に係る半導体装置について説明する。図２に、本発明の第２実施形態に係る半導体装置におけるロジック領域の上部電極面を示す概略平面図を示す。図３に、図２に示すIII−III線の概略断面図を示す。第２実施形態においては、半導体基板１１ｂ層と配線層２ｂとを電気的に接続するためのコンタクト１３ｂの形態について説明する。図２及び図３に示す半導体装置の基本的形態は第１実施形態と同様であり、ロジック領域１ｂがシリンダ型の容量素子４ｂを備える複数のセルを有しており、下部電極７ｂが上部電極５ｂ及び誘電体膜６ｂに沿ってセル間を連続して形成されている。
【００２１】
第１実施形態と異なる点は、容量素子４ｂに、コンタクト１３ｂを通すコンタクトホール１２ｂが貫通形成されていることである。コンタクト１３ｂは、配線層２ｂと、半導体基板１１ｂ（例えばゲート電極９ｂ又は拡散領域１０ｂ）に接続されたコンタクト８ｂとを電気的に接続する。下部電極７ｂはセル間を連続するように形成されているので、コンタクトホール１２ｂは、配線層２ｂや半導体基板１１ｂのレイアウトに応じて所望の位置に形成することができる。
【００２２】
コンタクトホール１２ｂは、端面（内面）に下部電極７ｂが露出しないように形成すると好ましい。例えば、図２及び図３に示すように、下部電極７ｂの開口の大きさを上部電極５ｂ及び誘電体膜６ｂの開口の大きさより大きくし、コンタクトホール１２ｂに面する下部電極７ｂの端部（開口内面）７ｃを誘電体膜６ｂ及び上部電極５ｂで覆うようにコンタクトホール１２ｂを形成すると好ましい。あるいは、コンタクトホール１２ｂの内面を上部電極５ｂで覆うように形成してもよい（ただし、上部電極５ｂと下部電極７ｂとが短絡しないようにする）。
【００２３】
図２及び図３に示すコンタクトホール１３ｂの利点を説明する。図４に、下部電極７ｂの端部を露出させているコンタクトホール１３ｂ内面の拡大断面図を示す。図４（ａ）に示す状態から図４（ｂ）に示す状態へ、エッチングによって誘電体膜６ｂが後退すると、上部電極５ｂと下部電極７ｂとが短絡するおそれがある。しかしながら、第２実施形態によれば、図３に示すように、コンタクトホール１２ｂの内面に下部電極７ｂが露出しないように形成すれば、誘電体膜６ｂの端部がエッチングされたとしても、上部電極５ｂと下部電極７ｂとの短絡を防止することができる。
【００２４】
本発明の第３実施形態に係る半導体装置について説明する。図５に、本発明の第３実施形態に係る半導体装置におけるロジック領域の概略部分断面図を示す。第３実施形態は、下部電極がセル毎に分離されていない点は第１実施形態と第２実施形態と同様であるが、第３実施形態においては、シリンダ型の容量素子４ｂに加えて、平行平板型の容量素子１４ｂが形成されている。したがって、第３実施形態によれば、容量素子をシリンダ型にできない領域であっても、平行平板型の容量素子を形成すれば、容量を増大させることができると共に、下部電極を分離しないように連続して延在させることができる。
【００２５】
なお、図１〜５においては、層間絶縁膜、ゲート絶縁膜、側壁、シリサイド層、ＳＴＩ（shallow trench isolation）領域などの図示は省略されている。しかしながら、本発明の半導体装置が、図示が省略されているこれらの要素を所望の形態で具備可能であることは言うまでもない。
【００２６】
本発明の半導体装置は、上記実施形態に限定されることを意図するものではなく、本発明の範囲内において種々の変形、変更、改良などを含むことは言うまでもない。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】本発明の第２実施形態に係る半導体装置におけるロジック領域の上部電極面を示す概略平面図。
【図３】図２に示すIII−III線の概略断面図。
【図４】容量素子のコンタクトホール部分の拡大断面図。
【図５】本発明の第３実施形態に係る半導体装置におけるロジック領域の概略部分断面図。
【図６】背景技術に係る半導体装置の概略断面図。
【符号の説明】
【００２８】
１ａ              ＤＲＡＭ領域
１ｂ              ロジック領域
２ａ，２ｂ        配線層
３ａ，３ｂ        コンタクト
４ａ，４ｂ        容量素子
５ａ，５ｂ        上部電極
６ａ，６ｂ        誘電体膜
７ａ，７ｂ        下部電極
７ｃ              下部電極端部
８ａ，８ｂ        コンタクト
９ａ，９ｂ        ゲート電極
１０ａ，１０ｂ    拡散領域
１１ａ，１１ｂ    半導体基板
１２ｂ            コンタクトホール
１３ｂ            コンタクト
１４ｂ            容量素子
２１ａ            ＤＲＡＭ領域
２１ｂ            ロジック領域
２２ａ，２２ｂ    配線層
２３ａ，２３ｂ    コンタクト
２４ａ，２４ｂ    容量素子
２５ａ，２５ｂ    上部電極
２６ａ，２６ｂ    誘電体膜
２７ａ，２７ｂ    下部電極
２８ａ，２８ｂ    コンタクト
２９ａ，２９ｂ    ゲート電極
３０ａ，３０ｂ    拡散領域
３１ａ，３１ｂ    半導体基板
３３ｂ            コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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