(57)【要約】【課題】ＰＯＥ技術によって作成されたＩ／Ｏセルを互い違いに配置する場合、レイアウトツールで自動配置することができず、手動によって配置する必要がある。Ｉ／Ｏセルの配置、種類の変更やチップサイズの変更があるたびに、設計者が配置の変更を手動で行うが、自動配置では生じなかったセル配置ミスや配置に要する工数の増加が生じる。【解決手段】半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置するチップレイアウト設計方法であって、半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、各Ｉ／Ｏセルを、Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつダミーの共通ライブラリセルに置き換え、自動レイアウトツールを用いて共通ライブラリセルの配置を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置する方法であって、
前記半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、前記各Ｉ／Ｏセルを、Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに前記複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつダミーの共通ライブラリセルに置き換え、
自動レイアウトツールを用いて前記共通ライブラリセルの配置を行うチップレイアウト設計方法。
【請求項２】
前記Ｉ／ＯセルがＥＳＤ保護素子を有し、
同一の配列段のそれぞれにおいて、隣り合う前記Ｉ／Ｏセルどうし間に、前記ＥＳＤ保護素子に対して電源供給を行うためのスペーサセルを敷詰めて電気的に接続することによりＩ／Ｏリング電源を構成する請求項１に記載のチップレイアウト設計方法。
【請求項３】
さらに、前記Ｉ／Ｏリング電源の領域において容量素子、電源間保護素子または基板コンタクトを形成する請求項２に記載のチップレイアウト設計方法。
【請求項４】
前記複数段のＩ／Ｏリング電源どうしを内外方向で電気的に接続する請求項２に記載のチップレイアウト設計方法。
【請求項５】
自動レイアウトツールを用いるチップレイアウト設計方法によって、半導体チップの周辺に、周縁に対する内外方向で複数段配置するＩ／Ｏセルのライブラリであって、
前記半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、前記各Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに前記複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつように構成された共通ライブラリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自動レイアウトツールを用いて半導体チップの周辺に、内外方向複数段にＩ／Ｏセルを配置するチップレイアウト設計方法に関する。
【背景技術】
【０００２】
半導体集積回路においては、チップの内部と外部との間で信号をやりとりするインターフェース（Ｉ／Ｆ）としてチップ外周に入出力端子をもつＩ／Ｏセルが配置され、その内側に回路機能を構成する機能ブロックが配置される。半導体集積回路のサイズは、内部の機能ブロックや外周のＩ／Ｏセルの構成で決定される。機能ブロックが少ない場合や、多層配線によって機能ブロックを圧縮した場合には、半導体集積回路のサイズは外周のＩ／Ｏセルの形態に大きく依存する。
【０００３】
半導体集積回路のサイズを縮小する方法として、従来、パッドを一列ではなく、互い違い（千鳥状）に配置し、その内側に、静電気放電に対する保護を行うＥＳＤ（EleCtro StatiC DisCharge）保護素子とＩ／Ｏリング電源を配置している。
【０００４】
図１２（ａ）はＩ／ＯセルＣ１を示すとともに、パッドＰ、ＥＳＤ保護素子Ｅ、Ｉ／Ｏリング電源Ｒの相対配置関係（展開状態）を表す。パッドＰの下にＥＳＤ保護素子Ｅがあり、ＥＳＤ保護素子Ｅの下にＩ／Ｏリング電源Ｒがある。
【０００５】
図１２（ｂ）は複数のパッドＰを互い違いに配置し、さらに、ＥＳＤ保護素子ＥとＩ／Ｏリング電源Ｒを配置した状態を表す。複数のパッドＰを互い違いに配置することにより、半導体集積回路のサイズを縮小している。そのサイズはＥＳＤ保護素子Ｅの大きさに依存する。
【０００６】
ところで、パッド開口部下にＥＳＤ保護素子を形成するＰＯＥ（Pad On Elements）技術により、パッドとＥＳＤ保護素子が同一の領域に存在するＩ／Ｏセルが開発されている。そのような集積回路において、ＥＳＤ保護素子への電源供給を行うＩ／Ｏリング電源を二重に設け、Ｉ／Ｏセルを互い違いに配置することによりサイズを縮小する方式がある。
【０００７】
図１３（ａ）はＰＯＥ技術を用いたＩ／ＯセルＣ２のパッドＰ、ＥＳＤ保護素子Ｅ、Ｉ／Ｏリング電源Ｒの相対配置関係（展開状態）を表す。同一領域内に３つの要素が重ね合わされている。
【０００８】
図１３（ｂ）はＩ／Ｏセルを互い違いに配置した状態を表す。このような配置により、半導体集積回路のサイズを縮小している。
【特許文献１】特開平５−２９３７７号公報（第２−３頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＰＯＥ技術を用いてＩ／Ｏセルを互い違いに配置する場合、内側のＩ／Ｏセル配置とＥＳＤ保護素子への電源供給を行うＩ／Ｏリング電源の構築は、手動で行わなければならない。詳しくは次のとおりである。自動レイアウトツールを用いた半導体のチップレイアウト設計では、パッドの自動配置が行えるのは、チップ外周の一列についてのみである。しかし、パッドを互い違いに配置する場合には、内側のパッドは他のハードマクロセルと同等の扱いのため、外周に沿った自動配置は不可能である。そのため、半導体チップの端子仕様の並びに沿って互い違いになるように内側のパッドを手動で配置しなければならない。また、ＥＳＤ保護素子への電源供給のためのＩ／Ｏリング電源についても、手動で作成する必要がある。
【００１０】
また、半導体チップの仕様変更でパッドの増減や順番変更等が生じた場合には、修正に多くの工数を必要とする。すなわち、パッドを一列に配置している場合には、該当箇所のみの修正で済む。しかし、パッドを二重に配置した場合には、該当箇所以降のパッドの内側と外側の割り当てが変更になることがあり、該当箇所とそれ以降のパッド配置のすべてを手動で修正する必要が生じる。
【００１１】
さらに、パッドを手動で配置するため、半導体チップの端子仕様と並び順を間違えるおそれもある。
【００１２】
本発明は、このような事情に鑑みて創作したものであり、半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置する場合に、自動レイアウトツールを用いてＩ／Ｏセルの複数段配置を手動的に行えるようにすることを目的としている。
【課題を解決するための手段】
【００１３】
本発明によるチップレイアウト設計方法は、
半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置する方法であって、
前記半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、前記各Ｉ／Ｏセルを、Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに前記複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつダミーの共通ライブラリセルに置き換え、
自動レイアウトツールを用いて前記共通ライブラリセルの配置を行うものである。
【００１４】
上記の本発明のチップレイアウト設計方法を解説する。半導体チップ周辺にＩ／Ｏセルを複数段に配置するのは、Ｉ／Ｏセルを互い違いに配置することにより、チップサイズの縮小を図るためである。Ｉ／Ｏセルが複数種類というのは、半導体チップの周縁に対する内外方向でパッド位置が異なることに起因する。最外周１列分のパッドについては、そのパッドをもつＩ／Ｏセルを自動レイアウトツールを用いて自動配置することができる。しかし、他の列（段）のパッドについては、そのパッドをもつＩ／Ｏセルを自動レイアウトツールで自動配置することはできない。そこで、ダミーのセルを導入する。このダミーのセルを共通ライブラリセルと呼ぶ。このダミーの共通ライブラリセルは、半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、それぞれの空間的展開の論理和をとったものに相当する。ただし、それぞれの入出力端子位置は互いに重ならないようにする。つまり、ダミーの共通ライブラリセルは、複数種類のＩ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせもつ（すべての入出力端子を備える）とともに、複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもっている。
【００１５】
理解を助けるため分かりやすく説明すると、次のようになる。Ｉ／Ｏセルが２種類あるとする。第１のＩ／Ｏセルは、チップ周縁の直近にパッドを配置する形態をもつものとする。第２のＩ／Ｏセルは、チップ周縁に対してチップの内側に入った位置にパッドを配置する形態をもつものとする。また、第１のＩ／Ｏセルは、端子が左寄りにあるとし、第２のＩ／Ｏセルは端子が左寄りにあるとする（あらかじめ非重複となるようにしている。左右は逆転してもよい）。第１のＩ／Ｏセルおよび第２のＩ／Ｏセルに対するダミーの共通ライブラリセルは、そのセルサイズが、第１のＩ／Ｏセルの配置領域および第２のＩ／Ｏセルの配置領域をともにカバーする大きさのものである。ここでは、第２のＩ／Ｏセルがチップの内側に入った位置にパッドを配置するものであるので、この第２のＩ／Ｏセルの配置領域もカバーしているものとする。端子位置については、このダミーの共通ライブラリセルは、第１のＩ／Ｏセルの左寄りの端子と第２のＩ／Ｏセルの右寄りの端子とをともに有しているものとなる（非重複）。
【００１６】
複数種類のＩ／Ｏセルについて上記のようなダミーの共通ライブラリセルへの置き換えが行われると、次いで、自動レイアウトツールを用いてダミーの共通ライブラリセルの配置を行う。ダミーの共通ライブラリセルは、それに複数種類のＩ／Ｏセルを内在させたものに相当している。つまり、１つで複数種類のＩ／Ｏセルをまかなっている。半導体チップに配置すべきすべてのＩ／Ｏセルである複数種類のＩ／Ｏセルが、ダミーの共通ライブラリセル（１種類）を用いることによって、自動レイアウトツールで自動的に配置することができるようになったのである。これにより、複数種類のＩ／Ｏセルの初期配置について手動による配置の必要性がなくなる。
【００１７】
また、半導体チップの仕様変更でパッドの増減や順番変更等が生じた場合には、その変更にかかわるＩ／Ｏセルについて、改めてダミーの共通ライブラリセルを作成することにより、修正についても、一列パッドのときと同様に、該当箇所のみの修正で済む。すなわち、手動による修正の必要性がなくなる。
【００１８】
結果として、本発明によれば、工数の大幅な削減とパッド配置順のミスをなくすことが可能となる。
【００１９】
上記のチップレイアウト設計方法において、前記Ｉ／ＯセルがＥＳＤ保護素子を有し、同一の配列段のそれぞれにおいて、隣り合う前記Ｉ／Ｏセルどうし間に、前記ＥＳＤ保護素子に対して電源供給を行うためのスペーサセルを敷詰めて電気的に接続することによりＩ／Ｏリング電源を構成するという態様がある。Ｉ／Ｏセルを内外方向で複数段に配置し、その配置が完了した時点で考える。Ｉ／ＯセルがＥＳＤ保護素子を含んでいるときは、このＥＳＤ保護素子に電源供給を行う必要がある。本発明では、上記のとおりダミーの共通ライブラリセルを用いているので、同一の配列段では隣り合うＩ／Ｏセルどうし間に隙間が生じることになる。そこで、この隙間の部分において、スペーサセルを敷詰めて電気的に接続することによりＩ／Ｏリング電源を構成する。このＩ／Ｏリング電源によって、ＥＳＤ保護素子に電源供給することが可能となる。このようなスペーサセルの敷詰めを複数の配列段のそれぞれにおいて行う。つまり、同一段のＥＳＤ保護素子どうしの電気的接続を複数段まとめて平行に行う。このようにスペーサセルを敷詰めるという簡単な手法により、ＥＳＤ保護素子に対する電源供給のための複数段のＩ／Ｏリング電源を容易に構築することが可能となり、さらに工数削減をすることが可能となる。
【００２０】
また上記のチップレイアウト設計方法において、さらに、前記Ｉ／Ｏリング電源の領域において容量素子、電源間保護素子または基板コンタクトを形成するという態様がある。容量素子、電源間保護素子または基板コンタクトはスペーサセルにおける追加で対応する。このように構成すれば、基板ノイズに対して耐性の強い半導体チップを設計することが可能となる。
【００２１】
また上記のチップレイアウト設計方法において、前記複数段のＩ／Ｏリング電源どうしを内外方向で電気的に接続するという態様がある。このように構成すれば、複数段のＩ／Ｏリング電源のうちいずれかのＩ／Ｏリング電源にサージや静電気に起因する異常電位が印加された場合に、内外方向での接続部分を介して他のＩ／Ｏリング電源へ過剰電荷を逃がすことができ、Ｉ／Ｏリング電源どうしが分離されている場合に比べて、デバイス等の破壊確率が減少する。
【００２２】
また、本発明による共通ライブラリセルは、自動レイアウトツールを用いるチップレイアウト設計方法によって、半導体チップの周辺に、周縁に対する内外方向で複数段配置するＩ／Ｏセルのライブラリであって、前記半導体チップに搭載されるべき複数種類のＩ／Ｏセルについて、前記各Ｉ／Ｏセルそれぞれの入出力端子位置を非重複の状態で合わせ有するとともに前記複数種類のＩ／Ｏセルの配置領域全体をカバーするセルサイズをもつように構成されたものである。
【発明の効果】
【００２３】
本発明によれば、半導体チップの周辺に、周縁に対する内外方向で複数段にＩ／Ｏセルを配置する場合に、上記のようなダミーの共通ライブラリセルを利用することにより、自動レイアウトツールを用いてＩ／Ｏセルの複数段配置を手動的に行うことができる。その結果、Ｉ／Ｏセルの初期配置や仕様変更でのパッドの増減や順番変更等が生じた場合においても、工数の大幅な削減とパッド配置順のミスをなくすことができる。
【００２４】
また、スペーサセルを敷詰めるという簡単な手法により、ＥＳＤ保護素子に対する電源供給のための複数段のＩ／Ｏリング電源を容易に構築することが可能となり、さらに工数削減を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかわるチップレイアウト設計方法の実施の形態を図面を用いて詳細に説明する。半導体チップの周辺で、Ｉ／Ｏセルを周縁に対する内外方向で複数段に配置することに関して、本実施の形態では、その複数段を２段つまり二重に設定している。
【００２６】
図１は本発明の実施の形態におけるチップレイアウト設計方法で利用する共通ライブラリセルの説明図である。図１において、Ｌ１，Ｌ２は互いに種類の異なるＩ／Ｏセルの実レイアウトである。ここで、複数種類の実レイアウトのＩ／Ｏセルに対する共通ライブラリセルを用意する。共通ライブラリセルは、そのセルサイズが複数種類のＩ／Ｏセルのそれぞれの配置領域全体をカバーする大きさとなっている。また、複数種類のＩ／Ｏセルそれぞれの入出力端子の配置位置を非重複の状態で合わせ有するものとなっている。
【００２７】
二重のＩ／Ｏリングの内側に配置するＩ／Ｏセルの実レイアウトＬ１に対して共通ライブラリセルを適用して、端子共有の物理ライブラリセルＬ３に変換する。また、二重のＩ／Ｏリングの外側に配置するＩ／Ｏセルの実レイアウトＬ２に対して共通ライブラリセルを適用して、端子共有の物理ライブラリセルＬ４に変換する。共通ライブラリセルＬ３には、実レイアウトＬ１の入出力端子Ｔ１と実レイアウトＬ２の入出力端子Ｔ２とを合わせたものに相当する入出力端子Ｔ３が存在している。また、共通ライブラリセルＬ４には、実レイアウトＬ１の入出力端子Ｔ１と実レイアウトＬ２の入出力端子Ｔ２とを合わせたものに相当する入出力端子Ｔ４が存在している。共通ライブラリセルＬ３，Ｌ４のいずれにおいても、入出力端子Ｔ１，Ｔ２の配置位置を非重複の状態で合わせ有している。
【００２８】
図２は上記の共通ライブラリセルを用いたチップレイアウトの処理の手順を示すフローチャートである。
【００２９】
まず、ステップＳ１において、ハードウェア記述言語によるネットリストを読み出す。
【００３０】
次いでステップＳ２において、ネットリスト中のＩ／Ｏセルを共通ライブラリセルに変換する。二重のＩ／Ｏリングの内側と外側の振り分けについては、チップに対するＩ／Ｏセルの配列で決定する。図示のような端子配置テーブルＴＢを用いて変換することで、設計途中でのＩ／Ｏセルの増減にも容易に対応することができる。Ｉ／Ｏセルを共通ライブラリセルへ変換するに際しては、元々の端子接続情報は保持したままとし、Ｉ／Ｏセルの種類のみを変換する。端子共通化のために追加した端子に関しては、何も接続していない状態（ＯＰＥＮ）とする。
【００３１】
次いでステップＳ３において、自動レイアウトツールを用いて通常と同じ工程で共通ライブラリセルＬ３，Ｌ４のレイアウトを行う。
【００３２】
次いでステップＳ４において、共通ライブラリセル化したＩ／Ｏセルを変換前の元のＩ／Ｏセルに復元する。この場合、ステップＳ２とは逆の手順を行う。
【００３３】
次いでステップＳ５において、ステップＳ４で得られたレイアウトデータを出力する。
【００３４】
以上により、図３に示すように、自動レイアウトツールによる２種類のＩ／ＯセルＣ１，Ｃ２の内外２段の自動配置が行われたことになる。
【００３５】
以上のように、２種類の実レイアウトＬ１，Ｌ２に対して、１種類の共通ライブラリセルを準備するだけで自動レイアウトが行えるので、ライブラリ作成工数やライブラリ管理の手間を省くことができる。
【００３６】
次いで図３に示すように、内外２段の２種類のＩ／ＯセルＣ１，Ｃ２が存在するＩ／Ｏセル領域Ａを対象として、任意の幅Ｗで領域分割を行う。この領域分割は、Ｉ／ＯセルＣ１，Ｃ２の存在領域に対しても行う。任意の幅Ｗについては、Ｉ／Ｏセル領域に配置する短冊状のスペーサセルＳｐの幅を基準に設定する。
【００３７】
次いで図４に示すように、分割領域のうちＩ／ＯセルＣ１，Ｃ２が存在する分割領域に対しては数値の“１”を与え、Ｉ／Ｏセルが存在しない分割領域に対しては“０”を与える。また、スペーサセルＳｐには、２段の領域それぞれに対して“１”を与える。図４（ａ）に対する処理結果は図４（ｂ）のようになる。
【００３８】
次に、Ｉ／Ｏセルが存在せず数値が“０”となっている領域に対して、図５に示すようにスペーサセルＳｐを敷詰め状態に配置する。結果として、すべての分割領域に“１”が与えられる。
【００３９】
図６は図４（ｂ）の状態から図５の状態になるまでの過程を示す。矢印の方向に沿って順次に、上下２段の分割領域について、情報を“０”，“１”と比較し、“０”となっている領域にはスペーサセルＳｐを配置し、スペーサセルＳｐを配置した場所には“１”を格納する。上記の処理をすべての分割領域に適用していくことで、図６（Ｃ）のように、全体に“１”が格納され、隙間なくスペーサセルＳｐが敷詰められたレイアウトを構成する。
【００４０】
上記の動作を図７のフローチャートを用いて説明する。
【００４１】
ステップＳ１１において、スペーサセルＳｐを配置する処理を開始する。
【００４２】
次いでステップＳ１２において、分割領域上段の配置情報を抽出する。
【００４３】
次いでステップＳ１３において、抽出した分割領域上段の配置情報が“０”かどうかを判断し、“１”であれば次のステップＳ１４に進んで、分割領域下段の配置情報を抽出する。次いでステップＳ１５において、分割領域下段の配置情報が“０”かどうかを判断し、“１”であれば次のステップＳ１７に進んで、全領域に対して探索が完了したかを判断する。探索対象が残っているときは、ステップＳ１８に進んで、探索位置を幅Ｗだけ移動し、ステップＳ１２〜Ｓ１７を繰り返す。
【００４４】
ステップＳ１３の判断が肯定的となるとき、あるいはステップＳ１５の判断が肯定的となるときは、換言すれば、Ｉ／Ｏセルが存在せず情報が“０”となっている分割領域である場合には、ステップＳ１６に進んで、スペーサセルＳｐの配置を行う。探索対象がなくなれば、ステップＳ１９に進んで、処理を終了する。
【００４５】
図８に示すように、“０”，“１”が格納されているＩ／Ｏセル領域Ａの上下２段の分割領域の情報を２ビットの情報として表す方式もある。分割領域下段の情報を下位ビット、分割領域上段の情報を上位ビットとして扱う。ＩＤ１〜ＩＤ４の４つの組み合わせが考えられ、それぞれを［００］，［０１］，［１０］，［１１］と表す。
【００４６】
図９に示すように、Ｉ／Ｏセル領域に配置されるスペーサセルＳｐには、２ビットの情報が与えられる。ここで、ＩＤ１〜ＩＤ４は、それぞれＳｐ１〜Ｓｐ４の実体をもつスペーサセルに対応する。“０”は電源配線のみをもち、“１”は電源配線と容量をもつ。スペーサセルＳｐ１は“００”、スペーサセルＳｐ２は“０１”、スペーサセルＳｐ３は“１０”、スペーサセルＳｐ４は“１１”である。
【００４７】
図１０はＩ／Ｏセル領域Ａに容量セル込みのスペーサセルＳｐを配置するときのフローチャートである。ここでは、容量セル込みのスペーサセルＳｐをＩ／Ｏセルのデバイスと重ならないようにして配置するものとする。
【００４８】
ステップＳ２１において、スペーサセルＳｐを配置する処理を開始する。
【００４９】
次いでステップＳ２２において、Ｉ／Ｏセル領域の配置情報ＩＤを抽出する。
【００５０】
次いでステップＳ２３において、配置情報ＩＤのビット反転を行う。すなわち、ステップＳ２２で抽出した配置情報ＩＤにおいて、“０”であれば“１”に変更し、“１”であれば“０”に変更した反転情報ＩＲを作成する。
【００５１】
次いでステップＳ２４において、反転情報ＩＲと同じ情報をもつスペーサセルＳｐを配置する。
【００５２】
次いでステップＳ２５において、全領域に対して探索が完了したかを判断する。探索対象が残っているときは、ステップＳ２６に進んで、探索位置を幅Ｗだけ移動し、ステップＳ２２〜Ｓ２５を繰り返す。探索対象がなくなれば、ステップＳ２７に進んで、処理を終了する。
【００５３】
図１１（ａ）はＩ／ＯセルＣ１を用いて複数段に配置した図で、Ｉ／ＯセルとスペーサセルＳｐを配置後のＩ／Ｏリング電源配線を表している。Ｉ／Ｏ帯の外側のリング電源Ｒ１と内側のリング電源Ｒ２とは、互いに独立して存在している。外側または内側のＩ／Ｏリング電源Ｒ１，Ｒ２にサージまたは静電気による異常電位が印加された場合、異常電位の電荷を逃がす経路は異常電位が印加された側のＩ／Ｏリング電源のみである。その結果、その経路上のデバイス等が破壊される確率は高いものとなる。
【００５４】
図１１（ｂ）はＩ／ＯセルＣ１を用いて複数段に配置した図で、スペーサセルＳｐの自動選択配置において、内外のＩ／Ｏリング電源Ｒ１，Ｒ２を接続するスペーサセルＳｐを用意し、任意の間隔でそのスペーサセルＳｐを配置した状態を表している。内外のＩ／Ｏリング電源Ｒ１，Ｒ２がスペーサセルＳｐによる連結の電源ＣＨ１によって電気的に接続されている。外側または内側のＩ／Ｏリング電源Ｒ１，Ｒ２に異常電位が印加された場合、異常電位の電荷を連結の電源ＣＨ１を介して相手側のＩ／Ｏリング電源へを逃がすことができる。したがって、図１１（ａ）のリング電源構成に比べて、経路上のデバイス等が破壊される確率を減少させることができる。
【産業上の利用可能性】
【００５５】
本発明の半導体設計におけるＩ／Ｏセルを互い違いに配置する方法は、通常の手法でＩ／Ｏセルを期待通り配置することのできない設計において有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態におけるチップレイアウト設計方法で利用する共通ライブラリセルの説明図
【図２】本発明の実施の形態におけるチップレイアウト設計方法の処理の手順を示すフローチャート（その１）
【図３】本発明の実施の形態におけるチップレイアウト設計方法でＩ／Ｏ帯を任意の幅に分割した様子を表す図
【図４】本発明の実施の形態におけるチップレイアウト設計方法の説明図（その１）
【図５】本発明の実施の形態におけるチップレイアウト設計方法の説明図（その２）
【図６】本発明の実施の形態におけるチップレイアウト設計方法の説明図（その３）
【図７】本発明の実施の形態におけるチップレイアウト設計方法の処理の手順を示すフローチャート（その２）
【図８】本発明の実施の形態におけるチップレイアウト設計方法の説明図（その４）
【図９】本発明の実施の形態におけるチップレイアウト設計方法の説明図（その５）
【図１０】本発明の実施の形態におけるチップレイアウト設計方法の処理の手順を示すフローチャート（その３）
【図１１】本発明の実施の形態におけるチップレイアウト設計方法でリング電源配線を表す図
【図１２】従来の技術における半導体設計のＩ／Ｏセルの構成およびパッドを互い違いに配置した様子を表す図
【図１３】ＰＯＥ技術を用いたＩ／Ｏセルの構成およびパッドを互い違いに配置した様子を表す図
【符号の説明】
【００５７】
Ａ  Ｉ／Ｏセル領域
Ｃ１，Ｃ２  Ｉ／Ｏセル
ＣＨ１  内外のＩ／Ｏリング電源を接続する電源
Ｅ  ＥＳＤ保護素子
Ｌ１，Ｌ２  Ｉ／Ｏセルの実レイアウト
Ｌ３，Ｌ４  端子共有の物理ライブラリセル
Ｐ  パッド
Ｒ１，Ｒ２  Ｉ／Ｏリング電源
Ｓｐ  スペーサセル
Ｔ１〜Ｔ４  入出力端子
ＴＢ  端子配置テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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