(57)【要約】【課題】  コンタクトホールのレイアウト面積を縮小して、周辺回路の集積化が可能な薄膜トランジスタ、この薄膜トランジスタが搭載された表示装置、およびその製造方法を提供すること。【解決手段】  本発明の一態様に係る薄膜トランジスタは、ゲート電極と、チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、前記導電薄膜上であって、前記ゲート電極とチャネル長方向において対向するように形成されたコンタクトホールを介して、ソース・ドレイン領域と接続される電極を備え、前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくした。【選択図】  図４
2008305860.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極下に形成されたチャネル領域、前記チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、
前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、
前記導電薄膜上であって、前記ゲート電極とチャネル長方向において対向するように形成されたコンタクトホールを介して、前記ソース領域と接続するソース電極、および前記ドレイン領域と接続するドレイン電極とを備え、
前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくした薄膜トランジスタ。
【請求項２】
前記コンタクトホールは、前記導電薄膜上のうちの前記半導体層との非積層領域に形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース領域およびドレイン領域のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくしたことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
ゲート電極と、
前記ゲート電極下に形成されたチャネル領域、前記チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、
前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、
前記導電薄膜上に形成されたコンタクトホールを介して、前記ソース領域と接続するソース電極、および前記ドレイン領域と接続するドレイン電極とを備え、
前記コンタクトホールは、前記導電薄膜上のうちの前記半導体層との非積層領域に形成され、
前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくした薄膜トランジスタ。
【請求項５】
前記導電薄膜は、前記半導体層の直上に積層された積層領域を有していることを特徴とする請求項１、２、３又は４に記載の薄膜トランジスタ。
【請求項６】
前記導電薄膜は、前記半導体層の直下に積層された積層領域を有していることを特徴とする請求項１、２、３又は４に記載の薄膜トランジスタ。
【請求項７】
前記導電薄膜は、前記半導体層の上層および側壁、並びに前記半導体層近傍の前記基板上に亘って形成されていることを特徴とする請求項１〜５のいずれか1項に記載の薄膜トランジスタ。  
【請求項８】
前記導電薄膜は、Ｍｏ，Ｃｒ、Ｗ，Ｔｉ，Ｔａ若しくはこれらを主成分とする合金であることを特徴とする請求項１〜７のいずれか１項に記載の薄膜トランジスタ。
【請求項９】
請求項１〜８のいずれか1項に記載の薄膜トランジスタを用いて形成された表示装置。
【請求項１０】
基板上に形成され、ソース／ドレイン領域、および前記ソース／ドレイン領域間に配置されたチャネル領域を有する半導体層と、
前記ソース領域およびドレイン領域それぞれに対して、チャネル幅方向に亘って接するように形成された導電薄膜と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、
前記ゲート電極および前記ゲート絶縁膜を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１電極層と、
前記第１電極層上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、導電薄膜接続用コンタクトホールを介して前記導電薄膜に接続されると共に、第１電極層接続用コンタクトホールを介して前記第１電極層に接続された第２電極層とを備え、
前記導電薄膜のチャネル長方向の寸法を、前記導電薄膜接続用コンタクトホール形成領域近傍に対して、前記導電薄膜接続用コンタクトホール形成領域非近傍の少なくとも一部を小さくした表示装置。
【請求項１１】
基板上にソース／ドレイン領域、および前記ソース／ドレイン領域間に配置されたチャネル領域を有する半導体層を形成する工程と、
前記基板上に導電薄膜を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第１電極層を形成する工程と、
前記第１電極層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜の表面から前記導電薄膜に達する導電薄膜接続用コンタクトホールと、前記第２層間絶縁膜の表面から前記第1電極層に達する第１電極層接続用コンタクトホールを形成する工程と、
前記導電薄膜接続用コンタクトホールおよび前記第１電極層接続用コンタクトホールを覆うように第２電極層を形成する工程とを備え、
前記導電薄膜のチャネル長方向の寸法を、前記導電薄膜接続用コンタクトホール形成領域近傍に対して、前記導電薄膜接続用コンタクトホール形成領域非近傍の少なくとも一部が小さくなるように形成する表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置、およびその製造方法に関する。
【背景技術】
【０００２】
複数の信号線と複数の走査線が格子状に配置され、信号線と走査線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）（例えば、特許文献１）が形成されたアクティブマトリクス表示装置が開発されている。このアクティブマトリクス表示装置は、パッシブマトリクス表示装置より画質が優れており、有機ＥＬ表示装置や液晶表示装置の主流を占めている。ＴＦＴのチャネル活性層として低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）を用いたＬＴＰＳ−ＴＦＴは電子移動度が高い。このＬＴＰＳ−ＴＦＴを活用することにより、アクティブマトリクス表示装置の飛躍的な高性能化が進んでいる。
【０００３】
例えば、ＬＴＰＳ−ＴＦＴは、スイッチング素子を駆動するための周辺回路部に適用されている。ＬＴＰＳ−ＴＦＴを表示装置周辺の回路形成に使用することにより、ＩＣ及びＩＣ装着基板の使用を削減することができる。これにより、表示装置の構成を簡略化することができ、狭額縁で信頼性の高い表示装置が実現されている。
【０００４】
液晶表示装置において、画素ごとのスイッチング素子としてＬＴＰＳ−ＴＦＴを用いた場合には、その容量を小さくすることができるだけでなく、ドレイン側に接続されるストレージキャパシタの面積も縮小することができる。このため、高解像度で高開口率の液晶表示装置（ＬＣＤ）を実現することができる。従って、ＬＴＰＳ−ＴＦＴは、携帯電話用程度の小型パネルでＱＶＧＡ（画素数：２４０×３２０）やＶＧＡ（画素数：４８０×６４０）の高解像度の液晶表示装置を実現するために、主導的な役割を果たしている。
【０００５】
従来例に係るＬＴＰＳ−ＴＦＴの構成について図１４および図１５を用いて説明する。図１４は、従来例に係るＬＴＰＳ−ＴＦＴの構造を示した一部上面図である。図１５は、図１４におけるＸＶＩ−ＸＶＩ'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向（図１４中のＸ方向）に沿って切断した断面構造を示している。なお、図１４においては、説明の便宜上、コンタクトホールの形成位置を明確にするため、ソース電極９０、ドレイン電極９１にその位置を図示した。
【０００６】
従来例に係るＴＦＴ８０は、図１４及び図１５に示すように、ガラス等の透明な絶縁基板からなる基板８１上に、下地膜８２が形成されている。下地膜８２の上には、ポリシリコンから成る多結晶半導体層（以下、「半導体層」ともいう）８４が島状に形成されている。この半導体層８４は、ソース領域８４ａおよびドレイン領域８４ｃ、及びこれらの領域間に配置されたチャネル領域８４ｂによって構成される。そして、この半導体層８４を覆うようにゲート絶縁膜８６が形成され、ゲート絶縁膜８６を介してチャネル領域８４ｂの対面にゲート電極８７が形成されている。
【０００７】
ゲート電極８７上には、このゲート電極８７およびゲート絶縁膜８６を覆うように、層間絶縁膜８８が形成されている。そして、層間絶縁膜８８及びゲート絶縁膜８６を貫通するコンタクトホール８９が、半導体層８４のソース領域８４ａおよびドレイン領域８４ｃ上に設けられている。ソース電極９０、ドレイン電極９１は、これらのコンタクトホール８９を介して半導体層８４のソース領域８４ａおよびドレイン領域８４ｃと電気的に接続されている。図１５において、ソース領域８４ａおよびドレイン領域８４ｃには、コンタクトホールがそれぞれ４つずつ形成されている。
【０００８】
従来例に係るＴＦＴ８０のゲート電極８７に電圧が印加されると、半導体層８４のチャネル領域８４ｂでは、ゲート絶縁膜８６との境界付近に電荷層（反転層）が形成される。このとき、半導体層８４のソース領域８４ａおよびドレイン領域８４ｃ間に電位差が与えられると、反転層を介してソース領域８４ａおよびドレイン領域８４ｃ間に電流が流れる。なお、ｎ型ＴＦＴの場合、実際には反転層に形成された電子が電流の流れと逆方向に移動することによって電流が流れる。
なお、特許文献２については後述する。
【特許文献１】特開平７−１４７４１１号公報
【特許文献２】特開２００２−５０７６７号公報  図２、図１８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このような表示装置においては、周辺回路の集積化による狭額縁化、表示領域の高開口率化、高解像度化が近時においてますます要求されている。このため、薄膜トランジスタのレイアウト面積を縮小化していくことが切望されている。かかる状況下、薄膜トランジスタのレイアウト面積のうち、コンタクトホールの占める面積が無視できない状況となってきた。とりわけ、チャネル幅の広いタイプのものにおいては、コンタクトホールを多数設ける必要があるため、より深刻な問題となる。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、コンタクトホールのレイアウト面積を縮小して、周辺回路の集積化が可能な薄膜トランジスタ、この薄膜トランジスタが搭載された表示装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極下に形成されたチャネル領域、前記チャネル領域を挟むソース領域およびドレイン領域を有する半導体層と、前記ソース領域およびドレイン領域に対して、チャネル幅方向に亘って接するように形成された導電薄膜と、前記導電薄膜上であって、前記ゲート電極とチャネル長方向において対向するように形成されたコンタクトホールを介して、前記ソース領域と接続するソース電極、および前記ドレイン領域と接続するドレイン電極とを備え、前記導電薄膜のチャネル長方向の寸法を、前記コンタクトホール形成領域近傍に対して、前記コンタクトホール形成領域非近傍の少なくとも一部を小さくしたものである。
【発明の効果】
【００１２】
本発明に係る薄膜トランジスタによれば、コンタクトホールのレイアウト面積を縮小して、周辺回路の集積化が可能であるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００１４】
［実施形態１］
本実施形態１に係る表示装置は、スイッチング素子として薄膜トランジスタを有するアクティブマトリクス表示装置である。ここでは、表示装置の一例として透過型のアクティブマトリクス液晶表示装置について説明する。図１は、本実施形態１に係る液晶表示装置１００の構成を示す断面図であり、図２は、液晶表示装置１００の構成を示す平面図である。なお、説明の便宜上、図２においては対向基板等の図示を省略している。
【００１５】
液晶表示装置１００は、図１に示すように、液晶表示パネル１０１とバックライト１０２を備えている。液晶表示パネル１０１は、入力される表示信号に基づいて画像表示を行うように構成されている。バックライト１０２は、液晶表示パネル１０１の反視認側に配置されており、液晶表示パネル１０１を介して視認側へ光を照射するように構成されている。
【００１６】
液晶表示パネル１０１は、図１および図２に示すように、薄膜トランジスタアレイ基板（以下、「ＴＦＴアレイ基板」という）１０３、対向基板１０４、シール材１０５、液晶１０６、スペーサ１０７、ゲート線（走査線）１０８、ソース線（信号線）１０９、配向膜１１０、対向電極１１１、偏光板１１２、ゲートドライバＩＣ１１３、ソースドライバＩＣ１１４等を備えている。
【００１７】
ＴＦＴアレイ基板１０３には、図２に示すように、表示領域１１５と、周辺領域１１６を有する。表示領域１１５は、矩形状に形成され、周辺領域１１６は、表示領域１１５の周囲を囲むように枠状に形成されている。この周辺領域１１６において、枠状のシール材１０５によりＴＦＴアレイ基板１０３と対向基板が貼り合わされる。
【００１８】
表示領域１１５には、複数のゲート線１０８と複数のソース線１０９が形成されている。複数のゲート線１０８は互いに平行に設けられている。このゲート線１０８の直交する方向には、複数のソース線１０９が互いに平行に設けられている。ゲート線１０８と、ソース線１０９とは、互いに交差するように形成されている。
【００１９】
ゲート線１０８とソース線１０９の交差点付近には薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）１１８が設けられている。そして、隣接するゲート線１０８とソース線１０９とで囲まれた領域には、画素電極（不図示）が形成されている。従って、隣接するゲート線１０８とソース線１０９とで囲まれた領域が画素１１７となる。従って、ＴＦＴアレイ基板１０３上には、画素１１７がマトリクス状に配列される。
【００２０】
ＴＦＴ１１８のゲートがゲート線１０８に、ソースがソース線１０９に、ドレインが画素電極に、それぞれ接続される。画素電極は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性薄膜から形成されている。この複数の画素１１７が形成されている領域が、表示領域１１５である。
【００２１】
液晶表示パネル１０１は、図１に示すように、互いに対向配置されるＴＦＴアレイ基板１０３および対向基板１０４と、両基板を接着するシール材１０５との間の空間に、液晶１０６が封入されている。両基板の間は、スペーサ１０７によって、所定の間隔となるように維持されている。ＴＦＴアレイ基板１０３および対向基板１０４としては、例えば、光透過性のあるガラス、ポリカーボネート、アクリル樹脂などの絶縁基板が用いられる。
【００２２】
ＴＦＴアレイ基板１０３において、上述した各電極および配線等の上には配向膜１１０が形成されている。一方、対向基板１０４のＴＦＴアレイ基板１０３に対向する面には、カラーフィルタ（不図示）、ＢＭ（Black Matrix）（不図示）、対向電極１１１、配向膜１１０等が形成されている。なお、対向電極１１１は、ＴＦＴアレイ基板１０３側に配置される場合もある。また、ＴＦＴアレイ基板１０３および対向基板１０４の外側の面にはそれぞれ、偏光板１１２が貼着されている。
【００２３】
ＴＦＴアレイ基板１０３の周辺領域１１６には、図２に示すように、ゲートドライバＩＣ１１３およびソースドライバＩＣ１１４が設けられている。ゲート線１０８は、表示領域１１５から周辺領域１１６まで延設されている。そして、ゲート線１０８は、ＴＦＴアレイ基板１０３の端部で、ゲートドライバＩＣ１１３に接続される。ソース線１０９も同様に表示領域１１５から周辺領域１１６まで延設されている。そして、ソース線１０９は、ＴＦＴアレイ基板１０３の端部で、ソースドライバＩＣ１１４と接続される。ゲートドライバＩＣ１１３の近傍には、第１の外部配線１１９が接続されている。また、ソースドライバＩＣ１１４の近傍には、第２の外部配線１２０が接続されている。第１の外部配線１１９、第２の外部配線１２０は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００２４】
外部からの各種信号は、第１の外部配線１１９を介してゲートドライバＩＣ１１３に、第２の外部配線１２０を介してソースドライバＩＣ１１４に供給される。ゲートドライバＩＣ１１３は、外部からの制御信号に基づいてゲート信号（走査信号）をゲート線１０８に供給する。このゲート信号によって、ゲート線１０８が順次選択されることになる。ソースドライバＩＣ１１４は、外部からの制御信号や表示データに基づいて、表示信号をソース線１０９に供給する。これにより、表示データに応じた表示電圧を各画素電極に供給することができる。
【００２５】
なお、ここでは、ゲートドライバＩＣ１１３とソースドライバＩＣ１１４は、ＣＯＧ（Chip On Glass）技術を用いて、ＴＦＴアレイ基板１０３上に直接実装したが、この構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）によりドライバＩＣをＴＦＴアレイ基板１０３に接続してもよい。
【００２６】
液晶表示パネル１０１の背面には、図１に示すように、バックライト１０２が備えられている。バックライト１０２は、液晶表示パネル１０１の反視認側から、この液晶表示パネル１０１に対して光を照射する。バックライト１０２としては、例えば、光源、導光板、反射シート、拡散シート、プリズムシート、反射偏光シートなどを備えた一般的な構成のものを用いることができる。
【００２７】
次に、このように構成されている液晶表示装置１００の駆動方法について説明する。各ゲート線１０８には、前述したようにゲートドライバＩＣ１１３から走査信号が供給される。各走査信号によって、１つのゲート線１０８に接続されているすべてのＴＦＴ１１８が同時にオンとなる。そして、ソースドライバＩＣ１１４から各ソース線１０９に表示信号が供給され、画素電極に表示信号に応じた電荷が蓄積される。表示信号が書き込まれた画素電極と対向電極１１１との電位差に応じて、画素電極と対向電極１１１間の液晶の配列が変化する。これにより、液晶表示パネル１０１を透過する光の透過量が変化する。このように、画素１１７毎に表示電圧を変えることによって、所望の画像を表示することができる。
【００２８】
次に、ＴＦＴアレイ基板１０３の詳細な構成について詳細に説明する。図３は、ＴＦＴアレイ基板１０３上に形成されたＴＦＴ１１８近傍の構成を示す上面図である。また、図４は、図３のＩＶ−ＩＶ'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向（図３中のＸ方向）に沿って切断した断面構造を示している。ＴＦＴ１１８のチャネル活性層としては、結晶性シリコンである低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）を用いている。
【００２９】
ＴＦＴアレイ基板１０３は、図３および図４に示すように、絶縁性基板１、下地膜２、多結晶半導体層４、導電薄膜５、ゲート絶縁膜６、ゲート電極７、第１層間絶縁層８、コンタクトホール９、ソース電極１０、ドレイン電極１１等を有している。
なお、説明の便宜上、図３においては、多結晶半導体層４の形状を容易に観察することができるようにゲート絶縁膜６、第１層間絶縁層８、ソース電極１０、ドレイン電極１１の図示を省略し、コンタクトホール９の形成位置のみを記載した。また、多結晶半導体層４のテーパ部も図示を省略している。図３中の多結晶半導体層４中の矢印は、電流の向きを示している。本実施形態１に係る表示装置においては、このＴＦＴ１１８が表示領域１１５内の画素１１７中に配置される。
【００３０】
絶縁基板１は、ガラス基板や石英基板などの透過性を有する基板により構成することができる。絶縁基板１上には、下地膜２が形成されている。下地膜２としては、例えば、透過性絶縁膜であるＳｉＮ膜やＳｉＯ２膜を用いることができる。下地膜２の上には、島状の多結晶半導体層４が形成されている。
【００３１】
多結晶半導体層４は、図４に示すようにソース領域４ａ、ドレイン領域４ｃ、およびこれらに挟まれたチャネル領域４ｂから構成される。ソース領域４ａおよびドレイン領域４ｃは、不純物を含む導電性領域である。多結晶半導体層４は、端部がテーパー形状となっている。このため、多結晶半導体層４上に成膜されたゲート絶縁膜６が良好に被覆されている。従って、絶縁破壊等の不良を十分抑制することができ、ＴＦＴ１１８の信頼性の向上に寄与している。
【００３２】
ソース領域４ａおよびドレイン領域４ｃの上層には、それぞれ導電薄膜５がチャネル幅方向（図３中Ｙ方向）に亘って積層されている。導電薄膜５は、例えば、Ｍｏを用い、２０ｎｍの膜厚、２μｍの幅等とすることができる。導電薄膜５は、ソース領域４ａおよびドレイン領域４ｃのチャネル幅方向（図３中Ｙ方向）に亘って積層されていればよく、チャネル長方向（図３中Ｘ方向）の積層領域は任意である。本実施形態１のように、多結晶半導体層４の端部側にのみ配設してもよいし、全領域に配設してもよい。但し、一様に電圧を印加する観点から、チャネル層との対向距離を一定に保つことが好ましい。
【００３３】
導電薄膜５は、図３に示すように、第１コンタクトホール９の形成領域非近傍Ａ２のチャネル長方向の寸法Ｄ２を、第１コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法Ｄ１よりも小さくなるように構成している。
【００３４】
多結晶半導体層４および導電薄膜５の上層には、これらと接し、かつ覆うように絶縁層であるゲート絶縁膜６が形成されている。ゲート絶縁膜６上には、チャネル領域４ｂと対向する位置にゲート電極７が形成されている。そして、ゲート絶縁膜６、ゲート電極７を覆うように第１層間絶縁膜８が形成されている。第１層間絶縁膜８、ゲート絶縁膜６には、第１層間絶縁膜８表面から、ゲート電極７と対向する位置に導電薄膜５まで貫通する第１コンタクトホール９が配設されている。そして、第１コンタクトホール９に第１電極が配設されている。第１電極のうち、導電薄膜５を介してそれぞれソース領域４ａと電気的に接続されるものがソース電極１０、ドレイン領域４ｃと電気的に接続されるものがドレイン電極１１として機能する。本実施形態１においては、ソース領域４ａ側、ドレイン領域４ｃ側にそれぞれコンタクトホールが１つ形成されている。
【００３５】
従来例に係るＴＦＴにおいては、図１５に示すように、ソース領域８４ａおよびドレイン８４ｃ領域上に導電薄膜が形成されていなかった。すなわち、ソース領域およびドレイン領域は、多結晶半導体層に不純物を含む導電性領域のみで形成されていた。そのため、シート抵抗が数ｋΩと高くなってしまうため、均一な電圧を印加し難く、チャネル幅方向に対して電圧降下が発生しやすかった。すなわち、チャネル幅方向にほぼ均一に電流を流すためには、図１４に示すように、ソース／ドレイン領域に均等にコンタクトホールを配置する必要があった。このため、チャネル幅の広いものに関してはコンタクトホールを多数形成しなければならなかった。
【００３６】
本実施形態１に係るＴＦＴアレイ基板１０３によれば、ソース領域４ａおよびドレイン領域４ｃのチャネル幅方向に亘って低抵抗な導電薄膜５を積層している。導電薄膜は、５〜５０Ω／□程度の低抵抗な材料から構成されているため、第１コンタクトホール９を介してソース領域４ａおよびドレイン領域４ｃに供給される電圧をチャネル幅方向に対してほぼ一様にすることが可能となる。従って、チャネル幅の広いＴＦＴにおいても、第１コンタクトホール９をチャネル幅方向に均等に配置せずにＴＦＴの性能を維持しつつ、第１コンタクトホール９の個数を低減することが可能となる。
【００３７】
このため、第１コンタクトホールのレイアウト領域の占める面積を縮小することができる。具体的には、図３に示すように、ソース領域４ａにおいて、第１コンタクトホール９の形成領域非近傍Ａ２のチャネル長方向の寸法Ｄ４を、第１コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法Ｄ３よりも小さくすることができる。ドレイン領域４ｃにおいても同様である。また、導電薄膜５の場合には、第１コンタクトホール９の形成領域非近傍Ａ２のチャネル長方向の寸法Ｄ２を、第１コンタクトホール９の形成領域近傍Ａ１のチャネル長方向の寸法Ｄ１よりも小さくすることができる。その結果、周辺回路の集積化を達成し、狭額縁化、表示領域の高開口率化、高解像度化に寄与することが可能となる。
【００３８】
なお、上記特許文献２には、ＭＯＳＦＥＴの半導体装置において、コンタクトホールの形成位置がゲート電極から遠ざかるように、具体的には、チャネル長方向においてゲート電極とコンタクトホールが対向しないように配置エリアを規定する例が開示されている。また、ソース領域およびドレイン領域にシリサイド層を形成する例が開示されている。しかしながら、コンタクトホールの配置エリアが規定されるので、設計自由度が高いとは言えなかった。また、シリサイド層の形成位置は、半導体層の上層に限定される点も設計自由度が高いとは言えなかった。
【００３９】
次に、上記のように構成されたＴＦＴ１１８の製造方法について説明する。図５および図６は、ＴＦＴ１１８の製造方法を説明するための製造工程図である。はじめに、図５（ａ）に示すように、絶縁基板１上に下地膜２を形成する。本実施形態１においては、絶縁基板１上にＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法により、ＳｉＮ膜２ａを成膜し、その上にＳｉＯ２膜２ｂを成膜する。ＳｉＮ膜２ａの膜厚は、例えば、４０〜６０ｎｍ、ＳｉＯ２膜２ｂの膜厚は例えば、１８０〜２２０ｎｍとすることができる。なお、下地膜２は、主にガラス基板からのＮａなどの可動イオンが半導体層へ拡散することを防止する目的で設けたものであるので、上記膜構成、膜厚に限定されるものではない。
【００４０】
次に、下地膜２の上層に非晶質半導体膜３をＣＶＤ法により形成する。本実施形態１においては、非晶質半導体膜３としてシリコン（Ｓｉ）膜を用いた。シリコン膜は、好ましくは３０〜１００ｎｍ、より好ましくは６０〜８０ｎｍの膜厚に成膜する（図５ａ参照）。これら下地膜２および非晶質半導体膜３は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロン（Ｂ）などの汚染物質が各膜の界面に取り込まれることを防止することができる。
【００４１】
なお、非晶質半導体膜３の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体膜３の膜中に、多量に含有された水素を低減するためである。本実施形態１では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜３を成膜した基板を４５分間保持した。このような処理により、非晶質半導体膜３を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体膜３表面の荒れを抑制することが可能となる。以上の工程により、図５（ａ）に示す構成となる。
【００４２】
続いて、非晶質半導体膜３表面に形成された自然酸化膜をフッ酸などでエッチング除去する。その後、非晶質半導体膜３に対して窒素などのガスを吹き付けながら、図５（ｂ）に示すように、非晶質半導体膜３の上からレーザー光１２を照射する。レーザー光１２は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜３に照射される。本実施形態１では、レーザー光１２としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いた。ＹＡＧレーザーの第２高調波の代わりに、エキシマレーザーを用いることもできる。レーザー光照射は、非晶質半導体膜３に窒素を吹き付けながら行う。これにより、結晶粒界部分に発生する隆起高さを抑制することができる。本実施形態１においては、結晶表面の平均粗さＲａを３ｎｍ以下にまで小さくしている。非晶質半導体膜３にレーザー光を照射することにより多結晶半導体層４が形成される。
【００４３】
多結晶半導体層４上に、感光性樹脂であるレジストをスピンコートによって塗布する。そしてこの塗布したレジストを露光、現像等、公知の写真製版法を行う。これにより、フォトレジストが所望の形状にパターニングされる。その後、多結晶半導体層４をエッチングし、フォトレジストパターンを除去する。これにより、多結晶半導体層４が所望の形状にパターニングされる。本実施形態１では、ＣＦ４とＯ２を混合したガスを用いたドライエッチング法により、多結晶半導体層４を島状に形成した。エッチングに用いられるガスにＯ２が混合されているため、写真製版法によって形成したレジストを後退させながらエッチングすることが可能となる。従って、多結晶半導体層４は、端部にテーパー形状を有する構造とすることができる。以上の工程により、図６（ａ）に示す構成となる。
【００４４】
次いで、導電薄膜を成膜する。導電薄膜としては、Ｃｒ、Ｍｏ，Ｗ，Ｔｉ，Ｔａあるいはこれらを主成分とする合金膜等とすることができる。本実施形態１では、Ｍｏ膜をおよそ２０ｎｍの膜厚とし、ＤＣマグネトロンを用いたスパッタリング法により形成した。ここで、導電薄膜の膜厚を２０ｎｍとしたが、２５ｎｍ以下であればよい。導電薄膜の膜厚が２５ｎｍを超えると、その後の工程で行う不純物イオンドーピングの際にマスクとして機能してしまう。すなわち、導電薄膜の下層に位置する多結晶半導体層４に不純物イオンが十分に到達できず、導電薄膜５と多結晶半導体層４とのオーミック性コンタクトが得られなくなってしまう。一方、導電薄膜の膜厚の下限は、特に限定されない。導電薄膜のシート抵抗は、多結晶半導体膜のシート抵抗（数ｋΩ／□）よりも二桁程度小さいので、導電薄膜が僅かにでも成膜されていればソース領域およびドレイン領域に所望の電圧を確実に印加することができる。但し、導電薄膜としてＭｏ、Ｗ若しくはＴｉ等を用いた場合、コンタクトホール形成時に用いられるドライエッチングのガス（例えば、ＣＦ４／Ｏ２やＣＨＦ３／Ｏ２／Ａｒガス）により導電薄膜が少なからずエッチングされてしまう。コンタクトホール底部の導電薄膜が除去されてしまうと、ソース領域およびドレイン領域に所望の電圧を確実に印加することができなくなってしまう。このため、導電薄膜の膜厚は、上記オーバーエッチングによる削れ量を見越した膜厚とする必要がある。かかる観点からエッチング選択性を考慮して、導電薄膜５の膜厚を１０ｎｍ以上とすることが好ましい。
【００４５】
続いて、導電薄膜５上に感光性樹脂であるレジストをスピンコート等により塗布し、塗布したレジストを露光・現像等の一連の写真製版法により所望の形状にパターニングする。続いて、導電薄膜５をエッチングし、フォトレジストパターンを除去する。一連の工程により、導電薄膜５が所望の形状にパターニングされる。本実施形態１においては、燐酸および硝酸を混合した薬液を用いてウエットエッチング法により、導電薄膜５を図３に示す構成となるように加工した。
【００４６】
なお、多結晶半導体層４と導電薄膜５は、公知のハーフトーンマスクを用いることにより、１回の写真製版工程で形成することも可能である。すなわち、所望の多結晶半導体層形状部分のフォトレジストをハーフ露光して膜厚を薄く形成し、所望の導電薄膜形状部分のフォトレジスト膜厚を厚く形成すればよい。このようなレジストパターンを用いて、まず、導電薄膜５および多結晶半導体層４をパターニングする。そして、アッシング処理によって、フォトレジスト膜厚をあらかじめ薄く形成した部分のレジストを除去し、所望の導電薄膜形状部分のフォトレジストパターンのみを残存させる。残したフォトレジストパターンを用いて、再度導電薄膜５をパターニングすればよい。
【００４７】
次に、多結晶半導体層４および導電薄膜５の上の基板表面全体を覆うようにゲート絶縁膜６を成膜する。ゲート絶縁膜６としては、ＳｉＮ膜、ＳｉＯ２膜等が用いられる。本実施形態１では、ゲート絶縁膜６として、ＳｉＯ２膜を用い、ＣＶＤ法によって５０〜１００ｎｍの膜厚に成膜した。また、多結晶半導体層４の表面平均粗さをＲａ≦３ｎｍとし、多結晶半導体層４パターンの端部をテーパー形状とした。従って、ゲート絶縁膜６の被覆性が高く、初期故障を大幅に低減することが可能となる。以上の工程により、図６（ｂ）に示す構成となる。
【００４８】
次に、ゲート電極７および配線を形成するための層を成膜する。この層は、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜により構成することができる。本実施形態では、Ｍｏを膜厚２００〜４００ｎｍとして、ＤＣマグネトロンを用いたスパッタリング法により形成した。そして、公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極７および配線（不図示）を形成する。本実施形態１では、ゲート電極７のエッチングは、燐酸と硝酸を混合した薬液を用いたウェットエッチング法により行った。これに代えて、ＳＦ６とＯ２を混合したガスを用いたドライエッチング法により行うことも可能である。
【００４９】
次に、形成したゲート電極７をマスクとして、多結晶半導体層４のソース・ドレイン領域に不純物元素を導入する。ここで導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴ１１８を形成することができ、Ｂを導入すればｐ型のＴＦＴ１１８を形成することができる。また、ゲート電極７の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴ１１８を同一基板上に作り分けることができる。ＰやＢの不純物元素の導入は、イオンドーピング法を用いて行った。以上の工程により、ゲート電極７、ソース領域４ａ、ドレイン領域４ｃが形成され、図６（ｃ）に示す構成となる。
【００５０】
次に、ゲート電極７の上の基板表面全体を覆うように、第１の層間絶縁膜８を成膜する。本実施形態１では、ＳｉＯ２膜を膜厚５００〜１０００ｎｍとして、ＣＶＤ法により第１の層間絶縁膜８を成膜した。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持した。これにより、多結晶半導体層４のソース・ドレイン領域に導入した不純物元素がさらに活性化する。以上の工程により、図６（ｄ）に示す構成となる。
【００５１】
次に、形成したゲート絶縁膜６および第１の層間絶縁膜８を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体層４のソース領域４ａおよびドレイン領域４ｃの上層に形成された導電薄膜５に到達するコンタクトホール９をそれぞれ形成する。つまり、コンタクトホール９では、ゲート絶縁膜６および第１の層間絶縁膜８が除去され、導電薄膜５が露出している。本実施形態１では、コンタクトホール９のエッチングは、ＣＨＦ３、Ｏ２とＡｒの混合ガスを用いたドライエッチング法により行った。以上の工程により、図６（ｅ）に示す構成となる。
【００５２】
次に、ソース電極１０、ドレイン電極１１および配線（不図示）を形成するための第１電極層を成膜する。第１電極層は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施形態では、Ｍｏ／Ａｌ／Ｍｏの積層させた構造とし、膜厚はＡｌ膜が２００〜４００ｎｍ、Ａｌ下層および上層のＭｏ膜が５０〜１５０ｎｍとした。これらは、ＤＣマグネトロンを用いたスパッタリング法により形成した。
【００５３】
次に、形成した第１電極層を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極１０、ドレイン電極１１および配線（不図示）を形成する。本実施形態１では、これらを形成する手段として、ＳＦ６とＯ２の混合ガスおよびＣｌ２とＡｒの混合ガスを用いたドライエッチング法を用いた。以上の工程により、ソース領域４ａ上では、導電薄膜５に接続されるソース電極１０が、ドレイン領域４ｃ上では、導電薄膜５に接続されるドレイン電極１１が形成される。これにより、図６（ｆ）に示す構成となる。
【００５４】
これらの一連の工程を経ることで、ＴＦＴ１１８を製造することができる。続いて、ソース電極およびドレイン電極を覆うように、第２層間絶縁膜１５を成膜し、一連の写真製版工程によりパターニングした後にエッチング処理を行う（図７参照）。本実施形態１においては、ＳｉＮ膜をＣＶＤ法により、膜厚が２００〜３００ｎｍとなるように成膜した。また、第２層間絶縁膜１５の表面からは、ドレイン電極１１に到達する第２コンタクトホール１６を形成する。すなわち、第２コンタクトホール１６においては、第２層間絶縁膜１５が除去され、ドレイン電極１１が露出している。第２コンタクトホール１５のエッチングは、ＣＦ４とＯ２の混合ガスを用いたドライエッチング法により行った。
【００５５】
次いで、画素電極等を形成するための第２電極層を成膜する。第２電極層１７としては、ＩＴＯやＩＺＯなどの透明性を有する導電性の薄膜を用いる。本実施形態１においては、ＩＴＯをＤＣマグネトロンを用いたスパッタリング法により、膜厚が８０〜１２０ｎｍとなるように形成した。スパッタリングには、Ａｒガス、Ｏ２ガス、Ｈ２Ｏガスを混合したものを用いた。これにより、加工性が容易である非晶質性の透明性導電薄膜が得られる。
【００５６】
その後、形成した第２電極層を公知の写真製版法を用いて、所望の形状にパターニングし画素電極１７を形成した。エッチング工程は、シュウ酸を主成分とする薬液を用いたウエットエッチング法により行った。そして、非晶質性透明導電薄膜を結晶化するためのアニールを実施する。
【００５７】
ここで製造されるＴＦＴアレイ基板を液晶表示装置に用いる場合、第２層間絶縁膜１５上に、１画素単位に透明導電薄膜にはＩＴＯが一般的に用いられる。画素電極１７は、コンタクトホールによってドレイン電極１１に接続される。以上の工程によりＴＦＴアレイ基板が形成される。
【００５８】
本実施形態１によれば、ＴＦＴのソース領域およびドレイン領域を形成する多結晶半導体層４上には導電薄膜５が形成されている。このように低抵抗な導電薄膜５をソース領域４ａおよびドレイン領域４ｃとなる多結晶半導体層４に積層することにより、ソース領域およびドレイン領域には所望の電圧を確実に印加することが可能となる。コンタクトホールをチャネル幅方向に均等に配置する必要はなく、コンタクトホールの個数を低減できるという効果を奏する。従って、コンタクトホールを配置するための面積を低減することができる。
さらに、多結晶半導体層の端部をテーパー形状としているので、多結晶半導体層上に成膜するゲート絶縁膜が良好に被覆され、絶縁破壊などの不良を十分に抑制することができる。また、本実施形態１に係る多結晶半導体層４は、膜厚が３０〜１００ｎｍと非常に薄くてゲート絶縁膜／多結晶半導体層の選択比が小さいため、ゲート絶縁膜を除去する際に多結晶半導体層を安定的に残すことが難しかった。本実施形態によれば、導電薄膜５を積層しているので、この問題を改善することができる。
【００５９】
[実施形態２]
次に、上記実施形態とは異なるＴＦＴの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００６０】
図８は、本実施形態２に係るＴＦＴアレイ基板上に形成されたＴＦＴ２１８近傍の構成を示す上面図である。また、図９（ａ）は、図８のＩＸａ−ＩＸａ'切断部断面図であり、図９（ｂ）は、図８のＩＸｂ−ＩＸｂ'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向（図８中のＸ方向）に沿って切断した断面構造を示している。
【００６１】
本実施形態２に係るＴＦＴ２１８は、以下の点を除いて上記実施形態１のＴＦＴと同様の構成となっている。すなわち、上記実施形態１においては、ソース領域およびドレイン領域において、コンタクトホールの形成領域近傍Ａ１のチャネル長方向の寸法よりも、コンタクトホールの形成領域非近傍Ａ２のチャネル長方向の寸法を小さく構成していたが、本実施形態２においては、全チャネル幅方向に亘って、ソース領域２４ａ、ドレイン領域２４ｃのチャネル長方向の寸法を一定とした。具体的には、ソース領域２４ａおよびドレイン領域２４ｃそれぞれにおいて、コンタクトホール９形成領域近傍Ａ１のチャネル長方向の寸法と、コンタクトホール９形成領域非近傍Ａ２のチャネル長方向の寸法が共にＤ６の幅で同じとなるように構成した。
【００６２】
また、上記実施形態１においては、導電薄膜５を多結晶半導体層４の上層に形成しているのに対し、本実施形態２においては、図９（ａ）に示すように、多結晶半導体層４の上層のみならず、その側壁部および絶縁基板１上であって多結晶半導体層４の近傍に亘る領域に形成されている点が異なる。より具体的には、コンタクトホール９形成領域非近傍Ａ２においては、導電薄膜５は多結晶半導体層４の上層にのみ形成されている。一方、コンタクトホール９の形成領域近傍Ａ１においては、上述のように半導体層の側壁部、および半導体層の近傍に亘って導電薄膜５が形成されている（図８中のＤ５で示す領域）。
【００６３】
さらに、上記実施形態２においては、多結晶半導体層４と導電薄膜５が積層されていない非積層領域Ｄ５にコンタクトホール９が形成されている点も異なる。また、多結晶半導体層４の端部をテーパー形状としていない点も異なる。
【００６４】
本実施形態２によれば、ＴＦＴのソース領域およびドレイン領域を形成する多結晶半導体層の上層から周辺近傍に亘って導電薄膜２５が形成されている。低抵抗な導電薄膜２５をソース領域２４ａおよびドレイン領域２４ｃとなる多結晶半導体層２４と接触させることにより、ソース領域およびドレイン領域には所望の電圧を確実に印加することが可能となる。コンタクトホールをチャネル幅方向に均等に配置する必要はなく、コンタクトホールの個数を低減できるので、コンタクトホールを配置するための面積を低減することができる。また、コンタクトホール９を多結晶半導体層２４の非積層領域に形成することにより、設計自由度を高めることができる。なお、本実施形態２においても、多結晶半導体層２４の端部をテーパー形状とすることができる。テーパー形状とすることにより、導電薄膜の被覆率を良好に保ち、断線等の不具合を十分に抑制することができる。また、その上に積層されるゲート絶縁膜の被覆性も良好となり、絶縁破壊などの不良を十分に抑制することができる。
【００６５】
[実施形態３]
図１０は、本実施形態３に係るＴＦＴアレイ基板上に形成されたＴＦＴ３１８近傍の構成を示す上面図である。また、図１１（ａ）は、図１０のＸＩａ−ＸＩａ'切断部断面図、図１１（ｂ）は、図１０のＸＩｂ−ＸＩｂ'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向（Ｘ方向）に沿って切断した断面構造を示している。
【００６６】
本実施形態３に係るＴＦＴ３１８は、以下の点を除いて上記実施形態２のＴＦＴと同様の構成となっている。すなわち、上記実施形態２において導電薄膜２５は、図９（ａ）に示すように、多結晶半導体層２４の上層のみならず、その側壁部および絶縁基板１上であって多結晶半導体層２４の近傍に亘る領域に形成されているが、本実施形態３においては、下地膜２の上層であって、かつ多結晶半導体層２４の下層に導電薄膜３５が形成されている点が異なる。より具体的には、コンタクトホール９の形成領域非近傍Ａ２においては、導電薄膜３５と多結晶半導体層２４は積層構造となっており、導電薄膜３５は多結晶半導体層２４の下層に形成されている。一方、コンタクトホール９の形成領域近傍Ａ１においては、導電薄膜３５と多結晶半導体層２４との積層領域と非積層領域がある。すなわち、導電薄膜３５の上層に多結晶半導体層２４が形成されていない領域がある。
【００６７】
本実施形態３によれば、ＴＦＴのソース領域およびドレイン領域を形成する多結晶半導体層の下層のチャネル幅方向に亘って導電薄膜３５が形成されている。低抵抗な導電薄膜３５をソース領域およびドレイン領域となる多結晶半導体層と接触させることにより、ソース領域およびドレイン領域には所望の電圧を確実に印加することが可能となる。これにより、コンタクトホールをチャネル幅方向に均等に配置する必要はなく、コンタクトホールの個数を低減できる。その結果、コンタクトホールを配置するための面積を低減することができる。また、コンタクトホール９を半導体層との非積層領域上の導電薄膜３５に形成することにより、設計自由度を高めることができる。
【００６８】
[実施形態４]
図１２は、本実施形態４に係るＴＦＴアレイ基板上に形成されたＴＦＴ４１８近傍の構成を示す上面図である。また、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ'切断部断面図であり、ソース領域およびドレイン領域が形成されているチャネル長方向（図１２中のＸ方向）に沿って切断した断面構造を示している。
【００６９】
本実施形態４に係るＴＦＴ４１８は、以下の点を除いて上記実施形態１のＴＦＴと同様の構成となっている。すなわち、上記実施形態１において図７に示すように、第１層間絶縁膜８の表面から第１コンタクトホール９を介して、ソース領域４ａ上の導電薄膜５とソース電極１０が接続され、かつドレイン領域４ｃ上の導電薄膜５とドレイン電極１１が接続されている。また、ドレイン電極１１は、第２層間絶縁膜１５の表面に形成された第２コンタクトホール１６を介して、ドレイン電極１１と画素電極１７が接続されている。一方、本実施形態４においては、図１３に示すように第２層間絶縁膜１５の表面からソース領域４ａの上層にある導電薄膜５まで貫通する導電薄膜接続用コンタクトホール４２と、第１層間絶縁膜８上に形成された第１電極層４１と接続される第１電極接続用コンタクトホール４３を備えている。
【００７０】
従来、ソース領域４ａ、ドレイン領域４ｃと画素電極とは、画素電極が透明導電性酸化膜であるために、これらを直接コンタクトさせて良好なコンタクト抵抗を得ることは困難であった。これは、画素電極と多結晶半導体層との界面において、多結晶半導体層が酸化されて、界面に絶縁性の酸化物が形成されてしまうためである。
【００７１】
本実施形態４によれば、多結晶半導体層４上に導電性薄膜を形成しているため、画素電極と導電薄膜を、直接コンタクトホールを介して接続した場合においても、良好なコンタクト抵抗を得ることができる。
【００７２】
上記従来例においては、画素電極は、金属性の導電膜であるソース・ドレイン電極を介してコンタクトさせていた。このため、以下のような工程により製造していた。すなわち、まず、第１層間絶縁膜を形成した後にコンタクトホールを形成して、ソース電極およびドレイン電極を形成する。次いで、ソース電極およびドレイン電極の上層に第２層間絶縁膜を形成し、画素電極とドレイン電極を接続するためのコンタクトホールを接続する、という工程により製造していた。
【００７３】
本実施形態４によれば、第１層間絶縁膜と第２層間絶縁膜を形成した後に、コンタクトホールを同時にパターニングして、配線間を画素電極に用いる透明性導電膜で接続することが可能となる。その結果、写真製版工程数を削減することが可能となり、生産性を向上させることができる。
【００７４】
なお、多結晶半導体層に対する導電薄膜の接触形態としては、上記構成の他に例えば上記実施形態２や３のように構成することができる。また、導電薄膜接続用コンタクトホール４２の形成位置は、上記実施形態２や３のように多結晶半導体層との非積層領域上に設けることもできる。
【００７５】
本発明に係るＴＦＴを、有機ＥＬ表示装置等に搭載することも可能である。有機ＥＬ表示装置の場合、ＴＦＴ１１８のドレイン電極１１上にコンタクトホールを有する平坦化膜が設けられる。そして、アノード電極が平坦化膜上に形成され、コンタクトホールを介してドレイン電極と接続する。
【図面の簡単な説明】
【００７６】
【図１】実施形態１に係る液晶表示装置の構成を示す断面図。
【図２】実施形態１に係る液晶表示装置の構成を示す平面図。
【図３】実施形態１に係るＴＦＴ近傍の構成を示す上面図。
【図４】図３のＩＶ−ＩＶ'切断部断面図。
【図５】実施形態１に係るＴＦＴの製造工程図。
【図６】実施形態１に係るＴＦＴの製造工程図。
【図７】実施形態１に係るＴＦＴアレイ基板の構成を示す断面図。
【図８】実施形態２に係るＴＦＴ近傍の構成を示す上面図。
【図９】（ａ）は図８のＩＸａ−ＩＸａ'切断部断面図、（ｂ）は図８のＩＸｂ−ＩＸｂ'切断部断面図。
【図１０】実施形態３に係るＴＦＴ近傍の構成を示す上面図。
【図１１】（ａ）は図１０のＸＩａ−ＸＩａ'切断部断面図、（ｂ）は図１０のＸＩａ−ＸＩａ'切断部断面図。
【図１２】実施形態４に係るＴＦＴ近傍の構成を示す上面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ'切断部断面図。
【図１４】従来例に係るＬＴＰＳ−ＴＦＴの構造を示す一部上面図。
【図１５】図１４のＸＶＩ−ＸＶＩ'切断部断面図。
【符号の説明】
【００７７】
１          絶縁性基板
２          下地膜
３          非晶質半導体膜
４、２４、  多結晶半導体層
４ａ、２４ａ  ソース領域
４ｂ、２４ｂ  チャネル領域
４ｃ、２４ｃ  ドレイン領域
５、２５、３５  導電薄膜
６          ゲート絶縁膜
７          ゲート電極
８          層間絶縁層
９          コンタクトホール
１０        ソース電極
１１        ドレイン電極
１２        レーザー光
４２        導電薄膜接続用コンタクトホール
４３        電極接続用コンタクトホール
１００      液晶表示装置
１０１      液晶表示パネル
１０２      バックライト
１０３      アレイ基板
１０４      対向基板
１０５      シール材
１０６      液晶
１０７      スペーサ
１０８      ゲート線
１０９      ソース線
１１０      配向膜
１１１      対向電極
１１２      偏光板
１１５      表示領域
１１６      周辺領域
１１７      画素
１１９      第１の外部配線
１２０      第２の外部配線
【図１】
2008305860.tif 000003
【図２】
2008305860.tif 000004
【図３】
2008305860.tif 000005
【図４】
2008305860.tif 000006
【図５】
2008305860.tif 000007
【図６】
2008305860.tif 000008
【図７】
2008305860.tif 000009
【図８】
2008305860.tif 000010
【図９】
2008305860.tif 000011
【図１０】
2008305860.tif 000012
【図１１】
2008305860.tif 000013
【図１２】
2008305860.tif 000014
【図１３】
2008305860.tif 000015
【図１４】
2008305860.tif 000016
【図１５】
2008305860.tif 000017