(57)【要約】【課題】  前回測定時と今回測定時とで測定値の差が小さい場合にテスト時間が過大になることのない平均電流測定回路を提供する。【解決手段】  ローパスフィルタ回路１で平均化された測定電流をＡ／Ｄ変換器２で２値化し、これら２値化データを所定のタイミングでデータ取得制御回路１３が取得して平均化データとして出力する平均電流測定回路において、データ取得制御回路１３は、Ａ／Ｄ変換器２から２値化データを所定の時間間隔で取得し、連続して取得した複数の２値化データが所定の上位ビットにおいて一致するときは最新に取得した２値化データを平均化データとして出力することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ローパスフィルタ回路で平均化された測定電流をＡ／Ｄ変換器で２値化し、これら２値化データを所定のタイミングでデータ取得制御回路が取得して平均化データとして出力する平均電流測定回路において、
前記データ取得制御回路は、
前記Ａ／Ｄ変換器から前記２値化データを所定の時間間隔で取得し、
連続して取得した複数の前記２値化データが所定の上位ビットにおいて一致するときは最新に取得した前記２値化データを平均化データとして出力する
ことを特徴とする平均電流測定回路。
【請求項２】
前記データ取得回路からの割り込み信号に応じてＣＰＵが前記データ取得回路から前記平均化データを取得する
ことを特徴とする請求項１記載の平均電流測定回路。
【請求項３】
前記複数は２つである
ことを特徴とする請求項１又は請求項２記載の平均電流測定回路。
【請求項４】
前記測定電流はデバイスの電源消費電流である
ことを特徴とする請求項１乃至請求項３のいずれかに記載の平均電流測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体テスタ等における、デバイス電源の平均電流測定の効率の改善に関する。
【背景技術】
【０００２】
従来から半導体試験装置等において、ＭＯＳＬＳＩなどのデバイスについて、種々の動作条件下で電源消費電流（以下ＩＤＤと呼ぶ）を測定することが行われている。このため、通常は平均電流測定回路が用いられる。
【０００３】
図３は従来の平均電流測定回路を示す構成ブロック図である。ローパスフィルタ（以下ＬＰＦと呼ぶ）１は増幅積分回路から構成され、ＩＤＤが電流／電圧変換されたＩＤＤ検出信号（電圧）Ｖinを入力して平均電流値に対応した電圧Ｖ１を出力する。ＬＰＦ１において、抵抗Ｒ１は一端にＩＤＤ検出信号Ｖinが印加され他端が演算増幅器Ａ１の反転入力端子に接続する。抵抗Ｒ２はその一端が演算増幅器Ａ１の反転入力端子に接続し、他端が同出力端子に接続する。抵抗Ｒ２と並列にリレーＲＬ１の接点回路と積分キャパシタＣ１からなる直列回路が接続する。演算増幅器Ａ１の非反転入力端子はＧＮＤ（アース）に接続する。Ａ／Ｄ変換回路２はＬＰＦ１の出力電圧Ｖ１を入力してディジタルデータ（以下２値化データと呼ぶ）に変換し、ストローブ端子にストローブ信号が送られると２値化データを出力する。データ取得制御回路３はＦＰＧＡ（Field Programmable Gate Array）で構成され、リレーＲＬ１にリレー制御信号を送って平均電流測定のための測定系を準備し、Ａ／Ｄ変換回路２にストローブ信号を送ってＡ／Ｄ変換後の２値化データを取得する。ＣＰＵ４はデータ取得制御回路３にスタート信号を送って平均電流測定を開始し、タイマ機能によりスタート信号から所定の時間経過後にストローブ信号を送って２値化データを取得する。
【０００４】
図３の構成の平均電流測定回路の動作を以下に説明する。ＣＰＵ４よりデータ取得回路３にスタート信号が送られると、これをトリガとしてデータ取得回路３はＬＰＦ１のリレーＲＬ１をオンにするので、積分キャパシタＣ１が抵抗Ｒ２と並列に接続され、ＬＰＦ１はローパスフィルタを構成する。ここで、デバイスの電源消費電流ＩＤＤに対応したＩＤＤ検出信号ＶinがＬＰＦ１に入力されると、演算増幅器Ａ１と抵抗Ｒ１，Ｒ２からなる増幅回路で増幅するとともに、積分キャパシタＣ１により積分される。このとき、積分キャパシタＣ１に充電される電荷量が一定になるように、積分キャパシタＣ１の時定数を十分考慮した所定の待ち時間後、ＣＰＵ４からデータ取得制御回路３を経由してＡ／Ｄ変換器２にストローブ信号が送られ、そのタイミングでＡ／Ｄ変換器２の出力２値化データがデータ取得制御回路３によって取得される。データ取得制御回路３の２値化データはさらにＣＰＵ４に送られる。
【０００５】
平均電流測定回路に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開２００３−１２１５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３の回路によれば、ＬＰＦ１には積分キャパシタＣ１を放電する回路がないので、２値化データ取得が終了したとき、積分キャパシタＣ１には電荷が充電されたままとなっている。この残留電荷量により、次回ＩＤＤ測定時に積分キャパシタＣ１を充電する際に、電荷量が一定になるまでの充電時間が変動する。
【０００８】
図４は積分キャパシタＣ１の電荷量の測定時間に対する変化を示すタイムチャートである。前回測定時と今回測定時とで測定する平均電流の差が大きい場合（曲線５）は小さい場合（曲線６）よりも充電時間が長くなる。すなわち、前回測定時の測定値によって充電時間が変化する。図３の回路では、デバイス測定プログラムにおいて、ストローブ時間（待ち時間）としてハード構成上考えられる最大（最長）の値を設定するので、前回測定時と今回測定時とで測定する平均電流の差が小さい場合には本来必要とするストローブ時間より大きな値を設定することになり、テスト時間の増大化につながっていた。
【０００９】
本発明はこのような課題を解決しようとするもので、前回測定時と今回測定時とで測定値の差が小さい場合にテスト時間が過大になることのない平均電流測定回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような課題を達成するために、本発明のうち請求項１記載の発明に係る平均電流測定回路は、
ローパスフィルタ回路で平均化された測定電流をＡ／Ｄ変換器で２値化し、これら２値化データを所定のタイミングでデータ取得制御回路が取得して平均化データとして出力する平均電流測定回路において、
前記データ取得制御回路は、
前記Ａ／Ｄ変換器から前記２値化データを所定の時間間隔で取得し、
連続して取得した複数の前記２値化データが所定の上位ビットにおいて一致するときは最新に取得した前記２値化データを平均化データとして出力する
ことを特徴とする。
【００１１】
請求項２記載の発明は、
請求項１記載の平均電流測定回路において、
前記データ取得回路からの割り込み信号に応じてＣＰＵが前記データ取得回路から前記平均化データを取得する
ことを特徴とする。
【００１２】
請求項３記載の発明は、
請求項１又は請求項２記載の平均電流測定回路において、
前記複数は２つである
ことを特徴とする。
【００１３】
請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載の平均電流測定回路において、
前記測定電流はデバイスの電源消費電流である
ことを特徴とする。
【発明の効果】
【００１４】
以上説明したことから明らかなように、本発明によれば、  ローパスフィルタ回路で平均化された測定電流をＡ／Ｄ変換器で２値化し、これら２値化データを所定のタイミングでデータ取得制御回路が取得して平均化データとして出力する平均電流測定回路において、前記データ取得制御回路は、前記Ａ／Ｄ変換器から前記２値化データを所定の時間間隔で取得し、連続して取得した複数の前記２値化データが所定の上位ビットにおいて一致するときは最新に取得した前記２値化データを平均化データとして出力することにより、前回測定時と今回測定時とで測定値の差が小さい場合にテスト時間が過大になることのない平均電流測定回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００１６】
図１は本発明の実施の形態に係る平均電流測定回路の一実施例を示す構成ブロック図である。図３と同じ部分は同一の記号を付して相違する部分を中心に説明する。ＣＰＵ１４はデータ取得制御回路１３にスタート信号を送って平均電流測定を開始し、データ取得制御回路１３から割り込み信号を受けて２値化データを取得する。データ取得制御回路１３はＦＰＧＡ（Field Programmable Gate Array）で構成され、ＣＰＵ１４から送られるスタート信号をトリガとしてリレーＲＬ１にリレー制御信号を送り、平均電流測定のための測定系を準備する。また、Ａ／Ｄ変換回路２にストローブ信号を送ってＡ／Ｄ変換後の２値化データを取得し、ＣＰＵ１４に割り込み信号を出力する他、２値化データ比較判定機能及びタイムアウト処理機能を持つ。
【００１７】
図１の構成の平均電流測定回路の動作を図２のフローチャートを用いて以下に説明する。
【００１８】
まず、ＣＰＵ１４において、タイムアウト時間を設定する（ステップＳ１）。
【００１９】
ＣＰＵ１４よりデータ取得回路１３にスタート信号が送られると（ステップＳ２）、これをトリガとしてデータ取得回路１３はＬＰＦ１のリレーＲＬ１をオンにする（ステップＳ３）ので、積分キャパシタＣ１が抵抗Ｒ２と並列に接続され、ＬＰＦ１はローパスフィルタを構成する。
【００２０】
ここで、デバイスの電源消費電流ＩＤＤに対応したＩＤＤ検出信号ＶinがＬＰＦ１に入力されると、演算増幅器Ａ１と抵抗Ｒ１，Ｒ２からなる増幅回路で増幅するとともに、積分キャパシタＣ１により積分される。
【００２１】
この状態でデータ取得制御回路１３からＡ／Ｄ変換器２に一定時間間隔でストローブ信号が送られ（ステップＳ４）、その各タイミングでＡ／Ｄ変換器２の出力２値化データがデータ取得制御回路１３に取り込まれる（ステップＳ５）。
【００２２】
データ取得制御回路１３は、取り込んだ２値化データを前回取り込んだ２値化データと比較し、予め決定した下位数ビットを無視した上位ビットの値が一致しているかどうかを判定する（ステップＳ６）。
【００２３】
値が相違している場合は再度データ取得制御回路１３よりＡ／Ｄ変換器２に対し、ストローブ信号を一定時間間隔で出力し（ステップＳ４）、２値化データをデータ取得制御回路１３に取り込む（ステップＳ５）。
【００２４】
データ取得制御回路１３は取り込んだ２値化データを前回取得した２値化データと比較し、前回同様に値が一致しているかどうかを判定する（ステップＳ６）。以上の動作を２値化データの値が一致するまで繰り返す。
【００２５】
値が一致すると、ＣＰＵ１４に対し割り込み信号を出力するとともにＬＰＦ１のリレーＲＬ１をオフにし、ＬＰＦ１をローパスフィルタから増幅回路に切り換える（ステップＳ７）。
【００２６】
割り込み信号を受けたＣＰＵ１４はデータ取得制御回路１３より最新の２値化データを平均化データとして受け取る（ステップＳ９）。
【００２７】
タイムアウト時間までに値が収束しない場合はデータ取得制御回路１３はタイムアウト処理を行い（ステップＳ１０）、エラー割り込み信号をＣＰＵ１４に出力する（ステップＳ１１）。
【００２８】
ＣＰＵ１４はエラーを認識し、アラームや所定のエラー表示を行う（ステップＳ１２）。
【００２９】
なお、測定終了後の積分キャパシタＣ１には従来回路と同様に電荷が充電されたままとなっている。
【００３０】
また、前述の「予め決定した下位数ビット」とは、従来回路のデータ取得制御回路１３において、ＬＰＦ１の時定数を考慮した待ち時間により得ていた精度以下の部分に該当する。例えば従来回路で得ていた精度が±０．０５％の場合、１６ビットＡ/Ｄ変換器の下位５ビットがこれに相当する。
【００３１】
上記のような構成の平均電流測定回路によれば、最適ストローブ値をハードウエアで自動検出することにより、前回測定時と今回測定時の測定値の差が小さい場合のテスト時間を従来より短縮することができる。例えば、通常、平均電流測定を行う際のストローブ値はＬＰＦ1の時定数の定数倍（１００ｍｓ程度）に設定するが、前回測定時と今回測定時の測定値の差が殆どない場合だと、限りなく０ｍｓに近い測定時間となるので、１回の平均電流あたり１００ｍｓ近くの時短効果となる。通常、デバイステストプログラムにおいて、デバイスの電源電流の測定を１０〜２０テスト行うことが多いので、１〜２秒程度の時短効果を見込むことができる。これは、大量のデバイスを測定する場合に大きな時短効果となる。
【００３２】
また、従来回路では、ＣＰＵ４は平均電流測定の間はタイマ動作をしており、別処理を行うことのできない待ち時間となっていたが、上記の実施例では、ハードウエアで平均電流値を取得し、ＣＰＵ１４に対して割り込みをかけるので、ＣＰＵ１４は平均電流測定中に別処理を行うことが可能となる。したがって、ソフト処理の高速化に寄与することができる。
【００３３】
なお、半導体試験装置に限らず、ローパスフィルタを用いて平均電流を測定する全ての装置に適用することができる。
【００３４】
また、増幅積分回路に限らず、任意の種類のローパスフィルタ回路を用いることができる。
【００３５】
なお、上記の実施例ではデータ取得制御回路１３が連続して取得した２つの２値化データが一致したときに最新の２値化データを平均化データとしたが、これに限らず、３つ以上の任意の複数のデータの一致を検出してもよく、この場合は平均化データの精度をさらに向上させることができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る平均電流測定回路の一実施例を示す構成ブロック図である。
【図２】図１の回路の動作を示すフローチャートである。
【図３】従来の平均電流測定回路を示す構成ブロック図である。
【図４】図３の回路における、積分キャパシタＣ１の電荷量の測定時間に対する変化を示すタイムチャートである。
【符号の説明】
【００３７】
１  ローパスフィルタ回路
２  Ａ／Ｄ変換器
１３  データ取得制御回路
１４  ＣＰＵ
ＩＤＤ  測定電流
【図１】
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【図２】
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【図３】
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【図４】
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