(57)【要約】      （修正有）【課題】リフレッシュ動作に要する電力を低減する。【解決手段】半導体メモリデバイスは、トランジスタを有する複数のメモリセルに結合された回路を備えている。当該回路は、当該トランジスタのボディの電位を、当該ボディの荷電状態に応じた程度だけ変化させるように構成されている。当該トランジスタのゲート電極は、非アドレス状態に維持される。【選択図】図１Ａ
2008262680.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタをそれぞれ有する複数のメモリセルと、
上記メモリセルに結合されており、且つ、各メモリセルの上記トランジスタのボディの電位を、当該ボディの荷電状態に応じた程度だけ変化させる一方で、上記トランジスタのゲート電極を非アドレス状態に維持するように構成されている回路とを備えた、半導体メモリデバイス。
【請求項２】
各メモリセルの上記トランジスタは、電気的浮遊ボディトランジスタを含んでおり、
上記トランジスタの上記ボディは、上記ボディの領域内に蓄積された電荷の量を表すデータ状態を採用するように構成された、電気的浮遊ボディ領域を有している、請求項１に記載の半導体メモリデバイス。
【請求項３】
各メモリセルの上記電気的浮遊ボディトランジスタは、Ｎチャネル型トランジスタである、請求項２に記載の半導体メモリデバイス。
【請求項４】
上記回路は、上記トランジスタの対応するいずれか１つのドープ部分に、正電圧パルスを含む電気信号を供給するように構成されている、請求項３に記載の半導体メモリデバイス。
【請求項５】
上記電気的浮遊ボディトランジスタは、Ｐチャネル型トランジスタである、請求項２に記載の半導体メモリデバイス。
【請求項６】
上記回路は、上記トランジスタの対応するいずれか１つのドープ部分に、負電圧パルスを含む電気信号を供給するように構成されている、請求項５に記載の半導体メモリデバイス。
【請求項７】
各メモリセルの上記トランジスタの上記ボディの上記荷電状態は、上記ボディ内に蓄積されているキャリアの量に依存しており、
上記信号が供給されると、上記キャリアは、第１の荷電状態にある第１のメモリセルの少なくともいずれか１つから除去され、上記第１の荷電状態とは異なる第２の荷電状態にある第２のメモリセルの少なくともいずれか１つに実質的に保持される、請求項２に記載の半導体メモリデバイス。
【請求項８】
上記回路は、上記複数のメモリセルに結合されていると共に上記メモリセルのデータ状態を判定するように構成されたデータ検知回路をさらに備えている、請求項７に記載の半導体メモリデバイス。
【請求項９】
各メモリセルの上記電気的浮遊ボディトランジスタは、上記データ検知回路によって伝送された読み出し制御信号に応答して、第１のソース／ドレイン部分と第２のソース／ドレイン部分との間に、上記メモリセルの上記データ状態を表す電流を生成するように構成されている、請求項８に記載の半導体メモリデバイス。
【請求項１０】
各メモリセルの上記電気的浮遊ボディトランジスタは、Ｎチャネル型トランジスタである、請求項７に記載の半導体メモリデバイス。
【請求項１１】
上記電気信号は、上記トランジスタの対応するいずれか１つの上記ソース／ドレイン部分のいずれか一方に流される正電圧パルスを含んでいる、請求項１０に記載の半導体メモリデバイス。
【請求項１２】
各メモリセルの上記電気的浮遊ボディトランジスタは、Ｐチャネル型トランジスタである、請求項７に記載の半導体メモリデバイス。
【請求項１３】
上記電気信号は、上記トランジスタの対応するいずれか１つの上記ソース／ドレイン部分のいずれか一方に流される負電圧パルスを含んでいる、請求項１２に記載の半導体メモリデバイス。
【請求項１４】
上記回路は、上記電気信号を、上記第１および第２のメモリセルに同時に供給することができる、請求項７に記載の半導体メモリデバイス。
【請求項１５】
上記メモリセルは、行および列に配置されており、
上記回路は、上記電気信号を、少なくとも１つの行または列のメモリセルに同時に供給するように構成されている、請求項７に記載の半導体メモリデバイス。
【請求項１６】
上記回路は、上記電気信号を、上記半導体メモリデバイスの上記メモリセルの全てに同時に供給するように構成されている、請求項７に記載の半導体メモリデバイス。
【請求項１７】
上記回路は、上記メモリセルに結合されていると共に上記メモリセルのデータ状態を判定するように構成されたデータ検知回路をさらに備えている、請求項１に記載の半導体メモリデバイス。
【請求項１８】
上記回路は、各メモリセルの上記トランジスタのソース領域およびドレイン領域のいずれか一方に供給される信号を生成するように構成されている、請求項１に記載の半導体メモリデバイス。
【請求項１９】
請求項１に記載の半導体メモリデバイスを備えた電子デバイス。
【請求項２０】
コンピュータ、サーバ、ルータ、ゲーム機、グラフィックカード、個人用デジタル補助装置、デジタルカメラ、携帯電話、オーディオシステム、ビデオシステム、および処理デバイスからなる群から選択される、請求項１９に記載の電子デバイス。
【請求項２１】
上記電子デバイスは携帯用である、請求項１９に記載の電子デバイス。
【請求項２２】
上記電子デバイスは電池式である、請求項１９に記載の電子デバイス。
【請求項２３】
ゲート電極と第１のドープ部分と第２のドープ部分とをそれぞれ有したトランジスタをそれぞれ有した複数のメモリセルと、
上記トランジスタのゲート電極に結合されたワード線と、
上記トランジスタの第１のドープ部分に結合されたビット線と、
上記トランジスタの第２のドープ部分に結合されたソース線と、
上記メモリセルに結合されており、且つ、上記ワード線に印加される電圧を実質的に維持しながら上記メモリデバイスのセルフリフレッシュ動作を行うように構成されている回路とを備えた、半導体メモリデバイス。
【請求項２４】
上記回路は、上記複数のメモリセルに結合されていると共に上記メモリセルのデータ状態を判定するように構成されたデータ検知回路をさらに備えている、請求項２３に記載の半導体メモリデバイス。
【請求項２５】
各トランジスタは、上記第１のドープ部分と第２のドープ部分との間に、上記各メモリセルのデータ状態を表す電流を、上記データ検知回路によって伝送された読み出し制御信号に応答して生成するように構成された、電気的浮遊ボディトランジスタを備えている、請求項２４に記載の半導体メモリデバイス。
【請求項２６】
上記回路は、選択されたビット線と選択されたソース線との間に所定の電位差を与えるように構成されている、請求項２３に記載の半導体メモリデバイス。
【請求項２７】
各メモリセルの上記トランジスタはＮチャネル型トランジスタである、請求項２３に記載の半導体メモリデバイス。
【請求項２８】
各メモリセルの上記電気的浮遊ボディトランジスタはＰチャネル型トランジスタである、請求項２３に記載の半導体メモリデバイス。
【請求項２９】
トランジスタをそれぞれ有した複数のメモリセルと、
上記トランジスタのゲート電極に結合されたワード線と、
上記トランジスタの第１のドープ部分に結合されたビット線と、
上記トランジスタの第２のドープ部分に結合されたソース線と、
上記メモリセルに結合されており、且つ、少なくとも１つのソース線あるいは少なくとも１つのビット線に結合された全ての上記メモリセルのセルフリフレッシュ動作を行うように構成されている回路とを備えた、半導体メモリデバイス。
【請求項３０】
上記回路は、上記ソース線の少なくとも１つ、あるいは上記ビット線の少なくとも１つに、所定の電圧を供給するように構成されている、請求項２９に記載の半導体メモリデバイス。
【請求項３１】
トランジスタをそれぞれ有した複数のメモリセルと、
上記メモリセルに結合されており、且つ、上記トランジスタのボディの電位を、当該ボディの荷電状態に応じた程度だけ変化させる一方で、上記トランジスタのゲート電極を非アドレス状態に維持するように構成されている回路とを備えた、半導体メモリデバイスを備えた電子デバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
ダイナミックランダムアクセス（ＤＲＡＭ）メモリのメモリデバイスは、複数のメモリセルを有している。当該メモリセルは、通常は、ストレージキャパシタなどの記憶素子と、アクセストランジスタとを有している。当該アクセストランジスタは、記憶素子に接続されており、当該記憶素子へのデータの書き込みおよび当該記憶素子からのデータの読み出しをそれぞれ制御する。例えば、典型的なＤＲＡＭメモリセルでは、記憶素子はストレージキャパシタとして実装されており、当該キャパシタ内に蓄積される電荷によってデータが示される。一般的に知られているＤＲＡＭセルでは、ストレージキャパシタから電荷が漏れる。この結果、特定のメモリセル内に記憶されていたデータが失われる。この点に関し、メモリセル内においてデータが認識可能なように記憶されている時間を保持時間と称する。この保持時間よりも長くデータを記憶させておくためには、リフレッシュ動作を行う必要がある。
【０００２】
一般的に知られているメモリデバイスでは、記憶されているデータを読み出し、当該データをメモリセルに再度書き込むことによって、リフレッシュが行われる。
【０００３】
ＤＲＡＭデバイスを改善するための様々な試みの中で、メモリセルの保持時間特性を向上させるための取り組みがなされている。さらに、メモリセル内に記憶されたデータをリフレッシュするための別の方法が模索されている。特に、リフレッシュ動作に要する電力消費を低減する試みがなされている。
【０００４】
〔概要〕
トランジスタを有する複数のメモリセルに結合された回路を備えた半導体メモリデバイスが記載されている。また、そのようなメモリデバイスの動作に関する方法が記載されている。上記回路は、上記トランジスタのボディの電位を、当該ボディの荷電状態に応じて変化させるように構成されている。上記トランジスタのゲート電極は、非アドレス状態に維持される。
【０００５】
本発明の上記および上記以外の特徴は、以下に示す本発明の定義、説明、および具体的な実施形態を示す図を考慮することによって明らかとなるであろう。これらの様々な図では、同様の箇所を示すために同様の参照符号が用いられている。これらの説明は、本発明の具体的な詳細について述べている。しかし、様々な変形例が可能であり、これらは本明細書の記載に基づいて当業者には明らかであることについて理解されたい。
【０００６】
〔図面の簡単な説明〕
図１Ａは、典型的なメモリデバイスの等価回路図である。
【０００７】
図１Ｂは、メモリセルの等価回路図である。
【０００８】
図２Ａは、別の典型的なメモリデバイスの等価回路図である。
【０００９】
図２Ｂは、図２Ａのメモリデバイス内に示されているメモリセルの等価回路図である。
【００１０】
図２Ｃは、メモリセルの典型的な断面図である。
【００１１】
図３Ａは、典型的な電圧図である。
【００１２】
図３Ｂは、別の典型的な電圧図である。
【００１３】
図３Ｃは、メモリセル内に記憶された状態のタイミング図である。
【００１４】
図４は、典型的な一実施形態に係る方法のフローチャートである。
【００１５】
図５Ａ〜図５Ｃは、典型的な一実施形態に係るメモリデバイスを備えた典型的な電子デバイスを示す図である。
【００１６】
これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
【００１７】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する。これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明するこれら図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。
【００１８】
図１Ａは、典型的な一実施形態に係るメモリデバイス１０の等価回路図である。図１Ａに示されている半導体メモリデバイスは、複数のメモリセル１００を有している。これら複数のメモリセルは、例えば、第１のデータ状態にある第１のメモリセル１０１と、第２のデータ状態にある第２のメモリセル１０２とを有していてよい。上記第１のデータ状態は、上記複数のメモリセルの中で対応するいずれか１つのメモリセル（例えば第１のメモリセル１０１）内に供給される第１の電荷を示すようになっていてよい。さらに、上記第２のデータ状態は、第２のメモリセル１０２内に供給される第２の電荷を示すようになっていてよい。上記各メモリセルは、３つ以上（例えば、４つまたは５つ)のデータ状態に置くことができることについて明確に理解されたい。しかし本明細書では、説明を簡単にするために、２つのデータ状態についてのみ説明する。上記複数のメモリセル１００のうち、任意のメモリセルを第１のデータ状態または第２のデータ状態にすることができる。図１Ｂを参照しながら後述するが、これら複数のメモリセルのそれぞれは、トランジスタを有していてよく、当該トランジスタはゲート電極を有していてよい。メモリデバイス１０は、上記複数のメモリセルの結合された回路１９をさらに有していてよい。当該回路１９は、第１の支持部分４９を介して、メモリセル１００に結合されていてよい。回路１９は、例えば、第１のメモリセル１０１および第２のメモリセル１０２に対して、実質的に同じ電気信号を供給することができる。この点に関し、「実質的に同じ電気信号」という表現は、特定の線（例えばビット線１６)に或る電気信号が供給され、当該電気信号が、上記特定のビット線に結合された全てのメモリセル１００にも供給されることを意味している。従って、或る電気信号が供給されると、そのメモリセルが第１のメモリセル１０１の内の１つであるのか、あるいは第２のメモリセル１０２の内の１つであるのかという違いは生じない。
【００１９】
上記第１および第２のメモリセルに電気信号が供給されると、第１のメモリセル１０１はリフレッシュされ、第２のメモリセル１０２は第２のデータ状態のまま維持される。さらに、上記第１および第２のメモリセルへ電気信号を供給する工程は、そのトランジスタの対応するゲート電極に供給される電圧を実質的に変化させる工程を含んでいない。従って、ゲート電極に印加される電圧は、基本的には所定の値に維持されるため、当該トランジスタのゲート電極のアドレス状態が変化されることはない。このため、当該トランジスタのゲート電圧が変化される量は、トランジスタがアドレス指定される量よりも小さい。言い換えると、当該ゲート電極は、リフレッシュ動作前に第１のメモリセル１０１および第２のメモリセル１０２が維持されていた電圧値に実質的に維持される。本等価回路図では、一例として、ワード線１５およびビット線１６が示されている。しかしメモリデバイスは、任意の方向に伸びるさらなる導電線を有していてよいことについて理解されたい。例えば、アレイ内にさらなる導電線が配置されていてよい。ゲート電極に印加される電圧は、所定の値に実質的に保持されるため、特定のビット線１６に接続された全てのメモリセルがリフレッシュされる。従って、複数のメモリセルをリフレッシュすることができる。
【００２０】
言い換えると、上記メモリセルに結合された回路１９は、トランジスタのボディの電位を、当該ボディの荷電状態に応じた程度だけ変化させるように構成されている。対応する信号が供給された場合、当該トランジスタのゲート電極のアドレス状態は保持される。これにより、後述するように、上記トランジスタのボディの電位が変化される。さらに、この変化の程度は、上記ボディの荷電状態に依存している。従って、上記ボディが第１の荷電状態にある場合、当該ボディの電位が変化される程度は、異なる荷電状態にあるボディが変化される程度とは異なる。別の実施形態では、上記回路は信号を生成するように構成されており、当該信号は、トランジスタのソースおよびドレイン部分からなる群からのみ選択される少なくとも１つの部分に供給される。従って、これら信号はトランジスタのソースまたはドレイン部分に供給されるが、ゲート電圧は、実質的には変化されない。
【００２１】
言い換えると、上記メモリデバイスは、メモリセル１００、ワード線１５、およびビット線１６を有している。各メモリセル１００は、ゲート電極をそれぞれ有するトランジスタを備えている。選択されたワード線１５を活性化し、そして対応するビット線１６を介して適切な信号を伝送することによって、選択されたメモリセル１００内にデータが書き込まれる。データの読み出しは、選択されたビット線１６を所定の電位に設定し、得られる電流を検知することによって行うことができる。上記複数のメモリセルは、第１のデータ状態にある第１のメモリセル１０１と、第２のデータ状態にある第２のメモリセル１０２とを有している。上記第１のデータ状態は、上記第２のデータ状態とは異なっている。上記メモリデバイスは、第１のメモリセル１０１および第２のメモリセル１０２に実質的に同じ電気信号を供給するために複数のワード線１５およびビット線１６に結合された、回路１９をさらに備えている。上記電気信号が供給されると、第１のメモリセル１０１はリフレッシュされ、第２のメモリセル１０２は第２のデータ状態に実質的に維持される。また、電気信号が供給されることによって、ワード線１５に印加される電圧が実質的に変化することはない。従って、図１Ａに示されているように、リフレッシュ動作を行うために第１のメモリセル１０１および第２のメモリセル１０２に電気信号を供給するための回路１９は、上記メモリデバイスのビット線１６のみに接続された第１の支持部分４９に接続されている。回路１９は、例えば、ワード線１５をアドレスしないように構成することができる。
【００２２】
言い換えると、第１のメモリセル１０１および第２のメモリセル１０２に電気信号が供給されると、多数キャリアは第１のメモリセル１０１から除去され、第２のメモリセル内には実質的に保持される。この点に関し、「実質的に保持される」という表現は、一部のキャリアが除去される段階を指している。しかし、第２のデータ状態は、対応するメモリセルから明確に読み出すことができる。
【００２３】
図１Ｂは、図１Ａに示されているメモリデバイスの一部を形成するメモリセルの等価回路図である。図１Ｂに示されているように、メモリセル１００はトランジスタ１２を有している。トランジスタ１２は、第１のドープ部分１３および第２のドープ部分１４を有している。例えば、第１のドープ部分１３はソース部分を形成していてよく、第２のドープ部分１４はトランジスタ１２のドレイン部分を形成していてよい。第１のドープ部分１３は、それと対応するビット線１６に、ビット線コンタクト１８を介して接続されている。上記トランジスタは、第１のドープ部分１３から第２のドープ部分１４へ流れる電流、およびこの逆に流れる電流を制御するように構成されたゲート電極１１をさらに備えている。ゲート電極１１は、それと対応するワード線１５に接続されている。メモリセル１００は、ストレージキャパシタなどの記憶装置２０をさらに備えていてよい。しかし、以下に説明するように、トランジスタ１２自身が、データを示す電荷を蓄積するように構成されたストレージトランジスタとして形成されていてもよい。
【００２４】
図２Ａは、別の実施形態に係るメモリデバイス１０の典型的な等価回路図である。図示されているように、上記メモリデバイスは、複数のワード線１５およびビット線１６を有している。上記デバイスは、ワード線１５に対して平行に配置されたソース線１６１をさらに有している。従ってこれらのソース線１６１は、ビット線１６と交差している。メモリセル１００は、ソース線とビット線１６との交点に形成されている。メモリセル１００は、例えば、図２Ｂまたは図２Ｃを参照しながら以下に説明する方法で形成することができる。データの書き込みは、ビット線、対応するソース線、および対応するワード線を活性化することによって行うことができる。データの読み出しは、対応するビット線、および対応するソース線１６１または対応するワード線を活性化することによって行うことができる。読み出しまたは書き込みは、例えば、ソース線を高電圧に設定し、対応するビット線１６を低電圧に維持することによって行うことができる。あるいは、読み出しまたは書き込みは、対応するビット線１６を高電圧に設定し、対応するソース線１６１を低電圧に維持することによって行うこともできる。従って回路１９は、選択されたビット線および選択されたソース線に結合されたメモリセルを選択するために、選択されたビット線と選択されたソース線との間に所定の電位差を生じさせるように構成されている。しかし、データが読み出しおよび書き込まれるメカニズムは、上述のメカニズムに限定されるものではなく、当業者には公知である任意のメカニズムを用いることができる。
【００２５】
メモリデバイス１０は、対応するワード線１５を活性化するためのワード線ドライバ２２が内部に配置された支持部分をさらに有している。当該支持部分内には、対応するソース線１６１に接続されたソース線ドライバ２１１がさらに配置されていてよい。伝送された信号を検知するために、対応するビット線１６が検知回路２１に接続されていてもよい。
【００２６】
しかし、ビット線ドライバは対応するビット線に接続されていてよく、検知回路もまたソース線１６１に接続されていてよい。さらに、ソース線同士を互いに接続させて、同一の電位に保持することができる。ソース線は、例えばトランジスタが垂直トランジスタとして形成されている場合は、例えば共通プレートとして形成することができる。これについては後述する。従って、導電線が設けられており、対応する導電線を活性化することによって個々のメモリセルが選択されるようになっている。上記回路は、所望の動作を行うための適切なドライバおよび検知回路をさらに備えていてよい。メモリセルアレイ１００は、第１のメモリセル１０１および第２のメモリセル１０２を有している。例えば、第１のメモリセル１０１は第１のデータ状態にあり、第２のメモリセル１０２は第２のデータ状態にあるようになっていてよい。対応するメモリセルのデータ状態は、特定のメモリセルの抵抗値を測定することによって認識することができる。これについては後述する。抵抗は、例えば電流源を用いて測定することができる。さらに具体的には、抵抗値は、特定の電流を設定し、そして設定された電流を強制的に流すために必要な電圧を決定することによって、測定することができる。従って、検知回路２１は電流源を有していてよい。従って、図２Ａに示されている半導体メモリデバイスは、第１のメモリセル１０１および第２のメモリセル１０２を含む複数のメモリセル１００を有していてよい。各メモリセルは、トランジスタを有していてよい。ワード線は、当該トランジスタのゲート電極に結合されていてよい。上記メモリデバイスは、上記トランジスタの第１のドープ部分に結合されたビット線と、上記トランジスタの第２のドープ部分に結合されたソース線とをさらに有していてよい。上記メモリデバイスは、上記メモリセルに結合された回路１９をさらに備えていてよい。回路１９は、第１のデータ状態にある第１のメモリセルと第２のデータ状態にある第２のメモリセルとに、実質的に同じ電気信号を供給するように構成することができる。複数のメモリセル１００の内、任意のメモリセルを第１のデータ状態あるいは第２のデータ状態にすることができる。さらに、複数のメモリセル１００の内、任意のメモリセルを別のデータ状態（例えば、第３、第４、あるいは第５のデータ状態）にすることができることについて明確に理解されたい。しかし以下では、本明細書の説明を分かりやすくするために、異なる２つのデータ状態のみについて説明する。
【００２７】
電気信号が供給されると、第１のメモリセルがリフレッシュされ、第２のメモリセルは第２のデータ状態に実質的に維持される。第１のデータ状態は、対応するメモリセル内に供給された第１の電荷を示し、第２のデータ状態は、対応するメモリセル内に供給された第２の電荷を示す。リフレッシュ動作を行うためにメモリセルに供給される電気信号は、ワード線に供給される電圧を実質的に維持するため、いずれのメモリセルもアドレスされない。従って、リフレッシュ動作の際、リフレッシュされるトランジスタのゲート電極のアドレス状態が維持される。言い換えると、トランジスタのゲート電極が、非アドレス状態に維持される。従ってゲート電極は、トランジスタがアドレスされる範囲外の電圧に設定される。さらに具体的には、ゲート電圧は、トランジスタのアドレス状態が変化しない程度に変化させることができる。例えば、電気信号によって、上記複数のソース線の全部または選択された一部が高電圧に設定され、ビット線が低電圧に維持されるようになっていてよい。さらに別の例として、電気信号によって、上記複数のビット線の全部または選択された一部が高電圧に設定され、ソース線が低電圧に維持されるようになっていてよい。リフレッシュ動作は、特定のメモリセルを選択することなく行われる。従って、所定の電圧にある特定のソース線に割り当てられている全てのメモリセルがリフレッシュされる。同様に、所定の電圧にある特定のビット線に割り当てられて全てのメモリセルがリフレッシュされる。例えば、ソース線が高い値に設定されている場合は、当該ソース線に接続されている全てのメモリセルがリフレッシュされる。つまり、１つの信号を供給することによって、複数のメモリセルがリフレッシュされる。
【００２８】
つまり上記回路は、メモリデバイスのセルフリフレッシュ動作を行う一方で、トランジスタを非アドレス状態に維持するように構成されている。当該セルフリフレッシュ動作は、メモリデバイスの通常動作中に行うことができる。「セルフリフレッシュ」という表現は、上記回路が、第１のデータ状態にある第１のメモリセルと第２のデータ状態にある第２のメモリセルとを含む上記メモリデバイスに、電気信号を供給することを意味している。電気信号が供給されると、第１のメモリセルがリフレッシュされ、第２のメモリセルは第２のデータ状態に維持される。また、上述したように、上記各トランジスタは非アドレス状態に維持される。この結果、特定のビット線またはソース線が所定の電圧に設定される際に複数のメモリセルがリフレッシュされるため、リフレッシュ動作を高速かつ低消費電力で行うことができる。さらに、大容量のワード線に電圧を印加する必要がないため、より容易にリフレッシュ動作を行うことができる。
【００２９】
この点に関し、「非アドレス状態」または「非選択状態」という表現は、ゲートにゲート電圧が印加されたトランジスタの状態について述べている。印加されるゲート電圧は、トランジスタすなわちメモリセルをアドレス指定するために用いられる電圧の範囲外にある。これにより、トランジスタのゲート電極のアドレス状態が維持される。従って、トランジスタに印加されるゲート電圧は変化せずに維持される。しかし、トランジスタのソースまたはドレイン部分に特定の電圧が印加される。従って信号は、トランジスタのソースおよびドレイン部分からなる群のみから選択された少なくとも１つの部分に供給される。従って信号は、ソースまたはドレイン部分に供給されるが、ゲート電極には供給されない。さらに、「ゲート電圧を維持する」という表現は、例えば図３Ａの下部に示されているように、ゲート電圧が変化しないことを意味している。
【００３０】
図２Ｂは、図２Ａに示されている上記メモリデバイスの一部を形成するメモリセル１００を備えたトランジスタの等価回路図である。図示されているように、当該トランジスタは、第１のドープ部分１３および第２のドープ部分１４を有している。第１のドープ部分１３は、対応するビット線にビット線コンタクト１８を介して接続されており、第２のドープ部分１４は、対応するソース線１６１にソース線コンタクト１８１を介して接続されている。上記トランジスタは、対応するワード線に接続されたゲート電極１１をさらに備えている。第１のドープ部分１３と第２のドープ部分１４との間には、チャネルが形成されている。当該チャネル２９は、ゲート電極１１から、対応するゲート絶縁膜３０を介して絶縁されている。先に概説したように、ドープ部分１３および１４の一方を高い値に設定し、ドープ部分１３および１４の他方を低い値に設定することによって、メモリセル１００にデータを書き込むことができる。ビット線１８またはソース線１８１を対応する高電圧に設定することによって、第１のドープ部分または第２のドープ部分のいずれかに高電圧を印加することができる。典型的な一実施形態では、ビット線１８または対応するソース線１８１のいずれを高電圧に設定するのかを任意に選択できるため、トランジスタ自体において、上記２つのドープ部分間に違いは生じない。しかし、動作中に高電圧が印加されるドープ部分はドレイン部分と称され、他方の部分はソース部分と称される。
【００３１】
図２Ｃは、トランジスタ１２として形成され、図２Ａに示されているメモリデバイス１０の一部を形成する、メモリセル１００の典型的な断面図である。図２Ｃに示されているように、上記トランジスタは、電気的浮遊ボディトランジスタ（electrically floating body transistor）であってよい。図２Ｃに示されているトランジスタ１２は、第１のドープ部分１３および第２のドープ部分１４を有している。第１のドープ部分１３と第２のドープ部分１４との間には、ボディ領域３３が配置されている。トランジスタ１２は、ＳＯＩ（シリコン・オン・インシュレータ)基板２５内に形成されている。当該ＳＯＩ基板は、例えば、酸化ケイ素層２７などの絶縁層が上部に形成され、その上部に単結晶シリコン層２８が形成された、半導体キャリア２６を有していてよい。
【００３２】
図２Ｃに示されている実施形態では、ボディ３３は電気的に浮遊している。従って、第１のドープ部分１３および第２のドープ部分１４に、対応する電圧が印加される際に、これらドープ部分の空乏領域によってボディ３３がその周囲から絶縁されるため、ボディ電圧の外的制御は実質的には行われない。しかし、電気的浮遊ボディを有するトランジスタは、任意の方法で形成することができる。例えば、このようなトランジスタは、トランジスタボディが空乏領域によって絶縁された垂直チャネルを有する任意のトランジスタであってよい。具体例としては、サラウンディングゲートトランジスタまたはダブルゲートトランジスタが挙げられるが、その他のトランジスタであってもよい。これらのフローティングボディトランジスタは、完全または部分的に空乏したフローティングボディトランジスタを含んでいる。従って、そのようなフローティングボディトランジスタでは、ボディ３３に電荷を供給することによってボディ電位に影響を与えることができる。例えば、トランジスタのゲート電極とドレイン部分との間、およびソース部分とドレイン部分との間に所定の電圧パルスを流すことによって、トランジスタのボディ内に電荷を生成することができる。当該ボディ部分は、ｐドープされていてよく、あるいはｎドープされていてもよい。この点に関し、ボディ部分がｐドープされているトランジスタはＮＭＯＳトランジスタと称され、ボディ部分がｎドープされているトランジスタはＰＭＯＳトランジスタと称される。ＮＭＯＳトランジスタでは、多数キャリアはホールであり、ＰＭＯＳトランジスタでは、多数キャリアは電子である。
【００３３】
以下の説明では、論理ハイまたは状態「１」は、プログラミングされていないデバイスおよび／または論理ローまたは状態「０」にプログラムされるデバイスに比べて、ボディ領域内における多数キャリア濃度が高い状態と対応している。対照的に、論理ローまたは状態「０」は、プログラミングされていないデバイスおよび／または論理ハイまたは状態「１」にプログラムされるデバイスに比べて、ボディ領域内における多数キャリア濃度が低い状態と対応している。しかし上記トランジスタは、例えば所定のキャリア数に対応する３つ以上のプログラミング状態にすることができることについて明確に理解されたい。
【００３４】
例えば、導電状態にあるときに、上記第１のドープ部分と第２のドープ部分との間に電圧を印加することによって、ＮＭＯＳトランジスタのボディ３３内に正電荷を生成および蓄積することができる。この場合、第１のドープ部分と第２のドープ部分との電圧差によって、インパクトイオン化による電子−ホール対が生成される。これらの電子は第２または第１のドープ部分に除去され、ホールはトランジスタ１２のボディ３３内に蓄積される。ＰＭＯＳトランジスタにおいても同様に、ボディ内に負電荷が生成および蓄積される。
【００３５】
従来、トランジスタの閾値電圧を超える微量のドレインバイアスおよびゲートバイアスを印加してトランジスタの閾値電圧を決定して、読み出しが行われている。当該閾値電圧の大小は、トランジスタのプログラミング状態に依存しており、これによって電流状態に差が生じる。
【００３６】
図２Ｃに示されているトランジスタ１２は、そのチャネル長が比較的短いため、バイポーラトランジスタによって示される。当該チャネル長は、例えば２５０ｎｍあるいは１３０ｎｍ未満であってよい。トランジスタ１２のプログラミング状態にアクセスするために、適切なゲート電圧を印加して対応するトランジスタをアドレス指定することなく、ソース／ドレイン特性を測定することができる。しかしソース／ドレイン特性は、ゲート電圧の印加中に測定することもできる。例えば、トランジスタがオフ状態において動作しないことを示すソース／ドレイン特性から、論理「１」が認識される。反対に、論理「０」状態にあるトランジスタを示すソース／ドレイン特性は、オフ状態において駆動される。このように、トランジスタ１２のプログラミング状態は、抵抗または電圧／電流特性を測定することによってアクセス可能となる。抵抗は、例えば定電流を強制的に流し、この電流を達成するために必要な電圧を測定することによって測定することができる。従って、対応する検知回路は電流源を備えていてよい。電流源を備えた検知回路を用いた場合、上記メモリデバイスの消費電力をさらに低減することができる。
【００３７】
しかし抵抗は、低電圧を印加し、得られる電流を測定することによっても測定可能であることについて明確に理解されたい。従って、対応する検知回路は電圧源を備えていてもよい。
【００３８】
図２Ａに示されている回路１９は、例えば、メモリデバイス１０に電気信号を供給するように構成されている。例えば、図３Ａに示されている信号が供給される。例えば、ドレイン接合部に正電圧パルスが流され、ソース接合部は低い値に設定（例えば接地）される。この時、ゲート電極に印加される電圧は変化されない。このゲート電圧の値は任意であってよい。例えば、トランジスタのゲート長が約１５０ｎｍである場合は、例えば２Ｖ、例えば約２．７Ｖのドレイン電圧を印加し、ソース接合部を０Ｖに設定してよい。ゲート長が上記よりも短い場合は、ドレイン電圧もまた上記よりも低くてよい。例えば、ゲート長が約３０ｎｍである場合、ドレイン電圧は約１ボルト、あるいは１ボルト以上であってよい。パルス幅は、例えば１μｓまたは１μｓ未満であってよく、通常は、例えば１ｎｓである。図３Ｂは、別の典型的な電圧図である。図示されているように、ドレイン接合部に印加される電圧は、図３Ａに示されている電圧とほぼ等しいが、ゲート電圧はわずかに変化している。しかしゲート電圧の変化は、対応するトランジスタのアドレス状態を変化させる範囲からは逸脱している。
【００３９】
トランジスタボディの蓄積状態に応じて、当該ボディからホールを部分的に除去することができる。より具体的に述べると、ホールは、「０」状態にあるボディからは除去されるが、「１」状態にあるセルのボディからは実質的には除去されない。図３Ａは、ドレイン接合部に印加される電圧の典型的なタイミング図である。図に見られるように、電圧パルスは、時間ｔ０において流される。例えばセルが「１」状態にある場合、電気信号が供給されると、インパクトイオン化によって電流が生成される。ホールおよび電子が生成され、これら電子はゲート絶縁膜内に捕獲される。電気信号をオフにすると、トランジスタボディ内のホールは、ゲート絶縁膜内に捕獲されている電子と再結合する。この結果、ホールはトランジスタボディから実質的には除去されず、これによって「１」状態が維持される。セルが「０」状態にある場合、電気信号を供給すると、ボディとソース接合部との間における電位障壁によって、電流は生成されない。従ってホールは生成されないが、電子は、ドレイン接合部に隣接するゲート絶縁膜内に捕獲される。電圧がオフにされると、ゲート絶縁膜内に捕獲されていた電子は、トランジスタボディ内に存在するホールと再結合する。この結果、トランジスタボディからホールが除去され、これによってメモリセルの「０」状態がリフレッシュされる。
【００４０】
一定の電圧条件では、パルス幅および周波数は、リフレッシュ動作の結果として生じるキャリア損失が、一リフレッシュサイクル（refresh circle）中に積算される漏れ電流、すなわちトランジスタボディに荷電される電荷量よりも大きくなるように選択される。対応するビット線あるいはソース線には高電圧が印加されるため、ゲート誘起漏れ電流（ＧＩＤＬ）が引き起こされる。従って、リフレッシュ動作中においてもトランジスタボディは荷電されるため、一リフレッシュ動作中に除去される電荷は、ＧＩＤＬによってトランジスタボディ内に取り込まれる電荷よりも大きくなければならない。
【００４１】
これについては、２つのメモリセルの荷電状態を表す図３Ｃに示されている。図３Ｃでは、例証として、Ｓ１は第１のデータ状態を表し、Ｓ２は第２のデータ状態を表している。ゲート誘起漏れ電流（ＧＩＤＬ）のため、多数キャリアがトランジスタボディ内に漏れ、トランジスタボディ内における多数キャリア量が増加する。この結果、第１のメモリセルのデータ状態３１が劣化する。同様に、第２のメモリセル内に蓄積されていた多数キャリアの一部が除去されるため、第２のデータ状態３２が劣化する。従って、例えば、第１のメモリセルのデータ状態３１の劣化３６の量は、第２のメモリセルのデータ状態３２の劣化３４の程度よりも深刻になる可能性がある。第１のメモリセル１０１および第２のメモリセル１０２に電気信号３５を供給すると、第１のデータ状態Ｓ１にある第１のメモリセルは、上述したように、リフレッシュされる。さらに、第２のデータ状態Ｓ２にある第２のメモリセルは、上述したように、第２のデータ状態３２を実質的に維持する。しかし別の実施形態では、メモリセルの種類に応じて、第２のデータ状態がリフレッシュされ、第１のデータ状態が維持されるようになっていてよいことについて明確に理解されたい。さらに、第１のデータ状態および第２のデータ状態が、平等にリフレッシュされるようになっていてもよい。さらに、メモリセルに複数の信号を供給し、リフレッシュ方法が複数の準工程を含んでいてもよい。さらに、本方法は、第１のデータ状態にあるメモリセルをリフレッシュするために信号を供給する工程と、第２のデータ状態にあるメモリセルをリフレッシュするために信号を供給する工程とを含んでいてもよい。
【００４２】
図４は、典型的な一実施形態に係る方法の典型的なフローチャートである。例えば、メモリデバイスの動作方法は、第１のデータ状態にある第１のメモリセルと、第２のデータ状態にある第２のメモリセルとに、電気信号を供給する工程を含んでいる。例えば、電気信号を供給する工程は、対応するメモリセルのトランジスタのゲート電極に印加される電圧を維持する工程を含んでいてよい。例えば、上記第１のメモリセルと第２のメモリセルとに、実質的に同じ電気信号が供給されてもよい。本メモリデバイスの動作方法中では、第１のメモリセルがリフレッシュされ、第２のメモリセルは第２の状態に維持される。その後、リフレッシュ動作が繰り返される。
【００４３】
前述したように、本明細書は、メモリデバイスの動作方法に関する。メモリデバイスは、トランジスタをそれぞれ有する複数のメモリセルと、当該トランジスタのゲート電極に結合されたワード線と、トランジスタの第１のドープ部分に結合されたビット線と、当該トランジスタの第２のドープ部分に結合されたソース線とを有している。本方法は、選択されたソース線または選択されたビット線に所定の電圧を印加して、上記ソース線のうちの少なくとも１つ、あるいは上記ビット線のうちの少なくとも１つに結合された全メモリセルに対して、セルフリフレッシュ動作を行う工程を含んでいる。従って、例えば、対応するソース線あるいは対応するビット線に対応する信号が供給された場合、選択されたソース線の１つあるいは選択されたビット線の１つに結合されている全てのメモリセルをリフレッシュすることができる。
【００４４】
さらに、本明細書は、メモリデバイスの動作方法に関する。メモリデバイスは、少なくとも第１のデータ状態および第２のデータ状態から選択されたいずれか１つの状態を採用するように構成された複数のメモリセルを有しており、上記第１のデータ状態は上記第２のデータ状態とは異なっており、各メモリセルは、ボディを含むトランジスタを有している。本方法は、上記メモリセルに電気信号を供給して、当該トランジスタのボディの電位を、メモリセルのデータ状態に応じた量だけ変化させる工程を含んでいる。
【００４５】
所定のメモリセルは、選択されたメモリセルに結合された、選択されたビット線と選択されたソース線との間に、所定の電位差を生じさせることによって選択することができる。
【００４６】
図５Ａは、典型的な一実施形態に係る電子デバイスを概略的に示している。図５Ａに示されているように、当該電子デバイスは、インターフェース４１と、当該インターフェース４１とインターフェース接続するように構成されたメモリデバイス４３とを備えている。上記メモリデバイスは、前述したいずれのメモリデバイスであってもよい。メモリデバイス４３は、例えばインターフェース４１に相互接続されていてよい。しかし、当業者には明らかであるように、上記電子デバイスとメモリデバイス４３とのインターフェースは任意の種類であってよい。メモリデバイス４３は、例えば電子デバイス４内に格納されていてもよい。
【００４７】
別の例として、電子デバイス４は、内部にメモリデバイス４３が挿入されて、インターフェース４１に電気的に接続される、スロット４２を備えていてもよい。電子デバイス４は、データ処理するための処理デバイス４４をさらに備えていてよい。電子デバイス４は、データ表示するためのディスプレイ４５をさらに備えていてよい。当該電子デバイスは、複数の部品をさらに含んでいてよい。当該電子デバイスの実施例は、コンピュータ（例えば、パーソナルコンピュータまたはノートブックコンピュータ)、サーバ、ルータ、ゲーム機（例えば、テレビゲーム機または携帯用テレビゲーム機)、グラフィックカード、個人用デジタル補助装置、デジタルカメラ、携帯電話、オーディオシステム（例えば、任意の音楽プレーヤ）またはビデオシステムを含んでいる。
【００４８】
前述したように、上記メモリデバイスは、リフレッシュ動作による消費電力が低いため、バッテリー４９（例えば充電式バッテリー）によって動作する携帯システムに採用すると有利である。従って上記電子システムは、例えば、上述した任意のデバイスを含んだ任意の携帯電子システムであってよい。図５Ｂに示されているように、このような携帯電子デバイスは、ディスプレイ４５、選択キー４６、およびメモリデバイス４３を備えていてよい。当業者には明らかであるように、上記電子システムは、デジタルデータが処理、伝送、あるいは記憶される、任意のデバイスによって実施することができる。
【００４９】
図５Ｃは、典型的な一実施形態に係るパーソナルコンピュータシステム４７を示している。図示されているように、パーソナルコンピュータシステム４７は、複数のメモリデバイスをそれぞれ含んだ１つ以上のメモリ部品４８を備えている。パーソナルコンピュータシステム４７は、データ処理するための処理デバイス４４、データ表示するためのディスプレイ４５、およびその他の部品をさらに備えていてよい。
【００５０】
本発明について、その具体的な実施形態を参照しながら詳細に説明してきた。しかし当業者には、本発明の精神および範囲から逸脱することなく、様々な変化および変更を加えることができることは明らかとなるであろう。従って本発明は、当業者が行うそのような変化および変更をも包含するものであり、それらは特許請求の範囲およびこれに相当する部分の範囲内である。
【図面の簡単な説明】
【００５１】
【図１Ａ】典型的なメモリデバイスの等価回路図である。
【図１Ｂ】メモリセルの等価回路図である。
【図２Ａ】別の典型的なメモリデバイスの等価回路図である。
【図２Ｂ】図２Ａのメモリデバイス内に示されているメモリセルの等価回路図である。
【図２Ｃ】メモリセルの典型的な断面図である。
【図３Ａ】典型的な電圧図である。
【図３Ｂ】別の典型的な電圧図である。
【図３Ｃ】メモリセル内に記憶された状態のタイミング図である。
【図４】典型的な一実施形態に係る方法のフローチャートである。
【図５Ａ】典型的な一実施形態に係るメモリデバイスを備えた典型的な電子デバイスを示す図である。
【図５Ｂ】典型的な一実施形態に係るメモリデバイスを備えた典型的な電子デバイスを示す図である。
【図５Ｃ】典型的な一実施形態に係るメモリデバイスを備えた典型的な電子デバイスを示す図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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