(57)【要約】【課題】プロセス微細化に伴うトランジスタ寸法のばらつきがさらに増大しても、ＬＳＩの適切な設計を可能とし、タイミングマージンを削減して、高速製品の開発を可能とする。【解決手段】特性値のばらつきを考慮しない場合のセルの基本特性値と、セルを構成するトランジスタの寸法、例えばゲート幅に対応したセル特性値のばらつき係数とをメモリから読み出し、読み出したばらつき係数と基本特性値とを用いて、ＬＳＩに対する静的タイミング解析を実行する。【選択図】図１
2008112383.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成するセルの、特性値のばらつきを考慮しない場合の基本特性値と、該セルを構成するトランジスタの寸法に対応した該セルの特性値のばらつき係数とをメモリから読み出し、
該読み出したばらつき係数と基本特性値とを用いて、前記半導体集積回路に対する静的タイミング解析を行うことを特徴とする半導体集積回路設計方法。
【請求項２】
半導体集積回路を構成するセルの、特性値のばらつきを考慮しない場合の基本特性値と、該セルを構成するトランジスタの寸法に対応した該セルの特性値のばらつき係数とをメモリから読み出し、
該読み出したばらつき係数と基本特性値とを乗算し、
該乗算結果に基づく特性値を用いて、半導体集積回路に対する静的タイミング解析を行うことを特徴とする半導体集積回路設計方法。
【請求項３】
半導体集積回路を構成するセルの、特性値のばらつきを考慮しない場合の基本特性値と、トランジスタの寸法、および該トランジスタによって構成されるセルの特性値のばらつき係数に基づく関係式とをメモリから読み出し、
該セルの特性値のばらつき係数を、該セルを構成するトランジスタの寸法と前記関係式とを用いて算出し、
該算出したばらつき係数と基本特性値とを用いて、前記半導体集積回路に対する静的タイミング解析を行うことを特徴とする半導体集積回路設計方法。
【請求項４】
半導体集積回路を構成するセルの、特性値のばらつきを考慮しない場合の基本特性値と、トランジスタの寸法、および該トランジスタによって構成されるセルの特性値のばらつき係数に基づく関係式とをメモリから読み出し、
該セルの特性値のばらつき係数を、該セルを構成するトランジスタの寸法と前記関係式とを用いて算出し、
該算出されたばらつき係数と前記基本特性値とを乗算し、
該乗算結果に基づく特性値を用いて、前記半導体集積回路に対する静的タイミング解析を行うことを特徴とする半導体集積回路設計方法。
【請求項５】
前記トランジスタの寸法とセルの特性値のばらつき係数とに基づく関係式が、複数の区間に分割されたトランジスタの寸法に対応する複数の関数式であることを特徴とする請求項３、または４に記載の半導体集積回路設計方法。
【請求項６】
前記セルの特性値が、セルの遅延時間であることを特徴とする請求項１から４のいずれかに記載の半導体集積回路設計方法。
【請求項７】
前記トランジスタの寸法が、トランジスタのゲート幅であることを特徴とする請求項１から４のいずれかに記載の半導体集積回路設計方法。
【請求項８】
請求項１から４のいずれかに記載の半導体集積回路設計方法を用いて設計・製造された半導体集積回路。
【請求項９】
半導体集積回路を構成するセルの、特性値のばらつきを考慮しない場合の基本特性値と、該セルを構成するトランジスタの寸法に対応した該セルの特性値のばらつき係数とをメモリから読み出すステップと、
該読み出したばらつき係数と基本特性値とを用いて、前記半導体集積回路に対する静的タイミング解析を行うステップとを計算機に実行させることを特徴とする半導体集積回路
設計プログラム。
【請求項１０】
半導体集積回路を構成するセルの、特性値のばらつきを考慮しない場合の基本特性値と、該セルを構成するトランジスタの寸法に対応した該セルの特性値のばらつき係数とをメモリから読み出すステップと、
該読み出したばらつき係数と基本特性値とを乗算するステップと、
該乗算結果に基づく特性値を用いて、半導体集積回路に対する静的タイミング解析を行うステップとを計算機に実行させることを特徴とする半導体集積回路設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の設計製造方式に係り、さらに詳しくは半導体集積回路の特性値、例えば遅延時間のばらつき係数の精度を高くしてタイミング解析を行うことにより、設計上のタイミングマージンを減らすことができる半導体集積回路設計方法、および設計プログラムに関する。
【背景技術】
【０００２】
従来、半導体集積回路（ＬＳＩ）のタイミング検証方法として、静的タイミング解析（ＳＴＡ、スタティック・タイミング・アナリシス）が用いられてきた。このＳＴＡでは、半導体集積回路を構成するセルに対してそれぞれ割り当てられた遅延時間に基づいて、回路のタイミング検証が行われる。
【０００３】
このようなＬＳＩの内部の信号伝播遅延の変動に影響を与える要因として、第１にＬＳＩを構成するトランジスタ特性などのプロセス特性のばらつき、第２にチップ内の電圧降下に起因する電源電圧のばらつき、第３にチップ内の温度のばらつきなどがあり、このようなばらつきはチップ内ばらつき（ＯＣＶ、オン・チップ・バリエーション）といわれる。このようなＯＣＶをそれぞれ厳密に考慮することは非常に困難であり、従来のＳＴＡにおいてはＬＳＩを構成するセル毎に特性値、例えば遅延時間のばらつきを一律のばらつき係数によって表現し、半導体集積回路の正常動作が可能であるか否かの検証が行われている。このような一律のばらつき係数としては、すべての場合を包含するために比較的大きい値が使用されてきた。
【０００４】
しかしながら近年のプロセスの微細化に伴い、例えばセルを構成するトランジスタの寸法、例えばゲート幅のばらつきが大きくなり、セル毎に一律のばらつき係数を用いると設計上のタイミングマージンが大きくなり、設計が困難になるという問題点がある。
【０００５】
図１９、図２０は従来技術の問題点の説明図である。図１９は、トランジスタのパターンの例である。同図においてゲートの長さはＬであるが、その幅は活性領域と重なるＷであり、このゲート幅Ｗによってトランジスタ特性の多くが決定される。
【０００６】
図２０は、トランジスタの特性の１つとしてのオン電流とゲート幅Ｗとの関係を示す。ゲート幅Ｗが小さくなると特性値のばらつき（上限と下限の間）を示すばらつき係数（目標値に対する比率）の範囲が広くなり、例えばゲート幅の小さい場合のばらつき係数を一律に用いると、ゲート幅が大きい場合の設計上のタイミングマージンが過大になるという問題点があった。
【０００７】
このようなタイミング解析に関する従来技術としての特許文献１では、信号パスのセルの段数に応じて、伝播遅延時間を実際のチップ内ばらつきの影響による伝播遅延時間として近似できる関数に基づいてばらつき係数の補正値を算出し、補正後のばらつき係数を考慮して伝播遅延時間を計算することによって、タイミング検証を効率よく実施できる遅延時間計算方法が開示されている。
【０００８】
また、同じく従来技術としての特許文献２では、セルの特性値のばらつきが正規分布に従うために、セル段数の増加により、例えば遅延時間のばらつきの範囲が小さくなるという考え方から、セル段数を考慮したＯＣＶ係数を算出し、正確なタイミング解析を実施できるタイミング解析装置が開示されている。
【０００９】
しかしながらこのような従来技術を用いても、プロセスの微細化の進行と共にさらに拡大すると予想されるトランジスタの寸法、例えばゲート幅のばらつきによって、ますます設計が困難になるという問題点を解決することはできなかった。
【特許文献１】再公表特許ＷＯ２００３／０６０７７６「半導体集積回路の遅延時間計算方法及び遅延時間計算システム」
【特許文献２】特開２００５−１２２２９８「タイミング解析装置、タイミング解析方法及びプログラム」
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、今後、プロセスの微細化がさらに進み、トランジスタの寸法のばらつきが増大しても、半導体集積回路の適切な設計を可能とし、設計上のタイミングマージンを削減することによって、さらに高い動作速度を必要とする製品開発を可能とすることである。
【課題を解決するための手段】
【００１１】
図１は、本発明の半導体集積回路設計方法の原理的な機能ブロック図である。同図（ａ）は、スタティック・タイミング・アナリシス、すなわちＳＴＡを実行するＳＴＡツールが、ばらつきを考慮しない場合のセルの基本特性値とそのセルのばらつき係数との入力に対して、ＳＴＡを実行する機能を持つ場合の機能ブロック図を示し、（ｂ）はＳＴＡツールが直接に個々のセルのばらつき係数の入力を受け取る機能を持たず、基本特性値とそのセルのばらつき係数との乗算結果を受け取る必要がある場合の機能ブロック図である。
【００１２】
図１（ａ）において、半導体集積回路設計方法として、まずステップＳ１でぱらつきを考慮しない場合の半導体集積回路に使用されるセルの基本特性値と、そのセルを構成するトランジスタの寸法、例えばゲート幅に対応した特性値のばらつき係数とがメモリから読み出され、ステップＳ２で読み出された基本特性値とばらつき係数とを用いて半導体集積回路に対するスタティック・タイミング・アナリシスが実行される。
【００１３】
図１（ｂ）においては、半導体集積回路の設計方法として、ステップＳ６で（ａ）のステップＳ１と同様にセルの基本特性値と特性値のばらつき係数とがメモリから読み出され、ステップＳ７で読み出されたばらつき係数と基本特性値とが乗算され、ステップＳ８で乗算結果としてのばらつき考慮済み特性値を用いて半導体集積回路に対するスタティック・タイミング・アナリシスが実行される。
【００１４】
本発明においては、図１のステップＳ１、またはＳ６において、セルを構成するトランジスタの寸法に対応した特性値のばらつき係数をメモリから直接に読み出す代わりに、メモリに格納されている、トランジスタの寸法とそのトランジスタによって構成されるセルの特性値のばらつき係数との間の関係式を読出し、その関係式を用いて半導体集積回路に使用するセルを構成するトランジスタの寸法に対応してそのセルの特性値のばらつき係数を算出し、例えば図１（ａ）のステップＳ２において、そのばらつき係数と、メモリから読み出されたばらつきを考慮しない場合のそのセルの基本的特性値とを用いてスタティック・タイミング・アナリシスを実行することもできる。図１（ｂ）では、ステップＳ７において、算出されたばらつき係数と基本的特性値との乗算を行うこともできる。
【００１５】
本発明の設計プログラムは、図１（ａ）、または（ｂ）において説明した方法を用いる半導体集積回路の設計を計算機に実行させるものである。
以上のように本発明においては、ばらつきを考慮しない場合のセルの基本特性値、例えば基本遅延時間と、そのセルを構成するトランジスタの寸法、例えばゲート幅に対応したばらつき係数とが乗算され、その結果としてのばらつき考慮済み特性値を用いて半導体集
積回路に対するスタティック・タイミング・アナリシスが実行される。
【発明の効果】
【００１６】
本発明によれば、セルの特性値、例えば遅延時間のばらつきとして一律のばらつき係数を用いることなく、そのセルを構成するトランジスタのサイズ、例えばゲート幅に応じた最適なばらつき係数の値を利用してスタティック・タイミング・アナリシスが実行され、半導体集積回路の設計が行われるために、過大なばらつき係数を用いる場合に比べて設計上のタイミングマージンを削減することができ、したがってトランジスタの持つ性能を十分に発揮できる製品、例えば高い動作速度を必要とする製品の開発設計が可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明における半導体集積回路の設計方法について一般的に説明する前に、その説明に用いるセルの例について説明する。図２は、半導体集積回路を構成するセルの配置図の例である。このセルの機能は、例えばインバータである。左側のインバータセルを構成するトランジスタのゲート幅Ｗは小さく、右側のインバータセルを構成するトランジスタのゲート幅は大きくなっている。ゲート幅が大きいほうがインバータとしての駆動能力が大きく、例えばファンアウトの数が多い場合や配線負荷が大きい場合には、駆動能力を大きくするためにゲート幅Ｗの大きい方が使われるなど、回路に応じて適切なゲート幅のトランジスタによって構成されるインバータセルが使用される。以後の説明ではインバータをセルの例として、またセルの特性値の例としてインバータの遅延時間を用いて、発明の実施形態を説明する。
【００１８】
図３は、図２のインバータセルによって構成される回路、例えばリング・オシレータの周波数のトランジスタのゲート幅Ｗによる変化を示している。ゲート幅Ｗが小さい場合にも大きい場合にも、実際にインバータセルによって構成されるリング・オシレータの周波数は目標値を中心として上下にばらつくが、ゲート幅Ｗが大きい方が小さい方に比べてばらつきの幅が小さくなる傾向がある。
【００１９】
本実施形態においてはセル、例えばインバータを構成するトランジスタのゲート幅のばらつきを考慮した半導体集積回路の設計について説明するが、その設計においては実際の製品開発段階の前に、その製品開発段階で用いられる各種のライブラリを作成する準備段階の処理が行われる。図４は、この準備段階の処理フローチャートである。
【００２０】
図４において、３つのライブラリが作成される。ライブラリ１は、セル対基本遅延時間のデータを格納するものである。このライブラリ１には、例えばゲート幅Ｗの異なるトランジスタによってそれぞれ構成される複数のインバータセルに対して、ゲート幅のばらつきを考慮しない場合の基本遅延時間のデータが格納される。
【００２１】
ライブラリ２には、セル対ゲート幅Ｗの値のデータが格納される。例えばそれぞれゲート幅Ｗの異なるトランジスタによって構成される複数のインバータセルの名称に対応して、そのインバータセルを構成するトランジスタのゲート幅Ｗの値が格納される。
【００２２】
ライブラリ３には、Ｗの値に対するばらつき係数のデータが格納される。後述するように、このデータは、例えばあるＷの値の区間に対応してばらつき係数の値を与える関数の形式で格納される。すなわちゲート幅Ｗの値が異なる複数のインバータセルに対するばらつき係数の値が実測によって求められ、その実測値に対応してゲート幅Ｗとばらつき係数との間の関係を与える関数が求められ、その関数を示す式がライブラリ３に格納される。
【００２３】
図４において、ステップＳ１０でセル設計処理が行われ、ステップＳ１１でセルの基本遅延時間、例えばゲート幅の異なるトランジスタによってそれぞれ構成される複数のイン
バータセルに対して、ゲート幅Ｗのばらつきを考慮しない基本遅延時間が算出され、その結果がライブラリ１に格納される。またステップＳ１０のセル設計処理の結果に対応して、ステップＳ１２で、例えば複数のインバータセルのそれぞれを構成するトランジスタのゲート幅Ｗの値が抽出され、ライブラリ２に格納される。
【００２４】
一方、ステップＳ１５でセルによって構成される回路の特性調査、すなわちセルを構成するトランジスタのゲート幅Ｗに対する特性の依存関係の調査が行われる。例えばそれぞれのインバータセルによって構成されるリング・オシレータの周波数とゲート幅Ｗとの関係が求められ、ステップＳ１６でゲート幅Ｗと特性、例えば周波数のばらつきとの間の関係式が設定され、その関係式がライブラリ３に格納される。この特性調査と関係式設定については図６から図１０を用いて後述する。
【００２５】
図５は、図４におけるステップＳ１２、すなわちセルを構成するトランジスタのゲート幅Ｗの値の抽出処理の説明図である。前述のように図２で説明したセルが、例えばいずれもインバータであるものとし、それぞれのインバータセルを構成するトランジスタのゲート幅Ｗの値がエクストラクタ用ライブラリ（ルール）６を用いてステップＳ１８のエクストラクタによる処理によって抽出され、ライブラリ２に格納される。その格納内容としては、例えばセル名Ａ、セル名Ｂのそれぞれに対して、各セルを構成するトランジスタのゲート幅Ｗの値が格納される。
【００２６】
図６は、図４のステップＳ１５における特性調査の具体例の説明図である。同図においてそれぞれゲート幅Ｗの異なるインバータによって構成されるリング・オシレータの周波数観測が行われる。
【００２７】
すなわち、例えばゲート幅Ｗ０のトランジスタによって構成されるインバータセルが３段接続されたリング・オシレータの多数個１０ａから１０ｎまでについて、ステップＳ２０で周波数観測が行われる。同様の周波数観測が、例えばゲート幅Ｗ１のトランジスタによって構成されるインバータセルの３段接続による多数のリング・オシレータから、ゲート幅Ｗ５のトランジスタによって構成されるインバータセルの３段接続による多数のリング・オシレータまで（ステップＳ２５）について順次行われる。
【００２８】
図７は、図６の調査結果のグラフである。複数のゲート幅Ｗの値のそれぞれに対して、複数の発振周波数の測定点が得られ、その上限と下限を示す、一般的に曲線が得られる。
図８は、図７のリング・オシレータの発振周波数とトランジスタのゲート幅との関係を、インバータセル、すなわちゲート１段当たりの遅延時間とトランジスタゲート幅との関係に変換した結果である。
【００２９】
例えば図６のリング・オシレータ１０ａにおいて１段目のインバータへの入力が“Ｈ”となり、その後再び１段目のインバータへの入力が“Ｈ”となるまでに、信号が２回循環する必要があることから、リング・オシレータの発振周波数は次式によって与えられる。
【００３０】
発振周波数＝１／{（ゲート遅延時間×ゲート段数）×２}
（ｎ＋１）段のゲート（インバータセル）によって構成されるリング発振回路では、ゲート遅延時間は次式によって与えられる。
【００３１】
ゲート遅延時間＝１／｛発振周波数×（２ｎ＋２）｝
図８においてゲート遅延時間とトランジスタのゲート幅Ｗとの関係も、目標値をはさんだ上限の値と下限の値の範囲としてその値が算出される。
【００３２】
図９は、図８の結果をゲート遅延時間の目標値を“１”として規格化したものである。
この規格化によって、実測で得られた結果から、インバータセルの特性としてのゲート遅延時間のばらつきを示すばらつき係数の値が、上限のばらつき係数と下限のばらつき係数との範囲で求められる。
【００３３】
図１０は、ばらつき係数の上限値と下限値の関数近似の説明図である。図９において求められたばらつき係数の上限と下限を示す関数がゲート幅Ｗ１とＷ２との間、Ｗ２とＷ３との間、およびＷ３とＷ４との間のそれぞれの区間に対して求められ、ばらつき係数の上限値に対してはそれぞれ関数ｆ１（Ｗ）、ｇ１（Ｗ）、ｈ１（Ｗ）として、また下限値に対しては関数ｆ２（Ｗ）、ｇ２（Ｗ）、およびｈ２（Ｗ）として、図４のライブラリ３に格納される。なお、ここでＷの３つの区間に対してそれぞれ関数を求めているが、全区間に対して１つだけ関数を求めることも当然可能である。
【００３４】
図１１は、図４で説明した準備段階の処理の終了後の製品開発段階における半導体集積回路設計処理のフローチャートである。同図において、まずステップＳ３０で論理設計／配置配線処理が行われ、ネットリスト２０からレイアウトデータ２１が作成される。このレイアウトデータ２１から個々のセルの名称や配線負荷に対応して、セルと基本遅延時間との対応を示すライブラリ１と、セルとそのセルを構成するトランジスタのゲート幅Ｗの値との関係を示すライブラリ２が作成される。
【００３５】
続いてステップＳ３１で、基本遅延時間読み込み処理が行われる。この処理ではライブラリ１からばらつきを考慮しない場合の個々のセルの遅延時間が読み込まれ、基本遅延時間情報２２が作成される。
【００３６】
続いてステップＳ３２で遅延時間ばらつき係数算出処理が行われる。この処理ではライブラリ２、すなわち個々のセル、例えば図５ではセルＡとセルＢとのそれぞれを構成するトランジスタのゲート幅Ｗの値がライブラリ２から求められ、ライブラリ３に格納されているばらつき係数とゲート幅との関係を表わす式を用いて、個々の、例えばセルＡとセルＢとに対する遅延時間のばらつき係数、すなわちその上限値と下限値が計算されて遅延時間ばらつき係数２３が得られる。なお、例えばライブラリ３に、セルＡとセルＢに対するゲート幅とばらつき係数との関係がテーブルの形式で格納されているような場合には、テーブルの内容をそのまま読み出せばよいことは当然である。
【００３７】
続いてステップＳ３３でばらつきを考慮した場合の遅延時間算出処理が行われる。この処理ではばらつきを考慮しない場合の個々のセルの遅延時間、すなわち基本遅延時間に個々のセルを構成するトランジスタのゲート幅Ｗの値に対応する遅延時間ばらつき係数２３を乗算することによって、ばらつき考慮済みの遅延時間情報２５が求められる。
【００３８】
最後にばらつき考慮済みの遅延時間情報２５を用いて、ステップＳ３４でタイミング検証処理が行われる。すなわちＳＴＡ（スタティック・タイミング・アナリシス）ツール２６にばらつき考慮済みの遅延時間情報が与えられ、静的タイミング解析が行われ、ＳＴＡ結果２７が得られる。そしてこのＳＴＡ結果が満足すべきものであれば、次の処理に移行する。満足すべきものでない場合には、例えばステップＳ３０の論理設計／配置配線処理からの処理が必要に応じて繰り返される。
【００３９】
なお図１１では、ステップＳ３３でばらつき考慮済みの遅延時間を算出し、ＳＴＡツール２６に与えるものとしたが、ＳＴＡツールが個々のセル毎に基本遅延時間情報２２、すなわちばらつきを考慮しない場合の個々のセルの遅延時間と、遅延時間ばらつき係数２３とを直接に読み込む機能がある場合には、ステップＳ３３の処理を省略して遅延時間情報２２と遅延時間ばらつき係数２３とを直接にＳＴＡツール２６に与えることが可能である。
【００４０】
このようなＳＴＡツールに与えられるデータの例について、図１２から図１５を用いて説明する。図１２、図１３は、本発明におけるデータの例であり、図１４、図１５は従来の設計方式におけるデータの例である。
【００４１】
前述のようにＳＴＡツールが基本遅延時間と遅延時間のばらつき係数を直接に読み込む機能を持つ場合には、図１１のステップＳ３３の処理は不必要である。図１２は、このような場合のＳＴＡツールに与えられるデータの例であり、回路１から回路３をそれぞれ構成するセル、例えばインバータセルに対するそれぞれの基本遅延時間ＴＰＤ１からＴＰＤ３までと、それぞれのインバータセルの遅延時間のばらつき係数、例えば回路１を構成するインバータセルに対する遅延時間のばらつき係数の最大値Ｗ１Ｆと最小値Ｗ１Ｓとが直接にＳＴＡツールに与えられ、ＳＴＡツール側では与えられた基本遅延時間とばらつき係数とを乗算して、遅延時間の値として内部的に取り扱うことになる。
【００４２】
図１３は、ＳＴＡツールが図１１の基本遅延時間情報２２と遅延時間ばらつき係数２３を直接に読み込む機能を持たない場合のデータの例である。図１１のステップＳ３３で説明したように、この場合には個々のセルの基本遅延時間と遅延時間のばらつき係数とを乗算し、その結果をＳＴＡツールに与える必要がある。
【００４３】
図１４、図１５は、図１２、図１３と比較した場合の、従来の設計方式においてＳＴＡツールに与えるデータの例である。図１４は、ＳＴＡツールがばらつき係数などを直接に読み込む機能を持つ場合、図１５は持たない場合のデータの例であるが、いずれにおいてもばらつき係数は個々のセルによって異なるものではなく、すべてのセルに対してその最大値Ｗ１Ｆ、最小値Ｗ１Ｓが与えられる点が本発明と異なっている。
【００４４】
本発明の効果について図１６から図１８を用いて説明する。図１６は、本発明を適用した場合のマージン削減効果の説明図である。ここではｍ段のインバータが接続された回路に対するマージン削減について説明する。ばらつき係数が小さい場合、すなわち高速側におけるマージン削減量はばらつき係数の下限値によって決定される。従来方式においてはトランジスタのゲート幅Ｗに依存しない下限側のばらつき係数としてＷ１Ｆの値を用いるものとし、本発明においては実際に回路を構成するｍ段のインバータセルのそれぞれがゲート幅Ｗ４のトランジスタによって構成されるものとすると、高速側におけるマージン削減量はインバータセルの基本遅延時間をＴＰＤ０として次式で与えられる。
【００４５】
ＴＰＤ０×ｍ×（Ｗ４Ｆ−Ｗ１Ｆ）
また低速側におけるマージン削減量を求めるにあたって、従来方式においてはばらつき係数の上限値としてＷ１Ｓを用いるものとし、本発明においてはＷ４Ｓを用いるものとすれば、低速側におけるマージン削減量は次式によって与えられる。
【００４６】
ＴＰＤ０×ｍ×（Ｗ１Ｓ−Ｗ４Ｓ）
ここでばらつき係数の値としてはＷ４ＦがＷ１Ｆよりも大きく、またＷ１Ｓの方がＷ４Ｓより大きいため、高速側、および低速側におけるマージン削減量はともに正の値となり、設計上のタイミングマージンを減らすことが可能となる。
【００４７】
なお、逆に従来方式でＷ４のばらつき係数を用い、実際に使用するセルに対応するゲート幅がＷ１であるとすると、設計上のタイミングマージンは不足となり、本発明においてＷ１のばらつき係数を用いることによってマージン不足解消が可能となる。
【００４８】
図１７、図１８は、例えばインバータの２段接続回路における、従来方式と本発明とにおける信号遅延状態の説明図であり、図１７は信号遅延のばらつきを、また図１８は目標
値で規格化した場合の遅延時間を示す。いずれの図においても上は従来方式、下は本発明における遅延状態を示す。
【００４９】
図１７においては、例えば図１６でばらつき係数としてＷ１ＳとＷ１Ｆとが用いられているのに対して、本発明では前述のようにＷ４ＳとＷ４Ｆとを用いることによって遅延時間のばらつきが小さくなっており、図１８で目標値で規格化した場合にもばらつきが小さくなっていることが示されており、このようにばらつきが小さくなることによってタイミングマージンを減らすことが可能となる。
【００５０】
以上の説明においてはトランジスタによって構成されるセルの機能としてインバータを例にとって本発明の内容を説明したが、セルの機能はインバータに限定されるものではなく、どのような機能を持つセルに対しても本発明を適用できることは当然である。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体集積回路設計方法の原理的な機能ブロック図である。
【図２】インバータの機能を持つセルの説明図である。
【図３】図２のインバータセルによって構成されるリング・オシレータの周波数とトランジスタのゲート幅Ｗとの関係の説明図である。
【図４】半導体集積回路設計の準備段階における処理フローチャートである。
【図５】セル名に対応して、そのセルを構成するトランジスタのゲート幅の値を格納するライブラリ生成処理の説明図である。
【図６】ゲート幅の異なるトランジスタによって構成されるセルを用いた回路の特性調査の説明図である。
【図７】図６の特性調査の結果を示すグラフ（リング・オシレータの発振周波数とトランジスタのゲート幅との関係の説明図）である。
【図８】図７の結果から求めたゲート１段当たりの遅延時間とトランジスタのゲート幅との関係を示す図である。
【図９】図８の結果を目標値で規格化した場合のゲート遅延時間を示す図である。
【図１０】図９の結果から求められるばらつき係数の近似式の説明図である。
【図１１】半導体集積回路の製品開発段階における処理フローチャートである。
【図１２】本発明においてＳＴＡツールに与えるデータの例（その１）の説明図である。
【図１３】本発明においてＳＴＡツールに与えるデータの例（その２）の説明図である。
【図１４】従来の設計方式においてＳＴＡツールに与えるデータの例（その１）の説明図である。
【図１５】従来の設計方式においてＳＴＡツールに与えるデータの例（その２）の説明図である。
【図１６】本発明におけるタイミングマージン削減効果を説明するための図である。
【図１７】本発明における遅延時間ばらつき削減効果の説明図（その１）である。
【図１８】本発明における遅延時間ばらつき削減効果の説明図（その２）である。
【図１９】トランジスタのパターンの例の説明図である。
【図２０】トランジスタの特性のゲート幅依存性の説明図である。
【符号の説明】
【００５２】
１  ライブラリ（セル対基本遅延時間）
２  ライブラリ（セル対Ｗ値）
３  ライブラリ（Ｗ値対ばらつき）
６  エクストラクタ用ライブラリ（ルール）
１０〜１５  ゲート幅Ｗの異なるトランジスタによって構成される回路
２０  ネットリスト
２１  レイアウトデータ
２２  基本遅延時間情報
２３  遅延時間ばらつき係数
２５  遅延時間情報（ばらつき考慮済み）
２６  ＳＴＡツール
２７  ＳＴＡ結果
【図１】
2008112383.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008112383.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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