(57)【要約】【課題】従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、電源電圧の広範囲の変動に対してヒステリシス幅を確保することは難しかった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。【解決手段】入力インバータ回路と正極の電源にＰ型、Ｎ型ＭＯＳＦＥＴ、負極の電源にＮ型、Ｐ型ＭＯＳＦＥＴと、及び前状態を過渡的にでも記憶・遅延する遅延回路を設け、前状態により、前記各ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。電圧特性が異なるＭＯＳＦＥＴを使い分けることにより、前述の課題が解消できた。【選択図】図１
2008211720.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置のヒステリシス入力回路において、
ソース電極が正極の電源＋ＶDDに接続された第１のＰ型絶縁ゲート電界効果型トランジスタと、
ソース電極が負極の電源−ＶSSに接続された第１のＮ型絶縁ゲート電界効果型トランジスタと、
ドレイン電極が正極の電源＋ＶDDに接続された第２のＮ型絶縁ゲート電界効果型トランジスタと、
ドレイン電極が負極の電源−ＶSSに接続された第２のＰ型絶縁ゲート電界効果型トランジスタと、
ソース電極が正極の電源＋ＶDDに接続された第３のＰ型絶縁ゲート電界効果型トランジスタと、
ソース電極が負極の電源−ＶSSに接続された第３のＮ型絶縁ゲート電界効果型トランジスタと、
複数個のインバータ回路を内蔵し、入力端子と正相の第１出力端子と逆相の第２出力端子を有する遅延回路と、からなり、
前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続されてインバータ回路を構成し、
前記第２のＮ型絶縁ゲート電界効果型トランジスタと第２のＰ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、また各ソース電極も互いに接続されて前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、
前記第３のＰ型絶縁ゲート電界効果型トランジスタと第３のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、また各ドレイン電極も互いに接続されて前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、
前記遅延回路の入力端子は前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、前記正相の第１出力端子は前記第２のＮ型絶縁ゲート電界効果型トランジスタと第２のＰ型絶縁ゲート電界効果型トランジスタの各ゲート電極に接続され、前記逆相の第２出力端子は前記第３のＰ型絶縁ゲート電界効果型トランジスタと第３のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極に接続され、かつ前記第１出力端子もしくは第２出力端子が本発明の回路としての出力端子に接続され、
互いに接続された前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は本発明の回路としての入力端子に接続されたことを特徴とする高ヒステリシス幅入力回路。
【請求項２】
前記第１、第２のＮ型絶縁ゲート電界効果型トランジスタおよび前記第１、第２のＰ型絶縁ゲート電界効果型トランジスタにおいて、第１のＮ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βは第２のＮ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βより大きく、かつ第１のＰ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βは第２のＰ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βより大きいことを特徴とする請求項１に記載の高ヒステリシス幅入力回路。
【請求項３】
前記第２のＮ型絶縁ゲート電界効果型トランジスタと前記第３のＰ型絶縁ゲート電界効果型トランジスタ、および前記第２のＰ型絶縁ゲート電界効果型トランジスタと前記第３のＮ型絶縁ゲート電界効果型トランジスタにおいて、第２のＮ型絶縁ゲート電界効果型のコンダクタンス定数βは第３のＰ型絶縁ゲート電界効果型のコンダクタンス定数βより大きく、かつ第２のＰ型絶縁ゲート電界効果型のコンダクタンス定数βは第３のＮ型絶縁ゲート電界効果型のコンダクタンス定数βより大きいことを特徴とする請求項１に記載の高ヒステリシス幅入力回路。
【請求項４】
前記遅延回路は２個または３個以上のインバータ回路が直列に接続され、かつ該インバータ回路はＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタとによって構成されたことを特徴とする請求項１に記載の高ヒステリシス幅入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に、ノイズによる誤動作や不安定さを除去するために入力回路のロジックレベルにヒステリシス特性を設けた回路方式であって、標準的な使用電圧においては勿論のこと、電源電圧が低下した場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。
【背景技術】
【０００２】
従来から、集積回路、殊にデジタル回路の入力信号端子にはノイズによる誤動作や不安定さを除去する為に信号変化を判定するロジックレベルに入力信号の立ち上がりと立ち下がりで差を持たせる、つまりヒステリシス特性を有したヒステリシス入力回路を用いることが広く行われている。しかしながら近年、集積回路が微細化し、耐圧の低下とともに低い電源電圧が用いられるようになると充分なヒステリシス幅を確保できないようになって来た。
【０００３】
以下に従来回路について説明する。従来のＭＯＳＦＥＴを用いたＭＯＳ集積回路における一般的なヒステリシス特性を有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数βPとＮ型ＭＯＳＦＥＴのコンダクタンス定数βNの比を２種設け、該２種のβPとβNの比を前の状態によって変える回路構成をとっていた。
【０００４】
例えば図６は第１の従来回路例である。図６においてＰ型ＭＯＳＦＥＴ６０１とＰ型ＭＯＳＦＥＴ６０３およびＮ型ＭＯＳＦＥＴ６０２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ６０２とＮ型ＭＯＳＦＥＴ６０４およびＰ型ＭＯＳＦＥＴ６０１によって決定される第２のロジックレベルとを持ち、インバータ回路６０７とＰ型ＭＯＳＦＥＴ６０５とＮ型ＭＯＳＦＥＴ６０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００５】
また、図７は第２の従来回路例であり、特許文献１に示されたものである。図７ではＰ型ＭＯＳＦＥＴ７０１，７０３，７０５およびＮ型ＭＯＳＦＥＴ７０２，７０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ７０２，７０４，７０６およびＰ型ＭＯＳＦＥＴ７０１，７０３によって決定される第２のロジックレベルとを持ち、インバータ回路７０７とＰ型ＭＯＳＦＥＴ７０５とＮ型ＭＯＳＦＥＴ７０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００６】
また、図８は第３の従来回路例であり、特許文献２に示されたものである。図８ではＰ型ＭＯＳＦＥＴ８０１，８０３，８０５およびＮ型ＭＯＳＦＥＴ８０２，８０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ８０２，８０４，８０６およびＰ型ＭＯＳＦＥＴ８０１，８０３によって決定される第２のロジックレベルとを持ち、インバータ回路８０７とＰ型ＭＯＳＦＥＴ８０５とＮ型ＭＯＳＦＥＴ８０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００７】
また、図９は第４の従来回路例であり、特許文献３に示されたものである。図９ではＰ型ＭＯＳＦＥＴ９１１，９１５およびＮ型ＭＯＳＦＥＴ９１２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ９１４，９１６およびＰ型ＭＯＳＦＥＴ９１３によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路９２０とＮＡＮＤ回路９２１とインバータ回路９１９によって構成されるラッチ回路９２４とＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００８】
また、図１０は第５の従来回路例であり、特許文献４に示されたものである。図１０ではＰ型ＭＯＳＦＥＴ１０１１およびＮ型ＭＯＳＦＥＴ１０１２，１０１６によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ１０１４およびＰ型ＭＯＳＦＥＴ１０１３，１０１５によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路１０２０とＮＡＮＤ回路１０２１とインバータ回路１０１９によって構成されるラッチ回路１０２４とＰ型ＭＯＳＦＥＴ１０１５とＮ型ＭＯＳＦＥＴ１０１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
【０００９】
【特許文献１】特開昭５８−１８２９１４号公報
【特許文献２】特開平１０−１５４９２４号公報
【特許文献３】特開平１１−２７１１４号公報
【特許文献４】特開２００５−２６０６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来のヒステリシス入力回路では以下に述べる問題点を有していた。前述した従来のヒステリシスを有する入力回路である図６、図７、図８の回路はすべて、第１、第２のロジックレベルを形成する際の等価回路としてＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる図５のようなインバータ回路に結局は帰結される。なお、ロジックレベルを考える際に図６、図７、図８の回路がインバータ回路に帰結される理由は、ロジックレベルを決定するにあたって根幹をなすＭＯＳＦＥＴの組み合わせにおいて、ゲート電極には入力端子の信号が支配するＭＯＳＦＥＴを経路に必ず含む構成をとっているからである。したがって、図６、図７、図８における各回路構成のＭＯＳＦＥＴの直列か、並列かによって等価のβが変わるが、１個ずつのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴに等価的に変換される。
【００１１】
さて、インバータ回路のロジックレベルは図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβP、βNとし、またスレッショルド電圧をそれぞれＶTP、ＶTNとする。また電源電圧をＶDD、基準の接地電位０、ロジックレベルをＶGLとすると、このとき、
(1/2)・βP（ＶDD−ＶGL−ＶTP）2＝(1/2)・βN（ＶGL−ＶTN）2
が成立ち、これを解くことにより、ロックレベルＶGLは
ＶGL＝｛ＶDD−ＶTP＋（βN／βP）1/2・ＶTN｝／｛１＋（βN／βP）1/2｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を様々にとり、コンダクタンス定数比（βN／βP）を０から無限大まで変えればロジックレベルが以下の範囲で変わる。
【００１２】
ＶTN＜ＶGL＜ＶDD−ＶTP
このとき、高い方のロジックレベルＶGLHは（βN／βP）が０のときで
ＶGLH＝ＶDD−ＶTP
となり、また低い方のロジックレベルＶGLLは（βN／βP）が無限大のときで
ＶGLL＝ＶTN
である。これらからヒステリシス幅ＶWHLは
ＶWHL＝（ＶGLH−ＶGLL）＝ＶDD−ＶTP−ＶTN
となる。ただし、（βN／βP）を０や無限大にすることは実態として無理があるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧ＶDDが低い電圧、例えば１．５Ｖ程度になるとＶTPやＶTNは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図４である。図４において、入力信号電圧をＶINとすると、０≦ＶIN≦ＶTNではＮ型ＭＯＳＦＥＴが動作せず、またＶDD−ＶTP≦ＶIN≦ＶDDではＰ型ＭＯＳＦＥＴが動作しないので、インバータ回路のロジックレベルはＶTN＜ＶGL＜ＶDD−ＶTPの範囲に限定される。スレッショルド電圧ＶTP，ＶTNは動作時には変動しないので電源電圧ＶDDが低下するとロジックレベルのとれる範囲（ＶDD−ＶTP−ＶTN）が狭くなり、ヒステリシスの幅は電源電圧の低下とともに非常に小さくなる。
【００１３】
したがって従来の図６、図７、図８のような等価回路がインバータ回路に帰結されるヒステリシス入力回路は低電圧になるとヒステリシス幅が充分にとれないという問題点があった。
【００１４】
また、低電圧動作時において、少しでもヒステリシス幅を確保しようとして（βN／βP）を設定しようとすると、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要が生じ、その結果、大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。
【００１５】
また、図９に示す第４の従来例ではＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６のゲート電極には入力端子９１０は接続されていないので、図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。しかしながら、ヒステリシス幅を確保したい設計条件のもとでは第１のロジックレベルは事実上、Ｎ型ＭＯＳＦＥＴ９１２とＰ型ＭＯＳＦＥＴ９１５とによって決まることになり、以下の問題が生ずる。図９においてＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１２のコンダクタンス定数をそれぞれβP、βNとし、またスレッショルド電圧をそれぞれＶTP、ＶTNとする。また電源電圧ＶDD、基準の接地電位０、ロジックレベルをＶGLとすると、このとき近似的に
ＶGL≒（ＶDD−ＶTP）−（βN／βP）1/2・（ＶDD−ＶTN）
となる。ここで（βP／βN）の値を０から無限大まで変化させると
−∞≦ＶIL≦ＶDD−ＶTP
の電源電位を越えての範囲まで設定できる。また、このとき仮に
（βN／βP）1/2＝（ＶDD−ＶTP）／（ＶDD−ＶTN）
に設定すると
ＶGL≒０
となり、前述したインバータ回路のＶGLの下限がＶTNまでしかないのに比較して広がる方式である。しかし、このとき、第２のロジックレベルＶGLLを設定する条件として、（βN／βP）1/2と（ＶDD−ＶTP）／（ＶDD−ＶTN）との比の設定がポイントとなるが、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴといった性質の異なる間の設定となるので、製造上のバラツキも考慮すると限界ぎりぎりまでヒステリシスを伸ばすのはやや無理がある。また、−∞≦ＶGLL≦ＶDD−ＶTPの式からも解るようにあまり無理してＶGLLを低く設定して、量産製造時のバラツキでＶGLLが０を下回るようになると入力端子９１０の信号電位を電源電圧の範囲を振ってもラッチしたままでロック状態に陥り、動作の回復が不能となる危険性もはらんでいるという問題点があった。なお、第１のロジックレベルのＶGLH設定時でも同様にヒステリシス幅を確保する為に無理をした設定をするとＶGLHがＶDDを越え、ラッチしたままでロック状態に陥り、動作の回復が不能となる危険性もはらんでいるという問題点があった。また、低電圧時におけるヒステリシスは確保しやすいものの、低電圧時を重視した設計の回路定数の設定で電源電圧を高くするとヒステリシス幅が充分にとれないといった問題点があった。
【００１６】
また、図１０の第５の従来例ではＰ型ＭＯＳＦＥＴ１０１５とＮ型ＭＯＳＦＥＴ１０１６のゲート電極には入力端子１０１０は接続されていないので、図９の第４の実施例と同様に図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。かつ、図９の第４の実施例とは異なり、第１のロジックレベルはＮ型ＭＯＳＦＥＴ１０１２とＮ型ＭＯＳＦＥＴ１０１６とによってきまり、第２のロジックレベルはＰ型ＭＯＳＦＥＴ１０１３とＰ型ＭＯＳＦＥＴ１０１５とによって決まるというように同じ導電型の間で決定されるので、製造上も安定した特性が得られる。しかしながら、Ｐ型ＭＯＳＦＥＴ１０１５の電源側の接続は負極性の−ＶSSであり、Ｎ型ＭＯＳＦＥＴ１０１６の電源側の接続は正極性の＋ＶDDである。つまり電源への接続がＭＯＳＦＥＴのソース電極側ではなく、ドレイン側で行われている。したがって、低電圧特性は従来例の第１例から第３例よりは改善されるものの、図４の第４例よりは良くない。したがって、超低電圧での動作を意図した場合には充分なヒステリシス特性を出すには不充分であった。
【００１７】
そこで本発明はこのような問題点を解決するもので、電池が消耗した状態にも相当する低電圧において、比較的に大きなヒステリシス幅を有し、雑音に強いヒステリシス入力回路を提供することである。
【００１８】
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。
【００１９】
また、低電圧時においても、高電圧時においても、広範囲にわたって大きなヒステリシス幅を確保し、かつ製造上のバラツキによる動作不能状況を生じさせないヒステリシス入力回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決して、本発明の目的を達成する為に、各発明は以下のように構成した。
【００２１】
すなわち第１の発明は絶縁ゲート電界効果型トランジスタを用いた半導体集積回路装置のヒステリシス入力回路において、ソース電極が正極の電源＋ＶDDに接続された第１のＰ型絶縁ゲート電界効果型トランジスタと、ソース電極が負極の電源−ＶSSに接続された第１のＮ型絶縁ゲート電界効果型トランジスタと、ドレイン電極が正極の電源＋ＶDDに接続された第２のＮ型絶縁ゲート電界効果型トランジスタと、ドレイン電極が負極の電源−ＶSSに接続された第２のＰ型絶縁ゲート電界効果型トランジスタと、ソース電極が正極の電源＋ＶDDに接続された第３のＰ型絶縁ゲート電界効果型トランジスタと、ソース電極が負極の電源−ＶSSに接続された第３のＮ型絶縁ゲート電界効果型トランジスタと、複数個のインバータ回路を内蔵し入力端子と正相の第１出力端子と逆相の第２出力端子をもつ遅延回路と、からなり、前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続されてインバータ回路を構成し、前記第２のＮ型絶縁ゲート電界効果型トランジスタと第２のＰ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、また各ソース電極も互いに接続されて前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、前記第３のＰ型絶縁ゲート電界効果型トランジスタと第３のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、また各ドレイン電極も互いに接続されて前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、前記遅延回路の入力端子は前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続され、前記正相の第１出力端子は前記第２のＮ型絶縁ゲート電界効果型トランジスタと第２のＰ型絶縁ゲート電界効果型トランジスタの各ゲート電極に接続され、前記逆相の第２出力端子は前記第３のＰ型絶縁ゲート電界効果型トランジスタと第３のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極に接続され、かつ前記第１出力端子もしくは第２出力端子が本発明の回路としての出力端子に接続され、互いに接続された前記第１のＰ型絶縁ゲート電界効果型トランジスタと第１のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は本発明の回路としての入力端子に接続したものである。
【００２２】
第２の発明は第１の発明において、前記第１のＮ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βは前記第２のＮ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βより大きく、かつ前記第１のＰ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βは前記第２のＰ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βより大きい。
【００２３】
第３の発明は第１の発明において、前記第２のＮ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βは前記第３のＰ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βより大きく、かつ前記第２のＰ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βは前記第３のＮ型絶縁ゲート電界効果型トランジスタのコンダクタンス定数βより大きい。
【００２４】
第４の発明は第１の発明において、前記遅延回路は２個または３個以上のインバータ回路が直列に接続され、かつ該インバータ回路はＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタとによって構成されたものである。
【００２５】
以上のような構成からなる本発明によれば、入力信号によって制御される第１のＮ型ＭＯＳＦＥＴと第１のＰ型ＭＯＳＦＥＴとによるインバータ回路と、前の状態を反映した遅延回路の信号によって制御される第２のＮ型ＭＯＳＦＥＴと第３のＰ型ＭＯＳＦＥＴとによって高い方のロジックレベルＶGLHが設定される。また、入力信号によって制御される第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとによるインバータ回路と、前の状態を反映した遅延回路の信号によって制御される第２のＰ型ＭＯＳＦＥＴと第３のＮ型ＭＯＳＦＥＴとによって低い方のロジックレベルＶGLLが設定される。したがって、入力信号によって制御される第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴのインバータ回路の（βN／βP）比だけではなく、前の状態を反映した遅延回路の信号によってのみ制御されるＭＯＳＦＥＴのβ比との総合効果によって決定されるので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルを設定できる範囲が増す。
【００２６】
また、比較的高い通常の標準的な電圧でのヒステリシス特性幅は第１のＮ型ＭＯＳＦＥＴと第１のＰ型ＭＯＳＦＥＴとのインバータ回路と、前の状態を反映した遅延回路の信号によって制御される第２のＮ型ＭＯＳＦＥＴとによって支配的に高い方のロジックレベルＶGLHが設定され、入力信号によって制御される第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとのインバータ回路と、前の状態を反映した遅延回路の信号によって制御される第２のＰ型ＭＯＳＦＥＴとによって支配的に低い方のロジックレベルＶGLLが設定できる。
【００２７】
また、電池が消耗し尽くした状態に相当する非常に低い電圧でのヒステリシス特性幅は入力信号によって制御される第１のＮ型ＭＯＳＦＥＴと第１のＰ型ＭＯＳＦＥＴとのインバータ回路と、前の状態を反映した遅延回路の信号によって制御される第３のＰ型ＭＯＳＦＥＴとによって支配的に高い方のロジックレベルＶGLHが設定され、入力信号によって制御される第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとのインバータ回路と、前の状態を反映した遅延回路の信号によって制御される第３のＮ型ＭＯＳＦＥＴとによって支配的に低い方のロジックレベルＶGLLが設定できる。
【００２８】
したがって、通常の標準的な電源電圧においても、電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲にわたってヒステリシス特性幅を確保できる。
【００２９】
また第１、第２インバータ回路の（βN／βP）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ占有面積の回路が実現する効果がある。
【００３０】
また、本発明において、前記第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第２のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第１のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく設定することにより、確実にロジックレベルを電源電圧の範囲内に設定することが可能となるので、ロック状態に入り込むことを防止できる。したがって、通常の標準的な電源電圧においては、超低電圧時のことを棚上げして、ロジックレベルを設定する主要素は同型どうしのＭＯＳＦＥＴのβ比、つまりは形状比となり、確実に条件設定ができるので設計を容易にし、かつ製造プロセス上での変動やバラツキがヒステリシス特性に与える影響が少なくなるという効果がある。
【００３１】
また、本発明において、第２のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく設定することにより、超低電圧時においては通常の標準的な電源電圧時のことを棚上げしてＭＯＳＦＥＴのβ比を決定できるので、過度の形状比を設定することを回避でき、設計と実際のプロセスによる差違によって永遠にラッチ状態に入り込むといった状況に落ち込む危険性が排除できるとともに、超低電圧時および通常の標準的な電源電圧時にわたって広い電源電圧範囲で充分なヒステリシス幅を確保できるという効果がある。
【００３２】
また前の状態を反映させる回路として、複数個のインバータ回路による遅延回路を用いているので、２本の制御信号を少ない素子数とレイアウト面積によって構成できるという効果がある。
【００３３】
以上より、通常の標準的な電源電圧時から電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲の電源電圧において、ヒステリシス幅の大きく、ノイズに強いヒステリシス入力回路を安定して提供できるという効果がある。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、図面を参照して説明する。
【００３５】
（本発明の高ヒステリシス幅入力回路の第１実施形態）
図１は本発明の高ヒステリシス幅入力回路の第１実施形態の構成を示す回路図である。以下、順に回路構成、動作、各場合のロジックレベルについて述べる。
【００３６】
（回路構成）
図１においてＰ型ＭＯＳＦＥＴ１のソース電極は正極の電源＋ＶDDに接続され、Ｎ型ＭＯＳＦＥＴ２のソース電極は負極の電源−ＶSSに接続されている。Ｐ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続されて、破線で表示したインバータ回路１２を構成している。
【００３７】
また、インバータ回路７とインバータ回路８は直列に接続されて、破線で表示した遅延回路１３を構成している。なお、インバータ回路８の出力端子が遅延回路としての正相の第１出力端子となっており、インバータ回路７の出力端子が遅延回路としての逆相の第２出力端子となっている。
【００３８】
また、Ｎ型ＭＯＳＦＥＴ３のドレイン電極は正極の電源＋ＶDDに接続され、ソース電極はインバータ回路１２の出力端子に接続され、ゲート電極は遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子に接続されている。
【００３９】
また、Ｐ型ＭＯＳＦＥＴ５のソース電極は正極の電源＋ＶDDに接続され、ドレイン電極はインバータ回路１２の出力端子に接続され、ゲート電極は遅延回路１３の逆相の第２出力端子であるインバータ回路７の出力端子に接続されている。
【００４０】
また、Ｐ型ＭＯＳＦＥＴ４のドレイン電極は負極の電源−ＶSSに接続され、ソース電極はインバータ回路１２の出力端子に接続され、ゲート電極は遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子に接続されている。
【００４１】
また、Ｎ型ＭＯＳＦＥＴ６のソース電極は負極の電源−ＶSSに接続され、ドレイン電極はインバータ回路１２の出力端子に接続され、ゲート電極は遅延回路１３の逆相の第２出力端子であるインバータ回路７の出力端子に接続されている。
【００４２】
なお、インバータ回路１２の入力端子は本発明の高ヒステリシス幅入力回路としての入力端子１０となっている。また、遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子は本発明の高ヒステリシス幅入力回路としての出力端子１１となっている。
【００４３】
（動作）
さて、図１において、入力端子１０が初め低電位であるとする。このとき遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子は高電位であり、逆相の第２出力端子であるインバータ回路７の出力端子は低電位である。このとき、Ｐ型ＭＯＳＦＥＴ５はオン（ＯＮ）、Ｎ型ＭＯＳＦＥＴ６はオフ（ＯＦＦ）している。また、Ｎ型ＭＯＳＦＥＴ３はオン（ＯＮ）、Ｐ型ＭＯＳＦＥＴ４はオフ（ＯＦＦ）している。
【００４４】
つぎに入力端子１０の信号電位が除々に高くなっていくと、インバータ回路１２のＮ型ＭＯＳＦＥＴ２がより強くオンするが、Ｎ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５が共にオンしていて、それぞれのゲートにオンするに充分な電位を供給され、インバータ回路１２の出力が高電位を保とうとして、低電位になるのを阻害している。これに対し、Ｐ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６は共にオフしているので作用していない。したがって、インバータ回路１２の出力端子は高電位を保ちつづけ、遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子は高電位で、かつ逆相の第２出力端子であるインバータ回路７の出力端子は低電位であるという状況は変わらず、Ｎ型ＭＯＳＦＥＴ６とＰ型ＭＯＳＦＥＴ４はオフ（ＯＦＦ）しているので、インバータ回路１２の出力端子は高電位を保ちつづける。
【００４５】
そして更に入力端子１０の信号電位が高くなって行き、インバータ回路１２におけるＮ型ＭＯＳＦＥＴ２の駆動能力がＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５の駆動能力の合計を上回ったとき、インバータ回路１２の出力は高電位から低電位に変わり、遅延回路１３の入力電位が高電位から低電位に変わることにより、遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子は低電位で、かつ逆相の第２出力端子であるインバータ回路７の出力端子は高電位となる。これによりＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５とが共にオフし、またＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６が共にオンする。
【００４６】
この結果、インバータ回路１２とＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５から決まる第１のロジックレベルは変化するとともに、インバータ回路１２とＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６から決まる第２のロジックレベルも変化する。
【００４７】
つぎに入力端子１０の信号電位が除々に低くなっていくと、インバータ回路１２のＰ型ＭＯＳＦＥＴ１がより強くオンするが、Ｐ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６が共にオンしていて、それぞれのゲートにオンするに充分な電位を供給され、インバータ回路１２の出力が低電位を保とうとして、高電位になるのを阻害している。これに対し、Ｎ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５は共にオフしているので作用していない。したがって、インバータ回路１２の出力端子は低電位を保ちつづけ、遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子は低電位で、かつ逆相の第２出力端子であるインバータ回路７の出力端子は高電位であるという状況は変わらず、Ｐ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ３はオフ（ＯＦＦ）しているので、インバータ回路１２の出力端子は低電位を保ちつづける。
【００４８】
そして更に入力端子１０の信号電位が低くなって行き、インバータ回路１２におけるＰ型ＭＯＳＦＥＴ１の駆動能力がＮ型ＭＯＳＦＥＴ２とＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６の駆動能力の合計を上回ったとき、インバータ回路１２の出力は低電位から高電位に変わり、遅延回路１３の入力電位が低電位から高電位に変わることにより、遅延回路１３の正相の第１出力端子であるインバータ回路８の出力端子は高電位で、かつ逆相の第２出力端子であるインバータ回路７の出力端子は低電位となる。これによりＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６とが共にオフし、またＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５が共にオンする。
【００４９】
この結果、インバータ回路１２とＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５から決まる第１のロジックレベルは再度変化するとともに、インバータ回路１２とＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６から決まる第２のロジックレベルも再度変化する。
【００５０】
このＮ型ＭＯＳＦＥＴ３、Ｐ型ＭＯＳＦＥＴ５とＰ型ＭＯＳＦＥＴ４、Ｎ型ＭＯＳＦＥＴ６のオン、オフによる相違分がヒステリシスを生じる要因である。
【００５１】
なお、遅延回路１３の入力信号が中間電位になると出力信号も完全な低電位や高電位ではなく、中間的な電位を出力することがあるが、過渡的には出力信号を完全な低電位や高電位に保つ。したがって、少なくとも過渡的にはヒステリシス特性を生じさせることができる。
【００５２】
（ロジックレベルについて）
図１の本発明の回路は状況によって様々なロジックレベルを持つ。以下に各場合におけるロジックレベルについて順に述べる。
【００５３】
（高い方のロジックレベルＶGLHについて）
さて、高い方のロジックレベルを決定するインバータ回路１２とＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５について以下に述べる。
【００５４】
インバータ回路１２のＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２、そしてヒステリシス特性を生み出すＰ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ３のそれぞれのコンダクタンス定数をβP1、βN1、βPS1、βNS1とし、またそれぞれのスレッショルド電圧をＶTP、ＶTN、ＶTP、ＶTNとし、また正極の電源電圧をＶDD、負極の電源−ＶSSを基準の接地電位０とする。このときのヒステリシス特性を持つロジックレベルの高い方のロジックレベルＶGLHを以下に算出する。
【００５５】
さて、インバータ回路１２を形成するＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とのゲート電極にはロジックレベルにおいてはＶGLHが加わる。また、Ｐ型ＭＯＳＦＥＴ５のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はＶDDとなりオンしている。またＮ型ＭＯＳＦＥＴ３のゲート電極は高電位（ＶDD）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である(1/2)・ＶDDになっている。なお、この仮定は静的な定常時には必ずしも成立する保証はないが、入力信号が変化する過渡状態においては成立するとしてよい。
【００５６】
このとき、前記４個のＭＯＳＦＥＴによるロジックレベルＶGLHは以下に示す方程式（１）を満たす。
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＋(1/2)・βPS1（ＶDD−ＶTP）2＝(1/2)・βN1（ＶGLH−ＶTN）2・・・（１）
ここで、
βPS1≪βNS1・・・（２）
とし、かつ
｜ＶTP｜≒｜ＶTN｜・・・（３）
として、電源電圧が充分高く
(1/2)・ＶDD≫ＶTN・・・（４）
であれば
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＞(1/2)・βPS1（ＶDD−ＶTP）2・・・（５）
とすることが可能である。
また、電源電圧が充分低くなって、
（(1/2)・ＶDD−ＶTN）2≪（ＶDD−ＶTP）2・・・（６）
であれば、
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＜(1/2)・βPS1（ＶDD−ＶTP）2・・・（７）
とすることが可能である。つまり、遅延回路１３の逆相の第２出力信号と、正相の第１出力信号にそれぞれ制御されたＰ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ３の関係において、電源電圧ＶDDが比較的高ければ（２）式、（３）式の条件のもとに（５）式の結果より、Ｎ型ＭＯＳＦＥＴ３が支配的となり、電源電圧ＶDDが充分低くなれば（３）式、（６）式の条件のもとに（７）式の結果より、Ｐ型ＭＯＳＦＥＴ５が支配的となるように設定する。
【００５７】
ここでは、簡単化の為に、電源電圧ＶDDが比較的高く、Ｎ型ＭＯＳＦＥＴ３が支配的になる場合と、電源電圧ＶDDが充分低くＰ型ＭＯＳＦＥＴ５が支配的となる場合について分けて考える。
【００５８】
（電源電圧ＶDDが比較的高い場合のＶGLHについて）
（４）式が満たされるような電源電圧ＶDDが比較的高い場合を考える。このとき、Ｐ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ３の関係において、Ｎ型ＭＯＳＦＥＴ３が支配的になるので、前記（１）式の関係式は次の（８）式のように近似される。
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（８）
更に、ロックレベルＶGL（ＶGLH）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（９）
ＶDD−ＶTP＜ＶGLH＜ＶDD・・・（９）
が成立する範囲で考えると、Ｐ型ＭＯＳＦＥＴ１はオフする領域に入り、（８）式は次の（１０）式となる。
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（１０）
以上の（１０）式を解くと、高い方のロジックレベルが得られ、以下の方程式（１１）となる。
ＶGLH≒ＶTN＋（βNS1／βN1）1/2・（(1/2)・ＶDD−ＶTN）・・・（１１）
【００５９】
前記方程式（１１）を前記条件式（９）に代入して解くと、以下の条件式（１２）、条件式（１３）が得られる。
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTN）2＜（βNS1／βN1）・・・（１２）
かつ、
（βNS1／βN1）＜（ＶDD−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１３）
ここで、（１２）式の関係
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTN）2＜（βNS1／βN1）
であることによりヒステリシス幅を大きく確保でき、以下の条件式（１４）
（βNS1／βN1）＜（ＶDD−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１４）
であればロジックレベルＶGLHを電源電圧ＶDDの範囲内でおさまるので、図１の回路でロックしたことによる動作の回復不能に陥ることはない。
【００６０】
条件式（１４）の不等式の右辺をＦ１４と表現すると、
Ｆ１４＝（ＶDD−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１５）
は現実的な０＜ＶTN＜(1/2)・ＶDDの条件のもとでは、
４＜Ｆ１４＜∞・・・（１６）
の範囲の値をとる。
【００６１】
また、条件式（１２）の不等式の左辺をＦ１２と表現すると、
Ｆ１２＝（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１７）
は、現実的な０＜ＶTN＜(1/2)・ＶDDおよび、０＜ＶTP＜(1/2)・ＶDDの条件のもとでは
１＜Ｆ１２＜４・・・（１８）
の範囲となる。
【００６２】
以上より、（βNS1／βN1）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（βNS1／βN1）を１程度、あるいはそれ以下に設定すればよいことも解る。
【００６３】
さて、（βNS1／βN1）を１〜４程度、あるいは１程度に設定することはＮ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＮ型ＭＯＳＦＥＴ３とＮ型ＭＯＳＦＥＴ２のトランジスタのチャネル長を同じとすればＮ型ＭＯＳＦＥＴ３のトランジスタ幅をＮ型ＭＯＳＦＥＴ２のトランジスタ幅を前記比率に設定すればよい。
【００６４】
（電源電圧ＶDDが比較的低い場合のＶGLHについて）
次に（６）式が満たされるような電源電圧ＶDDが充分に低い場合を考える。前記４個のＭＯＳＦＥＴによるロジックレベルＶGLHを満たす方程式（１）を再記すると、
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＋(1/2)・βPS1（ＶDD−ＶTP）2＝(1/2)・βN1（ＶGLH−ＶTN）2・・・（１）
ここで、電源電圧ＶDDが充分に低くなる、つまり、
（(1/2)・ＶDD−ＶTN）2≪（ＶDD−ＶTP）2・・・（６）
となると、
βPS1≪βNS1・・・（２）
であっても、
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＜(1/2)・βPS1（ＶDD−ＶTP）2・・・（２１）
となる。あるいはこのように設定することが可能である。つまり、遅延回路１３の逆相の第２出力信号と、正相の第１出力信号にそれぞれ制御されたＰ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ３の関係において、条件式（６）を満たすほど電源電圧ＶDDが充分に低くなれば（２１）式の結果より、Ｐ型ＭＯＳＦＥＴ５が支配的となる。したがって、前記（１）の関係式は次の（２２）式のように近似される。
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βPS1（ＶDD−ＶTP）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（２２）
更に、ロックレベルＶGL（ＶGLH）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（９）
ＶDD−ＶTP＜ＶGLH＜ＶDD・・・（９）
を考慮すると、（２２）式は
(1/2)・βPS1（ＶDD−ＶTP）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（２３）
と簡略化され、
ＶGLH≒ＶTN＋（βPS1／βN1）1/2・（ＶDD−ＶTP）・・・（２４）
となる。ここで例えば（βPS1／βN1）の値を０から無限大まで変化させると、（２４）式よりＶGLHは
ＶTN≦ＶGLH≦∞・・・（２５）
となる。つまり、ＶTN近辺の値は勿論のこと正極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
（βPS1／βN1）1/2＝（ＶDD−ＶTN）／（ＶDD−ＶTP）・・・（２６）
と設定すると、
ＶGLH≒ＶDD・・・（２７）
となり、高い方のロジックレベルを正極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの上限が（ＶDD−ＶTP）までしかないのに比較して、広がったことが解る。
【００６５】
さて、高い方のロジックレベルＶGLHは電源電圧ＶDDが（４）式に表されるように充分高い領域において、（１１）式で表され、電源電圧ＶDDが（６）式に表されるように充分低い領域において、（２４）式で表される。
【００６６】
（１１）式をみると電源電圧ＶDDが高い場合には同型のＭＯＳＦＥＴの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧ＶDDが低くなると、電源を通常の逆の電位に接続したＮ型ＭＯＳＦＥＴ３に依存する方式であるので有効に機能しなくなる。
【００６７】
一方、（２４）式をみると電源電圧ＶDDが低くなっても、電源に通常のソースを接続したＰ型ＭＯＳＦＥＴ５に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にＰ型ＭＯＳＦＥＴ５の駆動能力の指標であるβPS1を大きく、もしくはβN1と同一レベルに設定してしまうと、（２４）式の関係式からも解るように高い方のロジックレベルＶGLHが電源電圧ＶDDを越えてしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、Ｐ型ＭＯＳＦＥＴ５のβPS1を小さく設定する必要がある。すると、電源電圧ＶDDが高い場合において（βPS1／βN1）の比が小さい為に（２４）式の関係式では充分なヒステリシス特性が得られなくなる。
【００６８】
以上より、Ｎ型ＭＯＳＦＥＴ３に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またＰ型ＭＯＳＦＥＴ５に依存する方式は低い電源電圧側で特性が良く、一方で高い電源電圧側での特性は不充分である。したがって、図１の回路のようにＮ型ＭＯＳＦＥＴ３とＰ型ＭＯＳＦＥＴ５とを組み合わせると、高い方のロジックレベルＶGLHが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
【００６９】
（低い方のロジックレベルＶGLLについて）
次に、低い方のロジックレベルＶGLLについて述べる。低い方のロジックレベルを決定するのは主としてインバータ回路１２とＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６である。
【００７０】
インバータ回路１２のＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２、そしてヒステリシス特性を生み出すＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６のそれぞれのコンダクタンス定数をβP1、βN1、βPS2、βNS2とし、またそれぞれのスレッショルド電圧をＶTP、ＶTN、ＶTP、ＶTNとし、また電源電圧をＶDD、基準の接地電位を０とする。このときのヒステリシス特性を持つロジックレベルにおける低い方のロジックレベルＶGLLを以下に算出する。
【００７１】
さて、インバータ回路１２を形成するＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とのゲート電極にはロジックレベルにおいてＶGLLが加わる。また、Ｎ型ＭＯＳＦＥＴ６のゲート電極は高電位（ＶDD）が加わりオンしていて、かつソース電極は０電位となりオンしている。またＰ型ＭＯＳＦＥＴ４のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である(1/2)・ＶDDになっている。このとき、前記４個のＭＯＳＦＥＴによるロジックレベルＶGLLは以下に示す方程式（２８）を満たす。
(1/2)・βN1（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＋(1/2)・βNS2（ＶDD−ＶTN）2＝(1/2)・βP1（ＶDD−ＶGLL−ＶTP）2・・・（２８）
ここで、
βNS2≪βPS2・・・（２９）
とし、かつ
｜ＶTP｜≒｜ＶTN｜・・・（３）
として、
(1/2)・ＶDD≫ＶTP・・・（３０）
であれば
(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＞(1/2)・βNS2（ＶDD−ＶTN）2・・・（３１）
とすることが可能である。
また、電源電圧が充分低くなって、
（(1/2)・ＶDD−ＶTP）2≪（ＶDD−ＶTN）2・・・（３２）
であれば、
(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＜(1/2)・βNS2（ＶDD−ＶTN）2・・・（３３）
となる。つまり、遅延回路１３の正相の第１出力信号と、逆相の第２出力信号とにそれぞれ制御されたＮ型ＭＯＳＦＥＴ６とＰ型ＭＯＳＦＥＴ４の関係において、電源電圧ＶDDが比較的高ければ（２９）式、（３）式の条件のもとに（３１）式の結果より、Ｐ型ＭＯＳＦＥＴ４が支配的となり、電源電圧ＶDDが充分低くなれば（３）式、（３２）式の条件のもとに（３３）式の結果より、Ｎ型ＭＯＳＦＥＴ６が支配的となる。
【００７２】
ここでは、簡単化の為に、電源電圧ＶDDが比較的高く、Ｐ型ＭＯＳＦＥＴ４が支配的になる場合と、電源電圧ＶDDが充分低くＮ型ＭＯＳＦＥＴ６が支配的となる場合について分けて考える。
【００７３】
（電源電圧ＶDDが比較的高い場合のＶGLLについて）
次に（３０）式が満たされるような電源電圧ＶDDが比較的高い場合を考える。このとき、Ｎ型ＭＯＳＦＥＴ６とＰ型ＭＯＳＦＥＴ４の関係において、Ｐ型ＭＯＳＦＥＴ４が支配的になるので、前記（２８）式の関係式は次の（３４）式のように近似される。
(1/2)・βN1（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTN）2≒(1/2)・βP1（ＶDD−ＶGLL−ＶTP）2・・・（３４）
更に、ロジックレベルＶGL（ＶGLL）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（３５）
０＜ＶGLL＜ＶTN・・・（３５）
とするとＮ型ＭＯＳＦＥＴ２はオフする領域に入り、（３４）式は
(1/2)・βPS2（(1/2)・ＶDD−ＶTN）2≒(1/2)・βP1（ＶDD−ＶGLL−ＶTP）2・・・（３６）
となる。この（３６）式を解くと、低い方のロジックレベルが得られ、以下の方程式（３７）となる。
ＶGLL≒（ＶDD−ＶTP）−（βPS2／βP1）1/2・（(1/2)・ＶDD−ＶTP）・・・（３７）
【００７４】
前記方程式（３７）を前記条件式（３５）に代入して解くと、以下の条件式（３８）、条件式（３９）が得られる。
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTP）2＜（βPS2／βP1）・・・（３８）
かつ、
（βPS2／βP1）＜（ＶDD−ＶTP）2／（(1/2)・ＶDD−ＶTP）2・・・（３９）
ここで、（３８）式の関係
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTP）2＜（βPS2／βP1）
であることによりヒステリシス幅を大きく確保でき、以下の条件式（４０）
（βPS2／βP1）＜（ＶDD−ＶTP）2／（(1/2)・ＶDD−ＶTP）2・・・（４０）
であればロジックレベルＶGLLを電源電圧０の範囲内でおさまるので、図１の回路でロックしたことによる動作の回復不能に陥ることはない。
【００７５】
また、条件式（３９）の不等式の右辺をＦ３９と表現すると、
Ｆ３９＝（ＶDD−ＶTP）2／（(1/2)・ＶDD−ＶTP）2・・・（４１）
は現実的な０＜ＶTP＜(1/2)・ＶDDの間では、
４＜Ｆ３９＜∞・・・（４２）
の範囲の値となる。
【００７６】
また、条件式（３８）の不等式の左辺をＦ３８と表現すると、
Ｆ３８＝（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTP）2・・・（４３）
は、現実的な
０＜ＶTP＜(1/2)・ＶDDおよび、０＜ＶTN＜(1/2)・ＶDD・・・（４４）
の関係においては
１＜Ｆ３８＜４・・・（４５）
の範囲となる。
【００７７】
以上より、（βPS2／βP1）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れず、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（βPS2／βP1）を１程度、あるいはそれ以下に設定すればよいことも解る。
【００７８】
さて、（βPS2／βP1）を１〜４程度、あるいは１程度に設定することはＰ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＰ型ＭＯＳＦＥＴ４とＰ型ＭＯＳＦＥＴ１のトランジスタのチャネル長を同じとすればＰ型ＭＯＳＦＥＴ４のトランジスタ幅をＰ型ＭＯＳＦＥＴ１のトランジスタ幅を前記比率に設定すればよい。
【００７９】
（電源電圧ＶDDが比較的低い場合のＶGLLについて）
次に（３２）式が満たされるような電源電圧ＶDDが充分に低い場合を考える。前記４個のＭＯＳＦＥＴによるロジックレベルＶGLHを満たす方程式（２８）を再記すると、
(1/2)・βN1（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＋(1/2)・βNS2（ＶDD−ＶTN）2＝(1/2)・βP1（ＶDD−ＶGLL−ＶTP）2・・・（２８）
ここで、電源電圧ＶDDが充分に低くなる、つまり、
（(1/2)・ＶDD−ＶTP）2≪（ＶDD−ＶTN）2・・・（３２）
となると、
βNS2≪βPS2・・・（２９）
であっても、
(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＜(1/2)・βNS2（ＶDD−ＶTN）2・・・（４６）
となる。つまり、遅延回路１３の正相の第１出力信号と、逆相の第２出力信号とにそれぞれ制御されたＮ型ＭＯＳＦＥＴ６とＰ型ＭＯＳＦＥＴ４の関係において、条件式（３２）を満たすほど電源電圧ＶDDが充分に低くなれば（４６）式の結果より、Ｎ型ＭＯＳＦＥＴ６が支配的となる。したがって、前記（２８）式の関係式は次の（４７）式のように近似される。
(1/2)・βN1（ＶGLL−ＶTN）2＋(1/2)・βNS2（ＶDD−ＶTN）2≒(1/2)・βP1（ＶDD−ＶGLL−ＶTP）2・・・（４７）
ここで、前述した以下の（３２）、（３５）式の前提、
０＜ＶGLL＜ＶTN・・・（３５）
を考慮すると、（４７）式は
(1/2)・βNS2（ＶDD−ＶTN）2≒(1/2)・βP1（ＶDD−ＶGLL−ＶTP）2・・・（４８）
と簡略化され、
ＶGLL≒ＶDD−ＶTP−（βNS2／βP1）1/2・（ＶDD−ＶTN）・・・（４９）
となる。ここで例えば（βNS2／βP1）の値を０から無限大まで変化させると、（４９）式よりＶGLLは
−∞≦ＶGLL≦ＶDD−ＶTP・・・（５０）
となる。つまり、（ＶDD−ＶTP）近辺の値は勿論のこと負極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
（βNS2／βP1）1/2＝（ＶDD−ＶTP）／（ＶDD−ＶTN）・・・（５１）
と設定すると、
ＶGLL≒０・・・（５２）
となり、低い方のロジックレベルを負極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの下限がＶTNまでしかないのに比較して、広がったことが解る。
【００８０】
さて、低い方のロジックレベルＶGLLは電源電圧ＶDDが（３０）式に表されるように充分高い領域において、ロジックレベルＶGLLは（３７）式で表され、電源電圧ＶDDが（３２）式に表されるように充分低い領域において、ロジックレベルＶGLLは（４９）式で表される。
【００８１】
（３７）式をみると電源電圧ＶDDが高い場合には同型のＭＯＳＦＥＴの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧ＶDDが低くなると、電源を通常の逆の電位に接続したＰ型ＭＯＳＦＥＴ４に依存する方式であるので有効に機能しなくなる。
【００８２】
一方、（４９）式をみると電源電圧ＶDDが低くなっても、電源に通常のソースを接続したＮ型ＭＯＳＦＥＴ６に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にＮ型ＭＯＳＦＥＴ６の駆動能力の指標であるβNS2を大きく、もしくはβP1と同一レベルに設定してしまうと、（４９）式の関係式からも解るように低い方のロジックレベルＶGLLが電源電圧０を越えて低下してしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、Ｎ型ＭＯＳＦＥＴ６のβNS2を小さく設定する必要がある。すると、電源電圧ＶDDが高い場合において（βNS2／βP1）比が小さい為に（４９）の関係式では充分なヒステリシス特性が得られなくなる。
【００８３】
以上より、Ｐ型ＭＯＳＦＥＴ４に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またＮ型ＭＯＳＦＥＴ６に依存する方式は低い電源電圧側で特性が良く、その一方で高い電源電圧側での特性は不充分である。したがって、図１のようにＰ型ＭＯＳＦＥＴ４とＮ型ＭＯＳＦＥＴ６とを組み合わせると、高い方のロジックレベルＶGLLが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
【００８４】
さて、以上のＮ型ＭＯＳＦＥＴ２，３およびＰ型ＭＯＳＦＥＴ１，５間のコンダクタンス定数β比の設定、およびＰ型ＭＯＳＦＥＴ１，４およびＮ型ＭＯＳＦＥＴ２，６間のコンダクタンス定数β比の設定は無理のない範囲であり、従来のように極端に大きい値や、小さな値を用いる必要がない。したがって、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
【００８５】
また、以上よりＮ型ＭＯＳＦＥＴ２のコンダクタンス定数βN1をＮ型ＭＯＳＦＥＴ３のコンダクタンス定数βNS1より大きく設定し、かつＰ型ＭＯＳＦＥＴ１のコンダクタンス定数βP1をＰ型ＭＯＳＦＥＴ４のコンダクタンス定数βPS2はより大きく設定すればロック状態に陥る危険性をより回避できる。
【００８６】
また、Ｎ型ＭＯＳＦＥＴ３のコンダクタンス定数βNS1をＰ型ＭＯＳＦＥＴ５のコンダクタンス定数βPS1より大きく設定し、かつＰ型ＭＯＳＦＥＴ４のコンダクタンス定数βPS2をＮ型ＭＯＳＦＥＴ６のコンダクタンス定数βNS2はより大きく設定すればロック状態に陥る危険性をより回避できるとともに、低電圧時から高電圧時の広い電源電圧の範囲においてヒステリシス幅を安定して確保できる。
【００８７】
なお、以上によりＶGLLがＶTNより低く、またＶGLHが（ＶDD−ＶTP）より高い値を持った様子を図示したのが図３である。図３では従来のインバータに帰結される方式の特性図４より、大きなヒステリシス幅が確保されていることが解る。
【００８８】
（その他の実施形態）
本発明は前述の実施形態の例に限定されるものではない。例えば図１では遅延回路１３は２個のインバータ回路７，８を直列に接続することにより構成していたが、これは単なる一例であって図２に示すように３個のインバータ回路７，８，９を直列に接続することにより構成してもよい。このとき、正相の第１出力端子はインバータ回路８の出力端子であり、逆相の第２出力端子はインバータ回路９の出力端子となる。このように３個のインバータ回路によって構成された遅延回路１４はインバータの段数が増えた分だけ、入力信号から出力信号への遅延時間が増加し、過渡状態におけるヒステリシス特性が現れる許容時間が増すという効果がある。
【００８９】
また、遅延回路におけるインバータ回路の段数は４段以上でもよい。
【００９０】
また、各条件式に含まれるＭＯＳＦＥＴのコンダクタンス定数β比の設定において、ＭＯＳＦＥＴのトランジスタのチャネル幅を変えることによって設定する方法を説明したが、トランジスタのチャネル長を変更する方法でもよい。なお、チャネル幅の場合は大きくすればβは大きくなるが、チャネル長の場合は大きくすればβは小さくなる。
【００９１】
また、ヒステリシス幅を大きくとる為に主眼をおいた設定をしたが、ヒステリシス幅が前記方法で得られるまで必要としない場合や、電源電圧を越えたロジックレベルを設定する場合には前記条件式に必ずしも拘る必要はない。その場合においても図１の本発明の回路であればＭＯＳＦＥＴのβ比の設定が容易になり、効率的なレイアウトパターン設計や応答速度の確保に効果があって適用できる。
【図面の簡単な説明】
【００９２】
【図１】本発明の高ヒステリシス幅入力回路の第１実施形態を示す回路図。
【図２】本発明の高ヒステリシス幅入力回路の第２実施形態を示す回路図。
【図３】本発明の高ヒステリシス幅入力回路のヒステリシス特性例を図示した電気特性図。
【図４】従来のヒステリシス入力回路のヒステリシス特性例を図示した電気特性図。
【図５】本発明の回路および従来回路において用いるインバータ回路の構成を示す回路図。
【図６】従来のヒステリシス入力回路の第１の例を示す回路図。
【図７】従来のヒステリシス入力回路の第２の例を示す回路図。
【図８】従来のヒステリシス入力回路の第３の例を示す回路図。
【図９】従来のヒステリシス入力回路の第４の例を示す回路図。
【図１０】従来のヒステリシス入力回路の第５の例を示す回路図。
【符号の説明】
【００９３】
１，４，５，５０１，６０１，６０３，６０５，７０１，７０３，７０５，８０１，８０３，８０５，９１１，９１３，９１５，１０１１，１０１３，１０１５…Ｐ型ＭＯＳＦＥＴ、２，３，６，５０２，６０２，６０４，６０６，７０２，７０４，７０６，８０２，８０４，８０６，９１２，９１４，９１６，１０１２，１０１４，１０１６…Ｎ型ＭＯＳＦＥＴ、９２０，９２１，１０２０，１０２１…ＮＡＮＤ回路、７，８，９，１２，６０７，７０７，８０７，９１９，１０１９…インバータ回路、１０，５１０，６１０，７１０，８１０，９１０，１０１０…入力端子、１１，５１１，６１１，７１１，８１１，９２５，１０２６…出力端子、１３，１４…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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