(57)【要約】【課題】ワードラインの不良検出を容易にするためのワードライン駆動回路及びこれを備える半導体メモリ装置並びにそのテスト方法を提供すること。【解決手段】本発明の一実施形態に係る半導体メモリ装置は、ワードラインをイネーブル如何を制御するワードラインドライバ部と、ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインをフローティングさせるよう制御するフローティング制御部とを備える。【選択図】図４
2008305531.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインのイネーブル如何を制御するワードラインドライバ部と、
ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインをフローティングさせるよう制御するフローティング制御部と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記フローティング制御部が、
前記ワードラインフローティング信号がイネーブルされると、活性化時にも前記ワードラインをフローティングさせることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記ワードラインに通じる電荷の流れを遮断することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記ワードラインドライバへの電源供給を遮断することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記フローティング制御部が遮断する前記ワードラインドライバの電源が、
プルアップ電圧であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記フローティング制御部が、
前記ワードラインフローティング信号をゲートに受信し、自体のドレインソース伝送線路にプルアップ電圧を供給するＰＭＯＳトランジスタを備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記ワードラインドライバ部が、
アドレス情報を有するファイエックス制御信号を出力するファイエックスドライバと、
メインワードライン信号と前記ファイエックス制御信号とに応じて、サブワードラインを駆動するサブワードラインドライバと
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記サブワードラインに流れる電荷の流れを遮断することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記ファイエックスドライバの電源供給を遮断することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記ワードラインフローティング信号が、
テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記ワードラインフローティング信号が、
テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスに応じてイネーブルされ、プリチャージ時イネーブルされるプリチャージパルスに応じてディセーブルされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記半導体メモリ装置が、
前記フローティングイネーブルパルスを生成するパルス生成部と、
前記ワードラインフローティング信号を生成するフローティング信号生成部と
を更に備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記パルス生成部が、
活性化命令時、イネーブルされる活性化パルスを一定時間遅延させ、前記フローティングイネーブルパルスを生成することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記パルス生成部が、
前記活性化パルスを受信するＳＲラッチと、
該ＳＲラッチの出力を遅延させる遅延手段と、
該遅延手段の出力を用いて前記フローティングイネーブルパルスを生成して出力し、これを前記ＳＲラッチにフィードバックさせるパルス生成手段と
を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記パルス生成部が、
テストモード時、イネーブルされるテストモードイネーブル信号と外部入力信号との組み合わせによってフローティングイネーブルパルスを生成することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１６】
前記フローティング信号生成部が、
前記フローティングイネーブルパルスと前記プリチャージパルスとを受信して前記ワードラインフローティング信号を出力するＳＲラッチを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１７】
前記フローティング信号生成部が、
前記ワードラインフローティング信号を前記ワードラインドライバ部で用いる電圧レベルにシフトするためのレベルシフタを更に備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記ワードラインドライバ部が、複数備えられ、
１つのメインワードライン信号を共有する複数のワードラインドライバ部が、前記フローティング制御部を共有することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１９】
ワードラインに高電圧又は低電圧を供給してワードラインを駆動するワードラインドライバ部と、
ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインに前記電圧を供給することを遮断するフローティング制御部と
を備えることを特徴とするワードライン駆動回路。
【請求項２０】
前記フローティング制御部が、
前記ワードラインフローティング信号がイネーブルされると、活性化時にも前記ワードラインをフローティングさせることを特徴とする請求項１９に記載のワードライン駆動回路。
【請求項２１】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記ワードラインドライバへの電源供給を遮断することを特徴とする請求項１９に記載のワードライン駆動回路。
【請求項２２】
前記フローティング制御部が遮断する前記ワードラインドライバの電源が、
プルアップ電圧であることを特徴とする請求項２１に記載のワードライン駆動回路。
【請求項２３】
前記フローティング制御部が、
前記ワードラインフローティング信号をゲートに受信し、自体のドレインソース伝送線路にプルアップ電圧を供給するＰＭＯＳトランジスタを備えることを特徴とする請求項２２に記載のワードライン駆動回路。
【請求項２４】
前記ワードラインドライバ部が、
アドレス情報を有するファイエックス制御信号を出力するファイエックスドライバと、
メインワードライン信号と前記ファイエックス制御信号とに応じて、サブワードラインを駆動するサブワードラインドライバと
を備えることを特徴とする請求項１９に記載のワードライン駆動回路。
【請求項２５】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記サブワードラインへの電圧供給を遮断することを特徴とする請求項２４に記載のワードライン駆動回路。
【請求項２６】
前記フローティング制御部が、
前記ワードラインフローティング信号に応じて、前記ファイエックスドライバへの電源供給を遮断することを特徴とする請求項２４に記載のワードライン駆動回路。
【請求項２７】
前記ワードラインフローティング信号が、
テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされることを特徴とする請求項１９に記載のワードライン駆動回路。
【請求項２８】
前記ワードラインフローティング信号が、
テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスによってイネーブルされ、プリチャージ時イネーブルされるプリチャージパルスに応じて、ディセーブルされることを特徴とする請求項１９に記載のワードライン駆動回路。
【請求項２９】
ワードラインフローティング信号に応じて、ワードラインをフローティングさせる第１ステップと、
フローティングされた前記ワードラインにデータを書き込む第２ステップと、
前記ワードラインのデータを読み取る第３ステップと
を含むことを特徴とする半導体メモリ装置のワードラインテスト方法。
【請求項３０】
前記第１ステップが、
ワードラインフローティング信号に応じて、前記ワードラインを駆動するワードラインドライバへの電源供給を遮断することを特徴とする請求項２９に記載の半導体メモリ装置のワードラインテスト方法。
【請求項３１】
前記ワードラインフローティング信号が、
テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるステップと、
プリチャージ命令に応じてディセーブルされるステップと
を含んで発生されることを特徴とする請求項３０に記載の半導体メモリ装置のワードラインテスト方法。
【請求項３２】
前記ワードラインフローティング信号が、
前記ワードラインフローティング信号がワードラインドライバで用いられる電圧レベルにシフトされるステップを更に含んで生成されることを特徴とする請求項３１に記載の半導体メモリ装置のワードラインテスト方法。
【請求項３３】
ワードラインをフローティングさせるためのワードラインフローティング信号を生成するワードラインフローティング信号発生部と、
前記ワードラインフローティング信号に応じて、フローティングされるワードラインと
を備えることを特徴とする半導体メモリ装置。
【請求項３４】
前記ワードラインフローティング信号発生部が、
外部から入力される信号に応じて、前記ワードラインフローティング信号を生成することを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３５】
前記ワードラインフローティング信号が、
テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされることを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３６】
前記ワードラインフローティング信号が、
テストモード時、活性化命令後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスに応じてイネーブルされ、プリチャージ時イネーブルされるプリチャージパルスに応じてディセーブルされることを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３７】
前記ワードラインフローティング信号発生部が、
前記フローティングイネーブルパルスを生成するパルス生成部と、
前記ワードラインフローティング信号を生成するフローティング信号生成部と
を備えることを特徴とする請求項３６に記載の半導体メモリ装置。
【請求項３８】
前記ワードラインが、
前記ワードライン上に形成され、前記ワードラインフローティング信号に応じて、自体（ワードライン）をフローティングさせるためのフローティング制御部を備えることを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３９】
前記フローティング制御部が、
自体のゲートに前記ワードラインフローティング信号を受信し、自体のドレインソース伝送線路に前記ワードラインをオン／オフするトランジスタを備えることを特徴とする請求項３８に記載の半導体メモリ装置。
【請求項４０】
前記ワードラインが、
サブワードラインであることを特徴とする請求項３３に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワードライン駆動回路及びこれを備える半導体メモリ装置並びにそのテスト方法に関し、更に詳しくは、半導体メモリ装置においてワードラインの不良検出を容易にするための装置及び方法に関する。
【背景技術】
【０００２】
よく知られているように、半導体メモリ装置のメモリセルのゲートは、ワードラインによって制御されるが、以下、従来の一般的なワードライン駆動回路について説明する。
【０００３】
図１は、従来のワードライン駆動回路の構成図である。
【０００４】
同図は、メインワードラインとサブワードラインの構造を有するワードラインの駆動回路を示すものであって、現在は、一般的に、メインワードラインＭＷＬとサブワードラインＳＷＬの階層的構造を有し、サブワードラインＳＷＬでメモリセルのゲートを制御する方法を採用している。
【０００５】
同図に示すように、従来のワードライン駆動回路は、アドレス情報を有するファイエックス（ｐｈｉ  Ｘ）制御信号ＰＸ＿Ｊを出力するファイエックスドライバ１１０及びメインワードライン信号ＭＷＬＢ＿Ｉとファイエックス制御信号ＰＸ＿Ｊに応じて、サブワードラインＳＷＬ＿Ｋを駆動するサブワードラインドライバ１２０を備える。
【０００６】
信号について説明すると、ＰＸｂ＿Ｊは、ローアドレス情報を復号化して生成される信号であって、サブワードラインを選択するための信号であり、ＭＷＬＢ＿Ｉは、メインワードライン信号である。また、ＳＷＬ＿Ｋ信号は、サブワードライン信号であるが、本発明の実施形態ではサブワードラインがセルを直接制御する真のワードラインに該当する。
【０００７】
ワードライン駆動回路の動作について説明すると、ワードラインが非活性化の状況、すなわち、プリチャージ（ｐｒｅｃｈａｒｇｅ）の状況においてＭＷＬＢとＰＸｂは、「ハイ」状態である。このとき、トランジスタＭＰ０、ＭＰ１はオフ状態であり、トランジスタＭＮ０、ＭＮ１、ＭＮ２はオン状態である。したがって、ワードラインＳＷＬは、「ロー」状態を維持するようになる。
【０００８】
外部から活性化（Ａｃｔｉｖｅ）命令が入力されると、このとき入力されるアドレス信号に同期して適切な時間後にＭＷＬＢとＰＸｂは「ロー」に遷移し、ＰＸはＰＸｂの反転信号であるため「ハイ」に遷移する。このとき、トランジスタＭＰ０、ＭＰ１はターンオンされ、トランジスタＭＮ０、ＭＮ１、ＭＮ２はオフされる。したがって、ワードラインＳＷＬが「ハイ」状態に活性化される。
【０００９】
図２は、従来のワードライン駆動回路の動作を簡単に説明するための図であって、実際、メモリ装置におけるワードライン駆動回路は、より複雑な構成を有するが、これは、本発明の背景技術を説明するために必要な事項ではないため、これ以上の詳細な説明は略する。
図２は、従来のメモリ装置のセルアレイにおいて、図１に示したワードライン駆動回路の配置を示す図である。
【００１０】
メインワードラインＭＷＬＢ、メインワードライン下部の複数サブワードラインＳＷＬ、及びこれらを駆動するためのサブワードラインドライバＳＷＤ、ＰＸｂ信号の連結について示しているが、これは、一般的な構成の一形態であって、本発明の属する技術分野における通常の知識を有する者であれば、容易に理解し得る部分であるため、これ以上の詳細な説明は略する。
【００１１】
図３は、従来の、メインワードラインにサブワードラインドライバが割り当てられることを示す図である。
【００１２】
同図に示すように、メインワードラインＭＷＬＢ０にサブワードラインＳＷＬ０，ＳＷＬ２，ＳＷＬ４，ＳＷＬ６が割り当てられ、これを駆動するためのサブワードラインドライバもサブワードラインに割り当てられる。
【００１３】
半導体メモリ装置の高容量化に伴って、更に多くのメモリセルを集積するために工程技術が微細化している（Ｔｅｃｈｎｏｌｏｇｙ  ｓｈｒｉｎｋ）。このような工程技術の微細化に伴って、特に、メモリ装置のコア領域の密集領域における各配線間のブリッジ性欠陥の発生頻度が高まっている。
【００１４】
このような配線間のブリッジのうち、弱い抵抗性で連結されている場合、通常の動作時には問題を起こさず、正常に動作するが、使用時間が過ぎたり、又はバーンインテストのような過程後には劣化が発生して、問題を起こすこともある。特に、メモリセルのゲート物質であり、かつ配線であるワードラインのような場合には、隣接ラインと弱いブリッジ性不良が多数存在する。
【００１５】
しかし、上述した従来のメモリ装置のような場合は、このようなワードラインのブリッジ性欠陥を感知するための手段が備えられていないという問題がある。
【特許文献１】特開２００２−０９３２００
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明は、上記従来技術の問題を解決するためになされたものであって、その目的は、ワードラインの不良検出を容易にすることができるワードライン駆動回路及びこれを備える半導体メモリ装置並びにテスト方法を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明の第１実施形態に係る半導体メモリ装置は、ワードラインのイネーブル如何を制御するワードラインドライバ部と、ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインをフローティングさせるよう制御するフローティング制御部とを備える。
【００１８】
本発明の第１実施形態に係るワードライン駆動回路は、ワードラインに高電圧又は低電圧を供給してワードラインを駆動するワードラインドライバ部と、ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインに前記電圧を供給することを遮断するフローティング制御部とを備える。
【００１９】
本発明の第２実施形態に係る半導体メモリ装置は、ワードラインをフローティングさせるためのワードラインフローティング信号を生成するワードラインフローティング信号発生部と、前記ワードラインフローティング信号に応じて、フローティングされるワードラインとを備える。すなわち、ここでの実施形態は、前記実施形態とは異なって、ワードラインドライバを介することなく、ワードラインフローティング信号がワードラインを直接フローティングさせ、ワードライン上にフローティング制御部とを備える。
【００２０】
本発明の第１実施形態に係る半導体メモリ装置のワードラインテスト方法は、ワードラインフローティング信号に応じて、ワードラインをフローティングさせる第１ステップと、フローティングされた前記ワードラインにデータを書き込む第２ステップと、前記ワードラインのデータを読み取る第３ステップとを含む。
【００２１】
すなわち、本発明に係るメモリ装置、ワードライン駆動回路、及びテスト方法は、何れも共通的にワードラインをフローティングさせ、ワードラインの不良検出を容易にすることを特徴とする。
【００２２】
本発明は、ワードラインのイネーブル如何を制御するワードラインドライバ部と、ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインをフローティングさせるよう制御するフローティング制御部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２３】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号がイネーブルされると、活性化時にも前記ワードラインをフローティングさせることを特徴とする半導体メモリ装置を提供する。
【００２４】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記ワードラインに通じる電荷の流れを遮断することを特徴とする半導体メモリ装置を提供する。
【００２５】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記ワードラインドライバへの電源供給を遮断することを特徴とする半導体メモリ装置を提供する。
【００２６】
本発明は、前記フローティング制御部が遮断する前記ワードラインドライバの電源が、プルアップ電圧であることを特徴とする半導体メモリ装置を提供する。
【００２７】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号をゲートに受信し、自体のドレインソース伝送線路にプルアップ電圧を供給するＰＭＯＳトランジスタを備えることを特徴とする半導体メモリ装置を提供する。
【００２８】
本発明は、前記ワードラインドライバ部が、アドレス情報を有するファイエックス制御信号を出力するファイエックスドライバと、メインワードライン信号と前記ファイエックス制御信号とに応じて、サブワードラインを駆動するサブワードラインドライバとを備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記サブワードラインに流れる電荷の流れを遮断することを特徴とする半導体メモリ装置を提供する。
【００３０】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記ファイエックスドライバの電源供給を遮断することを特徴とするの半導体メモリ装置を提供する。
【００３１】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされることを特徴とする半導体メモリ装置を提供する。
【００３２】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスに応じてイネーブルされ、プリチャージ時イネーブルされるプリチャージパルスに応じてディセーブルされることを特徴とする半導体メモリ装置を提供する。
【００３３】
本発明は、前記半導体メモリ装置が、前記フローティングイネーブルパルスを生成するパルス生成部と、前記ワードラインフローティング信号を生成するフローティング信号生成部とを更に備えることを特徴とする半導体メモリ装置を提供する。
【００３４】
本発明は、前記パルス生成部が、活性化命令時、イネーブルされる活性化パルスを一定時間遅延させ、前記フローティングイネーブルパルスを生成することを特徴とする半導体メモリ装置を提供する。
【００３５】
本発明は、前記パルス生成部が、前記活性化パルスを受信するＳＲラッチと、該ＳＲラッチの出力を遅延させる遅延手段と、該遅延手段の出力を用いて前記フローティングイネーブルパルスを生成して出力し、これを前記ＳＲラッチにフィードバックさせるパルス生成手段とを備えることを特徴とする半導体メモリ装置を提供する。
【００３６】
本発明は、前記パルス生成部が、テストモード時、イネーブルされるテストモードイネーブル信号と外部入力信号との組み合わせによってフローティングイネーブルパルスを生成することを特徴とする半導体メモリ装置を提供する。
【００３７】
本発明は、前記フローティング信号生成部が、前記フローティングイネーブルパルスと前記プリチャージパルスとを受信して前記ワードラインフローティング信号を出力するＳＲラッチを備えることを特徴とする半導体メモリ装置を提供する。
【００３８】
本発明は、前記フローティング信号生成部が、前記ワードラインフローティング信号を前記ワードラインドライバ部で用いる電圧レベルにシフトするためのレベルシフタを更に備えることを特徴とする半導体メモリ装置を提供する。
【００３９】
本発明は、前記ワードラインドライバ部が、複数備えられ、１つのメインワードライン信号を共有する複数のワードラインドライバ部が、前記フローティング制御部を共有することを特徴とする半導体メモリ装置を提供する。
【００４０】
本発明は、ワードラインに高電圧又は低電圧を供給してワードラインを駆動するワードラインドライバ部と、ワードラインフローティング信号に応じて、前記ワードラインドライバ部がワードラインに前記電圧を供給することを遮断するフローティング制御部とを備えることを特徴とするワードライン駆動回路を提供する。
【００４１】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号がイネーブルされると、活性化時にも前記ワードラインをフローティングさせることを特徴とするワードライン駆動回路を提供する。
【００４２】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記ワードラインドライバへの電源供給を遮断することを特徴とするワードライン駆動回路を提供する。
【００４３】
本発明は、前記フローティング制御部が遮断する前記ワードラインドライバの電源が、プルアップ電圧であることを特徴とするワードライン駆動回路を提供する。
【００４４】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号をゲートに受信し、自体のドレインソース伝送線路にプルアップ電圧を供給するＰＭＯＳトランジスタを備えることを特徴とするワードライン駆動回路を提供する。
【００４５】
本発明は、前記ワードラインドライバ部が、アドレス情報を有するファイエックス制御信号を出力するファイエックスドライバと、メインワードライン信号と前記ファイエックス制御信号とに応じて、サブワードラインを駆動するサブワードラインドライバとを備えることを特徴とするワードライン駆動回路を提供する。
【００４６】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記サブワードラインへの電圧供給を遮断することを特徴とするワードライン駆動回路を提供する。
【００４７】
本発明は、前記フローティング制御部が、前記ワードラインフローティング信号に応じて、前記ファイエックスドライバへの電源供給を遮断することを特徴とするワードライン駆動回路を提供する。
【００４８】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされることを特徴とするワードライン駆動回路を提供する。
【００４９】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスによってイネーブルされ、プリチャージ時イネーブルされるプリチャージパルスに応じて、ディセーブルされることを特徴とするワードライン駆動回路を提供する。
【００５０】
本発明は、ワードラインフローティング信号に応じて、ワードラインをフローティングさせる第１ステップと、フローティングされた前記ワードラインにデータを書き込む第２ステップと、前記ワードラインのデータを読み取る第３ステップとを含むことを特徴とする半導体メモリ装置のワードラインテスト方法を提供する。
【００５１】
本発明は、前記第１ステップが、ワードラインフローティング信号に応じて、前記ワードラインを駆動するワードラインドライバへの電源供給を遮断することを特徴とする半導体メモリ装置のワードラインテスト方法を提供する。
【００５２】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるステップと、プリチャージ命令に応じてディセーブルされるステップとを含んで発生されることを特徴とする半導体メモリ装置のワードラインテスト方法を提供する。
【００５３】
本発明は、前記ワードラインフローティング信号が、前記ワードラインフローティング信号がワードラインドライバで用いられる電圧レベルにシフトされるステップを更に含んで生成されることを特徴とする半導体メモリ装置のワードラインテスト方法を提供する。
【００５４】
本発明は、ワードラインをフローティングさせるためのワードラインフローティング信号を生成するワードラインフローティング信号発生部と、前記ワードラインフローティング信号に応じて、フローティングされるワードラインとを備えることを特徴とする半導体メモリ装置を提供する。
【００５５】
本発明は、前記ワードラインフローティング信号発生部が、外部から入力される信号に応じて、前記ワードラインフローティング信号を生成することを特徴とする半導体メモリ装置を提供する。
【００５６】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされることを特徴とする半導体メモリ装置を提供する。
【００５７】
本発明は、前記ワードラインフローティング信号が、テストモード時、活性化命令後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスに応じてイネーブルされ、プリチャージ時イネーブルされるプリチャージパルスに応じてディセーブルされることを特徴とする半導体メモリ装置を提供する。
【００５８】
本発明は、前記ワードラインフローティング信号発生部が、前記フローティングイネーブルパルスを生成するパルス生成部と、前記ワードラインフローティング信号を生成するフローティング信号生成部とを備えることを特徴とする半導体メモリ装置を提供する。
【００５９】
本発明は、前記ワードラインが、前記ワードライン上に形成され、前記ワードラインフローティング信号に応じて、自体（ワードライン）をフローティングさせるためのフローティング制御部を備えることを特徴とする半導体メモリ装置を提供する。
【００６０】
本発明は、前記フローティング制御部が、自体のゲートに前記ワードラインフローティング信号を受信し、自体のドレインソース伝送線路に前記ワードラインをオン／オフするトランジスタを備えることを特徴とする半導体メモリ装置を提供する。
【００６１】
本発明は、前記ワードラインが、サブワードラインであることを特徴とする半導体メモリ装置を提供する。
【発明を実施するための最良の形態】
【００６２】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００６３】
図４は、本発明に係る半導体メモリ装置のワードライン駆動回路の第１実施形態の構成図である。
【００６４】
本発明に係るワードライン駆動回路は、ワードラインＳＷＬのイネーブル如何を制御するワードラインドライバ部４１０と、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴに応じて、ワードラインドライバ部４１０がワードラインＳＷＬをフローティングさせるよう制御するフローティング制御部４２０とを備える。
【００６５】
すなわち、従来のワードライン駆動回路は、ワードラインＳＷＬをフローティングさせるための手段を有していないが、本発明のワードライン駆動回路は、ワードラインＳＷＬをフローティングするためのフローティング制御部４２０を備える。
【００６６】
フローティング制御部４２０は、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴがイネーブルされると、ワードラインドライバ部４１０に何れの信号が入力されるかにかかわらず、ワードラインＳＷＬをフローティングさせる。より詳しくは、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴがイネーブルされると、ワードラインＳＷＬに通じる電荷の流れを遮断させる。（電源供給を遮断する）
【００６７】
フローティング制御部４２０は、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴがイネーブルされると、ワードラインＳＷＬに通じる電荷の流れを遮断することを特徴とするが、これは図のように、ワードラインドライバ部４１０への電源ＶＰＰ供給を遮断する方法で構成できる。このような場合、フローティング制御部４２０は、簡単にワードラインフローティング信号ＷＬ＿ＦＬＯＡＴをゲートに受信し、自体のドレインソース伝送線路にプルアップ電圧ＶＰＰを供給するＰＭＯＳトランジスタＭＰ２を備えて構成できる。
【００６８】
ワードラインドライバ部４１０は、ワードラインＳＷＬを駆動する部分であって、従来と同様に、アドレス情報を有するファイエックス制御信号ＰＸ＿Ｊを出力するファイエックスドライバ４１１と、メインワードライン信号ＭＷＬＢ＿Ｉとファイエックス制御信号ＰＸ＿Ｊとに応じて、サブワードラインＳＷＬを駆動するサブワードラインドライバ４１２とを備えて構成できる。
【００６９】
図のワードラインドライバ部４１０は、メインワードラインＭＷＬＢとサブワードラインＳＷＬの階層的構造を有してワードラインを駆動する場合のワードラインドライバを示したものであり、メモリ装置に用いられるワードラインのスキーム（ｓｃｈｅｍｅ）によって変更できる。例えば、図面では本発明がワードラインフローティング信号ＷＬ＿ＦＬＯＡＴに応じて、サブワードラインＳＷＬをフローティングさせる場合を示したが、ワードラインのスキームによってこれはワードライン又はメインワードラインになり得る。すなわち、本発明の核心は、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴに応じて、ワードラインをフローティングさせるワードライン駆動回路を提供することであるので、何れの方式でワードラインを駆動しても本発明は適用できる。
【００７０】
ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴは、イネーブル時、ワードラインをフローティングさせるための信号であって、テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされるよう制御できる。このようなワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを生成するための回路は、図５を参照して後述する。
【００７１】
図４に示す回路の動作について説明すると、活性化動作時にトランジスタＭＰ０、ＭＰ１がターンオンされてもワードラインフローティング信号ＷＬ＿ＦＬＯＡＴがイネーブルされて、「ハイ」として入力されると、プルアップ電圧ＶＰＰを供給するトランジスタＭＰ２がオフされる。したがって、ワードラインドライバ部４１０には電源ＶＰＰが供給されず、ワードラインＳＷＬは、ハイインピーダンス状態でフローティングされる。
【００７２】
図５Ａは、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを生成するフローティング信号生成部の第１実施形態を示す図である。
【００７３】
上述したように、ワードラインフローティング信号は、テストモード時、活性化命令後、一定時間が過ぎてイネーブルされ、プリチャージ命令に応じてディセーブルされるよう制御できる。本発明でワードラインをフローティングさせることは、ワードラインをフローティングさせて不良の有無をテストするためであるので、ワードラインフローティング信号がテストモード時にイネーブルされるよう制御するものである。
【００７４】
より詳しくは、ワードラインフローティング信号は、テストモード時、活性化命令発生後、一定時間が過ぎてイネーブルされるフローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰに応じてイネーブルされ、プリチャージ時、イネーブルされるプリチャージパルスＰＣＧＰに応じてディセーブルされることを特徴とするが、このような場合、フローティング信号生成部は、図のように、フローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰとプリチャージパルスＰＣＧＰを受信してワードラインフローティング信号ＥＮ（レベルシフタを通過する前のワードラインフローティング信号）を出力するＳＲラッチ５０３，５０４を備えて構成できる。
【００７５】
また、フローティング信号生成部は、レベルシフタ５０７（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）を更に備えて構成できるが、これは、一般的に、ワードライン駆動回路で用いられるプルアップ電圧のレベルが昇圧電源ＶＰＰのレベルであるため、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴのレベルをこれに合わせるためである。
【００７６】
参考までに、ナンドゲート５０４に入力されるＲＳＴＢはリセット信号であり、これは、メモリ装置の初期化時にワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを「ロー」に初期化させる。
【００７７】
図５Ｂを参照してフローティング信号生成部の動作について説明すると、テストモード時、イネーブルされる信号であるＴＭ＿ＥＮがイネーブルされる状態で外部から活性化命令が入力されると、ワードラインＳＷＬは、活性化される。以後、ワードラインＳＷＬをフローティングさせるための信号であるフローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰが発生すると、これに応じて、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴがイネーブルされる。そうすると、図４のトランジスタＭＰ２をオフさせ、ワードラインＳＷＬをフローティングさせるようになる。以後、外部からプリチャージ命令が入力されると、この信号に同期してワードラインＳＷＬはディセーブルされ、プリチャージ時発生するプリチャージパルスＰＣＧＰによってワードラインフローティング信号ＷＬ＿ＦＬＯＡＴはディセーブルされ、ワードラインＳＷＬはそれ以上フローティングされない。
【００７８】
図６Ａは、図５Ａに入力されるフローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰを生成するパルス生成部の第１実施形態を示す構成図である。
【００７９】
パルス生成部は、活性化命令時イネーブルされる活性化パルスＡＣＴＰを一定時間遅延させ、フローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰを生成する。このようなパルス生成部は、図のように、活性化パルスＡＣＴＰを受信するＳＲラッチ６０２，６０３、ＳＲラッチ６０２，６０３の出力を遅延させる遅延手段６０４、遅延手段６０４の出力を用いてフローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰを生成して出力し、これをＳＲラッチ６０２，６０３にフィードバックさせるパルス生成手段６０５〜６０９を備えて構成できる。
【００８０】
パルス生成部は、活性化パルスＡＣＴＰ発生後に一定時間の遅延を確保した後、フローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰを発生させるが、その遅延時間は、図８を参照して後述するＢ区間の時間を確保するためである。これについての詳細な説明は図８と共に後述する。
【００８１】
パルス生成部の動作は、図６Ｂのタイミング図に示されているため、これ以上の詳細な説明は略する。
【００８２】
図７は、図６Ａのパルス生成部を別に構成した第２実施形態を示す図である。図７に示すように、フローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰは、テストモード時イネーブルされるテストモードイネーブル信号と外部入力信号との組み合わせで生成されることを特徴としている。すなわち、図面の外部入力Ｅｘｔｅｒｎａｌ  ｉｎｐｕｔでは外部入力信号の特定の組み合わせの出力、又は、特定のピン（ｐｉｎ）の入力を受けるものとして構成することができる。例えば、ＭＲＳ命令信号又はＢＳＴ命令信号を用いることができ、ＣＫＥ  ｐｉｎなどによって直接トリガ信号を入力することもできる。ここで入力される外部入力Ｅｘｔｅｒｎａｌ  ｉｎｐｕｔ信号は、通常、「ロー」状態を維持して、ワードラインのフローティングを開始したいときに「ハイ」に活性化されるよう制御すれば良い。
【００８３】
図８は、本発明に係る半導体メモリ装置のワードラインテスト方法を説明するための図である。
【００８４】
本発明に係る半導体メモリ装置のワードラインテスト方法は、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴに応じて、ワードラインＳＷＬをフローティングさせる第１ステップ（Ｃ区間開始）、フローティングされたワードラインＳＷＬにデータを書き込む第２ステップ（Ｄ区間開始）、ワードラインＳＷＬのデータを読み取る第３ステップ（テストモード終了後）を含む。
【００８５】
区間別に詳細な動作について説明すると、ワードラインＳＷＬの欠陥有無を確認するために、テストモードに進入する（ＴＥＳＴ  ＭＯＤＥ  Ｅｎｔｒｙ）と、ＴＭ＿ＥＮ信号が「ハイ」にイネーブルされる（区間Ａ）。以後、活性化ＡＣＴすれば、正常にワードラインＳＷＬが活性化され、セルデータがチャージシェアリングされてビットライン対ＢＬ，／ＢＬに電位差を誘発する。以後、ビットライン対ＢＬ，／ＢＬの電位差は増幅され、更に回復される（区間Ｂ：図６における遅延手段は、図面のＡＣＴでＦＬＯＡＴ  ＥＮ  Ｔｒｉｇｇｅｒまでの時間を確保するために存在する）。一定時間後、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴが活性化すると、ワードラインＳＷＬは、プリチャージ命令ＰＣＧの以前までフローティング状態を維持するようになる（区間Ｃ、区間Ｄ）。
【００８６】
この状況で、ワードラインＳＷＬに物理的な欠陥、すなわち、非活性化されたワードライン又は増幅されているビットラインとの弱いショート性（ｗｅｅｋｌｙ  ｓｈｏｒｔ）欠陥があると、ワードラインＳＷＬは、その電位状態に遷移動作を行うようになる。この状態で書き込み動作を行うと（特に、セルのストレージノードが高い電位を有するようになる「ハイ」データが効果的である）、ワードラインＳＷＬに欠陥がある場合、ワードラインＳＷＬの電位レベルが不完全であるため、完全なデータを書き込むことができなくなる。また、フローティングされたワードラインＳＷＬに物理的な欠陥がない場合は、ワードラインＳＷＬの電位レベルが不完全であるため、正常的なデータを書き込むことができる。
【００８７】
このように書き込み動作を行った後、プリチャージ命令ＰＣＧに入力されると、ワードラインＳＷＬ及びビットラインＢＬ，／ＢＬの信号は、初期の状態に復帰する。その後、テストモードが終了（ＴＥＳＴ  ＭＯＤＥ  Ｅｘｉｔ）して正常にセルのデータを読み取る動作を行うと、データが正しく書き込まれたかを確認することができ、これに基づいてワードラインの不良有無を判別することができる。
【００８８】
すなわち、テストモード時ワードラインＳＷＬをフローティングさせた状態でメモリセルに書き込み動作を行い、その後、読み取り動作を行って、データの正否を確認し、ワードラインＳＷＬの不良有無を判別する。
【００８９】
図９は、４つのワードラインドライバ部が１つのフローティング制御部を共有することを示す図である。
【００９０】
本発明は、図示のように、隣接して存在するワードラインドライバ部内のファイエックスドライバ９２０，９３０，９４０，９５０が１つのフローティング制御部９１０を共有するように構成できる。
【００９１】
同図は、複数のファイエックスドライバ９２０，９３０，９４０，９５０が１つのフローティング制御部９１０を共有できるということを示したものであって、基本的な動作は図４と同一であるため、ここでは、これ以上の詳細な説明は略する。
【００９２】
図１０は、本発明に係る半導体メモリ装置の第３実施形態を示す構成図である。
【００９３】
本発明に係る半導体メモリ装置は、図４を参照して説明したように、ワードラインドライバ部を介してワードラインをフローティングさせるように構成することもできるが、図１０に示すように、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴがワードラインＷＬを直接フローティングさせるように構成することもできる。
【００９４】
図１０に示すように、本発明の第３実施形態に係る半導体メモリ装置は、ワードラインＷＬをフローティングさせるためのワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを生成するワードラインフローティング信号発生部１０１０と、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴに応じて、フローティングされるワードラインＷＬ（又はサブワードラインＳＷＬ）を備えて構成できる。
【００９５】
ワードラインフローティング信号発生部１０１０は、外部から入力される信号に応じて、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを生成するように構成することができ（図７参照）、そのための新しいピンを別に割り当てて生成するなど様々な方法が可能である。また、図５ないし図７を参照して説明したように、ワードラインフローティング信号発生部１０１０は、フローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰを生成するパルス生成部（図６Ａ、図７）と、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを生成するフローティング信号生成部（図５Ａ）とを備えて構成できる。
【００９６】
図１０に係る実施形態におけるワードラインＷＬは、ワードラインドライバ部を介することなく、直接フローティングされる。すなわち、ワードラインＷＬをフローティングさせるフローティング制御部１０２０がワードラインＷＬ上に存在する。この場合、フローティング制御部１０２０は、図示のように、簡単に自体のゲートにワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを受信して、自体のドレインソース伝送線路にワードラインＷＬをオン／オフするトランジスタを備えて構成できる。
【００９７】
その動作について説明すると、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴが「ロー」にディセーブルされた場合は、トランジスタがオンになってワードラインＷＬを正常に動作させるが、ワードラインフローティング信号ＷＬ＿ＦＬＯＡＴが「ハイ」にイネーブルされる場合は、トランジスタがオフになってワードラインＷＬをフローティングさせる。
【００９８】
本発明は、ワードラインをフローティングさせるためのフローティング制御部を備えてテスト時ワードラインをフローティングさせることができ、ワードラインフローティング状態でデータを書き込む動作を行うことができる。
【００９９】
したがって、その後に読み取り動作を行い、書き込まれたデータの正否を判別すると、ワードラインの不良の有無を容易に検出することができるという長所がある。また、今後、メモリ装置の工程技術の更なる微細化に伴って、ワードラインのような配線間の問題はますます大きくなる。したがって、本発明の適用は、メモリ装置の製品開発の効率性を高めることに寄与するという効果がある。
【０１００】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１０１】
【図１】従来のワードライン駆動回路の構成図である。
【図２】従来のメモリ装置のセルアレイにおいて、図１に示したワードライン駆動回路の配置を示す図である。
【図３】従来の、メインワードラインにサブワードラインドライバが割り当てられたことを示す図である。
【図４】本発明に係る半導体メモリ装置のワードライン駆動回路の第１実施形態の構成図である。
【図５Ａ】図４に入力されるワードラインフローティング信号ＷＬ＿ＦＬＯＡＴを生成するフローティング信号生成部の第１実施形態を示す図である。
【図５Ｂ】図５Ａの動作タイミングを示す図である。
【図６Ａ】図５Ａに入力されるフローティングイネーブルパルスＦＬＯＡＴ＿ＥＮＰを生成するパルス生成部の第１実施形態の構成図である。
【図６Ｂ】図６Ａの動作タイミングを示す図である。
【図７】図６Ａのパルス生成部を別に構成した第２実施形態を示す図である。
【図８】本発明に係る半導体メモリ装置のワードラインテスト方法を説明するための図である。
【図９】４つのワードラインドライバ部が１つのフローティング制御部を共有することを示す図である。
【図１０】本発明に係る半導体メモリ装置の第３実施形態を示す構成図である。
【符号の説明】
【０１０２】
４１０      ワードラインドライバ部
４２０      フローティング制御部
４１１      ファイエックスドライバ
４１２      サブワードラインドライバ
【図１】
2008305531.tif 000003
【図２】
2008305531.tif 000004
【図３】
2008305531.tif 000005
【図４】
2008305531.tif 000006
【図５Ａ】
2008305531.tif 000007
【図５Ｂ】
2008305531.tif 000008
【図６Ａ】
2008305531.tif 000009
【図６Ｂ】
2008305531.tif 000010
【図７】
2008305531.tif 000011
【図８】
2008305531.tif 000012
【図９】
2008305531.tif 000013
【図１０】
2008305531.tif 000014