(57)【要約】【課題】複数のメモリマクロの同時検査に対して、テスト用端子数の増加を抑え、個別マクロ検査時とは異なる専用の期待値テストファイルを準備する必要がなく、検査工程の無駄を抑えて全マクロに対する全体の検査時間を確実に短縮することができる半導体装置およびその検査方法を提供する。【解決手段】マクロごとに、マクロ内一致判定回路１１１内部で同一マクロのテスト出力ｎ本のレベルが全て一致しているか判定して、その判定結果とテスト出力の一部を組み合わせて、テスタへ出力することにより、一致しているかの判定結果は特定の値ではなく、テスト出力との組み合わせで決められるので、期待値が個別マクロ検査用と共通化され、マクロごとに出力ビットが割り当てられるため、テスタ内で期待値比較した際に不良のあるマクロの特定が容易になる。【選択図】図２
2008269692.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリマクロと、
前記メモリマクロごとに、前記メモリマクロからのテスト出力データを比較してそれらの一致を判定するためのマクロ内一致信号、および前記一致のレベルを判定するための出力レベル判定信号として前記メモリマクロからの一部のテスト出力データを出力する複数のマクロ内一致判定ユニットとから構成され、
前記マクロ内一致信号の論理は、前記メモリマクロからのテスト出力データの一致状態に応じて、前記出力レベル判定信号の論理に基づいて決まる
ことを特徴とする半導体装置。
【請求項２】
前記マクロ内一致信号は、
前記メモリマクロからのテスト出力データが一致時には前記出力レベル判定信号と同じ論理値になり、
前記メモリマクロからのテスト出力データが不一致時には前記出力レベル判定信号の反転値になる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
複数のメモリマクロと、
前記複数のメモリマクロのうち、
少なくとも１つのメモリマクロに対応して、前記メモリマクロからのテスト出力データを比較してそれらの一致を判定するためのマクロ内一致信号、および前記一致のレベルを判定するための出力レベル判定信号として前記メモリマクロからの一部のテスト出力データを出力するマクロ内一致判定ユニットと、
残りのメモリマクロのそれぞれに対応して、前記メモリマクロからのテスト出力データおよび他の前記メモリマクロからの少なくとも１つのテスト出力データを比較して、それらの一致を判定するためのマクロ内・マクロ間一致信号を出力するマクロ内・マクロ間一致判定ユニットとから構成され、
前記マクロ内・マクロ間一致信号の論理は、前記メモリマクロからのテスト出力データおよび前記他のメモリマクロからのテスト出力データの一致状態に応じて、前記出力レベル判定信号の論理に基づいて決まる
ことを特徴とする半導体装置。
【請求項４】
前記マクロ内・マクロ間一致信号は、
前記メモリマクロからのテスト出力データおよび前記他のメモリマクロからのテスト出力データが一致時には前記出力レベル判定信号と同じ論理値になり、
前記メモリマクロからのテスト出力データおよび前記他のメモリマクロからのテスト出力データが不一致時には前記出力レベル判定信号の反転値になる
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記マクロ内・マクロ間一致判定ユニットにより一致判定する一比較対象の前記他のメモリマクロからのテスト出力データは、前記マクロ内一致判定ユニットから前記出力レベル判定信号として出力される前記メモリマクロからの一部のテスト出力データとする
ことを特徴とする請求項３または請求項４記載の半導体装置。
【請求項６】
前記他のメモリマクロは、前記複数のメモリマクロのうち中心に位置するメモリマクロとする
ことを特徴とする請求項３または請求項４または請求項５記載の半導体装置。
【請求項７】
前記マクロ内・マクロ間一致判定ユニットにより一致判定する一比較対象の前記他のメモリマクロからのテスト出力データは、隣接するメモリマクロの近接したテスト出力データとする
ことを特徴とする請求項３または請求項４記載の半導体装置。
【請求項８】
前記複数のメモリマクロからのテスト出力データのうち、１つの前記メモリマクロからのテスト出力データを選択する第１セレクタと、
前記第１セレクタにより選択されたテスト出力データおよび前記複数のマクロ内一致判定ユニットの出力信号から、テスト入力データに応じて選択する第２セレクタとを有する
ことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項９】
前記複数のマクロ内一致判定ユニットへの各テスト出力データとして、前記複数のメモリマクロからのテスト出力データのうち、少なくとも１つの前記メモリマクロからのテスト出力データを選択する
ことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項１０】
前記複数のマクロ内一致判定ユニットへの各テスト出力データについて前記選択するために、前記複数のメモリマクロからのテスト出力データを、テスト入力データに応じて切り替えるセレクタを有する
ことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記複数のマクロ内一致判定ユニットへの各テスト出力データとして、前記複数のメモリマクロからの各テスト出力データおよびテスト入力データから、出力マクロ選択信号に応じて選択する非選択マクロ出力設定回路を有し、
前記非選択マクロ出力設定回路は、前記出力マクロ選択信号により非選択の前記メモリマクロに対応する前記マクロ内一致判定ユニットへのテスト出力データとして、前記テスト入力データを選択する
ことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項１２】
前記出力マクロ選択信号により前記複数のメモリマクロを選択している場合は、前記複数のマクロ内一致判定ユニットの出力信号を選択し、前記出力マクロ選択信号により１つの前記メモリマクロしか選択していない場合は、前記１つのメモリマクロからのテスト出力データを選択するセレクタを有する
ことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記メモリマクロの全配置数より少ないビット数からなる出力マクロ選択プリ信号を基に、前記複数のメモリマクロのうち任意の前記メモリマクロを選択するための出力マクロ選択信号を生成するデコーダと、
前記デコーダからの前記出力マクロ選択信号に応じて、前記複数のマクロ内一致判定ユニットの出力信号、または選択された前記メモリマクロからのテスト出力データを選択するセレクタとを有する
ことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項１４】
請求項１３記載の半導体装置に対して、
テスタにより、
前記複数のマクロ内一致判定ユニットの出力信号に基づいて、同時に前記複数のメモリマクロの全てを検査した後に、
前記テスタ内で良否判定の閾値である期待値と比較し、
前記比較結果を基に不良が含まれると判定された前記メモリマクロのみを前記出力マクロ選択信号により選択し、
前記選択された前記メモリマクロからのテスト出力データに基づいて、前記選択されたメモリマクロのみに対して個別に検査を実行して冗長救済する
ことを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリマクロを搭載した半導体装置およびその検査方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置として、ｎビットのテスト出力端子を持つメモリマクロを４つ搭載した半導体装置について、その各メモリマクロをダイレクトメモリアクセス（ＤＭＡ）で個別に検査する場合を例に挙げて、以下に説明する。
【０００３】
図１５は従来例１の半導体装置（メモリマクロ毎に検査）の要部構成を示すブロック図である。図１５に示すように、メモリマクロ１５０１〜１５０４のうち、まずメモリマクロ１５０１を検査するために、テスタ１５０９から、テスト入力信号ＴＤＩｉ（ｉ＝１〜ｎ、ここではｎ＝８とする）が、パッド１５１０を通して、メモリマクロ１５０１もしくはメモリマクロ１５０１〜１５０４の全マクロに入力される。
【０００４】
メモリマクロ１５０１は、テスタ１５０９が設定した書き込み時には、テスト入力信号ＴＤＩｉ（ｉ＝１〜８）を受けて、メモリマクロ１５０１内の各メモリセルに書き込まれる。またテスタが設定した読み出し時には各メモリセルのデータを読み出して、テスト出力信号ＴＤＯ１ｉ（ｉ＝１〜８）がメモリマクロ１５０１から出力される。
【０００５】
前記テスト出力信号ＴＤＯ１ｉは、セレクタ１５１１やパッド１５１２を通して、前記テスタ１５０９に出力され、テスタ１５０９内で比較基準値となる期待値と比較され、その比較結果に基づいてＰＡＳＳ／ＦＡＩＬ判定を行う。以上の動作がメモリマクロ１５０２〜メモリマクロ１５０８についても同様に行われる。
【０００６】
以上の場合、メモリマクロごとに検査が完結して行われるので、メモリマクロ数だけテスト時間が増大する。これを解決するために従来例２（例えば、特許文献１を参照）として、複数のメモリマクロを同時に検査する方法が提案されている。
【０００７】
図１６は従来例２の半導体装置（複数メモリマクロを同時に検査）の要部構成を示すブロック図である。この半導体装置では、図１６に示すように、メモリマクロからのＴＤＯ１ｉ〜ＴＤＯ４ｉ（ｉ＝１〜８）の４出力分を同時に出力させて、出力合成回路（ＡＮＤ回路）１６０１を通してデータ圧縮されたテスト出力信号ＣＴＤＯｉ（ｉ＝１〜８）として出力している。
【０００８】
以上のように単にデータ圧縮しただけでは一部のマクロが異なるデータを含んでいても分からないので、別にコンパレータを用いてＴＤＯ１ｉ〜ＴＤＯ４ｉ（ｉ＝１〜８）が一致しているかを判定したＰＡＳＳ／ＦＡＩＬ信号を新たに出力する。この１ビットを加えたｎ＋１ビットを用いて、複数マクロの同時検査を行う。
【特許文献１】特開２０００−１３３０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら上記の従来例２に示すような半導体装置の検査方法では、ｎ＋１ビットでの検査を行うために、従来例１の場合に比べてテスト用の端子数が増加する。
また、メモリマクロ同士のデータを出力合成回路１６０１により圧縮しているために、どのメモリマクロに不良があるのかが分からず、不良のあるマクロを確認するためには全マクロを再度検査し直さなければならない。そのため、従来例１の場合に比べて検査工程が余分に必要となり全マクロに対する全体の検査時間が増加する。
【００１０】
さらに、同時にマクロ検査を行う場合と個別にマクロ検査を行う場合とでは、比較基準値となる期待値が異なっているために、テストファイルの期待値を個別マクロ検査用と同時マクロ検査用とに分けなければならず、従来例１の場合と区別するためのテストファイルの管理や使い分けの手間がかかる。
【００１１】
本発明は、上記従来の問題点を解決するもので、複数のメモリマクロの同時検査に対して、テスト用端子数の増加を抑え、個別マクロ検査時とは異なる専用の期待値テストファイルを準備する必要がなく、検査工程の無駄を抑えて全マクロに対する全体の検査時間を確実に短縮することができる半導体装置およびその検査方法を提供する。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の請求項１記載の半導体装置は、複数のメモリマクロと、前記メモリマクロごとに、前記メモリマクロからのテスト出力データを比較してそれらの一致を判定するためのマクロ内一致信号、および前記一致のレベルを判定するための出力レベル判定信号として前記メモリマクロからの一部のテスト出力データを出力する複数のマクロ内一致判定ユニットとから構成され、前記マクロ内一致信号の論理は、前記メモリマクロからのテスト出力データの一致状態に応じて、前記出力レベル判定信号の論理に基づいて決まることを特徴とする。
【００１３】
また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記マクロ内一致信号は、前記メモリマクロからのテスト出力データが一致時には前記出力レベル判定信号と同じ論理値になり、前記メモリマクロからのテスト出力データが不一致時には前記出力レベル判定信号の反転値になることを特徴とする。
【００１４】
また、本発明の請求項３記載の半導体装置は、複数のメモリマクロと、前記複数のメモリマクロのうち、少なくとも１つのメモリマクロに対応して、前記メモリマクロからのテスト出力データを比較してそれらの一致を判定するためのマクロ内一致信号、および前記一致のレベルを判定するための出力レベル判定信号として前記メモリマクロからの一部のテスト出力データを出力するマクロ内一致判定ユニットと、残りのメモリマクロのそれぞれに対応して、前記メモリマクロからのテスト出力データおよび他の前記メモリマクロからの少なくとも１つのテスト出力データを比較して、それらの一致を判定するためのマクロ内・マクロ間一致信号を出力するマクロ内・マクロ間一致判定ユニットとから構成され、前記マクロ内・マクロ間一致信号の論理は、前記メモリマクロからのテスト出力データおよび前記他のメモリマクロからのテスト出力データの一致状態に応じて、前記出力レベル判定信号の論理に基づいて決まることを特徴とする。
【００１５】
また、本発明の請求項４記載の半導体装置は、請求項３記載の半導体装置であって、前記マクロ内・マクロ間一致信号は、前記メモリマクロからのテスト出力データおよび前記他のメモリマクロからのテスト出力データが一致時には前記出力レベル判定信号と同じ論理値になり、前記メモリマクロからのテスト出力データおよび前記他のメモリマクロからのテスト出力データが不一致時には前記出力レベル判定信号の反転値になることを特徴とする。
【００１６】
また、本発明の請求項５記載の半導体装置は、請求項３または請求項４記載の半導体装置であって、前記マクロ内・マクロ間一致判定ユニットにより一致判定する一比較対象の前記他のメモリマクロからのテスト出力データは、前記マクロ内一致判定ユニットから前記出力レベル判定信号として出力される前記メモリマクロからの一部のテスト出力データとすることを特徴とする。
【００１７】
また、本発明の請求項６記載の半導体装置は、請求項３または請求項４または請求項５記載の半導体装置であって、前記他のメモリマクロは、前記複数のメモリマクロのうち中心に位置するメモリマクロとすることを特徴とする。
【００１８】
また、本発明の請求項７記載の半導体装置は、請求項３または請求項４記載の半導体装置であって、前記マクロ内・マクロ間一致判定ユニットにより一致判定する一比較対象の前記他のメモリマクロからのテスト出力データは、隣接するメモリマクロの近接したテスト出力データとすることを特徴とする。
【００１９】
また、本発明の請求項８記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記複数のメモリマクロからのテスト出力データのうち、１つの前記メモリマクロからのテスト出力データを選択する第１セレクタと、前記第１セレクタにより選択されたテスト出力データおよび前記複数のマクロ内一致判定ユニットの出力信号から、テスト入力データに応じて選択する第２セレクタとを有することを特徴とする。
【００２０】
また、本発明の請求項９記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記複数のマクロ内一致判定ユニットへの各テスト出力データとして、前記複数のメモリマクロからのテスト出力データのうち、少なくとも１つの前記メモリマクロからのテスト出力データを選択することを特徴とする。
【００２１】
また、本発明の請求項１０記載の半導体装置は、請求項９記載の半導体装置であって、前記複数のマクロ内一致判定ユニットへの各テスト出力データについて前記選択するために、前記複数のメモリマクロからのテスト出力データを、テスト入力データに応じて切り替えるセレクタを有することを特徴とする。
【００２２】
また、本発明の請求項１１記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記複数のマクロ内一致判定ユニットへの各テスト出力データとして、前記複数のメモリマクロからの各テスト出力データおよびテスト入力データから、出力マクロ選択信号に応じて選択する非選択マクロ出力設定回路を有し、前記非選択マクロ出力設定回路は、前記出力マクロ選択信号により非選択の前記メモリマクロに対応する前記マクロ内一致判定ユニットへのテスト出力データとして、前記テスト入力データを選択することを特徴とする。
【００２３】
また、本発明の請求項１２記載の半導体装置は、請求項１１記載の半導体装置であって、前記出力マクロ選択信号により前記複数のメモリマクロを選択している場合は、前記複数のマクロ内一致判定ユニットの出力信号を選択し、前記出力マクロ選択信号により１つの前記メモリマクロしか選択していない場合は、前記１つのメモリマクロからのテスト出力データを選択するセレクタを有することを特徴とする。
【００２４】
また、本発明の請求項１３記載の半導体装置は、請求項１または請求項２記載の半導体装置であって、前記メモリマクロの全配置数より少ないビット数からなる出力マクロ選択プリ信号を基に、前記複数のメモリマクロのうち任意の前記メモリマクロを選択するための出力マクロ選択信号を生成するデコーダと、前記デコーダからの前記出力マクロ選択信号に応じて、前記複数のマクロ内一致判定ユニットの出力信号、または選択された前記メモリマクロからのテスト出力データを選択するセレクタとを有することを特徴とする。
【００２５】
また、本発明の請求項１４記載の半導体装置の検査方法は、請求項１３記載の半導体装置に対して、テスタにより、前記複数のマクロ内一致判定ユニットの出力信号に基づいて、同時に前記複数のメモリマクロの全てを検査した後に、前記テスタ内で良否判定の閾値である期待値と比較し、前記比較結果を基に不良が含まれると判定された前記メモリマクロのみを前記出力マクロ選択信号により選択し、前記選択された前記メモリマクロからのテスト出力データに基づいて、前記選択されたメモリマクロのみに対して個別に検査を実行して冗長救済することを特徴とする。
【発明の効果】
【００２６】
以上のように本発明によれば、複数のメモリマクロを同時検査する場合に、テスト用の端子数を個別マクロ検査時と同数とし、かつ、その同時検査の際に、予め不良のあるマクロを特定することにより不良マクロを確認するための全マクロに対する再検査を不要にするとともに、個別マクロ検査時と同じ期待値のテストファイルでの検査を可能にすることができる。
【００２７】
そのため、複数のメモリマクロの同時検査に対して、テスト用端子数の増加を抑え、個別マクロ検査時とは異なる専用の期待値テストファイルを準備する必要がなく、検査工程の無駄を抑えて全マクロに対する全体の検査時間を確実に短縮することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を示す半導体装置およびその検査方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置およびその検査方法を説明する。
【００２９】
図１は本実施の形態１の半導体装置の要部構成を示すブロック図である。８ビットのテスト出力端子を持つ４つのメモリマクロ１０１〜１０４を搭載した半導体装置に対して、それらのメモリマクロ１０１〜１０４をＤＭＡで検査する場合を例にあげて説明する。本実施の形態の半導体装置は、メモリマクロ１０１〜１０４、パッド１１０、１１２、マクロ内一致判定回路１１１から構成され、テスタ１０９を用いて検査が行われる。
【００３０】
テスタ１０９は、メモリマクロ１０１〜１０４に対してテスト入力信号ＴＤＩｉ（ｉ＝１〜８）を入力するために、パッド１１０と接続される。また、パッド１１２から、メモリマクロ１０１〜１０４の出力レベル判定信号ＴＤＯＢｍ（ｍ＝１〜４）と、マクロ内一致信号ＴＤＯＣｍ（ｍ＝１〜４）とが、テスタ１０９へ出力される。パッド１１０からテスト入力信号ＴＤＩｉ（ｉ＝１〜８）が前記各メモリマクロ１０１〜１０４に入力される。前記各メモリマクロ１０１〜１０４の出力は、テスト出力信号ＴＤＯ１ｉ〜ＴＤＯ４ｉ（ｉ＝１〜８）として、前記マクロ内一致判定回路１１１に入力される。前記マクロ内一致判定回路１１１の出力は、パッド１１２に接続される。
【００３１】
マクロ内一致判定回路１１１は、図２に示すように、マクロ数分のマクロ内一致判定ユニット２ｍ１（ｍ＝１〜４）からなる。マクロ内一致判定ユニット２ｍ１は、一致チェック回路２ｍ２と不一致反転回路２ｍ３とからなる。
【００３２】
一致チェック回路２ｍ２は、前記テスト出力信号ＴＤＯｍ１〜ＴＤＯｍ８（ｍ＝１〜４）を入力として一致しているかを判定して、マクロ内一致判定信号ＭＣＪｍを出力する。前記不一致反転回路２ｍ３は、前記テスト出力信号ＴＤＯｍ１〜ＴＤＯｍ８（ｍ＝１〜４）のどれか１つ（仮にＴＤＯｍ１とする）と、前記マクロ内一致判定信号ＭＣＪｍを入力として、マクロ内一致信号ＴＤＯＣｍを出力する。
【００３３】
一致チェック回路２ｍ２と不一致反転回路２ｍ３の回路図を図３に示す。一致チェック回路２ｍ２は７つのＸＯＲ回路３０ｋ（ｋ＝１〜７）と１つのＮＯＲ回路３０８からなる。前記ＸＯＲ回路３０ｋ（ｋ＝１〜７）は、それぞれ前記テスト出力信号ＴＤＯｍ１とＴＤＯｍ（ｋ＋１）を入力として、出力はＮＯＲ回路３０８に入力される。前記ＮＯＲ回路３０８の出力はマクロ内一致判定信号ＭＣＪｍである。
【００３４】
不一致反転回路２ｍ３はＸＯＲ回路３０９とインバータ３１０とからなる。ＸＯＲ回路３０９の入力は前記テスト出力信号ＴＤＯｍ１とマクロ内一致判定信号ＭＣＪｍで、出力は前記インバータ３１０に入力される。前記インバータ３１０の出力がマクロ内一致信号ＴＤＯＣｍである。
【００３５】
以上のような構成からなるテスト回路を用いた半導体装置の検査方法を次に示す。
テスタ１０９は、パターンファイルによって全メモリマクロ１０１〜１０４に、パッド１１０を通してテスト入力信号ＴＤＩｉ（ｉ＝１〜ｎ）を出力する。メモリマクロ１０１〜１０４は、テスト入力信号ＴＤＩｉ（ｉ＝１〜８）を受けて、テスタ１０９が設定した書き込み時にはメモリマクロ１０１〜１０４内の各メモリセルに書き込まれ、またテスタ１０９が設定した読み出し時には各メモリセルのデータを読み出して、テスト出力信号ＴＤＯ１ｉ〜ＴＤＯ４ｉ（ｉ＝１〜８）としてメモリマクロ１０１〜１０４から出力される。
【００３６】
各マクロ１０ｍからの前記テスト出力信号ＴＤＯｍ１〜ＴＤＯｍ８（ｍ＝１〜４）は、マクロ内一致判定回路１１１を通して、マクロの出力レベル判定信号ＴＤＯＢｍとマクロ内一致信号ＴＤＯＣｍの２ビットとして出力される。出力レベル判定信号ＴＤＯＢｍは、メモリマクロの出力のうちの１つでありそのままのデータである。マクロ内一致信号ＴＤＯＣｍは、一致チェック回路２ｍ２と不一致反転回路２ｍ３を通り、マクロ内のデータ全てが同一のレベルであれば出力レベル判定信号ＴＤＯＢｍと同じレベルが出力され、マクロ内のデータのうち１つでも不一致であれば出力レベル判定信号ＴＤＯＢｍの反転したレベルが出力される。
【００３７】
その結果、各マクロから２本ずつの結果が出ており、（ＴＤＯＢｍ、ＴＤＯＣｍ）＝（０、０）ならば、そのマクロのテスト出力は全て０であることを示す。（ＴＤＯＢｍ、ＴＤＯＣｍ）＝（０、１）ならば、少なくとも１つのマクロのテスト出力に１が含まれることを示す。（ＴＤＯＢｍ、ＴＤＯＣｍ）＝（１、１）ならば、そのマクロのテスト出力は全て１であることを示す。（ＴＤＯＢｍ、ＴＤＯＣｍ）＝（１、０）ならば、少なくとも１つのマクロのテスト出力に０が含まれることを示す。これらの値を個別マクロの検査時と同様に期待値と比較して、合わない箇所に不良があることがわかる。
【００３８】
マクロごとに別れて結果を出力するので、不良のあるマクロを発見するのは容易である。また、８ビットのテスト出力端子をもつ半導体装置に対して、４マクロ搭載までならば、最大８ビットでありテスト端子数は増えない。当然のことながら、今回の発明は、テスト出力端子数には依らない。ただし、テスト出力端子数に応じて、同時検査する最大マクロ数はテスト出力端子数の半分に制限される。
（実施の形態２）
本発明の実施の形態２の半導体装置およびその検査方法を説明する。
【００３９】
図４は本実施の形態２の半導体装置におけるマクロ内一致判定回路の具体構成を示すブロック図である。ここでは図には省略しているが、搭載マクロ数が７個の例とする。また、前記マクロ内一致判定回路１１１を除く回路については、実施の形態１と同様であるので、省略する。マクロ内一致判定回路１１１は、マクロ内一致判定ユニット２１１と６つのマクロ内・マクロ間一致判定ユニット４ｍ１（ｍ＝２〜７）からなる。
【００４０】
マクロ内・マクロ間一致判定ユニット４ｍ１は、図５に示すように、８つのＸＯＲ回路５０ｋ（ｋ＝１〜８）、１つのＮＯＲ回路５０９、前記２ｍ３からなる。前記ＸＯＲ回路５０ｋ（ｋ＝１〜８）は、それぞれ前記テスト出力信号ＴＤＯ１１とＴＤＯｍｋ（ｋ＝１〜８）を入力として、出力はＮＯＲ回路５０９に接続される。不一致反転回路２ｍ３は、前記ＮＯＲ回路５０９の出力と前記テスト出力信号ＴＤＯ１１が入力されて、マクロ内・マクロ間一致信号ＴＤＯＤｍを出力する。
【００４１】
実施の形態１と異なるのは、最大搭載マクロ数が増加している点と、各メモリマクロ１０２〜１０７が前記マクロ内・マクロ間一致信号ＴＤＯＤｍの１本分しかテスタへ出力されない点である。
【００４２】
以上のような構成からなる実施の形態２のテスト回路を用いた検査方法を次に示す。方法についても一致チェック回路２１２以外の重複箇所は同様であるので、省略する。
マクロ内一致判定回路１１１内から、メモリマクロ１０１について、実施の形態１と同様に、出力レベル判定信号ＴＤＯＢ１とマクロ内一致信号ＴＤＯＣ１を、パッド１１２へ出力する。前記メモリマクロ１０２〜１０７に対して、各メモリマクロからのテスト出力信号の一致に加えて、他のメモリマクロからのテスト出力信号として、マクロ内一致判定ユニット２１１から出力レベル判定信号ＴＤＯＢ１として出力されるテスト出力信号ＴＤＯ１１と一致しているかをチェックして、前記マクロ内・マクロ間一致判定信号ＭＭＣＪｍを出力する。
【００４３】
実施の形態１と同様に、メモリマクロ内のデータと出力レベル判定信号ＴＤＯＢ１の全てが同一のレベルであれば、出力レベル判定信号ＴＤＯＢ１と同じレベルが出力され、マクロ内のデータと出力レベル判定信号ＴＤＯＢ１のうち１つでも不一致であれば、出力レベル判定信号ＴＤＯＢ１の反転したレベルが出力される。
【００４４】
マクロ内・マクロ間一致判定ユニット４ｍ１（ｍ＝２〜７）からは、マクロ内・マクロ間一致信号ＴＤＯＤｍのみが出力される。マクロ内一致信号ＴＤＯＣ１とマクロ内・マクロ間一致信号ＴＤＯＤｍ（ｍ＝２〜７）のうちで期待値と一致しないメモリマクロが不良のメモリマクロである。出力レベル判定信号ＴＤＯＢ１が期待値と一致しないときは、メモリマクロ１０１が不良を含むのは確実なのだが、他はわからない。メモリマクロ１０１を冗長救済した後に再度同測を行い、メモリマクロ１０２〜１０７に不良があるか確認しなければならない。ただし、その確率は非常に低い。
【００４５】
以上のように制限はあるが、マクロごとに別れて結果を出力するので、不良のあるマクロを発見するのは容易である。また、８ビットのテスト出力端子をもつ半導体装置に対して、７マクロ搭載までならば、最大８ビットでありテスト端子数は増えない。さらに個別マクロ用と同じ期待値のテストファイルで検査が可能である。
【００４６】
なお、マクロ内・マクロ間一致判定ユニット４２１〜４７１により一致判定する一比較対象であり、マクロ内一致判定ユニット２１１からの出力レベル判定信号ＴＤＯＢ１であるテスト出力信号を出力する他のメモリマクロは、複数のメモリマクロのうち中心に位置するメモリマクロとすることにより、マクロ内一致判定ユニット２１１から離れたマクロ内・マクロ間一致判定ユニットへのテスト出力信号線の配線抵抗を上記より減少することができる。
（実施の形態３）
本発明の実施の形態３の半導体装置およびその検査方法を説明する。
【００４７】
図６は本実施の形態３の半導体装置におけるマクロ内一致判定回路の具体構成を示すブロック図である。実施の形態１〜２と共通する回路は同様の番号を割り振り、図や説明は省略する。
【００４８】
本実施の形態３のマクロ内一致判定回路１１１は、マクロ内一致判定ユニット２１１と６つのマクロ内・マクロ間一致判定ユニット４ｍ１（ｍ＝２〜７）からなる。実施の形態２と異なるのはマクロ間の一致判定するマクロの端子が隣接マクロであることである。つまり、前記マクロ内・マクロ間一致判定ユニット４ｍ１は、前記テスト出力信号ＴＤＯ（ｍ−１）８、ＴＤＯｍ１〜ＴＤＯｍ８が入力される。
【００４９】
本実施の形態３の半導体装置の検査方法は、実施の形態２と同じであるので省略する。実施の形態２では、他のマクロの端子としてある基準のマクロの１つの端子に限定されていたため、配線抵抗が増大していたが、本実施の形態３の半導体装置の検査方法では、隣接マクロの端子にすることで、配線抵抗・配線スペースが減少できる。
（実施の形態４）
本発明の実施の形態４の半導体装置およびその検査方法を説明する。
【００５０】
図７は本実施の形態４の半導体装置の要部構成を示すブロック図である。実施の形態１と共通する回路は同様の番号を割り振り、図や説明は省略する。実施の形態１の構成に加えて、セレクタ７０１、１５１１、同時検査判定回路７０２からなる。
【００５１】
前記セレクタ７０１は、前記同時検査判定回路７０２の出力ＴＤＩＣに応じて、前記セレクタ１５１１の出力とマクロ内一致判定回路１１１の出力のいずれかを、切り替えて前記パッド１１２に接続する。セレクタ１５１１は、その入力に従来例の記述とおりメモリマクロ１０１〜１０４の出力が接続され、いずれかを選択している。
【００５２】
前記同時検査判定回路７０２の回路図については図８に示す。前記同時検査判定回路７０２は、７つのＸＯＲ回路８０１〜８０７、ＮＯＲ回路８０８から構成される。前記ＸＯＲ回路８０ｉの入力はテスト入力信号ＴＤＩｉとＴＤＩ（ｉ＋１）（ｉ＝１〜７）に接続され、前記ＸＯＲ回路８０ｉの出力は前記ＮＯＲ回路８０８に接続される。前記ＮＯＲ回路８０８は前記同時検査判定信号ＴＤＩＣを出力する。
【００５３】
以上のような構成からなる本実施の形態４の半導体装置におけるテスト回路を用いた検査方法を次に示す。検査方法についても、実施の形態１と重複箇所は同様であるので、省略する。
【００５４】
前記テスト入力信号ＴＤＩｉ（ｉ＝１〜８）が全て同じレベルのときは、前記同時検査判定回路７０２から前記同時検査判定信号ＴＤＩＣとしてハイレベルを出力して、セレクタ７０１によりマクロ内一致判定回路１１１の出力をパッド１１２に接続する。一方、前記テスト入力信号ＴＤＩｉ（ｉ＝１〜８）が１つでも異なるレベルを含むときは、前記同時検査判定回路７０２から前記同時検査判定信号ＴＤＩＣとしてローレベルを出力して、セレクタ７０１によりセレクタ１５１１の出力をパッド１１２に接続する。
【００５５】
これにより、前記テスト入力信号ＴＤＩｉ（ｉ＝１〜８）が１つでも異なるレベルを含むときは、同時マクロ検査を行わずに従来通りの個別マクロ検査を行うことを、自動で選別できる。
（実施の形態５）
本発明の実施の形態５の半導体装置およびその検査方法を説明する。
【００５６】
図９は本実施の形態５の半導体装置における部分の具体構成を示すブロック図である。実施の形態１と共通する回路は同様の番号を割り振り、図や説明は省略する。実施の形態１と異なるのは、前記各メモリマクロ１０１〜１０４の出力であるテスト出力信号ＴＤＯ１ｉ〜ＴＤＯ４ｉ（ｉ＝１〜８）とマクロ内一致判定回路１１１の間に、セレクタ９０ｍ（ｍ＝１〜４）、ＸＯＲ回路９０５を含むことである。
【００５７】
前記セレクタ９０１の入力は、テスト出力信号ＴＤＯ１ｉ、ＴＤＯ１ｉとＴＤＯ２ｉ（ｉ＝１、３、５、７）である。前記ＸＯＲ回路９０５の出力に応じて、前記セレクタ９０１はテスト出力信号ＴＤＯ１ｉ、ＴＤＯ１ｉとＴＤＯ２ｉ（ｉ＝１、３、５、７）の組のいずれかを出力する。
【００５８】
前記セレクタ９０２の入力は、テスト出力信号ＴＤＯ２ｉ、ＴＤＯ１ｉとＴＤＯ２ｉ（ｉ＝２、４、６、８）である。前記ＸＯＲ回路９０５の出力に応じて、前記セレクタ９０２はテスト出力信号ＴＤＯ２ｉ、ＴＤＯ１ｉとＴＤＯ２ｉ（ｉ＝２、４、６、８）の組のいずれかを出力する。
【００５９】
前記セレクタ９０３の入力は、テスト出力信号ＴＤＯ３ｉ、ＴＤＯ３ｉとＴＤＯ４ｉ（ｉ＝１、３、５、７）である。前記ＸＯＲ回路９０５の出力に応じて、前記セレクタ９０３はテスト出力信号ＴＤＯ３ｉ、ＴＤＯ３ｉとＴＤＯ４ｉ（ｉ＝１、３、５、７）の組のいずれかを出力する。
【００６０】
前記セレクタ９０４の入力は、テスト出力信号ＴＤＯ４ｉ、ＴＤＯ３ｉとＴＤＯ４ｉ（ｉ＝２、４、６、８）である。前記ＸＯＲ回路９０５の出力に応じて、前記セレクタ９０４はテスト出力信号ＴＤＯ４ｉ、ＴＤＯ３ｉとＴＤＯ４ｉ（ｉ＝２、４、６、８）の組のいずれかを出力する。前記ＸＯＲ回路９０５は前記テスト入力信号ＴＤＩ１とＴＤＩ２を入力とする。
【００６１】
以上のような構成からなる実施の形態５の半導体装置におけるテスト回路を用いた検査方法を次に示す。方法についても実施の形態１と重複箇所は同様であるので、省略する。前記テスト入力信号ＴＤＩ１はＴＤＩｉ（ｉ＝３、５、７）と、ＴＤＩ２はＴＤＩｉ（ｉ＝４、６、８）と常に同じレベルとする。
【００６２】
このとき前記テスト入力信号ＴＤＩ１とＴＤＩ２が同じレベルのときは前記ＸＯＲ回路９０５の出力はローレベルとなり、前記セレクタ９０ｍ（ｍ＝１〜４）は、それぞれテスト出力信号ＴＤＯｍｉ（ｉ＝１〜８）を出力する。
【００６３】
また前記テスト入力信号ＴＤＩ１とＴＤＩ２が異なるレベルのときは前記ＸＯＲ回路９０５の出力はハイレベルとなり、前記セレクタ９（２ｊ−１）１（ｊ＝１〜２）はそれぞれテスト出力信号ＴＤＯ（２ｊ−１）ｉとＴＤＯ（２ｊ）ｉ（ｉ＝１、３、５、７）を出力する。前記セレクタ９（２ｊ）１（ｊ＝１〜２）はそれぞれテスト出力信号ＴＤＯ（２ｊ−１）ｉとＴＤＯ（２ｊ）ｉ（ｉ＝２、４、６、８）を出力する。
【００６４】
これによって、入力信号が異なる場合でも同時マクロ検査が可能になる。つまり、２つのマクロをセットにして２組の出力レベル判定信号ＴＤＯＢｍとマクロ内一致信号ＴＤＯＣｍで不良マクロを検出できる。
（実施の形態６）
本発明の実施の形態６の半導体装置およびその検査方法を説明する。
【００６５】
図１０は本実施の形態６の半導体装置の要部構成を示すブロック図である。実施の形態１と異なる点は、マクロ内一致判定回路１１１の出力とパッド１１２の間に、セレクタ１００２〜１００５、ＡＮＤ回路１００６〜１００９が含まれ、メモリマクロ１０１〜１０４からマクロ内一致判定回路１１１の入力の間には、非選択マクロ出力設定回路１００１が含まれることである。さらにテスタ１０９から出力マクロ選択信号ＯＭＳ１〜ＯＭＳ４が入力される。
【００６６】
非選択マクロ出力設定回路１００１は、図１１に示すように、テスト入力信号ＴＤＩｉ（ｉ＝１〜８）、前記出力マクロ選択信号ＯＭＳ１〜ＯＭＳ４、テスト出力信号ＴＤＯ１ｉ〜ＴＤＯ４ｉ（ｉ＝１〜８）が入力され、出力はマクロ内一致判定回路１１１に接続される。
【００６７】
前記セレクタ１００２は、前記ＡＮＤ回路１００６の出力に応じて、マクロ内一致判定回路１１１の出力とテスト出力信号ＴＤＯ１ｉ（ｉ＝１〜８）のいずれかが出力される。前記セレクタ１００ｊ（ｊ＝３〜５）は、前記ＡＮＤ回路１００（ｊ＋４）の出力に応じて、前記セレクタ１００（ｊ−１）の出力とテスト出力信号ＴＤＯ（ｊ−１）ｉ（ｉ＝１〜８）のいずれかが出力される。
【００６８】
前記セレクタ１００５の出力は、パッド１１２に接続され、さらにテスタ１０９に出力される。前記ＡＮＤ回路１００（ｊ＋４）の入力は、前記出力マクロ選択信号ＯＭＳ１〜ＯＭＳ４のうち、ＯＭＳ（ｊ−１）を除いて反転したデータ、ＯＭＳ（ｊ−１）はそのままのデータである。
【００６９】
また、前記非選択マクロ出力設定回路１００１の回路図を図１１に示す。前記非選択マクロ出力設定回路１００１は、４つのセレクタ１１０１〜１１０４から構成される。前記セレクタ１１０ｍは、それぞれ前記出力マクロ選択信号ＯＭＳｍに応じて、前記テスト出力信号ＴＤＯｍ１〜ＴＤＯｍ８または前記テスト入力信号ＴＤＩｉ（ｉ＝１〜８）を出力する。
【００７０】
以上のような構成からなる実施の形態６の半導体装置におけるテスト回路を用いた検査方法を次に示す。方法についても実施の形態１と重複箇所は同様であるので、省略する。
前記テスタ１０９から出力マクロ選択信号ＯＭＳ１〜ＯＭＳ４を設定すると、出力マクロ選択信号ＯＭＳｍがハイレベルのときは、セレクタ１１０ｍはテスト出力信号ＴＤＯｍ１〜ＴＤＯｍ８を出力する。非選択の状態の出力マクロ選択信号ＯＭＳｍがローレベルのときは、セレクタ１１０ｍは前記テスト入力信号ＴＤＩｉ（ｉ＝１〜８）を出力する。このセレクタ１１０ｍによって、非選択マクロが不良になることはない。
【００７１】
また、選択マクロがいずれか１つしかない場合はデータを圧縮する必要がないので、セレクタ１００２〜１００５を用いて、１マクロのデータをそのまま出力する。選択マクロがいずれか１つしかない場合はＡＮＤ回路のいずれかのみがハイレベルになって（仮にメモリマクロ１０ｍとする）、対応する前記セレクタ１００ｍが前記テスト出力信号ＴＤＯｍ１〜ＴＤＯｍ８を出力する。選択マクロが２つある以上のときは、通常通りデータを圧縮している前記マクロ内一致判定回路１１１の出力が出力される。
【００７２】
これにより、複数のマクロを自由に選択して、複数のマクロを同時に検査することが可能である。
（実施の形態７）
本発明の実施の形態７の半導体装置およびその検査方法を説明する。
【００７３】
図１２は本実施の形態７の半導体装置の要部構成を示すブロック図である。実施の形態１と異なる点は、マクロ内一致判定回路１１１の出力とパッド１１２の間に、デコーダ１２０１とセレクタ１２０２〜１２０５が含まれることである。
【００７４】
デコーダ１２０１は、出力マクロ選択プリ信号ＰＳＭ１〜ＰＳＭ３が入力され、その出力である出力マクロ選択信号ＯＭＳ１〜ＯＭＳ４がそれぞれセレクタ１２０２〜１２０５に接続される。前記セレクタ１２０２は、前記出力マクロ選択信号ＯＭＳ１の出力に応じて、マクロ内一致判定回路１１１の出力とテスト出力信号ＴＤＯ１ｉ（ｉ＝１〜８）のいずれかを出力する。
【００７５】
前記セレクタ１２０（ｍ＋１）（ｍ＝２〜４）は、前記出力マクロ選択信号ＯＭＳｍの出力に応じて、前記セレクタ１２０ｍの出力とテスト出力信号ＴＤＯｍｉ（ｉ＝１〜８）のいずれかを出力する。
【００７６】
前記デコーダ１２０１の回路図を図１３に示す。前記デコーダ１２０１は４つのＡＮＤ回路１３０１〜１３０４から構成される。
前記ＡＮＤ回路１３０１は、前記出力マクロ選択プリ信号ＰＳＭ１〜ＰＳＭ３の全て反転データが入力されて、前記出力マクロ選択信号ＯＭＳ１が出力される。前記ＡＮＤ回路１３０２は、前記出力マクロ選択プリ信号ＰＳＭ１〜ＰＳＭ２の反転データとＰＳＭ３が入力されて、前記出力マクロ選択信号ＯＭＳ２が出力される。前記ＡＮＤ回路１３０３は、前記出力マクロ選択プリ信号ＰＳＭ１とＰＳＭ３の反転データとＰＳＭ２が入力されて、前記出力マクロ選択信号ＯＭＳ３が出力される。前記ＡＮＤ回路１３０４は、前記出力マクロ選択プリ信号ＰＳＭ１の反転データとＰＳＭ２〜ＰＳＭ３が入力されて、前記出力マクロ選択信号ＯＭＳ４が出力される。
【００７７】
以上のような構成からなる実施の形態７の半導体装置におけるテスト回路を用いた検査方法を次に示す。この検査のフローを図１４に示す。方法についても実施の形態１と重複箇所は同様であるので、その説明は省略する。
【００７８】
前記テスタ１０９からあるパターンのファンクションテストを行う際に、まずは全マクロに対して同時にマクロ検査を行う（ステップ１４０１）。その後テスタ内で期待値と一致しない不良マクロを特定して（ステップ１４０２）、１つのマクロ選択するようにエンコードした信号をデコーダ１２０２に送る。これにより個別マクロで検査を行って、冗長救済を行う（ステップ１４０３）。１つ分の検査が終わったら、他に不良マクロがないかをテスタ１０９内で確認して（ステップ１４０４）、まだ不良マクロがある場合は再び個別マクロで検査を行って、冗長救済を行う（ステップ１４０３）。これを繰り返して不良マクロがなくなったら、次のパターンのファンクションテストに移る。
【００７９】
この方法によって、全マクロに不良がある場合を除いて、個別に検査を行うよりも検査を時間短縮できる。
【産業上の利用可能性】
【００８０】
本発明の半導体装置およびその検査方法は、複数のメモリマクロの同時検査に対して、テスト用端子数の増加を抑え、個別マクロ検査時とは異なる専用の期待値テストファイルを準備する必要がなく、検査工程の無駄を抑えて全マクロに対する全体の検査時間を確実に短縮することができるもので、複数のメモリマクロを搭載した半導体装置等に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態１の半導体装置の要部構成を示すブロック図
【図２】同実施の形態１の半導体装置におけるマクロ内一致判定回路の具体構成を示すブロック図
【図３】同実施の形態１の半導体装置におけるマクロ内一致判定ユニットの具体構成を示す回路図
【図４】本発明の実施の形態２の半導体装置におけるマクロ内一致判定回路の具体構成を示すブロック図
【図５】同実施の形態２の半導体装置におけるマクロ内・マクロ間一致判定ユニットの具体構成を示す回路図
【図６】本発明の実施の形態３の半導体装置におけるマクロ内一致判定回路の具体構成を示すブロック図
【図７】本発明の実施の形態４の半導体装置の要部構成を示すブロック図
【図８】同実施の形態４の半導体装置における同時検査判定回路の具体構成を示す回路図
【図９】本発明の実施の形態５の半導体装置における部分の具体構成を示すブロック図
【図１０】本発明の実施の形態６の半導体装置の要部構成を示すブロック図
【図１１】同実施の形態６の半導体装置における非選択マクロ出力設定回路の具体構成を示す回路図
【図１２】本発明の実施の形態７の半導体装置の要部構成を示すブロック図
【図１３】同実施の形態７の半導体装置におけるデコーダの具体構成を示す回路図
【図１４】同実施の形態７の半導体装置の検査方法の手順を示すフロー図
【図１５】従来例１の半導体装置（メモリマクロ毎に検査）の要部構成を示すブロック図
【図１６】従来例２の半導体装置（複数メモリマクロを同時に検査）の要部構成を示すブロック図
【符号の説明】
【００８２】
１０１〜１０４    メモリマクロ
１０９    テスタ
１１０、１１２    パッド
１１１    マクロ内一致判定回路
ＴＤＩ    テスト入力信号
ＴＤＯ１１〜ＴＤＯ１８    テスト出力信号
ＴＤＯ２１〜ＴＤＯ２８    テスト出力信号
ＴＤＯ３１〜ＴＤＯ３８    テスト出力信号
ＴＤＯ４１〜ＴＤＯ４８    テスト出力信号
２１１    マクロ内一致判定ユニット
２１２    一致チェック回路
２１３    不一致反転回路
２２１、２３１、２４１    マクロ内一致判定ユニット
ＭＣＪ１    マクロ内一致判定信号
ＴＤＯＢ１〜ＴＤＯＢ４    出力レベル判定信号
ＴＤＯＣ１〜ＴＤＯＣ４    マクロ内一致信号
３０１〜３０７    ＸＯＲ回路
３０８    ＮＯＲ回路
３０９    ＸＯＲ回路
３１０    インバータ
４２１、４３１、４４１、４７１    マクロ内・マクロ間一致判定ユニット
ＴＤＯＤ２〜ＴＤＯＤ７    マクロ内・マクロ間一致信号
５０１〜５０８    ＸＯＲ回路
５０９    ＮＯＲ回路
７０１    セレクタ
７０２    同時検査判定回路
８０１〜８０７    ＸＯＲ回路
８０８    ＮＯＲ回路
９０１〜９０４    セレクタ
９０５    ＸＯＲ回路
ＴＤＯＢ１〜ＴＤＯＢ４    出力レベル判定信号
１００１    非選択マクロ出力設定回路
１００２〜１００５    セレクタ
１００６〜１００９    ＡＮＤ回路
ＯＭＳ１〜ＯＭＳ４    出力マクロ選択信号
１１０１〜１１０４    セレクタ
１２０１    デコーダ
１２０２〜１２０５    セレクタ
ＰＳＭ１〜ＰＳＭ３    出力マクロ選択プリ信号
１３０１〜１３０４    ＡＮＤ回路
１５０１〜１５０４    メモリマクロ
１５０９    テスタ
１５１０、１５１２    パッド
１５１１    セレクタ
１６０１    出力合成回路
【図１】
2008269692.tif 000003
【図２】
2008269692.tif 000004
【図３】
2008269692.tif 000005
【図４】
2008269692.tif 000006
【図５】
2008269692.tif 000007
【図６】
2008269692.tif 000008
【図７】
2008269692.tif 000009
【図８】
2008269692.tif 000010
【図９】
2008269692.tif 000011
【図１０】
2008269692.tif 000012
【図１１】
2008269692.tif 000013
【図１２】
2008269692.tif 000014
【図１３】
2008269692.tif 000015
【図１４】
2008269692.tif 000016
【図１５】
2008269692.tif 000017
【図１６】
2008269692.tif 000018