(57)【要約】【課題】電源電圧や温度の変動、製造ばらつきに対して出力信号のスルーレイトを一定に補償することができる出力バッファ回路を提供する。【解決手段】出力バッファ回路は、バッファと、バッファの出力信号の遷移中に、出力信号の電圧が第１の電圧に到達したことを検出して第１の検出信号を出力する第１の電圧検出回路と、出力信号の電圧が第２の電圧に到達したことを検出して第２の検出信号を出力する第２の電圧検出回路と、第１の検出信号を、出力信号のスルーレイトの想定値に対応する所定時間だけ遅延して遅延信号を出力する遅延回路と、第２の検出信号と遅延信号との位相差を検出して位相差信号を出力する位相差検出器と、位相差信号に応じて、バッファの電流駆動力を調節する電流源とを備えている。【選択図】図１
2008263349.tif 000002
【特許請求の範囲】
【請求項１】
バッファと、該バッファの出力信号の遷移中に、該出力信号の電圧が第１の電圧に到達したことを検出して第１の検出信号を出力する第１の電圧検出回路と、前記出力信号の電圧が第２の電圧に到達したことを検出して第２の検出信号を出力する第２の電圧検出回路と、前記第１の検出信号を、前記出力信号のスルーレイトの想定値に対応する所定時間だけ遅延して遅延信号を出力する遅延回路と、前記第２の検出信号と前記遅延信号との位相差を検出して位相差信号を出力する位相差検出器と、前記位相差信号に応じて、前記バッファの電流駆動力を調節する電流源とを備えることを特徴とする出力バッファ回路。
【請求項２】
前記出力バッファ回路は、前記出力信号の立ち上がり期間中に、前記第１の電圧と該第１の電圧よりも高い前記第２の電圧を検出して、前記バッファの電源側の電流駆動力を制御するものであることを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記出力バッファ回路は、前記出力信号の立ち下がり期間中に、前記第１の電圧と該第１の電圧よりも低い前記第２の電圧を検出して、前記バッファのグランド側の電流駆動力を制御するものであることを特徴とする請求項１に記載の出力バッファ回路。
【請求項４】
請求項２に記載の出力バッファ回路と、請求項３に記載の出力バッファ回路とを備えることを特徴とする出力バッファ回路。
【請求項５】
ダミーバッファと、該ダミーバッファの出力信号の遷移中に、該出力信号の電圧が第１の電圧に到達したことを検出して第１の検出信号を出力する第１の電圧検出回路と、前記出力信号の電圧が第２の電圧に到達したことを検出して第２の検出信号を出力する第２の電圧検出回路と、前記第１の検出信号を、前記出力信号のスルーレイトの想定値に対応する所定時間だけ遅延して遅延信号を出力する遅延回路と、前記第２の検出信号と前記遅延信号との位相差を検出して位相差信号を出力する位相差検出器と、前記位相差信号に応じて、前記ダミーバッファの電流駆動力を調節するダミー電流源とを備え、
さらに、複数のバッファと、前記位相差信号に応じて、前記複数のバッファの各々に設けられ、該複数のバッファの電流駆動力を各々調節する複数の電流源とを備えることを特徴とする出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力信号のスルーレイト（信号が遷移する時の傾き（遷移時間））を一定に制御する出力バッファ回路に関するものである。
【背景技術】
【０００２】
電圧信号の遷移（立ち上がり、もしくは、立ち下がり）は、回路の情報伝達に利用される。しかし、それらは電源電圧、温度の変動、製造ばらつきによって、必ずしも設計時に意図した値にならず、信号品質の観点から問題があった。
【０００３】
信号を出力する回路において、その製造ばらつきや、電源電圧、温度変動によって、出力信号のスルーレイトが変化すると、その信号を受け取る回路において、信号のタイミングがずれて誤動作が発生したり、あるいは、出力信号の立ち上がりや立ち下がりが急峻になると、電流の変化も早くなり、その結果、電磁波ノイズが発生するだけでなく、ＥＭＩ（電磁妨害）の原因にもなるという問題があった。
【０００４】
従来、例えば、特許文献１において、バッファの出力負荷によらずスルーレイトを一定に制御する出力バッファ回路が提案されている。しかし、電源電圧や温度の変動、製造ばらつきに対して出力信号のスルーレイトを一定に補償する回路は存在していなかった。
【０００５】
【特許文献１】特開２００１−２８５０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、前記従来技術に基づく問題点を解消し、電源電圧や温度の変動、製造ばらつきに対して出力信号のスルーレイトを一定に補償することができる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、バッファと、該バッファの出力信号の遷移中に、該出力信号の電圧が第１の電圧に到達したことを検出して第１の検出信号を出力する第１の電圧検出回路と、前記出力信号の電圧が第２の電圧に到達したことを検出して第２の検出信号を出力する第２の電圧検出回路と、前記第１の検出信号を、前記出力信号のスルーレイトの想定値に対応する所定時間だけ遅延して遅延信号を出力する遅延回路と、前記第２の検出信号と前記遅延信号との位相差を検出して位相差信号を出力する位相差検出器と、前記位相差信号に応じて、前記バッファの電流駆動力を調節する電流源とを備えることを特徴とする出力バッファ回路を提供するものである。
【０００８】
ここで、前記出力バッファ回路は、第１の形態として、前記出力信号の立ち上がり期間中に、前記第１の電圧と該第１の電圧よりも高い前記第２の電圧を検出して、前記バッファの電源側の電流駆動力を制御するものであることが好ましい。
【０００９】
また、前記出力バッファ回路は、第２の形態として、前記出力信号の立ち下がり期間中に、前記第１の電圧と該第１の電圧よりも低い前記第２の電圧を検出して、前記バッファのグランド側の電流駆動力を制御するものであることが好ましい。
【００１０】
また、出力バッファ回路は、上記第１の形態の出力バッファ回路と、第２の形態の出力バッファ回路とを備えることが好ましい。
【００１１】
また、本発明は、ダミーバッファと、該ダミーバッファの出力信号の遷移中に、該出力信号の電圧が第１の電圧に到達したことを検出して第１の検出信号を出力する第１の電圧検出回路と、前記出力信号の電圧が第２の電圧に到達したことを検出して第２の検出信号を出力する第２の電圧検出回路と、前記第１の検出信号を、前記出力信号のスルーレイトの想定値に対応する所定時間だけ遅延して遅延信号を出力する遅延回路と、前記第２の検出信号と前記遅延信号との位相差を検出して位相差信号を出力する位相差検出器と、前記位相差信号に応じて、前記ダミーバッファの電流駆動力を調節するダミー電流源とを備え、
さらに、複数のバッファと、前記位相差信号に応じて、前記複数のバッファの各々に設けられ、該複数のバッファの電流駆動力を各々調節する複数の電流源とを備えることを特徴とする出力バッファ回路を提供する。
【発明の効果】
【００１２】
本発明によれば、電源電圧や温度の変動、製造ばらつきに対しても、出力信号のスルーレイトを一定に補償することができ、出力信号のタイミングずれによって、信号を受け取る回路で誤動作が発生することを防止できる。また、出力信号の急峻な立ち上がり、または、立ち下がりを抑えることで、その出力電圧の無用な揺れを防ぎ、電磁波ノイズの発生を抑え、ＥＭＩの低減を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力バッファ回路を詳細に説明する。
【００１４】
図１は、本発明の出力バッファ回路の構成を表す第１の実施形態の概略図である。同図に示す出力バッファ回路１０は、ＩＯ（入出力）バッファ１２と、第１および第２の電圧検出回路１４ａ、１４ｂと、遅延回路１６と、位相差検出器１８と、ローパスフィルタ２０と、電流源２２とによって構成されている。出力バッファ回路１０は、バッファ１２の出力信号ＯＵＴの立ち上がりのスルーレイトを検出して、そのスルーレイトが一定になるようにバッファ１２の電源側の電流駆動力を制御する。
【００１５】
ここで、バッファ１２には、信号ＩＮが入力される。入力信号ＩＮは、バッファ１２によってバッファリングされ、信号ＯＵＴとして出力される。バッファ１２の出力信号ＯＵＴは第１および第２の電圧検出回路１４ａ、１４ｂに入力される。
【００１６】
第１の電圧検出回路１４ａは、出力信号ＯＵＴの立ち上がり期間中に、その電圧が、図１の点線四角内のグラフに示す第１の電圧（１）に到達したことを検出して第１の検出信号を出力する。第１の電圧検出回路１４ａでは、出力信号ＯＵＴの電圧が、あらかじめ設定された第１の電圧（１）に到達したことを検出すると、第１の検出信号が‘Ｈ（ハイレベル）’になる。第１の検出信号は、遅延回路１６に入力される。
【００１７】
また、電圧検出回路１４ｂは、出力信号ＯＵＴの立ち上がり期間中に、その電圧が、図１のグラフに示す第１の電圧（１）よりも高い第２の電圧（２）に到達したことを検出して第２の検出信号を出力する。第２の電圧検出回路１４ｂでは、出力信号ＯＵＴの電圧が、あらかじめ設定された第２の電圧（２）に到達したことを検出すると、第２の検出信号が‘Ｈ’になる。第２の検出信号は、位相差検出器１８に入力される。
【００１８】
遅延回路１６は、第１の検出信号を、出力信号ＯＵＴのスルーレイトの想定値（理想値）＋ΔＴに対応する所定時間（つまり、第１の電圧（１）から第２の電圧（２）に到達するまでの時間＋ΔＴ）だけ遅延し、遅延信号を出力する。遅延信号は、位相差検出器１８に入力される。ΔＴは、０〜任意の値であって、この値を適宜変更することによって、出力信号ＯＵＴのスルーレイトの想定値を適宜調節することができる。
【００１９】
ここで、出力信号ＯＵＴのスルーレイトは、信号が‘Ｌ（ローレベル）’から‘Ｈ’になるまで、もしくは、‘Ｈ’から‘Ｌ’になるまでの時間である。遅延回路１６による遅延時間は、出力信号ＯＵＴが、第１の電圧（１）から第２の電圧（２）に到達するまでの時間＋ΔＴに設定されるが、その値は、第１の電圧（１）および第２の電圧（２）を考慮してスルーレイトの想定値から算出される。
【００２０】
続いて、位相差検出器１８は、第２の検出信号と遅延信号との位相差を検出して位相差信号を出力する。位相差検出器１８によって検出される位相差は、スルーレイトの想定値と出力信号ＯＵＴの現在のスルーレイトとの時間差＋ΔＴとなる。位相差検出信号は、第２の検出信号と遅延信号との位相差に応じた電圧値のアナログ信号であって、ローパスフィルタ２０に入力される。
【００２１】
ここで、第２の検出信号の位相が遅延信号の位相よりも遅れている場合、すなわち、出力信号ＯＵＴの現在のスルーレイトが、その想定値よりも大きい場合、位相差検出信号の電圧は、両者の位相差に応じて低くなる。一方、第２の検出信号の位相が遅延信号の位相より進んでいる場合、すなわち、出力信号ＯＵＴの現時点でのスルーレイトが、その想定値よりも小さい場合、位相差検出信号の電圧は、両者の位相差に応じて高くなる。
【００２２】
ローパスフィルタ２０は、位相差検出信号をフィルタリングして高周波ノイズを除去する。ローパスフィルタ２０によってフィルタリングされた位相差検出信号（直流電圧）は電流源２２に入力される。
【００２３】
電流源２２は、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）２４によって構成されている。ＰＭＯＳ２４は、電源とバッファ１２との間に接続されている。位相差検出信号は、ＰＭＯＳ２４のゲートに入力される。位相差検出信号の電圧が高くなるとＰＭＯＳ２４のオン状態が弱くなり、バッファ１２の電流駆動力も弱くなる。一方、位相差検出信号の電圧が低くなるとＰＭＯＳ２４のオン状態が強くなり、バッファ１２の電流駆動力も強くなる。
【００２４】
次に、電圧検出回路１４ａ、１４ｂについて具体例を挙げて説明する。
【００２５】
図２は、電圧検出回路の構成を表す回路図である。同図に示す電圧検出回路１４’は、Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）３０と、抵抗素子３２とによって構成されている。両者は、電源とグランドとの間に直列に接続されている。ＮＭＯＳ３０のゲートが、電圧検出回路１４’の入力端子であり、ＮＭＯＳ３０と抵抗素子３２との間の接続点Ａが、電圧検出回路１４’の出力端子である。
【００２６】
電圧検出回路１４’では、その入力信号が、ＮＭＯＳ３０のゲート閾値電圧に到達すると、ＮＭＯＳ３０がオン状態となり、その出力信号は‘Ｈ’になる。第１および第２の電圧検出回路１４ａ、１４ｂの構成は図２の通りであるが、第１の電圧検出回路１４ａのＮＭＯＳ３０のゲート閾値電圧は、図１に示すグラフの第１の電圧（１）に設定され、第２の電圧検出回路１４ｂのＮＭＯＳ３０のゲート閾値電圧は、第２の電圧（２）に設定されている。
【００２７】
従って、出力信号ＯＵＴの立ち上がり期間中に、第１の電圧検出回路１４ａが、出力信号ＯＵＴが第１の電圧（１）に到達したことを検出すると、そのＮＭＯＳ３０がオン状態となり、第１の検出信号は‘Ｈ’となる。続いて、第２の電圧検出回路１４ｂが、出力信号ＯＵＴが第２の電圧（２）に到達したことを検出すると、そのＮＭＯＳ３０がオン状態となり、第２の検出信号が‘Ｈ’となる。
【００２８】
また、図３は、電圧検出回路の別の構成を表す回路図である。同図に示す電圧検出回路１４’’は、直列に接続された２つのインバータ３４、３６によって構成されている。インバータ３４、３６の構成は公知であり、図３に示す通りであるから、その説明は省略する。
【００２９】
電圧検出回路１４’’では、２つのインバータ３４、３６によって、入力信号が２回反転され、出力される。第１および第２の電圧検出回路１４ａ、１４ｂの構成は図３の通りであるが、第１の電圧検出回路１４ａは、ＰＭＯＳ３８よりもＮＭＯＳ４０の駆動能力の方が強く構成され、図１に示すグラフの第１の電圧（１）で出力が反転する（論理閾値が低い）。一方、第２の電圧検出回路１４ｂは、ＮＭＯＳ４０よりもＰＭＯＳ３８の駆動能力の方が強く構成され、第２の電圧（２）で出力が反転する（論理閾値が高い）。
【００３０】
従って、出力信号ＯＵＴの立ち上がり期間中に、第１の電圧検出回路１４ａが、出力信号ＯＵＴが第１の電圧（１）に到達したことを検出すると、インバータ３４、３６が反転し、第１の検出信号は‘Ｈ’となる。続いて、第２の電圧検出回路１４ｂが、出力信号ＯＵＴが第２の電圧（２）に到達したことを検出すると、インバータ３４、３６が反転し、第２の検出信号が‘Ｈ’となる。
【００３１】
以下、出力バッファ回路１０の動作を説明する。
【００３２】
入力信号ＩＮは、バッファ１２によってバッファリングされ、信号ＯＵＴとして出力される。
【００３３】
出力信号ＯＵＴが立ち上がる時、第１の電圧検出回路１４ａによって、その電圧が、図１のグラフに示す第１の電圧（１）に到達したことが検出されると、第１の検出信号は‘Ｈ’になる。続いて、出力信号ＯＵＴの電圧がさらに上昇し、電圧検出回路１４ｂによって、出力信号ＯＵＴの電圧が、第２の電圧（２）に到達したことが検出されると、第２の検出信号も‘Ｈ’になる。
【００３４】
第１の検出信号は、遅延回路１６によって、出力信号ＯＵＴのスルーレイトの想定値＋ΔＴに対応する所定時間だけ遅延される。その遅延信号と第２の検出信号との位相差が、位相差検出器１８によって検出され、その位相差に応じた電圧の位相差信号が出力される。位相差信号は、ローパスフィルタ２０によってフィルタリングされ、高周波ノイズが除去される。
【００３５】
電流源２２のＰＭＯＳ２４は、位相差検出信号の電圧が低くなると、その電流量が増大する。そのため、バッファ１２の電流駆動力は高くなり、出力信号ＯＵＴのスルーレイトは小さくなる。一方、位相差検出信号の電圧が高くなると、その電流量が減少する。そのため、バッファ１２の電流駆動力は低くなり、出力信号ＯＵＴのスルーレイトは大きくなる。
【００３６】
遅延回路１６による遅延時間にはΔＴが追加されている。従って、もしも出力バッファ回路１０が理想的な条件で作られている時、第２の検出信号と遅延信号との位相が一致していても、両者の位相差はΔＴと検出される。実際の使用時には、ローパスフィルタ２０から出力される直流電圧は、そのΔＴに応じた電圧Ｖ（ΔＴ）を基点として遷移することになる。
【００３７】
以上のように、出力バッファ回路１０では、バッファ１２の出力信号の現在のスルーレイトを検出し、その電流源２２にフィードバックをかけて、バッファ１２のスルーレイトが一定（想定値）になるように、バッファ１２の電源側の電流駆動力を制御する。
【００３８】
これによって、電源電圧や温度の変動、製造ばらつきに対しても、出力信号ＯＵＴのスルーレイトを一定に補償することができ、出力信号ＯＵＴのタイミングずれによって、信号ＯＵＴを受け取る回路で誤動作が発生することを防止できる。また、出力信号ＯＵＴの急峻な立ち上がり、または、立ち下がりを抑えることで、その出力電圧の無用な揺れを防ぎ、電磁波ノイズの発生を抑え、ＥＭＩの低減を実現できる。
【００３９】
次に、本発明の第２の実施形態の出力バッファ回路について説明する。
【００４０】
図４は、本発明の出力バッファ回路の構成を表す第２の実施形態の概略図である。同図に示す出力バッファ回路５０は、ＩＯバッファ５２と、第１および第２の電圧検出回路５４ａ、５４ｂと、遅延回路５６と、位相差検出器５８と、ローパスフィルタ６０と、電流源６２とによって構成されている。出力バッファ回路５０は、バッファ５２の出力信号ＯＵＴの立ち下がりのスルーレイトを検出して、そのスルーレイトが一定になるようにバッファ５２のグランド側の電流駆動力を制御する。
【００４１】
出力バッファ回路５０の、バッファ５２、第１および第２の電圧検出回路５４ａ、５４ｂ、遅延回路５６、位相差検出器５８、ローパスフィルタ６０、電流源６２は、それぞれ、図１に示す出力バッファ回路１０の、バッファ１２、第１および第２の電圧検出回路１４ａ、１４ｂ、遅延回路１６、位相差検出器１８、ローパスフィルタ２０、電流源２２に相当するものである。
【００４２】
両者の違いは、電圧検出回路５４ａ、５４ｂと、電流源６２である。以下、両者の間で同一の構成要素についての繰り返しの説明は省略し、電圧検出回路５４ａ、５４ｂと、電流源６２について説明する。
【００４３】
第１の電圧検出回路５４ａは、出力信号ＯＵＴの立ち下がり期間中に、その電圧が、図４の点線四角内のグラフに示す第１の電圧（１）に到達したことを検出して第１の検出信号を出力する。第１の電圧検出回路５４ａでは、出力信号ＯＵＴの電圧が、あらかじめ設定された第１の電圧（１）に到達したことを検出すると、第１の検出信号が‘Ｈ（ハイレベル）’になる。
【００４４】
また、電圧検出回路５４ｂは、出力信号ＯＵＴの立ち下がり期間中に、その電圧が、図４のグラフに示す第１の電圧（１）よりも低い第２の電圧（２）に到達したことを検出して第２の検出信号を出力する。第２の電圧検出回路５４ｂでは、出力信号ＯＵＴの電圧が、あらかじめ設定された第２の電圧（２）に到達したことを検出すると、第２の検出信号が‘Ｈ’になる。
【００４５】
電流源６２は、ＮＭＯＳ６４によって構成されている。ＮＭＯＳ６４は、バッファ５２とグランドとの間に接続されている。位相差検出信号は、ＮＭＯＳ６４のゲートに入力される。位相差検出信号の電圧が低くなるとＮＭＯＳ２４のオン状態が弱くなり、バッファ５２の電流駆動力も弱くなる。一方、位相差検出信号の電圧が高くなるとＮＭＯＳ６４のオン状態が強くなり、バッファ５２の電流駆動力も強くなる。
【００４６】
次に、電圧検出回路５４ａ、５４ｂについて説明する。
【００４７】
図４は、電圧検出回路の構成を表す回路図である。同図に示す電圧検出回路５４’は、ＰＭＯＳ７０と、抵抗素子７２とによって構成されている。両者は、電源とグランドとの間に直列に接続されている。ＰＭＯＳ７０のゲートが、電圧検出回路５４’の入力端子であり、ＰＭＯＳ７０と抵抗素子７２との間の接続点Ｂが、電圧検出回路５４’の出力端子である。
【００４８】
電圧検出回路５４’では、その入力信号が、ＰＭＯＳ７０のゲート閾値電圧に到達すると、ＰＭＯＳ７０がオン状態となり、その出力信号は‘Ｈ’になる。第１および第２の電圧検出回路５４ａ、５４ｂの構成は図５の通りであるが、第１の電圧検出回路５４ａのＰＭＯＳ７０のゲート閾値電圧は、図４に示すグラフの第１の電圧（１）に設定され、第２の電圧検出回路５４ｂのＰＭＯＳ７０のゲート閾値電圧は、第２の電圧（２）に設定されている。
【００４９】
従って、出力信号ＯＵＴの立ち下がり期間中に、第１の電圧検出回路５４ａが、出力信号ＯＵＴが第１の電圧（１）に到達したことを検出すると、そのＰＭＯＳ７０がオン状態となり、第１の検出信号は‘Ｈ’となる。続いて、第２の電圧検出回路５４ｂが、出力信号ＯＵＴが第２の電圧（２）に到達したことを検出すると、そのＰＭＯＳ７０がオン状態となり、第２の検出信号が‘Ｈ’となる。
【００５０】
また、図６は、電圧検出回路の別の構成を表す回路図である。同図に示す電圧検出回路５４’’は、インバータ７４によって構成されている。インバータ７４の構成は公知であり、図６に示す通りである。
【００５１】
電圧検出回路５４’’では、インバータ７４によって、入力信号が反転され、出力される。第１および第２の電圧検出回路５４ａ、５４ｂの構成は図６の通りであるが、第１の電圧検出回路５４ａは、ＮＭＯＳ８０よりもＰＭＯＳ７８の駆動能力の方が強く構成され、図４に示すグラフの第１の電圧（１）で出力が反転する。一方、第２の電圧検出回路５４ｂは、ＰＭＯＳ７８よりもＮＭＯＳ８０の駆動能力の方が強く構成され、第２の電圧（２）で出力が反転する。
【００５２】
従って、出力信号ＯＵＴの立ち下がり期間中に、第１の電圧検出回路５４ａが、出力信号ＯＵＴが第１の電圧（１）に到達したことを検出すると、インバータ７４が反転し、第１の検出信号は‘Ｈ’となる。続いて、第２の電圧検出回路５４ｂが、出力信号ＯＵＴが第２の電圧（２）に到達したことを検出すると、インバータ７４が反転し、第２の検出信号が‘Ｈ’となる。
【００５３】
以下、出力バッファ回路５０の動作を説明する。
【００５４】
バッファ５２の出力信号ＯＵＴが立ち下がる時、第１の電圧検出回路５４ａによって、その電圧が、図４のグラフに示す第１の電圧（１）に到達したことが検出されると、第１の検出信号は‘Ｈ’になる。続いて、出力信号ＯＵＴの電圧がさらに低下し、電圧検出回路５４ｂによって、出力信号ＯＵＴの電圧が、第２の電圧（２）に到達したことが検出されると、第２の検出信号も‘Ｈ’になる。
【００５５】
第１の検出信号は、遅延回路５６によって、出力信号ＯＵＴのスルーレイトの想定値＋ΔＴに対応する所定時間だけ遅延される。その遅延信号と第２の検出信号との位相差が、位相差検出器５８によって検出され、その位相差に応じた電圧の位相差信号が出力される。位相差信号は、ローパスフィルタ６０によってフィルタリングされ、高周波ノイズが除去される。
【００５６】
電流源６２のＮＭＯＳ６４は、位相差検出信号の電圧が高くなると、その電流量が増大する。そのため、バッファ５２の電流駆動力は高くなり、出力信号ＯＵＴのスルーレイトは小さくなる。一方、位相差検出信号の電圧が低くなると、その電流量が減少する。そのため、バッファ５２の電流駆動力は低くなり、出力信号ＯＵＴのスルーレイトは大きくなる。
【００５７】
ローパスフィルタ６０から出力される直流電圧は、ΔＴに応じた電圧Ｖ（ΔＴ）を基点として遷移することは出力バッファ回路１０と同じである。また、出力バッファ回路５０の作用および効果も、出力バッファ回路１０と同様である。
【００５８】
なお、第１の実施形態の出力バッファ回路と、第２の実施形態の出力バッファ回路とを組み合わせて使用することもできる。バッファ、電圧検出回路、遅延回路、位相差検出器、ローパスフィルタ、および、電流源の具体的な構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。また、ローパスフィルタは必須の構成要素ではない。
【００５９】
また、ダミーバッファに対して本発明を適用するとともに、複数のバッファの各々に電流源を設け、ダミーバッファに設けられた位相差検出器から出力される位相差信号を、複数の出力バッファに設けられた電流源に供給して複数のバッファの電流駆動力を各々調節しても良い。この場合、第１および第２の電圧検出回路、遅延回路、位相差検出回路、ローパスフィルタは１組で良く、各々のバッファに本発明を適用する場合と比べて回路規模を大幅に削減できる。
【００６０】
本発明は、基本的に以上のようなものである。
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６１】
【図１】本発明の出力バッファ回路の構成を表す第１の実施形態の概略図である。
【図２】図１に示す出力バッファ回路の構成を表す回路図である。
【図３】図１に示す出力バッファ回路の別の構成を表す回路図である。
【図４】本発明の出力バッファ回路の構成を表す第２の実施形態の概略図である。
【図５】図４に示す出力バッファ回路の構成を表す回路図である。
【図６】図４に示す出力バッファ回路の別の構成を表す回路図である。
【符号の説明】
【００６２】
１０、５０  出力バッファ回路
１２、５２  ＩＯバッファ
１４ａ、１４ｂ、１４’、１４’’、５４ａ、５４ｂ、５４’、５４’’  電圧検出回路
１６、５６  遅延回路
１８、５８  位相差検出器
２０、６０  ローパスフィルタ
２２、６２  電流源
３０、４０、６４、８０  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
３２、７２  抵抗素子
３４、３６、７４  インバータ
３８、７０、７８  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
ＩＮ  入力信号
ＯＵＴ  出力信号
Ａ、Ｂ  接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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