(57)【要約】【課題】制御権の切り替を、シンプルな構造でシステム構成を複雑にせずに冗長性を向上させた二重化制御装置、及びその制御権設定信号の冗長化方法を提供することを目的とする。【解決手段】自系の第１の制御権を設定し、自系の異常情報と他系から送信された第２の制御権とから自系の第１の制御権を再設定し、前記制御装置の実行周期に同期して他系との間で相互に授受する前記制御データと当該制御データに付随させる前記第１の制御権及び前記第２の制御権から生成される冗長化ビットデータとを付随させて他系に送信し、自系から送信する第１の前記冗長化ビットデータと他系から受信した第２の前記冗長化ビットデータとを比較し、夫々前記制御装置で設定する第１の制御権と第２の制御権との設定信号の整合性の有無を判定し、整合性に矛盾がある場合、自系の異常情報を参照して、自系の前記第１の制御権を再設定し、制御権設定信号を冗長化する。【選択図】図２
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【特許請求の範囲】
【請求項１】
制御対象に対して二組の制御装置を備え、一方の制御装置を稼動系制御装置、他方の制御装置を待機系制御装置として、通常は稼動系制御装置で前記制御対象の制御を行ない、この稼動系制御装置が故障した場合には待機系制御装置に切替えて、前記制御対象の制御を行う待機冗長型の二重化制御装置であって、
前記制御装置は、前記制御対象の制御を実行する制御プログラム及び制御データを記憶するメモリ部と、
前記制御装置と入出力装置との間で入力データ及び出力データをＩ／Ｏバスを介してやり取りするＩ／Ｏインタフェース部と、
自系の第１の制御権を設定するとともに、他系で設定された第２の制御権を受信し、自系の異常情報と前記第２の制御権とから自系の前記第１の制御権を再定するステータス伝送処理部と、
前記制御装置の実行周期に同期して、他系との間で相互に前記制御データと当該制御データに付随させる前記ステータス伝送処理部で送受信する前記第１の制御権及び第２の制御権から生成される冗長化ビットデータとを他系とで相互に授受するトラッキングデータ伝送部と、自系から送信する第１の前記冗長化ビットデータと他系から受信した第２の冗長化ビットデータとを比較する冗長化ビットデータ比較部とを備えるデータ伝送処理部と、
前記メモリ部から前記制御プログラムを読出し、前記Ｉ／Ｏインタフェース部を介して入力される前記入力データと基に、前記実行周期で制御演算を実行し、その結果を前記出力データとして前記Ｉ／Ｏインタフェース部に出力する演算部とから成り、
前記データ伝送処理部は、自系から送信した前記第１の冗長化ビットデータと、他系から受信した前記第２の冗長化ビットデータとを前記冗長化ビット比較部で比較して前記第１の制御権と前記第２の制御権との設定信号の整合性のの有無を判定して前記ステータス伝送処理部に送信し、前記ステータス伝送処理部は、前記冗長化ビット比較部の当該判定出力と自系の前記異常情報とから自系の前記第１の制御権を再設定するようにしたことを特徴とする二重化制御装置。
【請求項２】
制御対象に対して二組の制御装置を備え、一方の制御装置を稼動系制御装置、他方の制御装置を待機系制御装置として、通常は稼動系制御装置で前記制御対象の制御を行ない、この稼動系制御装置が故障した場合には待機系制御装置に切替えて、前記制御対象の制御を行う待機冗長型の二重化制御装置の制御権設定信号の冗長化方法であって、
自系の第１の制御権を設定し、
自系の異常情報と他系から送信された第２の制御権とから自系の第１の制御権を再設定し、
前記制御装置の実行周期に同期して他系との間で相互に授受する前記制御データと当該制御データに付随させる前記第１の制御権及び前記第２の制御権から生成される冗長化ビットデータとを付随させて他系に送信し、
自系から送信する第１の前記冗長化ビットデータと他系から受信した第２の前記冗長化ビットデータとを比較し、夫々前記制御装置で設定する第１の制御権と第２の制御権との設定信号の整合性の有無を判定し、
整合性に矛盾がある場合、自系の異常情報を参照して、自系の前記第１の制御権を再設定し、制御権設定信号を冗長化するようにしたことを特徴とする二重化制御装置の制御権設定信号の冗長化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、発電プラントのようなプラントの運転を２系統の同一制御プログラムで制御する二重化制御装置に係り、特に、夫々の制御装置の制御権設定信号の冗長化方法に関する。
【背景技術】
【０００２】
工場や公共施設等の各種プラントの動作を制御する制御装置には、この制御装置に何等かの異常が発生して、制御対象のプラントが停止すると重大な事故に至ることが予測される場合がある。
【０００３】
一般に、このような制御対象に対しては、同一構成の二組の制御装置を接続して、いずれか一方を稼動系、他方を待機系として、通常は稼動系のみで制御対象を制御し、稼動系に異常が生じたときに、待機系を稼動系に切り替え、制御を続行するように構成される待機冗長型の二重化制御装置がある。
【０００４】
このような二重化制御装置においては、通常は、稼動系の制御装置が入出力装置からの制御対象の入力データを受信し、この入力データに対する制御演算を実行して、その演算結果を出力データとして入出力装置に出力するようにしている。
【０００５】
また、稼動系の制御装置の故障時に、稼動系から待機系の制御装置に制御を継続して引き継ぐため、実行していた制御データを稼動系から待機系へ、その制御装置の実行周期に同期して待機系に送信するようにしている。
【０００６】
さらに、制御装置の制御権、即ち、制御を実行する稼動系を決定するため、夫々の制御装置の動作状態を相互に授受して、稼動系が故障した場合には待機系を稼動系に切り替え制御を継続するようにしている。
【０００７】
ところで、入出力装置は、システムの規模によって複数台で構成され、大規模システムの場合、そのシステム全体構成に占める割合も非常に大きくなる。そこで、システムの信頼性を高くするために、この入出力装置を二重化する場合もある。
【０００８】
従来の制御装置は、２台の制御装置と１台もしくは複数台の入出力装置からなる待機冗長型の二重化制御装置として構成され、夫々の制御装置及び入出力装置のいずれかが故障すると、制御する系の切り替えるように構成されているが、入出力装置の故障で制御装置の系の切り替えが発生するのは望ましくなく、制御装置と入出力装置は、自制御装置装置の故障に対して独立して切り替える方が故障に対して制御を継続できる可能性が高くなる。
【０００９】
従来から、稼動系と待機系の切り替に関しては、制御権を授受する方法について種々の提案がある。例えば、特開平５−１６５６６７号公報に示す方式によれば、制御装置と入出力装置の夫々に二重化の切り替え機能を持たせているものがある（例えば、特許文献１参照。）。
【特許文献１】特開平５−１６５６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示された二重化制御制御装置においては、制御装置及び入出力装置の何れもが二重化され、夫々に二重化リンクを備えている。そして、個々の二重化リンクの断線、個々の装置が故障した場合などの単一の故障に対し、フォールトマスキングが可能な冗長型の二重化制御装置としている。
【００１１】
しかしながら、システムの規模が大きくなり出力点数が増大すると、複数の入出力装置が必要に成ることから、入出力装置の二重化リンクも複雑になる問題がある。
【００１２】
本発明は、上記問題点を解決するためになされたもので、待機冗長型の二重化制御装置において、制御権の切り替をシンプルな構造で、システム構成を複雑にせずに冗長性を向上させた二重化制御装置、及びその制御権設定信号の冗長化方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の二重化制御装置は、制御対象に対して二組の制御装置を備え、一方の制御装置を稼動系制御装置、他方の制御装置を待機系制御装置として、通常は稼動系制御装置で前記制御対象の制御を行ない、この稼動系制御装置が故障した場合には待機系制御装置に切替えて、前記制御対象の制御を行う待機冗長型の二重化制御装置であって、前記制御装置は、前記制御対象の制御を実行する制御プログラム及び制御データを記憶するメモリ部と、前記制御装置と入出力装置との間で入力データ及び出力データをＩ／Ｏバスを介してやり取りするＩ／Ｏインタフェース部と、自系の第１の制御権を設定するとともに、他系で設定された第２の制御権を受信し、自系の異常情報と前記第２の制御権とから自系の前記第１の制御権を再定するステータス伝送処理部と、前記制御装置の実行周期に同期して、他系との間で相互に前記制御データと当該制御データに付随させる前記ステータス伝送処理部で送受信する前記第１の制御権及び第２の制御権から生成される冗長化ビットデータとを他系とで相互に授受するトラッキングデータ伝送部と、自系から送信する第１の前記冗長化ビットデータと他系から受信した第２の冗長化ビットデータとを比較する冗長化ビットデータ比較部とを備えるデータ伝送処理部と、前記メモリ部から前記制御プログラムを読出し、前記Ｉ／Ｏインタフェース部を介して入力される前記入力データと基に、前記実行周期で制御演算を実行し、その結果を前記出力データとして前記Ｉ／Ｏインタフェース部に出力する演算部とから成り、前記データ伝送処理部は、自系から送信した前記第１の冗長化ビットデータと、他系から受信した前記第２の冗長化ビットデータとを前記冗長化ビット比較部で比較して前記第１の制御権と前記第２の制御権との設定信号の整合性の有無を判定して前記ステータス伝送処理部に送信し、前記ステータス伝送処理部は、前記冗長化ビット比較部の当該判定出力と自系の前記異常情報とから自系の前記第１の制御権を再設定するようにしたことを特徴とする。
【００１４】
上記目的を達成するために、本発明の係る二重化制御装置の制御権設定信号の冗長化方法は、制御対象に対して二組の制御装置を備え、一方の制御装置を稼動系制御装置、他方の制御装置を待機系制御装置として、通常は稼動系制御装置で前記制御対象の制御を行ない、この稼動系制御装置が故障した場合には待機系制御装置に切替えて、前記制御対象の制御を行う待機冗長型の二重化制御装置の制御権設定信号の冗長化方法であって、自系の第１の制御権を設定し、自系の異常情報と他系から送信された第２の制御権とから自系の第１の制御権を再設定し、前記制御装置の実行周期に同期して他系との間で相互に授受する前記制御データと当該制御データに付随させる前記第１の制御権及び前記第２の制御権から生成される冗長化ビットデータとを付随させて他系に送信し、自系から送信する第１の前記冗長化ビットデータと他系から受信した第２の前記冗長化ビットデータとを比較し、夫々前記制御装置で設定する第１の制御権と第２の制御権との設定信号の整合性の有無を判定し、整合性に矛盾がある場合、自系の異常情報を参照して、自系の前記第１の制御権を再設定し、制御権設定信号を冗長化するようにしたことを特徴とする。
【発明の効果】
【００１５】
従来の制御データに自系及び他系から送信された制御権をもとに生成された冗長化ビットデータを付随させ、自系から送信する冗長化ビットデータと他系から送信された冗長化ビットデータとを比較して制御権信号の整合性を判定して冗長化を持たせ、整合性に矛盾が発生した場合には制御権を再設定するようにしたので、シンプルな構造でシステム構成を複雑にせずに制御権信号に冗長性を向上させた二重化制御装置、及びその制御権設定信号の冗長化方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明による二重化制御装置について、図１乃至図２を参照して説明する。
【００１７】
図１は、二重化制御装置の構成図である。二重化制御装置は、２台の制御装置１ａ及び１ｂと、これらの制御装置１ａ及び制御装置１ｂにＩ／Ｏバス２ａで接続される入出力装置２とから成り、制御対象３をいずれかの制御装置１ａ及び制御装置１ｂで制御する。
【００１８】
次ぎに、制御装置１ａの各部について説明する。制御装置１ｂを構成する各部について、制御装置１ａと同一部は同じ符号を付し、その説明を省略する。
【００１９】
夫々の制御装置１ａは、制御対象３の制御プログラムを及びその制御プログラム実行時の制御データを記憶するメモリ部１２と、制御装置１ａと入出力装置３との間で入力データ及び出力データをＩ／Ｏバス２ａを介してやり取りするＩ／Ｏインタフェース部１３と、自系の異常情報を、システムバス１６を介して受信して自系の制御権を設定するとともに、他系との間で相互に当該制御権信号を授受し自系の制御権を再設定するステータス伝送処理部１４とから成る。
【００２０】
さらに、制御装置１ａの実行周期に同期して、他系に送信する制御データと当該制御データに付随させる前記ステータス伝送処理部１４で設定される自系の制御権信号と他系から送信された制御権信号とから生成される冗長化ビットデータとを他系との間で相互に授受するトラッキングデータ伝送部１５ａと、自系から送信する前記冗長化データと他系から受信した冗長化ビットデータとを比較する冗長化ビットデータ比較部１５ｂとを備えるデータ伝送処理部１５と、メモリ部１２から制御プログラムを読出し、Ｉ／Ｏインタフェース部１３を介して入力される入力データと基に、予め設定される実行周期で制御演算を実行し、結果をデータ伝送部に１５に送信するとともに、その結果を前記出力データとして前記Ｉ／Ｏインタフェース部１３に出力する演算部１１とから成る。
【００２１】
次ぎに、ステータス伝送処理部１４及びデータ伝送処理部１５の詳細構成について、図２（ａ）を参照して説明する。
【００２２】
ステータス伝送処理部１４は、自系の制御権を設定し、他系に送信する。自系の制御権は、システムバス１６を介して自系内のハードウェア及びソフトウェアの異常信号、制御装置１ａの運転開始の初期に自系の制御が可能であることを設定する制御権化能信号、後述するデータ伝送処理部１５から送信される冗長化ビットデータの整合性判定信号とから、自系の制御権を再設定し他系のステータス伝送処理部１４に送信する機能を備える。
【００２３】
データ伝送処理部１５のトラッキング伝送処理部１５ａと冗長化ビットデータ比較部１５ｂとから成る。
【００２４】
そして、トラッキング伝送処理部１５ａは、演算部１１で演算された制御データを、システムバス１６を介して一次記憶するトラッキングメモリ１５ａ１と、トラッキングメモリ１５ａメモリに記憶された制御データにステータス伝送処理部１４から送信された自系の制御権及び他系から送信された制御権とから生成される冗長化ビットデータを付随させる冗長化ビットエンコード部１５ａ２と、制御データと冗長化ビットデータとを予め指定された実行周期で他系に送信するデータ伝送部１５ａ３とから成る。
【００２５】
さらに、他系のデータ伝送処理部１５ａから送信される制御データ及びこれに付随される冗長化ビットデータを受信するデータ受信部１５ａ４と、データ受信部１５ａ４で受信した他系の冗長化ビットデータを抽出する冗長化ビット抽出部１５ａ５とから成る。
【００２６】
また、冗長化ビット比較部１５ｂは、自系から送信した冗長化ビットデータと他系のデータ伝送処理部１５ａから送信された他系の冗長化ビットデータとを比較して、制御権の設定信号の整合性の有無を判定し、その結果をステータス伝送処理部１４に送信する。
【００２７】
自系から送信される冗長化ビットデータは、冗長化エンコード部１５ａ２の出力を冗長化ビット抽出部１５ａ５に送信し、ここで、相手系の冗長化ビットデータと同様の方法で抽出し、冗長化ビット比較部１５ｂに送信するように構成することが出来る。
【００２８】
次ぎに、冗長化ビットデータの構成例について図２（ｂ）を参照して説明する。自系の冗長化ビットデータは、自系の制御データの先頭または末尾に自系ステータス伝送処理部１４で出力される自系および他系から送信された制御権情報を加工して付与する。
【００２９】
例えば、自系のステータス伝送処理部１４で設定した制御権信号がＡ、他系から受信した制御信号がＢの場合、これらの制御権信号の論理反転信号を夫々ＡＬ、ＢＬとし、Ａ、ＡＬ、Ｂ、ＢＬの４ビットの信号をデータ列として生成し付与する。
【００３０】
同様に、他系のステータス伝送処理部１４で設定した制御権信号がＣ、相手系から受信した制御権信号がＤの場合、これらの制御権信号の論理反転信号を夫々ＣＬ、ＤＬとし、Ｃ、ＣＬ、Ｄ、ＤＬの４ビットの信号を生成して付与する。
【００３１】
そして、付与した自系４ビットの冗長化ビットデータと、相手系で付与され自系のデータ伝送処理部１５ａで受信した４ビットの冗長化データとを冗長化ビット比較部１５ａ５で比較する。
【００３２】
制御権信号が、相互に正しく授受されている場合には、対応する制御権信号ＡとＣ、また制御権信号ＢとＤとは夫々反転した論理状態になっているはずであるので、夫々のビットデータを比較して、制御権信号の状態の整合性を判定することができる。
【００３３】
次ぎに、このように構成された二重化制御装置の制御権の設定とその動作について説明する。
【００３４】
例えば、制御装置１ａが制御権を保持し、稼動側となっているとする。この場合制御装置１ａのステータス伝送処理部１４は、システムバス１６を介して自系のハードウェアおよびソフトウェアの異常の有無を受信する。
【００３５】
そして、ステータス伝送処理部１４は、自系が制御可能な状態であることを示す自系制御可能信号がオンであり、かつ、他系から制御を移譲されたことを示す他系制御権信号がオフであるときのみ、自系制御権信号をオンとし稼動側の制御権を獲得する。
【００３６】
自系制御可能信号は、自系のハードウェアが正常であり、且つ、自系のソフトウェアが正常である場合にオンとなる。初期設定でこの自系制御可能信号を先に設定した制御装置１ａまたは制御装置１ｂが制御権を獲得する。
【００３７】
即ち、初期設定で自系制御権可能信号をオンとし、制御権を取得した制御装置１ａ（または制御装置１ｂ）が稼動側となり、自系制御権信号を他系へ出力し、他系での制御権取得を阻止するので同時に制御権を取得することはない。
【００３８】
ステータス伝送処理部１４は、自系のハードウェアが正常でない、または自系のソフトウェアが正常でない場合には、自系制御権信号Ａをオフとすることにより、待機側が制御権を取得し、制御権が切り替えられる。
【００３９】
次ぎに、制御権信号Ａの送受信系統に何らかの原因で断線等が発生し、待機系の制御装置１ｂで相手からの他系制御権信号Ｄがオフとなった場合の動作について説明する。
【００４０】
ステータス伝送処理部１４では、自系制御権信号と他系制御権信号を、データ伝送処理部１５を介して制御データに付随させた冗長化ビットデータを相互に授受し、他系が受信した他系制御信号を同じ通信路を介して送り戻された他系からの冗長化ビットデータと、自系が送り出した冗長化ビットデータとを冗長ビット比較部１５ｂで比較する。
【００４１】
この比較結果をステータス伝送処理部１４に送信する。テータス伝送処理部１４では、冗長ビット比較部１５ｂから不整合の判定信号を受信すると、自系が制御権を設定している場合、この不整合があっても制御権信号の切り替えを行わない。また、待機系のステータス伝送処理部１４は、この不整合を受信しても待機系であることから稼動系に切り替えないように判断する。
【００４２】
なお、データ処理伝送部１５とその通信路を用いて伝送する制御データ及びそれに付随される冗長化ビットデータは、制御データに冗長化ビットデータの余剰ビットが多重されたデータとして送信される。
【００４３】
したがって、これらのデータの位相同期信号の検出、エラーチェックによるエラーの検出や訂正によって当該データの正常性が判断できるので、伝送する制御権信号は正しく伝送されるとともに、誤りのある場合にはその誤りが発見または訂正できる。
【００４４】
また、このデータ処理伝送部１５から送受信されるデータは、予め設定される演算部１１の実行周期で制御権信号を授受しているので、ステータス伝送処理部１４を介して受け渡ししている制御権信号との時間的なずれによる不整合は生じない。
【００４５】
このようにして、ステータス伝送処理部１４相互間の通信路での制御権信号の伝送系統の異常が判定できるので、稼動系の制御装置１ａは稼動系として、待機系の制御装置１ｂは、制御権信号をオフした待機系の状態のまま動作を継続するので、両系が稼動系となることが防げる。
【００４６】
また、制御権信号の通信路にノイズが混入し、一時的に自系制御権信号と他系制御権信号の論理が反転してしまった場合にも、稼動系の制御装置は、自系の制御権を放棄しないため、稼動系として制御を継続し、待機系へ制御データを所定の制御周期で転送することを継続する。
【００４７】
以上述べたように、本発明によれば、ステータス伝送処理部１４相互間の通信路は、極力単純なハードウェアで構成できるので偶発故障の確率を低減することができる。
【００４８】
また、自系が稼動系であった場合は、ステータス伝送路１４相互間の通信路の異常が発生して、相互の制御権信号の論理に誤りが発生しても、データ伝送処理部１５相互間の通信路での冗長化ビットデータで制御権信号を比較し不整合を検出し、制御権を再設定する。
【００４９】
したがって、両系が稼動側となる、あるいは不要な切り替えが起こるという可能性を低減し、特別のハードウェア追加によるコスト増が少なく、制御装置のみで信頼性を向上させた二重化制御装置、及びその制御権設定の冗長化方法。
【００５０】
本発明は、上述した実施例に何ら限定されるものではなく、冗長化ビットデータは、制御権信号から生成されたものであればそのビット列データは任意に構成しても良く、また、その送受信は実行周期よりも早い制御周期で任意に送信しても良く、本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の二重化制御装置の構成図。
【図２】本発明の二重化制御装置の制御権設定の冗長化データ伝送の説明図。
【符号の説明】
【００５２】
１ａ、１ｂ  制御装置
２  入出力装置
２ａ  Ｉ／Ｏバス
３  制御対象
１１  演算部
１２  メモリ部
１３  Ｉ／Ｏインタフェース部
１４  ステータス伝送部
１５  データ伝送部
１５ａ  トラッキングデータ伝送処理部
１５ａ１  トラッキングデータメモリ
１５ａ２  冗長ビットエンコード部
１５ａ３  データ伝送部
１５ａ４  データ受信部
１５ａ５  冗長ビット抽出部
１５ｂ  冗長ビット比較部
１６  システムバス
【図１】
2008146236.tif 000003
【図２】
2008146236.tif 000004