(57)【要約】【課題】設計対象回路における修正箇所又は修正方法を容易に特定可能な回路解析方法、回路解析プログラム、及び回路設計支援装置を提供することにある。【解決手段】本発明による回路設計支援装置１０は、設計対象回路に関して記述された抽象度の高い第１記述２３１に基づき、抽象度の低い第２記述２３２を生成する記述情報解析部２１１と、第１記述２３１における行番号と、第２記述２３２における資源とを対応付ける行遅延情報生成部２１３とを具備する。行遅延情報生成部２１３は、行番号に対応付けられた資源による遅延時間を加算して、第１記述２３１における行番号毎の遅延時間２３５を算出する。【選択図】図５
2008262491.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータを用いて回路解析を行う方法であって、
（Ａ）設計対象回路に関して記述された抽象度の高い第１記述に基づき、第２記述を生成するステップと、
前記第１記述は複数の行番号に対応して記述された命令コードを含み、
（Ｂ）前記複数の行番号のそれぞれと、前記第２記述における資源とを対応付けるステップと、
（Ｃ）前記行番号に対応付けられた全ての資源による遅延時間を加算して、前記第１記述における行番号毎の遅延時間を算出するステップと、
を具備する回路解析方法。
【請求項２】
請求項１に記載の回路解析方法において、
（Ｄ）前記資源の特性に応じて、前記資源による遅延時間を予め設定するステップを更に具備する回路解析方法。
【請求項３】
請求項１又は２に記載の回路解析方法において、
前記（Ｃ）ステップは、
前記第２記述に基づき、前記設計対象回路における解析対象パスを選択するステップと、
前記解析対象パスにおける資源による遅延時間を、前記資源に対応する行番号に対応付けて加算するステップと、
を備える回路解析方法。
【請求項４】
請求項１から３いずれか１項に記載の回路解析方法において、
（Ｅ）前記行番号に対応付けられた全ての資源による面積を加算して、前記第１記述における行番号毎の面積を算出するステップを更に具備する回路解析方法。
【請求項５】
請求項４に記載の回路解析方法において、
（Ｆ）前記資源の特性に応じて、前記資源による面積を予め設定するステップを更に具備する回路解析方法。
【請求項６】
請求項１から５いずれか１項に記載の回路解析方法において、
前記第１記述は動作記述であり、
前記（Ａ）ステップは、前記第１記述を動作合成してＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述である前記第２記述を生成するステップを備える回路解析方法。
【請求項７】
請求項１から５いずれか１項に記載の回路解析方法において、
前記第１記述は、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述であり、
前記（Ａ）ステップは、前記第１記述を構文解析して、回路要素及び前記回路要素の接続関係式である前記第２記述を生成するステップを備える回路解析方法。
【請求項８】
請求項１から７のいずれか１項に記載の回路解析方法をコンピュータに実行させる回路解析プログラム。
【請求項９】
設計対象回路に関して記述された抽象度の高い第１記述に基づき、抽象度の低い第２記述を生成する記述情報解析部と、
前記第１記述は複数の行番号に対応して記述された命令コードを含み、
前記複数の行番号のそれぞれと、前記第２記述における資源とを対応付ける行遅延情報生成部と
を具備し、
前記行遅延情報生成部は、前記行番号に対応付けられた資源による遅延時間を加算して、前記第１記述における行番号毎の遅延時間を算出する
回路設計支援装置。
【請求項１０】
請求項９に記載の回路設計支援装置において、
前記資源の特性に応じて設定された、前記資源による遅延時間を格納する記憶装置を更に具備する回路設計支援装置。
【請求項１１】
請求項９又は１０に記載の回路設計支援装置において、
前記行遅延情報生成部は、前記第２記述に基づき、前記設計対象回路における解析対象パスを選択し、前記解析対象パスにおける資源による遅延時間を、前記資源に対応する行番号に対応付けて加算する回路設計支援装置。
【請求項１２】
請求項９から１１いずれか１項に記載の回路設計支援装置において、
前記行番号に対応付けられた全ての資源による面積を加算して、前記第１記述における行番号毎の面積を算出する行面積情報生成部を更に具備する回路設計支援装置。
【請求項１３】
請求項１２に記載の回路設計支援装置において、
前記資源の特性に応じて設定された、前記資源による面積を格納する記憶装置を更に具備する回路設計支援装置。
【請求項１４】
請求項９から１３いずれか１項に記載の回路設計支援装置において、
前記第１記述は動作記述であり、
前記記述情報解析部は、前記第１記述を動作合成してＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述である前記第２記述を生成する回路設計支援装置。
【請求項１５】
請求項９から１３いずれか１項に記載の回路設計支援装置において、
前記第１記述は、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述であり、
前記記述情報解析部は、前記第１記述を構文解析して、回路要素及び前記回路要素の接続関係式である前記第２記述を生成する回路設計支援装置。
【請求項１６】
請求項９から１５いずれか１項に記載の回路設計支援装置において、
前記行番号毎の遅延時間をユーザに対し視認可能に出力する出力装置を更に具備する回路支援装置。
【請求項１７】
請求項１２から１５いずれか１項に記載の回路設計支援装置において、
前記行番号毎の面積をユーザに対し視認可能に出力する出力装置を更に具備する回路支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路解析方法、回路解析プログラム、及び回路設計支援装置に関し、特に、ＥＤＡ（ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツールを利用したトップダウン設計を行う回路設計支援装置における回路解析方法、及び回路解析プログラムに関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は大規模、複雑化し、その設計には膨大な時間と労力が必要である。このような状況において、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツールによるトップダウン設計は、設計時間を短縮できるため有効である。トップダウン設計とは、抽象度の高い仕様や機能を示す記述からから、具体的な制約条件に応じて、より詳細なＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）記述を生成し、設計回路を具体化する手法である。このような設計に用いられるＥＤＡツールは、例えば、システム設計フェーズにおいて利用される動作合成ツールや、システム設計フェーズに続く機能論理設計フェーズにおいて利用される論理合成ツールがある。。
【０００３】
動作合成ツールは、設計者が記述した最も抽象度の高い動作記述（Ｂｅｈａｖｉｏｒａｌ  Ｄｅｓｃｒｉｐｔｉｏｎ）から、演算器の数やクロック周波数等の制約条件に基づいて、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述を合成する。又、論理合成ツールは、ＲＴＬ回路記述から、ゲートレベル記述やトランジスタレベル記述の回路情報（ネットリスト）を生成する。
【０００４】
動作記述には、詳細な内部論理が省略されてモデル化された機能ブロック単位の動作が記述される。ＲＴＬ記述はＨＤＬ記述によって記載される。ＲＴＬ記述は、設計対象回路をレジスタ（フリップフロップ）及びレジスタ間の組合せ回路として表現した記述である。又、ＲＴＬ記述には、回路構成は定義されるが、個々の回路ブロックにおけるゲートレベルの構成は定義されない。すなわち、ＲＴＬ記述はゲートレベル記述よりは抽象的である。論理合成されたゲートレベル記述は、ＲＴＬ記述より具体化され、回路ブロックにおけるゲートレベルの構成も定義付ける。ここで、代表的なＨＤＬ記述としては、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｖｅｒｉｌｏｇ  Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）やＶＨＤＬ（ＶＨＳＩＣ  Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅがある。
【０００５】
合成ツールによって抽象度の低い記述からより具体的なゲートレベル記述に変換できる。機能・論理設計フェーズでは、シミュレーションによってゲート毎に遅延解析され、解析対象パス毎の遅延時間が出力される。この遅延時間が設計基準値を超えている場合、遅延違反としてＲＴＬ記述が修正される。この場合、修正すべき遅延要因のパスやゲートに対応するＲＴＬ記述のソースコード（資源）を特定する必要がある。このような遅延要因に対応するＲＴＬ記述の資源を特定する従来技術が、特開平５−３４２２９５号公報に記載されている（特許文献１参照）。
【０００６】
又、設計者が動作記述を変更して遅延違反を修正する場合がある。この場合、動作記述と遅延要因となるパスやゲートとの対応関係を知る必要がある。特開２００５−２４２８１２号公報には、動作記述におけるコードとＲＴＬ記述におけるインスタンスとを対応付けて表示することで、修正する動作記述を特定する方法が記載されている（特許文献２参照）。
【特許文献１】特開平５−３４２２９５号公報
【特許文献２】特開２００５−２４２８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術では、動作記述の行番号とＲＴＬ記述の行番号とを対応付けたテーブルや、ＲＴＬ記述の行番号と遅延レポートに記述された遅延ゲートのインスタンス名とを対応付けたテーブルを利用して、遅延要因が動作記述やＲＴＬ記述のどの行に記述されているかを特定することができる。修正対象となる遅延ゲートに対応する動作記述の行やＲＴＬ記述の行は、複数存在する場合がある。このような場合、設計者は、遅延要因に対応する行番号を修正候補とし、この中から効果的に遅延を修正できる行を特定する必要がある。しかし、修正候補となる行番号が多数存在した場合、修正する箇所を決定するのは極めて困難である。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明による回路設計支援装置（１０）は、記述情報解析部（２１１）と、行遅延情報生成部（２１３）とを具備する。記述情報解析部（２１１）は、設計対象回路に関して記述された抽象度の高い第１記述（２３１）に基づき、第２記述（２３２）を生成する。ここで、第１記述（２３１）は複数の行番号に対応して記述された命令コードを含む。行遅延情報生成部（２１３）は、複数の行番号のそれぞれと、第２記述（２３２）における資源とを対応付ける。又、行遅延情報生成部（２１３）は、行番号に対応付けられた資源による遅延時間を加算して、第１記述（２３１）における行番号毎の遅延時間（２３５）を算出する。
【００１０】
又、本発明による回路設計支援装置（１０）は、資源の特性に応じて設定された、資源による遅延時間（２２）を格納する記憶装置（１５）を更に具備することが好ましい。ここで設定される遅延時間は、資源毎の特性に応じた簡易な演算式による遅延時間又は遅延値であることが好ましい。
【００１１】
行遅延情報生成部（２１３）は、第２記述（２３２）に基づき、設計対象回路における解析対象パスを選択する。行遅延情報生成部（２１３）は、この解析対象パスにおける資源による遅延時間を、前記資源に対応する行番号に対応付けて加算する。特に、解析対象パスとして設計対象回路におけるクリティカルパスである場合、効率よく遅延修正を行うことができる。
【００１２】
更に、本発明による回路設計支援装置（１０）は、行番号に対応付けられた全ての資源による面積を加算して、第１記述（２３１）における行番号毎の面積（２３６）を算出する行面積情報生成部（２１４）を具備することが好ましい。この際、資源の特性に応じて設定された、前記資源による面積（２２）を格納する記憶装置を更に具備することが好ましい。ここで設定される面積は、資源毎の特性に応じた簡易な演算式による面積又は面積値であることが好ましい。
【００１３】
第１の態様に係る第１記述（２３１）は動作記述である。この場合、記述情報解析部（２１１）は、第１記述（２３１）を動作合成してＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述である第２記述（２３２）を生成する。
【００１４】
第２の態様に係る第１記述（２３１）は、ＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）記述である。記述情報解析部（２１１）は、第１記述（２３１）を構文解析して、回路要素及び回路要素の接続関係式である第２記述（２３２）を生成する。
【００１５】
更に、行番号毎の遅延時間（２３５）又は行番号毎の面積（２３６）をユーザに対し視認可能に出力する出力装置（１５）を更に具備することが好ましい。
【００１６】
又、上述の記述情報解析部（２１１）、行遅延情報生成部（２１３）、行面積情報生成部（２１４）の各機能は、回路解析プログラム（２１）をＣＰＵ（１１）によって実行することで実現されることが好ましい。
【発明の効果】
【００１７】
本発明による回路解析方法、回路解析プログラム、及び回路設計支援装置によれば、設計対象回路の修正箇所又は修正方法を容易に特定することができる。
【００１８】
又、動作記述修正による遅延修正又は面積修正を容易に実行できる。
【００１９】
更に、ＲＴＬ記述修正による遅延修正又は面積修正を容易に実行できる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して、本発明による回路設計支援装置の実施の形態を説明する。本実施の形態では、ＨＤＬ記述としてＶｅｒｉｌｏｇ−ＨＤＬを利用したＥＤＡツールによってトップダウン設計を行う回路設計支援装置１０を一例に説明する。尚、図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２１】
１．第１の実施の形態
第１の実施の形態における回路設計支援装置１０は、設計者によって作成される動作記述と、動作合成ツールによって生成されるＲＴＬ記述とを対応付け、動作記述において遅延要因又は面積増大要因となる箇所の特定を容易にする。以下、図１から図１３を参照して、本発明による回路設計支援装置１０の第１の実施の形態を詳細に説明する。
【００２２】
（構成）
図面を参照して、本発明による回路設計支援装置１０の第１の実施の形態における構成を説明する。図１を参照して、本発明による回路設計支援装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等の記憶装置である。入力装置１４は、キーボードやマウス等のユーザ（設計者）によって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される回路解析の結果をユーザに対し視認可能に出力する。
【００２３】
ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の回路解析プログラム２１を実行し、回路解析処理を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００２４】
記憶装置１３は、回路解析プログラム２１及び資源遅延面積対応情報２２を格納している。又、記憶装置１３は、回路解析プログラム２１を実行することで生成される各種データを格納するための領域（情報格納部２３）を有している。第１の実施の形態における回路解析プログラム２１は、設計者によって作成された動作記述を入力とし、ＲＴＬを出力する動作合成ツールを含む回路シミュレータである。図２を参照して、回路解析プログラム２１はＣＰＵ１１によって実行されることで、記述情報解析部２１１、パス解析部２１２、行遅延情報生成部２１３、行面積情報生成部２１４の各機能を実現する。
【００２５】
記述情報解析部２１１は、抽象度の高い記述情報２３１に基づいて抽象度の低い記述解析情報２３２を生成する。第１の実施の形態では、図６に示されるような動作記述が記述情報２３１として入力され、レジスタ（フリップフロップ）間の組合せ回路を示すＲＴＬ記述が記述解析情報２３２として出力される。又、記述情報解析部２１１は、記述情報２３１と記述解析情報２３２との対応関係を解析し、その結果を資源行番号対応情報２３３として出力する。図６を参照して、通常動作記述には、行毎に、所望の動作に応じた論理式や入出力等を規定する命令コードが記述される。ＲＴＬ記述は、組合せ回路を構成するパスに関する情報を含むＨＤＬ記述である。図７にＲＴＬ記述が示す組合せ回路の一例を示す。図７を参照して、ＲＴＬ記述が示すパスは、入力変数を始点、出力変数を終点とし、資源（演算子やレジスタ等）を節とする構造である。尚、以下では入力変数や出力変数も資源として取り扱う。本実施の形態における記述情報解析部２１１は、ＲＴＬ記述における資源が動作記述のどの行に対応しているかを解析し、その対応関係を図８に示すような資源行番号対応情報２３３として出力する。
【００２６】
パス解析部２１２は、記述解析情報２３２が示す組合せ回路内の各パスの遅延時間や面積を算出し、遅延違反や面積違反の有無を判定する。この際、パス解析部２１２は、資源遅延面積対応情報２２を利用してパスの遅延時間や面積（パス解析情報２３４）を算出する。図３を参照して、本実施の形態における資源遅延面積対応情報２２は、ＲＴＬ記述における資源と、その資源による遅延時間や面積とを対応付けた情報である。資源遅延面積対応情報２２として設定される遅延時間や面積は、厳密な解析によって得られるものではなく、資源の特性に応じた簡易的な計算によって得られる遅延時間・面積である。例えば、資源がマルチプレクサ（Ｎ  ｂｉｔ、Ｍ  ｗａｙ）（ＭＵＸ）の場合、遅延時間は０．３×Ｍ、面積は５×Ｎ×Ｍによって設定される。資源遅延面積対応情報２２は、回路設計支援装置１０に予め設定されていることが好ましい。又、設計対象回路や設計条件に応じて設定されることが好ましい。
【００２７】
行遅延情報生成部２１３は、資源行番号対応情報２３３とパス解析情報２３４とを利用して記述情報２３１における行番号毎の遅延時間を行遅延情報２３５として生成する。詳細には、先ず行遅延情報生成部２１３は、指定したパス内の資源に対応する記述情報２３１の行番号を特定する。そして、行遅延情報生成部２１３は、当該行番号に対応する全ての資源による遅延時間の合計を、当該行番号（に記載された命令コード）に対応する遅延時間として出力する。行遅延情報生成部２１３は、同様にして、指定したパス内の全ての資源に対応する行毎の遅延時間を算出し、これらの行番号と遅延時間とを対応づけて行遅延情報２３５として出力する。
【００２８】
行面積情報生成部２１４は、記述解析情報２３２と資源行番号対応情報２３３とを利用して記述情報２３１における行番号毎の面積を行面積情報２３６として生成する。詳細には、先ず行面積情報生成部２１４は、記述解析情報２３２内の資源に対応する記述情報２３１の行番号を特定する。そして、行面積情報生成部２１４は、当該行番号に対応する全ての資源による面積の合計を、当該行番号（に記載された命令コード）に対応する面積として出力する。行面積情報生成部２１４は、パス解析情報２３４内の全ての資源に対応する行毎の面積を算出し、行面積情報２３６として出力する。
【００２９】
設計者によって作成された記述情報２３１や、回路解析プログラム２１を実行することで生成された記述解析情報２３２、資源行番号対応情報２３３、パス解析情報２３４、行遅延情報２３５、行面積情報２３６は、記憶装置１３の情報格納部２３に格納される。情報格納部２３に格納された各情報は、出力装置１５から出力されることで、設計者に利用され得る。
【００３０】
（動作）
図面を参照して、本発明による回路設計支援装置１０の第１の実施の形態における動作を説明する。図５は、本発明による回路設計支援装置１０における修正箇所特定支援処理の動作を示すフロー図である。第１の実施の形態では、情報格納部２３に記述情報２３１として設計対象回路の動作記述が記録されているものとする。以下では、一例として、設計対象回路の記述情報２３１が、図６に示す動作記述を含むものとして説明する。
【００３１】
修正箇所特定支援処理に先立ち、設計対象の記述情報２３１に対応する行遅延情報２３５及び行面積情報２３６が既に存在する場合、行遅延情報２３５及び行面積情報２３６は初期化される（ステップＳ１）。ここでは、先の解析において計算された行遅延情報２３５内の行毎の遅延時間、及び行面積情報２３６における行毎の面積が消去される。
【００３２】
記述情報解析部２１１は、設計対象の記述情報２３１を解析し、記述解析情報２３２及び資源行番号対応情報２３３を生成する（ステップＳ２）。記述情報解析部２１１は、従来技術による動作合成ツールと同様にして、記述情報２３１（動作記述）から記述解析情報２３２（ＲＴＬ記述）を生成する。ここでは、図７に示される組合せ回路を表す記述解析情報２３２が生成される。
【００３３】
又、記述情報解析部２１１は、例えば特許文献２に記載の方法によって、記述解析情報２３２におけるパス内の資源と、記述情報２３１における行番号とを対応付け、資源行番号対応情報２３３を生成する。ここでは、資源番号Ｅ１からＥ１４までの資源と、記述情報２３１における行番号とが対応付けられ、図８に示すような資源行番号対応情報２３３が生成される。例えば、資源番号Ｅ７のＭＵＸと行番号５及び７とが対応付けられ、資源番号Ｅ１３の比較器と行番号４とが対応付けられる。この際、資源と行番号との対応は、１対１や１対多に限らず記述情報２３１及び記述解析情報２３２に応じて様々な対応関係が成り立つ。
【００３４】
次に、パス解析部２１２は、記述解析情報２３２が示す組合せ回路におけるパス毎の遅延時間を算出し、算出結果を当該パスに対応付けたパス解析情報２３４を生成する（ステップＳ３）。図９にパス解析部２１２が生成したパス解析情報２３４の一例を示す。パス解析部２１２は、入力（始点）及び出力（終点）と、その間に存在する資源とによって特定したパスと、資源遅延面積対応情報２２を参照して算出した遅延時間とを対応付けて、パス解析情報２３４とする。例えば、図７に示されるｄ（Ｅ４）→比較器（Ｅ１３）→ＭＵＸ（Ｅ７）→加算器（Ｅ８）→ＭＵＸ（Ｅ２）→ｘ（Ｅ１４）というパスに対して、図３に示す資源遅延面積対応情報２２を用いて遅延時間を算出すると、遅延時間＝０＋０．５＋０．３×２＋０．５×ｌｏｇ２（８＋１）＋０．３×２＋０＝３．３となる（ただしＭ＝２ｗａｙ、Ｎ＝８ｂｉｔ）。更に、パス解析部２１２は、設計条件として設定された遅延時間条件や面積条件を用いて遅延違反のあるパスや面積違反を検出する。これにより、パス解析部２１２は、パス解析情報２３４に、遅延違反又は面積違反に関する情報を付加することで、特許文献２に記載されているような遅延レポート（図１５参照）を出力することができる。
【００３５】
一方、行遅延情報生成部２１３は、記述情報２３１における行毎の遅延情報の生成処理を実行する（ステップＳ４）。図１０を参照してステップＳ４における行遅延情報２３５の生成処理の動作の詳細を説明する。行遅延情報生成部２１３は、先ず、解析対象パスを選択する（ステップＳ４１）。通常、行遅延情報生成部２１３は、パス解析情報２３４を参照して、解析対象回路で最も遅延時間の大きい（遅延違反のある）クリティカルパスを解析対象パスとして選択する。
【００３６】
次に、解析対象パスにおける資源をパスの始点（入力変数）から順に抽出し、その資源に対応する遅延時間を、当該資源に対応する行番号に対応づける（ステップＳ４２）。パスの終点（出力変数）に至るまで、ステップ４２を繰り返す（ステップＳ４３Ｎｏ）。この際、１つの行番号に複数の資源が対応付けられている場合、対応する全ての資源による遅延時間が加算される。
【００３７】
図１１（ａ）〜図１１（ｃ）は、上述の行遅延情報２３５の生成処理の一例を示す図である。先ず、ステップＳ４１において、ｄ（Ｅ４）→比較器（Ｅ１３）→ＭＵＸ（Ｅ７）→加算器（Ｅ８）→ＭＵＸ（Ｅ２）→ｘ（Ｅ１４）がクリティカルパスとして選択される。行遅延情報生成部２１３は、選択したパスの始点から終点まで節をたどり、最初の節である比較器（Ｅ１３）を選択する。行遅延情報生成部２１３は、資源行番号対応情報２３３を参照して、比較器（Ｅ１３）に対応する記述情報２３１における行番号“４”を取得し、資源遅延面積対応情報２２を参照して、比較器による遅延時間“０．５”を取得する。行遅延情報生成部２１３は、行番号“４”と遅延時間“０．５”とを対応付ける（図１１（ａ）参照）。行遅延情報生成部２１３は、次の節であるＭＵＸ（Ｅ７）を選択し、ＭＵＸ（Ｅ７）がパスの終点であるかどうかを判定する。ＭＵＸ（Ｅ７）は終点ではないので、上述と同様にＭＵＸ（Ｅ７）に対応する行番号“５”及び“７”と遅延時間０．６とが対応付けられる（図１１（ｂ）参照）。次の節の加算器（Ｅ８）についても同様に遅延時間と行番号とを対応付ける。この際、行番号“５”及び“７”に既に対応付けられた遅延時間０．６に加算器による遅延時間１．６が加算され、行番号“５”及び“７”に対応する遅延時間は２．２０となる。以下、パスの終点まで同様の処理を繰り返し、行毎に遅延時間が対応付けられた行遅延情報２３５が生成される（図１１（ｃ）参照）。
【００３８】
パス解析情報２３４が生成されると、行面積情報生成部２１４によって、記述情報２３１における行毎の面積情報の生成処理が実行される（ステップＳ５）。図１２を参照してステップＳ５における行面積情報２３６の生成処理の動作の詳細を説明する。行面積情報生成部２１４は、解析対象回路（フリップフロップ、及びフリップフロップ間における組合せ回路）内の全ての資源に関し、資源行面積対応情報２２を参照して、記述情報２３１における行毎の面積を対応付ける（ステップＳ５１、ステップＳ５２Ｎｏ）。この際、１つの資源に複数の行番号が対応付けられている場合、その行番号の数で資源に対応する面積が除算され、その結果が行番号に対応付けられる。又、１つの行番号に複数の資源が対応付けられている場合、対応する全ての資源による面積（又は面積の除算結果）が加算される。
【００３９】
図１３（ａ）及び図１３（ｂ）は、上述の行面積情報２３６の生成処理の一例を示す図である。先ず行面積情報生成部２１４は、入力変数（Ｅ１）を選択し、資源行番号対応情報２３３を参照して、入力変数（Ｅ１）に対応する記述情報２３１における行番号“１”を取得する。又、資源遅延面積対応情報２２を参照して、入力変数による面積“０．０”を取得する。行面積情報生成部２１４は、行番号“１”と面積“０．０”とを対応付ける（図１３（ａ）参照）。同様に、他の資源（Ｅ２〜Ｅ１４）についても行毎の面積を加算し、図１３（ｂ）に示す行面積情報２３６が生成される。ここで、図８を参照して、ＭＵＸ（Ｅ７）及び加算器（Ｅ８）は、２つの行番号“５”及び“７”に対応付けられている。この場合、ＭＵＸによる面積に２を除算した値（５×Ｎ×Ｍ÷２）と、加算器による面積に２を除した値（４０×Ｎ÷２）が加算されて行番号“５”及び“５”に対応付けられる。例えばＭ＝２ｗａｙ、Ｎ＝８ｂｉｔのＭＵＸ、Ｎ＝８ｂｉｔの加算器が使用されている場合、ＭＵＸの面積５×８×２÷２＝４０と、加算器の面積４０×８÷２＝１６０とが加算された値“２００”が行番号“５”及び“５”の遅延時間として対応付けられる。
【００４０】
行遅延情報２３５や行面積情報２３６は出力装置１５に出力される。設計者は、設計対象回路の遅延修正を行なう際、行遅延情報２３５や行面積情報２３６を参照することで、記述情報２３１（ここでは、動作記述）において修正すべき行番号を容易に特定することができる。図１４から図１６を参照して、遅延修正箇所の特定方法に関し、従来技術（特許文献２参照）と本発明による設計支援装置１０との違いを説明する。尚、面積修正については遅延修正と同様であるので説明は省略する。
【００４１】
特許文献２に記載の方法では、図１４に示す動作記述が動作合成及び論理合成され、図１５に示す遅延レポートが出力される。遅延レポートにおける各インスタンスは、動作記述における行に対応付けられており、設計者がインスタンスを指定すると、対応する動作記述における行が強調表示される。遅延レポートによって、設計者は、遅延時間の大きいインスタンスを指定する。この際、指定するインスタンスは、所定の値より大きい遅延時間を発生するインスタンスや、そのインスタンスと関連が予想されるインスタンスである。このインスタンスの指定は、設計者の経験や技量に依るところが大きく、見当はずれのインスタンスを指定する場合がある。又、遅延レポート（ＲＴＬ記述）で修正対象となるインスタンスの数（行数）は、通常、膨大な数となることが多い。ここでは２９行のインスタンスが存在し、それぞれに遅延時間が対応付けられている。このため、この膨大な数のインスタンスから、適当な（遅延時間が大きい、又は遅延時間が大きいインスタンスに関連する）インスタンスを見つけ出すことは、容易ではない。
【００４２】
一方、本発明による設計支援装置１０によれば、図１４に示される動作記述を記述情報２３１として入力すると図１６に示される行遅延情報２３５が出力装置１５に出力される。行遅延情報２３５において行毎に対応付けられた遅延時間は、資源遅延面積対応情報２２に基づいて簡易的に算出されている。このため設計者は、遅延時間の大小関係を比較し易い。又、遅延時間の大きな行の動作記述に注目して修正対象及び修正方法を特定できるため、設計者の技量に関わらず同じ修正が期待できる。更に、動作記述と、対応する遅延時間の大きさとの関係によって、パスにおける資源の接続関係や数を容易に解析することができる。
【００４３】
図１６に示される例では、行番号“４”と“６”の遅延時間（遅延増加）が“１．００”で最も大きいため、設計者はこれらの行の動作記述を修正対象、又は修正方法の解析対象とする。ここでは、設計者は、これらの動作記述から本解析対象パスが通る乗算器が共有されていることを推測できる。又、遅延値１０行目の動作記述は、４行目又は６行目と同じ式（乗算）が記述されているが、対応する遅延時間は“０．８０”となっている。このため、４行目と６行目は、共有のためのマルチプレクサ（ＭＵＸ）が付いた乗算器であることが推測される。従って、４行目と６行目の乗算の共有を解除することでＭＵＸ分の遅延を改善できることがわかる。具体的な対策としては、動作合成におけるオプションや制約条件を変更して、この共有を解除する方法がある。
【００４４】
又、図１６の遅延時間情報２３５を参照すると、遅延増加の大きな原因は、乗算（４、６、１０行目）であり、この解析対象パスには、２つの乗算（４行目と６行目を共有した乗算器と、１０行目の乗算器）が存在することがわかる。このことから、４行目と６行目の乗算を、１０行目の乗算の１クロック前に実行するように変更して遅延を改善することも考えられる。具体的な対策としては、例えば、９行目と１０行目の間にクロック境界の記号（Ｗａｉｔ（）等）を追加する方法がある。
【００４５】
更にｉｆ…ｅｌｓｅ文による分岐には、プライオリティが付く場合がある。解析対象パスにプライオリティが関係している場合、遅延を改善するためにプライオリティが付かないｃａｓｅ文への変更が検討される。しかし、遅延時間情報２３５を参照すると、５行目と７行目に遅延時間がないため、ｉｆ…ｅｌｓｅ文のプライオリティはない、又は解析対象パスにプライオリティが無関係であることがわかる。
【００４６】
設計者は、遅延時間情報２３５を参照することで、以上のような遅延要因となる記述及び遅延改善方法を容易に特定することができる。従来技術によれば、ＲＴＬ記述の遅延レポートを参照して、遅延が大きいインスタンスを選択し、選択したインスタンスに対応して強調表示された動作記述を参照して修正要因を特定する。この際、複数（多数）の行が強調表示された場合、それらの関連性や、どの行がパスの遅延時間に最も影響しているかを特定することは困難である。本発明による設計支援装置によれば、動作記述において、パスの遅延時間に影響のある行番号を容易に特定できるため、設計者の技量に寄らず容易に遅延修正方法を特定することができる。
【００４７】
又、行遅延情報２３５及び行面積情報２３６は、資源遅延面積対応情報２２に基づいて算出されているため、資源の特性に応じた簡易的な値である。設計者は、行遅延情報２３５及び行面積情報２３６を参照して遅延修正や面積修正を行うことで、資源の特性に適した修正が可能となる。
【００４８】
２．第２の実施の形態
第２の実施の形態における回路設計支援装置１０は、設計者によって作成されたＲＴＬ記述において、遅延要因又は面積増大要因となる箇所の特定を容易にする。以下、図１７から図２２を参照して、本発明による回路設計支援装置１０の第２の実施の形態を詳細に説明する。以下では、第１の実施の形態と同様な構成には同様な符号を付して説明する。尚、本実施の形態におけるＲＴＬ記述は設計者によって作成されたＲＴＬ記述を一例に説明するが、これに限らず、動作合成されたＲＴＬ記述でも構わない。
【００４９】
（構成）
第２の実施の形態における回路設計支援装置１０の構成は、第１の実施の形態と同様であるが、回路解析プログラム２１の動作が第１の実施の形態と異なる。第２の実施の形態における回路解析プログラム２１は、ＲＴＬ記述を構文解析して回路要素の接続関係式をを出力する構文解析ツールを含む回路シミュレータである。図２を参照して、第２の実施の形態における回路解析プログラム２１は第１の実施の形態と同様に、ＣＰＵ１１によって実行されることで、記述情報解析部２１１、パス解析部２１２、行遅延情報生成部２１３、行面積情報生成部２１４の各機能を実現する。
【００５０】
第２の実施の形態における記述情報解析部２１１は、図１８に示すようなＲＴＬ記述が記述情報２３１として入力され、構文解析により、ＲＴＬ記述からＦＦと、ＦＦ間の組合せ回路とを抽出し、これらの回路要素と、回路要素間の接続関係式を記述解析情報２３２として出力する。又、記述情報解析部２１１は、記述情報２３１と記述解析情報２３２との対応関係を解析し、その結果を図２１に示すような資源行番号対応情報２３３として出力する。ＲＴＬ記述には、行毎に回路ブロック毎の動作に応じた論理式や入出力等を規定する命令コードが記述される。
【００５１】
以下では、記述解析情報２３２である回路要素及び回路要素の接続関係式を、図１９及び図２０に示すようなツリー構造グラフとして表現して説明する。ここでは、出力（フリップフロップＦＦ）を根とし、資源（回路要素、及び回路要素の接続関係式における演算子）を節とするツリー構造グラフとして表現する。尚、以下では出力（ＦＦ）も資源（節）として取り扱う。図１９は、出力ＯＵＴ１を根としたツリー構造グラフ、図２０は出力ＯＵＴ２を根としたツリー構造グラフである。本実施の形態における記述情報解析部２１１は、ツリー構造グラフにおける資源がＲＴＬ記述のどの行に対応しているかを解析し、その対応関係を図２１に示すような資源行番号対応情報２３３として出力する。
【００５２】
パス解析部２１２は、記述解析情報２３２が示す組合せ回路内の各パスの遅延時間やモジュールに対応する回路面積を算出し、遅延違反や面積違反の有無を判定する。この際、パス解析部２１２は、資源遅延面積対応情報２２を利用してパスの遅延時間や回路面積（パス解析情報２３４）を算出する。図１７を参照して、本実施の形態における資源遅延面積対応情報２２は、ツリー構造グラフにおける資源と、その資源による遅延時間や面積とを対応付けた情報である。資源遅延面積対応情報２２として設定される遅延時間や面積は、厳密な解析によって得られるものではなく、資源の特性に応じた簡易的な計算によって得られる遅延時間・面積であることが好ましい。例えば、資源が＆の場合、遅延時間は０．４、面積は５×Ｎ（Ｎはビット数）によって設定される。第１の実施の形態と同様に資源遅延面積対応情報２２は、回路設計支援装置１０に予め設定されていることが好ましい。又、設計対象回路や設計条件に応じて設定されることが好ましい。
【００５３】
行遅延情報生成部２１３は、資源行番号対応情報２３３とパス解析情報２３４とを利用して記述情報２３１における行番号毎の遅延時間を行遅延情報２３５として生成する。詳細には、先ず行遅延情報生成部２１３は、指定したパス内の資源に対応する記述情報２３１の行番号を特定する。そして、行遅延情報生成部２１３は、当該行番号に対応する全ての資源による遅延時間の合計を、当該行番号（に記載された命令コード）に対応する遅延時間として出力する。行遅延情報生成部２１３は、同様にして、指定したパス内の全ての資源に対応する行毎の遅延時間を算出し、これらの行番号と遅延時間とを対応づけて行遅延情報２３５として出力する。
【００５４】
行面積情報生成部２１４は、記述解析情報２３２と資源行番号対応情報２３３とを利用して記述情報２３１における行番号毎の面積を行面積情報２３６として生成する。詳細には、先ず行面積情報生成部２１４は、記述解析情報２３２内の資源に対応する記述情報２３１の行番号を特定する。そして、行面積情報生成部２１４は、当該行番号に対応する全ての資源による面積の合計を、当該行番号（に記載された命令コード）に対応する面積として出力する。行面積情報生成部２１４は記述情報２３１のモジュールに対応する記述解析情報２３２（ここでは図１９及び図２０に示すツリー構造グラフ）における全ての資源を抽出する。そしてこれらの資源に対応する行毎の面積を算出し、行面積情報２３６として出力する。
【００５５】
記述情報２３１や、回路解析プログラム２１を実行することで生成された記述解析情報２３２、資源行番号対応情報２３３、パス解析情報２３４、行遅延情報２３５、行面積情報２３６は、記憶装置１３の情報格納部２３に格納される。情報格納部２３に格納された各情報は、出力装置１５に出力されることで、設計者に利用され得る。
【００５６】
（動作）
図面を参照して、本発明による回路設計支援装置１０の第２の実施の形態における動作を説明する。第２の実施の形態では、情報格納部２３に記述情報２３１として動作合成されたＲＴＬ記述が記録されているものとする。以下では、一例として、設計対象回路の記述情報２３１が、図１８に示すＲＴＬ記述を含むものとして説明する。
【００５７】
図５を参照して、修正箇所特定支援処理に先立ち、設計対象の記述情報２３１に対応する行遅延情報２３５及び行面積情報２３６が既に存在する場合、行遅延情報２３５及び行面積情報２３６は初期化される（ステップＳ１）。ここでは、先の解析において計算された行遅延情報２３５内の行毎の遅延時間、及び行面積情報２３６における行毎の面積が消去される。
【００５８】
記述情報解析部２１１は、設計対象の記述情報２３１を解析し、記述解析情報２３２及び資源行番号対応情報２３３を生成する（ステップＳ２）。記述情報解析部２１１は、記述情報２３１（ＲＴＬ記述）を構文解析して、回路要素や回路要素の接続関係式を抽出して記述解析情報２３２を生成する。ここでは、図１９や図２０に示されるツリー構造グラフで表現可能な回路要素や回路要素の接続関係式が記述解析情報２３２として生成される。
【００５９】
又、記述情報解析部２１１は、記述解析情報２３２におけるパス内の資源（回路要素及び回路要素の接続関係式における演算子）と、記述情報２３１（ＲＴＬ記述）における行番号とを対応付け、資源行番号対応情報２３３を生成する。ここでは、節番号Ｆ１からＦ２９までの資源と、記述情報２３１における行番号とが対応付けられ、図２１に示すような資源行番号対応情報２３３が生成される。例えば、節番号Ｆ３の＆と行番号１０とが対応付けられ、節番号Ｆ１１の＋と行番号７とが対応付けられる。この際、資源と行番号との対応は、１対１や１対多に限らず記述情報２３１及び記述解析情報２３２に応じて様々な対応関係が成り立つ。
【００６０】
次に、パス解析部２１２は、記述解析情報２３２が示す回路ブロックにおけるパス毎の遅延時間を算出し、算出結果を当該パスに対応付けたパス解析情報２３４を生成する（ステップＳ３）。ここで生成されるパス解析情報２３４は、図２２に示すように、入力（始点）及び出力（終点）によって特定したパスと、資源遅延面積対応情報２２を参照して算出した遅延時間とが対応付けられた情報である。更に、パス解析部２１２は、設計条件として設定された遅延時間条件を用いて遅延違反のあるパスを検出する。これにより、パス解析部２１２は、パス解析情報２３４に、遅延違反に関する情報を付加した遅延レポートを作成する。
【００６１】
パス解析情報２３４が生成されると、行遅延情報生成部２１３によって、記述情報２３１における行毎の遅延情報の生成処理が実行される（ステップＳ４）。行遅延情報生成部は、第１の実施の形態と同様に行遅延情報２３５を生成する（図１０参照）。
【００６２】
図２３（ａ）から図２３（ｃ）は、第２の実施の形態における行遅延情報２３５の生成処理の一例を示す図である。以下では、ＯＵＴ１を根とする回路ブロックについて行遅延情報２３５の生成処理を説明する。先ず、ステップＳ４１において、例えば、Ａ（Ｆ１６）→＋（Ｆ１１）→｜（Ｆ６）→＆（Ｆ３）→｜（Ｆ２）→ＯＵＴ１（Ｆ１）がクリティカルパスとして選択される。行遅延情報生成部２１３は、選択したパスの始点から終点まで節をたどり、最初の節である＋（Ｆ１１）を選択する。行遅延情報生成部２１３は、資源行番号対応情報２３３を参照して、＋（Ｆ１１）に対応する記述情報２３１における行番号“７”を取得し、資源遅延面積対応情報２２を参照して、＋に対応する遅延時間“０．５×ｌｏｇ２（Ｎ＋１）”を取得する。ここでＮ＝８ｂｉｔである場合、行遅延情報生成部２１３は、行番号“７”と遅延時間“０．５×ｌｏｇ２（８＋１）＝１．６”とを対応付ける（図２３（ａ）参照）。行遅延情報生成部２１３は、次の節である｜（Ｆ６）を選択し、｜（Ｆ６）がパスの終点であるかどうかを判定する。｜（Ｆ６）は終点ではないので、上述と同様に｜（Ｆ６）に対応する行番号“１１”と遅延時間０．５とが対応付けられる（図２３（ｂ）参照）。次の節の＆（Ｆ３）についても同様に遅延時間と行番号とを対応付ける。この際、“１０”に既に対応付けられた遅延時間“０．５”に＆による遅延時間“０．４”が加算される。以下、パスの終点まで同様の処理を繰り返し、行毎に遅延時間が対応付けられた行遅延情報２３５が生成される（図２３（ｃ）参照）。図２０に示すＯＵＴ２を根とした回路ブロックについても同様に、クリティカルパスにおける行遅延情報２３５が生成される。
【００６３】
一方、行面積情報生成部２１４は、記述情報２３１における行毎の面積情報の生成処理を実行する（ステップＳ５）。図１２を参照してステップＳ５における行面積情報２３６の生成処理の動作の詳細を説明する。行面積情報生成部２１４は、解析対象回路ブロック（ツリー構造グラフ）内の全ての資源に関し、資源行面積対応情報２２を参照して、記述情報２３１における行毎の面積を対応付ける（ステップＳ５１、ステップＳ５２Ｎｏ）。この際、１つの資源に複数の行番号が対応付けられている場合、その行番号の数で資源に対応する面積が除算され、その結果が行番号に対応付けられる。又、１つの行番号に複数の資源が対応付けられている場合、対応する全ての資源による面積（又は面積の除算結果）が加算される。
【００６４】
図２４（ａ）及び図２４（ｂ）は、上述の行面積情報２３６の生成処理の一例を示す図である。先ず行面積情報生成部２１４は、根であるＯＵＴ１（Ｆ１）を選択し、資源行番号対応情報２３３を参照して、ＯＵＴ１（Ｆ１）に対応する行番号“５”を取得する。又、資源遅延面積対応情報２２を参照して、ＯＵＴ１（フリップフロップＦＦ）による面積“３０×８＝２４０”を取得する（ただしＮ＝８ｂｉｔ）。行面積情報生成部２１４は、行番号“５”と面積“２４０”とを対応付ける（図２４（ａ）参照）。同様に、他の資源（Ｆ２〜Ｆ２３）についても行毎の面積を加算する。又、ＯＵＴ２を根とするツリー構造グラフに関しても同様に行毎の面積を更に加算し、図２４（ｂ）に示す行面積情報２３６が生成される。例えば、行番号“５”には、ＯＵＴ１（Ｆ１）及びＯＵＴ２（Ｆ２４）が対応しており、面積２４０＋２４０＝４８０が行番号“５”に対応付けられる。他の行番号についても同様に面積が加算される。
【００６５】
以上のように、第２の実施の形態における回路設計支援装置１０によって、ＲＴＬ記述における行毎の遅延時間及び面積を行遅延情報２３５及び行面積情報２３６として出力することができる。行遅延情報２３５及び行面積情報２３６は、資源遅延面積対応情報２２に基づいて算出されているため、資源の特性に応じた簡易的な値である。設計者は、行遅延情報２３５及び行面積情報２３６を参照して遅延修正や面積修正を行うことで、資源の特性に適した修正が可能となる。
【００６６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１の実施の形態で用いる遅延レポートに、第２の実施の形態で生成された行遅延情報２３６を用いても良い。これにより、更に資源の特性を考慮した遅延修正が可能となる。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明による回路設計支援装置の構成を示す構成図である。
【図２】図２は、本発明による回路解析プログラムの実施の形態における構成を示す図である。
【図３】図３は、本発明による資源遅延面積情報の第１の実施の形態における一例を表す図である。
【図４】図４は、本発明に係る情報格納部に格納される各種情報を示す図である。
【図５】図５は、本発明による行遅延情報及び行面積情報の生成処理の動作を示すフロー図である。
【図６】図６は、本発明による回路設計支援装置に入力される記述情報の第１の実施の形態における一例を示す図である。
【図７】図７は、本発明による記述解析情報の第１の実施の形態における一例を示す図である。
【図８】図８は、本発明による資源行番号対応情報の第１の実施の形態における一例を示す図である。
【図９】図９は、本発明によるパス解析情報の第１の実施の形態における一例を示す図である。
【図１０】図１０は、本発明による行遅延情報の生成処理の動作を示すフロー図である。
【図１１】図１１（ａ）、（ｂ）、（ｃ）は、本発明による行遅延情報の生成過程の第１の実施の形態における一例を示す図である。
【図１２】図１２は、本発明による行面積情報の生成処理の動作を示すフロー図である。
【図１３】図１３（ａ）、（ｂ）は、本発明による行面積情報の生成過程の第１の実施の形態における一例を示す図である。
【図１４】図１４は、本発明と従来技術との比較のための動作記述の一例を示す図である。
【図１５】図１５は、従来技術による遅延レポートの一例を示す図である。
【図１６】図１６は、本発明による行遅延情報の一例を示す図である。
【図１７】図１７は、本発明による資源行番号対応情報の第２の実施の形態における一例を示す図である。
【図１８】図１８は、本発明による記述情報の第２の実施の形態における一例を示す図である。
【図１９】図１９は、本発明による記述解析情報の第２の実施の形態における一例を示す図である。
【図２０】図２０は、本発明による記述解析情報の第２の実施の形態における一例を示す図である。
【図２１】図２１は、本発明による資源行番号対応情報の第２の実施の形態における一例を示す図である。
【図２２】図２２は、本発明によるパス解析情報の第２の実施の形態における一例を示す図である。
【図２３】図２３（ａ）、（ｂ）、（ｃ）は、本発明による行遅延情報の第２の実施の形態における生成過程の一例を示す図である。
【図２４】図２４（ａ）、（ｂ）は、本発明による行面積情報の生成過程の第２の実施の形態における一例を示す図である。
【符号の説明】
【００６８】
１０：回路設計支援装置
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
２１：回路解析プログラム
２２：資源遅延面積対応情報
２３：情報格納部
２１１：記述情報解析部
２１２：パス解析部
２１３：行遅延情報生成部
２１４：行面積情報生成部
２３１：記述情報
２３２：記述解析情報
２３３：資源行番号対応情報
２３４：パス解析情報
２３５：行遅延情報
２３６：行面積情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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