(57)【要約】【課題】半導体記憶装置を備える電子装置であって、ストローブ周期が短くなっても、データのやりとりを確実に行うことができるようにした電子装置を提供する。【解決手段】ストローブ信号として相補ストローブ信号ＱＳOUT、／ＱＳOUT、ＱＳIN、／ＱＳINを使用し、相補ストローブ信号ＱＳOUT、／ＱＳOUT、ＱＳIN、／ＱＳINの立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブの確定時間を一定時間とし、データＤＱOUT、ＤＱINの確定時間を一定とする。【選択図】図１
2008112565.tif 000002
【特許請求の範囲】
【請求項１】
正相クロック信号と該正相クロック信号と逆相関係にある逆相クロック信号を受け、正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
各々メモリセルアレイを含んでいる複数バンクと、
該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、
該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、
該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、
該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、
該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、
該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、
を有することを特徴とするダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項２】
前記正相出力ストローブ信号及び前記逆相出力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第１プリアンブル時間とされ、この時間、前記正相出力ストローブ信号はロウレベル、前記逆相出力ストローブ信号はハイレベルであり、
前記第１プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項１記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項３】
前記正相入力ストローブ信号及び前記逆相入力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第２プリアンブル時間とされ、この時間、前記正相入力ストローブ信号はロウレベル、前記逆相入力ストローブ信号はハイレベルであり、
前記第２プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項１又は２記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項４】
内部クロックに応答してデータイネーブル信号を保持するラッチ回路を更に有し、
前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
ことを特徴とする請求項１乃至３のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項５】
前記ストローブ出力バッファは、１つの内部出力ストローブ信号から前記正相出力ストローブ信号と前記逆相出力ストローブ信号とを生成する
ことを特徴とする請求項１乃至４のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項６】
前記ストローブ入力バッファは、前記正相入力ストローブ信号と前記逆相入力ストローブ信号とから１つの内部入力ストローブ信号を生成する
ことを特徴とする請求項１乃至５のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項７】
前記データ入力バッファは前記内部入力ストローブ信号に同期して前記複数個のライトデータをラッチする
ことを特徴とする請求項６記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項８】
前記リードデータ及び前記ライトデータのデータ数を設定する
ことを特徴とする請求項１乃至７のいずれか一項に記載のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ。
【請求項９】
半導体記憶装置と、
コントローラチップと、
正相クロック信号を伝送する正相クロック信号線と、
該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、
該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、
該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、
該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、
該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、
該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線と
から構成される電子装置であり、
該半導体記憶装置は、
前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリであって、
前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、
各々メモリセルアレイを含んでいる複数バンクと、
該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、
該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、
該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、
該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、
該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、
該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、
を有するダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリである
ことを特徴とする電子装置。
【請求項１０】
前記正相出力ストローブ信号及び前記逆相出力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間をプリアンブル時間とされ、この時間、前記正相出力ストローブ信号はロウレベル、前記逆相出力ストローブ信号はハイレベルであり、
前記プリアンブル時間前において、前記正相出力ストローブ信号及び前記逆相出力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項９記載の電子装置。
【請求項１１】
前記正相入力ストローブ信号及び前記逆相入力ストローブ信号の開始を示す先頭のクロスポイントの前の一定期間を第２プリアンブル時間とされ、この時間、前記正相入力ストローブ信号はロウレベル、前記逆相入力ストローブ信号はハイレベルであり、
前記第２プリアンブル時間前において、前記正相入力ストローブ信号及び前記逆相入力ストローブ信号はともに、フローティング状態である
ことを特徴とする請求項９又は１０記載の電子装置。
【請求項１２】
内部クロックに応答してデータイネーブル信号を保持するラッチ回路を更に有し、
前記データイネーブル信号は、前記ラッチ回路で保持されるとともに、前記データ出力バッファと前記ストローブ出力バッファを活性化する
ことを特徴とする請求項９乃至１１のいずれか一項に記載の電子装置。
【請求項１３】
前記ストローブ出力バッファは、１つの内部出力ストローブ信号から前記正相出力ストローブ信号と前記逆相出力ストローブ信号とを生成する
ことを特徴とする請求項９乃至１２のいずれか一項に記載の電子装置。
【請求項１４】
前記ストローブ入力バッファは、前記正相入力ストローブ信号と前記逆相入力ストローブ信号とから１つの内部入力ストローブ信号を生成する
ことを特徴とする請求項９乃至１３のいずれか一項に記載の電子装置。
【請求項１５】
前記データ入力バッファは前記内部入力ストローブ信号に同期して前記複数個のデータをラッチする
ことを特徴とする請求項１４記載の電子装置。
【請求項１６】
前記リードデータ及び前記ライトデータのデータ数を設定する
ことを特徴とする請求項９乃至１５のいずれか一項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置を備える電子装置、及び、ダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリに関する。
【背景技術】
【０００２】
図１５は従来の電子装置の一例の一部分を示す回路図である。図１５中、１はクロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作する従来のダブル・データ・レート・シンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、ＤＤＲ−ＳＤＲＡＭという）の一例であり、この電子装置は、同一構成の複数のＤＤＲ−ＳＤＲＡＭと、これら複数のＤＤＲ−ＳＤＲＡＭをコントロールするコントロールチップとを備えているものである。
【０００３】
また、２は正相クロック信号ＣＬＫを伝送する正相クロック信号線、３は正相クロック信号ＣＬＫと逆相関係にある逆相クロック信号／ＣＬＫを伝送する逆相クロック信号線、４はコマンド信号を伝送するコマンドバス、５はロウアドレス信号及びコラムアドレス信号を伝送するアドレスバス、６はデータを伝送するデータバスである。
【０００４】
また、７はＤＤＲ−ＳＤＲＡＭ１等のＤＤＲ−ＳＤＲＡＭから出力データＤＱOUTと共に出力される出力データＤＱOUTの取り込みタイミングを知らせる出力ストローブ信号ＱＳOUTをコントロールチップに伝送し、コントロールチップから入力データＤＱINと共に出力される入力データＤＱINの取り込みタイミングを知らせる入力ストローブ信号ＱＳINをＤＤＲ−ＳＤＲＡＭ１等のＤＤＲ−ＳＤＲＡＭに伝送するストローブ信号線である。
【０００５】
図１６はＤＤＲ−ＳＤＲＡＭ１の要部を示す回路図であり、図１６中、９はコマンドバス４を伝送されてくるコマンド信号を入力するためのコマンドバッファ、１０はコマンドバッファ９から出力されるコマンド信号をデコードするコマンドデコーダ、１１はコマンドデコーダ１０から出力されるコマンドデコード信号を入力してコマンドの内容に従って内部回路を制御するコントローラである。
【０００６】
また、１２はアドレスバス５を伝送されてくるロウアドレス信号及びコラムアドレス信号を入力するためのアドレスバッファ、１３−１、１３−ｍはアドレスバッファ１２から出力されるロウアドレス信号及びコラムアドレス信号をラッチするアドレスラッチである。
【０００７】
また、１４−１、１４−ｍはバンクであり、バンク１４−１において、１５−１はメモリセルが配列されたメモリセルアレイ、１６−１はアドレスラッチ１４−１にラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。
【０００８】
また、１７−１は選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、１８−１はアドレスラッチ１３−１にラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。
【０００９】
また、バンク１４−ｍにおいて、１５−ｍはメモリセルが配列されたメモリセルアレイ、１６−ｍはアドレスラッチ１３−ｍにラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。
【００１０】
また、１７−ｍは選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、１８−ｍはアドレスラッチ１３−ｍにラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。
【００１１】
また、１９−１はバンク１４−１からコアデータバスＣＤＢ１に出力されたリードデータを増幅するデータバスバッファ、２０−１はコアデータバスＣＤＢ１にライトデータを出力するためのライトバッファである。
【００１２】
また、１９−ｍはバンク１４−ｍからコアデータバスＣＤＢｍに出力されたリードデータを増幅するデータバスバッファ、２０−ｍはコアデータバスＣＤＢｍにライトデータを出力するためのライトバッファである。
【００１３】
また、ＤＢは周辺データバス、２１は出力データＤＱOUTを外部に出力するためのデータ出力バッファ、２２は外部から並列Ｎビット構成の入力データＤＱINを入力するためのデータ入力バッファである。
【００１４】
また、２３は出力ストローブ信号ＱＳOUTを出力するストローブ出力バッファ、２４は入力ストローブ信号ＱＳINを入力して入力データＤＱINの取り込みタイミングを制御するストローブ入力バッファである。
【００１５】
図１７はＤＤＲ−ＳＤＲＡＭ１からのデータ出力時における相補クロック信号ＣＬＫ、／ＣＬＫと、出力ストローブ信号ＱＳOUTと、出力データＤＱOUTとの関係を示す波形図である。
【００１６】
図１７中、tCKQSはクロック信号ＣＬＫと逆相クロック信号／ＣＬＫとのクロスポイントからのＱＳアクセス時間（QS Access Time from CLK//CLK）、tQSPREはＱＳプリアンブル時間（QS Preamble Time）、tQSPSTはＱＳポストアンブル時間（QS Postamble Time）である。
【００１７】
また、tQSQはストローブ信号ＱＳからの出力データ・スキュー（Data Output Skew from QS）、tACはクロック信号ＣＬＫと逆相クロック信号／ＣＬＫとのクロスポイントからのデータ・アクセス時間（Data Access Time from CLK//CLK）、tDVは出力データ確定時間（Data Output Valid Time）である。
【００１８】
図１８はＤＤＲ−ＳＤＲＡＭ１へのデータ入力時における相補クロック信号ＣＬＫ、／ＣＬＫと、入力ストローブ信号ＱＳINと、入力データＤＱINとの関係を示す波形図である。
【００１９】
図１８中、tDHはストローブ信号ＱＳからの入力データ・セットアップ時間（ Data Input set up time from QS）、tDSはストローブ信号ＱＳからの入力データ・ホールド時間（Data Input hold time from QS）である。
【００２０】
この電子装置は、データバス６と同じ環境を持ったストローブ信号線７を設け、ＤＤＲ−ＳＤＲＡＭから出力データＤＱOUTと共に出力ストローブ信号ＱＳOUTを伝送し、出力ストローブ信号ＱＳOUTから見た出力データＤＱOUTの確定時間を一定とし、コントロールチップによる出力データＤＱOUT の受け取りの容易化を図ると共に、コントロールチップから入力データＤＱINと共に入力ストローブ信号ＱＳINを伝送し、入力ストローブ信号ＱＳINから見た入力データＤＱINの確定時間を一定とし、ＤＤＲ−ＳＤＲＡＭによる入力データＤＱINの受け取りの容易化を図るというものである。
【特許文献１】特開平７−２４４９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、ストローブ信号ＱＳOUT、ＱＳINの立ち上がり時間と立ち下がり時間とが異なると、ストローブ周期が一定とならず、このため、データＤＱOUT、ＤＱINの確定時間が一定とならず、データＤＱOUT、ＤＱINの取り込みのタイミングが取りにくく、ストローブ周期が短くなると、たとえば、ストローブ周期が４ｎｓ以下となると、データＤＱOUT、ＤＱINのやりとりが不確実になるおそれがあるという問題点があった。
【００２２】
本発明は、かかる点に鑑み、半導体記憶装置を有する電子装置であって、ストローブ周期が短くなっても、データのやりとりを確実に行うことができるようにした電子装置、及び、このような電子装置に使用することができるＤＤＲ−ＳＤＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の電子装置は、半導体記憶装置と、コントローラチップと、正相クロック信号を伝送する正相クロック信号線と、該正相クロック信号と逆相関係にある逆相クロック信号を伝送する逆相クロック信号線と、該半導体記憶装置と該コントローラチップ間において、コマンド信号を伝送するコマンドバスと、該半導体記憶装置と該コントローラチップ間において、ロウアドレス信号及びコラムアドレス信号を伝送するアドレスバスと、該半導体記憶装置と該コントローラチップ間において、データを伝送するデータバスと、該半導体記憶装置と該コントローラチップ間において、正相ストローブ信号を伝送する正相ストローブ信号線と、該半導体記憶装置と該コントローラチップ間において、逆相ストローブ信号を伝送する逆相ストローブ信号線とから構成される電子装置であり、該半導体記憶装置は、前記正相クロック信号と前記逆相クロック信号を受け、前記正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するＤＤＲ−ＳＤＲＡＭであって、前記コントローラチップから前記コマンドバスを介して入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、各々メモリセルアレイを含んでいる複数バンクと、該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして前記データバスを介して前記コントローラチップへ出力するデータ出力バッファと、該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップへ出力するストローブ出力バッファと、該ライトモード時に、シリアルに入力される複数個のライトデータを前記データバスを介して前記コントローラチップから入力するデータ入力バッファと、該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が、前記正相ストローブ信号線及び前記逆相ストローブ信号線を介して前記コントローラチップから入力されるストローブ入力バッファと、該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、を有するＤＤＲ−ＳＤＲＡＭであるというものである。
【００２４】
本発明のＤＤＲ−ＳＤＲＡＭは、正相クロック信号と該正相クロック信号と逆相関係にある逆相クロック信号を受け、正相クロック信号の立ち上がりエッジ及び立ち下がりエッジに同期して動作するＤＤＲ−ＳＤＲＡＭであって、外部から入力されるコマンド信号をデコードし、リードモードかライトモードかを決定するコマンドデコーダと、各々メモリセルアレイを含んでいる複数バンクと、該リードモード時に、該複数バンクのうち選択されたバンクから読み出された複数個のパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、該リードモード時に、該パラレル／シリアル変換回路からのシリアルデータを受け、リードデータとして外部へ出力するデータ出力バッファと、該リードモード時に、正相出力ストローブ信号と該正相出力ストローブ信号と逆相関係にある逆相出力ストローブ信号とのクロスポイントが該リードデータのエッジポイントに同期するように該正相出力ストローブ信号と該逆相出力ストローブ信号を出力するストローブ出力バッファと、該ライトモード時に、シリアルに入力される複数個のライトデータを外部から入力するデータ入力バッファと、該ライトモード時に、正相入力ストローブ信号と該正相入力ストローブ信号と逆相関係にある逆相入力ストローブ信号とのクロスポイントが該ライトデータのセンタポイントに同期するように該正相入力ストローブ信号と該逆相入力ストローブ信号が入力されるストローブ入力バッファと、該ライトモード時に、該データ入力バッファからのシリアルデータをパラレルデータに変換し、該複数バンクのうち選択されたバンクに該パラレルデータを転送するシリアル／パラレル変換回路と、を有するものである。
【発明の効果】
【００２５】
本発明の電子装置によれば、出力ストローブ信号として相補出力ストローブ信号を使用するとしているので、相補出力ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補出力ストローブ信号の周期（相補出力ストローブ信号のクロスポイント間の時間）は一定となる。したがって、出力データの確定時間（確定幅）を一定とすることができる。
【００２６】
また、入力ストローブ信号として相補入力ストローブ信号を使用するとしているので、相補入力ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補入力ストローブ信号の周期（相補入力ストローブ信号のクロスポイント間の時間）は一定となる。したがって、入力データの確定時間（確定幅）を一定とすることができる。
【００２７】
このように、本発明の電子装置によれば、ストローブ信号として、相補ストローブ信号を使用するとしたことにより、相補ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブ周期を一定とし、データの確定時間を一定とすることができるので、ストローブ周期が短くなっても、データのやりとりを確実に行うことができる。
【００２８】
本発明のＤＤＲ−ＳＤＲＡＭによれば、ストローブ出力バッファとして、相補出力ストローブ信号を出力するストローブ出力バッファを有すると共に、ストローブ入力バッファとして、相補入力ストローブ信号を入力して入力データの取り込みを制御するストローブ入力バッファを有しているので、本発明の電子装置に使用することができる。
【００２９】
このように、本発明のＤＤＲ−ＳＤＲＡＭによれば、ストローブ信号として、相補ストローブ信号を使用するとしたことにより、相補ストローブ信号の立ち上がり時間と立ち下がり時間とが異なる場合であっても、ストローブ周期を一定とし、データの確定時間を一定とすることができるので、ストローブ周期が短くなっても、データのやりとりを確実に行うことができる。
【発明を実施するための最良の形態】
【００３０】
以下、図１〜図１４を参照して、本発明の電子装置の一実施形態及び本発明のＤＤＲ−ＳＤＲＡＭの一実施形態について説明する。
【００３１】
図１は本発明の電子装置の一実施形態の一部分を示すブロック回路図である。図１中、２６はＤＤＲ−ＳＤＲＡＭの一種であるファースト・サイクル・ランダム・アクセス・メモリ（以下、ＦＣＲＡＭという）であり、本発明のＤＤＲ−ＳＤＲＡＭの一実施形態である。本発明の電子装置の一実施形態は、同一構成の複数のＦＣＲＡＭと、これら複数のＦＣＲＡＭをコントロールするコントロールチップとを備えているものである。
【００３２】
また、２７は正相クロック信号ＣＬＫを伝送する正相クロック信号線、２８は正相クロック信号ＣＬＫと逆相関係にある逆相クロック信号／ＣＬＫを伝送する逆相クロック信号線、２９はコマンド信号を伝送するコマンドバス、３０はロウアドレス信号及びコラムアドレス信号を伝送するアドレスバス、３１はデータを伝送するデータバスである。
【００３３】
また、３２はＦＣＲＡＭ２６等から出力データＤＱOUTと共に出力される出力データＤＱOUTの取り込みタイミングを知らせる正相出力ストローブ信号ＱＳOUTをコントロールチップに伝送し、コントロールチップから入力データＤＱINと共に出力される入力データＤＱINの取り込みタイミングを知らせる正相入力ストローブ信号ＱＳINをＦＣＲＡＭ２６等に伝送する正相ストローブ信号線である。
【００３４】
また、３３はＦＣＲＡＭ２６等から出力される正相出力ストローブ信号ＱＳOUTと逆相関係にある逆相出力ストローブ信号／ＱＳOUTをコントロールチップに伝送し、コントロールチップから出力される正相入力ストローブ信号ＱＳINと逆相関係にある逆相入力ストローブ信号／ＱＳINをＦＣＲＡＭ２６等に伝送する逆相ストローブ信号線である。
【００３５】
図２はＦＣＲＡＭ２６の要部を示す回路図であり、図２中、３５はコマンドバス２９を伝送されてくるコマンド信号を入力するためのコマンドバッファ、３６はコマンドバッファ３５から出力されるコマンド信号をデコードするコマンドデコーダである。
【００３６】
また、３７はアドレスバス３０を伝送されてくるロウアドレス信号及びコラムアドレス信号を入力するためのアドレスバッファ、３８−１、３８−ｍはアドレスバッファ３７から出力されるロウアドレス信号及びコラムアドレス信号をラッチするアドレスラッチである。
【００３７】
また、３９−１、３９−ｍはバンクであり、バンク３９−１において、４０−１はメモリセルが配列されたメモリセルアレイ、４１−１はアドレスラッチ３８−１にラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。
【００３８】
また、４２−１は選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、４３−１はアドレスラッチ３８−１にラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。
【００３９】
また、４４−１はコマンドデコーダ３６から出力されるコマンドデコード信号を入力してコマンドの内容に従ってコラムデコーダ４３−１やセンスアンプ列４２−１等を制御するアクティブ・プリコントローラである。
【００４０】
また、バンク３９−ｍにおいて、４０−ｍはメモリセルが配列されたメモリセルアレイ、４１−ｍはアドレスラッチ３８−ｍにラッチされたロウアドレス信号をデコードしてワード線の選択を行うロウデコーダである。
【００４１】
また、４２−ｍは選択されたワード線によって選択されたメモリセルから読み出されたデータを増幅するセンスアンプが配列されたセンスアンプ列、４３−ｍはアドレスラッチ３８−ｍにラッチされたコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダである。
【００４２】
また、４４−ｍはコマンドデコーダ３６から出力されるコマンドデコード信号を入力してコマンドの内容に従ってコラムデコーダ４３−ｍやセンスアンプ列４２−ｍ等を制御するアクティブ・プリコントローラである。
【００４３】
なお、ＦＣＲＡＭ２６は、例えば、バースト長を複数に設定することができ、このようにされた場合には、リード時、選択されたバンクから複数個のデータが並列して読み出されるように動作し、ライト時、複数個のパラレルデータを選択されたバンクに書き込むことができるように構成されているものである。
【００４４】
また、４５−１はバンク３９−１からコアデータバスＣＤＢ１に出力されたリードデータを増幅するデータバスバッファ、４６−１はコアデータバスＣＤＢ１にライトデータを出力するためのライトバッファである。
【００４５】
また、４５−ｍはバンク３９−ｍからコアデータバスＣＤＢｍに出力されたリードデータを増幅するデータバスバッファ、４６−ｍはコアデータバスＣＤＢｍにライトデータを出力するためのライトバッファである。
【００４６】
また、４７は選択されたバンクに対応するデータバスバッファから伝送されてくるパラレルデータをシリアル化するパラレル／シリアル変換回路、４８はパラレル／シリアル変換回路４７から出力されるシリアル化された並列Ｎビット構成の出力データＤＱOUT１〜ＤＱOUTＮを外部に出力するためのデータ出力バッファである。
【００４７】
また、４９は外部から並列Ｎビット構成の入力データＤＱIN１〜ＤＱINＮを入力するためのデータ入力バッファ、５０はデータ入力バッファ４９から出力される並列Ｎビット構成の入力データＤＱIN１〜ＤＱINＮのそれぞれをパラレル化するシリアル／パラレル変換回路である。
【００４８】
また、５１は正相出力ストローブ信号ＱＳOUTを正相ストローブ信号線３２に出力し、逆相出力ストローブ信号／ＱＳOUTを逆相ストローブ信号線３３に出力するストローブ出力バッファである。
【００４９】
また、５２は正相ストローブ信号線３２を伝送されてくる正相入力ストローブ信号ＱＳIN及び逆相ストローブ信号線３３を伝送されてくる逆相入力ストローブ信号／ＱＳINを入力するストローブ入力バッファである。
【００５０】
図３はデータ出力バッファ４８及びストローブ出力バッファ５１の構成を示す回路図である。図３中、ｍＣＬＫは内部クロック、ＤＥはデータイネーブル信号、ｍＤＱOUT１、ｍＤＱOUT２、ｍＤＱOUTＮは内部出力データ、ｍＱＳOUTは内部出力ストローブ信号である。
【００５１】
また、データ出力バッファ４８において、５４、５５は内部クロック信号ｍＣＬＫにオン、オフが制御されるｎＭＯＳトランジスタ、５６は内部クロック信号ｍＣＬＫを反転するインバータ、５７、５８はインバータ５６の出力によりオン、オフが制御されるｐＭＯＳトランジスタである。
【００５２】
また、５９はデータイネーブル信号ＤＥをラッチするインバータ６０、６１からなるラッチ回路、６２はラッチ回路５９の出力をラッチするインバータ６３、６４からなるラッチ回路である。
【００５３】
また、６５−１は内部出力データｍＤＱOUT１とラッチ回路６２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、６５−２は内部出力データｍＤＱOUT２とラッチ回路６２の出力とをＮＡＮＤ処理するＮＡＮＤ回路、６５−Ｎは内部出力データｍＤＱOUTＮとラッチ回路６２の出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
【００５４】
また、６６−１、６６−２、６６−Ｎは、それぞれ、ＮＡＮＤ回路６５−１、６５−２、６５−Ｎの出力を反転増幅して出力データＤＱOUT１、ＤＱOUT２、ＤＱOUTＮを出力するスリーステートインバータである。
【００５５】
また、ストローブ出力バッファ５１において、６７は内部出力ストローブ信号ｍＱＳOUTとデータイネーブル信号ＤＥとをＮＡＮＤ処理するＮＡＮＤ回路、６８は内部出力ストローブ信号ｍＱＳOUTを反転するインバータ、６９はインバータ６８の出力とデータイネーブル信号ＤＥとをＮＡＮＤ処理するＮＡＮＤ回路である。
【００５６】
また、７０はＮＡＮＤ回路６７の出力を反転増幅して正相出力ストローブ信号ＱＳOUTを出力するスリーステートインバータ、７１はＮＡＮＤ回路６９の出力を反転増幅して逆相出力ストローブ信号／ＱＳOUTを出力するスリーステートインバータである。
【００５７】
このように構成されたデータ出力バッファ４８及びストローブ出力バッファ５１においては、データイネーブル信号ＤＥ＝Ｈレベルとなり、内部クロックｍＣＬＫ＝Ｈレベルとなると、ストローブ出力バッファ５１においては、ＮＡＮＤ回路６７、６９が活性化され、内部出力ストローブ信号ｍＱＳOUTに対応した相補出力ストローブ信号ＱＳOUT、／ＱＳOUTが出力される。
【００５８】
また、データ出力バッファ４８においては、ラッチ回路５９の出力＝Ｌレベル、ラッチ回路６２の出力＝Ｈレベルとなり、ＮＡＮＤ回路６５−１〜６５−Ｎが活性化され、内部出力データｍＤＱOUT１〜ｍＤＱOUTＮに対応した出力データＤＱOUT１〜ＤＱOUTＮが出力されることになる。
【００５９】
図４はデータ入力バッファ４９及びストローブ入力バッファ５２の構成を示す回路図である。図４中、ストローブ入力バッファ５２において、７３、７４はストローブクロックＱＳ−ＣＬＫを生成するための差動アンプであり、差動アンプ７３は、正相入力端子に正相入力ストローブ信号ＱＳINが入力され、逆相入力端子に逆相入力ストローブ信号／ＱＳINが入力され、差動アンプ７４は、正相入力端子に逆相入力ストローブ信号／ＱＳINが入力され、逆相入力端子に正相入力ストローブ信号ＱＳINが入力される。
【００６０】
また、データ入力バッファ４９において、７５−１、７５−２、７５−Ｎはストローブ入力バッファ５２から出力されるストローブクロックＱＳ−ＣＬＫに同期して、それぞれ、入力データＤＱIN１、ＤＱIN２、ＤＱINＮをラッチするシンクロナス・フリップフロップ回路（ＳＦＦ）である。
【００６１】
図５はＦＣＲＡＭ２６からのデータ出力時における相補クロック信号ＣＬＫ、／ＣＬＫと、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTと、連続２ビットの出力データＤＱOUT＝ＲＤ１、ＲＤ２との関係を示す波形図である。
【００６２】
即ち、本発明の電子装置の一実施形態においては、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTの周期の開始を示す相補出力ストローブ信号ＱＳOUT、／ＱＳOUTの先頭のクロスポイントの前の一定時間をプリアンブル時間tQSPREとされる。
【００６３】
そして、プリアンブル時間tQSPREにおいては、正相出力ストローブ信号ＱＳOUT＝Ｌレベル、逆相出力ストローブ信号／ＱＳOUT＝Ｈレベルとされ、このレベルは、リードコマンドＲＤ−ＣＭＤをトリガーとしてセットされる。
【００６４】
このように、プリアンブル時間tQSPREにおいては、正相出力ストローブ信号ＱＳOUT＝Ｌレベル、逆相出力ストローブ信号／ＱＳOUT＝Ｈレベルとすることにより、正相出力ストローブ信号ＱＳOUT及び逆相出力ストローブ信号／ＱＳOUTを受ける回路が差動アンプの場合、内部レベルを決定させ、出力データＤＱOUTを受信可能状態とさせることができる。
【００６５】
また、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTの周期の終了を示す相補出力ストローブ信号ＱＳOUT、／ＱＳOUTのクロスポイントの後の一定時間をポストアンブル時間tQSPSTとされ、この時間、正相出力ストローブ信号ＱＳOUT及び逆相出力ストローブ信号／ＱＳOUTは、レベルを異にする状態とされる。
【００６６】
また、正相ストローブ信号線３２及び逆相ストローブ信号線３３を駆動するＦＣＲＡＭ２６のトランジスタは、プリアンブル時間tQSPRE、出力ストローブ確定時間、入力ストローブ信号の周期が継続する期間及びポストアンブル時間tQSPST以外の待機時間の間、オフ状態とされ、正相ストローブ信号線３２及び逆相ストローブ信号線３３は、フローティング状態とされ、ハイインピーダンス状態（Hi-Ｚ）又はロウインピーダンス状態（Low-Ｚ）とされる。
【００６７】
また、本発明の一実施形態においては、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTのクロスポイントは、出力データＤＱoutのエッジトリガーポイントを与えるように設定される。
【００６８】
なお、プリアンブル時間 tQSPRE における相補出力ストローブ信号ＱＳOUT、／ＱＳOUTのレベルは、リードコマンドＲＤ−ＣＭＤに対してデータレイテンシーがある場合には、図６に示すように、先頭の出力データＤＱOUT＝ＲＤ１の出力時の一定時間前（たとえば、１クロック前あるいは半クロック前）にセットするようにしても良い。
【００６９】
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTは、図７に示すように、出力データＤＱOUTが連続する偶数データの場合、待機時間の間、ポストアンブル時間tQSPSTにおけるレベルと同一、即ち、正相出力ストローブ信号ＱＳOUT＝Ｈレベル、逆相出力ストローブ信号／ＱＳOUT＝Ｌレベルを維持するようにしても、コントローラチップを受信可能状態とすることについて何ら問題は生じない。
【００７０】
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTは、図８に示すように、出力データＤＱOUTが１又は連続する奇数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相出力ストローブ信号ＱＳOUT＝Ｈレベル、逆相出力ストローブ信号／ＱＳOUT＝Ｌレベルを維持し、次のリード時におけるプリアンブル時間tQSPREの開始時において、元のレベルに戻すように制御する場合には、コントローラチップを受信可能状態とすることについて何ら問題は生じない。
【００７１】
また、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTのクロスポイントは、図９に示すように、出力データＤＱOUTのセンタポイントを与えるように設定しても良い。
【００７２】
図１０はＦＣＲＡＭ２６へのデータ入力時における相補クロック信号ＣＬＫ、／ＣＬＫと、相補入力ストローブ信号ＱＳIN、／ＱＳINと、連続２ビットの入力データＤＱIN＝ＷＤ１、ＷＤ２との関係を示す波形図である。
【００７３】
即ち、本発明の電子装置の一実施形態においては、相補入力ストローブ信号ＱＳIN、／ＱＳINの周期の開始を示す相補入力ストローブ信号ＱＳIN、／ＱＳINの先頭のクロスポイントの前の一定時間をプリアンブル時間tQSPREとされる。
【００７４】
そして、プリアンブル時間tQSPREにおいては、正相入力ストローブ信号ＱＳIN＝Ｌレベル、逆相入力ストローブ信号／ＱＳIN＝Ｈレベルとされ、このレベルは、ライトコマンドＷＲ−ＣＭＤをトリガーとしてセットされる。
【００７５】
このように、プリアンブル時間tQSPREにおいては、正相入力ストローブ信号ＱＳIN＝Ｌレベル、逆相入力ストローブ信号／ＱＳIN＝Ｈレベルとすることにより、正相入力ストローブ信号ＱＳIN及び逆相入力ストローブ信号／ＱＳINを受ける回路が差動アンプの場合、内部レベルを決定させ、入力データＤＱINを受信可能状態とさせることができる。
【００７６】
また、相補入力ストローブ信号ＱＳIN、／ＱＳINの周期の終了を示す相補入力ストローブ信号ＱＳIN、／ＱＳINのクロスポイントの後の一定時間をポストアンブル時間tQSPSTとされ、この時間、正相入力ストローブ信号ＱＳIN及び逆相入力ストローブ信号／ＱＳINは、レベルを異にする状態とされる。
【００７７】
また、正相ストローブ信号線３２及び逆相ストローブ信号線３３を駆動するコントローラチップのトランジスタは、待機時間の間、オフ状態とされ、正相ストローブ信号線３２及び逆相ストローブ信号線３３は、フローティング状態とされハイインピーダンス状態（Hi-Ｚ）又はロウインピーダンス状態（Low-Ｚ）とされる。
【００７８】
また、本発明の一実施形態においては、相補入力ストローブ信号ＱＳIN、／ＱＳINのクロスポイントは、入力データＤＱINのエッジトリガーポイントを与えるように設定される。
【００７９】
なお、プリアンブル時間tQSPREにおける相補入力ストローブ信号ＱＳIN、／ＱＳINのレベルは、図１１に示すように、ライトコマンドＷＲ−ＣＭＤに対してデータレイテンシーがある場合には、先頭の入力データＤＱIN＝ＷＤ１の出力時の一定時間前にセットするようにしても良い。
【００８０】
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補入力ストローブ信号ＱＳIN、／ＱＳINは、図１２に示すように、出力データＤＱINが連続する偶数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相入力ストローブ信号ＱＳIN＝Ｌレベル、逆相入力ストローブ信号／ＱＳIN＝Ｈレベルを維持するようにしても、ＦＣＲＡＭを受信可能状態とすることについて何ら問題は生じない。
【００８１】
また、相補出力ストローブ信号線と相補入力ストローブ信号線とが別個に設けられている場合においては、相補入力ストローブ信号ＱＳIN、／ＱＳINは、図１３に示すように、入力データＤＱINが１又は連続する奇数データの場合、待機時間の間、ポストアンブル時間 tQSPST におけるレベルと同一、即ち、正相入力ストローブ信号ＱＳIN＝Ｈレベル、逆相入力ストローブ信号／ＱＳIN＝Ｌレベルを維持し、次のリード時におけるプリアンブル時間 tQSPRE の開始時において、元のレベルに戻すように制御する場合には、ＦＣＲＡＭを受信可能状態とすることについて何ら問題は生じない。
【００８２】
また、相補入力ストローブ信号ＱＳIN、／ＱＳINのクロスポイントは、図１４に示すように、入力データＤＱINのセンタポイントを与えるように設定しても良い。
【００８３】
以上のように、本発明の電子装置の一実施形態においては、出力ストローブ信号として、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTを使用するとしているので、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTの立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTの周期（相補出力ストローブ信号ＱＳOUT、／ＱＳOUTのクロスポイント間の時間）を一定とし、出力データＤＱOUTの確定時間（確定幅）を一定とすることができる。
【００８４】
また、入力ストローブ信号として、相補入力ストローブ信号ＱＳIN、／ＱＳINを使用するとしたことにより、相補入力ストローブ信号ＱＳIN、／ＱＳINの立ち上がり時間と立ち下がり時間とが異なる場合であっても、相補入力ストローブ信号ＱＳIN、／ＱＳINの周期（相補出力ストローブ信号ＱＳIN、／ＱＳINのクロスポイント間の時間）を一定とし、入力データＤＱINの確定時間（確定幅）を一定とすることができる。
【００８５】
したがって、本発明の電子装置の一実施形態によれば、ストローブ周期が短くなっても、たとえば、ストローブ周期が４ｎｓ以下となっても、データＤＱOUT、ＤＱINのやりとりを確実に行うことができる。
【００８６】
また、ＦＣＲＡＭ２６は、選択されたバンクからバースト長に対応するビット長のデータをパラレルに読出し、これをパラレル／シリアル変換回路４７に伝送してシリアル化してデータ出力バッファ４８に転送するように構成し、リード動作の高速化を図るようにしているが、前述のように、相補出力ストローブ信号ＱＳOUT、／ＱＳOUTの周期を一定とし、出力データＤＱOUTの確定時間を一定とすることができるので、パラレル／シリアル変換回路４７の動作に余裕を持たせることができる。
【００８７】
また、ＦＣＲＡＭ２６は、データ入力バッファ４９の後段にシリアル／パラレル変換回路５０を設け、データ入力バッファ４９からバースト長に対応するビット長の入力データＤＱINを順にシリアル／パラレル変換回路５０に転送し、これらをパラレル化して選択されたバンクに伝送してパラレルに書込みを行うことができるように構成し、ライト動作の高速化を図るようにしているが、前述のように、相補入力ストローブ信号ＱＳIN、／ＱＳINの周期を一定とし、入力データＤＱINの確定時間を一定とすることができるので、シリアル／パラレル変換回路５０の動作に余裕を持たせることができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の電子装置の一実施形態の一部分を示す回路図である。
【図２】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）の要部を示す回路図である。
【図３】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）が備えるデータ出力バッファ及びストローブ出力バッファの構成を示す回路図である。
【図４】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）が備えるデータ入力バッファ及びストローブ入力バッファの構成を示す回路図である。
【図５】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）からのデータ出力時における相補クロック信号と、相補出力ストローブ信号と、連続２ビットの出力データとの関係を示す波形図である。
【図６】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）からのデータ出力時のプリアンブル時間における相補出力ストローブ信号のレベルのセット方法の他の例を説明するための波形図である。
【図７】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）の待機時間における相補出力ストローブ信号のレベル設定方法の他の例を説明するための波形図である。
【図８】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）の待機時間における相補出力ストローブ信号のレベル設定方法の更に他の例を説明するための波形図である。
【図９】相補出力ストローブ信号のクロスポイントが出力データのセンタポイントを与える場合を示す波形図である。
【図１０】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）へのデータ入力時における相補クロック信号と、相補入力ストローブ信号と、連続２ビットの入力データとの関係を示す波形図である。
【図１１】本発明の電子装置の一実施形態が備えるＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）へのデータ入力時のプリアンブル時間における相補入力ストローブ信号のレベルのセット方法の他の例を説明するための波形図である。
【図１２】本発明の電子装置の一実施形態が備えるコントローラチップの待機時間における相補入力ストローブ信号のレベル設定方法の他の例を説明するための波形図である。
【図１３】本発明の電子装置の一実施形態が備えるコントローラチップの待機時間における相補入力ストローブ信号のレベル設定方法の更に他の例を説明するための波形図である。
【図１４】相補入力ストローブ信号のクロスポイントが入力データのセンタポイントを与える場合を示す波形図である。
【図１５】従来の電子装置の一例の一部分を示す回路図である。
【図１６】図１５に示す従来の電子装置が備えるＤＤＲ−ＳＤＲＡＭの要部を示す回路図である。
【図１７】図１５に示す従来の電子装置が備えるＤＤＲ−ＳＤＲＡＭからのデータ出力時における相補クロック信号と、出力ストローブ信号と、出力データとの関係を示す波形図である。
【図１８】図１５に示す従来の電子装置が備えるＤＤＲ−ＳＤＲＡＭへのデータ入力時における相補クロック信号と、入力ストローブ信号と、入力データとの関係を示す波形図である。
【符号の説明】
【００８９】
ＣＬＫ、／ＣＬＫ  クロック信号
ＱＳOUT、／ＱＳOUT  相補出力ストローブ信号
ＤＳIN、／ＤＳIN  相補入力ストローブ信号
１…ＤＤＲ−ＳＤＲＡＭ
２…正相クロック信号線
３…逆相クロック信号線
４…コマンドバス
５…アドレスバス
６…データバス
７…ストローブ信号線
９…コマンドバッファ
１０…コマンドデコーダ
１１…コントローラ
１２…アドレスバッファ
１３−１、１３−ｍ…アドレスラッチ
１４−１、１４−ｍ…バンク
１５−１、１５−ｍ…メモリセルアレイ
１６−１、１６−ｍ…ロウデコーダ
１７−１、１７−ｍ…センスアンプ
１８−１、１８−ｍ…コラムデコーダ
１９−１、１９−ｍ…データバスバッファ
２０−１、２０−ｍ…ライトバッファ
２１…データ出力バッファ
２２…データ入力バッファ
２３…ストローブ出力バッファ
２４…ストローブ入力バッファ
２６…ＦＣＲＡＭ（本発明のＤＤＲ−ＳＤＲＡＭの一実施形態）
２７…正相クロック信号線
２８…逆相クロック信号線
２９…コマンドバス
３０…アドレスバス
３１…データバス
３２…正相ストローブ信号線
３３…逆相ストローブ信号線
３５…コマンドバッファ
３６…コマンドデコーダ
３７…アドレスバッファ
３８−１、３８−ｍ…アドレスラッチ
３９−１、３９−ｍ…バンク
４０−１、４０−ｍ…メモリセルアレイ
４１−１、４１−ｍ…ロウデコーダ
４２−１、４２−ｍ…センスアンプ
４３−１、４３−ｍ…コラムデコーダ
４４−１、４４−ｍ…アクティブ・プリコントローラ
４５−１、４５−ｍ…データバスバッファ
４６−１、４６−ｍ…ライトバッファ
４７…パラレル／シリアル変換回路
４８…データ出力バッファ
４９…データ入力バッファ
５０…シリアル／パラレル変換回路
５１…ストローブ出力バッファ
５２…ストローブ入力バッファ
５４、５５…ｎＭＯＳトランジスタ
５６…インバータ
５７、５８…ｐＭＯＳトランジスタ
５９…ラッチ回路
６０、６１…インバータ
６２…ラッチ回路
６３、６４…インバータ
６５−１、６５−２、６５−Ｎ…ＮＡＮＤ回路
６６−１、６６−２、６６−Ｎ…スリーステートインバータ
６７…ＮＡＮＤ回路
６８…インバータ
６９…ＮＡＮＤ回路
７０、７１…スリーステートインバータ
７３、７４…差動アンプ
７５−１、７５−２、７５−Ｎ…シンクロナス・フリップフロップ回路
【図１】
2008112565.tif 000003
【図２】
2008112565.tif 000004
【図３】
2008112565.tif 000005
【図４】
2008112565.tif 000006
【図５】
2008112565.tif 000007
【図６】
2008112565.tif 000008
【図７】
2008112565.tif 000009
【図８】
2008112565.tif 000010
【図９】
2008112565.tif 000011
【図１０】
2008112565.tif 000012
【図１１】
2008112565.tif 000013
【図１２】
2008112565.tif 000014
【図１３】
2008112565.tif 000015
【図１４】
2008112565.tif 000016
【図１５】
2008112565.tif 000017
【図１６】
2008112565.tif 000018
【図１７】
2008112565.tif 000019
【図１８】
2008112565.tif 000020