(57)【要約】【課題】半導体メモリ装置及びその読み取り／書き込み方法を提供すること。【解決手段】本発明に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。【選択図】図３
2008305532.tif 000002
【特許請求の範囲】
【請求項１】
アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、
前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、
前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記相補ビットラインのメモリセルにアクセスしようとするアドレスが、
前記相補ビットラインのメモリセルのゲートを制御するワードラインにアクセスしようとするアドレスであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記スクランブル部が、
メモリ装置が読み取り又は書き込み動作を行うタイミングに前記制御信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記書き込み選択部が、
書き込みドライバに入力されるデータを選択的に伝送することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記書き込み選択部が、
前記書き込みドライバに接続するグローバル入出力ラインのデータを選択的に伝送することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記読み取り選択部が、
入出力センスアンプに入力されるデータを選択的に伝送することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記読み取り選択部が、
前記入出力センスアンプに接続するローカル入出力ラインのデータを選択的に伝送することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記読み取り選択部が、
入出力センスアンプ出力端のデータを選択的に伝送することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記スクランブル部が、
アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる予備制御信号を出力するデコーダ部と、
メモリ装置の読み取り又は書き込み動作時、イネーブルされる信号と前記予備制御信号とに応じて前記制御信号を出力するトリガ部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記書き込み選択部が、
前記書き込み経路のデータを反転して通過させる第１パスゲートと、
前記書き込み経路のデータを通過させる第２パスゲートと
を備え、
前記第１パスゲート及び第２パスゲートが、
前記制御信号によってオン／オフされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
前記読み取り選択部が、
前記制御信号に応じてオン／オフされ、前記読み取り経路のデータを反転するか、又は、そのまま通過させる複数のパスゲートを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされ、そのイネーブル時点は、各々書き込み動作と読み取り動作とのタイミングである書き込み制御信号と読み取り制御信号とを出力するスクランブル部と、
前記書き込み制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、
前記読み取り制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部と
を備えることを特徴とする半導体メモリ装置。
【請求項１３】
前記相補ビットラインのメモリセルにアクセスしようとするアドレスが、
前記相補ビットラインのメモリセルのゲートを制御するワードラインにアクセスしようとするアドレスであることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記スクランブル部が、
アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる予備制御信号を出力するデコーダ部と、
メモリ装置の読み取り動作時、イネーブルされる信号と前記予備制御信号とに応じて前記読み取り制御信号を出力し、また、メモリ装置の書き込み動作時、イネーブルされる信号と前記予備制御信号とに応じて前記書き込み制御信号を出力するトリガ部と
を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
書き込み動作時、受信したアドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、制御信号をイネーブルする第１ステップと、
前記制御信号に応じて書き込み経路のデータを選択的に伝送する第２ステップと、
を含むことを特徴とする半導体メモリ装置のデータ書き込み方法。
【請求項１６】
前記第２ステップが、
書き込みドライバに入力されるデータを選択的に伝送することを特徴とする請求項１５に記載の半導体メモリ装置の書き込み方法。
【請求項１７】
前記第１ステップにおける前記制御信号が、
メモリ装置の書き込み動作時、イネーブルされる信号に応じて出力されることを特徴とする請求項１５に記載の半導体メモリ装置の書き込み方法。
【請求項１８】
読み取り動作時、受信したアドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、制御信号をイネーブルする第１ステップと、
前記制御信号に応じて読み取り経路のデータを選択的に伝送する第２ステップと
を含むことを特徴とする半導体メモリ装置のデータ読み取り方法。
【請求項１９】
前記第２ステップが、
入出力センスアンプに入力されるデータを選択的に伝送することを特徴とする請求項１８に記載の半導体メモリ装置の読み取り方法。
【請求項２０】
前記第１ステップにおける前記制御信号が、
メモリ装置の読み取り動作時、イネーブルされる信号に応じて出力されることを特徴とする請求項１８に記載の半導体メモリ装置の読み取り方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、更に詳しくは、半導体メモリ装置のテストパターンを単純化することに関する。
【背景技術】
【０００２】
一般的な半導体メモリ装置の場合、メモリセルは、ビットラインＢＬを介してデータが入出力されるメモリセルと、相補ビットラインＢＬｂを介してデータが入出力されるメモリセルとで構成される。
【０００３】
図１は、従来の半導体メモリ装置におけるセルアレイビットライン対のワードラインの接続状態を示す図である。
【０００４】
同図は、半導体メモリ装置の一般的な構造であって、このような構造を折り返しビットライン（Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ）構造という。
【０００５】
一般的な半導体メモリ装置の場合、ＸアドレスによってワードラインＷＬが１つ選択され、ＹアドレスによってビットラインセンスアンプＢＬＳＡが割り当てられて、メモリセルのデータを入出力する。同図に示すような構造の場合、ワードライン０ＷＬ０、ワードライン３ＷＬ３、ワードライン４ＷＬ４、ワードライン７ＷＬ７は、メモリセルがビットラインＢＬに接続されており、ワードライン１ＷＬ１、ワードライン２ＷＬ２、ワードライン５ＷＬ５、ワードライン６ＷＬ６は、メモリセルが相補ビットラインＢＬｂに接続されている。一般的なメモリ装置の場合、外部データが「０」（ロー）であると、ビットラインに接続されたメモリセルに外部データが格納されるときは「０」が書き込まれ、相補ビットラインに接続されたメモリセルに外部データが格納されるときは「１」（ハイ）が書き込まれる。
【０００６】
このように、外部から同じ「０」又は「１」が入力されても、実際のメモリセルには、そのアドレスによって外部のデータと同じ位相のデータが書き込まれるか、又は、反対位相のデータが書き込まれる。これは、同図に示すような折り返しビットライン構造だけでなく、オープンビットライン（Ｏｐｅｎ  Ｂｉｔ  Ｌｉｎｅ）構造のように、ビットラインセンスアンプのデータ入出力が対（ｐａｉｒ）で構成された場合にも同様に適用する。
【０００７】
図２は、従来の半導体メモリ装置の一般的な構成を示す図である。
【０００８】
同図に示すように、一般的な半導体メモリ装置は、アドレスを受信するアドレスバッファと、コマンドを復号化するステートマシン（Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）と、Ｘアドレスブロックと、Ｙアドレスブロックと、ＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）ロジックと、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）ロジックと、Ｘデコーダと、Ｙデコーダと、データ伝送ブロックと、書き込み動作時、グローバル入出力ラインＧＩＯのデータをローカル入出力ラインＬＩＯに伝達するための書き込みドライバＷＤＲＶと、読み取り動作時、ローカル入出力ラインＬＩＯのデータをグローバル入出力ラインＧＩＯに伝達するための入出力センスアンプＩＯＳＡと、ビットラインセンスアンプＢＬＳＡとデータを格納するためのメモリセルが接続されたビットライン対ＢＬ，ＢＬｂと、メモリセルのゲートを制御するワードラインＷＬとを含んでデータをメモリセルに読み取り／書き込む動作を行う。このような半導体メモリ装置にデータを読み取り／書き込む動作は、本発明の属する技術分野における通常の知識を有する者には広く知られているため、これ以上の詳細な説明は略する。
【０００９】
同図には、簡単に例示するために、メモリセルを４つのみ示し、４つのうち２つはビットラインＢＬに接続され、他の２つは相補ビットラインＢＬｂに接続されている。このような半導体メモリ装置では図示のように、ＤＱピンに外部データの「０」が入力される場合、ビットラインＢＬのメモリセルに外部データ「０」が記録されるときは、同じ位相を有する「０」が記録されるが、相補ビットラインＢＬｂのメモリセルに外部データ「０」が記録されるときは、反対位相を有する「１」が記録される。
【００１０】
上述したように、従来の半導体メモリ装置の場合は、何れのアドレスのメモリセルにデータが記録されるかによって、すなわち、ビットラインＢＬのメモリセル又は相補ビットラインＢＬｂのメモリセルの何れのメモリセルにデータが記録されるかによって、外部のデータと同じデータがメモリセルに記録されたり、又は、反対のデータがメモリセルに記録される。したがって、このような場合は、テスト時にデータのパス（ｐａｓｓ）又はフェイル（ｆａｉｌ）を類推するにあたって、常にアドレスとの関係を考慮しなければならないため、分析の進行が難しいという問題がある。
【００１１】
先行文献としては、以下のようなものがある。
【特許文献１】特開２０００−１８２３９８
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明は上記従来技術の問題を解決するためになされたものであった、その目的は、何れのメモリセルにデータが格納されるかにかかわらず、外部から入力されるデータと同じ位相のデータがメモリセルに格納される半導体メモリ装置及び半導体メモリ装置の読み取り／書き込み方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明の一実施形態に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。
【００１４】
また、本発明の一実施形態に係る半導体メモリ装置は、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされ、該イネーブル時点は、それぞれ書き込み動作と読み取り動作とのタイミングである書き込み制御信号と読み取り制御信号とを出力するスクランブル部と、前記書き込み制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記読み取り制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備える。
【００１５】
また、本発明の一実施形態に係る半導体メモリ装置の書き込み方法は、書き込み動作時、受信したアドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、制御信号をイネーブルする第１ステップと、前記制御信号に応じて書き込み経路のデータを選択的に伝送する第２ステップとを含む。
【００１６】
また、本発明の一実施形態に係る半導体メモリ装置の読み取り方法は、読み取り動作時、受信したアドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、制御信号をイネーブルする第１ステップと、前記制御信号に応じて読み取り経路のデータを選択的に伝送する第２ステップとを含む。
【００１７】
本発明は、外部のデータが半導体メモリ装置に書き込まれるとき、何れか１つに統一するよう、データを書き込むことをその核心とする。従来のメモリ装置では外部のデータ「０」がメモリセルに書き込まれるとき、あるメモリセルには「１」が格納され、他のメモリセルには「０」が格納されるなど、外部データと実際のメモリセルに格納されるデータとが何れか１つに統一できなかった。したがって、本発明は、外部データ「０」がメモリセルに書き込まれるとき、全てのメモリセルに「０」が書き込まれたり、又は、全てのメモリセルに「１」が書き込まれる半導体メモリ装置を提供する。
【００１８】
本発明は、このようなメモリ装置を提供するために、相補ビットラインにデータを格納するとき、反転して書き込み、また反転して読み取ることをその特徴とする。以下で言及する相補ビットラインとは、外部データとメモリセルに格納されるデータとが何れか１つに統一するよう、データを反転するメモリセルの属するビットラインを意味する。例えば、図２のような場合、外部データ「０」がメモリセルに書き込まれるとき、何れか１つに統一するよう、全てのメモリセルに「０」を書き込むと、ＢＬｂが本発明における相補ビットラインになり、外部データ「０」がメモリセルに書き込まれるとき、何れか１つに統一するよう、全てのメモリセルに「１」を書き込むと、ＢＬが本発明における相補ビットラインになる。以下ではＢＬｂが相補ビットラインであると仮定して説明する。
【００１９】
さらに詳しくは、以下のような発明を提供する。
【００２０】
第一発明では、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる制御信号を出力するスクランブル部と、前記制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２１】
第二発明では、第一発明を基本とし、さらに、前記相補ビットラインのメモリセルにアクセスしようとするアドレスが、前記相補ビットラインのメモリセルのゲートを制御するワードラインにアクセスしようとするアドレスであることを特徴とする半導体メモリ装置を提供する。
【００２２】
第三発明では、第一発明を基本とし、さらに、前記スクランブル部が、メモリ装置が読み取り又は書き込み動作を行うタイミングに前記制御信号を出力することを特徴とする半導体メモリ装置を提供する。
【００２３】
第四発明では、第一発明を基本とし、さらに、前記書き込み選択部が、書き込みドライバに入力されるデータを選択的に伝送することを特徴とする半導体メモリ装置を提供する。
【００２４】
第五発明では、第四発明を基本とし、さらに、前記書き込み選択部が、前記書き込みドライバに接続するグローバル入出力ラインのデータを選択的に伝送することを特徴とする半導体メモリ装置を提供する。
【００２５】
第六発明では、第一発明を基本とし、さらに、前記読み取り選択部が、入出力センスアンプに入力されるデータを選択的に伝送することを特徴とする半導体メモリ装置を提供する。
【００２６】
第七発明では、第六発明を基本とし、さらに、前記読み取り選択部が、前記入出力センスアンプに接続するローカル入出力ラインのデータを選択的に伝送することを特徴とする半導体メモリ装置を提供する。
【００２７】
第八発明では、第一発明を基本とし、さらに、前記読み取り選択部が、入出力センスアンプ出力端のデータを選択的に伝送することを特徴とする半導体メモリ装置を提供する。
【００２８】
第九発明では、第一発明を基本とし、さらに、前記スクランブル部が、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる予備制御信号を出力するデコーダ部と、メモリ装置の読み取り又は書き込み動作時、イネーブルされる信号と前記予備制御信号とに応じて前記制御信号を出力するトリガ部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
第十発明では、第一発明を基本とし、さらに、前記書き込み選択部が、前記書き込み経路のデータを反転して通過させる第１パスゲートと、前記書き込み経路のデータを通過させる第２パスゲートとを備え、前記第１パスゲート及び第２パスゲートが、前記制御信号によってオン／オフされることを特徴とする半導体メモリ装置を提供する。
【００３０】
第十一発明では、第一発明を基本とし、さらに、前記読み取り選択部が、前記制御信号に応じてオン／オフされ、前記読み取り経路のデータを反転するか、又は、そのまま通過させる複数のパスゲートを備えることを特徴とする半導体メモリ装置を提供する。
【００３１】
第十二発明では、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされ、そのイネーブル時点は、各々書き込み動作と読み取り動作とのタイミングである書き込み制御信号と読み取り制御信号とを出力するスクランブル部と、前記書き込み制御信号に応じて書き込み経路のデータを選択的に伝送する書き込み選択部と、前記読み取り制御信号に応じて読み取り経路のデータを選択的に伝送する読み取り選択部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３２】
第十三発明では、第十二発明を基本とし、さらに、前記相補ビットラインのメモリセルにアクセスしようとするアドレスが、前記相補ビットラインのメモリセルのゲートを制御するワードラインにアクセスしようとするアドレスであることを特徴とする半導体メモリ装置を提供する。
【００３３】
第十四明では、第十二発明を基本とし、さらに、前記スクランブル部が、アドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる予備制御信号を出力するデコーダ部と、メモリ装置の読み取り動作時、イネーブルされる信号と前記予備制御信号とに応じて前記読み取り制御信号を出力し、また、メモリ装置の書き込み動作時、イネーブルされる信号と前記予備制御信号とに応じて前記書き込み制御信号を出力するトリガ部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３４】
第十五発明では、書き込み動作時、受信したアドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、制御信号をイネーブルする第１ステップと、前記制御信号に応じて書き込み経路のデータを選択的に伝送する第２ステップとを含むことを特徴とする半導体メモリ装置のデータ書き込み方法を提供する。
【００３５】
第十六発明では、第十五発明を基本とし、さらに、前記第２ステップが、書き込みドライバに入力されるデータを選択的に伝送することを特徴とする半導体メモリ装置の書き込み方法を提供する。
【００３６】
第十七発明では、第十五発明を基本とし、さらに、前記第１ステップにおける前記制御信号が、メモリ装置の書き込み動作時、イネーブルされる信号に応じて出力されることを特徴とする半導体メモリ装置の書き込み方法を提供する。
【００３７】
第十八発明では、読み取り動作時、受信したアドレスが相補ビットラインのメモリセルにアクセスしようとするアドレスである場合、制御信号をイネーブルする第１ステップと、前記制御信号に応じて読み取り経路のデータを選択的に伝送する第２ステップとを含むことを特徴とする半導体メモリ装置のデータ読み取り方法を提供する。
【００３８】
第十九発明では、第十八発明を基本とし、さらに、前記第２ステップが、入出力センスアンプに入力されるデータを選択的に伝送することを特徴とする半導体メモリ装置の読み取り方法を提供する。
【００３９】
第二十発明では、第十八発明を基本とし、さらに、前記第１ステップにおける前記制御信号が、メモリ装置の読み取り動作時、イネーブルされる信号に応じて出力されることを特徴とする半導体メモリ装置の読み取り方法を提供する。
【発明の効果】
【００４０】
本発明の半導体メモリ装置及び半導体メモリ装置の読み取り／書き込み方法により、何れのメモリセルにデータが格納されるかにかかわらず、外部から入力されるデータと同じ位相のデータがメモリセルに格納することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００４２】
図３は、本発明に係る半導体メモリ装置の一実施形態の構成図である。
【００４３】
同図に示すように、本発明に係る半導体メモリ装置は、アドレスが相補ビットラインＢＬｂにアクセスしようとするアドレスである場合、イネーブルされる制御信号ＳＥＬを出力するスクランブル部３１０と、制御信号ＳＥＬに応じて書き込み経路のデータを選択的に伝送する書き込み選択部３２０と、制御信号ＳＥＬに応じて読み取り経路のデータを選択的に伝送する読み取り選択部３３０とを備えて、何れか１つに統一するよう、メモリセルにデータが書き込まれるようにする。
【００４４】
スクランブル部３１０は、アドレスが相補ビットラインＢＬｂのメモリセルにアクセスしようとするアドレスである場合、制御信号ＳＥＬをイネーブルして出力する。すなわち、同図に示すように、半導体メモリ装置が構成された場合は、Ｘアドレスがワードライン１ＷＬ１、ワードライン２ＷＬ２に接続しようとするアドレスである場合、制御信号ＳＥＬがイネーブルされる。制御信号ＳＥＬは、書き込み選択部３２０に入力される制御信号ＳＥＬ＿ＷＴ（書き込み制御信号）と読み取り選択部３３０に入力される制御信号ＳＥＬ＿ＲＤ（読み取り反転制御信号）とが同じタイミングにイネーブルされる信号であり得（同じ信号使用）、異なるタイミングにイネーブルされる信号（イネーブル条件は同じく、タイミングのみ異なる信号使用）でもあり得るが、これについてはスクランブル部３１０を示す詳細図面と共に後述する。
【００４５】
書き込み選択部３２０は、制御信号ＳＥＬ＿ＷＴに応じて制御信号ＳＥＬ＿ＷＴがイネーブルされると、書き込み経路のデータを反転させる。書き込みドライバＷＤＲＶに入力されるグローバル入出力ラインＧＩＯのデータを伝送することもでき、書き込みドライバＷＤＲＶの出力を伝送することもできるが、同図には書き込みドライバＷＤＲＶに入力されるグローバル入出力ラインＧＩＯのデータを伝送する場合を示している。本発明では書き込み選択部３２０によって相補ビットラインＢＬｂのメモリセルに書き込まれるデータを反転して入力するため、従来とは異なって、相補ビットラインＢＬｂにも外部データと同じ位相のデータが書き込まれる。図示のように、ＤＱピンに「０」のデータが入力されるとき、相補ビットラインＢＬｂのメモリセルにも「０」がそのまま書き込まれることが確認できる。
【００４６】
読み取り選択部３３０は、制御信号ＳＥＬ＿ＲＤに応じて制御信号ＳＥＬ＿ＲＤがイネーブルされると、読み取り経路のデータを反転させる。読み取り経路で何れか一部のデータを伝送するように構成すれば良いが、同図には入出力センスアンプＩＯＳＡに入力されるローカル入出力ラインＬＩＯのデータを伝送する場合を示している。本発明では相補ビットラインＢＬｂのメモリセルにデータが書き込まれるとき、前記書き込み選択部３２０によってデータが反転して書き込まれる。したがって、書き込まれたデータがまた読み取られるとき、読み取り選択部３３０によって、また本来どおり反転するようにする。本発明は、相補ビットラインＢＬｂのメモリセルにデータが書き込まれるとき、反転して書き込まれるようにし、また読み取られるとき、また反転して読み取られるようにする。したがって、メモリ装置は、従来のように正常に動作できる。
【００４７】
図４は、図３のスクランブル部３１０の一実施形態の構成図である。
【００４８】
同図に示すように、スクランブル部３１０は、アドレスＡＸ０，ＡＸ１が相補ビットラインＢＬｂのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる予備制御信号Ｘ０１を出力するデコーダ部４１０と、メモリ装置の読み取り又は書き込み動作時、イネーブルされる信号ＣＡＳＥＮと予備制御信号Ｘ０１とに応じて、制御信号ＳＥＬを出力するトリガ部４２０とを備えて構成できる。
【００４９】
同図に示すデコーダ部４１０は、図３のように、半導体メモリ装置が４つのワードラインＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３で構成され、ＡＸ０、ＡＸ１が異なる論理値を有すると、相補ビットラインＢＬｂのメモリセルを制御するワードラインＷＬ１，ＷＬ２が選択される場合のデコーダ部４１０を例示したものであって、本発明の適用されるメモリ装置によって異なって構成しなければならない。
【００５０】
実際のメモリ装置でも相補ビットラインＢＬｂを制御するワードラインＷＬが選択される場合、予備反転制御信号Ｘ０１がイネーブルされるように構成すれば良く、これは、本発明の属する技術分野における通常の知識を有する者であれば、容易に実現することができる。
【００５１】
トリガ部４２０は、制御信号ＳＥＬがイネーブルされるタイミングを調整するための部分であって、予備制御信号Ｘ０１がイネーブルされ、ＣＡＳＥＮ信号がイネーブルされるとき、制御信号ＳＥＬをイネーブルして出力する。ＣＡＳＥＮ信号は、メモリ装置のカラム動作に係るロジックのＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）ロジックから出力される信号であって、メモリ装置の読み取り／書き込み動作時、イネーブルされる。図４のスクランブル部は、書き込み選択部３０２又は読み取り選択部３３０を制御する信号のタイミングが同じく、制御信号ＳＥＬが同じ場合の実施形態を示す。（書き込み反転制御信号と読み取り反転制御信号とに分けられないときの実施形態）
【００５２】
図５は、図３のスクランブル部３１０の他の実施形態の構成図である。
【００５３】
図４は、制御信号ＳＥＬが書き込み制御信号ＳＥＬ＿ＷＴと読み取り制御信号ＳＥＬ＿ＲＤとに分けられない場合の実施形態を示しているが、同図は、制御信号ＳＥＬが書き込み制御信号ＳＥＬ＿ＷＴと読み取り制御信号ＳＥＬ＿ＲＤとに分けられた場合の実施形態を示す。
【００５４】
このような場合、スクランブル部は、アドレスＡＸ０，ＡＸ１が相補ビットラインＢＬｂのメモリセルにアクセスしようとするアドレスである場合、イネーブルされる予備制御信号Ｘ０１を出力するデコーダ部５１０と、メモリ装置の読み取り動作時、イネーブルされる信号ＣＡＳＲＤと予備制御信号Ｘ０１とに応じて読み取り制御信号ＳＥＬ＿ＲＤを出力し、メモリ装置の書き込み動作時、イネーブルされる信号ＣＡＳＷＴと予備制御信号Ｘ０１とに応じて書き込み反転信号ＳＥＬ＿ＷＴを出力するトリガ部５２０とを備えて構成できる。
【００５５】
図５の実施形態において、デコーダ部５１０は、図４のデコーダ部４１０と同じく、トリガ部５２０の構成が図４と異なる。
【００５６】
すなわち、図５は、書き込み選択部３２０を制御する信号と読み取り選択部３３０を制御する信号とのタイミングを異なって構成する場合の実施形態を示すが、トリガ部５２０は、読み取り動作時、イネーブルされるＣＡＳＲＤ信号に同期して読み取り制御信号ＳＥＬ＿ＲＤを出力し、書き込み動作時、イネーブルされるＣＡＳＷＴ信号に同期して書き込み制御信号ＳＥＬ＿ＷＴを出力する。
【００５７】
図６は、図３の書き込み選択部３２０の一実施形態の構成図である。
【００５８】
同図に示すように、書き込み選択部は、書き込み経路ＧＩＯのデータを反転して通過させる第１パスゲートＰＧ６１、及び書き込み経路ＧＩＯのデータをそのまま通過させる第２パスゲートＰＧ６２を備え、第１パスゲートＰＧ６１及び第２パスゲートＰＧ６２は、制御信号ＳＥＬ（又は書き込み制御信号、ＳＥＬ＿ＷＴ）によってオン／オフされることを特徴とする。
【００５９】
その動作について説明すると、制御信号ＳＥＬがイネーブルされると、第１パスゲートＰＧ６１がオンになり、制御信号ＳＥＬがディセーブルされると、第２パスゲートＰＧ６２がオンになる。したがって、制御信号ＳＥＬがイネーブルされる場合に書き込みドライバＷＤＲＶに入力されるグローバル入出力ラインＧＩＯのデータを反転するようになる。また、制御信号ＳＥＬのディセーブル時には従来と同様に、グローバル入出力ラインＧＩＯのデータをそのまま通過させる。
【００６０】
図７は、図３の書き込み選択部３２０の他の実施形態の構成図である。
【００６１】
同図に示す書き込み選択部は、図６とは異なる構成を有するが、その動作は同じである。すなわち、制御信号ＳＥＬがイネーブルされると、書き込みドライバＷＤＲＶに入力されるグローバル入出力ラインＧＩＯのデータを反転させ、制御信号ＳＥＬがディセーブルされると、書き込みドライバＷＤＲＶに入力されるグローバル入出力ラインＧＩＯのデータをそのまま通過させる。
【００６２】
図８は、図３の読み取り選択部の一実施形態の構成図である。
【００６３】
読み取り選択部３３０は、制御信号ＳＥＬ（又は読み取り制御信号ＳＥＬ＿ＲＤに応じて読み取り経路のデータを選択的に伝送させる。図８には読み取り経路のうち入出力センスアンプＩＯＳＡに入力されるローカル入出力ラインＬＩＯ，ＬＩＯｂのデータを反転させる読み取り選択部を示している。
【００６４】
同図に示すように、読み取り選択部３３０は、制御信号ＳＥＬに応じてオン／オフされて、読み取り経路のローカル入出力ラインＬＩＯ，ＬＩＯｂ（同図のＩＮ、ＩＮｂが各々対応）のデータを反転し、又は、そのまま通過させる複数のパスゲートＰＧ８１，ＰＧ８２，ＰＧ８３，ＰＧ８４を備えて構成できる。
【００６５】
よく知られているように、ローカル入出力ラインは、ＬＩＯ、ＬＩＯｂの対で構成されているため、ローカル入出力ラインのデータを反転することは、ＬＩＯとＬＩＯｂとを互いに取り替えることによって可能になる。同図に示す読み取り選択部３３０は、制御信号ＳＥＬに応じてＬＩＯとＬＩＯｂとを互いに取り替える。
【００６６】
その動作について説明すると、制御信号ＳＥＬがイネーブルされる場合、パスゲートＰＧ８２，ＰＧ８３がオンになる。したがって、ＩＮはＯＵＴｂに、また、ＩＮｂはＯＵＴに互いに取り替えて出力される（すなわち、ＩＮ、ＩＮｂにＬＩＯ、ＬＩＯｂが入力されると、ＬＩＯとＬＩＯｂとを取り替えて出力する。）。そして、制御信号ＳＥＬがディセーブルされると、パスゲートＰＧ８１、ＰＧ８４がオンになり、ＩＮはＯＵＴに、また、ＩＮｂはＯＵＴｂにそのまま出力される。
【００６７】
図９は、図８の読み取り選択部３３０を一般的な入出力センスアンプの入力端に接続したものを示す図である。
【００６８】
同図に示す入出センスアンプＩＯＳＡは、ＬＩＯ、ＬＩＯｂの電位差を増幅する一般的な入出力センスアンプＩＯＳＡに該当し、同図に示すように、図８の読み取り選択部３３０を入出力センスアンプＩＯＳＡの入力端側に備えるように構成できる。
【００６９】
図１０は、図８の読み取り選択部３３０を一般的な入出力センスアンプの出力端に接続したものを示す図である。
【００７０】
読み取り選択部３３０は、図９のように入出力センスアンプＩＯＳＡの入力端側のデータを反転するよう適用することもできるが、図１０に示すように、入出力センスアンプＩＯＳＡの出力端側でデータを反転するよう構成することもできる。
【００７１】
図１１は、読み取り選択部３３０を図８ないし図１０と異なって構成した実施形態を示す図である。
【００７２】
同図に示す読み取り選択部３３０は、制御信号ＳＥＬがイネーブルされると、ＩＳＯＴＰ＿１２信号をイネーブルさせ、これを受信するバイアストランジスタを駆動する。したがって、従来とは異なって、ＬＩＯ、ＬＩＯｂが互いに取り替えて入出力センスアンプＩＯＳＡに入力されるようにする。また、制御信号ＳＥＬがディセーブルされると、ＩＳＯＴＰ＿０３信号をイネーブルさせ、これを受信するバイアストランジスタを駆動する。したがって、ＬＩＯ、ＬＩＯｂが従来と同様に入力されるようにする。
【００７３】
すなわち、図１１の読み取り選択部は、その構成は、図８ないし図１０の読み取り選択部と異なるが、その動作は同じである。
【００７４】
また図３を参照して、本発明に係る半導体メモリ装置の読み取り／書き込み方法について説明する。
【００７５】
本発明は、書き込み動作時、受信したアドレスが相補ビットラインＢＬｂのメモリセルにアクセスしようとするアドレスである場合、制御信号ＳＥＬ又はＳＥＬ＿ＷＴをイネーブルする第１ステップと、制御信号ＳＥＬ又はＳＥＬ＿ＷＴに応じて書き込み経路のデータを選択的に伝送する第２ステップとを含んで書き込み動作を行い、相補ビットラインＢＬｂにもビットラインＢＬのような位相を有するデータが書き込まれるようにする。また、読み取り動作時、受信したアドレスが相補ビットラインＢＬｂのメモリセルにアクセスしようとする場合、制御信号ＳＥＬ又はＳＥＬ＿ＲＤをイネーブルする第１ステップと、制御信号ＳＥＬ又はＳＥＬ＿ＲＤに応じて読み取り経路のデータを選択的に伝送する第２ステップとを含んで相補ビットラインＢＬｂのデータを読み取るとき、また反転して読み取るため、半導体メモリ装置が正常に動作できるようにする。
【００７６】
本発明に係る半導体メモリ装置は、外部データを相補ビットラインに接続されたメモリセルに記録するときもビットラインのメモリセルに記録するときと同じ位相のデータを記録することができる。すなわち、外部データ「０」を記録するとき、ビットライン及び相補ビットラインのメモリセルの全てに「０」がそのまま記録されるようにすることができる。
【００７７】
これは、半導体メモリ装置をテストするときのテストパターンの製作を容易にする。従来の半導体メモリ装置の場合は、何れのメモリセルにデータが記録されるかによって位相が変わるため、テストパターンを製作するとき、アドレスを考慮しなければならず、テストパターンの製作が容易ではなかったが、本発明に係る半導体メモリ装置は、テストパターン製作時、アドレスを考慮する必要がないという長所がある。
【００７８】
また、本発明を適用することによって、メモリセルの構成形態が異なる半導体装置にも同じテストパターンを再使用することができ、これは、製品の不良分析及びテスト時間を減らすのに大きく寄与するという長所がある。（ｔｅｓｔ  ｔｉｍｅ  ｒｅｄｕｃｔｉｏｎ）
【００７９】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８０】
【図１】従来の半導体メモリ装置におけるセルアレイビットライン対のワードラインの接続状態を示す図である。
【図２】従来の半導体メモリ装置の一般的な構成を示す図である。
【図３】本発明に係る半導体メモリ装置の一実施形態の構成図である。
【図４】図３のスクランブル部の一実施形態の構成図である。
【図５】図３のスクランブル部の他の実施形態の構成図である。
【図６】図３の書き込み選択部の一実施形態の構成図である。
【図７】図３の書き込み選択部の他の実施形態の構成図である。
【図８】図３の読み取り選択部の一実施形態の構成図である。
【図９】図８の読み取り選択部を一般的な入出力センスアンプの入力端に接続したものを示す図である。
【図１０】図８の読み取り選択部を一般的な入出力センスアンプの出力端に接続したものを示す図である。
【図１１】読み取り選択部を図８ないし図１０と異なって構成した実施形態を示す図である。
【符号の説明】
【００８１】
３１０      スクランブル部
３２０      書き込み選択部
３３０      読み取り選択部
【図１】
2008305532.tif 000003
【図２】
2008305532.tif 000004
【図３】
2008305532.tif 000005
【図４】
2008305532.tif 000006
【図５】
2008305532.tif 000007
【図６】
2008305532.tif 000008
【図７】
2008305532.tif 000009
【図８】
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【図９】
2008305532.tif 000011
【図１０】
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【図１１】
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