(57)【要約】【課題】  しきい値電圧を決定するバイアス電圧の制御により動作速度や消費電力を適切に制御することができる再構成可能集積回路を提供する。【解決手段】  動作モードデータに基づいてバイアス電圧を選択する性能選択回路２１と、動作性能データに基づいて前記性能選択回路にバイアス電圧を供給する性能設定装置２２と、性能設定装置の供給するバイアス電圧値を指定する動作性能データを記憶する動作性能記憶装置２３と、回路設定データおよび回路構成データに対応して各基本論理セル回路および結線スイッチ回路を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択するデータを動作モードデータ記憶回路に記憶する記憶制御回路２５と、回路設定データおよび回路構成データに対応して動作性能データを前記動作性能記憶装置に記憶する性能制御回路２４を備える。【選択図】  図１
2008263261.tif 000002
【特許請求の範囲】
【請求項１】
論理機能を設定する回路設定データを記憶する回路設定用記憶回路と、
回路設定データにより論理機能が設定される複数の基本論理セル回路と、
論理装置を構成する回路構成データを記憶する回路構成用記憶回路と、
回路構成データに基づいて基本論理セル回路の間を接続する結線スイッチ回路と、
前記基本論理セル回路および結線スイッチ回路を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択する動作モードデータを記憶する動作モードデータ記憶回路と、
動作モードデータに基づいてバイアス電圧を選択する性能選択回路と、
動作性能データに基づいて前記性能選択回路にバイアス電圧を供給する性能設定装置と、
前記性能設定装置の供給するバイアス電圧値を指定する動作性能データを記憶する動作性能記憶装置と、
動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して各基本論理セル回路および結線スイッチ回路を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択するデータを動作モードデータ記憶回路に記憶する記憶制御回路と、
動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して動作性能データを前記動作性能記憶装置に記憶する性能制御回路と、
を備えることを特徴とする再構成可能集積回路。
【請求項２】
請求項１に記載の再構成可能集積回路において、
前記動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかである
ことを特徴とする再構成可能集積回路。
【請求項３】
請求項２に記載の再構成可能集積回路において、
前記動作モードは、動作モードを指定するデータにより基本論理セル回路ないし結線スイッチ回路を構成するトランジスタのしきい値電圧を変更することにより、少なくとも動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードを切り換える
ことを特徴とする再構成可能集積回路。
【請求項４】
請求項１に記載の再構成可能集積回路において、
前記動作性能データは、再構成可能集積回路が動作中において前記動作性能記憶装置に前記性能制御回路が記憶する
ことを特徴とする再構成可能集積回路。
【請求項５】
請求項１に記載の再構成可能集積回路において、
前記回路設定データおよび回路構成データによって再構成可能集積回路上に構成された回路が、自己の信号状態を検出して動作性能データを生成する
ことを特徴とする再構成可能集積回路。
【請求項６】
請求項５に記載の再構成可能集積回路において、
前記回路設定データおよび回路構成データによって再構成可能集積回路上に構成される回路が、自己の信号状態を検出して生成した動作性能データは前記性能制御回路によって前記動作性能記憶装置に設定する
ことを特徴とする再構成可能集積回路。
【請求項７】
請求項３に記載の再構成可能集積回路において、
前記性能制御回路が生成する少なくとも２つの動作モードに対応した動作性能データの両方を動作速度が低速で低い電力消費モードに設定する
ことを特徴とする再構成可能集積回路。
【請求項８】
請求項３に記載の再構成可能集積回路において、
前記性能制御回路が生成する第２の動作モード以外に対応した動作性能データを、動作速度が低速で低い電力消費モードに設定する
ことを特徴とする再構成可能集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再構成可能集積回路において、回路を構成する電界効果トランジスタのしきい値電圧を決定するバイアス電圧の制御により、動作速度や消費電力を適切に制御することができる再構成可能集積回路に関するものである。
【背景技術】
【０００２】
ＦＰＧＡ（Field Programmable Gate Array）に代表される再構成可能論理回路は、多数の基本論理セル回路と基本論理セル回路の間の結線する結線スイッチ回路から構成されており、基本論理セル回路の回路設定を行い、結線スイッチ回路の結線データを設定することで、任意の論理装置に再構成して利用することができる。
【０００３】
ＦＰＧＡは、多数の基本論理セル回路から構成され、個々の基本論理セル回路が回路設定用記憶装置を持ち、この回路設定用記憶装置が保持するデータによって、基本論理セル回路の論理機能が決定され、基本論理セル回路の間の結線する結線スイッチについても回路構成用記憶装置を持ち、この回路構成用記憶装置が保持するデータによって、基本論理セル回路の間の信号線間を結ぶ結線スイッチの開閉が決定され、回路の結線状態が決定され、それぞれの回路が動作する機能回路となる。
【０００４】
再構成可能論理回路のすべての回路設定用記憶装置および回路構成用記憶回路が保持する回路構成用データによって、再構成可能論理回路の論理回路としての動作が決定され、任意の論理装置へ再構成することが可能となる。
【０００５】
この種の再構成可能集積回路の技術に関係する公知文献として、次に説明するような特許文献１〜３及び非特許文献１〜３が参照できる。
【０００６】
特許文献１には、ボディバイアスを選択的に変更することによるＭＯＳＦＥＴのしきい値制御を行ってＳＲＡＭ回路の消費電力を制御する半導体装置の発明が記載されている。この発明は、ＳＲＡＭ回路をＦＰＧＡに使用することによって書き換え速度が速く、低消費電力なＦＰＧＡを実現する。また、論理回路部のしきい値電圧を制御することにより、アクティブ状態とスリープ状態をつくり、状態に応じて高速動作または低消費電力化を実現する。
【０００７】
特許文献２は、特許文献１の半導体装置を改良した再構成可能集積回路の発明が記載されている。この再構成可能集積回路においては、基本論理セルごとに動作モード制御用の記憶装置を設け、個々の基本論理セルごとに実装された回路に適した動作モードを設定することにより、高速性と低消費電力性の両立を実現する論理装置を構成している。
【０００８】
特許文献３には、ソフトウェア制御されたボディバイアスに関する発明が記載されている。この発明では、目標パラメータ（動作周波数や消費電力）を実現するためのボディバイアス電圧値を、ソフトウェアによって最適化を行う。
【０００９】
非特許文献１および非特許文献２には、特許文献２および非特許文献３の高速低消費電力論理装置のような再構成可能集積回路おいて、各動作モードの性能を決定するトランジスタのしきい値電圧を決定するために供給するボディバイアス電圧の最適な組み合わせが議論されている。これは、例えば、後に詳述するように、複数のベンチマーク回路において、動作周波数を落とすことなく、平均して最も低消費電力化が実現できるボディバイアス電圧の組み合わせがあること（図２）を示している。また、非特許文献２では、最適なバイアス電圧の組み合わせを予測するアルゴリズムが提案されている。
【００１０】
非特許文献３には、特許文献２の高速低消費電力論理装置を改良した技術が記載されている。特許文献２の高速低消費電力論理装置は、基本論理セルごとのボディバイアス制御という粗い粒度での最適化であったのに対し、非特許文献３では、基本論理セルを結線スイッチ等の複数の部分回路へ分割して最適化をすることによって、より無駄のない低消費電力化を実現できる論理装置が提案されている。
【特許文献１】特開平１１−３９８７９号公報
【特許文献２】特開２００４−３３５６８６号公報
【特許文献３】特表２００６−５１２６８５号公報
【非特許文献１】河並崇、日置雅和、松本洋平、堤利幸、中川格、関川敏弘、小池汎平、「Ｆｌｅｘ  Ｐｏｗｅｒ  ＦＰＧＡにおけるしきい値制御用バイアス電圧値組合せの最適化について」、信学技報、ｖｏｌ．１０５、ｎｏ．５１４、ｐｐ．１−６、２００６．
【非特許文献２】河並崇、日置雅和、松本洋平、堤利幸、中川格、関川敏弘、小池汎平、「Ｆｌｅｘ  Ｐｏｗｅｒ  ＦＰＧＡにおける最適ボディバイアス電圧値組み合わせの詳細な分析」、信学技報、ｖｏｌ．１０６、ｎｏ．４９、ｐｐ．１９−２４、２００６．
【非特許文献３】日置雅和、河並崇、堤利幸、中川格、関川敏弘、小池汎平、「Ｆｌｅｘ  Ｐｏｗｅｒ  ＦＰＧＡのしきい値電圧制御粒度の評価」、信学技報、ｖｏｌ．
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、前述した特許文献２の高速低消費電力論理装置では、固定的に供給されたバイアス電圧の中から動作モードデータ記憶装置の情報をもとに、高速または低消費電力の動作モードに対応したバイアス電圧が選択されていた。このような場合の供給バイアス電圧は、再構成可能集積回路に実装される様々な回路に対し、平均的に効果の大きいバイアス電圧値をあらかじめ決定する手法であった。
【００１２】
図２に示されるように、再構成可能集積回路の消費電力は、バイアス電圧により変化する。図２は、しきい値最適化を行わない再構成可能集積回路の消費電力を１００％とした場合に、特許文献２のような再構成可能集積回路の高速低消費電力論理装置に２種類のバイアス電圧を供給し、パワーマッピング（消費電力最適化）を行った後の１０個のベンチマーク回路の平均の消費電力を示した図である。
【００１３】
図２では、２種類のバイアス電圧を供給し低消費電力最適化を行った後の、１０個のベンチマーク回路の平均の消費電力の割合を示している。ここでは、高速モードで動作させるために、ＭＯＳトランジスタの低しきい値電圧用に＋０．６Ｖのフォワードバイアス電圧をかけた場合に、低速モードで動作させるためのＭＯＳトランジスタの高しきい値電圧用のバイアス電圧は、どの電圧値が最適かを示している。図２に示すグラフにより明らかなように、ＭＯＳトランジスタの高しきい値電圧用のバイアス電圧が−０．４Ｖである場合の組み合わせが、もっとも低消費電力化できていることを示している。この結果、ＭＯＳトランジスタの低しきい値電圧用のバイアス電圧が＋０．６Ｖであり、ＭＯＳトランジスタの高しきい値電圧用のバイアス電圧が−０．４Ｖである組み合わせがもっとも最適となる。
【００１４】
しかし、図２に示す評価グラフでは、１０個のベンチマーク回路の平均の消費電力の割合を示しているが、１０個の平均ではなく、再構成可能集積回路の中のそれぞれの回路を分けて検討すると、再構成可能集積回路の消費電力は、図３に示すような評価グラフとなる。
【００１５】
図３に示す評価グラフによると、３つの回路（回路Ａ，回路Ｂ，回路Ｃ）は、それぞれ最も低消費電力化できるバイアス電圧値の組合せが異なることが理解される。つまり、実装する回路毎に、最適なバイアス電圧組合せを設定するには、個別の回路毎にバイアス電圧もコンフィギュレーションできる再構成可能集積回路とする必要がある。
【００１６】
本発明は、このような従来の問題点を解決するためになされたものであり、本発明の目的は、再構成可能集積回路において、回路を構成する電界効果トランジスタのしきい値電圧を決定するバイアス電圧の制御により、動作速度や消費電力を適切に制御することができる再構成可能集積回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記のような目的を達成するため、本発明による再構成可能集積回路は、論理機能を設定する回路設定データを記憶する回路設定用記憶回路（１２）と、回路設定データにより論理機能が設定される複数の基本論理セル回路（１０）と、論理装置を構成する回路構成データを記憶する回路構成用記憶回路（１４）と、回路構成データに基づいて基本論理セル回路の間を接続する結線スイッチ回路（１１）と、前記基本論理セル回路および結線スイッチ回路を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択する動作モードデータを記憶する動作モードデータ記憶回路（１３）と、動作モードデータに基づいてバイアス電圧を選択する性能選択回路（２１）と、動作性能データに基づいて前記性能選択回路にバイアス電圧を供給する性能設定装置（２２）と、前記性能設定装置の供給するバイアス電圧値を指定する動作性能データを記憶する動作性能記憶装置（２３）と、動作開始時において前記回路設定用記憶回路（１２）および回路構成用記憶回路（１４）に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して各基本論理セル回路（１０）および結線スイッチ回路（１１）を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択するデータを動作モードデータ記憶回路に記憶する記憶制御回路（２５）と、動作開始時において前記回路設定用記憶回路および回路構成用記憶回路に回路設定データおよび回路構成データをそれぞれ記憶する場合に、前記回路設定データおよび回路構成データに対応して動作性能データを前記動作性能記憶装置に記憶する性能制御回路（２４）とを備えることを特徴とするものである。
【００１８】
本発明の再構成可能集積回路において、動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかであり、この場合、動作モードは、動作モードを指定するデータにより基本論理セル回路ないし結線スイッチ回路を構成するトランジスタのしきい値電圧を変更することにより、少なくとも動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードを切り換えることを特徴とするものである。
【００１９】
また、本発明の再構成可能集積回路において、動作性能データは、再構成可能集積回路が動作中において動作性能記憶装置に性能制御回路が記憶するように構成されてもよい。
【００２０】
また、本発明の再構成可能集積回路においては、回路設定データおよび回路構成データによって再構成可能集積回路上に構成された回路が、自己の信号状態を検出して動作性能データを生成するように構成されてもよい。
【００２１】
この場合に、回路設定データおよび回路構成データによって再構成可能集積回路上に構成される回路が、自己の信号状態を検出して生成した動作性能データは性能制御回路によって動作性能記憶装置に設定するように構成されてもよい。これにより、再構成可能集積回路上に構成されて実装された回路をアクティブモードまたはスリープモードとして動作させることができる。
【００２２】
また、本発明の再構成可能集積回路においては、性能制御回路が生成する少なくとも２つの動作モードに対応した動作性能データの両方を動作速度が低速で低い電力消費モードに設定するように構成され、また、性能制御回路が生成する第２の動作モード以外に対応した動作性能データを、動作速度が低速で低い電力消費モードに設定するように構成される。
【発明の効果】
【００２３】
本発明の再構成可能集積回路は、上記のように構成されることにより、再構成可能集積回路において電力消費モードの制御が、本発明の再構成可能集積回路では、回路それぞれにあわせて最適なバイアス電圧の組み合わせを用いることができ、従来の複数の回路の平均として最適なバイアス電圧の組み合わせを用いる場合に比較して、更に消費電力を減少させることができる。具体的には、図３に示すように、動作する回路要素ごとに適切にバイアス電圧を異ならせて動作させることができ、例えば、回路Ｂではバイアス電圧（しきい値電圧）を−０．６Ｖに設定することで、更に８％消費電力を削減でき、回路Ｃでは、１３％の消費電力の削減が可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施する場合の一形態について図面を参照して説明する。図１は、本発明の一実施例に係る再構成可能集積回路の主要部の構成を説明する図である。図１において、１０は基本論理セル回路、１１は結線スイッチ回路、１２は回路設定用記憶回路、１３は動作モードデータ記憶回路、１４は回路構成用記憶回路である。また、２０は基本論理セル回路の要素の１つのＣＭＯＳ型インバータ回路、２１は性能選択回路、２２は性能設定回路、２３は動作性能データ記憶回路、２４は性能制御回路、２５は記憶制御回路である。
【００２５】
また、図１の下部側に示される再構成可能集積回路の中のそれぞれの回路の動作モードを制御するためのバイアス電圧設定の周辺回路については、再構成可能集積回路の中の要素の回路であるＣＭＯＳ型インバータ回路２０の論理ゲートのトランジスタ動作を例示して後述する。
【００２６】
基本論理セル回路１０は、フリップフロップ、インバータ、アンドゲート、オアゲート、ルックアップテーブルなど基本的な論理ゲートを構成する回路から構成されており、基本論理セル回路１０の回路機能の設定は、回路設定用記憶回路１２に記憶される回路設定用データの設定により行われる。結線スイッチ回路１１は、複数の配線ラインおよび配線ラインと基本論理セル回路１０とを結線するスイッチ回路から構成され、それぞれの基本論理セル回路１０の間の結線を行う結線スイッチ回路である。結線スイッチ回路１１による結線状態は回路構成用記憶回路１４に記憶される回路構成データにより設定される。
【００２７】
また、基本論理セル回路１０は、動作モードデータ記憶回路１３に記憶された動作モードのデータに応じて、その動作モードを、それぞれ基本論理セル回路１０ごとに動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モード、動作速度が中速で中位の電力消費の第３の動作モードのいずれかに切換えて動作する。３種類の動作モードは、後述するように、基本論理セル回路１０の回路要素を構成する電界効果トランジスタのしきい値電圧を、動作モードデータ記憶回路１３に記憶された動作モードのデータに応じて変更することにより、３種類のそれぞれの動作モードが切り換えるように設定される。
【００２８】
回路構成用記憶回路１４は、配線ラインを提供する結線スイッチ回路１１の中に設けられ、また、回路設定用記憶回路１２および動作モードデータ記憶回路１３は、基本論理セル回路１０の中に設けられる。複数の基本論理セル回路１０を用いて、これらを組み合わせて所要の論理装置を構成する場合には、回路設定データ、回路構成データ、および動作モード制御用の動作モードデータが、回路設定用記憶回路１２、回路構成用記憶回路１４および動作モードデータ記憶回路１３にそれぞれに記憶される。
【００２９】
図１の下部側には、基本論理セル回路１０における動作モードデータ記憶回路の周辺回路の一部が例示されている。基本論理セル回路１０の各々の論理ゲートは、図示されるように、例えば、ＣＭＯＳ型インバータ回路２０を構成する論理ゲートのＭＯＳトランジスタのしきい値電圧が、性能選択回路２１から供給されるバイアス電圧（アナログ電圧）により制御できる構成となっており、性能選択回路２１から供給されるバイアス電圧は、動作モードデータ記憶回路１３に記憶されている動作モードデータにより決定される。
【００３０】
動作モードデータ記憶回路１３に記憶される動作モード制御用のデータについては、所要の論理装置を構成する回路構成に応じて、動作開始時において、回路設定データおよび回路構成データの設定タイミングで設定される。動作モード制御用の動作モードデータにより、基本論理セル回路１０の動作速度と消費電力が制御される。
【００３１】
ここに例示されているＣＭＯＳ型インバータ回路２０は、２つのゲートを有しそれら２つのゲートに独立に電圧を印加することのできる二重ゲート型電界効果トランジスタにより構成されている。二重ゲート型電界効果トランジスタは、一方のゲート端子に信号を入力した場合のしきい値電圧をもう一方のゲート端子に加える電圧によって制御することができるトランジスタである。例えば、このような二重ゲート型電界効果トランジスタを用いて、基本論理セル回路１０の論理ゲート回路を構成することによって、図示されるように、動作モードデータ記憶装置１３に記憶された動作モードデータにより、性能選択回路２１によって選択されるバイアス電圧が、ＣＭＯＳ型インバータ回路２０の第２のゲートに印加されることにより、二重ゲート型電界効果トランジスタのしきい値電圧が変化し、二重ゲート型電界効果トランジスタの電流駆動能力と漏れ電流が制御され、動作速度と消費電力が制御される。
【００３２】
ここでは、二重ゲート型電界効果トランジスタを用いる回路構成を示しているが、他の回路構成として、ＭＯＳ型トランジスタの基板電位を変化させて、しきい値を制御する回路を用いることにより、基本論理セル回路を構成しても良い。その場合には、動作モード制御用記憶装置のデータの値に応じて半導体基板に印加する電圧を変化させる。これにより、ＭＯＳ型トランジスタのしきい値電圧が変化し、トランジスタの電流駆動能力と漏れ電流が制御され、動作速度と消費電力が同様に制御される。
【００３３】
複数の基本論理セル回路１０で構成される再構成可能論理回路を用いて、回路設定データおよび回路構成データの設定により、論理装置を構成する場合においては、構成する論理装置の回路を分析し、動作速度を最速とし、かつ消費電力を最小とする回路構成に応じて適切な動作モード制御用の動作モードデータの決定は、例えば、次のような公知の方法により行われる。
【００３４】
再構成可能論理素子の回路設定データを作成するためには、公知の配置配線プログラムが使用される。この配置配線プログラムによる処理の概略を説明すると、論理回路におけるゲート間の結線情報からなる設計データ(ネットリスト)を、再構成可能論理素子用の配置配線プログラムに入力することによって、論理ゲートの配置（論理回路の個々のゲート機能をどの基本論理セル回路を用いて実現するか）および配線（どの基本セルの信号とどの基本セルの信号を接続させるか）が決定され、配置配線プログラムは決定された配置配線に関するデータを出力する。
【００３５】
配置配線プログラムは、論理ゲートと配線の遅延等を考慮しつつ、回路動作が最速となるように、回路中のすべてのゲートから素子中の基本論理セルに対しての対応関係（マッピング）を決定し、基本論理セルの機能と結線スイッチの接続状態を決める回路設定データを求めて、配置配線データを作成する。以上の作業を行う配置配線プログラムは、回路動作を最速とする配置配線データの計算を終えた段階で、回路中のすべてのゲートと配線の遅延時間の情報を内部情報として保持している。この場合において、回路中のクリティカルパスについても特定される。
【００３６】
配置配線の処理の終了後に、まず、クリティカルパス上のゲートが含まれる基本論理セルについて、動作が最速となるように動作モード制御用のデータを決定する。次に、クリティカルパス上に無いすべてのゲートを含む基本論理セル回路に対して、速度を低下させる方向に動作モード制御用データを変化させていき、そのたびに、回路のクリティカルパスに変化がないかを調べる。当該ゲートの動作速度を低下させていくと、やがて、はクリティカルパスが当該ゲートを含むものへと移り変わるので、その一段階手前の電力制御用データを当該ゲートを含む基本論理セルの電力制御用データの値とする。これをすべてのゲートに対して繰り返す。
【００３７】
以上の手順によって、論理装置の全体の動作速度を最速とし、かつ消費電力を最小とするために個々の基本論理セル回路１０の動作モードデータ記憶装置１３に設定すべきデータを決定することができる。もし、すべての基本論理セル回路１０の消費電力の総和に制限がある場合には、これに応じて一部の基本論理セル回路１０の速度をさらに低下させる補正を行うことになる。
【００３８】
前述したように、図１の下部側に示されている基本論理セル回路１０における動作モードデータ記憶回路１３の周辺回路は、性能選択回路２１，性能設定回路２２，動作性能データ記憶回路２３，性能制御回路２４，記憶制御回路２５から構成されている。
【００３９】
基本論理セル回路１０の個々の論理ゲートを構成するＭＯＳトランジスタのしきい値を制御するためのバイアス電圧を、動作モードに応じて個別に詳細に制御するため、性能設定回路２２が、複数のバイアス電圧を発生するよう構成されており、性能選択回路２１が性能設定回路２２により発生される複数のバイアス電圧の中から適切なバイアス電圧を選択して、論理ゲートのＭＯＳトランジスタに供給するように構成される。性能選択回路２１により選択されて供給されるアナログ電圧は、動作モードデータ記憶回路１３に記憶されている動作モードデータにより決定される。
【００４０】
すなわち、動作モードデータ記憶回路１３が、基本論理セル回路１０および結線スイッチ回路１１を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択するための動作モードデータを記憶しており、性能選択回路２１が、動作モードデータに基づいてバイアス電圧を選択する。
【００４１】
トランジスタのしきい値電圧を決定するバイアス電圧は、性能設定装置２２により生成されて供給される。このため、動作性能データ記憶装置２３には、性能設定装置２２により供給するバイアス電圧値を指定する動作性能データを記憶しており、性能設定装置２２が、その動作性能データに基づいて、性能選択回路２１を介して供給するバイアス電圧を発生する。
【００４２】
記憶制御回路２５は、動作開始時において、回路設定用記憶回路１２および回路構成用記憶回路１４に回路設定データおよび回路構成データをそれぞれ記憶する場合に、回路設定データおよび回路構成データに対応して、各基本論理セル回路１０および結線スイッチ回路１１を構成するトランジスタのしきい値電圧を決定するバイアス電圧を選択するデータを、動作モードデータ記憶回路に記憶する。また、この場合に、性能制御回路２４は、回路設定データおよび回路構成データに対応して動作性能データを動作性能データ記憶装置に記憶する。
【００４３】
再構成可能集積回路において、動作モードは、複数段の動作速度と複数段の電力消費に応じた複数の動作モードのいずれかであり、この場合において、複数の動作モードは、動作モードを指定するデータにより基本論理セル回路１０ないし結線スイッチ回路１１を構成するトランジスタのしきい値電圧を変更することにより、動作速度が高速で高い電力消費の第１の動作モード、動作速度が低速で低い電力消費の第２の動作モードに切り換えられる。
【００４４】
ここでのバイアス電圧は、再構成可能集積回路が動作中においては固定されているため、次に再構成可能集積回路の構成を変更する場合に備えて、バイアス電圧を生成するための動作性能データは、再構成可能集積回路が動作中において動作性能データ記憶装置２３に前記性能制御回路が記憶するように構成される。
【００４５】
また、ここでは、再構成可能集積回路においては、回路設定データおよび回路構成データによって再構成可能集積回路上に構成された回路が、自己の信号状態を検出して動作性能データを生成するように構成される。これより、再構成可能集積回路を低消費電力とするスリープ動作時または高速動作時における電力消費を適切に制御できる。この場合は、回路設定データおよび回路構成データによって再構成可能集積回路上に構成される回路が、自己の信号状態を検出して生成した動作性能データが、性能制御回路によって動作性能記憶装置に設定される。
【００４６】
再構成可能集積回路においては、性能制御回路が生成する少なくとも２つの動作モードに対応した動作性能データの両方を動作速度が低速で低い電力消費モードに設定するように構成され、性能制御回路が生成する第２の動作モード以外に対応した動作性能データを、動作速度が低速で低い電力消費モードに設定するように構成される。
【００４７】
このように、再構成可能集積回路においては、実装される回路の配置配線（コンテキストの割付）の後に、トランジスタのスイッチング性能を決定するしきい値電圧を巧みに制御することによって、動作速度と消費電力の最適化が行われる。動作速度は基本的には最高速になるように、最も低しきい値のトランジスタの動作モードを固定して、モードを仮定して配置配線が行われるが、目的とする動作速度が高くない場合は、その限りではない。しきい値電圧の制御は、目的とする動作速度を維持したまま、再構成可能集積回路の全体が低消費電力化されるように制御される。
【００４８】
本発明による再構成可能集積回路は、前述したように、基本的な回路構成として、論理機能を設定する回路設定データを記憶する回路設定用記憶回路１２と、回路設定データにより論理機能が設定される複数の基本論理セル回路１０および結線スイッチ回路１１と、基本論理セル回路１０および結線スイッチ回路１１の動作モードを記憶する動作モードデータ記憶装置１３と、動作モードデータ記憶装置１３によって各基本論理セル回路１０および結線スイッチ回路１１に最適なしきい値電圧を設定すべく供給されるバイアス電圧を出力する性能選択回路２１および性能設定回路２２を備えている。
【００４９】
この再構成可能集積回路では、初期に設定される動作モードは実装される回路を設計する設計ソフトウェアで決定される。設計ソフトウェアは実装される回路の設計データを分析し、高速で信号が通過しなければならない（クリティカルパス上の）複数の基本論理セルおよび結線スイッチを特定する。設計ソフトウェアはクリティカルパスには高速モードを設定し、非クリティカルパス低速モードを設定する。
【００５０】
再構成可能集積回路において、特徴的な構成は、図４および図５に示されるように、外部のホスト制御装置から、回路もしくは回路情報を複数に分割したコンテキスト情報および動作モードのコンフィギュレーションデータを再構成可能集積回路に送信する信号線とともに、バイアス電圧生成のための設定データは、次のように設定される。すなわち、バイアス電圧生成および設定装置に転送する信号線を持つように構成されている点である。また、バイアス電圧の設定データは再構成可能集積回路の中でハードウェア的に組み込まれたバイアス電圧制御回路、またはソフト的に生成されたバイアス電圧制御回路またはその上で動作するソフトウェアからも可能となるような信号線を有している。
【００５１】
バイアス電圧生成および設定装置は、この信号線により送信されたバイアス電圧の設定データをもとに回路毎に適切なバイアス電圧値の組合せを生成し、再構成可能集積回路を構成しているそれぞれのトランジスタ回路にバイアス電圧を供給するように構成される。
【００５２】
バイアス電圧生成のための設定データは、再構成可能集積回路の中で何らかの回路が動作中においても、外部センサからの信号や、外部のホスト制御装置あるいは回路や、内部にハード的に組み込まれた、またはソフト的に生成されたバイアス電圧制御回路またはその上で動作するソフトウェアからも行えるように構成されてもよい。
【００５３】
例えば、外部のホスト制御装置はセンサからの信号や回路のコンフィギュレーションや回路を分割したコンテキストの切り替えの制御を行い、それに適したバイアス電圧設定データをバイアス電圧生成および設定装置に送信するように構成されてもよい。
【００５４】
内部のバイアス電圧制御回路またはその上で動作するソフトウェアは、内部の信号状態や内部に備えたあるいは外部のセンサをもとにバイアス電圧設定データを作成し、それをバイアス電圧生成および設定装置に送信する。
【００５５】
バイアス電圧生成および設定装置は上述したホスト制御装置や内部のバイアス電圧制御回路またはその上で動くソフトウェアから出力バイアス電圧の設定データを受け取ると、その設定データに見合ったバイアス電圧を再構成可能集積回路を構成しているそれぞれのトランジスタ回路に供給する。再構成可能集積回路においては、バイアス電圧生成および設定装置から供給されたバイアス電圧を動作モードのコンフィギュレーションデータに基づいて各基本論理セルへ供給する。これにより、回路もしくはコンテキストごとにバイアス電圧もコンフィギュレーションすることができる。
【００５６】
再構成可能集積回路は、動作モードとして、アクティブモードとスリープモードの動作モード利用することができる。アクティブモードは通常の動作モードでありク、クリティカルパスは高速モードを設定し、非クリティカルパスには低速モードを設定することによって実現される。スリープモードは、ホスト制御装置または内部のバイアス電圧制御回路またはその上で動くソフトウェアがスリープ状態に移行してもよいと判断すると、それらはバイアス電圧生成および設定装置にすべてのバイアス電圧の出力を低速モード用に変更するバイアス電圧設定データが送信される動作モードであり、低消費電力の動作モードである。
【００５７】
また、スリープモードは複数のモードを持つことができる。例えば、スリープ状態が短い期間の場合は、多くのトランジスタのしきい値電圧の変更および大きなバイアス電圧値の変更には時間を要するため、できるだけ最小限の変更に抑える。例えば、高速モード用のバイアス電圧出力のみを制御することによって、制御対象となるトランジスタ数を減らすことができる。この時のバイアス電圧の変化が小さければ、消費電力削減は小さくなるが、その分元の状態に復帰する時間が少なくなる。反対に、この時バイアス電圧の変化が大きければ、消費電力削減は大きくなるが元の状態への復帰時間は増加する。また、例えば、スリープ状態が長い期間続く場合は、高速モードおよび低速モード用の両方のバイアス電圧をきわめて低消費電力な値に設定することで、非常に低い電力消費のスリープモードを実現する。
【００５８】
なお上記スリープモードは電源電圧をカットすることがないため、非常に低消費電力那スリープモードにおいても記憶された論理を消失することはなく、動作速度は遅くなるが実装した関数は実行することができる。
【００５９】
次に最適なバイアス電圧を設定する方法を述べる。最も簡単な方法としては、設計ソフトウェア上において、すべてのありうるバイアス電圧の組み合わせを総当りで探索し、最も低消費電力化が実現できた組み合わせを最適なバイアス電圧とする方法がある。しかしながら、最適なバイアス電圧値組合せを総当りで探索するのは、非常に時間がかかり、現実的でない場合がある。次に、最適バイアス電圧値組合せ予測アルゴリズムを説明する。
【００６０】
最適バイアス電圧値組合せの予測は、回路の配置配線後に得られるスラック分布を用いて行う。スラックが図６のように分布していた場合、この時のＡｖｅｒａｇｅΔＤｅｌａｙ（低しきい値 → 高しきい値）を求め、それとスラック分布を比較する。このＡｖｅｒａｇｅΔＤｅｌａｙよりもスラックが大きい場合（図中ではＡｖｅｒａｇｅΔＤｅｌａｙの線よりも右側に分布しているスラック）、これらのスラックをもつ部分回路は高しきい値に設定できる可能性を持っている。しかしながら、実際は任意の1つの部分回路のしきい値を変化させた場合には、その他の部分回路のスラックが削減されてしまうため、これらの全てのノードを高しきい値に設定できるわけではない。
【００６１】
そこで、1つの部分回路がしきい値を変化させた場合のスラックの変化の平均、ＡｖｅｒａｇｅΔＳｌａｃｋ（低しきい値 → 高しきい値）を用いる。このＡｖｅｒａｇｅΔＳｌａｃｋは全ての組合せを考慮するのには組合せ数が膨大であるため、いくつかのサンプルを取得し算出する。
【００６２】
もし、ＡｖｅｒａｇｅΔＤｅｌａｙよりも大きなスラックを持つ部分回路を１つ高しきい値にすると予測したならば、全体のスラック分布をＡｖｅｒａｇｅΔＳｌａｃｋだけ小さくする。これによって部分回路間のスラックの冗長性を排除することができ、過剰に多くの部分回路が高しきい値に設定できると予測するのを防ぐことができる。これを全ての対象部分回路に対して行い、何個の部分回路が高しきい値化できるかをカウントする。
【００６３】
次に、カウントされた高しきい値部分回路数と未使用の部分回路を足し合わせ、それに部分回路の平均消費電力の変化、平均Δ消費電力（低しきい値 → 高しきい値）をかけることにより、全体でどの程度低消費電力化できるかが予測できる。
【００６４】
そして、最後に、これらを各バイアス電圧値の組合せに対して行い、最も低消費電力化できるものが、最適なバイアス電圧値の組合せとして予測できる。この予測を行うためのデータ処理は、例えば、図７に示すような処理フローによるデータ処理をコンピュータにより実行することにより行うことができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施例に係る再構成可能集積回路の構成を説明する図である。
【図２】再構成可能集積回路に２種類のバイアス電圧を供給しパワーマッピング（消費電力最適化）を行った後の１０個のベンチマーク回路の平均の消費電力を示した図である。
【図３】実装する回路ごとに最適なバイアス電圧が異なることを示す図である。
【図４】再構成可能集積回路の構成例の一例を示す図である。
【図５】再構成可能集積回路の構成例の他の例を示す図である。
【図６】最適バイアス電圧組み合わせ予測方法を説明するスラックの分布および変化を示した図である。
【図７】最適バイアス電圧組み合わせ予測を行う処理のフローチャートである。
【符号の説明】
【００６６】
１０  基本論理セル回路
１１  結線スイッチ回路
１２  回路設定用記憶回路
１３  動作モードデータ記憶回路
１４  回路構成用記憶回路
２０  ＣＭＯＳ型インバータ回路
２１  性能選択回路
２２  性能設定回路
２３  動作性能データ記憶回路
２４  性能制御回路
２５  記憶制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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