(57)【要約】【課題】従来の回路では出力電圧に重畳されるノイズを低減することが困難であった。【解決手段】本発明のバンドギャップ回路は、第１の電源ラインにＮ型半導体領域が接続される第１のダイオード素子Ｑ２と、第１のダイオード素子Ｑ２のＰ型半導体領域に一端が接続される第１の抵抗Ｒ２と、第１の電源ラインにＮ型半導体領域が接続され、第１のダイオード素子Ｑ２とは異なるサイズの第２のダイオード素子Ｑ１と、第１の抵抗Ｒ２の他端に発生する第１の電位と第２のダイオード素子Ｑ１のＰ型半導体領域に発生する第２の電位に基づき制御電圧を生成する制御電圧生成部１０と、第２の電源ラインと出力端子ｏｕｔの間に接続され、制御電圧に応じた出力電流を出力する出力トランジスタＭ３と、制御電圧生成部１０と出力トランジスタＭ３の制御端子の間に接続されるフィルタ１１と、出力端子ｏｕｔと第１の電源ラインの間に接続される負荷回路１２とを有する。【選択図】図１
2008305150.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源ラインにＮ型半導体領域が接続される第１のダイオード素子と、
前記第１のダイオード素子のＰ型半導体領域に一端が接続される第１の抵抗と、
前記第１の電源ラインにＮ型半導体領域が接続され、前記第１のダイオード素子とは異なるサイズの第２のダイオード素子と、
前記第１の抵抗の他端に発生する第１の電位と前記第２のダイオード素子のＰ型半導体領域に発生する第２の電位とに基づき制御電圧を生成する制御電圧生成部と、
第２の電源ラインと出力端子との間に接続され、制御端子に入力される前記制御電圧に基づき出力電流を制御する出力トランジスタと、
前記制御電圧生成部と前記出力トランジスタの制御端子との間に接続されるフィルタと、
前記出力端子と前記第１の電源ラインとの間に接続される負荷回路と、を有し、
前記負荷回路は、当該負荷回路に流れる電流に基づき出力端子から出力される出力電圧を生成するバンドギャップ回路。
【請求項２】
前記フィルタは、一端が前記制御電圧生成部に接続され、他端が前記出力トランジスタのゲートに接続される第２の抵抗と、前記第２の抵抗の他端と第１の電源ライン又は第２の電源ラインとの間に接続されるコンデンサを有する請求項１に記載のバンドギャップ回路。
【請求項３】
前記制御電圧生成部は、前記第１の電位と前記第２の電位とに基づき前記第１、第２のダイオード素子に実質的に同じ電流を供給し、制御端子が共通に接続される第１、第２のトランジスタを有し、前記制御電圧は、前記第１、第２のトランジスタの制御端子に発生する電圧であることを特徴とする請求項１又は２に記載のバンドギャップ回路。
【請求項４】
前記制御電圧生成部は、
前記第１の抵抗の他端と前記第２の電源ラインに接続される第１のトランジスタと、
前記第２のダイオード素子のＰ型半導体領域と前記第２の電源ラインに接続される第２のトランジスタと、前記第１の抵抗の他端に非反転入力端子が接続され、前記第２のダイオード素子のＰ型半導体領域に反転入力端子が接続され、前記第１、第２のトランジスタの制御端子に出力端子が接続され、当該出力端子から前記制御電圧を出力する増幅器と、
を有する請求項１乃至３のいずれか１項に記載のバンドギャップ回路。
【請求項５】
前記制御電圧生成部は、
制御端子とソースとドレインとを備える第１から第４のトランジスタを有し、
前記第１のトランジスタは、制御端子とドレインが共通に接続され、ソースが前記第２の電源ラインに接続され、
前記第２のトランジスタは、制御端子が前記第１のトランジスタの制御端子と共通に接続され、ソースが前記第２の電源ラインに接続され、
前記第３のトランジスタは、ソースが前記第１の抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続され、制御端子が前記第４のトランジスタの制御端子に接続され、
前記第４のトランジスタは、制御端子とドレインが共通に接続され、ソースが前記第２のダイオード素子のＰ型半導体領域に接続され、ドレインが前記第２のトランジスタのドレインに接続され、
前記第１、第２のトランジスタの制御端子の電圧を制御電圧として出力する
請求項１乃至３のいずれか１項に記載のバンドギャップ回路。
【請求項６】
第１の電源ラインにＮ型半導体領域が接続される第１のダイオード素子と、
前記第１のダイオード素子のＰ型半導体領域に一端が接続される第１の抵抗と、
前記第１の電源ラインにＮ型半導体領域が接続され、前記第１のダイオード素子とは異なるサイズの第２のダイオード素子と、
前記第１の抵抗の他端に接続されるドレインを有する第１のトランジスタと、前記第２のダイオード素子のＰ型半導体領域に接続されるドレインを有する第２のトランジスタとを備え、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートが共通接続されるカレントミラーと、
第２の電源ラインと出力端子との間に接続され、ゲートが前記第１、第２のトランジスタのゲートに接続される出力トランジスタと、
前記第１、第２のトランジスタのゲートと前記出力トランジスタのゲートとの間に接続されるフィルタと、
前記出力端子と前記第１の電源ラインとの間に接続される負荷回路と、を有し、
前記負荷回路は、当該負荷回路に流れる電流に基づき出力端子から出力される出力電圧を生成するバンドギャップ回路。
【請求項７】
前記バンドギャップ回路は、前記第１の抵抗の他端に発生する第１の電位と前記第２のダイオード素子のＰ型半導体領域に発生する第２の電位とに基づき前記第１、第２のトランジスタのゲートに供給する制御電圧を生成する増幅器を有する請求項６に記載のバンドギャップ回路。
【請求項８】
前記バンドギャップ回路は、ソースが前記第１の抵抗の他端に接続され、ドレインが前記第１のトランジスタのドレインに接続される第３のトランジスタと、
制御端子とドレインが共通に接続され、ソースが前記第２のダイオード素子のＰ型半導体領域に接続され、ドレインが前記第２のトランジスタのドレインに接続され、制御端子が前記第３のトランジスタの制御端子に接続される第４のトランジスタとを有し、
前記第３、第４のトランジスタが、前記第１の抵抗の他端に発生する第１の電位と前記第２のダイオード素子のＰ型半導体領域に発生する第２の電位とに応じて生成する電流に基づき、前記第１、第２のトランジスタ及び前記出力トランジスタに流れる電流値を設定する請求項６に記載のバンドギャップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明にかかるバンドギャップ回路は、特に半導体装置内において用いられる基準電圧を生成するバンドギャップ回路に関する。
【背景技術】
【０００２】
半導体装置内において基準電圧を生成する場合に、電源電圧変動や温度変動に対して電圧又は電流を安定して生成することが可能な電源回路としてバンドギャップ回路が多く用いられている。このバンドギャップ回路の一例が特許文献１、２に開示されている。
【０００３】
ここで、特許文献１に開示されているバンドギャップ回路１００の回路図を図６に示し、バンドギャップ回路についての説明する。バンドギャップ回路１００は、ＭＯＳトランジスタＭ１〜Ｍ３、ＰＮＰトランジスタＱ１〜Ｑ３、抵抗Ｒ２、Ｒ３、増幅器１０１を有する。そして、ＭＯＳトランジスタＭ１〜Ｍ３のトランジスタサイズ比（ゲート幅Ｗ／ゲート長Ｌで示される値の比）をＭ１：Ｍ２：Ｍ３＝１：１：Ｍとし、ＰＮＰトランジスタＱ１〜Ｑ３のトランジスタサイズ比（エミッタ面積の比）をＱ１：Ｑ２：Ｑ３＝１：Ｎ：Ｍとする。バンドギャップ回路１００は、ＭＯＳトランジスタＭ１、Ｍ２、ＰＮＰトランジスタＱ１、Ｑ２、抵抗Ｒ２、増幅器１０１の動作により絶対温度に比例する電流Ｉを生成する。そして、バンドギャップ回路１００は、この電流ＩにＭＯＳトランジスタＭ３のトランジスタサイズ比Ｍを乗じた電流を抵抗Ｒ３及びＰＮＰトランジスタＱ３に流すことで、（１）式で示す出力電圧Ｖｏｕｔを得る。
【数１】
2008305150.tif 000003
ここで、ＶＢＥ３は、ＰＮＰトランジスタＱ３のベース・エミッタ間電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷素量である。そして、ＶＢＥ３は、負の温度係数（約−２ｍＶ／Ｋ）を有し、第２項は正の温度係数を有する。従って、（１）式における第１項と第２項の係数を同じにすることによって出力電圧は温度に対して安定したものになる。また、（１）式は、電源電圧を含む項がないため、出力電圧Ｖｏｕｔは、電源電圧に対しても安定した特性となる。
【特許文献１】特開２００５−１７３９０５号公報
【特許文献２】特開２０００−２６７７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板上に形成されるトランジスタ又は抵抗は、素子自体がノイズの発生源となる（以下素子自体から発生されるノイズを素子ノイズと称す）。バンドギャップ回路もこのようなトランジスタ又は抵抗を用いて形成されるため、生成する電圧や電流に素子ノイズが重畳される。バンドギャップ回路は電源電圧変動や温度変動に対して安定した電圧を生成できるため、ＰＬＬ回路などの基準電圧源として用いられる。近年の高精度なＰＬＬ回路に対してバンドギャップ回路で生成した基準電圧を供給した場合、基準電圧に重畳する素子ノイズがＰＬＬ回路のジッタに影響する問題がある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、第１の電源ラインにＮ型半導体領域が接続される第１のダイオード素子と、前記第１のダイオード素子のＰ型半導体領域に一端が接続される第１の抵抗と、前記第１の電源ラインにＮ型半導体領域が接続され、前記第１のダイオード素子とは異なるサイズの第２のダイオード素子と、前記第１の抵抗の他端に発生する第１の電位と前記第２のダイオード素子のＰ型半導体領域に発生する第２の電位とに基づき制御電圧を生成する制御電圧生成部と、第２の電源ラインと出力端子との間に接続され、制御端子に入力される前記制御電圧に基づき出力電流を制御する出力トランジスタと、前記制御電圧生成部と前記出力トランジスタの制御端子との間に接続されるフィルタと、前記出力端子と前記第１の電源ラインとの間に接続される負荷回路と、を有し、前記負荷回路は、当該負荷回路に流れる電流に基づき出力端子から出力される出力電圧を生成するバンドギャップ回路である。
【０００６】
また、本発明の別の態様は、第１の電源ラインにＮ型半導体領域が接続される第１のダイオード素子と、前記第１のダイオード素子のＰ型半導体領域に一端が接続される第１の抵抗と、前記第１の電源ラインにＮ型半導体領域が接続され、前記第１のダイオード素子とは異なるサイズの第２のダイオード素子と、前記第１の抵抗の他端に接続されるドレインを有する第１のトランジスタと、前記第２のダイオード素子のＰ型半導体領域に接続されるドレインを有する第２のトランジスタとを備え、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートが共通接続されるカレントミラーと、第２の電源ラインと出力端子との間に接続され、ゲートが前記第１、第２のトランジスタのゲートに接続される出力トランジスタと、前記第１、第２のトランジスタのゲートと前記出力トランジスタのゲートとの間に接続されるフィルタと、前記出力端子と前記第１の電源ラインとの間に接続される負荷回路と、を有し、前記負荷回路は、当該負荷回路に流れる電流に基づき出力端子から出力される出力電圧を生成するバンドギャップ回路である。
【０００７】
本発明にかかるバンドギャップ回路によれば、出力トランジスタの制御端子に接続されるフィルタによって、出力トランジスタの制御端子に入力されるノイズを低減することができる。
【発明の効果】
【０００８】
本発明にかかるバンドギャップ回路によれば、低ノイズな基準電圧を生成することが可能になる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるバンドギャップ回路１の回路図を示す。図１に示すように、バンドギャップ回路１は、第１のダイオード素子（例えば、ＰＮＰトランジスタＱ２）、第２のダイオード素子（例えば、ＰＮＰトランジスタＱ１）、第１の抵抗（例えば、抵抗Ｒ２）、制御電圧生成部１０、フィルタ１１、出力トランジスタＭ３、負荷回路１２を有している。
【００１０】
ＰＮＰトランジスタＱ２は、ベースとコレクタとが互いに接続されたダイオード接続を有するＰＮＰトランジスタである。ＰＮＰトランジスタＱ２は、Ｐ型半導体領域で形成されるエミッタと、Ｎ型半導体領域で形成されるベースと、Ｐ型半導体領域で形成されるコレクタとを有している。そして、ＰＮＰトランジスタＱ２のコレクタは、第１の電源ライン（以下、接地ラインＧＮＤと称す）に接続される。また、ＰＮＰトランジスタＱ２のエミッタは、抵抗Ｒ２の一方の端子に接続される。そして、抵抗Ｒ２の他端は制御電圧生成部１０に接続される。ＰＮＰトランジスタＱ２は、エミッタのＰ型半導体領域をアノードとし、ベースのＮ型半導体領域をカソードとするダイオードとして機能する。
【００１１】
ＰＮＰトランジスタＱ１は、ベースとコレクタとが互いに接続されたダイオード接続を有するＰＮＰトランジスタである。ＰＮＰトランジスタＱ１は、Ｐ型半導体領域で形成されるエミッタと、Ｎ型半導体領域で形成されるベースと、Ｐ型半導体領域で形成されるコレクタとを有している。そして、ＰＮＰトランジスタＱ１のコレクタは、接地ラインＧＮＤに接続される。また、ＰＮＰトランジスタＱ１のエミッタは、制御電圧生成部１０に接続される。ＰＮＰトランジスタＱ１は、エミッタのＰ型半導体領域をアノードとし、ベースのＮ型半導体領域をカソードとするダイオードとして機能する。
【００１２】
制御電圧生成部１０は、第１のトランジスタ（例えば、ＰＭＯＳトランジスタＭ１）、第２のトランジスタ（例えば、ＰＭＯＳトランジスタＭ２）、増幅器１３を有する。ＰＭＯＳトランジスタＭ１は、第２の電源ライン（以下、電源ラインＶＤＤと称す）に接続されるソースと、ＰＮＰトランジスタＱ１のエミッタに接続されるドレインと、増幅器１３の出力ノード（図中のノードＶ３）に接続される制御端子（例えば、ゲート）とを有する。ＰＭＯＳトランジスタＭ１のドレインとＰＮＰトランジスタＱ１のエミッタとの間のノードをノードＶ１と称す。ＰＭＯＳトランジスタＭ２は、電源ラインＶＤＤに接続されるソースと、抵抗Ｒ２の他端に接続されるドレインと、増幅器１３の出力ノードに接続されるゲートとを有する。ＰＭＯＳトランジスタＭ２のドレインと抵抗Ｒ２の他端との間のノードをノードＶ２と称す。つまり、ＰＭＯＳトランジスタＭ１のゲートとＰＭＯＳトランジスタＭ２のゲートとは共通に接続され、カレントミラーを構成する。
【００１３】
増幅器１３は、非反転入力端子と、反転入力端子と、アンプ出力端子とを有する。非反転入力端子はノードＶ２に接続され、反転入力端子はノードＶ１に接続され、アンプ出力端子は、ノードＶ３に接続される。そして、増幅器１３は、ノードＶ１とノードＶ２との電圧が等しくなるようにノードＶ３の制御電圧を制御する。
【００１４】
フィルタ１１は、第２の抵抗（例えば、抵抗Ｒ１）と、コンデンサＣ１とを有する。抵抗Ｒ１はノードＶ３と出力トランジスタＭ３の制御端子（例えば、ゲート）との間に接続される。コンデンサＣ１は、出力トランジスタＭ３のゲートと電源ラインＶＤＤとの間に接続される。なお、コンデンサＣ１は、出力トランジスタＭ３のゲートと接地ラインＧＮＤとの間に接続される構成であっても良い。
【００１５】
出力トランジスタＭ３は、例えばＰＭＯＳトランジスタである、従って、以下の説明では出力トランジスタをＰＭＯＳトランジスタＭ３と称す。ＰＭＯＳトランジスタＭ３は、ゲートに入力される制御電圧（ノードＶ３の電圧）に基づきソース・ドレイン間に流れる電流を制御する。ＰＭＯＳトランジスタＭ３のゲートは、フィルタ１１を介してＰＭＯＳトランジスタＭ１、Ｍ２のゲートと共通に接続される。また、ＰＭＯＳトランジスタＭ３のソースは電源ラインＶＤＤに接続され、ドレインは出力端子ｏｕｔに接続される。なお、出力トランジスタＭ３とＰＭＯＳトランジスタＭ１、Ｍ２はゲートが接続されていることから、この３つのトランジスタによって１つのカレントミラーを構成していると考えることも可能である。
【００１６】
負荷回路１２は、抵抗Ｒ３とＰＮＰトランジスタＱ３とを有する。ＰＮＰトランジスタＱ３は、ベースとコレクタとが互いに接続されたダイオード接続を有するＰＮＰトランジスタである。ＰＮＰトランジスタＱ３は、Ｐ型半導体領域で形成されるエミッタと、Ｎ型半導体領域で形成されるベースと、Ｐ型半導体領域で形成されるコレクタとを有している。そして、ＰＮＰトランジスタＱ３のコレクタは、接地ラインＧＮＤに接続される。また、ＰＮＰトランジスタＱ１のエミッタは、抵抗Ｒ３の一端に接続される。抵抗Ｒ３の他端は、出力端子ｏｕｔに接続される。ＰＮＰトランジスタＱ３は、エミッタのＰ型半導体領域をアノードとし、ベースのＮ型半導体領域をカソードとするダイオードとして機能する。
【００１７】
なお、バンドギャップ回路１では、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３のトランジスタサイズ比をＭ１：Ｍ２：Ｍ３＝１：１：Ｍとする。ここでＭＯＳ型トランジスタにおけるトランジスタサイズは、トランジスタのゲート幅Ｗをゲート長Ｌで除した値（Ｗ／Ｌ）で示される。つまり、ＭＯＳトランジスタにおけるトランジスタサイズ比は、各トランジスタにおける（Ｗ／Ｌ）で求まる値の比である。また、ＰＮＰトランジスタＱ１〜Ｑ３のトランジスタサイズ比をＱ１：Ｑ２：Ｑ３＝１：Ｎ：Ｍとする。バイポーラ型トランジスタにおけるトランジスタサイズ比は、各トランジスタのエミッタ領域の面積比で示される。つまり、ＰＮＰトランジスタＱ１〜Ｑ３のトランジスタサイズ比は、ＰＮＰトランジスタＱ１〜Ｑ３のエミッタ面積比である。
【００１８】
ここで、増幅器１３の内部回路の回路図の一例を図２に示す。図２に示すように、増幅器１３は、ＮＭＯＳトランジスタＭ１０、Ｍ１１で構成される差動対を有する。ＮＭＯＳトランジスタＭ１０のゲートに非反転入力端子Ｖｉｎ＋が接続され、ＮＭＯＳトランジスタＭ１１のゲートに反転入力端子Ｖｉｎ−が接続される。ＮＭＯＳトランジスタＭ１０、Ｍ１１のソースの共通接続点と接地ラインＧＮＤとの間には抵抗ＲＩが接続される。そして、抵抗ＲＩに流れる電流に基づき増幅器１３は動作する。ＮＭＯＳトランジスタＭ１０のドレインと電源ラインＶＤＤとの間にはＰＭＯＳトランジスタＭ１２が接続される。ＮＭＯＳトランジスタＭ１１のドレインと電源ラインＶＤＤとの間にはＰＭＯＳトランジスタＭ１３が接続される。ＰＭＯＳトランジスタＭ１２は、ゲートとドレインとが互いに接続されており、さらに、ＰＭＯＳトランジスタＭ１２のゲートとＰＭＯＳトランジスタＭ１３のゲートは共通に接続されている。つまり、増幅器１３は、ＰＭＯＳトランジスタＭ１２、Ｍ１３とで構成される能動負荷を有する。そして、ＮＭＯＳトランジスタＭ１１のドレインとＰＭＯＳトランジスタＭ１３のドレインとの接続点にアンプ出力端子ａｍｐｏｕｔが接続される。
【００１９】
次に、バンドギャップ回路１の動作について説明する。バンドギャップ回路１は、ＰＮＰトランジスタＱ１、Ｑ２、抵抗Ｒ１、制御電圧生成部１０で生成される制御電圧に基づき、ＰＭＯＳトランジスタＭ３が電流を生成し、この電流を負荷回路１２に流すことで（２）式で示される出力電圧Ｖｏｕｔを出力する。
【数２】
2008305150.tif 000004
ここで、ＶＢＥ３は、ＰＮＰトランジスタＱ３のベース・エミッタ間電圧、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷素量である。そして、ＶＢＥ３は、負の温度係数（約−２ｍＶ／Ｋ）を有し、第２項は正の温度係数を有する。従って、（１）式における第１項と第２項の係数を同じにすることによって出力電圧は温度に対して安定したものになる。また、（１）式は、電源電圧を含む項がないため、出力電圧Ｖｏｕｔは、電源電圧に対しても安定した特性となる。
【００２０】
さらに、バンドギャップ回路１は、フィルタ１１によって、ＰＮＰトランジスタＱ１、Ｑ２、抵抗Ｒ１、制御電圧生成部１０が発生する素子ノイズを低減する。フィルタ１１が素子ノイズを低減する動作を説明する前に、フィルタ１１がない場合において出力端子ｏｕｔから出力される素子ノイズについて説明する。
【００２１】
まず、ＰＭＯＳトランジスタＭ１〜Ｍ３のノイズをそれぞれＶｎｍ１２、Ｖｎｍ２２、Ｖｎｍ３２、とし、ＰＮＰトランジスタＱ１〜Ｑ３のノイズをそれぞれＶｎｑ１２、Ｖｎｑ２２、ＶｎＱ３２、抵抗Ｒ２〜Ｒ３のノイズをＶｎｒ２２、Ｖｎｒ３２、増幅器１３のノイズをＶｎａｍｐ２とする。また、ＰＭＯＳトランジスタＭ１のゲートからドレインまでの利得をＧ１、ＰＭＯＳトランジスタＭ２のゲートのドレインまでの利得をＧ２、増幅器１３のオープンループゲインをＡとする。これらの値を用いて出力電圧Ｖｏｕｔに重畳される雑音Ｖｎｏｕｔ2を求める。最初に増幅器１３のアンプ出力端子におけるノイズをＶｎ２すると、Ｖｎ２は（３）式で現される。
【数３】
2008305150.tif 000005
【００２２】
ここで、（３）式の両辺をＡ２で割ると（３）式は（４）式に変形される。
【数４】
2008305150.tif 000006
さらに、両辺を（Ｇ２−Ｇ１）２で割る。このとき、Ａ（Ｇ２−Ｇ１）＞＞１とすると（４）式は、（５）式で現される。
【数５】
2008305150.tif 000007
【００２３】
次に、ＰＭＯＳトランジスタＭ１、Ｍ２のゲートからドレインまでの利得Ｇ１、Ｇ２は（６）式及び（７）式で現される。（６）式におけるｇｍ１はＰＭＯＳトランジスタＭ１の相互コンダクタンスであり、（７）式におけるｇｍ２はＰＭＯＳトランジスタＭ２の相互コンダクタンスである。
【数６】
2008305150.tif 000008
【数７】
2008305150.tif 000009
ここで、ｋはボルツマン定数［ｊ／ｋ］であり、Ｔは絶対温度［Ｋ］であり、ｑ:電荷素量［ｃ］である。また、本実施の形態では、ＰＭＯＳトランジスタＭ１の出力コンダクタンスｇｄｓ１を（８）式のように設定し、ＰＭＯＳトランジスタＭ２の出力コンダクタンスｇｄｓ２を（９）式のように設定する。
【数８】
2008305150.tif 000010
【数９】
2008305150.tif 000011
さらに、本実施の形態では、ＰＭＯＳトランジスタＭ１、Ｍ２が同じトランジスタサイズであるためｇｍ１＝ｇｍ２と考えることができる。従って、（Ｇ２−Ｇ１）は（１０）式として考えることができる。
【数１０】
2008305150.tif 000012
また、ＰＭＯＳトランジスタＭ３のゲートからドレインまでの利得をＧ３とし、ＰＭＯＳトランジスタＭ３の相互コンダクタンスをｇｍ３とすると、Ｇ３及びｇｍ３は（１１）式及び（１２）式で現される。また、本実施の形態では、ＰＭＯＳトランジスタＭ３の出力コンダクタンスｇｄｓ３を（１３）式のように設定する。
【数１１】
2008305150.tif 000013
【数１２】
2008305150.tif 000014
【数１３】
2008305150.tif 000015
【００２４】
次に、バンドギャップ回路１の出力電圧Ｖｏｕｔに重畳されるノイズについて説明する。出力電圧Ｖｏｕｔに重畳されるノイズをＶｎｏｕｔ２とすると、このノイズは（１４）式によって現される。
【数１４】
2008305150.tif 000016
ここで、（１３）式より、（１４）式は（１５）式として考えることができる。
【数１５】
2008305150.tif 000017
さらに（１５）式に（５）式及び（１０）式を代入すると、（１５）式は（１６）式で現すことができる。
【数１６】
2008305150.tif 000018
【００２５】
なお、（１６）式に示す、トランジスタ、抵抗、増幅器で発生する各ノイズは、（１７）式から（２４）式によって表すことができる。
【数１７】
2008305150.tif 000019
【数１８】
2008305150.tif 000020
【数１９】
2008305150.tif 000021
【数２０】
2008305150.tif 000022
【数２１】
2008305150.tif 000023
【数２２】
2008305150.tif 000024
【数２３】
2008305150.tif 000025
【数２４】
2008305150.tif 000026
（１９）式は、増幅器１３を構成するトランジスタＮＭＯＳトランジスタＭ１０、Ｍ１１は同一のゲート長及びゲート幅を有し、ＰＭＯＳトランジスタＭ１２、１３は同一のゲート長及びゲート幅を有するものとした場合における増幅器１３のノイズを示す。従って、ＮＭＯＳトランジスタＭ１０、Ｍ１１の相互コンダクタンスｇｍ１０、ｇｍ１１はｇｍ１０＝ｇｍ１１となり、ゲート長Ｌ１０、Ｌ１１はＬ１０＝Ｌ１１となり、ゲート幅Ｗ１０、Ｗ１１はＷ１０＝Ｗ１１となり、係数Ａ１０、Ａ１１はＡ１０＝Ａ１１となり、係数α１０、α１１はα１０＝α１１となる。また、ＰＭＯＳトランジスタＭ１２、Ｍ１３の相互コンダクタンスｇｍ１２、ｇｍ１３はｇｍ１２＝ｇｍ１３となり、ゲート長Ｌ１２、Ｌ１３はＬ１２＝Ｌ１３となり、ゲート幅Ｗ１２、Ｗ１３はＷ１２＝Ｗ１３となり、係数Ａ１２、Ａ１３はＡ１２＝Ａ１３となり、係数α１２、α１３はα１２＝α１３となる。このことより、（１９）式については、項の値として、ｇｍ１０、ｇｍ１２、Ｍ１０、Ｍ１２、Ｌ１０、Ｌ１２、Ａ１０、Ａ１２、α１０、α１２を用いて示した。
【００２６】
また、（２０）式におけるｇｍ１はＰＭＯＳトランジスタＭ２の相互コンダクタンスであり、Ｌ１はＰＭＯＳトランジスタＭ１のゲート長であり、Ｗ１はＰＭＯＳトランジスタＭ１のゲート幅であり、Ａ１及びα１はＰＭＯＳトランジスタＭ１の係数である。（２１）式におけるｇｍ２はＰＭＯＳトランジスタＭ２の相互コンダクタンスであり、Ｌ２はＰＭＯＳトランジスタＭ２のゲート長であり、Ｗ２はＰＭＯＳトランジスタＭ２のゲート幅であり、Ａ２及びα２はＰＭＯＳトランジスタＭ２の係数である。（２２）式におけるｇｍ３はＰＭＯＳトランジスタＭ３の相互コンダクタンスであり、Ｌ３はＰＭＯＳトランジスタＭ３のゲート長であり、Ｗ３はＰＭＯＳトランジスタＭ３のゲート幅であり、Ａ３及びα３はＰＭＯＳトランジスタＭ２の係数である。
【００２７】
上記説明より、フィルタ１１がない場合、出力電圧Ｖｏｕｔは（５）式に示す電圧値に（１６）式に示すノイズが重畳される。フィルタ１１は、（１６）式の第１項で示されるノイズを低減する。フィルタ１１は、（２５）式で示す伝達関数を有する。
【数２５】
2008305150.tif 000027
ただし、Ｖ４はノードＶ４の電圧値、Ｖ３はノードＶ３の電圧値、ωはω＝２πｆで示される値であって、ｆはノイズの周波数を示す。つまり、フィルタ１１は周波数が高いノイズほど低減する。
【００２８】
ここで、フィルタ１１を用いた場合の出力電圧Ｖｏｕｔに重畳する出力ノイズと周波数との関係についての一例を図３にグラフを示す。図３に示すグラフでは、縦軸に出力ノイズを対数軸で示し、横軸に出力ノイズの周波数を示した。また、図３では、参考データとして、フィルタ１１をコンデンサＣ１のみで構成した場合と、フィルタ１１がない場合のデータを示す。
【００２９】
図３に示すように、フィルタ１１を適用することで、周波数が１０ＭＨｚ程度の出力ノイズがフィルタ１１がない場合に比べて約１／７０程度に低減される。また、その他の周波数帯においてもフィルタ１１がない場合に比べフィルタ１１を適用することで出力ノイズが低減する。一方、フィルタ１１をコンデンサＣ１のみで構成しても出力ノイズが低減される。しかしながら、コンデンサＣ１の値が同じであれば、抵抗Ｒ１とコンデンサＣ１とによってフィルタ１１を構成したほうが出力ノイズの低減能力は高い。なお、コンデンサＣ１のみでフィルタ１１を構成した場合、コンデンサＣ１の値を倍程度に増やすことで、抵抗Ｒ１とコンデンサＣ１とでフィルタ１１を構成した場合と同程度のノイズ低減の力を実現することができる。
【００３０】
上記説明より、本実施の形態にかかるバンドギャップ回路１は、フィルタ１１を出力トランジスタのゲートと制御電圧生成部１０との間に有することで出力ノイズを低減することが可能である。そして、フィルタ１１を抵抗とコンデンサを用いて構成することで、コンデンサの容量値を増加させることなく高いノイズ低減能力を実現することが可能である。つまり、コンデンサが回路面積に占める割合を小さくしながら、高いノイズ除去能力を実現できる。一般的に、コンデンサの面積は抵抗に比べて非常に大きいため、コンデンサの面積の増加を抑制することは、回路面積の低減に効果的である。
【００３１】
また、本実施の形態にかかるバンドギャップ回路１は、消費電流を抑制する効果もある。（１７）式〜（２４）式に示すように、トランジスタ及び抵抗の素子ノイズを低減する場合、素子に流れる電流を増加させなければならない。例えば、（１７）式に示すＰＮＰトランジスタの素子ノイズを１／１０にする場合、トランジスタに流れる電流を１０倍にする必要がある。しかしながら、本実施の形態にかかるバンドギャップ回路１は、フィルタ１１によって素子ノイズを低減するため、回路の消費電流を増加させることなく素子ノイズを低減することが可能である。
なお、（１６）式における第１項のＭ×（Ｒ３／Ｒ２）で示される項を小さくすることでも素子ノイズの大きさを低減できるが、この項は出力電圧Ｖｏｕｔの温度特性に関わる項である。そのため、この値を小さくすると出力電圧Ｖｏｕｔの温度変動に対する安定性が損なわれる。したがって、Ｍ×（Ｒ３／Ｒ２）で示される項を小さくすることは、出力電圧Ｖｏｕｔの安定性を考慮すると適切ではない。
【００３２】
実施の形態２
実施の形態２にかかるバンドギャップ回路２の回路図を図４に示す。バンドギャップ回路２は、制御電圧生成部１０に代えて制御電圧生成部２０を有する制御電圧生成部２０は、増幅器１３を用いることなく２つのトランジスタによって、ＰＭＯＳトランジスタＭ１、Ｍ２に流れる電流を設定するものである。制御電圧生成部２０は、増幅器１３に代えて、第３、第４のトランジスタ（以下、ＮＭＯＳトランジスタＭ３、Ｍ４と称す）を有している。また、バンドギャップ回路２は、起動回路２１を有している。
【００３３】
ＮＭＯＳトランジスタＭ３は、ソースが抵抗Ｒ１に接続され、ドレインがＰＭＯＳトランジスタＭ２に接続され、ゲートがＮＭＯＳトランジスタＭ４に接続される。ＮＭＯＳトランジスタＭ４は、ソースがＰＮＰトランジスタＱ１のエミッタに接続され、ゲートとドレインとが共通接続される。つまり、ＮＭＯＳトランジスタＭ３、Ｍ４はカレントミラーを構成する。
【００３４】
バンドギャップ回路２では、ＮＭＯＳトランジスタＭ３、Ｍ４のトランジスタサイズを同じに設定する。そのため、ＮＭＯＳトランジスタＭ３、Ｍ４は、ソースの電圧が同じになるような電流を生成する。そして、ＮＭＯＳトランジスタＭ３、Ｍ４で生成された電流が、ＰＭＯＳトランジスタＭ１、Ｍ２に供給される。本実施の形態では、ＰＭＯＳトランジスタＭ２のゲートとドレインが共通接続されているため、ＮＭＯＳトランジスタＭ３、Ｍ４で生成された電流と同じ電流がＰＭＯＳトランジスタＭ１に流れ、出力トランジスタはＮＭＯＳトランジスタＭ３、Ｍ４で生成された電流のＭ倍の電流を流す。
【００３５】
また、本実施の形態では起動回路２１を有するが、起動回路２１はバンドギャップ回路２の電源投入直後に動作し、バンドギャップ回路２の起動を補助する動作をする。図５に示す起動回路２１は起動回路の一例であり、他の構成によっても実現することができる。
【００３６】
上記説明より、バンドギャップ回路２は、バンドギャップ回路１の変形例を示すものであるが、フィルタ１１を有しているためバンドギャップ回路１と同様に、素子ノイズを低減することが可能である。バンドギャップ回路２のノイズ低減効果を示すために、図５にバンドギャップ回路２における出力電圧Ｖｏｕｔに重畳する出力ノイズと周波数との関係についての一例を示す。図５に示すグラフでは、縦軸に出力ノイズを対数軸で示し、横軸に出力ノイズの周波数を示した。また、図５では、参考データとして、フィルタ１１がない場合のデータを示す。図５に示すように、バンドギャップ回路２においても、フィルタ１１がある方が、フィルタ１１がない場合に比べて出力ノイズの振幅が低減されていることが分かる。
【００３７】
また、バンドギャップ回路２においても、出力ノイズの低減効果はフィルタ１１によって得られるため、素子ノイズを低減するために電流を増加させる必要はない。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＰＮＰトランジスタＱ１〜Ｑ３は、ＮＰＮトランジスタで構成しても良く、単にダイオードを用いることも可能である。また、ＭＯＳトランジスタで構成している部分に関しても、この部分をバイポーラトランジスタに置き換えることは適宜選択しうることである。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１にかかるバンドギャップ回路の回路図である。
【図２】実施の形態１にかかる増幅器の一例を示す回路図である。
【図３】実施の形態１にかかるバンドギャップ回路において出力電圧に重畳される出力ノイズの周波数特性を示すグラフである。
【図４】実施の形態２にかかるバンドギャップ回路の回路図である。
【図５】実施の形態２にかかるバンドギャップ回路において出力電圧に重畳される出力ノイズの周波数特性を示すグラフである。
【図６】従来のバンドギャップ回路の回路図である。
【符号の説明】
【００４０】
１、２    バンドギャップ回路
１０、２０    制御電圧生成部
１１    フィルタ
１２    負荷回路
１３    増幅器
２１    起動回路
Ｍ１〜Ｍ３、Ｍ１２、Ｍ１３、ＭＰ３、ＭＰ４    ＰＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ１０、Ｍ１１ＭＮ１    ＮＭＯＳトランジスタ
Ｑ１〜Ｑ３    ＰＮＰトランジスタ
Ｒ１〜Ｒ３    抵抗
Ｃ１    コンデンサ
ＶＤＤ    電源ライン
ＧＮＤ    接地ライン
Ｖｉｎ＋    非反転入力端子
Ｖｉｎ−    反転入力端子
ｏｕｔ    出力端子
Ｖ１〜Ｖ４    ノード
【図１】
2008305150.tif 000028
【図２】
2008305150.tif 000029
【図３】
2008305150.tif 000030
【図４】
2008305150.tif 000031
【図５】
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【図６】
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