(57)【要約】【課題】正確にデータを読み出すことができる半導体記憶装置を提供する。【解決手段】主ビット線ＭＢＬ１と主ビット線ＲＭＢＬ１の寄生容量は、それぞれＣｍｂｌで等しい。また、副ビット線ＤＢＬ０１と副ビット線ＤＢＬ１ｎの寄生容量は、それぞれＣｄｂｌ２５６で等しく、副ビット線ＲＤＢＬ１と副ビット線ＤＢＬ２１の寄生容量は、それぞれＣｄｂｌ３２で等しい。選択線駆動回路５０は、メモリセルＭＣのデータを読み出す時、選択線ＳＥＬ００、ＳＥＬ０１および選択線ＲＳＥＬ０、ＲＳＥＬ１に加え、選択線ＲＤＳＥＬ１１および選択線ＳＥＬ２１を選択する。これにより、センスアンプ２０に接続された主ビット線ＭＢＬ１とＲＭＢＬ１の合成寄生容量は、それぞれＣｍｂｌ＋Ｃｄｂｌ２５６＋Ｃｄｂｌ３２で等しくなる。【選択図】図６
2008047189.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割されたメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線と前記メモリセルが接続された副ビット線とを接続する選択線と、
前記第１の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、
第２の主ビット線と前記リファレンスセルが接続された副ビット線とを接続する選択線と、
前記第２の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記選択線選択回路は、いずれのセクタに属するメモリセルを読み出した場合でも、前記第１の主ビット線に付随する寄生容量と、前記第２の主ビット線に付随する寄生容量とが同一となるように前記選択線を選択することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
第１のセクタに属するメモリセルを読み出すために、
前記メモリセルが接続されたワード線と前記リファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペアと前記メモリセルが接続された副ビット線ペアとを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペアと前記リファレンスセルが接続された副ビット線ペアとを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項４】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
前記メモリセルが接続されたワード線と前記リファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項５】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
前記メモリセルが接続されたワード線と前記リファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
前記第３の主ビット線と前記第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線と、
前記第６の主ビット線と前記第３のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項６】
前記リファレンスセルはリファレンスセクタ内に配置され、
前記第１のセクタの副ビット線と前記第３のセクタの副ビット線は同一寄生容量を有するよう構成され、
前記第２のセクタの副ビット線と前記リファレンスセクタの副ビット線は同一寄生容量を有するよう構成されることを特徴とする請求項３〜請求項５記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは、副ビット線の寄生容量が異なる複数のセクタから構成されており、
前記複数のセクタは副ビット線の寄生容量が同じであるセクタを少なくとも２つ以上備えていることを特徴とする請求項３〜請求項５記載の半導体記憶装置。
【請求項８】
前記リファレンスセルはリファレンスセクタ内に配置され、
前記第１のセクタと前記第３のセクタは同一数のワード線から構成され、
前記第２のセクタと前記リファレンスセクタは同一数のワード線から構成されることを特徴とする請求項３〜請求項５記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイは、ワード線数が異なる複数のセクタから構成されており、
前記複数のセクタはワード線数が同じであるセクタを少なくとも２つ以上備えていることを特徴とする請求項３〜請求項５記載の半導体記憶装置。
【請求項１０】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペアと前記メモリセルが接続された副ビット線ペアとを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペアと前記リファレンスセルが接続された副ビット線ペアとを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項１１】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項１２】
前記選択線選択回路は、いずれのセクタに属するメモリセルを読み出した場合でも、前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量と、前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量とが同一となるように前記選択線を選択することを特徴とする請求項１０、請求項１１記載の半導体記憶装置。
【請求項１３】
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第３の主ビット線とを前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線と接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第６の主ビット線とを前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線と接続する選択線とを選択する選択線選択回路とを備えることを特徴とする半導体記憶装置。
【請求項１４】
前記選択線選択回路は、いずれのセクタに属するメモリセルを読み出した場合でも、前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量と、
前記第３の主ビット線に付随する寄生容量と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量と、
前記第６の主ビット線に付随する寄生容量とが同一となるように前記選択線を選択することを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記選択線選択回路は、複数の選択線のうち、始めに所定の数の選択線を選択状態とし、
所定の時間経過後、残りの選択線を選択状態とすることを特徴とする請求項１〜請求項１４記載の半導体記憶装置。
【請求項１６】
前記選択線選択回路は、複数の選択線のうち、始めにプリチャージを行う主ビット線と副ビット線とを接続する選択線を選択状態とし、
所定の時間経過後、残りの選択線を選択状態とすることを特徴とする請求項１〜請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、読み出し動作時のビット線の容量を調整する技術に関する。
【背景技術】
【０００２】
特許文献１の図３、図４に示される従来の半導体記憶装置における読み出し動作の概要について説明する。
【０００３】
同文献に示される半導体記憶装置は、複数のメモリセルとリファレンスセルを備えている。
【０００４】
読み出し対象として選択されたメモリセルには、示すデータが“１”である場合と“０”である場合とで、異なる量の電流が流れる。したがって、読み出し時にメモリセルに接続された主ビット線の読み出し時の電位は、メモリセルの示すデータが“０”の場合と“１”の場合とで異なる。
【０００５】
一方、リファレンスセルには、“１”のデータを示すメモリセルに流れる電流と“０”のデータを示すメモリセルに流れる電流の中間の量の電流が流れるようになっている。そして、読み出し時にリファレンスセルに接続された相補主ビット線には、メモリセルに接続された主ビット線にメモリセルの示すデータが“０”の場合と“１”の場合とにそれぞれ生じる電位の中間の電位が生じる。
【０００６】
そして、メモリセルが接続された主ビット線の電位とリファレンスセルが接続された相補主ビット線の電位とが、センスアンプによって増幅される。
【０００７】
このとき、メモリセルが接続された主ビット線の合成寄生容量とリファレンスセルが接続された相補主ビット線の合成寄生容量とは、等しいことが望ましい。寄生容量が異なっていると、メモリセルが選択されてからそのメモリセルに接続された主ビット線にデータに応じた電位が生じるまでの遅延時間と、リファレンスセルが選択されてからリファレンスセルに接続された相補主ビット線に上記中間の電位が生じるまでの遅延時間とが一致しなくなる。これにより、データが正確に読み出されなくなる。
【０００８】
そこで、同文献の半導体記憶装置では、寄生容量の均衡を取るために、読み出し時に、リファレンスセルに接続された相補主ビット線に、読み出し対象のメモリセルの属するセクタとは異なるセクタ内の副ビット線が接続されるようになっている。例えば、セクタ０に属するメモリセルＭＣ００のデータが読み出される場合、リファレンスセルＲＣ０ｎに接続された相補主ビット線ＭＢＬｃには、副ビット線ＲＤＢＬ０ｃに加え、セクタ１内の副ビット線ＤＢＬ１ｃが接続される。特許文献１の図４において、寄生容量Ｃ１と寄生容量Ｃ４は略等しく、寄生容量Ｃ３と寄生容量Ｃ２は略等しく、寄生容量Ｃ９は小さい。したがって、主ビット線ＭＢＬａの合成寄生容量Ｃ１＋Ｃ３と、相補主ビット線ＭＢＬｃの合成寄生容量Ｃ４＋Ｃ９＋Ｃ２とは、ほぼ等しくなる。
【０００９】
また、特許文献２には、リファレンスセルに接続されたビット線に、読み出されるメモリセルのアドレスに応じた負荷容量を結合させる技術が記載されている。
【００１０】
また、特許文献３には、メモリセルアレイを含む複数のブロックのそれぞれに設けられたリファレンス負荷回路によって、メモリセルアレイからの読み出しデータに与えられる負荷と同一の負荷がレファレンス信号に与えられる技術が記載されている。
【特許文献１】特開２００５−２２８４４６号公報
【特許文献２】特開２００４−１１０８７２号公報
【特許文献３】特開２００１−３０７４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の図３、図４の半導体記憶装置では、リファレンスセルに接続された副ビット線の寄生容量が大きい場合、主ビット線と相補主ビット線の合成寄生容量の差が大きくなってしまうという問題がある。例えば、セクタ０に属するメモリセルＭＣ００のデータが読み出される上記例の場合、リファレンスセルに接続された副ビット線ＲＤＢＬ０ｃの寄生容量Ｃ９が大きいと、主ビット線ＭＢＬａの合成寄生容量Ｃ１＋Ｃ３と、相補主ビット線ＭＢＬｃの合成寄生容量Ｃ４＋Ｃ９＋Ｃ２との差が大きくなる。メモリセルが接続される主ビット線の合成寄生容量とリファレンスセルが接続される相補主ビット線の合成寄生容量との差が大きくなると、データが正確に読み出されなくなる。
【００１２】
また、相補主ビット線に合成寄生容量の均衡をとるために接続される副ビット線の寄生容量を、読み出し対象のメモリセルに接続された副ビット線の寄生容量よりも、リファレンスセルに接続された副ビット線の寄生容量分小さくすれば上記の問題は生じない。しかし、相補主ビット線に合成寄生容量の均衡をとるために接続される上記副ビット線のセクタのワード線の本数が中途半端な値になり、半導体記憶装置を使用するユーザーにとって不便で非実用的になる等の問題が生じる。
【００１３】
本発明は、上記の点に鑑み、正確にデータを読み出すことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、請求項１の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のセクタに分割されたメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線と前記メモリセルが接続された副ビット線とを接続する選択線と、
前記第１の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、
第２の主ビット線と前記リファレンスセルが接続された副ビット線とを接続する選択線と、
前記第２の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００１５】
また、請求項２の発明は、
請求項１記載の半導体記憶装置であって、
前記選択線選択回路は、いずれのセクタに属するメモリセルを読み出した場合でも、前記第１の主ビット線に付随する寄生容量と、前記第２の主ビット線に付随する寄生容量とが同一となるように前記選択線を選択することを特徴とする。
【００１６】
また、請求項３の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置され、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
第１のセクタに属するメモリセルを読み出すために、
前記メモリセルが接続されたワード線と前記リファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペアと前記メモリセルが接続された副ビット線ペアとを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペアと前記リファレンスセルが接続された副ビット線ペアとを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００１７】
また、請求項４の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
前記メモリセルが接続されたワード線と前記リファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００１８】
また、請求項５の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
前記メモリセルが接続されたワード線と前記リファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
前記第３の主ビット線と前記第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線と、
前記第６の主ビット線と前記第３のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００１９】
また、請求項６の発明は、
請求項３〜請求項５記載の半導体記憶装置であって、
前記リファレンスセルはリファレンスセクタ内に配置され、
前記第１のセクタの副ビット線と前記第３のセクタの副ビット線は同一寄生容量を有するよう構成され、
前記第２のセクタの副ビット線と前記リファレンスセクタの副ビット線は同一寄生容量を有するよう構成されることを特徴とする。
【００２０】
また、請求項７の発明は、
請求項３〜請求項５記載の半導体記憶装置であって、
前記メモリセルアレイは、副ビット線の寄生容量が異なる複数のセクタから構成されており、
前記複数のセクタは副ビット線の寄生容量が同じであるセクタを少なくとも２つ以上備えていることを特徴とする。
【００２１】
また、請求項８の発明は、
請求項３〜請求項５記載の半導体記憶装置であって、
前記リファレンスセルはリファレンスセクタ内に配置され、
前記第１のセクタと前記第３のセクタは同一数のワード線から構成され、
前記第２のセクタと前記リファレンスセクタは同一数のワード線から構成されることを特徴とする。
【００２２】
また、請求項９の発明は、
請求項３〜請求項５記載の半導体記憶装置であって、
前記メモリセルアレイは、ワード線数が異なる複数のセクタから構成されており、
前記複数のセクタはワード線数が同じであるセクタを少なくとも２つ以上備えていることを特徴とする。
【００２３】
また、請求項１０の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペアと前記メモリセルが接続された副ビット線ペアとを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペアと前記リファレンスセルが接続された副ビット線ペアとを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００２４】
また、請求項１１の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００２５】
また、請求項１２の発明は、
請求項１０、請求項１１記載の半導体記憶装置であって、
前記選択線選択回路は、いずれのセクタに属するメモリセルを読み出した場合でも、前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量と、前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量とが同一となるように前記選択線を選択することを特徴とする。
【００２６】
また、請求項１３の発明は、
複数のメモリセルが行方向および列方向に沿ってマトリクス状に配置された半導体記憶装置であって、
複数のセクタに分割された仮想接地構成のメモリセルアレイと、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数の主ビット線と、
前記各セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
前記各副ビット線に対応して設けられ、前記主ビット線と前記副ビット線とを電気的に接続・遮断する複数の選択トランジスタと、
前記選択トランジスタの導通・非導通状態を制御する複数の選択線と、
読み出し動作時の参照電圧を生成するリファレンスセルと、
前記主ビット線が接続され、読み出しデータの判定を行うセンスアンプと、
前記主ビット線が接続され、読み出しメモリセルの隣接メモリセルに流れる電流を低減する隣接効果キャンセル回路と、
第１のセクタに属するメモリセルを読み出すために、
メモリセルが接続されたワード線とリファレンスセルが接続されたワード線とを選択するワード線選択回路と、
第１の主ビット線ペア(第１の主ビット線、第２の主ビット線)と前記メモリセルが接続された第１の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第３の主ビット線と前記第１の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第３の主ビット線とを前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線と接続する選択線と、
第２の主ビット線ペア(第４の主ビット線、第５の主ビット線)と前記リファレンスセルが接続された第２の副ビット線ペアとを接続する選択線と、
前記隣接効果キャンセル回路に接続される第６の主ビット線と前記第２の副ビット線ペアのうち、前記センスアンプに接続される一方の副ビット線と隣接する副ビット線とを接続する選択線と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線と前記第６の主ビット線とを前記第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線と接続する選択線とを選択する選択線選択回路とを備えることを特徴とする。
【００２７】
また、請求項１４の発明は、
請求項１３記載の半導体記憶装置であって、
前記選択線選択回路は、いずれのセクタに属するメモリセルを読み出した場合でも、前記第１の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量と、
前記第３の主ビット線に付随する寄生容量と、
前記第２の主ビット線ペアのうち、前記センスアンプに接続される一方の主ビット線に付随する寄生容量と、
前記第６の主ビット線に付随する寄生容量とが同一となるように前記選択線を選択することを特徴とする。
【００２８】
また、請求項１５の発明は、
請求項１〜請求項１４記載の半導体記憶装置であって、
前記選択線選択回路は、複数の選択線のうち、始めに所定の数の選択線を選択状態とし、
所定の時間経過後、残りの選択線を選択状態とすることを特徴とする。
【００２９】
また、請求項１６の発明は、
請求項１〜請求項１４記載の半導体記憶装置であって、
前記選択線選択回路は、複数の選択線のうち、始めにプリチャージを行う主ビット線と副ビット線とを接続する選択線を選択状態とし、
所定の時間経過後、残りの選択線を選択状態とすることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、正確にデータを読み出すことができる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００３２】
《発明の実施形態１》
（半導体記憶装置の全体構成）
図１は、本発明の実施形態１に係る半導体記憶装置の構成を示すブロック図である。
【００３３】
半導体記憶装置は、メモリセルアレイ１０、センスアンプ２０、カラム選択回路３０、プリデコーダ４０、選択線駆動回路５０、ワード線駆動回路６０、および図１には図示しないビット線電圧供給回路２１を備えている。
【００３４】
メモリセルアレイ１０は、複数のセクタから構成される。メモリセルアレイ１０には、メモリセルがマトリクス状に配置されている。
【００３５】
センスアンプ２０は、読み出しデータを判定する回路である。
【００３６】
カラム選択回路３０は、複数の主ビット線ＭＢＬからセンスする主ビット線を選択してセンスアンプ２０に接続する回路である。
【００３７】
プリデコーダ４０は、入力されるアドレスを受信し、カラム選択回路３０、選択線駆動回路５０、およびワード線駆動回路６０が選択動作を行うのに必要な内部プリデコード信号を出力する回路である。
【００３８】
選択線駆動回路５０は、複数の選択線ＳＥＬから読み出し動作に必要な選択線を選択する回路である。
【００３９】
ワード線駆動回路６０は、複数のワード線ＷＬから読み出しワード線とリファレンスワード線を選択する回路である。
【００４０】
ビット線電圧供給回路２１（ビット線電位設定部）は、読み出し動作時に、１．１Ｖのドレイン電圧を発生し、読み出し対象のメモリセルおよびリファレンスセルのドレインに接続された主ビット線に供給する回路である。
【００４１】
（メモリセルアレイ１０の構成）
図２は、本発明の実施形態１に係る半導体記憶装置のメモリセルアレイ１０の構成を示すブロック図である。
【００４２】
メモリセルアレイ１０は、セクタ０からセクタ７までの８個のセクタと読み出し動作時の参照電圧を生成するリファレンスセルを備えたリファレンスセクタとから構成される。各セクタは、複数本のワード線を備えている。各ワード線は、２０４８個のメモリセルのゲート（制御端子）に接続されている。
【００４３】
図２に示すように、セクタ０とセクタ１は２５６本のワード線を備え、セクタ２とセクタ３は３２本のワード線を備え、セクタ４とセクタ５は６４本のワード線を備え、セクタ６とセクタ７は１２８本のワード線を備えている。すなわち、セクタ０とセクタ１の容量は６４ＫＢ、セクタ２とセクタ３の容量は８ＫＢ、セクタ４とセクタ５の容量は１６ＫＢ、セクタ６とセクタ７の容量は３２ＫＢとなっている。リファレンスセクタは、３２本のワード線を備えている。リファレンスセクタは３２本のワード線を備えているが、読み出し動作時にリファレンスセルを読み出すための電圧が印可されるワード線は３２本のワード線のうちの１本だけである。
【００４４】
図３は、本発明の実施形態１に係る半導体記憶装置のセクタ０の構成を示す回路図である。
【００４５】
同図に示すように、セクタ０はメモリセル領域７０と選択トランジスタ領域８０、８１から構成される。
【００４６】
セクタ０は、メモリセル領域７０に、２５６本のワード線ＷＬ０＿０〜ＷＬ０＿２５５と複数の副ビット線ＤＢＬ００〜ＤＢＬ０ｎ（メモリセル用副ビット線、メモリセル用容量調整副ビット線）を備えている。メモリセル領域７０の両端の副ビット線は、ダミー副ビット線ＤＤＢＬである。メモリセル領域７０には、仮想接地構成（ＶＧＡ：Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ  Ａｒｒａｙ）でメモリセルが配置されている。つまり、各メモリセルＭＣは副ビット線間に配置され、ソース端子およびドレイン端子（両出力端子）がそれぞれ副ビット線に接続されている。メモリセル領域７０の両端にはダミーメモリセルＤＭＣが配置されている。
【００４７】
また、本実施形態の半導体記憶装置は、主ビット線と副ビット線とを備えた階層型ビット線構造である。セクタ０は、選択トランジスタ領域８０、８１に、副ビット線と主ビット線とを接続・遮断する選択トランジスタＳＬ００〜ＳＬ０７等（メモリセル用選択トランジスタ、メモリセル用容量調整副ビット線接続トランジスタ）を備えている。
【００４８】
なお、図３には、選択トランジスタＳＬ００〜ＳＬ０７、主ビット線ＭＢＬ０〜ＭＢＬ３だけを図示し、以下でもそれらについて説明する。しかし、セクタ０は、それらと同様の機能を有する選択トランジスタおよび主ビット線を、各ワード線に接続される２０４８個のメモリセルに応じた数だけ備えている。
【００４９】
リファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１は、読み出し動作時の参照電圧が出力される主ビット線である。リファレンス主ビット線ＲＭＢＬ０が、後述するリファレンスセルのドレインに接続され、リファレンス主ビット線ＲＭＢＬ１（リファレンス用主ビット線）が、リファレンスセルのソースに接続される。主ビット線の容量をマッチングさせるために、選択トランジスタＲＤＳＬ０１（リファレンス用容量調整副ビット線接続トランジスタ）が、セクタ０の副ビット線ＤＢＬ０ｎ（リファレンス用容量調整副ビット線）を、リファレンス主ビット線ＲＭＢＬ１に接続できるようになっている。リファレンス主ビット線ＲＭＢＬ１と副ビット線ＤＢＬ０ｎとの接続・遮断は、選択トランジスタＲＤＳＬ０１のゲートに接続されている選択線ＲＤＳＥＬ０１により制御される。リファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１に接続されているダミー選択トランジスタＤＲＳＬは、そのゲートが接地電圧に接続されており、常時非活性化状態である。したがって、主ビット線ＲＭＢＬ０に、ＤＢＬ０ｍが接続されることはない。ダミー選択トランジスタＤＲＳＬは、リファレンス主ビット線に接続された選択トランジスタの拡散寄生容量と主ビット線ＭＢＬ０〜ＭＢＬ４のそれぞれに接続された選択トランジスタの拡散寄生容量とを同じにするために配置されている。すなわち、セクタ０において、メモリセルが接続される主ビット線ＭＢＬ０〜ＭＢＬ４にはそれぞれ選択トランジスタのソース・ドレイン拡散が２個接続されている。したがって、リファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１にも、ダミー選択トランジスタＤＲＳＬを接続している。これにより、リファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１は、接続された選択トランジスタの数が２個になり、主ビット線ＭＢＬ０〜ＭＢＬ４と同様の選択トランジスタのソース・ドレイン拡散容量を持つようになる。このように、本実施形態の半導体記憶装置は、メモリセルが接続される主ビット線とリファレンス主ビット線の選択トランジスタの拡散容量をマッチングさせている。
【００５０】
以上、セクタ０の構成について説明したが、その他のセクタも同様の構成である。但し、各セクタのメモリセル領域７０に備えられるワード線の本数は、各セクタの容量に応じて異なる。セクタ０は２５６本のワード線を備えているが、その他のセクタはそれぞれ図２に示される本数のワード線を備えている。
【００５１】
図４は、本発明の実施形態１に係る半導体記憶装置のリファレンスセクタ８の構成を示す図である。
【００５２】
同図に示すように、リファレンスセクタ８は、メモリセル領域７１と選択トランジスタ領域８２、８３から構成される。
【００５３】
リファレンスセクタ８は、メモリセル領域７１に、３２本のワード線ＷＬＲＥＦ０〜ＷＬＲＥＦ３１と複数の副ビット線を備えている。メモリセル領域７１の両端の副ビット線は、ダミー副ビット線ＤＤＢＬである。メモリセル領域７１には、仮想接地構成でメモリセルが配置されている。メモリセル領域７１の両端にはダミーメモリセルＤＭＣが配置されている。
【００５４】
ここで、読み出し動作時の参照電圧を生成するリファレンスセルＲＣのソースとドレインは、副ビット線ＲＤＢＬ０とＲＤＢＬ１（リファレンス用副ビット線）に接続され、ゲートは、ワード線ＷＬＲＥＦ（ＷＬＲＥＦ０）に接続されている。このリファレンスセルＲＣのしきい値電圧は、参照電圧を生成するのに最適な量の電流が読み出し動作時に流れるように半導体記憶装置の検査時に設定される。なお、リファレンスセルＲＣは、セクタ０からセクタ７で使用されるメモリセルと同種類のメモリセルである。
【００５５】
リファレンスセルＲＣが接続されるワード線ＷＬＲＥＦ（ＷＬＲＥＦ０）以外のワード線ＷＬＲＥＦ１〜ＷＬＲＥＦ３１は常時接地電圧に接続され、ＷＬＲＥＦ１〜ＷＬＲＥＦ３１に接続される全てのメモリセルは常時非活性化状態である。
【００５６】
選択トランジスタ領域８２、８３は、副ビット線と主ビット線とを接続・遮断する選択トランジスタを備えている。選択トランジスタＲＳＬ０は副ビット線ＲＤＢＬ０と主ビット線ＲＭＢＬ０の接続・遮断を行い、そのゲートは選択線ＲＳＥＬ０に接続されている。選択トランジスタＲＳＬ１（リファレンス用接続トランジスタ）は副ビット線ＲＤＢＬ１と主ビット線ＲＭＢＬ１の接続・遮断を行い、そのゲートは選択線ＲＳＥＬ１に接続されている。リファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１に接続されるダミー選択トランジスタＤＲＳＬはそのゲートが接地電圧に接続されており、常時非活性化状態である。また、メモリセルが接続される主ビット線ＭＢＬ０〜ＭＢＬ３のそれぞれにもダミー選択トランジスタＤＲＳＬが２個接続されている。ダミー選択トランジスタＤＲＳＬは、そのゲートが接地電圧に接続されており、常時非活性化状態である。ダミー選択トランジスタＤＲＳＬは、リファレンス主ビット線に接続された選択トランジスタの拡散寄生容量とメモリセルが接続される主ビット線ＭＢＬ０〜ＭＢＬ４のそれぞれに接続された選択トランジスタの拡散寄生容量とを同じにするために配置されている。すなわち、リファレンスセクタ８において、メモリセルが接続される主ビット線ＭＢＬ０〜ＭＢＬ４とリファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１にはそれぞれ選択トランジスタのソース・ドレイン拡散が２個接続されている。このように、本実施形態の半導体記憶装置は、メモリセルが接続される主ビット線とリファレンス主ビット線の選択トランジスタの拡散容量をマッチングさせている。
【００５７】
（セクタ０のメモリセルのデータが読み出される場合の動作について）
図５は、本発明の実施形態１に係る半導体記憶装置の一部の構成を示すブロック図である。
【００５８】
図６は、本発明の実施形態１に係る半導体記憶装置の読み出し動作時におけるビット線の寄生容量を示す説明図である。
【００５９】
図５および図６では、前述した半導体記憶装置の主ビット線のうち、読み出し対象のメモリセルが接続される主ビット線ＭＢＬ０、ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ０、ＲＭＢＬ１のみを図示している。また、メモリセルアレイ１０に関してはセクタ０、セクタ１、セクタ２、リファレンスセクタ８のみを図示している。また、図６では、複数あるメモリセルのうち、ワード線ＷＬに接続されたメモリセルとワード線ＷＬＲＥＦに接続されたメモリセルだけを図示している。
【００６０】
図５において、セクタ０内の副ビット線ＤＢＬ００とＤＢＬ０１に接続されたメモリセルを、メモリセルＭＣ００〜ＭＣ０１(２５６個)と示す。同様に、副ビット線ＤＢＬ０ｍとＤＢＬ０ｎに接続されたメモリセルを、メモリセルＭＣ０２〜ＭＣ０３(２５６個)と示す。
【００６１】
副ビット線ＤＢＬ００、ＤＢＬ０１、ＤＢＬ０ｍ、ＤＢＬ０ｎには２５６本のワード線に対応するメモリセルが接続されている。すなわち、メモリセルアレイ１０は仮想接地構造であるため、これらの各副ビット線には、図５に図示している２５６個のメモリセルと、それらに隣接した図５に図示していない２５６個のメモリセルとの合計５１２個のメモリセルが接続されている。図６に示すように、そのメモリセル５１２個分の寄生容量をＣｄｂｌ２５６とする。
【００６２】
図５に示すように、セクタ１、セクタ２も前述したセクタ０と同様の構成であるので、ここでは詳細な説明を省略する。セクタ１は２５６本のワード線を備えており、副ビット線ＤＢＬ１０、ＤＢＬ１１、ＤＢＬ１ｍ、ＤＢＬ１ｎの寄生容量は、それぞれ、セクタ０と同じＣｄｂｌ２５６である。それに対し、セクタ２が備えているワード線は３２本であるため、副ビット線ＤＢＬ２０、ＤＢＬ２１、ＤＢＬ２ｍ、ＤＢＬ２ｎには３２本のワード線に対応するメモリセルが接続されている。すなわち、メモリセルアレイ１０は仮想接地構造であるため、これらの各副ビット線には、図５に図示している３２個のメモリセルと、それらに隣接した図５に図示していない３２個の隣接メモリセルとの合計６４個のメモリセルが接続されている。そのメモリセル６４個分の寄生容量をＣｄｂｌ３２とする。したがって、セクタ２の副ビット線の寄生容量はセクタ０、セクタ１の副ビット線の寄生容量の１／８である。
【００６３】
次に、リファレンスセクタ８について図５を参照して説明する。主ビット線ＭＢＬ０と主ビット線ＭＢＬ１は、それぞれ、複数あるダミー選択トランジスタＤＲＳＬのうちの１つに接続されている。各ダミー選択トランジスタＤＲＳＬは、ゲートが接地電圧に接続され、常時非活性化状態である。したがって、主ビット線ＭＢＬ０にＤＲＤＢＬが接続されることも、主ビット線ＭＢＬ１にＤＲＤＢＬが接続されることもない。
【００６４】
各副ビット線ＤＲＤＢＬにはメモリセルＤＲＣが３２個接続されており、各メモリセルＤＲＣのゲートにはワード線が接続されている。同様に、副ビット線ＲＤＢＬ０とＲＤＢＬ１にもメモリセルＲＣ０〜ＲＣ１(３２個)が接続されており、各メモリセルのゲートにはワード線が接続されている。ここで、メモリセルＲＣ０が、読み出し動作時の参照電圧を生成するリファレンスセルとして使用される。図５のメモリセルＲＣ０は、図４のリファレンスセルＲＣを示す。ここで、副ビット線ＤＲＤＢＬ、ＲＤＢＬ０、ＲＤＢＬ１にはそれぞれ、３２本のワード線に対応するメモリセルが接続されている。すなわち、メモリセルアレイ１０は仮想接地構造であるため、これらの各副ビット線には、図５に図示している３２個のメモリセルと、それらに隣接する図５に図示していない３２個の隣接メモリセルとの合計６４個のメモリセルが接続されている。リファレンスセクタの副ビット線の寄生容量は、３２本のワード線を備えたセクタ２の副ビット線の寄生容量と同様に、メモリセル６４個分の寄生容量になる。したがって、リファレンスセクタの副ビット線の寄生容量もＣｄｂｌ３２で表す。
【００６５】
図６において、Ｃｍｂｌは主ビット線に寄生する寄生容量を示しており、全ての主ビット線ＭＢＬ０、ＭＢＬ１、ＲＭＢＬ０、ＲＭＢＬ１は同等の寄生容量Ｃｍｂｌを備えている。また、Ｃｄｂｌ２５６、Ｃｄｂｌ３２は、上述のように、副ビット線に寄生する寄生容量である。すなわち、Ｃｄｂｌ２５６はセクタ０とセクタ１の各副ビット線の寄生容量を示し、Ｃｄｂｌ３２はセクタ２とリファレンスセクタ８の各副ビット線の寄生容量を示している。また、寄生容量Ｃｄｂｌ２５６と寄生容量Ｃｄｂｌ３２の関係は、Ｃｄｂｌ２５６＝８×Ｃｄｂｌ３２であり、Ｃｄｂｌ３２よりもＣｄｂｌ２５６の方が大きい。
【００６６】
以上のように構成された半導体記憶装置の読み出し動作について、以下、セクタ０内の副ビット線ＤＢＬ００とＤＢＬ０１に接続されたメモリセルＭＣ００〜ＭＣ０１のうちのいずれかのメモリセルのデータを読み出す場合の例について説明する。ここでは、メモリセルＭＣ００〜ＭＣ０１のうちの読み出し対象のメモリセルをメモリセルＭＣとする。
【００６７】
ここで、選択線駆動回路５０は、セクタ０のメモリセルＭＣのデータが読み出される場合、選択線ＳＥＬ００、ＳＥＬ０１および選択線ＲＳＥＬ０、ＲＳＥＬ１に加え、選択線ＲＤＳＥＬ１１、ＳＥＬ２１を選択するようになっている。
【００６８】
また、メモリセルＭＣのデータが読み出される時、主ビット線ＭＢＬ０がメモリセルのドレイン端子として使用され、主ビット線ＭＢＬ１がメモリセルのソース端子として使用される。同様に、リファレンスセルＲＣのデータが読み出される時、リファレンス主ビット線ＲＭＢＬ０がリファレンスセルＲＣのドレイン端子として使用され、リファレンス主ビット線ＲＭＢＬ１がリファレンスセルＲＣのソース端子として使用される。ドレイン端子として使用される主ビット線ＭＢＬ０、ＲＭＢＬ０にはビット線電圧供給回路２１により、読み出しドレイン電圧である１．１Ｖが供給される。ソース端子として使用される主ビット線ＭＢＬ１、ＲＭＢＬ１は、センスアンプ２０に接続される。ここでは、ソース端子をセンスアンプに接続してセンス動作を行うソースセンス方式を用いた半導体記憶装置の例について説明する。
【００６９】
図７は、本発明の実施形態１に係る半導体記憶装置の読み出し動作時におけるワード線の電圧波形を示すタイミングチャートである。
【００７０】
図８は、本発明の実施形態１に係る半導体記憶装置の読み出し動作時における選択線の電圧波形を示すタイミングチャートである。
【００７１】
図９は、本発明の実施形態１に係る半導体記憶装置の読み出し動作時における主ビット線の電圧波形を示すタイミングチャートである。
【００７２】
時刻ｔ１で読み出し動作が開始されると、図７に示すように、セクタ０のメモリセルＭＣを読み出すために、ワード線駆動回路６０により、メモリセルＭＣのゲートが接続されたワード線ＷＬとリファレンスセルＲＣのゲートが接続されたリファレンスワード線ＷＬＲＥＦとが読み出しワード線電圧である４．５Ｖに設定される。
【００７３】
これと同時に、図８(ａ)に示すように、選択線駆動回路５０により、セクタ０の選択線ＳＥＬ００、ＳＥＬ０１と、リファレンスセクタ８の選択線ＲＳＥＬ０、ＲＳＥＬ１と、セクタ２の選択線ＳＥＬ２１と、セクタ１の選択線ＲＤＳＥＬ１１とが読み出し選択線電圧である３Ｖに設定される。
【００７４】
ここで、読み出し動作において、選択線駆動回路５０が、図８(ａ)に示すように多数の選択線を同時に駆動させると、電源電圧の変動（ＩＲ−ＤＲＯＰ）が生じる恐れがある。つまり、読み出し動作時に電源ノイズが増加し、読み出し動作の誤動作を引き起こす可能性がある。これを防ぐために、選択線駆動回路５０が、図８(ｂ)に示すように、読み出し動作時に、複数の選択線を、時間をずらして複数回に分割して駆動するようにしてもよい。具体的には、例えば、選択線駆動回路５０が、読み出し動作が開始する時刻ｔ１において、メモリセルのドレインを主ビット線に接続させる選択線とリファレンスセルのドレインを主ビット線に接続させる選択線、すなわち選択線ＳＥＬ００、ＲＳＥＬ０を駆動し、所定の時間経過後の時刻ｔ１’に、残りの選択線ＳＥＬ０１、ＳＥＬ２１、ＲＳＥＬ１、ＲＤＳＥＬ１１を駆動するようにしてもよい。このように、読み出し動作時に、選択線駆動回路５０が、複数の選択線を時間をずらして複数回に分割して駆動することによって、選択線を駆動する際の電源電圧の変動が低減し、読み出し動作時に発生する電源ノイズが低減する。これにより、半導体記憶装置は、正確にデータを判定し、読み出すことができるようになる。また、選択線駆動回路５０が始めにプリチャージを行うビット線の選択線ＳＥＬ００、ＲＳＥＬ０を選択し、次に残りの選択線を選択するようにすれば、ビット線のプリチャージ開始が遅れることによる読み出し速度の低下を抑えることができる。すなわち、読み出し速度が低下することなく、発生する電源ノイズが低減し、正確なデータの判定が可能となる。
【００７５】
また、図９に示すように、時刻ｔ１からビット線電圧供給回路２１により、メモリセルのドレイン端子に接続された主ビット線ＭＢＬ０、およびリファレンスセルのドレイン端子に接続された主ビット線ＲＭＢＬ０は、１．１Ｖに設定(プリチャージ)される。これにより、選択線ＳＥＬ００、ＲＳＥＬ０が選択されているため、メモリセルが接続された副ビット線ＤＢＬ００、およびリファレンスセルが接続された副ビット線ＲＤＢＬ０が読み出しドレイン電圧１.１Ｖとなる。このとき、メモリセルのソース端子に接続された主ビット線ＭＢＬ１、およびリファレンスセルのソース端子に接続された主ビット線ＲＭＢＬ１は、接地電圧に固定されている。
【００７６】
上記のように、セクタ０のメモリセルＭＣを読み出すために、選択線駆動回路５０は、選択線ＳＥＬ００と選択線ＳＥＬ０１とを選択（読み出し選択線電圧に設定）する。これにより、メモリセルＭＣのドレインと接続された副ビット線ＤＢＬ００が、主ビット線ＭＢＬ０に接続される。また、メモリセルＭＣのソースに接続された副ビット線ＤＢＬ０１が、主ビット線ＭＢＬ１に接続される。
【００７７】
さらに、選択線駆動回路５０は、選択線ＳＥＬ２１を選択する。これにより、センスアンプ２０に接続される主ビット線ＭＢＬ１に、読み出しメモリの属するセクタであるセクタ０とは異なるセクタであり、かつ、リファレンスセクタ８と同じ数のワード線を備えた（同一サイズの）セクタ２の副ビット線ＤＢＬ２１が接続される。
【００７８】
このとき、主ビット線ＭＢＬ０の合成寄生容量は、主ビット線ＭＢＬ０の寄生容量Ｃｍｂｌとセクタ０の副ビット線ＤＢＬ００の寄生容量Ｃｄｂｌ２５６との合計Ｃｍｂｌ＋Ｃｄｂｌ２５６である。同様に、主ビット線ＭＢＬ１の合成寄生容量は、主ビット線の寄生容量Ｃｍｂｌとセクタ０の副ビット線ＤＢＬ０１の寄生容量Ｃｄｂｌ２５６とセクタ２の副ビット線ＤＢＬ２１の寄生容量Ｃｄｂｌ３２との合計Ｃｍｂｌ＋Ｃｄｂｌ２５６＋Ｃｄｂｌ３２である。
【００７９】
一方、リファレンスセルＲＣから参照電圧を得るために、選択線駆動回路５０は、選択線ＲＳＥＬ０と選択線ＲＳＥＬ１とを選択する。これにより、リファレンスセルＲＣのドレインに接続された副ビット線ＲＤＢＬ０が、主ビット線ＲＭＢＬ０に接続される。また、リファレンスセルＲＣのソースに接続された副ビット線ＲＤＢＬ１が、主ビット線ＲＭＢＬ１に接続される。
【００８０】
さらに、選択線駆動回路５０は、選択線ＲＤＳＥＬ１１を選択する。これにより、センスアンプ２０に接続される主ビット線ＲＭＢＬ１に、読み出しメモリセルの属するセクタであるセクタ０とは異なるセクタであり、かつ、メモリセルの属するセクタと同じ数のワード線を備えた（同一サイズの）セクタ１の副ビット線ＤＢＬ１ｎが接続される。
【００８１】
このとき、主ビット線ＲＭＢＬ０の合成寄生容量は、主ビット線ＲＭＢＬ０の寄生容量Ｃｍｂｌとリファレンスセクタ８の副ビット線ＲＤＢＬ０の寄生容量Ｃｄｂｌ３２との合計Ｃｍｂｌ＋Ｃｄｂｌ３２である。同様に、主ビット線ＲＭＢＬ１の合成寄生容量は、主ビット線ＲＭＢＬ１の寄生容量Ｃｍｂｌとリファレンスセクタ８の副ビット線ＲＤＢＬ１の寄生容量Ｃｄｂｌ３２とセクタ１の副ビット線ＤＢＬ１ｎの寄生容量Ｃｄｂｌ２５６との合計Ｃｍｂｌ＋Ｃｄｂｌ３２＋Ｃｄｂｌ２５６である。ここで、センスアンプ２０に接続される主ビット線ＭＢＬ１、ＲＭＢＬ１の合成寄生容量を比較すると、共にＣｍｂｌ＋Ｃｄｂｌ２５６＋Ｃｄｂｌ３２であり、等しい値である。
【００８２】
ワード線電圧、および選択線電圧が所定の値に達した後の時刻ｔ２より、読み出しセンス動作が行われる。具体的には、図９に示すように、時刻ｔ２において、ソース端子の主ビット線であるＭＢＬ１、ＲＭＢＬ１の接地電位への固定が解除される。メモリセル、およびリファレンスセルに流れる電流によりソース端子の主ビット線ＭＢＬ１、ＲＭＢＬ１は充電され、電圧が上昇していく。ここで、メモリセルは、しきい値電圧が低い状態で“１”のデータを示し、高い状態で“０”のデータを示すとする。図９に示すように、メモリセルが“１”のデータを示す場合は、メモリセルに電流が多く流れるため、主ビット線ＭＢＬ１の電圧は急峻に上昇していく。一方、メモリセルが“０”のデータを示す場合は、メモリセルに電流はほとんど流れないため、主ビット線ＭＢＬ１の電圧はあまり上昇しない。
【００８３】
また、リファレンスセルのしきい値電圧は、“１”のデータを示すメモリセルのしきい値電圧と“０”のデータを示すメモリセルのしきい値電圧の中間値に設定される。したがって、リファレンス主ビット線ＲＭＢＬ１の電圧は、図９に示すように、メモリセルが“１”のデータを示す場合と“０”のデータを示す場合のそれぞれにおける主ビット線ＭＢＬ１の電圧の中間値となるように上昇する。
【００８４】
時刻ｔ２から所定の時間が経過した時刻ｔ３において、メモリセルが接続される主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１の電位差は、図９に示すように、ΔＶＳａとなっている。この電位差をセンスアンプ２０が増幅し、主ビット線ＭＢＬ１の電位がリファレンス主ビット線ＲＭＢＬ１の電位より高い場合は、メモリセルの示すデータは“１”のデータと判定される。一方、主ビット線ＭＢＬ１の電位がリファレンス主ビット線ＲＭＢＬ１の電位より低い場合は、メモリセルの示すデータは“０”のデータと判定される。
【００８５】
ここで、時刻ｔ２から開始するセンス動作時におけるセンスアンプに接続される主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１のそれぞれの合成寄生容量の値が重要である。リファレンスセルのしきい値電圧は、“１”のデータを示すメモリセルと“０”のデータを示すメモリセルの各しきい値電圧の中間値に設定される。主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１の各合成寄生容量が全く同じ場合は、センス動作時のリファレンス主ビット線ＲＭＢＬ１の電位はメモリセルが“１”のデータの場合と“０”のデータの場合の主ビット線ＭＢＬ１の電位のちょうど中間値となる。このようなリファレンス主ビット線ＲＭＢＬ１の電位は、“１”のデータの読み出し動作、および“０”のデータの読み出し動作に最適な参照電圧である。一方、主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１の各合成寄生容量が異なる場合、リファレンス主ビット線ＲＭＢＬ１の電位は、このような最適な参照電圧にならない。したがって、読み出し動作マージンが低減し、読み出し動作が正確に行われにくくなる。
【００８６】
ここで、主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１のそれぞれの合成寄生容量が異なる場合の例について具体的に説明する。本実施形態では、読み出し時に、寄生容量をマッチングさせるためにリファレンス主ビット線ＲＭＢＬ１にセクタ１の副ビット線ＤＢＬ１ｎが接続される。リファレンス主ビット線ＲＭＢＬ１にセクタ１の副ビット線ＤＢＬ１ｎが接続されない場合、主ビット線ＭＢＬ１の合成寄生容量は前述したようにＣｍｂｌ＋Ｃｄｂｌ２５６＋Ｃｄｂｌ３２であるが、リファレンス主ビット線ＲＭＢＬ１の合成寄生容量はＣｍｂｌ＋Ｃｄｂｌ３２となる。つまり、読み出し時のリファレンス主ビット線ＲＭＢＬ１の合成寄生容量（Ｃｍｂｌ＋Ｃｄｂｌ３２）は、本実施形態のリファレンス主ビット線ＲＭＢＬ１の合成寄生容量（Ｃｍｂｌ＋Ｃｄｂｌ２５６＋Ｃｄｂｌ３２）よりも小さくなってしまう。これにより、センス動作時のリファレンス主ビット線ＲＭＢＬ１の電位は、図９に示した電位よりも高くなってしまう。したがって、“１”のデータを示すメモリセルを読み出す場合に、主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１の電位差ΔＶＳａが小さくなり、読み出しマージンが低下する。本実施形態の半導体記憶装置は、主ビット線ＭＢＬ１とリファレンス主ビット線ＲＭＢＬ１の合成寄生容量をマッチングさせるので、それらの合成寄生容量が異なることによって読み出しマージンが低下することはない。
【００８７】
このように、選択線駆動回路５０は、リファレンスセクタ８と同じサイズであるセクタ２の副ビット線が主ビット線ＭＢＬ１に接続され、読み出し対象のメモリセルが属するセクタ０と同じサイズであるセクタ１の副ビット線が主ビット線ＲＭＢＬ１に接続されるように、選択線を選択する。これにより、センスアンプ２０に接続されるメモリセルとリファレンスセルの主ビット線ＭＢＬ１、ＲＭＢＬ１のそれぞれの合成寄生容量が等しくなる。読み出し動作時におけるメモリセルに接続されたビット線とリファレンスセルに接続されたビット線との寄生容量をこのようにマッチングする半導体記憶装置では、データが正確に判定される。
【００８８】
仮想接地構成のメモリセルアレイ１０では、メモリセルのデータが読み出されるとき、読み出し対象のメモリセルのドレインとソースに接続された主ビット線対と、リファレンスセルのドレインとソースに接続された主ビット線対とが選択される。前述の従来技術の半導体記憶装置（特許文献１の図３、図４）は、読み出し動作時に、リファレンスセルのドレインに接続された主ビット線とメモリセルのドレインに接続された主ビット線の合成寄生容量をマッチングさせ、さらに、リファレンスセルのソースに接続された主ビット線とメモリセルのソースに接続された主ビット線の合成寄生容量をマッチングさせるようになっていた。従来技術の半導体記憶装置において、選択線選択回路は、読み出し動作時に、リファレンスセルのドレイン側とソース側の主ビット線を、それぞれ、それらの主ビット線の容量を調整するための副ビット線に接続するための選択線を駆動（選択）するようになっていた。一方、本実施形態の半導体記憶装置は、センスアンプ２０に接続されるメモリセルのソース側の主ビット線ＭＢＬ１とリファレンスセルのソース側の主ビット線ＲＭＢＬ１との合成寄生容量だけをマッチングさせるようになっている。したがって、選択線駆動回路５０は、センスアンプに接続されるメモリセルのソース側とリファレンスセルのソース側にそれぞれ接続された主ビット線と、それら主ビット線の合成寄生容量を調整するための副ビット線とを接続するための選択線を駆動（選択）するようになっている。このように本実施形態の半導体記憶装置では、リファレンスセルのドレイン、およびソースに接続された主ビット線とメモリセルのドレイン、およびソースに接続された主ビット線との合成寄生容量のマッチングを行った場合よりも、駆動する選択線の本数を削減することができる。ここで、駆動する選択数が少ない分、読み出し動作時の消費電流も少なくなる。
【００８９】
また、本実施形態の半導体記憶装置では、読み出し対象のメモリセルに接続された副ビット線に加え、主ビット線の容量を調整するために、読み出し対象セクタとは異なるセクタの副ビット線が、主ビット線に接続されるようになっている。したがって、半導体記憶装置に主ビット線の容量を調整するための容量素子等を別途設ける必要がなく、別途容量素子を設けた場合よりも小さくなり、半導体記憶装置の面積は小さくなり、装置のコストも低くなる。
【００９０】
（選択線駆動回路５０の詳細な構成について）
選択線駆動回路５０は、各主ビット線と各副ビット線とが以下に説明するように接続されるように、選択線を選択するように構成される。
【００９１】
以下、各セクタのメモリセルのデータが読み出される場合に、どの主ビット線と副ビット線とが接続されるかについて、図１０を参照して説明する。
【００９２】
図１０は、本発明の実施形態１に係る半導体記憶装置の読み出し動作時に主ビット線に接続される副ビット線の属するセクタを示す説明図である。より詳しくは、図１０には、読み出し対象のメモリセルのドレインが接続される主ビット線と読み出し対象のメモリセルのソースが接続される主ビット線(センスノード)と、リファレンスセルのドレインが接続される主ビット線とリファレンスセルのソースが接続される主ビット線(センスノード)のそれぞれに接続される副ビット線の属するセクタが示されている。
【００９３】
以下の説明において、読み出し対象のメモリセルのドレインが接続される主ビット線をメモリセルのドレイン主ビット線と呼ぶ。また、読み出し対象のメモリセルのソースが接続される主ビット線をメモリセルのソース主ビット線と呼ぶ。同様に、リファレンスセルのドレインが接続される主ビット線をリファレンスセルのドレイン主ビット線と呼び、リファレンスセルのソースが接続される主ビット線をリファレンスセルのソース主ビット線と呼ぶ。
【００９４】
図１０に示すように、セクタ０のメモリセルのデータが読み出される場合、メモリセルのドレイン主ビット線は、読み出し対象のメモリセルに接続された副ビット線、すなわち、セクタ０の副ビット線に接続される。また、メモリセルのソース主ビット線は、読み出し対象のメモリセルが属するセクタ０の副ビット線に加え、ビット線の容量を調整するために、セクタ２の副ビット線に接続される。同様に、リファレンスセルのドレイン主ビット線は、リファレンスセルが格納されたリファレンスセクタの副ビット線に接続される。リファレンスセルのソース主ビット線は、リファレンスセクタの副ビット線に加え、ビット線の容量を調整するために、セクタ１の副ビット線に接続される。このように主ビット線と副ビット線が接続されると、メモリセルのソース主ビット線とリファレンスセルのソース主ビット線のそれぞれに接続される各副ビット線が属する各セクタの容量の合計は同じ値(６４ＫＢ＋８ＫＢ)になる。すなわち、メモリセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計とリファレンスセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計も等しい。したがって、メモリセルとリファレンスセルのソース主ビット線の合成寄生容量は全く同じになる。
【００９５】
本発明の半導体記憶装置では、セクタ０の読み出し動作時に、メモリセルのソース主ビット線に、読み出し対象のメモリセルが属するセクタ０の副ビット線に加え、リファレンスセクタと同一容量のセクタであるセクタ２の副ビット線が接続される。また、リファレンスセルのソース主ビット線に、リファレンスセクタの副ビット線に加え、読み出し対象のメモリセルが属するセクタ０と同一容量のセクタであるセクタ１の副ビット線が接続される。これにより、メモリセルのソース主ビット線の合成寄生容量とリファレンスセルのソース主ビット線の合成寄生容量とが等しくなる。
【００９６】
同様に、セクタ１のメモリセルのデータが読み出される場合は、メモリセルのドレイン主ビット線に、読み出し対象のメモリセルが属するセクタ１の副ビット線が接続される。メモリセルのソース主ビット線には、読み出し対象のメモリセルが属するセクタ１の副ビット線に加え、ビット線の容量を調整するために、セクタ２の副ビット線が接続される。同様に、リファレンスセルのドレイン主ビット線には、リファレンスセルが格納されたリファレンスセクタの副ビット線が接続される。リファレンスセルのソース主ビット線には、リファレンスセクタの副ビット線に加え、ビット線の容量を調整するために、セクタ０の副ビット線が接続される。このように主ビット線と副ビット線とが接続されると、メモリセルのソース主ビット線とリファレンスセルのソース主ビット線のそれぞれに接続される各副ビット線が属する各セクタの容量の合計は同じ値(６４ＫＢ＋８ＫＢ)となる。すなわち、メモリセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計とリファレンスセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計も等しくなる。したがって、メモリセルとリファレンスセルのソース主ビット線の合成寄生容量は全く同じになる。
【００９７】
同様に、セクタ２のメモリセルのデータが読み出される場合には、メモリセルのドレイン主ビット線に、読み出し対象のメモリセルが属するセクタ２の副ビット線が接続される。メモリセルのソース主ビット線には、読み出し対象のメモリセルが属するセクタ２の副ビット線に加え、ビット線の容量を調整するために、セクタ３の副ビット線が接続される。同様に、リファレンスセルのドレイン主ビット線には、リファレンスセルが格納されたリファレンスセクタの副ビット線が接続される。リファレンスセルのソース主ビット線には、リファレンスセクタの副ビット線に加え、ビット線の容量を調整するために、セクタ３の副ビット線が接続される。このように主ビット線と副ビット線とが接続されると、メモリセルのソース主ビット線とリファレンスセルのソース主ビット線のそれぞれに接続される各副ビット線が属する各セクタの容量は同じ値(８ＫＢ＋８ＫＢ)となる。すなわち、メモリセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計とリファレンスセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計も等しくなる。したがって、メモリセルとリファレンスセルのソース主ビット線の合成寄生容量は全く同じになる。
【００９８】
セクタ３からセクタ７に関してもセクタ０からセクタ２と同様であるのでその詳細な説明を省略する。
【００９９】
本実施形態の選択線駆動回路５０は、メモリセルのデータを読み出す時、第１の主ビット線対と読み出し対象のメモリセルが接続された副ビット線対とを接続する選択線対と、第１の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線と読み出し対象のメモリセルの属する第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、第２の主ビット線対とリファレンスセルが接続された副ビット線対とを接続する選択線対と、第２の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線と第１のセクタと第２のセクタのいずれでもない第３のセクタの副ビット線とを接続する選択線とを選択するようになっている。したがって、選択線駆動回路５０は、第２のセクタとしてリファレンスセクタと同一サイズのセクタを選択し、また、第３のセクタとして第１のセクタと同一サイズのセクタを選択することで、センスアンプに接続された２本の主ビット線の容量を完全にマッチングさせることができる。これにより、正確なデータの判定が可能となる。
【０１００】
本実施形態では、メモリセルとリファレンスセルにそれぞれ接続された主ビット線の容量を完全にマッチングさせるために、リファレンスセクタとサイズが等しいセクタの副ビット線が、読み出し対象のメモリセルに接続された主ビット線に接続され、読み出し対象のメモリセルが属するセクタとサイズが等しいセクタの副ビット線が、リファレンスセルに接続された主ビット線に接続される。半導体記憶装置がこのような動作を行うためには、メモリセルアレイに、互いに容量（サイズ）が等しいセクタを少なくとも２つ備える必要がある。
【０１０１】
さらに、本実施形態の半導体記憶装置では、読み出し時、センスアンプに接続される主ビット線だけに寄生容量を調整するための副ビット線が接続される。したがって、読み出し対象のメモリセルまたはリファレンスセルに接続されたすべての主ビット線に寄生容量を調整するための副ビット線が接続される場合よりも、駆動する選択線の数が少なく、読み出し時の消費電力が小さい。
【０１０２】
《発明の実施形態２》
本発明の実施形態２に係る半導体記憶装置は、選択線駆動回路５０の構成が、実施形態１に係る半導体記憶装置と異なっている。その他の半導体記憶装置の構成およびそれによって得られる効果は、実施形態１の半導体記憶装置と同様である。
【０１０３】
本実施形態の選択線駆動回路５０は、以下に説明するように各主ビット線と各副ビット線とが接続されるように、選択線を選択するようになっている。
【０１０４】
図１１は、本発明の実施形態２に係る半導体記憶装置の読み出し動作時に主ビット線に接続される副ビット線の属するセクタを示す説明図である。
【０１０５】
まず、セクタ４のメモリセルのデータが読み出される場合の例について図１１を参照して説明する。メモリセルのドレイン主ビット線は、読み出し対象のメモリセルが接続された副ビット線、すなわち、セクタ４の副ビット線に接続される。メモリセルのソース主ビット線は、読み出し対象のメモリセルが属するセクタであるセクタ４の副ビット線に加え、ビット線の容量を調整するために、セクタ５、セクタ６、およびセクタ２の複数の副ビット線に接続される。同様に、リファレンスセルのドレイン主ビット線は、リファレンスセルが属するリファレンスセクタの副ビット線に接続される。リファレンスセルのソース主ビット線は、リファレンスセクタの副ビット線に加え、ビット線の容量を調整するために、セクタ１の副ビット線に接続される。このように主ビット線と副ビット線が接続されると、メモリセルのソース主ビット線とリファレンスセルのソース主ビット線のそれぞれに接続される各副ビット線が属する各セクタの容量は同じ値(合計７２ＫＢ)となる。また、メモリセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計とリファレンスセルのソース主ビット線に接続された各副ビット線に接続されたメモリセルの数の合計も等しくなる。したがって、メモリセルとリファレンスセルのソース主ビット線のそれぞれの合成寄生容量は全く同じになる。
【０１０６】
同様に、セクタ５のメモリセルのデータが読み出される場合には、メモリセルのソース主ビット線に、４つのセクタの副ビット線が接続される。セクタ６またはセクタ７のメモリセルのデータが読み出される場合には、メモリセルのソース主ビット線に、３つのセクタの副ビット線が接続される。セクタ０〜セクタ３のメモリセルのデータが読み出される場合には、メモリセルのソース主ビット線に、実施形態１と同様に、２つのセクタの副ビット線が接続される。しかしながら、セクタ２またはセクタ３のメモリセルのデータが読み出される場合にメモリセルのソース主ビット線とリファレンスセルのソース主ビット線のそれぞれに接続される副ビット線の種類は、実施形態１と異なる。セクタ２のメモリセルのデータが読み出される場合の例について具体的に説明する。実施形態１の半導体記憶装置では、メモリセルのソース主ビット線に、読み出し対象のメモリセルが属するセクタ２の副ビット線に加え、セクタ３の副ビット線が接続される。一方、実施形態２の半導体記憶装置では、メモリセルのソース主ビット線に、読み出し対象のメモリセルが属するセクタ２の副ビット線に加え、セクタ０の副ビット線が接続される。同様に、セクタ２またはセクタ３のメモリセルのデータが読み出される場合にリファレンスセルのソース主ビット線に接続される副ビット線も、実施形態１と実施形態２とで異なる。
【０１０７】
ここで、実施形態１の半導体記憶装置では、図１０に示すように、各セクタのメモリセルのデータが読み出される場合に、メモリセルのソース主ビット線とリファレンスソース主ビット線のそれぞれの合成寄生容量は同じになる。しかし、読み出し対象のメモリセルが属するセクタによって、読み出し時の主ビット線の合成寄生容量が異なる。各セクタのメモリセルのデータが読み出される場合の主ビット線の合成寄生容量について具体的に説明する。セクタ０またはセクタ１のメモリセルのデータが読み出される場合、各ソース主ビット線に接続される各副ビット線が属する各セクタの容量の合計は、７２ＫＢ(６４ＫＢ＋８ＫＢ)である。それに対し、セクタ２またはセクタ３のメモリセルのデータが読み出される場合、各ソース主ビット線に接続される副ビット線が属するセクタの容量の合計は、１６ＫＢ(８ＫＢ＋８ＫＢ)である。また、セクタ４またはセクタ５のメモリセルのデータが読み出される場合、各ソース主ビット線に接続される副ビット線が属するセクタの容量の合計は、２４ＫＢ(１６ＫＢ＋８ＫＢ)である。また、セクタ６またはセクタ７のメモリセルのデータが読み出される場合、各ソース主ビット線に接続される副ビット線が属するセクタの容量の合計は、４０ＫＢ(３２ＫＢ＋８ＫＢ)である。このように、読み出し対象のメモリセルが属するセクタに応じてソース主ビット線の合成寄生容量が異なる。したがって、読み出し対象のメモリセルが属するセクタが異なれば、読み出し時にメモリセルに流れる電流が同じであっても、図９の時刻ｔ３、すなわち、センスアンプで読み出しデータを判定する際のソース主ビット線の電圧が異なる。ソース主ビット線の電圧が異なれば、センスアンプの動作点も異なるので、読み出し特性がばらつく恐れがある。
【０１０８】
実施形態２の半導体記憶装置は、図１１に示すように、いずれのセクタのメモリセルのデータを読み出す場合でも、メモリセルとリファレンスセルのソース主ビット線の合成寄生容量を完全にマッチングさせる。この点は、実施形態１の半導体記憶装置と同様である。実施形態２の半導体記憶装置では、いずれのセクタのメモリセルのデータが読み出される場合でも、各ソース主ビット線に接続される副ビット線の容量の合計は７２ＫＢになる。つまり、いずれのセクタのメモリセルのデータが読み出される場合でも、各ソース主ビット線の合成寄生容量(主ビット線とそれに接続された副ビット線の寄生容量の合計)は、他のセクタのメモリセルのデータが読み出される場合と同じになる。それゆえ、読み出し対象のメモリセルの属するセクタが異なっても、読み出し時にメモリセルに流れる電流が同じであれば、図９の時刻ｔ３、すなわち、センスアンプで読み出しデータを判定する際の各ソース主ビット線の電圧が同じになる。これにより、いずれのセクタのメモリセルのデータが読み出される場合でも、センスアンプの動作点が、他のセクタのメモリセルのデータが読み出される場合と同じになり、読み出し特性のばらつきが低減され、正確なデータの判定が可能となる。
【０１０９】
本実施形態では、選択線駆動回路５０が、ソース主ビット線に副ビット線が３本以上接続されるように、選択線を選択できるようになっている。したがって、選択線駆動回路５０に、いずれのセクタのメモリセルのデータが読み出される場合でもメモリセルとリファレンスセルの各ソース主ビット線の合成寄生容量が、他のセクタのデータが読み出される場合と同じになるように、選択線を選択させることができる。
【０１１０】
なお、本実施形態では、メモリセルのソース主ビット線だけに、読み出し対象のメモリセルが属するセクタ以外のセクタの副ビット線が複数接続されるようになっていた。しかし、メモリセルアレイのセクタ構成によっては、リファレンスセルのソース主ビット線にも、読み出し対象のメモリセルが属するセクタ以外のセクタの副ビット線が複数接続されるようにしてもよい。
【０１１１】
本実施形態の選択線駆動回路５０は、メモリセルのデータを読み出す時、第１の主ビット線対と読み出し対象のメモリセルが接続された副ビット線対とを接続する選択線対と、第１の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線とメモリセルの属する第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線と、第２の主ビット線対とリファレンスセルが接続された副ビット線対とを接続する選択線対と、第２の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線と第１のセクタとは異なる少なくとも１つ以上のセクタの副ビット線とを接続する選択線とを選択するようになっている。したがって、選択線駆動回路５０は、センスアンプに接続された２本の主ビット線の容量を完全にマッチングさせることができる。これにより、正確なデータの判定が可能となる。
【０１１２】
《発明の実施形態３》
まず、仮想接地構成のメモリセルアレイで生じる「隣接効果」について説明する。
【０１１３】
仮想接地構成のメモリセルアレイでは、読み出し対象のメモリセルが接続される副ビット線に、読み出し対象のメモリセルとワード線を共有する隣接メモリセルが接続されている。したがって、読み出し対象のメモリセルを読み出すために読み出し対象のメモリセルに接続されたワード線が選択されると、その隣接メモリセルも活性化状態になる。すると、隣接メモリセルによって示されるデータが“１”であるか(メモリセルのしきい値電圧が低いか)、“０”であるか(メモリセルのしきい値電圧が高い)によって、隣接メモリセルに電流が流れたり流れなかったりする。すなわち、隣接メモリセルによって示されるデータが“１”の場合には、隣接メモリセルに電流が流れる。一方、隣接メモリセルによって示されるデータが“０”の場合には、隣接メモリセルに電流がほとんど流れない。隣接メモリセルによって示されるデータが“１”の場合には、読み出し対象のメモリセルに流れる電流が隣接メモリセルに流れ込み、読み出し対象のメモリセル流れる実効的な電流が小さく見えてしまう「隣接効果」が発生する。「隣接効果」は、仮想接地構成のメモリセルアレイのメモリセルがリファレンスセルとして使用される場合、リファレンスセルに関しても生じる。
【０１１４】
メモリセルとリファレンスセルの各ソース主ビット線の容量が完全にマッチングされたとしても、隣接メモリセルの示すデータに応じて、隣接メモリセルに、電流が流れたり、流れなかったりすると、センスアンプに接続された主ビット線のセンス動作時の電圧が、隣接メモリセルの示すデータに応じて異なってしまう。これにより、正確なデータの判定ができなくなる。
【０１１５】
本実施形態の半導体記憶装置は、この「隣接効果」を低減するための隣接効果キャンセル回路２２を備えている点で、実施形態１の半導体記憶装置と異なっている。また、選択線駆動回路５０の構成も、実施形態１の半導体記憶装置と異なっている。
【０１１６】
また、メモリセルアレイ１０の構成も実施形態１の半導体記憶装置と異なっている。ワード線の本数および各セクタの容量は実施形態１と同じであるが、リファレンスセルの位置が異なっている。本実施形態のセクタ０の構成を図１２に示す。さらに、本実施形態のリファレンスセクタの構成を図１３に示す。
【０１１７】
図１２には、セクタ０の構成を示すが、その他のセクタも同様の構成である。但し、各セクタのメモリセル領域７０に備えられるワード線の本数は、各セクタの容量に応じて異なる。セクタ０は２５６本のワード線を備えているが、その他のセクタはそれぞれ図２に示される本数のワード線を備えている。
【０１１８】
選択線駆動回路５０は、読み出し動作時に、実施形態１の選択線駆動回路５０によって選択される選択線を選択するとともに、読み出し対象のメモリセル（第１のメモリセル）の隣接メモリセル（第２のメモリセル）に接続された副ビット線であって、読み出し対象のメモリセルに接続されていない副ビット線（第２の対向メモリセル用副ビット線）が、対応する主ビット線に接続されるように、選択線を選択するようになっている。また、このような選択線の選択を、いずれのメモリセルが読み出される場合でも行うようになっている。
【０１１９】
隣接効果キャンセル回路２２（対向メモリセル用副ビット線電位設定部）は、読み出し動作時に、上記対応する主ビット線の電位、すなわち、読み出し対象のメモリセルの隣接メモリセルに接続された主ビット線の電位が、隣接メモリセルと読み出し対象のメモリセルの両方に接続された主ビット線の電位に近づくように、隣接メモリセルに接続された主ビット線に電流を流すようになっている。また、読み出し動作時に、リファレンスセルの隣接メモリセルに接続された主ビット線の電位が、隣接メモリセルとリファレンスセルの両方に接続された主ビット線の電位に近づくように、隣接メモリセルに接続された主ビット線に電流を流すようになっている。隣接効果キャンセル回路２２は、例えば、定電流源で構成される。
【０１２０】
図１４は、本発明の実施形態３に係る半導体記憶装置の読み出し動作時におけるビット線の寄生容量を示す説明図である。
【０１２１】
以上のように構成された半導体記憶装置の読み出し動作について、以下、セクタ０内の副ビット線ＤＢＬ００とＤＢＬ０１に接続されたメモリセルのうちのいずれかのメモリセルのデータを読み出す場合の例について図１４を参照して説明する。ここでは、読み出し対象のメモリセルをメモリセルＭＣとする。
【０１２２】
ここで、選択線駆動回路５０は、セクタ０のメモリセルＭＣを読み出す場合、選択線ＳＥＬ００、ＳＥＬ０１、選択線ＲＳＥＬ０、ＲＳＥＬ１、および選択線ＲＤＳＥＬ１１、ＳＥＬ２１に加え、選択線ＳＥＬ０２、ＲＳＥＬ２を選択するようになっている。
【０１２３】
メモリセルＭＣが読み出される時、実施形態１と同様に、主ビット線ＭＢＬ０は、副ビット線ＤＢＬ００に接続され、主ビット線ＭＢＬ１は、副ビット線ＤＢＬ０１と副ビット線ＤＢＬ２１に接続される。本実施形態の半導体記憶装置では、この時、選択トランジスタＳＬ０２に接続された選択線ＳＥＬ０２が選択線駆動回路５０によって選択され、センスアンプ２０に接続された副ビット線ＤＢＬ０１に隣接する隣接副ビット線ＤＢＬ０２と主ビット線ＭＢＬ２とが接続される。
【０１２４】
一方、主ビット線ＲＭＢＬ０は、実施形態１と同様に、リファレンスセルＲＣが接続された副ビット線ＲＤＢＬ０に接続され、主ビット線ＲＭＢＬ１は、副ビット線ＲＤＢＬ１と副ビット線ＤＢＬ１ｍに接続される。本実施形態の半導体記憶装置では、この時、選択トランジスタＲＳＬ２に接続された選択線ＲＳＥＬ２が選択線駆動回路５０によって選択され、センスアンプ２０に接続された副ビット線ＲＤＢＬ１と隣接する隣接副ビット線ＲＤＢＬ２と主ビット線ＲＭＢＬ２とが接続される。
【０１２５】
また、この時、主ビット線ＭＢＬ２とリファレンス主ビット線ＲＭＢＬ２は、隣接効果キャンセル回路２２に接続されている。
【０１２６】
図９に示すように、メモリセルとリファレンスセルの各ソース主ビット線の電圧は、それぞれ、時刻ｔ２でセンス動作が開始すると、メモリセルまたはリファレンスセルに流れる電流量に応じて、接地電圧から上昇していく。これと同時に、すなわち時刻ｔ２から隣接効果キャンセル回路２２は、隣接副ビット線ＤＢＬ０２、ＲＤＢＬ２の電位がメモリセルとリファレンスセルのソース副ビット線ＤＢＬ０１、ＲＤＢＬ１の電位とほぼ同じになるように、主ビット線ＭＢＬ２と主ビット線ＲＭＢＬ２に電流を注入する。これにより、読み出し対象のメモリセルが接続された副ビット線ＤＢＬ０１の電位とその隣接副ビット線ＤＢＬ０２の電位とがほぼ等しくなる。また、リファレンスセルのソースが接続された副ビット線ＲＤＢＬ１の電位とその隣接副ビット線ＲＤＢＬ２の電位とがほぼ等しくなる。このように隣接効果キャンセル回路２２が動作することにより、読み出し対象のメモリセルＭＣの隣接メモリセル、およびリファレンスセルＲＣの隣接メモリセルのドレイン・ソース間電圧は、いずれもほぼゼロとなる。したがって、いずれの隣接メモリセルに流れる電流もほぼゼロになる。これにより、「隣接効果」が生じにくくなる。また、さらに、本実施形態の半導体記憶装置は、実施形態１と同様に、センスアンプに接続された主ビット線の合成寄生容量を完全にマッチングさせるので、正確にデータを判定できる。
【０１２７】
以上説明したように、本実施形態の選択線駆動回路５０は、メモリセルのデータを読み出す時、
第１の主ビット線対（第１の主ビット線、第２の主ビット線）と読み出し対象のメモリセルが接続された第１の副ビット線対とを接続する選択線対と、
隣接効果キャンセル回路２２に接続された第３の主ビット線と、第１の副ビット線対のうち、センスアンプ２０に接続される一方の副ビット線に隣接する副ビット線とを接続する選択線と、
第１の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線と、読み出し対象のメモリセルが属する第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線対（第４の主ビット線、第５の主ビット線）とリファレンスセルが接続された第２の副ビット線対とを接続する選択線対と、
隣接効果キャンセル回路２２に接続された第６の主ビット線と、第２の副ビット線対のうち、センスアンプ２０に接続される一方の副ビット線に隣接する副ビット線とを接続する選択線と、
第２の主ビット線対のうち、センスアンプ２０に接続された一方の主ビット線と第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線とを選択するようになっている。
【０１２８】
したがって、選択線駆動回路５０は、第２のセクタとしてリファレンスセクタと同一サイズのセクタを選択し、第３のセクタとして第１のセクタと同一サイズのセクタを選択することによって、センスアンプに接続された２本の主ビット線の合成寄生容量を完全にマッチングさせることができる。また、隣接効果も低減できる。これにより、正確なデータの判定が可能となる。
【０１２９】
さらに、本実施形態の半導体記憶装置では、読み出し時、センスアンプに接続される主ビット線だけに寄生容量を調整するための副ビット線が接続される。したがって、読み出し対象のメモリセルまたはリファレンスセルに接続されたすべての主ビット線に寄生容量を調整するための副ビット線が接続される場合よりも、駆動する選択線の数が少なく、読み出し時の消費電力が小さい。
【０１３０】
《発明の実施形態４》
実施形態３の半導体記憶装置では、図１４に示すように、隣接効果キャンセル回路２２が、メモリセルＭＣを読み出す時、副ビット線ＤＢＬ０２と副ビット線ＲＤＢＬ２に対して所定の電流を注入するようになっていた。これにより、センス動作時に、メモリセルＭＣのソースが接続された副ビット線ＤＢＬ０１とその隣接副ビット線ＤＢＬ０２の電位がほぼ等しくなり、リファレンスセルＲＣのソースが接続された副ビット線ＲＤＢＬ１とその隣接副ビット線ＲＤＢＬ２の電位がほぼ等しくなる。したがって、メモリセルＭＣの隣接メモリセルとリファレンスセルＲＣの隣接メモリセルとに流れる電流が低減する。
【０１３１】
ここで、隣接効果キャンセル回路２２が接続される主ビット線ＭＢＬ２の合成寄生容量は、主ビット線ＭＢＬ２の寄生容量Ｃｍｂｌとセクタ０の副ビット線ＤＢＬ０２の寄生容量Ｃｄｂｌ２５６との合計Ｃｍｂｌ＋Ｃｄｂｌ２５６である。一方、隣接効果キャンセル回路２２が接続される主ビット線ＲＭＢＬ２の合成寄生容量は、リファレンス主ビット線ＲＭＢＬ２の寄生容量Ｃｍｂｌとリファレンスセクタの副ビット線ＲＤＢＬ２の寄生容量Ｃｄｂｌ３２との合計Ｃｍｂｌ＋Ｃｄｂｌ３２である。このように、読み出し対象のメモリセルの隣接メモリセルに接続された主ビット線ＭＢＬ２とリファレンスセルの隣接メモリセルに接続された主ビット線ＲＭＢＬ２とで合成寄生容量が異なっている。すなわち、隣接効果キャンセル回路２２が主ビット線ＭＢＬ２とリファレンス主ビット線ＲＭＢＬ２とに同じ量の電流を注入した場合に、隣接副ビット線ＤＢＬ０２と隣接副ビット線ＲＤＢＬ２とが異なる電位になる。そして、読み出し対象のメモリセルとリファレンスセルとで、隣接効果の低減度合いが、完全には一致しなくなる。これにより、半導体記憶装置が正確にデータを判定できなくなる可能性が生じる。
【０１３２】
実施形態４の半導体記憶装置は、選択線駆動回路の構成が、実施形態３の半導体記憶装置と異なっている。その他の半導体記憶装置の構成は、実施形態３の半導体記憶装置と同様である。本実施形態の選択線駆動回路は、読み出し動作時に、実施形態３の選択線駆動回路５０によって選択される選択線を選択するとともに、隣接効果キャンセル回路２２によって電流が注入される一方の主ビット線に接続された副ビット線に接続されたメモリセルの数の合計と、他方の主ビット線に接続された副ビット線に接続されたメモリセルの数の合計とが等しくなるように、選択線を選択するようになっている。また、このような選択線の選択を、いずれのメモリセルが読み出される場合でも行うようになっている。
【０１３３】
図１５は、本発明の実施形態４に係る半導体記憶装置の読み出し動作時におけるビット線の寄生容量を示す説明図である。
【０１３４】
以上のように構成された半導体記憶装置の読み出し動作について、以下、セクタ０内の副ビット線ＤＢＬ００とＤＢＬ０１に接続されたメモリセルのうちのいずれかのメモリセルのデータを読み出す場合の例について図１５を参照して説明する。ここでは、読み出し対象のメモリセルをメモリセルＭＣとする。
【０１３５】
ここで、選択線駆動回路５０は、セクタ０のメモリセルＭＣを読み出す場合、選択線ＳＥＬ００、ＳＥＬ０１、選択線ＲＳＥＬ０、ＲＳＥＬ１、選択線ＳＥＬ２１、ＲＤＳＥＬ１１、選択線ＳＥＬ０２、ＳＥＬ２２および選択線ＲＳＥＬ２、ＲＤＳＥＬ１２を選択するようになっている。
【０１３６】
メモリセルＭＣが読み出される時、主ビット線ＭＢＬ１には、副ビット線ＤＢＬ０１と、セクタ２の副ビット線ＤＢＬ２１とが接続される。また、隣接効果キャンセル回路２２（第１、第２の対向メモリセル用副ビット線電位設定部）が接続された主ビット線ＭＢＬ２（第１の対向メモリセル主ビット線）には、副ビット線ＤＢＬ０１に隣接する隣接副ビット線ＤＢＬ０２（第２の対向メモリセル用副ビット線）に加え、主ビット線ＭＢＬ２の合成寄生容量を調整するために、セクタ２の副ビット線ＤＢＬ２２（第１の対向容量調整副ビット線）が接続される。
【０１３７】
一方、主ビット線ＲＭＢＬ１には、副ビット線ＲＤＢＬ１と、セクタ１の副ビット線ＤＢＬ１ｍとが接続される。また、隣接効果キャンセル回路２２が接続された主ビット線ＲＭＢＬ２（第２の対向メモリセル用主ビット線）には、副ビット線ＲＤＢＬ１に隣接する隣接副ビット線ＲＤＢＬ２（第３の対向メモリセル用副ビット線）に加え、主ビット線ＲＭＢＬ２の合成寄生容量を調整するために、セクタ１の副ビット線ＤＢＬ１ｎ（第２の対向容量調整副ビット線）が接続される。
【０１３８】
このように、本実施形態の半導体記憶装置は、センスアンプ２０に接続された２本の主ビット線の合成寄生容量だけでなく、隣接効果キャンセル回路２２によって電流が注入される２本の主ビット線の合成寄生容量をも、マッチングさせるようになっている。これにより、読み出し対象のメモリセルとリファレンスセルとで、隣接効果の低減度合いが完全に一致し、半導体記憶装置が正確にデータを読み出すことができる。
【０１３９】
以上説明したように、本実施形態の選択線駆動回路５０は、メモリセルのデータを読み出す時、
第１の主ビット線対（第１の主ビット線、第２の主ビット線）と読み出し対象のメモリセルが接続された第１の副ビット線対とを接続する選択線対と、
隣接効果キャンセル回路２２に接続された第３の主ビット線と、第１の副ビット線対のうち、センスアンプ２０に接続される一方の副ビット線に隣接する副ビット線とを接続する選択線と、
第１の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線と、読み出し対象のメモリセルの属する第１のセクタとは異なる第２のセクタの副ビット線とを接続する選択線と、
第３の主ビット線と第２のセクタの副ビット線とを接続する選択線と、
第２の主ビット線対(第４の主ビット線、第５の主ビット線)とリファレンスセルが接続された第２の副ビット線対とを接続する選択線対と、
隣接効果キャンセル回路２２に接続される第６の主ビット線と、第２の副ビット線対のうち、センス手段に接続される一方の副ビット線に隣接する副ビット線とを接続する選択線と、
第２の主ビット線対のうち、センスアンプ２０に接続される一方の主ビット線と、第１のセクタ、第２のセクタとは異なる第３のセクタの副ビット線とを接続する選択線と、
第６の主ビット線と第３のセクタの副ビット線とを接続する選択線とを選択するようになっている。
【０１４０】
したがって、選択線駆動回路５０は、第２のセクタとしてリファレンスセクタと同一サイズのセクタを選択し、また、第３のセクタとして第１のセクタと同一サイズのセクタを選択することで、センス手段に接続された２本の主ビット線の合成寄生容量を完全にマッチングさせることができる。さらに、選択線駆動回路５０が、読み出し対象のメモリセルの隣接効果低減度合いとリファレンスセルの隣接効果低減度合いとが全く同じになるように、選択線を選択するので、半導体記憶装置が正確にデータを判定できる。
【０１４１】
《その他の実施形態》
実施形態３、４の半導体記憶装置では、主ビット線の合成寄生容量を調整するために、読み出しセクタ以外の１つのセクタの副ビット線が、メモリセルまたはリファレンスセルが接続される各主ビット線に接続される。しかし、実施形態２のように、主ビット線の合成寄生容量を調整するために、読み出しセクタ以外の複数のセクタの副ビット線が、メモリセルまたはリファレンスが接続される各主ビット線に接続される構成にしてもよい。
【０１４２】
また、本実施形態２〜４の半導体記憶装置においても、実施形態１で説明したように、選択線駆動回路５０が、読み出し動作時に、複数の選択線を、時間をずらして複数回に分割して駆動するようにしてもよい。
【０１４３】
以上、本発明の実施形態を説明してきたが、本発明の半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
【０１４４】
例えば、上記実施形態の半導体記憶装置は、フラッシュメモリの例であったが、本発明は、マスクＲＯＭ等、フラッシュメモリ以外の半導体記憶装置でも適用可能である。また、上記実施形態の半導体記憶装置は、メモリセルとリファレンスセルのソース端子がセンスされるソースセンシングの場合の例であったが、本発明は、メモリセルとリファレンスセルの各ドレイン端子がセンスされるドレインセンシングの半導体記憶装置にも適用できる。
【０１４５】
また、上記実施形態の半導体記憶装置では、読み出し対象のメモリセルに接続された副ビット線が主ビット線に接続されるとき、その主ビット線の合成寄生容量を調整するために、読み出し対象のセクタとは異なるセクタの副ビット線が、その主ビット線に接続されるようになっている。しかし、その主ビット線の合成寄生容量を調整するために、ダミーセル、または容量素子等が接続された容量調整専用の副ビット線に接続されるようにしてもよい。
【０１４６】
また、上記実施形態の半導体記憶装置は、仮想接地構成のメモリセルアレイを備えた例であったが、本発明は、ＮＯＲ型、ＤＩＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型構成のメモリセルアレイを備えた半導体記憶装置でも適用可能である。仮想接地構成のメモリセルアレイにおいては、選択トランジスタにより、メモリセルおよびリファレンスセルのドレインとソースが接続された副ビット線が主ビット線に接続されることで読み出し動作が行われる。しかし、メモリセルアレイにおいて、メモリセルのソースがあらかじめ所定の電圧(接地電圧等)に固定されており、選択トランジスタにより、メモリセルおよびリファレンスセルのドレインが接続された副ビット線が主ビット線に接続されることで読み出し動作が行われる半導体記憶装置にも、本発明は適用可能である。
【０１４７】
《上記実施形態の半導体記憶装置の特徴について》
上記実施形態１〜４の半導体記憶装置は、
複数のメモリセルがマトリクス状に配置された半導体記憶装置であって、
メモリセル用主ビット線と、
それぞれ上記メモリセルの一方の出力端子が接続された複数のメモリセル用副ビット線と、
それぞれ上記複数のメモリセル用副ビット線のうちのいずれかを選択的に上記メモリセル用主ビット線に接続するメモリセル用選択トランジスタと、
リファレンスセルと、
リファレンス用主ビット線と、
上記リファレンスセルの一方の出力端子が接続されたリファレンス用副ビット線と、
上記リファレンス用副ビット線を上記リファレンス用主ビット線に接続するリファレンス用接続トランジスタと、
上記メモリセル用主ビット線と上記リファレンス用主ビット線の電位差を増幅するセンスアンプと、
上記メモリセル用主ビット線と上記メモリセル用副ビット線との合成寄生容量を調整するためのメモリセル用容量調整副ビット線と、
いずれかの上記メモリセル用副ビット線が上記メモリセル用選択トランジスタによって上記メモリセル用主ビット線に接続されるときに、上記メモリセル用容量調整副ビット線を上記メモリセル用主ビット線に接続するメモリセル用容量調整副ビット線接続トランジスタと、
上記リファレンス用主ビット線と上記リファレンス用副ビット線との合成寄生容量を調整するためのリファレンス用容量調整副ビット線と、
上記リファレンス用副ビット線が上記リファレンス用接続トランジスタによって上記リファレンス用主ビット線に接続されるときに、上記リファレンス用容量調整副ビット線を上記リファレンス用主ビット線に接続するリファレンス用容量調整副ビット線接続トランジスタと、
を備えたことを特徴する。
【０１４８】
これにより、メモリセル用容量調整副ビット線の寄生容量とリファレンス用容量調整副ビット線の寄生容量を適当に設定することにより、読み出し動作時におけるメモリセル用主ビット線とリファレンス用主ビット線のそれぞれの合成寄生容量を容易に等しくできる。
【０１４９】
また、上記実施形態１〜４の半導体記憶装置は、いずれかの上記メモリセル用副ビット線が、上記メモリセル用選択トランジスタによって選択されて上記メモリセル用主ビット線に接続されるときに、
他のメモリセル用副ビット線が、上記メモリセル用容量調整副ビット線接続トランジスタによって、上記メモリセル用容量調整副ビット線として上記メモリセル用主ビット線に接続されるように構成されている。
【０１５０】
これにより、小さい回路面積で、半導体記憶装置を構成できる。
【０１５１】
また、上記実施形態１の半導体記憶装置は、上記複数の各メモリセル用副ビット線に対応して、そのメモリセル用副ビット線に接続されたメモリセルとワード線を共有するメモリセルが接続された上記リファレンス用容量調整副ビット線を備え、
上記リファレンス用容量調整副ビット線接続トランジスタは、それぞれ上記メモリセル用選択トランジスタによって選択されたメモリセル用副ビット線に対応するリファレンス用容量調整副ビット線とは異なるリファレンス用容量調整副ビット線のうち、上記メモリセル用選択トランジスタによって選択されたメモリセル用副ビット線の寄生容量と等しい寄生容量を有するリファレンス用容量調整副ビット線を、選択的に上記リファレンス用主ビット線に接続し、
上記メモリセル用容量調整副ビット線接続トランジスタは、寄生容量が上記リファレンス用副ビット線の寄生容量と等しいメモリセル用副ビット線を、上記メモリセル用容量調整副ビット線として上記メモリセル用主ビット線に接続するように構成されている。
【０１５２】
また、上記実施形態１の半導体記憶装置は、上記複数の各メモリセル用副ビット線に対応して、そのメモリセル用副ビット線に接続されたメモリセルとワード線を共有するメモリセルが接続された上記リファレンス用容量調整副ビット線を備え、
上記リファレンス用容量調整副ビット線接続トランジスタは、それぞれ上記メモリセル用選択トランジスタによって選択されたメモリセル用副ビット線に対応するリファレンス用容量調整副ビット線とは異なるリファレンス用容量調整副ビット線のうち、接続されたメモリセルの数が、上記メモリセル用選択トランジスタによって選択されたメモリセル用副ビット線と等しいリファレンス用容量調整副ビット線を、選択的に上記リファレンス用主ビット線に接続し、
上記メモリセル用容量調整副ビット線接続トランジスタは、接続されたメモリセルの数が上記リファレンス用副ビット線に接続されたメモリセルの数と等しいメモリセル用副ビット線を、上記メモリセル用容量調整副ビット線として上記メモリセル用主ビット線に接続するように構成されていることを特徴とする。
【０１５３】
これらにより、メモリセル用主ビット線とリファレンス用主ビット線の寄生容量が等しい場合に、読み出し動作時におけるメモリセル用主ビット線とリファレンス用主ビット線のそれぞれの合成寄生容量を等しくできる。
【０１５４】
また、実施形態２の半導体記憶装置は、
上記メモリセル用容量調整副ビット線は、複数本あって、
複数本同時に上記メモリセル用主ビット線に接続されることを特徴とする。
【０１５５】
これにより、読み出し動作時に、複数本のメモリセル用容量調整副ビット線が、メモリセル用主ビット線に接続される。
【０１５６】
また、実施形態２の半導体記憶装置は、
上記リファレンス用容量調整副ビット線が、複数本あって、
複数本同時に上記リファレンス用主ビット線に接続されるように構成されてもよい。
【０１５７】
これにより、読み出し動作時に、複数本のリファレンス用容量調整副ビット線が、リファレンス用主ビット線に接続される。
【０１５８】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセル用副ビット線と上記メモリセル用容量調整副ビット線とが、上記メモリセル用主ビット線に接続されるとともに、上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線とが、上記リファレンス用主ビット線に接続される場合における、
上記メモリセル用主ビット線、上記メモリセル用主ビット線に接続された上記メモリセル用副ビット線、および上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線の合成寄生容量と、
上記リファレンス用主ビット線、上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線、および上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線の合成寄生容量とが等しいことを特徴とする。
【０１５９】
また、上記実施形態１〜４の半導体記憶装置は、
いずれの上記メモリセル用副ビット線が選択されて上記メモリセル用主ビット線に接続された場合にも、
上記メモリセル用主ビット線、上記メモリセル用主ビット線に接続されたメモリセル用副ビット線、および上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線の合成寄生容量と、
上記リファレンス用主ビット線、上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線、および上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線の合成寄生容量とが等しいことを特徴とする。
【０１６０】
これらにより、読み出し動作時に、メモリセル用主ビット線とリファレンス用主ビット線のそれぞれの合成寄生容量が互いに等しくなるので、メモリセル用主ビット線とリファレンス用主ビット線の電位差がセンスアンプに増幅されることにより、正しくデータが読み出される。
【０１６１】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセル用副ビット線と上記メモリセル用容量調整副ビット線とが、上記メモリセル用主ビット線に接続されるとともに、上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線とが、上記リファレンス用主ビット線に接続される場合における、
上記メモリセル用主ビット線に接続された上記メモリセル用副ビット線、および上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線のそれぞれの寄生容量の合計と、
上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線、および上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線のそれぞれの寄生容量の合計とが等しいことを特徴とする。
【０１６２】
また、上記実施形態１の半導体記憶装置は、
上記メモリセル用副ビット線と上記メモリセル用容量調整副ビット線とが、上記メモリセル用主ビット線に接続されるとともに、上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線とが、上記リファレンス用主ビット線に接続される場合における、
上記メモリセル用主ビット線に接続された上記メモリセル用副ビット線の寄生容量と上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線の寄生容量とが等しく、
かつ、
上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線の寄生容量と上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線の寄生容量とが等しいことを特徴とする。
【０１６３】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセル用副ビット線と上記メモリセル用容量調整副ビット線とが、上記メモリセル用主ビット線に接続されるとともに、上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線とが、上記リファレンス用主ビット線に接続される場合における、
上記メモリセル用主ビット線に接続された上記メモリセル用副ビット線、および上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線のそれぞれに接続されたメモリセルの数の合計と、
上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線、および上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線のそれぞれに接続されたメモリセルの数の合計とが等しいことを特徴とする。
【０１６４】
また、上記実施形態１の半導体記憶装置は、
上記メモリセル用副ビット線と上記メモリセル用容量調整副ビット線とが、上記メモリセル用主ビット線に接続されるとともに、上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線とが、上記リファレンス用主ビット線に接続される場合における、
上記メモリセル用主ビット線に接続された上記メモリセル用副ビット線に接続されたメモリセルの数と上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線に接続されたメモリセルの数とが等しく、
上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線に接続されたメモリセルの数と上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線に接続されたメモリセルの数とが等しいことを特徴とする。
【０１６５】
これらにより、メモリセル用主ビット線とリファレンス用主ビット線の寄生容量が等しい場合に、読み出し動作時におけるメモリセル用主ビット線とリファレンス用主ビット線のそれぞれの合成寄生容量が互いに等しくなる。したがって、メモリセル用主ビット線とリファレンス用主ビット線の電位差がセンスアンプに増幅されることにより、正しくデータが読み出される。
【０１６６】
また、上記実施形態３，４の半導体記憶装置は、
上記メモリセルのうちの第１と第２のメモリセルは、それぞれ制御端子が共通のワード線に接続され、上記一方の出力端子が共通の上記メモリセル用副ビット線に接続されるとともに、
さらに、
上記第１のメモリセルの他方の出力端子が接続された第１の対向メモリセル用副ビット線と、
上記第２のメモリセルの他方の出力端子が接続された第２の対向メモリセル用副ビット線と、
上記第１のメモリセルのデータが読み出されるときに、上記第２の対向メモリセル用副ビット線の電位を上記メモリセル用副ビット線の電位に近づける対向メモリセル用副ビット線電位設定部と、
を備えたことを特徴とする。
【０１６７】
これにより、第１のメモリセルのデータが読み出されるときに、第２のメモリセルに流れる電流が少なくなる。
【０１６８】
また、上記実施形態３，４の半導体記憶装置は、
制御端子が上記リファレンスセルと共通のワード線に接続され、一方の出力端子が上記リファレンス用副ビット線に接続された隣接メモリセルと、
上記隣接メモリセルの他方の出力端子が接続された対向メモリセル用副ビット線と、
上記リファレンスセルのデータが読み出されるときに、上記対向メモリセル用副ビット線の電位を上記リファレンス用副ビット線の電位に近づける対向メモリセル用副ビット線電位設定部と、
を備えたことを特徴とする。
【０１６９】
これにより、リファレンスセルのデータが読み出されるときに、隣接メモリセルに流れる電流が少なくなる。
【０１７０】
また、上記実施形態４の半導体記憶装置は、
上記メモリセルのうちの第１と第２のメモリセルは、それぞれ制御端子が共通のワード線に接続され、上記一方の出力端子が共通の上記メモリセル用副ビット線に接続されるとともに、
さらに、
上記第１のメモリセルの他方の出力端子が接続された第１の対向メモリセル用副ビット線と、
上記第２のメモリセルの他方の出力端子が接続された第２の対向メモリセル用副ビット線と、  
制御端子が上記リファレンスセルと共通のワード線に接続され、一方の出力端子が上記リファレンス用副ビット線に接続された隣接メモリセルと、
上記隣接メモリセルの他方の出力端子が接続された第３の対向メモリセル用副ビット線と、
上記第１のメモリセルのデータが読み出されるときに、上記第２の対向メモリセル用副ビット線と接続される第１の対向メモリセル用主ビット線と、
上記第１の対向メモリセル用主ビット線と上記第２の対向メモリセル用副ビット線との合成寄生容量を調整するための第１の対向容量調整副ビット線と、
上記第１のメモリセルのデータが読み出されるときに、上記第１の対向容量調整副ビット線を上記第１の対向メモリセル用主ビット線に接続する第１の対向容量調整副ビット線接続トランジスタと、
上記リファレンスセルのデータが読み出されるときに、第３の対向メモリセル用副ビット線と接続される第２の対向メモリセル用主ビット線と、
上記第２の対向メモリセル用主ビット線と上記第３の対向メモリセル用副ビット線との合成寄生容量を調整するための第２の対向容量調整副ビット線と、
上記リファレンスセルのデータが読み出されるときに、上記第２の対向容量調整副ビット線を上記第２の対向メモリセル用主ビット線に接続する第２の対向容量調整副ビット線接続トランジスタと、
上記第１のメモリセルのデータが読み出されるときに、上記第２の対向メモリセル用副ビット線の電位が上記メモリセル用副ビット線の電位に近づくように、上記第１の対向メモリセル用主ビット線に電流を流す電位設定部と、
上記リファレンスセルのデータが読み出されるときに、上記第３の対向メモリセル用副ビット線の電位が上記リファレンス用副ビット線の電位に近づくように、上記第２の対向メモリセル用主ビット線に電流を流す第２の対向メモリセル用副ビット線電位設定部と
を備えたことを特徴とする。
【０１７１】
これにより、第１の対向容量調整副ビット線の寄生容量と第２の対向容量調整副ビット線の寄生容量を適当に設定することにより、第１のメモリセルのデータが読み出されるときにおける第２の対向メモリセル用主ビット線と第３の対向メモリセル用主ビット線のそれぞれの合成寄生容量を容易に等しくできる。
【０１７２】
また、上記実施形態４の半導体記憶装置は、
いずれかの上記メモリセル用副ビット線が上記メモリセル用選択トランジスタによって選択されて上記メモリセル用主ビット線に接続されるときに、
他のメモリセル用副ビット線が、上記メモリセル用容量調整副ビット線接続トランジスタによって、上記メモリセル用容量調整副ビット線として上記メモリセル用主ビット線に接続されるように構成されていることを特徴とする。
【０１７３】
これにより、小さい回路面積で、半導体記憶装置を構成できる。
【０１７４】
また、上記実施形態４の半導体記憶装置は、
いずれの上記メモリセル用副ビット線が選択されて上記メモリセル用主ビット線に接続された場合であっても、
上記メモリセル用主ビット線と、上記メモリセル用主ビット線に接続されたメモリセル用副ビット線と、上記メモリセル用容量調整副ビット線接続トランジスタによって上記メモリセル用主ビット線に接続されたメモリセル用副ビット線との合成寄生容量と、
上記リファレンス用主ビット線と上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線の合成寄生容量と、
上記第１の対向メモリセル用主ビット線と上記第２の対向メモリセル用副ビット線と上記第１の対向容量調整副ビット線との合成寄生容量と、
上記第２の対向メモリセル用主ビット線と上記第３の対向メモリセル用副ビット線と上記第２の対向容量調整副ビット線との合成寄生容量とが等しいことを特徴とする。
【０１７５】
また、上記実施形態４の半導体記憶装置は、
上記メモリセル用副ビット線と上記メモリセル用容量調整副ビット線とが、上記メモリセル用主ビット線に接続されるとともに、上記リファレンス用副ビット線と上記リファレンス用容量調整副ビット線とが、上記リファレンス用主ビット線に接続される場合における、
上記メモリセル用主ビット線、上記メモリセル用主ビット線に接続された上記メモリセル用副ビット線、および上記メモリセル用主ビット線に接続された上記メモリセル用容量調整副ビット線の合成寄生容量と、
上記リファレンス用主ビット線、上記リファレンス用主ビット線に接続された上記リファレンス用副ビット線、および上記リファレンス用主ビット線に接続された上記リファレンス用容量調整副ビット線の合成寄生容量と、
上記第１の対向メモリセル用主ビット線と上記第２の対向メモリセル用副ビット線と上記第１の対向容量調整副ビット線との合成寄生容量と、
上記第２の対向メモリセル用主ビット線と上記第３の対向メモリセル用副ビット線と上記第２の対向容量調整副ビット線との合成寄生容量とが等しいことを特徴とする。
【０１７６】
これらにより、読み出し動作時における、第２の対向メモリセル用主ビット線と第３の対向メモリセル用主ビット線のそれぞれの合成寄生容量が等しくなる。
【０１７７】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセル用選択トランジスタ、上記リファレンス用接続トランジスタ、上記メモリセル用容量調整副ビット線接続トランジスタ、および上記リファレンス用容量調整副ビット線接続トランジスタのうちの少なくとも１つは、他のトランジスタと異なるタイミングで導通状態に切り替わるように構成されてもよい。
【０１７８】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセル用選択トランジスタ、および上記リファレンス用接続トランジスタは、上記メモリセル用容量調整副ビット線接続トランジスタ、およびリファレンス用容量調整副ビット線接続トランジスタよりも早いタイミングで導通状態に切り替わるように構成されてもよい。
【０１７９】
これらにより、上記メモリセル用選択トランジスタ、および上記リファレンス用接続トランジスタは、上記メモリセル用容量調整副ビット線接続トランジスタ、およびリファレンス用容量調整副ビット線接続トランジスタを同時に導通させる場合よりも、トランジスタのゲートに印可される電源電圧の変動が低減する。
【０１８０】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセルの他方の出力端子が接続された複数の対向メモリセル用副ビット線と、
対向メモリセル用主ビット線と、
それぞれ上記複数の対向メモリセル用副ビット線のうちのいずれかを選択的に上記対向メモリセル用主ビット線に接続する対向メモリセル用選択トランジスタと、
上記リファレンスセルの他方の出力端子が接続された対向リファレンス用副ビット線と、
対向リファレンス用主ビット線と、
上記対向リファレンス用副ビット線を上記対向リファレンス用主ビット線に接続する対向リファレンス用接続トランジスタと、
上記対向メモリセル用主ビット線と上記対向リファレンス用主ビット線とを等しい電位に設定するビット線電位設定部と、
を備えたことを特徴とする。
【０１８１】
また、上記実施形態１〜４の半導体記憶装置は、
上記メモリセルの出力端子の他方と上記リファレンスセルの出力端子の他方とは、所定の電位に固定されてもよい。
【産業上の利用可能性】
【０１８２】
本発明に係る半導体記憶装置は、正確にデータを読み出すことができるという効果を有し、例えば、フラッシュメモリやマスクＲＯＭ等として有用である。
【図面の簡単な説明】
【０１８３】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】本発明の実施形態１に係る半導体記憶装置のメモリセルアレイ１０の構成を示すブロック図である。
【図３】本発明の実施形態１に係る半導体記憶装置のセクタ０の構成を示す回路図である。
【図４】本発明の実施形態１に係る半導体記憶装置のリファレンスセクタ８の構成を示す回路図である。
【図５】本発明の実施形態１に係る半導体記憶装置の一部の構成を示すブロック図である。
【図６】本発明の実施形態１に係る半導体記憶装置の読み出し動作時におけるビット線の寄生容量を示す説明図である。
【図７】本発明の実施形態１に係る半導体記憶装置の読み出し動作時におけるワード線の電圧波形を示すタイミングチャートである。
【図８】本発明の実施形態１に係る半導体記憶装置の読み出し動作時における選択線の電圧波形を示すタイミングチャートである。
【図９】本発明の実施形態１に係る半導体記憶装置の読み出し動作時における主ビット線の電圧波形を示すタイミングチャートである。
【図１０】本発明の実施形態１に係る半導体記憶装置の読み出し動作時に主ビット線に接続される副ビット線の属するセクタを示す説明図である。
【図１１】本発明の実施形態２に係る半導体記憶装置の読み出し動作時に主ビット線に接続される副ビット線の属するセクタを示す説明図である。
【図１２】本発明の実施形態３、および実施形態４に係る半導体記憶装置のセクタ０の構成を示す回路図である。
【図１３】本発明の実施形態３、および実施形態４に係る半導体記憶装置のリファレンスセクタ８の構成を示す回路図である。
【図１４】本発明の実施形態３に係る半導体記憶装置の読み出し動作時におけるビット線の寄生容量を示す説明図である。
【図１５】本発明の実施形態４に係る半導体記憶装置の読み出し動作時におけるビット線の寄生容量を示す説明図である。
【符号の説明】
【０１８４】
０〜２    セクタ
８      リファレンスセクタ
１０    メモリセルアレイ
２０    センスアンプ
２１    ビット線電圧供給回路
２２    隣接効果キャンセル回路
３０    カラム選択回路
４０    プリデコーダ
５０    選択線駆動回路
６０    ワード線駆動回路
７０、７１    メモリセル領域
８０〜８３    選択トランジスタ領域
【図１】
2008047189.tif 000003
【図２】
2008047189.tif 000004
【図３】
2008047189.tif 000005
【図４】
2008047189.tif 000006
【図５】
2008047189.tif 000007
【図６】
2008047189.tif 000008
【図７】
2008047189.tif 000009
【図８】
2008047189.tif 000010
【図９】
2008047189.tif 000011
【図１０】
2008047189.tif 000012
【図１１】
2008047189.tif 000013
【図１２】
2008047189.tif 000014
【図１３】
2008047189.tif 000015
【図１４】
2008047189.tif 000016
【図１５】
2008047189.tif 000017