(57)【要約】【課題】ＩＲＩＧ信号の電圧レベルに関係なく信号変化を捉えることが可能で、かつ低コスト化、小型化が可能なＩＲＩＧ信号デコード回路を得ること。【解決手段】外部から入力するＩＲＩＧ信号の交流成分のみを取り込む外部入力絶縁手段１と、外部入力絶縁手段１が取り込んだＩＲＩＧ信号の最大振幅値を保持するピークホールド回路２と、ピークホールド回路２が保持する前記最大振幅値を１／ｎ倍に増幅する１／ｎ倍増幅回路３と、１／ｎ倍増幅回路３の出力値と前記ＩＲＩＧ信号の各信号の振幅値との大小比較を行う比較器４と、比較器４が出力する、１／ｎ倍増幅回路３の出力値を超える信号の継続時間と、その後の１／ｎ倍増幅回路３の出力値を超えない信号の継続時間との割合を求めることで、前記ＩＲＩＧ信号からマーカ符号と論理符号とを抽出する抽出手段５とを備えている。【選択図】        図１
2008211937.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力するＩＲＩＧ信号の交流成分のみを取り込む外部入力絶縁手段と、
前記外部入力絶縁手段が取り込んだＩＲＩＧ信号の最大振幅値を保持するピークホールド回路と、
前記ピークホールド回路が保持する前記最大振幅値を１／ｎ倍に増幅する１／ｎ倍増幅器と、
前記１／ｎ倍増幅器の出力値と前記ＩＲＩＧ信号の各信号の振幅値との大小比較を行う比較器と、
前記比較器が出力する、前記１／ｎ倍増幅器の出力値を超える信号の継続時間と、その後の前記１／ｎ倍増幅器の出力値を超えない信号の継続時間との割合を求めることで、前記ＩＲＩＧ信号からマーカ符号と論理符号とを抽出する抽出手段と
を備えていることを特徴とするＩＲＩＧ信号デコード回路。
【請求項２】
外部から入力するＩＲＩＧ信号の最大振幅値を保持するピークホールド回路と、
前記ピークホールド回路が保持する前記最大振幅値を１／ｎ倍に増幅する１／ｎ倍増幅器と、
前記１／ｎ倍増幅器の出力値と前記ＩＲＩＧ信号の各信号の振幅値との大小比較を行う比較器と、
前記比較器の出力を電気的絶縁を取って後段に伝達する電気的絶縁手段と、
前記電気的絶縁手段が出力する、前記１／ｎ倍増幅器の出力値を超える信号の継続時間と、その後の前記１／ｎ倍増幅器の出力値を超えない信号の継続時間との割合を求めることで、前記ＩＲＩＧ信号からマーカ符号と論理符号とを抽出する抽出手段と
を備えていることを特徴とするＩＲＩＧ信号デコード回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＲＩＧ（Inter Range Instrumentation Group）信号が示す時刻符号をデコードするＩＲＩＧ信号デコード回路に関するものである。
【背景技術】
【０００２】
ＩＲＩＧ信号は、キャリアを時刻符号で振幅変調したフレーム信号であり、基準時刻信号の一つとして、通信システムやデータ処理システム、遠隔測定システムなど各種の分野で利用されている。具体的には、例えば特許文献１では、電力系統に状態変化が発生した場合にその状態変化の情報に正確な発生時刻を付けて記録する目的で、ディジタル保護継電器の内部時計の時刻同期を採るために外部から時刻基準信号であるＩＲＩＧ信号を導入する例が示されている。
【０００３】
このＩＲＩＧ信号は、具体的な電圧レベルや波形は規定されていないが、振幅の大きい信号部分と振幅の小さい信号部分とのレベル比が３．３：１と規定され、振幅が大きいときの継続時間と振幅が小さいときの継続時間との割合でもって、論理符号「１」「０」と時刻フレームの基準となるマーカ符号「Ｐ」とを表し、マーカ符号「Ｐ」を２回連続させることで時刻フレームの先頭を表すようになっている。
【０００４】
具体的には、振幅が大きいときの電圧レベルをＶＨとし、振幅が小さいときの電圧レベルをＶＬとすれば、ＶＬからＶＨに変化した時点を基準として、ＶＨの継続時間とその後のＶＬの継続時間との比が、５：５のときは論理符号「１」を表し、２：８のときは論理符号「０」を表し、８：２のときはマーカ符号「Ｐ」を表すとされている。
【０００５】
このＩＲＩＧ信号には、数種類あるが、キャリア周波数が１ｋＨｚ、時刻フレームの周期が１秒のＩＲＩＧ−Ｂ信号が比較的多用されているので、ここでは、図５〜図７を参照して、ＩＲＩＧ−Ｂ信号で規定される論理符号「１」「０」とマーカ符号「Ｐ」とを説明する。なお、図５〜図７は、論理符号「０」「１」とマーカ符号「Ｐ」を説明する波形イメージ図である。
【０００６】
図５に示すように、論理符号「０」は、電圧レベルがＶＬからＶＨに変化した時点から１０ｍｓの区間内において、ＶＨの継続時間が２ｍｓ、ＶＬの継続時間が８ｍｓの割合で表される。図６に示すように、論理符号「１」は、電圧レベルがＶＬからＶＨに変化した時点から１０ｍｓの区間内において、ＶＨの継続時間が５ｍｓ、ＶＬの継続時間が５ｍｓの割合で表される。図７に示すように、マーカ符号「Ｐ」は、電圧レベルがＶＬからＶＨに変化した時点から１０ｍｓの区間内において、ＶＨの継続時間が８ｍｓ、ＶＬの継続時間が２ｍｓの割合で表される。
【０００７】
要するに、ＩＲＩＧ−Ｂ信号の１時刻フレームは、先頭の２０ｍｓがマーカ符号「Ｐ」であり、以降、１０ｍｓ毎に論理符号「１」「０」の組み合わせからなる時刻符号が連続する構成であり、このフレームの先頭タイミングが精密な時刻の更新タイミングを与え、１０ｍｓ毎に連続する論理符号「１」「０」の組み合わせからなる時刻符号のバイナリデータが時刻データを与える。
【０００８】
上記した特許文献１では、このようなＩＲＩＧ−Ｂ信号における１０ｍｓ毎に連続する論理符号「１」「０」の組み合わせからなる時刻符号をデコードしてディジタル保護継電器に入力する回路の構成例が開示されている。そこでは、入力するＩＲＩＧ−Ｂ信号のＶＨとＶＬのレベル判定を行い、ＶＨとＶＬの継続時間から論理符号「１」「０」のバイナリデータを判別・抽出する方法が採られている。以下、図８を参照してその概要を説明する。なお、図８は、従来のＩＲＩＧ信号デコード回路の構成例を示すブロック図である。
【０００９】
図８に示すように、従来のＩＲＩＧ信号デコード回路は、外部入力絶縁手段２１と、全波整流手段２２と、平滑化手段２３と、Ａ／Ｄ変換器２４と、メモリ２５と、ＣＰＵ２６とで構成される。
【００１０】
動作を簡単に説明する。外部入力絶縁手段２１は、外部機器から入力するＩＲＩＧ−Ｂ信号の直流成分をカットし交流成分のみを全波整流手段２２に与える。全波整流手段２２は、外部入力絶縁手段２１から入力するＩＲＩＧ−Ｂ信号の交流成分を全波整流し全ての成分を正極側に揃えた整流波形信号を平滑化手段２３に与える。平滑化手段２３は、全波整流手段２２から入力する整流波形信号を平滑化し脈動成分の少ない階段状の平滑化信号をＡ／Ｄ変換器２４に与える。Ａ／Ｄ変換器２４は、平滑化手段２３から入力する平滑化信号を所定のタイミングでサンプリングし、各サンプル値をメモリ２５に格納する。ＶＨレベルでのサンプル値の数とＶＬレベルでのサンプル値の数とは、それぞれの上記した継続時間に対応している。
【００１１】
そこで、ＣＰＵ２６では、メモリ２５からサンプル値を読み出すたびに、閾値との大小比較によって高レベル（以降「Ｈレベル」と記す）と低レベル（以降「Ｌレベル」と記す）との判定を行い、ＬレベルからＨレベルに変化した時を基準に、Ｈレベルの個数とＬレベルの個数とをそれぞれ求めて継続時間の割合を算出し、その算出結果に基づきマーカ符号「Ｐ」と論理符号「１」「０」とをそれぞれ識別し、時刻の更新タイミングと、設定する時刻データとを得るようにしている。
【００１２】
【特許文献１】特開２００１−４５６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記したように、ＩＲＩＧ信号は、振幅の大きい信号部分と振幅の小さい信号部分とのレベル比が３．３：１と規定されているだけで、具体的な電圧レベルや波形は規定されていないので、Ａ／Ｄ変換器を備える上記した従来のＩＲＩＢＧ信号デコード回路では、扱うＩＲＩＧ信号の電圧レベルに適応したダイナミックレンジのＡ／Ｄ変換器を選定する必要があり、汎用性に欠ける。任意の電圧レベルを有するＩＲＩＧ信号に柔軟に対応できるようにＡ／Ｄ変換器のダイナミックレンジをある程度大きくしておくにしても、ＩＲＩＧ信号の電圧レベルは、その発生源（外部機器）に依存するので、妥当なダイナミックレンジの選定は困難である。
【００１４】
また、上記した従来のＩＲＩＢＧ信号デコード回路では、Ａ／Ｄ変換器の他にメモリ、ＣＰＵ等、高コストで搭載面積の大きな部品を使用するので、低コスト化、小型化が困難である。
【００１５】
この発明は、上記に鑑みてなされたものであり、ＩＲＩＧ信号の電圧レベルに関係なく信号変化を捉えることが可能で、かつ低コスト化、小型化が可能なＩＲＩＧ信号デコード回路を得ることを目的とする。
【課題を解決するための手段】
【００１６】
上述した目的を達成するために、この発明は、外部から入力するＩＲＩＧ信号の交流成分のみを取り込む外部入力絶縁手段と、前記外部入力絶縁手段が取り込んだＩＲＩＧ信号の最大振幅値を保持するピークホールド回路と、前記ピークホールド回路が保持する前記最大振幅値を１／ｎ倍に増幅する１／ｎ倍増幅器と、前記１／ｎ倍増幅器の出力値と前記ＩＲＩＧ信号の各信号の振幅値との大小比較を行う比較器と、前記比較器が出力する、前記１／ｎ倍増幅器の出力値を超える信号の継続時間と、その後の前記１／ｎ倍増幅器の出力値を超えない信号の継続時間との割合を求めることで、前記ＩＲＩＧ信号からマーカ符号と論理符号とを抽出する抽出手段とを備えていることを特徴とする。
【００１７】
この発明によれば、ＩＲＩＧ信号の最大振幅値を１／ｎ倍増幅してＩＲＩＧ信号の最大振幅値よりも小さく、最小振幅値よりも大きい閾値を生成するので、比較器では、ＩＲＩＧ信号の電圧レベルに関係なく信号変化を捉えることが可能になる。また、従来例のように高コストで広い搭載面積を要する部品を使用しないので、低コスト化、小型化が可能になる。
【発明の効果】
【００１８】
この発明によれば、ＩＲＩＧ信号の電圧レベルに関係しない汎用性を実現でき、かつ低コスト化、小型化が図れるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下に図面を参照して、この発明にかかるＩＲＩＧ信号デコード回路の好適な実施の形態を詳細に説明する。
【００２０】
実施の形態１．
図１は、この発明の実施の形態１によるＩＲＩＧ信号デコード回路の構成を示すブロック図である。図１に示すように、実施の形態１によるＩＲＩＢＧ信号デコード回路は、外部入力絶縁手段１と、ピークホールド回路２と、１／ｎ倍増幅回路３と、比較器４と、抽出手段５とを備えている。
【００２１】
次に、図１、図２を参照して、以上のように構成される実施の形態１によるＩＲＩＢＧ信号デコード回路の動作について説明する。なお、図２は、図１に示すＩＲＩＧ信号デコード回路の各部の出力波形を示す図である。
【００２２】
外部入力絶縁手段１に外部機器から入力されるＩＲＩＧ信号は、図５〜図７に示したＩＲＩＧ−Ｂ信号を想定している。外部入力絶縁手段１は、外部機器との電気的絶縁を取りＩＲＩＧ−Ｂ信号の交流成分のみの信号Ｗ１を取り込む（図２（Ｗ１））。このＩＲＩＧ信号Ｗ１は、ピークホールド回路２と比較器４とに入力される。
【００２３】
ピークホールド回路２は、ＩＲＩＧ信号Ｗ１における各信号の振幅値のうち最大値を保持する。ＩＲＩＧ−Ｂ信号は、図５〜図７に示したように、１０ｍｓの期間内に、振幅の大きい信号が等振幅で連続する区間とその後に振幅の小さい信号が等振幅で連続する区間とが存在するので、ピークホールド回路２が出力する信号Ｗ２は、最初に入力されるＩＲＩＧ−Ｂ信号の１０ｍｓ期間の開始直前では振幅の小さい信号の振幅値を示すが、１０ｍｓの期間内において、まず振幅の大きい信号区間での振幅値を示し、それをその後の振幅の小さい信号区間でも保持する波形である（図２（Ｗ２））。そして、その後の各１０ｍｓの期間においても、最初の１０ｍｓ期間で保持した振幅値を維持する一定レベルの波形を示す。
【００２４】
このピークホールド信号Ｗ２を１／ｎ倍に増幅する１／ｎ倍増幅回路３は、ＩＲＩＧ信号の振幅の大きい時と振幅の小さい時とのレベル比が３．３：１と規定されているので、ｎを１＜ｎ＜３として構成されている。したがって、１／ｎ倍増幅回路３では、１０ｍｓの期間内において、振幅の大きい信号よりも小さく、振幅の小さい信号よりも大きい所定一定レベルの波形を示す信号Ｗ３が得られる（図２（Ｗ３））。
【００２５】
比較器４は、外部入力絶縁手段１からのＩＲＩＧ−Ｂ信号Ｗ１の各１０ｍｓ期間において、１／ｎ倍増幅回路３の出力信号Ｗ３を閾値６として用い、閾値６を超える期間内出力をＨレベルにする。したがって、比較結果信号Ｗ４は、図２（Ｗ４）に示すように、各１０ｍｓ期間において、振幅の大きい信号の連続区間では、信号毎にＨレベルの所定幅パルス信号が連続し、その後の振幅の小さい信号の連続区間では、Ｌレベルが連続する波形を示す。
【００２６】
抽出手段５は、比較結果信号Ｗ４を受けて、Ｈレベルの所定幅パルス信号が連続する時間区間と、その後のＬレベルが連続する時間区間との割合を求め、割合が８：２のマーカ符号「Ｐ」と、マーカ符号「Ｐ」が２回連続する時刻フレームの先頭から１０ｍｓの区間毎に、割合が５：５の論理符号「１」と割合が２：８の論理符号「０」とをそれぞれ抽出して出力する。
【００２７】
図１に示すＩＲＩＧ信号デコード回路は、ＦＰＧＡやＡＳＩＣなどによっても実現できるが、例えば図３に示すようにも構成することができる。図３は、図１に示すＩＲＩＧ信号デコード回路の具体例を示す回路図である。但し、図３では、比較器４までが示されている。
【００２８】
図３において、外部入力絶縁手段１はトランスで構成され、ピークホールド回路２は、演算増幅器による整流回路２ａ、ピークホールドコンデンサ２ｂおよび演算増幅器による電圧バッファ２ｃで構成され、１／ｎ倍増幅回路３は演算増幅器による反転増幅回路として構成され、比較器４は１／ｎ倍増幅回路３の出力が逆相入力端（−）に印加され外部入力絶縁手段１の出力が正相入力端（＋）に印加される演算増幅器で構成されている。
【００２９】
この図３に示す構成によれば、各回路部の演算増幅器は、１個のパッケージに集積されたものを使用することができるので、搭載面積の抑制を図ることが可能である。
【００３０】
以上のように、実施の形態１によれば、外部から導入するＩＲＩＧ信号の最大振幅を保持し、それを１／ｎ倍に増幅して閾値を生成し、その閾値と前記外部から導入するＩＲＩＧ信号との大小比較を行って閾値を超える信号の継続区間と閾値を超えない信号の継続区間とを特定できるようにしたので、外部から導入するＩＲＩＧ信号の電圧レベルと無関係に信号変化を捉えてマーカ符号「Ｐ」、論理符号「１」「０」を抽出（デコード）することができる。したがって、汎用性を有するＩＲＩＧ信号デコード回路が得られる。
【００３１】
また、従来例（図８）のように高コストで搭載面積の大きい部品（Ａ／Ｄ変換器、メモリ、ＣＰＵ）を必要としないので、低コスト化、小型化が可能なＩＲＩＧ信号デコード回路が得られる。
【００３２】
実施の形態２．
図４は、この発明の実施の形態２によるＩＲＩＧ信号デコード回路の構成を示すブロック図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
この実施の形態２では、一層の小型化を図る構成例を示す。すなわち、図１（実施の形態１）では、ＩＲＩＧ信号の電圧レベルは、明確な規定がなく実質不定であるので、外部入力絶縁手段１にフォトカプラを使用することは殆ど不可能であり、図３に示すようにトランスを使用することになる。
【００３４】
実施の形態１にて説明したように、この発明では、ＩＲＩＧ信号の最大振幅値を１／ｎ倍増幅した閾値とＩＲＩＧ信号との振幅比較を行うので、比較器４の出力レベルは比較器４の許容範囲内で確定したものになる。
【００３５】
そこで、図４に示すように、実施の形態２によるＩＲＩＧ信号デコード回路は、図１（実施の形態１）に示した構成において、大型部品である外部入力絶縁手段１を削除し、比較器４と抽出手段５との間に、フォトカプラで構成される電気的絶縁手段１０を設けてある。
【００３６】
この構成によれば、電気的絶縁手段１０は、比較器４の出力電圧レベルを任意のレベルに変換して抽出手段５に伝達することができる。これによって、抽出手段５は、比較器４の出力電圧レベルに依らず、低電圧（例えば３．３Ｖ）で動作するディジタル回路、あるいは高電圧（例えば１２Ｖ／１５Ｖ）で動作するアナログ回路として構成することができ、設計の自由度が高まる。
【００３７】
以上のように、実施の形態２によれば、実施の形態１に示した構成において、大型部品である外部入力絶縁手段を削除し、比較器と抽出手段との間に電気的絶縁手段を設けたので、汎用性を有するＩＲＩＧ信号デコード回路の一層の低コスト化、小型化を図ることが可能になる。加えて、設計の自由度を高めることができる。
【産業上の利用可能性】
【００３８】
以上のように、この発明にかかるＩＲＩＢＧ信号デコード回路は、ＩＲＩＧ信号の電圧レベルに関係しない汎用性を有し、かつ低コスト化、小型化を図るのに有用であり、特に請求項２の発明は、適用場面に柔軟に対応するのに好適である。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施の形態１によるＩＲＩＧ信号デコード回路の構成を示すブロック図である。
【図２】図１に示すＩＲＩＧ信号デコード回路の各部の出力波形を示す図である。
【図３】図１に示すＩＲＩＧ信号デコード回路の具体例を示す回路図である。
【図４】この発明の実施の形態２によるＩＲＩＧ信号デコード回路の構成を示すブロック図である。
【図５】ＩＲＩＧ−Ｂ信号の論理符号「０」を説明する波形イメージ図である。
【図６】ＩＲＩＧ−Ｂ信号の論理符号「１」を説明する波形イメージ図である。
【図７】ＩＲＩＧ−Ｂ信号のマーカ符号「Ｐ」を説明する波形イメージ図である。
【図８】従来のＩＲＩＧ信号デコード回路の構成例を示すブロック図である。
【符号の説明】
【００４０】
１  外部入力絶縁手段
２  ピークホールド回路
２ａ  整流回路
２ｂ  ピークホールドコンデンサ
２ｃ  電圧バッファ
３  １／ｎ倍増幅回路
４  比較器
５  抽出手段
６  閾値
１０  電気的絶縁手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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