(57)【要約】【課題】インピーダンスの異なる２つの配線の接続部におけるインピーダンスの大きさを、その作製後に変更可能な半導体装置を提供する。【解決手段】基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる２つの拡散層と、２つの拡散層の間に設けられ、チャネルによる信号線路が生成されるチャネル部と、チャネル部に沿って酸化膜を介して設けられ、両端のうち入力端子側と出力端子側とで異なる電圧が印加されるとチャネル部に信号線路を生成させるゲート電極とを有する構成である。【選択図】図１
2008047807.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる２つの拡散層と、
前記２つの拡散層の間に設けられ、チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、両端のうち前記入力端子側と前記出力端子側とで異なる電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する半導体装置。
【請求項２】
前記ゲート電極の前記入力端子側に接続された第１の外部抵抗素子、または、前記ゲート電極の前記出力端子側に接続された第２の外部抵抗素子を有する請求項１記載の半導体装置。
【請求項３】
基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる２つの拡散層と、
前記２つの拡散層の間に設けられ、チャネルを形成する導電性不純物の濃度が前記入力端子から前記出力端子にかけて段階的に変化する構成を含み、前記チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する半導体装置。
【請求項４】
前記ゲート電極は前記電圧が印加されると大きさが均一な電界を前記酸化膜を介して前記チャネル部に発生する請求項３記載の半導体装置。
【請求項５】
前記基板がグランドに接続された請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
信号線路の入力端子および出力端子に対応する位置にそれぞれ異なる電圧が印加される、第１の導電性の材料からなる基板と、
前記基板の前記電圧が印加される面とは反対側の面から第１の深さまでに設けられた、前記第１の導電性と異なる第２の導電性の材料からなるウェル層と、
前記ウェル層の面から前記第１の深さよりも浅い第２の深さまでに設けられ、前記入力端子および前記出力端子となる２つの拡散層と、
前記２つの拡散層の間に設けられ、チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、所定の電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する半導体装置。
【請求項７】
前記ゲート電極は前記所定の電圧が印加されると大きさが均一な電界を前記酸化膜を介して前記チャネル部に発生する請求項６記載の半導体装置。
【請求項８】
前記ゲート電極と絶縁膜を介して該ゲート電極と平行に設けられたリターンパス用配線を有する請求項１から７のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンスの異なる２つの信号線路を接続するための半導体装置に関する。
【背景技術】
【０００２】
演算速度向上のための回路の高速化に伴い、ＬＳＩの配線も高周波が伝播できるようインピーダンスを考慮して設計する必要が生じてきている。特にインピーダンスの異なる配線を接続した場合、接続部での反射が増加し、伝達信号が乱れてしまう。
【０００３】
図８から図１０は配線接続方法の例を示す図である。図８はマクロストリップ線路の平面図および側面図である。図８（ａ）の平面図および図８（ｂ）の側面図に示すように、マイクロストリップ線路において、インピーダンスＺ１とＺ２の線路をつなぐ場合には、中間にインピーダンスＺ＝√Ｚ１・Ｚ２で、対象とする信号波長の１／４の実効線路長の線路を挿入していた。
【０００４】
図９はコプラナー線路の平面図および側面図である。図９（ａ）の平面図と図９（ａ）のＤ−Ｄ’部位の断面図（図９（ｂ））に示すように、コプラナー線路の幅を変更することでインピーダンスの変換を行っていた。図に示さないが、同様にマイクロストリップ線路の幅を変更することにより、インピーダンスの変換を行っていた。また、特許文献１には、テーパ線路を用いた技術が開示されている。
【０００５】
また、図１０に示すように抵抗分圧によりインピーダンスを変換していた。図１０に示す場合、Ｒ１のインピーダンスがＲ１＋Ｒ２に変換される。
【特許文献１】特開２００２−７６７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
λ／４線路を用いたインピーダンス変換では対象とする波長以外ではインピーダンス変換の効果は低く、狭帯域である。コプラナー線路やマイクロストリップ線路の幅の変更はマスクを用いてリソグラフィ技術により行うため、製作完了後のインピーダンスの調整ができない。特に試作時においてインピーダンスの調整ができないのは非常に不便である。また、抵抗分圧による方法では損失が大きくなってしまう。
【０００７】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、インピーダンスの異なる２つの配線の接続部におけるインピーダンスの大きさを、その作製後に変更可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の半導体装置は、
基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる２つの拡散層と、
前記２つの拡散層の間に設けられ、チャネルによる前記信号線路が生成されるチャネル部と、
前記チャネル部に沿って酸化膜を介して設けられ、両端のうち前記入力端子側と前記出力端子側とで異なる電圧が印加されると前記チャネル部に前記信号線路を生成させるゲート電極と、
を有する構成である。
【０００９】
本発明では、ゲート電極の入力端子側と出力端子側とに値の異なる電圧が印加されると、ゲート電極に生じた電位差に対応して容量が変化する空乏層が基板内に生成される。その結果、入力端子から出力端子にかけて、空乏層容量の変化に伴ってインピーダンスが変化する信号線路が生成される。
【発明の効果】
【００１０】
本発明の半導体装置によれば、信号線路となるチャネル内でインピーダンスがスムーズに変化し、また、作製後であっても帯域に合わせてインピーダンスの大きさを変えることができる。そのため、インピーダンスの異なる２つの配線の接続部に本発明の半導体装置を用いれば、インピーダンス変換を低損失、広帯域で行うことができる。
【発明を実施するための最良の形態】
【００１１】
本発明の半導体装置は、チャネルを信号線路とし、２つの拡散層を信号線路の入力と出力とするＭＯＳＴｒ（Metal Oxide Semiconductor Transistor）構造を有し、信号線路に沿ってインピーダンスを変化させることを特徴とする。以下に、本発明の半導体装置の実施例を説明する。
【実施例１】
【００１２】
本実施例の半導体装置の構成を説明する。図１は本実施例の半導体装置の一構成例を示す図である。図１（ａ）が平面図であり、図１（ｂ）が図１（ａ）に示すＡ−Ａ’の断面図である。
【００１３】
図１（ａ）および（ｂ）に示すように、本実施例の半導体装置は、シリコンのＰ型基板９上に酸化膜２を介して設けられたポリシリコン電極１と、Ｐ型基板９の表面から所定の深さに設けられたＮ型導電性の拡散層７ａ、７ｂとを有する構成である。本実施例の半導体装置は、２つの拡散層７ａ、７ｂのうち一方を入力端子５とし、他方を出力端子６とする信号伝送線路を構成している。一方、２つの拡散層７ａ、７ｂに挟まれた、Ｐ型基板９の表面近傍の部位をチャネル部８とし、ポリシリコン電極１をゲート電極とし、２つの拡散層７ａ、７ｂをソース電極およびドレイン電極とするＮＭＯＳＴｒが構成される。Ｐ型基板９の表面近傍には、チャネル部８および拡散層７ａ、７ｂを除く領域に素子分離部１０が設けられている。Ｐ型基板９はグランドに接続されている。
【００１４】
図１（ａ）に示すように、ポリシリコン電極１の両端にはそれぞれ端子が設けられている。２つの端子のうち、入力端子５に近い側をＶＨ端子３とし、出力端子６に近い側をＶＬ端子４としている。ＶＨ端子３およびＶＬ端子４に印加する電圧は共に正電圧で、ＶＨ端子３の方にＶＬ端子４よりも高い電圧を印加する。
【００１５】
ポリシリコン電極１にはＮ型導電性不純物のリンがドープされている。リンの拡散濃度を通常のＭＯＳＴｒの場合よりも低くしている。ポリシリコン電極１への不純物拡散濃度を調整することで、ポリシリコン電極１の抵抗値を通常よりも高くし、ＶＨ端子３に印加する電圧とＶＬ端子４に印加する電圧とに電位差が生じやすくなるようにしている。
【００１６】
また、図１（ｂ）に示すように、ＶＨ端子３およびＶＬ端子４のそれぞれに外部抵抗を接続してもよい。この場合、外部抵抗を任意に決めることで、ポリシリコン電極１の両端の電位差を所望の値により設定しやすくなる。なお、外部抵抗はＶＨ端子３およびＶＬ端子４のいずれか一方だけであってもよい。
【００１７】
入力端子５から入力される信号は、ポリシリコン電極１に電圧が印加されることで生じるチャネルを伝播して出力端子６から出力される。チャネル部８は、酸化膜２を介してポリシリコン電極１で覆われ、また、空乏層容量を介してＰ型基板９で覆われた線路構造になっている。したがって、チャネル部８の信号伝送線路はポリシリコン電極１と基板９とでシールドされた線路構造になっている。
【００１８】
次に、本実施例の半導体装置の動作を説明する。ポリシリコン電極１のＶＬ端子４に所定の正電圧を印加し、ＶＬ端子４に印加する電圧よりも高い電圧をＶＨ端子３に印加し、ポリシリコン電極１の一方の端から他方の端にかけて一定に変化する電位差を生じさせる。これにより、基板内のチャネル部８にチャネルが発生して信号線路が形成されるとともに、入力端子５から出力端子６にかけて容量値が変化した空乏層が基板内に生成される。空乏層の容量は入力端子５から出力端子６にかけて段々と大きくなっており、それに対応して入力端子５から出力端子６にかけて信号線路のインピーダンスが段々と小さくなる。このようにして、入力端子５から出力端子６にかけて信号線路のインピーダンスを徐々に変化させることができる。
【００１９】
なお、ＶＨ端子３とＶＬ端子４に印加する電圧の大きさを逆にして、入力端子５から出力端子６にかけて信号線路のインピーダンスが徐々に大きくなるようにしてもよい。
【００２０】
続いて、半導体装置の各パラメータについて具体的な設定例を説明する。
【００２１】
チャネル部８のインダクタンスを１００ｎＨ/ｃｍとする。空乏層と酸化膜２の容量について、ＶＬ端子４に印加する電圧の場合を０．０４ｎＦ/ｃｍに設計し、ＶＨ端子３に印加する電圧の場合を０．０１７ｎＦ/ｃｍに設計する。これらの条件により、特性インピーダンスは５０Ωから約７５Ωに変換できる。線路長は波長効果の現れる対象波長の１/４程度であるとすると、対象周波数が１０ＧＨｚの場合、約７ｍｍとなる。空乏層および酸化膜２の比誘電率を４とし波長圧縮効果を考慮すると、線路長は３．５ｍｍとなる。１０ＧＨｚでインピーダンス変換効果を得るためには、この長さ以上の線路長が必要となる。このようにして、本実施例の半導体装置の各パラメータを決定することが可能である。
【００２２】
本発明の半導体装置は、信号線路となるチャネル内でインピーダンスがスムーズに変化し、また、作製後であっても帯域に合わせてインピーダンスの大きさを変えることができる。そのため、インピーダンスの異なる２つの配線の接続部に本発明の半導体装置を用いれば、インピーダンス変換を低損失、広帯域で行うことができる。
【００２３】
また、従来、試作品作製後にインピーダンスを調節する場合や製品作製後にインピーダンスを微調整する場合には、線路のパターンを変更して再試作または再作製する必要があったが、本実施例の半導体装置を用いれば、試作品や製品の作製後、外部から印加する電圧を任意に選択することで、所望のインピーダンス変換を行うことができる。
【００２４】
次に、本実施例の半導体装置の製造方法を説明する。図２は本実施例の半導体装置の製造工程を説明するための断面模式図である。
【００２５】
Ｐ型基板９に素子分離部１０を形成した後、Ｐ型基板９の表面に酸化膜２を形成する（図２（ａ））。続いて、ポリシリコン膜にリンを拡散させたドープトポリシリコン膜５１を酸化膜５１の上に形成する。さらに、ポリシリコン電極１の形状にパターニングしたフォトレジスト５２をドープトポリシリコン膜５１の上に形成する（図２（ｂ））。
【００２６】
その後、フォトレジスト５２の上からドープトポリシリコン膜５１にエッチングを行って、ポリシリコン電極１を形成する。続いて、フォトレジスト５２の上からＮ型導電性不純物のイオン注入を行って、Ｐ型基板９の表面にＮ型導電性不純物を導入する（図２（ｃ））。フォトレジスト５２を除去した後、熱処理を行うことで、図２（ｄ）に示すように拡散層７ａ、７ｂが形成される。
【実施例２】
【００２７】
本実施例ではチャネル部の不純物濃度を変えることで信号線路のインピーダンスを変化させた構成である。本実施例の半導体装置の構成を説明する。図３は本実施例の半導体装置の一構成例を示す断面模式図である。本実施例では、実施例１と異なる構成について詳細に説明する。
【００２８】
図３に示すように、本実施例の半導体装置は、チャネル部８に対して入力端子５側から出力端子６側にかけて、注入ドーズ量を段階的に変えて導電性不純物をドープした構成である。Ｐ型基板９に生成される空乏層の容量が入力端子５から出力端子６にかけて段階的に変化することで、それに伴ってインピーダンスも変化する。
【００２９】
本実施例では、Ｐ型基板９に対してＮ型導電性不純物をチャネル部８にドープしており、注入ドーズ量が多いほどチャネル部８に生成される空乏層の容量が大きくなり、インピーダンスが小さくなる。図３では、注入ドーズ量を３段階に分けた場合を示し、チャネル部８がＮ型導電性不純物の濃度によりチャネル部８ａ、８ｂ、８ｃの３つの部位に分けられている。なお、チャネル部８におけるＮ型濃度の分け方は３段階に限られない。
【００３０】
次に、本実施例の半導体装置の動作を説明する。ポリシリコン電極１にはチャネル部８ａ〜８ｃにチャネルが発生する電圧以上の所定の電圧を印加する。ポリシリコン電極１は、電圧が印加されると大きさが均一な電界を酸化膜２を介してチャネル部８に発生する。チャネル部８のＮ型導電性不純物濃度は、「チャネル部８ａ＜チャネル部８ｂ＜チャネル部８ｃ」の関係になっている。そのため、ポリシリコン電極１に電圧を印加することでＰ型基板９に発生する空乏層の容量値もチャネルの濃度に対応して、入力端子５側よりも出力端子６側ほど大きくなる。その結果、入力端子５からチャネル部８を経由して出力端子６に達する信号線路は、インピーダンスが入力端子５から出力端子６にかけて徐々に小さくなる。
【００３１】
本実施例の半導体装置は、インピーダンスの異なる配線の接続部において、実施例１と同様に、インピーダンス変換を低損失、広帯域で行うことができる。また、ポリシリコン電極１にＶＨ端子およびＶＬ端子を設ける必要がなく、これらの端子にそれぞれ所定の電圧を印加するための回路を設ける必要がない。
【００３２】
次に、本実施例の半導体装置の製造方法を説明する。図４は本実施例の半導体装置の製造工程を説明するための断面模式図である。
【００３３】
Ｐ型基板９に素子分離部１０を形成した後、Ｐ型基板９の表面に酸化膜２を形成する。続いて、図３に示したチャネル部８のうち出力端子６に近い側の部位の酸化膜２を露出させたフォトレジスト５３を酸化膜２の上に形成する。そして、フォトレジスト５３の上からＮ型導電性不純物としてリンのイオン注入を行う（図４（ａ））。
【００３４】
フォトレジスト５３を除去した後、チャネル部８のうち入力端子５に近い側の部位を除いて酸化膜２を露出させたフォトレジスト５４を酸化膜２の上に形成する。フォトレジスト５４の上からリンのイオン注入を行う（図４（ｂ））。続いて、フォトレジスト５４を除去した後、チャネル部８の酸化膜２を露出させたフォトレジスト５５を酸化膜２の上に形成し、フォトレジスト５５の上からリンのイオン注入を行う（図４（ｃ））。
【００３５】
フォトレジスト５５を除去した後、図２で説明した方法と同様にして、ポリシリコン電極１を形成し、拡散層形成のためのＮ型導電性不純物をＰ型基板９の表面に導入する。その後、熱処理を行うことで、図４（ｄ）に示すように、拡散層７ａ、７ｂおよびチャネル部８ａ、８ｂ、８ｃが形成される。
【００３６】
なお、チャネル部８に導入する不純物はリンに限らず、砒素など他のＮ型導電性不純物であってもよい。また、図４（ｃ）の工程でフォトレジスト５５を形成したが、フォトレジスト５５を形成せずに、イオン注入を行ってもよい。図４（ｃ）の工程でイオン注入する導電性不純物が拡散層７ａ、７ｂと同種だからである。この場合、フォトリソ工程が１回省略できるので、製造工程の簡略化が図れる。
【実施例３】
【００３７】
実施例１および実施例２では全線路共通のグランドとなる基板をリターンパスとして利用しているのに対し、本実施例はリターンパスの配線を基板に形成される線路毎に設けた構成である。
【００３８】
本実施例の半導体装置の構成を説明する。図５は本実施例の半導体装置の一構成例を示す平面透視図である。本実施例は図１に示した実施例１の構成をベースにしている。
【００３９】
図５に示すように、コンタクト１３ａを介して入力端子側の配線１２ａが拡散層７ａに接続され、コンタクト１３ｂを介して出力端子側の配線１２ｂが拡散層７ｂに接続されている。ポリシリコン電極１は、一端がコンタクト５６ａを介して配線５７ａに接続され、もう一端がコンタクト５６ｂを介して配線５７ｂに接続されている。配線５７ａがＶＨ端子３に相当し、配線５７ｂがＶＬ端子４に相当する。
【００４０】
グランド配線を信号線路に平行に設けるため、信号線路に相当するチャネル部（不図示）を酸化膜２を介して覆うポリシリコン電極１に平行に、グランド配線となるリターンパス１４が設けられている。
【００４１】
図６は本実施例の半導体装置の断面模式図である。図６（ａ）は図５のＢ−Ｂ’部分に相当する断面図である。ここでは、図５のＢ−Ｂ’部分にはない配線５７ａ、５７ｂも図６（ａ）の断面図に示す。図６（ｂ）は、図６（ａ）のＣ−Ｃ’部分に相当する断面図である。
【００４２】
図６（ａ）および図６（ｂ）に示すように、Ｐ型基板９の上には絶縁膜５８が形成され、配線間には層間絶縁膜１６が形成され、配線の上には保護膜として絶縁膜５９が形成されている。図６（ｃ）は信号伝送方向に対して垂直に配線を切ったときの断面を示す。図６（ｃ）に示すように、酸化膜２およびポリシリコン電極１の積層構造と所定の距離だけ離れた位置にリターンパス１４が設けられている。リターンパス１４は、酸化膜２、絶縁膜５８、層間絶縁膜１６および絶縁膜５９によりポリシリコン電極１およびＰ型基板９など他の導電性層と絶縁性が確保されている。
【００４３】
本実施例では、リターンパス１４とポリシリコン電極１との抵抗値が異なるため、それぞれ別の導電性層で形成しているが、同一層で形成してもよい。同一層で形成する場合、ポリシリコン電極１およびリターンパス１４のそれぞれに対して、導入する導電性不純物の濃度を調整することで任意の抵抗値に設定することが可能である。なお、図６（ａ）および図６（ｂ）では、これらの絶縁膜の境を明確に示していない。
【００４４】
本実施例の半導体装置では、実施例１と同様な効果が得られる他に、リターンパスが線路毎に設けられているため、シグナルインテグリティが向上し、高周波ノイズが低減する。
【００４５】
なお、図５において、配線１２ａ、１２ｂの幅が異なる場合には、線路や拡散層の幅をそれらに合わせて変更し、信号伝送方向に垂直な配線断面をテーパ形状としてもよい。
【００４６】
また、実施例１の構成をＬＳＩの基板内で作製すると、図５に示した構成からリターンパスを除いたものと同様の形態となる。
【００４７】
図６（ａ）に示す断面模式図では、拡散層７ａに相当する入力端子、拡散層７ｂに相当する出力端子、ＶＨ端子３、およびＶＬ端子４のそれぞれを引き出すための配線が図１（ｂ）に示した構造よりも実際の装置に近い構造で示されている。
【００４８】
本実施例の半導体装置は、実施例１で説明した工程の後、従来の成膜技術およびリソグラフィ技術を用いて作製することが可能であるため、ここではその製法についての詳細な説明を省略する。
【実施例４】
【００４９】
実施例１ではＭＯＳＴｒのゲート電極側で空乏層容量を変化させるものであったが、本実施例は、基板側から空乏層容量を変化させるものである。本実施例の半導体装置の構成を説明する。図７は本実施例の半導体装置の一構成例を示す断面模式図である。
【００５０】
図７に示すように、本実施例の半導体装置は、Ｎ型基板２１の表面から所定の深さまでＰ型導電性不純物を拡散したＰウェル２０上に、実施例１で説明したＮＭＯＳＴｒを形成した構成である。ただし、ポリシリコン電極１にＶＨ端子およびＶＬ端子が設けられていない。
【００５１】
また、図１（ａ）に示したのと同様の平面パターンにおいて、チャネル部８から少なくとも拡散層７ａまたは拡散層７ｂの外側まで離れたところでＰウェルが接地されている。実際に作製する上では、上記平面パターンにおいて、チャネル部８および拡散層７ａ、７ｂから離れた、素子分離部１０の任意の位置にＰウェル２０に達するコンタクトを形成し、このコンタクトを接地線に接続すればよい。
【００５２】
また、本実施例では、ポリシリコン電極１にＶＨ端子およびＶＬ端子を接続していない代わりに、Ｎ型基板２１にＶＨ端子３およびＶＬ端子４が接続されている。信号線路となるチャネル部８の外側に生成される空乏層の容量を信号線路に沿って変化させるために、ＶＨ端子３のＮ型基板２１への接続位置は入力端子５となる拡散層７ａに対応する位置にし、ＶＬ端子４のＮ型基板２１への接続位置は出力端子６となる拡散層７ｂに対応する位置にしている。なお、これらの接続位置は拡散層に対応する位置に完全に一致している必要がなく、その拡散層の外側であってもよい。ＶＨ端子３およびＶＬ端子４に電圧を印加した際、信号線路に沿ってＮ型基板２１に電位差が生じればよいからである。
【００５３】
Ｎ型基板２１はＶＨ端子３およびＶＬ端子４に印加する電圧によりその端子間に電位差を生じるようにするため、高抵抗であることが望ましい。これは、実施例１のポリシリコン電極１の場合と同様の理由である。
【００５４】
さらに、図７に示すように、ＶＨ端子３およびＶＬ端子４には実施例１と同様に外部抵抗が設けられている。その効果は実施例１と同様であり、外部抵抗を設けていなくてもよい。
【００５５】
次に、本実施例の半導体装置の動作を説明する。
【００５６】
Ｎ型基板２１のＶＬ端子４に所定の正電圧を印加し、ＶＬ端子４に印加する電圧よりも高い電圧をＶＨ端子３に印加することで、信号線路に対応してＮ型基板２１に一定に変化する電位差を生じさせる。また、チャネル部８にチャネルを発生させるための電圧をポリシリコン電極１に印加する。ポリシリコン電極１は大きさが均一な電界を酸化膜２を介してチャネル部８に発生する。これにより、Ｐウェル２０内のチャネル部８にチャネルが発生して信号線路が形成されるとともに、入力端子５から出力端子６にかけて容量値が変化した空乏層がＰウェル２０内に生成される。空乏層の容量は入力端子５から出力端子６にかけて段々と大きくなっており、それに対応して入力端子５から出力端子６にかけて信号線路のインピーダンスが段々と小さくなる。このようにして、実施例１と同様に、入力端子５から出力端子６にかけて信号線路のインピーダンスを徐々に変化させることができる。
【００５７】
インピーダンス変換線路を独立素子として抵抗素子等のようにコンポーネントと考えると、実施例１におけるポリシリコン電極１の代わりに、Ｐ型基板９の入力端子近くと出力端子近くにそれぞれ異なる電圧を印加することによりインピーダンス変換することが可能である。しかし、図１に示した構成でＰ型基板９に正電圧を印加すると、Ｐ型基板９からＮ型拡散層７への電圧印加が順方向バイアスになり、Ｐ型基板９から拡散層７ａ、７ｂに電流が流れてしまう可能性がある。
【００５８】
そのため、本実施例では、高抵抗のＮ型基板２１上にＰウェル２０を設け、Ｐウェル２０をチャネル部８よりも離れた場所で接地し、Ｎ型基板２１に接続されたＶＨ端子３とＶＬ端子４のそれぞれに電圧を印加することでチャネル下の空乏層容量を変調するようにしている。このようにして、信号線路のインピーダンスを徐々に変化させて、入力側と出力側のインピーダンスを整合し、インピーダンス変換を行うことができる。
【００５９】
本実施例の半導体装置では、実施例１と同様な効果が得られる他に、ＶＨ端子およびＶＬ端子の接続先をポリシリコン電極の代わりに基板にすることで、ポリシリコン電極のパターンの縮小化が図れる。
【００６０】
本実施例の半導体装置は、Ｐ型基板の代わりにＰウェルが形成されたＮ型基板を用いて実施例１で説明した工程を行った後、従来の配線形成技術およびパッケージ組立技術を用いて作製することが可能であるため、その製法についての詳細な説明を省略する。
【００６１】
なお、本発明の半導体装置は、上述した実施例１から実施例４に限らず、これら４つの実施例を複数組み合わせてもよい。実施例１と実施例４を組み合わせることで、空乏層の容量を変化させる制御性が向上する。また、実施例２に実施例１または実施例４を組み合わせることで、実施例２だけの場合よりもインピーダンスの変化率を大きくすることが可能となる。
【００６２】
また、半導体装置のＭＯＳＴｒはＮＭＯＳに限らず、ＰＭＯＳＴｒであってもよい。ＰＭＯＳＴｒの場合、Ｎ型導電性とＰ型導電性とを逆にし、印加する電圧の極性を逆にすればよい。
【図面の簡単な説明】
【００６３】
【図１】実施例１の半導体装置の一構成例を示す模式図である。
【図２】実施例１の半導体装置の製造工程を示す断面模式図である。
【図３】実施例２の半導体装置の一構成例を示す断面模式図である。
【図４】実施例２の半導体装置の製造工程を示す断面模式図である。
【図５】実施例３の半導体装置の一構成例を示す平面透視図である。
【図６】図５に示した半導体装置の断面模式図である。
【図７】実施例４の半導体装置の一構成例を示す断面模式図である。
【図８】マイクロストリップ線路の一構成例を示す図である。
【図９】コプラナー線路の一構成例を示す図である。
【図１０】インピーダンス変換方法を示す図である。
【符号の説明】
【００６４】
１    ポリシリコン電極
３    ＶＨ端子
４    ＶＬ端子
５    入力端子
６    出力端子
７    拡散層
８    チャネル部
【図１】
2008047807.tif 000003
【図２】
2008047807.tif 000004
【図３】
2008047807.tif 000005
【図４】
2008047807.tif 000006
【図５】
2008047807.tif 000007
【図６】
2008047807.tif 000008
【図７】
2008047807.tif 000009
【図８】
2008047807.tif 000010
【図９】
2008047807.tif 000011
【図１０】
2008047807.tif 000012