(57)【要約】【目的】オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供すること。【構成】トップゲート構造を備えるＭＯＳ型半導体装置において、カソード電極２１が、一導電型エミッタ領域５と一導電型領域２とに挟まれる他導電型ベース領域３表面に、該表面を被覆しているゲート酸化膜１２とゲート電極２０と層間絶縁膜１３とを部分的に貫通して設けられる第四開口部１００を介して接触しているＭＯＳ型半導体装置とする【選択図】        図１
2008262998.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域内の表面層に前記一導電型領域に近い側に設けられる一導電型エミッタ領域と前記一導電型領域に遠い側に設けられる他導電型高濃度ボディ領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極と、該ゲート電極を含む表面に層間絶縁膜を介して被覆されるカソード電極を備え、該カソード電極が前記層間絶縁膜に設けられる第三開口部を介して前記一導電型エミッタ領域と他導電型高濃度ボディ領域とに接触するＭＯＳ型半導体装置において、前記カソード電極が、前記一導電型エミッタ領域と前記一導電型領域とに挟まれる前記他導電型ベース領域表面に、該表面を被覆しているゲート酸化膜とゲート電極と層間絶縁膜とを間欠的に貫通して設けられる第四開口部を介して接触していることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記第四開口部内表面に絶縁膜が設けられていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項３】
前記第四開口部が前記一導電型エミッタ領域の長手方向に沿って所定の間隔で一列状に配置されていることを特徴とする請求項1または２記載のＭＯＳ型半導体装置。
【請求項４】
前記一導電型エミッタ領域と前記一導電型領域とに挟まれる前記他導電型ベース領域表面に、前記カソード電極が前記第四開口部を介して接触する位置に対応して他導電型高濃度コンタクト領域が前記一導電型エミッタ領域の長手方向に沿って前記所定の間隔で一列状に配置されていることを特徴とする請求項３記載のＭＯＳ型半導体装置。
【請求項５】
前記一導電型エミッタ領域が、前記所定の間隔で一列状に配置されている他導電型高濃度コンタクト領域の前記所定の間隔に対応する位置に一列状に配置されていることを特徴とする請求項４記載のＭＯＳ型半導体装置。
【請求項６】
前記他導電型高濃度コンタクト領域の前記所定の間隔に対応する位置に一列状に配置される前記一導電型エミッタ領域の各領域が前記他導電型高濃度コンタクト領域の前記所定の間隔よりも広く形成されていることを特徴とする請求項５記載のＭＯＳ型半導体装置。
【請求項７】
前記他導電型高濃度コンタクト領域と前記他導電型ボディ領域が接触し一体化されていることを特徴とする請求項６に記載のＭＯＳ型半導体装置。
【請求項８】
前記他導電型高濃度コンタクト領域と前記他導電型ボディ領域とを同時に形成する工程を有することを特徴とする請求項２乃至７のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項９】
前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成した後、前記ゲート絶縁膜とゲート電極を形成する工程を設けることを特徴とする請求項１乃至８のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項１０】
前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後の熱処理温度を１１００℃で３０分以下とする工程を設けることを特徴とする請求項１乃至９のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項１１】
前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後の熱処理温度が１０００℃/３０分以下であることを特徴とする請求項１０記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置およびその製造方法に関し、特にはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本発明にかかるＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
【０００３】
以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
【０００４】
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００５】
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
【０００６】
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので図面を参照して詳細に説明する。
【０００７】
図７（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２を並列ストライプ状の平面パターンとなるように選択的にドライエッチングして、初期酸化膜１０２の並列ストライプ間が２０μｍ幅の第一開口部１０３を形成する（図７（ｂ））。並列ストライプ状平面パターンからなる初期酸化膜１０２自体の基板面方向の幅は３μｍ程度が好ましい。続いて、図７（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を厚さ０．１μｍの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜１０４の中央にストライプ状初期酸化膜１０２に平行で幅１μｍの第二開口部１０５を形成する。初期酸化膜１０２の突出量（膜厚）は前述のように０．７μｍであるが、さらに基板酸化膜１０４の厚さ０．１μｍが加わるので、初期酸化膜１０２の突出量（膜厚）は合わせて０．８μｍとなる。
【０００８】
その後、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の突出高さ（膜厚）を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる（図７（ｃ））。次に、初期酸化膜１０２をストッパー酸化膜として図８（ｄ）に示すようにｎ型エピタキシャルシリコン層１０６表面が初期酸化膜１０２の表面と高さの等しい平坦な断面形状になるまで研磨を行う。研磨後のｎ型エピタキシャルシリコン層１０６の厚さは約０．７μｍ程度になる。
【０００９】
次に、図８（ｅ）のようにエピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を８０ｎｍの厚さで全面に形成する。次にゲート電極となるポリシリコン層を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層の一部を除去して所定の形状のポリシリコンゲート電極１０８を形成する。
【００１０】
続いて、図８（ｆ）に示すように、このポリシリコンゲート電極１０８をマスクにしてボロンイオン注入と熱処理を行い、ｐ型ベース領域（チャネル領域）１０９を形成する。さらに、図９（ｇ）に示すように、砒素とボロンの選択的イオン注入を所定のパターンでフォトレジストをマスクに続けて行い、１０００℃程度の熱処理を行ってｐ＋型ボディ領域１１２とｎ＋＋型エミッタ領域１１３をそれぞれ形成する（図９（ｇ））。
【００１１】
この際、ｐ＋型ボディ領域１１２とｎ＋＋型エミッタ領域１１３の形成工程では、ボディ領域１１２がゲート酸化膜１０７の直下の、チャネルが形成されるｐ型ベース領域（チャネル領域）１０９にかかると、チャネル形成に悪影響を及ぼしてゲートしきい値電圧が上昇してデバイスがオンしないなどの問題が発生するので、ｎ＋＋型エミッタ領域１１３下のボディ領域１１２を所定の幅だけ、チャネルが形成されるｐ型ベース領域（チャネル領域）１０９から遠ざける方向に後退させることが必要である。
【００１２】
しかし、このようなボディ領域１１２の配置は、ｎ＋＋型エミッタ領域１１３／ｐ型ベース領域（チャネル領域）１０９／ｎ型領域１０６からなるｎｐｎトランジスタの電流増幅率を大きくし、小さい電流によって意図しないラッチアップを引き起こすというラッチアップ耐量低下の原因となる。
このようにして元のｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型領域１０６とｐ型ベース領域１０９とｐ＋型ボディ領域１１２とｎ＋＋型エミッタ領域１１３が形成された厚さ約０．７μｍのエピタキシャルシリコン層を、この明細書ではカソード層（あるいはシリコン結晶層）と称する。
【００１３】
その後、厚さ約１μｍのＰＳＧ（フォスフォシリケートガラス）膜を全面に形成して層間絶縁膜１１４とする。続いて、この層間絶縁膜１１４にｎ＋＋型エミッタ領域１１３とカソード電極（エミッタ電極）１１５とのコンタクトのためのコンタクト開口部１１６を形成し（図９（ｈ））、アルミニウム電極（カソード電極）１１５を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するＩＧＢＴの半導体装置が完成する。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】米国特許出願公開第二００６／００７６５８３号明細書
【特許文献４】特開２００７−４３０２８号公報
【特許文献５】特開２００６−２３７５５３号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ（ＴＩＧＢＴ）（Ａ  ｕｎｉｆｉｅｄ  ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌｆｏｒ  ｔｈｅ  ｃａｒｒｉｅｒ  ｄｙｎａｍｉｃｓ  ｉｎ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前述のような観点で考え出された前記特許文献３、４、５に記載される、表面カソード側のキャリアの高注入構造を特徴とする、図７〜図９でその製造方法を示すトップゲート構造を有するＩＧＢＴなどのＭＯＳ型半導体装置においては、オン電圧とターンオフ損失とのトレードオフ問題を改善することはできるが、ホール電流が薄膜カソード層内の非常に狭い抵抗の大きい領域に流れるため、電圧降下が大きくなり、ｎ＋＋型エミッタ領域からの電子の注入を招き易くなり寄生トランジスタ、寄生サイリスタが意図しない状態でラッチアップする。すなわち、ラッチアップ耐量が充分に確保できないという問題がある。このトップゲート構造を有するＩＧＢＴでは、薄膜（たとえば、厚さ約０．７μｍ）のカソード層（シリコン結晶層）を厚くすれば、この問題は改善されるが、その場合、オン電圧の上昇、耐圧の低下など、別の問題が付随するので、この観点からカソード層を厚くすることは避けたい。
【００１５】
本発明は、以上説明した問題点に鑑みてなされたものであり、本発明の目的は、オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
前記本発明の目的を達成するために、特許請求の範囲の請求項1記載の発明によれば、
一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域内の表面層に前記一導電型領域に近い側に設けられる一導電型エミッタ領域と前記一導電型領域に遠い側に設けられる他導電型高濃度ボディ領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極と、該ゲート電極を含む表面に層間絶縁膜を介して被覆されるカソード電極を備え、該カソード電極が前記層間絶縁膜に設けられる第三開口部を介して前記一導電型エミッタ領域と他導電型高濃度ボディ領域とに接触するＭＯＳ型半導体装置において、前記カソード電極が、前記一導電型エミッタ領域と前記一導電型領域とに挟まれる前記他導電型ベース領域表面に、該表面を被覆しているゲート酸化膜とゲート電極と層間絶縁膜とを部分的に貫通して設けられる第四開口部を介して接触しているＭＯＳ型半導体装置とする。
【００１７】
特許請求の範囲の請求項２記載の発明によれば、前記第四開口部内表面に絶縁膜が設けられている特許請求の範囲の請求項１記載のＭＯＳ型半導体装置とすることが好適である。
特許請求の範囲の請求項３記載の発明によれば、前記四開口部が前記一導電型エミッタ領域の長手方向に沿って所定の間隔で一列状に配置されている特許請求の範囲の請求項1または２記載のＭＯＳ型半導体装置とすることが好ましい。
【００１８】
特許請求の範囲の請求項４記載の発明によれば、前記一導電型エミッタ領域と前記一導電型領域とに挟まれる前記他導電型ベース領域表面に、前記カソード電極が前記第四開口部を介して接触する位置に対応して他導電型高濃度コンタクト領域が前記一導電型エミッタ領域の長手方向に沿って前記所定の間隔で一列状に配置されている特許請求の範囲の請求項３記載のＭＯＳ型半導体装置とすると好適である。
【００１９】
特許請求の範囲の請求項５記載の発明によれば、前記一導電型エミッタ領域が、前記所定の間隔で一列状に配置されている他導電型高濃度コンタクト領域の前記所定の間隔に対応する位置に一列状に配置されている特許請求の範囲の請求項４記載のＭＯＳ型半導体装置とすると良い。
特許請求の範囲の請求項６記載の発明によれば、前記他導電型高濃度コンタクト領域の前記所定の間隔に対応する位置に一列状に配置される前記一導電型エミッタ領域の各領域が前記他導電型高濃度コンタクト領域の前記所定の間隔よりも広く形成されている特許請求の範囲の請求項５記載のＭＯＳ型半導体装置とすることが好ましい。
【００２０】
特許請求の範囲の請求項７記載の発明によれば、前記他導電型高濃度コンタクト領域と前記他導電型ボディ領域が接触し一体化されている特許請求の範囲の請求項６に記載のＭＯＳ型半導体装置とすることが望ましい。
特許請求の範囲の請求項８記載の発明によれば、前記他導電型高濃度コンタクト領域と前記他導電型ボディ領域とを同時に形成する工程を有する特許請求の範囲の請求項２乃至７のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることがいっそう好適である。
【００２１】
特許請求の範囲の請求項９記載の発明によれば、前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成した後、前記ゲート絶縁膜とゲート電極を形成する工程を設ける特許請求の範囲の請求項１乃至８のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることがより望ましい。
特許請求の範囲の請求項１０記載の発明によれば、前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後の熱処理温度を１１００℃で３０分以下とする工程を設ける特許請求の範囲の請求項１乃至９のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とするとさらに好適である。
【００２２】
特許請求の範囲の請求項１１記載の発明によれば、前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後の熱処理温度が１０００℃/３０分以下である特許請求の範囲の請求項１０記載のＭＯＳ型半導体装置の製造方法とすることがよい。
【発明の効果】
【００２３】
本発明によれば、オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明にかかるＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図３は、それぞれ、本発明にかかる本発明にかかる実施例１〜３の半導体基板の断面図と上面図である。図４は参考例４の半導体基板の断面図（ａ）と上面図（ｂ）である。図５は本発明の実施例１、２と従来のトップゲート構造と従来のプレーナ型の各ＩＧＢＴの電圧電流曲線比較図である。図６は本発明の実施例３と従来のトップゲート構造と従来のプレーナ型の各ＩＧＢＴの電圧電流曲線比較図である。
【実施例１】
【００２５】
本発明のＭＯＳ型半導体装置にかかる実施例１について図１を参照して説明する。図１の半導体基板の断面図（ａ）および平面図（ｂ）に示す製造ステップに至るまでの、パターン以外の製造工程は、前記背景技術の項で説明した図７（ａ）〜図９（ｇ）に示す従来のトップゲート構造を有するＩＧＢＴの製造工程に準じるので、その製造方法の詳細な説明は避けて簡略とする。ただし、符号については、前記図７（ａ）〜図９（ｇ）の１０１を１、１０２を１１、１０４を１０、１０５を７、１０６を２、１０７を１２、１０８を２０、１０９を３、１１２を４、１１３を５、１１４を１３、１１５を２１に読み替えるものとする。
【００２６】
半導体基板１の全面に設けられた初期酸化膜１１にストライプ状の第一開口部を幅２０μｍで形成し、第一開口部形成時の初期酸化膜残し幅を４μｍとする。第二開口部７は第一開口部の中央に形成され、その幅は２．０μｍとする。また、第一開口部形成時の初期酸化膜残し部分（ストッパー酸化膜）１１もストライプ状に形成されている。第一開口部は酸化膜ストッパー部１１に挟まれた間であり、前記図７（ｂ）の１０３に対応する。
【００２７】
半導体結晶層２を含む半導体基板１（図１（ａ））にゲート酸化膜１２を８０ｎｍ成長させ、その後、ポリシリコン層を０．５μｍ程度の厚さに堆積させる。このポリシリコン層に高濃度のリンを導入して抵抗を十分小さなものとし、フォトリソグラフィのエッチング工程によって、所定の領域のポリシリコン層およびゲート酸化膜を除去してポリシリコンゲート電極２０とゲート酸化膜１２とする。５０ｎｍの厚さのスクリーニング酸化膜（図示せず）を成長させた後、ポリシリコンゲート電極２０をマスクとして、ボロンのイオン注入および熱処理を行い、ｐ型ベース領域（チャネル領域）３を形成する。フォトリソグラフィのエッチング工程によって、ポリシリコゲート電極２０に開口部を穿ち、フォトレジスト塗布およびフォトリソグラフィ工程によって所定のパターンを形成し、前記ゲート電極２０の前記開口部を含むイオン注入パターンからｐ型ベース領域（チャネル領域）３表面に選択的にボロンのイオン注入を加速電圧１００ｋｅＶで、ドーズ量を３×１０１５ｃｍ−２程度で行い、１１００℃程度の熱処理によって、ｐ＋型ボディ領域４と所定のピッチ間隔で配置されるｐ＋型コンタクト領域６とを形成する。なお、ポリシリコンゲート電極２０への開口部の形成は、最初のポリシリコン層からゲート電極２０を形成するためのフォトリソグラフィのエッチングの際に行っても同様の構造にすることが可能で、後述する同様の効果を得ることが可能である。
【００２８】
再度フォトレジスト塗布およびフォトリソグラフ工程によってｐ型ベース領域（チャネル領域）３表面に選択的な砒素イオン注入を１２０ｋｅＶの加速電圧、ドーズ量として５×１０１５ｃｍ−２程度で行い１０００℃程度の熱処理によって砒素の熱処理を行い、ｎ＋＋型エミッタ領域５を形成する。この時、ｎ＋＋型エミッタ領域５の平面寸法について、初期酸化膜１１の長手方向に沿った辺の長さをＳ２ｐとし、ｐ＋型コンタクト領域６の平面寸法について、初期酸化膜１１の長手方向に沿った辺の長さをＷ２ｐ、ｐ＋型コンタクト領域６の間隔をＷＥとした場合、Ｓ２ｐ≧ＷＥとするように形成する。さらに、詳細に説明すると、ゲート酸化膜１２直下のｐ型ベース領域（チャネル領域）３の表面にｎ＋＋型エミッタ領域５を所定のピッチ（たとえば５μｍピッチ）の間隔を有する選択的な領域として形成し、かつ前記ｐ＋型ボディ領域４に接触するように配置すると共に、同じｐ型ベース領域（チャネル領域）３表面で前記ｎ＋＋型エミッタ領域５より前記第二開口部７側に近いところに一列状に配置されるｐ＋型コンタクト領域６の隣接する間隔の間に対応するように前記ｎ＋＋型エミッタ領域５を配置し、さらにこのｎ＋＋型エミッタ領域５の初期酸化膜１１の長手方向に沿った辺の長さＳ２ｐをｐ＋型コンタクト領域６の間隔ＷＥより広く、すなわち、前述のようにＳ２ｐ≧ＷＥとなるように形成することが好ましい。次に層間絶縁膜１３としてＰＳＧ（フォトシリケートガラス）膜を被覆した後、層間絶縁膜１３に、カソード電極２１とのコンタクトのために、ｎ＋＋型エミッタ領域５とｐ＋型ボディ領域４との表面に跨る第三開口部と、ポリシリコンゲート電極２０に穿たれている開口部に開口パターンを合わせることによりｐ＋型コンタクト領域６に接触できるようにした第四開口部１００を形成する。この実施例１の構成のＩＧＢＴにより得られる効果については、実施例２と共に後述する。
【実施例２】
【００２９】
本発明のＭＯＳ型半導体装置にかかる実施例２について図２（ａ）、（ｂ）を参照して説明する。実施例１に記載のＩＧＢＴとの構成の相違点は、実施例２では図２にも示すようにｎ型半導体結晶層２のままのｎ型領域２とｎ＋＋型エミッタ領域５とに挟まれたｐ型ベース領域３の表面にｐ＋型コンタクト領域６が形成されていない点、およびｎ＋＋型エミッタ領域５が図１のように間欠的な列状に形成されず、連続的な帯状に形成される構成とした点である。製造方法については、前記構成の相違に伴うパターンの相違を除いてほぼ同じである。
【００３０】
図５に、実施例１、２にかかる定格電圧１２００Ｖ、定格電流密度１００Ａ／ｃｍ２のトップゲート型ＩＧＢＴ（図１、２に示すＩＧＢＴ。ただし、Ｗ２ｐとＷＥとを共に４μｍとした。）に、ゲート電圧１５Ｖ、接合温度１２５℃で、アノード−カソード間に電圧（Ａｎｏｄｅ  Ｖｏｌｔａｇｅ）を印加した時のアノード電流密度（Ａｎｏｄｅ  Ｃｕｒｒｅｎｔ  Ｄｅｎｓｉｔｙ）となる電圧電流曲線を示した。なお、比較として従来のプレーナ型ＩＧＢＴおよび従来トップゲート型ＩＧＢＴの電圧電流曲線を同時に示した。加えて、参考例として、図４に示すように、ｐ＋型コンタクト領域６とｎ型エミッタ領域５の相互位置関係が電流経路に沿って一列状に並んでいる構成とした場合の電圧電流曲線をも同時に示した。
【００３１】
図５によれば、従来のトップゲート型ＩＧＢＴのアノード電圧が百数十Ｖ程度から、アノード電流密度が増加し、ラッチアップしていることが示されているのに対して、実施例１、２では、従来のプレーナ型ＩＧＢＴと同程度で、約１２００Ｖ以上までラッチアップしていないことが分かる。即ち、ラッチアップ耐量が従来のトップゲート型ＩＧＢＴより向上している。
【００３２】
この理由は、ｐ型ベース領域３内であって、ｎ＋＋型エミッタ領域５と半導体結晶膜２／半導体基板１の接合面（第二開口部７）との間に、通常のカソード電極２１との接触領域とは別に、新たなバイパスとなる接触領域１００を設け、このカソード電極２１に対して流れる電流をバイパスするように導電接続することで、ｎ＋＋型エミッタ領域５／ｐ型ベース領域３／ｎ型半導体結晶層２からなるｎｐｎトランジスタのベース電流のバイパスとして機能させた結果、ｎｐｎトランジスタの電流増幅率が低下しラッチアップが抑えられるためと考えられる。
【００３３】
このような構成とすることで、半導体結晶膜（カソード膜）が極めて薄く、ｎ＋＋型エミッタ領域５が基板酸化膜１０に接してしまうような場合においても、高いラッチアップ耐量を確保することが可能になる。一方、オン電圧については、実施例１のＩＧＢＴでは、約１．２Ｖ、実施例２のＩＧＢＴでは１．１５Ｖのように若干小さい相違があるものの、好ましい値が得られる。この理由は、実施例１、２のＩＧＢＴともチャネル幅がほとんど同じためと考えられる。
【００３４】
また一方、前述の図４に示す参考例のＩＧＢＴ構成の場合、図５に示すように、高いラッチアップ耐量を確保することが可能であるが、オン電圧が１０Ｖ程度と非常に高い値を示し、好ましくない。この理由は、カソード電極に対してバイパスの役割を果す本発明にかかる新たなカソード電極への接続構造（バイパス電極とする）を有するので、ラッチアップ耐量は向上するが、ｐ＋型コンタクト領域６がエミッタ領域５からの電子電流の流れを遮るような位置に設けられているため、電子電流が前記バイパス電極（あるいはｐ＋型コンタクト領域６）を迂回するように流れる結果、抵抗が大きくなりオン電圧が大きくなるためと考えられる。
【００３５】
このようなｐ＋型コンタクト領域６の配置を回避するためにも、さらに、フォトパターンの重ね合わせズレなどのプロセス変動要因を加味して、実施例１のようにｎ＋＋型エミッタ領域５を、ｐ＋型コンタクト領域６同士の間隔の幅より広くなるように形成することが望ましいのである。
【実施例３】
【００３６】
本発明にかかる実施例３について、図３（ａ）、（ｂ）を参照して説明する。図３の半導体基板の断面図（ａ）および平面図（ｂ）に示す製造ステップに至るまでの、パターン以外の製造工程は、前記背景技術に記載の図７（ａ）〜図９（ｇ）に示す従来のトップゲート構造を有するＩＧＢＴの製造工程に準じるので、その製造方法の詳細な説明は避けて簡略とする。ただし、符号については、実施例２と同様に読み替える。
【００３７】
半導体結晶層２を含む半導体基板１にスクリーニング酸化膜（図示せず）を５０ｎｍ成長させ、その後、フォトレジストをマスクとしてボロンのイオン注入を例えば加速電圧１５０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２の条件で行い、フォトレジストを除去した後に１１００℃で１０分程度の熱処理を行うことでｐ型ベース領域３を形成する。再びフォトレジストをマスクとしてボロンイオン注入を加速電圧１５０ｋｅＶ、ドーズ量、３×１０１５ｃｍ−２の条件で行い、フォトレジストを除去し、再々度フォトレジストをマスクとしてｐ型ベース領域３内に選択的に砒素イオン注入を加速電圧１２０ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２の条件で行い、フォトレジストを除去した後に、１０００℃で３０分の熱処理によって砒素およびボロンの熱処理を行い、エミッタ領域５およびボディ領域４およびｐ＋型コンタクト領域６を形成する。
【００３８】
この時、ボディ領域４と前記ｐ型ベース領域３に跨るように形成されるエミッタ領域５をボディ領域４の長手方向に沿って間欠的に一列状に形成する。さらにｐ型ベース領域（チャネル領域）３表面で前記エミッタ領域５よりも前記第二開口部７側にボディ領域４の長手方向に沿って間欠的に一列状に配置されるｐ＋型コンタクト領域６をボディ領域４と接続させて一体化するパターンとする。また、エミッタ領域５とｐ＋型コンタクト領域６とは図１と同様に相互に一方の各領域の間に他方の各領域が配置されるパターンにされるが、実施例３ではボディ領域４とｐ＋型コンタクト領域６とが接続され一体化されるパターンであることが図１と異なる。
【００３９】
その後、基板表面上にゲート酸化膜とポリシリコン層を形成後、フォトリソグラフィのエッチング工程によって、前述のｎ＋＋型エミッタ領域５、ｐ型ベース領域３、ｐ型ボディ領域４、ｐ＋型コンタクト領域６、ｎ型半導体結晶層２のパターンに合わせて、ｐ＋型コンタクト領域６の位置に対応する開口部の形成とＭＯＳ構造を形成するようにゲート酸化膜１２とポリシリコンゲート電極２１を形成する。その後、層間絶縁膜１３となるフォスフォシリケートガラスの堆積とフォトリソグラフィのエッチング工程によるカソード電極２１との接触用の第三開口部とバイパス電極との接触用の第四開口部１００の形成およびカソード電極２１となるＡｌ−Ｓｉの堆積とフォトリソグラフィのエッチング工程を行う。
【００４０】
図６に、実施例３にかかる定格電圧１２００Ｖ、定格電流密度１００Ａ／ｃｍ２のトップゲート型ＩＧＢＴ（図３に示すＩＧＢＴ。ただし、Ｗ２ｐとＷＥとを共に４μｍとした。）に、ゲート電圧１５Ｖ、１２５℃において、アノード−カソード間に電圧（Ａｎｏｄｅ  Ｖｏｌｔａｇｅ）を印加した時のアノード電流密度（Ａｎｏｄｅ  Ｃｕｒｒｅｎｔ  Ｄｅｎｓｉｔｙ）となる電圧電流曲線を示した。比較として従来プレーナ型ＩＧＢＴと従来のトップゲート構造のＩＧＢＴを同時に示した。図６に示されるように、実施例３においても従来のプレーナ型ＩＧＢＴと同程度に、約１２００Ｖ以上までラッチアップせず、従来のトップゲート構造のＩＧＢＴよりもラッチアップ耐量が向上していることが分かる。その理由は実施例１、２と同様である。オン電圧については、実施例３のＩＧＢＴでは、実施例１と同じ１．２Ｖと良好であった。この場合もチャネル幅が実施例１、２と実質的に同じであるため、同様のオン電圧値になったものと考えられる。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかる実施例１の半導体基板の断面図（ａ）と上面図（ｂ）である。
【図２】本発明にかかる実施例２の半導体基板の断面図（ａ）と上面図（ｂ）である。
【図３】本発明にかかる実施例３の半導体基板の断面図（ａ）と上面図（ｂ）である。
【図４】参考例４の半導体基板の断面図（ａ）と上面図（ｂ）である。
【図５】本発明の実施例１、２と従来のトップゲート構造と従来のプレーナ型の各ＩＧＢＴの電圧電流曲線比較図である。
【図６】本発明の実施例３と従来のトップゲート構造と従来のプレーナ型の各ＩＧＢＴの電圧電流曲線比較図である。
【図７】従来のトップゲート型ＩＧＢＴのデバイスの製造方法を工程順に示す半導体基板の断面図（その１）である。
【図８】従来のトップゲート型ＩＧＢＴのデバイスの製造方法を工程順に示す半導体基板の断面図（その２）である。
【図９】従来のトップゲート型ＩＧＢＴのデバイスの製造方法を工程順に示す半導体基板の断面図（その３）である。
【符号の説明】
【００４２】
１  半導体基板
２  半導体結晶膜、カソード膜、ｎ型領域
３  ｐ型ベース領域、ｐ型チャネル領域
４  ｐ＋型ボディ領域
５  ｎ＋＋型エミッタ領域
６  ｐ＋型コンタクト領域
７  第二開口部
１０  基板酸化膜
１１  ストッパー酸化膜
１２  ゲート酸化膜
１３  フォスフォシリケートガラス
２０  ゲート電極、ポリシリコンゲート電極
２１  カソード電極
１００  第四開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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