(57)【要約】【課題】製造プロセスの微細化と、しきい電圧の低下により、通常オフ状態となっているＭＯＳトランジスタにリーク電流が発生する。また、製造プロセスによっては、ＮチャンネルＭＯＳトランジスタとＰチャンネルトランジスタとのリーク電流が等しいとは限らない場合があり、発振回路のような回路構成によっては、動作に問題を引き起こす可能性が高い。【解決手段】本発明にかかる半導体装置は、制御電圧により駆動力が変化する第１のトランジスタを有する保護回路と、前記保護回路と同一の回路構成を有するモニター回路と、前記モニター回路が出力する電圧と、基準電圧との比較結果に基づいて前記制御電圧を生成する制御電圧生成回路とを有する。【選択図】図１
2008236119.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧により駆動力が変化する第１のトランジスタを有する保護回路と、
前記保護回路と同一の回路構成を有するモニター回路と、
前記モニター回路が出力する電圧と、基準電圧との比較結果に基づいて前記制御電圧を生成する制御電圧生成回路と、
を有する半導体装置。
【請求項２】
前記保護回路は、前記第１のトランジスタと異なる導電型である第２のトランジスタを有し、
前記第１のトランジスタによって、前記第２のトランジスタのリーク電流を補償することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護回路は、前記第１のトランジスタと並列に接続された、前記第１のトランジスタと同じ導電型の第３のトランジスタをさらに有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅の１０分の１以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基準電圧は、高電位側電源電圧と低電位側電源電圧の中間の電位であることを特徴とする請求項１乃至請求項４のいずれか一に記載の半導体装置。
【請求項６】
トランジスタと、
制御電圧に応じて、前記トランジスタのリーク電流の通過パスを形成する調整回路と、
を有する保護回路と、
前記保護回路と同一の回路構成を有するモニター回路と、
前記モニター回路が出力する電圧と基準電圧の比較結果に基づいて制御電圧を生成する制御電圧生成回路と、
を有する半導体装置。
【請求項７】
前記調整回路は、前記トランジスタのゲート幅の１０分の１以下であるゲート幅を有する第４のトランジスタであることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。特に発振回路の自己バイアス回路などＥＳＤ保護回路で発生するリーク電流の影響を受ける回路を含む半導体装置に関する。
【背景技術】
【０００２】
通常、電子機器等に用いられる発振回路は、半導体基板上に形成され、この半導体基板と別の箇所に設けられた水晶振動子と入出力端子を介して接続されている。ここで、入出力端子を介して外部から侵入するサージ電圧から、発振回路の主要回路部分を保護する必要がある。このため、静電放電（ＥＳＤ：Electrostatic Discharge）から主要回路部分を保護するため、入出力端子側に静電保護回路が設けられている。
【０００３】
図６に従来例の発振回路の例を示す。従来例の発振回路１０は、半導体集積回路チップに設けられた入力端子１及び出力端子２と、静電保護回路（以下ＥＳＤ保護回路という）３、高インピーダンスの入力端を有するＣＭＯＳインバータ４及び帰還抵抗Ｒ１と、ＥＳＤ保護回路５と、水晶振動子７と、コンデンサＣ１と、コンデンサＣ２と、を備える。
【０００４】
また、ＥＳＤ保護回路３は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がＣＭＯＳインバータ４の入力端に接続されるＰチャンネルＭＯＳトランジスタＰ１と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がＣＭＯＳインバータ４の入力端に接続されるＮチャネルＭＯＳトランジスタＮ１とを備える。同様に、ＥＳＤ保護回路５は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がＣＭＯＳインバータ４の出力端に接続されるＰチャネルＭＯＳトランジスタＰ２と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がＣＭＯＳインバータ４の出力端に接続されるＮチャネルＭＯＳトランジスタＮ２とを備える。
【０００５】
ここで、半導体集積回路チップ外部の水晶振動子７が入力端子１と出力端子２との間に接続される。また、コンデンサＣ１が入力端子１と低電位側電源ＶＳＳとの間に接続され、コンデンサＣ２が出力端子２と低電位側電源ＶＳＳとの間に接続される。また、ＣＭＯＳインバータ４の入力端が入力端子１に接続され、ＣＭＯＳインバータ４の出力端が出力端子２に接続される。また、帰還抵抗Ｒ１がＣＭＯＳインバータ４の入力端と出力端との間に接続される。また、ＥＳＤ保護回路５がＣＭＯＳインバータ４の入力端に接続され、ＥＳＤ保護回路５がＣＭＯＳインバータ４の出力端に接続される。
【０００６】
上記のような構成により、ＣＭＯＳインバータ４の出力端から得られる発振信号が、クロック信号として内部回路（図示なし）に与えられるようになっている。
【特許文献１】特開２００３−１３３８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、ＣＭＯＳインバータ４に帰還抵抗Ｒ１が接続されることによりＣＭＯＳインバータ４がインバータアンプとして機能する。図７は、インバータアンプの入出力特性図である。ＣＭＯＳインバータ４の入力端の動作点バイアス電圧は、帰還抵抗Ｒ１による自己バイアスにより、インバータアンプとしての利得（出力電圧変化量／入力電圧変化量）が最大となるＣＭＯＳインバータ４の閾値電圧のポイント（Ａ点）に安定し、インバータアンプの利得とコンデンサＣ１及びコンデンサＣ２による位相調整とによって水晶振動子７の共振周波数で発振を開始する。
【０００８】
しかしここで、製造プロセスの微細化に伴って電源電圧が低下すると、ＭＯＳトランジスタの閾値電圧も低下する。それにより、通常オフ状態となっているＭＯＳトランジスタのソースドレイン路にリーク電流が発生する。さらに、周囲温度が上昇した場合、リーク電流は温度上昇に対し指数関数的に増加する。また、製造プロセスによっては、ＮチャンネルＭＯＳトランジスタとＰチャンネルトランジスタとのリーク電流が等しいとは限らない場合がある。この場合、前述した発振回路のような回路構成によっては、回路動作に問題を引き起こす可能性が高い。例えば図６のＥＳＤ保護回路３において、ＰチャンネルトランジスタＰ１のリーク電流がＮチャンネルＭＯＳトランジスタＮ１のリーク電流よりも大きい（例えば、２倍以上）場合、ＰチャンネルトランジスタＰ１のリーク電流は、ＣＭＯＳインバータ４の入力インピーダンスが非常に高いため、帰還抵抗Ｒ１側に流れ込んでしまう。よって、帰還抵抗Ｒ１の両端に発生する電圧降下分によってＣＭＯＳインバータ４の入力端の動作点バイアス電圧がずれてしまい、発振回路から出力される波形のデューティ比が悪化してしまう。さらに、リーク電流は温度上昇に対し指数関数的に増加するため、高温時にはインバータアンプとしてのダイナミックレンジの端部のポイント（図７のＢ点）まで変動してしまい、利得が１以下となって発振停止となる。
【課題を解決するための手段】
【０００９】
制御電圧により駆動力が変化するトランジスタを有する保護回路と、前記保護回路と同一の回路構成を有するモニター回路と、前記モニター回路が出力する電圧と、基準電圧との比較結果に基づいて前記制御電圧を生成する制御電圧生成回路とを有するものである。
【００１０】
本発明にかかる半導体装置によれば、保護回路を構成するトランジスタから発生したリーク電流は、制御電圧生成回路が生成する制御電圧より駆動力が変化するトランジスタに流れ込むため、半導体装置を構成する電子回路の動作に悪影響を与えない。
【発明の効果】
【００１１】
本発明によれば、保護回路で発生するリーク電流の影響を抑制可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
＜発明の実施の形態１＞
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を半導体装置の発振回路に適用したものである。
【００１３】
図１に本実施の形態にかかる半導体装置の発振回路の構成の一例を示す。ここで、本実施の形態では、ＥＳＤ保護回路内のＰチャンネルＭＯＳトランジスタにおいて、ＮチャンネルＭＯＳトランジスタの２倍以上のリーク電流が発生する場合を想定している。
【００１４】
発振回路１００は、半導体集積回路チップに設けられた入力端子１０１及び出力端子１０２と、静電保護回路（以下ＥＳＤ保護回路という）１０３、高インピーダンスの入力端を有するＣＭＯＳインバータ１０４及び帰還抵抗Ｒ１０１と、ＥＳＤ保護回路１０５と、制御電圧生成回路１０６と、水晶振動子１１０と、コンデンサＣ１０１と、コンデンサＣ１０２とを有している。ここで、入力端子１０１と出力端子１０２とＥＳＤ保護回路１０３とＣＭＯＳインバータ１０４と帰還抵抗Ｒ１０１とＥＳＤ保護回路１０５と制御電圧生成回路１０６は半導体集積回路チップ上にあり、水晶振動子１１０とコンデンサＣ１０１とコンデンサ１０２は半導体集積回路チップ外にある。
【００１５】
ＥＳＤ保護回路１０３は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がＣＭＯＳインバータ１０４の入力端（ノードＤ）に接続されるＰチャンネルＭＯＳトランジスタＰ１０１と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がＣＭＯＳインバータ１０４の入力端（ノードＤ）に接続されるＮチャネルＭＯＳトランジスタＮ１０１と、ゲート端が制御電圧生成回路１０６からの出力（ノードＣ）に接続されソース端が低電位側電源ＶＳＳに接続されドレイン端がＣＭＯＳインバータ１０４の入力端（ノードＤ）に接続されるＮチャネルＭＯＳトランジスタＮ１０２から構成される。またここで、ＮチャネルＭＯＳトランジスタＮ１０２のトランジスタのゲート幅は、ＰチャンネルＭＯＳトランジスタＰ１０１とＮチャネルＭＯＳトランジスタＮ１０１のゲート幅の１０分の１以下で構成される。ＮチャネルＭＯＳトランジスタＮ１０２は、ＰチャンネルＭＯＳトランジスタＰ１０１で発生したリーク電流をＮチャネルＭＯＳトランジスタＮ１０１と共に低電位側電源ＶＳＳに流すよう調整する調整回路として機能する。
【００１６】
ＥＳＤ保護回路１０５は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がＣＭＯＳインバータ１０４の出力端に接続されるＰチャネルＭＯＳトランジスタＰ１０３と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がＣＭＯＳインバータ１０４の出力端に接続されるＮチャネルＭＯＳトランジスタＮ１０５から構成される。
【００１７】
制御電圧生成回路１０６は、基準電圧生成回路１０７と、オペアンプ１０９と、モニター回路１０８を有している。
【００１８】
ここで、基準電圧生成回路１０７は、高電位側電源ＶＤＤと低電位側電源ＶＳＳ間に直列に接続される抵抗Ｒ１０２と抵抗Ｒ１０３とで構成される。また、抵抗Ｒ１０２と抵抗Ｒ１０３間のノードＡがオペアンプ１０９の反転入力端子に接続される。またここで、図２に基準電圧生成回路の別の例を示す。このようにＣＭＯＳインバータ１１１の入力端と出力端を結ぶことでＶＤＤ／２の基準電圧を生成してもよい。
【００１９】
また、モニター回路１０８は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がオペアンプ１０９の非反転入力端子（ノードＢ）に接続されるＰチャンネルＭＯＳトランジスタＰ１０２と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がオペアンプ１０９の非反転入力端子（ノードＢ）に接続されるＮチャネルＭＯＳトランジスタＮ１０３と、ゲート端がオペアンプ１０９の出力端（ノードＣ）に接続されソース端が低電位側電源ＶＳＳに接続されドレイン端がオペアンプ１０９の非反転入力端子（ノードＢ）に接続されるＮチャネルＭＯＳトランジスタＮ１０４から構成される。
【００２０】
ここで、前述したモニター回路１０８のＰチャンネルＭＯＳトランジスタＰ１０２とＥＳＤ保護回路１０３のＰチャンネルＭＯＳトランジスタＰ１０１、ＮチャンネルＭＯＳトランジスタＮ１０３とＮチャンネルＭＯＳトランジスタＮ１０１、ＮチャンネルＭＯＳトランジスタＮ１０４とＮチャンネルＭＯＳトランジスタＮ１０２は同じトランジスタサイズで形成されているか、もしくは少なくとも同一の工程で作成されている。またここで、ＮチャネルＭＯＳトランジスタＮ１０４のトランジスタのゲート幅は、ＰチャンネルＭＯＳトランジスタＰ１０２とＮチャネルＭＯＳトランジスタＮ１０３のゲート幅の１０分の１以下で構成される。尚、モニター回路１０８とＥＳＤ保護回路１０３は、基本的な性能に影響を与えない範囲内において一部の構成が異なっていてもよい。
【００２１】
半導体集積回路チップ外部の水晶振動子１１０は、入力端子１０１と出力端子１０２との間に接続される。また、コンデンサＣ１０１が入力端子１０１と低電位側電源ＶＳＳとの間に接続され、コンデンサＣ１０２が出力端子１０２と低電位側電源ＶＳＳとの間に接続される。また、ＣＭＯＳインバータ１０４の入力端が入力端子１０１に接続され、ＣＭＯＳインバータ１０４の出力端が出力端子１０２に接続される。また、帰還抵抗Ｒ１０１がＣＭＯＳインバータ１０４の入力端と出力端との間に接続される。また、ＥＳＤ保護回路１０３がＣＭＯＳインバータ１０４の入力端に接続され、ＥＳＤ保護回路１０５がＣＭＯＳインバータ１０４の出力端に接続される。
【００２２】
次に、本実施の形態１にかかる半導体装置の発振回路の動作について説明する。ただし、入力端子１０１と出力端子１０２とＣＭＯＳインバータ１０４と帰還抵抗Ｒ１０１とＥＳＤ保護回路１０５と水晶振動子１１０とコンデンサＣ１０１とコンデンサＣ１０２は、従来技術の入力端子１と出力端子２とＣＭＯＳインバータ４と帰還抵抗Ｒ１とＥＳＤ保護回路５と水晶振動子７とコンデンサＣ１とコンデンサＣ２と同様の構成であり動作の説明は従来技術において説明済みのため省略する。
【００２３】
ここで、ＥＳＤ保護回路１０３において、ＰチャンネルＭＯＳトランジスタＰ１０１からリーク電流が発生した場合を考える。ただし、ＮチャネルＭＯＳトランジスタＮ１０１にもリーク電流が発生しており、ＰチャンネルＭＯＳトランジスタＰ１０１から生じたリーク電流のある一定量はＮチャネルＭＯＳトランジスタＮ１０１に流れていると考えられる。ここで、前提条件としてＰチャンネルＭＯＳトランジスタＰ１０１から生じたリーク電流は、ＮチャネルＭＯＳトランジスタＮ１０１に流れるリーク電流の約２倍以上である場合を想定して本実施の形態１にかかる半導体装置の発振回路の動作について考えることとする。
【００２４】
まず、前述したようにＥＳＤ保護回路１０３のＰチャンネルＭＯＳトランジスタＰ１０１からリーク電流が発生する場合、同じトランジスタ構成のモニター回路１０８のＰチャンネルＭＯＳトランジスタＰ１０２にも同様にリーク電流が発生する。よって、ノードＢの電位は上昇し、その電位がオペアンプ１０９の非反転入力端子に入力される。一方、オペアンプ１０９の反転入力端子には、基準電圧生成回路１０７内の抵抗Ｒ１０２とＲ１０３で生成されたノードＡの電位（ＶＤＤ／２）が入力される。よって、オペアンプ１０９の出力端であるノードＣには、前述したノードＡとノードＢの電位差に応じた電位が出力される。例えば、ノードＢの電位がノードＡの電位より高ければ、オペアンプ１０９から高めの電位が出力されることになり、ノードＣにゲート端が接続されているＮチャネルＭＯＳトランジスタＮ１０４のゲートが前記電位に応じて開くことになる。よって、ＰチャンネルＭＯＳトランジスタＰ１０２からのリーク電流は、ＮチャネルＭＯＳトランジスタＮ１０４を通じて低電位側電源ＶＳＳに流れ、ノードＢの電位が下がる。この動作は、ノードＢがノードＡの電位（ＶＤＤ／２）と等しくなるまで行われる。このように、制御電圧生成回路１０６では、オペアンプ１０９にＮチャネルＭＯＳトランジスタＮ１０４を介しフィードバックがかかる。よって、ＰチャンネルＭＯＳトランジスタＰ１０２からのリーク電流と、ＮチャネルＭＯＳトランジスタＮ１０４およびＮチャネルＭＯＳトランジスタＮ１０３に流れる電流のバランスをとるため、ノードＢの電位がノードＡの電位（ＶＤＤ／２）と釣り合うようにオペアンプ１０９により制御される。
【００２５】
一方、ノードＣの電位は、ＥＳＤ保護回路１０３内のＮチャネルＭＯＳトランジスタＮ１０２のゲートにも接続されている。よって、前述したような制御電圧生成回路１０６で制御されたノードＣの電位がＮチャネルＭＯＳトランジスタＮ１０２のゲートに入力されることになる。ここで、前述したようにモニター回路１０８とＥＳＤ保護回路１０３を構成するトランジスタのトランジスタサイズは同じである。このため、ノードＤの電位も、ノードＢと同じ電位（ＶＤＤ／２）となる。
【００２６】
よって、制御電圧生成回路１０６のオペアンプ１０９で制御しているノードＣの電位により、ＥＳＤ保護回路１０３のＰチャネルＭＯＳトランジスタＰ１０１からのリーク電流をＮチャネルＭＯＳトランジスタＮ１０１とＮ１０２で吸い込むよう調節することで、ＣＭＯＳインバータ１０４の帰還抵抗Ｒ１０１に電流が流れ込まず、その結果自己バイアス電圧のずれが生じない。この結果、発振回路から出力される波形のデューティ比の悪化を防ぐことができ、また、発振停止も起こらない。
【００２７】
なお、本実施の形態１の動作の例においてＥＳＤ保護回路１０５の動作の説明を行っていない。これは、ＥＳＤ保護回路１０５のＰチャネルＭＯＳトランジスタＰ１０３からのリーク電流は、ＣＭＯＳインバータ１０４の出力インピーダンスが小さいために帰還抵抗Ｒ１０１側にリーク電流が流れないため問題がないからである。
【００２８】
＜発明の実施の形態２＞
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を半導体装置の発振回路に適用したものである。
【００２９】
図３に本実施の形態２にかかる半導体装置の発振回路１２０の構成の一例を示す。ここで、本実施の形態２では、ＥＳＤ保護回路内のＮチャンネルＭＯＳトランジスタでリーク電流が発生する場合を想定している。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点はＣＭＯＳインバータ１０４の入力側のＥＳＤ保護回路とモニター回路の構成である。よって、本実施の形態２では、その部分のみの説明を記載する。
【００３０】
図３に示すように、ＥＳＤ保護回路１１３は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がＣＭＯＳインバータ１０４の入力端（ノードＧ）に接続されるＰチャンネルＭＯＳトランジスタＰ１１１と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がＣＭＯＳインバータ１０４の入力端（ノードＧ）に接続されるＮチャネルＭＯＳトランジスタＮ１１１と、ゲート端が制御電圧生成回路１１６からの出力（ノードＦ）に接続されソース端が高電位側電源ＶＤＤに接続されドレイン端がＣＭＯＳインバータ１０４の入力端（ノードＧ）に接続されるＰチャネルＭＯＳトランジスタＰ１１３から構成される。またここで、ＰチャネルＭＯＳトランジスタＰ１１３のトランジスタのゲート幅は、ＰチャンネルＭＯＳトランジスタＰ１１１とＮチャネルＭＯＳトランジスタＮ１１１のゲート幅の１０分の１以下で構成される。
【００３１】
モニター回路１１８は、ゲート端及びソース端が高電位側電源ＶＤＤに接続されドレイン端がオペアンプ１０９の非反転入力端子（ノードＥ）に接続されるＰチャンネルＭＯＳトランジスタＰ１１２と、ゲート端及びソース端が低電位側電源ＶＳＳに接続されドレイン端がオペアンプ１０９の非反転入力端子（ノードＥ）に接続されるＮチャネルＭＯＳトランジスタＮ１１３と、ゲート端がオペアンプ１０９の出力端（ノードＦ）に接続されソース端が高電位側電源ＶＤＤに接続されドレイン端がオペアンプ１０９の非反転入力端子（ノードＥ）に接続されるＰチャネルＭＯＳトランジスタＰ１１４から構成される。
【００３２】
ここで、前述したモニター回路１１８のＰチャンネルＭＯＳトランジスタＰ１１２とＥＳＤ保護回路１１３のＰチャンネルＭＯＳトランジスタＰ１１１、モニター回路１１８のＮチャンネルＭＯＳトランジスタＮ１１３とＥＳＤ保護回路１１３のＮチャンネルＭＯＳトランジスタＮ１１１、モニター回路１１８のＰチャンネルＭＯＳトランジスタＰ１１４とＥＳＤ保護回路１１３のＰチャンネルＭＯＳトランジスタＰ１１３は同じトランジスタサイズで形成されている。またここで、ＰチャネルＭＯＳトランジスタＰ１１４のトランジスタのゲート幅は、ＰチャンネルＭＯＳトランジスタＰ１１２とＮチャネルＭＯＳトランジスタＮ１１３のゲート幅の１０分の１以下で構成される。また、ＥＳＤ保護回路１１３と制御電圧生成回路１１６は半導体集積回路チップ上に形成されている。
【００３３】
次に、本実施の形態２にかかる半導体装置の発振回路の動作について説明する。ただし、実施の形態１と異なるのはＥＳＤ保護回路１１３と制御信号生成回路１１６のモニター回路１１８の構成であるため、その部分に関する点のみの説明を記載する。
【００３４】
まず、ＥＳＤ保護回路１１３において、ＮチャンネルＭＯＳトランジスタＮ１１１からリーク電流が発生した場合を考える。ただし、ＰチャネルＭＯＳトランジスタＰ１１１にもリーク電流が発生しており、ＮチャンネルＭＯＳトランジスタＮ１１１に生じたリーク電流はある一定量はＰチャネルＭＯＳトランジスタＰ１１１から流入していると考えられる。ここで、前提条件としてＮチャネルＭＯＳトランジスタＮ１１１に流れるリーク電流が、ＰチャンネルＭＯＳトランジスタＰ１１１からのリーク電流の約２倍以上である場合を想定して本実施の形態２にかかる半導体装置の発振回路の動作について考えることとする。
【００３５】
まず、前述したようにＥＳＤ保護回路１１３のＮチャンネルＭＯＳトランジスタＮ１１１でリーク電流が発生する場合、同じトランジスタ構成のモニター回路１１８のＮチャンネルＭＯＳトランジスタＮ１１３にも同様にリーク電流が発生する。よって、ノードＥの電位が下降し、その電位がオペアンプ１０９の非反転入力端子に入力される。一方、オペアンプ１０９の反転入力端子には、基準電圧生成回路１０７内の抵抗Ｒ１０２とＲ１０３で生成されたノードＡの電位（ＶＤＤ／２）が入力される。よって、オペアンプ１０９の出力端であるノードＦには、前述したノードＡとノードＥの電位差に応じた電位が出力される。例えば、ノードＥの電位がノードＡの電位より低ければ、オペアンプ１０９から低めの電位が出力されることになり、ノードＦにゲート端が接続されているＰチャネルＭＯＳトランジスタＰ１１４のゲートが前記電位に応じて開くことになる。よって、ＮチャンネルＭＯＳトランジスタＮ１１３で生じるリーク電流は、ＰチャネルＭＯＳトランジスタＰ１１４を通じて高電位側電源ＶＤＤから流れ、ノードＥの電位が上がる。この動作は、最終的にノードＥの電位がノードＡの電位（ＶＤＤ／２）と等しくなるよう行われる。このように、制御電圧生成回路１１６では、オペアンプ１０９にＰチャネルＭＯＳトランジスタＰ１１４を介しフィードバックがかかる。よって、ＮチャンネルＭＯＳトランジスタＮ１１３でのリーク電流と、ＰチャネルＭＯＳトランジスタＰ１１４およびＰチャネルＭＯＳトランジスタＰ１１２から流れる電流のバランスをとるため、ノードＥの電位がノードＡの電位（ＶＤＤ／２）と釣り合うようにオペアンプ１０９により制御される。
【００３６】
一方、ノードＦの電位は、ＥＳＤ保護回路１１３内のＰチャネルＭＯＳトランジスタＰ１１３のゲートにも接続されている。よって、前述したような制御電圧生成回路１１６で制御されたノードＦの電位がＰチャネルＭＯＳトランジスタＰ１１３のゲートに入力されることになる。ここで、前述したようにモニター回路１１８とＥＳＤ保護回路１１３を構成するトランジスタのトランジスタサイズは同じである。このため、ノードＧの電位も、ノードＥと同じ電位（ＶＤＤ／２）となる。
【００３７】
よって、制御電圧生成回路１１６のオペアンプ１０９で制御しているノードＦの電位により、ＥＳＤ保護回路１１３のＮチャネルＭＯＳトランジスタＮ１１１で生じるリーク電流をＰチャネルＭＯＳトランジスタＰ１１１とＰ１１３で供給することで、ＣＭＯＳインバータ１０４の帰還抵抗Ｒ１０１から電流が流れ込まず、その結果自己バイアス電圧のずれが生じない。この結果、発振回路から出力される波形のデューティ比の悪化を防ぐことができ、また、発振停止も起こらない。
【００３８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能であり、ＥＳＤ保護回路のリーク電流が問題となる様々な装置に有効である。例えば、図４に示すようなオペアンプ１２１の入力段にＥＳＤ保護回路１２２を用いる場合を考える。このとき、実施の形態１のようにＰチャネルＭＯＳトランジスタからのリーク電流が生じるとすると、このリーク電流は信号源側に流れ込み、信号源１２４の持つインピーダンス１２３により生じる電圧降下が問題になることがある。この場合に、図５に示すように、本発明（この例において実施形態１の半導体装置）を用いることで、ＰチャネルＭＯＳトランジスタのリーク電流を制御でき、オペアンプ１２１に入力される信号に悪影響をおよぼさない効果が得られる。さらに、上述の例において、リーク電流を調整する調整回路は、ＮチャネルＭＯＳトランジスタＮ１０２によって構成されるが、複数のトランジスタによって構成することも可能である。
【図面の簡単な説明】
【００３９】
【図１】実施形態１にかかる半導体装置の回路構成の一例
【図２】実施形態１にかかる半導体装置の基準電圧生成回路の一例
【図３】実施形態２にかかる半導体装置の回路構成の一例
【図４】その他の実施形態にかかる本発明を用いない場合の回路構成の一例
【図５】その他の実施形態にかかる半導体装置の回路構成の一例
【図６】従来技術にかかる半導体装置の構成の一例
【図７】従来技術にかかるインバータアンプの入出力特性図の一例
【符号の説明】
【００４０】
１００、１２０  発振回路
１０１  入力端子
１０２  出力端子
１０３、１０５、１１３、１２２  ＥＳＤ保護回路
１０４、１１１  ＣＭＯＳインバータ
１０６、１１６  制御電圧生成回路
１０７  基準電圧生成回路
１０８、１１８  モニター回路
１０９、１２１  オペアンプ
１１０  水晶振動子
１２３  インピーダンス
１２４  信号源
Ｃ１０１、Ｃ１０２  コンデンサ
Ｐ１０１、Ｐ１０２、Ｐ１０３、Ｐ１１１、Ｐ１１２、Ｐ１１３、Ｐ１１４  ＰチャンネルＭＯＳトランジスタ
Ｎ１０１、Ｎ１０２、Ｎ１０３、Ｎ１０４、Ｎ１０５、Ｎ１１１、Ｎ１１３  ＮチャネルＭＯＳトランジスタ
Ｒ１０１、Ｒ１０２、Ｒ１０３  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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