(57)【要約】      （修正有）【課題】信頼性が向上された薄膜トランジスタアレイ基板の製造方法を提供する。【解決手段】基板１０１上全面にバッファー膜１１０を形成し、第１及び第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターン形成し、第１イオンを注入し、第１及び第２薄膜トランジスタの半導体層をチャネルドーピングすると共にストレージキャパシタ下部電極１３４を形成し、ゲート絶縁膜１１２を全面形成し、第１及び第２薄膜トランジスタのゲート電極１１３、１２３、及びストレージキャパシタ上部電極１３３を形成し、第２イオンを注入し、第２薄膜トランジスタのソース領域１２４ａ及びドレイン領域１２４ｃを形成し、第３イオンを注入し、第１薄膜トランジスタのソース領域１１４ａ及びドレイン領域１１４ｃを形成し、第２薄膜トランジスタのゲート電極１２３をマスクとして第４イオンを注入し、第２薄膜トランジスタのＬＤＤ領域１２４ｄを形成する。【選択図】図３Ｇ
2008047903.tif 000002
【特許請求の範囲】
【請求項１】
基板上の全面にバッファー膜を形成し、
前記バッファー膜が形成された前記基板上に第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターンを形成し、
前記第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターンに第１イオンを注入し、第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層をチャネルドーピングすると共に、ストレージキャパシタ下部電極を形成し、
前記第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極が形成された前記基板上の全面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上の前記第１薄膜トランジスタのチャネルが形成される領域と重なる領域に第１薄膜トランジスタのゲート電極、前記ゲート絶縁膜上の前記第２薄膜トランジスタのチャネルが形成される領域と重なる領域に第２薄膜トランジスタのゲート電極、及び前記ゲート絶縁膜上の前記ストレージキャパシタ下部電極と重なる領域にストレージキャパシタ上部電極を形成し、
前記第２薄膜トランジスタの半導体層に第２イオンを注入し、第２薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第１薄膜トランジスタの半導体層に第３イオンを注入し、第１薄膜トランジスタのソース領域及びドレイン領域を形成し、
前記第２薄膜トランジスタのゲート電極をマスクとして利用して前記第２薄膜トランジスタの半導体層に第４イオンを注入し、第２薄膜トランジスタのＬＤＤ領域を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記第２薄膜トランジスタのＬＤＤ領域が形成された前記基板上の全面に層間絶縁膜を形成し、
前記ゲート絶縁膜及び層間絶縁膜を貫通し、前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース領域及びドレイン領域を露出させるソースコンタクトホール及びドレインコンタクトホールを形成し、
前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース領域及びドレイン領域と前記ソースコンタクトホール及びドレインコンタクトホールを介して接続される前記第１薄膜トランジスタ及び第２薄膜トランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記第２薄膜トランジスタのソース領域及びドレイン領域の形成は、
前記第１薄膜トランジスタの半導体層の全領域と、前記第２薄膜トランジスタのソース領域及びドレイン領域が形成される領域を除いた前記第２薄膜トランジスタの半導体層の領域と、を覆う第１フォトレジストパターンを形成し、
前記第１フォトレジストパターンをマスクとして利用して露出した前記第２薄膜トランジスタのソース領域及びドレイン領域に前記第２イオンを注入することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記第１薄膜トランジスタのソース領域及びドレイン領域の形成は、
前記第２薄膜トランジスタの半導体層の全領域を覆う第２フォトレジストパターンを形成し、
前記第２フォトレジストパターンをマスクとして利用して露出した第１薄膜トランジスタの半導体層に前記第３イオンを注入することを特徴とする請求項３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターンは、
ポリシリコーンで形成することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記ゲート絶縁膜は、
７００〜９００Å厚のシリコーン酸化膜（ＳｉＯ２）と３００〜５００Å厚のシリコーン窒化膜（ＳｉＮ）を順に積層して形成することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記第１イオンは、
燐（Ｐ）または硼素（Ｂ）を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記第１イオンのドーズ量は、
５×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量であることを特徴とする請求項７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記第２イオンは、
燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）等を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記第３イオンは、
硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）等を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記第４イオンは、
燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）等を含み、前記第２イオンのドーズ量より少ないドーズ量を有することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記第１薄膜トランジスタは、
ＰＭＯＳ薄膜トランジスタであって、
前記第２薄膜トランジスタは、
ＮＭＯＳ薄膜トランジスタであることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
基板上の全面にバッファー膜を形成し、
前記バッファー膜が形成された前記基板上に薄膜トランジスタの半導体層及びストレージキャパシタ下部電極パターンを形成し、
前記薄膜トランジスタの半導体層及びストレージキャパシタ下部電極パターンに第１イオンを注入し、薄膜トランジスタの半導体層をチャネルドーピングすると共に、ストレージキャパシタ下部電極を形成し、
前記薄膜トランジスタの半導体層及びストレージキャパシタ下部電極が形成された前記基板上の全面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上の前記薄膜トランジスタのチャネルが形成される領域と重なる領域に薄膜トランジスタのゲート電極及び前記ゲート絶縁膜上の前記ストレージキャパシタ下部電極と重なる領域にストレージキャパシタ上部電極を形成し、
前記薄膜トランジスタのゲート電極をマスクとして利用して前記薄膜トランジスタの半導体層に第２イオンを注入し、薄膜トランジスタのソース領域及びドレイン領域を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記薄膜トランジスタのソース領域及びドレイン領域が形成された前記基板上の全面に層間絶縁膜を形成し、
前記ゲート絶縁膜及び層間絶縁膜を貫通し、前記薄膜トランジスタのソース領域及びドレイン領域を露出させるソースコンタクトホール及びドレインコンタクトホールを形成し、
前記薄膜トランジスタのソース領域及びドレイン領域と前記ソースコンタクトホール及びドレインコンタクトホールを介して接続される前記薄膜トランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記薄膜トランジスタの半導体層及びストレージキャパシタ下部電極パターンは、
ポリシリコーンで形成することを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１６】
前記ゲート絶縁膜は、
７００〜９００Å厚のシリコーン酸化膜（ＳｉＯ２）と３００〜５００Å厚のシリコーン窒化膜（ＳｉＮ）を順に積層して形成することを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１７】
前記第１イオンは、
燐（Ｐ）または硼素（Ｂ）を含むことを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１８】
前記第１イオンのドーズ量は、
５×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量であることを特徴とする請求項１７に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１９】
前記第２イオンは、
硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）等を含むことを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項２０】
前記薄膜トランジスタは、
ＰＭＯＳ薄膜トランジスタであることを特徴とする請求項１３に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタアレイ基板の製造方法に係り特に、信頼性が向上された薄膜トランジスタアレイ基板の製造方法に関する。
【背景技術】
【０００２】
図１Ａないし図１Ｆは従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【０００３】
図１Ａを参照すると、従来の薄膜トランジスタアレイ基板の製造方法は基板１上にバッファー膜１０を形成し、バッファー膜１０が形成された基板１上に第１マスク工程でＰＭＯＳ薄膜トランジスタの半導体層１４及びＮＭＯＳ薄膜トランジスタの半導体層２４とストレージキャパシタ下部電極パターン３４ａを形成する。続いて、ＰＭＯＳ薄膜トランジスタの半導体層１４及びＮＭＯＳ薄膜トランジスタの半導体層２４とストレージキャパシタ下部電極パターン３４ａが形成された基板１上の全面にゲート絶縁膜１２を形成する。
【０００４】
図１Ｂを参照すると、従来の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１２が形成された基板１上に第２マスクを利用したフォトリソグラフィ工程でＰＭＯＳ薄膜トランジスタの半導体層１４の全領域と、ＮＭＯＳ薄膜トランジスタの半導体層２４のうちＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域とストレージキャパシタ下部電極パターン３４ａを除いた領域と、を覆うフォトレジストパターン５０を形成する。その後、フォトレジストパターン５０をマスクとして利用して露出したＮＭＯＳ薄膜トランジスタの半導体層２４とストレージキャパシタ下部電極パターン３４ａに燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）等のＮ＋イオンを注入し、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃとストレージキャパシタ下部電極３４を形成する。その後、フォトレジストパターン５０はストリップ工程で除去する。
【０００５】
図１Ｃを参照すると、従来の薄膜トランジスタアレイ基板の製造方法はＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃとストレージキャパシタ下部電極３４が形成された基板１上に第３マスク工程でＰＭＯＳ薄膜トランジスタのチャネル１４ｅが形成される領域と重なる領域にＰＭＯＳ薄膜トランジスタのゲート電極１３、ＮＭＯＳ薄膜トランジスタのチャネル２４ｅが形成される領域と重なる領域にＮＭＯＳ薄膜トランジスタのゲート電極２３、及びストレージキャパシタ下部電極３４と重なる領域にストレージキャパシタ上部電極３３を形成する。この時、ＮＭＯＳ薄膜トランジスタのゲート電極２３は前記のＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃを形成するためのフォトレジストパターン５０より狭い幅で形成される。その後、ＰＭＯＳ薄膜トランジスタのゲート電極１３、ＮＭＯＳ薄膜トランジスタのゲート電極２３及びストレージキャパシタ上部電極３３をマスクとして利用して露出したＰＭＯＳ薄膜トランジスタの半導体層１４とＮＭＯＳ薄膜トランジスタの半導体層２４にＮ−イオンを注入し、ＰＭＯＳ薄膜トランジスタのゲート電極１３と重なる領域をＰＭＯＳ薄膜トランジスタのチャネル１４ｅ、ＮＭＯＳ薄膜トランジスタのゲート電極２３と重なる領域をＮＭＯＳ薄膜トランジスタのチャネル２４ｅと定義し、ＮＭＯＳ薄膜トランジスタのチャネル２４ｅとＮＭＯＳ薄膜トランジスタのソース及びドレイン領域２４ａ、２４ｃ間にＮＭＯＳ薄膜トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域２４ｄを形成する。
【０００６】
図１Ｄを参照すると、従来の薄膜トランジスタアレイ基板の製造方法はＮＭＯＳ薄膜トランジスタのＬＤＤ領域２４ｄが形成された基板１上に第４マスクを利用したフォトリソグラフィ工程でＮＭＯＳ薄膜トランジスタの半導体層２４ａないし２４ｅの全領域を覆うフォトレジストパターン６０を形成する。その後、フォトレジストパターン６０をマスクとして利用して露出したＰＭＯＳ薄膜トランジスタの半導体層１４のうちＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域が形成される領域に硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）等のＰ＋イオンを注入し、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃを形成する。その後、フォトレジストパターン６０はストリップ工程で除去する。
【０００７】
図１Ｅを参照すると、従来の薄膜トランジスタアレイ基板の製造方法はＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃが形成された基板１上の全面に層間絶縁膜３２を形成した後、第５マスク工程でゲート絶縁膜１２及び層間絶縁膜３２を貫通し、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃと、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃを露出させるソースコンタクトホール３６とドレインコンタクトホール３８を形成する。その後、第６マスク工程で図１Ｆに示したようにソースコンタクトホール３６及びドレインコンタクトホール３８を介し、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１４ａ、１４ｃと接続されるＰＭＯＳ薄膜トランジスタのソース及びドレイン電極１５、１６、及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域２４ａ、２４ｃと接続されるＮＭＯＳ薄膜トランジスタのソース及びドレイン電極２５、２６を形成する。
【０００８】
上述したように従来の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１２が形成されて層間絶縁膜３２が形成される前にＮ＋イオンの注入、ゲート電極１３、２３の形成、及びＰ＋イオンの注入のためのフォトレジストパターンを形成するために３回のフォトリソグラフィ工程を含む。このようなフォトレジストパターンはその内部に複数の可動イオン（Ｍｏｂｉｌｅ  ｉｏｎ）を含む。そして、この可動イオンはＮ＋イオン注入、ゲート電極１３、２３の形成、及びＰ＋イオン注入工程でゲート絶縁膜１２を経由してＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタの半導体層１４、２４に移動する。そして、移動した可動イオンはＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタの駆動に影響をおよぼす。したがって、ＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタはフォトレジストからＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタの半導体層１４、２４に移動した可動イオンによりその駆動に影響を受けることによってその信頼性が低下するという短所がある。
【０００９】
また、従来の他の薄膜トランジスタアレイ基板の製造方法は図２Ａに示したように、ストレージキャパシタ下部電極３４をＮ＋イオンを注入して形成することによってＰＭＯＳ薄膜トランジスタの半導体層１４と共に形成されたストレージキャパシタ下部電極パターン３４ａをストレージキャパシタ下部電極３４で形成するためにＮ＋イオンの注入のためのフォトリソグラフィ工程を必要とする。したがって、従来のＰＭＯＳ薄膜トランジスタの製造方法はゲート絶縁膜１２が形成されて層間絶縁膜３２が形成される前にストレージキャパシタ下部電極パターン３４ａをストレージキャパシタ下部電極３４で形成するためのＮ＋イオンの注入のためのフォトリソグラフィ工程と、ＰＭＯＳ薄膜トランジスタのゲート電極１３の形成及びＰ＋イオンを注入のための図２Ｂに示したようなフォトリソグラフィ工程を含む。
【００１０】
このように、従来の他の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１２が形成されて層間絶縁膜３２が形成される前に２回のフォトリソグラフィ工程を含む。これにより、ＰＭＯＳ薄膜トランジスタは前記に上述したようにフォトレジストからゲート絶縁膜１２に移動した可動イオンによりその駆動に影響を受けることによって信頼性が低下するという短所がある。また、ＰＭＯＳ薄膜トランジスタのストレージキャパシタ下部電極３４をＮ＋イオンを注入して形成することによってＰＭＯＳ薄膜トランジスタの製造工程が複雑になるという短所がある。
【特許文献１】大韓民国特許出願公開第２００１−８５２０６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は信頼性が向上された薄膜トランジスタアレイ基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本発明の実施形態による薄膜トランジスタアレイ基板の製造方法は基板上の全面にバッファー膜を形成し、前記バッファー膜が形成された前記基板上に第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターンを形成し、前記第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターンに第１イオンを注入し、第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層をチャネルドーピングすると共にストレージキャパシタ下部電極を形成し、前記第１薄膜トランジスタの半導体層、第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極が形成された前記基板上の全面にゲート絶縁膜を形成し、前記ゲート絶縁膜上の前記第１薄膜トランジスタのチャネルが形成される領域と重なる領域に第１薄膜トランジスタのゲート電極、前記ゲート絶縁膜上の前記第２薄膜トランジスタのチャネルが形成される領域と重なる領域に第２薄膜トランジスタのゲート電極、及び前記ゲート絶縁膜上の前記ストレージキャパシタ下部電極と重なる領域にストレージキャパシタ上部電極を形成し、前記第２薄膜トランジスタの半導体層に第２イオンを注入し、第２薄膜トランジスタのソース領域及びドレイン領域を形成し、前記第１薄膜トランジスタの半導体層に第３イオンを注入し、第１薄膜トランジスタのソース領域及びドレイン領域を形成し、前記第２薄膜トランジスタのゲート電極をマスクとして利用して前記第２薄膜トランジスタの半導体層に第４イオンを注入し、第２薄膜トランジスタのＬＤＤ領域を形成することを特徴とする。
【００１３】
本発明の実施形態による薄膜トランジスタアレイ基板の製造方法は基板上の全面にバッファー膜を形成し、前記バッファー膜が形成された前記基板上に薄膜トランジスタの半導体層及びストレージキャパシタ下部電極パターンを形成し、前記薄膜トランジスタの半導体層及びストレージキャパシタ下部電極パターンに第１イオンを注入し、薄膜トランジスタの半導体層をチャネルドーピングすると共にストレージキャパシタ下部電極を形成し、前記薄膜トランジスタの半導体層及びストレージキャパシタ下部電極が形成された前記基板上の全面にゲート絶縁膜を形成し、前記ゲート絶縁膜上の前記薄膜トランジスタのチャネルが形成される領域と重なる領域に薄膜トランジスタのゲート電極及び前記ゲート絶縁膜上の前記ストレージキャパシタ下部電極と重なる領域にストレージキャパシタ上部電極を形成し、前記薄膜トランジスタのゲート電極をマスクとして利用して前記薄膜トランジスタの半導体層に第２イオンを注入し、薄膜トランジスタのソース領域及びドレイン領域を形成することを特徴とする。
【発明の効果】
【００１４】
上述したように、本発明の実施形態による薄膜トランジスタアレイ基板の製造方法はＮ＋イオン及びＰ＋イオンの注入のためのフォトリソグラフィ工程がＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのゲート電極が形成された後に実施される。したがって、本発明の薄膜トランジスタアレイ基板の製造方法はフォトレジストから可動イオンがＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのチャネルに移動することをＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのゲート電極を介して遮断することができる。これにより、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタは可動イオンによってその駆動に影響を少なく受けることによって安定的に駆動できる。この結果、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタは信頼性が向上される。
【００１５】
そして、本発明の他の実施形態による薄膜トランジスタのアレイ基板の製造方法はストレージキャパシタ下部電極をＰＭＯＳ薄膜トランジスタのチャネルドーピング工程を介して形成することによって、従来の薄膜トランジスタアレイ基板の製造方法と比較してストレージキャパシタ下部電極を形成するためのフォトリソグラフィ工程を省略することができる。したがって、本発明の他の薄膜トランジスタアレイ基板の製造方法は工程を単純化することによって薄膜トランジスタアレイ基板の製造費用を節減することができる。
【００１６】
また、本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法はＰＭＯＳ薄膜トランジスタのゲート電極が形成された後、Ｐ＋イオンの注入のためのフォトリソグラフィ工程が実施される。したがって、本発明の他の薄膜トランジスタアレイ基板の製造方法はＰ＋イオンの注入のためのフォトリソグラフィ工程時にフォトレジストから可動イオンがＰＭＯＳ薄膜トランジスタのチャネルに移動することをＰＭＯＳ薄膜トランジスタのゲート電極を介して遮断することができる。これにより、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタは可動イオンによる影響を少なく抑えることによって安定的に駆動できる。この結果、本発明の他の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタは信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明をさらに具体的に説明するために、本発明による望ましい実施形態を添付した図面を参照してさらに詳細に説明する。しかし、本発明はここで説明される実施形態に限定されるものではなく、他の形態に具体化されることもできる。
【００１８】
図３Ａないし図３Ｇは本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【００１９】
図３Ａを参照すると、本発明の実施形態による薄膜トランジスタアレイ基板の製造方法は基板１０１上に順にバッファー膜１１０及びポリシリコーン膜（図示せず）を形成し、バッファー膜１１０及びポリシリコーン膜が形成された基板１０１上に第１マスク工程でポリシリコーン膜をパターニングしてＰＭＯＳ薄膜トランジスタの半導体層１１４及びＮＭＯＳ薄膜トランジスタの半導体層１２４とストレージキャパシタ下部電極パターン１３４ａを形成する。その後、ＰＭＯＳ薄膜トランジスタの半導体層１１４及びＮＭＯＳ薄膜トランジスタの半導体層１２４とストレージキャパシタ下部電極パターン１３４ａが形成された基板１０１上の全領域に５×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量の、望ましくは１×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量の燐（Ｐ）または硼素（Ｂ）等のイオンが注入されるように、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂ、チャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ｂ、及びチャネルドーピングされたストレージキャパシタ下部電極１３４を形成する。この時、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂ、チャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ｂ、及びストレージキャパシタ下部電極１３４は非常に少ないドーズ量の燐（Ｐ）または硼素（Ｂ）イオンが注入されるので伝導性を帯びない。続いて、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂ、チャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ｂ、及びストレージキャパシタ下部電極１３４が形成された基板１０１上の全面にゲート絶縁膜１１２を形成する。ゲート絶縁膜１１２は７００〜９００Å厚のシリコーン酸化膜（ＳｉＯ２）と３００〜５００Å厚のシリコーン窒化膜（ＳｉＮ）が順に積層されて形成される。
【００２０】
ここで、前記のストレージキャパシタ下部電極１３４はチャネルドーピング時に非常に少ないドーズ量の燐（Ｐ）または硼素（Ｂ）イオンが注入されることによって伝導性を帯びないとはいえ、電圧が印加された場合は、図４に示したように低い電圧が印加されても、数十ｋＨｚ以上のたとえば、１００ｋＨｚの高い周波数帯域で高いキャパシタンスを有することができる。これはポリシリコーン膜をパターニングしてストレージキャパシタ下部電極パターン１３４ａを形成した後、ストレージキャパシタ下部電極パターン１３４ａにチャネルドーピングを実施してストレージキャパシタ下部電極１３４を形成するためである。この事について図４を参照しながら詳細に説明すると、単結晶シリコーン膜にチャネルドーピングを実施して形成したキャパシタは単結晶シリコーン膜の欠陥密度が非常に低いので比較的高い電圧が加えられてこそ高いキャパシタンスを有することができる。しかし、ポリシリコーン膜にチャネルドーピングを実施して形成したキャパシタはポリシリコーン膜の結合密度が単結晶シリコーン膜より高いことによって比較的低い電圧が加えられても数十ｋＨｚ以上のたとえば、１００ｋＨｚの高い周波数帯域で高いキャパシタンスを有することができる。したがって、前記のストレージキャパシタ下部電極１３４はストレージキャパシタの電極で使われることができる。
【００２１】
図３Ｂを参照すると、本発明の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１１２が形成された基板１０１上に第２マスク工程でチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂのうちＰＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なる領域にＰＭＯＳ薄膜トランジスタのゲート電極１１３、チャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ｂのうちＮＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なる領域にＮＭＯＳ薄膜トランジスタのゲート電極１２３、及びストレージキャパシタ下部電極１３４と重なる領域にストレージキャパシタ上部電極１３３を形成する。
【００２２】
図３Ｃを参照すると、本発明の薄膜トランジスタアレイ基板の製造方法はＰＭＯＳ薄膜トランジスタのゲート電極１１３、ＮＭＯＳ薄膜トランジスタのゲート電極１２３、及びストレージキャパシタ上部電極１３３が形成された基板１０１上に第３マスクを利用したフォトリソグラフィ工程でチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂの全領域と、チャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ｂのうちＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域を除いた領域と、を覆うフォトレジストパターン１５０を形成する。その後、フォトレジストパターン１５０をマスクとして利用して露出したＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域に５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量の、望ましくは１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量の燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）等のＮ＋イオンが注入されるように、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃを形成する。その後、フォトレジストパターン１５０はストリップ工程で除去する。
【００２３】
図３Ｄを参照すると、本発明の薄膜トランジスタアレイ基板の製造方法はＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃが形成された基板１０１上に第４マスクを利用したフォトリソグラフィ工程でチャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ａないし１２４ｃの全領域を覆うフォトレジストパターン１６０を形成する。その後、フォトレジストパターン１６０をマスクとして利用して露出したチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂに５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量の、望ましくは１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量の硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）等のＰ＋イオンが注入されるように、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃを形成する。その後、フォトレジストパターン１６０はストリップ工程で除去する。この時、チャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル１１４ｅは、ＰＭＯＳ薄膜トランジスタのゲート電極１１３によってチャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル１１４ｅが形成される領域にＰ＋イオンが注入されないことによってＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃの形成によって定義される。
【００２４】
図３Ｅを参照すると、本発明の薄膜トランジスタアレイ基板の製造方法はＮＭＯＳ薄膜トランジスタのゲート電極１２３をマスクとして利用して露出したチャネルドーピングされたＮＭＯＳ薄膜トランジスタの半導体層１２４ｂに５×１０１８〜２×１０１９ａｔｏｍｓ／ｃｍ３のドーズ量の、望ましくは１×１０１９ａｔｏｍｓ／ｃｍ３のドーズ量の燐（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）等のＮ−イオンが注入されるように、チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル１２４ｅを定義して、チャネルドーピングされたＮＭＯＳ薄膜トランジスタのチャネル１２４ｅとＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃ間にＮＭＯＳ薄膜トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域１２４ｄを形成する。この時、露出したＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃ及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃにも注入されるＮ−イオンは、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃに注入されるＰ＋イオン、及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃに注入されるＮ＋イオンと比較して少ないドーズ量が、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃ、及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃに注入される。したがって、露出したＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃ及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃに注入されるＮ−イオンは、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃ及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃには影響をおよぼさない。
【００２５】
図３Ｆを参照すると、本発明の薄膜トランジスタアレイ基板の製造方法はＮＭＯＳ薄膜トランジスタのＬＤＤ領域１２４ｄが形成された基板１０１上の全面に層間絶縁膜１３２を形成した後、第５マスク工程でゲート絶縁膜１１２及び層間絶縁膜１３２を貫通し、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃと、ＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃを露出させるソースコンタクトホール１３６とドレインコンタクトホール１３８を形成する。その後、第６マスク工程で図３Ｇに示したようにソースコンタクトホール１３６及びドレインコンタクトホール１３８を介してＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃと接続されるＰＭＯＳ薄膜トランジスタのソース及びドレイン電極１１５、１１６、及びＮＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１２４ａ、１２４ｃと接続されるＮＭＯＳ薄膜トランジスタのソース及びドレイン電極１２５、１２６を形成する。
【００２６】
上述したように、本発明の実施形態による薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１１２が形成されて層間絶縁膜１３２が形成される前に従来のようにＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのゲート電極１１３、１２３の形成、Ｎ＋イオンの注入、及びＰ＋イオンの注入のための３回のフォトリソグラフィ工程を実施する。しかし、本発明の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１１２が形成された後にＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのゲート電極１１３、１２３が形成され、続いて、順にＮ＋イオンの注入のためのフォトリソグラフィ工程と、Ｐ＋イオンの注入のためのフォトリソグラフィ工程が実施される。したがって、本発明の薄膜トランジスタアレイ基板の製造方法はＮ＋イオン及びＰ＋イオンの注入のためのフォトリソグラフィ工程時にフォトレジストから可動イオンがＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのチャネル１１４ｂ、１２４ｂに移動することをＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタのゲート電極１１３、１２３を介して遮断することができる。したがって、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタは可動イオンによってその駆動に影響を少なく抑えることによって安定的に駆動できる。この結果、本発明の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタ及びＮＭＯＳ薄膜トランジスタは信頼性が向上される。
【００２７】
図５Ａないし図５Ｄは本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【００２８】
図５Ａを参照すると、本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法は基板１０１上に順にバッファー膜１１０及びポリシリコーン膜（図示せず）を形成し、バッファー膜１１０及びポリシリコーン膜が形成された基板１０１上に第１マスク工程でポリシリコーン膜をパターニングしてＰＭＯＳ薄膜トランジスタの半導体層（図示せず）及びストレージキャパシタ下部電極パターン（図示せず）を形成する。その後、ＰＭＯＳ薄膜トランジスタの半導体層及びストレージキャパシタ下部電極パターンが形成された基板１０１上の全領域に５×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量の、望ましくは１×１０１７ａｔｏｍｓ／ｃｍ３のドーズ量の燐（Ｐ）または硼素（Ｂ）等のイオンが注入されるように、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂ及びストレージキャパシタ下部電極１３４を形成する。この時、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂ及びストレージキャパシタ下部電極１３４は少ないドーズ量の燐（Ｐ）または硼素（Ｂ）イオンが注入されるので伝導性を帯びないが、ストレージキャパシタ下部電極１３４は図４を参照した説明で詳述したようにストレージキャパシタの下部電極１３４になることができる。続いて、チャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂ及びストレージキャパシタ下部電極１３４が形成された基板１０１上の全面にゲート絶縁膜１１２を形成する。ゲート絶縁膜１１２は７００〜９００Å厚のシリコーン酸化膜（ＳｉＯ２）と３００〜５００Å厚のシリコーン窒化膜（ＳｉＮ）が順に積層されて形成される。
【００２９】
図５Ｂを参照すると、本発明の他の薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１１２が形成された基板１０１上に第２マスク工程でチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂのうちＰＭＯＳ薄膜トランジスタのチャネルが形成される領域と重なる領域にＰＭＯＳ薄膜トランジスタのゲート電極１１３及びストレージキャパシタ下部電極１３４と重なる領域にストレージキャパシタ上部電極１３３を形成する。その後、ＰＭＯＳ薄膜トランジスタのゲート電極１１３及びストレージキャパシタ上部電極１３３をマスクとして利用して露出したチャネルドーピングされたＰＭＯＳ薄膜トランジスタの半導体層１１４ｂに５×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量の、望ましくは１×１０２１ａｔｏｍｓ／ｃｍ３のドーズ量の硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、またはインジウム（Ｉｎ）等のＰ＋イオンが注入されるように、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃを形成する。この時、チャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル１１４ｅは、ＰＭＯＳ薄膜トランジスタのゲート電極１１３によってチャネルドーピングされたＰＭＯＳ薄膜トランジスタのチャネル１１４ｅが形成される領域にＰ＋イオンが注入されないためＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃの形成によって定義される。
【００３０】
図５Ｃを参照すると、本発明の他の薄膜トランジスタアレイ基板の製造方法はＰＭＯＳ薄膜トランジスタのチャネル、ソース領域及びドレイン領域１１４ｅ、１１４ａ、 及び１１４ｃが形成された基板１０１上の全面に層間絶縁膜１３２を形成した後、第３マスク工程でゲート絶縁膜１１２及び層間絶縁膜１３２を貫通し、ＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃを露出させるソースコンタクトホール１３６とドレインコンタクトホール１３８を形成する。その後、第４マスク工程で図５Ｄに示したようにソースコンタクトホール１３６及びドレインコンタクトホール１３８を介してＰＭＯＳ薄膜トランジスタのソース領域及びドレイン領域１１４ａ、１１４ｃと接続されるＰＭＯＳ薄膜トランジスタのソース及びドレイン電極１１５、１１６を形成する。
【００３１】
このように、本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法はストレージキャパシタ下部電極１３４をＰＭＯＳ薄膜トランジスタのチャネルドーピング工程を介して形成することによって従来のＰＭＯＳ薄膜トランジスタ製造方法と比較してストレージキャパシタ下部電極１３４を形成するためのフォトリソグラフィ工程を省略することができる。したがって、本発明のＰＭＯＳ薄膜トランジスタの製造方法は工程を単純化することによってＰＭＯＳ薄膜トランジスタの製造費用を節減することができる。
【００３２】
また、本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法はゲート絶縁膜１１２が形成された後にＰＭＯＳ薄膜トランジスタのゲート電極１１３が形成され、続いて、Ｐ＋イオンの注入のためのフォトリソグラフィ工程が実施される。すなわち、本発明のＰＭＯＳ薄膜トランジスタの製造方法は従来の薄膜トランジスタアレイ基板の製造方法と比較してＰ＋イオンの注入のためのフォトリソグラフィ工程がＰＭＯＳ薄膜トランジスタのゲート電極１１３が形成された後に実施される。したがって、本発明のＰＭＯＳ薄膜トランジスタの製造方法はＰ＋イオンの注入のためのフォトリソグラフィ工程時にフォトレジストから可動イオンがＰＭＯＳ薄膜トランジスタのチャネル１１４ｅに移動することをＰＭＯＳ薄膜トランジスタのゲート電極１１３を介して遮断することができる。これにより、本発明の他の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタは可動イオンによる影響を少なく抑えることによって安定的に駆動できる。この結果、本発明の他の薄膜トランジスタアレイ基板の製造方法によって製造されたＰＭＯＳ薄膜トランジスタは信頼性が向上される。
【００３３】
以上では、本発明の望ましい実施形態を参照しながら説明したが、本発明に係る技術分野の当業者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変形させることができることはいうまでもない。
【産業上の利用可能性】
【００３４】
本発明は、信頼性の高い薄膜トランジスタアレイ基板の製造に利用できる。
【図面の簡単な説明】
【００３５】
【図１Ａ】従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１Ｂ】従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１Ｃ】従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１Ｄ】従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１Ｅ】従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図１Ｆ】従来の薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図２Ａ】従来の他の薄膜トランジスタアレイ基板の製造方法の一部分を示す断面図である。
【図２Ｂ】従来の他の薄膜トランジスタアレイ基板の製造方法の一部分を示す断面図である。
【図３Ａ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｂ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｃ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｄ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｅ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｆ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図３Ｇ】本発明の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図４】本発明の実施形態によるストレージキャパシタのキャパシタンスの形成を説明するための図面である。
【図５Ａ】本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図５Ｂ】本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図５Ｃ】本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【図５Ｄ】本発明の他の実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。
【符号の説明】
【００３６】
１３、１１３    ＰＭＯＳ薄膜トランジスタのゲート電極、
１４、１１４    ＰＭＯＳ薄膜トランジスタの半導体層、
１４ａ、１１４ａ    ＰＭＯＳ薄膜トランジスタのソース領域、
１４ｃ、１１４ｃ    ＰＭＯＳ薄膜トランジスタのドレイン領域、
１４ｅ、１１４ｅ    ＰＭＯＳ薄膜トランジスタのチャネル、
１５、１１５    ＰＭＯＳ薄膜トランジスタのソース電極、
１６、１１６    ＰＭＯＳ薄膜トランジスタのドレイン電極、
２３、１２３    ＮＭＯＳ薄膜トランジスタのゲート電極、
２４、１２４    ＭＭＯＳ薄膜トランジスタの半導体層、
２４ａ、１２４ａ    ＮＭＯＳ薄膜トランジスタのソース領域、
２４ｃ、１２４ｃ    ＮＭＯＳ薄膜トランジスタのドレイン領域、
２４ｅ、１２４ｅ    ＮＭＯＳ薄膜トランジスタのチャネル、
２４ｄ、１２４ｄ    ＮＭＯＳ薄膜トランジスタのＬＤＤ領域、
２５、１２５    ＮＭＯＳ薄膜トランジスタのソース電極、
２６、１２６    ＮＭＯＳ薄膜トランジスタのドレイン電極、
３３、１３３    ストレージキャパシタ上部電極、
３４、１３４    ストレージキャパシタ下部電極、
３４ａ、１３４ａ    ストレージキャパシタ下部電極パターン。
【図１Ａ】
2008047903.tif 000003
【図１Ｂ】
2008047903.tif 000004
【図１Ｃ】
2008047903.tif 000005
【図１Ｄ】
2008047903.tif 000006
【図１Ｅ】
2008047903.tif 000007
【図１Ｆ】
2008047903.tif 000008
【図２Ａ】
2008047903.tif 000009
【図２Ｂ】
2008047903.tif 000010
【図３Ａ】
2008047903.tif 000011
【図３Ｂ】
2008047903.tif 000012
【図３Ｃ】
2008047903.tif 000013
【図３Ｄ】
2008047903.tif 000014
【図３Ｅ】
2008047903.tif 000015
【図３Ｆ】
2008047903.tif 000016
【図３Ｇ】
2008047903.tif 000017
【図４】
2008047903.tif 000018
【図５Ａ】
2008047903.tif 000019
【図５Ｂ】
2008047903.tif 000020
【図５Ｃ】
2008047903.tif 000021
【図５Ｄ】
2008047903.tif 000022