(57)【要約】【課題】セル電流を確保しつつ低電圧化が図れ、消費電力を抑制できる半導体装置を提供することを目的としている。【解決手段】実行する処理の負荷に応じて動作周波数と電源電圧がダイナミックに制御される半導体装置である。この半導体装置は、ＳＲＡＭセルがアレイ状に配置されたメモリセルアレイ１１と、前記ＳＲＡＭセルの行毎にそれぞれ接続されたワード線ｗｌ_０〜ｗｌ_ｎ−１と、通常動作時に前記ワード線を１本ずつ選択し、低電圧動作時に互いに隣接しないワード線を多重選択するロウデコーダ１３と、選択したワード線を電源よりも低い電位に設定する負荷回路ＬＴ_０〜ＬＴ_ｎ−１と前記ロウデコーダ及び前記負荷回路を制御し、ワード線の選択及び前記負荷回路を切換制御するコントローラ１７とを具備する。【選択図】      図１
2008047190.tif 000002
【特許請求の範囲】
【請求項１】
実行する処理の負荷に応じて動作周波数と電源電圧がダイナミックに制御される半導体装置であって、
ＳＲＡＭセルがアレイ状に配置されたメモリセルアレイと、
前記メモリセルアレイ中のＳＲＡＭセルの行毎にそれぞれ接続されたワード線と、
高負荷での動作時に前記ワード線を１本ずつ選択し、低負荷での動作時に互いに離隔したワード線を多重選択するロウデコーダと、
前記多重選択したワード線のレベルを、電源よりも低い電位に設定する負荷回路と、
前記ロウデコーダ及び前記負荷回路を制御し、前記ワード線の選択動作、及び前記負荷回路によるワード線のレベルの設定を切換制御するコントローラと
を具備することを特徴とする半導体装置。
【請求項２】
前記ロウデコーダは、ロウアドレスの最上位ビットを縮退して２本のワード線を同時に駆動し、
１つのビット線対に異なる２つのＳＲＡＭセルから読み出し電流を供給して読み出しを行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コントローラで制御され、ロウアドレス信号をデコードするロウデコーダと、前記ロウデコーダから出力されるロウデコード信号が供給され、前記ワード線を選択的に駆動するワード線ドライバとを更に具備し、
前記負荷回路は、電流通路の一端が電源に接続され、前記ＳＲＡＭセル中の負荷ＰＭＯＳトランジスタと実質的に同じチャネル長、チャネル幅の第１のＰＭＯＳトランジスタと、電流通路の一端が前記第１のＰＭＯＳトランジスタの電流通路の他端及びゲートに共通接続され、電流通路の他端が電源に接続され、ゲートに前記コントローラの出力信号が供給される第２のＰＭＯＳトランジスタとを含み、
前記ワード線ドライバの電源端子に前記第１，第２のＰＭＯＳトランジスタの共通接続点が接続されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記コントローラで制御され、ロウアドレス信号をデコードするロウデコーダと、前記ロウデコーダから出力されるロウデコード信号が供給され、前記ワード線を選択的に駆動するワード線ドライバとを更に具備し、
前記負荷回路は、電流通路の一端が電源に接続され、前記ＳＲＡＭセル中の負荷ＰＭＯＳトランジスタと同じ閾値電圧を持つ第３のＰＭＯＳトランジスタと、電流通路の一端が前記第３のＰＭＯＳトランジスタの電流通路の他端及びゲートに共通接続され、電流通路の他端が電源に接続され、ゲートに前記コントローラの出力信号が供給される第４のＰＭＯＳトランジスタとを含み、
前記ワード線ドライバの電源端子に前記第３，第４のＰＭＯＳトランジスタの共通接続点が接続されることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
低負荷での動作時に、前記ＳＲＡＭセル中の負荷ＰＭＯＳトランジスタが形成されるｎウェル領域に電源電圧よりも高いバイアス電圧を印加して負荷ＰＭＯＳトランジスタにバックゲートバイアスを与えることにより閾値電圧を上昇させ、前記ＳＲＡＭセル中の駆動ＮＭＯＳトランジスタ及び転送ＮＭＯＳトランジスタが形成されるｐウェル領域に接地電位よりも低いバイアス電圧を印加してバックゲートバイアスを与えることによって閾値電圧を上昇させることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実行する処理の仕事量（負荷）に応じて動作周波数と電源電圧がダイナミックに制御される半導体装置に関し、例えば携帯機器に使用され、キャッシュ用のＳＲＡＭが搭載されたＬＳＩに適用されるものである。
【背景技術】
【０００２】
携帯機器等に使用されるＬＳＩでは、消費電力を抑制するために、実行する処理の負荷に応じて動作周波数（クロック）や電源電圧をダイナミックに制御する手法が採用されている。高負荷の処理を実行する場合には、電源電圧を高く且つ動作周波数を上げて大電力で高速に対応する。これに対し、低負荷の処理を実行する場合には、電源電圧を低く且つ動作周波数を下げることで消費電力を抑える。このような手法を採用するＬＳＩの低消費電力化には、低負荷時に極力、動作電圧を低くすることが重要である。
【０００３】
しかしながら、ＬＳＩ中でキャッシュ用のメモリ素子として多用されているＳＲＡＭは、デバイスのスケーリングの進展に伴って低電圧動作が困難になっている。
【０００４】
６トランジスタ型のＳＲＡＭセルは、例えば特許文献１に示されているように、一対の負荷ＰＭＯＳトランジスタ、一対の駆動ＮＭＯＳトランジスタ及び一対の転送ＮＭＯＳトランジスタから構成されている。負荷ＰＭＯＳトランジスタの一方と駆動ＮＭＯＳトランジスタの一方でＣＭＯＳインバータが構成され、同様に負荷ＰＭＯＳトランジスタの他方と駆動ＮＭＯＳトランジスタの他方でＣＭＯＳインバータが形成され、これら２つのＣＭＯＳインバータの入力端と出力端とが互いに接続されてデータを記憶するためのフリップフロップが構成される。このフリップフロップの記憶ノードとビット線対間には、上記一対の転送ＮＭＯＳトランジスタがそれぞれ接続され、これら転送ＮＭＯＳトランジスタのゲートにはワード線が接続されてセルが選択されるようになっている。
【０００５】
セルの非選択時にはワード線がロウレベルであり、一対の転送ＮＭＯＳトランジスタは非導通状態になり、記憶ノードの一方は電源電圧ＶＤＤ、他方は接地電位ＶＳＳを保持する。一方、セルの選択時にはワード線がハイレベルとなり、一対の転送ＮＭＯＳトランジスタが導通して上記記憶ノードの電位に応じてビット線対の電位が変化する。このビット線対の電位変化をセンスアンプで増幅して記憶データを読み出す。
【０００６】
この際、ビット線対は、通常、電源電圧ＶＤＤにプリチャージされるので、記憶ノードのうちロウレベル（接地電位ＶＳＳ）にある側が転送ＮＭＯＳトランジスタを介して若干プルアップされる。この時、記憶ノードのレベルの変動（上昇）が大きく、フリップフロップの閾値電圧を超えるとこのフリップフロップが反転し、記憶データが破壊されてしまう。
【０００７】
記憶ノードのレベルがどの程度上昇するかは、駆動ＮＭＯＳトランジスタによるプルダウン能力と、転送ＮＭＯＳトランジスタによるプルアップ能力との比によって決まる。このため、セルを安定化させるためには、駆動ＮＭＯＳトランジスタと転送ＮＭＯＳトランジスタのβ比を大きく設定することが重要である。
【０００８】
ところで、スケーリングによる各素子の微細化に伴い、素子毎の特性ばらつきが大きな問題になっている。このような特性ばらつきが発生してもデータ破壊が起こらないようにするためには、十分なβ比の確保が必要である。動作電圧を下げていくと、相対的に特性ばらつきの影響が大きくなる。このため、低電圧下でセルを安定動作させるためにもβ比を十分に大きくしておく必要がある。
【０００９】
しかしながら、β比を大きくするためにＳＲＡＭセルにおける駆動ＮＭＯＳトランジスタのサイズ（チャネル長とチャネル幅）を大きくするとパターン占有面積が増加する。近年では、ＬＳＩの高機能化に伴ってチップに占めるキャッシュ用ＳＲＡＭの割合が益々大きくなっており、セル面積の増加はチップサイズに大きく影響してしまう。チップサイズを小さくするためにはＳＲＡＭセルは極力小さくしなければならず、十分なβ比を確保することが困難となる。そのため、ＳＲＡＭ部の動作電圧を下げることができず、低負荷時の消費電力を十分に抑制できないという問題が生じている。
【特許文献１】特開２００６−０７３０６５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ＳＲＡＭのセル電流を確保しつつ低電圧化が図れ、消費電力を抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様によると、実行する処理の負荷に応じて動作周波数と電源電圧がダイナミックに制御される半導体装置であって、ＳＲＡＭセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイ中のＳＲＡＭセルの行毎にそれぞれ接続されたワード線と、高負荷での動作時に前記ワード線を１本ずつ選択し、低負荷での動作時に互いに離隔したワード線を多重選択するロウデコーダと、前記多重選択したワード線のレベルを、電源よりも低い電位に設定する負荷回路と、前記ロウデコーダ及び前記負荷回路を制御し、前記ワード線の選択動作、及び前記負荷回路によるワード線のレベルの設定を切換制御するコントローラとを具備する半導体装置が提供される。
【発明の効果】
【００１２】
本発明によれば、ＳＲＡＭのセル電流を確保しつつ低電圧化が図れ、消費電力を抑制できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置について説明するためのもので、キャッシュ用ＳＲＡＭのメモリセルアレイとその周辺の構成を抽出して概略的に示す回路図である。このキャッシュ用ＳＲＡＭは、実行する処理の負荷に応じて動作周波数と電源電圧がダイナミックに制御されるＬＳＩに搭載されている。
【００１４】
メモリセルアレイ１１には、メモリセル（ＳＲＡＭセル）ＭＣがｎ行×ｍ列のアレイ状に配置されている。各メモリセルＭＣは、行毎にワード線ｗｌ_０〜ｗｌ_ｎ−１に接続され、且つ列毎にビット線対ｂｌ_０，／ｂｌ_０〜ｂｌ_ｍ−１，／ｂｌ_ｍ−１に接続される。
【００１５】
上記各ビット線対ｂｌ_０，／ｂｌ_０〜ｂｌ_ｍ−１，／ｂｌ_ｍ−１の一端と電源ＶＤＤ間にはそれぞれ、これらのビット線対をプリチャージするためのＰＭＯＳトランジスタｐｂｌ_０，／ｐｂｌ_０〜ｐｂｌ_ｍ−１，／ｐｂｌ_ｍ−１の電流通路が接続される。上記各々のビット線対ｂｌ_０，／ｂｌ_０間〜ｂｌ_ｍ−１，／ｂｌ_ｍ−１間にはそれぞれ、各ビット線対のイコライズ用のＰＭＯＳトランジスタｅｂｌ_０〜ｅｂｌ_ｍ−１の電流通路が接続される。
【００１６】
また、上記ワード線ｗｌ_０〜ｗｌ_ｎ−１の一端にはそれぞれ、ワード線ドライバ１２_０〜１２_ｎ−１の出力端が接続されて駆動される。これらワード線ドライバ１２_０〜１２_ｎ−１の入力端には、ロウデコーダ（Row Decoder）１３の出力端が接続されてロウデコード信号が供給され、電源端子には電圧（ワード線電圧）ＶＷＬが印加されるようになっている。各ワード線ドライバ１２_０〜１２_ｎ−１の電源端子には、ＰＭＯＳトランジスタ（トランジスタスイッチ）１４の電流通路の一端が接続され、このＰＭＯＳトランジスタ１４の電流通路の他端は電源ＶＤＤに接続される。また、上記ＰＭＯＳトランジスタ１４の電流通路の一端には、ダイオード接続されたＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１の電流通路の一端とゲートがそれぞれ共通接続される。これらＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１の電流通路の他端はそれぞれ電源ＶＤＤに接続される。上記ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１は、メモリセルＭＣ中の負荷ＰＭＯＳトランジスタと実質的に同じサイズ（チャネル長、チャネル幅）で且つ同じ平面形状になっている。上記ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１は、メモリセルＭＣと連続したアレイ中で、最も端のカラム(ビット線対ｂｌ_０,／ｂｌ_０)に隣接して配置される。上記ＰＭＯＳトランジスタ１４と上記ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１は、多重選択したワード線のレベルを、電源ＶＤＤよりも低い電位に設定する負荷回路として働く。
【００１７】
上記各ビット線対ｂｌ_０，／ｂｌ_０〜ｂｌ_ｍ−１，／ｂｌ_ｍ−１の他端には、複数ビット線対を単位としてカラムデコーダ（Col.Dec）１５_０〜１５_ｑが接続されている。各カラムデコーダ１５_０〜１５_ｑで選択されたビット線対のデータはセンスアンプ（SA）１６_０〜１６_ｑで増幅され、読み出しデータＤ０〜Ｄｑとして出力される。
【００１８】
コントローラ（controller）１７には、低電圧動作を指示する信号ＬＯＷＶ、アドレス信号ＡＤＤ及び制御信号ＣＮＴが供給される。そして、これらの信号に基づいてロウデコーダ１３、カラムデコーダ１５_０〜１５_ｑ、プリチャージ用ＰＭＯＳトランジスタｐｂｌ_０，／ｐｂｌ_０〜ｐｂｌ_ｍ−１，／ｐｂｌ_ｍ−１、イコライズ用ＰＭＯＳトランジスタｅｂｌ_０〜ｅｂｌ_ｍ−１及びＰＭＯＳトランジスタ１４等が制御される。
【００１９】
図２は、上記図１に示した回路における各メモリセルＭＣの構成例を示している。各メモリセルＭＣは、負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２、駆動ＮＭＯＳトランジスタｄｖ１，ｄｖ２及び転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２から構成される６トランジスタ型である。
【００２０】
このメモリセルＭＣは、負荷ＰＭＯＳトランジスタｌｄ１と駆動ＮＭＯＳトランジスタｄｖ１からなる第１のＣＭＯＳインバータＩＮＶ１、及び負荷ＰＭＯＳトランジスタｌｄ２と駆動ＮＭＯＳトランジスタｄｖ２からなる第２のＣＭＯＳインバータＩＮＶ２の入力端と出力端が相互に接続されて構成されたフリップフロップを備える。このフリップフロップの記憶ノードｎ１，ｎ２とビット線対ＢＬ，／ＢＬ間には、上記転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２がそれぞれ接続され、これら転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２のゲートにはワード線ＷＬが接続されている。
【００２１】
図３は、上記図１に示した回路におけるコントローラ１７の一部とロウデコーダ１３の一部を抽出して具体的な構成例を示しており、ワード線を多重選択する論理回路部に着目している。コントローラ１７中には、信号ＬＯＷＶが供給されるインバータ２１、アドレス信号ＡＤＤにおけるロウアドレスの最上位ビットＡＸ（ＭＳＢ）から最下位ビットＡＸ（ＬＳＢ）の信号が供給されるインバータ２２_０〜２２_ｒ、同時に２本のワード線を選択するためのナンドゲート２３，２４、及びドライバとして働くインバータ２５，２６等が含まれている。
【００２２】
上記ナンドゲート２３の一方の入力端には、アドレス信号ＡＤＤの最上位ビットＡＸ（ＭＳＢ）がインバータ２２_０を介して供給され、他方の入力端には信号ＬＯＷＶがインバータ２１を介して供給される。また、ナンドゲート２４の一方の入力端には、アドレス信号ＡＤＤの最上位ビットＡＸ（ＭＳＢ）が供給され、他方の入力端には信号ＬＯＷＶがインバータ２１を介して供給される。
【００２３】
ロウデコーダ１３は、ワード線ｗｌ_０〜ｗｌ_ｎ−１毎に設けられたナンドゲート２７_０〜２７_ｎ−１とインバータ２８_０〜２８_ｎ−１を含んでいる。このロウデコーダ１３は、ロウアドレスの最上位ビットを縮退して２本のワード線を同時に駆動し、１つのビット線対に異なる２つのＳＲＡＭセルから読み出し電流を供給するように構成されている。例えば、上記ナンドゲート２７_０，２７_ｎ／２によりワード線ｗｌ_０とワード線ｗｌ_ｎ／２を同時に選択する。また、上記ナンドゲート２７_１，２７_ｎ／２＋１によりワード線ｗｌ_１とワード線ｗｌ_ｎ／２＋１を同時に選択する。以下同様に、上記ナンドゲート２７_ｎ／２−２，２７_ｎ−２によりワード線ｗｌ_ｎ／２−２とワード線ｗｌ_ｎ−２を同時に選択し、上記ナンドゲート２７_ｎ／２−１，２７_ｎ−１によりワード線ｗｌ_ｎ／２−１とワード線ｗｌ_ｎ−１を同時に選択するようになっている。
【００２４】
次に、本第１の実施形態に係る半導体装置におけるＳＲＡＭ部の概略動作を説明する。低負荷の処理を実行するために、低電圧動作を指示する信号ＬＯＷＶがハイレベルとなると、コントローラ１７によりＰＭＯＳトランジスタ１４を非導通状態にし、ワード線ドライバ１２_０〜１２_ｎ−１の電源端子に印加する電圧ＶＷＬを低下させて、セル選択時のワード線ｗｌ_０〜ｗｌ_ｎ−１の駆動レベルを電源ＶＤＤよりも低くする。この時の選択ワード線を駆動する電位は、例えば選択ワード線が１本で且つ選択ワード線の電位がセルに供給される電源電位と等しい場合と動作速度が同程度となるように設定する。
【００２５】
本例では、ダイオード接続された負荷ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１によって、選択ワード線ｗｌ_０〜ｗｌ_ｎ−１の電位は「ＶＷＬ−｜Ｖｔｈｐ｜」のレベルでクランプされる。但し、｜Ｖｔｈｐ｜はＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１の閾値電圧の絶対値である。
【００２６】
このように、選択されたワード線ｗｌ_０〜ｗｌ_ｎ−１のレベルが下がると、転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２の電流駆動力が下がるため、β比を大きくしたのと同様にセルの安定性を増大させることができる。
【００２７】
なお、選択ワード線ｗｌ_０〜ｗｌ_ｎ−１のレベルを下げるとセルの安定性は増加するものの、記憶ノードｎ１，ｎ２から転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２を介して読み出す電流（セル電流）が低下するためデータの読み出し速度は低下する。しかし、ワード線を二重に選択することで１つのビット線対に２つのセルから読み出し電流が供給され、セル電流が２倍となるのでデータの読み出し速度低下を防ぐことができる。
【００２８】
すなわち、信号ＬＯＷＶがハイレベルとなると、ナンドゲート２３，２４によりロウアドレスの最上位ビット（ＭＳＢ）が縮退し、２本のワード線が同時に活性化される。通常は図３に示したようにアドレスの進行順にワード線が並んでいるので、このようにＭＳＢを縮退することによって、例えばアレイ最端部のワード線ｗｌ_０と同時にアレイ中央部のワード線ｗｌ_ｎ／２が選択されるようになる。
【００２９】
センスアンプ１６_０〜１６_ｑから遠い側のワード線ｗｌ_ｎ−１，ｗｌ_ｎ−２，…が選択された場合には、ビット線ｂｌ_０，／ｂｌ_０〜ｂｌ_ｍ−１，／ｂｌ_ｍ−１の配線抵抗の影響が最も大きくなるため読み出し速度には最悪のケースとなるが、上記のようにロウアドレスのＭＳＢを縮退することで同時選択ワード線のうちの一方は必ずアレイの中央よりもセンスアンプ１６_０〜１６_ｑに近い側に位置するようになる。
【００３０】
これによって、メモリセルからの読み出し電流が２倍になる効果に加えて、最悪のビット線遅延を緩和する効果も得られる。もちろん、ワード線を二重選択すると、１ビットの記憶に２セルを使用することになるため記憶容量は半分となるが、一般に低負荷の処理実行時には高負荷時ほど大きな記憶容量を必要としないので容量が縮小しても大きな問題にはならない。
【００３１】
図４は、選択ワード線のレベルを下げた場合のスタティックノイズマージン（ＳＮＭ）とセル電流の変化の例を示した特性図である。ＳＮＭとは、ＳＲＡＭセルを構成するインバータ対ＩＮＶ１，ＩＮＶ２の入出力特性において、図５に破線で示すように２つの入出力特性曲線に内接する最大の正方形の大きさで定義される量であり、セルの安定度の指標である。
【００３２】
図４に示すように、電源電圧ＶＤＤからの電圧降下量ΔＶ（＝ＶＤＤ−Ｖｗｌ）を大きくするに従いＳＮＭは増加するが、ΔＶの増大に伴ってセル電流Ｉcellは低下する。従来のＳＮＭとセル電流は、ΔＶ＝０Ｖ、１セル／ビット構成（破線参照）のものに相当する。一方、本実施形態では、ΔＶが１８０ｍＶ程度、２セル／ビット構成（一点鎖線参照）とすることにより、従来と同等のセル電流を維持しつつＳＮＭを約１．５倍に増加させることができる。
【００３３】
次に、本第１の実施形態のＳＲＡＭにおけるワード線の駆動レベルの制御方法について詳しく説明する。図１に示したように、ワード線ドライバ１２_０〜１２_ｎ−１の電源端子には、ＰＭＯＳトランジスタ１４及びダイオード接続した複数の負荷ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１が接続されている。高負荷で動作する通常動作時（ＬＯＷＶ＝Ｌ）には、ＰＭＯＳトランジスタ１４が導通し、ワード線電圧ＶＷＬは電源電圧ＶＤＤと等しくなる。
【００３４】
これに対し、低負荷で動作する低電圧動作時（ＬＯＷＶ＝Ｈ）には、ＰＭＯＳトランジスタ１４が非導通となり、ワード線電圧ＶＷＬは電源電圧ＶＤＤよりも下がり、負荷ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１により電源電圧ＶＤＤからこれらの負荷ＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１の閾値電圧の絶対値｜Ｖｔｈｐ｜だけ低下したレベルでクランプされる。このような構成とすることで、低電圧動作時に選択ワード線のレベルを電源電圧ＶＤＤよりも下げることができる。図１ではｎ個のＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１を並列に接続する例を示しているが、ＰＭＯＳトランジスタの並列接続数を変えることで低電圧動作時の選択ワード線のレベルを所望の値に設定するが可能である。
【００３５】
更に、図６に示すように、選択ワード線のレベルをＳＲＡＭセルの負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２の閾値電圧を反映した値に設定することでＳＮＭと書き込み動作マージンを向上できる。すなわち、製造上のばらつきでＳＲＡＭセルの負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２の閾値電圧の絶対値｜Ｖｔｈｐ｜が高くなるとＳＮＭは低下してしまう。しかし、この場合には、ダイオード接続されたＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１の閾値電圧の絶対値｜Ｖｔｈｐ｜も高くなるので、選択ワード線のレベルはより下がる方向となり、ＳＮＭを増加させるように作用する。
【００３６】
一方、製造上のばらつきでセルの負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２の閾値電圧の絶対値｜Ｖｔｈｐ｜が低くなった場合には、書き込み動作のマージンが減少してしまう。書き込み動作のマージンは、転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２によるプルダウンと負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２によるプルアップの比により決まる。負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２の閾値電圧の絶対値｜Ｖｔｈｐ｜が低くなると、転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２により記憶ノードＮ１，ｎ２が十分にプルダウンできなくなるためである。しかし、この場合には、ダイオード接続されたＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１の閾値電圧の絶対値｜Ｖｔｈｐ｜が低くなるので、選択ワード線のレベルを上昇させ、転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２の駆動力を上げ、書き込みマージンが増加するように作用する。
【００３７】
このように、選択ワード線をＳＲＡＭセルの負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２の閾値電圧の絶対値｜Ｖｔｈｐ｜を反映したレベルに設定することで、｜Ｖｔｈｐ｜が低い場合はＳＮＭ重視、｜Ｖｔｈｐ｜が高い場合は書き込みマージン重視の設定とすることが可能となり、より低電圧化が可能となる。
【００３８】
図７は、上述したＳＲＡＭをキャッシュ用に搭載したＬＳＩの概略的な構成例を示している。一般に、チップ３１中のキャッシュメモリは、比較的小容量のＬ１キャッシュＳＲＡＭ３２−１〜３２−４と、比較的大容量のＬ２キャッシュＳＲＡＭ３３で構成される。上記Ｌ１キャッシュＳＲＡＭ３２−１〜３２−４は占有面積が小さく、Ｌ２キャッシュＳＲＡＭ３３は占有面積が大きい。よって、Ｌ１キャッシュＳＲＡＭ３２−１〜３２−４のセルサイズは大きくてもチップサイズへの影響は小さいが、Ｌ２キャッシュＳＲＡＭ３３のセルサイズはチップサイズへの影響が大きいため、極力小さいセルを使用することが望ましい。
【００３９】
そこで、チップ３１中のＬ１キャッシュＳＲＡＭ３２−１〜３２−４にはβ比を大きく確保したサイズの大きいＳＲＡＭセルを使用することで低電圧化する。一方、Ｌ２キャッシュＳＲＡＭ３３にはβ比が小さくサイズの小さいＳＲＡＭセルを使用し、低電圧動作時には上述のように低電圧動作を指示する信号ＬＯＷＶを供給して制御する。
【００４０】
このように、１つのチップ３１中において、比較的小容量のＬ１キャッシュＳＲＡＭ３２−１〜３２−４と、比較的大容量のＬ２キャッシュＳＲＡＭ３３を適宜使い分けることにより、チップサイズの増大を抑えつつ消費電力を抑制できる。
【００４１】
従って、上記のような構成によれば、選択ワード線のレベルを電源電圧ＶＤＤよりも低くするので、転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２の電流駆動力が下がり、β比を大きくしたのと同様にセルの安定性を増すことができる。しかも、２本のワード線を同時に活性化して２つのセルから同時にデータを読み出すので、読み出し電流を確保できる。これによって、セル電流を確保しつつ低電圧化が図れ、消費電力を抑制できる。
【００４２】
（変形例）
なお、上記図３に示した回路では、同時に選択するワード線のうちの一方は必ずアレイ中央よりもセンスアンプ１６_０〜１６_ｑに近い側に位置するようにした。しかしながら、図８に示すように、ワード線ｗｌ_０〜ｗｌ_ｎ−１をアドレス選択の進行がアレイ中央に向かって折り返すように配置しても良い。図８に示す回路部は、基本的には図３に示した回路と同様であり、ワード線ｗｌ_０〜ｗｌ_ｎ−１の配置に合わせてナンドゲート２７_０〜２７_ｎ−１とインバータ２８_０〜２８_ｎ−１の配置が異なるだけであるので、対応する部分に同じ符号を付してその詳細な説明は省略する。
【００４３】
図８に示す回路構成の場合には、ＭＳＢの縮退によって、例えばアレイ最近部のワード線ｗｌ_０と同時にアレイ最遠部のワード線ｗｌ_ｎ／２が選択されるようになる。そして、アドレス選択の信号がアレイ中央に向かって折り返すように行われる。これによって、ビット線対の端から同時に選択される２本のワード線までの距離の平均がビット線長の半分になり、同時に選択されるワード線のアレイの位置を平均化できるため、最悪のビット線遅延の緩和効果は図３の回路よりも大きくなる。
【００４４】
［第２の実施形態］
上記第１の実施形態では、選択ワード線のレベルを下げることでＳＮＭを増加させたが、選択ワード線のレベルを下げると書き込みマージンが低下する。これは、書き込み動作のマージンが転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２による記憶ノードｎ１，ｎ２のプルダウンと負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２による記憶ノードｎ１，ｎ２のプルアップの比により決まり、選択ワード線のレベルを下げることで転送ＮＭＯＳトランジスタｘｆ１，ｘｆ２のプルダウン能力が低下するためである。
【００４５】
この問題に対処するため、本第２の実施形態に係る半導体装置では、メモリセルが形成されるｎウェル領域のバイアスを低電圧動作時でも下げないようにする。すなわち、低電圧動作時に電源電圧ＶＤＤのみを下げ、図９に示すように負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２が形成されるｎウェル領域に電源電圧ＶＤＤよりも高いバイアス電圧ＶＢＰを与える。これによって、負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２には「ＶＢＰ−ＶＤＤ」のバックゲートバイアスがかかることになる。この結果、負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２の閾値電圧が上昇し、書き込みマージンを増加できる。
【００４６】
また、上記第１の実施形態では、選択ワード線のレベルを下げることでＳＮＭを増加させたが、セルのｐウェル領域に接地電位ＶＳＳよりも低いバイアス電圧ＶＢＮを与え、ｐウェル領域からＮＭＯＳトランジスタｘｆ１，ｘｆ２，ｄｖ１，ｄｖ２にバックゲートバイアスをかけることによってもＳＮＭを増加させることができる。バックゲートバイアスを印加すると、セルのＮＭＯＳトランジスタｘｆ１，ｘｆ２，ｄｖ１，ｄｖ２の閾値電圧が上昇するため、セル電流は減少することになる。しかし、ワード線を多重選択することでセル電流を増加させて動作速度の低下を防ぐことができる。
【００４７】
［第３の実施形態］
図１０は、本発明の第３の実施形態に係る半導体装置について説明するためのもので、キャッシュ用ＳＲＡＭのメモリセルアレイとその周辺の構成を抽出して概略的に示す回路図である。このキャッシュ用ＳＲＡＭは、実行する処理の負荷に応じて動作周波数と電源電圧がダイナミックに制御されるＬＳＩに搭載されている。
【００４８】
上記第１の実施形態では、選択ワード線のレベルの制御に、ＳＲＡＭセル中の負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２と同じサイズ（チャネル長、チャネル幅）で同じ平面形状のＰＭＯＳトランジスタをダイオード接続して各ワード線に接続した。しかしながら、図１０に示すように、ＳＲＡＭセルの負荷ＰＭＯＳトランジスタｌｄ１，ｌｄ２と略同じ閾値電圧を持ったＰＭＯＳトランジスタ１８を設けてもよい。
【００４９】
このＰＭＯＳトランジスタ１８は、電流通路の一端が電源ＶＤＤに接続され、電流通路の他端とゲートがワード線ドライバ１２_０〜１２_ｎ−１の電源端子と、ＰＭＯＳトランジスタ１４の電流通路の一端に接続されている。上記ＰＭＯＳトランジスタ１４と１８は、多重選択したワード線のレベルを、電源よりも低い電位に設定するための負荷回路として働く。
【００５０】
このような構成であっても、上記第１，第２の実施形態と同様な作用効果が得られる。しかも、１個のＰＭＯＳトランジスタ１８で選択ワード線のレベルを設定できるので、ワード線毎にＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１を設ける場合に比べてパターン占有面積を削減できる。
【００５１】
［第４の実施形態］
図１１は、本発明の第４の実施形態に係る半導体装置について説明するためのもので、キャッシュ用ＳＲＡＭのメモリセルアレイとその周辺の構成を抽出して概略的に示す回路図である。このキャッシュ用ＳＲＡＭは、実行する処理の負荷に応じて動作周波数と電源電圧がダイナミックに制御されるＬＳＩに搭載されている。
【００５２】
上述した各実施形態では、ダイオード接続したＰＭＯＳトランジスタＬＴ_０〜ＬＴ_ｎ−１やＰＭＯＳトランジスタ１８を用いて電圧ＶＷＬを生成したが、本第４の実施形態ではＳＲＡＭの外部からワード線電圧ＶＷＬを供給している。すなわち、多重選択したワード線のレベルを電源よりも低い電位に設定するための負荷回路を、ＬＳＩの外部に設けている。あるいは、ＬＳＩ内部のＳＲＡＭ部位外の部分に設け、ワード線電圧ＶＷＬを与えている。
【００５３】
このような構成であっても、上記第１乃至第３の実施形態と同様な作用効果が得られるのはもちろんである。
【００５４】
なお、上述した第１乃至第４の実施形態では、２本のワード線を同時に選択する場合を例にとって説明したが、ＳＲＡＭセルを構成するトランジスタの動作電圧以下にならなければ３本以上のワード線を多重選択しても良い。
【００５５】
また、製品のスペックに余裕がありスピードの低下が許容できる場合には、ワード線を多重選択せずに１本だけ選択しても構わない。
【００５６】
更に、本発明を拡張し、製品のマージンが低いときに、製品毎にワード線のレベルを下げて使うことも本発明の思想に含まれる。
【００５７】
以上説明したように、本実施形態に係るような、動作周波数と電源電圧がダイナミックに制御されるＬＳＩに搭載される大容量ＳＲＡＭによれば、低電圧動作時には選択ワード線のレベルをＳＲＡＭセル中の負荷ＰＭＯＳトランジスタの閾値電圧に応じて電源電圧よりも低くし、且つワード線を二重選択（２セル／ビット）することで、通常（１セル／ビット）と同等のセル電流を確保しつつβレシオを２倍にできる。
【００５８】
これによって、セル電流を確保しつつ低電圧化が図れ、消費電力を抑制できる。
【００５９】
以上第１乃至第４の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係る半導体装置について説明するためのもので、キャッシュ用ＳＲＡＭのメモリセルアレイとその周辺の構成を抽出して概略的に示す回路図。
【図２】図１に示した回路における各メモリセルの構成例を示す回路図。
【図３】図１に示した回路におけるコントローラの一部とロウデコーダの一部を抽出して具体的な構成例を示す回路図。
【図４】選択ワード線のレベルを下げた場合のスタティックノイズマージンとセル電流の変化の例を示す特性図。
【図５】スタティックノイズマージンについて説明するためのもので、ＳＲＡＭセルを構成するインバータ対の入出力特性を示す特性図。
【図６】選択ワード線のレベルとセルの負荷ＰＭＯＳトランジスタの閾値電圧との関係を示す図。
【図７】ＳＲＡＭをキャッシュ用に搭載したＬＳＩの構成例を示すブロック図。
【図８】図１に示した回路におけるコントローラの一部とロウデコーダの一部を抽出して具体的な他の構成例を示す回路図。
【図９】本発明の第２の実施形態に係る半導体装置について説明するためのもので、メモリセルの構成例を示す回路図。
【図１０】本発明の第３の実施形態に係る半導体装置について説明するためのもので、キャッシュ用ＳＲＡＭのメモリセルアレイとその周辺の構成を抽出して概略的に示す回路図。
【図１１】本発明の第４の実施形態に係る半導体装置について説明するためのもので、キャッシュ用ＳＲＡＭのメモリセルアレイとその周辺の構成を抽出して概略的に示す回路図。
【符号の説明】
【００６１】
１１…メモリセルアレイ、１２_０〜１２_ｎ−１…ワード線ドライバ、１３…ロウデコーダ、１４…ＰＭＯＳトランジスタ（トランジスタスイッチ）、１５_０〜１５_ｑ…カラムデコーダ、１６_０〜１６_ｑ…センスアンプ、１７…コントローラ、１８…ＰＭＯＳトランジスタ、３２−１〜３２−４…小容量Ｌ１キャッシュＳＲＡＭ、３３…大容量Ｌ２キャッシュＳＲＡＭ、ＭＣ…メモリセル、ｗｌ_０〜ｗｌ_ｎ−１…ワード線、ｂｌ_０，／ｂｌ_０〜ｂｌ_ｍ−１，／ｂｌ_ｍ−１…ビット線対、ＬＴ_０〜ＬＴ_ｎ−１…ダイオード接続されたＰＭＯＳトランジスタ、ＬＯＷＶ…低電圧動作を指示する信号、ＡＤＤ…アドレス信号、ＣＮＴ…制御信号、Ｄ０〜Ｄｑ…読み出しデータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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