(57)【要約】【課題】全ての回路をＣＭＯＳで形成でき、従来例に比較しプロセスを簡易化しチップサイズを縮小できる加算器を提供する。【解決手段】本発明の加算器は、入力電圧に対応した電流を流す第1及び第2ＶＩコンバータと、第1及び第2ＶＩコンバータの出力端子に、一端が共通に接続され、他端が接地され、抵抗値が調整可能な電流加算抵抗とを有し、第1ＶＩコンバータ及び第2ＶＩコンバータが、基準電流を生成する前段ＶＩコンバータと、入力電圧に対応した電流を生成する後段ＶＩコンバータと、リファレンス側の第1の端子に前段ＶＩインバータが接続され、第1の端子に対応する電流を流す第1の出力端子に後段ＶＩインバータを接続した第1カレントミラー回路と、リファレンス側の第2端子に第1の出力端子が接続され、第2端子に流れる電流に対応し第2出力端子からの電流比を調整可能な第2カレントミラー回路とからなり電流加算抵抗の一端の電圧を加算電圧として出力する。【選択図】図４
2008206237.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数の電圧をＶＩ変換し、得られた電流を加算し、ＩＶ変換して加算結果として出力する加算器であって、
第１の入力電圧の電圧値に対応した第１の電流を流す第１のＶＩコンバータと、
第２の入力電圧の電圧値に対応した第２の電流を流す第２のＶＩコンバータと、
前記第１及び第２のＶＩコンバータの出力端子に、一端が共通に接続され、他端が接地され、抵抗値を調整可能に構成されている電流加算抵抗と
を有し、
前記第１のＶＩコンバータ及び第２のＶＩコンバータが
基準電流を生成する前段サブＶＩコンバータと、
入力電圧に対応した電流を生成する後段ＶＩコンバータと、
リファレンス側の第１の端子に前記前段ＶＩインバータが接続され、第１の端子に対応する電流が流れる第１の出力端子に後段ＶＩインバータが接続された第１のカレントミラー回路と、
リファレンス側の第２の端子に前記第１の出力端子が接続され、該第２の端子に流れる電流に対応し、第２の出力端子から流す電流の比を調整可能な第２のカレントミラー回路と
から構成され、
前記第１及び第２の電流が流れることにより、前記電流加算抵抗の一端に発生する電圧を、第１の入力電圧と第２の入力電圧の加算結果の加算電圧として出力することを特徴とする加算器。
【請求項２】
前記第１のＶＩコンバータ及び第２のＶＩコンバータのいずれかの前記第２の端子の電圧を検出する検出回路を有していることを特徴とする請求項１記載の加算器。
【請求項３】
前記第１のＶＩコンバータ及び第２のＶＩコンバータにおいて、
前記前段ＶＩコンバータが
第１の定電流源がソースに接続され、ゲート及びドレインが接地された第１のＰチャネルトランジスタと、
ゲートが該第１のＰチャネルトランジスタのソースに接続され、ソースが抵抗を介して接地された第１のＮチャネルトランジスタと
から構成され、
前記後段ＶＩインバータが
第２の定電流源がソースに接続され、ゲートに前記入力電圧が印加され、ドレインが接地された第２のＰチャネルトランジスタと、
ゲートが該第２のＰチャネルトランジスタのソースに接続され、ソースが抵抗を介して接地された第２のＮチャネルトランジスタと
から構成され、
第１のカレントミラー回路が
ソースが電源に接続され、ゲートとドレインが前記第１のＮチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタと、
ソースが電源に接続されゲートが前記第３のＰチャネルトランジスタのゲートに接続され、ドレインが前記第２のＮチャネルトランジスタのドレインに接続された第４のＰチャネルトランジスタと
から構成され、
前記第２のカレントミラー回路が
ソースが電源に接続され、ゲートとドレインが前記第２のＮチャネルトランジスタのドレインに接続された第５のＰチャネルトランジスタと、
ソースが電源に接続され、ゲートが前記第５のＰチャネルトランジスタのゲートに接続され、ドレインが前記調整抵抗の一端に接続され、電流量が調整可能な第６のＰチャネルトランジスタと
から構成されていることを特徴とする請求項１または請求項２に記載の加算器。
【請求項４】
前記検出回路が、ソースが電源に接続され、ゲートが前記第６のＰチャネルトランジスタのゲートに接続され、ソースが抵抗を介して接地されている第７のＰチャネルトランジスタから構成されていることを特徴とする請求項２または請求項３に記載の加算器。
【請求項５】
電流モード型スイッチングレギュレータにおいて、
スロープ補償の補償ランプ波形を出力するスロープ補償回路と、
負荷に供給される電流を検出し、この電流に対応するセンス電圧を生成するカレント検出回路と、
前記補償ランプ波形の電圧とセンス電圧とを加算してスロープ補正した補償センス電圧を生成する加算器と、
該補償センス電圧により、出力電圧の制御を行う出力電圧制御回路と
を有し、
前記加算器として、請求項１から請求項４のいずれかに記載された加算器を用いることを特徴とする電流モード型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流の入力電源を用いて、出力電圧及び出力電流の検出値に基づき、出力電圧を制御する電流モードスイッチングレギュレータ及びそれに用いる加算器に関する。
【背景技術】
【０００２】
電流モード降圧型スイッチングレギュレータとしては、図６に示す構成の回路が用いられている（例えば、特許文献１参照）。
この回路において、スイッチ１０７がオンすることにより、電源からコイル１０８に電流が流れ、入力電圧Ｖiが、電気エネルギ（すなわち、電荷）としてコイル１０８に蓄積されるとともに出力コンデンサ１１２に蓄積される。また、スイッチ１０７がオフすることにより、出力コンデンサ１１２に蓄積された電気エネルギが負荷を介して放電される。
したがって、図６の電流モード降圧型スイッチングレギュレータは、コイル１０８に対して蓄積された電気エネルギが、出力コンデンサ１１２により平均化（積分）された電圧が負荷に供給される。
【０００３】
エラーアンプ１０１は、反転入力端子に対して、抵抗１１０及び抵抗１１１にて出力電圧を分圧した検出電圧が入力され、非反転入力端子に対して、基準電圧源１００から出力される基準電圧Ｖrefが入力され、上記検出電圧と基準電圧Ｖrefとの差を増幅し、増幅された結果を検出増幅電圧としてコンパレータ１０５の反転入力端子に出力する。
Ｉ／Ｖ回路１２１は、コイル１０８に流れる電流を検出し、この電流に対応する電圧を生成し、加算器１０３の一方の入力端子へ出力する。
Ｉ／Ｖ回路１２２は、負荷に流れる電流を検出し、この電流に対応する電圧を生成し、加算器１０３の他方の入力端子へ出力する。
【０００４】
加算器１０３は、一方の入力端子及び他方の入力端子各々から入力される電圧を加算し、双方を加算した結果を補償電圧として、コンパレータ１０５の非反転入力端子へ出力する。
すなわち、上記補償電圧は、負荷あるいはコイル１０８に直列に接続した検出器を用いて、各素子に流れる電流を検出し、負荷あるいはコイル１０８に流れる電流の電流値に比例した値を電圧値に変換して、加算器１０３により加算されたものである。
【０００５】
コンパレータ１０５は、反転入力端子に上記検出増幅電圧が入力され、非反転入力端子に補償電圧が入力され、検出増幅電圧及び補償電圧とを比較し、比較結果を制御信号として、ＳＲ−ラッチ１０６のリセット端子Ｒに出力する。このため、出力電圧が高くなるに従い、エラーアンプ１０１の出力する検出増幅電圧が上昇し、コンパレータ１０５は、検出増幅電圧が補償電圧を超えた場合、制御信号をＨレベルからＬレベルへ変化させる。また、コンパレータ１０５は、検出増幅電圧が補償電圧より低くなった場合、制御信号をＬレベルからＨレベルへ変化させる。
【０００６】
したがって、ＳＲ−ラッチ１０６は、セット端子に発振器１０４から、一定周期のクロック信号が入力され、セットされるとスイッチ信号をＨレベルとし、Ｈレベルの制御信号が入力されると出力をリセットして、スイッチ信号をＬレベルとする。スイッチ１０７は、入力されるスイッチ信号がＨレベルの状態にてオンし、Ｌレベルの状態にてオフする。
【特許文献１】特開２００２−２８１７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、電流モード降圧型スイッチングレギュレータは、出力電圧と出力電流との双方のフィードバック情報により、出力電圧を生成するため、スイッチ１０７のオン／オフ状態を制御するスイッチ信号のデューティを制御している。
しかしながら、従来例においては、加算器１０３及びこの加算器１０３に入力される補償ランプ波を生成するスロープ補償回路１０２を、ＣＭＯＳにより形成した場合、閾値電圧のバラツキにより、各回路におけるアンプのゲインがバラツキ、チップ毎に補償ランプ波及び加算器１０２の特性が異なりスイッチングレギュレータの特性が設計値に対して異なってしまう。
【０００８】
このため、従来においては、上述したゲインのばらつきを抑制し、補償ランプ波の電圧に対応した電流と、コイル１０８に流れる電流に対応したセンス電圧とを加算し、スロープ補償したセンス電圧を生成するため、バイポーラあるいは図７（特許文献１）に示すバイＣＭＯＳ（バイポーラとＣＭＯＳとの混在）を用いて、加算器１０３を構成している。
ところが、加算器１０３を含めた各回路をバイポーラやバイＣＭＯＳにて形成した場合、ＣＭＯＳに比較して、プロセスが煩雑となり、かつ微細化ができずチップサイズを縮小できないという欠点がある。
本発明は、このような事情に鑑みてなされたもので、全てＣＭＯＳ（Complemetary  Metal Oxide Semiconductor）で形成でき、従来例に比較して、プロセスを簡易化し、チップサイズを縮小することができる加算器を提供することを目的とする。  
【課題を解決するための手段】
【０００９】
本発明の加算器は、入力される複数の電圧をＶＩ変換し、得られた電流を加算し、ＩＶ変換して加算結果として出力する加算器であって（実施形態においては、電流モード型スイッチングレギュレータにおいて、コイルに流れるコイル電流の電流値に応じたセンス電圧と、スロープ補償に用いられる補償ランプ波形の電圧とを加算に用いられる加算器であって）  、第１の入力電圧の電圧値に対応した第１の電流を流す第１のＶＩコンバータと、第２の入力電圧の電圧値に対応した第２の電流を流す第２のＶＩコンバータと、前記第１及び第２のＶＩコンバータの出力端子に、一端が共通に接続され、他端が接地され、抵抗値を調整可能に構成されている電流加算抵抗とを有し、前記第１のＶＩコンバータ及び第２のＶＩコンバータが基準電流を生成する前段ＶＩコンバータ（本実施形態においては、前段ＶＩコンバータ６１または前段ＶＩコンバータ６３）と、入力電圧に対応した電流を生成する後段ＶＩコンバータ（本実施形態においては後段ＶＩコンバータ６２または後段ＶＩコンバータ６４）と、リファレンス側の第１の端子に前記前段ＶＩインバータが接続され、第１の端子（実施形態においてはＮチャネルトランジスタＭ４あるいはＭ２４のドレイン）に対応する電流が流れる第１の出力端子に後段ＶＩインバータが接続された第１のカレントミラー回路（本実施形態においては第１または第３のカレントミラー回路）と、リファレンス側の第２の端子（実施形態においてはＮチャネルトランジスタＭ７あるいはＭ２７のドレイン）に前記第１の出力端子が接続され、該第２の端子に流れる電流に対応し、第２の出力端子から流す電流の比を調整可能な第２のカレントミラー回路（本実施形態においては第２または第４のカレントミラー回路）とから構成され、前記第１及び第２の電流が流れることにより、前記電流加算抵抗の一端に発生する電圧を、第１の入力電圧と第２の入力電圧の加算結果の加算電圧として出力することを特徴とする。
【００１０】
本発明の加算器は、前記第１のＶＩコンバータ及び第２のＶＩコンバータのいずれかの前記第２の端子の電圧を検出する検出回路を有していることを特徴とする。
【００１１】
本発明の加算器は、前記第１のＶＩコンバータ及び第２のＶＩコンバータにおいて、前記前段ＶＩコンバータが第１の定電流源がソースに接続され、ゲート及びドレインが接地された第１のＰチャネルトランジスタ（本実施形態においてはＰチャネルトランジスタＭ３）と、ゲートが該第１のＰチャネルトランジスタのソースに接続され、ソースが抵抗を介して接地された第１のＮチャネルトランジスタ（本実施形態においてはＮチャネルトランジスタＭ４）とから構成され、前記後段ＶＩインバータが第２の定電流源がソースに接続され、ゲートに前記入力電圧が印加され、ドレインが接地された第２のＰチャネルトランジスタ（本実施形態においてはＰチャネルトランジスタＭ６）と、ゲートが該第２のＰチャネルトランジスタのソースに接続され、ソースが抵抗を介して接地された第２のＮチャネルトランジスタ（本実施形態においてはＮチャネルトランジスタＭ７）とから構成され、第１のカレントミラー回路がソースが電源に接続され、ゲートとドレインが前記第１のＮチャネルトランジスタのドレインに接続された第３のＰチャネルトランジスタ（本実施形態においてはＰチャネルトランジスタＭ５）と、ソースが電源に接続されゲートが前記第３のＰチャネルトランジスタのゲートに接続され、ドレインが前記第２のＮチャネルトランジスタのドレインに接続された第４のＰチャネルトランジスタ（本実施形態においてはＰチャネルトランジスタＭ８）とから構成され、前記第２のカレントミラー回路がソースが電源に接続され、ゲートとドレインが前記第２のＮチャネルトランジスタのドレインに接続された第５のＰチャネルトランジスタ（本実施形態においてはＰチャネルトランジスタＭ９）と、ソースが電源に接続され、ゲートが前記第５のＰチャネルトランジスタのゲートに接続され、ドレインが前記調整抵抗の一端に接続され、電流量が調整可能な第６のＰチャネルトランジスタ（本実施形態においてはＰチャネルトランジスタＭ１０）とから構成されていることを特徴とする。
【００１２】
本発明の加算器は、前記検出回路が、ソースが電源に接続され、ゲートが前記第６のＰチャネルトランジスタのゲートに接続され、ソースが抵抗を介して接地されている第７のＰチャネルトランジスタから構成されていることを特徴とする。
本発明の電流モード型スイッチングレギュレータは、スロープ補償の補償ランプ波形を出力するスロープ補償回路と、負荷に供給される電流を検出し、この電流に対応するセンス電圧を生成するカレント検出回路と、前記補償ランプ波形の電圧とセンス電圧とを加算してスロープ補正した補償センス電圧を生成する加算器と、該補償センス電圧により、出力電圧の制御を行う出力電圧制御回路とを有し、前記加算器として、上記いずれかに記載された加算器を用いることを特徴とする。
【発明の効果】
【００１３】
以上説明した構成を採用することにより、本発明によれば、 第１のＶＩコンバータ及び第２のＶＩコンバータにおける前段ＶＩコンバータ、後段ＶＩコンバータ、第１のカレントミラー回路、第２のカレントミラー回路を構成する各トランジスタがプロセスにおける閾値電圧のバラツキにより出力される加算結果がばらつく場合、調整抵抗及び／または調整可能な第２のカレントミラー回路において、電流量の調整を行うことにより、閾値電圧によるバラツキを抑制することが可能となり、従来の様にバイポーラやバイＣＭＯＳにて構成することなく、全トランジスタをＣＭＯＳ構成として形成することができ、電流モード型スイッチングレギュレータ半導体装置のプロセスを簡易化し、チップサイズを縮小することができ、製造コストを低下させることが可能である。
これにより、本発明によれば、上述した加算器を用いることにより、コイルに流れる電流に対応したセンス電圧と、補償ランプ波形の電圧とをチップ間のバラツキ無く加算することが可能となり、負荷に対応した出力電圧を高速かつ高い精度にて出力することができる電流モード型スイッチングレギュレータを安価に構成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態によるカレント検出回路５を用いた、電流モード降圧型スイッチングレギュレータ用半導体装置１を図面を参照して説明する。図１は同実施形態による電圧降下型スイッチングレギュレータの構成例を示すブロック図である。本願発明における最も特徴的な構成は、出力端子Ｐoutから出力される出力電圧Ｖoutを制御する電圧を生成するため、補償ランプ波の電圧とカレントセンス回路５の出力するセンス電圧とを加算する加算器７であり、詳細については詳述する。
この図において、本実施形態の電流モード降圧型スイッチングレギュレータは、電流モード降圧型スイッチングレギュレータ用半導体装置１と、電圧変換（本実施形態において降圧）に用いるコイルＬと、このコイルＬから出力される電圧を平滑する平滑用のコンデンサＣ２とから構成され、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐチャネルトランジスタ）Ｍ１がオンし、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎチャネルトランジスタ）Ｍ２がオフすることにより、端子Ｐinを介して電源Ｄ１から出力端子（ＣＯＮＴ端子）を介してコイルＬに電流が流れ、電源Ｄ１の電圧である入力電圧Ｖinが、電気エネルギ（すなわち、電荷）としてコイルＬに蓄積される。また、ＰチャネルトランジスタＭ１がオフし、ＮチャネルトランジスタＭ２がオンすることにより、コイルＬに蓄積された電気エネルギが放電される。電源Ｄ１の出力端子と接地点との間には、コンデンサＣ１が接続されている。
ＰチャネルトランジスタＭ１はソースが端子Ｐinに接続され、すなわち端子Ｐinを介して電源Ｄ１へソースが接続され、ＮチャネルトランジスタＭ２はソースが端子Ｐsに接続され、すなわち端子Ｐsを介して接地されている。他の過電圧保護回路１３，エラーアンプ３，スロープ補償回路４，カレントセンス回路５，ＰＷＭコンパレータ６，加算器７，発振器８，ＰＷＭ制御回路９及びオア回路１２の各回路は、端子Ｐinを介して電源Ｄ１と接続され、端子Ｐsを介して接地点と接続されている。
【００１５】
したがって、電流モード降圧型スイッチングレギュレータは、コイルＬに対して電気エネルギを蓄積する期間と放電する期間とで、出力端子Ｐoutから負荷に対して出力される出力電圧Ｖoutが調整され、コイルＬとコンデンサＣ２とにより平均化（積分）された出力電圧Ｖoutが負荷に供給される。
ＰチャネルトランジスタＭ１は、ドレインがＮチャネルトランジスタＭ２のドレインと、端子ＣＯＮＴにて接続（直列接続）され、コイルＬの一端がこの端子ＣＯＮＴに接続され、他端が負荷に（すなわち出力端子Ｐoutに）接続されている。また、ＰチャネルトランジスタＭ１はゲートがＰＷＭ制御回路９の端子ＱＢに接続され、ＮチャネルトランジスタＭ２はゲートがＰＷＭ制御回路９の端子Ｑに接続されている。
【００１６】
エラーアンプ３は、反転端子にコンデンサＣ２とコイルＬとの接続点である出力端子の電圧、すなわち出力電圧Ｖoutを抵抗Ｒ１及び抵抗Ｒ２（直列接続した分圧回路）により分圧した分圧電圧が入力され、非反転端子に基準電源Ｄ２が出力する基準電圧Ｖrefが入力され、上記分圧電圧と基準電圧Ｖrefとの差を増幅し、増幅された結果を検出電圧としてＰＷＭコンパレータ６の反転入力端子に出力する。また、出力電圧Ｖoutが入力される端子ＦＤと、抵抗Ｒ１及び抵抗Ｒ２の接続点との間に、出力電圧の変化を抵抗Ｒ１及び抵抗Ｒ２の接続点に対して位相制御用のコンデンサＣ３が介挿されている。
ここで、スイッチングレギュレータが出力する出力電圧Ｖoutにおいて、負荷に供給する電圧の目標値である目標電圧は、エラーアンプ３に接続された基準電圧源Ｄ２の基準電圧Ｖrefとして設定されている。すなわち、本実施形態においては、目標電圧の定義は、出力電圧の負荷に対して与える制御目標として設定されている電圧を示している。エラーアンプ３において、基準電圧は、すでに述べたように、分圧回路により出力電圧が分圧された分圧電圧と比較される電圧であり、出力電圧が目標電圧と一致したときにおける分圧電圧が設定される。したがって、この分圧回路にて出力電圧を分圧した分圧電圧が、上記基準電圧を超えた場合、出力電圧が目標電圧を超えたとしている。
【００１７】
スロープ補償回路４は、発振器８の発振するクロック信号の周波数の周期Ｔに同期して、鋸歯状の補償ランプ波（後に説明する傾きｍにより線形に順次変化する電圧波形）を発生し、加算器７の入力端子ａへ出力する。
カレントセンス回路５は、コイルＬに流れる電流の電流値を検出、すなわち負荷容量の変動に対応した電流変動を検出し、センス電圧（コイルに流れる電流値に対応している）Ｓ１を生成し、加算器７の入力端子ｂへ出力する。このセンス電圧は、上記スロープ補償回路４が出力する補償ランプ波の電圧によりスロープ補償（補正）されることとなる。
【００１８】
ここで、コイルＬに流れる電流の変化に対応して、出力電圧Ｖoutが変化するため、スロープ補償の補償ランプ波の電圧値に対し、コイルＬに流れる電流の電流変化に対応したセンス電圧を求め、後述するように、補償ランプ波に対してフィードバックすることにより、高い精度の制御が行える。
すなわち、コイルＬに流れる電流に対応させて、ＰチャネルトランジスタＭ１をオンする期間の調整を行う。したがって、コイルＬに流れる電流に対応したセンス電圧が、補償ランプ波の電圧によりスロープ補償され、コイルＬに流れる電流（１次情報）により出力電圧が決定されるため、負荷変動に対する制御の応答速度が高速となる。
【００１９】
加算器７は、上述したように、スロープ補償回路４が出力する補償ランプ波の電圧値（入力端子ａに入力される）と、カレントセンス回路５から出力されるセンス電圧（入力端子ｂに入力される）とを加算することにより、コイルＬに流れる電流に対応したセンス電圧を、補償ランプ波によりスロープ補償してＰＷＭコンパレータ６の非反転入力端子へ出力する。
ＰＷＭコンパレータ６は、エラーアンプ３から出力される検出電圧と、加算器７から入力される上記スロープ補償されたセンス電圧の電圧値とを比較し、図２に示すように、補償ランプ波の電圧値が検出電圧が超えた場合、ＰＷＭ制御信号をＨレベルのパルスとして出力する。
【００２０】
発振器８は予め設定されている周期Ｔにより、周期的にクロック信号（Ｈレベルのパルス）を出力する。
ＰＷＭ制御回路９は、図２に示すように、クロック信号の立ち上がりエッジに同期して、ＰチャネルトランジスタＭ１のゲートに出力端子ＱＢを介してＬレベルの電圧を印加してオン状態とし、ＮチャネルトランジスタＭ２のゲートに出力端子Ｑを介してＬレベルの電圧を印加してオフ状態とする。
また、ＰＷＭ制御回路９は、ＰＷＭ制御信号（Ｈレベルのパルス）の立ち上がりエッジに同期して、ＰチャネルトランジスタＭ１のゲートに出力端子ＱＢを介してＨレベルの電圧を印加してオフ状態とし、ＮチャネルトランジスタＭ２のゲートに出力端子Ｑを介してＨレベルの電圧を印加してオン状態とする。
【００２１】
過電圧保護回路２は、非反転入力端子に分圧電圧が入力され、反転入力端子に基準電圧Ｖrefが入力されており、出力電圧が予め設定された電圧、すなわちこの出力電圧に対応する分圧電圧が基準電圧Ｖrefを超えた場合、ＮチャンルトランジスタＭ３５をオンし、負荷保護及び半導体素子１の保護のため出力電圧Ｖoutを低下させる。
【００２２】
上述したスロープ補償とは、電流モードスイッチングレギュレータにおいて、コイルに流れる電流が連続モードにて連続５０％以上のデューティサイクルにて動作した場合、スイッチング周波数の整数倍の周期にて発振、すなわちサブハーモニック発振を起こすことが知られている。ここで、コイルに流れる電流の上昇スロープは、入力電圧ＶinとコイルＬのインダクタンス値とで決定され、またコイルに流れる電流の下降スロープは出力端子に接続された負荷のエネルギ消費により決定されている。
【００２３】
同一の周期においても、ＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２とのスイッチングのオン／オフのディユーティがばらつくことが多く、図３に示すように、コイルに流れる電流ＩLがΔＩoずれた点から開始されると、次の周期にてはΔＩo1＜ΔＩo2となり、開始する電流値が徐々に増加し、何周期目かで安定する動作を行うためサブハーモニック発振を起こすこととなる。
逆に、ずれる電流をΔＩo1＞ΔＩo2となるよう、すなわち徐々に開始する電流Ｉoが小さくなるよう制御した場合、変化が徐々に収束して、安定動作となる。
【００２４】
このため、サブハーモニック発振を起こすコイル電流が連続にて５０％以上のデューティサイクルでも安定に動作させるよう、次の周期における開始電流を減少させるために、上述したスロープ補償が必要となる。
安定動作を行うためには、スロープ補償の上昇線の傾きｍはΔｉo1＞Δｉo2となるように、一般的に、電流モード降圧型スイッチングレギュレータの場合、下記の式にて示す傾きｍとする必要がある。
【００２５】
ｍ≧（ｍ2−ｍ1）／２＝（２Ｖout−Ｖin）／２Ｌ
ここで、ｍ2はコイル電流の下降スロープの傾き、すなわち電流減少率であり、
ｍ2＝（Ｖout−Ｖin）／Ｌ
で表される。
また、ｍ1はコイル電流の上昇スロープの傾き、すなわち電流増加率であり、
ｍ1＝Ｖin／Ｌ
で表される。
スロープ補償回路４は、上述したｍの傾きを有する鋸波形状のスロープ補償の補償ランプ波を、発振器８の出力するクロック信号に同期して出力する。
【００２６】
次に、図４を用いて、本発明の実施形態による加算器７を詳細に説明する。図４は本実施形態による加算器７の構成回路例を示す概念図である。
加算器７は、ＰチャネルトランジスタＭ３，Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１０，Ｍ２３，Ｍ２５，Ｍ２６，Ｍ２８，Ｍ２９，Ｍ３０，Ｍ４０と、ＮチャネルトランジスタＭ４，Ｍ７，Ｍ２４，Ｍ２７と、抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒａ１，Ｒａ２，Ｒｂと、定電流源５０，５１，５２及び５３から構成されている。
ＰチャネルトランジスタＭ３，ＮチャネルトランジスタＭ４及び抵抗Ｒ１１は前段ＶＩコンバータを構成し、ＰチャネルトランジスタＭ６，ＮチャネルトランジスタＭ７及び抵抗Ｒ１２は後段ＶＩコンバータを構成している。ここで、抵抗Ｒ１１及びＲ１２は同一の抵抗値を有している。
また、ＰチャネルトランジスタＭ５及びＭ８は第１のカレントミラー回路を構成し、ＰチャネルトランジスタＭ９及びＭ１０は第２のカレントミラー回路を構成している。
【００２７】
同様に、ＰチャネルトランジスタＭ２３，ＮチャネルトランジスタＭ２４及び抵抗Ｒ２１は第３のサブＶＩコンバータを構成し、ＰチャネルトランジスタＭ２６，ＮチャネルトランジスタＭ２７及び抵抗Ｒ２２は第４のサブＶＩコンバータを構成している。ここで、抵抗Ｒ２１及び抵抗Ｒ２２は同一の抵抗値である。
また、ＰチャネルトランジスタＭ２５及びＭ２８は第３のカレントミラー回路を構成し、ＰチャネルトランジスタＭ２９及びＭ３０は第４のカレントミラー回路を構成している。
また、上記前段ＶＩコンバータ６１及び後段ＶＩコンバータ６２と第１及び第２のカレントミラー回路とにより第１のＶＩコンバータが構成され、上記前段ＶＩコンバータ６３及び後段ＶＩコンバータ６４と第３及び第４のカレントミラー回路とにより第２のＶＩコンバータが構成されている。
抵抗Ｒａ１と抵抗Ｒｂとは調整抵抗を形成し、ＰチャネルトランジスタＭ４０と抵抗Ｒａ２とは検出回路を構成している。
【００２８】
ＰチャネルトランジスタＭ３は、ソースが定電流源５０を介して電源（Ｖin）配線に接続され、ゲート及びソースが接地されている。
ＮチャネルトランジスタＭ４は、ゲートがＰチャネルトランジスタＭ３のソースに接続され、ソースが抵抗Ｒ１１を介して接地されている。
ＰチャネルトランジスタＭ５は、ソースが電源配線に接続され、ゲートとドレインとの接続点（リファレンス側）がＮチャネルトランジスタＭ４のドレインに接続されている。
ＰチャネルトランジスタＭ８は、ソースが電源配線に接続され、ゲートがＰチャネルトランジスタＭ５のゲートに接続され、ドレインが出力端子となっている。
【００２９】
ＰチャネルトランジスタＭ６は、ソースが定電流源５１を介して電源配線に接続され、ゲートが入力端子ａに接続され、ソースが接地されている。
ＮチャネルトランジスタＭ７は、ゲートがＰチャネルトランジスタＭ６のソースに接続され、ソースが抵抗Ｒ１２を介して接地されている。
ＰチャネルトランジスタＭ９は、ソースが電源配線に接続され、ゲートとドレインとの接続点（リファレンス側）がＮチャネルトランジスタＭ７のドレインに接続されている。
ＰチャネルトランジスタＭ１０は、ソースが電源配線に接続され、ゲートがＰチャネルトランジスタＭ９のゲートに接続され、ドレインが出力端子となっている。
【００３０】
ここで、上記ＰチャネルトランジスタＭ１０は、製造プロセスにおいて、トリミング技術を用いて電流容量（定格となる電流値）を任意に設定することができる構成にて形成されている。例えば、図５（ａ）に示すように、ＰチャネルトランジスタＭ１０は、ＰチャネルトランジスタＭ１０a，１０b，１０c及び１０dの各Ｐチャネルトランジスタが、ソース共通、ゲート共通及びドレイン共通とされ、各々のＰチャネルトランジスタのドレインと、各ドレインを共通に接続する接続点との間に、それぞれヒューズＨ１０a，Ｈ１０b，Ｈ１０c，Ｈ１０dが設けられて構成されている。ここで、ＰチャネルトランジスタＭ１０a，１０b，１０c及び１０dは、それぞれ、１：２：４：８の電流比で形成されており、ヒューズＨ１０a〜Ｈ１０dをレーザによりトリミングすることにより、電流容量の調整を行う。トランジスタが並列に接続された初期の合成電流容量を、調整可能範囲の中間値に設定しておくことにより、広範囲な調整が行える。この調整により、ＰチャネルトランジスタＭ９のドレインから電流に対応して、ＰチャネルトランジスタＭ１０のドレインに流れる電流の比を調整することができる。すなわち、第２のカレントミラー回路をトリミング調整することにより、前段ＶＩコンバータ６１及び後段ＶＩコンバータ６２と、第１のカレントミラー回路とにおける各トランジスタのバラツキを吸収することとなる。
【００３１】
ＰチャネルトランジスタＭ２３は、ソースが定電流源５２を介して電源接続され、ゲート及びソースが接地されている。
ＮチャネルトランジスタＭ２４は、ゲートがＰチャネルトランジスタＭ２３のソースに接続され、ソースが抵抗Ｒ２１を介して接地されている。
ＰチャネルトランジスタＭ２５は、ソースが電源配線に接続され、ゲートとドレインと（リファレンス側）がＮチャネルトランジスタＭ２４のドレインに接続されている。
ＰチャネルトランジスタＭ２８は、ソースが電源配線に接続され、ゲートがＰチャネルトランジスタＭ２５のゲートに接続され、ドレインが出力端子となっている。
【００３２】
ＰチャネルトランジスタＭ２６は、ソースが定電流源５３を介して電源配線に接続され、ゲートが入力端子ｂに接続され、ソースが接地されている。
ＮチャネルトランジスタＭ２７は、ゲートがＰチャネルトランジスタＭ２６のソースに接続され、ソースが抵抗Ｒ２２を介して接地されている。
ＰチャネルトランジスタＭ２９は、ソースが電源配線に接続され、ゲートとドレインと（リファレンス側）がＮチャネルトランジスタＭ７のドレインに接続されている。
ＰチャネルトランジスタＭ３０は、上記ＰチャネルトランジスタＭ１０と同様な構成をしており、ソースが電源配線に接続され、ゲートがＰチャネルトランジスタＭ２９のゲートに接続され、ドレインが出力端子となっている。
【００３３】
次に、電流加算を行い、加算結果を電圧に変換する電流加算回路として、抵抗Ｒa1及び抵抗Ｒｂの直列接続の抵抗回路が設けられている。この抵抗回路は、加算器７における入力端子ａ，ｂそれぞれから入力された電圧、すなわちセンス電圧Ｓ１及び補償ランプ波の電圧各々を、上記第１及び第２のＶＩコンバータにより変換した電流を加算し、結果としてセンス電圧Ｓ１を補償ランプ波の電圧によりスロープ補償した電圧値として出力する。
ここで、抵抗Ｒa1は、一端がＰチャネルトランジスタＭ１０及びＭ３０のドレイン（カレントミラー回路の出力端子）に共通に接続されており、他端が抵抗Ｒbの一端に接続されている。抵抗Ｒbは、一端が抵抗Ｒa1に接続されており、他端が接地され、すなわち抵抗Ｒa1と直列接続され、ＰチャネルトランジスタＭ１０及びＭ３０のドレインと接地点との間に介挿されている。
【００３４】
上記抵抗Ｒbは、抵抗値がトリミングにより調整可能に構成されている。例えば、図５（ｂ）に示すように、直列に抵抗値２ｒの抵抗Ｒb1，抵抗値ｒの抵抗Ｒb2，抵抗値ｒ／２の抵抗Ｒb3，抵抗値ｒ／４の抵抗Ｒb4，…など複数の抵抗が直列に接続されており、また、各抵抗をバイパスするヒューズＨa11，Ｈa12，Ｈa13及びＨa14が、それぞれ抵抗Ｒb1，抵抗Ｒb2，抵抗Ｒb3，抵抗Ｒb4，…各々と並列に接続されている。ここで、抵抗Ｒb1，抵抗Ｒb2，抵抗Ｒb3及，抵抗Ｒb4…は、それぞれ、２：１／２：１／４：１／８…の抵抗値比で形成されており、ヒューズＨb1，Ｈb2，Ｈb3，Ｈb4…各々を、必要に応じてレーザによりトリミングすることにより、抵抗値の調整を行う。上述したように、抵抗が直列接続された合成抵抗値は、トリミング処理におけるヒューズの切断の組み合わせにより任意の抵抗値に調整可能であり、広範囲な調整が行える。
【００３５】
検出回路４０は、ＰチャネルトランジスタＭ４０と、上記抵抗Ｒa1の抵抗値と同一の抵抗値を有する抵抗Ｒa2とから形成されている。
ここで、ＰチャネルトランジスタＭ４０は、ＰチャネルトランジスタＭ１０と同一のトランジスタサイズ、かつ同一の閾値電圧にて形成されており、ソースが電源配線に接続され、ゲートがＰチャネルトランジスタＭ９のゲートと接続され、ドレインが上記抵抗Ｒa2を介して接地されている。ＰチャネルトランジスタＭ４０のドレインと抵抗Ｒa2との接続点は、テスト端子Ｐtestに接続され、チップ上の測定用パッドに接続されている。これにより、ＰチャネルトランジスタＭ９のゲート及びドレインの接続点の電圧値、すなわち、第２のカレントミラー回路のリファレンス側の端子の電圧（すなわち、第２のカレントミラー回路におけるＰチャネルトランジスタＭ９及びＭ１０のゲートに印加されている電圧値）を、測定用パッドにより検出することができる。
【００３６】
次に、この加算器７の動作を図４を用いて説明する。第１のＶＩコンバータと第２のＶＩコンバータとは同一の構成のため、代表して第１のＶＩコンバータの動作を以下に説明する。定電圧源５０により、第１のカレントミラー回路のバイアス電圧が設定され、ＮチャネルトランジスタＭ４を介して抵抗Ｒ１１に電流値Ｉ2の電流が流れる。ＮチャネルトランジスタＭ７には、第１のカレントミラー回路の出力端子（すなわちＰチャネルトランジスタＭ８のドレイン）から流れる電流と、第２のカレントミラー回路のリファレンス側の端子（すなわちＰチャネルトランジスタＭ９のドレイン）から流れる電流の合成電流が電流値Ｉ1として流れる。これらの電流値Ｉ1及びＩ2により、第２のカレントミラー回路の電圧が決定される。
【００３７】
ここで、端子ａから入力される電圧をｖiとすると、第１及び第２のＶＩコンバータに流れる電流Ｉ2及びＩ1電流は、以下に示す式にて求められる。
Ｉ1＝（ｖi／ｒ12）＋（Ｖgs1／ｒ12）
Ｉ2＝（Ｖgs3／ｒ11）
ここで、Ｖgs3はＰチャネルトランジスタＭ３のゲート−ソース間電圧であり、Ｖgs1はＰチャネルトランジスタＭ１のゲート−ソース間電圧である。また、ｒ12は抵抗Ｒ１２の抵抗値であり、ｒ11は抵抗Ｒ１１の抵抗値であり、 ｒ11＝ｒ12である。
Ｉout1＝Ｉ1−Ｉ2＝（ｖi／ｒ12）＋（Ｖgs1／ｒ12）−（Ｖgs2／ｒ11）
【００３８】
また、ＰチャネルトランジスタＭ３及びＭ６は、同一のトランジスタサイズ及び閾値電圧を有しており、Ｖgs1＝Ｖgs2であり、かつｒ11＝ｒ12であるため、
Ｉout1＝（ｖi／ｒ12）
となり、Ｉout1は抵抗Ｒ１２の抵抗値ｒ12と、入力電圧ｖiとの比によって設定される。これにより、第１のＶＩコンバータからはセンス電圧Ｓ１がＶＩ変換された電流値Ｉout1の電流が出力される。
【００３９】
上述の説明と同様に、第２のＶＩコンバータからは、補償ランプ波の電圧がＶＩ変換された電流値Ｉout2の電流が出力される。
そして、第１のＶＩコンバータ及び第２のＶＩコンバータから出力される、ＶＩ変換された電流Ｉout1，Ｉout2各々を加算した電流値Ｉoutが抵抗Ｒa1及び抵抗Ｒbに流れ、電流加算された電圧がスロープ補償されたセンス電圧として、ＰＷＭコンパレータ６の非反転入力端子へ出力される。
【００４０】
次に、ＰチャネルトランジスタＭ１０の電流容量及び抵抗Ｒｂの抵抗値の調整について説明する。
本実施形態の場合、第１のＶＩコンバータにおける第２のカレントミラー回路の電圧を検出するため、端子ｂに対して接地電圧を印加する。これにより、Ｉout2が「０」となるため、ＩoutはＩout1の成分のみとなり、電流値Ｉout1に対応した電圧値が出力されているか否かの検出を、測定用パッドにて行う。
このとき、検出回路４０は、抵抗Ｒa2の抵抗値ｒa2が、抵抗Ｒa1の抵抗値ｒa1と同一である。このため、調整するユーザは、複数の異なる電圧を端子ａに印加し、この印加した電圧と、この電圧に対応して測定用パッドにて測定された電圧との対応関係から、予め設計した設計値からのずれを検出することができる。
【００４１】
この検出結果に応じて、予め設定された対応表から、ＰチャネルトランジスタＭ１０の電流容量と、抵抗Ｒbの抵抗値ｒbとの調整値とを抽出して、この値となるよう、ＰチャネルトランジスタＭ１０及び抵抗Ｒbのトリミングを行う。上記対応表は、事前に実験にて測定されたものであり、各端子ａに印加する複数の電圧において、印加する電圧と測定された電圧との対応を組とし、この複数の組の組み合わせに対応して、必要なトリミング処理、すなわちレーザにて切断する、ＰチャネルトランジスタＭ１０及び抵抗Ｒｂのヒューズの組み合わせが示されている。
また、第２のＶＩコンバータも第１のＶＩコンバータと、レイアウトにおいて近接配置されているため、同一の特性として形成されているため、ＰチャネルトランジスタＭ３０に対して、ＰチャネルトランジスタＭ１０と同様なトリミングを行う。
【００４２】
上述した構成により、本実施形態による加算器７は、センス電圧Ｓ１と、補償ランプ波形の電圧と加算を行う構成をＣＭＯＳのみにより実現することができる。これにより、本実施形態は、従来の様にバイポーラやバイＣＭＯＳを用いる必要が無く、通常のＣＭＯＳプロセスにて容易に作成できるため、ロジック回路に混載でき、微細化も可能となり、チップの製造コストを、従来例に比較して低下させることができる。
【００４３】
図１及び図２を用いて、本実施形態による加算器７の動作を含め、図１に示す電流モード型降圧スイッチングレギュレータの動作を以下に説明する。
時刻ｔ１において、発振器８がクロック信号をＨレベルのパルス信号として出力すると、ＰＷＭ制御回路９は、出力端子ＱＢをＨレベルからＬレベルに遷移するとともに、出力端子ＱをＨレベルからＬレベルに遷移させる。
これにより、ＰチャネルトランジスタＭ１がオン状態となり、ＮチャネルトランジスタＭ２がオフ状態となり、電源Ｄ１からコイルＬに駆動電流が流れることにより、コイルＬに電気エネルギが蓄積される。
【００４４】
このとき、スロープ補償回路４は、上記クロック信号に同期して、傾きｍにて線形に変化する（本実施形態においては傾きｍにて上昇する）補償ランプ波の出力を開始する。
また、ＰチャネルトランジスタＭ１２及びＰチャネルトランジスタＭ９は、ゲートにＬレベルの制御信号が入力されてオン状態となる。
また、カレントセンス回路５は、コイルＬに流れる電流を検出し、この電流値に比例したセンス電圧値Ｓ１を出力する。
次に、加算器７は、一方の入力端子ａに入力される補償ランプ波の電圧値を、入力端子ｂから入力される上記センス電圧Ｓ１に対して加算し、加算結果をスロープ補償したセンス電圧として、ＰＷＭコンパレータ６の反転入力端子に対して出力する。
【００４５】
すなわち、加算器７において、補償スロープ波の電圧を第１のＶＩコンバータにより、電流値Ｉout1に変換し、センス電圧Ｓ１を第２のＶＩコンバータにより、電流値Ｉout2に変換し、これらの電流値Ｉout1及びＩout2が加算されたＩoutを、抵抗Ｒa1及びＲｂによりＩＶ変換した結果の電圧を、センス電圧Ｓ１と補償スロープ波の電圧値との加算結果として、ＰＷＭコンパレータ６の非反転入力端子へ出力する。
これにより、ＰＷＭコンパレータ６は、エラーアンプ３から入力する検出電圧を、コイルＬに流れる電流に対応したセンス電圧Ｓ１を、補償ランプ波によりスロープ補償した電圧と比較することとなり、リアルタイムにコイルＬに流れる電流値をフィードバックして、ＰチャネルトランジスタＭ１のオンしている時間を制御するＰＷＭ制御信号を出力することができる。
【００４６】
時刻ｔ２において、ＰＷＭコンパレータ６は、傾きｍにて線形的に上昇する補償ランプ波の電圧がエラーアンプ３の出力電圧を超えたことを検出すると、出力するＰＷＭ制御信号の電圧をＬレベルからＨレベルに遷移させる。
そして、ＰＷＭ制御回路９は、ＰＷＭコンパレータ６から入力されるＰＷＭ制御信号の電圧がＬレベルからＨレベルとなることにより、出力端子ＱＢから出力する電圧をＬレベルからＨレベルに遷移させ、出力端子Ｑから出力する電圧をＬレベルからＨレベルに遷移させる。これにより、ＰチャネルトランジスタＭ１がオフし、一方、ＮチャネルトランジスタＭ２がオンし、コイルＬに蓄積された電気エネルギが放電される。
【００４７】
次に、時刻ｔ３において、スロープ補償回路４は、補償ランプ波が設定された極大値となり、補償ランプ波の出力を停止させる。
これにより、ＰＷＭコンパレータ６は、補償ランプ波の電圧がエラーアンプ３の出力電圧に対して低くなると、出力するＰＷＭ制御信号の電圧をＨレベルからＬレベルに遷移させる。
次に、時刻ｔ４において、発振器８がクロック信号を出力し、次の周期が開始され、上述したように、時刻ｔ１から時刻ｔ４の動作が繰り返される。
【００４８】
上述した構成により、本実施形態の電流モード型スイッチングレギュレータ半導体装置は、加算器７に示すトリミング調整を行うＣＭＯＳ構成を用いることにより、各第１〜第４のサブＶＩコンバータ及び第１〜第４のカレントミラー回路に用いられている各トランジスタの閾値電圧がばらついたとしても、検出用パッドにより、検出回路４０から入力した電圧をＶＩ変換し、かつＩＶ変換した結果の電圧を測定電圧として測定することにより、この測定検出電圧から閾値電圧によるゲインのずれを検出することができ、ＰチャネルトランジスタＭ１０，Ｍ３０の電流容量及び抵抗Ｒｂの抵抗値を、ゲインのずれに対応したトリミングにより調整することが可能となり、設計時におけるゲインにて、正確に入力電圧を加算した結果の電圧を得る状態に加算器７を変更することができる。
また、本実施形態においては、降圧型の電流モード型スイッチングレギュレータにより、本発明の加算器を説明したが、本発明の加算器を昇圧型の電流モード型スイッチングレギュレータに用いてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態による加算器を用いた電流モード型スイッチングレギュレータの構成例を示す概念図である。
【図２】図１の電流モード型スイッチングレギュレータの動作を説明するための波形図である。
【図３】図１の電流モード型スイッチングレギュレータにおけるスロープ補償の動作を説明するための波形図である。
【図４】図１の電流モード型スイッチングレギュレータにおける加算器７の構成例を示す概念図である。
【図５】図４におけるＰチャネルトランジスタＭ１０（またはＭ３０）及び抵抗Ｒｂの構成例を示す概念図である。
【図６】従来の電流モード型スイッチングレギュレータの構成を示す概念図である。
【図７】図６における加算器の構成を示す概念図である。
【符号の説明】
【００５０】
１…スイッチングレギュレータ用半導体装置
２…過電圧保護回路
３…エラーアンプ
４…スロープ補償回路
５…カレントセンス回路
６…ＰＷＭコンパレータ
７…加算器
８…発振器（ＯＳＣ）
９…ＰＷＭ制御回路
５０，５１，５２，５３…定電流源
６１，６３…前段ＶＩコンバータ
６２，６４…後段ＶＩコンバータ
Ｃ１，Ｃ２，Ｃ３…コンデンサ
Ｍ１，Ｍ３，Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１０，Ｍ４０，Ｍ２３，Ｍ２５，Ｍ２６，Ｍ２８，Ｍ２９，Ｍ３０…Ｐチャネルトランジスタ
Ｍ２，Ｍ４，Ｍ７，Ｍ２４，Ｍ２７，Ｍ３５…Ｎチャネルトランジスタ
Ｒ１，Ｒ２，Ｒa1，Ｒa2，Ｒb，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２…抵抗
【図１】
2008206237.tif 000003
【図２】
2008206237.tif 000004
【図３】
2008206237.tif 000005
【図４】
2008206237.tif 000006
【図５】
2008206237.tif 000007
【図６】
2008206237.tif 000008
【図７】
2008206237.tif 000009