(57)【要約】      （修正有）【課題】実装面積や熱発生を増大させることなく、プリアンブル検出処理数の増加を可能とするプリアンブル検出装置を提供する。【解決手段】実装面積が大きく且つ熱発生量が多い複数の読み出しポートを有するメモリを一つに減らし、代わりに、読み出しポートが一つであって且つアクセススロットが重なった場合でも必要な数のランダムアクセスチャネルを格納できる容量を有するメモリを設ける。【選択図】図５
2008048086.tif 000002
【特許請求の範囲】
【請求項１】
移動端末から送信されるランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出装置において、
複数のアンテナそれぞれで受信されるランダムアクセスチャネルを時分割に選択する選択部と、
前記選択部により選択されたランダムアクセスチャネルが書き込まれ、最大２つのランダムアクセスチャネル分の容量と一つの読み出しポートを有する第一のメモリと、
前記第一のメモリに格納されたランダムアクセスチャネルが書き込まれ、一つのランダムアクセスチャネル分の容量と複数の読み出しポートを有する第二のメモリと、
前記第二のメモリに書き込まれたランダムアクセスチャネルを前記複数の読み出しポートから読み出して、当該ランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出部を備えることを特徴とするプリアンブル検出装置。
【請求項２】
請求項１において、
前記第一のメモリは、２つのランダムアクセスチャネル分の容量を有し、それぞれ一つのランダムアクセスチャネル分の容量を有する第一のエリアと第二のエリアに分割され、
前記選択部により選択された第一のランダムアクセスチャネルを前記第一のエリアに書き込み、前記第一のランダムアクセスチャネルに続いて選択される第二のランダムアクセスチャネルを前記第二のエリアに書き込むメモリ制御部を備えることを特徴とするプリアンブル検出装置。
【請求項３】
請求項１において、
前記選択部により選択されたランダムアクセスチャネルを複数のブロックデータに分割して、順次ブロックデータ単位で前記第一のメモリに書き込み、一つのランダムアクセス分に相当するブロックデータが書き込まれると、当該ランダムアクセスチャネルを前記第一のメモリから読み出して、前記第二のメモリに転送するように制御するメモリ制御部を備え、
前記第一のメモリの容量は、２つのランダムアクセスチャネルの容量よりも少ないことを特徴とするプリアンブル検出装置。
【請求項４】
請求項１において、
前記選択部が１アクセススロットあたりに選択するランダムアクセスチャネルの数をｎ（ｎは２以上の整数）倍とし、前記プリアンブル検出部における同時検出数をｎ倍にする場合、前記第一のメモリの容量を約ｎ倍とし、前記第二のメモリの読み出しポート数を約ｎ倍とすることを特徴とするプリアンブル検出装置。
【請求項５】
請求項１において、
前記選択部、前記第二のメモリ及び前記プリアンブル検出部は所定のデバイスとして一体的に構成され、前記第一のメモリは、当該デバイスに対して外付けされることを特徴とするプリアンブル検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信における無線基地局装置のプリアンブル検出装置に関し、特に、ＣＤＭＡ通信におけるランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出装置に関する。
【背景技術】
【０００２】
第三世代携帯電話通信方式であるW-CDMAにおいて、移動端末（UE）は、無線基地局装置との無線リンク接続時に、上りリンクのランダムアクセスチャネルを送信する。対応する物理チャネルはPRACH(Physical Random Access Channel)。ランダムアクセスチャネルは、一つ又は複数のプリアンブルとメッセージを含み、プリアンブル(4096チップ長)はメッセージを送信する前に拡散符号同期符号検出を行うために送信される信号である。プリアンブルに後続するメッセージの拡散符号及び受信タイミングを検出するためには、プリアンブルを検出することが必要となる。
【０００３】
図１は、無線基地局装置におけるプリアンブルを検出する従来の構成を示す図である。無線基地局装置が複数のアンテナを有する場合（図１では、６アンテナ）、アンテナ選択部１０は時分割で一つのアンテナを選択し、選択されたアンテナにより受信されたランダムアクセスチャネルのプリアンブルは、２つのメモリ２０Ａ、２０Ｂのいずれかに格納される。メモリ選択部３０は、時分割でメモリ２０Ａ又は２０Ｂのいずれから格納されたプリアンブルを読み出し、プリアンブル検出部４０に送る。後述するように、メモリ２０Ａ及び２０Ｂは１書き込みポート及び１６同時読み出しポート（１Ｗ−１６Ｒ）を有するメモリである。また、メモリ２０Ａ及び２０Ｂそれぞれの容量は、4700×32bitsである。32bitsはメモリの深さであって、32bitsに限らず、例えば64bitsなどであってもよい。
【０００４】
図２は、プリアンブル検出部４０の処理を説明する図である。図２において、プリアンブル検出部４０は、移動端末(UE)との距離関係により、現在の要求仕様では６０５chipもの広い範囲を検索する必要があるため、１chipずつシフトしながら、６０４回(605-1)プリアンブルの長さ（４０９６chip）区間を逆拡散して、既知のパターンと比較して、プリアンブルのパターンを検出する。プリアンブルのパターンは、第３世代移動体通信システムの標準化プロジェクトである３ＧＰＰ(3rdGeneration Partnership Project)に定義されている。
【０００５】
このため、メモリ２０Ａ又は２０Ｂとして、単純に読み出しポートが１リードのメモリを使用した場合、4096×605＝2478080回の読み出しを必要とし、このための必要クロック数は、2478080×1/(5120/3840000)＝1.85856ＧＨｚとなる。現在提供されているＦＰＧＡ(Field Programmable Gate Array)では、１００ＭＨｚ程度の動作が望ましいので、図１に示すように、メモリ２０Ａ及び２０Ｂの同時読み出しポートを１６ポートとすることで、１２２ＭＨｚ程度のクロックで動作させることができる。
【０００６】
移動端末(UE)は、アクセススロットと呼ばれるあらかじめ定められた複数の時間オフセットからランダムアクセスチャネルを送信する。２フレーム中に１５アクセススロットが設けられ、それぞれ５１２０chipの間隔で配置されている。
【０００７】
図３は、受信するアクセススロットとプリアンブル検出処理との関係を示す図である。図３に示すように、アンテナ毎にアクセススロットの先頭位置が変化するので、アクセススロットが重なる期間があり、それを吸収するために、２つのメモリ２０Ａ及び２０Ｂを設け、これらを交互に切り替えて用いている。例えば、アンテナANT#2のアクセススロットACS#2がメモリ２０Ａに格納される場合、それと重なる区間を有するアンテナANT#3のアクセススロットACS#3はメモリ２０Ｂに格納され、アンテナANT#2のアクセススロットACS#2に対するプリアンブル処理が終了した後、メモリ２０Ｂから読み出されてプリアンブル検出処理される。同様に、アンテナANT#4のアクセススロットACS#4がメモリ２０Ａに格納される場合、それと重なる区間を有するアンテナANT#1のアクセススロットACS#5はメモリ２０Ｂに格納され、アンテナANT#4のアクセススロットACS#4に対するプリアンブル検出処理が終了した後、メモリ２０Ｂから読み出されてプリアンブル検出処理される。
【０００８】
なお、下記特許文献１は、それぞれ速度の異なる読み出しクロックと書き込みクロックの位相差を制御する手段を設け、低速メモリを効率的に使用して、低消費電力化を図る技術について開示している。
【特許文献１】特開平８−７０２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年では、プリアンブル検出処理に関して、検出範囲の拡大やアンテナ数の増加などの要求に対応するための更なる性能向上が要求されている。
【００１０】
図４は、従来のプリアンブル検出処理を２並列構成とした場合の例を示す図である。プリアンブル検出処理数を増加させたい場合、例えば、プリアンブル検出処理を同時に複数回を行うため、図４に示すような単純な並列構成にすることが想定される。
【００１１】
しかしながら、図３で示したように、アクセススロットが重なる場合が生じるため、２つのメモリ２０Ａ及び２０Ｂを設ける必要があるが、メモリ２０Ａ及び２０Ｂは１６の同時読み出しポートを有するため、１読み出しポートメモリと比較して、その実装面積が格段に大きく、また、熱や実装面積の面で、更なる拡張が困難となり、単純な並列構成では、プリアンブル検出処理数を増加することができない。
【００１２】
具体的には、１６読み出しポートメモリは、１読み出しポートメモリと比べて、１０倍以上の実装面積と消費電流を必要とし、プリアンブル検出部４０も複数個必要となるため、単純な並列構成では、実装面積が搭載デバイスのサイズを超えてしまい、且つ、消費電流が熱容量を超えてしまうという問題が生じる。
【００１３】
そこで、本発明の目的は、実装面積や熱の問題を生じさせることなく、プリアンブル検出処理数の増加を可能とするプリアンブル検出装置及びそれを収容する無線基地局装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明のプリアンブル検出装置の第１の構成は、移動端末から送信されるランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出装置において、複数のアンテナそれぞれで受信されるランダムアクセスチャネルを時分割に選択する選択部と、前記選択部により選択されたランダムアクセスチャネルが書き込まれ、最大２つのランダムアクセスチャネル分の容量と一つの読み出しポートを有する第一のメモリと、前記第一のメモリに格納されたランダムアクセスチャネルが書き込まれ、一つのランダムアクセスチャネル分の容量と複数の読み出しポートを有する第二のメモリと、前記第二のメモリに書き込まれたランダムアクセスチャネルを前記複数の読み出しポートから読み出して、当該ランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出部を備えることを特徴とする。
【００１５】
本発明のプリアンブル検出装置の第２の構成は、上記第１の構成において、前記第一のメモリは、２つのランダムアクセスチャネル分の容量を有し、それぞれ一つのランダムアクセスチャネル分の容量を有する第一のエリアと第二のエリアに分割され、前記選択部により選択された第一のランダムアクセスチャネルを前記第一のエリアに書き込み、前記第一のランダムアクセスチャネルに続いて選択される第二のランダムアクセスチャネルを前記第二のエリアに書き込むメモリ制御部を備えることを特徴とする。
【００１６】
本発明のプリアンブル検出装置の第３の構成は、上記第１の構成において、前記選択部により選択されたランダムアクセスチャネルを複数のブロックデータに分割して、順次ブロックデータ単位で前記第一のメモリに書き込み、一つのランダムアクセス分に相当するブロックデータが書き込まれると、当該ランダムアクセスチャネルを前記第一のメモリから読み出して、前記第二のメモリに転送するように制御するメモリ制御部を備え、前記第一のメモリの容量は、２つのランダムアクセスチャネルの容量よりも少ないことを特徴とする。
【００１７】
本発明のプリアンブル検出装置の第４の構成は、上記第３の構成において、前記メモリ制御部は、前記ブロックデータと前記第一のメモリの空きエリアに前記ブロックデータを書き込み、前記ブロックデータとそれが書き込まれたエリアを対応付けて記憶することを特徴とする。
【００１８】
本発明のプリアンブル検出装置の第５の構成は、上記第３の構成において、前記メモリ制御部は、一つのランダムアクセス分に相当するブロックデータが前記第一のメモリに書き込まれたとき、直前のランダムアクセスチャネルに対する前記プリアンブル検出部のプリアンブル検出処理が終了していない場合は、当該処理が終了するまで、前記第二のメモリへの転送を待機することを特徴とする。
【００１９】
本発明のプリアンブル検出装置の第６の構成は、上記第１の構成において、前記選択部が１アクセススロットあたりに選択するランダムアクセスチャネルの数をｎ（ｎは２以上の整数）倍とし、前記プリアンブル検出部における同時検出数をｎ倍にする場合、前記第一のメモリの容量を約ｎ倍とし、前記第二のメモリの読み出しポート数を約ｎ倍とすることを特徴とする。
【００２０】
本発明のプリアンブル検出装置の第７の構成は、上記第１の構成において、前記選択部、前記第二のメモリ及び前記プリアンブル検出部は所定のデバイスとして一体的に構成され、前記第一のメモリは、当該デバイスに対して外付けされることを特徴とする。
【００２１】
本発明の無線基地局装置は、上記第１乃至第７の構成のいずれかのプリアンブル検出装置を備えることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、複数の読み出しポートを有するメモリ（第二のメモリ）を一つにし、アクセススロットの重なりを１つの読み出しポートを有するメモリ（第一のメモリ）で吸収するように構成したことにより、プリアンブル検出装置の消費電流（熱発生）の低減、実装面積の縮小、コスト削減を達成することができ、プリアンブル検出装置の性能向上（プリアンブル検出数増加）を実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２４】
本発明の実施の形態では、実装面積が大きく且つ熱発生量が多い複数の読み出しポートを有するメモリを一つに減らし、代わりに、読み出しポートが一つであって且つアクセススロットが重なった場合でも必要な数のランダムアクセスチャネルを格納できる容量を有するメモリを設ける。
【００２５】
図５は、本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第１の構成を示す図である。第１の構成は、図１の構成と比較して、メモリ容量4700×32bitsの１６読み出しポートメモリ２０を一つのみ有し、さらに１６読み出しポートメモリ２０の直前にそのメモリ容量4700×32bitsの２倍の容量4700×2×32bitsの１読み出しポートメモリ５０が設けられる。１読み出しポートメモリ５０は、２つのアクセススロット分の容量を有するので、図３のように、アクセススロットが重なった場合でも、同時に２つのランダムアクセスチャネルを格納することができる。１読み出しポートメモリ５０は２面に分けられ、メモリ制御部３１は、面切替により、いずれか一方の面に格納されたランダムアクセスチャネルを選択し、その選択されたランダムアクセスチャネルの読み出し制御を行う。
【００２６】
１６読み出しポートメモリ２０の２倍の容量を有する容量の１読み出しポートメモリ５０を設けることで、１６読み出しポートメモリ２０を一つに減らしても、アクセススロットの重なりを吸収することができる。
【００２７】
第１の構成は、図１に示す従来の構成と比較して、トータルのメモリ容量は１．５倍となるが、１６読み出しポートメモリ２０のサイズ及び消費電流は、１読み出しポートメモリ５０の１０倍以上なので、１６読み出しポートメモリ２０を一つに減らすことで、結果として、プリアンブル検出処理の構成を大幅に小さくすることができるとともに、その消費電流を低減することができる。
【００２８】
図６は、本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第２の構成を示す図である。第２の構成は、上記第１の構成と比較して、１読み出しポートメモリ５０の容量が、１６読み出しポートメモリ２０のメモリ容量4700×32bitsの２倍の容量4700×2×32bitsよりも少ない（例えば、6000×32bits）ことを特徴としている。
【００２９】
図３に示すように、アクセススロットの重なりは一部分のみであるので、１読み出しポートメモリ５０に格納されたランダムアクセスチャネルが順次読み出されることで、１読み出しポートメモリ５０の容量を、１６読み出しポートメモリ２０のメモリ容量4700×32bitsの２倍の容量4700×2×32bitsよりも少なくすることができる。
【００３０】
ただし、この場合、第１の構成のように、１読み出しポートメモリ５０を単純に２面に分けるのではなく、少ないメモリ容量を有効利用するためにメモリエリアの最適化制御が必要となる。メモリ最適化制御部３２によるメモリエリアの最適化制御ついては後述する。
【００３１】
第２の構成においても、第１の構成と同様に、図１に示す従来の構成と比較して、トータルのメモリ容量は約１．５倍となるが、１６読み出しポートメモリ２０のサイズ及び消費電流は、１読み出しポートメモリ５０の１０倍以上なので、１６読み出しポートメモリ２０を一つに減らすことで、結果として、プリアンブル検出処理の構成を大幅に小さくし、その消費電流を低減することができる。
【００３２】
図７は、本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第３の構成を示す図である。第３の構成は、上記第２の構成を並列処理する場合の構成例である。第２の構成を２並列処理構成とする場合、図示されるように、１読み出しポートメモリ５０の容量を第２の構成の２倍（例えば、12000×32bits）とし、４アンテナ分のランダムアクセスチャネルを蓄積可能とする。さらに、１６読み出しポートメモリ２０の２倍の読み出しポート（３２ポート）を有する３２読み出しポートメモリ２１が設けられ、プリアンブル検出部４０は、時分割多重処理により、２つのプリアンブル検出処理を同時並行的に処理する。プリアンブル検出部４０では、プリアンブル検出処理数を２倍とするために、クロックは２倍とするか、処理回路を２倍設けることで対応する。
【００３３】
従って、並列処理によりプリアンブル検出処理数を増加させたい場合、１読み出しポートの容量を増加させ、１６読み出しポートメモリ２０を３２読み出しポートメモリ２１に代えるだけで（３並列処理の場合は、４８読み出しポートメモリ）、第２の構成とほぼ同様のアーキテクチャにより、プリアンブル検出処理数を増加させることができる。これにより、設計の自由度が増すとともに、プリアンブル検出処理数を増加させる際の開発コストを削減することができる。
【００３４】
また、１ポート読み出しメモリ５０は容量が２倍になっても、その大きさは変わらず、１６ポート読み出しメモリ２０よりも十分に小さい。また、３２ポート読み出しメモリ２１の実装面積は、１６ポート読み出しメモリ２０のそれよりも大きいが、２並列処理構成において、図４の構成と比較すると、実装面積を半分以下に抑えることができる。
【００３５】
図８は、本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第４の構成を示す図である。第４の構成は、上記第３の構成において、１読み出しポートメモリ５０を外付けにした構成であり、１読み出しポートメモリ５０は、実装デバイス上のメモリインターフェース６０を介して接続される。１読み出しポートメモリ５０は、接続ポート数が少ないことから外付けに適している。外付けのためのメモリインターフェース６０は、１読み出しポートメモリ５０よりもさらに小さい大きさであるので、実装デバイスの小型化が図れ、より廉価な実装デバイスを選択することも可能となる。
【００３６】
もちろん、第１の構成及び第２の構成においても、１読み出しポートメモリ５０を外付けにすることも可能である。
【００３７】
図９は、図６に示した第３の構成を例にメモリ最適化制御を説明する図である。図９に示す構成要素３２１〜３２８は、メモリ最適化制御部３２の処理である。メモリ最適化制御では、１読み出しポートメモリ５０を単純に２面に分割するのではなく、ランダムアクセスチャネルのデータを細かいブロックデータに分割し、ブロックデータ単位でメモリエリアに格納する。アクセススロットが重なっている場合であっても、ブロックデータが１読み出しポートメモリ５０から読み出されたメモリエリアに順次新たなブロックデータを格納するようにアドレス制御することで、メモリエリアを効率良く用いることが可能となり、実際のメモリ容量を小さくすることができ、コスト削減に寄与する。
【００３８】
メモリ最適化制御部３２の512ワード先頭検出部３２１は、アンテナ選択部１０から時分割多重されて送信されるランダムアクセスチャネルを512ワード単位に区切り、その先頭位置を検出する。エリア割当要求部３２２は、その先頭検出のタイミングに応じて、エリア管理部３２３に対して、先頭検出した512単位のブロックデータを格納するメモリエリアの割り当てを要求する。
【００３９】
エリア管理部３２３は、１読み出しポートメモリ５０のメモリエリアを管理しており、エリア割当要求に対して、使用可能な空きメモリエリアのエリア番号を使用エリア記憶部３２４に通知する。メモリエリアは、あらかじめ512ワードのブロックデータの大きさに分割され、それぞれにエリア番号が与えられている。エリア管理部３２３は、空きメモリエリアのエリア番号をエリア番号記憶部３２４に通知すると、そのエリア番号の使用フラグを立てる。これにより、当該エリア番号のメモリエリアは使用中と認識される。また、後述するように、読み出し制御部３２７から読み出し終了通知を受信すると、当該読み出し終了通知に対応するエリア番号の使用フラグを落とす。これにより、当該エリア番号のメモリエリアは空きメモリエリアと認識される。
【００４０】
エリア番号記憶部３２４は、エリア管理部３２３から通知されたエリア番号を記憶し、これを読み出し制御部３２７に通知する。２並列処理の場合、複数のアクセススロットから時分割で各処理のランダムアクセスチャネルが交互に入力されるので、読み出し制御部３２７は、各処理毎にエリア番号を管理する。
【００４１】
アドレス制御部３２５は、エリア番号記憶部３２４からエリア番号を取得すると、当該エリア番号に対応するアドレスを決定し、対応する512ワード単位のブロックデータを格納する。
【００４２】
格納終了検出制御部３２６は、一つのランダムアクセスチャネルは４７００ワードで構成されるので、各処理毎に４７００ワードをカウントし、４７００ワードをカウントするたびに格納終了通知を読み出し制御部３２７に送る。
【００４３】
読み出し制御部３２７は、各処理毎のエリア番号をエリア番号記憶部３２４から順次取得しているところに、格納終了検出部制御部３２６から格納終了通知を受信すると、一つのランダムアクセスチャネルの格納が終了したことを認識し、１読み出しポートメモリ５０から３２読み出しポートメモリ２０にランダムアクセスチャネルを転送する。このとき、読み出し制御部３２７は、プリアンブル検出部４０からＢＵＳＹ信号（検出処理中）を受信している場合は、ランダムアクセスチャネルの転送を保留し、転送制御信号を一旦読み出し保留部３２８に蓄積し、ＢＵＳＹ信号が止まる（検出処理終了）と同時に、読み出し保留部３２８から転送制御信号を読み出して、メモリ５０及び２０に送る。読み出し制御部３２７は、１読み出しポートメモリ２０から一つのランダムアクセスチャネル分のブロックデータが読み出されると、読み出したエリア番号とともに、読み出し終了通知をエリア管理部３２３に送信する。
【００４４】
このように、一つのランダムアクセスチャネルのデータを複数のブロックデータに分割し、１読み出しポートメモリ２０のメモリエリアに順次格納し、一つのランダムアクセスチャネル分のブロックデータが格納され次第順次読み出されるように制御することで、１読み出しポートメモリ２０のメモリエリアを効率的に利用することができ、１つのプリアンブル検出処理に対して、２つのランダムアクセスチャネル分のメモリ容量より少ない容量のメモリで対応することが可能となる。
【００４５】
図１０は、メモリエリアの使用状況の例を示す図である。図１０は、３並列処理の場合を例示し、図示するようなタイミングで各アンテナ（６本）からのアクセススロットを受信する。各アクセススロットは4700(4096+604)chip（図２参照）のランダムアクセスチャネルを有するので、512ワード単位で区切る場合、一つのランダムアクセスチャネルは１０のメモリエリアに分けて格納される。
【００４６】
１読み出しポートメモリ５０のメモリエリアが全く使用されていない初期状態からランダムアクセスチャネルを順次受信する場合のメモリエリアの使用状況を説明する。一つのメモリエリアに512ワード単位のブロックデータが格納されると、メモリ使用量が一つずつ加算される。
【００４７】
タイミングａにおいて、＃ｎのアクセススロットにおけるアンテナ＃１のランダムアクセスチャネルの最初のブロックデータ（512ワード）がメモリ５０に格納される。メモリ使用量は１である。次のタイミングｂにおいては、＃ｎのアクセススロットにおけるアンテナ＃２のランダムアクセスチャネルの最初のブロックデータがメモリ５０に格納される。メモリ使用量は１加算され２となる。
【００４８】
タイミングｃでは、アンテナ＃１のランダムアクセスチャネルの２番目のブロックデータがメモリ５０に格納されるとともに、アンテナ＃３のランダムアクセスチャネルの最初のブロックデータがメモリに格納される。従って、メモリ使用量は２加算され４となる。
【００４９】
このように、アンテナ＃１〜＃３のランダムアクセスチャネルが順次格納されていき、タイミングｄでは、アンテナ＃１の最後（１０番目）のブロックデータ(最後のブロックデータは512ワードより少ない)とアンテナ＃３の９番目のブロックデータが格納されるとともに、＃ｎ＋１のアクセススロットにおけるアンテナ＃５のランダムアクセスチャネルの最初のブロックデータがメモリ５０に格納される。従って、メモリ使用量は３加算され、２７から３０となる。
【００５０】
次のタイミングｅでは、アンテナ＃１のランダムアクセスチャネル全てが読み出され、アンテナ＃１のランダムアクセスチャネルに対するプリアンブル検出処理が開始されるので、メモリ使用量は１０減算される。一方で、このタイミングｅでは、アンテナ＃２、＃４、＃６の３つのブロックデータが格納されるので、メモリ使用量は７減算（３−１０）され、２３となる。
【００５１】
このようにして、１読み出しポートメモリ５０の使用量が増減する場合、メモリの最大使用量はタイミングｆの３３となる。すなわち、最低限必要なメモリ容量は５１２×３３＝１６８９６ワードとなり、図１０に示すような３並列処理において、それぞれ４７００ワード格納する２面分のメモリエリアを用意する場合に必要となる４７００×３×２＝２８２００ワードと比較して、約６０％の容量でアクセススロットの重なりを吸収することができる。
【００５２】
タイミングｇでは、アンテナ＃２のランダムアクセスチャネル全てが読み出され、アンテナ＃２のランダムアクセスチャネルに対するプリアンブル検出処理が開始されるので、メモリ使用量は１０減算される。一方で、このタイミングｇでは、アンテナ＃５のブロックデータが格納されるので、メモリ使用量は９減算（１−１０）され、２４となる。以下、同様にして、メモリ使用量が変化する。
【００５３】
（付記１）
移動端末から送信されるランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出装置において、
複数のアンテナそれぞれで受信されるランダムアクセスチャネルを時分割に選択する選択部と、
前記選択部により選択されたランダムアクセスチャネルが書き込まれ、最大２つのランダムアクセスチャネル分の容量と一つの読み出しポートを有する第一のメモリと、
前記第一のメモリに格納されたランダムアクセスチャネルが書き込まれ、一つのランダムアクセスチャネル分の容量と複数の読み出しポートを有する第二のメモリと、
前記第二のメモリに書き込まれたランダムアクセスチャネルを前記複数の読み出しポートから読み出して、当該ランダムアクセスチャネルに含まれるプリアンブルを検出するプリアンブル検出部を備えることを特徴とするプリアンブル検出装置。
【００５４】
（付記２）
付記１において、
前記第一のメモリは、２つのランダムアクセスチャネル分の容量を有し、それぞれ一つのランダムアクセスチャネル分の容量を有する第一のエリアと第二のエリアに分割され、
前記選択部により選択された第一のランダムアクセスチャネルを前記第一のエリアに書き込み、前記第一のランダムアクセスチャネルに続いて選択される第二のランダムアクセスチャネルを前記第二のエリアに書き込むメモリ制御部を備えることを特徴とするプリアンブル検出装置。
【００５５】
（付記３）
付記１において、
前記選択部により選択されたランダムアクセスチャネルを複数のブロックデータに分割して、順次ブロックデータ単位で前記第一のメモリに書き込み、一つのランダムアクセス分に相当するブロックデータが書き込まれると、当該ランダムアクセスチャネルを前記第一のメモリから読み出して、前記第二のメモリに転送するように制御するメモリ制御部を備え、
前記第一のメモリの容量は、２つのランダムアクセスチャネルの容量よりも少ないことを特徴とするプリアンブル検出装置。
【００５６】
（付記４）
付記３において、
前記メモリ制御部は、前記ブロックデータと前記第一のメモリの空きエリアに前記ブロックデータを書き込み、前記ブロックデータとそれが書き込まれたエリアを対応付けて記憶することを特徴とするプリアンブル検出装置。
【００５７】
（付記５）
付記３において、
前記メモリ制御部は、一つのランダムアクセス分に相当するブロックデータが前記第一のメモリに書き込まれたとき、直前のランダムアクセスチャネルに対する前記プリアンブル検出部のプリアンブル検出処理が終了していない場合は、当該処理が終了するまで、前記第二のメモリへの転送を待機することを特徴とするプリアンブル検出装置。
【００５８】
（付記６）
付記１において、
前記選択部が１アクセススロットあたりに選択するランダムアクセスチャネルの数をｎ（ｎは２以上の整数）倍とし、前記プリアンブル検出部における同時検出数をｎ倍にする場合、前記第一のメモリの容量を約ｎ倍とし、前記第二のメモリの読み出しポート数を約ｎ倍とすることを特徴とするプリアンブル検出装置。
【００５９】
（付記７）
付記１において、
前記選択部、前記第二のメモリ及び前記プリアンブル検出部は所定のデバイスとして一体的に構成され、前記第一のメモリは、当該デバイスに対して外付けされることを特徴とするプリアンブル検出装置。
【００６０】
（付記８）
付記１乃至７のいずれかに記載されたプリアンブル検出装置を収容する無線基地局装置。
【図面の簡単な説明】
【００６１】
【図１】無線基地局装置におけるプリアンブルを検出する従来の構成を示す図である。
【図２】プリアンブル検出部４０の処理を説明する図である。
【図３】受信するアクセススロットとプリアンブル検出処理との関係を示す図である。
【図４】従来のプリアンブル検出処理を２並列構成とした場合の例を示す図である。
【図５】本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第１の構成を示す図である。
【図６】本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第２の構成を示す図である。
【図７】本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第３の構成を示す図である。
【図８】本発明の実施の形態における無線基地局装置のプリアンブル検出処理の第４の構成を示す図である。
【図９】図６に示した第３の構成を例にメモリ最適化制御を説明する図である。
【図１０】メモリエリアの使用状況の例を示す図である。
【符号の説明】
【００６２】
１０：アンテナ選択部、２０（２０Ａ、２０Ｂ）：１６読み出しポートメモリ、２１：３２読み出しポートメモリ、３０：メモリ選択部、３１：メモリ制御部、３２：メモリ最適化制御部、４０：プリアンブル検出部、５０：１読み出しポートメモリ、６０：インターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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