(57)【要約】【課題】基板コンタクト部に起因する相互拡散を発生させることなく、基板コンタクト部のレイアウトをシュリンクし、トランジスタの活性領域を十分に確保する。【解決手段】Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７にＰ型不純物を注入するためのマスク開口領域Ａ３とＮ型ＭＩＳトランジスタの活性領域１０１ａとの間の距離Ａ１と比べて、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６にＮ型不純物を注入するためのマスク開口領域Ｂ３とＰ型ＭＩＳトランジスタの活性領域１０１ｂとの間の距離Ｂ１を大きく設定する。【選択図】図１
2008047592.tif 000002
【特許請求の範囲】
【請求項１】
デュアルゲート構造を有する半導体装置であって、
半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、
前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、
前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、
前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、
前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、
前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、
前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、
前記第２の基板コンタクト部と前記第２の活性領域との間の距離は、前記第１の基板コンタクト部と前記第１の活性領域との間の距離よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている長さは、前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている長さと同一に設定されていることを特徴とする半導体装置。
【請求項３】
半導体基板上に、素子分離領域を挟んで互いに隣り合うＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域、前記第１の活性領域から見て前記第２の活性領域の反対側に位置する前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部、並びに、前記第２の活性領域から見て前記第１の活性領域の反対側に位置する前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部を形成する工程（ａ）と、
前記第１の活性領域上にＮ型ゲート電極を形成すると共に前記第２の活性領域上にＰ型ゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第２の活性領域及び前記第１の基板コンタクト部にＰ型不純物を注入し、前記第２の活性領域に前記Ｐ型ＭＩＳトランジスタのＰ型ソース・ドレイン領域を形成すると共に、前記第１の基板コンタクト部にＰ型不純物層を形成する工程（ｃ）と、
前記工程（ｂ）よりも後に、前記第１の活性領域及び前記第２の基板コンタクト部にＮ型不純物を注入し、前記第１の活性領域に前記Ｎ型ＭＩＳトランジスタのＮ型ソース・ドレイン領域を形成すると共に、前記第２の基板コンタクト部にＮ型不純物層を形成する工程（ｄ）とを備え、
前記工程（ｄ）における前記第２の基板コンタクト部にＮ型不純物を注入するためのマスク開口領域と前記第２の活性領域との間の距離を、前記工程（ｃ）における前記第１の基板コンタクト部にＰ型不純物を注入するためのマスク開口領域と前記第１の活性領域との間の距離よりも大きく設定することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ａ）において、前記第２の基板コンタクト部と前記第２の活性領域との間の距離は、前記第１の基板コンタクト部と前記第１の活性領域との間の距離よりも大きいことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｄ）における前記第２の基板コンタクト部にＮ型不純物を注入するためのマスク開口領域の幅を、前記工程（ｃ）における前記第１の基板コンタクト部にＰ型不純物を注入するためのマスク開口領域の幅よりも小さく設定することを特徴とする半導体装置の製造方法。
【請求項６】
デュアルゲート構造を有する半導体装置であって、
半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、
前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、
前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、
前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、
前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、
前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、
前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、
前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている長さは、前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている長さよりも短いことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の基板コンタクト部と前記第２の活性領域との間の距離は、前記第１の基板コンタクト部と前記第１の活性領域との間の距離と同一に設定されていることを特徴とする半導体装置。
【請求項８】
デュアルゲート構造を有する半導体装置であって、
半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、
前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、
前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、
前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、
前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、
前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、
前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、
前記第２の基板コンタクト部における前記Ｐ型ゲート電極と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置を製造するための方法であって、
前記第２の基板コンタクト部にＮ型不純物を注入する工程で、前記第２の基板コンタクト部における前記Ｐ型ゲート電極と対向する部分を覆うマスクを用いることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置において、
前記第１の基板コンタクト部における前記Ｎ型ゲート電極と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置を製造するための方法であって、
前記第２の基板コンタクト部にＮ型不純物を注入する工程で、前記第２の基板コンタクト部における前記Ｐ型ゲート電極と対向する部分を覆うマスクを用い、
前記第１の基板コンタクト部にＰ型不純物を注入する工程で、前記第１の基板コンタクト部における前記Ｎ型ゲート電極と対向する部分を覆うマスクを用いることを特徴とする半導体装置の製造方法。
【請求項１２】
デュアルゲート構造を有する半導体装置であって、
半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、
前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、
前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、
前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、
前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、
前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、
前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、
前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている部分の上に保護膜が形成されており、前記Ｐ型ゲート電極における前記第２の活性領域上に位置する部分には前記保護膜が形成されていないことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている部分の上にも前記保護膜が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記Ｐ型ゲート電極及び前記Ｎ型ゲート電極のそれぞれの側壁にはサイドウォールが形成されており、当該サイドウォールと前記保護膜とは同じ絶縁膜からなることを特徴とする半導体装置。
【請求項１５】
半導体基板上に、素子分離領域を挟んで互いに隣り合うＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域、前記第１の活性領域から見て前記第２の活性領域の反対側に位置する前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部、並びに、前記第２の活性領域から見て前記第１の活性領域の反対側に位置する前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部を形成する工程（ａ）と、
前記第１の活性領域上にＮ型ゲート電極を形成すると共に前記第２の活性領域上にＰ型ゲート電極を形成する工程（ｂ）と、
前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている部分の上に保護膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の活性領域及び前記第１の基板コンタクト部にＰ型不純物を注入し、前記第２の活性領域に前記Ｐ型ＭＩＳトランジスタのＰ型ソース・ドレイン領域を形成すると共に、前記第１の基板コンタクト部にＰ型不純物層を形成する工程（ｄ）と、
前記工程（ｃ）よりも後に、前記第１の活性領域及び前記第２の基板コンタクト部にＮ型不純物を注入し、前記第１の活性領域に前記Ｎ型ＭＩＳトランジスタのＮ型ソース・ドレイン領域を形成すると共に、前記第２の基板コンタクト部にＮ型不純物層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている部分の上にも前記保護膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記Ｎ型ゲート電極の上及び前記Ｐ型ゲート電極の上を含む前記半導体基板上に絶縁膜を形成する工程と、
前記Ｎ型ゲート電極及び前記Ｐ型ゲート電極のそれぞれの前記突き出ている部分の上に位置する前記絶縁膜を覆うマスクを用いて、前記絶縁膜に対してエッチバックを行い、前記Ｎ型ゲート電極及び前記Ｐ型ゲート電極のそれぞれの側壁にサイドウォールを形成すると共に前記Ｎ型ゲート電極及び前記Ｐ型ゲート電極のそれぞれの前記突き出ている部分の上に前記保護膜を形成する工程と、
前記マスクを除去する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置分野において急速に微細化が進んでいる。また、スタンダードセルなどの高さをシュリンクする場合、従来、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとの境界部で発生する相互拡散に注意して設計が行われてきた（例えば特許文献１参照）。
【０００３】
しかし、基板コンタクト部に起因する相互拡散については十分には注意されておらず、トランジスタと基板コンタクト部との境界部についても、前述のＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとの境界部と同じルールで設計されてきた。
【０００４】
図２０（ａ）は、デュアルゲート構造を有する従来の半導体装置の平面図であり、図２０（ｂ）は、図２０（ａ）におけるXX−XX線の断面図である。
【０００５】
図２０（ａ）及び（ｂ）に示すように、半導体基板１上には、素子分離領域２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域１ａとＰ型ＭＩＳトランジスタの活性領域１ｂとが設けられている。また、半導体基板１上におけるＮ型ＭＩＳトランジスタの活性領域１ａから見てＰ型ＭＩＳトランジスタの活性領域１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部７が設けられていると共に、半導体基板１上におけるＰ型ＭＩＳトランジスタの活性領域１ｂから見てＮ型ＭＩＳトランジスタの活性領域１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域１ａとＮ型ＭＩＳトランジスタの基板コンタクト部７との間、及びＰ型ＭＩＳトランジスタの活性領域１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部６との間にはそれぞれ素子分離領域２が設けられている。
【０００６】
また、図２０（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極３が形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極４が形成されている。Ｎ型ゲート電極３とＰ型ゲート電極４とは、Ｎ型ＭＩＳトランジスタの活性領域１ａとＰ型ＭＩＳトランジスタの活性領域１ｂとの間の素子分離領域２上で接続している。Ｐ型ＭＩＳトランジスタの基板コンタクト部６及びＮ型ゲート電極３のそれぞれの表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）６ａ及びＮ型不純物層３ａが形成されている。Ｎ型ＭＩＳトランジスタの基板コンタクト部７及びＰ型ゲート電極４のそれぞれの表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）７ａ及びＰ型不純物層４ａが形成されている。
【０００７】
さらに、図２０（ａ）及び（ｂ）に示すように、Ｎ型ゲート電極３及びＰ型ゲート電極４のそれぞれの側壁には絶縁性サイドウォール５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域１ａ、Ｐ型ＭＩＳトランジスタの活性領域１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部６及びＮ型ＭＩＳトランジスタの基板コンタクト部７のそれぞれの上には、上層配線等とのコンタクト領域８が設けられている。
【０００８】
図２０（ａ）及び（ｂ）に示す従来の半導体装置においては、Ｎ型ゲート電極３におけるＮ型ＭＩＳトランジスタの活性領域１ａからＮ型ＭＩＳトランジスタの基板コンタクト部７の方への突き出し量Ｍ１と、Ｐ型ゲート電極４におけるＰ型ＭＩＳトランジスタの活性領域１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部６の方への突き出し量Ｎ１とは同一に設定されている。
【０００９】
また、図２０（ａ）及び（ｂ）に示す従来の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部７にＰ型不純物を注入するための領域を指定するＰ型基板コンタクト注入領域（マスク開口領域）Ｍ３の幅Ｍ２と、Ｐ型ＭＩＳトランジスタの基板コンタクト部６にＮ型不純物を注入するための領域を指定するＮ型基板コンタクト注入領域（マスク開口領域）Ｎ３の幅Ｎ２とは同一に設定される。
【００１０】
さらに、図２０（ａ）及び（ｂ）に示す従来の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの活性領域１ａからＰ型基板コンタクト注入領域Ｍ３までの距離Ｍ４と、Ｐ型ＭＩＳトランジスタの活性領域１ｂからＮ型基板コンタクト注入領域Ｎ３までの距離Ｎ４とは同一に設定される。言い換えると、Ｎ型ＭＩＳトランジスタの活性領域１ａからＮ型ＭＩＳトランジスタの基板コンタクト部７までの距離Ｍ５と、Ｐ型ＭＩＳトランジスタの活性領域１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部６までの距離Ｎ５とは同一に設定される。
【００１１】
以上に説明した図２０（ａ）及び（ｂ）に示す従来の半導体装置においては、上記各種寸法（Ｍ１、Ｍ２、Ｍ４、Ｍ５、Ｎ１、Ｎ２、Ｎ４、Ｎ５）として十分な大きさが確保されたルールが用いられていた。
【特許文献１】特開平８−１７９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の構成によると、例えば微細化が進んだロジックセルにおいて、セル高さに対して基板コンタクト部の占める割合が大きくなり、その結果、トランジスタの活性領域を十分に確保できないという問題が発生する。
【００１３】
また、基板コンタクト部に起因する相互拡散を考慮せずに、各種寸法の縮小化を進めた場合には、当該相互拡散によりトランジスタの能力が劣化するという問題が発生する。
【００１４】
前記に鑑み、本発明は、ロジックセル等において基板コンタクト部に起因する相互拡散を発生させることなく、基板コンタクト部のレイアウトを十分にシュリンクし、トランジスタの活性領域を最大限に確保することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本発明に係る第１の半導体装置は、デュアルゲート構造を有する半導体装置であって、半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、前記第２の基板コンタクト部と前記第２の活性領域との間の距離は、前記第１の基板コンタクト部と前記第１の活性領域との間の距離よりも大きい。
【００１６】
本発明の第１の半導体装置によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層とＰ型ＭＩＳトランジスタの活性領域との間の距離が、Ｎ型ＭＩＳトランジスタの基板コンタクト部のＰ型不純物層とＮ型ＭＩＳトランジスタの活性領域との間の距離よりも大きい。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層を形成する際に、Ｐ型ゲート電極におけるＰ型ＭＩＳトランジスタの活性領域からＰ型ＭＩＳトランジスタの基板コンタクト部の方へ突き出ている部分（以下、Ｐ型ゲート電極の突き出し部分と称する）に注入されるＮ型不純物の量を低減することができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響をなくすことができる。一方、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部のＰ型不純物層と活性領域との間の距離を小さくできるので、言い換えると、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【００１７】
本発明の第１の半導体装置において、前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている長さは、前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている長さと同一に設定されていてもよい。
【００１８】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に、素子分離領域を挟んで互いに隣り合うＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域、前記第１の活性領域から見て前記第２の活性領域の反対側に位置する前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部、並びに、前記第２の活性領域から見て前記第１の活性領域の反対側に位置する前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部を形成する工程（ａ）と、前記第１の活性領域上にＮ型ゲート電極を形成すると共に前記第２の活性領域上にＰ型ゲート電極を形成する工程（ｂ）と、前記工程（ｂ）よりも後に、前記第２の活性領域及び前記第１の基板コンタクト部にＰ型不純物を注入し、前記第２の活性領域に前記Ｐ型ＭＩＳトランジスタのＰ型ソース・ドレイン領域を形成すると共に、前記第１の基板コンタクト部にＰ型不純物層を形成する工程（ｃ）と、前記工程（ｂ）よりも後に、前記第１の活性領域及び前記第２の基板コンタクト部にＮ型不純物を注入し、前記第１の活性領域に前記Ｎ型ＭＩＳトランジスタのＮ型ソース・ドレイン領域を形成すると共に、前記第２の基板コンタクト部にＮ型不純物層を形成する工程（ｄ）とを備え、前記工程（ｄ）における前記第２の基板コンタクト部にＮ型不純物を注入するためのマスク開口領域と前記第２の活性領域との間の距離を、前記工程（ｃ）における前記第１の基板コンタクト部にＰ型不純物を注入するためのマスク開口領域と前記第１の活性領域との間の距離よりも大きく設定する。
【００１９】
すなわち、本発明の第１の半導体装置の製造方法は、上記本発明の第１の半導体装置を製造するための方法である。本発明の第１の半導体装置の製造方法によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部にＮ型不純物を注入するためのマスク開口領域とＰ型ＭＩＳトランジスタの活性領域との間の距離を、Ｎ型ＭＩＳトランジスタの基板コンタクト部にＰ型不純物を注入するためのマスク開口領域とＮ型ＭＩＳトランジスタの活性領域との間の距離よりも大きく設定する。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部にＮ型不純物を注入する際に、Ｐ型ゲート電極の突き出し部分に注入されるＮ型不純物の量を低減することができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響をなくすことができる。一方、Ｎ型ＭＩＳトランジスタにおいてはＰ型不純物を注入するためのマスク開口領域と活性領域との間の距離を小さくできるので、言い換えると、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【００２０】
本発明の第１の半導体装置の製造方法において、上記効果を確実に得るためには、前記工程（ａ）において、前記第２の基板コンタクト部と前記第２の活性領域との間の距離は、前記第１の基板コンタクト部と前記第１の活性領域との間の距離よりも大きいことが好ましい。
【００２１】
本発明の第１の半導体装置の製造方法において、前記工程（ｄ）における前記第２の基板コンタクト部にＮ型不純物を注入するためのマスク開口領域の幅を、前記工程（ｃ）における前記第１の基板コンタクト部にＰ型不純物を注入するためのマスク開口領域の幅よりも小さく設定することが好ましい。このようにすると、Ｐ型ＭＩＳトランジスタの基板コンタクト部にＮ型不純物を注入する際に、Ｐ型ゲート電極の突き出し部分に注入されるＮ型不純物の量をより確実に低減することができ、それによってＰ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響を確実になくすことができる。また、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層とＰ型ＭＩＳトランジスタの活性領域との間の距離を、Ｎ型ＭＩＳトランジスタの基板コンタクト部のＰ型不純物層とＮ型ＭＩＳトランジスタの活性領域との間の距離よりも大きくすることなく、上記効果を得ることができる。すなわち、Ｎ型ＭＩＳトランジスタのみならずＰ型ＭＩＳトランジスタにおいても基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域をより十分に確保することができる。
【００２２】
本発明に係る第２の半導体装置は、デュアルゲート構造を有する半導体装置であって、半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの前記第１の基板コンタクト部と、前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている長さは、前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている長さよりも短い。
【００２３】
本発明の第２の半導体装置によると、Ｐ型ゲート電極の突き出し部分の長さはＮ型ゲート電極の突き出し部分の長さよりも短い。このため、Ｐ型ゲート電極の突き出し部分とＰ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層との間の距離を、Ｎ型ゲート電極の突き出し部分とＮ型ＭＩＳトランジスタの基板コンタクト部のＰ型不純物層との間の距離よりも大きくすることができる。従って、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層を形成する際に、Ｐ型ゲート電極の突き出し部分に注入されるＮ型不純物の量を低減することができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響をなくすことができる。また、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層とＰ型ＭＩＳトランジスタの活性領域との間の距離を、Ｎ型ＭＩＳトランジスタの基板コンタクト部のＰ型不純物層とＮ型ＭＩＳトランジスタの活性領域との間の距離よりも大きくすることなく、上記効果を得ることができる。すなわち、Ｎ型ＭＩＳトランジスタのみならずＰ型ＭＩＳトランジスタにおいても基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域をより十分に確保することができる。
【００２４】
本発明の第２の半導体装置において、前記第２の基板コンタクト部と前記第２の活性領域との間の距離は、前記第１の基板コンタクト部と前記第１の活性領域との間の距離と同一に設定されていてもよい。
【００２５】
本発明に係る第３の半導体装置は、デュアルゲート構造を有する半導体装置であって、半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、前記第２の基板コンタクト部における前記Ｐ型ゲート電極と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低い。
【００２６】
本発明の第３の半導体装置によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部におけるＰ型ゲート電極と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低い。すなわち、本発明の第３の半導体装置においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部におけるＰ型ゲート電極と対向する部分にＮ型不純物を注入しなくてもよい。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層を形成する際に、Ｐ型ゲート電極の突き出し部分にＮ型不純物が注入されることを防止することができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響をなくすことができる。また、Ｐ型ゲート電極の突き出し部分にＮ型不純物が注入されることがないため、Ｎ型ＭＩＳトランジスタのみならずＰ型ＭＩＳトランジスタにおいても基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【００２７】
本発明の第３の半導体装置を製造する際には、前記第２の基板コンタクト部にＮ型不純物を注入する工程で、前記第２の基板コンタクト部における前記Ｐ型ゲート電極と対向する部分を覆うマスクを用いてもよい。
【００２８】
本発明の第３の半導体装置において、前記第１の基板コンタクト部における前記Ｎ型ゲート電極と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低くてもよい。この場合、前記第２の基板コンタクト部にＮ型不純物を注入する工程で、前記第２の基板コンタクト部における前記Ｐ型ゲート電極と対向する部分を覆うマスクを用い、前記第１の基板コンタクト部にＰ型不純物を注入する工程で、前記第１の基板コンタクト部における前記Ｎ型ゲート電極と対向する部分を覆うマスクを用いてもよい。
【００２９】
本発明に係る第４の半導体装置は、デュアルゲート構造を有する半導体装置であって、半導体基板上に素子分離領域を挟んで互いに隣り合うように形成されたＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域と、前記半導体基板上における前記第１の活性領域から見て前記第２の活性領域の反対側に形成された前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部と、前記半導体基板上における前記第２の活性領域から見て前記第１の活性領域の反対側に形成された前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部と、前記第１の活性領域上に形成されており、Ｎ型不純物が注入されたＮ型ゲート電極と、前記第１の基板コンタクト部に形成されており、Ｐ型不純物が注入されたＰ型不純物層と、前記第２の活性領域上に形成されており、前記Ｐ型不純物が注入されたＰ型ゲート電極と、前記第２の基板コンタクト部に形成されており、前記Ｎ型不純物が注入されたＮ型不純物層とを備え、前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている部分の上に保護膜が形成されており、前記Ｐ型ゲート電極における前記第２の活性領域上に位置する部分には前記保護膜が形成されていない。
【００３０】
本発明の第４の半導体装置によると、Ｐ型ゲート電極の突き出し部分の上に保護膜が形成されている。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部のＮ型不純物層を形成する際に、Ｐ型ゲート電極の突き出し部分にはＮ型不純物は注入されない。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響をなくすことができる。また、Ｐ型ゲート電極の突き出し部分にはＮ型不純物は注入されないため、Ｎ型ＭＩＳトランジスタのみならずＰ型ＭＩＳトランジスタにおいても基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【００３１】
本発明の第４の半導体装置において、前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている部分の上にも前記保護膜が形成されていてもよい。この場合、前記Ｐ型ゲート電極及び前記Ｎ型ゲート電極のそれぞれの側壁にはサイドウォールが形成されており、当該サイドウォールと前記保護膜とは同じ絶縁膜から構成されていてもよい。
【００３２】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に、素子分離領域を挟んで互いに隣り合うＮ型ＭＩＳトランジスタの第１の活性領域及びＰ型ＭＩＳトランジスタの第２の活性領域、前記第１の活性領域から見て前記第２の活性領域の反対側に位置する前記Ｎ型ＭＩＳトランジスタの第１の基板コンタクト部、並びに、前記第２の活性領域から見て前記第１の活性領域の反対側に位置する前記Ｐ型ＭＩＳトランジスタの第２の基板コンタクト部を形成する工程（ａ）と、前記第１の活性領域上にＮ型ゲート電極を形成すると共に前記第２の活性領域上にＰ型ゲート電極を形成する工程（ｂ）と、前記Ｐ型ゲート電極における前記第２の活性領域から前記第２の基板コンタクト部の方へ突き出ている部分の上に保護膜を形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記第２の活性領域及び前記第１の基板コンタクト部にＰ型不純物を注入し、前記第２の活性領域に前記Ｐ型ＭＩＳトランジスタのＰ型ソース・ドレイン領域を形成すると共に、前記第１の基板コンタクト部にＰ型不純物層を形成する工程（ｄ）と、前記工程（ｃ）よりも後に、前記第１の活性領域及び前記第２の基板コンタクト部にＮ型不純物を注入し、前記第１の活性領域に前記Ｎ型ＭＩＳトランジスタのＮ型ソース・ドレイン領域を形成すると共に、前記第２の基板コンタクト部にＮ型不純物層を形成する工程（ｅ）とを備えている。
【００３３】
すなわち、本発明の第２の半導体装置の製造方法は、上記本発明の第４の半導体装置を製造するための方法である。本発明の第２の半導体装置の製造方法によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部にＮ型不純物を注入する前に、前記Ｐ型ゲート電極の突き出し部分の上に保護膜を形成する。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部にＮ型不純物を注入する際に、Ｐ型ゲート電極の突き出し部分にはＮ型不純物は注入されない。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部に起因する相互拡散の影響をなくすことができる。また、Ｐ型ゲート電極の突き出し部分にはＮ型不純物は注入されないため、Ｎ型ＭＩＳトランジスタのみならずＰ型ＭＩＳトランジスタにおいても基板コンタクト部を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【００３４】
本発明の第２の半導体装置の製造方法において、前記工程（ｃ）は、前記Ｎ型ゲート電極における前記第１の活性領域から前記第１の基板コンタクト部の方へ突き出ている部分の上にも前記保護膜を形成する工程を含んでいてもよい。この場合、前記工程（ｃ）は、前記Ｎ型ゲート電極の上及び前記Ｐ型ゲート電極の上を含む前記半導体基板上に絶縁膜を形成する工程と、前記Ｎ型ゲート電極及び前記Ｐ型ゲート電極のそれぞれの前記突き出ている部分の上に位置する前記絶縁膜を覆うマスクを用いて、前記絶縁膜に対してエッチバックを行い、前記Ｎ型ゲート電極及び前記Ｐ型ゲート電極のそれぞれの側壁にサイドウォールを形成すると共に前記Ｎ型ゲート電極及び前記Ｐ型ゲート電極のそれぞれの前記突き出ている部分の上に前記保護膜を形成する工程と、前記マスクを除去する工程とを含んでいてもよい。
【発明の効果】
【００３５】
以上のように、本発明によると、基板コンタクト部に起因する相互拡散を考慮して、Ｎ型ＭＩＳトランジスタの基板コンタクト部のデザインルールとＰ型ＭＩＳトランジスタの基板コンタクト部のデザインルールとを別々に設定して各基板コンタクト部を形成する。このため、スタンダードセル等において基板コンタクト部に起因する相互拡散を発生させることなく、基板コンタクト部のレイアウトを十分にシュリンクできるので、各トランジスタの活性領域を最大限に確保することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３７】
図１（ａ）は、デュアルゲート構造を有する第１の実施形態の半導体装置の平面図であり、図１（ｂ）は図１（ａ）におけるＩ−Ｉ線の断面図である。
【００３８】
図１（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板１０１上には、素子分離領域１０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域１０１ａとＰ型ＭＩＳトランジスタの活性領域１０１ｂとが設けられている。また、半導体基板１０１上におけるＮ型ＭＩＳトランジスタの活性領域１０１ａから見てＰ型ＭＩＳトランジスタの活性領域１０１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７が設けられていると共に、半導体基板１０１上におけるＰ型ＭＩＳトランジスタの活性領域１０１ｂから見てＮ型ＭＩＳトランジスタの活性領域１０１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域１０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部１０７との間、及びＰ型ＭＩＳトランジスタの活性領域１０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部１０６との間にはそれぞれ素子分離領域１０２が設けられている。
【００３９】
また、図１（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域１０１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極１０３がゲート絶縁膜（図示省略）を介して形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域１０１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極１０４がゲート絶縁膜（図示省略）を介して形成されている。Ｎ型ゲート電極１０３とＰ型ゲート電極１０４とは、Ｎ型ＭＩＳトランジスタの活性領域１０１ａとＰ型ＭＩＳトランジスタの活性領域１０１ｂとの間の素子分離領域１０２上で接続している。Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６及びＮ型ゲート電極１０３のそれぞれの表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）１０６ａ及びＮ型不純物層１０３ａが形成されている。Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７及びＰ型ゲート電極１０４のそれぞれの表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）１０７ａ及びＰ型不純物層１０４ａが形成されている。
【００４０】
さらに、図１（ａ）及び（ｂ）に示すように、Ｎ型ゲート電極１０３及びＰ型ゲート電極１０４のそれぞれの側壁には絶縁性サイドウォール１０５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域１０１ａ、Ｐ型ＭＩＳトランジスタの活性領域１０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６及びＮ型ＭＩＳトランジスタの基板コンタクト部１０７のそれぞれの上には、上層配線等とのコンタクト領域（コンタクトプラグ）１０８が設けられている。
【００４１】
図１（ａ）及び（ｂ）に示す本実施形態の半導体装置においては、Ｎ型ゲート電極１０３におけるＮ型ＭＩＳトランジスタの活性領域１０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部１０７の方への突き出し量Ａ４と、Ｐ型ゲート電極１０４におけるＰ型ＭＩＳトランジスタの活性領域１０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部１０６の方への突き出し量Ｂ４とは同一に設定されている。
【００４２】
また、図１（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７にＰ型不純物を注入するためのマスク開口領域Ａ３の幅（Ｐ型不純物注入マスク幅）Ａ２と、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６にＮ型不純物を注入するためのマスク開口領域Ｂ３の幅（Ｎ型不純物注入マスク幅）Ｂ２とは同一に設定される。
【００４３】
さらに、図１（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７にＰ型不純物を注入するためのマスク開口領域Ａ３とＮ型ＭＩＳトランジスタの活性領域１０１ａとの間の距離Ａ１と比べて、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６にＮ型不純物を注入するためのマスク開口領域Ｂ３とＰ型ＭＩＳトランジスタの活性領域１０１ｂとの間の距離Ｂ１を大きく設定する。言い換えると、Ｎ型ＭＩＳトランジスタの活性領域１０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部１０７（Ｐ型不純物層１０７ａ）までの距離Ａ５と比べて、Ｐ型ＭＩＳトランジスタの活性領域１０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部１０６（Ｎ型不純物層１０６ａ）までの距離Ｂ５を大きく設定する。
【００４４】
以上に説明した本実施形態の構成によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６のＮ型不純物層１０６ａを形成する際に、Ｐ型ゲート電極１０４におけるＰ型ＭＩＳトランジスタの活性領域１０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部１０６の方へ突き出ている部分（以下、Ｐ型ゲート電極１０４の突き出し部分と称する）に注入されるＮ型不純物の量を低減することができる。すなわち、Ｐ型ＭＩＳトランジスタの基板コンタクト部１０６のＮ型不純物層１０６ａを形成する際にＰ型ゲート電極１０４の突き出し部分の表面部に形成されるＮ型不純物層１０４ｂの幅を、Ｎ型ＭＩＳトランジスタの基板コンタクト部１０７のＰ型不純物層１０７ａを形成する際にＮ型ゲート電極１０３の突き出し部分の表面部に形成されるＰ型不純物層１０３ｂの幅よりも小さくすることができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部１０６に起因する相互拡散の影響をなくすことができる。一方、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部１０７のＰ型不純物層１０７ａと活性領域１０１ａとの間の距離（Ａ５）を小さくできるので、言い換えると、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部１０７を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域１０１ａ及び１０１ｂを十分に確保することができる。
【００４５】
図２１（ａ）は、Ｎ型ＭＩＳトランジスタ（ＭＯＳ（metal-oxide semiconductor ）型）におけるマスク開口領域（Ｐ型不純物注入領域）Ａ３と活性領域１０１ａとの間の距離Ａ１に対するオン電流の依存性を示し、図２１（ｂ）は、Ｐ型ＭＩＳトランジスタ（ＭＯＳ型）におけるマスク開口領域（Ｎ型不純物注入領域）Ｂ３と活性領域１０１ｂとの間の距離Ｂ１に対するオン電流の依存性を示している。
【００４６】
図２１（ａ）に示すように、Ｎ型ＭＩＳトランジスタにおいては、基板コンタクト部１０６に起因する相互拡散の影響はほとんど見られない。それに対して、図２１（ｂ）に示すように、Ｐ型ＭＩＳトランジスタにおいては、基板コンタクト部１０７に起因する相互拡散の影響は、Ｎ型不純物注入領域Ｂ３が活性領域１０１ｂつまりＰ型ゲート電極１０４に近づくと大きくなり、Ｎ型不純物注入領域Ｂ３と活性領域１０１ｂとの距離Ｂ１が３５ｎｍ程度のときにオン電流が２％程度劣化する。この基板コンタクト部に起因する相互拡散によるトランジスタ能力の劣化現象は、微細化に伴って生じてきた新たな問題であるが、上記のように、本実施形態によれば、Ｎ型不純物注入領域Ｂ３と活性領域１０１ｂとの距離Ｂ１を大きく設定することができるので、当該問題を克服することができる。
【００４７】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）、図４（ａ）、図５（ａ）、図６（ａ）及び図７（ａ）は本実施形態の半導体装置の製造方法の各工程を示す平面図であり、図２（ｂ）、図３（ａ）〜（ｃ）、図４（ｂ）、図５（ｂ）、図６（ｂ）及び図７（ｂ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。尚、図２（ｂ）は図２（ａ）のII−II線の断面図であり、図４（ｂ）は図４（ａ）のIV−IV線の断面図であり、図５（ｂ）は図５（ａ）のＶ−Ｖ線の断面図であり、図６（ｂ）は図６（ａ）のVI−VI線の断面図であり、図７（ｂ）は図７（ａ）のVII −VII 線の断面図である。
【００４８】
まず、図２（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板２０１上に、素子分離領域２０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域２０１ａとＰ型ＭＩＳトランジスタの活性領域２０１ｂとを形成する。また、半導体基板２０１上におけるＮ型ＭＩＳトランジスタの活性領域２０１ａから見てＰ型ＭＩＳトランジスタの活性領域２０１ｂの反対側にＮ型ＭＩＳトランジスタの基板コンタクト部２０７を形成し、半導体基板２０１上におけるＰ型ＭＩＳトランジスタの活性領域２０１ｂから見てＮ型ＭＩＳトランジスタの活性領域２０１ａの反対側にＰ型ＭＩＳトランジスタの基板コンタクト部２０６を形成する。ここで、Ｎ型ＭＩＳトランジスタの活性領域２０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部２０７との間、及びＰ型ＭＩＳトランジスタの活性領域２０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部２０６との間にもそれぞれ素子分離領域２０２を形成する。
【００４９】
次に、図３（ａ）に示すように、半導体基板２０１上にゲート絶縁膜（図示省略）を介してゲート電極形成用導電膜２０を形成する。続いて、図３（ｂ）に示すように、ゲート電極形成用導電膜２０のうちＮ型ＭＩＳトランジスタ領域に位置する部分に、Ｎ型不純物、例えばリンイオンを加速エネルギー６ＫｅＶ、ドーズ量６．０×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、それによりＮ型ゲート電極層２０Ａを形成する。続いて、図３（ｃ）に示すように、ゲート電極形成用導電膜２０のうちＰ型ＭＩＳトランジスタ領域に位置する部分に、Ｐ型不純物、例えばボロンイオンを加速エネルギー２ＫｅＶ、ドーズ量２．０×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、それによりＰ型ゲート電極層２０Ｂを形成する。
【００５０】
次に、図４（ａ）及び（ｂ）に示すように、エッチングによりＮ型ゲート電極層２０Ａ及びＰ型ゲート電極層２０Ｂをそれぞれパターニングして、Ｎ型不純物が注入されたＮ型ゲート電極２０３をＮ型ＭＩＳトランジスタの活性領域２０１ａ上に形成すると共に、Ｐ型不純物が注入されたＰ型ゲート電極２０４をＰ型ＭＩＳトランジスタの活性領域２０１ｂ上に形成する。このとき、Ｎ型ゲート電極２０３とＰ型ゲート電極２０４とは、Ｎ型ＭＩＳトランジスタの活性領域２０１ａとＰ型ＭＩＳトランジスタの活性領域２０１ｂとの間の素子分離領域２０２上で接続するように形成される。また、Ｎ型ゲート電極２０３におけるＮ型ＭＩＳトランジスタの活性領域２０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部２０７の方への突き出し量Ａ４と、Ｐ型ゲート電極２０４におけるＰ型ＭＩＳトランジスタの活性領域２０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部２０６の方への突き出し量Ｂ４とを同一に設定する。
【００５１】
次に、Ｎ型ＭＩＳトランジスタの活性領域２０１ａ及び基板コンタクト部２０７に、例えばヒ素イオンを加速エネルギー３ＫｅＶ、ドーズ量１．５×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域（図示省略）を形成する。次に、Ｎ型ＭＩＳトランジスタの活性領域２０１ａ及び基板コンタクト部２０７に、例えばボロンイオンを加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０12  個／ｃｍ2   、ＴＩＬＴ角２５度の条件で４回転注入（互いに直交する４方向からの注入を順次実施すること：以下同じ）し、Ｐ型ポケット領域（図示省略）を形成する。
【００５２】
次に、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂ及び基板コンタクト部２０６に、例えばボロンイオンを加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０14  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域（図示省略）を形成する。次に、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂ及び基板コンタクト部２０６に、例えばリンイオンを加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０12  個／ｃｍ2   、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域（図示省略）を形成する。
【００５３】
次に、図５（ｂ）に示すように、半導体基板２０１上の全面に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりシリコン窒化膜を形成した後、例えばエッチバック法により当該シリコン窒化膜をエッチングして、各ゲート電極２０３及び２０４のそれぞれの側壁にサイドウォール２０５を形成する。続いて、図５（ａ）及び（ｂ）に示すように、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂの上及びＮ型ＭＩＳトランジスタの基板コンタクト部２０７の上に開口領域（Ｐ型不純物注入領域）Ａ３を持つレジストパターン２１０をマスクとして、例えばボロンイオンを加速エネルギー２ＫｅＶ、ドーズ量４．０×１０15  個／ｃｍ2   、ＴＩＬＴ角７度の条件で半導体基板２０１に注入する。これにより、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂにＰ型ソース・ドレイン領域（図示省略）が形成されると共にＮ型ＭＩＳトランジスタの基板コンタクト部２０７にＰ型不純物層（Ｐ型基板コンタクト領域）２０７ａが形成される。その際、Ｐ型不純物が注入されたＰ型ゲート電極２０４の表面部にＰ型不純物層２０４ａが形成されると共に、Ｎ型不純物が注入されたＮ型ゲート電極２０３の突き出し部分の表面部にＰ型不純物層２０３ｂが形成される。また、本実施形態においては、Ｎ型ＭＩＳトランジスタの基板コンタクト部２０７上のＰ型不純物注入領域Ａ３の幅をＡ２に設定しており、Ｎ型ＭＩＳトランジスタの活性領域２０１ａと当該Ｐ型不純物注入領域Ａ３との間の距離をＡ１に設定している。
【００５４】
次に、レジストパターン２１０を除去した後、図６（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域２０１ａの上及びＰ型ＭＩＳトランジスタの基板コンタクト部２０６の上に開口領域（Ｎ型不純物注入領域）Ｂ３を持つレジストパターン２１１をマスクとして、例えば砒素イオンを加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で半導体基板２０１に注入し、続いて、例えばリンイオンを加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０15  個／ｃｍ2   、ＴＩＬＴ角７度の条件で半導体基板２０１に注入する。これにより、Ｎ型ＭＩＳトランジスタの活性領域２０１ａにＮ型ソース・ドレイン領域（図示省略）が形成されると共にＰ型ＭＩＳトランジスタの基板コンタクト部２０６にＮ型不純物層（Ｎ型基板コンタクト領域）２０６ａが形成される。その際、Ｎ型不純物が注入されたＮ型ゲート電極２０３の表面部にＮ型不純物層２０３ａが形成されると共に、Ｐ型不純物が注入されたＰ型ゲート電極２０４の突き出し部分の表面部にＮ型不純物層２０４ｂが形成される。また、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部２０６上のＮ型不純物注入領域Ｂ３の幅をＢ２に設定しており、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂと当該Ｎ型不純物注入領域Ｂ３との間の距離をＢ１に設定している。さらに、本実施形態においては、Ｐ型不純物注入領域Ａ３の幅Ａ２とＮ型不純物注入領域Ｂ３の幅Ｂ２とを同じに設定しており、Ｎ型ＭＩＳトランジスタの活性領域２０１ａとＰ型不純物注入領域Ａ３との間の距離Ａ１（図５参照）を、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂとＮ型不純物注入領域Ｂ３との間の距離Ｂ１よりも小さく設定している。言い換えると、Ｎ型ＭＩＳトランジスタの活性領域２０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部２０７（Ｐ型不純物層２０７ａ）までの距離Ａ５（両者の間の素子分離領域２０２の幅）と比べて、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部２０６（Ｎ型不純物層２０６ａ）までの距離Ｂ５（両者の間の素子分離領域２０２の幅）を大きく設定している（図７（ａ）参照）。
【００５５】
次に、レジストパターン２１１を除去し、その後、図７（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域２０１ａ、Ｐ型ＭＩＳトランジスタの活性領域２０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部２０６及びＮ型ＭＩＳトランジスタの基板コンタクト部２０７のそれぞれの上に、上層配線等とのコンタクト領域（コンタクトプラグ）２０８を形成する。
【００５６】
以上に説明した本実施形態の方法によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部２０６にＮ型不純物を注入するためのＮ型不純物注入領域Ｂ３とＰ型ＭＩＳトランジスタの活性領域２０１ｂとの間の距離Ｂ１を、Ｎ型ＭＩＳトランジスタの基板コンタクト部２０７にＰ型不純物を注入するためのＰ型不純物注入領域Ａ３とＮ型ＭＩＳトランジスタの活性領域２０１ａとの間の距離Ａ１よりも大きく設定する。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部２０６にＮ型不純物を注入する際に、Ｐ型ゲート電極２０４の突き出し部分に注入されるＮ型不純物の量を低減することができる。すなわち、Ｐ型ＭＩＳトランジスタの基板コンタクト部２０６のＮ型不純物層２０６ａを形成する際にＰ型ゲート電極２０４の突き出し部分の表面部に形成されるＮ型不純物層２０４ｂを、Ｎ型ＭＩＳトランジスタの基板コンタクト部２０７のＰ型不純物層２０７ａを形成する際にＮ型ゲート電極２０３の突き出し部分の表面部に形成されるＰ型不純物層２０３ｂよりも小さくすることができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部２０６に起因する相互拡散の影響をなくすことができる。一方、Ｎ型ＭＩＳトランジスタにおいてはＰ型不純物注入領域Ａ３と活性領域２０１ａとの間の距離Ａ１を小さくできるので、言い換えると、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部２０７を十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域２０１ａ及び２０１ｂを十分に確保することができる。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５８】
図８（ａ）は、デュアルゲート構造を有する第２の実施形態の半導体装置の平面図であり、図８（ｂ）は図８（ａ）におけるVIII−VIII線の断面図である。
【００５９】
図８（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板３０１上には、素子分離領域３０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域３０１ａとＰ型ＭＩＳトランジスタの活性領域３０１ｂとが設けられている。また、半導体基板３０１上におけるＮ型ＭＩＳトランジスタの活性領域３０１ａから見てＰ型ＭＩＳトランジスタの活性領域３０１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７が設けられていると共に、半導体基板３０１上におけるＰ型ＭＩＳトランジスタの活性領域３０１ｂから見てＮ型ＭＩＳトランジスタの活性領域３０１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域３０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部３０７との間、及びＰ型ＭＩＳトランジスタの活性領域３０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部３０６との間にはそれぞれ素子分離領域３０２が設けられている。
【００６０】
また、図８（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域３０１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極３０３がゲート絶縁膜（図示省略）を介して形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域３０１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極３０４がゲート絶縁膜（図示省略）を介して形成されている。Ｎ型ゲート電極３０３とＰ型ゲート電極３０４とは、Ｎ型ＭＩＳトランジスタの活性領域３０１ａとＰ型ＭＩＳトランジスタの活性領域３０１ｂとの間の素子分離領域３０２上で接続している。Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６及びＮ型ゲート電極３０３のそれぞれの表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）３０６ａ及びＮ型不純物層３０３ａが形成されている。Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７及びＰ型ゲート電極３０４のそれぞれの表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）３０７ａ及びＰ型不純物層３０４ａが形成されている。
【００６１】
さらに、図８（ａ）及び（ｂ）に示すように、Ｎ型ゲート電極３０３及びＰ型ゲート電極３０４のそれぞれの側壁には絶縁性サイドウォール３０５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域３０１ａ、Ｐ型ＭＩＳトランジスタの活性領域３０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６及びＮ型ＭＩＳトランジスタの基板コンタクト部３０７のそれぞれの上には、上層配線等とのコンタクト領域３０８が設けられている。
【００６２】
図８（ａ）及び（ｂ）に示す本実施形態の半導体装置においては、Ｎ型ゲート電極３０３におけるＮ型ＭＩＳトランジスタの活性領域３０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部３０７の方への突き出し量Ｃ４と、Ｐ型ゲート電極３０４におけるＰ型ＭＩＳトランジスタの活性領域３０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部３０６の方への突き出し量Ｄ４とは同一に設定されている。
【００６３】
また、図８（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７にＰ型不純物を注入するためのマスク開口領域Ｃ３の幅（Ｐ型不純物注入マスク幅）Ｃ２と比べて、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６にＮ型不純物を注入するためのマスク開口領域Ｄ３の幅（Ｎ型不純物注入マスク幅）Ｄ２を小さく設定する。
【００６４】
さらに、図８（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７にＰ型不純物を注入するためのマスク開口領域Ｃ３とＮ型ＭＩＳトランジスタの活性領域３０１ａとの間の距離Ｃ１と比べて、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６にＮ型不純物を注入するためのマスク開口領域Ｄ３とＰ型ＭＩＳトランジスタの活性領域３０１ｂとの間の距離Ｄ１を大きく設定する。尚、本実施形態では、Ｐ型不純物注入マスク幅Ｃ２と比べてＮ型不純物注入マスク幅Ｄ２を小さく設定するため、Ｎ型ＭＩＳトランジスタの活性領域３０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部３０７（Ｐ型不純物層３０７ａ）までの距離Ｃ５と比べて、Ｐ型ＭＩＳトランジスタの活性領域３０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部３０６（Ｎ型不純物層３０６ａ）までの距離Ｄ５を大きく設定する必要はない。
【００６５】
本実施形態によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６にＮ型不純物を注入するためのＮ型不純物注入領域Ｄ３とＰ型ＭＩＳトランジスタの活性領域３０１ｂとの間の距離Ｄ１を、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７にＰ型不純物を注入するためのＰ型不純物注入領域Ｃ３とＮ型ＭＩＳトランジスタの活性領域３０１ａとの間の距離Ｃ１よりも大きく設定する。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６にＮ型不純物を注入する際に、Ｐ型ゲート電極３０４の突き出し部分に注入されるＮ型不純物の量を低減することができる。すなわち、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６のＮ型不純物層３０６ａを形成する際にＰ型ゲート電極３０４の突き出し部分の表面部に形成されるＮ型不純物層３０４ｂの幅を、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７のＰ型不純物層３０７ａを形成する際にＮ型ゲート電極３０３の突き出し部分の表面部に形成されるＰ型不純物層３０３ｂの幅よりも小さくすることができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部３０６に起因する相互拡散の影響をなくすことができる。
【００６６】
一方、本実施形態によると、Ｎ型ＭＩＳトランジスタにおいてはＰ型不純物注入領域Ｃ３と活性領域３０１ａとの間の距離Ｃ１を小さくできる。言い換えると、Ｎ型ＭＩＳトランジスタにおいては基板コンタクト部３０７を十分にシュリンクできる。また、本実施形態では、Ｐ型不純物注入マスク幅Ｃ２と比べてＮ型不純物注入マスク幅Ｄ２を小さく設定するため、Ｐ型ＭＩＳトランジスタの基板コンタクト部３０６（Ｎ型不純物層３０６ａ）とＰ型ＭＩＳトランジスタの活性領域３０１ｂとの間の距離（両者の間の素子分離領域３０２の幅）を、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７（Ｐ型不純物層３０７ａ）とＮ型ＭＩＳトランジスタの活性領域３０１ａとの間の距離（両者の間の素子分離領域３０２の幅）よりも大きくする必要がない。従って、Ｎ型ＭＩＳトランジスタの基板コンタクト部３０７のみならずＰ型ＭＩＳトランジスタの基板コンタクト部３０６をも十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域３０１ａ及び３０１ｂを十分に確保することができる。
【００６７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６８】
図９（ａ）は、デュアルゲート構造を有する第３の実施形態の半導体装置の平面図であり、図９（ｂ）は図９（ａ）におけるIX−IX線の断面図である。
【００６９】
図９（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板４０１上には、素子分離領域４０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域４０１ａとＰ型ＭＩＳトランジスタの活性領域４０１ｂとが設けられている。また、半導体基板４０１上におけるＮ型ＭＩＳトランジスタの活性領域４０１ａから見てＰ型ＭＩＳトランジスタの活性領域４０１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７が設けられていると共に、半導体基板４０１上におけるＰ型ＭＩＳトランジスタの活性領域４０１ｂから見てＮ型ＭＩＳトランジスタの活性領域４０１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域４０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部４０７との間、及びＰ型ＭＩＳトランジスタの活性領域４０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部４０６との間にはそれぞれ素子分離領域４０２が設けられている。
【００７０】
また、図９（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域４０１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極４０３がゲート絶縁膜（図示省略）を介して形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域４０１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極４０４がゲート絶縁膜（図示省略）を介して形成されている。Ｎ型ゲート電極４０３とＰ型ゲート電極４０４とは、Ｎ型ＭＩＳトランジスタの活性領域４０１ａとＰ型ＭＩＳトランジスタの活性領域４０１ｂとの間の素子分離領域４０２上で接続している。Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６及びＮ型ゲート電極４０３のそれぞれの表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）４０６ａ及びＮ型不純物層４０３ａが形成されている。Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７及びＰ型ゲート電極４０４のそれぞれの表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）４０７ａ及びＰ型不純物層４０４ａが形成されている。
【００７１】
さらに、図９（ａ）及び（ｂ）に示すように、Ｎ型ゲート電極４０３及びＰ型ゲート電極４０４のそれぞれの側壁には絶縁性サイドウォール４０５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域４０１ａ、Ｐ型ＭＩＳトランジスタの活性領域４０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６及びＮ型ＭＩＳトランジスタの基板コンタクト部４０７のそれぞれの上には、上層配線等とのコンタクト領域（コンタクトプラグ）４０８が設けられている。
【００７２】
図９（ａ）及び（ｂ）に示す本実施形態の半導体装置においては、Ｎ型ゲート電極４０３におけるＮ型ＭＩＳトランジスタの活性領域４０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部４０７の方への突き出し量Ｅ４と比べて、Ｐ型ゲート電極４０４におけるＰ型ＭＩＳトランジスタの活性領域４０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部４０６の方への突き出し量Ｆ４を短く設定している。
【００７３】
また、図９（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７にＰ型不純物を注入するためのマスク開口領域Ｅ３の幅（Ｐ型不純物注入マスク幅）Ｅ２と、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６にＮ型不純物を注入するためのマスク開口領域Ｆ３の幅（Ｎ型不純物注入マスク幅）Ｆ２とを同一に設定する。但し、Ｎ型不純物注入マスク幅Ｆ２をＰ型不純物注入マスク幅Ｅ２よりも小さく設定してもよい。
【００７４】
さらに、図９（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７にＰ型不純物を注入するためのマスク開口領域Ｅ３とＮ型ＭＩＳトランジスタの活性領域４０１ａとの間の距離Ｅ１と、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６にＮ型不純物を注入するためのマスク開口領域Ｆ３とＰ型ＭＩＳトランジスタの活性領域４０１ｂとの間の距離Ｆ１とを同一に設定する。言い換えると、Ｎ型ＭＩＳトランジスタの活性領域４０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部４０７（Ｐ型不純物層４０７ａ）までの距離Ｅ５と、Ｐ型ＭＩＳトランジスタの活性領域４０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部４０６（Ｎ型不純物層４０６ａ）までの距離Ｆ５とを同一に設定する。但し、距離Ｆ１つまり距離Ｆ５を距離Ｅ１つまり距離Ｅ５よりも大きく設定してもよい。
【００７５】
本実施形態によると、Ｐ型ゲート電極４０４の突き出し部分の長さはＮ型ゲート電極４０３の突き出し部分の長さよりも短い。このため、Ｐ型ゲート電極４０４の突き出し部分とＰ型ＭＩＳトランジスタの基板コンタクト部４０６（Ｎ型不純物層４０６ａ）との間の距離を、Ｎ型ゲート電極４０３の突き出し部分とＮ型ＭＩＳトランジスタの基板コンタクト部４０７（Ｐ型不純物層４０７ａ）との間の距離よりも大きくすることができる。従って、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６のＮ型不純物層４０６ａを形成する際に、Ｐ型ゲート電極４０４の突き出し部分に注入されるＮ型不純物の量を低減することができる。すなわち、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６のＮ型不純物層４０６ａを形成する際にＰ型ゲート電極４０４の突き出し部分の表面部に形成されるＮ型不純物層４０４ｂを、Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７のＰ型不純物層４０７ａを形成する際にＮ型ゲート電極４０３の突き出し部分の表面部に形成されるＰ型不純物層４０３ｂよりも小さくすることができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部４０６に起因する相互拡散の影響をなくすことができる。
【００７６】
また、本実施形態によると、Ｐ型ゲート電極４０４の突き出し部分の長さをＮ型ゲート電極４０３の突き出し部分の長さよりも短くするため、Ｐ型ＭＩＳトランジスタの基板コンタクト部４０６（Ｎ型不純物層４０６ａ）とＰ型ＭＩＳトランジスタの活性領域４０１ｂとの間の距離Ｆ５を、Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７（Ｐ型不純物層４０７ａ）とＮ型ＭＩＳトランジスタの活性領域４０１ａとの間の距離Ｅ５よりも大きくすることなく、上記効果を得ることができる。従って、Ｎ型ＭＩＳトランジスタの基板コンタクト部４０７のみならずＰ型ＭＩＳトランジスタの基板コンタクト部４０６をも十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域４０１ａ及び４０１ｂを十分に確保することができる。
【００７７】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７８】
図１０（ａ）は、デュアルゲート構造を有する第４の実施形態の半導体装置の平面図であり、図１０（ｂ）は図１０（ａ）におけるXA−XA線の断面図であり、図１０（ｃ）は図１０（ａ）におけるXB−XB線の断面図である。尚、図１０（ｃ）において、コンタクト領域の図示を省略している。
【００７９】
図１０（ａ）〜（ｃ）に示すように、シリコンからなる半導体基板６０１上には、素子分離領域６０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域６０１ａとＰ型ＭＩＳトランジスタの活性領域６０１ｂとが設けられている。また、半導体基板６０１上におけるＮ型ＭＩＳトランジスタの活性領域６０１ａから見てＰ型ＭＩＳトランジスタの活性領域６０１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部６０７が設けられていると共に、半導体基板６０１上におけるＰ型ＭＩＳトランジスタの活性領域６０１ｂから見てＮ型ＭＩＳトランジスタの活性領域６０１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域６０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部６０７との間、及びＰ型ＭＩＳトランジスタの活性領域６０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部６０６との間にはそれぞれ素子分離領域６０２が設けられている。
【００８０】
また、図１０（ａ）〜（ｃ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域６０１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極６０３がゲート絶縁膜（図示省略）を介して形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域６０１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極６０４がゲート絶縁膜（図示省略）を介して形成されている。Ｎ型ゲート電極６０３とＰ型ゲート電極６０４とは、Ｎ型ＭＩＳトランジスタの活性領域６０１ａとＰ型ＭＩＳトランジスタの活性領域６０１ｂとの間の素子分離領域６０２上で接続している。Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６及びＮ型ゲート電極６０３のそれぞれの表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）６０６ａ及びＮ型不純物層６０３ａが形成されている。Ｎ型ＭＩＳトランジスタの基板コンタクト部６０７及びＰ型ゲート電極６０４のそれぞれの表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）６０７ａ及びＰ型不純物層６０４ａが形成されている。
【００８１】
尚、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６におけるＰ型ゲート電極６０４と対向する部分（図１０（ａ）の領域Ｈ５）には、Ｎ型基板コンタクト領域６０６ａが形成されていないか、又は基板コンタクト部６０６の他の部分に形成されているＮ型基板コンタクト領域６０６ａと比べて低濃度のＮ型不純物層が形成されている。
【００８２】
さらに、図１０（ａ）〜（ｃ）に示すように、Ｎ型ゲート電極６０３及びＰ型ゲート電極６０４のそれぞれの側壁には絶縁性サイドウォール６０５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域６０１ａ、Ｐ型ＭＩＳトランジスタの活性領域６０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６及びＮ型ＭＩＳトランジスタの基板コンタクト部６０７のそれぞれの上には、上層配線等とのコンタクト領域（コンタクトプラグ）６０８が設けられている。
【００８３】
図１０（ａ）〜（ｃ）に示す本実施形態の半導体装置においては、Ｎ型ゲート電極６０３におけるＮ型ＭＩＳトランジスタの活性領域６０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部６０７の方への突き出し量Ｇ４と、Ｐ型ゲート電極６０４におけるＰ型ＭＩＳトランジスタの活性領域６０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部６０６の方への突き出し量Ｈ４とを同一に設定する。
【００８４】
また、図１０（ａ）〜（ｃ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部６０７にＰ型不純物を注入するためのマスク開口領域Ｇ３の幅（Ｐ型不純物注入マスク幅）Ｇ２と、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６にＮ型不純物を注入するためのマスク開口領域Ｈ３の幅（Ｎ型不純物注入マスク幅）Ｈ２とを同一に設定する。但し、Ｐ型不純物注入マスク幅Ｇ２とＮ型不純物注入マスク幅Ｈ２との大小関係は任意に設定可能である。
【００８５】
尚、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６にＮ型不純物を注入するためのマスク開口領域Ｈ３は、Ｐ型ゲート電極６０４の突き出し部分、及び基板コンタクト部６０６におけるＰ型ゲート電極６０４と対向する部分（図１０（ａ）の領域Ｈ５）には設定されていない。言い換えると、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６にＮ型不純物を注入する工程では上記各部分を覆うマスクを用いる。尚、マスク開口領域Ｈ３は、当該各部分上に窪みを持つ形状（図１０（ａ）参照）であってもよいし、又は当該各部分上で分割されていても良い。これにより、Ｐ型ゲート電極６０４の突き出し部分にＮ型不純物が注入されることを防止することができる。また、基板コンタクト部６０６におけるＰ型ゲート電極６０４と対向する部分以外の他の部分に注入されたＮ型不純物が、不純物注入後の熱処理によって、基板コンタクト部６０６におけるＰ型ゲート電極６０４と対向する部分に拡散しても良い。
【００８６】
さらに、図１０（ａ）〜（ｃ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部６０７にＰ型不純物を注入するためのマスク開口領域Ｇ３とＮ型ＭＩＳトランジスタの活性領域６０１ａとの間の距離Ｇ１と、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６にＮ型不純物を注入するためのマスク開口領域Ｈ３とＰ型ＭＩＳトランジスタの活性領域６０１ｂとの間の距離Ｈ１とを同一に設定する。言い換えると、Ｎ型ＭＩＳトランジスタの活性領域６０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部６０７（Ｐ型不純物層６０７ａ）までの距離Ｇ６と、Ｐ型ＭＩＳトランジスタの活性領域６０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部６０６（Ｎ型不純物層６０６ａ）までの距離Ｈ６とを同一に設定する。但し、距離Ｇ１（つまり距離Ｇ６）と距離Ｈ１（つまり距離Ｈ６）との大小関係は任意に設定可能である。
【００８７】
本実施形態によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６におけるＰ型ゲート電極６０４と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低い。すなわち、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６におけるＰ型ゲート電極６０４と対向する部分にＮ型不純物を注入しなくてもよい。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部６０６のＮ型不純物層６０６ａを形成する際に、Ｐ型ゲート電極６０４の突き出し部分にＮ型不純物が注入されることを防止することができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部６０６に起因する相互拡散の影響をなくすことができる。また、Ｐ型ゲート電極６０４の突き出し部分に逆極性の不純物が注入されることがないため、Ｎ型ＭＩＳトランジスタの基板コンタクト部６０７のみならずＰ型ＭＩＳトランジスタの基板コンタクト部６０６をも十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【００８８】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８９】
図１１（ａ）は、デュアルゲート構造を有する第５の実施形態の半導体装置の平面図であり、図１１（ｂ）は図１１（ａ）におけるXIA−XIA線の断面図であり、図１１（ｃ）は図１１（ａ）におけるXIB−XIB線の断面図であり、図１１（ｄ）は図１１（ａ）におけるXIC−XIC線の断面図である。尚、図１１（ｃ）及び（ｄ）において、コンタクト領域の図示を省略している。
【００９０】
図１１（ａ）〜（ｄ）に示すように、シリコンからなる半導体基板７０１上には、素子分離領域７０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域７０１ａとＰ型ＭＩＳトランジスタの活性領域７０１ｂとが設けられている。また、半導体基板７０１上におけるＮ型ＭＩＳトランジスタの活性領域７０１ａから見てＰ型ＭＩＳトランジスタの活性領域７０１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７が設けられていると共に、半導体基板７０１上におけるＰ型ＭＩＳトランジスタの活性領域７０１ｂから見てＮ型ＭＩＳトランジスタの活性領域７０１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域７０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部７０７との間、及びＰ型ＭＩＳトランジスタの活性領域７０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部７０６との間にはそれぞれ素子分離領域７０２が設けられている。
【００９１】
また、図１１（ａ）〜（ｄ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域７０１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極７０３がゲート絶縁膜（図示省略）を介して形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域７０１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極７０４がゲート絶縁膜（図示省略）を介して形成されている。Ｎ型ゲート電極７０３とＰ型ゲート電極７０４とは、Ｎ型ＭＩＳトランジスタの活性領域７０１ａとＰ型ＭＩＳトランジスタの活性領域７０１ｂとの間の素子分離領域７０２上で接続している。Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６及びＮ型ゲート電極７０３のそれぞれの表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）７０６ａ及びＮ型不純物層７０３ａが形成されている。Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７及びＰ型ゲート電極７０４のそれぞれの表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）７０７ａ及びＰ型不純物層７０４ａが形成されている。
【００９２】
尚、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６におけるＰ型ゲート電極７０４と対向する部分（図１１（ａ）の領域Ｊ５）には、Ｎ型基板コンタクト領域７０６ａが形成されていないか、又は基板コンタクト部７０６の他の部分に形成されているＮ型基板コンタクト領域７０６ａと比べて低濃度のＮ型不純物層が形成されている。
【００９３】
また、本実施形態においては、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７におけるＮ型ゲート電極７０３と対向する部分（図１１（ａ）の領域Ｉ５）には、Ｐ型基板コンタクト領域７０７ａが形成されていないか、又は基板コンタクト部７０７の他の部分に形成されているＰ型基板コンタクト領域７０７ａと比べて低濃度のＰ型不純物層が形成されている。
【００９４】
さらに、図１１（ａ）〜（ｄ）に示すように、Ｎ型ゲート電極７０３及びＰ型ゲート電極７０４のそれぞれの側壁には絶縁性サイドウォール７０５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域７０１ａ、Ｐ型ＭＩＳトランジスタの活性領域７０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６及びＮ型ＭＩＳトランジスタの基板コンタクト部７０７のそれぞれの上には、上層配線等とのコンタクト領域７０８が設けられている。
【００９５】
図１１（ａ）〜（ｄ）に示す本実施形態の半導体装置においては、Ｎ型ゲート電極７０３におけるＮ型ＭＩＳトランジスタの活性領域７０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部７０７の方への突き出し量Ｉ４と、Ｐ型ゲート電極７０４におけるＰ型ＭＩＳトランジスタの活性領域７０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部７０６の方への突き出し量Ｊ４とを同一に設定する。
【００９６】
また、図１１（ａ）〜（ｄ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７にＰ型不純物を注入するためのマスク開口領域Ｉ３の幅（Ｐ型不純物注入マスク幅）Ｉ２と、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６にＮ型不純物を注入するためのマスク開口領域Ｊ３の幅（Ｎ型不純物注入マスク幅）Ｊ２とを同一に設定する。但し、Ｐ型不純物注入マスク幅Ｉ２とＮ型不純物注入マスク幅Ｊ２との大小関係は任意に設定可能である。
【００９７】
尚、本実施形態においては、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７にＰ型不純物を注入するためのマスク開口領域Ｉ３は、Ｎ型ゲート電極７０３の突き出し部分、及び基板コンタクト部７０７におけるＮ型ゲート電極７０３と対向する部分（図１１（ａ）の領域Ｉ５）には設定されていない。言い換えると、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７にＮ型不純物を注入する工程では上記各部分を覆うマスクを用いる。尚、マスク開口領域Ｉ３は、当該各部分上に窪みを持つ形状（図１１（ａ）参照）であってもよいし、又は当該各部分上で分割されていても良い。これにより、Ｎ型ゲート電極７０３の突き出し部分にＰ型不純物が注入されることを防止することができる。また、基板コンタクト部７０７におけるＮ型ゲート電極７０３と対向する部分以外の他の部分に注入されたＰ型不純物が、不純物注入後の熱処理によって、基板コンタクト部７０７におけるＮ型ゲート電極７０３と対向する部分に拡散しても良い。
【００９８】
また、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６にＮ型不純物を注入するためのマスク開口領域Ｊ３は、Ｐ型ゲート電極７０４の突き出し部分、及び基板コンタクト部７０６におけるＰ型ゲート電極７０４と対向する部分（図１１（ａ）の領域Ｊ５）には設定されていない。言い換えると、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６にＮ型不純物を注入する工程では上記各部分を覆うマスクを用いる。尚、マスク開口領域Ｊ３は、当該各部分上に窪みを持つ形状（図１１（ａ）参照）であってもよいし、又は当該各部分上で分割されていても良い。これにより、Ｐ型ゲート電極７０４の突き出し部分にＮ型不純物が注入されることを防止することができる。また、基板コンタクト部７０６におけるＰ型ゲート電極７０４と対向する部分以外の他の部分に注入されたＮ型不純物が、不純物注入後の熱処理によって、基板コンタクト部７０６におけるＰ型ゲート電極７０４と対向する部分に拡散しても良い。
【００９９】
さらに、図１１（ａ）〜（ｄ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７にＰ型不純物を注入するためのマスク開口領域Ｉ３とＮ型ＭＩＳトランジスタの活性領域７０１ａとの間の距離Ｉ１と、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６にＮ型不純物を注入するためのマスク開口領域Ｊ３とＰ型ＭＩＳトランジスタの活性領域７０１ｂとの間の距離Ｊ１とを同一に設定する。言い換えると、Ｎ型ＭＩＳトランジスタの活性領域７０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部７０７（Ｐ型不純物層７０７ａ）までの距離Ｉ６と、Ｐ型ＭＩＳトランジスタの活性領域７０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部７０６（Ｎ型不純物層７０６ａ）までの距離Ｊ６とを同一に設定する。但し、距離Ｉ１（つまり距離Ｉ６）と距離Ｊ１（つまり距離Ｊ６）との大小関係は任意に設定可能である。
【０１００】
本実施形態によると、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６におけるＰ型ゲート電極７０４と対向する部分の不純物濃度は、その他の部分の不純物濃度よりも低い。すなわち、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６におけるＰ型ゲート電極７０４と対向する部分にＮ型不純物を注入しなくてもよい。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部７０６のＮ型不純物層７０６ａを形成する際に、Ｐ型ゲート電極７０４の突き出し部分にＮ型不純物が注入されることを防止することができる。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部７０６に起因する相互拡散の影響をなくすことができる。
【０１０１】
また、本実施形態においては、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７におけるＮ型ゲート電極７０３と対向する部分にＰ型不純物を注入しなくてもよい。このため、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７のＰ型不純物層７０７ａを形成する際に、Ｎ型ゲート電極７０３の突き出し部分にＰ型不純物が注入されることを防止することができる。すなわち、本実施形態では、Ｎ型ゲート電極７０３及びＰ型ゲート電極７０４のそれぞれに逆極性の不純物が注入されることがない。従って、Ｎ型ＭＩＳトランジスタの基板コンタクト部７０７のみならずＰ型ＭＩＳトランジスタの基板コンタクト部７０６をも十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【０１０２】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１０３】
図１２（ａ）は、デュアルゲート構造を有する第６の実施形態の半導体装置の平面図であり、図１２（ｂ）は図１２（ａ）におけるXII−XII線の断面図である。
【０１０４】
図１２（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板８０１上には、素子分離領域８０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域８０１ａとＰ型ＭＩＳトランジスタの活性領域８０１ｂとが設けられている。また、半導体基板８０１上におけるＮ型ＭＩＳトランジスタの活性領域８０１ａから見てＰ型ＭＩＳトランジスタの活性領域８０１ｂの反対側に、Ｎ型ＭＩＳトランジスタの基板コンタクト部８０７が設けられていると共に、半導体基板８０１上におけるＰ型ＭＩＳトランジスタの活性領域８０１ｂから見てＮ型ＭＩＳトランジスタの活性領域８０１ａの反対側に、Ｐ型ＭＩＳトランジスタの基板コンタクト部８０６が設けられている。尚、Ｎ型ＭＩＳトランジスタの活性領域８０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部８０７との間、及びＰ型ＭＩＳトランジスタの活性領域８０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部８０６との間にはそれぞれ素子分離領域８０２が設けられている。
【０１０５】
また、図１２（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域８０１ａ上には、Ｎ型不純物が注入されたＮ型ゲート電極８０３がゲート絶縁膜（図示省略）を介して形成されていると共に、Ｐ型ＭＩＳトランジスタの活性領域８０１ｂ上には、Ｐ型不純物が注入されたＰ型ゲート電極８０４がゲート絶縁膜（図示省略）を介して形成されている。Ｎ型ゲート電極８０３とＰ型ゲート電極８０４とは、Ｎ型ＭＩＳトランジスタの活性領域８０１ａとＰ型ＭＩＳトランジスタの活性領域８０１ｂとの間の素子分離領域８０２上で接続している。
【０１０６】
本実施形態においては、Ｎ型ゲート電極８０３におけるＮ型ＭＩＳトランジスタの活性領域８０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部８０７の方への突き出している部分の上には、例えばサイドウォール形成用に成膜されたシリコン窒化膜からなる保護膜８３が形成されている。同様に、Ｐ型ゲート電極８０４におけるＰ型ＭＩＳトランジスタの活性領域８０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部８０６の方への突き出している部分の上にも保護膜８３が形成されている。
【０１０７】
また、図１２（ａ）及び（ｂ）に示すように、Ｐ型ＭＩＳトランジスタの基板コンタクト部８０６の表面部には、Ｎ型不純物層（Ｎ型基板コンタクト領域）８０６ａが形成されていると共に、Ｎ型ゲート電極８０３における保護膜８３に覆われていない部分の表面部には、Ｎ型不純物層８０３ａが形成されている。また、Ｎ型ＭＩＳトランジスタの基板コンタクト部８０７の表面部には、Ｐ型不純物層（Ｐ型基板コンタクト領域）８０７ａが形成されていると共に、Ｐ型ゲート電極８０４における保護膜８３に覆われていない部分の表面部には、Ｐ型不純物層８０４ａが形成されている。
【０１０８】
さらに、図１２（ａ）及び（ｂ）に示すように、Ｎ型ゲート電極８０３及びＰ型ゲート電極８０４のそれぞれの側壁には絶縁性サイドウォール８０５が形成されている。また、Ｎ型ＭＩＳトランジスタの活性領域８０１ａ、Ｐ型ＭＩＳトランジスタの活性領域８０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部８０６及びＮ型ＭＩＳトランジスタの基板コンタクト部８０７のそれぞれの上には、上層配線等とのコンタクト領域８０８が設けられている。
【０１０９】
図１２（ａ）及び（ｂ）に示す本実施形態の半導体装置においては、Ｎ型ゲート電極８０３におけるＮ型ＭＩＳトランジスタの活性領域８０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部８０７の方への突き出し量Ｋ４と、Ｐ型ゲート電極８０４におけるＰ型ＭＩＳトランジスタの活性領域８０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部８０６の方への突き出し量Ｌ４とを同一に設定する。
【０１１０】
また、図１２（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部８０７にＰ型不純物を注入するためのマスク開口領域Ｋ３の幅（Ｐ型不純物注入マスク幅）Ｋ２と、Ｐ型ＭＩＳトランジスタの基板コンタクト部８０６にＮ型不純物を注入するためのマスク開口領域Ｌ３の幅（Ｎ型不純物注入マススク幅Ｌ２とはそれぞれ任意に設定可能である。
【０１１１】
さらに、図１２（ａ）及び（ｂ）に示す本実施形態の半導体装置を製造する際に、Ｎ型ＭＩＳトランジスタの基板コンタクト部８０７にＰ型不純物を注入するためのマスク開口領域Ｋ３とＮ型ＭＩＳトランジスタの活性領域８０１ａとの間の距離Ｋ１と、Ｐ型ＭＩＳトランジスタの基板コンタクト部８０６にＮ型不純物を注入するためのマスク開口領域Ｌ３とＰ型ＭＩＳトランジスタの活性領域８０１ｂとの間の距離Ｌ１とはそれぞれ任意に設定可能である。すなわち、Ｎ型ＭＩＳトランジスタの活性領域８０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部８０７（Ｐ型不純物層８０７ａ）までの距離Ｋ５と、Ｐ型ＭＩＳトランジスタの活性領域８０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部８０６（Ｎ型不純物層８０６ａ）までの距離Ｌ５とはそれぞれ任意に設定可能である。
【０１１２】
本実施形態によると、Ｐ型ゲート電極８０４の突き出し部分の上に保護膜８３が形成されている。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部８０６のＮ型不純物層８０６ａを形成する際に、Ｐ型ゲート電極８０４の突き出し部分にはＮ型不純物は注入されない。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部８０６に起因する相互拡散の影響をなくすことができる。
【０１１３】
また、本実施形態においては、Ｎ型ゲート電極８０３の突き出し部分の上に保護膜８３が形成されている。このため、Ｎ型ＭＩＳトランジスタの基板コンタクト部８０７のＰ型不純物層８０７ａを形成する際に、Ｎ型ゲート電極８０３の突き出し部分にはＰ型不純物は注入されない。すなわち、本実施形態においては、Ｎ型ゲート電極８０３及びＰ型ゲート電極８０４のそれぞれに逆極性の不純物が注入されることがない。従って、Ｎ型ＭＩＳトランジスタの基板コンタクト部８０７のみならずＰ型ＭＩＳトランジスタの基板コンタクト部８０６をも十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【０１１４】
以下、本発明の第６の実施形態に係る半導体装置の製造方法について説明する。図１３（ａ）、図１５（ａ）、図１７（ａ）、図１８（ａ）及び図１９（ａ）は本実施形態の半導体装置の製造方法の各工程を示す平面図であり、図１３（ｂ）、図１４（ａ）〜（ｃ）、図１５（ｂ）、図１６（ａ）〜（ｃ）、図１７（ｂ）、図１８（ｂ）及び図１９（ｂ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。尚、図１３（ｂ）は図１３（ａ）のXIII−XIII線の断面図であり、図１５（ｂ）は図１５（ａ）のXV−XV線の断面図であり、図１７（ｂ）は図１７（ａ）のXVII−XVII線の断面図であり、図１８（ｂ）は図１８（ａ）のXVIII −XVIII 線の断面図であり、図１９（ｂ）は図１９（ａ）のXIX −XIX 線の断面図である。
【０１１５】
まず、図１３（ａ）及び（ｂ）に示すように、シリコンからなる半導体基板９０１上に、素子分離領域９０２を挟んで互いに隣り合うようにＮ型ＭＩＳトランジスタの活性領域９０１ａとＰ型ＭＩＳトランジスタの活性領域９０１ｂとを形成する。また、半導体基板９０１上におけるＮ型ＭＩＳトランジスタの活性領域９０１ａから見てＰ型ＭＩＳトランジスタの活性領域９０１ｂの反対側にＮ型ＭＩＳトランジスタの基板コンタクト部９０７を形成し、半導体基板９０１上におけるＰ型ＭＩＳトランジスタの活性領域９０１ｂから見てＮ型ＭＩＳトランジスタの活性領域９０１ａの反対側にＰ型ＭＩＳトランジスタの基板コンタクト部９０６を形成する。ここで、Ｎ型ＭＩＳトランジスタの活性領域９０１ａとＮ型ＭＩＳトランジスタの基板コンタクト部９０７との間、及びＰ型ＭＩＳトランジスタの活性領域９０１ｂとＰ型ＭＩＳトランジスタの基板コンタクト部９０６との間にもそれぞれ素子分離領域９０２を形成する。
【０１１６】
次に、図１４（ａ）に示すように、半導体基板９０１上にゲート絶縁膜（図示省略）を介してゲート電極形成用導電膜９０を形成する。続いて、図１４（ｂ）に示すように、ゲート電極形成用導電膜９０のうちＮ型ＭＩＳトランジスタ領域に位置する部分に、Ｎ型不純物、例えばリンイオンを加速エネルギー６ＫｅＶ、ドーズ量６．０×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、それによりＮ型ゲート電極層９０Ａを形成する。続いて、図１４（ｃ）に示すように、ゲート電極形成用導電膜９０のうちＰ型ＭＩＳトランジスタ領域に位置する部分に、Ｐ型不純物、例えばボロンイオンを加速エネルギー２ＫｅＶ、ドーズ量２．０×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、それによりＰ型ゲート電極層９０Ｂを形成する。
【０１１７】
次に、図１５（ａ）及び（ｂ）に示すように、エッチングによりＮ型ゲート電極層９０Ａ及びＰ型ゲート電極層９０Ｂをそれぞれパターニングして、Ｎ型不純物が注入されたＮ型ゲート電極９０３をＮ型ＭＩＳトランジスタの活性領域９０１ａ上に形成すると共に、Ｐ型不純物が注入されたＰ型ゲート電極９０４をＰ型ＭＩＳトランジスタの活性領域９０１ｂ上に形成する。このとき、Ｎ型ゲート電極９０３とＰ型ゲート電極９０４とは、Ｎ型ＭＩＳトランジスタの活性領域９０１ａとＰ型ＭＩＳトランジスタの活性領域９０１ｂとの間の素子分離領域９０２上で接続するように形成される。また、Ｎ型ゲート電極９０３におけるＮ型ＭＩＳトランジスタの活性領域９０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部９０７の方への突き出し量Ｋ４と、Ｐ型ゲート電極９０４におけるＰ型ＭＩＳトランジスタの活性領域９０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部９０６の方への突き出し量Ｌ４とを同一に設定する。
【０１１８】
次に、Ｎ型ＭＩＳトランジスタの活性領域９０１ａ及び基板コンタクト部９０７に、例えばヒ素イオンを加速エネルギー３ＫｅＶ、ドーズ量１．５×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域（図示省略）を形成する。次に、Ｎ型ＭＩＳトランジスタの活性領域９０１ａ及び基板コンタクト部９０７に、例えばボロンイオンを加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０12  個／ｃｍ2   、ＴＩＬＴ角２５度の条件で４回転注入し、Ｐ型ポケット領域（図示省略）を形成する。
【０１１９】
次に、Ｐ型ＭＩＳトランジスタの活性領域９０１ｂ及び基板コンタクト部９０６に、例えばボロンイオンを加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０14  個／ｃｍ2   、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域（図示省略）を形成する。次に、Ｐ型ＭＩＳトランジスタの活性領域９０１ｂ及び基板コンタクト部９０６に、例えばリンイオンを加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０12  個／ｃｍ2   、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域（図示省略）を形成する。
【０１２０】
次に、図１６（ａ）に示すように、Ｎ型ゲート電極９０３の上及びＰ型ゲート電極９０４の上を含む半導体基板９０１の上に、例えばシリコン窒化膜からなる絶縁膜９３Ａを形成する。次に、図１６（ｂ）に示すように、Ｎ型ゲート電極９０３及びＰ型ゲート電極９０４のそれぞれの突き出し部分（図１５（ａ）参照）の上に位置する絶縁膜９３Ａを覆うマスク膜９２を形成する。次に、マスク膜９２を用いて絶縁膜９３Ａに対してエッチバックを行い、図１６（ｃ）に示すように、Ｎ型ゲート電極９０３及びＰ型ゲート電極９０４のそれぞれの側壁に絶縁膜９３Ａからなるサイドウォール９０５を形成すると同時に、Ｎ型ゲート電極９０３及びＰ型ゲート電極９０４のそれぞれの突き出し部分の上に絶縁膜９３Ａからなる保護膜９３を形成する。その後、マスク膜９２を除去する。
【０１２１】
次に、図１７（ａ）及び（ｂ）に示すように、Ｐ型ＭＩＳトランジスタの活性領域９０１ｂの上及びＮ型ＭＩＳトランジスタの基板コンタクト部９０７の上に開口領域（Ｐ型不純物注入領域）Ｋ３を持つレジストパターン９１０をマスクとして、例えばボロンイオンを加速エネルギー２ＫｅＶ、ドーズ量４．０×１０15  個／ｃｍ2   、ＴＩＬＴ角７度の条件で半導体基板９０１に注入する。これにより、Ｐ型ＭＩＳトランジスタの活性領域９０１ｂにＰ型ソース・ドレイン領域（図示省略）が形成されると共にＮ型ＭＩＳトランジスタの基板コンタクト部９０７にＰ型不純物層（Ｐ型基板コンタクト領域）９０７ａが形成される。その際、Ｐ型不純物が注入されたＰ型ゲート電極９０４の表面部のうち保護膜９３に覆われていない部分にＰ型不純物層９０４ａが形成される。また、本実施形態では、Ｎ型不純物が注入されたＮ型ゲート電極９０３の突き出し部分の表面部は保護膜９３に覆われているので、Ｎ型ゲート電極９０３の突き出し部分にＰ型不純物が注入されることはない。尚、本実施形態においては、Ｎ型ＭＩＳトランジスタの基板コンタクト部９０７上のＰ型不純物注入領域Ｋ３の幅Ｋ２、及び、Ｎ型ＭＩＳトランジスタの活性領域９０１ａと当該Ｐ型不純物注入領域Ｋ３との間の距離Ｋ１（つまりＮ型ＭＩＳトランジスタの活性領域９０１ａからＮ型ＭＩＳトランジスタの基板コンタクト部９０７（Ｐ型不純物層９０７ａ）までの距離Ｋ５）はそれぞれ任意の値に設定可能である。
【０１２２】
次に、レジストパターン９１０を除去した後、図１８（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域９０１ａの上及びＰ型ＭＩＳトランジスタの基板コンタクト部９０６の上に開口領域（Ｎ型不純物注入領域）Ｌ３を持つレジストパターン９１１をマスクとして、例えば砒素イオンを加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０15  個／ｃｍ2   、ＴＩＬＴ角０度の条件で半導体基板９０１に注入し、続いて、例えばリンイオンを加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０15  個／ｃｍ2   、ＴＩＬＴ角７度の条件で半導体基板９０１に注入する。これにより、Ｎ型ＭＩＳトランジスタの活性領域９０１ａにＮ型ソース・ドレイン領域（図示省略）が形成されると共にＰ型ＭＩＳトランジスタの基板コンタクト部９０６にＮ型不純物層（Ｎ型基板コンタクト領域）９０６ａが形成される。その際、Ｎ型不純物が注入されたＮ型ゲート電極９０３の表面部のうち保護膜９３に覆われていない部分にＮ型不純物層９０３ａが形成される。また、本実施形態では、Ｐ型不純物が注入されたＰ型ゲート電極９０４の突き出し部分の表面部は保護膜９３に覆われているので、Ｐ型ゲート電極９０４の突き出し部分にＮ型不純物が注入されることはない。尚、本実施形態においては、Ｐ型ＭＩＳトランジスタの基板コンタクト部９０６上のＮ型不純物注入領域Ｌ３の幅Ｌ２、及び、Ｐ型ＭＩＳトランジスタの活性領域９０１ｂと当該Ｎ型不純物注入領域Ｌ３との間の距離Ｌ１（つまりＰ型ＭＩＳトランジスタの活性領域９０１ｂからＰ型ＭＩＳトランジスタの基板コンタクト部９０６（Ｐ型不純物層９０６ａ）までの距離Ｌ５）はそれぞれ任意の値に設定可能である。
【０１２３】
次に、レジストパターン９１１を除去し、その後、図１９（ａ）及び（ｂ）に示すように、Ｎ型ＭＩＳトランジスタの活性領域９０１ａ、Ｐ型ＭＩＳトランジスタの活性領域９０１ｂ、Ｐ型ＭＩＳトランジスタの基板コンタクト部９０６及びＮ型ＭＩＳトランジスタの基板コンタクト部９０７のそれぞれの上に、上層配線等とのコンタクト領域（コンタクトプラグ）９０８を形成する。
【０１２４】
以上に説明した本実施形態の方法によると、Ｐ型ゲート電極９０４の突き出し部分の上に保護膜９３を形成する。このため、Ｐ型ＭＩＳトランジスタの基板コンタクト部９０６にＮ型不純物を注入する際に、Ｐ型ゲート電極９０４の突き出し部分にはＮ型不純物は注入されない。これにより、Ｐ型ＭＩＳトランジスタにおいて基板コンタクト部９０６に起因する相互拡散の影響をなくすことができる。
【０１２５】
また、本実施形態の方法においては、Ｎ型ゲート電極９０３の突き出し部分の上に保護膜９３を形成する。このため、Ｎ型ＭＩＳトランジスタの基板コンタクト部９０７にＰ型不純物を注入する際に、Ｎ型ゲート電極９０３の突き出し部分にはＰ型不純物は注入されない。すなわち、本実施形態においては、Ｎ型ゲート電極９０３及びＰ型ゲート電極９０４のそれぞれに逆極性の不純物が注入されることがない。従って、Ｎ型ＭＩＳトランジスタの基板コンタクト部９０７のみならずＰ型ＭＩＳトランジスタの基板コンタクト部９０６をも十分にシュリンクできるので、例えばロジックセルにおいてセル高さについて制約がある場合であっても、各トランジスタの活性領域を十分に確保することができる。
【０１２６】
尚、本実施形態において、Ｎ型ゲート電極の突き出し部分の上には保護膜を設けなくても良い。
【０１２７】
また、本実施形態において、Ｐ型ＭＩＳトランジスタの基板コンタクト部にＮ型不純物を注入した後、Ｐ型ゲート電極の突き出し部分上の保護膜を除去しても良い。また、Ｎ型ＭＩＳトランジスタの基板コンタクト部にＰ型不純物を注入した後、Ｎ型ゲート電極の突き出し部分上の保護膜を除去しても良い。
【０１２８】
また、本実施形態において、Ｐ型ゲート電極及びＮ型ゲート電極のそれぞれの突き出し部分の上に、サイドウォール形成用の絶縁膜を用いて保護膜を形成したが、保護膜形成方法が特に限定されないことは言うまでもない。
【０１２９】
尚、特許請求の範囲に示された本発明は、上記各実施形態で説明した態様に限られるものではない。
【産業上の利用可能性】
【０１３０】
本発明は、半導体装置及びその製造方法に関し、デュアルゲート構造を有する半導体装置に適用した場合には、基板コンタクト部に起因する相互拡散を発生させることなく各トランジスタの活性領域を最大限に確保することができるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０１３１】
【図１】図１（ａ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）におけるＩ−Ｉ線の断面図である。
【図２】図２（ａ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図２（ｂ）は図２（ａ）のII−II線の断面図である。
【図３】図３（ａ）〜（ｃ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図４（ｂ）は図４（ａ）のIV−IV線の断面図である。
【図５】図５（ａ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図５（ｂ）は図５（ａ）のＶ−Ｖ線の断面図である。
【図６】図６（ａ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図６（ｂ）は図６（ａ）のVI−VI線の断面図である。
【図７】図７（ａ）は、デュアルゲート構造を有する本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図７（ｂ）は図７（ａ）のVII −VII 線の断面図である。
【図８】図８（ａ）は、デュアルゲート構造を有する本発明の第２の実施形態の半導体装置の平面図であり、図８（ｂ）は図８（ａ）におけるVIII−VIII線の断面図である。
【図９】図９（ａ）は、デュアルゲート構造を有する本発明の第３の実施形態の半導体装置の平面図であり、図９（ｂ）は図９（ａ）におけるIX−IX線の断面図である。
【図１０】図１０（ａ）は、デュアルゲート構造を有する本発明の第４の実施形態の半導体装置の平面図であり、図１０（ｂ）は図１０（ａ）におけるXA−XA線の断面図であり、図１０（ｃ）は図１０（ａ）におけるXB−XB線の断面図である。
【図１１】図１１（ａ）は、デュアルゲート構造を有する本発明の第５の実施形態の半導体装置の平面図であり、図１１（ｂ）は図１１（ａ）におけるXIA−XIA線の断面図であり、図１１（ｃ）は図１１（ａ）におけるXIB−XIB線の断面図であり、図１１（ｄ）は図１１（ａ）におけるXIC−XIC線の断面図である。
【図１２】図１２（ａ）は、デュアルゲート構造を有する本発明の第６の実施形態の半導体装置の平面図であり、図１２（ｂ）は図１２（ａ）におけるXII−XII線の断面図である。
【図１３】図１３（ａ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図１３（ｂ）は図１３（ａ）のXIII−XIII線の断面図である。
【図１４】図１４（ａ）〜（ｃ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】図１５（ａ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図１５（ｂ）は図１５（ａ）のXV−XV線の断面図である。
【図１６】図１６（ａ）〜（ｃ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】図１７（ａ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図１７（ｂ）は図１７（ａ）のXVII−XVII線の断面図である。
【図１８】図１８（ａ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図１８（ｂ）は図１８（ａ）のXVIII −XVIII 線の断面図である。
【図１９】図１９（ａ）は、デュアルゲート構造を有する本発明の第６の実施形態に係る半導体装置の製造方法の一工程を示す平面図であり、図１９（ｂ）は図１９（ａ）のXIX −XIX 線の断面図である。
【図２０】図２０（ａ）は、デュアルゲート構造を有する従来の半導体装置の平面図であり、図２０（ｂ）は、図２０（ａ）におけるXX−XX線の断面図である。
【図２１】図２１（ａ）は、Ｎ型ＭＩＳトランジスタにおけるＰ型不純物注入領域と活性領域との間の距離に対するオン電流の依存性を本願発明者が調べた結果を示し、図２１（ｂ）は、Ｐ型ＭＩＳトランジスタにおけるＮ型不純物注入領域と活性領域との間の距離に対するオン電流の依存性を本願発明者が調べた結果を示している。
【符号の説明】
【０１３２】
２０、９０  ゲート電極形成用導電膜
２０Ａ、９０Ａ  Ｎ型ゲート電極層
２０Ｂ、９０Ｂ  Ｐ型ゲート電極層
８３、９３  保護膜
９２  マスク膜
９３Ａ  絶縁膜
１０１、２０１、３０１、４０１、６０１、７０１、８０１、９０１  半導体基板
１０１ａ、２０１ａ、３０１ａ、４０１ａ、６０１ａ、７０１ａ、８０１ａ、９０１ａ      Ｎ型ＭＩＳトランジスタの活性領域
１０１ｂ、２０１ｂ、３０１ｂ、４０１ｂ、６０１ｂ、７０１ｂ、８０１ｂ、９０１ｂ      Ｐ型ＭＩＳトランジスタの活性領域
１０２、２０２、３０２、４０２、６０２、７０２、８０２、９０２  素子分離領域
１０３、２０３、３０３、４０３、６０３、７０３、８０３、９０３
Ｎ型ゲート電極
１０３ａ、２０３ａ、３０３ａ、４０３ａ、６０３ａ、７０３ａ、８０３ａ、９０３ａ      Ｎ型不純物層
１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ、６０３ｂ、７０３ｂ  Ｐ型不純物層
１０４、２０４、３０４、４０４、６０４、７０４、８０４、９０４
Ｐ型ゲート電極
１０４ａ、２０４ａ、３０４ａ、４０４ａ、６０４ａ、７０４ａ、８０４ａ、９０４ａ      Ｐ型不純物層
１０４ｂ、２０４ｂ、３０４ｂ、４０４ｂ、６０４ｂ  Ｎ型不純物層
１０５、２０５、３０５、４０５、６０５、７０５、８０５、９０５  サイドウォール
１０６、２０６、３０６、４０６、６０６、７０６、８０６、９０６
Ｐ型ＭＩＳトランジスタの基板コンタクト部
１０６ａ、２０６ａ、３０６ａ、４０６ａ、６０６ａ、７０６ａ、８０６ａ、９０６ａ      Ｎ型基板コンタクト領域
１０７、２０７、３０７、４０７、６０７、７０７、８０７、９０７
Ｎ型ＭＩＳトランジスタの基板コンタクト部
１０７ａ、２０７ａ、３０７ａ、４０７ａ、６０７ａ、７０７ａ、８０７ａ、９０７ａ      Ｐ型基板コンタクト領域
１０８、２０８、３０８、４０８、６０８、７０８、８０８、９０８  コンタクト領域
２１０、２１１、９１０、９１１  レジストパターン
Ａ１、Ｃ１、Ｅ１、Ｇ１、Ｉ１、Ｋ１
Ｐ型不純物注入マスク開口領域とＮ型ＭＩＳトランジスタの活性領域との間の距離
Ａ２、Ｃ２、Ｅ２、Ｇ２、Ｉ２、Ｋ２  Ｐ型不純物注入マスク幅
Ａ３、Ｃ３、Ｅ３、Ｇ３、Ｉ３、Ｋ３  Ｐ型不純物注入マスク開口領域
Ａ４、Ｃ４、Ｅ４、Ｇ４、Ｉ４、Ｋ４  Ｎ型ゲート電極の突き出し量
Ａ５、Ｃ５、Ｅ５、Ｇ６、Ｉ６、Ｋ５
Ｎ型ＭＩＳトランジスタにおける活性領域から基板コンタクト部までの距離
Ｂ１、Ｄ１、Ｆ１、Ｈ１、Ｊ１、Ｌ１
Ｎ型不純物注入マスク開口領域とＰ型ＭＩＳトランジスタの活性領域との間の距離
Ｂ２、Ｄ２、Ｆ２、Ｈ２、Ｊ２、Ｌ２  Ｎ型不純物注入マスク幅
Ｂ３、Ｄ３、Ｆ３、Ｈ３、Ｊ３、Ｌ３  Ｎ型不純物注入マスク開口領域
Ｂ４、Ｄ４、Ｆ４、Ｈ４、Ｊ４、Ｌ４  Ｐ型ゲート電極の突き出し量
Ｂ５、Ｄ５、Ｆ５、Ｈ６、Ｊ６、Ｌ５
Ｐ型ＭＩＳトランジスタにおける活性領域から基板コンタクト部までの距離
Ｈ５、Ｊ５
Ｐ型ＭＩＳトランジスタの基板コンタクト部におけるＰ型ゲート電極と対向      する部分
Ｉ５
Ｎ型ＭＩＳトランジスタの基板コンタクト部におけるＮ型ゲート電極と対向      する部分
【図１】
2008047592.tif 000003
【図２】
2008047592.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008047592.tif 000009
【図８】
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【図９】
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【図１０】
2008047592.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008047592.tif 000021
【図２０】
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【図２１】
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