(57)【要約】【課題】低電圧で駆動可能で消費電力も小さくできるとともに、回路面積の小さい電荷操作型ＡＤＣ回路を提供する。【解決手段】電荷操作回路をもちいて２回の計測を行い、１回目と２回目の計測結果を用いて演算によりＡＤＣ回路に使用する時間値（１回目の計測値−２回目の計測値＝Δｔ）を算出することにより、回路のばらつきなどにより発生する成分を除去し、相対的に時間値を求めることができる電荷操作型アナログ／ディジタル変換回路である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基準電圧源から供給される電荷を充電する時間を予め設定し、１回目の充電と２回目の充電時間が異なるようにして周期的に充放電を行うための切り替え制御をする第１スイッチと、
前記第１スイッチにより充放電時間を制御される電荷操作回路と、
アナログ／ディジタル変換対象である入力信号のエイリアシング防止を行うフィルタ回路と、
前記フィルタ回路の出力信号をサンプリングして取得した電圧値をホールドするサンプルホールド回路と、
前記電荷操作回路の出力と前記サンプルホールド回路の出力を比較し、前記ホールドした電圧値を前記電荷操作回路の充放電した電圧値が一致したかを検出するコンパレータと、
前記サンプルホールド回路のホールド開始信号を基準とし、タイミング制御部より発生する前記基準クロックによって、コンパレータより信号が出力されるまでの時間を計測してディジタル値を出力するタイム／ディジタル変換回路と、
前記タイム／ディジタル変換回路の前記１回目の計測結果をメモリ１に記録し、前記２回目の計測結果をメモリ２に記録するメモリ部と、
前記メモリ１と前記メモリ２に記録された計測結果に基いて減算して出力する演算回路と、
を具備することを特徴とする電荷操作型アナログ／ディジタル変換回路。
【請求項２】
前記電荷操作回路は、コンデンサを用いた積分回路または微分回路であることを特徴とする請求項１に記載の電荷操作型アナログ／ディジタル変換回路。
【請求項３】
前記フィルタ回路は、ＦＩＲフィルタまたはＩＩＲフィルタもしくはアナログフィルタであることを特徴とする請求項１に記載の電荷操作型アナログ／ディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷操作型アナログ／ディジタル変換（ＡＤＣ：Analog to Digital Converter）回路に係り、特にタイム／ディジタル変換（ＴＤＣ：Time to Digital Converter）回路を用いた技術に関する。
【背景技術】
【０００２】
近年、低電圧動作でかつＭＯＳＦＥＴ（Metal Oxide Semiconductor）のばらつきやノイズに強いＡＤＣ回路がモバイル端末などの小型の携帯製品に必要不可欠になっている。
ＡＤＣ回路としてパイプライン型やフラッシュ型などがよく知られている。ところが、このようなＡＤＣ回路では、有効ビット数を維持しつつ低電圧化を実施するためには、ＩＣ内部のばらつきを補正する回路が必要である。
【０００３】
パイプライン型ＡＤＣ回路は、図５に示すように複数のＯＰアンプ４１ａ〜４１ｎとシフトレジスタ４２により構成されている。各段のＯＰアンプ４１ａ〜４１ｎは入力信号と基準電圧を比較し、各段の基準電圧と入力信号の残差成分を２倍して後段に送ることでＡ／Ｄ変換を行っている。このように動作原理が単純なので高速動作が可能である。例えば、数十Ｍｂｐｓ変換速度が必要なアプリケーションに採用されている。
【０００４】
しかしながら、例えば１ステージが１．５ビット変換の場合で、分解能が８ビットとした場合にはＯＰアンプは９個必要になる。このような場合、初段のＯＰアンプ４１ａの精度は出力段の２８倍必要になる。また、ノイズ成分も同様に１／２８にしなければならない。よって、初段のオペアンプは高精度でかつローノイズでなければならない。
【０００５】
ところが、ＭＯＳＦＥＴを微細化するとノイズやばらつきが大きくなりＯＰアンプ４１ａ〜４１ｎの特性が劣化し、このノイズとばらつきの増大がパイプライン型ＡＤＣ回路において問題となる。
【０００６】
次に、フラッシュ型ＡＤＣ回路を図６に示す。図６に示すように複数のコンパレータ５１ａ〜５１ｎと複数の抵抗素子５２ａ〜５２ｎとエンコーダ回路５３によって構成される。各コンパレータ５１ａ〜５１ｎに入力される入力信号と比較するための電圧は、基準電圧Ｖｒｅｆを分圧する複数の抵抗素子５２ａ〜５２ｎから生成される。例えば、必要ビット数をＮとすると、２Ｎ個のコンパレータが必要になる。上記のような構成をとるためビット数が増えるにしたがい面積や消費電力が増大するという問題がある（例えば、６ビット以上のアプリケーション）。
【０００７】
また、低電圧化により１ＬＳＢ（最小分解値）の値が小さくなると、上記抵抗素子５２ａ〜５２ｎのばらつきが最小分解能を支配する。そのため、出荷時には抵抗値をトリミングする必要がありコスト低減には不向きである。
【０００８】
また、特許文献１〜３に示すような提案がされている。
【特許文献１】特開昭６３−０２６０３３号公報
【特許文献２】特開平０１−０９４７１３号公報
【特許文献３】特開２００２−２４５９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記のような実情に鑑みてなされたものであり、低電圧駆動で低消費電力かつ回路面積が小さく、ＭＯＳＦＥＴのばらつきに影響されにくい電荷操作型ＡＤＣ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の態様のひとつは、基準電圧源から供給される電荷を充電する時間を予め設定し、１回目の充電と２回目の充電時間が異なるようにして周期的に充放電を行うための切り替え制御をする第１スイッチと、前記第１スイッチにより充放電時間を制御される電荷操作回路と、アナログ／ディジタル変換対象である入力信号のエイリアシング防止を行うフィルタ回路と、前記フィルタ回路の出力信号をサンプリングして取得した電圧値をホールドするサンプルホールド回路と、前記電荷操作回路の出力と前記サンプルホールド回路の出力を比較し、前記ホールドした電圧値を前記電荷操作回路の充放電した電圧値が一致したことを検出するコンパレータと、前記サンプルホールド回路のホールド開始信号を基準とし、タイミング制御部より発生する前記基準クロックによって、コンパレータより信号が出力されるまでの時間を計測してディジタル値を出力するタイム／ディジタル変換回路と、前記タイム／ディジタル変換回路の前記１回目の計測結果をメモリ１に記録し、前記２回目の計測結果をメモリ２に記録するメモリ部と、前記メモリ１と前記メモリ２に記録された計測結果に基いて減算して出力する演算回路と、を具備する構成である。
【００１１】
上記構成により、１回目と２回目の計測結果を用いて演算によりＡＤＣ回路に使用する時間値（１回目の計測値−２回目の計測値＝Δｔ）を算出することにより、回路のばらつきなどにより発生する成分を除去することができる。つまり、相対的に時間値（Δｔ）を求めることができる。
【００１２】
好ましくは、前記電荷操作回路は、コンデンサ、抵抗もしくはスイッチドキャパシタ回路を用いた積分回路または微分回路であってもよい。
好ましくは、前記フィルタ回路は、ＦＩＲフィルタ、ＩＩＲフィルタもしくはアナログフィルタであってもよい。
【発明の効果】
【００１３】
本発明によれば、低電圧駆動可能で消費電力も小さくすることができ、ＡＤＣ回路の面積を小さくできる。
【発明を実施するための最良の形態】
【００１４】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１は本発明である電荷操作型アナログ／ディジタル回路（ＡＤＣ：Analog to Digital Converter）に設けられるタイム／ディジタル変換回路（ＴＤＣ：Time to Digital Converter）とその入出力段の回路構成を示すブロック図である。
【００１５】
図１に示す回路１は、スイッチ２（第１スイッチ）、電荷操作回路３、ＯＴＡ回路４（Operational Trans conductor Amplifier）、フィルタ回路５、サンプルホールドＳ／Ｈ回路６（Ｓ／Ｈ：Sample Hold）、コンパレータ７、タイミング制御部８、ＴＤＣ回路９、スイッチ１０（第２スイッチ）、メモリ部１１、演算部１２（減算器など）から構成されている。
【００１６】
スイッチ２（第１スイッチ）は、基準電圧源から供給される電荷を充電する時間を予め設定し、周期的に１回目の充電と２回目の充電時間が異なるように制御をする。つまり、直流基準電圧（Ｖｒｅｆ）から電荷操作回路３に供給する電荷量を切り替え制御する。その制御はタイミング制御部８から転送される制御信号（ｃｏｎｔ１）によりスイッチ２の接点Ａと接点Ｂを切り替えることで行われる。
【００１７】
電荷操作回路３は時間により電荷量が変化するような回路である。例えば、積分回路や微分回路などを用いることができる。これらの回路は、例えばコンデンサと抵抗もしくはスイッチドキャパシタ回路を用いて構成する。本実施例では充放電するための電荷を電荷操作回路へ注入する際に、スイッチ２のオン時間で制御している。異なる方法として、１回目の充放電時に不要になった残りの電荷をフィードバックし、電荷操作回路に注入する方法もある。
【００１８】
ＯＴＡ回路４は大きな電圧電流変換係数を有する演算増幅回路であり、入力信号（Ｓｉｇ．Ｉｎ：アナログ信号）を変換して出力する。ＯＴＡ回路４はなくてもよい。
フィルタ回路５はエイリアス防止用の前置フィルタである。例えば、ローパスフィルタであり、ＦＩＲフィルタやＩＩＲフィルタもしくはアナログフィルタなどで構成してもよい。また、上記入力信号はフィルタ回路を通りＳ／Ｈ回路６に転送される。
【００１９】
Ｓ／Ｈ回路６は入力信号をサンプル（標本化）し、そのサンプルした値を一定時間ホールド（保持）する。サンプルの開始はサンプリング開始信号に基づいて行われる。
コンパレータ７は電荷操作回路３の出力とＳ／Ｈ回路の出力を比較し、ホールドした電圧値と電荷操作回路３の充放電した電圧値が一致した場合に出力を出す。つまり、電荷操作回路３の出力とＳ／Ｈ回路６の出力を比較して比較結果を２値信号として出力する。
【００２０】
タイミング制御部８は各回路の動作を制御する回路であり、例えば基準クロック（Ｃｌｋ：Ｃｌｋ１）を用いて各回路の制御タイミングを制御する制御信号やクロックを生成する。
【００２１】
ＴＤＣ回路９は、基準信号とコンパレータ７の出力信号ｃｍｐ１の立ち上りから立ち下がりまでの時間または立ち下がりから立ち上りまでの時間を計測し、基準信号とコンパレータ７の出力信号との遅れ時間を計測しディジタル値に変換する。スイッチ１０（第２スイッチ）はメモリ部１０に記録するＴＤＣ回路９から出力されるディジタル信号（計測値）を所定の場所に記録するための切り替えを行う。接点がＣ側であればメモリ１側に切り替わり、Ｄ側であればメモリ２に切り替わる。
【００２２】
メモリ部１１は少なくともメモリ１とメモリ２を備えている。そして、そのメモリ１、メモリ２に上記ＴＤＣ回路９のディジタル信号（計測値）を記録する。
演算部１２はメモリ１とメモリ２に記録されているディジタル信号（計測値）の差を演算して求める。
【００２３】
次に、図１のブロック図の接続について説明する。
基準電圧（Ｖｒｅｆ）が入力される入力端子は、スイッチ２の接点Ａに接続される。接点Ｂはグランドに接続される。スイッチ２のコモン側は電荷操作回路３の入力に接続される。
【００２４】
入力信号（Ｓｉｇ．Ｉｎ：アナログ信号）が入力される端子は、ＯＴＡ回路４に接続され、ＯＴＡ回路４の出力はフィルタ回路５の入力に接続される。フィルタ回路５の出力はＳ／Ｈ回路６の入力に接続される。
【００２５】
電荷操作回路３の出力とＳ／Ｈ回路６の出力はコンパレータ７に入力され、コンパレータ７の出力はＴＤＣ回路９のＤＡＴＡ端子に接続される。ＴＤＣ回路９の出力はスイッチ１０のコモン側に接続され、接点Ｃはメモリ部のメモリ１に接続され、接点Ｄはメモリ２に接続されている。また、メモリ１とメモリ２の出力は演算部１２に接続されている。
【００２６】
タイミング制御部８の入力は、基準クロック（Ｃｌｋ１）を入力する端子と接続されている。そして、タイミング制御部８は、制御する制御信号（ｃｏｎｔ１）を転送してスイッチ２を制御する出力と、Ｓ／Ｈ回路６のサンプルホールドのタイミングを制御する制御信号であるホールド開始信号（Ｃｌｋ２）を制御するための出力と、ＴＤＣ回路９のＣＬＫ端子に接続される出力と、ＴＤＣ回路９のＲＥＳＥＴ端子に接続される出力と、スイッチ１０の切り替え制御を行う制御信号（ｃｏｎｔ２）を転送する出力と、を備えている。
【００２７】
図２に示す構成図はＴＤＣ回路９を示すものである。図２を用いてＴＤＣ回路の説明をする。
ＴＤＣ回路９は、複数の遅延素子２１ａ〜２１ｎ、フリップフロップ２２ａ〜２２ｎ、レジスタ２３から構成される。
【００２８】
遅延素子２１ａ〜２１ｎはインバータなどを用いて構成する。フリップフロップ２２ａ〜２２ｎは本例ではＤ−フリップフロップを用いているが特に限定するものではない。
レジスタ２３はフリップフロップ２２ａ〜２２ｎのＱ端子から出力されるＱ１〜Ｑｎ信号（計測データ）を記録し、リセット信号（ＲＥＳＥＴ）により記録したＱ１〜Ｑｎの示すデータを消去する。
【００２９】
遅延素子２１ａの入力端子にはクロック信号が入力され、遅延素子２１ａの出力は次段の遅延素子２１ｂの入力に接続され、その出力は遅延素子２１の入力に接続される。同様に遅延素子２１ｃ〜２１ｎまでの接続が行われている。
【００３０】
また、遅延素子２１ａ〜２１ｎの接続点とフリップフロップ２２ａ〜２２ｎのＤ端子に
接続されている。
フリップフロップ２２ａ〜２２ｎの各ＣＬＫ端子は接続され、コンパレータ７の出力が入力される。
【００３１】
上記構成により、ＴＤＣ回路９は正確な時間間隔を測定する。
次に図３のタイミングチャートを用いて本発明であるＴＤＣ回路９とその入出力段の回路の動作説明をする。なお、本タイミングチャートは電荷操作回路に積分回路を用いた例を示す。
【００３２】
図３に示すタイムチャートは図１に示した測定ポイントであるＣｌｋ１、ｃｏｎｔ１、Ｉｎ１、Ｃｌｋ２、Ｉｎ２、Ｃｌｋ３、ｃｍｐ１、Ｃｌｋ４、ｃｏｎｔ２の電圧波形を示したものである。
【００３３】
Ｃｌｋ１は基準クロックでありタイミング制御部８に供給される。
ｃｏｎｔ１は基準クロックに基づいて生成される信号であり、スイッチ２の切り替え制御を行うための制御信号の電圧波形である。
【００３４】
Ｉｎ１は電荷操作回路３の出力波形である。Ｃｌｋ２はＳ／Ｈ回路６のサンプルタイミングを示すホールド開始信号の電圧波形である。
Ｉｎ２はサンプリングした入力信号（Ｓｉｇ．Ｉｎ）のホールド値を示す電圧波形である。
【００３５】
Ｃｌｋ３はＴＤＣ回路９のＣＬＫ端子に入力される制御信号の電圧波形を示している。ｃｍｐ１はコンパレータ７の出力波形である。Ｃｌｋ４はＴＤＣ回路９のリセット信号の電圧波形を示すものである。ｃｏｎｔ２はスイッチ１０の切り替え制御を行う制御信号の電圧波形である。
【００３６】
期間Ｔ０では図３のＴＤＣ回路９のレジスタ２３の保持しているデータを消去する。
期間Ｔ１では電荷操作回路３に１回目の充電を行うために所定の時間（図３のＷ１幅の信号）ｃｏｎｔ１を「Ｌ」（Ｌｏｗ）から「Ｈ」（Ｈｉｇｈ）に変化させる。スイッチ２は接点Ａ側に切り替えておく。この時間「Ｈ」にすることで電荷がフルチャージされ、Ｉｎ１に電荷操作回路３の電荷が蓄積され出力電圧波形に充電状態が現れる。
【００３７】
また、ｃｏｎｔ１の立ち上りで、入力信号（Ｓｉｇ．Ｉｎ）をサンプリングするためにＣｌｋ３が「Ｌ」から「Ｈ」に変化し、Ｉｎ２にサンプルホールドされた波形が新たに現れる。このときの電圧値をＬ１とする。
【００３８】
また、コンパレータ７の出力ｃｍｐ１はＬ１以上の電圧値になるため「Ｌ」から「Ｈ」に変化する。Ｃｌｋ３は「Ｈ」状態になるとＴＤＣ回路９が計測を始める。
また、ｃｏｎｔ２は１回目の計測をしたＴＤＣ回路９の出力データがメモリ１側に記録されるようにスイッチ１０の接点をＣ側にするため「Ｈ」になっている。
【００３９】
なお、計測はｃｏｎｔ１の立下りから始めてもよく限定はしない。ただし、Ｃｌｋ３をｃｏｎｔ１の立下りにより変化するようにする。
期間Ｔ２では、ｃｏｎｔ１が「Ｈ」から「Ｌ」に変化しスイッチ２の接点がＢ側になり基準電圧が供給されなくなり、さらに放電が始まる。その放電が始まり上記Ｌ１に達するとコンパレータ７の出力ｃｍｐ１の波形が「Ｈ」から「Ｌ」に変化する。この点でＴＤＣ回路９が計測を停止し、１回目の計測を終了しメモリ１に計測結果（時間値Ｖ１）が記録される。
【００４０】
期間Ｔ３では、Ｌ１以下になり電荷操作回路３の電荷が放電されコンパレータ７の入力Ｉｎ１には電圧が略０Ｖが見えるようになる。
期間Ｔ４では図３のＴＤＣ回路９のレジスタ２３の保持しているデータを消去する。
【００４１】
期間Ｔ５では電荷操作回路３に２回目の充電を行うために所定の時間（図３のＷ２幅の信号）ｃｏｎｔ１を「Ｌ」から「Ｈ」に変化させる。ここで、２回目の充電時間は１回目の充電時間と異なる時間であればよい。本例では、２回目の充電時間を１回目より短く設定している。
【００４２】
この２回目の充電の時間を「Ｈ」にすることで電荷が充電され、Ｉｎ１に電荷操作回路３の電荷が蓄積され出力電圧に充電状態が現れる。
また、期間１のｃｏｎｔ１の立ち上りで、入力信号（Ｓｉｇ．Ｉｎ）をサンプルホールドした電圧値であるＬ１が保持されている。
【００４３】
１回目と同様にコンパレータ７の出力ｃｍｐ１はＬ１以上の電圧値になるため「Ｌ」から「Ｈ」に変化する。Ｃｌｋ３は「Ｈ」状態になるとＴＤＣ回路９が計測を始める。
また、ｃｏｎｔ２は１回目の計測をしたＴＤＣ回路９の出力データがメモリ２側に記録されるようにスイッチ１０の接点をＤ側にするため「Ｈ」から「Ｌ」になる。
【００４４】
なお、計測はｃｏｎｔ１の立下りから始めてもよく限定はしない。ただし、Ｃｌｋ３をｃｏｎｔ１の立下りで変化するようにする。
期間Ｔ６では、ｃｏｎｔ１が「Ｈ」から「Ｌ」に変化しスイッチ２の接点がＢ側になり基準電圧が供給されなくなり、さらに放電が始まる。その放電が始まり上記Ｌ１に達するとコンパレータ７の出力ｃｍｐ１の波形が「Ｌ」から「Ｈ」に変化する。この点でＴＤＣ回路９が計測を停止し、２回目の計測を終了しメモリ２に計測結果（時間値Ｖ２）が記録される。
【００４５】
期間Ｔ７では、Ｌ１以下になり電荷操作回路３の電荷が放電されコンパレータ７の入力には電圧が略０Ｖが見えるようになる。
期間Ｔ８では、期間０と同様に次の計測をするため（上記、１回目と２回目と同じ計測）を行う。
【００４６】
このようにＴＤＣ回路９で計測された値が記録されているメモリ１からメモリ２を減算して１回目と２回目の差を計算し、その計算した結果をＡＤ変換に用いる（１回目の計測値Ｖ１（メモリ１に記録）−２回目の計測値Ｖ２（メモリ２に記録）＝Δｔ）。
【００４７】
上記により、入力信号（Ｓｉｇ．Ｉｎ）は、従来のＡＤＣ回路のように基準電圧と比較されるのではなく電荷操作回路内の電荷が放電もしくは充電される時間でディジタル値に変換される。
【００４８】
次に、図４に電荷操作回路３に微分回路を用いた場合のタイムチャートを示す。積分回路と異なるのは、期間Ｔ１、Ｔ２ではＷ１幅の入力電圧が加わると微分回路に設けられているコンデンサに電荷が溜まり始め、電荷が溜まるにつれてコンデンサに流れ込む電流は減少しＬ１のレベルに向かって電圧レベルが降下する。期間Ｔ３では、Ｌ１以下になり電荷操作回路３の電荷が放電されコンパレータ７の入力Ｉｎ１には電圧が０Ｖからマイナス側に変位して再度０Ｖに上昇するように電圧レベルが見える。また、期間Ｔ５、６についても同じことがいえる。
【００４９】
そして、上記期間Ｔ１とＴ５の期間で取得した時間値Ｖ１とＶ２の幅を積分回路同様に計算してＡＤ変換に用いる。
このように電荷操作回路３内の電荷充放電時間は既知の関数で表現できるので、入力信号と電荷操作回路３内の電荷量により一意的に決定する電圧が一致するまでの時間をＴＤＣ回路９で計測し、入力信号の絶対値を時間で置き換えることができる。
【００５０】
また、電荷操作回路のばらつきやチップ間の特性バラツキを打ち消すために２回の測定をし、パイプライン型ＡＤＣ回路と異なりＯＰアンプに対して厳しいスペックを要求しない。
【００５１】
充電時間を変えることで、電荷量を変えて時間を計測することにより回路のばらつきを打ち消すことができ、さらに大部分がディジタル回路で構成することが可能である。そのため低電圧に対応できる。
【００５２】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の原理を示すブロック図である。
【図２】ＴＤＣ回路の回路構成を示す図である。
【図３】電荷操作回路が積分回路である場合の本発明のタイムチャートを示す図である
【図４】電荷操作回路が微分回路である場合の本発明のタイムチャートを示す図である
【図５】従来のパイプライン型を示すブロック図である。
【図６】従来のフラッシュ型を示すブロック図である。
【符号の説明】
【００５４】
１  ＴＤＣ回路と周辺回路、
２  スイッチ、３  電荷操作回路、４  ＯＴＡ回路、５  フィルタ回路、
６  Ｓ／Ｈ回路、７  コンパレータ、８  タイミング制御部、９  ＴＤＣ回路、
１０  スイッチ、１１  メモリ部、１２  演算部、
２１  遅延素子、２２フリップフロップ、２３  レジスタ、
４１  ＯＰアンプ、４２  シフトレジスタ、
５１  コンパレータ、５２  抵抗素子、５３  エンコーダ、
【図１】
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【図２】
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【図３】
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【図４】
2008236420.tif 000006
【図５】
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【図６】
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