(57)【要約】【課題】接触抵抗を低減できる半導体装置およびその製造方法を提供する。【解決手段】ＮＭＩＳ領域１３０におけるＮ型ソースドレイン領域８は、比較的に高濃度のＮ型不純物を含んでおり、シリサイド２６と電気的に接続されている。また、ＰＭＩＳ領域１４０におけるＳｉＧｅx領域２４は、比較的に高濃度のＰ型不純物を含んでおり、シリサイド２６と電気的に接続されている。ＮＭＩＳ領域１３０において形成されるシリサイド２６とＮ型シリコンとのバリアハイトはＮｉシリサイドとＮ型シリコンとのバリアハイトより低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一のシリコン基板上に有する半導体装置であって、
前記ＰＭＩＳ領域に配置されたＰ型ソースドレイン領域と、
前記ＮＭＩＳ領域に配置されたＮ型ソースドレイン領域と、
前記Ｐ型ソースドレイン領域および前記Ｎ型ソースドレイン領域にそれぞれ電気的に接しＮｉおよび所定の金属を含むシリサイドと
を備え、
前記所定の金属のシリサイドとＮ型シリコンとのバリアハイトはＮｉのシリサイドとＮ型シリコンとのバリアハイトより低く、前記Ｐ型ソースドレイン領域はＧｅを含む
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記Ｐ型ソースドレイン領域において前記Ｇｅはシリサイドとの界面に層状に配置されている
半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記所定の金属は、Ｙｂ、Ｔａ、Ｃｒ、Ｚｒ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、Ｈｆ、Ｙ、Ｌａ、およびＨｏから選択される金属である
半導体装置。
【請求項４】
Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一のシリコン基板上に有する半導体装置の製造方法であって、
前記ＰＭＩＳ領域にＰ型ソースドレイン領域を形成するＰ型ソースドレイン領域形成工程と、
前記ＮＭＩＳ領域にＮ型ソースドレイン領域を形成する工程と、
前記Ｐ型ソースドレイン領域および前記Ｎ型ソースドレイン領域にそれぞれ電気的に接しＮｉおよび所定の金属を含むシリサイドを形成するシリサイド形成工程と
を備え、
前記所定の金属のシリサイドとＮ型シリコンとのバリアハイトはＮｉのシリサイドとＮ型シリコンとのバリアハイトより低く、前記Ｐ型ソースドレイン領域はＧｅを含む
半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記Ｐ型ソースドレイン領域形成工程は、前記ＰＭＩＳ領域へＧｅを含む材料をＣＶＤにより堆積させる工程を有する
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記Ｐ型ソースドレイン領域形成工程の前に、前記ＰＭＩＳ領域を部分的にエッチングする工程
をさらに備える半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記Ｐ型ソースドレイン領域形成工程の後かつ前記シリサイド形成工程の前に、前記Ｐ型ソースドレイン領域上にシリコン領域を形成する工程を有する
半導体装置の製造方法。
【請求項８】
請求項４に記載の半導体装置の製造方法であって、
前記Ｐ型ソースドレイン領域形成工程は、前記ＰＭＩＳ領域へＧｅを注入する工程を有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、特性のばらつきや劣化を低減するための技術に関する。
【背景技術】
【０００２】
従来の半導体装置（ＣＭＩＳＦＥＴ）の構造について説明する。従来のＣＭＩＳＦＥＴにおいては、シリコン基板主面内の一部に、素子分離絶縁膜が配置されている。素子分離絶縁膜に挟まれた一の領域にＮＭＩＳＦＥＴが配置され（ＮＭＩＳ領域）、素子分離絶縁膜に挟まれた他の領域にＰＭＩＳＦＥＴが配置される（ＰＭＩＳ領域）。
【０００３】
ＮＭＩＳＦＥＴおよびＰＭＩＳＦＥＴは、いずれも、ゲート絶縁膜とポリシリコンとシリサイドとの積層構造体において、ポリシリコンゲートおよびシリサイドの両側面にサイドウォールが配置されている。
【０００４】
ＮＭＩＳ領域においては、シリコン基板主面内に、Ｎ型イクステンション領域とＮ型ソースドレイン領域とが配置されている。また、ＰＭＩＳ領域においては、シリコン基板主面内に、Ｐ型イクステンション領域とＰ型ソースドレイン領域とが配置されている。Ｎ型ソースドレイン領域およびＰ型ソースドレイン領域は、いずれも、比較的に高い不純物濃度を有しシリサイドと電気的に接続されている。
【０００５】
このような半導体装置は、例えば特許文献１〜２に記載されている。
【０００６】
【特許文献１】特開２００５−１２９５５１号公報
【特許文献２】特開２００４−３５６５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＭＩＳＦＥＴ等のトランジスタにおいては、ソース・ドレイン間に電圧を印加し電流を流すが、その電流値は、トランジスタの寄生抵抗により決定される。この寄生抵抗は、チャネル領域の抵抗（Ｒ１）、イクステンション領域の抵抗（Ｒ２）、（金属）シリサイドと不純物拡散領域（イクステンション領域およびソースドレイン領域）との接触抵抗（Ｒ３）、およびシリサイドの抵抗（Ｒ４）を直列に接続させたものであり、抵抗値（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）を有するものである。
【０００８】
デバイスの微細化に伴い、ゲート長が短くなるのでチャネル抵抗Ｒ１は低減するものの、ゲート幅が狭くなりシリサイドと不純物拡散領域との接触面積が減少するので接触抵抗Ｒ３は大きくなる。従って、この接触抵抗Ｒ３の増大がトランジスタ特性へ大きく影響することになる。
【０００９】
この接触抵抗Ｒ３は、有効質量ｍとバリアハイトφとドーパント濃度Ｎと定数ε，ｈとを用いて、Ｒ３∝ｅｘｐ［４π（εｍ）1/2φ／（ｈＮ1/2）］と表される。従って、接触抵抗Ｒ３を低減するためには、ドーパント濃度Ｎを上げるかバリアハイトφを下げる必要がある。
【００１０】
ドーパント濃度Ｎは、浅接合化に伴い低減する傾向にあるので、接触抵抗Ｒ３は上昇する傾向にある。従って、接触抵抗Ｒ３を低減するためには、バリアハイトφを大きく下げる必要がある。しかし、このバリアハイトφは、シリコン基板の材料であるシリコンとシリサイドの材料となる金属とにより決定されるものであるが、Ｎ型シリコンとシリサイドとのバリアハイトをバリアハイトφNとしＰ型シリコンとシリサイドとのバリアハイトをバリアハイトφPとすると、和（φN＋φP）は下地基板のシリコンで決定され金属の種類に依らず一定である。すなわち、一方導電型シリコンとシリサイドとの接触抵抗が低くなるような金属を選択しても、その分、他方導電型シリコンとシリサイドとの接触抵抗が高くなるので、バリアハイトφN，φPの両方を同時に下げることはできず、従って、接触抵抗を下げることができない。よって、駆動電流を向上させることができない。
【００１１】
すなわち、従来のＣＭＩＳＦＥＴを有する半導体装置においては、デバイスの微細化に伴い、ＮＭＩＳＦＥＴおよびＰＭＯＳＦＥＴの両方の駆動電流を向上させることが困難となりつつあるという問題点があった。
【００１２】
本発明は、以上の問題点を解決するためになされたものであり、接触抵抗を低減できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一のシリコン基板上に有する半導体装置であって、前記ＰＭＩＳ領域に配置されたＰ型ソースドレイン領域と、前記ＮＭＩＳ領域に配置されたＮ型ソースドレイン領域と、前記Ｐ型ソースドレイン領域および前記Ｎ型ソースドレイン領域にそれぞれ電気的に接しＮｉおよび所定の金属を含むシリサイドとを備え、前記所定の金属のシリサイドとＮ型シリコンとのバリアハイトはＮｉのシリサイドとＮ型シリコンとのバリアハイトより低く、前記Ｐ型ソースドレイン領域はＧｅを含む。
【発明の効果】
【００１４】
本発明に係る半導体装置は、Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一のシリコン基板上に有する半導体装置であって、前記ＰＭＩＳ領域に配置されたＰ型ソースドレイン領域と、前記ＮＭＩＳ領域に配置されたＮ型ソースドレイン領域と、前記Ｐ型ソースドレイン領域および前記Ｎ型ソースドレイン領域にそれぞれ電気的に接しＮｉおよび所定の金属を含むシリサイドとを備え、前記所定の金属のシリサイドとＮ型シリコンとのバリアハイトはＮｉのシリサイドとＮ型シリコンとのバリアハイトより低く、前記Ｐ型ソースドレイン領域はＧｅを含む。従って、Ｐ型ソースドレイン領域と第１シリサイドとのバリアハイトおよびＮ型ソースドレイン領域と第２シリサイドとのバリアハイトの両方を低くすることができる。よって、Ｐ型ＭＩＳトランジスタおよびＮ型ＭＩＳトランジスタの両方の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置（ＣＭＩＳＦＥＴ）の構造を示す断面図である。
【００１６】
図１に示されるように、シリコン基板１主面内の一部に、素子分離絶縁膜２ａ〜２ｃが配置されている。図１のシリコン基板１においては、素子分離絶縁膜２ａ〜２ｂに挟まれた領域にＮＭＩＳＦＥＴが配置され（ＮＭＩＳ領域１３０）、素子分離絶縁膜２ｂ〜２ｃに挟まれた領域にＰＭＩＳＦＥＴが配置される（ＰＭＩＳ領域１４０）。すなわち、図１のＣＭＩＳＦＥＴにおいては、同一のシリコン基板１上にＮＭＩＳ領域１３０およびＰＭＩＳ領域１４０が設けられている。
【００１７】
ＮＭＩＳＦＥＴおよびＰＭＩＳＦＥＴは、いずれも、ゲート絶縁膜３とポリシリコンゲート４とシリサイド２６との積層構造体において、ポリシリコンゲート４およびシリサイド２６の両側面にサイドウォール７が配置されている。
【００１８】
ＮＭＩＳ領域１３０においては、シリコン基板１主面内に、Ｎ型イクステンション領域５とＮ型ソースドレイン領域８とが配置されている。また、ＰＭＩＳ領域１４０においては、シリコン基板１主面内に、Ｐ型イクステンション領域６とＳｉＧｅx領域２４とが配置されている。
【００１９】
Ｎ型ソースドレイン領域８は、比較的に高濃度のＮ型不純物を含んでおり、シリサイド２６と電気的に接続されている。
【００２０】
また、ＳｉＧｅx領域２４は、比較的に高濃度のＰ型不純物を含んでおり、シリサイド２６と電気的に接続されている。すなわち、ＳｉＧｅx領域２４は、Ｐ型ソースドレイン領域として機能するものである。
【００２１】
図２〜８は、図１の半導体装置の製造方法を示す断面図である。なお、以下では、ＳｉＧｅx領域２４が形成される前のシリコン基板１の領域をＰ型ソースドレイン領域とも呼ぶ。
【００２２】
まず、図２に示されるように、シリコン基板１主面内の一部に、シャロートレンチアイソレーション法により素子分離絶縁膜２ａ〜２ｃを形成する。
【００２３】
次に、素子分離絶縁膜２ａ〜２ｃが形成されたシリコン基板１上の全面に、ゲート絶縁膜３を形成する。このゲート絶縁膜３は、シリコン酸化膜、シリコン酸窒化膜、およびＨｆ酸化物等から構成される高誘電率絶縁膜である。
【００２４】
次に、ゲート絶縁膜３上の全面に、ポリシリコンをＣＶＤ法等により例えば１００ｎｍ程度形成する。
【００２５】
次に、ポリシリコン上の全面に、例えばシリコン窒化膜からなるマスク２１を形成する。
【００２６】
次に、リソグラフィー法およびエッチング法により、ポリシリコン（およびマスク２１）をパターニングする。これにより、素子分離絶縁膜２ａ〜２ｂに挟まれたＮＭＩＳ領域１３０および素子分離絶縁膜２ｂ〜２ｃに挟まれたＰＭＩＳ領域１４０に、ポリシリコンゲート４のみを残すことができる。
【００２７】
次に、図３に示されるように、リソグラフィー法およびエッチング法により、ＮＭＩＳ領域１３０にＰ（リン）やＡｓ（砒素）等のＮ型不純物を比較的に浅く注入しＮ型イクステンション領域５を形成するとともにＰＭＩＳ領域１４０にＢ（ボロン）やＢＦ2等のＰ型不純物を比較的に浅く注入しＰ型イクステンション領域６を形成する。
【００２８】
次に、ポリシリコン４の両側面に、例えば、シリコン酸化膜や、シリコン窒化膜とシリコン酸化膜との積層構造体から、サイドウォール７を形成する。
【００２９】
次に、リソグラフィー法により、ＮＭＩＳ領域１３０にＰ（燐）やＡｓ（砒素）等のＮ型不純物を比較的に深く且つ比較的に高い濃度で選択的に注入しＮ型ソースドレイン領域８を形成する。
【００３０】
次に、図４に示されるように、例えばシリコン酸化膜からなるマスク２２、およびフォトレジスト２３を、シリコン基板１全面の上方に順次形成した後に、リソグラフィー法により、フォトレジスト２３をＰＭＩＳ領域１４０において選択的に除去する。そして、ＮＭＩＳ領域１３０において選択的に残されたフォトレジスト２３をマスクとしたエッチング法により、マスク２２を選択的に除去する。これにより、マスク２２およびフォトレジスト２３をＮＭＩＳ領域１３０に選択的に形成することができる。なお、このとき、マスク２２（シリコン酸化膜）とマスク２１（シリコン窒化膜）とは、材料が異なるので、一体化されることはない。
【００３１】
次に、図５に示されるように、フォトレジスト２３を除去した後に、マスク２２を用いて、シリコン基板１のうちＰＭＩＳ領域１４０において露出した領域をエッチングする。具体的には、シリコン基板１のうちＰＭＩＳ領域１４０においてサイドウォール７と素子分離絶縁膜２ｂ，２ｃとに挟まれたＰ型ソースドレイン領域が例えば３０ｎｍ程度堀り込まれる。
【００３２】
次に、図６に示されるように、Ｐ型ソースドレイン領域において、ＳｉおよびＧｅを含む材料をＣＶＤ法でエピタキシャル成長させ堆積させることによりＳｉＧｅx領域２４を形成する。
【００３３】
次に、熱リン酸によりＰＭＩＳ領域１４０におけるマスク２１を除去した後に、イオン注入法およびアニール法によりＰ型不純物を比較的に高い濃度でＰ型ソースドレイン領域（ＳｉＧｅx領域２４）にドーピング（注入および拡散）する。
【００３４】
次に、図７に示されるように、リソグラフィー法によりＮＭＩＳ領域１３０を選択的に露出させることでマスク２２を除去した後に、熱リン酸によりＮＭＩＳ領域１３０におけるマスク２１を除去する。
【００３５】
次に、図８に示されるように、スパッタ法により、シリコン基板１全面の上方に、Ｎｉと所定の金属との合金からなる合金層２５を例えば１０ｎｎ程度形成する。この所定の金属は、Ｎ型シリコンと反応して金属シリサイドを形成した場合に、Ｎ型シリコンとＮｉとが反応してＮｉシリサイドを形成した場合に比べて、Ｎ型シリコンに対するバリアハイトが低くなるような金属であり、例えば、Ｙｂ、Ｔａ、Ｃｒ、Ｚｒ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、Ｈｆ、Ｙ、Ｌａ、およびＨｏから選択される金属である。
【００３６】
次に、合金層２５上の全面に、酸化防止用のキャップ膜としてＴｉＮ膜１１を例えば１０ｎｍ程度形成する。なお、このＴｉＮ膜１１形成は、合金層２５が大気に暴露されないように、合金層２５の形成に連続して行われる。
【００３７】
次に、図１に示されるように、ＲＴＡ（Rapid Thermal Anneal）法で例えば２５０〜４００℃且つ３０〜１００秒の第１の熱処理を行うことにより、シリコン基板１のうち合金層２５に接している領域（具体的には、サイドウォール７と素子分離絶縁膜２ａ，２ｂ，２ｃとにそれぞれ挟まれた領域）において、Ｓｉと合金層２５とを反応させ、シリサイド２６を形成する。このＲＴＡ処理においては、ランプアニール装置やホットプレートアニール装置が用いられる。なお、ＴｉＮ膜１１を形成する目的は、スパッタ法により合金層２５が形成されてからＲＴＡ処理が行われるまでの間に、大気の酸素もしくは水分により合金層２５表面が酸化されるのを防ぐことである。
【００３８】
次に、未反応の合金層２５やＴｉＮ膜１１を硫酸および過酸化水素水の混合液により除去する。ＴｉＮはＳｉとは反応しないので、ＴｉＮ膜１１は、上記の混合液により全て溶解し除去される。
【００３９】
なお、この後、必要に応じ、低抵抗化のために第２の熱処理を行ってもよい。第１の熱処理が例えば３００℃で行われたとすると、形成されるシリサイドは、比較的に抵抗が高いＮｉ2Ｓｉが主成分である。すなわち、未反応の合金層２５を除去した後に、さらに高い温度（例えば４５０〜５００℃）で第２の熱処理を行うことにより、Ｎｉ2Ｓｉを、比較的に抵抗が低いＮｉＳｉを主成分とするシリサイドへ変えることができる。トランジスタの性能劣化を防止し高性能なトランジスタを得るためには、６００℃以下が好ましいが、合金層２５に含まれるＮｉの割合を高く（例えば９０％）設定することにより、ＮｉＳｉを主成分とする低抵抗なシリサイドが６００℃以下の低い温度で形成することができる。
【００４０】
以上により、シリサイドを自己整合的に形成する所謂サリサイドプロセスにより、本実施の形態に係るＣＭＩＳＦＥＴが形成される。その後、周知の手法を用いて、トランジスタへ電源や信号を供給するための多層配線を形成することにより、デバイスが完成する。
【００４１】
このように、本実施の形態に係る半導体装置およびその製造方法においては、Ｙｂ等の所定の金属とＮｉとの合金をＳｉと反応させシリサイド２６を形成することにより、ＮＭＩＳ領域１３０における（ショットキー）バリアハイトφNを低くすることができる。また、ＰＭＩＳ領域１４０においては、Ｎｉ等の金属との反応性がＧｅに比べて高いＳｉが優先的に反応するので、シリサイド２６とＰ型ソースドレイン領域のＳｉとの界面にＧｅを層状に偏析する。これにより、上記界面において、Ｇｅ濃度が高まりバンドギャップが狭くなるので、バリアハイトφPを低くすることができる。すなわち、ＮＭＩＳ領域１３０およびＰＭＩＳ領域１４０の両方における接触抵抗を低減することができる。従って、ＮＭＩＳＦＥＴおよびＰＭＯＳＦＥＴの両方の駆動能力を向上させることにより、高集積で高性能な半導体装置を製造することができる。
【００４２】
なお、上述においては、図５〜６に示されるように、ＰＭＩＳ領域１４０の一部（すなわちＰ型ソースドレイン領域）を堀り込んだ後にＳｉＧｅx領域２４を形成する場合について説明した。Ｐ型ソースドレイン領域を堀り込むことにより、ＰＭＩＳ領域１４０におけるチャネルに歪を加え駆動能力を向上させることが可能となる。しかし、これに限らず、あるいは、Ｐ型ソースドレイン領域を堀り込まずにＳｉＧｅx領域２４を形成しても、同様に、シリサイド２６とＳｉとの界面にＧｅを偏析させることによりＰＭＩＳ領域１４０における接触抵抗を低減することができる。
【００４３】
＜実施の形態２＞
実施の形態１においては、合金層２５に含まれる金属とＳｉＧｅx領域２４に含まれるＳｉとをシリサイド反応させることによりシリサイド２６を形成する。このとき、ＳｉＧｅx領域２４に含まれるＳｉはＧｅより優先的に反応するが、このシリサイド反応は、Ｇｅが含まれていることにより不均一となりやすいので、モフォロジー劣化が生じる場合がある。
【００４４】
図９は、実施の形態２に係る半導体装置（ＣＭＩＳＦＥＴ）の製造方法を示す断面図である。
【００４５】
図９は、実施の形態１に係る図５において、ＣＶＤ法によりＳｉＧｅx領域２４上に選択的にシリコン領域２７を形成させたものである。
【００４６】
本実施の形態は、ＳｉＧｅx領域２４上に選択的にシリコン領域２７を形成させる以外は、実施の形態１と同様の工程を行うので、ここでの詳細な説明は省略する。
【００４７】
図９に示されるシリコン領域２７は、後の工程でシリサイド反応に消費される分の膜厚を有するように形成されている。このようにシリコン領域２７を形成することにより、後の工程でシリサイド反応が行われた場合において、ＳｉＧｅx領域２４をほとんどシリサイド反応に関与させることなくシリコン領域２７のみをシリサイド反応させるとともに、実施の形態１と同様にシリサイド２６とＳｉとの界面にＧｅを偏析させることができる。
【００４８】
このように、本実施の形態に係る半導体装置およびその製造方法においては、実施の形態１の効果に加えて、モフォロジー劣化を低減できるという効果を奏する。
【００４９】
＜実施の形態３＞
実施の形態１においては、ＳｉＧｅx領域２４をＣＶＤ法により形成する場合について説明した。しかし、これに限らず、ＳｉＧｅx領域２４は、イオン注入法により形成されてもよい。
【００５０】
図１０は、実施の形態３に係る半導体装置（ＣＭＩＳＦＥＴ）の製造方法を示す断面図である。
【００５１】
図１０は、実施の形態１に係る図５において、マスク２２を用いてシリコン基板１のＰ型ソースドレイン領域をエッチングし掘り込むのではなく、マスク２８を用いてシリコン基板１のＰ型ソースドレイン領域にＧｅを注入しＳｉＧｅx領域２９を形成させたものである。なお、実施の形態１においては、図２のポリシリコンゲート４の形成で用いたマスク２１を残置することにより図５のＰ型ソースドレイン領域のエッチングにおいてポリシリコンゲート４を保護している。しかし、本実施の形態においては、Ｐ型ソースドレイン領域のエッチングは行われずポリシリコンゲート４を保護する必要がないので、ポリシリコンゲート４を形成した後にマスク２１は除去されるものとする。この場合、マスク２１は、リソグラフィー法により形成する通常のフォトレジストを用いれば、アッシングにより容易に除去できる。また、マスク２８も、リソグラフィー法により形成するフォトレジストが使用でき、注入後アッシングにより容易に除去可能である。
【００５２】
本実施の形態は、ＳｉＧｅx領域をＣＶＤ法に代えてイオン注入法により形成させる以外は、実施の形態１と同様の工程を行うので、ここでの詳細な説明は省略する（図１１は、ＳｉＧｅx領域２９を形成させたシリコン基板１全面の上方に実施の形態１に係る図８と同様に合金層２５を形成する工程を示しており、図１２は、合金層２５上の全面に実施の形態１に係る図９と同様にＴｉＮ膜１１を形成する工程を示している）。
【００５３】
このように、本実施の形態に係る半導体装置およびその製造方法においては、ＳｉＧｅx領域をＣＶＤ法に代えてイオン注入法により形成させるので、Ｐ型ソースドレイン領域をエッチングする工程を省くことができる。従って、実施の形態１の効果に加えて、製造工程を簡略化できるという効果を奏する。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５５】
１  シリコン基板、２ａ〜２ｃ  素子分離膜、３  ゲート絶縁膜、４  ポリシリコンゲート、５  Ｎ型イクステンション領域、６  Ｐ型イクステンション領域、７  サイドウォール、８  Ｎ型ソースドレイン領域、１１  ＴｉＮ膜、２１，２２，２８  マスク、２３  フォトレジスト、２４，２９  ＳｉＧｅx領域、２５  合金層、２６  シリサイド、２７  シリコン層、１３０  ＮＭＩＳ領域、１４０  ＰＭＩＳ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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