(57)【要約】【課題】集積回路の保護回路内のＳＣＲなどのＥＳＤクランプ用の、ＥＳＤ保護回路を提供すること。【解決手段】本発明の一実施形態では、ＳＣＲは、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有する。回路は、ＳＣＲの高速かつ容易なトリガを実現するために、ＥＳＤ電流を集めるように、ＳＣＲの少なくとも１つのトリガ・タップに接続された、少なくとも１つのガードリングをさらに備える。【選択図】図４
2008047876.tif 000002
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
ＳＣＲであって、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有し、第１の電位と第２の電位の間に結合されたＳＣＲと、
前記ＳＣＲの少なくとも１つのトリガ・タップに結合された、少なくとも１つのガードリングと
を備える回路。
【請求項２】
前記ガードリングが、抵抗器、キャパシタ、ダイオード、ＭＯＳ、ＳＣＲ、およびアクティブ・ソース・ポンプの少なくとも１つのウェル・タップを備える、請求項１に記載のＥＳＤ保護回路。
【請求項３】
それぞれ前記ＳＣＲの少なくとも１つのトリガ・タップから前記第２の電位へ順方向に結合された、アノードとカソードを有する少なくとも１つの直列ｐｎ接合ダイオードをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記ガードリングが、前記少なくとも１つの直列ｐｎ接合ダイオードのうちの少なくとも１つを取り囲む、請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記第１の電位が、入力、出力、および入力／出力パッドのうちの少なくとも１つである、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記第２の電位が接地である、請求項５に記載のＥＳＤ保護回路。
【請求項７】
第３の電位をさらに備え、前記第３の電位が電源である、請求項６に記載のＥＳＤ保護回路。
【請求項８】
前記第１の電位と前記第３の電位の間に結合された、ｐｎ接合ダイオードをさらに備える、請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記少なくとも１つのガードリングが、前記ｐｎ接合ダイオードを取り囲む、請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記第１の電位が電源であり、前記第２の電位が接地である、請求項１に記載のＥＳＤ保護回路。
【請求項１１】
第３の電位を備え、前記第３の電位が、入力、出力、および入力／出力パッドのうちの少なくとも１つである、請求項１０に記載のＥＳＤ保護回路。
【請求項１２】
前記第３の電位と前記第１の電位の間に結合された、ｐｎ接合ダイオードをさらに備える、請求項１１に記載のＥＳＤ保護回路。
【請求項１３】
前記少なくとも１つのガードリングが、前記ｐｎ接合ダイオードを取り囲む、請求項１１に記載のＥＳＤ保護回路。
【請求項１４】
前記少なくとも１つのガードリングと前記ＳＣＲのトリガ・タップの間に結合された、第１のＭＯＳをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１５】
前記少なくとも１つのガードリングと前記第１および前記第２の電位のうちの１つの間に結合された、第２のＭＯＳをさらに備え、前記第１および前記第２の電位のうちの前記１つが接地である、請求項１４に記載のＥＳＤ保護回路。
【請求項１６】
前記第１のＭＯＳはＮＭＯＳであり、前記第２のＭＯＳはＰＭＯＳであり、前記第１および前記第２のＭＯＳのゲートが電源に結合される、請求項１５に記載のＥＳＤ保護回路。
【請求項１７】
基板を有する集積回路であって、
前記基板上に形成されたＳＣＲであって、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有するＳＣＲと、
ｐｎ接合ダイオードであって、前記ＳＣＲと前記ｐｎ接合の間のガードリングなしで、前記ＳＣＲに直接接続されたｐｎ接合ダイオードと
を備える集積回路。
【請求項１８】
前記ダイオードの前記少なくとも１つの散在する高濃度ドープ領域と基板の間に、ゲートが形成される、請求項１７に記載の回路。
【請求項１９】
前記ゲートに接続された制御回路をさらに備える、請求項１８に記載の回路。
【請求項２０】
前記制御回路が、第１の電位と第２の電位の間に結合される、請求項１９に記載の回路。
【請求項２１】
前記制御回路が、ＲＣ回路、電圧検出回路、電流検出回路、短絡、および開回路のうちの少なくとも１つを備える、請求項１９に記載の回路。
【請求項２２】
前記ダイオードの前記少なくとも１つの散在する高濃度ドープ領域と、前記ＳＣＲの少なくとも１つのトリガ・タップの間に、ゲートが形成される、請求項１７に記載の回路。
【請求項２３】
前記ゲートに接続された制御回路をさらに備える、請求項２２に記載の回路。
【請求項２４】
前記制御回路が、第１の電位と第２の電位の間に結合される、請求項２２に記載の回路。
【請求項２５】
前記制御回路が、ＲＣ回路、電圧検出回路、電流検出回路、短絡、および開回路のうちの少なくとも１つを備える、請求項２２に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に静電放電（ＥＳＤ）保護回路に関し、より具体的には、集積回路（ＩＣ）の保護回路におけるシリコン制御整流器（ＳＣＲ）のトリガの改善に関する。
【背景技術】
【０００２】
本出願は、参照によりその全体が本明細書に組み込まれている、２００６年６月２９日に出願した米国仮出願第６０／８１７，６１４号の利益を主張するものである。
ＥＳＤ保護用の保護の方策の１つが回路１００に示され、回路１００は、図１に示されるように、パワークランプ１０２、および一連のｐｎ接合ダイオード１０６を有する局所クランプ１０４を使用する。この場合、ＩＯ１０８とＶＳＳ（または接地）１１０の間の保護用の局所クランプ１０４は、ＤＴＳＣＲである。したがって、ＤＴＳＣＲ１０４の入力は、ＩＯ１０８である。また、ＶＤＤ１１２とＶＳＳ１１０の間に保護用のクランプ、すなわちパワークランプ１０２がある。図に示されるもう１つの素子は、ｐｎ接合ダイオード、すなわちＩＯ１０８とＶＤＤ１１２の間の保護用のダイオード・アップ１１４であり、ダイオード・アップ１１４を取り囲むガードリング１１６を有する。図示のガードリング１１６は、ダイオード・アップ１１４のウェル・タップである。ウェル・タップは、デバイス（この例では、ダイオード・アップ１１４）が配置されたウェルへの接続である。また、ＶＤＤライン１１２とＶＳＳライン１１０の間の寄生容量として機能するチップ容量１１８が示される。回路１００には、完全な保護の方式を得るために必要な、いくつかの付加的な素子は示されていないことに留意されたい。
【０００３】
図２には、従来型のｐｎ接合ダイオード１１４の断面図が示される。ダイオード１１４は、Ｐドープ領域１１４ａと、Ｎドープ領域１１４ｂからなる。これは、Ｐウェルの基板２０２内、または別のウェル、すなわちＮウェル、２０４内に形成することができる。図２に示されるように、ダイオードがＮウェル２０４内にある場合は、寄生バイポーラ・トランジスタが形成される。エミッタはＮウェル２０４内のＰ＋ドープ領域１１４ａ（すなわちダイオード１１４の第１のノード）であり、ベースはＮウェル２０４内のＮドープ領域１１４ｂによって接続されたＮウェル２０４（すなわちダイオード１１４の第２のノード）である。コレクタは、ＰウェルまたはＰ基板２０２である。すべての図および実装形態はＰ基板技術で示されているが、当業者には、本発明ではＮ基板または他のプロセスでの実装形態も可能なことは明らかであることに留意されたい。
【０００４】
図２からわかるように、電流の流れ方には異なる２通りが可能である。第１の方向は、ダイオード１１４の第１のノードから第２のノードとするものである。これがダイオード電流である。また、寄生バイポーラ・トランジスタ（この例ではｐｎｐトランジスタ）により、基板２０２へ流れる電流がある。基板電流は、通常、ノイズおよびラッチアップに関して望ましくない。その発生を防止する第１の従来技法は、図２に示されるように、ダイオードをガードリング１１６（すなわちＰ基板２０２内のＰ＋）で取り囲むことである。ｐｎｐ電流は、接地ＶＳＳ１１０に接続されたガードリング１１６へ、安全に流れることになる。
【０００５】
ダイオード・アップ１１４の実装形態を示す第２の技法は、図３に示される。この第２の技法は、２つのフィンガ、この場合は２つのタイプのｐｎｐトランジスタを含む。ｐｎｐの効率を低くするため、およびダイオード電流を増すために、ＳＣＲ１０４’の外側にＮドープ領域１１４ｂが配置される。基板内にはまた、ダイオード１１４を外側の回路から分離するために、ガードリング１１６がある。上述のように、ガードリング１１６は、接地ＶＳＳ１１０に接続される。
【特許文献１】米国仮出願第６０／８１７，６１４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記に開示された従来技術からわかるように、ダイオードからＳＣＲへの基板電流は、常に最小化され、または安全に迂回される。したがって、この基板電流は廃棄され、何ら積極的には利用されない。さらに、この電流は局所クランプ１０４を通って流れないので、電流がＳＣＲをトリガするのにかかる時間が長くなる。したがって、当技術分野では、局所クランプがずっと容易にかつ高速にトリガするのを助けるために、この電流を利用することが必要とされる。
【課題を解決するための手段】
【０００７】
本発明の一実施形態では、静電放電（ＥＳＤ）保護回路であって、ＳＣＲであって、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有し、第１の電位と第２の電位の間に結合されたＳＣＲを備える回路が提供される。回路は、ＳＣＲの少なくとも１つのトリガ・タップに結合された少なくとも１つのガードリングを、さらに備える。
【０００８】
本発明の他の実施形態では、基板を有する集積回路であって、前記基板上に形成されたＳＣＲであって、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有するＳＣＲを備える集積回路が提供される。回路は、ｐｎ接合ダイオードであって、前記ＳＣＲと前記ｐｎ接合の間のガードリングなしで、前記ＳＣＲに直接接続されたｐｎ接合ダイオードをさらに備える。
【発明を実施するための最良の形態】
【０００９】
本発明は、局所クランプがトリガするのを助けるために、基板に流入する電流を使用する新しい構造および技法を提供する。すなわち、トリガ・メカニズムとして、または追加の方法として、ＳＣＲがトリガするのを助けるために、デバイスが基板に注入する電流を追加の電流として使用する。可能な一実装形態では、ダイオードのガードリングをＶＳＳ（接地）１１０に接続する代わりに、ガードリングはＳＣＲのトリガ・タップに接続される。これは、本発明の一実施形態として、図４のＥＳＤ保護回路４００に示される。図４に示されるように、ガードリング１１６は、ＳＣＲの少なくとも１つのトリガ・タップ、好ましくはＤＴＳＣＲ１０４の第１のトリガ・タップＧ１に接続される。したがって、通常、基板に注入される電流が今度は、ＥＳＤクランプ、すなわちＤＴＳＣＲ１０４をトリガするためにガードリング１１６によって集められ、それにより、ＥＳＤクランプ１０４をずっと高速にかつ容易にトリガさせることになる。これはやはり、この実施形態ではガードリング１１６が、ＥＳＤクランプ１０４の第１のトリガ・タップＧ１に接続されていることによる。
【００１０】
図４Ａ〜４Ｄを参照すると、図４の回路図４００に基づいて、ＥＳＤ事象時の電流が流れる方向が示される。図４Ａに示されるように、ＥＳＤ事象時は、最初の段階では、ＩＯ１０８とＶＤＤ１１２の間のダイオード・アップ１１４を通って、ＶＤＤライン（電源ライン）１１２に小さな電流が流れる。内在的バイポーラ・トランジスタによって、ｐｎ接合ダイオード・アップ１１４のガードリング１１６へも電流が流れ、したがって図４Ｂに示されるように第２段階では、今度は十分な電流がＳＣＲ１０４’のＧ１に向けられ、ｎｐｎのベースに注入されることになる。従来技術で述べたように、この電流は接地へ迂回されるが、今度は、ガードリング１１６がＳＣＲ１０４’のトリガ・タップＧ１に接続されているので、これはＳＣＲ１０４’がずっと高速にトリガするのを助ける。ＳＣＲ’１０４のバルクは、より高い電圧にポンピングされ（すなわち、ウェルまたは基板の抵抗性バルクを通って電流が流れ）、ＳＣＲ’１０４のトリガ・タップＧ１抵抗器の両端に最初の電圧がビルド・アップされる。第２段階では、ＩＯ１０８の電圧がＳＣＲ’１０４のトリガ電圧に達すると、ＳＣＲ’１０４がターン・オンすることになる。これらの図の場合は（これらの図には限定されないが）、トリガ電圧は、一連のｐｎ接合ダイオード１０６の１つのビルトイン電圧の３倍と、ＳＣＲ’１０４のｐｎｐのベース−エミッタ両端の電圧の和である。したがって、図４Ｃの第３段階では、一連のｐｎ接合ダイオード１０６は電流を導通し始め、それにより電流のオーバ・フローによって、Ｇ１の他にＧ２にも電流が注入される。したがって、十分な電流が注入されると、すべての電流がＳＣＲ’１０４に集められ、それによって第４段階では図４Ｄに示されるように、（ｎｐｎおよびｐｎｐのベース−エミッタ両端の電圧が約０．７Ｖに達したとき）ＳＣＲ１０４’をターン・オンする。したがって、ガードリング１１６がＳＣＲ’１０４のトリガ・タップ（この実施例ではＧ１）に接続されていることによって、基板に注入された同じ電流ラインはまた、ＳＣＲ’１０４に追加の電流を注入する。説明は４つのステップに分けたが、すべての事象は、同時、または上記とは別の順序となり得ることは明らかであることに留意することが重要である。注入された追加の電流により、トリガ回路を通る必要がある電流が小さくなり、電圧オーバシュートを低減することができる。
【００１１】
図４のＥＳＤ保護回路４００は、好ましくは、多くの実装形態を含み得ることに留意することが重要である。そのような一実装形態は、１つのＳＣＲまたは異なるＳＣＲの異なるＧ１タップに接続された、ダイオード・アップを含むことができる。電荷デバイス・モデル（ＣＤＭ）が、複数のクランプを同時にトリガするのに、有用となり得る。他の実装形態では、１つのＳＣＲの各トリガ・タップに異なるガードリングが接続される。２つのダイオード間の漏洩が増加するのを防止するために、１つのガードリングが、ＳＣＲ中にでなく別のガードリング中に、電流を注入するのを防止するように、異なるトリガ・タップには異なるガードリングを接続することが好ましい。この技法の利点は、ＥＳＤパルスの初期段階で、ＳＣＲへの追加の電流注入があることである。これにより、ＳＣＲがずっと高速化される。上述のように、従来技術では、ＳＣＲまたはトリガ回路は遅すぎることがある。ＳＣＲの速度の第１の影響は、保護される回路から見た電圧オーバシュートである。したがって、図４および図４Ａ〜４Ｄに関して述べた本発明の態様は、ＥＳＤパルスの初期にＳＣＲの起動を試みるまたは準備することであり、それによりＳＣＲがずっと高速化される。
【００１２】
図４のＥＳＤ回路４００の他の実装形態は、ガードリング１１６とＳＣＲ１０４’（ＤＴＳＣＲ１０４）のトリガ・タップの間、およびガードリング１１６と接地ＶＳＳ１１０の間への追加デバイスの付加を含む。この実装形態は、図５のＥＳＤ回路５００に示され、ＭＯＳトランジスタ、この実施例ではＰＭＯＳ５０２が、ガードリング１１６とトリガ・タップ、この実施例ではＳＣＲ１０４’（ＤＴＳＣＲ１０４）のＧ１の間に配置される。したがって、ＳＣＲ１０４’（ＤＴＳＣＲ１０４）のトリガ・タップは、ＶＤＤ１１２に接続される。それにより、チップに電源が供給されていないときは、ガードリング１１６はＳＣＲ１０４’（ＤＴＳＣＲ１０４）に接続されてＳＣＲがトリガするのを助けるが、通常動作時は、不必要なトリガを防止するために電流は阻止される。さらに、別のＭＯＳトランジスタ、この実施例ではＮＭＯＳ５０４が、ガードリング１１６と接地ＶＳＳ１１０の間に付加される。これは、通常動作時は、ガードリング１１６を接地ＶＳＳ１１０に接続するように機能するが、ＥＳＤ時（非電源供給状態）は、電流が流れるのが阻止される。別法として、他の素子を、ガードリング、接地／電源と、ＥＳＤクランプの間に配置することができる。一実施例では、ガードリング１１６と接地ＶＳＳ１１０の間に、ＥＳＤ時に流れる電流を制限する抵抗器（図示せず）を配置することができる。
【００１３】
当業者には、上述の技法は、局所クランプとしてＤＴＳＣＲ１０４に限定されないことが理解されよう。ＳＣＲをベースとする他の局所クランプも可能である。さらに、この技法は、局所クランプに限定されず、図６のＥＳＤ保護回路６００からわかるように、パワークランプにも用いることができる。図６からわかるように、パワークランプ１０２自体は、ＶＤＤ１１２とＶＳＳ１１０の間に配置された、（ＳＣＲ１０２’を有する）ＤＴＳＣＲ１０２であり、したがってＳＣＲの入力電圧としてＶＤＤ１１２を有する。ＩＯ１０８とＶＳＳ１１０の間にＥＳＤストレスがある場合、ダイオード１１４を通ってＶＤＤライン１１２へ電流が流れる。次いで、電流は、パワークランプを通ってＶＳＳ１１０へ流れることになる。最初の段階では、これらの電流は、トリガ回路、すなわち一連のｐｎ接合ダイオード１０６を通って流れる。同時に、ダイオード・アップ１１４によってガードリング１１６に注入された電流は、パワークランプのＧ１トリガ・タップへ向けられる。先の実施形態のように、電流は、今度は、２つのトリガ・タップを通ってＳＣＲ１０２’へ流れることになる。したがって、より高速な保護デバイスが実現される。
【００１４】
前の図６では、ガードリング１１６の電流注入は、トリガ回路が配置されている場所（Ｇ２）ではなく、異なるトリガ・タップ、すなわちＧ１において行われる。これは、当業者なら、図７のＥＳＤ回路７００の代替実装形態に示されるように、トリガ回路、すなわち一連のダイオード１０６が、電流注入と同じトリガ・タップにあるように適合させることが容易にできる。したがって、図７の回路７００では、トリガ回路、すなわち一連のダイオード１０６は、ガードリング１１６と同じトリガ・タップ、すなわち、この実施例ではＧ１に接続される。この技法は、より一般には、デバイスが基板に注入する電流を、ＳＣＲ１０４’がトリガするのを助ける追加の電流として、またはＳＣＲ１０４’がトリガするのを助ける電流として使用するものであると言うことができる。図に示されていないが、回路７００は、トリガ回路１０６を含まなくてもよい。そのような場合は、ＳＣＲ１０４’は、デバイスによって注入される電流のみによってトリガされる。
【００１５】
本発明の範囲内において、局所クランプ１０４および一連のｐｎ接合ダイオード１０６は、回路内の任意の場所に配置することができる。これは、本発明の別の代替実施形態として、図８Ａおよび図８ＢのＥＳＤ保護回路８００に示されるように、好ましくは、ガードリング１１６として、トリガ回路自体の一連のｐｎ接合ダイオード１０６の上端のダイオードを含む。図８Ｂに示されるように、好ましくは、ガードリング１１６は、同じＥＳＤクランプ１０４のトリガ回路の、一連のｐｎ接合ダイオード１０６または複数のダイオード１０６の１つとすることができる。
【００１６】
ガードリングの他の実装形態は、図９のＥＳＤ保護回路９００に示され、アクティブ・ソース・ポンプ方式の１つまたは複数のダイオード（または他の素子）のガードリングが使用される。図９に示されるように、ガードリング１１６は、ＭＯＳ９０４のゲートとソース間に配置された、アクティブ・ソース・ポンプ素子９０２である。ＭＯＳ９０４はパワークランプ１０２であり、Ｚｓ９０６はＭＯＳ９０４のソースに直列に付加された抵抗である。アクティブ・ソース・ポンプ９０２は、このソースでの電圧を高めるために、ソースの付加抵抗Ｚｓ９０６に電流をポンピングすることによって、ＭＯＳ９０４のゲート酸化膜にかかる電圧をクランプする回路である。したがって、ＭＯＳ９０４のゲートとソース間の電圧は、ＥＳＤ事象に応答して制限されることになる。アクティブ・ソース・ポンプ９０２は、好ましくは、一連のダイオード、ＮＭＯＳ検出回路、ＰＭＯＳ検出回路などとすることができることに留意されたい。
【００１７】
本発明のガードリングは、ダイオードのウェル・タップのみには限定されず、抵抗器、キャパシタ、ＭＯＳ、ＳＣＲ他などの別の素子も含み得ることに留意することが重要である。一実施例は、図１０のＥＳＤ保護回路１０００に示されるような、インバータ段のＰＭＯＳ１００２の出力のガードリング１１６の使用である。別法として、図１１のＥＳＤ保護回路１１００に、ＮＭＯＳ１００４の出力のガードリング１１６の使用が示される。図１１に示されるように、ＮＭＯＳ１００４の出力の周りのガードリングは、パワークランプ１０２に電流を注入するために用いられる。この技法は、局所ＥＳＤクランプ１０４が存在しなくても動作し得る。
【００１８】
先に詳述したように、ダイオードから基板に注入された電流の接続は、ガードリングを通ってＳＣＲに導かれる。しかし、ガードリングを用いる代わりに、基板を通した直接接続も可能である。この理由により、図１２の断面図に開示されるように、好ましくは、ｐｎ接合ダイオード・アップ１１４（本明細書で先に開示されたように異なるダイオードとすることもできる）を、ＳＣＲ１０４’の極く近傍に配置し、それにより寄生トランジスタを形成することができる。この間隔は最小デザインルールに適合可能であり、換言すると、これは信頼性ガイドラインを満たすダイオード・アップ１１４とＳＣＲ１０４’の間の最小間隔である。このように近接させることは、図３のダイオードの右側のＮ＋領域を省くことによって可能となり、それによりダイオード・アップ１１４のＰ＋領域がＮウェル２０４に非常に近くなり、したがってトランジスタ、すなわち寄生トランジスタ１２０２が形成される。図１２に示されるように、寄生トランジスタ１２０２は、ダイオード・アップ１１４のＰ＋  １１４ａ、ダイオード１１４のＮウェル２０４、および基板２０２によって形成される、ｐｎｐトランジスタである。寄生トランジスタ１２０２は、ダイオード・アップ１１４のＰ＋  １１４ａと基板２０２の間隔で定義されるベース長さが短い。このことは、増倍率が高くしたがってトランジスタの能力が高いことを意味する。したがって、図１２のダイオード・アップ１１４は、ＳＣＲ１０４’に直接電流を注入するように、第１のトリガ・タップＧ１の近くに配置される。また、この技法のさらなる改善は、高濃度のｐおよびｎドープ領域の配列を逆にすることにより、図１２に開示される。Ｐ＋とＮウェル・エッジ（単一フィンガ使用）の間隔が最小であることにより、水平ｎｐｎトランジスタは、利用し得る最も能力の高いバイポーラ・トランジスタである。さらに、ＥＳＤ保護回路内には、２つのフィンガを用いる代わりに、単一、または複数フィンガのレイアウトも可能である。
【００１９】
先の図には示されていないが、電流の一部がダイオードから基板へ流れるのを防止するＳＴＩなどの分離機能が、ダイオード・アップ（Ｎウェル・ダイオード）１１４のＰ＋とＳＣＲ１０４’のＧ１のＰ＋の間に設けられる。したがって、寄生バイポーラ・トランジスタの電流を用いる他にまた、ダイオードから基板へ流れる電流を増加させることが好ましい。これは、寄生バイポーラ・トランジスタを通る電流のために有効なシリコンの面積を広くすることに相当する。この実装形態の可能な一技法は、本発明の他の実施形態による図１３Ａおよび図１３Ｂの断面図に示される。図１３Ａおよび図１３Ｂに示されるように、ゲート１３０２、好ましくはゲート酸化膜が、Ｎウェル２０４とＰウェル基板２０２の境界を覆って配置される。これによってＮウェル２０４とＰウェル基板２０２の間の利用可能な縁部がずっと大きくなり、それにより、ゲート酸化膜１３０２をトリガするために、ＳＣＲ１０４’のＧ１タップにおいて、Ｎウェル２０４から基板２０２へ追加の電流を注入することができる。縁部が大きくなる理由は、ゲート酸化膜１３０２の下に、分離機能が形成されないためである。ゲート１３０２を配置することにより、ダイオード・アップ１１４（またはＭＯＳ、他のダイオードなどその他の素子）のｐドープ領域１１４ａと、Ｐウェルまたは基板２０２の間に、ＭＯＳトランジスタのチャネルが形成される。トランジスタのゲートは、ＥＳＤ時はＭＯＳがターン・オンされ、通常動作時は大きな漏洩を防止するためにＭＯＳがターン・オフされるように制御できる。図１３Ａの一実装形態からわかるように、ゲート１３０２はダイオード・アップ１１４のＰドープ領域と基板２０２の間にあり、このポイントとＳＣＲ１０４’のＧ１トリガ・タップの間には、やはり分離機能が形成される。図１３Ｂの他の実装形態では、ゲート１３０２は、ダイオード・アップ１１４のＰドープ領域とＳＣＲ１０４’の第１のトリガ・タップＧ１の間にあり、ＳＴＩは完全に省かれている。さらに、図１３Ａおよび１３Ｂに示されるように、制御回路１３０４が、ゲート酸化膜に接続される。制御回路１３０４はＭＯＳトランジスタを、通常動作時は「オフ」状態に保ち、ＥＳＤ時は「オン」状態に保つように機能する。これは以下に、より詳細に説明するように、ゲート１３０２の電圧を制御することによって行われる。
【００２０】
図１４Ａおよび１４Ｂを参照すると、本発明の他の実施形態によるＥＳＤ保護回路１４００において、制御回路１３０４を配置する様々な位置が示される。図１４Ａに示されるように、制御回路１３０４は、ＩＯピン１０８において、２つの電源ライン、すなわちＶＤＤ１１２とＶＳＳ（接地）１１０の間に配置することができる。別法として、図１４Ｂに示されるように、制御回路１３０４は、ＩＯピン１０８とＶＳＳ１１０の間に、他の電源ラインには接続せずに配置することができる。図１４Ａの技法の利点は、異なるＩＯピンにゲート電圧を供給するには、制御回路１３０４で十分である点である。図１４Ｂの利点は、制御回路に悪影響を及ぼすダイオード・アップの影響が少ないので、制御回路１３０４を小さくできる点である。
【００２１】
制御回路の様々な種類の、いくつかの実施例が、図１５Ａから１５Ｃに示される。図１５Ａおよび図１５Ｂに示されるように、１つのこのような制御回路１３０４は、少なくとも抵抗器とキャパシタからなる遅延線をベースとするＲＣトリガ型１３０４ａである。当業者なら、インバータ段、帰還などを有する制御回路を実現する多くの技法があることが理解されるであろう。第２の可能な制御回路の実装形態は、電圧検出回路をベースとする。このような一実施例は図１５Ｃに示され、制御回路１３０４は、一続きのダイオード１３０４ｂである。その他の可能な制御回路の実装形態としては、短絡または開回路、電流検出回路などがある。
【００２２】
さらに、上述の図に関して上記に特定された本発明はまた、ＳＣＲ１０４’のＧ１トリガ・タップへの電流の注入に限定されない。図１６に示されるように、深層Ｎウェル１６０２が利用可能な場合は、（先の図のような）Ｐウェル・ダイオードの代わりに、すなわち分離されたＰウェル１６０４内のダイオード・アップ１１４’およびＳＣＲ１０４’のＮウェル２０４によって、同様なケースとすることもできる。これは、ＳＣＲ１０４’のＮウェル２０４に電流を注入する、寄生ｎｐｎトランジスタを形成する。したがって、この場合、図１６で、分離されたＰウェル１６０４中の電流は、先の図に示されたＧ１トリガ・タップとは逆に、Ｇ２トリガ・タップに注入される。
【００２３】
Ｎウェル・ダイオード・アップ１１４”からの電流さえも、ＳＣＲ１０４’のＮウェルに注入することができる。図１７Ａ〜１７Ｄを参照すると、Ｎウェル・ダイオード・アップ１１４”に対する、図１３のゲート酸化膜１３０２と制御回路１３０４の位置に関する、様々な実装形態が示される。図１７Ａ〜１７Ｄは、電流がＳＣＲ１０４’のＧ２トリガ・タップに注入される、Ｎウェル・ダイオード・アップ１１４”に関する実装形態を示す。すなわち、図１７Ａ〜１７Ｄのゲート酸化膜１３０２および制御回路１３０４は、Ｎウェル・ダイオード・アップ１１４”からＳＣＲ１０４’のＮウェルに電流を注入し、それにより、ＳＣＲ１０４’のＧ２タップにおいてゲート酸化膜１３０２をトリガするのに用いられる。したがって、図１７Ａ〜１７Ｄは、ＳＣＲ１０４’のＧ２タップまたはＮウェルに電流を注入するための、ゲート１３０２の４つの可能な位置での４つの実装形態を示す。図１７Ａからわかるように、ゲート酸化膜１３０２は、２つのＮ＋領域、すなわちＳＣＲ１０４’のＮ＋領域と、Ｎウェル・ダイオード・アップ１１４”のＮ＋領域の間にかつそれらに隣接して配置される。図１７Ｂでは、ゲート酸化膜１３０２は、ＳＣＲ１０４’のＮ＋領域と、Ｎウェル・ダイオード・アップ１１４”の間にかつそれらに隣接して配置され、またＳＣＲ１０４’のＮ＋領域の一部を含む。図１７Ｃでは、ゲート酸化膜１３０２は、ＳＣＲ１０４’のＮウェルと、Ｎウェル・ダイオード・アップ１１４”の間にかつそれらに隣接して接続される。さらに図１７Ｄでは、ゲート酸化膜１３０２は、ＳＣＲ１０４’のＮウェルと、ダイオード・アップ１１４’のＮ＋領域の間にかつそれらに隣接して配置される。
【００２４】
したがって、上述の本発明は、デバイスが基板に注入する電流を、ＳＣＲがトリガするのを助けるための追加の電流として用いる様々な技法を提供する。上記に詳述されたこのような技法は、内在的バイポーラ・トランジスタの使用、ガードリングの経由、内在的バイポーラ・トランジスタの改善、バイポーラ・トランジスタの配置、ＥＳＤ時に基板に流入する電流の増大を含む。なお、当業者なら、本発明は、本発明に示された実装形態に限定されないことが容易に理解されよう。例えば、上述の本発明は、Ｐドープのガードリングとして示されるが、当業者なら、好ましくは、これをＮドープのガードバンド（周囲のＮウェルあり、またはなし）によって実装することができる。
【００２５】
以上、本発明の教示を含む様々な実施形態を示し、詳細に説明してきたが、当業者なら、本発明の趣旨および範囲から逸脱することなく、依然としてこれらの教示を含むその他の多くの様々な実施形態を、容易に考案することができるであろう。
【図面の簡単な説明】
【００２６】
【図１】ＥＳＤ保護の方策の従来技術の回路図である。
【図２】図１の従来型ダイオードの、従来技術の断面図である。
【図３】図１の複数フィンガの標準ダイオードの実装形態を表す、従来技術の断面図である。
【図４】本発明の一実施形態によるＥＳＤ保護回路の、一実装形態の回路図である。
【図４Ａ】図４の回路図の電流の流れを示す図である。
【図４Ｂ】図４の回路図の電流の流れを示す図である。
【図４Ｃ】図４の回路図の電流の流れを示す図である。
【図４Ｄ】図４の回路図の電流の流れを示す図である。
【図５】本発明の他の実施形態による、図４のＥＳＤ保護回路の他の実装形態の例示的回路図である。
【図６】本発明の他の実施形態による、図４のパワークランプに利用されるＥＳＤ保護回路の他の実装形態の例示的回路図である。
【図７】図６のトリガ回路と同じトリガ・タップに利用されるＥＳＤ保護回路の代替実装形態の例示的回路図である。
【図８】Ａ、Ｂは本発明の他の実施形態として、トリガ・ダイオードのガードリングを使用するＥＳＤ保護回路の例示的回路図である。
【図９】本発明の他の実施形態として、アクティブ・ソース・ポンプ（ＡＳＰ）方式の、１つまたは複数のダイオードのガードリングを使用するＥＳＤ保護回路の例示的回路図である。
【図１０】本発明の他の実施形態として、インバータ段のＰＭＯＳのガードリングを使用するＥＳＤ保護回路の例示的回路図である。
【図１１】本発明の他の実施形態として、パワークランプ内に電流を注入するために、出力ＮＭＯＳのガードリングを使用するＥＳＤ保護回路の例示的回路図である。
【図１２】本発明の他の実施形態として、ＳＣＲに対するダイオードの位置を示す例示的断面図である。
【図１３】Ａ、Ｂは本発明の他の実施形態として、ゲートの配置を示す例示的断面図である。
【図１４】Ａ、Ｂは図１３Ａおよび図１３Ｂの制御回路の、異なる位置の例示的回路図である。
【図１５】Ａ〜Ｃは図１３Ａおよび図１３Ｂの制御回路の、いくつかの実施例の例示的回路図である。
【図１６】深層Ｎウェルを有する、二重の場合の例示的断面図である。
【図１７】Ａ〜ＤはＮウェルのバルク・ポンピングを有する実装形態の例示的断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【外国語明細書】
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