(57)【要約】【課題】外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路において、前記制約を満たしつつ、入出力端子付近の配置混雑や配線混雑を回避できる半導体集積回路を提供する。【解決手段】Ｉ／Ｏセル１０、２０の内部に、スタンダードセルを配置できるスタンダードセル配置領域１３、２３を設け、本来、Ｉ／Ｏセルと最終段レジスタまたは初段レジスタとの間に配置するために予め用意されていたスタンダードセル１２、２２を、そのスタンダードセル配置領域１３、２３内に配置指定する。【選択図】図１
2008211103.tif 000002
【特許請求の範囲】
【請求項１】
外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路であって、前記入出力端子の内部に、前記遅延時間の制約を満たすように配置された回路を備えることを特徴とする半導体集積回路。
【請求項２】
外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路であって、
前記入出力端子は複数個あり、
前記入出力端子の内部に予め固定配置されたレジスタを備える
ことを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路であって、
前記入出力端子の内部に、スタンダードセルを配置できるスタンダードセル配置領域を有し、前記スタンダードセル配置領域内に、前記遅延時間の制約を満たすように配置された前記回路を備え、
前記遅延時間の制約を満たすように配置された前記回路は、当該半導体集積回路の内部回路での使用を目的として予め用意されているスタンダードセルで構成されている
ことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路であって、前記入出力端子の内部に、スタンダードセルを配置できるスタンダードセル配置領域を有し、前記スタンダードセル配置領域内に、予め固定配置された前記レジスタを備えることを特徴とする半導体集積回路。
【請求項５】
請求項３記載の半導体集積回路であって、前記スタンダードセル配置領域内に、前記入出力端子との間で信号の受け渡しを行う回路として予め用意されているスタンダードセルで構成されたレジスタをさらに備えることを特徴とする半導体集積回路。
【請求項６】
請求項４もしくは５のいずれかに記載の半導体集積回路であって、
前記入出力端子は複数個あり、
前記各入出力端子内に配置された前記各レジスタのクロック端子またはリセット端子へ、共通のクロック信号またはリセット信号を、前記各入出力端子間を中継して分配するクロック配線またはリセット配線を備える
ことを特徴とする半導体集積回路。
【請求項７】
請求項４もしくは５のいずれかに記載の半導体集積回路であって、
前記入出力端子は複数個あり、
クロック信号を反転させる反転回路と、
前記各入出力端子内に配置された前記各レジスタのクロック端子へ前記反転回路により反転されたクロック信号を、前記各入出力端子間を中継して分配するクロック配線と、
を備えることを特徴とする半導体集積回路。
【請求項８】
請求項４もしくは５のいずれかに記載の半導体集積回路であって、
前記入出力端子は複数個あり、
前記各入出力端子内に配置された前記各レジスタのクロック端子へ分配されるクロック信号に対して、隣り合う前記入出力端子間で遅延差を持たせる遅延回路を備え、
隣り合う前記入出力端子の出力信号に遅延差を持たせる
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩ等の半導体集積回路に関し、特に、外部の他のシステムＬＳＩや電子部品等の外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、システムＬＳＩの設計において、当該システムＬＳＩ外部の他のシステムＬＳＩや電子部品等の外部部品との間で受け渡す信号の遅延時間（タイミング）の制約条件（タイミング制約）を満たすためのタイミング設計が行われている。タイミング制約には、外部部品との間で信号の受け渡しを行うＩ／Ｏセル（入出力端子）単体における制約や、複数個の入出力端子間のタイミングバラツキについての制約等がある。
【０００３】
従来は、入出力端子単体に関するタイミング制約を満足するために、入力タイミングに関しては、当該システムＬＳＩの入力端子（Ｉ／Ｏセル）近辺に、入力端子と初段レジスタとの間に配置するスタンダードセルを配置指定するための配置指定領域を設け、その領域に該スタンダードセルを配置指定するか、あるいは入力端子の出力ポート直後に遅延調整セルを配置指定していた。出力タイミングに関しても、同様に、当該システムＬＳＩの出力端子（Ｉ／Ｏセル）の近辺に、出力端子と最終段レジスタとの間に配置するスタンダードセルを配置指定するための配置指定領域を設け、その領域に該スタンダードセルを配置指定するか、あるいは出力端子の入力ポート直後に遅延調整セルを配置指定していた。また、複数個の入出力端子間におけるタイミングバラツキに関しては配線を等長にするなどの対策を施していた。
【０００４】
また、出力タイミングに関しては、予めフリップフロップを備える複数個の出力端子（Ｉ／Ｏセル）にクロックスキュー補償機能を搭載することで、出力端子間のタイミングを満たし、クロックスキューを低減させていた（例えば、特許文献１参照。）。
【特許文献１】特開平１１−３５４７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、従来は、システムＬＳＩの入出力端子近辺にスタンダードセルを配置指定するか、あるいは入出力端子の直前または直後に遅延調整セルを配置指定することで、入出力端子単体に関するタイミング制約を満たしていた。
【０００６】
しかしながら、近年、システムＬＳＩが大規模化し、内蔵する機能が増大するのに伴いシステムＬＳＩ内部に占める回路および配線が増大してきており、必要とされる入出力端子数も増大してきた。そのため、入出力端子単体に関するタイミング制約を満たすために入出力端子近辺にスタンダードセルや遅延調整セルを配置すると、入出力端子付近の配置混雑を引き起こすことになる。さらに、配置混雑に伴い配線混雑すると、配線容量が変動して、配線を等長にしたとしても、各配線における遅延値を等しくすることができず、入出力端子単体に関するタイミング制約を満たすための遅延値調整が困難となる。
【０００７】
本発明は、上記問題点に鑑み、外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えたシステムＬＳＩ等の半導体集積回路において、入出力端子単体に関するタイミング制約や、複数個の入出力端子間におけるタイミングバラツキに関するタイミング制約を満たしつつ、入出力端子付近の配置混雑や配線混雑を回避できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の請求項１記載の半導体集積回路は、外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路であって、前記入出力端子の内部に、前記遅延時間の制約を満たすように配置された回路を備えることを特徴とする。
【０００９】
また、本発明の請求項２記載の半導体集積回路は、外部部品との間で受け渡す信号の遅延時間に制約がある入出力端子を備えた半導体集積回路であって、前記入出力端子は複数個あり、前記入出力端子の内部に予め固定配置されたレジスタを備えることを特徴とする。
【００１０】
また、本発明の請求項３記載の半導体集積回路は、請求項１記載の半導体集積回路であって、前記入出力端子の内部に、スタンダードセルを配置できるスタンダードセル配置領域を有し、前記スタンダードセル配置領域内に、前記遅延時間の制約を満たすように配置された前記回路を備え、前記遅延時間の制約を満たすように配置された前記回路は、当該半導体集積回路の内部回路での使用を目的として予め用意されているスタンダードセルで構成されていることを特徴とする。
【００１１】
また、本発明の請求項４記載の半導体集積回路は、請求項２記載の半導体集積回路であって、前記入出力端子の内部に、スタンダードセルを配置できるスタンダードセル配置領域を有し、前記スタンダードセル配置領域内に、予め固定配置された前記レジスタを備えることを特徴とする。
【００１２】
また、本発明の請求項５記載の半導体集積回路は、請求項３記載の半導体集積回路であって、前記スタンダードセル配置領域内に、前記入出力端子との間で信号の受け渡しを行う回路として予め用意されているスタンダードセルで構成されたレジスタをさらに備えることを特徴とする。
【００１３】
また、本発明の請求項６記載の半導体集積回路は、請求項４もしくは５のいずれかに記載の半導体集積回路であって、前記入出力端子は複数個あり、前記各入出力端子内に配置された前記各レジスタのクロック端子またはリセット端子へ、共通のクロック信号またはリセット信号を、前記各入出力端子間を中継して分配するクロック配線またはリセット配線を備えることを特徴とする。
【００１４】
また、本発明の請求項７記載の半導体集積回路は、請求項４もしくは５のいずれかに記載の半導体集積回路であって、前記入出力端子は複数個あり、クロック信号を反転させる反転回路と、前記各入出力端子内に配置された前記各レジスタのクロック端子へ前記反転回路により反転されたクロック信号を、前記各入出力端子間を中継して分配するクロック配線と、を備えることを特徴とする。
【００１５】
また、本発明の請求項８記載の半導体集積回路は、請求項４もしくは５のいずれかに記載の半導体集積回路であって、前記入出力端子は複数個あり、前記各入出力端子内に配置された前記各レジスタのクロック端子へ分配されるクロック信号に対して、隣り合う前記入出力端子間で遅延差を持たせる遅延回路を備え、隣り合う前記入出力端子の出力信号に遅延差を持たせることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、入出力端子単体に関するタイミング制約や、複数個の入出力端子間におけるタイミングバラツキに関するタイミング制約を満たしつつ、入出力端子付近の配置混雑や配線混雑を回避できる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路（システムＬＳＩ）の入出力端子の構造の一例を示す図であり、上図は出力端子、下図は入力端子を示している。
【００１８】
図１の上図において、１０は出力端子であるＩ／Ｏセル、１１は当該システムＬＳＩ外部の他のシステムＬＳＩや電子部品等の外部部品と当該システムＬＳＩとの間でデータ信号の受け渡しを行うための最終段レジスタ、１２はスタンダードセル、１３はスタンダードセル配置領域である。
【００１９】
Ｉ／Ｏセル１０は、外部部品との間で受け渡すデータ信号のタイミング（遅延時間）に制約（タイミング制約）がある出力端子である。また、最終段レジスタ１１とスタンダードセル１２は、当該システムＬＳＩの内部回路での使用を目的として予め用意されているスタンダードセルであり、最終段レジスタ１１は、本来、システムＬＳＩ内部において、出力端子との間でデータ信号の受け渡しを行う回路、スタンダードセル１２は、本来、出力端子と最終段レジスタとの間に配置していた回路である。
【００２０】
図１の上図に示すように、Ｉ／Ｏセル１０は、その内部に、スタンダードセルを配置できるスタンダードセル配置領域１３が設けられており、そのスタンダードセル配置領域１３内に最終段レジスタ１１およびスタンダードセル１２が配置指定されている。
【００２１】
また図１の下図において、２０は入力端子であるＩ／Ｏセル、２１は当該システムＬＳＩ外部の他のシステムＬＳＩや電子部品等の外部部品と当該システムＬＳＩとの間でデータ信号の受け渡しを行うための初段レジスタ、２２はスタンダードセル、２３はスタンダードセル配置領域である。
【００２２】
Ｉ／Ｏセル２０は、外部部品との間で受け渡すデータ信号のタイミング（遅延時間）に制約（タイミング制約）がある入力端子である。また、初段レジスタ２１とスタンダードセル２２は、当該システムＬＳＩの内部回路での使用を目的として予め用意されているスタンダードセルであり、スタンダードセル２２は、本来、入力端子と初段レジスタとの間に配置していた回路、初段レジスタ２１は、システムＬＳＩ内部において、入力端子との間でデータ信号の受け渡しを行う回路である。
【００２３】
図１の下図に示すように、Ｉ／Ｏセル２０は、その内部に、スタンダードセルを配置できるスタンダードセル配置領域２３が設けられており、そのスタンダードセル配置領域２３内にスタンダードセル２２が配置指定されている。
【００２４】
上記スタンダードセル配置領域１３、２３は、Ｉ／Ｏセル１０、２０を駆動する電源電圧とは別異の、当該システムＬＳＩ内部のスタンダードセルを駆動する電源電圧と同じ電源電圧で駆動されている。このように、入出力端子（Ｉ／Ｏセル１０、２０）内に、当該システムＬＳＩの内部回路を駆動する電源電圧と同じ電源電圧で駆動できる領域（スタンダードセル配置領域１３、２３）を設けることで、従来、システムＬＳＩ内部に配置していたスタンダードセル１２、２２および最終段レジスタ１１をＩ／Ｏセル１０、２０内に配置することができる。
【００２５】
したがって、タイミング制約が、入力タイミングあるいは出力タイミングを最速にしなければならない等の制約であれば、Ｉ／Ｏセル１０、２０の内部に設けたスタンダードセル配置領域１３、２３内に、タイミング制約を満たすようにスタンダードセル１２、２２を配置指定することで、外部部品と当該システムＬＳＩとの間で受け渡すデータ信号の遅延時間（タイミング）の制約条件を守ることができる。
【００２６】
また、入出力端子の入出力ポートと最終段レジスタまたは初段レジスタとの間の距離を短くすることができ、その間の配線長を短くできるので、入出力端子の入出力ポートと最終段レジスタまたは初段レジスタとの間の遅延値を小さくでき、且つ電圧および温度条件の変化による遅延変動を抑制することができる。特に、入出力端子の内部に設けたスタンダードセル配置領域内に最終段レジスタまたは初段レジスタを配置すれば、より配線長を短くでき、遅延変動をより抑制することができる。
【００２７】
なお、図１の下図には、Ｉ／Ｏセル２０内にスタンダードセルのみを配置した構成を示しているが、上図と同様に、Ｉ／Ｏセル２０内に初段レジスタを配置してもよい。また、図１の上図には、Ｉ／Ｏセル１０内に最終段レジスタとスタンダードセルを配置した構成を示しているが、下図と同様に、Ｉ／Ｏセル１０内にスタンダードセルのみを配置してもよい。
【００２８】
また、システムＬＳＩ内部の入出力端子付近にスタンダードセルの配置指定領域を設けずに済み、入出力端子の内部にスタンダードセルを配置するので、チップ面積を削減できる。特に、従来のＩ／Ｏセル内部の隙間にスタンダードセル配置領域を設けることができれば、チップ面積をより削減できる。また、入出力端子付近における配置混雑および配線混雑を軽減でき、局所混雑によるチップ面積への影響を少なくすることができる。なお、Ｉ／Ｏセルの構造によっては、スタンダードセル配置領域を設けるためにＩ／Ｏセル自体を大きくしなければならない場合もあるが、この場合でも、入出力端子付近における配置混雑および配線混雑を軽減できるので、チップ面積を抑制できる。また、入出力端子内にスタンダードセルを配置する領域を設けたことで、入力端子付近にスタンダードセルを配置指定する場合と比べて、配置指定が容易となる。
【００２９】
上述したように、タイミング制約が、入力タイミングあるいは出力タイミングを最速にしなければならない等の制約であれば、図１に示すように、入出力端子の内部に設けたスタンダードセル配置領域内にスタンダードセルを配置指定するのみでタイミング制約を満たすことができるが、遅延値調整を行うには遅延調整セルが必要となる。以下、図１に示すＩ／Ｏセルを用いて遅延値調整を行う構成について、図２を用いて説明する。図２の上図は出力端子、下図は入力端子を示している。但し、図１に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００３０】
図２において、１４、２４は外部部品と当該システムＬＳＩとの間で受け渡すデータ信号の遅延時間を調整するための遅延調整セル部である。この遅延調整セル部１４、２４は、スタンダードセルで構成されている。具体的には、セル遅延値の分かっているバッファ（遅延調整バッファ）を用いて構成されており、密接してスタンダードセル配置領域１３、２３内に配置指定されている。このように遅延調整セル部１４、２４を配置することで、必要とする遅延を与えることができる。
【００３１】
以上のように、入出力端子の内部に設けたスタンダードセル配置領域内に遅延調整セル部を配置指定して遅延量を調整することにより、セル間距離を小さくして、配線長を最短にすることができ、配線遅延が最小に抑えられるとともに、電圧および温度条件の変化による遅延変動をより抑制することができるので、遅延値調整が容易となる。
【００３２】
また、入出力端子の入出力ポートの直前または直後に遅延調整セルを設けずに済み、入出力端子の内部に遅延調整セルを配置するので、チップ面積を削減できる。また、入出力端子付近における配置混雑および配線混雑を軽減でき、局所混雑によるチップ面積への影響を少なくすることができる。また、入出力端子内に遅延調整セルを配置する領域を設けたことで、入力端子付近に遅延調整セルを配置指定する場合と比べて、配置指定が容易となる。
【００３３】
なお、初段レジスタ２１をシステムＬＳＩ内部に配置した場合について説明したが、Ｉ／Ｏセル２０の内部に設けたスタンダードセル配置領域２３内に初段レジスタ２１を配置してもよい。また、最終段レジスタ１１とスタンダードセル１２をＩ／Ｏセル１０の内部に設けたスタンダードセル配置領域１３内に配置した場合について説明したが、最終段レジスタ１１はシステムＬＳＩ内部に配置してもよい。
【００３４】
続いて、上記した入出力端子を用いて、複数個の入出力端子間におけるタイミングバラツキを抑制する構成について説明する。図３は、図１の上図に示す出力端子を複数個使用した構成を示す図である。但し、図１に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。図３において、ｓｉｇｎａｌ１１、ｓｉｇｎａｌ１２、ｓｉｇｎａｌ１３、ｓｉｇｎａｌ１４は外部へ出力されるデータ信号名である。
【００３５】
図３に示すように、複数個の出力端子を使用した場合、出力端子間におけるタイミングバラツキを抑制するために、出力ポート（ＰＡＤ）と最終段レジスタ１１との間の遅延値が最小になるように最終段レジスタ１１およびスタンダードセル１２を配置指定する。また、電圧および温度条件の変化による遅延変動を抑制するために、出力ポートと最終段レジスタ１１との間の配線長を最短にする。
【００３６】
このように、各最終段レジスタ１１から各出力ポートへ伝達されるデータ信号の遅延値が最小になるように配置配線することで、各Ｉ／Ｏセル１０の内部に設けたスタンダードセル配置領域１３内に配置される各スタンダードセル１２の構成が同一であれば、各Ｉ／Ｏセル（出力端子）１０から出力されるデータ信号間のバラツキを最小に抑えることができる。
【００３７】
また、各スタンダードセル１２の構成が異なる場合は、最終段レジスタ１１から出力ポートへ伝播されるデータ信号の中で最も遅延値の大きい値に他のデータ信号の遅延値を調整する。遅延値の調整には遅延調整バッファを用いる。このようにすれば、各Ｉ／Ｏセル１０の内部に設けたスタンダードセル配置領域１３内に配置される各スタンダードセル１２の構成が異なる場合であっても、バラツキを抑えることができる。
【００３８】
以上のように、各出力端子内のセルの配置を同様にすることで、出力端子間の遅延のバラツキを抑制できる。また、スタンダードセルの構成が異なる場合は、最終段レジスタから出力端子の出力ポートへ伝播されるデータ信号の中で最も遅延値の大きい値に他のデータ信号の遅延値を調整することで、出力端子間の遅延のバラツキを抑えることができる。なお、入力端子を複数個使用した場合も同様である。
【００３９】
本実施の形態１によれば、システムＬＳＩ内部の入出力端子近辺にスタンダードセルや遅延調整セルを配置指定するのではなく、入出力端子内にＩ／Ｏ電源で駆動する領域とは別に内部電源で駆動する領域を設け、その内部電源で駆動する領域に、本来、入出力端子と最終段レジスタまたは初段レジスタとの間に配置するために予め用意されていたスタンダードセルを配置指定するようにしたので、入出力端子単体に関するタイミング制約や、複数個の入出力端子間におけるタイミングバラツキに関するタイミング制約を満たしつつ、入出力端子付近の配置混雑や配線混雑を回避できる。
【００４０】
（実施の形態２）
図４は本発明の実施の形態２における半導体集積回路（システムＬＳＩ）の入出力端子の構造の一例を示す図であり、複数個の出力端子間におけるタイミングバラツキを抑制する構成を示す。
【００４１】
図４において、３０は出力端子であるＩ／Ｏセル、３１は当該システムＬＳＩ外部の他のシステムＬＳＩや電子部品等の外部部品と当該システムＬＳＩとの間でデータ信号の受け渡しを行うための最終段レジスタ、３２はＩ／Ｏセル３０と最終段レジスタ３１との間に配置されるスタンダードセル、３３はスタンダードセル配置領域、３４はスタンダードセル配置領域３３内に予め固定配置されているレジスタ、ｓｉｇｎａｌ１１、ｓｉｇｎａｌ１２、ｓｉｇｎａｌ１３、ｓｉｇｎａｌ１４は外部へ出力されるデータ信号名である。
【００４２】
図４に示すように、Ｉ／Ｏセル３０は、その内部に、スタンダードセルを配置できるスタンダードセル配置領域３３が設けられており、そのスタンダードセル配置領域３３内には、予めレジスタ３４が固定配置されている。このレジスタ３４は、当該システムＬＳＩの内部回路とは関係ないものである。また、最終段レジスタ３１とスタンダードセル３２は、当該システムＬＳＩ内部に配置されている。また、Ｉ／Ｏセル３０の出力ポート（ＰＡＤ）と最終段レジスタ３１との間の配線長は、電圧および温度条件の変化による遅延変動が起こり難い状態となるように最短にする。
【００４３】
上記Ｉ／Ｏセル（出力端子）３０を複数個用いることで、各最終段レジスタ３１から出力され伝播するデータ信号ｓｉｇｎａｌ１１、ｓｉｇｎａｌ１２、ｓｉｇｎａｌ１３、ｓｉｇｎａｌ１４の遅延値はほぼ均一となり、各出力端子から出力されるデータ信号間のバラツキを最小に抑えることができる。
【００４４】
また、スタンダードセル配置領域３３内に予め固定配置されているレジスタ３４を用いることにより、最終段レジスタ３１と出力端子との間のタイミング制約は無くなり、代わりに、レジスタ３４と最終段レジスタ３１が１クロックサイクル内でデータ信号の受け渡しをできるようにすればよい。そのため、システムＬＳＩのタイミング設計において最終段レジスタ３１およびスタンダードセル３２の配置指定をする必要がなくなり、ツールを用いて自動的に配置することができる。従来は、タイミング制約を満たすために、入出力端子近辺にスタンダードセルや遅延調整セルを配置指定したり、等長に配線していたが、これらはシステムＬＳＩの設計における工数増大を引き起こしていた。本実施の形態２によれば、最終段レジスタおよびスタンダードセルの配置指定をする必要がないので、システムＬＳＩの設計における工数を削減することができる。
【００４５】
但し、システムＬＳＩ内部の最終段レジスタ３１から出力されるデータ信号をレジスタ３４で一度受ける形となるため、外部へ出力されるデータ信号ｓｉｇｎａｌ１１、ｓｉｇｎａｌ１２、ｓｉｇｎａｌ１３、ｓｉｇｎａｌ１４は１クロックサイクル分遅れることになることに注意が必要である。
【００４６】
以上のように、本実施の形態２によれば、スタンダードセル配置領域に予めレジスタが固定配置されている出力端子を複数個用いることで、各出力端子から出力されるデータ信号間のバラツキを最小に抑えることができる。なお、入力端子を複数個使用した場合も同様である。
【００４７】
また、タイミング制約を満たすために入出力端子付近にスタンダードセルを配置指定する必要が無くなるので、入出力端子付近の配置混雑や配線混雑を回避できる。さらに、システムＬＳＩの設計における工数を削減することができる。
【００４８】
（実施の形態３）
図５は本発明の実施の形態３における半導体集積回路（システムＬＳＩ）の入出力端子の構造の一例を示す図であり、内部に最終段レジスタが配置された出力端子を複数個使用した構成を示す。但し、図１、３に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００４９】
図５において、４０はクロック信号を外部へ出力するためのＩ／Ｏセル、４１はスタンダードセル配置領域、４２はＩ／Ｏセル４０の入力ポートに入力されたクロック信号を各Ｉ／Ｏセル１０の内部に配置されている最終段レジスタ１１のクロック端子へ分配するためのクロック配線、ｃｌｏｃｋ１は外部へ出力されるクロック信号名である。
【００５０】
図５に示すように、Ｉ／Ｏセル４０は、他のＩ／Ｏセル１０と同様に、その内部に、スタンダードセルを配置できるスタンダードセル配置領域４１が設けられている。また、クロック配線４２は、各Ｉ／Ｏセル１０の内部に配置した最終段レジスタ１１のクロック端子へ、共通のクロック信号を、各Ｉ／Ｏセル１０、４０間を中継して分配する。
【００５１】
このように、内部にレジスタが配置された入出力端子を複数個使用した構成において、各レジスタのクロック端子へ、共通のクロック信号を、各入出力端子間を中継して分配する構成とすれば、各入出力端子の入力ポートを使用して各レジスタのクロック端子へクロック信号を分配する場合よりも容易に設計することができる。また、レジスタのクロック端子の直前に遅延調整セルを配置すれば、クロックの遅延値調整も可能となる。
【００５２】
なお、ここでは出力端子を例に説明を行ったが、内部にレジスタが配置された入力端子を複数個使用した構成においても同様である。また、前述の実施の形態２で説明したスタンダードセル配置領域内に予めレジスタが固定配置されている入出力端子を複数個使用した場合も同様である。
【００５３】
また、図６に示すように、Ｉ／Ｏセル１０内部のレジスタ１１のリセット端子へ共通にリセット信号を供給してもよい。図６において、４３は複数個のＩ／Ｏセル１０のうちの任意の１個の入力ポートに入力されたリセット信号を各Ｉ／Ｏセル１０の内部に配置されている最終段レジスタ１１のリセット端子へ分配するためのリセット配線である。すなわち、図６に示すように、内部にレジスタ１１が配置された入出力端子１０を複数個使用した構成において、それらのレジスタ１１のリセット端子へ、共通のリセット信号を、各入出力端子１０間を中継して分配するリセット配線４３を備えた構成とすれば、各入出力端子１０の入力ポートを使用して各レジスタ１１のリセット端子へリセット信号を分配する場合よりも容易に設計することができる。
【００５４】
（実施の形態４）
図７は本発明の実施の形態４における半導体集積回路（システムＬＳＩ）の入出力端子の構造の一例を示す図であり、内部に初段レジスタが配置された入力端子を複数個使用した構成を示す。但し、図１に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００５５】
図７において、５０はクロック信号を当該システムＬＳＩ内部へ入力するためのＩ／Ｏセル、５１はスタンダードセル配置領域、５２はＩ／Ｏセル５０の入力ポート（ＰＡＤ）に入力されたクロック信号を各Ｉ／Ｏセル２０の内部に配置されている初段レジスタ２１へ分配するためのクロック配線、５３はクロック反転インバータ（反転回路）、５４は当該システムＬＳＩの内部回路へ供給するクロック信号を駆動するクロックバッファ、５５はクロックバッファ５４により駆動されたクロック信号を当該システムＬＳＩの内部回路へ分配するためのクロック配線、６０は当該システムＬＳＩ内部のスタンダードセル、６１は当該システムＬＳＩ内部のレジスタ、ｓｉｇｎａｌ２１、ｓｉｇｎａｌ２２、ｓｉｇｎａｌ２３は当該システムＬＳＩの内部へ入力されるデータ信号名、ｃｌｏｃｋ２は当該システムＬＳＩの内部へ入力されるクロック信号名である。
【００５６】
図７に示すように、各Ｉ／Ｏセル２０は、その内部のスタンダードセル配置領域２３内に、スタンダードセルで構成された初段レジスタ２１と、スタンダードセル２２が配置指定されている。
【００５７】
また、クロック反転インバータ５３とクロックバッファ５４は、スタンダードセルで構成されており、Ｉ／Ｏセル５０の内部に設けられたスタンダードセル配置領域５１内に配置されており、クロック反転インバータ５３は、Ｉ／Ｏセル５０の入力ポート（ＰＡＤ）に入力されたクロック信号ｃｌｏｃｋ２を反転する。クロック配線５２は、各Ｉ／Ｏセル２０の内部に配置された各初段レジスタ２１のクロック端子へ、クロック反転インバータ５３により反転されたクロック信号を、各Ｉ／Ｏセル２０、５０間を中継して分配する。
【００５８】
外部からの入力遅延条件としてクロック信号の条件とデータ信号の条件が与えられている場合、クロック信号とデータ信号の位相関係によっては、初段レジスタ２１にデータ信号を取り込むことが困難な場合がある。このような場合、クロック信号を反転させることで、入力遅延条件を満たすことができる。
【００５９】
また、図７に示すように、各Ｉ／Ｏセル２０の内部に配置した各初段レジスタ２１のクロック端子へ、共通のクロック信号を、各Ｉ／Ｏセル２０、５０間を中継して分配する構成とすれば、各Ｉ／Ｏセル２０の入力ポートを使用して各初段レジスタ２１のクロック端子へクロック信号を供給する場合よりも容易に設計することができる。また、初段レジスタ２１のクロック端子の直前に遅延調整セルを配置すれば、クロックの遅延値調整も可能となる。
【００６０】
（実施の形態５）
図８は本発明の実施の形態５における半導体集積回路（システムＬＳＩ）の入出力端子の構造の一例を示す図であり、内部に最終段レジスタが配置された出力端子を複数個使用した構成を示す。但し、図１、３に基づいて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【００６１】
図８において、７０は第１遅延調整セル部、７１は第１遅延調整セル部７０の遅延値とは異なる遅延値を有する第２遅延調整セル部、７２は第１遅延調整セル部７０により遅延されたクロック信号を分配する第１クロック配線、７３は第２遅延調整セル部７１により遅延されたクロック信号を分配する第２クロック配線である。
【００６２】
第１、第２遅延調整セル部（遅延回路）７０、７１は、スタンダードセルで構成されており、任意の隣り合う２個のＩ／Ｏセル１０のスタンダードセル配置領域１３内にそれぞれ配置され、それらのＩ／Ｏセル１０の入力ポートに入力されたクロック信号を、それぞれ異なる遅延量で遅延させる。
【００６３】
また、第１、第２クロック配線７２、７３は、第１、第２遅延調整セル部７０、７１により遅延されたクロック信号のそれぞれを、隣り合う２個のＩ／Ｏセル１０の内部に配置された最終段レジスタ２１のクロック端子へ、各Ｉ／Ｏセル１０間を中継してそれぞれ分配する。
【００６４】
図８に示すように複数個の出力端子が並ぶ場合、隣り合う出力信号（データ信号）のエッジが同時に変化する出力端子の数には制限がある。そこで、本実施の形態５では、図８に示すように、任意の隣り合う２個のＩ／Ｏセル内に第１、第２遅延調整セル部７０、７１をそれぞれ配置し、その第１、第２遅延調整セル部７０、７１により遅延されたクロック信号を、隣り合う２個のＩ／Ｏセル１０内の最終段レジスタ２１のクロック端子へそれぞれ分配する構成とすることで、各Ｉ／Ｏセル１０の内部に配置された各最終段レジスタ２１のクロック端子へ分配するクロック信号に対して、隣り合う２個のＩ／Ｏセル１０間で遅延差を持たせて、隣り合う２個のＩ／Ｏセル１０の出力信号（データ信号）に遅延差を持たせ、隣り合う２個のＩ／Ｏセル１０の出力信号のエッジが同時に変化しないようにしている。
【００６５】
隣り合う出力端子において、出力信号のエッジが同時に変化する出力端子の数に制限があることを満たすために、従来は、出力端子間に電源セルを配置していたが、入出力端子数が増加するためシステムＬＳＩの面積が大きくなるというデメリットがあった。本実施の形態５によれば、余分な電源セルを配置する必要がなくなりＬＳＩの面積増加を抑えることができる。
【００６６】
なお、本実施の形態５では、任意の隣り合う２個のＩ／Ｏセル１０の内部に第１、第２遅延調整セル部を配置する場合について説明したが、一方のＩ／Ｏセル１０の内部にのみ遅延調整セル部を配置してもよい。また、隣り合う２個のＩ／Ｏセル１０間で遅延差を持たせる場合について説明したが、無論、遅延調整セル部を２個以上用いて、隣り合う３個以上のＩ／Ｏセル１０間で遅延差を持たせることもできる。また、全てのＩ／Ｏセル１０の内部に遅延調整セル部を配置して、隣り合うＩ／Ｏセル１０間で遅延差を持たせることも可能である。
【産業上の利用可能性】
【００６７】
本発明にかかる半導体集積回路は、入出力端子単体に関するタイミング制約や、複数個の入出力端子間におけるタイミングバラツキに関するタイミング制約を満たしつつ、入出力端子付近の配置混雑や配線混雑を回避でき、システムＬＳＩの設計に有用である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１における半導体集積回路の入出力端子の構造の一例を示す図
【図２】本発明の実施の形態１における半導体集積回路の入出力端子の構造の他の例を示す図
【図３】本発明の実施の形態１における半導体集積回路の入出力端子の構造の他の例を示す図
【図４】本発明の実施の形態２における半導体集積回路の入出力端子の構造の一例を示す図
【図５】本発明の実施の形態３における半導体集積回路の入出力端子の構造の一例を示す図
【図６】本発明の実施の形態３における半導体集積回路の入出力端子の構造の他の一例を示す図
【図７】本発明の実施の形態４における半導体集積回路の入出力端子の構造の一例を示す図
【図８】本発明の実施の形態５における半導体集積回路の入出力端子の構造の一例を示す図
【符号の説明】
【００６９】
１０、３０      Ｉ／Ｏセル（出力端子）
１１、３１      最終段レジスタ
１２、２２、３２      スタンダードセル
１３、２３、３３、４１、５１      スタンダードセル配置領域
１４、２４      遅延調整セル部
２０      Ｉ／Ｏセル（入力端子）
２１      初段レジスタ
３４      レジスタ
４０      Ｉ／Ｏセル
４２、５２      クロック配線
４３      リセット配線
５０      Ｉ／Ｏセル
５３      クロック反転インバータ
５４      クロックバッファ
５５      クロック配線
６０      スタンダードセル
６１      レジスタ
７０      第１遅延調整セル部
７１      第２遅延調整セル部
７２      第１クロック配線
７３      第２クロック配線
【図１】
2008211103.tif 000003
【図２】
2008211103.tif 000004
【図３】
2008211103.tif 000005
【図４】
2008211103.tif 000006
【図５】
2008211103.tif 000007
【図６】
2008211103.tif 000008
【図７】
2008211103.tif 000009
【図８】
2008211103.tif 000010