(57)【要約】【課題】半導体基板と素子との間の寄生容量の影響を抑えることが可能な集積回路及びその集積回路を備えるＤＣ−ＤＣコンバータを提供することを目的とする。【解決手段】Ｐ型の半導体基板８３と抵抗８５との間や半導体基板８３とコンデンサ８８との間に、Ｎ型の半導体で構成される遮蔽層２を形成し、その遮蔽層２に抵抗８５やコンデンサ８８を用いて所定の動作を行う機能回路の基準電位と同じように変動する点ＢＯＯＴの電位を接続する。【選択図】図１
2008047572.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された拡散層、または前記半導体基板上に形成された導電性膜もしくは金属膜により構成された遮蔽層と、
前記遮蔽層上に形成された素子と、
該素子を用いて所定の動作を行う機能回路と、
を備え、
前記遮蔽層は、前記機能回路の基準電位もしくは該基準電位に連動する電位に接続されている、
ことを特徴とする集積回路。
【請求項２】
ドレイン端子に入力電圧がかかるＮチャネルのＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース端子に接続されるコイルと、
前記コイルに接続され出力電圧がかかるコンデンサと、
を備え、
請求項１に記載の素子を用いた請求項１に記載の機能回路により前記ＭＯＳトランジスタを駆動して前記入力電圧から所定の出力電圧を得ることを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ−ＤＣコンバータであって、
前記機能回路は、前記ＭＯＳトランジスタのソース端子の電位を基準電位とするブートストラップ回路から与えられる電位を高電位側電源とし、前記基準電位を低電位側電源として動作し、
前記遮蔽層は、前記ブートストラップ回路の基準電位、または、前記ブートストラップ回路から前記機能回路に与えられる電位に接続されている、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
請求項３に記載のＤＣ−ＤＣコンバータであって、
第２の請求項１に記載の素子を備えて構成され前記ＭＯＳトランジスタに過電流が流れることを防止する過電流保護回路を備え、
前記過電流保護回路の基準電位と前記ブートストラップ回路の基準電位とが接続されている、
ことを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体により構成される素子が半導体基板上に形成される集積回路に関し、特には、その集積回路を用いて構成されるＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
図５は、既存のＤＣ−ＤＣコンバータを示す図である。
図５に示すＤＣ−ＤＣコンバータ７０は、ハイサイド（ｈｉｇｈ  ｓｉｄｅ）にＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた降圧型のＤＣ−ＤＣコンバータであって、ドレイン端子に入力電圧ＰＶＤＤがかかるハイサイドのＮチャネルのＭＯＳＦＥＴ７１と、ＭＯＳＦＥＴ７１のソース端子にドレイン端子が接続されるローサイド（ｌｏｗ  ｓｉｄｅ）のＮチャネルのＭＯＳＦＥＴ７２と、ＭＯＳＦＥＴ７１とＭＯＳＦＥＴ７２の接続点に接続されるコイル７３と、そのコイル７３とＧＮＤとの間に設けられるコンデンサ７４と、ダイオード７５とコンデンサ７６とからなるブートストラップ回路７７と、駆動回路７８と、駆動回路７９と、レベルシフト回路８０と、コンデンサ７４にかかる出力電圧ＶＯＵＴに基づいてレベルシフト回路８０及び駆動回路７９へそれぞれ所定信号を出力する制御回路８１とを備えて構成されている。
【０００３】
上記制御回路８１は、ＧＮＤを基準電位として動作する。また、上記レベルシフト回路８０は、制御回路８１から出力される所定信号に基づいて駆動回路７８へ所定信号を出力する。また、上記駆動回路７８は、過電流保護回路などを備えて構成されてもよく、レベルシフト回路８０から出力される所定信号に基づいてＭＯＳＦＥＴ７１へ駆動信号を出力する。また、駆動回路７９は、制御回路８１から出力される所定信号に基づいてＭＯＳＦＥＴ７２へ駆動信号を出力する。
【０００４】
上記ＤＣ−ＤＣコンバータ７０は、ＭＯＳＦＥＴ７１、７２を交互にオン、オフすることにより、入力電圧ＰＶＤＤを所定の大きさの出力電圧ＶＯＵＴに降圧する。すなわち、ＭＯＳＦＥＴ７１がオン、ＭＯＳＦＥＴ７２がオフすると、コイル７３にエネルギーが蓄積され、ＭＯＳＦＥＴ７１がオフ、ＭＯＳＦＥＴ７２がオンすると、コイル７３に蓄積されたエネルギーが放出される。ＭＯＳＦＥＴ７１、７２のそれぞれのデューティを調整することによりコイル７３に蓄積されるエネルギーを制御し出力電圧ＶＯＵＴを目標電圧に制御する。
【０００５】
また、上記ＤＣ−ＤＣコンバータ７０では、ハイサイドにＮチャネルのＭＯＳＦＥＴ７１を用いているため、そのＭＯＳＦＥＴ７１を駆動する際、入力電圧ＰＶＤＤよりも高い電圧を駆動回路７８に与える必要がある。そのため、ＤＣ−ＤＣコンバータ７０では、入力電圧ＰＶＤＤよりも高い電圧を駆動回路７８に与えるために、ブートストラップ回路７７が用いられている。このブートストラップ回路７７は、ＭＯＳＦＥＴ７１のソース端子の電位（図５に示すＭ点の電位）を基準電位として、ほぼ一定の電圧を駆動回路７８に与えるものである。図５において破線枠Ａは、集積回路で構成することが可能な範囲を示している。
【０００６】
ところで、集積回路に形成される抵抗やコンデンサといった素子は、ポリシリコンなどの半導体を用いて半導体基板上に形成される。
図６は、既存の集積回路を示す図である。なお、図６に示す構成において図５に示す構成と同じ構成には同じ符号を付している。
【０００７】
図６に示す集積回路８２は、Ｐ型の半導体基板８３と、半導体基板８３上にポリシリコン８４により形成される抵抗８５と、半導体基板８３上にポリシリコン８６、８７とその間の絶縁層とにより形成されるコンデンサ８８とを備えて構成されている。なお、半導体基板８３はＧＮＤに接続され、半導体基板８３の表面にはＮ型の半導体層８９が選択的に形成され、さらにその半導体層８９の表面にはＰ型の半導体層９０が選択的に形成されているものとする。また、半導体層８９にはコンデンサ７６の一方端子（図５に示す点ＢＯＯＴ）が接続され、半導体層９０にはコンデンサ７６の他方端子（図５に示す点Ｍ）が接続されているものとする。また、図６では不図示であるが、集積回路８２には抵抗８５やコンデンサ８８の他に図５に示すＭＯＳＦＥＴ７１、７２や駆動回路７８、７９などが形成されているものとする。
【０００８】
このように構成される集積回路８２では、図６に示すように、半導体基板８３と抵抗８５との間や半導体基板８３とコンデンサ８８との間に、ある程度、寄生容量９１がつくことになる。
【０００９】
この寄生容量９１に起因して２つの問題が生じる。
１つめは、半導体基板８３に形成されている多数の回路素子の動作に伴うノイズや外部から供給される電源に重畳されているノイズが、半導体基板８３から寄生容量９１を介して抵抗８５やコンデンサ８８および駆動回路７８、７９に混入してしまうという問題である。
【００１０】
２つめは、例えば、この集積回路８２の抵抗８５やコンデンサ８８を用いて、図５に示す駆動回路７８を構成する場合、ＭＯＳＦＥＴ７１、７２のオン、オフ動作に伴い点Ｍの電位が変動する度に（なお、駆動回路７８に与えられる電源電位である点ＢＯＯＴの電位も連動して変動している）、一端が半導体基板８３の固定電位に接続されている寄生容量９１がカップリング容量となって（入力電圧ＰＶＤＤ−ＧＮＤ）振幅の電圧印加に相当する大きな雑音信号が駆動回路７８に混入し、ＤＣ−ＤＣコンバータ７０が正常に動作しないおそれがあるという問題である。
【００１１】
１つめの問題に対しては、半導体基板８３と抵抗８５との間や半導体基板８３とコンデンサ８８との間にＮ型の半導体からなる遮蔽層を設け、その遮蔽層を電源やＧＮＤなどの固定電位に接続することにより、半導体基板８３からのノイズから抵抗８５やコンデンサ８８を遮蔽することが提案されている。（例えば、特許文献１または特許文献２参照）
【特許文献１】特開平７−３００６４号公報（段落００１０−００１２、第１図）
【特許文献２】特開昭６３−２９９６２号公報（第３−４頁、第１−３，５，６図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の特許文献１や特許文献２で提案されている半導体基板８３と抵抗８５との間や半導体基板８３とコンデンサ８８との間に遮蔽層を設けると共に、その遮蔽層に電源やＧＮＤを接続する構成は、上記の１つめの課題に対処できるだけで、上記の２つめの問題を解決することはできない。すなわち、基準電位が変動する回路と固定電位（半導体基板の電位）との間にカップリング容量が存在するという構成に変わりはないため、ＭＯＳＦＥＴ７１、７２のスイッチング動作に伴い大きなノイズが駆動回路７８に混入してしまう。
【００１３】
そこで、本発明では、半導体基板と素子との間の寄生容量に起因する上記の２つの問題、特に従来は解決することができなかった２つめの問題を解決することのできる集積回路及びその集積回路を用いて構成されるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の集積回路は、半導体基板と、前記半導体基板に形成された拡散層、または前記半導体基板上に形成された導電性膜もしくは金属膜により構成された遮蔽層と、前記遮蔽層上に形成された素子と、該素子を用いて所定の動作を行う機能回路とを備え、前記遮蔽層は、前記機能回路の基準電位もしくは該基準電位に連動する電位に接続されている。
【００１５】
このように遮蔽層を半導体基板と素子との間に形成し、その素子を用いて所定の動作を行う機能回路の基準電位もしくはその基準電位に連動する電位に遮蔽層を接続することにより、基準電位が変化した時に寄生容量を介してノイズ（雑音信号）に相当する信号が機能回路に混入することを防止することができる。また、半導体基板からの他のノイズも遮蔽することができる。
【００１６】
また、本発明のＤＣ−ＤＣコンバータは、ドレイン端子に入力電圧がかかるＮチャネルのＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース端子に接続されるコイルと、前記コイルに接続され出力電圧がかかるコンデンサとを備え、上記素子を備えた上記の機能回路により前記ＭＯＳトランジスタを駆動して前記入力電圧から所定の出力電圧を得ることを特徴とする。
【００１７】
これにより、ＭＯＳトランジスタの駆動回路（上記機能回路）に混入されるノイズを抑えることができるので、ＭＯＳトランジスタの誤動作が低減されＤＣ−ＤＣコンバータを安定して動作させることができる。
【００１８】
また、上記ＤＣ−ＤＣコンバータにおいて、前記機能回路（駆動回路）は、前記ＭＯＳトランジスタのソース端子の電位を基準電位とするブートストラップ回路から与えられる電位を高電位側電源とし、前記基準電位を低電位側電源として動作し、前記遮蔽層は、前記ブートストラップ回路の基準電位、または、前記ブートストラップ回路から前記機能回路に与えられる電位に接続されていてもよい。
【００１９】
また、上記ＤＣ−ＤＣコンバータは、第２の上記素子を備えて構成され前記ＭＯＳトランジスタに過電流が流れることを防止する過電流保護回路を備え、その過電流保護回路の基準電位と前記ブートストラップ回路の基準電位とが接続されていてもよい。
【００２０】
これにより、過電流保護回路に混入される雑音信号を抑えることができるので、過電流保護回路の誤動作を防止することができＤＣ−ＤＣコンバータを安定して動作させることができる。
【発明の効果】
【００２１】
本発明によれば、集積回路において、半導体基板と素子との間の寄生容量の影響、特にその素子を用いて所定の動作を行う機能回路の基準電位が変動したときの影響を抑えることができる。これにより、その集積回路を用いてＤＣ−ＤＣコンバータに備えられるハイサイドのＭＯＳトランジスタの駆動回路を構成する場合、そのＤＣ−ＤＣコンバータを安定して動作させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の集積回路を示す図である。なお、図１に示す構成において図５や図６に示す構成と同じ構成には同じ符号を付している。
【００２３】
図１に示す集積回路１の特徴とする点は、半導体基板８３と抵抗８５との間（具体的には半導体基板８３とポリシリコン８４との間）や半導体基板８３とコンデンサ８８との間（具体的には半導体基板８３とポリシリコン８７との間）にＮ型の半導体で構成される遮蔽層２を形成し、その遮蔽層２に抵抗８５やコンデンサ８８に接続される機能回路の基準電位もしくは該基準電位に連動する電位を接続している点である。図１に示す例では、点ＢＯＯＴの電位（これは駆動回路７８の基準電位である点Ｍの電位の変動に連動して変動する電位である）に接続される半導体層８９を抵抗８５やコンデンサ８８の下まで延ばすことにより遮蔽層２を形成している。これにより、駆動回路７８の基準電位である点Ｍの電位に連動する電位を遮蔽層２に接続することができる。また、遮蔽層２を半導体層８９と同じ工程内で一緒に形成することができる。また、本実施形態では、集積回路１を用いて図５に示す駆動回路７８や後述する過電流保護回路４を構成しているが、集積回路１を用いて構成される回路は特には限定されない。
【００２４】
なお、半導体層８９と一緒に半導体層９０を抵抗８５やコンデンサ８８の下まで延ばすことにより遮蔽層２を形成してもよい。これにより、遮蔽層２は点Ｍの電位に接続されるため、駆動回路７８の基準電位を遮蔽層２に接続することができる。
【００２５】
また、遮蔽層２は、導電膜や金属膜により半導体層８９，９０と独立に形成してもよい。このように構成する場合、遮蔽層２と半導体層８９または９０を所定箇所で電気的に接続する必要がある。
【００２６】
また、半導体基板８３上に形成される素子としては、点ＢＯＯＴ−点Ｍの間の電圧により動作する回路に接続される出力パッドなども挙げることができ、抵抗８５やコンデンサ８８に限定されるものではない。
【００２７】
また、集積回路１を用いて構成されるＤＣ−ＤＣコンバータのハイサイドのスイッチング素子は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）なども挙げることができ、ＭＯＳＦＥＴに限定されるものではない。
【００２８】
このように遮蔽層２を半導体基板８３と抵抗８５との間や半導体基板８３とコンデンサ８８との間に形成し、遮蔽層２を点ＢＯＯＴの電位に接続することにより、点ＢＯＯＴの電位を高電位側電源とし、点Ｍの電位を低電位側電源とする回路に、寄生容量９１を介してノイズが混入することを防止できるので、ＭＯＳＦＥＴ７１の誤動作が低減されＤＣ−ＤＣコンバータ７０を安定して動作させることができる。
【００２９】
図２は、集積回路１を用いて構成される駆動回路７８を示す図である。なお、図２に示す構成において図５に示す構成と同じ構成には同じ符号を付している。
図２に示す駆動回路７８は、ＭＯＳＦＥＴ７１へ駆動信号を出力するドライバ３と、過電流保護回路４とを備えて構成されている。なお、過電流保護回路４は、ＭＯＳＦＥＴ７１に過電流が流れたことを検出すると、ＭＯＳＦＥＴ７１をオフさせ、次の周期まで、その状態を維持するものである。
【００３０】
上記過電流保護回路４は、ドライバ３にパルス信号を出力するＮＯＲゲート５と、ＮＯＲゲート５の一方の入力端子へパルス信号を出力するＲＳフリップフロップ６と、ＭＯＳＦＥＴ７１にカレントミラー接続されＭＯＳＦＥＴ７１に流れる電流を検出するＭＯＳＦＥＴ７と、ＭＯＳＦＥＴ７のソース端子と点Ｍとの間に設けられる抵抗８と、ＭＯＳＦＥＴ７のソース端子と抵抗８との間の電圧が入力されると共に基準電圧Ｖｒが入力されるコンパレータ９と、一端が点Ｍの電位に接続されてコンパレータ９へバイアス電流Ｉｂを流すための抵抗１０とを備えて構成されている。なお、ＭＯＳＦＥＴ７のゲート幅は、ＭＯＳＦＥＴ７１のゲート幅よりも十分に小さいものとする。また、図２に示すレベルシフト回路８０は、制御回路８１から与えられる信号を駆動回路７８に適合するようレベルシフトしてＲＳフリップフロップ６のセット端子Ｓ及びＮＯＲゲート５の他方の入力端子に出力するものであり、回路構成は後述で詳細に説明する。また、図２では、図５に示すＤＣ−ＤＣコンバータ７０を構成するその他の素子（例えば、ＭＯＳＦＥＴ７２やコイル７３など）を省略しているものとする。
【００３１】
例えば、抵抗１０は、抵抗値を概ね数百ＫΩとし、図１に示す集積回路１の抵抗８５のように、半導体基板８３上に高シート抵抗のポリシリコンにより形成され、半導体基板８３と抵抗１０との間に遮蔽層２が形成されているものとする。また、同様に、抵抗８も半導体基板８３上にポリシリコンにより形成され、半導体基板８３と抵抗８との間に遮蔽層２が形成されているものとする。これにより、図２に示す駆動回路７８全体を集積回路１により構成することができる。
【００３２】
上記コンパレータ９は、ＭＯＳＦＥＴ１１〜１６から構成される差動増幅回路１７と、ＭＯＳＦＥＴ１８〜２１から構成される出力バッファ回路２２とを備えて構成されている。上記差動増幅回路１７の出力電圧、すなわち、ＭＯＳＦＥＴ１３、１５の接続点の電圧は、出力バッファ回路２２を介してＲＳフリップフロップ６のリセット端子Ｒに出力される。
【００３３】
上記レベルシフト回路８０からＮＯＲゲート５およびＲＳフリップフロップ６へ出力される信号は、ロー（Ｌｏｗ）レベルがＭＯＳＦＥＴ７１のオンを指示する信号、ハイ（Ｈｉｇｈ）レベルがＲＳフリップフロップ６をセットする信号となる。ＰＷＭ制御に従いＭＯＳＦＥＴ７１をオンさせるタイミングでローレベルのパルスがＮＯＲゲート５およびＲＳフリップフロップ６のセット端子Ｓへ入力される。なお、ＰＷＭ制御に従いＭＯＳＦＥＴ７１をオフさせる信号は、後述するレベルシフト回路８０を構成するＭＯＳＦＥＴ３１の出力信号に相当するものである。実際は出力バッファ回路２２の出力信号とＭＯＳＦＥＴ７１をＰＷＭ制御で駆動させるためのＰＷＭ信号とがＡＮＤをとられてＲＳフリップフロップ６のリセット端子Ｒへ入力されるが、図４は過電流保護回路の説明を行うためのものなので、ＭＯＳＦＥＴ７１をＰＷＭ制御で駆動させるためのＰＷＭ信号とのＡＮＤについては省略している。レベルシフト回路８０から出力される信号が最初に入力されるのはＲＳフリップフロップ６のセット端子Ｓであるが、そのセット端子Ｓは正論理（ハイアクティブ）になっている。すなわち、セット端子Ｓに入力される信号がハイレベルになると、ＲＳフリップフロップ６の出力端子Ｑから出力される信号がハイレベルになり、出力端子Ｑｂから出力される信号がローレベルになる。一方、リセット端子Ｒは負論理（ローアクティブ）になっていて、リセット端子Ｒに入力される信号がローレベルになると、出力端子Ｑから出力される信号がローレベルになり、出力端子Ｑｂから出力される信号がハイレベルになる。
【００３４】
次に、図２においてＭＯＳＦＥＴ７１がオンする際の駆動回路７８の動作について説明する。
まず、レベルシフト回路８０からＲＳフリップフロップ６のセット端子Ｓに出力される信号がハイレベルになると、ＲＳフリップフロップ６の出力端子Ｑｂからローレベルの信号が出力される。ＲＳフリップフロップ６の出力端子Ｑｂからローレベルの信号が出力されている状態でレベルシフト回路８０の出力がローレベルになると、ＮＯＲゲート５から出力される信号がハイレベルになり、ドライバ３から出力される駆動信号もハイレベルになり、ＭＯＳＦＥＴ７１がオンする。このとき、ＭＯＳＦＥＴ７もオンする。その後レベルシフト回路８０の出力がハイレベルになると、ＮＯＲゲート５から出力される信号がローレベルになり、ＭＯＳＦＥＴ７１とＭＯＳＦＥＴ７がオフする。
【００３５】
次に、図２においてＭＯＳＦＥＴ７がオンしたときに抵抗８の両端電圧が基準電圧Ｖｒよりも高くなったときの駆動回路７８の動作について説明する。なお、基準電圧Ｖｒは、例えば、ＭＯＳＦＥＴ７１に流れる電流が過電流になる少し前の抵抗８の両端電圧と等しくなるように設定されているものとする。
【００３６】
まず、ＭＯＳＦＥＴ７がオンし、差動増幅回路１７のＭＯＳＦＥＴ１３のゲート端子に入力される抵抗８の両端電圧が差動増幅回路１７のＭＯＳＦＥＴ１４のゲート端子に入力される基準電圧Ｖｒよりも高くなる。すると、差動増幅回路１７のＭＯＳＦＥＴ１３、１５の接続点の電位がローレベルになり、出力バッファ回路２２のＭＯＳＦＥＴ２０、２１の接続点の電位もローレベルになる。
【００３７】
次に、出力バッファ回路２２のＭＯＳＦＥＴ２０、２１の接続点の電位がローレベルになると、ＲＳフリップフロップ６のリセット端子Ｒに入力される信号がローレベルになりＲＳフリップフロップ６の出力端子Ｑｂから出力されるパルス信号がハイレベルになる。すると、ＮＯＲゲート５から出力されるパルス信号がローレベルになり、ドライバ３から出力される駆動信号もローレベルになり、ＭＯＳＦＥＴ７１がオフする。これにより、ＭＯＳＦＥＴ７１に過電流が流れることを防止し、ＭＯＳＦＥＴ７１を過電流から保護することができる。その後、レベルシフト回路８０からＲＳフリップフロップ６のセット端子Ｓに出力される信号がハイレベルになると（この時点でＭＯＳＦＥＴ７１およびＭＯＳＦＥＴ７はオフなので、ＲＳフリップフロップ６のリセット端子Ｒに入力される信号はハイレベルである）ＲＳフリップフロップ６の出力端子Ｑｂからの出力信号がローレベルとなり、次にレベルシフト回路８０の出力がローレベルになるとＮＯＲゲート５から出力される信号がハイレベルになって、ＭＯＳＦＥＴ７１およびＭＯＳＦＥＴ７が再びオンする。
【００３８】
例えば、図１に示す集積回路１において、図２に示す抵抗１０が遮蔽層２を介さず半導体基板８３上に形成される場合では、半導体基板８３と抵抗１０とが寄生容量９１により直接結合されるため、ＭＯＳＦＥＴ７１がオンし点Ｍの電位が上昇しバイアス電流Ｉｂが大きく増加して、コンパレータ９の出力がローレベルになると、ＭＯＳＦＥＴ７１がオフしＭＯＳＦＥＴ７１を誤動作させてしまうおそれがある。同様に、抵抗８が遮蔽層２を介さず半導体基板８３上に形成される場合でも、入力電圧ＰＶＤＤ−ＧＮＤ振幅の大きな雑音信号が寄生容量９１を介して差動増幅回路１７に入力され、コンパレータ９の出力へと伝搬してＭＯＳＦＥＴ７１を誤動作させてしまうおそれがある。
【００３９】
一方、図１に示す集積回路１のように、抵抗８、１０を遮蔽層２を介して半導体基板８３上に形成し、その遮蔽層２を点ＢＯＯＴの電位に接続することにより、上述したように、点ＢＯＯＴの電位を高電位側電源とし、点Ｍの電位を低電位側電源とする回路に、寄生容量９１を介してノイズが混入することを防止できる。これにより、コンパレータ９のバイアス電流Ｉｂに混入される雑音信号やコンパレータ９の入力信号に入る雑音信号が小さくなり、過電流保護回路４の誤動作を防止することができＤＣ−ＤＣコンバータ７０を安定して動作させることができる。
【００４０】
次に、上記レベルシフト回路８０について説明する。
図３は、レベルシフト回路８０の基本構成を示す図である。図３においてレベルシフト回路８０は、インバータ２３、２４、および、抵抗２５、２６を有し、インバータ２３、２４の入出力を相互に抵抗２５、２６を介して接続して成るラッチ回路２７を備え、インバータ２３、２４は２次側すなわち高圧側の電源電位であるＶ２Ｈ２８とＶ２Ｌ２９の間で動作するようにされている。またインバータ２３の入力は、１次側すなわち低圧側からラッチ回路２７を駆動するためのＭＯＳＦＥＴ３０のドレインに接続され、またインバータ２４の入力は、１次側からラッチ回路２７を駆動するためのＭＯＳＦＥＴ３１のドレインに接続されている。またＭＯＳＦＥＴ３０、３１をスイッチ動作させるためにそのゲートにパルス生成回路３２の出力ＯＵＴ１、ＯＵＴ２が接続されている。パルス生成回路３２は、入力（ＩＮ）３３の立ち上がり時及び立ち下り時に、それぞれ、微少パルスを生成する回路であり、ＭＯＳＦＥＴ３０、３１をスイッチ動作させるトリガの役目を担い、図４において詳細に説明する。
【００４１】
図４（ａ）及び図４（ｂ）は、レベルシフト回路８０におけるパルス生成回路３２の構成及び動作を説明する図である。図４（ａ）に示すようにレベルシフト回路８０におけるパルス生成回路３２は、遅延回路３４と、ＮＯＲ３５、３６及びインバータ３７、３８とから構成され、ＮＯＲ３５、遅延回路３４、インバータ３８の各入力は信号入力（ＩＮ）３３に接続され、インバータ３８の出力と遅延回路３４の出力はＮＯＲ３６の入力に接続され、また遅延回路３４の出力はインバータ３７の入力に接続され、インバータ３７の出力はＮＯＲ３５の入力に接続されている。ＮＯＲ３５の出力は出力（ＯＵＴ１）３９となって図３に示したＭＯＳＦＥＴ３０のゲートに与えられる。すなわち、信号入力（ＩＮ）３３の反転信号と信号入力（ＩＮ）３３の遅延信号との論理積信号がＭＯＳＦＥＴ３０のゲートに与えられる。またＮＯＲ３６の出力は出力（ＯＵＴ２）４０となって図３に示したＭＯＳＦＥＴ３１のゲートに与えられる。すなわち、信号入力（ＩＮ）３３と信号入力（ＩＮ）３３の遅延信号の反転信号との論理積信号がＭＯＳＦＥＴ３１のゲートに与えられる。図４（ｂ）の波形図に示されるようにパルス生成回路は、入力（ＩＮ）３３の立ち上がり時に、入力（ＩＮ）３３の信号レベル変化がインバータ３８に加えられ、インバータ３８による反転出力および遅延回路３４の遅延出力がＮＯＲ３６に加えられ、ＮＯＲ３６の出力（ＯＵＴ２）４０として微少パルスが生成され、また入力（ＩＮ）３３の立ち下がり時に、入力（ＩＮ）３３の信号レベル変化がＮＯＲ３５の入力に加えられるとともに、遅延回路３４による遅延出力に対するインバータ３７による反転出力がＮＯＲ３５の入力に加えられ、ＮＯＲ３５の出力（ＯＵＴ１）３９として微少パルスが生成される。ここで微少パルスのパルス幅は、遅延回路３４の遅延時間によって決まる。
【００４２】
図３及び図４を用いてレベルシフト回路８０の基本的動作を説明すると、図４（ｂ）の波形図に示すように入力（ＩＮ）３３がＬ（ロー）からＨ（ハイ）にレベル変化すると、まず、図４（ａ）に示したパルス生成回路３２により生成された微少パルスが出力（ＯＵＴ２）４０からＭＯＳＦＥＴ３１のゲートに入力され、その結果ＭＯＳＦＥＴ３１が導通状態となり、それによってラッチ回路２７のインバータ２４の入力が引き下げられて、ラッチ回路２７の出力（ＯＵＴ）４１はＨ（ハイ）（Ｖ２Ｈ）となる。また図４（ｂ）の波形図に示すように入力（ＩＮ）３３がＨ（ハイ）からＬ（ロー）にレベル変化すると、図４（ａ）に示したパルス生成回路３２により生成された微少パルスが出力（ＯＵＴ１）３９からＭＯＳＦＥＴ３０のゲートに入力され、その結果ＭＯＳＦＥＴ３０が導通状態となり、ラッチ回路２７のインバータ２３の入力が引き下げられて、ラッチ回路２７の出力（ＯＵＴ）４１がＬ（ロー）（Ｖ２Ｌ）になる。したがって、本実施形態に係るレベルシフト回路８０は、入力ＩＮに電位変化がない時にはＭＯＳＦＥＴ３０、３１が遮断されていて定常的に電流を消費しない構成となっている。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態の集積回路を示す図である。
【図２】本実施形態の集積回路を用いて構成される駆動回路を示す図である。
【図３】レベルシフト回路の基本構成を示す図である。
【図４】（ａ）レベルシフト回路におけるパルス生成回路を示す図である。（ｂ）パルス生成回路の入出力信号のタイミングチャートを示す図である。
【図５】既存のＤＣ−ＤＣコンバータを示す図である。
【図６】既存の集積回路を示す図である。
【符号の説明】
【００４４】
１  集積回路
２  遮蔽層
３  ドライバ
４  過電流保護回路
５  ＮＯＲゲート
６  ＲＳフリップフロップ
７  ＭＯＳＦＥＴ
８  抵抗
９  コンパレータ
１０  抵抗
１１〜１６  ＭＯＳＦＥＴ
１７  差動増幅回路
１８〜２１  ＭＯＳＦＥＴ
２２  出力バッファ回路
７０  ＤＣ−ＤＣコンバータ
７１、７２  ＭＯＳＦＥＴ
７３  コイル
７４  コンデンサ
７５  ダイオード
７６  コンデンサ
７７  ブートストラップ回路
７８、７９  駆動回路
８０  レベルシフト回路
８１  制御回路
８２  集積回路
８３  半導体基板
８４  ポリシリコン
８５  抵抗
８６、８７  ポリシリコン
８８  コンデンサ
８９、９０  半導体層
９１  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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