(57)【要約】【課題】クロストーク、残像及び暗電流を改善するイメージセンサー及び関連製作方法を提供する。【解決手段】イメージセンサーは、半導体基板と、この基板の上に配置され、各々１個の画素電極を有する複数の画素からなる画素アレイを備え、画素電極の上に順次設置される光電変換層と透明電極と、隣接した画素間に形成されるシールド電極を有する。そのうちシールド電極は格子状に画素電極を囲むように設けられている。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板と、この基板の上に配置され、各々１個の画素電極を有する複数の画素からなる画素アレイを備え、画素電極の上に順次設置される光電変換層と透明電極とを有するイメージセンサーにおいて、隣接した画素間に形成されるシールド電極を有し、該シールド電極が格子状に画素電極を囲むように設けられることを特徴とするイメージセンサー。
【請求項２】
前記シールド電極は誘電層の上、かつ画素電極と同一平面に設けられることを特徴とする請求項１記載のイメージセンサー。
【請求項３】
前記イメージセンサーにおいて、シールド電極と画素電極の端部の上には絶縁層が形成され、それ以外の画素電極部は光電変換層の下に直接形成されることを特徴とする請求項１記載のイメージセンサー。
【請求項４】
前記シールド電極の電位は画素アレイ周辺部に形成される電位供給回路から供給されることを特徴とする請求項１記載のイメージセンサー。
【請求項５】
イメージセンサーの製作方法であって、
基板上に定められる画素にそれぞれ対応する複数の画素回路を含む基板を提供し、
基板の上に導電層を形成し、
第一フォトリソグラフィー・エッチングプロセス（ＰＥＰ）で導電層の一部を除去し、対応する画素回路に接続するように上記画素の中にそれぞれ１個の画素電極を形成するとともに、それぞれの隣接した２つの画素電極間にシールド電極を形成し、
該画素電極とシールド電極の上に光電変換層を形成し、
光電変換層を覆う透明導電層を形成するステップからなることを特徴とするイメージセンサーの製作方法。
【請求項６】
前記製作方法は更に、
画素電極とシールド電極を覆う絶縁層を形成し、
第二ＰＥＰプロセスで絶縁層の一部を除去し、少なくとも画素電極の端部とシールド電極を覆う部分の前記絶縁層を残し、画素電極の中央部を露出させるステップを含むかことを特徴とする請求項５記載のイメージセンサー製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はイメージセンサー及びその製作方法に関し、特にキャリアクロストークを解消するためのシールド電極を備えるイメージセンサー及びその製作方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（相補型金属酸化膜半導体）やＣＣＤ（電荷結合素子）などのイメージセンサーは、光子（光）を取り込んで電子に変換し、更に電子を、デジタルデータとして測定・変換可能な電圧に変換するシリコン半導体である。従来のＣＣＤやＣＭＯＳイメージセンサーの機能をさらに向上させるため、ＣＣＤやＣＭＯＳ素子に積層した水素化アモルファスシリコン（α-Si:H）を用いるイメージセンサーが開発されている。水素化アモルファスシリコン（α-Si:H）は直接遷移型の光電変換機構を有する為、量子効率が飛躍的に高く、積層構造がもたらした高フィルファクターは、画素領域の全体を感光可能にし、高感度化が期待されている。
【０００３】
しかし、従来指摘されているとおり、この種のイメージセンサーには、クロストーク、残像及び暗電流信号などが問題となっている。とりわけ隣接した画素間のキャリアクロストークが、光応答の解像度や光応答均一性を低下させ、色クロストークを引き起こし、色の忠実度を低下させる原因となっている。更に、残像は、深いトラップや電界放出を利用するα-Si:Hベースのキャリア輸送構造において、キャリア速度が低下することによって生じる現象である。α-Si:Hベースのキャリア輸送構造では、画像が動画の各フレームの輝点から尾を引き、残像となる。残像が生じると、低信号レベル状態で色を忠実に再現することが不可能となる。なぜなら、１枚のフレームにおいて所要信号を全部読み出すことができないからである。そのほか、暗電流信号は、金属電極から光電変換層のｐ型レイヤーやｎ型レイヤーに電子や正孔がトンネル注入することによって生成し、暗画面に雑音を生じさせる。そのため、従来のシリコンベースのＣＣＤ・ＣＭＯＳイメージセンサーに勝る高画質イメージセンサーをつくるためには、上記問題の解決が不可欠である。
【０００４】
前記α-Si:Hベースの従来の構造は、下記の素子を含む。（１）ＩＴＯ（酸化インジウムすず）などの透明金属層。（２）真性層に形成した光生成正孔を集め、ＩＴＯと接触する水素化アモルファス炭化シリコン（α-SiC:H）からなるホウ素イオン高濃度ドープｐ型レイヤー。（３）光電子・正孔対生成層とされるα-Si:H真性層（ｉレイヤー）。（４）ｉレイヤーから電子を受けて金属画素電極に送るための、水素化炭素ドープアモルファスシリコンからなるリンイオン高濃度ドープｎ型レイヤー。（５）トランジスターと接続するようにｎ型レイヤーの下に敷かれ、かつシリコン基板のＣＭＯＳ回路の上に垂直積層された金属画素電極。図１を参照する。図１は上記ｉレイヤー／ｎ型レイヤー界面を備えるp-i-nヘテロ接合のエネルギーバンド図である。そのうち電荷から電圧への変換利得は感知容量によって定められ、感知容量は、ｉレイヤーを厚くすることで最小化できる。
【０００５】
α-Si:Hベースのｉレイヤーの量子効率を向上させるためには、水素含有量を最適化することにより、少数キャリアの寿命を長くし、キャリア移動度を高めることで、光電変換と光吸収を改善することが望ましい。また、ＩＴＯレイヤーの下に設けられるホウ素イオン高濃度ドープｐ型レイヤーに代わるものとして、α-Si:Hベースのｉレイヤーとともにヘテロ接合を形成するＣＨ４ベースのα-SiC:Hレイヤーも利用できる。なぜならば、ＳｉＣの大きい光学バンドギャップ（Eopt）は透明度を向上させ、ＣＨ４ベースのα-SiC:Hレイヤーはエネルギーバンドギャップを広げ、トンネル効果によるＩＴＯレイヤーからｐ型レイヤーへの電子放出を防止し、暗電流信号の問題を抑制することができるからである。α-SiC:Hはｎ型レイヤーにも適する。なぜなら、α-SiC:Hは、画素電極間のｎ型レイヤーの伝導率を低くして画素間の横方向キャリアクロストークを防止するからである。また、ｐ型レイヤーへの電子トンネル注入と同様な窒化チタン（ＴｉＮ）からなる画素電極からｎ型レイヤーへの正孔放出、を阻止することができるからである。ただし、α-SiCは深いトラップの密度が高いので、これを利用すれば暗電流信号と残像が深刻な問題となる。
【０００６】
更に、ｎ型レイヤーと隣接する画素電極の隅では上記以上に深刻な問題が起こりうる。というのは、図２に示すように、画素電極のとがった端部に局部的に集中する電界強度がエネルギーバンドを曲げ、逆バイアス状態において正孔のトンネル遷移確率を引き上げ、暗電流を増大させることである。α-SiCベースのｎ型レイヤーは、窒化チタンからなる画素電極と剥離（張力によって画素電極のとがった部分に起こるのが一般）することなく成膜できるが、図２に示すように、引っ張られたα-SiC膜の、画素電極の隅に対応する箇所ではトラップの密度が高い。これが画素欠陥と残像を引き起こす一因になる。
【０００７】
図３から図５を参照する。図３は従来のp-i-n積層構造を含んだイメージセンサーの断面図であり、図４は図３に示すイメージセンサーの等価回路図であり、図５は図３に示す画素電極と画素電極ギャップのエネルギーバンド図である。従来のイメージセンサー１０は、基板（非表示）の上に設けられる複数の画素回路（非表示）及び分離膜２４と、画素回路と分離膜２４の上に設けられる複数の画素電極１２と、画素電極１２の上に設けられる光電変換層１４と、光電変換層１４の上に設けられる透明電極１６とを含む。そのうち光電変換層１４は、下から上に、ｎ型レイヤー１８、ｉレイヤー（真性層）２０、ｐ型レイヤー２２が順次に積層された構造を有し、かかる構造はp-i-n積層構造と称する。
【０００８】
次に光電変換層１４及び４つの容量素子Ｃｐｄ、Ｃｓｕｂ、Ｃ１、Ｃ２を説明する。図３に示すように、これらの容量素子は、画素電極ギャップのｎ／ｉレイヤー界面を結節点として配列されている。ＣｐｄはＩＴＯからなる透明電極１６へ向かっての容量素子であり、Ｃｓｕｂはｐ型シリコン基板（非表示）と、酸化シリコン（SiO2）からなる分離膜２４での容量素子であり、Ｃ１、Ｃ２は隣り合った金属画素電極１２にそれぞれ結合されている。上記に示す従来のイメージセンサー１０の構造は、画素間を逆転させたｎ型チャンネルＭＩＳＦＥＴ（金属絶縁半導体電界効果トランジスター）３０とみなすことができる。これは図４に示すように、ソースとドレインが両画素電極１２にそれぞれ接続され、基板バイアスが透明電極１６からｐ型レイヤー２２に供給され、そして接地されたシリコン基板が、厚い誘電膜越しのゲート容量Ｃｓｕｂを備えるＭＩＳＦＥＴ３０のゲートに相当すると考えられるからである。
【０００９】
ここではＣ１とＣ２に比べ、ＣｐｄとＣｓｕｂはそのアスペクト比から十分に大きな容量比を確保できない。そのため、隣接した電極間は横方向二次元空間効果により、画素電極１２間の電位分布は、両電極に印加した供給バイアス電圧に影響され電位が上昇する。したがって、Ｃ１とＣ２の結合がフリップＭＩＳＦＥＴ３０のチャンネル電位プロファイルを高く引き上げる一方、画素電極ギャップ領域においてはＣｐｄとＣｓｕｂがそのレベルを引き下げるほどの電位を保持できない。その結果、電子の静電障壁高さが一次元近似の場合に比べ低下し、図５に示す画素間のクロストーク電流を発生し易くする。
【００１０】
図６を参照する。図６は図３に示す画素電極と電極ギャップ領域からなる構造の垂直方向エネルギーバンド図である。図６において、電極ギャップとは隣接した画素電極１２間の間隔を指し、ｉレイヤー２０／ｎ型レイヤー１８の界面には電子チャンネル層が存在している。ｉレイヤー２０とｎ型レイヤー１８を構成する材料が個別のエネルギー伝導バンドレベルを有したヘテロ接合バンドを形成しているため、両者間の界面には電子が蓄積し電子チャンネル層を形成するものと考えられる。そうなると、光生成電子はｎ型レイヤー１８の伝導バンドを経て画素電極１２に流れ込む。ｉレイヤー２０／ｎ型レイヤー１８の界面において、隣接した画素電極１２間を水平方向にキャリア経路を形成して、図３と図５に説明したようなクロストークを生じる結果となる。更に、図５と図６に示すように画素電極ギャップ領域の電位障壁が低くなる。図４に示すようなＭＩＳＦＥＴのモデルで考えるならば、クロストークは、ｉレイヤー２０の薄膜化や画素電極１２に高電圧を印加して基板効果を増強することで抑制できる。もっとも、厚いｉレイヤーは量子効率に優れている。しかし、ｉレイヤーの厚いイメージセンサーでは、画素電極ギャップ領域間におけるポテンシャル分布による基板効果が弱いため、表面電位を低下させる事ができずクロストークを招きやすい。従来のイメージセンサーは、薄いｉレイヤー２０を用いるために感度やカラーバランスの犠牲を余儀なくされ、高い画素電極電圧を求めることも電力供給装置に大きな負担をかけている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は前述の問題を解決するためのイメージセンサー及びその製作方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
この発明はイメージセンサーを提供する。該イメージセンサーは、半導体基板と、この基板の上に配置された複数の画素からなる画素アレイを備えている。それぞれの画素は基板上に形成された画素回路と、画素回路に接続された画素電極とからなっている。イメージセンサは、さらに、隣接した画素間に形成されるシールド電極と、シールド電極と画素電極との上に設置される光電変換層と、光電変換層を覆う透明電極とを有する。そのうちシールド電極は格子状に画素電極を囲むように設けられている。
【００１３】
この発明は更にイメージセンサーの製作方法を提供する。該方法は、基板上に定められる画素にそれぞれ対応する複数の画素回路を含む基板を提供し、基板の上に導電層を形成し、第一フォトリソグラフィー・エッチングプロセス（ＰＥＰ）で導電層の一部を除去し、相応の画素回路に接続するように上記画素の中にそれぞれ１個の画素電極を形成するとともに、いずれか２つ隣接した画素電極間にシールド電極を形成し、画素電極とシールド電極の上に、絶縁膜を被覆させる。更に第二のフォトリソグラフィー・エッチングプロセス（ＰＥＰ）により絶縁膜を画素電極の一部とシールド電極の上を残して除去し、その上に電極光電変換層を形成し、光電変換層を覆う透明導電層を形成するステップからなる。
【発明の効果】
【００１４】
この発明は、シールド電極により画素電極間の電位障壁を高くしてクロストークを抑制するイメージセンサーを提供する。更にシールド電極と画素電極の端部を覆う絶縁層は、トンネル効果、残像と暗電流を抑制する効果が期待でき高画質イメージセンサが実現可能となる。
【発明を実施するための最良の形態】
【００１５】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【００１６】
図７と図８を参照する。図７は本発明によるイメージセンサーの断面図であり、図８は図７に示すイメージセンサー１００の一部を表す平面図である。図に示すように、ＰＯＡＰ（能動画素上に光電変換体）型のイメージセンサー１００は、シリコン基板１０４を含む半導体チップ１０２に設けられている。イメージセンサー１００は、基板１０４の上に設けられる誘電層１０６と、基板１０４の上に定められる複数の画素１０８とを含む。そのうち複数の画素１０８は、図８に示す画素アレイ１１０に配列されており、各画素１０８はそれぞれ、誘電層１０６の中に設けられ、少なくとも１個のＭＯＳＦＥＴを含む画素回路１１２と、画素電極１１４とを含む。窒化チタン（ＴｉＮ）などの金属材料でつくられた画素電極１１４は、ビアプラグ１３６を介して対応する画素回路１１２に電気的に接続されている。もっとも別の実施例として、タングステン、アルミニウムや銅などの導電金属で画素電極１１４をつくることもできる。なお、図における電極ギャップ領域Ｇは、隣接した画素電極１１４の縁間の間隔を指す。
【００１７】
いずれか２つ隣接した画素電極１１４の間にある電極ギャップ領域Ｇの中には、必ず１個のシールド電極１１６が設けられている。したがって、図７に示すように、シールド電極１１６は画素電極１１４を囲むような格子状のものとなっている。本発明の好ましい実施例によれば、電極ギャップ領域Ｇの中心部に設けられるシールド電極１１６は、隣接した画素電極１１４と等距離ｄを保ちながら、画素１０８間の境界部を形成しており、その電位は画素アレイ周辺部に形成される電位供給回路から供給されている。シールド電極１１６と画素電極１１４は同一の材料（例えば窒化チタン）で製作することができ、また同じプロセスで製作することもできる。接地電圧の印加されたシールド電極１１６は画素領域の中に電流経路を形成しない。シールド電極１１６は、画素電極ギャップ領域Ｇの表面に近い電位レベルを引き下げることで、複数の画素１０８を電気的に分離する。一方、従来のイメージセンサーは画素間の相互電界効果が強く、画素間障壁が低下しクロストーク電流を生成する。
【００１８】
本発明は更に誘電層１０６、シールド電極１１６及び画素電極１１４の端部の上に絶縁層１１８を設置する。薄型の酸化膜（例えばシリコン酸化物ＳｉＯ２）からなる絶縁層１１８は画素電極１１４の中央部分を露出させ、画素電極１１４はこの中央部分を介して光電変換層１２０と接続する。
【００１９】
前記イメージセンサー１００は更に、絶縁層１１８と画素電極１１４を覆う光電変換層１２０と透明導電層１２２を備える。光電変換層１２０は下から上へｎ型レイヤー１３０、ｉレイヤー１３２、ｐ型レイヤー１３４からなり、そのうちｉレイヤー１３２はα-Si:Hでつくられ、ｐ型レイヤー１３４とｎ型レイヤー１３０はα-SiC:Hでつくられる。イメージセンサー１００の感度とカラーバランスを向上させるためには、ｉレイヤー１３２の厚さＨを約５０００Å以上にしなければならない。上部電極板をなす透明導電層１２２はＩＴＯでつくられる。イメージセンサー１００は更に、順次に積層された第一平坦化層１２４と、カラーフィルター層１２６と、光電変換層１２０の上に設けられる第二平坦化層１２８とを含む。そのうちカラーフィルター層１２６は所属の画素１０８に応じ、赤、緑、青など別々のカラーフィルターを含む。
【００２０】
本発明の効果は図７に示す等価回路においても説明することができる。電極ギャップ領域Ｇの中心に対応するｉレイヤー／ｎ型レイヤー１３０の界面の節点を基準に形成される容量のうち、Ｃｓｕｂはシールド電極１１６の容量であり、Ｃｐｄは透明電極（ＩＴＯ）１２２の容量素子であり、Ｃ１とＣ２は隣接した金属画素電極１１４にそれぞれ結合されている。このような構造では、Ｃｓｕｂは、シールド電極を含まない従来のイメージセンサーのＣｓｕｂよりはるかに大きいので、シールド電極１１６で表面付近の電位を低レベルに抑えられる結果、画素電極ギャップ領域において一次元障壁の高さがあり、図５に示すような従来のイメージセンサで生じる隣接画素間のキャリアクロストークが抑えられる。
図９を参照する。図９は図７に示すイメージセンサー１００の隣接した画素電極１１４及びシールド電極１１６に対するエネルギーバンド図である。シールド電極１１６の下の電位が、薄い絶縁層１１８とα-SiCのｎ型レイヤー１３０を通して低く抑えられているため、ｉレイヤー１３２／ｎ型レイヤー１３０の界面に生じるクロストークは、電極ギャップ領域Ｇの高い電位障壁（例えば一次元障壁）により完全に抑制される。したがって、従来のバイアス状態においても、厚いｉレイヤー１３２を利用して量子効率を向上させることが可能となる。
【００２１】
一方、シールド電極１１６の上の薄い絶縁層１１８の厚さは、α-Si:Hベースのｉレイヤー１３２とα-SiC:Hベースのｎ型レイヤー１３０間の界面における電位レベルに基づいて定められ、ゲート容量（Ｃｓｕｂ）を最大化できる程度まで調整されるのが最も望ましい。絶縁層１１８の厚さ調整は、画素電極１１４のとがった端部を保護し、電界の集中に起因する正孔トンネル注入を防ぎ、暗電流を緩和するとともに、α-SiC:Hベースのｎ型レイヤー１３０における張力によって生じる深いトラップを減少し、残像の問題を解決する効果がある。図８に示すように、シールド電極１１６と画素電極１１４の端部は絶縁層１１８で覆われており、α-SiC:Hのｎ型レイヤー１３０と画素電極１１４間の接触領域における張力や強い電界を減少し、イメージセンサー１００の画素電極１１４の端部に生じやすいリーク電流の問題を解決することができる。
【００２２】
図１０を参照する。図１０は図３に示す従来のイメージセンサー１０において、ｉレイヤー２０の厚さが５０００Å、７０００Å、１００００Åの場合の電位図である。図１０に示すように、隣接した画素電極１２はそれぞれ１．２Ｖと２．６Ｖの電位を有し、両者間のギャップ領域にある電位障壁は殆ど存在しない。そうなると、ｉレイヤー２０に生成した電子は高電位の右側画素電極１２から低電位の左側画素電極１２に移動し、クロストーク電流となる。それに対して図１１を参照する。図１１は図７に示す本発明によるイメージセンサー１００において、ｉレイヤー１３２の厚さが５０００Å、７０００Å、１００００Åの場合の電位図である。図１１に示すように、隣接した画素電極１１４はそれぞれ１．２Ｖと２．６Ｖの電位を有し、両者間のギャップ領域Ｇにある電位障壁は比較的に高い。したがって、電位差を有する隣接した画素電極１１４の間に形成する横方向の電界はそれほど強くなくなり、イメージセンサー１００のシールド電極１１６は画素電極１１４の間に高い電位障壁を形成し、光学的クロストークの問題も改善される。そのため、本発明によるイメージセンサーは厚さ５０００Å以上のｉレイヤーにおいても適用できる。
【００２３】
次に図１２から図１６を参照する。図１２から図１６は、本発明によるイメージセンサー１００の製作プロセスを表す説明図である。まずは図１２に示すように、シリコン基板１０４からなる半導体チップ１０２を提供する。次に基板１０４の上に複数の電気素子を形成する。これらの電気素子は誘電層１０６の中に画素回路１１２を構成する。その後、誘電層１０６の上、すなわち画素回路１１２の上に、金属材料（望ましくは窒化チタン）からなる厚さ３００Å前後の導電層１３８を形成する。図１３を参照する。次にフォトリソグラフィー・エッチングプロセスで導電層１３８を一部除去し、画素１０８ごとに画素電極１１４を形成するとともに、画素電極１１４の間にシールド電極１１６を形成する。言い換えれば、シールド電極１１６は画素電極１１４と同一平面につくられ、しかも隣接した両画素電極１１４と等距離を保つようにつくられている。本実施例では、シールド電極１１６の幅は０．２μｍと設定され、画素電極１１４からシールド電極１１６までの距離も０．２μｍと設定されている。
【００２４】
その後、図１４に示すように、シリコン酸化物などの絶縁材料でつくられた厚さ２００Å前後の薄い絶縁層１１８を、画素電極１１４とシールド電極１１６を覆うように基板１０４の上に積層する。図１５を参照する。次に別のフォトリソグラフィー・エッチングプロセスで絶縁層１１８を一部除去し、画素電極１１４の端部とシールド電極１１６以外、画素電極１１４の大部分を露出させる。続いて、光電変換層１２０を構成するα-SiC:Hのｎ型レイヤー１３０と、α-Si:Hのｉレイヤー１３２と、α-SiC:Hのｐ型レイヤー１３４を基板１０４に形成するとともに、ｎ型レイヤー１３０を画素電極１１４と電気的に接続するようにつくり、画素電極１１４をビアプラグ１３６を介して対応する画素回路１１２に結合するようにつくる。ここで、本発明の一実施例として、ｐ型レイヤー１３４の厚さを５０Åに、ｉレイヤー１３２の厚さを５０００Åに、ｎ型レイヤー１３０を１００Åにそれぞれ設定することができる。その後、図１５に示すように、光電変換層１２０の上に透明導電層１２２を形成し、更に透明導電層１２２の上に第一平坦化層１２４、カラーフィルター層１２６及び第二平坦化層１２８を形成し、イメージセンサー１００の製作を完成させる。
【００２５】
上記方法で製作されたイメージセンサーは、画素電極間の電位障壁を高くすることで、クロストークを抑制する。そのシールド電極と画素電極の端部を覆う絶縁層は、トンネル効果を防止して、残像及び暗電流を改善する効果がある。したがって、本発明によるイメージセンサーは良好な画質を表現できる。
【００２６】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当権利者のなし得る修正、もしくは変更であって、この発明の意図の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００２７】
この発明は従来のイメージセンサーにシールド電極を付加することを内容とする。かかる構造は実施可能である。
【図面の簡単な説明】
【００２８】
【図１】α-Si:Hのｉレイヤー／α-SiC:Hのｎ型レイヤー界面を備える従来のp-i-nヘテロ接合のエネルギーバンド図である。
【図２】画素電極の端部に生じる張力とトンネル効果による問題点を表す説明図である。
【図３】従来のp-i-n積層構造を含んだイメージセンサーの画素の断面図である。
【図４】図３に示すイメージセンサーの等価回路図である。
【図５】図３に示す画素電極と画素電極ギャップのエネルギーバンド図である。
【図６】図３に示す画素電極と電極ギャップ領域からなる構造の垂直方向エネルギーバンド図である。
【図７】本発明によるイメージセンサーの断面図である。
【図８】図７に示すイメージセンサーの一部を表す平面図である。
【図９】図７に示す隣接した画素電極及びシールド電極を含んだイメージセンサーのエネルギーバンド図である。
【図１０】図３に示す従来のイメージセンサー１０において、ｉレイヤーの厚さが５０００Å、７０００Å、１００００Åの場合の電位図である。
【図１１】図７に示す本発明によるイメージセンサー１００において、ｉレイヤーの厚さが５０００Å、７０００Å、１００００Åの場合の電位図である。
【図１２】本発明によるイメージセンサーの製作プロセスを表す第一説明図である。
【図１３】本発明によるイメージセンサーの製作プロセスを表す第二説明図である。
【図１４】本発明によるイメージセンサーの製作プロセスを表す第三説明図である。
【図１５】本発明によるイメージセンサーの製作プロセスを表す第四説明図である。
【図１６】本発明によるイメージセンサーの製作プロセスを表す第五説明図である。
【符号の説明】
【００２９】
１０、１００                  イメージセンサー
１２、１１２、１１４          画素電極
１４、１２０                  光電変換層
１６                          透明電極
１８、１３０                  ｎ型レイヤー
２０、１３２                  ｉレイヤー
２２、１３４                  ｐ型レイヤー
２４                          分離膜
３０                          ＭＩＳＦＥＴ
１０２                        半導体チップ
１０４                        シリコン基板
１０６                        誘電層
１０８                        画素
１１２                        画素回路
１１６                        シールド電極
１１８                        絶縁層
１２２                        透明導電層
１２４                        第一平坦化層
１２６                        カラーフィルター層
１２８                        第二平坦化層
１３６                        ビアプラグ
Ｃｐｄ、Ｃｓｕｂ、Ｃ１、Ｃ２  容量
【図１】
2008112907.tif 000003
【図２】
2008112907.tif 000004
【図３】
2008112907.tif 000005
【図４】
2008112907.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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