(57)【要約】【課題】溝の内部に埋設されたＳＯＧ膜の一部が粗になり、ウェットエッチングレートが高くなる現象を抑制し、かつ体積膨張率を低く抑えることが可能な酸化膜形成用塗布組成物、およびそれを用いた半導体装置の製造方法を提供する。【解決手段】ポリシラザンまたは水素化シルセスキオキサンと、ポリシランとを含有する酸化膜形成用塗布組成物を、溝を有する基板上に塗布し、その後に酸化性雰囲気下で熱処理することで、溝の内部に酸化膜を形成する。この方法は、素子分離領域や配線層間絶縁膜の形成に好適である。【選択図】図１
2008305974.tif 000002
【特許請求の範囲】
【請求項１】
ポリシラザンまたは水素化シルセスキオキサンと、ポリシランとを含有することを特徴とする酸化膜形成用塗布組成物。
【請求項２】
前記ポリシランとして、直鎖状ポリシランを含有することを特徴とする請求項１に記載の酸化膜形成用塗布組成物。
【請求項３】
前記直鎖状ポリシランが、下記式（１）で表されることを特徴とする請求項２に記載の酸化膜形成用塗布組成物。
ＳｉnＲ2n+2      （１）
式（１）中、ｎは３以上の整数であり、Ｒは互いに独立に水素原子、ハロゲン原子、シルセスキオキサン残基またはポリシラザン残基である。
【請求項４】
前記ポリシランとして、環状ポリシランを含有することを特徴とする請求項１〜３のいずれかに記載の酸化膜形成用塗布組成物。
【請求項５】
前記環状ポリシランが、下記式（２）で表されることを特徴とする請求項４に記載の酸化膜形成用塗布組成物。
ＳｉnＲ2n      （２）
式（２）中、ｎは３以上の整数である。Ｒは互いに独立に水素原子、ハロゲン原子、シルセスキオキサン残基またはポリシラザン残基である。
【請求項６】
前記環状ポリシランが、シクロペンタシラン、シクロヘキサシランおよびシリルシクロペンタシランのいずれかであることを特徴とする請求項４に記載の酸化膜形成用塗布組成物。
【請求項７】
前記ポリシランとして、籠状ポリシランを含有することを特徴とする請求項１〜６のいずれかに記載の酸化膜形成用塗布組成物。
【請求項８】
酸化膜で溝を埋設した部分を有する半導体装置の製造方法において、前記溝を有する基板上に、請求項１〜７のいずれかに記載の酸化膜形成用塗布組成物を塗布する工程と、酸化性雰囲気下で熱処理して、前記溝の内部に酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記酸化性雰囲気下での熱処理を２段階の温度で行い、先に行う第１の熱処理の温度が、後に行う第２の熱処理の温度よりも低いことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の熱処理として水蒸気雰囲気下３００〜４５０℃で熱処理を行い、前記第２の熱処理として水蒸気雰囲気下５００℃〜７００℃で熱処理を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記酸化膜形成用塗布組成物に光を照射する工程をさらに有することを特徴とする請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記酸化膜により素子分離領域を形成することを特徴とする請求項８〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記酸化膜により配線層間絶縁膜を形成することを特徴とする請求項８〜１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の素子分離領域や配線層間絶縁膜を構成する酸化膜を形成するための塗布組成物、およびそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板の素子形成領域間に形成されたトレンチを絶縁体で埋め込み、素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成する従来の技術について、図３を参照して説明する。
【０００３】
まず、半導体基板３０１上に、熱酸化によってパッド酸化膜３０２（厚さ９ｎｍ）、ＬＰ−ＣＶＤ法によって窒化膜３０３（厚さ１２０ｎｍ）を形成し、その上に既知のリソグラフィー技術を用いて、フォトレジスト３０４のパターンを形成する（図３（ａ））。
【０００４】
次に、フォトレジスト３０４をマスクに窒化膜３０３とパッド酸化膜３０２を既知のエッチング技術を用いてパターニングする。その後、酸素プラズマ雰囲気でのアッシング等でフォトレジスト３０４を除去する。さらに、パターニングされた窒化膜３０３をマスクに半導体基板３０１をエッチングして、素子分離用のトレンチ３０６（深さ約１８０ｎｍ）を形成する。このとき、窒化膜３０３はエッチングされて、厚さが当初の１２０ｎｍから８０ｎｍへと後退する。そして、エッチングによるダメージ層を除去するために、トレンチ内壁に厚さ１０ｎｍ程度の熱酸化膜３０５を形成する（図３（ｂ））。
【０００５】
次に、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）によって、ＣＶＤ酸化膜３０８を堆積する（図３（ｃ））。
【０００６】
そして、セリア・スラリを用いたＣＭＰによって、窒化膜３０３をストッパとしてその上端まで研磨して表面を平坦化する（図３（ｄ））。
【０００７】
さらに、フッ酸を用いたエッチバックによりＣＶＤ酸化膜３０８の上端を窒化膜３０３の下端近傍まで下げる。このとき、ＣＶＤ酸化膜３０８の上端が、半導体基板３０１の上端から２０ｎｍ〜４０ｎｍ程度上にくるように設定する（図３（ｅ））。なお、最終的にはＣＶＤ酸化膜３０８の上端と半導体基板３０１の上端は揃うことが望ましいが、後の工程でパッド酸化膜３０２を除去してゲート酸化膜３０９を付け直す際にＣＶＤ酸化膜３０８がエッチングされることから、その分をあらかじめ残している。
【０００８】
続いて、熱りん酸を用いたエッチングによって、選択的に窒化膜３０３を除去する。さらに、必要な不純物イオン注入工程を行った後、パッド酸化膜３０２をフッ酸で除去し、洗浄後、ゲート酸化膜３０９を熱酸化によって形成する（図３（ｆ））。
【０００９】
以上の方法によって、半導体基板３０１の素子形成領域の上面と、素子分離領域の上面を揃えることが可能となる。ゲート酸化膜３０９を形成した後、さらにその上にゲート電極を形成し、パターニングや必要なイオン注入等を行ってトランジスタを形成する（図示せず）。
【００１０】
しかし、デバイスの微細化に伴い、トレンチの幅が６０ｎｍを下回る寸法になるあたりから、ＨＤＰ−ＣＶＤ法によるトレンチ埋設に限界が見え始め、トレンチ中にボイド４１０が発生するようになってきた（図４（ａ））。ボイド４１０はその後の工程で表面に露出し、素子分離領域に意図しない凹み４１１が形成されてしまう（図４（ｂ））。この凹み４１１が形成されると、後の工程で隣接ゲート間のショートを引き起こし、歩留まりを低下させることになる。ボイド４１０の発生は、ＨＤＰ−ＣＶＤの成膜条件を工夫し、またマルチステップの成膜（成膜とエッチングを繰り返す）等を行っても完全に抑えることはできず、さらに成膜装置のハードウェア的な改善も功を奏することはなかった。
【００１１】
そこで、新たなＳＴＩの形成方法として、ＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜が注目されている。例えば、ＳＯＧ膜用塗布組成物として水素化シルセスキオキサン（ＨＳＱ）やポリシラザン（ポリペルヒドロシラザン）を塗布し、その後に酸化性雰囲気下で熱処理する技術が開示されている（特許文献１〜３）。特に最近ではポリシラザンを用いることが有望とされている。
【００１２】
なお、ＳＯＧ膜によりトレンチを埋設して行うＳＴＩ形成方法は、ＳＯＧ膜の埋め込み以外は図３で説明した方法とほぼ同じである。ただし、溝に埋設したＳＯＧ膜５０８の酸化処理時に半導体基板３０１が酸化されるのを防ぐために、ＳＯＧ膜５０８の塗布前に、耐酸化性があり酸化種の拡散バリアとなる窒化膜５０７を、熱酸化膜３０５上の全面にＬＰ−ＣＶＤ法で膜厚５ｎｍに形成する（図５（ａ））。ＳＯＧ膜用塗布組成物は、非常に優れた溝の初期埋設性を示し、図４（ａ）のようなボイドは発生しない。
【００１３】
しかし、例えばポリシラザンを塗布し、酸化性雰囲気下で熱処理して酸化膜を形成すると、トレンチ内部に埋設された膜の一部が粗になった領域５１１が形成されることが判明した（図５（ｂ））。この粗になった領域５１１においては膜質が低下し、他の領域に比べてウェットエッチングレートが数倍以上高くなる。そして、素子分離領域の上端と、素子形成領域の半導体基板５０１の上端を揃えるために行うＣＭＰおよびウェットエッチバックにより、粗になった領域５１１が選択的にエッチングされてしまい、意図した形状が形成できないという問題があった（図５（ｃ））。
【００１４】
この問題は、ＳＴＩの形成時だけでなく、アスペクト比の大きな溝をＳＯＧ膜で埋設し、一定温度（６００℃程度）以上の熱処理を施した場合に一般的に観察される。
【００１５】
例えば、ＤＲＡＭのゲート電極（ワード線）間の配線層間絶縁膜の形成においては、プロセスの低温化（７００℃以下）の要求から、配線間隔が６０ｎｍレベルのデバイスでは従来使われていたＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）が十分にリフローできず、ＳＴＩの形成時と同様にボイドの発生が問題となる。そこで、ＢＰＳＧの代わりにＳＯＧ膜を用いる試みがなされている。しかし、ＳＴＩの形成時と同様に、溝の内部に埋設されたＳＯＧ膜の一部が粗になり、ウェットエッチングレートが高くなる。そして、コンタクトプラグ形成時のフッ酸等によるウェット処理の際に、コンタクトホールが拡がってしまい、隣接コンタクトプラグ間でショートの原因となるという問題があった。
【００１６】
一方で、ＳＯＧ膜用塗布組成物として、ポリシランを用いる技術も開示されている（特許文献４〜６）。
【特許文献１】特開２００２−３６７９８０号公報
【特許文献２】特開２００５−３４７６３６号公報
【特許文献３】特開２００７−０２７６９７号公報
【特許文献４】特開２００３−５５５５６号公報
【特許文献５】特開２００３−１１５５３２号公報
【特許文献６】特開２００３−１３３３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明者らは、ＳＴＩや配線間の溝に埋設したＳＯＧ膜の膜質が低下するという上記の問題を解決するために、その膜質が低下するメカニズムを検討した。
【００１８】
まず、ＳＯＧ膜用塗布組成物としてポリシラザンをフラットなシリコン基板上にスピン・コート法で塗布した後、これに対して酸化性雰囲気で熱処理を行ったところ、膜厚が４５０ｎｍから３５０ｎｍ程度に減少し、２３％程度の体積収縮が観察された。そして、その収縮したＳＯＧ膜には、ウェットエッチングレートが高くなる現象は認められなかった。
【００１９】
また、ＳＴＩのトレンチ部に埋設したポリシラザン系ＳＯＧ膜近傍のシリコン基板結晶の結晶歪をＮＢＤ（ｎａｎｏ−ｂｅａｍｄｉｆｆｒａｃｔｉｏｎ）により測定したところ、ＳＯＧ膜が強い引っ張り応力を有していることが示唆された。一方で、ＳＴＩのトレンチ部に埋設したポリシラザン系ＳＯＧ膜は、ＦＴ−ＩＲ測定結果から、ほぼ完全なＳｉＯ2であり、未反応のポリシラザンが残存しているとは考えにくい。
【００２０】
以上の結果から、狭い溝の内部に埋設されたＳＯＧ膜は熱処理によって体積収縮しようとするが、周囲の壁に囲まれ体積収縮できない。そして、応力を膜中に残して疎な膜になってしまう結果、ウェットエッチングレートが高くなると考えられる。
【００２１】
そこで、本発明者らは、ＳＯＧ膜自体が体積収縮できるよう、何らかの形で収縮する体積を補い、応力を緩和する方法を考えた。具体的には、ＳＯＧ膜５０８の酸化熱処理時に半導体基板３０１が酸化されるのを防ぐ目的で設けていた窒化膜５０７を省き、半導体基板３０１が酸化されるときの体積膨張（Ｓｉ→ＳｉＯ2で約２倍に体積膨張する）を利用しようとした。その結果、ＳＯＧ膜のウェットエッチングレートが異常に高くなる現象は抑制できたものの、熱酸化膜３０５が厚くなるため半導体基板素子形成領域が狭くなってしまい、実用的ではないことが判った（図６）。
【００２２】
また、窒化膜５０７を設けた上で、さらにその上にシリコン膜７１２をＣＶＤ法で形成し、そのシリコン膜７１２の酸化による体積膨張を利用することを考えた（図７）。この方法では、ある大きさの溝に対しては一定の効果を発揮するものの、比較的広い溝に対してはウェットエッチングレートが高くなる現象を抑えられなかった。また、溝によって応力のかかり方が異なり、スレッシュホールド電圧やＯＮ電流等のトランジスタ特性に意図しない影響があることが判明した。
【００２３】
さらに、本発明者らは、特許文献４〜６に記載されたポリシランを用いる方法も試みた。その結果、溝の内部に埋設されたＳＯＧ膜の一部のウェットエッチングレートが高くなる現象は抑制できるものの、形成したＳＯＧ膜の体積膨張率が大きく、基板が凸型に反って半導体製造装置における搬送エラーが頻発する問題が発生した。また、ポリシランが熱処理後にシリコンの結晶を形成し、そのまま酸化しきれないことが原因となって、局所的なリーク電流の増大などの問題も発生した。
【００２４】
本発明は、溝の内部に埋設されたＳＯＧ膜の一部が粗になり、ウェットエッチングレートが高くなる現象を抑制し、かつ体積膨張率を低く抑えることが可能な酸化膜形成用塗布組成物、およびそれを用いた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明は、ポリシラザンまたは水素化シルセスキオキサンと、ポリシランとを含有することを特徴とする酸化膜形成用塗布組成物である。
【００２６】
また、本発明は、酸化膜で溝を埋設した部分を有する半導体装置の製造方法において、前記溝を有する基板上に、前記の酸化膜形成用塗布組成物を塗布する工程と、酸化性雰囲気下で熱処理して、前記溝の内部に酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００２７】
本発明によれば、溝の内部に埋設されたＳＯＧ膜の一部が粗になり、ウェットエッチングレートが高くなる現象を抑制し、かつ体積膨張率を低く抑えることが可能な酸化膜形成用塗布組成物、およびそれを用いた半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００２８】
＜酸化膜形成用塗布組成物＞
本発明の酸化膜形成用塗布組成物は、ポリシラザンまたは水素化シルセスキオキサンと、ポリシランとを含有する。この酸化膜形成用塗布組成物は、酸化膜で溝を埋設した部分（素子分離領域や配線層間絶縁膜など）を有する半導体装置を製造する際、その酸化膜を形成するために好適に用いることができる。
【００２９】
ポリシラザン（ポリペルヒドロシラザン）は、（ＳｉＨ2ＮＨ）n（ｎは正の整数）で表される化合物であり、下記式（Ａ）の構造を形成している。ポリシラザンは、例えばＡＺエレクトロニックマテリアルズ株式会社から商品名「Ｓｐｉｎｆｉｌ４５００２」（ポリシラザン２１質量％とジブチルエーテル７９質量％との混合物）で市販されている。
【００３０】
【化１】
2008305974.tif 000003
【００３１】
水素化シルセスキオキサンは、（ＳｉＨＯ3/2）n（ｎは正の整数）で表される化合物であり、下記式（Ｂ）の構造を形成している。水素化シルセスキオキサンは、例えば東京応化工業株式会社から商品名「Ｔｙｐｅ−１２」で市販されている。
【００３２】
【化２】
2008305974.tif 000004
【００３３】
ポリシラザンおよび水素化シルセスキオキサンは、いずれか一方のみ用いてもよく、両方を用いてもよい。
【００３４】
ポリシランは、直鎖状ポリシラン、環状ポリシラン、籠状ポリシランのいずれも用いることができる。ポリシランは、１種を用いてもよく、複数種を組み合わせて用いてもよい。調製する酸化膜形成用塗布組成物の熱的な安定性、保存性を考慮すると、ポリシランとして、環状のポリシランを用いることが好ましい。
【００３５】
直鎖状ポリシランとは、下記式（Ｃ）の構造を形成している化合物である。なかでも、下記式（１）で表される直鎖状ポリシランを用いることが好ましい。
【００３６】
【化３】
2008305974.tif 000005
【００３７】
ＳｉnＲ2n+2      （１）
式（１）中、ｎは３以上の整数であり、Ｒは互いに独立に水素原子、ハロゲン原子、シルセスキオキサン残基またはポリシラザン残基である。ｎは、５〜１００が好ましい。
【００３８】
環状ポリシランとは、下記式（Ｄ）の構造を形成している化合物である。なかでも、下記式（２）で表される環状ポリシランを用いることが好ましい。
【００３９】
【化４】
2008305974.tif 000006
【００４０】
ＳｉnＲ2n      （２）
式（２）中、ｎは３以上の整数であり、Ｒは互いに独立に水素原子、ハロゲン原子、シルセスキオキサン残基またはポリシラザン残基である。ｎは、３〜６が好ましい。
【００４１】
環状ポリシランの具体例としては、下記式（２ａ）で表されるシクロペンタシラン、下記式（２ｂ）で表されるシクロヘキサシラン、下記式（２ｃ）で表されるシリルシクロペンタシラン等が挙げられる。
【００４２】
【化５】
2008305974.tif 000007
【００４３】
【化６】
2008305974.tif 000008
【００４４】
【化７】
2008305974.tif 000009
【００４５】
ポリシラザンまたは水素化シルセスキオキサンとポリシランの好ましい組成比は、それぞれのポリマーの重合度に依存するので、目的に応じて適宜調整すればよい。例えば、３００〜４００℃のベーク（溶媒飛ばし）後から、５００〜７００℃での熱酸化処理後の体積変化率が−３％〜＋７％になるように調整することが好ましい。体積変化率が−３％未満の場合、形成される膜のウェットエッチングレートがＨＤＰ−ＣＶＤで形成される膜よりも高く、結晶欠陥の抑制が不十分になりやすい。また、体積変化率が＋７％を超える場合、トランジスタのスレッシュホールド電圧のバラツキが増大する傾向が見られる。
【００４６】
より具体的には、ポリシラザンまたは水素化シルセスキオキサンとポリシランとの合計を１００質量部としたとき、ポリシランが１０〜５０質量部であることが好ましい。ポリシランを１０質量部以上とすることで、ウェットエッチングレートが高くなる現象を効果的に抑制できる。ポリシランを５０質量部以下とすることで、半導体製造装置における搬送エラーや局所的なリーク電流の増大を効果的に抑制できる。より好ましくは、２０〜４０質量部である。
【００４７】
本発明の酸化膜形成用塗布組成物は、無溶媒でもよく、溶媒に上記成分を溶解した溶液であってもよい。溶媒としては、上記各成分と反応しないものであれば特に限定されない。例えば、ｎ−ペンタン、ｎ−ヘキサン、ｎ−ヘプタン、ｎ−オクタン、デカン、ジシクロペンタン、ベンゼン、トルエン、キシレン、テトラヒドロナフタレン、デカヒドロナフタレンなどの炭化水素系溶媒や、ジエチルエーテル、ジプロピルエーテル、ジブチルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、テトラヒドロフラン、テトラヒドロピラン、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサン、テトラヒドロフランなどのエーテル系溶媒、およびプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、アセトニトリル、ジメチルスルホキシド、塩化メチレン、クロロホルムなどの極性溶媒を挙げることができる。これらのうち、該溶液の安定性の点で炭化水素系溶媒が好ましい。これらの溶媒は、単独でもあるいは２種以上の混合物としても使用できる。溶媒を用いる場合の濃度は、ポリシラザンまたは水素化シルセスキオキサンとポリシランとの合計が２０〜３０質量％とすることが好ましい。
【００４８】
例えば、環状ポリシランの１種であるシクロペンタシランは常温で液体であり、ポリシラザンを溶解することができるため、ポリシラザンとシクロペンタシランとの混合物をそのまま酸化膜形成用塗布組成物とすることができる。また、この酸化膜形成用塗布組成物塗布組成物の粘度を調整するために、他の有機溶媒を用いても良い。
【００４９】
なお、シクロペンタシランのような環状ポリシランはＵＶ光を照射することで、その一部が開環して直鎖状ポリシランになり、他のシクロペンタシランやポリシラザンと重合させることもできる。この場合、酸化膜形成用塗布組成物には、環状ポリシランと直鎖状ポリシランの両方が含まれた状態になる。
【００５０】
＜半導体装置の製造方法＞
本発明の半導体装置の製造方法は、酸化膜で溝を埋設した部分を有する半導体装置の製造方法において、前記溝を有する基板上に、前述の酸化膜形成用塗布組成物を塗布する工程と、酸化性雰囲気下で熱処理して、前記溝の内部に酸化膜を形成する工程とを有する。
【００５１】
溝を有する基板上に酸化膜形成用塗布組成物を塗布する方法としては、スピン・コート法が好適である。
【００５２】
酸化膜形成用塗布組成物を塗布して塗布膜を形成した後そのまま熱処理をしてもよいが、酸化膜形成用塗布組成物にＵＶ光などの光を照射することが好ましい。この光照射により、酸化膜形成用塗布組成物の重合度を高めることができる。なお、光照射は、塗布後だけでなく、塗布前の酸化膜形成用塗布組成物に行ってもよく、塗布前後の両方で行ってもよい。照射する光の波長は、例えば１７０〜６００ｎｍから選択できる。
【００５３】
塗布後（光照射する場合は光照射後）にベークすることで、未反応のポリシランや溶媒を揮発させることが好ましい。ベークは、例えば不活性雰囲気下または大気下３００℃の条件で行うことができる。
【００５４】
なお、ポリシランは大気中で容易に酸化されるので、塗布、光照射、ベークの各工程は、窒素等の不活性雰囲気下で行うのが好ましい。
【００５５】
酸化膜形成用塗布組成物を塗布して形成した塗膜は、酸化性雰囲気下で熱処理する。酸化性雰囲気としては、水蒸気、酸素、オゾン等が挙げられる。
【００５６】
この熱処理は、例えば３００〜８００℃から選択される１段階の温度で行ってもよいが、２段階の温度で行うことが好ましい。２段階の温度で行う場合、先に行う第１の熱処理の温度を、後に行う第２の熱処理の温度よりも低く設定する。例えば、第１の熱処理として水蒸気雰囲気下３００〜４５０℃で熱処理を行い、その後第２の熱処理として水蒸気雰囲気下５００℃〜７００℃で熱処理を行うことが好ましい。熱処理時間は、各段階とも１０〜３０分間が好ましい。
【００５７】
このように、比較的低温と比較的高温の２段階の熱処理を行う理由は、次のとおりである。まず、顕著な膜収縮が起こらない比較的低温の３００〜４５０℃で熱処理することで、ＳＯＧ膜中にＳｉＯ2の骨格を形成しつつ膜の収縮を抑え、応力をＳＯＧ膜内に閉じ込めて半導体基板に極力ストレスを与えないようにする。そして、比較的高温の５００℃〜７００℃で熱処理することで、未反応のポリシランが酸化されてニ酸化ケイ素となり、ＳＯＧ膜内の応力を緩和することができる。
【００５８】
その後、窒素等の不活性雰囲気下８００〜１０００℃の条件でアニールし、ＳＯＧ膜を緻密化することが好ましい。ここで、不活性雰囲気下でアニールするのは、酸化防止用の窒化膜の耐酸化性が破れ、半導体基板が酸化されるのを防ぐためである。
【００５９】
以上のような本発明の半導体装置の製造方法は、半導体基板の素子形成領域間に形成されたトレンチを酸化膜で埋め込み、素子分離領域（ＳＴＩ）を形成する方法として好適である。
【００６０】
また、本発明の半導体装置の製造方法は、ＳＯＧ膜で溝を埋設し、４５０℃以上７００℃以下の熱負荷をかける方法において有効である。例えば、ＤＲＡＭにおけるゲート層間絶縁膜やビット線層間絶縁膜などの配線層間絶縁膜が例として挙げられる。従来、ＤＲＡＭのゲート層間膜にはＢＰＳＧが用いられ、７５０℃以上の熱処理によってリフローさせて溝を埋設していたが、プロセスの低温化の要求に伴い７００℃以下での熱処理に抑える必要が出てきた。そこで、初期埋設性（塗布直後の埋設性）の高いポリシラザン系ＳＯＧ膜の使用が試みられた。しかし、従来の方法では、ＳＯＧ膜に４５０℃以上の温度がかかると膜収縮が起こるものの、溝内に埋設された膜が体積収縮できないために、ウェットエッチングレートの高い膜となってしまう。すなわち、４５０℃以上７００℃以下の熱負荷をかけるＳＯＧ膜形成プロセスが必要であり、本発明の半導体装置の製造方法を利用することが有効である。
【００６１】
以上、本発明によれば、溝に埋設されたＳＯＧ膜の一部が粗な膜となり、ウェットエッチングレートが高くなる問題が回避される。その結果、意図した形状を得ることが可能になり、デバイスの歩留まりが向上するという効果がある。
【００６２】
また、本発明は、埋設された膜自体の収縮率を制御する方法であるので、シリコン基板やシリコン膜の一部を酸化して応力を緩和する方法と異なり、基板上のパターンやスペースの幅による影響を最小限度に抑えることができる。
【００６３】
さらに、本発明は、酸化膜形成用塗布組成物の組成比によって膜の体積変化と応力を制御可能であるため、重合度の異なるポリシラザンや水素化シルセスキオキサンについて幅広く調整可能である。また、ポリシランのみで酸化膜を形成した場合に起こる多結晶シリコンの形成、およびそれに伴う素子分離間でのリーク電流の問題が発生しない。
【実施例】
【００６４】
＜実施例１＞
実施例１では、ポリシラザンとポリシランとを混合した酸化膜形成用塗布組成物を用いて、半導体基板に素子分離領域（ＳＴＩ）を形成した。
【００６５】
まず、半導体基板１０１上に、熱酸化によってパッド酸化膜１０２（厚さ９ｎｍ）、ＬＰ−ＣＶＤ法によって窒化膜１０３（厚さ１２０ｎｍ）を形成し、その上に既知のリソグラフィー技術を用いて、フォトレジスト１０４のパターンを形成した（図１（ａ））。
【００６６】
次に、フォトレジスト１０４をマスクに窒化膜１０３とパッド酸化膜１０２を既知のエッチング技術を用いてパターニングした。その後、酸素プラズマ雰囲気でのアッシング等でフォトレジスト１０４を除去した。さらに、パターニングされた窒化膜１０３をマスクに半導体基板１０１をエッチングして、素子分離用のトレンチ１０６（深さ約１８０ｎｍ）を形成した。このとき、窒化膜１０３はエッチングされて、厚さが当初の１２０ｎｍから８０ｎｍへと後退した。そして、エッチングによるダメージ層を除去するために、トレンチ内壁に厚さ１０ｎｍ程度の熱酸化膜１０５を形成した。さらに、後に行う熱処理によって半導体基板１０１が酸化されるのを防ぐために、ＬＰ−ＣＶＤ法を用いて窒化膜１０７を５ｎｍの厚さで形成した（図１（ｂ））。
【００６７】
次に、窒化膜１０７上に、ポリシラザンとポリシランとを混合した酸化膜形成用塗布組成物をスピン・コート法で塗布し、塗布膜を形成した。ここでは、Ｓｐｉｎｆｉｌ４５００２（商品名、ＡＺエレクトロニックマテリアルズ株式会社製、ポリペルヒドロシラザン２１質量％とジブチルエーテル７９質量％との混合物）と、ポリペルヒドロシラザンと同量のシクロペンタシランを混合した溶液を不活性雰囲気で調製し、酸化膜形成用塗布組成物として用いた。
【００６８】
上記塗布を２５℃で行った後、２００Ｗの高圧水銀ランプを用いて４０ｃｍの距離から不活性雰囲気下でＵＶ光を１分間照射した。その後、不活性雰囲気下３００℃でベークして未反応のシクロペンタシランと溶媒を揮発させた。さらに、常圧の水蒸気雰囲気下４００℃で熱酸化処理を２０分間行い、続いて水蒸気雰囲気下７００℃で熱酸化処理を２０分間行った。そして、窒素雰囲気に切り替えて９００℃まで昇温し１０分間保持してアニールした後、７００℃まで降温してから出炉した。こうして、ポリシラザンとポリシランとを混合した酸化膜形成用塗布組成物を用いて、塗布酸化膜１０８を形成した（図１（ｃ））。
【００６９】
なお、上記と同様にして、酸化膜形成用塗布組成物をパターンなしのシリコン基板上に塗布、ＵＶ光照射、および熱処理を行ったところ、形成された膜のベーク後から熱酸化処理後の体積変化率は＋３％であった。ウェットエッチングレートについて述べると、パターンなしのシリコン基板上で、７００℃で熱処理した後に＋３％の体積変化を示した酸化膜は、これを深さ１８０ｎｍ、幅６０ｎｍの溝状のパターンが形成されたシリコン基板上に形成した場合、溝内のフッ酸に対するエッチングレートは、溝ではない部分のエッチングレートに対し０．９８倍程度であり、ほぼ同等であった。また、φ３００ｍｍのシリコン基板の反り変化量は、シリコン基板中心を基準にして−７０μｍであった。
【００７０】
その後、セリア・スラリを用いたＣＭＰによって、窒化膜１０３をストッパとしてその上端まで研磨して表面を平坦化した（図１（ｄ））。
【００７１】
さらに、フッ酸を用いたエッチバックにより塗布酸化膜１０８の上端を窒化膜１０３の下端近傍まで下げた。このとき、塗布酸化膜１０８の上端が、半導体基板１０１の上端から２０ｎｍ〜４０ｎｍ程度上にくるように設定した（図１（ｅ））。なお、最終的には塗布酸化膜１０８の上端と半導体基板１０１の上端は揃うことが望ましいが、後の工程でパッド酸化膜１０２を除去してゲート酸化膜１０９を付け直す際に塗布酸化膜１０８がエッチングされることから、その分をあらかじめ残している。
【００７２】
続いて、１５０℃〜１６０℃に加熱した熱りん酸を用いたエッチングによって、選択的に窒化膜１０３を除去した。さらに、必要な不純物イオン注入工程を行った後、パッド酸化膜１０２をフッ酸で除去し、洗浄後、ゲート酸化膜１０９を熱酸化によって形成した（図１（ｆ））。
【００７３】
以上の方法によって、半導体基板１０１の素子形成領域の上面と、素子分離領域の上面を揃えることができた。なお、ゲート酸化膜１０９を形成した後、さらにその上にゲート電極を形成する（図示せず）。
【００７４】
＜実施例２＞
実施例２では、ポリシラザンとポリシランとを混合した酸化膜形成用塗布組成物を用いて、ゲート層間絶縁膜を形成した。
【００７５】
まず、ＳＴＩなどの素子分離領域（図示せず）が形成された半導体基板２０１上にゲート絶縁膜２０２を形成した。次いで、その上にポリシリコン２０３を形成し、さらにその上にはタングステン（Ｗ）などのメタル電極２０４を形成した。なお、ポリシリコン２０３と、メタル電極２０４の間には、シリサイド等の界面抵抗を抑制する工夫がなされている。そして、さらにその上に、ＣＶＤ窒化膜２０５を形成した（図２（ａ））。
【００７６】
次に、既知のリソグラフィー技術とエッチング技術を用いて、ＣＶＤ窒化膜２０５とメタル電極２０４をパターニングした（図２（ｂ））。
【００７７】
次に、メタル飛散防止用の窒化膜２０６を全面に形成した（図２（ｃ））。その後、エッチバックを行い、窒化膜２０６をサイドウォール状に残し、さらにＣＶＤ窒化膜２０５と窒化膜２０６をマスクに、ポリシリコン２０３をエッチングした（図２（ｄ））。
【００７８】
次に、再度全面に窒化膜２０７を形成し、エッチバックを行って、窒化膜２０７をサイドウォール状に残した（図２（ｅ））。そして、半導体基板２０１の酸化を防止するために、再度全面に窒化膜２０８を形成した。
【００７９】
その後、窒化膜２０８の上に、実施例１と同じ酸化膜形成用塗布組成物をスピン・コート法で塗布し、塗布膜を形成した。塗布後、実施例１と同様にＵＶ光を照射して重合反応を進めた後、１００℃〜３００℃の温度でベークして溶媒を揮発させた。その後、水蒸気雰囲気下４００℃で熱酸化処理を３０分間行い、続いて水蒸気雰囲気下７００℃で熱酸化処理を３０分間行った。こうして、ポリシラザンとポリシランとを混合した酸化膜形成用塗布組成物を用いて、塗布酸化膜２０９を形成した（図２（ｆ））。
【００８０】
なお、上記と同様にして、酸化膜形成用塗布組成物をパターンなしのシリコン基板上に塗布、ＵＶ光照射、および熱処理を行ったところ、形成された膜のベーク後から熱酸化処理後の体積変化率は＋３％であり、こうして形成されたゲート間のスペース部に埋設された酸化膜と、スペース部ではない部分（ゲート電極の上部）のフッ酸に対するエッチングレートはほぼ同等であった。φ３００ｍｍのシリコン基板の反り量の変化は、シリコン基板中心を基準にして−３０μｍであった。
【００８１】
そして、コンタクトホールを所望の場所に開孔して、ポリシリコンプラグ２１０を形成した（図２（ｇ））。
【００８２】
＜実施例３＞
実施例３では、水素化シルセスキオキサンとポリシランとを混合した酸化膜形成用塗布組成物を用いて、半導体基板に素子分離領域（ＳＴＩ）を形成した。なお、Ｔｙｐｅ−１２（商品名、東京応化工業株式会社製、水素化シルセスキオキサン）と、それと同量のシクロペンタシランを混合した溶液を酸化膜形成用塗布組成物として用いた以外は、実施例１と同様の方法で実施した。この酸化膜形成用塗布組成物をパターンなしのシリコン基板上に塗布、ＵＶ光照射、および熱処理を行ったところ、形成された膜のベーク後から熱酸化処理後の体積変化率は−３％であった。こうして形成されたゲート間のスペース部に埋設された酸化膜のフッ酸に対するエッチングレートは、スペース部ではない部分（ゲート電極の上部）のそれに対し１．１倍程度であった。φ３００ｍｍのシリコン基板の反り量の変化は、シリコン基板中心を基準にして＋６０μｍであった。
【図面の簡単な説明】
【００８３】
【図１】本発明の方法により、半導体基板に酸化膜を埋設した素子分離領域を形成する各工程の状態を示す模式的断面図である。
【図２】本発明の方法により、半導体基板上に酸化膜を埋設したゲート層間絶縁膜を形成する各工程の状態を示す模式的断面図である。
【図３】従来の方法により、半導体基板に酸化膜を埋設した素子分離領域を形成する各工程の状態を示す模式的断面図である。
【図４】デバイスの微細化に伴い発生する問題点を説明するための模式的断面図である。
【図５】ＳＯＧ膜によりトレンチを埋設する際に発生する問題点を説明するための模式的断面図である。
【図６】窒化膜を形成せずに、ＳＯＧ膜によりトレンチを埋設した状態を示す模式的断面図である。
【図７】窒化膜上にシリコン膜を形成した上で、ＳＯＧ膜によりトレンチを埋設した状態を示す模式的断面図である。
【符号の説明】
【００８４】
１０１  半導体基板
１０２  パッド酸化膜
１０３  窒化膜
１０４  フォトレジスト
１０５  熱酸化膜
１０６  トレンチ
１０８  塗布酸化膜
１０９  ゲート酸化膜
２０１  半導体基板
２０２  ゲート絶縁膜
２０３  ポリシリコン
２０４  メタル電極
２０５  ＣＶＤ窒化膜
２０６  窒化膜
２０７  窒化膜
２０８  窒化膜
２０９  塗布酸化膜
２１０  ポリシリコンプラグ
３０１  半導体基板
３０２  パッド酸化膜
３０３  窒化膜
３０４  フォトレジスト
３０５  熱酸化膜
３０６  トレンチ
３０８  ＣＶＤ酸化膜
３０９  ゲート酸化膜
４１０  ボイド
４１１  凹み
５０７  窒化膜
５０８  ＳＯＧ膜
５１１  粗になった領域
７１２  シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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