(57)【要約】【課題】第１及び第２デバイスの信号の出力タイミングを調整することができる。【解決手段】中継装置２０は、制御部１２による信号の出力開始を検出してＲＳラッチ２８がラッチするか、記憶素子１６ａによる信号の出力開始を検出してＲＳラッチ４８がラッチするかのいずれかを行い、制御部１２側がラッチされているときに記憶素子１６ａへ信号を第２バッファ４２が出力し、記憶素子１６ａ側がラッチされているときに制御部１２へ信号を第１バッファ２２が出力する。また、制御部１２及び記憶素子１６ａが同時に信号出力を開始したときに、ＯＲ回路４７が制御部１２以外のラッチをクリアし、制御部１２及び記憶素子１６ａが信号を出力しないとラッチをすべてクリアする。このように、制御部１２を優先的にラッチし、制御部１２及び記憶素子１６ａのいずれかから信号が出力されると他方のデバイスへ信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１デバイスと第２デバイスとの間の通信を中継する中継装置であって、
前記第１デバイスによる信号の出力開始を検出して該第１デバイス側をラッチするか、前記第２デバイスによる信号の出力開始を検出して該第２デバイス側をラッチするかのいずれかを行う検出ラッチ手段と、
前記第１及び第２デバイスが同時に信号出力を開始したときに第１デバイス側以外の前記検出ラッチ手段のラッチをクリアする優先度決定手段と、
前記第１及び第２デバイスが非信号出力状態となったことを検出して前記検出ラッチ手段のラッチをすべてクリアするラッチクリア手段と、
前記検出ラッチ手段により前記第１デバイス側がラッチされているときに前記第１デバイスからの信号出力に基づいて前記第２デバイスへ該第２デバイスの出力レベルに応じた信号を出力し、前記検出ラッチ手段により前記第２デバイス側がラッチされているときに前記第２デバイスからの信号出力に基づいて前記第１デバイスへ該第１デバイスの出力レベルに応じた信号を出力する出力手段と、
を備えた中継装置。
【請求項２】
前記出力手段は、前記第１デバイスの信号と異なる出力レベルの前記第２デバイスの信号を出力する、請求項１に記載の中継装置。
【請求項３】
前記出力手段は、２以上のデバイスを含む前記第２デバイスへ信号を出力可能な能力を有する、請求項１又は２に記載の中継装置。
【請求項４】
請求項１〜３のいずれかに記載の中継装置であって、
前記第２デバイスの状態を検出し該検出した状態が所定の非動作状態のときには前記出力手段による第２デバイスへの信号の出力を禁止する出力禁止手段、を備えた中継装置。
【請求項５】
請求項１〜４のいずれかに記載の中継装置であって、
前記第１及び第２デバイスへの信号の立ち上がり及び立ち下がりの遅延時間を補正する遅延時間補正手段、を備えた中継装置。
【請求項６】
前記ドライブ信号を出力する前記第１デバイスとしての制御部と、
接続配線の一端が接続され第２デバイスとしての流体をターゲットに吐出する吐出ヘッド部と、
一端が前記制御部に接続され他端が前記接続配線の他端と接続されている請求項１〜５のいずれかに記載の中継装置と、
を備えた流体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中継装置及び流体吐出装置に関する。
【背景技術】
【０００２】
従来、中継装置としては、図３に示すように、２つのＮチャネルＭＯＳ−ＦＥＴ１２２，１２２のソース側に３．３Ｖで動作する第１デバイス１２１，１２１が接続されドレイン側に５Ｖの電源１４３で動作する第２デバイス１４１，１４１が接続されゲート側に３．３Ｖの電源１２３が接続された中継装置１２０が提案されている（例えば、非特許文献１参照）。この非特許文献１に記載された装置は、両側のバスラインの電圧レベルをＮチャネルＭＯＳ−ＦＥＴ１２２，１２２により分離すると共に変換し、異なる電源電圧で動作するデバイス間の双方向データ通信を行う。
【非特許文献１】フィリップスセミコンダクターズホームページ、”Ｉ2Ｃ−ｂｕｓについて”、［online］、フィリップスセミコンダクターズ、［平成１９年１月２０日検索］、インターネット＜ＵＲＬ：＞
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、この非特許文献１に記載された装置では、異なる電源電圧で動作するデバイス間の双方向データ通信を行うことが可能であるが、単純なスイッチであるため、第１及び第２デバイスの信号の出力タイミングなどを調整することができなかった。また、例えばデバイスが複数接続される場合などには、伝達する能力が乏しく、信号の伝達を十分に行うことができない場合があった。また、信号波形が、プルダウン時に生じる遅延時間などにより変化してしまう問題があった。
【０００４】
本発明は、このような課題に鑑みなされたものであり、第１及び第２デバイスの信号の出力タイミングを調整することができる中継装置及び流体吐出装置を提供することを目的の一つとする。また、複数のデバイスへの信号の中継に際して十分な信号の伝達を行うことができる中継装置及び流体吐出装置を提供することを目的の一つとする。また、より正確な信号を中継することができる中継装置及び流体吐出装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明は、上述の目的の少なくとも一つを達成するために以下の手段を採った。
【０００６】
本発明の中継装置は、
第１デバイスと第２デバイスとの間の通信を中継する中継装置であって、
前記第１デバイスによる信号の出力開始を検出して該第１デバイス側をラッチするか、前記第２デバイスによる信号の出力開始を検出して該第２デバイス側をラッチするかのいずれかを行う検出ラッチ手段と、
前記第１及び第２デバイスが同時に信号出力を開始したときに第１デバイス側以外の前記検出ラッチ手段のラッチをクリアする優先度決定手段と、
前記第１及び第２デバイスが非信号出力状態となったことを検出して前記検出ラッチ手段のラッチをすべてクリアするラッチクリア手段と、
前記検出ラッチ手段により前記第１デバイス側がラッチされているときに前記第１デバイスからの信号出力に基づいて前記第２デバイスへ該第２デバイスの出力レベルに応じた信号を出力し、前記検出ラッチ手段により前記第２デバイス側がラッチされているときに前記第２デバイスからの信号出力に基づいて前記第１デバイスへ該第１デバイスの出力レベルに応じた信号を出力する出力手段と、
を備えたものである。
【０００７】
この中継装置では、第１デバイスによる信号の出力開始を検出して第１デバイスをラッチするか、第２デバイスによる信号の出力開始を検出して第２デバイスをラッチするかのいずれかを行い、第１デバイスがラッチされているときに第１デバイスからの信号出力に基づいて第２デバイスへこの第２デバイスの出力レベルに応じた信号を出力し、第２デバイスがラッチされているときに第２デバイスからの信号出力に基づいて第１デバイスへこの第１デバイスの出力レベルに応じた信号を出力する。また、第１及び第２デバイスが同時に信号出力を開始したときに第１デバイス以外のラッチをクリアし、第１及び第２デバイスが非信号出力状態となったことを検出するとラッチをすべてクリアする。このように、第１デバイスを優先的にラッチし、第１及び第２デバイスのいずれかから信号が出力されると他方のデバイスへ信号を出力する。したがって、第１及び第２デバイスの信号の出力タイミングを調整することができる。
【０００８】
本発明の中継装置において、前記出力手段は、前記第１デバイスの信号と異なる出力レベルの前記第２デバイスの信号を出力するものとしてもよい。こうすれば、出力レベルの異なるデバイス間の通信の中継を行うことができる。
【０００９】
本発明の中継装置において、前記出力手段は、２以上のデバイスを含む前記第２デバイスへ信号を出力可能な能力を有するものとしてもよい。こうすれば、複数のデバイスへの信号の中継に際して十分な信号の伝達を行うことができる。
【００１０】
本発明の中継装置は、前記第２デバイスの状態を検出し該検出した状態が所定の非動作状態のときには前記出力手段による第２デバイスへの信号の出力を禁止する出力禁止手段、を備えたものとしてもよい。こうすれば、非動作状態のデバイスへの信号出力を抑制するため、円滑に信号の中継を行うことができる。ここで、「非動作状態」には、例えば異常状態や電源オフ状態などが含まれる。
【００１１】
本発明の中継装置は、前記第１及び第２デバイスへの信号の立ち上がり及び立ち下がりの遅延時間を補正する遅延時間補正手段、を備えたものとしてもよい。こうすれば、信号の中継時に遅延時間差によって生じる信号幅の変化を補正可能であるため、より正確な信号を中継することができる。
【００１２】
本発明の流体吐出装置は、前記ドライブ信号を出力する前記第１デバイスとしての制御部と、接続配線の一端が接続され第２デバイスとしての流体をターゲットに吐出する吐出ヘッド部と、一端が前記制御部に接続され他端が前記接続配線の他端と接続されている上述したいずれかに記載の中継装置と、を備えたものである。流体吐出装置は、第１デバイスと第２デバイスとの間で信号の中継をすることが多いため、本発明を適用する意義が高い。また、吐出ヘッド部と制御部とで信号電圧が異なることが多く、吐出ヘッド部と制御部とが比較的長いケーブルで接続されこれらを中継することが多く、比較的正確な信号幅であることを要するため、上述したいずれかの態様を採用する意義が高い。ここで、「流体」は、気体、液体、固体のいずれとしてもよく、例えば着色液や着色粉などとしてもよい。また、「ターゲット」は、流体を受けることが可能であればよく、例えば紙などの印刷媒体などとしてもよい。
【発明を実施するための最良の形態】
【００１３】
次に、本発明を実施するための最良の形態を図面を用いて説明する。図１は、本発明の一実施形態である印刷装置１０の構成の概略を示す構成図であり、図２は、本発明の一実施形態である中継装置２０の構成の概略を示す構成図である。本実施形態の印刷装置１０は、図１に示すように、印刷データを記録紙Ｓに印刷するインクジェット式の装置として構成され、筐体に固定され装置全体の制御を司る制御部１２と、この制御部１２に電気的に接続された中継装置２０と、中継装置２０に接続配線１３を介して接続され所定の移動方向に移動すると共にカートリッジ１６を搭載したキャリッジ１４と、キャリッジ１４の下方に設けられ圧電素子により加圧されたインクをノズル１９から吐出する印刷ヘッド１８と、を備えている。制御部１２は、図示しないＣＰＵなどにより印刷ヘッド１８へインクの吐出指令などを行うものであり、その動作電圧は３．３Ｖに設定されている。接続配線１３は、キャリッジ１４が移動することから、制御部１２と中継装置２０との配線よりも長い配線（例えば１ｍなど）となっている。カートリッジ１６は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）など６色のインクが充填された個別のタンクを備えている。また、カートリッジ１６にはインク残量などの情報を記憶する記憶素子１６ａが各色に対して設けられており、所定のタイミングで制御部１２により接続配線１３及び中継装置２０を介して情報が読み出されたり書き込まれたりする。この記憶素子１６ａの動作電圧は、５Ｖに設定されている。なお、印刷ヘッド１８は、ヒータによりインクを加圧して記録紙Ｓに向かって吐出する方式を採用してもよい。本実施形態では、印刷ヘッド１８側のデバイスとして記憶素子１６ａを用いて説明する。
【００１４】
中継装置２０は、Ｒ端子、Ｓ端子、Ｑ端子及びＱＢ（バー）端子を備えたＲＳラッチ２８及びＲＳラッチ４８を利用して制御部１２側とキャリッジ１４側との間の信号のやりとりを行うＰチャネルオープンドレイン式のリピータとして構成されている。この中継装置２０は、制御部１２に電気的に接続され３．３Ｖの信号を出力可能な３状態式の第１バッファ２２と、第１バッファ２２と制御部１２との間とグランドとに接続された抵抗２３と、第１バッファ２２の出力側とその入力側が接続された第１シュミットトリガ２４と、第１シュミットトリガ２４の出力側に第１遅延素子２５を介してその入力側が接続されたＡＮＤ回路２６と、ＡＮＤ回路２６の出力側にＳ端子が接続されたＲＳラッチ２８と、ＲＳラッチ２８のＱＢ端子に接続された否定ゲートとしてのインバータ３０と、第１シュミットトリガ２４の出力側及びインバータ３０の出力側に３入力のうちの２入力が接続されたＡＮＤ回路３２と、ＡＮＤ回路３２の出力側にそのイネーブル端子が接続され５．０Ｖの信号を記憶素子１６ａへ出力可能な３状態式の第２バッファ４２と、第２バッファ４２と記憶素子１６ａとの間とグランドとに接続された抵抗４３とを備えている。また、中継装置２０は、記憶素子１６ａに接続された第２シュミットトリガ４４と、第２シュミットトリガ４４の出力側にその入力側が接続されたＡＮＤ回路５４と、ＡＮＤ回路５４の出力側と第２遅延素子４５を介してその入力側が接続されると共にインバータ３０の出力側に状態を反転してその入力側が接続されたＡＮＤ回路４６と、ＡＮＤ回路４６の出力側にＳ端子が接続されたＲＳラッチ４８と、ＲＳラッチ４８のＱＢ端子にその入力側が接続されその出力側がＡＮＤ回路２６の入力側にその状態を反転して接続された否定ゲートとしてのインバータ５０と、インバータ５０の出力側とＡＮＤ回路５４の出力側とがその入力側に接続されその出力側が第１バッファ２２のイネーブル端子に接続されたＡＮＤ回路５２と、を備えている。更に、中継装置２０は、第１シュミットトリガ２４の出力側にその状態を反転してその入力側に接続されると共にＡＮＤ回路５４の出力側にその状態を反転してその入力側に接続されたＡＮＤ回路３６と、ＡＮＤ回路３６の出力側にその入力側が接続されその出力側にＲＳラッチ２８のＲ端子が接続されたＯＲ回路３８と、ＯＲ回路３８の出力側とインバータ３０の出力側とがその入力側に接続されその出力側がＲＳラッチ４８のＲ端子に接続されたＯＲ回路４７とを備えている。ＯＲ回路３８は、制御部１２から出力されるリセット信号の状態を反転して入力するようその入力側が制御部１２に接続されている。ＡＮＤ回路３２は、もう一つの入力側がＡＮＤ回路５４の入力側と記憶素子１６ａなど印刷ヘッド１８側のデバイスとに接続されており、印刷ヘッド１８側のデバイスからのイネーブル信号を入力可能となっている。なお、上記ＡＮＤ回路やＯＲ回路は、ＡＮＤ回路３２を除いて２入力として構成されている。
【００１５】
ＲＳラッチ２８は、リセット優先ラッチとなるようＱＢ端子に他の回路が接続されており、Ｓ端子のＨ（ハイ）レベルを検出してラッチするとインバータ３０及びＡＮＤ回路４６を介してＲＳラッチ４８がラッチされるのを防止するよう接続されている。また、ＲＳラッチ４８も同様に、リセット優先ラッチとなるようＱＢ端子に他の回路が接続されており、Ｓ端子のＨハイレベルを検出してラッチするとインバータ５０及びＡＮＤ回路２６を介してＲＳラッチ２８がラッチされるのを防止するように接続されている。ＯＲ回路４７は、制御部１２と記憶素子１６ａとが同時に信号出力を開始したときにＲＳラッチ４８のＲ端子をＨレベルにしてラッチをクリアする、即ち制御部１２側を優先的にラッチさせるものである。ＡＮＤ回路３６は、制御部１２と記憶素子１６ａとからの信号出力がないことを検出してＲＳラッチ２８及びＲＳラッチ４８のＲ端子側をＨレベルにしてこれらのラッチをすべてクリアするものである。第１バッファ２２は、記憶素子１６ａから信号が出力されてＲＳラッチ４８がラッチされるとＡＮＤ回路５２からのイネーブルを受けて制御部１２の出力レベルに応じた信号を出力するものである。第２バッファ４２は、制御部１２から信号が出力されてＲＳラッチ２８がラッチされるとＡＮＤ回路３２からのイネーブルを受けて記憶素子１６ａの出力レベルに応じた信号を出力するものである。この第２バッファ４２は、複数のデバイスが印刷ヘッド１８側で接続されても信号電圧が低下しないような出力能力を有している。ＡＮＤ回路５４は、印刷ヘッド１８側のデバイスからのイネーブル信号がＬ（ロー）レベルとなると記憶素子１６ａから出力された信号の伝達を停止するよう接続されている。また、ＡＮＤ回路３２は、印刷ヘッド１８側のデバイスからのイネーブル信号がＬレベルとなると制御部１２からの信号の伝達を停止するよう接続されている。第１遅延素子２５は、第２デバイスへの信号の立ち上がり及び立ち下がりの遅延時間を補正するものであり、経験的に信号幅が適正な値になるよう多段的なゲートとして構成されている。なお、第２遅延素子４５も同様である。
【００１６】
次に、こうして構成された本実施形態の中継装置２０の動作、まず制御部１２から信号が印刷ヘッド１８側へ出力されたときの動作について説明する。まず、初期状態では、ＲＳラッチ２８及びＲＳラッチ４８は、すべてのラッチがクリアされた状態であり、制御部１２からＯＲ回路３８へのリセット信号はＨレベルであり、印刷ヘッド１８側のデバイスからのイネーブル信号もＨレベルとなっている。ここで、制御部１２から信号が出力されると、第１シュミットトリガ２４及び第１遅延素子２５を介してＡＮＤ回路２６の入力がＨレベル（３．３Ｖ）となる。このとき、第１遅延素子２５によりＨレベルへの到達時間が遅延される。ＡＮＤ回路２６の一方の入力がＨレベルになり他方の入力がＬレベルとなることから、ＡＮＤ回路２６はＨレベルをＲＳラッチ２８のＳ端子に出力する。すると、ＲＳラッチ２８がラッチされてＱＢ端子からＬレベルが出力され、インバータ３０により反転されてインバータ３０からＨレベルが出力される。すると、ＡＮＤ回路３２の入力がすべてＨレベルとなりＡＮＤ回路３２によりＨレベルが出力されることから、第２バッファ４２のイネーブルがＨレベルとなり、第２バッファ４２が記憶素子１６ａの出力レベルに応じた信号（５Ｖ）を出力する。なお、インバータ３０からの出力であるＨレベルを受けてＡＮＤ回路４６によりＲＳラッチ４８のラッチが防止されると共にＯＲ回路４７によりＲＳラッチ４８がクリアされる。このように、制御部１２から信号が出力されているときには、記憶素子１６ａ側から制御部１２への信号の入力が防止される。また、制御部１２と記憶素子１６ａとが同時に信号を出力したときには、ＯＲ回路４７によりＲＳラッチ４８のラッチがクリアされるため、制御部１２側から優先的に信号が出力される。また、制御部１２と記憶素子１６ａとが信号を出力しないときには、ＡＮＤ回路３６の双方の入力がＬレベルとなることから、その出力がＨレベルとなり、ＯＲ回路３８を介してＲＳラッチ２８のラッチがクリアされると共に、ＯＲ回路３８及びＯＲ回路４７を介してＲＳラッチ４８のラッチがクリアされる。また、印刷ヘッド１８側のイネーブル信号が出力されていないとき、例えばカートリッジ１６が取り外されていたり故障していたりするときには、ＡＮＤ回路３２及びＡＮＤ回路５４からの出力がＬレベルとなり、制御部１２側からの第２バッファ４２による信号の出力及び印刷ヘッド１８側からの第１バッファ２２の信号出力が停止される。なお、記憶素子１６ａ側から制御部１２への信号の出力の動作も上述と同様であるため、その説明を省略する。
【００１７】
ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態の印刷装置１０が本発明の流体吐出装置に相当し、印刷ヘッド１８が吐出ヘッド部に相当し、ＲＳラッチ２８及びＲＳラッチ４８が検出ラッチ手段に相当し、ＯＲ回路４７が優先度決定手段に相当し、ＡＮＤ回路３６がラッチクリア手段に相当し、第１バッファ２２及び第２バッファ４２が出力手段に相当し、ＡＮＤ回路３２及びＡＮＤ回路５４が出力禁止手段に相当し、第１遅延素子２５及び第２遅延素子４５が遅延時間補正手段に相当し、制御部１２が第１デバイスに相当し、記憶素子１６ａが第２デバイスに相当する。
【００１８】
以上詳述した本実施形態の印刷装置１０によれば、制御部１２による信号の出力開始を検出してＲＳラッチ２８がラッチするか、記憶素子１６ａによる信号の出力開始を検出してＲＳラッチ４８がラッチするかのいずれかを行い、制御部１２側がラッチされているときに制御部１２からの信号出力に基づいて記憶素子１６ａへこの記憶素子１６ａの出力レベルに応じた信号を第２バッファ４２が出力し、記憶素子１６ａ側がラッチされているときに記憶素子１６ａからの信号出力に基づいて制御部１２へこの制御部１２の出力レベルに応じた信号を第１バッファ２２が出力する。また、制御部１２及び記憶素子１６ａが同時に信号出力を開始したときに、ＯＲ回路４７が制御部１２以外のラッチをクリアし、制御部１２及び記憶素子１６ａが非信号出力状態となったことをＡＮＤ回路３６が検出するとラッチをすべてクリアする。このように、制御部１２を優先的にラッチし、制御部１２及び記憶素子１６ａのいずれかから信号が出力されると他方のデバイスへ信号を出力する。したがって、制御部１２及び記憶素子１６ａの信号の出力タイミングを調整することができる。
【００１９】
また、第２バッファ４２が、制御部１２の信号と異なる出力レベルの記憶素子１６ａの信号を出力するため、出力レベルの異なるデバイス間の通信の中継を行うことができる。更に、第２バッファ４２が２以上の記憶素子１６ａへ信号を出力可能な能力を有するため、複数のデバイスへの信号の中継に際して十分な信号の伝達を行うことができる。更にまた、記憶素子１６ａなど、印刷ヘッド１８側のデバイスの状態をイネーブル信号により検出しイネーブル信号が出力されていないときには、制御部１２及び記憶素子１６ａへの信号の出力を禁止するため、非動作状態のデバイスへの信号出力を抑制し、円滑に信号の中継を行うことができる。そして、第１遅延素子２５及び第２遅延素子４５を備えるため、信号の中継時に遅延時間差によって生じる信号幅の変化を補正可能であり、より正確な信号を中継することができる。そして更に、第１シュミットトリガ２４及び第２シュミットトリガ４４を備えているため、信号波形を整えることができるし、安定した信号出力を確保することができる。そして更にまた、印刷装置１０は、制御部１２と記憶素子１６ａとの間で信号の中継をすることが多いため、本発明を適用する意義が高い。また、印刷ヘッド１８と制御部１２とで信号電圧が異なることが多いため、第１バッファ２２及び第２バッファ４２を備えている意義が高く、制御部１２と印刷ヘッド１８とが比較的長いケーブルで接続されこれらを中継することが多いため、第２バッファ４２による出力電圧の増幅の意義が高く、比較的正確な信号幅であることを要するため、第１遅延素子２５及び第２遅延素子４５を備えている意義が高い。
【００２０】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００２１】
例えば、上述した実施形態では、制御部１２と記憶素子１６ａとが異なる電圧で動作し、第１バッファ２２と第２バッファ４２とが出力対象に応じた電圧を出力するものとしたが、制御部１２と記憶素子１６ａとが同じ電圧で動作するものとしてもよい。こうしても、中継装置２０の両端に接続されたデバイスの出力タイミングを調整することはできる。
【００２２】
上述した実施形態では、印刷ヘッド１８側にはデバイスとして記憶素子１６ａを複数接続したものとして説明したが、印刷ヘッド１８側には１つのデバイスを接続したものとしてもよい。また、制御部１２側は、１つのデバイスを接続したものとしたが、複数のデバイスを接続するものとしてもよい。このとき、接続可能なデバイス数に応じて、第１バッファ２２や第２バッファ４２の出力能力を設定するものとしてもよい。
【００２３】
上述した実施形態では、ＡＮＤ回路３２を３入力とし、ＡＮＤ回路５４を設け、印刷ヘッド１８側のデバイスからのイネーブル信号に基づいて制御部１２及び記憶素子１６ａへの信号の出力を停止するものとしたが、これを省略してもよい。こうしても、中継装置２０の両端に接続されたデバイスの出力タイミングを調整することはできる。
【００２４】
上述した実施形態では、第１遅延素子２５及び第２遅延素子４５を備えたものとしたが、これらを省略してもよい。また、第１シュミットトリガ２４及び第２シュミットトリガ４４を備えたものとしたが、これらを省略してもよい。
【００２５】
上述した実施形態では、オープンドレイン型の中継装置としたが、オープンコレクタ型の中継装置としてもよい。こうしても、同様の効果を得ることができる。また、上述した実施形態では、Ｐチャネル型のハイ側をドライブするものとしたが、Ｎチャネル型のロー側をドライブするものとしてもよい。
【００２６】
上述した実施形態では、中継装置２０を印刷装置１０に用いるものとしたが、これに限られず、デバイス間の信号の中継を行う電子機器であればどのようなものに適用することもできる。なお、印刷装置１０では、紙などの印刷媒体へインクを吐出するものとしたが、気体、液体、固体のいずれの流体を吐出するものとしてもよく、例えばトナーなどの着色粉などを吐出するものとしてもよい。また、印刷媒体は、紙以外の流体を受けることができるものであれば、どのようなものでもかまわない。
【図面の簡単な説明】
【００２７】
【図１】印刷装置１０の構成の概略を示す構成図である。
【図２】中継装置２０の構成の概略を示す構成図である。
【図３】従来の中継装置１２０の説明図である。
【符号の説明】
【００２８】
１０  印刷装置、１２  制御部、１３  接続配線、１４  キャリッジ、１６  カートリッジ、１６ａ  記憶素子、１８  印刷ヘッド、１９  ノズル、２０，１２０  中継装置、２２  第１バッファ、２３  抵抗、２４  第１シュミットトリガ、２５  第１遅延素子、２６，３２，３６，４６，５２，５４  ＡＮＤ回路、２８  ＲＳラッチ、３０  インバータ、３８，４７  ＯＲ回路、４２  第２バッファ、４３  抵抗、４４  第２シュミットトリガ、４５  第２遅延素子、４８  ＲＳラッチ、５０  インバータ、１２１  第１デバイス、１２２  ＮチャネルＭＯＳ−ＦＥＴ、１２３，１４３  電源、１４１  第２デバイス、Ｓ  記録紙。
【図１】
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【図２】
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【図３】
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