(57)【要約】【課題】位相余裕が大きく、安定なデータ取込みが可能なＡ／Ｄ変換装置を提供する。【解決手段】Ａ／Ｄ変換器２２（１）〜２２（４）からデータ信号Ｄａ〜Ｄｄとともにそれぞれ出力されるデータクロックＣａ〜Ｃｄに対して、サンプリング順が奇数番目のデータクロックＣａ、Ｃｃに対してはそのままラッチ回路２６（１）、２６（３）でラッチし、そのラッチ出力を書込許可信号Ｅａ、Ｅｃとして記憶部２８に出力し、偶数番目のデータクロックＣｂ、Ｃｄに対してはその反転出力をラッチ回路２６（２）、２６（４）でラッチし、そのラッチ出力を書込許可信号Ｅｂ、Ｅｄとして記憶部２８に出力し、それぞれのデータに対する記憶処理を行うことで、データクロックの周期の（Ｎ／２＋１）／Ｎの位相余裕を生じさせている。【選択図】図１
2008206049.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を複数Ｎの信号経路に分岐する信号分岐部（２１）と、
所定周期で該所定周期の１／Ｎずつ位相がシフトしたＮ相のサンプリングクロック（Ｃｓ１〜Ｃｓ４）を発生するクロック発生器（２３）と、
前記信号分岐部で分岐されたアナログ信号と前記Ｎ相のサンプリングクロックとをそれぞれ受け、該サンプリングクロックの入力タイミングに前記アナログ信号をサンプリングしてデータ信号（Ｄａ〜Ｄｄ）に変換して出力するとともに、該データ信号の取込用のデータクロック（Ｃａ〜Ｃｄ）を出力する複数ＮのＡ／Ｄ変換器（２２（１）〜２２（４））と、
データ取得を指示するスタート信号を受けた後に、前記データクロックに基づいて前記データ信号に対する書込許可信号を生成する書込許可信号発生回路（２４）と、
前記書込許可信号と前記データクロックとを受けて、前記各Ａ／Ｄ変換器から出力されるデータ信号に対する記憶処理を行う記憶部（２８）とを有するＡ／Ｄ変換装置において、
前記書込許可信号発生回路が、
前記複数ＮのＡ／Ｄ変換器のうちサンプリング順に数えて偶数番目のＡ／Ｄ変換器が出力するデータクロックを反転する反転手段（２５（１）、２５（２））と、
前記複数ＮのＡ／Ｄ変換器にそれぞれ対応して１つずつ設けられた複数Ｎのラッチ回路（２６（１）〜２６（４））とを含み、
前記複数Ｎのラッチ回路を、Ｎ−１番目のラッチ出力がＮ番目のデータ入力端子に入力されるように縦列に接続し、
前記複数ＮのＡ／Ｄ変換器のうちサンプリング順に数えて奇数番目のＡ／Ｄ変換器が出力するデータクロックを当該奇数番目のＡ／Ｄ変換器に対応する前記ラッチ回路のクロック端子に与え、前記複数ＮのＡ／Ｄ変換器のうちサンプリング順に数えて偶数番目のＡ／Ｄ変換器のデータクロックの反転出力を当該偶数番目のＡ／Ｄ変換器に対応する前記ラッチ回路のクロック端子に与えるように構成したことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記書込許可信号発生回路は、
前記各ラッチ回路のラッチ出力を、それぞれ対応するＡ／Ｄ変換器からのデータクロックで所定段シフトして遅延させるＮ個のシフト回路（２７（１）〜２７（１））を含み、
該Ｎ個のシフト回路のうち、前記サンプリング順が連続する奇数番目と偶数番目を１組とし、各組のシフト段数がサンプリング順に１段ずつ減少するように構成したことを特徴とする請求項１記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタリーブ方式のＡ／Ｄ変換装置において、複数のＡ／Ｄ変換器から出力されるデータ信号を時系列に誤りなく記憶できるようにするための技術に関する。
【背景技術】
【０００２】
高速なアナログ信号をサンプリングしてデジタル値に変換する技術として、インタリーブ方式のＡ／Ｄ変換装置が実現されている。
【０００３】
図６は、このインタリーブ方式のＡ／Ｄ変換装置１０の構成を示すものであり、例えば図７の（ａ）に示すアナログ信号ｘ（ｔ）を信号分岐部１１により複数（ここでは４）の信号経路に分岐し、４つのＡ／Ｄ変換器１２（１）〜１２（４）に入力している。
【０００４】
各Ａ／Ｄ変換器１２（１）〜１２（４）には、図７の（ｂ）〜（ｅ）のように、所定周期Ｔｓでその所定周期Ｔｓの１／４ずつ位相がシフトした４相のサンプリングクロックＣｓ１〜Ｃｓ４がクロック発生器１３から与えられる。
【０００５】
これにより各Ａ／Ｄ変換器１２（１）〜１２（４）からは図７の（ｆ）、（ｈ）、（ｊ）、（ｌ）のように、アナログ信号ｘに対しＴｓ／４の周期でサンプリングを行った場合と同等のデータＤａ〜Ｄｄを得ることができる。したがって、Ａ／Ｄ変換器の動作速度より高い周波数の信号をデータ信号に変換することができる。
【０００６】
なお、このようなインタリーブ式のＡ／Ｄ変換装置は、例えば次の特許文献１に開示されている。
【０００７】
【特許文献１】特許第３７５２２３７号公報
【０００８】
このようなインタリーブ方式のＡ／Ｄ変換装置でサンプリングによって得られた時系列のデータ信号に対して、例えば、各Ａ／Ｄ変換器１２（１）〜１２（４）の周波数特性などを補正する処理を行う場合、処理対象のデータ信号を一時的に記憶してから行うが、その記憶に必要な書込許可信号を生成する必要がある。
【０００９】
この書込許可信号の生成には、図７の（ｇ）、（ｉ）、（ｋ）、（ｍ）のように、各Ａ／Ｄ変換器１２（１）〜１２（４）がデータ信号とともに出力するデータ取得用のデータクロックＣａ〜Ｃｄを、図６に示しているように書込許可信号発生回路１４に与える。
【００１０】
書込許可信号発生回路１４は、データ信号の取込みを指示するスタート信号Ｓを受けた後に、各Ａ／Ｄ変換器から出力されるデータクロックＣａ〜Ｃｄに基づいて、書込許可信号Ｅａ〜Ｅｄをサンプリング順に生成し、記憶部１７のラッチ回路１８（１）〜１８（４）に与える。
【００１１】
ここで、書込許可信号発生回路１４は、スタート信号Ｓをデータ入力端子で受け、サンプリング順が最終位のＡ／Ｄ変換器１２（４）が出力するデータクロックＣｄをクロック端子で受けるラッチ回路１５と、そのラッチ回路１５の出力をデータ入力端子で受け、サンプリング順が第１位のＡ／Ｄ変換器１２（１）が出力するデータクロックＣａをクロック端子で受けるラッチ回路１６（１）と、そのラッチ回路１６（１）の出力をデータ入力端子で受け、サンプリング順が第２位のＡ／Ｄ変換器１２（２）が出力するデータクロックＣｂをクロック端子で受けるラッチ回路１６（２）と、そのラッチ回路１６（２）の出力をデータ入力端子で受け、サンプリング順が第３位のＡ／Ｄ変換器１２（３）が出力するデータクロックＣｃをクロック端子で受けるラッチ回路１６（３）と、そのラッチ回路１６（３）の出力をデータ入力端子で受け、サンプリング順が第４位のＡ／Ｄ変換器１２（４）が出力するデータクロックＣｄをクロック端子で受けるラッチ回路１６（４）とにより構成され、各ラッチ回路１６（１）〜１６（４）の出力を書込許可信号Ｅａ〜Ｅｄとして記憶部１７の各ラッチ回路１８（１）〜１８（４）に与える。
【００１２】
記憶部１７のラッチ回路１８（１）〜１８（４）の各データ端子にはＡ／Ｄ変換器１２（１）〜１２（４）から出力されたデータ信号Ｄａ〜Ｄｄがそれぞれ入力され、各クロック端子には、データクロックＣａ〜Ｃｄがそれぞれ入力されている。
【００１３】
したがって、図７の（ｎ）のように、スタート信号Ｓが任意のタイミングｔ０で入力された場合、その入力後に最初にデータクロックＣｄが入力されるタイミングｔ１にラッチ回路１５の出力（全体許可信号）Ｅが図７の（ｏ）のように立ち上がり、その後にデータクロックＣａが立ち上がるタイミングｔ２に図７の（ｐ）のように書込許可信号Ｅａが出力され、その後にデータクロックＣｂが立ち上がるタイミングｔ３に図７の（ｑ）のように書込許可信号Ｅｂが出力され、その後にデータクロックＣｃが立ち上がるタイミングｔ４に図７の（ｒ）のように書込許可信号Ｅｃが出力され、その後にデータクロックＣｄが立ち上がるタイミングｔ５に図７の（ｓ）のように書込許可信号Ｅｄが出力される。
【００１４】
このため、記憶部１７のラッチ回路１８（１）〜１８（４）には、データ信号Ｄａ（２）、Ｄｂ（２）、Ｄｃ（２）、Ｄｄ（２）が最初の有効なデータとして一時記憶され、以後は後続するデータ信号がサンプリング順に記憶されることになる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記のようにスタート信号Ｓの入力後にサンプリング順が最終のＡ／Ｄ変換器１２（４）が最初に出力するデータクロックＣｄと先頭のＡ／Ｄ変換器１２（１）が出力するデータクロックＣａとの間で全体許可信号Ｅを生成し、これをサンプリング順位が下位のラッチ回路へ順次伝達して書込許可信号を生成する方法では、位相余裕がデータクロックＣａの１／Ｎしかなく、環境変化等で所望のサンプリング順に対して書込許可信号発生回路１４へのデータクロックの入力順が異なる状態が発生する場合がある。
【００１６】
例えば図８の（ｃ）、（ｄ）の第２位のＡ／Ｄ変換器１２（２）のデータ信号Ｄｂ、データクロックＣｂが、図８の（ａ）、（ｂ）の第１位のＡ／Ｄ変換器１２（１）のデータ信号Ｄａ、データクロックＣａより先行した場合、最初に記憶される４つのデータの組がＤａ（２）、Ｄｂ（３）、Ｄｃ（３）、Ｄｄ（３）となり、データの連続性が失われてしまう。
【００１７】
本発明は、上記問題を解決し、位相余裕が大きく、安定なデータ取込みが可能なＡ／Ｄ変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
前記目的を達成するために、本発明の請求項１のＡ／Ｄ変換装置は、
アナログ信号を複数Ｎの信号経路に分岐する信号分岐部（２１）と、
所定周期で該所定周期の１／Ｎずつ位相がシフトしたＮ相のサンプリングクロック（Ｃｓ１〜Ｃｓ４）を発生するクロック発生器（２３）と、
前記信号分岐部で分岐されたアナログ信号と前記Ｎ相のサンプリングクロックとをそれぞれ受け、該サンプリングクロックの入力タイミングに前記アナログ信号をサンプリングしてデータ信号（Ｄａ〜Ｄｄ）に変換して出力するとともに、該データ信号の取込用のデータクロック（Ｃａ〜Ｃｄ）を出力する複数ＮのＡ／Ｄ変換器（２２（１）〜２２（４））と、
データ取得を指示するスタート信号を受けた後に、前記データクロックに基づいて前記データ信号に対する書込許可信号を生成する書込許可信号発生回路（２４）と、
前記書込許可信号と前記データクロックとを受けて、前記各Ａ／Ｄ変換器から出力されるデータ信号に対する記憶処理を行う記憶部（２８）とを有するＡ／Ｄ変換装置において、
前記書込許可信号発生回路が、
前記複数ＮのＡ／Ｄ変換器のうちサンプリング順に数えて偶数番目のＡ／Ｄ変換器が出力するデータクロックを反転する反転手段（２５（１）、２５（２））と、
前記複数ＮのＡ／Ｄ変換器にそれぞれ対応して１つずつ設けられた複数Ｎのラッチ回路（２６（１）〜２６（４））とを含み、
前記複数Ｎのラッチ回路を、Ｎ−１番目のラッチ出力がＮ番目のデータ入力端子に入力されるように縦列に接続し、
前記複数ＮのＡ／Ｄ変換器のうちサンプリング順に数えて奇数番目のＡ／Ｄ変換器が出力するデータクロックを当該奇数番目のＡ／Ｄ変換器に対応する前記ラッチ回路のクロック端子に与え、前記複数ＮのＡ／Ｄ変換器のうちサンプリング順に数えて偶数番目のＡ／Ｄ変換器のデータクロックの反転出力を当該偶数番目のＡ／Ｄ変換器に対応する前記ラッチ回路のクロック端子に与えるように構成したことを特徴としている。
【００１９】
また、本発明の請求項２のＡ／Ｄ変換装置は、請求項１記載のＡ／Ｄ変換装置において、
前記書込許可信号発生回路は、
前記各ラッチ回路のラッチ出力を、それぞれ対応するＡ／Ｄ変換器からのデータクロックで所定段シフトして遅延させるＮ個のシフト回路（２７（１）〜２７（１））を含み、
該Ｎ個のシフト回路のうち、前記サンプリング順が連続する奇数番目と偶数番目を１組とし、各組のシフト段数がサンプリング順に１段ずつ減少するように構成したことを特徴としている。
【発明の効果】
【００２０】
このように本発明の請求項１のＡ／Ｄ変換装置の書込許可信号発生回路では、スタート信号入力後に、サンプリング順が第１位のＡ／Ｄ変換器のデータクロックが最初に所定方向に遷移するタイミングがラッチ回路で検知され、そのタイミングにこのＡ／Ｄ変換器のデータ信号に対する書込許可信号が出力される。また、第１位のＡ／Ｄ変換器のデータクロックがラッチされてから第２位のＡ／Ｄ変換器が出力するデータクロックの反転出力が最初に所定方向に遷移するタイミングがラッチ回路で検知され、そのタイミングにこのＡ／Ｄ変換器のデータ信号に対する書込許可信号が出力される。
【００２１】
ここで、サンプリング順が第１位のデータクロックがラッチされるタイミングと第２位のデータクロックの反転出力がラッチされるタイミングとの差は理想状態でデータクロックの周期の（Ｎ／２＋１）／Ｎとなる。
【００２２】
同様に、サンプリング順が第３位のデータクロックがラッチされるタイミングと第４位のデータクロックの反転出力がラッチされるタイミングとの差は理想状態でデータクロックの周期の（Ｎ／２＋１）／Ｎとなる。また、サンプリング順が第２位のＡ／Ｄ変換器に対応する書込許可信号が出力されるタイミングと第３位のＡ／Ｄ変換器に対応する書込許可信号が出力されるタイミングとの差は、理想状態でデータクロックの周期の（Ｎ／２＋１）／Ｎとなる。
【００２３】
以下同様の処理が行われて、各Ａ／Ｄ変換器のデータ信号にそれぞれ対応した書込許可信号が生成されるので、従来に比べて位相余裕が拡大し、安定なデータ取込み処理が行える。
【００２４】
また、本発明の請求項２のＡ／Ｄ変換装置の書込許可信号発生回路では、ラッチ回路の出力をシフトして記憶部に与えるシフト回路を設けたので、スタート信号入力後最初に記憶されるデータ信号から有効に利用することができる。
【発明を実施するための最良の形態】
【００２５】
（第１実施形態）
以下、図面に基づいて本発明の第１実施形態を説明する。
図１は、本発明を適用したＡ／Ｄ変換装置２０の構成を示している。
【００２６】
このＡ／Ｄ変換装置２０は、アナログ信号ｘ（ｔ）を信号分岐部２１により複数Ｎ（以下、Ｎ＝４の例で説明する）の信号経路に分岐し、それぞれＡ／Ｄ変換器２２（１）〜２２（４）に入力している。
【００２７】
これらのＡ／Ｄ変換器２２（１）〜２２（４）には、クロック発生器２３で生成された所定周期ＴｓでＴｓ／４ずつ位相がシフトした４相のサンプリングクロックＣｓ１〜Ｃｓ４がそれぞれ与えられ、アナログ信号ｘ（ｔ）に対して等価的に周期Ｔｓ／Ｎのサンプリングを行わせる。
【００２８】
各Ａ／Ｄ変換器２２（１）〜２２（４）は、サンプリングで得られたデータ信号Ｄａ〜Ｄｄを出力するとともに、そのデータ信号と同期したデータクロックＣａ〜Ｃｄを出力するように構成されている。
【００２９】
これらのデータクロックＣａ〜Ｃｄは、書込許可信号発生回路２４に入力される。
書込許可信号発生回路２４は、データの取得開始を指示するスタート信号Ｓを受けた後に、特定のＡ／Ｄ変換器２２（１）を先頭としてサンプリング順に得られるデータ信号の書込みを許可するための信号を生成するものであり、この実施形態では、各Ａ／Ｄ変換器２２（１）〜２２（４）からそれぞれ出力されるデータクロックＣａ〜Ｃｄを受け、スタート信号Ｓが入力された後に、データクロックのレベル遷移タイミングに同期してレベルが遷移する４相の書込許可信号Ｅａ〜Ｅｄを生成する。
【００３０】
より具体的に言えば、図１に示しているように、特定のＡ／Ｄ変換器２２（１）を先頭にしてサンプリング順が偶数番目となるＡ／Ｄ変換器２２（２）、２２（４）が出力するデータクロックＣｂ、Ｃｄをそれぞれ反転する反転器２５（１）、２５（２）と、各Ａ／Ｄ変換器２２（１）〜２２（４）にそれぞれ対応した４つのラッチ回路２６（１）〜２６（４）が設けられている。
【００３１】
ラッチ回路２６（１）〜２６（４）は、Ａ／Ｄ変換器２２（１）を先頭とするサンプリング順にしたがって、そのＡ／Ｄ変換器に対応する上位のラッチ回路のラッチ出力が下位のラッチ回路のデータ入力端子に入力されるようにして縦列接続されており、サンプリング順が奇数番目のＡ／Ｄ変換器２２（１）、２２（３）が出力するデータクロックＣａ、Ｃｃをそれぞれ対応するラッチ回路２６（１）、２６（３）のクロック端子で受け、サンプリング順が偶数番目のＡ／Ｄ変換器２２（２）、２２（４）が出力するデータクロックＣｂ、Ｃｄについては反転器２５の反転結果Ｃｂ′、Ｃｄ′をラッチ回路２６（２）、２６（４）のクロック端子で受ける。
【００３２】
各ラッチ回路２６（１）〜２６（４）のラッチ出力は４相の書込許可信号Ｅａ〜Ｅｄとして、データクロックＣａ〜Ｃｄおよびデータ信号Ｄａ〜Ｄｄとともに記憶部２８に入力される。
【００３３】
記憶部２８は、取得データに対する後続装置の処理に応じて任意の構成が考えられる。例えばＲＡＭ等のメモリにアドレス指定して一定量のデータを書き込んでから処理する場合や、データを一時記憶して直ぐに処理する場合があるが、ここでは、後者の場合について説明する。
【００３４】
この場合、図１に示しているように、記憶部２８は、データの一時記憶を行うために複数のラッチ回路２９（１）〜２９（４）により構成される。
【００３５】
ラッチ回路２９（１）〜２９（４）のデータ端子にはデータ信号Ｄａ〜Ｄｄがそれぞれ入力され、クロック端子にはデータクロックＣａ〜Ｃｄがそれぞれ入力されている。また、イネーブル端子には、書込許可信号Ｅａ〜Ｅｄがそれぞれ入力されている。
【００３６】
したがって、書込許可信号Ｅａが０から１に遷移した後で、最初にデータクロックＣａが立ち上がったタイミングにＡ／Ｄ変換器２２（１）から出力されているデータ信号Ｄａがラッチ回路２９（１）に一時記憶され、次に、書込許可信号Ｅｂが０から１に遷移した後で、データクロックＣｂが立ち上がったタイミングにＡ／Ｄ変換器２２（２）から出力されているデータ信号Ｄｂがラッチ回路２９（２）に一時記憶され、さらに、書込許可信号Ｅｃが０から１に遷移した後で、データクロックＣｃが立ち上がったタイミングにＡ／Ｄ変換器２２（３）から出力されているデータ信号Ｄｃがラッチ回路２９（３）に一時記憶され、最後に書込許可信号Ｅｄが０から１に遷移した後で、データクロックＣｄが立ち上がったタイミングにＡ／Ｄ変換器２２（４）から出力されているデータ信号Ｄｄがラッチ回路２９（４）に一時記憶される。
【００３７】
以後、書込許可信号Ｅａ〜Ｅｄが１の状態が続いている間、記憶部２８の各ラッチ回路２９（１）〜２９（４）のデータは、各データクロックＣａ〜Ｃｄに同期してそれぞれ更新される。この一時記憶されたデータは後続の図示しない処理装置に出力されて所望処理がなされる。
【００３８】
次に、この実施形態のＡ／Ｄ変換装置２０の動作について説明する。
アナログ信号ｘ（ｔ）に対するサンプリングにより例えば図２の（ｂ）、（ｄ）、（ｆ）、（ｈ）のデータ信号Ｄａ〜Ｄｄと、（ｃ）、（ｅ）、（ｇ）、（ｉ）のデータクロックＣａ〜Ｃｄが各Ａ／Ｄ変換器２２（１）〜２２（４）から出力されている状態で、図２の（ａ）のようにスタート信号Ｓが時刻ｔ０に入力されると、そのスタート信号Ｓの入力タイミングから最初にデータクロックＣａが立ち上がるタイミングｔ１にラッチ回路２６（１）の出力Ｅａが立ち上がり、図２の（ｊ）のように書込許可信号として出力される。
また、ラッチ回路２６（１）の出力Ｅａが立ち上がってからデータクロックＣｂが最初に立ち下がるタイミングｔ２にラッチ回路２６（２）の出力Ｅｂが立ち上がり、図２の（ｋ）のように書込許可信号として出力される。
【００３９】
同様に、ラッチ回路２６（２）の出力Ｅｂが立ち上がってからデータクロックＣｃが最初に立ち上がるタイミングｔ３にラッチ回路２６（３）の出力Ｅｃが立ち上がり、図２の（ｌ）のように書込許可信号として出力され、ラッチ回路２６（３）の出力Ｅｃが立ち上がってからデータクロックＣｄが最初に立ち下がるタイミングｔ４にラッチ回路２６（４）の出力Ｅｄが立ち上がり、図２の（ｍ）のように書込許可信号として出力される。
【００４０】
なお、図２の理想状態における信号Ｅａ〜Ｅｄの各間隔は３Ｔｓ／４となっている。
これらの書込許可信号Ｅａ〜Ｅｄは、記憶部２８の各ラッチ回路２９（１）〜２９（４）に入力される。
【００４１】
したがって、ラッチ回路２９（１）には、書込許可信号Ｅａが１に遷移したタイミングｔ１の後に最初にデータクロックＣａが立ち上がるタイミングｔ１″のデータ信号Ｄａ（２）が一時記憶される。
【００４２】
また同様に、書込許可信号Ｅｂが１に遷移したタイミングｔ２の後に最初にデータクロックＣｂが立ち上がるタイミングｔ２″のデータ信号Ｄｂ（２）が一時記憶され、書込許可信号Ｅｃが１に遷移したタイミングｔ３の後に最初にデータクロックＣｃが立ち上がるタイミングｔ３″のデータ信号Ｄｃ（３）が有効なデータとして一時記憶され、書込許可信号Ｅｄが１に遷移したタイミングｔ４の後に最初にデータクロックＣｂが立ち上がるタイミングｔ４″のデータ信号Ｄｄ（３）が有効なデータとして一時記憶される。
【００４３】
以下、各データクロックＣａ〜Ｃｄの立ち上がりタイミングに記憶部２８のデータが更新されることになる。
【００４４】
なお、データ信号Ｄａ、Ｄｂのうち、スタート信号Ｓの出力後、最初に記憶部２８に記憶されるデータ信号Ｄａ（２）、Ｄｂ（２）については、それに対応した（組をなす）データ信号Ｄｃ（２）、Ｄｄ（２）が記憶されないので、廃棄処理され、続くＤａ（３）、Ｄｂ（３）から有効なデータとして利用されることになる。この廃棄データの判断は段数Ｎによって予め決まる。
【００４５】
上記図２の動作例は、各Ａ／Ｄ変換器２２（１）〜２２（４）から出力されるデータ信号とデータクロックとが、理想のタイミングでサンプリング順に出力されている場合であったが、この実施形態のＡ／Ｄ変換装置２０では、上記のように奇数番目のデータクロックについてはその立ち上がりタイミングで書込許可信号を出力し、偶数番目のデータクロックについては立ち下がりタイミングで書込許可信号を出力するようにしており、これにより位相余裕がデータクロックの１／Ｎしかない従来例に比べてデータクロックの（１／Ｎ＋１／２）πまで拡大され、各Ａ／Ｄ変換器２２（１）〜２２（４）の出力間の相対位相が多少変動しても、記憶部２８に記憶されるデータの組の連続性を保持することができる。
【００４６】
このように、本実施形態のＡ／Ｄ変換装置２０では、Ａ／Ｄ変換器２２（１）〜２２（４）からデータ信号とともにそれぞれ出力されるデータクロックＣａ〜Ｃｄに対して、サンプリング順が奇数番目のデータクロックに対してはそのままラッチし、偶数番目のデータクロックに対してはその反転出力をラッチすることで書込許可信号Ｅａ〜Ｅｄを生成し、それぞれのデータに対する記憶処理を行っている。
【００４７】
このため、高速サンプリングを行う場合であっても、位相余裕が十分ある状態で安定にデータ取得処理を行うことができる。
【００４８】
（第２実施形態）
前記した第１実施形態では、各ラッチ回路２６（１）〜２６（４）のラッチ出力を書込許可信号としていたが、図３に示す第２実施形態のＡ／Ｄ変換装置２０′のように、各ラッチ回路２６（１）〜２６（４）のラッチ出力をシフト回路２７（１）〜２７（４）によって遅延し、これを書込許可信号として記憶部２８に与える構成であってもよい。なお、他の構成は、前記第１実施形態と同一なのでその説明を省略する。
【００４９】
各シフト２７（１）〜２７（４）は、ラッチ回路２６（１）〜２６（４）のラッチ出力をそれぞれ受けて、対応するデータクロックで所定段シフトして、４相の書込許可信号Ｅａ′〜Ｅｄ′をそれぞれ生成する。
【００５０】
ここで、シフト回路２７（１）〜２７（４）のシフト段数は、サンプリング順に連続する奇数番目と偶数番目の２つずつを組とし、サンプリング順が先行する組からＭ段、Ｍ−１段、Ｍ−２段、……と段数が順に減少するようにしている。
【００５１】
ＭはＮ／２以上の任意の値であり、上記のようにＮ＝４の場合の最小構成はＭ＝２で、サンプリングが先行する組のシフト回路２７（１）、２７（２）が２段シフト構成で、残りの組のシフト回路２７（３）、２７（４）は１段シフト構成となる。
【００５２】
各シフト回路２７（１）〜２７（４）から出力される４相の書込許可信号Ｅａ′〜Ｅｄ′は、データクロックＣａ〜Ｃｄおよびデータ信号Ｄａ〜Ｄｄとともに記憶部２８に入力される。
【００５３】
記憶部２８では、書込許可信号Ｅａ′が０から１に遷移した後で、最初にデータクロックＣａが立ち上がったタイミングにＡ／Ｄ変換器２２（１）から出力されているデータ信号Ｄａがラッチ回路２９（１）に一時記憶され、次に、書込許可信号Ｅｂ′が０から１に遷移した後で、データクロックＣｂが立ち上がったタイミングにＡ／Ｄ変換器２２（２）から出力されているデータ信号Ｄｂがラッチ回路２９（２）に一時記憶され、さらに、書込許可信号Ｅｃ′が０から１に遷移した後で、データクロックＣｃが立ち上がったタイミングにＡ／Ｄ変換器２２（３）から出力されているデータ信号Ｄｃがラッチ回路２９（３）に一時記憶され、最後に書込許可信号Ｅｄ′が０から１に遷移した後で、データクロックＣｄが立ち上がったタイミングにＡ／Ｄ変換器２２（４）から出力されているデータ信号Ｄｄがラッチ回路２９（４）に一時記憶される。
【００５４】
以後、書込許可信号Ｅａ′〜Ｅｄ′が１の状態が続いている間、記憶部２８の各ラッチ回路２９（１）〜２９（４）のデータは、各データクロックＣａ〜Ｃｄに同期してそれぞれ更新される。この一時記憶されたデータは後続の図示しない処理装置に出力されて所望処理がなされる。
【００５５】
次に、この第２実施形態のＡ／Ｄ変換装置２０′の動作について説明する。
アナログ信号ｘ（ｔ）に対するサンプリングにより例えば図４の（ｂ）、（ｄ）、（ｆ）、（ｈ）のデータ信号Ｄａ〜Ｄｄと、（ｃ）、（ｅ）、（ｇ）、（ｉ）のデータクロックＣａ〜Ｃｄが各Ａ／Ｄ変換器２２（１）〜２２（４）から出力されている状態で、図４の（ａ）のようにスタート信号Ｓが時刻ｔ０に入力されると、そのスタート信号Ｓの入力タイミングから最初にデータクロックＣａが立ち上がるタイミングｔ１にラッチ回路２６（１）の出力Ｅａが立ち上がり、この時刻ｔ１からデータクロックＣａが２回目に立ち上がるタイミングｔ１′に図４の（ｊ）のように立ち上がる書込許可信号Ｅａ′が出力される。
【００５６】
また、ラッチ回路２６（１）の出力Ｅａが立ち上がってからデータクロックＣｂが最初に立ち下がるタイミングｔ２にラッチ回路２６（２）の出力Ｅｂが立ち上がり、この時刻ｔ２からデータクロックＣｂが２回目に立ち上がるタイミングｔ２′に図４の（ｋ）のように立ち上がる書込許可信号Ｅｂ′が出力される。
【００５７】
同様に、ラッチ回路２６（２）の出力Ｅｂが立ち上がってからデータクロックＣｃが最初に立ち上がるタイミングｔ３にラッチ回路２６（３）の出力Ｅｃが立ち上がり、この時刻ｔ３からデータクロックＣｃが１回目に立ち上がるタイミングｔ３′に図４の（ｌ）のように立ち上がる書込許可信号Ｅｃ′が出力され、ラッチ回路２６（３）の出力Ｅｃが立ち上がってからデータクロックＣｄが最初に立ち下がるタイミングｔ４にラッチ回路２６（４）の出力Ｅｄが立ち上がり、この時刻ｔ４からデータクロックＣｄが１回目に立ち上がるタイミングｔ４′に図４の（ｍ）のように立ち上がる書込許可信号Ｅｄ′が出力される。
【００５８】
なお、図４の理想状態における信号Ｅａ〜Ｅｄの各間隔は３Ｔｓ／４となり、それらを２段あるいは１段シフトして得られた書込許可信号Ｅａ′〜Ｅｄ′の各間隔はＴｓ／４となっている。
【００５９】
これらの書込許可信号Ｅａ′〜Ｅｄ′は、記憶部２８の各ラッチ回路２９（１）〜２９（４）に入力される。
【００６０】
したがって、ラッチ回路２９（１）には、書込許可信号Ｅａ′が１に遷移したタイミングｔ１′の後に最初にデータクロックＣａが立ち上がるタイミングｔ１″のデータ信号Ｄａ（４）が有効なデータとして一時記憶される。
【００６１】
また同様に、書込許可信号Ｅｂ′が１に遷移したタイミングｔ２′の後に最初にデータクロックＣｂが立ち上がるタイミングｔ２″のデータ信号Ｄｂ（４）が有効なデータとして一時記憶され、書込許可信号Ｅｃ′が１に遷移したタイミングｔ３′の後に最初にデータクロックＣｃが立ち上がるタイミングｔ３″のデータ信号Ｄｃ（４）が有効なデータとして一時記憶され、書込許可信号Ｅｄ′が１に遷移したタイミングｔ４′の後に最初にデータクロックＣｂが立ち上がるタイミングｔ４″のデータ信号Ｄｄ（４）が有効なデータとして一時記憶される。
【００６２】
前記第１実施形態では、スタート信号Ｓの出力後に最初に記憶されるデータ信号は段数Ｎによって廃棄され、有効に利用されない場合があるが、この第２実施形態では廃棄か否かの判断は不要で、全てのデータを有効に利用できる。
【００６３】
以下、各データクロックＣａ〜Ｃｄの立ち上がりタイミングに記憶部２８のデータが更新されることになる。
【００６４】
上記図４の動作例は、各Ａ／Ｄ変換器２２（１）〜２２（４）から出力されるデータ信号とデータクロックとが、理想のタイミングでサンプリング順に出力されている場合であったが、この実施形態のＡ／Ｄ変換装置２０′では、上記のように奇数番目のデータクロックについてはその立ち上がりタイミングから所定段数のシフトを行い、偶数番目のデータクロックについては立ち下がりタイミングから所定段数のシフトを行うようにしているので、各Ａ／Ｄ変換器２２（１）〜２２（４）の出力間の相対位相が多少変動しても、記憶部２８に記憶されるデータの組の連続性を保持することができる。
【００６５】
例えば、図５に示すように、Ａ／Ｄ変換器２２（２）のデータ信号ＤｂとデータクロックＣｂが理想タイミングより先行して、スタート信号入力後の最初のデータクロックＣｂが立ち下がりタイミングｔ２がデータクロックＣａの立ち上がりタイミングｔ１の直後になった場合、書込許可信号Ｅｂ′が立ち上がるタイミングｔ２′が図３の（ｊ）のように時刻ｔ１′より先行し、その次のデータクロックＣｂの立ち上がりタイミングｔ２″に入力されているデータ信号Ｄｂ（４）を、４組目の他のデータ信号Ｄａ（４）、Ｄｃ（４）、Ｄｄ（４）とともに記憶することができ、データの連続性は失われない。また、図示しないがＡ／Ｄ変換器２２（２）のデータ信号ＤｂとデータクロックＣｂが理想タイミングより遅れる場合でも同様に、正規のデータ信号Ｄｂ（４）を一時記憶することができる。
【００６６】
この位相余裕は、奇数番目のデータクロックに対し偶数番目のデータクロックの反転出力をシフトしていることによって生じるものであり、上記のようにＮ＝４の場合には、データクロック周期の３π／４の変動に対応でき、これをＮで表せば、（１＋Ｎ／２）／Ｎとなる。
【００６７】
このように、第２実施形態のＡ／Ｄ変換装置２０′では、Ａ／Ｄ変換器２２（１）〜２２（４）からデータ信号とともにそれぞれ出力されるデータクロックＣａ〜Ｃｄに対して、サンプリング順が奇数番目のデータクロックに対してはそのままラッチし、偶数番目のデータクロックに対してはその反転出力をラッチして、そのラッチ出力をそれぞれのデータクロックで所定段数シフトすることで書込許可信号Ｅａ′〜Ｅｄ′を生成し、それぞれのデータに対する記憶処理を行っている。
【００６８】
このため、高速サンプリングを行う場合であっても、位相余裕が十分ある状態で安定にデータ取得処理を行うことができ、且つ取得したデータの全てを有効利用できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態の構成図
【図２】第１実施形態の理想状態における動作説明図
【図３】本発明の第２実施形態の構成図
【図４】第２実施形態の理想状態における動作説明図
【図５】第２実施形態の位相変動時の動作説明図
【図６】従来装置の構成図
【図７】従来装置の理想状態における動作説明図
【図８】従来装置の位相変動時の動作説明図
【符号の説明】
【００７０】
２０、２０′……Ａ／Ｄ変換装置、２１……信号分岐部、２２……Ａ／Ｄ変換器、２３……クロック発生器、２４……書込許可信号発生回路、２５……反転器、２６……ラッチ回路、２７……シフト回路、２８……記憶部、２９……ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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