(57)【要約】【課題】半導体チップの薄型化に伴う不具合の発生を回避でき、デバイス特性が良好な半導体装置を高い歩留りで製造できる半導体装置の製造方法を提供する。【解決手段】素子形成用ウエハ１１と支持基板１２とを貼合わせて貼合わせ基板１３とする。そして、貼合わせ基板１３の素子形成用ウエハ１１に、トランジスタ等の素子、層間絶縁膜、配線及びパッシベーション膜等を形成する。その後、貼合わせ基板１３をダイシングして、個々の半導体チップに分割する。次いで、超音波カッター等により、半導体チップから支持基板１２を分離する。【選択図】図３
2008112813.tif 000002
【特許請求の範囲】
【請求項１】
素子形成用ウエハと支持基板とを貼合わせて貼合わせ基板とする工程と、
前記貼合わせ基板の前記素子形成用ウエハに素子を形成する工程と、
前記貼合わせ基板をダイシングして各半導体チップ毎に分割する工程と、
前記半導体チップから前記支持基板を分離する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記素子形成用ウエハと前記支持基板とを、酸化膜を介して接合することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記支持基板として、前記素子形成用ウエハと同一材料のウエハを使用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記貼合わせ基板の厚さが７５０±５０μｍの範囲内であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体チップから前記支持基板を分離する工程において、超音波カッターを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に薄型の半導体装置を歩留りよく製造できる半導体装置の製造方法に関する。
【背景技術】
【０００２】
通常、半導体装置の製造工程において、ウエハ（半導体ウエハ）の裏面側に付着した異物を除去するために、ウェハの裏面を研削するバックグラインダー処理が実施されている。また、近年、ＩＣカードやＩＣタグに使用される半導体チップ及びＳｏＣ（システムオンチップ）等の半導体チップには、より一層の小型化とともに薄型化が要求されており、半導体チップを要求される厚さにするためにも、ウエハのバックグラインダー処理が行われている。
【０００３】
バックグラインダー処理には、先端に粒径が４〜８μｍ程度の砥粒が埋め込まれた研削ホイールと呼ばれるリング状の研削歯が用いられる。そして、バックグラインダー処理時にはウエハの表面（素子形成面側）に保護テープを貼り、裏面側を研削ホイールで研削している。
【０００４】
このバックグラインダー処理により、ウエハの裏面にソーラインと呼ばれる研磨痕が残り、それがチップクラックの原因となることがある。また、バックグラインダー処理によりウエハの内部に歪（内部歪）が発生して、チップクラックの原因となることもある。そのため、従来から、バックグラインダー処理後に研磨（ＣＭＰ研磨等）又はエッチング等の化学的処理を実施して、研磨痕や内部歪みを除去することが行われている。
【０００５】
なお、本発明に関係すると思われる従来技術として、特許文献１〜７に記載されたものがある。特許文献１には、２枚のウエハをホットメルト接着剤で接合した後、ウエハの裏面を研削又は研磨して薄型化し、その後ウエハチャックに固定して次の処理工程に搬送することが開示されている。特許文献２には、ウエハを２５０μｍ程度の厚さまで裏面研削した後、このウエハをキャリアに接着し、ウエハ裏面をエッチング液でエッチングした後、ダイシングテープに貼着してからキャリアを外すことが開示されている。
【０００６】
特許文献３には、２枚の半導体ウエハを貼合わせるときに、貼合わせ面にゲッタリング源となる結晶歪が発生するように、少なくとも一方のウエハを変形させる半導体ウエハの製造方法が記載されている。特許文献４には、多孔質Ｓｉ層及び単結晶Ｓｉ層が形成された種子基板と、多孔質Ｓｉ層、単結晶Ｓｉ層及び絶縁層が形成された支持基板とを、単結晶Ｓｉ層と絶縁層とを接触させて接合し、その後多結晶Ｓｉ層の部分で種子基板及び支持基板を分離する薄型半導体装置の製造方法が記載されている。
【０００７】
特許文献５には、素子が形成されたウエハを積層して三次元ＬＳＩを製造する方法が記載されている。特許文献６にはバックグラインダー処理に使用する接着フィルムが記載されている。特許文献７には多孔質単結晶半導体層を有する２つの基材を貼合わせてなる複合部材に、高圧の水流を吹き付けて各基体を分離することが記載されている。
【特許文献１】特開平１１−２９７６４８号公報
【特許文献２】特開２００４−１１９９７５号公報
【特許文献３】特許第３０７６１３７号公報
【特許文献４】特開２００４−１７９６４９号公報
【特許文献５】特許第２９８４４４１号公報
【特許文献６】特開２００２−３０９１８７号公報
【特許文献７】特許第２８７７８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明者等は、上述した従来技術には、以下に示す問題点があると考える。すなわち、半導体チップの薄型化が促進されると、それに伴ってウエハの剛性が低下するため、半導体プロセスに用いるパッシベーション膜の応力やウエハ自体の内部応力に起因する反りが顕著にあらわれて、ダイシングなどの工程で不具合が発生することがある。また、圧電効果を示す膜を有する半導体装置（例えば、強誘電体膜を備えたＦｅＲＡＭ）では、半導体チップを薄型化すると、ウエハ自体の内部応力に圧電効果による歪が加わって素子がダメージを受け、デバイス特性が劣化することがある。
【０００９】
本発明の目的は、半導体チップの薄型化に伴う不具合の発生を回避でき、デバイス特性が良好な半導体装置を高い歩留りで製造できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、素子形成用ウエハと支持基板とを貼合わせて貼合わせ基板とする工程と、前記貼合わせ基板の前記素子形成用ウエハに素子を形成する工程と、前記貼合わせ基板をダイシングして各半導体チップ毎に分割する工程と、前記半導体チップから前記支持基板を分離する工程とを有する半導体装置の製造方法が提供される。
【００１１】
薄型化によりウエハが反る主な原因は、薄型化によるウエハの剛性力の低下にバックグラインダー処理により発生する物理的な圧力が加わり、ウエハの剛性力がパッシベーション膜の応力やウエハ自体の内部応力に耐えられなくなるためであると考えられる。この問題を解決するため、本発明では、ウエハ貼合わせ技術を用いる。
【００１２】
すなわち、本発明では、トランジスタ等の半導体素子を形成する素子形成用ウエハを支持基板に貼合わせて、貼合わせ基板とする。そして、この貼合わせ基板の素子形成用ウエハに対し成膜工程、フォトリソグラフィ工程、イオン注入工程及び熱処理工程等を実施して、トランジスタ等の素子と、層間絶縁膜、配線及びパッシベーション膜等を形成する。その後、貼合わせ基板をダイシング（切断）して、各半導体チップ（半導体装置）毎に分割する。次いで、例えば超音波カッターを用いて、半導体チップから支持基板を分離する。このようにして、薄型化した半導体装置が完成する。
【００１３】
本発明においては、バックグラインダー処理を行わずに半導体チップを薄型化するので、バックグラインダー処理にともなう研磨痕や内部歪が発生しない。これにより、半導体チップの特性の劣化が回避されるとともに、歩留りが向上するという効果が得られる。また、ダイシング時には支持基板により剛性が確保されているため、パッシベーション膜の応力による反りが回避される。これにより、ダイシングが容易になり、歩留りがより一層向上する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、添付の図面を参照して説明する。
【００１５】
図１〜図５は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００１６】
まず、図１に示すように、素子形成用ウエハ１１と支持基板１２とを用意する。これらの素子形成用ウエハ１１及び支持基板１２は、公知のＣＺ（Czochralski）法により形成したシリコン単結晶のブロックに対し外形研削加工及びオリエンテーションフラット加工を施してインゴットとした後、このインゴットをスライスして形成される。但し、素子形成用ウエハ１１を切り出すインゴットと支持基板１２を切り出すインゴットとは別のものを使用することが好ましい。素子形成用ウエハ１１を切り出すインゴットは高純度であることが要求されるが、支持基板１２を切り出すインゴットにはそれほど高純度であることは要求されない。
【００１７】
なお、本実施形態では支持基板１２としてシリコンウエハを用いているが、他の材料からなる支持基板１２を形成してもよい。但し、支持基板１２は十分な剛性を有するとともに、その熱伝導率が素子形成用ウエハ１１とほぼ同じであることが好ましい。また、支持基板１２は、素子形成用ウエハ１１を汚染させない材料により形成されていることが必要である。
【００１８】
次に、インゴットから切り出した素子形成用ウエハ１１及び支持基板１２を、通常のウエハ工程と同様にべべリング（面取り）、ラッピング（機械研磨）及びエッチング（化学研磨）処理して、形状、寸法、平行度及び光沢度等を調整する。この場合、素子形成用ウエハ１１の厚さは、完成時の半導体装置に要求される厚さに応じて決定される。本実施形態においては、素子形成用ウエハ１１の直径は２００ｍｍ、厚さは１５０μｍとする。また、支持基板１２の直径は２００ｍｍ、厚さは６００ｍｍとする。
【００１９】
次に、支持基板１２の上に、例えば熱酸化法により酸化膜１２ａを形成する。そして、支持基板１２の酸化膜１２ａの上に素子形成用ウエハ１１を重ね合わせた後、例えば１１００℃の温度で１時間熱処理する。これにより、図２に示すように、支持基板１２と素子形成用ウエハ１１とが酸化膜１２ａを介して接合される。なお、酸化膜１２ａにより素子形成用ウエハ１１と支持基板１２とを貼り合わせる替わりに、耐熱性を有するセラミック系の接着剤を用いて、素子形成用ウエハ１１と支持基板１２とを貼り合わせてもよい。以下、素子形成用ウエハ１１と支持基板１２とを貼合わせてなる基板を、貼合わせ基板１３と呼ぶ。
【００２０】
支持基板１２と素子形成用ウエハ１１との合計の厚さは、半導体装置製造工程においてウエハの搬送又は保持に使用する治具（チャック）に応じた適切な厚さとする。例えば、現状の一般的な治具を使用する場合、支持基板１２と素子形成用ウエハ１１との合計の厚さは、７５０±５０μｍの範囲内とすることが好ましい。貼合わせ基板１３の厚さがこの範囲内であれば十分な剛性を確保することができて、製造工程で発生する内部応力によるウエハの反りを防止することができる。
【００２１】
次に、図３に示すように、貼合わせ基板１３の素子形成用ウエハ１１に対し成膜工程、フォトリソグラフィ工程、イオン注入工程及び熱処理工程等を実施して、トランジスタ等の素子と、層間絶縁膜、配線及びパッシベーション膜等を形成する。この図３において、１４は各半導体チップ領域毎に形成されたトランジスタ等の素子を模式的に示し、１５は層間絶縁膜及びパッシベーション膜を示している。
【００２２】
次に、図４に示すように、ダイシング処理を行って貼合わせ基板１３を切断し、個々の半導体チップ１６に分離する。ダイシング後の半導体チップ１６の裏面側には、切断された支持基板１２が付着している。
【００２３】
次いで、超音波カッターを用いて、支持基板１２と半導体チップ１６とを分離する。超音波カッターは、例えば図５に示すように、超音波発振器２１と、超音波振動子２２と、ホーン２３と、カッター２４とにより構成されている。超音波発振子２２は、超音波発振器２１からの信号（電圧）により発振する。その超音波発振子２２の振動は、ホーン２３により増幅され、カッター２４に伝達される。このカッター２４の先端部を支持基板１２と半導体チップ１６との境界部分（酸化膜１２ａの部分）に接触させて、支持基板１２と半導体チップ１６とを分離する。これにより、薄型化された半導体チップ（半導体装置）１６が完成する。このようにして完成した薄型の半導体チップ１６は、例えばプリント基板上に実装され、樹脂等により封止される。
【００２４】
なお、支持基板１２と半導体チップ１６との分離は、上記の方法に限定されるものではなく、例えば半導体チップ１６又は支持基板１２を貼合わせ面に対し垂直に引っ張る方法や、貼合わせ面に対し平行に剪断応力を印加する方法や、貼合わせ面に対し垂直に加圧する方法等などがある。
【００２５】
以下、実施例として支持基板の上に素子形成用ウエハを接合し、上述した方法により支持基板と素子形成用ウエハとを分離して、素子形成用ウエハの反り量を調べた結果について説明する。
【００２６】
支持基板及び素子形成用ウエハとして、直径が２００ｍｍ、厚さが１５０μｍの一対のシリコンウエハを用意した。そして、これらの支持基板及び素子形成用ウエハを酸化膜を挟んで貼合わせた後、超音波カッターにより支持基板と素子形成用ウエハとを分離し、素子形成用ウエハの反り量を測定した。その結果、素子形成用ウエハの反り量は１１．０５〜１３．１７μｍであった。
【００２７】
一方、比較例として、直径が２００ｍｍのシリコンウエハをバックブラインダー処理して、１５０μｍの厚さにした。その後、ウエハの反り量を測定した。その結果、ウエハの反り量が３１６．２５〜３９１．０８μｍであった。
【００２８】
これらのことから、本実施形態は、半導体装置の信頼性及び歩留りの向上に有効であることが確認された。
【００２９】
以上説明したように、本実施形態においては、バックグラインダー処理を行わずに半導体チップを薄型化するので、バックグラインダー処理にともなう研磨痕や内部歪が発生しない。これにより、半導体チップの特性の劣化が回避されるとともに、歩留りが向上するという効果が得られる。また、ダイシング時には支持基板により剛性が確保されているため、パッシベーション膜の応力による反りが回避される。これにより、ダイシングが容易になり、歩留りがより一層向上する。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】図２は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】図３は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図４】図４は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図５】図５は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【符号の説明】
【００３１】
１１…素子形成用ウエハ、
１２…支持基板、
１２ａ…酸化膜、
１３…貼合わせ基板、
１４…トランジスタ等の素子、
１５…層間絶縁膜及びパッシベーション膜、
１６…半導体チップ、
２１…超音波発振器、
２２…超音波振動子、
２３…ホーン、
２４…カッター。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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