(57)【要約】【課題】熱処理に伴うゲート電極のシート抵抗値の上昇と、接合破壊により生じる接合リーク電流値上昇を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜３を介して形成されるゲート電極４と、ゲート電極４を挟んで半導体基板１の表面に形成される一対の第２の不純物拡散層７と、ゲート電極４の上部、および、第２の不純物拡散層７の上部に形成されるＮｉ（ニッケル）シリサイド１０とを備え、ゲート電極４の上部、および、第２の不純物拡散層７は、Ｂ（ボロン）と、Ｂよりも大きい原子半径を有し、かつ、Ｂと同じ導電型の不純物であるＩｎ（インジウム）とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極を挟んで前記半導体基板の表面に形成される一対の不純物拡散層と、
前記ゲート電極の上部および前記不純物拡散層の上部の少なくともいずれか一方に形成されるＮｉ（ニッケル）シリサイドとを備え、
前記ゲート電極の上部および前記不純物拡散層の少なくともいずれか一方は、
Ｂ（ボロン）と、Ｂよりも大きい原子半径を有し、かつ、Ｂと同じ導電型の不純物とを含む、
半導体装置。
【請求項２】
前記不純物は、Ｉｎ（インジウム）またはＧａ（ガリウム）を含む、
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の上部、および、前記不純物拡散層において、前記不純物のドーズ量は、Ｂのドーズ量よりも少ない、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記不純物のプロファイルにおいて、Ｎｉシリサイド膜厚と同等の深さにて、前記不純物の濃度が最大となる、
請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極の側面に隣接して形成されるサイドウォールをさらに備え、
前記不純物拡散層は、前記サイドウォール下にも延在しており、
前記サイドウォール下の前記不純物拡散層は、前記不純物を含む、
請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
（ａ）半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極をマスクとして、前記半導体基板の表面にＢまたはＢＦ2のいずれか一方を注入し、前記ゲート電極を挟む前記半導体基板の表面に一対の不純物拡散層を形成する工程と、
（ｃ）前記ゲート電極の上部、および、前記不純物拡散層の上部にＮｉシリサイドを形成する工程と、
（ｄ）前記工程（ｂ）の前、または、前記工程（ｂ）と（ｃ）の間に、前記ゲート電極の上部および前記不純物拡散層の少なくともいずれか一方に、Ｂよりも原子半径が大きく、かつ、Ｂと同じ導電型の不純物を注入する工程とを備える、
半導体装置の製造方法。
【請求項７】
前記不純物は、ＩｎまたはＧａを含む、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）において、前記不純物はＢよりも少ないドーズ量で注入される、
請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不純物のプロファイルにおいて、Ｎｉシリサイド膜厚と同等の深さにて、前記不純物の濃度が最大となる、
請求項６乃至請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
（ｅ）前記ゲート電極の側面に隣接してサイドウォールを形成する工程をさらに備え、
前記工程（ｂ）は、前記ゲート電極と前記サイドウォールとをマスクとして、前記半導体基板の表面に、ＢまたはＢＦ2のいずれか一方を注入して、前記不純物拡散層を形成する工程を含み、
前記工程（ｄ）は、前記半導体基板の表面に対して斜め方向から前記不純物を注入する工程を含む、
請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、Ｎｉシリサイドを有するＰ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effective Transistor）に関するものである。
【背景技術】
【０００２】
従来、Ｐ型ＭＩＳＦＥＴが形成される半導体基板上の領域（以下、ＰＭＩＳ領域）では、ソース／ドレインを構成する不純物拡散層、および、ゲート電極にＢ（ボロン）が注入される。そして、ゲート電極の上部、および、不純物拡散層の上部にＮｉシリサイドを形成した後には、様々な熱処理を伴う多層配線工程が行われる。この熱処理は、デバイスの多層配線化が進むに従い、ますます増える傾向にある。特許文献１に記載の発明では、ＭＩＳＦＥＴに多層配線が形成される構成が示されている。
【０００３】
【特許文献１】特開２００６−１２０８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ｎｉシリサイド形成後に制約以上の熱処理を加えると、Ｎｉシリサイドが凝集し、モフォロジーが劣化する。特にＰＭＩＳ領域ではその劣化が顕著であることが実験データより経験的に分かっており、ゲート電極のシート抵抗値（以下、ゲートシート抵抗値）が細線部で上昇し、不純物拡散層では半導体基板との接合が破壊され、接合リーク電流値が上昇するという問題がある。
【０００５】
本発明は、上記のような問題点を解決するためになされたものであり、熱処理に伴う細線部のゲートシート抵抗値の上昇と、接合リーク電流値の上昇を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極を挟んで前記半導体基板の表面に形成される一対の不純物拡散層と、前記ゲート電極の上部、および、前記不純物拡散層の上部に形成されるＮｉ（ニッケル）シリサイドとを備え、前記ゲート電極の上部、および、前記不純物拡散層は、Ｂ（ボロン）と、Ｂよりも大きい原子半径を有し、かつ、Ｂと同じ導電型の不純物とを含む。
【発明の効果】
【０００７】
本発明の半導体装置によれば、熱処理に伴う細線部のゲート抵抗値における抵抗値の上昇と、接合リーク電流値の上昇を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
本発明に係る半導体装置について、従来の半導体装置の構成と、その製造工程をあわせて説明する。なお、以下、半導体装置をＰ型ＭＩＳＦＥＴに用いたものとして説明する。図１は、一般的な周知の方法により形成されたＰ型ＭＩＳＦＥＴの図である。このＰ型ＭＩＳＦＥＴは、半導体基板１と、素子分離絶縁膜２と、ゲート絶縁膜３と、ゲート電極４と、第１の不純物拡散層５と、サイドウォール６と、第２の不純物拡散層７と、Ｎｉ（ニッケル）シリサイド１０から構成される。
【０００９】
半導体基板１は、例えば、ＰＭＩＳ領域ではＮ型の導電性を有する不純物が注入されたＳｉ（シリコン）で形成されている。素子分離絶縁膜２は、シャロートレンチアイソレーション法により形成される。ゲート絶縁膜３は、例えば、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜であるＨｆ酸化物を含む絶縁膜から構成される。ゲート電極４は、例えば、Ｓｉからなり、ゲート絶縁膜３を介して半導体基板１上に形成される。こうして、半導体基板１上には、ゲート絶縁膜３とゲート電極４からなる積層構造体が形成される。
【００１０】
次に、一対の第１の不純物拡散層５が、ゲート電極４を挟んで半導体基板１の表面に形成される。第１の不純物拡散層５は、ＬＤＤ（Lightly Doped Drain）領域である。この第１の不純物拡散５は、ゲート電極４をマスクとして、半導体基板１の表面に、Ｂ（ボロン）またはＢと同じ導電型（Ｐ型）の不純物（例えばＢＦ2）のいずれか一方を注入し、その後アニール処理することにより、ゲート電極４を挟む半導体基板１の表面に形成される。こうして、Ｐ型の第１の不純物拡散層５は、Ｎ型の導電性を有する半導体基板１と接合を形成する。
【００１１】
その後、図２に示すように、シリコン酸化膜、シリコン窒化膜、および、これらを組み合わせた積層膜からなるサイドウォール６を、ゲート電極４の側面に隣接して形成する。ここでは、サイドウォール６は、第１の不純物拡散層５の一部の上に形成されており、第１の不純物拡散層５の一部は、サイドウォール６下にも延在している。
【００１２】
その後、図３に示すように、一対の第２の不純物拡散層７が、ゲート電極４を挟んで半導体基板１の表面に形成される。この第２の不純物拡散層７は、ソース／ドレイン領域である。この第２の不純物拡散７は、ゲート電極４とサイドウォール６とをマスクとして、半導体基板１の表面に、Ｂ（ボロン）またはＢと同じ導電型（Ｐ型）の不純物（例えばＢＦ2）のいずれか一方を注入し、アニール処理することにより、ゲート電極４を挟む半導体基板１の表面に形成される。こうして、Ｐ型の第２の不純物拡散層７は、Ｎ型の導電性を有する半導体基板１と接合を形成する。
【００１３】
この第２の不純物拡散層７は、第１の不純物拡散層５とほぼ重なるように形成される。しかし、サイドウォール６がイオン注入マスクの役割をするため、第２の不純物拡散層７は、図３のように、サイドウォール６下では第１の不純物拡散層５とは重ならない。また、一般的に、第１の不純物拡散層５よりも高濃度、高エネルギーで注入されるため、第１の不純物拡散層５よりも、半導体表面１の表面から深い領域まで形成される。
【００１４】
上述した工程によって第２の不純物拡散層７を形成した後、例えば膜厚１０ｎｍのＮｉ（ニッケル）膜８をスパッタ法により形成する。そして、大気にさらすことなく連続して、ＴｉＮ膜９を形成する。このＴｉＮ膜９は、例えば、スパッタ法により膜厚が１０ｎｍとなるように形成する（図４）。その後、ＲＴＡ（Rapid Thermal Aneal）法により、第１の熱処理を、例えば温度３００〜４００℃、時間３０〜１００秒の条件で行う。この処理により、Ｎｉ膜８と、その下地であるＳｉが反応し、ゲート電極４の上部、および、第１，第２の不純物拡散層５，７の上部に、Ｎｉシリサイド１０が形成される。
【００１５】
このＲＴＡ処理は、例えば、ランプアニール装置やホットプレート型装置を用いて行う。上述したＴｉＮ膜９は、スパッタ法によりＮｉ膜８を形成した後からＲＴＡ処理までの間に、大気の酸素若しくは水分によりＮｉ膜８の表面が酸化することを防止する働きをする。
【００１６】
その後、硫酸と過酸化水素水との混合液により、未反応のＮｉ膜８やＴｉＮ膜９を除去する。こうして、図１のように、Ｎｉシリサイド１０は、ゲート電極４の上部、および、第１，第２の不純物拡散層５，７の上部に形成される。
【００１７】
Ｎｉ膜８除去後、さらに第２の熱処理を施してもよい。なお、第１の熱処理の温度を低温（例えば３００℃）に設定した場合、Ｎｉシリサイド１０として比抵抗が高いＮｉ2Ｓｉが形成される。もし、さらに低い比抵抗が要求される場合には、第２の熱処理を更なる高温（温度４００〜５００℃、時間３０〜６０秒）で行えば、比抵抗が低いＮｉＳｉを形成することができる。ここで、４００〜５００℃よりもさらに高温で熱処理を行った場合、あるいは４００から５００℃でも長時間の熱処理を行った場合には、高い比抵抗を有するＮｉＳｉ2が形成される。こうして、Ｎｉシリサイド１０を自己整合的に形成するサリサイドプロセスが完了する。その後、図示しない、Ｐ型ＭＩＳＦＥＴに電源や信号を供給する多層配線工程を経て、デバイスが完成される。
【００１８】
図５、図６は、従来のＰ型ＭＩＳＦＥＴに、制約以上の温度で熱処理をしたときの図である。制約以上の熱処理を加えると、Ｎｉシリサイド１０が凝集し、モフォロジーが劣化する。図５では、ゲート電極４の上部のＮｉシリサイド１０のモフォロジーが劣化して、断線している様子が示されている。図６では、第１，第２の不純物拡散層５，７の上部のＮｉシリサイド１０のモフォロジーが劣化して、半導体基板１と第２の不純物拡散層７との間の接合部分までＮｉシリサイド１０が成長することにより、それらの間で接合破壊が生じている様子が示されている。これらのため、細線部のゲートシート抵抗値が上昇し、半導体基板１と第２の不純物拡散層７との間の接合が破壊され、接合リーク電流値が上昇する。
【００１９】
このような熱処理によるモフォロジーの劣化が生じる原因は不明であるが、ＳｉとＮｉシリサイドの格子定数から以下のように推測される。高温時に形成されるＮｉＳｉ2はＳｉ（１１１面）と格子定数が近く（ＮｉＳｉ2が約０．４％短い程度）、エピタキシャル成長を起こしやすいことが知られている。その一方で、軽元素のＢを注入すると、Ｂが注入された領域のＳｉの格子定数は縮まり、その領域のＳｉはＮｉＳｉ2と同程度の格子定数となる。そのため、ＮｉシリサイドとしてＮｉＳｉ2が形成した後に熱処理を行うと、Ｎｉシリサイドの成長がＳｉの（１１１）面方向に促進される。この成長により、ＮｉシリサイドでなかったＳｉ部分はＮｉシリサイドとなり、その一方で、Ｓｉの固相エピタキシャル成長により、Ｎｉシリサイドが形成されていた部分はＮｉシリサイドではないＳｉとなる。その結果、図のようにゲートシート抵抗値が上昇したり、接合破壊が生じると考えられる。次に本発明に係る半導体装置およびその製造方法について説明する。
【００２０】
＜実施の形態１＞
本実施の形態に係るＰ型ＭＩＳＦＥＴの構造を示す図は、従来のＰ型ＭＩＳＦＥＴの構造を示す図１とほぼ同じである。異なる点は、本発明に係るＰ型ＭＩＳＦＥＴでは、ゲート電極４の上部、および、第１，第２の不純物拡散層５，７は、Ｂと、Ｂよりも大きい原子半径を有し、かつ、Ｂと同じ導電型（Ｐ型）の不純物であるＩｎ（インジウム）を含む。つまり、Ｂに加えてＩｎを追加的に注入される点が、従来と異なる点である。なお、後の実施の形態で述べる製造工程によれば、第１の不純物拡散層５と第２の不純物拡散層７の両方が、Ｂと、Ｉｎを含む構成が可能であるが、本実施の形態では、第２の不純物拡散層７にＢと、Ｉｎを含む構成について説明する。
【００２１】
本実施の形態に係るＰ型ＭＩＳＦＥＴの製造工程は、従来の工程と同様に、半導体基板１に素子分離絶縁膜２を形成した後、半導体基板１上にゲート絶縁膜３を形成する。次に、半導体基板１上にゲート絶縁膜３を介してゲート電極４を形成する。そして、ゲート電極４をマスクとして、半導体基板１の表面にＢまたはＢと同じ導電型の不純物を注入し、ゲート電極４を挟む半導体基板１表面に一対の第１の不純物拡散層５を形成する。次に、ゲート電極４の側面に隣接してサイドウォール６を形成する。
【００２２】
図２は、上述した従来の工程を用いて、サイドウォール６まで形成した図である。このサイドウォール６を形成した後、図示しないが、ＰＭＩＳ領域以外を覆い、ＰＭＩＳ領域において開口部を有する、図示しないマスクを形成する。なお、このマスクは、例えばＣＭＩＳデバイスにおいて、ＰＭＩＳ領域とＮＭＩＳ領域のソースドレインで異なる導電型の不純物を導入するために用いられる。
【００２３】
そして、図７（ａ）に示すように、ＰＭＩＳ領域において開口部を有するマスクと、ゲート電極４とサイドウォール６とをマスクとして、半導体基板１の表面にＢまたはＢと同じ導電型の不純物であるＢＦ2を注入し、ゲート電極４を挟む半導体基板１表面に一対の第２の不純物拡散層７を形成する。ここで、注入種としてＢを注入する場合には、例えば、注入エネルギー１〜１０ＫｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６／ｃｍ2でイオン注入する。ＢＦ2を注入する場合には、それによる注入プロファイルを、上記条件でＢを注入した場合に形成される注入プロファイルと合わせるため、エネルギーの調整が必要である。この調整は従来用いられる計算によって容易に算出可能であるため、ＢＦ2の条件については省略する。また、ＢＦ2を注入した場合も、Ｂを注入した場合と同じ製造工程を行えば同じ発明の構成と効果が得られるため、以下、Ｂを注入した製造工程のみ説明する。ここでのイオン注入工程は、従来の工程と同じである。
【００２４】
上記Ｂのイオン注入工程後、図７（ｂ）に示すように、さらにイオン注入法により、ゲート電極４の上部、および、第２の不純物拡散層７に、Ｂよりも大きい原子半径を有し、かつ、Ｂと同じ導電型（Ｐ型）の不純物であるＩｎを注入（ドーピング）する。このＩｎのイオン注入は、第２の不純物拡散７を形成するＢのイオン注入工程と同じ箇所に行うため、Ｂのイオン注入工程で使用したイオン注入マスクをそのまま使用すればよい。このイオン注入では、ＩｎをＢよりも少ないドーズ量（例えば、ドーズ量を１Ｅ１３〜５Ｅ１４／ｃｍ2）で注入する。注入エネルギーは、Ｉｎの注入プロファイルが、後工程で形成されるＮｉシリサイド１０の一般的な膜厚と同程度からやや深い領域を形成する条件（例えば、３０〜５０ＫｅＶ）にする。すなわち、Ｉｎのプロファイルにおいて、Ｎｉシリサイド１０膜厚と同等、または、それよりやや深い深さにて、Ｉｎの濃度が最大となる。こうして、Ｐ型ＭＩＳＦＥＴを形成した後、従来の形成方法と同じように、イオン注入マスク除去後、例えば、１０００℃以上の高温で、短時間の活性化アニール処理を行い、第２の不純物拡散層７を活性化する。こうして、本実施の形態に係るＰ型ＭＩＳＦＥＴは、従来の製造工程を示した図３において、第２の不純物拡散層７がＩｎを含む構成となる。
【００２５】
そして、上述した従来のＮｉシリサイド１０の形成工程と同じように、Ｎｉ膜８をスパッタ法により形成し、大気にさらすことなく連続して、ＴｉＮ膜９をスパッタ法により形成する（図４）。そして、ＲＴＡ法により、熱処理を行うと、Ｎｉ膜８と、その下地であるＳｉが反応し、ゲート電極４の上部、および、第２の不純物拡散層７の上部に、Ｎｉシリサイド１０をする。
【００２６】
このとき、接合破壊を生じさせないため、Ｎｉシリサイド１０の膜厚が、第２の不純物拡散層７とＮウェルの半導体基板１との間で形成される接合深さより薄くなるよう、例えば接合深さより２０〜５０ｎｍ程度薄くなるよう、Ｎｉ膜８の膜厚を調整する。また、上述のとおり、Ｉｎの注入プロファイルは、このＮｉシリサイド１０の膜厚に合わせて、注入エネルギーが調整されている。Ｎｉシリサイド１０の膜厚は、形成したＮｉ膜８の約１．６倍となるため、Ｎｉ膜厚８が決定されれば、Ｉｎの注入プロファイルのピークが、Ｎｉ膜厚の１．６〜２倍になるように注入エネルギーを設定すればよい。
【００２７】
その後、硫酸と過酸化水素水との混合液により、未反応のＮｉやＴｉＮを除去する。このときのＰ型ＭＩＳＦＥＴは、従来のＰ型ＭＩＳＦＥＴを示した図１において、第２の不純物拡散層７がＩｎを含む構成となる。
【００２８】
以上の工程により形成されたＰ型ＭＩＳＦＥＴと、従来の製造工程により形成されるＰ型ＭＩＳＦＥＴとの電気特性を比較したものを図８、図９に示す。図の「Ｂ注入」は従来の製造工程により形成されたＰ型ＭＩＳＦＥＴ、「Ｂ＋Ｉｎ注入」は本実施の形態に係る工程により形成されたＰ型ＭＩＳＦＥＴを示す。図８は、ゲート長を４０ｎｍで形成した場合のゲートシート抵抗値について示したものであり、図９は、Ｎ型ウェルと、Ｐ型の不純物拡散層である第１，第２の不純物拡散層５，７との間に逆バイアス印加した場合に流れる接合リーク電流値を示す。これら図８、図９の縦軸である累積確率とは、横軸に示す数値以下となるＰ型ＭＩＳＦＥＴが得られる確率を示す。例えば、図８において、「Ｂ＋Ｉｎ注入」で形成した場合には、ゲートシート抵抗値が１４Ω／ｓｑ．以下となる確率が１０％であることを示す。
【００２９】
なお、図８、図９の計測前には、どちらが優れた耐熱性を有するかを比較するため、「Ｂ注入」で形成されるＰ型ＭＩＳＦＥＴ、「Ｂ＋Ｉｎ注入」で形成されるＰ型ＭＩＳＦＥＴそれぞれに、６００℃の熱処理を加えた。この６００℃の熱は、Ｎｉシリサイド形成後の半導体製造工程において、通常使用される温度よりも高い温度である。図８に示すように、発明品は、従来品よりも低いシート抵抗値を有するＰ型ＭＩＳＦＥＴを得ることができた。また、図９に示すように、発明品は、従来品よりも低い接合リーク電流値を有するＰ型ＭＩＳＦＥＴを得ることができた。
【００３０】
こうして、Ｂの注入に加え、Ｉｎの注入を行うことにより、ゲート電極４上部、および、第２の不純物拡散層７におけるＮｉシリサイド反応をコントロールできるようになり、細線部でのゲートシートにおける抵抗値上昇と、不純物拡散層での接合破壊を抑制することができた。また、Ｉｎのプロファイルが、Ｎｉシリサイド１０膜厚と同等の深さにて、Ｉｎの濃度が最大となるように構成した場合には、さらに抑制することができる。
【００３１】
なお、本実施の形態では、ゲート電極４の上部と第２の不純物拡散層７の両方に、Ｉｎを注入したが、どちらか一方しか注入しなかった場合には、注入した箇所にそれぞれ対応した効果が独立して得られる。具体的には、ゲート電極４の上部にＩｎを注入した場合には、ゲートシートにおける抵抗値上昇を抑制することができ、第２の不純物拡散層７にＩｎを注入した場合には、接合破壊を抑制することができる。
【００３２】
これらの効果により、本実施の形態に係るＰ型ＭＩＳＦＥＴは、多層配線工程の熱処理に耐えることができるようになり、例えば、４５ｎｍ世代以降のＳＯＣ（System On a Chip）デバイス、ＳＲＡＭ（Static Random Access Memory）などのデバイスの高集積化に対応することができる。
【００３３】
なお、本実施の形態では、Ｂとともに注入する不純物としてＩｎを用いたが、Ｇａ（ガリウム）を用いても同様の効果が得られる。このようなＩｎ、または、Ｇａの注入により、上記の効果を有するようになったメカニズムは、推測では、原子半径がＢよりも大きなＩｎなどのドーパントをＳｉ中にドーピングすると、ＮｉシリサイドでないＳｉの格子定数は、縮まらずに、むしろ、拡がるからではないかと考えられる。そうすると、Ｉｎが注入された領域のＳｉの格子定数は、Ｎｉシリサイド（ＮｉＳｉ2）の格子定数より大きく異なり、構造も大きく異なるようになるため、ＮｉＳｉ2が半導体製造プロセスでの各種熱処理により生成し、Ｓｉ（１１１）面でのエピタキシャル成長が阻害されると考えられる。この考えに基づけば、Ｉｎ、および、Ｇａに共通する特徴を有する不純物、つまり、Ｂよりも原子半径が大きく、かつ、Ｂと同じ導電型（Ｐ型）の不純物であれば、上記と同様の効果が得られると考えられる。
【００３４】
なお、Ｉｎのみでは活性化率が低く、所望の接合形成が困難であるため、ＢとＩｎを組み合わせることが重要である。特に、本実施の形態のように、ＩｎをＢよりも少ないドーズ量で注入すれば、従来のＰ型ＭＩＳＦＥＴの特性、および、その形成方法を大きく変更することなく、上記効果を得ることができる。
【００３５】
＜実施の形態２＞
本実施の形態は、実施の形態１と構成は同じであるが、製造工程が異なる。実施の形態１のイオン注入工程では、ゲート電極４の上部、および、第２の不純物拡散層７に、Ｂをイオン注入した後（図７（ａ））、Ｉｎをイオン注入した（図７（ｂ））。
【００３６】
本実施の形態では、図１０のように、ゲート電極４の上部、および、第２の不純物拡散層７に、ＢまたはＢＦ2を注入する（図１０（ｂ））前に、ゲート電極４の上部、および、第２の不純物拡散層７に、Ｂよりも原子半径が大きく、かつ、Ｂと同じ導電型の不純物であるＩｎを注入する（図１０（ａ））。このときの、Ｉｎのイオン注入、Ｂのイオン注入、それぞれの、ドーズ量、イオン注入エネルギー、および、これらイオン注入後のＮｉシリサイド１０の形成工程は実施の形態１と同様である。
【００３７】
このようにすれば、実施の形態１と同様の効果を得ることができる。本実施の形態では、その効果に加え、さらに、先にＩｎを注入することにより、Ｓｉからなる半導体基板１の表面がアモルファス化されるため、ＢまたはＢＦ2注入時のチャネリングが防止され、浅接合化を容易に実現することができる。
【００３８】
＜実施の形態３＞
いままでの実施の形態では、Ｎｉシリサイド１０が、図６のように、半導体基板１と第２の不純物拡散層７との接合を破壊することを想定していた。しかし、Ｎｉシリサイド１０が、Ｎｉ拡散により横方向に広がり、サイドウォール６下に延在しているＰ型の第１の不純物拡散層５と、Ｎ型の半導体基板１との間の接合に向かって成長する場合がある。また、イオン注入法により、ソース／ドレインを構成する第２の不純物拡散層７を形成した後、イオン注入マスクの除去する洗浄により、サイドウォール６がエッチングされてサイドウォール６がゲート電極４側に後退する場合がある。この状態で、Ｎｉシリサイド１０を形成すると、Ｎｉシリサイド１０が第２の不純物活性層７よりもチャネル側に形成されるため、サイドウォール６の後退量が多い場合は、Ｉｎ注入の効果が十分得られないことがある。
【００３９】
そこで、本実施の形態に係るＰ型ＭＩＳＦＥＴでは、サイドウォール６下にも延在している第１の不純物拡散層５は、Ｉｎを含むように構成する。この構成を実現するための、本実施の形態に係るＰ型ＭＩＳＦＥＴの製造工程について説明する。まず、ＢまたはＢＦ2のいずれか一方を注入する工程と、Ｉｎを注入する工程の前に、ゲート電極４の側面に隣接してサイドウォール６を形成する。
【００４０】
そして、ＢまたはＢＦ2のいずれか一方を注入する工程と、Ｉｎを注入する工程とを行う。この２つの注入工程の前後は、どちらが先であってもよいが、先にＩｎを注入すると、実施の形態２と同じようにＢまたはＢＦ2注入時のチャネリングを防止することができる。第２の不純物拡散層７を形成する工程では、ゲート電極４とサイドウォール６とをマスクとして、半導体基板１の表面に、ＢまたはＢＦ2のいずれか一方を注入して、第２の不純物拡散層７を形成する。Ｉｎを注入する工程では、図１１のように、半導体基板１の表面に対して斜め方向（例えば２０〜３０°）からＩｎを注入する。こうして、第２の不純物拡散層７に加え、サイドウォール６下に位置する第１の不純物拡散層５にＩｎが導入される。
【００４１】
なお、斜めの角度をつける場合、注入方向とサイドウォール６との位置関係によっては、サイドウォール６の影になり（シャドーイング）、ドーピングされない箇所が発生する。その発生を防ぐため、半導体基板１（ウェハ）を回転させながら注入する。
【００４２】
このようにすれば、実施の形態１と同様の効果を得ることができる。本実施の形態では、その効果に加え、さらに、ゲート電極４下に注入されたＩｎの働きにより、ゲート電極４下におけるＮｉシリサイドの成長を防止することができる。そのため、Ｎｉシリサイドのモフォロジー劣化を防ぐことができ、サイドウォール６下に延在するＰ型の第１の不純物拡散層５と、Ｎ型の半導体基板１との間の接合破壊を防止する効果が得られる。
【図面の簡単な説明】
【００４３】
【図１】従来、および、本発明に係る半導体装置を示す図である。
【図２】従来、および、本発明に係る半導体装置の製造工程を示す図である。
【図３】従来、および、本発明に係る半導体装置の製造工程を示す図である。
【図４】従来、および、本発明に係る半導体装置の製造工程を示す図である。
【図５】従来の半導体装置における課題を示す図である。
【図６】従来の半導体装置における課題を示す図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す図である。
【図８】実施の形態１に係る半導体装置におけるゲートシート抵抗値を示す図である。
【図９】実施の形態１に係る半導体装置におけるＰ型不純物拡散層とＮ型ウェルとの間のリーク電流を示す図である。
【図１０】実施の形態２に係る半導体装置の製造工程を示す図である。
【図１１】実施の形態３に係る半導体装置の製造工程を示す図である。
【符号の説明】
【００４４】
１  半導体基板、２  素子分離絶縁膜、３  ゲート絶縁膜、４  ゲート電極、５  第１の不純物拡散層、６  サイドウォール、７  第２の不純物拡散層、８  Ｎｉ膜、９  ＴｉＮ膜、１０  Ｎｉシリサイド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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