(57)【要約】【課題】暗電流が減少したイメージセンサー及びその製造方法提供する。【解決手段】イメージセンサーは、ピクセル領域とロジック領域を含む。前記ピクセル領域のピクセル素子分離膜は前記ロジック領域のロジック素子分離膜の側壁達より小さな傾斜度を有するピクセル素子分離膜の側壁を含む。前記不純物層を少なくとも一部の前記ピクセル素子分離膜の側壁に隣接して提供することができて、少なくとも一部の前記ロジック素子分離膜の側壁には、前記不純物層が提供されていない。前記不純物層及び／又はより小さな傾斜度を有するロジック素子分離膜の側壁を前記ロジック領域のＮＭＯＳ装置に提供する一方、前記ロジック領域のＰＭＯＳ装置には提供されていない。ドーピングされた犠牲膜は、前記不純物を製造するのに使用可能である。【選択図】図３Ｂ
2008047911.tif 000002
【特許請求の範囲】
【請求項１】
ピクセル領域及びロジック領域を含むイメージセンサー集積回路基板と、
前記ピクセル領域の複数の光電変換素子と、
前記ロジック領域の複数のロジック回路と、
前記ロジック領域のロジック素子分離膜の側壁を含む複数のロジック素子分離膜と、
前記ピクセル領域のピクセル素子分離膜の側壁を含む複数のピクセル素子分離膜とを含み、
前記ピクセル素子分離膜の側壁は、前記ロジック素子分離膜の側壁の傾斜度より小さな傾斜度を有するイメージセンサー。
【請求項２】
前記ロジック素子分離膜の側壁は、前記基板の表面から８３°から９０°の傾斜度を有し、前記ピクセル素子分離膜の側壁は、前記基板の前記表面から７０°から８０°の傾斜度を有する請求項１に記載のイメージセンサー。
【請求項３】
前記ロジック素子分離膜の側壁は、前記基板の表面に対して垂直をなし、前記ピクセル素子分離膜の側壁は、前記基板の前記表面に対して斜めに形成されている請求項１に記載のイメージセンサー。
【請求項４】
少なくとも一部の前記ピクセル素子分離膜の側壁に隣接して、前記基板に提供されている不純物層をさらに含み、
少なくとも一部の前記ロジック素子分離膜の側壁は、前記不純物層を有しない請求項１に記載のイメージセンサー。
【請求項５】
前記不純物層は、２０ｎｍ〜５０ｎｍの厚さを有する請求項４に記載のイメージセンサー。
【請求項６】
前記複数のロジック回路は、複数のＮＭＯＳ装置及びＰＭＯＳ装置を含み、
前記不純物層は、前記複数のＮＭＯＳ装置に隣接した少なくとも一部の前記ロジック素子分離膜の側壁に隣接して提供され、前記複数のＰＭＯＳ装置に隣接した少なくとも一部の前記ロジック素子分離膜の側壁には、前記不純物層が提供されていない請求項４に記載のイメージセンサー。
【請求項７】
前記複数のロジック回路は、複数のＮＭＯＳ装置及びＰＭＯＳ装置を含み、
前記ピクセル領域の前記複数のピクセル素子分離膜は、
前記複数のＮＭＯＳ装置に隣接した前記複数のロジック素子分離膜の側壁と同一の傾斜度を有する前記複数のＰＭＯＳ装置に隣接した前記複数のロジック素子分離膜の側壁より小さな傾斜度を有するピクセル素子分離膜の側壁を含む請求項１に記載のイメージセンサー。
【請求項８】
少なくとも一部の前記複数のピクセル素子分離膜と前記複数のＮＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜は、それに隣接した前記基板に不純物層を含み、
前記複数のＰＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜は、前記不純物層を含まない請求項７に記載のイメージセンサー。
【請求項９】
前記不純物層は、Ｐ型ドーパントを含む請求項４に記載のイメージセンサー。
【請求項１０】
前記Ｐ型ドーパントは、ボロンを含む請求項９に記載のイメージセンサー。
【請求項１１】
前記不純物層は、前記複数の光電変換素子から離隔されている請求項４に記載のイメージセンサー。
【請求項１２】
前記光電変換素子は、第１導電型の第１領域と、前記第１領域の下に第２導電型の第２領域とを含み、前記不純物層は、前記第２領域から離隔されている請求項４に記載のイメージセンサー。
【請求項１３】
ピクセル領域及びロジック領域を含むイメージセンサー集積回路基板と、
前記ピクセル領域の複数の光電変化素子と、
前記ロジック領域の複数のＮＭＯＳ装置及びＰＭＯＳ装置を含む複数のロジック回路と、
前記ロジック領域のロジック素子分離膜の側壁を含む複数のロジック素子分離膜と、
前記ピクセル領域の前記ピクセル素子分離膜の側壁を含む複数のピクセル素子分離膜と、
前記複数のＮＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜の側壁と少なくとも一部の前記複数のピクセル素子分離膜の側壁に隣接して、前記基板に提供されている不純物層とを含み、
前記複数のＰＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜の側壁は、前記不純物層を含むイメージセンサー。
【請求項１４】
前記不純物層は、Ｐ型ドーパントを含む請求項１３に記載のイメージセンサー。
【請求項１５】
前記Ｐ型ドーパントは、ボロンを含む請求項１４に記載のイメージセンサー。
【請求項１６】
前記不純物層は、前記複数の光電変換素子から離隔されている請求項１３に記載のイメージセンサー。
【請求項１７】
前記光電変換素子は、第１導電型の第１領域と、前記第１領域下の第２導電型の第２領域とを含み、前記不純物層は、前記第２領域から離隔されている請求項１３に記載のイメージセンサー。
【請求項１８】
集積回路基板にトレンチ側壁を含む複数の離隔された素子分離トレンチをエッチングする段階と、
少なくとも一部の前記複数のトレンチ側壁の上に不純物を含む犠牲膜を形成する段階と、
前記複数のトレンチ側壁に隣接した前記基板に不純物層を形成するために前記犠牲膜から前記複数のトレンチ側壁へ少なくとも一部の前記不純物を拡散させる段階と、
少なくとも一部の前記犠牲膜を除去する段階とを含む集積回路の製造方法。
【請求項１９】
前記基板に複数の光電変換素子を形成する段階をさらに含み、
前記複数の光電変換素子は、前記不純物層に隣接し、
前記不純物層がない時と比べ、前記不純物層は、前記複数の光電変換素子の暗電流を減少させる請求項１８に記載の集積回路の製造方法。
【請求項２０】
前記犠牲膜を形成する段階は、前記複数の素子分離トレンチに犠牲ライナー膜を形成する段階を含む請求項１８に記載の集積回路の製造方法。
【請求項２１】
前記犠牲膜を形成する段階は、
前記犠牲ライナー膜を形成した後、前記犠牲ライナー膜の上に犠牲トレンチ埋め立て膜を形成する段階を含む請求項２０に記載の集積回路の製造方法。
【請求項２２】
前記犠牲ライナー膜は、前記不純物がドーピングされた単結晶シリコンゲルマニウム膜及び／又は多結晶シリコンゲルマニウム膜を含む請求項２０に記載の集積回路の製造方法。
【請求項２３】
前記犠牲ライナー膜は、前記不純物がドーピングされた単結晶シリコンゲルマニウム膜を含み、
前記犠牲トレンチ埋め立て膜は、前記不純物がドーピングされた多結晶シリコンゲルマニウム膜を含む請求項２１に記載の集積回路の製造方法。
【請求項２４】
前記犠牲膜は、前記不純物がドーピングされた単結晶シリコンゲルマニウム膜及び／又は多結晶シリコンゲルマニウム膜を含む請求項１８に記載の集積回路の製造方法。
【請求項２５】
少なくとも一部の前記犠牲膜を除去する段階は、前記犠牲膜をエッチングする段階と、前記複数のトレンチ側壁の傾斜度を減少させるために少なくとも一部の前記トレンチ側壁をエッチングする段階を含む請求項１８に記載の集積回路の製造方法。
【請求項２６】
前記エッチングの前では、前記複数のトレンチ側壁は、前記基板の表面から８３°〜９０°との間の傾斜度を有し、
前記エッチングの後では、前記複数のトレンチ側壁は、前記基板の前記表面から７０°〜８０°との間の傾斜度を有する請求項２５に記載の集積回路の製造方法。
【請求項２７】
前記エッチングの前では、前記複数のトレンチ側壁は、前記基板の表面から垂直をなし、
前記エッチングの後では、前記トレンチ側壁は、前記基板の前記表面から斜めに形成される請求項２５に記載の集積回路の製造方法。
【請求項２８】
少なくとも一部の前記不純物を前記犠牲膜から前記複数のトレンチ側壁へ拡散させる段階は、急速熱処理工程を含む請求項１８に記載の集積回路の製造方法。
【請求項２９】
前記不純物層は、２０ｎｍ〜５０ｎｍの厚さを有する請求項１８に記載の集積回路の製造方法。
【請求項３０】
少なくとも一部の前記犠牲膜が除去された前記複数のトレンチに絶縁膜を形成する段階をさらに含む請求項１８に記載の集積回路の製造方法。
【請求項３１】
少なくとも一部の前記犠牲膜が除去された前記複数のトレンチに素子分離膜を形成するために絶縁物質を充填する段階をさらに含む請求項１８に記載の集積回路の製造方法。
【請求項３２】
前記犠牲膜を形成する段階は、一部の前記複数のトレンチ側壁の上には、前記犠牲膜が形成されないように、一部の前記トレンチ側壁上に選択的に犠牲酸化膜を形成する段階を含む請求項１８に記載の集積回路の製造方法。
【請求項３３】
前記集積回路基板はピクセル領域とロジック領域を含むイメージセンサー集積回路基板であり、
前記犠牲膜を形成する段階は前記ロジック領域の少なくとも一部の前記トレンチ側壁の上には前記犠牲膜が形成されないように、前記ピクセル領域の少なくとも一部の前記トレンチ側壁の上に選択的に犠牲膜を形成する段階を含み、
前記ピクセル領域に複数の光電変換素子を形成する段階と、
前記ロジック領域に複数のロジック回路を形成する段階とを更に含む請求項１８に記載の集積回路の製造方法。
【請求項３４】
前記ロジック領域は、ＮＭＯＳ装置領域及びＰＭＯＳ装置領域を含み、
前記犠牲膜を形成する段階は、前記ＰＭＯＳ装置領域の少なくとも一部の前記トレンチ側壁の上に前記犠牲膜が形成されないように、前記ピクセル領域の少なくとも一部の前記トレンチ側壁及び前記ＮＭＯＳ装置領域の少なくとも一部の前記トレンチ側壁の上に選択的に犠牲膜を形成する段階を含み、
前記ロジック領域に前記複数のロジック回路を形成する段階は、前記ＮＭＯＳ装置領域に複数のＮＭＯＳ装置及び前記ＰＭＯＳ装置領域に複数のＰＭＯＳ装置を形成する段階を含む請求項３３に記載の集積回路の製造方法。
【請求項３５】
前記不純物は、Ｐ型ドーパントを含む請求項１８に記載の集積回路の製造方法。
【請求項３６】
前記Ｐ型ドーパントは、ボロンを含む請求項３５に記載の集積回路の製造方法。
【請求項３７】
前記基板に前記不純物層に隣接する複数の光電変換素子を形成する段階は、前記不純物層から離隔されるように、前記基板に複数の光電変換素子を形成する段階を含む請求項１８に記載の集積回路の製造方法。
【請求項３８】
前記基板に前記不純物層に隣接する複数の光電変換素子を形成する段階は、
前記基板に第１導電型の複数の第１領域を形成する段階と、
前記不純物層から離隔され、前記第１領域の下に第２導電型の複数の第２領域を形成する段階を含む請求項１９に記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子及びその製造方法に係り、より詳細にはイメージセンサー集積回路素子及びその製造方法に関する。
【背景技術】
【０００２】
集積回路イメージセンサーは、デジタルカメラ、カムコーダ、プリンタ、スキャナーなどのような多様な応用分野でイメージをキャプチャするのに広く使われる。集積回路イメージセンサーは、一般的に光学的情報をキャプチャして前記光学的情報を電気信号に変換する複数の光電変換素子を含む。また、前記光電変換素子を制御して、前記光電変換素子によって生じた電気信号を処理するのに使われる複数のロジック回路が含まれる。
【０００３】
前記光電変換素子を、イメージセンサー集積回路基板のピクセル（Ｐｉｘｅｌ）領域が含むことができる。光電変換ピクセルは、一つのフォトダイオードと一般的にトランスファートランジスター、リセットトランジスター、選択トランジスター及びドライバートランジスターと称する４つのトランジスターを含む。前記ロジック回路は、イメージセンサー集積回路基板のロジック領域に含まれる。前記ロジック領域は、タイミング発生器（ＳＴｉｍｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ）、行列デコーダー、ロードライバー、相関ダブルサンプリング部、アナログデジタルコンバーター、ラッチ及び／又は他のロジック回路を含む。
【０００４】
現在広く使われているイメージセンサー技術の２種類の形態として、電荷結合素子（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅ  Ｄｅｖｉｃｅ：ＣＣＤ）と、ＣＭＯＳイメージセンサー（ＣＩＳ）とがある。ＣＭＯＳイメージセンサーは、相対的に低電力で速い動作速度を有する長所ゆえに徐々に使用されてきている。
【０００５】
図１は、通常のＣＭＯＳイメージセンサー及びその動作環境に対するブロックダイアグラムである。図１を参照すれば、前記ＣＭＯＳイメージセンサーは、ＣＭＯＳイメージセンサー集積回路基板１１０を含む。活性ピクセルセンサー（ＡＰＳ）アレイ１１２は、前記集積回路基板１１０に含まれる。前記ＡＰＳアレイ１１２は、フォトダイオードのような光電変換素子の２次元的なアレイを含む。前記フォトダイオードは、レンズ１４２のような光学的システムを通して提供されている物体１４０に対する光学的情報をキャプチャするように配列される。
【０００６】
タイミング発生器１２８は、前記ＡＰＳアレイ１１２を読み込むための複数のタイミング信号を発生させる。ロードライバー１１４は、ピクセルを選択する。相関ダブルサンプリング（ＣＤＳ）部１１６は、選択されたピクセルの出力信号の相関ダブルサンプリングを提供する。比較器１１８は、前記ＣＤＳ出力を基準信号と比較して、アナログデジタルコンバーター（ＡＤＣ）１２２は、前記比較器１１８から伝えられたアナログ信号をデジタル信号に変換する。コントロールレジスター１３２は、イメージデータを生産する前記ＡＤＣ１２２の出力を保存するバッファー１２４と前記比較期１１８を駆動させるランプ発生器１２６及び前記タイミング発生器１２８を制御する。
【０００７】
デジタル信号プロセッサー（ＤＳＰ）１５０は、外部インターフェース１５２、カメラコントロール１５４及びイメージ信号プロセッサー１５６を含む。前記ＤＳＰ１５０は、外部ディスプレー１５８を駆動させる。前記ＤＳＰ１５０は、別の集積回路基板に具現されたり、少なくとも部分的にイメージセンサー集積回路基板１１０に集積可能である。
【０００８】
図１に示したように、ＣＭＯＳイメージセンサーの設計及び動作は、当業者に周知であるので、以下では、説明しない。また、イメージセンサーは、図１で示したすべてのブロックを含まなくてもよいし、図１に示したブロックの機能は、２つ以上のブロックに分離でき、図１の２つ以上のブロックの機能を、合わせることができる。
【０００９】
上述したように、前記イメージセンサー集積回路基板１１０は、ピクセル領域に分離でき、前記ピクセル領域は、前記ＡＰＳアレイ１１２と、前記ＡＰＳアレイ１１２の前記光電変換素子に接近するのに使われるトランスファー、選択、ドライバー及びリセットトランジスターを含むことができる。また、前記ロジック領域は、前記タイミング発生器１２８、前記ロードライバー１１４、前記相関ダブルサンプリング部１１６、前記比較期１１８、前記アナログデジタルコンバーター１２２、前記バッファー１２４及び図１に図示していないが行列デコーダーのような他の回路を含むことができる。
【００１０】
当業者に周知であるように、前記ピクセル領域及び前記ロジック領域の前記ＣＭＯＳ装置は、一般的にＰＭＯＳ装置として知られているＰ−チャンネル装置及び一般的にＮＭＯＳ装置として知られているＮ−チャンネル装置を含むことができる。その上、活性領域を画定して多様な装置を他の装置と隔離させる素子分離膜を前記イメージセンサー集積回路基板に提供することができる。
【００１１】
又、当業者に周知であるように、イメージセンサーは、暗電流（Ｄａｒｋ  Ｃｕｒｒｅｎｔ）として知られている現象によってその特性が低下する。暗電流とは、光に露出されない状態においてイメージセンサーフォトダイオードに蓄積された電気電荷のことを指す。暗電流は、イメージでの誤ったホワイトピクセルとして表される。当業者に周知であるように、暗電流は、シリコンのダングリングボンド（ｓｉｌｉｃｏｎ  ｄａｎｇｌｉｎｇ  ｂｏｎｄ）、プラズマ損傷、応力、イオン注入損傷、ウェハー欠陥、意図していない電界及び／又はイメージセンサーの製造において生じる多くの現象によって発生する可能性がある。このような現象により、光に露出されなくても、フォトダイオードに電荷を生じることになる。
【００１２】
前記イメージセンサーに使われる浅いトレンチ隔離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ：ＳＴＩ）方法及び構造によって暗電流が発生し得る。ＳＴＩ方法／構造は、活性領域を画定して、多様な装置を他の装置と隔離させる素子分離膜を形成するのに使われる。特に、前記ＳＴＩトレンチ側壁は、前記トレンチを製造するのに使われる異方性エッチングまたは乾燥式エッチング工程によって生じる損傷を有する可能性がある。ダングリングボンドまたは積層欠陥のようなエッチング損傷は、暗電流に寄与する可能性がある。
【００１３】
ＣＭＯＳイメージセンサーで暗電流を減少させる技術は、特許文献１（Ｉｓｏｌａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ｒｅｄｕｃｉｎｇ  ｄａｒｋ  ｃｕｒｒｅｎｔ  ｉｎ  ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ）に開示されている。この特許文献１の要約に記載されているように、この特許文献１には、半導体装置の素子分離膜に対する素子分離方法と構造が開示されている。前記素子分離方法及び構造は、活性領域に素子分離トレンチを形成することと、前記トレンチをシリコンを含むドーピングされた電導性物質で満たすことを含む。シリコンを含む適切な導電性物質は、多結晶シリコンとシリコン−ゲルマニウムを含む。また、基板の活性領域にトレンチを提供すること、前記トレンチを充填するように又は部分的に充填するように前記トレンチにエピタキシャル層を成長させること、前記エピタキシャル層の上に絶縁物質を蒸着して前記トレンチを完全に充填することによって素子分離することに対する方法及び構造が開示されている。
【００１４】
ＣＭＯＳイメージセンサーに対する他の隔離技術は、特許文献２（ＣＭＯＳイメージセンサーの製造方法）に記載されている。特許文献２のＣＭＯＳイメージセンサーの製造方法では、自己整列マスクを使用してチャンネルストップイオン注入領域を形成することによって、クロストークと漏洩電流を減少させる。バッファー酸化膜、パッド窒化膜、反射防止膜（ＡＲＣ）が基板の上に積層される。第１開口部を有する第１フォトレジストパターンは、結果物である構造物上に形成される。前記積層された構造は、基板を露出するようにエッチングされる。トレンチが、前記露出になった基板を選択的にエッチングすることによって形成される。第２開口部を有する第２フォトレジストパターンが第１フォトレジストパターン上に形成される。前記第２開口部は、前記第１開口部より広い。その後で、チャンネルストップイオン注入領域が前記基板に形成される。
【００１５】
【特許文献１】米国特許第６８８８２１４号明細書
【特許文献２】韓国特許出願公開第１０−２００４−００６５３３５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上述の課題を解決するためのものであって、その目的は、暗電流が減少したイメージセンサー及びその製造方法提供することである。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために本発明の一実施形態によれば、イメージセンサーは、ピクセル領域及びロジック領域を含むイメージセンサー集積回路基板と、前記ピクセル領域の複数の光電変換素子と、前記ロジック領域の複数のロジック回路と、前記ロジック領域のロジック素子分離膜の側壁を含む複数のロジック素子分離膜と、前記ピクセル領域のピクセル素子分離膜の側壁を含む複数のピクセル素子分離膜とを含み、前記ピクセル素子分離膜の側壁は、前記ロジック素子分離膜の側壁の傾斜度より小さな傾斜度を有する。
【００１８】
本発明の望ましい実施形態においては、前記ロジック素子分離膜の側壁は、前記基板の表面から約８３°から約９０°の傾斜度を有し、前記ピクセル素子分離膜の側壁は、前記基板の前記表面から約７０°から約８０°の傾斜度を有する。
【００１９】
本発明の望ましい実施形態においては、前記ロジック素子分離膜の側壁は、前記基板の表面に対して実質的に垂直をなし、前記ピクセル素子分離膜の側壁は、前記基板の前記表面に対して斜めに形成されている。
【００２０】
本発明の望ましい実施形態においては、少なくとも一部の前記ピクセル素子分離膜の側壁に隣接して、前記基板に提供されている不純物層をさらに含み、少なくとも一部の前記ロジック素子分離膜の側壁は、前記不純物層を有しない。
【００２１】
本発明の望ましい実施形態においては、前記不純物層は、約２０ｎｍ〜約５０ｎｍの厚さを有する。
【００２２】
本発明の望ましい実施形態においては、前記複数のロジック回路は、複数のＮＭＯＳ装置及びＰＭＯＳ装置を含み、前記不純物層は、前記複数のＮＭＯＳ装置に隣接した少なくとも一部の前記ロジック素子分離膜の側壁に隣接して提供され、前記複数のＰＭＯＳ装置に隣接した少なくとも一部の前記ロジック素子分離膜の側壁には、前記不純物層が提供されていない。
【００２３】
本発明の望ましい実施形態においては、前記複数のロジック回路は、複数のＮＭＯＳ装置及びＰＭＯＳ装置を含み、前記ピクセル領域の前記複数のピクセル素子分離膜は、前記複数のＮＭＯＳ装置に隣接した前記複数のロジック素子分離膜の側壁と同一な傾斜度を有する前記複数のＰＭＯＳ装置に隣接した前記複数のロジック素子分離膜の側壁より小さな傾斜度を有するピクセル素子分離膜の側壁を含む。
【００２４】
本発明の望ましい実施形態においては、少なくとも一部の前記複数のピクセル素子分離膜と前記複数のＮＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜は、それに隣接した前記基板に不純物層を含み、前記複数のＰＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜は、前記不純物層を含まない。
【００２５】
本発明の望ましい実施形態においては、前記不純物層は、Ｐ型ドーパントを含み、前記Ｐ型ドーパントは、ボロンを含む。
【００２６】
本発明の望ましい実施形態においては、前記不純物層は、前記複数の光電変換素子から離隔されている。
【００２７】
本発明の望ましい実施形態においては、前記光電変換素子は、第１導電型の第１領域と、前記第１領域の下に第２導電型の第２領域とを含み、前記不純物層は、前記第２領域から離隔されている。
【００２８】
本発明の他の実施形態によれば、イメージセンサーは、ピクセル領域及びロジック領域を含むイメージセンサー集積回路基板と、前記ピクセル領域の複数の光電変化素子と、前記ロジック領域の複数のＮＭＯＳ装置及びＰＭＯＳ装置を含む複数のロジック回路と、前記ロジック領域のロジック素子分離膜の側壁を含む複数のロジック素子分離膜と、前記ピクセル領域の前記ピクセル素子分離膜の側壁を含む複数のピクセル素子分離膜と、前記複数のＮＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜の側壁と少なくとも一部の前記複数のピクセル素子分離膜の側壁に隣接して、前記基板に提供されている不純物層とを含み、前記複数のＰＭＯＳ装置に隣接した少なくとも一部の前記複数のロジック素子分離膜の側壁は、前記不純物層を含む。
【００２９】
本発明の望ましい他の実施形態においては、前記不純物層は、Ｐ型ドーパントを含み、前記Ｐ型ドーパントは、ボロンを含む。
【００３０】
本発明の望ましい他の実施形態においては、前記不純物層は、前記複数の光電変換素子から離隔されている。
【００３１】
本発明の望ましい他の実施形態においては、前記光電変換素子は、第１導電型の第１領域と、前記第１領域下の第２導電型の第２領域とを含み、前記不純物層は、前記第２領域から離隔されている。
【００３２】
本発明の他の実施形態によれば、集積回路の製造方法は、集積回路基板にトレンチ側壁を含む複数の離隔された素子分離トレンチをエッチングする段階と、少なくとも一部の前記複数のトレンチ側壁の上に不純物を含む犠牲膜を形成する段階と、前記複数のトレンチ側壁に隣接した前記基板に不純物層を形成するために前記犠牲膜から前記複数のトレンチ側壁へ少なくとも一部の前記不純物を拡散させる段階と、少なくとも一部の前記犠牲膜を除去する段階とを含む。
【００３３】
本発明の望ましい他の実施形態においては、前記基板に複数の光電変換素子を形成する段階をさらに含み、前記複数の光電変換素子は、前記不純物層に隣接し、前記不純物層がない時と比べ、前記不純物層は、前記複数の光電変換素子の暗電流を減少させる。
【００３４】
本発明の望ましい他の実施形態においては、前記犠牲膜を形成する段階は、前記複数の素子分離トレンチに犠牲ライナー膜を形成する段階を含む。
【００３５】
本発明の望ましい他の実施形態においては、前記犠牲膜を形成する段階は、前記犠牲ライナー膜を形成した後、前記犠牲ライナー膜の上に犠牲トレンチ埋め立て膜を形成する段階を含む。
【００３６】
本発明の望ましい他の実施形態においては、前記犠牲ライナー膜は、前記不純物がドーピングされた単結晶シリコンゲルマニウム膜及び／又は多結晶シリコンゲルマニウム膜を含む。
【００３７】
本発明の望ましい他の実施形態においては、前記犠牲ライナー膜は、前記不純物がドーピングされた単結晶シリコンゲルマニウム膜を含み、前記犠牲トレンチ埋め立て膜は、前記不純物がドーピングされた多結晶シリコンゲルマニウム膜を含む。
【００３８】
本発明の望ましい他の実施形態においては、前記犠牲膜は、前記不純物がドーピングされた単結晶シリコンゲルマニウム膜及び／又は多結晶シリコンゲルマニウム膜を含む。
【００３９】
本発明の望ましい他の実施形態においては、少なくとも一部の前記犠牲膜を除去する段階は、前記犠牲膜をエッチングする段階と、前記複数のトレンチ側壁の傾斜度を減少させるために少なくとも一部の前記トレンチ側壁をエッチングする段階を含む。
【００４０】
本発明の望ましい他の実施形態においては、前記エッチングの前では、前記複数のトレンチ側壁は、前記基板の表面から約８３°〜約９０°との間の傾斜度を有し、前記エッチングの後では、前記複数のトレンチ側壁は、前記基板の前記表面から約７０°〜約８０°との間の傾斜度を有する。
【００４１】
本発明の望ましい他の実施形態においては、前記エッチングの前では、前記複数のトレンチ側壁は、前記基板の表面から実質的に垂直をなし、前記エッチングの後では、前記トレンチ側壁は、前記基板の前記表面から斜めに形成される。
【００４２】
本発明の望ましい他の実施形態においては、少なくとも一部の前記不純物を前記犠牲膜から前記複数のトレンチ側壁へ拡散させる段階は、急速熱処理工程を含む。
【００４３】
本発明の望ましい他の実施形態においては、前記不純物層は、約２０ｎｍ〜約５０ｎｍの厚さを有する。
【００４４】
本発明の望ましい他の実施形態においては、少なくとも一部の前記犠牲膜が除去された前記複数のトレンチに絶縁膜を形成する段階をさらに含む。
【００４５】
本発明の望ましい他の実施形態においては、少なくとも一部の前記犠牲膜が除去された前記複数のトレンチに素子分離膜を形成するために絶縁物質を充填する段階をさらに含む。
【００４６】
本発明の望ましい他の実施形態においては、前記犠牲膜を形成する段階は、一部の前記複数のトレンチ側壁の上には、前記犠牲膜が形成されないように、一部の前記トレンチ側壁上に選択的に犠牲酸化膜を形成する段階を含む。
【００４７】
本発明の望ましい他の実施形態においては、前記集積回路基板はピクセル領域とロジック領域を含むイメージセンサー集積回路基板であり、前記犠牲膜を形成する段階は前記ロジック領域の少なくとも一部の前記トレンチ側壁の上には前記犠牲膜が形成されないように、前記ピクセル領域の少なくとも一部の前記トレンチ側壁の上に選択的に犠牲膜を形成する段階を含み、前記ピクセル領域に複数の光電変換素子を形成する段階と、前記ロジック領域に複数のロジック回路を形成する段階とを更に含む。
【００４８】
本発明の望ましい他の実施形態においては、前記ロジック領域は、ＮＭＯＳ装置領域及びＰＭＯＳ装置領域を含み、前記犠牲膜を形成する段階は、前記ＰＭＯＳ装置領域の少なくとも一部の前記トレンチ側壁の上に前記犠牲膜が形成されないように、前記ピクセル領域の少なくとも一部の前記トレンチ側壁及び前記ＮＭＯＳ装置領域の少なくとも一部の前記トレンチ側壁の上に選択的に犠牲膜を形成する段階を含み、前記ロジック領域に前記複数のロジック回路を形成する段階は、前記ＮＭＯＳ装置領域に複数のＮＭＯＳ装置及び前記ＰＭＯＳ装置領域に複数のＰＭＯＳ装置を形成する段階を含む。
【００４９】
本発明の望ましい他の実施形態においては、前記不純物は、Ｐ型ドーパントを含み、前記Ｐ型ドーパントは、ボロンを含む。
【００５０】
本発明の望ましい他の実施形態においては、前記基板に前記不純物層に隣接する複数の光電変換素子を形成する段階は、前記不純物層から離隔されるように、前記基板に複数の光電変換素子を形成する段階を含む。
【００５１】
本発明の望ましい他の実施形態においては、前記基板に前記不純物層に隣接する複数の光電変換素子を形成する段階は、前記基板に第１導電型の複数の第１領域を形成する段階と、前記不純物層から離隔され、前記第１領域の下に第２導電型の複数の第２領域を形成する段階を含む。
【発明の効果】
【００５２】
本発明の実施形態によれば、暗電流を抑制するための不純物層が形成される。トレンチに犠牲膜をエピタキシャル成長させ、ＲＣＡ洗淨処理をすることによって、前記トレンチ形成工程で発生する損傷例えば、結晶欠陥及びダングリングボンドが容易に除去できる。前記トレンチの側壁が斜めの傾斜度を有することによって、絶縁物質を埋め立てることが容易になる。また、素子分離膜が小さな幅を有しても、フォトダイオードの下部と前記素子分離膜との間の距離が十分に離隔できる。
【発明を実施するための最良の形態】
【００５３】
本発明を、添付図面を参照して説明するが、添付図面には本発明の実施形態が示されている。しかし本発明は、多くの他の形態に具体化でき、ここで説明される実施形態に限定されるものではない。、開示された実施形態はむしろ、明細書を完全に理解できるように、そして当業者に発明の思想を十分に伝えるために提供されている。図面で、層及び領域の大きさは、説明をより明確にするために誇張されている。同じ参照番号は、同じ構成要素を表す。
【００５４】
膜が他の膜または基板の“上”にあると説明される場合には、それは他の膜または基板の上に直接形成することもでき、それらの間に第３の膜が介在してもよい。以下で使われる“及び／又は”は、組合わせた１つ以上の構成成分の一部または全ての結合を含む。
【００５５】
本明細書の多様な実施形態で第１、第２、第３等の用語が多様な部分、物質などを説明するために使われているが、多様な部分、物質がこれらの用語によって限定されるものではない。又、このような用語は、単なる所定部分を他の部分と区別するために使われている。したがって、何れかの実施形態では第１部分と説明されているが、他の実施形態では第２部分と説明されていることもありうる。
【００５６】
以下で使われるトレンチ側壁の“傾斜度”とは、断面図において、水平に示されるイメージセンサー集積回路基板の表面に対して相対的に定義される。したがって、より大きい傾斜度とは、基板の表面に対して直角に近づくことを意味し、反対に、より小さな傾斜度とは、基板の主な表面に対して相対的に斜めなことをいう。言い換えれば、第２トレンチ側壁より第１トレンチ側壁が基板の表面（図面での水平方向）に対してより小さな鋭角（ａｃｕｔｅ  ａｎｇｌｅ）を有する際に、第１トレンチ側壁が第２トレンチ側壁より小さな傾斜度を有する。
【００５７】
図２Ａは、本発明の多様な実施形態によるイメージセンサーの平面図であり、図２Ｂは図２ＡのＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’ラインに沿って切り取られた断面図である。
【００５８】
図２Ａ及び２Ｂを参照すれば、本発明の実施形態に従うイメージセンサーは、ピクセル領域Ａ及びロジック領域Ｂを含むイメージセンサー集積回路基板２００を含む。前記集積回路基板２００は単一の成分及び／又は複合的な半導体基板、例えば、単結晶シリコン基板であって、１つ以上のエピタキシャル層及び／又は他の層を含むことができる。前記集積回路基板２００は、半導体基板又は非半導体基板の上の薄い半導体層を含み、例えば、ＳＯＩ基板でありうる。
【００５９】
複数の光電変換素子２１０を、前記ピクセル領域Ａが含むことができる。説明を簡単にするため、ただ一つの光電変換素子２１０が図面に示されている。前記光電変換素子２１０は、第１導電型、例えば、Ｐ型の第１領域２１３ａと前記第１領域２１３ａ下の第２導電型、例えば、Ｎ型の第２領域２１３ｂを含むことができる。前記集積回路基板２００は、Ｐ型基板であって、第２導電型の前記第２領域２１３ｂの下の領域がＰ型であるようにＰ−ウェル含むことができる。
【００６０】
前記光電変換素子２１０は、前記第１領域２１３ａと第２領域２１３ｂによって形成される第１Ｐ−Ｎ接合と、前記第２領域２１３ｂと前記基板２００によって形成される第２Ｐ−Ｎ接合とを含むことができる。複数の読み出し素子（例えば、トランジスター）２２０は、前記光電変換素子２１０と連結することができる。例えば、素子分離膜２３０は、活性領域２０３、ドレイン領域２２５、及び複数のゲート２２３を画定することができる。トランスファーゲート、選択ゲート、ドライバーゲート、及びリセットゲートを含む前記ゲート２２３は、前記光電変換素子２１０と関連した複数の読み出しトランジスターを定義することができる。ゲート絶縁膜２２４を、各々のゲート２２３の下に提供することができる。ここで説明されたピクセル領域の設計は、当業者に周知であるので、詳細な説明を省略する。
【００６１】
前記ロジック領域Ｂは、タイミング発生器、ロードライバー、相関ダブルサンプラー、アナログデジタルコンバーター、ラッチブロック、ローデコーダー、カラムデコーダー及び／又は他のロジック素子を含むことができる。図２Ａ及び２Ｂに示したように、前記ロジック領域Ｂは、ＮＭＯＳ領域Ｂ１とＰＭＯＳ領域Ｂ２とを含むことができる。前記ＮＭＯＳ領域Ｂ１は、ロジック素子分離膜２４０によって定義になったＮＭＯＳ活性領域２０５を含むことができる。前記ＰＭＯＳ領域Ｂ２は、前記ロジック素子分離膜２４０によって定義になったＰＭＯＳ活性領域２０７を含むことができる。ここで説明された前記ロジック領域Ｂの設計及び動作は、当業者によく知られているので、詳細な説明を省略する。
【００６２】
上述したように、複数の前記ロジック素子分離膜２４０は、前記ロジック領域Ｂに提供されている。前記ロジック素子分離膜２４０は、ロジック素子分離膜の側壁２４３を含む。複数のピクセル素子分離膜２３０は、ピクセル領域Ａに含まれ、前記ピクセル素子分離膜２３０は、ピクセル素子分離膜の側壁２３３を含む。図２Ｂに示したように、前記ピクセル素子分離膜の側壁２３３は、前記ロジック素子分離膜の側壁２４３より小さな傾斜度を有する。特に、この実施形態において、前記ロジック素子分離膜の側壁２４３は、前記基板２００の表面２００ａに対して実質的に直角をなす反面、前記ピクセル素子分離膜の側壁２３３は、前記基板２００の表面２００ａに対して斜めに形成されている。
【００６３】
この実施形態において、前記ロジック素子分離膜の側壁２４３は、前記基板２００の表面２００ａに対して約８３°から約９０°の傾斜度を有し、前記ピクセル素子分離膜の側壁２３３は、前記基板２００の表面２００ａに対して約７０°から約８０°の傾斜度を有する。他の実施形態において、前記ロジック素子分離膜の側壁２４３は、約８８°の傾斜度を有し、前記ピクセル素子分離膜の側壁２３３は、約８０°の傾斜度を有する。図２Ｂを参照して、他の方法で表現すれば、前記ピクセル素子分離膜２３０の前記表面２００ａに隣接した部分は、前記表面２００ａから離隔された部分に比べて実質的に広い。対照的に、前記ロジック素子分離膜２４０は、前記表面２００ａに隣接した部分と前記表面２００ａから離隔された部分の幅が同じである。前記ピクセル素子分離膜の側壁がより小さな傾斜度を有することによって、前記ピクセル素子分離膜２３０は、前記第２領域２１３ｂから十分に離隔することができて、暗電流を減少させることができる。
【００６４】
図３Ａは、本発明の他の実施形態によるイメージセンサーの平面図である。図３Ｂは、図３ＡのＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’ラインに沿って切り取られた断面図である。図３Ａ及び図３Ｂの実施形態は、図２Ａ及び２Ｂの実施形態に対応可能である。但し、不純物層２３７が少なくとも一部の前記ピクセル素子分離膜の側壁２３３に隣接した前記基板２００に提供されている一方、少なくとも一部の前記ロジック素子分離膜の側壁２４３には、前記不純物層２３７が提供されていない。図３Ａ及び図３Ｂで示したように、前記ＮＭＯＳ領域Ｂ１及び前記ＰＭＯＳ領域Ｂ２において、前記ロジック素子分離膜の側壁２４３にはすべて前記不純物層２３７が提供されていない。
【００６５】
この実施形態において、前記不純物層は、Ｐ型ドーパント、例えば、ボロン（Ｂｒｏｎ）を含む。また、他の実施形態において、前記不純物層２３７は、約２０ｎｍから約５０ｎｍの厚さを有することができる。前記不純物層２３７は、前記光電変換素子２１０から離隔され、前記光電変換素子２１０の前記第２領域２１３ｂから離隔できる。
【００６６】
この実施形態において、電子が光に反応して前記第２領域２１３ｂに蓄積されるので、前記第２領域２１３ｂは、前記不純物層２３７から離隔されていることが望ましい。
【００６７】
上述したように、図３Ａ及び３Ｂには、素子分離膜の側壁の異なる傾斜度（例えば、前記ピクセル素子分離膜の側壁は、前記ロジック素子分離膜の側壁より小さな傾斜度を有する）と、多様な不純物層（例えば、前記ピクセル素子分離膜の側壁に隣接した不純物層が提供され、前記ロジック素子分離膜の側壁に隣接した不純物層が提供されていない）が示されている。そうすると、図２Ａ及び２Ｂには、前記不純物層がない素子分離膜の異なる傾斜度が示されていることになる。図３Ａ及び３Ｂの前記不純物層を、図３Ａ及び３Ｂの素子分離膜の側壁の傾斜度が異ならずに提供することができる。言い換えれば、前記不純物層２３７は、前記ピクセル領域Ａに提供され、前記ロジック領域Ｂには提供されていない一方、前記ピクセル及びロジック素子分離膜のすべての側壁が同一の傾斜度を有することができる。
【００６８】
図４Ａ及び４Ｂは、本発明のその他の実施形態に従うイメージセンサーの平面図及び断面図である。図４Ａ及び４Ｂの実施形態は、図２Ａ及び２Ｂの実施形態に対応可能である。但し、前記ピクセル領域Ａの前記ピクセル素子分離膜２３０は、ＰＭＯＳ装置（領域Ｂ２）に隣接した素子分離膜２４０の前記ロジック素子分離膜の側壁２４３より小さな傾斜度を有するピクセル素子分離膜の側壁２３３を含み、前記ピクセル素子分離膜の側壁２３３は、前記ＮＭＯＳ装置（領域Ｂ１）に隣接した前記素子分離膜２５０のロジック素子分離膜の側壁２５３と略同一の傾斜度を有することができる。言い換えれば、前記ＰＭＯＳ領域（Ｂ２）の素子分離膜の側壁は、前記ＮＭＯＳ領域（Ｂ１）又は前記ピクセル領域Ａの前記素子分離膜の側壁より前記基板表面２００ａに対してより一層垂直をなすことができる。
【００６９】
図５Ａ及び５Ｂは、図３Ａ及び３Ｂに対応する。ただし、前記不純物層２３７は、前記ＮＭＯＳ領域Ｂ１に提供されているが、前記ＰＭＯＳ領域Ｂ２には提供されていない。言い換えれば、前記不純物層２３７は前記ＮＭＯＳ装置に隣接した少なくとも一部の前記ロジック素子分離膜の側壁２５３に隣接して、前記ピクセル素子分離膜の側壁２３３に隣接して提供されている一方、前記ＰＭＯＳ装置に隣接した少なくとも一部の前記ロジック素子分離膜の側壁２４３には前記不純物層２３７が提供されていない。他の実施形態において、あらゆる前記ピクセル素子分離膜２３０及び前記ＮＭＯＳ装置に隣接したあらゆる前記ロジック素子分離膜２５０はそれに隣接した前記基板２００に前記不純物層２３７を含み、前記ＰＭＯＳ装置に隣接したあらゆる前記ロジック素子分離膜２４０は前記不純物層２３７を含まない。前記不純物層はＰ型ドーパント、例えば、ボロン（Ｂｏｒｏｎ）であって、上述した厚さを有することができる。前記ＮＭＯＳ装置（領域Ｂ１）に隣接した不純物層を提供することによって、漏洩電流（ＩＤＯＦＦ）がこのような装置に対して減少できる。
【００７０】
図４Ａ及び４Ｂには、前記ＮＭＯＳ及びＰＭＯＳロジック領域に関して異なる傾斜度を有するロジック素子分離膜が示されていて、図５Ａ及び５Ｂには、前記ＮＭＯＳ及びＰＭＯＳロジック領域に対する異なる傾斜度と多様な不純物層の組み合わせが示されている。本発明の他の実施形態においては、多様な不純物層は傾斜度が異ならない一方、多様な不純物層を前記ＮＭＯＳ及びＰＭＯＳロジック領域に提供することができる。言い換えれば、前記ＮＭＯＳ及びＰＭＯＳ素子分離膜の側壁は、同一な傾斜度を有するが、前記ＮＭＯＳ領域Ｂ１が、前記不純物層２３７を含む一方、前記ＰＭＯＳ領域Ｂ２は、前記不純物層２３７を含まない。
【００７１】
図６Ａ−６Ｇは、本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。同様の製造方法を図２Ａ及び２Ｂのイメージセンサーを製造するのにも使用可能である。また、図６Ａ−６Ｇの実施形態は、イメージセンサーだけでなく集積回路を製造するのにも使用可能である。
【００７２】
図６Ａを参照すれば、ここでは第１トレンチ６３０と称する複数の離隔された隔離トレンチ６３０が集積回路基板２００にエッチングされる。前記トレンチは、トレンチ側壁６３３を含む。前記第１トレンチ６３０は、前記ピクセル領域Ａの活性領域２０３を画定する。前記第１トレンチ６３０は、前記基板２００上に第１マスクパターン６３１を形成し、前記第１トレンチ６３０を形成するために前記基板２００を異方性エッチングすることによって形成される。前記第１マスクパターン６３１は、シリコンナイトライド、シリコンオキシナイトライド及び／又は他の通常のマスク層を含むことができる。前記第１トレンチ６３０の形成において、前記側壁６３３は、前記異方性エッチング工程によって発生されられるダングリングボンド、積層欠陥及び／又は他の不完全性等のような所定の損傷を含む可能性がある。
【００７３】
図６Ｂは、前記第１トレンチ６３０の側壁６３３の少なくとも一部に、不純物を含む犠牲膜６３５を形成する様子を示す。前記トレンチ側壁６３３に隣接した前記基板２００に不純物層２３７を形成するために前記犠牲膜６３５の不純物が前記トレンチ側壁６３３へ拡散される。特に、前記犠牲膜６３５は、不純物がドーピングされた単結晶シリコンゲルマニウム膜及び／又は多結晶シリコンゲルマニウム膜を含むことができる。前記シリコンゲルマニウム膜は、Ｓｉ１−ｘＧＥｘ（０．０５＜ｘ＜０．５）でありうる。
【００７４】
前記不純物は、Ｐ型不純物、例えば、ボロンであり、約１０１７から約１０２１／ｃｍ３の濃度を有することができる。前記不純物イオンは。前記犠牲膜と本来の場所に提供されていることができる。前記犠牲膜６３５は、エピタキシャル成長、例えば、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）及び／又は他のシリコンソースとモノゲルマニウム（ＧｅＨ４）のゲルマニウムソースを利用する気状エピタキシー（ＶＰＥ）及び／又は液状エピタキシー（ＬＰＥ）を使って形成できる。
【００７５】
図６Ｃは、本発明の他の実施形態を示している。単一の犠牲膜６３５を形成するのではなく、薄い犠牲ライナー膜６３５ａがまず形成され、前記犠牲ライナー膜６３５ａの上に犠牲トレンチ埋め立て膜６３５ｂが形成される。前記犠牲ライナー膜６３５ａは、不純物を含む単結晶シリコンゲルマニウム膜及び／又は多結晶シリコンゲルマニウム膜を含むことができる。他の実施形態において、前記犠牲ライナー膜６３５ａは、不純物を有する単結晶シリコンゲルマニウム膜を含み、前記犠牲トレンチ埋め立て膜６３５ｂは、不純物を含む多結晶シリコンゲルマニウム膜を含む。
【００７６】
特に、前記犠牲ライナー膜６３５ａは、前記トレンチ側壁６３３に対して良質の表面特性を有するように成長可能な単結晶シリコンゲルマニウム膜を含むことができる。単結晶シリコンゲルマニウム膜のエピタキシャル成長は、非常に遅く実行することができるので、薄いライナー膜を、例えば、約１０から５０ｎｍの厚さに、単結晶シリコンゲルマニウム膜を使用して形成することができる。そして、より厚い多結晶シリコンゲルマニウムトレンチ埋め立て膜６３５ｂは、前記トレンチ６３０を充填するために、より速い成長速度に蒸着できる。本発明のその他の実施形態においては、前記犠牲ライナー膜６３５ａが、前記基板２００へ拡散され要求された厚さ／濃度に不純物層を形成するのに十分な不純物に限定される。前記犠牲ライナー膜６３５ａのみが形成され、犠牲トレンチ埋め立て膜６３５ｂは形成されない。
【００７７】
従って、本発明のその他の実施形態においては、不純物を含む単結晶シリコンゲルマニウムライナー膜のような犠牲ライナー膜が提供される。その他の実施形態においては、不純物を含む単結晶シリコンゲルマニウムトレンチ埋め立て膜又は多結晶シリコンゲルマニウムトレンチ埋め立て膜のような犠牲トレンチ埋め立て膜が提供される。本発明のその他の実施形態においては、犠牲ライナー膜及び犠牲トレンチ埋め立て膜の組み合わせが提供され、前記犠牲ライナー膜は、例えば、単結晶シリコンゲルマニウム膜として形成され、前記犠牲トレンチ埋め立て膜は、例えば、多結晶シリコンゲルマニウム膜として形成可能である。
【００７８】
図６Ｂ及び６Ｃを参照すれば、前記犠牲膜６３５、前記犠牲ライナー膜６３５ａ及び／又は前記犠牲トレンチ埋め立て膜６３５ｂから前記不純物イオンが前記不純物層２３７を形成するために前記基板２００へ拡散される。拡散は、前記基板２００を熱処理することによって、例えば、約８００℃〜約１０５０℃の急速熱処理工程によって実行できる。前記温度及び／又は工程時間は、要求されたイオンの拡散長及び／又は他の条件に基づいて調節できる。この実施形態において、前記不純物層２３７は、約２０ｎｍから約５０ｎｍの厚さを有する。
【００７９】
図６Ｄを参照すれば、前記犠牲膜６３５／６３５ａ／６３５ｂの少なくとも一部が除去される。図６Ｄは、図６Ｂの前記犠牲膜６３５又は図６Ｃの前記犠牲ライナー膜６３５ａ、そして前記犠牲トレンチ埋め立て膜６３５ｂを含む全ての前記犠牲膜が除去された様子を示している。
【００８０】
図６Ｄを参照すれば、前記犠牲膜がシリコンゲルマニウム膜を含む場合、前記犠牲膜は湿式エッチングを実行することによって除去できる。前記湿式エッチング溶液は、アンモニア、過酸化水素、窒酸、フッ化水素酸を含むＲＣＡ洗浄溶液である。しかし、他の湿式エッチング溶液を使用してもよい。約４０℃〜約９０℃の温度で実行でき、約５０：１から約１００：１の湿式エッチング選択比（シリコンゲルマニウム膜：シリコン）とする。
【００８１】
前記湿式エッチングは、前記トレンチの底面よりトレンチの側壁上部がよりエッチングされるので、図６Ｄのトレンチ側壁６３３’は、図６Ａ乃至図６Ｃの前記トレンチ側壁６３３より小さな傾斜度を有することができる。言い換えれば、異方性エッチング工程によって形成される図６Ａ乃至図６Ｃの前記トレンチ側壁６３３は、ほとんど垂直をなす反面、図６Ｄの前記トレンチ側壁６３３’は斜めに形成されている。特に、前記トレンチ側壁６３３は、図６Ｄのエッチング前に前記基板２００の前記表面２００ａから約８３°〜約９０°の傾斜度を有し、前記トレンチ側壁ら６３３’は、図６Ｄのエッチング後に前記基板２００の前記表面２００ａから約７０°〜約８０°の傾斜度を有することができる。
【００８２】
図６Ｅを参照すれば、第２トレンチ６４０は、ロジック領域Ｂに活性領域２０５／２０７を画定するために形成される。このような第２トレンチ６４０を形成することにおいては、第２マスクパターン６４１を前記基板２００上に形成し、前記第２トレンチ６４０を形成するために前記基板２００に異方性エッチング工程が実行される。前記第２トレンチ６４０の側壁６４３は、前記異方性エッチング工程によって発生されるダングリングボンド及び／又は積層欠陥のような損傷層を有する。また、図６Ｅの前記第１トレンチ６３０は、図６Ｅの第２トレンチ６４０より小さな傾斜度を有する。
【００８３】
図６Ｆを参照すれば、第１素子分離膜２３０と第２素子分離膜２４０は、各々の第１及び第２トレンチ６３０、６４０に形成される。この実施形態において、第１、第２素子分離膜２３０／２４０は、前記第１、第２トレンチ６３０／６４０各々を充填する。前記第１、第２素子分離膜２３０／２４０は、前記基板２００の全面に絶縁膜を形成し、前記第２マスクパターン６４１を除去するために前記基板に平坦化工程を実行することによって形成される。前記第２マスクパターン６４１は除去可能である。前記絶縁膜は、シリコン酸化膜であり、前記絶縁膜は、化学気相蒸着及び／又は高密度プラズマ化学気相蒸着方法で形成される。この実施形態において、ライナー膜及びトレンチ埋め立て絶縁膜を含む複数層の絶縁膜が形成される。例えば、トレンチ埋め立て絶縁膜を形成する前に、熱酸化ライナー膜を、イメージセンサーおいて暗電流を減少させるために形成する。多くの他の絶縁物質が浅いトレンチ素子分離膜を形成するために使われる。
【００８４】
図６Ｇを参照すれば、トランジスター構造物が前記基板２００上に形成される。特に、ゲート絶縁膜２２４、ゲート電極２２３、及びドレイン領域２２５が通常の技術を使用して形成される。前記トランジスター構造物は、前記ピクセル領域Ａのトランスファー、リセット、ドライバー、及び選択トランジスターを含む。フォトダイオード２１３は、Ｐ型不純物を含む第１フォトダイオード領域２１３Ａと、Ｎ型不純物を含む第２フォトダイオード領域２１３ｂとを形成することによって形成される。図６Ｇの前記フォトダイオード及び／又はトランジスター素子の製造順序は、上述した順序と異なってもよい。
【００８５】
図７Ａ乃至図７Ｆは、本発明の多様な実施形態による図５Ａ及び５Ｂの構造の製造方法を説明するための断面図である。また、図４Ａ及び４Ｂの構造も、同様にして形成可能である。図７Ａ乃至図７Ｆにおいて、図６Ａ乃至図６Ｇと同様の製造方法については、説明を簡単にするため省略するが、異なる点にについては強調する。
【００８６】
特に、図７Ａを参照すれば、第１トレンチ６３０が形成される。しかし、図７Ａ乃至図７Ｆの実施形態において、前記第１トレンチ６３０は、前記ピクセル領域Ａと前記ＮＭＯＳ領域Ｂ１に形成される。図７Ｂにおいて、１つ以上の犠牲膜６３５は、前記ピクセル領域Ａと前記ＮＭＯＳ領域Ｂ１に形成される。図６Ｂ及び／又は図６Ｃに関連して上述した前記犠牲膜６３５が形成される。拡散は、図６Ｂ及び６Ｃに関連して説明したように前記不純物層２３７を形成するために実行される。
【００８７】
図７Ｃを参照すれば、前記ＮＭＯＳ領域Ｂ１の湿式エッチングが実行されることを除いては、図６Ｄに関連して説明された湿式エッチングが実行される。第２トレンチ６４０が前記ＰＭＯＳ領域Ｂ２のみに形成され、前記ＮＭＯＳ領域Ｂ１には形成されないという点を除いては、図６Ｅと同様にに図７Ｄにおいて第２トレンチ６４０が形成される。
【００８８】
図７Ｅを参照すれば、前記トレンチは、図６Ｆで説明されたように充填される。図６Ｇに関連して説明したように図７Ｆで前記トランジスター及びフォトダイオードが形成される。
【００８９】
本発明の実施形態においては、全て同一の深さを有するピクセル素子分離膜及びロジック素子分離膜が説明されている。しかし、本発明の他の実施形態においては、前記ピクセル素子分離膜は、前記ロジック素子分離膜より深く形成されることもある。前記ロジック素子分離膜（ＰＭＯＳ及びＮＭＯＳ）は、全て同一な深さを有することができる。他の深さの変形例も提供可能である。
【００９０】
上述したように、本発明のこの実施形態では、暗電流を減少させるために、ピクセル素子分離膜の側壁に隣接した基板に不純物層が提供される。前記ピクセル素子分離膜の側壁は、前記ロジック素子分離膜の側壁より小さな傾斜度を有することができる。これによって、前記トレンチ素子分離膜又は前記不純物層が、光学的センシングの結果として電子が蓄積されるＮフォトダイオード領域に接触したり、影響を与える可能性が減少する。従って、暗電流が減少できる。他の実施形態において、前記不純物層を、前記ロジック領域の前記ＮＭＯＳ装置素子分離膜に提供することができて、より小さな傾斜度を有する側壁が前記ロジック領域の前記ＮＭＯＳ装置素子分離膜に提供される。これは、漏洩電流を減少させたり、その動作特性を向上させるためである。これによって、高性能のイメージセンサー及びその製造方法が提供されられる。
【００９１】
図面及び明細書において、発明の実施形態が開示され、特別な用語が用いられているが、これらの用語は一般的や技術的な意味で使われたものであって、特許請求の範囲に記載された発明の範囲を限定するために使われたものではない。
【図面の簡単な説明】
【００９２】
【図１】通常のＣＭＯＳイメージセンサーのブロックダイアグラムである。
【図２Ａ】本発明の多様な実施形態によるイメージセンサーの平面図である。
【図２Ｂ】図２ＡのＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’ラインに沿って切り取られた断面図である。
【図３Ａ】本発明の他の実施形態によるイメージセンサーの平面図である。
【図３Ｂ】図３ＡのＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’ラインに沿って切り取られた断面図である。
【図４Ａ】本発明のもう一つの実施形態によるイメージセンサーの平面図である。
【図４Ｂ】図４ＡのＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’ラインに沿って切り取られた断面図である。
【図５Ａ】本発明のもう一つの実施形態によるイメージセンサーの平面図である。
【図５Ｂ】図５ＡのＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’ラインに沿って切り取られた断面図である。
【図６Ａ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図６Ｂ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図６Ｃ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図６Ｄ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図６Ｅ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図６Ｆ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図６Ｇ】図３Ａ及び３Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図７Ａ】図５Ａ及び５Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図７Ｂ】図５Ａ及び５Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図７Ｃ】図５Ａ及び５Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図７Ｄ】図５Ａ及び５Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図７Ｅ】図５Ａ及び５Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【図７Ｆ】図５Ａ及び５Ｂのイメージセンサーに対する、本発明の実施形態によるイメージセンサーの形成方法を説明するための断面図である。
【符号の説明】
【００９３】
２００  イメージセンサー集積回路基板
２０３  活性領域
２１０  光電変換素子
２２０  読み出し素子
２２３  ゲート
２２４  ゲート絶縁膜
２２５  ドレイン領域
２３０  素子分離膜
２４０  ロジック素子分離膜
【図２Ａ】
2008047911.tif 000003
【図２Ｂ】
2008047911.tif 000004
【図３Ａ】
2008047911.tif 000005
【図３Ｂ】
2008047911.tif 000006
【図４Ａ】
2008047911.tif 000007
【図４Ｂ】
2008047911.tif 000008
【図５Ａ】
2008047911.tif 000009
【図５Ｂ】
2008047911.tif 000010
【図６Ａ】
2008047911.tif 000011
【図６Ｂ】
2008047911.tif 000012
【図６Ｃ】
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【図６Ｄ】
2008047911.tif 000014
【図６Ｅ】
2008047911.tif 000015
【図６Ｆ】
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【図６Ｇ】
2008047911.tif 000017
【図７Ａ】
2008047911.tif 000018
【図７Ｂ】
2008047911.tif 000019
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図１】
2008047911.tif 000024