(57)【要約】【課題】画素セルがマトリクス状に配置される半導体基板または絶縁基板に生じた不良を、より正確に検出する。【解決手段】データ線Ｄは平行に配置される。ゲート線Ｇは、データ線Ｄと電気的に絶縁され、データ線Ｄに直行して平行に配置される。画素セル７１−１は、先頭から奇数番目のデータ線Ｄn-1と先頭から奇数番目のゲート線Ｇm´-1（Ａ）に接続される。画素セル７１−２は、先頭から偶数番目のデータ線Ｄnと先頭から偶数番目のゲート線Ｇm´-1（Ｂ）に接続される。ゲート線駆動回路６３は、奇数番目のゲート線Ｄと偶数番目のゲート線Ｄを独立に駆動する。スイッチ１０１は、隣接する奇数番目のデータ線Ｄと偶数番目のデータ線Ｇの電位を比較し、比較結果を出力する。本発明は、例えば、液晶表示装置に適用することができる。【選択図】図３
2008185624.tif 000002
【特許請求の範囲】
【請求項１】
平行に配置される少なくとも２本のデータ線と、
前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、
先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルと、
先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルと、
前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段と、
前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段と、
隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段と
を備え、
前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置され、
前記奇数画素セルと前記偶数画素セルは、それぞれ、
接続される前記データ線から入力される画素データに対応する信号の電位によって、電荷を蓄積する蓄積手段と、
接続される前記ゲート線の電位に応じて、接続される前記データ線と、前記蓄積手段とを接続する接続手段と
を備え、
前記データ線、前記ゲート線、前記奇数画素セル、前記偶数画素セル、前記駆動手段、前記入力手段、および前記比較手段は、半導体基板または絶縁基板上に配置される
駆動装置。
【請求項２】
前記入力手段を制御する制御信号を前記入力手段に入力する制御手段
をさらに備え、
前記入力手段は、前記制御信号に応じて、前記奇数番目のデータ線と前記偶数番目のデータ線を接続することにより、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を、前記奇数番目のデータ線と前記偶数番目のデータ線の電位の平均値にする
請求項１に記載の駆動装置。
【請求項３】
前記入力手段を制御する制御信号を前記入力手段に入力する制御手段
をさらに備え、
前記入力手段は、
前記制御信号に応じて、前記所定の電位の信号を前記奇数番目のデータ線に入力する奇数入力手段と、
前記制御信号に応じて、前記所定の電位の信号を前記偶数番目のデータ線に入力する偶数入力手段と
を備える
請求項１に記載の駆動装置。
【請求項４】
平行に配置される少なくとも２本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、マトリクス状に配置される、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セル、および、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルとが半導体基板または絶縁基板上に設けられる駆動装置の駆動方法において、
前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線を駆動し、
その駆動に応じて、前記奇数番目のデータ線の第１の電位により、前記奇数画素セルに電荷を蓄積するとともに、前記偶数番目のデータ線の第２の電位により、前記偶数画素セルに電荷を蓄積し、
前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線の駆動を停止し、
その駆動の停止に応じて、前記奇数画素セルと前記偶数画素セルへの電荷の蓄積を停止して、前記奇数画素セルと前記偶数画素セルに電荷を保持させ、
前記奇数番目のデータ線と前記偶数番目のデータ線の電位を所定の電位にし、
前記奇数番目のデータ線と前記偶数番目のデータ線をハイインピーダンス状態にし、
前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方を駆動対象として駆動し、
その駆動に応じて、駆動対象に接続する前記奇数画素セルまたは前記偶数画素セルに蓄積された電荷を、前記奇数番目のデータ線または前記偶数番目のデータ線に出力し、
前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較する
処理である一方処理を行う
ステップを含む駆動方法。
【請求項５】
前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位である
請求項４に記載の駆動方法。
【請求項６】
前記一方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である一方変更処理を行う
ステップをさらに含む請求項５に記載の駆動方法。
【請求項７】
前記一方処理において、前記駆動対象を、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちの一方から他方に変更した処理である他方処理を行う
ステップをさらに含む請求項４に記載の駆動方法。
【請求項８】
前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であり、
前記他方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である他方変更処理を行う
ステップをさらに含む請求項７に記載の駆動方法。
【請求項９】
前記一方処理において、前記駆動対象を、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方から、両方に変更した処理である両方処理を行う
ステップをさらに含む請求項４に記載の駆動方法。
【請求項１０】
前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であり、
前記両方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である両方変更処理を行う
ステップをさらに含む請求項９に記載の駆動方法。
【請求項１１】
半導体基板または絶縁基板である第１の基板と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、
前記第１の基板と前記第２の基板との間に狭装される液晶層と
を備え、
前記第１の基板は、
平行に配置される少なくとも２本のデータ線と、
前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、
先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルと、
先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルと、
前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段と、
前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段と、
隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段と
を備え、
前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置され、
前記奇数画素セルと前記偶数画素セルは、それぞれ、
接続される前記データ線から入力される画素データに対応する信号の電位によって、電荷を蓄積する蓄積手段と、
接続される前記ゲート線の電位に応じて、接続される前記データ線と、前記蓄積手段とを接続する接続手段と
を備える
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置および駆動方法、並びに表示装置に関し、特に、画素セルがマトリクス状に配置される半導体基板または絶縁基板に生じた不良を、より正確に検出することができるようにした駆動装置および駆動方法、並びに表示装置に関する。
【背景技術】
【０００２】
近年、液晶プロジェクタ装置や液晶ディスプレイ装置などの液晶表示装置において、アクティブマトリクス方式が広く採用されている。
【０００３】
図１は、アクティブマトリクス方式を採用した液晶表示装置の半導体基板１０の構成の一例を示している。
【０００４】
図１の半導体基板１０には、表示回路１１、データ線駆動回路１２、およびゲート線駆動回路１３が設けられている。なお、図１では、説明の便宜上、１画面内の、水平方向に３画素並び、垂直方向に３画素並んだ合計９画素からなる領域の表示に関する部分について説明するが、他の領域の表示に関する部分についても同様に構成される。
【０００５】
表示回路１１は、画素セル２１−１乃至２１−９が、水平方向に３個並び、垂直方向に３個並ぶように、マトリクス状に配置されることにより形成されている。なお、以下では、画素セル２１−１乃至２１−９を個々に区別する必要がない場合、それらをまとめて画素セル２１という。
【０００６】
画素セル２１は、半導体基板１０上に平行に配置され、互いに絶縁されるデータ線Ｄn-1，Ｄn，Ｄn+1（ｎは奇数）のいずれかを介して、データ線駆動回路１２と接続される。ここで、Ｄの添え字は、そのデータ線が、図中左から水平方向（図中左右方向）に何番目のデータ線であるかを表している。
【０００７】
また、画素セル２１は、データ線Ｄn-1，Ｄn、およびＤn+1と電気的に絶縁され、データ線Ｄn-1，Ｄn、およびＤn+1に直行して、半導体基板１０上に平行に配置されるゲート線Ｇm-1，Ｇm，Ｇm+1（ｍは奇数）のいずれかを介して、ゲート線駆動回路１３と接続される。ここで、Ｇの添え字は、そのゲート線が、図中上から垂直方向（図中上下方向）に何番目のゲート線であるかを表している。
【０００８】
なお、以下では、データ線Ｄn-1，Ｄn、およびＤn+1を個々に区別する必要がない場合、それらをまとめてデータ線Ｄといい、ゲート線Ｇm-1，Ｇm、およびＧm+1を個々に区別する必要がない場合、それらをまとめてゲート線Ｇという。
【０００９】
画素セル２１−１は、スイッチ３１、電極３２、およびコンデンサ３３により構成される。スイッチ３１は、例えばFET（電解効果トランジスタ）により構成される。スイッチ３１のゲートは、ゲート線Ｇm-1に接続され、ドレインは、データ線Ｄn-1と接続される。また、スイッチ３１のソースは、電極３２およびコンデンサ３３の一端と接続され、コンデンサ３３の他端は、共通電極に接続される。
【００１０】
画素セル２１−１では、ゲート線Ｇm-1の駆動によりスイッチ３１がオンにされる場合、データ線Ｄn-1の駆動によりスイッチ３１に入力された信号の電位により、コンデンサ３３に電荷が蓄積される。即ち、コンデンサ３３へのデータの書き込みが行われる。そして、ゲート線Ｇm-1の駆動の停止によりスイッチ３１がオフにされ、コンデンサ３３は、書き込まれたデータを保持する。
【００１１】
このとき、電極３２の電位Ｐm-1n-1は、その電極３２と接続されるコンデンサ３３の一端に発生した電位であり、その電位と、半導体基板１０に対向して配置され、共通電極を有する半導体基板である対向基板（図示せず）の電位との差に応じて、半導体基板１０と対向基板との間に狭装される液晶が反応して励起する。これにより、画素セル２１−１に対応する画素が表示される。なお、説明は省略するが、画素セル２１−１以外の画素セル２１も、同様に構成され、同様の動作を行う。
【００１２】
データ線駆動回路１２は、例えばシフトレジスタなどを備えている。データ線駆動回路１２は、外部から入力される水平ラインごとのデータを順次シフトすることによって、データ線Ｄが水平方向に走査するように、データ線Ｄを順次駆動していく。
【００１３】
ゲート線駆動回路１３は、例えばシフトレジスタなどを備えている。ゲート線駆動回路１３は、外部から入力される走査を制御するためのデータを順次シフトすることによって、水平走査期間ごとに、ゲート線Ｇm-1，Ｇm，Ｇm+1を順次駆動する。これにより、画素セル２１のスイッチ３１が、水平方向に並ぶ画素セル２１のスイッチ３１単位で順次オンにされ、走査対象とする水平ラインが垂直方向に移動する。
【００１４】
以上のように、データ線駆動回路１２とゲート線駆動回路１３が駆動を行うことにより、画素セル２１のコンデンサ３３に順次データが書き込まれて液晶が励起し、画面が表示される。
【００１５】
ところで、このような半導体基板は、製造過程において、ゲート線やデータ線に短絡や断線などの線不良が生じてしまう場合がある。そのため、製造過程において、半導体基板に線不良が生じていないかどうかの検査が行われる。
【００１６】
この検査のために、不良を検出する検出回路を備えた半導体基板４０の構成の一例を、図２に示す。なお、図２において、図１と同一のものには同一の符号を付してあり、説明は繰り返しになるので省略する。
【００１７】
図２の半導体基板４０において、検出回路４１は、表示回路１１を挟んでデータ線駆動回路１２の反対側に設けられている。
【００１８】
検出回路４１は、所定の検出方法で、半導体基板４０の線不良を検出する。この検出方法としては、例えば、検出回路としてANDゲートを設け、隣接する２つのデータ線またはゲート線に所定の電位の信号を印加し、印加後の２つのデータ線またはゲート線どうしの電位に対応する論理値の論理積により、半導体基板の線不良を検出する検出方法がある（例えば、特許文献１参照）。
【００１９】
また、データの書き込み時にコンデンサ３３に蓄積された電荷を、任意の電圧が印加され、かつハイインピーダンス状態とされたデータ線Ｄに読み出したときの読み出し前後の電位変化により、半導体基板４０の線不良を検出する検出方法がある。
【００２０】
しかしながら、近年の高精細化の進んだ液晶表示装置では、コンデンサ３３の容量とデータ線の寄生容量との比は1対200以上であり、読み出し前後の電位変化は微小であるため、上述した検出方法では、検出結果がノイズの影響を受けやすいという問題がある。
【００２１】
そこで、検出回路を差動構成にし、隣接する２つのデータ線またはゲート線どうしの、読み出し前後の電位変化の比較により、半導体基板の線不良を検出する検出方法も考えられている。
【特許文献１】特開２００５−４３６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、この検出方法では、線不良が生じていない場合と比較結果が同一となることにより、どちらか一方のデータ線またはゲート線の線不良を検出することができない場合がある。
【００２３】
本発明は、このような状況に鑑みてなされたものであり、画素セルがマトリクス状に配置される半導体基板または絶縁基板に生じた不良を、より正確に検出することができるようにするものである。
【課題を解決するための手段】
【００２４】
本発明の第１の側面の駆動装置は、平行に配置される少なくとも２本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルと、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルと、前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段と、前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段と、隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段とを備え、前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置され、前記奇数画素セルと前記偶数画素セルは、それぞれ、接続される前記データ線から入力される画素データに対応する信号の電位によって、電荷を蓄積する蓄積手段と、接続される前記ゲート線の電位に応じて、接続される前記データ線と、前記蓄積手段とを接続する接続手段とを備え、前記データ線、前記ゲート線、前記奇数画素セル、前記偶数画素セル、前記駆動手段、前記入力手段、および前記比較手段は、半導体基板または絶縁基板上に配置される。
【００２５】
本発明の第１の側面の駆動装置は、前記入力手段を制御する制御信号を前記入力手段に入力する制御手段をさらに設け、前記入力手段は、前記制御信号に応じて、前記奇数番目のデータ線と前記偶数番目のデータ線を接続することにより、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を、前記奇数番目のデータ線と前記偶数番目のデータ線の電位の平均値にすることができる。
【００２６】
本発明の第１の側面の駆動装置は、前記入力手段を制御する制御信号を前記入力手段に入力する制御手段をさらに設け、前記入力手段は、前記制御信号に応じて、前記所定の電位の信号を前記奇数番目のデータ線に入力する奇数入力手段と、前記制御信号に応じて、前記所定の電位の信号を前記偶数番目のデータ線に入力する偶数入力手段とを設けることができる。
【００２７】
本発明の第２の側面の駆動方法は、平行に配置される少なくとも２本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、マトリクス状に配置される、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セル、および、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルとが半導体基板または絶縁基板上に設けられる駆動装置の駆動方法において、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線を駆動し、その駆動に応じて、前記奇数番目のデータ線の第１の電位により、前記奇数画素セルに電荷を蓄積するとともに、前記偶数番目のデータ線の第２の電位により、前記偶数画素セルに電荷を蓄積し、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線の駆動を停止し、その駆動の停止に応じて、前記奇数画素セルと前記偶数画素セルへの電荷の蓄積を停止して、前記奇数画素セルと前記偶数画素セルに電荷を保持させ、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を所定の電位にし、前記奇数番目のデータ線と前記偶数番目のデータ線をハイインピーダンス状態にし、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方を駆動対象として駆動し、その駆動に応じて、駆動対象に接続する前記奇数画素セルまたは前記偶数画素セルに蓄積された電荷を、前記奇数番目のデータ線または前記偶数番目のデータ線に出力し、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較する処理である一方処理を行うステップを含む。
【００２８】
本発明の第２の側面の駆動方法において、前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であることができる。
【００２９】
本発明の第２の側面の駆動方法は、前記一方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である一方変更処理を行うステップをさらに含むことができる。
【００３０】
本発明の第２の側面の駆動方法は、前記一方処理において、前記駆動対象を、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちの一方から他方に変更した処理である他方処理を行うステップをさらに含むことができる。
【００３１】
本発明の第２の側面の駆動方法は、前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であり、前記他方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である他方変更処理を行うステップをさらに含むことができる。
【００３２】
本発明の第２の側面の駆動方法は、前記一方処理において、前記駆動対象を、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方から、両方に変更した処理である両方処理を行うステップをさらに含む。
【００３３】
本発明の第２の側面の駆動方法は、前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であり、前記両方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である両方変更処理を行うステップをさらに含む。
【００３４】
本発明の第３の側面の液晶表示装置は、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板と、前記第１の基板と前記第２の基板との間に狭装される液晶層とを備え、前記第１の基板は、平行に配置される少なくとも２本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルと、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルと、前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段と、前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段と、隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段とを備え、前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置され、前記奇数画素セルと前記偶数画素セルは、それぞれ、接続される前記データ線から入力される画素データに対応する信号の電位によって、電荷を蓄積する蓄積手段と、接続される前記ゲート線の電位に応じて、接続される前記データ線と、前記蓄積手段とを接続する接続手段とを備える。
【００３５】
本発明の第１の側面においては、平行に配置される少なくとも２本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルと、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルとが備えられ、前記奇数番目のゲート線と前記偶数番目のゲート線が独立に駆動され、前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号が入力され、隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位が比較され、比較結果が出力される。
【００３６】
本発明の第２の側面においては、平行に配置される少なくとも２本のデータ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線のうちの先頭から奇数番目のゲート線と、それに隣接する先頭から偶数番目のゲート線を駆動し、その駆動に応じて、先頭から奇数番目のデータ線の第１の電位により、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルに電荷を蓄積するとともに、前記偶数番目のデータ線の第２の電位により、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルに電荷を蓄積し、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線の駆動を停止し、その駆動の停止に応じて、前記奇数画素セルと前記偶数画素セルへの電荷の蓄積を停止して、前記奇数画素セルと前記偶数画素セルに電荷を保持させ、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を所定の電位にし、前記奇数番目のデータ線と前記偶数番目のデータ線をハイインピーダンス状態にし、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方を駆動対象として駆動し、その駆動に応じて、駆動対象に接続する前記奇数画素セルまたは前記偶数画素セルに蓄積された電荷を、前記奇数番目のデータ線または前記偶数番目のデータ線に出力し、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較する処理である一方処理が行われる。
【００３７】
本発明の第３の側面においては、半導体基板または絶縁基板である第１の基板と、前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板との間に液晶層が狭装される。なお、第１の基板には、平行に配置される少なくとも２本のデータ線と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線と、先頭から奇数番目のデータ線と先頭から奇数番目のゲート線に接続される、少なくとも１つの画素セルである奇数画素セルと、先頭から偶数番目のデータ線と先頭から偶数番目のゲート線に接続される、少なくとも１つの画素セルである偶数画素セルと、前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段と、前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段と、隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段とが備えられ、前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置される。
【発明の効果】
【００３８】
以上のように、本発明の第１乃至第３の側面によれば、画素セルがマトリクス状に配置される半導体基板または絶縁基板に生じた不良を、より正確に検出することができる。
【発明を実施するための最良の形態】
【００３９】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００４０】
本発明の第１の側面の駆動装置(例えば、図３の液晶表示装置５０)は、
平行に配置される少なくとも２本のデータ線(例えば、図３のデータ線Ｄn-1)と、
前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線(例えば、図３のゲート線Ｇm´-1（Ａ）)と、
先頭から奇数番目のデータ線(例えば、図３のデータ線Ｄn-1)と先頭から奇数番目のゲート線(例えば、図３のゲート線Ｇm´-1（Ａ）)に接続される、少なくとも１つの画素セルである奇数画素セル(例えば、図３の画素セル７１−１)と、
先頭から偶数番目のデータ線(例えば、図３のデータ線Ｄn)と先頭から偶数番目のゲート線(例えば、図３のゲート線Ｇm´-1（Ｂ）)に接続される、少なくとも１つの画素セルである偶数画素セル(例えば、図３の画素セル７１−２)と、
前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段(例えば、図３のゲート線駆動回路)と、
前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段(例えば、図３のスイッチ１０１)と、
隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段(例えば、図３の比較器１０３)と
を備え、
前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置され、
前記奇数画素セルと前記偶数画素セルは、それぞれ、
接続される前記データ線から入力される画素データに対応する信号の電位によって、電荷を蓄積する蓄積手段(例えば、図３のコンデンサ８３)と、
接続される前記ゲート線の電位に応じて、接続される前記データ線と、前記蓄積手段とを接続する接続手段（例えば、図３のスイッチ８１）と
を備え、
前記データ線、前記ゲート線、前記奇数画素セル、前記偶数画素セル、前記駆動手段、前記入力手段、および前記比較手段は、半導体基板または絶縁基板（例えば、図３の基板５１）上に配置される。
【００４１】
本発明の第１の側面の駆動装置は、
前記入力手段を制御する制御信号を前記入力手段に入力する制御手段(例えば、図３の制御回路１０５)
をさらに備え、
前記入力手段は、前記制御信号に応じて、前記奇数番目のデータ線と前記偶数番目のデータ線を接続することにより、前記奇数番目のデータ線と前記偶数番目のデータ線の電位を、前記奇数番目のデータ線と前記偶数番目のデータ線の電位の平均値にする。
【００４２】
本発明の第１の側面の駆動装置は、
前記入力手段を制御する制御信号を前記入力手段に入力する制御手段(例えば、図１１の制御回路１０５)
をさらに備え、
前記入力手段は、
前記制御信号に応じて、前記所定の電位の信号を前記奇数番目のデータ線に入力する奇数入力手段（例えば、図１１のスイッチ２１１）と、
前記制御信号に応じて、前記所定の電位の信号を前記偶数番目のデータ線に入力する偶数入力手段(例えば、図１１のスイッチ２１２)と
を備える。
【００４３】
本発明の第２の側面の駆動方法は、
平行に配置される少なくとも２本のデータ線(例えば、図３のデータ線Ｄn-1)と、前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線（例えば、図３のゲート線Ｇm´-1（Ａ））と、マトリクス状に配置される、先頭から奇数番目のデータ線(例えば、図３のデータ線Ｄn-1)と先頭から奇数番目のゲート線(例えば、図３のゲート線Ｇm´-1（Ａ）)に接続される、少なくとも１つの画素セルである奇数画素セル(例えば、図３の画素セル７１−１)、および、先頭から偶数番目のデータ(例えば、図３のデータ線Ｄn)線と先頭から偶数番目のゲート線（例えば、図３のゲート線Ｇm´-1（Ｂ））に接続される、少なくとも１つの画素セルである偶数画素セル(例えば、図３の画素セル７１−２)とが半導体基板または絶縁基板（例えば、基板５１）上に設けられる駆動装置（例えば、図３の液晶表示装置５０）の駆動方法において、
前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線を駆動し(例えば、図１０のステップＳ３１)、
その駆動に応じて、前記奇数番目のデータ線の第１の電位により、前記奇数画素セルに電荷を蓄積するとともに、前記偶数番目のデータ線の第２の電位により、前記偶数画素セルに電荷を蓄積し(例えば、図１０のステップＳ３４)、
前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線の駆動を停止し(例えば、図１０のステップＳ３５)、
その駆動の停止に応じて、前記奇数画素セルと前記偶数画素セルへの電荷の蓄積を停止して、前記奇数画素セルと前記偶数画素セルに電荷を保持させ(例えば、図１０のステップＳ３６)、
前記奇数番目のデータ線と前記偶数番目のデータ線の電位を所定の電位にし（例えば、図１０のステップＳ３７）、
前記奇数番目のデータ線と前記偶数番目のデータ線をハイインピーダンス状態にし(例えば、図１０のステップＳ３９)、
前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方を駆動対象として駆動し(例えば、図１０のステップＳ４０)、
その駆動に応じて、駆動対象に接続する前記奇数画素セルまたは前記偶数画素セルに蓄積された電荷を、前記奇数番目のデータ線または前記偶数番目のデータ線に出力し(例えば、図１０のステップＳ４１)、
前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較する（例えば、図１０のステップＳ４３）
処理である一方処理(例えば、正奇セル片読み出し処理)を行う(例えば、図８のステップＳ３)
ステップを含む。
【００４４】
本発明の第２の側面の駆動方法は、
前記一方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である一方変更処理（例えば、逆奇セル片読み出し処理）を行う(例えば、図８のステップＳ４)
ステップをさらに含む。
【００４５】
本発明の第２の側面の駆動方法は、
前記一方処理において、前記駆動対象を、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちの一方から他方に変更した処理である他方処理(例えば、正偶セル片読み出し処理)を行う（例えば、図８のステップＳ５）
ステップをさらに含む。
【００４６】
本発明の第２の側面の駆動方法は、
前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であり、
前記他方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である他方変更処理(例えば、逆偶セル片読み出し処理)を行う（例えば、図８のステップＳ６）
ステップをさらに含む。
【００４７】
本発明の第２の側面の駆動方法は、
前記一方処理において、前記駆動対象を、前記奇数番目のゲート線と、それに隣接する前記偶数番目のゲート線のうちのいずれか一方から、両方に変更した処理である両方処理（例えば、正両読み出し処理）を行う（例えば、図８のステップＳ１）
ステップをさらに含む。
【００４８】
本発明の第２の側面の駆動方法は、
前記第１の電位は、前記２の電位と、前記所定の電位に対する極性の異なる電位であり、
前記両方処理において、前記奇数番目のデータ線の電位を、前記第１の電位から前記第２の電位に変更し、前記偶数番目のデータ線の電位を、前記第２の電位から前記第１の電位に変更した処理である両方変更処理（例えば、逆両読み出し処理）を行う（例えば、図８のステップＳ２）
ステップをさらに含む。
【００４９】
本発明の第３の側面の液晶表示装置は、
半導体基板または絶縁基板である第１の基板（例えば、図３の基板５１）と、
前記第１の基板に対向して配置され、共通電極を有する半導体基板または絶縁基板である第２の基板（例えば、図３の対向基板５２）と、
前記第１の基板と前記第２の基板との間に狭装される液晶層(例えば、液晶層５３)と
を備え、
前記第１の基板は、
平行に配置される少なくとも２本のデータ線(例えば、図３のデータ線Ｄn-1)と、
前記データ線と電気的に絶縁され、前記データ線に直行して平行に配置される少なくとも２本のゲート線(例えば、図３のゲート線Ｇm´-1（Ａ）)と、
先頭から奇数番目のデータ線(例えば、図３のデータ線Ｄn-1)と先頭から奇数番目のゲート線(例えば、図３のゲート線Ｇm´-1（Ａ）)に接続される、少なくとも１つの画素セルである奇数画素セル(例えば、図３の画素セル７１−１)と、
先頭から偶数番目のデータ線(例えば、図３のデータ線Ｄn)と先頭から偶数番目のゲート線(例えば、図３のゲート線Ｇm´-1（Ｂ）)に接続される、少なくとも１つの画素セルである偶数画素セル(例えば、図３の画素セル７１−２)と、
前記奇数番目のゲート線と前記偶数番目のゲート線を独立に駆動する駆動手段(例えば、図３のゲート線駆動回路６３)と、
前記奇数番目のデータ線と前記偶数番目のデータ線に所定の電位の信号を入力する入力手段(例えば、図３のスイッチ１０１)と、
隣接する前記奇数番目のデータ線と前記偶数番目のデータ線の電位を比較し、比較結果を出力する比較手段(例えば、図３の比較器１０３)と
を備え、
前記奇数画素セルと前記偶数画素セルは、マトリクス状に配置され、
前記奇数画素セルと前記偶数画素セルは、それぞれ、
接続される前記データ線から入力される画素データに対応する信号の電位によって、電荷を蓄積する蓄積手段(例えば、図３のコンデンサ８３)と、
接続される前記ゲート線の電位に応じて、接続される前記データ線と、前記蓄積手段とを接続する接続手段（例えば、図３のスイッチ８１）と
を備える。
【００５０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００５１】
図３は、本発明を適用した液晶表示装置の第１の実施の形態の構成例を示す図である。
【００５２】
図３の液晶表示装置５０は、半導体基板または絶縁基板である基板５１、基板５１に対向して配置される半導体基板または絶縁基板である対向基板５２、および基板５１と対向基板５２との間に狭装される液晶層５３により構成される。
【００５３】
基板５１上には、表示回路６１、データ線駆動回路６２、ゲート線駆動回路６３、および検出回路６４が配置される。なお、図３では、説明の便宜上、１画面内の、水平方向に４画素並び、垂直方向に３画素並んだ合計１２画素からなる領域の表示に関する部分について説明するが、他の領域の表示に関する部分についても同様に構成される。
【００５４】
表示回路６１は、複数の画素セル７１−１乃至７１−１２が、水平方向に４個並び、垂直方向に３個並ぶように、マトリクス状に配置されることにより形成される。なお、以下では、画素セル７１−１乃至７１−１２を個々に区別する必要がない場合、それらをまとめて画素セル７１という。
【００５５】
画素セル７１は、基板５１上に平行に配置され、互いに絶縁されるデータ線Ｄn-1，Ｄn，Ｄn+1，Ｄn+2のいずれかを介して、データ線駆動回路６２と接続される。また、画素セル７１は、データ線Ｄn-1，Ｄn，Ｄn+1、およびＤn+2と電気的に絶縁され、データ線Ｄn-1，Ｄn，Ｄn+1、およびＤn+2に直行して、基板５１上に平行に配置されるゲート線Ｇm´-1（Ａ），Ｇm´-1（Ｂ），Ｇm´（Ａ），Ｇm´（Ｂ），Ｇm´+1（Ａ），Ｇm´+1（Ｂ）（ｍ´は奇数）のいずれかを介して、ゲート線駆動回路６３と接続される。
【００５６】
ここで、Ｇの添え字は、そのゲート線を含む２本単位のゲート線が、図中上から垂直方向（図中上下方向）に何番目のゲート線であるかを表している。また、Ｇに付加された（Ａ）は、そのゲート線が、図中上から垂直方向に奇数番目のゲート線であることを表し、（Ｂ）は、偶数番目のゲート線を表す。なお、以下では、ゲート線Ｇm´-1（Ａ），Ｇm´（Ａ），Ｇm´+1（Ａ）を個々に区別する必要がない場合、それらをまとめて、ゲート線Ｇ（Ａ）といい、ゲート線Ｇm´-1（Ｂ），Ｇm´（Ｂ），Ｇm´+1（Ｂ）を個々に区別する必要がない場合、それらをまとめて、ゲート線Ｇ（Ｂ）という。
【００５７】
画素セル７１−１は、スイッチ８１、電極８２、およびコンデンサ８３により構成される。スイッチ８１は、例えばFETにより構成される。スイッチ８１のゲートは、上から奇数番目のゲート線Ｇm´-1（Ａ）に接続され、ドレインは、左から奇数番目のデータ線Ｄn-1と接続される。また、スイッチ８１のソースは、電極８２およびコンデンサ８３の一端と接続され、コンデンサ８３の他端は、共通電極に接続される。
【００５８】
画素セル７１−１では、ゲート線Ｇm´-1（Ａ）の駆動によりスイッチ８１がオンにされる場合、データ線Ｄn-1の駆動によりスイッチ８１に入力された信号の電圧により、コンデンサ８３に電荷が蓄積される。即ち、コンデンサ８３へのデータの書き込みが行われる。そして、ゲート線Ｇm´-1（Ａ）の駆動の停止によりスイッチ８１がオフにされ、コンデンサ８３は、書き込まれたデータを保持する。
【００５９】
このとき、電極８２の電位Ｐm´-1n-1は、その電極８２と接続されるコンデンサ８３の一端に発生した電位であり、その電位と対向基板５２が有する共通電極８４の電位との差に応じて液晶層５３が反応して励起する。その結果、画素セル７１−１に対応する画素が表示される。なお、説明は省略するが、画素セル７１−１と垂直方向が同一の位置に配置される画素セル７１−５および７１−９、並びに、それらの１つおいた左隣りにある画素セル７１−３，７１−７、および７１−１１も、画素セル７１−１と同様に構成され、同様の動作を行う。
【００６０】
また、画素セル７１−２は、スイッチ９１、電極９２、およびコンデンサ９３により構成される。スイッチ９１は、例えばFETにより構成される。スイッチ９１のゲートは、上から偶数番目のゲート線Ｇm´-1（Ｂ）に接続され、ドレインは、左から偶数番目のデータ線Ｄnと接続される。また、スイッチ９１のソースは、電極９２およびコンデンサ９３の一端と接続され、コンデンサ９３の他端は、共通電極に接続される。
【００６１】
画素セル７１−２では、ゲート線Ｇm´-1（Ｂ）の駆動によりスイッチ９１がオンにされる場合、データ線Ｄnの駆動によりスイッチ９１に入力された信号の電位により、コンデンサ９３に電荷が蓄積される。即ち、コンデンサ９３へのデータの書き込みが行われる。そして、ゲート線Ｇm´-1（Ｂ）の駆動の停止によりスイッチ９１がオフにされ、コンデンサ９３は、書き込まれたデータを保持する。
【００６２】
このとき、電極９２の電位Ｐm´-1nは、その電極９２と接続されるコンデンサ９３の一端に発生した電位であり、その電位と対向基板５２が有する共通電極８４の電位との差に応じて液晶層５３が反応して励起する。その結果、画素セル７１−２に対応する画素が表示される。なお、説明は省略するが、画素セル７１−２と垂直方向が同一の位置に配置される画素セル７１−６および７１−１０、並びに、それらの１つおいた左隣りにある画素セル７１−４，７１−８、および７１−１２も、画素セル７１−２と同様に構成され、同様の動作を行う。
【００６３】
以上のように、左から奇数番目のデータ線Ｄと接続する画素セル７１−１，７１−３，７１−５，７１−７，７１−９、および７１−１１は、上から奇数番目のゲート線Ｇ（Ａ）に接続し、左から偶数番目のデータ線Ｄと接続する画素セル７１−２，７１−４，７１−６，７１−８，７１−１０、および７１−１２は、上から偶数番目のゲート線Ｇ（Ｂ）に接続している。
【００６４】
データ線駆動回路６２は、例えばシフトレジスタなどを備えている。データ線駆動回路６２は、外部から入力される水平ラインごとのデータを順次シフトすることによって、データ線Ｄが水平方向に走査するように、データ線Ｄを順次駆動していく。ここで、データ線Ｄの駆動とは、外部から入力されるデータに対応する電位の信号を、データ線Ｄに入力することをいう。また、データ線駆動回路６２は、外部から入力される、基板５１上の不良を検査するためのデータを順次シフトすることによって、データ線Ｄを順次駆動していく。
【００６５】
ゲート線駆動回路６３は、例えばシフトレジスタなどを備え、ゲート線Ｇ（Ａ）とＧ（Ｂ）を独立に制御する。ゲート線駆動回路６３は、外部から入力される走査を制御するためのデータを順次シフトすることによって、水平走査期間ごとに、ゲート線Ｇ（Ａ）とＧ（Ｂ）を２本単位で順次駆動する。これにより、画素セル７１のスイッチ８１（９１）が、水平方向に並ぶ画素セル７１のスイッチ８１（９１）単位で順次オンにされ、走査対象とする水平ラインが垂直方向に移動する。ここで、ゲート線Ｇ（Ａ）やＧ（Ｂ）の駆動とは、駆動パルスをゲート線Ｇ（Ａ）やＧ（Ｂ）に入力することをいう。
【００６６】
以上のように、データ線駆動回路６２が、シフトレジスタによってデータ線Ｄを順次駆動していき、ゲート線駆動回路６３が、ゲート線Ｇ（Ａ）と（Ｂ）を２本単位で順次駆動していくことによって、画素セル７１のコンデンサ８３（９３）に順次データが書き込まれて液晶層５３が励起し、画面が表示される。
【００６７】
また、ゲート線駆動回路６３は、外部から入力される、基板５１上の不良を検査するためのデータを順次シフトすることによって、Ｇ（Ａ）とＧ（Ｂ）を２本単位で駆動したり、Ｇ（Ａ）とＧ（Ｂ）のいずれか一方だけを駆動する。
【００６８】
検出回路６４は、スイッチ１０１と１０２、比較器１０３と１０４、制御回路１０５などにより構成される。
【００６９】
スイッチ１０１は、例えばFETにより構成され、スイッチ１０１のゲートは制御回路１０５に接続される。スイッチ１０１のドレインは、データ線Ｄn-1に接続され、ソースはデータ線Ｄn-1と隣接するデータ線Ｄnに接続される。スイッチ１０１は、制御回路１０５から供給される制御信号に応じて、データ線Ｄn-1とデータ線Ｄnを接続する。
【００７０】
スイッチ１０２は、スイッチ１０１と同様に、例えばFETにより構成され、スイッチ１０２のゲートは制御回路１０５に接続される。スイッチ１０２のドレインは、データ線Ｄn+1に接続され、ソースはデータ線Ｄn+1と隣接するデータ線Ｄn+2に接続される。スイッチ１０２は、制御回路１０５から供給される制御信号に応じて、データ線Ｄn+1とデータ線Ｄn+2を接続する。
【００７１】
比較器１０３は、データ線Ｄn-1とＤnの電位を比較する。比較器１０３は、データ線Ｄn-1とＤnのうち、電位の小さい方の出力信号として、所定の電位ＶＳの信号を出力し、電位の大きい方の出力信号として、所定の電位ＶＢの信号を出力する。なお、データ線Ｄn-1とＤnの電位が等しい場合、比較器１０３は、その特性により、データ線Ｄn-1とＤnのうちのいずれか一方の出力信号として、電位ＶＳの信号を出力し、他方の出力信号として、電位ＶＢの出力信号を出力する。このことは、後述する比較器１０４においても同様である。
【００７２】
比較器１０４は、データ線Ｄn+1とＤn+2の電位を比較する。比較器１０４は、データ線Ｄn+1とＤn+2のうち、電位の小さい方の出力信号として、所定の電位ＶＳの信号を出力し、電位の大きい方の出力信号として、所定の電位ＶＢの信号を出力する。ユーザは、比較器１０３と１０４からの出力信号に応じて、基板５１上に生じている、線不良、画素セル７１内における短絡または断線、コンデンサ８３（９３）の保持性能の不良などの不良を検出し、不良箇所を特定する。
【００７３】
制御回路１０５は、所定のタイミングで制御信号を生成し、スイッチ１０１と１０２のゲートに入力する。
【００７４】
次に、図４を参照して、基板５１上の不良を検査するときの、データ線Ｄに入力される信号の電位の例を示す。
【００７５】
なお、図４の表において、一番上の欄には、各データ線Ｄの名称が記述され、一番左の欄には、各ゲート線Ｇ（Ａ）とＧ（Ｂ）の名称が記述されている。
【００７６】
また、図４において、上から２番目以降の欄には、その欄の一番左側の欄に記述されている名称のゲート線Ｇ（Ａ）とＧ（Ｂ）が駆動されるときに、その欄の一番上側の欄に記述されているデータ線Ｄに入力される信号の電位が、Ｈレベル（図４では「Ｈ」と表す）、または、Ｈレベルと基準値Ｖｅに対する極性の異なるＬレベル（図４では「Ｌ」と表す）で表されている。電位がＨレベルの信号（以下、Ｈレベル信号という）は、例えば、外部からデータ線駆動回路６２に入力されるデータの「１」に対応し、Ｌレベル（以下、Ｌレベル信号という）の信号は、例えばデータの「０」に対応する。
【００７７】
図４の例では、ゲート線Ｇm´-1が駆動されるとき、データ線駆動回路６２は、データ線Ｄn-1にＨレベル信号を、データ線ＤnにＬレベル信号を、データ線Ｄn+1にＨレベル信号を、データ線Ｄn+2にＬレベル信号を、それぞれ入力する。ゲート線Ｇm´が駆動されるとき、データ線駆動回路６２は、データ線Ｄn-1にＬレベル信号を、データ線ＤnにＨレベル信号を、データ線Ｄn+1にＬレベル信号を、データ線Ｄn+2にＨレベル信号を、それぞれ入力する。
【００７８】
また、ゲート線Ｇm´+1が駆動されるとき、データ線駆動回路６２は、データ線Ｄn-1にＨレベル信号を、データ線ＤnにＬレベル信号を、データ線Ｄn+1にＨレベル信号を、データ線Ｄn+2にＬレベル信号を、それぞれ入力する。
【００７９】
以上のように、データ線駆動回路６２は、不良の検査において、隣接するデータ線Ｄに基準値Ｖｅに対して極性の異なる電位の信号を入力するので、基板５１上に不良が生じていない場合、左右方向に隣接する画素セル７１のコンデンサ８３と９３には、それぞれ、基準値Ｖｅに対して異なる極性の電位による電荷が蓄積される。これに対して、隣接する画素セル７１間に短絡が生じた場合、画素セル７１のコンデンサ８３と９３に蓄積される電荷は、同一の電位による電荷となる。従って、ユーザは、比較器１０３（１０４）から出力される、コンデンサ８３または９３に蓄積された電荷が出力された隣接するデータ線Ｄどうしの電位の比較結果により、画素セル７１間の短絡を検出することができる。
【００８０】
次に、図５乃至図７を参照して、画素セル７１−５と７１−６における検査について説明する。なお、図５乃至図７において、横軸は時刻を表し、縦軸は電位を表している。また、図５の例では、不良がないものとする。
【００８１】
まず最初に、図５に示すように、液晶表示装置５０は、画素セル７１−５と７１−６へのデータの書き込みおよび読み出しを行う。
【００８２】
具体的には、図５の波形ｇABが示すように、時刻ＴWSにおいて、ゲート線駆動回路６３は、ゲート線Ｇm´（Ａ）とＧm´（Ｂ）を駆動する。即ち、ゲート線駆動回路６３は、ゲート線Ｇm´（Ａ）とＧm´（Ｂ）に駆動パルスを入力する。これにより、駆動パルスがオンの間、画素セル７１−５と７１−６のスイッチはオンにされる。
【００８３】
また、時刻ＴWSにおいて、データ線駆動回路６２は、Ｌレベル信号をデータ線Ｄn-1に入力し、これにより、図５の波形ｄn-1が示すように、データ線Ｄn-1の電位は、初期値ＶD0から徐々に上昇していき、Ｌレベルになる。上述したように、時刻ＴWSにおいて、画素セル７１−５のスイッチはオンにされるので、画素セル７１−５の電極の電位Ｐm´n-1は、図５の波形ｐm´n-1に示すように、初期値ＶP0から徐々に上昇していき、Ｈレベルとなる。
【００８４】
さらに、時刻ＴWSにおいて、データ線駆動回路６２は、Ｈレベル信号をデータ線Ｄnに入力し、これにより、図５の波形ｄnが示すように、データ線Ｄnの電位は、初期値ＶD0から徐々に上昇していき、Ｈレベルになる。上述したように、時刻ＴWSにおいて、画素セル７１−６のスイッチはオンにされるので、画素セル７１−６の電極の電位Ｐm´nは、図５の波形ｐm´nに示すように、初期値ＶP0から徐々に上昇していき、Ｈレベルとなる。
【００８５】
以上のようにして、液晶表示装置５０は、画素セル７１−５と７１−６へのデータの書き込みを行う。
【００８６】
次に、時刻ＴWEにおいて、ゲート線Ｇm´（Ａ）とＧm´（Ｂ）の駆動が停止される、即ち、ゲート線Ｇm´（Ａ）とＧm´（Ｂ）の駆動パルスがオフにされると、画素セル７１−５と７１−６のスイッチはオフにされ、画素セル７１−５と７１−６のコンデンサは、蓄積されている電荷を保持する。これにより、画素セル７１−５の電極の電位Ｐm´n-1は、図５の波形ｐm´n-1に示すように、Ｌレベルのままとなり、画素セル７１−６の電極の電位Ｐm´nは、図５の波形ｐm´nに示すように、Ｈレベルのままとなる。また、データ線駆動回路６２は、データ線Ｄn-1とＤnへの信号の入力を停止する。
【００８７】
その後、時刻ＴSにおいて、スイッチ１０１が、制御回路１０５からの制御信号によりオンにされる。これにより、データ線Ｄn-1とＤnの電位は、徐々に、ＨレベルとＬレベルの中間値である基準値Ｖｅに近づいていき、両方とも基準値Ｖｅで安定する。その後、スイッチ１０１は、制御回路１０５からの制御信号によりオフにされ、データ線駆動回路６２は、データ線Ｄn-1とＤnをハイインピーダンス状態にする。
【００８８】
次に、時刻ＴRSにおいて、ゲート線駆動回路６３は、図５の波形ｇABが示すように、ゲート線Ｇm´（Ａ）と（Ｂ）を駆動する。これにより、画素セル７１−５と７１−６のスイッチは再度オンにされる。
【００８９】
従って、時刻ＴRSにおいて、データ線Ｄn-1の電位は、図５の波形ｄn-1が示すように、画素セル７１−５の電極の電位Ｐm´n-1により基準値Ｖｅから徐々に下降していき値ＶL（ＶL＜Ｖｅ）になる。また、画素セル７１−５の電極の電位Ｐm´n-1は、図５の波形ｐm´n-1が示すように、データ線Ｄn-1の電位によりＬレベルから徐々に上昇していき値ＶLとなる。
【００９０】
一方、データ線Ｄnの電位は、図５の波形ｄnが示すように、画素セル７１−６の電極の電位Ｐm´nにより基準値Ｖｅから徐々に上昇していき値ＶH（ＶH＞Ｖｅ）になる。また、画素セル７１−６の電極の電位Ｐm´nは、図５の波形ｐm´nが示すように、データ線Ｄnの電位によりＨレベルから徐々に下降していき値ＶHとなる。
【００９１】
次に、時刻ＴREにおいて、ゲート線Ｇm´（Ａ）とＧm´（Ｂ）の駆動パルスがオフにされると、画素セル７１−５と７１−６のスイッチはオフにされる。
【００９２】
以上のようにして、液晶表示装置５０は、画素セル７１−５と７１−６からのデータの読み出しを行う。
【００９３】
この後、比較器１０３は、データ線Ｄn-1の電位ＶHとデータ線Ｄnの電位ＶLを比較し、電位が小さい方のデータ線Ｄn-1の出力信号として、電位ＶＳの信号を出力し、電位が大きい方のデータ線Ｄn-1の出力信号として電位ＶＢの信号を出力する。ユーザは、データ線Ｄn―１とＤnの出力信号を見ることにより、不良があるかどうかを判断する。
【００９４】
図５の例では、データ線Ｄn-1にＬレベル信号が入力され、データ線ＤnにＨレベル信号が入力される、即ち、画素セル７１−５のコンデンサにＬレベル信号に対応するデータが書き込まれ、画素セル７１−６のコンデンサにＨレベル信号に対応するデータが書き込まれるので、不良が生じていない場合、データ線Ｄn-1の出力信号の電位は電位ＶＳとなり、データ線Ｄnの出力信号の電位は電位ＶＢとなる。従って、図５に示すように、データ線Ｄn-1の出力信号の電位が電位ＶＳであり、データ線Ｄnの出力信号の電位が電位ＶＢである場合、ユーザは画素セル７１−５と７１−６に不良がないと判断する。
【００９５】
これに対して、画素セル７１−５に不良がある場合について、図６を参照して説明する。なお、画素セル７１−５の不良としては、例えば、画素セル７１−５のスイッチの不良（例えば、スイッチが常時オンまたはオフになってしまう）、データ線Ｄn-1とスイッチの接続のオープン不良、スイッチの電極側(コンデンサ側)における断線または短絡、画素セル７１−５に接続するデータ線Ｄn-1の断線または短絡、画素セル７１−５に接続するゲート線Ｇm´（Ａ）の断線または短絡などがあるが、図６の例では、画素セル７１−５に、スイッチが常時オフになってしまう不良があるものとする。
【００９６】
この場合、時刻ＴWSにおいて、ゲート線Ｇm´（Ａ）が駆動されても、画素セル７１−５のスイッチがオフのままであるため、図６の波形ｐ´m´n-1に示すように、時刻ＴWSにおいて、画素セル７１−５の電極の電位Ｐm´n-1は、初期値ＶP0のままとなる。また、時刻ＴRSにおいて、ゲート線Ｇm´（Ａ）が駆動されても、画素セル７１−５のスイッチがオフのままであるため、時刻ＴRSにおいて、データ線Ｄn-1の電位は、図６の波形ｄ´n-1が示すように、基準値Ｖｅのままとなる。
【００９７】
しかしながら、データ線Ｄn―１の電位である基準値Ｖｅと、データ線Ｄnの電位である値ＶHの大小関係は、不良がない場合のデータ線Ｄn-1の電位ＶHとデータ線Ｄnの電位ＶLの大小関係と同一であり、比較器１０３から出力される出力信号は、画素セル７１−５と７１−６に不良がない場合と同一となる。従って、ユーザは、画素セル７１−５と７１−６に不良がないと判断してしまう。即ち、画素セル７１−５と７１−６の不良は検出されない。
【００９８】
そこで、例えば、液晶表示装置５０は、図７に示すように、画素セル７１−５と７１−６へのデータの書き込みおよび画素セル７１−５からのデータの読み出しも行う。なお、図７の例では、画素セル７１−５に図６の例と同一の不良があるものとする。
【００９９】
具体的には、図７の波形ｇAとｇBが示すように、時刻ＴWSにおいて、ゲート線駆動回路６３は、ゲート線Ｇm´（Ａ）とＧm´（Ｂ）を駆動する。しかしながら、画素セル７１−５のスイッチはオフのままであるため、図６の場合と同様に、図７の波形ｐ´m´n-1に示すように、画素セル７１−５の電極の電位Ｐm´n-1は、初期値ＶP0のままとなる。また、時刻ＴRSにおいて、ゲート線Ｇm´（Ａ）が駆動されても、画素セル７１−５のスイッチがオフのままであるため、時刻ＴRSにおいて、データ線Ｄn-1の電位は、図６の波形ｄ´n-1が示すように、基準値Ｖｅのままとなる。
【０１００】
一方、図７においては、図６の場合と異なり、図７の波形ｇBが示すように、時刻ＴRSにおいて、ゲート線Ｇm´（Ｂ）は駆動されないので、画素セル７１−６のスイッチはオンにされず、画素セル７１−６の電極の電位Ｐm´nは、図７の波形ｐ´m´nに示すように、基準値Ｖｅのままとなる。
【０１０１】
以上のように、データ線Ｄn-1とＤnの電位は両方とも基準値Ｖｅであるので、比較器１０３は、その特性により、例えば、データ線Ｄn―１の出力信号として、電位ＶＢの信号を出力し、データ線Ｄnの出力信号として電位ＶＳの信号を出力する。
【０１０２】
これに対して、不良がない場合、データ線Ｄn-1の電位は、基準値Ｖｅではなく、それより小さい値ＶLとなるので、図７の例の場合とは異なり、データ線Ｄn-1の出力信号の電位は電位ＶＳとなり、データ線Ｄnの出力信号の電位は電位ＶＢとなる。従って、図７の例では、ユーザが、データ線Ｄn-1とデータ線Ｄn-1の出力信号の電位が、不良がない場合と異なっているかどうかを確認することにより、画素セル７１−５に不良があると判断することができる。
【０１０３】
次に、図８を参照して、液晶表示装置５０が、不良があるかどうかの検査を行う検査処理について説明する。この検査処理は、検査のためのデータが外部からデータ線駆動回路６２とゲート線駆動回路６３に入力されたとき、開始される。
【０１０４】
ステップＳ１において、液晶表示装置５０は、図４で示した電位の信号を、各データ線Ｄに入力して、隣接する２つの画素セル７１の両方に対してデータの書き込みおよび読み出しを行う正両読み出し処理を行う。この正両読み出し処理の詳細は、図９で後述する。
【０１０５】
ステップＳ２において、液晶表示装置５０は、図４で示した電位と、基準値Ｖｅに対する極性が反対の電位の信号を、各データ線Ｄに入力して、隣接する２つの画素セル７１の両方に対してデータの書き込みおよび読み出しを行う逆両読み出し処理を行う。
【０１０６】
ステップＳ３において、液晶表示装置５０は、図４で示した電位の信号を各データ線Ｄに入力して、隣接する２つの画素セル７１の両方に対してデータの書き込みを行い、隣接する２つの画素セル７１のうちの左から奇数番目の画素セル７１に対してデータの読み出しを行う正奇セル片読み出し処理を行う。この正奇セル片読み出し処理の詳細は、図１０で後述する。
【０１０７】
ステップＳ４において、液晶表示装置５０は、図４で示した電位と、基準値Ｖｅに対する極性が反対の電位の信号を、各データ線Ｄに入力して、隣接する２つの画素セル７１の両方に対してデータの書き込みを行い、隣接する２つの画素セル７１のうちの左から奇数番目の画素セル７１に対してデータの読み出しを行う正奇セル片読み出し処理を行う。
【０１０８】
ステップＳ５において、液晶表示装置５０は、図４で示した電位の信号を各データ線Ｄに入力して、隣接する２つの画素セル７１の両方に対してデータの書き込みを行い、隣接する２つの画素セル７１のうちの左から偶数番目の画素セル７１に対してデータの読み出しを行う正偶セル片読み出し処理を行う。
【０１０９】
ステップＳ６において、液晶表示装置５０は、図４で示した電位と、基準値Ｖｅに対する極性が反対の電位の信号を、各データ線Ｄに入力して、隣接する２つの画素セル７１の両方に対してデータの書き込みを行い、隣接する２つの画素セル７１のうちの左から偶数番目の画素セル７１に対してデータの読み出しを行う正偶セル片読み出し処理を行う。そして、処理は終了する。
【０１１０】
以上のように、液晶表示装置５０は、図４で示した電位の信号を各データ線Ｄに入力する正両読み出し処理、正奇セル片読み出し処理、および正偶セル片読み出し処理だけでなく、図４で示した電位と、基準値Ｖｅに対する極性が反対の電位の信号を各データ線Ｄに入力する逆両読み出し処理、逆奇セル片読み出し処理、および逆偶セル片読み出し処理を行うので、より正確に不良を検出することができる。
【０１１１】
即ち、比較器１０３と１０４は、隣接する２つのデータ線Ｄの電位どうしが等しい場合、特性により、どちらか一方の出力信号として電位ＶＳを出力し、他方の出力信号として電位ＶＢを出力する。従って、不良が生じている場合であっても、出力信号の電位が、不良が生じていない場合と同一となり、不良が生じていないと判断することがある。
【０１１２】
このようなときであっても、液晶表示装置５０が、各データ線Ｄに入力される信号の電位を、基準値Ｖｅに対して所定の極性の電位と、その反対の極性の電位の両方にして検査を行うことにより、ユーザは、一方の検査の結果比較器１０３（１０４）から出力される出力信号の電位が、他方の検査の結果比較器１０３（１０４）から出力される出力信号の電位と異なる場合、即ち、データ線Ｄに入力される信号の電位の、基準値Ｖｅに対する極性の変化に応じて、２つの隣接するデータ線Ｄの出力信号の大小関係が変化する場合、不良が生じていないと判断し、両方の検査の結果得られる出力信号の電位が同一である場合、不良が生じていると判断することができる。
【０１１３】
また、液晶表示装置５０では、隣接する画素セル７１どうしに異なるゲート線Ｇ（Ａ）またはＧ（Ｂ）が接続され、ゲート線駆動回路６３が、２つのゲート線Ｇ（Ａ）とＧ（Ｂ）を独立に制御するので、隣接する２つの画素セル７１の両方に対してデータの書き込みおよび読み出しを行う正両読み出し処理と逆両読み出し処理だけでなく、隣接する２つの画素セル７１の両方に対して書き込みを行い、片方に対して読み出しを行う正奇セル片読み出し処理、逆奇セル片読み出し処理、正偶セル片読み出し処理、および逆偶セル片読み出し処理を行うので、より正確に不良を検出することができる。
【０１１４】
例えば、比較器１０３と１０４は、隣接する２つのデータ線Ｄの電位の大小関係が同一である場合、各データ線Ｄの電位が異なっていても、同一の出力信号を出力する。従って、不良が生じている場合であっても、出力信号の電位が、不良が生じていない場合と同一あり、不良が生じていないと判断することがある。
【０１１５】
このようなときであっても、液晶表示装置５０が、隣接する２つの画素セル７１の片方に対してだけ読み出しを行う検査を行うことにより、検査の結果比較器１０３（１０４）から出力される出力信号の電位が、不良が生じていない場合と異なる可能性が高まり、ユーザは、より正確に不良を検出することができる。
【０１１６】
以上のように、ユーザは、より正確に不良を検出することができるので、不良箇所の絞り込みを、より詳細に行うことができ、その結果、不良箇所を、より詳細に特定することができる。
【０１１７】
次に、図９を参照して、図８の正両読み出し処理の詳細について説明する。なお、図９では、ゲート線Ｇm´-1（Ａ）とＧm´-1（Ｂ）を駆動するときについて説明するが、他のゲート線Ｇ（Ａ）とＧ（Ｂ）についても、順次同様に行われる。
【０１１８】
ステップＳ１１において、ゲート線駆動回路６３は、ゲート線Ｇm´-1（Ａ）とＧm´-1（Ｂ）に駆動パルスを入力する。ステップＳ１２において、ゲート線Ｇm´-1（Ａ）またはＧm´-1（Ｂ）に接続される画素セル７１−１乃至７１−４の各スイッチは、オンにされ、データ線Ｄを電極に接続する。
【０１１９】
ステップＳ１３において、データ線駆動回路６２は、図４に示したように、左から奇数番目のデータ線Ｄ(以下、奇数データ線という)にＨレベル信号を入力し、偶数番目のデータ線Ｄ（以下、偶数データ線という）にＬレベル信号を入力する。
【０１２０】
ステップＳ１４において、ゲート線Ｇm´-1（Ａ）またはＧm´-1（Ｂ）に接続される画素セル７１−１乃至７１−４の各コンデンサは、データ線駆動回路６２からスイッチを介して入力される信号の電位により、電荷を蓄積する。
【０１２１】
ステップＳ１５において、画素セル７１−１乃至７１−４の各スイッチは、ゲート線Ｇm´-1（Ａ）またはＧm´-1（Ｂ）に入力された駆動パルスのオフに応じてオフにされ、データ線Ｄと電極の接続を切断する。これにより、画素セル７１−１乃至７１−４の各コンデンサの蓄積は停止される。
【０１２２】
ステップＳ１６において、画素セル７１−１乃至７１−４の各コンデンサは、蓄積された電荷を保持する。ステップＳ１７において、スイッチ１０１と１０２は、制御回路１０５から入力される制御信号に応じて、奇数データ線と、隣接する偶数データ線を接続する。これにより、奇数データ線と偶数データ線の電位は、基準値Ｖｅとなる。
【０１２３】
ステップＳ１８において、スイッチ１０１と１０２は、制御回路１０５から入力される制御信号に応じて、奇数データ線と、隣接する偶数データ線の接続を切断する。ステップＳ１９において、データ線駆動回路６２は、すべてのデータ線Ｄをハイインピーダンス状態にする。
【０１２４】
ステップＳ２０において、ゲート線駆動回路６３は、ゲート線Ｇm´-1（Ａ）とＧm´-1（Ｂ）に駆動パルスを入力する。ステップＳ２１において、画素セル７１−１乃至７１−４の各スイッチはオンにされ、データ線Ｄを電極に接続する。これにより、画素セル７１−１乃至７１−４の各コンデンサの電位が、各電極の電位と同一になる。
【０１２５】
ステップＳ２２において、画素セル７１−１乃至７１−４の各スイッチは、ゲート線Ｇm´-1（Ａ）またはＧm´-1（Ｂ）に入力された駆動パルスの終了に応じてオフにされ、データ線Ｄと電極の接続を切断する。ステップＳ２３において、比較器１０３と１０４は、奇数データ線と、隣接する偶数データ線の電位を比較する。ステップＳ２４において、比較器１０３と１０４は、奇数データ線と、隣接する偶数データ線のうち、電位が小さい方の出力信号として電位ＶＳを出力し、電位が大きい方の出力信号として電位ＶＢを出力する。
【０１２６】
なお、説明は省略するが、図８のステップＳ２の逆両読み出し処理も、図９と同様に行われる。この場合、ステップＳ１３において、奇数データ線にＬレベル信号が入力され、偶数データ線にＨレベル信号が入力される。
【０１２７】
次に、図１０を参照して、図８の正奇セル片読み出し処理の詳細について説明する。なお、図１０では、ゲート線Ｇm´-1（Ａ）とＧm´-1（Ｂ）を駆動するときについて説明するが、他のゲート線Ｇ（Ａ）とＧ（Ｂ）についても、順次同様に行われる。
【０１２８】
ステップＳ３１乃至ステップＳ３９の処理は、図９のステップＳ１１乃至Ｓ１９の処理と同様であるので、説明は省略する。
【０１２９】
ステップＳ４０において、ゲート線駆動回路６３は、ゲート線Ｇm´-1（Ａ）に駆動パルスを入力する。ステップＳ４１において、ゲート線Ｇm´-1（Ａ）と接続される画素セル７１−１と７１−３の各スイッチはオンにされ、奇数データ線を電極に接続する。これにより、画素セル７１−１と７１−３の各コンデンサに蓄積された電荷が、それぞれ、奇数データ線に出力され、画素セル７１−１と７１−３の電位が、それぞれ、電極の電位と同一になる。
【０１３０】
ステップＳ４２において、画素セル７１−１と７１−３の各スイッチは、ゲート線Ｇm´-1（Ａ）に入力された駆動パルスの終了に応じてオフにされ、奇数データ線と電極の接続を切断する。ステップＳ４３において、比較器１０３と１０４は、奇数データ線と、隣接する偶数データ線の電位を比較する。ステップＳ４４において、比較器１０３と１０４は、奇数データ線と、隣接する偶数データ線のうち、電位が小さい方の出力信号として電位ＶＳを出力し、電位が大きい方の出力信号として電位ＶＢを出力する。
【０１３１】
なお、説明は省略するが、図８のステップＳ４の逆奇セル片読み出し処理、ステップＳ５の正偶セル片読み出し処理、およびステップＳ６の逆偶セル片読み出し処理も、図１０と同様に行われる。但し、逆奇セル片読み出し処理においては、図１０のステップＳ３３において、奇数データ線にＬレベル信号が入力され、偶数データ線にＨレベル信号が入力される。また、正偶セル片読み出し処理においては、ステップＳ４０でゲート線Ｇm´―１（Ｂ）に駆動パルスが入力され、ステップＳ４１で偶数データ線が電極に接続され、ステップＳ４２で偶数データ線と電極の接続が切断される。
【０１３２】
さらに、逆偶セル片読み出し処理においては、図１０のステップＳ３３において、逆奇セル片読み出し処理と同様の処理が行われ、ステップＳ４０乃至Ｓ４２で、正偶セル片読み出し処理と同様の処理が行われる。
【０１３３】
図１１は、本発明を適用した液晶表示装置の第２の実施の形態の構成例を示す図である。
【０１３４】
図１１の液晶表示装置２００では、表示回路６１、データ線駆動回路６２、ゲート線駆動回路６３、および検出回路２０１が基板５１上に配置される。なお、図３と同一のものには同一の符号を付してあり、説明は繰り返しになるので省略する。
【０１３５】
検出回路６４には、図３のスイッチ１０１と１０２の代わりに、スイッチ２１１乃至２１４と入力端子２１１Ａ乃至２１４Ａが設けられ、各データ線Ｄの電位が個別に基準値Ｖｅにされる。
【０１３６】
スイッチ２１１乃至２１４は、例えばFETにより構成され、スイッチ２１１乃至２１４のゲートは制御回路１０５に接続される。スイッチ２１１のドレインは、電位が基準値Ｖｅである入力端子２１１Ａに接続され、ソースはデータ線Ｄn-1に接続される。スイッチ２１１は、制御回路１０５から供給される制御信号に応じて、入力端子２１１Ａとデータ線Ｄn-1を接続し、データ線Ｄn-1の電位を基準値Ｖｅにする。
【０１３７】
また、スイッチ２１２のドレインは、電位が基準値Ｖｅである入力端子２１２Ａに接続され、ソースはデータ線Ｄnに接続される。スイッチ２１２は、制御回路１０５から供給される制御信号に応じて、入力端子２１２Ａとデータ線Ｄnを接続し、データ線Ｄnの電位を基準値Ｖｅにする。
【０１３８】
さらに、スイッチ２１３のドレインは、電位が基準値Ｖｅである入力端子２１３Ａに接続され、ソースはデータ線Ｄn+1に接続される。スイッチ２１３は、制御回路１０５から供給される制御信号に応じて、入力端子２１３Ａとデータ線Ｄn+1を接続し、データ線Ｄn+1の電位を基準値Ｖｅにする。
【０１３９】
また、スイッチ２１４のドレインは、電位が基準値Ｖｅである入力端子２１４Ａに接続され、ソースはデータ線Ｄnに接続される。スイッチ２１４は、制御回路１０５から供給される制御信号に応じて、入力端子２１４Ａとデータ線Ｄn+2を接続し、データ線Ｄn+2の電位を基準値Ｖｅにする。
【０１４０】
図１２は、本発明を適用した液晶表示装置の第３の実施の形態の構成例を示す図である。
【０１４１】
図１２の液晶表示装置３００では、表示回路６１、データ線駆動回路６２、ゲート線駆動回路６３、および検出回路３０１が基板５１上に配置される。なお、図３や図１１と同一のものには同一の符号を付してあり、説明は繰り返しになるので省略する。
【０１４２】
検出回路３０１は、図３の検出回路６４と図１１の検出回路２０１を組み合わせたものである。即ち、検出回路３０１は、スイッチ１０１と１０２、比較器１０３と１０４、制御回路１０５、スイッチ２１１乃至２１４、および入力端子２１１Ａ乃至２１４Ａにより構成される。
【０１４３】
検出回路３０１では、制御回路１０５の制御信号に応じて、スイッチ２１１および２１２がオンにされ、データ線Ｄn-1とＤnの電位が基準値Ｖｅになるとともに、スイッチ１０１がオンにされ、データ線Ｄn-1とＤnの両方の電位が等しくなる。
【０１４４】
また同様に、制御回路１０５の制御信号に応じて、スイッチ２１２および２１３がオンにされ、データ線Ｄn+1とＤn+2の電位が基準値Ｖｅになるとともに、スイッチ１０１がオンにされ、データ線Ｄn+1とＤn+2の両方の電位が等しくなる。
【０１４５】
なお、上述した説明では、ユーザが液晶表示装置５０を用いて検査を行ったが、基板５１を用いて検査を行うこともできる。この場合、基板５１と対向基板５２の間に液晶層５３を狭装する前に不良を見つけることができるので、液晶層５３を狭装する工程への不良流出の削減による組み立てコストの削減や、実際に映像を表示させて行う画質試験前に不良を発見することによる製造テストの工数の削減などが可能となる。
【０１４６】
また、本明細書において、プログラム記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１４７】
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１４８】
【図１】アクティブマトリクス方式を採用した液晶表示装置の半導体基板の構成の一例を示す図である。
【図２】不良を検出する検出回路を備えた半導体基板の構成の一例を示す図である。
【図３】本発明を適用した液晶表示装置の第１の実施の形態の構成例を示す図である。
【図４】データ線に入力される信号の電位の例を示す図である。
【図５】画素セルにおける検査について説明する図である。
【図６】画素セルにおける他の検査について説明する図である。
【図７】画素セルにおけるさらに他の検査について説明する図である。
【図８】検査処理について説明するフローチャートである。
【図９】図８の正両読み出し処理の詳細について説明するフローチャートである。
【図１０】図８の正奇セル片読み出し処理の詳細について説明する。
【図１１】本発明を適用した液晶表示装置の第２の実施の形態の構成例を示す図である。
【図１２】本発明を適用した液晶表示装置の第３の実施の形態の構成例を示す図である。
【符号の説明】
【０１４９】
５０  液晶表示装置，  ５１  基板，  ５２  対向基板，  ５３  液晶層  ６１  表示回路，  ６２  データ線駆動回路，  ６３  ゲート線駆動回路，  ７１  画素セル，  ８１  スイッチ，  ８２  電極，  ８３  コンデンサ，  ８４  共通電極，  １０１  スイッチ，  １０３  比較器，  １０５  制御回路，  ２１１Ａ  入力端子，  ２１１  スイッチ
【図１】
2008185624.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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