(57)【要約】【課題】従来技術に於いては、ゲート電極とバリア層との間に絶縁膜を挟む構造のため、相互コンダクタンスが増加する。相互コンダクタンスを低下させることなく、ゲート電極とソース／ドレイン電極間に生じる寄生抵抗を低減化する。【解決手段】ソース／ドレイン電極７Ａ，７Ｂの直下に位置するバリア層４の領域４Ａ，４Ｂが、電子がトンネル出来る程度に十分に薄い厚みを有しており、バリア層４の各領域４Ａ，４Ｂの下側のチャネル層３には高濃度ｎ型不純物領域６Ａ，６Ｂが存在している。そして、少なくとも高濃度ｎ型不純物領域Ａ，６Ｂ間の全てを覆う様に、バリア層４の内で領域４Ａ，４Ｂで挟まれた領域４Ｃの表面上に、ゲート電極８が形成されている。【選択図】図１
2008305894.tif 000002
【特許請求の範囲】
【請求項１】
第１窒化物半導体から成るチャネル層と、
前記チャネル層の表面上に形成され、前記第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体から成るバリア層と、
前記バリア層の表面上に形成されたゲート電極と、
前記ゲート電極を挟んで対向する様に前記バリア層の表面上に形成された第１及び第２ソース／ドレイン電極と、
前記チャネル層の前記表面の内で前記第１ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第１高濃度不純物領域と、
前記チャネル層の前記表面の内で前記第２ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第２高濃度不純物領域とを備えており、
前記バリア層の内で少なくとも前記第１及び第２ソース／ドレイン電極の直下部分を含む第１及び第２薄層化領域は、電子がトンネル出来る程度の厚さを有しており、
前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第１及び第２薄層化領域で挟まれた領域の膜厚は、前記第１及び第２薄層化領域の膜厚よりも厚く、
前記第１高濃度不純物領域と前記第２高濃度不純物領域間の距離をＬn、前記第１及び第２薄層化領域間の距離をＬE、前記ゲート電極の長さをＬgとすると、
Ｌn≦Ｌg≦ＬEの関係が成立することを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記チャネル層がＡｌbＧａ1-bＮで構成され、
前記バリア層がＡｌdＧａ1-dＮ(０≦ｂ＜１、０＜ｄ≦１、ｂ＜ｄ)で構成されることを特徴とする、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記バリア層がＡｌＮで構成されることを特徴とする、
半導体装置。
【請求項４】
請求項１乃至３の何れかに記載の半導体装置であって、
前記ゲート電極と前記第１ソース／ドレイン電極と前記第２ソース／ドレイン電極とは何れも同一の材料から成ることを特徴とする、
半導体装置。
【請求項５】
請求項１乃至４の何れかに記載の半導体装置であって、
前記ゲート電極に電圧を印加しない状態でヘテロ界面に２次元電子ガスが発生しない様に、前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第１及び第２薄層化領域で挟まれた領域の厚さ及び前記チャネル層と前記バリア層とを構成する原子の混晶比が制御されていることを特徴とする、
半導体装置。
【請求項６】
基板上に、第１窒化物半導体から成るチャネル層と、前記第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体から成るバリア層とを順次に形成する工程と、
所定の間隔を置いて互いに対向し合う第１及び第２高濃度不純物領域を、前記チャネル層と前記バリア層との界面から前記チャネル層内部に向けて形成する工程と、
前記バリア層の内で、前記第１及び第２高濃度不純物領域の各々の表面の一部の上部に該当する部分を、電子がトンネル出来る程度の厚みにまで除去して、前記バリア層内にそれぞれ前記第１及び第２高濃度不純物領域に対応する第１及び第２薄層化領域を形成し、その結果、前記第１及び第２薄層化領域で挟まれた前記バリア層の部分の幅寸法が前記第１高濃度不純物領域と前記第２高濃度不純物領域間の距離以上となる工程と、
前記第１薄層化領域、前記第１及び第２薄層化領域で挟まれた前記バリア層の部分及び前記第２薄層化領域の各表面上に、それぞれ、第１ソース／ドレイン電極、ゲート電極及び第２ソース／ドレイン電極を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記第１及び第２高濃度不純物領域を形成した後に、少なくとも前記第１高濃度不純物領域と前記第２高濃度不純物領域間の全てを覆う様に、前記第１及び第２薄層化領域で挟まれた前記バリア層の前記部分上に前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法であって、
前記第１及び第２ソース／ドレイン電極を形成した後に、少なくとも前記第１高濃度不純物領域と前記第２高濃度不純物領域間の全てを覆う様に、前記第１及び第２薄層化領域で挟まれた前記バリア層の前記部分上に前記ゲート電極を形成することを特徴とする、
半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法であって、
前記第１ソース／ドレイン電極、前記ゲート電極及び前記第２ソース／ドレイン電極を同時に形成することを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関する。より詳細には、本発明は、窒化物を含む半導体（以下「窒化物半導体」と言う。）から成るヘテロ接合電界効果型トランジスタとその製造方法とに関する。
【背景技術】
【０００２】
従来の窒化物半導体から成るヘテロ接合電界効果型トランジスタでは、ゲート電極とソース／ドレイン電極間の寄生抵抗を低減させる目的で、ゲート電極端まで高濃度ｎ型不純物領域を形成する場合には、ゲート電極と高濃度ｎ型不純物領域とが直接に接しない様に、ゲート電極直下に絶縁膜を形成している（特許文献１参照）。
【０００３】
【特許文献１】特開２００６−２２２１６０号公報（第９頁、図６、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
窒化物半導体から成るヘテロ接合電界効果型トランジスタを高周波化するためには、ゲート電極とソース・ドレイン電極間に生じる寄生抵抗を低減することが望ましい。ゲート電極端まで高濃度ｎ型不純物領域を形成することは、上記の寄生抵抗を低減する有効な手段の一つであるが、ゲート電極と高濃度ｎ型不純物領域とが直接に接すると、そこを電流が流れてトランジスタとして動作しない。これを防ぐために、従来の方法では、ゲート電極の下側に絶縁膜を形成する必要があった。
【０００５】
しかし、この様にゲート電極の下側に絶縁膜を形成すると、ゲート電極からチャネル(ヘテロ界面)までの距離が遠くなり、相互コンダクタンスが低下し、トランジスタの高周波化にとっては悪影響となる。しかも、上記絶縁膜は、蒸着法やプラズマ-ＣＶＤ法等の各種ＣＶＤ法によって形成するのが一般的であるが、その様なエピタキシャル膜の成長後に上記絶縁膜を形成する方法では、半導体と絶縁膜との界面にトラップ準位が発生し、窒化物半導体から成るヘテロ接合電界効果型トランジスタに特有の電流コラプスが発生する要因となりかねない。
【０００６】
この発明は斯かる問題点の認識を踏まえて成されたものであり、その目的は、ゲート電極の下側に絶縁膜を形成することなく、ゲート電極と高濃度ｎ型不純物領域とが直接に接触しない構造を実現することで、相互コンダクタンスの減少を抑制しつつ、ゲート電極とソース／ドレイン電極間の寄生抵抗を低減可能な半導体装置とその製造方法とを提供することにある。
【課題を解決するための手段】
【０００７】
この発明の主題に係る半導体装置は、第１窒化物半導体から成るチャネル層と、前記チャネル層の表面上に形成され、前記第１窒化物半導体のバンドギャップよりも大きなバンドギャップを有する第２窒化物半導体から成るバリア層と、前記バリア層の表面上に形成されたゲート電極と、前記ゲート電極を挟んで対向する様に前記バリア層の表面上に形成された第１及び第２ソース／ドレイン電極と、前記チャネル層の前記表面の内で前記第１ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第１高濃度不純物領域と、前記チャネル層の前記表面の内で前記第２ソース／ドレイン電極の下方部分から前記チャネル層内部に向けて形成された第２高濃度不純物領域とを備えており、前記バリア層の内で少なくとも前記第１及び第２ソース／ドレイン電極の直下部分を含む第１及び第２薄層化領域は、電子がトンネル出来る程度の厚さを有しており、前記バリア層の内で少なくとも前記ゲート電極の直下に位置する部分を含み且つ前記第１及び第２薄層化領域で挟まれた領域の膜厚は、前記第１及び第２薄層化領域の膜厚よりも厚く、前記第１高濃度不純物領域と前記第２高濃度不純物領域間の距離をＬn、前記第１及び第２薄層化領域間の距離をＬE、前記ゲート電極の長さをＬgとすると、Ｌn≦Ｌg≦ＬEの関係が成立することを特徴とする。
【０００８】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【０００９】
本発明の主題によれば、ゲート電極とバリア層との間に絶縁膜を挟むことなく、ゲート電極と各高濃度不純物領域とが接触しない構造を実現することが出来る。これによって、相互コンダクタンスを低下させること無く、ゲート電極と各ソース／ドレイン電極間に生じる寄生抵抗を低減することが出来る。
【発明を実施するための最良の形態】
【００１０】
（実施の形態１）
本実施の形態の特徴点は、「窒化物半導体から成るヘテロ接合電界効果型トランジスタに於いて、各ソース／ドレイン電極の下側のバリア層が、電子がトンネルできる程度に十分に薄く形成されており、且つ、その各バリア層の下側のチャネル層内に高濃度ｎ型不純物領域が存在し、更に、平面視に於いて少なくとも高濃度ｎ型不純物領域間の全てを覆う様に、各ソース／ドレイン電極の下側のバリア層よりも厚みが厚いバリア層の領域上にゲート電極が形成されている構造とする」点にある。以下、当該特徴点を、図面を参照しつつ、詳述することとする。
【００１１】
図１は、本実施の形態に係る窒化物半導体から成るヘテロ接合電界効果型トランジスタの構造の一例を示す縦断面図である。
【００１２】
図１に於いて、最下層は半絶縁性ＳｉＣ基板１であり、半絶縁性ＳｉＣ基板１の上に、バッファ層２を介して、ＧａＮ（第１窒化物半導体）から成るチャネル層３が形成されている。更に、チャネル層３の表面３Ｓ１上には、チャネル層３との界面に於いてヘテロ接合を形成する、Ａｌ0.2Ｇａ0.8Ｎ（第２窒化物半導体）から成るバリア層４が、形成されている。ここで、Ａｌ0.2Ｇａ0.8Ｎ（第２窒化物半導体）のバンドギャップは、ＧａＮ（第１窒化物半導体）のそれよりも大きい。領域５は、素子分離領域である。又、バリア層４の内で略中央部の領域４Ｃの表面上に形成された領域８は、例えばＮｉ／Ａｕから成るゲート電極である。更に、領域７Ａ及び７Ｂは、ゲート電極８を挟んで対向する様にバリア層４の内で第１及び第２薄層化領域４Ａ，４Ｂの表面上にそれぞれ形成された、共にＴｉ／Ａｌから成る第１及び第２ソース／ドレイン電極である。更に、Ｓｉが高濃度で含まれる第１高濃度ｎ型不純物領域６Ａが、チャネル層３の表面３Ｓ１の内で第１ソース／ドレイン電極７Ａの下方部分から、チャネル層３内部に向けて、且つ、平面視に於いてその端部がゲート電極端よりも内側にまで広がる様に、形成されている。同様に、Ｓｉが高濃度で含まれる第２高濃度ｎ型不純物領域６Ｂが、チャネル層３の表面３Ｓ１の内で第２ソース／ドレイン電極７Ｂの下方部分から、チャネル層３内部に向けて、且つ、平面視に於いてその端部がゲート電極端よりも内側にまで広がる様に、形成されている。
【００１３】
更に図１に於いて、オーミック接触を実現するために、バリア層４の内で少なくとも第１及び第２ソース／ドレイン電極７Ａ，７Ｂの直下部分を含む第１及び第２薄層化領域４Ａ，４Ｂは、共に、電子がトンネル出来る程度の厚さ（３ｎｍ以下）を有している。そして、バリア層４の内で少なくともゲート電極８の直下に位置する部分を含み且つ第１及び第２薄層化領域４Ａ，４Ｂで挟まれた領域４Ｃの膜厚は、第１及び第２薄層化領域４Ａ，４Ｂの膜厚よりも厚い。又、ゲート電極８は、第１及び第２ソース／ドレイン電極７Ａ，７Ｂの下側のチャネル層３内に形成された第１及び第２高濃度不純物領域６Ａ，６Ｂの間の領域を平面視に於いて全て覆う様に、バリア層４の領域４Ｃ上に形成された構造となっている。即ち、第１高濃度不純物領域６Ａと第２高濃度不純物領域６Ｂ間の距離をＬn、第１及び第２薄層化領域４Ａ，４Ｂ間の距離をＬE、ゲート電極８の長さをＬgとすると、Ｌn＜Ｌg＜ＬEの関係が成立する。
【００１４】
この様な構造にすることによって、ゲート電極８とバリア層４との間に絶縁膜を挟むことなく、ゲート電極８と各高濃度ｎ型不純物領域６Ａ，６Ｂが接触しない構造とすることが出来る。これによって、相互コンダクタンスを低下させること無く、ゲート電極８と各ソース／ドレイン電極７Ａ，７Ｂ間に生じる寄生抵抗を低減することが出来る。
【００１５】
以上の通り、図１に例示する本実施の形態では、代表的な条件について記載したが、以下の実施の形態１の各変形例に示す様な条件下に於いても、同様の効果が得られる。尚、後述する図２〜図８に於いて、図１と同一の参照符号を付したものは、図１に於いて対応する構成要素と同一又はこれに相当するものに該当する。
【００１６】
＜変形例１＞
図１における半絶縁性ＳｉＣ基板１に代えて、Ｓｉ基板、サファイア基板、ＧａＮ基板又はＡｌＮ基板等を用いても良い。
【００１７】
＜変形例２＞
図１に於けるチャネル層３とバリア層４との関係については、バリア層４を構成する窒化物半導体のバンドギャップがチャネル層３を形成する窒化物半導体のバンドギャップよりも大きければ良い。従って、必ずしも図１に示す様に、チャネル層３を形成する窒化物半導体をＧａＮで、バリア層４を構成する窒化物半導体をＡｌ0.2Ｇａ0.8で構成する必要性はなく、例えば、チャネル層３をＩｎaＡｌbＧａ1-a-bＮで構成されている層とし、他方、バリア層４をＩｎcＡｌdＧａ1-c-dＮで構成される層に設定しても良い。
【００１８】
＜変形例３＞
図１に於けるチャネル層３及びバリア層４の構造に代えて、チャネル層３がＡｌbＧａ1-bＮで構成され、バリア層４がＡｌdＧａ1-dＮ(０≦ｂ＜１、０＜ｄ≦１、ｂ＜ｄ)で構成されていても良い（図１に示す構造はその一例である。）。この場合には、バリア層４に大きな分極効果が発生するため、ヘテロ界面に高濃度の２次元電子ガスを発生させることが出来る。従って、本変形例に係る構造は、トランジスタの大電流化、更には高出力化にとって有利であり、より好ましい構造と言える。
【００１９】
＜変形例４＞
ヘテロ接合電界効果型トランジスタでは、チャネル層３に用いる半導体材料の絶縁破壊電界が高い程に、耐圧が高くなる。ＡｌbＧａ1-bＮは、そのＡｌ組成がより高い程にそのバンドギャップが大きく絶縁破壊電界が高いため、変形例３の構造に於いて、チャネル層３に用いるＡｌbＧａ1-bＮに関しては、よりＡｌ組成が高い(bが1に近い)方が好ましい。
【００２０】
又、バリア層４に用いる半導体材料のバンドギャップが大きい程に、バリア層４を介してゲート電極８からヘテロ界面へ流れるゲートリーク電流が流れにくくなるため、バリア層４として用いるＡｌdＧａ1-dＮについても同様に、よりＡｌ組成が高い方が好ましく、バリア層４をＡｌＮ(ＡｌdＧａ1-dＮのdが1の場合)で構成する場合に、最もリーク電流を低減することが出来る。
【００２１】
＜変形例５＞
変形例２〜４に示したチャネル層３及びバリア層４は、必ずしも同一組成の1層からなる構造である必要性はなく、Ｉｎ組成、Ａｌ組成、Ｇａ組成(a,b,c,d)が異なる数層から成る多層膜であっても構わない。又、これらの層には、上記窒化物半導体において、ｎ型又はｐ型の不純物が含まれていても良い。
【００２２】
＜変形例６＞
図２の縦断面図に示す様に、チャネル層３とバリア層４との間に、厚さ０．１ｎｍ〜５ｎｍのＩｎＮ、ＧａＮ或いはＡｌＮから成る薄いスペーサ層９を挿入しても構わない。この様な２元系の半導体層から成るスペーサ層９を挿入することによって、ヘテロ界面の電子移動度を向上させ、大きなドレイン電流を流すことが出来る。
【００２３】
＜変形例７＞
図１に於いて、第１及び第２薄層化領域４Ａ，４Ｂを除くバリア層４の部分の表面を、厚さ０．１ｎｍ〜５ｎｍのＧａＮから成る薄いキャップ層１０で以って被覆しても良い。(図３参照)。即ち、図３に於いて、領域４Ｃの表面は、厚みが０．１ｎｍ〜５ｎｍの範囲内にあるＧａＮから成るキャップ層で被覆されている。この様な構造にすることによって、ゲート電極８のショットキー障壁がより高くなり、耐圧をより高くすることが出来る。
【００２４】
＜変形例８＞
図１に於ける第１及び第２ソース／ドレイン電極７Ａ，７Ｂの各々は、必ずしもＴｉ／Ａｌで形成されている必要性はなく、オーミック特性が得られるのであれば、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜で形成されていても良い。
【００２５】
＜変形例９＞
図１に於ける各ソース／ドレイン電極７Ａ，７Ｂ直下の各高濃度ｎ型不純物領域６Ａ，６Ｂに関しては、必ずしもｎ型不純物の濃度が一定である必要性はなく、ｎ型不純物の濃度が領域内で分布していても良い。特に、ゲート電極８側からソース／ドレイン電極７Ａ，７Ｂ側に向けてｎ型不純物濃度を高くする様な構造を採用するときには、ドレイン電極に高電圧を印加した際にゲート電極８のドレイン電極側の端に集中する電界を緩和することが出来、高耐圧化することが出来ると言う利点がある。
【００２６】
＜変形例１０＞
図１に於けるバリア層４に関しては、ゲート電極８の下側の領域４Ｃが薄層化されていなければ、その他の領域は、電子がトンネル出来る程度に薄層化されていても良い。例えば、バリア層４が図４に示す様な構造となっていても構わない。
【００２７】
＜変形例１１＞
図１に於ける各ソース／ドレイン電極７Ａ，７Ｂは、必ずしもバリア層４の薄層化された領域４Ａ，４Ｂ内の一部のみを覆う様に形成されている必要性はなく、少なくともその一部が薄層化された領域４Ａ，４Ｂ上に形成されていれば、薄層化されていない領域にまで食み出して形成されていても構わない(図５参照)。ソース／ドレイン電極７Ａ，７Ｂにおける接触抵抗は、電極の面積が大きい程に低くなるため、薄層化された領域４Ａ，４Ｂの全てを覆う様に、各ソース／ドレイン電極７Ａ，７Ｂを形成することがより好ましい。
【００２８】
＜変形例１２＞
高濃度ｎ型不純物領域６Ａ，６Ｂ間の距離をＬn、バリア層４の薄層化された領域４Ａ，４Ｂ間の距離をＬE、ゲート電極8の長さをＬgとすると、図１に於いて、これらの長さは、Ｌn＜Ｌg＜ＬEになっているが、Ｌn≦Ｌg≦ＬEの関係を満たせば、本実施の形態に記載した効果は同様に得られるため、必ずしもＬn＜Ｌg＜ＬEになっている必要性はない。従って、例えば、図６に示す様なＬn＜Ｌg＝ＬE、或いは、図７に示す様なＬn＝Ｌg＝ＬEの関係を満たす構造となっていても良い。
【００２９】
＜変形例１３＞
図７に示すＬn＝Ｌg＝ＬEの関係が成立する場合には、各ソース／ドレイン電極７Ａ，７Ｂの下側の領域は、チャネル層３だけではなくバリア層４も高濃度ｎ型不純物領域６Ａ，６Ｂとなっていても(図８)、ゲート電極８と各高濃度ｎ型不純物領域６Ａ，６Ｂとが直接には接しない。従って、この様な構造になっていても構わない。
【００３０】
＜変形例１４＞
図１に於けるゲート電極８は、必ずしもＮｉ／Ａｕで形成されている必要性はなく、Ｔｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いは、ＴｉＮ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜で形成されていても良い。
【００３１】
＜変形例１５＞
本実施の形態に於けるゲート電極８と各ソース／ドレイン電極７Ａ，７Ｂは、これらの直下の領域の性質が異なるため、これらは同一の材料でもゲート電極８、各ソース／ドレイン電極７Ａ，７Ｂとして機能することが出来る。従って、ゲート電極８と第１ソース／ドレイン電極７Ａと第２ソース／ドレイン電極７Ｂとは、必ずしも異なる材料で構成されている必要性はなく、同じ材料で構成されていても良い。この場合には、ゲート電極８と第１及び第２ソース／ドレイン電極７Ａ，７Ｂとを同時に形成することが出来るため、デバイス形成プロセスを簡略化することが出来ると言う利点がある。
【００３２】
＜変形例１６＞
上述した構造は全て個々に採用する必要性はなく、それぞれを組み合わせた構造としても良い。
【００３３】
（実施の形態２）
図９は、図１に示す構造に於いて、ゲート電極８直下のバリア層４の領域４Ｃの厚さを２０ｎｍに設定した場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いたものである。計算は、ポアソン方程式とシュレディンガー方程式とを自己無撞着に解いたものである。図９に示す様に、バリア層４の領域４Ｃの厚さが２０ｎｍの場合には、ヘテロ界面に高濃度(２Ｅ＋２０ｃｍ-3)の２次元電子ガス（２ＤＥＧ）が発生しており、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオン型のトランジスタが形成される。
【００３４】
他方、図１０は、ゲート電極８直下のバリア層４の領域４Ｃの厚さを４ｎｍに設定した場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を同様の計算方法によって導いたものである。この場合には、ヘテロ界面に２次元電子ガス（２ＤＥＧ）は発生しておらず、この様な構造のエピタキシャル基板上にトランジスタを作製した場合には、ノーマリオフ型のトランジスタが形成される。トランジスタをスイッチング素子等のパワーデバイスとして用いる場合には、異常時の安全確保のため、しきい値が正となるノーマリオフ型のトランジスタが望まれている。窒化物半導体から成るヘテロ接合電界効果型トランジスタの場合、バリア層４の領域４Ｃの厚さ及びチャネル層３とバリア層４を構成する原子の混晶比(例えばＡｌＧａＮの場合にはＡｌ組成)を制御することによって、図１０に示した様なゲート電極に電圧を印加しない状態でヘテロ界面に２次元電子ガスを発生させないことが可能であり、その様な構造とすることによって、ノーマリオフ型のトランジスタを作製することが可能となる。
【００３５】
（実施の形態３：製造方法例）
図１１〜図１７は、図１に示す構造を有する窒化物半導体から成るヘテロ接合電界効果型トランジスタの製造プロセスの一例を示す縦断面図である。これらの図１１〜図１７に於いて、図１〜図８と同一の参照符号を付したものは、対応する構成要素と同一又はこれに相当するものである。
【００３６】
先ず、図１１に示す様に、基板1上に、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル成長法を適用することで、バッファ層２、チャネル層(ＧａＮ)３、及びバリア層(Ａｌ0.2Ｇａ0.8Ｎ)４を、それぞれ下から順にエピタキシャル成長させる。
【００３７】
次に、図１２に示す様に、レジストパターン１１等をマスクとして、イオン注入法等を用いて、Ｓｉ等の窒化物半導体においてｎ型となるイオンを所望の領域に打ち込む。
【００３８】
その後、図１３に示す様に、ＲＴＡ(Rapid Thermal Annealing)法等を用いて、ドーピングしたイオンを活性化させて、高濃度ｎ型不純物領域６Ａ，６Ｂを、チャネル層３とバリア層４との界面からチャネル層３内部に向けて形成する。ここで、チャネル層３とバリア層４とはそれを構成する材料が異なるため、打ち込まれたイオンが活性化する温度も異なる。バリア層４を構成する材料はチャネル層４を構成する材料よりもバンドギャップが大きく熱的に安定であるため、打ち込まれたイオンが活性化する温度もチャネル層３よりもバリア層４の方が高くなる。従って、チャネル層３に打ち込まれたイオンが活性化する温度よりも高く、且つ、バリア層４内に打ち込まれたイオンが活性化する温度よりも低い温度にて熱(ＲＴＡ)処理を行なうことによって、チャネル層４に打ち込まれたイオンのみを活性化させることが出来る。例えば、チャネル層３としてＧａＮ、バリア層４としてＡｌ0.2Ｇａ0.8Ｎを用いた場合には、８００℃〜１５００℃の範囲内の温度で熱処理を行なえば良い。
【００３９】
次に、図１４に示す様に、レジストパターン等をマスクとして、例えばイオンミリングやＣｌ2を用いたドライエッチング法によって、バリア層４の所望の領域（各高濃度ｎ型不純物領域６Ａ，６Ｂの表面の一部の上部に該当する部分：薄層化領域）４Ａ，４Ｂを、電子がトンネル出来る程度の厚さに薄層化する。
【００４０】
次に、図１５に示す様に、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ等の金属、若しくは、これらの金属から構成される多層膜から成る第１及び第２ソース／ドレイン電極７Ａ，７Ｂを、それぞれ第１及び第２薄層化領域４Ａ，４Ｂ上に、蒸着法やスパッタ法を用いて堆積した上で、リフトオフ法等により形成する。
【００４１】
その上で、図１６に示す様に、トランジスタを作製する領域外のチャネル層３及びバリア層４に、例えばイオン注入法やエッチング等を用いて素子分離領域５を形成する。図１６には、イオン注入法による方法を示した。
【００４２】
次に、図１７に示す様に、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉｎ、ＷＮ等の窒化物金属、若しくは、これらから構成される多層膜から成るゲート電極８を、蒸着法やスパッタ法を用いて堆積し、リフトオフ法等によりバリア層４の領域４Ｃの表面上に形成する。
【００４３】
以上の方法により、図１に示す構造を有するヘテロ接合電界効果型トランジスタを作製することが出来る。
【００４４】
以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、配線、バイアホール等の形成プロセスを経て、図１７に示す構造はデバイスとして用いられる。
【００４５】
尚、上記では、代表的な条件について述べたが、下記の実施の形態３の各変形例に示す様な条件下に於いても、実施の形態１で既述した効果が得られる窒化物半導体から成るヘテロ接合電界効果型トランジスタを作製することが出来る。
【００４６】
＜変形例１＞
図１１に示すチャネル層３及びバリア層４の成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層３及びバリア層４を所望の組成、膜厚に設定することで、実施の形態１の変形例２〜５に示した様々な窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
【００４７】
＜変形例２＞
図１１に示すチャネル層３及びバリア層４の成長時に、ＡｌＧａＮの原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量や圧力、温度、時間を調整し、チャネル層３及びバリア層４を所望のＡｌ組成に、且つ、バリア層４の膜厚を所望の膜厚に各々設定することで、実施の形態２（図１０参照）に示したノーマリオフ型の窒化物半導体ヘテロ接合電界効果型トランジスタを作製することが出来る。
【００４８】
＜変形例３＞
図１１に示すチャネル層３を成長した後に、厚さ０．１ｎｍ〜５ｎｍのＩｎＮ、ＧａＮ或いはＡｌＮから成る薄いスペーサ層９を成長し、その後にバリア層４を成長すると、実施の形態１の変形例６(図２)に示した構造が得られる。
【００４９】
＜変形例４＞
図１１に示すバリア層４を成長した後に、厚さ０．１ｎｍ〜５ｎｍのＧａＮから成る薄いキャップ層１０を成長すると、実施の形態１の変形例７(図３)に示した構造が得られる。
【００５０】
＜変形例５＞
図１２に示すレジストパターン１１の形成及びイオン注入を、レジストパターン、注入条件(注入エネルギー、注入量)を変えて数回繰り返して行なうことにより、実施の形態１の変形例９に記載した様なｎ型不純物濃度が分布した高濃度ｎ型不純物領域６Ａ，６Ｂを形成することが出来る。
【００５１】
＜変形例６＞
図１４に示す一部のバリア層４を薄層化する工程のレジストパターンを変更し、その開口部をより外側に広げると、実施の形態１の変形例１０(図４)に示す様な構造が得られる。
【００５２】
＜変形例７＞
図１５に示すソース／ドレイン電極７Ａ，７Ｂの形成工程に於けるレジストパターンを変更し、その開口部を前工程にて薄層化された領域よりも広く設定することにより、実施の形態１の変形例１１(図５)に示す様な構造が得られる。
【００５３】
＜変形例８＞
図１５に示すソース／ドレイン電極７Ａ，７Ｂの形成と図１７に示すゲート電極８の形とを、同一工程として行なっても良い。これにより、デバイス作製プロセスの簡略化を図ることが出来、この場合、実施の形態１の変形例１５で記載した様な、ソース／ドレイン電極７Ａ，７Ｂとゲート電極８とが同じ材料で構成されることになる。
【００５４】
＜変形例９＞
図１１〜図１７に示すヘテロ接合電界効果型トランジスタ作製工程において、図１７に示すゲート電極８の形成は、必ずしも素子分離領域５の形成後に行なう必要性はなく、図１１に示すエピタキシャル層の成長後であれば、順番を入れ替えても良い。例えば、図１４に示す一部のバリア層4を薄層化する前に、ゲート電極８を形成しても良い。この場合、ゲート電極８を次工程のエッチング時のマスクとして用いることで、実施の形態１の変形例１２(図６)に示す様なＬn＜Ｌg＝ＬEとなる構造になる。又、図１２〜図１３に示す高濃度ｎ型不純物領域６の形成前にゲート電極８を形成しても良い。この場合、ゲート電極８を次工程のイオン注入時及びエッチング時のマスクとして用いることで、実施の形態１の変形例１２(図７)に示す様なＬn＝Ｌg＝ＬEとなる構造になる。更に、この後の活性化プロセスに於いて、バリア層に打ち込まれたイオンが活性化される温度以上で熱（ＲＴＡ）処理を行なうことによって、バリア層内のイオンも活性化され、実施の形態１の変形例１３(図８)に示す様な構造が得られる。但し、図１３に於ける活性化プロセスでは、１０００℃を超える温度にて熱処理を行なう場合があるため、この工程の前に、ゲート電極８を形成すると、ゲート電極８として用いる材料が変質して、リーク電流の増加等、デバイス特性の劣化に繋がる可能性がある。従って、ゲート電極８の形成は、活性化プロセス後に行なわれることが好ましい。又、図１５に示すソース／ドレイン電極７Ａ，７Ｂの形成時にも、接触抵抗低減化のために、４００℃〜１０００℃程度の熱処理が行なわれる場合があるため、同様の理由で、ゲート電極８の形成は、ソース／ドレイン電極７Ａ，７Ｂの形成後に行なわれることがより好ましい。
【００５５】
＜変形例１０＞
図１１〜図１７に示すヘテロ接合電界効果型トランジスタ作製工程に於いて、図１６に示す素子分離領域５の形成は、必ずしもソース／ドレイン電極７Ａ，７Ｂの形成後に行なう必要性は無く、図１１に示すエピタキシャル層の成長後であれば、工程の順番を入れ替えても良い。例えば、ソース／ドレイン電極７Ａ，７Ｂを形成する前に、素子分離領域５を形成しても構わない。但し、図１３に於ける活性化プロセスでは、１０００℃を超える温度にて熱処理を行なう場合があるため、この工程の前に、素子分離領域５を形成すると、熱による悪影響によって、素子分離特性の劣化に繋がる可能性がある。従って、素子分離領域５の形成は、活性化プロセス後に行なわれることが好ましい。又、図１５に示すソース／ドレイン電極７Ａ，７Ｂの形成時にも、接触抵抗低減化のために、４００℃〜１０００℃程度の熱処理が行なわれる場合があるため、同様の理由で、素子分離領域５の形成は、ソース／ドレイン電極７Ａ，７Ｂの形成後に行なわれることがより好ましい。
【００５６】
＜変形例１１＞
図１１〜図１７に示すヘテロ接合電界効果型トランジスタ作製工程に於いて、図１４に示す一部のバリア層４を薄層化する工程は、必ずしも図１３に示す活性化プロセスの後に行なう必要性は無く、図１１に示すエピタキシャル層成長後、或いは、図１２に示すイオン注入工程後に行なっても構わない。
【００５７】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００５８】
この発明は、例えば、窒化物半導体から成るヘテロ接合電界効果型トランジスタに適用して好適である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す縦断面図である。
【図２】本発明の実施の形態１の変形例６に係る半導体装置の構造を示す縦断面図である。
【図３】本発明の実施の形態１の変形例７に係る半導体装置の構造を示す縦断面図である。
【図４】本発明の実施の形態１の変形例１０に係る半導体装置の構造を示す縦断面図である。
【図５】本発明の実施の形態１の変形例１１に係る半導体装置の構造を示す縦断面図である。
【図６】本発明の実施の形態１の変形例１２に係る半導体装置の構造を示す縦断面図である。
【図７】本発明の実施の形態１の変形例１２に係る半導体装置の他の構造を示す縦断面図である。
【図８】本発明の実施の形態１の変形例１３に係る半導体装置の他の構造を示す縦断面図である。
【図９】図１に示す構造に於いて、ゲート電極直下のバリア層の領域の厚さを２０ｎｍとした場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。
【図１０】図１に示す構造に於いて、ゲート電極直下のバリア層の領域の厚さを４ｎｍとした場合(ＡｌＧａＮバリア層４のＡｌ組成は０．２)に於ける、バリア層及びチャネル層の深さ方向のエネルギーバンド構造及びキャリア濃度を計算によって導いた結果を示す図である。
【図１１】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【図１２】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【図１３】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【図１４】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【図１５】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【図１６】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【図１７】本発明の実施の形態３に係る半導体装置形成プロセスを示す縦断面図である。
【符号の説明】
【００６０】
１  半絶縁性基板、２  バッファ層、３  チャネル層、４  バリア層、４Ａ，４Ｂ  薄層化領域、５  素子分離領域、６Ａ，６Ｂ  高濃度ｎ型不純物領域、７Ａ，７Ｂ  ソース／ドレイン電極、８  ゲート電極、９  スペーサ層、１０  キャップ層、１１  レジストマスク。
【図１】
2008305894.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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