(57)【要約】【課題】半導体集積回路のＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）信号生成装置および方法に関し、面積マージンを増加させ、高集積化の実現を可能にする半導体集積回路のＤＢＩ信号生成装置および方法を提供する。【解決手段】データ入力端Ｄ１，Ｄ２とキャリー入力端ＣＩにデータが各々入力されて、これを演算して合計とキャリーを出力する全加算器１０〜３０と、前記全加算器１０〜３０から伝えられる合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するＤＢＩ判別部４０とを含む。【選択図】図２
2008146625.tif 000002
【特許請求の範囲】
【請求項１】
データ入力端とキャリー入力端にデータが各々入力されて、これを演算して合計とキャリーを出力する全加算器と、
前記全加算器から伝えられる合計とキャリーから前記データの論理値を判別してＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）信号を生成するＤＢＩ判別部と
を含むことを特徴とする半導体集積回路のＤＢＩ信号生成装置。
【請求項２】
前記ＤＢＩ判別部は、前記全加算器に入力される複数のデータ中の第１論理値を有するデータが所定個数以上であれば前記ＤＢＩ信号をイネーブルさせ、前記所定個数未満であれば前記ＤＢＩ信号をディスエーブルさせることを特徴とする請求項１に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項３】
２個のデータ入力端と１個のキャリー入力端に各々データが入力されて、加算して、各々の合計とキャリーを出力する第１全加算器および第２全加算器と、
２個のデータ入力端に各々データが入力されて、キャリー入力端にレベル固定信号が入力されて、加算して合計とキャリーを出力する第３全加算器と、
前記第１、第２および第３全加算器から合計とキャリーが伝達され、前記第１、第２および第３全加算器に入力されるデータ中の第１論理値のデータの数が半分を超過すればイネーブルになるＤＢＩ信号を生成するＤＢＩ判別部と
を含むことを特徴とする半導体集積回路のＤＢＩ信号生成装置。
【請求項４】
前記レベル固定信号は、前記ＤＢＩ信号生成装置の動作が随行される間、常に前記第１論理値を有することを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項５】
前記ＤＢＩ判別部は前記第１、第２および第３全加算器から伝えられるキャリーがいずれも前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項６】
前記ＤＢＩ判別部は、前記第１、第２および第３全加算器から伝えられるキャリーのうち２個のキャリーが前記第１論理値を有し、前記第１、第２および第３全加算器から伝えられる合計のうち少なくとも２個の合計が前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項７】
前記第２全加算器の出力キャリーと前記第３全加算器の出力キャリーが入力される第１ナンドゲートと、
前記第１全加算器の出力キャリーと前記第３全加算器の出力キャリーが入力される第２ナンドゲートと、
前記第１全加算器の出力キャリーと前記第２全加算器の出力キャリーが入力される第３ナンドゲートと、
前記第２全加算器の出力合計と前記第３全加算器の出力合計が入力される第４ナンドゲートと、
前記第１全加算器の出力合計と前記第３全加算器の出力合計が入力される第５ナンドゲートと、
前記第１全加算器の出力合計と前記第２全加算器の出力合計が入力される第６ナンドゲートと、
前記第１ナンドゲートの出力信号が入力される第１インバータと、
前記第１、第２および第３ナンドゲートの出力信号が入力される第７ナンドゲートと、
前記第３ナンドゲートの出力信号が入力される第２インバータと、
前記第４、第５および第６ナンドゲートの出力信号が入力される第８ナンドゲートと、
前記第１および第２インバータの出力信号が入力される第９ナンドゲートと、
前記第７および第８ナンドゲートの出力信号が入力される第１０ナンドゲートと、
前記第９および第１０ナンドゲートの出力信号が入力されて、前記ＤＢＩ信号を出力する第１１ナンドゲートと
を含むことを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項８】
全加算器のデータ入力端とキャリー入力端にデータを各々入力して合計とキャリーとを生成するステップと、
前記全加算器で生成された合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するステップと
を含むことを特徴とする半導体集積回路のＤＢＩ信号生成方法。
【請求項９】
前記ＤＢＩ信号を生成するステップは、前記全加算器に入力される複数のデータ中の第１論理値を有するデータが所定個数以上であれば前記ＤＢＩ信号をイネーブルさせ、前記所定個数未満であれば前記ＤＢＩ信号をディスエーブルさせることを特徴とする請求項８に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１０】
第１全加算器および第２全加算器に各々備わった２個のデータ入力端と１個のキャリー入力端に各々データを入力して、第３全加算器に備わった２個のデータ入力端に各々データを入力してキャリー入力端にレベル固定信号を入力して、各々の合計とキャリーとを生成するステップと、
前記第１、第２および第３全加算器で生成された合計とキャリーが伝達され、前記第１、第２および第３全加算器に入力されるデータ中の第１論理値のデータの数が半分を超過すればイネーブルになるＤＢＩ信号を生成するステップと
を含むことを特徴とする半導体集積回路のＤＢＩ信号生成方法。
【請求項１１】
前記レベル固定信号は、 前記ＤＢＩ信号を生成する間、常に前記第１論理値を有することを特徴とする請求項１０に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１２】
前記ＤＢＩ信号を生成するステップは、前記第１、第２および第３全加算器から各々出力されるキャリーがいずれも前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項１０に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１３】
前記ＤＢＩ信号を生成するステップは、前記第１、第２および第３全加算器から各々出力されるキャリーのうち２個のキャリーが前記第１論理値を有し、前記第１、第２および第３全加算器から各々出力される合計のうち少なくとも２個の合計が前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項１０に記載の半導体集積回路のＤＢＩ信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）信号生成装置および方法に関し、より詳しくは、面積マージンを増加させる半導体集積回路のＤＢＩ信号生成装置および方法に関するものである。
【背景技術】
【０００２】
一般的に半導体記憶装置のような半導体集積回路は２の倍数個の単位（例えば、１２８個、２５６個）でデータの出力動作を行う。このために、半導体集積回路は出力データの数ほどのデータ出力バッファを備え、グローバル入出力ラインから伝えられる各々のデータを駆動する。各データ出力バッファにはＭＯＳトランジスタが備えられ、各ＭＯＳトランジスタはデータのレベルに応答してデータを駆動して、これをチップの外部に出力する。
【０００３】
データ出力バッファに備える各々のＭＯＳトランジスタは、データの論理値によりその状態が決定される。例えば、ＮＭＯＳトランジスタで実現されたデータ出力バッファにハイレベルのデータが伝えられれば、前記ＮＭＯＳトランジスタはターンオンされ、これによって、前記ＮＭＯＳトランジスタのドレーン端とソース端との間には電流が流れるようになる。このように、複数のデータ出力バッファに備わった複数のＭＯＳトランジスタのうちの電流が流れるＭＯＳトランジスタが多いほど、半導体集積回路の電流損失が大きくなるようになり、それにより電力効率が減少するようになる。
【０００４】
従来の技術に係る半導体集積回路は、上述したような電流損失問題を解決するためにＤＢＩという技術を導入した（例えば、非特許文献１参照）。前記ＤＢＩ技術は、所定個数単位（例えば、８個）のデータのうちのいくつかのデータがデータ出力バッファのトランジスタに電流を発生させるか否かを判別して、電流を発生させるデータが多ければデータを反転させることによって電流損失を減少させる技術である。例えば、データ出力バッファにＮＭＯＳトランジスタが備わっている場合、半導体集積回路は８個のデータのうちハイレベルのデータが５個未満であれば、データを反転せずにデータ出力バッファに伝達する。反面半導体集積回路は８個のデータのうちハイレベルのデータが５個以上であれば、データを反転してデータ出力バッファに伝達する。
【０００５】
このような動作を行うために、半導体集積回路はＤＢＩ信号生成装置を備える。ＤＢＩ信号生成装置は、上述したように電流を発生させるデータの数を判別してＤＢＩ信号を生成する。すなわち、ＤＢＩ信号がイネーブルになれば、ＤＢＩ制御装置はデータ出力バッファに伝えられるデータを反転させる。反面ＤＢＩ信号がディスエーブルになれば、前記ＤＢＩ制御装置はデータ出力バッファに伝えられるデータを反転させない。このようなＤＢＩ技術は、半導体記憶装置だけでなくＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のような半導体集積回路にも適用され、低電力消耗を追求する大部分の半導体集積回路で実現可能な技術である。
【０００６】
以下、従来の技術に係るＤＢＩ信号生成装置を図１を参照して説明すれば次の通りである。
図１は、従来の技術に係る半導体集積回路のＤＢＩ信号生成装置の構成を示すブロック図であり、グローバル入出力ラインから伝えられる８個のデータＧＩＯ＜１：８＞からＤＢＩ信号ＤＢＩ＿ｆｌａｇを生成するＤＢＩ信号生成装置を示すものである。
【０００７】
図に示すように、前記ＤＢＩ信号生成装置は、４個の２入力カウンタ２と２個の６入力カウンタ４および１個の８入力カウンタ６を備える。各々の２入力カウンタ２は、グローバル入出力ラインを介して伝えられる８個のデータＧＩＯ＜１：８＞のうち２つずつが入力される。各２入力カウンタ２は、２個のデータにハイレベル、すなわち論理値「１」を有するデータの数がいくつであるかを判別して、各々第１の０個判別信号ｄｔｎｇ１＜０＞、第１の１個判別信号ｄｔｎｇ１＜１＞、および第１の２個判別信号ｄｔｎｇ１＜２＞のうちいずれか１つをイネーブルさせる。以後、各々の６入力カウンタ４は、前記４個の２入力カウンタ２のうち２個の２入力カウンタ２から伝えられる２個の前記第１の０個判別信号ｄｔｎｇ１＜０＞、２個の前記第１の１個判別信号ｄｔｎｇ１＜１＞、および２個の前記第１の２個判別信号ｄｔｎｇ１＜２＞を用いて、４個のデータに論理値「１」を有するデータの数がいくつであるかを判別して、各々第２の０個判別信号ｄｔｎｇ２＜０＞、第２の２個判別信号ｄｔｎｇ２＜２＞、第２の３個判別信号ｄｔｎｇ２＜３＞、および第２の４個判別信号ｄｔｎｇ２＜４＞がイネーブルであるか否かを決定する。この時、前記４個のデータに論理値「１」が１つ含まれれば、前記第２の０個判別信号ｄｔｎｇ２＜０＞、前記第２の２個判別信号ｄｔｎｇ２＜２＞、前記第２の３個判別信号ｄｔｎｇ２＜３＞、および前記第２の４個判別信号ｄｔｎｇ２＜４＞は、いずれもディスエーブルなる。
【０００８】
以後、前記８入力カウンタ６は、前記２個の６入力カウンタ４から伝えられる２個の前記第２の０個判別信号ｄｔｎｇ２＜０＞、２個の前記第２の２個判別信号ｄｔｎｇ２＜２＞、２個の前記第２の３個判別信号ｄｔｎｇ２＜３＞、および２個の前記第２の４個判別信号ｄｔｎｇ２＜４＞を用いて、前記８個のデータに含まれたデータ中の論理値「１」の数がいくつであるかを判別してＤＢＩ信号ＤＢＩ＿ｆｌａｇがイネーブルであるか否かを決定する。すなわち、前記８入力カウンタ６は前記８個のデータに含まれたデータ中の論理値「１」の数が５個以上であれば前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇをイネーブルさせ、前記８個のデータに含まれたデータ中の論理値「１」の数が５個未満であれば前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇをディスエーブルさせる。
【０００９】
上述したように構成された従来の技術に係るＤＢＩ信号生成装置は、３段階の演算過程を実現するために７個のカウンタを備えたため、その占める面積が小さくなかった。また、２入力カウンタの信号出力ラインは信号入力ラインに比べて、その数が１．５倍増加した形態であるため、ＤＢＩ信号生成装置の高集積化の実現に技術的限界として作用した。すなわち、従来の技術に係るＤＢＩ信号生成装置の構成は面積マージンを増加させるのに容易ではなかった。
【非特許文献１】株式会社ハイニックス・セミコンダクター・ジャパン 、報道資料“ハイニックス半導体、世界最高速 / 最大容量グラフィックメモリー開発”、［online］、２００５年１２月５日、株式会社ハイニックス・セミコンダクター・ジャパン 、［平成１９年８月２１日検索］、インターネット＜URL：http://hsj.hynix.com/hsj/03_pr/news/20051230_171308_press_release_hsj.jsp＞
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上述した問題点を解決するために案出されたものであり、面積マージンを増加させ、高集積化の実現を可能にする半導体集積回路のＤＢＩ信号生成装置および方法を提供することにその技術的課題がある。
【００１１】
また、本発明は、電流消耗を減少させ、電力効率を向上させる半導体集積回路のＤＢＩ信号生成装置および方法を提供することに他の技術的課題がある。
【課題を解決するための手段】
【００１２】
上述した技術的課題を達成するための本発明の一実施形態に係る半導体集積回路のＤＢＩ信号生成装置は、データ入力端とキャリー入力端にデータが各々入力されて、これを演算して合計とキャリーを出力する全加算器と、前記全加算器から伝えられる合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するＤＢＩ判別部とを含むことを特徴とする。
【００１３】
また、本発明の他の実施形態に係る半導体集積回路のＤＢＩ信号生成装置は、２個のデータ入力端と１個のキャリー入力端に各々データが入力されて、加算して、各々の合計とキャリーを出力する第１全加算器および第２全加算器と、２個のデータ入力端に各々データが入力されて、キャリー入力端にレベル固定信号が入力されて、加算して合計とキャリーを出力する第３全加算器と、前記第１、第２および第３全加算器から合計とキャリーが伝達され、前記第１、第２および第３全加算器に入力されるデータ中の第１論理値のデータの数が半分を超過すればイネーブルになるＤＢＩ信号を生成するＤＢＩ判別部とを含むことを特徴とする。
【００１４】
そして、本発明の一実施形態に係る半導体集積回路のＤＢＩ信号生成方法は、全加算器のデータ入力端とキャリー入力端にデータを各々入力して合計とキャリーとを生成するステップと、前記全加算器で生成された合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するステップとを含むことを特徴とする。
【００１５】
また、本発明の他の実施形態に係る半導体集積回路のＤＢＩ信号生成方法は、第１全加算器および第２全加算器に各々備わった２個のデータ入力端と１個のキャリー入力端に各々データを入力して、第３全加算器に備わった２個のデータ入力端に各々データを入力してキャリー入力端にレベル固定信号を入力して、各々の合計とキャリーとを生成するステップと、前記第１、第２および第３全加算器で生成された合計とキャリーが伝達され、前記第１、第２および第３全加算器に入力されるデータ中の第１論理値のデータの数が半分を超過すればイネーブルになるＤＢＩ信号を生成するステップとを含むことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体集積回路のＤＢＩ信号生成装置および方法は、備える素子の数とラインの数とを減少させ、面積マージンを向上させて高集積化の実現を可能にする効果がある。
合わせて、本発明の半導体集積回路のＤＢＩ信号生成装置および方法は、相対的に少ない数の素子を用いて動作することによって、電流消耗を減少させて電力効率を向上させる効果がある。
【発明を実施するための最良の形態】
【００１７】
以下では添付された図面を参照して、本発明の好ましい実施形態をより詳細に説明することにする。
図２は、本発明の一実施形態に係る半導体集積回路のＤＢＩ信号生成装置の構成を示すブロック図であって、グローバル入出力ラインから伝えられる８個のデータＧＩＯ＜１：８＞からＤＢＩ信号ＤＢＩ＿ｆｌａｇを生成するＤＢＩ信号生成装置を示すものである。
【００１８】
図に示すように、前記ＤＢＩ信号生成装置は第１全加算器１０、第２全加算器２０、第３全加算器３０およびＤＢＩ判別部４０を含む。
【００１９】
前記第１全加算器１０は、キャリー入力端ＣＩに第１データＧＩＯ＜１＞が、第１データ入力端Ｄ１に第２データＧＩＯ＜２＞が、第２データ入力端Ｄ２に第３データＧＩＯ＜３＞が入力されて、これを加算して第１合計Ｓ１と第１キャリーＣ１とを出力する。
【００２０】
前記第２全加算器２０は、キャリー入力端ＣＩに第４データＧＩＯ＜４＞が、第１データ入力端Ｄ１に第５データ５ＧＩＯ＜５＞が、第２データ入力端Ｄ２に第６データＧＩＯ＜６＞が入力されて、これを加算して第２合計Ｓ２と第２キャリーＣ２とを出力する。
【００２１】
前記第３全加算器３０は、キャリー入力端ＣＩにレベル固定信号ｌｖｆｘが、第１データ入力端Ｄ１に第７データＧＩＯ＜７＞が、第２データ入力端Ｄ２に第８データ８ＧＩＯ＜８＞が入力されて、これを加算して第３合計Ｓ３と第３キャリーＣ３とを出力する。
【００２２】
すなわち、前記第１、第２および第３全加算器１０，２０，３０は、各々３個のデータを加算する。前記レベル固定信号ｌｖｆｘは、前記ＤＢＩ信号生成回路の動作が随行される間に常に論理値「１」を有する信号である。前記レベル固定信号ｌｖｆｘは、前記ＤＢＩ信号生成を指示する任意の信号又はモードレジスタセット信号やフューズ信号等によって実現可能である。前記レベル固定信号ｌｖｆｘは、前記信号の他に他の信号を用いてでも実現することができる。
【００２３】
前記ＤＢＩ判別部４０には、前記第１合計Ｓ１、前記第２合計Ｓ２、前記第３合計Ｓ３、前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３が入力される。これから前記ＤＢＩ判別部４０は第１〜第８データＧＩＯ＜１：８＞と前記レベル固定信号ｌｖｆｘに含まれた論理値「１」のデータの数を判別してＤＢＩ信号ＤＢＩ＿ｆｌａｇを生成する。前記ＤＢＩ判別部４０は、論理値「１」であるデータの数が６個以上であれば前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇをイネーブルし、論理値「１」であるデータの数が６個未満であれば前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇをディスエーブルする。前記レベル固定信号ｌｖｆｘが常に論理値「１」を有するため、前記ＤＢＩ判別部４０が論理値「１」であるデータの数が６個以上であるか未満であるかを判別するのは、グローバル入出力ラインから前記第１、第２および第３全加算器１０，２０，３０に伝えられる８個のデータＧＩＯ＜１：８＞のうち論理値「１」であるデータの数が５個以上であるか未満であるかを判別するのと同様であるためである。
【００２４】
前記ＤＢＩ判別部４０が前記８個のデータＧＩＯ＜１：８＞のうち論理値「１」であるデータの数を判別するのは次のような論理に従う。
【００２５】
前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３が全て論理値「１」を有する場合には、前記８個のデータＧＩＯ＜１：８＞のうち論理値「１」であるデータが少なくとも６個であるため前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇがイネーブルになる。
これを式で表せば数式１のようになる。
（数１）
ＤＢＩ信号ＤＢＩ＿ｆｌａｇ＝Ｃ１＊Ｃ２＊Ｃ３
【００２６】
前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３のうち２個のキャリーが論理値「１」を有する場合には、前記第１合計Ｓ１、前記第２合計Ｓ２および前記第３合計Ｓ３のうち少なくとも２個の合計が論理値「１」を有する時、前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇがイネーブルになる。
これを式で表せば数式２のようになる。
（数２）
ＤＢＩ信号ＤＢＩ＿ｆｌａｇ＝（Ｃ１＊Ｃ２＋Ｃ２＊Ｃ３＋Ｃ１＊Ｃ３）＊（Ｓ１＊Ｓ２＋Ｓ２＊Ｓ３＋Ｓ１＊Ｓ３）
【００２７】
前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３のうち１個のキャリーが論理値「１」を有する場合には前記第１合計Ｓ１、前記第２合計Ｓ２および前記第３合計Ｓ３が全て論理値「１」を有するといっても前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇがディスエーブルになる。
【００２８】
上述した論理により前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇがイネーブルになる。
これを式で表せば数式３のようになる。
（数３）
ＤＢＩ信号ＤＢＩ＿ｆｌａｇ＝Ｃ１＊Ｃ２＊Ｃ３＋（Ｃ１＊Ｃ２＋Ｃ２＊Ｃ３＋Ｃ１＊Ｃ３）＊（Ｓ１＊Ｓ２＋Ｓ２＊Ｓ３＋Ｓ１＊Ｓ３）
【００２９】
前記ＤＢＩ判別部４０は前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇを生成する公式により構成される。このような前記ＤＢＩ判別部４０の構成を図３に示す。
図３は、図２に示したＤＢＩ判別部の詳細構成を示す回路図である。
【００３０】
前記ＤＢＩ判別部４０は、第１〜第１１ナンドゲートＮＤ１〜ＮＤ１１と第１および第２インバータＩＶ１，ＩＶ２を含む。
【００３１】
第１ナンドゲートＮＤ１には、前記第２キャリーＣ２と前記第３キャリーＣ３とが入力される。
第２ナンドゲートＮＤ２には、前記第１キャリーＣ１と前記第３キャリーＣ３とが入力される。
第３ナンドゲートＮＤ３には、前記第１キャリーＣ１と前記第２キャリーＣ２が入力される。
第４ナンドゲートＮＤ４には、前記第２合計Ｓ２と前記第３合計Ｓ３が入力される。
第５ナンドゲートＮＤ５には、前記第１合計Ｓ１と前記第３合計Ｓ３が入力される。
第６ナンドゲートＮＤ６には、前記第１合計Ｓ１と前記第２合計Ｓ２が入力される。
【００３２】
第１インバータＩＶ１には、前記第１ナンドゲートＮＤ１の出力信号が入力される。
第７ナンドゲートＮＤ７には、前記第１、第２および第３ナンドゲートＮＤ１，ＮＤ２，ＮＤ３の出力信号が入力される。
【００３３】
第２インバータＩＶ２には、前記第３ナンドゲートＮＤ３の出力信号が入力される。
第８ナンドゲートＮＤ８には、前記第４、第５および第６ナンドゲートＮＤ４，ＮＤ５，ＮＤ６の出力信号が入力される。
第９ナンドゲートＮＤ９には、前記第１および第２インバータＩＶ１，ＩＶ２の出力信号が入力される。
第１０ナンドゲートＮＤ１０には、前記第７および第８ナンドゲートＮＤ７，ＮＤ８の出力信号が入力される。
第１１ナンドゲートＮＤ１１には、前記第９および第１０ナンドゲートＮＤ９，ＮＤ１０の出力信号が入力される。
【００３４】
このように構成された前記ＤＢＩ判別部４０で、前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３が全て論理値「１」を有すれば、前記第１および第３ナンドゲートＮＤ１，ＮＤ３の出力信号はいずれもローレベルになり前記第１および第２インバータＩＶ１，ＩＶ２の出力信号はいずれもハイレベルになる。これによって、前記第９ナンドゲートＮＤ９の出力信号はローレベルになる。したがって、前記第１１ナンドゲートＮＤ１１はローレベルの信号の入力によりハイレベルの前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇすなわち、イネーブルになった前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇを出力する。
【００３５】
前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３のうち２個のキャリーが論理値「１」を有すれば、前記第１ナンドゲートＮＤ１と前記第３ナンドゲートＮＤ３の出力信号は互いに異なる論理値を有するようになる。したがって、前記第９ナンドゲートＮＤ９はハイレベルの信号を出力する。前記第７ナンドゲートＮＤ７の出力信号もまたハイレベルになる。
【００３６】
この場合、前記第４、第５および第６ナンドゲートＮＤ４，ＮＤ５，ＮＤ６のうちいずれか１個のナンドゲートは、必ずローレベルの信号を出力する。したがって、前記第８ナンドゲートＮＤ８はハイレベルの信号を出力し、これによって前記第１０ナンドゲートＮＤ１０はローレベルの信号を出力する。したがって、前記第１１ナンドゲートＮＤ１１はハイレベルの前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇを出力するようになる。
【００３７】
上述した以外の場合には、前記第９および第１０ナンドゲートＮＤ９，ＮＤ１０の出力信号がいずれもハイレベルになり、それにより前記第１１ナンドゲートＮＤ１１がローレベルの前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇを出力するということを示す回路構成によって容易に理解できる。
【００３８】
すなわち、上述した数式により構成した前記ＤＢＩ判別部４０は、前記第１合計Ｓ１、前記第２合計Ｓ２、前記第３合計Ｓ３、前記第１キャリーＣ１、前記第２キャリーＣ２、および前記第３キャリーＣ３を介して、前記８個のデータＧＩＯ＜１：８＞と前記レベル固定信号ｌｖｆｘ中の論理値「１」であるデータが６個以上であるか否かを判別し、前記ＤＢＩ信号ＤＢＩ＿ｆｌａｇがイネーブルであるか否かを決定する。
【００３９】
このように、３個の全加算器１０，２０，３０と上述したＤＢＩ判別部４０で構成される本発明のＤＢＩ信号生成装置は、従来の技術に比べて専有面積が画期的に減少する。従来のＤＢＩ信号生成装置と本発明のＤＢＩ信号生成装置の面積を内部に備える内部素子の個数によって比較した結果、本発明のＤＢＩ信号生成装置は、従来のＤＢＩ信号生成装置に比べて約４９％程度の面積だけを占めることを把握することができた。さらに、従来の技術に比べて信号を伝送するラインの数が減少するため、本発明のＤＢＩ信号生成装置の高集積化の実現はより容易になる。半導体集積回路内に多くの数のＤＢＩ信号生成装置が備わったため、本発明によって半導体集積回路の面積マージンは顕著に向上する。
【００４０】
また、各素子が用いる電力の側面を考えてみれば、少ない数の素子を備える本発明のＤＢＩ信号生成装置の電力消耗が大きく減少するということを知ることができる。すなわち、本発明は、半導体集積回路の電力効率を向上させるという利点もまた得られるようになる。
【００４１】
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施され得ることを理解できる。したがって、以上で記述した実施形態は全ての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出される全ての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００４２】
【図１】従来の技術に係る半導体集積回路のＤＢＩ信号生成装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係る半導体集積回路のＤＢＩ信号生成装置の構成を示すブロック図である。
【図３】図２に示したＤＢＩ判別部の詳細構成を示す回路図である。
【符号の説明】
【００４３】
Ｃ１〜３…第１〜３キャリー
ＣＩ…キャリー入力端
Ｄ１…第１データ入力端
Ｄ２…第２データ入力端
ＤＢＩ＿ｆｌａｇ…ＤＢＩ信号
ＩＶ１，ＩＶ２…第１および第２インバータ
ｌｖｆｘ…レベル固定信号ｌｖｆｘ
ＮＤ１〜１１…第１〜１１のナンドゲート
１０…第１全加算器
２０…第２全加算器
３０…第３全加算器
４０…ＤＢＩ判別部
【図１】
2008146625.tif 000003
【図２】
2008146625.tif 000004
【図３】
2008146625.tif 000005