(57)【要約】【課題】  消去外処理の実行の際、空き領域を確保するために消去外処理の実行前に実行される消去処理に伴う待ち時間を削減する不揮発性半導体記憶装置を提供する。【解決手段】  消去外処理Ｔ１を実行後、空き容量を確保すべく消去処理Ｅ１を実行する場合、消去処理Ｅ１を、消去前処理Ｅｒ１及び消去小本処理Ｅｅ１ａで構成される消去小処理Ｅ１ａと、消去小本処理Ｅｅ１ｂと消去後処理Ｅｏ１で構成される消去小処理Ｅ１ｂに分割し、消去小処理Ｅ１ａを終了後に消去外処理Ｔ２を実行し、この消去外処理Ｔ２の終了後に、残りの消去小処理Ｅ１ｂを実行して消去処理Ｅ１を完了する。消去処理Ｅ１が終了した後（即ち、消去小処理Ｅ１ｂが終了後）は、他の消去外処理Ｔ３、Ｔ４…を順次実行する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
消去前処理、消去本処理、及び消去後処理がこの順に行われることで対象ブロックに属する複数のメモリセルに記録された情報の消去処理が行われる不揮発性半導体記憶装置であって、
前記消去前処理が、前記消去本処理の実行前に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、
前記消去本処理が、前記対象ブロックに属する全てのメモリセルに対する消去電圧印加処理とベリファイ処理とを含み、
前記消去後処理が、前記消去本処理の実行後に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、
前記消去本処理が、
前記対象ブロック以外の非対象ブロックに対する消去外処理の実行を開始するために、前記対象ブロックを構成する複数の小ブロック単位で前記ベリファイ処理を自動的に中断可能であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記小ブロックに属する前記メモリセルの数に応じて、前記ベリファイ処理を介さずに連続的に行われる前記消去電圧印加処理に係る電圧印加回数を変化させることを特徴とする請求項１に記載の不揮発性半導体記憶装置半導体記憶装置
【請求項３】
前記各小ブロックが、同数の前記メモリセルで構成されることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置における処理方法であって、
前記対象ブロック全体に対して前記消去前処理を実行後、前記小ブロック毎に前記消去本処理を順次実行し、最終の前記小ブロックに対して前記消去本処理が実行された後に前記対象ブロック全体に対して前記消去後処理を実行する構成であり、
最終の前記小ブロックに対する前記消去本処理の終了前において、一の前記小ブロックに対する前記消去本処理を終了後、他の前記小ブロックに対する前記消去本処理の開始前に、前記対象ブロック以外の非対象ブロックに対する消去外処理を実行することを特徴とする処理方法。
【請求項５】
最終の前記小ブロックに対する前記消去本処理の終了前において、
前記対象ブロック全体に対して前記消去電圧印加処理を実行後、一の前記小ブロックに対する前記ベリファイ処理が完了すると前記消去本処理を中断して前記消去外処理を実行し、
前記消去外処理の実行完了後、前記対象ブロック全体に対して前記消去電圧印加処理を実行した後に、前記対象ブロックに属する複数の前記小ブロックの内、当該消去外処理の実行前に前記ベリファイ処理が行われていない一の前記小ブロックに対して前記ベリファイ処理を実行することを特徴とする請求項４に記載の処理方法。
【請求項６】
一の前記消去処理における前記消去後処理を終了後、他の前記消去処理における前記消去前処理の開始前に、前記非対象ブロックに対する前記消去外処理を一又は複数回実行することを特徴とする請求項４又は請求項５に記載の処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリやＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等の不揮発性半導体記憶装置及びその処理方法に関する。
【背景技術】
【０００２】
今日の半導体プロセスの微細化に伴い、同一サイズの半導体チップに搭載可能な回路素子数も増大しており、例えばＩＣカード等のように小型で高機能な半導体装置が各種提供されている。
【０００３】
ＩＣカード等の上記半導体装置においては、年々、取り扱う対象となるデータ数の増加に伴い、当該装置内に処理データの格納領域として備えられる不揮発性メモリ領域においては、従来のＥＥＰＲＯＭに代わり、フラッシュメモリが利用されるようになっている。
【０００４】
フラッシュメモリは、複数のメモリセルで構成されるブロック単位で記録された情報の消去動作が行われる構成である。この１ブロック当たりの容量としては通常６４ｋＢ或いは１６ｋＢを採用しているが、小容量データを取り扱う場合には、無駄領域を少なくするために１ｋＢ或いは２ｋＢ程度の小容量ブロックが採用されている（例えば、特許文献１参照）。このような小容量ブロックを採用する場合においても、上述したように、処理データが増加すると処理に必要な空き領域を確保するために、ブロック毎の消去動作が必要となる。
【０００５】
図８は、消去動作に要する時間を各ブロックの容量別に示したグラフであり、図８（ａ）はブロック容量が１６ｋＢの場合、図８（ｂ）はブロック容量が４ｋＢの場合、図８（ｃ）はブロック容量が１ｋＢの場合についての消去時間を夫々示したものである。尚、図８では、消去動作を処理内容に応じて消去前処理、消去本処理、消去後処理の３処理に分類し、各処理毎に要する時間を記載している。ここで、消去前処理とは、消去対象メモリセルの消去前の閾値電圧のバラツキを揃えると共に消去前の閾値電圧の低いメモリセルが過剰消去されるのを防止する目的で消去本処理前に実行される書き込み処理を含み、消去本処理とは、消去対象となる対象ブロックに属する各メモリセルに対する消去電圧の印加処理及び消去対象メモリセルの消去状態を確認するためのベリファイ処理を含み、消去後処理とは、消去後の閾値電圧が他のメモリセルの閾値電圧より低い過剰消去状態のメモリセルに対して閾値電圧を上げる目的で消去本処理後実行される書き込み処理を含む。
【０００６】
例えば、図８（ａ）によれば、ブロック容量が１６ｋＢの場合に消去動作を実行すると、消去前処理に約１６０ｍｓ、消去本処理に約２００ｍｓ、消去後処理に約１６０ｍｓ要し、消去動作トータルで約０．５２ｓの時間を必要とする。
【０００７】
【特許文献１】米国特許第５５８１５０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＩＣカードを例に挙げると、データ書き込みや認証等の消去外処理を行うに際し、空き容量を確保する目的で当該消去外処理の実行前に前記消去処理を行うことが想定される。図９は、消去外処理の実行前に空き容量を確保する目的で行われる消去処理を含む不揮発性半導体記憶装置の各処理フローを概念的に示したものである。消去外処理Ｔ９０、Ｔ９１を順次実行後に空き容量が確保できなくなった場合、消去外処理Ｔ９２の実行前に消去処理Ｅ９０を実行することで空き容量を確保した後、消去外処理Ｔ９２、Ｔ９３、…を順次実行する。この消去処理Ｅ９０は、上述したように、消去前処理Ｅｒ９０、消去本処理Ｅｅ９０、及び消去後処理Ｅｏ９０がこの順に実行されて構成される。消去処理Ｅ９０の実行完了後、消去外処理を順次実行して空き容量が不足した場合には、再び消去処理を実行して空き容量を確保する。
【０００９】
上記の場合、消去外処理Ｔ９２は、消去処理Ｅ９０が終了後に実行されるため、消去外処理Ｔ９２の実行の指示が行われてから実際に消去外処理Ｔ９２が完了するまでに要する時間は上述した消去時間Ｅ９０と消去外処理Ｔ９２に要する時間（数ｍｓ〜数十ｍｓ）の合計となり、ブロック容量が１６ｋＢの場合であれば約０．５２〜０．５５ｓ程度の時間を要する。更に、ＩＣカード全体の応答時間として、この合計時間の２倍程度の時間を必要とする場合には、消去外処理の実行の指示が行われてから実際に消去外処理が完了するまでに１ｓ程度以上の待ち時間を要することとなる。待ち時間として０．３ｓ以上要する場合には一般的にＩＣカードの利用者は動作が遅いと実感するということが言われており、上記のように１ｓ程度の待ち時間を要する場合には、利用者に対してＩＣカードの使い勝手が悪いと認識される可能性が大きい。
【００１０】
図１０は、各ブロックの容量別に消去外処理（認証処理、課金処理等）及び消去処理について各処理毎の処理時間を時系列にグラフ化したものであり、図１０（ａ）はブロック容量が１６ｋＢの場合、図１０（ｂ）はブロック容量が４ｋＢの場合、図１０（ｃ）はブロック容量が１ｋＢの場合について夫々示している。
【００１１】
消去外処理が複数回実行されることで空き領域が確保できなくなると、消去処理が実行され、この消去処理終了後に再び消去外処理が実行されることとなる。例えばブロック容量が１６ｋＢの場合（図１０（ａ））、消去外処理Ｔ９１の終了後、次の消去外処理Ｔ９２を実行する前に空き領域の確保のために消去処理Ｅ９０を実行しており、消去外処理Ｔ９１が終了してから次の消去外処理Ｔ９２が終了するまでに約０．５５ｓ、ＩＣカードが応答するまでに１ｓ程度以上の時間を必要とし、この時間がＩＣカード利用者に対して処理の遅さを感じさせることとなる。このような消去処理は空き領域が確保できなくなる都度、通常は数回或いは数十回の消去外処理につき一回自動実行され、その都度ＩＣカード利用者は処理の遅さに対してストレスを感じることとなる。
【００１２】
同様に、ブロック容量が４ｋＢの場合、図８（ｂ）に示されるように消去前処理に約４０ｍｓ、消去本処理に約２００ｍｓ、消去後処理に約４０ｍｓを要し、消去動作トータルで約０．２８ｓの時間を必要とする。これに消去外処理に要する時間を考慮すれば、ＩＣカード全体の応答時間には約０．５６〜０．５８ｓ程度の時間を要する。このとき、図１０（ｂ）に示されるように、消去外処理Ｔ９１の終了後、次の消去外処理Ｔ９２を実行する前に空き領域の確保のために消去処理Ｅ９０を実行しており、消去外処理Ｔ９１が終了してから次の消去外処理Ｔ９２が終了するまでに約０．２８ｓ、ＩＣカードが応答するまでに約０．５６〜０．５８ｓ程度の時間を必要とし、この時間がＩＣカード利用者に対して処理の遅さを感じさせることとなる。
【００１３】
同様に、ブロック容量が１ｋＢの場合、図８（ｃ）に示されるように消去前処理に約１０ｍｓ、消去本処理に約２００ｍｓ、消去後処理に約１０ｍｓを要し、消去動作トータルで約０．２２ｓの時間を必要とする。これに消去外処理に要する時間を考慮すれば、ＩＣカード全体の応答時間には約０．４４〜０．４６ｓ程度の時間を要する。このとき、図１０（ｃ）に示されるように、消去外処理Ｔ９１の終了後、次の消去外処理Ｔ９２を実行する前に空き領域の確保のために消去処理Ｅ９０を実行しており、消去外処理Ｔ９１が終了してから次の消去外処理Ｔ９２が終了するまでに約０．２２ｓ、ＩＣカードが応答するまでに約０．４４〜０．４６ｓ程度の時間を必要とし、この時間がＩＣカード利用者に対して処理の遅さを感じさせることとなる。
【００１４】
本発明は、上記の問題点に鑑み、消去外処理の実行の際、空き領域を確保するために消去外処理の実行前に実行される消去処理に伴う待ち時間を削減する不揮発性半導体記憶装置を提供することを目的とする。又、本発明は、このような不揮発性半導体記憶装置の処理方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、消去前処理、消去本処理、及び消去後処理がこの順に行われることで対象ブロックに属する複数のメモリセルに記録された情報の消去処理が行われる不揮発性半導体記憶装置であって、前記消去前処理が、前記消去本処理の実行前に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、前記消去本処理が、前記対象ブロックに属する全てのメモリセルに対する消去電圧印加処理とベリファイ処理とを含み、前記消去後処理が、前記消去本処理の実行後に前記対象ブロックに属する複数のメモリセルに対して閾値電圧の調整のために行われる書き込み処理を含み、前記消去本処理が、前記対象ブロック以外の非対象ブロックに対する消去外処理の実行を開始するために、前記対象ブロックを構成する複数の小ブロック単位で前記ベリファイ処理を自動的に中断可能であることを第１の特徴とする。
【００１６】
本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、一の消去処理において消去される対象である対象ブロックに属する全てのメモリセルについての消去処理が完全に終了していなくても、消去本処理を中断後に消去外処理の実行することができる。従来は、認証処理、課金処理等の消去外処理の実行後、次の消去外処理を実行する前に空き領域の確保のために消去処理を実行する必要がある場合、対象ブロックに属する全てのメモリセルに対して消去処理が完了するまで次の消去外処理が実行されないため、消去処理後の消去外処理が完了するまでには多くの待ち時間がかかったが、本構成によれば、対象ブロックに属する全てのメモリセルに対して消去処理が完了していなくても、対象ブロックを構成する小ブロック単位で消去処理を自動的に中断することができ、中断後に消去外処理を実行することで消去外処理の実行開始を早めることができ、これによって消去外処理が完了するまでの待ち時間を短縮化することができる。尚、外部操作によって消去処理を中断する機能を具備している場合であっても当該外部操作を行うことなく自動的に消去処理を中断することができるため、消去外処理が完了するまでの待ち時間を自動的に短縮することができる。
【００１７】
尚、消去処理が中断された後に中断された消去処理の中断箇所を記憶しておくと共に、消去外処理の実行が完了すると中断箇所から引き続いて消去処理が実行される構成であるものとして良い。このとき、消去処理を中断後に消去外処理を実行し、再び中断箇所から消去処理を再開する場合において、当該中断箇所を前記ベリファイ処理の対象となるメモリセルのアドレスであるベリファイアドレスによって記憶するものとして良い。
【００１８】
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記小ブロックに属する前記メモリセルの数に応じて、前記ベリファイ処理を介さずに連続的に行われる前記消去電圧印加処理に係る電圧印加回数を変化させることを第２の特徴とする。
【００１９】
同一の小ブロックに対して行われる消去処理（以下、「消去小処理」と称する）内においてベリファイされるベリファイ対象メモリセル数が少ないほど、各ベリファイ処理内において正しく消去動作が行えなかったメモリセルをベリファイ対象とする確率が低下する。言い換えれば、一の消去小処理におけるベリファイ対象メモリセル数が多い場合には、一の消去小処理におけるベリファイ対象メモリセル数が少ない場合と比較して、正しく消去動作されないメモリセルがベリファイ対象として含まれる可能性が高く、逆に、一の消去小処理におけるベリファイ対象メモリセル数が少ない場合には、正しく消去動作されないメモリセルがベリファイ対象として含まれる可能性が低い。
【００２０】
従って、本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、一の消去小処理におけるベリファイ対象メモリセル数が比較的多い場合には、予め消去パルスを多く印加しておくことでより確実に消去動作が行われるようにしておき、逆に、一の消去小処理におけるベリファイ対象メモリセル数が比較的少ない場合には、印加する消去パルス数を少なくしておくことで処理時間の短縮化を図ることができる。即ち、本構成によれば、処理時間の短縮化と正常な消去動作の実行とを両立することができる。
【００２１】
又、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記各小ブロックが同数の前記メモリセルで構成されることを第３の特徴とする。
【００２２】
本発明に係る不揮発性半導体記憶装置の上記第３の特徴構成によれば、各消去小処理に要する処理時間を略均一化することができ、消去処理前に実行されていた消去外処理の実行完了後、消去小処理後に実行される消去外処理の実行開始までに要する時間を略均一化することができる。又、行われている消去小処理（特に消去小本処理）が同一の消去処理（特に消去本処理）をＮ分割（Ｎは２以上の自然数）した内の何番目の処理に該当するかによって消去小処理の中断箇所を容易に設定することが可能であり、例えばｍ（ｍはＮ以下の自然数）番目の消去小処理である場合には、消去小処理の中断箇所として消去対象となる対象ブロックに属する全メモリセルの略ｍ／Ｎ位置に該当するアドレスを設定するものとすれば良い。
【００２３】
又、本発明に係る不揮発性半導体記憶装置の処理方法は、上記第１の特徴構成を有する不揮発性半導体記憶装置における処理方法であって、前記対象ブロック全体に対して前記消去前処理を実行後、前記小ブロック毎に前記消去本処理を順次実行し、最終の前記小ブロックに対して前記消去本処理が実行された後に前記対象ブロック全体に対して前記消去後処理を実行する構成であり、最終の前記小ブロックに対する前記消去本処理の終了前において、一の前記小ブロックに対する前記消去本処理を終了後、他の前記小ブロックに対する前記消去本処理の開始前に、前記対象ブロック以外の非対象ブロックに対する消去外処理を実行することを第１の特徴とする。
【００２４】
本発明に係る不揮発性半導体記憶装置の処理方法の上記第１の特徴によれば、各小ブロックに対する消去本処理の完了後に消去処理を自動的に一時中断して消去外処理の実行を開始することができるため、消去処理が完全に完了するまで消去外処理の実行が開始されなかった従来構成と比較して、消去外処理の実行開始を大幅に早めることができる。従って、消去処理前に実行されていた消去外処理の実行完了後、消去処理後に実行される消去外処理の実行が完了するまでに要する待ち時間を大きく短縮することができる。
【００２５】
又、本発明に係る不揮発性半導体記憶装置の処理方法は、上記第１の特徴に加えて、最終の前記小ブロックに対する前記消去本処理の終了前において、前記対象ブロック全体に対して前記消去電圧印加処理を実行後、一の前記小ブロックに対する前記ベリファイ処理が完了すると前記消去本処理を中断して前記消去外処理を実行し、前記消去外処理の実行完了後、前記対象ブロック全体に対して前記消去電圧印加処理を実行した後に、前記対象ブロックに属する複数の前記小ブロックの内、当該消去外処理の実行前に前記ベリファイ処理が行われていない一の前記小ブロックに対して前記ベリファイ処理を実行することを第２の特徴とする。
【００２６】
又、本発明に係る不揮発性半導体記憶装置の処理方法は、上記第１又は第２の特徴に加えて、一の前記消去処理における前記消去後処理を終了後、他の前記消去処理における前記消去前処理の開始前に、前記非対象ブロックに対する前記消去外処理を一又は複数回実行することを第３の特徴とする。
【発明の効果】
【００２７】
本発明の構成によれば、消去外処理の実行の際、空き領域を確保するために消去外処理の実行前に実行される消去処理に伴う待ち時間を大幅に削減することができる。
【発明を実施するための最良の形態】
【００２８】
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）、及びその処理方法（以下、適宜「本発明方法」と称する）の各実施形態について図面を参照して説明する。
【００２９】
本発明装置は、データ書き込み等の消去処理以外の処理（以下、「消去外処理」と総称する）を実行する際に、空き容量が不足した場合には当該空き容量を確保すべく消去外処理の実行前に消去処理を実行する不揮発性半導体記憶装置であって、消去処理の実行方法に特徴を有することで、当該消去処理の実行に伴う消去外処理の実行の時間遅れの削減を可能にするものである。以下の各実施形態では、本発明装置の特徴部分である消去処理の実行を含む各処理方法についての説明を中心に行い、従来構成と同一の部分については再度の説明を省略する。
【００３０】
［第１実施形態］
本発明装置及び本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）について図１〜図４の各図を参照して説明する。
【００３１】
図１は、本実施形態における本発明装置の概念的動作フローを従来構成の図９に倣って示したものである。図１では、消去外処理Ｔ１を実行後に空き容量が確保できなくなった場合を想定している。尚、図１内における処理群ｔ１〜ｔ４についての説明は後述する。
【００３２】
図１に示されるように、消去外処理Ｔ１を実行後、空き容量を確保すべく消去処理Ｅ１を実行する。このとき、消去処理Ｅ１を、消去前処理Ｅｒ１及び消去小本処理Ｅｅ１ａで構成される消去小処理Ｅ１ａと、消去小本処理Ｅｅ１ｂと消去後処理Ｅｏ１で構成される消去小処理Ｅ１ｂに分割し、消去小処理Ｅ１ａを終了後に消去外処理Ｔ２を実行し、この消去外処理Ｔ２の終了後に、残りの消去小処理Ｅ１ｂを実行して消去処理Ｅ１を完了する。消去処理Ｅ１が終了した後（即ち、消去小処理Ｅ１ｂが終了後）は、他の消去外処理Ｔ３、Ｔ４…が順次実行される。
【００３３】
消去小本処理Ｅｅ１ａは、消去本処理Ｅｅ１の対象となるメモリセルの内、略半分のメモリセルに対して消去本処理を施す処理であり、消去小本処理Ｅｅ１ｂは、消去本処理Ｅｅ１の対象となるメモリセルの内、消去小本処理Ｅｅ１ａで処理されなかった残りのメモリセルに対して消去本処理を施す処理である。尚、消去小本処理Ｅｅ１ａの実行完了後、消去小本処理Ｅｅ１ｂの実行開始前まで、消去小本処理Ｅｅ１ａによって消去本処理が施されたメモリセルのアドレスが内部において記録されており、消去外処理Ｔ２の完了後消去小本処理Ｅｅ１ｂを実行する際には、このアドレスを読み出すと共に、当該読み出されたアドレス位置にあるメモリセルを含む残りのメモリセルに対して消去本処理を施す構成であるとして良い。
【００３４】
図２は、本実施形態における消去本処理の概念的な動作フローの一例である。消去前処理Ｅｒ１終了後に行われる消去小本処理Ｅｅ１ａと、消去外処理Ｔ２の終了後に行われる消去小本処理Ｅｅ１ｂとは、ベリファイ処理の開始アドレス及び終了アドレスが異なるのみであって、動作のフローとしては共に共通である。以下では、まず消去小本処理Ｅｅ１ａが実行される場合の説明を行い、次に消去小本処理Ｅｅ１ｂの説明を行う。
【００３５】
消去前処理Ｅｒ１の終了後、消去電圧が印加（ステップ＃１）されて消去小本処理Ｅｅ１ａの実行が開始される。この消去電圧はパルス電圧で構成されており、例えばパルス幅４ｍｓの消去パルス電圧が１０回断続的に印加されるものとすることができる。
【００３６】
次に、ベリファイアドレスを設定する（ステップ＃２）。消去小本処理Ｅｅ１ａの場合、予め初期値として定められているアドレスが設定される。
【００３７】
次に、設定された初期アドレスに該当するメモリセルに対してベリファイ処理を行う（ステップ＃３）。このとき、当該メモリセルに対して情報の消去が正しく行えていなかった場合（ベリファイに失敗した場合：ステップ＃３においてＮｏ）、再びステップ＃１に戻って消去電圧を印加する。一方、情報の消去が正しく行えていた場合（ベリファイに成功した場合：ステップ＃３においてＹｅｓ）、ベリファイアドレスが予め定められた終期アドレスと一致しているか否かの判定を行う（ステップ＃４）。ここで、消去小本処理Ｅｅ１ａの場合、終期アドレスとしては、例えば前記初期値のアドレスに該当するメモリセルから順次アドレスがインクリメントされた場合において、対象ブロックに属する全メモリセルのアドレスの略中間位置に該当するアドレスを終期アドレスとして設定することができる。尚、この終期アドレスは、予め本発明装置内部にて一時的に記憶されているものとする。
【００３８】
ベリファイアドレスがこの終期アドレスと一致した場合（ステップ＃４においてＹｅｓ）、当該消去小本処理を終了し、次の処理に移行する（ステップ＃５）。現時点では、ベリファイ処理を行ったメモリセルのアドレスは初期アドレスであるため、終期アドレスとは一致せず（ステップ＃４においてＮｏ）、ベリファイアドレスをインクリメントして新たにベリファイ対象となるメモリセルのアドレス設定をし（ステップ＃２）、当該メモリセルに対してベリファイ処理を行う（ステップ＃３）。以後、この動作を繰り返す。
【００３９】
消去小本処理Ｅｅ１ａにおいて、ベリファイアドレスが終期アドレスと一致した場合（ステップ＃４においてＹｅｓ）、次の処理、即ち消去外処理Ｔ２へと移行する（図１参照）。つまり、消去小本処理Ｅｅ１ａにおいては、ベリファイ処理が対象ブロックに属するメモリセル全てに対して行われず、ベリファイ処理の途中で処理が中断された状態になっていると言える。
【００４０】
そして、消去外処理Ｔ２が終了後、消去小本処理Ｅｅ１ｂを開始する。消去小本処理Ｅｅ１ｂにおいても、消去電圧を印加した後（ステップ＃１）、ベリファイアドレスを設定する（ステップ＃２）。このとき、消去小本処理Ｅｅ１ａの終期アドレスを内部より読み出すと共に、このアドレスの次のアドレスをベリファイアドレスとして設定する。これによって、消去小本処理Ｅｅ１ａで中断されたベリファイ処理に引き続いて消去小本処理Ｅｅ１ｂにおいてベリファイ処理が実行されることとなる。
【００４１】
そして、消去小本処理Ｅｅ１ｂにおいて、ベリファイアドレスが終期アドレスと一致した場合（ステップ＃４においてＹｅｓ）、次の処理、即ち消去後処理Ｅｏ１へと移行し、この消去後処理Ｅｏ１が完了すると、再び消去外処理Ｔ３、消去外処理Ｔ４、…が順次実行される。即ち、消去後処理Ｅｏ１の完了によって、２処理に分割された消去小処理Ｅ１ａ及びＥ１ｂで構成される消去処理Ｅ１が事実上完了することとなる。尚、消去小本処理Ｅｅ１ｂの場合、例えば前記初期値のアドレス（消去小本処理Ｅｅ１ａにおける初期アドレス）に該当するメモリセルから順次アドレスがインクリメントされた場合において、対象ブロックに属する全メモリセルのアドレスの内の最終アドレスを終期アドレスとして設定することができる。
【００４２】
図３は、図２に示すフローに対して、従来構成の図１０に倣って消去外処理及び消去処理について各処理毎の処理時間を時系列にグラフ化したものである。図３では、例として各ブロック容量が２ｋＢである場合であって、各消去外処理が５１２Ｂ毎に行われるものとして説明する。又、図４は、図３における各処理毎の動作対象ブロックを概念的に図示したものである（処理群ｔ１〜ｔ４）。
【００４３】
消去外処理Ｔ１の実行後、次の消去外処理Ｔ２を実行する前に空き領域の確保のために消去処理Ｅ１を実行する場合、上述したように、まず消去外処理Ｔ１終了後に消去前処理Ｅｒ１、消去小本処理Ｅｅ１ａで構成される消去小処理Ｅ１ａをこの順に実行後に消去外処理Ｔ２を実行する（処理群ｔ１）。その後、消去小本処理Ｅｅ１ｂ、消去後処理Ｅｏ１で構成される消去小処理Ｅ１ｂをこの順に実行後に、次の消去外処理Ｔ３を実行する（処理群ｔ２）。消去外処理Ｔ３を終了後については、消去処理Ｅ１が終了したことにより空き領域が確保されたため、順次消去外処理Ｔ４（処理群ｔ３）、Ｔ５（処理群ｔ４）が実行される。更に、この消去外処理Ｔ５の終了後、次の消去外処理を実行する際に空き領域の確保のために消去処理を行う必要がある場合には、上記処理群ｔ１及びｔ２に該当する処理群を再度実行させることとなる。
【００４４】
例えば図４に示されるように、消去外処理Ｔ２〜Ｔ５がブロックＢ１に属するメモリセルに対する処理、消去処理Ｅ１がブロックＢ２に属するメモリセルに対する処理であるとした場合、処理群ｔ１によって、ブロックＢ１の内の一の書き込みブロックＢ１ａに属するメモリセルに対して消去外処理が施されると共に、ブロックＢ２全体に対して消去前処理及び消去本処理の内の消去電圧印加処理、及びブロックＢ２の内の一の小ブロックＢ２ｉに対してベリファイ処理が施される。そして、処理群ｔ２によって、ブロックＢ１の内の別の書き込みブロックであるＢ１ｂに属するメモリセルに対して消去外処理が施されると共に、ブロックＢ２全体に対して消去本処理の内の消去電圧印加処理、及びブロックＢ２の内の別の小ブロックＢ２ｊに対してベリファイ処理が施された後、ブロックＢ２全体に対して消去後処理が施される。この処理群ｔ１及びｔ２によってブロックＢ２に対する消去動作が完了するので、その後は、処理群ｔ３（消去外処理Ｔ４）によってブロックＢ１の内の別の書き込みブロックであるＢ１ｃに属するメモリセルに対して消去外処理が施され、処理群ｔ４（消去外処理Ｔ５）によってブロックＢ１の内の別の書き込みブロックであるＢ１ｄに属するメモリセルに対して消去外処理が施されることとなる。このように処理群ｔ１〜ｔ４によってブロックＢ１に属する全てのメモリセルに対して処理が施されることとなる。
【００４５】
このように構成されるとき、消去外処理Ｔ１の終了後、次の消去外処理Ｔ２が終了するまでに要する待ち時間は、消去前処理Ｅｒ１に要する時間（約２０ｍｓ）、消去小本処理Ｅｅ１ａに要する時間（約１００ｍｓ）、及び消去外処理Ｔ２に要する時間（約５ｍｓ）の合計となり、約１２５ｍｓ程度となる。従って、ＩＣカード全体の応答時間としてこの合計時間の２倍程度の時間を必要とする場合であっても、消去外処理Ｔ２の実行の指示が行われてから実際に消去外処理Ｔ２が完了するまでに要する待ち時間は約０．２５ｓ程度に短縮され、利用者がストレスを感じる閾値とされる待ち時間である０．３ｓを下回ることとなる。
【００４６】
同様に、消去外処理Ｔ２の終了後、次の消去外処理Ｔ３が終了するまでに要する待ち時間は、消去小本処理Ｅｅ１ｂに要する時間（約１００ｍｓ）、消去後処理Ｅｏ１に要する時間（約２０ｍｓ）、及び消去外処理Ｔ３に要する時間（約５ｍｓ）の合計となり、約１２５ｍｓ程度となる。従って、消去外処理Ｔ２の待ち時間と同様、消去外処理Ｔ３の実行の指示が行われてから実際に消去外処理Ｔ３が完了するまでに要する待ち時間は約０．２５ｓ程度に短縮され、０．３ｓを下回ることとなる。
【００４７】
即ち、本実施形態の構成によれば、消去外処理の実行が完了するまでの待ち時間を従来構成より大きく短縮することができるため、例えば本発明装置をＩＣカード等に利用する場合、消去外処理としてＩＣカードの通常処理（認証処理、課金処理等）が行われる際、処理が完了するまでの待ち時間が大きく短縮され、利用者に対するストレスを軽減することができる。
【００４８】
尚、上述の図３では、各ブロック容量が２ｋＢであって各消去外処理が５１２Ｂ毎に行われるものとして説明を行ったが、消去外処理が１ｋＢ毎に行われる場合においても、１回の消去外処理に対して処理される対象ブロックが増加する点を除けば同様の説明が可能である。この場合、２回の処理群によって一のブロックに対する消去外処理が完了することとなる。
【００４９】
［第２実施形態］
本発明装置及び本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）について図５〜図７の各図を参照して以下に説明を行う。尚、本実施形態は、第１実施形態と比較して、消去処理の分割数が異なるのみであって他は同一であるため、以下では異なる部分についてのみ説明を行う。
【００５０】
図５は、本実施形態における本発明装置の概念的動作フローを第１実施形態の図１に倣って示したものである。図５では、消去外処理Ｔ１１の実行後に空き容量が確保できなくなった場合を想定している。
【００５１】
図５に示されるように、消去外処理Ｔ１１を実行後、空き容量を確保すべく消去処理Ｅ２を実行する。このとき、消去処理Ｅ２を、消去前処理Ｅｒ２及び消去小本処理Ｅｅ２ａで構成される消去小処理Ｅ２ａ、消去小本処理Ｅｅ２ｂで構成される消去小処理Ｅ２ｂ、消去小本処理Ｅｅ２ｃで構成される消去小処理Ｅ２ｃ、及び消去小本処理Ｅｅ２ｄと消去後処理Ｅｏ２で構成される消去小処理Ｅ２ｄに分割する。そして、消去小処理Ｅ２ａを終了後に消去外処理Ｔ１２を実行し、この消去外処理Ｔ１２の終了後に消去小処理Ｅ２ｂを実行し、この消去処理Ｅ２ｂの終了後に消去外処理Ｔ１３を実行し、この消去外処理Ｔ１２の終了後に消去小処理Ｅ２ｃを実行し、この消去小処理Ｅ２ｃの終了後に消去外処理Ｔ４を実行し、この消去外処理Ｔ１４の終了後に消去小処理Ｅ２ｄを実行して消去処理Ｅ２を完了する。消去処理Ｅ２が終了した後（即ち、消去小処理Ｅ２ｄが終了後）は、他の消去外処理Ｔ１５、Ｔ１６…が順次実行されるか、或いは他の消去処理Ｅ３が消去処理Ｅ２と同様の分割方法によって実行される。
【００５２】
このように構成されるとき、消去外処理Ｔ１１の完了後、消去処理Ｅ２の実行が開始されると、まず消去前処理Ｅｒ２を実行した後、消去小本処理Ｅｅ２ａを、第１実施形態における図２のフローと同様の手順に従って実行する。即ち、消去電圧が印加（ステップ＃１）された後、ベリファイアドレスとして初期アドレスが設定され（ステップ＃２）、この設定されたベリファイアドレスに対するベリファイ認証を行った後（ステップ＃３）、ベリファイに成功（ステップ＃３においてＹｅｓ）した場合、ベリファイアドレスが予め定められた終期アドレスと一致しているか否かの判定を行う（ステップ＃４）。この終期アドレスは、消去処理Ｅ２の分割数によって変化する。本実施形態の場合、消去処理Ｅ２を４つの消去小処理Ｅ２ａ〜Ｅ２ｄに分割する構成であるため、消去対象となる対象ブロックに属する全メモリセルの略１／４位置に該当するアドレスを終期アドレスとして設定することができる。この終期アドレスがベリファイアドレスと一致するまで、新たにベリファイ対象となるメモリセルのアドレス設定をし（ステップ＃２）、当該メモリセルに対してベリファイ処理を行う（ステップ＃３）。そして、終期アドレスがベリファイアドレスと一致すれば（ステップ＃４においてＹｅｓ）、次の処理、即ち消去外処理Ｔ１２へと移行する。
【００５３】
そして、消去外処理Ｔ１２が終了後、消去小本処理Ｅｅ２ｂを開始する。消去小本処理Ｅｅ２ｂにおいても、消去電圧を印加した後（ステップ＃１）、ベリファイアドレスを設定する（ステップ＃２）。このとき、消去小本処理Ｅｅ２ａの終期アドレスを内部より読み出すと共に、このアドレスをインクリメントして得られる次のアドレスをベリファイアドレスとして設定する。これによって、消去小本処理Ｅｅ２ａで中断されたベリファイ処理に引き続いて消去小本処理Ｅｅ２ｂにおいてベリファイ処理が実行されることとなる。一方、消去小本処理Ｅｅ２ｂでは、消去対象となる対象ブロックに属する全メモリセルの略２／４位置、即ち略中央位置に該当するアドレスを終期アドレスとして設定することができ、この終期アドレスがベリファイアドレスと一致するまで、新たにベリファイ対象となるメモリセルのアドレス設定をし（ステップ＃２）、当該メモリセルに対してベリファイ処理を行う（ステップ＃３）。そして、終期アドレスがベリファイアドレスと一致すれば（ステップ＃４においてＹｅｓ）、次の処理、即ち消去外処理Ｔ１３へと移行する。
【００５４】
以下、消去外処理Ｔ１３、消去小本処理Ｅｅ２ｃ、消去外処理Ｔ１４、消去小本処理Ｅｅ２ｄ、消去後処理Ｅｏ２をこの順に従って同様に実行することで、消去処理Ｅ２が完了する。消去処理Ｅ２が終了した後（即ち、消去小処理Ｅ２ｄが終了後）は、他の消去外処理Ｔ１５、Ｔ１６…が順次実行されるか、或いは他の消去処理Ｅ３が消去処理Ｅ２と同様の分割方法によって実行される。
【００５５】
図６は、図５に示すフローに対して、図３に倣って消去外処理及び消去処理について各処理毎の処理時間を時系列にグラフ化したものである。図６では、図３と同様に、例として各ブロック容量が２ｋＢである場合であって、各消去外処理が５１２Ｂ毎に行われるものとして説明する。又、図７は、図６における各処理毎の動作対象ブロックを概念的に図示したものであり、各ブロックに付される符号は図６の各処理群に付されている符号に対応している（処理群ｔ１１〜ｔ１４）。
【００５６】
消去外処理Ｔ１１の実行後、次の消去外処理Ｔ１２を実行する前に空き領域の確保のために消去処理Ｅ２を実行する場合、上述したように、まず消去外処理Ｔ１１終了後に消去前処理Ｅｒ２及び消去小本処理Ｅｅ２ａで構成される消去小処理Ｅ２ａをこの順に実行後に消去外処理Ｔ１２を実行する（処理群ｔ１１）。その後、消去小本処理Ｅｅ２ｂで構成される消去小処理Ｅ２ｂを実行後に次の消去外処理Ｔ１３を実行し（処理群ｔ１２）、その後、消去小本処理Ｅｅ２ｃで構成される消去小処理Ｅ２ｃを実行後に次の消去外処理Ｔ１４を実行し（処理群ｔ１３）、その後、消去小本処理Ｅｅ２ｄ及び消去後処理Ｅｏ２で構成される消去小処理Ｅ２ｄをこの順に実行後に、次の消去外処理Ｔ１５を実行する（処理群ｔ１４）。消去外処理Ｔ１５を終了後については、消去処理Ｅ２が終了したことにより空き領域が確保されたため、他の消去外処理Ｔ１６、Ｔ１７、…が順次実行され、或いは次の消去外処理を実行する際に空き領域の確保のために消去処理を行う必要がある場合には、上記処理群ｔ１１〜ｔ１４に該当する処理群を再度実行させることとなる。
【００５７】
例えば図７に示されるように、消去外処理Ｔ１２〜Ｔ１５がブロックＢ１１に属するメモリセルに対する処理、消去処理Ｅ２がブロックＢ１２に属するメモリセルに対する処理であるとした場合、処理群ｔ１１によって、ブロックＢ１１の内の一の書き込みブロックＢ１１ａに属するメモリセルに対して消去外処理が施されると共に、ブロックＢ１２全体に対して消去前処理及び消去本処理の内の消去電圧印加処理、及びブロックＢ１２の内の一の小ブロックＢ１２ｉに対してベリファイ処理が施される。そして、処理群ｔ１２によって、ブロックＢ１１の内の別の書き込みブロックであるＢ１１ｂに属するメモリセルに対して消去外処理が施されると共に、ブロックＢ１２全体に対して消去本処理の内の消去電圧印加処理、及びブロックＢ１２の内の別の小ブロックＢ１２ｊに対してベリファイ処理が施され、処理群ｔ１３によって、ブロックＢ１１の内の別の書き込みブロックであるＢ１１ｃに属するメモリセルに対して消去外処理が施されると共に、ブロックＢ１２全体に対して消去本処理の内の消去電圧印加処理、及びブロックＢ１２の内の別の小ブロックＢ１２ｋに対してベリファイ処理が施され、更に、処理群ｔ１４によって、ブロックＢ１１の内の別の書き込みブロックであるＢ１１ｄに属するメモリセルに対して消去外処理が施されると共に、ブロックＢ２全体に対して消去本処理の内の消去電圧印加処理、及びブロックＢ１２の内の別の小ブロックＢ１２ｌに対してベリファイ処理が施された後、ブロックＢ１２全体に対して消去後処理が施される。これらの処理群ｔ１１〜ｔ１４によってブロックＢ１２に対する消去動作が完了することとなる。尚、処理群ｔ１４の完了後は、他の書き込み対象ブロックに対して消去外処理を実行するものとしても構わないし、他の消去対象ブロックに対して消去処理を実行するものとしても構わない。
【００５８】
本実施形態の場合、消去外処理Ｔ１１の終了後、次の消去外処理Ｔ１２が終了するまでに要する待ち時間は、消去前処理Ｅｒ２に要する時間（約２０ｍｓ）、消去小本処理Ｅｅ２ａに要する時間（約５０ｍｓ）、及び消去外処理Ｔ１２に要する時間（約５ｍｓ）の合計となり、約７５ｍｓ程度となる。従って、ＩＣカード全体の応答時間としてこの合計時間の２倍程度の時間を必要とする場合であっても、消去外処理Ｔ１２の実行の指示が行われてから実際に消去外処理Ｔ１２が完了するまでに要する待ち時間は約０．１５ｓ程度に短縮され、利用者がストレスを感じる閾値とされる待ち時間である０．３ｓを下回ることとなる。
【００５９】
又、消去外処理Ｔ１２の終了後、次の消去外処理Ｔ１３が終了するまでに要する待ち時間は、消去小本処理Ｅｅ２ｂに要する時間（約５０ｍｓ）、及び消去外処理Ｔ１３に要する時間（約５ｍｓ）の合計となり、約５５ｍｓ程度となる。従って、消去外処理Ｔ１３の実行の指示が行われてから実際に消去外処理Ｔ１３が完了するまでに要する待ち時間は約０．１３ｓ程度に短縮され、０．３ｓを下回ることとなる。消去外処理Ｔ１３終了後次の消去外処理Ｔ１４が終了するまでに要する待ち時間についても同様である。
【００６０】
更に、消去外処理Ｔ１４の終了後、次の消去外処理Ｔ１５が終了するまでに要する待ち時間は、消去小本処理Ｅｅ２ｄに要する時間（約５０ｍｓ）、消去後処理Ｅｏ２に要する時間（約２０ｍｓ）、及び消去外処理Ｔ１５に要する時間（約５ｍｓ）の合計となり、約７５ｍｓ程度となる。従って、消去外処理Ｔ１５の実行の指示が行われてから実際に消去外処理Ｔ１５が完了するまでに要する待ち時間は約０．１５ｓ程度に短縮され、０．３ｓを下回ることとなる。
【００６１】
このように、本実施形態においても、第１実施形態と同様、消去外処理の実行が完了するまでの待ち時間を従来構成より大きく短縮することができるため、利用者に対する待ち時間のストレスを軽減することができる。
【００６２】
尚、本実施形態では、消去処理を４つの消去小処理に分割する場合について説明したが、この分割数は４に限られるものではなく、一般的に消去処理をＮ（Ｎは２以上の自然数）の消去小処理に分割する場合についても上述した本実施形態と同様（特に分割数が２の場合には第１実施形態と同様）に処理を行うものとして良い。この場合、図２のステップ＃４における終期アドレスとしては、行われている消去小処理（特に消去小本処理）が同一の消去処理（特に消去本処理）をＮ分割した内の何番目の処理に該当するかによって定められ、例えばｍ（ｍはＮ以下の自然数）番目の消去小本処理である場合には、終期アドレスとして消去対象となる対象ブロックに属する全メモリセルの略ｍ／Ｎ位置に該当するアドレスを設定するものとすれば良い。
【００６３】
又、同一小処理内においてベリファイされるベリファイ対象メモリセル数が少ないほど、各ベリファイ処理内において正しく消去動作が行えなかったメモリセルをベリファイ対象とする確率が低下するため、一の消去処理をＮの消去小処理に分割した場合において各消去小処理内でベリファイ処理が施されるメモリセル数に応じて、即ち、各消去小処理内におけるベリファイ処理対象メモリセル数が略同数である場合には分割数Ｎに応じて、図２のステップ＃１における消去電圧印加処理の印加回数を変化させるものとしても良い。例えば、ベリファイ処理対象メモリセル数が略同数である場合、分割数Ｎが５以下であればパルス幅４ｍｓの消去パルス電圧の印加回数を１０回とし、Ｎが６以上であればパルス幅４ｍｓの消去パルス電圧の印加回数を５回とすることができる。
【００６４】
このように設定することにより、分割数Ｎが少ない場合、即ち、一の消去小処理におけるベリファイ対象メモリセル数が多い場合には、分割数Ｎが多い場合、即ち一の消去小処理におけるベリファイ対象メモリセル数が少ない場合と比較して、正しく消去動作されないメモリセルがベリファイ対象として含まれる可能性が高いことから、予め消去パルスを多く印加しておくことでより確実に消去動作が行われるようにしておき、逆に、分割数Ｎが多い場合、即ち、一の消去小処理におけるベリファイ対象メモリセル数が少ない場合には、正しく消去動作されないメモリセルがベリファイ対象として含まれる可能性が低いことから、分割数Ｎが少ない場合よりも印加する消去パルス数を少なくしておくことで、処理時間の短縮化を図ることができる。尚、パルス幅や、パルス印加回数の各数値は一例であってこれらに限定されるものではない。
【００６５】
尚、上述の各実施形態では、消去外処理を実行する際に空き容量を確保すべく消去処理を実行する場合を想定して説明を行ったが、消去処理中に消去外処理の実行指示がされない場合には、必ずしも消去処理を各消去小処理毎に分割して実行する必要はない。即ち、消去対象ブロックに属する全てのメモリセルの消去処理を中断なく実行するものとしても良い。
【００６６】
又、上述の各実施形態では、本発明装置がＩＣカードに搭載される場合を例に挙げて説明をしたが、本発明装置の用途はＩＣカードに限定されるものではなく、他の半導体集積装置に対しても利用可能であり、半導体集積装置に本発明装置を搭載することで処理完了までに要する待ち時間を削減して処理の遅さに由来する利用者の待ちストレスを軽減する効果を奏することができる。
【００６７】
又、上述の各実施形態において、各消去小本処理は何れも図２に示されるステップ＃１〜ステップ＃５の各ステップを実行するものとして説明を行ったが、消去本処理の中断後に再開される消去小本処理においては、同一の消去本処理の内の最初の消去小本処理において対象ブロックに属する全メモリセルに対して消去電圧が印加されていることから、改めて消去電圧の印加処理（ステップ＃１）を行うことなくベリファイ処理（ステップ＃２）から開始するものとしても良い。このように処理を行うことで、最初の消去小本処理を除く消去小本処理の実行完了が早まり、消去外処理の待ち時間を更に低減することができる。尚、この場合であっても、ベリファイに失敗した場合（ステップ＃３におけるＮｏ）はステップ＃１に戻って消去電圧を印加するものとして構わない。
【図面の簡単な説明】
【００６８】
【図１】本発明装置の第１実施形態における概念的動作フロー
【図２】本発明装置の第１実施形態における消去本処理の概念的動作フロー
【図３】本発明装置の第１実施形態における消去外処理（認証処理、課金処理等）及び消去処理について各処理毎の処理時間を時系列にグラフ化したもの
【図４】図３における各処理毎の動作対象ブロックを概念的に図示したもの
【図５】本発明装置の第２実施形態における概念的動作フロー
【図６】本発明装置の第２実施形態における消去外処理（認証処理、課金処理等）及び消去処理について各処理毎の処理時間を時系列にグラフ化したもの
【図７】図６における各処理毎の動作対象ブロックを概念的に図示したもの
【図８】消去動作に要する時間を各ブロックの容量別に示したグラフ
【図９】消去外処理の実行前に空き容量を確保する目的で行われる消去処理を含む不揮発性半導体記憶装置の各処理フローを概念的に示したもの
【図１０】各ブロックの容量別に消去外処理（認証処理、課金処理等）及び消去処理について各処理毎の処理時間を時系列に示したグラフ
【符号の説明】
【００６９】
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５、Ｔ１６：    消去外処理
Ｅ１、Ｅ２：    消去処理
Ｅ１ａ、Ｅ１ｂ、Ｅ２ａ、Ｅ２ｂ、Ｅ２ｃ、Ｅ２ｄ：    消去小処理
Ｅｒ１、Ｅｒ２：    消去前処理
Ｅｅ１ａ、Ｅｅ１ｂ、Ｅｅ２ａ、Ｅｅ２ｂ、Ｅｅ２ｃ、Ｅｅ２ｄ：    消去小本処理
Ｅｏ１、Ｅｏ２：    消去後処理
Ｂ１、Ｂ２、Ｂ３：    ブロック
Ｂ１ａ、Ｂ１ｂ、Ｂ１ｃ、Ｂ１ｄ、Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃ、Ｂ２ｄ：    書き込み対象小ブロック
Ｔ９０、Ｔ９１、Ｔ９２、Ｔ９３、：    消去外処理
Ｅ９０：    従来の消去処理
Ｅｒ９０：    消去前処理
Ｅｅ９０：    消去本処理
Ｅｏ９０：    消去後処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008146742.tif 000009
【図８】
2008146742.tif 000010
【図９】
2008146742.tif 000011
【図１０】
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