(57)【要約】【課題】微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することが可能な半導体記憶装置を提供する。【解決手段】本発明のメモリセルＭＣにおいては、アクセストランジスタＮＱ３とドライバトランジスタＮＱ１とのチャネル幅ＷｄｒおよびＷａｃの関係をアクセストランジスタのチャネル幅Ｗａｃをドライバトランジスタのチャネル幅Ｗｄｒよりも大きくする。すなわち、アクセストランジスタＮＱ３は、最小設計寸法で設計されたドライバトランジスタＮＱ１よりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるためアクセストランジスタＮＱ３の特性ばらつきの増加を抑制することが可能となる。【選択図】図３
2008047698.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有するメモリアレイと、
メモリセル行に対応して設けられるワード線と、
メモリセル列に対応して設けられるビット線対とを備え、
各前記メモリセルは、第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳトランジスタを含む第１のインバータと、第２のＮ型ＭＯＳトランジスタおよび第２のＰ型ＭＯＳトランジスタを含む第２のインバータと、第３および第４のＮ型ＭＯＳトランジスタとを含み、
前記第１のインバータと前記第２のインバータとは、フリップフロップを構成するように前記第１のインバータの入力ノードが前記第２のインバータの出力ノードに接続され、前記第２のインバータの入力ノードが前記第１のインバータの出力ノードに接続され、
前記第３のＮ型ＭＯＳトランジスタは、対応するビット線対の一方と、前記第２のインバータの入力ノードとの間に接続され、ゲートは対応するワード線と電気的に結合され、
前記第４のＮ型ＭＯＳトランジスタは、前記対応するビット線対の他方と、前記第１のインバータの入力ノードとの間に接続され、ゲートは、前記対応するワード線と電気的に結合され、
各前記メモリセルは、
基板上に形成される前記第１および第３のＮ型ＭＯＳトランジスタを形成する第１の活性領域と、前記第２および第４のＮ型ＭＯＳトランジスタを形成する第２の活性領域と、前記第１〜第４のＮ型ＭＯＳトランジスタにそれぞれ対応して設けられ、対応する活性領域を横切るように配設されてチャネル長およびチャネル幅により規定されるチャネル領域を形成する第１〜第４のポリシリコン配線とを有し、
前記第１の活性領域において、前記第３のＮ型ＭＯＳトランジスタは、前記第１のＮ型ＭＯＳトランジスタの前記チャネル長およびチャネル幅の少なくとも一方よりも大きく設計され、前記第１のＮ型ＭＯＳトランジスタは、前記チャネル長およびチャネル幅に起因して前記第３のＮ型ＭＯＳトランジスタよりもしきい値電圧が低く設計され、
前記第２の活性領域において、前記第４のＮ型ＭＯＳトランジスタは、前記第２のＮ型ＭＯＳトランジスタの前記チャネル長およびチャネル幅の少なくとも一方よりも大きく設計され、前記第２のＮ型ＭＯＳトランジスタは、前記チャネル長およびチャネル幅に起因して前記第４のＮ型ＭＯＳトランジスタよりもしきい値電圧が低く設計される、半導体記憶装置。
【請求項２】
メモリセル行に対応するワード線を駆動するワード線ドライバと、
データ読出時に選択された前記ワード線ドライバにより駆動されるワード線の電圧レベルを所定電圧に降下させるアシスト回路とをさらに備える、請求項１記載の半導体記憶装置。
【請求項３】
行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリアレイの内部動作制御用の周辺回路とを備え、
第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳトランジスタを含む第１のインバータと、前記第１のインバータとフリップフロップを構成するように接続される、第２のＮ型ＭＯＳトランジスタおよび第２のＰ型ＭＯＳトランジスタを含む第２のインバータとで構成される各前記メモリセルは、
前記第１および第２のインバータを形成するために基板上に形成される前記第１および第２のＮ型ＭＯＳトランジスタをそれぞれ形成する第１および第２の活性領域と、前記第１および第２のＰ型ＭＯＳトランジスタを形成する第３および第４の活性領域と、前記第１および第３の活性領域を横切るように配設されて前記第１のＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのゲート領域を形成する第１のポリシリコン配線と、第２および第４の活性領域を横切るように配設されて前記第２のＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのゲート領域を形成する第２のポリシリコン配線とを有し、
前記第１および第２のＰ型ＭＯＳトランジスタのゲート領域に注入する不純物量は、前記周辺回路に形成されるＰ型ＭＯＳトランジスタのゲート領域に注入する不純物量よりも少なく設定される、半導体記憶装置。
【請求項４】
行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリアレイの内部動作制御用の周辺回路とを備え、
各前記メモリセルは、第１のインバータと、前記第１のインバータとフリップフロップを構成するように接続される第２のインバータを形成する複数のＭＯＳトランジスタを含み、
各前記ＭＯＳトランジスタは、基板上に形成される、不純物注入領域を有する活性領域を含み、
前記メモリアレイの各前記ＭＯＳトランジスタの不純物注入領域に注入される不純物量は、前記周辺回路に形成されるＭＯＳトランジスタの不純物注入領域に注入される不純物量よりも少なく設定される、半導体記憶装置。
【請求項５】
行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリアレイの内部動作制御用の周辺回路とを備え、
各前記メモリセルは、第１のインバータと、前記第１のインバータとフリップフロップを構成するように接続される第２のインバータを形成する複数のＭＯＳトランジスタを含み、
各前記ＭＯＳトランジスタは、基板上に形成される、不純物注入領域を有する活性領域を含み、
前記周辺回路は、第１のしきい値電圧を有する第１のグループのＭＯＳトランジスタ群と、前記第１のしきい値電圧よりも高い第２のしきい値電圧を有する第２のグループのＭＯＳトランジスタ群とを含み、
前記メモリアレイの各前記ＭＯＳトランジスタの不純物注入領域に注入される不純物量は、前記周辺回路に形成される前記第１のグループのＭＯＳトランジスタ群の不純物注入領域に注入される不純物量よりも少なく設定され、前記第２のグループのＭＯＳトランジスタ群の不純物注入領域に注入される不純物量と同様に設定される、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のうちＣＭＯＳ型ＳＲＡＭメモリセルのレイアウトに関するものである。
【背景技術】
【０００２】
近年、携帯端末機器の普及に伴い、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高くなってきている。このような携帯端末機器に搭載する半導体記憶装置として高速なアクセス処理が可能なＳＲＡＭが重要な位置を占めている。
【０００３】
近年では、特に半導体チップに搭載するシステムの大規模化に伴いＳＲＡＭのビット容量も大容量にする傾向にある。こうしたシステム側の要求に応じるためにＳＲＡＭを構成するメモリセルのサイズはより縮小されることが望まれている。
【０００４】
メモリセルサイズを縮小するためにはよりチャネル幅の小さいＭＯＳトランジスタを用いるのが効果的であるが、こうしたサイズの小さいパターンではトランジスタの特性ばらつきが大きくなりやすい。特許文献１には、トランジスタのチャネル幅を調整してプロセスばらつきを抑制する方式が開示されている。
【０００５】
図１７は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタにおいて最小設計寸法の遷移に基づいて特性ばらつきが増大する場合を説明する図である。
【０００６】
図１７に示されるようにトランジスタのばらつきは、トランジスタのチャネル長およびチャネル幅の積（チャネル面積）の平方根に反比例して増大することが示されている。すなわち、最小設計寸法が１３０ｎｍ、９０ｎｍ、６５ｎｍと世代が進むにつれて、すなわち微細化に伴うトランジスタのチャネル面積が縮小されるにつれてトランジスタの特性ばらつきが一層顕著となることになる。
【特許文献１】特開２００３−１１５５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような問題を解決するためになされたものであって、微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセル行に対応して設けられるワード線と、メモリセル列に対応して設けられるビット線対とを備える。各メモリセルは、第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳトランジスタを含む第１のインバータと、第２のＮ型ＭＯＳトランジスタおよび第２のＰ型ＭＯＳトランジスタを含む第２のインバータと、第３および第４のＮ型ＭＯＳトランジスタとを含む。第１のインバータと第２のインバータとは、フリップフロップを構成するように第１のインバータの入力ノードが第２のインバータの出力ノードに接続される。第２のインバータの入力ノードが第１のインバータの出力ノードに接続され、第３のＮ型ＭＯＳトランジスタは、対応するビット線対の一方と、第２のインバータの入力ノードとの間に接続され、ゲートは対応するワード線と電気的に結合される。第４のＮ型ＭＯＳトランジスタは、対応するビット線対の他方と、第１のインバータの入力ノードとの間に接続され、ゲートは、対応するワード線と電気的に結合される。各メモリセルは、基板上に形成される第１および第３のＮ型ＭＯＳトランジスタを形成する第１の活性領域と、第２および第４のＮ型ＭＯＳトランジスタを形成する第２の活性領域と、第１〜第４のＮ型ＭＯＳトランジスタにそれぞれ対応して設けられ、対応する活性領域を横切るように配設されてチャネル長およびチャネル幅により規定されるチャネル領域を形成する第１〜第４のポリシリコン配線とを有する。第１の活性領域において、第３のＮ型ＭＯＳトランジスタは、第１のＮ型ＭＯＳトランジスタのチャネル長およびチャネル幅の少なくとも一方よりも大きく設計され、第１のＮ型ＭＯＳトランジスタは、チャネル長およびチャネル幅に起因して第３のＮ型ＭＯＳトランジスタよりもしきい値電圧が低く設計される。第２の活性領域において、第４のＮ型ＭＯＳトランジスタは、第２のＮ型ＭＯＳトランジスタのチャネル長およびチャネル幅の少なくとも一方よりも大きく設計される。第２のＮ型ＭＯＳトランジスタは、チャネル長およびチャネル幅に起因して第４のＮ型ＭＯＳトランジスタよりもしきい値電圧が低く設計される。
【０００９】
本発明に係る別の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリアレイの内部動作制御用の周辺回路とを備える。第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳトランジスタを含む第１のインバータと、第１のインバータとフリップフロップを構成するように接続される、第２のＮ型ＭＯＳトランジスタおよび第２のＰ型ＭＯＳトランジスタを含む第２のインバータとで構成される各メモリセルは、第１および第２のインバータを形成するために基板上に形成される第１および第２のＮ型ＭＯＳトランジスタをそれぞれ形成する第１および第２の活性領域と、第１および第２のＰ型ＭＯＳトランジスタを形成する第３および第４の活性領域と、第１および第３の活性領域を横切るように配設されて第１のＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのゲート領域を形成する第１のポリシリコン配線と、第２および第４の活性領域を横切るように配設されて第２のＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのゲート領域を形成する第２のポリシリコン配線とを有する。第１および第２のＰ型ＭＯＳトランジスタのゲート領域に注入する不純物量は、周辺回路に形成されるＰ型ＭＯＳトランジスタのゲート領域に注入する不純物量よりも少なく設定される。
【００１０】
本発明に係る別の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリアレイの内部動作制御用の周辺回路とを備える。各メモリセルは、第１のインバータと、第１のインバータとフリップフロップを構成するように接続される第２のインバータを形成する複数のＭＯＳトランジスタを含む。各ＭＯＳトランジスタは、基板上に形成される、不純物注入領域を有する活性領域を含む。メモリアレイの各ＭＯＳトランジスタの不純物注入領域に注入される不純物量は、周辺回路に形成されるＭＯＳトランジスタの不純物注入領域に注入される不純物量よりも少なく設定される。
【００１１】
本発明に係るさらに別の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリアレイの内部動作制御用の周辺回路とを備える。各メモリセルは、第１のインバータと、第１のインバータとフリップフロップを構成するように接続される第２のインバータを形成する複数のＭＯＳトランジスタを含む。各ＭＯＳトランジスタは、基板上に形成される、不純物注入領域を有する活性領域を含む。周辺回路は、第１のしきい値電圧を有する第１のグループのＭＯＳトランジスタ群と、第１のしきい値電圧よりも高い第２のしきい値電圧を有する第２のグループのＭＯＳトランジスタ群とを含む。メモリアレイの各ＭＯＳトランジスタの不純物注入領域に注入される不純物量は、周辺回路に形成される第１のグループのＭＯＳトランジスタ群の不純物注入領域に注入される不純物量よりも少なく設定され、第２のグループのＭＯＳトランジスタ群の不純物注入領域に注入される不純物量と同様に設定される。
【発明の効果】
【００１２】
本発明に係る半導体記憶装置は、第１の活性領域において、第３のＮ型ＭＯＳトランジスタは、第１のＮ型ＭＯＳトランジスタのチャネル長およびチャネル幅の少なくとも一方よりも大きく設計され、第２の活性領域において、第４のＮ型ＭＯＳトランジスタは、第２のＮ型ＭＯＳトランジスタのチャネル長およびチャネル幅の少なくとも一方よりも大きく設計される。これにより、第３および第４のＮ型ＭＯＳトランジスタに関してチャネル長およびチャネル幅を大きく設計することによりチャネル面積を大きくすることができるため、微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することができる。
【００１３】
本発明に係る別の半導体記憶装置は、第１のＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタのゲート領域を形成する第１のポリシリコン配線に対して、第１のＰ型ＭＯＳトランジスタのゲート領域に注入する不純物量を周辺回路に形成されるＰ型ＭＯＳトランジスタのゲート領域に注入する不純物量よりも少なく設定することにより、第１のポリシリコン配線において生じるゲート相互拡散の影響を抑制して、第１のＮ型ＭＯＳトランジスタの特性ばらつきが増加するのを抑制することができる。
【００１４】
本発明に係る別の半導体記憶装置は、メモリアレイの各ＭＯＳトランジスタの不純物注入領域に注入される不純物量を周辺回路に形成されるＭＯＳトランジスタの不純物注入領域に注入される不純物量よりも少なく設定することにより、メモリアレイの各ＭＯＳトランジスタの特性ばらつきが増加するのを抑制することができる。
【００１５】
本発明に係るさらに別の半導体記憶装置は、メモリアレイの各ＭＯＳトランジスタの不純物注入領域に注入される不純物量について、周辺回路に形成される第１のグループのＭＯＳトランジスタ群の不純物注入領域に注入される不純物量よりも少なく、第２のグループのＭＯＳトランジスタ群の不純物注入領域に注入される不純物量と同様に設定することにより、メモリアレイの各ＭＯＳトランジスタの特性ばらつきが増加するのを抑制するとともに、周辺回路の第２のグループのＭＯＳトランジスタ群の不純物量と同様に設定することにより第２のグループのＭＯＳトランジスタ群に注入する工程と同一の工程をメモリアレイに対して適用することにより工程数を増加させることがなくコストを低くすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分に同一符号を付し、その説明は繰返さない。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１に従う半導体記憶装置の全体構成を概略的に説明する図である。
【００１８】
図１を参照して、本発明の実施の形態１に従う半導体記憶装置は、メモリセルＭＣが行列状に集積配置されるメモリアレイ１を含む。メモリアレイ１においては、メモリセルＭＣが（ｎ＋１）行（ｍ＋１）列に配列される。メモリセルＭＣの各行に対応してワード線ＷＬ０〜ＷＬｎが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍが配設される。メモリセルＭＣは、後に詳細に説明するようにスタティック型メモリセルであり、相補ビット線対ＢＬｉ，／ＢＬｉ（ｉ＝０〜ｍ）に相補データが伝達される。
【００１９】
また、ビット線ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍの対各々に対応してビット線負荷（ＢＬ負荷）ＢＱが設けられる。このビット線負荷ＢＱは、データ読出時に対応のビット線の電位をプルアップし、メモリセルに対してデータ読出時のコラム電流を供給する。
【００２０】
メモリアレイ１において、アドレス指定されたワード線を選択状態へ駆動するためにアドレス信号ＲＡに従って行選択信号を生成する行デコーダ２と、行デコーダ２からの行選択信号に基づいて選択されたワード線を選択状態へ駆動するワード線ドライブ回路３が設けられる。
【００２１】
行デコーダ２は、電源電圧ＶＤＤを動作電源電圧として動作し、行アドレスＲＡをデコードして行選択信号を生成する。
【００２２】
ワード線ドライバ回路３は、ワード線ＷＬ０〜ＷＬｎそれぞれに対応して設けられ、行デコーダ２からの行選択信号に従って対応のワード線を選択状態へ駆動するワード線ドライバＷＤＲ０〜ＷＤＲｎを含む。
【００２３】
ワード線ドライバＷＤＲ０〜ＷＤＲｎは、各々電源電圧ＶＤＤを動作電源電圧として動作し、対応のワード線を選択的に活性化させる。
【００２４】
半導体記憶装置１は、さらに列アドレスＣＡに従って選択列に対応するビット線対を選択する列選択回路４と、データ書込時、列選択回路４により選択された列に対応するビット線対へ書込データを伝達する書込回路５と、データ読出時に列選択回路４により選択された列に対応するビット線対からのデータを検知し、増幅して読出データを生成する読出回路６と、外部からのアドレス信号ＡＤと書込指示信号ＷＥとチップイネーブル信号ＣＥとに従って、行アドレスＲＡ、列アドレスＣＡおよび各動作に必要な制御信号を生成して出力する主制御回路７とを含む。
【００２５】
主制御回路７は、ワード線活性化タイミング信号および列選択タイミング信号を生成して行デコーダ２および列選択回路４の動作タイミングおよび動作シーケンスを規定する。
【００２６】
書込回路５は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って内部書込データを補正する。読出回路６はセンスアンプ回路および出力バッファを含み、データ読出時、センスアンプ回路により検知増幅された内部データを出力バッファによりさらにバッファ処理して外部読出データＤＯを生成する。
【００２７】
書込回路５および読出回路６は、複数ビット幅のデータの書込および読出をそれぞれ行なうことも可能である。また、メモリアレイ１が１ビットの入出力データに対応し、書込回路５および読出回路６は、それぞれ１ビットのデータの入力および出力を行なう構成とすることも可能である。一般的に、データビットの書込／読出時には、図１に示すメモリアレイ１に対して書込回路５および読出回路６が、各データビットに対応して設けられる。
【００２８】
また、アレイ電源回路８からのアレイ電源電圧が、アレイ電源線ＰＶＬを介してメモリセルＭＣのハイ側電源ノードへ供給される。このアレイ電源線ＰＶＬは、図１においては、メモリセル列ごとに分割して配設されるように示されている。なお、アレイ電源回路８から、これらのアレイ電源線ＰＶＬに共通に、アレイ電源電圧が供給することも可能である。すなわち、アレイ電源線ＰＶＬは、行方向および列方向に相互接続されるメッシュ状に配列される構成を有していてもよい。
【００２９】
また、アレイ電源回路８からのアレイ電源電圧は、本実施の形態および以下の実施の形態においてはワード線ドライバＷＤＲへ供給される電源電圧ＶＤＤと同一電圧レベルに設定される。しかしながら、アレイ電源電圧とワード線ドライブ回路へ供給される電源電圧とは、異なる電圧レベルであっても、本発明は適用可能である。また、アレイ電源回路８とワード線ドライブ回路３などの周辺回路へ電源電圧を供給する回路は別々に配置されていても良い。
【００３０】
図２は、本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。
図２を参照して、本発明の実施の形態１に従うメモリセルＭＣが、ハイ側電源電圧ＶＤＤと記憶ノードＮＤ１との間に設けられ、そのゲートが記憶ノードＮＤ２と電気的に結合されるＰチャネルＭＯＳトランジスタＰＱ１と、記憶ノードＮＤ１とロウ側電源電圧ＶＳＳと電気的に結合され、そのゲートが記憶ノードＮＤ２に電気的に結合されるＮチャネルＭＯＳトランジスタＮＱ１と、ハイ側電源電圧ＶＤＤと記憶ノードＮＤ２との間に配置され、そのゲートが記憶ノードＮＤ１と電気的に結合されるＰチャネルＭＯＳトランジスタＰＱ２と、ロウ側電源電圧ＶＳＳと記憶ノードＮＤ２との間に配置され、そのゲートが記憶ノードＮＤ１と電気的に結合されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線ＷＬ上の電圧に従って記憶ノードＮＤ１およびＮＤ２をそれぞれビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４とを含む。
【００３１】
この図２に示すメモリセルＭＣの構成においては、ＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１がＣＭＯＳインバータを構成し、また、ＰチャネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ２がＣＭＯＳインバータを構成し、これらのインバータの入力および出力が交差結合されてインバータラッチを構成する。そして、記憶ノードＮＤ１およびＮＤ２には互いに相補のデータが保持される。
【００３２】
図３は、本発明の実施の形態１に従うメモリセルの平面レイアウトを説明する図である。
【００３３】
図３を参照して、メモリセルＭＣは、Ｎウェル領域に形成される活性領域ＡＣ２およびＡＣ３と、このＮウェル領域の両側のＰウェル領域それぞれに形成される活性領域ＡＣ１およびＡＣ４とを含む。
【００３４】
活性領域ＡＣ２およびＡＣ３にそれぞれ負荷トランジスタであるＰチャネルＭＯＳトランジスタＰＱ１，ＰＱ２が形成される。活性領域ＡＣ１およびＡＣ４において各々ドライブトランジスタであるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２とアクセストランジスタであるＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４とが形成される。
【００３５】
活性領域ＡＣ１は、Ｘ方向の幅がＷｄｒの領域（狭幅領域）とＸ方向の幅がＷｄｒより広いあるいは大きいＷａｃ（広幅領域）とを有する。活性領域ＡＣ１の狭幅領域をＸ方向に横切るようにポリシリコン配線ＳＧ１が配設され、また広幅領域をＸ方向に横切るようにポリシリコン配線ＳＧ２が配設される。ポリシリコン配線ＳＧ２は、アクセストランジスタＮＱ３のゲートを構成する。
【００３６】
活性領域ＡＣ１の狭幅領域のＹ方向の端部においてロウ側源電圧ＶＳＳを受けるためのコンタクトＣＣ１が形成され、広幅領域のＹ方向の端部においてビット線ＢＬと電気的に結合するためのコンタクトＣＣ３とが形成される。また、活性領域ＡＣ１において、広幅領域と狭幅領域の境界部において、コンタクトＣＣ２が形成され、上層の金属配線Ｍ１を用いてシェアードコンタクトＳＣＴ１と電気的に結合される。
【００３７】
活性領域ＡＣ２においては、Ｙ方向の端部においてハイ側電源電圧ＶＤＤを受けるためのコンタクトＣＣ４が形成され、その他方側にシェアードコンタクトＳＣＴ１が配設される。このシェアードコンタクトＳＣＴ１は、一端が活性領域ＡＣ２に結合され、他方端がＸ方向に活性領域ＡＣ３およびＡＣ４を横切るように配設されるポリシリコン配線ＳＧ４と結合される。このシェアードコンタクトＳＣＴ１は、コンタクトおよび中間の接続配線の両機能を備える。
【００３８】
活性領域ＡＣ３においては、Ｙ方向の一方端部においてシェアードコンタクトＳＣＴ２が形成され、このシェアードコンタクトＳＣＴ２を介して活性領域ＡＣ１およびＡＣ２を横切るようにＸ方向に配設されるポリシリコン配線ＳＧ１と活性領域ＡＣ３の一方端部とが電気的に結合される。ポリシリコン配線ＳＧ１は、負荷トランジスタＰＱ１およびドライバトランジスタＮＱ１の共通のゲートを構成する。
【００３９】
活性領域ＡＣ３の他方端部において、電源電圧ＶＤＤを受けるためのコンタクトＣＣ５が形成される。
【００４０】
活性領域ＡＣ４においては、広幅領域のＹ方向の端部においてビット線／ＢＬと電気的に結合されるコンタクトＣＣ９が形成され、ポリシリコン配線ＳＧ３がＸ方向に横切るように配設される。ポリシリコン配線ＳＧ３は、アクセストランジスタＮＱ４のゲートを構成する。また、活性領域ＡＣ４において、広幅領域と狭幅領域の境界部において、コンタクトＣＣ７が形成され、上層の金属配線Ｍ２を用いてシェアードコンタクトＳＣＴ２と電気的に結合される。
【００４１】
また、活性領域ＡＣ４においては、狭幅領域をＸ方向に横切るようにポリシリコン配線ＳＧ４が形成され、この狭幅領域の端部においてロウ側の電源電圧ＶＳＳと電気的に接続するためのコンタクトＣＣ６が形成される。ポリシリコン配線ＳＧ４は、負荷トランジスタＰＱ２およびドライバトランジスタＮＱ２の共通のゲートを構成する。
【００４２】
一般的には、ドライバトランジスタとアクセストランジスタとの関係においてドライバトランジスタの駆動能力を大きくするためにアクセストランジスタよりも活性領域のＸ軸方向の長さすなわちチャネル幅を広くあるいは大きくする場合が一般的であるが、本例においてはその反対であり、アクセストランジスタのほうをドライバトランジスタよりもチャネル幅を大きく設計する（Ｗａｃ＞Ｗｄｒ）。この理由について以下説明する。
【００４３】
図４は、チャネル幅とトランジスタのしきい値電圧との関係を説明する図である。
図４（ａ）は、チャネル長Ｌが一定の場合にチャネル幅Ｗを変化させた場合のトランジスタのしきい値電圧Ｖｔｈの変動について説明する図である。
【００４４】
図４（ａ）に示されるように、チャネル幅Ｗを微細化し、その幅を狭めれば狭めるほど理想として設計したしきい値電圧よりも実際のしきい値電圧が低下する逆ナロー特性が現れてくる。
【００４５】
したがって、図４（ｂ）に示されるようにトランジスタのドレインソース間電流Ｉｄｓは、チャネル幅Ｗが狭まるほど増加する傾向にある。
【００４６】
従来のＳＲＡＭメモリセルにおいては、一般的にこの逆ナロー特性が現れない値すなわち理想のしきい値電圧が得られるチャネル幅となるようにトランジスタを設計してきたが、近年、最小設計寸法がますます厳しくなり、トランジスタの微細化が要求される中では、トランジスタを設計する際にこの逆ナロー特性が現れる領域でトランジスタのチャネル幅を設計せざるを得ない状況となってきている。
【００４７】
したがって、この逆ナロー特性を考慮した場合、本発明の実施の形態１に従うメモリセルＭＣにおいては、アクセストランジスタとドライバトランジスタとのチャネル幅の関係をアクセストランジスタのチャネル幅をドライバトランジスタよりも大きくすることにより、トランジスタの駆動能力に差を設けることが可能となる。すなわち、当該レイアウトパターンによりアクセストランジスタおよびドライバトランジスタを設計することにより、ドライバトランジスタの駆動能力をアクセストランジスタの駆動能力よりも大きくしてインバータ回路の入出力特性すなわちデータ保持特性を維持することが可能となる。
【００４８】
あるいは、ドライバトランジスタの駆動能力がアクセストランジスタの駆動能力よりも大きくならないような場合には、アクセストランジスタに対してしきい値調整用のチャネル注入を行なうことによりしきい値電圧Ｖｔｈを上げることによって、ドライバトランジスタの駆動能力をアクセストランジスタの駆動能力よりも大きくすることも可能である。
【００４９】
そして、本構成においては、最小設計寸法に従って配設されたドライバトランジスタを形成する活性領域ＡＣ１のチャネル幅Ｗｄｒに対して、アクセストランジスタを形成する活性領域ＡＣ１のチャネル幅Ｗａｃを大きくした構成である。すなわち、アクセストランジスタは、最小設計寸法で設計されたドライバトランジスタよりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるため図１７で説明したようにアクセストランジスタの特性ばらつきの増加を抑制することが可能となる。
【００５０】
（実施の形態１の変形例１）
図５は、本発明の実施の形態１の変形例１に従うメモリセルＭＣのレイアウト構成を説明する図である。
【００５１】
図３で説明したレイアウトと比較して異なる点は、活性領域ＡＣ１を活性領域ＡＣ１♯に置換するとともに、活性領域ＡＣ４を活性領域ＡＣ４♯に置換した点が異なる。
【００５２】
活性領域ＡＣ１♯は、ドライバトランジスタＮＱ１とＮＱ３とのチャネル幅は同じ長さとしているが、ポリシリコンゲートＳＧ１とポリシリコンゲートＳＧ２♯のチャネル長に関して、アクセストランジスタのポリシリコンゲートＳＧ２＃のほうをポリシリコンゲートＳＧ１よりも長くして配設している。
【００５３】
図６は、チャネル長とトランジスタのしきい値電圧との関係を説明する図である。
図６（ａ）は、チャネル幅Ｗが一定の場合にチャネル長Ｌを変化させた場合のトランジスタのしきい値電圧Ｖｔｈの変動について説明する図である。
【００５４】
図６（ａ）に示されるように、チャネル長Ｌを微細化し、その長さを短くすればするほど理想として設計したしきい値電圧よりも実際のしきい値電圧が低下する短チャネル特性が現れてくる。
【００５５】
したがって、図６（ｂ）に示されるようにトランジスタのドレインソース間電流Ｉｄｓは、チャネル長Ｌが短くなるほど増加する傾向にある。
【００５６】
従来のＳＲＡＭメモリセルにおいては、一般的に逆ナロー特性と同様に短チャネル特性が現れない値すなわち理想のしきい値電圧が得られるチャネル長となるようにトランジスタを設計してきたが、近年、最小設計寸法がますます厳しくなり、トランジスタの微細化が要求される中では、トランジスタのチャネル長を設計する際にこの短チャネル特性が現れる領域で設計せざるを得ない状況となってきている。
【００５７】
したがって、この短チャネル特性を考慮した場合、本発明の実施の形態１の変形例に従うメモリセルＭＣにおいては、アクセストランジスタとドライバトランジスタとのチャネル長の関係をアクセストランジスタのチャネル長をドライバトランジスタよりも長くすなわち大きくすることにより、トランジスタの駆動能力に差を設けることが可能となる。すなわち、当該レイアウトパターンによりアクセストランジスタおよびドライバトランジスタを設計することにより、ドライバトランジスタの駆動能力をアクセストランジスタの駆動能力よりも大きくしてインバータ回路の入出力特性すなわちデータ保持特性を維持することが可能となる。
【００５８】
そして、本構成においては、最小設計寸法に従って配設されたドライバトランジスタを形成する活性領域ＡＣ１のチャネル長Ｌｄｒに対して、アクセストランジスタを形成する活性領域ＡＣ１のチャネル長Ｌａｃを大きくした構成である。すなわち、アクセストランジスタは、最小設計寸法で設計されたドライバトランジスタよりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるため図１７で説明したようにアクセストランジスタの特性ばらつきの増加を抑制することが可能となる。
【００５９】
（実施の形態１の変形例２）
図７は、本発明の実施の形態１の変形例２に従うレイアウト構成を説明する図である。
【００６０】
ここでは上述した図３と図５のレイアウトパターンを組合せた方式について説明する。
具体的には、アクセストランジスタのチャネル幅とドライバトランジスタのチャネル幅との関係において、アクセストランジスタのチャネル幅を大きくし、また、アクセストランジスタのチャネル長とドライバトランジスタのチャネル長との関係において、アクセストランジスタのチャネル長を大きくする構成である。
【００６１】
これにより、本発明の実施の形態１の変形例２に従うメモリセルＭＣにおいては、上述した図４および図６で説明したように逆ナロー特性および短チャネル特性を考慮して、アクセストランジスタとドライバトランジスタとのチャネル幅の関係をアクセストランジスタのチャネル幅をドライバトランジスタよりも大きくすることにより、トランジスタの駆動能力に差を設けるとともに、アクセストランジスタとドライバトランジスタとのチャネル長の関係をアクセストランジスタのチャネル長をドライバトランジスタよりも大きくすることにより、トランジスタの駆動能力に差を設けるが可能となる。
【００６２】
すなわち、当該レイアウトパターンによりアクセストランジスタおよびドライバトランジスタを設計することにより、ドライバトランジスタの駆動能力をアクセストランジスタの駆動能力よりも大きくしてインバータ回路の入出力特性すなわちデータ保持特性を維持することが可能となる。
【００６３】
そして、本構成においては、最小設計寸法に従って配設されたドライバトランジスタを形成する活性領域ＡＣ１のチャネル幅Ｗｄｒおよびチャネル長Ｌｄｒに対して、アクセストランジスタを形成する活性領域ＡＣ１のチャネル幅Ｗａｃおよびチャネル長Ｌａｃを大きくした構成である。すなわち、アクセストランジスタは、最小設計寸法で設計されたドライバトランジスタよりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるため図１７で説明したようにトランジスタの特性ばらつきの増加を抑制することが可能となる。
【００６４】
（実施の形態２）
上記の実施の形態１においては、アクセストランジスタのチャネル面積ＬＷを最小設計寸法で設計されたドライバトランジスタよりも大きくすることによってトランジスタの特性ばらつきの増加を抑制する方式について説明したが、本発明の実施の形態２においてはゲート相互拡散に伴うトランジスタの特性ばらつきを改善する方式について説明する。
【００６５】
図８は、ゲート相互拡散について説明する図である。
一般的に、ＮチャネルＭＯＳトランジスタを形成するＮＭＯＳ領域およびＰチャネルＭＯＳトランジスタを形成するＰＭＯＳ領域にはそれぞれにＮ型およびＰ型不純物が注入されるが、図８に示されるように、ドライバトランジスタのゲートと負荷トランジスタのゲートとは共通のポリシリコンゲートによりゲートが共有される構成であるためポリシリコンゲート電極内でＰＮ境界部が存在する。
【００６６】
図９は、ＳＲＡＭメモリセルの負荷トランジスタとポリシリコンゲートを共有するドライバトランジスタの断面構造図である。
【００６７】
図９を参照して、ドライバトランジスタであるトランジスタＮＱ１について説明する。
トランジスタＮＱ１は、Ｐウェル（Ｐｗｅｌｌ）上に形成され、酸化膜２０４が堆積されてその上にポリシリコンゲート２００が形成されてゲート領域を構成する。また、ポリシリコンゲート２００の側壁部を形成するシリサイドウォール２０１がＰウェル上に形成される。ソース／ドレイン領域は、Ｐウェルに対してＮ型不純物を注入することにより形成され、シリサイドウォール２０１の外側領域に対しては、濃度の高いＮ型不純物が注入されてソース／ドレイン領域に対応する第１の不純物層２０３ａ，２０３ｂが形成され、シリサイドウォール２０１の下側領域には、濃度の低い不純物が注入されて第２の不純物層２０２ａ，２０２ｂが形成される。そして、ポリシリコンゲート２００について、トランジスタＮＱ１側の領域（Ｎ＋ｐｏｌｙ）に対しては、Ｎ型の不純物が注入され、トランジスタＰＱ１側の領域（Ｐ＋ｐｏｌｙ）に対してはＰ型の不純物が注入される。
【００６８】
シリサイドウォール２０１の下側領域に形成された濃度の低い不純物によりソース／ドレイン近傍の電解を抑え、外側領域に対して注入された濃度の高い不純物によりソース／ドレイン領域の抵抗を下げることが可能となる。
【００６９】
また、図９においては、トランジスタＮＱ１と、トランジスタＰＱ１との間には素子を分離するＳＴＩ２０５が設けられ、ポリシリコンゲート２００が負荷トランジスタＰＱ１においても共有される構成が示されている。
【００７０】
製造工程においては、種々の熱処理が加わるため上述したポリシリコンゲート内のＰＮ境界部においてゲートに注入されたＰ型不純物およびＮ型不純物が相互拡散するという現象が生じる。
【００７１】
そのため、ドライバトランジスタと、負荷トランジスタとのゲート間隔が短いような場合、特にＳＲＡＭメモリセルのようなドライバトランジスタと負荷トランジスタとが共通のポリシリコンゲートによりゲートが共有される構成である場合には、ドライバトランジスタと負荷トランジスタのゲートについて、ゲート相互拡散に従うゲート空乏化によるしきい値電圧の上昇やばらつきが生じる可能性がある。
【００７２】
なお、アクセストランジスタについては、負荷トランジスタと接続されず、ゲートにおいてＰＮ境界部が存在しないため相互拡散の影響は少ないと考えられる。
【００７３】
本発明の実施の形態２においては、特にＳＲＡＭメモリセルにおいてドライバトランジスタと負荷トランジスタのゲート相互拡散に伴う特性ばらつきの増加を抑制する方式について説明する。
【００７４】
一方、ＳＲＡＭメモリセルの場合、ドライバトランジスタと負荷トランジスタとを比較した場合、動作安定性を確保する上で負荷トランジスタよりもドライバトランジスタの特性ばらつきを改善することが動作特性上望ましい。
【００７５】
したがって、本発明の実施の形態２においては、ドライバトランジスタのポリシリコンゲートが、負荷トランジスタのポリシリコンゲートに注入するＰ型不純物の影響を受けにくいように設計することにより、動作特性依存度が強いドライバトランジスタの特性ばらつきを低減する。
【００７６】
図１０は、本発明の実施の形態２におけるメモリアレイおよび周辺回路に形成されるトランジスタに注入する不純物濃度を説明する図である。
【００７７】
図１０を参照して、ここでは、メモリアレイに集積配置されるＳＲＡＭメモリセルのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタと、周辺回路具体的には、メモリアレイの内部動作を制御するための回路を構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとが示されている。
【００７８】
ここで、メモリアレイのＰチャネルＭＯＳトランジスタのポリシリコンゲートに注入するＰ型不純物を周辺回路のＰチャネルＭＯＳトランジスタのポリシリコンゲートよりも少なくなるように調整する。
【００７９】
図１１は、メモリアレイおよび周辺回路のトランジスタを成型する場合の工程の一部を説明する図である。
【００８０】
図１１（ａ）には、ｐ型シリコン基板上に酸化膜が形成され、その上に、ポリシリコン膜が形成されている場合が示されている。なお、Ｎウェル（Ｎｗｅｌｌ）領域およびＰウェル（Ｐｗｅｌｌ）領域については説明を簡易にするべくここでは省略する。
【００８１】
図１１（ｂ）には、次に、ＮチャネルＭＯＳトランジスタのポリシリコンゲートを形成するためにＰチャネルＭＯＳトランジスタの形成領域をレジストして、Ｎ型不純物を注入する場合が示されている。具体的には、ＮチャネルＭＯＳトランジスタのポリシリコンゲートに対してリン（Ｐ）が４Ｅ＋１５〜６Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入される。  
【００８２】
図１１（ｃ）には、そして、次に、周辺回路のＰチャネルＭＯＳトランジスタのポリシリコンゲートを形成するためにＮチャネルＭＯＳトランジスタの形成領域およびメモリアレイのＰチャネルＭＯＳトランジスタの形成領域をレジストして、Ｐ型不純物を注入する。具体的には、ＰチャネルＭＯＳトランジスタのポリシリコンゲートに対してボロン（Ｂ）が２Ｅ＋１５〜４Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入される。なお、この際、メモリアレイのＰチャネルＭＯＳトランジスタのポリシリコンゲートは、レジストにより覆われているためＰ型不純物は注入されない。
【００８３】
図１１（ｄ）には、その後、リソグラフィ工程でゲート電極パターンを残してエッチングによるポリシリコンゲートを形成する場合が示されている。
【００８４】
ここで、ＰチャネルＭＯＳトランジスタのソース／ドレイン領域に対して濃度の低いＰ型不純物が注入されて第１の不純物層が形成される。具体的には、メモリアレイのＰチャネルＭＯＳトランジスタ以外の領域に対してマスクをかけて、メモリアレイのＰチャネルＭＯＳトランジスタのソース／ドレイン領域を形成する第１の不純物層に対してボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）を１Ｅ＋１４〜５Ｅ＋１４ａｔｏｍｓ／ｃｍ2程度注入する。なお、この際、メモリアレイのＰチャネルＭＯＳトランジスタのゲート領域を形成するポリシリコンゲートに対してもボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）を１Ｅ＋１４〜５Ｅ＋１４ａｔｏｍｓ／ｃｍ2程度注入されることになる。
【００８５】
次に、周辺回路のＰチャネルＭＯＳトランジスタ以外の領域に対してマスクをかけて、周辺回路のＰチャネルＭＯＳトランジスタのソース／ドレイン領域を形成する第１の不純物層に対してボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）を１Ｅ＋１４〜５Ｅ＋１４ａｔｏｍｓ／ｃｍ2程度注入する。なお、この際、周辺回路のＰチャネルＭＯＳトランジスタのゲート領域を形成するポリシリコンゲートに対してもボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）を１Ｅ＋１４〜５Ｅ＋１４ａｔｏｍｓ／ｃｍ2程度注入されることになる。
【００８６】
同様にして、ＮチャネルＭＯＳトランジスタのソース／ドレイン領域に対して濃度の低いＮ型不純物が注入されて第１の不純物層が形成される。具体的には、メモリアレイのＮチャネルＭＯＳトランジスタ以外の領域に対してマスクをかけて、メモリアレイのＮチャネルＭＯＳトランジスタのソース／ドレイン領域を形成する第１の不純物層に対して砒素（Ａｓ）を０．５Ｅ＋１５〜１Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入する。なお、この際、メモリアレイのＮチャネルＭＯＳトランジスタのゲート領域を形成するポリシリコンゲートに対しても砒素（Ａｓ）を０．５Ｅ＋１５〜１Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入する。
【００８７】
次に、周辺回路のＮチャネルＭＯＳトランジスタ以外の領域に対してマスクをかけて、周辺回路のＮチャネルＭＯＳトランジスタのソース／ドレイン領域を形成する第１の不純物層に対して砒素（Ａｓ）を０．５Ｅ＋１５〜１Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入する。なお、この際、周辺回路のＮチャネルＭＯＳトランジスタのゲート領域を形成するポリシリコンゲートに対しても砒素（Ａｓ）を０．５Ｅ＋１５〜１Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入する。
【００８８】
図１１（ｅ）には、シリコン酸化膜をウェハ全面に堆積した後、異方性のエッチングによりポリシリコンゲートの側壁に酸化膜のシリサイドウォールを形成する場合が示されている。そして、次に、ＰチャネルＭＯＳトランジスタのソース／ドレイン領域に対して濃度の高いＰ型不純物が注入されて第２の不純物層が形成される。
【００８９】
具体的には、ＮチャネルＭＯＳトランジスタ領域に対してマスクをかけて、ＰチャネルＭＯＳトランジスタのソース／ドレイン領域を形成する第２の不純物層に対してボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）を３Ｅ＋１５〜４Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入する。なお、この際、メモリアレイのＰチャネルＭＯＳトランジスタのゲート領域を形成するポリシリコンゲートに対してもボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）を３Ｅ＋１５〜４Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入されることになる。
【００９０】
同様にして、次に、ＮチャネルＭＯＳトランジスタのソース／ドレイン領域に対して濃度の高いＮ型不純物が注入されて第２の不純物層が形成される。具体的には、ＰチャネルＭＯＳトランジスタの領域に対してマスクをかけて、ＮチャネルＭＯＳトランジスタのソース／ドレイン領域を形成する第２の不純物層に対して砒素（Ａｓ）を１Ｅ＋１５〜４Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入する。
【００９１】
当該方式により、メモリアレイのＰチャネルＭＯＳトランジスタのポリシリコンゲートに対して図１１（ｃ）の工程によりＰ型不純物を注入しないことにより、周辺回路のＰチャネルＭＯＳトランジスタのポリシリコンゲートに対しては、ボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）が５Ｅ＋１５〜８Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入されることになるがメモリアレイのＳＲＡＭメモリセルを形成するＰチャネルＭＯＳトランジスタのポリシリコンゲートに対しては、ボロンあるいはフッ化ボロン（ＢあるいはＢＦ2＋）が３Ｅ＋１５〜４Ｅ＋１５ａｔｏｍｓ／ｃｍ2程度注入されることになるためＰ型不純物の注入濃度を変化させることが可能である。
【００９２】
すなわち、メモリアレイにおいては、ＮチャネルＭＯＳトランジスタのポリシリコンゲートは、周辺回路のＮチャネルＭＯＳトランジスタと同様にＮ型の不純物が注入されるが、メモリアレイのＰチャネルＭＯＳトランジスタのポリシリコンゲートには、周辺回路のＰチャネルＭＯＳトランジスタのポリシリコンゲートよりも注入濃度を低減する。
【００９３】
これにより、上述したメモリアレイのＳＲＡＭメモリセルに対して共有のポリシリコンゲートたとえば、トランジスタＮＱ１，ＰＱ１のポリシリコンゲートに関して、ＰＮ接合領域においては、Ｐ型の不純物が低減されるためトランジスタＮＱ１のポリシリコンゲートは、トランジスタＰＱ１のポリシリコンゲートからの影響を受けず、トランジスタＮＱ１においてゲート相互拡散に伴う特性ばらつきを抑制することができる。
【００９４】
なお、ＰチャネルＭＯＳトランジスタであるトランジスタＰＱ１においては、逆にＮチャネルＭＯＳトランジスタＮＱ１からのＮ型不純物の影響を受けやすくなり、ゲート電極空乏化の影響でしきい値電圧が上昇することが考えられるが、しきい値電圧が上昇する場合にはしきい値調整用のチャネル注入でしきい値を抑制することにより対処することが可能である。
【００９５】
したがって、本発明の実施の形態２においては、周辺回路のＰチャネルＭＯＳトランジスタと比較して、メモリアレイのＰチャネルＭＯＳトランジスタのゲート電極に対して注入するＰ型不純物量を低減することにより、メモリアレイのＮチャネルＭＯＳトランジスタのゲート相互拡散にともなう特性ばらつきを抑制することができる。
【００９６】
（実施の形態２の変形例１）
上記の実施の形態２においては，ポリシリコンゲートに注入するＰチャネルＭＯＳトランジスタへの不純物量を低減することにより、特性ばらつきを抑制する方式について説明したが、別の方式により特性ばらつきを抑制することも可能である。
【００９７】
図１２は、本発明の実施の形態２の変形例１に従うメモリアレイおよび周辺回路に形成されるトランジスタに注入する不純物濃度を説明する図である。
【００９８】
図１２を参照して、ここでは、図１０で説明したようにメモリアレイに集積配置されるＳＲＡＭメモリセルのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタと、周辺回路具体的には、メモリアレイの内部動作を制御するための回路を構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとが示されている。
【００９９】
本発明の実施の形態２の変形例１に従う方式においては、メモリアレイのトランジスタに注入する不純物量を周辺回路のトランジスタの不純物量よりも少なくなるように調整する。
【０１００】
図１３は、チャネル注入量と、トランジスタの特性ばらつきについて説明する図である。
【０１０１】
図１３に示されるように、チャネル注入量が増加すればするほど、トランジスタの特性ばらつきが増加することが示されている。
【０１０２】
したがって、周辺回路のトランジスタよりもメモリアレイのトランジスタに対する不純物量を低減することによりトランジスタの特性ばらつきを抑制することができる。
【０１０３】
また、ここでは、ＳＲＡＭメモリセルを構成する各トランジスタ具体的には、アクセストランジスタ、ドライバトランジスタ、負荷トランジスタのしきい値ばらつきについて示されており、ドライバトランジスタの方が負荷トランジスタよりもばらつき度が高いため上述したように実施の形態２で説明したようにドライバトランジスタの方を優先して特性ばらつきを低減することが望ましい。また、ドライバトランジスタよりもアクセストランジスタの方がばらつき度が高いため実施の形態１で説明したようにアクセストランジスタの方を優先して特性ばらつきを低減することが望ましい。
【０１０４】
（実施の形態２の変形例２）
上記の実施の形態２の変形例１においては、周辺回路のトランジスタよりもメモリアレイのトランジスタに対する不純物量を低減する方式について説明したが、周辺回路を形成するトランジスタのしきい値電圧は、用途に応じて種々設けられる場合が一般的である。
【０１０５】
すなわち、周辺回路のトランジスタについても用途に応じて不純物量を調整する必要がある。
【０１０６】
図１４は、本発明の実施の形態２の変形例２に従うメモリアレイおよび周辺回路に形成されるトランジスタに注入する不純物濃度を説明する図である。ここでは、周辺回路を形成する３種類のしきい値電圧を有するトランジスタについて一例として説明する。
【０１０７】
図１４（ａ）には、最も低いしきい値電圧のトランジスタ（低しきい値ＭＯＳトランジスタ）と、低しきい値ＭＯＳトランジスタよりもしきい値電圧が高く、最も高いしきい値電圧のトランジスタ（高しきい値ＭＯＳトランジスタ）よりも低いしきい値電圧のトランジスタ（中しきい値ＭＯＳトランジスタ）が示される。
【０１０８】
また、図１４（ｂ）には、上述した高しきい値ＭＯＳトランジスタと、メモリアレイを構成するトランジスタとが示される。
【０１０９】
本発明の実施の形態２の変形例２においては、低しきい値ＭＯＳトランジスタと、中しきい値ＭＯＳトランジスタのグループについては、不純物の注入濃度を高く設定し、高しきい値ＭＯＳトランジスタおよびメモリアレイのトランジスタのグループについては、不純物の注入濃度を低く設定する。
【０１１０】
図１１に従う工程においては、メモリアレイと、周辺回路とで同じＰ型あるいはＮ型のＭＯＳトランジスタであってもそれぞれ別工程としてマスクをかけてイオン注入を実行する方式について説明したが、本例においては、同一工程とすることが可能な部分については、同一工程としてイオン注入を実行するものとする。具体的には、周辺回路と、メモリアレイにおいて、周辺回路の低しきい値ＭＯＳトランジスタと、中しきい値ＭＯＳトランジスタとを１つのグループとして同一工程で成型する。同様に、メモリアレイのＭＯＳトランジスタと、高しきい値ＭＯＳトランジスタとを別のグループとして同一工程で成型する。
【０１１１】
これにより、メモリアレイのトランジスタを形成する場合、高しきい値ＭＯＳトランジスタの形成と同時に不純物を注入して成型することが可能となるため、メモリアレイのトランジスタに対して不純物を注入する特別の工程数を追加することなく、成型することが可能である。これにより工程数の増加に伴う、コストの増加を抑えることができる。
【０１１２】
また、不純物の注入濃度を低しきい値ＭＯＳトランジスタおよび中しきい値ＭＯＳトランジスタよりも低く設定するため上述したようにトランジスタの特性ばらつきの増加を抑制することができる。また、メモリアレイのＰチャネルＭＯＳトランジスタのゲートについても上述したようにポリシリコンゲートに注入する不純物量を低減することによりドライバトランジスタの特性ばらつきを抑制することも可能である。図１４においては、メモリアレイのＰチャネルＭＯＳトランジスタについて、他の周辺回路のトランジスタのＰチャネルＭＯＳトランジスタのポリシリコンゲートと比較して注入する不純物量が少ない場合が一例として示されている。すなわち、周辺回路のＰチャネルＭＯＳトランジスタのポリシリコンゲートの不純物濃度（Ｐ＋ゲート濃度）は高く設定され、メモリアレイのＰチャネルＭＯＳトランジスタのポリシリコンゲートの不純物濃度（Ｐ＋ゲート濃度）は低く設定される。
【０１１３】
（実施の形態３）
上記の実施の形態においては、微細化に伴い、トランジスタの特性ばらつきを抑制する方式について説明した。一般的に微細化に従い、ＳＲＡＭメモリセルの書込および読出マージンを確保することが難しくなる。
【０１１４】
本実施の形態３においては、ＳＲＡＭメモリセルの書込および読出マージンを確保する方式について説明する。
【０１１５】
図１５は、本発明の実施の形態３に従うワード線ドライバＷＤＶと、アシスト回路ＰＤの概略図である。
【０１１６】
図１５を参照して、ワード線ドライバＷＤＶは、行デコーダ２からのワード線選択信号ＷＳを受けるインバータ１０と、インバータ１０の出力信号を反転してワード線ＷＬを駆動するＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＱ１５およびＮＱ１５を含む。
【０１１７】
ワード線ＷＬの選択時、ワード線選択信号ＷＳがＨレベルであり、応じて、インバータ１０の出力信号がＬレベルとなり、ＰチャネルＭＯＳトランジスタＰＱ１５が導通し、ワード線ＷＬへ、電源ノードからの電源電圧ＶＤＤを伝達する。
【０１１８】
アシスト回路ＰＤは、ワード線と接地ノードとの間に接続されかつゲートに補の書込指示信号／ＷＥを受けるＮチャネルＭＯＳトランジスタＮＱ２５を含む。
【０１１９】
補の書込指示信号／ＷＥは、図１に示す主制御回路７から生成され、この発明の実施の形態３における半導体記憶装置の全体の構成は、図１に示す構成と同様である。
【０１２０】
補の書込指示信号／ＷＥは、書込指示信号ＷＥから生成され、データ読出モード時においてはＨレベルとなり、データ書込時においてはＬレベルとなる。
【０１２１】
図１６は、図１５に示すプルダウン素子ＰＤを用いた際のデータの読出および書込時の主要ノードの信号波形を示す図である。データ読出時においては、補の書込指示信号／ＷＥはＨレベルに設定され、プルダウン素子ＰＤにおいてＮチャネルＭＯＳトランジスタＮＱ２５が導通状態となる。したがって、ワード線ドライバＷＤＶにおけるドライブ段のＰチャネルＭＯＳトランジスタＰＱ１５のオン抵抗とこのプルダウン用のＮチャネルＭＯＳトランジスタＮＱ２５のオン抵抗の比により決定される電圧レベルに、選択ワード線ＷＬが駆動される。ワード線ＷＬの電圧が低い場合、アクセストランジスタのコンダクタンスが小さくなる。これにより、メモリセル内部の記憶ノードＮＤ１およびＮＤ２とビット線との間の抵抗が大きくなり、内部の記憶ノードＮＤ１およびＮＤ２の電位の浮き上がりが抑制される（ワード線選択時のアクセストランジスタによる記憶ノードのプルアップが弱くなる）。従って、内部の記憶ノードＮＤ１またはＮＤ２の電圧レベルがカラム電流（ビット線電流）により上昇しても、読出マージン（スタティックノイズマージンＳＮＭ）を十分に確保することができ、安定にデータを保持することができ、データ破壊を生じることなくデータの読出を行なうことができる。
【０１２２】
一方、データ書込時においては、補の書込指示信号／ＷＥがＬレベルに設定され、プルダウン用のＮチャネルＭＯＳトランジスタＮＱ２５が非導通状態となる。したがって、この場合には、ワード線ＷＬは、選択時、ワード線ドライバＷＤＶの充電用のＰチャネルＭＯＳトランジスタＰＱ１５により、電源電圧ＶＤＤレベルまで駆動される。したがって、データ書込時ワード線ＷＬの電圧レベルが高くされ、書込マージンが高くなり、高速で、データの書込を行なうことができる。
【０１２３】
したがって、データ書込時においては、アシスト回路ＰＤのプルダウン動作を停止させることにより、データ書込時のワード線電圧レベルを、電源電圧レベルにまで設定することができ、書込時のマージンが劣化し、データの書込不良が生じるのを防止することができる。これにより、データ読出および書込いずれにおいても、十分にマージンを確保し
て安定に、データの書込／読出を行なうことができる。
【０１２４】
以上のように、本発明の実施の形態３に従う構成によれば、アシスト回路ＰＤをデータ書込時には停止させるように構成しており、データ書込時の選択ワード線の電圧レベルの低下を抑制でき、また、データ読出時においては、選択ワード線の電圧レベルを低下させることができ、データの読出および書込のマージンを十分に確保して、安定にデータの書込／読出を行なうことができる。
【０１２５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１に従う半導体記憶装置の全体構成を概略的に説明する図である。
【図２】本発明の実施の形態１に従うメモリセルＭＣの構成を説明する図である。
【図３】本発明の実施の形態１に従うメモリセルの平面レイアウトを説明する図である。
【図４】チャネル幅とトランジスタのしきい値電圧との関係を説明する図である。
【図５】本発明の実施の形態１の変形例に従うメモリセルＭＣのレイアウト構成を説明する図である。
【図６】チャネル長とトランジスタのしきい値電圧との関係を説明する図である。
【図７】本発明の実施の形態１の変形例２に従うレイアウト構成を説明する図である。
【図８】ゲート相互拡散について説明する図である。
【図９】ＳＲＡＭメモリセルの負荷トランジスタとポリシリコンゲートを共有するドライバトランジスタの断面構造図である。
【図１０】本発明の実施の形態２におけるメモリアレイおよび周辺回路に形成されるトランジスタに注入する不純物濃度を説明する図である。
【図１１】メモリアレイおよび周辺回路のトランジスタを成型する場合の工程の一部を説明する図である。
【図１２】本発明の実施の形態２の変形例１に従うメモリアレイおよび周辺回路に形成されるトランジスタに注入する不純物濃度を説明する図である。
【図１３】チャネル注入量と、トランジスタの特性ばらつきについて説明する図である。
【図１４】本発明の実施の形態２の変形例２に従うメモリアレイおよび周辺回路に形成されるトランジスタに注入する不純物濃度を説明する図である。
【図１５】本発明の実施の形態３に従うワード線ドライバＷＤＶと、アシスト回路ＰＤの概略図である。
【図１６】図１５に示すプルダウン素子ＰＤを用いた際のデータの読出および書込時の主要ノードの信号波形を示す図である。
【図１７】ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタにおいて最小設計寸法の遷移に基づいて特性ばらつきが増大する場合を説明する図である。
【符号の説明】
【０１２７】
１  メモリアレイ、２  行デコーダ、３  ワード線ドライバ回路、４  列選択回路、５  書込回路、６  読出回路、７  主制御回路、８  アレイ電源回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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