(57)【要約】【課題】簡単な回路構成によって回路の動作速度を調節することが可能である半導体回路及びそれを用いた半導体装置を提供する。【解決手段】半導体回路は、電源電圧生成回路１０５と、この電源電圧生成回路１０５に接続され電子のスピンの自由度を利用し、ソース及びドレインのスピンの状態を変化させることによってドレイン電流値を変化させるトランジスタを有する第１の回路１００と、第１の回路１００に接続され主要機能を有する主要機能回路１０６と、を有し、ドレイン電流値によって主要機能回路１０６の動作・非動作を選択する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧生成回路と、この電源電圧生成回路に接続され電子のスピンの自由度を利用し、ソース及びドレインの前記スピンの状態を変化させることによってドレイン電流値を変化させるトランジスタを有する第１の回路と、前記第１の回路に接続され主要機能を有する主要機能回路と、を有し、前記ドレイン電流値によって前記主要機能回路の動作速度を変化させることを特徴とする半導体回路。
【請求項２】
前記ドレイン電流値によって前記主要機能回路の消費電力を変化させることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記トランジスタの前記ソース及びドレインは強磁性体金属又はハーフメタル強磁性体からなり、チャネル領域は強磁性半導体からなることを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
電源電圧生成回路と、この電源電圧生成回路に接続され電子のスピンの自由度を利用し、ソース及びドレインの前記スピンの状態を変化させることによってドレイン−ソース電圧にドレイン電流が流れるしきい値を設けることができるトランジスタを有する第２の回路と、前記第２の回路に接続され主要機能を有する主要機能回路と、を有し、前記ドレイン−ソース電圧がしきい値以下で且つゲート電圧がしきい値以下であるときに前記主要機能回路が動作しないことを特徴とする半導体回路。
【請求項５】
電源電圧線と、この電源電圧線に接続され電子のスピンの自由度を利用し、ソース及びドレインの前記スピンの状態を変化させることによってドレイン−ソース電圧にドレイン電流が流れるしきい値を設けることができるトランジスタを有する第２の回路と、前記第２の回路に接続され主要機能を有する主要機能回路と、を有し、前記トランジスタの前記スピン状態によって前記主要機能回路に印加される電圧が変化することを特徴とする半導体回路。
【請求項６】
前記トランジスタの前記ソース及びドレインは強磁性体金属又はハーフメタル強磁性体からなり、チャネル領域は半導体からなることを特徴とする請求項４又は５に記載の半導体回路。
【請求項７】
前記トランジスタのソース及びドレインの前記スピンの状態を動的に調節することを特徴とする請求項１乃至６のいずれか１項に記載の半導体回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体回路を使用していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン依存伝達特性を有する電界効果トランジスタを用いた半導体回路及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
近時の半導体素子の微細化の進展により、半導体回路が動作していない間（待機時）にトランジスタを流れるリーク電流（漏れ電流）が増大し、これによる消費電力の増加が問題になってきている。このリーク電流の増大に対する対策として、いくつかの回路技術が開発され、実用化されている。これらの回路技術は、従来の電源電圧ＶＤＤ及びトランジスタのしきい値電圧ＶＴＨを単純に低下させることで高速化を図ってきた技術と異なり、電源電圧ＶＤＤ及びしきい値電圧ＶＴＨをより積極的に制御するものである。
【０００３】
その一例として、複数個の電源電圧及びしきい値電圧が異なる複数個のトランジスタを使用し、待機時に、使用していない回路に対する電力を遮断する技術が挙げられる。
【０００４】
また、他の例として、シリコン基板に印加するバイアス電圧を調節することで動的にトランジスタのしきい値電圧ＶＴＨを変化させる技術、及び、回路の動作時に電源電圧ＶＤＤを動的に調節する技術等が挙げられる。回路の動作時に複数個の電源電圧を切り替える技術としては、例えば、ＶＤＤ−Ｈｏｐｐｌｉｎｇ技術等が知られている。
【０００５】
なお、ユニポーラトランジスタ（電界効果トランジスタ（ＦＥＴ：Field Effect Transistor））のしきい値電圧ＶＴＨは、ドレイン電流ＩＤが急激に増加するときのゲート−ソース間電圧ＶＧＳとされる。しきい値電圧ＶＴＨの抽出方法は各種あるが、概念的には図１３で示されるような関係を有している。
【０００６】
しきい値電圧が異なる複数個のトランジスタを使用し、待機時に、使用していない回路に対する電力を遮断する技術の例として、ＭＴＣＭＯＳ（Multi-Threshold Voltage ＣＭＯＳ（Complementary Metal Oxide Semiconductor））及び電力ゲート（Power Gating）を使用する技術が挙げられる。具体的には、しきい値電圧が低い回路に電力スイッチ（Power Switch）を設け、待機時にこの電力スイッチを切ることで、使用していない回路に対する電力の供給を遮断し、これによりリーク電流を減少させる技術である。例として、２入力ＮＡＮＤゲートで説明する。図１４（ａ）は、電力スイッチを設けない２入力ＮＡＮＤゲートのゲートレベルの回路シンボル、図１４（ｂ）は、図１４（ａ）に示すゲートをトランジスタレベルで示した回路図、図１５（ａ）は、電力スイッチを設けた２入力ＮＡＮＤゲートのゲートレベルの回路シンボル、図１５（ｂ）は、図１５（ａ）に示すゲートをトランジスタレベルで示した回路図である。
【０００７】
図１４（ａ）及び（ｂ）に示す２入力ＮＡＮＤゲートでは、しきい値電圧ＶＴＨが高いトランジスタを使用することを想定しており、高いしきい値電圧（高ＶＴＨ）のＮＭＯＳトランジスタ２１１及び高いしきい値電圧（高ＶＴＨ）のＰＭＯＳトランジスタ２１２を使用して、高いしきい値電圧（高ＶＴＨ）のＮＡＮＤ回路２１５が構成されている。ＮＡＮＤ回路２１５には、入力Ａ及び入力Ｂの２入力が使用され、出力はＺで表されている。
【０００８】
一方、図１５（ａ）及び（ｂ）に示す２入力ＮＡＮＤゲートでは、基本的に、しきい値電圧ＶＴＨが低いトランジスタを使用することを想定しており、低いしきい値電圧（低ＶＴＨ）のＮＭＯＳトランジスタ２１３及び低いしきい値電圧（低ＶＴＨ）のＰＭＯＳトランジスタ２１４を使用して、低いしきい値電圧（低ＶＴＨ）のＮＡＮＤ回路２１６が構成され、高いしきい値電圧（高ＶＴＨ）のＮＭＯＳトランジスタ２１１が電力スイッチとして使用される。
【０００９】
図１４に示す高ＶＴＨのＮＡＮＤゲート２１５では、リーク電流は非常に低く、実用上問題がない。しかしながら、図１４（ｂ）に示すＮＡＮＤゲート２１５の構造のまま、各トランジスタを低ＶＴＨのトランジスタに変更すると、リーク電流が実用上問題になるレベルまで増大する。
【００１０】
一方、図１５に示す電力スイッチ付の低ＶＴＨのＮＡＮＤゲートでは、通常動作時は高ＶＴＨの電力スイッチ（ＮＭＯＳトランジスタ２１１）をオンにし、待機時に、この電力スイッチ（ＮＭＯＳトランジスタ２１１）をオフにすることで、待機時のリーク電流を遮断することができる。回路設計では、まず図１５（ｂ）に示す高ＶＴＨのＮＡＮＤゲート２１５を使用して回路全体を設計する。次に、回路のクリティカル・パスを求め、クリティカル・パス上のゲートを、高速動作が可能な低ＶＴＨのＮＡＮＤゲート２１６に変換する。この変換時に、図１５に示すような、電力スイッチ付の低ＶＴＨのＮＡＮＤゲートを使用する。そして、回路の通常動作時は、高速動作させるために電力スイッチ（ＮＭＯＳトランジスタ２１１）をオンにし、待機時には電力スイッチ（ＮＭＯＳトランジスタ２１１）をオフし、待機時のリーク電流を低減させる。
【００１１】
以上、２入力ＮＡＮＤゲートで説明した例と同様に、グラウンド（ＧＮＤ）側に設ける電力スイッチ（ＮＭＯＳトランジスタ２１１）と同様の電力スイッチを、他の電源電圧ＶＤＤにも設けることで、待機時に、使用しない回路ブロックへの電力供給を遮断することができ、これにより待機時のリーク電流を低減できるというものである。
【００１２】
一方、回路の通常動作時に、動的にトランジスタのしきい値電圧ＶＴＨを制御する技術の例としては、トランジスタのシリコン基板に印加するバイアス電圧（基板バイアス電圧）を調節する方式（基板バイアス方式）を使用する技術が挙げられる。この技術は、トランジスタのシリコン基板にバイアス電圧を印加すると、しきい値電圧ＶＴＨを変化させることができることを利用するものである。通常、トランジスタのシリコン基板はＧＮＤに接続するが、基板バイアス方式では、トランジスタのシリコン基板をＧＮＤに接続せずに、シリコン基板に電位を与え、トランジスタのしきい値電圧ＶＴＨを調節する。
【００１３】
基板バイアス電圧を高くすると、シリコン基板とドレイン−ソース間との電位差が縮まり、チャネル下の空乏層の幅が狭まるため、トランジスタのオン状態に近くなり、トランジスタのしきい値電圧ＶＴＨが低くなる。基板バイアス電圧として正電圧（ＮＭＯＳの場合。ＰＭＯＳでは負電圧）を印加し、トランジスタのしきい値電圧ＶＴＨを低くする方式をフォワード・バイアス方式という。逆に、基板バイアス電圧を低くすると、チャネル下の空乏層の幅が広がるため、トランジスタのオフ状態に近くなり、トランジスタのしきい値電圧ＶＴＨが高くなる。基板バイアス電圧として負電圧（ＮＭＯＳの場合。ＰＭＯＳでは正電圧）を印加し、トランジスタのしきい値電圧ＶＴＨを高くする方式をバック・バイアス方式という。
【００１４】
上述の基板バイアス方式を動的に適用することで、待機時のリーク電流の増大を防ぐことが可能である。例えば、待機時にトランジスタのしきい値電圧ＶＴＨを高くすることで、リーク電流を大幅に低減することができる。更に、回路の処理の負荷及び温度上昇等に応じて、トランジスタのしきい値電圧ＶＴＨを刻々と変化させることで、回路の通常動作時のリーク電流を低減することも可能である。
【００１５】
また、トランジスタのしきい値電圧ＶＴＨと同様に、電源電圧ＶＤＤを動的に制御することによっても、リーク電流を低減することができる。回路によって複数個の電源電圧ＶＤＤを使用し、且つ、この電源電圧ＶＤＤを動的に制御すると共に、特に、負荷が少ない回路の電源電圧ＶＤＤを動的に低下させることによってリーク電流を低減することが可能である。
【００１６】
上述のように、半導体素子の微細化の進展及び電源電圧ＶＤＤの低下等の影響により問題になってきたリーク電流の増大等による消費電力の増加に対し、各種の対策手法が開発されている。
【００１７】
【特許文献１】特開２００４−１１１９０４号公報（図１７）
【非特許文献１】菅原聡著「エピタキシャル強磁性トンネル接合を用いた強磁性体／半導体融合デバイス  〜ＩＶ族強磁性半導体の創製とそのスピンデバイスへの応用〜」独立行政法人科学技術振興機構  戦略的創造研究推進事業個人型研究（通称：さきがけ）  第１期生  成果報告書（４８乃至５０頁、図５及び図６）
【非特許文献２】菅原聡、田中雅明著「スピンＭＯＳＦＥＴとその応用」（社）日本応用磁気学会第１３４回研究会、第２２回磁性人工構造膜の物性と機能専門研究会共催「スピンエレクトロニクスの現状と将来」（９３乃至１００頁）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述の従来技術によって、待機時にトランジスタを流れるリーク電流の増大を抑え、これにより消費電力の増加を抑える方式には、以下のような問題点がある。
【００１９】
第１に、電力スイッチを使用し、回路の通常動作時は高速動作させるために電力スイッチをオンにし、待機時には電力スイッチをオフし、待機時のリーク電流を低減させる方式では、待機時に電源電圧から回路が遮断されるため、回路内に浮遊しているノードが発生し、その電圧が回路の通常動作状態と異なる値となるため、待機状態から通常動作状態に復帰するのに時間がかかるという問題点がある。
【００２０】
また、電力スイッチを使用する方式では、切断した電力線を他の電源電位に固定する方式もある。この方式では、上述の回路内に浮遊しているノードが発生しにくい。しかしながら、新たに固定される電源電位は通常リーク電流低減のために逆極性の電源電位と同じ電位とするものであり、例えば、図１５（ｂ）を例として説明すると、高ＶＴＨのトランジスタ２１１を遮断し、トランジスタ２１１−トランジスタ２１３の間の電位を、図１５（ｂ）の上部に示される電源電位と同じとする。このように電圧を設定すると、通常動作状態に復帰するときに、新たに固定された電源電位を元の電源電位に戻すのに時間がかかる。また、大きな電位の変化が必要になり、待機状態から通常動作状態に切り替える際に多大な電流が流れてしまうという問題点がある。
【００２１】
この問題点を解決すべく、ＺＳＣＣＭＯＳ（Zigzag super cut-off ＣＭＯＳ）等と呼ばれ、隣り合うゲート毎に遮断する電源電位を正側・負側と切り替え、待機状態から通常動作状態への復帰を速くする方式が提案されている。しかしながら、この方式では、必要な電源電位が極めて多くなるという問題点がある。
【００２２】
第２に、電力スイッチを使用し、回路の通常動作時は高速動作させるために電力スイッチをオンにし、待機時には電力スイッチをオフし、待機時のリーク電流を低減させる方式では、電源を遮断することで待機時のリーク電流を低減させる効果を有するため、待機時に電源を遮断できないゲート及び回路ブロックのリーク電流を減少することができないという問題点がある。
【００２３】
第３に、バック・バイアス方式の基板バイアス方式では、過大な負電圧を印加すると、負電圧の印加によりＶＴＨが高くなるため、ゲートに電圧を印加していない状態でもゲートに負電圧を印加したような状態になり、ドレインと基板との接合面でリーク電流が発生し、ＧＩＤＬ（Gate Induced Drain Leakage）と呼ばれる接合リーク電流成分が増大するという問題点がある。特にトランジスタの微細化が進むにつれ、このＧＩＤＬが大きくなり、リーク電流の低減効果が得られなくなる。このため、基板バイアスを最適化しても、リーク電流低減の効果がほとんど得られなくなることがある。
【００２４】
第４に、微細化が進み、ゲート長が短くなると、基板バイアスの効果に対しても、短チャネル効果が生じるため、基板バイアスを印加してもＶＴＨの変化が極めて小さくなってしまうという問題点がある。
【００２５】
第５に、フォワード・バイアス方式の基板バイアス方式では、過大な正電圧を印加すると、ラッチアップ現象が生じ、故障等が発生することがあるという問題点がある。その理由は、トランジスタが強制的にオンになり、バイポーラトランジスタとして動作するためである。
【００２６】
第６に、しきい値電圧が異なる複数個のトランジスタを使用する方式では、複数個のしきい値電圧を実現するために、しきい値電圧ごとに、酸化膜厚を変えたり、ドーピング量を変えたり、ゲート電極の種類を変えたりする必要があるため、プロセス上の負荷が大きいという問題点がある。また、複数個のしきい値電圧が存在すると、回路構成が複雑になり、回路設計も困難になるという問題点もある。
【００２７】
第７に、上述の従来の各種の低電力方式及び使用しない回路ブロックへのクロック供給を停止するクロックゲーティングと呼ばれる方式等の他の従来知られている低電力方式を組み合わせても、低電力化に限界があるという問題点がある。更には、負荷に応じて電源電圧と動作周波数とを適応的に変化させるＤＶＳ（Dynamic Voltage Scaling）技術を組み合わせても、低電力化に限界がある。特に微細化が進展すると、上述の対策の組み合わせだけでは十分な効果が得られない。このため、新たな技術の開発が必須である。
【００２８】
本発明はかかる問題点に鑑みてなされたものであって、簡単な回路構成によって回路の動作速度を調節することが可能である半導体回路及びそれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明に係る半導体回路は、電源電圧生成回路と、この電源電圧生成回路に接続され電子のスピンの自由度を利用し、ソース及びドレインの前記スピンの状態を変化させることによってドレイン電流値を変化させるトランジスタを有する第１の回路と、前記第１の回路に接続され主要機能を有する主要機能回路と、を有し、前記ドレイン電流値によって前記主要機能回路の動作速度を変化させることを特徴とする。
【００３０】
前記ドレイン電流値によって前記主要機能回路の消費電力を変化させることが好ましい。
【００３１】
前記トランジスタの前記ソース及びドレインは強磁性体金属又はハーフメタル強磁性体からなり、チャネル領域は強磁性半導体からなることが好ましい。
【００３２】
本発明に係る他の半導体回路は、電源電圧生成回路と、この電源電圧生成回路に接続され電子のスピンの自由度を利用し、ソース及びドレインの前記スピンの状態を変化させることによってドレイン−ソース電圧にドレイン電流が流れるしきい値を設けることができるトランジスタを有する第２の回路と、前記第２の回路に接続され主要機能を有する主要機能回路と、を有し、前記ドレイン−ソース電圧がしきい値以下で且つゲート電圧がしきい値以下であるときに前記主要機能回路が動作しないことを特徴とする。
【００３３】
本発明に係る更に他の半導体回路は、電源電圧線と、この電源電圧線に接続され電子のスピンの自由度を利用し、ソース及びドレインの前記スピンの状態を変化させることによってドレイン−ソース電圧にドレイン電流が流れるしきい値を設けることができるトランジスタを有する第２の回路と、前記第２の回路に接続され主要機能を有する主要機能回路と、を有し、前記トランジスタの前記スピン状態によって前記主要機能回路に印加される電圧が変化することを特徴とする。
【００３４】
前記トランジスタの前記ソース及びドレインは強磁性体金属又はハーフメタル強磁性体からなり、チャネル領域は半導体からなることが好ましい。
【００３５】
また、前記トランジスタのソース及びドレインの前記スピンの状態を動的に調節することもできる。
【００３６】
本発明に係る半導体装置は、上述の半導体回路を使用していることを特徴とする。
【発明の効果】
【００３７】
本発明によれば、トランジスタのソース領域及びドレイン領域の電子のスピン状態を調節することによって、主要機能回路の動作速度を調節することが可能である。
【００３８】
更に、トランジスタのソース領域及びドレイン領域の電子のスピンの状態を動的に調節すれば、低消費電力と高性能を両立させた半導体回路を得ることができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１実施形態について説明する。図１乃至５は、本実施形態に係る半導体回路を示す模式図、図６（ａ）は、ＭＴＪを使用したＭＲＡＭの代表的なメモリセル構成を示す模式図、図６（ｂ）は、同じくＭＴＪの動作原理を示す模式的斜面図、図７（ａ）乃至（ｅ）は、スピンＭＯＳＦＥＴの構造例を示す模式図、図８（ａ）は、図７（ｂ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）、図８（ｂ）は、図７（ｃ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）、図８（ｃ）は、図７（ｄ）及び（ｅ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）を示すグラフ、図９（ａ）及び（ｂ）は、ＨＭＦをソース及びドレインに使用したスピンＭＯＳＦＥＴの構造例を示す模式的断面図、図９（ｃ）は、図９（ａ）及び（ｂ）に示すスピンＭＯＳＦＥＴのチャネル領域近傍におけるバンド図を示す模式図、図１０（ａ）は、図９（ａ）及び（ｂ）に示すスピンＭＯＳＦＥＴのゲート−ソース間バイアスＶＧＳ＝０として、ドレイン−ソース間にバイアスＶＤＳ（＞０）を印加した場合のバンド図を示す模式図、図１０（ｂ）は、図１０（ａ）の状態にＶＧＳ（＞０）を印加した場合のバンド図を示す模式図、図１０（ｃ）は、ソースとドレインとが反平行磁化である場合のバンド図を示す模式図である。
【００４０】
図１に示すように、本実施形態に係る半導体回路は、第２の回路として電子のスピンの自由度を利用した回路１００が、電源電圧生成回路１０５と主要機能回路１０６との間に設けられている。これにより、本実施形態に係る半導体回路が構成されている。
【００４１】
電源電圧生成回路１０５としては、チャージポンプ又はレベルシフト回路等を使用することができる。また、必要に応じてレギュレータ回路を使用することもできる。また、主要機能回路１０６は、ロジック回路又はアナログ回路等であり、その半導体回路で求められる主要機能を果たすものである。
【００４２】
例えば、電子のスピンの自由度を利用したデバイスとして、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気ランダム・アクセス・メモリ）が挙げられる。特許文献１の従来技術の項に記載されているように、近時、ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）と同等の動作速度及び集積度を実現でき、且つ、情報が不揮発であるという特徴を有する次世代メモリとして注目を集めている。
【００４３】
ＭＲＡＭは、強磁性体の磁化の向きによって情報を記憶し、この磁化の向きによって記憶された情報を、スピンバルブ素子における巨大磁気抵抗効果又は強磁性トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）におけるトンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistance）効果等により電気的に読み出すものである。このＭＴＪの存在によって、強磁性体による情報の不揮発記憶を半導体集積エレクトロニクスに理想的に取り込むことができる。なお、ＭＲＡＭは、強磁性体の磁化の向きによって情報を記憶しているため、エネルギーを消費することなく不揮発に情報を保持することができる。
【００４４】
図６（ａ）に示すように、ＭＲＡＭは、１個のＭＴＪ１０と１個のＭＯＳ（Metal Oxide Semiconductor）トランジスタ４とにより１ビットのメモリセルが構成されている。ＭＴＪ１０は、絶縁膜３が強磁性電極１及び強磁性電極２によって挟まれるように積層されて構成されている。また、ＭＯＳトランジスタ４のゲートは読み出し用ワード線５に接続され、ソースは接地され、ドレインはＭＴＪ１０の一端（強磁性電極２）に接続され、ＭＴＪ１０の他端（強磁性電極１）はビット線６に接続されている。
【００４５】
ＭＴＪ１０は、図６（ｂ）に示すように、薄膜状の絶縁膜３を強磁性電極１と強磁性電極２とで挟み込んだトンネル接合構造を有し、強磁性電極１−強磁性電極２間の相対的な磁化の向き９によってトンネル抵抗が異なるＴＭＲ効果を有するものである。特に、強磁性電極１−強磁性電極２間が平行磁化の場合と、反平行磁化の場合とのＴＭＲの変化率をＴＲＭ比と呼び、ＴＲＭ比はＴＲＭ効果の評価に使用される。
【００４６】
ＭＲＡＭでは、ＭＴＪ１０の磁化状態、即ち、強磁性電極１−強磁性電極２間の相対的な磁化の向き９を、ビット線６及びこれに直交する書き替え用ワード線（図示せず）の夫々に流す電流により誘起される磁場の合成磁場によって平行磁化又は反平行磁化とすることによって情報を記憶する。
【００４７】
また、特定のセル内に記憶された記憶情報を読み出す場合には、このセルに接続されている特定の読み出し用ワード線５に電圧を印加し、ＭＯＳトランジスタ４を導通させ、このセルに接続されている特定のビット線６からＭＴＪ１０に読み出し用の電流（駆動電流）を流し、ＴＭＲ効果に基づくＭＴＪ１０の電圧降下を出力電圧として検出する。これにより、特定のセル内に記憶された記憶情報を読み出すことができる。
【００４８】
また、ＭＲＡＭの他に、半導体集積エレクトロニクスに電子のスピンの自由度を利用するものとして、スピントランジスタが挙げられる。スピントランジスタのうち、特許文献１及び非特許文献１等に開示されているＭＯＳＦＥＴ型のスピントランジスタ（以下、「スピンＭＯＳＦＥＴ」という）は、現在のシリコンＭＯＳＦＥＴ中心の半導体集積エレクトロニクスとの整合性が高い。
【００４９】
スピンＭＯＳＦＥＴは、強磁性体からなるソース（以下、強磁性ソースという）、強磁性体からなるドレイン（以下、強磁性ドレインという）及びゲートを有するものであり、従来のＭＯＳＦＥＴと同様に電子の電荷の自由度を利用することができると共に、電子のスピンの自由度を利用し、ソース領域及びドレイン領域のスピン状態を調節することが可能である。即ち、スピンＭＯＳＦＥＴは、スピンフィルタ効果によってスピン偏極ホットキャリアをチャネルに注入するスピンインジェクタと、この注入されたスピン偏極ホットキャリアをスピンフィルタ効果によって選別するスピンディテクタとを有することを特徴とするトランジスタである。ここで、スピンインジェクタはソース、スピンディテクタはドレインに相当する。ドレインのスピン状態が変わることにより、ソースから注入されたスピン偏極ホットキャリアがドレインに伝達されるか遮断されるかが選択される。スピンＭＯＳＦＥＴは、強磁性ソース及び強磁性ドレイン（又はチャネル）の磁化状態に応じて出力特性が変化する。
【００５０】
本実施形態においては、電子のスピンの自由度を利用した回路１００として、スピンＭＯＳＦＥＴ単体とし、このスピンＭＯＳＦＥＴは後述する第４実施形態のスピンＭＯＳＦＥＴ１１０と同じものを使用する。
【００５１】
本実施形態において、電子のスピンの自由度を利用した回路１００は、図７（ｃ）に示すスピンＭＯＳＦＥＴと同様に、チャネル領域（チャネル１９）を半導体（図示例ではシリコン）、ソース２６及びドレイン２７をハーフメタル強磁性体（ＨＭＦ：Half Metallic Ferromagnet）とし、ソース−ドレインを半導体とＨＭＦとのショットキー接合とする構造を有する。ＨＭＦは、一方のスピンバンドが金属的なバンド構造をとるのに対して、他方のスピンバンドは絶縁体（半導体）的なバンド構造をとる特殊な強磁性体である。
【００５２】
本実施形態において、電子のスピンの自由度を利用した回路１００は、例えば、図９（ａ）又は（ｂ）に示す構造を有することができる。図９（ａ）に示す電子のスピンの自由度を利用した回路１００（スピンＭＯＳＦＥＴ１１０）の構造は、通常のＭＯＳＦＥＴと同様にゲート電極１７、ゲート絶縁膜１８及び半導体１９からなるＭＯＳ構造と、ＨＭＦからなるソース２６及びＨＭＦからなるドレイン２７とから構成されるものである。図９（ａ）に示す構造は、Ｓｉ層に対し、磁性元素をドープし、ＨＭＦからなるソース２６及びドレイン２７を形成することによって形成される。また、図９（ｂ）に示すスピンＭＯＳＦＥＴの構造は、ゲート１７のサイドウォール等を利用し、Ｓｉ層１９上にＨＭＦを成長／堆積させ、ＨＭＦからなるソース２６及びドレイン２７を形成することによって形成される。これらのスピンＭＯＳＦＥＴは、ＨＭＦの上に非磁性（ＮＭ：Nonmagnetic）コンタクト２９が形成されることを想定している。
【００５３】
上述のように、ＨＭＦは、一方のスピンバンドが金属的なバンド構造をとるのに対して、他方のスピンバンドは絶縁体（半導体）的なバンド構造をとる特殊な強磁性体である。従って、フェルミエネルギーは、一方のスピンの金属的なバンドを横切るが、他方のスピンに対してはバンドギャップ中を横切り、キャリアの伝導は、金属的なバンドに属する一方のスピンのみが担うことになる。よって、図９（ａ）及び（ｂ）に示すスピンＭＯＳＦＥＴでは、図９（ｃ）に示すように、ＨＭＦソース２６及びＨＭＦドレイン２７上に示すＥＦがフェルミエネルギー、即ち金属的スピンバンドのフェルミ面となる。また、ＥＦの上下に示したＥＣＨＭ、ＥＶＨＭは、夫々絶縁体的スピンバンドの伝導帯底及び絶縁体的価電子バンドの頂上を表す。
【００５４】
ソース及びドレインにＨＭＦを使用して蓄積ｎチャネル型のスピンＭＯＳＦＥＴを形成する場合、ＨＭＦにおける金属的スピンバンドとｎ型半導体層（又は真性半導体層）とのチャネル領域とは、障壁高さφＳＢのショットキー接合を形成する必要がある。この接合によって、ＨＭＦにおける絶縁体的スピンバンドの伝導帯底ＥＣＨＭは、ＨＭＦソース２６及びＨＭＦドレイン２７に接合されたＮＭコンタクト２９のフェルミエネルギーＥＦから見ると高さφＨＭのエネルギー障壁となる。
【００５５】
以下、ＨＭＦソース２６の金属的スピンバンドに属するスピンをアップスピン、半導体的スピンバンドに属するスピンをダウンスピンとして電子のスピンの自由度を利用した回路１００（スピンＭＯＳＦＥＴ１１０）の動作原理を説明する。
【００５６】
図１０（ａ）に示すように、ゲート−ソース間バイアスＶＧＳをＶＧＳ＝０として、ドレイン−ソース間にバイアスＶＤＳ（＞０）を印加した場合、ＶＤＳはＨＭＦソース２６のショットキー接合とＨＭＦドレイン２７のショットキー接合とによって分圧され、ＨＭＦドレイン２７のショットキー接合は順バイアスされ、ＨＭＦソース２６のショットキー接合は逆バイアスされる。このとき、ＨＭＦソース２６のショットキー接合の障壁幅ｄ（＝ｄ１）は、ＨＭＦソース２６の金属的バンドからアップスピン電子がトンネルしない程度に十分に厚い。また、ＨＭＦソース２６のアップスピン電子がショットキー障壁を熱的に乗り越えることによってショットキー接合の逆方向飽和電流程度の電流を生じるが、ショットキー障壁高さφＳＢを適切に選ぶことで、この電流値を十分に小さくできる。従って、ＶＧＳ＝０の状態では、ドレイン−ソース間にバイアスＶＤＳ（＞０）を印加しても、アップスピン電子のトンネル注入及び熱放出による電流は生じない。
【００５７】
一方、ダウンスピン電子からなるＨＭＦの絶縁体的スピンバンドのエネルギーギャップは、ＨＭＦ上部に形成したＮＭコンタクト２９との間に障壁高さφＨＭのエネルギー障壁を形成する。ＨＭＦの絶縁体的スピンバンドには伝導電子が存在しないことから、ダウンスピン電子がチャネル領域に注入するためには、ＮＭコンタクト２９からダウンスピン電子がＨＭＦの絶縁体的バンドをトンネルするか又は熱的に障壁を乗り越えなければならない。このとき、ＨＭＦの膜厚を十分に厚く、また、エネルギー障壁φＨＭを十分な大きさに設定しておくことにより、ダウンスピン電子がチャネル領域に注入されることはない。これにより、ＶＧＳ＝０の状態では、ドレイン−ソース間にバイアスＶＤＳ（＞０）を印加しても、アップスピン電子及びダウンスピン電子による電流は共に生じず、電子のスピンの自由度を利用した回路１００（スピンＭＯＳＦＥＴ１１０）は遮断状態になる。
【００５８】
次に、図１０（ｂ）に示すように、ＶＧＳ（＞０）を印加すると、ゲート電極からＨＭＦソース２６に向かう電気力線によって、ソース側ショットキー障壁近傍の電界が強められ、金属的スピンバンドに対するソース側のショットキー障壁幅ｄ（＝ｄ２）が減少する。従って、アップスピン電子は、ＨＭＦの金属的スピンバンドからこのショットキー障壁をトンネルしてゲート絶縁膜直下のチャネル領域に注入される。このとき、ダウンスピン電子に対しては、ショットキー障壁幅ｄが減少してもＨＭＦの絶縁体的スピンバンドによる障壁高さφＨＭのエネルギー障壁が存在するためにダウンスピンは注入されない。即ち、ＨＭＦソース２６は、金属的スピンバンドの電子のみを注入するスピンフィルタとして働く。
【００５９】
チャネルに注入されたアップスピン電子は、ＶＤＳによってドレイン側のショットキー障壁界面まで輸送される。ＨＭＦソース２６とＨＭＦドレイン２７とが平行磁化の場合、注入されたアップスピン電子は、ＨＭＦドレイン２７の金属的スピンバンドのスピンと平行である。このとき、金属的スピンバンドはチャネルに対するコンタクトとして働くため、チャネルに注入されたアップスピン電子は、このＨＭＦドレイン２７の金属的スピンバンドを伝導してドレイン電流ＩＤＰとなる。
【００６０】
一方、図１０（ｃ）に示すように、ＨＭＦソース２６とＨＭＦドレイン２７とが反平行磁化の場合は、チャネルに注入されたアップスピン電子はＨＭＦドレイン２７の金属的バンドのスピンと反平行になり、絶縁体的スピンバンドのスピンと平行になる。従って、アップスピン電子に対してＨＭＦドレイン２７は障壁高さΔＥＣ＝φＨＭ−φＳＢのエネルギー障壁として働く。このとき、アップスピン電子がトンネルしないように、又は、熱的にこの障壁を乗り越えないように、ＨＭＦドレイン２７のＨＭＦの膜厚及びΔＥＣを選択しておけば、アップスピン電子がＨＭＦドレイン２７を通過できる量は無視できる程度になる。よって、ＨＭＦドレイン２７は、金属的スピンバンドのスピンと平行なスピンのみを通過させ、反平行のスピンを通過させないスピンフィルタ効果を有する。
【００６１】
以上の考察から、電子のスピンの自由度を利用した回路１００（スピンＭＯＳＦＥＴ１１０）は、ソース２６とドレイン２７との相対的な磁化状態が平行磁化の場合におけるドレイン電流ＩＤＰは大きく、反平行磁化の場合におけるドレイン電流ＩＤＡＰは非常に小さくなることが分かる。具体的には、図８（ｂ）に示す出力特性を（静特性）を有している。ここで、ソース２６とドレイン２７とが平行磁化の場合のドレイン電流はＩＤＰとして実線で示され、ソース２６とドレイン２７とが反平行磁化の場合のドレイン電流はＩＤＡＰとして破線で示されている。また、図８（ａ）乃至（ｃ）に示す出力特性では、キャリアのバリスティック（ballistic）伝導を仮定し、且つ、チャネル長はスピン緩和距離よりも十分に短いことを想定している。
【００６２】
以下、スピンＭＯＳＦＥＴのスピン依存伝達特性を評価するため、下記数式１で表される磁気電流比γＭＣを導入する。
【００６３】
【数１】
2008047706.tif 000003
【００６４】
ソース２６とドレイン２７とが平行磁化の場合のドレイン電流ＩＤＰは、ＶＧＳによって非線形に増加している。また、ＶＤＳの値が大きくなるとドレイン電流ＩＤＰの値は大きくなるが、ＶＤＳの値が大きくなるにつれ、ドレイン電流ＩＤＰの増加は小さく緩やかになっている。これは、ＶＧＳによってソース２６側のショットキー障壁幅ｄを制御できること及びこのショットキー障壁幅ｄがほぼＶＧＳによって決定され、ほとんどＶＤＳに依存しないことによる。一方、ソース２６とドレイン２７とが反平行磁化の場合、ＶＤＳ＝０．７Ｖ程度以下ではドレイン電流ＩＤＡＰがほとんど生じず、スピン依存伝達特性が得られている。そして、ＶＤＳ＝０．７Ｖ付近から、ソース２６からトンネル注入したアップスピン電子がバリスティックにチャネルを伝道して、ドレイン２７における絶縁体的スピンバンドによる高さΔＥＣ＝φＨＭ−φＳＢのエネルギー障壁を乗り越えることができるため、ドレイン電流ＩＤＡＰが急増する。
【００６５】
上述のように、ソース２６及びドレイン２７のＨＭＦは、金属的スピンバンドと平行なスピンを有するキャリアのみを伝導させるスピンフィルタとして働く。従って、ソース２６とドレイン２７とが平行磁化の場合には、金属的スピンバンドと平行なスピンのキャリアによって大きなドレイン電流ＩＤＰを得ることができる。一方、ソース２６とドレイン２７とが反平行磁化の場合には、ソースの金属的スピンバンドとドレインの金属的スピンバンドとが互いに反平行になり、ほとんどドレイン電流ＩＤＡＰを生じない。従って、極めて大きなγＭＣを得ることができる。キャリアがチャネルをバリスティックに伝導する場合では、このような大きなγＭＣを得ることができるドレインバイアスＶＤＳの領域は、絶縁体的スピンバンドのバンドギャップの大きさで決まる。
【００６６】
これにより、電子のスピンの自由度を利用した回路１００は、ソース２６及びドレイン２７のスピン状態を反平行磁化・平行磁化と切り替えることにより、ドレイン電流が増大を開始するドレイン−ソース電圧を切り替えることができる。
【００６７】
例えば、電子のスピンの自由度を利用した回路１００のソース２６及びドレイン２７の電子のスピンの状態を調節してアップスピンにし、図２に示すようにアップスピンの回路１００ａにすることができる。また、電子のスピンの自由度を利用した回路１００のソース２６及びドレイン２７の電子のスピンの状態を調節してダウンスピンにし、図３に示すように、ダウンスピンの回路１００ｂにすることもできる。このとき、電子のスピンの自由度を利用した回路１００のソース２６及びドレイン２７の電子のスピンの状態は平行磁化であることから、図４に示すように、平行磁化の回路１００ｃであるということもできる。また、ソース２６又はドレイン２７のうち、スピン状態が調節可能ないずれか一方のスピン状態を変えることによって、ソース２６及びドレイン２７のスピンが互いに反平行になる反平行磁化の状態に調節し、図５に示す反平行磁化の回路１００ｄに変えることもできる。
【００６８】
図８（ｂ）の図示例では、ソース２６とドレイン２７とが平行磁化の場合、ドレイン−ソース電圧が０Ｖを超えるとドレイン電流ＩＤＰが増大するが、ソース２６とドレイン２７とが反平行磁化の場合は、ドレイン−ソース電圧に関するしきい値電圧が０．７Ｖ程度に存在し、０．７Ｖを超えるとドレイン電流ＩＤＡＰが増大する。
【００６９】
即ち、本実施形態に係る半導体回路は、電子のスピンの自由度を利用した回路１００のドレイン−ソース電圧に関するしきい値電圧が０Ｖの状態（図８（ｂ）に示すソース２６とドレイン２７とが平行磁化の場合）では、ゲート電圧のしきい値を超える電圧をゲートに印加したとき、主要機能回路１０６は通常動作を行う。
【００７０】
一方、ドレイン−ソース電圧に関するしきい値電圧が絶対値で０Ｖよりも大きい状態（図８（ｂ）に示すソース２６とドレイン２７とが反平行磁化の場合）では、ドレイン−ソース電圧がしきい値電圧を超えて印加されていないとき、ゲート電圧のしきい値を超える電圧をゲートに印加しても、電子のスピンの自由度を利用した回路１００（スピンＭＯＳＦＥＴ１１０）にはドレイン電流ＩＤＡＰが流れないため、主要機能回路１０６は動作しない。
【００７１】
次に、上述の如く構成された本実施形態に係る半導体回路の動作について説明する。本実施形態に係る半導体回路は、例えば、電子のスピンの自由度を利用した回路１００のソース２６及びドレイン２７の電子のスピンの状態を調節してアップスピンにし、図２に示すように、アップスピンの回路１００ａとすることができる。このとき、ソース２６及びドレイン２７のスピンが互いにアップスピンであり、平行磁化であるため、図４に示すように、平行磁化の回路１００ｃを有する状態でもある。このとき、図８（ｂ）に示すように、ドレイン−ソース電圧に関するしきい値電圧が存在せず（あえて定義するなら０Ｖ近傍であり）、ゲート電圧のしきい値を超える電圧をゲートに印加し、ドレイン−ソース間に電圧を印加するとドレイン電流ＩＤＰが流れる。
【００７２】
またソース２６及びドレイン２７のうち、スピン状態が調節可能ないずれか一方のスピン状態を変えることによって、電子のスピンの自由度を利用した回路１００のソース２６及びドレイン２７のスピンが互いに反平行になる反平行磁化の状態に調節し、反平行磁化の回路１００ｄに変更した場合、例えば、図８（ｂ）に示すように、ドレイン−ソース電圧に関するしきい値電圧が０．７Ｖ程度に存在する。このとき、ゲート電圧のしきい値を超える電圧をゲートに印加し、ドレイン−ソース間に電圧を印加しても、ドレイン−ソース間に印加した電圧がこのしきい値電圧より低い場合、ドレイン電流ＩＤＡＰが流れず、しきい値電圧より高い場合、ドレイン電流ＩＤＡＰが流れる。よって、電子のスピンの自由度を利用した回路１００は、強磁性ソース及び強磁性ドレインの電子のスピン状態を調節することによって、あるドレイン−ソース電圧の場合に、ドレイン電流が流れるか流れないかを調節することができる。これを簡単に表にまとめたものが下記表１及び表２である。
【００７３】
ドレイン−ソース電圧に関するしきい値電圧が存在しない場合（ソース２６とドレイン２７とが平行磁化の場合）は、下記表１に示すように、ゲート電圧に応じてドレイン電流のオン・オフが切り替えられる。即ち、ゲート電圧がしきい値以上ではオン状態となり、ゲート電圧がしきい値以下ではオフ状態（特に完全にオフ状態）となる。
【００７４】
【表１】
2008047706.tif 000004
【００７５】
一方、ドレイン−ソース電圧に関するしきい値電圧が存在する場合（ソース２６とドレイン２７とが反平行磁化の場合）は、下記表２に示すように、ドレイン電流のオン・オフは、ゲート電圧のみならず、ドレイン−ソース電圧によっても制御される。その結果、ドレイン−ソース間電圧がドレイン−ソース電圧に関するしきい値電圧以下では、ゲート電圧がしきい値以上でもしきい値以下でもオフ状態になる（ゲート電圧がしきい値以下では、完全にオフ状態である）。一方、ドレイン−ソース間電圧がドレイン−ソース電圧に関するしきい値電圧以上では、ゲート電圧がしきい値以上でオン状態、ゲート電圧がしきい値以下でオフ状態になる。
【００７６】
【表２】
2008047706.tif 000005
【００７７】
よって、本実施形態に係る半導体回路は以下のように動作する。先ず、ドレイン−ソース電圧に関するしきい値電圧が存在しない（しきい値電圧が０Ｖ近傍）スピン状態（ソース２６とドレイン２７とが平行磁化の場合）では、電源電圧生成回路１０５−主要機能回路１０６間が接続され、主要機能回路１０６は通常動作を行う。即ち、主要機能回路１０６が動作するか動作しないかはゲート電圧がしきい値を超えるか超えないかによって決定される。一方、ドレイン−ソース電圧に関するしきい値電圧が存在するスピン状態（ソース２６とドレイン２７とが反平行磁化の場合）では、ゲート電圧がしきい値を超えていても、ドレイン−ソース電圧がしきい値電圧より小さいと、電源電圧生成回路１０５−主要機能回路１０６間が遮断され、主要機能回路１０６は動作しない。
【００７８】
このように、本実施形態によれば、ソース２６及びドレイン２７の電子のスピン状態を調節することによって、主要機能回路１０６が動作するか動作しないかを選択することが可能である。従来、ゲート電圧に関するしきい値電圧の調節等により電子の電荷の自由度を制御することによって動作速度を調節し、主要機能回路の動作・非動作の選択を行っているが、本実施形態によれば、更に、電子のスピンの自由度を制御することによって電子の電荷の自由度を制御し、主要機能回路１０６の動作・非動作を選択できる。
【００７９】
本実施形態に係る半導体回路は、電子のスピンの自由度の制御による間接的な電子の電荷の自由度の制御に加え、ゲート電圧を調節する等の方法により直接的に電子の電荷の自由度を制御することもできるため、２種類以上の方法によって主要機能回路１０６の動作・非動作を選択することができる。
【００８０】
また、本実施形態に係る半導体回路は、電子のスピンの状態によってドレイン−ソース電圧に関するしきい値電圧が存在する状態においても、このしきい値電圧を超えるドレイン−ソース電圧を印加することによって、主要機能回路１０６を動作状態にすることが可能である。例えば、スピンの自由度を利用した回路１００のドレイン−ソース間電圧が通常より大きくなるように電源電圧生成回路１０５が供給する電位を調節することで、ドレイン−ソース電圧に関するしきい値電圧が存在する状態においても主要機能回路１０６を動作させることが可能である。このように、本実施形態によれば、複数の方法で回路の動作・非動作を調節することが可能である。
【００８１】
本実施形態においては、スピンの自由度を利用した回路１００を、図７（ｃ）に示すスピンＭＯＳＦＥＴ単体として説明しているが、これに限定されず、スピンの自由度を利用した回路１００の一部が図７（ｃ）に示すスピンＭＯＳＦＥＴによって構成されていても良い。
【００８２】
次に、本発明の第２実施形態について説明する。上述の第１実施形態では第２の回路としての電子のスピンの自由度を利用した回路１００が、図７（ｃ）に示すようにチャネル１９が半導体、ソース２６及びドレイン２７がＨＭＦである構造を有しているのに対し、本実施形態においては、第２の回路の代わりに第１の回路として図７（ｄ）に示すように、チャネル２８が強磁性半導体（ＦＳ：Ferromagnetic Semiconductor）、ソース２３及びドレイン２４が強磁性金属（ＦＭ：Ferromagnetic Metal）であり、ソース−ドレインをＦＳとＦＭとのショットキー接合とする構造を有する点が異なり、それ以外は第１実施形態と同様の構造を有している。本実施形態では、電子のスピンの自由度を利用した回路１００のチャネル２８にＦＳが使用されているため、電界効果磁性制御と呼ばれるＦＳに特有な現象を利用して、チャネル２８の磁化状態を電気的に操作することができる。
【００８３】
本実施形態に係る半導体回路において、電子のスピンの自由度を利用した回路１００は、図８（ｃ）に示す出力特性（静特性）を有している。図８（ｃ）に示すように、ソースとドレインとが反平行磁化の場合の出力特性は、ソースとドレインとが平行磁化の場合の出力特性に対し、定数ｎ（０＜ｎ＜１）を乗じた形状に類似した形状を有している。この出力特性は、ＦＳとＦＭとによるショットキー障壁の構造に強く依存するが、広範囲にわたってほとんどバイアスに依存しないγＭＣを実現できる可能性がある。
【００８４】
本実施形態に係る半導体回路は、上述の第１実施形態に係る半導体回路と同様に、電子のスピンの自由度を利用した回路１００のソース２３及びドレイン２４の電子のスピンの状態を調節してアップスピンにし、図２に示すようにアップスピンの回路１００ａにすることができる。また、電子のスピンの自由度を利用した回路１００のソース２３及びドレイン２４の電子のスピンの状態を調節してダウンスピンにし、図３に示すように、ダウンスピンの回路１００ｂにすることもできる。このとき、電子のスピンの自由度を利用した回路１００のソース２３及びドレイン２４の電子のスピンの状態は平行磁化であることから、図４に示すように、平行磁化の回路１００ｃであるということもできる。また、ソース２３又はドレイン２４のうち、スピン状態が調節可能ないずれか一方のスピン状態を変えることによって、ソース２３及びドレイン２４のスピンが互いに反平行になる反平行磁化の状態に調節し、図５に示す反平行磁化の回路１００ｄに変えることもできる。
【００８５】
次に、本実施形態に係る半導体回路の動作について説明する。
【００８６】
本実施形態に係る半導体回路は、図４に示すように、電子のスピンの自由度を利用した回路１００の強磁性ソースと強磁性ドレインとが平行磁化である場合、図８（ｃ）に示すように、ドレイン電流ＩＤＰが大きく、ドレイン電流ＩＤＰが大きいと、主要機能回路１０６の動作速度が速くなる。よって、このスピン状態は、主要機能回路１０６の高速動作が必要な場合及び動作頻度が高い場合に利用することができる。また、主要機能回路１０６は、電子のスピンの自由度を利用した回路１００の強磁性ソース及び強磁性ドレインの電子のスピンの状態が平行磁化の状態であっても、アップスピンであるかダウンスピンであるかによって動作速度が異なる。
【００８７】
また、強磁性体ソース又は強磁性体ドレインのうち、スピン状態が調節可能ないずれか一方のスピン状態を変えることによって、電子のスピンの自由度を利用した回路１００の強磁性ソース及び強磁性ドレインのスピンが互いに反平行になる反平行磁化の状態に調節し、反平行磁化の回路１００ｄに変えることもできる（図５）。図５に示すように強磁性ソース及び強磁性ドレインが反平行磁化である場合、図８（ｃ）に示すように、ドレイン電流ＩＤＡＰが小さく、ドレイン電流ＩＤＡＰが小さいと、主要機能回路１０６の動作速度は遅くなる。よって、主要機能回路１０６の低消費電力が要求される場合、高速動作が要求されない場合及び動作頻度が低い場合、強磁性ソース及び強磁性ドレインが反平行磁化を有する（図５）よう調節すればよい。本実施形態に係る半導体回路は、電子のスピンの状態を変えることにより、主要機能回路１０６の動作速度を変えることができる。
【００８８】
このように、電子のスピンの自由度を利用した回路１００のソース領域及びドレイン領域のスピン状態の選択により、２以上の動作速度に夫々対応する２以上のモードを選択することができる。
【００８９】
本実施形態に係る半導体回路は、スピンの自由度を利用した回路１００を、チャネル領域をＦＳ、強磁性ソース及び強磁性ドレインをＦＭとしたスピンＭＯＳＦＥＴとし、強磁性ソース及び強磁性ドレインの電子のスピン状態を調節することによって、同じドレイン−ソース電圧の場合のドレイン電流の大きさを調節するものである。ドレイン電流が大きいと、主要機能回路１０６の動作速度は速くなる。一方、ドレイン電流が小さいと、主要機能回路１０６の動作速度は遅くなるが、消費電力は低くなる。このように、本実施形態によれば、スピンＭＯＳＦＥＴのソース領域及びドレイン領域のスピン状態を調節することによって、主要機能回路１０６の動作速度及び消費電力を調節することが可能である。従来、電源電圧生成回路１０５の調節等を行い、電子の電荷の自由度を制御することによって主要機能回路１０６の動作速度及び消費電力を調節しているが、本実施形態によれば、電子のスピンの自由度を制御することによって主要機能回路１０６の動作速度及び消費電力を調節することができる。更に、本実施形態に係る半導体回路は、電子のスピンの自由度の制御に加えて、電子の電荷の自由度も制御できるため、２種類以上の方法によって主要機能回路１０６の動作速度及び消費電力を調節することができる。
【００９０】
本実施形態においては、スピンの自由度を利用した回路１００を、図７（ｄ）に示すスピンＭＯＳＦＥＴ単体として説明しているが、これに限定されず、スピンの自由度を利用した回路１００の一部が図７（ｄ）に示すスピンＭＯＳＦＥＴによって構成されていても良い。
【００９１】
次に、本発明の第３実施形態について説明する。上述の第２実施形態では第１の回路としての電子のスピンの自由度を利用した回路１００が、図７（ｄ）に示すようにチャネル２８がＦＳ、ソース２３及びドレイン２４がＦＭである構造を有しているのに対し、本実施形態においては、図７（ｅ）に示すように、チャネル２８がＦＳ、ソース２６及びドレイン２７がＨＭＦであり、ソース−ドレインをＦＳとＨＭＦとのショットキー接合とする構造を有する点が異なり、それ以外は第２実施形態と同様の構造を有している。
【００９２】
本実施形態に係る半導体回路のその他の構成、動作及び作用は上述の第２実施形態と同様である。
【００９３】
上述の第１乃至第３実施形態に係る半導体回路は、動作速度、消費電力及び主要機能回路の動作・非動作を動的に調節することができる。これにより、時々刻々と変化する必要とされる動作条件に応じて、電子のスピン状態を変化させ、回路の動作状態を変化させることができる。
【００９４】
スピンＭＯＳＦＥＴは、図７（ａ）乃至（ｅ）に示すように、様々な構造を有することが可能である。
【００９５】
図７（ａ）に示すスピンＭＯＳＦＥＴの構造例は、チャネル領域（チャネル１９）を半導体（図示例ではシリコン）とし、ソース２０及びドレイン２１をＦＳとし、ソース−ドレインを半導体とＦＳとのｐｎ接合とするものである。
【００９６】
図７（ｂ）に示すスピンＭＯＳＦＥＴの構造例は、チャネル領域（チャネル１９）を半導体（図示例ではシリコン）とし、ソース２３及びドレイン２４をＦＭとし、ソース−ドレインを半導体とＦＭとのショットキー接合とするものである。
【００９７】
スピンＭＯＳＦＥＴは、通常のＭＯＳＦＥＴのソース及びドレインか又はチャネル領域を強磁性体で置き換えることで構成されている。但し、スピンＭＯＳＦＥＴのソース及びドレインは、スピン偏極電流を制御するためだけでなく、チャネルに対するコンタクトの機能及びオフ電流を阻止するためのブロッキングコンタクトの機能を同時に満足する必要がある。即ち、ソース−ドレインの接合は、ゲートバイアスの印加によって大きなスピン偏極電流を流すことが可能である一方、ゲートバイアスを加えない場合にはほとんど電流を生じないような接合（コンタクト）でなければならない。このため、上述の図７（ａ）乃至（ｅ）に示すような接合条件が使用される。
【００９８】
図８（ａ）に示すように、図７（ｂ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）において、上述のγＭＣはドレインバイアスＶＤＳ及びゲートバイアスＶＧＳに強く依存し、ＶＤＳの増加と共に減少するが、ＶＧＳの増加と共に増加する。γＭＣを大きくするためには、ＦＭのスピン分極率を大きくすること、及び、ショットキー障壁の高さを低くすること等が重要である。しかしながら、γＭＣのバイアス依存性は集積回路への応用上の制約を与える可能性がある。よって上述の第１乃至第３実施形態に示すように、本発明においては、図７（ｃ）乃至図７（ｅ）に示す構造を有するスピンＭＯＳＦＥＴを使用している。
【００９９】
次に、本発明の第４実施形態について説明する。図１１は、本実施形態に係る半導体回路を示す模式図、図１２は、本実施形態に係る半導体回路の一例を示す模式図である。図１１及び１２において、図１乃至１０と同一構成物には同一符号を付して、その詳細な説明は省略する。
【０１００】
本実施形態に係る半導体回路は、図１１に示すように、電子のスピンの自由度を利用した回路１００が電源線１０７と主要機能回路１０６との間に配置されて構成されている。
【０１０１】
電子のスピンの自由度を利用した回路１００は、例えば、スピンＭＯＳＦＥＴ単体とすることができる。電子のスピンの自由度を利用した回路１００は、本実施形態では、図７（ｃ）に示すように、チャネル領域を半導体（図示例ではシリコン）、強磁性ソース及び強磁性ドレインをＨＭＦとし、ソース−ドレインを半導体とＨＭＦとのショットキー接合とする構造を有するものとする。
【０１０２】
次に、上述の如く構成された本実施形態に係る半導体回路の動作について説明する。本実施形態に係る半導体回路は、図８（ｂ）に示すように、電子のスピンの自由度を利用した回路１００の強磁性ソース及び強磁性ドレインの電子のスピンの状態が平行磁化であり、ドレイン−ソース電圧に関するしきい値電圧が存在しない場合は、電源線１０７の電圧がそのまま主要機能回路１０６に与えられる。一方、電子のスピンの自由度を利用した回路１００の強磁性ソース及び強磁性ドレインの電子のスピンの状態が反平行磁化であり、ドレイン−ソース間電圧にしきい値が存在する場合は、電源線１０７の電圧からドレイン−ソース間のしきい値電圧を差し引いた電圧が主要機能回路１０６に与えられる。
【０１０３】
本実施形態においては、電子のスピンの自由度を利用した回路１００を、図７（ｃ）に示すスピンＭＯＳＦＥＴ単体として説明しているが、これに限定されず、電子のスピンの自由度を利用した回路１００の一部が図７（ｃ）に示すスピンＭＯＳＦＥＴによって構成されていても良い。
【０１０４】
図１２に示す本実施形態に係る半導体回路の一例では、電子のスピンの自由度を利用する回路として、スピンの自由度を利用したトランジスタ１１０単体が使用されている。このトランジスタ１１０は、図７（ｃ）に示すように、チャネル領域を半導体（図示例ではシリコン）、強磁性ソース及び強磁性ドレインをＨＭＦとし、ソース−ドレインを半導体とＨＭＦとのショットキー接合とする構造を有し、ＨＭＦソース及びＨＭＦドレインのスピンの状態によってドレイン−ソース間電圧にしきい値電圧が存在する状態と存在しない状態を切り替えることができるものである。
【０１０５】
図１２に示す本実施形態に係る半導体回路の一例では、主要機能回路１０６と電源電圧線との間に上述のトランジスタ１１０が配置され、電源電圧がＶＤＨである。図１２に示す例では、スピンの自由度を利用したトランジスタ１１０をＰＭＯＳトランジスタとしているが、これに限定されず、ＮＭＯＳトランジスタでも同様の構成を実現することができる。
【０１０６】
図１２に示す本実施形態に係る半導体回路の例は、従来のＤＶＳ技術及び従来のＶＤＤ−Ｈｏｐｐｌｉｎｇ技術と比較することができる。図１６は、従来のＤＶＳ技術を示す模式図、図１７は、従来のＶＤＤ−Ｈｏｐｐｌｉｎｇ技術を示す模式図である。
【０１０７】
ＤＶＳ技術は、回路の負荷に応じて電源電圧と動作周波数とを適応的に変化させる技術である。図１６に示すように、主要機能回路２５１の外部にあるＤＣ／ＤＣコンバータ２５０によって主要機能回路２５１の電源電圧ＶＤＤを例えばＶＤＬ又はＶＤＨに変化させ、これと同時に主要機能回路２５１の動作周波数ｆを、主要機能回路２５１内のクロック回路（図示せず）によって変化させるものである。
【０１０８】
一方、ＶＤＤ−Ｈｏｐｐｉｎｇ技術は、図１７に示すように、例えば２種類の電源電圧ＶＤＬ及びＶＤＨをＰＭＯＳトランジスタ２５２及び２５３によって切り替えるものである。
【０１０９】
図１２に示す本実施形態に係る半導体回路の一例では、ＨＭＦソース及びＨＭＦドレインの電子のスピン状態を平行磁化に調節し、即ちドレイン−ソース間電圧にしきい値電圧が存在しない場合、電源電圧ＶＤＨが点Ｃに印加される。これは、図１６において、ＤＣ／ＤＣコンバータ２５０でＶＤＨを生成し、点ＤにＶＤＨを印加する場合及び図１７のＰＭＯＳトランジスタ２５３をオンして点ＥにＶＤＨを印加する場合と同様の機能を有している。
【０１１０】
一方、図１２において、ＨＭＦソース及びＨＭＦドレインの電子のスピン状態を反平行磁化に調節し、ドレイン−ソース間電圧にしきい値電圧が存在する状態にした場合、電源電圧ＶＤＨからこのしきい値電圧を引いた電圧値が点Ｃに印加される。即ち、電源電圧ＶＤＨと点Ｃとの電位差がドレイン−ソース間電圧のしきい値電圧と等しくなると、トランジスタ１１０はオフし、点Ｃの電圧が電源電圧ＶＤＨに到達することはない。これは、図１６においてＤＣ／ＤＣコンバータ２５０でＶＤＬを生成し、点ＤにＶＤＬを印加する場合及び図１７においてＰＭＯＳトランジスタ２５２をオンして、点ＥにＶＤＨを印加する場合と同様の機能を有している。
【０１１１】
よって、本実施形態に係る半導体回路は、従来のＤＶＳ技術及び従来のＶＤＤ−Ｈｏｐｐｌｉｎｇ技術と比較して、より簡単な回路構成で従来のＤＶＳ技術及び従来のＶＤＤ−Ｈｏｐｐｌｉｎｇ技術と同様の機能を達成することができる。
【０１１２】
次に、本発明の第５実施形態に係る半導体装置について説明する。本実施形態に係る半導体装置は、上述の第１乃至第４実施形態に係る半導体回路の少なくとも１個が設けられた半導体装置であり、第１乃至第４実施形態に係る半導体回路の他に、多数の機能回路及び機能素子等が設けられることもできる。
【０１１３】
次に、本発明の第６実施形態について説明する。本実施形態は、本発明に係る半導体回路及び半導体装置に使用されるスピンＭＯＳＦＥＴの製造方法の実施形態である。
【０１１４】
本発明に係る半導体回路及び半導体装置において、ＭＯＳＦＥＴ型のスピントランジスタのチャネル部にＦＳを使用する場合は、半導体基板、絶縁基板又は金属基板等の支持基板上に直接又は成長制御層を介して成長させるか、若しくは、熱拡散法又はイオン注入法等によって磁性原子を導入することによって形成することができる。例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらと他の金属との化合物（例えば、ＳｉＸＧｅ１−Ｘ、ＳｉＣ等）の半導体に、マンガン（Ｍｎ）又はクロミウム（Ｃｒ）等の遷移金属元素又は希土類元素を導入したものを使用することができる。
【０１１５】
一方、強磁性ソース及び強磁性ドレインには、鉄（Ｆｅ）、ニッケル（Ｎｉ）又はコバルト（Ｃｏ）等の単体、若しくは、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）及びクロミウム（Ｃｒ）からなる群から選択された少なくとも１種類の元素を含む合金、パーマロイ（鉄ニッケル合金（Ｆｅ−Ｎｉ合金）、モリブデン（Ｍｏ）を加えたスーパーマロイ、銅（Ｃｕ）又はクロミウム（Ｃｒ）を加えたミューメタル等も含む）、コバルト鉄合金（Ｃｏ−Ｆｅ合金：Ｃｏ１−ｘＦｅｘ）又はコバルト鉄ボロン合金（Ｃｏ−Ｆｅ−Ｂ合金：Ｃｏ１−ｘ−ｙＦｅｘＢｙ）等の通常の強磁性金属を使用することができる。また、Ｃｏ２ＭｎＳｉ等のホイスラー合金（Heusler alloy）、ＣｒＯ２、Ｆｅ３Ｏ４（マグネタイト：Magnetite）、せん亜鉛鉱型のＣｒＡｓ、ＣｒＳｂ、ＭｎＡｓ又はＬａ１−ｘＳｒｘＭｎＯ３等のハーフメタルを使用することもできる。更に、強磁性金属的なバンド構造を有するＦＳ、又はハーフメタルとなるバンド構造を有するＦＳを使用することもできる。
【０１１６】
強磁性体ソース及び強磁性ドレインは、強磁性体を非磁性の半導体層上にエピタキシャル成長させるか又は堆積させることにより形成することができる。若しくは、熱拡散又はイオン注入等の方法により非磁性の半導体層中に磁性原子を導入することによって形成することもできる。
【０１１７】
ゲート絶縁膜としては、ＳｉＯ２、Ａｌ２Ｏ３、又は、高誘電率材料であるＨｆＯ２等を使用することができる。基板としては、通常の半導体基板又はＳＯＩ基板、若しくは、ガラス基板又は石英基板等の絶縁性基板、金属を使用した基板等を使用することができる。特に、ＳＯＩ基板又は絶縁性基板を使用すれば、チャネル周囲の寄生容量が大きく減少するため、回路の高速化に有利である。
【０１１８】
本発明に係る半導体回路及び半導体装置は、通常の薄膜プロセス及び微細加工プロセスによって作製することができる。
【０１１９】
薄膜の形成プロセスとして、例えば、パルスレーザデポジション（ＰＬＤ）又はイオンビームデポジション（ＩＢＤ）を使用することができる。また、各種のスパッタリング法（直流（ＤＣ）、高周波（ＲＦ）、マグネトロン、対向ターゲット、電子サイクロトロン共鳴（ＥＣＲ）、ヘリコン波プラズマ、誘導結合プラズマ（ＩＣＰ）、又は、クラスターイオンビーム等のイオンビーム等）、分子線エピタキシー法（ＭＢＥ法）、又は、イオンプレーティング法等の各種ＰＶＤ法を使用することもできる。また、各種のＣＶＤ法（熱ＣＶＤ、光ＣＶＤ又はプラズマＣＶＤ等）を使用することもできる。更には、メッキ法又はゾルゲル法を使用することも可能である。
【０１２０】
また、微細加工方法として、例えば、半導体プロセス、イオンミリング法、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法（特にＤｅｅｐ−ＲＩＥ法）、又は、収束イオンビーム（ＦＩＢ：Focused Ion Beam）法等の物理的又は化学的エッチング法に、微細パターン形成のためのステッパー又は電子ビーム（ＥＢ：Electron Beam）法等を使用したフォトリソグラフィー技術を組み合わせることができる。
【０１２１】
また、ソース及びドレインに対する磁化状態の書き込みは、種々の方法で可能である。例えば、ＭＲＡＭと同様に、電流磁界で書き込む方法が挙げられる。即ち、磁化状態を書き込む対象の近傍の電極に電流を流し、この電流から外部磁場を発生し、スピンの向きを変える方法、いわゆる外部磁化反転法が挙げられる。この時、通常、２個以上の電極を使用し、これらから発生する外部磁場の合成磁界で磁化を反転させることにより、誤書き込みを防ぎ、また、マトリクス上の所定の部位のみを反転することを可能にしている。
【０１２２】
デバイスのサイズが小さくなると、磁化状態を書き込む対象部分のサイズも小さくなる。磁化状態を書き込む対象部分が小さくなると、熱的な揺らぎによって磁化が反転することが発生しうる。このため、デバイスサイズが小さい場合、書き込まれた磁化が十分に保持されるように、十分に大きな磁荷を有する必要がある。特にナノサイズでは、必要な磁荷が極めて大きくなり、また、反磁界が著しく増大する。このような大きな磁荷を反転させるためには大きな磁界が必要であり、ナノサイズで必要な磁界を生じる電流も極めて増大する。ナノサイズでは配線も細線化しているため、大きな電流を流すと配線が溶融する等の問題が生じるため、大きな電流を流すことは困難であり、書き込みに必要な磁界を電流から発生することは極めて困難になる。
【０１２３】
上述のように、磁化状態の書き込みを電流磁界によって行う方法では、対象デバイスのサイズにほぼ反比例して書き込み電流が増大するため、デバイスのサイズが小さい場合、電流磁界で書き込む方法以外の方法によって磁化状態の書き込みを行うことが好ましい。
【０１２４】
デバイスのサイズが小さい場合には、例えば、スピン注入磁化反転によって磁化状態の書き込みを行う方法が好適に使用される。スピン注入磁化反転とは、磁化状態を書き込む対象部分に直接電流を流し、電子が有するスピンの作用によって磁化を反転させる方法である。即ち、スピン注入磁化反転では、スピン偏極電流を強磁性体層に注入することで、スピン偏極電流は強磁性体層内に磁化反転に必要なトルクを発生させる。より詳しくは、スピン偏極電流を強磁性体に注入すると、スピンの角運動量の移転（角運動量トランスファー）及び電気化学ポテンシャルがスピンに依存して分極するスピン蓄積の２つの効果が発現する。これら２種類の効果により、スピン注入された強磁性体中の局在スピンにはトルクが働いたり、注入端子との接合近傍に非平衡磁化（内部磁場）が発生したりする。これらの効果により強磁性体の磁化を反転することができる。スピン注入磁化反転法では、デバイスサイズの微細化により書き込み電流を下げることができる。また、磁界書き込みにおける半選択問題が生じないため、電流磁界に比べて有望である。
【０１２５】
スピンＭＯＳＦＥＴは、ソース及びドレインが対称に配置された対称形デバイスであるため、ソース側又はドレイン側のいずれからもスピン偏極電流を流すことができる。これにより、ソース側又はドレイン側のいずれからも磁化状態の書き換えが可能である。特に、２値の磁化書き換えを行う場合、スピン偏極電流の向きを変える必要があるため、スピンＭＯＳＦＥＴが対称形デバイスであることは好ましい。
【０１２６】
また、スピン注入磁化反転法で必要な電流が大きい場合、この大きな電流によって対象部分の構造自体が破壊されることがある。よって、必要な電流が小さいスピン注入磁化反転法が使用されることが好ましい。また、チャネル長がスピン緩和長より短いことが好ましい。更に、スピン注入磁化反転法を使用する場合には、チャネル部が半導体であることが好ましい。
【０１２７】
また、ソース及びドレインに対する磁化状態の書き込みは、電界アシスト磁化反転も利用できる。電界アシスト磁化反転は、電界で保磁力を調節できる物質を使用し、磁化反転させる時に電界で保磁力を小さくすれば、小さな磁界で磁化反転をさせることができるというものである。電界アシスト磁化反転によれば、磁化反転に必要な磁界を電界で小さくすることができるため、書き込みに必要な磁界及びこの磁界を発生するために必要な電流を減らすことができる。
【０１２８】
特に、チャネル部が強磁性体である場合、電界によってチャネル部を常磁性状態とし、小さな磁界により磁化状態を反転した後に、電界を除去し強磁性状態に戻すことで、磁化状態を書き込む方法は非常に有効である。この方法は、常磁性体状態の保磁力が、強磁性体状態の保磁力より格段に小さいことを利用するものである。特に、ＦＳに電界を印加し、チャネル部のキャリア密度を減らすと、強磁性状態が常磁性状態に変化し易くなる。電界を印加することでキャリア密度を減らしているため、電界を除去するとキャリア密度が元の状態に戻り、常磁性体から強磁性体へと転移する。
【０１２９】
また、スピン偏極電流によって磁壁を移動させて、所望の位置に所望の磁化状態を発現させる方法も利用可能である。但し、この方法を利用する場合には、スピン偏極電流を除去した後にも、磁壁が所望の位置に固定されていることが必要であり、構造上等で若干の工夫が必要である。
【０１３０】
本発明によれば、スピンＭＯＳＦＥＴのソース領域及びドレイン領域の電子のスピン状態を調節することによって、主要機能回路の動作速度及び消費電力を調節することが可能である。
【０１３１】
また、スピンＭＯＳＦＥＴのソース領域及びドレイン領域の電子のスピンの状態を動的に調節すれば、低消費電力と高性能を両立させた半導体回路を得ることができる。
【０１３２】
本発明で使用するスピンＭＯＳＦＥＴのチャネル内部での電子は、バリスティック伝導することが好ましい。バリスティック伝導の場合、スピン偏極電流のスピン状態の変化が少ないため、高効率のスピンＭＯＳＦＥＴを実現できる。
【０１３３】
また、本発明では、電子のスピンの自由度を利用し、ソース領域及びドレイン領域のスピン状態を調節することが可能であるＦＥＴとしてスピンＭＯＳＦＥＴを例に取り説明したが、ＭＯＳＦＥＴと同様の構成を有していれば良く、より広い範囲を示すＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor：金属−絶縁膜−半導体電界効果トランジスタ）であっても同様の動作及び作用を得ることができる。
【図面の簡単な説明】
【０１３４】
【図１】本発明の第１実施形態に係る半導体回路を示す模式図である。
【図２】本発明の第１実施形態に係る半導体回路を示す模式図である。
【図３】本発明の第１実施形態に係る半導体回路を示す模式図である。
【図４】本発明の第１実施形態に係る半導体回路を示す模式図である。
【図５】本発明の第１実施形態に係る半導体回路を示す模式図である。
【図６】（ａ）は、ＭＴＪを使用したＭＲＡＭの代表的なメモリセル構成を示す模式図、ｂ）は、同じくＭＴＪの動作原理を示す模式的斜面図である。
【図７】（ａ）乃至（ｅ）は、スピンＭＯＳＦＥＴの構造例を示す模式図である。
【図８】（ａ）は、図７（ｂ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）、（ｂ）は、図７（ｃ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）、（ｃ）は、図７（ｄ）に示す構造を有するスピンＭＯＳＦＥＴの出力特性（静特性）を示すグラフである。
【図９】（ａ）及び（ｂ）は、ＨＭＦをソース及びドレインに使用したスピンＭＯＳＦＥＴの構造の例を示す模式的断面図、（ｃ）は、（ａ）及び（ｂ）に示すスピンＭＯＳＦＥＴのチャネル領域近傍におけるバンド図を示す模式図である。
【図１０】（ａ）は、図９（ａ）及び（ｂ）に示すスピンＭＯＳＦＥＴのゲート−ソース間バイアスＶＧＳ＝０として、ドレイン−ソース間にバイアスＶＤＳ（＞０）を印加した場合のバンド図を示す模式図、（ｂ）は、（ａ）の状態にＶＧＳ（＞０）を印加した場合のバンド図を示す模式図、（ｃ）は、ソースとドレインとが反平行磁化である場合のバンド図を示す模式図である。
【図１１】本発明の第３実施形態に係る半導体回路を示す模式図である。
【図１２】本発明の第３実施形態に係る半導体回路の一例を示す模式図である。
【図１３】電界効果トランジスタのしきい値電圧ＶＴＨの定義の概念を示す図である。
【図１４】（ａ）は、電力スイッチを設けない２入力ＮＡＮＤゲートのゲートレベルの回路シンボル、（ｂ）は、（ａ）に示すゲートをトランジスタレベルで示した回路図である。
【図１５】（ａ）は、電力スイッチを設けた２入力ＮＡＮＤゲートのゲートレベルの回路シンボル、（ｂ）は、（ａ）に示すゲートをトランジスタレベルで示した回路図である。
【図１６】従来のＤＶＳ技術を示す模式図である。
【図１７】従来のＶＤＤ−Ｈｏｐｐｌｉｎｇ技術を示す模式図である。
【符号の説明】
【０１３５】
１、２；強磁性電極
３；絶縁膜
４；ＭＯＳトランジスタ
５；ワード線
６；ビット線
７、８；配線
９；磁化の向き
１０；ＭＴＪ
１７；ゲート
１８；ゲート酸化膜
１９；チャネル
２０；強磁性半導体（ＦＳ）ソース
２１；強磁性半導体（ＦＳ）ドレイン
２２；ｐｎ接合
２３；強磁性金属（ＦＭ）ソース
２４；強磁性金属（ＦＭ）ドレイン
２５；ショットキー接合
２６；ハーフメタル強磁性体（ＨＭＦ）ソース
２７；ハーフメタル強磁性体（ＨＭＦ）ドレイン
２８；強磁性半導体（ＦＳ）チャネル
２９；非磁性（ＮＭ）コンタクト
１００；スピンの自由度を利用した回路
１００ａ；アップスピンの回路
１００ｂ；ダウンスピンの回路
１００ｃ；平行磁化の回路
１００ｄ；反平行磁化の回路
１０５；電源電圧生成回路
１０６、２５１；主要機能回路
１０７；電源線
１１０；スピンの自由度を利用したトランジスタ
２１１；高ＶＴＨのＮＭＯＳトランジスタ
２１２；高ＶＴＨのＰＭＯＳトランジスタ
２１３；低ＶＴＨのＮＭＯＳトランジスタ
２１４；低ＶＴＨのＰＭＯＳトランジスタ
２１５；高ＶＴＨのトランジスタによるＮＡＮＤ回路
２１６；低ＶＴＨのトランジスタによるＮＡＮＤ回路
２５０；ＤＣ／ＤＣコンバータ
２５２、２５３；ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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